(57)【要約】【課題】電圧レベルシフト回路において、入力信号の信号レベルによる応答特性の差違を抑制する。【解決手段】電圧レベルシフト回路は、入力信号とは異なる電圧振幅を有する出力信号ＶＯＵＴを生成する。インバータＩＮＶ２は、入力信号にしたがってＶＳＳ〜ＶＤＤＩの範囲の電圧Ｖ１を生成する。インバータＩＮＶ３は、入力信号にしたがってＶＳＳ〜ＶＰＥＲＩの範囲の電圧Ｖ２を生成する。インバータＩＮＶ４は、Ｖ１およびＶ２にしたがって出力信号ＶＯＵＴを生成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力信号の電圧振幅とは異なる電圧振幅を有する出力信号を生成する電圧レベルシフト回路であって、
前記入力信号を受けて第１の電圧振幅を有する第１信号を生成する第１信号生成部と、
前記入力信号を受けて前記第１の電圧振幅とは異なる第２の電圧振幅を有する第２信号を生成する第２信号生成部と、
前記第１及び第２信号を受けて前記出力信号を生成する合成部と、を備えることを特徴とする電圧レベルシフト回路。
【請求項２】
前記入力信号の電圧振幅は前記第１の電圧振幅に等しい、ことを特徴とする請求項１に記載の電圧レベルシフト回路。
【請求項３】
前記出力信号の電圧振幅は前記第２の電圧振幅に等しい、ことを特徴とする請求項２に記載の電圧レベルシフト回路。
【請求項４】
前記第２の電圧振幅は前記第１の電圧振幅よりも小さい、ことを特徴とする請求項３に記載の電圧レベルシフト回路。
【請求項５】
前記第１信号生成部は第１及び第３の電源ライン間に接続された論理回路を含み、
前記第１及び第３の電源ライン間の電圧は前記第１の電圧振幅に相当する、ことを特徴とする請求項４に記載の電圧レベルシフト回路。
【請求項６】
前記第２信号生成部は第２及び第３の電源ライン間に接続された論理回路を含み、
前記第２及び第３の電源ライン間の電圧は前記第２の電圧振幅に相当する、ことを特徴とする請求項５に記載の電圧レベルシフト回路。
【請求項７】
前記合成部は、前記第２及び第３の電源ライン間に直列に接続された第１及び第２のスイッチ素子を含み、
前記第１のスイッチ素子の制御電極には前記第１信号が供給され、
前記第２のスイッチ素子の制御電極には前記第２信号が供給され、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点から前記出力信号が取り出される、ことを特徴とする請求項６に記載の電圧レベルシフト回路。
【請求項８】
前記第１のスイッチ素子は、ソースが前記第２の電源ラインに接続され、ゲートに前記第１信号が供給される第１導電型の第１トランジスタであり、
前記第２のスイッチ素子は、ソースが前記第３の電源ラインに接続され、ゲートに前記第２信号が供給される第２導電型の第２トランジスタであり、
互いに共通に接続された前記第１トランジスタのドレイン及び第２トランジスタのドレインから前記出力信号が取り出される、ことを特徴とする請求項７に記載の電圧レベルシフト回路。
【請求項９】
外部信号に基づいて前記入力信号を生成する入力信号判定部をさらに備え、
前記入力信号判定部は、前記第１及び第３の電源ライン間に接続された論理回路を含む、ことを特徴とする請求項５乃至８のいずれか一項に記載の電圧レベルシフト回路。
【請求項１０】
前記入力信号判定部は、前記外部信号の電位と基準電位とを比較し、比較結果に基づいて、前記入力信号の電圧振幅を前記第１の電源ラインの電位及び前記第３の電源ラインの電位に対応した前記前記第１の電圧振幅とする、ことを特徴とする請求項９に記載の電圧レベルシフト回路。
【請求項１１】
外部信号に基づいて入力信号を生成する入力信号判定部と、
前記入力信号を受けて、互いに同一論理である第１及び第２信号をそれぞれ生成する第１及び第２信号生成部と、
前記第１及び第２信号を受けて出力信号を生成する合成部と、を備え、
前記入力信号判定部及び前記第１信号生成部は、第１の電源電位を供給する第１の電源ラインに接続され、
前記第２信号生成部及び前記合成部は、前記第１の電源電位とは異なる第２の電源電位を供給する第２の電源ラインに接続されている、ことを特徴とする電圧レベルシフト回路。
【請求項１２】
前記入力信号判定部、前記第１信号生成部、前記第２信号生成部及び前記合成部は、接地電位を供給する第３の電源ラインに接続されている、ことを特徴とする請求項１１に記載の電圧レベルシフト回路。
【請求項１３】
前記合成部は、前記第２及び第３の電源ライン間に直列に接続された第１及び第２のスイッチ素子を含み、
前記第１のスイッチ素子の制御電極には前記第１信号が供給され、
前記第２のスイッチ素子の制御電極には前記第２信号が供給され、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点から前記出力信号が取り出される、ことを特徴とする請求項１２に記載の電圧レベルシフト回路。
【請求項１４】
前記第１のスイッチ素子は、ソースが前記第２の電源ラインに接続され、ゲートに前記第１信号が供給される第１導電型の第１トランジスタであり、
前記第２のスイッチ素子は、ソースが前記第３の電源ラインに接続され、ゲートに前記第２信号が供給される第２導電型の第２トランジスタであり、
互いに共通に接続された前記第１トランジスタのドレイン及び第２トランジスタのドレインから前記出力信号が取り出される、ことを特徴とする請求項１３に記載の電圧レベルシフト回路。
【請求項１５】
請求項６乃至１０及び請求項１２乃至１４のいずれか一項に記載の電圧レベルシフト回路と、前記第２及び第３の電源ライン間に接続され、前記出力信号を受けて動作する内部回路と、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベルシフト回路およびそれを利用した半導体装置に関し、特に、入力信号が一方の論理レベルから他方の論理レベルに変化した場合の出力信号の遷移速度と、入力信号が他方の論理レベルから一方の論理レベルに変化した場合の出力信号の遷移速度とが均一化された電圧レベルシフト回路およびそれを利用した半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、電源電位ＶＤＤと接地電位ＶＳＳ（＜ＶＤＤ）が供給される。半導体装置に供給される電源電位ＶＤＤと接地電位ＶＳＳとの電位差（電圧）については、外部電圧ＶＤＤと呼ぶことがある。外部電圧ＶＤＤは、半導体装置内部において第１の電圧ＶＤＤＩとなる（ＶＤＤＩ＞ＶＳＳ）。第１の電圧ＶＤＤＩからは、第２の電圧ＶＰＥＲＩが生成される（ＶＤＤＩ＞ＶＰＥＲＩ）。ここで、第１の電圧ＶＤＤＩとは、電源電位ＶＤＤＩと接地電位ＶＳＳとの電位差を指し、第２の電圧ＶＰＥＲＩとは、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの電位差を指す。
【０００３】
外部から半導体装置に入力される入力信号は、入力信号判定部によって接地電位ＶＳＳ〜電源電位ＶＤＤＩの振幅をもった信号に変換され、その後、接地電位ＶＳＳ〜電源電位ＶＰＥＲＩの振幅をもった信号に変換される。以下、このように入力信号の電圧振幅をＶＳＳ〜ＶＤＤＩからＶＳＳ〜ＶＰＥＲＩに変換する回路を「電圧レベルシフト回路」と呼ぶ。電圧レベルシフト回路における電圧変換は、入力側のインバータの動作電圧と出力側のインバータの動作電圧を異ならせることによって実現されることが多い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１６３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的な電圧レベルシフト回路においては、入力側インバータは第１の電圧ＶＤＤＩで駆動され、出力側インバータは第２の電圧ＶＰＥＲＩにて駆動される。入力側インバータの出力、すなわち、出力側インバータへの入力信号は、ＨＩＧＨのときＶＤＤＩ、ＬＯＷのときＶＳＳとなる２値信号である。出力側のインバータに含まれるＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタおよびＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタは、入力信号の論理値によりいずれか一方がオンとなる。
【０００６】
入力信号がＨＩＧＨ（ＶＤＤＩ）のときにはＮＭＯＳトランジスタがオンとなり、出力側インバータの出力信号レベルはＶＳＳとなる。入力信号がＬＯＷ（ＶＳＳ）のときにはＰＭＯＳトランジスタがオンとなり、出力信号の信号レベルはＶＰＥＲＩとなる。
【０００７】
しかしながら、このような電圧レベルシフト回路では、入力信号がＨＩＧＨからＬＯＷに変化した場合の出力信号の遷移速度と、入力信号がＬＯＷからＨＩＧＨに変化した場合の出力信号の遷移速度が異なるという問題があった。つまり、ＰＭＯＳトランジスタのオン時のゲート・ソース間の電圧をＶＧＳＰ、ＮＭＯＳトランジスタのオン時のゲート・ソース間の電圧をＶＧＳＮとすると、入力信号＝ＶＤＤＩ（ＨＩＧＨ）のとき、オンとなるＮＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳＮはＶＤＤＩ−ＶＳＳとなる一方、入力信号＝ＶＳＳ（ＬＯＷ）のとき、オンとなるＰＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳＰはＶＤＤＩ−ＶＰＥＲＩとなり、両者は一致しない。
【０００８】
いいかえれば、入力信号＝ＶＤＤＩ（ＨＩＧＨ）によりＮＭＯＳトランジスタがオンするときのＶＧＳＮの絶対値は、入力信号＝ＶＳＳ（ＬＯＷ）によりＰＭＯＳトランジスタがオンするＶＧＳＰの絶対値よりも大きくなっている。たとえば、ＶＤＤＩ＝１．５（Ｖ）、ＶＰＥＲＩ＝１．０（Ｖ）、ＶＳＳ＝０．０（Ｖ）とすれば、ＮＭＯＳトランジスタはＶＧＳＮ＝１．５（Ｖ）でオンされ、ＰＭＯＳトランジスタはＶＧＳＰ＝−１．０（Ｖ）でオンされる。
【０００９】
ＰＭＯＳトランジスタのオン電圧とＮＭＯＳトランジスタのオン電圧が異なると、入力信号の論理に応じて電圧レベルシフト回路の応答特性に差が生じてしまう。
【課題を解決するための手段】
【００１０】
本発明のある態様における電圧レベルシフト回路は、入力信号の電圧振幅とは異なる電圧振幅を有する出力信号を生成する回路である。この回路は、入力信号を受けて第１の電圧振幅を有する第１信号を生成する第１信号生成部と、入力信号を受けて第１の電圧振幅とは異なる第２の電圧振幅を有する第２信号を生成する第２信号生成部と、第１および第２信号を受けて出力信号を生成する合成部を備える。
【００１１】
本発明の別の態様における電圧レベルシフト回路は、外部信号に基づいて入力信号を生成する入力信号判定部と、入力信号を受けて、互いに同一論理である第１および第２信号をそれぞれ生成する第１および第２信号生成部と、第１および第２信号を受けて出力信号を生成する合成部を備える。入力信号判定部および第１信号生成部は、第１の電源電位を供給する第１の電源ラインに接続され、第２信号生成部および合成部は、第１の電源電位とは異なる第２の電源電位を供給する第２の電源ラインに接続されている。
【００１２】
本発明に係る半導体装置は、上述の電圧レベルシフト回路と、第２および第３の電源ライン間に接続され、出力信号を受けて動作する内部回路を備える。
【発明の効果】
【００１３】
本発明によれば、電圧レベルシフト回路において、入力信号の信号レベルよって応答速度がばらつくのを抑制しやすくなる。
【図面の簡単な説明】
【００１４】
【図１】半導体記憶装置の機能ブロック図である。
【図２】電圧レベルシフト回路の機能ブロック図である。
【図３】入力信号判定部の回路図である。
【図４】信号出力部の回路図である。
【発明を実施するための形態】
【００１５】
本発明の課題を解決する技術思想（コンセプト）の代表例を以下に示す。ただし、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００１６】
本発明は、電圧レベルシフト回路の出力側インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタに一つの入力信号から生成されたそれぞれ異なる電圧振幅値である個別の信号を入力することによって、ＰＭＯＳトランジスタのオン時のゲート・ソース間電圧と、ＮＭＯＳトランジスタのオン時のゲート・ソース間電圧とを一致させることを技術思想とする。これにより、電圧レベルシフト回路に入力される入力信号が一方の論理レベルから他方の論理レベルに変化した場合の出力信号の遷移速度と、入力信号が他方の論理レベルから一方の論理レベルに変化した場合の出力信号の遷移速度とを一致させることが可能となる。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１８】
図１は、半導体記憶装置１００の機能ブロック図である。本実施形態による半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。半導体記憶装置１００は、電源端子としてＶＤＤ端子とＶＳＳ端子、信号入力端子としてＩＮ端子、データ入出力端子としてＤＱ端子を有する。
【００１９】
半導体記憶装置１００は、内部電圧生成回路１０４、電圧レベルシフト回路１１４および内部回路１０６を含む。ＶＤＤ端子からは外部電位ＶＤＤが内部電圧ＶＤＤＩとして、内部電圧生成回路１０４、電圧レベルシフト回路１１４および内部回路１０６に供給される。ＶＳＳ端子からは外部電位ＶＳＳが内部電圧生成回路１０４、電圧レベルシフト回路１１４および内部回路１０６に供給される。
【００２０】
内部電圧生成回路１０４は、ＶＤＤＩおよびＶＳＳに基づいて内部電位ＶＰＥＲＩを生成し、電圧レベルシフト回路１１４および内部回路１０６に内部電位ＶＰＥＲＩを供給する。本実施形態においては、後の説明を簡素にする為にＶＤＤＩ＝１．５（Ｖ）、ＶＰＥＲＩ＝１．０（Ｖ）、ＶＳＳ＝０．０（Ｖ）として説明する。
【００２１】
電圧レベルシフト回路１１４には、入力端子ＩＮから各種の入力信号が供給される。入力信号は、アドレスやクロック、コマンド等を示す２値論理の信号である。電圧レベルシフト回路１１４は、入力信号ＶＩＮをＶＳＳ〜ＶＤＤＩの電圧振幅を持った信号に変換し、更に、ＶＳＳ〜ＶＰＥＲＩの電圧振幅を持った信号に変換するレベルダウン・シフタである。これにより、入力信号ＶＩＮは、ＶＳＳ〜ＶＰＥＲＩの電圧振幅をもった信号ＶＯＵＴに変換され、内部回路１０６の各部に供給される。
【００２２】
内部回路１０６は、アクセス制御回路１０８、メモリセルアレイ１１０およびデータ入出力回路１１２を含む。アクセス制御回路１０８は、信号ＶＯＵＴが示す論理にしたがって、メモリセルアレイ１１０へのアクセスを制御する回路であり、アドレスデコーダ、コマンドデコーダ、コントロールロジックなどを含む。データ入出力回路１１２は、アクセス制御回路１０８によって選択されたメモリセルアレイ１１０内のメモリセルとＤＱ端子とのデータ送受を制御する。内部回路１０６には、ＶＤＤＩ，ＶＰＥＲＩ，ＶＳＳが供給されており、これらを電源として動作する。
【００２３】
図２は、電圧レベルシフト回路１１４の機能ブロック図である。電圧レベルシフト回路１１４は、入力信号判定部１１６と信号出力部１１８を含む。信号出力部１１８は、第１信号生成部１２０、第２信号生成部１２２および合成部１２４を含む。入力信号判定部１１６および第１信号生成部１２０はＶＤＤＩ、ＶＳＳ間の電圧に基づいて駆動される。第２信号生成部１２２と合成部１２４はＶＰＥＲＩ、ＶＳＳ間の電圧に基づいて駆動される。
【００２４】
入力信号判定部１１６は、入力信号ＶＩＮと基準電位Ｖｒｅｆを比較し、ＶＩＮ＞ＶｒｅｆのときにはＶＳＳ（ＬＯＷ）、ＶＩＮ≦ＶｒｅｆのときにはＶＤＤＩ（ＨＩＧＨ）となる信号Ｖ０を出力する。信号Ｖ０は第１信号生成部１２０および第２信号生成部１２２に供給される。入力信号判定部１１６の詳細については図３に関連して後述する。第１信号生成部１２０は、ＶＳＳ〜ＶＤＤＩの電圧振幅をもった信号Ｖ１を生成する。第２信号生成部１２２は、ＶＳＳ〜ＶＰＥＲＩの電圧振幅をもった信号Ｖ２を生成する。合成部１２４は信号Ｖ１、Ｖ２に基づいてＶＳＳ〜ＶＰＥＲＩの電圧振幅をもった信号ＶＯＵＴを生成する。信号出力部１１８の詳細については図４に関連して後述する。
【００２５】
図３は、入力信号判定部１１６の回路図である。入力信号判定部１１６は、差動回路ＤＥＦとインバータＩＮＶ１を含む。差動回路ＤＥＦは、ＰＭＯＳトランジスタＰ１、Ｐ２からなるカレントミラー回路ＣＭと、入力トランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２と、電流源であるＮＭＯＳトランジスタＮ０を含み、２値の入力信号ＶＩＮと基準電位Ｖｒｅｆを比較する回路である。比較結果は出力信号ＶＡにより示される。ＶＩＮ＞Ｖｒｅｆのときには出力信号ＶＡはハイレベルとなり、ＶＩＮ＜Ｖｒｅｆのときには出力信号ＶＡはローレベルとなる。
【００２６】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３を含み、ＰＭＯＳトランジスタＰ３のソースはＶＤＤＩに接続され、ＮＭＯＳトランジスタＮ３のソースはＶＳＳに接続されている。これにより、信号ＶＡがハイレベルのときにはＮＭＯＳトランジスタＮ３がオンとなり、出力信号Ｖ０はＶＳＳ（ＬＯＷ）となる。信号ＶＡがローレベルのときにはＰＭＯＳトランジスタＰ３がオンとなり、出力信号Ｖ０はＶＤＤＩ（ＨＩＧＨ）となる。したがって、信号Ｖ０の電圧振幅はＶＳＳ〜ＶＤＤＩである。
【００２７】
図４は、信号出力部１１８の回路図である。本実施形態においては、第１信号生成部１２０、第２信号生成部１２２、合成部１２４はいずれもインバータとして構成される。第１信号生成部１２０に相当するインバータＩＮＶ２はＶＳＳ〜ＶＤＤＩにて駆動される。第２信号生成部１２２に相当するインバータＩＮＶ３と合成部１２４に相当するインバータＩＮＶ４はＶＳＳ〜ＶＰＥＲＩにて駆動される。
【００２８】
インバータＩＮＶ２はＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ４を含む。ＰＭＯＳトランジスタＰ４のソースはＶＤＤＩ（第１の電源ライン）に接続され、ＮＭＯＳトランジスタＮ４のソースはＶＳＳ（第３の電源ライン）に接続されており、これによりＶＳＳ〜ＶＤＤＩの電圧振幅をもった信号Ｖ１を出力する。インバータＩＮＶ３はＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ５を含む。ＰＭＯＳトランジスタＰ５のソースはＶＰＥＲＩ（第２の電源ライン）に接続され、ＮＭＯＳトランジスタＮ５のソースはＶＳＳ（第３の電源ライン）に接続されており、これにより、ＶＳＳ〜ＶＰＥＲＩの電圧振幅をもった信号Ｖ２を出力する。したがって、信号Ｖ１と信号Ｖ２の論理レベルは常に同一である。インバータＩＮＶ４はＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６を含む。ＰＭＯＳトランジスタＰ６のソースはＶＰＥＲＩ（第２の電源ライン）に接続され、ＮＭＯＳトランジスタＮ６のソースはＶＳＳ（第３の電源ライン）に接続されている。ＰＭＯＳトランジスタＰ６の制御電極であるゲートには信号Ｖ１が供給され、ＮＭＯＳトランジスタＮ６の制御電極であるゲートには信号Ｖ２が供給される。そして、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６の接続点、つまり共通なドレインから出力信号ＶＯＵＴが取り出される。
【００２９】
入力信号Ｖ０＝ＶＤＤＩ（ＨＩＧＨ）のとき、ＮＭＯＳトランジスタＮ４、Ｎ５はオン、ＰＭＯＳトランジスタＰ４、Ｐ５はオフとなる。この結果、Ｖ１＝Ｖ２＝ＶＳＳとなる。合成部１２４のＰＭＯＳトランジスタＰ６はＶＧＳＰ＝ＶＳＳ−ＶＰＥＲＩ＝−１．０（Ｖ）によりオン、ＮＭＯＳトランジスタＮ６はＶＧＳＮ＝ＶＳＳ−ＶＳＳ＝０．０（Ｖ）によりオフとなる。したがって、インバータＩＮＶ４からの出力信号ＶＯＵＴはＶＰＥＲＩ（ＨＩＧＨ）となる。
【００３０】
入力信号Ｖ０＝ＶＳＳ（ＬＯＷ）のとき、ＰＭＯＳトランジスタＰ４、Ｐ５はオン、ＮＭＯＳトランジスタＮ４、Ｎ５はオフとなる。この結果、Ｖ１＝ＶＤＤＩ、Ｖ２＝ＶＰＥＲＩとなる。合成部１２４のＰＭＯＳトランジスタＰ６はＶＧＳＰ＝ＶＤＤ−ＶＰＥＲＩ＝０．５（Ｖ）によりオフ、ＮＭＯＳトランジスタＮ６はＶＧＳＮ＝ＶＰＥＲＩ−ＶＳＳ＝１．０（Ｖ）によりオンとなる。したがって、インバータＩＮＶ４からの出力信号ＶＯＵＴはＶＳＳ（ＬＯＷ）となる。
【００３１】
以上のように、Ｖ０＝ＶＤＤＩのときにオンとなるＰＭＯＳトランジスタＰ６のゲート・ソース間電圧ＶＳＧＰと、Ｖ０＝ＶＳＳのときにオンとなるＮＭＯＳトランジスタＮ６のゲート・ソース間電圧ＶＧＳＮは共に１．０（Ｖ）となっている。
【００３２】
ＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＰ６の駆動能力が一致するよう形成すれば、Ｖ０の電圧レベルにより信号出力部１１８の応答速度に差がつくことはない。すなわち、信号Ｖ０がハイレベルからローレベルに変化した場合の信号ＶＯＵＴの遷移速度と、信号Ｖ０がローレベルからハイレベルに変化した場合の信号ＶＯＵＴの遷移速度とを正確に一致させることが可能となる。
【００３３】
本発明の技術思想は、たとえば、メモリやデータプロセッサのデータ信号の伝送ルートおよび外部端子の信号を内部信号に変換する外部信号入力回路等に適用可能である。更に、入力信号判定部１１６、第１信号生成部１２０、第２信号生成部１２２、合成部１２４等の回路形式、その他の制御信号を生成する回路は、本実施形態が開示する回路形式に限られない。
【００３４】
本発明の電圧レベルシフト回路の技術思想は、さまざまな半導体装置に適用できる。たとえば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体製品全般に、本発明を適用できる。本発明を適用可能な半導体装置の製品形態としては、たとえば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等が挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。
【００３５】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置の一部としてバイポーラ型トランジスタを備えてもよい。
【００３６】
ＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。
【００３７】
本発明の請求の範囲の枠内においてさまざまな開示要素の多様な組み合わせや選択が可能である。すなわち、本発明は、請求の範囲を含む開示、技術思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。
【符号の説明】
【００３８】
１００  半導体記憶装置、１０４  内部電圧生成回路、１０６  内部回路、１０８  アクセス制御回路、１１０  メモリセルアレイ、１１２  データ入出力回路、１１４  電圧レベルシフト回路、１１６  入力信号判定部、１１８  信号出力部、１２０  第１信号生成部、１２２  第２信号生成部、１２４  合成部、ＩＮＶ１〜ＩＮＶ４  インバータ、Ｐ１〜Ｐ６  ＰＭＯＳトランジスタ、Ｎ１〜Ｎ６  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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