(57)【要約】      （修正有）【課題】微細化に伴うＬＥＲやＬＷＲに起因する配線の抵抗率の増大を抑制し得る手法を提供する。【解決手段】半導体装置は、基板１０１と、基板上において同一の配線層内に形成された複数の配線１１１と、配線間に埋め込まれるよう形成された複数の絶縁膜１１２とを備える。そして、これら複数の配線は、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群を含む。【選択図】図１
2011249403.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上において同一の配線層内に形成された複数の配線と、
前記配線間に埋め込まれるよう形成された複数の絶縁膜とを備え、
前記複数の配線は、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群を含むことを特徴とする半導体装置。
【請求項２】
前記複数の絶縁膜の幅には、ＬＷＲ（Line Width Roughness）が生じており、
前記複数の絶縁膜のうちの少なくとも１つの絶縁膜は、
第１の誘電率を有する第１の領域と、
前記第１の誘電率よりも低い第２の誘電率を有し、前記ＬＷＲにより局所的に幅が狭くなっている部分に位置する第２の領域と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の配線は、前記相関係数が０．７以上である配線が、連続して２N本以上並んだ配線群を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板上には、前記複数の配線と前記複数の絶縁膜とが交互に周期的に繰り返される周期的領域が設けられており、
前記周期的領域内の前記複数の配線は、前記配線群を構成しており、
前記周期的領域内では、全ての前記配線の前記相関関数が正となっていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
基板上に配線材、マスク材、及びレジスト膜を順に形成し、
前記レジスト膜を複数のレジストパターンにパターニングし、
前記レジストパターンを利用して、前記ハードマスク材を複数のマスクパターンにパターニングし、
前記マスクパターンをスリミングし、
スリミングされた前記マスクパターンの側面に側壁膜を形成し、
前記側壁膜の形成後に、前記マスクパターンを除去し、
前記マスクパターンの除去後に、前記側壁膜を利用して、前記配線材を複数の配線にパターニングし、
前記配線間に埋め込まれるよう複数の絶縁膜を形成し、
前記複数の配線には、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群が含まれることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、配線と絶縁膜が交互に繰り返される配線構造に適用されるものである。
【背景技術】
【０００２】
現在、半導体集積回路は微細化が推し進められており、それに伴い、チップ上の半導体素子同士を結線する配線も微細化され、その最小寸法は３０ｎｍ以下になりつつある。このような微細な配線では、その抵抗率が太幅の配線と比べて高くなるという、抵抗率のサイズ効果が顕在化する。例えば銅配線では、その最小寸法が１００ｎｍ以下になると、抵抗率が増大し始める。
【０００３】
抵抗率のサイズ効果をもたらす要因の１つとして、配線の微細化に伴い、配線と絶縁膜との界面でキャリア散乱が増加することが挙げられる。金属配線の寸法が小さくなると、キャリアの平均自由行程が、界面散乱によって金属配線の最小寸法に制限され、バルクな金属結晶中での平均自由行程に比べて小さくなる。このことが、金属配線の抵抗率の増大をもたらす。このような事情は、金属配線以外の配線でも同様である。
【０００４】
一方、半導体集積回路の製造工程では、配線の側面にＬＥＲ（Line Edge Roughness）が生じる。ＬＥＲとは、配線の形成過程で生じる配線側面の比較的長波長の形状ゆらぎである。ＬＥＲが生じるメカニズムは複雑であり、十分に解明されているとは言えないが、リソグラフィによって配線構造のパターニングを行う限り、必然的に生じるものと考えられている。ＬＥＲによる形状ゆらぎの振幅の典型的な大きさは、平均自乗誤差（ＲＭＳ：Root Mean Square）で表すと、１〜２ｎｍ程度である（非特許文献１）。
【０００５】
そして、ＬＥＲは、配線と絶縁膜との界面におけるキャリア散乱が支配的となる微細な配線では、抵抗率の上昇をもたらすことが解ってきた（非特許文献２）。非特許文献２には、ＬＥＲを有する配線の抵抗率が、ＬＥＲを有さない理想的な配線の抵抗率に比べて高くなり、これが特に微細な領域で顕著となる、というモンテカルロ・シミュレーション結果が示されている。
【０００６】
また、配線の両側面にＬＥＲが存在すると、配線の側面間の幅が局所的に狭くなったり広くなったりするＬＷＲ（Line Width Roughness）が生じ、配線にボトルネックが生じるおそれがある。このような配線では、キャリアの流れがボトルネック部分で律速されてしまう結果、配線全体の抵抗率が増大してしまう。
【０００７】
このように、半導体集積回路の微細化が推し進められると、ＬＥＲやＬＷＲに起因して配線の抵抗率が増大するという問題が生じるおそれがある。従って、このような配線抵抗の増大を抑制し得る手法を提供することが望まれる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】A. Asenov et al., “Intrinsic Parameter Fluctuations in Decananometer MOSFETs Introduced by Gate Line Edge Roughness,” ED-50, 5, pp.1254-1260, 2003.
【非特許文献２】T. Kurusu et al., “Compact and efficient Monte Carlo method to reproduce size effect on resistivity in sub-0.1um metallic interconnects,” Proc. of 2009 International Conference on Simulation of Semiconductor Processes and Devices, pp.170-173, 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ＬＥＲやＬＷＲに起因する配線の抵抗率の増大を抑制することが可能な半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様の半導体装置は、例えば、基板と、前記基板上において同一の配線層内に形成された複数の配線と、前記配線間に埋め込まれるよう形成された複数の絶縁膜とを備える。そして、前記複数の配線は、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群を含む。
【００１１】
また、本発明の別の態様の半導体装置の製造方法では、例えば、基板上に配線材、マスク材、及びレジスト膜を順に形成し、前記レジスト膜を複数のレジストパターンにパターニングし、前記レジストパターンを利用して、前記ハードマスク材を複数のマスクパターンにパターニングする。前記方法では更に、前記マスクパターンをスリミングし、スリミングされた前記マスクパターンの側面に側壁膜を形成し、前記側壁膜の形成後に、前記マスクパターンを除去する。前記方法では更に、前記マスクパターンの除去後に、前記側壁膜を利用して、前記配線材を複数の配線にパターニングし、前記配線間に埋め込まれるよう複数の絶縁膜を形成する。そして、前記複数の配線には、両側面のＬＥＲ（Line Edge Roughness）の相関係数が正である配線が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群が含まれる。
【発明の効果】
【００１２】
本発明によれば、ＬＥＲやＬＷＲに起因する配線の抵抗率の増大を抑制することが可能な半導体装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の構成を示す鳥瞰図及び断面図である。
【図２】ＬＥＲを有さない理想的な配線構造と、ＬＥＲを有する現実的な配線構造とを示した平面図である。
【図３】ＬＥＲを有さない理想的な配線と、ＬＥＲを有する現実的な配線の、抵抗率のサイズ効果を示したグラフである。
【図４】配線の両側面のＬＥＲの相関係数の定義について説明するための図である。
【図５】相関係数と配線形状との関係について説明するための平面図である。
【図６】相関係数と抵抗率との関係を示したグラフである。
【図７】正の相関係数を有する配線からなる配線構造を示した平面図である。
【図８】種々の配線の例を示した平面図である。
【図９】相関係数の定義をより一般的に説明するための平面図である。
【図１０】同一の配線層内に形成された複数の配線を示す平面図である。
【図１１】周期的な配線構造の例を示した平面図である。
【図１２】ＮＡＮＤメモリのメモリセルアレイにおける配線構造の例を示した平面図である。
【図１３】第２実施形態の半導体装置の製造方法を示す側方断面図及び上面図（1/4）である。
【図１４】第２実施形態の半導体装置の製造方法を示す側方断面図及び上面図（2/4）である。
【図１５】第２実施形態の半導体装置の製造方法を示す側方断面図及び上面図（3/4）である。
【図１６】第２実施形態の半導体装置の製造方法を示す側方断面図及び上面図（4/4）である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す鳥瞰図及び断面図である。図１(Ａ)は、半導体装置の鳥瞰図に相当し、図１(Ｂ)は、図１(Ａ)に示した断面αにおける断面図に相当する。
【００１６】
図１(Ａ)には、基板１０１と、層間絶縁膜１０２が示されている。基板１０１は、例えばシリコン基板であり、層間絶縁膜１０２は、例えばシリコン酸化膜である。層間絶縁膜１０２は、基板１０１上にダイレクトに形成されていてもよいし、基板１０１上に他の層を介して形成されていてもよい。図１(Ａ)には、基板１０１の主面に平行で、互いに直交するＸ方向及びＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。
【００１７】
図１(Ａ)には更に、同一の配線層Ｌ内に形成された複数の配線１１１と、これらの配線１１１間に埋め込まれるよう形成された複数の絶縁膜１１２が示されている。これらの配線１１１及び絶縁膜１１２は、Ｙ方向に延びており、Ｘ方向に沿って交互に繰り返されている。図１(Ａ)には、これらの配線１１１及び絶縁膜１１２からなる配線構造が、層間絶縁膜１０２上に形成された様子が示されている。
【００１８】
なお、配線１１１は、金属配線でも、金属以外の材料で形成された配線でもよい。金属配線の例としては、銅配線やアルミニウム配線等が挙げられる。また、絶縁膜１１２は、下層の層間絶縁膜（１０２）の一部であってもよいし、上層の層間絶縁膜の一部であってもよい。
【００１９】
図１(Ｂ)は、配線１１１及び絶縁膜１１２からなる配線構造を、Ｚ方向に垂直な断面αで切断した断面図に相当する。図１(Ｂ)には、配線１１１の両側面にＬＥＲ（Line Edge Roughness）が生じている様子が示されている。図１(Ｂ)には更に、絶縁膜１１２における第１の領域１１３と第２の領域１１４が示されている。
【００２０】
１）配線１１１のＬＥＲ
以下、配線１１１のＬＥＲについて詳細に説明する。
【００２１】
図２は、ＬＥＲを有さない理想的な配線構造（図２(Ａ)）と、ＬＥＲを有する現実的な配線構造（図２(Ｂ)）とを示した平面図である。
【００２２】
半導体装置の製造工程では、配線１１１の側面にＬＥＲが生じる。ＬＥＲとは、配線の形成過程で生じる配線側面の比較的長波長の形状ゆらぎである。現実の配線１１１の側面には、図２(Ｂ)に示すように、形状ゆらぎが存在する。ＬＥＲが生じるメカニズムは複雑であり、十分に解明されているとは言えないが、リソグラフィによって配線構造のパターニングを行う限り、必然的に生じるものと考えられている。
【００２３】
図３は、ＬＥＲを有さない理想的な配線１１１と、ＬＥＲを有する現実的な配線１１１の、抵抗率のサイズ効果を示したグラフである。
【００２４】
上述のように、微細な配線１１１では、配線１１１と絶縁膜１１２との界面におけるキャリア散乱が支配的となり、その抵抗率が太幅の配線１１１と比べて高くなるという、抵抗率のサイズ効果が顕在化する。
【００２５】
そして、非特許文献２に記載のように、このような微細な配線１１１では、ＬＥＲもまた、抵抗率の上昇をもたらすことが解ってきた。図３には、ＬＥＲを有する配線１１１の抵抗率が、ＬＥＲを有さない配線１１１の抵抗率に比べて高くなり、これが特に微細な領域で顕著となる、というモンテカルロ・シミュレーション結果が示されている。
【００２６】
図４は、配線１１１の両側面のＬＥＲの相関係数σの定義について説明するための図である。
【００２７】
配線１１１の両側面にＬＥＲが存在すると、配線１１１の側面間の幅が局所的に狭くなったり広くなったりするＬＷＲ（Line Width Roughness）が生じ、配線１１１にボトルネックが生じるおそれがある。図４には、配線１１１の側面間の幅にＬＷＲが生じている様子が示されている。このような配線１１１では、キャリアの流れがボトルネック部分で律速されてしまう結果、配線１１１全体の抵抗率が増大してしまう。
【００２８】
ＬＥＲによって生じるＬＷＲの大きさは、各配線１１１の両側面のＬＥＲの相関に依存する。図４には、配線１１１の両側面のＬＥＲの相関係数σの算出方法が示されている。相関係数σを算出する際にはまず、図４に示すように、配線１１１の両側面の座標ｘiright及びｘileftを、配線１１１の両端間にて適切な間隔でサンプリングする。次に、相関係数σを、図４に示す定義式により算出する。なお、￣ｘright及び￣ｘleftはそれぞれ、ｘiright及びｘileftの平均を表し、Ｎは、片面あたりのサンプリング数を表す。
【００２９】
相関係数σは、その定義から−１から＋１までの値をとり得る。相関係数σが０よりも大きい場合、配線１１１の両側面のＬＥＲは正の相関を持ち、相関係数σが０よりも小さい場合、配線１１１の両側面のＬＥＲは負の相関を持つと言う。また、相関係数σが０の場合、配線１１１の両側面のＬＥＲは相関を持たないと言う。
【００３０】
図５は、相関係数σと配線形状との関係について説明するための平面図である。
【００３１】
図５(Ａ)，(Ｂ)，(Ｃ)はそれぞれ、相関係数σが−１の場合、０の場合、＋１の場合の配線形状の例を表す。σ＝−１の場合には、ＬＷＲが最大となり、ボトルネックが極端に生じる。一方、σ＝＋１の場合には、両側面のＬＥＲの位相と振幅がそろい、ＬＷＲは全く生じず、配線１１１の配線幅は、どの領域を見ても平均配線幅に等しくなる。σが０の場合には、これらの場合の中間的な状態となる。
【００３２】
同様に、−１＜σ＜＋１の場合には、σ＝−１の場合とσ＝＋１の場合の中間的な状態となる。ただし、−１＜σ＜０の場合には、無相関の場合（σ＝０）に比べ、ＬＷＲが強調された状態となり、０＜σ＜＋１の場合には、無相関の場合（σ＝０）に比べ、ＬＷＲが抑制された状態となる。よって、配線１１１のＬＷＲを減らして抵抗率の増大を抑制する観点からは、配線１１１の両側面のＬＥＲには、正の相関を持たせることが有利であると言える。
【００３３】
図６は、相関係数σと抵抗率との関係を示したグラフである。
【００３４】
図６には、図３と同様、シミュレーションにより得られた配線１１１の抵抗率が示されている。図６によれば、相関が負の領域では、無相関の場合に比べ、抵抗率が高くなっており、相関が正の領域では、無相関の場合に比べ、抵抗率が低くなっていることが解る。この結果は、配線１１１の抵抗率の増大を抑制するには、ＬＥＲの相関を正にすることが有利という、上述の説明の内容を裏付けるものである。
【００３５】
よって、本実施形態では、各配線１１１の両側面のＬＥＲの相関係数が正となるよう、図１に示す配線構造を形成する。これにより、本実施形態では、配線１１１のＬＥＲこそ存在するものの、ＬＥＲが無相関の場合と比べて、配線１１１のＬＷＲが減り、配線１１１のボトルネックの発生が抑制される。このようにして、本実施形態では、配線１１１の抵抗率の増大を抑制することができる。
【００３６】
なお、本実施形態では、図１に示す配線構造の全ての配線１１１に関し、そのＬＥＲの相関係数を正とすることが望ましいが、一部の配線１１１の相関係数が負となってしまっても構わない。本実施形態では、１本以上のできるだけ多くの配線１１１の相関係数を正とすることが望ましい。配線１１１のＬＥＲの相関係数を正にする方法の例については、後述の第２実施形態で説明する。
【００３７】
また、各配線１１１のＬＥＲの相関係数は、なるべく大きい値とすることが望ましく、例えば、０．７以上とすることが望ましい。本発明者らの検討結果によれば、後述の第２実施形態の方法により、上記相関係数を０．７〜０．８程度にすることが可能であることが判明している。
【００３８】
２）絶縁膜１１２のＬＷＲ
次に、絶縁膜１１２のＬＷＲについて詳細に説明する。
【００３９】
図７は、正の相関係数を有する配線１１１からなる配線構造を示した平面図である。
【００４０】
後述の第２実施形態では、配線１１１を、側壁膜を利用したエッチング加工により形成する。この方法では、配線１１１の両側面のＬＥＲに、正の相関を持たせることができるが、絶縁膜１１２の側面間の幅に、ＬＷＲが生じる。
【００４１】
図７には、正の相関係数を有する配線１１１と、ＬＷＲが生じた絶縁膜１１２からなる配線構造が示されている。図７では、１本の配線１１１の３箇所でのＸ方向の幅が、ＷA1，ＷA2，ＷA3で示され、１個の絶縁膜１１２の３箇所でのＸ方向の幅がＷB1，ＷB2，ＷB3で示されている。配線１１１の幅は、３箇所でほぼ等しくなっているのに対し、絶縁膜１１２の幅は、ＷB1で広く、ＷB2で狭くなっているのが解る。
【００４２】
絶縁膜１１２のＬＷＲは、配線間容量を局所的に揺らがせることになる。特に、絶縁膜１１２において、ＬＷＲにより幅が狭まった部分は、配線間容量の増大への寄与が大きいため、配線間容量の低減の観点からは不利である。
【００４３】
配線１１１の性能に関しては、ＲＣ遅延がその指標の１つとなる。ＲＣ遅延を抑制するためには、配線抵抗Ｒと配線間容量Ｃの積であるＲＣの値を下げる必要があり、そのためには、Ｒの値とＣの値を共に下げることが有効である。
【００４４】
配線抵抗Ｒは、上述のように、配線１１１の両側面のＬＥＲに正の相関を持たせることで、下げることが可能である。
【００４５】
一方、配線間容量Ｃは、絶縁膜１１２を、誘電率の低い材料で形成することで、下げることが可能である。近年、エアギャップと呼ばれる技術では、絶縁膜を空洞に置き換えることで、配線間容量の低減を可能とする。また、絶縁膜を多孔質シリコン等の多孔質材料で形成することで、配線間容量を低減する技術も注目されている。空洞や多孔質材料は比誘電率が１に近いため、配線間容量を最大限に下げることが可能である。しかしながら、このような空洞や多孔質材料には、配線構造の機械的な強度を下げてしまうという問題がある。
【００４６】
そこで、本実施形態では、図１に示すように、各絶縁膜１１２に、第１の領域１１３と第２の領域１１４とを設ける。第２の領域１１４は、ＬＷＲにより局所的に幅が狭くなっている部分に位置し、第１の領域１１３は、第２の領域１１４を除く絶縁膜１１２内の全領域に相当する。第２の領域１１４は、各絶縁膜１１２内にいくつ存在しても構わない。
【００４７】
そして、本実施形態では、第２の領域１１４の誘電率を、第１の領域１１３の誘電率よりも低く設定する。上述のように、ＬＷＲにより幅が狭まった部分は、配線間容量の増大への寄与が大きいが、本実施形態では、この部分に、第１の領域１１３よりも誘電率の低い第２の領域１１４を設けることで、配線間容量を下げ、配線１１１のＲＣ遅延を低減することができる。本実施形態では、ＬＷＲにより幅が狭まった部分のみに第２の領域１１４を設けるため、ＬＷＲにより幅が狭まった部分の誘電率は、ＬＷＲにより幅が広まった部分の誘電率よりも低くなる。
【００４８】
本実施形態では、第２の領域１１４を、空洞としてもよいし、多孔質材料で形成してもよい。この場合、絶縁膜１１２全体ではなく、絶縁膜１１２の一部である第２の領域１１４のみが空洞又は多孔質膜となるため、これにより、配線構造の機械的な強度を保ったまま、配線間容量を下げることが可能となる。
【００４９】
なお、第２の領域１１４を空洞とすることには、多孔質膜とするのに比べ、配線間容量を大幅に下げることができるという利点がある。一方、第２の領域１１４を多孔質膜とすることには、空洞とするのに比べ、配線構造の機械的な強度をより強固なものにできるという利点がある。また、第１及び第２の領域１１３，１１４はそれぞれ、例えば、シリコン酸化膜及びｌｏｗ−ｋ絶縁膜としてもよい。
【００５０】
また、本実施形態では、図１に示す配線構造の全ての絶縁膜１１２に、第１及び第２の領域１１３，１１４を設けることが望ましいが、一部の絶縁膜１１２にこれらの領域を設けなくても構わない。本実施形態では、ＬＷＲが生じた絶縁膜１１２のうち、１個以上のできるだけ多くの絶縁膜１１２に、第１及び第２の領域１１３，１１４を設けることが望ましい。絶縁膜１１２にこれらの領域を設ける方法の例については、後述の第２実施形態で説明する。
【００５１】
以上のように、本実施形態では、配線１１１の両側面のＬＥＲに正の相関を持たせることで、配線抵抗Ｒを下げることができる。更には、絶縁膜１１２に、上述のような第１及び第２の領域１１３，１１４を設けることで、配線間容量Ｃを下げることができる。よって、本実施形態によれば、これらを組み合わせることで、Ｒの値とＣの値を共に下げ、配線１１１のＲＣ遅延を効果的に低減することできる。
【００５２】
３）相関係数の定義
ここで、種々の配線１１１の例と、これらに対応した、より一般的な相関係数の定義について説明する。
【００５３】
図８は、種々の配線１１１の例を示した平面図である。
【００５４】
図８(Ａ)には、直線部分Ａ1のみからなる配線１１１が示されている。また、図８(Ｂ)には、直線部分Ｂ1と、直線部分Ｂ1の一方の端部に接続されたパッド部Ｂ2と、直線部分Ｂ1の他方の端部に接続されたパッド部Ｂ3とを含む配線１１１が示されている。
【００５５】
図８(Ａ)及び(Ｂ)に示す配線１１１には、折れ曲がりがないのに対し、図８(Ｃ)から(Ｅ)に示す配線１１１は、折れ曲がりを有している。図８(Ｃ)には、３つの直線部分Ｃ1〜Ｃ3を含む配線１１１が示されており、図８(Ｄ)及び(Ｅ)には、これと形状の異なる配線１１１が示されている。
【００５６】
本実施形態は、図８(Ａ)〜(Ｅ)のいずれの配線１１１にも適用可能である。本実施形態をこれらの配線１１１に適用する際の相関係数の定義を、図９を参照して説明する。
【００５７】
図９は、相関係数の定義をより一般的に説明するための平面図である。
【００５８】
図９には、パッド部Ｐ1と、コーナー部Ｐ3，Ｐ5と、直線部分Ｐ2，Ｐ4，Ｐ6とを含み、Ｐ1〜Ｐ6の順に互いに接続された配線１１１が示されている。図９では更に、配線１１１の一方の端部がＱ1で示され、他方の端部がＱ2で示されている。
【００５９】
図９では、配線１１１のパッド部とコーナー部を除き、配線１１１の端部Ｑ1から端部Ｑ2までの全ての直線部分を対象として、相関係数を算出する。具体的には、図４で説明した座標のサンプリングを、配線１１１の全直線部分Ｐ2，Ｐ4，Ｐ6を対象として行う。そして、全直線部分Ｐ2，Ｐ4，Ｐ6のサンプリング座標を、図４に示す定義式に代入することで、相関係数を算出する。これが、図９に示す配線１１１のＬＥＲの相関係数である。
【００６０】
本実施形態では、この相関係数を正にすることで、図９に示す配線１１１の配線抵抗を低減することができる。
【００６１】
４）正の相関を有する配線群
次に、正の相関を有する複数の配線１１１からなる配線群について説明する。
【００６２】
図１０は、同一の配線層内に形成された複数の配線１１１を示す平面図である。
【００６３】
図１０には、互いに隣接するＫ本（Ｋは２以上の整数）の配線１１１からなる配線群Ｇが示されている。これらの配線１１１は、図１と同様、Ｙ方向に延びており、Ｘ方向に互いに隣接している。図１０では、Ｋ本の配線１１１の相関係数σが、全て正となっているとする。このように、図１０は、相関係数σが正である配線１１１が、連続してＫ本並んだ様子を示している。
【００６４】
本実施形態では、相関係数σが正である配線１１１が、連続して２N本以上並んだ配線群Ｇを含む配線構造を形成する（即ち、Ｋ≧２N）。ただし、Ｎは４以上の整数、より好ましくは、５以上の整数とする。
【００６５】
以下、このような配線構造を形成する理由について説明する。
【００６６】
一般に、半導体装置では、配線を２の累乗本単位で取り扱うことが多い。例えば、フラッシュメモリ等のビット線やワード線は、１６本（２４本）単位や３２本（２５本）単位で取り扱われることが多い。一例を挙げると、ＮＡＮＤメモリでは、１つのＮＡＮＤストリングに３２本のワード線が接続されることが多く、また、ＮＡＮＤセルアレイ内のダミーＡＡ（Active Area）間には、２の累乗本のビット線が設けられることが多い。
【００６７】
このような場合、これらの配線同士の物性値のばらつきは、できるだけ小さくすることが望ましく、例えば、これらの配線同士の相関係数σのばらつきも、できるだけ小さくすることが望ましい。例えば、これらの配線同士の物性値にばらつきがあると、電流や電圧の伝わり方が配線ごとに異なるため、これらの配線を同じ目的に使用する場合には不都合となる。よって、σ＞０という条件は、１６本単位や３２本単位など、２の累乗本単位で実現することが望ましい。これにより、連続する２の累乗本の配線全てについて、その抵抗率の増大を抑制することが可能となる。
【００６８】
よって、本実施形態では、σ＞０の配線１１１が、連続して２N本以上並んだ配線群Ｇを形成する。このようにして形成される配線群Ｇは、例えば、上述のビット線やワード線として使用可能である。
【００６９】
なお、一般に、半導体装置の配線は、２４本（１６本）や２５本（３２本）以上の単位で取り扱われることが多い。よって、配線群Ｇを、ビット線やワード線等の配線に適用するためには、配線群Ｇ内の配線本数は、２４本（１６本）以上、より好ましくは、２５本（３２本）以上とすることが望まれる。よって、本実施形態では、上記のＮの値を、４以上の整数、より好ましくは、５以上の整数とする。このような配線群Ｇは、例えば、後述する第２実施形態の方法で形成することが可能である。
【００７０】
また、配線群Ｇ内の配線本数は、２の累乗本（例えば３２本）でも、２の累乗本以外の本数（例えば３４本）でも構わない。後者の場合には、例えば、３２本の配線１１１をワード線として使用し、残りの２本の配線１１１を選択線として使用しても構わない。
【００７１】
また、本実施形態では、相関係数σが０．７以上である配線１１１が、連続して２N本以上並んだ配線群Ｇを含む配線構造を形成してもよい。このような配線群Ｇによれば、これらの配線１１１の抵抗率の増加を、更に効果的に抑制することが可能となる。
【００７２】
また、本実施形態では、同一の配線層内に、このような配線群Ｇを複数組設けても構わない。これら複数組の配線群Ｇは、例えば、３２本の配線１１１からなる配線群Ｇを複数組形成し、これらを複数個のＮＡＮＤストリング用の配線１１１として使用する場合等に適用可能である。
【００７３】
５）周期的な配線構造
次に、周期的な配線構造を構成する配線１１１のＬＥＲについて説明する。以下に示す周期的な配線構造は、配線１１１の本数を２N本以上とすれば、上述の配線群Ｇの具体例に相当する。
【００７４】
図１１は、周期的な配線構造の例を示した平面図である。
【００７５】
図１１には、配線１１１と絶縁膜１１２が交互に周期的に繰り返される周期的領域Ｒが示されている。周期的領域Ｒ内では、配線１１１と絶縁膜１１２が、一定周期で交互に配置されている。図１１には更に、周期的領域Ｒの外部に配置された配線Ｓ1及びＳ2が示されている。
【００７６】
このような周期的領域Ｒ内では、配線１１１同士の物性値のばらつきや、絶縁膜１１２同士の物性値のばらつきは、できるだけ小さくすることが望ましい。従って、周期的領域Ｒ内では、全ての配線１１１の相関係数σが、正となっていることが望ましく、更には、全て０．７以上となっていることがより望ましい。
【００７７】
また、周期的領域Ｒ内の配線１１１を、全て同じ方法で形成し、更には、周期的領域Ｒ内の絶縁膜１１２を、全て同じ方法で形成する場合、周期的領域Ｒ内では、全ての絶縁膜１１２にＬＷＲが生じていることが多いと予想される。この場合、周期的領域Ｒ内では、全ての絶縁膜１１２に、上述のような第１及び第２の領域１１３，１１４を設けることが望ましい（これは、上述の配線群Ｇについても同様である）。
【００７８】
以上の内容は、本実施形態の半導体装置の基板１０１上の全ての周期的領域に適用してもよいし、１箇所以上の一部の周期的領域のみに適用してもよい。
【００７９】
図１１に示す周期的領域Ｒの具体例を、図１２に示す。図１２は、ＮＡＮＤメモリのメモリセルアレイにおける配線構造の例を示した平面図である。
【００８０】
図１２には、紙面水平方向に走る複数のワード線ＷＬ及び選択線ＳＬと、紙面上下方向に走る複数のビット線ＢＬが示されている。図１２では、複数のビット線ＢＬからなる周期的領域Ｒが示されており、この周期的領域Ｒが、非周期的領域間に挟まれている。この非周期的領域の存在は、メモリセルアレイを構成するＡＡ（Active Area）領域に、通常のＡＡ領域と、これより太幅のダミーＡＡ領域とが存在することに起因している。
【００８１】
図１２では、周期的領域Ｒ内の全てのビット線ＢＬの相関係数σを、正とすることが望ましい。
【００８２】
以上のように、本実施形態では、配線１１１の両側面のＬＥＲの相関係数が正となるよう、配線構造を形成する。これにより、ＬＥＲやＬＷＲに起因する配線１１１の抵抗率の増大を抑制することが可能となる。
【００８３】
また、本実施形態では、側面間の幅にＬＷＲが生じた絶縁膜１１２に、第１の領域１１３と、ＬＷＲにより局所的に幅が狭くなっている部分に位置する第２の領域１１４とを設け、第２の領域１１４の誘電率を第１の領域１１３の誘電率より低くする。これにより、配線構造の機械的な強度を保ちつつ、配線間容量を下げることが可能となる。
【００８４】
また、本実施形態では、このような配線１１１と絶縁膜１１２を組み合わせることで、配線抵抗Ｒと配線間容量Ｃを共に下げ、配線１１１のＲＣ遅延を効果的に低減することが可能となる。
【００８５】
また、本実施形態では、相関係数が正である配線１１１が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群Ｇを含む配線構造を形成する。一般に、半導体装置では、１６本単位や３２本単位など、２の累乗本単位で配線を取り扱うことが多い。本実施形態によれば、配線群Ｇ内の全部又は一部の配線１１１を、このような半導体装置の一群の配線として適用することで、これら一群の配線全てについて、その抵抗率の増大を抑制することが可能となる。さらには、これらの配線間の相関係数のばらつきを減らすことが可能となる。これには例えば、これらの配線間の抵抗率のばらつきを減らすことが可能となるという利点がある。
【００８６】
なお、配線１１１の抵抗率のサイズ効果は、配線１１１の平均配線幅が３０ｎｍ以下となるような微細領域で問題となることが多い。よって、本実施形態は例えば、平均配線幅が３０ｎｍ以下の配線１１１に適用すると効果的である。
【００８７】
また、絶縁膜１１２の幅は、配線１１１の幅と同程度であることが多いと考えられる。よって、本実施形態は例えば、平均幅が３０ｎｍ以下の絶縁膜１１２に適用すると効果的である。
【００８８】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００８９】
（第２実施形態）
図１３〜図１６は、第２実施形態の半導体装置の製造方法を示す側方断面図及び上面図である。
【００９０】
本実施形態の方法は、図１に示す半導体装置を製造可能な方法の一例に相当するものである。図１に示す配線構造は、ダブル・パターニングの一種である側壁転写プロセスと、ＲＩＥ（Reactive Ion Etching）プロセスとの組み合わせで形成可能である。
【００９１】
まず、図１３(Ａ)に示すように、基板１０１上に、層間絶縁膜（ＩＬＤ：Inter Layer Dielectric）１０２を形成する。次に、図１３(Ａ)に示すように、層間絶縁膜１０２上に、配線１１１の材料となる配線材２０１を堆積する。
【００９２】
次に、図１３(Ｂ)に示すように、配線材２０１上に、ハードマスクの材料となるハードマスク材（真材）２０２を堆積する。ハードマスク材２０２は例えば、シリコン酸化膜又はシリコン窒化膜である。次に、図１３(Ｃ)に示すように、ハードマスク材２０２上に、レジスト膜２０３を形成する。
【００９３】
次に、図１４(Ａ)に示すように、リソグラフィにより、レジスト膜２０３を、複数のレジストパターン２１１にパターニングする。次に、図１４(Ｂ)に示すように、レジストパターン２１１を利用したエッチング加工により、ハードマスク材２０２を、複数のマスクパターン２１２にパターニングする。次に、図１４(Ｃ)に示すように、エッチング加工に使用したレジストパターン２１１を除去する。
【００９４】
以上のように、マスクパターン２１２は、リソグラフィを介してパターニングされる。その結果、マスクパターン２１２の両側面には、ＬＥＲが生じる（図１４(Ｃ)）。また、マスクパターン２１２の両側面のＬＥＲはランダムであり、マスクパターン２１２の側面間の幅には、ＬＷＲが生じている（図１４(Ｃ)）。
【００９５】
次に、図１５(Ａ)に示すように、マスクパターン２１２のスリミング加工を行い、各マスクパターン２１２の幅を半分程度にまで薄くする。スリミング加工後のマスクパターン２１２の両側面のＬＥＲも、ランダムとなっており、ＬＥＲ及びＬＷＲが生じている。
【００９６】
次に、図１５(Ｂ)に示すように、スリミングされたマスクパターン２１２の両側面に、側壁膜２１３を形成する。側壁膜２１３は、例えばシリコン酸化膜でもシリコン窒化膜でもよいが、マスクパターン２１２とは異なる材料で形成する。
【００９７】
図１５(Ｂ)に示すように、側壁膜２１３は、マスクパターン２１２の側面のＬＥＲの情報を保ったまま成長する。そのため、各側壁膜２１３の両側面の位相と振幅はそろった状態となり、各側壁膜２１３の両側面のＬＥＲの相関係数σは、正となる。
【００９８】
次に、図１５(Ｃ)に示すように、側壁膜２１３の形成後に、マスクパターン２１２を除去する。この際、側壁膜２１３は、配線材２０１上に残存させる。
【００９９】
次に、図１６(Ａ)に示すように、マスクパターン２１２の除去後に、側壁膜２１３をマスクとするＲＩＥ加工により、配線材２０１を、複数の配線１１１にパターニングする。次に、図１６(Ｂ)に示すように、ＲＩＥ加工に使用した側壁膜２１３を除去する。
【０１００】
図１５(Ｂ)〜図１６(Ｂ)に示すように、配線１１１の両側面には、側壁膜２１３の両側面のＬＥＲが転写される。そのため、各配線１１１の両側面の位相と振幅はそろった状態となり、各配線１１１の両側面のＬＥＲの相関係数σは、正となる。
【０１０１】
次に、図１６(Ｃ)に示すように、配線１１１間に埋め込まれるよう複数の絶縁膜１１２を形成する。絶縁膜１１２は例えば、基板１０１の全面に層間絶縁膜を堆積し、この層間絶縁膜をＣＭＰ（化学機械研磨）により平坦化することで形成可能である。
【０１０２】
本実施形態では、図１５(Ｂ)に示すように、同じ側壁膜２１３の両側面のＬＥＲは、その相関係数が正となるが、異なる側壁膜２１３の側面同士のＬＥＲは、ランダムとなり、その相関係数は、正の場合もあれば負の場合もある（或いは０の場合もある）。
【０１０３】
そのため、図１６(Ｃ)に示すように、各絶縁膜１１２の両側面のＬＥＲは、ランダムとなる。その結果、各絶縁膜１１２の側面間の幅には、ＬＷＲが生じることとなり、局所的に幅が広い部分や狭い部分が形成される。
【０１０４】
そこで、本実施形態では、絶縁膜１１２の材料及び形成プロセスとして、配線１１１間の幅（ハーフピッチ）に対する埋め込み性が悪い材料及びプロセスを採用する。これにより、配線１１１間の幅が局所的に狭まった領域、即ち、絶縁膜１１２における局所的に幅が狭まった領域に、自己整合的にボイドを形成することができる（図１６(Ｃ)）。一方、配線１１１間の幅が局所的に広くなった領域には、このようなボイドのない絶縁膜１１２が形成される（図１６(Ｃ)）。絶縁膜１１２の埋め込み材料の例としては、シリコン酸化膜等が挙げられる。
【０１０５】
図１６(Ｃ)では、絶縁膜１１２内において、ボイドが形成された領域（第２の領域）が符号１１４で示され、その他の領域（第１の領域）が符号１１３で示されている。ボイドをそのまま利用すれば、第２の領域１１４を空洞とする構造を実現することができる。一方、ボイドに多孔質材料やｌｏｗ−ｋ材料を埋め込めば、第２の領域１１４を多孔質膜やｌｏｗ−ｋ膜とする構造を実現することができる。
【０１０６】
以上のように、本実施形態では、リソグラフィを介してハードマスクパターン２１２を形成し、ハードマスクパターン２１２の両側面に側壁膜２１３を形成し、側壁膜２１３を利用して配線１１１を形成する。これにより、配線１１１の両側面のＬＥＲの相関係数が正となるよう、配線構造を形成することが可能となる。その結果、ＬＥＲやＬＷＲに起因する配線１１１の抵抗率の増大を抑制することが可能となる。
【０１０７】
また、本実施形態では、このように形成された配線１１１間に絶縁膜１１２を埋め込む際、絶縁膜１１２の材料及び形成プロセスとして、配線１１１間の幅に対する埋め込み性が悪い材料及びプロセスを採用する。これにより、側面間の幅にＬＷＲが生じた絶縁膜１１２に、第１の領域１１３と、ＬＷＲにより局所的に幅が狭くなっている部分に位置する第２の領域１１４とを設け、第２の領域１１４の誘電率を第１の領域１１３の誘電率より低くすることが可能となる。その結果、配線構造の機械的な強度を保ちつつ、配線間容量を下げることが可能となる。
【０１０８】
また、本実施形態では、このような配線１１１の形成方法と絶縁膜１１２の形成方法を組み合わせることで、配線抵抗Ｒと配線間容量Ｃを共に下げ、配線１１１のＲＣ遅延を効果的に低減することが可能となる。
【０１０９】
また、本実施形態では、上記のようにして形成される複数の側壁膜２１３を利用して、複数の配線１１１を形成する。これにより、相関係数が正の配線１１１が連続して並んだ配線構造を形成することが可能となる。例えば、第１実施形態で説明したように、相関係数が正である配線１１１が、連続して２N本（Ｎは４以上の整数）以上並んだ配線群Ｇを含む配線構造を形成することが可能となる。本発明者らの検討結果によれば、本実施形態の方法で、配線１１１に相当する長さ約４００ｎｍのパターンを５０サンプル分形成し、これらのパターンの両側面のエッジ情報をＴＥＭ画像からサンプリングし、サンプリング結果を用いてこれらのパターンの相関係数を計算したところ、全てのパターンの相関係数が正となり、これらの相関係数の平均値が、０．７２となる結果が得られた。
【０１１０】
なお、図１の半導体装置は、本実施形態の方法以外の方法で製造しても構わない。
【０１１１】
また、本実施形態の方法では、形成される全ての配線１１１のＬＥＲの相関係数を正とすることが望ましいが、一部の配線１１１の相関係数が負となってしまっても構わない。本実施形態の方法では、１本以上のできるだけ多くの配線１１１の相関係数を正とすることが望ましい。
【０１１２】
また、本実施形態の方法では、形成される全ての絶縁膜１１２に、第１及び第２の領域１１３，１１４を設けることが望ましいが、一部の絶縁膜１１２にこれらの領域を設けなくても構わない。本実施形態の方法では、ＬＷＲが生じた絶縁膜１１２のうち、１個以上のできるだけ多くの絶縁膜１１２に、第１及び第２の領域１１３，１１４を設けることが望ましい。
【０１１３】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１１４】
１０１  基板
１０２  層間絶縁膜
１１１  配線
１１２  絶縁膜
１１３  第１の領域
１１４  第２の領域
２０１  配線材
２０２  ハードマスク材
２０３  レジスト膜
２１１  レジストパターン
２１２  マスクパターン
２１３  側壁膜
【図１】
2011249403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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