(57)【要約】【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。【解決手段】半導体集積回路は、２つのデータ入出力端子と、２つのデータ入出力端子を介してデータを入力するデータ入力回路と、２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つのデータ入出力端子と、
前記２つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記２つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
【請求項２】
少なくとも２ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される２ビットのデータを一対の差動信号による２回の伝送として時分割で伝送することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする請求項１乃至３の何れか一項記載の半導体集積回路。
【請求項５】
終端オン時には前記２つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記２つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体集積回路に関し、詳しくはメモリ回路に関する。
【背景技術】
【０００２】
クロック同期メモリ等のメモリ装置においては、データ信号とともにデータストローブ信号を送受信し、データ信号のデータ取り込みタイミングをデータストローブ信号により制御することで、高速且つ確実なデータ伝送を行っている。最近では、データ転送速度の高速化に伴い、タイミング設計の容易さやノイズの影響を考慮して、データストローブ信号を差動信号で構成し、データ信号を単相信号で構成するようになっている。ノイズには、論理ＬＳＩ（Large Scale Integration）回路及びメモリ回路内部で入出力回路がスイッチングするのに伴い発生するスイッチングノイズや、隣接信号配線間で発生するクロストークノイズ等がある。このようにして発生するノイズの影響により、データ信号の伝播遅延の変動が生じる。差動信号の場合、例えばＬＳＩ内部で生じるスイッチングノイズは一対の２本の信号線に対して略等しいとみなすことができ、またこれら２本の信号線は隣接する信号線なのでクロストークも相互に同等とみなすことができる。従って差動信号を用いることにより、相対的なノイズの影響分が相殺され、ノイズの影響に強い回路構成が得られる。
【０００３】
データストローブ信号はタイミングを決める信号であり、データ信号全体に対して一対のデータストローブ信号線を設ければよい。それに対してデータ信号については、データのビット数分の信号線が存在する。従って、データストローブ信号を差動信号の構成とすることはできるが、データ信号については、差動信号構成とすると信号線の本数が膨大になってしまい現実的ではない。このために、通常、データ信号については単相信号で構成する。
【０００４】
差動信号の場合は信号判定の基準点が２つの差動信号のクロスポイントであり、単相信号の場合は信号判定の基準点が単相信号と基準電位とのクロスポイントである。このように差動信号と単相信号とでは、信号判定の基準点が異なり、ノイズの影響等によるタイミング特性が異なってしまう。このため、信号伝搬の遅延を考慮する際に、単相信号であるデータ信号と差動信号であるデータストローブ信号とのタイミング特性を合わせることが困難になり、タイミング設計が困難になる。
【０００５】
従って、データ信号と差動信号であるデータストローブ信号とのタイミング特性とが合ったメモリ回路及びシステムが望まれる。そのためには、データ信号線の本数を増大させることなく、データ信号を差動信号として構成できることが望ましい。またデータストローブ信号を用いないメモリ構成も存在するが、そのような構成の場合も、データ信号線の本数を増大させることなくデータ信号を差動信号として構成できれば、ノイズ低減の観点から好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２４１７号公報
【特許文献２】特開平６−２２４８８９号公報
【特許文献３】特表２００５−５３５０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路が望まれる。
【課題を解決するための手段】
【０００８】
半導体集積回路は、２つのデータ入出力端子と、前記２つのデータ入出力端子を介してデータを入力するデータ入力回路と、前記２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【発明の効果】
【０００９】
本願開示の少なくとも１つの実施例によれば、データ信号線の本数を増大させることなくデータ信号を差動信号として構成したメモリシステムが構成できる。
【図面の簡単な説明】
【００１０】
【図１】メモリシステムの構成の一例を示す図である。
【図２】メモリシステムの論理回路及びメモリ回路の具体的な構成の一例を示す図である。
【図３】論理回路のデータ信号の入出力部分の構成の一例を示す図である。
【図４】メモリ回路のデータ信号の入出力部分の構成の一例を示す図である。
【図５】単相信号の入力回路の構成の一例を示す図である。
【図６】単相信号の出力回路の構成の一例を示す図である。
【図７】差動信号の入力回路の構成の一例を示す図である。
【図８】差動信号の出力回路の構成の一例を示す図である。
【図９】信号終端の構成を示す図である。
【図１０】メモリ回路の読出し動作を示すタイミング図である。
【図１１】メモリ回路の書込み動作を示すタイミング図である。
【図１２】メモリ回路の書込み動作及び後続する読出し動作を示すタイミング図である。
【図１３】メモリ回路の読出し動作及び後続する書込み動作を示すタイミング図である。
【図１４】連続して書込み動作を実行する場合の動作を示すタイミング図である。
【図１５】連続して３回の書込み動作を実行する場合の動作を示すタイミング図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図１は、メモリシステムの構成の一例を示す図である。図１に示すメモリシステムは、論理回路１０及びメモリ回路１１を含む。メモリ回路１１は、プリント回路基板上の配線等である複数の信号線を介して論理回路１０に接続される。論理回路１０は、クロック生成回路１２、クロック出力バッファ１３、及び複数の信号入出力端子１４−１乃至１４−１２を含む。メモリ回路１１は、内部クロック生成回路１５、クロック入力バッファ１６も、及び複数の信号入出力端子１７−１乃至１７−１２を含む。
【００１３】
クロック生成回路１２はクロック信号を生成する。クロック生成回路１２が生成したクロック信号に基づいて、クロック出力バッファ１３が一対の差動クロック信号ＣＬＫ及び／ＣＬＫを生成し、信号入出力端子１４−１及び１４−２から送出する。差動クロック信号ＣＬＫ及び／ＣＬＫは、信号入出力端子１７−１及び１７−２を介してクロック入力バッファ１６に入力され、受信クロック信号が内部クロック生成回路１５に供給される。メモリ回路１１の内部クロック生成回路１５は、受信クロック信号に基づいて、メモリ回路１１内部で使用するクロック信号を生成する。
【００１４】
論理回路１０の信号入出力端子１４−１１及び１４−１２は、差動信号であるデータストローブ信号ＤＱＳ０及び／ＤＱＳ０を論理回路１０に対して入出力するための端子である。メモリ回路１１の信号入出力端子１７−１１及び１７−１２は、差動信号であるデータストローブ信号ＤＱＳ０及び／ＤＱＳ０をメモリ回路１１に対して入出力するための端子である。メモリ回路１１へのデータ書き込みの場合には、データストローブ信号ＤＱＳ０及び／ＤＱＳ０が論理回路１０からメモリ回路１１に送信される。メモリ回路１１からのデータ読出しの場合には、データストローブ信号ＤＱＳ０及び／ＤＱＳ０がメモリ回路１１から論理回路１０に送信される。
【００１５】
信号入出力端子１４−３乃至１４−１０は、論理回路１０のデータ入出力端子である。また信号入出力端子１７−３乃至１７−１０は、メモリ回路１１のデータ入出力端子である。これらデータ入出力端子を介して伝送されるデータは、上記のデータストローブ信号ＤＱＳ０及び／ＤＱＳ０と所定のタイミング関係を有する。
【００１６】
ここで、例えば信号入出力端子１４−３及び１４−４及び信号入出力端子１７−３及び１７−４に着目し、論理回路１０側のこれら２つのデータ入出力端子とメモリ回路１１側のこれら２つのデータ入出力端子との間を接続する２つのデータ信号線を考える。データ読出し時には、これら２つのデータ信号線を個々に独立した信号線として用いて、２つの単相信号を読出しデータＤＱ０及びＤＱ１としてメモリ回路１１から論理回路１０に伝送する。またデータ書き込み時には、これら２つのデータ信号線を一対の信号線として用いて、一対の差動信号ＤＱ０及び／ＤＱ０を書込みデータして、論理回路１０からメモリ回路１１に伝送する。また更に、ＤＱ０及び／ＤＱ０とは異なるタイミングで、一対の差動信号ＤＱ１及び／ＤＱ１を書込みデータとして、論理回路１０からメモリ回路１１に伝送する。このようにして、２ビットの書き込みデータＤＱ０及びＤＱ１を、差動信号として２度に分けて時分割で伝送する。このようにして、データ読出し動作の場合には、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ書込み動作の場合には、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【００１７】
上記のデータ伝送は、データ信号ＤＱ０乃至ＤＱ７の各々について、同様に行なわれる。即ち、信号入出力端子１４−３乃至１４−１０及び信号入出力端子１７−３乃至１７−１０の間を接続する複数のデータ信号線において、これら複数のデータ信号線の数に等しいビット数の読出しデータＤＱ０乃至ＤＱ７を単相信号として一度に伝送する。またこれら複数のデータ信号線の数に等しいビット数の書き込みデータＤＱ０乃至ＤＱ７を、差動信号として２度に分けて時分割で伝送する。一度目の伝送では例えばＤＱ０及び／ＤＱ０、ＤＱ２及び／ＤＱ２、ＤＱ４及び／ＤＱ４、ＤＱ６及び／ＤＱ６を伝送し、二度目の伝送では例えばＤＱ１及び／ＤＱ１、ＤＱ３及び／ＤＱ３、ＤＱ５及び／ＤＱ５、ＤＱ７及び／ＤＱ７を伝送してよい。
【００１８】
図１に示す構成とすれば、論理回路１０とメモリ回路１１との間の信号線の本数、及び論理回路１０及びメモリ回路１１のピン数は、従来の構成と等しい。即ち、信号線の本数やピン数を増大させることなく、データ信号を差動信号として伝送することにより、ノイズ耐性を向上させることができる。またデータ信号をデータストローブ信号と同様の差動信号構成とすることで、データ信号とデータストローブ信号とのタイミング特性とを合わせることができ、タイミング設計が容易になる。また後程説明するように、書き込み時のレイテンシを利用することにより、データ伝送に従来使用されていなかったサイクルを利用して書き込みデータを伝送することができる。
【００１９】
図２は、メモリシステムの論理回路１０及びメモリ回路１１の具体的な構成の一例を示す図である。論理回路１０は、ＰＬＬ＆論理回路２０、クロック出力回路２１、カウンタ２２、出力レジスタ２３、入力レジスタ２４、データ入出力回路２５、データストローブ入出力回路２６、論理回路コア２７、アドレス出力回路２８、及びコマンド出力回路２９を含む。またメモリ回路１１は、クロック生成回路３０、クロック入力回路３１、カウンタ３２、出力レジスタ３３、入力レジスタ３４、データ入出力回路３５、データストローブ入出力回路３６、アドレス入力回路３７、アドレスデコーダ３８、コマンド入力回路３９、コマンドデコーダ４０、データアンプ４１、及びメモリコア４２を含む。
【００２０】
論理回路１０の論理回路コア２７は、論理回路１０の各部の動作を制御することにより、図２に示すメモリシステムにおけるデータ読出し及び書込み動作を制御する。論理回路コア２７が生成するアドレスは、アドレス出力回路２８を介してメモリ回路１１に供給される。また論理回路コア２７が生成するコマンドは、コマンド出力回路２９を介してメモリ回路１１に供給される。更に、論理回路コア２７が生成するデータは、出力レジスタ２３及びデータ入出力回路２５を介してメモリ回路１１に供給される。
【００２１】
メモリ回路１１のコマンド入力回路３９は、論理回路１０から供給されたコマンドを受け取り、受け取ったコマンドをコマンドデコーダ４０に供給する。コマンドデコーダ４０は、コマンドをデコードし、デコード結果に応じたライト信号、リード信号、プリチャージ信号等の種々の制御信号及びタイミング信号を生成する。これらの制御信号及びタイミング信号は、メモリ回路１１の各回路部分に供給される。制御信号及びタイミング信号に従って、メモリ回路１１の各回路部分の動作が実行される。
【００２２】
アドレス入力回路３７は、論理回路１０からアドレスを受け取り、受け取ったアドレスをアドレスデコーダ３８に供給する。アドレスデコーダ３８はアドレスをデコードし、アドレスデコード信号をメモリコア４２に供給する。
【００２３】
メモリコア４２には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。メモリコア４２には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線はメモリセルに接続される。
【００２４】
メモリコア４２においては、アドレスデコーダ３８から供給されるアドレスデコード信号で指定されるワード線及びコラム選択線が活性化される。活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、データアンプ４１、出力レジスタ３３、及びデータ入出力回路３５を介してメモリ回路１１外部に出力される。書き込み動作の場合、メモリ回路１１外部からデータ入出力回路３５、入力レジスタ３４、及びデータアンプ４１を介して供給される書き込みデータが、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
【００２５】
論理回路１０のＰＬＬ＆論理回路２０は、図１のクロック生成回路１２に相当し、ＰＬＬ回路及びその他論理回路を含み、クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳを生成する。クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳとは、互いに所定の位相関係を有するように生成される。ＰＬＬ＆論理回路２０により生成されたクロック信号ＣＬＫは、クロック出力回路２１を介してメモリ回路１１に送信される。クロック信号ＣＬＫは、更にカウンタ２２に供給されてよい。ＰＬＬ＆論理回路２０により生成されたデータストローブ信号ＤＱＳは、データストローブ入出力回路２６を介してメモリ回路１１に供給される。メモリ回路１１のクロック入力回路３１は、論理回路１０から供給されたクロック信号ＣＬＫを受信して、受信したクロック信号ＣＬＫをクロック生成回路３０に供給する。クロック生成回路３０は、受信クロック信号ＣＬＫに基づいて、内部クロック信号及びデータストローブ信号ＤＱＳを生成する。メモリ回路１１の各内部回路は、クロック生成回路３０が生成する内部クロック信号に基づいて動作する。クロック生成回路３０が生成したデータストローブ信号ＤＱＳは、データ読出し動作時に、データストローブ入出力回路３６を介して論理回路１０へと送出される。またクロック生成回路３０が生成したデータストローブ信号ＤＱＳは、データ読出し動作のために、カウンタ３２に供給される。
【００２６】
論理回路１０のカウンタ２２は、ＰＬＬ＆論理回路２０の生成するクロック信号ＣＬＫ又はデータストローブ信号ＤＱＳに基づいて動作し、タイミング信号を生成する。このカウンタ２２の出力するタイミング信号に応じて、データ書込み動作時に、出力レジスタ２３が保持データを出力する。出力レジスタ２３が出力したデータは、データ入出力回路２５を介して書込みデータＤＱとしてメモリ回路１１に供給される。メモリ回路１１のデータ入出力回路３５は、論理回路１０から供給された書込みデータＤＱを受信し、受信データを入力レジスタ３４に供給する。メモリ回路１１のカウンタ３２は、論理回路１０からデータストローブ入出力回路３６を介して受け取ったデータストローブ信号ＤＱＳに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ３４は、カウンタ３２の生成したタイミング信号に応じて、データ入出力回路３５からの受信データをラッチする。入力レジスタ３４がラッチしたデータは、所定のタイミングでデータアンプ４１に供給される。
【００２７】
データ読出し動作時には、メモリコア４２から読み出したデータが、データアンプ４１を介して出力レジスタ３３に供給されラッチされる。メモリ回路１１のカウンタ３２は、クロック生成回路３０が生成したデータストローブ信号ＤＱＳに基づいて動作し、読出しデータを出力するためのタイミング信号を生成する。出力レジスタ３３は、カウンタ３２の生成したタイミング信号に応じて、保持データを出力する。出力レジスタ３３が出力したデータは、データ入出力回路３５を介して読出しデータＤＱとして論理回路１０に供給される。論理回路１０のデータ入出力回路２５は、メモリ回路１１から供給された読出しデータＤＱを受信し、受信データを入力レジスタ２４に供給する。論理回路１０のカウンタ２２は、メモリ回路１１からデータストローブ入出力回路２６を介して受け取ったデータストローブ信号ＤＱＳに基づいて動作し、受信データをラッチするためのタイミング信号を生成する。入力レジスタ２４は、カウンタ２２の生成したタイミング信号に応じて、データ入出力回路２５からの受信データをラッチする。入力レジスタ２４がラッチしたデータは、所定のタイミングで論理回路コア２７に供給される。
【００２８】
データストローブ入出力回路２６とデータストローブ入出力回路３６との間のデータストローブ信号ＤＱＳの伝送は、差動信号による伝送として行なわれる。またデータ入出力回路２５とデータ入出力回路３５との間のデータ信号ＤＱの伝送については、書込み動作時の場合には差動信号による伝送として行なわれ、読出し動作の場合には単相信号による伝送として行なわれる。即ち、読出し動作の場合には、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、書込み動作の場合には、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。
【００２９】
論理回路１０及びメモリ回路１１は、少なくとも２ビットのデータを格納する出力レジスタ２３及び入力レジスタ３４をそれぞれ含む。書込み動作時には、出力レジスタ２３に格納される２ビットのデータを、一対の差動信号による２回の伝送として時分割でデータ入出力回路２５から送信する。一対の差動信号による２回の伝送として時分割でデータ入出力回路３５により受信した２ビットのデータは、入力レジスタ３４に並列に格納される。入力レジスタ３４に並列に格納されたデータは、纏めてデータアンプ４１を介してメモリコア４２に供給される。上記の２ビットの動作が、データ信号ＤＱの各対に対して同様に実行される。即ち、データ信号ＤＱが８ビットであれば、出力レジスタ２３に格納される８ビットのデータを、４対の差動信号による２回の伝送として時分割でデータ入出力回路２５から送信する。４対の差動信号による２回の伝送として時分割でデータ入出力回路３５により受信した８ビットのデータは、入力レジスタ３４に並列に格納される。なおバースト伝送の場合には、後程説明するように、上記の伝送を更に繰り返して実行することになる。
【００３０】
図３は、論理回路１０のデータ信号ＤＱの入出力部分の構成の一例を示す図である。図３において、図２と同一の構成要素は同一の番号で参照する。図３は、２つのデータ入出力端子５０及び５１についてのデータ信号ＤＱｎ及びＤＱｎ＋１の入出力部分を示すものである。例えばデータ信号ＤＱが８ビット幅であれば、図３に示す構成と同様の構成がデータ信号の各対ＤＱ１及びＤＱ２、ＤＱ３及びＤＱ４、ＤＱ５及びＤＱ６、ＤＱ７及びＤＱ８について設けられてよい。カウンタ回路２２−１及びインバータ２２−２乃至２２−４が、図２のカウンタ２２に相当する。レジスタ群２４−１及び２４−２及びスイッチ回路２４−３乃至２４−１０が、図２の入力レジスタ２４に相当する。レジスタ群２３−１及びスイッチ回路２３−２乃至２３−１１が、図２の出力レジスタ２３に相当する。また入力回路２５−１及び２５−２並びに差動信号出力回路２５−３が、図２のデータ入出力回路２５に相当する。図３に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【００３１】
図３に示す各スイッチ回路は、カウンタ回路２２−１からのタイミング信号がアサートされると導通し、カウンタ回路２２−１からのタイミング信号がネゲートされると非導通となる。メモリ回路１１からのデータ読出し時には、カウンタ回路２２−１が、メモリ回路１１から受信したデータストローブ信号ＤＱＳに応じてタイミング信号を生成し、スイッチ回路２４−３乃至２４−６を順次導通状態とする。これによりデータ入出力端子５０から入力回路２５−１を介して入力された４つの単相信号が、レジスタ群２４−１にデータＤＯ０１乃至ＤＯ０４として順次格納される。この例では、バースト長４を想定しており、このバースト長に等しいビット数のデータがレジスタ群２４−１に格納されることになる。同様に、データ入出力端子５１から入力回路２５−２を介して入力された４つの単相信号が、レジスタ群２４−２にデータＤＯ１１乃至ＤＯ１４として順次格納される。
【００３２】
メモリ回路１１へのデータ書込み時には、カウンタ回路２２−１が、論理回路１０が内部で生成したクロック信号ＣＬＫ又はデータストローブ信号に応じてタイミング信号を生成し、スイッチ回路２３−３乃至２３−７を順次導通状態とする。またこのときスイッチ回路２３−２及び２３−３はそれぞれ導通状態及び非導通状態に設定される。これによりレジスタ群２３−１に格納されるデータＤＩ０１乃至ＤＩ０４が、差動信号出力回路２５−３を介して、データ入出力端子５０及び５１から差動信号として順次送出される。この例では、バースト長４を想定しており、このバースト長に等しいビット数のデータが差動信号出力回路２５−３から送出される。次にスイッチ回路２３−２及び２３−３をそれぞれ非導通状態及び導通状態に設定し、スイッチ回路２３−８乃至２３−１１を順次導通状態とする。これによりレジスタ群２３−１に格納されるデータＤＩ１１乃至ＤＩ１４が、差動信号出力回路２５−３を介して、データ入出力端子５０及び５１から差動信号として順次送出される。
【００３３】
図４は、メモリ回路１１のデータ信号ＤＱの入出力部分の構成の一例を示す図である。図４において、図２と同一の構成要素は同一の番号で参照する。図４は、２つのデータ入出力端子５２及び５３についてのデータ信号ＤＱｎ及びＤＱｎ＋１の入出力部分を示すものである。例えばデータ信号ＤＱが８ビット幅であれば、図４に示す構成と同様の構成がデータ信号の各対ＤＱ０及びＤＱ１、ＤＱ２及びＤＱ３、ＤＱ４及びＤＱ５、ＤＱ６及びＤＱ７について設けられてよい。カウンタ回路３２−１及びインバータ３２−２乃至３２−４が、図２のカウンタ３２に相当する。レジスタ群３４−１、データ書込みスイッチ３４−２、及びスイッチ回路３４−３乃至３４−１０が、図２の入力レジスタ３４に相当する。レジスタ群３３−１及びスイッチ回路３３−２乃至３３−９が、図２の出力レジスタ３３に相当する。また入力回路３５−１並びに出力回路３５−２及び３５−３が、図２のデータ入出力回路３５に相当する。図４に示す出力制御信号とは、出力状態を指示する出力イネーブル信号である。また入力制御信号とは、入力状態を指示する入力イネーブル信号である。
【００３４】
図４に示す各スイッチ回路は、カウンタ回路３２−１からのタイミング信号がアサートされると導通し、カウンタ回路３２−１からのタイミング信号がネゲートされると非導通となる。メモリ回路１１からのデータ読出し時には、カウンタ回路３２−１が、メモリ回路１１内部で生成したデータストローブ信号ＤＱＳに応じてタイミング信号を生成する。これにより、スイッチ回路３３−２乃至３３−５を順次導通状態とするとともに、同時にスイッチ回路３３−６乃至３３−９を順次導通状態とする。データアンプ４１から供給された４ビットデータＤＯ０１乃至ＤＯ０４は、レジスタ群３３−１から出力回路３５−２及びデータ入出力端子５２を介してメモリ回路１１外部に送出される。また同時に、データアンプ４１から供給された４ビットデータＤＯ１１乃至ＤＯ１４は、レジスタ群３３−１から出力回路３５−３及びデータ入出力端子５３を介してメモリ回路１１外部に送出される。この例では、バースト長４を想定しており、このバースト長に等しいビット数のデータがデータ入出力端子５２及び５３から送出される。
【００３５】
メモリ回路１１へのデータ書込み時には、カウンタ回路３２−１が、論理回路１０から受信したデータストローブ信号ＤＱＳに応じてタイミング信号を生成し、スイッチ回路３４−３乃至３４−６を順次導通状態とする。これによりデータ入出力端子５２及び５３を介して差動信号として受信され入力回路３５−１により単相信号に変換されたデータが、レジスタ群３４−１にデータＤＩ０１乃至ＤＩ０４として格納される。この例では、バースト長４を想定しており、このバースト長に等しいビット数のデータがレジスタ群３４−１に格納される。次に、カウンタ回路３２−１の生成するタイミング信号に応じて、スイッチ回路３４−７乃至３４−１０を順次導通状態とする。これによりデータ入出力端子５２及び５３を介して差動信号として受信され入力回路３５−１により単相信号に変換されたデータが、レジスタ群３４−１にデータＤＩ１１乃至ＤＩ１４として格納される。
【００３６】
図５は、単相信号の入力回路の構成の一例を示す図である。図５に示す回路が、例えば図３の入力回路２５−１及び２５−２として用いられる。図５に示す入力回路は、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３乃至５５、及びインバータ５６を含む。ＰＭＯＳトランジスタ５１及び５２並びにＮＭＯＳトランジスタ５３乃至５５で差動増幅器を構成する。差動増幅器は、ＮＭＯＳトランジスタ５５のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるＮＭＯＳトランジスタ５３のゲートには、単相の入力データ信号が印加される。差動入力の他端であるＮＭＯＳトランジスタ５４のゲートには、参照電圧ＶＲＥＦが印加される。図５の差動増幅器により、入力データ信号の信号電圧と参照電圧ＶＲＥＦとの大小関係に応じた信号が、インバータ５６から出力される。
【００３７】
図６は、単相信号の出力回路の構成の一例を示す図である。図６に示す回路が、例えば図４の出力回路３５−２及び３５−３として用いられる。図６に示す出力回路は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、インバータ６３及び６４、及びＮＡＮＤ回路６５及び６６を含む。図６の回路は、出力イネーブル信号がアサートされると、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２との接続点である出力端子から、データ信号Ｄａｔａに応じたＨＩＧＨ又はＬＯＷの単相信号を出力する。
【００３８】
図７は、差動信号の入力回路の構成の一例を示す図である。図７に示す回路が、例えば図４の入力回路３５−１として用いられる。図７に示す入力回路は、ＰＭＯＳトランジスタ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５、及びインバータ７６を含む。ＰＭＯＳトランジスタ７１及び７２並びにＮＭＯＳトランジスタ７３乃至７５で差動増幅器を構成する。差動増幅器は、ＮＭＯＳトランジスタ７５のゲートに印加される入力イネーブル信号がアサートされると動作する。差動入力の一端であるＮＭＯＳトランジスタ７３のゲートには、差動データ信号の正相信号Ｄｉｆｆ＿Ｐが印加される。差動入力の他端であるＮＭＯＳトランジスタ７４のゲートには、差動データ信号の逆相信号Ｄｉｆｆ＿Ｎが印加される。図７の差動増幅器により、２つの差動入力信号の大小関係に応じた信号が、インバータ７６から出力される。
【００３９】
図８は、差動信号の出力回路の構成の一例を示す図である。図８に示す回路が、例えば図３の差動信号出力回路２５−３として用いられる。図８に示す出力回路は、ＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２、インバータ８３及び８４、ＮＡＮＤ回路８５及び８６、インバータ８７、ＰＭＯＳトランジスタ９１、ＮＭＯＳトランジスタ９２、インバータ９３及び９４、及びＮＡＮＤ回路９５及び９６を含む。図８の回路は、出力イネーブル信号がアサートされると、ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタ８２との接続点である出力端子から、データ信号Ｄａｔａに応じたＨＩＧＨ又はＬＯＷの正相側信号Ｄｉｆｆ＿Ｐを出力する。またＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２との接続点である出力端子から、データ信号Ｄａｔａに応じたＬＯＷ又はＨＩＧＨの逆相側信号Ｄｉｆｆ＿Ｎを出力する。
【００４０】
図９は、信号終端の構成を示す図である。ＯＤＴ（On Die Termination）機能では、制御信号（図２に示すＯＤＴＣＮＴＬ）により、メモリ回路１１毎に信号終端を制御できる。即ち、制御信号により、メモリ回路１１の抵抗終端のオン及びオフを制御できる。図９に示す構成では、メモリ回路１１側ではスイッチ１０５を介してブリッジ抵抗を形成する。論理回路１０側では、電源電圧高電位側とグランド電位側とに抵抗を介して信号を終端する構成とし、スイッチ１０１乃至１０４で終端のオン及びオフを制御可能とする。
【００４１】
図９の（ａ）は、信号を論理回路１０からメモリ回路１１に伝送する場合（即ち書込みの場合）を示す。この場合、メモリ回路１１では終端オン（スイッチ１０５が導通）となり、２つのデータ入出力端子を抵抗を介して互いに接続する。また論理回路１０では終端オフ（スイッチ１０１乃至１０４が非導通）となり、２つのデータ入出力端子を電源電圧及びグランド電圧から分離する。これにより差動信号の伝送に対する伝送路の終端が行なわれる。
【００４２】
図９の（ｂ）は、信号をメモリ回路１１から論理回路１０に伝送する場合（即ち読出しの場合）を示す。この場合、メモリ回路１１では終端オフ（スイッチ１０５が非導通）となり、２つのデータ入出力端子を互いから分離する。また論理回路１０では終端オン（スイッチ１０１乃至１０４が導通）となり、２つのデータ入出力端子の各々を、抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続する。これにより各信号線の各単相信号の伝送に対して、伝送路の終端が行なわれる。
【００４３】
図１０は、上記説明したメモリ回路１１の読出し動作を示すタイミング図である。（ａ）乃至（ｆ）は、比較のためにデータ信号が常時単相信号である従来のメモリ回路の読出し動作を示す。（ｇ）乃至（ｌ）は、書込み時のデータ信号が差動信号であるメモリ回路１１の読出し動作を示す。
【００４４】
（ａ）はクロック信号ＣＬＫ、（ｂ）はコマンド信号、（ｃ）は差動のデータストローブ信号ＤＱＳ及び／ＤＱＳを示す。また（ｄ）は出力レジスタからのデータ信号ＤＱｎの出力タイミング、（ｅ）は出力レジスタからのデータ信号ＤＱｎ＋１の出力タイミング、（ｆ）は、メモリセルからのデータの読出しタイミングを示す。（ｇ）はクロック信号ＣＬＫ、（ｈ）はコマンド信号、（ｉ）は差動のデータストローブ信号ＤＱＳ及び／ＤＱＳを示す。また（ｊ）は出力レジスタからのデータ信号ＤＱｎの出力タイミング、（ｋ）は出力レジスタからのデータ信号ＤＱｎ＋１の出力タイミング、（ｌ）は、メモリセルからのデータの読出しタイミングを示す。図１０に示されるように、読出し動作の場合には、従来のメモリ回路とメモリ回路１１とでは同様の動作となっている。
【００４５】
図１１は、メモリ回路１１の書込み動作を示すタイミング図である。（ａ）乃至（ｆ）は、データ信号が常時単相信号である従来のメモリ回路の書込み動作を示す。（ｇ）乃至（ｋ）は、書込み時のデータ信号が差動信号であるメモリ回路１１の書込み動作を示す。
【００４６】
（ａ）はクロック信号ＣＬＫ、（ｂ）はコマンド信号、（ｃ）は差動のデータストローブ信号ＤＱＳ及び／ＤＱＳを示す。また（ｄ）は入力レジスタへのデータ信号ＤＱｎの格納タイミング、（ｅ）は入力レジスタへのデータ信号ＤＱｎ＋１の格納タイミング、（ｆ）は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドＷＲＩＴＥから所定のライトレイテンシＷＬ後に印加する書込みデータＤＩ０１乃至ＤＩ０４及びＤＩ１１乃至ＤＩ１４がまず入力レジスタに格納される。入力レジスタへの４ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。
【００４７】
（ｇ）はクロック信号ＣＬＫ、（ｈ）はコマンド信号、（ｉ）は差動のデータストローブ信号ＤＱＳ及び／ＤＱＳを示す。また（ｊ）は入力レジスタへの差動データ信号ＤＱｎ及びＤＱｎ＋１の格納タイミング、（ｋ）は、メモリセルへのデータの書込みタイミングを示す。書込みコマンドＷＲＩＴＥと同時にメモリ回路１１への書き込みデータＤＩ０１乃至ＤＩ１４の印加を開始し、書込みデータＤＩ０１乃至ＤＩ１４がまず入力レジスタに格納される。入力レジスタへの４ビットのバースト書込みが２回終了すると、即ちＤＱに対する４ビットのバースト書込み及びＤＱ＋１に対する４ビットのバースト書込みが終了すると、入力レジスタのデータがメモリセルへと書き込まれる。このように、従来はライトレイテンシＷＬとしてデータ伝送のない空白期間であったサイクルにおいて、メモリ回路１１の場合は書込み差動信号のデータ伝送を実行する。
【００４８】
図１２は、メモリ回路１１の書込み動作及び後続する読出し動作を示すタイミング図である。（ａ）乃至（ｆ）は、従来のメモリ回路の動作を示す。（ｇ）乃至（ｋ）は、メモリ回路１１の動作を示す。図１１に示す書込み動作と同様に書込み動作が実行され、その後、図１０に示す読出し動作と同様に読出し動作が実行される。書込み動作におけるメモリセルへの書込み動作が終了するタイミングは、従来のメモリ回路とメモリ回路１１とで同様である。従って、書込み動作に後続する読出し動作のタイミングも従来のメモリ回路とメモリ回路１１とで同様である。
【００４９】
図１３は、メモリ回路１１の読出し動作及び後続する書込み動作を示すタイミング図である。（ａ）乃至（ｆ）は、従来のメモリ回路の動作を示す。（ｇ）乃至（ｋ）は、メモリ回路１１の動作を示す。従来のメモリ回路の場合は、書込みコマンドＷＲＩＴＥに続くライトレイテンシの間に、先行する読出しコマンドＲＥＡＤに対応する読出しデータをメモリ回路１１から出力して信号線上に伝送させる。メモリ回路１１の場合には、このライトレイテンシの期間に書込みデータを伝送させるので、従来のメモリ回路とは異なるタイミングで動作させる。即ち、読出しデータは読出しコマンドＲＥＡＤから従来と同一のリードレイテンシＲＬの後にメモリ回路１１から出力されるが、そのリードレイテンシＲＬの間に、書込みデータＤＩ０１乃至ＤＩ１４をメモリ回路１１に印加する。これを実現するために、読出しコマンドＲＥＡＤの印加の直後に書込みコマンドＷＲＩＴＥを印加し、この書込みコマンドＷＲＩＴＥと同時に書込みデータの印加を開始する。メモリセルからの読出し動作が終了した後に、入力レジスタに格納されている書込みデータをメモリセルに書き込めばよい。
【００５０】
図１４は、連続して書込み動作を実行する場合の動作を示すタイミング図である。（ａ）乃至（ｆ）は、従来のメモリ回路の動作を示す。（ｇ）乃至（ｋ）は、メモリ回路１１の動作を示す。図１４は、図１１とはライトレイテンシが異なる場合を示してある。図１４から分かるように、２回目の書込みコマンドＷＲＩＴＥに対する書込み動作の終了タイミングは、従来のメモリ回路とメモリ回路１１とで同等となっている。
【００５１】
図１５は、連続して３回の書込み動作を実行する場合の動作を示すタイミング図である。（ａ）乃至（ｆ）は、従来のメモリ回路の動作を示す。（ｇ）乃至（ｋ）は、メモリ回路１１の動作を示す。図１５は、図１４と同一のライトレイテンシの場合を示してある。図１５から分かるように、３回目の書込みコマンドに対応する書込み動作の終了タイミングは、従来のメモリ回路よりもメモリ回路１１の方が若干遅いタイミングとなっている。
【００５２】
以上の実施例は、データストローブ信号を用いる構成の場合を示したが、データストローブ信号を用いない構成の場合でも、データ信号を読出し時には単相として書込み時には差動とする上記の伝送方式を適用できることは明らかである。また上記の読出し動作及び書込み動作のタイミング図はＤＤＲ（Double Data Rate）のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を想定したものであるが、限定的でない単なる一例であり、本願発明は他の任意のメモリ回路に適用することができる。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５４】
なお本願発明は、以下の内容を含むものである。
（付記１）
２つのデータ入出力端子と、
前記２つのデータ入出力端子を介してデータを入力するデータ入力回路と、
前記２つのデータ入出力端子を介してデータを出力するデータ出力回路と
を含み、前記データ入力回路及び前記データ出力回路の一方の回路は、前記２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、前記データ入力回路及び前記データ出力回路の他方の回路は、前記２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送することを特徴とする半導体集積回路。
（付記２）
少なくとも２ビットのデータを格納するレジスタを含み、前記他方の回路は前記レジスタに格納される２ビットのデータを一対の差動信号による２回の伝送として時分割で伝送することを特徴とする付記１記載の半導体集積回路。
（付記３）
前記データ入出力端子を介して伝送されるデータと所定のタイミング関係を有するデータストローブ信号を差動信号として入出力する端子を更に含むことを特徴とする付記１記載の半導体集積回路。
（付記４）
前記半導体集積回路はメモリ回路であり、前記一方の回路は前記データ出力回路であり、前記他方の回路は前記データ入力回路であることを特徴とする付記１乃至３の何れか一項記載の半導体集積回路。
（付記５）
終端オン時には前記２つのデータ入出力端子を抵抗を介して互いに接続し、終端オフ時には前記２つのデータ入出力端子を互いから分離する信号終端回路を更に含むことを特徴とする付記４記載の半導体集積回路。
（付記６）
書き込みコマンド受信と同時に前記２つのデータ入出力端子を介して前記データ入力回路へのデータの入力を開始することを特徴とする付記４又は５記載の半導体集積回路。
（付記７）
前記論理回路はメモリ装置へのデータの読み書きを行なう回路であり、前記一方の回路は前記データ入力回路であり、前記他方の回路は前記データ出力回路であることを特徴とする付記１乃至３の何れか一項記載の半導体集積回路。
（付記８）
終端オン時には前記２つのデータ入出力端子の各々を抵抗を介して電源電圧に接続するとともに抵抗を介してグランド電圧に接続し、終端オフ時には前記２つのデータ入出力端子を前記電源電圧及び前記グランド電圧から分離する信号終端回路を更に含むことを特徴とする付記６記載の半導体集積回路。
（付記９）
書き込みコマンド送信と同時に前記前記メモリ装置への書き込みデータの書き込みを開始することを特徴とする付記７又は８記載の半導体集積回路。
（付記１０）
論理回路と、
２つのデータ信号線を含む複数のデータ信号線と、
前記複数のデータ信号線を介して前記論理回路に接続されるメモリと
を含み、
前記２つのデータ信号線を個々に独立した信号線として用いて２つの単相信号を読出しデータとして前記メモリから前記論理回路に伝送し、前記２つのデータ信号線を一対の信号線として用いて一対の差動信号を書込みデータして前記論理回路から前記メモリに伝送することを特徴とするメモリシステム。
（付記１１）
前記複数のデータ信号線は、前記複数のデータ信号線の数に等しいビット数の読出しデータを単相信号として一度に伝送し、前記複数のデータ信号線の数に等しいビット数の書き込みデータを差動信号として２度に分けて時分割で伝送することを特徴とする付記１０記載のメモリシステム。
【符号の説明】
【００５５】
１０  論理回路
１１  メモリ回路
１２  クロック生成回路
１３  クロック出力バッファ
１４−１〜１４−１２  信号入出力端子
１５  内部クロック生成回路
１６  クロック入力バッファ
１７−１〜１７−１２  信号入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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