(57)【要約】【課題】出力信号が不安定になる可能性があった。【解決手段】第１、第２の電源間に直列接続される第１、第２のトランジスタを備えた出力部と、入力パルス信号に応じて、前記第１のトランジスタがオン状態となるとき、前記第１の電源端子と前記第１のトランジスタの制御端子を導通させオン状態に駆動させる第１の駆動部と、一端が第１のノードとの間に接続されるインダクタと、前記第１のスイッチング素子の少なくともオフ後にオン状態となることで、前記第１のノードと前記第１のトランジスタの制御端子を導通し、前記第１の所定の期間後に前記第１のノードに供給される前記インダクタの逆起電力を、前記第１のトランジスタの制御端子に伝達する第２のスイッチング素子と、を有する出力駆動回路。【選択図】図１
2011109511.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子と出力ノードとの間に接続される第１導電型の第１のトランジスタと、前記出力ノードと第２の電源端子との間に接続される第１導電型の第２のトランジスタとを備え、入力パルス信号に応じて、前記第１、第２のトランジスタが交互にオン状態、オフ状態が切り替わることで前記出力ノードに接続される負荷を駆動するトーテムポール型の出力部と、
前記入力パルス信号に応じて、前記第２のトランジスタがオフ状態となるとき、前記第１の電源端子と前記第１のトランジスタの制御端子を導通させることで前記第１のトランジスタをオン状態に駆動させる第１の駆動部と、
一端が第１のノードとの間に接続されるインダクタと、
前記第１のノードと前記第２の電源端子との間に接続され、前記入力パルス信号の第１の状態から第２の状態への遷移に応じて、第１の所定の期間オン状態となり前記インダクタに電流を流す第１のスイッチング素子と、
前記第１のノードと前記第１のトランジスタの制御端子との間に接続され、前記第１のスイッチング素子の少なくともオフ後にオン状態となることで、前記第１のノードと前記第１のトランジスタの制御端子を導通し、前記第１の所定の期間後に前記第１のスイッチング素子がオフ状態となることによる前記第１のノードに供給される前記インダクタの逆起電力を、前記第１のトランジスタの制御端子に伝達する第２のスイッチング素子と、を有する
出力駆動回路。
【請求項２】
前記第１のスイッチング素子は、前記第１のノードと前記第２の電源端子との間に接続される第３のトランジスタを有し、
前記第３のトランジスタの制御端子を一端に接続し、他端に前記入力パルス信号が入力される容量素子を有し、
前記容量素子が、他端に入力した前記入力パルス信号を微分した信号を一端に出力することにより、前記第１の所定の期間、前記第３のトランジスタをオン状態とする
請求項１に記載の出力駆動回路。
【請求項３】
前記第２のスイッチング素子は、前記第１のノードと前記第１のトランジスタの制御端子との間に接続される第４のトランジスタを有し、
前記出力ノードに出力される信号と、前記入力パルス信号とに応じて演算した結果、前記第４のトランジスタを第２の所定の期間、前記第４のトランジスタをオン状態とするスイッチ制御部と、を有する
請求項１または請求項２に記載の出力駆動回路。
【請求項４】
前記第２の所定の期間は、前記入力パルス信号が第２の状態であり、且つ、前記出力ノードに出力される信号の論理レベルの極性が反転するまでの期間である
請求項３に記載の出力駆動回路。
【請求項５】
前記第１の駆動部は、第５〜第８のトランジスタを有し、
前記第５、第６のトランジスタがカレントミラー接続され、
前記第１、第２の電源端子との間に前記５のトランジスタと直列接続された前記第７のトランジスタは、前記５のトランジスタとの共通ノードが前記第１のトランジスタの制御端子に接続され、前記入力パルス信号に応じて前記第２のトランジスタがオン状態となった場合、オフ状態となり、
前記第１、第２の電源端子との間に前記６のトランジスタと直列接続された前記第８のトランジスタは、前記入力パルス信号に応じて前記第２のトランジスタがオン状態となった場合、オン状態となり前記６のトランジスタに電流を流すことで前記第５のトランジスタをオン状態とし、前記第１の電源端子と前記第１のトランジスタの制御端子を導通させる
請求項１〜請求項４のいずれか１項に記載の出力駆動回路。
【請求項６】
前記インダクタの他端が、前記第１の電源端子に接続される
請求項１〜請求項５のいずれか１項に記載の出力駆動回路。
【請求項７】
前記インダクタの他端が、前記第１の電源端子の供給電圧と異なる電圧を供給する第３の電源端子に接続される
請求項１〜請求項５のいずれか１項に記載の出力駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力駆動回路に関する。
【背景技術】
【０００２】
図４に特許文献１の半導体集積回路の出力駆動回路１を示す。図４に示すように、出力駆動回路１は、出力部１０と、ブートストラップ部４０と、駆動部６０とを有する。また、出力段電源端子ＶＤＤ１と、駆動回路電源端子ＶＤＤ２と、接地端子ＧＮＤと、出力端子Ｖｏｕｔとを有する。なお、便宜上、符号「ＶＤＤ１」「ＶＤＤ２」「ＧＮＤ」は、それぞれ端子名を示すと同時に、その端子の供給する電位を示すものとする。また、符号「Ｖｏｕｔ」も出力端子名を示すと同時に、その出力端子からの出力信号の電圧を示すものとする。
【０００３】
出力部１０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を有する。出力部１０は、ハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１、ロウサイドトランジスタであるＮＭＯＳトランジスタＭＮ２によって構成されるトーテムポール型の出力回路である。トーテムポール型の出力回路は、ハイサイドトランジスタ（ＭＮ１）とロウサイドトランジスタ（ＭＮ２）が排他的にオン状態、オフ状態となるスイッチング動作を行う。このような動作により、出力部１０は、駆動部６０からの微弱なロジック信号を増幅して、出力し負荷５０を駆動する。
【０００４】
ＮＭＯＳトランジスタＭＮ１は、ドレインが出力段電源端子ＶＤＤ１、ソースが出力端子Ｖｏｕｔ、ゲートがノードＮ１に接続される。このノードＮ１には、後述するハイサイド駆動回路２０からのゲート制御信号が出力されている。ＮＭＯＳトランジスタＭＮ２は、ドレインが出力端子Ｖｏｕｔ、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ２に接続される。このノードＮ２には、後述するロウサイド駆動回路３０からのゲート制御信号が出力されている。
【０００５】
駆動部６０は、ハイサイドトランジスタ駆動回路２０と、ロウサイドトランジスタ駆動回路３０とを有する。ハイサイドトランジスタ駆動回路２０と、ロウサイドトランジスタ駆動回路３０は、入力される入力パルス信号に応じて、それぞれゲート制御信号をノードＮ１、Ｎ２に出力し、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を排他的にオンまたはオフ状態にする。また、ハイサイドトランジスタ駆動回路２０は、ノードＮ３に接続されている。ハイサイドトランジスタ駆動回路２０は、ＮＭＯＳトランジスタＭＮ１を駆動するゲート制御信号の駆動電流を、このノードＮ３から供給される電圧及び電流により生成する。
【０００６】
ブートストラップ部４０は、ダイオードＤ１と、コンデンサＣ１とを有する。ダイオードＤ１は、アノードが駆動回路電源端子ＶＤＤ２、カソードがノードＮ３に接続されている。コンデンサＣ１は、一端がノードＮ３、他端が出力端子Ｖｏｕｔに接続されている。ブートストラップ部４０により、ＮＭＯＳトランジスタＭＮ１がオン時に、ハイサイド駆動回路２０を駆動する。
【０００７】
出力駆動回路１の動作を以下に示す。図５に、出力駆動回路１の動作の波形図を示す。図５に示した動作波形は、出力電圧Ｖｏｕｔ及びノードＮ１の電位（ＮＭＯＳトランジスタＭＮ１のゲート電位）である。なお、出力段電源電圧ＶＤＤ１と駆動回路電源電圧ＶＤＤ２とが同じかほとんど差がない場合を想定しており、例えば１０Ｖ程度であるとする。
【０００８】
まず、時刻０から時刻ｔｏｎ＿ｓまでの期間（期間Ｔｏｆｆ）では、ハイサイドトランジスタ駆動回路２０によりＮＭＯＳトランジスタＭＮ１がオフ状態、ロウサイドトランジスタ駆動回路３０によりＮＭＯＳトランジスタＭＮ２がオン状態となる。このため、出力端子Ｖｏｕｔと接地電圧端子ＧＮＤが短絡状態となる。そして、ＮＭＯＳトランジスタＭＮ２のオン抵抗が非常に小さい場合、出力電圧Ｖｏｕｔはほぼ接地電圧ＧＮＤとなる。また、ＮＭＯＳトランジスタＭＮ１のゲート電位であるノードＮ１の電位も、ハイサイド駆動回路２０の動作により接地電圧ＧＮＤとなる。
【０００９】
ここで、出力端子Ｖｏｕｔの電位が接地電圧ＧＮＤとなることから、コンデンサＣ１にダイオードＤ１を経て電流が流れ、コンデンサＣ１が充電される。コンデンサＣ１の充電電圧は、ノードＮ３の電位と接地電圧ＧＮＤの差電位である。ノードＮ３の電位は、駆動回路電源電圧ＶＤＤ２からダイオードＤ１の順方向電圧降下Ｖｆを引いた電圧値（ＶＤＤ２−Ｖｆ）である。
【００１０】
次に、時刻ｔｏｎ＿ｓから時刻ｔｏｎ＿ｐまでの期間（期間Ｔｒｉｓｅ）では、ハイサイドトランジスタ駆動回路２０によりＮＭＯＳトランジスタＭＮ１がオン、及びロウサイドトランジスタ駆動回路３０によりＮＭＯＳトランジスタＭＮ２がオフする。ハイサイドトランジスタ駆動回路２０は、出力するゲート制御信号をノードＮ３から供給される電圧及び電流により生成しているため、駆動回路電源電圧ＶＤＤ２からダイオードＤ１の順方向電圧降下Ｖｆを引いた電圧値（ＶＤＤ２−Ｖｆ）がノードＮ１に対して印加される。更に、ノードＮ１の電位が上昇し、ＮＭＯＳトランジスタＭＮ１がオン状態となると、出力電圧Ｖｏｕｔの電位が上昇する。そして、出力電圧Ｖｏｕｔの電位が上昇すると、期間Ｔｏｆｆで、コンデンサＣ１に充電された電荷がノードＮ３を経由し、ハイサイド駆動回路２０から出力され、ＮＭＯＳトランジスタＭＮ１のゲート容量(不図示)を充電する。このような動作により、時刻ｔｏｎ＿ｐに、ＮＭＯＳトランジスタＭＮ１がオン状態となる。
【００１１】
このように、出力駆動回路１は、出力段電源電圧ＶＤＤ１と駆動回路電源電圧ＶＤＤ２とが同程度の場合であっても、コンデンサＣ１の充電電荷により、ハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１をオン状態にする駆動電圧を確保している。但し、この場合、出力電圧Ｖｏｕｔは、ノードＮ１の電位よりもＮＭＯＳトランジスタＭＮ１のゲート−ソース間電圧ＶＧＳ分だけ低下した電圧となる。このため、出力端子Ｖｏｕｔの電位Ｖｏｕｔは、駆動回路電源電圧ＶＤＤ２からダイオードＤ１の順方向電圧降下Ｖｆ及びＮＭＯＳトランジスタＭＮ１がオン状態となるために必要なゲート−ソース間電圧ＶＧＳ分だけ低下した電圧（ＶＤＤ２−Ｖｆ−ＶＧＳ）となる。
【００１２】
時刻ｔｏｎ＿ｐ以降（期間Ｔｏｎ）では、出力電圧Ｖｏｕｔ及びノードＮ１の電位は、ハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１がオン状態である期間、上述した電圧値で保持される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−５７５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ここで、出力駆動回路１では、ＮＭＯＳトランジスタＭＮ１のオフ状態の期間でコンデンサＣ１に充電する充電電圧も駆動回路電源電圧ＶＤＤ２からダイオードＤ１の電圧降下分低下している。更に、出力駆動回路１では、ＮＭＯＳトランジスタＭＮ１をオン状態にするノードＮ１の電位、つまりＮＭＯＳトランジスタＭＮ１のゲート電位が、ダイオードＤ１の電圧降下のため、駆動回路電源電圧ＶＤＤ２まで上がりにくい。よって、ＮＭＯＳトランジスタＭＮ１のオン動作の駆動が十分でなく、オン状態への起動動作や起動速度が損なわれてしまう。そして、ＮＭＯＳトランジスタＭＮ１のオン動作が十分でないと、更に出力電圧Ｖｏｕｔが出力段電源電圧ＶＤＤ１から低下してしまい、出力電圧Ｖｏｕｔが不安定になる問題があった。
【課題を解決するための手段】
【００１５】
本発明は、第１の電源端子と出力ノードとの間に接続される第１導電型の第１のトランジスタと、前記出力ノードと第２の電源端子との間に接続される第１導電型の第２のトランジスタとを備え、入力パルス信号に応じて、前記第１、第２のトランジスタが交互にオン状態、オフ状態が切り替わることで前記出力ノードに接続される負荷を駆動するトーテムポール型の出力部と、前記入力パルス信号に応じて、前記第２のトランジスタがオフ状態となるとき、前記第１の電源端子と前記第１のトランジスタの制御端子を導通させることで前記第１のトランジスタをオン状態に駆動させる第１の駆動部と、一端が第１のノードとの間に接続されるインダクタと、前記第１のノードと前記第２の電源端子との間に接続され、前記入力パルス信号の第１の状態から第２の状態への遷移に応じて、第１の所定の期間オン状態となり前記インダクタに電流を流す第１のスイッチング素子と、前記第１のノードと前記第１のトランジスタの制御端子との間に接続され、前記第１のスイッチング素子の少なくともオフ後にオン状態となることで、前記第１のノードと前記第１のトランジスタの制御端子を導通し、前記第１の所定の期間後に前記第１のスイッチング素子がオフ状態となることによる前記第１のノードに供給される前記インダクタの逆起電力を、前記第１のトランジスタの制御端子に伝達する第２のスイッチング素子と、を有する
出力駆動回路である。
【００１６】
本発明にかかる出力駆動回路は、第２のトランジスタがオフ状態となるとき、第１の電源端子と第１のトランジスタの制御端子が導通することで、第１のトランジスタの制御端子に第１の電源端子の供給電圧が印加され、更にインダクタの逆起電力が第１のトランジスタの制御端子に加勢される。このことで、第１のトランジスタのオン状態となる場合の第１のトランジスタの制御端子に第１の電源端子の供給電圧を印加することができ、更に第１のトランジスタのオン状態への起動動作や起動速度を上げることができる。
【発明の効果】
【００１７】
本発明にかかる出力駆動回路は、出力電圧を安定化させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる出力駆動回路の構成の一例である。
【図２】実施の形態１にかかる出力駆動回路の動作波形である。
【図３】実施の形態２にかかる出力駆動回路の構成の一例である。
【図４】従来技術の出力駆動回路の構成である。
【図５】従来技術の出力駆動回路の動作波形である。
【発明を実施するための形態】
【００１９】
発明の実施の形態１
【００２０】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる出力駆動回路１００の構成の一例を示す。図１に示すように、出力駆動回路１００は、出力部１１０と、ハイサイド駆動部１２０と、ロウサイド駆動部１３０と、スイッチ回路部１４０と、スイッチ制御部１５０と、インダクタＬ１６０とを有する。更に、電源端子ＶＤＤと、接地端子ＧＮＤと、出力端子Ｖｏｕｔとを有する。
【００２１】
電源端子ＶＤＤは、出力部１１０のトランジスタを駆動する出力段電源電圧ＶＤＤを供給する。但し、本実施の形態１では、この電源端子ＶＤＤの供給電圧を出力部１１０以外の構成回路を駆動する駆動回路電源電圧としても使用する。なお、便宜上、符号「ＶＤＤ」「ＧＮＤ」は、それぞれ電源端子、接地端子を示すと同時に、その端子が供給する電源電圧、接地電圧を示すものとする。
【００２２】
出力部１１０は、トーテムポール型の出力回路である。出力部１１０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を有する。ＮＭＯＳトランジスタＭＮ１は、ドレインが出力段電源端子ＶＤＤ、ソースが出力端子Ｖｏｕｔ、ゲートがノードＮ１０１に接続されている。ＮＭＯＳトランジスタＭＮ２は、ドレインが出力端子Ｖｏｕｔ、ソースが接地端子ＧＮＤ、ゲートがノードＮ１０２に接続されている。
【００２３】
ＮＭＯＳトランジスタＭＮ１はハイサイドトランジスタ、ＮＭＯＳトランジスタＭＮ２はロウサイドトランジスタである。出力部１１０では、ハイサイドトランジスタ（ＭＮ１）とロウサイドトランジスタ（ＭＮ２）が排他的にオン状態、オフ状態となるスイッチング動作を行う。このような動作により、出力部１１０は、出力端子Ｖｏｕｔからの出力信号により負荷１７０を駆動する。
【００２４】
出力端子Ｖｏｕｔには負荷１７０が接続され、出力端子Ｖｏｕｔからの出力信号により駆動される。なお、符号「Ｖｏｕｔ」は、出力端子を示すと同時に、その端子から出力される出力信号の電圧を示すものとする。
【００２５】
ロウサイド駆動部１３０は、インバータ回路ＩＶ１３１を有する。インバータ回路ＩＶ１３１は、入力端子がノードＮ１０３、出力端子がノードＮ１０２に接続される。ノードＮ１０３には入力パルス信号が印加されるため、インバータ回路ＩＶ１３１は、入力パルス信号の反転信号をノードＮ１０２へ出力する。なお、入力パルス信号のハイレベル時の電位を例えば１０Ｖ、ロウレベル時の電位を０Ｖ（ＧＮＤ）とする。
【００２６】
ハイサイド駆動部１２０は、ＰＭＯＳトランジスタＭＰ１２１、ＭＰ１２２と、ＮＭＯＳトランジスタＭＮ１２１、ＭＮ１２２と、定電流源ＣＣ１２１を有する。ＰＭＯＳトランジスタＭＰ１２１は、ソースが電源電圧ＶＤＤ、ドレインとゲートがノードＮ１２１に接続される。ＰＭＯＳトランジスタＭＰ１２２は、ソースが電源電圧ＶＤＤ、ドレインがノードＮ１０１、ゲートがノードＮ１２１に接続される。ＰＭＯＳトランジスタＭＰ１２１とＭＰ１２２は、ＰＭＯＳトランジスタＭＰ１２１を入力トランジスタとするカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰ１２２に流れる電流は、このカレントミラー回路のカレントミラー比に応じて決定される。
【００２７】
ＮＭＯＳトランジスタＭＮ１２１は、ドレインがノードＮ１２１、ソースがノードＮ１２２、ゲートがノードＮ１０３に接続される。ＮＭＯＳトランジスタＭＮ１２２は、ドレインがノードＮ１０１、ソースが接地端子ＧＮＤ、ゲートがノードＮ１０２に接続される。定電流源ＣＣ１２１は、ノードＮ１２３と接地端子ＧＮＤとの間に接続される。
【００２８】
ここで、ノードＮ１０３に入力パルス信号が印加され、ノードＮ１０２には入力パルス信号の反転信号が印加される。入力パルス信号がロウレベルの場合、ＮＭＯＳトランジスタＭＮ１２１がオフ、ＮＭＯＳトランジスタＭＮ１２２がオンとなる。このため、ＰＭＯＳトランジスタＭＰ１２１に電流が流れず、ＰＭＯＳトランジスタＭＰ１２１のカレントミラー先のＰＭＯＳトランジスタＭＰ１２１もオフ状態となる。一方、ＮＭＯＳトランジスタＭＮ１２２がオンとなるため、ノードＮ１０１と接地端子ＧＮＤが導通し、ノードＮ１０１の電位が接地電圧ＧＮＤ（ロウレベル）となる。
【００２９】
逆に、入力パルス信号がハイレベルの場合、ＮＭＯＳトランジスタＭＮ１２１がオン、ＮＭＯＳトランジスタＭＮ１２２がオフとなる。このため、ＰＭＯＳトランジスタＭＰ１２１に電流が流れ、ＰＭＯＳトランジスタＭＰ１２１のカレントミラー先のＰＭＯＳトランジスタＭＰ１２１もオン状態となる。一方、ＮＭＯＳトランジスタＭＮ１２２がオフであるため、電源端子ＶＤＤとノードＮ１０１とが導通し、ノードＮ１０１の電位が電源電圧ＶＤＤ（ハイレベル）となる。
【００３０】
スイッチ回路部１４０は、スイッチング素子ＳＷ１４１、ＳＷ１４２と、キャパシタＣ１４１とを有する。スイッチング素子ＳＷ１４１は、ＮＭＯＳトランジスタＭＮ１４１を有する。ＮＭＯＳトランジスタＭＮ１４１は、ドレインがノードＮ１４１、ソースが接地端子ＧＮＤ、ゲートがノードＮ１４４に接続される。キャパシタＣ１４１は、一方の端子がノードＮ１０３、他方の端子がノードＮ１４４に接続される。キャパシタＣ１４１の一方の端子には入力パルス信号が印加される。このため、入力パルス信号がハイレベルに立ち上がると、キャパシタＣ１４１の他方の端子側電極にもハイレベルの電位があらわれる。このハイレベルの電位は、キャパシタＣ１４１の容量とＮＭＯＳトランジスタＭＮ１４１のゲート容量との合成容量に応じた時定数で決定される所定の期間で降下する。つまり、入力パルス信号を微分した信号がノードＮ１４４に印加され、ＮＭＯＳトランジスタＭＮ１４１のゲートに入力される。ＮＭＯＳトランジスタＭＮ１４１は、この入力パルス信号に応じて所定の期間発生するハイレベルの信号によりノードＮ１４１と、接地端子ＧＮＤとを電気的に接続するスイッチング素子として機能する。
【００３１】
スイッチング素子ＳＷ１４２は、ＰＭＯＳトランジスタＭＰ１４１を有する。ＰＭＯＳトランジスタＭＰ１４１は、ソースがノードＮ１４１、ドレインがノードＮ１４２、ゲートがノードＮ１４３に接続される。このため、ＰＭＯＳトランジスタＭＰ１４１は、後述するＮＡＮＤ回路ＮＡＮＤ１５１がノードＮ１４３に出力する信号に応じて、所定の期間ノードＮ１４１とＮ１４２とを電気的に接続するスイッチング素子として機能する。
【００３２】
ダイオードＤ１４１は、アノードがノードＮ１４２、カソードがノードＮ１０１に接続される。キャパシタＣ１４１は、一方の端子がノードＮ１４４、他方の端子がノードＮ１０３に接続される。
【００３３】
スイッチ制御部１５０は、ＮＡＮＤ回路ＮＡＮＤ１５１と、インバータ回路ＩＶ１５１とを有する。インバータ回路ＩＶ１５１は、入力端子が出力端子Ｖｏｕｔ、出力端子がノードＮ１５１に接続される。ＮＡＮＤ回路ＮＡＮＤ１５１は、一方の入力端子がノードＮ１５１、他方の入力端子がノードＮ１０３、出力端子がノードＮ１４３に接続される。ＮＡＮＤ回路ＮＡＮＤ１５１は、ノードＮ１５１、ノードＮ１０３に印加される信号を否定論理積演算し、その演算結果をノードＮ１４３に出力する。
【００３４】
インダクタＬ１６０は、一方の端子が電源端子ＶＤＤ、他方の端子がノードＮ１４１に接続される。
【００３５】
図２に上記出力駆動回路１００の動作波形を示す。図２に示した動作波形は、出力電圧Ｖｏｕｔ及びノードＮ１０１の電位（ＮＭＯＳトランジスタＭＮ１のゲート電位）である。ここで、電源電圧ＶＤＤの電位は１０Ｖであるとする。
【００３６】
まず、時刻０から時刻ｔｏｎ＿ｓまでの期間（期間Ｔｏｆｆ）Ｔｏｆｆでは、ロウレベルの入力パルス信号がノードＮ１０３に印加されている。このとき、スイッチ回路１４０のＮＭＯＳトランジスタＭＮ１４１はオフ状態である。また、インバータ回路ＩＶ１３１は、ハイレベルの信号をノードＮ１０２に出力し、ＮＭＯＳトランジスタＭＮ２は、オン状態となっている。
【００３７】
一方、ノードＮ１０２にハイレベルの信号が印加されているため、ハイサイド駆動部１２０のＮＭＯＳトランジスタＭＮ１２２がオン状態となる。このため、ノードＮ１０１と接地端子ＧＮＤが電気的に接続され、ＮＭＯＳトランジスタＭＮ１のゲートに接地電圧ＧＮＤ（ロウレベル）が印加される。よって、ＮＭＯＳトランジスタＭＮ１がオフ状態、ＮＭＯＳトランジスタＭＮ２がオン状態となり、ＮＭＯＳトランジスタＭＮ２のオン抵抗が非常に小さいときには出力端子Ｖｏｕｔの電位は接地電圧ＧＮＤ（ロウレベル）となる。
【００３８】
出力端子Ｖｏｕｔの電位はロウレベルとなっていることから、インバータ回路ＩＶ１５１がハイレベルの信号をノードＮ１５１に出力する。ノードＮ１０３にロウレベル、Ｎ１５１にハイレベルが印加されているため、ＮＡＮＤ回路ＮＡＮＤ１５１は演算結果としてハイレベルの信号を出力する。このため、スイッチ回路部１４０のＰＭＯＳトランジスタＭＰ１４１もオフ状態となる。このように、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１が共にオフ状態となっているため、インダクタＬ１６０に電流は流れない。
【００３９】
次に、時刻ｔｏｎ＿ｓから時刻ｔｏｎ＿ｐまでの期間（期間Ｔｒｉｓｅ）では、ハイレベル（例えば１０Ｖ程度）の入力パルス信号がノードＮ１０３に印加される。キャパシタＣ１４１の他方の端子（ノードＮ１０３）の電位がハイレベルに立ち上がるため、キャパシタＣ１４１の一方の端子（ノードＮ１４４）の電位もハイレベルに立ち上がる。但し、このノードＮ１４４の電位レベルがハイレベルとなる期間は、前述したようにキャパシタＣ１４１の容量とＮＭＯＳトランジスタＭＮ１４１のゲート容量との合成容量に応じた時定数で決定され、非常に短い期間となる（合成容量が小さい場合）。
【００４０】
ＮＭＯＳトランジスタＭＮ１４１は、ノードＮ１４４の電位レベルがハイレベルとなる期間、オン状態となり、ノードＮ１４１と接地端子ＧＮＤが導通する。よって、このＮＭＯＳトランジスタＭＮ１４１がオン状態となる短期間、インダクタＬ１６０に電流が流れ、電源端子ＶＤＤからインダクタＬ１６０にエネルギーが蓄積される。この期間が過ぎると、ＮＭＯＳトランジスタＭＮ１４１は再びオフ状態となる。そして、ＮＭＯＳトランジスタＭＮ１４１がオフ状態となると、インダクタＬ１６０に電流が流れなくなり、インダクタＬ１６０により蓄積されたエネルギーによる逆起電力によりノードＮ１４１の電位が上昇し、電源電圧ＶＤＤより高い電圧となる。
【００４１】
一方、ノードＮ１０３の電位がハイレベルとなることから、ＮＡＮＤ回路ＮＡＮＤ１５１は演算結果としてロウレベルの信号を出力する。このため、ＰＭＯＳトランジスタＭＰ１４１がオン状態となり、ノードＮ１４１とＮ１４２が導通する。そして、上述したようにインダクタＬ１６０の逆起電力により上昇した電位がノードＮ１４２に伝達され、ダイオードＤ１４１がオン状態となる。そして、インダクタＬ１６０による逆起電力により生じた電荷がダイオードＤ１４１を経由して、ＮＭＯＳトランジスタＭＮ１のゲート容量を充電する。
【００４２】
更にもう一方で、ノードＮ１０３の電位がハイレベルとなることから、ＮＭＯＳトランジスタＭＮ１２１がオン状態となり、またインバータ回路ＩＶ１３１がロウレベルの信号をノードＮ１０２に出力し、ＮＭＯＳトランジスタＭＮ２とＭＮ１２２をオフ状態となる。ＮＭＯＳトランジスタＭＮ１２１がオン状態となっているため、定電流源ＣＣ１２１の電流供給能力に応じたドレイン電流がＮＭＯＳトランジスタＭＮ１２１に流れる。そして、ＮＭＯＳトランジスタＭＮ１２１と直列接続されているＰＭＯＳトランジスタＭＰ１２１にも同様の電流が流れ、カレントミラー先のＰＭＯＳトランジスタＭＰ１２２がオン状態となる。また、このとき上述のようにＮＭＯＳトランジスタＭＮ１２２がオフ状態となっているため、ノードＮ１０１にＰＭＯＳトランジスタＭＰ１２２のドレイン電流が供給され、ＮＭＯＳトランジスタＭＮ１のゲート容量を充電する。
【００４３】
このように、ハイサイド駆動部１２０からの電圧電流供給と、ＰＭＯＳトランジスタＭＰ１４１、ダイオードＤ１４１を経由したインダクタＬ１６０の逆起電力により生じた電荷、及び、電源電圧ＶＤＤよりも高い電圧の供給とが重畳され、ＮＭＯＳトランジスタＭＮ１のゲート容量が急速に充電される。この２系統からのゲートへの電圧電流注入により、ＮＭＯＳトランジスタＭＮ１のオン動作が加勢され、従来の出力駆動回路１よりも短時間でＮＭＯＳトランジスタＭＮ１がオン状態となる。なお、インダクタＬ１６０により蓄積されたエネルギーによる逆起電力で電源電圧ＶＤＤよりも高い電圧がダイオードＤ１４１を経由して、ノードＮ１０１に伝達されるため、ＮＭＯＳトランジスタＭＮ１のゲート電圧（ノードＮ１０１の電圧）は、図２に示すように、時刻ｔｏｎ＿ｐにおいて、電源電圧ＶＤＤよりも高電位となる。
【００４４】
更に、時刻ｔｏｎ＿ｐ以降では、上述したようにＮＭＯＳトランジスタＭＮ１がオン状態となり、出力電圧Ｖｏｕｔが上昇し、ハイレベルとなる。このため、インバータ回路ＩＶ１５１の出力がロウレベルを出力し、ノードＮ１５１がロウレベルとなる。ノードＮ１０３がハイレベル、ノードＮ１５１がロウレベルとなるため、ＮＡＮＤ回路ＮＡＮＤ１５１は演算結果としてハイレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ１４１がオフ状態となり、ノードＮ１４１とＮ１４２が電気的に遮断される。そして、ダイオードＤ１４１を経由したインダクタＬ１６０の逆起電力により生じた電荷の供給、及び、電源電圧ＶＤＤよりも高い電圧の供給も途絶えることになる。
【００４５】
ＮＭＯＳトランジスタＭＮ１のゲート容量への充電完了時では、ＰＭＯＳトランジスタＭＰ１２２がオン状態となっているため、電源端子ＶＤＤとノードＮ１０１が導通している。よって、ＰＭＯＳトランジスタＭＰ１２２のオン抵抗とドレイン電流の積で決定される電圧降下分、電源電圧ＶＤＤから低下した電圧がノードＮ１０１に印加される。但し、ＰＭＯＳトランジスタＭＰ１２２のドレイン電流は、ＮＭＯＳトランジスタＭＮ１のゲート容量の充電が完了している場合、殆ど流れなくなるため、上記電圧降下は無視できる程度に小さいものとなる。つまり、ハイサイド駆動部１２０からノードＮ１０１に出力される電圧は、ほぼ電源電圧ＶＤＤとすることができる。
【００４６】
その後の期間Ｔｏｎでは、ハイサイド駆動部１２０から供給される電源電圧ＶＤＤによりＮＭＯＳトランジスタＭＮ１のオン状態が保持される。そして、ＮＭＯＳトランジスタＭＮ１がオン状態となるために必要なゲート−ソース間電圧ＶＧＳ分だけ低下した電圧（ＶＤＤ−ＶＧＳ）が出力端子Ｖｏｕｔに供給される。つまり、ＮＭＯＳトランジスタＭＮ１がオン状態の期間、出力電圧Ｖｏｕｔが、（ＶＤＤ−ＶＧＳ）で保持される。以上が、本実施の形態１の出力駆動回路１００の動作の説明である。
【００４７】
ここで、従来の出力駆動回路１では、ＮＭＯＳトランジスタＭＮ１をオン状態にするノードＮ１の電位、つまりＮＭＯＳトランジスタＭＮ１のゲート電位が、ダイオードＤ１の電圧降下のため、駆動回路電源電圧ＶＤＤ２まで上がりにくかった。よって、ＮＭＯＳトランジスタＭＮ１のオン動作の駆動が十分でなく、オン状態への起動動作や起動速度が損なわれてしまっていた。更に、ＮＭＯＳトランジスタＭＮ１のオン動作が十分でないと、出力電圧Ｖｏｕｔが出力段電源電圧ＶＤＤ１から低下してしまい、この出力電圧Ｖｏｕｔの低下によりＮＭＯＳトランジスタＭＮ１のゲート電位が更に低下するという悪循環が起こり、結果として出力電圧Ｖｏｕｔが不安定になる問題があった。
【００４８】
更に出力駆動回路１は、以下のような問題も有していた。出力駆動回路１は、図５の期間Ｔｏｆｆにおいて、駆動回路電源電圧ＶＤＤ２でコンデンサＣ１を充電している。そして、期間Ｔｒｉｓｅにおいて、コンデンサＣ１の放電電流をＮＭＯＳトランジスタＭＮ１のゲート容量に注入している。しかし、コンデンサＣ１の充電期間（期間Ｔｏｆｆ）が短く充電電荷量が不足した場合、オン時のＮＭＯＳトランジスタＭＮ１のゲート容量をコンデンサＣ１の放電電流で駆動させることができなくなる。この場合においても、出力駆動回路１の出力電圧Ｖｏｕｔが不安定になる問題が生じる。この問題を回避する場合、コンデンサＣ１を大容量にすることが考えられる。しかし、この場合、予め集積回路の駆動回路電源ＶＤＤ１の電源供給能力を上げなければならず、回路規模が増大する。更に、出力部１０のスイッチング動作のたびに、大容量としたコンデンサＣ１へ充放電が繰り返し行われるため、駆動回路電源ＶＤＤ１の供給電圧が変動し、出力駆動回路１の動作が不安定になるという欠点もあった。
【００４９】
しかし、本実施の形態１の出力駆動回路１００は、上述したように、ハイサイド駆動部１２０からの充電電流に加え、インダクタＬ１６０の逆起電力により生じた電源電圧ＶＤＤよりも高い印加電圧及び電荷がゲート容量に供給され、ハイサイドトランジスタのＮＭＯＳトランジスタＭＮ１のオン動作を加勢する。このため、ＮＭＯＳトランジスタＭＮ１のオフ状態からオン状態への起動動作を速めることが可能である。また、ＮＭＯＳトランジスタＭＮ１のオン状態を保持している期間（図２の期間Ｔｏｎ）では、ＰＭＯＳトランジスタＭＰ１２２がオン状態となるため、ＮＭＯＳトランジスタＭＮ１のゲートに実質的に電源電圧ＶＤＤと同じ電圧を印加することができる。このため、ＮＭＯＳトランジスタＭＮ１がオン状態となるために必要なゲート−ソース間電圧ＶＧＳ分だけ電源電圧ＶＤＤから低下した電圧（ＶＤＤ−ＶＧＳ）を、出力電圧Ｖｏｕｔとして安定的に出力することができる。
【００５０】
更に、インダクタＬ１６０の逆起電力の生成は、期間Ｔｏｆｆの長さに無関係であり、例え期間Ｔｏｆｆが短い場合であっても、ＮＭＯＳトランジスタＭＮ１のゲートに供給されるインダクタＬ１６０の逆起電力による電荷、及び、電源電圧に影響はない。このため、当該出力駆動回路が組み込まれる集積回路の電源の電圧供給能力を上げる必要もなく、回路規模が増大する問題も生じない。更に、大容量としたコンデンサへの充放電も発生することがないため、従来の出力駆動回路１が有していた駆動回路電源ＶＤＤ１の供給電圧が変動し、出力駆動回路１の動作が不安定になるという問題も発生することがない。このように、従来の出力段回路１が持っていた、相反課題をも同時に解決することができる。
【００５１】
なお、上述の動作によりインダクタＬ１６０が供給するＮＭＯＳトランジスタＭＮ１を高速にオンさせるのに十分な充電電荷量は、ＮＭＯＳトランジスタＭＮ１４１のスイッチング時間とインダクタＬ１６０のインダクタンス値の積に応じたインダクタＬ１６０の蓄積電力で決まる。このことは、ハイサイド駆動部１２０がＮＭＯＳトランジスタＭＮ１をオンさせる動作とは独立している。このため、ハイサイド駆動部１２０を安定して動作させることができる。また、出力電圧Ｖｏｕｔは、インダクタＬ１６０によるＮＭＯＳトランジスタＭＮ１のオン動作加勢時に重畳電圧が生じる以外は、安定した電圧を保持することができる。
【００５２】
発明の実施の形態２
【００５３】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかる出力駆動回路２００の構成の一例を示す。なお、図３に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。出力駆動回路２００は、実施の形態１の出力駆動回路１００と基本的な構成は同一である。但し、出力駆動回路２００は、出力段電源端子ＶＤＤ１と、駆動回路電源端子ＶＤＤ２とを有しており、これらの電源端子が供給する電圧が数ボルト以上異なっている点が実施の形態１の出力駆動回路１００と相違する。また、スイッチング素子ＳＷ１４１を、ＮＭＯＳトランジスタからＭＮ１４１ｎｐｎトランジスタＱＮ１４１に置き換えている点も実施の形態１の出力駆動回路１００と相違する。それ以外は、出力駆動回路１００と同様なため、説明は省略する。
【００５４】
出力段電源端子ＶＤＤ１は、出力部１１０のトランジスタを駆動する出力段電源電圧を供給する。また、ハイサイド駆動部１２０の電源電圧も供給する。なお、便宜上、符号「ＶＤＤ１」は、出力段電源端子を示すと同時に、その端子が供給する出力段電源電圧を示すものとする。出力段電源端子ＶＤＤ１は、出力部１１０のハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１のソースに接続される。
【００５５】
駆動回路電源端子ＶＤＤ２は、インダクタＬ１６０の一方の端子に接続される。なお、便宜上、符号「ＶＤＤ２」は、駆動回路電源端子を示すと同時に、その端子が供給する駆動回路電源電圧を示すものとする。
【００５６】
ｎｐｎトランジスタＱＮ１４１は、コレクタがノードＮ１４１、エミッタが接地端子ＧＮＤ、ベースがノードＮ１４４に接続される。ｎｐｎトランジスタＱＮ１４１も、出力駆動回路１００のＮＭＯＳトランジスタＭＮ１４１と同様、入力パルス信号に応じて発生するキャパシタＣ１４１からのハイレベルの信号によりノードＮ１４１と、接地端子ＧＮＤとを所定の期間、電気的に接続するスイッチング素子として機能する。
【００５７】
このような出力駆動回路２００の動作を以下に説明する。動作波形は図２と同様なため省略する。まず、出力段電源電圧ＶＤＤ１が駆動回路電源電圧ＶＤＤ２より十分高い場合を説明する。
【００５８】
入力パルス信号がロウレベルの期間、出力駆動回路１００と同様、ｎｐｎトランジスタＱＮ１４１及びＰＭＯＳトランジスタＭＰ１４１は、オフ状態でありインダクタＬ１６０には電流が流れず、電力の蓄積も行われない。
【００５９】
入力パルス信号がロウレベルからハイレベルに立ち上がると、出力駆動回路１００と同様、キャパシタＣ１４１の一方の端子（ノードＮ１４４）の電位も所定の短い期間ハイレベルに立ち上がる。この期間、ｎｐｎトランジスタＱＮ１４１がオン状態となり、ノードＮ１４１と接地端子ＧＮＤが導通し、インダクタＬ１６０に電流が流れ、エネルギーが蓄えられる。ｎｐｎトランジスタＱＮ１４１がオフ状態、ＰＭＯＳトランジスタＭＰ１４１がオン状態となると、ノードＮ１４１にインダクタＬ１６０の逆起電力により生成される電圧が、出力段電源電圧ＶＤＤ１を超える電圧となり、出力駆動回路１００と同様、ダイオードＤ１４１を介してノードＮ１０１に印加される。このことにより、ハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１のゲート容量に充電電流を供給し、ハイサイド駆動部１２０のＮＭＯＳトランジスタＭＮ１のオン動作を加勢する。
【００６０】
次に、駆動回路電源電圧ＶＤＤ２が出力段電源電圧ＶＤＤ１より十分高い場合を説明する。上記と同様、入力パルス信号がロウレベルからハイレベルに立ち上がると、駆動回路電源電圧ＶＤＤ２が出力段電源電圧ＶＤＤ１より十分高いため、出力段電源電圧ＶＤＤ１を超える電圧が、瞬時にダイオードＤ１４１を介してノードＮ１０１に印加される。このことにより、ハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１のゲート容量に充電電流を供給し、ハイサイド駆動部１２０のＮＭＯＳトランジスタＭＮ１のオン動作を加勢する。
【００６１】
なお、出力段電源電圧ＶＤＤ１が駆動回路電源電圧ＶＤＤ２より十分高い場合、及び、駆動回路電源電圧ＶＤＤ２が出力段電源電圧ＶＤＤ１より十分高い場合の両方共に、ＮＭＯＳトランジスタＭＮ１のゲート容量への充電完了時で、ＰＭＯＳトランジスタＭＰ１２２がオン状態となり、ハイサイド駆動部１２０から供給される出力段電源電圧ＶＤＤ１によりＮＭＯＳトランジスタＭＮ１のオン状態が保持される。そして、ＮＭＯＳトランジスタＭＮ１がオン状態となるために必要なゲート−ソース間電圧ＶＧＳ分だけ低下した電圧（ＶＤＤ１−ＶＧＳ）が出力端子Ｖｏｕｔに供給される。つまり、ＮＭＯＳトランジスタＭＮ１がオン状態の期間、出力駆動回路１００と同様、出力電圧Ｖｏｕｔが、（ＶＤＤ１−ＶＧＳ）で保持される。
【００６２】
このように、実施の形態２の出力駆動回路２００は、駆動回路電源電圧ＶＤＤ２を出力段電源電圧ＶＤＤ１と独立して設定でき、駆動回路電源電圧ＶＤＤ２の電圧印加状況よりハイサイドトランジスタであるＮＭＯＳトランジスタＭＮ１のオン動作駆動を高めるに十分なインダクタＬ１６０のインダクタ値の設定をハイサイド駆動部１２０と独立して設定できることが可能となる。その他の効果は、実施の形態１と同様である。
【００６３】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１および実施の形態２では、スイッチ回路部１４０の１系統により、インダクタＬ１６０の逆起電力により生じた電荷の供給、及び、出力段電源電圧よりも高い電圧をＮＭＯＳトランジスタＭＮ１のゲートに供給している。しかし、スイッチ回路部１４０と同様の構成を更に複数有することで、２系統以上でインダクタＬ１６０の逆起電力により生じた電荷の供給、及び、出力段電源電圧よりも高い電圧をＮＭＯＳトランジスタＭＮ１のゲートに供給してもよい。
【００６４】
また、出力部１１０のＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。更に、例えば、各実施の形態において回路中の全てのＭＯＳトランジスタを逆の導電型へそれぞれ入れ替え、定電流源の電流の方向を反転させ、論理回路が出力する各ノードの論理レベルを反転し、電源端子と接地端子の供給電圧の極性を入れ替えれば、各実施の形態と同様の動作の回路を得ることが可能である。
【００６５】
なお、インダクタＬ１６０については、本発明の出力駆動回路がモノリシックＩＣ上に構成される場合、一般的なＩＣ製造構造で用いられる電源端子に繋がるリードフレームのボンディングワイヤをインダクタＬ１６０として利用することができる。この場合、ＩＣの電源端子に繋がるリードフレームのボンディングワイヤ接続を行うボンディングノードが駆動回路電源電圧端子ＶＤＤ２となる。
【符号の説明】
【００６６】
１００、２００  出力駆動回路
１１０  出力部
１２０  ハイサイド駆動部
１３０  ロウサイド駆動部
１４０  スイッチ回路部
１５０  スイッチ制御部
ＭＮ１、ＭＮ２、ＭＮ１２１、ＭＮ１２２、ＭＮ１４１  ＮＭＯＳトランジスタ
ＭＰ１２１、ＭＰ１２２、ＭＰ１４１  ＰＭＯＳトランジスタ
Ｃ１４１  容量素子
Ｌ１６０  インダクタ
ＣＣ１２１  電流源
ＩＶ１３１、ＩＶ１５１  インバータ
ＮＡＮＤ１５１  ＮＡＮＤ回路
【図１】
2011109511.tif 000003
【図２】
2011109511.tif 000004
【図３】
2011109511.tif 000005
【図４】
2011109511.tif 000006
【図５】
2011109511.tif 000007