(57)【要約】【課題】データ復調の際にノイズを除去する。【解決手段】受信信号から復調した復調データおよびキャリア抽出クロックを受け入れ、前記復調データからノイズを除去する。頻度カウンタ３１２，３１４，３１６は復調データの変化周期毎に、復調データの１，０の状態に応じて前記キャリア抽出クロックをそれぞれ別にカウントし大きい方を出力する。大小比較部３２２は、頻度カウンタおいて得られた、連続する３周期分のカウント値を過去、現在、未来のカウント値として比較する。タイミングカウンタ３１０は、現在に対応する期間の前記キャリア抽出クロックを復調データの変化周期毎にカウントして、復調データの変化タイミングについてのタイミング信号を出力する。そして、タイミングカウンタ３１０は、前記比較手段の比較結果に基づき、前記頻度カウンタの現在のカウント値が最大になるように、変化タイミングを修正する。【選択図】図１３
2011259165.tif 000002
【特許請求の範囲】
【請求項１】
受信信号から復調した復調データおよびキャリア抽出クロックを受け入れ、前記復調データからノイズを除去するノイズ除去回路であって、
復調データの変化周期毎に、復調データの１，０の状態に応じて前記キャリア抽出クロックをそれぞれ別にカウントし大きい方を出力する頻度カウント手段と、
この頻度カウント手段において得られた、連続する２周期分のカウント値を比較する比較手段と、
前記連続する２周期の後の期間の前記キャリア抽出クロックを復調データの変化周期毎にカウントして、復調データの変化タイミングについてのタイミング信号を出力するタイミングカウンタと、
を含み、
前記タイミングカウンタは、前記比較手段の比較結果に基づき、前記頻度カウンタの後の期間のカウント値が最大値になるように、変化タイミングを修正することを特徴とするノイズ除去回路。
【請求項２】
請求項１に記載のノイズ除去回路において、
前記タイミングカウンタからのタイミング信号に応じて復調データのデータ切り換えタイミングについてのシステムクロックを生成することを特徴とするノイズ除去回路。
【請求項３】
請求項２に記載のノイズ除去回路において、
前記復調データに基づいて、前記システムクロックの変化タイミングに応じて変化する復調信号を得る復調手段を有することを特徴とするノイズ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号中のノイズを除去するノイズ除去回路に関する。
【背景技術】
【０００２】
人体等の生物の組織を介して通信を行う通信装置が知られている。例えば、送信装置を搭載した携帯電話等の携帯電気機器をユーザの衣服のポケットに入れた状態や首から提げた状態で受信装置に手をかざすたけでデータをやり取りすることができる技術が知られている（非特許文献１等）。
【０００３】
例えば、送信装置は符号化部、送信アンプ、環境側電極及び生体側電極を備え、受信装置は復号化部、受信アンプ、環境側電極及び生体側電極を備える。送信装置は、ユーザが携帯する携帯電気機器等に搭載される。受信装置は、駅の改札、自動販売機、店頭等に設置される。送信装置は、人体等の生物の組織（以下、人体等という）を介して受信装置と容量結合する。受信装置の受信アンプは、外部環境グランド電位を基準電位として生体側電極の電位との差を増幅して出力する。送信装置を携帯しているユーザの身体と生体側電極との距離が変化すると、その距離の変化に応じた容量結合の変化が受信アンプの出力として検出できる。したがって、例えば、駅の改札に設置された受信装置の生体側電極に送信装置を携帯したユーザが手をかざす（又は、触れる）等することによって、近づいてきたユーザとのみ通信を行う等のアプリケーションに応用することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"Personal Area Networks (PAN): Near-Field Intra-Body Communication", Thomas Guthrie Zimmerman, B.S. Humanities and Engineering Massachusetts Institute of Technology (1980)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような生体を伝送路として利用した通信方式においては、受信信号には各種のノイズが含まれる。そこで、信号中のノイズの除去が重要である。
【課題を解決するための手段】
【０００６】
本発明は、受信信号から復調した復調データおよびキャリア抽出クロックを受け入れ、前記復調データからノイズを除去するノイズ除去回路であって、復調データの変化周期毎に、復調データの１，０の状態に応じて前記キャリア抽出クロックをそれぞれ別にカウントし大きい方を出力する頻度カウント手段と、この頻度カウント手段において得られた、連続する３周期分のカウント値を過去、現在、未来のカウント値として比較する比較手段と、前記現在に対応する期間の前記キャリア抽出クロックを復調データの変化周期毎にカウントして、復調データの変化タイミングについてのタイミング信号を出力するタイミングカウンタと、を含み、前記タイミングカウンタは、前記比較手段の比較結果に基づき、前記頻度カウンタの現在のカウント値が最大になるように、変化タイミングを修正することを特徴とする。
【０００７】
また、前記タイミングカウンタからのタイミング信号に応じて復調データのデータ切り換えタイミングについてのシステムクロックを生成することが好適である。
【０００８】
また、前記復調データに基づいて、前記システムクロックの変化タイミングに応じて変
化する復調信号を得る復調手段を有することが好適である。
【発明の効果】
【０００９】
本発明によれば、頻度カウンタの複数の期間のカウント値に応じてデータの変化点を決定できるため、復調データのエラーを修復してノイズを除去することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態における周波数補正回路の構成を示すブロック図である。
【図２】本発明の実施の形態における周波数補正回路の構成の具体例を示す図である。
【図３】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【図４】本発明の実施の形態における制御発振器の構成例を示す図である。
【図５】本発明の実施の形態における第１制御発振器の出力信号のタイミングチャートである。
【図６】本発明の実施の形態における遅延回路の構成例を示す図である。
【図７】本発明の実施の形態における遅延部の構成例を示す図である。
【図８】本発明の実施の形態における第２制御発振器の出力信号のタイミングチャートである。
【図９】本発明の実施の形態における周波数補正回路の各部の信号のタイミングチャートである。
【図１０】ＲＺデータ復調部の構成を示す図である。
【図１１】ＲＺデータ復調部の各部の信号のタイミングチャートである。
【図１２】ＲＺデータ復調部の各部の信号のタイミングチャートである。
【図１３】ＲＺデータからのノイズ除去のための構成を示す図である。
【図１４】ＮＲＺデータ復調部の構成を示す図である。
【図１５】ＮＲＺデータ復調部の各部の信号のタイミングチャートである。
【図１６Ａ】頻度カウンタのカウントと、大小判定の状態を示す図である。
【図１６Ｂ】頻度カウンタのカウントと、大小判定の状態を示す図である。
【図１６Ｃ】頻度カウンタのカウントと、大小判定の状態を示す図である。
【図１６Ｄ】頻度カウンタのカウントと、大小判定の状態を示す図である。
【図１６Ｅ】頻度カウンタのカウントと、大小判定の状態を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１２】
人体の伝送路として利用する通信は、各種のメリットがあるが、ノイズが比較的大きい。従って、再生するキャリアクロックや、再生データなどについてのノイズ除去が重要となる。データの復調は、抽出したキャリアクロックを用い受信信号を復調することによって行われる。
【００１３】
「ＲＺデータ復調部の構成」
まず、ＲＺデータ復調部の構成について、図１０に基づいて説明する。なお、各部の信号波形を図１１、図１２に示す。
【００１４】
９ＭＨｚのキャリアによりＢＰＳＫ変調された入力信号（受信信号）Ｓｉｎは、同期回路２０２に入力される。この同期回路２０２には、８相クロックＳｏｕｔ９〜Ｓｏｕｔ１６が入力されており、８相クロックに応じて入力信号をそれぞれサンプリングすることで、８相クロックに同期した８相の信号が得られる。
【００１５】
ここで、８相クロックは、入力信号Ｓｉｎ（図１１信号Ｓｉｎ）から再生されたキャリアクロックの位相を４５°ずつ異ならせた８つの信号であり、次のようにして得られる。まず、入力信号Ｓｉｎを９０°遅延させた９０°遅延信号を得る。次に、入力信号と９０°遅延信号の排他的論理和（ＥＸ−ＯＲ）を取ることで、入力信号Ｓｉｎの２倍の周波数（１８ＭＨｚ）の信号を得る。そして、この２倍の周波数の信号をＰＬＬ回路に入力し、ここにおいて２倍周波数の信号に追従する信号であって、互いに４５°位相が異なる８つの信号をＰＬＬ回路の電圧制御発振器から出力することで、８相クロックが得られる（図１１の８相クロック）。
【００１６】
同期回路２０は、例えば８つのＤフリップフロップで構成され、８相クロックに応じて、入力信号Ｓｉｎを８つのフリップフロップに取り込む（ラッチする）ことで、８相クロックのそれぞれに同期した８つの信号が得られる（図１１の信号同期回路出力）。
【００１７】
従って、この同期回路２０により、図１１に示される入力信号ＳｉｎにおけるＨレベル中のパルス的なＬレベルの雑音１や、Ｈレベルの端部の欠けによる雑音２の影響は、対応する１つの信号同期回路出力における半周期のＨレベルの欠如として現れる。なお、ＬレベルであるべきところがＨレベルになったノイズについても対応する１つの出力の半周期のＨレベルの出現として現れる。
【００１８】
信号同期回路２０２の出力は、信号多数決回路２０４に入力される。この信号多数決回路２０４は、信号同期回路２０２の８つの出力４つ以上が「１」である場合に「１」を出力する。例えば、４つの信号を入力する４入力アンド回路を８つの入力のすべての４つの信号の組み合わせに対し設け、すべてのアンド回路の出力のオアをとることで多数決をとることができる。
【００１９】
このような多数決を取ることで、図１１における入力信号Ｓｉｎの雑音１，２について、そのエラーは、信号多数決信号の端部のみに現れることになる。これは、４５°ずつ位相が異なる８相の信号同期回路出力の多数決をとると、１つの信号のＨレベルが消えたことの影響が出るのは、４つの信号がＨレベルであるべき時のみだからである。
【００２０】
８相クロックの中の予め定められた４相のクロックは、クロック多数決回路２０６に供給され、ここでＨレベルが３個以上でＨレベルとなるクロック多数決信号（図１１参照）を出力する。このクロック多数決回路２０６は、例えば４つの３入力アンド回路とその出力のオア回路で構成し、３つの入力がＨレベルの場合にＨレベルを出力する。ここで、４相のクロックの選択は、信号多数決信号のＨレベルおよびＬレベルの中間部分が立ち上がりになるように選択する。
【００２１】
得られたクロック多数決信号は、１／２分周回路２０８に入力され、周期が２倍の検波用基準信号に変換される。これによって、信号多数決信号の１つの信号の前段の中間部分が検波基準信号の立ち上がりになる。上述の４相クロックの選択を適切にすることで、信号多数決信号の１周期の前半部分の中間において、立ち上がる検波用基準信号を得ることができる。
【００２２】
そして、検波用基準信号と、信号多数決回路２０４の出力である信号多数決信号が位相弁別回路２１０に入力される。位相弁別回路２１０においては、検波用基準信号の立ち上がりの際の信号多数決信号のレベルを取り込み、この検波出力をＲＺデータとして出力する。図１２においては、検波出力として、Ｈレベル（「１」）を出力している状態を示している。また、検波用基準信号が、キャリア抽出クロックとして後段に出力される。
【００２３】
ここで、ＲＺ信号はそのデータが「１」の場合に、キャリア抽出クロックの８クロック分がＨレベル、残りの８クロック分がＬレベルであり、データが「０」の場合には１６クロック分がＬレベルまたはＨレベルの信号であり、データ「１」の場合に前半がＨレベルになるか後半がＬレベルになるか、またデータが「０」の場合にＬレベルになるかＨレベルになるかはその前の状態によって反転する（前のレベルと反転した状態になる）。検波出力と検波基準信号とから、このＲＺ信号が得られる。
【００２４】
このようにして、得られたキャリア抽出クロックおよびＲＺデータからノイズを除去しつつ、システムクロックおよびＮＲＺデータを再生する。
【００２５】
「ノイズ除去」
図１３に示すように、キャリア抽出クロックは、タイミングカウンタ３１０に供給される。タイミングカウンタ３１０は、キャリア抽出クロックをカウントし、設定値になった段階でタイミング信号を出力する。
【００２６】
キャリア抽出クロックは、３つの頻度カウンタ３１２，３１４，３１６に入力される。また、これら頻度カウンタ３１２，３１４，３１６には、再生されたＲＺデータも入力されており、頻度カウンタ３１２，３１４，３１６は、キャリア抽出クロックの８クロックにおけるＲＺデータ「１」「０」の出現頻度をカウントする。ＲＺ信号はキャリア抽出クロックの８クロックを１サイクルとして状態が変わるので、通常であればカウント値は、「１」と「０」が８：０または０：８のはずである。そして、頻度カウンタ３１２，３１４，３１６は、それぞれが頻度カウント値の大きな方の値をキャリア抽出クロックの８クロック毎に出力する。すなわち、タイミングがずれていると、各頻度カウンタ３１２，３１４，３１６のカウント値は、７：１，１：７・・・４：４などになる。
【００２７】
頻度カウンタ３１２，３１４の出力は、それぞれラッチ回路３１８，３２０を介し、頻度カウンタ３１６の出力は、そのまま大小比較部３２２に供給される。ここで、頻度カウンタ３１２のカウント結果を順次ラッチしラッチ回路３１８は２サイクル前の頻度カウント値を出力し、ラッチ回路３２０は頻度カウンタ３１４のカウント結果をラッチし１サイクル前の頻度カウント値を出力する。ここで、タイミングカウンタ３１０から出力するデータ信号は、ラッチ回路３２０からの出力に対応したものにするため、ラッチ回路３１８の出力が過去、ラッチ回路３２０の出力が現在、頻度カウンタ３１６の出力が未来についての頻度カウント値になる。
【００２８】
従って、大小比較部３２２には３つのサイクルの頻度カウント値が入力される。この例では、３つの頻度カウンタと、２つのラッチ回路３１８，３２０を設けたが３サイクルの頻度カウント結果の大小を比較できれば、どのような方法によってもよい。例えば、１つの頻度カウンタから出力される頻度カウント値を順次２つのラッチ回路にラッチしておき、これらを比較してもよく、シフトレジスタのような回路に３つのカウント結果を常時記憶しておいてもよい。
【００２９】
大小比較部３２２は、３つのサイクルの頻度カウント値を比較し、その状態から現在の頻度カウント値の絶対値が最大値（この例では８）になるように、タイミングカウンタ３１０にタイミングについての信号を供給する。すなわち、タイミングカウンタ３１０は、基本的にキャリア抽出クロックの８クロック毎を出力のデータ切り替わり信号の切り換えタイミングとする。すなわち、過去、現在、未来の頻度カウントの結果から、大小比較部３２２がタイミングカウンタ３１０に１クロック遅いタイミングにしたり、１クロック早いタイミングにしたりする信号を供給する。これに応じて、タイミングカウンタ３１０は、その回頻度カウンタ３１２，３１４，３１６のカウントを９クロックや、７クロックのカウントに変更する。これによって、その後のデータ区切りのタイミングは、１クロック
分前に移動する。
【００３０】
これによって、頻度カウンタのカウント値は、常に現在が最大値になるように制御される。そして、このような現在のカウント値の絶対値が最大値となるタイミングがデータ切り換えタイミングになるデータ切り換え信号がタイミングカウンタ３１０から出力される。なお、このタイミングカウンタから出力されるデータ切り換え信号は、上述のＲＺデータのＨレベル、Ｌレベルに応じた信号であり、その切り替わりタイミングが大小比較部３２２の出力によって随時変更される。
【００３１】
図１５には、タイミングチャートが示されている。前段の回路からキャリア抽出クロックと、ＲＺデータが入力されてくる。ＲＺデータは、キャリア抽出クロックの８クロック毎に「Ｈ（１）」「Ｌ（０）」が変化するデータであり、１６クロックの間変化がなければデータ「０」、１６クロックの間で変化すればデータ「１」である。
【００３２】
頻度カウンタ３１２，３１４，３１６は、例えばキャリア抽出クロックの立ち上がりの時のＲＺデータの「１」，「０」の値をカウントして、その大きい方の絶対値を出力する。ＲＺデータの立ち上がり、立ち下がりのタイミングがずれたり、エラーが入るとカウント値が０と８ではなくなる。また、立ち上がり時には、各頻度カウンタ３１２，３１４，３１６の出力はすべてゼロであり、３サイクル分のカウントが終了した時点で、３つの頻度カウンタ３１２，３１４，３１６からの出力が出そろうことになる。なお、ＲＺデータが「０」の場合、８クロックの切れ目ではＲＺデータのＨ、Ｌは変化しないため、その部分に対応するカウント値は０：８または８：０になるが、現在が最大値「８」になるように制御すれば問題はない。
【００３３】
例えば、過去、現在の２つの頻度カウンタ３１２，３１４のカウント値の比較により、過去カウント値＞現在カウント値であった場合に、その時点での未来について７クロックカウントとし、その他の場合には未来を８クロックカウントとする。この手法によって、現在のカウント値は８となるように制御され、データ区切りタイミングがずれていた場合には、いつか正しいタイミングに制御される。すなわち、データ区切りタイミングがずれていた場合に、１クロック分ずつデータ区切りタイミングがずれて、現在カウント値が「８」に制御される。
【００３４】
この例における３つの頻度カウンタ３１２，３１４，３１６のカウント値と、大小比較回路３３２における判定結果について、図１６Ａ〜図１６Ｅに示す。このように、当初ずれていたタイミングが徐々にあっていき、カウント値が０：８または８：０になることが理解される。
【００３５】
なお、７クロックカウントではなく、９クロックカウントとすれば、データ区切りタイミングが反対方向にずれていくが、いつか現在カウント値８に落ち着くことに変わりはない。
【００３６】
さらに、３つの頻度カウント値の履歴などから、７クロックカウントとするか、９クロックカウントとするかを制御してもよい。
【００３７】
このようにして、タイミングカウンタ３１０により、切り換えタイミング（ジャッジタイミング）を得ることができる。そして、タイミングカウンタ３１０は、このジャッジタイミングに応じて、ＲＺ信号の切り替わりタイミングを決定し、データ信号を出力する。なお、データのＨレベル、Ｌレベルは、頻度カウンタ３１４のＨレベル、Ｌレベルの頻度値のいずれが多いかによって決定されてもよいし、ＲＺデータをタイミングカウンタ１１０に入力して決定してもよい。また、データ信号は、キャリア抽出クロックの８クロック
分だけ、ＲＺ信号より遅れた信号になる。
【００３８】
「ＮＲＺデータ復調部」
このようにして、ノイズ除去部において、データ切り替わり信号が得られ、この信号とキャリア抽出クロックとから、ＮＲＺデータが復調される。
【００３９】
図１４に示すように、タイミングカウンタ３１０の出力信号であるデータ信号は、エッジ検出部３３０に入力される。このエッジ検出部３３０は、データ信号の立ち上がり、立ち下がりエッジにおいて、所定幅の短パルスを出力するエッジ検出信号を出力する。
【００４０】
エッジ検出信号とキャリア抽出クロックが、クロックカウンタ３３２に入力される。クロックカウンタ３３２は、エッジ検出信号の立ち下がりにおいてカウント値が「０」にリセットされ、キャリア抽出クロックをカウントする。
【００４１】
そして、このカウント値は、クロック生成回路３３４に供給される。このクロック生成回路３３４は、クロックカウンタ３３２のカウント値が「４」になるとき、および「１２」になるときに、出力の状態を変化させる。そして、この出力がシステムクロックとして出力される。
【００４２】
また、クロックカウンタの出力は、データ判定回路３３６に入力される。このデータ判定回路３３６は、エッジ検出信号の入力によるクロックカウンタのリセット時のカウント値（「０」にリセットされる直前のカウント値）に応じて次のような判定を行い、判定結果のデータを出力する。すなわち、クロックカウンタ３３２は、エッジ信号の間隔が狭いか広いかで、データの「１」「０」を判定する。
（ｉ）    変化点２〜３クロック    ：無視
（ｉｉ）  変化点４〜１１クロック  ：「１」と判断
（ｉｉｉ）変化点１２〜１９クロック：「０」と判断
（ｉｖ）  変化点２０クロック以上  ：エラーと判断
【００４３】
例えば、リセットのタイミングで、カウント値が「７」であればデータ「１」、カウント値が「１５」であればデータ「０」と判定する。
【００４４】
なお、データ判定回路３３６は、クロックカウンタ３３２のリセット時（エッジ検出部３３０からのエッジ検出信号の立ち下がり）のカウント値「７」または「１５」に応じて、データの「１」「０」を判定し、図１５のデータ判定出力として「７」の場合にＨレベル、「１５」の場合にＬレベルを維持する信号を出力する。また、このデータ判定出力Ｈレベルの維持期間は、カウンタの４以上８未満の期間（この例では７クロック）としており、データ「１」の場合には、一旦Ｌレベルになるが、フリップフロップ３３８においてサンプリングするタイミングには影響はなく、一方自動的にＬレベルとなるため、データ「０」のデータサンプリングタイミングで正しくデータ「０」を検出できる。
【００４５】
そして、この判定結果の信号をフリップフロップ３３８のデータ入力端Ｄに入力される。このフリップフロップ３３８のクロック入力端ＣＬＫには、クロック生成回路３３４の出力であるシステムクロックが入力されている。そこで、システムクロックの立ち下がり毎にデータ判定回路３３６の出力を取り込む。システムクロックの立ち下がりは、４クロック目、または１２クロック目にあり、データは８クロック目、１６クロック目において判定される。従って、データ「０」の場合は１度、データ「１」の場合は２度同じデータが取り込まれるが、データ「０」の場合にＬレベル、データ「１」の場合にＨレベルとなるＮＲＺ信号がフリップフロップ３３８の出力に得られる。なお、フリップフロップ３３８から出力されるデータのタイミングは、データ切り替え信号に比べると、８クロック遅
れた信号になる。
【００４６】
また、データ判定回路３３６の出力はカウンタ値追従制御部３４０にも入力される。このカウンタ値追従制御部３４０は、エッジ検出信号の立ち下がりタイミングにおけるクロックカウンタ３３２のカウント値が７±２、１５±２である場合に、システムクロックの立ち上がり、立ち下がりタイミングのカウント値を変更して、周波数の追従を行う。
【００４７】
「周波数補正回路」
周波数補正回路１００は、図１の回路ブロック図に示すように、発振器１０２、分周回路１０４、第１フェーズロックループ回路（第１ＰＬＬ回路）１０６、リップルフィルタ回路１０８、遅延部１１０、逓倍回路１１２及び第２フェーズロックループ回路（第２ＰＬＬ回路）１１４を含んで構成される。
【００４８】
周波数補正回路１００は、これに限定されるものではないが、図２に示す具体的な回路構成により実現することができる。図２に示す周波数補正回路１００は、送信波のキャリア周波数に応じて、送信波の逓倍波である出力信号を生成して出力する回路として機能する。
【００４９】
図３は、本実施の形態における周波数補正回路１００における各部の信号の時間的な変化を示すタイミングチャートである。図３は、送信波のキャリア成分を変調して出力する場合のタイミングチャートである。以下、図１〜図３を参照しつつ、本実施形態における周波数補正回路１００について説明する。
【００５０】
発振器１０２は、周波数補正回路１００において使用される基準周波数を生成するための発振信号Ｓｏｓｃを生成して出力する。発振信号Ｓｏｓｃは、分周回路１０４においてキャリア周波数に合わせた基準周波数を生成できるように基準周波数の逓倍の周波数を持つ信号とすることが好適である。発振器１０２は、例えば、水晶発振器を含んで構成すればよい。本実施の形態では、周波数補正回路１００では、発振信号Ｓｏｓｃの周波数を２７ＭＨｚとした例を示している。
【００５１】
分周回路１０４は、発振器１０２からの発振信号Ｓｏｓｃを分周して周波数補正回路１００で利用される基準周波数ｆｒｅｆを有する基準発振信号Ｓｒｅｆを生成して出力する。分周回路１０４は、一般的な回路構成とすればよく、例えば、クロックカウンタを用いて構成することができる。図２の周波数補正回路１００では、発振信号の周波数を２７ＭＨｚとした例を示している。本実施の形態では、発振器１０２からの２７ＭＨｚの発振信号を１／３分周した９ＭＨｚ又は１／４分周した６．７５ＭＨｚの基準発振信号Ｓｒｅｆを出力するものとする。基準発振信号Ｓｒｅｆは、第１ＰＬＬ回路１０６へ入力される。
【００５２】
第１ＰＬＬ回路１０６は、第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４、第１制御発振器１６、第１電圧源１８、第１定電流源２０及び第２電圧源２２を含んで構成される。第１位相比較器１０、第１ループフィルタ（第１ＬＦ）１２、第１差動増幅回路１４及び第１制御発振器１６はフェーズロックループ回路を構成し、分周回路１０４から入力される基準発振信号Ｓｒｅｆに同期した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成する。
【００５３】
第１位相比較器１０は、分周回路１０４から出力される基準発振信号Ｓｒｅｆと、第１制御発振器１６から出力される第１出力信号Ｓｏｕｔ１と、を受けて、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差に応じた電圧を第１位相差信号Ｓｐｈ１として出力する検波器を含んで構成される。第１位相比較器１０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第１ＬＦ１２は、第１位相比較器１
０から出力される第１位相差信号Ｓｐｈ１を受けて、第１位相差信号から不要周波数成分を除いて第１制御基準電圧Ｖｉｎ２を生成して出力する。
【００５４】
第１差動増幅回路１４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ１と、第１ＬＦ１２から出力される第１制御基準電圧Ｖｉｎ２と、を受けて、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１を生成する回路である。
【００５５】
第１差動増幅回路１４は、図２に示すように、トランジスタＴｒ１〜Ｔｒ４を含んで構成することができる。トランジスタＴｒ１及びＴｒ２は差動増幅回路を構成する。また、第１差動増幅回路１４には、トランジスタＴｒ５及びＴｒ６で形成されるカレントミラー回路を介して、第１定電流源２０からトランジスタＴｒ５に流される電流Ｉと等しい電流Ｉ６がトランジスタＴｒ６を介して流される。第１差動増幅回路１４は、トランジスタＴｒ１のゲートに入力される基準電圧Ｖｉｎ１とトランジスタＴｒ２のゲートに入力される第１制御基準電圧Ｖｉｎ２との比で電流Ｉを分流し、ダイオード接続されたトランジスタＴｒ３及びＴｒ４に電流Ｉ１及びＩ２を流す。これにより、基準電圧Ｖｉｎ１と第１制御基準電圧Ｖｉｎ２との電圧差に応じた出力電圧Ｖｃｎｔ１がトランジスタＴｒ３のアノード−カソード間に発生し、第１発振制御信号Ｓｃｎｔ１として第１制御発振器１６に入力される。
【００５６】
第１制御発振器１６は、第１発振制御信号Ｓｃｎｔ１を受けて、第１発振制御信号Ｓｃｎｔ１の出力電圧Ｖｃｎｔ１に応じた第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１を生成して出力する。この第１出力信号Ｓｏｕｔ１は、第１位相比較器１０に負帰還入力される。これによって、第１出力信号Ｓｏｕｔ１と基準発振信号Ｓｒｅｆとの位相差が無くなるように第１出力信号Ｓｏｕｔ１の周波数調整が行われ、その結果、基準周波数ｆｒｅｆと一致した第１周波数ｆ１を有する第１出力信号Ｓｏｕｔ１が出力される。
【００５７】
第１制御発振器１６は、図４に示すように、遅延回路１６ａを含んで構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。例えば、本実施の形態では４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。具体的には、第１の遅延回路１６ａ−１の反転出力端子ＯＵＴ-が第２の遅延回路１６ａ−２の非反転入力端子ＩＮ+に接続され、第１の遅延回路１６ａ−１の非反転出力端子ＯＵＴ+が第２の遅延回路１６ａ−２の反転入力端子ＩＮ-に接続される。第２の遅延回路１６ａ−２と第３の遅延回路１６ａ−３及び第３の遅延回路１６ａ−３と第４の遅延回路１６ａ−４の間も同様に接続される。そして、第４の遅延回路１６ａ−４の反転出力端子ＯＵＴ-が第１の遅延回路１６ａ−１の反転入力端子ＩＮ-に接続され、第４の遅延回路１６ａ−４の非反転出力端子ＯＵＴ+が第１の遅延回路１６ａ−１の非反転入力端子ＩＮ+に接続される。また、遅延回路１６ａ−１〜１６ａ−４の非反転出力端子ＯＵＴ+及び反転出力端子ＯＵＴ-はバッファ素子を介して出力端子に接続される。このように、４つの遅延回路１６ａ−１〜１６ａ−４によって構成されるリングオシレータ回路の出力端子からは、図５に示すように、各々位相が４５°ずれた第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８が出力される。
【００５８】
図６は、遅延回路１６ａの具体的な構成例を示す。遅延回路１６ａは、それぞれ前段回路１６ｂ及び後段回路１６ｃを含んで構成される。前段回路１６ｂは、トランジスタＴｒ８及びＴｒ９からなる差動増幅回路を含んで構成される。トランジスタＴｒ８のゲートは反転入力端子ＩＮ-に接続され、トランジスタＴｒ８のゲートは非反転入力端子ＩＮ+に接続される。これにより、トランジスタＴｒ７を介して供給される電流Ｉ７が反転入力端子ＩＮ-に印加される信号の電圧と非反転入力端子ＩＮ+に印加される信号の電圧との比に応じて電流Ｉ８及びＩ９に分流され、トランジスタＴｒ１０及びＴｒ１１にそれぞれ流れる
。トランジスタＴｒ１０及びＴｒ１１はダイオード接続されており、電流Ｉ８及びＩ９に応じた電圧Ｖ１０及びＶ１１が後段回路１６ｃへ出力される。後段回路１６ｃは、トランジスタの多段接続回路から構成されており、各段のトランジスタが前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１によって充放電される時間だけ反転入力端子ＩＮ-に印加される電圧と非反転入力端子ＩＮ+に印加される信号とが遅延されて反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される。なお、前段階路１６ｂのトランジスタＴｒ７のゲートに接続されるバイアス端子ＢＩＡＳに印加するバイアス電圧を調整することにより、前段回路１６ｂから出力される電圧Ｖ１０及びＶ１１の比を一定に保ったまま絶対値を変化させることができる。これにより、後段回路１６ｃに含まれるトランジスタの充放電時間がバイアス電圧により調整され、反転出力端子ＯＵＴ-及び非反転出力端子ＯＵＴ+から出力される信号の遅延時間が決められる。
【００５９】
したがって、遅延回路１６ａを用いて第１制御発振器１６を構成し、遅延回路１６ａのバイアス端子ＢＩＡＳに第１発振制御信号Ｓｃｎｔ１を入力することによって、第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１によって第１出力信号Ｓｏｕｔ１を含む信号Ｓｏｕｔ１〜Ｓｏｕｔ８の周波数が基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに近づくように制御され、信号Ｓｏｕｔ１〜Ｓｏｕｔ８の第１周波数ｆ１は最終的に周波数ｆｒｅｆに一致するものとなる。
【００６０】
本実施の形態における周波数補正回路１００では、このように基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに第１出力信号Ｓｏｕｔ１が一致したときの第１発振制御信号Ｓｃｎｔ１を用いて遅延部１１０及び第２ＰＬＬ回路１１４を制御する。
【００６１】
リップルフィルタ回路１０８は、ローパスフィルタを含んで構成される。リップルフィルタ回路１０８は、第１差動増幅回路１４から出力される第１発振制御信号Ｓｃｎｔ１を平滑化し、遅延部１１０及び第２ＰＬＬ回路１１４へ出力する。例えば、リップルフィルタ回路１０８は、図２に示すように、ＣＲフィルタを含んで構成することができる。
【００６２】
遅延部１１０は、送信器（図示しない）から送信されてきた送信信号Ｓｉｎを受けて、送信信号Ｓｉｎを遅延させて遅延信号Ｓｄｌｙとして出力する。
【００６３】
遅延部１１０は、例えば図７に示すように、２つの遅延回路１６ａを直列に接続して構成することができる。このとき、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、遅延部１１０を構成する遅延回路１６ａは、第１制御発振器１６を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、遅延部１１０を構成する遅延回路１６ａと第１制御発振器１６を構成する遅延回路１６ａとの周波数特性を一致させることができ、送信信号Ｓｉｎに対する遅延時間（位相差）と基準発振信号Ｓｒｅｆに対する遅延時間（位相差）の制御を遅延部１１０と第１制御発振器１６とにおいて一致させることが容易となる。
【００６４】
すなわち、本実施の形態における周波数補正回路１００にように、第１制御発振器１６の各遅延回路のバイアス電圧として第１発振制御信号Ｓｃｎｔ１を入力すると共に、遅延部１１０の各遅延回路のバイアス電圧としてリップルフィルタ回路１０８を介して第１発振制御信号Ｓｃｎｔ１を入力することによって、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａのいずれにおいても同じ又は略同等の遅延時間をもたせることができる。これによって、第１制御発振器１６では、図５に示すように、基準発振信号Ｓｒｅｆの周波数ｆｒｅｆに合わせた第１周波数ｆ１を有し、互いに周波数ｆｒｅｆに対して４５°の位相差を有する信号Ｓｏｕｔ１〜Ｓｏｕｔ８が生成され、遅延部１１０では、図３に示すように、その周波数ｆｒｅｆに対して位相差９０°に相当する時間ほど送信信号
Ｓｉｎが遅延されて遅延信号Ｓｄｌｙとして出力される。送信信号Ｓｉｎ及び遅延信号Ｓｄｌｙは逓倍回路１１２へ入力される。
【００６５】
逓倍回路１１２は、送信信号Ｓｉｎの周波数を所定数倍して逓倍信号Ｓｍｌｔとして出力する。逓倍回路１１２から出力される逓倍信号Ｓｍｌｔは、第２ＰＬＬ回路１１４における出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の基準となる信号である。逓倍回路１１２は、例えば、図２に示すように、送信信号Ｓｉｎと遅延信号Ｓｄｌｙとの排他的論理和を演算して出力する演算素子を含んで構成することができる。これにより、送信信号Ｓｉｎの２倍波が逓倍信号Ｓｍｌｔとして出力される。
【００６６】
第２ＰＬＬ回路１１４は、第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６を含んで構成される。第２位相比較器３０、第２ループフィルタ（第２ＬＦ）３２、第２差動増幅回路３４及び第２制御発振器３６はフェーズロックループ回路を構成し、逓倍回路１１２から入力される逓倍信号Ｓｍｌｔに同期した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。
【００６７】
第２位相比較器３０は、逓倍回路１１２から出力される逓倍信号Ｓｍｌｔと、第２制御発振器３６から出力される第２出力信号Ｓｏｕｔ９と、を受けて、図３に示すように、逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差に応じた電圧を第２位相差信号Ｓｐｈ２として出力する検波器を含んで構成される。第２位相比較器３０は、例えば、排他的論理和素子（ＥＸ−ＯＲ素子）を用いて構成することができる。第２ＬＦ３２は、第２位相比較器３０から出力される第２位相差信号Ｓｐｈ２を受けて、第２位相差信号Ｓｐｈ２から不要周波数成分を除いて第２制御基準電圧Ｖｉｎ４を生成して出力する。
【００６８】
第２差動増幅回路３４は、第２電圧源２２から出力される電圧Ｖ２を抵抗分圧した基準電圧Ｖｉｎ４と、第２ＬＦ３２から出力される第２制御基準電圧Ｖｉｎ４と、を受けて、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２を有する第２発振制御信号Ｓｃｎｔ２を生成する回路である。
【００６９】
第２差動増幅回路３４は、図２に示すように、トランジスタＴｒ１２〜Ｔｒ１５を含んで構成することができる。トランジスタＴｒ１２及びＴｒ１３は差動増幅回路を構成する。また、第２差動増幅回路３４には、トランジスタＴｒ１６及びＴｒ１７で形成されるカレントミラー回路を介して、リップルフィルタ回路１０８からの出力電圧に応じた電流Ｉ１７が流される。第２差動増幅回路３４は、トランジスタＴｒ１２のゲートに入力される基準電圧Ｖｉｎ３とトランジスタＴｒ１３のゲートに入力される第２制御基準電圧Ｖｉｎ４との比で電流Ｉ１７を分流し、ダイオード接続されたトランジスタＴｒ１４及びＴｒ１５に電流Ｉ１４及びＩ１５を流す。これにより、基準電圧Ｖｉｎ３と第２制御基準電圧Ｖｉｎ４との電圧差に応じた出力電圧Ｖｃｎｔ２がトランジスタＴｒ１４のアノード−カソード間に発生し、第２発振制御信号Ｓｃｎｔ２として第２制御発振器３６に入力される。
【００７０】
第２制御発振器３６は、第２発振制御信号Ｓｃｎｔ２を受けて、第２発振制御信号Ｓｃｎｔ２の出力電圧Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６を生成して出力する。このうち、第２出力信号Ｓｏｕｔ９は、第２位相比較器３０に負帰還入力される。これによって、第２出力信号Ｓｏｕｔ９と逓倍信号Ｓｍｌｔとの位相差が無くなるように出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数補正が行われ、その結果、送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数と一致した第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。図３には、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６のうち第２出力信号Ｓｏｕｔ９を代表として示している。
【００７１】
第２制御発振器３６は、図４に示すように、第１制御発振器１６と同様に遅延回路１６ａを含むリングオシレータとして構成することが好適である。遅延回路１６ａは、ループ状に接続されてリングオシレータ回路を構成する。本実施の形態では、第２制御発振器３６は、第１制御発振器１６と同様に、４つの遅延回路１６ａ−１〜１６ａ−４を接続したリングオシレータ回路を構成することが好適である。
【００７２】
また、第２制御発振器３６を構成する遅延回路１６ａは、図６に示すように、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ回路構成とすることが好適である。さらに、第２制御発振器３６を構成する遅延回路１６ａは、第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａと同じ半導体基板上に形成することがより好適である。これにより、第２制御発振器３６を構成する遅延回路１６ａと第１制御発振器１６及び遅延部１１０を構成する遅延回路１６ａとの周波数特性を一致させることができる。
【００７３】
このとき、第２ＰＬＬ回路１１４から出力される出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が送信信号Ｓｉｎの所定数倍の周波数を有する逓倍波となるようにするには、基準発振信号Ｓｒｅｆと第１出力信号Ｓｏｕｔ１との位相差が逓倍信号Ｓｍｌｔと第２出力信号Ｓｏｕｔ９との位相差と同じときに、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の当該所定数倍となるようにすればよい。すなわち、上記位相差の条件が一致し、リップルフィルタ回路１０８に電圧値Ｖｃｎｔ１を有する第１発振制御信号Ｓｃｎｔ１が入力されたときに第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が電圧値Ｖｃｎｔ１の当該所定数倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を設定すればよい。
【００７４】
例えば、図２に示すように、送信信号Ｓｉｎの２倍波を逓倍信号Ｓｍｌｔとし、送信信号Ｓｉｎの２倍波を出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６として生成する場合、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２が第１発振制御信号Ｓｃｎｔ１の電圧値Ｖｃｎｔ１の略２倍となるように、リップルフィルタ回路１０８に含まれるトランジスタＴｒ１８並びにカレントミラー回路を構成するトランジスタＴｒ１６及びＴｒ１７の特性を決めればよい。
【００７５】
このように制御された第２発振制御信号Ｓｃｎｔ２を、第２制御発振器３６を構成する遅延回路１６ａのバイアス端子ＢＩＡＳに入力することによって、第２発振制御信号Ｓｃｎｔ２の電圧値Ｖｃｎｔ２に応じた第２周波数ｆ２を有する出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６が出力される。これら出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の１つである第２出力信号Ｓｏｕｔ９を第２位相比較器３０に負帰還させることによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の第２周波数ｆ２が逓倍信号Ｓｍｌｔの周波数に近づくように制御され、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数は最終的に送信信号Ｓｉｎの周波数を所定数倍した逓倍信号Ｓｍｌｔの周波数に一致するものとなる。また、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６は、図８に示すように、互いに位相差４５°を有する信号として出力される。
【００７６】
以上のように、本実施の形態における周波数補正回路１００によれば、送信信号Ｓｉｎの周波数に合わせて発振器１０２及び分周回路１０４から出力される基準発振信号Ｓｒｅｆを設定することによって、出力信号Ｓｏｕｔ９〜Ｓｏｕｔ１６の周波数を補正して送信信号Ｓｉｎを正確に逓倍化した信号として出力することができる。
【００７７】
なお、本実施の形態では、送信波のキャリア成分を変調する場合について説明したが、図９に示すように、送信波がベースバンド成分にて変調されている場合も同様に処理することができる。
【符号の説明】
【００７８】
１０  第１位相比較器、１２  第１ループフィルタ（第１ＬＦ）、１４  第１差動増幅回路、１６  第１制御発振器、１６ａ  遅延回路、１６ｂ  前段回路、１６ｃ  後段回路、１８  第１電圧源、２０  第１定電流源、２２  第２電圧源、３０  第２位相比較器、３２  第２ループフィルタ（第２ＬＦ）、３４  第２差動増幅回路、３６  第２制御発振器、１００  周波数補正回路、１０２  発振器、１０４  分周回路、１０６  第１フェーズロックループ回路（第１ＰＬＬ回路）、１０８  リップルフィルタ回路、１１０  遅延部、１１２  逓倍回路、１１４  第２フェーズロックループ回路（第２ＰＬＬ回路）、２０２  同期回路、２０２  信号同期回路、２０４  信号多数決回路、２０６  クロック多数決回路、２０８  １／２分周回路、２１０  位相弁別回路、３１０  タイミングカウンタ、３１２，３１４，３１６  頻度カウンタ、３１８，３２０  ラッチ回路、３２２  大小比較部、３３０  エッジ検出部、３３２  クロックカウンタ、３３４  クロック生成回路、３３６  データ判定回路、３３８  フリップフロップ、３４０  カウンタ値追従制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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