(57)【要約】【課題】低い電圧でリング状ゲート電極下に蓄積された電荷を基板に排出し得、かつ、一括シャッタも実現し得る固体撮像素子を高精度に製造する。【解決手段】ｎウェル３３中のソース近傍ｐ型領域８３内にｐ+領域８９を形成した後、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ｐ+領域８９中の浅い基板表面にひ素を注入して、表面ｎ+層９０を形成する。続いて、リング状ゲート電極３５の開口部の内壁にＬＤＤサイドスペーサ９１を形成する。そして、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ＬＤＤサイドスペーサ９１を通して表面ｎ+層９０及びｐ+型領域８９内にひ素を高濃度で注入し、ｎ+型のソース領域３６を形成する。ソース領域３６の形成に伴いリング状のｐ+型領域８４が残る。ゲート電極３５とＬＤＤサイドスペーサ９１のセルフアラインでｎ+型のソース領域３６とｐ+型領域８４を形成できる。【選択図】図１８
2011249831.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に変換して蓄積するフォトダイオードと、
前記フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタと、
前記転送ゲートトランジスタにより転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタと、
を含む単位画素が規則的に複数配列されており、
前記フォトダイオードは、
第１導電型の基板上に設けられた第２導電型のウェルに形成され、前記入射光を電荷に変換して蓄積する第１導電型の光電変換領域を備え、
前記信号出力用トランジスタは、
前記ウェル上に絶縁膜を介して形成されたリング状ゲート電極と、
前記ウェルの、前記リング状ゲート電極の中央開口部に対応する領域に形成された第２導電型のソース領域と、
前記ソース領域の周囲に前記リング状ゲート電極の外周に達しないように前記ウェルに接触して形成され、前記光電変換領域から転送された電荷を蓄積する第１導電型のソース近傍領域と、
を備え、
前記転送ゲートトランジスタは、前記リング状ゲート電極と前記光電変換領域との間の前記ウェル上に前記絶縁膜を介して形成され、前記光電変換領域に蓄積された電荷を前記ソース近傍領域に転送するための転送ゲート電極を備え、
前記信号出力用トランジスタは、前記ウェルの表面の、前記リング状ゲート電極と前記転送ゲート電極に対応する領域とは異なる領域の少なくとも一部に設けられ、前記ウェルよりも高濃度の不純物濃度を有する第２導電型のドレイン領域を、さらに備え、
前記ソース近傍領域内の前記ソース領域の近傍位置に、前記ソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の高濃度領域が形成されていることを特徴とする固体撮像素子。
【請求項２】
第１導電型の基板上に、リング状ゲート電極を有する信号出力用トランジスタとフォトダイオードとを含む単位画素が規則的に複数配列された固体撮像素子の製造方法において、
前記基板の表面に設けられた第２導電型のウェルの所定位置に第１導電型のソース近傍領域を形成する第１のステップと、
前記ウェル上に、前記リング状ゲート電極を、その中心開口部が前記ソース近傍領域の上方に位置するように、絶縁膜を介して形成する第２のステップと、
前記リング状ゲート電極をマスクとして、前記ソース近傍領域内に第２導電型の不純物を注入し、前記ソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の第１の高濃度領域を形成する第３のステップと、
前記リング状ゲート電極をマスクとして、前記第１の高濃度領域内に第２導電型の不純物を注入して、前記第１の高濃度領域の表面に第２導電型の表面層を形成する第４のステップと、
前記第４のステップに続いて、前記リング状ゲート電極の中央開口部の内壁にサイドスペーサを形成する第５のステップと、
前記リング状ゲート電極及び前記サイドスペーサをマスクとして、前記表面層及び前記第１の高濃度領域に第２導電型の不純物を注入して、前記ソース近傍領域内に、第２導電型のソース領域を形成すると共に、前記ソース領域を取り囲むように前記ソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の第２の高濃度領域を形成する第６のステップと
を含むことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に係り、特に画素にリング状のゲート電極を持つ増幅素子を備えた固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子は、大別するとＣＣＤ（Charge Coupled Device:電荷結合素子）とＣＭＯＳ（Complementary MOS）イメージセンサの２種類に分けられる。このうち、ＣＣＤはフォトダイオードで光電変換して得られた電荷をＣＣＤにより画素外に転送し、その後電圧信号に変換、増幅し、チップ外に出力する。
【０００３】
一方、ＣＭＯＳイメージセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧信号、あるいは電流信号などの電気信号に変換し、その電気信号を画素内に備えた増幅用トランジスタで増幅してから画素外へ出力する。ＣＭＯＳイメージセンサの多くは、画素内に３個以上のトランジスタを備えていることが多い。その結果、ＣＭＯＳイメージセンサは、これらのトランジスタに多くの面積をとられることから、ＣＣＤに比べて微細化に不利であるといわれている。
【０００４】
一方、画素内にトランジスタを１、２個だけ持つタイプのイメージセンサの開発も、従来行われてきた。このタイプのイメージセンサのトランジスタは、リング状のゲート電極を持つことが特徴である。この各画素内のリング状のゲート電極を持つトランジスタのリングの中心部の拡散は、通常トランジスタのソースとして機能するが、ゲート電極によりその他の拡散から分離されるため、構成をシンプルにすることが可能である。このリング状のゲート電極を持つトランジスタは増幅用ＭＯＳ型電界効果トランジスタ（ＦＥＴ）であり、このタイプのイメージセンサは、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳイメージセンサの一種といえる。
【０００５】
その最も典型例はＣＭＤ（Charge Modulation Device:電荷変調素子）と呼ばれる固体撮像素子である（例えば、特許文献１参照）。図３７はＣＭＤと呼ばれる固体撮像素子の一例の構造断面図を示す。この従来の固体撮像素子は、ｐ-基板１上にチャネル領域を構成するｎ-型エピタキシャル層２を成長し、このエピタキシャル層２中にｎ型不純物を添加してなる平面が円形のｎ+型ソース拡散層３及びこのソース拡散層３を完全に囲むようにｎ+型ドレイン拡散層４を同心円状に形成し、これらにＡｌからなるソース電極５、ドレイン電極６を接合した構造である。
【０００６】
また、エピタキシャル層２の表面にソース拡散層３及びドレイン拡散層４に亘ってイオン注入法等によりｐ型のゲート領域７を形成し、更に、ソース拡散層３とドレイン拡散層４との間のエピタキシャル層２の表面にソース拡散層３を完全に囲むようにゲート絶縁膜８を介して透明導電材料のゲート電極９を設けて平面がリング状の絶縁ゲートを形成する。
【０００７】
上記の構造のＣＭＤは、ゲート電極９に電圧をかけ空乏層を作り受光部とする、いわゆるフォトゲート型の受光素子で、１個のトランジスタが受光素子と増幅素子を兼ねるというシンプルな構成である。ゲート電極９の直下に溜まった電荷が、基板効果によりトランジスタのしきい値電圧を変化させ、ソースの出力電位が変化し、それが信号となる。信号を読み出した後、ソース電極５とゲート電極９に高電圧をかけると、ホールは基板に排出される。
【０００８】
しかしながら、上記のフォトゲート型の受光素子はＣＣＤなどでよく使われる埋め込みフォトダイオードなどに比べ、ゲート電極９を光が透過する際に光が吸収されるので、感度が低い。また、ｐウェルであるゲート領域７がゲート絶縁膜８の界面に直接接しているが、ゲート絶縁膜界面では雑音が発生し易いという問題がある。また、この構造では発生した電荷がゲート電極９全体に一様に分布するため、電荷を電圧に変換する効率が低い、という問題もある。
【０００９】
それを改善するため、ウェル領域を共有する受光ダイオードと絶縁ゲート型電界効果トランジスタとを備え、かつ、トランジスタのチャネル領域の下のウェル領域内のソース拡散領域の近くに高濃度埋込層（キャリアポケット）を備えた構造の固体撮像素子が従来提案されている（例えば、特許文献２参照）。
【００１０】
図３８は上記特許文献２記載の固体撮像素子の一例の構造断面図を示す。同図において、ｐ+基板１１の表面にｎウェル１２を形成し、ｎウェル１２中に埋め込みｐウェル１３を形成し、その埋め込みｐウェル１３上にリング状ゲート電極１４を形成し、更にｐウェル１３の表面にｎ+型のドレイン拡散層１５をゲート電極１４の外周部を取り囲むように形成すると共に、リング状ゲート電極１４の中心部にｎ+型のソース拡散層１６を形成し、リング状ＭＯＳＦＥＴとする。
【００１１】
そのリング状ＭＯＳＦＥＴのドレイン拡散層１５の下部にある埋め込みｐウェル１３を埋め込みフォトダイオードとする。そのうえでＭＯＳＦＥＴの埋め込みｐウェル１３内で、かつ、ソース拡散層１６の近傍に、ｐ型不純物濃度を高めた高濃度埋込層であるｐ+領域（キャリアポケット）１７を形成する。このようにすると、埋め込みｐウェル１３内ではこのキャリアポケット１７が最もポテンシャルが低くなるため、入射光によりドレイン拡散層１５の下部の埋め込みフォトダイオードで発生したホールは、埋め込みｐウェル１３内を移動して、キャリアポケット１７に集中する。その結果、ソース近傍の電位が上昇し、ＭＯＳＦＥＴのしきい値が下がるので、そのしきい値変化が信号となる。キャリアポケット１７に集まったホールは、信号が読み出された後、ソース電極配線１８とゲート電極配線１９に高電圧をかけることにより、基板側に排出される。
【００１２】
このように、この従来の固体撮像素子では、入射光により発生した電荷が雑音の発生し易い基板表面を通らず、すべて埋め込みｐウェル１３という基板内を移動するので、雑音が低いという特徴がある。また、発生した電荷がソース拡散層１６の近傍に集中するので、電荷−電圧の変換効率が高くなるという特徴がある。
【００１３】
さて、上記の特許文献１及び特許文献２記載の固体撮像素子は、撮像方式で分類すると、ローリング・シャッタと呼ばれる撮像方式である。ローリング・シャッタとは、水平方向の複数の画素からなる行毎に、あるいは画素毎に撮像時間がずれている方式で、このような撮像方式では動いている物体の撮影時や、カメラの方向を動かした時に、撮影している画像が歪むという問題がある。このため、一括シャッタと呼ばれる、全画素で時間情報が揃った撮像方式が望ましい。ＣＣＤの場合、全画素で一斉にフォトダイオードの電荷をＣＣＤ転送路に転送するので、一括シャッタが達成されている。
【００１４】
リング状ゲート電極を使った固体撮像素子で、一括シャッタを実現した固体撮像素子も従来開示されている（例えば、特許文献３参照）。図３９はこの特許文献３記載の従来の固体撮像素子の一例の構造断面図を示す。同図において、ｐ型の基板２１上にｎ型の半導体領域（ｎウェル）２２が形成され、半導体領域２２の単位画素を構成する一部上にｐ型半導体領域２３が形成され、そのｐ型半導体領域２３の上に高濃度のｎ型半導体領域２４が形成され、これらｎ+半導体領域２４、ｐ型半導体領域２３及びｎ型半導体領域（ｎウェル）２２にて受光部（いわゆるフォトダイオードセンサ）が形成される。ｐ型半導体領域２３は、光電変換によって発生した信号電荷が蓄積される領域に相当する。
【００１５】
また、ｎ型半導体領域２２の単位画素を構成する部分にｐ型半導体領域２５が形成され、このｐ型半導体領域２５の表面にゲート絶縁膜２６を介して、平面がリング状のゲート電極２７ａが形成されると共に、リング状のゲート電極２７ａの内側及び外側に対応するｐ型半導体領域２５にｎ型のソース領域２８及びドレイン領域２９が形成される。これにより、ゲート電極２７ａの直下のｐ型半導体領域２５を信号電荷蓄積部とする読み出し用のＭＯＳトランジスタが形成される。更に、受光部と読み出し用のＭＯＳトランジスタの間のｎ型半導体領域２４上に、ゲート絶縁膜２６を介して転送ゲート電極２７ｂが形成される。また、ソース領域２８上にはゲート絶縁膜２６を介してソース電極３０が形成される。
【００１６】
この従来の固体撮像素子では、受光部である埋め込みフォトダイオードとリング状ゲート電極２７ａの間に転送ゲート電極２７ｂを１つ追加し、受光部で光電変換してｐ型半導体領域２３に蓄積された信号電荷を、転送ゲート電極２７ｂによりリング状ゲート電極２７ａ下のｐ型半導体領域２５に全画素一斉に電荷転送を行い、一括シャッタを実現するものである。この従来の固体撮像素子は、ゲート電極２７ａの下に埋め込みでないｐ型半導体領域２５を全面に持っているという点で、従来のＣＭＤと同じである。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開昭６０−２０６０６３号公報
【特許文献２】特開平１１−１９５７７８号公報
【特許文献３】特開平１０−４１４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかるに、従来のリング状ゲート電極を有する固体撮像素子には以下の課題がある。特許文献２記載の図３８に示した従来の固体撮像素子では、埋め込みのｐウェル１３内にさらにｐ+領域を設けキャリアポケット１７とするため、必然的にｐ+領域は濃度がかなり高くなってしまう。この結果、キャリアポケット１７の電荷をリセットする時にかける電圧が、例えば、７Ｖ〜８Ｖという高電圧が必要になる。このように高い電圧をかけなければならないので、消費電力が大きくなり、昇圧回路を備えなければならないという問題がある。
【００１９】
このリセット電圧を下げるためには、キャリアポケット１７のｐ+濃度を下げればよいが、埋め込みｐウェル１３の濃度よりも下げることは原理的にできず、またｐウェル１３の濃度よりも十分濃度が高くないと電荷集中の効果が少なくなるので、その濃度設定の範囲には限界がある。
【００２０】
一方、一括シャッタ実現のためには、特許文献３記載の図３９に示した固体撮像素子のように、転送用のゲート電極を１つ設けるのがよいが、リング状ゲート電極２７ａを持つトランジスタの構造が、従来のＣＭＤと同じで、ｐ型半導体領域２５がリング状ゲート電極２７ａの下全面にあり、電荷のソースへの集中が行われていないので、電荷から電圧への変換率が低いという問題がある。
【００２１】
本発明は上記の点に鑑みなされたもので、低い電圧でリング状ゲート電極下に蓄積された電荷を基板に排出し得、かつ、一括シャッタも実現し得る固体撮像素子及びその固体撮像素子を高精度に製造する製造方法を提供することを目的とする。
【００２２】
本発明の他の目的は、リング状ゲート電極下のゲート絶縁膜界面で発生するノイズを抑制し得る固体撮像素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記の目的を達成するため、本発明の固体撮像素子は、入射光を電荷に変換して蓄積するフォトダイオードと、フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタと、転送ゲートトランジスタにより転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタと、を含む単位画素が規則的に複数配列されており、
フォトダイオードは、第１導電型の基板上に設けられた第２導電型のウェルに形成され、入射光を電荷に変換して蓄積する第１導電型の光電変換領域を備え、信号出力用トランジスタは、ウェル上に絶縁膜を介して形成されたリング状ゲート電極と、ウェルの、リング状ゲート電極の中央開口部に対応する領域に形成された第２導電型のソース領域と、ソース領域の周囲にリング状ゲート電極の外周に達しないようにウェルに接触して形成され、光電変換領域から転送された電荷を蓄積する第１導電型のソース近傍領域と、を備え、転送ゲートトランジスタは、リング状ゲート電極と光電変換領域との間のウェル上に絶縁膜を介して形成され、光電変換領域に蓄積された電荷をソース近傍領域に転送するための転送ゲート電極を備え、信号出力用トランジスタは、ウェルの表面の、リング状ゲート電極と転送ゲート電極に対応する領域とは異なる領域の少なくとも一部に設けられ、ウェルよりも高濃度の不純物濃度を有する第２導電型のドレイン領域を、さらに備え、ソース近傍領域内のソース領域の近傍位置に、ソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の高濃度領域が形成されていることを特徴とする。
【００２４】
また、上記の目的を達成するため、本発明の固体撮像素子の製造方法は、第１導電型の基板上に、リング状ゲート電極を有する信号出力用トランジスタとフォトダイオードとを含む単位画素が規則的に複数配列された固体撮像素子の製造方法において、基板の表面に設けられた第２導電型のウェルの所定位置に第１導電型のソース近傍領域を形成する第１のステップと、ウェル上に、リング状ゲート電極を、その中心開口部がソース近傍領域の上方に位置するように、絶縁膜を介して形成する第２のステップと、リング状ゲート電極をマスクとして、ソース近傍領域内に第２導電型の不純物を注入し、ソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の第１の高濃度領域を形成する第３のステップと、リング状ゲート電極をマスクとして、第１の高濃度領域内に第２導電型の不純物を注入して、第１の高濃度領域の表面に第２導電型の表面層を形成する第４のステップと、第４のステップに続いて、リング状ゲート電極の中央開口部の内壁にサイドスペーサを形成する第５のステップと、リング状ゲート電極及びサイドスペーサをマスクとして、表面層及び第１の高濃度領域に第２導電型の不純物を注入して、ソース近傍領域内に、第２導電型のソース領域を形成すると共にソース領域を取り囲むようにソース近傍領域よりも高濃度の不純物濃度を有する第１導電型の第２の高濃度領域を形成する第６のステップとを含むことを特徴とする。この発明では、リング状ゲート電極によるセルファラインで信号出力用トランジスタの第２導電型のソース領域をソース近傍領域内に設けることができる。
【発明の効果】
【００２５】
本発明によれば、一括シャッタを実現できると同時に、第１導電型の領域自体がソース近傍しかなく、この第１導電型のソース近傍領域の濃度を低くすることができるため、低い電圧でリング状ゲート電極下のソース近傍領域に蓄積された電荷を基板に排出できる。
【００２６】
また、本発明によれば、リング状ゲート電極によるセルフアラインで光信号出力用トランジスタの第２の導電型のソース領域をソース近傍領域内に設けることができるため、マスクを用いてソース近傍領域とソース領域を形成するよりも、画素毎の特性ばらつきを大幅に少なくした高精度の固体撮像素子を製造することができる。また、本発明によれば、リング状ゲート電極下のゲート絶縁膜界面で発生するノイズを抑制し得る固体撮像素子を製造できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の固体撮像素子の第１の実施の形態の上面図とＸ−Ｘ’線に沿う縦断面図である。
【図２】本発明の固体撮像素子の一実施の形態の画素構造と撮像素子全体の構造を示す図である。
【図３】本発明の固体撮像素子の駆動方法の一実施の形態のタイミングチャートである。
【図４】図２の実施の形態の動作説明用ポテンシャル概念図（その１）である。
【図５】図２の実施の形態の動作説明用ポテンシャル概念図（その２）である。
【図６】図２の実施の形態中の画素の一例の等価回路図である。
【図７】本発明においてソース近傍ｐ型領域を単一濃度で設計した例である。
【図８】図７のポテンシャルプロファイル計算例を示す図である。
【図９】図８のＺＡ−ＺＡ’線に沿うポテンシャル断面図である。
【図１０】本発明における電荷排出時のポテンシャルの一例を示す図である。
【図１１】図１０のＺＢ−ＺＢ’線に沿うポテンシャル断面図である。
【図１２】本発明におけるリング状ゲート電極下の空乏層の様子の一例を示す概念図である。
【図１３】本発明の固体撮像素子の第２の実施の形態の構造断面図である。
【図１４】本発明の固体撮像素子の第３の実施の形態の構造断面図である。
【図１５】本発明の固体撮像素子の第４の実施の形態の構造断面図である。
【図１６】本発明の固体撮像素子の第５の実施の形態の構造断面図である。
【図１７】本発明の固体撮像素子の一実施の形態の製造方法の各工程の素子断面図（その１）である。
【図１８】本発明の固体撮像素子の一実施の形態の製造方法の各工程の素子断面図（その２）である。
【図１９】本発明の固体撮像素子の第６の実施の形態の構造断面図である。
【図２０】本発明の固体撮像素子の第７の実施の形態の構造断面図である。
【図２１】本発明の固体撮像素子の第８の実施の形態の構造断面図である。
【図２２】本発明の固体撮像素子の第５の実施の形態と第７の実施の形態を組み合わせた第９の実施の形態の構造断面図である。
【図２３】本発明の固体撮像素子の第５の実施の形態と第８の実施の形態を組み合わせた第１０の実施の形態の構造断面図である。
【図２４】本発明の固体撮像素子の駆動方法の他の実施の形態のタイミングチャートである。
【図２５】ソース電極配線をフローティングにした時のリング状ゲートＭＯＳＦＥＴのリセット電位とソース電位との関係の一例を示す図である。
【図２６】本発明の固体撮像素子の駆動方法の他の実施の形態の動作説明用タイミングチャートである。
【図２７】本発明の固体撮像素子の第１１の実施の形態の上面図とＺＣ−ＺＣ’線に沿う縦断面図である。
【図２８】図２７の実施の形態の画素構造と撮像素子全体の構造を示す図である。
【図２９】図２８の実施の形態の動作説明用タイミングチャートである。
【図３０】本発明の固体撮像素子の第１２の実施の形態の上面図とＺＤ−ＺＤ’線に沿う縦断面図である。
【図３１】図３０（Ｂ）のＺＥ−ＺＥ’線に沿う断面における基板深さ方向とポテンシャルの関係を示す図である。
【図３２】図３０の実施の形態の画素構造と撮像素子全体の構造を示す図である。
【図３３】図３２の実施の形態の動作説明用タイミングチャートである。
【図３４】本発明の固体撮像素子の第１３の実施の形態の上面図とＺＦ−ＺＦ’線に沿う縦断面図である。
【図３５】本発明の固体撮像素子の第１４の実施の形態の動作説明用タイミングチャートである。
【図３６】本発明の固体撮像素子の第１５の実施の形態の動作説明用タイミングチャートである。
【図３７】従来の固体撮像素子の一例の構造断面図である。
【図３８】従来の固体撮像素子の他の例の構造断面図である。
【図３９】従来の固体撮像素子の更に他の例の構造断面図である。
【発明を実施するための形態】
【００２８】
次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像素子の第１の実施の形態の上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子は、ｐ+型基板３１上にｐ-型エピタキシャル層３２を成長し、このエピタキシャル層３２の表面にｎウェル３３がある。ｎウェル３３上にはゲート酸化膜３４を挟んで第１のゲート電極である平面形状がリング状のゲート電極３５が形成されている。
【００２９】
リング状ゲート電極３５の中心部に対応したｎウェル３３の表面にはｎ+型のソース領域３６が形成されており、そのソース領域３６に隣接してソース近傍ｐ型領域３７が形成され、更にソース領域３６とソース近傍ｐ型領域３７の外側の離間した位置にはｎ+型のドレイン領域３８が形成されている。更に、ドレイン領域３８の下のｎウェル３３中には埋め込みのｐ-型領域３９がある。この埋め込みのｐ-型領域３９とドレイン領域３８は、図１（Ａ）に示す埋め込みフォトダイオード４０を構成している。
【００３０】
埋め込みフォトダイオード４０とリング状ゲート電極３５との間には、第２のゲート電極である転送ゲート電極４１がある。ドレイン領域３８、リング状ゲート電極３５、ソース領域３６、転送ゲート電極４１には、それぞれメタル配線４２、４３、４４、４５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜４６が形成されており、その遮光膜４６の埋め込みフォトダイオード４０に対応した位置には開口部４７が穿設されている。この遮光膜４６は金属、あるいは有機膜等で形成される。光は、開口部４７を通して埋め込みフォトダイオード４０に達して光電変換される。
【００３１】
本実施の形態と図２２及び図２３に示した従来の固体撮像素子との構造上の大きな違いは、従来の固体撮像素子がリング状ゲート電極の下全面にｐ型領域１３、２５が存在していたのに対して、本実施の形態ではソース領域３６の近傍にのみｐ型領域３７があり、リング状ゲート電極３５下の他の領域はｎ型（ｎウェル）３３になっていることである。
【００３２】
このような構造における、デザイン上の優位性は次のように説明できる。図２２に示した従来の固体撮像素子では、電荷をソース近傍に集中させるために、ｐウェル１３中にさらに濃いｐ+領域のキャリアポケット１７を作っていた。これに対し、本実施の形態では最初からｐ型領域自体が３７で示すようにソース領域３６の近傍しか存在しないために、このソース近傍ｐ型領域３７の濃度を低くすることができる。この結果、ソース近傍ｐ型領域３７に蓄積されているホール（電荷）を基板に排出するためのリセット電圧を低くすることができる。なお、図２３に示した従来の固体撮像素子では最初からソース近傍へ電荷を集中させるという発想はない。
【００３３】
次に、本発明の一実施の形態の画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域５１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素５２を代表として等価回路で表現している。この画素５２は、リング状ゲートＭＯＳＦＥＴ５３と、フォトダイオード５４と、転送ゲートＭＯＳＦＥＴ５５とからなり、リング状ゲートＭＯＳＦＥＴ５３のドレインがフォトダイオード５４のｎ側端子とドレイン電極配線５６（図１の４２に相当）に接続され、転送ゲートＭＯＳＦＥＴ５５のソースがフォトダイオード５４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ５３のバックゲートに接続されている。
【００３４】
なお、上記のリング状ゲートＭＯＳＦＥＴ５３は、図１（Ｂ）ではリング状ゲート電極３５直下のソース近傍ｐ型領域３７をゲート領域とし、ｎ+型のソース領域３６及びｎ+型のドレイン領域３８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ５５は、図１（Ｂ）では転送ゲート電極４１直下のｎウェル３３をゲート領域、フォトダイオード４０の埋め込みのｐ-型領域３９をソース領域、ソース近傍ｐ型領域３７をドレインとするｐチャネルＭＯＳＦＥＴである。リング状ゲートＭＯＳＦＥＴ５３は、転送ゲートＭＯＳＦＥＴ５５により転送されてソース近傍ｐ型領域３７に蓄積された電荷による電位変化を、しきい値の変化として信号を出力する信号出力用トランジスタを構成している。
【００３５】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路５７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ５８に供給される。垂直シフトレジスタ５８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００３６】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ５８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線５９を介してリング状ゲート電位制御回路６０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線６１を介して転送ゲート電位制御回路６２に接続され、各画素のドレイン電極は、ドレイン電極配線５６を介してドレイン電位制御回路６３に接続されている。上記の各制御回路６０、６２、６３には垂直シフトレジスタ５８の出力信号が供給される。
【００３７】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路６３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ５８の両方と接続して表現している。
【００３８】
画素５２のリング状ゲートＭＯＳＦＥＴ５３のソース電極は、ソース電極配線６４（図１の４４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路６５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路６６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００３９】
信号読み出し回路６６は次のように構成されている。画素５２の出力はリング状ゲートＭＯＳＦＥＴ５３のソースから行われ、出力線６４には負荷、例えば電流源６７が繋がっている。従って、ソースフォロア回路となっている。電流源６７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ６８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ６８から出力するようになっている。
【００４０】
この信号読み出し回路６６はＣＤＳ回路と呼ばれ、図２に描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路６６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ６９から出力される信号によりスイッチング制御される。
【００４１】
次に、図２に示す実施の形態の固体撮像素子の駆動方法について、図３のタイミングチャートと、それぞれの素子のポテンシャル状態を示す図４及び図５と共に説明する。なお、図４（Ａ）は図１（Ｂ）と同一の本実施の形態の１画素の構造断面図を示し、同一構成部分には同一符号を付し、その説明を省略する。
【００４２】
まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の４０、図２の５４等）に光が入り、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域３９に図４（Ｂ）に示すようにホール７１が蓄積される。このとき転送ゲート電極４１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ５５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に行われている。
【００４３】
続く図３（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図１（Ａ）の４０、図２の５４等）からリング状ゲート電極（図１、図４（Ａ）の３５）の下のソース近傍ｐ型領域（図１、図４（Ａ）の３７）にホールを転送することである。そのため、図３（Ｂ）に示すように転送ゲート電位制御回路６２から出力される転送ゲート制御信号により、転送ゲート電極（図１、図４（Ａ）の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ５５がオン状態になる。
【００４４】
この電位Ｌｏｗ２はリング状ゲート電位制御回路６０から出力される図３（Ｃ）に示すリング状ゲートＭＯＳＦＥＴ５３のリング状ゲート電極３５に印加される制御信号の電位Ｌｏｗ１よりも高い電位とし、図４（Ｃ）に示すように転送ゲート電極４１とリング状ゲート電極３５の下でポテンシャルの勾配を設ける。なお、リング状ゲート電位Ｌｏｗ１は０Ｖでもよいが、０Ｖよりも高い別の値でもよい。
【００４５】
一方、ソース電位制御回路６５からスイッチＳＷ１を介してソース電極配線６４からリング状ゲートＭＯＳＦＥＴ５３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１（Ｓ１＞Ｌｏｗ１）にして、リング状ゲートＭＯＳＦＥＴ５３がオフになり電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール７１）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００４６】
図１（Ｂ）及び図４（Ａ）に示すリング状ゲート電極３５の下の領域で、ソース近傍ｐ型領域３７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホール７１は図４（Ｃ）に７２で示すようにソース近傍ｐ型領域３７に達し、そこに蓄積される。ホール７２が蓄積された結果、ソース近傍ｐ型領域３７の電位が上昇する。
【００４７】
続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極がＶｄｄになり、転送ゲートＭＯＳＦＥＴ５５がオフになる。これにより、再び埋め込みフォトダイオード（図１（Ａ）の４０、図２の５４等）では光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域３９に図４（Ｄ）に示すようにホール７３が蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００４８】
一方、読み出し操作は行単位で順番に行われるので、自分の行の順番が来るまで、リング状ゲート電極の電位は図３（Ｃ）に示すようにＬｏｗの状態で、図４（Ｄ）に示すようにソース近傍ｐ型領域３７にホール７２を蓄積したまま待機する。なお、０（ＧＮＤ）≦Ｌｏｗ≦Ｌｏｗ１である。
【００４９】
続く図３（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素５２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域３７にホール７２を蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ５８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路６０から出力される制御信号によりリング状ゲート電極３５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５０】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、ＭＯＳＦＥＴ５３のソースに接続されたソースフォロア回路が働き、ＭＯＳＦＥＴ５３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはホールがある状態でのＭＯＳＦＥＴ５３のしきい値電圧である。
【００５１】
このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。図５（Ａ）はこの期間（４）におけるポテンシャルの状態を示す。この期間（４）では光電変換効果によりフォトダイオードの埋め込みｐ-型領域３９に蓄積されるホールが図５（Ａ）に７４で示すように期間（３）よりも増加している。
【００５２】
続く図３（５）に示す期間では、リング状ゲート電位制御回路６０から出力される制御信号によりリング状ゲート電極３５の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路６５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００５３】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。また、ＭＯＳＦＥＴ５３がオンして電流が流れないような電位設定にすることが望ましい。この結果、図５（Ｂ）に７５で示すように、ソース近傍ｐ型領域３７のポテンシャルが上昇し、ｎウェル３３のバリアを越えてホールがエピタキシャル層３２に排出される。なお、図５（Ｂ）はＨｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとして図示している。また、この期間（５）でも光電変換効果によりフォトダイオードの埋め込みｐ-型領域３９に蓄積されるホールが図５（Ｂ）に７６で示すように期間（４）よりも増加している。
【００５４】
続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて図５（Ｃ）に示すように、ソース近傍ｐ型領域３７にはホールが存在しないので、ＭＯＳＦＥＴ５３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０とはホールがない状態でのしきい値電圧である。
【００５５】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ６８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ６８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ６９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ６８からのホール電荷によるしきい値変化分が画素５２の出力信号Ｖｏｕｔとして出力される。
【００５６】
続いて、図３に（７）で示す期間では、再びリング状ゲート電極３５の電位を図３（Ｃ）、図５（Ｄ）に７８でそれぞれ示すようにＬｏｗにし、ソース近傍ｐ型領域３７にはホールがない状態で、全ての行の信号処理が終了するまで待機する。この期間（７）でも引き続きフォトダイオードに図５（Ｄ）に７９で示すように光電変換効果によるホールの蓄積が進行する。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｇ）に示す出力信号が読み出される。
【００５７】
なお、図４（Ｃ）に示す転送時のポテンシャルの概念図と図２に示した画素５２の回路図とを比較して分かるように、図２の画素５２の回路構成は簡略化して示してある。画素５２の回路は、厳密には図６に示すように、転送ゲートＭＯＳＦＥＴ５５のソースとリング状ゲートＭＯＳＦＥＴ５３のバックゲートとの間に、リング状ゲート電極配線５９と転送ゲート電極配線６１の各電位に連動したスイッチ７０が設けられる構成である。このスイッチ７０は、リング状ゲート電極配線５９の電位Ｌｏｗ１と、転送ゲート電極配線６１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。
【００５８】
このスイッチ７０を設けることにより、図４（Ｃ）に示したリング状ゲート電極３５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極４１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極３５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域３７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路６０、６２等により常に満たされているので、図２ではこのスイッチ７０を省略して図示している。
【００５９】
次に、本発明と従来例との違いをはっきり表す設計例について説明する。図２２に示した従来の固体撮像素子では、埋め込みｐウェル１３の中にｐ+領域（キャリアポケット１７）を作っていたために、ｐウェル１３内で濃度差が必ず存在している。これに対し、本実施の形態の場合、ソース近傍ｐ型領域３７を単一の濃度として設計することもできる。
例えば、このソース近傍ｐ型領域３７を５Ｅ１６ｃｍ-３と一定にすることもできる。
【００６０】
設計例を図７に示す。図７は計算の簡単のため、図１のうち、転送ゲート電極を含まないＹ−Ｙ’線に沿う断面を想定している。図７中、図１（Ｂ）と同一構成部分には同一符号を付してある。図７において、リング状ゲート電極３５は幅が１μｍで直径０.３μｍの開口部を中心に有する。また、ソース近傍ｐ型領域３７は幅が０.９μｍで濃度が５Ｅ１６ｃｍ-3であり、ｎウェル３３の表面から０.０２μｍから０.２５μｍの範囲の深さに形成されている。ソース領域３６とドレイン領域３７は、それぞれ濃度が１Ｅ２０ｃｍ-3であり、ｎウェル３３の表面から深さ０.１μｍまでの範囲に形成されている。
【００６１】
図８は、この構造の固体撮像素子の図７に一点鎖線Iで示す範囲内について、ソース領域３６の電位１Ｖ、リング状ゲート電極３５の電位０Ｖ、ドレイン領域３８の電位３Ｖでシミュレーションした時のポテンシャル図を示す。図８に示すように、ソース近傍ｐ型領域３７内にポテンシャルの低い部分ができることがわかる。図９は図８のＺＡ−ＺＡ’断面を示す。図９によりポテンシャルの縦方向の形状が分かる。ホールは最もポテンシャルの低いところに集まるので、図８及び図９からこの電圧状態でリング状ゲート電極３５の下にホールが転送されてきた場合、確実にポテンシャルの底にホールが集まり、蓄積されることが理解できる。
【００６２】
次に、リング状ゲート電極３５とソース領域３６の電位をドレイン領域３８の電位と同じ３Ｖにしてシミュレーションして得たポテンシャル図を図１０に示す。また、図１０のＺＢ−ＺＢ’断面のポテンシャル図を図１１に示す。図１０及び図１１から分かるように、ポテンシャルの底は消滅し、リング状ゲート電極３５の下からＰ+基板３１まで窪みのない滑らかなスロープを形成している。従って、ポテンシャルの底に蓄積されたホールは、３Ｖという極めて低い電圧で、確実にｐ+基板３１に排出されることが確認できる。これはソース近傍ｐ型領域３７の濃度を下げることができるからである。
【００６３】
図７〜図１１で図２２に示した従来の固体撮像素子では不可能な、このような単一濃度のソース近傍ｐ型領域３７の設計が可能であることを示せた。なお、この例は、ソース近傍ｐ型領域３７が単一濃度でなければならないと主張しているものではない。ソース近傍ｐ型領域３７内で濃度分布を持たせてもよい。
【００６４】
次に、リング状ゲート電極下におけるｐ型領域以外のｎウェルの意味について説明する。本発明は、ソース近傍ｐ型領域に蓄積されたホールにより、ソース近傍ｐ型領域のポテンシャルが変化し、これをしきい値電圧の変化として読み出すことを原理としている。従って、ソース近傍ｐ型領域とソース電極、リング状ゲート電極との容量を大きくして、その他の電極、ドレイン電極、転送ゲート電極との容量を小さくした方が、その効果が大きい。
【００６５】
まず、ソース近傍ｐ型領域３７と転送ゲート電極４１との間の容量であるが、両者間の距離は元々離れているので、容量は小さい。一方、ｎウェル３３はドレイン領域３８と接続しているので、ｎウェル３３の電位はＶｄｄとなる。ｎウェル３３は直接ソース近傍ｐ型領域３７に接しているので、何もしなければ、ソース近傍ｐ型領域３７とドレイン領域３８との間の容量は大きくなる。
【００６６】
そこで、リング状ゲート電極３５の下のｎウェル領域は濃度の低いｎ-型としておき、容易に空乏層が広がるようにしておく。この様子は例えば図８でも分かるが、改めて概念図を図１２に示す。図１２において、リング状ゲート電極３５をｎウェル３３の電源電圧以下にすると、リング状ゲート電極３５の下のｎ-領域（ｎウェル３３）は容易に空乏化する。従って、信号読み出し時に、例えば電源電圧Ｖｄｄを３.３Ｖ、読み出し時のリング状ゲート電極３５の電位Ｖｇ１を１.５Ｖなどとすると、図１２に空乏層端８１として示すように、確実にｎ-領域（ｎウェル３３）は空乏化する。このように、ソース近傍ｐ型領域３７とドレイン領域３８との間に空乏層が広がると、両者の容量は非常に小さくなる。
【００６７】
従って、ソース近傍ｐ型領域３７に蓄えられたホールの影響は、ソース領域３６やリング状ゲート電極３５に対する影響が支配的になり、より信号出力が大きくなることになるという効果がある。図１２に示すソース近傍ｐ型領域３７とドレイン領域３８の間の距離ｄ１、ｄ２をどの程度に設定するかは、両者の容量をどの程度に設定するかで決める。なお、図１の構造の細かな構造の違いにより、特徴の異なる素子を作ることが可能である。
【００６８】
次に、本発明の固体撮像素子の第２の実施の形態について説明する。図１３は本発明になる固体撮像素子の第２の実施の形態の構造断面図を示す。同図中、図１（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図１３に示す第２の実施の形態は、ソース近傍ｐ型領域３７内の更にソース領域３６に近い領域に、平面形状がリング状のｐ+型領域８２を形成したことを特徴とする。このようにすることにより、第１の実施の形態よりも電荷がｐ+型領域８２に集中するので、更に感度を上げることができる。
【００６９】
次に、本発明の固体撮像素子の第３の実施の形態について説明する。図１４は本発明になる固体撮像素子の第３の実施の形態の構造断面図を示す。同図中、図１（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図１４に示す第３の実施の形態は、ソース近傍ｐ型領域８３がゲート酸化膜３４に直接接している部分があることが特徴である。本実施の形態では、埋め込み構造にしなくてもよいので、構造が簡単になり、作り易くなるというメリットがある。
【００７０】
一方、デメリットとしては、ゲート酸化膜３４からの暗電流による雑音の影響を受け易いということがある。このデメリットはゲート酸化膜３４に接している面積に比例するので、接している面積を十分小さくすることにより、デメリットを小さくし、メリットの方が大きくなるようにできる。
【００７１】
次に、本発明の固体撮像素子の第４の実施の形態について説明する。図１５は本発明になる固体撮像素子の第４の実施の形態の構造断面図を示す。同図中、図１（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図１５に示す第４の実施の形態は、第２の実施の形態と第３の実施の形態を組み合わせた形状をしており、ソース近傍ｐ+型領域８３内に平面形状がリング状のｐ+型領域８２が設けられている。この第４の実施の形態では、ｐ+型領域８２が埋め込み構造になっているが、周辺のソース近傍ｐ型領域８３の一部はゲート酸化膜３４に接している。これはやや構造が複雑になってしまうが、第２の実施の形態と第３の実施の形態の長所を取り入れた構造である。
【００７２】
次に、本発明の固体撮像素子の第５の実施の形態について説明する。図１６は本発明になる固体撮像素子の第５の実施の形態の構造断面図を示す。同図中、図１５と同一構成部分には同一符号を付し、その説明を省略する。図１６に示す第５の実施の形態は、第４の実施の形態を作り易くしたもので、第４の実施の形態との大きな違いは、ソース近傍ｐ型領域８３内のｐ+型領域８４がリング状ゲート電極３５の下になく、内側にあることである。
【００７３】
このようにすると、後述するように、ｐ+型領域８４をリング状ゲート電極３５によるセルフアラインで作ることができ、マスクを使ってｐ+型領域８４を作るよりも格段に面積ばらつきが少なくなり、画素毎の特性ばらつきを小さくできる。
【００７４】
次に、本発明になる固体撮像素子の一実施の形態の製造方法について図１７及び図１８の各工程の素子断面図と共に説明する。この製造方法は、図１６に示した第５の実施の形態の固体撮像素子の製造方法である。なお、説明の簡単のため、ソース近傍のみの作り方を示し、既にｎウェル３３が形成されているものとする。
【００７５】
まず、図１７（Ａ）に示すように、ｎウェル３３の表面全面に酸化膜８７を形成し、更にフォトプロセスによりｎウェル３３内のソース近傍ｐ型領域８３を作る部分を除いたレジスト８８を酸化膜８７上に形成した後、レジスト８８をマスクとしたイオン注入法を適用して酸化膜８７を通してｎウェル３３中にｐ型不純物であるボロンを、例えば、加速エネルギー５０〜１５０ｋｅＶ、ドーズ量５Ｅ１１〜５Ｅ１２ｃｍ-2の条件で注入してソース近傍ｐ型領域８３を作る。
【００７６】
続いて、図１７（Ａ）の基板表面酸化膜８７をレジスト８８と共に除去して図１７（Ｂ）に示すように、新たにゲート酸化膜３４を例えば、７〜１８ｎｍの厚さに形成し、その上にリング状ゲート電極３５を例えば、０.２〜０.５μｍの厚さに既知の方法で形成する。続いて、図１７（Ｃ）に示すように、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ｎウェル３３中の図１７（Ａ）よりも浅いところにボロンを、例えば、加速エネルギー１０〜５０ｋｅＶ、ドーズ量１Ｅ１２〜２Ｅ１３ｃｍ-2の条件で注入して、ｐ+領域８９を形成する。
【００７７】
次に、図１８（Ａ）に示すように、同じくリング状ゲート電極３５をマスクとしたイオン注入法を適用して、ｐ+領域８９中の浅い基板表面にｎ型不純物であるひ素を、例えば、加速エネルギー１０〜５０ｋｅＶ、ドーズ量１Ｅ１２〜２Ｅ１３ｃｍ-2の条件で注入して、表面ｎ+層９０を形成する。続いて、図１８（Ｂ）に示すように、リング状ゲート電極３５の開口部の内壁に、例えば、０.１〜０.４μｍの幅のＬＤＤサイドスペーサ９１を公知の方法により形成する。
【００７８】
そして、最後に図１８（Ｃ）に示すように、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ＬＤＤサイドスペーサ９１を通して表面ｎ+層９０及びｐ+型領域８９内にｎ型不純物であるひ素を高濃度で例えば、加速エネルギー２０〜１００ｋｅＶ、ドーズ量５Ｅ１４〜５Ｅ１５ｃｍ-2の条件で注入し、ｎ+型のソース領域３６を形成する。このソース領域３６の形成に伴いリング状のｐ+型領域８４が残る。以上のように、ゲート電極３５とＬＤＤサイドスペーサ９１のセルフアラインでｎ+型のソース領域３６とｐ+型領域８４を形成できるので、非常に高精度の製造が可能となる。
【００７９】
次に、本発明の固体撮像素子の第６の実施の形態について説明する。図１９は、本発明になる固体撮像素子の第６の実施の形態の構造断面図を示す。同図中、図１（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図１９に示す第６の実施の形態は、第１の実施の形態に比べて、転送ゲート電極４１の下のｎウェル３３の表面の、ソース領域３６、ドレイン領域３８よりも浅い位置にｐ型不純物を導入して、ｐ-型しきい値調整層９４を形成した点に特徴がある。本実施の形態と後述する第７の実施の形態とは、特許請求の範囲の請求項２に対応した実施の形態である。
【００８０】
本実施の形態によれば、転送ゲートＭＯＳＦＥＴをオンとするしきい値電圧を可変にすることができ、転送ゲートＭＯＳＦＥＴをオンとする電圧設定の自由度を広げることができる。また、このように、ｎウェル３３の表面にｐ-型しきい値調整層９４を作ると、これはいわゆる埋め込みチャネルになり、電荷は基板表面ではなく、基板表面から少し離れた基板の内部を通ることになり、これは基板表面を通るよりもドリフト雑音が少なく都合がよい。
【００８１】
次に、本発明の固体撮像素子の第７の実施の形態について説明する。図２０は、本発明になる固体撮像素子の第７の実施の形態の構造断面図を示す。同図中、図１４と同一構成部分には同一符号を付し、その説明を省略する。図２０に示す第７の実施の形態は、第６の実施の形態と同じ理由で、転送ゲート電極４１の下だけでなく、リング状ゲート電極３５の下にもｎウェル３３の表面の、ソース領域３６、ドレイン領域３８よりも浅い位置にｐ型不純物を導入して、ｐ-型しきい値調整層９５を形成した点に特徴がある。このｐ-型しきい値調整層９５は、埋め込みチャネルを形成し、ソース近傍ｐ型領域８３に達するまでのドリフト雑音を減らすものである。
【００８２】
ところで、図１８に示すような構造では、リング状ゲート電極３５のうち、転送ゲート電極４１側とそうでないところで、不純物の配置の形状が異なるので、ポテンシャルの底近辺のポテンシャル形状が、転送ゲート電極４１側とそうでないところで異なってしまう可能性があり、問題である。
【００８３】
次に、本発明の固体撮像素子の第８の実施の形態について説明する。図２１は、本発明になる固体撮像素子の第８の実施の形態の構造断面図を示す。同図中、図２０と同一構成部分には同一符号を付し、その説明を省略する。図２１に示す第８の実施の形態は、リング状ゲート電極３５の全ての領域でソース領域３６、ドレイン領域３８よりも浅い位置にｐ型不純物を導入して、ｐ-型しきい値調整層９６を形成してバランスをよくしたものである。
【００８４】
このようにすると、一見、図３８及び図３９に示した従来の固体撮像素子と同じようにリング状ゲート電極下の全面がｐ型になってしまうので似ているが、これらと本実施の形態との違いは、そのｐ型の深さがソース、ドレインよりも浅くなっていることで、これにより従来例との区別がつく。
【００８５】
なお、第６、第７、第８の実施の形態は、そのソース近傍ｐ型領域３７、８３の構造は、図１９、図２０、図２１に示したものに限らず、第２乃至第５の実施の形態のどれでもよい。例えば、図１６に示した第５の実施の形態と第７の実施の形態の固体撮像素子を組み合わせた第９の実施の形態の固体撮像素子の構造断面図を図２２に示し、第５の実施の形態と第８の実施の形態の固体撮像素子を組み合わせた第１０の実施の形態の固体撮像素子の構造断面図を図２３に示す。
【００８６】
ところで、上記の実施の形態において、ソース近傍ｐ型領域３７のリセット方法は、図３等と共に説明したように、リング状ゲート電極３５、ソース電極配線４４をリセットできる電位に設定することで行っている。ところが、この方法では、列毎にソース電位をリセット電位Ｈｉｇｈｓに設定するためのソース電位制御回路が必要になり、回路構成が若干複雑になると共に、制御回路の面積も若干大きくなるという問題がある。
【００８７】
そこで、以下説明する他の実施の形態では、リセット方法を見直すことにより、回路構成を簡略化すると共にチップ面積を削減する。図２４は、本発明になる固体撮像素子の駆動方法の他の実施の形態のタイミングチャートを示す。同図中、図３と同一部分には同一符号を付してある。この実施の形態の固体撮像素子の構成は図２と同様であるが、その駆動方法が図３と異なる。すなわち、図２４と図３との違いは、期間（５）のホールの基板への排出、つまりリセット時のリセット動作にある。
【００８８】
まず、図２に示したｔ列目のスイッチＳＷ１が図２４（Ｉ）にローレベルで模式的に示すように期間（４）〜（６）の間継続してオフ状態とされる。また、ｔ列目のスイッチＳＷ２が図２４（Ｊ）にローレベルで模式的に示すように期間（５）でオフ状態とされる。従って、期間（５）では図２のｔ列目のソース電極配線６４は、ソース電位制御回路６５とも信号読み出し回路６６とも接続されておらず、全くのフローティング状態となっている。
【００８９】
この状態の期間（５）において、リング状ゲート電極配線５９の電位を図２４（Ｋ）に示すようにＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ５３がオン状態になり、そのドレイン電極からソース電極へ電流が流れ込み、ソース電位が上昇し、最終的には、図２４（Ｌ）に示すようにＨｉｇｈｓ’となる。このソース電位Ｈｉｇｈｓ’は、上記のリング状ゲート電極配線５９の電位Ｈｉｇｈ１により異なる。すなわち、リング状ゲートＭＯＳＦＥＴ５３のしきい値電圧をＶｔｈとすると、
Ｈｉｇｈ１≦Ｖｄｄ＋Ｖｔｈ  のとき、Ｈｉｇｈｓ’＝Ｈｉｇｈ１−Ｖｔｈ
Ｈｉｇｈ１＞Ｖｄｄ＋Ｖｔｈ  のとき、Ｈｉｇｈｓ’＝Ｖｄｄ
となる。
【００９０】
従って、リング状ゲートＭＯＳＦＥＴ５３のゲート電極に印加されるリセット電位Ｈｉｇｈ１と、リング状ゲートＭＯＳＦＥＴ５３のソース電位との関係は、ソース電極配線６４をフローティング状態としたときには図２５で示され、ソース電位Ｈｉｇｈｓ’はドレイン電位Ｖｄｄ以上にすることはできない。従って、ソース電位Ｈｉｇｈｓ’がＶｄｄ以下でソース近傍ｐ型領域３７のホールをリセットできるように設計しておく必要がある。本発明の固体撮像素子では、ソース近傍ｐ型領域３７のリセット電位Ｈｉｇｈ１を、図３８に示した従来の固体撮像素子に比べて下げることができるので、そのような設計を行うことは可能である。
【００９１】
なお、図２５ではしきい値電圧Ｖｔｈは変化しない定数として表現しているが、実際にはソース近傍ｐ型領域３７にホールがある場合のしきい値はＶｔｈ１であり、リセットした後では、ホールが無い場合のしきい値Ｖｔｈ０になる。Ｖｔｈ１＜Ｖｔｈ０なので、設計上のしきい値電圧はＶｔｈ０として行えばよい。
【００９２】
図１に示した固体撮像素子では、図２のソース電位制御回路６５からリング状ゲートＭＯＳＦＥＴ５３のリセット時のソース電位Ｈｉｇｈｓと、待機時の電位Ｓ１の２種類をリング状ゲートＭＯＳＦＥＴ５３のソース電極配線６４に供給する必要がある。
【００９３】
これに対し、本実施の形態では、リング状ゲートＭＯＳＦＥＴ５３のソース電極電位をフローティング状態としてからリング状ゲートＭＯＳＦＥＴ５３のゲート電極電位をＨｉｇｈ１としてオン状態（リセット状態）とすることにより、リング状ゲートＭＯＳＦＥＴ５３のソース電位がＨｉｇｈｓ’となるため、ソース電位Ｈｉｇｈｓ’はソース電位制御回路６５から出力する必要が無くなり、ソース電位制御回路６５は待機時の電位Ｓ１のみをソース電極配線６４に供給するだけでよく、ソース電位制御回路６５の構成がそれだけ簡単になる。また、ソース電位制御回路６５内の駆動トランジスタはかなりのチップ面積を必要とするが、ソース電位制御回路６５内の駆動トランジスタの削減によりチップ面積の削減ができる。
【００９４】
ところで、固体撮像素子の露光時間は可変にできる方がよい。そこで、次に、以上説明した本発明の各実施の形態の固体撮像素子を静止画の撮影に用いる場合の、露光時間の可変方法について、図２６のタイミングチャートと共に説明する。このタイミングチャートは図３に示したタイミングチャートと同様に、図２に示した回路の画素敷き詰め領域５１のｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素５２を読み出すものとして図示してある。
【００９５】
例えば、デジタル・スチル・カメラのシャッタが押されると、図２６（Ａ）に示すようにワンショットパルスのスタート信号が発生し、撮影と読み出しが行われる。まず、図２６（１）に示す期間では、フォトダイオード（図２の５４等）に余分な電荷があるかもしれないので、フォトダイオード（図２の５４等）の電荷を捨てる作業を行う。
【００９６】
そのため、まず、全画素の転送ゲート電極の電位を図２６（Ｂ）に示すようにＬｏｗ２にして転送ゲートＭＯＳＦＥＴ（図２の５５）をオンとし、全画素のリング状ゲート電極の電位を図２６（Ｃ）に示すようにＬｏｗ１にする。これにより、図４（Ｂ）に示したと同様に、全画素のフォトダイオードの電荷がソース近傍ｐ型領域（図１（Ｂ）の３７）に転送され、全画素のフォトダイオードの電荷が空になる。
【００９７】
続く図２６（２）に示す期間では、図２６（Ｂ）に示すように全画素の転送ゲート電極の電位がハイレベルのＶｄｄにされ、全画素の転送ゲートＭＯＳＦＥＴ（図２の５５等）がオフとされ、フォトダイオード（図２の５４等）は露光を開始し、光電変換によりホールがフォトダイオードに蓄積される。露光時間は可変であり、指定された時間だけ行う。
【００９８】
上記の転送ゲート電極の電位がＶｄｄにされてフォトダイオード（図２の５４等）が露光している間、リング状ゲート電極の電位は図２６（３）及び同図（Ｃ）に示すように、一旦Ｈｉｇｈ１にされ、全画素のリング状ゲートＭＯＳＦＥＴ（図２の５３等）のソース電極の電位は図２６（Ｄ）に示すようにＨｉｇｈｓになり、リング状ゲートＭＯＳＦＥＴ（図２の５３等）のソース近傍ｐ型領域に転送された、無駄な電荷を基板に排出する。これは、図５（Ｂ）に示した動作と同様である(ただし、この場合は全画素同時)。
【００９９】
排出が終わると、全画素のリング状ゲート電極の電位は図２６（Ｃ）に示すようにＬｏｗにされ、全画素のソース電極の電位は同図（Ｄ）に示すようにＳ１に戻り、待機状態となる。
【０１００】
指定された露光時間が経過して図２６（４）で示す期間になると、（１）の期間と同様に全画素の転送ゲート電極の電位が図２６（Ｂ）に示すようにＬｏｗ２にされると共に、リング状ゲート電極の電位がＬｏｗ１にされ、これにより、各画素のフォトダイオードの電荷が対応するリング状ゲートＭＯＳＦＥＴのソース近傍ｐ型領域に転送される。続いて、図２６（５）〜（９）で示す期間で画素信号の読み出しが行われる。なお、この画素信号の読み出し操作は、図３と同じなのでその説明を省略する。なお、図２６（Ｅ）、（Ｆ）、（Ｇ）は図２の垂直シフトレジスタ５８、水平シフトレジスタ６９、出力信号Ｖｏｕｔであり、また、図２６（Ｈ）〜（Ｐ）は図３（Ｈ）〜（Ｐ）と同様の信号を示す。
【０１０１】
上記の動作により、例えば、１万分の１秒という短い露光時間（ショート・シャツタ）から、２秒とか、５秒とか露光時間が長い場合（ロング・シャツタ）にも、静止画を撮影する場合には対応できる。これが静止画における露光時間の可変方法である。
【０１０２】
一方、動画の場合には、１秒間に３０枚とか、６０枚とかの画像枚数が決まっているので、最大の露光時間は、その撮影枚数によって決まる。例えば、１秒間に３０枚の画像で動画を構成するのなら、最大の露光時間を３０分の１秒よりも長くすることはできない。
従って、ロング・シャッタは実現できない。しかしながら、３０分の１秒以下のショート・シャッタが必要になる場合がある。例えば、走っている車など、速度の速い物体を撮影する場合に、短い露光時間で撮影すると画像がぶれないので、ショート・シャッタは有効である。
【０１０３】
ところが、図３のタイミングチャートを見て分かるように、動画撮影の場合は、画素信号の読み出し操作とフォトダイオードの電荷蓄積時間が重なっているために、読み出し操作が終わるまでは、静止画の場合のように、フォトダイオードの電荷をソース近傍ｐ型領域に排出できないので、露光時間を短くできない。従って、ショート・シャッタを実現するには、何らかの方法で、画素からの読み出し操作中に電荷を捨てる新たな仕組みが必要になる。
【０１０４】
図２７（Ａ）は上記の新たな仕組みを備えた本発明になる固体撮像素子の第１１の実施の形態の上面図、同図（Ｂ）は同図（Ａ）のＺＣ−ＺＣ’線に沿う縦断面図を示す。同図中、図１（Ａ）、（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図１に示した第１の実施の形態との違いは以下の通りである。
【０１０５】
図２７（Ａ）、（Ｂ）において、フォトダイオード４０の近傍で、ｎウェル３３の表面からｐ型基板３１の表面までの間にｐ+型領域１０１を形成する。そして、フォトダイオード４０のｐ-領域（すなわち、埋め込みｐ-型領域３９）とフォトダイオード４０近傍のｐ+型領域１０１の間に、ゲート酸化膜３４を挟んでゲート電極１０２を形成する。これにより、埋め込みｐ-型領域３９をソース領域、ｐ+型領域１０１をドレイン領域とし、ゲート電極１０２を備えたｐ型ＭＯＳＦＥＴであるフォトダイオード・リセットＭＯＳＦＥＴ（後述する図２８の１０４に相当）が形成される。ゲート電極１０２には図２７（Ｂ）に示すように、ゲート電極配線１０３が接続されている。
【０１０６】
次に、図２７に示す実施の形態の画素構造と撮像素子全体の構造について、電気回路で表現した図２８と共に説明する。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図２８に示す装置全体の構成は、図２の装置全体の構成図と比較して、画素の構造が図２７と共に説明したフォトダイオード・リセットＭＯＳＦＥＴ１０４が増え、それを制御するフォトダイオード・リセット・トランジスタ・ゲート電極制御回路（以下、ゲート電極制御回路と略す）１０５があり、ゲート電極配線１０６（図２７（Ｂ）のゲート電極配線１０３に相当）が縦方向に走っている点が追加されている。ゲート電極配線１０６の方向は全ての画素に共通に作用するので、横方向でも縦方向でもよいが、ここでは縦方向で表現している。
【０１０７】
次に、この装置全体の動作について、図２９のタイミングチャートを併せ参照して説明する。同図中、図３と同一信号波形には同一符号を付し、その説明を省略する。まず、図２９(１)に示す期間では、ゲート電極制御回路１０５の出力信号は図２９（Ｂ）に示すようにハイレベルであり、その出力信号がゲート電極配線１０６を介してゲート電極に印加されるフォトダイオード・リセットＭＯＳＦＥＴ１０４がオフであり、このときは、フォトダイオード５４で電荷を蓄積している状態である。
【０１０８】
その後、図２９（Ａ）に示すフレームスタート信号が出力されると、図２及び図３で説明したと同様の動作が行われる。ここで、ゲート電極制御回路１０５からフォトダイオードの電荷蓄積が行われている期間の任意のタイミングで図２９（Ｂ）に示すように、ローレベルのワンショットパルスであるリセットパルスを出力すると、そのリセットパルスは、図２８のゲート電極配線１０６を介してフォトダイオード・リセットＭＯＳＦＥＴ１０４のゲートに印加され、これをオンとする。
【０１０９】
フォトダイオード・リセットＭＯＳＦＥＴ１０４がオンになると、フォトダイオード５４（図２７（Ａ）では４０）の埋め込みｐ-型領域３９の電荷は、オンであるフォトダイオード・リセットＭＯＳＦＥＴ１０４のドレイン（図２７（Ａ）のｐ+型領域１０１）を通して基板３１に排出される。
【０１１０】
その後、フォトダイオード・リセットＭＯＳＦＥＴ１０４がゲート電極制御回路１０５からの信号によりオフとされると、フォトダイオード５４（図２７（Ａ）では４０）の電荷の蓄積が再開され、次に転送ゲートがＬｏｗ２になるまでの、図２９にフォトダイオード電荷蓄積−２で示す時間がショート・シャッタの露光時間になる。なお、その他の動作は、図３と同じなので、説明を省略する。
【０１１１】
この第１１の実施の形態の固体撮像素子の駆動方法では、ゲート電極制御回路１０５から出力されるリセットパルスの時間を設定することにより、任意のショート・シャッタの露光時間を設定できるという利点があるが、新たにフォトダイオード・リセットＭＯＳＦＥＴ１０４を作り、配線を行う分だけ面積が必要という問題がある。このままではチップ面積の増大、あるいは開口率の減少という問題が発生する。従って、他の手段があれば更に良い。
【０１１２】
フォトダイオードにある電荷をリセットする方法として、ＣＣＤで通常行われている、基板に負の電圧をかけてフォトダイオードの電荷を基板に引き抜くという方法がある（電荷がホールの場合。電荷が電子の場合は、逆に正の電圧をかける）。この方法であれば、新たな配線は必要ないので、チップ面積の増大、あるいは開口率減少という問題を回避することができる。
【０１１３】
しかしながら、本発明の場合、この方法は使えない。なぜなら、基板にマイナスの電圧をかけると、フォトダイオードの電荷と同時に、リング状ゲートの下のソース近傍ｐ型領域３７に蓄積されている電荷も引き抜かれてしまうからである。従って、この方法は使えない。
【０１１４】
そこで、本発明では、リング状ゲートＭＯＳＦＥＴのドレインに正の高電圧をかけてフォトダイオード・リセットを行う。このときリング状ゲート電極の電位をローレベルにしておく。そうすれば、ソース近傍ｐ型領域のホールはリセットされることはない。その理由は、図１１に示したようにリング状ゲートＭＯＳＦＥＴでは、ソース近傍ｐ型領域３７とソース電極、リング状ゲート電極３５との問での容量は大きいが、ドレイン電極との間では小さいので、ソース近傍ｐ型領域はドレイン電圧の影響を弱くしか受けないからである。
【０１１５】
図３０（Ａ）は上記のリング状ゲートＭＯＳＦＥＴのドレインに正の高電圧をかけてフォトダイオード・リセットを行う本発明になる固体撮像素子の第１２の実施の形態の上面図、同図（Ｂ）は同図（Ａ）のＺＤ−ＺＤ’線に沿う縦断面図を示す。同図中、図１（Ａ）、（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。図３０（Ｂ）において、リング状ゲートＭＯＳＦＥＴのｎ+型ドレイン領域３８のドレイン電圧を上げた時に、基板３１にホールを逃がすために、ｎウェル底の不純物濃度を調整するよう、ｎ+型ドレイン領域３８と共にフォトダイオード４０を構成する埋め込みｐ-領域１０８の底から、基板３１方向に向かって、ｎ-型領域１０９とｐ+型領域１１０とがｎウェル３３内に形成されている。
【０１１６】
図３１（Ａ）、（Ｂ）は図３０（Ｂ）のＺＥ−ＺＥ’線に沿う断面における基板深さ方向とポテンシャルの関係を示す。ｎ+型ドレイン領域３８のドレイン電圧がＶｄｄのときの上記の埋め込みｐ-領域１０８、ｎ-型領域１０９及びｐ+型領域１１０における電位は図３１（Ａ）に示すようになり、フォトダイオード４０で光電変換されて得られたホールは１１３で示すように、埋め込みｐ-領域１０８に蓄積される。
【０１１７】
ここで、ｎ+型ドレイン領域３８のドレイン電圧をＶｄｄよりも高いＶｒｓｔとすると、図３１（Ｂ）に示すように、フォトダイオード４０のポテンシャル形状は基板３１に向かって緩やかに下がる形状になり、上記のホール１１３はｎ-型領域１０９及びｐ+型領域１１０を介して基板３１に排出される（フォトダイオード４０がリセットされる）。
【０１１８】
ところが、上記のようにｎ+型ドレイン領域３８に高電圧Ｖｒｓｔをかけてフォトダイオード４０をリセットする場合、次のようなことが問題になる。第一の問題は、画素から信号読み出し時にドレイン電圧が変わると、リング状ゲートＭＯＳＦＥＴのドレイン電流値が変わり、信号が変動してしまうことである。
【０１１９】
第二の問題は、リング状ゲートＭＯＳＦＥＴのドレイン電圧を変えると、そのリング状ゲートＭＯＳＦＥＴのドレインに繋がっているｎウェル３３の電位も上昇するが、転送ゲート電極４１の電圧がｎウェル電位に対してマイナスになり、転送ゲートＭＯＳＦＥＴがオンして、フォトダイオード４０の電荷がソース近傍ｐ型領域３７に転送され、ソース近傍ｐ型領域３７で保持している情報が変わってしまう可能性があることである。
【０１２０】
第三の問題は、リング状ゲー卜電極３５とｎウェル３３との電位差が大きくなり、ゲート酸化膜３４の膜厚によっては、ゲート酸化膜耐圧信頼性の問題が起こる可能性があることである。
【０１２１】
そこで、上記の３つの問題を本実施の形態では、以下のようにして解決する。第一の問題に対しては、フォトダイオード４０のリセットは、画素信号の読み出し中には行わないことで解決する。あるラインの読み出しが終わったところで、一旦読み出し操作を中断し、フォトダイオード４０のリセットを行い、それが終了後に読み出し操作を再開する。これにより、ドレイン電圧の信号への影響を避けることができる。
【０１２２】
第二の問題に対しては、リング状ゲートＭＯＳＦＥＴのドレイン電圧を上げる前に、転送ゲート電極４１の電位を予め上げておくことで解決する。これにより、転送ゲートＭＯＳＦＥＴがオンするのを避けることができる。
【０１２３】
第三の問題に対しては、空乏化などの現象を使って、ゲート酸化膜に電界が集中しないようにデバイス構造を工夫することで解決する。
【０１２４】
次に、上記の解決手段を備えた図３０の構造の固体撮像素子を搭載した装置全体の構成を図３２に示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。画素はｍ行ｎ列に画素敷き詰め領域５１に配置されている。図３２ではこれらｍ行ｎ列の画素のうち、ｕ行ｖ列の一画素１１５を代表として等価回路で表現している。この画素１１５は、リング状ゲートＭＯＳＦＥＴ１１６と、フォトダイオード１１７と、転送ゲートＭＯＳＦＥＴ１１８とからなり、リング状ゲートＭＯＳＦＥＴ１１６のドレインがフォトダイオード１１７のｎ側端子とドレイン電極配線１２６（図３０の４２に相当）に接続され、転送ゲートＭＯＳＦＥＴ１１８のソースがフォトダイオード１１７のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ１１６のバックゲートに接続されている。
【０１２５】
なお、上記のリング状ゲートＭＯＳＦＥＴ１１６は、図３０（Ｂ）ではリング状ゲート電極３５直下のソース近傍ｐ型領域３７をゲート領域とし、ｎ+型のソース領域３６及びｎ+型のドレイン領域３８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ１１８は、図３０（Ｂ）では転送ゲート電極４１直下のｎウェル３３をゲート領域、フォトダイオード４０の埋め込みのｐ-型領域１０８をソース領域、ソース近傍ｐ型領域３７をドレイン領域とするｐチャネルＭＯＳＦＥＴである。また、図３２のフォトダイオード１１７は図３０（Ｂ）ではフォトダイオード４０に相当する。
【０１２６】
また、垂直シフトレジスタ１１９は、フォトダイオード・リセット制御回路１２０とフレームスタート信号発生回路５７の各出力信号を入力として受ける。また、リング状ゲート電位制御回路１２１はリング状ゲート電極配線１２４（図３０（Ｂ）の４３に相当）にリング状ゲート電位を出力し、転送ゲート電位制御回路１２２は、転送ゲート電極配線１２５（図３０（Ｂ）の４５に相当）に転送ゲート電位を出力し、ドレイン電位制御回路１２３は、ドレイン電極配線１２６（図３０（Ｂ）の４２に相当）にドレイン電位を出力する。更に、ソース電位制御回路６５はソース電極配線１２７（図３０（Ｂ）の４４に相当）に接続されている。
【０１２７】
なお、図３２ではｕ行ｖ列の一画素１１５を代表として示しているのに対し、図２ではｓ行ｔ列の画素５２を示しているが、これらは同様であるので、この画素１１５が接続される信号読み出し回路６６などは図２と同一の符号を付してある。
【０１２８】
次に、この実施の形態の動作について図３３のタイミングチャートと共に説明する。図３２において、まず、この固体撮像素子を搭載しているデジタル・スチル・カメラやムービーなどから、ショート・シャッタの指令が出ると、専用のフォトダイオード・リセット制御回路１２０が電荷をソース近傍ｐ型領域３７に転送するタイミングから逆算し、どのラインの読み出しの後に、フォトダイオード１１７の電荷のリセットを行うか決定する。
このフォトダイオード・リセット制御回路１２０は、撮像素子内部に設けてもよいし、外部に設けてもよい。ここでは、撮像素子内部に演算を行う専用のフォトダイオード・リセット制御回路１２０があるものとする。
【０１２９】
フォトダイオード・リセット制御回路１２０は、演算結果によって決まる、あるライン（図３３の例ではｕ行目）の読み出しが終了すると、垂直シフトレジスタ１１９の動作を一時的に止め、図３３（Ｆ）に示すように、次のライン（図３３の例ではｕ＋１行目）の読み出しが行われないようにする。
【０１３０】
次に、ソース電位制御回路６５から出力されるソース電位が図３３（Ｅ）に示すようにＶｓｒｓｔとされ、また、リング状ゲート電位制御回路１２１から出力されるリング状ゲート電極の電位が図３３（Ｄ）に示すようにＶｇｒｓｔとされる。このＶｓｒｓｔ、Ｖｇｒｓｔは、ソース近傍ｐ型領域３７のホールをリセットせず、また余分な電流値が流れないような値であればよい。つまり、Ｖｓｒｓｔ＜Ｈｉｇｈｓ、Ｖｇｒｓｔ＜Ｈｉｇｈ１とする。通常はＶｓｒｓｔ＝Ｓ１、Ｖｇｒｓｔ＝Ｌｏｗにすればよい。これは全画素について一括して行われる。
【０１３１】
次に、フォトダイオード・リセット制御回路１２０は、転送ゲート電位制御回路１２２を制御して、転送ゲート電極配線１２５に電位Ｖｔｇｈを出力させる。ＶｔｇｈはＶｔｇｈ＞Ｖｄｄであり、ドレイン電圧をＶｒｓｔにしたときに、転送ゲートＭＯＳＦＥＴ１１８がオンしないような電圧である。通常は、図３３（Ｃ）に示すように、Ｖｔｇｈ＝Ｖｒｓｔにすればよい。
【０１３２】
このように、予め転送ゲート電極４５の電位をＶｔｇｈ＝Ｖｒｓｔに上げておくため、続いて図３３（４）に示す期間において、フォトダイオード・リセット制御回路１２０は、ドレイン電位制御回路１２３を制御して、ドレイン電極配線１２６へのドレイン電圧を図３３（Ｂ）に示すようにＶｒｓｔに上げた時に、転送ゲートＭＯＳＦＥＴ１１８がオンすることはなく、よって、ドレイン電圧を上げた時に転送ゲートＭＯＳＦＥＴ１１８がオンして、ホールがソース近傍ｐ型領域３７に転送されないようにできる。
【０１３３】
一方、図３３（４）に示す期間においては、上記のドレイン電極配線１２６へのドレイン電圧Ｖｒｓｔの出力により、図３０（Ｂ）のｎ+型ドレイン領域３８のドレイン電圧Ｖｄｄよりも高くなるので、図３１（Ｂ）に示したように、フォトダイオードのポテンシャル形状は基板３１に向かって緩やかに下がる形状になり、埋め込みｐ-型領域１０８のホール１１３はｎ-型領域１０９及びｐ+型領域１１０を介して基板３１に排出される（フォトダイオード４０がリセットされる）。
【０１３４】
その後、フォトダイオード・リセット制御回路１２０は、ドレイン電位制御回路１２３及び転送ゲート電位制御回路１２２を順次に制御して、図３３（Ｂ）、（Ｃ）に示すように、リング状ゲートＭＯＳＦＥＴ１１６のドレイン電極の電位、転送ゲートＭＯＳＦＥＴ１１８の転送ゲート電極の電位の順番で電位をＶｄｄに戻す。その後、図３３（Ｆ）〜（Ｈ）に示すように中断していた画素信号読み出しをｕ＋１行目から続行する。これが動画の場合は、毎フレーム毎に行う。なお、図３３（Ｉ）〜（Ｑ）は図３（Ｈ）〜（Ｐ）と同様の信号であり、その説明は省略する。
【０１３５】
なお、上記により動画撮影の場合に、ショート・シャッタが実現できるが、上記に加えて前記第三の問題に対する解決策として、図３４に示すように、ゲート酸化膜に電界が集中しないようにデバイス構造を工夫することがより好ましい。図３４（Ａ）は本発明の第１３の実施の形態の上面図、同図（Ｂ）は同図（Ａ）のＺＦ−ＺＦ’線に沿う縦断面図を示す。図３４（Ａ）、（Ｂ）中、図３０（Ａ）、（Ｂ）と同一構成部分には同一符号を付し、その説明を省略する。
【０１３６】
図３４（Ａ）、（Ｂ）に示すように、リング状ゲート電極３５の周囲のｎウェル３３内に、ｎ+型非注入領域１１４を設け、リング状ゲート電極３５の外周端とｎ+型ドレイン領域３８のゲート側端部との間の距離をＸｄだけ離す。これにより、リング状ゲー卜電極３５とｎウェル３３との電位差が大きくなることに起因して、ゲート酸化膜３４の膜厚の耐圧以上に電界がゲート酸化膜３４に加わることを防止することができる。なお、図３４の実施の形態の構造は、電界のゲート酸化膜３４への集中が問題になったときに適用するもので、問題にならないときには、図３０に示した第１２の実施の形態の構造でよい。
【０１３７】
なお、リング状ゲート電極３５の外周端とｎ+型ドレイン領域３８のゲート側端部との間の距離をＸｄだけ離す方法は、図１、図１２〜図１５、図２０〜図２２、図２７の全ての構造に適用可能である。
【０１３８】
次に、本発明の固体撮像素子におけるピンニングの実現方法について説明する。ピンニングというのはゲート電極の電位をしきい値電圧以上に設定し、シリコン基板表面のゲート酸化膜界面に反転層を形成することをいう。雑音となる暗電流はゲート酸化膜界面に多く発生するが、このようにすると、ゲート酸化膜界面の反転層キャリアのシールド効果により、ゲート酸化膜界面で発生する電荷がシリコン基板へ行くことを抑制でき、雑音を抑制できる。また、反転層キャリアがゲート酸化膜界面の界面準位を埋めるために、反転層のない空乏化した状態にしても、ある一定の時間はゲート酸化膜界面から雑音となる電荷が発生することを抑制できる。
【０１３９】
リング状ゲート電極を持つ固体撮像素子で、ピンニングを行う方法の従来例としては、特開平１０−７４９２８号公報記載の方法がある。この従来方法では、１ライン読み出す毎に、あるいは数ライン読み出す毎にゲート電極下に反転層を形成し、ピンニング状態とし、雑音を抑制する。
【０１４０】
本発明の前記各実施の形態の固体撮像素子においても、リング状ゲート電極のゲート酸化膜界面で暗電流が発生すると、直ちにポテンシャルの最も低い場所であるソース近傍ｐ型領域３７にキャリアであるホールが達し、それは雑音となる。その雑音が許容値以上であれば、ピンニングを行うことは本発明においても重要である。
【０１４１】
ピンニングを行うためには、ゲート電極下が反転状態になる電圧条件を与えてやる必要がある。しかしながら、反転状態が発生した状態で、ソース・ドレイン間に電圧差があると、電流が流れるためにソース・ドレイン電位差を０にする必要がある。
【０１４２】
それを実現する一つの手段はドレイン電圧をソース電圧まで下げる方法である。１ライン読み出し操作が終わる毎に、ドレイン電圧をソース電圧まで下げ、ゲート電極をしきい値電圧以上にする。この方法は毎水平ラインの読み出し毎にできるので、確実に暗電流を抑制することができるが、毎ライン毎にドレイン電圧を全画素で上下させると、消費電力が多くなってしまう。
【０１４３】
そのため、１水平ライン毎ではなく、２水平ライン毎、５水平ライン毎、１０水平ライン毎などの決められた水平読み出しライン毎に、ピンニングを行うことが可能である。この間隔はゲート酸化膜界面で発生するホールの発生頻度、つまり、製造プロセス依存性が大きいので、一概に何ラインおきと決めることはできないが、実験等により確認することが可能である。
【０１４４】
この方法を実現したのが図３５の本発明の第１４の実施の形態のタイミングチャートである。このタイミングチャートでは、２ライン毎にピンニングを行うものとして描いてあるが、代表的にｕ−１行目の読み出しが終了し、ｕ行目の読み出しが始まるまでの時間と、ｕ＋１行目の読み出しが終了しｕ＋２行目の読み出しが始まるまでの時間に行う２回のピンニング（４）、（５）のみが描いてある。つまり図示はされていないが、２行おきに同様のピンニング動作が行われている。なお、図３５（Ｆ）〜（Ｑ）は、例えば図２（Ｅ）〜（Ｐ）の波形と同様であり、その説明を省略する。
【０１４５】
図３５のタイミングチャートは本発明のどの実施の形態の構造にも適用可能である。いま、図３５（Ａ）に示すフレームスタート信号入力後、１フレームの読み出しを開始し、そのうちのｕ−１行目の読み出し操作が終了すると、読み出し操作を一時中断し、同図（Ｂ）の（４）で示す期間、全画素のリング状ゲートＭＯＳＦＥＴのドレイン電極電位を、同図（Ｅ）に示すリング状ゲートＭＯＳＦＥＴのソース電極電位と同様のＳ１にまで下げ、かつ、全画素のリング状ゲート電極電位を、同図（Ｄ）に示すように、しきい値電圧以上の電位Ｖｔｈ＋まで上げる。
【０１４６】
これにより、全画素においてリング状ゲート電極（例えば、図１の３５）下のゲート酸化膜（例えば、図１の３４）の界面が反転状態になり、その反転層に電子がソース領域（例えば、図１のｎ+型ソース領域３６）から、あるいはドレイン領域（例えば、図１のｎ+型ドレイン領域３８）から注入される。
【０１４７】
図３５（Ｂ）に（４）で示す一定時間その状態を続けた後（ピンニング）、再び全画素のリング状ゲートＭＯＳＦＥＴのドレイン電極電位を同図（Ｂ）に示すようにＶｄｄに戻し、また全画素のリング状ゲート電極を同図（Ｄ）に示すようにＬｏｗまで戻す。その後、ｕ行、ｕ＋１行の読み出し操作を行い、再び同図（５）で示す期間上記のピンニング動作を行う。このような動作を２行読み出し毎に行う。
【０１４８】
しかし、この方法は１フレームを読み出す間に何度もリング状ゲートＭＯＳＦＥＴのドレイン電圧を上げ下げしなければならず、消費電力の点から問題が多い。そこで、逆にリング状ゲートＭＯＳＦＥＴのソース電極電位をドレイン電極電位まで上げて、リング状ゲートＭＯＳＦＥＴのゲート電極電位をソース、ドレイン電極電位よりしきい値電圧以上上げることで反転層を形成し、ピンニングを行うという方法も考えられる。しかし、この方法は本発明の固体撮像素子の場合、全ての画素の読み出しが終わるまでは使えない。なぜならば、この電圧設定では画素のソース近傍ｐ型領域がリセットされてしまう。
【０１４９】
そこで、本発明の第１５の実施の形態では１Ｈライン毎にピンニングを行うのではなく、全てのラインを読み終わった後、すなわち１フレームの情報を読み出した後で、ピンニングを行うことにする。この方法では１フレームに１回しかピンニングできないので、雑音抑制効果としては、数ライン毎にピンニングを行うよりも効果が小さいが、一定の効果は得られる。
【０１５０】
図３６はこの実施の形態のタイミングチャートを示す。なお、図３６（Ａ）、（Ｆ）〜（Ｑ）は、図３５（Ａ）、（Ｆ）〜（Ｑ）の波形と同様であり、その説明を省略する。また、この実施の形態の固体撮像素子の構造は前記の実施の形態のいずれにも適用できる。
第１５の実施の形態では、１フレームの全てのラインの読み出しが終了するまでは、第１の実施の形態等と同じであるが、全てのラインの読み出しが終了した後、図３６（Ｅ）に示すように全画素でリング状ゲートＭＯＳＦＥＴのソース電極の電位をＶｄｄに上げ、同図（Ｄ）に示すようにリング状ゲート電極の電位をＶｄｄ+にする。
【０１５１】
ここで、Ｖｄｄ+＞Ｖｄｄ＋Ｖｔｈである。Ｖｔｈはリング状ゲートＭＯＳＦＥＴのしきい値電圧である。Ｖｄｄ+はしきい値電圧以上なので、全画素においてリング状ゲート電極（例えば、図１の３５）下のゲート酸化膜（例えば、図１の３４）の界面が反転状態になり、その反転層に電子がソース領域（例えば、図１のｎ+型ソース領域３６）から、あるいはドレイン領域（例えば、図１のｎ+型ドレイン領域３８）から注入され、ピンニングが完了する。
【０１５２】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば半導体の導電型であるｐ型、ｎ型を各実施の形態のそれとは逆に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
【符号の説明】
【０１５３】
３１  ｐ+型基板
３２  ｐ-型エピタキシャル層
３３  ｎウェル
３４  ゲート酸化膜
３５  リング状ゲート電極
３６  ｎ+型ソース領域
３７、８３  ソース近傍ｐ型領域
３８  ｎ+型ドレイン領域
３９、１０８  埋め込みｐ-型領域
４０、５４、１１７  フォトダイオード
４１  転送ゲート電極
４２、５６、１２６  ドレイン電極配線
４３、５９、１２４  リング状ゲート電極配線
４４、６４、１２７  ソース電極配線（出力線）
４５、６１、１２５  転送ゲート電極配線
４６  遮光膜
４７  開口部
５１  画素敷き詰め領域
５２、１１５  画素
５３、１１６  リング状ゲートＭＯＳＦＥＴ
５５、１１８  転送ゲートＭＯＳＦＥＴ
５７  フレームスタート信号発生回路
５８、１１９  垂直シフトレジスタ
６０、１２１  リング状ゲート電位制御回路
６２、１２２  転送ゲート電位制御回路
６３、１２３  ドレイン電位制御回路
６５  ソース電位制御回路
６６  信号読み出し回路
６７  電流源（負荷）
６８  差動アンプ
６９  水平シフトレジスタ
８２、８４、８９、１０１、１１０  ｐ+型領域
９０  表面ｎ+層
９１  ＬＤＤサイドスペーサ
９４、９５、９６  ｐ-型しきい値調整層
１０２  ゲート電極
１０３  ゲート電極配線
１０４  フォトダイオード・リセットＭＯＳＦＥＴ
１０５  フォトダイオード・リセット・トランジスタ・ゲート電極制御回路
１０９  ｎ-型領域
１１４  ｎ+型非注入領域
１２０  フォトダイオード・リセット制御回路
ＳＷ１、ＳＷ２、ｓｃ１、ｓｃ２  スイッチ
【図１】
2011249831.tif 000003
【図２】
2011249831.tif 000004
【図３】
2011249831.tif 000005
【図４】
2011249831.tif 000006
【図５】
2011249831.tif 000007
【図６】
2011249831.tif 000008
【図７】
2011249831.tif 000009
【図９】
2011249831.tif 000010
【図１１】
2011249831.tif 000011
【図１２】
2011249831.tif 000012
【図１３】
2011249831.tif 000013
【図１４】
2011249831.tif 000014
【図１５】
2011249831.tif 000015
【図１６】
2011249831.tif 000016
【図１７】
2011249831.tif 000017
【図１８】
2011249831.tif 000018
【図１９】
2011249831.tif 000019
【図２０】
2011249831.tif 000020
【図２１】
2011249831.tif 000021
【図２２】
2011249831.tif 000022
【図２３】
2011249831.tif 000023
【図２４】
2011249831.tif 000024
【図２５】
2011249831.tif 000025
【図２６】
2011249831.tif 000026
【図２７】
2011249831.tif 000027
【図２８】
2011249831.tif 000028
【図２９】
2011249831.tif 000029
【図３０】
2011249831.tif 000030
【図３１】
2011249831.tif 000031
【図３２】
2011249831.tif 000032
【図３３】
2011249831.tif 000033
【図３４】
2011249831.tif 000034
【図３５】
2011249831.tif 000035
【図３６】
2011249831.tif 000036
【図３７】
2011249831.tif 000037
【図３８】
2011249831.tif 000038
【図３９】
2011249831.tif 000039
【図８】
2011249831.tif 000040
【図１０】
2011249831.tif 000041