(57)【要約】【課題】複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制する。【解決手段】基板１０と、一方の面１０ｂの両端部１１，１２に形成された第１および第２の外部電極１３ａ，１３ｃと、第１の外部電極１３ａに電気的に接続される電極パッド列２１が一方の面２０ａの一方の端部に形成された第１の半導体チップ２０と、第２の外部電極１３ｃに電気的に接続される電極パッド列３１が一方の面３０ａの一方の端部に形成された第２の半導体チップ３０と、を有し、第１の半導体チップ２０は、一方の端部が基板１０の第１の外部電極１３ａが形成された端部１１側に位置するように、基板１０上に搭載され、第２の半導体チップ３０は、一方の端部が基板１０の第２の外部電極１３ｃが形成された端部１２側に位置するように、第１の半導体チップ２０上に搭載されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の一方の面の両端部にそれぞれ複数形成された第１および第２の外部電極と、
前記基板の他方の面上に搭載された第１の半導体チップであって、該第１の半導体チップの一方の面の一方の端部にのみ形成された、前記第１の外部電極に電気的に接続される電極パッド列を備え、前記第１の半導体チップの前記一方の端部が、前記基板の前記第１の外部電極が形成された端部側に位置するように配置された第１の半導体チップと、
前記第１の半導体チップ上に搭載された第２の半導体チップであって、該第２の半導体チップの一方の面の一方の端部に形成された、前記第２の外部電極に電気的に接続される電極パッド列を備え、前記第２の半導体チップの前記一方の端部が、前記基板の前記第２の外部電極が形成された端部側に位置するように配置された第２の半導体チップと、
を有する半導体装置。
【請求項２】
前記第１の半導体チップは、前記電極パッド列が形成された前記一方の面が前記基板と対向するように前記基板上に搭載され、
前記基板には、前記第１の半導体チップの前記電極パッド列に対応する位置に開口部が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記電極パッド列は、矩形状の前記半導体チップの対向する一対の側辺と実質的に平行な中心線に沿って形成され、前記開口部は、矩形状の前記基板の対向する一対の側辺と実質的に平行な中心線に沿って形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体チップは、前記電極パッド列が形成されていない他方の面が前記基板と対向するように前記基板上に搭載されている、請求項１に記載の半導体装置。
【請求項５】
前記電極パッド列が、該電極パッド列が延びる方向と直交する方向に複数並置されている、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の半導体チップは、前記電極パッド列が形成されていない他方の面が前記第１の半導体チップと対向するように前記第１の半導体チップ上に搭載されている、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記電極パッド列は、データ入出力用の電極パッドからなる、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
基板と、
前記基板の一方の面の両端部にそれぞれ複数形成された第１および第２の外部電極と、
前記基板の他方の面上に積層された２つの半導体チップであって、第１の半導体チップが前記基板上に搭載され、第２の半導体チップが前記第１の半導体チップ上に搭載された２つの半導体チップと、
を有し、
前記第１の半導体チップが、該第１の半導体チップの一方の面に形成され、互いに直列に配置された第１および第２の電極パッド列であって、該第１の電極パッド列が、前記一方の面の一方の端部側に位置するとともに、前記第１の外部電極に電気的に接続され、該第２の電極パッド列が、前記一方の面の他方の端部側に位置する、第１および第２の電極パッド列を備え、
前記第２の半導体チップが、該第２の半導体チップ一方の面に形成され、互いに直列に配置された第１および第２の電極パッド列であって、該第１の電極パッド列が、前記一方の面の一方の端部側に位置するとともに、前記第２の外部電極に電気的に接続され、該第２の電極パッド列が、前記一方の面の他方の端部側に位置する、第１および第２の電極パッド列を備え、
前記２つの半導体チップは、前記第１の半導体チップの前記第１の電極パッド列が前記基板の前記第１の外部電極が形成された端部側に位置し、前記第２の半導体チップの前記第１の電極パッド列が前記基板の前記第２の外部電極が形成された端部側に位置するように、前記基板上に積層されている、
半導体装置。
【請求項９】
前記第１の半導体チップは、前記第１および第２の電極パッド列が形成された前記一方の面が前記基板と対向するように前記基板上に搭載され、
前記基板には、前記第１の半導体チップの前記第１および第２の電極パッド列に対応する位置に開口部が形成されている、請求項８に記載の半導体装置。
【請求項１０】
前記第１および第２の電極パッド列は、矩形状の前記半導体チップの対向する一対の側辺と実質的に平行な中心線に沿って形成され、前記開口部は、矩形状の前記基板の対向する一対の側辺と実質的に平行な中心線に沿って形成されている、請求項９に記載の半導体装置。
【請求項１１】
前記第１の半導体チップは、前記第１および第２の電極パッド列が形成されていない他方の面が前記基板と対向するように前記基板上に搭載されている、請求項８に記載の半導体装置。
【請求項１２】
前記第１の電極パッド列が、該第１の電極パッド列が延びる方向と直交する方向に複数並置されている、請求項８から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第２の半導体チップは、前記第１および第２の電極パッド列が形成されていない他方の面が前記第１の半導体チップと対向するように前記第１の半導体チップ上に搭載されている、請求項８から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の電極パッド列が、データ入出力用の電極パッドからなる、請求項８から１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯機器などの小型電子機器では、機器の小型化および高機能化に対応するために、回路基板上へ搭載される半導体パッケージ（半導体装置）の高密度化の要求が高まっている。この要求を満たすために、複数の半導体チップが積層された半導体パッケージが考案されている。その一例として、パッケージ基板（配線基板）上に２枚の半導体チップが積層された、ＤＤＰ（Ｄｕａｌ  Ｄｉｅ  Ｐａｃｋａｇｅ）型の半導体パッケージが知られている。
【０００３】
多くのＤＤＰ型の半導体パッケージでは、搭載される半導体チップとして、一方の面に電極パッド列が形成された半導体チップが用いられている（例えば、特許文献１，２参照）。複数の電極パッドからなる電極パッド列は、矩形状の半導体チップの対向する一対の長辺と平行な中心線に沿って配置されており、パッケージ基板の半導体チップが搭載される面と反対側の面に形成された複数の外部電極と、ワイヤ等によってそれぞれ接続されている。
【０００４】
上述の半導体チップにおける電極パッド列は、２種類の系統に分類されている。１つは、コマンドおよびアドレス（ＣＡ）系の電極パッドの列であり、もう１つは、データ（ＤＱ）系信号およびＤＱ系電源／ＧＮＤ、すなわちＩｎｐｕｔ／Ｏｕｔｐｕｔ（Ｉ／Ｏ）系
の電極パッド列である。これらの電極パッド列は、Ｉ／Ｏ系の電極パッド列が、半導体チ
ップ上の一方の端部側に位置し、ＣＡ系の電極パッド列が他方の端部側に位置するように、互いに直列に配置されている。
【０００５】
一方、パッケージ基板に設けられた外部電極のうち、このＩ／Ｏ系の電極パッド列に接
続される外部電極は、矩形状のパッケージ基板の対向する一対の側辺近傍に配置されており、すなわち２つの領域に分割して配置されている。なお、このような配置は、メモリチップ内の対称性をよくし、デバイスの高速化を図るため、さらには半導体パッケージを実装基板に搭載する際の配線を容易にするためになされており、規格等で定められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−８５６０９号公報
【特許文献２】特開２００９−１４０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＤＤＰ型の半導体パッケージにおいて高速動作を実現するには、半導体チップと外部電極との間の配線長が半導体チップごとに大きく異なることを抑制する必要がある。この配線長の差によって、配線長の長い外部電極の端子容量が大きくなるとともに、信号の遅延時間（タイミング）のバラツキが大きくなることが、信号の高速化の妨げになるためである。したがって、上述のような半導体チップとパッケージ基板とを用いる場合、それぞれの電極パッドと外部電極の構成まで考慮して、半導体パッケージを構成することが必要となる。しかしながら、これまで、この点に着目して構成されたＤＤＰ型の半導体パッケージは開示されていない。特許文献１では、半導体チップ間の遅延時間のバラツキ自体考慮されておらず、特許文献２では、封止樹脂の比誘電率を調整することで遅延時間のバラツキの調整が行われているが、これは電極パッドや外部電極の構成を考慮したものではない。
【０００８】
以上のことから、複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制することが求められている。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、本発明の半導体装置は、基板と、基板の一方の面の両端部にそれぞれ複数形成された第１および第２の外部電極と、基板の他方の面上に搭載された第１の半導体チップであって、第１の半導体チップの一方の面の一方の端部にのみ形成された、第１の外部電極に電気的に接続される電極パッド列を備え、第１の半導体チップの一方の端部が、基板の第１の外部電極が形成された端部側に位置するように配置された第１の半導体チップと、第１の半導体チップ上に搭載された第２の半導体チップであって、第２の半導体チップの一方の面の一方の端部に形成された、第２の外部電極に電気的に接続される電極パッド列を備え、第２の半導体チップの一方の端部が、基板の第２の外部電極が形成された端部側に位置するように配置された第２の半導体チップと、を有している。
【００１０】
このような半導体装置では、基板上に積層される２つの半導体チップは、各半導体チップの電極パッド列と、これに電気的に接続される外部電極とが基板の同じ端部にそれぞれ配置されるように構成されている。すなわち、第１の外部電極と、この第１の外部電極に電気的に接続される第１の半導体チップの電極パッド列とが、基板の一方の端部に配置され、第２の外部電極と、この第２の外部電極に電気的に接続される第２の半導体チップの電極パッド列とが、基板の他方の端部に配置されている。このため、半導体チップごとの電極パッド列から外部電極までの配線長が均等化されることで、半導体チップ間で、配線長の差を低減することができ、信号の遅延時間のバラツキを抑制することができる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態における半導体装置を概略的に示す断面図である。
【図２】本発明の第１の実施形態における半導体装置を概略的に示す平面図である。
【図３】本発明の第１の実施形態における半導体装置を概略的に示す平面図である。
【図４】本発明の第１の実施形態における半導体装置を概略的に示す平面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法の各工程を概略的に示す断面図である。
【図６】本発明の第２の実施形態における半導体装置を概略的に示す平面図である。
【図７】本発明の第２の実施形態における半導体装置を概略的に示す平面図である。
【図８】本発明の第３の実施形態における半導体装置を概略的に示す断面図である。
【図９】本発明の第３の実施形態における半導体装置を概略的に示す平面図である。
【図１０】本発明の第３の実施形態における半導体装置を概略的に示す平面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００１４】
（第１の実施形態）
まず、図１から図４を参照して、本発明の第１の実施形態における半導体装置の構成について説明する。
【００１５】
図１は、本実施形態の、２つの半導体チップが積層されたＤＤＰ（Ｄｕａｌ  Ｄｉｅ  Ｐａｃｋａｇｅ）型の半導体パッケージである半導体装置を概略的に示す断面図であり、基板に垂直な方向の断面を示している。図２および図３は、図１に示す半導体装置を概略的に示す平面図であり、図２は、複数のランド（外部電極）が形成された電極形成面側、図３は、半導体チップが積層されたチップ搭載面側を示している。なお、図２および図３では、半導体装置の内部構成を説明するため、図１に示した、半導体装置の表面を覆う封止体は図示していない。また、図４は、図２に対応する本実施形態の半導体装置の概略平面図であり、チップ搭載面側を示している。
【００１６】
本実施形態の半導体装置１は、例えば０．２ｍｍ厚のガラスエポキシ基材（絶縁基板）からなる配線基板１０を有しており、配線基板１０は、図２および図３に示すように、ほぼ矩形状に形成されている。
【００１７】
配線基板１０は、図１に示すように、２つの半導体チップ２０，３０が積層されるチップ搭載面１０ａと、チップ搭載面１０ａに対向する電極形成面１０ｂとを有している。配線基板１０のチップ搭載面１０ａおよび電極形成面１０ｂには共に、Ｃｕ等の導電材料からなる所定の配線１８が形成されており、それらは部分的に、絶縁膜、例えばソルダーレジスト１４で覆われている。チップ搭載面１０ａおよび電極形成面１０ｂにおいて、このソルダーレジスト１４から露出された領域には、それぞれボンドフィンガー１５が形成されている。さらに、電極形成面１０ｂには、それぞれ半田ボール１７が搭載された複数のランド（外部電極）１３が形成されている。ランド１３は、電極形成面１０ｂのボンドフィンガー１５とは、配線１８を介して電気的に接続され、チップ搭載面１０ａのボンドフィンガー１５とは、配線１８と配線基板１０に形成された貫通ビア１９とを介して、電気的に接続されている。
【００１８】
配線基板１０の中央付近には、配線基板１０を貫通する開口部１６が形成されている。開口部１６は、図２に示すように、矩形状の配線基板１０の対向する一対の長辺（側辺）と平行な中心線に沿って、チップ搭載面１０ａに搭載される後述の第１の半導体チップ２０の電極パッド列２１，２２に対応する位置に形成されている。
【００１９】
図２に示すように、配線基板１０の電極形成面１０ｂに形成されたランド１３ａ−１３ｃは、それぞれ所定の間隔で格子状に配置されている。ランド１３は、電極形成面１０ｂおよびチップ搭載面１０ａのボンドフィンガー１５ａ−１５ｄを介して、後述する半導体チップ２０，３０に形成された電極パッド２１，２２，３１，３２に電気的に接続されている。したがって、ランド１３は、半導体チップ２０，３０の電極パッド２１，２２，３１，３２の入出力系統に応じて、２種類の系統に分類されている。１つは、データ（ＤＱ）系信号およびＤＱ系電源／ＧＮＤ、すなわちＩｎｐｕｔ／Ｏｕｔｐｕｔ（Ｉ／Ｏ）系の電極パッド（Ｉ／Ｏ系パッド）２１，３１に接続されるＩ／Ｏ用ランド１３ａ，１３ｃである。もう１つは、コマンド・アドレス（ＣＡ）系の電極パッド（ＣＡ系パッド）２２，３２に接続されるＣＡ用ランド１３ｂである。
【００２０】
Ｉ／Ｏ用ランド１３ａ，１３ｃは、図２に示すように、電極形成面１０ｂの両端部に分かれて配置されており、各端部に配置されたＩ／Ｏ用ランド１３ａ，１３ｃは、配線基板１０に搭載される２つの半導体チップ２０，３０用にそれぞれ割り当てられている。すなわち、図２で見て下側の端部（第１の端部）１１には、積層される半導体チップのうち、配線基板１０側に配置される第１の半導体チップ２０用のＩ／Ｏ用ランド（第１の外部電極）１３ａが配置されている。また、図２で見て上側の端部（第２の端部）１２には、第１の半導体チップ２０上に搭載される第２の半導体チップ３０用のＩ／Ｏ用ランド（第２の外部電極）１３ｃが配置されている。これらのＩ／Ｏ用ランド１３ａ，１３ｃの間に、ＣＡ用ランド１３ｂが配置されている。
【００２１】
配線基板１０のチップ搭載面１０ａ上には、図１に示すように、ＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈｅｄ  Ｆｉｌｍ）、あるいはエラストマ等の接着部材４１を介して、第１の半導体チップ２０が搭載されている。第１の半導体チップ２０は、図２に示すように、ほぼ矩形の板状に形成されており、一方の面に、例えばメモリ回路と、複数の電極パッドとが形成されたパッド形成面２０ａが形成されている。複数の電極パッドは、矩形状の第１の半導体チップ２０の対向する一対の長辺と平行な中心線に沿って配置され、それにより、電極パッド列２１，２２を構成している。この電極パッド列２１，２２は、上述したように、Ｉ／Ｏ系の電極パッド（Ｉ／Ｏ系パッド）からなるＩ／Ｏ系パッド列（第１の電極パッド列）２１と、ＣＡ系の電極パッド（ＣＡ系パッド）からなるＣＡ系パッド列（第２の電極パッド列）２２とを有している。これらのパッド列２１，２２は、一直線になるように直列に配置されており、すなわち、Ｉ／Ｏ系パッド列２１が第１の半導体チップ２０の一方の端部側に位置し、ＣＡ系パッド列２２が他方の端部側に位置するように配置されている。なお、第１の半導体チップ２０の、電極パッド２１，２２を除くパッド形成面２０ａには、回路形成面を保護するための図示しないパッシベーション膜が形成されている。
【００２２】
第１の半導体チップ２０は、パッド形成面２０ａが配線基板１０に対向して、上述の電極パッド列２１，２２が配線基板１０の開口部１６から露出するように、配線基板１０上に配置されている。このとき、第１の半導体チップ２０は、第１の半導体チップ２０の一方の端部が配線基板１０の第１の端部１１側に位置するように配置されている。すなわち、第１の半導体チップ２０は、第１の半導体チップ２０の一方の端部に配置されたＩ／Ｏ系パッド列２１が、配線基板１０の第１の端部１１に配置された第１の半導体チップ２０用のＩ／Ｏ用ランド１３ａと隣接するように配置されている。このＩ／Ｏ系パッド列とＩ／Ｏ用ランドとの配置関係が、本発明の大きな特徴の一つである。
【００２３】
第１の半導体チップ２０の電極パッド列２１，２２は、それぞれに対応する電極形成面１０ｂのボンドフィンガー１５ａ，１５ｂと、配線基板１０の開口部１６を通じて、例えばＡｕやＣｕ等からなる導電性のワイヤ４２により結線されることで、電気的に接続されている。なお、電極形成面１０ｂのボンドフィンガー１５ａ，１５ｂは、開口部１６に沿って、開口部１６を挟んだ両側に配置されている。Ｉ／Ｏ用ランド１３ａと同様に、第１の半導体チップ２０のＩ／Ｏ系パッド２１に接続されるＩ／Ｏ用のボンドフィンガー１５ａは、配線基板１０の第１の端部１１（図２で見て下側）に配置されている。
【００２４】
なお、配線基板１０に開口部１６を設け、開口部１６から複数の電極パッド２１，２２が露出するように第１の半導体チップ２０を配線基板１０に搭載することは、半導体装置１全体の薄型化が可能となる点でも有利である。
【００２５】
第１の半導体チップ２０上には、図１に示すように、ＤＡＦ等の接着部材４１を介して、第１の半導体チップ２０と同じ構成の第２の半導体チップ３０が積層されている。
【００２６】
第１および第２の半導体チップ２０，３０は、それぞれ電極パッドが形成されていない面同士を対向させて、配線基板１０のチップ搭載面１０ａに積層されている。言い換えれば、第２の半導体チップ３０は、図３に示すように、パッド形成面３０ａを外側に向けるように第１の半導体チップ２０上に搭載されている。このとき、第２の半導体チップ３０は、第２の半導体チップ３０の一方の端部が配線基板１０の第２の端部１２側（図３で見て上側）に位置するように配置されている。すなわち、第２の半導体チップ３０は、第２の半導体チップ３０の一方の端部に配置されたＩ／Ｏ系パッド列３１が、配線基板１０の板面と直交する方向で、配線基板１０（電極形成面１０ｂ）の第２の端部１３に配置された第２の半導体チップ３０用のＩ／Ｏ用ランド１３ｃと隣接するように配置されている。第２の半導体チップ３０における、このＩ／Ｏ系パッド列とＩ／Ｏ用ランドとの配置関係は、第１の半導体チップ２０の場合と同様である。
【００２７】
第２の半導体チップ３０の電極パッド３１，３２は、配線基板１０のチップ搭載面１０ａのボンドフィンガー１５ｃ，１５ｄと、例えばＡｕやＣｕ等からなる導電性のワイヤ４２により結線されることで、電気的に接続されている。なお、チップ搭載面１０ａのボンドフィンガー１５ｃ，１５ｄは、細長の開口部１６が延びる方向に平行な配線基板１０の２つの長辺に沿って、この長辺付近にそれぞれ配置されている。電極形成面１０ｂのＩ／Ｏ系用ランド１３ｃ（図２参照）と同様に、第２の半導体チップ３０のＩ／Ｏ系パッド３１に接続されるＩ／Ｏ用のボンドフィンガー１５ｃは、配線基板１０の第２の端部１２（図３で見て上側）に配置されている。
【００２８】
図４には、図３に示すチップ搭載面１０ａのボンドフィンガー１５ｃ，１５ｄと、電極形成面１０ｂのランド１３ａ，１３ｃとの接続関係が、点線の矢印によって模式的に示されている。
【００２９】
図４に示すように、チップ搭載面１０ａの第２の端部１２に配置されたＩ／Ｏ用のボンドフィンガー１５ｃは、上述した所定の配線および貫通ビアを介して、電極形成面１０ｂの第２の端部１２に配置されたＩ／Ｏ用ランド１３ｃに電気的に接続されている。一方、
チップ搭載面１０ａのＣＡ用のボンドフィンガー１５ｄは、同様に、上述した所定の配線および貫通ビアを介して、電極形成面１０ｂの中央付近に配置されたＣＡ用ランド１３ｂに電気的に接続されている。このＣＡ用ランド１３ｂには、電極形成面１０ｂのＣＡ用のボンドフィンガー１５ｂも接続されており、したがって、第１および第２の半導体チップ２０，３０のＣＡ用のボンドフィンガー１５ｂ，１５ｄは、それぞれ共通のＣＡ用ランド１３ｂに電気的に接続されている。なお、チップ搭載面１０ａのボンドフィンガー１５ｃ，１５ｄは、チップ搭載面１０ａの所定の配線パターンで引き回され、貫通ビアにより電極形成面１０ｂのランド１３ａ，１３ｂに電気的に接続されている。そのため、チップ搭載面１０ａのボンドフィンガー１５ｃ，１５ｄは、電極形成面１０ｂの配線パターンに関係なく容易に引き回しが可能となる。
【００３０】
なお、図１に示すように、配線基板１０のチップ搭載面１０ａおよび開口部１６付近には、例えばエポキシ樹脂等の熱硬化性樹脂からなる封止体４３が形成されている。２つの半導体チップ２０，３０や、半導体チップ２０，３０とボンドフィンガー１５とを接続するワイヤ４２は、この封止体４３によって覆われ、外界から保護されている。
【００３１】
以上のように、本実施形態の半導体装置１では、各半導体チップ２０，３０のＩｎｐｕｔ／Ｏｕｔｐｕｔ（Ｉ／Ｏ）系に属する電極パッド２１，３１と、ランド１３ａ，１３ｃとが、配線基板１０の同じ端部１１，１２にそれぞれ配置されている。すなわち、配線基板１０の第１の端部１１には、第１の半導体チップ２０用のＩ／Ｏ用ランド１３ａが配置されているとともに、第１の半導体チップ２０のＩ／Ｏ系パッド列２１が配置されている。一方、配線基板１０の第２の端部１２には、第２の半導体チップ３０用のＩ／Ｏ用ランド１３ｃが配置されているとともに、第２の半導体チップ３０のＩ／Ｏ系パッド列３１が配置されている。このため、第１および第２の半導体チップ２０，３０の間で、Ｉ／Ｏ系パッド列２１，３１からＩ／Ｏ用ランド１３ａ，１３ｃまでの配線長を均等化することができ、すなわち、配線長の差を低減することができる。これにより、第１および第２の半導体チップ２０，３０の間でＩ／Ｏ系の端子容量差を低減することができ、遅延時間（タイミング）のバラツキを低減することができる。その結果、より高速動作が可能なＤＤＰ型の半導体装置を実現することが可能となる。
【００３２】
次に、図５を参照して、本実施形態の半導体装置の製造方法について説明する。
【００３３】
図５は、本実施形態の半導体装置の製造方法の各工程を概略的に示す断面図である。
【００３４】
まず、配線母基板を準備する。本実施形態で用いられる配線母基板は、ＭＡＰ（Ｍｏｌｄ  Ａｒｒａｙ  Ｐｒｏｃｅｓｓ）方式で処理されるものであり、この配線母基板には、複数の製品形成部がマトリクス状に配置されている。製品形成部は、切断分離された後で前述の配線基板となる領域であり、各製品形成部間にはダイシングラインが設けられている。また、それぞれの製品形成部には開口部も設けられている。マトリックス状に配置された製品形成部の周囲には枠部が設けられており、枠部には、配線母基板の搬送・位置決めを行うための位置決め孔が所定の間隔で設けられている。
【００３５】
次に、図５（ａ）に示すように、配線母基板５０の各製品形成部５１に、第１の半導体チップ２０を、ＤＡＦ、例えば絶縁基材の両面に接着層を有するテープ部材、あるいはエラストマ等の接着部材４１を介して接着固定する。このとき、第１の半導体チップ２０は、第１の半導体チップ２０のパッド形成面が製品形成部（配線基板）５１に対向するように、すなわちパッド形成面に形成された複数の電極パッド（図５には図示せず）が製品形成部５１の開口部１６から露出するように配置される。そして、各製品形成部５１の開口部１６から露出する第１の半導体チップ２０の電極パッドと、製品形成部５１の開口部１６に沿って形成されたボンドフィンガーとを、例えばＡｕ等からなる導電性のワイヤ４２によって結線する。この場合、まず、ワイヤ４２の一方の端部が、図示しないワイヤボンディング装置によって溶融され、その先端にボールが形成される。このボールが形成された端部を第１の半導体チップ２０の電極パッド上に超音波熱圧着することで、ワイヤ４２と電極パッドとが接続される。その後、ワイヤ４２の他方の端部を、所定のループ形状を描きながら、対応するボンドフィンガー１５上に超音波熱圧着することで、電極パッドとボンドフィンガー１５とが電気的に接続される。このように、本実施形態では、第１の半導体チップ２０のワイヤボンディングは、第１の半導体チップ２０のパッド形成面と反対側の面に第２の半導体チップを搭載する前に行われる。これにより、第１の半導体チップ２０のパッド形成面と反対側の面によって、配線母基板５０を安定した状態で保持させることができ、良好なワイヤボンディングを行うことができる。
【００３６】
次に、図５（ｂ）に示すように、第１の半導体チップ２０のパッド形成面と反対側の面に、ＤＡＦ等の接着部材４１を介して第２の半導体チップ３０を搭載し、第１の半導体チップ２０と第２の半導体チップ３０とを積層させる。そして、第１の半導体チップ２０と同様の方法で、第２の半導体チップ３０の電極パッド（図５には図示せず）と、製品形成部５１の境界付近に形成されたボンドフィンガー１５とを、例えばＡｕ等からなる導電性のワイヤ４２によって結線する。なお、ワイヤ４２による電極パッドとボンドフィンガー１５との接続は、ワイヤループを低くするために、逆ボンディングによって行うこともできる。
【００３７】
次に、図５（ｃ）に示すように、配線母基板５０のチップ搭載面５０ａを一括して覆うとともに、各製品形成部５１の開口部１６を覆う、絶縁性の樹脂からなる封止体４３を形成する。
【００３８】
この場合、まず、配線母基板５０を、例えば図示しないトランスファモールド装置の上型と下型とからなる成型金型で型閉めする。そして、図示しないゲートから上型と下型によって形成されたキャビティ内に、熱硬化性のエポキシ樹脂を圧入し、キャビティ内を樹脂で充填した後で熱硬化させることで封止体４３が形成される。なお、細長の開口部１６が延びる方向に沿って封止樹脂を注入することで、開口部１６への封止樹脂の充填性を向上させることができる。
【００３９】
次に、図５（ｄ）に示すように、配線母基板５０の電極形成面５０ｂに格子状に配置された複数のランド１３上に、半田等からなる導電性の半田ボール１７を搭載する。このボールマウント工程では、配線母基板５０上のランド１３の配置に合わせて複数の吸着孔が形成されたボールマウントツール６１を使用する。半田ボール１７を吸着孔に保持し、保持された半田ボール１７にフラックスを転写形成した後で、配線母基板５０のランド１３に一括搭載する。半田ボール１７を搭載した後、所定の温度でリフローすることで、半田ボール１７を配線母基板５０に固着させる。こうして、すべてのランド１３への半田ボール１７の搭載が完了した配線母基板５０は、基板ダイシング工程へと送られる。
【００４０】
次に、図５（ｅ）に示すように、配線母基板５０を、ダイシングライン５２に沿って切断し、製品形成部５１ごとに分離する。この基板ダイシング工程では、まず、配線母基板５０の封止体４３をダイシングテープ６２に接着することで、ダイシングテープ６２によって配線母基板５０を支持する。そして、ダイシングブレード６３によって、配線母基板５０をダイシングライン５２に沿って縦横に切断して、配線母基板５０を個片化する。個片化完了後、ダイシングテープ６２からピックアップすることで、図１に示すようなＤＤＰ型の半導体装置が得ることができる。
【００４１】
（第２の実施形態）
図６および図７は、本発明の第２の実施形態における半導体装置を概略的に示す平面図である。図６および図７はそれぞれ、第１の実施形態における図２および図３に対応する図である。
【００４２】
本実施形態の半導体装置１０１は、第１の実施形態における半導体装置１に対して、各半導体チップ２０，３０のＩ／Ｏ系パッドの平面構成を変更した変形例である。なお、以下では、第１の実施形態と同じ構成部材については各図面に同じ符号を付し、説明は省略する。
【００４３】
本実施形態では、図６および図７に示すように、各半導体チップ２０，３０においてＩ／Ｏ系パッド列１２１，１３１が２列形成されている。それに伴い、これらのＩ／Ｏ系パッド列１２１，１３１と、配線基板１０のボンドフィンガー１５ａ，１５ｃとを接続するワイヤ１４２の構成も変更されている。これら以外の構成については、第１の実施形態と同様であり、本実施形態によって得られる効果についても、第１の実施形態と同様である。これに加えて、本実施形態では、より多くの外部電極を配置することができ、あるいは装置を小型化することができる。さらに、本実施形態では、Ｉ／Ｏ系パッド列１２１，１
３１を２列にすることで、第１の実施形態と比べて、Ｉ／Ｏ系パッド１２１，１３１とボンディングフィンガー１５ａ，１５ｃとのワイヤの引き回しが容易になるとともに、各ワイヤ長を短縮することができる。それにより、ワイヤ流れの発生を低減できる点も利点となる。
【００４４】
（第３の実施形態）
次に、図８から図１０を参照しながら、本発明の第３の実施形態における半導体装置を説明する。
【００４５】
本実施形態は、第１の実施形態に対して、第１の半導体チップの設置方向を変更した変形例である。この変更に伴い、本実施形態では、後述するように、上述の実施形態の配線基板に形成されていた開口部を形成する必要がなくなる。このため、本実施形態の半導体装置は、半導体チップを覆う封止体の充填性が向上し、開口部付近の封止体に発生しうるボイドの発生を抑制できるため、上述の実施形態と比べて有利となる。
【００４６】
図８は、本実施形態の半導体装置を概略的に示す断面図であり、第１の実施形態における図１に対応する図である。図９（ａ）は、図８に示す半導体装置を概略的に示す平面図であり、第１の実施形態における図３に対応する図である。図９（ｂ）は、第１の半導体チップの構成を示すために、図９（ａ）の平面図から第２の半導体チップに関連する構成を省略して示す図である。図１０は、ボンドフィンガーとランドとの接続関係を模式的に示す図であり、第１の実施形態における図４に対応する本実施形態の半導体装置の概略平面図である。
【００４７】
本実施形態では、図８に示すように、第１の半導体チップ２０の電極パッド列が形成されていない面、すなわちパッド形成面２０ａと反対側の面が配線基板２１０のチップ搭載面２１０ａと対向するように、第１の半導体チップ２０が配線基板２１０上に搭載されている。これに対して、第２の半導体チップ３０は、第１の実施形態と同様に、パッド形成面３０ａと反対側の面を第１の半導体チップ２０に対向させて、第１の半導体チップ２０上に搭載されている。
【００４８】
第１の半導体チップ２０の設置方向の変更に伴い、第１の半導体チップ２０の電極パッド列２１，２２に接続されるボンドフィンガー１５ａ，１５ｂは、図９に示すように、第２の半導体チップ３０用のボンドフィンガー１５ｃ，１５ｄと並置するように、チップ搭載面２１０ａに形成されている。したがって、本実施形態では、いずれのボンドフィンガー１５ａ−１５ｄも、図１０に示すように、チップ搭載面２１０ａの所定の配線パターンで引き回され、貫通ビアにより電極形成面２１０ｂのランド１３ａ−１３ｃに電気的に接続されている。さらに、本実施形態では、第１の半導体チップ２０の電極パッド列２１，２２とチップ搭載面２１０ａのボンドフィンガー１５ａ，１５ｂとを接続するワイヤ１４２が、図８に示すように、第１の半導体チップ２０と第２の半導体チップ３０との間の封止体に埋め込まれるように配置されている。
【００４９】
このように、本実施形態の半導体装置２０１は、第１の半導体チップ２０の設置方向が異なっている点で、第１の実施形態と異なっているが、各半導体チップ２０，３０における、Ｉ／Ｏ系パッド列２１，３１とＩ／Ｏ用ランド１５ａ，１５ｃとの配置関係は、第１の実施形態と同様である。これにより、本実施形態においても、第１の実施形態と同様の効果を得ることが可能となる。また、上述のように、第１の半導体チップ２０に接続するワイヤ２４２を、第２の半導体チップ３０との間に埋め込むように構成することで、封止体の形成時（モールド時）のワイヤ流れやワイヤショートの発生を低減することができる。これにより、半導体装置の信頼性を向上させることもできる。
【００５０】
以上、本発明の半導体装置の具体的な構成について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、上述の実施形態に対する種々の変更が可能であることは言うまでもない。例えば、本実施形態では、半導体装置に用いる配線基板として、ガラスエポキシ基材の場合について説明したが、ポリイミド基材からなるフレキシブル配線基板に用いて、本発明の半導体装置を構成することも可能である。
【符号の説明】
【００５１】
１，１０１，２０１  半導体装置
１０，２１０  配線基板
１０ａ，２１０ａ  チップ搭載面
１０ｂ，２１０ｂ  電極形成面
１１  第１の端部
１２  第２の端部
１３  ランド
１３ａ，１３ｃ  Ｉ／Ｏ用ランド
１６  開口部
２０，１２０  第１の半導体チップ
３０，１３０  第２の半導体チップ
２０ａ，３０ａ  パッド形成面
２１，３１，１２１，１３１  Ｉ／Ｏ系パッド列
２２，３２  ＣＡ系パッド列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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