(57)【要約】【課題】シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くする。【解決手段】容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。シリコン抵抗素子３００はシリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。【選択図】図１
2011228374.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを構成する容量素子と、
ソース及びドレインとなる第１拡散層が前記容量素子に接続しており、第１ゲート電極を有する第１トランジスタと、
前記第１ゲート電極に接続するコンタクトと、
前記第１トランジスタを分離する素子分離膜と、
前記素子分離膜上に形成され、シリコン層からなる抵抗素子と、
を備え、
前記第１拡散層はシリサイド層を有しておらず、
前記第１ゲート電極は、
金属層及びシリコン層を積層した積層構造を有し、
一部が前記素子分離膜上に延伸しており、
前記素子分離膜上に位置する領域の少なくとも一部に第１シリサイド層を有しており、
かつ前記第１拡散層に挟まれた領域にはシリサイド層を有しておらず、
前記コンタクトは、前記第１シリサイド層を介して前記第１ゲート電極に接続している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
ロジック回路を構成し、第２ゲート電極を有する第２トランジスタを備え、
前記第２ゲート電極は前記積層構造を有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２トランジスタは、ソース及びドレインとなる第２拡散層を有しており、
前記第２拡散層は第２シリサイド層を備える半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１拡散層上、及び前記第１ゲート電極のうち前記第１拡散層に挟まれた領域上に形成されたシリサイド化阻害膜を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリサイド化阻害膜は酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層膜である半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記コンタクト及び前記第１シリサイド層は複数設けられており、
前記複数のコンタクト上に形成され、前記複数のコンタクトを介して前記第１ゲート電極に接続する配線を備える半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記第１ゲート電極の幅は１００ｎｍ以下である半導体装置。
【請求項８】
基板に素子分離膜を形成し、第１トランジスタが形成される第１素子形成領域を分離する工程と、
前記第１素子形成領域及び前記素子分離膜上に、金属層及びシリコン膜を積層した積層構造を有する第１ゲート電極を形成すると共に、前記素子分離膜上に、前記シリコン膜からなる抵抗素子を形成する工程と、
前記第１素子形成領域に位置する前記基板に、前記第１トランジスタのソース及びドレインとなる第１拡散層を形成する工程と、
少なくとも前記第１拡散層、及び前記第１素子形成領域に位置する前記第１ゲート電極上にシリサイド化阻害膜を形成し、かつ前記第１ゲート電極のコンタクト領域上に前記シリサイド化阻害膜を形成しない工程と、
前記第１ゲート電極上及び前記シリサイド化阻害膜上に金属層を形成し、その後熱処理することにより、前記第１ゲート電極の前記コンタクト領域に第１シリサイド層を形成する工程と、
シリサイド化していない前記金属層を除去する工程と、
前記第１拡散層に接続し、メモリセルを構成する容量素子を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記素子分離膜を形成する工程において、ロジック回路を構成する第２トランジスタが形成される第２素子形成領域を分離し、
前記第１ゲート電極及び前記抵抗素子を形成する工程において、前記積層構造を有する前記第２トランジスタの第２ゲート電極を形成し、
前記第１拡散層を形成する工程において、前記第２トランジスタのソース及びドレインとなる第２拡散層を形成し、
前記シリサイド化阻害膜を形成する工程において、前記第２拡散層上に前記シリサイド化阻害膜を形成せず、
前記第１シリサイド層を形成する工程において、前記第２拡散層に第２シリサイド層を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート電極として金属層を使用し、かつシリコン抵抗素子を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ素子に要求される性能としては、情報の保持時間が長いことが挙げられる。情報の保持時間を長くするためには、メモリ素子を構成する容量素子からのリーク電流量を少なくすればよい。またメモリセルに要求される他の特性としては、書込・読出時間が短いことが挙げられる。
【０００３】
例えば特許文献１には、メモリセルの情報転送用のトランジスタのゲート電極を多結晶シリコン膜とタングステン膜の積層膜で構成すること、メモリセルの周辺回路を構成するトランジスタのゲート電極を多結晶シリコン膜とＣｏＳｉ層の積層膜で構成すること、及び情報転送用のトランジスタのソース及びドレインにはＣｏＳｉ層を形成しないことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１１８２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年は、メモリ回路を、抵抗素子を有する他の回路と混載する場合が出てきている。抵抗が大きい抵抗素子を形成するためには、抵抗素子としてシリコン抵抗素子を用いる必要がある。メモリセルの書込・読出用のトランジスタのゲート電極を金属層で形成し、かつ抵抗素子としてシリコン抵抗素子を用いる場合、トランジスタのゲート電極は、金属層上にシリコン膜を積層した構造になる。このため、ゲート電極の金属層は、比較的高抵抗であるシリコン膜を介してコンタクトと接続することになってしまい、書込・読出時間を短くすることができない。
【０００６】
これに対して、金属層上のシリコン膜をシリサイド化することも考えられる。しかし、シリコン膜をシリサイド化するためには、マスクずれ等を考慮すると、書込・読出用のトランジスタのソース及びドレインもシリサイド化する必要が出てくる。この場合、メモリ素子を構成する容量素子からのリーク電流量が増大してしまい、情報の保持時間が短くなってしまう。
【課題を解決するための手段】
【０００７】
本発明によれば、メモリセルを構成する容量素子と、
ソース及びドレインとなる第１拡散層が前記容量素子に接続しており、第１ゲート電極を有する第１トランジスタと、
前記第１ゲート電極に接続するコンタクトと、
前記第１トランジスタを分離する素子分離膜と、
前記素子分離膜上に形成され、シリコン層からなる抵抗素子と、
を備え、
前記第１拡散層はシリサイド層を有しておらず、
前記第１ゲート電極は、
金属層及びシリコン層を積層した積層構造を有し、
一部が前記素子分離膜上に延伸しており、
前記素子分離膜上に位置する領域の少なくとも一部に第１シリサイド層を有しており、
かつ前記第１拡散層に挟まれた領域にはシリサイド層を有しておらず、
前記コンタクトは、前記第１シリサイド層を介して前記第１ゲート電極に接続している半導体装置が提供される。
【０００８】
本発明によれば、第１ゲート電極は、金属層とシリコン層を積層した積層構造を有している。そして第１ゲート電極は、素子分離膜上に位置する領域の少なくとも一部に第１シリサイド層を有しており、この第１シリサイド層を介してコンタクトに接続している。このため、第１ゲート電極の金属層は第１シリサイド層を介してコンタクトと接続するため、メモリセルの書込・読出時間を短くすることができる。
【０００９】
また第１ゲート電極は、第１拡散層に挟まれた領域にはシリサイド層を有していない。このため、第１トランジスタのソース及びドレインとなる第１拡散層にシリサイド層を形成しないようにすることができる。従って、容量素子からの電荷のリークが抑制され、情報の保持時間は長くなる。
【００１０】
本発明によれば、基板に素子分離膜を形成し、第１トランジスタが形成される第１素子形成領域を分離する工程と、
前記第１素子形成領域及び前記素子分離膜上に、金属層及びシリコン膜を積層した積層構造を有する第１ゲート電極を形成すると共に、前記素子分離膜上に、前記シリコン膜からなる抵抗素子を形成する工程と、
前記第１素子形成領域に位置する前記基板に、前記第１トランジスタのソース及びドレインとなる第１拡散層を形成する工程と、
少なくとも前記第１拡散層、及び前記第１素子形成領域に位置する前記第１ゲート電極上にシリサイド化阻害膜を形成し、かつ前記第１ゲート電極のコンタクト領域上に前記シリサイド化阻害膜を形成しない工程と、
前記第１ゲート電極上及び前記シリサイド化阻害膜上に金属層を形成し、その後熱処理することにより、前記第１ゲート電極の前記コンタクト領域に第１シリサイド層を形成する工程と、
シリサイド化していない前記金属層を除去する工程と、
前記第１拡散層に接続し、メモリセルを構成する容量素子を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くすることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】各図は第１の実施形態に係る半導体装置の構成を示す断面図である。
【図３】図１及び図２に示した半導体装置の平面図である。
【図４】各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。
【図５】各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。
【図６】各図は図１〜図３に示した半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図８】第３の実施形態に係る半導体装置のメモリ回路のメモリセルの構成を示す平面図である。
【図９】図８のＤ−Ｄ´断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１及び図２の各図は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図３は図１及び図２に示した半導体装置の構成を示す平面図である。図１は、図３のＡ−Ａ´断面の概略を示しており、図２（ａ）は図３のＢ−Ｂ´断面の概略を示しており、図２（ｂ）は図３のＣ−Ｃ´断面の概略を示している。なお図２及び図３については、１層目の絶縁膜５１０を除いて多層配線層を省略している。この半導体装置は、容量素子４００、第１トランジスタ２００、コンタクト５１３（図２（ａ）及び図３に図示）、素子分離膜５０、及びシリコン抵抗素子３００を備えている。容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。コンタクト５１３は、第１トランジスタ２００の第１ゲート電極２３０に接続している。素子分離膜５０は、第１トランジスタが形成されている第１素子形成領域４０を他の領域から分離している。シリコン抵抗素子３００は素子分離膜５０上に形成されており、シリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有しており、一部が素子分離膜５０上に延伸している（図２（ａ）に図示）。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５（第１シリサイド層：図２（ａ）及び図３に図示）を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。以下、詳細に説明する。
【００１５】
この半導体装置はロジック回路１２、アナログ回路１６、及びメモリ回路１４を混載したものであり、シリコン基板などの基板１０を用いて形成されている。基板１０には素子分離膜５０が形成されている。素子分離膜５０は、ＳＴＩ（Shallow Trench Isolation）構造を有しており、基板１０に埋め込まれている。そして基板１０上には多層配線層が形成されている。多層配線層は、絶縁層５１０，５２０，５３０，５４０をこの順に積層した積層構造を有している。なお絶縁層５１０の下には、エッチングストッパー膜５００が形成されている。エッチングストッパー膜５００は、絶縁層５１０にコンタクトホールを形成するときのエッチングストッパーであり、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層膜である。
【００１６】
ロジック回路１２は第２素子形成領域２０に第２トランジスタ１００を有している。第２トランジスタ１００のゲート絶縁膜１２２は、酸化シリコン膜より誘電率が高い高誘電率膜、例えばハフニウムシリケートにより形成されている。第２トランジスタ１００の第２ゲート電極１３０は、第１ゲート電極２３０と同様に、金属層１３２及びシリコン層１３４を積層した積層構造を有している。また第２トランジスタ１００は高速に動作することが要求されるため、シリコン層１３４は表層にシリサイド層１３６を有しており、かつソース及びドレインとなる第２拡散層１２６は表層にシリサイド層１２７（第２シリサイド層）を有している。平面視においてシリサイド層１３６は、第２ゲート電極１３０の全面に形成されている。なおシリコン層１３４は、厚さ方向において全てがシリサイド層１３６になっていてもよい。
【００１７】
メモリ回路１４は、図３に示すように、複数のメモリセル２０２及び周辺回路２０４を有している。周辺回路２０４はトランジスタを有しているが、このトランジスタの構造は、第２トランジスタ１００の構造と同様である。
【００１８】
メモリセル２０２は、図１に示すように、第１トランジスタ２００及び容量素子４００を有している。容量素子４００は、絶縁層５４０に形成されており、下部電極４１０、誘電体層４２０、及び上部電極４３０をこの順に積層した積層構造を有している。本図に示す例において容量素子４００はシリンダ構造を有しており、下部電極４１０及び誘電体層４２０が、絶縁層５４０に形成されたシリンダ状の凹部の底面及び側面に沿って形成されている。ただし容量素子４００はシリンダ構造に限定されない。
【００１９】
第１トランジスタ２００は、ソース及びドレインの一方がコンタクト５１２及びビア５２２を介してビット線５３２に接続しており、他方がコンタクト５１４及びビア５２４を介して容量素子４００の下部電極４１０に接続している。第１トランジスタ２００のソース及びドレインとなる第１拡散層２２６には、シリサイド層が形成されていない。
【００２０】
第１トランジスタ２００のゲート絶縁膜２２２は、第２トランジスタ１００のゲート絶縁膜１２２と同一の材料により形成されている。また上記したように、第１トランジスタ２００の第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。第１ゲート電極２３０は、素子分離膜５０上に端部が位置しているが、この端部がコンタクト５１３に接続するコンタクト領域になっている。コンタクト領域に位置するシリコン層２３４の表層には、シリサイド層２３５が形成されている。シリサイド層２３５は、シリコン層２３４のうち第１拡散層２２６に挟まれた領域には形成されていない。コンタクト領域は、第１ゲート電極２３０の両端に形成されている。なお、コンタクト領域に設けられたシリコン層２３４は、厚さ方向において全てがシリサイド層２３５になっていてもよい。
【００２１】
アナログ回路１６はシリコン抵抗素子３００を有している。シリコン抵抗素子３００は素子分離膜５０上に形成されている。シリコン抵抗素子３００と素子分離膜５０の間には、ゲート絶縁膜１２２，２２２と同一の絶縁膜３０３が形成されている。シリコン抵抗素子３００は、図２（ｂ）及び図３に示すように両端にコンタクト領域を有しており、このコンタクト領域にのみシリサイド層３０２を有している。そしてシリコン抵抗素子３００は、シリサイド層３０２を介してコンタクト５１５に接続している。
【００２２】
またメモリ回路１４が形成されている領域及びアナログ回路１６が形成されている領域には、シリサイド化阻害膜６４が設けられている。シリサイド化阻害膜６４は、シリコン層のうちシリサイド層を形成したくない領域を覆っている。具体的には、シリサイド化阻害膜６４は、メモリ回路１４においては第１トランジスタ２００が形成されている領域を、コンタクト領域を除いて覆っている。すなわちシリサイド化阻害膜６４は、第１拡散層２２６上、及び第１ゲート電極２３０のうち第１拡散層２２６に挟まれた領域上に形成されている。またシリサイド化阻害膜６４はシリコン抵抗素子３００を、コンタクト領域を除いて覆っている。シリサイド化阻害膜６４は、例えば酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層膜である。
【００２３】
なおシリサイド層１２７，１３６，２３５，３０２は、例えばＮｉＳｉ層又はＣｏＳｉ層である。金属層１３２，２３２は、例えばＴｉＮ層又はＷ層である。シリコン層１３４，２３４、及びシリコン抵抗素子３００は、例えばポリシリコンである。また第１ゲート電極２３０及び第２ゲート電極１３０の幅は、例えば１００ｎｍ以下である。
【００２４】
図４〜図６の各図は、図１〜図３に示した半導体装置の製造方法を示す断面図である。これら断面図は、図３のＡ−Ａ´断面の概略に相当している。この半導体装置の製造方法は、以下の工程を有する。まず基板１０に素子分離膜５０を形成し、第１トランジスタ２００が形成される第１素子形成領域４０を分離する。ついで、第１素子形成領域４０及び素子分離膜５０上に、第１ゲート電極２３０を形成すると共に、素子分離膜上に、シリコン抵抗素子３００を形成する。次いで、第１素子形成領域４０に位置する基板１０に第１拡散層２２６を形成する。次いで、シリサイド化阻害膜６４を選択的に形成する。次いで、第１ゲート電極２３０上及びシリサイド化阻害膜６４上に金属層を形成し、その後熱処理することにより、第１ゲート電極２３０のコンタクト領域にシリサイド層２３５を形成する。その後、シリサイド化していない金属層を除去する。次いで、容量素子４００を形成する。以下、詳細に説明する。
【００２５】
まず図４（ａ）に示すように、基板１０に溝を形成し、この溝に素子分離膜５０を埋め込む。これにより、第１トランジスタ２００が形成される第１素子形成領域４０、及び第２トランジスタ１００が形成される第２素子形成領域２０が分離される。次いで、基板１０上及び素子分離膜５０上に、ゲート絶縁膜１２２，２２２となる絶縁膜６１を形成する。次いで、絶縁膜６１上に、金属層１３２，２３２となる金属膜６２を形成する。次いで、金属膜６２上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしたエッチングを行うことにより、アナログ回路１６が形成される領域に位置する金属膜６２を除去する。その後、マスクパターンを除去する。
【００２６】
次いで図４（ｂ）に示すように、アナログ回路１６が形成される領域に、シリコン膜６３を形成する。このとき、金属膜６２上にもシリコン膜６３が形成される。
【００２７】
次いで図５（ａ）に示すように、シリコン膜６３上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン膜６３及び金属膜６２をエッチングする。これにより、シリコン膜６３及び金属膜６２は選択的に除去され、金属層２３２及びシリコン層２３４からなる第１ゲート電極２３０、金属層１３２及びシリコン層１３４からなる第２ゲート電極１３０、並びにシリコン抵抗素子３００が形成される。その後、レジストパターンを除去する。
【００２８】
その後、図５（ｂ）に示すように、ロジック回路１２が形成される領域をマスク膜（図示せず）で覆う。次いで、このマスク膜、第１ゲート電極２３０、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第１トランジスタ２００のエクステンション領域２２３が形成される。その後、マスク膜を除去し、別のマスク膜を形成する。このマスク膜は、メモリ回路１４が形成される領域を覆っている。次いで、このマスク膜、第２ゲート電極１３０、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第２トランジスタ１００のエクステンション領域１２３が形成される。その後、マスク膜を除去する。なおエクステンション領域１２３，２２３の形成順序は逆でも良い。
【００２９】
次いで、第１ゲート電極２３０上及び第２ゲート電極１３０上を含む全面に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、第１ゲート電極２３０の側壁にはサイドウォール２３１が形成され、第２ゲート電極１３０の側壁にはサイドウォール１３１が形成される。またこの工程において、シリコン抵抗素子３００の側壁にもサイドウォール３０１が形成される。
【００３０】
次いで、ロジック回路１２が形成される領域をマスク膜（図示せず）で覆う。次いで、このマスク膜、第１ゲート電極２３０、サイドウォール２３１、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第１拡散層２２６が形成される。その後、マスク膜を除去し、別のマスク膜を形成する。このマスク膜は、メモリ回路１４が形成される領域を覆っている。次いで、このマスク膜、第２ゲート電極１３０、サイドウォール１３１、及び素子分離膜５０をマスクとして基板１０に不純物を注入する。これにより、第２拡散層１２６が形成される。その後、マスク膜を除去する。なお第１拡散層２２６及び第２拡散層１２６の形成順序は逆でも良い。
【００３１】
次いで図６（ａ）に示すように、シリコン抵抗素子３００上、シリコン層１３４上、及び第１拡散層２２６上を含む全面上にシリサイド化阻害膜６４を形成する。その後、シリサイド化阻害膜６４上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリサイド化阻害膜６４をエッチングする。これにより、シリサイド化阻害膜６４は、シリサイド層が形成されるべき領域から除去される。具体的には、シリサイド化阻害膜６４は、第１ゲート電極２３０のコンタクト領域、シリコン抵抗素子３００のコンタクト領域、及びロジック回路１２が形成される領域から除去される。
【００３２】
次いで図６（ｂ）に示すように、シリサイド層を形成するための金属層を、シリサイド化阻害膜６４上、第１ゲート電極２３０のコンタクト領域上、シリコン抵抗素子３００のコンタクト領域上、及びロジック回路１２が形成される領域の上に形成する。次いで金属層を熱処理し、シリサイド層１２７，１３６，２３５（図２及び図３に図示），３０２（図２及び図３に図示）を形成する。その後、シリサイド化していない金属層を除去する。
【００３３】
次いで、エッチングストッパー膜５００、絶縁層５１０，５２０，５３０，５４０、容量素子４００、並びに各コンタクト及びビアを形成する、これにより、図１〜図３に示した半導体装置が形成される。
【００３４】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１ゲート電極２３０は、金属層２３２とシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、コンタクト領域にシリサイド層２３５を有しており、シリサイド層２３５を介してコンタクト５１３に接続している。このため、第１ゲート電極２３０の金属層２３２はシリサイド層２３５を介してコンタクト５１３と接続するため、メモリセルの書込・読出時間を短くすることができる。
【００３５】
また第１ゲート電極２３０は、第１トランジスタ２００のソース及びドレインとなる第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。このため、第１拡散層２２６にシリサイド層を形成しないようにすることができる。従って、容量素子４００からの電荷のリークが抑制され、情報の保持時間が長くなる。
【００３６】
また、ロジック回路１２の第２トランジスタ１００にはシリサイド層１２７，１３６を形成しているため、ロジック回路１２の動作は速くなる。またメモリ回路の周辺回路２０４を形成するトランジスタは第２トランジスタと同様の構造を有しているため、周辺回路２０４の動作も速くなる。
【００３７】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、シリサイド化阻害膜６４を有していない点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態に係る半導体装置の製造方法は、シリサイド層１２７，１３６，２３５，３０２を形成した後、エッチングストッパー膜５００を形成する前に、シリサイド化阻害膜６４が除去される工程を有する点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３８】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置のメモリ回路１４のメモリセル２０２の構成を示す平面図である。図９は、図８のＤ−Ｄ´断面図である。なお説明の都合上、図９においてメモリセル２０２の図示を省略している。本実施形態に係る半導体装置は、コンタクト領域及びコンタクト５１３が、第１ゲート電極２３０の両端以外の領域にも形成されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。そして第１ゲート電極２３０の両端以外の領域に位置するコンタクト領域にも、シリサイド層２３５が形成されている。
【００３９】
詳細には、絶縁層５４０の表層には、配線５５０が形成されている。配線５５０は金属配線であり、平面視で第１ゲート電極２３０と重なるように第１ゲート電極２３０と平行に延伸している。第１ゲート電極２３０および配線５５０は、一つが複数のメモリセル２０２に共通となっている。そして複数のコンタクト５１３は、それぞれ、下部がシリサイド層２３５を介して第１ゲート電極２３０に接続しており、上部がビア５２６に接続している。ビア５２６は、絶縁層５２０，５３０に埋め込まれており、絶縁層５４０に埋め込まれたビア５４２を介して配線５５０に接続している。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またコンタクト領域及びコンタクト５１３を、第１ゲート電極２３０の両端以外の領域にも形成しているため、第１ゲート電極２３０が長い場合においても、第１ゲート電極２３０の全体に必要な電圧を速く印加することができる。従って、メモリセルの書込・読出時間を短くすることができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１０ 基板
１２ ロジック回路
１４ メモリ回路
１６ アナログ回路
２０ 第２素子形成領域
４０ 第１素子形成領域
５０ 素子分離膜
６１ 絶縁膜
６２ 金属膜
６３ シリコン膜
６４ シリサイド化阻害膜
１００ 第２トランジスタ
１２２ ゲート絶縁膜
１２３ エクステンション領域
１２６ 第２拡散層
１２７ シリサイド層
１３０ 第２ゲート電極
１３１ サイドウォール
１３２  金属層
１３４ シリコン層
１３６ シリサイド層
２００ 第１トランジスタ
２０２ メモリセル
２０４ 周辺回路
２２０ 第１トランジスタ
２２２ ゲート絶縁膜
２２３ エクステンション領域
２２６ 第１拡散層
２３０ 第１ゲート電極
２３１ サイドウォール
２３２ 金属層
２３４ シリコン層
２３５ シリサイド層
３００ シリコン抵抗素子
３０１ サイドウォール
３０２ シリサイド層
３０３ 絶縁膜
４００ 容量素子
４１０ 下部電極
４２０ 誘電体層
４３０ 上部電極
５００ エッチングストッパー膜
５１０  絶縁層
５１２ コンタクト
５１３ コンタクト
５１４ コンタクト
５１５ コンタクト
５２０  絶縁層
５２２ ビア
５２４ ビア
５２６  ビア
５３０  絶縁層
５３２ ビット線
５４０ 絶縁層
５４２  ビア
５５０  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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