(57)【要約】【課題】ＴＳＶを形成した後の工程においては、Ｃｕの拡散防止膜である絶縁膜形成後に、当該絶縁膜に割れが発生し、その後のエッチングやアッシングなどのパターン加工を行う工程において、露出したＣｕが変色する問題が発生する場合がある。これは、拡散防止膜の成膜工程における熱履歴によりＣｕが体積膨張したことが問題の要因と考えられる。このような、膜割れが発生した場合には、Ｃｕ拡散防止膜の機能破壊、ＴＳＶ上部のＣｕの酸化による上部配線との導通不良等の種々の問題を誘発する。【解決手段】本願の一つの発明は、貫通電極を有する半導体集積回路装置において、プリメタル配線層形成よりも後に貫通ビアを形成する場合において、貫通電極の上端に当たる層間絶縁膜の界面に、メタル拡散防止絶縁膜として、窒化シリコン系絶縁膜を使用し、それ以外の層間絶縁膜の界面に、メタル拡散防止絶縁膜として、炭化シリコン系の絶縁膜を使用するものである。【選択図】図３
2011228419.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記プリメタル配線層上、および前記埋め込み配線層間の複数の界面の各々に設けられたメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、少なくとも前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極、
ここで、前記複数の界面の内、前記貫通電極の上端に当たる界面の前記メタル拡散防止絶縁膜として、第１の窒化シリコン系絶縁膜を有し、それ以外の界面の前記メタル拡散防止絶縁膜として、炭化シリコン系絶縁膜を有する。
【請求項２】
前記１項の半導体集積回路装置において、前記第１の窒化シリコン系絶縁膜は、前記半導体素子形成領域および前記貫通ビア形成領域に形成されている。
【請求項３】
前記１項の半導体集積回路装置において、前記第１の窒化シリコン系絶縁膜は、前記貫通ビア形成領域に形成されている。
【請求項４】
前記１項の半導体集積回路装置において、前記貫通電極の上端に当たる界面は、前記プリメタル配線層と前記３層以上の埋め込み配線層との間の界面である。
【請求項５】
前記２項の半導体集積回路装置において、前記貫通電極の上端に当たる界面は、前記３層以上の埋め込み配線層間の界面のいずれか一つである。
【請求項６】
前記５項の半導体集積回路装置において、前記貫通電極の上端に当たる界面には、前記半導体素子形成領域および前記貫通ビア形成領域を覆い、前記第１の窒化シリコン系絶縁膜上を覆う炭化シリコン系絶縁膜が設けられている。
【請求項７】
前記４項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層との界面に設けられた第２の窒化シリコン系絶縁膜。
【請求項８】
前記１項の半導体集積回路装置において、前記３層以上の埋め込み配線層は、銅系の埋め込み配線層である。
【請求項９】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられ、プリメタル絶縁膜およびその開口に埋め込まれたメタルプラグを有するプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられ、それぞれ層間絶縁膜およびその開口に埋め込まれた配線を有する３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記プリメタル配線層上、および前記埋め込み配線層間の複数の界面の各々に設けられたメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、少なくとも前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極、
ここで、前記複数の界面の内、前記貫通電極の上端に当たる界面の前記メタル拡散防止絶縁膜として、第１の窒化シリコン系絶縁膜を有し、それ以外の界面の前記メタル拡散防止絶縁膜として、炭化シリコン系絶縁膜を有し、
更に、ここで、前記貫通電極の上端に当たる界面より下層の配線層の絶縁膜を形成した後であって、前記貫通電極の上端に当たる界面より上層の配線層を形成する前に、前記貫通電極となるべき電極の埋め込みを実行する。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記第１の窒化シリコン系絶縁膜は、前記半導体素子形成領域および前記貫通ビア形成領域に形成されている。
【請求項１１】
前記９項の半導体集積回路装置の製造方法において、前記第１の窒化シリコン系絶縁膜は、前記貫通ビア形成領域に形成されている。
【請求項１２】
前記９項の半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面は、前記プリメタル配線層と前記３層以上の埋め込み配線層の内の最下層との間の界面である。
【請求項１３】
前記１０項の半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面は、前記３層以上の埋め込み配線層間の界面のいずれか一つである。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面には、前記半導体素子形成領域および前記貫通ビア形成領域を覆い、前記第１の窒化シリコン系絶縁膜上を覆う炭化シリコン系絶縁膜が設けられている。
【請求項１５】
前記９項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、更に以下を含む：
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層との界面に設けられた第２の窒化シリコン系絶縁膜。
【請求項１６】
前記９項の半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面より下層の配線層の絶縁膜を形成した後であって、当該配線層の絶縁膜に開口を形成する前に、前記貫通電極の形成を開始する。
【請求項１７】
以下を含む半導体集積回路装置：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上端を完全に覆う前記３層以上の埋め込み配線層の内の最下層に属する配線パターン、
ここで、前記配線パターンの平面積は前記貫通電極の平面積よりも大きく、前記配線パターンのバリアメタルが前記貫通電極の上面を完全に覆う。
【請求項１８】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記３層以上の埋め込み配線層および前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層の界面に設けられた窒化シリコン系のメタル拡散防止絶縁膜、
ここで、前記窒化シリコン系のメタル拡散防止絶縁膜は、プラズマＣＶＤにより、摂氏２５０度以上、３００度以下の成膜温度において、形成される。
【請求項１９】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上面に設けられたリセス部、
ここで、前記リセス部は、前記貫通電極のメッキによる埋め込み時に形成される。
【請求項２０】
半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上面に設けられたリセス部、
ここで、前記リセス部は、前記貫通電極をレジスト膜をマスクとしてエッチングすることによって形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）または半導体集積回路装置（または半導体装置）の製造方法における銅等の金属不純物拡散防止技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−３３５４５０号公報（特許文献１）または、これに対応する米国特許公開２００７−２８７２９８号公報（特許文献２）には、銅埋め込み配線の各配線層の層間絶縁膜構造（層内絶縁膜を含む）における下層配線（シングルダマシン配線）の最上部の銅拡散防止絶縁膜として、ＳｉＣＮ，ＳｉＣＯ，ＳｉＣ，Ｓ３Ｎ４などを用い、その上層配線（デュアルダマシン配線）の最上部においてはアッシング等によるダメージを抑制するために銅拡散防止絶縁膜として、ＳｉＯ２，Ｓ３Ｎ４などを用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３３５４５０号公報
【特許文献２】米国特許公開２００７−２８７２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
三次元実装による半導体素子の集積度の向上やチップ間の信号伝達の高速化、高周波デバイスへの応用を目的とし、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）プロセスが検討されている。ＴＳＶの埋め込み材料にＣｕを用いる場合は、ウェハ薄膜化やＴＳＶの埋め込み性能に限界があるため、現状では数１０マイクロメートル以上の大口径パターンを用いる必要がある。一般的にはＴＳＶのサイズに対する深さの比であるアスペクト比は３以下程度が妥当であり、３以上とするとＣｕめっき前に成膜するスパッタ膜のカバレッジの問題から埋め込み不良が発生する可能性が高くなる。
【０００５】
ＴＳＶを形成した後の工程においては、Ｃｕの拡散防止膜である絶縁膜形成後に、当該絶縁膜に割れが発生し、その後のエッチングやアッシングなどのパターン加工を行う工程において、露出したＣｕが変色する問題が発生する場合がある。これは、拡散防止膜の成膜工程における熱履歴によりＣｕが体積膨張したことが問題の要因と考えられる。
【０００６】
このような、膜割れが発生した場合には、Ｃｕ拡散防止膜の機能破壊、ＴＳＶ上部のＣｕの酸化による上部配線との導通不良、段差が発生による後の工程のリソグラフィー工程における解像不良等の種々の問題を誘発する。また、異常発生部を起点とし異物が発生し、製品の歩留まりが低下するなど種々の不具合が生じる可能性がある。ＴＳＶの実用化のためには、本問題の解決が必要である。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、貫通電極を有する半導体集積回路装置において、プリメタル配線層形成よりも後に貫通ビアを形成する場合において、貫通電極の上端に当たる層間絶縁膜の界面に、メタル拡散防止絶縁膜として、窒化シリコン系絶縁膜を使用し、それ以外の層間絶縁膜の界面に、メタル拡散防止絶縁膜として、炭化シリコン系の絶縁膜を使用するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、貫通電極を有する半導体集積回路装置において、プリメタル配線層形成よりも後に貫通ビアを形成する場合において、貫通電極の上端に当たる層間絶縁膜の界面に、メタル拡散防止絶縁膜として、窒化シリコン系絶縁膜を使用し、それ以外の層間絶縁膜の界面に、メタル拡散防止絶縁膜として、炭化シリコン系の絶縁膜を使用することにより、信頼性の高いデバイスを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップの上面全体図である。
【図２】本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップを積層した形態を示すパッケージ断面図である。
【図３】本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。
【図４】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル配線層形成時点）である。
【図５】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。
【図６】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。
【図７】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層層間絶縁膜形成時点）である。
【図８】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。
【図９】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。
【図１０】図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（パッド配線層形成時点）である。
【図１１】本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。
【図１２】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル配線層形成時点）である。
【図１３】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。
【図１４】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。
【図１５】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜形成時点）である。
【図１６】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工時点）である。
【図１７】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜除去時点）である。
【図１８】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層層間絶縁膜形成時点）である。
【図１９】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。
【図２０】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層形成時点）である。
【図２１】図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。
【図２２】本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。
【図２３】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル絶縁膜形成時点）である。
【図２４】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。
【図２５】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。
【図２６】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜形成時点）である。
【図２７】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工時点）である。
【図２８】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜除去時点）である。
【図２９】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。
【図３０】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層形成時点）である。
【図３１】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。
【図３２】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第３層埋め込み配線層下端バリア絶縁膜形成時点）である。
【図３３】図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（パッド配線層形成時点）である。
【図３４】本願の実施の形態４（ビアミドル方式において貫通電極上端界面の銅拡散防止絶縁膜省略）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。
【図３５】本願の実施の形態５（ビアラスト方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の製造方法による半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。
【図３６】本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（銅メッキ完了時点）である。
【図３７】本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（表面平坦化時点）である。
【図３８】本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（窒化シリコン系メタル拡散バリア絶縁膜形成時点）である。
【図３９】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（表面平坦化時点）である。
【図４０】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の周辺上面図（リセス部加工用レジスト膜形成時点）である。
【図４１】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部加工用レジスト膜形成時点、図４０のＡ−Ａ’断面に対応）である。
【図４２】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部エッチング時点）である。
【図４３】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部加工用レジスト膜除去時点）である。
【図４４】本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（窒化シリコン系メタル拡散バリア絶縁膜形成時点）である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体集積回路装置：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記プリメタル配線層上、および前記埋め込み配線層間の複数の界面の各々に設けられたメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、少なくとも前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極、
ここで、前記複数の界面の内、前記貫通電極の上端に当たる界面の前記メタル拡散防止絶縁膜として、第１の窒化シリコン系絶縁膜を有し、それ以外の界面の前記メタル拡散防止絶縁膜として、炭化シリコン系絶縁膜を有する。
【００１７】
２．前記１項の半導体集積回路装置において、前記第１の窒化シリコン系絶縁膜は、前記半導体素子形成領域および前記貫通ビア形成領域に形成されている。
【００１８】
３．前記１項の半導体集積回路装置において、前記第１の窒化シリコン系絶縁膜は、前記貫通ビア形成領域に形成されている。
【００１９】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記貫通電極の上端に当たる界面は、前記プリメタル配線層と前記３層以上の埋め込み配線層との間の界面である。
【００２０】
５．前記１から３項のいずれか一つの半導体集積回路装置において、前記貫通電極の上端に当たる界面は、前記３層以上の埋め込み配線層間の界面のいずれか一つである。
【００２１】
６．前記５項の半導体集積回路装置において、前記貫通電極の上端に当たる界面には、前記半導体素子形成領域および前記貫通ビア形成領域を覆い、前記第１の窒化シリコン系絶縁膜上を覆う炭化シリコン系絶縁膜が設けられている。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層との界面に設けられた第２の窒化シリコン系絶縁膜。
【００２３】
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記３層以上の埋め込み配線層は、銅系の埋め込み配線層である。
【００２４】
９．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記プリメタル配線層上、および前記埋め込み配線層間の複数の界面の各々に設けられたメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、少なくとも前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極、
ここで、前記複数の界面の内、前記貫通電極の上端に当たる界面の前記メタル拡散防止絶縁膜として、第１の窒化シリコン系絶縁膜を有し、それ以外の界面の前記メタル拡散防止絶縁膜として、炭化シリコン系絶縁膜を有し、
更に、ここで、前記貫通電極の上端に当たる界面より下層の配線層の絶縁膜を形成した後であって、前記貫通電極の上端に当たる界面より上層の配線層を形成する前に、前記貫通電極となるべき電極の埋め込みを実行する。
【００２５】
１０．前記９項の半導体集積回路装置の製造方法において、前記第１の窒化シリコン系絶縁膜は、前記半導体素子形成領域および前記貫通ビア形成領域に形成されている。
【００２６】
１１．前記９項の半導体集積回路装置の製造方法において、前記第１の窒化シリコン系絶縁膜は、前記貫通ビア形成領域に形成されている。
【００２７】
１２．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面は、前記プリメタル配線層と前記３層以上の埋め込み配線層の内の最下層との間の界面である。
【００２８】
１３．前記９から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面は、前記３層以上の埋め込み配線層間の界面のいずれか一つである。
【００２９】
１４．前記１３項の半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面には、前記半導体素子形成領域および前記貫通ビア形成領域を覆い、前記第１の窒化シリコン系絶縁膜上を覆う炭化シリコン系絶縁膜が設けられている。
【００３０】
１５．前記９から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は、更に以下を含む：
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層との界面に設けられた第２の窒化シリコン系絶縁膜。
【００３１】
１６．前記９から１５項のいずれか一つの半導体集積回路装置の製造方法において、前記貫通電極の上端に当たる界面より下層の配線層の絶縁膜を形成した後であって、当該配線層の絶縁膜に開口を形成する前に、前記貫通電極の形成を開始する。
【００３２】
１７．以下を含む半導体集積回路装置：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上端を覆う前記３層以上の埋め込み配線層の内の最下層に属する配線パターン、
ここで、前記プリメタル配線層には、メタル拡散防止絶縁膜が設けられていない。
【００３３】
１８．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上端を覆う前記３層以上の埋め込み配線層の内の最下層に属する配線パターン、
ここで、前記プリメタル配線層には、メタル拡散防止絶縁膜が設けられておらず、
更に、ここで、前記貫通電極の上端に当たる界面より下層の配線層を形成した後であって、前記貫通電極の上端に当たる界面より下層の配線層を形成する前に、前記貫通電極となるべき電極の埋め込みを実行する。
【００３４】
１９．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記３層以上の埋め込み配線層および前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記３層以上の埋め込み配線層と前記パッド配線層の界面に設けられた窒化シリコン系のメタル拡散防止絶縁膜、
ここで、前記窒化シリコン系のメタル拡散防止絶縁膜は、プラズマＣＶＤにより、摂氏２５０度以上、３００度以下の成膜温度において、形成される。
【００３５】
２０．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上面に設けられたリセス部、
ここで、前記リセス部は、前記貫通電極のメッキによる埋め込み時に形成される。
【００３６】
２１．半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上面に設けられたリセス部、
ここで、前記リセス部は、前記貫通電極をレジスト膜をマスクとしてエッチングすることによって形成される。
【００３７】
２２．以下を含む半導体集積回路装置：
（ａ）第１及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面側に設けられた半導体素子形成領域および貫通ビア形成領域；
（ｃ）前記第１の主面上に設けられたプリメタル配線層；
（ｄ）前記プリメタル配線層上に設けられた３層以上の埋め込み配線層；
（ｅ）前記３層以上の埋め込み配線層上に設けられたパッド配線層；
（ｆ）前記埋め込み配線層間の複数の界面の各々に設けられた炭化シリコン系のメタル拡散防止絶縁膜；
（ｇ）前記貫通ビア形成領域に設けられ、前記プリメタル配線層を貫通して、前記半導体基板の前記第２の主面に至る貫通電極；
（ｈ）前記貫通電極の上端を完全に覆う前記３層以上の埋め込み配線層の内の最下層に属する配線パターン、
ここで、前記配線パターンの平面積は前記貫通電極の平面積よりも大きく、前記配線パターンのバリアメタルが前記貫通電極の上面を完全に覆う。
【００３８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００４１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、「銅」、「銅部材」等といっても比較的純粋な銅のみを指すものではなく、銅を主要な成分とするメタル部材を意味するものとする。
【００４２】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４３】
集積回路のＢＥＯＬプロセスに多用されるＬｏｗ−ｋ層間絶縁膜材料としては、ＳｉＯＣ等が代表的であるが、本願においては、単に「ＳｉＯＣ」というと、非多孔質ＳｉＯＣを指す。一方、いわゆるＥＬＫ（Ｅｘｔｒｅｍｅ  Ｌｏｗ−ｋ）膜である多孔質ＳｉＯＣを指す場合は、「多孔質ＳｉＯＣ膜」、「ポーラスＳｉＯＣ膜」等ということとする。
【００４４】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン/炭化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ、ＳｉＣＯ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４５】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮ（一般に元素記号の記載の順に含有量が高いとされる）は、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４６】
本願において、銅拡散バリア膜に関して「窒化シリコン系絶縁膜」というときは、主にＳｉＮおよびＳｉＮＨを指す。また、同様に「炭化シリコン系絶縁膜」というときは、主にＳｉＣ，ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＮＨ等を指す。
【００４７】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４８】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４９】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５２】
１．本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップおよび、その積層構造の説明（主に図１及び図２）
このセクションでは、以下の各実施の形態におけるデバイス構造およびその製造方法を適用して形成された半導体チップの平面レイアウトの一例及びそれを用いて積層された積層型半導体集積回路装置（積層パッケージ）の断面構造の概要を説明する。
【００５３】
図１は本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップの上面全体図である。図２は本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップを積層した形態を示すパッケージ断面図である。これらに基づいて、本願の各実施の形態に共通の半導体集積回路装置の一例である半導体チップおよび、その積層構造を説明する。
【００５４】
図１に示すように、半導体チップ２のデバイス主面１ａ（裏面１ｂの反対の面）上には、ロジック回路ブロック６、アナログ回路ブロック７、メモリ回路ブロック８等を有する半導体素子形成領域５、および、複数の貫通電極部３を有する貫通ビア形成領域４が設けられている。
【００５５】
次に、図１に示した半導体チップ２と同様なレイアウト（すなわち、貫通ビア形成領域４と半導体素子形成領域５）を有する各種半導体チップ２ａ，２ｂ，２ｃを積層した積層パッケージを図２に示す。図２に示すように、たとえば貫通電極１１を有する配線基板９上に、貫通電極部３を有する複数のチップ２ａ，２ｂ，２ｃが、基板間相互接続部１４（たとえば、銅電極/銅錫接合/銅電極等の接合構造）を介して、積層されている。これらの積層体は、必要に応じて、封止レジン１５等により、封止され、その封止体の下端等には、必要に応じて、半田バンプ電極１２等が形成される。
【００５６】
２．本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造の説明（主に図３）
配線層に使用される銅拡散バリア絶縁膜としては、ＳｉＮ膜等に代表される窒化シリコン系膜と、ＳｉＣ膜等に代表される炭化シリコン系膜がある。この内、窒化シリコン系膜は銅拡散防止性能および膜の安定性において優れているが、誘電率が相対的に高いというデメリットがある。一方、炭化シリコン系膜は、膜の安定性において劣るものの、誘電率が相対的に低いというメリットがある。炭化シリコン系膜の中でもＳｉＣＮやＳｉＣＮＨ膜は銅拡散防止機能は窒化シリコン系膜に匹敵するが、膜の安定性は劣る。ＳｉＣやＳｉＣＯ膜は銅拡散防止機能や膜の安定性が窒化シリコン系膜に劣るが、ＳＩＣＮやＳｉＣＮＨ膜よりも誘電率が相対的に低い。従って、本例においては、信頼性等の問題のおきやすい貫通電極の上端に当たる層間絶縁膜等の界面については、窒化シリコン系銅拡散防止絶縁膜（バリア絶縁膜）を使用し、その他の層間絶縁膜等の界面については、炭化シリコン系銅拡散防止絶縁膜（バリア絶縁膜）を使用することで、動作の高速化を図っている。なお、最上層の埋め込み配線層とパッド配線層の界面については、膜質、上層膜の加工（たとえば、最上層埋め込み配線とアルミニウム系パッド間のタングステンプラグ等の形成の際のエッチング選択比）等の関係から、窒化シリコン系銅拡散防止絶縁膜（このような上層配線においては、誘電率の高さはデバイス動作にほとんど影響を与えない）がもっとも好適であるが、炭化シリコン系銅拡散防止絶縁膜も使用可能であることはいうまでもない。
【００５７】
本願では、説明の簡潔性を確保するために、埋め込み配線の総数を４としたが、一般のデバイスでは、配線総数３から１５程度が汎用的に利用されている。たとえば、１３層の構成について、各層の内訳の一例を示すとすれば、ローカル配線層７層、中間配線層４層、グローバル配線２層等を例示することができる。
【００５８】
図３は本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。これに基づいて、本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造を説明する。
【００５９】
図３に示すように、たとえば、Ｐ型単結晶シリコン基板１（図１の半導体チップ２）のデバイス主面１ａ側の表面領域（主に半導体素子形成領域５）には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１６、ＭＩＳＦＥＴを構成するソースドレイン領域１７が形成されており、同表面領域上には、ＭＩＳＦＥＴのゲートスタック構造を構成するゲート絶縁膜１８（Ｈｉｇｈ−ｋ膜等を含む複合膜を含む）、ゲート電極１９（ポリシリコン層、メタル層等の複合膜を含む）、サイドウォール絶縁膜１３、ゲートキャップ絶縁膜等が形成されている。
【００６０】
更に、半導体基板１のデバイス主面１ａ側の表面領域上には、ゲートスタック構造を覆うように、酸化シリコン系絶縁膜（たとえば、通常のＳｉＯＣ膜、すなわち、非多孔質ＳｉＯＣ膜）を主要な構成要素とするプリメタル絶縁膜２１（この部分が、プリメタル配線層２０に対応している）が形成されており、このプリメタル絶縁膜２１には、これを貫通するタングステンプラグ１０が設けられている。一方、貫通ビア形成領域４においては、プリメタル絶縁膜２１および半導体基板１を貫通する貫通電極部３が設けられており、この貫通電極部３は、貫通ビア３ｂ（貫通孔）、その内面に形成された貫通ビア内面絶縁膜３ｄ（たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜又は、これらの複合膜）、貫通ビア３ｂの内部に埋め込まれた貫通電極または貫通電極部材３ｃ（通常、周辺のバリアメタル層および、銅、タングステン等のコアメタル部から構成されている。ここでは、主に銅系貫通電極部材を中心に説明する）等から構成されている。
【００６１】
プリメタル絶縁膜２１の上面および貫通電極部３の上面には、たとえば、５０ｎｍ程度の厚さの第１層埋め込み配線層下端バリア絶縁膜３１ｂ’（窒化シリコン系）が形成されており、この第１層埋め込み配線層下端バリア絶縁膜３１ｂ’上には、第１層埋め込み配線層層間絶縁膜３１ａ（たとえば、１００ｎｍ程度の厚さの酸化シリコン系膜、すなわち、多孔質ＳｉＯＣ膜）が設けられている。この第１層埋め込み配線層層間絶縁膜３１ａ中には、第１層埋め込み配線層配線金属膜３１ｃ、第１層埋め込み配線層バリアメタル膜３１ｄ等からなる第１層埋め込み配線（シングルダマシン配線）が埋め込まれている。この第１層埋め込み配線は、ローカル配線と見ることができる。なお、第１層埋め込み配線が他の配線層と比べて、特に微細である場合等は、第１層埋め込み配線層層間絶縁膜３１ａとして、下層から比較的薄い無機系の酸化シリコン膜、比較的厚い非多孔質ＳｉＯＣ膜、比較的薄い無機系の酸化シリコン膜等で構成した積層非多孔質Ｌｏｗ−ｋ膜とすることも有効である。
【００６２】
第１層埋め込み配線層層間絶縁膜３１ａ上には、たとえば、５０ｎｍ程度の厚さの第２層埋め込み配線層下端バリア絶縁膜３２ｂ（炭化シリコン系）が形成されており、この第２層埋め込み配線層下端バリア絶縁膜３２ｂ上には、第２層埋め込み配線層層間絶縁膜３２ａ（たとえば、１７０ｎｍ程度の厚さの酸化シリコン系膜、すなわち、多孔質ＳｉＯＣ膜）が形成されている。この第２層埋め込み配線層層間絶縁膜３２ａ中には、第２層埋め込み配線層配線金属膜３２ｃ、第２層埋め込み配線層バリアメタル膜３２ｄ等からなる第２層埋め込み配線（デュアルダマシン配線）が埋め込まれている。この第２層埋め込み配線は、ローカル配線または中間層配線と見ることができる。
【００６３】
同様に、第２層埋め込み配線層層間絶縁膜３２ａ上には、たとえば、５０ｎｍ程度の厚さの第３層埋め込み配線層下端バリア絶縁膜３３ｂ（炭化シリコン系）が形成されており、この第３層埋め込み配線層下端バリア絶縁膜３３ｂ上には、第３層埋め込み配線層層間絶縁膜３３ａ（たとえば、２００ｎｍ程度の厚さの酸化シリコン系膜、すなわち、非多孔質ＳｉＯＣ膜）が形成されている。この第３層埋め込み配線層層間絶縁膜３３ａ中には、第３層埋め込み配線層配線金属膜３３ｃ、第３層埋め込み配線層バリアメタル膜３３ｄ等からなる第３層埋め込み配線（デュアルダマシン配線）が埋め込まれている。この第３層埋め込み配線は、中間層配線と見ることができる。
【００６４】
更に、第３層埋め込み配線層層間絶縁膜３３ａ上には、たとえば、５０ｎｍ程度の厚さの第４層埋め込み配線層下端バリア絶縁膜３４ｂ（炭化シリコン系）が形成されており、この第４層埋め込み配線層下端バリア絶縁膜３４ｂ上には、第４層埋め込み配線層層間絶縁膜３４ａ（たとえば、８００ｎｍ程度の厚さの酸化シリコン系膜、すなわち、ＴＥＯＳ膜）が形成されている。この第４層埋め込み配線層層間絶縁膜３４ａ中には、第４層埋め込み配線層配線金属膜３４ｃ、第４層埋め込み配線層バリアメタル膜３４ｄ等からなる第４層埋め込み配線（デュアルダマシン配線）が埋め込まれている。この第４層埋め込み配線は、グローバル配線と見ることができる。
【００６５】
これらの第１層埋め込み配線層下端バリア絶縁膜３１ｂ’から第４層埋め込み配線層層間絶縁膜３４ａまでの部分が、多層埋め込み配線層３０（３層以上の埋め込み配線）に対応している。
【００６６】
第４層埋め込み配線層層間絶縁膜３４ａ上には、たとえば、１５０ｎｍ程度の厚さのパッド配線層下端バリア絶縁膜（窒化シリコン系）が形成されており、その上には、通常、タングステンプラグ等を埋め込むパッド下ビア層（通常Ｌｏｗ−ｋではない通常の酸化シリコン系絶縁膜）等を介して、パッド配線層４０が形成されている。パッド配線層４０には、パッド電極４２が形成されており、このパッド電極４２は、たとえば、中間のパッド電極主メタル膜４２ａ、その上下のパッド電極バリアメタル膜４２ｂ（パッド開口部分では、上のバリアメタル膜を除去しても良い）等から構成されている。
【００６７】
更に、通常、パッド下ビア層上、およびパッド電極４２上は、たとえば、下層の酸化シリコン系絶縁膜（通常Ｌｏｗ−ｋではない通常の酸化シリコン系絶縁膜）、上層の窒化シリコン系絶縁膜、更に必要であれば、ポリイミド系樹脂膜等の有機系塗布膜等からなるファイナルパッシベーション膜によって被覆されており、各パッド４２の中央部に対応して、このファイナルパッシベーション膜にパッド開口が設けられている。
【００６８】
３．本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスの説明（主に図４から図１０）
このセクションでは、セクション２で説明したデバイス構造の製造工程の一例の概要を説明する。
【００６９】
図４は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル配線層形成時点）である。図５は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。図６は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。図７は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層層間絶縁膜形成時点）である。図８は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。図９は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。図１０は図３のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（パッド配線層形成時点）である。これらに基づいて、本願の実施の形態１（ビアミドル方式において貫通電極上端界面を全面窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを説明する。
【００７０】
まず、図４に示すように、ウエハ１（ここでは、Ｐ型の単結晶シリコンの３００φウエハを例にとり説明するが、ウエハ径は２００ファイでも４５０ファイでも、その他でも良い。また、単結晶ウエハに限らず、エピタキシャルウエハでも、ＳＯＩウエハでもよい。また、導電型は必要に応じてＮ型でもよい）のデバイス主面１ａ上にＭＩＳＦＥＴを形成した後、ウエハ１のデバイス主面１ａ上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、たとえば、２００ｎｍ程度の厚さのプリメタル絶縁膜２１（酸化シリコン系絶縁膜を主要な構成要素とする絶縁膜）を成膜する。次に、ウエハ１のデバイス主面１ａ側に対して、たとえばフルオロカーボンを含むガス雰囲気中で異方性ドライエッチングを施し、コンタクトホールを開口する。続いて、プリメタル絶縁膜２１上およびコンタクトホール内に、バリアメタルおよびタングステン部材を順次堆積する。次に、メタルＣＭＰ処理により、コンタクトホール外のバリアメタルおよびタングステン部材を除去して、表面を平坦化する。
【００７１】
次に、図５に示すように、貫通ビア形成領域４に、貫通電極部となるべき部分３を形成する（貫通電極部周辺切り出し領域Ｒ１参照）。手順としては、たとえば、ボッシュプロセス（Ｂｏｓｃｈ  Ｐｒｏｃｅｓｓ）等のドライエッチング（たとえば、ＳＦ６等による等方性エッチングとＣ４Ｆ８等による異方性エッチングを交互に繰り返す）により、プリメタル絶縁膜２１の上面から半導体基板１の中間に至る非貫通孔３ｂ（貫通ビアとなるべき非貫通孔、深さは、たとえば、１００マイクロメートル程度で平面形状は、たとえば４０マイクロメートル角程度）を形成する。続いて、酸化シリコン膜等の絶縁膜（貫通ビア内面絶縁膜となるべき非貫通ビア内面絶縁膜３ｄ）をＣＶＤ等により、プリメタル絶縁膜２１の上面、非貫通孔３ｂの内面および底面に堆積する。更に、その上に、バリアメタル膜をＣＶＤ、スパッタリング等により堆積し、その後、銅シード層等をＣＶＤ、スパッタリング等により堆積する。続いて、電解メッキにより、銅部材で貫通ビアとなるべき非貫通孔３ｂを充填する。ここで、バリアメタル膜、銅シード層、メッキ銅部材等で貫通電極となるべき非貫通電極３cを構成している。最後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理により、非貫通孔３ｂ外の絶縁膜３ｄ、非貫通電極３c等の不要な部材を除去する。
【００７２】
次に、図６に示すように、プリメタル絶縁膜２１の上面のほぼ全面に、プラズマＣＶＤ等により、銅拡散防止絶縁性バリア膜３１ｂ’、すなわち、窒化シリコン膜を形成する。窒化シリコン膜の成膜条件としては、たとえば、使用炉体：枚葉平行平板型、ガス流量：ＳｉＨ４１０から１００ｓｃｃｍ（たとえば３０ｓｃｃｍ程度），ＮＨ３１０から５００ｓｃｃｍ（たとえば１５０ｓｃｃｍ程度），Ｎ２１０００から３００００ｓｃｃｍ（たとえば３０００ｓｃｃｍ程度）、処理気圧：１３３から１３３３２パスカル（たとえば１５００パスカル程度）、ウエハ温度：摂氏２００から３００度（望ましくは、２５０度から３００度で、具体的には、たとえば、２８０度程度）、高周波パワー１３．５６ＭＨzで１０から５００ワット（たとえば１００ワット程度）、膜厚１０から１０００ｎｍ（たとえば５０ｎｍ程度）を好適なものとして例示することができる。なお、成膜温度については、一般に汎用されているように摂氏４００度程度とすることもできる。しかし、前記のより低い成膜温度とすることにより、銅部材の熱的な変形による銅拡散防止膜の割れ等を防止することができる。このような低温成膜は、特に、セクション９の例において有効である。
【００７３】
次に、図７に示すように、窒化シリコン膜３１ｂ’上にプラズマＣＶＤにより、たとえば多孔質ＳｉＯＣ膜３１ａを成膜する。次に、図８に示すように、リソグラフィにより、第１層埋め込み配線用開口３５を開口する。次に、図９に示すように、シングルダマシン法により、第１層埋め込み配線層配線金属膜３１ｃ（たとえば銅）、第１層埋め込み配線層バリアメタル膜３１ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第１層埋め込み配線を埋め込む。次に、多孔質ＳｉＯＣ膜３１ａ上に、プラズマＣＶＤにより、第２層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３２ｂを成膜する。この炭化シリコン系銅拡散バリア絶縁膜としては、ＳｉＣＮ膜のほか、ＳｉＣＯ膜，ＳＩＣ膜または、これらの複合膜を適用することができる（以下同じ）。
【００７４】
次に、図１０に示すように、ＳｉＣＮ膜３２ｂ上にプラズマＣＶＤにより、たとえば多孔質ＳｉＯＣ膜３２ａを成膜する。続いて、先とほぼ同様に、デュアルダマシン法により、第２層埋め込み配線層配線金属膜３２ｃ（たとえば銅）、第２層埋め込み配線層バリアメタル膜３２ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第２層埋め込み配線を埋め込む。次に、多孔質ＳｉＯＣ膜３２ａ上に、プラズマＣＶＤにより、第３層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３３ｂを成膜する。
【００７５】
更に同様に、ＳｉＣＮ膜３３ｂ上にプラズマＣＶＤにより、たとえば非多孔質ＳｉＯＣ膜３３ａを成膜する。続いて、先とほぼ同様に、デュアルダマシン法により、第３層埋め込み配線層配線金属膜３３ｃ（たとえば銅）、第３層埋め込み配線層バリアメタル膜３３ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第３層埋め込み配線を埋め込む。次に、非多孔質ＳｉＯＣ膜３３ａ上に、プラズマＣＶＤにより、第４層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３４ｂを成膜する。
【００７６】
また、同様に、ＳｉＣＮ膜３４ｂ上にプラズマＣＶＤにより、たとえばＴＥＯＳ酸化シリコン膜３４ａを成膜する。続いて、先とほぼ同様に、デュアルダマシン法により、第４層埋め込み配線層配線金属膜３４ｃ（たとえば銅）、第４層埋め込み配線層バリアメタル膜３４ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第４層埋め込み配線を埋め込む。次に、ＴＥＯＳ酸化シリコン膜３４ａ上に、プラズマＣＶＤにより、パッド配線層下端バリア絶縁膜（窒化シリコン系）として、たとえば、窒化シリコン膜４１ｂ’を成膜する。
【００７７】
その後、パッド配線層４０を形成する。更に、ウエハ１の裏面１ｂから図１０のＣ−Ｃ’で示す部分まで、バックグラインディングおよびＣＭＰ処理により除去すると、図３のデバイス構造が得られる。
【００７８】
４．本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造の説明（主に図１１）
このセクションで説明する例は、セクション２で説明した例と比較すると、プリメタル絶縁膜２１と第１層埋め込み配線層層間絶縁膜３１ａの間の界面の銅拡散防止バリア絶縁膜３１ｂ’が、貫通ビア形成領域４にのみ形成されている点が特徴となっている。このことによって、本来、メタル拡散バリア絶縁膜の必要性が低い半導体素子形成領域５の高誘電率の窒化シリコン膜を排除できるので、回路動作の高速化を図ることができる。
【００７９】
図１１は本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。これに基づいて、本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造を説明する。
【００８０】
図１１に示すように、窒化シリコン膜３１ｂ’（窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜）が貫通ビア形成領域４にのみ形成されている。
【００８１】
５．本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスの説明（主に図１２から図２１）
このセクションのプロセスとセクション３で説明したプロセスの相違は、セクション４のデバイス構造とセクション２のデバイス構造の相違に基づいており、図１１における窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜３１ｂ’をパターニングする工程があるのが、本セクションということになる。
【００８２】
図１２は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル配線層形成時点）である。図１３は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。図１４は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。図１５は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜形成時点）である。図１６は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工時点）である。図１７は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜除去時点）である。図１８は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層層間絶縁膜形成時点）である。図１９は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。図２０は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層形成時点）である。図２１は図１１のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。これらに基づいて、本願の実施の形態２（ビアミドル方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを説明する。
【００８３】
セクション３と同様に、図１２に示すように、ウエハ１のデバイス主面１ａ上にＭＩＳＦＥＴを形成した後、ウエハ１のデバイス主面１ａ上に、ＣＶＤにより、たとえば、２００ｎｍ程度の厚さのプリメタル絶縁膜２１を成膜する。次に、ウエハ１のデバイス主面１ａ側に対して、たとえばフルオロカーボンを含むガス雰囲気中で異方性ドライエッチングを施し、コンタクトホールを開口する。続いて、プリメタル絶縁膜２１上およびコンタクトホール内に、バリアメタルおよびタングステン部材を順次堆積する。次に、メタルＣＭＰ処理により、コンタクトホール外のバリアメタルおよびタングステン部材を除去して、表面を平坦化する。
【００８４】
次に、図１３に示すように、貫通ビア形成領域４に、貫通電極部となるべき部分３を形成する（貫通電極部周辺切り出し領域Ｒ１参照）。手順としては、たとえば、ボッシュプロセス等のドライエッチングにより、プリメタル絶縁膜２１の上面から半導体基板１の中間に至る非貫通孔３ｂ（貫通ビアとなるべき非貫通孔、深さは、たとえば、１００マイクロメートル程度で平面形状は、たとえば４０マイクロメートル角程度）を形成する。続いて、酸化シリコン膜等の絶縁膜（貫通ビア内面絶縁膜となるべき非貫通ビア内面絶縁膜３ｄ）をＣＶＤ等により、プリメタル絶縁膜２１の上面、非貫通孔３ｂの内面および底面に堆積する。更に、その上に、バリアメタル膜をＣＶＤ、スパッタリング等により堆積し、その後、銅シード層等をＣＶＤ、スパッタリング等により堆積する。続いて、電解メッキにより、銅部材で貫通ビアとなるべき非貫通孔３ｂを充填する。ここで、バリアメタル膜、銅シード層、メッキ銅部材等で貫通電極となるべき非貫通電極３cを構成している。最後に、ＣＭＰ等の平坦化処理により、非貫通孔３ｂ外の絶縁膜３ｄ、非貫通電極３c等の不要な部材を除去する。
【００８５】
次に、図１４に示すように、プリメタル絶縁膜２１の上面のほぼ全面に、プラズマＣＶＤ等により、銅拡散防止絶縁性バリア膜３１ｂ’、すなわち、窒化シリコン膜を形成する。窒化シリコン膜の成膜条件としては、たとえば、使用炉体：枚葉平行平板型、ガス流量：ＳｉＨ４１０から１００ｓｃｃｍ（たとえば３０ｓｃｃｍ程度），ＮＨ３１０から５００ｓｃｃｍ（たとえば１５０ｓｃｃｍ程度），Ｎ２１０００から３００００ｓｃｃｍ（たとえば３０００ｓｃｃｍ程度）、処理気圧：１３３から１３３３２パスカル（たとえば１５００パスカル程度）、ウエハ温度：摂氏２００から３００度（望ましくは、２５０度から３００度で、具体的には、たとえば、２８０度程度）、高周波パワー１３．５６ＭＨzで１０から５００ワット（たとえば１００ワット程度）、膜厚１０から１０００ｎｍ（たとえば５０ｎｍ程度）を好適なものとして例示することができる。なお、成膜温度については、一般に汎用されているように摂氏４００度程度とすることもできる。しかし、前記のより低い成膜温度とすることにより、膜の信頼性等を向上させることができる。
【００８６】
次に図１５に示すように、窒化シリコン膜３１ｂ’上にレジスト膜２２を塗布して、リソグラフィにより、パターニングする。続いて、図１６に示すように、レジスト膜２２をマスクとして、たとえば、フルオロカーボン系のエッチングガスを含む雰囲気で、ドライエッチングすることにより、半導体素子形成領域５の窒化シリコン膜３１ｂ’を除去する。その後、図１７に示すように、不要になったレジスト膜２２をアッシング等により除去する。
【００８７】
次に、図１８に示すように、プリメタル絶縁膜２１および窒化シリコン膜３１ｂ’上にプラズマＣＶＤにより、たとえば多孔質ＳｉＯＣ膜３１ａを成膜する。次に、図１９に示すように、リソグラフィにより、第１層埋め込み配線用開口３５を開口する。次に、図２０に示すように、シングルダマシン法により、第１層埋め込み配線層配線金属膜３１ｃ（たとえば銅）、第１層埋め込み配線層バリアメタル膜３１ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第１層埋め込み配線を埋め込む。次に、図２１に示すように、多孔質ＳｉＯＣ膜３１ａ上に、プラズマＣＶＤにより、第２層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３２ｂを成膜する。この炭化シリコン系銅拡散バリア絶縁膜としては、ＳｉＣＮ膜のほか、ＳｉＣＯ膜，ＳＩＣ膜または、これらの複合膜を適用することができる。
【００８８】
この後は、セクション３の図１０に関して説明した処理と同一である。
【００８９】
６．本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造の説明（主に図２２）
この例は、貫通電極部３の上端部が、多層埋め込み配線層３０内の層間界面にあることが第１の特徴となっている（配線層中ビア方式）。このような配線層中ビア方式は、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）すなわち、貫通電極部３を形成する際の半導体基板上のデバイスへの悪影響を低減できるメリットがある。ここでは、第２層埋め込み配線層と第３層埋め込み配線層との界面に適用したが、同様に、第Ｎ−１層埋め込み配線層（Ｎ≧２）と第Ｎ層埋め込み配線層との界面に適用することができる。
【００９０】
また、第２の特徴としては、貫通電極部３の上端部に対応する層間絶縁膜の界面に、貫通ビア形成領域４および半導体素子形成領域５の両領域のほぼ全体をカバーする炭化シリコン系銅拡散バリア絶縁膜３３ｂの下側に、貫通ビア形成領域４のほぼ全体をカバーする窒化シリコン系銅拡散バリア絶縁膜３３ｂ’があることである。このような窒化シリコン系銅拡散バリア絶縁膜による部分被覆方式は、セクション４の例と同様に、回路動作の低速化を回避しつつ、デバイスの信頼性を向上させるメリットがある。
【００９１】
図２２は本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。これに基づいて、本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）の半導体集積回路装置の一例である半導体チップの断面構造を説明する。
【００９２】
図２２に示すように、第２層埋め込み配線層層間絶縁膜３２ａと第３層埋め込み配線層層間絶縁膜３３ａの界面においては、貫通ビア形成領域４のみをカバーする窒化化シリコン系第３層埋め込み配線層下端バリア絶縁膜３３ｂ’および第２層埋め込み配線層層間絶縁膜３２ａ上に、炭化シリコン系第３層埋め込み配線層下端バリア絶縁膜３３ｂが形成されており、貫通ビア形成領域４と半導体素子形成領域５のほぼ全面をカバーしている。
【００９３】
７．本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスの説明（主に図２３から図３３）
このセクションの製法は、セクション６のデバイス構造に対応している。セクション５で説明した製法（プリメタル配線先行方式）と類似するが、このセクションの製法はＴＳＶすなわち貫通電極部の形成を先行するところに特徴がある（局所ＴＳＶ先行方式）。なお、セクション５と同様に、配線層を先に完成させた後、貫通電極部の形成を開始するようにしてもよい（配線先行方式）。なお、局所ＴＳＶ先行方式は、配線層中ビア方式に適用した場合、配線先行方式で起こりやすいＣＭＰ工程における半導体素子形成領域５における銅配線等の過剰な研摩を回避できるメリットがある。また、局所ＴＳＶ先行方式は、他のセクションの例にも、同様に適用できることが言うまでもない。
【００９４】
ここで説明するプロセスにおいては、図示の都合上、図３３を除き、半導体基板表面のデバイス構造を省略している。
【００９５】
図２３は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（プリメタル絶縁膜形成時点）である。図２４は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通ビア埋め込み完了時点）である。図２５は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜形成時点）である。図２６は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜形成時点）である。図２７は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工時点）である。図２８は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（貫通電極上端の界面に対する銅拡散バリア絶縁膜の加工用レジスト膜除去時点）である。図２９は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線用開口形成時点）である。図３０は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第１層埋め込み配線層形成時点）である。図３１は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第２層埋め込み配線層下端バリア絶縁膜形成時点）である。図３２は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（第３層埋め込み配線層下端バリア絶縁膜形成時点）である。図３３は図２２のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを示すデバイス断面図（パッド配線層形成時点）である。これらに基づいて、本願の実施の形態３（配線層中ビア方式において貫通電極上端界面を貫通ビア形成領域のみ窒化シリコン系膜被覆）のデバイス構造に対応する半導体集積回路装置の製造方法のプロセスを説明する。
【００９６】
セクション５と同様に、図１２に示すように、ウエハ１のデバイス主面１ａ上にＭＩＳＦＥＴを形成した後、ウエハ１のデバイス主面１ａ上に、ＣＶＤにより、たとえば、２００ｎｍ程度の厚さのプリメタル絶縁膜２１を成膜する。次に、ウエハ１のデバイス主面１ａ側に対して、たとえばフルオロカーボンを含むガス雰囲気中で異方性ドライエッチングを施し、コンタクトホールを開口する。続いて、プリメタル絶縁膜２１上およびコンタクトホール内に、バリアメタルおよびタングステン部材を順次堆積する。次に、メタルＣＭＰ処理により、コンタクトホール外のバリアメタルおよびタングステン部材を除去して、表面を平坦化する。
【００９７】
次に、図２３に示すように、プリメタル絶縁膜２１上にプラズマＣＶＤにより、たとえば多孔質ＳｉＯＣ膜３１ａを成膜する。続いて、シングルダマシン法により、第１層埋め込み配線層配線金属膜３１ｃ（たとえば銅）、第１層埋め込み配線層バリアメタル膜３１ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第１層埋め込み配線を埋め込む。次に、多孔質ＳｉＯＣ膜３１ａ上に、プラズマＣＶＤにより、第２層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３２ｂを成膜する。この炭化シリコン系銅拡散バリア絶縁膜としては、ＳｉＣＮ膜のほか、ＳｉＣＯ膜，ＳＩＣ膜または、これらの複合膜を適用することができる。更に、ＳｉＣＮ膜３２ｂ上にプラズマＣＶＤにより、たとえば多孔質ＳｉＯＣ膜３２ａを成膜する。
【００９８】
次に、図２４に示すように、貫通ビア形成領域４に、貫通電極部となるべき部分３を形成する（貫通電極部周辺切り出し領域Ｒ１参照）。手順としては、たとえば、ボッシュプロセス等のドライエッチングにより、多孔質ＳｉＯＣ膜３２ａの上面から半導体基板１の中間に至る非貫通孔３ｂ（貫通ビアとなるべき非貫通孔、深さは、たとえば、１００マイクロメートル程度で平面形状は、たとえば４０マイクロメートル角程度）を形成する。続いて、酸化シリコン膜等の絶縁膜（貫通ビア内面絶縁膜となるべき非貫通ビア内面絶縁膜３ｄ）をＣＶＤ等により、多孔質ＳｉＯＣ膜３２ａの上面、非貫通孔３ｂの内面および底面に堆積する。更に、その上に、バリアメタル膜をＣＶＤ、スパッタリング等により堆積し、その後、銅シード層等をＣＶＤ、スパッタリング等により堆積する。続いて、電解メッキにより、銅部材で貫通ビアとなるべき非貫通孔３ｂを充填する。ここで、バリアメタル膜、銅シード層、メッキ銅部材等で貫通電極となるべき非貫通電極３cを構成している。最後に、ＣＭＰ等の平坦化処理により、非貫通孔３ｂ外の絶縁膜３ｄ、非貫通電極３c等の不要な部材を除去する。
【００９９】
次に、図２５に示すように、多孔質ＳｉＯＣ膜３２ａの上面のほぼ全面に、プラズマＣＶＤ等により、銅拡散防止絶縁性バリア膜３３ｂ’、すなわち、窒化シリコン膜を形成する。窒化シリコン膜の成膜条件としては、たとえば、使用炉体：枚葉平行平板型、ガス流量：ＳｉＨ４１０から１００ｓｃｃｍ（たとえば３０ｓｃｃｍ程度），ＮＨ３１０から５００ｓｃｃｍ（たとえば１５０ｓｃｃｍ程度），Ｎ２１０００から３００００ｓｃｃｍ（たとえば３０００ｓｃｃｍ程度）、処理気圧：１３３から１３３３２パスカル（たとえば１５００パスカル程度）、ウエハ温度：摂氏２００から３００度（望ましくは、２５０度から３００度で、具体的には、たとえば、２８０度程度）、高周波パワー１３．５６ＭＨzで１０から５００ワット（たとえば１００ワット程度）、膜厚１０から１０００ｎｍ（たとえば１５０ｎｍ程度）を好適なものとして例示することができる。なお、成膜温度については、一般に汎用されているように摂氏４００度程度とすることもできる。しかし、前記のより低い成膜温度とすることにより、貫通電極を形成する銅部材の熱による堆積変化を低減し、それにより、その上を覆う銅拡散バリア絶縁膜の割れ等を防止することができる。だたし、あまり低くすると、銅拡散バリア絶縁膜の膜質が劣化する。
【０１００】
次に図２６に示すように、窒化シリコン膜３３ｂ’上にレジスト膜２２を塗布して、リソグラフィにより、パターニングする。続いて、図２７に示すように、レジスト膜２２をマスクとして、たとえば、フルオロカーボン系のエッチングガスを含む雰囲気で、ドライエッチングすることにより、半導体素子形成領域５の窒化シリコン膜３３ｂ’を除去する。その後、図２８に示すように、不要になったレジスト膜２２をアッシング等により除去する。
【０１０１】
次に、図２９に示すように、リソグラフィにより、第２層埋め込み配線用開口３６を開口する。次に、図３０に示すように、デュアルダマシン法により、第２層埋め込み配線層配線金属膜３２ｃ（たとえば銅）、第２層埋め込み配線層バリアメタル膜３２ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第２層埋め込み配線を埋め込む。この際、窒化シリコン膜３３ｂ’が薄くされるために、その前の工程では薄くされる分厚く形成されておく必要がある。次に、図３１に示すように、多孔質ＳｉＯＣ膜３２ａおよび窒化シリコン膜３３ｂ’上に、プラズマＣＶＤにより、第３層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３３ｂを成膜（厚さは、たとえば５０ｎｍ程度）する。この炭化シリコン系銅拡散バリア絶縁膜としては、ＳｉＣＮ膜のほか、ＳｉＣＯ膜，ＳＩＣ膜または、これらの複合膜を適用することができる。
【０１０２】
次に、図３２に示すように、ＳｉＣＮ膜３３ｂ上にプラズマＣＶＤにより、たとえば非多孔質ＳｉＯＣ膜３３ａを成膜する。続いて、先とほぼ同様に、デュアルダマシン法により、第３層埋め込み配線層配線金属膜３３ｃ（たとえば銅）、第３層埋め込み配線層バリアメタル膜３３ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第３層埋め込み配線を埋め込む。次に、非多孔質ＳｉＯＣ膜３３ａ上に、プラズマＣＶＤにより、第４層埋め込み配線層下端バリア絶縁膜（炭化シリコン系）として、たとえば、ＳｉＣＮ膜３４ｂを成膜する。
【０１０３】
また、同様に、図３３に示すように、ＳｉＣＮ膜３４ｂ上にプラズマＣＶＤにより、たとえばＴＥＯＳ酸化シリコン膜３４ａを成膜する。続いて、先とほぼ同様に、デュアルダマシン法により、第４層埋め込み配線層配線金属膜３４ｃ（たとえば銅）、第４層埋め込み配線層バリアメタル膜３４ｄ（たとえば、下層からＴａＮ/Ｔａ、またはＲｕ等）等からなる第４層埋め込み配線を埋め込む。次に、ＴＥＯＳ酸化シリコン膜３４ａ上に、プラズマＣＶＤにより、パッド配線層下端バリア絶縁膜（窒化シリコン系）として、たとえば、窒化シリコン膜４１ｂ’を成膜する。
【０１０４】
その後、パッド配線層４０を形成する。
【０１０５】
８．本願の実施の形態４（ビアミドル方式において貫通電極上端界面の銅拡散防止絶縁膜省略）の半導体集積回路装置の一例である半導体チップの断面構造の説明（主に図３４）
このセクションの例は、セクション２の図３で説明したデバイス構造において、プリメタル絶縁膜２１と第１層埋め込み配線層層間絶縁膜３１ａの界面における窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜３１ｂ’（図３参照）を省略するとともに、貫通電極部３の上面全体を第１層埋め込み配線層バリアメタル膜３１ｄでカバーした構造となっている。このことによって、半導体素子形成領域５からも、高誘電率の絶縁膜を排除することができるので、回路動作の高速化を図ることができる。なお、図３の例と比較して、第１層埋め込み配線層層間絶縁膜３１ａの形成および、その加工時に銅等が、拡散する恐れがあるが、直後に、バリアメタル３１ｄで貫通電極３ｃの上面がカバーされるので、影響は比較的小さいと考えられる。また、貫通電極３上の第１層配線を図３等のように分割できないというデメリットもある。図３や図１１のように貫通電極３上の第１層配線を分割すると、半導体素子形成領域５に設けられる第１層配線の寸法に近いものでよくなる。そのために製造が容易となる。
【０１０６】
図３４は本願の実施の形態４（ビアミドル方式において貫通電極上端界面の銅拡散防止絶縁膜省略）の半導体集積回路装置の一例である半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。これに基づいて、本願の実施の形態４（ビアミドル方式において貫通電極上端界面の銅拡散防止絶縁膜省略）の半導体集積回路装置の一例である半導体チップの断面構造を説明する。
【０１０７】
図３４に示すように、プリメタル絶縁膜２１と第１層埋め込み配線層層間絶縁膜３１ａの間の界面には、貫通ビア形成領域４および半導体素子形成領域５の両領域に渡って、銅拡散バリア絶縁膜が形成されていない。一方、貫通電極部３の上面の全体は、一体の貫通電極部上第１層配線３１によってカバーされている（具体的には、バリアメタル３１ｄが貫通電極部３の上面の全体を覆っている）。従って、貫通電極部上第１層配線３１は、貫通電極部３の上面よりも面積が大きい。
【０１０８】
９．本願の実施の形態５（ビアラスト方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の製造方法による半導体チップの断面構造の説明（主に図３５）
このセクションで説明する例は、多層埋め込み配線層３０の最上層、すなわち、この例では、第４層埋め込み配線層層間絶縁膜３４ａを形成した後であって、同層の配線形成を完了する前又はその後に、貫通電極部３の形成を開始するものである。この場合は、貫通電極または貫通電極部材３ｃの膨張が大きくなる恐れがあるので、先に説明したように、比較的低温で窒化シリコン膜４１ｂ’（図３５）を成膜するのが有効である。
【０１０９】
デバイス構造的には、図３４の例と類似しているが、貫通ビア形成領域４における貫通電極部３およびその周辺の構造が異なっている。この構造のメリットは、貫通電極部３の加工の負担は大きいものの、半導体基板上のデバイスにほとんど影響を与えずに、貫通電極部３を形成できるところにある。また、通常汎用されている多層埋め込み配線層３０の最上層の層間絶縁膜３４ａとパッド配線層４０の界面の窒化シリコン膜４１ｂ’を貫通電極部３の上面の銅拡散バリア絶縁膜として兼用できるところにある。この構造においては、高速動作が要求される下層配線領域、すなわち、多層埋め込み配線層３０内の各配線層間の界面や多層埋め込み配線層３０とプリメタル配線層２０の間の界面に高誘電率の窒化シリコン系絶縁膜を使用しないで済むので、回路の高速動作を確保することができる。
【０１１０】
図３５は本願の実施の形態５（ビアラスト方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の製造方法による半導体チップの断面図（図１のＸ−Ｘ’断面に対応する）である。これに基づいて、本願の実施の形態５（ビアラスト方式において貫通電極上端界面を全面窒化シリコン系膜被覆）の半導体集積回路装置の製造方法による半導体チップの断面構造を説明する。
【０１１１】
図３５に示すように、図３と比較して、窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜３１ｂ’がないほか、貫通電極部３の上端部が、第４層埋め込み配線層層間絶縁膜３４ａとパッド配線層４０の界面にある。
【０１１２】
なお、製法に関しては、窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜３１ｂ’がない点以外、セクション３の図４、図７から図１０の半導体素子形成領域５とほぼ同一である。ただし、図１０において、第４層埋め込み配線層層間絶縁膜３４ａを形成完了または第４層埋め込み配線層を形成完了した段階で、貫通電極部３の形成を開始する点が異なっている。
【０１１３】
１０．本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）の説明（主に図３６から図３８）
このセクション及び次のセクションは、これまでに説明したデバイス構造及びその製法に対する変形例である。以下に説明する貫通電極埋め込みプロセスは、リセス部２４（以下のメッキ条件１）がないとすると、これまでに説明したデバイス構造及びその製法の基本的プロセスに対応する。従って、このセクション及び次のセクションで説明する貫通電極埋め込みプロセスは、これまでに説明したいずれの例にも適用できる。
【０１１４】
このセクションの例は、構造的には、貫通電極３の上端面にリセス部２４を有し、そのリセス部２４によって、熱応力を緩和する点を特徴としており、製法的には、銅の電解メッキ工程において、自動的にリセス部２４を形成する点が特徴となっている。
【０１１５】
図３６は本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（銅メッキ完了時点）である。図３７は本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（表面平坦化時点）である。図３８は本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（窒化シリコン系メタル拡散バリア絶縁膜形成時点）である。これらに基づいて、本願の各実施の形態に共通の貫通電極上端部構造の変形例１（メッキによるリセス部形成）を説明する。
【０１１６】
図３６に示すように、貫通ビア形成領域４に、貫通電極部となるべき部分３を形成する（図５、図１３又は図２４等の貫通電極部周辺切り出し領域Ｒ１参照）。手順としては、たとえば、ボッシュプロセス（Ｂｏｓｃｈ  Ｐｒｏｃｅｓｓ）等のドライエッチング（たとえば、ＳＦ６等による等方性エッチングとＣ４Ｆ８等による異方性エッチングを交互に繰り返す）により、半導体基板及びその上の絶縁膜２３の上面から半導体基板１の中間に至る非貫通孔３ｂ（貫通ビアとなるべき非貫通孔、深さは、たとえば、１００マイクロメートル程度で平面形状は、たとえば４０マイクロメートル角程度）を形成する。続いて、酸化シリコン膜等の絶縁膜（貫通ビア内面絶縁膜となるべき非貫通ビア内面絶縁膜３ｄ）をＣＶＤ等により、半導体基板及びその上の絶縁膜２３の上面、非貫通孔３ｂの内面および底面に堆積する。更に、その上に、バリアメタル膜２７および銅シード層２８等をＣＶＤ、スパッタリング等により堆積する。
【０１１７】
続いて、電解メッキにより、銅部材２９で貫通ビアとなるべき非貫通孔３ｂを充填する。ここで、バリアメタル膜２７、銅シード層２８、メッキ銅部材２９等で貫通電極となるべき非貫通電極３cを構成している。
【０１１８】
銅の電解めき条件としては、以下を例示することができる。すなわち、
（１）通常のめっき条件（リセスを作らない場合）としては、メッキ電流密度：５０から３００ｍＡ/ｄｍ２程度、メッキ時間：２時間１５分程度、メッキ膜厚：ブランケット膜換算（閉端部での堆積厚さ）で３０マイクロメートル程度を好適なものとして例示することができる（セクション１１および先行するセクションで、メッキによりリセスを作らないときは、この条件が標準的一例となる。）。
（２）リセスを作る条件としては、メッキ電流密度：５０から３００ｍＡ/ｄｍ２程度、メッキ時間：１時間３０分程度、メッキ膜厚：ブランケット膜換算（閉端部での堆積厚さ）で２０マイクロメートル程度を好適なものとして例示することができる。これにより、幅５マイクロメートル程度、深さ１０マイクロメートル程度のリセス部が形成される。
【０１１９】
次に、図３７に示すように、ＣＭＰ等の平坦化処理により、非貫通孔３ｂ外の絶縁膜３ｄ、非貫通電極３c等の不要な部材を除去する。最終的なリセス２４の寸法は、幅５マイクロメートル程度、深さ２から５マイクロメートル程度となる。
【０１２０】
次に、図３８に示すように、半導体基板及びその上の絶縁膜２３の上面、および貫通電極部３の上面を覆い、リセス部２４の内部を埋め込むように、プラズマＣＶＤ等により、窒化シリコン系メタル拡散バリア絶縁膜２５を成膜する。
【０１２１】
１１．本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）の説明（主に図３９から図４４）
このセクションの例は、構造的には、貫通電極３の上端面にリセス部２４を有し、そのリセス部２４によって、熱応力を緩和する点を特徴としており、製法的には、銅部材等を貫通ビアとなるべき非貫通孔に埋め込んだ後、リソグラフィによってリセス部２４を形成する点が特徴となっている。従って、この場合は、メッキプロセスに依存せず、最適の形状及び寸法を有するリセス部２４を形成することができる。
【０１２２】
図３９は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（表面平坦化時点）である。図４０は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の周辺上面図（リセス部加工用レジスト膜形成時点）である。図４１は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部加工用レジスト膜形成時点、図４０のＡ−Ａ’断面に対応）である。図４２は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部エッチング時点）である。図４３は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（リセス部加工用レジスト膜除去時点）である。図４４は本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）および、そのプロセスを示す貫通電極部の断面図（窒化シリコン系メタル拡散バリア絶縁膜形成時点）である。これらに基づいて、本願の各実施の形態に共通の貫通電極上端部構造の変形例２（リソグラフィによるリセス部形成）を説明する。
【０１２３】
この例では、リセス部２４は、貫通電極部３を埋め込んだ後に形成するので、全セクションの図３７に対応する図３９から説明する。図３９に示すように、この例の場合は図３６の銅電解メッキ時に、通常の比較的平坦な埋め込み形状が得られる標準的なメッキを施すので、ＣＭＰ後に、リセス部２４は残存しない。
【０１２４】
そこで、図４０に示すような開口２６を有するレジスト膜２２（厚さは、たとえば１マイクロメートル程度）をリソグラフィによりパターニングする。このＡ−Ａ’断面を図４１に示す。
【０１２５】
次に、図４２に示すように、開口２６を有するレジスト膜２２をマスクとして、メタルエッチングを実行して、リセス部２４を形成する。リセス２４の寸法は、幅５マイクロメートル程度、深さ２から５マイクロメートル程度となる。好適なエッチング液としては、硫酸と過酸化水素の混合液を例示することができる。
【０１２６】
次に、図４３に示すように、不要となったレジスト膜２２を除去する。
【０１２７】
次に、図４４に示すように、半導体基板及びその上の絶縁膜２３の上面、および貫通電極部３の上面を覆い、リセス部２４の内部を埋め込むように、プラズマＣＶＤ等により、窒化シリコン系メタル拡散バリア絶縁膜２５を成膜する。
【０１２８】
１２．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２９】
例えば、前記実施の形態においては、埋め込み配線として、銅系メタルを主要な配線材料としたものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、銀系メタルを主要な配線材料としたものでもよいことはいうまでもない。また、貫通電極部の電極材料として、銅系メタルを主要な配線材料としたものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、タングステン系メタルやその他のメタルを主要な配線材料としたものであってもよいことはいうまでもない。
【符号の説明】
【０１３０】
１  ウエハまたは半導体基板
１ａ  半導体基板等の表側主面（デバイス主面）
１ｂ  半導体基板等の裏側主面（裏面）
２，２ａ，２ｂ，２ｃ  半導体チップ
３  貫通電極部（貫通電極部となるべき部分）
３ｂ  貫通ビア（貫通ビアとなるべき非貫通孔）
３ｃ  貫通電極または貫通電極部材（貫通電極となるべき非貫通電極、バリアメタル＆シード層含む非貫通電極）
３ｄ  貫通ビア内面絶縁膜（貫通ビア内面絶縁膜となるべき非貫通ビア内面絶縁膜）
４  貫通ビア形成領域
５  半導体素子形成領域
６  ロジック回路ブロック
７  アナログ回路ブロック
８  メモリ回路ブロック
９  配線基板
１０  タングステンプラグ
１１  配線基板の貫通電極
１２  バンプ電極
１３  サイドウォール絶縁膜等
１４  基板間相互接続部
１５  封止レジン
１６  ＳＴＩ領域
１７  ソースドレイン領域
１８  ゲート絶縁膜
１９  ゲート電極
２０  プリメタル配線層
２１  プリメタル絶縁膜
２２  レジスト膜
２３  半導体基板及びその上の絶縁膜
２４  リセス部
２５  窒化シリコン系メタル拡散バリア絶縁膜
２６  レジスト膜の開口
２７  バリアメタル層
２８  銅シード層
２９  銅メッキ層
３０  多層埋め込み配線層
３１  貫通電極部上第１層配線
３１ａ  第１層埋め込み配線層層間絶縁膜
３１ｂ’  窒化シリコン系第１層埋め込み配線層下端バリア絶縁膜
３１ｃ  第１層埋め込み配線層配線金属膜
３１ｄ  第１層埋め込み配線層バリアメタル膜
３２ａ  第２層埋め込み配線層層間絶縁膜
３２ｂ  炭化シリコン系第２層埋め込み配線層下端バリア絶縁膜
３２ｃ  第２層埋め込み配線層配線金属膜
３２ｄ  第２層埋め込み配線層バリアメタル膜
３３ａ  第３層埋め込み配線層層間絶縁膜
３３ｂ  炭化シリコン系第３層埋め込み配線層下端バリア絶縁膜
３３ｂ’  窒化化シリコン系第３層埋め込み配線層下端バリア絶縁膜
３３ｃ  第３層埋め込み配線層配線金属膜
３３ｄ  第３層埋め込み配線層バリアメタル膜
３４ａ  第４層埋め込み配線層層間絶縁膜
３４ｂ  炭化シリコン系第４層埋め込み配線層下端バリア絶縁膜
３４ｃ  第４層埋め込み配線層配線金属膜
３４ｄ  第４層埋め込み配線層バリアメタル膜
３５  第１層埋め込み配線用開口（ビア、トレンチ等）
３６  第２層埋め込み配線用開口（ビア、トレンチ等）
４０  パッド配線層
４１ｂ’  窒化シリコン系パッド配線層下端バリア絶縁膜
４２  パッド電極
４２ａ  パッド電極主メタル膜
４２ｂ  パッド電極バリアメタル膜
Ｒ１  貫通電極部周辺切り出し領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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