(57)【要約】【課題】安定に動作する可変利得回路を提供する。【解決手段】所定の電圧が非反転入力端子に印加されるオペアンプと、一端がオペアンプの反転入力端子に接続され、他端がオペアンプの出力端子に接続される帰還抵抗と、入力電圧が一端に印加され、他端がオペアンプの反転入力端子に接続される可変抵抗と、を備えることを特徴とする可変利得増幅回路。【選択図】図１
2011091572.tif 000002
【特許請求の範囲】
【請求項１】
所定の電圧が非反転入力端子に印加されるオペアンプと、
一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの出力端子に接続される帰還抵抗と、
入力電圧が一端に印加され、他端が前記オペアンプの反転入力端子に接続される可変抵抗と、
を備えることを特徴とする可変利得増幅回路。
【請求項２】
請求項１に記載の可変利得増幅回路であって、
前記可変抵抗は、
前記入力電圧が印加されるノードと前記反転入力端子との間に設けられる第１抵抗と、
前記第１抵抗に直列接続される第２抵抗と、
前記第２抵抗に並列接続されるスイッチ回路と、
を含むこと、
を特徴とする
【請求項３】
請求項２に記載の可変利得増幅回路であって、
前記第１抵抗は、
前記入力電圧が一端に印加され、
前記第２抵抗は、
前記第１抵抗の他端と前記反転入力端子との間に設けられること、
を特徴とする可変利得増幅回路。
【請求項４】
請求項３に記載の可変利得増幅回路であって、
前記第２抵抗は、
直列接続される複数の抵抗を含み、
前記スイッチ回路は、
前記複数の抵抗の夫々に並列に接続される複数のスイッチ素子を含んで構成されること、  
を特徴とする可変利得増幅回路。
【請求項５】
請求項４に記載の可変利得増幅回路であって、
前記第１抵抗の抵抗値は、
前記複数の抵抗夫々の抵抗値より大きく、
前記スイッチ素子は、
前記複数の抵抗のうち対応する何れか一つの抵抗の一端にドレインが接続され、前記何れか一つの抵抗の他端にソースが接続されるＭＯＳトランジスタであること、
を特徴とする可変利得増幅回路。
【請求項６】
請求項５に記載の可変利得増幅回路であって、
前記複数の抵抗の夫々と前記複数の抵抗の夫々に接続される前記ＭＯＳトランジスタのオン抵抗とで定まる合成抵抗の夫々は、前記第１抵抗に接続される側から順に小さくなること、
を特徴とする可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅回路に関する。
【背景技術】
【０００２】
光ピックアップ用ＩＣ等の集積回路では、入力信号を所望の利得で増幅する可変利得増幅回路が用いられることがある。図２は、一般的な可変利得増幅回路（以下、ＶＧＡ：Variable Gain Amplifier）１００の構成を示す図である（例えば、特許文献１参照）。ＶＧＡ１００は、オペアンプ１１０、抵抗１２０〜１２２、スイッチ１３０，１３１、及びコンデンサ１４０を含んで構成される。なお、ここでは、抵抗１２０〜１２２の抵抗値は夫々Ｒ０〜Ｒ２とする。例えば、スイッチ１３０のみがオンする場合、抵抗１２１が、オペアンプ１１０の反転入力端子と出力端子との間に接続される。このため、ＶＧＡ１００の直流利得の大きさはＲ１／Ｒ０となる。また、例えば、スイッチ１３１のみがオンする場合、ＶＧＡ１００の直流利得の大きさはＲ２／Ｒ０となる。このように、スイッチ１３０，１３１のオン、オフを制御することによりＶＧＡ１００の直流利得は変化する。なお、オペアンプ１１０の反転入力端子と出力端子との間に接続されるコンデンサ１４０は、ＶＧＡ１００の周波数帯域を制限する容量である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３０１０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、帰還抵抗である抵抗１３０，１３１には寄生容量が存在する。このため、スイッチ１３０，１３１のオン、オフを切り換えると、オペアンプ１１０の帰還ループにおける容量値が変化し、オペアンプ１１０の位相余裕が悪化することがある。また、オペアンプ１１０の位相余裕が悪化すると、ＶＧＡ１００は発振する場合がある。
【０００５】
本発明は上記課題を鑑みてなされたものであり、安定に動作する可変利得回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る可変利得増幅回路は、所定の電圧が非反転入力端子に印加されるオペアンプと、一端が前記オペアンプの反転入力端子に接続され、他端が前記オペアンプの出力端子に接続される帰還抵抗と、入力電圧が一端に印加され、他端が前記オペアンプの反転入力端子に接続される可変抵抗と、を備える。
【発明の効果】
【０００７】
安定に動作する可変利得回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態である光ピック用ＩＣ１０の構成を示す図である。
【図２】一般的なＶＧＡ１００の構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。  
図１は、本発明の一実施形態である光ピップアップ用ＩＣ１０の構成を示す図である。光ピックアップ用ＩＣ１０は、例えば、光ピックアップ（不図示）からのレーザを受光し、電気的な信号に変換する回路である。光ピックアップ用ＩＣ１０は、フォトダイオード２０、電流電圧変換回路２１、ＶＧＡ２２、バッファアンプ２３，２４、端子２５，２６を含んで構成される。
【００１０】
フォトダイオード２０は、受光するレーザの強度に応じた電流Ｉ１を生成する。  
電流電圧変換回路２１は、電流Ｉ１を電圧Ｖ１に変換する回路であり、オペアンプ３０、及び抵抗３１を含んで構成される。オペアンプ３０の非反転入力端子には基準電圧Ｖｒｅｆ１が印加されている。また、抵抗３１は、オペアンプ３０の反転入力端子と出力端子との間に接続されている。このため、オペアンプ３０の出力端子には、基準電圧Ｖｒｅｆ１を中心に、電流Ｉ１の電流値と抵抗３１の抵抗値との積に応じて変化する電圧Ｖ１が生じる。
【００１１】
ＶＧＡ２２は、電圧Ｖ１を設定データに基づいた利得で増幅する回路であり、制御回路４０、抵抗５０〜５３、コンデンサ５５、ＮＭＯＳトランジスタ６０，６１、及びオペアンプ７０を含んで構成される。
【００１２】
制御回路４０は、例えばマイコン（不図示）から入力される例えば２ビットの設定データに基づいて、ＮＭＯＳトランジスタ６０，６１のオン、オフを制御する。なお、制御回路４０は、設定データを記憶するメモリを含んで構成される。制御回路４０は、設定データ（０，０）が入力されると、ＮＭＯＳトランジスタ６０，６１をともにオフし、設定データ（１，０）が入力されると、ＮＭＯＳトランジスタ６０をオンし、ＮＭＯＳトランジスタ６１をオフする。また、制御回路４０は、設定データ（０，１）が入力されると、ＮＭＯＳトランジスタ６０をオフし、ＮＭＯＳトランジスタ６１をオンする。さらに、制御回路４０は、設定データ（１，１）が入力されると、ＮＭＯＳトランジスタ６０，６１をともにオンする。
【００１３】
抵抗５０〜５２は、オペアンプ３０の出力端子と、オペアンプ７０の反転入力端子との間に直列に接続される。抵抗５０（第１抵抗）と抵抗５１とが接続されるノードにはＮＭＯＳトランジスタ６０（スイッチ素子）のドレインが接続され、抵抗５１と抵抗５２とが接続されるノードにはＮＭＯＳトランジスタ６０のソースが接続される。また、抵抗５１と抵抗５２とが接続されるノードにはＮＭＯＳトランジスタ６１（スイッチ素子）のドレインが接続され、抵抗５２とオペアンプ７０の反転入力端子とが接続されるノードにはＮＭＯＳトランジスタ６１のソースが接続される。このため、オペアンプ３０の出力端子とオペアンプ７０の反転入力端子との間に接続される抵抗、すなわちオペアンプ７０の入力側の抵抗の抵抗値は、ＮＭＯＳトランジスタ６０，６１の状態により変化する。なお、抵抗５０〜５２は、可変抵抗に相当し、抵抗５１，５２は第２抵抗に相当し、ＮＭＯＳトランジスタ６０，６１はスイッチ回路に相当する。
【００１４】
抵抗５３は、オペアンプ７０の反転入力端子及び出力端子の間に接続される帰還抵抗である。コンデンサ５５は、抵抗５３と同様に、オペアンプ７０の反転入力端子及び出力端子の間に接続される。したがって、オペアンプ７０は、オペアンプ７０の入力側の抵抗のインピーダンスと、抵抗５３及びコンデンサ５５のインピーダンスとの比で電圧Ｖ１を反転増幅する反転増幅回路として動作する。なお、オペアンプ７０の非反転入力端子には基準電圧Ｖｒｅｆ２が印加されているため、オペアンプの出力端子の電圧Ｖ２は基準電圧Ｖｒｅｆ２を中心に変化する。
【００１５】
バッファアンプ２３は、電圧Ｖ２を所定の利得で増幅した電圧Ｖｏｕｔ１を端子２５に出力する。バッファアンプ２４は、電圧Ｖ２を所定の利得で反転増幅した電圧Ｖｏｕｔ２を端子２６に出力する。つまり、電圧Ｖ２は、バッファアンプ２３，２４にて差動で増幅される。
【００１６】
＝＝ＶＧＡ２２の直流利得について＝＝
ここで、異なる設定データが設定された場合のＶＧＡ２２から出力される電圧Ｖ２について説明する。なお、本実施形態では、抵抗５０の抵抗値をＲ０、抵抗５１の抵抗値をｒ１、抵抗５２の抵抗値をｒ２、抵抗５３の抵抗値をＲ１とし、ＮＭＯＳトランジスタ６０のオン抵抗をＲｏｎ１、ＮＭＯＳトランジスタ６１のオン抵抗をＲｏｎ２とする。なお、オン抵抗Ｒｏｎ１，Ｒｏｎ２の夫々は、抵抗ｒ１，ｒ２より十分小さいこととする。また、抵抗値Ｒ０，ｒ１，ｒ２の間には、Ｒ０＞＞ｒ１＞ｒ２が成立し、抵抗値Ｒ０、ｒ１//Ｒｏｎ１、ｒ２//Ｒｏｎ２の間には、Ｒ０＞＞ｒ１//Ｒｏｎ１＞ｒ２//Ｒｏｎ２が成立するよう、抵抗５０〜５２、ＮＭＯＳトランジスタ６０，６１は設計されている。このため、抵抗５２とオン抵抗Ｒｏｎ２とで定まる合成抵抗は、抵抗５１とオン抵抗Ｒｏｎ１とで定まる合成抵抗より小さく、抵抗５０に直列接続される合成抵抗の値は、抵抗５０側から順に小さくなっている。さらに、ここでは基準電圧Ｖｒｅｆ２は、例えば０（ゼロ）Ｖであることとする。
【００１７】
設定データ（０，０）が制御回路４０に設定される場合、ＮＭＯＳトランジスタ６０，６１はともにオフするため、ＶＧＡ２２の直流利得Ａ（０，０）は、−Ｒ１／（Ｒ０＋ｒ１＋ｒ２）となる。なお、以下、制御回路４０に設定される設定データ（０，０）に対応するＶＧＡ２２の直流利得を直流利得Ａ（０，０）のように記載する。  
このため、電圧Ｖ２は、
Ｖ２＝（−Ｒ１／（Ｒ０＋ｒ１＋ｒ２））×Ｖ１・・・（１）
となる。
【００１８】
設定データ（１，０）が制御回路４０に設定される場合、ＮＭＯＳトランジスタ６０はオンし、ＮＭＯＳトランジスタ６１はオフする。このため、直流利得Ａ（１，０）は、−Ｒ１／（Ｒ０＋ｒ１//Ｒｏｎ１＋ｒ２）となる。したがって、電圧Ｖ２は、
Ｖ２＝（−Ｒ１／（Ｒ０＋ｒ１//Ｒｏｎ１＋ｒ２））×Ｖ１・・・（２）
となる。
【００１９】
設定データ（０，１）が制御回路４０に設定される場合、ＮＭＯＳトランジスタ６０はオフし、ＮＭＯＳトランジスタ６１はオンする。このため、直流利得Ａ（０，１）は、−Ｒ１／（Ｒ０＋ｒ１＋ｒ２//Ｒｏｎ２）となる。したがって、電圧Ｖ２は
Ｖ２＝（−Ｒ１／（Ｒ０＋ｒ１＋ｒ２//Ｒｏｎ２））×Ｖ１・・・（３）
となる。
【００２０】
設定データ（１，１）が制御回路４０に設定される場合、ＮＭＯＳトランジスタ６０，６１はともにオンする。このため、直流利得Ａ（１，１）は、−Ｒ１／（Ｒ０＋ｒ１//Ｒｏｎ１＋ｒ２//Ｒｏｎ２）となる。したがって、電圧Ｖ２は、
Ｖ２＝（−Ｒ１／（Ｒ０＋ｒ１//Ｒｏｎ１＋ｒ２//Ｒｏｎ２））×Ｖ１・・・（４）
となる。
【００２１】
前述のように、オン抵抗Ｒｏｎ１，Ｒｏｎ２の夫々は、抵抗ｒ１，ｒ２より十分小さく、Ｒ０＞＞ｒ１＞ｒ２である。このため、ＶＧＡ２２の直流利得の大きさは、Ａ（１，１）＞Ａ（１，０）＞Ａ（０，１）＞Ａ（０，０）となる。このように、本実施形態のＶＧＡ２２は、設定データに応じて直流利得を変化させることができる。
【００２２】
＝＝光ピックアップ用ＩＣ１０の動作について＝＝
光ピックアップ用ＩＣ１０の動作について説明する。なお、制御回路４０には、例えば、設定データ（１，１）が設定されていることとする。
【００２３】
まず、光ピックアップ（不図示）からのレーザがフォトダイオード２０で受光されると、レーザの強度に応じた電圧Ｖ１が生成される。電圧Ｖ１は、直流利得Ａ（１，１）で増幅され、電圧Ｖ２としてバッファアンプ２３，２４に出力される。その結果、電圧Ｖ２は差動増幅され、端子２５，２６の夫々に電圧Ｖｏｕｔ１，Ｖｏｕｔ２として出力される。
【００２４】
以上、本実施形態の光ピックアップ用ＩＣ１０ついて説明した。本実施形態のＶＧＡ２２では、直流利得を変化させるためにオペアンプ７０の帰還ループに設けられた抵抗５３を変化させず、オペアンプ７０の入力側の抵抗の抵抗値を変化させている。このため、ＶＧＡ２２では、オペアンプ７０の帰還ループの容量値が変化しないため、帰還ループがオペアンプ７０の位相余裕に与える影響を小さくすることができる。したがって、例えば、帰還ループに設けられた抵抗を変化させるような一般的なＶＧＡと比較した場合、ＶＧＡ２２は安定に動作する。
【００２５】
また、ＶＧＡ２２では、電圧Ｖ１が印加されるノード、すなわちオペアンプ３０の出力端子と、オペアンプ７０の反転入力端子との間に直列接続された抵抗５０〜５２が設けられている。また、抵抗５１，５２には並列にＮＭＯＳトランジスタ６０，６１が設けられている。本実施形態では、ＮＭＯＳトランジスタ６０，６１のオン、オフを切り替えることにより、オペアンプ７０の入力側の抵抗値を容易に変化させることができる。
【００２６】
また、直列接続された抵抗５０〜５２のうち、電圧Ｖ１が印加される抵抗５０にはＮＭＯＳトランジスタ等が並列に接続されていない。このため、ＶＧＡ２２では、抵抗５０の抵抗値Ｒ０と、抵抗５３の抵抗値Ｒ１との比で定まるＲ１／Ｒ０が直流利得の基準となる。
【００２７】
また、ＶＧＡ２２では、２ビットの設定データで制御される２つのＮＭＯＳトランジスタ６０，６１の夫々が抵抗５１，５２に並列接続されている。このため、ＶＧＡ２２は、４つの異なる直流利得を得ることができる。このように、ＶＧＡ２２では、２つの抵抗と２つのＮＭＯＳトランジスタとで入力側の抵抗値が変更されるが、例えば、オペアンプ７０の入力側に直列に接続されるｎ個の抵抗と、ｎ個の抵抗夫々に並列に接続されるＮＭＯＳトランジスタを設けても良い。この場合では、２ｎの異なる直流利得を得ることができる。また、例えば、ｎ個の抵抗を用いる場合でも、直列にｎ個接続する場合の方が、並列にｎ個接続する場合より合成抵抗を計算し易い。このため、特にオペアンプ７０の入力側に接続される抵抗の数を増加させた場合には、本実施形態のようにｎ個の抵抗を直列接続することにより設計負担を軽減できる。
【００２８】
また、一般に、オン抵抗Ｒｏｎ１，Ｒｏｎ２は、ＮＭＯＳトランジスタ６０，６１の夫々のドレイン−ソース間電圧に応じて変化する。本実施形態では、抵抗５０の抵抗値Ｒ０を、抵抗５１，５２の夫々の抵抗値ｒ１，ｒ２より大きくしている。このため、電圧Ｖ１が大きく変化した場合であっても、抵抗５１，５２の電圧の変化は抵抗５０の電圧変化に比べ小さくなる。つまり、ＶＧＡ２２では、電圧Ｖ１が大きく変化してもＮＭＯＳトランジスタ６０，６１のドレイン−ソース間の電圧の変化を小さくすることができる。したがって、ＶＧＡ２２では、電圧Ｖ１の変化に対するオン抵抗Ｒｏｎ１，Ｒｏｎ２の変化が小さいため、精度の良い直流利得を得ることができる。
【００２９】
また、本実施形態では、抵抗５１の抵抗値ｒ１を、抵抗５２の抵抗値ｒ２より大きくしている。このため、電圧Ｖ１が大きく変化した場合であっても、抵抗５２の電圧の変化は小さくなる。つまり、ＶＧＡ２２では、電圧Ｖ１が大きく変化してもＮＭＯＳトランジスタ６１のドレイン−ソース間の電圧の変化を小さくすることができる。具体的には、例えば、ＮＭＯＳトランジスタ６１のドレイン−ソース間電圧をＶｄｓとすると、設定データ（０，１）が設定されている場合、Ｖｄｓ＝（（ｒ２//Ｒｏｎ２）／（Ｒ０＋ｒ１＋ｒ２//Ｒｏｎ２））×Ｖ１となる。なお、ここでは、ＮＭＯＳトランジスタ６１のソース電圧はＶｒｅｆ２＝０Ｖに等しいとしている。電圧Ｖｄｓの右辺の分子、分母を（Ｒ０＋ｒ１）で割ると、Ｖｄｓ＝（（ｒ２//Ｒｏｎ２）／（Ｒ０＋ｒ１））／（１＋（ｒ２//Ｒｏｎ２）／（Ｒ０＋ｒ１）））×Ｖ１となる。前述のように、抵抗値ｒ１＞抵抗値ｒ２であるため、（ｒ２//Ｒｏｎ２）／（Ｒ０＋ｒ１）は、例えば、抵抗値ｒ１＜抵抗値ｒ２の場合と比較すると小さくなる。この結果、本実施形態では、電圧Ｖ１が大きく変化した際にも、電圧Ｖｄｓの変化は抑制されるため、ＮＭＯＳトランジスタ６０のオン抵抗Ｒｏｎ２の値はほぼ一定となる。したがって、本実施形態のＶＧＡ２２では精度の良い直流利得を得ることができる。
【００３０】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００３１】
１０  光ピックアップ用ＩＣ
２０  フォトダイオード
２１  電流電圧変換回路
２２  ＶＧＡ
２３，２４  バッファアンプ
２５，２６  端子
３０，７０  オペアンプ
３１，５０〜５３  抵抗
４０  制御回路
５５  コンデンサ
６０，６１  ＮＭＯＳトランジスタ
【図１】
2011091572.tif 000003
【図２】
2011091572.tif 000004