(57)【要約】【課題】貫通電極を有する半導体装置及びその製造方法において、処理時間及び処理コストを大幅に低減できる半導体装置及びその製造方法を提供する。【解決手段】貫通電極１９を有する半導体装置及びその製造方法において、半導体基板５の裏面の貫通電極１９を含む再配線層１８の周囲を囲むように配線同士を絶縁する絶縁部形成用ダミー溝穴部７ｂを有することにより、配線間を絶縁するためには絶縁部形成用ダミー溝穴部７ｂの底部に存在する金属層のみを除去すれば良く、大幅な処理時間及び処理コストの低減が実現できる。【選択図】図３Ａ
2011249718.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された電子デバイスと、前記電子デバイスと導通されたパッド電極と、前記半導体基板を厚さ方向に貫通する貫通電極と、前記半導体基板の裏面に形成されて前記貫通電極同士を接続する配線層と、前記配線層又は前記貫通電極に接続される導電端子とを備える半導体装置であって、
前記半導体基板の裏面において、前記貫通電極及び前記配線層を囲むように形成された絶縁部形成用溝部を備える、
半導体装置。
【請求項２】
前記絶縁部形成用溝部の底部が、前記半導体基板の表面から裏面にかけての厚さ方向の中間部に位置している、
請求項１に記載の半導体装置。
【請求項３】
前記絶縁部形成用溝部は、前記貫通電極を形成するビアホールの前記半導体基板の裏面での開口の貫通穴径φ１と、前記絶縁部形成用溝部の前記半導体基板の裏面での開口の幅Ｌ２との間に
０＜Ｌ２＜φ１／２
の関係式を満足する、
請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁部形成用溝部の底部では、前記絶縁部形成用溝部内に配置される絶縁層の絶縁材料と前記半導体基板の構成材料とが直接接触している、
請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
電子デバイスとパッド電極とが表面側に配置された半導体基板の裏面側から前記半導体基板を厚さ方向に貫通して前記半導体基板の表面の前記パッド電極に導通する貫通電極を形成し、前記貫通電極と導通しかつ前記半導体基板の裏面に配置される配線層を形成する半導体装置の製造方法において、
前記半導体基板の裏面側から前記半導体基板の前記厚さ方向に延びる貫通電極用のビアホールを形成するビアホール形成工程と、
前記ビアホールにおける絶縁部の形成前に、前記貫通電極及び前記配線層を囲むように絶縁部形成用溝部を形成する溝部形成工程を有する、
半導体装置の製造方法。
【請求項６】
前記溝部形成工程の後に、前記絶縁部形成用溝部内に導電性層を形成する工程と、前記絶縁部形成用溝部の底部の前記導電性層を除去すると共に絶縁材料を挿入して絶縁部を形成する工程と、を備える、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ビアホール形成工程と前記溝部形成工程とを同時に行う、
請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記溝部形成工程において、前記絶縁部形成用溝部は、前記貫通電極用のビアホールの前記半導体基板の裏面での開口の貫通穴径φ１と、前記絶縁部形成用溝部の開口の幅Ｌ２との間に
０＜Ｌ２＜φ１／２
の関係式を満足するように、前記絶縁部形成用溝部が形成されている、
請求項５〜７いずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材からなるボール上の導電端子が格子状に複数配列されたものである。
【０００３】
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）又はＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。
次に、特許文献１に示すような従来例１に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概要についてのフローチャートを図７を示し、各段階での断面図を図８Ａ〜図８Ｋに示し、これらを用いて説明する。
【０００４】
最初に、図８Ａに示すように、第１の絶縁膜５１を介して、電子デバイス５２（例えば、ＣＣＤ又は赤外線センサー等の受光素子、もしくは発光素子等）、前記電子デバイス５２と接続された外部接続用電極であるパッド電極５３が形成されたシリコンの半導体基板５５の表面（図８Ａでは下面）に、樹脂製の接着層を介して支持体５４を接着する（ステップＳ１０１）。
次に、図８Ｂに示すように、半導体基板５５の裏面（図８Ａでは上面）にレジストビアパターン層５６を形成する(ステップＳ１０２）。
【０００５】
次に、図８Ｃに示すように、このレジストビアパターン層５６をマスクとして、半導体基板５５の裏面からパッド電極５３に到達するシリコンのビアホール５７を、ドライエッチング法により形成する（ステップＳ１０３）。ビアホール５７の底部には、第１の絶縁膜５１が露出されている。続いて、ビアホール５７のドライエッチングに用いたレジスト層５６をマスクとして、ビアホール５７の底部の第１の絶縁膜５１を、ドライエッチング法により除去する。これにより、ビアホール５７の底部でパッド電極５３の一部が露出される。その後、半導体基板５５の裏面からレジスト層５６を除去する。
次に、図８Ｄに示すように、ビアホール５７内を含む半導体基板５５上に、第２の絶縁膜５８を形成する（ステップＳ１０４）。ここで、ビアホール５７の底部の第２の絶縁膜５８は、当該ビアホール５７の深さに応じて、半導体基板５５の表面の第２の絶縁膜５８よりも薄く形成される。
【０００６】
次に、図８Ｅに示すように、第２の絶縁膜５８が形成された半導体基板５５を、異方性のドライエッチングにより、第２の絶縁膜５８のエッチングを行なう（ステップＳ１０５）。上記エッチングにより、ビアホール５７の底部では、第２の絶縁膜５８が除去されてパッド電極５３の一部が露出されるが、半導体基板５５の表面及びビアホール５７の側壁では、第２の絶縁膜５８が残存することになる。
次に、図８Ｆに示すように、ビアホール５７内及び半導体基板５５の表面の第２の絶縁膜５８上に、バリアメタル層５９を形成する（ステップＳ１０６）。続いて、ビアホール５７内及び半導体基板５５の表面のバリアメタル層５９上に、シードメタル層６０を形成する（ステップＳ１０７）。このシードメタル層６０は、後述する配線形成層６１をメッキ形成するための電極となるものである。
次に、図８Ｇに示すように、半導体基板５５の表面に形成されたバリアメタル層５９及びシードメタル層６０を被覆するように配線形成層６１を形成する（ステップＳ１１２）。
【０００７】
そして、前記配線形成層６１上の所定の領域に第２のレジスト層６２を形成する（ステップＳ１１３）。
次に、図８Ｈに示すように、前記第２のレジスト層６２をマスクとして、前記配線形成層６１をパターニングして、貫通電極４９及びこの貫通電極４９と連続した配線層４８を形成する（ステップＳ１１４）。なお、前記第２のレジスト層６２を形成する上記所定の領域とは、ビアホール５７の形成領域であり、かつ後述する所定のパターンを有した配線層を形成する半導体基板５５の表面の領域である。
ここで、貫通電極４９は、シードメタル層６０及びバリアメタル層５９を介して、ビアホール５７の底部で露出するパッド電極５３と電気的に接続されて形成される。また、貫通電極４９と連続し、電気的に接続された配線層（前記配線形成層６１）４８は、シードメタル層６０及びバリアメタル層５９を介して、半導体基板５５の表面の所定のパターンを有して形成される。
【０００８】
続いて、図８Ｉに示すように、前記第２のレジスト層６２をマスクにして、シードメタル層６０とバリアメタル層５９をパターニングして除去する（ステップＳ１１４）。
次に、図８Ｊに示すように、第２のレジスト層６２を除去する（ステップＳ１１０）。
次に、図８Ｋに示すように、ビアホール５７内を含む半導体基板５５の表面上、すなわち、第２の絶縁膜５８上、貫通電極４９及び配線層４８上に、これらを覆うようにして、保護層６３を形成する（ステップＳ１１１）。保護層６３は、例えばレジスト材料等からなる。保護層６３のうち配線層４８に対応する位置には開口部６３ａが設けられる。そして、当該開口部６３ａで露出する配線層４８上に、例えばハンダ等の金属からなるボール状の導電端子６４が形成される。
【０００９】
次に、不図示のダイシングラインに沿って当該半導体基板５５をダイシングする。これにより、貫通電極４９を有した半導体チップからなる複数の半導体装置が完成する。
図９Ａ及び図９Ｂには、前述した製造方法で作成された半導体装置の一部の一例を示している。２つの貫通電極４９と、それら貫通電極４９同士を接続する配線層４８であり、保護膜６３を形成する前の状態を示している。図９Ａは、貫通電極４９の断面構造を示しており、図９Ｂは、２つの貫通電極４９と、それら貫通電極４９同士を接続する配線層４８の上部からの構造を簡単に示している。図９Ｂにおいて、２つの貫通電極と、それら貫通電極同士を接続する配線６１であり、その周囲との絶縁が目的の第２の絶縁膜５８からなる。
【００１０】
次に、特許文献２に示すような従来例２に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概要についてのフローチャートを図１０、及び、各工程での断面図を図１１Ａ〜図１１Ｋを用いて、説明する。
この方法は、セミアディティブ法と呼ばれている。前述した特許文献１の半導体装置の製造方法のうち、図１１Ａ〜図１１Ｆに示すように、バリアメタル層５９の形成、及びシードメタル層６０の形成までは同一の製造方法であるため、説明は省略し、主として、異なる工程について説明する。
【００１１】
まず、図１１Ｇに示すように、バリアメタル層５９及びシードメタル層６０上の所定の領域に第２のレジスト層６２を形成する（ステップＳ１０８）。ここで、第２のレジスト層６２を形成する上記所定の領域とは、ビアホール５７の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層４８を形成しない半導体基板５５の表面の領域である。
次に、図１１Ｈに示すように、第２のレジスト層６２をマスクとして、配線形成層６１を形成する（ステップＳ１０９）。
次に、図１１Ｉに示すように、第２のレジスト層６２を除去する（ステップＳ１１０）。
【００１２】
次に、図１１Ｊに示すように、配線形成層６１をマスクとして、シードメタル層６０及びバリアメタル層５９を除去する（ステップＳ１１５）。
次に、図１１Ｋに示すように、ビアホール５７内を含む半導体基板５５の表面上、すなわち、第２の絶縁膜５８上、貫通電極４９及び配線層４８上に、これらを覆うようにして、保護層６３を形成する（ステップＳ１１１）。保護層６３は、例えばレジスト材料等からなる。保護層６３のうち配線層４８に対応する位置には開口部６３ａが設けられる。そして、当該開口部６３ａで露出する配線層６１上に、例えばハンダ等の金属からなるボール状の導電端子６４が形成される。
次に、不図示のダイシングラインに沿って当該半導体基板５５をダイシングする。これにより、貫通電極４９を有した半導体チップからなる複数の半導体装置が完成する。
【００１３】
図１２Ａ及び図１２Ｂには、前述した製造方法で作成された半導体装置の一部の一例を示している。図１２Ａ及び図１２Ｂは、２つの貫通電極４９と、それら貫通電極４９同士を接続する配線層４８であり、保護膜６３を形成する前の状態を示している。図１２Ａは、貫通電極４９の断面構造を示しており、図１２Ｂは、２つの貫通電極４９と、それら貫通電極４９同士を接続する配線層４８の上部からの構造を簡単に示している。図１２Ｂにおいて、２つの貫通電極４９と、それら貫通電極４９同士を接続する配線層４８であり、その周囲との絶縁が目的の第２の絶縁膜５８からなる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−１２８１７１号公報
【特許文献２】特開２００３−１９８１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１に示すような従来例１の半導体装置及びその製造方法においては、配線形成層と、シードメタル層と、バリアメタル層とをウエットエッチングにてパターン形成することになるが、配線形成層とシードメタル層とバリアメタル層との膜厚を合わせると、７μｍ〜１０μｍにもなり、ウエットエッチング時間として７０分〜１００分が必要であり、処理時間と処理コストが増大になるという問題点があった。
また、特許文献２に示すような従来例２の半導体装置及びその製造方法においては、配線形成層の形成で第２のレジストをマスクとして、メッキ法により配線形成層のみを選択的に形成する。したがって、配線形成層領域以外の領域のシードメタル層とバリアメタル層とのみを除去すればよいことになる。しかしながら、シードメタル層とバリアメタル層との膜厚を合わせても２μｍ〜３μｍにもなり、ウエットエッチング時間として２０分〜３０分が必要であり、特許文献１に示すような従来例１より処理時間と処理コストが減少するものの、依然処理時間と処理コストが必要であるという問題点があった。また、メッキ法で形成した配線形成層をマスクとするので、シードメタル層とバリアメタル層とのウエットエッチング時の配線形成層の膜減りが大きく、その結果、半導体装置の電気特性のバラツキを引き起こすという問題点もあった。
本発明は、上記従来の問題点に鑑み、貫通電極を有する半導体装置及びその製造方法において、ウエットエッチング工程の処理時間及び処理コストを大幅に低減できる半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は以下のように構成する。
本発明の半導体装置は、半導体基板の表面に形成された電子デバイスと、前記電子デバイスと導通されたパッド電極と、前記半導体基板を厚さ方向に貫通する貫通電極と、前記半導体基板の裏面に形成されて前記貫通電極同士を接続する配線層と、前記配線層又は前記貫通電極に接続される導電端子とを備える半導体装置であって、前記半導体基板の裏面において、前記貫通電極及び前記配線層を囲むように形成された絶縁部形成用溝部を備える、ことを特徴とする。
また、本発明の半導体装置の製造方法は、電子デバイスとパッド電極とが表面側に配置された半導体基板の裏面側から前記半導体基板を厚さ方向に貫通して前記半導体基板の表面の前記パッド電極に導通する貫通電極を形成し、前記貫通電極と導通しかつ前記半導体基板の裏面に配置される配線層を形成する半導体装置の製造方法において、前記半導体基板の裏面側から前記半導体基板の前記厚さ方向に延びる貫通電極用のビアホールを形成するビアホール形成工程と、前記ビアホールにおける絶縁部の形成前に、前記貫通電極及び前記配線層を囲むように絶縁部形成用溝部を形成する溝部形成工程を有する、ことを特徴とする。
【発明の効果】
【００１７】
以上のように、本発明によれば、ウエットエッチング工程の処理時間及び処理コストを大幅に低減することができる。また、ダミー溝穴部の底部の導電性層を除去するための時間のみウエットエッチングすればよいため、ウエットエッチングの時間が少ないことから、導電性層（例えば、シードメタル層とバリアメタル層と）のウエットエッチング時の配線形成層の膜減りも大幅に少なく、電気特性のバラツキの大幅に低減でき、電気特性の信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態における半導体装置の製造方法のフローチャート
【図２Ａ】前記第１実施形態における半導体装置の製造方法における半導体基板への支持体の接着形成時の断面図
【図２Ｂ】前記第１実施形態の半導体装置の製造方法における貫通ビアホール用レジスト形成時の断面図
【図２Ｃ】前記第１実施形態の半導体装置の製造方法における貫通ビアホール形成時の断面図
【図２Ｄ】前記第１実施形態の半導体装置の製造方法における絶縁部形成用ダミー溝穴用レジスト形成時の断面図
【図２Ｅ】前記第１実施形態の半導体装置の製造方法における絶縁部形成用ダミー溝穴形成時の断面図
【図２Ｆ】前記第１実施形態の半導体装置の製造方法における絶縁膜層形成時の断面図
【図２Ｇ】前記第１実施形態の半導体装置の製造方法における絶縁膜エッチバック除去時の断面図
【図２Ｈ】前記第１実施形態の半導体装置の製造方法におけるバリアメタル層形成時の断面図
【図２Ｉ】前記第１実施形態の半導体装置の製造方法におけるシードメタル層形成時の断面図
【図２Ｊ】前記第１実施形態の半導体装置の製造方法における配線用レジスト形成時の断面図
【図２Ｋ】前記第１実施形態の半導体装置の製造方法における配線層形成時の断面図
【図２Ｌ】前記第１実施形態の半導体装置の製造方法におけるレジスト除去時の断面図
【図２Ｍ】前記第１実施形態の半導体装置の製造方法におけるシードメタル層・バリアメタル層除去時の断面図
【図２Ｎ】前記第１実施形態の半導体装置の製造方法における保護層形成時の断面図
【図３Ａ】前記第１実施形態における半導体装置の構造の一例における保護膜形成前の断面図
【図３Ｂ】前記第１実施形態の半導体装置の構造の一例における２つの貫通電極と貫通電極間の配線の上部からの図
【図３Ｃ】前記第１実施形態の半導体装置の構造の別の例における２つの貫通電極と貫通電極との間の配線、及び、外部端子と貫通電極との間の配線の上部からの図
【図４】本発明の第２実施形態における半導体装置の製造方法のフローチャート
【図５Ａ】前記第２実施形態における半導体装置の製造方法における半導体基板への支持体の接着形成時の断面図
【図５Ｂ】図５Ａの半導体装置の製造方法における貫通ビアホール用・絶縁部形成用ダミー溝穴用レジスト形成時の断面図
【図５Ｃ】前記第２実施形態の半導体装置の製造方法における貫通ビアホール・絶縁部形成用ダミー溝穴形成時の断面図
【図５Ｄ】前記第２実施形態の半導体装置の製造方法における絶縁膜層形成時の断面図
【図５Ｅ】前記第２実施形態の半導体装置の製造方法における絶縁膜エッチバック除去時の断面図
【図５Ｆ】前記第２実施形態の半導体装置の製造方法におけるバリアメタル層形成時の断面図
【図５Ｇ】前記第２実施形態の半導体装置の製造方法におけるシードメタル層形成時の断面図
【図５Ｈ】前記第２実施形態の半導体装置の製造方法における配線用レジスト形成時の断面図
【図５Ｉ】前記第２実施形態の半導体装置の製造方法における配線層形成時の断面図
【図５Ｊ】前記第２実施形態の半導体装置の製造方法におけるレジスト除去時の断面図
【図５Ｋ】前記第２実施形態の半導体装置の製造方法におけるシードメタル層・バリアメタル層除去時の断面図
【図５Ｌ】前記第２実施形態の半導体装置の製造方法における保護層形成時の断面図
【図６Ａ】前記第２実施形態における半導体装置の構造の一例における保護膜形成前の断面図
【図６Ｂ】図６Ａの半導体装置の構造の一例における２つの貫通電極と貫通電極間の配線の上部からの図
【図６Ｃ】前記第２実施形態における半導体装置の構造において、貫通電極を形成するビアホールの開口（半導体基板の裏面上での開口）の貫通穴径φ１と、配線同士を絶縁する絶縁部形成用ダミー溝穴部の開口（半導体基板の裏面上での開口）の溝幅Ｌ２との関係を説明するための断面図
【図７】従来例１の半導体装置の製造方法のフローチャート
【図８Ａ】従来例１の半導体装置の製造方法における半導体基板への支持体の接着形成時の断面図
【図８Ｂ】従来例１の半導体装置の製造方法における貫通ビアホール用レジスト形成時の断面図
【図８Ｃ】従来例１の半導体装置の製造方法における貫通ビアホール形成時の断面図
【図８Ｄ】従来例１の半導体装置の製造方法における絶縁膜層形成時の断面図
【図８Ｅ】従来例１の半導体装置の製造方法における絶縁膜エッチバック除去時の断面図
【図８Ｆ】従来例１の半導体装置の製造方法におけるバリアメタル層・シードメタル層形成時の断面図
【図８Ｇ】従来例１の半導体装置の製造方法における配線層形成時の断面図
【図８Ｈ】従来例１の半導体装置の製造方法における配線用レジスト形成時の断面図
【図８Ｉ】従来例１の半導体装置の製造方法におけるシードメタル層及びバリアメタル層除去時の断面図
【図８Ｊ】従来例１の半導体装置の製造方法におけるレジスト除去時の断面図
【図８Ｋ】従来例１の半導体装置の製造方法における保護層形成時の断面図
【図９Ａ】従来例１の半導体装置の構造の一例における保護膜形成前の断面図
【図９Ｂ】従来例１の半導体装置の構造の一例における２つの貫通電極と貫通電極間の配線の上部からの図
【図１０】従来例２の半導体装置の製造方法のフローチャート
【図１１Ａ】従来例２の半導体装置の製造方法における半導体基板への支持体の接着形成時の断面図
【図１１Ｂ】従来例２の半導体装置の製造方法における貫通ビアホール用レジスト形成時の断面図
【図１１Ｃ】従来例２の半導体装置の製造方法における貫通ビアホール形成時の断面図
【図１１Ｄ】従来例２の半導体装置の製造方法における絶縁膜層形成時の断面図
【図１１Ｅ】従来例２の半導体装置の製造方法における絶縁膜エッチバック除去時の断面図
【図１１Ｆ】従来例２の半導体装置の製造方法におけるバリアメタル層・シードメタル層形成時の断面図
【図１１Ｇ】従来例２の半導体装置の製造方法における配線用レジスト形成時の断面図
【図１１Ｈ】従来例２の半導体装置の製造方法における配線層形成時の断面図
【図１１Ｉ】従来例２の半導体装置の製造方法におけるレジスト除去時の断面図
【図１１Ｊ】従来例２の半導体装置の製造方法におけるシードメタル層及びバリアメタル層除去時の断面図
【図１１Ｋ】従来例２の半導体装置の製造方法における保護層形成時の断面図
【図１２Ａ】従来例２の半導体装置の構造の一例における保護膜形成前の断面図
【図１２Ｂ】従来例２の半導体装置の構造の一例における２つの貫通電極と貫通電極間の配線の上部からの図
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の説明において、同じ構成には同じ符号を付けて、適宜説明を省略している。
【００２０】
（第１実施形態）
以下、本発明の第１実施形態にかかる半導体装置について、その製造方法の概要について、フローチャートを図１に示し、各段階（工程）での断面図を図２Ａ〜図２Ｎに示し、これらの図を用いて説明する。後述の製造方法にて作成された半導体装置に関しては、図３Ａ及び図３Ｂ及び図３Ｃを参照して説明する。
最初に、図２Ａに示すように、第１の絶縁膜１を介して、電子デバイス２、半導体基板５の表面（図２Ａの下面）に、接着機能を有する樹脂層（接着層）（図示せず）を介して支持体４を接着する（ステップＳ１０１）。ここで、電子デバイス２は、例えば、ＣＣＤ又は赤外線センサー等の受光素子、もしくは発光素子等である。また、半導体基板５は、電子デバイス２と接続された外部接続用電極であるパッド電極３が形成され、例えばシリコン基板で構成されるものである。なお、支持体４は、必要に応じて接着させればよく、必ず接着される必要はない。また、３Ａはパッド電極３の周囲に配置された絶縁性保護層である。
【００２１】
次に、図２Ｂに示すように、半導体基板５の裏面（図２Ｂの上面）に、半導体基板５を貫通してパッド電極３の直上の第１の絶縁膜１まで到達する貫通電極形成用のビアホール７ａを形成するために、レジスト層（レジストビアパターン層）６ａを形成する（ステップＳ１０２）。レジスト層６ａには、ビアホール７ａを形成する予定の部分に開口部６ａ−１が形成されている。
次に、図２Ｃに示すように、このレジスト層６ａをマスクとして、半導体基板５の裏面からパッド電極３の直上の第１の絶縁膜１に到達するシリコンのビアホール７ａを、ドライエッチング法により形成する（ステップＳ１０３）。例えばエッチングガスとしては、ＳＦ６又はＯ２又はＣ４Ｆ８等を含むガスを用いる。ビアホール７ａの底部には、第１の絶縁膜１が露出されている。続いて、ビアホール７ａのドライエッチングに用いたレジスト層６ａをマスクとし、開口部６ａ−１を利用して、ビアホール７ａの底部の第１の絶縁膜１を、ドライエッチング法により除去する。例えばエッチングガスとしては、ＣＦ４又はＯ２又はＣ４Ｆ８等を含むガスを用いる。これにより、ビアホール７ａの底部でパッド電極３の一部が露出される。その後、半導体基板５の裏面からレジスト層６ａを除去する。
【００２２】
次に、図２Ｄに示すように、半導体基板５の裏面に、枠状の絶縁部形成用ダミー溝穴部（絶縁部形成用溝部の一例）７ｂを形成するために、レジストパターン層６ｂを形成する（ステップＳ２０１）。レジストパターン層６ｂには、絶縁部形成用ダミー溝穴部７ｂを形成する予定の部分に枠状開口溝部６ｂ−１が形成されている。レジストパターン層６ｂは、ビアホール７ａをすべて埋めるように形成されている。
次に、このレジストパターン層６ｂをマスクとして、絶縁部形成用ダミー溝穴部７ｂを、ドライエッチング法により形成する（ステップＳ２０２）。この絶縁部形成用ダミー溝穴部７ｂは、半導体基板５を表面から裏面にかけての厚さ方向に貫通させないで、絶縁部形成用ダミー溝穴部７ｂの底部は、半導体基板５の厚さ方向の中間部に位置している。例えばエッチングガスとしては、ＳＦ６又はＯ２又はＣ４Ｆ８等を含むガスを用いる。その後、図２Ｅに示すように、半導体基板５の裏面からレジストパターン層６ｂを除去する。
【００２３】
次に、図２Ｆに示すように、ビアホール７ａ内及び絶縁部形成用ダミー溝穴部７ｂ内を含む半導体基板５の裏面上に、第２の絶縁膜８を形成する（ステップＳ１０４）。ここで、ビアホール７ａの底部の第２の絶縁膜８は、当該ビアホール７ａの深さに応じて、半導体基板５の裏面に形成される第２の絶縁膜８よりも薄く形成される。同様に、絶縁部形成用ダミー溝穴部７ｂの底部の第２の絶縁膜８も、当該絶縁部形成用ダミー溝穴部７ｂの深さに応じて、半導体基板５の裏面に形成される第２の絶縁膜８よりも薄く形成される。
次に、図２Ｇに示すように、第２の絶縁膜８が形成された半導体基板５を、好ましくは異方性のドライエッチングにより、第２の絶縁膜８のエッチングを行なう（ステップＳ１０５）。上記エッチングにより、ビアホール７ａの底部及び絶縁部形成用ダミー溝穴部７ｂの底部では、第２の絶縁膜８が除去されてパッド電極３の一部が露出されるが、半導体基板５の裏面及びビアホール７ａの側部内壁及び絶縁部形成用ダミー溝穴部７ｂの側部内壁では、第２の絶縁膜８が残存することになる。
【００２４】
次に、図２Ｈに示すように、ビアホール７ａの側部内壁と、絶縁部形成用ダミー溝穴部７ｂの側部内壁と底面と、半導体基板５の裏面との第２の絶縁膜８上の全面、及び、ビアホール７ａの底部で露出したパッド電極３の一部の上に、導電性のバリアメタル層９を形成する（ステップＳ１０６）。ここで、上記バリアメタル層９は、例えばチタンタングステン層、チタンナイトライド層、又は、タンタルナイトライド層等の金属層から構成することができる。また、バリアメタル層９は、例えば、スパッタ法、又は、ＣＶＤ法等の成膜方法によって形成される。
次に、図２Ｉに示すように、ビアホール７ａの側部内壁と、絶縁部形成用ダミー溝穴部７ｂの側部内壁と底面と、半導体基板５の裏面とのバリアメタル層９上の全面、及び、ビアホール７ａの底部で露出したパッド電極３の一部の上のバリアメタル層９上の全面に、導電性のシードメタル層１０を形成する（ステップＳ１０７）。このシードメタル層１０は、後述する配線形成層をメッキ形成するための電極となるものであり、例えば銅等の金属から構成されている。
【００２５】
次に、図２Ｊに示すように、シードメタル層１０上の所定の領域に、第２のレジスト層１２を形成する（ステップＳ１０８）。ここで、第２のレジスト層１２を形成する上記所定の領域とは、ビアホール７ａの形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層１８を形成しない半導体基板５の裏面の領域である。第２のレジスト層１２は、絶縁部形成用ダミー溝穴部７ｂ内をすべて埋めるように形成されている。
次に、図２Ｋに示すように、第２のレジスト層１２をマスクとして、ビアホール７ａの側部内壁と底面と、半導体基板５の裏面の配線層１８を形成する予定領域とに、配線形成層１１を形成する（ステップＳ１０９）。配線形成層１１は、例えば電解メッキ法により、例えば銅で構成される金属層である。
次に、図２Ｌに示すように、前記の第２のレジスト１２を除去する（ステップＳ１１０）。第２のレジスト層１２を除去するために、例えばアッシング法が用いられる。
次に、図２Ｍに示すように、配線形成層１１をマスクとして、絶縁部形成用ダミー溝穴部７ｂの底部のシードメタル層１０及びバリアメタル層９を除去する（ステップＳ２０３）。前記シードメタル層１０及びバリアメタル層９の除去によるパターニングは、例えばウエットエッチング法により形成される。このとき、配線形成層１１で覆われていない半導体基板５の裏面及び絶縁部形成用ダミー溝穴部７ｂの内部側壁などの他の部分のシードメタル層１０は若干厚さが減少する。ここで、ウエットエッチング法により除去されるシードメタル層１０及びバリアメタル層９は、絶縁部形成用ダミー溝穴部７ｂの底部の層だけでよく、半導体基板５の裏面のシードメタル層１０及びバリアメタル層９は残存していても良い。
【００２６】
次に、図２Ｎに示すように、ビアホール７ａ内と、絶縁部形成用ダミー溝穴部７ｂ内とを含む半導体基板５の裏面上の全面に、これらを覆うようにして、絶縁層の一例としての保護層１３を形成する（ステップＳ１１１）。ここで、半導体基板５の裏面上の全面とは、すなわち、シードメタル層１０及び配線形成層１１などの上で、貫通電極１９（配線形成層１１の一部とシードメタル層１０とバリアメタル層９とで構成される導体部）及び配線層１８上である。保護層１３は、例えば絶縁性のレジスト材料等から構成される。保護層１３のうち配線層１８に対応する位置には開口部１３ａが設けられる。そして、当該開口部１３ａで露出する配線層１８上に、例えばハンダ等の金属から構成されるボール状の導電端子１４が形成される。なお、絶縁部形成用ダミー溝穴部７ｂの底部では、絶縁部形成用ダミー溝穴部７ｂ内に配置される保護層１３の絶縁材料と半導体基板５の構成材料とが直接接触しており、絶縁性を発揮できるようにしている。よって、絶縁部形成用ダミー溝穴部７ｂ内に保護層１３が挿入されて充填されることにより、枠状の絶縁部２０を形成することができる。
次に、不図示のダイシングラインに沿って当該半導体基板５をダイシングする。これにより、貫通電極１９を有した半導体チップから構成される複数の半導体装置が完成する。
【００２７】
図３Ａ及び図３Ｂには、前述した製造方法で作成された半導体装置の一部の一例を示している。図３Ａ及び図３Ｂに示すものは、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線層１８であり、保護膜１３を形成する前の状態を示している。図３Ａは、貫通電極１９の断面構造を示しており、図３Ｂは、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線層（再配線層）１８の上部からの構造を簡単に示している。図３Ｂにおいて、半導体装置の上部の構造は、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線部１８ａと、それらの２つの貫通電極１９と配線部１８ａとの周囲との絶縁が目的の枠状の絶縁部２０とで構成される。枠状の絶縁部２０は、２つの貫通電極１９と配線部１８ａとの周囲を所定間隔離れて囲むように（言い換えれば、２つの貫通電極１９と配線部１８ａとの外形形状に沿って）枠形状に配置されている。ここで、このように外形形状に沿って配置することで、貫通電極１９が狭ピッチの場合でも高密度配線が可能となり、より好ましい。しかしながら、枠状の絶縁部２０は、２つの貫通電極１９と配線部１８ａとの周囲を囲んで、他の貫通電極１９又は配線部１８ａから絶縁されればよいため、２つの貫通電極１９と配線部１８ａとの外形形状に沿った枠形状に限らず、単純な四角形状又は楕円形状などでもよいことは言うまでもない。
【００２８】
配線層１８は、例えば、複数の貫通電極１９を相互に電気的に接続する再配線層として機能する配線部１８ａを構成するように形成されている。なお、配線層１８としては、さらに、外部端子１８ｂと、外部端子１８ｂと貫通電極１９又は配線部１８ａとが接続される第２配線部１８ｃとをさらに備えるように構成してもよい（図３Ｃ参照）。すなわち、図３Ｃでは、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線部１８ａと、外部端子１８ｂと、外部端子１８ｂと貫通電極１９とが接続される第２配線部１８ｃとを備える配線層１８の上部からの構造を簡単に示している。図３Ｃにおいて、半導体装置の上部の構造は、２つの貫通電極１９と、２つの配線層１８ａと第２配線部１８ｃと、外部端子１８ｂと、それの周囲との絶縁が目的の枠状の絶縁部２０とで構成される。
このような半導体装置の製造方法では、貫通電極１９及び配線層１８を他の配線と絶縁するためには、枠状の絶縁部形成用ダミー溝穴部７ｂの底部のシードメタル層１０及びバリアメタル層９を除去すればよい。そのため、本実施形態の半導体の製造方法を用いることで、絶縁部形成用ダミー溝穴部７ｂの側部内壁など他の部分の導電性層（シードメタル層１０及びバリアメタル層９）を除去する必要がないので、従来例１，２の中でも配線形成層１１とシードメタル層１０とバリアメタル層９とのウエットエッチング工程の処理時間に有利な従来例２で示したウエットエッチング時間（２０分〜３０分）と比較して、その時間の１／１０〜１／５と非常に短くて済むことになる。したがって、配線形成層１１と、シードメタル層１０と、バリアメタル層９とのウエットエッチング工程の処理時間及び処理コストを大幅に低減できる半導体装置及びその製造方法の提供が実現できる。
【００２９】
また、前述したようにウエットエッチング時間が短くなるため、シードメタル層１０とバリアメタル層９とのウエットエッチング時の配線形成層１１の膜減りも大幅に少なく、電気特性のバラツキの大幅に低減でき、電気特性の信頼性の高い半導体装置及びその製造方法の提供が実現できる。
また、本実施形態の半導体装置によれば、半導体基板５の裏面の貫通電極１９と配線層１８との周囲を囲んで他の貫通電極１９又は再配線層１８から絶縁する枠状の絶縁部２０を有するので、枠状の絶縁部２０の絶縁材料、すなわち、保護層１３の材料が半導体基板５、たとえばシリコン基板のシリコンよりも柔らかいレジストなどの樹脂材料で構成すれば、応力緩和機能を有することができる。そのため、半導体装置に作用する応力を枠状の絶縁部２０内の絶縁材料で緩和することができる。
【００３０】
（第２実施形態）
以下、本発明の第２実施形態にかかる半導体装置について、その半導体装置の製造方法の概要について、フローチャートを図４に示し、各段階（工程）での断面図を図５Ａ〜図５Ｌに示し、これらの図を用いて、説明する。後述の製造方法にて作成された半導体装置に関しては、図６Ａ及び図６Ｂを参照して説明する。
最初に、図５Ａに示すように、第１の絶縁膜１を介して、電子デバイス２、半導体基板５の表面（図５Ａの下面）に、接着機能を有する樹脂層（接着層）（図示せず）を介して支持体４を接着する（ステップＳ１０１）。ここで、電子デバイス２は、例えば、ＣＣＤ又は赤外線センサー等の受光素子、もしくは発光素子等である。また、半導体基板５は、電子デバイス２と接続された外部接続用電極であるパッド電極３が形成されかつ例えばシリコン基板で構成されたものである。なお、支持体４は、必要に応じて接着させればよく、必ず接着される必要はない。また、３Ａはパッド電極３の周囲に配置された絶縁性保護層である。
【００３１】
次に、図５Ｂに示すように、半導体基板５の裏面（図５Ｂの上面）に、半導体基板５を貫通してパッド電極３の直上の第１の絶縁膜１まで到達する貫通電極形成用のビアホール７ａと、枠状の絶縁部形成用ダミー溝穴部（絶縁部形成用溝部の一例）７ｂとを形成するために、レジスト層（レジストビアパターン層）６を形成する（ステップＳ２０４）。レジスト層６には、ビアホール７ａを形成する予定の部分に開口部６−１と、絶縁部形成用ダミー溝穴部７ｂを形成する予定の部分に枠状開口溝部６−２とが形成されている。ここで、絶縁部形成用ダミー溝穴部７ｂ用の枠状開口溝部６−２は、ビアホール７ａ用のレジスト開口部６−１より小さくする。
次に、図５Ｃに示すように、このレジスト層６をマスクとし、開口部６−１及び枠状開口溝部６−２を利用して、半導体基板５の裏面からパッド電極３の直上の第１の絶縁膜１に到達するシリコンのビアホール７ａと、絶縁部形成用ダミー溝穴部７ｂとをドライエッチング法により同時に形成する（ステップＳ２０５）。例えばエッチングガスとしては、ＳＦ６又はＯ２又はＣ４Ｆ８等を含むガスを用いる。ビアホール７ａの底部には、第１の絶縁膜１が露出されている。また、絶縁部形成用ダミー溝穴部７ｂは、その枠状開口溝部６−２がビアホール７ａ用の開口部６−１より小さく設定してあるので、半導体基板５を貫通することはない。続いて、ビアホール７ａのドライエッチングに用いたレジスト層６をマスクとし、開口部６−１を利用して、ビアホール７ａの底部の第１の絶縁膜１を、ドライエッチング法により除去する。例えばエッチングガスとしては、ＣＦ４又はＯ２又はＣ４Ｆ８等を含むガスを用いる。これにより、ビアホール７ａの底部でパッド電極３の一部が露出される。その後、半導体基板５の裏面からレジスト層６を除去する。
【００３２】
次に、図５Ｄに示すように、ビアホール７ａ及び絶縁部形成用ダミー溝穴部７ｂ内を含む半導体基板５の裏面上に、第２の絶縁膜８を形成する（ステップＳ１０４）。ここで、ビアホール７ａの底部の第２の絶縁膜８は、当該ビアホール７ａの深さに応じて、半導体基板５の裏面に形成される第２の絶縁膜８よりも薄く形成される。同様に、絶縁部形成用ダミー溝穴部７ｂの底部の第２の絶縁膜８も、当該絶縁部形成用ダミー溝穴部７ｂの深さに応じて、半導体基板５の裏面に形成される第２の絶縁膜８よりも薄く形成される。
次に、図５Ｅに示すように、第２の絶縁膜８が形成された半導体基板５を、好ましくは異方性のドライエッチングにより、第２の絶縁膜８のエッチングを行なう（ステップＳ１０５）。上記エッチングにより、ビアホール７ａの底部及び絶縁部形成用ダミー溝穴部７ｂの底部では、第２の絶縁膜８が除去されてパッド電極３の一部が露出されるが、半導体基板５の裏面及びビアホール７ａの側部内壁及び絶縁部形成用ダミー溝穴部７ｂの側部内壁では、第２の絶縁膜８が残存することになる。
【００３３】
次に、図５Ｆに示すように、ビアホール７ａの側部内壁と、絶縁部形成用ダミー溝穴部７ｂの側部内壁と底面と、半導体基板５の裏面との第２の絶縁膜８上の全面、及び、ビアホール７ａの底部で露出したパッド電極３の一部の上に、導電性のバリアメタル層９を形成する（ステップＳ１０６）。ここで、上記バリアメタル層９は、例えばチタンタングステン層、チタンナイトライド層、又は、タンタルナイトライド層等の金属層から構成することができる。また、バリアメタル層９は、例えば、スパッタ法、又は、ＣＶＤ法等の成膜方法によって形成される。
次に、図５Ｇに示すように、ビアホール７ａの側部内壁と、絶縁部形成用ダミー溝穴部７ｂの側部内壁と底面と、半導体基板５の裏面とのバリアメタル層９上の全面、及び、ビアホール７ａの底部で露出したパッド電極３の一部の上のバリアメタル層９上の全面に、導電性のシードメタル層１０を形成する（ステップＳ１０７）。このシードメタル層１０は、後述する配線形成層をメッキ形成するための電極となるものであり、例えば銅等の金属から構成されている。
次に、図５Ｈに示すように、シードメタル層１０上の所定の領域に、第２のレジスト層１２を形成する（ステップＳ１０８）。ここで、前記第２のレジスト層１２を形成する上記所定の領域とは、ビアホール７ａの形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層１８を形成しない半導体基板５の裏面の領域である。第２のレジスト層１２は、絶縁部形成用ダミー溝穴部７ｂ内をすべて埋めるように形成されている。
次に、図５Ｉに示すように、前記第２のレジスト層１２をマスクとして、ビアホール７ａの側部内壁と底面と、半導体基板５の裏面の配線層１８を形成する予定領域とに、配線形成層１１を形成する（ステップＳ１０９）。配線形成層１１は、例えば電解メッキ法により、例えば銅で構成される金属層である。
【００３４】
次に、図５Ｊに示すように、第２のレジスト層１２を除去する（ステップＳ１１０）。第２のレジスト層１２を除去するために、例えばアッシング法が用いられる。
次に、図５Ｋに示すように、配線形成層１１をマスクとして、絶縁部形成用ダミー溝穴部７ｂの底部のシードメタル層１０及びバリアメタル層９を除去する（ステップＳ２０３）。シードメタル層１０及びバリアメタル層９の除去によるパターニングは、例えばウエットエッチング法により形成される。このとき、配線形成層１１で覆われていない半導体基板５の裏面及び絶縁部形成用ダミー溝穴部７ｂの内部側壁などの他の部分のシードメタル層１０は若干厚さが減少する。ここで、ウエットエッチング法により除去されるシードメタル層１０及びバリアメタル層９は、絶縁部形成用ダミー溝穴部７ｂの底部の層だけでよく、半導体基板５の裏面のシードメタル層１０及びバリアメタル層９は残存していても良い。
【００３５】
次に、図５Ｌに示すように、ビアホール７ａ内と、絶縁部形成用ダミー溝穴部７ｂ内とを含む半導体基板５の裏面上の全面に、これらを覆うようにして、保護層１３を形成する（ステップＳ１１１）。ここで、半導体基板５の裏面上の全面とは、シードメタル層１０及び配線形成層１１などの上で、貫通電極１９（配線形成層１１の一部とシードメタル層１０とバリアメタル層９とで構成される導体部）及び配線層１８上である。保護層１３は、例えば絶縁性のレジスト材料等から構成される。保護層１３のうち配線層１８に対応する位置には開口部１３ａが設けられる。そして、当該開口部１３ａで露出する配線層１８上に、例えばハンダ等の金属から構成されるボール状の導電端子１４が形成される。なお、絶縁部形成用ダミー溝穴部７ｂの底部では、絶縁部形成用ダミー溝穴部７ｂ内に配置される保護層１３の絶縁材料と半導体基板５の構成材料とが直接接触しており、絶縁性を発揮できるようにしている。よって、絶縁部形成用ダミー溝穴部７ｂ内に保護層１３が挿入されて充填されることにより、枠状の絶縁部２０を形成することができる。
次に、不図示のダイシングラインに沿って当該半導体基板５をダイシングする。これにより、貫通電極１９を有した半導体チップから構成される複数の半導体装置が完成する。
【００３６】
図５Ａ及び図５Ｂには、前述した製造方法で作成された半導体装置の一部の一例を示している。図５Ａ及び図５Ｂに示すのは、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線層１８であり、保護膜１３を形成する前の状態を示している。図５Ａは、貫通電極１９の断面構造を示しており、図５Ｂは、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線層１８の上部からの構造を簡単に示している。図５Ｂにおいて、半導体装置の上部の構造は、２つの貫通電極１９と、それら貫通電極１９同士を接続する配線層１８と、それらの２つの貫通電極１９と配線部１８ａとの周囲との絶縁が目的の枠状の絶縁部２０とで構成される。枠状の絶縁部２０は、２つの貫通電極１９と配線部１８ａとの周囲を所定間隔離れて囲むように（言い換えれば、２つの貫通電極１９と配線部１８ａとの外形形状に沿って）枠形状に配置されている。このように外形形状に沿って配置すれば、貫通電極１９が狭ピッチの場合に高密度配線が可能となり、より好ましい。しかしながら、枠状の絶縁部２０は、２つの貫通電極１９と配線部１８ａとの周囲を囲んで、他の貫通電極１９又は配線部１８ａから絶縁されればよいため、２つの貫通電極１９と配線部１８ａとの外形形状に沿った枠形状に限らず、単純な四角形状又は楕円形状などでもよいことは言うまでもない。
【００３７】
配線層１８は、例えば、複数の貫通電極１９を相互に電気的に接続する再配線層として機能する配線部１８ａを構成するように形成されている。なお、配線層１８としては、図３Ｃと同様に、さらに、外部端子１８ｂと、外部端子１８ｂと貫通電極１９又は配線部１１ａとが接続される第２配線部１８ｃとをさらに備えるように構成してもよい。
このような半導体装置の製造方法によれば、貫通電極１９及び配線層１８を他の配線と絶縁するためには、枠状の絶縁部形成用ダミー溝穴部７ｂの底部のシードメタル層１０及びバリアメタル層９を除去すればよく、絶縁部形成用ダミー溝穴部７ｂの側部内壁など他の部分の導電性層（シードメタル層１０及びバリアメタル層９）を除去する必要がない。そのため、従来例１，２の中でも配線形成層１１と、シードメタル層１０と、バリアメタル層９とのウエットエッチング工程の処理時間に有利な従来例２で示したウエットエッチング時間（２０分〜３０分）と比較して、その時間の１／１０〜１／５と非常に短くて済むことになる。したがって、配線形成層１１と、シードメタル層１０と、バリアメタル層９とのウエットエッチング工程の処理時間及び処理コストを大幅に低減できる半導体装置及びその製造方法の提供が実現できる。
また、前述したようにウエットエッチング時間が短くなるため、シードメタル層１０とバリアメタル層９とのウエットエッチング時の配線形成層１１の膜減りも大幅に少なく、電気特性のバラツキの大幅に低減でき、電気特性の信頼性の高い半導体装置及びその製造方法の提供が実現できる。
また、貫通電極用のビアホール７ａの形成工程と同時に絶縁部形成用ダミー溝穴部７ｂを形成できるので、絶縁部形成用ダミー溝穴部７ｂの形成において、工程増加による処理時間と処理コストの上昇はない。
【００３８】
また、好適には、図６Ｃに示すように、貫通電極１９を形成するビアホール７ａの開口（半導体基板５の裏面上での開口）の貫通穴径をφ１、配線同士を絶縁する絶縁部形成用ダミー溝穴部７ｂの開口（半導体基板５の裏面上での開口）の溝幅をＬ２とすると、貫通穴径φ１と溝幅Ｌ２との間には
０＜Ｌ２＜φ１／２
の関係式を満足するように、絶縁部形成用ダミー溝穴部７ｂを形成することが望ましい。その理由は、絶縁部形成用ダミー溝穴部７ｂの幅Ｌ２がφ１／２を越えると、絶縁部形成用ダミー溝穴部７ｂが半導体基板５を貫通してしまう可能性があるため、好ましくないためである。また、絶縁部形成用ダミー溝穴部７ｂを形成することが必須であるため、絶縁部形成用ダミー溝穴部７ｂの幅Ｌ２は０を超える値を採るように設定するためである。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００３９】
本発明にかかる半導体装置及びその製造方法は、非常に処理時間と処理コストを削減することができて、特に、貫通電極を有する半導体装置及びその製造方法、一例として、ＣＳＰの一種で貫通電極を有するＢＧＡ型の半導体装置及びその製造方法等として有用である。
【符号の説明】
【００４０】
１、５１    第１の絶縁膜
２、５２    電子デバイス
３、５３    パッド電極
３Ａ  絶縁性保護層
４、５４    支持体
５、５５    半導体基板
６−１、６ａ−１、６ｂ−１  開口部
６−２  枠状開口溝部
６ａ、５６  レジスト層
６ｂ  レジストパターン層
７ａ、５７  ビアホール
７ｂ  絶縁部形成用ダミー溝穴部
８、５８    第２の絶縁膜
９、５９    バリアメタル層
１０、６０  シードメタル層
１１、６１  配線形成層
１２、６２  第２のレジスト層
１３、６３  保護膜
１４、６４  導電端子
１８  配線層（再配線層）
１８ａ  配線部
１８ｂ  外部端子
１８ｃ  第２配線部
１９  貫通電極
２０  枠状の絶縁部
【図１】
2011249718.tif 000003
【図２Ａ】
2011249718.tif 000004
【図２Ｂ】
2011249718.tif 000005
【図２Ｃ】
2011249718.tif 000006
【図２Ｄ】
2011249718.tif 000007
【図２Ｅ】
2011249718.tif 000008
【図２Ｆ】
2011249718.tif 000009
【図２Ｇ】
2011249718.tif 000010
【図２Ｈ】
2011249718.tif 000011
【図２Ｉ】
2011249718.tif 000012
【図２Ｊ】
2011249718.tif 000013
【図２Ｋ】
2011249718.tif 000014
【図２Ｌ】
2011249718.tif 000015
【図２Ｍ】
2011249718.tif 000016
【図２Ｎ】
2011249718.tif 000017
【図３Ａ】
2011249718.tif 000018
【図３Ｂ】
2011249718.tif 000019
【図３Ｃ】
2011249718.tif 000020
【図４】
2011249718.tif 000021
【図５Ａ】
2011249718.tif 000022
【図５Ｂ】
2011249718.tif 000023
【図５Ｃ】
2011249718.tif 000024
【図５Ｄ】
2011249718.tif 000025
【図５Ｅ】
2011249718.tif 000026
【図５Ｆ】
2011249718.tif 000027
【図５Ｇ】
2011249718.tif 000028
【図５Ｈ】
2011249718.tif 000029
【図５Ｉ】
2011249718.tif 000030
【図５Ｊ】
2011249718.tif 000031
【図５Ｋ】
2011249718.tif 000032
【図５Ｌ】
2011249718.tif 000033
【図６Ａ】
2011249718.tif 000034
【図６Ｂ】
2011249718.tif 000035
【図６Ｃ】
2011249718.tif 000036
【図７】
2011249718.tif 000037
【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１１Ｉ】
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【図１１Ｊ】
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【図１１Ｋ】
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【図１２Ａ】
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【図１２Ｂ】
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