(57)【要約】【課題】より少ない素子数で、さらなる高速化を実現することの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。【解決手段】バッファ回路１は、互いに直列に接続されたインバータ回路１０およびインバータ回路２０を備える。インバータ回路２０は、並列関係にあるトランジスタＴｒ21およびトランジスタＴｒ22と、これらのトランジスタＴｒ21，Ｔｒ22のゲート電圧Ｖgの補正を行う閾値補正回路２１を有する。閾値補正回路２１は、トランジスタＴｒ21のゲートに対して、トランジスタＴｒ21の閾値電圧Ｖth1（図示せず）またはトランジスタＴｒ21の閾値電圧Ｖth1に対応する電圧をオフセットとして設定する。閾値補正回路２１は、さらに、トランジスタＴｒ22のゲートに対して、トランジスタＴｒ22の閾値電圧Ｖth2（図示せず）またはトランジスタＴｒ22の閾値電圧Ｖth2に対応する電圧をオフセットとして設定する。【選択図】図１
2011228798.tif 000002
【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
入力端子および出力端子と
を備え、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第６トランジスタのソースまたはドレインである第２端子の電圧と、前記第１端子の電圧との電位差またはそれに対応する電位差に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２端子と前記第５電圧線との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第７トランジスタのソースまたはドレインである第３端子の電圧と、前記第２端子の電圧との電位差またはそれに対応する電位差に応じて第６電圧線と前記第２端子との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記入力端子の電圧と第７電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第６トランジスタのゲートと前記第７電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第１トランジスタのゲート−ソース間に挿入されており、
前記第２容量素子は、前記第４トランジスタのゲート−ソース間に挿入されており、
前記第３容量素子は、前記第６トランジスタのゲートと第８電圧線との間に挿入されている
インバータ回路。
【請求項２】
前記第８電圧線は、パルス信号を出力する電源に接続されている
請求項１に記載のインバータ回路。
【請求項３】
前記第２電圧線、前記第４電圧線および前記第６電圧線は、互いに同電位となっている
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第８電圧線は、前記第２電圧線、前記第４電圧線および前記第６電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項３に記載のインバータ回路。
【請求項５】
前記第１電圧線、前記第３電圧線、前記第５電圧線および前記第７電圧線は、互いに異なる電位となっている
請求項１ないし請求項４のいずれか一項に記載のインバータ回路。
【請求項６】
前記第２電圧線、前記第４電圧線、前記第６電圧線および前記第８電圧線は、前記第１電圧線、前記第３電圧線、前記第５電圧線および前記第７電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項５に記載のインバータ回路。
【請求項７】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
入力端子および出力端子と
を有し、
前記第１トランジスタは、前記入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第４トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第６トランジスタのソースまたはドレインである第２端子の電圧と、前記第１端子の電圧との電位差またはそれに対応する電位差に応じて第４電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２端子と前記第５電圧線との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第７トランジスタのソースまたはドレインである第３端子の電圧と、前記第２端子の電圧との電位差またはそれに対応する電位差に応じて第６電圧線と前記第２端子との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記入力端子の電圧と第７電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第６トランジスタのゲートと前記第７電圧線との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第１トランジスタのゲート−ソース間に挿入されており、
前記第２容量素子は、前記第４トランジスタのゲート−ソース間に挿入されており、
前記第３容量素子は、前記第６トランジスタのゲートと第８電圧線との間に挿入されている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
現在、一般的な半導体プロセスにおいて、インバータ回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを混成して組み合わせたＣＭＯＳ回路で構成されている。この従来技術と比較して、例えばＮＭＯＳトランジスタのみで構成された単一チャネルのインバータ回路は、プロセス数を削減することができるので、生産性の高歩留まりを図る上で非常に有利である。加えて、単一チャネルのインバータ回路は、単一チャネルＭＯＳトランジスタのみで構成されるので、トランジスタの半導体層に安価なアモルファス系材料（酸化物等）を使用することが可能となり、低コストという面でも非常に優位である。
【０００３】
図１５は、従来のＮＭＯＳトランジスタのみで構成されたインバータ回路の一例を表したものである（特許文献１に記載の関連技術参照）。図１５のインバータ回路２００は２つのＮＭＯＳトランジスタＴ１、Ｔ２で構成されている。ＮＭＯＳトランジスタＴ１のゲートに入力電圧Ｖｉｎが与えられ、ソースが負側電圧線ＬLに、ドレインがＴ２のソースおよび出力に接続されている。他方のＮＭＯＳトランジスタＴ２はゲートとドレインが接続されたダイオード接続となっており、ソースはＮＭＯＳトランジスタＴ１のドレインおよび出力に、ゲートおよびドレインは正側電圧線ＬHに接続されている。従って、ＮＭＯＳトランジスタＴ２は負荷抵抗としての機能を持っている。インバータ回路２００では、ＮＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との接続ノードから出力電圧Ｖｏｕｔが出力される。
【０００４】
図１６は、図１５のインバータ回路２００のパルスタイミングを表したものである。以下に、インバータ回路２００の動作を説明する。まず、入力電圧Ｖｉｎが高電圧（Ｖｄｄ）の時、ＮＭＯＳトランジスタＴ１はオンしている。この時、ＮＭＯＳトランジスタＴ２は前述のようにダイオード接続されており、ゲート電圧およびドレイン電圧は共にＶｄｄとなっている。そのため、図１７に示したように、ＮＭＯＳトランジスタＴ１，Ｔ２に貫通電流Ｉｄが流れ、Ｖｓｓ＋ΔＶという電圧が出力される。その後、図１６に示すように入力電圧Ｖｉｎに低電圧（Ｖｓｓ）が入力されると、ＮＭＯＳトランジスタＴ１のゲート−ソース間電圧Ｖｇｓは０Ｖとなる。そのため、ＮＭＯＳトランジスタＴ１の閾値電圧Ｖｔｈがプラスである場合には、ＮＭＯＳトランジスタＴ１はオフする。この時、ＮＭＯＳトランジスタＴ２は前述のようにダイオード接続されているので、インバータ回路２００の出力は上昇し、結果的に正側電圧線ＬHの電圧ＶｄｄとＮＭＯＳトランジスタＴ２の閾値電圧Ｖｔｈの差分であるＶｄｄ−Ｖｔｈの電位となる（図１８）。
【０００５】
このように、従来のインバータ２００では、入力に対して反転した出力を得ること可能であるが、ロー入力（Ｖｓｓ）に対して、出力電圧はＶｄｄ−Ｖｔｈとなり、ＮＭＯＳトランジスタＴ２の閾値ばらつきを含んでしまう。また、ハイ入力（Ｖｄｄ）に対しては、上述したようにＮＭＯＳトランジスタＴ２は負荷抵抗として振舞うので、正側電圧線ＬHから負側電圧線ＬLへ貫通電流が流れる。その結果、消費電力が増大してしまうという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、これらの問題を解決するために、図１９のようなインバータ回路３００が考えられる。インバータ回路３００は、９つのＮＭＯＳトランジスタＴｒ１〜Ｔｒ９、５つのコンデンサＣ１〜Ｃ５、２つの正側電圧線ＬH1，ＬH2および４つの負側電圧線ＬL1〜ＬL4で構成されている。４つの負側電圧線ＬL1〜ＬL4は、以下の式を満たすように電圧設定されている。なお、以下の式中のＶｔｈは、ＮＭＯＳトランジスタＴｒ２の閾値電圧である。
Ｖｓｓ４＜Ｖｓｓ３＋Ｖｔｈ
Ｖｓｓ３＜Ｖｓｓ２＋Ｖｔｈ
Ｖｓｓ２＜Ｖｓｓ１＋Ｖｔｈ
【０００８】
図２０は、図１９のインバータ回路３００のパルスタイミングを表したものである。図２１は、インバータ回路３００の詳細なタイミングチャートを表したものである。以下に、インバータ回路３００の動作について説明する。
【０００９】
入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、ＮＭＯＳトランジスタＴｒ１，Ｔｒ３，Ｔｒ５もオンしている（図２２）。さらに、ＮＭＯＳトランジスタＴｒ８はダイオード接続されており、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時はオンし、ＮＭＯＳトランジスタＴｒ８のソース電圧がＶｄｄ−Ｖｔｈまで上昇する。その結果、ＮＭＯＳトランジスタＴｒ７もオンする。これらのＮＭＯＳトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７，Ｔｒ８がオンすることで、ＮＭＯＳトランジスタＴｒ６のゲート電圧がＶｓｓ４に充電され、ＮＭＯＳトランジスタＴｒ６のソース電圧がＶｓｓ３に充電される。また、ＮＭＯＳトランジスタＴｒ４のゲート電圧がＶｓｓ３に充電され、ＮＭＯＳトランジスタＴｒ４のソース電圧がＶｓｓ２に充電される。さらに、ＮＭＯＳトランジスタＴｒ２のゲート電圧がＶｓｓ２に充電され、ＮＭＯＳトランジスタＴｒ２のソース電圧がＶｓｓ１に充電される。その結果、ＮＭＯＳトランジスタＴｒ６，Ｔｒ４，Ｔｒ２はオフし（それぞれのゲート−ソース間電圧が閾値電圧よりも小さいため）、ロー（Ｖｓｓ１）が出力電圧Ｖｏｕｔとして出力される（図２２）。この時、容量素子Ｃ５にはＶｄｄ−Ｖｓｓ３という電圧が充電されている。
【００１０】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に遷移していく時、ＮＭＯＳトランジスタＴｒ１，Ｔｒ３，Ｔｒ５のゲート電圧はただちにＶｄｄからＶｓｓに変化する。その結果、ＮＭＯＳトランジスタＴｒ１，Ｔｒ３，Ｔｒ５のゲート−ソース間電圧が閾値電圧よりも小さくなった瞬間に、ＮＭＯＳトランジスタＴｒ１，Ｔｒ３，Ｔｒ５がオフし、ＮＭＯＳトランジスタＴｒ６のソース電圧およびＮＭＯＳトランジスタＴｒ４のソース電圧はフローティングの状態になる（図２３）。また、このハイ（Ｖｄｄ）からロー（Ｖｓｓ）への入力電圧Ｖｉｎの変化が容量素子Ｃ５を介して、ＮＭＯＳトランジスタＴｒ６のソース電圧をΔＶだけ減少させる（図２４）。
【００１１】
また、ＮＭＯＳトランジスタＴｒ８はダイオード接続されており、容量素子Ｃ４には、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時にＶｄｄ−Ｖｔh-Ｖｓｓ４の電圧が充電されている。結果として、ＮＭＯＳトランジスタＴｒ８のゲート−ソース間電圧は０Ｖとなり、ＮＭＯＳトランジスタＴｒ８の閾値電圧を下回るのでＮＭＯＳトランジスタＴｒ８は直ちにオフする。一方、ＮＭＯＳトランジスタＴｒ９のゲートには正側電源（Ｖｄｄ２）が接続されているので、ＮＭＯＳトランジスタＴｒ９のゲート−ソース間電圧はＶｄｄ２−Ｖｓｓとなる。従って、正側電源（Ｖｄｄ２）の電圧値として、ＮＭＯＳトランジスタＴｒ９のゲート−ソース間電圧がＶｄｄ２−Ｖｓｓ＞Ｖｔｈとなるような適切な値を設定することにより、ＮＭＯＳトランジスタＴｒ９をオンすることが可能である。さらに、ＮＭＯＳトランジスタＴｒ９を線形駆動させてやることで、ＮＭＯＳトランジスタＴｒ９が抵抗成分として働き、ＮＭＯＳトランジスタＴｒ７のゲートが接続されている容量素子Ｃ４に充電されている電圧を放電するトランジェントを遅くすることが可能となる。その結果、ＮＭＯＳトランジスタＴｒ７のゲート−ソース間電圧はある時間の間、Ｖｇｓ＞Ｖｔｈの関係を保つこととなり、その間、ＮＭＯＳトランジスタＴｒ７をオンさせ続けることができる（図２５）。
【００１２】
このような遅延回路の構築により、容量素子Ｃ５を介して、ＮＭＯＳトランジスタＴｒ６のソース電圧がΔＶだけ減少した時に、まだＮＭＯＳトランジスタＴｒ７はオンしていることになる。その結果、ＮＭＯＳトランジスタＴｒ６のゲート電圧をＶｓｓ４に保持することができる。したがって、ＮＭＯＳトランジスタＴｒ６のゲート−ソース間電圧がＶｓｓ４−（Ｖｓｓ３−ΔＶ）となり、この電圧がＶｇｓ＞ＶｔｈとなるようなΔＶであれＮＭＯＳトランジスタば、Ｔｒ６をオンすることが可能になる。
【００１３】
そうなると、ＮＭＯＳトランジスタＴｒ６はＮＭＯＳトランジスタＴｒ４のゲート電圧を充電するように電流を流すので、ＮＭＯＳトランジスタＴｒ４のゲート電圧がＶｄｄ１まで上昇し、ＮＭＯＳトランジスタＴｒ４がオンする（図２６、図２７）。この時、ＮＭＯＳトランジスタＴｒ７はオフしているので、ＮＭＯＳトランジスタＴｒ６のゲートは充電の途中で負側電源（Ｖｓｓ４）から切り離され、容量素子Ｃ３を介してブートストラップが生じている。ＮＭＯＳトランジスタＴｒ４がオンすると、ＮＭＯＳトランジスタＴｒ４はＮＭＯＳトランジスタＴｒ２のゲート電圧を充電するように電流を流す。これにより、ＮＭＯＳトランジスタＴｒ２のゲート電圧が上昇していく。この時、ＮＭＯＳトランジスタＴｒ４のゲートはＶｄｄ１に固定されているので、ブートストラップか起きずに、ＮＭＯＳトランジスタＴｒ２のゲート電圧をＶｄｄ１−Ｖｔｈまで充電し、ＮＭＯＳトランジスタＴｒ４はオフする。結果として、最終的にオンになったＮＭＯＳトランジスタＴｒ２がＣ１を介してブートストラップすることで、出力電圧Ｖｏｕｔとして、Ｖｄｄ１が出力される（図２８、図２９）。
【００１４】
インバータ回路３００では、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時は出力電圧Ｖｏｕｔはロー（Ｖｓｓ１）にプルダウンし、入力電圧Ｖｉｎがロー（Ｖｓｓ）の時はＶｏｕｔはハイ（Ｖｄｄ１）にプルアップし、それぞれの入力に対して反転出力することが可能である。そして、入力電圧Ｖｉｎがハイ（Ｖｄｄ）とロー（Ｖｓｓ）のいずれにおいても定常状態においても２つ存在する正側電源から負側電源へ貫通電流が流れない。そのため、従来のＮＭＯＳインバータで問題視されてきた回路における消費電力を小さく抑えることができる。
【００１５】
また、インバータ回路３００では、負側電源をトランジスタ毎に設定することで、トランジスタの特性変化にも対応することが可能となっている。例えば、各の閾値電圧がマイナスになった場合（デプレーション）には、ノーマリーオン状態になってしまうため貫通電流などのマージンがより厳しくなってくる。このデプレーションの場合においても、負側電源をマイナスに深く設定してあげることで、貫通電流を防ぐことが可能となる。
【００１６】
この付加価値は、現在盛んに研究されている酸化物半導体を用いたＴＦＴに対しても有力である。酸化物半導体を用いたＴＦＴは非常に安価なプロセスとアモルファス系では比較的高い移動度を有していることから、低コスト大面積化に向けて現在研究されている材料である。この酸化物半導体を用いたトランジスタではＶｔｈがデプレーションを起こすことで知られており、現在特性改善が望まれている。インバータ回路３００の回路構成では、現状の酸化物半導体に関しても、表示装置の周辺回路を構成することが可能となり有利である。
【００１７】
ここで、インバータ回路３００中の素子数に着目すると、トランジスタが９つも使用されており、歩留まりという点での課題が残っている。また、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）に変化した時の出力電圧Ｖｏｕｔの立ち上がりトランジェントが遅いという課題もあり、さらなる速度向上が求められている。
【００１８】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、より少ない素子数で、さらなる高速化を実現することの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタおよび第７トランジスタを備えたものである。このインバータ回路は、さらに、第１容量素子、第２容量素子および第３容量素子と、入力端子および出力端子とを備えている。ここで、第１トランジスタは、第１トランジスタは、入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第４トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、第６トランジスタのソースまたはドレインである第２端子の電圧と、第１端子の電圧との電位差またはそれに対応する電位差に応じて第４電圧線と第１端子との電気的な接続を継断するようになっている。第５トランジスタは、入力端子の電圧と第５電圧線の電圧との電位差またはそれに対応する電位差に応じて第２端子と第５電圧線との電気的な接続を継断するようになっている。第６トランジスタは、第７トランジスタのソースまたはドレインである第３端子の電圧と、第２端子の電圧との電位差またはそれに対応する電位差に応じて第６電圧線と第２端子との電気的な接続を継断するようになっている。第７トランジスタは、入力端子の電圧と第７電圧線の電圧との電位差またはそれに対応する電位差に応じて第６トランジスタのゲートと第７電圧線との電気的な接続を継断するようになっている。第１容量素子は、第１トランジスタのゲート−ソース間に挿入されている。第２容量素子は、第４トランジスタのゲート−ソース間に挿入されている。第３容量素子は、第６トランジスタのゲートと第８電圧線との間に挿入されている。
【００２０】
本発明の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記のインバータ回路と同一の構成要素を含んでいる。
【００２１】
本発明のインバータ回路および表示装置では、入力端子と、第１電圧線、第３電圧線、第５電圧線および第７電圧線との間に、第１トランジスタ、第３トランジスタ、第５トランジスタおよび第７トランジスタが設けられている。一方、第２電圧線と出力端子との間に第２トランジスタが、第４電圧線と第２トランジスタのゲートとの間に第４トランジスタが、第６電圧線と第４トランジスタのゲートとの間に第６トランジスタがそれぞれ設けられている。さらに、第２トランジスタおよび第４トランジスタのゲート−ソース間に第１容量素子および第２容量素子が設けられており、第８電圧線と第６トランジスタのゲートとの間に第３容量素子が設けられている。これにより、入力端子の電圧がハイからローになったときに、第１トランジスタ、第３トランジスタ、第５トランジスタおよび第７トランジスタがオフすると共に、第２トランジスタ、第４トランジスタおよび第６トランジスタがオンし、出力端子に第２電圧線の電圧が出力される。また、入力端子の電圧がローからハイになったときに、第１トランジスタ、第３トランジスタ、第５トランジスタおよび第７トランジスタがオンすると共に、第２トランジスタ、第４トランジスタおよび第６トランジスタがオフし、出力端子に第１電圧線の電圧が出力される。このとき、第１トランジスタおよび第２トランジスタ、第３トランジスタおよび第４トランジスタ、または第５トランジスタおよび第６トランジスタが同時にオンする期間がほとんど存在しない。また、第８電圧線が第３容量素子を介して第６トランジスタのゲートに接続されていることにより、遅延回路が不要となる。
【発明の効果】
【００２２】
本発明のインバータ回路および表示装置によれば、第１トランジスタおよび第２トランジスタ、第３トランジスタおよび第４トランジスタ、または第５トランジスタおよび第６トランジスタが同時にオンする期間がほとんど存在しないようにした。これにより、電圧線同士の間を流れる電流（貫通電流）はほんのわずかしか存在しないので、消費電力を抑えることができる。また、入力端子の電圧がローからハイに変移したときに出力電圧が第１電圧線側の電圧となり、入力端子の電圧がハイからローに変移したときに出力電圧が第２電圧線側の電圧となるようにした。これにより、出力電圧の波高値が所望の値からずれてしまうのを低減することができる。また、遅延回路が不要となるようにしたので、動作の高速化が可能となる。さらに、低消費電力化、出力電圧の波高値の所望の値からのずれ防止、および動作の高速化を、従来よりも少ない素子数で実現することができる。従って、本発明では、より少ない素子数で、さらなる高速化を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図８に続く動作の一例について説明するための回路図である。
【図１０】図９に続く動作の一例について説明するための回路図である。
【図１１】上記実施の形態のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図１２】図１１の書込線駆動回路および画素回路の一例を表す回路図である。
【図１３】図１１の表示装置の動作の一例を表す波形図である。
【図１４】従来の表示装置の画素回路の一例を表す回路図である。
【図１５】従来のインバータ回路の一例を表す回路図である。
【図１６】図１５のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１７】図１５のインバータ回路において貫通電流が流れる様子を表す回路図である。
【図１８】図１５のインバータ回路において出力電圧がＶｄｄから外れる様子を表す回路図である。
【図１９】従来のインバータ回路の他の例を表す回路図である。
【図２０】図１９のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２１】図１９のインバータ回路の動作の一例を表す波形図である。
【図２２】図１９のインバータ回路の動作の一例について説明するための回路図である。
【図２３】図２２に続く動作の一例について説明するための回路図である。
【図２４】図２３に続く動作の一例について説明するための回路図である。
【図２５】図２４に続く動作の一例について説明するための回路図である。
【図２６】図２５に続く動作の一例について説明するための回路図である。
【図２７】図２６に続く動作の一例について説明するための回路図である。
【図２８】図２７に続く動作の一例について説明するための回路図である。
【図２９】図２８に続く動作の一例について説明するための回路図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１〜図１０）
２．適用例（図１１〜図１３）
３．従来技術の説明（図１４〜図１８）
４．参考技術の説明（図１９〜図２９）
【００２５】
＜実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｂ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の７つのトランジスタＴｒ1〜Ｔｒ7を備えたものである。インバータ回路１は、上記の７つのトランジスタＴｒ1〜Ｔｒ7の他に、３つの容量素子Ｃ1，Ｃ2，Ｃ6と、入力端子ＩＮおよび出力端子ＯＵＴとを備えており、７Ｔｒ３Ｃの回路構成となっている。
【００２６】
トランジスタＴｒ1が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ2が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴｒ3が本発明の「第３トランジスタ」の一具体例に相当する。また、トランジスタＴｒ4が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴｒ5が本発明の「第５トランジスタ」の一具体例に相当する。また、トランジスタＴｒ6が本発明の「第６トランジスタ」の一具体例に相当し、トランジスタＴｒ7が本発明の「第７トランジスタ」の一具体例に相当する。また、容量素子Ｃ1が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ2が本発明の「第２容量素子」の一具体例に相当し、容量素子Ｃ6が本発明の「第３容量素子」の一具体例に相当する。
【００２７】
トランジスタＴｒ1〜Ｔｒ7は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴｒ1は、例えば、入力端子ＩＮの電圧（入力電圧Ｖｉｎ）と負側電圧線ＬL1の電圧Ｖｓｓ１との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと負側電圧線ＬL1との電気的な接続を継断するようになっている。トランジスタＴｒ1のゲートが入力端子ＩＮに電気的に接続されており、トランジスタＴｒ1のソースまたはドレインが負側電圧線ＬL1に電気的に接続されており、トランジスタＴｒ1のソースおよびドレインのうち負側電圧線ＬL1に未接続の端子が出力端子ＯＵＴに電気的に接続されている。トランジスタＴｒ2は、トランジスタＴｒ4のソースまたはドレインのうち正側電圧線ＬH1に未接続の端子（第１端子Ａ）の電圧と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて正側電圧線ＬH1と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴｒ2のゲートがトランジスタＴｒ4の第１端子Ａに電気的に接続されている。トランジスタＴｒ2のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が正側電圧線ＬH1に電気的に接続されている。トランジスタＴｒ3は、入力電圧Ｖｉｎと負側電圧線ＬL2の電圧Ｖｓｓ２との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ4の第１端子Ａと負側電圧線ＬL2との電気的な接続を継断するようになっている。トランジスタＴｒ3のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ3のソースまたはドレインが負側電圧線ＬL2に電気的に接続されており、トランジスタＴｒ2のソースおよびドレインのうち負側電圧線ＬL2に未接続の端子がトランジスタＴｒ4の第１端子Ａに電気的に接続されている。トランジスタＴｒ4は、トランジスタＴｒ6のソースまたはドレインのうち正側電圧線ＬH1に未接続の端子（第２端子Ｂ）の電圧と、第１端子Ａの電圧との電位差（またはそれに対応する電位差）に応じて正側電圧線ＬH1と第１端子Ａとの電気的な接続を継断するようになっている。トランジスタＴｒ4のゲートがトランジスタＴｒ6の第２端子Ｂに電気的に接続されている。トランジスタＴｒ4のソースまたはドレインが正側電圧線ＬH1に電気的に接続されており、トランジスタＴｒ4のソースおよびドレインのうち正側電圧線ＬH1に未接続の端子（第１端子Ａ）がトランジスタＴｒ3のソースおよびドレインのうち負側電圧線ＬL2に未接続の端子に電気的に接続されている。トランジスタＴｒ5は、入力電圧Ｖｉｎと負側電圧線ＬL3の電圧Ｖｓｓ３との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ6の第２端子Ｂと負側電圧線ＬL3との電気的な接続を継断するようになっている。トランジスタＴｒ5のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ5のソースまたはドレインが負側電圧線ＬL3に電気的に接続されており、トランジスタＴｒ5のソースおよびドレインのうち負側電圧線ＬL3に未接続の端子がトランジスタＴｒ6の第２端子Ｂ��電気的に接続されている。トランジスタＴｒ6は、トランジスタＴｒ7のソースまたはドレインのうち負側電圧線ＬL4に未接続の端子（第３端子Ｃ）の電圧と、第２端子Ｂの電圧との電位差（またはそれに対応する電位差）に応じて正側電圧線ＬH1と第２端子Ｂとの電気的な接続を継断するようになっている。トランジスタＴｒ6のゲートがトランジスタＴｒ7のソースおよびドレインのうち負側電圧線ＬL4に未接続の端子に電気的に接続されている。トランジスタＴｒ6のソースまたはドレインが正側電圧線ＬH1に電気的に接続されており、トランジスタＴｒ6のソースおよびドレインのうち正側電圧線ＬH1に未接続の端子（第２端子Ｂ）がトランジスタＴｒ5のソースおよびドレインのうち負側電圧線ＬL3に未接続の端子に電気的に接続されている。トランジスタＴｒ7は、入力電圧Ｖｉｎと負側電圧線ＬL4の電圧Ｖｓｓ４との電位差（またはそれに対応する電位差）に応じてトランジスタＴｒ6のゲートと負側電圧線ＬL4との電気的な接続を継断するようになっている。トランジスタＴｒ7のゲートが入力端子ＩＮに電気的に接続されている。トランジスタＴｒ7のソースまたはドレインが負側電圧線ＬL4に電気的に接続されており、トランジスタＴｒ7のソースおよびドレインのうち負側電圧線ＬL4に未接続の端子がトランジスタＴｒ6のゲートに電気的に接続されている。
【００２８】
負側電圧線ＬL1が本発明の「第１電圧線」の一具体例に相当し、負側電圧線ＬL2が本発明の「第３電圧線」の一具体例に相当し、負側電圧線ＬL3が本発明の「第５電圧線」の一具体例に相当し、負側電圧線ＬL4が本発明の「第７電圧線」の一具体例に相当する。正側電圧線ＬH1が本発明の「第２電圧線」、「第４電圧線」および「第６電圧線」の一具体例に相当し、後述の正側電圧線ＬH2が本発明の「第８電圧線」の一具体例に相当する。
【００２９】
正側電圧線ＬH1は、負側電圧線ＬL1の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。正側電圧線ＬH2は、パルス信号を出力する電源（図示せず）に接続されている。一方、負側電圧線ＬL1，ＬL2，ＬL3，ＬL4は、正側電圧線ＬH1の電圧Ｖｄｄ１よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されている。
【００３０】
容量素子Ｃ1はトランジスタＴｒ2のゲート−ソース間に挿入されており、容量素子Ｃ2はトランジスタＴｒ4のゲート−ソース間に挿入されている。容量素子Ｃ6は正側電圧線Ｖｄｄ２と、トランジスタＴｒ2のゲートとの間に挿入されている。
【００３１】
ところで、インバータ回路１は、従来のインバータ回路（図１９のインバータ回路３００）との関係では、トランジスタＴｒ8，Ｔｒ9および容量素子Ｃ3〜Ｃ5を削除し、容量素子Ｃ6を新たに追加したものに相当する。つまり、インバータ回路１では、従来のインバータ回路（図１９のインバータ回路３００）における遅延回路が削除されている。
【００３２】
[動作] 
次に、図３〜１０を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図１０は、インバータ回路１の一連の動作の一例を表す回路図である。
【００３３】
まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時、トランジスタＴｒ1，Ｔｒ3，Ｔｒ5，Ｔｒ7がオンしている。そのため、トランジスタＴｒ6のゲート電圧およびソース電圧がそれぞれＶｓｓ４、Ｖｓｓ３に充電され、トランジスタＴｒ4のゲート電圧およびソース電圧がそれぞれＶｓｓ３、Ｖｓｓ２に充電され、Ｔｒ２のゲート、ソース電圧がそれぞれＶｓｓ２、Ｖｓｓ１に充電される。この時、４つの負側電圧線ＬL1，ＬL2，ＬL3，ＬL4は、Ｖｓｓ４＜Ｖｓｓ３＋Ｖｔｈ、Ｖｓｓ３＜Ｖｓｓ２＋Ｖｔｈ、Ｖｓｓ２＜Ｖｓｓ１＋Ｖｔｈの関係を満たすように設定されている。そのため、トランジスタＴｒ6、Ｔｒ4、Ｔｒ2はオフしている。このようにして、正側電圧線ＬH1から負側電圧線ＬL1，ＬL2，ＬL3，ＬL4に貫通電流を流すことを防止している。結果として、出力電圧Ｖｏｕｔがロー（Ｖｓｓ１）となる（図４）。
【００３４】
次に、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）へと変化する（図５）。これにより、トランジスタＴｒ1，Ｔｒ3，Ｔｒ5，Ｔｒ7のゲート電圧はＶｄｄからＶｓｓへと変化する。このとき、Ｖｓｓが十分に低い電圧である場合には、トランジスタＴｒ1，Ｔｒ3，Ｔｒ5，Ｔｒ7は直ちにオフする。負側電圧線ＬL1，ＬL2，ＬL3，ＬL4に接続されているトランジスタＴｒ1，Ｔｒ3，Ｔｒ5，Ｔｒ7がオフすることにより、トランジスタＴｒ6のゲートノード、トランジスタＴｒ4のゲートノード、トランジスタＴｒ2のゲートノードが全てフローティング状態となる。
【００３５】
この時、正側電圧線ＬH2に、図６に示すようなパルス電圧Ｖｐを印加しておく。すると、容量素子Ｃ6を介してトランジスタＴｒ6のゲート電圧がΔＶｐだけ上昇する。結果的に、トランジスタＴｒ6のゲート−ソース間電圧がトランジスタＴｒ6の閾値電圧以上となった時に、トランジスタＴｒ6がオンする。一度、トランジスタＴｒ6がオンすると、トランジスタＴｒ6はトランジスタＴｒ4のゲート電圧を充電するように電流を流し、トランジスタＴｒ4のゲート電圧はＶｓｓ４＋ΔＶｐ−Ｖｔｈまで上昇する。その結果、トランジスタＴｒ6がオフする。トランジスタＴｒ4は、ゲート電圧の上昇により、トランジスタＴｒ4のゲート−ソース間電圧がトランジスタＴｒ4の閾値電圧より大きくなるのでオンする（図７）。このとき、トランジスタＴｒ4は、トランジスタＴｒ2のゲート電圧を充電するように電流を流す。また、この時、容量素子Ｃ2を介してブートストラップが起こるので、結果的にトランジスタＴｒ2のゲート電圧は、Ｖｄｄ１まで上昇する。トランジスタＴｒ2のゲート電圧が上昇し、トランジスタＴｒ2のゲート−ソース間電圧がトランジスタＴｒ2の閾値電圧より大きくなった時に、トランジスタＴｒ2がオンする。最終的に、トランジスタＴｒ2がオンすることでブートストラップが生じ、出力電圧Ｖｏｕｔとして、Ｖｄｄ１が出力される（図８、図９）。
【００３６】
本実施の形態では、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時には、出力電圧Ｖｏｕｔはロー（Ｖｓｓ１）にプルダウンし、入力電圧Ｖｉｎがロー（Ｖｓｓ）の時には、Ｖｏｕｔはハイ（Ｖｄｄ１）にプルアップし、それぞれの入力に対して反転出力することが可能である。そして、入力電圧Ｖｉｎがハイおよびローのどちらかの定常状態においても、２つの正側電圧線ＬH1，ＬH2から４つの負側電圧線ＬL1，ＬL2，ＬL3，ＬL4へ貫通電流が流れないので、従来のＮＭＯＳインバータで問題視されてきた消費電力を小さく抑えることができる。
【００３７】
また、本実施の形態では、４つの負側電圧線ＬL1，ＬL2，ＬL3，ＬL4に印加する電圧がトランジスタ毎に設定されているので、トランジスタの特性変化にも対応することが可能となっている。加えて、図６に示すように、正側電圧線ＬH2に、図６に示すようなパルス電圧Ｖｐを印加することによって、トランジスタＴｒ6のオンが行われる。
【００３８】
これは以下のような仕組みで行われる。まず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）の時はトランジスタＴｒ6のゲート電圧がＶＳＳ４に固定されている。そのため、容量素子Ｃ6を介してのカップリングは起こらず、入力電圧Ｖｉｎがハイ（Ｖｄｄ）からロー（Ｖｓｓ）になった瞬間のみ、フローティング状態になったトランジスタＴｒ6のゲート電圧を、容量素子Ｃ6を介したカップリングによって上昇させる。すなわち、入力電圧Ｖｉｎが一度、ハイ（Ｖｄｄ）からロー（Ｖｓｓ）に落ちてしまえば、その後の動作（図１０）でトランジスタＴｒ6はオフしてしまう。その結果、その後のパルス電圧Ｖｐにおける電圧の変化は容量素子Ｃ6を介してトランジスタＴｒ6に伝えられることは無い。以上のことから、このパルス電圧Ｖｐを挿入させることで、遅延回路が不必要となり、動作の高速化、歩留まりの向上を図ることが可能となる。
【００３９】
また、本実施の形態では、図１で示したように入力電圧Ｖｉｎの変化が、出力電圧Ｖｏｕｔに直接伝えられる訳では無いので、入力電圧Ｖｉｎの揺らぎや遅延に対しても強い設計が可能となる。なお、本実施の形態のインバータ回路１は、一般的にインバータ回路を用いて構成される全ての回路に適用可能である。
【００４０】
＜適用例＞
図１１は、上記実施の形態に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【００４１】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００４２】
（表示領域１１０Ａ）
図１２は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図１１に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【００４３】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００４４】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに非接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに非接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００４５】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１１、図１２を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【００４６】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００４７】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００４８】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００４９】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００５０】
ここで、オフセット電圧Ｖofsは、有機ＥＬ素子１１１の閾値電圧Ｖelよりも低い電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【００５１】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd、Ｖss）を供給し、書き込みトランジスタＴｒ2を制御するようになっている。
【００５２】
ここで、電圧Ｖddは、書き込みトランジスタＴｒ2のオン電圧以上の値となっている。Ｖddは、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ2のオン電圧よりも低い値となっており、かつ、Ｖddよりも低い値となっている。
【００５３】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００５４】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００５５】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００５６】
図１３は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図１３（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図１３（Ｂ）には書込線ＷＳＬに、駆動トランジスタＴｒ100をオンする電圧Ｖddと、駆動トランジスタＴｒ100をオフする電圧Ｖssが印加されている様子が示されている。図１３（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図１３（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【００５７】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、信号線ＤＴＬの電圧がＶsigとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。
【００５８】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、Ｖthの補正が停止する。
【００５９】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【００６０】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００６１】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【００６２】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴr1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴr100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴr100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【００６３】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【００６４】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００６５】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路２は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路２内を流れる貫通電流はほとんど存在しないので、バッファ回路２の消費電力を抑えることができる。また、バッファ回路２の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴr100の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。また、バッファ回路２の高速化、歩留まりの向上を図ることが可能となる。
【００６６】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００６７】
例えば、上記適用例では、上記各実施の形態に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【００６８】
１，２００，３００…インバータ回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ…第１端子、Ｂ…第２端子、Ｃ…第３端子、Ｃ1〜Ｃ6…容量素子、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端子、Ｉds…電流、ＬH1，ＬH2…正側電圧線、ＬL1，ＬL2，ＬL3，ＬL4…負側電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、ＰＳＬ…電源線、Ｔｒ1〜Ｔｒ7…トランジスタ、Ｔ１〜Ｔ９…ＮＭＯＳトランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖss，Ｖss1…電圧、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｖsig…信号電圧、Ｖth，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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