(57)【要約】【課題】従来の設計方法では、アニール工程の加熱ばらつきにより生じる特性ばらつきを抑制することができなかった。【解決手段】本発明の半導体装置の設計方法は、回路データに基づき生成されたレイアウトデータを分割した複数の検査領域を設定し（ステップＳ４）、検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し（ステップＳ５）、面積比と面積比に基づく回路素子の特性ばらつきとに基づき検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを特性ばらつきが定められた範囲内に収まるように調節する（ステップＳ８〜Ｓ１１）。【選択図】図１２
2011091244.tif 000002
【特許請求の範囲】
【請求項１】
回路データに基づき生成されたレイアウトデータを分割した複数の検査領域を設定し、
前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し、
前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節する半導体装置の設計方法。
【請求項２】
前記第２の面積は、前記検査領域に含まれる第２の部材の側壁の面積の和を少なくとも含む請求項１又は２に記載の半導体装置の設計方法。
【請求項３】
前記第１の部材は、拡散領域であり、
前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項１又は２に記載の半導体装置の設計方法。
【請求項４】
前記検査領域の面積比が目標値に対して高い場合、前記ゲート電極のゲート長を拡大し、
前記検査領域の面積比が目標値に対して低い場合、前記ゲート電極のゲート長を縮小し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記ゲート電極のゲート長を維持する請求項１乃至３のいずれか１項に記載の半導体装置の設計方法。
【請求項５】
前記検査領域の面積比が目標値に対して高い場合、前記抵抗素子の幅を縮小し、
前記検査領域の面積比が目標値に対して低い場合、前記抵抗素子の幅を拡大し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記抵抗素子の幅を維持する請求項１乃至４のいずれか１項に記載の半導体装置の設計方法。
【請求項６】
回路データに基づき生成されたレイアウトデータに対して製造時のばらつきを考慮した修正を加える半導体装置の設計装置であって、
前記レイアウトデータを分割した複数の検査領域を設定する検査領域設定部と、
前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出する面積比算出部と、
前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節するレイアウト修正部と、
を有する半導体装置の設計装置。
【請求項７】
前記第２の面積は、前記検査領域に含まれる第２の部材の側壁の面積の和を少なくとも含む請求項６に記載の半導体装置の設計装置。
【請求項８】
前記第１の部材は、拡散領域であり、
前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項６又は７に記載の半導体装置の設計装置。
【請求項９】
前記検査領域の面積比が目標値に対して高い場合、前記ゲート電極のゲート長を拡大し、
前記検査領域の面積比が目標値に対して低い場合、前記ゲート電極のゲート長を縮小し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記ゲート電極のゲート長を維持する請求項６乃至８のいずれか１項に記載の半導体装置の設計方法。
【請求項１０】
前記検査領域の面積比が目標値に対して高い場合、前記抵抗素子の幅を縮小し、
前記検査領域の面積比が目標値に対して低い場合、前記抵抗素子の幅を拡大し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記抵抗素子の幅を維持する請求項６乃至９のいずれか１項に記載の半導体装置の設計装置。
【請求項１１】
プログラムを実行する演算部と、回路データに基づき生成されたレイアウトデータを格納する格納部と、を有する装置において実行される設計プログラムであって、
前記格納部から前記レイアウトデータを読み出し、前記レイアウトデータを分割した複数の検査領域を設定し、
前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し、
前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節し、
前記調節後のレイアウトデータを前記格納部に出力する設計プログラム。
【請求項１２】
前記第２の面積は、前記検査領域に含まれる第２の部材の側壁の面積の和を少なくとも含む請求項１１に記載の設計プログラム。
【請求項１３】
前記第１の部材は、拡散領域であり、
前記第２の部材は、素子分離領域とゲート電極の少なくとも一方を含む請求項１１又は１２に記載の設計プログラム。
【請求項１４】
前記検査領域の面積比が目標値に対して高い場合、前記ゲート電極のゲート長を拡大し、
前記検査領域の面積比が目標値に対して低い場合、前記ゲート電極のゲート長を縮小し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記ゲート電極のゲート長を維持する請求項１１乃至１３のいずれか１項に記載の設計プログラム。
【請求項１５】
前記検査領域の面積比が目標値に対して高い場合、前記抵抗素子の幅を縮小し、
前記検査領域の面積比が目標値に対して低い場合、前記抵抗素子の幅を拡大し、
前記検査領域の面積比と目標値との差が所定の範囲内にある場合は、前記抵抗素子の幅を維持する請求項１１乃至１４のいずれか１項に記載の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計方法、設計装置及び設計プログラムに関し、特に製造時の半導体素子の特性ばらつきを抑制する半導体装置の設計方法、設計装置及び設計プログラムに関する。
【背景技術】
【０００２】
近年、半導体装置では、製造プロセスの微細化を進めることで搭載される機能の高度化を実現している。しかし、製造プロセスを微細化することで、製造時において発生する半導体素子の構造上のばらつきを抑制することが難しくなり、すなわち半導体素子の特性ばらつきが増加する。半導体装置を量産する工程では、半導体素子の特性ばらつきが歩留まりに影響するため、特性ばらつきを抑制することが安定した量産を行う上で重要になる。
【０００３】
この半導体素子の構造的なばらつきの要因の１つとして、半導体素子の拡散領域に不純物を拡散させるアニール工程での加熱ばらつきがある。アニール工程では、半導体基板を加熱することで、半導体基板に注入した不純物を拡散させるが、このとき加熱条件や不純物注入量に応じて、不純物の拡散状態にばらつきが生じる。そこで、このようなアニール工程における半導体素子の構造上のばらつきを抑制する方法が特許文献１に開示されている。
【０００４】
特許文献１に記載の自動設計方法では、回路データに基づき生成されたレイアウトデータのトランジスタの形状に基づき製造時のばらつきを予測し、予測されたばらつきに基づき製造に用いられるマスクデータを修正する。より具体的に特許文献１に記載の自動設計方法を説明するために、レイアウトデータに含まれる１つのトランジスタのレイアウト図を図１８に示す。また、図１８に示したレイアウト図のＡ−Ａ線に沿ったトランジスタの断面図を図１９に示す。
【０００５】
特許文献１に記載の自動設計方法では、複数のトランジスタのレイアウトデータから複数のトランジスタのそれぞれの拡散領域１１２、１２２の面積（例えば、図１８の長さｄ１と幅ｅの積）を計算する。また、拡散領域１１２、１２２のゲート長方向の寸法ａが最も小さいレイアウトデータを基準レイアウトデータとして定義する。そして、拡散領域１１２、１２２のゲート長方向の寸法ｄ１、イオン注入条件、熱処理条件、及び拡散領域１１２、１２２の面積に基づいて、複数のトランジスタのそれぞれの実効チャネル長を予測する。その後、特許文献１に記載の自動設計方法では、複数のトランジスタの総ての実効チャネル長と、基準レイアウトデータに基づく実効チャネル長（図１９に示すゲート長ｂ）との有意差（図１９のΔｂ／２）がなくなるよう、複数のトランジスタのレイアウトデータに含まれる複数のゲート電極のレイアウトパターンのそれぞれのゲート長を補正する。このような補正により、特許文献１に記載の自動設計方法では、製造時において発生するトランジスタの構造上のばらつきを抑制する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５４３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年では、製造にかかる時間を短縮するためにアニール工程においてランプアニールという技術が用いられている。ランプアニールでは、非常に短時間（例えば、数秒（スパイクランプアニール）、０．１ｍｓｅｃ〜１００ｍｓｅｃ（ミリセカンドランプアニール））で半導体基板を加熱する。一方、半導体素子は、複数の領域により構成されるが、複数の領域を構成する第１の部材（例えば、拡散領域）と第２の部材（例えば、素子分離領域やゲート電極など）は熱反射物性が異なる。そのため、ランプアニール工程を用いて半導体装置を製造した場合、第１の部材と第２の部材の接触面積に応じて生じる領域毎に加熱状態のばらつきが生じる。そして、半導体素子は、加熱状態のばらつきに起因して特性にばらつきが生じる。
【０００８】
しかしながら、特許文献１に記載の自動設計方法では、半導体素子の構造のうち拡散領域１１２、１２２のゲート長方向の寸法ｄ１及び拡散領域の面積のみしか考慮していない。そのため、特許文献１に記載の自動設計方法では、第１の部材と第２の部材の接触面積に応じて生じる加熱状態のばらつきに起因する半導体素子の特性ばらつきを抑制することができない問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置の設計方法の一態様は、回路データに基づき生成されたレイアウトデータを分割した複数の検査領域を設定し、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し、前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節する。
【００１０】
本発明にかかる半導体装置の設計装置の一態様は、路データに基づき生成されたレイアウトデータに対して製造時のばらつきを考慮した修正を加える半導体装置の設計装置であって、前記レイアウトデータを分割した複数の検査領域を設定する検査領域設定部と、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出する面積比算出部と、前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節するレイアウト修正部と、を有する。
【００１１】
本発明にかかる半導体装置の設計プログラムの一態様は、プログラムを実行する演算部と、回路データに基づき生成されたレイアウトデータを格納する格納部と、を有する装置において実行される設計プログラムであって、前記格納部から前記レイアウトデータを読み出し、前記レイアウトデータを分割した複数の検査領域を設定し、前記検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が前記第１の部材と接する面の表面積の和を示す第２の面積と、の面積比を算出し、前記面積比と前記面積比に基づく回路素子の特性ばらつきとに基づき前記検査領域に含まれるゲート電極又は抵抗素子の長さ及び幅の少なくとも一方の大きさを前記特性ばらつきが定められた範囲内に収まるように調節し、前記調節後のレイアウトデータを前記格納部に出力する。
【００１２】
本発明にかかる半導体装置の設計方法、設計装置及び設計プログラムによれば、熱反射物性の異なる第１の部材と第２の部材とが接する面の表面積を考慮してレイアウトデータの修正を行う。そのため、本発明にかかる半導体装置の設計方法、設計装置及び設計プログラムでは、ランプアニール工程における領域毎の加熱状態の違いに起因する半導体素子の特性ばらつきを抑制することができる。
【発明の効果】
【００１３】
本発明にかかる半導体装置の設計方法、設計装置及び設計プログラムによれば、半導体素子の特性ばらつきを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】トランジスタのゲート長の違いによる特性の差を示すグラフである。
【図２】トランジスタのゲート幅の違いによる特性の差を示すグラフである。
【図３】実施の形態１にかかる第１の計算方法を説明するための半導体装置の検査領域のレイアウトデータが概略図である。
【図４】図１に示した半導体装置の構造を示す概略図である。
【図５】図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。
【図６】実施の形態１にかかる第２の計算方法を説明するための半導体装置の検査領域のレイアウトデータが概略図である。
【図７】図１に示した半導体装置の構造を示す概略図である。
【図８】図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。
【図９】実施の形態１にかかる第３の計算方法を説明するための半導体装置の検査領域のレイアウトデータが概略図である。
【図１０】図１に示した半導体装置の構造を示す概略図である。
【図１１】図１に示した半導体装置において面積比が異なる場合のトランジスタの特性ばらつきを示すグラフである。
【図１２】実施の形態１にかかる半導体装置の設計方法のフローチャートである。
【図１３】実施の形態１にかかる半導体装置の設計方法において用いる面積比とゲート長の補正量との関係を示すグラフである。
【図１４】実施の形態１にかかる半導体装置の設計装置のブロック図である。
【図１５】図３の面積比と抵抗の特性ばらつきとの関係を示すグラフである。
【図１６】図６の面積比と抵抗の特性ばらつきとの関係を示すグラフである。
【図１７】図９の面積比と抵抗の特性ばらつきとの関係を示すグラフである。
【図１８】特許文献１に記載のトランジスタのレイアウトを示す図である。
【図１９】図１８に示すレイアウトに対応するトランジスタの断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体装置の設計方法は、アニール工程において生じる半導体素子の特性ばらつきを低減するものである。実施の形態１では、半導体素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを対象とする。そこで、ＭＯＳトランジスタの特性ばらつきについて説明する。
【００１６】
まず、ＭＯＳトランジスタの電流駆動能力について説明する。ＭＯＳトランジスタのドレイン・ソース電流Ｉｄｓは、（１）式により表される。
2011091244.tif 000003
【００１７】
ＭＯＳトランジスタの電流駆動能力は、このドレイン・ソース電流の大きさにより定義される。なお、（１）式において、μｅｆｆはキャリアの移動度であり、Ｗｇはゲート幅（実効チャネル幅）であり、Ｌｇはゲート長（実効チャネル長）であり、Ｖｇはゲート電圧であり、Ｖｄｓはドレイン・ソース間電圧であり、Ｖｆｂはフラットバンド電圧であり、φＢは強反転時の表面電位であり、εｓｉはシリコン誘電率であり、ｑは電荷量であり、Ｃｏｘはゲート絶縁膜容量であり、Ｎａはシリコン不純物濃度であり、ｍはボディ効果係数である。
【００１８】
（１）式に示すように、ＭＯＳトランジスタの電流駆動能力は、ゲート長Ｌｇに反比例し、ゲート幅Ｗｇに比例する特性を有する。そこで、図１にＭＯＳトランジスタのゲート長Ｌｇと電流駆動能力との関係を表すグラフを示す。なお、図１に示すグラフでは、基準となるゲート長Ｌｇに対する電流駆動能力と、当該基準となるゲート長Ｌｇからずれたゲート長Ｌｇを有するトランジスタの電流駆動能力との差ΔＩｏｎを縦軸とした。図１に示すように、ＭＯＳトランジスタは、ゲート長Ｌｇが大きくなると電流駆動能力が小さくなり、ゲート長Ｌｇが小さくなると電流駆動能力は大きくなる。
【００１９】
また、図２にＭＯＳトランジスタのゲート幅Ｗｇと電流駆動能力との関係を表すグラフを示す。なお、図２に示すグラフにおいても、基準となるゲート幅Ｗｇに対する電流駆動能力と、当該基準となるゲート幅Ｗｇからずれたゲート幅Ｗｇを有するトランジスタの電流駆動能力との差ΔＩｏｎを縦軸とした。図２に示すように、ＭＯＳトランジスタは、ゲート幅Ｗｇが大きくなると電流駆動能力が大きくなり、ゲート幅Ｗｇが小さくなると電流駆動能力が小さくなる。
【００２０】
このように、ＭＯＳトランジスタは、ゲート長Ｌｇ及びゲート幅Ｗｇの大きさにより特性が異なる。一方、同一のゲート長Ｌｇ及びゲート幅Ｗｇを有するトランジスタにより回路を構成した場合において、アニール工程で半導体基板の加熱ばらつきが生じると、拡散領域を形成する不純物の拡散にばらつきが生じ、ゲート長Ｌｇ（実効チャネル長）及びゲート幅Ｗｇ（実効チャネル幅）が設計時の設定と異なるものとなる。このゲート長Ｌｇ及びゲート幅Ｗｇのばらつきがアニール工程において生じるＭＯＳトランジスタの特性ばらつきとなる。
【００２１】
上記加熱ばらつきは、熱反射物性の異なる第１の部材（例えば、拡散領域）と第２の部材（例えば、素子分離領域又はゲート電極）との接触面積に起因して生じる。そこで、本実施の形態では、半導体装置のレイアウトデータから検査領域を抽出する。そして、抽出した検査領域の面積（例えば、第１の面積）と、検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材が第１の部材と接する面の表面積の和を示す面積（例えば、第２の面積）との比（この比を以下では面積比と称す）に基づきＭＯＳトランジスタのゲート長Ｌｇを調節することで、領域毎のＭＯＳトランジスタの特性ばらつきを均一にする。なお、本実施の形態では、第２の面積として第２の部材の側壁の面積を算出するものとする。
【００２２】
実施の形態１では、面積比の算出方法として第１の算出方法〜第３の算出方法を説明する。第１の算出方法〜第３の算出方法のいずれの場合においても、面積比とＭＯＳトランジスタの特性ばらつきには一定の相関関係が得られる。そのため、面積比の計算方法としては、第１の算出方法〜第３の算出方法のいずれも用いることができる。
【００２３】
まず、第１の計算方法について説明する。第１の計算方法では、素子分離領域のみを第２の部材の計算対象とする。この第１の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図３に検査領域のレイアウトデータを示す。図３に示すように、検査領域には、拡散領域ＤＦと素子分離領域ＳＴＩを含む。そして、第１の面積Ｘは、（２）式により示される。なお、（２）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図３に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。
2011091244.tif 000004
【００２４】
続いて、第１の計算方法における第２の面積の計算方法について説明する。図４に図３に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図４に示すように、検査領域には、拡散領域ＤＦと素子分離領域ＳＴＩを含む。そして、第２の面積Ｙは、（３）式により示される。なお、（３）式において、ＳＬｄは拡散領域ＤＦの周囲長を示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ｈｓｔｉは素子分離領域ＳＴＩの深さを示す。また、図４に示す例では、２つの素子分離領域ＳＴＩが３つの拡散領域ＤＦと接する面の面積は同じものとする。
2011091244.tif 000005
【００２５】
そして、第１の計算方法における面積比ＲａｔｉｏＡは、（４）式により示される。
2011091244.tif 000006
【００２６】
ここで、面積比ＲａｔｉｏＡとＭＯＳトランジスタの電流駆動能力との関係を図５に示す。図５では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。
【００２７】
図５に示すように、面積比ＲａｔｉｏＡが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＡが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べて素子分離領域ＳＴＩの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＡが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図５に示すように、面積比ＲａｔｉｏＡの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。
【００２８】
続いて、第２の計算方法について説明する。第２の計算方法では、ゲート電極のみを第２の部材の計算対象とする。この第２の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図６に検査領域のレイアウトデータを示す。図６に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極Ｇを含む。そして、第１の面積Ｘは、（５）式により示される。なお、（５）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図６に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。
2011091244.tif 000007
【００２９】
続いて、第２の計算方法における第２の面積の計算方法について説明する。図７に図６に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図７に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極を含む。そして、第２の面積Ｙは、（６）式により示される。なお、（６）式において、ＳＬｇはゲート電極Ｇの周囲長を示し、Ｗｇはゲート電極Ｇの幅を示し、Ｈｇはゲート電極Ｇの高さを示す。また、図７に示す例では、３つのゲート電極Ｇの幅Ｗｇ及び高さＨｇは同じものとする。
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【００３０】
そして、第２の計算方法における面積比ＲａｔｉｏＢは、（７）式により示される。
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【００３１】
ここで、面積比ＲａｔｉｏＢとＭＯＳトランジスタの電流駆動能力との関係を図８に示す。図８では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。
【００３２】
図８に示すように、面積比ＲａｔｉｏＢが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＢが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べてゲート電極Ｇの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＢが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図８に示すように、面積比ＲａｔｉｏＢの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。
【００３３】
続いて、第３の計算方法について説明する。第３の計算方法では、素子分離領域及びゲート電極を第２の部材の計算対象とする。この第３の計算方法における検査領域の面積を示す第１の面積Ｘの計算方法について説明する。図９に検査領域のレイアウトデータを示す。図９に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極Ｇを含む。そして、第１の面積Ｘは、（８）式により示される。なお、（８）式において、Ａｓｔｉは素子分離領域ＳＴＩの総面積を示し、Ａｓｔｉ１、Ａｓｔｉ２は第１、第２の素子分離領域ＳＴＩの面積を示し、Ｌｓｔｉは素子分離領域ＳＴＩの長さを示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ａｄは拡散領域ＤＦの総面積を示し、Ａｄ１〜Ａｄ３は第１〜第３の拡散領域ＤＦの面積を示し、Ｌｄｉｆｆは拡散領域ＤＦの長さを示し、Ｗｄｉｆｆは拡散領域ＤＦの幅を示す。また、図９に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとする。
2011091244.tif 000010
【００３４】
続いて、第３の計算方法における第２の面積の計算方法について説明する。図１０に図９に示したレイアウトデータに該当する部分の半導体装置の構造を示す。図１０に示すように、検査領域には、拡散領域ＤＦ、素子分離領域ＳＴＩ、ゲート電極を含む。そして、第２の面積Ｙは、（９）式により示される。なお、（９）式において、ＳＬｄは拡散領域ＤＦの周囲長を示し、Ｗｓｔｉは素子分離領域ＳＴＩの幅を示し、Ｈｓｔｉは素子分離領域ＳＴＩの深さを示す。また、ＳＬｇはゲート電極Ｇの周囲長を示し、Ｗｇはゲート電極Ｇの幅を示し、Ｈｇはゲート電極Ｇの高さを示す。また、図１０に示す例では、第１〜第３の拡散領域ＤＦの面積は同じものとし、第１、第２の素子分離領域ＳＴＩの面積は同じものとし、３つのゲート電極Ｇの幅Ｗｇ及び高さＨｇは同じものとする。
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【００３５】
そして、第３の計算方法における面積比ＲａｔｉｏＣは、（１０）式により示される。
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【００３６】
ここで、面積比ＲａｔｉｏＣとＭＯＳトランジスタの電流駆動能力との関係を図１１に示す。図１１では、電流駆動能力の指標として、ＭＯＳトランジスタにより構成したリングオシレータの発振周波数の変化率を用いる。発振周波数が高ければＭＯＳトランジスタの電流駆動能力が高く、発振周波数が低ければＭＯＳトランジスタの電流駆動能力が低いことを示す。
【００３７】
図１１に示すように、面積比ＲａｔｉｏＣが低くなるとＭＯＳトランジスタの電流駆動能力が低くなり、面積比ＲａｔｉｏＣが高くなるとＭＯＳトランジスタの電流駆動能力が高くなる。これは、拡散領域ＤＦに比べて素子分離領域ＳＴＩ及びゲート電極Ｇの熱反射物性が高いためである。つまり、面積比ＲａｔｉｏＣが高いほどアニール工程において半導体基板の温度が上昇し、拡散領域の不純物の拡散が進むため、完成したＭＯＳトランジスタのゲート長が短くなるためである。また、図１に示すように、面積比ＲａｔｉｏＣの変化に対してＭＯＳトランジスタの電流駆動能力はほぼ線形の変動を示す。
【００３８】
上記のように、第１の面積Ｘと第２の面積Ｙとの面積比は、ＭＯＳトランジスタの電流駆動能力と高い相関関係を有する。そこで、本実施の形態にかかる半導体装置の設計方法では、半導体チップを複数の領域に分割し、分割した領域毎に面積比を求める。そして、領域毎に面積比に応じたＭＯＳトランジスタのゲート長Ｌｇを調節することで、チップ全体のＭＯＳトランジスタの電流駆動能力のばらつきを抑制する。
【００３９】
そこで、本実施の形態にかかる半導体装置の設計方法の処理フローについて説明する。図１２に本実施の形態にかかる半導体装置の設計方法のフローチャートを示す。図１２に示すように、本実施の形態にかかる半導体装置の設計方法では、まず半導体装置と形成する回路データを作成する（ステップＳ１）。そして、作成した回路データに基づき回路レイアウトを作成する（ステップＳ２）。その後、回路レイアウトについてマスクレイアウト（レイアウトデータ）を作成する（ステップＳ３）。
【００４０】
ここで、本実施の形態では、レイアウトデータに対してさらに面積比に基づく修正を行う。この修正工程では、まず、レイアウトデータを分割した検査領域を設定する（ステップＳ４）。このとき、検査領域の大きさは、アニール工程の種類に応じて面積を変更することが好ましい。例えば、スパイクランプアニールでは、１ｍｍ〜１０ｍｍ角を１つの検査領域とし、ミリセカンドアニールでは、５０μｍ〜５００μｍ角を１つの検査領域とする。つまり、検査領域の面積は、アニール工程の種類による熱拡散距離を考慮したものとすることが好ましい。その後、設定した検査領域毎に上記の第１の計算方法〜第３の計算方法のいずれかにより面積比の計算を行う（ステップＳ５）。なお、１つのレイアウトデータに対しては、第１の計算方法〜第３の計算方法のいずれか１つのみが適用される。
【００４１】
続いて、ステップＳ５において算出された面積比に基づき検査領域を面積比が高い領域、中間の領域、低い領域のいずれかに分類する（ステップＳ６）。そして、検査領域毎に領域に含まれるトランジスタを検出する（ステップＳ７）。そして、面積比が高い領域にトランジスタが含まれている場合には、当該検査領域に含まれるＭＯＳトランジスタのゲート電極のゲート長を拡大する（太くする）修正を行う（ステップＳ８、Ｓ９）。また、面積比が低い領域にトランジスタが含まれている場合には、当該検査領域に含まれるＭＯＳトランジスタのゲート電極のゲート長を縮小する（細くする）修正を行う（ステップＳ１０、Ｓ１１）。一方、本実施の形態では、面積比が中間の領域に対してはゲート電極の修正は行わないものとする。
【００４２】
ここで、上記フローチャートにおける検査領域の振り分け処理（ステップＳ６）及びゲート電極のゲート長の修正処理（ステップＳ８〜Ｓ１１）についてさらに詳細に説明する。本実施の形態では、ＭＯＳトランジスタの電流駆動能力を所定の範囲内に収める。この所定の範囲は、ＭＯＳトランジスタの電流駆動能力を決定する任意の値を設定することができる。そこで、本実施の形態では、所定の範囲の設定値として、チップ全体の面積比（以下、Ｓａｌｌと称す）と検査領域の面積比（以下、Ｓと称す）との比（ΔＳ＝Ｓ／Ｓａｌｌ）を用いる。より具体的には、比ΔＳを求め、当該比ΔＳが所定の範囲（例えば、１．４＜ΔＳ＜１．６）を超えた検査領域に含まれるＭＯＳトランジスタのゲート電極に対して超えた量に応じたゲート長の修正を加える。
【００４３】
そこで、比ΔＳとゲート電極の修正量との関係を示すグラフを図１３に示す。図１３に示すように、本実施の形態にかかる半導体装置の設計方法では、比ΔＳが所定の範囲内（例えば、１．４＜ΔＳ＜１．６）にあるときはゲート電極のゲート長を維持する。一方、１．３＜ΔＳ≦１．４のときは、当該検査領域のゲート電極のゲート長を−１ｎｍとする。また、１．６≦＜ΔＳ＜１．７のときは、当該検査領域のゲート電極のゲート長を＋１ｎｍとする。図１３に示す補正量は、製造プロセスや製品毎に設定されるものであり、例えば、製造プロセス毎に得られる図５、８、１１に示す特性グラフにより示される面積比と特性ばらつきの関係から決定することができる。
【００４４】
上記より、本実施の形態にかかる半導体装置の設計方法によれば、半導体チップを分割した検査領域毎に、当該検査領域の面積比に応じたＭＯＳトランジスタのゲート長の修正を行う。このとき、本実施の形態にかかる半導体装置の設計方法では、ある面積比を基準として基準となる面積比との差分に応じたゲート長の修正を行う。これにより、本実施の形態にかかる半導体装置の設計方法では、半導体チップ全体でアニール工程の加熱ばらつきに起因して発生するＭＯＳトランジスタの電流駆動能力のばらつきを抑制することができる。
【００４５】
なお、上記半導体装置の設計方法は、設計方法の処理フローを実現するハードウェア又はプログラムにより実現することができる。そこで、まず、本実施の形態にかかる半導体装置の設計方法を実現する設計装置１（ハードウェア）について説明する。図１４に、本実施の形態にかかる半導体装置の設計装置１のブロック図を示す。
【００４６】
図１４に示すように、設計装置１は、演算部１０、格納部Ｍ１、Ｍ２、入力装置２０、表示装置２１を有する。格納部Ｍ１には、図１２に示すステップＳ３において作成されたレイアウトデータ（以下、基本レイアウトデータと称す）が格納される。また、格納部Ｍ２には、演算部１０においてゲート長の修正が行われた後のレイアウトデータ（以下、修正レイアウトデータと称す）が格納される。さらに、入力装置２０は、演算部１０に対して利用者が操作を行う入力インタフェースである。表示装置２１は、演算部１０において行われている処理や操作インタフェースを利用者に表示するものである。
【００４７】
演算部１０は、検査領域設定部１１、面積比計算部１２、検査領域振り分け部１３、トランジスタ検出部１４、レイアウト修正部１５を有する。検査領域設定部１１は、図１２に示すステップＳ４の処理を行うものである。より具体的には、検査領域設定部１１は、格納部Ｍ１から基本レイアウトデータを読み出し、読み出した基本レイアウトデータに対して複数の検査領域を設定する。面積比計算部１２は、図１２に示すステップＳ５の処理を行うものである。より具体的には、面積比計算部１２は、検査領域の面積を示す第１の面積と、当該検査領域に含まれる回路素子を構成する第１の部材と接し、かつ、第１の部材と熱反射物性の異なる第２の部材の表面積の和を示す第２の面積と、の面積比を算出する。また、面積比計算部１２は、半導体チップ全体の面積比Ｓａｌｌを計算する。検査領域振り分け部１３は、図１２に示すステップＳ６の処理を行う。より具体的には、検査領域振り分け部１３は、面積比計算部１２において算出された面積比に基づき検査領域を面積比が高い領域、中間の領域、低い領域のいずれかに分類する。トランジスタ検出部１４は、図１２に示すステップＳ７、Ｓ８、Ｓ１０の処理を行う。より具体的には、トランジスタ検出部１４は、所定の範囲を超えた面積比（例えば、比ΔＳ）を有する検査領域内のトランジスタを検出する。レイアウト修正部１５は、図１２のステップＳ９、Ｓ１１の処理を行う。より具体的には、レイアウト修正部１５は、面積比と面積比に基づく回路素子の特性ばらつき（例えば図５、８、１１に示す特性ばらつき）とに基づき検査領域に含まれるゲート電極のゲート長を特性ばらつきが定められた範囲内に収まるように調節する。そして、レイアウト修正部は基本レイアウトデータを修正した修正レイアウトデータを格納部Ｍ２に格納する。
【００４８】
このように、設計装置１を用いることで図１２に示す処理フローのステップＳ４〜Ｓ１１を実行することができる。なお、本実施の形態にかかる半導体装置の設計方法をプログラムにより実現する場合は、ＣＰＵ（Central Processing Unit）等の演算部に、検査領域設定部１１、面積比計算部１２、検査領域振り分け部１３、トランジスタ検出部１４、レイアウト修正部１５に体操する処理を実行させるプログラムを実行させればよい。
【００４９】
実施の形態２
実施の形態２では、抵抗素子を第１の面積と第２の面積との面積比による修正の対象とする例について説明する。抵抗素子には、拡散領域を抵抗体として利用するものがある。つまり、このような抵抗素子を形成するためにはアニール工程を必要とするため、ＭＯＳトランジスタと同様に、アニール工程における加熱ばらつきは、抵抗素子の抵抗値のばらつきに影響する。
【００５０】
そこで、実施の形態１の（４）式、（７）式、（１０）式において説明した面積比ＲａｔｉｏＡ、ＲａｔｉｏＢ、ＲａｔｉｏＣと抵抗値のばらつきとの関係を示すグラフを図１５〜図１７に示す。図１５〜図１７に示すように、抵抗素子の抵抗値は、いずれの面積比を用いた場合においても面積比の増加に伴い抵抗値が低下する傾向がある。これは、面積比が大きくなるほどアニール後の半導体基板の温度が上昇し、不純物の拡散が進むために、抵抗素子を形成する拡散領域の単位面積当たりの不純物濃度が低下するためである。
【００５１】
このような場合においても、実施の形態１と同様の手順より、面積比を考慮した抵抗素子のレイアウトデータの修正を行うことで、抵抗値のばらつきを低減することができる。例えば、面積比が高い検査領域に配置される抵抗素子は、長さを長くする又は幅を狭くすることでアニール後の抵抗値を大きくすることができる。一方、面積比が高い検査領域に配置される抵抗素子は、長さを短くする又は幅を広くすることでアニール後の抵抗値を小さくすることができる。このように、検査領域毎に面積比に応じた抵抗素子のレイアウトデータを修正することで、アニール後の抵抗素子のばらつきを抑制することができる。
【００５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１では、ゲート長を修正の対象としたが、ゲート幅を修正の対象とすることも可能である。
【符号の説明】
【００５３】
Ｇ    ゲート電極
ＤＦ    拡散領域
ＳＴＩ    素子分離領域
Ｍ１    格納部
Ｍ２    格納部
１    設計装置
１０    演算部
１１    検査領域設定部
１２    面積比計算部
１３    検査領域振り分け部
１４    トランジスタ検出部
１５    レイアウト修正部
２０    入力装置
２１    表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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