(57)【要約】【課題】ミリ波帯の信号を扱う回路で使用可能であり、かつエレクトロマイグレーションエラーを低減することが可能な高周波特性に優れた電界効果型トランジスタを提供する。【解決手段】本発明の電界効果型トランジスタは、多層構造を有する櫛形状のソース電極２０と、多層構造を有し、ソース電極２０の複数のフィンガー部２８と組み合わさるように対向して複数のフィンガー部２９が配置された櫛形状のドレイン電極２１と、ソース電極２０及びドレイン電極２１の組み合わさるフィンガー部２８及び２９の間に配置され、活性領域１００と電気的に接続された複数のゲート部２６と、複数のゲート部２６を束ねて１つの配線としてソース電極２０を越えて引き出す引き出し部２７とを有するゲート電極１７とを備え、引き出し部２７は、ドレイン電極２１と対向する形でソース電極２０と異なる層に配置され、ソース電極２０と重なる部分において開口５０を有する。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
多層構造を有する櫛形状のソース電極と、
多層構造を有し、前記ソース電極の複数の指状部と組み合わさるように対向して複数の指状部が配置された櫛形状のドレイン電極と、
それぞれが前記ソース電極及び前記ドレイン電極の組み合わさる指状部の間に配置され、電界効果型トランジスタの活性領域と電気的に接続された複数のゲート部、及び前記複数のゲート部を束ねて１つの配線として前記ソース電極を越えて引き出す引き出し部を有するゲート電極とを備え、
前記引き出し部は、前記ドレイン電極と対向する形で前記ソース電極と異なる層に配置され、前記ソース電極と重なる部分において開口を有する
電界効果型トランジスタ。
【請求項２】
前記引き出し部は、前記ゲート部が配置された層より上の層に配置されている
請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記引き出し部は、前記複数のゲート部のそれぞれの一端と接続されている
請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記引き出し部は、前記複数のゲート部を囲むように配置され、前記複数のゲート部のそれぞれの両端と接続されている
請求項１又は２に記載の電界効果型トランジスタ。
【請求項５】
前記開口は、網目状に複数配列されている
請求項１〜４のいずれか１項に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタに関し、特にミリ波帯の信号を扱う回路で使用される電界効果型トランジスタ（ＦＥＴ）に関する。
【背景技術】
【０００２】
近年、情報通信技術の発展は目覚しく、通信機器の扱う周波数も日々高い周波数に移行しており、ミリ波帯の周波数まで利用されている。最近まで、高周波半導体といえば基板が良好な絶縁性であるために化合物半導体が主流であった。しかし近年の微細化技術の進歩により導電性であるシリコン系基板を用いたトランジスタにおいても化合物半導体に近い高周波特性が得られるようになってきており、またシリコンは化合物半導体よりも安価で作製できる。従って、シリコン系基板を用いたトランジスタは今後ますます普及することが予想されている。高周波トランジスタとしては、例えば特許文献１に開示されているＭＯＳＦＥＴがある。
【０００３】
従来、エレクトロマイグレーションは、半導体集積回路内において、電源配線のもののみが問題となっており、個々のセルの配線のエレクトロマイグレーション現象については問題とされることはなかった。しかし、近年では配線幅が狭まることにより、個々のセルの配線も断面積が小さくなっているため、個々のセルの配線で電流密度が高くなり、エレクトロマイグレーションエラー発生の可能性が高まっている。また、配線に流れる電流の電流密度が高いほど、配線寿命が短くなることが知られている。そのため、近年の配線幅の狭小化により配線寿命を満足させることも困難になってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５０３８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年の微細化ＭＯＳＦＥＴはデジタル回路で使用することを主目的として形成されている。ＦＥＴはスイッチング動作が主であるため大電流を必要としない。しかし、高周波特性を劣化させずにミリ波帯の信号を扱うアナログ回路でＦＥＴを使用するためには、ＦＥＴに比較的大きな電流を常時流す必要がある。図７はドレイン電流Ｉｄ対相互コンダクタンスｇｍのグラフである。図７には、トランジスタＡ、トランジスタＡのゲート長を１としてその１／２のゲート長を持つトランジスタＢ、及びトランジスタＡのゲート長を１としてその１／４のゲート長を持つトランジスタＣの特性がＡのときのｇｍを１００としたときの値を基準としてそれぞれ示されている。図７より、相互コンダクタンスｇｍは短ゲート長になるほど大きくなり、相互コンダクタンスｇｍが最大の部分でＦＥＴを動作させるためには大電流が必要となることがわかる。
【０００６】
以上より、ミリ波帯の信号を扱うアナログ回路でＦＥＴを使用した場合、微細な部分に電流が集中して電流密度が高くなり、エレクトロマイグレーションエラーが起こる可能性が高くなるため、回路の信頼性を確保することが困難になってきているのが現状である。そのため、ミリ波帯の信号を扱うアナログ回路におけるＦＥＴの使用においては、いかに高周波特性を劣化させずに、回路の信頼性を確保するかが課題となっている。
【０００７】
この課題を解決するための技術が例えば特許文献１に開示されている。すなわち、特許文献１には、ゲート電極と櫛形のドレイン電極及びソース電極とを有し、櫛形のドレイン電極の複数の指状部（フィンガー部）が櫛形のソース電極の複数のフィンガー部と組み合わさるように互い違いに配置されており、ソース電極及びドレイン電極が多層構造を有するＲＦ電界効果型トランジスタが開示されている。このＦＥＴでは、互い違いの量が電極の各層で異なることにより、多層によりもたらされる低電流密度の効果のすべては失うことなく、最適化、特に低寄生容量が可能となる。また、フィンガー部を短くすることにより、ゲート電極から離間した層において互い違いが低減される。互い違いの低減は、ソース電極及びドレイン電極間の容量を最小とするための急激な互い違いの低減と、ソース電極及びドレイン電極間の横方向の電流密度を最小とするための緩やかな互い違いの低減とにより、最適化される。以上のようなＦＥＴの構造は、より高入力バイアス電流においてもＦＥＴの動作を可能にし、一方、依然としてエレクトロマイグレーションの低減を可能とする。このように特許文献１のＦＥＴはエレクトロマイグレーションを低減しつつ、高周波特性を確保する構造を有している。
【０００８】
しかし、特許文献１に記載されているＦＥＴは次のような課題を有する。すなわち、例えば増幅器等には、通常ソース接地のＭＯＳＦＥＴが用いられる。ミリ波帯の増幅器を設計する際には損失が増加するため極力曲げ配線は使用したくない。そのためゲート電極とドレイン電極とは対向した配置にあることが望ましい。しかし、特許文献１に記載されているＦＥＴにおいては配線を多層構造にスタックしていることにより、図８に示すようにソース電極１２０をドレイン電極１２１と対向する方向にしか引き出せない。従って、ゲート電極１１７をドレイン電極１２１と対向するように配置することができず、特許文献１のＦＥＴはミリ波帯の増幅器での使用には向かないのである。その結果、特許文献１のＦＥＴはミリ波帯の信号を扱う回路で使用することが困難である。
【０００９】
そこで、本発明は、かかる問題点に鑑み、ミリ波帯の信号を扱う回路で使用可能であり、かつエレクトロマイグレーションエラーを低減することが可能な高周波特性に優れた電界効果型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の電界効果型トランジスタは、多層構造を有する櫛形状のソース電極と、多層構造を有し、前記ソース電極の複数の指状部と組み合わさるように対向して複数の指状部が配置された櫛形状のドレイン電極と、それぞれが前記ソース電極及び前記ドレイン電極の組み合わさる指状部の間に配置され、電界効果型トランジスタの活性領域と電気的に接続された複数のゲート部、及び前記複数のゲート部を束ねて１つの配線として前記ソース電極を越えて引き出す引き出し部を有するゲート電極とを備え、前記引き出し部は、前記ドレイン電極と対向する形で前記ソース電極と異なる層に配置され、前記ソース電極と重なる部分において開口を有することを特徴とする。
【００１１】
これにより、ソース電極及びドレイン電極が多層構造を有するため、エレクトロマイグレーションエラーを低減しつつ、高周波特性を確保することができる。また、多層構造とした電極の層間を複数のビアで接続することにより、電流密度の許容値を向上させることができる。また、ゲート電極はソース電極を越えて引き出され、ソース電極と重なる部分で開口が形成されているため、ゲート・ソース間容量を低減することができる。また、ゲート電極はドレイン電極と対向した配置で引き出されており、ミリ波帯で使用する増幅器等の設計において、余分な曲げを使用することなくゲート電極を形成することができる。また、回路設計において余分な屈曲部を有する配線を用いることなく電界効果型トランジスタと他の素子とを接続でき、高周波特性に優れた回路設計を行うことができる。
【００１２】
ここで、本発明の電界効果型トランジスタは、前記引き出し部は、前記ゲート部が配置された層より上の層に配置されていてもよい。
【００１３】
ミリ波帯の信号を扱う回路で用いるためには高周波特性を向上させる必要がある。そのための解決策の一つとしてゲート抵抗を下げることが考えられる。ゲート電極をそのまま引き出しに使用することに比較し、より導電率の高い上層の配線に切り替えて引き出すことにより、ゲート抵抗を低減することができ、電界効果型トランジスタの高周波特性を向上させることができる。
【発明の効果】
【００１４】
以上のように、本発明によれば、高周波とりわけミリ波帯においてエレクトロマイグレーションエラーを低減すると同時にミリ波帯での回路設計の容易性を向上させることが可能な高周波特性に優れた電界効果型トランジスタを実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第一の実施形態に係るＭＯＳＦＥＴの断面構造を示す図である。
【図２Ａ】本発明の第一の実施形態に係るｎチャンネル型ＭＯＳＦＥＴの構造を示す平面図である。
【図２Ｂ】本発明の第一の実施形態に係るｎチャンネル型ＭＯＳＦＥＴの概略構造を示す斜視図である。
【図３】本発明の第一の実施形態に係るＭＯＳＦＥＴの層配線の断面構造を示す図である。
【図４Ａ】従来のＭＯＳＦＥＴの構造を示す平面図である。
【図４Ｂ】本発明の第一の実施形態に係るＭＯＳＦＥＴの構造を示す平面図である。
【図５】本発明の第一の実施形態に係るＭＯＳＦＥＴと従来のＭＯＳＦＥＴとの高周波特性を比較するための図である。
【図６】本発明の第二の実施形態に係るｎチャンネル型ＭＯＳＦＥＴの構造を示す平面図である。
【図７】ドレイン電流と相互コンダクタンスとの関係を表すグラフである。
【図８】従来のＭＯＳＦＥＴの構造を示す平面図である。
【発明を実施するための形態】
【００１６】
（第一の実施形態）
以下、本発明の第一の実施形態に係る電界効果型トランジスタとしてのＭＯＳＦＥＴについて添付の図面を参照して説明する。
【００１７】
図１は本実施形態に係るＭＯＳＦＥＴの断面構造を示す図である。
【００１８】
例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１０の主面内及び主面上に、ＭＯＳＦＥＴの形成領域、つまりｎチャンネル型ＭＯＳＦＥＴの形成領域１４及びｐチャンネル型ＭＯＳＦＥＴの形成領域１５が設けられている。
【００１９】
ＭＯＳＦＥＴ同士又はＭＯＳＦＥＴと他の素子である例えば抵抗及びダイオード等の素子（図示せず）とは、半導体基板１０の主面内に形成された素子分離領域１１によって互いに電気的に分離されている。素子分離領域１１は、酸化シリコンなどの絶縁体（例えば埋め込み絶縁膜）からなり、例えば、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。
【００２０】
半導体基板１０の主面内には、ｐ型ウエル（ｐ型半導体領域）１２とｎ型ウエル（ｎ型半導体領域）１３とが素子分離領域１１を挟んだ状態で並んで形成されている。ｐ型ウエル１２は、ダイオード素子、抵抗素子、及びｎチャンネル型ＭＯＳＦＥＴを平面的に含むように形成される。同様に、ｎ型ウエル１３は、ダイオード素子、抵抗素子、及びｐチャンネル型ＭＯＳＦＥＴを平面的に含むように形成される。なお、ｎチャンネル型ＭＯＳＦＥＴの形成領域１４及びｐチャンネル型ＭＯＳＦＥＴの形成領域１５がいわゆるトリプルウエル構造であっても構わない。
【００２１】
ｎチャンネル型ＭＯＳＦＥＴの形成領域１４では、ｐ型ウエル１２上に、ゲート絶縁膜１６を介してゲート電極１７が形成されている。このゲート電極１７の両側のｐ型ウエル１２内の領域には、ｎチャンネル型ＭＯＳＦＥＴのソース領域及びドレイン領域としてのｎ型半導体領域（ｎ型拡散層）１８が形成されている。ゲート電極１７は、例えば多結晶シリコン（ポリシリコン）膜からなるフィンガー部と、該フィンガー部同士を互いに電気的に接続する図示しない、例えば銅配線などからなる引き出し部とから構成されている。ゲート電極１７は、例えば酸化シリコンからなる絶縁膜２５に覆われている。ゲート電極１７、このゲート電極１７下のゲート絶縁膜１６、ｐ型ウエル１２及びｎ型半導体領域１８により、ｎチャンネル型ＭＯＳＦＥＴが形成されている。ｎ型半導体領域１８はそれぞれ絶縁膜２５を貫くビア１９を通してソース電極２０及びドレイン電極２１と電気的に接続されている。
【００２２】
ｐチャンネル型ＭＯＳＦＥＴの形成領域１５の構成は、ｎチャンネル型ＭＯＳＦＥＴの形成領域１４の導電型を逆にしたものとほぼ同じである。すなわち、ｐチャンネル型ＭＯＳＦＥＴの形成領域１５では、ｎ型ウエル１３上に、ゲート絶縁膜１６を介してゲート電極１７が形成され、ゲート電極１７の両側のｎ型ウエル１３内の領域には、ｐチャンネル型ＭＯＳＦＥＴのソース領域及びドレイン領域としてのｐ型半導体領域（ｐ型拡散層）２２が形成されている。ゲート電極１７は、例えば多結晶シリコン（ポリシリコン）膜からなり、図示しない配線などにより、互いに電気的に接続されている。ゲート電極１７、このゲート電極１７下のゲート絶縁膜１６、ｎ型ウエル１３及びｐ型半導体領域２２により、ｐチャンネル型ＭＯＳＦＥＴが形成されている。ｐ型半導体領域２２はそれぞれ絶縁膜２５を貫くビア１９を通してソース電極２３及びドレイン電極２４と電気的に接続されている。
【００２３】
なお、以下の説明では、簡略化のため、ｐ型ウエル１２、ｎ型ウエル１３、ｎ型半導体領域１８及びｐ型半導体領域２２を合わせて活性領域１００と呼ぶこととする。
【００２４】
図２Ａは図１のｎチャンネル型ＭＯＳＦＥＴの構造を示す平面図（ｎチャンネル型ＭＯＳＦＥＴを半導体基板１０主面の上方からみた図）である。図２Ｂは図１のｎチャンネル型ＭＯＳＦＥＴの概略構造を示す斜視図である。なお、図１のｐチャンネル型ＭＯＳＦＥＴも図２Ａ及び図２Ｂと同様の構造を有する。
【００２５】
このｎチャンネル型ＭＯＳＦＥＴは、多層構造を有する櫛形状のソース電極２０と、多層構造を有する櫛形状のドレイン電極２１と、ゲート電極１７とを備える。
【００２６】
ソース電極２０は、活性領域１００と重ねて配置され、活性領域１００と電気的に接続された複数のフィンガー部２８と、各フィンガー部２８を束ねて１つの配線として引き出す引き出し部３０とを有する。同様に、ドレイン電極２１は、活性領域１００と重ねて配置され、活性領域１００と電気的に接続された複数のフィンガー部２９と、各フィンガー部２９を束ねて１つの配線として引き出す引き出し部３１とを有する。ドレイン電極２１では、ソース電極２０の複数のフィンガー部２８と組み合わさるように対向して複数のフィンガー部２９が配置されている。
【００２７】
ゲート電極１７は、櫛形状にパターニングされて形成されている。ゲート電極１７は、それぞれがソース電極２０及びドレイン電極２１の組み合わさるフィンガー部２８及び２９の間に活性領域１００と重ねて配置され、活性領域１００と電気的に接続されたフィンガー部である複数のゲート部２６と、各ゲート部２６を束ねて１つの配線としてソース電極２０を越えて引き出す引き出し部２７とを有する。引き出し部２７は、ドレイン電極２１と対向する形でソース電極２０の引き出し部３０と異なる層に配置され、ソース電極２０の引き出し部３０と重なる部分において網目状に複数配列された開口（貫通孔）５０を有する。引き出し部２７は、複数のゲート部２６のそれぞれの一端と接続され、ゲート部２６が配置された層より上の層に配置されている。
【００２８】
ソース電極２０およびドレイン電極２１のフィンガー部２８及び２９は、ゲート電極１７の各ゲート部２６の両側にゲート部２６に対向するように配置されており、ゲート電極１７とソース電極２０とで挟まれた活性領域１００がソース領域として機能し、ゲート電極１７とドレイン電極２１とで挟まれた活性領域１００がドレイン領域として機能する。
【００２９】
図３は、半導体基板１０の主面上に形成された複数の層間絶縁膜と複数の層配線の構造を示す図である。
【００３０】
半導体基板１０の主面上には、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、及び第６層配線Ｍ６が、下から順に形成されている。各層配線の間には例えば酸化シリコンからなる層間絶縁膜３２、３３、３４、３５、３６及び３７が配置されている。
【００３１】
第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５及び第６層配線Ｍ６は、例えば、ダマシン法により形成された埋め込み銅配線により形成されている。各層配線は層間絶縁膜３２〜３７を貫くビア３８、３９、４０、４１、４２及び４３を用いて電気的に接続することができる。ｎチャンネル型ＭＯＳＦＥＴの形成領域１４およびｐチャンネル型ＭＯＳＦＥＴの形成領域１５に形成されたゲート電極１７、ソース電極２０およびドレイン電極２１は第１層配線Ｍ１〜第６層配線Ｍ６を用いて引き出されている。
【００３２】
ソース電極２０及びドレイン電極２１は第１層配線Ｍ１から第６層配線Ｍ６までを任意にスタックして形成される。例えば、ソース電極２０及びドレイン電極２１のフィンガー部２８及び２９は第１層配線Ｍ１から第６層配線Ｍ６までをスタックした構造となっており、ソース電極２０の引き出し部３０は第２層配線Ｍ２から第６層配線Ｍ６までをスタックした構造であり、ドレイン電極２１の引き出し部３１は第１層配線Ｍ１から第６層配線Ｍ６までをスタックした構造である。各層配線はビア３８〜４３を用いて電気的に接続されており、ゲート部２６の長さ（フィンガー長）１μｍあたり２個以上のビアが配置されている。
【００３３】
図２Ａ及び図２Ｂに示すように、ゲート電極１７は活性領域１００を超えた部分でゲート部が形成されている半導体基板１０の主面から１層上の第１層配線Ｍ１へ引き上げられ、多結晶シリコン膜からなるゲート部２６から引き出し部２７となる。ソース電極２０の引き出し部３０は第２層配線Ｍ２〜第６層配線Ｍ６で形成されているため、ゲート電極１７はソース電極２０の下方を通ってソース電極２０の引き出し部３０を越えて引き出され、ドレイン電極２１の引き出し部３１と対向するように配置される。ゲート電極１７の引き出し部２７は、ソース電極２０の引き出し部３０と重なる部分で網目状に配列された開口５０を有し、電極中に空隙が設けられている。
【００３４】
以上のように本実施形態のＭＯＳＦＥＴによれば、ゲート電極１７の引き出し部２７がソース電極２０の引き出し部３０を越えて引き出され、ドレイン電極２１の引き出し部３１と対向するように配置されている。従って、増幅器等の設計時において、ゲート電極１７への入力に対してドレイン電極２１からの出力という信号の流れを余分な配線の屈曲部を持たずに形成することができ、ミリ波帯での利得を向上させることができる。
【００３５】
また、本実施形態のＭＯＳＦＥＴによれば、各層配線をスタックしてソース電極２０及びドレイン電極２１が形成される。従って、ＭＯＳＦＥＴに流れる電流の信頼性基準を満たし、エレクトロマイグレーションの影響を低減させることができる。また各層配線をスタックしてソース電極２０及びドレイン電極２１が形成されるので、ソース抵抗及びドレイン抵抗を低減することができる。
【００３６】
また、本実施形態のＭＯＳＦＥＴによれば、第１層配線Ｍ１で形成されたゲート電極１７の引き出し部２７に網目状の配列の開口５０が形成される。従って、ソース電極２０の引き出し部３０とゲート電極１７の引き出し部２７とのゲート・ソース間容量を低減することができる。
【００３７】
すなわち、参考文献に挙げられているような図４Ａに示した構造であればゲート電極１１７の引き出し部とソース電極１２０の引き出し部との重複部は図中のＣで示した破線四角の範囲となる。これに対し、本実施形態における図４Ｂに示した構造であればゲート電極１７の引き出し部２７とソース電極２０の引き出し部３０との重複部は図中のＤで示した破線四角の範囲となる。そして、図４Ｂの構造ではゲート電極１７の引き出し部２７のＤの範囲内に複数の開口５０が網目状に配列して設けられ、開口５０の間の電極の幅ｅは例えば０．２５μｍとされてそれが例えば１０本並べられる。また、一般的にゲート・ソース間容量（Ｃｇｓ）はゲート電極とソース電極との重複部が大きいほど大きくなる。従って、図４Ｂの本実施形態におけるＭＯＳＦＥＴは、図４Ａの従来のＭＯＳＦＥＴと比較してゲート・ソース間容量を低減することができる。
【００３８】
例えば、図４Ａの構造におけるソース電極１２０の引き出し部とゲート電極１１７の引き出し部との重なり幅を９μｍ×１μｍとし、同様のソース電極の引き出し部の構造（ソース電極の引き出し部とゲート電極の引き出し部との重なり幅が９μｍ×１μｍとなる構造）を図４Ｂの構造に用いた場合において両構造で電磁界解析を行った。図４Ｂの構造の場合、ゲート電極とソース電極とが重なる部分の面積は図４Ａの構造と比較し３０％となる。その結果、図４Ａの構造の場合はＣｇｓ＝２．７ｆＦであるのに対し図４Ｂの構造の場合はＣｇｓ＝２．５ｆＦとなるため、図４Ｂの構造はゲート・ソース間容量を約１０％低減することが可能である。
【００３９】
ここで、ゲート電極１７の引き出し部２７の開口５０の間の電極の幅ｅおよび本数、つまり網目状の配列の開口５０の間隔は設計者が任意に選ぶことが可能である。ただし開口５０を大きくすることにより前述のようにゲート・ソース間容量は低減されるがゲート抵抗成分が大きくなってしまう。従って、ゲート抵抗成分及びゲート・ソース間容量を考慮して開口５０の大きさが決められる。
【００４０】
また、本実施形態のＭＯＳＦＥＴによれば、ゲート電極１７では、引き出し部２７はゲート部２６の多結晶シリコン膜から第１層配線Ｍ１の銅へ切り替えて引き出される。そして、多結晶シリコン膜はシート抵抗が１００Ω／□と銅で形成される第１層配線Ｍ１の５０ｍΩ／□と比較し圧倒的に高い。従って、ゲート部２６から引き出し部２７に変わる部分でゲート電極１７を第１層配線Ｍ１に引き上げることによりゲート抵抗を低減し、高周波特性として重要な雑音の影響を低減することができる。
【００４１】
図５に、本実施形態に係るＭＯＳＦＥＴとデジタル回路用ＭＯＳＦＥＴとを同一のプロセスで形成した場合の両者の高周波特性の比較結果を示す。なお、各ＦＥＴのゲート幅は４０μｍで比較を行った。図５のＡが本実施形態に係るＭＯＳＦＥＴの最大動作周波数（ｆｍａｘ）を示し、図５のＢがデジタル回路用ＭＯＳＦＥＴのｆｍａｘを示している。また、図５のＣが本実施形態に係るＭＯＳＦＥＴの遮断周波数（ｆｔ）を示し、図５のＤがデジタル回路用ＭＯＳＦＥＴのｆｔを示している。ｆｍａｘ及びｆｔは共にトランジスタの高周波特性の指標として一般的に用いられているものである。
【００４２】
図５の結果より本実施形態に係るＭＯＳＦＥＴはデジタル回路用ＭＯＳＦＥＴと比較し、ｆｍａｘ及びｆｔの特性を共に向上させることができることがわかる。
【００４３】
（第二の実施形態）
以下、本発明の第二の実施形態に係る電界効果型トランジスタとしてのＭＯＳＦＥＴについて添付の図面を参照して説明する。
【００４４】
本実施形態に係るＭＯＳＦＥＴは、図１の断面構造を有する。すなわち、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１０の主面内及び主面上に、ＭＯＳＦＥＴの形成領域、つまりｎチャンネル型ＭＯＳＦＥＴの形成領域１４及びｐチャンネル型ＭＯＳＦＥＴの形成領域１５が設けられている。ＭＯＳＦＥＴの形成方法は第一の実施形態と同様であるのでここでは省略する。
【００４５】
図６は図１のｎチャンネル型ＭＯＳＦＥＴの構造を示す平面図（ｎチャンネル型ＭＯＳＦＥＴを半導体基板１０主面の上方からみた図）である。なお、図１のｐチャンネル型ＭＯＳＦＥＴも図６と同様の構造を有する。
【００４６】
このｎチャンネル型ＭＯＳＦＥＴは、多層構造を有する櫛形状のソース電極２０と、多層構造を有する櫛形状のドレイン電極２１と、ゲート電極４４とを備える。
【００４７】
ソース電極２０は、活性領域１００と重ねて配置され、活性領域１００と電気的に接続された複数のフィンガー部２８と、各フィンガー部２８を束ねて１つの配線として引き出す引き出し部３０とを有する。同様に、ドレイン電極２１は、活性領域１００と重ねて配置され、活性領域１００と電気的に接続された複数のフィンガー部２９と、各フィンガー部２９を束ねて１つの配線として引き出す引き出し部３１とを有する。ドレイン電極２１では、ソース電極２０の複数のフィンガー部２８と組み合わさるように対向して複数のフィンガー部２９が配置されている。
【００４８】
ゲート電極４４は、梯子型にパターニングされて形成されている。ゲート電極４４は、それぞれがソース電極２０及びドレイン電極２１の組み合わさるフィンガー部２８及び２９の間に活性領域１００と重ねて配置され、活性領域１００と電気的に接続されたフィンガー部である複数のゲート部４５と、各ゲート部４５を束ねて１つの配線としてソース電極２０を越えて引き出す引き出し部４６とを有する。引き出し部４６は、ドレイン電極２１と対向するようにソース電極２０の引き出し部３０と異なる層に配置され、ソース電極２０の引き出し部３０はソース電極と重なる部分において網目状に複数配列された開口５０を有する。引き出し部４６は、ゲート部４５が配置された層より上の層に配置されている。引き出し部４６は、複数のゲート部４５を囲むように配置され、複数のゲート部４５のそれぞれの長手方向の両端と接続されている。
【００４９】
ソース電極２０およびドレイン電極２１のフィンガー部２８及び２９は、ゲート電極４４の各ゲート部４５の両側にゲート部４５に対向するように配置されており、ゲート電極４４とソース電極２０またはドレイン電極２１とで挟まれた活性領域１００が、ソース領域またはドレイン領域として機能する。
【００５０】
以上のように本実施形態のＭＯＳＦＥＴによれば、ゲート電極４４を梯子型に形成することにより第一の実施形態に示した櫛型のゲート電極１７と比較し、ゲート部に接続される引き出し部の面積が倍になるため、第一の実施形態のＭＯＳＦＥＴと比較してゲート抵抗を低減することができる。これにより、本実施形態のＭＯＳＦＥＴは、第一の実施形態のＭＯＳＦＥＴよりも雑音の影響を低減することができる。
【００５１】
以上、本発明の電界効果型トランジスタについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【００５２】
例えば、上記実施形態において、ソース電極及びドレイン電極の組み合わさる指状部の長さは、各層で異なってもよい。
【００５３】
また、上記実施形態において、ｎチャンネル型ＭＯＳＦＥＴ及びｐチャンネル型ＭＯＳＦＥＴのどちらもが図２Ａ及び図２Ｂ又は図６の構造を有するとしたが、いずれか一方のみが図２Ａ及び図２Ｂ又は図６の構造を有していても構わない。
【００５４】
また、上記実施形態において、引き出し部は、ソース電極と重なる部分において網目状の配列の開口を有するとした。しかし、ソース電極の引き出し部とゲート電極の引き出し部とのゲート・ソース間容量を低減することができればこれに限られず、例えば任意の形状の開口が１つだけ設けられてもよい。
【００５５】
また、上記実施形態において、本発明の電界効果トランジスタとしてＭＯＳＦＥＴを例示したが、他の絶縁ゲート型のＦＥＴであっても構わない。
【産業上の利用可能性】
【００５６】
本発明は、電界効果型トランジスタに利用でき、特にミリ波帯の信号を扱う回路に利用できる。
【符号の説明】
【００５７】
１０    半導体基板
１１    素子分離領域
１２    ｐ型ウエル
１３    ｎ型ウエル
１４    ｎチャンネル型ＭＯＳＦＥＴの形成領域
１５    ｐチャンネル型ＭＯＳＦＥＴの形成領域
１６    ゲート絶縁膜
１７、４４、１１７    ゲート電極
１８    ｎ型半導体領域
１９    ビア
２０、２３、１２０    ソース電極
２１、２４、１２１    ドレイン電極
２２    ｐ型半導体領域
２５    絶縁膜
２６、４５    ゲート部
２７、３０、３１、４６    引き出し部
２８、２９    フィンガー部
３２、３３、３４、３５、３６、３７    層間絶縁膜
３８、３９、４０、４１、４２、４３    ビア
５０    開口
１００    活性領域
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｍ４    第４層配線
Ｍ５    第５層配線
Ｍ６    第６層配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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