(57)【要約】【課題】ＡＤＣ回路を小面積にし且つ変換速度の低下を抑制する。【解決手段】アナログデジタル変換回路において，第１アナログ信号及び第２アナログ信号をサンプルホールドする複数のサンプルホールド回路と，複数のサンプルホールド回路に接続され，複数のサンプルホールド回路のいずれかがホールドするアナログ信号を，デジタル信号に変換するアナログデジタルコンバータと、第１期間において複数のサンプルホールド回路から選択された１組のサンプルホールド回路に第１アナログ信号及び前記第２アナログ信号をサンプリングさせ，第１期間よりも前の第２期間において前記１組のサンプルホールド回路に含まれないサンプルホールド回路がサンプリングした第１又は第２のアナログ信号をホールドさせる制御信号を出力する制御部とを有する。【選択図】  図２
2011109560.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換回路において，
第１アナログ信号及び第２アナログ信号をサンプルホールドする複数のサンプルホールド回路と，
前記複数のサンプルホールド回路に接続され，前記複数のサンプルホールド回路のいずれかがホールドする前記アナログ信号を，デジタル信号に変換するアナログデジタルコンバータと、
第１期間において前記複数のサンプルホールド回路から選択された１組のサンプルホールド回路に前記第１アナログ信号及び前記第２アナログ信号をサンプリングさせ，前記第１期間よりも前の第２期間において前記１組のサンプルホールド回路に含まれないサンプルホールド回路がサンプリングした第１又は第２のアナログ信号をホールドさせる制御信号を出力する制御部とを有するアナログデジタル変換回路。
【請求項２】
アナログデジタル変換回路において，
第１，第２のアナログ信号をサンプルホールドする第１，第２，第３のサンプルホールド回路と，
前記第１，第２，第３のサンプルホールド回路に接続され，前記第１，第２，第３のサンプルホールド回路のいずれかがホールドする第１または第２のアナログ信号を，デジタル信号に変換するアナログデジタルコンバータとを有し，
第１のクロックサイクルで，前記第１，第２，第３のサンプルホールド回路のうち１対のサンプルホールド回路が，前記第１，第２のアナログ信号をサンプリングした後，前記第１のクロックサイクルの次の第２のクロックサイクルで，前記１対のサンプルホールド回路の一方が前記第１のアナログ信号をホールドし，前記第２のクロックサイクルの次の第３のクロックサイクルで，前記１対のサンプルホールド回路の他方が前記第２のアナログ信号をホールドすると共に，当該１対のサンプルホールド回路の他方を含まない別の１対のサンプルホールド回路が前記第１，第２のアナログ信号をサンプリングするアナログデジタル変換回路。
【請求項３】
請求項１または２において，
前記サンプルホールド回路は、前記第１、第２アナログ信号として、直交検波されたＩ信号及びＱ信号をサンプルホールドすることを特徴とするアナログデジタル変換回路。
【請求項４】
請求項２または３において，
前記アナログデジタルコンバータは，前記アナログデジタル変換を前記デジタル信号の上位ビットから下位ビットまで順番に前記クロックに同期して実行するアナログデジタル変換回路。
【請求項５】
請求項２または３において，
さらに，前記第１，第２のアナログ信号に対して前記アナログデジタルコンバータがシリアルに出力する第１，第２のデジタル信号を，クロックに同期して並列に出力するデマルチプレクサを有するアナログデジタル変換回路。
【請求項６】
請求項２において，
さらに，前記第１，第２のアナログ信号を選択して，前記第１，第２，第３のサンプルホールド回路のいずれかの１対のサンプルホールド回路に出力するセレクタを有するアナログデジタル変換回路。
【請求項７】
請求項２において，
前記第１，第２，第３のサンプルホールド回路は，
サンプリング期間で前記第１，第２のアナログ入力に応じて電荷を蓄積する第１，第２，第３のサンプリングキャパシタと，
前記第１，第２，第３のサンプリングキャパシタに共通に接続され前記サンプリング期間後のホールド期間で前記サンプリングキャパシタの電荷に応じたホールド出力を出力するアンプとを有するアナログデジタル変換回路。
【請求項８】
アナログデジタル変換回路において，
第１，第２のアナログ入力信号をサンプルホールドする第１，第２，第３のサンプルホールド回路と，
前記第１，第２，第３のサンプルホールド回路に共通に設けられ，前記第１，第２，第３のサンプルホールド回路がホールドする第１または第２のアナログ信号を，デジタル信号に変換するアナログデジタルコンバータとを有し，
第１のクロックサイクルで，前記第１，第２，第３のサンプルホールド回路のうち第１の組み合わせのサンプルホールド回路対が，前記第１，第２のアナログ入力信号をサンプリングし，
前記第１のクロックサイクルの次の第２のクロックサイクルで，前記第１の組み合わせのサンプルホールド回路対の一方が，前記第１のアナログ入力信号をホールドし，
前記第２のクロックサイクルの次の第３のクロックサイクルで，前記第１の組み合わせのサンプルホールド回路対の他方が，前記第２のアナログ入力信号をホールドすると共に，前記第１の組み合わせのサンプルホールド回路対の他方とは別の第２の組み合わせのサンプルホールド回路対が前記第１，第２のアナログ入力信号をサンプリングし，
前記第３のクロックサイクルの次の第４のクロックサイクルで，前記第２の組み合わせのサンプルホールド回路対の一方が，前記第１のアナログ入力信号をホールドし，
前記第４のクロックサイクルの次の第５のクロックサイクルで，前記第２の組み合わせのサンプルホールド回路対の他方が，前記第２のアナログ入力信号をホールドすると共に，前記第２の組み合わせのサンプルホールド回路対の他方とは別の第３の組み合わせのサンプルホールド回路対が前記第１，第２のアナログ入力信号をサンプリングし，
前記第５のクロックサイクルの次の第６のクロックサイクルで，前記第３の組み合わせのサンプルホールド回路対の一方が，前記第１のアナログ入力信号をホールドし，
前記第１〜第６のクロックサイクルが繰り返され，各クロックサイクルで，前記アナログデジタルコンバータが，前記ホールドされた前記第１または第２のアナログ入力信号の前記アナログデジタル変換を順次開始するアナログデジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，アナログデジタル変換回路に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換して，デジタル信号を処理する様々な集積回路が提案されている。かかる集積回路は，入力端子に入力するアナログ信号をデジタル信号に変換するアナログデジタル変換回路（ＡＤＣ回路）を内部に有する。
【０００３】
通信向けの受信回路では，入力するアナログ入力信号をデジタル信号に変換するＡＤＣ回路を複数有する。たとえば，無線受信回路は，高周波入力信号をローカル周波数信号によりダウンコンバートすると共に直交検波する直交検波回路と，直交検波回路により分離されたアナログのＩ信号とＱ信号とをデジタルのＩ信号とＱ信号とに変換するＡＤＣ回路とを有する。
【０００４】
ＡＤＣ回路は，アナログ入力信号をサンプルホールドするサンプルホールド回路と，サンプルホールド回路がサンプルホールドしたアナログ信号をデジタル信号に変換するＡＤＣとを有する。したがって，アナログのＩ信号とＱ信号とをデジタルのＩ信号とＱ信号に変換するためには，通常，Ｉ信号用のＡＤＣ回路とＱ信号用のＡＤＣ回路とが並列に設けられる。したがって，ＡＤＣ回路は，ＬＳＩ内において比較的大きな面積を占め，消費電力もそれに応じて大きくなる傾向にある。
【０００５】
Ｉ信号とＱ信号に限らず，アナログの第１の信号と第２の信号をそれぞれデジタルの第１の信号と第２の信号に変換するＡＤＣ回路も，面積が大きくなり消費電力が大きくなるのは同様である。
【０００６】
そこで，ＡＤＣ回路内のアナログデジタルコンバータ（ＡＤＣ）を複数のサンプルホールド回路に共通に設けることで，小面積にすることが提案されている。たとえば，特許文献１，２などに記載される通りである。
【０００７】
これらのＡＤＣ回路は，複数のサンプルホールド回路と，それら複数のサンプルホールド回路に共通に設けられたＡＤＣとを有し，複数のサンプルホールド回路が複数のアナログ信号を同時にサンプリングし，共通のＡＤＣが，サンプルホールド回路でホールドされた複数のアナログ信号を時分割でデジタル信号に変換する。ＡＤＣを共通化することで，ＡＤＣ回路全体の面積を小さくすることができ，それに伴って低消費電力化することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−２２０９１７号公報
【特許文献２】特開２００６−５４６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＡＤＣ回路においてＡＤＣ部を共通化する場合，複数のサンプルホールド回路がアナログ入力信号をサンプルホールドし，共通に設けられたＡＤＣがそれらホールドされたアナログ入力信号を時分割でデジタル出力信号に変換する。したがって，複数のアナログ入力信号を全てデジタル出力信号に変換するためには，変換処理に複数サイクルが必要になり，変換速度が低下する。
【００１０】
そこで，本発明の目的は，変換速度の低下が抑制されたＡＤＣ回路を提供することにある。
【課題を解決するための手段】
【００１１】
アナログデジタル変換回路において，
第１アナログ信号及び第２アナログ信号をサンプルホールドする複数のサンプルホールド回路と，
前記複数のサンプルホールド回路に接続され，前記複数のサンプルホールド回路のいずれかがホールドする前記アナログ信号を，デジタル信号に変換するアナログデジタルコンバータと、
第１期間において前記複数のサンプルホールド回路から選択された１組のサンプルホールド回路に前記第１アナログ信号及び前記第２アナログ信号をサンプリングさせ，前記第１期間よりも前の第２期間において前記１組のサンプルホールド回路に含まれないサンプルホールド回路がサンプリングした第１又は第２のアナログ信号をホールドさせる制御信号を出力する制御部とを有する。
【発明の効果】
【００１２】
第１の側面によれば，小面積で変換速度の低下が抑制されたアナログデジタル変換回路を提供する。
【図面の簡単な説明】
【００１３】
【図１】１対のＡＤＣユニットを有するＡＤＣ回路の構成図である。
【図２】本実施の形態におけるＡＤＣ回路の構成図である。
【図３】図２のＡＤＣの動作を示すタイミングチャート図である。
【図４】本実施の形態におけるサンプルホールド回路の構成と動作を示す図である。
【図５】本実施の形態におけるＡＤＣの構成を示す図である。
【図６】第２の実施の形態におけるＡＤＣ回路の構成図である。
【図７】図５のＡＤＣ回路のサンプルホールド回路群２６の構成を示す図である。
【図８】第２の実施の形態におけＡＤＣ回路の動作を示すタイミングチャート図である。
【発明を実施するための形態】
【００１４】
以下，実施の形態について図面を参照して説明する。
【００１５】
図１は，１対のＡＤＣユニットを有するＡＤＣ回路の構成図である。ＡＤＣ回路１０は，Ｉ信号である第１のアナログ入力信号ＶＩＰＡ，ＶＩＭＡが入力される第１のアナログ入力端子対と，その第１のアナログ入力信号ＶＩＰＡ，ＶＩＭＡをアナログデジタル変換して，デジタル出力信号ＤＯＡを出力する第１のＡＤＣユニットＡＤＣＵ１とを有する。第１のアナログ入力信号ＶＩＰＡ，ＶＩＭＡは差動信号である。
【００１６】
さらに，ＡＤＣ回路１０は，Ｑ信号である第２のアナログ入力信号ＶＩＰＢ，ＶＩＭＢが入力される第２のアナログ入力端子対と，その第２のアナログ入力信号ＶＩＰＢ，ＶＩＭＢをアナログデジタル変換して，デジタル出力信号ＤＯＢを出力する第２のＡＤＣユニットＡＤＣＵ２とを有する。第２のアナログ入力信号ＶＩＰＢ，ＶＩＭＢも差動信号である。
【００１７】
第１，第２のＡＤＣユニットＡＤＣＵ１，ＡＤＣＵ２は，それぞれ，第１，第２のアナログ入力信号をサンプルホールドする第１，第２のサンプルホールド回路ＳＨ１，ＳＨ２と，第１，第２のサンプルホールド回路がホールドするアナログ入力信号ＶＯＰＡ，ＶＯＭＡ，ＶＯＰＢ，ＶＯＭＢをアナログデジタル変換するアナログデジタルコンバータＡＤＣ１，ＡＤＣ２と，それらに，クロックＣＬＫに同期する制御クロックＣＬＫａｄｃ，ＣＬＫｓｈを供給するタイミング制御回路Timing-1,2とを有する。
【００１８】
図１のＡＤＣ回路１０は，Ｉ信号用のＡＤＣユニットＡＤＣＵ１と，Ｑ信号用のＡＤＣユニットＡＤＣＵ２をそれぞれ有する。そして，各ＡＤＣユニットは，第１のクロックサイクルでアナログ入力信号をサンプリングし，次の第２のクロックサイクルでサンプルホールド回路ＳＨ１，ＳＨ２がそのアナログ入力信号をホールドすると共に，ＡＤＣ１，ＡＣＤ２がホールドした信号をアナログデジタル変換する。したがって，２クロックサイクル毎に，アナログ入力信号がサンプルホールドされ，ＡＤＣ１，ＡＤＣ２がアナログデジタル変換する。ＡＤＣ１，ＡＤＣ２が，パイプライン型の場合は，パイプライン段数のクロックサイクル後に，変換されたデジタル出力信号ＤＯＡ，ＤＯＢが出力される。
【００１９】
図１のＡＤＣ回路１０は，Ｉ信号とＱ信号それぞれに，サンプルホールド回路ＳＨ１，ＳＨ２と，ＡＤＣ１，ＡＤＣ２とを有する。したがって，ＡＤＣ１，ＡＤＣ２は集積回路内において大きな面積を占めることになり，面積効率が良くない。
【００２０】
面積効率を上げるために，サンプルホールド回路ＳＨ１，ＳＨ２に対し共通のＡＤＣを設けることが提案されている。しかし，そのような構成のＡＤＣ回路では，第１のクロックサイクルでサンプルホールド回路ＳＨ１，ＳＨ２が，第１，第２のアナログ入力信号ＶＩＰＡ，ＶＩＭＡ，ＶＩＰＢ，ＶＩＭＢをサンプリングし，第２，第３のクロックサイクルでサンプルホールド回路ＳＨ１，ＳＨ２が順にアナログ入力信号をホールドすると共に，そのホールドしたアナログ入力信号について，共通に設けられたＡＤＣが順にアナログデジタル変換を開始する。したがって，３クロックサイクル毎に，アナログ入力信号がサンプルホールドされ，ＡＤＣ１，ＡＤＣ２がアナログデジタル変換を開始する。つまり，図１の場合よりもＡＤＣ回路１０の専有面積は小さくなるが，アナログデジタル変換速度は低下する。
【００２１】
図２は，本実施の形態におけるＡＤＣ回路の構成図である。このＡＤＣ回路２０は，３つのサンプルホールド回路ＳＨ１，２，３を有するサンプルホールド回路群２６と，３つのサンプルホールド回路に共通のＡＤＣ２３とを有する。
【００２２】
その動作は後で詳述するが，概略的に説明すると，奇数クロックサイクルで，第１，第２，第３のサンプルホールド回路ＳＨ１，２，３から順次選択された１対のサンプルホールド回路が，第１，第２のアナログ入力信号ＶＩＰＡ，ＶＩＭＡ，ＶＩＰＢ，ＶＩＭＢをサンプリングし，偶数クロックサイクルで，選択された１対のサンプルホールド回路の一方が第１のアナログ入力信号をホールドし，偶数クロックサイクルの次のクロックサイクルで選択された１対のサンプルホールド回路の他方が第２のアナログ入力信号をホールドする。ホールドされたアナログ入力信号はサンプルホールド回路ＳＨの出力ＶＯＰ，ＶＯＭとしてＡＤＣ２３に入力される。そして，各クロックサイクルで，共通のＡＤＣ２３が，ホールドされた第１または第２のアナログ入力信号のアナログデジタル変換を順次開始する。ＡＤＣ２３がパイプライン型ＡＤＣの場合は，パイプラインの段数のクロックサイクル後に，変換されたデジタル出力信号ＢＯＡ，ＢＯＭが出力される。
【００２３】
図２のＡＤＣ回路２０は，第１の入力端子対２１ＡにＩ信号である第１のアナログ入力信号ＶＩＰＡ，ＶＩＭＡを入力し，第２の入力端子対２１ＢにＱ信号である第２のアナログ入力信号ＶＩＰＢ，ＶＩＭＢを入力する。第１，第２のアナログ入力信号は差動信号である。そして，セレクタ２２が，３つのサンプルホールド回路ＳＨ１，２，３のうち１対のサンプルホールド回路を選択し，その選択した１対のサンプルホールド回路に第１，第２の入力端子対２１Ａ，２１Ｂの第１，第２のアナログ入力信号を供給する。
【００２４】
さらに，ＡＤＣ２３が，各クロックサイクル毎に，サンプルホールド回路ＳＨ１，２，３がホールドする第１，第２のアナログ入力信号について，交互に，アナログデジタル変換を開始し，交互にデジタル出力信号を出力する。そして，デマルチプレクサ２４が，ＡＤＣ２３からシリアルに出力されるデジタル出力信号ＤＯを，パラレルに変換して，第１，第２のデジタル出力信号ＤＯＡ，ＤＯＢを２つの出力端子２７Ａ，２７Ｂに出力する。タイミング制御回路２５は，クロックＣＬＫに同期して，各制御クロックＣＬＫｓｅｌ，ＣＬＫｓｈ，ＣＬＫａｄｃを生成し，セレクタ２２，サンプルホールド回路ＳＨ１，２，３，ＡＤＣ２３，デマルチプレクサ２４に供給する。
【００２５】
図３は，図２のＡＤＣの動作を示すタイミングチャート図である。図中，ＳＨ１，ＳＨ２，ＳＨ３はサンプルホールド回路ＳＨ１，ＳＨ２，ＳＨ３の動作状態を示し，ＡＤＣ初段出力は，パイプライン構造のＡＤＣ２３の初段の出力を示し，ＤＯＡ，ＤＯＢはデジタル出力信号を示す。
【００２６】
クロックサイクルＣＫ１では，３つのサンプルホールド回路ＳＨ１，２，３のうち１対のサンプルホールド回路ＳＨ１，ＳＨ２が，第１，第２のアナログ入力信号Ｉ１，Ｑ１をそれぞれサンプリングする。そして，次のクロックサイクルＣＫ２では，サンプルホールド回路ＳＨ１が第１のアナログ入力信号Ｉ１をホールドして，出力端子ＶＯＰ，ＶＯＭに出力する。この時，サンプルホールド回路ＳＨ２はサンプリング状態でもなくホールド状態でもなく、第２アナログ入力信号Ｑ１を保存している状態である。そして，ＡＤＣ２３が，ホールドされている第１のアナログ入力信号Ｉ１を入力しアナログデジタル変換を開始する。
【００２７】
その結果，次のクロックサイクルＣＫ３で，ＡＤＣ２３の初段回路がデジタル信号Ｉ１を出力する。また，クロックサイクルＣＫ３では，サンプルホールド回路ＳＨ２がホールド状態にされ，第２のアナログ入力信号Ｑ１をホールドして，出力端子ＶＯＰ，ＶＯＭに出力する。ＡＤＣ２３は，ホールドされている第２のアナログ入力信号Ｑ１を入力しアナログデジタル変換を開始する。さらに，クロックサイクルＣＫ３では，残りのサンプルホールド回路ＳＨ３，ＳＨ１が第１，第２のアナログ入力信号Ｉ２，Ｑ２をサンプリングする。つまり，クロックサイクルＣＫ３では，３つのサンプルホールド回路のうち１つがクロックサイクルＣＫ１でサンプリングしたアナログ入力信号をホールドし，残りの１対のサンプルホールド回路が新たに第１，第２のアナログ入力信号をサンプリングする。これにより，サンプリング周期が短くなりアナログデジタル変換速度の低下を抑制できる。
【００２８】
次のクロックサイクルＣＫ４では，ＡＤＣ２３の初段回路がデジタル信号Ｑ１を出力する。さらに，クロックサイクルＣＫ４では，第３のサンプルホールド回路ＳＨ３がクロックサイクルＣＫ３でサンプリングした第１のアナログ入力信号Ｉ２をホールド状態にする。これに伴って，ＡＤＣ２３がホールドされている第１のアナログ入力信号Ｉ２を入力しアナログデジタル変換を開始する。
【００２９】
クロックサイクルＣＫ５では，上記のクロックサイクルＣＫ３と同様に，ＡＤＣ２３の初段回路がデジタル信号Ｉ２を出力し，サンプルホールド回路ＳＨ１がホールド状態にされて第２のアナログ入力信号Ｑ２をホールドして，出力端子ＶＯＰ，ＶＯＭに出力し，ＡＤＣ２３にアナログデジタル変換を開始させる。さらに，残りのサンプルホールド回路ＳＨ２，ＳＨ３が第１，第２のアナログ入力信号Ｉ３，Ｑ３をサンプリングする。
【００３０】
クロックサイクルＣＫ６，ＣＫ７は，上記のクロックサイクルＣＫ４，ＣＫ５と同等である。また，クロックサイクルＣＫ８，ＣＫ９も同等である。
【００３１】
この例では，ＡＤＣ２３が４段のパイプライン構造であり，アナログ入力信号についてアナログデジタル変換を開始してから４クロックサイクル後にデジタル信号を出力する。ＡＤＣ２３は，第１，第２のアナログ入力信号Ｉ，Ｑを交互にアナログデジタル変換し，それらに対する第１，第２のデジタル出力信号Ｉ，Ｑを交互に出力する。したがって，クロックサイクルＣＫ８で，クロックサイクルＣＫ１でサンプリングしたアナログ入力信号Ｉ１，Ｑ１に対するデジタル出力信号が，出力信号ＤＯＡ，ＤＯＢとして出力される。さらに，クロックサイクルＣＫ１０で，クロックサイクルＣＫ３でサンプリングしたアナログ入力信号Ｉ２，Ｑ２に対するデジタル出力信号が，出力信号ＤＯＡ，ＤＯＢとして出力される。
【００３２】
以上の通り，奇数クロックサイクルＣＫ１，３，５，７，９で，第１，第２，第３のサンプルホールド回路ＳＨ１，２，３から順次選択された１対のサンプルホールド回路が，第１，第２のアナログ入力信号をサンプリングする。また，偶数クロックサイクルＣＫ２，４，６，８，１０で，選択された１対のサンプルホールド回路の一方が第１のアナログ入力信号をホールドし，偶数クロックサイクルの次のクロックサイクル（奇数クロックサイクル）で選択された１対のサンプルホールド回路の他方が第２のアナログ入力信号をホールドする。そして，各クロックサイクルで，ＡＤＣ２３が，ホールドされた第１または第２のアナログ入力信号のアナログデジタル変換を順次開始する。サンプルホールド回路ＳＨを３つ設けたことにより，２クロックサイクル毎に２つのアナログ入力信号をサンプリングすることができ，各クロックサイクルでＡＤＣ２３がアナログデジタル変換を開始し，変換されたデジタル出力信号を出力することができる。
【００３３】
図４は，本実施の形態におけるサンプルホールド回路の構成と動作を示す図である。図４中には，サンプルホールド回路ＳＨｎについて，サンプルモードφ１の状態と，ホールドモードφ２の状態とが示されている。
【００３４】
サンプルホールド回路は，サンプリングキャパシタＣＰ１，ＣＭ１と，差動出力アンプＡＭＰと，差動入力信号ＶＩＰ，ＶＩＭの入力端子または差動出力信号ＶＯＰ，ＶＯＭの出力端子のいずれかをサンプリングキャパシタＣＰ１，ＣＭ１に接続する第１のスイッチ対ＳＷＰ，ＳＷＭと，サンプリングキャパシタＣＰ１，ＣＭ１の電極ＸＰ，ＸＭを基準電圧ＶＣに接続する第２のスイッチＳＷＣと，電極ＸＰ，ＸＭをアンプＡＭＰの入力端子（＋，−）に接続する第３のスイッチ対ＳＷＩＰ，ＳＷＩＭとを有する。サンプリングキャパシタＣＰ１，ＣＭ１と，スイッチ群ＳＷＰ，ＳＷＭ，ＳＷＣ，ＳＷＩＰ，ＳＷＩＭとで，スイッチトキャパシタ回路が構成されている。
【００３５】
サンプリングモードφ１では，第１のスイッチ対ＳＷＰ，ＳＷＭは，サンプリングキャパシタＣＰ１，ＣＭ１の一方の電極を入力端子に接続し，第２のスイッチＳＷＣは，他方の電極ＸＰ，ＸＭを基準電圧ＶＣに接続する。この状態で，サンプリングキャパシタＣＰ１，ＣＭ１には，ＶＩＰ−ＶＣ，ＶＩＭ−ＶＣが印加され，それに対応する電荷を蓄積する。つまり，サンプリングキャパシタはアナログ入力信号をサンプリングする。
【００３６】
ホールドモードφ２では，第１のスイッチ対ＳＷＰ，ＳＷＭは，サンプリングキャパシタＣＰ１，ＣＭ１の一方の電極を出力端子に接続し，第２のスイッチＳＷＣはオフ（オープン）になり，第３のスイッチ対ＳＷＩＰ，ＳＷＩＭはサンプリングキャパシタの他方の電極ＸＰ，ＸＭをアンプＡＭＰの入力端子にそれぞれ接続する。この結果，アンプＡＭＰは，他方の電極ＸＰ，ＸＭを基準電圧ＶＣに維持するよう出力電圧ＶＯＰ，ＶＯＭを駆動し，出力電圧ＶＯＰ，ＶＯＭが入力電圧ＶＩＰ，ＶＩＭと同じ電圧になる。つまり，アンプＡＭＰは，アナログ入力信号ＶＩＰ，ＶＩＭを出力端子ＶＯＰ，ＶＯＭに出力する。
【００３７】
図３で説明したサンプルモードでもホールドモードでもない状態とは，スイッチＳＷＰ，ＳＷＭ，ＳＷＣ，ＳＷＩＰ，ＳＷＩＭが全てオープンになった状態であり，サンプルキャパシタ内の電荷は保持される。
【００３８】
サンプルホールド回路ＳＨｎは，図４の回路構成以外でも良い。たとえば，図３に記載されているようなアンプの入力端子とアナログ入力端子との間の第１のキャパシタと，アンプの入力端子と出力端子との間の第２のキャパシタとを有し，サンプル時に第１のキャパシタにアナログ入力電圧が印加され，ホールド時に第１のキャパシタジに基準電圧が印加される構成でもよい。
【００３９】
図５は，本実施の形態におけるＡＤＣの構成を示す図である。図２にも示したとおり，本実施の形態のＡＤＣ回路は，３つのサンプルホールド回路ＳＨ１，２，３を有するサンプルホールド回路群２６と，その差動出力信号ＶＯＰ，ＶＯＭ（ＶＯＰ−ＶＯＭ）をアナログデジタル変換するＡＤＣ２３とを有する。ＡＤＣ２３は，４段階の変換ステージStage1〜4と，各変換ステージの出力DOUT0〜2を保持する遅延フリップフロップ２３１〜２３６と，デジタル演算部２３７とを有する。
【００４０】
変換ステージStage1は，差動アナログ入力信号ＯＵＴ０（ＶＯＰ−ＶＯＭ）を１．５ビットのデジタル信号ＤＯＵＴ０に変換する１．５ビットＡＤＣと，１．５ビットのデジタル信号ＤＯＵＴ１に応じて正もしくは負の基準電圧＋Ｖｒｅｆ，−Ｖｒｅｆまたは０Ｖを生成するＤＡＣと，差動アナログ入力信号ＯＵＴ０からＤＡＣの出力を減算する減算器２３８と，減算器２３８の出力を２倍に増幅するアンプ２３９とを有する。
【００４１】
たとえば，１．５ビットＡＤＣは，差動アナログ入力信号ＯＵＴ０が，基準電圧−Ｖｒｅｆ，＋Ｖｒｅｆ間においてその中央値±０付近のグレーゾーン電圧（出力０１）と，グレーゾーンより高い電圧（出力１０）と，グレーゾーンより低い電圧（出力００）のいずれに属するかを検出し，「００」「０１」「１０」のいずれかの出力ＤＯＵＴ０に変換する。出力ＤＯＵＴ０が「００」の場合は，ＤＡＣ２４０は電圧−Ｖｒｅｆを出力し，「０１」の場合は，ＤＡＣ２４０は電圧０Ｖを出力し，「１０」の場合は，ＤＡＣ２４０は電圧＋Ｖｒｅｆを出力する。したがって，出力ＯＵＴ１は，１．５ビットＡＤＣの出力ＤＯＵＴ０が「００」の場合は，出力ＯＵＴ１は入力信号ＯＵＴ０に基準電圧Ｖｒｅｆを加算して２倍した電圧になり，「０１」の場合は，出力ＯＵＴ１は入力信号ＯＵＴ０を２倍した電圧になり，「１０」の場合は，出力ＯＵＴ１は入力信号ＯＵＴ０から基準電圧Ｖｒｅｆを減算して２倍した電圧になる。
【００４２】
そして，次のステージの変換ステージStage2は，変換ステージStage1の出力ＯＵＴ０について，さらに下位のデジタル信号ＤＯＵＴ１を求める。変換ステージStage2,3,4の回路構成は，変換ステージStage1と同じであり，それぞれ２ビット（１．５ビット）のデジタル信号を出力する。
【００４３】
各変換ステージの出力ＤＯＵＴ０〜ＤＯＵＴ３は，遅延フリップフロップ２３１〜２３６によりクロックＣＬＫａｄｃに同期して転送され，３クロックサイクル後にデジタル演算部２３７に同時に入力される。デジタル演算部２３７は，それぞれ２ビットのデジタル出力ＤＯＵＴ０〜３を演算して，５ビットのデジタル出力ＤＯを出力する。この演算方法は，１．５ビットＡＤＣにおいて当業者には知られている方法である。
【００４４】
図２のタイミングチャートに示されるとおり，クロックサイクルＣＫ３で初段変換ステージStage1が出力信号ＤＯＵＴ０から信号Ｉ１の最上位のデジタル出力を出力し，図２に図示されていないが，クロックサイクルＣＫ４，５，６で，後段の変換ステージStage2,3,4が出力信号ＤＯＵＴ１〜３から信号Ｉ１の下位のそれぞれ２ビット（厳密には１．５ビット）のデジタル出力を出力する。同様に，クロックサイクルＣＫ４で初段変換ステージStage1が出力信号ＤＯＵＴ０から信号Ｑ１の最上位の２ビット（厳密には１．５ビット）のデジタル出力を出力し，図２に図示されていないが，クロックサイクルＣＫ５，６，７で，後段の変換ステージStage2,3,4が出力信号ＤＯＵＴ１〜３から信号Ｑ１の下位のデジタル出力を出力する。
【００４５】
そして，クロックサイクルＣＫ８，９で，デマルチプレクサ２４が，シリアルに入力された２つの入力信号Ｉ１，Ｑ１に対するデジタル出力ＤＯＡ，ＤＯＢをパラレルに出力する。その後は，２クロックサイクル毎に，入力信号Ｉ２，Ｑ２，Ｉ３，Ｑ３．．．．に対するデジタル出力ＤＯＡ，ＤＯＢを順次パラレルに出力する。
【００４６】
上記の変換ステージStageの回路構成は一例である。例えば，１．５ビットＡＤＣは，１ビットまたは２ビットもしくはｎビットのＡＤＣであってもよい。その場合，ＤＡＣ２４０は，ＡＤＣのデジタル出力ＤＯＵＴからその回路構成に対応したアナログ電圧を生成する。パイプライン型ＡＤＣ２３が、このようなＡＤＣとＤＡＣを有するようにしてもよい。
【００４７】
また，ＡＤＣ２３は，フラッシュ型ＡＤＣであってもよいし，逐次比較型ＡＤＣであってもよい。これらのＡＤＣの場合は，１クロックサイクルでアナログデジタル変換できる回路構成であることが必要である。
【００４８】
図６は，第２の実施の形態におけるＡＤＣ回路の構成図である。図６のＡＤＣ回路１０は，図２の第１の実施の形態におけるＡＤＣ回路と同様に，アナログ入力端子２１Ａ，２１Ｂと，セレクタ２２と，サンプルホールド回路群２６と，共通のＡＤＣ２３と，デマルチプレクサ２４と，タイミング制御回路２５とを有する。ただし，図２のＡＤＣ回路と異なり，図６のＡＤＣ回路では，サンプルホールド回路群２６が，３つのスイッチトキャパシタ回路ＳＣ１，２，３と，それらに共通の差動出力アンプ２８とを有する。
【００４９】
図２のＡＤＣ回路では，サンプルホールド回路群２６が３つのサンプルホールド回路ＳＨ１，２，３を有し，各サンプルホールド回路ＳＨ１，２，３が，スッチトキャパシタ回路と差動出力アンプとを有していた。それに対して，図６のＡＤＣ回路のサンプルホールド回路群２６では，差動出力アンプを共通化している。つまり，３つのサンプルホールド回路において，差動出力アンプによるホールド動作が，各クロックサイクル毎に時分割で行われている。したがって，差動出力アンプを共通化することが可能である。
【００５０】
図７は，図５のＡＤＣ回路のサンプルホールド回路群２６の構成を示す図である。図７のサンプルホールド回路群は，第１，第２，第３のスイッチトキャパシタ回路ＳＣ１，ＳＣ２，ＳＣ３と，それらに共通に設けられた差動出力アンプ２８とを有する。
【００５１】
スイッチトキャパシタ回路ＳＣ１，ＳＣ２，ＳＣ３の構成は，図４に示した構成と同じである。すなわち，スイッチトキャパシタ回路ＳＣ１は，サンプリングキャパシタＣＰ１１，ＣＭ１１と，差動入力信号ＶＩＰ１，ＶＩＭ１の入力端子または差動出力信号ＶＯＰ，ＶＯＭの出力端子のいずれかをサンプリングキャパシタＣＰ１１，ＣＭ１１に接続する第１のスイッチ対ＳＷＰ１，ＳＷＭ１と，サンプリングキャパシタＣＰ１１，ＣＭ１１の電極ＸＰ１，ＸＭ１を基準電圧ＶＣに接続する第２のスイッチＳＷＣ１と，電極ＸＰ１，ＸＭ１を差動出力アンプ２８の入力端子ＺＰ，ＺＭに接続する第３のスイッチ対ＳＷＩＰ１，ＳＷＩＭ１とを有する。残りのスイッチトキャパシタ回路ＳＣ２，ＳＣ３も同じ構成である。
【００５２】
図７には，第１，第２のスイッチトキャパシタ回路ＳＣ１，ＳＣ２がサンプルモードであり，第３のスイッチトキャパシタ回路ＳＣ３がホールドモードになっている。したがって，第１，第２のスイッチトキャパシタ回路ＳＣ１，ＳＣ２では，第１のスイッチＳＷＰ１，ＳＷＭ１，ＳＷＰ２，ＳＷＭ２が，サンプリングキャパシタＣＰ１１，ＣＭ１１，ＣＰ１２，ＣＭ１２の一方の電極を入力信号ＶＩＰ１，ＶＩＭ１，ＶＩＰ２，ＶＩＭ２側に接続し，第２のスイッチＳＷＣ１，ＳＷＣ２が他方の電極を基準電圧ＶＣに接続している。これにより，サンプリングキャパシタＣＰ１１，ＣＭ１１，ＣＰ１２，ＣＭ１２には，アナログ入力信号ＶＩＰ１−ＶＣ，ＶＩＭ１−ＶＣ，ＶＩＰ２０ＶＣ，ＶＩＭ２−ＶＣが印加され，それに対応する電荷が蓄積される。つまり，サンプリングキャパシタはアナログ入力信号をサンプリングする。
【００５３】
一方，第３のスイッチトキャパシタ回路ＳＣ３では，第１のスイッチＳＷＰ１，ＳＷＭ１，ＳＷＰ２，ＳＷＭ２が，サンプリングキャパシタＣＰ１３，ＣＭ１３の一方の電極を出力信号ＶＯＰ，ＶＯＭ側に接続し，他方の電極ＸＰ３，ＸＭ３を差動出力アンプ２８の入力端子ＺＰ，ＺＭ側に接続している。これにより，スイッチトキャパシタ回路ＳＣ３はホールド状態になり，サンプリングキャパシタＣＰ１３，ＣＭ１３がサンプリングしたアナログ入力信号が差動出力アンプ２９により出力される。
【００５４】
図７の状態では，第１，第２のスイッチトキャパシタ回路ＳＣ１，ＳＣ２が，それぞれアナログ入力信号をサンプリングし，第３のスイッチトキャパシタ回路ＳＣ３と差動出力アンプ２８とが，既にサンプリングしていたアナログ入力信号を出力信号ＶＯＰ，ＶＯＭとしてホールドしている。
【００５５】
第２の実施の形態のＡＤＣ回路１０において，ＡＤＣ２３は，例えば，図５に示したＡＤＣと同じ構成である。
【００５６】
図８は，第２の実施の形態におけＡＤＣ回路の動作を示すタイミングチャート図である。図８中には，３つのスイッチトキャパシタ回路ＳＣ１，ＳＣ２，ＳＣ３の動作状態と，ＡＤＣ２３の初段の変換ステージの出力ＤＯＵＴ０のデジタル信号と，デジタル出力信号ＤＯＡ，ＤＯＢとが示されている。
【００５７】
クロックサイクルＣＫ１では，３つのスイッチトキャパシタ回路ＳＣ１，２，３のうち１対のスイッチトキャパシタ回路ＳＣ１，ＳＣ２が，第１，第２のアナログ入力信号Ｉ１，Ｑ１をそれぞれサンプリングする。そして，次のクロックサイクルＣＫ２では，スイッチトキャパシタ回路ＳＣ１がホールド状態になり，それがサンプリングした第１のアナログ入力信号Ｉ１を，差動出力アンプ２８が出力端子ＶＯＰ，ＶＯＭに出力する。この時，スイッチトキャパシタ回路ＳＣ２はサンプリング状態でもなくホールド状態でもなく，３つのスイッチは全てオープン状態になる。そして，ＡＤＣ２３が，差動出力アンプ２８が出力している第１のアナログ入力信号Ｉ１を入力しアナログデジタル変換を開始する。
【００５８】
その結果，次のクロックサイクルＣＫ３で，ＡＤＣ２３の初段回路がデジタル信号Ｉ１を出力する。また，クロックサイクルＣＫ３では，スイッチトキャパシタ回路ＳＣ２がホールド状態になり，それがサンプリングしていた第２のアナログ入力信号Ｑ１を，差動出力アンプ２８が出力端子ＶＯＰ，ＶＯＭに出力する。また，ＡＤＣ２３は，出力されている第２のアナログ入力信号Ｑ１を入力しアナログデジタル変換を開始する。さらに，クロックサイクルＣＫ３では，残りのスイッチトキャパシタ回路ＳＣ３，ＳＣ１が第１，第２のアナログ入力信号Ｉ２，Ｑ２をサンプリングする。つまり，クロックサイクルＣＫ３では，３つのスイッチトキャパシタ回路のうち１つがクロックサイクルＣＫ１でサンプリングしたアナログ入力信号をホールドしている間に，残りの１対のスイッチトキャパシタ回路が新たに第１，第２のアナログ入力信号をサンプリングする。これにより，サンプリング周期が短くなりアナログデジタル変換速度の低下を抑制できる。
【００５９】
次のクロックサイクルＣＫ４では，ＡＤＣ２３の初段回路がデジタル信号Ｑ１を出力する。さらに，クロックサイクルＣＫ４では，第３のスイッチトキャパシタ回路ＳＣ３がクロックサイクルＣＫ３でサンプリングした第１のアナログ入力信号Ｉ２を，差動出力アンプ２８が出力する。これに伴って，ＡＤＣ２３が出力されている第１のアナログ入力信号Ｉ２を入力しアナログデジタル変換を開始する。
【００６０】
クロックサイクルＣＫ５では，上記のクロックサイクルＣＫ３と同様に，ＡＤＣ２３の初段回路がデジタル信号Ｉ２を出力し，スイッチトキャパシタ回路ＳＣ１がホールド状態にされ，差動出力アンプ２８が，第２のアナログ入力信号Ｑ２を出力端子ＶＯＰ，ＶＯＭに出力し，ＡＤＣ２３にアナログデジタル変換を開始させる。さらに，残りのスイッチトキャパシタ回路ＳＣ２，ＳＣ３が第１，第２のアナログ入力信号Ｉ３，Ｑ３をサンプリングする。
【００６１】
クロックサイクルＣＫ６，ＣＫ７は，上記のクロックサイクルＣＫ４，ＣＫ５と同等である。また，クロックサイクルＣＫ８，ＣＫ９も同等である。
【００６２】
この例でも，ＡＤＣ２３が４段のパイプライン構造であり，アナログ入力信号についてアナログデジタル変換を開始してから４クロックサイクル後にデジタル信号を出力する。また，ＡＤＣ２３は，第１，第２のアナログ入力信号Ｉ，Ｑを交互にアナログデジタル変換し，それらに対する第１，第２のデジタル出力信号Ｉ，Ｑを交互に出力する。したがって，クロックサイクルＣＫ８で，クロックサイクルＣＫ１でサンプリングしたアナログ入力信号Ｉ１，Ｑ１に対するデジタル出力信号が，出力信号ＤＯＡ，ＤＯＢとして出力される。さらに，クロックサイクルＣＫ１０で，クロックサイクルＣＫ３でサンプリングしたアナログ入力信号Ｉ２，Ｑ２に対するデジタル出力信号が，出力信号ＤＯＡ，ＤＯＢとして出力される。
【００６３】
以上の通り，奇数クロックサイクルＣＫ１，３，５，７，９で，第１，第２，第３のスイッチトキャパシタ回路ＳＣ１，２，３から順次選択された１対のスイッチトキャパシタ回路が，第１，第２のアナログ入力信号をサンプリングする。また，偶数クロックサイクルＣＫ２，４，６，８，１０で，選択された１対のスイッチトキャパシタ回路の一方が第１のアナログ入力信号をホールドし，偶数クロックサイクルの次のクロックサイクル（奇数クロックサイクル）で選択された１対のスイッチトキャパシタ回路の他方が第２のアナログ入力信号をホールドする。そして，各クロックサイクルで，ＡＤＣ２３が，第１または第２のアナログ入力信号のアナログデジタル変換を順次開始する。スイッチトキャパシタ回路ＳＣを３つ設けたことにより，２クロックサイクル毎に２つのアナログ入力信号をサンプリングすることができ，各クロックサイクルでＡＤＣ２３がサンプリングしたアナログ入力信号についてアナログデジタル変換を開始し，デジタル出力信号を出力することができる。
【００６４】
以上の通り，本実施の形態によれば，ＡＤＣ回路のアナログデジタル変換速度の低下を抑制することができる。
【符号の説明】
【００６５】
１０：ＡＤＣ回路
２３：ＡＤＣ，アナログデジタルコンバータ
ＳＨ１，ＳＨ２，ＳＨ３：第１，第２，第３のサンプルホールド回路
ＶＩＰＡ，ＶＩＭＡ：第１のアナログ入力信号
ＶＩＰＢ，ＶＩＭＢ：第２のアナログ入力信号
ＤＯＡ，ＤＯＢ：第１，第２のデジタル出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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