(57)【要約】【課題】工程を増加することなく、エクステンション領域をゲート端から遠ざけ、実効ゲート長の拡大を図ると同時に、狭ピッチ化に対応する。【解決手段】裾引き状のオフセットサイドウォール６ａをマスクにエクステンション注入を行い、エクステンション領域７を形成し、オフセットサイドウォール６ａ上にソース・ドレイン注入用のサイドウォール９を形成し、ソース・ドレイン領域１０を形成する。【選択図】図１
2011249586.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板を準備する工程と、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングして前記ゲート電極の側壁部に第１のサイドウォールスペーサーを形成する工程と、
前記第１のサイドウォールスペーサーをマスクとして前記半導体基板表面に第２導電型の不純物を低濃度導入する工程と、
前記第１のサイドウォールスペーサーを含む前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングして前記第１のサイドウォールスペーサー上に第２のサイドウォールスペーサーを形成する工程と、
前記第２のサイドウォールスペーサーをマスクとして前記半導体基板表面に第２導電型の不純物を高濃度導入する工程とを有し、
前記第１のサイドウォールスペーサーは、ゲート電極側壁に対して略平行な側面となる第１の位置において第１の幅を有し、前記半導体基板上において前記第１の幅より大きい第２の幅を有する裾引き状に形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のサイドウォールスペーサーは、前記第１の絶縁膜をエッチングする際のプラズマ波長をモニタリングすることにより、半導体基板表面の露出を確認すると共に、露出と同時又は所定時間のオーバーエッチング後にエッチングを終了することで形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のサイドウォールスペーサーをマスクとして前記半導体基板表面に第２導電型の不純物を低濃度導入する工程の後に、前記第１のサイドウォールスペーサーをマスクとして前記半導体基板表面に第１導電型の不純物を導入する工程をさらに有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極材料が、金属材料を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
ゲート長が１５０ｎｍ以下である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくはＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置において、スイッチング素子としてトランジスタ、中でもＭＯＳトランジスタが多用されている。一般に、ＭＯＳトランジスタは、主として半導体基板上にゲート絶縁膜を介して形成したゲート電極と、半導体基板に形成したソース及ドレイン領域を備えた構造を有している。
【０００３】
半導体装置の微細化に伴って、トランジスタのゲート長（Ｌg）が短くなると、短チャネル効果が十分に抑制できていないトランジスタはオフしにくくなり、しきい値電圧（Ｖt）が低下することが知られている。このようなしきい値電圧のゲート長依存性をロールオフ特性（Ｖt−Ｌ  ｒｏｌｌ−ｏｆｆ）という。目標としているゲート長近傍でのしきい値電圧のゲート長依存性が大きいと、ゲート長の加工ばらつきによりトランジスタの特性が大きくばらついてしまう。そこで、しきい値のゲート長依存性が小さくなるように、トランジスタを設計する必要がある。
【０００４】
短チャネル効果抑制には、ゲート絶縁膜厚を薄くする、基板不純物密度を高くする、ソース及びドレイン接合を浅くする、ＬＤＤ構造の採用などの対策が取られている。特にＬＤＤ構造は、トランジスタのソース及びドレイン領域の電気抵抗をあまり犠牲とすることなく、チャネルと接するソース及びドレイン接合を浅くすることができ、ドレインの表面ブレークダウン電圧を上げることで、ホットエレクトロンの発生も抑制でき、チャネル長の短いトランジスタが実現できる。
【０００５】
ＬＤＤ構造では、ゲート電極側壁に薄い絶縁膜からなるオフセットサイドウォールを形成して、浅く低濃度に不純物注入して低濃度不純物領域（エクステンション領域）を形成し、次にオフセットサイドウォールの側壁に厚い絶縁膜からなるサイドウォールを形成し、深く高濃度の不純物注入を行うことでソース及びドレイン領域を形成する。さらに世代が進むと、ゲート長はさらに短くなり、ＬＤＤ構造だけでは十分に短チャネル効果の抑制が困難となる。そこで、チャネル不純物を従来よりも高濃度に導入するハロー領域の形成や、チャネル不純物と同一導電型の不純物をエクステンション領域のチャネル側に導入するポケット領域の形成などが行われている。
【０００６】
従来のポケット領域形成を含むＬＤＤ構造の製造方法について、図面を参照して説明する。
【０００７】
図４は、従来のＬＤＤ構造を有するＭＯＳトランジスタの製造工程を説明する工程断面図である。
【０００８】
まず、素子分離、ウエル（不図示）等の形成されたｐ型半導体基板１上にゲート絶縁膜２、ゲート導電膜３、キャップ絶縁膜４を成膜し、ゲート電極５形状に成形する。ゲート導電膜３には、ポリシリコン膜や金属膜などを単独又は組み合わせて用いることができる。
【０００９】
次に、半導体基板１上に第１の絶縁膜、例えばシリコン酸化膜を成膜した後、エッチバックしてオフセットサイドウォール６ｂをゲート電極５側壁に形成する。次に、ｎ型不純物をオフセットサイドウォール６ｂをマスクとして用いて半導体基板１にイオン注入してエクステンション領域７を形成する(図４（ａ）参照)。続いて、ｐ型不純物を斜め注入などによりイオン注入し、ポケット領域８を形成する(図４（ｂ）参照)。
【００１０】
次に、第２の絶縁膜、例えばシリコン酸化膜を成膜した後、エッチバックしてオフセットサイドウォール６ｂの側壁にサイドウォール９を形成する。サイドウォール９をマスクに半導体基板１に高濃度のｎ型不純物を注入して、ソース及びドレイン領域１０を形成する(図４（ｃ）参照)。
【００１１】
注入した不純物は加熱により活性化されるが、この際、エクステンション用の不純物がゲート電極下に拡散して実効ゲート長Ｌeffが小さくなってしまうという問題がある。これを抑制するためには、（１）オフセットサイドウォール６ｂを厚くして、エクステンション領域をゲート端から遠ざける方法、（２）ポケット領域濃度を高くする方法、（３）エクステンション領域を浅くする方法、などが挙げられる。
【００１２】
（１）の方法は、ゲート間隔に十分な余裕のある場合には有効であるが、昨今の微細化に伴い、ゲート間隔が狭ピッチになるに従い困難となり、また、レイアウトの制限からも厚膜化が困難となる場合もある。
【００１３】
（２）の方法では、単純なポケット領域の高濃度化は、逆短チャネル特性になり易く、また、ドレイン端の電界が高くなるためにホットキャリア劣化が顕著になる問題がある。
【００１４】
（３）の方法は、エクステンション領域を浅くすると寄生抵抗が高くなるため、トランジスタのオン電流が小さくなるという問題がある。
【００１５】
上記（１）の方法で、一旦厚いオフセットサイドウォールを形成してエクステンション領域をゲート端から遠ざけ、オフセットサイドウォールを除去してから、ソース及びドレイン注入用のサイドウォールを形成すれば、狭ピッチ化に対応することもできる。例えば、特許文献１では、狭ピッチ化に対応するため、下層サイドウォールをウエットエッチングでゲート電極下部端に一部残るようにエッチングして、その上に上層サイドウォールを形成することで、サイドウォール厚が厚くなりすぎることを防止している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−１２８５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、特許文献１のような方法では、サイドウォール除去のための工程が増加するという問題がある。また、ポケット領域を形成する場合には、厚膜化したオフセットサイドウォールを介してのイオン注入はゲート下に有効なポケット領域が形成されにくく、オフセットサイドウォール除去後に行うことになる。その場合、ゲートに金属材料を用いる構造では、オフセットサイドウォールを除去してしまうと、ポケット注入のような斜め注入時には、ゲート電極にも注入イオンが衝突することで、金属材料の飛散による金属汚染が懸念される。
【課題を解決するための手段】
【００１８】
本発明の一実施形態によれば、
第１導電型の半導体基板を準備する工程と、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をエッチングして前記ゲート電極の側壁部に第１のサイドウォールスペーサーを形成する工程と、
前記第１のサイドウォールスペーサーをマスクとして前記半導体基板表面に第２導電型の不純物を低濃度導入する工程と、
前記第１のサイドウォールスペーサーを含む前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングして前記第１のサイドウォールスペーサー上に第２のサイドウォールスペーサーを形成する工程と、
前記第２のサイドウォールスペーサーをマスクとして前記半導体基板表面に第２導電型の不純物を高濃度導入する工程とを有し、
前記第１のサイドウォールスペーサーは、ゲート電極側壁に対して略平行な側面となる第１の位置において第１の幅を有し、前記半導体基板上において前記第１の幅より大きい第２の幅を有する裾引き状に形成されていることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
エクステンション注入の位置がゲート端から遠ざかることによって、短チャネル効果が抑制でき、狭ピッチ化にも対応できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態例に係る半導体装置の製造工程を説明する工程断面図である。
【図２】本発明の一実施形態例に係るオフセットサイドウォール形状を説明する部分拡大断面図である。
【図３】本発明の効果を説明するＶｔ−Ｌ  ｒｏｌｌ−ｏｆｆカーブを示すグラフである。
【図４】従来例になる半導体装置の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００２１】
本発明では、エクステンション注入のためのオフセットサイドウォール（第１のサイドウォールスペーサー）を裾引き状に形成し、エクステンション領域をゲート端から遠ざけ、このようなオフセットサイドウォール上にソース及びドレイン注入のためのサイドウォール（第２のサイドウォールスペーサー）を形成しても、サイドウォールの厚みはオフセットサイドウォールの上部の厚みに対する追加分のみで良く、狭ピッチ化に対応できるものである。
【００２２】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれに限定されるものではない。
【００２３】
図１は、本発明の一実施形態例に係る半導体装置の製造工程を説明する工程断面図である。
まず、素子分離、ウエル等（不図示）の形成された第１導電型（ここではｐ型）の半導体基板１上にゲート絶縁膜２、ゲート導電膜３、キャップ絶縁膜４を成膜し、ゲート電極５形状に成形する。ゲート導電膜３には、ポリシリコン膜や金属膜などを単独又は組み合わせて用いることができる。例えば、ポリシリコン上にタングステン（Ｗ）や窒化タングステン（ＷＮ）を形成したポリメタル構造や、ポリシリコン上にタングステンシリサイド（ＷＳｉ）とタングステン（Ｗ）を積層したポリサイド構造などが挙げられる。また、金属材料のみを用いる場合は、比誘電率の高いゲート絶縁膜（High-k膜）上にメタル電極を形成することもできる。キャップ絶縁膜４は、ゲート電極形成時のハードマスクとなるもので、材料としては、シリコン窒化膜などが挙げられる。
【００２４】
次に、ゲート電極５を含む半導体基板１上に第１の絶縁膜６、例えばシリコン酸化膜を成膜する。成膜後の状態を図１（ａ）に示す。その後、第１の絶縁膜６をエッチバックしてオフセットサイドウォール６ａをゲート電極５側壁に形成する。第１の絶縁膜６のエッチバック時にプラズマの波長をモニタすることでエッチング状況を正確にモニタリングすることが可能となる。エッチバック時、基板面露出の検出と同時にエッチングを終了すると、サイドウォール形状は、図１（ｂ）に示すように裾引き状となる。また、第１の絶縁膜のエッチングレートを考慮して、基板面露出の検出後、所定の時間オーバーエッチングを行って、オフセットサイドウォールの下端の幅を減少させても良い。
【００２５】
図２は、本発明に係るオフセットサイドウォール６ａ部分の拡大図であり、破線は第１の絶縁膜６の形成位置を示す。第１の絶縁膜６は半導体基板１上にカバレッジ性の良い成膜方法でコンフォーマルに形成されるが、ゲート電極５側面下端側では角部にやや丸みを帯びて成膜される。これを異方性エッチングでエッチバックすると、基板面が露出した段階では、この丸み部分を反映して裾引き状となる。通常、図４（ａ）に示す垂直形状のオフセットサイドウォール６ｂは、基板面露出後もエッチバックを続けているため、この裾引き形状が残らない。これは、本発明のように基板面露出を検知することなく、経験的見地から基板上の絶縁膜が十分に除去される時間に基づいてエッチング終点を決定しているからである。
【００２６】
本発明に係るオフセットサイドウォール６ａは、ゲート電極側壁に対して略平行な側面を有する第１の絶縁膜からエッチバックして形成するため、オフセットサイドウォール６ａの側面の一部は、その形状が反映されてゲート電極側壁に対して略平行な側面を一部に有する形状となる。なお、この例ではわずかにサイドエッチされる場合を示しているが、エッチング条件によってはサイドエッチがほとんど無いエッチバックも可能である。また、「略平行」とは、成膜時やサイドエッチによる微小な段差やわずかな傾斜などを包含することを意味する。図２に示す例では、基板面上において、ゲート電極下端から裾引き状下端部（Ｓ２）までの第２の幅Ｌ２は、オフセットサイドウォール６ａの側面がゲート電極側壁に対して略平行となる第１の位置Ｓ１における第１の幅Ｌ１の約２倍程度となる。さらに、上述のように所定の時間オーバーエッチングすることで、第２の幅Ｌ２を調整することもできる。この裾引き状のオフセットサイドウォール６ａをマスクとしてイオン注入を行うことにより、エクステンション領域をゲート端から遠ざけることができる。オフセットサイドウォール６ａを形成するための第１の絶縁膜の厚さは、トランジスタのサイズにもよるが、通常１〜２０ｎｍ、好ましくは５〜１５ｎｍ程度とするが、本発明では、第１の幅Ｌ１に対して第２の幅Ｌ２が１．５倍以上となるようにすることが好ましい。このように、本発明ではエクステンション領域をゲート端から遠ざけることで、従来の垂直形状のオフセットサイドウォール６ｂを使用する場合と比較して、実効ゲート長の拡大を図ることができる。
【００２７】
オフセットサイドウォール６ａをマスクにエクステンション領域７のための第２導電型（ここではｎ型）イオンをイオン注入する。この時、オフセットサイドウォール６ａの裾引き状とした下部を注入イオンが突き抜けないエネルギーで注入する。
【００２８】
例えば、注入条件として、以下のものが例示できる。
イオン種：ヒ素、リン、
ドーズ量：１Ｅ１４〜２Ｅ１５  ｃｍ−２、
注入エネルギー：０．５〜１０ｋｅＶ。
【００２９】
次に、図１（ｃ）に示すように、ポケット領域８形成のための第１導電型（ここではｐ型）イオンをイオン注入する。
【００３０】
例えば、注入条件として、以下のものが例示できる。
イオン種  ボロン、ＢＦ２、インジウム
ドーズ量  １Ｅ１２〜５Ｅ１３  ｃｍ−２、
注入エネルギー
Ｂ：５〜１５ｋｅＶ，
ＢＦ２：２０〜５０ｋｅＶ、
インジウム：４０〜１５０ｋｅＶ
注入角度 ０〜４５°。
【００３１】
ポケット領域８を形成する場合、通常、エクステンション領域７形成時よりも注入エネルギーは大きくなる。その結果、オフセットサイドウォール６ａの裾引き状とした下部を注入イオンが突き抜けて半導体基板１に注入されるため、ポケット領域８は、従来構造のオフセットサイドウォール６ｂ（図４（ｂ）参照）を用いた場合とほぼ同等の位置に形成される。この時、ゲート電極側壁はオフセットサイドウォール６ａで覆われているため、ポケット領域形成のためのイオン注入を斜め注入で行ったとしても、ゲート電極表面に直接イオンが衝突することはない。このため、ゲート電極材料として金属材料を使用しても金属汚染の問題は発生しない。
【００３２】
次に、ソース・ドレイン注入のためのサイドウォール９を形成するため、第２の絶縁膜として例えばシリコン酸化膜を１０〜７０ｎｍ厚に成膜し、エッチバックする。第２の絶縁膜は、通常のＣＶＤ法などにより成膜することができ、特にコンフォーマルに形成する必要性はない。サイドウォール９は、オフセットサイドウォール６ａのように裾引き状とする必要はなく、垂直形状に形成される。サイドウォール９をマスクに第２導電型（ここではｎ型）イオンをイオン注入する。ソース・ドレイン形成のためのイオン注入は、エクステンション領域７形成時よりも高濃度に深く注入する。
【００３３】
例えば、注入条件として、以下のものが例示できる。
イオン種：ヒ素、リン、
ドーズ量：１Ｅ１５〜５Ｅ１５  ｃｍ−２、
注入エネルギー：４〜３０ｋｅＶ。
【００３４】
最後に、熱処理により注入イオンを活性化する。なお、ポケット注入後（図１（ｃ））に一旦アニールしても良い。
【００３５】
本発明においては、裾引き状としたオフセットサイドウォール６ａをマスクに、エクステンション領域７形成のためのイオン注入を行うことで、エクステンション領域７をゲート端から遠ざけることができる。この結果、実効ゲート長Ｌeffは、従来の垂直構造のオフセットサイドウォール６ｂを用いる場合と比較して大きくなり、短チャネル効果が抑制される。また、ソース及びドレイン領域形成のためのサイドウォールは、半導体基板上でほぼ垂直形状となるまでエッチバックして形成できることから、オフセットサイドウォール６ａの上部の幅（第１の幅Ｌ１）に対する増加分のみとなり、狭ピッチ化にも対応できる。また、ポケット領域の形成においても、裾引き形状のオフセットサイドウォールを通してイオン注入が可能となり、オフセットサイドウォールの除去工程等が不要となる。さらに、ゲート電極材料として金属材料を使用しても、本発明に係るオフセットサイドウォールはゲート電極側壁を覆っていることから、金属汚染も防止できる。
【００３６】
本発明の効果を検証するため、裾引き状のオフセットサイドウォール６ａを用いた本発明の場合と、垂直形状のオフセットサイドウォール６ｂを用いた従来例の場合（いずれも、第１の絶縁膜の膜厚は同じ１０ｎｍ）との、Ｖｔ−Ｌ  ｒｏｌｌ−ｏｆｆカーブを図３に示す。目標としてゲート長７０ｎｍの場合について説明すると、従来例に対し、本発明を適用した場合は約６０ｍＶのしきい値電圧が向上していることから、しきい値電圧のゲート長依存性が小さく、ばらつきの少ないトランジスタが形成できたものと理解される。ゲート長Ｌが小さくなると、短チャネル効果でＶｔが小さくなる方向に下がっていくが、この下がり方が急峻な場合、トランジスタの作製工程時のＬ変動のばらつきが発生すると、Ｖｔも急激にばらつき、回路動作に悪影響を与える。このため、短チャネル効果を抑制することが重要となる。本発明では、この短チャネル効果を抑制することで、トランジスタのＶｔばらつきを抑制することができる。
【００３７】
本発明は、図３に示すように、ゲート長が１５０ｎｍ以下の場合に特に効果がある。そのため、ゲート長の異なるトランジスタを同時に形成する場合、裾引き状のオフセットサイドウォールをゲート長の小さいトランジスタに適用し、ゲート長の大きなトランジスタには従来同様に垂直形状のオフセットサイドウォールを適用しても良い。但し、このような作り分けは工程数が増加することから、特にオフセットサイドウォールの形状が裾引き状であることにより何らかの不具合がある場合を除いては、同時に形成する全てのトランジスタに適用することが好ましい。
【００３８】
また、上記の例では、第１導電型をｐ型とするトランジスタ形成する場合について例示したが、第１導電型をｎ型とするトランジスタを形成する場合にも適用できる。もちろん、ＣＭＯＳトランジスタにも適用できることはいうまでもない。
【符号の説明】
【００３９】
１  半導体基板
２  ゲート絶縁膜
３  ゲート導電膜
４  キャップ層
５  ゲート電極
６  第１の絶縁膜
６ａ  オフセットサイドウォール（裾引き状）
６ｂ  オフセットサイドウォール（垂直状）
７  エクステンション領域
８  ポケット領域
９  サイドウォール
１０  ソース及びドレイン領域
【図１】
2011249586.tif 000003
【図２】
2011249586.tif 000004
【図３】
2011249586.tif 000005
【図４】
2011249586.tif 000006