(57)【要約】【課題】バーズビーク効果を軽減することのできる、ＳＯＩウェーハ内にトレンチを製造する方法を提供すること。【解決手段】本発明は、基板と、基板上の酸化物層と、酸化物層上の半導体層とを備える多層ウェーハ内にトレンチ構造を製造する方法に関し、本方法は、半導体層および酸化物層を貫通して基板中へ延在するトレンチを形成するステップと、トレンチの内部表面において、半導体層のいくらかの材料が、トレンチの内部表面に露出した酸化物層の部分の一部の上に少なくとも流れるように、形成されたトレンチのアニール処理を行うステップとを含む。【選択図】図１ｃ
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【特許請求の範囲】
【請求項１】
基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層とを備える多層ウェーハ内にトレンチ構造を製造する方法であって、
前記半導体層および前記酸化物層を貫通して前記基板中へ延在するトレンチを形成するステップと、
前記トレンチの内部表面において、前記半導体層のいくらかの材料が、前記トレンチの前記内部表面に露出した前記酸化物層の部分の一部の上に少なくとも流れるように、形成された前記トレンチのアニール処理を行うステップと
を含むことを特徴とする方法。
【請求項２】
前記アニール処理の後で、前記トレンチの洗浄処理を行うステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記洗浄処理は、フッ化水素酸溶液を用いた洗浄、特にフッ化水素酸溶液中への浸漬を含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記アニール処理は、少なくとも１１００℃、詳細には少なくとも１１５０℃、より詳細には少なくとも１２００℃の温度で行われることを特徴とする請求項１から３のいずれかに記載の方法。
【請求項５】
前記アニール処理は、水素および／またはアルゴン雰囲気中で行われることを特徴とする請求項４に記載の方法。
【請求項６】
前記アニール処理は、せいぜい４分間、詳細にはせいぜい３分間、より詳細にはせいぜい２分間行われることを特徴とする請求項４または５に記載の方法。
【請求項７】
前記基板は、シリコン、特に多結晶シリコンを含み、もしくは、シリコン、特に多結晶シリコンからなり、および／または、前記酸化物層は、ＳｉＯ2を含み、および／または、前記半導体層は、シリコン、特に単結晶シリコンを含み、もしくは、シリコン、特に単結晶シリコンからなることを特徴とする請求項１から６のいずれかに記載の方法。
【請求項８】
前記酸化物層の厚さは、５から２０ｎｍまでの範囲であり、および／または、前記半導体層の厚さは、１０から５０ｎｍまでの範囲であることを特徴とする請求項１から７のいずれかに記載の方法。
【請求項９】
前記基板の上に第１の酸化物層を形成し、
別の基板の上に第２の酸化物層を形成し、
ウェーハ転写プロセスの中で前記第１の酸化物層および前記第２の酸化物層を接合し、前記別の基板を除去することによって、前記多層ウェーハを設けるステップをさらに含むことを特徴とする請求項１から８のいずれかに記載の方法。
【請求項１０】
前記アニール処理の後で、特に熱酸化によって、前記トレンチ中に裏地酸化物を形成するステップをさらに含むことを特徴とする請求項１から９のいずれかに記載の方法。
【請求項１１】
前記アニール処理の後で、前記トレンチを絶縁体材料で満たすステップをさらに含むことを特徴とする請求項１から１０のいずれかに記載の方法。
【請求項１２】
半導体デバイスを製造する方法であって、
請求項１から１１のいずれかに従って前記多層ウェーハ中にトレンチ構造を製造するステップと、
前記多層ウェーハの上および部分的にその中にＭＯＳＦＥＴを形成するステップと、
別のデバイスが、前記トレンチ構造によって前記ＭＯＳＦＥＴから隔離されるように、前記多層ウェーハの上および／またはその中に前記別のデバイスを形成するステップと
を含むことを特徴とする方法。
【請求項１３】
前記基板は、バックゲート基板として働くようにドープされ、前記別のデバイスはバックゲート端子を備えることを特徴とする請求項１２に記載の方法。
【請求項１４】
トレンチコンデンサを製造する方法であって、
請求項１から１３のいずれかに従って前記多層ウェーハ中にトレンチ構造を製造するステップと、
前記アニール処理の後で前記トレンチの前記内側表面にノード誘電体を形成するステップと、
前記ノード誘電体の形成後に、前記トレンチ中に導電性材料を満たすステップと
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＣＭＯＳデバイス作製のために設計された多層ウェーハ、特に極薄埋込み酸化物（ＵＴＢＯＸ）ウェーハの製造に関する。本発明は、より詳細には、個々のＭＯＳＦＥＴの電気的絶縁を目的としたシャロートレンチ分離（ＳＴＩ）モジュールの製造に関する。
【背景技術】
【０００２】
薄い埋込み酸化物層または極薄埋込み酸化物（ＵＴＢＯＸ）上のシリコンには、閾値電圧のばらつきが小さいという有利な特徴があるので、現在および未来のＣＭＯＳ技術で関心が高まっている。特に、完全空乏ＣＭＯＳ技術は、高速度で動作する低電圧低電力回路を可能にする。その上、完全空乏ＳＯＩデバイスは、短チャネル効果（ＳＣＥ）の軽減を可能にする最も有望な候補と考えられている。
【０００３】
シリコンオン・イン・シュレータ（ＳＯＩ）ウェーハ、特にＵＴＢＯＸウェーハは、高性能ＭＯＳＦＥＴおよびＣＭＯＳ技術の基盤である。ＳＣＥの制御は主に、絶縁体すなわち埋込み酸化物（ＢＯＸ）層の上に形成された活性シリコン層が薄いことによって容易になる。ソースとドレインとの間のカップリング効果を減少させるために、さらに未来の技術のための薄膜デバイスのスケーラビリティの観点から、非常に薄いＢＯＸ層を供給することが必須である。閾値電圧の制御も、ＢＯＸ層の厚さに依存する。ＢＯＸ層の下の基板に適切にインプランテーションを行うことによって、バックバイアスによる閾値電圧の正確な調節が可能になる。
【０００４】
ＳＯＩデバイス、特にＣＭＯＳデバイスの製造において、通常、例えば個々のＭＯＳＦＥＴを互いに電気的に分離するためにトレンチが形成されなければならない。形成されたトレンチは、洗浄し、僅かに酸化し、その後、裏地酸化物（ｏｘｉｄｅ  ｌｉｎｅｒ）および裏地酸化物上の何らかの絶縁体材料で満たすことができ、それによって、シャロートレンチ分離（ＳＴＩ）構造が形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、そのようなトレンチ構造、例えばＳＴＩの製造において、いわゆるバーズビーク効果（Ｂｉｒｄ’ｓ  Ｂｅａｋ  Ｅｆｆｅｃｔ）の形で問題が起こる。ＳＯＩウェーハ中にトレンチを形成する文脈においては、バーズビーク効果は、トレンチの縁に近い部分でＢＯＸ層の厚さが増加することにより特徴付けられる。バーズビーク効果形成の一因は、例えば、通常フッ化水素酸浸漬を含む洗浄プロセス中のＢＯＸ層のいくらかのアンダーエッチングと関連づけることができる。別の原因は、例えば、薄いシリコン層が酸化物層、例えばＳｉＯ2層で覆われ、同じ種類の酸化物層で同じく覆われた基板に転写される酸化物・酸化物接合によりＳＯＩウェーハが製造される場合に、ＢＯＸ層内の完全には閉ざされていない接合界面の横方向酸化に認めることができる。
【０００６】
したがって、バーズビーク効果を軽減する、トレンチおよび対応する分離構造を形成する改善された方法が必要とされている。
【課題を解決するための手段】
【０００７】
本発明は、上述の要求に対処し、基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層とを備える多層ウェーハ内にトレンチ構造を製造する方法を提供し、本方法は、前記半導体層および前記酸化物層（ＢＯＸ層）を貫通して前記基板中へ延在するトレンチを形成するステップと、前記トレンチの内部表面において、前記半導体層のいくらかの材料が、前記トレンチの前記内部表面に露出した前記酸化物層の部分の一部の上に少なくとも流れるように、形成された前記トレンチのアニール処理を行うステップとを含む。
【０００８】
特に、前記基板はシリコン基板とすることができ、前記酸化物層はシリコン（二）酸化物層（ＳｉＯ2）とすることができ、前記半導体層はシリコン層、例えば単結晶シリコン層である。
【０００９】
熱アニールのステップによって、形成されたトレンチに基づいたその後の製造ステップ中のバーズビーク効果を効果的に軽減することができる。トレンチ中に露出した酸化物の上を流れる半導体材料は、その後の洗浄プロセスにおいて半導体層のアンダーエッチングを防ぎ、さらに、例えば裏地酸化物をトレンチの内部表面に形成するときに前に露出された酸化物層の意図されない横方向酸化を防ぐ。
【００１０】
一実施形態によれば、アニール処理後にトレンチの洗浄処理が行われる。洗浄処理は、フッ化水素酸溶液を用いた洗浄、特にフッ化水素酸溶液中への浸漬を含んでもよい。熱アニーリングによって露出された酸化物表面の上を流れた半導体層の材料による保護コーティングのために、フッ化水素酸溶液による半導体層のアンダーエッチングが起きない。
【００１１】
熱アニールおよび洗浄処理の後で、トレンチ内に裏地酸化物を形成してもよい。裏地酸化物は、トレンチを含むウェーハを熱酸化することによって形成してもよい。形成された酸化物の厚さは、ＢＯＸ層の上に流れた半導体材料を使い果たすのに十分でなければならず、そうすることによって、ＢＯＸ層の下のシリコン基板とＳｉ最上層の電気的短絡／接続を防ぐ。本方法は、さらに、アニール処理の後および裏地酸化物形成後に、トレンチを絶縁体材料で満たすことを含んでもよい。
【００１２】
アニール処理は、例えば、少なくとも１１００℃、詳細には少なくとも１１５０℃、より詳細には少なくとも１２００℃の温度で行われる。その上、アニール処理は、水素および／またはアルゴン雰囲気中で行うことができる。熱アニール処理は、やや短時間、例えば、せいぜい４分間、詳細にはせいぜい３分間、より詳細にはせいぜい２分間行うことができる。
【００１３】
本発明による方法の上述の例では、ＢＯＸ層の厚さは、５から２０ｎｍまでの範囲とすることができ、ＵＴＢＯＸウェーハの半導体最上層の厚さは、１０から５０ｎｍまでの範囲とすることができる。したがって、トレンチは、非常に薄いＢＯＸ層と、半導体デバイス、例えばＳＯＩ  ＣＭＯＳデバイスの活性層として働くことを意図された薄いシリコン層とを備えるＵＴＢＯＸウェーハ内に形成することができる。バーズビーク効果は、特に、薄いＢＯＸ層の場合に問題であるので、熱アニールプロセスの本発明による提供によって、約２から２０ｎｍまでのそのような薄いＢＯＸ層に関してもバーズビーク効果を効果的に抑制できることは、注目されるべきである。
【００１４】
その上、上述の例における多層ウェーハは、前記基板の上に第１の酸化物層を形成し、別の基板の上に第２の酸化物層を形成し、ウェーハ転写プロセスの中で前記第１の酸化物層および前記第２の酸化物層を接合し（それによって、前記基板と前記半導体層とで挟まれた酸化物層であるＢＯＸ層を形成し）、前記別の基板を除去することによって提供することができる。
【００１５】
注目されることであるが、多層がこのようにして提供される場合、本発明の熱アニールステップは、有利なことに、界面の完全密閉という意味で（ウェーハのＢＯＸ層を形成する）第１と第２の酸化物層の接合界面の強化を引き起こし、それによって均質なＢＯＸ層をもたらす。ＢＯＸ層のこのように実現された均質性により、熱酸化で裏地酸化物をトレンチの内部表面に形成するとき横方向酸化によって生じるバーズビーク効果をかなり抑制することができる。
【００１６】
また、本発明は、半導体デバイスを製造する方法を提供し、本方法は、上述の例の１つに従って多層ウェーハ中にトレンチ（構造）を製造するステップと、前記多層ウェーハの上および部分的にその中にＭＯＳＦＥＴを形成するステップと、別のデバイスが前記トレンチ（構造）によって前記ＭＯＳＦＥＴから隔離されるように、前記多層ウェーハの上および／またはその中に前記別のデバイスを形成するステップとを含む。
【００１７】
特に、この方法では、前記基板は、バックゲート基板として働くようにドープされていてもよく、前記別のデバイスは、バックゲートバイアス用のバックゲート端子を備えていてもよい。
【００１８】
さらに、本発明は、トレンチコンデンサを製造する方法も提供し、本方法は、上述の例の１つに従って多層ウェーハ中にトレンチ構造を製造するステップと、アニール処理の後で前記トレンチの内側表面にノード誘電体を形成するステップと、前記ノード誘電体の形成後に、前記トレンチ内に導電性材料を満たすステップとを含む。
【００１９】
一方の電極は、トレンチの中に満たされた導電性材料によって形成し、他方の電極は、（ドープ多結晶シリコン）基板によって形成することができる。
【００２０】
本発明の追加の特徴および利点を、図面を参照して説明する。説明では、本発明の好ましい実施形態を例示することを意図した添付図面を参照する。そのような実施形態が本発明の全範囲を表すのではないことを理解されたい。
【図面の簡単な説明】
【００２１】
【図１ａ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図１ｂ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図１ｃ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図１ｄ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図１ｅ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図１ｆ】本発明に従ってＳＴＩをＳＯＩウェーハ内に製造する方法の例を示す図である。
【図２】本発明の例に従った極薄ＢＯＸ上シリコンデバイスの一部を示す図である。
【発明を実施するための形態】
【００２２】
下記では、トレンチ構造を多層ウェーハ内に形成する本発明による方法の例が説明される。図１ａに示されるようなウェーハが設けられる。多層ウェーハは、基板１と、第１の層２と、第２の層３とを備える。この例によれば、多層ウェーハはＳＯＩウェーハであり、すなわち、基板１はシリコン基板１、第１の層２は酸化物層（ＢＯＸ層）、第２の層３はシリコン層３である。図１ａに示された多層ウェーハは、当技術分野で知られている何らかのウェーハ転写（ｗａｆｅｒ  ｔｒａｎｓｆｅｒ）技術によって得ることができる。例えば、シリコン層３は、ドナー（ｄｏｎｏｒ）基板上に成長させることができ、その後で、このシリコン層３の上にシリコン（二）酸化物層が形成される。他方で、シリコン（二）酸化物層が基板１上に形成される。ウェーハ転写プロセス中に、シリコン層３上に形成された酸化物層と基板１上に形成された酸化物層とが互いに接合され、それから、ドナー基板が除去されて、基板１と、酸化物層２と、シリコン層３とを備えるウェーハが残る。
【００２３】
図１ａに示されたウェーハに、図１ｂに示されるように、シリコン層３および酸化物層２を貫通して基板１中へ延在するトレンチ４が形成される。トレンチの形成は、マスク層例えば窒化物マスク層をシリコン層３の上に、さらにこのマスク層の上にフォトレジスト（図示せず）を形成することによって容易にすることができる。パターニング後に、トレンチ４をエッチングすることができ、それからマスク層およびフォトレジストが除去される。
【００２４】
多層ウェーハ内にトレンチ４を形成した後で、高速熱アニールプロセス１００が行われる（図１ｃ参照）。このために、ウェーハ（トレンチ）は、せいぜい４分間、例えばせいぜい２または３分間、少なくとも１１００℃、例えば１１５０℃、特に１２００℃または１２５０℃以上の温度の、例えば水素および／またはアルゴンでつくられたアニール雰囲気に晒される。高速熱アニールプロセス１００は、トレンチ４の内側表面においてシリコン層３のシリコンのいくらかの流れを引き起こし、その流れるシリコンがトレンチ４の内部表面に露出された酸化物層２の部分を少なくとも部分的に覆う。それによって、その後の製造手順中におけるバーズビーク効果が抑制される。
【００２５】
次に、トレンチ４は、図１ｄに示されるように、フッ化水素酸溶液によって洗浄２００される。例えば、ウェーハおよびトレンチ４を浸漬洗浄するために１０％から２０％までのフッ化水素酸溶液が使用してもよい。シリコン層３のアンダーエッチングは、前に行われたアニール処理１００によって効果的に防がれる。洗浄プロセス２００の後で、トレンチ４の内部表面に裏地酸化物５が形成される（図１ｅ参照）。裏地酸化物５は、例えば、特にＯ2／Ｈ2またはＯ2／Ｈ2／ＨＣｌまたはＯ2／ＨＣｌを含む酸素雰囲気中で、および／または８００℃から１０００℃までの温度で、熱酸化によって形成することができる。
【００２６】
ここでも、上述のウェーハ転写で結果として生じることがある酸化物層２内の不完全に閉ざされた酸化物−酸化物界面の横方向酸化によって引き起こされるかもしれないバーズビーク効果は、前に行われたアニール処理１００によって抑制される。
【００２７】
示された例によれば、トレンチは、何らかの絶縁体材料６、例えば何らかの窒化物または酸化物材料で満たされて、ＳＴＩの形成が完成する（図１ｆ参照）。そのようなＳＴＩによって、例えば、異なる個々のＭＯＳＦＥＴを互いに隔離することができる。隔離されたＭＯＳＦＥＴは、異なる伝導型であってもよいし、ＣＭＯＳデバイスの一部であってもよい。
【００２８】
図１ｃおよび１ｄに示されたトレンチ構造を形成する上述のやり方は、また、トレンチコンデンサの形成、および、特にそのようなトレンチコンデンサを備えるメモリセル、例えばＳＯＩ上のＤＲＡＭセルの形成に使用することができる。この目的のために、図１ｃまたは１ｄに示されたトレンチ４の内部表面に、例えばシリコン窒化物またはシリコン酸化物のノード誘電体が形成され、その後で、トレンチ４は、導電性材料、例えば銅、ニッケルなどの金属またはｎ＋ドープ多結晶シリコンで満たされる。そのようなトレンチコンデンサは、同じく多層ウェーハ上および部分的にその中に形成されたアクセストランジスタに接続することができる。
【００２９】
図２に、トレンチ構造、特にＳＴＩを製造する本発明による方法の他の応用が例示されている。図示の例では、ゲート電極７および側壁スペーサ８を備えるＭＯＳＦＥＴ１０を含むＵＴＢＯＸ上シリコンデバイスが示されている。活性シリコン層３の中には、チャネル領域９がゲート電極７の下に形成されている。ソース／ドレイン領域は、シリコン層３中にチャネル領域に隣接して形成されている。シリコン層３の下には、多結晶シリコン基板１上に形成された超薄ＢＯＸ層２がある。ＭＯＳＦＥＴ１０の活性領域の下の基板１は、バックゲート基板として機能するように適切にドープされている。その上、図示のデバイスは、ＳＴＩ６間に配置されたバックゲート端子１１を備える。もう１つのＳＴＩ６が、示された活性領域の右手側を制限する。シリサイド領域を側壁スペーサ８に隣接して形成してもよく、またゲート電極が少なくとも部分的にシリサイド化されることが好ましい場合があることに留意されたい。
【００３０】
図２に示された例では、本発明に従って製造されたＳＴＩ、すなわち図１ｃを参照して説明されたように熱アニールを含むプロセスステップによって形成されたＳＴＩを実現し、それによって、完成されたＵＴＢＯＸ上シリコン（ＣＭＯＳ）デバイスの性能の重大な劣化をもたらすかもしれないバーズビーク効果を防ぐことが特に有利である。
【００３１】
前述のすべての実施形態に限定の意図はなく、本発明の特徴および利点を例示する例として位置づけられる。上述の特徴のいくつか又はすべては、異なる形で組み合わせることもできることを理解されたい。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図２】
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