(57)【要約】【課題】信号の信号レベルを増幅するに際し、十分な利得を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することができるＣＭＯＳオペアンプ、及びセンサ装置を提供することを目的とする。【解決手段】第１ＭＯＳＦＥＴＱ１及びＱ２が配置されており、互いに信号レベルが異なる２種類の信号の入力を受け付ける信号入力部１０と、第２ＭＯＳＦＥＴＱ４〜Ｑ１１が配置されており、信号入力部１０により受け付けられた２種類の信号の差分を増幅して出力する信号出力部１１と、を備える。第１ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜の厚さは、第２ＭＯＳＦＥＴＱ４〜Ｑ１１のゲート酸化膜の厚さよりも小さく、第２ＭＯＳＦＥＴＱ４〜Ｑ１１のゲート酸化膜の厚さは、基準厚さを超える厚さとされており、基準厚さは、第２ＭＯＳＦＥＴＱ４〜Ｑ１１が予め設定された利得を得ることができる基準電圧値のゲート電圧に耐える厚さとされている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１ＭＯＳＦＥＴが配置されており、信号の入力を受け付ける信号入力部と、
第２ＭＯＳＦＥＴが配置されており、前記信号入力部により受け付けられた信号を増幅して出力する信号出力部と、
を備えており、
前記第１ＭＯＳＦＥＴのゲート酸化膜の厚さは、前記第２ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さく、
前記第２ＭＯＳＦＥＴのゲート酸化膜の厚さは、基準厚さを超える厚さとされており、
前記基準厚さは、前記第２ＭＯＳＦＥＴが予め設定された利得を得ることができる基準電圧値のゲート電圧に耐える厚さとされている
ことを特徴とするＣＭＯＳオペアンプ。
【請求項２】
前記第１ＭＯＳＦＥＴのドレインと前記信号出力部との間には、前記第１ＭＯＳＦＥＴにより受け付けられた信号を前記信号出力部へ出力するための信号経路が接続されており、
前記信号経路の電圧レベルを、予め設定された第１閾値を超えない範囲内に制限するための電圧制限部が設けられている
ことを特徴とする請求項１に記載のＣＭＯＳオペアンプ。
【請求項３】
前記電圧制限部は、
前記信号経路において電圧降下を発生させることにより、前記信号経路の電圧レベルを、前記第１閾値を超えない範囲内に制限するクランプダイオードで構成されている
ことを特徴とする請求項２に記載のＣＭＯＳオペアンプ。
【請求項４】
前記信号出力部を駆動させるための駆動電圧源とグランドとの間で、複数の前記第２ＭＯＳＦＥＴのドレイン−ソースが互いに直列に接続されており、
前記信号経路の電圧レベルは、前記駆動電圧源による駆動電圧の電圧レベルが前記各第２ＭＯＳＦＥＴにより分圧された電圧レベルであり、前記各第２ＭＯＳＦＥＴのソース−ドレイン間電圧が制御されることにより制御され、
前記電圧制限部は、
前記信号経路の電圧レベルが前記第１閾値を超えているか否かを判断して、当該信号経路の電圧レベルが前記第１閾値を超えていると判断したときには、前記各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルを制御することにより、当該第２ＭＯＳＦＥＴのソース−ドレイン間電圧を制御して、前記信号経路の電圧レベルを、前記第１閾値を超えない範囲内に制限する第１バイアス電圧制御部で構成されている
ことを特徴とする請求項２に記載のＣＭＯＳオペアンプ。
【請求項５】
前記第２ＭＯＳＦＥＴは複数配置されており、
前記複数の第２ＭＯＳＦＥＴとして、前記信号出力部を接地させるための接地用ＭＯＳＦＥＴと、前記信号入力部により受け付けられた信号を増幅するための増幅用ＭＯＳＦＥＴと、前記信号出力部を駆動させるための駆動電圧源に接続するための電圧源接続用ＭＯＳＦＥＴと、が配置されており、
前記電圧源接続用ＭＯＳＦＥＴ、及び、前記接地用ＭＯＳＦＥＴのゲート酸化膜の厚さは、前記増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さい
ことを特徴とする請求項１に記載のＣＭＯＳオペアンプ。
【請求項６】
前記電圧源接続用ＭＯＳＦＥＴ、及び、前記接地用ＭＯＳＦＥＴのドレインの電圧レベルが予め設定された第１閾値を超えているか否かを判断し、前記ドレインの電圧レベルが前記第１閾値を超えていると判断したときには、前記電圧源接続用ＭＯＳＦＥＴ及び前記接地用ＭＯＳＦＥＴに印加されるバイアス電圧を制御することにより、前記ドレインの電圧レベルを、前記第１閾値を超えない範囲内に制限する第２バイアス電圧制御部をさらに備える
ことを特徴とする請求項５に記載のＣＭＯＳオペアンプ。
【請求項７】
前記信号出力部を駆動させるための駆動電圧源とグランドとの間で、複数の前記第２ＭＯＳＦＥＴのドレイン−ソースが互いに直列に接続されており、
前記信号経路の電圧レベルは、前記駆動電圧源による駆動電圧の電圧レベルが前記各第２ＭＯＳＦＥＴにより分圧された電圧レベルであり、前記各第２ＭＯＳＦＥＴのソース−ドレイン間電圧が制御されることにより制御され、
前記電圧制限部は、
前記各第２ＭＯＳＦＥＴのゲートに印加されて当該第２ＭＯＳＦＥＴのソース−ドレイン間電圧を定めるバイアス電圧の電圧レベルが、予め設定された第２閾値を超えているか否かを判断して、当該バイアス電圧の電圧レベルが前記第２閾値を超えていると判断したときには、当該バイアス電圧の電圧レベルを制御して、当該バイアス電圧の電圧レベルが前記第２閾値を超えない範囲内に制限する第３バイアス電圧制御部で構成されており、
前記第２閾値は、前記各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルが前記第２閾値を超えないときに前記信号経路の電圧レベルを前記第１閾値を超えない範囲内に制限できる閾値とされている
ことを特徴とする請求項２に記載のＣＭＯＳオペアンプ。
【請求項８】
前記第３バイアス電圧制御部は、
前記各第２ＭＯＳＦＥＴのゲートへの前記バイアス電圧の印加が開始されてから予め設定された期間内に、前記各第２ＭＯＳＦＥＴに印加されている前記バイアス電圧の電圧レベルが前記第２閾値を超えているか否かを判断して、当該バイアス電圧の電圧レベルが前記第２閾値を超えていると判断したときには、当該バイアス電圧の電圧レベルを制御して、当該バイアス電圧の電圧レベルが前記第２閾値を超えない範囲内に制限する
ことを特徴とする請求項７に記載のＣＭＯＳオペアンプ。
【請求項９】
物理量を検出して当該物理量を表す信号を出力するセンサ部と、
請求項１乃至請求項８のいずれか一項に記載のＣＭＯＳオペアンプと、
を備えることを特徴とするセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサにより検出された物理量を表す信号の入力を受け付けて、当該信号の信号レベルを増幅する処理を行うＣＭＯＳオペアンプ、及び、センサ装置に関するものである。
【背景技術】
【０００２】
従来から、物理量を検出して当該物理量を表す信号を生成するセンサ部と、センサ部から出力された信号の信号レベルを増幅する処理を行う信号処理回路とを備えたセンサ装置が知られている（例えば、特許文献１参照）。
【０００３】
そして、信号処理回路としてＣＭＯＳオペアンプが存在する。この種のＣＭＯＳオペアンプは、低電源電圧で駆動することができ、かつ消費電力が小さく、さらに、低電源電圧で駆動しても十分な利得を得ることができるため、近時、急速に普及してきている。この種のＣＭＯＳオペアンプは、複数のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−６５８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、センサ部から出力された信号の信号レベルをＣＭＯＳオペアンプにより増幅するに際し、当該信号にノイズ成分が混入することがある。この場合、ノイズ成分により、増幅された信号におけるＳ／Ｎ比が悪化する。
【０００６】
ノイズ成分としては、例えば、サーマルノイズやフリッカノイズ（いわゆる１／ｆノイズ）が良く知られている。従来から、特許文献１を含めて、これらのノイズを低減する種々の方策が採られてきた。
【０００７】
しかしながら、複数のＭＯＳＦＥＴが配置されて構成されたＣＭＯＳオペアンプでは、当該ＣＭＯＳオペアンプが十分な利得を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することは、以下に示す理由により困難である。
【０００８】
ＣＭＯＳオペアンプにおいて、各ＭＯＳＦＥＴに起因するサーマルノイズは以下の式（１）で表すことができ、各ＭＯＳＦＥＴに起因するフリッカノイズは以下の式（２）で表すことができる。
【０００９】
（Ｖｎ，ｔｈｅｒｍａｌ）２＝（８ＫＴ）／（３ｇｍ）・・・（１）
但し、（Ｖｎ，ｔｈｅｒｍａｌ）はサーマルノイズの電圧レベル、Ｋはボルツマン定数、Ｔは絶対温度、ｇｍは各ＭＯＳＦＥＴのトランスコンダクタンス（利得）、をそれぞれ示す。
【００１０】
（Ｖｎ，１／ｆ）２＝｛（Ｋｆ）／（ＷＬＣｏｘｆ）｝・・・（２）
但し、（Ｖｎ，１／ｆ）はフリッカノイズの電圧レベル、Ｋｆは比例定数、Ｗは各ＭＯＳＦＥＴのチャネル幅、Ｌは各ＭＯＳＦＥＴのチャネル長、Ｃｏｘは各ＭＯＳＦＥＴのゲート酸化膜の容量、fは各ＭＯＳＦＥＴの周波数帯域をそれぞれ示す。
【００１１】
式（１）からは、各ＭＯＳＦＥＴのトランスコンダクタンス（利得）ｇｍを大きくすれば当該ＭＯＳＦＥＴに起因するサーマルノイズを適切に低減できることが判る。しかしながら、後述するように、各ＭＯＳＦＥＴに起因するフリッカノイズを低減するためにゲート酸化膜の厚さを小さくすると、当該ＭＯＳＦＥＴの耐圧レベルが小さくなるため、当該ＭＯＳＦＥＴのゲート電圧を小さくする必要がある。この場合、各ＭＯＳＦＥＴは飽和しやすくなるため、サーマルノイズを適切に低減することができるようなトランスコンダクタンス（利得）ｇｍを得ることができない。
【００１２】
式（２）からは、各ＭＯＳＦＥＴのチャネル幅Ｗ或いはチャネル長Ｌを大きくすれば、当該ＭＯＳＦＥＴのフリッカノイズを適切に低減できることが判る。しかしながら、この場合、各ＭＯＳＦＥＴのゲート酸化膜の表面面積が大きくなるため、各ＭＯＳＦＥＴのサイズが大きくなる。その結果、ＣＭＯＳオペアンプ全体のサイズが大きくなる。
【００１３】
そして、各ＭＯＳＦＥＴのゲート酸化膜の容量Ｃｏｘは、以下の式（３）の形で表すことができる。
Ｃｏｘ＝εＳ／ｄ・・・（３）
但し、εはゲート酸化膜の誘電率、Ｓはゲート酸化膜の表面面積、ｄはゲート酸化膜の厚さをそれぞれ示す。
【００１４】
ここにおいて、ゲート酸化膜の表面面積Ｓは、ＭＯＳＦＥＴのチャネル幅Ｗとチャネル長Ｌとの積（Ｗ×Ｌ）で表すことができるから、式（３）において、ＳをＷＬに置き換えると、以下の式（４）が得られる。
【００１５】
Ｃｏｘ＝εＷＬ／ｄ・・・（４）
式（４）からは、ゲート酸化膜の厚さを小さくすれば、ゲート酸化膜の容量が大きくなることが判る。そして、式（２）からは、ゲート酸化膜の容量が大きくなれば、各ＭＯＳＦＥＴに起因するフリッカノイズの電圧レベルを適切に低減できることが判る。
【００１６】
これにより、各ＭＯＳＦＥＴのゲート酸化膜の厚さを小さくすれば、当該ＭＯＳＦＥＴに起因するフリッカノイズを適切に低減できることが判る。
【００１７】
しかしながら、各ＭＯＳＦＥＴのゲート酸化膜の厚さを小さくすると、当該ＭＯＳＦＥＴの耐圧レベルが小さくなるため、当該ＭＯＳＦＥＴのゲート電圧を小さくする必要がある。この場合、当該ＭＯＳＦＥＴが飽和しやすくなるため、十分なトランスコンダクタンス（利得）を得ることができない。そのため、各ＭＯＳＦＥＴのゲート酸化膜の厚さを小さくしたときには、フリッカノイズを低減できてもサーマルノイズを適切に低減するのに十分なトランスコンダクタンス（利得）を得ることができない。
【００１８】
本発明は上記事情に鑑みて為されたものであって、信号の信号レベルを増幅するに際し、十分なトランスコンダクタンス（利得）を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することができるＣＭＯＳオペアンプ、及びセンサ装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の一局面に係るＣＭＯＳオペアンプは、第１ＭＯＳＦＥＴが配置されており、信号の入力を受け付ける信号入力部と、第２ＭＯＳＦＥＴが配置されており、前記信号入力部により受け付けられた信号を増幅して出力する信号出力部と、を備えており、前記第１ＭＯＳＦＥＴのゲート酸化膜の厚さは、前記第２ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さく、前記第２ＭＯＳＦＥＴのゲート酸化膜の厚さは、基準厚さを超える厚さとされており、前記基準厚さは、前記第２ＭＯＳＦＥＴが予め設定された利得を得ることができる基準電圧値のゲート電圧に耐える厚さとされていることを特徴とする（請求項１）。
【００２０】
この構成によれば、入力段に配置されている第１ＭＯＳＦＥＴのゲート酸化膜の厚さは、出力段に配置されている第２ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さい。
【００２１】
これにより、入力段に配置されている第１ＭＯＳＦＥＴに起因するフリッカノイズを低減させることができるため、出力段の各ＭＯＳＦＥＴの耐圧レベルを維持しつつ、ＣＭＯＳオペアンプに配置されている全てのＭＯＳＦＥＴのゲート酸化膜の厚さを等しくする場合と比べてフリッカノイズを低減させることができる。
【００２２】
また、第２ＭＯＳＦＥＴのゲート酸化膜の厚さは、予め設定された基準厚さを超える厚さとされており、基準厚さは、前記第２ＭＯＳＦＥＴが予め設定された利得を得ることができる基準電圧値のゲート電圧に耐える厚さとされている。
【００２３】
これにより、第２ＭＯＳＦＥＴは、基準電圧値のゲート電圧に耐える耐圧レベルを有することができるため、当該第２ＭＯＳＦＥＴのゲート酸化膜を破壊せずに基準電圧値のゲート電圧を当該第２ＭＯＳＦＥＴに印加することができる。
【００２４】
そのため、第２ＭＯＳＦＥＴの出力を飽和させずに当該第２ＭＯＳＦＥＴに十分なトランスコンダクタンス（利得）を持たせることができる。
【００２５】
これにより、第２ＭＯＳＦＥＴにおいて十分なトランスコンダクタンス（利得）が得られるため、サーマルノイズを適切に低減することができる。
【００２６】
以上により、この構成によれば、信号の信号レベルを増幅するに際し、十分な利得を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することができる。
【００２７】
上記構成において、前記第１ＭＯＳＦＥＴのドレインと前記信号出力部との間には、前記第１ＭＯＳＦＥＴにより受け付けられた信号を前記信号出力部へ出力するための信号経路が接続されており、前記信号経路の電圧レベルを、予め設定された第１閾値を超えない範囲内に制限するための電圧制限部が設けられていることが好ましい（請求項２）。
【００２８】
この構成によれば、各第１ＭＯＳＦＥＴのドレインと信号出力部との間に接続されている信号経路の電圧レベルを、予め設定された第１閾値を超えない範囲内に制限するための電圧制限部が設けられている。
【００２９】
これにより、ゲート酸化膜を薄くしてフリッカノイズを低減したために耐圧レベルが小さくなった各第１ＭＯＳＦＥＴのゲート酸化膜が破壊することを適切に防止することができる。
【００３０】
上記構成において、前記電圧制限部は、前記信号経路において電圧降下を発生させることにより、前記信号経路の電圧レベルを、前記第１閾値を超えない範囲内に制限するクランプダイオードで構成されていることが好ましい（請求項３）。
【００３１】
この構成によれば、電圧制限部がクランプダイオードで構成されているため、電圧制限部を安価且つ簡易に構成することができる。
【００３２】
上記構成において、前記信号出力部を駆動させるための駆動電圧源とグランドとの間で、複数の前記第２ＭＯＳＦＥＴのドレイン−ソースが互いに直列に接続されており、前記信号経路の電圧レベルは、前記駆動電圧源による駆動電圧の電圧レベルが前記各第２ＭＯＳＦＥＴにより分圧された電圧レベルであり、前記各第２ＭＯＳＦＥＴのソース−ドレイン間電圧が制御されることにより制御され、前記電圧制限部は、前記信号経路の電圧レベルが前記第１閾値を超えているか否かを判断して、当該信号経路の電圧レベルが前記第１閾値を超えていると判断したときには、前記各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルを制御することにより、当該第２ＭＯＳＦＥＴのソース−ドレイン間電圧を制御して、前記信号経路の電圧レベルを、前記第１閾値を超えない範囲内に制限する第１バイアス電圧制御部で構成されていることが好ましい（請求項４）。
【００３３】
この構成によれば、各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルを制御することにより、当該第２ＭＯＳＦＥＴのソース−ドレイン間電圧を制御して、信号経路の電圧レベルを、当該電圧レベルが第１閾値を超えない範囲内に制限する。これにより、信号経路の電圧レベルを制限する構成を具現化することができる。
【００３４】
上記構成において、前記第２ＭＯＳＦＥＴは複数配置されており、前記複数の前記第２ＭＯＳＦＥＴとして、前記信号出力部を接地させるための接地用ＭＯＳＦＥＴと、前記信号入力部により受け付けられた信号を増幅するための増幅用ＭＯＳＦＥＴと、前記信号出力部を駆動させるための駆動電圧源に接続するための電圧源接続用ＭＯＳＦＥＴと、が配置されており、前記電圧源接続用ＭＯＳＦＥＴ、及び、前記接地用ＭＯＳＦＥＴのゲート酸化膜の厚さは、前記増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さいことが好ましい（請求項５）。
【００３５】
出力段に起因するサーマルノイズやフリッカノイズは、ＣＭＯＳオペアンプに入力される信号が低周波数帯域にある場合、当該信号の信号レベルを増幅する増幅用ＭＯＳＦＥＴよりも、信号出力部を接地させるための接地用ＭＯＳＦＥＴ、及び、信号出力部を駆動させるための駆動電圧源に接続するための電圧源接続用ＭＯＳＦＥＴに起因して生じやすいことが知られている（例えば、「アナログＣＭＯＳ集積回路の設計  応用編」（丸善株式会社  Ｂｅｈｚａｄ  Ｒａｚａｖｉ著  Ｐ．４０９及びＰ．４１０参照）。
【００３６】
この構成によれば、接地用ＭＯＳＦＥＴ、及び、電圧源接続用ＭＯＳＦＥＴのゲート酸化膜の厚さは、増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さいため、接地用ＭＯＳＦＥＴ及び電圧源接続用ＭＯＳＦＥＴでは、増幅用ＭＯＳＦＥＴよりも、フリッカノイズが生じにくい。これにより、出力段に起因するフリッカノイズを適切に低減することができる。
【００３７】
また、接地用ＭＯＳＦＥＴ、及び、電圧源接続用ＭＯＳＦＥＴのゲート酸化膜の厚さは、増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さよりも小さいため、接地用ＭＯＳＦＥＴ及び電圧源接続用ＭＯＳＦＥＴは、増幅用ＭＯＳＦＥＴよりも耐圧レベルが小さくなる。
【００３８】
そのため、接地用ＭＯＳＦＥＴ及び電圧源接続用ＭＯＳＦＥＴは、増幅用ＭＯＳＦＥＴよりも小さなドレインソース間電圧で、飽和領域で動作することになる。これにより、出力段による電圧の出力範囲が、接地用ＭＯＳＦＥＴ及び電圧源接続用ＭＯＳＦＥＴのゲート酸化膜の厚さを増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さと同じとしている場合と比べて大きくなる。
【００３９】
その結果、出力段の利得が、接地用ＭＯＳＦＥＴ及び電圧源接続用ＭＯＳＦＥＴのゲート酸化膜の厚さが増幅用ＭＯＳＦＥＴのゲート酸化膜の厚さと同じ場合と比べて大きくなる。これにより、出力段に起因するサーマルノイズを、より適切に低減することができる。
【００４０】
上記構成において、前記電圧源接続用ＭＯＳＦＥＴ、及び、前記接地用ＭＯＳＦＥＴのドレインの電圧レベルが予め設定された第１閾値を超えているか否かを判断し、前記ドレインの電圧レベルが前記第１閾値を超えていると判断したときには、前記電圧源接続用ＭＯＳＦＥＴ及び前記接地用ＭＯＳＦＥＴに印加されるバイアス電圧を制御することにより、前記ドレインの電圧レベルを、前記第１閾値を超えない範囲内に制限する第２バイアス電圧制御部をさらに備えることが好ましい（請求項６）。
【００４１】
この構成によれば、電圧源接続用ＭＯＳＦＥＴ、及び、接地用ＭＯＳＦＥＴのドレインの電圧レベルが第１閾値を超えているときには、電圧源接続用ＭＯＳＦＥＴ及び接地用ＭＯＳＦＥＴに印加されるバイアス電圧を制御することにより、ドレインの電圧レベルを、第１閾値を超えない範囲内に制限する。
【００４２】
これにより、電圧源接続用ＭＯＳＦＥＴ及び接地用ＭＯＳＦＥＴのゲート酸化膜の厚さを小さくして当該ゲート酸化膜の耐圧レベルを小さくした場合において、当該ゲート酸化膜が破壊することを適切に防止することができる。
【００４３】
上記構成において、前記信号出力部を駆動させるための駆動電圧源とグランドとの間で、前記複数の第２ＭＯＳＦＥＴのドレイン−ソースが互いに直列に接続されており、前記信号経路の電圧レベルは、前記駆動電圧源による駆動電圧の電圧レベルが前記各第２ＭＯＳＦＥＴにより分圧された電圧レベルであり、前記各第２ＭＯＳＦＥＴのソース−ドレイン間電圧が制御されることにより制御され、前記電圧制限部は、前記各第２ＭＯＳＦＥＴのゲートに印加されて当該第２ＭＯＳＦＥＴのソース−ドレイン間電圧を定めるバイアス電圧の電圧レベルが、予め設定された第２閾値を超えているか否かを判断して、当該バイアス電圧の電圧レベルが前記第２閾値を超えていると判断したときには、当該バイアス電圧の電圧レベルを制御して、当該バイアス電圧の電圧レベルが前記第２閾値を超えない範囲内に制限する第３バイアス電圧制御部で構成されており、前記第２閾値は、前記各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルが前記第２閾値を超えないときに前記信号経路の電圧レベルを前記第１閾値を超えない範囲内に制限できる閾値とされていることが好ましい（請求項７）。
【００４４】
この構成によれば、各第２ＭＯＳＦＥＴに印加されるバイアス電圧の電圧レベルが、予め設定された第２閾値を超えないように制御することにより、各第２ＭＯＳＦＥＴのゲート−ドレイン間電圧を制御して、信号経路の電圧レベルを予め定められた第１閾値を超えないように制限する。これにより、信号経路の電圧レベルを、第１閾値を超えない範囲内に制限する構成を具現化することができる。
【００４５】
上記構成において、前記第３バイアス電圧制御部は、前記各第２ＭＯＳＦＥＴのゲートへの前記バイアス電圧の印加が開始されてから予め設定された期間内に、前記各第２ＭＯＳＦＥＴに印加されている前記バイアス電圧の電圧レベルが前記第２閾値を超えているか否かを判断して、当該バイアス電圧の電圧レベルが前記第２閾値を超えていると判断したときには、当該バイアス電圧の電圧レベルを制御して、当該バイアス電圧の電圧レベルが前記第２閾値を超えない範囲内に制限することが好ましい（請求項８）。
【００４６】
この構成によれば、各第２ＭＯＳＦＥＴのゲートへのバイアス電圧の印加が開始されてから予め設定された期間内に、各第２ＭＯＳＦＥＴに印加されているバイアス電圧の電圧レベルが第２閾値を超えているか否かを判断して、当該バイアス電圧の電圧レベルが第２閾値を超えていると判断したときには、当該バイアス電圧の電圧レベルを制御して、当該バイアス電圧の電圧レベルが第２閾値を超えない範囲内に制限する。
【００４７】
これにより、ＣＭＯＳオペアンプの電源投入時などにおいて、各第２ＭＯＳＦＥＴの分圧により定まる信号経路の電圧レベルが急激に上昇して、第１閾値を超えてしまうことを抑制することができる。
【００４８】
そのため、信号入力部に配置されている各第１ＭＯＳＦＥＴの耐圧レベルを小さくした場合でも、ＣＭＯＳオペアンプの電源投入時などにおいて、各第１ＭＯＳＦＥＴのゲート酸化膜が破壊することを抑制することができる。
【００４９】
また、本発明の他の局面に係るセンサ装置は、物理量を検出して当該物理量を表す信号を出力するセンサ部と、請求項１乃至請求項８のいずれか一項に記載のＣＭＯＳオペアンプと、を備えることを特徴とする（請求項９）。
【００５０】
この構成によれば、物理量を検出して当該物理量を表す信号を出力するセンサ部と、請求項１乃至請求項８のいずれか一項に記載のＣＭＯＳオペアンプと、を備えるため、請求項１乃至請求項８のいずれかの効果を奏するセンサ装置を提供することができる。
【発明の効果】
【００５１】
本発明によれば、入力段及び出力段に配置されている全てのＭＯＳＦＥＴのゲート酸化膜の厚さを等しくする場合と比べて、入力段に配置されている第１ＭＯＳＦＥＴに起因するフリッカノイズを低減させることができる。
【００５２】
また、第２ＭＯＳＦＥＴの出力を飽和させずに当該第２ＭＯＳＦＥＴにおいて十分なトランスコンダクタンス（利得）が得られるため、サーマルノイズを低減することができる。
【００５３】
これにより、信号の信号レベルを増幅するに際し、十分な利得を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係るセンサ装置の機能モジュールの一例を示した図である。
【図２】本発明の第１実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【図３】本発明の第２実施形態に係るセンサ装置の機能モジュールの一例を示した図である。
【図４】本発明の第２実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【図５】本発明の第３実施形態に係るセンサ装置の機能モジュールの一例を示した図である。
【図６】本発明の第３実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【図７】本発明の第４実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【図８】本発明の第５実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【図９】ＣＭＯＳオペアンプの回路構成の他の例を示した図である。
【発明を実施するための形態】
【００５５】
（第１実施形態）
以下に、本発明の第１実施形態に係るセンサ装置について説明する。図１は、本発明の第１実施形態に係るセンサ装置の機能モジュールの一例を示した図である。図２は、本発明の第１実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【００５６】
図１に示されるセンサ装置Ａは、物理量を検出して、当該物理量を表す信号（例えば電圧信号）を生成するセンサ部２と、センサ部２から信号を受け付けて当該信号の信号レベルを増幅して後段に出力する、フォールデッドカスコード型のＣＭＯＳオペアンプ１と、を備える。
【００５７】
ＣＭＯＳオペアンプ１は、センサ部２から信号を受け付けて出力回路１１に中継する入力回路（信号入力部）１０と、入力回路１０から中継された信号を受け付けて当該信号を増幅して出力する出力回路（信号出力部）１１と、を備える。そして、入力回路１０と出力回路１１との間には、後述する信号経路Ｌ１、Ｌ２が接続されており、信号経路Ｌ１を通じて電圧値Ｖ１に応じた大きさの電流が電流信号として流れ、信号経路Ｌ２を通じて基準電圧Ｖ２に応じた大きさの電流が電流信号として流れる。
【００５８】
図２に示されるＣＭＯＳオペアンプ１において、入力回路１０は、Ｎチャネル型ＭＯＳＦＥＴＱ１〜Ｑ３（第１ＭＯＳＦＥＴ）が配置されて構成されている。入力回路１０は、センサ部２から出力された電圧値Ｖ１の電圧信号と、基準電圧源から出力された基準電圧Ｖ２の基準電圧信号と、を受け付ける。
【００５９】
この入力回路１０において、ＮチャネルＭＯＳＦＥＴ（Ｑ３）では、ソースが接地されており、ゲートにバイアス電圧Ｖｂ１が印加されることにより、ソース−ドレイン電流が流れる。これにより、ＮチャネルＭＯＳＦＥＴ（Ｑ３）において、ソース−ドレイン間電圧が定まり、ＮチャネルＭＯＳＦＥＴＱ１及びＱ２のソース電圧が定まる。
【００６０】
Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）では、ゲートがセンサ部２に接続されている。そして、当該ＭＯＳＦＥＴＱ１は、センサ部２から電圧値Ｖ１の電圧信号が出力されたときには、当該電圧信号をゲートで受け付ける。すると、ゲートが受け付けた電圧信号の電圧値Ｖ１に応じた電流値のドレイン電流が流れる。これにより、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）は、ゲートで受け付けた電圧信号の電圧値Ｖ１に応じたドレイン電流の分だけ、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ４）を流れるドレイン電流を、信号経路Ｌ１と出力回路１１との接続点Ｐ１から引き抜く。
【００６１】
一方のＮチャネル型ＭＯＳＦＥＴ（Ｑ２）では、ゲートが、基準電圧Ｖ２を供給する基準電圧源に接続されており、当該基準電圧Ｖ２を当該ゲートで受け付ける。すると、ゲートが受け付けた基準電圧Ｖ２に応じた電流値のドレイン電流が流れる。これにより、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）は、ゲートで受け付けた基準電圧Ｖ２に応じたドレイン電流の分だけ、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ５）を流れるドレイン電流を、信号経路Ｌ２と出力回路１１との接続点Ｐ２から引き抜く。
【００６２】
一方の出力回路１１は、信号入力部１０から、当該信号入力部１０により受け付けられた電圧信号の電圧値Ｖ１に応じた大きさの電流信号と、基準電圧Ｖ２の大きさに応じた電流信号とを受け付けて、これらの電流信号の差分を増幅して出力する。
【００６３】
この出力回路１１は、Ｐチャネル型ＭＯＳＦＥＴＱ４〜Ｑ７と、Ｎチャネル型ＭＯＳＦＥＴＱ８〜Ｑ１１とが配置されて構成されている。この出力回路１１において、ＭＯＳＦＥＴＱ４〜Ｑ１１の各々は、各請求項における第２ＭＯＳＦＥＴに相当している。
【００６４】
この出力回路１１では、当該出力回路１１を駆動させるための駆動電圧ＶＤＤを供給する駆動電圧源とグランドとの間で、Ｐチャネル型ＭＯＳＦＥＴＱ４のソース−ドレイン、Ｐチャネル型ＭＯＳＦＥＴＱ６のソース−ドレイン、Ｎチャネル型ＭＯＳＦＥＴＱ８のドレイン−ソース、及び、Ｎチャネル型ＭＯＳＦＥＴＱ１０のドレイン−ソースが互いに直列に接続されている。
【００６５】
そして、Ｐチャネル型ＭＯＳＦＥＴＱ４のドレインと、Ｐチャネル型ＭＯＳＦＥＴＱ６のソースとの間に、信号経路Ｌ１を接続した接続点Ｐ１が位置する。
【００６６】
また、出力回路１１では、前記駆動電圧源とグランドとの間で、Ｐチャネル型ＭＯＳＦＥＴＱ５のソース−ドレイン、Ｐチャネル型ＭＯＳＦＥＴＱ７のソース−ドレイン、Ｎチャネル型ＭＯＳＦＥＴＱ９のドレイン−ソース、及び、Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレイン−ソースが互いに直列に接続されている。
【００６７】
そして、Ｐチャネル型ＭＯＳＦＥＴＱ５のドレインと、Ｐチャネル型ＭＯＳＦＥＴＱ９のソースとの間に、信号経路Ｌ２を接続した接続点Ｐ２が位置する。
【００６８】
Ｐチャネル型ＭＯＳＦＥＴＱ４及びＱ５は、電圧源接続用のＭＯＳＦＥＴであり、ソースが前記駆動電圧源に接続されている。
【００６９】
Ｐチャネル型ＭＯＳＦＥＴ（Ｑ４）では、ゲートで受け付けたバイアス電圧Ｖｂ２に応じたドレイン電流が流れる。そして、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ４）を流れるドレイン電流の一部は、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流として信号経路Ｌ１を通じて引き抜かれ、残りがＰチャネル型ＭＯＳＦＥＴ（Ｑ６）のソース電流となる。
【００７０】
また、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ５）では、ゲートで受け付けたバイアス電圧Ｖｂ２の電圧値に応じたドレイン電流が流れる。そして、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ５）を流れるドレイン電流の一部は、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流として信号経路Ｌ２を通じて引き抜かれ、残りがＰチャネル型ＭＯＳＦＥＴ（Ｑ７）のソース電流となる。
【００７１】
Ｐチャネル型ＭＯＳＦＥＴＱ６〜Ｑ９は、電圧値Ｖ１と基準電圧Ｖ２との差分を増幅する増幅用ＭＯＳＦＥＴである。
【００７２】
Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）では、ソースが、接続点Ｐ１に接続されている。そして、先述したように、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ４）を流れるドレイン電流のうち、接続点Ｐ１においてＮチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流として引き抜かれた残りの分が、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のソース電流となる。
【００７３】
これにより、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のソース電圧は、接続点Ｐ１においてＮチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流として引き抜かれた残りの分の電流値に応じて定まる。
【００７４】
そして、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のソース電圧の大きさに応じて、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）においてバイアス電圧Ｖｂ３が印加されたときに生じるドレイン電流の大きさが変わる。これにより、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさにより定まる。
【００７５】
また、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）では、ソースが、接続点Ｐ２に接続されている。そして、先述したように、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ５）を流れるドレイン電流のうち、接続点Ｐ２においてＮチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流として引き抜かれた残りの分が、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のソース電流となる。
【００７６】
これにより、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のソース電圧は、接続点Ｐ２においてＮチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流として引き抜かれた残りの分の電流値に応じて定まる。
【００７７】
そして、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のソース電圧の大きさに応じて、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）においてバイアス電圧Ｖｂ３が印加されたときに生じるドレイン電流の大きさが変わる。これにより、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のドレイン電流の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流の大きさにより定まる。
【００７８】
さらに、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）では、ドレインがコンデンサＣの一端に接続されている。これにより、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のドレイン電流がコンデンサＣの一端に供給される。
【００７９】
そして、先述したように、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ７）のドレイン電流の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流の大きさにより定まるため、コンデンサＣの一端には、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流の大きさにより定まる電流が供給される。
【００８０】
そして、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のドレイン電流の大きさは、当該Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のゲート電圧に応じて定まる。これにより、コンデンサＣの一端には、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のゲートに印加される基準電圧Ｖ２に応じた大きさの電流が供給されることになる。
【００８１】
Ｎチャネル型ＭＯＳＦＥＴ（Ｑ８）では、ドレインがＰチャネル型ＭＯＳＦＥＴ（Ｑ６）のドレインに接続されている。これにより、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ８）のドレイン電圧は、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）を流れるドレイン電流の大きさにより定まる。
【００８２】
そして、先述したように、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさにより定まる。これにより、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ８）のドレイン電圧の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさにより定まる。
【００８３】
Ｎチャネル型ＭＯＳＦＥＴ（Ｑ９）では、ドレインがコンデンサＣの一端に接続されており、コンデンサＣの一端から、ＮチャネルＭＯＳＦＥＴ（Ｑ９）のドレイン電流と同じ電流値の電流が引き抜かれる。そして、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ９）のドレイン電流の大きさは、ゲート電圧及びソース電圧に応じて定まる。
【００８４】
Ｎチャネル型ＭＯＳＦＥＴ（Ｑ９）のソース電圧は、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１１）のドレイン電流の大きさにより定まる。Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１１）は、Ｎチャネル型ＭＯＳＦＥＴＱ１０とともに、出力回路１１を接地するための接地用ＭＯＳＦＥＴを構成するカレントミラーである。
【００８５】
Ｎチャネル型ＭＯＳＦＥＴＱ１０及びＱ１１は、Ｐチャネル型ＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさに応じて定まるゲート電圧が印加されて、ドレイン電流を発生させる。このドレイン電流の大きさは、印加されるゲート電圧に応じて定まるため、ＰチャネルＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさに応じて定まる。
【００８６】
そして、先述したように、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ９）のソース電圧は、ＰチャネルＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさに応じて定まるため、ＮチャネルＭＯＳＦＥＴ（Ｑ９）のドレイン電流の大きさは、ＰチャネルＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさにより定まる。
【００８７】
さらに、ＮチャネルＭＯＳＦＥＴ（Ｑ６）のドレイン電流の大きさは、先述したように、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさに応じて定まるため、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ９）のソース電圧は、ＮチャネルＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさに応じて定まる。
【００８８】
これにより、コンデンサＣの一端からは、ＮチャネルＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさに応じて定まる大きさの電流が引き抜かれる。そして、ＮチャネルＭＯＳＦＥＴ（Ｑ１）のドレイン電流の大きさは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のゲートに印加される電圧信号の電圧値Ｖ１に応じて定まる。
【００８９】
そのため、コンデンサＣの一端からは、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のゲートに印加される電圧信号の電圧値Ｖ１に応じた大きさの電流が引き抜かれる。
【００９０】
以上により、コンデンサＣの一端には、ＮチャネルＭＯＳＦＥＴ（Ｑ２）のゲートに印加される基準電圧Ｖ２の大きさに応じて定まる大きさの電流が供給され、当該コンデンサＣの一端から、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のゲートに印加される電圧値Ｖ１に応じた大きさの電流が供給される。
【００９１】
これにより、コンデンサＣの一端には、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）のゲートに印加される基準電圧Ｖ２に応じた大きさの電荷が供給され、コンデンサＣの一端から、Ｎチャネル型ＭＯＳＦＥＴ（Ｑ１）のゲートに印加される電圧値Ｖ１に応じた大きさの電荷が引き抜かれる。そのため、コンデンサＣには、電圧値Ｖ２から電圧値Ｖ１を減じた電圧値に応じた大きさの電荷が蓄積される。
【００９２】
コンデンサＣでは、先述した一端が出力回路１１に接続されており、他端が接地されている。そして、両端の電位差が出力電圧Ｖｏｕｔとして取り出される。このコンデンサＣには、先述したように、電圧値Ｖ２から電圧値Ｖ１を減じた電圧値に応じた大きさの電荷が蓄積されるため、電圧値Ｖ１が上昇すれば出力電圧Ｖｏｕｔが減少し、電圧値Ｖ２が上昇すれば出力電圧Ｖｏｕｔが上昇する。
【００９３】
このような構成のＣＭＯＳオペアンプ１において、入力回路１０に配置されているＮチャネル型ＭＯＳＦＥＴＱ１〜Ｑ３は、出力回路１１に配置されているＰチャネル型ＭＯＳＦＥＴＱ４〜Ｑ７、及び、Ｎチャネル型ＭＯＳＦＥＴＱ８〜Ｑ１１の耐圧レベルよりも小さな耐圧レベル（例えばＤＣ１．８Ｖに対応した耐圧レベル）に設定されている。
【００９４】
具体的には、Ｎチャネル型ＭＯＳＦＥＴＱ１〜Ｑ３のゲート酸化膜として、Ｐチャネル型ＭＯＳＦＥＴＱ４〜Ｑ７、及び、Ｎチャネル型ＭＯＳＦＥＴＱ８〜Ｑ１１のゲート酸化膜よりも厚さが小さなゲート酸化膜が使用されている。
【００９５】
ここにおいて、先述した式（２）から、ゲート酸化膜の厚さが小さくなるほど、ＭＯＳＦＥＴに起因するフリッカノイズを低減することができることが判る。したがって、Ｎチャネル型ＭＯＳＦＥＴＱ１〜Ｑ３では、Ｐチャネル型ＭＯＳＦＥＴＱ４〜Ｑ７、及び、Ｎチャネル型ＭＯＳＦＥＴＱ８〜Ｑ１１よりも、フリッカノイズの電圧レベルを抑制することができる。
【００９６】
これにより、出力回路１１の各ＭＯＳＦＥＴの耐圧レベルを維持しつつ、ＣＭＯＳオペアンプ１に配置されている全てのＭＯＳＦＥＴのゲート酸化膜の厚さを等しくする場合と比べてフリッカノイズを低減させることができる。
【００９７】
そして、Ｐチャネル型ＭＯＳＦＥＴＱ４〜Ｑ７、及び、Ｎチャネル型ＭＯＳＦＥＴＱ８〜Ｑ１１のゲート酸化膜の厚さは、予め設定された基準厚さを超える厚さとされており、当該基準厚さは、ＭＯＳＦＥＴＱ４〜Ｑ１１が予め設定されたトランスコンダクタンス（利得）を得ることができる電圧値（以下、基準電圧値という）のゲート電圧（例えばＤＣ３．３Ｖ）に耐える厚さとされている。
【００９８】
ここにおいて、出力回路１１において、ＭＯＳＦＥＴＱ４及びＱ５のゲートに印加されるバイアス電圧Ｖｂ２、ＭＯＳＦＥＴＱ６及びＱ７のゲートに印加されるバイアス電圧Ｖｂ３、及び、ＭＯＳＦＥＴＱ１０及びＱ１１のゲートに印加されるバイアス電圧Ｖｂ４は、予め設定された電圧値に固定されている。
【００９９】
仮に、ＭＯＳＦＥＴ、例えば、ＭＯＳＦＥＴＱ４〜Ｑ１１のゲート酸化膜の厚さが前記基準厚さを超える厚さとされていない場合には、耐圧レベルが不足するため、ＭＯＳＦＥＴＱ４〜Ｑ９のゲートには基準電圧値のバイアス電圧を印加することができない。
【０１００】
この場合、ＭＯＳＦＥＴ、例えば、ＭＯＳＦＥＴＱ４〜Ｑ９のゲート電圧を基準電圧値よりも小さくせざるを得ないため、当該ＭＯＳＦＥＴが飽和しやすくなり、当該ＭＯＳＦＥＴが、サーマルノイズを低減するのに十分なトランスコンダクタンス（利得）を得ることができない。
【０１０１】
本実施形態に係るＣＭＯＳオペアンプ１では、出力回路１１に配置されている各ＭＯＳＦＥＴのゲート酸化膜の厚さは、基準電圧値のゲート電圧（例えばＤＣ３．３Ｖ）に耐える厚さとされているため、当該ＭＯＳＦＥＴが予め設定されたトランスコンダクタンス（利得）を得ることができる電圧値のゲート電圧に耐える耐圧レベルを有する。
【０１０２】
これにより、出力回路１１に配置されている各ＭＯＳＦＥＴのゲート酸化膜を破壊せずに、当該ＭＯＳＦＥＴが十分なトランスコンダクタンス（利得）を得ることができるようなゲート電圧を当該ＭＯＳＦＥＴに印加することができる。
【０１０３】
そのため、出力回路１１に配置されている各ＭＯＳＦＥＴの出力を飽和させずに当該ＭＯＳＦＥＴに十分なトランスコンダクタンス（利得）を持たせることができる。これにより、出力回路１１に配置されている各ＭＯＳＦＥＴにおいて十分なトランスコンダクタンス（利得）が得られるため、先述した式（１）から判るように、サーマルノイズを適切に低減することができる。
【０１０４】
以上により、この構成によれば、信号の信号レベルを増幅するに際し、十分な利得を得ながら、サーマルノイズとフリッカノイズとの両者を同時に低減することができる。
【０１０５】
（第２実施形態）
以下、本発明の第２実施形態に係るセンサ装置及びＣＭＯＳオペアンプについて、図３及び図４を用いて説明する。
【０１０６】
本発明の第２実施形態に係るセンサ装置Ｂ及びＣＭＯＳオペアンプ１αは、クランプダイオード１２Ａ及び１２Ｂを備えた点が、第１実施形態に係るセンサ装置Ａ及びＣＭＯＳオペアンプ１とは異なる。
【０１０７】
その他の構成については、第１実施形態に係るセンサ装置Ａ及びＣＭＯＳオペアンプ１と同一であるため、同一の符号を付して説明を省略する。
【０１０８】
図３は、本発明の第２実施形態に係るセンサ装置の機能モジュールの一例を示した図である。図４は、本発明の第２実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【０１０９】
図３に示すセンサ装置及び図４に示すＣＭＯＳオペアンプ１αにおいて、入力回路１０と出力回路１１との間にはクランプダイオード１２Ａ及び１２Ｂが配置されている。つまり、図４に示すように、信号経路Ｌ１には、当該信号経路Ｌ１の電圧レベルを、予め設定された第１閾値ＶＴを超えない範囲内に制限するためのクランプダイオード１２Ａが配置されている。また、信号経路Ｌ２には、当該信号経路Ｌ２の電圧レベルを、予め設定された第１閾値ＶＴを超えない範囲内に制限するためのクランプダイオード１２Ｂが配置されている。
【０１１０】
ここにおいて、第１閾値ＶＴは、例えば、Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のドレイン電圧としてＮチャネル型ＭＯＳＦＥＴＱ１及びＱ２に印加されても、Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜が破壊されない範囲内の電圧値であって、当該範囲内で最大の電圧値である。
【０１１１】
クランプダイオード１２Ａ及び１２Ｂは、第１閾値ＶＴの電圧が、当該クランプダイオード１２Ａ及び１２Ｂの逆方向に印加されたときに当該逆方向に電流が流れるように降伏電圧が設定されたツエナーダイオードで構成されている。
【０１１２】
これにより、信号経路Ｌ１及びＬ２の電圧値が第１閾値ＶＴを超えたときには、当該信号経路Ｌ１及びＬ２に配置されたクランプダイオード１２Ａ及び１２Ｂにおいて、当該クランプダイオード１２Ａ及び１２Ｂの逆方向に電流が流れる。
【０１１３】
そのため、信号経路Ｌ１及びＬ２において電圧降下が生じるため、当該信号経路Ｌ１及びＬ２の電圧値が低下する。
【０１１４】
これにより、信号経路Ｌ１及びＬ２の電圧値を、Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜が破壊されない範囲内に制限することができるため、ゲート酸化膜を薄くしてフリッカノイズを低減したために耐圧レベルが小さくなったＮチャネル型ＭＯＳＦＥＴＱ１及びＱ２を用いたときに、当該Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜の破壊を適切に抑制することができる。
【０１１５】
（第３実施形態）
以下、本発明の第３実施形態に係るセンサ装置及びＣＭＯＳオペアンプについて、図５及び図６を用いて説明する。
【０１１６】
本発明の第３実施形態に係るセンサ装置Ｃ及びＣＭＯＳオペアンプ１βは、比較回路１３及びバイアス電圧調整回路１４からなる第１バイアス電圧制御部１５を備えた点が、第１実施形態に係るセンサ装置Ａ及びＣＭＯＳオペアンプ１とは異なる。
【０１１７】
その他の構成については、第１実施形態に係るセンサ装置Ａ及びＣＭＯＳオペアンプ１と同一であるため、同一の符号を付して説明を省略する。
【０１１８】
図５は、本発明の第３実施形態に係るセンサ装置の機能モジュールの一例を示した図である。図６は、本発明の第３実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【０１１９】
図５に示すセンサ装置Ｃにおいて、比較回路１３は、信号経路Ｌ１及びＬ２の電圧レベルと先述した第１閾値ＶＴとを比較して、信号経路Ｌ１及びＬ２の電圧レベルが第１閾値ＶＴを超えるときにはその旨をバイアス電圧調整回路１４に通知する。
【０１２０】
また、バイアス電圧調整回路１４は、比較回路１３より、信号経路Ｌ１及びＬ２の電圧レベルが第１閾値ＶＴを超える旨の通知を受け付けたときには、バイアス電圧Ｖｂ２、Ｖｂ３、及び、Ｖｂ４を小さくする制御を行う。
【０１２１】
比較回路１３は、接続点Ｐ２と電圧値が同じ接続点Ｐ３の電圧値をサンプリングするバッファ１３０、及び、バッファ１３０によりサンプリングされた接続点Ｐ３の電圧値を、第１閾値ＶＴと比較し、接続点Ｐ３の電圧値が第１閾値ＶＴを超えているときにはその旨をバイアス電圧調整回路１４に通知する比較器１３１を備える。
【０１２２】
バイアス電圧調整回路１４は、比較回路１３による通知を受け付けて、比較器１３１が前記通知を行わなくなるまで、バイアス電圧Ｖｂ２、Ｖｂ３、及び、Ｖｂ４を小さくする。
【０１２３】
ここにおいて、バイアス電圧Ｖｂ２は、Ｐチャネル型ＭＯＳＦＥＴＱ４及びＱ５のゲート電圧を定めることにより、当該Ｐチャネル型ＭＯＳＦＥＴＱ４及びＱ５のソース−ドレイン間電圧を定める。
【０１２４】
また、バイアス電圧Ｖｂ３は、Ｐチャネル型ＭＯＳＦＥＴＱ６及びＱ７のゲート電圧を定めることにより、当該Ｐチャネル型ＭＯＳＦＥＴＱ６及びＱ７のソース−ドレイン間電圧を定める。また、バイアス電圧Ｖｂ３は、Ｐチャネル型ＭＯＳＦＥＴＱ６のドレイン電圧を定めることにより、Ｎチャネル型ＭＯＳＦＥＴＱ１０及びＱ１１のゲート電圧を定めるので、結果として、Ｎチャネル型ＭＯＳＦＥＴＱ１０及びＱ１１のソース−ドレイン間電圧を定める。
【０１２５】
さらに、バイアス電圧Ｖｂ４は、Ｎチャネル型ＭＯＳＦＥＴＱ８及びＱ９のゲート電圧を定めることにより、当該Ｎチャネル型ＭＯＳＦＥＴＱ８及びＱ９のソース−ドレイン間電圧を定める。
【０１２６】
そして、信号経路Ｌ１と信号出力部１１との接続点Ｐ１の電圧値は、Ｐチャネル型ＭＯＳＦＥＴＱ４のソース−ドレイン間電圧をＶｄｓ（Ｑ４）、Ｐチャネル型ＭＯＳＦＥＴＱ６のソース−ドレイン間電圧をＶｄｓ（Ｑ６）、Ｎチャネル型ＭＯＳＦＥＴＱ８のソース−ドレイン間電圧をＶｄｓ（Ｑ８）、Ｎチャネル型ＭＯＳＦＥＴＱ１０のソース−ドレイン間電圧をＶｄｓ（Ｑ１０）とすると、以下の式（３）のように表すことができる。
【０１２７】
尚、以下の式（５）では、接続点Ｐ１の電圧値をＶ（Ｐ１）としている。
【０１２８】
【数１】
2011259061.tif 000003
【０１２９】
式（５）からは、Ｐチャネル型ＭＯＳＦＥＴＱ４のソース−ドレイン間電圧Ｖｄｓ（Ｑ４）、Ｐチャネル型ＭＯＳＦＥＴＱ６のソース−ドレイン間電圧Ｖｄｓ（Ｑ６）、Ｎチャネル型ＭＯＳＦＥＴＱ８のソース−ドレイン間電圧Ｖｄｓ（Ｑ８）、Ｎチャネル型ＭＯＳＦＥＴＱ１０のソース−ドレイン間電圧Ｖｄｓ（Ｑ１０）の値を変動させれば、接続点Ｐ１の電圧値を制御できることが判る。
【０１３０】
そして、Ｐチャネル型ＭＯＳＦＥＴＱ４のソース−ドレイン間電圧Ｖｄｓ（Ｑ４）、Ｐチャネル型ＭＯＳＦＥＴＱ６のソース−ドレイン間電圧Ｖｄｓ（Ｑ６）、Ｎチャネル型ＭＯＳＦＥＴＱ８のソース−ドレイン間電圧Ｖｄｓ（Ｑ８）、Ｎチャネル型ＭＯＳＦＥＴＱ１０のソース−ドレイン間電圧Ｖｄｓ（Ｑ１０）の値は、先述したように、バイアス電圧Ｖｂ２、Ｖｂ３、及びＶｂ４を制御することにより制御することができる。
【０１３１】
これにより、バイアス電圧調整回路１４は、比較器１３１による通知を受け付けなくなるまで、バイアス電圧Ｖｂ２、Ｖｂ３、及びＶｂ４を小さくして、接続点Ｐ１の電圧値、つまり、信号経路Ｌ１の電圧値を小さくする。
【０１３２】
その一方で、信号経路Ｌ２と信号出力部１１との接続点Ｐ２の電圧値は、Ｐチャネル型ＭＯＳＦＥＴＱ５のソース−ドレイン間電圧をＶｄｓ（Ｑ５）、Ｐチャネル型ＭＯＳＦＥＴＱ７のソース−ドレイン間電圧をＶｄｓ（Ｑ７）、Ｎチャネル型ＭＯＳＦＥＴＱ９のソース−ドレイン間電圧をＶｄｓ（Ｑ９）、Ｎチャネル型ＭＯＳＦＥＴＱ１１のソース−ドレイン間電圧をＶｄｓ（Ｑ１１）とすると、以下の式（４）のように表すことができる。
【０１３３】
尚、以下の式（６）では、接続点Ｐ２の電圧値をＶ（Ｐ２）としている。
【０１３４】
【数２】
2011259061.tif 000004
【０１３５】
式（６）からは、Ｐチャネル型ＭＯＳＦＥＴＱ５のソース−ドレイン間電圧Ｖｄｓ（Ｑ５）、Ｐチャネル型ＭＯＳＦＥＴＱ７のソース−ドレイン間電圧Ｖｄｓ（Ｑ７）、Ｎチャネル型ＭＯＳＦＥＴＱ９のソース−ドレイン間電圧Ｖｄｓ（Ｑ９）、Ｎチャネル型ＭＯＳＦＥＴＱ１１のソース−ドレイン間電圧Ｖｄｓ（Ｑ１１）の値を変動させれば、接続点Ｐ２の電圧値を制御できることが判る。
【０１３６】
そして、Ｐチャネル型ＭＯＳＦＥＴＱ５のソース−ドレイン間電圧Ｖｄｓ（Ｑ５）、Ｐチャネル型ＭＯＳＦＥＴＱ７のソース−ドレイン間電圧Ｖｄｓ（Ｑ７）、Ｎチャネル型ＭＯＳＦＥＴＱ９のソース−ドレイン間電圧Ｖｄｓ（Ｑ９）、Ｎチャネル型ＭＯＳＦＥＴＱ１１のソース−ドレイン間電圧Ｖｄｓ（Ｑ１１）の値は、先述したように、バイアス電圧Ｖｂ２、Ｖｂ３、及びＶｂ４を制御することにより制御することができる。
【０１３７】
これにより、バイアス電圧調整回路１４は、比較器１３１による通知を受け付けなくなるまで、バイアス電圧Ｖｂ２、Ｖｂ３、及びＶｂ４を小さくして、接続点Ｐ２の電圧値、つまり、信号経路Ｌ２の電圧値を小さくする。
【０１３８】
以上のように、第３実施形態に係るセンサ装置Ｃ及びＣＭＯＳオペアンプ１βによれば、比較器１３１による通知を受け付けなくなるまで、信号経路Ｌ１及びＬ２の電圧値を小さくするため、信号経路Ｌ１及びＬ２の電圧値を、Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜が破壊されない範囲内に制限することができるため、ゲート酸化膜を薄くしてフリッカノイズを低減したために耐圧レベルが小さくなったＮチャネル型ＭＯＳＦＥＴＱ１及びＱ２を用いたときに、当該Ｎチャネル型ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜の破壊を適切に抑制することができる。
【０１３９】
（第４実施形態）
以下、本発明の第４実施形態に係るＣＭＯＳオペアンプについて、図７を用いて説明する。
【０１４０】
本発明の第３実施形態に係るＣＭＯＳオペアンプ１γは、比較回路１３ａ、バイアス電圧調整回路１４ａ、比較回路１３ｂ、及び、バイアス電圧調整回路１４ｂを備えた点が、第１実施形態に係るＣＭＯＳオペアンプ１とは異なる。
【０１４１】
ここにおいて、比較回路１３ａ及びバイアス電圧調整回路１４ａと、比較回路１３ｂ及びバイアス電圧調整回路１４ｂとは、ともに、第２バイアス電圧制御部１５ａを構成している。
【０１４２】
また、第３実施形態に係るＣＭＯＳオペアンプ１γは、Ｐチャネル型ＭＯＳＦＥＴＱ４及びＱ５と、Ｎチャネル型ＭＯＳＦＥＴＱ１０及びＱ１１とが、Ｐチャネル型ＭＯＳＦＥＴＱ６及びＱ７と、Ｎチャネル型ＭＯＳＦＥＴＱ８及びＱ９のゲート酸化膜よりも薄いゲート酸化膜を有している点も、第１実施形態に係るＣＭＯＳオペアンプ１とは異なる。
【０１４３】
その他の構成については、第１実施形態に係るＣＭＯＳオペアンプ１と同一であるため、同一の符号を付して説明を省略する。
【０１４４】
図７は、本発明の第４実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。
【０１４５】
出力段に起因するサーマルノイズやフリッカノイズは、ＣＭＯＳオペアンプに入力される信号が低周波数帯域にある場合、当該信号の信号レベルを増幅する増幅用ＭＯＳＦＥＴよりも、信号出力部を接地させるための接地用ＭＯＳＦＥＴ、及び、信号出力部を駆動させるための駆動電圧源に接続するための電圧源接続用ＭＯＳＦＥＴに起因して生じやすいことが知られている（例えば、「アナログＣＭＯＳ集積回路の設計  応用編」（丸善株式会社  Ｂｅｈｚａｄ  Ｒａｚａｖｉ著  Ｐ．４０９及びＰ．４１０参照）。
【０１４６】
本発明の第４実施形態に係るＣＭＯＳオペアンプ１γは、以上の点に着目して為されたものであり、先述したように、ＭＯＳＦＥＴＱ４及びＱ５と、ＭＯＳＦＥＴＱ１０及びＱ１１のゲート酸化膜の厚さを、ＭＯＳＦＥＴＱ６〜Ｑ９のゲート酸化膜の厚さよりも小さくしている。
【０１４７】
これにより、ＭＯＳＦＥＴＱ４及びＱ５と、ＭＯＳＦＥＴＱ１０及びＱ１１では、ゲート酸化膜の容量が大きくなるため、上記した式（２）から判るように、ＭＯＳＦＥＴＱ４及びＱ５と、ＭＯＳＦＥＴＱ１０及びＱ１１に起因するフリッカノイズが生じにくくなる。これにより、出力回路１１に起因するフリッカノイズを適切に低減させることができる。
【０１４８】
さらにまた、ＣＭＯＳオペアンプ１γでは、出力電圧Ｖｏｕｔの範囲は、ＭＯＳＦＥＴＱ５、Ｑ７、Ｑ９、及びＱ１１の各々が飽和領域で動作するために必要最低限のドレインソース間電圧を、それぞれ、Ｖｄｓａｔ（Ｑ５）、Ｖｄｓａｔ（Ｑ７）、Ｖｄｓａｔ（Ｑ９）、Ｖｄｓａｔ（Ｑ１１）とすると、以下の式（７）のように表すことができる。
【０１４９】
Ｖｄｓａｔ（Ｑ１１）＋Ｖｄｓａｔ（Ｑ９）＜Ｖｏｕｔ＜Ｅ−Ｖｄｓａｔ（Ｑ５）−Ｖｄｓａｔ（Ｑ７）・・・（７）（但し、Ｅは、駆動電圧源ＶＤＤとグランドとの間の電圧差）
【０１５０】
そして、先述したように、駆動電圧源ＶＤＤ側のＭＯＳＦＥＴ（Ｑ５）と、グランド側のＭＯＳＦＥＴ（Ｑ１１）のゲート酸化膜の厚さは、増幅用ＭＯＳＦＥＴであるＭＯＳＦＥＴＱ７及びＱ９のゲート酸化膜の厚さよりも小さいため、Ｖｏｕｔの範囲は、駆動電圧源ＶＤＤ側のＭＯＳＦＥＴ（Ｑ５）と、グランド側のＭＯＳＦＥＴ（Ｑ１１）のゲート酸化膜の厚さが、増幅用ＭＯＳＦＥＴであるＭＯＳＦＥＴＱ７及びＱ９のゲート酸化膜の厚さと同じ場合と比べて、大きくなる。
【０１５１】
その結果、出力回路１１全体の利得が、ＭＯＳＦＥＴＱ５と、ＭＯＳＦＥＴＱ１１のゲート酸化膜の厚さがＭＯＳＦＥＴＱ７及びＱ９と同じ場合と比べて大きくなる。これにより、出力回路１１に起因するサーマルノイズを、より適切に低減することができる。
【０１５２】
ところで、この第４実施形態に係るＣＭＯＳオペアンプ１γは、ＭＯＳＦＥＴＱ４及びＱ５と、ＭＯＳＦＥＴＱ１０及びＱ１１のゲート酸化膜を薄くしているため、耐圧レベルが小さくされている。
【０１５３】
そのため、ＭＯＳＦＥＴＱ４及びＱ５と、ＭＯＳＦＥＴＱ１０及びＱ１１のゲート酸化膜の破壊を抑制すべく、ＭＯＳＦＥＴＱ４及びＱ５、及び、ＭＯＳＦＥＴＱ１０及びＱ１１のドレイン電圧を監視して、当該ドレイン電圧が予め設定された第１閾値ＶＴを超えないように、バイアス電圧Ｖｂ２と、バイアス電圧Ｖｂ４とを制御している。
【０１５４】
尚、以下の説明において、ＭＯＳＦＥＴＱ４とＭＯＳＦＥＴＱ５とは特性が同じＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱ１０とＭＯＳＦＥＴＱ１１とは特性が同じＭＯＳＦＥＴであるとする。この場合、同じバイアス電圧Ｖｂ２により定まる、ＭＯＳＦＥＴＱ４のドレイン電圧と、ＭＯＳＦＥＴＱ５のドレイン電圧とは同じ電圧値である。また、同じバイアス電圧Ｖｂ３により定まる、ＭＯＳＦＥＴＱ１０のドレイン電圧と、ＭＯＳＦＥＴＱ１１のドレイン電圧とは同じ電圧値である。
【０１５５】
第４実施形態に係るＣＭＯＳオペアンプ１γは、Ｐチャネル型ＭＯＳＦＥＴＱ５のドレインに接続され、当該Ｐチャネル型ＭＯＳＦＥＴＱ５のドレイン電圧の電圧値と第１閾値ＶＴとを比較して、ＰチャネルＭＯＳＦＥＴＱ５のドレイン電圧の電圧値が第１閾値ＶＴを超えるときにはその旨をバイアス電圧調整回路１４ａに通知する比較回路１３ａを備える。
【０１５６】
また、ＣＭＯＳオペアンプ１γは、Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレインに接続され、当該Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレイン電圧の電圧値と、予め設定された第１閾値ＶＴとを比較して、ＮチャネルＭＯＳＦＥＴＱ１１のドレイン電圧の電圧値が第１閾値ＶＴを超えるときにはその旨をバイアス電圧調整回路１４ｂに通知する比較回路１３ｂを備える。
【０１５７】
比較回路１３ａは、Ｐチャネル型ＭＯＳＦＥＴＱ５のドレイン電圧の電圧値をサンプリングするバッファ１３０、及び、バッファ１３０によりサンプリングされたドレイン電圧の電圧値を、第１閾値ＶＴと比較し、ドレイン電圧の電圧値が第１閾値ＶＴを超えているときにはその旨をバイアス電圧調整回路１４ａに通知する比較器１３１を備える。
【０１５８】
バイアス電圧調整回路１４ａは、比較回路１３ａによる通知を受け付けて、比較器１３１が前記通知を行わなくなるまで、バイアス電圧Ｖｂ２を小さくする。
【０１５９】
このように、バイアス電圧調整回路１４ａは、比較器１３１が前記通知を行わなくなるまで、バイアス電圧Ｖｂ２を小さくするため、当該バイアス電圧Ｖｂ２により定まる、Ｐチャネル型ＭＯＳＦＥＴＱ５のソース−ドレイン間電圧を制御することができる。そして、Ｐチャネル型ＭＯＳＦＥＴＱ５のドレイン電圧は、駆動電圧ＶＤＤから当該ＭＯＳＦＥＴＱ５のソース−ドレイン間電圧を減じて得られた電圧値である。
【０１６０】
その結果、バイアス電圧調整回路１４ａが、バイアス電圧Ｖｂ２を制御することにより、Ｐチャネル型ＭＯＳＦＥＴＱ５のドレイン電圧の電圧値を制御して、当該ドレイン電圧の電圧値を、Ｐチャネル型ＭＯＳＦＥＴＱ５のゲート酸化膜が破壊されない範囲内に制限することができる。
【０１６１】
そのため、耐圧レベルの小さなＰチャネル型ＭＯＳＦＥＴＱ５を用いたときに、当該Ｐチャネル型ＭＯＳＦＥＴＱ５のゲート酸化膜の破壊を適切に抑制することができる。
【０１６２】
また、ＭＯＳＦＥＴＱ５と対をなすＭＯＳＦＥＴＱ４についても、バイアス電圧Ｖｂ２により、ＭＯＳＦＥＴＱ５と同じ電圧値のドレイン電圧が定まるため、バイアス電圧Ｖｂ２を制御することにより、ＭＯＳＦＥＴＱ５と同じ効果を奏することができる。
【０１６３】
一方、比較回路１３ｂは、Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレイン電圧の電圧値をサンプリングするバッファ１３０、及び、バッファ１３０によりサンプリングされたドレイン電圧の電圧値を第１閾値ＶＴと比較し、ドレイン電圧の電圧値が第１閾値ＶＴを超えているときにはその旨をバイアス電圧調整回路１４ｂに通知する比較器１３１を備える。
【０１６４】
バイアス電圧調整回路１４ｂは、比較回路１３ｂによる通知を受け付けて、比較器１３１が前記通知を行わなくなるまで、バイアス電圧Ｖｂ４を小さくする。
【０１６５】
このように、バイアス電圧調整回路１４ｂは、比較器１３１が前記通知を行わなくなるまで、バイアス電圧Ｖｂ４を小さくするため、当該バイアス電圧Ｖｂ４により定まる、Ｎチャネル型ＭＯＳＦＥＴＱ１１のソース−ドレイン間電圧を制御することができる。そして、Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレイン電圧は、グランドの電圧値に当該ＭＯＳＦＥＴＱ１１のソース−ドレイン間電圧を加えて得られた電圧値である。
【０１６６】
その結果、バイアス電圧調整回路１４ａが、バイアス電圧Ｖｂ２を小さくすることにより、Ｎチャネル型ＭＯＳＦＥＴＱ１１のドレイン電圧の電圧値を制御して、当該ドレイン電圧の電圧値を、Ｎチャネル型ＭＯＳＦＥＴＱ１１のゲート酸化膜が破壊されない範囲内に制限することができる。
【０１６７】
そのため、耐圧レベルの小さなＮチャネル型ＭＯＳＦＥＴＱ１１を用いたときに、当該Ｎチャネル型ＭＯＳＦＥＴＱ１１のゲート酸化膜の破壊を適切に抑制することができる。
【０１６８】
また、ＭＯＳＦＥＴＱ１１と対をなすＭＯＳＦＥＴＱ１０についても、バイアス電圧Ｖｂ４により、ＭＯＳＦＥＴＱ１１と同じ電圧値のドレイン電圧が定まるため、バイアス電圧Ｖｂ４を制御することにより、ＭＯＳＦＥＴＱ１１と同じ効果を奏することができる。
【０１６９】
（第５実施形態）
以下、本発明の第５実施形態に係るＣＭＯＳオペアンプについて、図８を用いて説明する。
【０１７０】
本発明の第５実施形態に係るＣＭＯＳオペアンプ１δは、バイアス電圧監視回路１６０及びバイアス電圧調整回路１６１からなる第３バイアス電圧制御部１６を備えた点が、第１実施形態に係るＣＭＯＳオペアンプ１とは異なる。
【０１７１】
その他の構成については、第１実施形態に係るＣＭＯＳオペアンプ１と同一であるため、同一の符号を付して説明を省略する。
【０１７２】
図８は、本発明の第５実施形態に係るＣＭＯＳオペアンプの回路構成の一例を示した図である。図８に示すＣＭＯＳオペアンプ１δにおいて、バイアス電圧監視回路１６０は、バイアス電圧Ｖｂ２、Ｖｂ３、及び、Ｖｂ４の印加が開始されてから予め設定された期間内に、各バイアス電圧が予め設定された第２閾値ＶＴ２を超えているか否かを判断する。そして、バイアス電圧監視回路１６０は、各バイアス電圧が第２閾値ＶＴ２を超えているときにはその旨をバイアス電圧調整回路１６１に通知する。
【０１７３】
バイアス電圧調整回路１６１は、バイアス電圧監視回路１６０から前記通知を受け付けたときに、各バイアス電圧が第２閾値ＶＴ２を超えないように当該バイアス電圧を小さくする。また、第２閾値ＶＴ２は、各バイアス電圧の電圧レベルが当該第２閾値ＶＴ２を超えないときに信号経路Ｌ１及びＬ２の電圧レベルを先述した第１閾値ＶＴを超えない範囲内に制限できる閾値とされている。
【０１７４】
そして、先述したように、信号経路Ｌ２と信号出力部１１との接続点Ｐ１の電圧値は、上記した式（３）の形で表すことができる。
【０１７５】
これにより、バイアス電圧調整回路１６１は、バイアス電圧監視回路１６０から前記通知を受け付けなくなるまで、各バイアス電圧を小さくしてＭＯＳＦＥＴＱ４、Ｑ６、Ｑ８、及びＱ１０の各々のソース−ドレイン間電圧を小さくすることにより、接続点Ｐ１の電圧値、つまり、信号経路Ｌ１の電圧値を、当該電圧値が第１閾値ＶＴを超えないよう制御する。
【０１７６】
また、先述したように、信号経路Ｌ２と信号出力部１１との接続点Ｐ２の電圧値は、上記した式（４）の形で表すことができる。
【０１７７】
これにより、バイアス電圧調整回路１６１は、バイアス電圧監視回路１６０から前記通知を受け付けなくなるまで、各バイアス電圧を小さくしてＭＯＳＦＥＴＱ５、Ｑ７、Ｑ９、及びＱ１１の各々のソース−ドレイン間電圧を小さくすることにより、接続点Ｐ２の電圧値、つまり、信号経路Ｌ２の電圧値を、当該電圧値が第１閾値ＶＴを超えないよう制御する。
【０１７８】
以上のように、第５実施形態に係るＣＭＯＳオペアンプ１δによれば、各バイアス電圧の印加が開始されてから予め設定された期間内の当該バイアス電圧の電圧値が第２閾値ＶＴ２を超えないよう制御することにより、信号経路Ｌ１及びＬ２の電圧レベルを、当該電圧レベルが第１閾値ＶＴを超えないよう制御する。
【０１７９】
これにより、ＣＭＯＳオペアンプ１δの電源投入時などにおいて、信号経路Ｌ１及びＬ２の電圧レベルを、当該電圧レベルが第１閾値ＶＴを超えないよう制御することができるため、ＣＭＯＳオペアンプ１δの電源投入時などにおいて、信号経路Ｌ１及びＬ２の電圧レベルが急激に上昇して、当該電圧レベルが第１閾値ＶＴを超えてしまうことを抑制することができる。
【０１８０】
そのため、入力回路１０に配置されているＭＯＳＦＥＴＱ１及びＱ２の耐圧レベルを小さくした場合でも、ＣＭＯＳオペアンプ１δの電源投入時などにおいて、ＭＯＳＦＥＴＱ１及びＱ２のゲート酸化膜が破壊することを抑制することができる。
【０１８１】
尚、本実施形態では、ＣＭＯＳオペアンプとして、互いに電圧レベルが異なる２つの信号を２つのＮチャネル型ＭＯＳＦＥＴで受け付ける、フォールデッドカスコード型のオペアンプを例示した。しかしながら、本発明ではこの例には限られず、図９に示すように、互いに電圧レベルが異なる２つの信号を２つのＰチャネル型ＭＯＳＦＥＴで受け付ける、フォールデッドカスコード型のオペアンプ１εを適用してもよい。
【符号の説明】
【０１８２】
１、１α、１β、１γ、１δ、１ε    ＣＭＯＳオペアンプ
２    センサ部
１０    入力回路
１１    出力回路
１２Ａ、１２Ｂ    クランプダイオード
１３、１３ａ、１３ｂ    比較回路
１４、１４ａ、１４ｂ、１６１    バイアス電圧調整回路
１５    第１バイアス電圧制御部
１５ａ    第２バイアス電圧制御部
１６    第３バイアス電圧制御部
Ａ〜Ｃ    センサ装置
Ｌ１、Ｌ２    信号経路
Ｑ１〜Ｑ１１    ＭＯＳＦＥＴ
ＶＤＤ    駆動電圧
Ｖｂ１、Ｖｂ２、Ｖｂ３、Ｖｂ４    バイアス電圧
【図１】
2011259061.tif 000005
【図２】
2011259061.tif 000006
【図３】
2011259061.tif 000007
【図４】
2011259061.tif 000008
【図５】
2011259061.tif 000009
【図６】
2011259061.tif 000010
【図７】
2011259061.tif 000011
【図８】
2011259061.tif 000012
【図９】
2011259061.tif 000013