(57)【要約】      （修正有）【課題】マスクＲＯＭのデータ切り替えのためのマスクコストを低くし且つ製品出荷までの日程を短くできる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１のＲＯＭ１０１及び第２のＲＯＭ１００を有する半導体記憶装置において、第１のＲＯＭ１０１は、第１のデータ転送トランジスタのゲート電極１３ｂに電気的に接続された第１のワード線と、第１のデータ転送トランジスタのソース領域及びドレイン領域の一方９ｂが電気的に接続された接地線１７ｃと、第１のデータ転送トランジスタのソース領域及びドレイン領域の他方９ｃが電気的に接続された第１の導電膜１７ｂと、絶縁膜２８と、第２の導電膜２０より形成されてＭＩＭキャパシタと、第２の導電膜２０に電気的に接続されたビット線１９と、を有している。第２のＲＯＭ１００は、ＭＩＭキャパシタの一方の電極が無い。【選択図】図２
2011091292.tif 000002
【特許請求の範囲】
【請求項１】
第１のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第１のデータ転送トランジスタと、第２のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第２のデータ転送トランジスタを、半導体基板上に形成する工程と、
前記半導体基板、前記第１及び第２のデータ転送トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第１の導電膜、該第１の導電膜上に形成された絶縁膜及び該絶縁膜上に形成された第２の導電膜を有する積層膜と、前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第３の導電膜を、前記第１の層間絶縁膜上に形成する工程と、
前記第１の層間絶縁膜、前記第２の導電膜及び前記第３の導電膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に、前記第２の導電膜及び前記第３の導電膜それぞれに電気的に接続されたビット線を形成する工程と、
を具備し、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層及び前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層それぞれは、接地線に電気的に接続されている半導体記憶装置の製造方法。
【請求項２】
請求項１において、
前記積層膜は第１のＭＩＭキャパシタであり、
前記第１の導電膜は第１のＭＩＭキャパシタの下部電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの上部電極であり、
前記第３の導電膜は前記第２のＭＩＭキャパシタの下部電極であり、
前記第３の導電膜と前記ビットとの間には前記第２のＭＩＭキャパシタの上部電極が無い半導体記憶装置の製造方法。
【請求項３】
第１のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第１のデータ転送トランジスタと、第２のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第２のデータ転送トランジスタを、半導体基板上に形成する工程と、
前記半導体基板、前記第１及び第２のデータ転送トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第１の導電膜、該第１の導電膜上に形成された絶縁膜及び該絶縁膜上に形成された第２の導電膜を有する積層膜と、前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第３の導電膜を、前記第１の層間絶縁膜上に形成する工程と、
前記第１の層間絶縁膜、前記第２の導電膜及び前記第３の導電膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に、前記第２の導電膜及び前記第３の導電膜それぞれに電気的に接続された接地線を形成する工程と、
を具備し、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層及び前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層それぞれは、ビット線に電気的に接続されている半導体記憶装置の製造方法。
【請求項４】
請求項３において、
前記積層膜は第１のＭＩＭキャパシタであり、
前記第１の導電膜は第１のＭＩＭキャパシタの下部電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの上部電極であり、
前記第３の導電膜は前記第２のＭＩＭキャパシタの下部電極であり、
前記第３の導電膜と前記接地線との間には前記第２のＭＩＭキャパシタの上部電極が無い半導体記憶装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第２の導電膜は、ハーフトーンマスクに比べてマスクコストの低いマスクを用いたフォトリソグラフィー法及びエッチング法を用いて形成されたものである半導体記憶装置の製造方法。
【請求項６】
データ"０"が記憶される第１のＲＯＭ及びデータ"１"が記憶される第２のＲＯＭを有する半導体記憶装置において、
前記第１のＲＯＭは、
第１のデータ転送トランジスタのゲート電極に電気的に接続された第１のワード線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された接地線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第１の導電膜と、
前記第１の導電膜に接して形成された絶縁膜と、
前記絶縁膜に接して形成された第２の導電膜と、
前記第２の導電膜に電気的に接続されたビット線と、
を有しており、
前記第２のＲＯＭは、
第２のデータ転送トランジスタのゲート電極に電気的に接続された第２のワード線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された接地線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第３の導電膜と、
前記第３の導電膜に電気的に接続された前記ビット線と、
を有している半導体記憶装置。
【請求項７】
請求項６において、
前記第１の導電膜は第１のＭＩＭキャパシタの一方の電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの他方の電極であり、
前記第３の導電膜は、前記第２のＭＩＭキャパシタの一方の電極であり、
前記第３の導電膜と前記ビット線との間には前記第２のＭＩＭキャパシタの他方の電極が無い半導体記憶装置。
【請求項８】
データ"０"が記憶される第１のＲＯＭ及びデータ"１"が記憶される第２のＲＯＭを有する半導体記憶装置において、
前記第１のＲＯＭは、
第１のデータ転送トランジスタのゲート電極に電気的に接続された第１のワード線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された第１のビット線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第１の導電膜と、
前記第１の導電膜に接して形成された絶縁膜と、
前記絶縁膜に接して形成された第２の導電膜と、
前記第２の導電膜に電気的に接続された接地線と、
を有しており、
前記第２のＲＯＭは、
第２のデータ転送トランジスタのゲート電極に電気的に接続された第２のワード線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された第２のビット線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第３の導電膜と、
前記第３の導電膜に電気的に接続された接地線と、
を有している半導体記憶装置。
【請求項９】
請求項８において、
前記第１の導電膜は第１のＭＩＭキャパシタの一方の電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの他方の電極であり、
前記第３の導電膜は、前記第２のＭＩＭキャパシタの一方の電極であり、
前記第３の導電膜と前記接地線との間には前記第２のＭＩＭキャパシタの他方の電極が無い半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係り、特に、マスクＲＯＭのデータ切り替えのためのマスクコストを低くし且つ製品出荷までの日程を短くできる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、読み出し専用半導体メモリとして、マスクプログラミングによりデータが固定的に記憶されるマスクＲＯＭが知られている。マスクＲＯＭは、機能的には、ビット線とワード線の交差部にメモリトランジスタ（データ転送トランジスタ）があるかないかをデータ"１"、"０"に対応させればよい（例えば特許文献１参照）。
【０００３】
データ転送トランジスタとビット線との接続の２値状態の違い、例えばビアホールの有無でプログラムを施すことにより、記憶素子を実現するマスクＲＯＭは、マイクロプロセッサの命令セット格納、あるいはプログラムデータの格納など、半導体集積回路においてデータを記憶する手段としてメモリの集積度が高く、また大量生産を行うにあたり特別な工程を必要としないため、システムＬＳＩなどの半導体集積回路を実現する時に、記憶素子を実装する手段として広く用いられている（例えば特許文献２参照）。
【０００４】
図７は、ビアホールの有無でデータ切り替えを行うマスクＲＯＭのプログラミング方式を説明するための断面図である。
【０００５】
ＲＯＭ−１領域２００のシリコン基板１１０の表面にはトレンチ素子分離膜１１１が形成されており、シリコン基板１１０の表面にはゲート電極１１３ａ、ゲート絶縁膜１１２ａ及びソース及びドレイン領域の拡散層１２０ａ，１２０ｂを有する第１のデータ転送トランジスタが形成されている。
【０００６】
第１のデータ転送トランジスタの上には第１乃至第３の層間絶縁膜１２５〜１２７、第１乃至第５のＷプラグ１１４ａ，１１４ｂ，１１６ａ，１１６ｂ，１１８ａ、第１乃至第４の配線１１５ａ，１１５ｂ，１１７ａ，１１７ｃが形成されている。第３の層間絶縁膜１２７上にはビット線１１９が形成されている。
【０００７】
ビット線１１９は、第５のＷプラグ１１８ａ、第３の配線１１７ａ、第３のＷプラグ１１６ａ、第１の配線１１５ａ及び第１のＷプラグ１１４ａを介して第１のデータ転送トランジスタの拡散層１２０ａに電気的に接続されている。第１のデータ転送トランジスタのゲート電極１１３ａはワード線に繋げられている。第１のデータ転送トランジスタの拡散層１２０ｂは、第２のＷプラグ１１４ｂ、第２の配線１１５ｂ及び第４のＷプラグ１１６ｂを介して第４の配線１１７ｃに電気的に接続されている。第４の配線１１７ｃはＧＮＤに接続されている。
【０００８】
このようにＲＯＭ−１領域２００は、ワード線と交差するビット線に第１のデータ転送トランジスタが接続されていることでデータ"１"が記憶されている。
【０００９】
ＲＯＭ−０領域２０１のシリコン基板１１０の表面にはトレンチ素子分離膜１１１が形成されており、シリコン基板１１０の表面にはゲート電極１１３ｂ、ゲート絶縁膜１１２ｂ及びソース及びドレイン領域の拡散層１２０ｃ，１２０ｂを有する第２のデータ転送トランジスタが形成されている。
【００１０】
第２のデータ転送トランジスタの上には第１乃至第３の層間絶縁膜１２５〜１２７、第２、第４、第６及び第７のＷプラグ１１４ｂ，１１６ｂ，１１４ｃ，１１６ｃ、第２、第４、第５及び第６の配線１１５ｂ，１１７ｃ，１１５ｃ，１１７ｂが形成されている。第３の層間絶縁膜１２７上にはビット線１１９が形成されている。
【００１１】
ビット線１１９は、第２のデータ転送トランジスタの拡散層１２０ｃに電気的に接続されていない。第２のデータ転送トランジスタのゲート電極１１３ｂはワード線に繋げられている。第２のデータ転送トランジスタの拡散層１２０ｂは、第２のＷプラグ１１４ｂ、第２の配線１１５ｂ及び第４のＷプラグ１１６ｂを介して第４の配線１１７ｃに電気的に接続されている。第４の配線１１７ｃはＧＮＤに接続されている。
【００１２】
このようにＲＯＭ−０領域２０１は、ワード線と交差するビット線に第２のデータ転送トランジスタが接続されていないことでデータ"０"が記憶されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−２６０８８６公報
【特許文献２】特開２００４−３０７９５公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
マスクＲＯＭのデータ切り替えは、ビアホールマスク、コンタクトホールマスク、メタル配線マスクあるいは、インプラマスクで行うことができる。０．１５μｍ以下の微細プロセスでは、加工精度が要求される工程のマスク（例えばビアホールマスク、コンタクトホールマスク、メタル配線マスク）にハーフトーンマスクを用いている。マスクＲＯＭのデータ切り替えをそれらの工程のマスクで行った場合、マスクコストが高くなり、マスクＲＯＭの製品コストが高くなるという課題がある。
【００１５】
また、マスクＲＯＭのデータ切り替えをインプラマスクで行う場合は、高価なマスクを用いないため、マスクコストを安くすることができる。しかし、バルク工程であるため製品出荷までの日程が長くなってしまうという課題がある。つまり、データ切り替えを行うＲＯＭが決まる前であっても、データ切り替えを行う前の工程までを実施しておくことができる。このため、通常はデータ切り替えを行う前の工程までを製造しておき、その後、製品仕様が決まりデータ切り替えを行うＲＯＭが決まってから、その後の工程の製造を行う。従って、その後の工程が長いと、製品出荷までの日程が長くなってしまう。
【００１６】
本発明の一態様は、マスクＲＯＭのデータ切り替えのためのマスクコストを低くし且つ製品出荷までの日程を短くできる半導体記憶装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、第１のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第１のデータ転送トランジスタと、第２のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第２のデータ転送トランジスタを、半導体基板上に形成する工程と、
前記半導体基板、前記第１及び第２のデータ転送トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第１の導電膜、該第１の導電膜上に形成された絶縁膜及び該絶縁膜上に形成された第２の導電膜を有する積層膜と、前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第３の導電膜を、前記第１の層間絶縁膜上に形成する工程と、
前記第１の層間絶縁膜、前記第２の導電膜及び前記第３の導電膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に、前記第２の導電膜及び前記第３の導電膜それぞれに電気的に接続されたビット線を形成する工程と、
を具備し、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層及び前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層それぞれは、接地線に電気的に接続されている半導体記憶装置の製造方法である。
【００１８】
また、本発明の一態様に係る半導体記憶装置の製造方法において、
前記積層膜は第１のＭＩＭキャパシタであり、
前記第１の導電膜は第１のＭＩＭキャパシタの下部電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの上部電極であり、
前記第３の導電膜は前記第２のＭＩＭキャパシタの下部電極であり、
前記第３の導電膜と前記ビットとの間には前記第２のＭＩＭキャパシタの上部電極が無いことが好ましい。
【００１９】
本発明の一態様は、第１のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第１のデータ転送トランジスタと、第２のワード線に電気的に接続されたゲート電極、ソース領域及びドレイン領域の拡散層を有する第２のデータ転送トランジスタを、半導体基板上に形成する工程と、
前記半導体基板、前記第１及び第２のデータ転送トランジスタの上に第１の層間絶縁膜を形成する工程と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第１の導電膜、該第１の導電膜上に形成された絶縁膜及び該絶縁膜上に形成された第２の導電膜を有する積層膜と、前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層に電気的に接続された第３の導電膜を、前記第１の層間絶縁膜上に形成する工程と、
前記第１の層間絶縁膜、前記第２の導電膜及び前記第３の導電膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に、前記第２の導電膜及び前記第３の導電膜それぞれに電気的に接続された接地線を形成する工程と、
を具備し、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層及び前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方の拡散層それぞれは、ビット線に電気的に接続されている半導体記憶装置の製造方法である。
【００２０】
また、本発明の一態様に係る半導体記憶装置の製造方法において、
前記積層膜は第１のＭＩＭキャパシタであり、
前記第１の導電膜は第１のＭＩＭキャパシタの下部電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの上部電極であり、
前記第３の導電膜は前記第２のＭＩＭキャパシタの下部電極であり、
前記第３の導電膜と前記接地線との間には前記第２のＭＩＭキャパシタの上部電極が無いことが好ましい。
【００２１】
また、本発明の一態様に係る半導体記憶装置の製造方法において、
前記第２の導電膜は、ハーフトーンマスクに比べてマスクコストの低いマスクを用いたフォトリソグラフィー法及びエッチング法を用いて形成されたものであることが好ましい。
【００２２】
本発明の一態様は、データ"０"が記憶される第１のＲＯＭ及びデータ"１"が記憶される第２のＲＯＭを有する半導体記憶装置において、
前記第１のＲＯＭは、
第１のデータ転送トランジスタのゲート電極に電気的に接続された第１のワード線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された接地線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第１の導電膜と、
前記第１の導電膜に接して形成された絶縁膜と、
前記絶縁膜に接して形成された第２の導電膜と、
前記第２の導電膜に電気的に接続されたビット線と、
を有しており、
前記第２のＲＯＭは、
第２のデータ転送トランジスタのゲート電極に電気的に接続された第２のワード線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された接地線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第３の導電膜と、
前記第３の導電膜に電気的に接続された前記ビット線と、
を有している半導体記憶装置である。
【００２３】
また、本発明の一態様に係る半導体記憶装置において、
前記第１の導電膜は第１のＭＩＭキャパシタの一方の電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの他方の電極であり、
前記第３の導電膜は、前記第２のＭＩＭキャパシタの一方の電極であり、
前記第３の導電膜と前記ビット線との間には前記第２のＭＩＭキャパシタの他方の電極が無いことが好ましい。
【００２４】
本発明の一態様は、データ"０"が記憶される第１のＲＯＭ及びデータ"１"が記憶される第２のＲＯＭを有する半導体記憶装置において、
前記第１のＲＯＭは、
第１のデータ転送トランジスタのゲート電極に電気的に接続された第１のワード線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された第１のビット線と、
前記第１のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第１の導電膜と、
前記第１の導電膜に接して形成された絶縁膜と、
前記絶縁膜に接して形成された第２の導電膜と、
前記第２の導電膜に電気的に接続された接地線と、
を有しており、
前記第２のＲＯＭは、
第２のデータ転送トランジスタのゲート電極に電気的に接続された第２のワード線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の一方が電気的に接続された第２のビット線と、
前記第２のデータ転送トランジスタのソース領域及びドレイン領域の他方が電気的に接続された第３の導電膜と、
前記第３の導電膜に電気的に接続された接地線と、
を有している半導体記憶装置である。
【００２５】
また、本発明の一態様に係る半導体記憶装置において、
前記第１の導電膜は第１のＭＩＭキャパシタの一方の電極であり、
前記第２の導電膜は前記第１のＭＩＭキャパシタの他方の電極であり、
前記第３の導電膜は、前記第２のＭＩＭキャパシタの一方の電極であり、
前記第３の導電膜と前記接地線との間には前記第２のＭＩＭキャパシタの他方の電極が無いことが好ましい。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は第１の実施形態によるデータ"０"が記憶されるＲＯＭを示す回路図、（ｂ）はデータ"１"が記憶されるＲＯＭを示す回路図。
【図２】図３（ａ），（ｂ）に示すＡ−Ａ'線に沿った断面図。
【図３】（ａ）はデータ切り替えを行う前の工程までを施した平面図、（ｂ）はデータ切り替えを行った後の半導体記憶装置を示す平面図。
【図４】（ａ）は第２の実施形態によるデータ"０"が記憶されるＲＯＭを示す回路図、（ｂ）はデータ"１"が記憶されるＲＯＭを示す回路図。
【図５】図４（ａ）に示すＲＯＭ１０１及び図４（ｂ）に示すＲＯＭ１００を有する半導体記憶装置を示す断面図。
【図６】（ａ）はデータ切り替えを行う前の工程までを施した平面図、（ｂ）はデータ切り替えを行った後の半導体記憶装置を示す平面図。
【図７】ビアホールの有無によってデータの切り替えを行うＲＯＭを示す断面図。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
（第１の実施形態）
本実施形態による半導体記憶装置は、メタル（Ｍ）／絶縁膜（Ｉ）／メタル（Ｍ）の積層構造からなるＭＩＭキャパシタの電極の有無でデータ切り替えを行うマスクＲＯＭである。
【００２９】
図１（ａ）は、第１の実施形態による半導体記憶装置であってデータ"０"が記憶されるＲＯＭを示す回路図であり、図１（ｂ）は、第１の実施形態による半導体記憶装置であってデータ"１"が記憶されるＲＯＭを示す回路図である。
【００３０】
図１（ａ）に示すＲＯＭ１０１は、ワード線１３、ビット線１９、データ転送トランジスタ３１及びＭＩＭキャパシタ３０を有しており、データ転送トランジスタ３１のゲート電極はワード線１３に電気的に接続されている。データ転送トランジスタ３１のソース領域及びドレイン領域の一方は接地線（ＧＮＤ）に接続されている。データ転送トランジスタ３１のソース領域及びドレイン領域の他方はＭＩＭキャパシタ３０の一方の電極に電気的に接続されており、ＭＩＭキャパシタ３０の他方の電極はビット線１９に電気的に接続されている。従って、データ転送トランジスタ３１のソース領域及びドレイン領域の他方は、ＭＩＭキャパシタ３０によりビット線１９と電気的に絶縁されていない。
【００３１】
図１（ｂ）に示すＲＯＭ１００は、ＭＩＭキャパシタの一方の電極が無い点を除いて図１（ａ）と同様である。つまり、ＭＩＭキャパシタの一方の電極が無いことにより、データ転送トランジスタ３１のソース領域及びドレイン領域の他方はビット線１９に電気的に接続されている。
【００３２】
図１（ｂ）に示すＲＯＭ１００では、ＭＩＭキャパシタの一方の電極が無いことにより、データ転送トランジスタ３１がオン状態の場合にＲＯＭのデータ線であるビット線１９と接地線が導通する。これに対し、図１（ａ）に示すＲＯＭ１０１では、ＭＩＭキャパシタ３０の両方の電極が有ることにより、データ転送トランジスタ３１がオン状態の場合にＲＯＭのデータ線であるビット線１９と接地線が絶縁される。このようにＭＩＭキャパシタの一方の電極の有無により、ＲＯＭのデータ線の導通が変わり、データの有無（"１"、"０"）を判定することができる。
【００３３】
図２は、図１（ａ）に示すＲＯＭ１０１及び図１（ｂ）に示すＲＯＭ１００を有する半導体記憶装置を示す断面図である。図３（ａ）は、図２に示す拡散層から２層目のＷプラグまでの層を示す平面図であってデータ切り替えを行う前の工程までを施した平面図である。図３（ｂ）は、図２に示す２層目の配線層からビット線までの層を示す平面図であってデータ切り替えを行った後の半導体記憶装置を示す平面図である。
【００３４】
まず、データ切り替えを行う前の工程までについて図２及び図３（ａ）を参照しつつ説明する。
図２に示すように、シリコン基板１０の表面にトレンチ素子分離膜１１を形成し、シリコン基板１０の表面上にゲート絶縁膜１２ａ，１２ｂを形成する。次いで、ゲート絶縁膜１２ａ，１２ｂ上にゲート電極（ワード線）１３ａ，１３ｂを形成する。その後、ゲート電極１３ａ，１３ｂをマスクとしてシリコン基板１０に不純物イオンを注入することにより、シリコン基板１０にはソース領域及びドレイン領域の拡散層９ａ〜９ｃが形成される。このようにしてＲＯＭ１００が形成される領域にはゲート電極１３ａ、ソース領域及びドレイン領域の拡散層９ａ，９ｂを有するデータ転送トランジスタが形成され、ＲＯＭ１０１が形成される領域にはゲート電極１３ｂ、ソース領域及びドレイン領域の拡散層９ｃ，９ｂを有するデータ転送トランジスタが形成される。
【００３５】
次いで、ゲート電極１３ａ，１３ｂを含むシリコン基板１０の全面上に第１の層間絶縁膜２５を形成する。その後、第１の層間絶縁膜２５をフォトグラフィー法及びドライエッチング法を用いて加工することにより、第１の層間絶縁膜２５にはコンタクトホールが形成される。次いで、コンタクトホール内にＷ膜を埋め込むことにより、第１の層間絶縁膜２５内には第１乃至第３のＷプラグ１４ａ〜１４ｃが形成される。第１乃至第３のＷプラグ１４ａ〜１４ｃは、それぞれ拡散層９ａ〜９ｃに電気的に接続される。
【００３６】
次いで、第１の層間絶縁膜２５及び第１乃至第３のＷプラグ１４ａ〜１４ｃの上に第１乃至第３の配線１５ａ〜１５ｃを形成する。第１乃至第３の配線１５ａ〜１５ｃは、それぞれ第１乃至第３のＷプラグ１４ａ〜１４ｃに電気的に接続される。
【００３７】
次いで、第１の層間絶縁膜２５及び第１乃至第３の配線１５ａ〜１５ｃの上に第２の層間絶縁膜２６を形成する。その後、第２の層間絶縁膜２６をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、第２の層間絶縁膜２６にはビアホールが形成される。次いで、ビアホール内にＷ膜を埋め込むことにより、第２の層間絶縁膜２６内には第４乃至第６のＷプラグ１６ａ〜１６ｃが形成される。第４乃至第６のＷプラグ１６ａ〜１６ｃは、それぞれ第１乃至第３の配線１５ａ〜１５ｃに電気的に接続される。
【００３８】
次に、データ切り替えを行う工程とその後の工程について図２及び図３（ｂ）を参照しつつ説明する。
【００３９】
図２に示すように、第２の層間絶縁膜２６及び第４乃至第６のＷプラグ１６ａ〜１６ｃの上にＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にＣＶＤ（Chemical  Vapor  Deposition）法により窒化シリコン膜を成膜する。次いで、この窒化シリコン膜上にスパッタリング法により窒化チタン膜を成膜する。
【００４０】
次いで、ハーフトーンマスクに比べてマスクコストの低いマスク（例えばBinaryマスク）を用いたフォトリソグラフィー法により窒化チタン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして窒化チタン膜及び窒化シリコン膜をドライエッチングにより加工する。これにより、ＲＯＭ１０１が形成される領域のＡｌ合金膜上には窒化シリコン膜からなるキャパシタ絶縁膜２８が形成され、キャパシタ絶縁膜２８上には窒化チタン膜からなるキャパシタ上部電極２０が形成される。しかし、ＲＯＭ１００が形成される領域のＡｌ合金膜上にはキャパシタ絶縁膜及びキャパシタ上部電極が形成されない。このようにキャパシタ上部電極２０の有無によってマスクＲＯＭのデータ切り替えが行われる。
【００４１】
次いで、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工する。これにより、ＲＯＭ１００が形成される領域の第２の層間絶縁膜２６上には第１のキャパシタ下部電極１７ａが形成され、ＲＯＭ１００が形成される領域とＲＯＭ１０１が形成される領域の境界上には第４の配線１７ｃが形成され、ＲＯＭ１０１が形成される領域の第２の層間絶縁膜２６上には第２のキャパシタ下部電極１７ｂが形成される。その結果、ＲＯＭ１０１が形成される領域には、第２のキャパシタ下部電極１７ｂと、第２のキャパシタ下部電極１７ｂ上に形成されたキャパシタ絶縁膜２８と、そのキャパシタ絶縁膜２８上に形成されたキャパシタ上部電極２０からなるＭＩＭキャパシタが形成される。しかし、第１のキャパシタ下部電極１７ａ上にはキャパシタ上部電極が形成されないので、ＲＯＭ１００が形成される領域にはＭＩＭキャパシタが形成されない。なお、第４の配線１７ｃは接地線（ＧＮＤ）に繋げられる。
【００４２】
また、ＭＩＭキャパシタは、シリコン基板１０上の他の領域にも形成され、その他の領域に形成されたＭＩＭキャパシタは容量素子として機能するが、ＲＯＭ１０１の領域に形成されたＭＩＭキャパシタはデータ切り替えとして機能するだけで容量素子としては機能しない。また、第１のキャパシタ下部電極１７ａ、第４の配線１７ｃ及び第２のキャパシタ下部電極１７ｂは、それぞれ第４乃至第６のＷプラグ１６ａ〜１６ｃに電気的に接続される。
【００４３】
次いで、第２の層間絶縁膜２６、第１のキャパシタ下部電極１７ａ、第４の配線１７ｃ及びＭＩＭキャパシタの上に第３の層間絶縁膜２７を形成する。その後、第３の層間絶縁膜２７をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、第３の層間絶縁膜２７にはビアホールが形成される。次いで、ビアホール内にＷ膜を埋め込むことにより、第３の層間絶縁膜２７内には第７及び８のＷプラグ１８ａ，１８ｂが形成される。第７及び第８のＷプラグ１８ａ，１８ｂは、それぞれ第１のキャパシタ下部電極１７ａ及びキャパシタ上部電極２０に電気的に接続される。
【００４４】
その後、第３の層間絶縁膜２７、第７及び第８のＷプラグ１８ａ、１８ｂ上にビット線１９を形成する。
【００４５】
上記のようにして作製されたＲＯＭ１０１はデータ転送トランジスタを有しており、このデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層９ｃは、ＭＩＭキャパシタのキャパシタ絶縁膜２８によってビット線１９と電気的に絶縁されている。これに対し、ＲＯＭ１００はデータ転送トランジスタを有しており、このデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層９ａは、ＭＩＭキャパシタのキャパシタ絶縁膜が無いことによってビット線１９と電気的に接続されている。
【００４６】
以上、本発明の第１の実施形態によれば、マスクＲＯＭのデータ切り替えをＭＩＭキャパシタの上部電極２０によって行う。このキャパシタ上部電極２０を形成するためのレジストマスクは、０．１５μｍ以下の微細プロセスであっても加工精度が要求されないため、ハーフトーンマスクのような高価なマスクを使用する必要がなく、マスクコストの低いマスク（例えばBinaryマスク）を使用することができる。従って、マスクＲＯＭの製品コストを低減することが可能となる。
【００４７】
（第２の実施形態）
図４（ａ）は、第２の実施形態による半導体記憶装置であってデータ"０"が記憶されるＲＯＭを示す回路図であり、図４（ｂ）は、第２の実施形態による半導体記憶装置であってデータ"１"が記憶されるＲＯＭを示す回路図であり、図１（ａ），（ｂ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４８】
図４（ａ）に示すＲＯＭ１０１は、データ転送トランジスタ３１のソース領域及びドレイン領域の一方がＭＩＭキャパシタ３０により接地線（ＧＮＤ）に絶縁されている。データ転送トランジスタ３１のソース領域及びドレイン領域の他方はビット線１９に電気的に接続されている。なお、本実施形態では、ＭＩＭキャパシタ３０を接地線側に形成しているため、第１の実施形態のようにビット線にＭＩＭキャパシタの容量が形成されず、ＲＯＭデータによりビット線の容量が変わらないため、第１の実施形態による半導体記憶装置に比べて動作を安定させることができる。
【００４９】
図４（ｂ）に示すＲＯＭ１００は、ＭＩＭキャパシタの一方の電極が無い点を除いて図４（ａ）と同様である。つまり、ＭＩＭキャパシタの一方の電極が無いことにより、データ転送トランジスタ３１のソース領域及びドレイン領域の一方は接地線に電気的に接続されている。
【００５０】
図５は、図４（ａ）に示すＲＯＭ１０１及び図４（ｂ）に示すＲＯＭ１００を有する半導体記憶装置を示す断面図である。図６（ａ）は、図５に示す拡散層から１層目のＷプラグまでの層を示す平面図であってデータ切り替えを行う前の工程までを施した平面図である。図６（ｂ）は、図５に示す１層目の配線層からビット線までの層を示す平面図であってデータ切り替えを行った後の半導体記憶装置を示す平面図である。図５及び図６は、図２及び図３と同一部分には同一符号を付し、同一部分についての説明は省略する。
【００５１】
まず、データ切り替えを行う前の工程までについて図５及び図６（ａ）を参照しつつ説明する。
図５に示す第１乃至第３のＷプラグ１４ａ〜１４ｃを形成する工程までは第１の実施形態と同様である。
【００５２】
次に、データ切り替えを行う工程とその後の工程について図５及び図６（ｂ）を参照しつつ説明する。
【００５３】
図５に示すように、第１の層間絶縁膜２５及び第１乃至第３のＷプラグ１４ａ〜１４ｃの上にＡｌ合金膜を形成する。次いで、第１の実施形態と同様の方法で、ＲＯＭ１０１が形成される領域のＡｌ合金膜上には窒化シリコン膜からなるキャパシタ絶縁膜２８が形成され、キャパシタ絶縁膜２８上には窒化チタン膜からなるキャパシタ上部電極２０が形成される。しかし、ＲＯＭ１００が形成される領域のＡｌ合金膜上にはキャパシタ絶縁膜及びキャパシタ上部電極が形成されない。このようにキャパシタ上部電極２０の有無によってマスクＲＯＭのデータ切り替えが行われる。
【００５４】
次いで、Ａｌ合金膜をフォトリソグラフィー法及びエッチング法を用いて加工する。これにより、ＲＯＭ１００が形成される領域の第１の層間絶縁膜２５上には第１のキャパシタ下部電極２１ａが形成され、ＲＯＭ１００が形成される領域とＲＯＭ１０１が形成される領域の境界上には第１の配線２１ｂが形成され、ＲＯＭ１０１が形成される領域の第１の層間絶縁膜２５上には第２のキャパシタ下部電極２１ｃが形成される。その結果、ＲＯＭ１０１が形成される領域には、第２のキャパシタ下部電極２１ｃとキャパシタ絶縁膜２８とキャパシタ上部電極２０からなるＭＩＭキャパシタが形成されるが、ＲＯＭ１００が形成される領域にはＭＩＭキャパシタが形成されない。
【００５５】
なお、ＭＩＭキャパシタは、シリコン基板１０上の他の領域にも形成され、その他の領域に形成されたＭＩＭキャパシタは容量素子として機能するが、ＲＯＭ１０１の領域に形成されたＭＩＭキャパシタはデータ切り替えとして機能するだけで容量素子としては機能しない。
【００５６】
次いで、第１のキャパシタ下部電極２１ａ、第１の配線２１ｂ、ＭＩＭキャパシタ及び第１の層間絶縁膜２５の上に第２の層間絶縁膜２６を形成する。その後、第１の実施形態と同様の方法で、第２の層間絶縁膜２６内に第４乃至第６のＷプラグ２２ａ〜２２ｃが形成される。第４乃至第６のＷプラグ２２ａ〜２２ｃは、それぞれ第１の下部電極２１ａ、第１の配線２１ｂ及びキャパシタ上部電極２０に電気的に接続される。
【００５７】
次いで、第２の層間絶縁膜２６及び第４乃至第６のＷプラグ２２ａ〜２２ｃの上に第２乃至第４の配線２３ａ〜２３ｃを形成する。第２乃至第４の配線２３ａ〜２３ｃは、それぞれ第４乃至第６のＷプラグ２２ａ〜２２ｃに電気的に接続される。なお、第４及び第６の配線２３ａ，２３ｃそれぞれは接地線（ＧＮＤ）に繋げられる。
【００５８】
次いで、第２の層間絶縁膜２６及び第２乃至第４の配線２３ａ〜２３ｃの上に第３の層間絶縁膜２７を形成する。その後、第３の層間絶縁膜２７をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、第３の層間絶縁膜２７にはビアホールが形成される。次いで、ビアホール内にＷ膜を埋め込むことにより、第３の層間絶縁膜２７内には第７のＷプラグ２４が形成される。第７のＷプラグ２４は、第３の配線２３ｂに電気的に接続される。
【００５９】
その後、第３の層間絶縁膜２７及び第７のＷプラグ２４の上にビット線１９を形成する。
【００６０】
上記のようにして作製されたＲＯＭ１０１はデータ転送トランジスタを有しており、このデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層９ｃは、ＭＩＭキャパシタのキャパシタ絶縁膜２８によって接地線と電気的に絶縁されている。これに対し、ＲＯＭ１００はデータ転送トランジスタを有しており、このデータ転送トランジスタのソース領域及びドレイン領域の一方の拡散層９ａは、ＭＩＭキャパシタのキャパシタ絶縁膜が無いことによって接地線と電気的に接続されている。
【００６１】
上記第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【符号の説明】
【００６２】
９ａ〜９ｃ…ソース領域及びドレイン領域の拡散層、１０…シリコン基板、１１…トレンチ素子分離膜、１２ａ，１２ｂ…ゲート絶縁膜、１３…ワード線、１３ａ，１３ｂ…ゲート電極（ワード線）、１４ａ〜１４ｃ…第１乃至第３のＷプラグ、１５ａ〜１５ｃ…第１乃至第３の配線、１６ａ〜１６ｃ…第４乃至第６のＷプラグ、１７ａ，２１ａ…第１のキャパシタ下部電極、１７ｂ，２１ｃ…第２のキャパシタ下部電極、１７ｃ…第４の配線、１８ａ，１８ｂ…第７及び第８のＷプラグ、１９…ビット線、２０…キャパシタ上部電極、２１ｂ…第１の配線、２２ａ〜２２ｃ…第４乃至第６のＷプラグ、２３ａ〜２３ｃ…第２乃至第４の配線、２４…第７のＷプラグ、２５…第１の層間絶縁膜、２６…第２の層間絶縁膜、２７…第３の層間絶縁膜、２８…キャパシタ絶縁膜、３０…ＭＩＭキャパシタ、３１…データ転送トランジスタ、１００，１０１…ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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