(57)【要約】【課題】スーパージャンクション構造におけるチャージバランスを保持しつつ、プロセスマージンの低下を防止する。【解決手段】電流を流すセル領域Ａ及びセル領域Ａを囲む終端領域Ｂを有する半導体装置であって、ｎ＋ドレイン層（第１半導体領域）１１と、Ｘ方向に沿って交互に設けられたｎ形の半導体ピラー３１及びｐ形の半導体ピラー３２と、ドレイン電極（第１の主電極）１と、ｐ形ベース層（第２半導体領域）１３と、ｎ形ソース層（第３半導体領域）１４と、ソース電極（第２の主電極）２と、ゲート電極（制御電極）２１と、を備え、最も終端領域Ｂに近い半導体ピラー３２Ｅ以外の半導体ピラー３１及び３２は、Ｙ方向に沿ってストライプ状に設けられ、半導体ピラー３２Ｅは、Ｙ方向に沿って、相対的に不純物濃度の高い高濃度領域３２１と低い低濃度領域３２２とが、交互に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流を流すセル領域及び前記セル領域を囲む終端領域を有する半導体装置であって、
第１導電型の第１半導体領域と、
前記セル領域において前記第１半導体領域の上に設けられ、前記第１半導体領域の一方の主面に対して平行な第１方向に沿って交互に配列された第１導電型の半導体ピラー及び第２導電型の半導体ピラーと、
前記第１半導体領域の他方の主面側に設けられた第１の主電極と、
前記第２導電型の半導体ピラーの表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域及び前記第３半導体領域に接続された第２の主電極と、
前記第２半導体領域、前記第３半導体領域及び前記第１導電型の半導体ピラー上にゲート絶縁膜を介して設けられた制御電極と、
を備え、
前記第１導電型の半導体ピラー及び前記第２導電型の半導体ピラーのうち、前記終端領域に最も近い半導体ピラー以外の半導体ピラーは、前記第１半導体領域の主面に対して平行な方向であって前記第１方向と直交する第２方向に延在するストライプ状に設けられ、
前記終端領域に最も近い半導体ピラーは、相対的に不純物濃度の高い領域と低い領域とが、前記第２方向に沿って交互に設けられたことを特徴とする半導体装置。
【請求項２】
前記不純物濃度の高い領域の前記第２方向に沿ったピッチは、前記不純物濃度の低い領域の前記第２方向に沿ったピッチと等しいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不純物濃度の高い領域における前記第１方向に沿った幅は、前記最終端に最も近い半導体ピラーに隣接する半導体ピラーにおける前記第１方向に沿った幅と等しいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記終端領域に最も近い半導体ピラーにおける不純物量は、前記最終端に最も近い半導体ピラーに隣接する半導体ピラーにおける不純物量の１／２であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
電流を流すセル領域及び前記セル領域を囲む終端領域を有する導体装置の製造方法であって、
第１導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の一方の主面上に高抵抗領域を形成する工程と、
前記セル領域における前記高抵抗領域に、前記第１半導体領域の一方の主面に対して平行な第１方向に沿って、第１導電型の不純物を注入した第１不純物注入領域と、第２導電型の不純物を注入した第２不純物注入領域と、を交互に形成する工程と、
前記高抵抗領域を形成する工程と、前記第１不純物注入領域及び前記第２不純物注入領域を交互に形成する工程と、を繰り返した後、熱拡散を施すことで、前記第１不純物注入領域及び前記第２不純物注入領域を、前記第１半導体領域の主面に対して垂直な方向に沿ってそれぞれ連通させて、第１導電型の半導体ピラー及び第２導電型の半導体ピラーを形成する工程と、
前記第２導電型の半導体ピラーの表面に、第２導電型の第２半導体領域を選択的に形成する工程と、
前記第２半導体領域の表面に、第１導電型の第３半導体領域を選択的に形成する工程と、
前記第２半導体領域、前記第３半導体領域及び前記第１導電型の半導体ピラー上にゲート絶縁膜を介して制御電極を形成する工程と、
前記第１半導体領域の他方の主面側に第１の主電極を形成する工程と、
前記第２半導体領域及び前記第３半導体領域に、第２の主電極を接続する工程と、
を備え、
前記第１不純物注入領域及び前記第２不純物注入領域を交互に形成する工程において、
前記第１不純物注入領域及び前記第２不純物注入領域のうち、前記終端領域に最も近い不純物注入領域以外の不純物注入領域では、前記第１半導体領域の主面に対して平行な方向であって前記第１方向と直交する第２方向に延在するストライプ状に前記不純物注入領域を形成し、
前記終端領域に最も近い不純物注入領域では、相対的に不純物濃度の高い領域と低い領域とを、前記第１方向に沿って交互に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）では、電流を流すメインのセル領域だけではなく、セル領域の外側である終端領域にも耐圧が印加される。このため、素子全体の設計において必要な耐圧を実現するためには、素子終端領域の設計が欠かせない。スーパージャンクション構造を有するパワーＭＯＳＦＥＴにおいて、特に終端領域にスーパージャンクション構造が配置されていないときは、セル領域と終端領域との境界におけるチャージバランス（同等の電荷量）が重要になる。
【０００３】
チャージバランスを保持するため、スーパージャンクション構造におけるストライプ状の半導体ピラーにおいては、最終端の半導体ピラーの幅を、隣接する半導体ピラーの幅の１／２にしている。しかしながら、スーパージャンクション構造を有する半導体装置において、半導体ピラーの幅を狭くするほど、半導体ピラーを形成する際に用いるマスク（レジストマスク等）のプロセスマージンが低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、スーパージャンクション構造におけるチャージバランスを保持しつつ、プロセスマージンの低下を防止する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、電流を流すセル領域及び前記セル領域を囲む終端領域を有する半導体装置であって、第１導電型の第１半導体領域と、前記セル領域において前記第１半導体領域の上に設けられ、前記第１半導体領域の一方の主面に対して平行な第１方向に沿って交互に配列された第１導電型の半導体ピラー及び第２導電型の半導体ピラーと、前記第１半導体領域の他方の主面側に設けられた第１の主電極と、前記第２導電型の半導体ピラーの表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域及び前記第３半導体領域に接続された第２の主電極と、前記第２半導体領域、前記第３半導体領域及び前記第１導電型の半導体ピラー上にゲート絶縁膜を介して設けられた制御電極と、を備え、前記第１導電型の半導体ピラー及び前記第２導電型の半導体ピラーのうち、前記終端領域に最も近い半導体ピラー以外の半導体ピラーは、前記第１半導体領域の主面に対して平行な方向であって前記第１方向と直交する第２方向に延在するストライプ状に設けられ、前記終端領域に最も近い半導体ピラーは、相対的に不純物濃度の高い領域と低い領域とが、前記第２方向に沿って交互に設けられたことを特徴とする半導体装置が提供される。
【０００７】
また、他の実施形態によれば、電流を流すセル領域及び前記セル領域を囲む終端領域を有する導体装置の製造方法であって、第１導電型の第１半導体領域を形成する工程と、前記第１半導体領域の一方の主面上に高抵抗領域を形成する工程と、前記セル領域における前記高抵抗領域に、前記第１半導体領域の一方の主面に対して平行な第１方向に沿って、第１導電型の不純物を注入した第１不純物注入領域と、第２導電型の不純物を注入した第２不純物注入領域と、を交互に形成する工程と、前記高抵抗領域を形成する工程と、前記第１不純物注入領域及び前記第２不純物注入領域を交互に形成する工程と、を繰り返した後、熱拡散を施すことで、前記第１不純物注入領域及び前記第２不純物注入領域を、前記第１半導体領域の主面に対して垂直な方向に沿ってそれぞれ連通させて、第１導電型の半導体ピラー及び第２導電型の半導体ピラーを形成する工程と、前記第２導電型の半導体ピラーの表面に、第２導電型の第２半導体領域を選択的に形成する工程と、前記第２半導体領域の表面に、第１導電型の第３半導体領域を選択的に形成する工程と、前記第２半導体領域、前記第３半導体領域及び前記第１導電型の半導体ピラー上にゲート絶縁膜を介して制御電極を形成する工程と、前記第１半導体領域の他方の主面側に第１の主電極を形成する工程と、前記第２半導体領域及び前記第３半導体領域に、第２の主電極を接続する工程と、を備え、前記第１不純物注入領域及び前記第２不純物注入領域を交互に形成する工程において、前記第１不純物注入領域及び前記第２不純物注入領域のうち、前記終端領域に最も近い不純物注入領域以外の不純物注入領域では、前記第１半導体領域の主面に対して平行な方向であって前記第１方向と直交する第２方向に延在するストライプ状に前記不純物注入領域を形成し、前記終端領域に最も近い不純物注入領域では、相対的に不純物濃度の高い領域と低い領域とを、前記第１方向に沿って交互に形成することを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】第１の実施形態に係る半導体装置の模式的平面図である。
【図３】比較例を説明する模式的平面図である。
【図４】第２の実施形態に係る半導体装置の製造方法を説明するフローチャートである。
【図５】第１ピラー部における不純物濃度のプロファイルを例示する模式図である。
【図６】第２ピラー部における不純物濃度のプロファイルを例示する模式図である。
【図７】第１の実施形態の他の例を説明する模式的平面図である。
【図８】第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図９】第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１０】第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電型をｎ形、第２導電型をｐ形とした具体例を挙げる。
また、以下の説明では、ｎ＋ドレイン層（第１半導体領域）１１の一方の主面１１ａに平行な方向のうち一つである第１方向をＸ方向とする。また、主面１１ａに平行な方向のうち、第１方向（Ｘ方向）と直交する第２方向をＹ方向とする。また、主面１１ａに対して垂直な方向をＺ方向とする。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１（ａ）は、第１の実施形態に係る半導体装置１１０のセル領域と終端領域との境界を中心とした模式的断面図である。
図１（ｂ）は、図１（ａ）の破線枠Ｍ１で示す半導体ピラー部の模式的平面図である。
図２は、第１の実施形態に係る半導体装置の模式的平面図である。
【００１１】
先ず、図２に基づき、本実施形態に係る半導体装置１１０の平面構成を説明する。
図２に表したように、半導体装置１１０は、セル領域Ａ及びセル領域Ａを囲む終端領域Ｂを備える。セル領域Ａは、半導体素子として機能する素子部１０を含む。素子部１０のゲート電極２１は、セル領域Ａ内でＹ方向に沿ってストライプ状に形成される。また、複数本のゲート電極２１は、セル領域Ａ内でＸ方向に沿って所定の間隔で配置される。
【００１２】
終端領域Ｂには、ガードリング電極２５が設けられる。ガードリング電極２５は、セル領域Ａの周辺を囲むように設けられている。ガードリング電極２５は、必要に応じて複数本設けられている。最外周のガードリング電極２５の外側には、ＥＱＰＲ（Equivalent Potential Ring：等価電位リング）電極２６が設けられている。
【００１３】
本実施形態に係る半導体装置１１０は、セル領域Ａと終端領域Ｂとの境界部分における半導体ピラーに特徴がある。
【００１４】
次に、図１に基づき、本実施形態に係る半導体装置１１０の特徴部分を説明する。
図１（ａ）では、図２に示すａ−ａ’線での模式的断面図を示している。
図１に例示した半導体装置１１０は、ＭＯＳＦＥＴとして機能する。
【００１５】
素子部１０は、ｎ＋ドレイン層（第１半導体領域）１１と、ｎ形の半導体ピラー３１とｐ形の半導体ピラー３２とがＸ方向に沿って交互に設けられた半導体ピラー部３０と、ｎ＋ドレイン層１１の他方の主面側に設けられたドレイン電極（第１の主電極）１と、半導体ピラー３２の表面に選択的に設けられたｐ形ベース層（第２半導体領域）１３と、ｐ形ベース層１３の表面に選択的に設けられたｎ形ソース層（第３半導体領域）１４と、ｐ形ベース層１３及びｎ形ソース層１４に接続されたソース電極（第２の主電極）２と、ゲート絶縁膜１７を介して設けられたゲート電極（制御電極）２１と、を有する。
【００１６】
半導体装置１１０の半導体ピラー部３０は、素子部１０におけるスーパージャンクションとして機能する。この半導体ピラー部３０において、終端領域Ｂに最も近い半導体ピラー３２Ｅ以外の半導体ピラー３１及び３２は、Ｙ方向に沿ってストライプ状に設けられている。
【００１７】
一方、終端領域Ｂに最も近い半導体ピラー３２Ｅは、相対的に不純物濃度の高い領域（高濃度領域３２１）と、不純物濃度の低い領域（低濃度領域３２２）とを有する。ここで、不純物濃度とは、単位体積当たりのキャリアの数のことをいう。高濃度領域３２１と低濃度領域３２２とは、Ｙ方向に沿って交互に配置されている。
【００１８】
終端領域Ｂには、ｎ＋ドレイン層１１の一方の主面に高抵抗領域１２が設けられ、この高抵抗領域層１２にガードリング１５が設けられる。高抵抗領域１２は、ノンドープ領域のほか、わずかな不純物が注入された領域も含む。ガードリング１５は、例えば複数本設けられている。各ガードリング１５には、ガードリング電極２５が接続される。各ガードリング電極２５の間は、層間絶縁膜２７によって分離されている。また、最外周のガードリング１５の外側には、ＥＱＰＲ１６が設けられる。ＥＱＰＲ１６には、ＥＱＰＲ電極２６が接続されている。ＥＱＰＲ電極２６とガードリング電極２５との間は、層間絶縁膜２７によって分離されている。
【００１９】
本実施形態に係る半導体装置１１０では、終端領域Ｂに最も近い半導体ピラー３２Ｅとして、高濃度領域３２１と低濃度領域３２２とが、Ｙ方向に沿って交互に配置される。これにより、半導体ピラーが一様な不純物濃度分布を有する場合に比べ、半導体ピラー３２Ｅ全体の不純物濃度を低くすることができる。すなわち、高濃度領域３２１と低濃度領域３２２とのバランスによって、半導体ピラー３２Ｅと、これに隣接する半導体ピラー３１との間のチャージバランスが調整される。
【００２０】
本実施形態に係る半導体装置１１０では、終端領域Ｂに最も近い半導体ピラー３２ＥのＸ方向に沿った幅に依存しないで不純物濃度を調整できるため、隣接する半導体ピラー３１との間のチャージバランスを保ちつつ、プロセスマージンの低下を抑制できる。
【００２１】
なお、図１では、図２に示すａ−ａ’線での模式的断面図を示しているが、セル領域Ａにおいてａ−ａ’線の位置と反対側の終端領域Ｂについても同様な構成である。すなわち、反対側の終端領域Ｂでは、図１に示す模式的断面図の構成が、Ｙ方向の軸を中心とした線対称の構成になる。
【００２２】
（比較例）
次に、比較例の説明を行う。
図３は、比較例を説明する模式的平面図である。
図３では、比較例に係る半導体ピラーの配置例を示している。
【００２３】
図３（ａ）では、ｎ形の半導体ピラー３１のＸ方向に沿った幅αと、ｐ形の半導体ピラー３２のＸ方向に沿った幅αとが等しい場合を例示している。各半導体ピラー３１及び３２の不純物注入量は等しくなっている。この場合、最も終端領域に近い半導体ピラー３２ｂ以外の半導体ピラー３１ａ及び３２ａの間（図中破線枠Ｍ１１参照）ではチャージバランスは保たれる。しかし、最も終端領域に近い半導体ピラー３２ｂとこれに隣接する半導体ピラー３１ａとの間（図中破線枠Ｍ１２参照）では、チャージバランスは保たれない。
【００２４】
図３（ｂ）では、終端領域でのチャージバランスを保つため、最も終端領域に近い半導体ピラー３２ｂの幅を、それ以外の半導体ピラー３１ａ及び３２ａの幅の１／２にした場合を例示している。この場合、半導体ピラー３１ａ及び３２ａの間（図中破線枠Ｍ２１参照）では、図３（ａ）に例示する場合と同様に、チャージバランスは保たれる。また、終端領域側では、半導体ピラー３２ｂの幅が、それ以外の半導体ピラー３１ａ及び３２ａの幅αの１／２、すなわち１／２αになっていることから、半導体ピラー３２ｂとこれに隣接する半導体ピラー３１ａとの間（図中破線枠Ｍ２２参照）でのチャージバランスも保たれる。
【００２５】
しかしながら、半導体ピラー３２ｂの幅を１／２にすると、半導体ピラー３２ｂを形成する際に用いるマスク（レジストマスク等）のＸ方向に沿ったプロセスマージンが、半導体ピラー３１ａ及び３２ｂを形成する際に用いるマスクのＸ方向に沿ったプロセスマージンに比べて１／２に低下する。
【００２６】
一方、図１（ｂ）に表したように、本実施形態に係る半導体装置１１０では、スーパージャンクションの最も終端領域Ｂに近い半導体ピラー３２Ｅとして、高濃度領域３２１と低濃度領域３２２とが、Ｙ方向に沿って交互に配置されている。このため、半導体ピラー３２ＥのＸ方向に沿った幅を、第１ピラー部３０の各半導体ピラー３１及び３２のＸ方向に沿った幅よりも狭くしなくても、チャージバランスを保つことができる。
【００２７】
図１（ｂ）に例示する半導体ピラー３２Ｅでは、Ｘ方向に沿った幅が、第１ピラー部３０の各半導体ピラー３１及び３２のＸ方向に沿った幅αと等しくなっている。ここで、高濃度領域３２１の不純物濃度は、半導体ピラー３２の不純物濃度と等しい。また、低濃度領域３２２は、例えば、高濃度領域１２であったり、不純物が注入されていないノンドープ領域であったり、わずかな不純物が注入された領域であったりする。したがって、高濃度領域３２１のＸＹ平面上のパターン面積と、隣接する半導体ピラー３１のＸＹ平面上のパターン面積と、の比を、０．５：１にすると、半導体ピラー３２Ｅの不純物量（キャリア総数）が、隣接する半導体ピラー３１の不純物量の１／２になる。
【００２８】
これにより、半導体ピラー３２ＥのＸ方向に沿った幅が、第１ピラー部３０の各半導体ピラー３１及び３２のＸ方向に沿った幅αと等しくても、半導体ピラー３２Ｅと、これに隣接する半導体ピラー３１と、の間のチャージバランスを保つことができるようになる。つまり、最も終端領域Ｂに近い半導体ピラー３２Ｅのプロセスマージンに起因するＸ方向に沿った幅が、これ以外の半導体ピラー３１及び３２のＸ方向に沿った幅と等しくても、チャージバランスを保つことができる。このため、チャージバランスを保ちつつ、半導体ピラー３２Ｅのプロセスマージンの低減を抑制できる。
【００２９】
また、図１に例示した半導体ピラー３２Ｅにおいては、高濃度領域３２１のＹ方向に沿ったピッチと、低濃度領域３２２のＹ方向に沿ったピッチと、が等しくなっている。このようにピッチを等しくして、高濃度領域３２１と低濃度領域３２２とを交互に配置することにより、不純物を拡散させて半導体ピラー３２Ｅを形成する際、高濃度領域３２１と低濃度領域３２２との濃度高低差を容易に小さくできるようになる。
【００３０】
図１（ｂ）に例示する半導体ピラー３２Ｅでは、ＸＹ平面でのパターン形状として略正方向となる高濃度領域３２１が、周期的に配置されている。ここで、次に繰り返される高濃度領域３２１の前までの領域を単位セルＵＴとして、単位セルＵＴ中で半導体ピラー３２Ｅと半導体ピラー３１との面積比が０．５：１になるようにすればよい。したがって、拡散によって高濃度領域３２１と低濃度領域３２２とが最終的につながるようであれば、高濃度領域３２１のパターン形状（ＸＹ平面形状）は略正方形でなくてもよい。
【００３１】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の製造方法を説明するフローチャートである。
本実施形態に係る半導体装置の製造方法は、第１半導体領域形成工程（ステップＳ１０１）、高抵抗領域形成工程（ステップＳ１０２）、不純物注入工程（ステップＳ１０３）、熱拡散工程（ステップＳ１０４）、第２及び第３半導体領域形成工程（ステップＳ１０５）及び電極形成工程（ステップＳ１０６）を有する。
ここで、高抵抗領域形成工程（ステップＳ１０２）及び不純物注入工程（ステップＳ１０２）を繰り返し、熱拡散工程（ステップＳ１０４）を行うことで、半導体ピラー部３０が形成される。
【００３２】
以下、各工程について順に説明する。
先ず、第１半導体領域形成工程（ステップＳ１０１）では、セル領域１Ａ及び終端領域Ｂにｎ＋ドレイン層（第１半導体領域）１１を形成する。次に、高抵抗領域形成工程（ステップＳ１０２）では、ｎ＋ドレイン層１１の一方の主面１１ａに高抵抗領域１２を形成する。
【００３３】
次に、不純物注入工程（ステップＳ１０３）を行う。不純物注入工程では、先ず、ｎ形の半導体ピラー３１を形成する位置にのみ開口が設けられたレジストマスクを形成する。次いで、このレジストマスクの開口から、例えばＰ（燐）を注入する。これにより、ｎ形不純物注入領域（第１不純物注入領域）を形成する。ｎ形不純物注入領域は、ｎ形の半導体ピラー３１を形成する位置に対応して形成される。すなわち、ｎ形不純物注入領域は、Ｙ方向に沿ったストライプ状で、Ｘ方向に沿った一定の間隔で形成される。その後、レジストマスクを除去する。
【００３４】
次に、ｐ形の半導体ピラー３２及び半導体ピラー３２Ｅの高濃度領域３２１を形成する位置にのみ開口が設けられたレジストマスクを形成する。次いで、このレジストマスクの開口から、例えばＢ（ボロン）を注入する。これにより、ｐ形不純物注入領域（第２不純物注入領域）を形成するとともに、高濃度領域３２１になる不純物注入領域が形成される。
【００３５】
次に、この高抵抗領域形成工程（ステップＳ１０２）及び不純物注入工程（ステップＳ１０３）を、所定の回数繰り返す。これにより、ｎ形不純物注入領域、ｐ形不純物注入領域及び高濃度領域３２１になる不純物注入領域が、それぞれＺ方向に積層される。
【００３６】
次に、熱拡散工程（ステップＳ１０４）では、所定の温度で加熱処理を施し、先に注入した不純物を拡散させる。これにより、それぞれの不純物注入領域がＺ方向に連通したｎ形の半導体ピラー３１、ｐ形の半導体ピラー３２及び半導体ピラー３２Ｅが形成される。
【００３７】
半導体ピラー３２と不純物注入領域の異なる半導体ピラー３２Ｅの形成は、不純物注入の際のレジストマスクの開口のみ異なるものの、同じ製造工程を経て形成される。また、半導体ピラー３２Ｅを形成する際に用いるレジストマスクの開口のＸ方向に沿った幅は、半導体ピラー３１及び３２を形成する際に用いるレジストマスクの開口のＸ方向に沿った幅と同等である。したがって、Ｘ方向に沿ったレジストマスクのプロセスマージンの低減が抑制される。
【００３８】
第２及び第３半導体領域形成工程（ステップＳ１０５）として、ｐ形の半導体ピラー３２の表面に選択的にｐ形ベース層（第２半導体領域）１３を形成し、ｐ形ベース層１３の表面に選択的にｎ形ソース層（第３半導体領域）１４を形成する。
【００３９】
その後、電極形成工程（ステップＳ１０６）として、ｎ＋ドレイン層１１の他方の主面側にドレイン電極（第１の主電極）１を形成し、半導体ピラー３１、ｐ形ベース層１３及びｎ形ソース層１４の上にゲート絶縁膜１７を介してゲート電極（制御電極）２１を形成し、ｐ形ベース層１３及びｎ形ソース層１４にソース電極（第２の主電極）２を接続する。これにより、半導体装置１１０が完成する。
【００４０】
図５、図６は、半導体ピラーにおける不純物濃度のプロファイルを例示する模式図である。
図５（ａ）は、半導体ピラーのＸＹ平面での模式的平面図である。
図５（ｂ）は、図５（ａ）に表した半導体ピラー３２のＹ方向に沿った断面での不純物濃度のプロファイルを例示している。図５（ｂ）に例示するグラフ図において、横軸はＹ方向に沿った位置、縦軸は不純物濃度をそれぞれ示している。半導体ピラー３２では、Ｙ方向に沿ってほぼ一定の不純物濃度になっている。
【００４１】
図６（ａ）は、半導体ピラーのＸＹ平面での模式的平面図である。
図６（ｂ）及び（ｃ）は、図６（ａ）に表した半導体ピラー３２ＥのＹ方向に沿った断面での不純物濃度のプロファイルを例示している。図６（ｂ）及び（ｃ）に例示するグラフ図において、横軸はＹ方向に沿った位置、縦軸は不純物濃度をそれぞれ示している。
【００４２】
ここで、図６（ｂ）は、不純物注入直後の濃度のプロファイルを例示している。不純物注入直後では、高濃度領域３２１と低濃度領域３２２との濃度差が大きくなっている。
【００４３】
図６（ｃ）は、熱拡散を施した後の不純物の濃度のプロファイルを例示している。熱拡散を施すと、図中破線で例示する濃度のプロファイルから、図中実線で例示する濃度のプロファイルへと変化し、高濃度領域３２１と低濃度領域３２２との濃度差が小さくなる。
【００４４】
半導体ピラー３２Ｅにおいて、高濃度領域３２１と低濃度領域３２２とを交互に設けることで、半導体ピラー３２Ｅの不純物注入量は、第１ピラー部３０の半導体ピラー３１及び３２の不純物注入量の１／２になる。
【００４５】
すなわち、高濃度領域３２１と、隣接する半導体ピラー３１と、のパターン面積比を０．５：１にすると、半導体ピラー３２Ｅの不純物注入量が、隣接する半導体ピラー３１の不純物注入量の１／２になる。これにより、半導体ピラー３２ＥのＸ方向に沿った幅が、第１ピラー部３０の各半導体ピラー３１及び３２のＸ方向に沿った幅と等しくても、半導体ピラー３２Ｅと、これに隣接する半導体ピラー３１と、の間のチャージバランスを保つことができるようになる。なお、半導体ピラー３２Ｅの拡散後の不純物濃度は、図３（ｂ）に例示した幅が１／２の半導体ピラー３２ｂの不純物濃度と同等である。
【００４６】
図７は、第１の実施形態の他の例を説明する模式的平面図である。
図７では、半導体装置における半導体ピラー部の模式的平面図を例示している。
この例では、最も終端領域に近い半導体ピラー３２Ｅと、これ以外の半導体ピラー３１及び３２とが設けられている。このうち、半導体ピラー３１及び３２は、Ｙ方向に沿ってストライプ状に形成されている。一方、半導体ピラー３２Ｅは、高濃度領域３２１と低濃度領域３２２とが設けられている。
【００４７】
ここで、半導体ピラー３１は、第２導電型であるｐ形になっている。また、半導体ピラー３２は、第１導電型であるｎ形になっている。半導体ピラー３２Ｅにおける高濃度領域３２１は、隣接する半導体ピラー３１の導電型（第２導電型）とは反対の導電型（第１導電型）であるｎ形になっている。
このように、図１に例示する半導体ピラー部とは導電型が反対であっても、チャージバランスを保ちつつ、半導体ピラーのプロセスマージンの低減を抑制できる。
【００４８】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、本実施形態に係る半導体装置１２０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能する。素子部１０ｉは、ＩＧＢＴの構成を有する。
【００４９】
素子部１０は、ｎ＋バッファ層（第１半導体領域）１１ｉと、ｎ形の半導体ピラー３１とｐ形の半導体ピラー３２とがＸ方向に沿って交互に設けられた半導体ピラー部３０と、ｎ＋バッファ層１１ｉの他方の主面側に設けられたコレクタ電極（第１の主電極）１ｉと、半導体ピラー３２の表面に選択的に形成されたｐ形ベース層（第２半導体領域）１３と、ｐ形ベース層１３の表面に選択的に設けられたｎ形エミッタ層（第３半導体領域）１４ｉと、ｎ＋バッファ層１１ｉの他方の主面に設けられたｐ形コレクタ層（第４半導体領域）１８と、ｐ形ベース層１３及びｎ形エミッタ層１４ｉに接続されたエミッタ電極（第２の主電極）２ｉ、ゲート絶縁膜１７を介して設けられたゲート電極（制御電極）２１と、を有する。
【００５０】
半導体装置１１０の半導体ピラー部３０は、素子部１０におけるスーパージャンクションとして機能する。この半導体ピラー部３０において、終端領域Ｂに最も近い半導体ピラー３２Ｅ以外の半導体ピラー３１及び３２は、Ｙ方向に沿ってストライプ状に設けられている。
【００５１】
一方、終端領域Ｂに最も近い半導体ピラー３２Ｅは、相対的に不純物濃度の高い領域（高濃度領域３２１）と、不純物濃度の低い領域（低濃度領域３２２）とを有する。ここで、不純物濃度とは、単位体積当たりのキャリアの数のことをいう。高濃度領域３２１と低濃度領域３２２とは、Ｙ方向に沿って交互に配置されている。
【００５２】
終端領域Ｂには、ｎ＋バッファ層１１ｉの一方の主面に高抵抗領域１２が設けられ、この高抵抗領域１２にガードリング１５が設けられる。ガードリング１５は、例えば複数本設けられている。各ガードリング１５には、ガードリング電極２５が接続される。各ガードリング電極２５の間は、層間絶縁膜２７によって分離されている。また、最外周のガードリング１５の外側には、ＥＱＰＲ１６が設けられる。ＥＱＰＲ１６には、ＥＱＰＲ電極２６が接続されている。ＥＱＰＲ電極２６とガードリング電極２５との間は、層間絶縁膜２７によって分離されている。
【００５３】
本実施形態に係る半導体装置１１０では、終端領域Ｂに最も近い半導体ピラー３２Ｅとして、高濃度領域３２１と低濃度領域３２２とが、Ｙ方向に沿って交互に配置されることで、半導体ピラーが一様な不純物濃度分布を有する場合に比べ、半導体ピラー３２Ｅ全体の不純物濃度を低くすることができる。すなわち、高濃度領域３２１と低濃度領域３２２とのバランスによって、半導体ピラー３２Ｅと、これに隣接する半導体ピラー３１との間のチャージバランスが調整される。このため、チャージバランスを保ちつつ、半導体ピラーのプロセスマージンの低減を抑制できる。
【００５４】
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図９に表したように、本実施形態に係る半導体装置１３０は、逆導通型ＩＧＢＴとして機能する。
図９に例示した半導体装置１３０において、図８に例示した半導体装置１２０との違いは、ｐ形コレクタ層１８の一部Ｃで、ｎ＋バッファ層１１ｉがコレクタ電極１ｉと導通しているところである。
【００５５】
この半導体装置１３０では、ゲート電極２１に、エミッタ電極２ｉに対してプラスの電圧を印加すると、ＩＧＢＴとして動作する。一方、エミッタ電極２ｉ側の電位をコレクタ電極１側の電位よりも高くすると、ダイオードとして動作する。
【００５６】
本実施形態に係る半導体装置１３０においても、半導体装置１１０及び１２０と同様に、半導体ピラー３２Ｅにおける高濃度領域３２１と低濃度領域３２２とのバランスによって、半導体ピラー３１と半導体ピラー３２Ｅとの間のチャージバランスが調整される。このため、チャージバランスを保ちつつ、半導体ピラーのプロセスマージンの低減を抑制できる。
【００５７】
（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１０に表したように、本実施形態に係る半導体装置１４０では、ゲート電極２１がトレンチＴ内に形成されている。
【００５８】
すなわち、半導体ピラー３１には、Ｚ方向に沿ってトレンチＴが設けられている。このトレンチＴ内にゲート絶縁膜１７を介してゲート電極２１が形成されている。ｐ形ベース層１３におけるトレンチＴの両側には、ｎ形ソース層１４が設けられている。ｎ形ソース層１４は、ソース電極２と接続される。これにより、トレンチゲート構造を備えた半導体装置１４０になる。
【００５９】
本実施形態に係る半導体装置１４０においても、半導体装置１１０、１２０及び１３０と同様に、半導体ピラー３２Ｅにおける高濃度領域３２１と低濃度領域３２２とのバランスによって、半導体ピラー３１と半導体ピラー３２Ｅとの間のチャージバランスが調整される。このため、チャージバランスを保ちつつ、半導体ピラーのプロセスマージンの低減を抑制できる。
【００６０】
以上説明したように、本実施形態によれば、スーパージャンクション構造におけるチャージバランスを保持しつつ、プロセスマージンの低下を防止した半導体装置及びその製造方法が提供される。
【００６１】
なお、上記に本実施形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６２】
例えば、前述の各実施形態および各変形例においては、第１の導電型をｎ形、第２の導電型をｐ形として説明したが、第１の導電型をｐ形、第２の導電型をｎ形としても実施可能である。
【００６３】
また、スーパージャンクション構造の形成方法も前述の方法には限定されず、複数回のイオン注入とエピタキシャル成長とを繰り返す方法、トレンチ溝を形成した後にピラー層の埋め込み成長を行う方法、トレンチ溝を形成した後に側壁にイオン注入を行う方法、及び、加速電圧を変化させて複数回のイオン注入を行う方法など、様々な方法で形成可能である。
【００６４】
さらに、前述の各実施形態及び各変形例においては、プレナー型ＭＯＳゲート構造を持つ素子を例に挙げて説明したが、トレンチ型ＭＯＳゲート構造を用いても実施可能である。
【００６５】
さらにまた、前述の各実施形態および各変形例においては、終端領域Ｂの構造としてガードリング構造を有する例を説明したが、ガードリング構造のほか、フィールドプレート構造又はリサーフ構造など様々な構造で実施可能である。
【符号の説明】
【００６６】
１…ドレイン電極、１ｉ…コレクタ電極、２…ソース電極、２ｉ…エミッタ電極、１０，１０ｉ…素子部、１１…ドレイン層、１１ｉ…バッファ層、１２…高抵抗領域、１３…ｎ形ベース層、１４…ｎ形ソース層、１４ｉ…ｎ形エミッタ層、１５…ガードリング、１７…ゲート絶縁膜、１８…ｐ形コレクタ層、２１…ゲート電極、３０…第１ピラー部、３１…半導体ピラー、３２…半導体ピラー、４０…第２ピラー部、１１０，１２０，１３０，１４０…半導体装置、３２１…高濃度領域、３２２…低濃度領域、Ａ…セル領域、Ｂ…終端領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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