(57)【要約】【課題】比抵抗の低いインターポーザ基板を用いる場合であっても、高速信号の伝送を困難にすることなく、微細化・狭ピッチ化に対応し、製造コストを低減できるインターポーザ基板を提供する。【解決手段】半導体材料により構成されたインターポーザ基板（１）の一方の面に配線層（５）が形成され、一端が配線層（５）に電気接続され他端がインターポーザ基板（１）の他方の面に達する貫通電極（１４）と、配線層（５）の下に位置するインターポーザ基板（１）に配線層（５）の長さ方向に間隔を空けて形成された貫通孔（１１）に絶縁材料（１６）が充填され、インターポーザ基板（１）と配線層（５）の間、貫通孔（１１）と絶縁材料（１６）の間に絶縁層（１０，１３）が介装されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体材料により構成された基板の一方の面に形成された配線層と、
一端が前記配線層に電気接続され他端が前記基板の他方の面に達する貫通電極と、
前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され絶縁材料が充填された貫通孔と、
基板と前記配線層の間、前記貫通孔と前記絶縁材料の間に介装された絶縁層を有する
インターポーザ基板。
【請求項２】
前記絶縁材料は、
前記半導体材料よりも比抵抗の大きな材料、または
前記半導体材料よりも比誘電率の低い材料、または
前記半導体材料よりも誘電正接の低い材料である
請求項１に記載のインターポーザ基板。
【請求項３】
インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、
前記インターポーザ基板は、
半導体材料により構成された基板の一方の面に形成され前記半導体チップが接続された配線層と、
一端が前記配線層に電気接続され他端が前記基板の他方の面に達する貫通電極と、
前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され絶縁材料が充填された貫通孔と、
基板と前記配線層の間、前記貫通孔と前記絶縁材料の間に介装された絶縁層を有する
電子部品実装構造体。
【請求項４】
半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、
前記配線層の近傍位置に前記配線層に沿って形成された貫通孔を有する
インターポーザ基板。
【請求項５】
インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、
前記インターポーザ基板は、
半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、
前記配線層の近傍位置に前記配線層に沿って形成された貫通孔を有する
電子部品実装構造体。
【請求項６】
半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、
前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され貫通孔を有する
インターポーザ基板。
【請求項７】
インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、
前記インターポーザ基板は、
半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、
前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され貫通孔を有する
電子部品実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザ基板とこれを用いた電子部品実装構造体に関する。
【背景技術】
【０００２】
近年、電子機器の小型・軽量化、高機能・高性能化の要求は一段と激しさを増している。ＬＳＩの高機能化に伴う半導体プロセスルールの微細化により、ＬＳＩ端子の多ピン、狭ピッチ化が進んでおり、半導体パッケージを構成するインターポーザ基板には微細化が要求されている。
【０００３】
この微細なインターポーザ基板とＬＳＩを接続する方法として、ＬＳＩ端子をインターポーザ基板に直接に、はんだボールや金バンプで接続するフリップチップ実装が用いられている。
【０００４】
従来、フリップチップ実装する際には、インターポーザ基板として樹脂を用いた基板が用いられていた。しかしながら、フリップチップ実装ではインターポーザ基板にＬＳＩ表層と同等の微細パターンが必要とされるため、半導体プロセスルールの微細化に追従するのが困難になる。
【０００５】
そこで、更なる高密度化に対応するためのインターポーザ基板として、シリコンインターポーザ基板を用いた半導体パッケージが着目されている。
シリコンインターポーザ基板はＬＳＩ同様に半導体プロセスで比較的簡単に作製できるために微細化への対応が可能であり、熱膨張係数がＬＳＩと同じなので、温度変化による膨張収縮等の形状変化もＬＳＩと同じとなり、信頼性の高い半導体パッケージが作製できる。
【０００６】
他方、半導体デバイスの高速・高周波化が急速に進行しており、これらの半導体デバイスを正常に機能させる重要技術として、高速・高周波化に対応した半導体パッケージの設計技術が必要とされている。
【０００７】
ここで、シリコンインターポーザ基板を用いたパッケージとしては、例えば以下のようなものが提案されている。下記の表１はシリコンをコア材とした配線基板において、シリコンの比抵抗を変えた場合、周波数２０ＧＨｚの高周波信号を流した時の伝送損失を調べたものであるが、シリコンの比抵抗が大きくなるほど伝送損失は小さくなるという性質があるので、伝送損失を極力抑えるために、シリコンの比抵抗を１０Ωｃｍ以上にするというものである（特許文献１）。あるいは、さらに伝送損失を抑えるためにシリコンの比抵抗を１００Ωｃｍ以上にするというものもある（特許文献２）。
【０００８】
【表１】
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【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１６７０４８号公報
【特許文献２】特開２００７−６７３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、シリコンの比抵抗を高くするためには、ボロンやリンなどの不純物イオンを注入して、不純物濃度を調整する必要があるため、比抵抗の高いシリコンを同一の物性値で安定にかつ大量に供給することは非常に困難であり、材料プロセスコストも高くなる。
本発明は、比抵抗の低いシリコンなどの半導体材料をインターポーザ基板として用いる場合であっても、高速信号の伝送を困難にすることなく、微細化、狭ピッチ化に対応し、製造コストを低減できる半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のインターポーザ基板は、半導体材料により構成された基板の一方の面に形成された配線層と、一端が前記配線層に電気接続され他端が前記基板の他方の面に達する貫通電極と、前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され絶縁材料が充填された貫通孔と、基板と前記配線層の間、前記貫通孔と前記絶縁材料の間に介装された絶縁層を有することを特徴とする。
【００１２】
本発明の電子部品実装構造体は、インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、前記インターポーザ基板は、半導体材料により構成された基板の一方の面に形成され前記半導体チップが接続された配線層と、一端が前記配線層に電気接続され他端が前記基板の他方の面に達する貫通電極と、前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され絶縁材料が充填された貫通孔と、基板と前記配線層の間、前記貫通孔と前記絶縁材料の間に介装された絶縁層を有することを特徴とする。
【００１３】
また、本発明のインターポーザ基板は、半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、前記配線層の近傍位置に前記配線層に沿って形成された貫通孔を有することを特徴とする。
【００１４】
また、本発明の電子部品実装構造体は、インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、前記インターポーザ基板は、半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、前記配線層の近傍位置に前記配線層に沿って形成された貫通孔を有することを特徴とする。
【００１５】
また、本発明のインターポーザ基板は、半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され貫通孔を有することを特徴とする。
【００１６】
また、本発明の電子部品実装構造体は、インターポーザ基板と、前記インターポーザ基板に接続された半導体チップを有し、前記インターポーザ基板は、半導体材料により構成された基板の一方の面に絶縁層を介して形成された配線層と、前記配線層の下に位置する前記基板に前記配線層の長さ方向に間隔を空けて形成され貫通孔を有することを特徴とする。
【発明の効果】
【００１７】
本発明によると、シリコンなどの半導体材料を基板に用いた場合であっても、高速信号の伝送を困難にすることなく、微細化・狭ピッチ化に対応し、製造コストを低減できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１にかかる電子部品実装構造体の拡大平面図とそのＸ−Ｘ断面図
【図２】同実施の形態のインターポーザ基板の平面図
【図３】同実施の形態のインターポーザ基板の形成工程図
【図４】別の具体例を示す断面図
【図５】本発明の実施の形態２にかかる電子部品実装構造体の拡大平面図とそのＹ−Ｙ断面図
【図６】同実施の形態のインターポーザ基板の平面図
【図７】同実施の形態のインターポーザ基板の形成工程図
【図８】別の具体例を示す平面図
【図９】さらに別の具体例を示す断面図
【発明を実施するための形態】
【００１９】
以下、本発明のインターポーザ基板とこれを用いた電子部品実装構造体を各実施の形態に基づいて説明する。
（実施の形態１）
図１〜図３はインターポーザ基板を用いた電子部品実装構造体を示す。
【００２０】
この電子部品実装構造体は、図１（ａ）（ｂ）に示すように、インターポーザ基板１と、インターポーザ基板１に接続された半導体チップ２を有する電子部品実装構造体３が、さらに別のインターポーザ基板４に実装して構成されている。
【００２１】
半導体チップ２は、図２に示したインターポーザ基板１の上面の配線層５に、突起電極６を介して実装されている。電子部品実装構造体３は、インターポーザ基板４の上面の電極端子７に、突起電極８を介して実装されている。
【００２２】
インターポーザ基板１はシリコンなどの半導体材料からなっている。
このインターポーザ基板１は、図３に示す工程で製造する。
図３（ａ）に示すように、半導体材料からなる基板９の片面上に絶縁層１０を形成し、さらにその上に配線層５を形成する。配線層５には電気信号を伝送するための配線パターンが形成されている。
【００２３】
つぎに、図３（ｂ）に示すように、基板９の所定の位置に複数の貫通孔１１を形成する。この貫通孔１１は配線層５で形成された配線パターンの直下に存在する。貫通孔１１の大きさは、直径が１０μｍから１００μｍの範囲にある。直径が１０μｍ未満の場合には、配線パターン直下の領域の中で貫通孔の領域を十分に確保できないため、配線の伝送特性が悪くなる。直径が１００μｍを越えた場合には、多ピン、狭ピッチ化に対応するための微細配線化ができなくなる。
【００２４】
図３（ｃ）に示すように、基板９の下面に絶縁層１２を形成し、さらに貫通孔１１の側壁にも絶縁層１３を形成する。
図３（ｄ）に示すように、所定の貫通孔１１として、ここでは配線層５の端部の貫通孔１１に導電体を充填して貫通電極１４を形成し、さらに貫通電極１４に配線層１５を形成する。この時、配線層５と配線層１５が貫通電極１４を介して接続されている。
【００２５】
最後に図３（ｅ）に示すように、基板９の下面と残りの貫通孔１１に樹脂材料１６を充填して貫通ビアを形成することによって、インターポーザ基板１を作製できる。
なお、配線層５は、例えばアルミニウムなどによって形成されているが、銅のようにアルミニウムよりも導電率が高くて酸化しにくい金属を用いても良い。
【００２６】
また、貫通電極１４に充填された導電体は、例えば銅ペーストなどによって形成されているが、導電率の高い銀ペーストを用いても良い。また、完全に充填されている必要はなく、例えば銅めっきなどによって絶縁層１３の側壁に形成されていても良い。
【００２７】
また、樹脂材料１６は、誘電正接の低い材料、もしくは比抵抗の高い材料が好ましい。この実施の形態では、エポキシ樹脂、アクリル樹脂などによって形成されているが、例えばシリコーン樹脂であっても良い。また、ポリイミド樹脂、フェノール樹脂などであってもよい。
【００２８】
また、貫通孔１１はできる限り狭ピッチで形成することが好ましい。この実施の形態では、信号ラインの線幅１５μｍに対して、貫通孔１１の穴径１０μｍ、貫通孔１１のピッチ２０μｍで形成されている。
【００２９】
このように、インターポーザ基板１を使用した電子部品実装構造体３は、配線層５を通じて信号ラインを形成し、さらにその信号ラインは突起電極６を介して半導体チップ２の信号ラインに接続される。最終的には貫通電極１４と突起電極８と電極端子７を介してインターポーザ基板４の信号ラインに接続される。
【００３０】
このように、半導体チップ２をフリップチップ実装した電子部品実装構造体３を、さらに樹脂のインターポーザ基板４にフリップチップ実装することによって、比抵抗の低いシリコンインターポーザ基板を用いる場合であっても、高速信号の伝送特性に優れ、微細化・狭ピッチ化に対応した小型パッケージを安価に製造できる。
【００３１】
貫通孔１１の形状が円筒状であったが、これは図４に示すように円錐台状であってもよい。
（実施の形態２）
図５〜図７はインターポーザ基板を用いた電子部品実装構造体を示す。
【００３２】
図５（ａ）は、実施の形態２にかかる電子部品実装構造体の構成を示す平面図である。図５（ｂ）は、図５（ａ）におけるＹ−Ｙ断面図である。
実施の形態１では半導体材料の基板９をインターポート基板１とした電子部品実装構造体３が、突起電極８を介して、別のインターポーザ基板４に実装して構成されていたが、この実施の形態の電子部品実装構造体は、電子部品実装構造体１７がワイヤーボンド１８によって、別のインターポーザ基板４の電極端子７に実装して構成されている。
【００３３】
インターポーザ基板４は有機材料で形成されている。インターポーザ基板１はシリコンなどの半導体材料からなっている。
半導体材料からなるインターポーザ基板１は、半導体材料により構成された基板９の一方の面に絶縁層１０を介して形成された配線層５と、図６に示すように配線層５の近傍位置に配線層５に沿って形成された貫通孔１１を有する。
【００３４】
このインターポーザ基板１は、図７の工程により作製できる。
はじめに図７（ａ）に示すように、半導体材料からなる所定の厚みを持った基板９を準備する。
【００３５】
つぎに図７（ｂ）に示すように、基板９の上面に所定の厚みを持った絶縁層１０を形成する。
図７（ｃ）に示すように、絶縁層１０の上に所定の配線パターンを持った配線層５を形成する。
【００３６】
最後に、基板９の所定の位置に複数の貫通孔１１を形成することによって、図７（ｄ）に示すインターポーザ基板１を作製できる。この時、貫通孔１１は図６にも示すように配線層５で形成された配線パターンをその両側から挟み込むように形成する。
【００３７】
なお、配線層５は、例えばアルミニウムなどによって形成されているが、銅のようにアルミニウムよりも導電率が高くて酸化しにくい金属を用いても良い。
また、貫通孔１１が配線層５と異なる位置に形成されているが、図８に示すように配線層５の下の基板９に形成しても良い。空洞の貫通孔１１の位置は、できる限り、配線層５の直下に近いところに形成することが好ましい。さらに、できる限り貫通孔の数を増やすか、もしくは穴径を大きくすることによって、インターポーザ基板１内での貫通孔の占有面積を増やすことが好ましい。
【００３８】
このように、基板に空洞の貫通孔１１を形成することによって、インターポーザ全体として誘電正接が低くなる。もしくはインターポーザ全体として比抵抗が低くなる。さらに、信号ライン周辺に貫通ビアが存在するので、信号ラインから発生する電磁界に対して影響を与えることが可能となり、比抵抗の低いシリコンインターポーザ基板を用いる場合であっても、高速信号の伝送特性を困難にすることなく、微細化・狭ピッチ化に対応し、製造コストを低減できる半導体パッケージを提供できる。
【００３９】
また、貫通孔１１は、貫通開口部としての空隙部により形成されているが、樹脂材料などが充填されていても良い。この場合の樹脂は、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂、フェノール樹脂などを使用できる。
【００４０】
また、貫通孔１１の形状が円筒状であったが、これは図９に示すように円錐台状であってもよい。
【産業上の利用可能性】
【００４１】
本発明の種々の電子機器、特にデジタルＡＶ機器や携帯用電子機器分野に有用である。
【符号の説明】
【００４２】
１    インターポーザ基板
２    半導体チップ
３    電子部品実装構造体
４    インターポーザ基板
５    配線層
６    突起電極
７    電極端子
８    突起電極
９    半導体材料からなる基板
１０    絶縁層
１１    貫通孔
１２，１３    絶縁層
１４    貫通電極
１５    配線層
１６    樹脂材料
１７    電子部品実装構造体
１８    ワイヤーボンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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