(57)【要約】【課題】時間に正確に割り込み信号を発生させるリアルタイムクロック装置等を提供する。【解決手段】桁上げ制御部３０と、計時部４０と、割り込み出力制御部５０を含むリアルタイムクロック装置１０であって、桁上げ制御部３０は、基準クロック信号２００とアクセス信号６００Ｄに基づいて桁上げ信号３００を生成し、計時部４０は、桁上げ信号３００に基づき計時処理を行って計時情報を生成し、割り込み出力制御部５０は、基準クロック信号２００に基づいて、アクセス信号６００Ｄの状態に影響されない割り込み信号１０６を生成して、リアルタイムクロック装置１０の外部に出力する。【選択図】図１
2011113173.tif 000002
【特許請求の範囲】
【請求項１】
桁上げ制御部と、計時部と、割り込み出力制御部を含むリアルタイムクロック装置であって、
前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて桁上げ信号を生成し、
前記計時部は、
前記桁上げ信号に基づき計時処理を行って計時情報を生成し、
前記割り込み出力制御部は、
前記基準クロック信号に基づいて、前記アクセス信号の状態に影響されない割り込み信号を生成して、リアルタイムクロック装置の外部に出力するリアルタイムクロック装置。
【請求項２】
請求項１において、
前記桁上げ制御部は、
基準クロック信号とアクセス信号に基づいて、前記アクセス信号がアサートされている期間に、前記基準クロック信号に基づいて所与の間隔毎に生成される桁上げ信号のパルスが含まれるか否かを判定し、
含まれると判定した場合には、その桁上げ信号のパルスをアクセス信号がネゲートされるまで遅延させ、
含まれないと判定した場合には、前記所与の間隔毎に生成される桁上げ信号のパルスを生成するリアルタイムクロック装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記桁上げ制御部の桁上げ信号は、
アサート時のパルス幅のデューティー比が、前記基準クロック信号に比べて小さいリアルタイムクロック装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記割り込み出力制御部は、
生成した前記割り込み信号を予め設定されたタイミングでネゲートするリアルタイムクロック装置。
【請求項５】
請求項１乃至４のいずれかに記載のリアルタイムクロック装置を含む集積回路装置。
【請求項６】
請求項５において、
ＣＰＵを含み、
前記ＣＰＵは、前記割り込み信号を受けてから前記リアルタイムクロック装置にアクセスする集積回路装置。
【請求項７】
請求項５乃至６のいずれかに記載の集積回路装置を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリアルタイムクロック装置、情報処理装置、電子機器等に関する。
【背景技術】
【０００２】
リアルタイムクロック（ＲＴＣ）装置は、現在時刻・曜日・カレンダー等の情報を管理し、ＣＰＵや他の装置等がその情報を利用できるようにするものである。リアルタイムクロック装置は、発振器から入力したクロック信号を分周して例えば１Ｈｚの基準クロック信号を生成し、基準クロック信号を用いた計時カウンター等によって計時を行う。リアルタイムクロック装置は、ＣＰＵ等が電源オフの時にもバッテリーから電源供給を受け継続して計時を行う。例えば、ＣＰＵが電源をオフにするときにその時刻情報をリアルタイムクロック装置に書き込めば、ＣＰＵが再度動作するときに、正確な現在時刻情報等をリアルタイムクロック装置から受け取ることができる。リアルタイムクロック装置は様々な電子機器において用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−６５３０６公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、リアルタイムクロック装置は、ＣＰＵ等から任意のタイミングでアクセスされる。このとき、内部の計時情報がアクセス途中で変化して不整合を生じないように、リアルタイムクロック装置は一般に、ＣＰＵ等がリアルタイムクロック装置にアクセスしている間はその計時情報を更新しない。そして、前記アクセスの終了後に保持されていた更新信号等に基づいて、計時情報の更新が行われる。
【０００５】
そして、タイマー設定値やアラーム設定値に基づいて発生するＣＰＵ等への割り込み信号は、通常、計時情報の更新のタイミングに合わせて発生する。このため、ＣＰＵ等がリアルタイムクロック装置にアクセスしている間は、割り込み信号が出力されないことになる。そのため、タイマー設定値との比較によって、定期的に割り込み信号を発生させる場合には、ＣＰＵ等のアクセスの影響を受けて割り込み周期が一定間隔でない状態が生じ得る。そして、アラーム設定値との比較によって、特定の時刻に割り込み信号を発生させる場合には、ＣＰＵ等のアクセスの影響を受けて、割り込みが発生する時刻が厳密には正確でない状態が生じ得る。
【０００６】
割り込み信号の発生又は受け取り側の割り込み処理が禁止されるような状況が生じても、実現しているシステムに悪影響を与えないことが明らかであれば、特に補正等は行わないとする考え方もある。例えば、特許文献１の発明では、特定のプログラムの処理中は割り込み処理が禁止されるが、当該プログラムが他より優先的に処理され、かつ処理時間が十分に短いことがシステムとして保証されている。そのため、割り込み処理について、当該システムが必要とする周期性を満足するものとして扱っている。
【０００７】
しかし、一般にＣＰＵ等がリアルタイムクロック装置にアクセスするタイミングは計時情報の更新タイミングとは無関係である。また、アクセス期間も、転送エラーによって自動的にデータの再転送などが行われる場合には、一定とはならない。そして、ＣＰＵ等がリアルタイムクロック装置の計時情報にアクセスするためのバスがシリアル転送方式である場合には、一回の転送でミリ秒オーダーの時間がかかる場合もある。よって、ＣＰＵ等からのアクセス中は割り込み発生が禁止されるような仕様のリアルタイムクロック装置では、割り込み信号が常に指定間隔をおいて定期的に発生すること、又は割り込み信号が指定時刻に正確に発生することを保証することはできない。
【０００８】
そして、例えば、割り込み信号を発生するリアルタイムクロック装置とその割り込み信号を受け取るＣＰＵを含むシステムでは、ＣＰＵは割り込み信号を受け取ってから計時情報を得るためにリアルタイムクロック装置にアクセスする場合が多い。もし、リアルタイムクロック装置からの割り込み信号が定期的に発生せず遅延を生じる可能性がある場合には、遅延の影響を最小にするために、その割り込み処理の優先順位を予め高めるなどのシステム設定変更を要する。これは、相対的に他の割り込み処理の優先順位が低下することを意味し、システム全体としてのパフォーマンス低下があり得る。また、ユーザーが視覚等により認識できる表示用の信号、例えばＬＥＤの点滅などと当該割り込み信号が関連付けられている場合には、前記割り込み信号の遅延によりＬＥＤの点滅の間隔が周期的でなくなることもあり得る。そのとき、ユーザーには故障が生じたとの認識を与えるので適切ではない。このように、割り込み発生の周期性が崩れるとシステム全体に影響を及ぼす場合がある。
【０００９】
本発明はこのような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、本発明に係るリアルタイムクロック装置は、外部からアクセスがある場合でもその影響を受けることなく、予め設定された間隔で定期的に、又は予め設定された時刻に正確に、割り込み信号を出力することができる。
【００１０】
なお、以下の実施形態においても正論理と負論理の信号が混在して用いられる。そこで、混乱を避けるために、信号がアクティブ状態にあること、すなわち正論理の信号においては論理レベルが１となっていて、負論理の信号においては論理レベルが０となっている状態を、その信号がアサートされたと表現する。逆に、非アクティブ状態にあることを、その信号がネゲートされたと表現する。
【課題を解決するための手段】
【００１１】
（１）本発明は、桁上げ制御部と、計時部と、割り込み出力制御部を含むリアルタイムクロック装置であって、前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて桁上げ信号を生成し、前記計時部は、前記桁上げ信号に基づき計時処理を行って計時情報を生成し、前記割り込み出力制御部は、前記基準クロック信号に基づいて、前記アクセス信号の状態に影響されない割り込み信号を生成して、リアルタイムクロック装置の外部に出力する。
【００１２】
本発明によれば、外部からアクセスがある場合でもその影響を受けることなく、割り込み信号を生成して出力することができる。よって、予め設定された間隔で定期的に、又は予め設定された時刻に正確に、割り込み信号を出力することが可能となる。
【００１３】
（２）このリアルタイムクロック装置において、前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて、前記アクセス信号がアサートされている期間に、前記基準クロック信号に基づいて所与の間隔毎に生成される桁上げ信号のパルスが含まれるか否かを判定し、含まれると判定した場合には、その桁上げ信号のパルスをアクセス信号がネゲートされるまで遅延させ、含まれないと判定した場合には、前記所与の間隔毎に生成される桁上げ信号のパルスを生成してもよい。
【００１４】
本発明によれば、計時情報については外部からのアクセスの有無を判断し、当該アクセス中は計時情報が更新されないように制御する。そのため、例えばＣＰＵがこのリアルタイムクロック装置にアクセスして計時情報を読む場合に、アクセス途中でリアルタイムクロック装置によって計時情報が更新されてしまい、不正確なデータがＣＰＵに渡されることを防ぐことができる。
【００１５】
（３）このリアルタイムクロック装置において、前記桁上げ制御部の桁上げ信号は、アサート時のパルス幅のデューティー比が、前記基準クロック信号に比べて小さくてもよい。
【００１６】
本発明によれば、桁上げ信号の信号レベルにより桁上げ処理の要求を判断するシステムにおいて、桁上げ信号のパルスのデューティー比を小さくすることにより短時間で桁上げ処理を終わらせることができる。桁上げ信号は、基準クロック信号に基づいて生成されるが、その基準クロック信号よりもデューティー比が小さいことが望ましい。短時間で桁上げ処理を終わらせることによって、次に外部からのアクセスがあるまでに桁上げ処理を終了させて、外部から正確な計時情報にアクセスすることを可能にする。
【００１７】
（４）このリアルタイムクロック装置において、前記割り込み出力制御部は、生成した前記割り込み信号を予め設定されたタイミングでネゲートしてもよい。
【００１８】
本発明によれば、割り込み信号の波形を受け取り側の仕様に合わせて柔軟に変更することができる。
【００１９】
（５）本発明は、上記のいずれかに記載のリアルタイムクロック装置を含む集積回路装置である。
【００２０】
（６）この集積回路装置において、ＣＰＵを含み、前記ＣＰＵは、前記割り込み信号を受けてから前記リアルタイムクロック装置にアクセスしてもよい。
【００２１】
本発明によれば、ＣＰＵからのアクセス間隔が短い集積回路装置においても、割り込み信号を受けてからアクセスする限りＣＰＵは正確な計時情報を受け取ることができる。
【００２２】
（７）本発明は、上記のいずれかに記載の集積回路装置を含む電子機器である。
【図面の簡単な説明】
【００２３】
【図１】一実施形態におけるリアルタイムクロック装置のブロック図。
【図２】一実施形態におけるリアルタイムクロック装置のブロック図。
【図３】一実施形態における桁上げ制御部の構成を示す図。
【図４】一実施形態における計時部の構成を示す図。
【図５】図５（Ａ）は二線式シリアル転送用インターフェース部の例を示す図、図５（Ｂ）は三線式シリアル転送用インターフェース部の例を示す図、図５（Ｃ）は四線式シリアル転送用インターフェース部の例を示す図。
【図６】図６（Ａ）は一実施形態における二線式シリアル転送の波形図、図６（Ｂ）は一実施形態における三線式シリアル転送の波形図、図６（Ｃ）は一実施形態における四線式シリアル転送の波形図。
【図７】図７（Ａ）は一実施形態における割り込み信号出力を示す波形図、図７（Ｂ）は従来のリアルタイムクロック装置の割り込み信号出力を示す波形図。
【図８】図８（Ａ）、図８（Ｂ）、図８（Ｃ）は一実施形態における割り込み信号出力を示す波形図。
【図９】一実施形態における集積回路のブロック図。
【図１０】一実施形態における電子機器のブロック図。
【図１１】図１１（Ａ）は電子機器の例である携帯電話の図。図１１（Ｂ）は電子機器の例である携帯型ゲーム装置の図。図１１（Ｃ）は電子機器の例であるパーソナルコンピューターの図。
【発明を実施するための形態】
【００２４】
図１は本実施形態に係るリアルタイムクロック装置１０のブロック図である。リアルタイムクロック装置１０は、桁上げ制御部３０と、計時部４０と、割り込み出力制御部５０を含む。
【００２５】
桁上げ制御部３０は、基準クロック信号２００とアクセス信号６００Ｄに基づいて桁上げ信号３００を生成する。
【００２６】
基準クロック信号２００は、桁上げ制御部３０で桁上げ信号３００を生成するのに用いられるクロック信号であり、例えば１Ｈｚの基準クロック信号でもそれ以外の周波数の基準クロック信号でもよい。また、単数であっても複数のクロックでもよいし、リアルタイムクロック装置１０の外部から供給されても、リアルタイムクロック装置１０の内部で生成されてもよい。
【００２７】
アクセス信号６００Ｄは、リアルタイムクロック装置１０に対し外部からアクセスがある場合にアサートされる信号である。アクセス信号６００Ｄは、例えばＣＰＵからリアルタイムクロック装置１０へのアクセス要求信号そのものでもよいし、外部からのアクセス要求を表す所定の通信手順を検出することによりリアルタイムクロック装置１０の内部で生成される信号であってもよい。
【００２８】
桁上げ信号３００は、例えば１Ｈｚの基準クロック信号に基づく秒桁上げ信号である。桁上げ制御部３０は、アクセス信号６００Ｄによって外部からのアクセス要求の有無を把握しつつ、基準クロック信号２００に基づいて桁上げ信号３００の生成を行う。
【００２９】
計時部４０は、桁上げ信号３００に基づき計時処理を行う。計時処理とは、例えば計時情報として保持されている計時部４０が有する計時カウンターの値を書き換えたり、更新したりすること等をいう。
【００３０】
割り込み出力制御部５０は、基準クロック信号２００に基づいて、アクセス信号６００Ｄの状態に影響されない割り込み信号１０６を生成して、リアルタイムクロック装置１０の外部に出力する。基準クロック信号２００は、桁上げ制御部３０に入力される信号と同一でも異なっていてもよく、前記の通り１Ｈｚの基準クロック信号でもそれ以外の周波数の基準クロック信号でもよい。また、単数であっても複数のクロックでもよいし、リアルタイムクロック装置１０の外部から供給されても、リアルタイムクロック装置１０の内部で生成されてもよい。
【００３１】
割り込み出力制御部５０が生成して出力する割り込み信号１０６は、リアルタイムクロック装置１０の外部にあるＣＰＵ等への割り込み要求出力である。正論理でも負論理の信号でもよく、割り込み出力制御部５０がそのパルス幅を任意に設定できてもよい。
【００３２】
割り込み信号１０６はアクセス信号６００Ｄの状態には依存しない。割り込み出力制御部５０は、外部からアクセス要求がある場合でもその影響を受けることなく、予め設定された間隔又は予め設定された時刻に割り込み信号１０６を生成することができる。
【００３３】
１．第１実施例
図２は本実施形態に係るリアルタイムクロック装置１０のブロック図である。図１と同じ要素には同じ番号を付してあり、説明は省略する。
【００３４】
図１の構成に加えて、リアルタイムクロック装置１０は、分周回路部２０と、インターフェース部６０と、バス７０と、レジスタ部８０を含む。そして、割り込み出力制御部５０は、タイマー部５０２とアラーム部５０４を含む。
【００３５】
分周回路部２０は、入力クロック信号１０２を分周して、少なくとも１Ｈｚのクロック信号を含む基準クロック信号２００Ａを生成する。基準クロック信号２００Ａは、図１の基準クロック信号２００に対応する。入力クロック信号１０２は、リアルタイムクロック装置１０の外部から供給されてもよい。また、リアルタイムクロック装置１０が水晶振動子等を含む場合には、その振動子等と接続された発振回路から供給されてもよい。
【００３６】
入力クロック信号１０２は、内部で１Ｈｚの基準クロック信号を簡単な回路構成で得られるように例えば３２７６８Ｈｚの周波数を有する信号であってもよい。分周回路部２０が生成する基準クロック信号２００Ａは、１Ｈｚの基準クロック以外にも、リアルタイムクロック装置１０で使用される複数の基準クロックを生成してもよい。例えば２Ｈｚの基準信号を用意した場合には、０．５秒間隔でタイミングを測ることが可能となり、１秒間隔では適さない用途の信号（例えばＬＥＤ点灯用の信号）等での利用が可能となる。
【００３７】
基準クロック信号２００Ａは、桁上げ制御部３０や割り込み出力制御部５０のクロック信号として使用される。特に、割り込み出力制御部５０は、桁上げ信号３００に依存することなく基準クロック信号２００Ａのみに基づいて割り込み信号１０６を生成することができる。
【００３８】
インターフェース部６０は、リアルタイムクロック装置１０に対する外部からのアクセス要求に基づいてアクセス信号６００を生成し、アクセス要求に従ってデータの送受信を行う。ここで、インターフェース部６０の構成は特定の形態に限らない。例えばシリアルインターフェースであっても、パラレルインターフェースであってもよい。なお、アクセス信号６００は、図１のアクセス信号６００Ｄに対応する。
【００３９】
入出力信号１０４は、そのインターフェースに応じて適宜必要な信号を含むものとする。例えば、三線式シリアルインターフェースの場合には、入出力信号１０４は、シリアルクロック（図６（Ｂ）のＣＬＫ）、双方向のデータ線（図６（Ｂ）のＤＩＯ）、イネーブル信号（図６（Ｂ）のＣＥＩ）を含んでもよい。このとき、インターフェース部６０は、前記イネーブル信号をアクセス信号６００としてもよい。また、別の例として、Ｉ２Ｃバスの場合には、入出力信号１０４は、シリアルクロック（図６（Ａ）のＳＣＬ）、双方向のデータ線（図６（Ａ）のＳＤＡ）、を含む。このときインターフェース部６０は、前記シリアルクロックと前記データ線の特定の状態を検出して、アクセス信号６００を生成してもよい。インターフェース部６０が生成するアクセス信号６００は、例えば桁上げ制御部３０で用いられる。
【００４０】
バス７０は、インターフェース部６０と、計時部４０と、割り込み出力制御部５０と、レジスタ部８０に接続され、必要なデータの送受信に用いられる経路となる。バス７０により、インターフェース部６０を経由して、リアルタイムクロック装置１０の外部から計時部４０、割り込み出力制御部５０やレジスタ部８０にアクセスすることが可能になる。
【００４１】
例えば、計時部４０にある計時情報は、外部からのアクセス要求に基づき、入出力信号１０４、インターフェース部６０、内部信号線７０６、バス７０、内部信号線７０４を経由して、読み出し又は書き込みが行われてもよい。
【００４２】
タイマー部５０２は、例えば次の割り込み信号の発生までの時間を測るダウンカウンターを含み、予め設定された初期値（タイマー初期値）からのダウンカウントを繰り返し行うことによって、定期的な割り込み信号を生成する。また、アラーム部５０４は、例えば計時部４０から計時情報を内部信号線７０４、バス７０、内部信号線７０５経由で取得する。そして、予め設定されたアラーム時刻と前記計時情報との差を計算してアラーム計算値を得る。そして、タイマー部５０２の場合と同様に、前記アラーム計算値からダウンカウントを行って割り込み信号を生成する。タイマー部５０２からの割り込み信号とアラーム部５０４からの割り込み信号は、適当な論理回路（例えばＡＮＤ）により１つの割り込み信号１０６として出力されてもよい。また、それぞれが個別の割り込み信号として出力されてもよい。
【００４３】
レジスタ部８０は、各種設定を保存しておくレジスタ群を含んでもよい。例えば、前記の「予め設定された初期値」や「予め設定されたアラーム時刻」などはレジスタとして保存され、内部信号線７０７、バス７０、内部信号線７０５を経由してタイマー部５０２やアラーム部５０４に読み込まれてもよい。
【００４４】
タイマー部５０２やアラーム部５０４は、一度、前記タイマー初期値や前記アラーム計算値を得た後は、基準クロック信号に基づいてダウンカウントを行う。ダウンカウント中は、計時部４０における計時情報の更新の影響を受けることはない。
【００４５】
また、本実施形態ではタイマー部５０２やアラーム部５０４はダウンカウンターを有するが、ダウンカウンターではなくアップカウンターを用いてもよく、その構成もバイナリカウンターでもグレイコードカウンターでもその他のカウンターでもよい。さらに、本実施形態ではレジスタ群はレジスタ部に含まれているが、タイマー部５０２やアラーム部５０４自体が必要なレジスタを含んでいてもよいし、このようなレジスタを持たなくてもよい。
【００４６】
図２の構成の割り込み出力制御部５０は、分周回路部２０から出力された基準クロック信号２００Ａに基づいて、所与のタイミングで定期的に（タイマー部５０２）又は所与の時刻に（アラーム部５０４）割り込み信号１０６を生成できる。そのタイミングはアクセス信号６００とは無関係であるため、割り込み信号の発生タイミングはリアルタイムクロック装置１０に外部からのアクセスがある場合でも変わらない。よって、本実施形態では割り込み信号が指定間隔をおいて定期的に、又は指定時刻に発生することを保証でき、従来のリアルタイムクロック装置の問題を解決できる。
【００４７】
図３は本実施形態での桁上げ制御部３０の構成を示す図である。割り込み信号１０６の発生については時間的正確性を保ちたい一方で、リアルタイムクロック装置１０に外部からのアクセスがある場合には計時情報が更新されないようにしたい、との要求がある。図３はこの要求を満たす構成の一例である。
【００４８】
ここで、上記要求の理由を示す具体例として、リアルタイムクロック装置１０に外部のＣＰＵが、２３時５９分５９秒に時、分および秒の情報をこの順番で読み出す場合を考える。仮に、前記アクセス中にも計時情報の更新が認められているとする。すると、読み出し途中に計時情報が更新されて、２３時５９分００秒という誤った情報を取得するかもしれないし、２３時００分００秒という更に誤った情報をＣＰＵが取得するかもしれない。よって、前記アクセス中は計時情報が更新されないことが望ましい。
【００４９】
図３の桁上げ制御部３０は、通信時桁上げ判定信号３０８を出力する通信時桁上げ判定部３０２と、第１のパルス信号３１４を生成する桁上げパルス形成部３０４と、第２のパルス信号３１６を生成するホールド部３０６と、通信時桁上げ判定信号３０８に基づいて第１のパルス信号３１４、又は第２のパルス信号３１６を選択するセレクタ３１０を含み、秒桁上げ信号３００Ａを出力する。ここで、入力信号２００Ｂは１Ｈｚ基準クロック信号である。また、入力信号６００はアクセス信号であり、通信時桁上げ判定部３０２の判定に用いられる。なお、１Ｈｚ基準クロック信号２００Ｂと秒桁上げ信号３００Ａは、それぞれ図２の１Ｈｚ基準クロック信号２００Ａ、桁上げ信号３００に対応する。
【００５０】
ここで、第１のパルス信号３１４は、桁上げパルス形成部３０４において、外部からのアクセスがない時に１Ｈｚ基準クロック信号２００Ｂに基づいて作られる。また、第２のパルス信号３１６は、ホールド部３０６において作られる信号であって、外部からのアクセス中に生じた第１のパルス信号３１４をそのアクセス終了時まで遅延させた信号である。具体的には、第２のパルス信号３１６は、第１のパルス信号３１４を遅延させて作られてもよいし、図３のように第１のパルス信号３１４とは独立してホールド部３０６で作られてもよい。
【００５１】
通信時桁上げ判定信号３０８は、原則として、リアルタイムクロック装置に外部からアクセスがないときは第１のパルス信号３１４が、アクセスがある場合には第２のパルス信号３１６が選択されるように通信時桁上げ判定信号３０８を生成する。ただし、アクセス中に第１のパルス信号３１４が発生しない場合には、アクセス終了時まで遅延させるべき信号が存在しないため、第１のパルス信号３１４が選択されるように通信時桁上げ判定信号３０８を生成する。
【００５２】
そして、セレクタ３１０は、通信時桁上げ判定信号３０８に基づいて、秒桁上げ信号３００Ａとして第１のパルス信号３１４、又は第２のパルス信号３１６を選択する。
【００５３】
この秒桁上げ信号３００Ａに基づいて計時処理を行えば、アクセスがある場合には第２のパルス信号３１６によりアクセス終了時までパルス信号が発生しないため、アクセス中は計時情報が更新されない。
【００５４】
なお、本実施形態では１Ｈｚ基準クロック信号２００Ｂを用いているが、別の基準クロックを用いてもよい。また、本実施形態では秒桁上げ信号３００Ａを出力しているが、分桁上げ信号といった他の桁上げ信号であってもよい。
【００５５】
図４は本実施形態での計時部４０の構成を示す図である。前記の通り、外部からのアクセスがある場合、秒桁上げ信号３００Ａはアクセス中の更新を避けるために遅延を生じることがある。よって、計時部４０においては、秒桁上げ信号３００Ａが全ての計時カウンターの桁上げタイミングに反映されることが望ましい。
【００５６】
図４の計時部４０は、計時情報を保持する秒カウンター４０１、分カウンター４０２、時カウンター４０３、日・週カウンター４０４、月カウンター４０５、年カウンター４０６を含む。それぞれのカウンターの情報は、内部信号線７０４Ａ〜７０４Ｆを経由して、書き込み・読み出しが可能である。カウンター４０１〜４０６は、それぞれ、秒桁上げ信号３００Ａ、分桁上げ信号４２１、時桁上げ信号４２２、日・週桁上げ信号４２３、月桁上げ信号４２４、年桁上げ信号４２５によって更新される。本実施形態では、桁上げ信号３００Ａ、４２１〜４２５は正論理の信号であり、論理レベルが１の場合にカウンター４０１〜４０６において桁上げ処理が行われるものとする。
【００５７】
秒桁上げ信号３００Ａは、図３の桁上げ制御部３０から出力されたものであり、リアルタイムクロック装置１０に外部からのアクセスがある間は、前記の通りアサートされることはないので秒カウンター４０１が更新されることはない。
【００５８】
そして、本実施形態では、桁上げ信号４２１〜４２５は、それぞれ隣接する下位のカウンターから出力される桁上げ要求信号と秒桁上げ信号３００Ａとの論理積（論理積回路４３１〜４３５）をとった信号である。ここで、桁上げ要求信号とは、分桁上げ許可信号４１１、時桁上げ許可信号４１２、日・週桁上げ許可信号４１３、月桁上げ許可信号４１４、年桁上げ許可信号４１５である。
【００５９】
このとき、桁上げ信号４２１〜４２５も外部からのアクセスがある間は論理レベル１となることはないので、秒カウンター４０１以外の計時カウンター（４０２〜４０６）も更新されることはない。すなわち、本実施形態では、秒桁上げ信号３００Ａが全ての計時カウンターの桁上げタイミングに反映されていることになる。
【００６０】
図５（Ａ）〜（Ｃ）は、インターフェース部の構成例を示す図である。インターフェース部６０Ａ〜Ｃは、リアルタイムクロック装置からのアクセス要求に基づいてアクセス信号６００Ａ〜Ｃを生成する。インターフェース部６０Ａ〜Ｃは図２のインターフェース部６０の具体例であり、アクセス信号６００Ａ〜Ｃは図２のアクセス信号６００に対応する。インターフェース部は、その構成としてパラレルインターフェースであってもよいが、ここでは、いくつかのシリアルインターフェースの例を示す。また、インターフェース部の機能は、アクセス信号６００Ａ〜Ｃを生成するだけに限らないが、その他の機能やバス７０に接続される内部信号線７０６等の説明は図２を用いた説明と重複するためここでは省略する。
【００６１】
図５（Ａ）は、二線式シリアル転送用インターフェース部６０Ａを示す。例えば、リアルタイムクロック装置の外部のＣＰＵは、シリアルクロック（ＳＣＬ）１０４Ａおよび双方向のシリアルデータ（ＳＤＡ）１０４Ｂを用いて、データのリード又はライトを行ってもよい。インターフェース部６０Ａは、シリアルクロック１０４Ａとシリアルデータ１０４Ｂを入力して、アクセス信号（ＣＥ）６００Ａを生成して出力するアクセス信号生成部６０２Ａを含む。アクセス信号生成部６０２Ａは、シリアルクロック１０４Ａとシリアルデータ１０４Ｂの所定の組み合わせ等から、ＣＰＵアクセス要求を判断し、その要求に応じてアクセス信号（ＣＥ）６００Ａの論理レベルを変化させる。
【００６２】
例えば、シリアルクロック１０４Ａとシリアルデータ１０４ＢがＩ２Ｃバスのプロトコルに従う場合、アクセス信号生成部６０２Ａは、スタート条件に合致してからストップ条件に合致するまでの間を、ＣＰＵからのアクセス要求があるものとして、アクセス信号（ＣＥ）６００Ａをアサートしてもよい。ここで、スタート条件とは、シリアルクロック１０４Ａが論理レベル１のときに、シリアルデータ１０４Ｂが論理レベル１から論理レベル０に変化することをいい、ストップ条件とは、シリアルクロック１０４Ａが論理レベル１のときに、シリアルデータ１０４Ｂが論理レベル０から論理レベル１に変化することをいう。
【００６３】
図５（Ｂ）は、三線式シリアル転送用インターフェース部６０Ｂを示す。リアルタイムクロック装置の外部のＣＰＵは、シリアルクロック（ＣＬＫ）１０４Ｃ、双方向のシリアルデータ（ＤＩＯ）１０４Ｄ、アクセス要求信号（ＣＥＩ）１０４Ｅを用いて、データのリード又はライトを行ってもよい。インターフェース部６０Ｂは、アクセス信号（ＣＥ）６００Ｂを生成して出力するアクセス信号生成部６０２Ｂを含む。このとき、アクセス信号生成部６０２Ｂは、アクセス要求信号１０４Ｅを例えばバッファー６０４経由でアクセス信号（ＣＥ）６００Ｂとして出力してもよい。
【００６４】
図５（Ｃ）は、四線式シリアル転送用インターフェース部６０Ｃを示す。リアルタイムクロック装置の外部のＣＰＵは、シリアルクロック（ＣＬＫ）１０４Ｆ、シリアル入力データ（ＤＩ）１０４Ｇ、シリアル出力データ（ＤＯ）１０４Ｈ、アクセス要求信号（ＣＥＩ）１０４Ｉを用いて、データのリード又はライトを行うことを想定する。インターフェース部６０Ｃは、アクセス信号（ＣＥ）６００Ｃを生成して出力するアクセス信号生成部６０２Ｃを含む。ここで、図５（Ｃ）は図５（Ｂ）のシリアルデータ１０４Ｄをシリアル入力データ１０４Ｇとシリアル出力データ１０４Ｈに分離しただけである。よって、図５（Ｂ）と同様に、アクセス信号生成部６０２Ｃは、アクセス要求信号１０４Ｉを例えばバッファー６０６経由でアクセス信号（ＣＥ）６００Ｃとして出力してもよい。
【００６５】
このように、インターフェース部６０Ａ〜Ｃのように転送方式に応じたアクセス信号６００Ａ〜Ｃを生成することにより、内部の計時情報がアクセス途中で変化して不整合を生じないようにすることができる。
【００６６】
図６（Ａ）〜（Ｃ）は、それぞれ図５（Ａ）〜（Ｃ）のインターフェース部の構成に対応したアクセス信号（ＣＥ）を示す波形図である。
【００６７】
図６（Ａ）は、二線式シリアル転送用インターフェース部６０Ａ（図５（Ａ））の波形図である。シリアルクロック（ＳＣＬ）１０４Ａおよび双方向のシリアルデータ（ＳＤＡ）１０４Ｂに基づいて、アクセス信号（ＣＥ）６００Ａが生成されている。図６（Ａ）では、時刻ｔ１〜ｔ２の間で、シリアルクロック１０４Ａが論理レベル１のときにシリアルデータ１０４Ｂが論理レベル１から論理レベル０に変化し、Ｉ２Ｃプロトコルのスタート条件に該当する。スタート条件後にＣＰＵからのアクセスが開始されるので、時刻ｔ２においてアクセス信号６００Ａがアサートされる。
【００６８】
そして、時刻ｔ３〜ｔ４の間で、シリアルクロック１０４Ａが論理レベル１のときにシリアルデータ１０４Ｂが論理レベル０から論理レベル１に変化し、Ｉ２Ｃプロトコルのストップ条件に該当する。これにより、ＣＰＵのアクセスは終了するため、時刻ｔ３の後にアクセス信号６００Ａはネゲートされる。
【００６９】
このアクセス信号６００Ａが桁上げ制御部３０に入力されることで、ＣＰＵが二線式シリアル転送用インターフェース部６０Ａを経由してアクセスしている間は計時情報を更新しないように制御できる。
【００７０】
図６（Ｂ）は、三線式シリアル転送用インターフェース部６０Ｂ（図５（Ｂ））の波形図である。アクセス要求信号（ＣＥＩ）１０４Ｅに基づいて、アクセス信号（ＣＥ）６００Ｂが生成されている。
【００７１】
本実施形態の三線式シリアル転送においては、アクセス要求信号（ＣＥＩ）１０４ＥがＣＰＵからリアルタイムクロック装置１０へのアクセス要求信号であり、アクセスの開始（時刻ｔ２）の前にアサートされ（時刻ｔ１）、アクセス終了（時刻ｔ３）の後にはネゲートされる（時刻ｔ４）。ここで、アクセスとは、シリアルクロック１０４Ｃおよびシリアルデータ１０４Ｄによりデータの書き込み又は読み出しが行われることをいう。
【００７２】
このアクセス信号６００Ｂが桁上げ制御部３０に入力されることで、ＣＰＵが三線式シリアル転送用インターフェース部６０Ｂを経由してアクセスしている間は計時情報を更新しないように制御できる。
【００７３】
図６（Ｃ）は、四線式シリアル転送用インターフェース部６０Ｃ（図５（Ｃ））の波形図である。アクセス要求信号（ＣＥＩ）１０４Ｉに基づいて、アクセス信号（ＣＥ）６００Ｃが生成されている。
【００７４】
本実施形態の四線式シリアル転送においても、図６（Ｂ）の場合と同様に、アクセス要求信号（ＣＥＩ）１０４ＩがＣＰＵからリアルタイムクロック装置１０へのアクセス要求信号である。アクセス要求信号１０４Ｉは、アクセスの開始（時刻ｔ２）の前にアサートされ（時刻ｔ１）、アクセス終了（時刻ｔ５）の後にはネゲートされる（時刻ｔ６）。ここで、アクセスとは、シリアルクロック１０４Ｆ、シリアル入力データ１０４Ｇ、シリアル出力データ１０４Ｈによりデータの書き込み（時刻ｔ２〜ｔ３）又は読み出し（時刻ｔ４〜ｔ５）が行われることをいう。
【００７５】
よって、アクセス信号（ＣＥ）６００Ｃとしてアクセス要求信号（ＣＥＩ）１０４Ｉを用いることができる。このアクセス信号６００Ｃが桁上げ制御部３０に入力されることで、ＣＰＵが三線式シリアル転送用インターフェース部６０Ｃを経由してアクセスしている間は計時情報を更新しないように制御できる。
【００７６】
図７および図８は割り込み信号（／ＩＲＱ）の波形図である。図７および図８で用いられている信号は、図１〜６で説明した信号と同じであり同一の番号を付している。
【００７７】
図７（Ａ）は一実施形態における割り込み信号（／ＩＲＱ）１０６を示す波形図である。割り込み信号（／ＩＲＱ）１０６の“／”は負論理を表す記号である。割り込み信号を発生しているとき、すなわちアサート時には、割り込み信号１０６は論理レベル０である。なお、割り込み信号１０６は正論理であってもよい。この例においても、リアルタイムクロック装置１０にＣＰＵからのアクセスがある状況を想定する。
【００７８】
図７（Ａ）は、ＣＰＵからのアクセス要求に基づいてインターフェース部で生成されたアクセス信号（ＣＥ）６００と、分周回路部で作られた１Ｈｚの基準クロック信号（１ＨｚＣＬＫ）２００Ｂと、桁上げ制御部で作られた秒桁上げ信号（ＣＡ）３００Ａと、割り込み信号１０６との関係を示している。
【００７９】
図７（Ａ）では、ＣＰＵからのアクセス要求がない。このとき、正論理の信号であるアクセス信号６００は論理レベル０のままである。このとき、アクセス信号６００と秒桁上げ信号３００Ａが同時発生することがないため、秒桁上げ信号３００Ａは、１Ｈｚ基準クロック信号２００Ｂに基づいて定期的なパルス波形（例えば時刻ｔ１、ｔ５）を有する。
【００８０】
このとき、割り込み信号１０６も秒桁上げ信号３００Ａに連動して、定期的に出力されている。なお、割り込み信号１０６のパルス幅（例えばｔ１〜ｔ３）は、受け側（例えばＣＰＵ）に合わせて、可変であってもよい。予め設定されたタイミングで割り込み信号１０６をネゲートできれば、受け側において、複数の割り込み信号を効率良く受け取ることができるからである。
【００８１】
図７（Ｂ）はＣＰＵからアクセス要求があった場合における、従来のリアルタイムクロック装置の処理の例を表す波形図である。まず、アクセス要求があってアクセス信号６００がアサートされている場合でも、秒桁上げ信号３００Ａと重ならない限りは、秒桁上げ信号３００Ａは１Ｈｚ基準クロック信号２００Ｂに基づいて定期的に出力される。例えば時刻ｔ４〜ｔ５においてアクセス信号６００がアサートされているが、秒桁上げ信号３００Ａは時刻ｔ６で１Ｈｚ基準クロック信号２００Ｂに同期して発生している。
【００８２】
しかし、時刻ｔ２や時刻ｔ８で発生するはずであった秒桁上げ信号３００Ａは、時刻ｔ１〜ｔ３及び時刻ｔ７〜ｔ９においてアクセス信号６００がアサートされているために、すなわちＣＰＵからアクセスがあったために、そのアクセスが終了した時刻ｔ３、時刻ｔ９で遅れて発生している。そして、従来のリアルタイムクロック装置では、割り込み信号１０６も秒桁上げ信号３００Ａに連動して時刻ｔ３、時刻ｔ９のタイミングで遅れて発生している。すると、リアルタイムクロック装置の外部へ出力される割り込み信号１０６までも定期的に発生しなくなるため、前記の通り、システムとしてのパフォーマンス低下などのシステム全体への影響が生じ得る。
【００８３】
図８（Ａ）は本実施形態のリアルタイムクロック装置の波形図である。まず、秒桁上げ信号３００Ａは、図７（Ｂ）の場合と同様に、時刻ｔ１〜ｔ３及び時刻ｔ７〜ｔ９においてＣＰＵからアクセスがあったために、そのアクセスが終了した時刻ｔ３、時刻ｔ９で遅れて発生している。
【００８４】
一方、割り込み信号１０６は、前記の構成（例えば図１〜５）を採ることにより、アクセス信号６００の影響を受けることなく、１Ｈｚ基準クロック信号２００Ｂに基づく定期的な割り込み信号１０６を出力している（例えば、時刻ｔ２、ｔ８）。このように、本実施形態のリアルタイムクロック装置は、内部の計時情報がアクセス途中で変化して不整合を生じないようにしつつ、発生時刻や周期が正確な割り込み信号を発生させることができる。
【００８５】
なお、アクセス信号６００がアサートされている場合でも、秒桁上げ信号３００Ａと重ならない限りは、秒桁上げ信号３００Ａも１Ｈｚ基準クロック信号２００Ｂに基づいて定期的に出力される（時刻ｔ６）。
【００８６】
ここで、割り込み信号１０６が秒桁上げ信号３００Ａより先行して発生することで、ＣＰＵが更新されていない計時情報を取得するとの懸念が生じるかもしれない。しかし、アクセス中のＣＰＵが割り込み信号１０６を受け取った場合（例えば時刻ｔ２）には、ＣＰＵ自身が現在アクセス中（時刻ｔ１〜ｔ３）であることを把握しているため、計時情報の取得時間を遅らせることができる。また、図４に示したような構成の計時部４０であれば、秒桁上げ信号３００Ａの発生とほぼ同時に桁上げ処理を完了することも可能である。よって、このことが実用上問題になることはない。
【００８７】
なお、秒桁上げ信号３００Ａのアサート時（前記の実施形態では論理レベル１）のパルス幅のデューティー比は、図８（Ａ）のように１Ｈｚ基準クロック信号２００Ｂに比べて小さくてもよい。桁上げ処理が秒桁上げ信号３００Ａのパルス幅に影響される場合でも、すなわち計時部４０が秒桁上げ信号３００Ａの論理レベルや信号の立ち下がりを検出する場合でも、短時間で桁上げ処理を終了させるためである。このことにより、外部ＣＰＵからの次のアクセスがあるまでに桁上げ処理を終了させて、外部から正確な計時情報にアクセスすることを可能にする。
【００８８】
図８（Ｂ）は別の割り込み信号の波形を示す図である。秒桁上げ信号３００Ａと割り込み信号１０６とはタイミングにおいても、波形においても独立している。そのため、割り込み信号１０６は、１Ｈｚ基準クロック信号２００Ｂとは異なる基準クロック、例えば２Ｈｚ基準クロック信号２００Ｃに基づいて発生させることもできる。したがって、本実施形態のリアルタイムクロック装置は、割り込み信号１０６の波形や発生頻度を、基準クロック信号の選択により適宜調整でき、割り込み信号１０６を受け取る装置（例えばＣＰＵ）の要求に応じて柔軟なシステム構成を行うことができる。
【００８９】
図８（Ｂ）では、秒桁上げ信号３００Ａの発生の仕方は図８（Ａ）と同様である。しかし、割り込み信号１０６はより短い０．５秒間隔で定期的に発生している。図８（Ａ）とは異なり、例えば時刻ｔ１０で割り込み信号１０６が発生している。より周波数の高い別の基準クロックを用いれば、さらに、割り込み信号１０６の発生頻度を多くすることも可能である。また、割り込み出力制御部５０において、割り込み信号１０６の間引き処理又は選択処理を行うことも可能である。このように、秒桁上げ信号３００Ａと割り込み信号１０６との独立性により、割り込み出力制御部５０は割り込み出力の波形を柔軟に変更することができる。
【００９０】
図８（Ｃ）は、割り込み信号１０６の自動復帰処理の例を示す波形図である。割り込み信号１０６を受け取る装置等の要求により、また、割り込み信号１０６の発生頻度に合わせて、割り込み信号１０６がアサートされて所与の時間の経過後にネゲートされるようにできれば、柔軟なシステムを構成することができる。例えば、図８（Ｂ）のように発生頻度が高い場合には、割り込み要求の競合回避のため、割り込み信号１０６は短い時間でネゲートされるほうがよい場合もあり得る。逆に、受け取る装置等の要求により、ある程度長い時間割り込み信号１０６がアサートされていなければならないこともあり得る（図８（Ｃ）の時刻ｔ２〜ｔ４）。
【００９１】
本実施形態のリアルタイムクロック装置では、例えば割り込み出力制御部５０において、割り込み信号１０６が発生している期間の調整が可能である。割り込み信号の発生からネゲートされるまでの時間を指定した数値情報を割り込み出力制御部５０又はレジスタ部８０に保持しておいてもよい。レジスタ部８０に保持した場合には、内部信号線７０７、バス７０、内部信号線７０５（図２参照）を経由して、割り込み出力制御部５０が前記数値情報を保持できるようにしてもよい。そして、割り込み信号１０６が発生してから、出力制御部５０内のカウンター（図外）で時間を計測し、前記数値情報に応じた時間の経過後に割り込み信号１０６をネゲートしてもよい。これにより、使用条件に応じた柔軟な構成のシステムを構築することができる。
【００９２】
また、図８（Ｃ）は、アラーム部５０４において、一致判定信号に基づいて割り込み信号１０６が発生する場合を例示している。このとき、割り込み信号１０６は、定期的に発生するのではなく、所与の時刻で発生する。なお、一致判定信号は、現在時刻が予め設定された時刻となったことで変化する信号である。具体例としては、アラーム部５０４内のダウンカウンターがゼロになることで、一致判定信号がアサートされてもよい。
【００９３】
２．第２実施例
図９は本実施形態に係る集積回路装置８１０のブロック図である。図１、図２と同じ要素には同じ番号を付してあり、説明は省略する。
【００９４】
ＣＰＵ９０は、集積回路装置８１０に内蔵された演算処理装置であり、リアルタイムクロック装置１０から割り込み信号１０６を受けて、リアルタイムクロック装置１０の入出力信号線１０４を経由して、計時情報等の読み書きを行う。
【００９５】
入力クロック信号１０２は、集積回路装置８１０の外部からリアルタイムクロック装置１０に供給されてもよいし、集積回路装置８１０が水晶振動子等を含む場合には、その振動子等と接続された発振回路から供給されてもよい。また、図９の本実施形態とは異なるが、リアルタイムクロック装置１０に発振回路が含まれていていてもよい。入力クロック信号１０２は、例えば３２７６８Ｈｚの周波数を有する信号であってもよい。
【００９６】
ＣＰＵ９０は、例えば１秒毎に発生する割り込み信号１０６により、１秒毎に更新される計時情報を定期的に読み出してもよい。また、適宜、計時情報やリアルタイムクロック装置１０の設定値を読み出したり、書き込んだりしてもよい。このとき、計時情報等の読み書きは入出力信号線１０４を経由しておこなってもよい。入出力信号線１０４はパラレルインターフェースであってもよいし、シリアルインターフェースであってもよい。また、Ｉ２Ｃバスなどの二線式シリアルインターフェースであっても、三線式又は四線式のシリアルインターフェースであっても、その他の方式であってもよい。
【００９７】
３．第３実施例
図１０は本実施形態に係る電子機器８００のブロック図である。電子機器８００は、集積回路装置８１０、入力部８２０、メモリー８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９８】
ここで、入力部８２０は、種々のデータを入力するためのものである。集積回路装置８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリー８３０は、集積回路装置８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器８００が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００９９】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカーなどのハードウェアにより実現できる。
【０１００】
図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカー９５６を備える。
【０１０１】
図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカー９６８を備える。
【０１０２】
図１１（Ｃ）に、電子機器の１つであるパーソナルコンピューター９７０の外観図の例を示す。このパーソナルコンピューター９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１０３】
本実施形態の集積回路装置を図１１（Ａ）〜図１１（Ｃ）の電子機器に組み込むことにより、正確な計時情報を有する電子機器を提供することができる。
【０１０４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０５】
１０…リアルタイムクロック（ＲＴＣ）装置、２０…分周回路部、３０…桁上げ制御部、４０…計時部、５０…割り込み出力制御部、６０…インターフェース部、６０Ａ…二線式シリアル転送用インターフェース部、６０Ｂ…三線式シリアル転送用インターフェース部、６０Ｃ…四線式シリアル転送用インターフェース部、７０…バス、８０…レジスタ部、９０…ＣＰＵ、１０２…入力クロック信号、１０４…入出力信号（アクセス要求信号、データ）又は入出力信号線、１０４Ａ…シリアルクロック（ＳＣＬ）、１０４Ｂ…シリアルデータ（ＳＤＡ）、１０４Ｃ…シリアルクロック（ＣＬＫ）、１０４Ｄ…シリアルデータ（ＤＩＯ）、１０４Ｅ…アクセス要求信号（ＣＥＩ）、１０４Ｆ…シリアルクロック（ＣＬＫ）、１０４Ｇ…シリアル入力データ（ＤＩ）、１０４Ｈ…シリアル出力データ（ＤＯ）、１０４Ｉ…アクセス要求信号（ＣＥＩ）、１０６…割り込み信号（／ＩＲＱ）、２００…基準クロック信号、２００Ａ…基準クロック信号、２００Ｂ…１Ｈｚ基準クロック信号（１ＨｚＣＬＫ）、２００Ｃ…２Ｈｚ基準クロック信号（２ＨｚＣＬＫ）、３００…桁上げ信号、３００Ａ…秒桁上げ信号（ＣＡ）、３０２…通信時桁上げ判定部、３０４…桁上げパルス形成部、３０６…ホールド部、３０８…通信時桁上げ判定信号、３１０…セレクタ、３１４…第１のパルス信号、３１６…第２のパルス信号、４０１…秒カウンター、４０２…分カウンター、４０３…時カウンター、４０４…日・週カウンター、４０５…月カウンター、４０６…年カウンター、４１１…分桁上げ許可信号、４１２…時桁上げ許可信号、４１３…日・週桁上げ許可信号、４１４…月桁上げ許可信号、４１５…年桁上げ許可信号、４２１…分桁上げ信号、４２２…時桁上げ信号、４２３…日・週桁上げ信号、４２４…月桁上げ信号、４２５…年桁上げ信号、４３１…論理積回路、４３２…論理積回路、４３３…論理積回路、４３４…論理積回路、４３５…論理積回路、５０２…タイマー部、５０４…アラーム部、６００…アクセス信号（ＣＥ）、６００Ａ…アクセス信号（ＣＥ）、６００Ｂ…アクセス信号（ＣＥ）、６００Ｃ…アクセス信号（ＣＥ）、６００Ｄ…アクセス信号、６０２Ａ…アクセス信号生成部、６０２Ｂ…アクセス信号生成部、６０２Ｃ…アクセス信号生成部、６０４…バッファー、６０６…バッファー、７０４…内部信号（線）、７０４Ａ…内部信号（線）、７０４Ｂ…内部信号（線）、７０４Ｃ…内部信号（線）、７０４Ｄ…内部信号（線）、７０４Ｅ…内部信号（線）、７０４Ｆ…内部信号（線）、７０５…内部信号（線）、７０６…内部信号（線）、７０７…内部信号（線）、８００…電子機器、８１０…集積回路装置、８２０…入力部、８３０…メモリー、８４０…電源生成部、８５０…ＬＣＤ、８６０…音出力部、９５０…携帯電話、９５２…ダイヤルボタン、９５４…ＬＣＤ、９５６…スピーカー、９６０…携帯型ゲーム装置、９６２…操作ボタン、９６４…十字キー、９６６…ＬＣＤ、９６８…スピーカー、９７０…パーソナルコンピューター、９７２…キーボード、９７４…ＬＣＤ、９７６…音出力部
【図１】
2011113173.tif 000003
【図２】
2011113173.tif 000004
【図３】
2011113173.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011113173.tif 000009
【図８】
2011113173.tif 000010
【図９】
2011113173.tif 000011
【図１０】
2011113173.tif 000012
【図１１】
2011113173.tif 000013