(57)【要約】【課題】発振状態を１つの所望の発振状態に収束させることが可能な多相結合リング型の発振回路および記録装置を提供する。【解決手段】複数の遅延素子としてのインバータが環状に接続された複数のメインリング１１０〜１３０と、複数の第１位相結合素子であるインバータ１４１〜１４９が環状に接続された位相結合リング１４０とを有し、メインリング１１０〜１３０の各第１接続ノードＮＤ１１１〜ＮＤ１１３，ＮＤ１２１〜ＮＤ１２３，ＮＤ１３１〜ＮＤ１３３は、それぞれ位相結合リング１４０の異なる第２接続ノードＮＤ１４１〜ＮＤ１４９に接続され、位相結合リング１４０は、任意の第２接続ノード間が、第１位相結合素子が配置された第１パスＰＴ１と異なる少なくとも第２パスＰＴ２あるいはさらに第３パスＰＴ３に配置された第２位相結合素子である抵抗Ｒ１０１〜Ｒ１０９により接続されている。【選択図】図３
2011019053.tif 000002
【特許請求の範囲】
【請求項１】
ｍ［ｍは２以上の整数］個の遅延素子が環状に接続され形成されるｎ［ｎは２以上の整数］個のリング発振器と、
前記第ｉ［ｉは整数：１≦ｉ≦ｎ］番目のリング発振器における第ｊ［ｊは整数：１≦ｊ≦ｍ］段目の遅延素子の出力と、第(ｉ＋ａ)［ａは整数：ｋをｎで割ったときの剰余、kは整数：1≦k≦(m・n/2)] 番目のリング発振器の第(j+b)[bは整数：kをnで割ったときの商]段目、ただし(j+b)>mの場合は第(j+b-m)段目の遅延素子の出力間に設けられ、また(i+a)>nの場合は第(i+a-n)番目のリング発振器の第(j+b+1)段目、ただし(j+b+1>m)の場合は第(j+b+1-m)段目の遅延素子の出力間に設けられる第ｋ種の位相結合素子により形成される位相結合リングと
を有する発振回路。
【請求項２】
前記ｋ種存在する位相結合素子のうち、ｋが偶数であるｋ種目の素子が接続される２ノード間で位相を反転させる作用を施す場合、ｋが奇数であるｋ種目の素子は接続される２ノード間で位相を反転させない作用を施す
請求項１記載の発振回路。
【請求項３】
前記ｋ種存在する位相結合素子のうち、ｋが奇数であるｋ種目の素子が接続される２ノード間で位相を反転させる作用を施す場合、ｋが偶数であるｋ種目の素子は接続される２ノード間で位相を反転させない作用を施す
請求項１記載の発振回路。
【請求項４】
前記ｋ種存在する位相結合素子のうち、少なくとも２種類以上の位相結合素子を含む
請求項１〜３のいずれか一に記載の発振回路。
【請求項５】
複数の遅延素子が環状に接続された複数のリング発振器と、
複数の第１位相結合素子が環状に接続された位相結合リングと、を有し、
上記複数のリング発振器は、それぞれ
遅延素子同士の第１接続ノードを複数含み、
上記位相結合リングは、
上記位相結合素子同士の第２接続ノードを複数含み、
上記複数のリング発振器の上記各第１接続ノードは、それぞれ上記位相結合リングの異なる第２接続ノードに接続され、かつ、
上記位相結合リングは、
任意の上記第２接続ノード間が、上記第１位相結合素子が配置された第１パスと異なる少なくとも第２パスに配置された第２位相結合素子により接続されている
発振回路。
【請求項６】
上記第１位相結合素子は、位相反転機能を有し、
上記第２位相結合素子は、位相反転機能を有していない
請求項５記載の発振回路。
【請求項７】
上記第２パスは、
接続ノード間に偶数の上記第１位相結合素子を含むように、任意の上記第２接続ノード間を上記第２位相結合素子を介して接続する
請求項５または６記載の発振回路。
【請求項８】
上記第１位相結合素子は、インバータにより形成され、
上記第２位相結合素子は、抵抗により形成される
請求項５から７のいずれか一に記載の発振回路。
【請求項９】
記録媒体と、
多相の書き込みクロックに応じて上記記録媒体に情報を書き込み光記録部と、
上記光記録再生部に上記多相の書き込みクロックを供給するライトストラテジ部と、を有し、
上記ライトストラテジ部は、
上記多相の書き込みクロックを発振する発振回路と、
上記発振回路による相の書き込みクロックを選択して上記光記録部に供給するマルチプレクサと、を含み、
上記発振回路は、
ｍ［ｍは２以上の整数］個の遅延素子が環状に接続され形成されるｎ［ｎは２以上の整数］個のリング発振器と、
前記第ｉ［ｉは整数：１≦ｉ≦ｎ］番目のリング発振器における第ｊ［ｊは整数：１≦ｊ≦ｍ］段目の遅延素子の出力と、第(ｉ＋ａ)［ａは整数：ｋをｎで割ったときの剰余、kは整数：1≦k≦(m・n/2)] 番目のリング発振器の第(j+b)[bは整数：kをnで割ったときの商]段目、ただし(j+b)>mの場合は第(j+b-m)段目の遅延素子の出力間に設けられ、また(i+a)>nの場合は第(i+a-n)番目のリング発振器の第(j+b+1)段目、ただし(j+b+1>m)の場合は第(j+b+1-m)段目の遅延素子の出力間に設けられる第ｋ種の位相結合素子により形成される位相結合リングと、を有する
記録装置。
【請求項１０】
記録媒体と、
多相の書き込みクロックに応じて上記記録媒体に情報を書き込み光記録部と、
上記光記録再生部に上記多相の書き込みクロックを供給するライトストラテジ部と、を有し、
上記ライトストラテジ部は、
上記多相の書き込みクロックを発振する発振回路と、
上記発振回路による相の書き込みクロックを選択して上記光記録部に供給するマルチプレクサと、を含み、
上記発振回路は、
複数の遅延素子が環状に接続された複数のリング発振器と、
複数の第１位相結合素子が環状に接続された位相結合リングと、を有し、
上記複数のリング発振器は、それぞれ
遅延素子同士の第１接続ノードを複数含み、
上記位相結合リングは、
上記位相結合素子同士の第２接続ノードを複数含み、
上記複数のリング発振器の上記各第１接続ノードは、それぞれ上記位相結合リングの異なる第２接続ノードに接続され、かつ、
上記位相結合リングは、
任意の上記第２接続ノード間が、上記第１位相結合素子が配置された第１パスと異なる少なくとも第２パスに配置された第２位相結合素子により接続されている
記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロックを発振する多相結合リング型の発振回路および記録装置に関するものである。
【背景技術】
【０００２】
現在多相クロックはタイミング再生、周波数/位相変調・復調、遅延計測、およびＤＶＤ（Digital Versatile Disc）やＢＤ（Blu-ｒay Disc）等に代表される光ディスク（Disc）への書き込みクロック生成（ライトストラテジ）等幅広く用いられている。
【０００３】
たとえば、光ディスクの書き込みクロック信号では特別な書き込み波形を生成する必要があり、書き込みデータレートの数十分の１という高精度な位相分解能が必要となる。
【０００４】
このような書き込みクロックは、一般的に、図１（Ａ）に示すような複数の遅延素子ＤＬＥがリング状に接続された多段リング発振器ＯＳＣの各相を図１（Ｂ）に示すような選択回路ＭＵＸで選択し、組み合わせることで実現される。
このため、多段リング発振器は、高位相分解能はもちろん、位相順序・位置も正確であることが要求される。
【０００５】
近年、光ディスクにおける書き込みの高データレート化が進み、多段リング発振器は、発振より高い位相分解能が必要となっている。
このような高位相分解能は、図１（Ａ）に示す多段リング発振器では遅延素子ＤＬＥの１段あたりの遅延時間を小さく抑える必要がある。
つまり非常に大きな消費電流が必要になるという観点から実現困難であった。
【０００６】
このため、特許文献１および２、並びに、非特許文献１および２では、図２（Ａ）に示すような多相結合リング発振回路が提案されており、高速で微細な多相クロックが実現可能となっている。
【０００７】
図２（Ａ）〜（Ｃ）は、多段結合リング発振回路の構成例を示す図である。
図２（Ａ）の多相結合リング発振回路１０は９相の構成例を示している。
この多相結合リング発振回路１０は、図２（Ｂ）に示す複数（３個）の少数段（３段）インバータリング発振回路１１〜１３を、図２（Ｃ）で示す１つの多段（９段）インバータリング回路１４で結合した構成となっている。
【０００８】
言い換えると、２つの少数段リング間を１つの位相結合素子（パス）で結合し、それをリング状に結合した構成を特徴としている。
以下では、図２（Ｂ）に示す少数段リング発振回路１１〜１３をメインリング、図２（Ｃ）に示す多段リング発振回路１４を位相結合リングと呼ぶことにする。
この図３（Ａ）では位相結合リング１４の位相結合素子をインバータＩＮＶで示してある。
ただし、位相結合素子は、上記特許文献１および２、並びに、非特許文献２に示されるように位相結合素子はメインリング間の位相を決定できる素子であればインバータでなくても良く、たとえば抵抗でも良い。
【０００９】
つまり、位相結合リング自体は発振する必要が無く、複数のメインリングによってドライブされ発振する。
言い換えると、少数段のメインリング１１〜１３で発振周波数が決定され、位相結合リング１４でメインリング間の位相が決定される。
つまり通常の多段リング発振回路等では実現困難な高速で微細な多相クロックを実現可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開2000-156629号公報
【特許文献２】特表2008-529318号公報
【非特許文献】
【００１１】
【非特許文献１】従来技術1：J. G. Maneatis and M. A. Horowitz, “Precise delay generation using coupled oscillators,” IEEE J. Solid-State Circuits, vol. 28, no. 12, pp.1273-1282, Dec. 1993.
【非特許文献２】A. Matsumoto, S. Sakiyama, Y. Tokunaga, T. Morie, and S. Dosho,“A Design Method and Developments of a Low-Power and High-Resolution Multiphase Generation System,”IEEE J. Solid-State Circuits, vol. 43, no. 4, pp. 831-843, Apr. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、上記技術である図２（Ａ）に示すような位相結合リングが単一パスの構成では初期状態や位相結合素子の能力の変化等で位相結合素子１段当たりの位相回転量が異なり、複数の発振状態が存在するという問題点がある。
よって、この問題が生じた場合、発振器の各ノードから出力される位相順序が入れ替わることになる。
つまり、図１（Ｂ）に示す光ディスクのライトストラテジシステムを例に挙げると、発振器出力を選択し書き込みクロックを生成するが、位相順序が入れ替わることで所望の書き込みクロックが生成できず、書き込みエラーを引き起こす。
【００１３】
このように提案されている結合型リング発振回路は複数の発振状態を持つため、応用回路やシステムに用いる場合、誤動作の原因となる。また、後述するが、提案されている結合リング発振回路は、設計上トレードオフが内在し、設計の幅を限定するものであった。
このため上記の問題を解消し、確実にただ１つの所望な発振状態に収束させる技術（構成）が必要不可欠といえる。
【００１４】
しかし、上述した非特許文献1、並びに、特許文献１および２では上記のような複数の発振状態を防ぐような方法もしくは構成が明記されていない。
非特許文献２では、所望の発振状態になるように強制的に発振ノードに電圧を与えるという方法が記されているが、詳細が明記されていない。
また、この方法でも付加回路が必要になること、さらにはその付加回路の制御の仕方次第では所望以外の発振状態に陥り、複数の発振状態を抑制するものではないと考えられる。
【００１５】
本発明は、発振状態を１つの所望の発振状態に収束させることが可能な多相結合リング型の発振回路および記録装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点の発振回路は、ｍ［ｍは２以上の整数］個の遅延素子が環状に接続され形成されるｎ［ｎは２以上の整数］個のリング発振器と、前記第ｉ［ｉは整数：１≦ｉ≦ｎ］番目のリング発振器における第ｊ［ｊは整数：１≦ｊ≦ｍ］段目の遅延素子の出力と、第(ｉ＋ａ)［ａは整数：ｋをｎで割ったときの剰余、kは整数：1≦k≦(m・n/2)] 番目のリング発振器の第(j+b)[bは整数：kをnで割ったときの商]段目、ただし(j+b)>mの場合は第(j+b-m)段目の遅延素子の出力間に設けられ、また(i+a)>nの場合は第(i+a-n)番目のリング発振器の第(j+b+1)段目、ただし(j+b+1>m)の場合は第(j+b+1-m)段目の遅延素子の出力間に設けられる第ｋ種の位相結合素子により形成される位相結合リングとを有する。
【発明の効果】
【００１７】
本発明によれば、発振状態を１つの所望の発振状態に収束させることが可能となる利点がある。
【図面の簡単な説明】
【００１８】
【図１】多段リング発振器の構成および適用例を示す図である。
【図２】多段結合リング発振器の構成例を示す図である。
【図３】本発明の第１の実施形態に係る多相結合リング型発振回路の９相構成の一例を示す図である。
【図４】図３の多相結合リング型発振回路の主構成要素を分解して示す図である。
【図５】通常の９相位相結合型発振回路の構成を示す図である。
【図６】９相位相結合リング型発振回路におけるΦa＝２００°の位相遷移を説明するための図である。
【図７】９相位相結合リング型発振回路におけるΦa＝８０°の位相遷移を説明するための図である。
【図８】９相位相結合リング型発振回路におけるΦa＝３２０°の位相遷移を説明するための図である。
【図９】本第１の実施形態の多相位相結合型発振回路における単一発振状態への収束メカニズムを説明するための図である。
【図１０】図３の多相結合リング型発振回路と図５に示す通常の多相結合リング型発振回路の発振状態を比較して示す図である。
【図１１】本発明の第２の実施形態に係る多相結合リング型発振回路の構成を示す図である。
【図１２】ライトストラテジ部を有する光ディスク装置を概念的に示す図である。
【図１３】ライトストラテジ部の概略構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（発振回路の第１の構成例）
２．第２の実施形態（発振回路の第２の構成例）
３．第３の実施形態（光ディスク装置の構成例）
【００２０】
＜１．第１の実施形態＞
図３は、本発明の第１の実施形態に係る多相結合リング型発振回路の構成を示す図である。
図４（Ａ）および（Ｂ）は、図３の多相結合リング型発振回路の主構成要素を分解して示す図である。
【００２１】
本多相結合リング型発振回路１００は、少数段（本例ではｍ＝３）リング発振回路を形成する複数ｎ（本例ではｎ＝３）のメインリング（リング発振器）１１０，１２０，１３０、および多段リング発振回路を形成する位相結合リング１４０を有する。
【００２２】
メインリング１１０は、図３および図４（Ａ）に示すように、ｍ（ｍは２以上の整数、本例では３）個の遅延素子としてのインバータ１１１，１１２，１１３がリング状（環状）に接続されて構成されている。
インバータ１１１の出力端子がインバータ１１２の入力端子に接続され、その接続ノードをノードＮＤ１１１とする。
インバータ１１２の出力端子がインバータ１１３の入力端子に接続され、その接続ノードをノードＮＤ１１２とする。
インバータ１１３の出力端子がインバータ１１１の入力端子に接続され、その接続ノードをノードＮＤ１１３とする。
メインリング１１０は、第１接続ノードとしての３つのノードＮＤ１１１，ＮＤ１１２，ＮＤ１１３を頂点する、たとえば正三角形を形成するように位相結合リング１４０に接続される。
【００２３】
メインリング１２０は、図３および図４（Ａ）に示すように、ｍ（ｍは２以上の整数、本例では３）個の遅延素子としてのインバータ１２１，１２２，１２３がリング状（環状）に接続されて構成されている。
インバータ１２１の出力端子がインバータ１２２の入力端子に接続され、その接続ノードをノードＮＤ１２１とする。
インバータ１２２の出力端子がインバータ１２３の入力端子に接続され、その接続ノードをノードＮＤ１２２とする。
インバータ１２３の出力端子がインバータ１２１の入力端子に接続され、その接続ノードをノードＮＤ１２３とする。
メインリング１２０は、第１接続ノードとしての３つのノードＮＤ１２１，ＮＤ１２２，ＮＤ１２３を頂点する、たとえば正三角形を形成するように位相結合リング１４０に接続される。
【００２４】
メインリング１３０は、図３および図４（Ａ）に示すように、ｍ（ｍは２以上の整数、本例では３）個の遅延素子としてのインバータ１３１，１３２，１３３がリング状（環状）に接続されて構成されている。
インバータ１３１の出力端子がインバータ１３２の入力端子に接続され、その接続ノードをノードＮＤ１３１とする。
インバータ１３２の出力端子がインバータ１３３の入力端子に接続され、その接続ノードをノードＮＤ１３２とする。
インバータ１３３の出力端子がインバータ１３１の入力端子に接続され、その接続ノードをノードＮＤ１３３とする。
メインリング１３０は、第１接続ノードとしての３つのノードＮＤ１３１，ＮＤ１３２，ＮＤ１３３を頂点する、たとえば正三角形を形成するように位相結合リング１４０に接続される。
【００２５】
位相結合リング１４０は、複数の位相結合素子、本実施形態では９個のインバータ１４１０〜１４９、ノードＮＤ１４１〜ＮＤ１４９、およびインバータ２段おきに接続された反転機能を持たない位相結合素子としての抵抗Ｒ１０１〜Ｒ１０９を有する。
インバータ１４１〜１４９は第１位相結合素子に相当し、抵抗Ｒ１０１〜Ｒ１０９は第２位相結合素子に相当する。また、ノードＮＤ１４１〜ＮＤ１４９は第２接続ノードに相当する。
【００２６】
インバータ１４１の出力端子とインバータ１４２の入力端子が接続され、その接続ノードをノードＮＤ１４１とする。
インバータ１４２の出力端子とインバータ１４３の入力端子が接続され、その接続ノードをノードＮＤ１４２とする。
インバータ１４３の出力端子とインバータ１４４の入力端子が接続され、その接続ノードをノードＮＤ１４３とする。
インバータ１４４の出力端子とインバータ１４５の入力端子が接続され、その接続ノードをノードＮＤ１４４とする。
インバータ１４５の出力端子とインバータ１４６の入力端子が接続され、その接続ノードをノードＮＤ１４５とする。
インバータ１４６の出力端子とインバータ１４７の入力端子が接続され、その接続ノードをノードＮＤ１４６とする。
インバータ１４７の出力端子とインバータ１４８の入力端子が接続され、その接続ノードをノードＮＤ１４７とする。
インバータ１４８の出力端子とインバータ１４９の入力端子が接続され、その接続ノードをノードＮＤ１４８とする。
インバータ１４９の出力端子とインバータ１４１の入力端子が接続され、その接続ノードをノードＮＤ１４９とする。
【００２７】
ノードＮＤ１４１とＮＤ１４３が抵抗Ｒ１０１により接続されている。
すなわち、本実施形態では、ノードＮＤ１４１とノードＮＤ１４３が、直列に接続された２つのインバータ１４２，１４３の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０１を有する第２パスＰＴ２で接続されている。
【００２８】
ノードＮＤ１４２とＮＤ１４４が抵抗Ｒ１０２により接続されている。
すなわち、本実施形態では、ノードＮＤ１４２とノードＮＤ１４４が、直列に接続された２つのインバータ１４３，１４４の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０２を有する第２パスＰＴ２で接続されている。
【００２９】
ノードＮＤ１４３とＮＤ１４５が抵抗Ｒ１０３により接続されている。
すなわち、本実施形態では、ノードＮＤ１４３とノードＮＤ１４５が、直列に接続された２つのインバータ１４４，１４５の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０３を有する第２パスＰＴ２で接続されている。
【００３０】
ノードＮＤ１４４とＮＤ１４６が抵抗Ｒ１０４により接続されている。
すなわち、本実施形態では、ノードＮＤ１４４とノードＮＤ１４６が、直列に接続された２つのインバータ１４５，１４６の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０４を有する第２パスＰＴ２で接続されている。
【００３１】
ノードＮＤ１４５とＮＤ１４７が抵抗Ｒ１０５により接続されている。
すなわち、本実施形態では、ノードＮＤ１４５とノードＮＤ１４７が、直列に接続された２つのインバータ１４６，１４７の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０５を有する第２パスＰＴ２で接続されている。
【００３２】
ノードＮＤ１４６とＮＤ１４８が抵抗Ｒ１０６により接続されている。
すなわち、本実施形態では、ノードＮＤ１４６とノードＮＤ１４８が、直列に接続された２つのインバータ１４７，１４８の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０６を有する第２パスＰＴ２で接続されている。
【００３３】
ノードＮＤ１４７とＮＤ１４９が抵抗Ｒ１０７により接続されている。
すなわち、本実施形態では、ノードＮＤ１４７とノードＮＤ１４９が、直列に接続された２つのインバータ１４８，１４９の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０７を有する第２パスＰＴ２で接続されている。
【００３４】
ノードＮＤ１４８とＮＤ１４１が抵抗Ｒ１０８により接続されている。
すなわち、本実施形態では、ノードＮＤ１４８とノードＮＤ１４１が、直列に接続された２つのインバータ１４９，１４１の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０８を有する第２パスＰＴ２で接続されている。
【００３５】
ノードＮＤ１４９とＮＤ１４２が抵抗Ｒ１０９により接続されている。
すなわち、本実施形態では、ノードＮＤ１４８とノードＮＤ１４２が、直列に接続された２つのインバータ１４１，１４２の接続経路（第１パスＰＴ１）とは異なる抵抗Ｒ１０９を有する第２パスＰＴ２で接続されている。
【００３６】
位相結合リング１４０の各ノードＮＤ１４１〜ＮＤ１４９には、メインリング１１０，１２０，１３０のそれぞれ異なるノードＮＤ１１１〜ＮＤ１１３，ＮＤ１２１〜ＮＤ１２３，ＮＤ１３１〜ＮＤ１３３が接続される。
【００３７】
ノードＮＤ１４１には、メインリング１１０のノードＮＤ１１１が接続され、その接続ノードをノードＡとする。
ノードＮＤ１４２には、メインリング１２０のノードＮＤ１２１が接続され、その接続ノードをノードＦとする。
ノードＮＤ１４３には、メインリング１３０のノードＮＤ１３１が接続され、その接続ノードをノードＢとする。
ノードＮＤ１４４には、メインリング１１０のノードＮＤ１１２が接続され、その接続ノードをノードＧとする。
ノードＮＤ１４５には、メインリング１２０のノードＮＤ１２２が接続され、その接続ノードをノードＣとする。
ノードＮＤ１４６には、メインリング１３０のノードＮＤ１３２が接続され、その接続ノードをノードＨとする。
ノードＮＤ１４７には、メインリング１１０のノードＮＤ１１３が接続され、その接続ノードをノードＤとする。
ノードＮＤ１４８には、メインリング１２０のノードＮＤ１２３が接続され、その接続ノードをノードＩとする。
ノードＮＤ１４９には、メインリング１３０のノードＮＤ１３３が接続され、その接続ノードをノードＥとする。
【００３８】
以上のように、本第１の実施形態の多相位相結合リング型発振回路１００は、９相位相結合リング型発振回路により形成されている。
通常、９相位相結合リング型発振回路は、後で説明するように、Φa=８０°、２００°、３２０°の３つの発振状態が存在する。
本第１の実施形態の多相位相結合リング型発振回路１００は、構成に位相結合リング１４０上のインバータ２段おきに抵抗Ｒ１０１〜Ｒ１０９が接続された構成により、単一の発振状態、Φa=２００°で発振させるための１構成例として示してある。
【００３９】
以下に、本第１の実施形態の多相位相結合リング型発振回路１００が、単一の発振状態、Φa=２００°で発振する理由について説明する。
【００４０】
まず、一の発振状態、Φa=２００°で発振する理由について述べる前に、比較例として、図５に示す通常の９相位相結合リング型発振回路１０Ａには、Φa=８０°、２００°、３２０°の３つの発振状態が存在することについて説明する。
なお、ここでは理解を容易とするために図３および図４と同様の符号を用いて説明する。
【００４１】
図５に示す３つのメインリング１１０，１２０，１３０はそれぞれ発振している。
ここで、たとえば１つのメインリング１１０を例に挙げると、図５中の矢印Ｙ１で示されるように信号が伝播されるとき、インバータ１段の位相回転量Φｍはインバータが位相に対して反転素子であることから、以下のように表すことができる。
【００４２】
［数１］
Φｍ＝１８０°・（１＋１／Ｍ）              （式１）
【００４３】
ここで、Ｍはメインリングのインバータ段数である。また、１／Ｍの項は実装時の寄生素子等による位相遅延を示している。
図５に示すメインリングのインバータ段数が３段、すなわちＭ＝３の場合は式１からΦm＝２４０°となる。
【００４４】
次に、図５中の位相結合リング１４０において矢印Ｙ２で示される位相結合素子であるインバータ１段の位相回転量Φaは以下のように表すことができる。
【００４５】
［数２］
Φa＝１８０°・｛１±Ｌ／（Ｍ・Ｎ）            （式２）
【００４６】
ここで、Ｎはメインリングの個数、Ｌは０から（Ｍ・Ｎ）未満の整数である。また、Ｌ／（Ｍ・Ｎ）の項の符号が±で示されているのは、位相結合リング１４０自体は発振する必要がなくメインリングによってドライブされているため、位相結合素子であるインバータがΦa＜１８０°でも発振が継続し得ることを示している。
【００４７】
さらに、図５の位相結合リング発振器１０Ａにおいて発振が継続するのは、上記ΦmとΦaに以下のような関係が成り立つときである。
【００４８】
［数３］
Φｍ＝（Ｎ・Φa）ｍｏｄ３６０°              （式３）
【００４９】
ここで、ｍｏｄはｍｏｄｕｌｏ（モジュロ）であり、式３の左辺は（Ｎ・Φa)を３６０°で割ったときの剰余を示す。
【００５０】
この式３からΦaのとる位相次第でメインリング間の位相関係が変化する、つまり複数の発振状態が存在することを示している。
また、式１から式３より、位相結合リング型発振回路１０Ａが持つ発振状態はＮ個、つまりメインリングの並列数だけ発振状態が存在し得る。
よって、図５に示す９相（Ｍ＝３、Ｎ＝３）の場合、３個の発振状態が存在することになる。
また、式２、式３から条件を満たすΦaは８０°（Ｌ＝−５）、２００°（Ｌ＝１）、および３２０°（Ｌ＝７）である。
【００５１】
図６（Ａ）および（Ｂ）は、９相位相結合リング型発振回路におけるΦa＝２００°の位相遷移を説明するための図である。図６（Ａ）は物理的な構成を示し、図６（Ｂ）は出力発振波形を示している。
図７（Ａ）および（Ｂ）は、９相位相結合リング型発振回路におけるΦa＝８０°の位相遷移を説明するための図である。図７（Ａ）は物理的な構成を示し、図７（Ｂ）は出力発振波形を示している。
図８（Ａ）および（Ｂ）は、９相位相結合リング型発振回路におけるΦa＝３２０°の位相遷移を説明するための図である。図８（Ａ）は物理的な構成を示し、図８（Ｂ）は出力発振波形を示している。
【００５２】
今、Φa＝２００°の時を所望の発振状態と考え、図６（Ａ）のようにＡからＩのノードを設定する。
これは、つまり、出力ノードをＡ、Ｂ、Ｃ…と順番に並べると出力位相はそれぞれ１番目、２番目、３番目…と順番に出力されることを示している。
図６（Ｂ）は、図６（Ａ）の各ノードから出力される発振波形を示している。
図６（Ｂ）内の波形を指し示す矢印に記述してある記号は図６（Ａ）のノード名と相を取り出した時の順番を示しており、図６（Ａ）の各ノードに示す数字（順番）と対応している。
たとえば、記号が“Ａ＝＜１＞”であれば図６（Ａ）内のノードＡの波形で、そのノードの位相が１番目ということを示している。
つまり、図６（Ｂ）でも出力ノードをＡ、Ｂ、Ｃ…と順番に並べるとそれぞれ出力位相順序は１番目、２番目、３番目…と順番に出力されることを示している。
【００５３】
一方、図７（Ａ）および（Ｂ）は、Φa＝２００°が所望の発振状態として出力ノードを設定したにもかかわらず、Φa＝８０°となったときを示している。
図７（Ａ）の各各ノードに示される角度と数字は図６（Ａ）と同様、それぞれのノードから出力される位相と順序を示している。
図７（Ｂ）は、これを分かり易いように各ノードの出力波形を模式的に示している。図７（Ｂ）から分かるように、Φa＝２００°と同様に出力ノードをＡ、Ｂ、Ｃ…と順番に並べると出力位相はそれぞれ１番目、５番目、９番目…となっており、出力位相順序が異なる。
【００５４】
また、図８（Ａ）および（Ｂ）は、Φa＝２００°が所望の発振状態として出力ノードを設定したにもかかわらず、Φa＝３２０°となったときを示している。
図８（Ａ）の各ノードに示される角度と数字は図６（Ａ）と同様、それぞれのノードから出力される位相と順序を示している。
図８（Ｂ）は、これを分かり易いように各ノードの出力波形を模式的に示している。図８（Ｂ）から分かるように、Φa＝２００°と同様に出力ノードをＡ、Ｂ、Ｃ…と順番に並べると出力位相はそれぞれ１番目、８番目、６番目…となっており、この場合もΦa＝２００°のときの出力位相順序とは異なる。
上記の例から分かるように、Φa＝２００°を基準として出力ノードを決定した場合、Φa＝８０°もしくはΦa＝３２０°は所望の出力位相順序とは異なってしまう。
【００５５】
上記では９相（Ｍ＝３、Ｎ＝３）の場合を例に挙げたが、光ディスクのライトストラテジシステムでは実用上３０相以上という多相クロックが必要である。
たとえば、３３相の位相結合リング発振回路でメインリングの遅延素子段数が３段（Ｍ＝３）でメインリング並列数が１１個(Ｎ＝１１)としたとき、先述の説明から１１個の発振状態数が存在することになる。
【００５６】
また、上記の９相（Ｍ＝３、Ｎ＝３）の例では上記式１から式３を満たすΦaの差ΔΦa＝１２０°であったのに対し、３３相（Ｍ＝３、Ｎ＝１１）ではΔΦa＝３２．７°と非常に小さく、発振状態が遷移し易いということができる。
このため、通常、メインリングの遅延素子段数を増やすことで発振状態数を減らし、ΔΦaを大きくすることで発振状態遷移を生じ難くしている。
しかし、少数段のメインリングを用いた構成と比較すると同値の消費電流では発振周波数が低下する。このため、消費電流を大きくせざるを得ない。つまり、通常では発振状態の観点から相数と消費電流の間にトレードオフが存在しており、さらにメインリングの遅延素子段数の増加により相数選択の範囲を狭めている。
このように、通常の結合型リング発振回路は複数の発振状態を持つため、応用回路やシステムに用いる場合、誤動作の原因となるのはもちろん、設計上トレードオフが内在し、設計の幅を限定するものである。
このため上記の問題を解消し、確実にただ１つの所望な発振状態に収束させる技術（構成）が必要不可欠である。
【００５７】
そこで、本第１の実施形態の多相位相結合リング型発振回路１００は、構成に位相結合リング１４０上のインバータ２段おきに抵抗Ｒ１０１〜Ｒ１０９が接続された構成により、単一の発振状態、Φa=２００°で発振させるための１構成例として示してある。
以下に、図３の構成が単一の発振状態、Φa=２００°で発振する理由を説明する。
【００５８】
図９（Ａ）〜（Ｃ）は、本第１の実施形態の多相位相結合リング型発振回路における単一発振状態への収束メカニズムを説明するための図である。図９（Ａ）は発振器の一部を示し、図９（Ｂ）はΦa＝２００°の発振波形の例を示し、図９（Ｃ）はΦa＝８０°の発振波形の例を示している。
【００５９】
図９（Ａ）は図３のノードＡからノードＢまでの部分を抜き出した図である。
図９（Ｂ）はΦa＝２００°のときの図９（Ａ）中のノードＡ、ノードＢ、およびノードＦの電圧波形を示したものであり、図６（Ｂ）から抜粋したものである。
図９（Ａ）のノードＡとノードＢのΦa＝２００°のときの発振波形について注目すると、ある時刻ｔにおける２端子間の電位差はΔＶである。このとき、ノードＡ−Ｂ間に接続される抵抗Ｒ１０１はそのΔＶに応じた電流ＩｏｓｃをノードＢに流し込む。
【００６０】
次に、図９（Ｃ）はΦa＝８０°のときの図９（Ａ）中のノードＡ、ノードＢ、およびノードＦの電圧波形を示したものであり、図７（Ｂ）からの抜粋したものである。
この図９（Ｃ）から分かるように、時刻tにおけるノードＡ−Ｂ間の電位差ΔＶはΦa＝２００°のときと比べて大きくなっていることが分かる。
つまり、ノードＡ−Ｂ間に接続される抵抗Ｒ１０１の両端の電位差が大きくなっており、このとき電流ＩｏｓｃはΦa＝２００°のときよりも大きくなる。この電流Ｉｏｓｃがあるインピーダンスを持つノードＢに流れ込み、ノードＢの電圧を上昇させようとする。
つまり、抵抗Ｒ１０１を通して流れる電流ＩｏｓｃがΔＶを小さくするように作用し、Φa＝８０°の発振状態からΦa＝２００°の発振状態に補正する力が働く。
これが単一発振状態収束の説明である。
【００６１】
また、上記説明は以下のように考えることもできる。インバータは位相で考えると反転素子であり、一方、抵抗は非反転素子である。
【００６２】
図９（Ａ）を例に考えると、図内の第１のパスＰＴ１ではノードＡに入力される信号に対して、インバータ１段通過後のノードＦの信号は位相反転され、さらにインバータ２段通過後のノードＢの信号はノードＡの位相に対して非反転信号となる。
一方、第２のパスＰＴ２ではノードＡに入力される信号に対して、抵抗Ｒ１０１を通過後のノードＢの信号は非反転信号となる。
ここで第１のパスＰＴ１に非理想性があり、ノードＡの信号に対してノードＢの信号位相が非反転位相にならなくても、第２のパスＰＴ２の効果により、非反転位相に補正しようとする力が働く。
よって、第１のパスＰＴ１と第のパスＰＴ２の接続によりノードＢの信号はノードＡに対して非反転信号となる効果が強まることを示している。
【００６３】
図１０（Ａ）および（Ｂ）は、図３の多相結合リング型発振回路と図５に示す通常の多相結合リング型発振回路の各ノードに初期状態を与え、それを変化させたときの発振状態シミュレーション結果を比較して示す図である。
図１０（Ａ）は抵抗パスのない図５の通常の多相結合リング型発振回路のシミュレーション結果を示す。
図１０（Ｂ）は抵抗パスのある図3の通常の多相結合リング型発振回路のシミュレーション結果を示す。
【００６４】
図１０（Ａ）および（Ｂ）においてそれぞれのグラフの横軸は時間を、縦軸は発振状態、すなわち先述した式２におけるＬを示している。
図１０（Ａ）からわかるように、通常の多相結合リング型発振回路１０Ａは初期状態の違いにより時間経過とともに３つの発振状態に収束している様子が見て取れる。
一方、本実施形態に係る多相結合リング型発振回路１００は初期状態の違いがあるにも関わらず時間経過ともに1つの発振状態へと収束している様子が見て取れる。
すなわち本実施形態に係る多相結合リング型発振回路１００は抵抗とインバータとの位相の論理積により単一発振状態化が実現されることがわかる。
【００６５】
＜２．第２の実施形態＞
図１１は、本発明の第２の実施形態に係る多相結合リング型発振回路の構成を示す図である。
【００６６】
本発明の趣旨は、位相に対して異なる性質を持つ２つもしくはそれ以上のパスで構成される位相結合リングでメインリングを接続することで単一の発振状態にすることである。
たとえば、図３ではインバータと抵抗の２つのパスで位相結合リングが構成されていたが、図１１に示す多相結合リング型発振回路１００Ａの構成は、３つのパスで位相結合リングを構成した例であり、図３に示す構成に抵抗パスＰＴ３を追加したものである。
この追加抵抗パスＰＴ３は位相結合リング１４０のインバータ４段おきに抵抗１段で接続したパスであり、上記で説明したのと同様の補正効果が働く。
【００６７】
具体的には、図３の構成に加えて、ノードＥ（ＮＤ１４９）とノードＧ（ＮＤ１４４）が抵抗Ｒ１１１により接続されている。
すなわち、本実施形態では、ノードＥ（ＮＤ１４９）とノードＧ（ＮＤ１４４）が、直列に接続された４つのインバータ１４１〜１４４の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１１を有する第３パスＰＴ３で接続されている。
【００６８】
ノードＡ（ＮＤ１４１）とノードＣ（ＮＤ１４５）が抵抗Ｒ１１２により接続されている。
すなわち、本実施形態では、ノードＡ（ＮＤ１４１）とノードＣ（ＮＤ１４５）が、直列に接続された４つのインバータ１４２〜１４５の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１２を有する第３パスＰＴ３で接続されている。
【００６９】
ノードＦ（ＮＤ１４２）とノードＨ（ＮＤ１４６）が抵抗Ｒ１１３により接続されている。
すなわち、本実施形態では、ノードＦ（ＮＤ１４２）とノードＨ（ＮＤ１４６）が、直列に接続された４つのインバータ１４３〜１４６の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１３を有する第３パスＰＴ３で接続されている。
【００７０】
ノードＢ（ＮＤ１４３）とノードＤ（ＮＤ１４７）が抵抗Ｒ１１４により接続されている。
すなわち、本実施形態では、ノードＢ（ＮＤ１４３）とノードＤ（ＮＤ１４７）が、直列に接続された４つのインバータ１４４〜１４７の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１４を有する第３パスＰＴ３で接続されている。
【００７１】
ノードＧ（ＮＤ１４４）とノードＩ（ＮＤ１４８）が抵抗Ｒ１１５により接続されている。
すなわち、本実施形態では、ノードＧ（ＮＤ１４４）とノードＩ（ＮＤ１４８）が、直列に接続された４つのインバータ１４５〜１４８の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１５を有する第３パスＰＴ３で接続されている。
【００７２】
ノードＣ（ＮＤ１４５）とノードＥ（ＮＤ１４９）が抵抗Ｒ１１６により接続されている。
すなわち、本実施形態では、ノードＣ（ＮＤ１４５）とノードＥ（ＮＤ１４９）が、直列に接続された４つのインバータ１４６〜１４９の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１６を有する第３パスＰＴ３で接続されている。
【００７３】
ノードＨ（ＮＤ１４６）とノードＡ（ＮＤ１４１）が抵抗Ｒ１１７により接続されている。
すなわち、本実施形態では、ノードＨ（ＮＤ１４６）とノードＡ（ＮＤ１４１）が、直列に接続された４つのインバータ１４７〜１４９、１４１の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１７を有する第３パスＰＴ３で接続されている。
【００７４】
ノードＤ（ＮＤ１４７）とノードＦ（ＮＤ１４２）が抵抗Ｒ１１８により接続されている。
すなわち、本実施形態では、ノードＤ（ＮＤ１４７）とノードＦ（ＮＤ１４２）が、直列に接続された４つのインバータ１４８，１４９，１４１，１４２の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１８を有する第３パスＰＴ３で接続されている。
【００７５】
ノードＩ（ＮＤ１４８）とノードＢ（ＮＤ１４３）が抵抗Ｒ１１９により接続されている。
すなわち、本実施形態では、ノードＩ（ＮＤ１４８）とノードＢ（ＮＤ１４４）が、直列に接続された４つのインバータ１４９、１４１〜１４３の接続経路（第１パスＰＴ１Ａ）とは異なる抵抗Ｒ１１９を有する第３パスＰＴ３で接続されている。
【００７６】
図１１に示すようにマルチパス化することでさらに位相結合効果が強まる。
【００７７】
以上説明した位相結合リングを有する発振回路は、複数の遅延素子としてのインバータが環状に接続された複数のメインリング１１０〜１３０と、複数の第１位相結合素子であるインバータ１４１〜１４９が環状に接続された位相結合リング１４０とを有する。
複数のメインリング（リング発振器）は、それぞれ遅延素子であるインバータ１１１〜１１３，１２１〜１２３，１３１〜１３３同士の第１接続ノードＮＤ１１１〜ＮＤ１１３，ＮＤ１２１〜ＮＤ１２３，ＮＤ１３１〜ＮＤ１３３を含む。
位相結合リング１４０は、位相結合素子であるインバータ同士の第２接続ノードＮＤ１４１〜ＮＤ１４９を含む。
メインリング１１０〜１３０の各第１接続ノードＮＤ１１１〜ＮＤ１１３，ＮＤ１２１〜ＮＤ１２３，ＮＤ１３１〜ＮＤ１３３は、それぞれ位相結合リング１４０の異なる第２接続ノードＮＤ１４１〜ＮＤ１４９に接続されている。
そして、位相結合リング１４０は、任意の第２接続ノード間が、第１位相結合素子が配置された第１パスＰＴ１と異なる少なくとも第２パスＰＴ２あるいはさらに第３パスＰＴ３に配置された第２位相結合素子である抵抗Ｒ１０１〜Ｒ１０９により接続されている。
【００７８】
このように、本実施形態に係る位相結合リング型発振回路１００，１００Ａは位相回転量の異なる複数のパスを持つ位相結合リングでメインリングを接続することによりただ１つの所望の発振状態に収束させることが実現可能である。
さらに、上記で説明したように、多相の場合においてもこの提案構成を用いることで単一発振状態に収束可能であるため、少数段のメインリングを用いることが可能、つまり相数選択自由度の向上と低消費電流化が可能となる。
また、本実施形態に係る発振回路は複雑な制御回路等を必要とせず簡潔な構成で実現可能である。
【００７９】
なお、以上説明した位相結合リングを有する発振回路は、基本的には、以下に示すような構成を採用することが可能である。
【００８０】
本実施形態の発振回路１００は、メインリングを形成するリング発振器は、ｍ［ｍは２以上の整数］個の遅延素子が環状に接続され形成されるｎ［ｎは２以上の整数］個有する。
位相結合リング１４０は、第ｉ［ｉは整数：１≦ｉ≦ｎ］番目のリング発振器における第ｊ［ｊは整数：１≦ｊ≦ｍ］段目の遅延素子の出力と、第(ｉ＋ａ)［ａは整数］段目、ただし(j+b)>mの場合は第(j+b-m)段目の遅延素子の出力間に設けられる。
また、位相結合リング１４０は、(i+a)>nの場合は第(i+a-n)番目のリング発振器の第(j+b+1)段目、ただし(j+b+1>m)の場合は第(j+b+1-m)段目の遅延素子の出力間に設けられる第ｋ種の位相結合素子により形成される。
ここで、ａは整数で、ｋをｎで割ったときの剰余を示す、kは整数で、1≦k≦(m・n/2)] 番目のリング発振器の第(j+b)[bは整数：kをnで割ったときの商を示す。
そして、ｋ種存在する位相結合素子のうち、ｋが偶数であるｋ種目の素子が接続される２ノード間で位相を反転させる作用を施す場合、ｋが奇数であるｋ種目の素子は接続される２ノード間で位相を反転させない作用を施す。
あるいは、ｋ種存在する位相結合素子のうち、ｋが奇数であるｋ種目の素子が接続される２ノード間で位相を反転させる作用を施す場合、ｋが偶数であるｋ種目の素子は接続される２ノード間で位相を反転させない作用を施す。
ｋ種存在する位相結合素子のうち、少なくとも２種類以上の位相結合素子を含む。
本実施形態では、インバータと抵抗である。
【００８１】
以上の構成を有することにより、本実施形態によれば、以下の効果を得ることができる。
簡単な回路構成で、単一の発振状態のみでの発振が実現可能である。
設計トレードオフの緩和、相数選択自由度の向上を図れ、低消費電流化が可能である。
特別な素子が不要で、安価な標準ＣＭＯＳプロセスで実装可能である。
また、複雑な制御回路等の必要が無く、システム設計が容易である。
【００８２】
以上説明した位相結合リングを有する発振回路１００，１００Ａは、たとえば記録再生装置としての光ディスク装置の多相書き込みクロックを生成するライトストラテジ部に適用可能である。
【００８３】
＜３．第３の実施形態＞
図１２は、ライトストラテジ部を有する光ディスク装置を概念的に示す図である。
【００８４】
この光ディスク装置２００は、記録媒体として光ディスク２０１、スピンドルモータ２０２、光記録再生部としての光ピックアップ２０３、および記録再生処理部２０４を有する。
なお、図１２においては、サーボ系や制御系の回路は省略されている。
【００８５】
記録再生処理部２０４は、ＤＳＰ等を含み、記録系回路と読み出し系を有する。
記録系回路は、図１３に示すような、多相の書き込みクロックを図示しないドライバを介して光ピックアップ２０３に供給するライトストラテジ部２１０を有する。
【００８６】
ライトストラテジ部２１０は、本実施形態に係る発振回路（１００，１００Ａ）あるいはさらに多相の発振回路（ＯＳＣ）２１１と、各相の書き込みクロックを選択するマルチプレクサ２１２（ＭＵＸ）を有する。
【００８７】
本光ディスク装置２００は、本実施形態に係る多相結合リング型発振回路を採用していることから、位相順序が入れ替わることがなく、発振状態を１つの所望の発振状態に収束できることから、書き込みエラー発生が抑止される。
【符号の説明】
【００８８】
１００，１００Ａ・・・位相結合リング型発振回路、１１０〜１３０・・・メインリング（リング発振器）、１１１〜１１３，１２１〜１２３，１３１〜１３３・・・インバータ（遅延素子）、ＮＤ１１１〜ＮＤ１１３，ＮＤ１２１〜ＮＤ１２３，ＮＤ１３１〜ＮＤ１３３・・・第１接続ノード、１４０・・・位相結合リング、１４１〜１４９・・・インバータ、ＮＤ１４１〜ＮＤ１４９・・・第２接続ノード、Ｒ１０１〜Ｒ１０９，Ｒ１１１〜Ｒ１１９・・・抵抗、２００・・・光ディスク装置、２０１・・・光ディスク、２０２・・・スピンドルモータ、２０３・・・光ピックアップ、２０４・・・記録再生処理部、２１０・・・ライトストラテジ部、２１１・・・発振回路、２１２・・・マルチプレクサ（ＭＵＸ）。
【図１】
2011019053.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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