(57)【要約】【課題】ストレージキャパシタ９のストレージ電極９ａの電位が変動しても、プレート電位供給線１０の電位変化を抑制することができる半導体装置を提供する。【解決手段】それぞれがトランジスタ８とストレージキャパシタ９を有する複数のメモリセルを備え、複数のメモリセルの各ストレージキャパシタ９は、プレート電位供給線１０に共通に接続されている半導体装置であって、プレート電位供給線１０と電源電位供給線１１との間に容量素子１２を設けたことを特徴とする半導体装置を提供する。【選択図】図１
2011249679.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがトランジスタとストレージキャパシタを有する複数のメモリセルを備え、
前記複数のメモリセルの各ストレージキャパシタは、プレート電位供給線に共通に接続されている半導体装置であって、
前記プレート電位供給線と電源電位供給線との間に容量素子を設けたことを特徴とする半導体装置。
【請求項２】
メモリセル領域に形成されたストレージキャパシタと、
メモリセル領域の外周を囲むように設けられたガードリングと、を備え、
前記ストレージキャパシタは、有底筒形状の第１下部電極と、該第１下部電極の内壁を覆う第１絶縁膜と、該第１絶縁膜上に形成された第１上部電極とからなり、
前記ガードリングは、溝を有した第２下部電極と、該第２下部電極の内壁を覆う第２絶縁膜と、該第２絶縁膜上に形成された第２上部電極とからなり、
前記第１上部電極と前記第２上部電極は、ともにプレート電位供給線に共通に接続されており、
前記第２下部電極には、電源電位供給線が接続されていることを特徴とする半導体装置。
【請求項３】
前記ガードリングの第２下部電極の底面に金属配線が設けられており、
該金属配線にコンタクトプラグが設けられており、
該コンタクトプラグが電源電位供給線と接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の表面に対して垂直に形成されたシリコンピラーと、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの下部に設けられた下部不純物拡散層と、
前記シリコンピラーの上部に設けられた上部不純物拡散層と、
前記下部不純物拡散層に接続されたビット線と、を備え、
前記ストレージキャパシタが、前記シリコンピラーの上方に配置され、前記上部拡散層に接続されていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
ゲート絶縁膜を介して半導体基板の表面に設けられたゲート電極と、
半導体基板の活性領域であって、該ゲート電極に対して自己整合となる位置に設けられた第１不純物拡散層及び第２不純物拡散層と、
前記第１不純物拡散層または前記第２不純物拡散層のいずれか一方に接続されたビット線と、を備え、
前記ストレージキャパシタが、前記第１不純物拡散層または前記第２不純物拡散層のいずれか他方に接続されていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項６】
第１電源電位及び第２電源電位の間の値を有する電位が供給されるプレート電位供給線に、それぞれの一端が共通に接続された複数の第１容量と、
前記プレート電位供給線と前記第１電位が供給される電源電位供給線との間に接続された第２容量と、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体装置は、ストレージキャパシタとトランジスタの直列接続体からなるメモリセルを複数備えた構成となっている。このような半導体装置として、各メモリセルのストレージキャパシタの一端であるプレート電極に、プレート電位ＶＰＬＴが共通に供給される構造のものが知られている（特許文献１）。
【０００３】
また、このような場合、トランジスタは、ストレージキャパシタの他端であるストレージ電極と、対応するビット線との間に接続されており、トランジスタのゲート電極はワード線に接続されている。そして、プレート電位ＶＰＬＴとしては、メモリセルアレイの動作電源圧をＶＡＲＹとすると、その半分の１／２ＶＡＲＹと設定されるのが一般的である。
【０００４】
また、データ１は、ストレージキャパシタのストレージ電極をＶＡＲＹよりも高い電位（通常、周辺回路の動作電圧であるＶＰＥＲＩ）に充電した状態として定義される。すなわち、ストレージ電極に、プレート電極と比較して１／２ＶＡＲＹよりも大きな電圧に相当する電荷をプラス方向に充電した状態として定義される。
【０００５】
また、データ０は、ストレージキャパシタのストレージ電極をグランド電位ＶＳＳに充電した状態として定義される。すなわち、ストレージ電極に、プレート電極と比較して１／２ＶＡＲＹに相当する電荷をマイナス方向に充電した状態として定義される。
【０００６】
各メモリセルからのデータ読出しにおいては、ビット線を１／２ＶＡＲＹにプリチャージした状態で、所定のメモリセルを選択する。この際、選択されたメモリセルにおけるストレージキャパシタのストレージ電極の電位は、当該メモリセルがデータ１を記憶していた場合は、電位がビット線に流出するので低下し、データ０を記憶していた場合は、ビット線から電位が流入するので上昇することになる。したがって、ビット線は反対に、メモリセルがデータ１を記憶していた場合は上昇し、データ０を記憶していた場合は低下する。
このビット線の電位変化を利用して、センスアンプにて電位変化を増幅し、データ１又は０を判断している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１３４５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、近年のＤＲＡＭ等の半導体装置においては、記憶容量増大の要請は益々高まっており、これを受けてＤＲＡＭのファインパターン化が加速されている。そして、その結果として、ストレージ電極における寄生容量は、これまでのものと比較して格段に小さくなっている。
【０００９】
このため、データ読出しに伴うストレージキャパシタのストレージ電極の変化は、プレート電極すなわちプレート電位の変化として現れることが、本願発明者の考察によって明らかになった。すなわち、寄生容量が大きければ、ストレージ電極の電位が変動しても、寄生容量に充填されていた電位が供給されるため、その変動がプレート電極の電位に与える影響は小さかった。しかしながら、寄生容量が小さくなった結果、ストレージ電極の電位変化が直接、プレート電極の電位変化に影響することになる。
その結果、プレート電極の電位変化が、他のストレージキャパシタのストレージ電極の電位に影響を与えることとなり、ひいてはビット線を介してセンスアンプの電圧センス動作に支障をきたすという不都合があった。
【課題を解決するための手段】
【００１０】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、それぞれがトランジスタとストレージキャパシタを有する複数のメモリセルを備え、前記複数のメモリセルの各ストレージキャパシタは、プレート電位供給線に共通に接続されている半導体装置であって、前記プレート電位供給線と電源電位供給線との間に容量素子を設けたことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、プレート電位供給線に容量素子が設けられた構成を採用している。その結果、ストレージ電極の電位が変動しても、その変動がプレート電位に与える影響を抑制することができる。
すなわち、従来、ストレージ電極の電位が変化すると、その変動がプレート電位の変化に直結していた。これに対し、本発明では、プレート電位供給線に容量素子が設けられているので、ストレージ電極の電位が変動しても、当該容量素子に充填されていた電位がプレート電位供給線に供給されるので、プレート電位供給線の電位変化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施形態である半導体装置を示す回路図である。
【図２】図２は、本発明の実施形態である半導体装置の一部を示す平面図である。
【図３】図３は、本発明の実施形態である半導体装置の一部を示す斜視図である。
【図４】図４は、本発明の実施形態である半導体装置を示す断面図である。
【図５】図５は、本発明の実施形態である半導体装置の一部を示す断面図である。
【図６】図６は、本発明の実施形態である半導体装置を示す断面図である。
【図７】図７は、本発明の実施形態である半導体装置を適用した半導体チップを示す平面図である。
【図８】図８は、図７の一部を拡大した平面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態として、ＤＲＡＭメモリセル構造の半導体装置について説明するが、本発明はＤＲＡＭに限るものではない。また、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
まず、本実施形態の半導体装置を適用した半導体チップについて説明する。図７に示すように、半導体チップ１は、ＢＡＮＫ０１〜０４とＢＡＮＫ以外の周辺領域２に形成された各種のデバイスや回路を有した構成となっている。なお、図７においては、ＢＡＮＫが４個設けられているが、これに限定されず、８個、１６個等であっても構わない。
【００１５】
ＢＡＮＫ以外の周辺領域２には、半導体チップ１の外部に対するインターフェース部に相当する電源（ＶＤＤ，ＶＳＳ）供給パッド、アドレスパッド、データ入出力パッドなど複数のパッド３が配置されている。また、基準電圧ＶＲＥＦ発生回路、ＶＰＬＴ発生回路など、各ＢＡＮＫに所定の信号や電源を供給する複数の回路４も配置されている。
【００１６】
なお、ＶＰＬＴ発生回路から出力するＶＰＬＴ電位は、ＢＡＮＫ０１〜０４に共通に供給されている。また、図７においては、半導体チップ１は、パッド３をセンターに配置するセンターパッド構造が採用されているが、パッド３の配置はこれに限らず、エッジパッドであっても構わない。
【００１７】
ＢＡＮＫ０１は、図８に示すように、複数のメモリセルアレイ領域５を備えている。
各メモリセルアレイ領域５には、ビット線ＢＬやワード線ＷＬが設けられており、ワード線ＷＬとビット線ＢＬの交差部には、其々トランジスタ８（図４参照）及びストレージキャパシタ９（図４参照）が設けられている。なお、詳細については後述する。
【００１８】
また、各メモリセルアレイ領域５に対応して、複数のワード線ＷＬ及びそれらワード線ＷＬを出力するサブワードドライバ（ＳＷＤ）６、複数のビット線ＢＬ及びそれらビット線ＢＬの電位を増幅するセンスアンプ（ＳＡ）７が其々設けられている。
なお、ＢＡＮＫ０２〜０４も同様の構造をしている。
【００１９】
次に、本実施形態の半導体装置の等価回路について説明する。
本実施形態の半導体装置は、図１に示すように、トランジスタ８とストレージキャパシタ（第１容量）９の直列接続体からなるメモリセルが複数設けられた構成となっている。
【００２０】
ストレージキャパシタ９の一端は、トランジスタ８と接続されたストレージ電極９ａとなっており、他端はプレート電位供給線１０と接続されたプレート電極９ｂとなっている。このプレート電位供給線（ＶＰＬＴ電位供給線）１０には、メモリセルの動作電位ＶＡＲＹ（第２電源電位）の半分である、ＶＰＬＴ電位（１／２ＶＡＲＹ電位）が供給されている。
また、プレート電位供給線１０と、グランド電位であるＶＳＳ電位（第１電源電位）が供給される電源電位供給線（ＶＳＳ電位供給線）１１との間には、容量素子（第２容量）１２が形成されている。
【００２１】
データ読出しにおいては、あらかじめビット線ＢＬを１／２ＶＡＲＹにプリチャージした状態で、所望するワード線ＷＬを選択する。すると、選択されたワード線ＷＬに接続されている複数のトランジスタがＯＮ状態になり、ストレージキャパシタ９に保持されているデータ（例えばＨ）が其々ビット線ＢＬに移行する。
【００２２】
この時、従来の半導体装置であれば、プレート電位供給線１０の電位は、ストレージ電極９ａの電位変化に伴い、引き下げられる方向の変化を受ける。しかし、本実施形態の半導体装置では、プレート電位供給線１０と電源電位供給線１１との間に設けられた容量素子１２に充填されていた電位が、プレート電位供給線１０に供給されるため、プレート電位供給線１０の電位が変動することを抑制することができる。その結果、センスアンプ（ＳＡ）の電圧センス動作に支障をきたすことなく、データＨを判別することができる。
【００２３】
次に、本実施形態の半導体装置の構成について説明する。
本実施形態の半導体装置は、図４（ａ）及び（ｂ）に示すように半導体基板２１内に形成されたビット線ＢＬ及びワード線ＷＬと、半導体基板２１をパターニングして形成したピラー２２と、半導体基板２１上に形成された層間絶縁膜２３と、層間絶縁膜２３上に形成されたストレージキャパシタ９及びガードリング２４と、を備えた構成となっている。
なお、図４（ａ）は、図２のＡ−Ａ’間断面図であり、図４（ｂ）は、図２のＢ−Ｂ’間断面図であり、図４（ｃ）は、周辺領域２の断面図である。
【００２４】
ビット線ＢＬは、図２に示すように平面視した際に、Ｘ方向に延在して設けられており、ワード線ＷＬは、ビット線ＢＬと直交するようにＹ方向に延在するように設けられている。
また、ビット線ＢＬおよびワード線ＷＬは、いずれも半導体基板２１に形成されたビット線溝（図示略）およびワード線溝（図示略）に、それぞれその溝を埋め込むように形成されている。そして、ビット線ＢＬおよびワード線ＷＬによって囲まれた矩形状の領域には、ピラー２２が形成されている。
【００２５】
また、図４（ａ）に示すように、ビット線ＢＬとワード線ＷＬは、半導体基板２１内において配置される高さが異なっており、ビット線ＢＬの上方にワード線ＷＬが設けられた構成となっている。
ピラー２２の下側には、半導体基板２１に不純物が導入された下部不純物拡散層２５が形成されており、この下部不純物拡散層２５はソース・ドレイン電極の一方として機能する。また、ピラー２２の上部には、同じく半導体基板２１に不純物が導入された上部不純物拡散層２６が形成されており、この上部不純物拡散層２６がソース・ドレイン電極の他方として機能する。
そして、ピラー２２の上部不純物拡散層２６と下部不純物拡散層２５との間に、チャネル領域２７が形成される。
【００２６】
また、ピラー２２の下側に設けられた下部不純物拡散層２５は、ビット線ＢＬと電気的に接続されている。具体的には、ビット線ＢＬの両側面にピラー２２が形成されているが、ビット線ＢＬは、一方の側面（図４（ａ）では右側）に配置されたピラー２２とのみ下部不純物拡散層２５を介して電気的に接続されている。一方、ビット線ＢＬの他方の側面（図４（ａ）では左側）のピラー２２とは、絶縁膜３１を介して接続しており、電気的に分離されている。
【００２７】
また、図２に示すように、ピラー２２の側面で、ビット線ＢＬが配置されていない側面２２ａには、ワード線ＷＬがそれぞれゲート絶縁膜３２（図４（ａ）および図４（ｂ）参照）を介して配置されている。
ピラー２２を挟むワード線ＷＬａ，ＷＬｂは、それぞれＹ方向に延在しており、端部３３、および各ピラー２２間に設けられた接続部３４を介して接続されており、１つのワード線ＷＬとして機能している。すなわち、ワード線ＷＬは、平面視した際に梯子上に形成されている。このように端部３３および接続部３４を設け、梯子状に形成した結果、ワード線ＷＬの電気抵抗は低減し、ＭＯＳ型トランジスタを安定して動作させることができる。
【００２８】
以上のように、本実施形態のトランジスタ８は、ソース・ドレイン電極として機能する下部不純物拡散層２５および上部不純物拡散層２６と、ゲート絶縁膜３２を介してチャネル領域２７と接するゲート電極として機能するワード線ＷＬと、を有した構成となっている。
なお、図４（ｃ）に示すように、周辺領域においては、プレーナ型トランジスタ１５が設けられていても構わない。すなわち、半導体基板２１上にゲート絶縁膜１８を介して設けられたゲート電極１７と、ゲート電極に対して自己整合となる位置で、半導体基板２１内に形成されたソース・ドレイン電極として機能する不純物拡散層１６と、を有した構成のトランジスタ１５が設けられていても構わない。
【００２９】
半導体基板２１上には、図４（ａ）および図４（ｂ）に示すように、例えばシリコン酸化膜からなる層間絶縁膜２３が設けられている。また、ピラー２２の上部に設けられた上部不純物拡散層２６上には、層間絶縁膜２３を貫通して形成された、ポリシリコンまたはタングステン等で形成されたコンタクトプラグ３５が形成されている。
【００３０】
層間絶縁膜２３上には、例えばシリコン窒化膜からなる層間絶縁膜３６が設けられており、メモリセル領域内のコンタクトプラグ３５上には、層間絶縁膜３６を貫通して形成されたストレージキャパシタ９が形成されている。
なお、本実施形態では、ストレージキャパシタ９と上部不純物拡散層２６が、コンタクトプラグ３５を介して接続されているが、直接上部不純物拡散層２６上にストレージキャパシタ９が設けられていてもよい。
【００３１】
ストレージキャパシタ９は、図５に示すように、有底筒形状の第１下部電極４１と、第１下部電極４１の表面を覆う第１絶縁膜４２と、その第１絶縁膜４２を覆う第１上部電極４３を備えている。また、第１下部電極４１は、図３に示すように、静電容量を大きくするため、アスペクト比（直径に対する円柱の高さ）が大きくなるように形成されているのが好ましい。なお、図３は、本実施形態の半導体装置のストレージキャパシタ９を構成する第１下部電極４１およびガードリング２４を構成する第２下部電極４６を示す斜視図であり、図５は、図４（ｂ）のＧを拡大した図である。
【００３２】
また、ストレージキャパシタ９は、図４（ａ）及び図４（ｂ）に示すように、メモリセル領域内において、複数設けられている。なお、第１絶縁膜４２および第１上部電極４３は、後述する第２絶縁膜４７および第２上部電極４８と、それぞれ一体に成形される。
【００３３】
また、ストレージキャパシタ９のうち、後述するガードリング２４と隣接して配置されているものは、ダミーキャパシタであっても構わない。なお、ここでいうダミーキャパシタとは、通常動作においてデータのライト／リードを行わないキャパシタで、その隣に配置される通常動作においてデータのライト／リードを行うキャパシタの形状を間違いなく作るために設けられるものである。
【００３４】
メモリセル領域の外周部においては、図５に示すように、層間絶縁膜３６上に、例えばタングステン等からなる金属配線層４４が設けられており、金属配線層４４上にガードリング２４が設けられている。
ガードリング２４は、メモリセル領域の外周を囲むように形成されており、溝４５を有した第２下部電極４６と、第２下部電極４６の表面を覆う第２絶縁膜４７と、第２絶縁膜４７上に形成された第２上部電極４８とから概略構成されている。
【００３５】
ガードリング２４は、ストレージキャパシタ９を構成する第１下部電極４１を形成する際に行われるウェットエッチングにおいて、エッチング液がメモリセルアレイ領域以外に染み出して、不要なエッチングを行うことを防止するために設けられている。
【００３６】
また、第２下部電極４６に設けられた溝４５は、図３に示すように、縦断面形状が中空かつ上方が開口した形状（Ｕ字状）に形成されている。したがって、溝４５も、メモリセル領域の外周を囲むように、第２下部電極４６の全周にわたって設けられている。
なお、ガードリング２４は、ストレージキャパシタ９と同じ工程、同じ材料で形成してもよい。
【００３７】
また、第２下部電極４６の底面直下に設けられた金属配線層４４には、平面視した際に、第２下部電極４６からはみ出す、はみ出し部４４ａが設けられている。このはみ出し部４４ａに、図４（ａ）及び図４（ｂ）に示すように、コンタクトプラグ４９が設けられており、このコンタクトプラグ４９に電源電位供給線１１（ＶＳＳ電位）が接続されている。この結果、金属配線層４４と接続する第２下部電極４６は、ＶＳＳ電位を保持する。
【００３８】
第２下部電極４６の表面には、図５に示すように、第２絶縁膜４７が設けられており、第２上部電極４８と直接接触することがないように設けられている。なお、金属配線層４４の表面にも、第２上部電極４８と直接接触することがないように、絶縁膜６１が設けられており、絶縁膜６１は、第２絶縁膜４７と同じ工程、同じ材料で形成しても構わない。
【００３９】
また、第１上部電極４３および第２上部電極４８は、第１下部電極４１及び第２下部電極４６を、第１絶縁膜４２または第２絶縁膜４７を介して覆うように、一体として設けられている。すなわち、第１上部電極４３と第２上部電極４８は、電気的に接続されている。
また、第１上部電極４３および第２上部電極４８は、それぞれ例えば窒化チタン層４３ａ，４８ａ、ポリシリコン層４３ｂ，４８ｂ、タングステン層４３ｃ，４８ｃの積層構造に形成されている。具体的には、第１下部電極４１の内部４１ａおよび第２下部電極４６の溝４５内を充填しないように、第１絶縁膜４２および第２絶縁膜４７上に窒化チタン層４３ａ，４８ａが形成されている。そして、窒化チタン層４３ａ，４８ａ上に、第１下部電極４１の内部４１ａおよび第２株電極４６の溝４５内を充填するようにポリシリコン層４３ｂ，４８ｂが設けられており、ポリシリコン層４３ｂ，４８ｂ上にタングステン層４３ｃ，４８ｃが設けられた構成となっている。
このようにして、第１上部電極４３および第２上部電極４８からなる上部電極５０が形成される。
【００４０】
第１上部電極４３および第２上部電極４８からなる上部電極５０上には、図４（ａ）及び図４（ｂ）に示すように、層間絶縁膜６２が設けられており、層間絶縁膜６２中には、電源電位供給線１１とプレート電位供給線１０とが配置されている。
【００４１】
そして、コンタクトプラグ６３を介してプレート電位供給線１０（ＶＰＬＴ電位）は、上部電極５０と接続されており、電源電位供給線１１（ＶＳＳ電位）は、コンタクトプラグ４９および金属配線層４４を介して第２下部電極４６と接続されている。すなわち、第２下部電極４６には、電源電位供給線１１からＶＳＳ電位が供給され、第１上部電極４３と第２上部電極４８からなる上部電極５０には、ともにプレート電位供給線１０を介してＶＰＬＴ電位が供給される。
これにより、第２下部電極４６（ＶＳＳ電位）と第２上部電極４８（ＶＰＬＴ電位）との間には容量素子１２が形成される。本実施形態の半導体装置は、以上のような構成をしている。
【００４２】
以上の構成をした半導体装置では、データ読出しにおいて、ワード線ＷＬが選択されると、チャネル領域２７を介してビット線ＢＬと第１下部電極４１（ストレージ電極９ａ）が接続され、ストレージキャパシタ９が保持していたデータ電位が第１下部電極４１、チャネル領域２７を通ってビット線ＢＬに移行される。
【００４３】
この際、第２下部電極４６の表面は第２絶縁膜４７で覆われているため、第２下部電極４６と第２上部電極４７との間には容量素子１２が形成されている。すなわち、プレート電位供給線１０に容量素子１２が設けられた構成となっている。その結果、第１下部電極４１（ストレージ電極９ａ）の電位が変動しても、その変動が上部電極５０（プレート電極９ｂ）の電位に与える影響を抑制することができる。
【００４４】
すなわち、従来、第１下部電極４１（ストレージ電極９ａ）の電位が変化すると、その変動が第１上部電極４３を介して、プレート電位供給線１０の電位の変化に直結していた。これに対し、本実施形態では、プレート電位供給線１０に容量素子１２が設けられているので、第１下部電極（ストレージ電極９ａ）の電位が変動しても、容量素子１２に充填されていた電位がプレート電位供給線１０に供給されるので、プレート電位供給線１０の電位変化を抑制することができる。
【００４５】
したがって、データ読出し時に、第１下部電極４１（ストレージ電極９ａ）の電位降下に伴って、ストレージキャパシタ９や上部電極５０も引きずられて下がる方向に変化するが、ガードリング２４に形成された容量素子１２に充填された電位が作用して、上部電極５０（プレート電極９ｂ）の電位降下を防止することが出来る。
この結果、センスアンプの電圧センス動作に支障をきたすことを防ぐことができる。
【００４６】
なお、上記実施形態では、ワード線ＷＬ及びビット線ＢＬが半導体基板２１に埋め込まれ、半導体基板２１に対して垂直な方向にトランジスタ８が形成された４Ｆ２構造について説明した、図６に示すように、プレーナ型トランジスタが形成される６Ｆ２構造を採用しても構わない。
【００４７】
例えば、ゲート絶縁膜７２を介して半導体基板２１の表面に設けられたゲート電極７３と、半導半導体基板２１の活性領域であって、ゲート電極７３に対して自己整合となる位置に設けられた第１不純物拡散層７４及び第２不純物拡散層７５とを備えたトランジスタの上方に上記したキャパシタやガードリングが設けられていても構わない。なお、ゲート電極７３はワード線ＷＬとして機能し、例えばポリシリコン層７３ａと金属配線層７３ｂとの積層構造であっても構わない。
また、半導体基板２１上には、ゲート電極７３を覆うように層間絶縁膜７６が設けられており、層間絶縁膜７６上には層間絶縁膜７７が設けられている。
【００４８】
ここで、第１不純物拡散層７４および第２不純物拡散層７５は、ソース・ドレインの一方として機能し、ストレージキャパシタ９は、第１不純物拡散層７４または第２不純物拡散層７５のいずれか一方と、コンタクトプラグ７８，７９を介して接続されている（図６においては、第１不純物拡散層７４と接続している）。また、第１不純物拡散層７４または第２不純物拡散層７５の残る他方には、コンタクトプラグ８０，８１を介してビット線ＢＬが接続されている（図６では、第２不純物拡散層７５と接続している）。
そして、層間絶縁膜７７上に、上記実施形態と同様に、ストレージキャパシタ９およびガードリング２４が設けられている。
【００４９】
この場合でも、上記実施形態と同様に、ガードリング２４を構成する第２下部電極４６には、コンタクトプラグ８２，８３および金属配線層４４を介して電源電位供給線１１が接続されている。また、上部電極５０にはコンタクトプラグ８４を介してプレート電位供給線が接続されている。これにより、第２下部電極４６（ＶＳＳ電位）と上部電極５０（ＶＰＬＴ電位）の間に容量素子１２が形成されるため、ストレージキャパシタ９の電位変動に伴って、上部電極５０の電位が引きずられて下がる方向に変化するが、容量素子１２が作用して、上部電極５０の電位が下がるのを防止することができる。
【００５０】
ここで、４Ｆ２構造における上部電極５０は、図４（ａ）および図４（ｂ）からも明らかなように、ビット線ＢＬと上部電極５０の距離が、縦構造のトランジスタ８を挟んで離れており、その分、上部電極５０における容量値が小さくなっている。したがって、本発明は４Ｆ２構造においてより効力を発揮することが出来る。
【００５１】
例えば、発明者が検討したところ、上部電極５０に容量がない場合のワード線ＷＬ起動時のビット線ＢＬの差電位ΔＶと上部電極のノイズの関係は、ΔＶ：１２０ｍＶ，ノイズ：６０ｍＶとなるが、容量素子１２を配置した後には、ΔＶ：１３５ｍＶ，ノイズ：６ｍＶとなり、ノイズが改善している。
つまりノイズの低減により差電位ΔＶを確保する事が出来、その確保によりワード線ＷＬ起動からセンスアンプ起動までの時間を詰めることができるため、センスアンプの高速動作（半導体装置自身の高速動作）を実現することができる。
【００５２】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、ＤＲＡＭについて説明したが、ＤＲＡＭ以外であってもメモリセル相当の素子を内部に含むデバイス等に適用可能である。
【産業上の利用可能性】
【００５３】
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００５４】
８・・・トランジスタ、９・・・ストレージキャパシタ、１０・・・プレート電位供給線、１１・・・電源電位供給線、１２・・・容量素子、２１・・・半導体基板、２２・・・シリコンピラー、２４・・・ガードリング、２５・・・下部不純物拡散層、２６・・・上部不純物拡散層、４１・・・第１下部電極、４２・・・第１絶縁膜、４３・・・第１上部電極、４４・・・金属配線、４５・・・溝、４６・・・第２下部電極、４７・・・第２絶縁膜、４８・・・第２上部電極、４９・・・コンタクトプラグ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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