(57)【要約】【課題】本発明は、増幅回路を小型化できる半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置は、第１の信号入力端子、第１の信号出力端子及び第１の接地端子を有する第１のトランジスタと、第１の給電端子と、前記第１の給電端子と前記第１の信号入力端子の間に接続された第１の抵抗と、前記第１の給電端子と接地点の間に接続された第１のキャパシタと、を備え、前記第１のトランジスタ、前記第１の給電端子、前記第１の抵抗、及び前記第１のキャパシタは、同一のチップに設けられたことを特徴とする。【選択図】図２
2011019047.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号入力端子、第１の信号出力端子及び第１の接地端子を有する第１のトランジスタと、
第１の給電端子と、
前記第１の給電端子と前記第１の信号入力端子の間に接続された第１の抵抗と、
前記第１の給電端子と接地点の間に接続された第１のキャパシタと、を備え、
前記第１のトランジスタ、前記第１の給電端子、前記第１の抵抗、及び前記第１のキャパシタは、同一のチップに設けられたことを特徴とする半導体装置。
【請求項２】
前記第１の信号出力端子と接続された第２の信号入力端子、第２の信号出力端子及び第２の接地端子を有する第２のトランジスタと、
前記第１の給電端子及び前記第２の信号入力端子に接続された第２の給電端子と、
を更に備え、
前記第１の給電端子及び前記第２の信号入力端子は、接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の信号出力端子に接続された第２の抵抗と、
前記第２の抵抗と前記第１の信号入力端子の間に接続された第２のキャパシタと、
を更に備え、
前記第１のトランジスタ、前記第１の給電端子、前記第１の抵抗、前記第１のキャパシタ、前記第２の抵抗、及び前記第２のキャパシタは、同一のチップに設けられたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
信号入力端子、信号出力端子及び接地端子を有するトランジスタと、
前記信号出力端子に接続された抵抗と、
前記抵抗と前記信号入力端子の間に接続されたキャパシタと、を備え、
前記トランジスタ、前記抵抗、及び前記キャパシタは、同一のチップに設けられたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタが縦続接続された増幅回路、又は負帰還回路を有する増幅回路に適用する半導体装置に関し、特に、増幅回路を小型化できる半導体装置に関する。
【背景技術】
【０００２】
従来、目的とする電圧利得を得るために、複数のトランジスタが縦続接続された増幅回路が使用されている。このような増幅回路では、複数のトランジスタのゲート端子に電力をそれぞれ供給する共通のバイアス回路が適用されることがある。共通のバイアス回路が適用される場合、縦続接続された複数のトランジスタのそれぞれのドレイン端子と、同じトランジスタのゲート端子が、共通のバイアス回路によって、互いに接続される。
【０００３】
このため、増幅回路が低温で動作する場合や、増幅回路の出力負荷が変動する場合において、縦続接続された複数のトランジスタのぞれぞれの出力電力が、共通のバイアス回路を経由して、同じトランジスタのゲート端子に再入力されることがある。この場合、そのトランジスタ及び共通のバイアス回路を含むループで、発振が生じる。
【０００４】
このような発振、耐圧劣化、及びインピーダンスの不整合といった増幅回路で生じる問題は、抵抗やキャパシタを使用して防止が図られている（例えば、特許文献１、２）。そして、発振を防止するためには、バイパスキャパシタ等の電子部品を多数使用する必要があった。
【０００５】
また、負帰還回路を有する増幅回路でも、負帰還回路を構成する抵抗等の電子部品を多数使用する必要があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−２２９３５９号公報
【特許文献２】特開２００１−２５０９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のように、増幅回路において発振を防止する場合や負帰還回路を構成する場合には、多数の電子部品を使用する必要があった。この結果、増幅回路が大型化する問題が生じていた。
【０００８】
本発明は、この課題を解決するためになされ、増幅回路を小型化できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明に係る半導体装置は、第１の信号入力端子、第１の信号出力端子及び第１の接地端子を有する第１のトランジスタと、第１の給電端子と、前記第１の給電端子と前記第１の信号入力端子の間に接続された第１の抵抗と、前記第１の給電端子と接地点の間に接続された第１のキャパシタと、を備え、前記第１のトランジスタ、前記第１の給電端子、前記第１の抵抗、及び前記第１のキャパシタは、同一のチップに設けられたことを特徴とするものである。
【００１０】
第２の発明に係る半導体装置は、信号入力端子、信号出力端子及び接地端子を有するトランジスタと、前記信号出力端子に接続された抵抗と、前記抵抗と前記信号入力端子の間に接続されたキャパシタと、を備え、前記トランジスタ、前記抵抗、及び前記キャパシタは、同一のチップに設けられたことを特徴とするものである。
【発明の効果】
【００１１】
本発明により、増幅回路を小型化できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る２段構成の増幅回路の全体を示す図である。
【図２】実施の形態１に係る第１の半導体チップの回路を示す図である。
【図３】実施の形態１に係る第１の半導体チップの上面図である。
【図４】実施の形態１に係る第２の半導体チップの回路を示す図である。
【図５】第１の比較例に係る２段構成の増幅回路の全体を示す図である。
【図６】第１の比較例に係る半導体チップの回路を示す図である。
【図７】第１の比較例に係る半導体チップの上面図である。
【図８】実施の形態２に係る増幅回路の全体を示す図である
【図９】実施の形態２に係る第４の半導体チップの回路を示す図である。
【図１０】実施の形態２に係る第４の半導体チップの上面図である。
【図１１】第２の比較例に係る増幅回路の全体を示す図である。
【図１２】実施の形態３に係る第６の半導体チップの回路を示す図である。
【図１３】実施の形態３に係る第６の半導体チップの上面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、実施の形態１に係る２段構成の増幅回路の全体を示す図である。増幅回路１０は、第１の半導体チップ１２及び第２の半導体チップ１４を含む。第１の半導体チップ１２及び第２の半導体チップ１４は縦続接続されている。増幅回路の入力端子１６に入力された高周波信号は、第１の半導体チップ１２に入力され増幅される。その後、高周波信号は第２の半導体チップ１４に入力され、更に増幅された後、増幅回路の出力端子１８から出力される。そして、出力された高周波信号はアンテナ（図示せず）に送信される。
【００１４】
高周波信号を増幅する際には、第１の半導体チップ１２及び第２の半導体チップ１４に、ゲートバイアス端子（第２の給電端子）２０から共通のゲートバイアス回路２２を介してゲートバイアスが印加され、ドレインバイアス端子２４から共通のドレインバイアス回路２６を介してドレインバイアスが印加される。
【００１５】
図２は、実施の形態１に係る第１の半導体チップの回路を示す図である。図３は、実施の形態１に係る第１の半導体チップの上面図である。図４は、実施の形態１に係る第２の半導体チップの回路を示す図である。
【００１６】
第１の半導体チップ１２には、ＭＯＳＦＥＴ２８、信号入力端子３０、信号出力端子３２、及び接地端子３４が設けられている。更に、第１の半導体チップ１２には、給電端子（第１の給電端子）３６、抵抗（第１の抵抗）３８、キャパシタ（第１のキャパシタ）４０、及びダイオード４２が設けられている。抵抗３８は、ポロシリコンやタングステン等のシリサイドから構成される。また、ＭＯＳＦＥＴ２８は、ＦＥＴ能動部４４、ゲート端子４６、ドレイン端子４８、及び接地されたソース端子５０を含む。
【００１７】
第１の半導体チップ１２には、信号入力端子３０を介して高周波信号が入力される。そして、第１の半導体チップ１２には、給電端子３６を介してゲートバイアスが印加される。これにより、ＭＯＳＦＥＴ２８のゲート端子４６に、高周波信号が入力され、ゲートバイアスが印加される。また、第１の半導体チップ１２には、信号出力端子３２を介してドレインバイアスが印加される。これにより、ＭＯＳＦＥＴ２８のドレイン端子４８に、ドレインバイアスが印加される。この結果、高周波信号はＦＥＴ能動部４４で増幅される。増幅された高周波信号は、ＭＯＳＦＥＴ２８のドレイン端子４８から出力された後、信号出力端子３２から出力される。
【００１８】
抵抗３８は、給電端子３６とゲート端子４６の間に接続されている。キャパシタ４０は、給電端子３６と接地端子３４の間に接続されている。ダイオード４２は２つ設けられている。一方は、ＭＯＳＦＥＴ２８の絶縁破壊を防止するため、信号入力端子３０と接地端子３４の間に接続されている。他方は、キャパシタ４０のＳｉＯ２等の絶縁破壊を防止するため、給電端子３６と接地端子３４の間に接続されている。
【００１９】
第２の半導体チップ１４には、ＭＯＳＦＥＴ２８、信号入力端子３０、信号出力端子３２、接地端子３４、及びダイオード４２が設けられている。第２の半導体チップ１４のダイオード４２は、ＭＯＳＦＥＴ２８の絶縁破壊を防止するため、信号入力端子３０と接地端子３４の間に接続されている。
【００２０】
第２の半導体チップ１４のＭＯＳＦＥＴ２８のゲート端子４６は、第１の半導体チップ１２のＭＯＳＦＥＴ２８のドレイン端子４８に接続されている。また、第１の半導体チップ１２の給電端子３６、及び第２の半導体チップ１４のＭＯＳＦＥＴ２８のゲート端子４６は、ゲートバイアス端子（第２の給電端子）２０に接続されている。そして、第１の半導体チップ１２の給電端子３６、及び第２の半導体チップ１４のＭＯＳＦＥＴ２８のゲート端子４６は、互いに接続されている。更に、第１の半導体チップ１２のＭＯＳＦＥＴ２８のドレイン端子４８、及び第２の半導体チップ１４のＭＯＳＦＥＴ２８のドレイン端子４８は、共通のドレインバイアス端子２４に接続されている。
【００２１】
以下に、効果について第１の比較例と比較しながら説明する。図５は、第１の比較例に係る２段構成の増幅回路の全体を示す図である。図６は、第１の比較例に係る半導体チップの回路を示す図である。図７は、第１の比較例に係る半導体チップの上面図である。
【００２２】
第１の比較例の増幅回路５４は、第１の半導体チップ１２の代わりに、第３の半導体チップ５６を有する。第３の半導体チップ５６には、第１の半導体チップ１２とは異なり、給電端子３６、抵抗３８、及びキャパシタ４０が設けられていない。また、第１の比較例の増幅回路５４は、第３の半導体チップ５６の外側に、電圧減衰用の抵抗部品６０及び高周波信号短絡用のキャパシタ部品６２を有する。
【００２３】
第１の比較例の増幅回路５４では、第３の半導体チップ５６のＭＯＳＦＥＴ２８により増幅された高周波電力は、通常、第２の半導体チップ１４のＭＯＳＦＥＴ２８によって更に増幅される。ところが、課題で述べたように、第３の半導体チップ５６のＭＯＳＦＥＴ２８により増幅された高周波電力が、ゲートバイアス回路２２を経由して、第３の半導体チップ５６のＭＯＳＦＥＴ２８のゲート端子４６に再入力され、発振が生じる恐れがある。そこで、発振を電圧減衰用の抵抗部品６０及び高周波信号短絡用のキャパシタ部品６２によって、発振を防止している。従って、電圧減衰用の抵抗部品６０及び高周波信号短絡用のキャパシタ部品６２が、第３の半導体チップ５６とは別に必要となる。
【００２４】
一方、実施の形態１に係る増幅回路１０でも、第１の半導体チップ１２のＭＯＳＦＥＴ２８により増幅された高周波電力が、ゲートバイアス回路２２を経由して、第１の半導体チップ１２のＭＯＳＦＥＴ２８のゲート端子４６に再入力され、発振が生じる恐れがある。そこで、上述の通り、給電端子３６、抵抗３８、及びキャパシタ４０を、ＭＯＳＦＥＴ２８とともに第１の半導体チップ１２に設けた。
【００２５】
これにより、第１の半導体チップ１２のＭＯＳＦＥＴ２８で増幅された高周波電力がゲートバイアス回路２２を経由して第１の半導体チップ１２に戻った場合、その高周波電力は第１の半導体チップ１２に給電端子３６を介して入力される。そして、入力された高周波電力の電圧成分は抵抗３８によって減衰され、その高周波成分はキャパシタ４０によって短絡される。このため、第１の半導体チップ１２のＭＯＳＦＥＴ２８で増幅された高周波電力が、第１の半導体チップ１２のＭＯＳＦＥＴ２８のゲート端子４６に再入力されるのを防止できる。
【００２６】
また、第１の比較例とは異なり、電圧減衰用の抵抗部品６０及び高周波信号短絡用のキャパシタ部品６２を用いない。このため、増幅回路に用いる部品件数を削減して、回路面積を縮小できる。従って、発振を防止するとともに、増幅回路を小型化できる。
【００２７】
更に、第１の比較例に係る電圧減衰用の抵抗部品６０及び高周波信号短絡用のキャパシタ部品６２と比較して、それらと同じ役割を担う抵抗３８及びキャパシタ４０は、第１の半導体チップ１２のＭＯＳＦＥＴ２８のゲート端子４６のより近くに設けられている。従って、ゲートバイアス端子２０に接続された電圧源（図示せず）他、増幅回路１０のあらゆる箇所で発生するノイズが、第１の半導体チップ１２のＭＯＳＦＥＴ２８のゲート端子４６に入力されるのを、より効果的に防止できる。
【００２８】
なお、ＭＯＳＦＥＴ２８の代わりに、バイポーラ型トランジスタ、又は接合型トランジスタを適用しても構わない。同様の効果が得られる。
【００２９】
また、ＭＯＳＦＥＴ２８は半導体基板にシリコンを用いたものであったが、代わりに適用されるバイポーラ型トランジスタ及び接合型トランジスタは、ＧａＡｓ、ＩｎＧａＰ、ＡｌＧａＡｓの化合物半導体基板を用いたもので構わない。いずれの場合も、同様の効果が得られる。
【００３０】
実施の形態２．
図８は、実施の形態２に係る増幅回路の全体を示す図である。増幅回路６４は、第４の半導体チップ６６を含む。増幅回路の入力端子１６に入力された高周波信号は、第４の半導体チップ６６に入力され増幅される。
【００３１】
図９は、実施の形態２に係る第４の半導体チップの回路を示す図である。図１０は、実施の形態２に係る第４の半導体チップの上面図である。第４の半導体チップ６６には、ＭＯＳＦＥＴ２８、信号入力端子３０、信号出力端子３２、及び接地端子３４が設けられている。第４の半導体チップ６６には、更に、抵抗７０、キャパシタ７２、及びダイオード４２が設けられている。
【００３２】
抵抗７０は、信号出力端子３２に接続されている。キャパシタ７２は抵抗７０と信号入力端子３０の間に接続されている。ダイオード４２は２つ設けられている。一方は、ＭＯＳＦＥＴ２８の絶縁破壊を防止するため、信号入力端子３０と接地端子３４の間に接続されている。他方は、キャパシタ７２のＳｉＯ２等の絶縁破壊を防止するため、信号出力端子３２と接地端子３４の間に接続されている。
【００３３】
そして、ドレイン端子４８が抵抗７０及びキャパシタ７２を介してゲート端子４６に接続することで、負帰還回路が形成されている。これにより、ＭＯＳＦＥＴ２８で増幅され、ドレイン端子４８から出力された高周波電力は、抵抗７０及びキャパシタ７２を経由して、ゲート端子４６に再入力される。
【００３４】
以下に、効果について第２の比較例と比較しながら説明する。図１１は、第２の比較例に係る増幅回路の全体を示す図である。第２の比較例に係る増幅回路７４では、ドレイン端子４８が、第５の半導体チップ７６の外側の抵抗部品７８及びキャパシタ部品８０を介してゲート端子４６に接続することで、負帰還回路が形成されている。従って、抵抗部品７８及びキャパシタ部品８０が、第５の半導体チップ７６とは別に必要となる。
【００３５】
一方、実施の形態２では、第２の比較例とは異なり、負帰還回路を形成するために、第４の半導体チップ６６の外側の抵抗部品及びキャパシタ部品を用いなくてもよい。このため、負帰還回路を形成するとともに、増幅回路に用いる部品件数を削減して回路面積を縮小し、増幅回路を小型化できる。
【００３６】
実施の形態３．
図１２は、実施の形態３に係る第６の半導体チップの回路を示す図である。図１３は、実施の形態３に係る第６の半導体チップの上面図である。第６の半導体チップ８２の回路は、上述した第１の半導体チップ１２の回路に、上述した第４の半導体チップ６６の回路を組み合わせた回路である。
【００３７】
第６の半導体チップ８８には、ＭＯＳＦＥＴ２８、信号入力端子３０、信号出力端子３２、及び接地端子３４が設けられている。また、第６の半導体チップ８８には、第１の半導体チップ１２と同様に、給電端子（第１の給電端子）３６、抵抗（第１の抵抗）３８、及びキャパシタ（第１のキャパシタ）４０が設けられている。更に、第６の半導体チップ８８には、第４の半導体チップ６６と同様に、抵抗（第２の抵抗）７０、及びキャパシタ（第２のキャパシタ）７２が設けられている。
【００３８】
従って、発振を防止するために、半導体チップの外側の電圧減衰用の抵抗部品及び高周波信号短絡用のキャパシタ部品を用いなくてもよい。このため、発振を防止するとともに、増幅回路を小型化できる。また、負帰還回路を形成するために、半導体チップの外側の抵抗部品及びキャパシタ部品を用いなくてもよい。このため、負帰還回路を形成するとともに、増幅回路を小型化できる。
【符号の説明】
【００３９】
１２  第１の半導体チップ
１４  第２の半導体チップ
２０  ゲートバイアス端子（第２の給電端子）
２８  ＭＯＳＦＥＴ
３０  信号入力端子
３２  信号出力端子
３４  接地端子
３６  給電端子（第１の給電端子）
３８  抵抗（第１の抵抗）
４０  キャパシタ（第１のキャパシタ）
４２  ダイオード
５６  第３の半導体チップ
６０  電圧減衰用の抵抗部品６０及び
６２  高周波信号短絡用のキャパシタ部品
６６  第４の半導体チップ
７０  抵抗（第２の抵抗）
７２  キャパシタ（第２のキャパシタ）
７８  抵抗部品
８０  キャパシタ部品
【図１】
2011019047.tif 000003
【図２】
2011019047.tif 000004
【図３】
2011019047.tif 000005
【図４】
2011019047.tif 000006
【図５】
2011019047.tif 000007
【図６】
2011019047.tif 000008
【図７】
2011019047.tif 000009
【図８】
2011019047.tif 000010
【図９】
2011019047.tif 000011
【図１０】
2011019047.tif 000012
【図１１】
2011019047.tif 000013
【図１２】
2011019047.tif 000014
【図１３】
2011019047.tif 000015