(57)【要約】【課題】パラレル伝送されるデジタルデータのビットレートを上げることなく、受信側においてデジタルデータの符号訂正を行うことが可能にする。【解決手段】送信装置は、複数の伝送路へデジタルデータをパラレルに送信する送信ロジック部と、ディスキューデータをディスキューデータ伝送路へ送信するディスキューデータ生成部とを具備する。ディスキューデータは、複数の伝送路の各々のデジタルデータから抽出されるサンプルデータと、各伝送路のデジタルデータから演算されるパリティデータとを含む。受信装置は、サンプルデータに基づいて受信されたデジタルデータのディスキュー処理を行うスキュー調整部と、パリティデータに基づいてディスキュー処理の行われた各伝送路のデジタルデータの符号訂正を行うエラー訂正部と、符号訂正された各伝送路のデジタルデータに所定の処理を実行する受信ロジックとを具備する。【選択図】図４
2011259128.tif 000002
【特許請求の範囲】
【請求項１】
複数の伝送路へデジタルデータをパラレルに送信する送信ロジック部と、
前記複数の伝送路に送信された前記デジタルデータ間のスキュー調整を行うためのディスキューデータをディスキューデータ伝送路へ送信するディスキューデータ生成部とを具備する送信装置と、
前記ディスキューデータは、前記複数の伝送路の各々に送信された前記デジタルデータから抽出されるサンプルデータと前記各伝送路の前記デジタルデータに基づいて演算されるパリティデータとを含み、
前記サンプルデータに基づいて前記各伝送路から受信される前記デジタルデータのディスキュー処理を行うスキュー調整部と、
前記パリティデータに基づいて前記ディスキュー処理の行われた前記各伝送路のデジタルデータの符号訂正を行うエラー訂正部と、
前記符号訂正された前記各伝送路のデジタルデータに所定の処理を実行する受信ロジックとを具備する受信装置と
を備えるデジタルデータ伝送システム。
【請求項２】
請求項１に記載のデジタルデータ伝送システムであって、
前記ディスキューデータは、１フレーム中に、前記各伝送路に対応する前記ディスキューデータを格納する複数のデータ格納領域を含み、
前記ディスキューデータ生成部は、前記複数のデータ格納領域の各々に前記複数の伝送路のうち対応する伝送路の前記サンプルデータとパリティデータとを格納する
デジタルデータ伝送システム。
【請求項３】
請求項２に記載のデジタルデータ伝送システムであって、
ディスキューデータ生成部は、前記各データ格納領域に対応する前記各伝送路のデジタルデータにおいて、前記各データ格納領域へ格納される前記サンプルデータの直前の１フレーム分の前記デジタルデータに基づいて前記各データ格納領域に格納するべき前記パリティデータを演算する
デジタルデータ伝送システム。
【請求項４】
請求項３に記載のデジタルデータ伝送システムであって、
ディスキューデータ生成部は、前記直前の１フレーム分のデジタルデータを複数に分割した単位で前記パリティデータを演算する
デジタルデータ伝送システム。
【請求項５】
請求項１から請求項４までのいずれかに記載のデジタルデータ伝送システムであって、
前記ディスキューデータ生成部は、
前記各伝送路の前記デジタルデータから前記パリティデータを演算するエンコーダ部と、
前記各伝送路の前記デジタルデータから前記サンプルデータを抽出するサンプルデータ抽出部と、
前記ディスキューデータのヘッダを出力するフレーミングコントローラと、
前記サンプルデータ、前記パリティデータ、及び前記ディスキューデータのヘッダのうちのいずれを前記ディスキュー伝送路へ送信するか選択するディスキューデータ出力部と
を備え、
前記フレーミングコントローラは、前記エンコーダ部、サンプルデータ抽出部、及び前記ディスキューデータ出力部を制御して、前記ディスキューデータを生成する
デジタルデータ伝送システム。
【請求項６】
請求項５に記載のデジタルデータ伝送システムであって、
前記エラー訂正部は、
前記各伝送路から受信される前記デジタルデータに基づいて受信パリティデータを算出して、前記受信パリティデータと前記ディスキューデータから抽出された前記パリティデータとに基づいて前記各伝送路から受信される前記デジタルデータのエラーの有無を検出するデコーダ部と、
前記ディスキュー処理の行われた前記各伝送路のデジタルデータに対して前記デコーダ部により前記エラーを検出されたビットの符号訂正を行う訂正処理部と
を備えるデジタルデータ伝送システム。
【請求項７】
請求項５または請求項６に記載のデジタルデータ伝送システムであって、
前記フレーミングコントローラは、前記各伝送路の前記デジタルデータから前記パリティデータの演算する演算範囲を指定する演算範囲指定信号を出力し、
前記エンコーダ部は、
前記各伝送路に対応して設けられて、対応する前記各伝送路の前記デジタルデータにおいて前記演算範囲指定信号により指定された範囲の前記デジタルデータから前記パリティデータを演算する複数のパリティ演算部
を備えるデジタルデータ伝送システム。
【請求項８】
請求項６または請求項７に記載のデジタルデータ伝送システムであって、
前記デコーダ部は、前記各伝送路に対応して設けられて、対応する前記各伝送路の前記デジタルデータにおいて、前記演算範囲指定信号により指定された範囲の前記デジタルデータから前記受信パリティデータを演算して、前記受信パリティデータと前記ディスキューデータから抽出された前記パリティデータとに基づいて前記デジタルデータのエラーの有無を検出する複数の受信パリティ演算部
を備えるデジタルデータ伝送システム。
【請求項９】
請求項６から請求項８までのいずれかに記載のデジタルデータ伝送システムであって、
前記訂正処理部は、
前記各伝送路に対応して設けられて、対応する前記各伝送路の前記デジタルデータにおいて検出された前記エラーのビット位置を特定する複数のエラーデコーダと、
前記各伝送路に対応して設けられて、前記ディスキュー処理の行われた対応する前記各伝送路のデジタルデータに対して前記ビット位置のビットを反転して前記デジタルデータの符号訂正を行う加算器と
を備えるデジタルデータ伝送システム。
【請求項１０】
請求項１から請求項９までのいずれかに記載のデジタルデータ伝送システムで使用される送信装置。
【請求項１１】
請求項１から請求項９までのいずれかに記載のデジタルデータ伝送システムで使用される受信装置。
【請求項１２】
複数の伝送路へデジタルデータをパラレルに送信するステップと、
前記複数の伝送路に送信された前記デジタルデータ間のスキュー調整を行うためのディスキューデータをディスキューデータ伝送路へ送信するステップと、
前記ディスキューデータは、前記複数の伝送路の各々に送信された前記デジタルデータから抽出されるサンプルデータと前記各伝送路の前記デジタルデータに基づいて演算されるパリティデータとを含み、
前記サンプルデータに基づいて前記各伝送路から受信される前記デジタルデータのディスキュー処理を行うステップと、
前記パリティデータに基づいて前記ディスキュー処理の行われた前記各伝送路のデジタルデータの符号訂正を行うステップと、
前記符号訂正された前記各伝送路のデジタルデータに所定の処理を実行するステップと
を備えるデジタルデータ伝送方式。
【請求項１３】
請求項１２に記載のデジタルデータ伝送方式であって、
前記ディスキューデータは、１フレーム中に、前記各伝送路に対応する前記ディスキューデータを格納する複数のデータ格納領域を含み、
前記ディスキューデータをディスキューデータ伝送路へ送信するステップは、
前記複数のデータ格納領域の各々に前記複数の伝送路のうち対応する伝送路の前記サンプルデータとパリティデータとを格納するステップ
を含むデジタルデータ伝送方式。
【請求項１４】
請求項１３に記載のデジタルデータ伝送方式であって、前記サンプルデータとパリティデータとを格納するステップは、
前記各データ格納領域に対応する前記各伝送路のデジタルデータにおいて、前記各データ格納領域へ格納される前記サンプルデータの直前の１フレーム分の前記デジタルデータに基づいて前記各データ格納領域に格納するべき前記パリティデータを演算するステップ
を含むデジタルデータ伝送方式。
【請求項１５】
請求項１４に記載のデジタルデータ伝送方式であって、前記サンプルデータの直前の１フレーム分の前記デジタルデータに基づいて演算するステップは、
前記直前の１フレーム分のデジタルデータを複数に分割した単位で前記パリティデータを演算するステップ
を含むデジタルデータ伝送方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレル信号を送受信するデジタルデータ伝送システムに関する。
【背景技術】
【０００２】
ＳＦＩ−５（Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５）規格は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）間のデジタルデータ伝送におけるパラレル通信インタフェース規格である。ＳＦＩ−５規格は、ＯＩＦ（Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ）において規格化されている。
【０００３】
以下、ＳＦＩ−５規格に準拠したデジタルデータ伝送システムを説明する。図１は、ＳＦＩ−５規格に準拠したデジタルデータ伝送システムの構成を示す図である。図１に示されたデジタルデータ伝送システムは、送信ＬＳＩ１と受信ＬＳＩ２とを備える。
【０００４】
送信ＬＳＩ１と受信ＬＳＩ２とは、配線部３により接続される。配線部３は、データラインＤＡＴＡ［１５：０］とディスキューラインＤＳＣとを含む。データラインＤＡＴＡ［１５：０］は、送信ＬＳＩ１と受信ＬＳＩ２との間でデジタルデータをパラレルに伝送する１６本の信号配線である。ディスキューラインＤＳＣは、受信装置１４においてデータラインＤＡＴＡ［１５：０］により伝送されたデジタルデータ間のディスキュー処理を行うためのディスキューデータを伝送する信号配線である。
【０００５】
まず、送信ＬＳＩ１は、送信側コアロジック部１１と、フレーミングコントローラ部１４と、サンプルデータ抽出部１５と、ディスキューデータ出力部１６とを備える。
【０００６】
送信側コアロジック部１１は、送信するべきデジタルデータをデータラインＤＡＴＡ［１５：０］へパラレルに出力する。送信側コアロジック部１１は、データラインＤＡＴＡ［１５：０］の各々に対応して設けられた出力ＯＵＴ［１５：０］を備える。送信側コアロジック部１１は、各出力ＯＵＴ［１５：０］に対応するデータラインＤＡＴＡ［１５：０］に送信するべきデジタルデータを出力する。
【０００７】
フレーミングコントローラ部１４は、サンプルデータ抽出部１５及びディスキューデータ出力部１６を制御して、ディスキューデータのフレーミングを行う。また、フレーミングコントローラ部１４は、ディスキューデータのヘッダを出力する。サンプルデータ抽出部１５は、フレーミングコントローラ部１４の制御により、各データラインＤＡＴＡ［１５：０］からディスキューデータを生成するためのサンプルデータを抽出する。ディスキューデータ出力部１６は、フレーミングコントローラ部１４の制御により、ディスキューデータのヘッダ及びサンプルデータをディスキューラインＤＳＣへ出力する。
【０００８】
図２は、ＳＦＩ−５規格に準拠したデータラインＤＡＴＡ［１５：０］のデジタルデータとディスキューラインＤＳＣのディスキューデータの対応を示すタイミングチャートである。
【０００９】
まず、フレーミングコントローラ部１４は、ディスキューデータ出力部１６を制御して、ディスキューデータのヘッダをディスキューラインＤＳＣへ出力する。ディスキューデータのヘッダには、２つのＡ１バイト、２つのＡ２バイト、及び４つのＥＨバイト１〜４が含まれる。続いて、フレーミングコントローラ部１４は、サンプルデータ抽出部１５を制御して、データラインＤＡＴＡ［１５：０］の各々からサンプルデータを抽出する。フレーミングコントローラ部１４は、各データラインＤＡＴＡ［１５：０］のデジタルデータから６４ビット毎のサンプルデータを抽出する。フレーミングコントローラ部１４は、データラインＤＡＴＡ［１５］からデータラインＤＡＴＡ［０］まで順番にサンプルデータを抽出する。フレーミングコントローラ部１４は、ディスキューデータ出力部１６を制御して、各データラインＤＡＴＡ［１５：０］から抽出されたサンプルデータをディスキューラインＤＳＣへ出力する。
【００１０】
フレーミングコントローラ部１４は、サンプルデータのディスキューラインＤＳＣへの出力を完了すると、ディスキューデータ出力部１６を制御して、再びディスキューデータのヘッダをディスキューラインＤＳＣへ出力する。このようにして、フレーミングコントローラ部１４は、ディスキューデータのヘッダを先頭としてデータラインＤＡＴＡ［１５：０］のサンプルデータ含む１フレーム（１３６バイト＝１０８８ビット）を生成する。
【００１１】
図３は、ＳＦＩ−５規格に準拠したディスキューデータのフレーム構成を示す図である。上述したように、まず、フレーム先頭においてディスキューデータのヘッダとして、２つのＡ１バイト、２つのＡ２バイト、及びＥＨバイト１〜４の６４ビットが送信される。続いて、データラインＤＡＴＡ［１５：０］の各々を伝送されるデジタルデータから抽出されたサンプルデータが、データラインＤＡＴＡ［１５］から順にデータラインＤＡＴＡ［０］まで６４ビット毎に送信される。
【００１２】
次に、図１に戻り、受信ＬＳＩ２は、クロックデータリカバリ（以下、ＣＤＲ）部２１と、ディスキューコントローラ部２５と、可変遅延器２６と、受信側コアロジック部２４とを備える。
【００１３】
ＣＤＲ部２１は、データラインＤＡＴＡ［１５：０］及びディスキューラインＤＳＣから入力される受信信号に対してクロックリカバリ処理及びデータリカバリ処理を行う。ＣＤＲ部２１は、クロックリカバリ処理及びデータリカバリ処理により再生されたディスキューデータをディスキューコントローラ部２５へ、デジタルデータを可変遅延器２６及びディスキューコントローラ部２５へ出力する。
【００１４】
ディスキューコントローラ部２５は、データラインＤＡＴＡ［１５：０］のデジタルデータとディスキューラインＤＳＣのディスキューデータをＣＤＲ部２１から入力する。ディスキューコントローラ部２５は、ディスキューデータのヘッダを検知する。ディスキューコントローラ部２５は、続いて入力されるディスキューデータから、データラインＤＡＴＡ［１５：０］のサンプルデータを抽出する。ディスキューコントローラ部２５は、データラインＤＡＴＡ［１５：０］のサンプルデータと、ＣＤＲ部２１から入力されたデータラインＤＡＴＡ［１５：０］のデジタルデータとの比較処理を行う。ディスキューコントローラ部２５は、この比較処理よりデータラインＤＡＴＡ［１５：０］のデジタルデータの遅延量を検出する。
【００１５】
可変遅延器２６は、ディスキューコントローラ部２５により検出された各データラインＤＡＴＡ［１５：０］のデジタルデータの遅延量に基づいて、各データラインＤＡＴＡ［１５：０］のデジタルデータのディスキュー処理を行う。可変遅延器２６は、このようにしてディスキュー処理の行われたデジタルデータを受信側コアロジック部２４へ出力する。
【００１６】
受信側コアロジック部２４は、データラインＤＡＴＡ［１５：０］のそれぞれに対応して設けられた入力ＩＮ［１５：０］を備える。受信側コアロジック部２４は、入力ＩＮ［１５：０］に入力された受信デジタルデータを用いて所定の処理を行う。以上が、ＳＦＩ−５規格に準拠したデジタルデータ伝送システムの説明である。より詳細には、ＯＩＦによるＳＦＩ−５規格を参照されたい。
【００１７】
近年、ＳＦＩ−５規格のようなＬＳＩ間のデジタルデータ伝送におけるビットレートが高速化している。例えば、ＳＦＩ−５規格は、データラインＤＡＴＡ毎に２．５Ｇｂｐｓの伝送速度を有しており、１６本のデータラインにより４０Ｇｂｐｓのデジタルデータ伝送が可能である。しかし、パラレルに信号を伝送するデジタルデータ伝送では、ビットレートが高速になる程、信号データにおけるエラー発生の頻度が高くなる。
【００１８】
そのため、プリント配線設計に十分な注意を払い、かつ、波形伝送シミュレーションを入念に行って、プリント基板配線のインピーダンスばらつきや終端抵抗のばらつきの影響を考慮したとしてもエラーフリー伝送の実現は容易ではない。また、数Ｇｂｐｓといったようにビットレートがそれ程高くなくとも同様の場合がある。例えば、信号伝送距離が長い場合や、途中にコネクタが挿入されている場合等では、信号波形の劣化が大きくなりエラーフリー伝送の実現は容易ではない。
【００１９】
ＬＳＩ間の高速インタフェースの設計では、プリント基板の評価工程において信号データのエラー発生といった不具合が発見される場合が多い。この場合、プリント基板の設計工程まで工程の後戻りが発生し、更に設計費用と設計期間とを要することになる。そのため、設計費用の削減及び設計期間の短縮の両面から、受信ＬＳＩ側におけるエラー訂正の実現が求められている。
【００２０】
特許文献１は、パラレル信号伝送において誤り訂正を行う信号伝送回路を開示している。特許文献１の信号伝送回路は、送信側においてパラレル信号伝送路を伝送される各ビットのデータを一定長シリアルに受け入れて誤り訂正符合を生成する。各ビットの誤り訂正符号は、シリアルに連結されて伝送路を伝送される。そして、受信側において、シリアル伝送された誤り訂正符号は、受信データに基づいて生成される誤り訂正符号と比較される。この比較により、ビット毎に一定長ずつ誤り訂正を行う。特許文献１の信号伝送回路によれば、受信側で誤り訂正が可能となる。しかし、デジタルデータを伝送するデータラインとは別に、誤り訂正符号を伝送するためのデータラインが必要となる。
【００２１】
また、特許文献２は、ＳＦＩ−５規格に関連して、ディスキューラインを使用した複数のデータラインの同期に関する技術を開示している。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平１０−２９４７２０号公報
【特許文献２】特表２００９−５００９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、パラレル伝送されるデジタルデータのビットレートを上げることなく、受信側においてデジタルデータの符号訂正を行うことが可能なデジタルデータ伝送システムを提供することである。
【課題を解決するための手段】
【００２４】
本発明の一つの観点としてデジタルデータ伝送システムが提供される。デジタルデータ伝送システムは、送信装置と受信装置とを備える。送信装置は、複数の伝送路へデジタルデータをパラレルに送信する送信ロジック部と、複数の伝送路に送信されたデジタルデータ間のスキュー調整を行うためのディスキューデータをディスキューデータ伝送路へ送信するディスキューデータ生成部とを具備する。ディスキューデータは、複数の伝送路の各々に送信されたデジタルデータから抽出されるサンプルデータと、各伝送路のデジタルデータに基づいて演算されるパリティデータとを含む。受信装置は、サンプルデータに基づいて各伝送路から受信されるデジタルデータのディスキュー処理を行うスキュー調整部と、パリティデータに基づいてディスキュー処理の行われた各伝送路のデジタルデータの符号訂正を行うエラー訂正部と、符号訂正された各伝送路のデジタルデータに所定の処理を実行する受信ロジックとを具備する。
【００２５】
本発明の他の観点として送信装置が提供される。送信装置は、上述のデジタルデータ伝送システムで使用される。
【００２６】
本発明のさらに他の観点として受信装置が提供される。受信装置は、上述のデジタルデータ伝送システムで使用される。
【００２７】
本発明のさらに他の観点として、デジタルデータ伝送方式が提供される。デジタルデータ伝送方式は、複数の伝送路へデジタルデータをパラレルに送信するステップと、複数の伝送路に送信されたデジタルデータ間のスキュー調整を行うためのディスキューデータをディスキューデータ伝送路へ送信するステップとを備える。ディスキューデータは、複数の伝送路の各々に送信されたデジタルデータから抽出されるサンプルデータと、各伝送路のデジタルデータに基づいて演算されるパリティデータとを含む。また、サンプルデータに基づいて各伝送路から受信されるデジタルデータのディスキュー処理を行うステップと、パリティデータに基づいてディスキュー処理の行われた各伝送路のデジタルデータの符号訂正を行うステップと、符号訂正された各伝送路のデジタルデータに所定の処理を実行するステップとを備える。
【発明の効果】
【００２８】
本発明によれば、パラレル伝送されるデジタルデータのビットレートを上げることなく、受信側においてデジタルデータの符号訂正を行うことが可能なデジタルデータ伝送システムを提供することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、ＳＦＩ−５規格に準拠したデジタルデータ伝送システムの構成を示す図である。
【図２】図２は、ＳＦＩ−５規格に準拠したデータラインＤＡＴＡ［１５：０］のデジタルデータとディスキューラインＤＳＣのディスキューデータの対応を示すタイミングチャートである。
【図３】図３は、ＳＦＩ−５規格に準拠したディスキューデータのフレーム構成を示す図である。
【図４】図４は、本発明の第１実施形態におけるデジタルデータ伝送システムの構成を示す図である。
【図５】図５は、本発明の第１実施形態におけるＦＥＣエンコーダ部１２の構成を示す図である。
【図６】図６は、本発明の第１実施形態におけるＦＥＣデコーダ部２７の構成を示す図である。
【図７】図７は、本発明の第１実施形態における訂正処理部２９の構成を示す図である。
【図８】図８は、本発明の第１実施形態における加算器３１の入出力関係を示す真理値表である。
【図９】図９は、本発明の第１実施形態におけるデジタルデータ伝送システムにおけるデジタルデータとディスキューデータとの関係を示すタイミングチャートである。
【図１０】図１０は、本発明の第１実施形態におけるハミング符号を誤り訂正に用いた場合における被検査データのデータ長とハミング符号のビット長との関係を示す図である。
【図１１】図１１は、本発明の第２実施形態におけるデジタルデータ伝送システムにおけるデジタルデータ及びディスキューデータのタイミングチャートである。
【発明を実施するための形態】
【００３０】
添付図面を参照して、本発明の実施形態を以下に説明する。
【００３１】
（第１実施形態）
はじめに、本発明の第１実施形態によるデジタルデータ伝送システムを説明する。
【００３２】
［構成の説明］
まず、図４を参照して、本実施形態におけるデジタルデータ伝送システムの構成を説明する。図４は、本実施形態におけるデジタルデータ伝送システムの構成を示す図である。なお、図１で説明を行った構成と同様の構成には、同じ符号を付して説明を行う。
【００３３】
本実施形態におけるデジタルデータ伝送システムは、送信ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）１と受信ＬＳＩ２とを備える。送信ＬＳＩ１と受信ＬＳＩ２とは、配線部３により接続される。配線部３は、データラインＤＡＴＡ［１５：０］とディスキューラインＤＳＣとを含む。データラインＤＡＴＡ［１５：０］は、送信ＬＳＩ１と受信ＬＳＩ２との間でデジタルデータをパラレルに伝送する１６本の信号配線である。ディスキューラインＤＳＣは、受信装置１４においてデータラインＤＡＴＡ［１５：０］により伝送されたデジタルデータのスキュー調整を行うためのディスキューデータを伝送する信号配線である。
【００３４】
はじめに、送信ＬＳＩ１の説明を行う。送信ＬＳＩ１は、ディスキューデータ生成部１０と、送信側コアロジック部１１とを備える。
【００３５】
まず、送信側コアロジック部１１は、送信するべきデジタルデータをデータラインＤＡＴＡ［１５：０］へパラレルに出力する。送信側コアロジック部１１は、データラインＤＡＴＡ［１５：０］のそれぞれに対応して設けられた出力［１５：０］を備える。送信側コアロジック部１１は、送信するべきデジタルデータを、各出力［１５：０］に対応するデータラインＤＡＴＡ［１５：０］へ出力する。
【００３６】
次に、ディスキューデータ生成部１０は、ディスキューデータを生成してディスキューラインＤＳＣへ送信する。ディスキューデータ生成部１０は、ＦＥＣ（ＦｏｒｗａｒｄＥｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）エンコーダ部１２と、フレーミングコントローラ部１４と、サンプルデータ抽出部１５と、ディスキューデータ出力部１６とを備える。
【００３７】
まず、フレーミングコントローラ部１４は、ディスキューデータのフレーミングを行う。また、フレーミングコントローラ部１４は、ディスキューデータのヘッダを出力する。フレーミングコントローラ部１４は、ＦＥＣエンコーダ部１２、サンプルデータ抽出部１５、及びディスキューデータ出力部１６を制御して、ディスキューデータのフレーミングを行う。なお、以下において、区別のために送信ＬＳＩ１内において、出力されたデジタルデータ及びディスキューデータを、それぞれ送信デジタルデータ及び送信ディスキューデータと呼ぶ。
【００３８】
次に、ＦＥＣエンコーダ部１２は、データラインＤＡＴＡ［１５：０］の数に対応した送信パリティ演算部１３を備える。送信パリティ演算部１３は、それぞれ対応するデータラインＤＡＴＡ［１５：０］の送信デジタルデータから符号訂正用情報（以下、パリティＰＴＹ）を計算する。
【００３９】
ここで、図５は、本実施形態におけるＦＥＣエンコーダ部１２の構成を示す図である。上述のように、ＦＥＣエンコーダ部１２は、データラインＤＡＴＡ［１５：０］の数に対応した送信パリティ演算部１３を備える。各送信パリティ演算部１３は、同様の構成であるため、図５ではそのうちの一つを例示している。
【００４０】
送信パリティ演算部１３は、それぞれ対応するデータラインＤＡＴＡ［１５：０］から送信デジタルデータ（図５のＴｘＤＡＴＡ＿ＩＮ）を入力する。送信パリティ演算部１３は、データラインＤＡＴＡ［１５：０］の送信デジタルデータを、サンプルデータ抽出部１５へ出力する。
【００４１】
また、送信パリティ演算部１３は、フレーミングコントローラ部１４からパリティ演算範囲信号とパリティ演算スタート信号とを入力する。パリティ演算スタート信号は、パリティＰＴＹの演算開始を通知する信号である。パリティ演算範囲信号は、入力された送信デジタルデータにおいてパリティＰＴＹ演算を行う範囲を通知する信号である。送信パリティ演算部１３は、パリティ演算スタート信号とパリティ演算範囲信号とにより指定された範囲のデジタルデータに基づいてパリティＰＴＹを算出する。送信パリティ演算部１３は、パリティＰＴＹ演算結果をサンプルデータ抽出部１５へ出力する。
【００４２】
図４に戻り、次に、サンプルデータ抽出部１５は、各データラインＤＡＴＡ［１５：０］からサンプルデータを抽出する。サンプルデータ抽出部１５は、データラインＤＡＴＡ［１５：０］の数に対応する入力を備える。サンプルデータ抽出部１５は、ＦＥＣエンコーダ部１２の送信パリティ演算部１３から各データラインＤＡＴＡ［１５：０］の送信デジタルデータとパリティＰＴＹとを対応する各入力へ入力する。サンプルデータ抽出部１５は、フレーミングコントローラ部１４の制御により、データラインＤＡＴＡ［１５：０］のうちからディスキューデータ出力部１６へサンプルデータ及びパリティＰＴＹを出力するデータラインＤＡＴＡ［１５：０］を選択する。サンプルデータ抽出部１５は、選択されたデータラインＤＡＴＡ［１５：０］に対応する送信デジタルデータからサンプルデータを抽出して、サンプルデータとパリティＰＴＹとをディスキューデータ出力部１６へ出力する。
【００４３】
次に、ディスキューデータ出力部１６は、フレーミングコントローラ部１４の制御により、フレーミングコントローラ部１４から入力される送信ディスキューデータのヘッダか、あるいはサンプルデータ抽出部１５から入力されるサンプルデータ及びパリティＰＴＹかを選択してディスキューラインＤＳＣへ出力する。
【００４４】
続いて、受信ＬＳＩ２の説明を行う。受信ＬＳＩ２は、クロックデータリカバリ（以下、ＣＤＲ）部２１と、スキュー調整部２２と、エラー訂正部２３と、受信側コアロジック部２４とを備える。
【００４５】
まず、ＣＤＲ部２１は、データラインＤＡＴＡ［１５：０］及びディスキューラインＤＳＣから入力された受信信号に対してクロックリカバリ処理及びデータリカバリ処理を行う。ＣＤＲ部２１は、クロックリカバリ処理及びデータリカバリ処理により、デジタルデータ及びディスキューデータを再生する。なお、以下において、区物のために、受信ＬＳＩ２内において、受信されたデジタルデータ及びディスキューデータを、それぞれ受信デジタルデータ及び受信ディスキューデータと呼ぶ。ＣＤＲ部２１は、受信デジタルデータをディスキューコントローラ部２５、可変遅延器２６、及びＦＥＣデコーダ部２７へ出力する。また、ＣＤＲ部２１は、受信ディスキューデータをディスキューコントローラ部２５及びＦＥＣデコーダ部２７へ出力する。
【００４６】
次に、スキュー調整部２２は、受信ディスキューデータに含まれるサンプルデータに基づいて受信デジタルデータ間のスキュー調整を行う。スキュー調整部２２は、ディスキューコントローラ部２５と、可変遅延器２６とを備える。
【００４７】
まず、ディスキューコントローラ部２５は、ＣＤＲ部２１から受信デジタルデータと受信ディスキューデータを入力する。ディスキューコントローラ部２５は、受信ディスキューデータのヘッダを検知する。ディスキューコントローラ部２５は、続いて入力される受信ディスキューデータから、各データラインＤＡＴＡ［１５：０］のサンプルデータを抽出する。ディスキューコントローラ部２５は、各データラインＤＡＴＡ［１５：０］のサンプルデータと各データラインＤＡＴＡ［１５：０］の受信デジタルデータとの比較処理を行う。ディスキューコントローラ部２５は、この比較処理により、各データラインＤＡＴＡ［１５：０］における受信デジタルデータの遅延量を検出する。
【００４８】
次に、可変遅延器２６は、ディスキューコントローラ部２５により検出された各データラインＤＡＴＡ［１５：０］の受信デジタルデータにおける遅延量に基づいて、各データラインＤＡＴＡ［１５：０］の受信デジタルデータのディスキュー処理を行う。可変遅延器２６は、このようにしてディスキュー処理の行われた各データラインＤＡＴＡ［１５：０］の受信デジタルデータを訂正処理部２９へ出力する。
【００４９】
次に、エラー訂正部２３は、受信ディスキューデータに含まれるパリティＰＴＹを用いて受信デジタルデータの符号訂正を行う。エラー訂正部２３は、ＦＥＣデコーダ部２７と、訂正処理部２９とを備える。
【００５０】
まず、ＦＥＣデコーダ部２７は、受信デジタルデータのエラー検出を行う。ＦＥＣデコーダ部２７は、データラインＤＡＴＡ［１５：０］の数に対応した受信パリティ演算部２８を備える。
【００５１】
図６は、本実施形態におけるＦＥＣデコーダ部２７の構成を示す図である。なお、受信パリティ演算部２８は同様の構成であるため、図６では一つを例示している。
【００５２】
受信パリティ演算部２８は、受信ディスキューデータから、対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータのパリティＰＴＹを抽出する。また、受信パリティ演算部２８は、それぞれ対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータ（図６のＲｘＤＡＴＡ＿ＩＮ）をＣＤＲ部２１から入力する。さらに、受信パリティ演算部２８は、パリティ演算範囲信号とパリティ演算スタート信号とを入力する。パリティ演算スタート信号は、前述と同様に、パリティＰＴＹの演算開始を通知する信号である。パリティ演算範囲信号は、前述と同様に、入力された送信デジタルデータにおいてパリティＰＴＹ演算を行う範囲を通知する信号である。
【００５３】
なお、受信ＬＳＩ２において、パリティ演算範囲信号とパリティ演算スタート信号とは、ディスキューコントローラ部２５により生成される。ディスキューコントローラ部２５は、前述の比較処理により、各データラインＤＡＴＡ［１５：０］の受信デジタルデータに対して同期を取ることができる。ディスキューコントローラ部２５は、各データラインＤＡＴＡ［１５：０］の受信デジタルデータにおいて、送信ＬＳＩ１のフレーミングコントローラ部１４と同様のパリティＰＴＹ演算を行う範囲を指定する。
【００５４】
受信パリティ演算部２８は、パリティ演算スタート信号とパリティ演算範囲信号とに基づいて受信デジタルデータからパリティＰＴＹ（以下、区別のために受信パリティＰＴＹと呼ぶ）を演算する。そして、受信パリティ演算部２８は、その受信パリティＰＴＹと受信ディスキューデータから取得されたパリティＰＴＹとの比較処理を行う。受信パリティ演算部２８は、この比較処理結果に応じて、受信デジタルデータのエラーの有無を示すエラー判定結果を出力する。エラー判定結果は、パリティ演算スタート信号とパリティ演算範囲信号とにより指定された範囲の受信デジタルデータのエラーの有無を示す。受信パリティ演算部２８は、比較処理の結果が一致した場合、受信デジタルデータにエラー無し、を示すエラー判定結果を訂正処理部２９へ出力する。一方、受信パリティ演算部２８は、比較処理の結果が一致しない場合、受信デジタルデータにエラー有り、を示すエラー判定結果を訂正処理部２９へ出力する。
【００５５】
図４に戻り、次に、訂正処理部２９は、ＦＥＣデコーダ部２７から入力されるエラー判定結果に基づいて、受信デジタルデータの符号訂正を行う。
【００５６】
ここで、図７は、本実施形態における訂正処理部２９の構成を示す図である。訂正処理部２９は、データラインＤＡＴＡ［１５：０］の数に対応したデコーダ３０と加算器３１とを備える。
【００５７】
まず、デコーダ３０は、それぞれ対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータに対するエラー判定結果をＦＥＣデコーダ２５の受信パリティ演算部２８から入力する。デコーダ３０は、エラー判定結果がエラー有りを示す場合、エラー判定結果に基づいて、受信デジタルデータに発生したエラービットの位置を特定する。そして、デコーダ３０は、受信デジタルデータのビット列において、エラービットの位置を示すデコード結果を加算器３１へ出力する。
【００５８】
次に、加算器３１は、２つの入力と１つの出力とを備えた桁上がりなしの加算器である。加算器３１は、可変遅延器２６によりディスキューの行われた受信デジタルデータ（図７のＲｘＤＡＴＡ＿ＩＮ）を一つの入力（図７のＩＮ＿１）とする。また、加算器３１は、デコーダ３０からのデコード結果をもう一つの入力（図７のＩＮ＿２）とする。加算器３１は、デコード結果で示された位置のビットを反転して、受信コアロジック部２４へ出力する。
【００５９】
ここで、図８は、本実施形態における加算器３１の入出力関係を示す真理値表である。図８を参照すると、加算器３１は、デコード結果が受信デジタルデータのビットにエラー無し（ビット０）を示す場合、受信デジタルデータの当該ビットをそのまま出力する。一方、加算器３１は、デコード結果が受信デジタルデータのビットにエラー有り（ビット１）を示す場合、受信デジタルデータの当該ビットを反転して出力する。このようにして、訂正処理部２９は、受信デジタルデータの符号訂正を行う。
【００６０】
次に、図４に戻り、受信側コアロジック部２４は、符号訂正の行われたデータラインＤＡＴＡ［１５：０］の受信デジタルデータを入力する。受信側コアロジック部２４は、データラインＤＡＴＡ［１５：０］の各々に対応して設けられた入力ＩＮ［１５：０］を備える。受信側コアロジック部２４は、入力ＩＮ［１５：０］に入力された受信デジタルデータを用いて所定の処理を行う。以上が、受信ＬＳＩ２の説明である。
【００６１】
以上が、本実施形態におけるデジタルデータ伝送システムの構成の説明である。本実施形態の送信ＬＳＩ１は、各データラインＤＡＴＡ［１５：０］の送信デジタルデータからパリティＰＴＹを演算する。送信ＬＳＩ１は、送信ディスキューデータに、各データラインＤＡＴＡ［１５：０］の送信デジタルデータのサンプルデータと送信デジタルデータのパリティＰＴＹを含めて送信する。また、受信ＬＳＩ２は、各データラインＤＡＴＡ［１５：０］の送信デジタルデータから受信パリティＰＴＹを演算する。そして、受信ＬＳＩ２は、受信パリティＰＴＹと受信ディスキューデータに含まれる各データラインＤＡＴＡ［１５：０］のパリティＰＴＹとに基づいて、各データラインＤＡＴＡ［１５：０］の受信デジタルデータにおけるエラー検出を行う。受信ＬＳＩ２は、各データラインＤＡＴＡ［１５：０］の受信デジタルデータにおいて、エラーが検出されたビットのみを反転して、符号訂正を行う。このような構成により、送信ＬＳＩ１と受信ＬＳＩ２との間でパラレル伝送されたデジタルデータの符号訂正が可能となる。
【００６２】
［動作の説明］
次に、本実施形態におけるデジタルデータ伝送システムの動作の説明を行う。図９は、本実施形態におけるデジタルデータ伝送システムにおけるデジタルデータとディスキューデータとの関係を示すタイミングチャートである。まず、図９を参照して、送信ＬＳＩ１の動作を説明する。
【００６３】
図９において、ＤＡＴＡ［１５］〜ＤＡＴＡ［０］は、それぞれデータラインＤＡＴＡ［１５：０］を伝送されるデジタルデータを示している。また、ＤＳＣは、ディスキューラインＤＳＣを伝送されるディスキューデータを示している。ＳＦＩ−５規格では、デジタルデータ及びディスキューデータは、１３６バイト（１０８８ビット）毎にフレーミングされる。
【００６４】
まず、送信側コアロジック部１１は、出力ＯＵＴ［１５：０］からデータラインＤＡＴＡ［１５：０］に、第ｎフレームにおけるデジタルデータのＢｙｔｅ１〜Ｂｙｔｅ１３６を出力する。
【００６５】
同時に、フレーミングコントローラ部１４は、第ｎフレームの先頭において、８バイトのディスキューデータのヘッダを出力する。前述の通り、ディスキューデータのヘッダには、２つのＡ１バイト、２つのＡ２バイト、及びＥＨ１バイト〜ＥＨ４バイトが含まれる。このとき、フレーミングコントローラ部１４は、フレーミングコントローラ部１４の出力を選択して、ディスキューデータのヘッダをディスキューラインＤＳＣへ出力させるように、ディスキューデータ出力部１６を制御する。
【００６６】
続いて、フレーミングコントローラ部１４は、各データラインＤＡＴＡ［１５：０］におけるデジタルデータのサンプルデータとパリティＰＴＹをディスキューラインＤＳＣへ送信する。フレーミングコントローラ部１４は、データラインＤＡＴＡ［１５］からデータラインＤＡＴＡ［０］まで順番にサンプルデータとパリティＰＴＹとをディスキューラインＤＳＣへ出力させるように、サンプルデータ抽出部１５とディスキューデータ出力部１６とを制御する。
【００６７】
ディスキューデータには、各データラインＤＡＴＡ［１５：０］に対応する６４ビット単位のデータ格納領域が割り当てられている。各データ格納領域は、対応するデータラインＤＡＴＡ［１５：０］のサンプルデータ（４８ビット）とパリティＰＴＹ（１２ビット）とが格納される。なお、残り４ビットは未使用ビットとなるが、同一符号連続を避けるため「１」、「０」の交番パタンを格納するのが好ましい。
【００６８】
図９には、第ｎフレームのデータラインＤＡＴＡ［０］に対応するディスキューデータのデータ格納領域が示されている。データ格納領域には、まず、並列に伝送されるデータラインＤＡＴＡ［０］のデジタルデータから「Ｂｙｔｅ１２９〜Ｂｙｔｅ１３４」がサンプルデータとして格納される。続いて、格納されたサンプルデータの直前の１フレーム（１３６バイト）分のデータラインＤＡＴＡ［０］のデジタルデータに基づいて演算されたパリティＰＴＹ（１２ビット）が格納される。つまり、パリティＰＴＹは、データラインＤＡＴＡ［０］のデジタルデータの第ｎ−１フレームの「Ｂｙｔｅ１２９」から第ｎフレームの「Ｂｙｔｅ１２８」までの１３６バイトに基づいて演算される。さらに、４ビットの未使用ビットには、「１」、「０」の交番パタンを格納される。このようにして、第ｎフレームのデータラインＤＡＴＡ［０］に対応するディスキューデータのデータ格納領域が生成される。
【００６９】
他のデータラインＤＡＴＡ［１５：０］に対応するデータ格納領域も同様に生成される。例えば、ディスキューデータのヘッダの直後に挿入されるデータラインＤＡＴＡ［１５］に対応するデータ格納領域には、並列に伝送されるデータラインＤＡＴＡ［１５］のデジタルデータからサンプルデータとして「Ｂｙｔｅ９〜Ｂｙｔｅ１４」の４８ビットと、データラインＤＡＴＡ［１５］のデジタルデータの第ｎ−１フレームの「Ｂｙｔｅ１７」から第ｎフレームの「Ｂｙｔｅ８」までの１３６バイトに基づいて演算されたパリティＰＴＹの１２ビットと、「１」、「０」の交番パタンの格納された未使用ビットの４ビットとが格納される。
【００７０】
なお、本実施形態では、符号訂正方式としてハミング符号を用いている。ハミング符号は、被検査信号に対して１ビットのエラー訂正が可能である。また、ハミング符号は、２ビットのエラーを検出可能であるが訂正不可能である。図１０は、本実施形態におけるハミング符号を誤り訂正に用いた場合における被検査データのデータ長とハミング符号のビット長との関係を示す図である。図１０を参照すると、本実施形態のようにパリティＰＴＹがサンプルデータの直前の１フレームである１０８８ビット（１３６バイト）に基づいて演算される場合、ハミング符号のビット長は１２ビットあれば良い事が示されている。
【００７１】
なお、符号訂正方式はハミング符号に限定しない。符号訂正方式は、他の方式を用いることも可能である。この場合、パリティＰＴＹのビット長は、符号訂正方式によって異なる。そのため、ディスキューデータのデータ格納領域に格納されるサンプルデータは、符号訂正方式に応じてデータ長が４８ビットから変更されても良い。
【００７２】
フレーミングコントローラ部１４は、サンプルデータを抽出するべきデータラインＤＡＴＡ［１５：０］を選択して４８ビットのサンプルデータを抽出するようにサンプルデータ抽出部１５を制御する。また、フレーミングコントローラ部１４は、パリティ演算スタート信号とパリティ演算範囲信号によりサンプルデータの直前の１フレーム分の１３６バイト（１０８８ビット）を範囲指定して、パリティＰＴＹの演算するようにパリティ演算部１３を制御する。そして、フレーミングコントローラ部１４は、サンプルデータの４８ビットに続けて、パリティ演算結果である１２ビットのパリティＰＴＹと、「１」、「０」の交番パタンである未使用ビットの４ビットとをディスキューラインＤＳＣへ出力するように、サンプルデータ抽出部１５とディスキューデータ出力部１６とを制御する。
【００７３】
このようにして、フレーミングコントローラ部１４は、ＦＥＣエンコーダ部１２、サンプルデータ抽出部１５、及びディスキューコントローラ出力部１６を制御して、ディスキューラインＤＳＣにディスキューデータの１フレームを送信する。
【００７４】
なお、本実施形態では、ディスキューデータに設けられた６４ビットのデータ格納領域のうち４８ビットのみを使用してサンプルデータを格納している。そのため、６４ビットのサンプルデータを格納してディスキュー処理を行う場合と比較して、受信ＬＳＩ２におけるディスキュー処理の性能劣化が懸念される。しかし、発明者は、データ格納領域に格納されるサンプルデータ長が削減されても、受信ＬＳＩ２におけるディスキュー処理の性能に影響の無いことを確認している。発明者は、評価機を用いて６４ビットのデータ格納領域に３２ビットのみを使用してサンプルデータを格納した場合の受信ＬＳＩ２における性能評価を長期間に渡り行った。このような条件においても、受信ＬＳＩ２におけるディスキュー処理の性能劣化は全く無いという結果であった。
【００７５】
次に、受信ＬＳＩ２の動作を説明する。受信ＬＳＩ２は、配線部３のディスキューラインＤＳＣ及びデータラインＤＡＴＡ［１５：０］から受信信号を入力する。ＣＤＲ部２１は、受信信号にデータリカバリ処理やクロックリカバリ処理を行って受信ディスキューデータ及び受信デジタルデータを再生する。
【００７６】
ディスキューコントローラ部２５は、ＣＤＲ部２１から受信デジタルデータと受信ディスキューデータを入力する。ディスキューコントローラ部２５は、受信ディスキューデータのヘッダを検知する。ディスキューコントローラ部２５は、ヘッダに続いて入力される受信ディスキューデータから、各データラインＤＡＴＡ［１５：０］の４８ビットのサンプルデータを抽出する。ディスキューコントローラ部２５は、各データラインＤＡＴＡ［１５：０］のサンプルデータと各データラインＤＡＴＡ［１５：０］の受信デジタルデータとの比較処理を行う。ディスキューコントローラ部２５は、この比較処理により、各データラインＤＡＴＡ［１５：０］における受信デジタルデータの遅延量を検出する。
【００７７】
可変遅延器２６は、ディスキューコントローラ部２５により検出された各データラインＤＡＴＡ［１５：０］の受信デジタルデータにおける遅延量に基づいて、受信デジタルデータのディスキュー処理を行う。可変遅延器２６は、このようにしてディスキュー処理の行われた各データラインＤＡＴＡ［１５：０］の受信デジタルデータを訂正処理部２９へ出力する。
【００７８】
ＦＥＣデコーダ部２７は、ＣＤＲ部２１から受信デジタルデータと受信ディスキューデータを入力する。ＦＥＣデコーダ部２７の受信パリティ演算部２８の各々は、受信ディスキューデータから、それぞれ対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータのパリティＰＴＹを抽出する。また、受信パリティ演算部２８は、それぞれ対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータをＣＤＲ部２１から入力する。
【００７９】
受信パリティ演算部２８は、ディスキューコントローラ部２５から入力されたパリティ演算範囲信号とパリティ演算スタート信号とに基づいて受信デジタルデータから受信パリティＰＴＹを演算する。そして、受信パリティ演算部２８は、その受信パリティＰＴＹと受信ディスキューデータから取得されたパリティＰＴＹとの比較を行う。受信パリティ演算部２８は、比較が一致した場合には「受信デジタルデータにエラー無し」を示すエラー判定結果を、比較が一致しない場合には「受信デジタルデータにエラー有り」を示すエラー判定結果を、訂正処理部２９へ出力する。
【００８０】
訂正処理部２９のデコーダ３０は、ＦＥＣデコーダ２５から、それぞれ対応するデータラインＤＡＴＡ［１５：０］に対するエラー判定結果を入力する。デコーダ３０は、エラー判定結果がエラー有りを示す場合、エラー判定結果に基づいて、受信デジタルデータに発生したエラービットの位置を特定する。そして、デコーダ３０は、受信デジタルデータのビット列において、エラービットの位置を示すデコード結果を加算器３１へ出力する。
【００８１】
訂正処理部２９の加算器３１は、可変遅延器２６によりディスキュー処理の行われた受信デジタルデータと、デコーダ２により出力されたデコード結果とを入力とする。加算器３１は、デコード結果で示されたビット位置のビットを反転して符号訂正を行う。加算器３１は、符号訂正の行われた受信デジタルデータを受信コアロジック部２４へ出力する。
【００８２】
受信側コアロジック部２４は、符号訂正の行われたデータラインＤＡＴＡ［１５：０］の受信デジタルデータを入力する。受信側コアロジック部２４は、データラインＤＡＴＡ［１５：０］のそれぞれに対応して設けられた入力ＩＮ［１５：０］を備える。受信側コアロジック部２４は、入力ＩＮ［１５：０］に入力された受信デジタルデータを用いて所定の処理を行う。
【００８３】
以上が、本実施形態におけるデジタルデータ伝送システムの動作の説明である。フレーミングコントローラ部１４は、ディスキューデータにおける各データラインＤＡＴＡ［１５：０］に対応するデータ格納領域に、サンプルデータとパリティＰＴＹを格納する。データ格納領域は、各データラインＤＡＴＡ［１５：０］に対して６４ビットずつ割り当てられている。フレーミングコントローラ部１４は、データ格納領域に、各データラインＤＡＴＡ［１５：０］の送信デジタルデータのサンプルデータ（４８ビット）と、各データラインＤＡＴＡ［１５：０］の送信デジタルデータに基づいて演算されたパリティＰＴＹ（１２ビット）を格納する。
【００８４】
受信ＬＳＩ２は、受信ディスキューデータからサンプルデータを抽出して、各データラインＤＡＴＡ［１５：０］の受信デジタルデータのディスキュー処理を行う。また、受信ＬＳＩ２は、受信ディスキューデータからパリティＰＴＹを抽出して、各データラインＤＡＴＡ［１５：０］の受信デジタルデータの符合訂正を行う。
【００８５】
このように、本実施形態のデジタルデータ伝送システムでは、パリティＰＴＹをディスキューデータに挿入して伝送するため、符号訂正用のデータラインを追加することなく、パラレルに伝送されるデジタルデータの符号訂正を行うことができる。また、パリティＰＴＹをディスキューデータに挿入して伝送するため、デジタルデータのデータ量が増えることも無い。そのため、デジタルデータのビットレートを上げる必要が無い。
【００８６】
本実施形態のデジタルデータ伝送システムでは、パリティＰＴＹを用いたデジタルデータの符号訂正を行うことができる。そのため、安定したＬＳＩ間の通信性能を得られる。また、プリント基板やコネクタ等の信号伝送経路を設計する際に厳密な波形シミュレーションを行う必要が無いため、設計期間を短縮することができる。さらに、符号訂正を行うことができるため、実記評価後のプリント基板改板のリスクがなくなり、プリント基板改板費用が削減できるという効果もある。以上が、本実施形態の説明である。
【００８７】
（第２実施形態）
次に、本発明の第２実施形態によるデジタルデータ伝送システムの説明を行う。
【００８８】
本実施形態のデジタルデータ伝送システムは、ディスキューデータにおける各データラインＤＡＴＡ［１５：０］に対応するデータ格納領域へ格納されるデータの構成が第１実施形態と異なる。そのため、第１実施形態と異なる部分を中心に説明を行い、同様の部分に関しては適宜説明を省略する。
【００８９】
図１１は、本実施形態におけるデジタルデータ伝送システムにおけるデジタルデータ及びディスキューデータのタイミングチャートである。図１１において、ＤＡＴＡ［１５］〜ＤＡＴＡ［０］は、それぞれデータラインＤＡＴＡ［１５：０］を伝送されるデジタルデータを示している。また、ＤＳＣは、ディスキューラインＤＳＣを伝送されるディスキューデータを示している。ＳＦＩ−５規格では、デジタルデータ及びディスキューデータは、１３６バイト（１０８８ビット）毎にフレーミングされる。
【００９０】
ディスキューデータには、第１実施形態と同様に、各データラインＤＡＴＡ［１５：０］に対応する６４ビット単位のデータ格納領域が割り当てられている。本実施形態ではそれぞれデータ格納領域に、各データラインＤＡＴＡ［１５：０］のサンプルデータ（３２ビット）と、第１パリティＰＴＹ（１１ビット）と、第２パリティＰＴＹ（１１ビット）とが格納される。なお、残り１０ビットは未使用ビットとなるが、同一符号連続を避けるため「１」、「０」の交番パタンを格納するのが好ましい。
【００９１】
図９には、第ｎフレームのデータラインＤＡＴＡ［０］に対応するディスキューデータのデータ格納領域が示されている。データ格納領域には、まず、並列に伝送されるデータラインＤＡＴＡ［０］のデジタルデータから「Ｂｙｔｅ１２９〜Ｂｙｔｅ１３２」がサンプルデータとして格納される。続いて、格納されたサンプルデータの直前の１フレーム（１３６バイト）を、６８バイトずつに２分割したデジタルデータに基づいて演算された第１パリティＰＴＹ（１１ビット）と第２パリティＰＴＹ（１１ビット）が格納される。つまり、第１パリティＰＴＹは、データラインＤＡＴＡ［０］のデジタルデータの第ｎ−１フレームの「Ｂｙｔｅ１２９」から第ｎフレームの「Ｂｙｔｅ６０」までの６８バイトに基づいて演算される。また、第２パリティＰＴＹは、データラインＤＡＴＡ［０］のデジタルデータの第ｎフレームの「Ｂｙｔｅ６１」から第ｎフレームの「Ｂｙｔｅ１２８」までの６８バイトに基づいて演算される。さらに、１０ビットの未使用ビットには、「１」、「０」の交番パタンを格納される。このようにして、第ｎフレームのデータラインＤＡＴＡ［０］に対応するディスキューデータのデータ格納領域が生成される。
【００９２】
他のデータラインＤＡＴＡ［１５：０］に対応するデータ格納領域も同様に生成される。例えば、ディスキューデータのヘッダの直後に挿入されるデータラインＤＡＴＡ［１５］に対応するデータ格納領域には、まず、並列に伝送されるデータラインＤＡＴＡ［１５］のデジタルデータからサンプルデータとして「Ｂｙｔｅ９〜Ｂｙｔｅ１２」の３２ビットが格納される。続いて、データラインＤＡＴＡ［１５］のデジタルデータの第ｎ−１フレームの「Ｂｙｔｅ９」から第ｎフレームの「Ｂｙｔｅ７６」までの６８バイトに基づいて演算された第１パリティＰＴＹの１１ビットと、データラインＤＡＴＡ［１５］のデジタルデータの第ｎ−１フレームの「Ｂｙｔｅ７７」から第ｎフレームの「Ｂｙｔｅ８」までの６８バイトに基づいて演算された第１パリティＰＴＹの１１ビットとが格納される。さらに、「１」、「０」の交番パタンの格納された未使用ビットの１０ビットが格納される。
【００９３】
本実施形態では、第１実施形態同様に、符号訂正方式としてハミング符号を用いる。ハミング符号は、被検査信号に対して１ビットのエラー訂正が可能である。またハミング符号は、２ビットのエラーを検出可能であるが訂正不可能である。前述した図１０を参照すると、本実施形態のようにパリティＰＴＹが、サンプルデータの直前の５４４ビット（６８バイト）に基づいて算出される場合、ハミング符号のビット長が１１ビットあれば良い事が確認できる。  
【００９４】
本実施形態の送信ＬＳＩ１のフレーミングコントローラ部１４は、サンプルデータを抽出するべきデータラインＤＡＴＡ［１５：０］を選択して３２ビットのサンプルデータを抽出するようにサンプルデータ抽出部１５を制御する。また、フレーミングコントローラ部１４は、パリティ演算スタート信号とパリティ演算範囲信号により、サンプルデータの直前の１フレーム分（１０８８ビット）を２分割した５４４ビットをそれぞれ範囲指定して、パリティＰＴＹの演算を行わせるようにパリティ演算部１３を制御する。そして、フレーミングコントローラ部１４は、サンプルデータの３２ビットに続けて、パリティ演算結果である１１ビットの第１パリティＰＴＹ及び第２パリティＰＴＹと、「１」、「０」の交番パタンである未使用ビットの１０ビットとをディスキューラインＤＳＣへ出力するように、サンプルデータ抽出部１５とディスキューデータ出力部１６とを制御する。このようにして、フレーミングコントローラ部１４は、ＦＥＣエンコーダ部１２、サンプルデータ抽出部１５、及びディスキューコントローラ出力部１６を制御して、ディスキューラインＤＳＣにディスキューデータの１フレームを送信する。
【００９５】
また、受信ＬＳＩ２のＦＥＣデコーダ部２７は、ＣＤＲ部２１から受信デジタルデータと受信ディスキューデータを入力する。ＦＥＣデコーダ部２７の受信パリティ演算部２８は、対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータの第１パリティＰＴＹ及び第２パリティＰＴＹを受信ディスキューデータから抽出する。また、受信パリティ演算部２８は、対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータをＣＤＲ部２１から入力する。
【００９６】
受信パリティ演算部２８は、フレーミングコントローラ部１４から入力されたパリティ演算範囲信号とパリティ演算スタート信号とに基づいて、受信デジタルデータから第１受信パリティＰＴＹ及び第２受信パリティＰＴＹを演算する。そして、受信パリティ演算部２８は、第１受信パリティＰＴＹと受信ディスキューデータから取得された第１パリティＰＴＹとの比較処理、及び第２受信パリティＰＴＹと受信ディスキューデータから取得された第２パリティＰＴＹとの比較処理を行う。受信パリティ演算部２８は、比較処理の結果が一致した場合には受信デジタルデータに「エラー無し」を示すエラー判定結果を、比較処理の結果が一致しない場合には受信デジタルデータに「エラー有り」を示すエラー判定結果を、訂正処理部２９へ出力する。
【００９７】
訂正処理部２９のデコーダ３０は、ＦＥＣデコーダ２５から、それぞれ対応するデータラインＤＡＴＡ［１５：０］の受信デジタルデータに対するエラー判定結果を入力する。デコーダ３０は、エラー判定結果がエラー有りを示す場合、エラー判定結果に基づいて、受信デジタルデータに発生したエラービットの位置を特定する。そして、デコーダ３０は、受信デジタルデータのビット列において、エラービットの位置を示すデコード結果を加算器３１へ出力する。
【００９８】
加算器３１は、可変遅延器２６によりディスキュー処理の行われた受信デジタルデータと、デコーダ３０からデコード結果とを入力とする。加算器３１は、デコード結果で示されたエラービットのみを反転して、受信コアロジック部２４へ出力する。
【００９９】
以上が、本実施形態におけるデジタルデータ伝送システムの説明である。なお、上述した以外の構成及び動作は、第１実施形態と同様である。
【０１００】
このように、本実施形態では、披検査信号であるデジタルデータ信号の１フレーム（１３６バイト）を２分割（６８バイト）してパリティＰＴＹを演算する。そのため、第１実施形態では１３６バイト（１０８８ビット）中の１ビットの符号訂正が可能であったのに対して、本実施形態では、６８バイト（５４４ビット）中の１ビットの符号訂正が可能となる。このため、デジタルデータ伝送システムの符号訂正能力が向上している。
【０１０１】
なお、本実施形態では１フレームを２分割しているが、分割数を３、４と増やしても構わない。図１０に示されたように、パリティＰＴＹに必要となるビット長に応じて、サンプルデータのビット長や、未使用ビットのビット長が変更することになる。また、符号訂正方式はハミング符号に限定しない。符号訂正方式は、他の方式を用いることも可能である。
【０１０２】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【０１０３】
１  送信ＬＳＩ
２  受信ＬＳＩ
３  配線部
１０  ディスキューデータ生成部
１１  送信側コアロジック部
１２  ＦＥＣエンコーダ部
１３  送信パリティ演算部
１４  フレーミングコントローラ部
１５  サンプルデータ抽出部
１６  ディスキューデータ出力部
２１  クロックデータリカバリ部
２２  スキュー調整部
２３  エラー訂正部
２４  受信側コアロジック部
２５  ディスキューコントローラ部
２６  可変遅延器
２７  ＦＥＣデコーダ部
２８  受信パリティ演算部
２９  訂正処理部
３０  デコーダ
３１  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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