(57)【要約】【課題】  ＬＤＭＯＳトランジスタのサイズを小さくし、製造コストを下げる製造方法を提供する。【解決手段】この発明によれば、半導体基板上にトレンチを形成する工程と、前記トレンチ上にシリコン層を形成する工程と、前記シリコン層に第１導電型の不純物を導入する工程と、前記不純物が導入された前記シリコン層を不活性雰囲気下で加熱することにより、前記不純物を前記シリコン層に拡散させる工程と、前記不純物が拡散された前記シリコン層を酸化雰囲気下で加熱する工程と、前記トレンチを挟むように、第１導電型の不純物が導入されたドレインコンタクト領域と第２導電型の不純物が導入されたボディ領域とを形成する工程と、を備える半導体装置の製造方法が提供される。【選択図】図１
2011249354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトレンチを形成する工程と、
前記トレンチ上にシリコン層を形成する工程と、
前記シリコン層に第１導電型の不純物を導入する工程と、
前記不純物が導入された前記シリコン層を不活性雰囲気下で加熱することにより、前記不純物を前記シリコン層に拡散させる工程と、
前記不純物が拡散された前記シリコン層を酸化雰囲気下で加熱する工程と、
前記トレンチを挟むように、第１導電型の不純物が導入されたドレインコンタクト領域と第２導電型の不純物が導入されたボディ領域とを形成する工程と、
を備え、
前記シリコン層を酸化雰囲気下で加熱する工程は、前記シリコン層を酸化雰囲気下で加熱することにより、前記シリコン層を酸化させて酸化層を形成するとともに前記不純物をトレンチ表面に拡散させて、前記ボディ領域と前記ドレインコンタクト領域との間にドリフト領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン層を形成する工程が２０〜１００ｎｍの層厚のシリコン層を形成する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を導入する工程が前記不純物として砒素又はアンチモンを導入する工程である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を導入する工程は、前記トレンチ底面のシリコン層に対して第１導電型の不純物を導入する工程と、前記トレンチ側面のシリコン層に対して第１導電型の不純物を導入する工程と、を備える工程である請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記不純物を導入する工程は、前記半導体基板の法線方向に対して所定の角度で不純物を回転注入する工程である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記ボディ領域が形成された領域内の一部分の上に絶縁膜を介してゲート電極を形成する工程と、
前記ボディ領域が形成された領域内の他の部分に、第１導電型の不純物が導入されたソース領域を形成する工程と、
をさらに備える請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源用途の大電流のスイッチング素子として， ＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある。このＬＤＭＯＳは、高耐圧かつ低オン抵抗であるため、いわゆるパワー半導体装置といて用いられている。
【０００３】
図６は、このＬＤＭＯＳトランジスタの一例である。このＬＤＭＯＳトランジスタは、Ｐ型半導体基板２０１上のＮ型ウエル領域（ＨＶ−ＮＷＥＬＬ）２０２内に形成されたＰ型ボディ領域２１２、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）領域２１０及びドレイン拡散領域２１６を備えている。またＰ型ボディ領域２１２内に、Ｎ+型ソース拡散領域２１５及Ｐ型ボディ領域２１２の電極取り出し部であるＰ+拡散領域２１７が形成され、Ｐ型ボディ領域２１２及びＳＴＩ領域２１０の一部の上にゲート電極２１４がゲート酸化膜２１３を介して形成されている。さらに、このＬＤＭＯＳトランジスタは、オン抵抗を小さくするため、ＳＴＩ領域２１０の下方に、この領域２１０を囲むようにＮ型不純物の拡散層であるＮ型ドリフト層２０９が形成されている。
【０００４】
このような構造のＬＤＭＯＳトランジスタは、Ｎ型ウエル領域２０２とＮ型ドリフト層２０９の不純物濃度を調整することにより、トレードオフ関係にある高耐圧化及びオン抵抗の低抵抗化を改善できるので、３０〜１５０Ｖの耐圧が求められるＬＤＭＯＳトランジスタに広く採用されている。
【０００５】
上記ＬＤＭＯＳトランジスタのＮ型ドリフト層２０９は、周知のフォトリソグラフィ技術を用いて、選択酸化膜を介してフォトレジスト膜に形成された開口部からイオン注入を行うことにより形成されることが知られている（例えば、特許文献１）。ここで、選択酸化膜はＬＯＣＯＳ酸化法で形成でき、この選択酸化膜はＳＴＩ構造に替えることができることが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１５０３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記形成方法によりドリフト層を形成すると、フォトリソグラフィ技術で生じるアライメントや線幅のずれを考慮して、ＬＤＭＯＳトランジスタの設計にマージンを設ける必要がある。
例えば、図６のＬＤＭＯＳトランジスタの場合、（１）ＬＤＭＯＳトランジスタに耐圧を持たせるため、Ｐ型ボディ領域２１２とＮ型ドリフト層２０９との間に距離（スペース）を確保する必要があるが、例えば、露光するマスクパターンの位置のばらつきを考慮して、フォトレジスト膜を配置してドリフト層を形成する必要がある。また、（２）フォトレジスト膜に転写されたマスクパターンの幅（例えば、マスクパターンの線幅）がＮ型ドリフト層２０９の幅を決定するところ、この幅のばらつきを考慮してＳＴＩ領域２１０に対してＮ型ドリフト層２０９を形成する必要がある。
このため、ＬＤＭＯＳトランジスタのサイズが大きくなり、ウエハ上で占める面積が大きくなる結果、製造コストが上昇している。従って、ＬＤＭＯＳトランジスタのサイズを小さくし、製造コストを下げる製造方法が望まれている。
【０００８】
この発明はこのような事情に鑑みてなされたものであり、ＬＤＭＯＳトランジスタのサイズを小さくし、製造コストを下げる製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
この発明によれば、半導体基板上にトレンチを形成する工程と、前記トレンチ上にシリコン層を形成する工程と、前記シリコン層に第１導電型の不純物を導入する工程と、前記不純物が導入された前記シリコン層を不活性雰囲気下で加熱することにより、前記不純物を前記シリコン層に拡散させる工程と、前記不純物が拡散された前記シリコン層を酸化雰囲気下で加熱する工程と、前記トレンチを挟むように、第１導電型の不純物が導入されたドレインコンタクト領域と第２導電型の不純物が導入されたボディ領域とを形成する工程と、を備え、前記シリコン層を酸化雰囲気下で加熱する工程は、前記シリコン層を酸化雰囲気下で加熱することにより、前記シリコン層を酸化させて酸化層を形成するとともに前記不純物をトレンチ表面に拡散させて、前記ボディ領域と前記ドレインコンタクト領域との間にドリフト領域を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
この発明の半導体装置の製造方法によれば、トレンチ上に形成されたシリコン層を酸化させて酸化層を形成するとともに前記不純物をトレンチ表面に拡散させて、前記ボディ領域と前記ドレインコンタクト領域との間にドリフト領域を形成するので、前記ボディ領域と前記ドレインコンタクト領域との間をトレンチで素子分離できると共に、セルフアラインでトレンチを囲むようにドリフト領域を配置できる半導体装置の製造方法が提供される。前記ドリフト領域を前記ボディ領域と前記ドレインコンタクト領域との間にフォトリソグラフィ技術を用いることなく形成できるので、ドリフト領域をフォトリソグラフィ技術により製造する方法と比較して製造コストを下げる製造方法が提供される。また、前記不純物を拡散させてドリフト領域を形成するので、フォトリソグラフィ技術よりもドリフト領域の位置がばらつきにくい製造方法が提供される。このため、半導体装置のサイズを小さくし、製造コストを下げる製造方法が提供される。
また、前記ボディ領域と前記ドレインコンタクト領域との間に、トレンチを囲むようにしてドリフト領域を配置されるので、オン抵抗が小さい半導体装置の製造方法が提供される。
また、前記ドリフト領域が形成される領域を挟むように前記ドレインコンタクト領域とボディ領域とが形成されているので、高耐圧化に適した半導体装置の製造方法が提供される。つまりドレインコンタクト領域の不純物濃度に対して、前記ドレインコンタクト領域とボディ領域との間にあるドリフト領域の不純物濃度を低い濃度とすれば、高耐圧化された半導体装置を製造できる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図３】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図４】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図５】この発明の実施形態に係る半導体装置の製造方法の変形例を説明するための断面図である。
【図６】背景技術に係るＬＤＭＯＳトランジスタの一例を示す断面図である。
【発明を実施するための形態】
【００１２】
この発明の半導体装置の製造方法は、半導体基板上にトレンチを形成する工程と、前記トレンチ上にシリコン層を形成する工程と、前記シリコン層に第１導電型の不純物を導入する工程と、前記不純物が導入された前記シリコン層を不活性雰囲気下で加熱することにより、前記不純物を前記シリコン層に拡散させる工程と、前記不純物が拡散された前記シリコン層を酸化雰囲気下で加熱する工程と、前記トレンチを挟むように、第１導電型の不純物が導入されたドレインコンタクト領域と第２導電型の不純物が導入されたボディ領域とを形成する工程と、を備え、前記シリコン層を酸化雰囲気下で加熱する工程は、前記シリコン層を酸化雰囲気下で加熱することにより、前記シリコン層を酸化させて酸化層を形成するとともに前記不純物をトレンチ表面に拡散させて、前記ボディ領域と前記ドレインコンタクト領域との間にドリフト領域を形成することを特徴とする。
【００１３】
ここで、前記シリコン層に第１導電型の不純物を導入する工程は、前記ドリフト領域を形成する領域上の前記シリコン層の一部領域に不純物を導入してもよい。すなわち、前記シリコン層に第１導電型の不純物を導入する工程は、前記トレンチが形成された領域を含む領域の、前記シリコン層の一部に不純物を導入してもよい。
【００１４】
また、半導体基板上にトレンチを形成する工程は、半導体基板内の一部領域に第１導電型の不純物を導入してウエル領域を形成し、その後、前記ウエル領域内にトレンチを形成する工程であってもよい。前記ウエル領域内に、前記トレンチを挟むようにドレインコンタクト領域及びボディ領域が形成され、前記ウエル領域（トレンチ及びボディ領域以外の領域）がドレイン領域として機能する。つまり、半導体基板内の一部領域に第１導電型の不純物を導入してウエル領域を形成することにより、ドレイン領域に対応する領域を形成する。
【００１５】
この発明の半導体装置の製造方法は、前記シリコン層を形成する工程が２０〜１００ｎｍの層厚のシリコン層を形成する工程であってもよい。シリコン層が２０ｎｍ以上の層厚であれば、導入される不純物が均一に拡散されやすく、シリコン層が１００ｎｍ以下の層厚であれば、シリコン層を酸化させて酸化層を形成するときに応力による欠陥が生じにくい。
【００１６】
また、前記不純物を導入する工程が前記不純物として砒素又はアンチモンを導入する工程であってもよい。Ｎ型の導電型の場合、通常、リン、砒素又はアンチモン等のＶ価の元素を不純物として用いられる。
この発明の製造方法によれば、前記シリコン層に不純物を導入し、前記不純物を前記シリコン層に拡散させ、かつ前記不純物をトレンチ表面に拡散させてドリフト領域を形成するので、従来のイオン注入法のような不純物分布の深さに制約が生じない。つまり、従来のイオン注入法を用いてドリフト領域を形成する場合、ドリフト領域が半導体基板内部にあるので、砒素又はアンチモンを用いることは困難であったが、この発明の製造方法によれば、ドリフト領域の形成に砒素又はアンチモンを不純物として用いることができる。
一方、不純物として砒素又はアンチモンを用いてドリフト領域を形成すると、不純物をトレンチ表面に拡散させてドリフト領域を形成する工程で加熱する温度がばらついても、ドリフト領域の幅・深さへの影響が少ない。このため、ドリフト領域を精度よく製造できる。この製造方法によれば、半導体装置のサイズをより小さくし、製造コストを下げる製造方法が提供される。
【００１７】
また、前記不純物を導入する工程は、前記トレンチ底面のシリコン層に対して第１導電型の不純物を導入する工程と、前記トレンチ側面のシリコン層に対して第１導電型の不純物を導入する工程と、を備える工程であってもよい。
この製造方法によれば、前記トレンチ底面及び側面のシリコン層にそれぞれ第１導電型の不純物を導入するので、前記トレンチ上のシリコン層に均一に不純物が導入される。
また、前記不純物を導入する工程は、前記半導体基板の法線方向に対して所定の角度で不純物を回転注入する工程であってもよい。
この製造方法によれば、前記所定の角度で不純物を回転注入するので、前記トレンチ上のシリコン層に均一に不純物が導入される。
【００１８】
ここで、回転注入は、例えば、イオン注入の場合、イオン源と半導体基板とを相対的に回転させて前記シリコン層にイオンを注入することである。この回転注入を適用した他の実施形態を挙げると、例えば、前記半導体基板に平行な平面に対して所定の方向から、前記半導体基板の法線方向に対して所定の角度で、不純物を導入する工程と、前記半導体基板を回転させた後、前記方向から前記角度で、不純物を導入する工程と、を備える前記不純物を導入する工程がある。この実施形態によれば、前記所定の方向及び所定の角度で第１導電型の不純物を導入するので、前記トレンチ上のシリコン層に均一に不純物が導入される。
【００１９】
また、別の観点では、前記不純物を導入する工程は、前記トレンチに対して複数のツイスト角で前記不純物を導入する工程であってもよい。前記トレンチが形成された領域の前記シリコン層に不純物を導入する工程は、半導体基板の法線方向に対して所定の角度（例えば、基板の法線方向に対して斜め方向）で不純物を導入してもよいが、ここで、複数のツイスト角で前記不純物を導入するとは、半導体基板の法線方向に対して所定の角度で不純物を導入する場合に、トレンチに対して（例えば、トレンチの溝方向）半導体基板平面上のある方向から不純物を導入した後、別の方向から不純物を導入することをいう。すなわち、半導体基板の法線方向（Ｚ軸）に対する不純物の導入方向をチルト角と定義すると、ツイスト角とは、半導体基板に平行な平面（ＸＹ平面）での不純物の導入方向をいうものである。
この製造方法によれば、前記トレンチに対して複数のツイスト角で前記不純物を導入するので、前記トレンチ上のシリコン層に均一に不純物が導入される。
このように、これら製造方法によれば、前記トレンチ上のシリコン層に均一に不純物が導入されるので、前記不純物がより均一に拡散されたドリフト領域を形成できる。従って、ドリフト領域を精度よく製造できる。
【００２０】
また、この発明の半導体装置の製造方法は、前記ボディ領域が形成された領域内の一部分の上に絶縁膜を介してゲート電極を形成する工程と、前記ボディ領域が形成された領域内の他の部分に、第１導電型の不純物が導入されたソース領域を形成する工程と、をさらに備えてもよい。
この構成によれば、高耐圧化に適したＬＤＭＯＳトランジスタの製造方法が提供される。
ここで、前記ドレイン領域を形成する工程及び前記ソース領域を形成する工程は、ドリフト領域に拡散させる第１導電型の不純物の濃度よりも高い濃度の第１導電型の不純物を導入する。
【００２１】
また、この発明の半導体装置の製造方法は、前記半導体基板の一部に第１導電型の不純物を導入してウエル領域を形成する工程をさらに備え、前記半導体基板上にトレンチを形成する工程が、前記ウエル領域にトレンチを形成する工程であってもよい。
この構成によれば、前記ウエル領域の不純物濃度とドリフト領域の不純物濃度とを調整できるので、高耐圧化され、かつオン抵抗が低抵抗化された半導体装置に適した製造方法が提供される。
【００２２】
なお、第１導電型の不純物とは、Ｎ型不純物又はＰ型不純物をいう。第１導電型の不純物がＮ型不純物の場合、第２導電型の不純物は、Ｐ型不純物であり、また、第１導電型の不純物がＰ型不純物の場合、第２導電型の不純物は、Ｎ型不純物である。
【００２３】
以下、この発明の実施形態について、図１〜４を参照しながら具体的に説明する。なお、以下に記述する実施形態はこの発明の具体的な一例に過ぎず、この発明はこれらよって限定されるものではない。
【００２４】
〔実施形態１〕
図１〜図４は、この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。この実施形態に係る半導体装置の製造方法は、ＬＤＭＯＳトランジスタを製造するための製造方法であり、半導体基板としてウエル領域が形成された半導体基板を用いるので、ウエル領域の形成から説明する。
【００２５】
まず、図１（ａ）に示されるように、Ｐ型半導体基板１にＮ型不純物を導入してＮ型ウエル領域２を形成する。半導体基板としてＰ型半導体基板１を準備し、周知のフォトリソグラフィ技術を用いて、Ｐ型半導体基板１の一方の面（図１の上面）にフォトレジストマスクに開口部を形成する。次に、フォトレジストマスクが形成された面から、Ｎ型不純物であるリンをエネルギー４ｋｅＶ，ドーズ量８×１０12／ｃｍ2でイオン注入する。次に、リンが注入されたＰ型半導体基板１を１２００℃、１０時間でアニールする。これにより、ＬＤＭＯＳトランジスタのドレイン領域となるＮ型ウエル領域２が形成される。
【００２６】
次いで、図１（ｂ）に示されるように、Ｎ型ウエル領域２が形成されたＰ型半導体基板１に開口部を備えるパッド酸化膜３及びナイトライド膜４を形成する。Ｐ型半導体基板１のＮ型ウエル領域２が形成された面に、パッド酸化膜３を約３０ｎｍの膜厚で形成し、続いてナイトライド膜４を約２００ｎｍの膜厚で形成する。次に、周知のフォトリソグラフィ技術により開口部が形成されたフォトレジストマスクを用いて、形成されたパッド酸化膜３及びナイトライド膜４に開口部を形成する。この開口部は、トレンチを形成する部分、つまり素子分離領域に対応し、Ｎ型ウエル領域２の内側の一部領域及びＮ型ウエル領域２境界部の一部領域に設ける。図１（ｂ）では、Ｎ型ウエル領域２の内側に２箇所（図１（ｃ）の５Ａに対応する個所）、Ｎ型ウエル領域２境界部に２箇所（図１（ｃ）の５Ｂに対応する個所）、それぞれ開口部を形成している。この実施形態では、Ｎ型ウエル領域２境界部の開口部は、Ｎ型ウエル領域２境界部からＮ型ウエル領域２外部に達している。
【００２７】
次いで、図１（ｃ）に示されるように、開口部が形成されたパッド酸化膜３及びナイトライド膜４をマスクとして、Ｐ型半導体基板１にトレンチ５を形成する。Ｐ型半導体基板１のトレンチ５Ａ，５Ｂは、パッド酸化膜３及びナイトライド膜４をマスクとして、Ｐ型半導体基板１をエッチングすることにより形成する。図１（ｃ）に示されるトレンチ５Ａ，５Ｂの深さは、３００ｎｍであり、その幅は、０．４〜１００μｍである。これにより、Ｎ型ウエル領域２の内側にトレンチ５Ａが形成され，Ｎ型ウエル領域２境界部にトレンチ５Ｂが形成される。
【００２８】
次いで、図２（ｄ）に示されるように、Ｐ型半導体基板１のトレンチ５Ａ，５Ｂが形成された面に、ポリシリコン膜６を形成する。ポリシリコン膜６は、トレンチ５Ａ，５Ｂが形成されたＰ型半導体基板１上の全面に、例えば３０ｎｍの膜厚で形成する。このポリシリコン膜６は、２０〜１００ｎｍの層厚で軽形成するとよい。ポリシリコン膜６が２０ｎｍ以上の層厚であれば、後述する不純物が均一に拡散されやすく、ポリシリコン膜６が１００ｎｍ以下の層厚であれば、後述するポリシリコン膜６の酸化で応力による欠陥が生じにくい。
また、後述するように、トレンチ５Ａの埋め込みを行うので、トレンチ５Ａがポリシリコン膜６で埋まらないように、ポリシリコン膜６の膜厚は、トレンチ５Ａ（素子分離領域。分離領域ともいう）幅に応じて決定する。好ましくは、トレンチ５Ａの最小トレンチ幅に対して２０％以下の膜厚で形成し、より好ましくは、トレンチ５Ａの最小トレンチ幅に対して１０％以下の膜厚で形成する。この実施形態では、トレンチ５Ａの最小トレンチ幅が０．４μｍであるので、ポリシリコン膜６は、３０ｎｍの膜厚で形成する。
なお、ポリシリコン膜６は、シリコン膜であればよく、ポリシリコン膜６の替わりにアモルファスシリコン膜６を形成してもよい。
【００２９】
次いで、図２（ｅ）に示されるように、トレンチ５Ａが形成された領域のポリシリコン膜６にＮ型不純物を導入する。まず周知のフォトリソグラフィ技術を用いて、ポリシリコン膜６上に開口部が設けられたフォトレジストマスク７を形成する。この開口部はトレンチ５Ａの上部に形成し、この実施形態では、トレンチ５Ａからトレンチ５Ａとトレンチ５Ａとの間までの領域（後述するＮ型ドリフト層及びＰ型ボディ領域が配置される領域）に開口部を形成している。次に、フォトレジストマスク７を介してＮ型不純物である砒素をエネルギー２０ｋｅＶ，ドーズ量１×１０12／ｃｍ2でイオン注入する。
なお、Ｎ型不純物として、砒素のほか、アンチモンを用いてもよい。後述するＮ型ドリフト層９は、アンチモンを用いても砒素と同等の機能を果たす。
【００３０】
次いで、図２（ｆ）に示されるように、砒素が導入されたポリシリコン膜６を不活性雰囲気下で加熱することにより、砒素をポリシリコン膜６に拡散させる。フォトレジストマスク７を除去し、不活性雰囲気下（例えば、Ｎ2雰囲気）でＰ型半導体基板１を８００℃、１時間でアニールする。
【００３１】
次いで、砒素が拡散されたポリシリコン膜６を酸化雰囲気下で加熱することにより、ポリシリコン膜６を酸化させて酸化膜８を形成するとともに砒素をトレンチ５Ａ表面に拡散させてＮ型ドリフト層９を形成する。例えば、砒素が拡散されたポリシリコン膜６をドライＯ2の雰囲気下、８５０℃で４０分アニールする。これにより、ポリシリコン膜６を酸化させて酸化膜８を形成する。また、砒素をトレンチ５Ａ表面に拡散させてＮ型ドリフト層９を形成する。
なお、酸化雰囲気は、ドライＯ2のほか、いわゆるＨ2−Ｏ2燃焼による雰囲気であってもよい。
【００３２】
次いで、図３（ｇ）に示されるように、Ｐ型半導体基板１の酸化膜８上が形成された面の全面にシリコン酸化膜１０を形成し、シリコン酸化膜１０が形成された面を研磨してナイトライド膜４を露出させる。高密度プラズマＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＰｌａｓｍａＣＶＤ）法を用いて、８００ｎｍの膜厚のシリコン酸化膜１０を形成し、このシリコン酸化膜１０で酸化膜８を被覆するとともにトレンチ５Ａ，５Ｂを埋める（トレンチ埋め込み）。次いで、ＣＭＰ法を用いて、Ｐ型半導体基板１のシリコン酸化膜１０が形成された面を研磨し、表面を平坦にするとともに、シリコン酸化膜１０及び酸化膜８の一部を除去する。研磨はナイトライド膜４が表面に露出するまで行う。
【００３３】
次いで、図３（ｈ）に示されるように、トレンチ５Ａに挟まれる領域にＰ型不純物が導入されたＰ型ボディ領域１２を形成する。まず、パッド酸化膜３及びナイトライド膜４を除去（全面エッチング）し、スルー酸化膜１１を形成する。このスルー酸化膜１１は、２０ｎｍの膜厚で形成する。次に周知のフォトリソグラフィ技術を用いて、トレンチ５Ａに挟まれる領域に対応する開口部を備えるフォトレジストマスクをスルー酸化膜１１上に形成し、このフォトレジストマスクを介してＰ型の不純物であるボロンをイオン注入する。このボロンのイオン注入は、３回行う。このイオン注入の条件は、例えば、１回目のイオン注入が、エネルギー２００ｋｅＶ，ドーズ量８×１０13／ｃｍ2であり、２回目のイオン注入が、エネルギー８０ｋｅＶ，ドーズ量１×１０12／ｃｍ2であり、３回目のイオン注入が、エネルギー２０ｋｅＶ，ドーズ量３×１０11／ｃｍ2である。このボロンのイオン注入により、Ｐ型ボディ領域１２が形成される。ボロンのイオン注入後、スルー酸化膜１１上のフォトレジストマスクを除去し、さらにスルー酸化膜１１も除去する。
なお、トレンチ５Ａに挟まれる領域、つまり、Ｐ型ボディ領域１２が配置される領域は、Ｎ型ドリフト層９と平面的に隣り合う領域であり、図３（ｈ）に示されるように、Ｎ型ドリフト層９と所定の領域を挟んで隣り合う領域であってもよい。
【００３４】
次いで、図３（ｉ）に示されるように、前記ボディ領域が形成されたＰ型半導体基板１上にゲート絶縁膜１３を形成し、形成されたゲート絶縁膜１３上にゲート電極１４を形成する。Ｐ型半導体基板１の表面にゲート絶縁膜１３を７ｎｍの膜厚で形成し、ゲート絶縁膜１３上のＰ型半導体基板１全面にポリシリコンを成膜し、周知のフォトリソグラフィ技術を用いて、ドライエッチングによりゲート電極１４を形成する。ゲート電極１４は、Ｐ型ボディ領域１２とトレンチ５Ａ（Ｎ型ドリフト層９）とを跨ぐように配置する。つまり、Ｐ型ボディ領域１２の一部領域とＮ型ドリフト層９の一部と平面的に重なるように配置する。
【００３５】
次いで、図４（ｊ）に示されるように、Ｎ型ソース拡散領域１５及びＮ型ドレイン拡散領域１６（ドレインコンタクト領域ともいう）を形成し、また、Ｐ型ボディ取出拡散領域１７を形成する。
Ｎ型ソース拡散領域１５及びＮ型ドレイン拡散領域１６の形成は、周知のフォトリソグラフィ技術を用いて、例えば、Ｎ型不純物のリンをエネルギー２０ｋｅＶ，ドーズ量１．０×１０14／ｃｍ2でイオン注入する。ここで、Ｎ型ソース拡散領域１５は、Ｐ型ボディ領域１２内のＰ型ボディ取出拡散領域１７が配置される領域に隣接するように配置する。また、Ｎ型ドレイン拡散領域１６は、Ｐ型ボディ領域１２とトレンチ５Ａで隔てられ、Ｎ型ドリフト層９に隣接する領域に配置する。つまり、Ｎ型ドレイン拡散領域１６とＰ型ボディ領域１２とがＮ型ドリフト層９を挟むように配置する。
一方、Ｐ型ボディ取出拡散領域１７は、周知のフォトリソグラフィ技術を用いて、例えば、Ｐ型不純物のボロンについてイオン種としてＢＦ2を用い、ＢＦ2をエネルギー２０ｋｅＶ，ドーズ量３．０×１０15／ｃｍ2でイオン注入する。Ｐ型ボディ取出拡散領域１７は、Ｐ型ボディ領域１２内のＮ型ソース拡散領域１５が配置される領域に隣接するように配置する。
【００３６】
次いで、図４（ｋ）に示されるように、ゲート電極１４が形成されたＰ型半導体基板１表面に周知の層間絶縁膜１８を形成し、周知のコンタクトホールを形成してコンタクトプラグ１９を形成し、Ｐ型ボディ及びソースに接続される共通電極２０、ドレイン電極２１、ゲート取り出し電極２２を形成する。
以上により、ＬＤＭＯＳトランジスタが製造される。
【００３７】
上記の実施形態では、トレンチ５Ａが形成された領域のポリシリコン膜６にＮ型不純物を導入する工程（図２の（ｅ））において、Ｎ型不純物をＰ型半導体基板１に対してほぼ垂直方向からイオン注入しているが、例えば、斜め方向からＮ型不純物をイオン注入してもよい。図５は、トレンチ５Ａが形成された領域のポリシリコン膜６にＮ型不純物を導入する工程の変形例を説明するための図である。図５において、Ｐ型半導体基板１の表面に平行な面をＸＹ平面とし、このＸＹ平面に直交する方向をＺ方向としている。
【００３８】
図５に示されるように、チルト角を設けて、Ｎ型不純物（例えば、砒素）をイオン注入してもよい。ここで、チルト角とは、Ｐ型半導体基板１面の法線方向（図５のＺ方向）に対するイオンの入射角度をいう（図５に示すθ）。例えば、チルト角を３０度にして，エネルギー２０ｋｅＶ，ドーズ量１．０×１０12／ｃｍ2の条件でイオン注入してもよい。
【００３９】
また、Ｎ型不純物を複数回イオン注入し、イオン注入の間でツイスト角度が異なるものとしてもよい。ここで、ツイスト角とは、Ｐ型半導体基板１面の法線方向に対して斜め方向からイオンを注入した場合に、トレンチ５Ａ，５Ｂの溝方向（図５では、ＸＺ平面に直交する方向。つまりＹ方向）に対するイオンの入射角度をいう。例えば、上記のイオン注入条件（チルト角３０度）で、ツイスト角９０度（図５のＸ軸矢印方向）で１回目のイオン注入を行い、続いてイオン源とＰ型半導体基板１とを相対的に回転させ、ツイスト角２７０度（図５のＸ軸矢印と逆方向）で２回目のイオン注入を行ってもよい。
【００４０】
また、チルト角を設けないで（つまりチルト角０度）、Ｎ型不純物をイオン注入することによりトレンチ底面のシリコン層６にＮ型不純物を導入し、次いで、チルト角を設けて（例えば、チルト角３０度）、Ｎ型不純物をイオン注入することによりトレンチ側面のシリコン層６にＮ型不純物を導入してもよい。このチルト角を設けてＮ型不純物をイオン注入するときに、いわゆる回転注入法でイオンを注入してもよい。例えば、チルト角０度，エネルギー２０ｋｅＶ，ドーズ量５．０×１０11／ｃｍ2でイオン注入を行い、次いで、チルト角３０度，エネルギー２０ｋｅＶ，ドーズ量５．０×１０11／ｃｍ2の回転注入を行うとよい。
【００４１】
ほか、２回以上のイオンの注入を実施してもよいし、また，回転注入において、Ｐ型半導体基板を回転させる注入であってもよい（イオンビームを回転させるスキャン方式のほか、半導体基板を回転させるスキャン方式であってもよい）。
【００４２】
従来のＬＤＭＯＳトランジスタの製造方法によれば、ＬＤＭＯＳトランジスタに耐圧を持たせるため、Ｐ型ボディ領域２１２とＮ型ドリフト層２０９との間に０．２μｍ以上のマージンを確保し、さらにマスクパターンの線幅のばらつき０．１μｍを考慮して、計０．３μｍ以上のマージンが必要であった。たとえば、ＬＤＭＯＳトランジスタのＰ型ボディ取出拡散領域２１７の中心部とドレイン拡散領域２１６の中心部との間隔（ハーフピッチ。図６に示すＨ）は、上記マージンを考慮しない場合には、５．０μｍの大きさであるが、上記マージンを考慮すると、５．３μｍとなり約６％サイズが大きくなる。電源用途のＬＳＩ回路では、その面積のうちＬＤＭＯＳトランジスタ占める割合は，２０％〜８０％にもなるので、上記のようなＬＤＭＯＳトランジスタのサイズの増加は、製造コストの上昇につながる。
【００４３】
しかし、この実施形態に係る製造方法によれば、Ｎ型ドリフト層９の形成は、ポリシリコン膜６を酸化させて酸化膜８を形成するとともに砒素をトレンチ５Ａ表面に拡散させる。このため、Ｎ型ドリフト層９のばらつきの要因は、導入された不純物の濃度に起因するものと不純物拡散時の温度ばらつきに起因するものに限られ、これらのばらつきはＮ型ドリフト層９の１０％程度にすぎない。例えば、Ｎ型ドリフト層９の深さを０．３μｍとした場合、ばらつきは、わずか０．０３μｍである。
【００４４】
この実施形態に係る製造方法によれば、従来、約０．３μｍ以上必要であったマージンを、約０．０３μｍのマージンに小さくすることができる。ＬＤＭＯＳトランジスタのハーフピッチで考えると、従来の５．３μｍのハーフピッチサイズが、５．０３μｍのハーフピッチサイズで形成できることになる。このため、ＬＤＭＯＳトランジスタのサイズを約５．１％縮小することができ、その結果、製造コストを下げることができる。
【００４５】
この発明は上述した各実施形態および実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についてもこの発明の技術的範囲に含まれる。例えば、不純物の導電型について、Ｎ型とＰ型を入れ替えた形態が技術的範囲に含まれる。上記実施形態は、Ｎ型半導体基板にも適用できる。
【符号の説明】
【００４６】
１  Ｐ型半導体基板  （半導体基板）
２  Ｎ型ウエル領域  （ウエル領域）
３  パッド酸化膜
４  ナイトライド膜
５，５Ａ，５Ｂ  トレンチ
６  ポリシリコン膜  （シリコン層）
７  フォトレジストマスク
８  酸化膜
９  Ｎ型ドリフト層  （ドリフト領域）
１０  シリコン酸化膜
１１  スルー酸化膜
１２  Ｐ型ボディ領域  （ボディ領域）
１３  ゲート絶縁膜  （絶縁膜）
１４  ゲート電極
１５  Ｎ型ソース拡散領域  （ソース領域）
１６  Ｎ型ドレイン拡散領域  （ドレインコンタクト領域）
１７  Ｐ型ボディ取出拡散領域
１８  層間絶縁膜
１９  コンタクトプラグ
２０１  Ｐ型半導体基板
２０２  Ｎ型ウエル領域（ＨＶ−ＮＷＥＬＬ）
２０９  Ｎ型ドリフト層
２１０  ＳＴＩ領域
２１２  Ｐ型ボディ領域
２１３  ゲート酸化膜
２１４  ゲート電極
２１５  Ｎ+型ソース拡散領域
２１６  ドレイン拡散領域
２１７  Ｐ+拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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