(57)【要約】【課題】電気特性が向上し、サイズの小型化が図れる積層電子部品を提供すること。【解決手段】セラミック層４と内部電極層６ａ〜８ｂとが交互に積層された直方体形状の素子本体１０と、素子本体１０の少なくとも４側面全周に形成してある絶縁膜１１と、素子本体１０の４側面を除く対向する１対の端面にそれぞれ形成してあり、内部電極層６ａ〜８ｂの何れかと接続する一対の第１外部電極膜１２ａ，１２ｂと、それぞれの第１外部電極膜１２ａ，１２ｂを覆い、しかも前記４側面に形成してある絶縁膜１１の端部を所定重なり範囲Ｌ１で覆う一対の第２外部電極膜１４ａ，１４ｂと、を有する積層サーミスタ素子である。【選択図】図１
2011091199.tif 000002
【特許請求の範囲】
【請求項１】
セラミック層と内部電極層とが交互に積層された直方体形状の素子本体と、
前記素子本体の少なくとも４側面全周に形成してある絶縁膜と、
前記素子本体の４側面を除く対向する１対の端面にそれぞれ形成してあり、前記内部電極層の何れかと接続する一対の第１外部電極膜と、
それぞれの前記第１外部電極膜を覆い、しかも前記４側面に形成してある前記絶縁膜の端部を所定重なり範囲で覆う一対の第２外部電極膜と、を有する積層型電子部品。
【請求項２】
それぞれの前記所定重なり範囲が、前記素子本体の前記端面間の距離に対して、１／２０〜１／７の長さである請求項１に記載の積層電子部品。
【請求項３】
前記第１外部電極膜が、焼き付け処理により形成される電極膜であり、
前記第２外部電極膜が、樹脂含有ペースト膜である請求項１または２に記載の積層電子部品。
【請求項４】
前記絶縁膜は、前記素子本体の４側面以外に前記端面も覆っているが、前記端面では、前記内部電極層の端部が前記絶縁膜を突き抜けて前記第１外部電極膜に接続してある請求項１〜３の何れかに記載の積層電子部品。
【請求項５】
前記内部電極層は、
前記第１外部電極膜と端部がそれぞれ接続する一対の第１内部電極層と、
これらの第１内部電極層と同一平面に形成され、これらの第１内部電極層と接続しないフローティング電極層と、
前記フローティング電極層の一部と前記第１内部電極層とに対して前記セラミック層を介して積層され、前記第１外部電極膜にそれぞれ接続するが相互には接続されない一対の第２内部電極層と、を有する請求項１〜４の何れかに記載の積層電子部品。
【請求項６】
前記フローティング電極層の両自由端は、それぞれ前記所定重なり範囲内に位置する請求項５に記載の積層電子部品。
【請求項７】
前記内部電極層は、
一方の前記第１外部電極膜と一端が接続する第１内部電極層と、
前記第１内部電極層に対して前記セラミック層を介して積層され、他方の前記第１外部電極膜と一端が接続する第２内部電極層と、を有する請求項１〜４の何れかに記載の積層電子部品。
【請求項８】
第１内部電極層および第２内部電極層において、前記第１外部電極膜に接続する一端と反対側の自由端が、それぞれ前記所定重なり範囲内に位置する請求項７に記載の積層電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーミスタ、バリスタ、インダクタ、コンデンサなどの積層電子部品の構造に関する。
【背景技術】
【０００２】
たとえば積層型サーミスタ素子は、セラミック層と内部電極層とが交互に積層された直方体形状の素子本体を有する。素子本体の両端面には、それぞれ外部電極が形成してあり、交互に積層される内部電極に各外部電極が接続してある。素子本体の内部では、一対の内部電極に挟まれたセラミック層が抵抗体層となり、サーミスタ素子を構成している。
【０００３】
このサーミスタ素子を初めとして、積層電子部品では、セラミック層を挟んで積層される内部電極層の重なり面積を大きくすることで、電気特性が向上し、サイズの小型化が図れる。そこで、内部電極層の幅を素子本体の幅と同じに設計する電極パターンが開発されている（特許文献１参照）。
【０００４】
ところが、このように内部電極層の幅を素子本体の幅と同じに設計すると、内部電極層の幅方向の側端が素子本体から露出することになる。また、電子部品を半田でロー付けする際の接合性を考慮して、外部電極は、素子本体の端面から当該端面付近の４側面を覆う形状になっている。そのため、内部電極層の一端が接続してある一方の外部電極とは反対側に位置する他方の外部電極に対して、内部電極層の他端（自由端）が短絡してしまう可能性がある。
【０００５】
そこで、内部電極層の他端は、他方の外部電極に接触する位置までは伸ばすことができず、そのことが、セラミック層を挟んで積層される内部電極層の重なり面積を大きくすることができない限界になっている。なお、特許文献１には、外部電極で覆われていない素子本体の側面を、耐湿性を向上させるために絶縁性保護膜で覆うことが開示してある。しかしながら、特許文献１に記載の絶縁性保護膜は、外部電極と素子本体との間には形成されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２５０７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、このような実状に鑑みてなされ、その目的は、電気特性が向上し、サイズの小型化が図れる積層電子部品を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る積層電子部品は、
セラミック層と内部電極層とが交互に積層された直方体形状の素子本体と、
前記素子本体の少なくとも４側面全周に形成してある絶縁膜と、
前記素子本体の４側面を除く対向する１対の端面にそれぞれ形成してあり、前記内部電極層の何れかと接続する一対の第１外部電極膜と、
それぞれの前記第１外部電極膜を覆い、しかも前記４側面に形成してある前記絶縁膜の端部を所定重なり範囲で覆う一対の第２外部電極膜と、を有する。
【０００９】
本発明に係る積層電子部品では、素子本体の４側面には絶縁膜が形成してある。そのため、内部電極層の幅を素子本体の幅と同じに設定しても、内部電極層の幅方向の側端は、素子本体の側面から露出しない。
【００１０】
また、素子本体の対向する端面には第１外部電極膜が形成してあり、第１外部電極膜に接続する第２外部電極膜は、絶縁膜の端部を所定重なり範囲で覆うように形成してある。そのため、素子本体の内部において、内部電極の自由端を、第１外部電極膜には接続しないで第１外部電極膜の近くまで伸ばすことができる。それらの結果、セラミック層を挟んで積層される内部電極層の重なり面積を最大限に大きくすることができる。そのために、電子部品の電気特性が向上すると共に、内部電極層の積層数を減らすことができ、電子部品の小型化に寄与する。内部電極層の積層数を減らすことができれば、積層ズレによる特性のバラツキも抑制することができ、電気特性が安定する。
【００１１】
また、素子本体の内部で内部電極層の面積を最大限に大きくすることができ、内部電極層の側端を素子本体の表面近くに位置させることができるため、その内部電極層の側端を通して素子本体の外部に逃がすことができる熱量も増大する。しかも、内部電極層の側端近くに位置する外部電極膜を通しても、素子本体の内部に生じる熱量を素子本体の外部に逃がすこともできる。素子本体からの放熱が良好になれば、電子部品の定格電力も大きくすることができる。また、放熱性向上により自己発熱が小さくなり、動作時の抵抗誤差も小さくなる。
【００１２】
さらに、第２外部電極膜の外側には、めっき膜が形成されることが好ましいが、めっき膜を形成する際に、素子本体の側面に形成してある絶縁膜の両端が第２外部電極膜により覆われているため、めっき液が素子本体の内部に進入するおそれが少ない。
【００１３】
好ましくは、それぞれの前記所定重なり範囲が、前記素子本体の前記端面間の距離に対して、１／２０〜１／７の長さ、さらに好ましくは１／１２〜１／６の長さである。このような範囲とすることにより、短絡を防止しつつ内部電極層の重なり面積を大きくすることができる。しかもハンダ接合時の強度向上も図れる。
【００１４】
好ましくは、前記第１外部電極膜が、焼き付け処理により形成される電極膜であり、前記第２外部電極膜が、樹脂含有ペースト膜である。第２外部電極膜を樹脂含有ペースト膜とすることにより、第１外部電極膜に対して電気的な接続を確保しつつ、素子本体の側面に形成してある絶縁膜の上に電極膜を形成しやすい。
【００１５】
また、第１外部電極膜を、焼き付け処理により形成される電極膜とすることにより、焼成時の高温により、いわゆるカーケンドール効果が生じ、内部電極層に含まれる金属と第１外部電極膜に含まれる金属とが相互に拡散して強固に接続される。なお、カーケンドール効果を有効に生じさせるためには、内部電極層と第１外部電極膜とに、Ａｇ、ＰｄやＰｔ等の面心立方の結晶構造を有する異種の金属を含有していることが好ましい。
【００１６】
好ましくは、前記絶縁膜は、前記素子本体の４側面以外に前記端面も覆っているが、前記端面では、前記内部電極層の端部が前記絶縁膜を突き抜けて前記第１外部電極膜に接続してある。カーケンドール効果が生じれば、素子本体の端面にまで薄い絶縁膜が形成されている場合であっても、その絶縁膜を通して、内部電極層と第１外部電極膜との間で金属の相互拡散が生じ、内部電極層の一端が第１外部電極膜まで突出して延びることになる。
【００１７】
好ましくは、前記内部電極層は、
前記第１外部電極膜と端部がそれぞれ接続する一対の第１内部電極層と、
これらの第１内部電極層と同一平面に形成され、これらの第１内部電極層と接続しないフローティング電極層と、
前記フローティング電極層の一部と前記第１内部電極層とに対して前記セラミック層を介して積層され、前記第１外部電極膜にそれぞれ接続するが相互には接続されない一対の第２内部電極層と、を有する。
【００１８】
フローティング電極層を有する内部電極層のパターンは、フローティング電極層を有さない内部電極層のパターンに比較して、特性のバラツキを小さくすることができる。
【００１９】
好ましくは、前記フローティング電極層の両自由端（素子本体の端面方向に延びる端部）は、それぞれ前記所定重なり範囲内に位置する。このような範囲内までフローティング電極層の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜との間で短絡することもない。
【００２０】
あるいは、前記内部電極層は、
一方の前記第１外部電極膜と一端が接続する第１内部電極層と、
前記第１内部電極層に対して前記セラミック層を介して積層され、他方の前記第１外部電極膜と一端が接続する第２内部電極層と、を有してもよい。
【００２１】
この場合において、好ましくは、第１内部電極層および第２内部電極層において、前記第１外部電極膜に接続する一端と反対側の自由端が、それぞれ前記所定重なり範囲内に位置する。このような範囲内までこれらの内部電極層の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜との間で短絡することもない。
【図面の簡単な説明】
【００２２】
【図１】図１は本発明の一実施形態に係る積層サーミスタ素子の概略断面図である。
【図２】図２（ａ）は図１に示す積層サーミスタ素子の素子本体を示す概略断面図、図２（ｂ）は図２（ａ）に示すIIB−IIB線に沿う概略断面図である。
【図３】図３（ａ）は図２（ａ）に示すIIIA−IIIA線に沿う概略断面図、図３（ｂ）は図２（ａ）に示すIIIB−IIIB線に沿う概略断面図である。
【図４】図４は図１に示す積層サーミスタ素子の使用状態を示す概略断面図である。
【図５】図５は本発明の他の実施形態に係る積層サーミスタ素子の概略断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明を、図面に示す実施形態に基づき説明する。
第１実施形態
【００２４】
図１に示すように、本発明の一実施形態に係る積層電子部品としての積層サーミスタ素子２は、セラミック層４と内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂが交互に積層してある素子本体１０を有する。本実施形態では、素子本体４は、Ｘ軸方向の長辺方向とＹ軸方向の短辺方向とＺ軸方向の積層方向とを有する直方体形状を有する。
【００２５】
素子本体１０は、Ｙ軸方向に対向する二つの側面と、Ｚ軸方向には向き合う二つの側面と、Ｚ軸方向に向き合う二つの端面とを有する。これらの４つの側面および２つの端面は、絶縁膜１１で覆われている。絶縁膜１１は、例えばシリコン酸化物膜、アルミニウム酸化物膜、ジルコニウム酸化物膜、チタン酸化物膜、マグネシウム酸化物膜などで構成される。絶縁膜１１は、たとえば溶液のディッピング法、スピンコート法、スパッタ法などで素子本体１０の外周面全体に形成される。
【００２６】
絶縁膜１１の厚みは、素子本体１０の４つの側面では、好ましくは０．０５〜１０μｍであり、素子本体１０の二つの端面では、好ましくは０〜２μｍである。絶縁膜１１の厚みは、素子本体１０の４つの側面と二つの端面とで同じであってもよく異なっていても良い。素子本体１０の二つの端面では、絶縁膜１１の厚みは０であっても良いが、０でなくとも、後述するカーケンドール効果により内部電極層６ａ〜８ａ，６ｂ〜８ｂの端部は絶縁膜１１を貫通して端子電極１５ａ，１５ｂに接続される。
【００２７】
素子本体１０のＸ軸方向の両端には、それぞれ一対の端子電極１５ａ，１５ｂが形成してある。各端子電極１５ａは、それぞれ三層の外部電極膜１２ａ，１４ａ，１６ａおよび１２ｂ，１４ｂ，１６ｂで構成してある。最も内側に位置する第１外部電極膜１２ａ，１２ｂは、それぞれ、素子本体１０の端面のみに形成してあり、素子本体１０の側面にまではほとんど延びていない。
【００２８】
各第１外部電極膜１２ａ，１２ｂの外側には、第１外部電極膜１２ａ，１２ｂを覆い、しかも素子本体１０の４側面に位置する絶縁膜１１のＸ軸方向の端部をそれぞれＸ軸方向の所定重なり範囲Ｌ１で覆う一対の第２外部電極膜１４ａ，１４ｂがそれぞれ形成してある。各第２外部電極膜１４ａ，１４ｂの外側には、これらの膜をそれぞれ全体的に覆う一対の第３外部電極膜１６ａ，１６ｂがそれぞれ形成してある。
【００２９】
素子本体１０の内部のＺ軸方向の略中央に位置する同一平面上の内部電極層６ａ〜６ｃは、セラミック層４を介して、内部電極層７ａ〜７ｂ，８ａ〜８ｂによりにより挟まれている。内部電極層６ａ〜６ｃは、絶縁膜１１を突き抜けて第１外部電極膜１２ａ，１２ｂにそれぞれ接続してある第１内部電極層６ａ，６ｂと、これらの第１内部電極層と同一平面に形成され、これらの第１内部電極層６ａ，６ｂと接続しないフローティング電極層６ｃとを有する。
【００３０】
フローティング電極層６ｃのＸ軸方向の両端（自由端）は、第１内部電極層６ａ，６ｂに対して第１隙間パターン３で絶縁されており、それぞれ所定重なり範囲Ｌ１内に位置するようになっている。第２内部電極層７ａ，７ｂは、それぞれフローティング電極層６ｃの一部と第１内部電極層６ａ，６ｂとに対してセラミック層４を介して積層され、第１外部電極膜１２ａ，１２ｂにそれぞれ接続するが、第２隙間パターン５により相互には接続されないようになっている。第２内部電極層８ａ，８ｂに関しても、第２内部電極層７ａ，７ｂと同様である。
【００３１】
図３（ａ）および図３（ｂ）に示すように、第１隙間パターン５および第２隙間パターン７は、Ｙ軸方向に沿って直線状に伸び、これらのＸ軸方向の幅ｄ１およびｄ２は、相互に同じであることが好ましいが、異なっていても良く、好ましくは３０〜１００μｍである。全ての内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂは、図２（ｂ）、図３（ａ）および図３（ｂ）に示すように、素子本体１０のＹ軸方向の幅と同じであり、図１に示す絶縁膜１１が形成されていない状態で、素子本体１０の側面から露出している。
【００３２】
セラミック層４は、たとえばＮＴＣサーミスタ層などの半導体セラミックで構成してあり、たとえば、マンガン、ニッケル、コバルト、鉄などの遷移金属元素の中から選ばれる２種あるいはそれ以上の元素から構成され、スピネル構造を有する複合酸化物を主成分として含む材料で構成される。また、特性向上等のためにセラミック層４には、副成分が含有されていてもよい。主成分および副成分の組成および含有量は、所望の特性に応じて適宜決定すればよい。
【００３３】
セラミック層４は、たとえば図２（ａ）および図２（ｂ）に示すように、一層以上に積層されたグリーンシートが内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂと共に焼成することにより得られる。セラミック層４の厚みは、特に制限されないが、本実施形態では、内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂの間では、好ましくは１０〜１００μｍ程度である。なお、本実施形態では、電極層の積層数は、特に限定されず、電極層６ａ〜６ｃおよび７ａ〜７ｂを繰り返し単位として、セラミック層４を介して、何層にも積層してもよい。
【００３４】
内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂを構成する導電材としては、特に制限されないが、たとえば、Ａｇ、Ｐｄ、Ａｕ、Ｐｔ等の貴金属およびこれらの合金（Ａｇ−Ｐｄなど）、あるいはＣｕ、Ｎｉ等の卑金属およびこれらの合金などで構成される。ただし、後述するカーケンドール効果による第１外部電極膜１２ａ，１２ｂとの接合性を向上させる観点からは、面心立方の結晶構造を有する異種の金属により構成されるとより好ましい。
【００３５】
また、端子電極１５ａ，１５ｂにおける第１外部電極膜１２ａ，１２ｂの材質も特に限定されず、内部電極を構成する導電材と同様の材料を用いることができる。ただし、第１外部電極膜１２ａ，１２ｂは、焼き付け処理により形成される電極膜であり、後述するカーケンドール効果による内部電極層６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂとの接合性向上効果を促進するためには、面心立方の結晶構造を有する異種の金属により構成されるとより好ましい。このような観点から、第１外部電極膜１２ａ，１２ｂは、銀または銀を主成分とする合金を含むものであると好ましく、内部電極層６ａ〜６ｃ，７ａ〜７ｂ，８ａ〜８ｂは、パラジウム若しくは白金、または、これらの金属を主成分とする合金を含むものであるとより好ましい。
【００３６】
すなわち、このような場合には、第１外部電極膜１２ａ，１２ｂを素子本体１０の端面に焼き付け処理する時の高温により、絶縁膜１１を貫通して、これらの金属が拡散する、いわゆるカーケンドール効果が生じるようになる。このカーケンドール効果が生じると、内部電極層６ａ〜６ｂ，７ａ〜７ｂ，８ａ〜８ｂに含まれる金属が、第１外部電極膜１２ａ，１２ｂ側に拡散し、この拡散に伴って内部電極層６ａ〜６ｂ，７ａ〜７ｂ，８ａ〜８ｂの一端部が第１外部電極１２ａ，１２ｂ側に突出し、両者は密接に接合される。
【００３７】
第１外部電極膜１２ａ，１２ｂの外側に形成される第２外部電極膜１４ａ，１４ｂは、樹脂含有ペースト膜であり、高温での熱処理を必要とせず、素子本体１０の側面端部に形成してある絶縁膜１１の表面に対しても良好に密着する。樹脂含有ペースト膜に含まれる金属としては、特に限定されないが、好ましくは銀、パラジウム、銀パラジウム合金、金、白金、金白金合金である。また、樹脂含有ペースト膜に含まれる樹脂としては、特に限定されないが、好ましくはエポキシ樹脂、シリコン樹脂、ポリイミド樹脂である。
【００３８】
第２外部電極膜１４ａ，１４ｂの外側には、第３外部電極膜１６ａ，１６ｂが形成されることが好ましく、第３外部電極膜１６ａ，１６ｂは、ＮｉめっきおよびＳｎめっきの多層膜、またはＣｕめっき、Ｎｉめっき、Ｓｎめっきの多層膜であってもよい。めっき膜から成る第３外部電極膜１６ａ，１６ｂを形成することで、図４に示すように、積層サーミスタ素子２の端子電極１５ａ，１５ｂを、回路基板２６のランドパターン２６にハンダ２０で接合する際に、ハンダ食われを有効に防止できる。
【００３９】
本実施形態では、第１外部電極膜１２ａ，１２ｂの各厚みは、好ましくは５〜５０μｍであり、第２外部電極膜１４ａ，１４ｂの各厚みは、好ましくは５〜５０μｍであり、第３外部電極膜１６ａ，１６ｂの各厚みは、好ましくは１〜１０μｍである。
【００４０】
積層サーミスタ素子２の寸法は、特に限定されず、用途に応じて適当な寸法とすればよく、通常、Ｘ軸方向寸法（図１に示す寸法Ｌ０）が０．４〜１．６ｍｍであり、Ｙ軸方向寸法が０．２〜０．８ｍｍであり、Ｚ軸方向寸法が０．２〜０．８ｍｍ程度である。
【００４１】
各端子電極１５ａ，１５ｂのＸ軸方向の長さＬ２は、前述したＸ軸方向の所定重なり範囲Ｌ１に、各端子電極１５ａ，１５ｂの厚みを足した長さである。本実施形態では、所定重なり範囲Ｌ１は、好ましくは０．０１〜０．５ｍｍ、さらに好ましくは０．０３〜０．５ｍｍである。また、各端子電極１５ａ，１５ｂの厚みは、素子２のＸ軸方向長さＬ０に比較して十分に小さいため、素子２のＸ軸方向長さＬ０は、素子本体１０の端面間の距離と略等しく、比率Ｌ１／Ｌ０は、好ましくは１／２〜１／３、さらに好ましくは１／５〜２／５である。
【００４２】
前述したように、フローティング電極層６ｃのＸ軸方向の両自由端は、それぞれ所定重なり範囲Ｌ１内に位置し、その重複範囲Ｌ３は、それぞれ好ましくは、最低が５０μｍ以上であり、最大が、範囲Ｌ１以下である。端子電極１５ａ，１５ｂが形成されてない素子本体１０の側面におけるＸ軸方向の長さＬ４は、素子２のＸ軸方向長さＬ０から各端子電極１５ａ，１５ｂのＸ軸方向の長さＬ２を引いた長さである。
【００４３】
次に、本実施形態に係る積層型サーミスタ２の製造方法の一例を説明する。本実施形態に係る積層型サーミスタを製造する方法としては、特に制限されず、公知の方法を用いればよいが、以下の説明では、シート法を用いる場合を例示する。
【００４４】
まず、内部電極層６ａ〜８ｂを形成することとなる所定パターンの内部電極ペースト膜が形成されたグリーンシートと、内部電極層６ａ〜８ｂを持たないグリーンシートとを、用意する。
【００４５】
グリーンシートは、上述したＮＴＣサーミスタ層を構成する材料によって形成される。なお、この種の材料には、Ｓｉ、Ｎａ、Ｃａなどの不可避的不純物が０．１重量％程度以下、含まれていてもよい。  
【００４６】
そして、このような材料を用い、公知の技術によってグリーンシートを製造する。具体的には、たとえば、まずＮＴＣサーミスタ層を構成する材料の原料を湿式混合等の手段によって均一に混合した後、乾燥させる。次に、適切に選定された焼成条件で仮焼成し、仮焼粉を湿式粉砕する。そして、粉砕された仮焼粉末にバインダを加えてスラリー化する。次に、スラリーをドクターブレード法またはスクリーン印刷法等の手段によってシート化し、その後に乾燥させてグリーンシートを得る。
【００４７】
内部電極ペーストは、上述した各種金属を含む。この内部電極ペーストを印刷法等の手段によって、グリーンシートの上に塗布することで、所定パターンの内部電極ペースト膜が形成されたグリーンシートが得られる。
【００４８】
次に、これらのグリーンシートを重ね合せ、圧力を加えて圧着し、乾燥工程等の必要な工程を経た後、切断し、グリーン状態の素子本体１０を取出す。切断は、ダイシングソー等を用いて行なうことができる。
【００４９】
次に、取出されたグリーン状態の素子本体１０を所定条件で焼成した後、素子本体１０の外面に絶縁膜１１を形成する。その後に、素子本体１０のＸ軸方向の端面に形成してある絶縁膜１１のみを研磨などで除去し、あるいは除去することなく、前述したような方法で第１外部電極膜１２ａ，１２ｂ、第２外部電極膜１４ａ，１４ｂおよび第３電極膜１６ａ，１６ｂを形成する。その結果、図１に示すように、端子電極１５ａ，１５ｂが形成してある積層サーミスタ素子２が得られる。
【００５０】
本実施形態に係る積層サーミスタ素子２では、素子本体１０の４側面には絶縁膜１１が形成してある。そのため、内部電極層６ａ〜８ｂの幅を素子本体１０の幅と同じに設定しても、内部電極層６ａ〜８ｂの幅方向の側端は、素子本体１０の側面から露出しない。
【００５１】
また、素子本体１０の対向する端面には第１外部電極膜１２ａ，１２ｂが形成してあり、第１外部電極膜１２ａ，１２ｂにそれぞれ接続する第２外部電極膜１４ａ，１４ｂは、絶縁膜１１の側面を所定重なり範囲Ｌ１で覆うように形成してある。そのため、素子本体１０の内部において、フローティング電極層６ｃのＸ軸方向の自由端を、第１外部電極膜１２ａ，１２ｂには接続しないで第１外部電極膜１２ａ，１２ｂの近くまで伸ばすことができる。それらの結果、セラミック層４を挟んで積層される内部電極層６ａ〜８ｂの重なり面積を最大限に大きくすることができる。そのために、積層サーミスタ素子２の電気特性が向上すると共に、内部電極層６ａ〜８ｂの積層数を減らすことができ、素子２の小型化に寄与する。内部電極層６ａ〜８ｂの積層数を減らすことができれば、積層ズレによる特性のバラツキも抑制することができ、電気特性が安定する。
【００５２】
また、素子本体１０の内部で内部電極層６ａ〜８ｂの面積を最大限に大きくすることができ、内部電極層６ａ〜８ｂの側端を素子本体１０の表面近くに位置させることができるため、その内部電極層６ａ〜８ｂの側端を通して素子本体１０の外部に逃がすことができる熱量も増大する。しかも、内部電極層６ａ〜８ｂの側端近くに位置する外部電極膜１４ａ，１４ｂ，１６ａ，１６ｂを通しても、素子本体１０の内部に生じる熱量を素子本体１０の外部に逃がすこともできる。素子本体１０からの放熱が良好になれば、素子２の定格電力も大きくすることができる。また、放熱性向上により自己発熱が小さくなり、動作時の抵抗誤差も小さくなる。
【００５３】
さらに、本実施形態では、第２外部電極膜１４ａ，１４ｂの外側には、めっき膜から成る第３外部電極膜１６ａ，１６ｂが形成されるので、めっき膜を形成する際に、素子本体１０の側面に形成してある絶縁膜１１の両端が第２外部電極膜１４ａ，１４ｂにより覆われているため、めっき液が素子本体１０の内部に進入するおそれが少ない。
【００５４】
また本実施形態では、第１外部電極膜１２ａ，１２ｂが、焼き付け処理により形成される電極膜であり、第２外部電極膜１４ａ，１４ｂが、樹脂含有ペースト膜であることにより、第１外部電極膜１２ａ，１２ｂに対して電気的な接続を確保しつつ、素子本体１０の側面に形成してある絶縁膜１１の上に電極膜１４ａ，１４ｂを形成しやすい。
【００５５】
さらに本実施形態では、フローティング電極層６ｃを有する内部電極層のパターンであるために、フローティング電極層を有さない内部電極層のパターンに比較して、特性のバラツキを小さくすることができる。これは、たとえばグリーン積層体からグリーンチップに切断する際に、Ｘ軸方向の切断位置が多少ずれたとしても、チップ内では、内部電極層６ａ〜８ｂ間の重なり面積は、変化しないため、チップ間で重なり面積のバラツキが生じにくいことに起因している。
第２実施形態
【００５６】
本実施形態に係る積層サーミスタ素子１０２は、図５に示すように、内部電極層１０６および１０７の繰り返しパターンを、図１に示す内部電極層６ａ〜８ｂに比較して変化させて素子本体１１０を構成した以外は、図１〜図４に示す実施形態と同様な構成を有し、以下に示す以外は、同様な作用効果を奏する。
【００５７】
本実施形態では、素子本体１１０の内部に位置する内部電極層は、一方の第１外部電極膜１２ａと一端が接続する第１内部電極層１０６と、第１内部電極層１０６に対してセラミック層４を介して積層され、他方の第１外部電極膜１２ｂと一端が接続する第２内部電極層１０７と、を有する。
【００５８】
第１内部電極層１０６および第２内部電極層１０７において、第１外部電極膜１２ａ，１２ｂにそれぞれ接続する一端と反対側の自由端が、それぞれ所定重なり範囲Ｌ１内に位置する。このような範囲Ｌ１内までこれらの内部電極層１０６，１０７の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜１２ａ，１２ｂとの間で短絡することもない。
【００５９】
この実施形態では、各端子電極１５ａ，１５ｂは、それぞれ第１外部電極膜１２ａ，１２ｂと第２外部電極膜１２ｂ，１４ｂとの二層膜で構成してあるが、図１と同様に、第３外部電極膜１６ａ，１６ｂがそれぞれ形成してあっても良い。また、素子本体１１０の内部では、内部電極層１０６および１０７がセラミック層４を介して交互に多数積層してあっても良い。
その他の実施形態
【００６０】
なお、本発明は、上述した実施し形態に限定されず、種々に改変することが可能である。
【００６１】
たとえばセラミック層４としては、サーミスタ層に限定されず、バリスタ層であっても良く、素子全体としては、積層バリスタ素子となる。バリスタ層としては、バリスタ特性を発現し得るバリスタ材料から構成されるものであれば特に制限なく適用できる。より具体的には、ＺｎＯを主成分とし、このＺｎＯ中にＰｒ等の希土類元素やＢｉ等の副成分、Ａｌ等の微量添加物等を配合したものが好適な例として挙げられる。
【００６２】
さらにセラミック層４としては、誘電体層であってもよく、その場合には、素子全体としては、積層コンデンサ素子となり、あるいはその他の素子であっても良い。本発明の構造は、内部電極層の重なり面積が重要であるサーミスタ素子やバリスタ素子に特に有効であり、特に、素子２のＸ軸方向の寸法が小さい小型素子にきわめて有効である。
【実施例】
【００６３】
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。ただし、本発明は、これらの実施例のみに限定されるものではない。
実施例１
【００６４】
まず、ＮＴＣサーミスタ層を構成する材料の原料として、市販の四三酸化マンガン（Ｍｎ３  Ｏ４  ）、酸化ニッケル、酸化コバルトおよび酸化鉄を準備した。これらの原料をボールミルで１６時間、湿式粉砕し、乾燥して、ＮＴＣサーミスタ層用の原料を得た。
【００６５】
そして、得られた原料１００重量部と、ポリビニルブチラール樹脂１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）５重量部と、溶媒としてのアルコール１００重量部とをボールミルで混合してペースト化し、ＮＴＣサーミスタ層用ペーストを得た。
【００６６】
そして、上記にて調製したＮＴＣサーミスタ層用ペーストと、内部電極用ペーストと、を用い、以下のようにして、図１に示される積層サーミスタ２を製造した。なお、本実施例においては内部電極層用ペーストとして、導電材として、Ｐｄを含む市販の電極用ペーストを使用した。
【００６７】
まず、得られたＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に、グリーンシートを形成した。次いで、このグリーンシートの上に、内部電極用ペーストを用いて、スクリーン印刷により、内部電極パターン膜を印刷し、内部電極パターン膜が印刷されたグリーンシートを製造した。次いで、上記のグリーンシートとは別に、ＮＴＣサーミスタ層用ペーストを用いて、ドクターブレード法にて、ＰＥＴフィルム上に内部電極パターン膜の印刷されていないグリーンシートを製造した。
【００６８】
そして、上記にて製造した各グリーンシートを交互に積層し、得られた積層体を加熱・加圧することにより、グリーンチップを製造した。
【００６９】
次いで、得られたグリーンチップを所定のサイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。
【００７０】
脱バインダ処理条件は、昇温速度：３０℃／時間、保持温度：３００〜４００℃、温度保持時間：８時間、雰囲気：空気中とした。
【００７１】
焼成条件は、昇温速度：２００℃／時間、保持温度：１０００〜１４００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
【００７２】
アニール条件は、昇温速度：２００℃／時間、保持温度：６００〜８００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気：空気中とした。
【００７３】
次に、得られた積層セラミック焼成体の外面に絶縁膜１１をスパッタ法により形成した。絶縁膜１１はＳｉＯ２からなり、０．０５〜１０μｍの厚みであった。
【００７４】
次いで、得られた素子本体１０の端面に、銀を含む第１外部電極膜１２ａ，１２ｂを焼き付け処理した。焼き付け温度は６００〜９００℃であった。第１外部電極膜１２ａ，１２ｂの厚みは、それぞれ５〜５０μｍであった。
【００７５】
その後に、第１外部電極膜１２ａ，１２ｂを被覆するように、樹脂含有電極膜から成る第２電極膜１４ａ，１４ｂを形成した。樹脂含有電極膜は、金属として銀を含み、樹脂としてはエポキシ樹脂を含んでいた。樹脂含有電極膜から成る第２電極膜１４ａ，１４ｂは、熱処理により乾燥させた。熱処理温度は１００〜３００℃であった。第２外部電極膜１４ａ，１４ｂの厚みは５〜５０μｍであった。
【００７６】
次に、第２外部電極膜１４ａ，１４ｂをそれぞれ被覆するように、Ｎｉめっき膜およびＳｎめっきの多層膜から成る第３外部電極膜１６ａ，１６ｂをめっき法により形成した。第３外部電極膜１６ａ，１６ｂの厚みは、それぞれ１〜１０μｍであった。
【００７７】
得られた素子２における図１に示す寸法関係は、以下の通りであった。Ｌ０＝１．６ｍｍ、Ｌ１＝０．３ｍｍ、Ｌ３＝０．２４ｍｍ、内部電極層の積層数は３４であり、それらの間に挟まれるセラミック層の厚みは、２０μｍであった。
実施例２
【００７８】
図５に示す内部電極層１０６および１０７の繰り返しパターンを有する積層構造の素子本体１１０とし、以下に示す以外は、実施例１と同様にして、積層サーミスタ素子を製造した。図５に示す寸法関係は、以下の通りであった。Ｌ０＝１．６ｍｍ、Ｌ１＝０．３ｍｍ、Ｌ３＝０．２４ｍｍ、内部電極層の積層数は３４であり、それらの間に挟まれるセラミック層の厚みは、２０μｍであった。
実施例３
【００７９】
Ｌ０＝１．０ｍｍ、Ｌ１＝０．２２ｍｍ、Ｌ３＝０．１６ｍｍ、内部電極層の積層数は１８であり、実施例１と同様にして、積層サーミスタ素子を製造した。
実施例４
【００８０】
Ｌ０＝１．０ｍｍ、Ｌ１＝０．２２ｍｍ、Ｌ３＝０．１６ｍｍ、内部電極層の積層数は１８とした以外は、実施例２と同様にして、積層サーミスタ素子を製造した。
比較例１
【００８１】
図５において、絶縁膜１１を形成せずに、しかも、内部電極層１０６および１０７の自由端が、重なり範囲Ｌ１内に位置せず、長さＬ４内に位置し、重複範囲Ｌ３がマイナス０．０６ｍｍとした以外は、実施例２と同様にして、積層サーミスタ素子を製造した。
比較例２
【００８２】
図５において、絶縁膜１１を形成せずに、しかも、内部電極層１０６および１０７の自由端を、重なり範囲Ｌ１内に位置させず、長さＬ４内に位置させ、重複範囲Ｌ３をマイナス０．０６ｍｍとした以外は、実施例４と同様にして、積層サーミスタ素子を製造した。
評価
【００８３】
実施例１〜４および比較例１〜２に係る試料を、それぞれ１００個作成し、端子電極１５ａ，４５ｂ間の抵抗と、抵抗のバラツキを調べた。同じ素子サイズである実施例１，２および比較例１を比較すると、比較例１の抵抗値の平均に対して、実施例２の抵抗値の平均値は１０％低減することができ、実施例１では５％低減することが確認できた。
【００８４】
また、比較例１の抵抗バラツキの平均に対して、実施例１の抵抗バラツキの平均値は６０％低減することができ、実施例２では４０％低減することが確認できた。
【００８５】
また、同じ素子サイズである実施例３，４および比較例２を比較すると、比較例２の抵抗値の平均に対して、実施例３の抵抗値の平均値は１５％低減することができ、実施例４では３０％低減することが確認できた。
【００８６】
また、比較例２の抵抗バラツキの平均に対して、実施例３の抵抗バラツキの平均値は７０％低減することができ、実施例４では５０％低減することが確認できた。
【００８７】
これらの結果、実施例３および４に示すように、特にサイズが小さくなるほど、比較例２に比べて抵抗値の絶対値が小さくなると共に、抵抗値のバラツキが小さくなり、特に、図１に示すパターン（実施例３）では、抵抗値の絶対値の低減効果および抵抗バラツキの低減効果が顕著であった。
【符号の説明】
【００８８】
２…積層サーミスタ
４…セラミック層
６ａ，６ｂ，１０６…第１内部電極層
６ｃ…フローティング電極層
７ａ，７ｂ，８ａ，８ｂ，１０７…第２内部電極層
１０…素子本体
１１…絶縁膜
１２ａ，１２ｂ…第１外部電極膜
１４ａ，１４ｂ…第２外部電極膜
１６ａ，１６ｂ…第３外部電極膜
１５ａ，１５ｂ…端子電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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