(57)【要約】      （修正有）【課題】バーンイン試験が実施される半導体装置であって、自装置の品質を表す情報であるバーンイン試験の実施時間を特定することが容易な半導体装置を提供する。【解決手段】半導体装置１は、実施されたバーンイン試験時間を特定するための特定情報を記憶する記憶部２と記憶部２内に特定情報を記憶させ、また記憶された特定情報を読み出す制御部３とを含む。【選択図】図１
2011117864.tif 000002
【特許請求の範囲】
【請求項１】
バーンイン試験が実施される半導体装置であって、
記憶部と、
前記バーンイン試験の実施時間を特定するための特定情報を前記記憶部に記憶し、また、前記記憶部内の特定情報を読み出す制御部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バーンイン試験は、前記半導体装置を含むロットに所定のストレスを所定時間かける工程を、当該ロットでの故障率が規定値になるまで繰り返し行うものであり、
前記記憶部は、Ｎ（Ｎは２以上の整数）個のアンチヒューズ回路を含み、
前記制御部は、前記Ｎ個のアンチヒューズ回路のうち、前記工程が行われた回数を表す数のアンチヒューズ回路を導通状態にすることによって、前記記憶部に前記特定情報を記憶する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記制御部は、前記工程が行われるごとに、前記Ｎ個のアンチヒューズ回路を１つずつ導通状態にする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、バーンイン試験が実施される半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、時間の経過に伴って、初期故障、偶発故障、磨耗故障が順に発生することが知られている。初期故障が発生した半導体装置を取り除く１つの手法として、バーンイン試験が知られている（特許文献１参照）。
【０００３】
バーンイン試験は、ロット単位で半導体装置に電気的ストレスおよび温度ストレスを複数回かけることによって、欠陥をもつ半導体装置に初期故障を発生させ、初期故障が発生した半導体装置をロットから取り除く手法である。
【０００４】
例えば、バーンイン試験は、以下のモニタバーンイン方式で、拡散ロットあるいは組み立てロット単位で実施される。
1回目Loop1：ストレス一定時間実施→ストレス終了→判定試験実施→故障率自動計算
2回目Loop2：ストレス一定時間実施→ストレス終了→判定試験実施→故障率自動計算
3回目Loop3：ストレス一定時間実施→ストレス終了→判定試験実施→故障率自動計算
・・・・・・・・・
品質が良好なロットでの故障率は、収束性がよく、短時間つまり少ないLoop（ループ）数のバーンイン試験で規定の故障率になるが、何かしらの欠陥を持ったロットでの故障率は、収束性が悪く、バーンイン試験の時間（Loop数）が長くなる傾向がある。つまり、バーンイン試験でのLoop数は、ロットの品質、さらに言えば、ロット内の半導体装置の品質を表すことになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３１３３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バーンイン試験でのLoop数はロッドの品質を表すため、Loop数によって厳密にロッドの出荷先をコントロールできれば、顧客先での品質問題を回避することが可能になる。
【０００７】
しかしながら、バーンイン試験が終了した時点で、ロットが受けたバーンイン試験でのLoop数によってロットの出荷先をコントロールする作業は、作業者が行わなければならず、ロット流動が煩雑になってしまう、という問題があることを本願発明者は明らかにした。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、バーンイン試験が実施される半導体装置であって、記憶部と、前記バーンイン試験の実施時間を特定するための特定情報を前記記憶部に記憶し、また、前記記憶部内の特定情報を読み出す制御部と、を含む。
【発明の効果】
【０００９】
本発明によれば、半導体装置内に、特定情報、つまり、その半導体装置が受けたバーンイン試験の実施時間を特定するための情報が記憶され、この特定情報は、読み出し可能となる。
【００１０】
このため、半導体装置内の特定情報を読み出すことにより、その半導体装置の品質を自動的に判定することが可能になり、よって、半導体装置の品質に応じて、その半導体装置の出荷先を自動的に決定することが可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態を示したブロック図である。
【図２】バーンイン試験のLoop1が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【図３】バーンイン試験のLoop2が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【図４】バーンイン試験のLoop3が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【図５】記憶部２を模式的に示した模式図である。
【図６】バーンイン試験がLoop3まで実施された際の各ＡＦ回路２−１〜２−１２の状態を示した図である。
【図７】バーンイン試験がLoop10まで実施された際の各ＡＦ回路２−１〜２−１２の状態を示した図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の一実施形態を示したブロック図である。
【００１３】
図１において、本発明の一実施形態の半導体装置１は、記憶部２と、制御部３と、を含む。記憶部２は、Ｎ個のアンチヒューズ回路（以下「ＡＦ回路」と称する）２−１〜２−Ｎを含む。制御部３は、ロード端子３１と、ストア端子３２と、Ｎ個のノアゲート３３−１〜３３−Ｎと、Ｎ−１個のアンドゲート３４−２〜３４−Ｎと、ＡＦ情報出力制御回路（以下「制御回路」と称する）３５と、を含む。本実施形態では、Ｎ＝１２とする。なお、Ｎは１２に限らず、２以上の整数であればよい。
【００１４】
半導体装置１には、バーンイン試験が実施される。
【００１５】
バーンイン試験は、半導体装置１を含むロットに所定のストレスを所定時間かけ、その後、ロット内の各半導体装置が故障を発生しているかを判定し、その判定結果に基づいてロットでの故障率を計算する工程（以下「Loop」と称する）を、そのロットでの故障率が規定値になるまで繰り返し行うものである。
【００１６】
所定のストレスは、例えば、電気的ストレス、温度ストレス、または、電気的ストレスと温度ストレスとの両方である。電気的ストレスは、例えば、半導体装置１の定格電圧を超える電圧を半導体装置１に印加することである。温度ストレスは、例えば、半導体装置１を半導体装置１の定格温度を超える温度にすることである。
【００１７】
記憶部２は、半導体装置１が受けたバーンイン試験の実施時間を特定するための特定情報を記憶する。
【００１８】
ＡＦ回路２−１〜２−１２のそれぞれは、電気的な書き込みによって非導通状態から導通状態へ不可逆的に変化するアンチヒューズを含む。ＡＦ回路２−１〜２−１２のそれぞれは、端子ＬＤと、端子ＳＴと、端子ＬＤＯＵＴと、を含む。
【００１９】
ＡＦ回路２−１〜２−１２のそれぞれは、端子ＳＴへの入力が“Ｈ”になると、自回路内のアンチヒューズを導通状態にする。なお、本実施形態では、ＡＦ回路内のアンチヒューズを導通状態にすることは、ＡＦ回路を導通状態にすることを意味する。
【００２０】
ＡＦ回路２−１〜２−１２のそれぞれは、端子ＬＤへの入力が“Ｈ”から“Ｌ”に遷移すると、自回路内のアンチヒューズが導通状態であるか非導通状態であるかに関わらず、端子ＬＤＯＵＴから“Ｌ”を出力する。端子ＬＤＯＵＴからの“Ｌ”の出力は、端子ＬＤへの入力が“Ｌ”である間、継続される。
【００２１】
ＡＦ回路２−１〜２−１２のそれぞれは、自回路内のアンチヒューズが非導通状態である状況で、端子ＬＤへの入力が“Ｌ”から“Ｈ”に遷移すると、端子ＬＤＯＵＴから“Ｌ”を出力する。
【００２２】
よって、ＡＦ回路２−１〜２−１２のそれぞれは、自回路内のアンチヒューズが非導通状態である状況では、端子ＬＤＯＵＴから“Ｌ”を出力し続ける。
【００２３】
ＡＦ回路２−１〜２−１２のそれぞれは、自回路内のアンチヒューズが導通状態である状況で、端子ＬＤへの入力が“Ｌ”から“Ｈ”に遷移すると、端子ＬＤＯＵＴから“Ｈ”を出力する。端子ＬＤＯＵＴからの“Ｈ”を出力は、その後、端子ＬＤへの入力が“Ｈ”から“Ｌ”に遷移するまで継続される。
【００２４】
ＡＦ回路２−ｉ（ｉは、１、２・・・１０、１１）の端子ＬＤＯＵＴからの出力は、ノアゲート３３−ｉの一方の入力端子と、アンドゲート３４−（ｉ＋１）の一方の入力端子と、制御回路３５と、に供給される。
【００２５】
ＡＦ回路２−１２の端子ＬＤＯＵＴからの出力は、ノアゲート３３−１２の一方の入力端子と、制御回路３５と、に供給される。
【００２６】
制御部３は、バーンイン試験の実施時間を特定するための特定情報を記憶部２に記憶し、また、記憶部２内の特定情報を読み出す。
【００２７】
制御部３は、１２個のＡＦ回路２−１〜２−１２のうち、Loopが行われた回数を表す数のＡＦ回路内のアンチヒューズを導通状態にすることによって、記憶部２に特定情報を記憶する。本実施形態では、Loopが行われるごとに、１２個のＡＦ回路内のアンチヒューズを１つずつ導通状態にする。
【００２８】
ロード端子３１は、記憶部２１内の特定情報を読み出すためのLoad制御信号を受け付ける。Load制御信号は、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤに供給される。
【００２９】
このため、Load制御信号が“Ｌ”から“Ｈ”に遷移すると、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴから、各ＡＦ回路内のアンチヒューズが導通状態であるか非導通状態であるかを表す情報が出力される。本実施形態では、各ＡＦ回路２−１〜２−１２は、自回路内のアンチヒューズが導通状態であるとき“Ｈ”を出力し、自回路内のアンチヒューズが非導通状態であるとき“Ｌ”を出力する。
【００３０】
ストア端子３２は、記憶部２に特定情報を書き込むためのStore制御信号を受け付ける。Store制御信号は、ノアゲート３３−１〜３３−１２のそれぞれの他方の入力端子に供給される。
【００３１】
なお、ロード端子３１にLoad制御信号を出力し、ストア端子３２にStore制御信号を出力する処理回路（不図示）は、例えば、半導体装置１内に設けられてもよいし、バーン試験装置に設けられてもよい。
【００３２】
この処理回路は、「Testmode1」になると、load動作を実行して、Load制御信号を“Ｌ”から“Ｈ”に切り換える。
【００３３】
また、この処理回路は、「Testmode2」になると、Store動作を実行して、Store制御信号を“Ｈ”から“Ｌ”に切り換える。
【００３４】
また、この処理回路は、「Testmode3」になると、Load制御信号を“Ｈ”から“Ｌ”に切り換えて、Load動作を終了する。
【００３５】
また、この処理回路は、「Testmode4」になると、Store制御信号を“Ｌ”から“Ｈ”に切り換えて、Store動作を終了する。
【００３６】
ノアゲート３３−１は、ＡＦ回路２−１の端子ＬＤＯＵＴからの出力と、Store制御信号と、を受け付ける。ノアゲート３３−１の出力は、ＡＦ回路２−１の端子ＳＴに供給される。
【００３７】
ノアゲート３３−ｊ（ｊは、２、３・・・１１、１２）は、ＡＦ回路２−ｊの端子ＬＤＯＵＴからの出力と、Store制御信号と、を受け付ける。ノアゲート３３−ｊの出力は、アンドゲート３４−ｊの他方の入力端子に供給される。
【００３８】
アンドゲート３４−ｊは、ＡＦ回路２−（ｊ−１）の端子ＬＤＯＵＴからの出力と、ノアゲート３３−ｊの出力と、を受け付ける。アンドゲート３４−ｊの出力は、ＡＦ回路２−ｊの端子ＳＴに供給される。
【００３９】
本実施形態による半導体装置１は、バーンイン試験が実施される半導体装置１であって、記憶部２と、バーンイン試験の実施時間を特定するための特定情報を記憶部２に記憶し、また、記憶部２内の特定情報を読み出す制御部３と、を含む。
【００４０】
また、本実施形態による半導体装置１では、バーンイン試験は、半導体装置を含むロットに所定のストレスを所定時間かける工程を、そのロットでの故障率が規定値になるまで繰り返し行うものであり、記憶部２は、Ｎ（Ｎは２以上の整数）個のＡＦ回路を含み、制御部３は、Ｎ個のＡＦ回路のうち、前記工程が行われた回数を表す数のＡＦ回路を導通状態にすることによって、記憶部２に特定情報を記憶する。
【００４１】
また、本実施形態による半導体装置１では、制御部３は、前記工程が行われるごとに、Ｎ個のアンチヒューズ回路を１つずつ導通状態にする。
【００４２】
次に、動作を説明する。
【００４３】
図２は、バーンイン試験において１回目のLoop（Loop1）が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【００４４】
図２（ａ）は、１回目のLoop（Loop1）が行われる前の半導体装置１の初期状態を示した回路図である。初期状態では、Load制御信号は“Ｌ（Low）”であり、Store制御信号は“Ｈ（High）”であり、ＡＦ回路２−１〜２−１２内の各アンチヒューズは、非導通状態である。
【００４５】
この場合、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤへの入力（Load制御信号）が“Ｌ”なので、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴからの出力は“Ｌ”となる。また、Store制御信号が“Ｈ”なので、ノアゲート３３−１〜３３−１２のそれぞれの出力は、“Ｌ”になる。よって、ＡＦ回路２−１の端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−１は、自回路内のアンチヒューズを導通状態にする処理を行わない。また、ノアゲート３３−２〜３３−１２のそれぞれの出力が“Ｌ”のため、アンドゲート３４−２〜３４−１２の出力は“Ｌ”となる。よって、ＡＦ回路２−２〜２−１２のそれぞれの端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−２〜２−１２のそれぞれは、自回路内のアンチヒューズを導通状態にする処理を行わない。
【００４６】
その後、半導体装置１に対して、バーンイン試験のLoop1（１回目のLoop）が開始される。
【００４７】
バーンイン試験のLoop1では、半導体装置１を含むロットを予め定められた試験温度まで昇温した状態（以下「ストレス状態」と称する）が、一定時間継続される。
【００４８】
ストレス状態が一定時間継続されると、ストレス状態が解除され、その後、ロット内の各半導体装置について故障が発生しているか等を判定するための判定試験が開始される。
【００４９】
判定試験が開始されると、まず、コマンド信号であるＭＲＳ（モードレジスタ設定）によって「Testmode1」が設定される。「Testmode1」が設定されると、Load制御信号が“Ｌ”から“Ｈ”に切り換わり、load動作が実行される。
【００５０】
図２（ｂ）は、バーンイン試験のLoop1でのload動作を説明するための回路図である。
【００５１】
バーンイン試験のLoop1においてload動作が行われる前の状態（初期状態）では、ＡＦ回路２−１〜２−１２内のそれぞれのアンチヒューズは、非導通状態である。このため、Load制御信号が“Ｌ”から“Ｈ”に切り換わると、ＡＦ回路２−１〜２−１２のそれぞれは、端子ＬＤＯＵＴから“Ｌ”を出力する。
【００５２】
続いて、ＭＲＳによって「Testmode2」が設定される。「Testmode2」が設定されると、Store制御信号が“Ｈ”から“Ｌ”に切り換わり、Store動作が実行される。
【００５３】
図２（ｃ）は、バーンイン試験のLoop1でのStore動作を説明するための回路図である。
【００５４】
各ＡＦ回路２−１〜２−１２の端子ＬＤＯＵＴから“Ｌ”が出力されている状況で、Store制御信号が“Ｈ”から“Ｌ”に切り換わると、ノアゲート３３−１〜３３−１２のそれぞれの出力は、“Ｌ”から“Ｈ”に切り換わる。よって、ＡＦ回路２−１の端子ＳＴへの入力が“Ｈ”となり、ＡＦ回路２−１内のアンチヒューズは導通状態になる。なお、アンドゲート３４−２〜３４−１２のそれぞれの出力は、各ＡＦ回路２−１〜２−１２の端子ＬＤＯＵＴから“Ｌ”が出力されているため、ノアゲート３３−２〜３３−１２のそれぞれの出力が“Ｈ”になっても“Ｌ”のままとなる。よって、ＡＦ回路２−２〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【００５５】
続いて、ＭＲＳによって「Testmode4」が設定される。「Testmode4」が設定されると、Store制御信号が“Ｌ”から“Ｈ”に切り換わり、Store動作が終了する。
【００５６】
図２（ｄ）は、バーンイン試験のLoop1でのStore動作の終了を説明するための回路図である。
【００５７】
Store制御信号が“Ｈ”になると、ノアゲート３３−１の出力は、“Ｌ”になる。よって、ＡＦ回路２−１の端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−１は、自回路内のアンチヒューズを導通状態にする処理を終了する。
【００５８】
また、Store制御信号が“Ｈ”になると、ノアゲート３３−２〜３３−１２の出力は、“Ｌ”になり、アンドゲート３４−２〜３４−１２の出力は“Ｌ”のままとなる。よって、ＡＦ回路２−２〜２−１２のそれぞれの端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−２〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【００５９】
続いて、ＭＲＳによって「Testmode3」が設定される。「Testmode3」が設定されると、Load制御信号が“Ｈ”から“Ｌ”に切り換わり、Load動作が終了する。
【００６０】
図２（ｅ）は、バーンイン試験のLoop1でのLoad動作の終了を説明するための回路図である。
【００６１】
Load制御信号が“Ｌ”になると、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴからの出力は“Ｌ”となる。また、Load制御信号が“Ｌ”になると、半導体装置１は初期状態に復帰する。
【００６２】
その後、ロット内の各半導体装置が故障を発生しているか否かの判定が行われ、その判定結果に基づいてロットでの故障率が計算され、バーンイン試験のLoop1が終了する。
【００６３】
この状況で、ロットでの故障率が規定値になると、バーンイン試験が終了される。この場合、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、ＡＦ回路２−１内のアンチヒューズのみが導通状態となる。よって、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、導通状態となっているアンチヒューズの数は「１」となり、この「１」が特定情報として機能する。
【００６４】
一方、ロットでの故障率が規定値になっていないと、バーンイン試験のLoop2（２回目のLoop）が開始される。
【００６５】
図３は、バーンイン試験のLoop2が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【００６６】
図３（ａ）は、バーンイン試験のLoop2が行われる前の半導体装置１の初期状態を示した回路図である。図３（ａ）に示された状態は、図２（ｅ）に示した状態に対応する。
【００６７】
バーンイン試験のLoop2でも、ストレス状態が一定時間継続される。
【００６８】
ストレス状態が一定時間継続されると、ストレス状態が解除され、その後、ロット内の各半導体装置について故障が発生しているかを判定するための判定試験が開始される。
【００６９】
判定試験が開始されると、まず、ＭＲＳによって「Testmode1」が設定される。「Testmode1」が設定されると、Load制御信号が“Ｌ”から“Ｈ”に切り換わり、load動作が実行される。
【００７０】
図３（ｂ）は、バーンイン試験のLoop2でのload動作を説明するための回路図である。
【００７１】
バーンイン試験のLoop2においてload動作が行われる前の状態（初期状態）では、ＡＦ回路２−１のアンチヒューズは導通状態であり、ＡＦ回路２−２〜２−１２内のそれぞれのアンチヒューズは、非導通状態である。このため、Load制御信号が“Ｌ”から“Ｈ”に切り換わると、ＡＦ回路２−１は、端子ＬＤＯＵＴから“Ｈ”を出力し、ＡＦ回路２−２〜２−１２のそれぞれは、端子ＬＤＯＵＴから“Ｌ”を出力する。
【００７２】
続いて、ＭＲＳによって「Testmode2」が設定される。「Testmode2」が設定されると、Store制御信号が“Ｈ”から“Ｌ”に切り換わり、Store動作が実行される。
【００７３】
図３（ｃ）は、バーンイン試験のLoop2でのStore動作を説明するための回路図である。
【００７４】
ＡＦ回路２−１の端子ＬＤＯＵＴから“Ｈ”が出力されているため、Store制御信号が“Ｈ”から“Ｌ”に切り換わっても、ノアゲート３３−１の出力は“Ｌ”のままとなる。このため、ＡＦ回路２−１の端子ＳＴへの入力は“Ｌ”のままとなり、ＡＦ回路２−１内の導通状態のアンチヒューズに対して、再度導通させるための処理は実行されない。
【００７５】
一方、ＡＦ回路２−２〜２−１４のそれぞれの端子ＬＤＯＵＴから“Ｌ”が出力されているため、Store制御信号が“Ｈ”から“Ｌ”に切り換わると、ノアゲート３３−２〜３３−１２の出力は“Ｈ”となる。
【００７６】
このとき、ＡＦ回路２−１の端子ＬＤＯＵＴから“Ｈ”が出力されているため、アンドゲート３４−２の出力は“Ｈ”となる。よって、ＡＦ回路２−２の端子ＳＴへの入力が“Ｈ”となり、ＡＦ回路２−２内のアンチヒューズは導通状態になる。
【００７７】
なお、アンドゲート３４−３〜３４−１２のそれぞれの出力は、各ＡＦ回路２−２〜２−１２の端子ＬＤＯＵＴから“Ｌ”が出力されているため、ノアゲート３３−３〜３３−１２のそれぞれの出力が“Ｈ”になっても“Ｌ”のままとなる。よって、ＡＦ回路２−３〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【００７８】
続いて、ＭＲＳによって「Testmode4」が設定される。「Testmode4」が設定されると、Store制御信号が“Ｌ”から“Ｈ”に切り換わり、Store動作が終了する。
【００７９】
図３（ｄ）は、バーンイン試験のLoop2でのStore動作の終了を説明するための回路図である。
【００８０】
Store制御信号が“Ｈ”になると、ノアゲート３３−２の出力は“Ｌ”になる。よって、アンドゲート３４−２の出力は“Ｌ”となる。このため、ＡＦ回路２−２の端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−２は、自回路内のアンチヒューズを導通状態にする処理を終了する。
【００８１】
また、Store制御信号が“Ｈ”になると、ノアゲート３３−３〜３３−１２の出力は、“Ｌ”になり、アンドゲート３４−３〜３４−１２の出力は“Ｌ”のままとなる。よって、ＡＦ回路２−３〜２−１２のそれぞれの端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−３〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【００８２】
なお、ＡＦ回路２−１の端子ＬＤＯＵＴからの出力が“Ｈ”なので、Store制御信号が“Ｈ”になってもノアゲート３３−１の出力は“Ｌ”のままとなる。
【００８３】
続いて、ＭＲＳによって「Testmode3」が設定される。「Testmode3」が設定されると、Load制御信号が“Ｈ”から“Ｌ”に切り換わり、Load動作が終了する。
【００８４】
図３（ｅ）は、バーンイン試験のLoop2でのLoad動作の終了を説明するための回路図である。
【００８５】
Load制御信号が“Ｌ”になると、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴからの出力は“Ｌ”となる。また、Load制御信号が“Ｌ”になると、半導体装置１は初期状態に復帰する。
【００８６】
その後、ロット内の各半導体装置が故障を発生しているか否かの判定が行われ、その判定結果に基づいてロットでの故障率が計算され、バーンイン試験のLoop2が終了する。
【００８７】
この状況で、ロットでの故障率が規定値になると、バーンイン試験が終了される。この場合、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、ＡＦ回路２−１内のアンチヒューズとＡＦ回路２−２内のアンチヒューズのみが導通状態となる。よって、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、導通状態となっているアンチヒューズの数は「２」となり、この「２」が特定情報として機能する。
【００８８】
一方、ロットでの故障率が規定値になっていないと、バーンイン試験のLoop3（３回目のLoop）が開始される。
【００８９】
図４は、バーンイン試験のLoop3が行われた際に、記憶部２に特定情報を記憶する動作を説明するための回路図である。
【００９０】
図４（ａ）は、バーンイン試験のLoop3が行われる前の半導体装置１の初期状態を示した回路図である。図４（ａ）に示された状態は、図３（ｅ）に示した状態に対応する。
【００９１】
バーンイン試験のLoop3でも、ストレス状態が一定時間継続される。
【００９２】
ストレス状態が一定時間継続されると、ストレス状態が解除され、その後、ロット内の各半導体装置について故障が発生しているかを判定するための判定試験が開始される。
【００９３】
判定試験が開始されると、まず、ＭＲＳによって「Testmode1」が設定される。「Testmode1」が設定されると、Load制御信号が“Ｌ”から“Ｈ”に切り換わり、load動作が実行される。
【００９４】
図４（ｂ）は、バーンイン試験のLoop3でのload動作を説明するための回路図である。
【００９５】
バーンイン試験のLoop3においてload動作が行われる前の状態（初期状態）では、ＡＦ回路２−１のアンチヒューズとＡＦ回路２−２のアンチヒューズとは導通状態であり、ＡＦ回路２−３〜２−１２内のそれぞれのアンチヒューズは、非導通状態である。このため、Load制御信号が“Ｌ”から“Ｈ”に切り換わると、ＡＦ回路２−１〜２−２は、端子ＬＤＯＵＴから“Ｈ”を出力し、ＡＦ回路２−３〜２−１２のそれぞれは、端子ＬＤＯＵＴから“Ｌ”を出力する。
【００９６】
続いて、ＭＲＳによって「Testmode2」が設定される。「Testmode2」が設定されると、Store制御信号が“Ｈ”から“Ｌ”に切り換わり、Store動作が実行される。
【００９７】
図４（ｃ）は、バーンイン試験のLoop3でのStore動作を説明するための回路図である。
【００９８】
ＡＦ回路２−１の端子ＬＤＯＵＴから“Ｈ”が出力されているため、Store制御信号が“Ｈ”から“Ｌ”に切り換わっても、ノアゲート３３−１の出力は“Ｌ”のままとなる。このため、ＡＦ回路２−１の端子ＳＴへの入力は“Ｌ”のままとなり、ＡＦ回路２−１内の導通状態のアンチヒューズに対して、再度導通させるための処理は実行されない。
【００９９】
また、ＡＦ回路２−２の端子ＬＤＯＵＴから“Ｈ”が出力されているため、Store制御信号が“Ｈ”から“Ｌ”に切り換わっても、ノアゲート３３−２の出力は“Ｌ”のままとなる。よって、アンドゲート３４−２の出力は“Ｌ”のままとなる。このため、ＡＦ回路２−２の端子ＳＴへの入力は“Ｌ”のままとなり、ＡＦ回路２−２内の導通状態のアンチヒューズに対して、再度導通させるための処理は実行されない。
【０１００】
一方、ＡＦ回路２−３〜２−１４のそれぞれの端子ＬＤＯＵＴから“Ｌ”が出力されているため、Store制御信号が“Ｈ”から“Ｌ”に切り換わると、ノアゲート３３−３〜３３−１２の出力は“Ｈ”となる。
【０１０１】
このとき、ＡＦ回路２−２の端子ＬＤＯＵＴから“Ｈ”が出力されているため、アンドゲート３４−３の出力は“Ｈ”となる。よって、ＡＦ回路２−３の端子ＳＴへの入力が“Ｈ”となり、ＡＦ回路２−３内のアンチヒューズは導通状態になる。
【０１０２】
なお、アンドゲート３４−４〜３４−１２のそれぞれの出力は、各ＡＦ回路２−３〜２−１２の端子ＬＤＯＵＴから“Ｌ”が出力されているため、ノアゲート３３−３〜３３−１２のそれぞれの出力が“Ｈ”になっても“Ｌ”のままとなる。よって、ＡＦ回路２−４〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【０１０３】
続いて、ＭＲＳによって「Testmode4」が設定される。「Testmode4」が設定されると、Store制御信号が“Ｌ”から“Ｈ”に切り換わり、Store動作が終了する。
【０１０４】
図４（ｄ）は、バーンイン試験のLoop3でのStore動作の終了を説明するための回路図である。
【０１０５】
Store制御信号が“Ｈ”になると、ノアゲート３３−３の出力は“Ｌ”になる。よって、アンドゲート３４−３の出力は“Ｌ”となる。このため、ＡＦ回路２−３の端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−３は、自回路内のアンチヒューズを導通状態にする処理を終了する。
【０１０６】
また、Store制御信号が“Ｈ”になると、ノアゲート３３−４〜３３−１２の出力は、“Ｌ”になり、アンドゲート３４−４〜３４−１２の出力は“Ｌ”のままとなる。よって、ＡＦ回路２−３〜２−１２のそれぞれの端子ＳＴへの入力は“Ｌ”となり、ＡＦ回路２−３〜２−１２内のそれぞれのアンチヒューズは、非導通状態のままとなる。
【０１０７】
なお、ＡＦ回路２−１の端子ＬＤＯＵＴからの出力が“Ｈ”なので、Store制御信号が“Ｈ”になってもノアゲート３３−１の出力は“Ｌ”のままとなる。
【０１０８】
また、ＡＦ回路２−２の端子ＬＤＯＵＴからの出力が“Ｈ”なので、Store制御信号が“Ｈ”になってもノアゲート３３−２の出力は“Ｌ”のままとなる。
【０１０９】
続いて、ＭＲＳによって「Testmode3」が設定される。「Testmode3」が設定されると、Load制御信号が“Ｈ”から“Ｌ”に切り換わり、Load動作が終了する。
【０１１０】
図４（ｅ）は、バーンイン試験のLoop3でのLoad動作の終了を説明するための回路図である。
【０１１１】
Load制御信号が“Ｌ”になると、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴからの出力は“Ｌ”となる。また、Load制御信号が“Ｌ”になると、半導体装置１は初期状態に復帰する。
【０１１２】
その後、ロット内の各半導体装置が故障を発生しているか否かの判定が行われ、その判定結果に基づいてロットでの故障率が計算され、バーンイン試験のLoop3が終了する。
【０１１３】
この状況で、ロットでの故障率が規定値になると、バーンイン試験が終了される。この場合、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、ＡＦ回路２−１〜２−３内のそれぞれのアンチヒューズが導通状態となる。よって、ＡＦ回路２−１〜２−１２内のアンチヒューズのうち、導通状態となっているアンチヒューズの数は「３」となり、この「３」が特定情報として機能する。
【０１１４】
一方、ロットでの故障率が規定値になっていないと、バーンイン試験のLoop4（４回目のLoop）が上記と同様に開始され、以降、バーンイン試験の判定試験が実行される度に、１つずつ順番にＡＦ回路内のアンチヒューズが導通状態に設定されていく。
【０１１５】
図５は、記憶部２を模式的に示した模式図である。なお、図５において、図１に示したものと同一のものには同一符号を付してある。図５において、ＡＦ回路２−１〜２−１２は、Loop1からLoop12と１対１で対応している。
【０１１６】
図６は、バーンイン試験がLoop3まで実施された際の各ＡＦ回路２−１〜２−１２の状態を示した図である。なお、図６において、図１に示したものと同一のものには同一符号を付してある。図６に示した例では、Loop1〜Loop3にそれぞれ対応するＡＦ回路２−１〜２−３が、導通状態（図６では「×」で示される）になっている。
【０１１７】
図７は、バーンイン試験がLoop10まで実施された際の各ＡＦ回路２−１〜２−１２の状態を示した図である。なお、図７において、図１に示したものと同一のものには同一符号を付してある。図７に示した例では、Loop1〜Loop10にそれぞれ対応するＡＦ回路２−１〜２−１０が、導通状態（図７では「×」で示される）になっている。
【０１１８】
また、バーンイン試験が終了した後に半導体装置１から特定情報を読み出す場合には、Load制御信号を“Ｌ”から“Ｈ”に切り換える。Load制御信号が“Ｌ”から“Ｈ”に切り換えられると、ＡＦ回路２−１〜２−１２のそれぞれの端子ＬＤＯＵＴから、各ＡＦ回路内のアンチヒューズが導通状態であるか非導通状態であるかを表す情報つまり特定情報が、制御回路３５に出力される。
【０１１９】
制御回路３５は、特定情報を受信すると、その特定情報を任意の端子ＤＱへＨ／Ｌ情報として出力する。
【０１２０】
本実施形態によれば、制御部３は、バーンイン試験の実施時間を特定するための特定情報を記憶部２に記憶し、また、記憶部２内の特定情報を読み出す。特定情報にて特定される情報、つまり、半導体装置１が受けたバーンイン試験の実施時間は、半導体装置１の品質を表す。このため、半導体装置１内の特定情報を用いて、半導体装置１の品質を自動的に判定することが可能になり、よって、半導体装置１の品質に応じて、半導体装置１の出荷先を自動的に決定することが可能になる。
【０１２１】
例えば、バーンイン試験の次工程のテスタ工程で特定情報が読み出され、その特定情報に基づいて、半導体装置１が受けたバーンイン試験の実施時間（Loop数）が判定され、その判定結果に基づいて、半導体装置１の出荷先を自動的にコントロールすることが可能になる。
【０１２２】
一例としては、３回以内のLoopでバーンイン試験が終了した半導体装置１（ロット）を、高品質の製品を要求する顧客に供給し、４回以上のLoopでバーンイン試験が終了した半導体装置１（ロット）を、一般顧客に供給することが可能になる。
【０１２３】
また、記憶部２に特定情報が記憶されていない半導体装置１は、何かしらのハードウェアまたはソフトウェアの不具合により、バーンイン試験を受けていないと想定される。このため、記憶部２に特定情報が記憶されていない半導体装置１を取り除くことも可能になる。
【０１２４】
本実施形態によれば、バーンイン試験は、半導体装置１を含むロットに所定のストレスを所定時間かける工程（以下「ストレス工程」と称する）を、そのロットでの故障率が規定値になるまで繰り返し行うものであり、記憶部２は、Ｎ（Ｎは２以上の整数）個のＡＦ回路を含み、制御部３は、Ｎ個のＡＦ回路のうち、ストレス工程が行われた回数を表す数のＡＦ回路を導通状態にすることによって、記憶部２に特定情報を記憶する。
【０１２５】
この場合、半導体装置１が受けたバーンイン試験の実施時間を特定するための情報をＡＦ回路に記憶することが可能になる。
【０１２６】
また、本実施形態によれば、制御部３は、ストレス工程が行われるごとに、Ｎ個のＡＦ回路を１つずつ導通状態にする。この場合、２つ以上のＡＦ回路を誤って同時に導通状態にしてしまうことを防止可能になる。
【０１２７】
なお、上記実施形態では、記憶部としてＡＦ回路が用いられたが、記憶部は、ＡＦ回路に限らず、例えば、不揮発性の記憶部であればよい。また、記憶部２に記憶される特定情報は、バーンイン試験だけに適用されるものではなく、選別試験全般に適用可能である。
【０１２８】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１２９】
１    半導体装置
２    記憶部
２−１〜２−Ｎ  ＡＦ回路
３    制御回路
３１  ロード端子
３２  ストア端子
３３−１〜３３−Ｎ  ノアゲート
３４−２〜３４−Ｎ  アンドゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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