(57)【要約】【課題】半導体集積回路のチップ面積とコストの増加や、電気的特性の問題を招くことなく、出力バッファ回路の出力電圧のリンギングを抑制する。【解決手段】半導体集積回路２００は、電源線１０、電源抵抗１１、接地線１２、接地抵抗１３、出力バッファ回路１４，１５，１６、電源端子ＰＶｄｄ、接地端子ＰＶｓｓ、出力端子ＰＯ１，ＰＯ２，ＰＯ３、及びリード端子１７，１８を含んで構成される。電源抵抗１１は、電源線１０と出力バッファ回路１４の電源電位入力端との接続点Ｎ１と電源端子ＰＶｄｄとの間に接続されている。接地抵抗１３は、接地線１２と出力バッファ回路１４の接地電位入力端との接続点Ｎ４と接地端子ＰＶｓｓとの間に接続されている。【選択図】図１
2011228776.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力バッファ回路と、
電源電位が供給される電源端子と、
前記電源端子に接続された電源線と、
接地電位が供給される接地端子と、
前記接地端子に接続された接地線と、
前記電源線から電源電位が供給され、前記接地線から接地電位が供給されるように、
前記電源線と前記接地線の間に接続された複数の出力バッファ回路と、
前記電源線に挿入された電源抵抗と、
前記接地線に挿入された接地抵抗と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記電源抵抗は、前記電源線と前記複数の出力バッファ回路との接続点の中、前記電源端子に最も近い接続点と前記電源端子との間に接続され、
前記接地抵抗は、前記接地線と前記複数の出力バッファ回路との接続点の中、前記接地端子に最も近い接続点と前記接地端子との間に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源抵抗は、前記電源線と前記出力バッファ回路の電源電位入力端の間に接続され、前記接地抵抗は、前記接地線と前記出力バッファ回路の接地電位入力端の間に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力バッファ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
一般に半導体集積回路は、複数の出力バッファ回路を備えている。図４は、一般的な半導体集積回路１００の回路図である。半導体集積回路１００は、電源線１０、接地線１２、出力バッファ回路１４，１５，１６、電源端子ＰＶｄｄ、接地端子ＰＶｓｓ、出力端子ＰＯ１，ＰＯ２，ＰＯ３、及びリード端子１７，１８を含んで構成される。
【０００３】
リード端子１７の一端は電源端子ＰＶｄｄに接続され、その他端はプリント基板上の外部電源端子ＰＸ１に接続されている。リード端子１８の一端は接地端子ＰＶｓｓに接続され、その他端はプリント基板上の外部接地端子ＰＸ２に接続されている。
【０００４】
外部電源端子ＰＸ１、外部接地端子ＰＸ２にはそれぞれ電源電位Ｖｃｃ、接地電位Ｖｓｓが印加される。電源端子ＰＶｄｄには外部電源端子ＰＸ１を介して電源電位Ｖｃｃが供給される。接地端子ＰＶｓｓには外部接地端子ＰＸ２を介して接地電位Ｖｓｓが供給される。電源線１０は電源端子ＰＶｄｄに接続されている。接地線１２は接地端子ＰＶｓｓに接続されている。電源線１０は、出力バッファ回路１４，１５，１６に電源電位Ｖｃｃを供給する。接地線１２は、出力バッファ回路１４，１５，１６に接地電位Ｖｓｓを供給する。
【０００５】
出力バッファ回路１４，１５，１６の出力端は、それぞれ出力端子ＰＯ１，ＰＯ２，ＰＯ３に接続されている。これにより、出力端子ＰＯ１，ＰＯ２，ＰＯ３には、出力バッファ回路１４，１５，１６の各出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が出力されるように構成されている。
【０００６】
リード端子１７，１８はインダクタンス成分を持っている。このため、出力バッファ回路１４，１５，１６が同時にスイッチングすると、電源線１０又は接地線１２に瞬間的に大電流が流れる。すると、電源線１０又は接地線１２のリンギング、即ち電源線１０又は接地線１２の電位の上下動を引き起こす。例えば、出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が同時にＬレベルからＨレベルに変化する時、インダクタンス成分を持ったリード端子１７を介して電源線１０に瞬間的に大電流が流れる。これにより、電源線１０にリンギングが生じる。
【０００７】
この結果、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３に、図５（ａ）のようなリンギングが生じていた。このようなリンギングが生じると、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３を受ける回路が誤動作するおそれがあった。そこで、リンギングを抑制するため、以下の対策が提案された。
１）ダンピング抵抗
出力端子ＰＯ１，ＰＯ２，ＰＯ３と出力バッファ回路１４，１５，１６の出力端の間に、それぞれダンピング抵抗３１，３２，３３を接続する。
２）デカップリング容量
外部電源端子ＰＸ１と外部接地端子ＰＸ２の間に、電源線１０、接地線１２の電位を安定化させるためのデカップリング容量１９を接続する。または、電源線１０と接地線１２の間にデカップリング容量３０を接続する。
３）電流駆動能力の調整
出力バッファ回路１４，１５，１６の電流駆動能力を下げる。
【０００８】
なお、特許文献１には、上記対策２）のように、出力バッファ回路の出力電圧のリンギングを抑制するために電源線と接地線の間にデカップリング容量を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−３３５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述のダンピング抵抗を付加する対策では、出力バッファ回路１４，１５，１６の各出力端に、数十〜数百Ωのダンピング抵抗３１，３２，３３を接続する必要があり、それらを半導体集積回路１００の内部に形成するとチップ面積が大きくなるという問題があった。ダンピング抵抗３１，３２，３３を半導体集積回路１００に外付けする場合には、部品コストが増加するという問題があった。
【００１１】
また、上述のデカップリング容量を付加する対策では、その容量値は数十ｐＦピコファラッド以上が必要である。このため、半導体集積回路１００の内部のデカップリング容量３０を形成する場合にはチップ面積が大きくなるという問題があった。また、デカップリング容量１９を半導体集積回路１００に外付けする場合には、部品コストが増加するという問題があった。
【００１２】
さらに、上述の電流駆動能力の調整の対策では、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３の遷移時間、即ちＬレベルからＨレベルへの立ち上がり時間、ＨレベルからＬレベルへの立ち下がり時間が大きくなり、電気的特性スペックを満たさなくなるおそれがあった。
【００１３】
そこで、本発明は、上述のような問題を招くことなく、出力バッファ回路の出力電圧のリンギングを抑制することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体集積回路は、複数の出力バッファ回路と、電源電位が供給される電源端子と、前記電源端子に接続された電源線と、接地電位が供給される接地端子と、前記接地端子に接続された接地線と、前記電源線から電源電位が供給され、前記接地線から接地電位が供給されるように、前記電源線と前記接地線の間に接続された複数の出力バッファ回路と、前記電源線に挿入された電源抵抗と、前記接地線に挿入された接地抵抗と、を備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明の半導体集積回路によれば、チップ面積とコストの増加や、電気的特性の問題を招くことなく、出力バッファ回路の出力電圧のリンギングを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態の半導体集積回路の回路図である。
【図２】出力バッファ回路の回路図である。
【図３】本発明の第２の実施形態の半導体集積回路の回路図である。
【図４】従来例の体集積回路の回路図である。
【図５】出力バッファ回路の出力電圧の波形図である。
【発明を実施するための形態】
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態の半導体集積回路２００の回路図である。半導体集積回路２００は、電源線１０、電源抵抗１１、接地線１２、接地抵抗１３、出力バッファ回路１４，１５，１６、電源端子ＰＶｄｄ、接地端子ＰＶｓｓ、出力端子ＰＯ１，ＰＯ２，ＰＯ３、及びリード端子１７，１８を含んで構成される。即ち、従来の半導体集積回路１００に電源抵抗１１及び接地抵抗１３が追加されている。
【００１８】
リード端子１７の一端は電源端子ＰＶｄｄに接続され、その他端はプリント基板上の外部電源端子ＰＸ１に接続されている。リード端子１８の一端は接地端子ＰＶｓｓに接続され、その他端はプリント基板上の外部接地端子ＰＸ２に接続されている。外部電源端子ＰＸ１、外部接地端子ＰＸ２にはそれぞれ電源電位Ｖｃｃ、接地電位Ｖｓｓが印加される。リード端子１７，１８は前述のようにインダクタンス成分を持っている。
【００１９】
電源端子ＰＶｄｄには、外部電源端子ＰＸ１を介して電源電位Ｖｃｃが供給される。接地端子ＰＶｓｓには外部接地端子ＰＸ２を介して接地電位Ｖｓｓが供給される。電源線１０は電源端子ＰＶｄｄに接続されている。接地線１２は接地端子ＰＶｓｓに接続されている。電源線１０は、出力バッファ回路１４，１５，１６に電源電位Ｖｃｃを供給する。接地線１２は、出力バッファ回路１４，１５，１６に接地電位Ｖｓｓを供給する。
【００２０】
出力バッファ回路１４，１５，１６の出力端は、それぞれ出力端子ＰＯ１，ＰＯ２，ＰＯ３に接続されている。これにより、出力端子ＰＯ１，ＰＯ２，ＰＯ３には、出力バッファ回路１４，１５，１６の各出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が出力されるように構成されている。
【００２１】
出力バッファ回路１４，１５，１６は、それぞれ図２のＣＭＯＳインバータで形成することができる。即ち、ＣＭＯＳインバータは、Ｐチャネル型ＭＯＳトランジスタＭ１とＮチャネル型ＭＯＳトランジスタＭ２を直列に接続し、それらの共通のゲートに半導体集積回路２００の内部回路（不図示）からのゲート信号が印加される。Ｐチャネル型ＭＯＳトランジスタＭ１のソースは電源線１０に接続され、Ｎチャネル型ＭＯＳトランジスタＭ２のソースは接地線１２に接続される。ゲート信号がＨレベルの場合には、ＣＭＯＳインバータはＬレベルを出力し、ゲート信号がＬレベルの場合には、ＣＭＯＳインバータはＨレベルを出力する。
【００２２】
電源抵抗１１は、電源線１０と出力バッファ回路１４の電源電位入力端との接続点Ｎ１と電源端子ＰＶｄｄとの間に接続されている。接続点Ｎ１は、電源線１０と出力バッファ回路１４，１５，１６の各電源電位入力端との接続点Ｎ１，Ｎ２，Ｎ３の中で電源端子ＰＶｄｄに最も近い接続点である。
【００２３】
接地抵抗１３は、接地線１２と出力バッファ回路１４の接地電位入力端との接続点Ｎ４と接地端子ＰＶｓｓとの間に接続されている。接続点Ｎ４は、接地線１２と出力バッファ回路１４，１５，１６の各接地電位入力端との接続点Ｎ４，Ｎ５，Ｎ６の中で接地端子ＰＶｓｓに最も近い接続点である。
【００２４】
電源抵抗１１及び接地抵抗１３は、前述の電源線１０又は接地線１２のリンギングのエネルギーを消費し、リンギングを抑制する。即ち、出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が同時にＬレベルからＨレベルに変化する時、リード端子１７を介して電源線１０に瞬間的に大電流が流れるが、電源抵抗１１は、電源線１０のリンギングのエネルギーを消費し、リンギングを抑制する働きをする。また、出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３が同時にＨレベルからＬレベルに変化する時、リード端子１８を介して接地線１２に瞬間的に大電流が流れるが、接地抵抗１３は、接地線１２のリンギングのエネルギーを消費し、リンギングを抑制する働きをする。
【００２５】
このように、電源抵抗１１及び接地抵抗１３を設けたことにより、図５（ｂ）に示すように、出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３がＬレベルとＨレベルを繰り返す時、リンギングが抑制される。また、電源抵抗１１は、電源端子ＰＶｄｄに最も近い接続点Ｎ１と電源端子ＰＶｄｄとの間に接続しているので、電源線１０の電流は必ず電源抵抗１１を通して出力バッファ回路１４，１５，１６に流れることになる。これにより、１つの電源抵抗１１を設けるだけで、全ての出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３のリンギングを抑制することができる。
【００２６】
同様に、接地抵抗１３は、接地端子ＰＶｓｓに最も近い接続点Ｎ４と接地端子ＰＶｓｓとの間に接続しているので、接地線１２の電流は必ず接地抵抗１３を通して出力バッファ回路１４，１５，１６に流れることになる。これにより、１つの接地抵抗１３を設けるだけで、全ての出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３のリンギングを抑制することができる。
【００２７】
このように、半導体集積回路２００によれば、チップ面積とコストの増加や、電気的特性の問題を招くことなく、出力バッファ回路１４，１５，１６の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２，Ｖｏｕｔ３のリンギングを抑制することができる。
【００２８】
［第２の実施形態］
図３は、本発明の第２の実施形態の半導体集積回路２００Ａの回路図である。半導体集積回路２００Ａにおいては、第１の実施形態の電源抵抗１１の代わりに、出力バッファ回路１４，１５，１６ごとに電源抵抗２０，２１，２２を設けている。また、第１の実施形態の接地抵抗１３の代わりに、出力バッファ回路１４，１５，１６ごとに接地抵抗２３，２４，２５を設けている。その他の構成は、第１の実施形態と同じである。
【００２９】
電源抵抗２０，２１，２２は、電源線１０と出力バッファ回路１４，１５，１６の各電源電位入力端の間に接続されている。接地抵抗２３，２４，２５と出力バッファ回路１４，１５，１６の接地電位入力端の間に接続されている。電源抵抗２０，２１，２２及び接地抵抗２３，２４，２５は、第１の実施形態と同様に、電源線１０又は接地線１２のリンギングのエネルギーを消費し、リンギングを抑制する働きをする。
【００３０】
なお、第１及び第２の実施形態において、出力バッファ回路１４，１５，１６の個数は必要に応じて増減させることができる。また、出力バッファ回路１４，１５，１６はＣＭＯＳインバータに限らず、ＴＴＬ等の他のスイッチング回路で構成することができる。
【符号の説明】
【００３１】
１０  電源線
１１，２０，２１，２２  電源抵抗
１２  接地線
１３，２３，２４，２５  接地抵抗
１４，１５，１６  出力バッファ回路
ＰＶｄｄ  電源端子
ＰＶｓｓ  接地端子
ＰＸ１  外部電源端子
ＰＸ２  外部接地端子
ＰＯ１，ＰＯ２，ＰＯ３  出力端子
１７，１８  リード端子
１００，２００，２００Ａ  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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