(57)【要約】【課題】信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサであって、信号電荷をフローティングゲートに注入する際の電圧を低く抑えることが可能なＭＯＳ型イメージセンサを提供する。【解決手段】シリコン基板５１内に形成された光電変換部ＰＤと、シリコン基板５１に形成され、光電変換部ＰＤで発生した電荷が注入されるフローティングゲートＦＧを含む書き込みトランジスタＷＴと、フローティングゲートＦＧに注入された電荷に応じた信号を読み出す読み出し部５５とを含み、フローティングゲートＦＧ下方のシリコン基板５１内の表面部に設けられ、光電変換部ＰＤからフローティングゲートＦＧに注入される電荷の反対極性の電荷を多数キャリアとする半導体層４を備える。【選択図】図６
2011091768.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積される電荷蓄積部を含む半導体メモリを有する画素部と、前記電荷蓄積部に注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、
前記半導体メモリは、前記半導体基板上方に設けられた前記電荷蓄積部と、前記電荷蓄積部に対向する位置に設けられたゲート電極と、前記電荷蓄積部と前記ゲート電極の間に設けられた第一の絶縁膜と、前記電荷蓄積部と前記半導体基板の間に設けられた第二の絶縁膜とを含み、
前記電荷蓄積部下方の前記半導体基板内の表面部に設けられ、前記光電変換部から前記電荷蓄積部に注入される電荷の反対極性の電荷を多数キャリアとする半導体層を備えるＭＯＳ型イメージセンサ。
【請求項２】
請求項１記載のＭＯＳ型イメージセンサであって、
前記光電変換部に蓄積された電荷を前記電荷蓄積部に注入するために必要な電圧を前記ゲート電極に印加した状態で、前記光電変換部から前記半導体層表面にかけての電位分布が単調変化するように、前記半導体層の不純物濃度が決められているＭＯＳ型イメージセンサ。
【請求項３】
請求項１又は２記載のＭＯＳ型イメージセンサであって、
前記半導体層が、平面視において、前記電荷蓄積部全体と重なっているＭＯＳ型イメージセンサ。
【請求項４】
請求項１〜３のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記ゲート電極が、前記電荷蓄積部の側部に対向する位置に設けられているＭＯＳ型イメージセンサ。
【請求項５】
請求項１〜４のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記光電変換部が、平面視において前記半導体メモリと重ならない位置から前記半導体層の下方まで延在して形成されているＭＯＳ型イメージセンサ。
【請求項６】
請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記半導体層のピーク濃度が、１×１０１９［／ｃｍ３］〜１０×１０１９［／ｃｍ３］であるＭＯＳ型イメージセンサ。
【請求項７】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記半導体層の深さが０．１μｍ以下であるＭＯＳ型イメージセンサ。
【請求項８】
請求項１〜７のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記光電変換部がｎ型不純物で形成され、
前記半導体層が、ｐ型不純物で形成されているＭＯＳ型イメージセンサ。
【請求項９】
請求項８記載のＭＯＳ型イメージセンサであって、
前記ｐ型不純物がホウ素であるＭＯＳ型イメージセンサ。
【請求項１０】
請求項１〜９のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像方法に関する。
【背景技術】
【０００２】
従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。
【０００３】
このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有する半導体メモリを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。
【０００４】
特許文献１に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができ、微細化が進んだ場合でも、感度を向上させることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、ＳＮを向上させることができる。
【０００５】
特許文献１に開示されたＭＯＳ型イメージセンサのように、半導体メモリに電荷を記憶させる構成においては、フォトダイオードで発生した電荷を如何に効率よくフローティングゲートに注入できるかが重要になる。
【０００６】
図９は、半導体メモリの断面模式図である。図９に示した半導体メモリは、シリコン基板８１内に設けられたソース領域８２、ドレイン領域８３、及びチャネル領域８４と、チャネル領域８４上に形成されたトンネル絶縁膜８５と、トンネル絶縁膜８５上に形成されたフローティングゲート８６と、フローティングゲート８６上に形成されたゲート絶縁膜８７と、ゲート絶縁膜８７上に形成されたコントロールゲート８８とを備える。
【０００７】
ソース領域８２及びドレイン領域８３の電位はある電位Ｖｓ，Ｖｄに固定されており、チャネル領域８４の電位Ｖｃｈはこれらの電位Ｖｓ，Ｖｄの間に収まっている。
【０００８】
図１０は、コントロールゲート８８に書き込み電圧Ｖｗを与えたときの図９に示す半導体メモリの等価回路図である。図１０に示した“Ｃ３”は、シリコン基板８１の容量である。ソース領域８２及びドレイン領域８３の電位を電位Ｖｓ，Ｖｄに固定した状態で、コントロールゲート８８に書き込み電圧Ｖｗ（＞Ｖｃｈ）を与えると、コントロールゲート８８／ゲート絶縁膜８７／フローティングゲート８６で構成される容量Ｃ１と、フローティングゲート８６／トンネル絶縁膜８５／チャネル領域８４で構成される容量Ｃ２の直列接続回路の両端に、電位差（Ｖｗ−Ｖｃｈ）が生じると考えることができる。
【０００９】
よって、トンネル絶縁膜８５に加わる電位差Ｖｔは、
Ｖｔ＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×（Ｖｗ−Ｖｃｈ）  ・・・（式１）
となる。
【００１０】
このトンネル絶縁膜８５に加わる電位差Ｖｔが、電荷がダイレクトトンネルするに十分であれば、フローティングゲート８６への電荷注入動作（書き込み動作）が可能となる。例えばソース電位Ｖｓ，ドレイン電位ＶｄをＧＮＤとすれば、Ｖｃｈ≒ＧＮＤとなるため、（式１）は、
Ｖｔ＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖｗ  ・・・（式２）
となり、Ｃ１、Ｃ２を適当に選択することでＶｗを大きな値にすることなく、Ｖｔを大きくすることが可能である。
【００１１】
このような点に着目し、フローティングゲートの側面に対向する位置にゲート電極を設けることでＣ１を大きくした構造の半導体メモリが提案されている（特許文献２参照）。
【００１２】
このような半導体メモリでは、チャネル領域の両脇に、ある電位に固定された高濃度不純物層が存在する。このため、Ｃ１、Ｃ２の値を選択するだけで、Ｖｗを大きくすることなく、Ｖｔを大きくすることができる。しかし、特許文献１に開示されたような撮像装置では、トンネル絶縁膜に印加する電圧を大きくするために、コントロールゲートに印加する電圧Ｖｗを大きくしなければならない。以下、この理由を説明する。
【００１３】
特許文献１に開示されたような撮像装置では、書き込みＭＯＳトランジスタの近傍に（ある電位に固定された）Ｎ型高濃度不純物拡散層を設けないほうがよい。理由は、フォトダイオードに蓄積された信号電荷をフローティングゲートに注入する動作を行うと、Ｎ型高濃度不純物拡散層に存在する不要電荷も信号電荷と同様にフローティングゲートに注入されてしまい、Ｓ／Ｎが劣化するためである。したがって、特許文献１に開示されたような撮像装置では、トンネル絶縁膜直下の半導体基板最表面の電位を、ある電位に固定することが難しい。
【００１４】
トンネル絶縁膜直下の半導体基板最表面の電位を固定しない状態で、コントロールゲートに書き込み電圧Ｖｗを印加すると、トンネル絶縁膜直下の半導体基板表面に空乏層が生じ、そこでの電圧消費量が非常に大きくなってしまう。つまり、Ｖｃｈが大きくなり、（式１）からわかるようにトンネル絶縁膜の電位差Ｖｔが小さくなって、ダイレクトトンネル効率が低下してしまう。
【００１５】
Ｖｔを大きくするためにＣ１、Ｃ２を調整しようとしても、これには限界がある。例えば、Ｃ１を大きくするために、ゲート絶縁膜の厚みを薄くすれば、書き込み電圧Ｖｗ印加時に、フローティングゲートからコントロールゲートに信号電荷がトンネルしてしまい、信号電荷を効率よくフローティングゲートに蓄積することができないからである。したがって、特許文献１に開示されたような撮像装置の構成において、ダイレクトトンネル効率を上げるためには、例えば書き込み電圧Ｖｗを大きくしなければならない。しかし、書き込み電圧Ｖｗの増加は消費電力の増大を招いてしまう。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−２８０５３７号公報
【特許文献２】特開２００１−１６８２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記事情に鑑みてなされたものであり、信号電荷を電荷蓄積部に注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサであって、信号電荷を電荷蓄積部に注入する際の電圧を低く抑えながら電荷注入効率を向上させることが可能なＭＯＳ型イメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積される電荷蓄積部を含む半導体メモリを有する画素部と、前記電荷蓄積部に注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、前記半導体メモリは、前記半導体基板上方に設けられた前記電荷蓄積部と、前記電荷蓄積部に対向する位置に設けられたゲート電極と、前記電荷蓄積部と前記ゲート電極の間に設けられた第一の絶縁膜と、前記電荷蓄積部と前記半導体基板の間に設けられた第二の絶縁膜とを含み、前記電荷蓄積部下方の前記半導体基板内の表面部に設けられ、前記光電変換部から前記電荷蓄積部に注入される電荷の反対極性の電荷を多数キャリアとする半導体層を備える。
【００１９】
本発明の撮像装置は、前記ＭＯＳ型イメージセンサを備える。
【発明の効果】
【００２０】
本発明によれば、信号電荷を電荷蓄積部に注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサであって、信号電荷を電荷蓄積部に注入する際の電圧を低く抑えながら電荷注入効率を向上させることが可能なＭＯＳ型イメージセンサを提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図
【図２】図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す図
【図３】図２に示した画素アレイにおける画素部の内部構成を示す等価回路図
【図４】図２に示した画素アレイにおける画素部と、図１に示したＭＯＳ型イメージセンサにおける読み出し部及び垂直駆動走査回路の概略構成を示す図
【図５】図３に示した画素部の平面レイアウト例を示した図
【図６】図５に示したＶＩ−ＶＩ線の断面模式図
【図７】図５に示した平面レイアウトの一部構成要素を省略した図
【図８】図６に示したＶＩＩＩ−ＶＩＩＩ線における電位分布を示した図
【図９】一般的な半導体メモリの断面模式図
【図１０】コントロールゲートに書き込み電圧を与えたときの図９に示す半導体メモリの等価回路図
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図面を参照して説明する。
【００２３】
図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。このＭＯＳ型イメージセンサは、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に搭載して用いられる。
【００２４】
図１に示したように、ＭＯＳ型イメージセンサ５は、半導体基板５１に形成された画素アレイ５２、垂直駆動走査回路５３、駆動制御回路５４、読み出し部５５、信号線５６、及び水平駆動走査回路５７を備える。
【００２５】
画素アレイ５２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、水平方向に並ぶ複数の画素部からなる画素部行を水平方向に直交する垂直方向に複数並べた配置、又は、垂直方向に並ぶ複数の画素部からなる画素部列を水平方向に複数並べた配置となっている。
【００２６】
垂直駆動走査回路５３は、画素アレイ５２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することが可能になっている。
【００２７】
駆動制御回路５４は、垂直駆動走査回路５３、読み出し部５５、及び水平駆動走査回路５７を統括制御する。
【００２８】
読み出し部５５は、複数の画素部列の各々に対応して設けられた読み出し回路を含んで構成されている。読み出し部５５の詳細は後述する。
【００２９】
水平駆動走査回路５７は、読み出し部５５に含まれる複数の読み出し回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、読み出し回路で読み出された信号が信号線５６に出力される。
【００３０】
図２は、図１に示したＭＯＳ型イメージセンサにおける画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ５２は、複数の画素部５２ａ（図中Ｐｉｘｅｌと表記）と、容量５２ｂと、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、信号線ＢＬとを含む。複数の画素部５２ａは、上述したように、半導体基板５１上の水平方向Ｘと垂直方向Ｙに二次元状（図２の例では正方格子状）に配列されている。容量５２ｂは、各画素部列に対応して設けられている。
【００３１】
画素部５２ａは、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。
【００３２】
読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔは、それぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、及びリセット制御線ＲＳＴは、それぞれ、対応する画素部行の各画素部５２ａと垂直駆動走査回路５３とに接続されている。リセット電源線Ｖｒｓｔは、対応する画素部行の各画素部５２ａと図示しない電源とに接続されている。
【００３３】
信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部５２ａと、その画素部列に対応する容量５２ｂと、その画素部列に対応する読み出し部５５内の読み出し回路とに接続されている。
【００３４】
図３は、図２に示した画素アレイにおける画素部５２ａの概略構成を示した図である。図３に示したように、画素部５２ａは、リセットトランジスタＲＳＴｒと、半導体メモリである書き込みトランジスタＷＴと、読み出しトランジスタＲＴと、光電変換部ＰＤとを備える。
【００３５】
光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものである。光電変換部ＰＤは、半導体基板５１内に形成されたフォトダイオードで構成されている。例えば、ｎ型シリコン基板に形成したｐウェル層内にｎ型不純物層を形成し、このｎ型不純物層とｐウェル層とのｐｎ接合によってフォトダイオードを形成することができる。このｎ型不純物層の表面にｐ型不純物層を設け、ｎ型不純物層を、ｎ型シリコン基板最表面ではなくｎ型シリコン基板内部に形成した所謂埋め込み型フォトダイオードとすることで、ｎ型不純物層を完全空乏化することができる。
【００３６】
リセットトランジスタＲＳＴｒは、光電変換部ＰＤに蓄積された電荷を排出して、光電変換部ＰＤの電位を所定の電位にリセットするものである。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。リセットトランジスタＲＳＴｒのドレイン領域には、リセット電源線Ｖｒｓｔが接続されている。
【００３７】
書き込みトランジスタＷＴは、半導体基板５１上に形成されたトンネル絶縁膜上に設けられたフローティングゲートＦＧと、このフローティングゲートＦＧに対向する位置に設けられたゲート電極である書き込みコントロールゲートＷＣＧとを有している。書き込みトランジスタＷＴのソース領域は、光電変換部ＰＤとなっている。書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込み電圧が印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤに蓄積された電荷がフローティングゲートＦＧに注入されて蓄積される。
【００３８】
なお、図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。
【００３９】
２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部５２ａの構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。
【００４０】
これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ５では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。
【００４１】
読み出しトランジスタＲＴは、書き込みトランジスタＷＴのフローティングゲートＦＧと電気的に接続されたフローティングゲートＦＧと、読み出し制御線ＲＬに接続されたゲート電極である読み出しコントロールゲートＲＣＧと、ソース領域と、ドレイン領域とを有する３端子構造のＭＯＳトランジスタである。読み出しトランジスタＲＴのソース領域は接地されている。読み出しトランジスタＲＴのドレイン領域は信号線ＢＬに接続されている。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されていても良いし、書き込みトランジスタＷＴのフローティングゲートＦＧとは別にして、２つのフローティングゲートを配線で接続してあっても良い。図３の例では、読み出しトランジスタＲＴのフローティングゲートＦＧと、書き込みトランジスタＷＴのフローティングゲートＦＧは一体化されている。
【００４２】
図４は、図２に示した画素部５２ａと図１に示した読み出し部５５及び垂直駆動走査回路５３の内部構成を示す図である。
【００４３】
図４に示したように、垂直駆動走査回路５３は、スイッチ５３ａと、スイッチ５３ｂと、スイッチ５３ｃと、制御回路５３ｄとを備える。
【００４４】
スイッチ５３ａは、全ての画素部行に対応して設けられ、対応する画素部行の読み出し制御線ＲＬと、読み出し部５５内のＤＡ変換器５５１との間に接続されている。このスイッチ５３ａは、読み出し部５５内の読み出し制御回路５５０によってオンオフ制御される。
【００４５】
スイッチ５３ｂは、全ての画素部行に対応して設けられ、対応する画素部行の書き込み制御線ＷＬとＷＣＧ電圧制御部５８との間に接続されている。このスイッチ５３ｂは、垂直駆動走査回路５３内の制御回路５３ｄによってオンオフ制御される。ＷＣＧ電圧制御部５８は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。
【００４６】
ＷＣＧ電圧制御部５８は、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧに注入する電荷書き込み動作時には、トンネル絶縁膜を電荷がトンネリングできる程度の大きさの書き込み電圧を出力する。
【００４７】
スイッチ５３ｃは、全ての画素部行に対応して設けられ、対応する画素部行のリセット制御線ＲＳＴとリセットパルス供給部５９との間に接続されている。このスイッチ５３ｃは、垂直駆動走査回路５３内の制御回路５３ｄによってオンオフ制御される。リセットパルス供給部５９は、ＭＯＳ型イメージセンサ５を搭載する撮像装置に含まれる。
【００４８】
リセットパルス供給部５９は、リセットトランジスタＲＳＴｒをオンするためのリセットパルスを生成して出力する。制御回路５３ｄは、光電変換部ＰＤの露光開始直前等の光電変換部ＰＤをリセットすべきタイミングにおいてのみ、スイッチ５３ｃをオンし、それ以外はスイッチ５３ｃをオフする。
【００４９】
読み出し部５５は、全ての画素部列で共通に設けられた読み出し制御回路５５０、ＤＡ変換器５５１、カウンタ５５２、及びプリチャージ回路５５３と、画素部列毎に独立して設けられた読み出し回路５５４とを備える。
【００５０】
読み出し回路５５４は、トランジスタ５５４ａ，５５４ｂと、センスアンプ５５４ｃと、ラッチ回路５５４ｄとを備える。
【００５１】
トランジスタ５５４ａは、対応する画素部列の信号線ＢＬとセンスアンプ５５４ｃの間に設けられ、信号線ＢＬとセンスアンプ５５４ｃとの接続制御を行う。トランジスタ５５４ｂは、対応する画素部列の信号線ＢＬとプリチャージ回路５５３との間に設けられ、プリチャージ回路５５３から供給する電圧の信号線ＢＬへの供給制御を行う。
【００５２】
センスアンプ５５４ｃは、トランジスタ５５４ａを介して接続される信号線ＢＬの電圧を監視し、この電圧が変化したときに検出信号をラッチ回路５５４ｄに出力する。例えば、信号線ＢＬの電圧が降下したことを検出しセンスアンプ出力を反転させる。
【００５３】
ラッチ回路５５４ｄは、検出信号が入力された時点でのカウンタ５５２のカウント値を保持する。
【００５４】
カウンタ５５２は、Ｎ−ｂｉｔカウンタ（例えばＮ＝８〜１２）であり、駆動制御回路５４の指示により、カウント値を初期値にリセットして、カウントを開始する。ＤＡ変換器５５１は、カウンタ５５２のカウント値（Ｎ個の１、０の組み合わせ）をアナログ信号に変換して、単調変化（例えば漸増又は漸減）する読み出し電圧を各画素部行の読み出し制御線ＲＬにスイッチ５３ａを介して供給する。
【００５５】
読み出し制御回路５５０は、トランジスタ５５４ａ，５５４ｂのオンオフを制御する。また、読み出し制御回路５５０は、垂直駆動走査回路５３に含まれるスイッチ５３ａのオンオフ制御を行い、任意の画素部行の読み出し制御線ＲＬに読み出し電圧を供給する制御を行う。
【００５６】
プリチャージ回路５５３は、トランジスタ５５４ｂを介して接続される信号線ＢＬに所定の電圧を供給して、信号線ＢＬに接続された容量５２ｂをプリチャージする。
【００５７】
ここで、この読み出し部５５による信号読み出し動作を説明する。まず、スイッチ５５４ｂをオンして容量５２ｂをプリチャージし、スイッチ５５４ａをオンして信号線ＢＬとセンスアンプ５５４ｃを導通する。容量５２ｂがプリチャージされた状態でスイッチ５３ａをオンし、読み出しコントロールゲートＲＣＧに読み出し電圧の印加を開始する。
【００５８】
読み出し電圧の印加開始後、この読み出し電圧が読み出しトランジスタＲＴの閾値電圧を越えた時点で読み出しトランジスタＲＴが導通し、このとき、プリチャージされていた信号線ＢＬの電位が降下する。これがセンスアンプ５５４ｃによって検出されて反転信号が出力される。
【００５９】
ラッチ回路５５４ｄは、この反転信号を受けた時点における読み出し電圧の値に対応するカウント値を保持（ラッチ）する。これにより、該カウント値を、読み出しトランジスタＲＴの閾値電圧に対応した信号（フローティングゲートＦＧに注入された電荷量に対応する信号）として読み出して保持することができる。
【００６０】
なお、読み出しトランジスタＲＴの閾値電圧に対応した信号の読み出しは、読み出し部５５以外の他の構成でも実現可能である。
【００６１】
例えば、容量５２ｂの代わりに定電流源を設け、読み出しコントロールゲートＲＣＧに一定電圧を印加した状態で、この定電流源により読み出しトランジスタＲＴのドレイン領域に一定電流を流して読み出しトランジスタＲＴ及び該定電流源をソースフォロア回路として動作させる。そして、読み出しトランジスタＲＴのソース領域の電圧を検知することで、読み出しトランジスタＲＴの閾値電圧に対応する信号を読み出すことができる。
【００６２】
図５は、図３に示した画素部５２ａの平面レイアウト例を示した平面模式図である。図５に示した例では、光電変換部ＰＤの左隣にリセットトランジスタＲＳＴｒが配置され、光電変換部ＰＤの右隣には、書き込みトランジスタＷＴと読み出しトランジスタＲＴが垂直方向に並べて配置されている。
【００６３】
光電変換部ＰＤの左には少し離間してリセットトランジスタＲＳＴｒのドレイン領域９が配置されている。ドレイン領域９と光電変換部ＰＤとの間にはリセットトランジスタＲＳＴｒのゲート電極ＲＧが配置されている。
【００６４】
図５の例では、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとが一体化されており、このフローティングゲートＦＧは、書き込みトランジスタＷＴの形成領域から読み出しトランジスタＲＴの形成領域までに渡って垂直方向に延びた直線形状となっている。
【００６５】
書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの水平方向左側の側面の一部と、水平方向右側の側面の一部と、垂直方向上側の側面とに対向するように略Ｕ字状（Ｕの字を上下反転させた形状）に形成されている。書き込みコントロールゲートＷＣＧとフローティングゲートＦＧとの間には、略Ｕ字形状のゲート絶縁膜８が形成されている。
【００６６】
読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧは、フローティングゲートＦＧの書き込みトランジスタＷＴに含まれる部分以外の部分の上方に形成されている。読み出しコントロールゲートＲＣＧの両隣には、読み出しトランジスタＲＴのドレイン領域１０とソース領域１１が形成されている。
【００６７】
光電変換部ＰＤは、書き込みトランジスタＷＴと重ならない位置（破線で示した書き込みトランジスタＷＴの形成領域よりも外側）から、書き込みトランジスタＷＴと重なる位置にまで渡って形成されている。光電変換部ＰＤは、半導体基板５１内に形成された不純物層で構成されるが、この不純物層のうち、書き込みトランジスタＷＴと重なる部分には符号２ｂを付し、それ以外の部分には符号２ａを付してある。
【００６８】
図６は、図５に示したＶＩ−ＶＩ線断面模式図である。図７は、図５において書き込みコントロールゲートＷＣＧとゲート絶縁膜８の図示を省略した図である。
【００６９】
図６に示すように、フローティングゲートＦＧ下方の半導体基板５１（この例ではｐ型シリコン基板）内の表面部には、光電変換部ＰＤからフローティングゲートＦＧに注入する電荷（図６の例では電子）とは反対極性の電荷を多数キャリアとする導電型（図６の例ではｐ型）の半導体層４が形成されている。図７に示すように、半導体層４は、平面視において書き込みトランジスタＷＴに含まれるフローティングゲートＦＧの全体と重なるように配置されている。半導体層４は、図６の例では、半導体基板５１にｐ型不純物（例えばボロン）を注入することで形成することができる。
【００７０】
図６、７に示すように、光電変換部ＰＤは、半導体基板５１内に形成されたｎ型不純物層２ａ，２ｂで構成されている。光電変換部ＰＤは、半導体基板５１の表面から所定距離の深さに配置されており、光電変換部ＰＤと半導体基板５１表面との間には光電変換部ＰＤと反対導電型のｐ型不純物層３が形成されている。このような構成により、光電変換部ＰＤは所謂埋め込み型となり、完全空乏化される。
【００７１】
図６に示すように、光電変換部ＰＤは、半導体基板５１内において、書き込みトランジスタＷＴが形成された領域以外の領域から、当該領域内の半導体層４の下方まで延在して形成されている。図６ではｎ型不純物層２ａとｎ型不純物層２ｂを破線で分けているが、これらは実際には一体化して形成される。
【００７２】
図６に示すように、書き込みコントロールゲートＷＣＧは、フローティングゲートＦＧの側部に対向する位置に配置されている。そして、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧの側部との間、及び、書き込みコントロールゲートＷＣＧと半導体基板５１との間には、ゲート絶縁膜８が形成されている。図６では図示を省略しているが、ゲート絶縁膜８は、半導体基板５１上にその全体に渡って形成されており、図５に示したゲート電極ＲＧは、このゲート絶縁膜８上に形成されている。また、読み出しコントロールゲートＲＣＧは、このゲート絶縁膜８上に形成されたフローティングゲートＦＧの上方に形成されている。
【００７３】
図６に示すように、フローティングゲートＦＧと半導体基板５１との間には、電荷がトンネリングできる程度の厚みをもったトンネル絶縁膜７が形成されている。半導体基板５１のうち、図５に示した平面視において各構成要素が設けられていない領域には、素子分離層６が形成されている。
【００７４】
ＭＯＳ型イメージセンサ５においては、上述したように、半導体基板５１内のフローティングゲートＦＧ下方の近傍に、高濃度のｎ型不純物層を設けておくことができない。そこで、このＭＯＳ型イメージセンサ５では、フローティングゲートＦＧ下方の半導体基板５１内の表面部に半導体層４を設けることにより、フローティングゲートＦＧ下方の半導体基板５１内に発生する空乏層での電圧消費量の増大を防いでいる。この半導体層４を設けることで、（式１）のＶｃｈが小さくなり、トンネル絶縁膜７に加わる電位差Ｖｔを大きくすることができる。この結果、書き込み電圧を大きくすることなしに、光電変換部ＰＤからフローティングゲートＦＧへの電荷注入効率を高めることができる。
【００７５】
半導体層４は、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧまで輸送する必要があるため、空乏化させる必要がある。しかし、必要以上に空乏化させてしまうと、ここでの電圧消費量が大きくなり、電位差Ｖｔを大きくできるという効果が弱くなってしまう。
【００７６】
このため、半導体層４は、電荷をフローティングゲートＦＧまで十分に輸送できる程度に適度に空乏化するように不純物濃度を決める必要がある。また、光電変換部ＰＤに蓄積された電荷をフローティングゲートＦＧまで漏れなく完全に輸送できるようにするためには、書き込みコントロールゲートＷＣＧに書き込み電圧を印加した状態で、光電変換部ＰＤから半導体層４の表面にかけて、電位分布が単調変化する（半導体層４のポテンシャルが電荷に対して障壁とならない）ように、半導体層４の不純物濃度を決める必要がある。
【００７７】
例えば、下記条件においては、半導体層４の不純物濃度を１×１０１９［／ｃｍ３］〜１０×１０１９［／ｃｍ３］、好ましくは３×１０１９［／ｃｍ３］〜６×１０１９［／ｃｍ３］の範囲にすることで、半導体層４での電圧消費量を効果的に抑え、電荷を漏れなく輸送することができる。
【００７８】
＜条件＞
書き込みコントロールゲートＷＣＧの半導体基板５１表面に垂直な方向の厚み：０．２μｍ
書き込みコントロールゲートＷＣＧとフローティングゲートＦＧの間のゲート絶縁膜８の厚み：５ｎｍ
トンネル絶縁膜７の厚み：１．５ｎｍ
半導体層４の半導体基板５１表面からの深さ：０．１μｍ以下
書き込みコントロールゲートＷＣＧへの印加電圧：１５Ｖ
【００７９】
図８は、上記条件で半導体層４の不純物濃度を１×１０１９［／ｃｍ３］〜１０×１０１９［／ｃｍ３］の範囲としたときの図６に示したＶＩＩＩ−ＶＩＩＩ線における電位分布を示した図である。図８において、Ｅｃが書き込みコントロールゲートＷＣＧに書き込み電圧（Ｖｗ）を印加していないときの伝導帯を示し、Ｅｖが書き込みコントロールゲートＷＣＧに書き込み電圧（Ｖｗ）を印加していないときの価電子帯を示す。また、図８において、Ｅｃ’が書き込みコントロールゲートＷＣＧに書き込み電圧（Ｖｗ）を印加したときの伝導帯を示し、Ｅｖ’が書き込みコントロールゲートＷＣＧに書き込み電圧（Ｖｗ）を印加したときの価電子帯を示す。
【００８０】
図８に示すように、書き込みコントロールゲートＷＣＧに書き込み電圧（Ｖｗ）を印加した状態では、光電変換部ＰＤから半導体層４の表面、即ち半導体基板５１の最表面にかけて、電位分布が単調変化していることがわかる。このような電位分布を持たせることで、光電変換部ＰＤからフローティングゲートＦＧへと電荷を漏れなく輸送することができ、光から信号への変換効率を上げることができる。
【００８１】
以上のように、ＭＯＳ型イメージセンサ５によれば、フローティングゲートＦＧ下方の半導体基板５１内の表面部に設けられた半導体層４により、書き込みコントロールゲートＷＣＧに印加する書き込み電圧を大きくしなくとも、トンネル絶縁膜７に加わる電位差Ｖｔを大きくすることができる。この結果、消費電力を抑えながら、電荷注入効率を向上させることができる。
【００８２】
また、このＭＯＳ型イメージセンサ５では、図６に示したように、書き込みコントロールゲートＷＣＧを、フローティングゲートＦＧの側部に対向する位置に配置している。この構成により、書き込みコントロールゲートＷＣＧとフローティングゲートＦＧのオーバーラップ面積が大きくなり、書き込みコントロールゲートＷＣＧ／ゲート絶縁膜８／フローティングゲートＦＧで構成される容量（図９に示した容量Ｃ１に相当）を大きくすることができる。この結果、（式１）により、トンネル絶縁膜７に生じる電位差Ｖｔを大きくすることができ、電荷注入効率を更に向上させることができる。
【００８３】
また、このＭＯＳ型イメージセンサ５では、光電変換部ＰＤを、光を受光する領域から半導体層４の下方まで延在させた構成としている。このように、半導体層４の下まで光電変換部ＰＤを延在させることで、光電変換部ＰＤの電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧに注入する場合に、書き込みコントロールゲートＷＣＧに印加した電圧によってほぼ垂直方向に光電変換部ＰＤからフローティングゲートＦＧに電界を加えることができる。この結果、光電変換部ＰＤの電荷がフローティングゲートＦＧの方向に向かって加速されやすくなり、効率的にトンネル電流を発生させることができる。
【００８４】
なお、これまでの説明では、信号として読み出す電荷を電子として説明したが、これを正孔とした場合には、図５〜図７とそれに対応する説明において、ｎ型とｐ型を全て逆にすればよい。
【００８５】
また、以上の説明では、光電変換部ＰＤをフォトダイオードとし、このフォトダイオードで発生した電荷をフローティングゲートＦＧに注入するものとしたが、これに限らない。半導体基板内の光電変換部ＰＤの代わりに電荷を蓄積するための電荷蓄積部（例えばｎ型不純物層）を設け、半導体基板上方には、一対の電極とこれらで挟まれた光電変換層を設け、一対の電極の一方と電荷蓄積部を電気的に接続し、光電変換層で発生した電荷を電荷蓄積部に蓄積させて、この電荷をフローティングゲートＦＧに注入する構成としてもよい。
【００８６】
以上説明してきたように、本明細書には次の事項が開示されている。
【００８７】
開示されたＭＯＳ型イメージセンサは、半導体基板内に形成され、光電変換によって発生した電荷を蓄積する光電変換部、及び、前記半導体基板に形成され前記光電変換部に蓄積された電荷が注入されて蓄積される電荷蓄積部を含む半導体メモリを有する画素部と、前記電荷蓄積部に注入された電荷に応じた信号を読み出す読み出し部とを備えるＭＯＳ型イメージセンサであって、前記半導体メモリは、前記半導体基板上方に設けられた前記電荷蓄積部と、前記電荷蓄積部に対向する位置に設けられたゲート電極と、前記電荷蓄積部と前記ゲート電極の間に設けられた第一の絶縁膜と、前記電荷蓄積部と前記半導体基板の間に設けられた第二の絶縁膜とを含み、前記電荷蓄積部下方の前記半導体基板内の表面部に設けられ、前記光電変換部から前記電荷蓄積部に注入される電荷の反対極性の電荷を多数キャリアとする半導体層を備える。
【００８８】
この構成により、ゲート電極に電圧を印加して光電変換部に蓄積された電荷を電荷蓄積部に注入する際に、電荷蓄積部下方の半導体基板表面に必要以上の空乏層が生じてしまうのを防ぐことができる。この結果、ゲート電極に印加する電圧を大きくしなくとも、第二の絶縁膜に印加される電位差を大きくすることが可能となり、電荷蓄積部への電荷注入効率を高めることができる。
【００８９】
開示されたＭＯＳ型イメージセンサは、前記光電変換部に蓄積された電荷を前記電荷蓄積部に注入するために必要な電圧を前記ゲート電極に印加した状態で、前記光電変換部から前記半導体層表面にかけての電位分布が単調変化するように、前記半導体層の不純物濃度が決められている。
【００９０】
この構成により、ゲート電極に電圧を印加した状態で、光電変換部に蓄積されている電荷を半導体層表面まで完全に輸送することができる。この結果、光電変換部での受光量から信号への変換効率を上げることができ、感度を向上させることができる。
【００９１】
開示されたＭＯＳ型イメージセンサは、前記半導体層が、平面視において、前記電荷蓄積部全体と重なっている。
【００９２】
この構成により、電荷蓄積部への電荷注入効率をより高めることができる。
【００９３】
開示されたＭＯＳ型イメージセンサは、前記ゲート電極が、前記電荷蓄積部の側部に対向する位置に設けられている。
【００９４】
この構成により、ゲート電極と第一の絶縁膜とフローティングゲートで構成される容量を大きくすることが可能となる。この容量を大きくすることで、ゲート電極に印加する電圧を変えなくても、第二の絶縁膜に加わる電圧を大きくすることができ、低消費電力で電荷注入効率を上げることができる。
【００９５】
開示されたＭＯＳ型イメージセンサは、前記光電変換部が、平面視において前記半導体メモリと重ならない位置から前記半導体層の下方まで延在して形成されている。
【００９６】
この構成により、電荷をより効率的に注入することができる。言い換えると、ゲート電極に印加する電圧を低くしても、電荷注入効率の低下を防ぐことができ、消費電力を抑えることができる。
【００９７】
開示されたＭＯＳ型イメージセンサは、前記半導体層のピーク濃度が、１×１０１９［／ｃｍ３］〜１０×１０１９［／ｃｍ３］である。
【００９８】
開示されたＭＯＳ型イメージセンサは、前記半導体層の深さが０．１μｍ以下である。
【００９９】
開示されたＭＯＳ型イメージセンサは、前記光電変換部がｎ型不純物で形成され、前記半導体層が、ｐ型不純物で形成されている。
【０１００】
開示されたＭＯＳ型イメージセンサは、前記ｐ型不純物がホウ素である。
【０１０１】
開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。
【符号の説明】
【０１０２】
５  ＭＯＳ型イメージセンサ
４  半導体層
５１  シリコン基板
５２ａ  画素部
５３ｂ  スイッチ
５５  読み出し部
５８  ＷＣＧ電圧制御部
ＦＧ  フローティングゲート
ＰＤ  光電変換部
ＷＴ  書き込みトランジスタ
ＲＴ  読み出しトランジスタ
ＷＣＧ  書き込みコントロールゲート
ＲＣＧ  読み出しコントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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