(57)【要約】【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１遅延素子回路をリング状に接続した発振回路を備え、入力される基準クロックに応じた信号である基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を前記第１遅延回路の各々に出力するＰＬＬ発振回路と、
入力される入力信号に与える遅延量に応じた数の第２遅延回路素子回路を備える位相遅延回路と、を有し、
前記位相遅延回路が備える前記第２遅延素子回路は前記遅延制御信号に基づき前記入力信号を遅延させる、
位相調整回路。
【請求項２】
前記第２遅延素子回路は、前記第１遅延素子回路と等価の回路構成を有し、
前記位相遅延回路に含まれる前記第２遅延素子回路の数は、前記ＰＬＬ発振回路内に含まれる前記第１遅延素子回路の数と異なることを特徴とする請求項１に記載の位相調整回路。
【請求項３】
前記遅延制御信号、または前記遅延制御信号に所定の演算を行った信号のいずれか一方を選択信号に基づいて選択し、当該選択した信号を前記第２遅延制御素子回路の各々に供給する演算選択回路を備えることを特徴とする請求項１または請求項２に記載の位相調整回路。
【請求項４】
前記演算選択回路は、前記ＰＬＬ発振回路及び前記位相遅延回路の少なくとも一方に備えられたことを特徴とする請求項３に記載の位相調整回路。
【請求項５】
前記ＰＬＬ発振回路は、
前記基準信号と、前記発振信号に応じた信号と、を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて前記遅延制御信号を生成するコントローラと、を備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の位相調整回路。
【請求項６】
前記基準クロック発生回路からの出力信号を分周する第１の分周器と、
前記発振回路からの出力信号を分周する第２の分周器と、をさらに備え、
前記ＰＬＬ発振回路は、前記第１の分周器からの出力信号と、前記第２の分周器からの出力信号と、が略同位相となるように遅延量を算出することを特徴とする請求項１乃至請求項５のいずれか１項に記載の位相調整回路。
【請求項７】
前記位相遅延回路を複数備えることを特徴とする請求項１乃至請求項６のいずれか１項に記載の位相調整回路。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載の位相調整回路を備えるＬＳＩ（Large Scale Integration）装置。
【請求項９】
複数の第１遅延素子回路をリング状に接続した発振回路を備えるＰＬＬ発振回路と、入力信号に与える遅延量に応じた数の第２遅延素子回路を備える位相調整回路と、を備え、当該位相調整回路に入力される前記入力信号の位相を調整する位相調整方であって、
前記ＰＬＬ発振回路に入力される基準クロックに応じた基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を生成し、
前記遅延制御信号に基づき前記第２遅延素子回路が前記入力信号を遅延させる、
位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相調整回路及び位相調整方法に関する。
【背景技術】
【０００２】
現在、ＬＳＩ（Large Scale Integration）の利用分野は多岐に渡っている。これに伴い、ＬＳＩの低コスト化及び低消費電力化の要求が高まっている。またＬＳＩは、動作速度の高速化が進んでいるため、タイミングスペックが厳密に求められるようになっている。このタイミングスペックに対する要求を満たすために、例えばＤＤＲ（Double Data Rate）メモリインターフェイスのＰＨＹ機能ブロックはキャリブレーション機能を有することが増えている。このキャリブレーション機能ブロックでは、信号間のタイミングスペックを満たすように位相が選択され、設定される。このような処理ブロックに位相を供給するためには、多様な位相遅延を持つ信号を出力できる位相調整回路が必要となる。
【０００３】
すなわち、ＬＳＩの低コスト化及び低消費電力化の要求を満たしつつ、多様な位相遅延出力を実現できる位相遅延回路が必要とされている。
【０００４】
特許文献１には、入力信号に対して微小な遅延時間を高精度に設定することが出来る遅延回路に関する技術が開示されている。図５は、特許文献１に記載の遅延回路の構成を示すブロック図である。遅延回路１０は、ＰＬＬ（Phase Locked Loop）発振回路１と、遅延素子回路１１と、基準クロック発生回路１２と、コントローラ１３と、から構成される。ＰＬＬ発振回路１は、基準クロック発生回路１２から出力された基準クロックの周波数に発振周波数をロックする。ＰＬＬ発振回路１は、複数の遅延素子を多段従属接続したＶＣＯ（Voltage Controlled Oscillator）２と、位相比較回路４と、を備える。位相比較回路４は、ＶＣＯ２から出力された信号の位相と、基準クロックの位相と、を比較して位相比較結果をＶＣＯ２の遅延制御量に反映させる。
【０００５】
遅延素子回路１１には、ＶＣＯ２と等価の、複数の遅延素子が多段従属接続されている。また、遅延素子回路１１には入力信号が入力される。遅延素子回路１１内の遅延素子（２ｂ）の各々にはＶＣＯ２に設定した遅延制御量が設定される。これにより、遅延素子回路１１に入力された信号には、基準クロックの周波数に従って決定される一定の動作遅延時間が設定される。
【０００６】
また、図６は特許文献１の第２の実施形態にかかる遅延回路の構成を示すブロック図である。当該遅延回路は、図５に示した遅延回路と比べ、多様な位相遅延を持つ信号が得られる構成である。この遅延回路は、図５に示した遅延回路から遅延素子回路１１ａ及びＶＣＯ２０の構成が変更されている。
【０００７】
遅延素子回路１１ａは、各インバータ２ｂの出力に負荷としてスリーステートバッファアンプ２ｃを備える。スリーステートバッファアンプ２ｃは、奇数段に備えられる。また遅延素子回路１１ａは、各インバータ２ｂの出力に負荷としてスリーステートバッファアンプ２ｄを備える。スリーステートバッファアンプ２ｄは、初段入力と、偶数段と、に備えられる。本構成において、スリーステートバッファアンプ２ｄの各出力からの遅延出力を取り出しが可能に構成されている。これにより、多様な位相遅延を持つ出力信号を得ることが出来る。
【０００８】
特許文献２には、マスターＤＬＬ（Delay Locked Loop）に対してスレーブＤＬＬを複数接続し、遅延回路制御設定を行う技術が開示されている。また特許文献３には、環境変動等による遅延値の変化量を求め、その変化量を基に外部から入力されるクロック信号の位相を調整する技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３４１０９９号公報
【特許文献２】特開２００４−０６２５７８号公報
【特許文献３】特開２００９−０２１３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、図６に示した遅延回路によれば、入力信号に対して多様な位相遅延を与えた信号を出力することができる。しかしながら、図６に示した遅延回路によっては、消費電力が増大し、回路面積も大きくなるという問題がある。当該問題について図６を参照しながら説明する。
【００１１】
上述のように、遅延素子回路１１ａは、各インバータ２ｂの出力に負荷としてスリーステートバッファアンプ２ｃを備える。スリーステートバッファアンプ２ｃは、奇数段に備えられる。また遅延素子回路１１ａは、各インバータ２ｂの出力に負荷としてスリーステートバッファアンプ２ｄを備える。また、スリーステートバッファアンプ２ｃは、各インバータ２ｂのダミー負荷となり、各段において等しい遅延動作を確保するために動作する。
【００１２】
このため、所望の位相遅延量が３６０度以内（例えば９０度、１８０度）である場合であっても、遅延素子回路１１ａは、ＰＬＬ発振回路１ａのＶＣＯ２０内に多段従属接続されたインバータ２ａと等価のインバータ２ｂを同様の配置により備える必要がある。すなわち、遅延素子回路１１ａは、所望の位相遅延量が３６０度以内（例えば９０度、１８０度）である場合には動作しないインバータ２ｂ、スリーステートバッファアンプ２ｃ及び２ｄを備える。これにより、消費電力が増大し、かつ回路面積も増大する。
【課題を解決するための手段】
【００１３】
本発明にかかる遅延回路の一態様は、複数の第１遅延素子回路をリング状に接続した発振回路を備え、入力される基準クロックに応じた信号である基準信号の位相と、前記発振回路が前記基準信号に所定周期分の遅延を与えることで生成される発振信号の位相と、が略同位相となるような遅延制御信号を前記第１遅延回路の各々に出力するＰＬＬ発振回路と、入力される入力信号に与える遅延量に応じた数の第２遅延回路素子回路を備える位相遅延回路と、を有し、前記位相遅延回路が備える前記第２遅延素子回路は前記遅延制御信号に基づき前記入力信号を遅延させるものである。
【００１４】
本発明において、入力信号を遅延させる位相遅延回路は所望の遅延量に応じた第２遅延素子回路のみを備える。これにより、位相遅延回路が備えるべき回路数が低減し、消費減力の削減及び回路面積の縮小が実現される。また、位相遅延回路が備える第２遅延素子回路は、ＰＬＬ発振回路が基準クロックを基に算出した遅延制御信号を用いて入力信号の遅延を制御する。これにより、基準クロックに応じた正しい遅延量を持つ遅延素子回路が構成される。
【発明の効果】
【００１５】
本発明によれば、消費電力を低減し、かつ回路面積も小さい位相調整回路を提供することが出来る。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる位相調整回路の構成を示すブロック図である。
【図２】実施の形態１にかかる遅延素子回路の構成を示すブロック図である。
【図３】実施の形態２にかかる位相調整回路の構成を示すブロック図である。
【図４】実施の形態２にかかる演算選択回路４００の構成を示すブロック図である。
【図５】特許文献１に記載の遅延回路の構成を示すブロック図である。
【図６】特許文献１に記載の遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかる位相調整回路の構成を示すブロック図である。位相調整回路１００は、ＰＬＬ（Phase Locked Loop）発振回路１１０と、位相遅延回路２００と、位相遅延回路２１０と、を備える。
【００１８】
ＰＬＬ発振回路１１０は、ＶＣＯ（Voltage Controlled Oscillator）１２０と、１／ｍ分周器１３０と、１／ｎ分周器１４０と、位相比較回路１５０と、コントローラ１６０と、を備える。ＶＣＯ１２０は、複数の遅延素子回路であるＤＣＥＬ１２１、１２２、１２３、及び１２４をリング状に結合した発振回路である。
【００１９】
位相遅延回路２００は、遅延素子回路であるＤＣＥＬ１２５を備える。また、位相遅延回路２１０は、遅延素子回路であるＤＣＥＬ１２６、１２７を備える。
【００２０】
ＰＬＬ発振回路１１０は、ＤＣＥＬ１２１〜ＤＣＥＬ１２７の各々に対して生成した遅延制御信号を供給する回路である。遅延制御信号の生成の詳細は後述する。ＰＬＬ発振回路１１０には、入力端子３３０から基準クロック１７０が入力される。基準クロック１７０は、例えば一般的なクリスタル発振器（図示せず）から生成される。この基準クロック１７０の発振周波数は、外部環境の変化にはほとんど影響されないものである。
【００２１】
基準クロック１７０は、ＰＬＬ発振回路１１０内の１／ｍ分周器１３０に供給される。１／ｍ分周器１３０は、設定された分周値となるように入力された基準クロック１７０の周波数を変更し、周波数を変更した当該信号を位相比較回路１５０に供給する。
【００２２】
ＶＣＯ１２０は、ＤＣＥＬ１２１、１２２、１２３、及び１２４により生成された発振信号を１／ｎ分周器１４０に供給する。当該発振信号は、基準信号（基準クロック１７０に対応した信号）を所定周期分（例えば３６０度）だけ遅延させた信号である。１／ｎ分周器１４０は、設定された分周値となるように入力された発振信号の周波数を変更し、周波数を変更した当該信号を位相比較回路１５０に供給する。
【００２３】
位相比較回路１５０は、１／ｍ分周器１３０から入力された基準信号の位相と、１／ｎ分周器１４０から入力された信号（発振信号の周波数が１／ｎ分周器１４０により変更された信号）の位相と、を比較する。位相比較回路１５０は、当該比較結果をコントローラ１６０に出力する。
【００２４】
コントローラ１６０は、位相比較回路１５０から入力された位相比較結果に基づいて遅延制御信号１８０を生成し、出力する。遅延制御信号１８０は、ＤＣＥＬ１２１〜１２４に供給される信号であって、１／ｍ分周器１３０の出力信号の位相と、１／ｎ分周器１４０の出力信号の位相と、が等しくなるような制御を行う信号である。遅延制御信号１８０は、後述する遅延素子回路内の遅延素子の通過段数を指定する信号である。ここで、図２を用いて、遅延制御信号１８０が入力される遅延素子回路（ＤＣＥＬ１２１〜ＤＣＥＬ１２４）の構成例を説明する。
【００２５】
遅延素子回路は、複数の遅延素子１２０１〜１２０ｘ（ｘは１以上の自然数）を備える構成である。入力信号ＩＮは、遅延素子１２０１〜１２０ｘを通過する。通過した信号はセレクタ１２００に供給される。また、セレクタ１２００には、遅延制御信号１８０が入力される。セレクタ１２００は、遅延制御信号１８０を基に入力信号が遅延素子を通過する段数を決定する。セレクタ１２００は、通過する段数に対応する信号を出力信号として出力する。
【００２６】
再度、図１を用いて位相調整回路の構成を説明する。コントローラ１６０は、生成した遅延制御信号１８０を位相遅延回路２００及び位相遅延回路２１０の各遅延素子回路に対しても供給する。
【００２７】
位相遅延回路２００には、入力信号ＤＩＮ＿Ａが入力される。位相遅延回路２００は、入力信号ＤＩＮ＿Ａに対して所望の遅延量を与えた信号を出力する回路である。位相遅延回路２００は、所望の遅延量に応じた数の遅延素子回路を備える。同様に位相遅延回路２１０には、入力信号ＤＩＮ＿Ｂが入力される。位相遅延回路２１０は、入力信号ＤＩＮ＿Ｂに対して所望の遅延量を与えた信号を出力する回路である。位相遅延回路２１０は、所望の遅延量に応じた数の遅延素子回路を備える。
【００２８】
続いて本実施の形態にかかる位相調整回路の動作の具体例を説明する。以下の例では、１／ｍ分周器１３０及び１／ｎ分周器の分周の設定値をそれぞれ１とする（ｍ＝１、ｎ＝１）。また本例では、ＶＣＯ１２０は、入力信号を３６０度遅延させる発振回路である。また本例では位相調整回路１１０は、入力信号に対して基準クロックの９０度位相の遅延を与えること、及び入力信号に対して基準クロックの１８０度位相の遅延を与えることを意図して動作する。
【００２９】
ＰＬＬ発振回路１１０は、入力される基準クロック１７０の周波数にロックされ、発振する。ＶＣＯ１２０は、基準クロック１７０と同周波数、またはこの周波数に所定の係数値を乗算した周波数に一致する信号を１／ｎ分周器１４０に出力する。
【００３０】
位相比較回路１５０は、１／ｍ分周器１３０から出力された信号の位相と、１／ｎ分周器１４０から出力された信号の位相と、を比較する。本例では、１／ｍ分周器１３０及び１／ｎ分周器１４０の分周の設定値は１である。よって位相比較回路１５０は、基準クロック１７０の位相と、ＶＣＯ１２０から出力された信号の位相と、を比較する。位相比較回路１５０は、両信号の立ち上がりのエッジ及び立下りのエッジのタイミングを比較し、位相のずれを比較結果として検出する。位相比較回路１５０は、位相比較結果をコントローラ１６０に出力する。
【００３１】
１／ｎ分周器１４０から出力される信号の位相が進んでいる場合、コントローラ１６０は遅延素子回路（ＤＣＥＬ１２１〜１２４）内の遅延素子（１２０１〜１２０ｘ）の通過段数を増やすことを指示する遅延制御信号１８０を出力する。一方、１／ｎ分周器１４０から出力される信号の位相が遅れている場合、コントローラ１６０は遅延素子回路（ＤＣＥＬ１２１〜１２４）内の遅延素子（１２０１〜１２０ｘ）の通過段数を減らすことを指示する遅延制御信号１８０を出力する。また前述のように、コントローラ１６０は、当該遅延制御信号１８０を位相遅延回路２００及び位相遅延回路２１０の各遅延素子回路に対しても供給する。
【００３２】
すなわち、コントローラ１６０は、遅延制御信号１８０をＶＣＯ１２０内の全ての遅延素子回路（ＤＣＥＬ１２１〜１２４）及び位相遅延回路２００、２１０内の全ての遅延素子回路に供給する。これにより、全ての遅延素子回路（１２１〜１２７）夫々の遅延量は、同一となる。
【００３３】
前述のようにＶＣＯ１２０は、入力信号を３６０度遅延させる発振回路であり、遅延素子回路を４つ（ＤＣＥＬ１２１〜１２４）内部に備える。そのため、遅延素子回路の一つは、入力信号に対して基準クロックの９０度位相の遅延を発生させる回路となる。よって、遅延素子回路を一つ（ＤＣＥＬ１２５）搭載する位相遅延回路２００は、入力端子ＤＩＮ＿Ａから入力された入力信号に対して基準クロックの９０度位相の遅延を与えた信号を出力端子ＤＯＵＴ＿Ａに出力する。また、遅延素子回路を二つ（ＤＣＥＬ１２６、ＤＣＥＬ１２７）搭載する位相遅延回路２１０は、入力端子ＤＩＮ＿Ｂから入力された入力信号に対して基準クロックの１８０度位相の遅延を与えた信号を出力端子ＤＯＵＴ＿Ｂに出力する。
【００３４】
なお、１／ｍ分周器１３０の設定値は変更可能である。そのため、１／ｍ分周器１３０は基準クロック１７０の周波数を設定値に応じて変更した信号を位相比較回路１５０に出力できる。また、１／ｎ分周器１４０の設定値は変更可能である。そのため、１／ｎ分周器１４０は発振信号の周波数を設定値に応じて変更した信号を位相比較回路１５０に出力できる。よって、位相比較回路１５０は多様な周波数を持つ信号の位相比較を行うことができ、この比較結果を用いることにより多様な位相遅延を得ることが出来る。
【００３５】
続いて、本実施の形態にかかる位相調整回路の効果について説明する。本実施の形態にかかる位相調整回路は、特許文献１に記載の遅延回路に比べて消費電流が低減でき、かつ回路面積を縮小することが出来る。当該理由の詳細を以下に述べる。
【００３６】
例えば、入力信号に対して基準クロックの９０度位相分の遅延を与えた出力信号を得る場合を検討する。この場合、ＶＣＯ１２０は、内部に遅延素子回路を４個（３６０／９０）備える必要がある。また、位相遅延回路２００は、遅延素子回路を１個備えるのみでよい。このように、所望の遅延量が３６０度以下である場合に、位相遅延回路が備える遅延素子回路の数をＶＣＯ１２０に含まれる遅延回路素子の数よりも少なくできる。位相遅延回路内の遅延回路素子の数を削減できることにより、本実施の形態にかかる位相調整回路は特許文献１に記載の遅延回路に比べて消費電流が低減できる。同様に位相遅延回路内の遅延回路素子の数を削減できることにより、本実施の形態にかかる位相調整回路は、特許文献１に記載の遅延回路に比べて回路規模を縮小することが出来る。
【００３７】
また、本実施の形態にかかる位相調整回路では、１／ｍ分周器１３０及び１／ｎ分周器１４０の設定値を変更することにより多様な周波数を持つ信号の位相比較を行うことが出来る。これにより、本実施の形態にかかる位相調整回路は多様な位相遅延を持つ信号を得ることが出来る。
【００３８】
＜実施の形態２＞
本発明の実施の形態２にかかる位相調整回路は、遅延制御信号に対して所定の演算を行うことが出来る演算選択回路４００を備えることを特徴とする。図３を参照して、本実施の形態にかかる位相調整回路の基本構成、及び動作について実施の形態１と異なる部分を説明する。なお、図３において同一名及び同一符号を付した回路、または処理部は実施の形態１と基本的に同じ動作を行う。
【００３９】
演算選択回路４００には、コントローラ１６０から遅延制御信号１８０が入力される。また演算選択回路４００には、選択信号が入力される。さらにまた、演算選択回路４００には、設定信号が入力される。演算選択回路４００は、入力された選択信号に応じて、位相遅延回路２００、２１０に対して出力する遅延制御信号１８２を決定する。具体的には演算選択回路４００は、遅延制御信号１８０をそのまま出力するか、遅延制御信号１８０に対して所定の演算を行った信号１８１を出力するかを選択信号に基づいて決定する。この所定の演算は、設定信号に応じて決定される。
【００４０】
演算選択回路４００の構成の詳細を図４に示す。演算選択回路４００は、演算回路４１０と、セレクタ４２０と、を備える構成である。前述のように遅延制御信号１８０は、遅延素子回路内の遅延素子の通過段数を指定する信号である。遅延制御信号１８０は、例えばバイナリデータである。遅延制御信号１８０は、演算回路４１０及びセレクタ４２０に供給される。
【００４１】
演算回路４１０には、設定信号が入力される。この設定信号は、演算回路４１０が行う演算を指定する信号である。たとえば、遅延制御信号１８０が通過する遅延素子の段数を３段とするバイナリデータ"０１１"である場合、設定信号はこのバイナリデータを乗算すること、及び乗算係数を指定する。乗算係数が２倍に設定された場合、演算回路４１０はこのバイナリデータ"０１１"を２倍したバイナリデータ"１１０"をセレクタ４２０に対して出力する。バイナリデータ"１１０"を持つ信号は遅延素子を６段通過することを指定する。なお、演算回路４１０は周知な乗算器等により容易に構成することができる。
【００４２】
セレクタ４２０には、遅延制御信号１８０と、遅延制御信号１８０に対して所定の演算を行った信号１８１と、が入力される。またセレクタ４２０には、選択信号が入力される。当該選択信号は、セレクタ４２０に入力された２つの信号（遅延制御信号１８０と、遅延制御信号１８０に対して所定の演算を行った信号１８１）のうち、どちらを位相遅延回路２００、２１０に出力するかを指定する信号である。セレクタ４２０は、選択信号に応じて遅延制御信号１８０または遅延制御信号１８１を位相遅延回路２００及び２１０に対して供給する。
【００４３】
位相遅延回路２００及び位相遅延回路２１０内の遅延素子回路（ＤＣＥＬ１２５〜１２７）は、セレクタ４２０から入力された信号に基づいて信号の通過段数が設定される。
【００４４】
続いて、本実施の形態にかかる位相調整回路の効果について説明する。本実施の形態にかかる位相調整回路は、算出された遅延制御信号に対して所定の演算を行うことが出来る。たとえば、ＶＣＯ１２０が４つの遅延素子回路１２１〜１２４を含み、夫々が９０度の位相遅延を発生させる回路とする。ここで、演算選択回路４００が遅延制御信号を０．８倍することにより７２度の遅延を指示する信号を生成することが出来る。位相遅延回路２００、２１０はこの信号を用いることにより多様な位相遅延を持つ信号を生成することが出来る。
【００４５】
本実施の形態にかかる位相調整回路は、上述のようにＶＣＯ１２０の構成を変更せずに多様な位相遅延を持つ信号を出力することが出来る。これにより、ＰＬＬ発振回路１１０を変更することなく様々な位相遅延に対応することが出来る。すなわち、ＰＬＬ発振回路１１０を様々な用途に流用することが可能になる。
【００４６】
なお、上述の説明において演算選択回路４００は、ＰＬＬ発振回路１１０と、位相遅延回路（２００、２１０）との間に配置したが必ずしもこれに限られない。たとえば、演算選択回路４００はＰＬＬ発振回路１１０の内部、位相遅延回路（２００、２１０）の内部に設けられてもよい。
【００４７】
位相遅延回路（２００、２１０）の内部に演算選択回路４００を設けた場合、位相遅延回路（２００、２１０）毎に遅延量を変更することが可能である。たとえば、位相遅延回路２００と２１０が同数の遅延素子回路を備える場合であっても、各位相遅延回路は演算処理を変更することにより異なる位相遅延を持つ信号を夫々出力できる。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。たとえば、上述の実施の形態においては位相遅延回路と、ＶＣＯ１２０は略同一の遅延素子回路を有する構成として説明したが必ずしもこれに限られない。言い換えると、位相遅延回路は、位相比較回路１５０から出力される位相比較結果に応じて内部の遅延素子回路の調整を適切に行えるものであればよい。
【符号の説明】
【００４９】
１００  位相調整回路
１１０  ＰＬＬ発振回路
１２０  ＶＣＯ
１２１〜１２７  遅延素子回路
１２０１〜１２０ｘ  遅延素子
１３０  １／ｍ分周器
１４０  １／ｎ分周器
１５０  位相比較回路
１６０  コントローラ
１７０  基準クロック
１８０  遅延制御信号
２００  位相遅延回路
２１０  位相遅延回路
３１０〜３３０  入力端子
３４０、３５０  出力端子
４００  演算選択回路
４１０  演算回路
４２０  セレクタ
【図１】
2011228782.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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