(57)【要約】【課題】消費電流を低減できるようにした半導体装置を提供する。【解決手段】複数の回路ブロックを備える半導体装置であって、前記複数の回路ブロックの各々における動作停止電圧Ｖｓｔｏｐは互いに等しく、前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられるＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度は前記複数の回路ブロック間で互いに等しく、且つ、前記クリティカルパスに用いられるＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度も前記複数の回路ブロック間で互いに等しい。【選択図】図１
2011091102.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックを備える半導体装置であって、
前記複数の回路ブロックの各々における動作停止電圧Ｖｓｔｏｐは互いに等しく、
前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられるＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度は前記複数の回路ブロック間で互いに等しく、且つ、
前記クリティカルパスに用いられるＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度も前記複数の回路ブロック間で互いに等しいことを特徴とする半導体装置。
【請求項２】
前記複数の回路ブロックとして、発振回路と分周回路とを備え、
前記発振回路は、前記発振回路の前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられる、第１のＰ型トランジスターと第１のＮ型トランジスターとを有し、
前記分周回路は、前記分周回路の前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられる、第２のＰ型トランジスターと第２のＮ型トランジスターとを有し、
前記第１のＰ型トランジスターと前記第２のＰ型トランジスターの、各々のゲート電極直下の半導体におけるＰ型不純物濃度は互いに等しく、且つ、
前記第１のＮ型トランジスターと前記第２のＮ型トランジスターの、各々のゲート電極直下の半導体におけるＮ型不純物濃度は互いに等しい、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クリティカルパスに用いられるＰ型トランジスターとＮ型トランジスターの各々の閾値電圧は、ゲート電極の仕事関数で制御されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記クリティカルパスに用いられるＰ型トランジスターとＮ型トランジスターの各々の閾値電圧は、ゲート絶縁膜の固定電荷又は仕事関数で制御されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記発振回路と前記分周回路とに駆動電圧Ｖｒｅｇを供給する電源回路、をさらに備え、
前記電源回路は、前記駆動電圧Ｖｒｅｇを決定する第３のＰ型トランジスターと第３のＮ型トランジスターとを含み、
前記３のＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度は、前記第１のＰ型トランジスター又は前記第２のＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度に等しく、
前記３のＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度は、前記第１のＮ型トランジスター又は前記第２のＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度に等しい、ことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路ブロックを備える半導体装置に関する。
【背景技術】
【０００２】
近年、腕時計や携帯機器に対する電池寿命の長期化、或いは、少量の自己発電による機能動作の要望が高まり、半導体装置の超低消費電力化が精力的に進められている。例えば、３２ＫＨｚの水晶振動子を用いた低電力タイプの半導体装置では、１５０ｎＷ（１．０Ｖ、１５０ｎＡ；例えば、特許文献１参照。）、或いは、２５ｎＷ（０．５Ｖ、５０ｎＡ；例えば、特許文献２参照。）の超低消費電力が要求されている。これらの要求にこたえるため、半導体装置の駆動電圧（Ｖｒｅｇ）を、半導体装置が正常に動作するために必要な最小の駆動電圧（即ち、動作停止電圧（Ｖｓｔｏｐ））ぎりぎりの値まで小さく設定することにより、半導体装置の低電圧駆動を実現し、消費電力を低減することが計られていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１３４６８２号公報
【特許文献２】特開２００２−１１１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の方法では、Ｖｒｅｇは、Ｖｓｔｏｐよりもマージンに相当する分だけ大きな値に設定する必要がある。この必要とされるマージンの中で最も大きいのは、環境温度に対するマージンである。従来、環境温度の変化に対するマージンとして、ＶｒｅｇをＶｓｔｏｐよりも０．１〜０．２Ｖ程度高く設定するのが常であった（例えば、特許文献１参照。）。
【０００５】
また、環境温度変化に対するマージンを少なくするために、電気的特性の温度依存が小さいＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を用いて、ロジック回路とアナログ回路とにボディタイ型とフローテイングボディ型とを使い分け、ボディタイ型とフローテイングボディ型の各トランジスターの閾値電圧を同じ値とするような提案もなされていた（例えば、特許文献２参照。）。
【０００６】
しかしながら、従来の技術では、半導体装置に含まれる種々の回路ブロックのＶｓｔｏｐは回路ブロック毎に異なり、複数の回路ブロック間でＶｒｅｇ−Ｖｓｔｏｐ（即ち、駆動電圧のマージン）は異なっていた。例えば、図９に示すように、第１の回路ブロックの動作停止電圧をＶｓｔｏｐ（１）とし、第２の回路ブロックの動作停止電圧をＶｓｔｏｐ（２）としたとき、Ｖｓｔｏｐ（１）、Ｖｓｔｏｐ（２）は、−７０℃から２０℃の温度範囲で互いに異なる値を取り、Ｖｒｅｇ−Ｖｓｔｏｐ（１）≠Ｖｒｅｇ−Ｖｓｔｏｐ（２）となっていた。このため、従来の技術では、駆動電圧のマージンが大きい回路ブロックほど電流を無駄に消費してしまう傾向があり、半導体装置全体の消費電流を十分に低減できていない可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、半導体装置全体の消費電流を低減できるようにした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係る半導体装置は、複数の回路ブロックを備える半導体装置であって、前記複数の回路ブロックの各々における動作停止電圧Ｖｓｔｏｐは互いに等しく、前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられるＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度は前記複数の回路ブロック間で互いに等しく、且つ、前記クリティカルパスに用いられるＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度も前記複数の回路ブロック間で互いに等しいことを特徴とする。
【０００８】
ここで、「動作停止電圧Ｖｓｔｏｐ」は、例えば、回路ブロック等が正常に動作するために必要な最小の駆動電圧のことである。また、「動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパス」とは、即ち、回路ブロックが正常に動作するために最も高い電圧を必要とする回路の少なくとも一部のことであり、或いは、動作電圧低減のネックとなる回路の少なくとも一部のことである。また、「ゲート電極直下の半導体」とは、トランジスターがＳＯＩ基板に形成されている場合はボディ領域のことであり、バルクのシリコン基板に形成されている場合はチャネル領域のことである。
【０００９】
このような構成であれば、複数の回路ブロックの各々における動作停止電圧Ｖｓｔｏｐの温度依存性を、複数の回路ブロック間で互いにほぼ一致させることができ、任意の温度範囲で、複数の回路ブロックの各々における動作停止電圧Ｖｓｔｏｐを、これら複数の回路ブロックを含む半導体装置全体の動作停止電圧（即ち、動作停止電圧の最大値：Ｖｓｔｏｐｍａｘ）にほぼ一致させることができる。これにより、複数の回路ブロックの各々において、Ｖｒｅｇ−Ｖｓｔｏｐ（即ち、駆動電圧のマージン）を小さくできるので、半導体装置全体の消費電流を低減することができる。
【００１０】
また、上記の半導体装置において、前記複数の回路ブロックとして、発振回路と分周回路とを備え、前記発振回路は、前記発振回路の前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられる、第１のＰ型トランジスターと第１のＮ型トランジスターとを有し、前記分周回路は、前記分周回路の前記動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられる、第２のＰ型トランジスターと第２のＮ型トランジスターとを有し、前記第１のＰ型トランジスターと前記第２のＰ型トランジスターの、各々のゲート電極直下の半導体におけるＰ型不純物濃度は互いに等しく、且つ、前記第１のＮ型トランジスターと前記第２のＮ型トランジスターの、各々のゲート電極直下の半導体におけるＮ型不純物濃度は互いに等しい、ことを特徴としてもよい。このような構成であれば、発振回路と分周回路の各々において、Ｖｓｔｏｐの温度依存性をほぼ一致させることができる。例えば、発振回路において、Ｖｒｅｇ−Ｖｓｔｏｐを小さくしたり、発振インバーターの貫通電流を低減したりすることができる。
【００１１】
また、上記の半導体装置において、前記クリティカルパスに用いられるＰ型トランジスターとＮ型トランジスターの各々の閾値電圧は、ゲート電極の仕事関数で制御されていることを特徴としてもよい。このような構成であれば、動作停止電圧Ｖｓｔｏｐの温度依存性に影響を与えることなく、トランジスターの閾値電圧を調整することができる。
また、上記の半導体装置において、前記クリティカルパスに用いられるＰ型トランジスターとＮ型トランジスターの各々の閾値電圧は、ゲート絶縁膜の固定電荷又は仕事関数で制御されていることを特徴としてもよい。このような構成であれば、動作停止電圧Ｖｓｔｏｐの温度依存性に影響を与えることなく、トランジスターの閾値電圧を調整することができる。
【００１２】
また、上記の半導体装置において、前記発振回路と前記分周回路とに駆動電圧Ｖｒｅｇを供給する電源回路、をさらに備え、前記電源回路は、前記駆動電圧Ｖｒｅｇを決定する第３のＰ型トランジスターと第３のＮ型トランジスターとを含み、前記３のＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度は、前記第１のＰ型トランジスター又は前記第２のＰ型トランジスターのゲート電極直下の半導体におけるＰ型不純物濃度に等しく、前記３のＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度は、前記第１のＮ型トランジスター又は前記第２のＮ型トランジスターのゲート電極直下の半導体におけるＮ型不純物濃度に等しい、ことを特徴としてもよい。このような構成であれば、駆動電圧Ｖｒｅｇの温度依存性を動作停止電圧Ｖｓｔｏｐの温度依存性にほぼ一致させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図２】分周回路１０の構成例を示す図。
【図３】ＦＦ回路１０の構成例と、その動作例を示す図。
【図４】発振回路４０の構成例を示す図。
【図５】ＳＯＩ基板の構成例を示す図。
【図６】各回路ブロックに用いられるＭＯＳトランジスターの構成例を示す図。
【図７】ＶｒｅｇとＶｓｔｏｐの温度依存性を示す図。
【図８】貫通電流の低減を示す図。
【図９】従来例を示す図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
〔半導体装置全体の構成例について〕
図１は、本発明の実施形態に係る半導体装置１００の構成例を示すブロック図である。図１に示す半導体装置１００は、種々の回路ブロックからなる半導体装置の一例であり、例えばウォッチに内蔵される集積回路である。この半導体装置１００は、例えば、分周回路１０と、制御回路２０と、検出回路３０と、発振回路４０及び電源回路５０を備える。分周回路１０と制御回路２０はロジック回路であり、検出回路３０と発振回路４０と電源回路５０はアナログ回路である。また、これらロジック回路とアナログ回路は、例えば、同一のＳＯＩ基板に形成されている。ここで、ＳＯＩ基板とは、例えば図５に示すように、支持基板７上に絶縁層８が積層され、絶縁層８上に半導体層９が積層された構造の基板のことである。絶縁層８は例えばシリコン酸化膜であり、半導体層９は例えば単結晶のシリコン層である。始めに、分周回路１０の構成例について説明する。
【００１５】
〔分周回路の構成例について〕
図２は、分周回路１０の構成例を示す図である。図２に示すように、分周回路１０は、ｎ（ｎ：２以上の整数）個のＦＦ回路１０がｎ段に亘って連なる構造（即ち、ｎ個のＦＦ回路１０が直列にｎ段接続された構造）を有する。ＦＦ回路１０は、例えば、準スタティック型Ｔフリップフロップ回路である。この分周回路１０では、１段目のＦＦ回路６０の入力端子Ｃ１が例えば発振回路４０に接続され、１段目のＦＦ回路６０の出力端子Ｑ１が２段目のＦＦ回路６０の入力端子Ｃ２に接続されている。同様に、ｎが３以上の場合は、ｎ−１段目のＦＦ回路６０の出力端子Ｑｎ−１がｎ番目のＦＦ回路６０の入力端子Ｃｎに接続され、ｎ−１段目のＦＦ回路６０の出力端子ＸＱｎ−１が、ｎ番目のＦＦ回路６０の出力端子ＸＱｎにそれぞれ接続されている。
【００１６】
図３（ａ）及び（ｂ）は、ＦＦ回路１０の構成例を示す回路図と、その動作例を示すタイミングチャートである。図３（ａ）に示すように、このＦＦ回路１０は、クロックドインバーター１、３、４、５と、インバーター２、６とを有する。クロックドインバーター１、３、４、５には、それぞれＣ入力端子又はＸＣ入力端子の一方、又は両方が設けられている。ここで、Ｃ入力端子に入力される信号（即ち、Ｃ入力信号ともいう。）は、クロック信号であり、一定の間隔でＨとＬとを繰り返す信号である。また、ＸＣ入力端子に入力される信号（即ち、ＸＣ入力信号）は、Ｃ入力信号のＨとＬとを反転させた信号である。また、インバーター２、６には、セット端子とリセット端子（図示せず）とがそれぞれ設けられている。
【００１７】
クロックドインバーター１、３、４、５と、インバーター２、６との接続関係を説明すると、図３（ａ）に示すように、クロックドインバーター１の出力端子は、インバーター２の入力端子と、クロックドインバーター３の出力端子とに接続されている。また、インバーター２の出力端子と、クロックドインバーター３の入力端子は、クロックドインバーター４の入力端子に接続されている。さらに、クロックドインバーター４の出力端子は、クロックドインバーター５の出力端子と、インバーター６の入力端子と、クロックドインバーター１の入力端子と、Ｑ出力端子とに接続されている。また、クロックドインバーター５の入力端子とインバーター６の出力端子は、ＸＱ出力端子に接続されている。
【００１８】
これにより、Ｃ入力信号に同期して、Ｑ出力端子からＱ出力信号が出力されると共に、ＸＱ出力端子からＸＱ出力信号が出力される。図３（ｂ）に示すように、Ｑ出力信号はＣ入力信号と比べて周期が２倍（即ち、周波数が１／２）の信号であり、ＸＱ出力信号はＱ出力信号のＨとＬとを反転させた信号である。
このような構造を有する分周回路１０は、高い周波数のクロック信号を各段のＦＦ回路１０で順次分周して、低い周波数の信号に変換する。このため、発振回路からみて近い側（即ち、前段）のＦＦ回路１０に含まれるインバーターは高い周波数のクロック信号で動作し、発振回路からみて遠い側（即ち、後段）のＦＦ回路１０に含まれるインバーターは低い周波数のクロック信号で動作する。
【００１９】
例えば、発振回路から３２ｋＨｚの入力信号が供給される場合、ＦＦ回路１０は入力信号を２分周（つまり、周波数を１／２に変換）して出力するため、ＦＦ回路１０を１５段接続すると、３２ｋＨｚの信号は最終的に１Ｈｚとなる。このとき、１段目のＦＦ回路１０を構成するインバーターは例えば３２ＫＨｚの信号で動作し、１５段目のＦＦ回路１０を構成するインバーターは例えば１Ｈｚの信号で動作する。次に、発振回路４０の構成例について説明する。
【００２０】
〔発振回路の構成例について〕
図４は、発振回路４０の構成例を示す回路図である。図４に示すように、この発振回路４０は、発振インバーター４１と、水晶発振子４２と、抵抗器４３と、キャパシター４４〜４６と、を含む。この発振回路４０では、水晶発振子４２とキャパシター４４、４５とにより共振回路が構成されており、この共振回路に発振インバーター４１が接続されることにより、特定の周波数（例えば、３２ｋＨｚ）を発振するようになっている。また、この発振回路４０の出力端子には、波形整形用のＮＡＮＤ回路９０が接続されている。
【００２１】
〔動作停止電圧Ｖｓｔｏｐについて〕
ところで、この半導体装置１００では、その低消費電力化を実現するために、各回路ブロック（即ち、分周回路１０と、制御回路２０と、検出回路３０と、発振回路４０と、電源回路５０の各々）における動作停止電圧Ｖｓｔｏｐの値が、半導体装置１００全体の動作停止電圧（即ち、動作停止電圧の最大値：Ｖｓｔｏｐｍａｘ）の値に設定されている。つまり、各回路ブロックのＶｓｔｏｐが全て、Ｖｓｔｏｐｍａｘに設定されている。
【００２２】
詳しく説明すると、発振回路４０におけるＶｓｔｏｐは、水晶振動子４２が発振を継続するためのエネルギーロスを供給できなくなる電圧で決まる。また、分周回路１０や制御回路２０など、ロジック回路におけるＶｓｔｏｐは、素子遅延時間の増大により情報処理ができなくなる電圧で決まる。ここで、図１に示す半導体装置１００では、分周回路１０は正常に動作するために、他の回路ブロック（即ち、制御回路２０と、検出回路３０と、発振回路４０と、電源回路５０の各々）よりも高い電圧を必要としている。
【００２３】
また、少なくともロジック回路の中では、分周回路１０は最も高い周波数（例えば、３２ｋＨｚ）で動作し、半導体装置１００全体の動作停止電圧Ｖｓｔｏｐｍａｘを決定する動作タイミングのクリティカルパスを有する。例えば、この分周回路１０を構成するＭＯＳトランジスターについて、そのオフリーク電流が１ｎＡ程度となるようにその閾値電圧を設定した場合、駆動電圧が０．３Ｖ弱になると３２ｋＨｚの論理機能は停止してしまう。
【００２４】
一方、制御回路２０を構成するＭＯＳトランジスターは、そのほとんどが低周波（例えば８Ｈｚ）で動作する。このため、制御回路２０を構成するＭＯＳトランジスターについて、そのオフリーク電流が１ｎＡ程度となるようにその閾値電圧を設定した場合、駆動電圧が０．３Ｖより低い電圧（例えば０．２５Ｖ）になってもその論理機能は正しく動作する。このように、分周回路１０は正常に動作するために他の回路ブロックよりも高い電圧を必要とする。半導体装置全体の低電圧化の観点からいえば、分周回路はボトルネックとなっている。
【００２５】
そこで、この半導体装置１００では、分周回路１０の動作停止電圧ＶｓｔｏｐをＶｓｔｏｐｍａｘとし、他の回路ブロック（即ち、制御回路２０、検出回路３０、発振回路４０、電源回路５０）のＶｓｔｏｐを全て、Ｖｓｔｏｐｍａｘに近づけている（理想的には一致させる）。つまり、他の回路ブロックのＶｓｔｏｐを全て、Ｖｓｔｏｐｍａｘまで引き上げている。このような各回路ブロックにおけるＶｓｔｏｐの調整は、各回路ブロックにおいて動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられるＭＯＳトランジスターの閾値電圧を調整することにより行われている。
【００２６】
ここで、分周回路１０のＶｓｔｏｐを決定する動作タイミングのクリィティカルパスはＦＦ回路１０であり、特に、高周波で動作する前段（少なくとも１段目を含む）のＦＦ回路１０である。また、上記のように、制御回路２０はそのほとんどが低周波（例えば８Ｈｚ）で動作する。制御回路２０の動作周波数はほぼ均一であるため、制御回路２０のＶｓｔｏｐを決定する動作タイミングのクリィティカルパスは制御回路２０全体と見なすことができる。また、発振回路４０のＶｓｔｏｐを決定する動作タイミングのクリィティカルパスは、発振インバーター４１とＮＡＮＤ回路９０である。
なお、各回路ブロックにおけるＭＯＳトランジスターの閾値電圧の調整は、後述するように、閾値電圧の温度依存性を排除するため、ゲート電極の仕事関数、又は、ゲート絶縁膜の固定電荷若しくは仕事関数を制御することにより行う。
【００２７】
〔ボディ領域の不純物濃度について〕
また、この半導体装置１００では、各回路ブロックにおいて動作停止電圧Ｖｓｔｏｐを決定する動作タイミングのクリティカルパスに用いられるＭＯＳトランジスターのボディ領域（即ち、ゲート電極直下の半導体層）における不純物濃度が、Ｐチャネル型、Ｎチャネル型毎にそれぞれ、各回路ブロック間で同一となっている。
【００２８】
図６（ａ）〜（ｃ）は、各回路ブロックに用いられるＭＯＳトランジスターの構成例を示す断面図である。図６（ａ）は分周回路１０のクリィティカルパスに用いられるＰ型ＭＯＳトランジスター５１及びＮ型ＭＯＳトランジスター５６を示し、図６（ｂ）は発振回路４０のクリィティカルパスに用いられるＰ型ＭＯＳトランジスター６１及びＮ型ＭＯＳトランジスター６６を示す。また、図６（ｃ）は電源回路５０の駆動電圧Ｖｒｅｇを決定するＰ型ＭＯＳトランジスター７１及びＮ型ＭＯＳトランジスター７６を示す。
【００２９】
図６（ａ）〜（ｃ）に示すように、この半導体装置１００では、Ｐ型ＭＯＳトランジスター５１のボディ領域５２におけるＮ型不純物濃度（即ち、ドナー濃度）をＮｄ１とし、Ｐ型ＭＯＳトランジスター６１のボディ領域６２におけるドナー濃度をＮｄ２とし、Ｐ型ＭＯＳトランジスター７１のボディ領域７２におけるドナー濃度をＮｄ３としたとき、これら各濃度は、Ｎｄ１＝Ｎｄ２＝Ｎｄ３となっている。
【００３０】
また、Ｎ型ＭＯＳトランジスター５６のボディ領域５７におけるＰ型不純物濃度（即ち、アクセプター濃度）をＮａ１とし、Ｎ型ＭＯＳトランジスター６６のボディ領域６７におけるアクセプター濃度をＮａ２とし、Ｎ型ＭＯＳトランジスター７６のボディ領域７７におけるアクセプター濃度をＮａ３としたとき、これら各濃度は、Ｎａ１＝Ｎａ２＝Ｎａ３となっている。
これにより、Ｐ型ＭＯＳトランジスター５１、６１、７１の閾値電圧の温度依存性は、これらＰ型ＭＯＳトランジスター５１、６１、７１間で互いにほぼ同一となっている。また、Ｎ型ＭＯＳトランジスター５６、６６、７６の閾値電圧の温度依存性も、これらＮ型ＭＯＳトランジスター５６、６６、７６間で互いに同一となっている。
【００３１】
〔閾値電圧の制御について〕
また、この半導体装置１００では、図６（ａ）〜（ｃ）に示したＭＯＳトランジスター５１、５６、６１、６６、７１、７７の閾値電圧は、ゲート電極の仕事関数、又は、ゲート絶縁膜の固定電荷若しくはゲート絶縁膜の仕事関数でそれぞれ制御されている。
即ち、ＭＯＳトランジスター５１、５６、６１、６６、７１、７７の各閾値電圧は、各ゲート電極５３、５８、６３、６８、７３、７８にシリサイドや金属、合金を用いて仕事関数をそれぞれ変化させて、各回路ブロックのＶｓｔｏｐを一致させるのに必要とされる、最適な閾値電圧に設定されている。或いは、ＭＯＳトランジスター５１、５６、６１、６６、７１、７７の各閾値電圧は、各ゲート絶縁膜５４、５９、６４、６９、７４、７９の固定電荷若しくはその仕事関数をそれぞれ変化させて、各回路ブロックのＶｓｔｏｐを一致させるのに必要とされる、最適な閾値電圧に設定されている。
【００３２】
ここで、ＭＯＳトランジスターの閾値電圧Ｖｔｈは下記（ｉ）式で表される。また、Ｖｔｈの温度依存性は下記（ｉｉ）式で表される。
Ｖｔｈ＝Φｍｓ−Ｑｉ／Ｃｉ＋２ψＢ＋√（４εｓ・ｑ・ＮＡ・ψＢ）／Ｃｉ…（ｉ）
ｄＶｔｈ／ｄＴ  ＝  ｄψＢ／ｄＴ・（２＋１／Ｃｉ・√（εｓｑＮＡ／ψＢ）…（ｉｉ）
上記の（ｉ）式、（ｉｉ）式において、Φｍｓはゲート電極とシリコンとの仕事関数差、Ｑｉはゲート絶縁膜の固定電荷、Ｃｉはゲート絶縁膜の容量、ψＢはボディと真性半導体のフェルミレベルの差、εsはSiの誘電率、ｑは電荷、ＮＡはボディの不純物濃度、Ｔは温度、をそれぞれ示す。
【００３３】
（ｉ）式から分かるように、ＭＯＳトランジスターの閾値電圧Ｖｔｈは、ゲート電極の仕事関数、又は、ゲート絶縁膜の固定電荷若しくはその仕事関数を制御することにより、任意の値に調整することができる。即ち、ＭＯＳトランジスターにおいて、ボディ領域の不純物濃度が同一であっても、ゲート電極の仕事関数、又は、ゲート絶縁膜の固定電荷若しくはその仕事関数を制御することにより、それぞれの閾値電圧Ｖｔｈを異なる値に設定することができる。
【００３４】
なお、シリサイドでは、ＴｉＳｉ２、ＣｏＳｉ２、ＰｔＳｉ、ＮｉＳｉなど異なる材料を用いたり、同一シリサイドにＡｓ，Ｓｂ，ＢＦ２等の不純物をドープすることにより仕事関数を制御することができる。合金では、ＲｕＭｏなど、組成比を変化させて仕事関数を制御することができる。或いは、ＨｆＯなどのＨｉｇｈ−Ｋ材料をゲート絶縁膜に用い、Ａｌなどのドープ量を制御して、仕事関数や酸化膜チャージを制御してもよい。
【００３５】
また、（ｉｉ）式から分かるように、ＭＯＳトランジスターの閾値電圧Ｖｔｈの温度依存性は、φＢとＮＡ、即ち、ボディ領域の不純物濃度に依存する。閾値電圧Ｖｔｈの温度依存性は、ゲート電極の仕事関数、又は、ゲート絶縁膜の固定電荷若しくはその仕事関数に影響されない。上記の半導体装置１００では、ＭＯＳトランジスター５１、５６、６１、６６、７１、７７の閾値電圧Ｖｔｈをそれぞれ異なる（つまり、最適化されている）値に設定しつつ、その温度依存性に関してはＰチャネル型、Ｎチャネル型毎に、それぞれほぼ同一とすることができる。
【００３６】
〔消費電流の低減について〕
図７は、半導体装置１００におけるＶｒｅｇとＶｓｔｏｐの温度依存性を示す図である。図７の横軸は温度（℃）であり、縦軸は電圧（Ｖ）である。
図７に示すように、この半導体装置１００では、分周回路１０の動作停止電圧ＶｓｔｏｐをＶｓｔｏｐｍａｘとし、他の回路ブロック（即ち、制御回路２０、検出回路３０、発振回路４０、電源回路５０）のＶｓｔｏｐが全て、Ｖｓｔｏｐｍａｘまで引き上げられている。つまり、各回路ブロックのＶｓｔｏｐはＶｓｔｏｐｍａｘとほぼ一致している。このような各回路ブロックにおけるＶｓｔｏｐの制御は、上述したように、ゲート電極の仕事関数や、ゲート絶縁膜の固定電荷若しくはその仕事関数など、閾値電圧Ｖｔｈの温度依存性に影響を与えないパラメータによって、閾値電圧Ｖｔｈが調整されることにより達成されている。
【００３７】
また、上述したように、分周回路１０のクリィティカルパスを構成するＭＯＳトランジスター５１、５８や、発振回路４０のクリィティカルパスを構成するＭＯＳトランジスター６１、６８、電源回路のＶｒｅｇを決定するＭＯＳトランジスター７１、７６などの各ボディ領域の不純物濃度は、Ｐチャネル毎、Ｎチャネル毎にそれぞれほぼ同一となっている。これにより、各回路ブロックのＶｓｔｏｐ（＝Ｖｓｔｏｐｍａｘ）の温度依存性と、Ｖｒｅｇの温度依存性とがほぼ一致している。
【００３８】
このように、任意の温度範囲（例えば、−２０〜７０℃の温度範囲）で、各回路ブロックのＶｓｔｏｐはＶｓｔｏｐｍａｘとほぼ一致し、且つ、Ｖｓｔｏｐ（＝Ｖｓｔｏｐｍａｘ）の温度依存性とＶｒｅｇの温度依存性とがほぼ一致しているため、Ｖｒｅｇ−Ｖｓｔｏｐについて回路ブロック間でのバラツキや環境温度に対するマージンを考慮せずに済み、Ｖｒｅｇ−Ｖｓｔｏｐを小さくする（理想的には、最小にする）ことができる。これにより、各回路ブロックで消費電流の無駄を低減することができる。
また、制御回路２０、検出回路３０、発振回路４０、電源回路５０などでは、ＶｓｔｏｐのＶｓｔｏｐｍａｘへの合わせ込みに伴って、ＭＯＳトランジスターの閾値電圧の絶対値が高めに設定される。従って、例えば、これらの回路ブロックにおいて常時オフのＭＯＳトランジスター等では、オフリーク電流の低減を期待することができる。
【００３９】
さらに、例えば発振回路４０に含まれる発振インバーター４１など、比較的高い周波数で動作するインバーターにおいても、Ｐ型ＭＯＳトランジスターの閾値電圧の絶対値と、Ｎ型ＭＯＳトランジスターの閾値電圧が共に高めに設定される。これにより、例えば図８に示すように、Ｐ型ＭＯＳトランジスターと、Ｎ型トランジスターの各々の伝達特性（即ち、Ｖｇ−Ｉｇ特性）はそれぞれ破線から実線へ、高電圧側にシフトするため、貫通電流の低減を期待することができる。ここで、貫通電流とは、Ｐ型ＭＯＳトランジスターと、Ｎ型ＭＯＳトランジスターが一瞬の間同時にオンすることにより、電源電位から、Ｐ型ＭＯＳトランジスターとＮ型ＭＯＳトランジスターとを通って、接地電位に流れてしまう電流のことである。
【００４０】
このように、本発明の実施形態に係る半導体装置１００によれば、複数の回路ブロックの各々におけるＶｓｔｏｐの温度依存性は、複数の回路ブロック間で互いにほぼ一致しており、任意の温度範囲（例えば、−２０〜７０℃の温度範囲）で、複数の回路ブロックの各々におけるＶｓｔｏｐはＶｓｔｏｐｍａｘにほぼ一致している。また、Ｖｓｔｏｐの温度依存性とＶｒｅｇの温度依存性もほぼ一致している。これにより、任意の温度範囲で、Ｖｒｅｇ−Ｖｓｔｏｐ（即ち、駆動電圧のマージン）を小さくすることができるので、半導体装置全体の消費電流を低減することができる。
【００４１】
即ち、上記の半導体装置１００では、各回路ブロックのクリティカルパスに用いられるＭＯＳトランジスター、及び、定電圧源である電源回路を構成するＭＯＳトランジスターのボディ領域の不純物濃度が同じであるから、各回路ブロックにおけるＶｔｈの温度依存性は同じになる。このため、例えば室温で、各回路ブロックのＶｓｔｏｐが同じに設定してあれば、温度が上下しても、各回路ブロック間のＶｓｔｏｐに大きな差は生じない。さらに、室温でＶｓｔｏｐに近い値を持ったＶｒｅｇも、その温度依存性はＶｓｔｏｐとほぼ同じになり、温度が上下しても、各温度で、Ｖｒｅｇは、Ｖｓｔｏｐに近い値を取る。このため、例えば、ＶｒｅｇをＶｓｔｏｐより０．０３Ｖ程度大きく取るだけで、使用する温度範囲（例えば、室温±４０℃）において、少ない消費電流で動作を継続させることができる。
このように、回路ブロック毎のＶｓｔｏｐをそろえることにより、消費電流削減を全体最適化し、且つ、環境温度の変化に対する動作電圧マージンも最小限に抑制することができる。これにより、低電圧駆動で、低消費電流の半導体装置を提供することができる。
【００４２】
なお、上記の実施形態では、分周回路１０、制御回路２０、検出回路３０、発振回路４０、電源回路５０の各回路ブロックを、同一のＳＯＩ基板に形成する場合について説明したが、本発明はこれに限られることはない。例えば、上記の各回路ブロックを、同一のバルクシリコン基板に形成しても良い。このような構成であっても、クリィティカルパスに用いられるＭＯＳトランジスターのゲート電極直下のシリコン基板（即ち、チャネル領域）における不純物濃度を、Ｐチャネル毎、Ｎチャネル毎に、各回路ブロック間で一致させることにより、上記の実施形態と同様の効果を奏することができる。
【符号の説明】
【００４３】
１、３、４、５  クロックドインバーター、２、６  インバーター、７  支持基板、８  絶縁層、９  半導体層、１０  発振回路、２０  制御回路、３０  検出回路、４０  発振回路、４１  発振インバーター、４２  水晶発振子、４３  抵抗器、４４〜４６  キャパシター、５０  電源回路、５１、５８、６１、６８、７１、７８  ＭＯＳトランジスター、５２、５７、６２、６７、７２、７７  ボディ領域、５３、５８、６３、６８、７３、７８  ゲート電極、５４、５９、６４、６９、７４、７９  ゲート絶縁膜、６０  ＦＦ回路、９０  ＮＡＮＤ回路、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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