(57)【要約】      （修正有）【課題】入力信号に精度の高い遅延を付加することが可能な遅延回路及びその制御方法を提供する。【解決手段】遅延回路は、入力信号１００１の立ち上がり又は立ち下がりの遷移時刻を、位相の異なる複数のクロック信号に基づいて検出するエッジ検出回路１００４と、入力信号の遷移時刻に対応するクロック信号に基づいて、検出された入力信号の遷移時刻から所定の遅延時間経過後に、入力信号の信号波形を再現して出力する出力信号生成部１０１５と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移した時刻を、位相の異なる複数のクロック信号に基づいて検出する入力信号検出部と、
検出された前記入力信号の遷移時刻に対応するクロック信号に基づいて、当該遷移時刻から所定の遅延時間経過後に、当該入力信号の信号波形を再現して出力する出力信号生成部と、を備えた遅延回路。
【請求項２】
前記入力信号は、ハイからロー又はローからハイへの論理値の遷移時刻が変化するデジタル信号であって、
前記入力信号検出部は、
前記入力信号の論理値の遷移時刻を、前記複数のクロック信号に基づいて検出することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記入力信号は、位相と振幅が変化する変調信号であることを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記出力信号生成部は、
前記複数のクロック信号のうちいずれかのクロック信号に基づいてカウント動作を行うカウンタと、
前記入力信号の遷移時刻に対応するクロック信号の情報と、当該遷移時刻の検出時における前記カウンタのカウント値と、を記憶する記憶回路と、
前記記憶回路に記憶されたカウント値と、前記カウンタを用いてカウントされているカウント値と、に基づいて決定される遅延時間経過後に、対応するクロック信号の情報に従って選択されたクロック信号に基づいて、前記入力信号の信号波形を再現して出力する出力回路と、を備えた請求項１〜３のいずれか一項に記載の遅延回路。
【請求項５】
前記出力信号生成部は、
前記入力信号の各遷移時刻に対応するクロック信号に基づいてそれぞれカウント動作を行う複数のカウンタと、
対応する前記カウンタのカウント値に基づいて決定される遅延時間経過後に、前記入力信号の信号波形を再現するための波形情報を生成する、複数の出力回路と、
前記複数の出力回路から出力された波形情報を合成し、前記入力信号の信号波形を再現する出力合成回路と、を備えた請求項１〜３のいずれか一項に記載の遅延回路。
【請求項６】
複数の前記入力信号検出部と、
前記複数の入力信号検出部に対応する複数の前記出力信号生成部と、を備え、
前記複数の入力信号検出部は、
前記入力信号の各遷移時刻のうち、それぞれ異なる遷移時刻を検出し、
前記出力信号生成部は、
対応する前記入力信号の遷移時刻に応じたクロック信号に基づいてカウント動作を行うカウンタと、
前記カウンタのカウント値に基づいて決定される遅延時間経過後に、前記入力信号の信号波形を再現するための波形情報を生成する、出力回路と、を備え、
前記複数の出力信号生成部から生成された波形情報に基づいて、前記入力信号の信号波形が再現されることを特徴とする請求項１〜３のいずれか一項に記載の遅延回路。
【請求項７】
位相の異なる複数のクロック信号を生成するクロック信号源をさらに備えた請求項１〜６のいずれか一項に記載の遅延回路。
【請求項８】
前記カウンタは、
前記入力信号と遷移時刻の異なるクロック信号に基づいてカウント動作を行うことを特徴とする請求項１〜７のいずれか一項に記載の遅延回路。
【請求項９】
入力信号を増幅する増幅器と、
前記入力信号の信号振幅に応じて前記増幅器に供給する電源電圧を制御する電源変調器と、
前記入力信号と前記電源電圧との間の遅延を補償するために設けられた請求項１〜８のいずれか一項に記載の遅延回路と、を備えたポーラ変調型増幅器。
【請求項１０】
入力信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移した時刻を、位相の異なる複数のクロック信号に基づいて検出し、
検出された前記入力信号の遷移時刻に対応するクロック信号に基づいて、当該遷移時刻から所定の遅延時間経過後に、当該入力信号の信号波形を再現して出力する遅延回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及びその制御方法に関し、特に高周波信号を増幅するポーラ変調型増幅器に用いられる遅延回路及びその制御方法に関する。
【背景技術】
【０００２】
図１７に関連する技術のＡＢ級増幅器の構成を、図１８に関連する技術のポーラ変調型増幅器（以後、ポーラ変調ＰＡ）の構成を示す。これらの増幅器は、無線機において送信信号を増幅するための増幅器である。これらの増幅器の消費電力は、無線機における消費電力の大きな割合を占める。したがって、無線機の低パワー化のためには、これらの増幅器の低パワー化が必須となっている。
【０００３】
図１７に示すＡＢ級増幅器は、パワーアンプ（増幅器）２００１と、ＤＣ電源２００２と、を備える。ＤＣ電源２００２は、電圧２２０２を生成し、パワーアンプ２００１の電源端子２００３に対して出力する。パワーアンプ２００１は、電圧２２０２に基づいて駆動され、入力信号（被増幅信号）の増幅を行う。ここで、図１９に示すように、関連する技術のＡＢ級増幅器では、パワーアンプ２００１に供給される電圧２２０２が、入力信号の振幅２２０１の変化に対して一定となっている。そのため、これらの差分は、ロスとなり、無駄な電力として消費される。
【０００４】
一方、図１８に示すポーラ変調ＰＡは、パワーアンプ２００１及びＤＣ電源２００２に加え、さらに電源変調器２００４を備える。なお、電源変調器２００４は、ＤＣ電源２００２とパワーアンプ２００１との間に設けられる。電源変調器２００４は、ＤＣ電源２００２から生成された電圧２２０２を、信号振幅２２０１にあわせて変化させ、電圧２２０３として、パワーアンプ２００１の電源端子２００３に対して出力する。そのため、図２０に示すように、関連する技術のポーラ変調ＰＡでは、パワーアンプ２００１に供給される電圧２２０３が、入力信号の振幅２２０１と同期したものとなる。このような回路構成により、パワーアンプ２００１から無駄に消費される電力が減少し、その結果、無線機の動作効率の改善及び低パワー化を実現することができる。
【０００５】
図２１に電源変調器２００４の一例を示す。通常、増幅器全体の効率は電源変調器の効率とパワーアンプの効率との積で求められるため、電源変調器には高効率のものが求められる。そのため、電源変調器には、パルス幅変調（ＰＡＭ）やデルタ変調などの技術を利用したデジタル増幅回路が設けられることが多い。図２１に示す電源変調器２００４の場合も、比較器２０１１とドライバアンプ２０１２とスイッチングアンプ２０１３とを用いて構成されたデジタル増幅回路が設けられる。
【０００６】
電源変調器２００４に設けられたオペアンプ（線形アンプ）２０１０は、検波回路（エンベロープデテクタ）２０１５を用いて検出されたＡＭ(Amplitude Modulation)信号を出力する。なお、検波回路２０１５は、入力信号（被増幅信号）の振幅成分（振幅信号。以下、ＡＭ信号と称す）を検出する回路である。デジタル増幅回路において、比較器２０１１は、オペアンプ２０１０から出力されたＡＭ信号と、フィードバック信号（後述）と、を比較して比較結果を出力する。当該比較結果は、ドライバアンプ２０１２を介して、スイッチングアンプ２０１３に入力される。そして、スイッチングアンプ２０１３は、当該比較結果に応じた出力信号を生成する。この出力信号は、低域通過フィルタの役割を有するインダクタ２０１４を用いて平滑化され、フィードバック信号として用いられるとともに、電圧２２０３としてパワーアンプ２００１の電源端子２００３に供給される。
【０００７】
ここで、電源変調器は、図２１にも示したように、デジタル増幅回路から発生する量子化ノイズを除去するために、低域通過フィルタ等の各種のフィルタを備える。このフィルタの利用は、ノイズ除去のために必須である。しかし、このフィルタに応じて発生する遅延や、デジタル増幅器のフィードバックに応じて発生する遅延は、数ｎｓ〜数１０ｎｓ単位である。この遅延の影響は、図２０に示す信号振幅２２０１と電圧２２０３との位相ずれとして観測されることとなる。
【０００８】
この位相ずれを解決するために、主として３つの回路構成、あるいはこの組み合わせが提案されている。
【０００９】
１つ目の回路構成は、図２２に示すように、パワーアンプ２００１の出力信号（増幅信号）を、検波回路２００５等を用いて検出し、その結果を電源変調器２００４にフィードバックする回路構成である。特許文献１では、これに相当する回路構成が用いられている。
【００１０】
２つ目の回路構成は、パワーアンプの入力側に、入力信号（被増幅信号）を遅延させるための遅延回路を挿入する回路構成である。特許文献２、特許文献３では、この２つ目と１つ目とを組み合わせた回路構成が用いられている。その他、特許文献４、特許文献５にも関連する技術が開示されている。
【００１１】
３つ目の回路構成は、変調された波形をＩＱ信号から作り出す時点で遅延を付加する回路構成である。特許文献６では、この３つ目と１つ目と組み合わせた回路構成が用いられている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１８４８６６号公報
【特許文献２】特開２００５−２８７０１１号公報
【特許文献３】特開２００６−２０３４５６号公報
【特許文献４】特開２００５−２０３９６０号公報
【特許文献５】特開平０２−２８４５１０号公報
【特許文献６】特開２００６−１７４４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、前記の方法には、以下のような問題がある。以下、順番に説明する。
【００１４】
１つ目の回路構成におけるフィードバックの利用は、理想的な構成である。しかし、この回路構成を、ＷＣＤＭＡ(Wideband Code Division Multiple Access)信号やＬＴＥ(Long Term Evolution)信号のように、搬送波が約２ＧＨｚ、変調波の帯域が約５ＭＨｚの信号に用いた場合に問題が発生する。つまり、この状況において、フィルタ等に基づく遅延量が数１０ｎｓとなった場合、遅延が相対的に非常に大きくなってしまう。そのため、フィードバックを行うと、パワーアンプの動作が不安定になってしまい、発振が発生してしまうという問題がある。
【００１５】
２つ目の回路構成における遅延回路の挿入は、互いの位相ずれを補正するために早い入力信号（被増幅信号）を遅延させるという、シンプルな考えである。この回路構成は、主として、デジタル用の遅延回路と、アナログ用の遅延回路と、の２つに分けられるが、いずれも有効な回路構成が提案されていない。以下、具体的に説明する。
【００１６】
デジタル用の遅延回路には、例えば、図２３に示すようなＤフリップフロップ回路を用いた遅延回路が存在する。図２３に示す遅延回路は、縦続接続された２つのＤフリップフロップ２０１６，２０１７を備え、入力信号ＩＮをクロック信号ＣＬＫの周期に応じて遅延させた、出力信号ＯＵＴを出力する。しかし、図２３に示すデジタル用の遅延回路では、出力信号ＯＵＴのハイからローへの変化（以後、立ち下がりと称す）と、ローからハイへの変化（以後、立ち上がりと称す）が、クロック信号ＣＬＫの周期に応じたタイミングとなってしまう。したがって、デジタル用の遅延回路は、高い精度が要求されるＰＭ(Phase modulation)信号のような位相調整信号には用いることができない。このような問題に対する解決策が、特許文献２や、特許文献４に提案されている。特許文献２及び特許文献４では、入力信号（被増幅信号）をデジタル信号に変換した後、ＶＣＯを用いて遅延を付加した被増幅信号として生成する回路構成を提案している。この回路構成は、３つ目の回路構成（詳細は後述）と考え方は同じである。しかし、この回路構成をＷＣＤＭＡ信号やＬＴＥ信号に用いる場合、要求された動作周波数を満たせない機能ブロックが存在することとなり、現状の技術では実現困難であるという問題がある。
【００１７】
一方、アナログ用の遅延回路には、特許文献５に提案されているように、容量を変化させることにより低域通過フィルタの定数を変化させる遅延回路が存在する。つまり、この遅延回路は、当該フィルタを変化させることにより遅延量を変化させる。しかし、低域フィルタを遅延調整用に用いた場合、ＰＭ信号に含まれる搬送波より遮断周波数が低くなる可能性がある。つまり、必要な搬送波が遮断されてしまう。このような問題に対する解決策が、特許文献３に提案されている。特許文献３では、アナログ用の遅延器を用いて減衰した信号を、追加の増幅器を用いて増幅し、パワーアンプの被増幅信号として用いる回路構成を提案している。しかし、本来、ポーラ変調ＰＡを使用する目的は、消費電力の低減である。それにもかかわらず、遅延回路に追加の増幅器を備えてしまうと、ポーラ変調ＰＡは、回路全体として低パワー化を実現することができないという問題がある。
【００１８】
３つ目の、ＩＱ信号から波形を作り出す時点で遅延を付加する回路構成も、理想的な回路構成である。実際、無線機の基地局等ではこの回路構成が採用されているが、携帯端末ではこの回路構成を採用することが困難である。これは、現在の携帯端末の市場では、デジタル信号処理ブロックとパワーアンプブロックの生産者が異なるため、両者の境界部を越えて、ブロックの追加、変更を行うことは、該当製品の用途を限定することとなるためである。
【００１９】
以上のように、関連する技術では、ポーラ変調型増幅器において、電源変調器の出力電位（パワーアンプに供給される電源電圧）と、パワーアンプの入力信号（被増幅信号）と、の間の位相ずれを抑制することができず、消費電力が増大するという問題がある。特に、関連する技術の遅延回路では、入力信号に精度の高い遅延を付加することができないという問題がある。
【００２０】
本発明は、このような問題を解決するものであり、入力信号に精度の高い遅延を付加することが可能な遅延回路及びその制御方法を提供することを目的としている。
【課題を解決するための手段】
【００２１】
本発明にかかる遅延回路は、入力信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移した時刻を、位相の異なる複数のクロック信号に基づいて検出する入力信号検出部と、検出された前記入力信号の遷移時刻に対応するクロック信号に基づいて、当該遷移時刻から所定の遅延時間経過後に、当該入力信号の信号波形を再現して出力する出力信号生成部と、を備える。
【００２２】
本発明にかかる遅延回路の制御方法は、入力信号の電圧レベルが第１の電圧レベルから第２の電圧レベルに遷移した時刻を、位相の異なる複数のクロック信号に基づいて検出し、検出された前記入力信号の遷移時刻に対応するクロック信号に基づいて、当該遷移時刻から所定の遅延時間経過後に、当該入力信号の信号波形を再現して出力する。
【発明の効果】
【００２３】
本発明によれば、入力信号に精度の高い遅延を付加することが可能な遅延回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１にかかる遅延回路を示すブロック図である。
【図２】本発明の実施の形態１にかかる遅延回路を示すブロック図である。
【図３】本発明の実施の形態１にかかる遅延回路の動作を示すタイミングチャートである。
【図４】メモリ１００６に記憶される入力信号の遷移情報を示す図である。
【図５】クロック信号源１００３の一例を示す回路図である。
【図６】クロック信号源１００３の別の一例を示す回路図である。
【図７】クロック発振器１０２０の一例を示す回路図である。
【図８】クロック信号源１００３から出力されるクロック信号の一部を示すタイミングチャートである。
【図９】基本クロック信号と入力信号とを示すタイミングチャートである。
【図１０】２つの基本クロック信号と入力信号とを示すタイミングチャートである。
【図１１】本発明の実施の形態２にかかる遅延回路を示すブロック図である。
【図１２】本発明の実施の形態３にかかる遅延回路を示すブロック図である。
【図１３】本発明の実施の形態４にかかる遅延回路を示すブロック図である。
【図１４】図１３に示す遅延回路の入力波形と遅延後の出力波形とを示したタイミングチャートである。
【図１５】本発明の実施の形態５にかかるポーラ変調ＰＡを示すブロック図である。
【図１６】本発明の実施の形態６にかかるポーラ変調ＰＡを示すブロック図である。
【図１７】関連する技術のＡＢ級増幅器を示すブロック図である。
【図１８】関連する技術のポーラ変調ＰＡのブロック図である。
【図１９】図１７に示すＡＢ級増幅器に供給される電源電圧と入力信号の振幅との関係を示す図である。
【図２０】図１８のポーラ変調ＰＡに供給される電源電圧と入力信号の振幅との関係を示す図である。
【図２１】関連する技術のＶＣＣＰ型電源変調器を示すブロック図である。
【図２２】フィードバック手法を用いた増幅器を示すブロック図である。
【図２３】Ｄフリップフロップを用いたデジタル用遅延回路を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００２６】
実施の形態１
図１は、本発明の実施の形態１にかかる遅延回路を示すブロック図である。図１に示す遅延回路は、主としてポーラ変調ＰＡに設けられ、パワーアンプの入力信号（被増幅信号）を遅延させる回路として用いられる。図１に示す遅延回路は、エッジ検出回路（入力信号検出部）１００４と、出力信号生成部１０１５と、を備える。
【００２７】
エッジ検出回路１００４は、位相の異なる複数のクロック信号に基づいて、入力信号１００１の立ち上がり及び立ち下がりを検出する回路である。出力信号生成部１０１５は、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、所定の遅延時間経過後に、当該入力信号１００１の信号波形を再現する回路である。
【００２８】
図２に、図１に示す遅延回路の具体例を示す。図２は本発明の実施の形態１にかかる遅延回路を示すブロック図である。図２に示す遅延回路は、クロック信号源１００３と、エッジ検出回路１００４と、カウンタ１００５と、メモリ（記憶回路）１００６と、比較回路１００７と、パルス出力回路（出力回路）１００８と、を備える。
【００２９】
クロック信号源１００３は、位相の異なる複数のクロック信号を生成する回路である。エッジ検出回路１００４は、複数のクロック信号に基づいて、入力信号１００１の立ち上がり及び立ち下がりを検出する回路である。カウンタ１００５は、複数のクロック信号のうち選択されたクロック信号の立ち上がり又は立ち下がりの回数（ハイ又はローに変化した回数）をカウントする回路である。メモリ１００６は、入力信号１００１の遷移情報を記憶する回路である。
【００３０】
比較回路１００７は、メモリ１００６に記憶された遷移情報と、カウンタ１００５のカウント値と、に基づいて、所定の遅延時間が経過したか否かを確認する回路である。パルス出力回路１００８は、所定の遅延時間経過後、メモリ１００６に記憶された遷移情報に対応するクロック信号に基づいて、当該入力信号１００１の信号波形を再現し、出力信号１００２として出力する回路である。以下、詳細を説明する。
【００３１】
クロック信号源１００３の構成例を、図５、図６に示す。図５に示すクロック信号源１００３は、直列に接続されたクロック発振器１０２０及びインバータ１０２１−１〜１０２１−Ｎ（Ｎは自然数）を有する。クロック発振器１０２０は、例えば、水晶発振子を用いて基準クロック信号を生成する。なお、クロック発振器１０２０は、外部から供給される信号に基づいて当該基準クロック信号を生成する回路構成であっても良い。あるいは、クロック発振器１０２０は、図７に示すように、奇数個のインバータ１０２１−１〜１０２０−Ｍ（Ｍは奇数）がループ状に接続された発振器を用いて、当該基準クロック信号を生成する回路構成であっても良い。それ以外にも、基準クロックを生成するための発振回路は多数存在するが、本発明は基準クロック信号の生成方法には依存しないので、ここで説明した以外の回路構成を用いても良い。なお、クロック信号源１００３は、図２に示す回路の外部に設けられても良い。
【００３２】
図５において、クロック信号源１００３は、基準クロック信号及びそれに遅延を付加した信号を、位相の異なる複数のクロック信号として生成する。具体的には、クロック信号源１００３は、クロック発振器１０２０及びインバータ１０２１−１〜１０２１−Ｎの各出力端子から出力された信号を、位相の異なる複数のクロック信号として生成する。
【００３３】
図５の例では、クロック信号源１００３は、基準クロック信号を偶数個のインバータを介して遅延させている。具体的には、クロック信号源１００３は、基準クロック信号（クロック信号ＣＬＫ０）、インバータ２個分の遅延を加えたクロック信号ＣＬＫ１、さらにインバータ２個分の遅延を加えたクロック信号ＣＬＫ２、というように、インバータ２個分ずつの遅延を加えた複数のクロック信号を出力する。
【００３４】
また、図５の例では、クロック信号源１００３は、基準クロック信号を奇数個のインバータを介して遅延させた、逆相のクロック信号を出力する。例えば、クロック信号ＣＬＫ０Ｂは、クロック信号ＣＬＫ０にインバータ１個分の遅延を加えた逆相のクロック信号である。また、クロック信号ＣＬＫ１Ｂは、クロック信号ＣＬＫ１にインバータ１個分の遅延を加えた逆相のクロック信号である。
【００３５】
図６は、直列に接続されたクロック発振器１０２０及び遅延線路１０２２−１〜１０２２−Ｎを備えたクロック信号源１００３である。図６に示すクロック信号源１００３では、遅延線路１０２２−１〜１０２２−Ｎを用いて基準クロック信号に遅延を付加し、複数のクロック信号を生成する。例えば、基準クロック信号の周波数が１ＧＨｚの場合、波長が約３０ｃｍであるため、０．８ｍｍの線路において、０．１ｄｅｇの位相ずれ、遅延時間換算で０．３ｐｓ相当の遅延を発生させることが可能である。
【００３６】
図８に、クロック信号源１００３から生成された複数のクロック信号のタイミングチャートを示す。なお、図８には、一部のクロック信号ＣＬＫ０〜ＣＬＫ４のタイミングチャートを示している。このように、クロック信号源１００３は、それぞれ位相の異なる複数のクロック信号を生成する。
【００３７】
なお、本発明では、複数のクロック信号間の遅延時間を一定にする必要はない。したがって、図５、図６に示す回路構成、あるいはその組み合わせにより、遅延時間の刻みを細かくしたり、変化させたりすることが可能である。また、生成するクロック信号の数は、位相の再現精度をどの程度持たせるかに依存する。例えば、１ｄｅｇの精度が必要である場合には３６０個以上、２ｄｅｇの精度が必要である場合には１８０個以上のクロック信号を生成する必要がある。
【００３８】
図２において、エッジ検出回路１００４は、複数のクロック信号のうち、入力信号１００１の立ち上がり又は立ち下がりとタイミングが略一致するクロック信号を、検出する。そして、エッジ検出回路１００４は、検出したクロック信号の識別情報（例えば、クロック信号の番号等）と、対応するカウント値（入力信号１００１の遷移を検出した時点のカウント値）と、を一組として、順次メモリ１００６に対して出力する。
【００３９】
カウンタ１００５は、複数のクロック信号のうち選択された１つ以上のクロック信号（基本クロック信号）に基づいてカウント動作を行う。例えば、カウンタ１００５は、選択されたクロック信号の立ち上がり、立ち下がり、あるいは、その両方の回数を、「入力信号１００１の遷移を検出した時点のカウント値」としてカウントする。
【００４０】
なお、カウンタ１００５のビット長は、目的とする遅延時間以上の時間をカウント可能なビット長である必要がある。ここで、遅延時間は、クロック信号に基づくカウンタ１００５のカウント値に従って決定される（詳細は後述）。したがって、例えば、クロック信号の周波数が１ＧＨｚの場合に、３０ｎｓの遅延時間を設定可能にするためには、カウンタ１００５のビット長が５ビット（０〜３１）以上である必要がある。
【００４１】
なお、上記には、カウンタ１００５が１つ「以上」の基本クロック信号に基づいてカウント動作を行う、と記した。ここで、カウンタ１００５が１つの基本クロック信号だけでカウント動作を行った場合、以下のような現象が生じる可能性がある。つまり、図９に示すように、基本クロック信号（図９のＢＡＳＥＣＬＫ−１）の遷移時刻ｔ０，ｔ３と、入力信号１００１（図９のＩＮ）の遷移時刻ｔ１，ｔ２と、が近接する場合、「入力信号１００１の遷移を検出した時点のカウント値」としてメモリ１００６に記憶されるカウント値に誤差が生じる可能性がある。特に、これらの遷移時刻の差が論理回路の遅延時間相当の時間である場合、誤差の生じる可能性はさらに高くなる。
【００４２】
このような現象を回避するため、カウンタ１００５は、２つの基本クロック信号（図１０のＢＡＳＥＣＬＫ−１，ＢＡＳＥＣＬＫ−２）に基づいてカウント動作を行うことも可能である。この場合、もとの基本クロック信号（第１の基本クロック信号）と、第１の基本クロック信号と位相が９０度異なる（１／４周期遅れ、又は１／４周期進み）のクロック信号（第２の基本クロック信号）と、が用いられる。それにより、図２に示す遅延回路は、第１の基本クロック信号の遷移時刻と入力信号１００１の遷移時刻とが近接する場合でも、第２の基本クロック信号を用いてカウント動作を行うことにより、誤動作を防止することができる。
【００４３】
メモリ１００６は、入力信号１００１の立ち上がり又は立ち下がりとタイミングが略一致するクロック信号の識別情報（例えば、クロック信号の番号等）と、対応するカウント値（入力信号１００１の遷移を検出した時点のカウント値）と、を一組として順次記憶する。なお、メモリ１００６は、設定された遅延時間中に発生し得る入力信号１００１の立ち上がり及び立ち下がりの回数に応じた記憶領域を有する必要がある。
【００４４】
比較回路１００７は、メモリ１００６に記憶された遷移情報を確認する。具体的には、比較回路１００７は、遷移情報に含まれるカウント値（入力信号１００１の遷移を検出した時点のカウント値）と、カウンタ１００５の現時点のカウント値と、を比較して、所定の遅延時間が経過したか否かを確認する。比較回路１００７は、所定の遅延時間が経過したと確認した場合には、その情報をパルス出力回路１００８に対して出力する。なお、メモリ１００６には、入力信号１００１の立ち上がり及び立ち下がりの時刻順に、対応する遷移情報が並べて記憶されている。したがって、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）の原則に従い、最初に記憶された遷移情報から順に読み出され、比較回路１００７にて処理が実行される。
【００４５】
パルス出力回路１００８は、所定の遅延時間経過後、メモリ１００６に記憶された遷移情報に基づいて、識別情報の一致するクロック信号を選択する。そして、パルス出力回路１００８は、選択されたクロック信号に基づいて、出力信号１００２の立ち上がり又は立ち下がりを制御する。言い換えると、パルス出力回路１００８は、所定の遅延時間経過後、入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、当該入力信号１００１の信号波形を再現し、出力信号１００２として出力する。この出力信号１００２は、例えば、所望の遅延が付加された被増幅信号としてポーラ変調ＰＡ内のパワーアンプに入力される。
【００４６】
次に、本発明の動作に関して、図３及び図４を用いて説明する。図３は、入力信号１００１（図３のＩＮ）、クロック信号ＣＬＫ１〜ＣＬＫ４及び基本クロック信号ＢＡＳＥＣＬＫのタイミングチャートを示す。図４は、メモリ１００６に記憶された入力信号１００１の遷移情報の例を示す。なお、クロック信号ＣＬＫ１〜ＣＬＫ４及び基本クロック信号ＢＡＳＥＣＬＫは、いずれもクロック信号源１００３から出力された複数のクロック信号の一部である。
【００４７】
図３の例では、カウンタ１００５は、基本クロック信号ＢＡＳＥＣＬＫがハイ状態になるたびに内部のカウンタを"１"ずつ増加させる。言い換えると、カウンタ１００５は、基本クロック信号ＢＡＳＥＣＬＫの立ち上がりに同期してカウント動作を行う。したがって、時刻ｔａまではカウント値が０、時刻ｔａ〜時刻ｔｂではカウント値が１、時刻ｔｂから次の基本クロック信号ＢＡＳＥＣＬＫの立ち上がり（不図示）まではカウント値が２を示す。
【００４８】
一方、時刻ｔ１に、入力信号１００１（図３のＩＮ）が立ち上がる。このとき、メモリ１００６は、入力信号１００１の立ち上がりとタイミングが略一致するクロック信号の識別情報（クロック信号ＣＬＫ２）と、その時点のカウンタ１００５のカウント値（０）と、を一組の遷移情報として記憶する。同様に、メモリ１００６は、時刻ｔ２〜ｔ４において、入力信号１００１の遷移とタイミングが略一致するクロック信号の識別情報と、対応するカウント値と、をそれぞれ一組の遷移情報として記憶する。
【００４９】
その結果、メモリ１００６には、図４に示すような入力信号１００１の遷移情報が記憶される。図４の例では、メモリ１００６には、入力信号１００１が立ち上がり及び立ち下がりのいずれであるかの情報と、当該入力信号１００１の遷移とタイミングが略一致するクロック信号の識別情報と、対応するカウント値と、が記憶されている。なお、２値の入力信号１００１は、ハイ又はローのみで表される。したがって、入力信号１００１の立ち上がりと立ち下がりは、必ず交互に発生する。そのため、メモリ１００６は、入力信号１００１が立ち上がり及び立ち下がりのいずれであるかの情報を、必ずしも記憶する必要はない。このようにして、入力信号１００１の遷移情報が、メモリ１００６に順次記憶されていく。
【００５０】
その後、遅延回路の出力信号１００２、即ち、所定の遅延が付加された入力信号１００１の信号波形の再現は、以下の手順で行われる。カウンタ１００５は、基本クロック信号に同期してカウント値を加算していく。比較回路１００７は、カウンタ１００５のカウント値が、メモリ１００６に最初に記憶された遷移情報に含まれるカウント値と、予め設定された遅延時間と、の和になると、当該遷移情報に含まれるクロック信号の識別情報をパルス出力回路１００８に転送する。パルス出力回路１００８は、識別情報の一致するクロック信号を複数のクロック信号の中から選択し、そのクロック信号に同期して出力信号１００２の立ち上がり又は立ち下がりを制御する。つまり、パルス出力回路１００８は、所定の遅延時間経過後、入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、当該入力信号１００１の信号波形を再現し、出力信号１００２として出力する。このような回路構成により、本実施の形態にかかる遅延回路は、クロック信号の周期よりも短い時間精度の遅延を、入力信号１００１に付加することが可能である。
【００５１】
このように、本実施の形態にかかる遅延回路は、位相の異なる複数のクロック信号に基づいて、入力信号１００１の立ち上がり及び立ち下がりを検出する。そして、本実施の形態にかかる遅延回路は、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、所定の遅延時間経過後に、当該入力信号１００１の信号波形を再現する。このような回路構成により、本実施の形態にかかる遅延回路は、入力信号１００１の遷移時刻をクロック周期よりも短い時間精度で検出することができる。それにより、本実施の形態にかかる遅延回路は、精度の高い遅延を、入力信号１００１に付加することが可能である。
【００５２】
実施の形態２
図１１は本発明の実施の形態２にかかる遅延回路を示すブロック図である。図１１に示す遅延回路は、図２に示す遅延回路と異なり、複数のカウンタ１００５−１〜１００５−４と、複数のパルス出力回路１００８−１〜１００８−４と、出力合成回路１００９と、を備える。また、図１１に示す遅延回路の例では、比較回路１００７を備えていない。具体的には、図１１に示す遅延回路は、クロック信号源１００３と、エッジ検出回路１００４と、カウンタ１００５−１〜１００５−４と、メモリ１００６と、パルス出力回路１００８−１〜１００８−４と、を備える。
【００５３】
クロック信号源１００３は、位相の異なる複数のクロック信号を生成する回路である。エッジ検出回路１００４は、複数のクロック信号に基づいて、入力信号１００１の立ち上がり及び立ち下がりを検出する回路である。メモリ１００６は、エッジ検出回路１００４を用いて検出された入力信号１００１の遷移情報を記憶する回路である。カウンタ１００５−１〜１００５−４は、メモリ１００６に記憶された遷移情報に基づいて選択されたクロック信号の立ち上がり又は立ち下がりの回数（ハイ又はローに変化した回数）をカウントする回路である。パルス出力回路１００８−１〜１００８−４は、対応するカウンタ１００５−１〜１００５−４のカウント値を用いて、所定の遅延時間の経過を確認した後、それぞれ入力信号１００１の遷移に応じた１つの波形情報（立ち上がり又は立ち下がりの信号波形）を出力する回路である。出力合成回路１００９は、複数のパルス出力回路１００８−１〜１００８−４から出力された波形情報を合成して、出力信号１００２として出力する回路である。以下、詳細に説明する。
【００５４】
クロック信号源１００３は、実施の形態１と同様の回路構成であるため、説明を省略する。
【００５５】
エッジ検出回路１００４は、複数のクロック信号のうち、入力信号１００１の立ち上がり又は立ち下がりとタイミングが略一致するクロック信号を、検出する。そして、エッジ検出回路１００４は、検出したクロック信号の識別情報（例えば、クロック信号の番号等）を、順次メモリ１００６に対して出力する。つまり、図１１に示すエッジ検出回路１００４は、実施の形態１と異なり共通のカウンタを有さないため、クロック信号の識別情報のみを入力信号１００１の遷移情報としてメモリ１００６に対して出力する。
【００５６】
メモリ１００６は、入力信号１００１の立ち上がり又は立ち下がりとタイミングが略一致するクロック信号の識別情報（例えば、クロック信号の番号等）を、順次記憶する。なお、メモリ１００６は、設定された遅延時間中に発生し得る入力信号１００１の立ち上がり及び立ち下がりの回数に応じた記憶領域を有する必要がある。
【００５７】
カウンタ１００５−１〜１００５−４は、メモリ１００６に記憶された遷移情報（クロック信号の識別情報）と同じ数だけ設けられている。なお、図１１の例では、４個のカウンタ１００５−１〜１００５−４が設けられた場合を例に説明しているが、これに限られない。メモリ１００６に記憶された遷移情報の数に応じて、任意の数のカウンタが設けられる。ここで、実施の形態１では、カウンタ１００５は、基本クロック信号を用いてカウント動作を行っていた。一方、本実施の形態では、カウンタ１００５−１〜１００５−４は、対応する遷移情報に基づいて選択されたクロック信号を用いて、それぞれカウント動作を行う。言い換えると、カウンタ１００５−１〜１００５−４は、対応する入力信号１００１の遷移とタイミングが略一致するクロック信号に同期して、それぞれカウント動作を行う。カウンタ１００５−１〜１００５−４は、最初に初期化され、その後、カウント値が設定された遅延時間相当の値になると、パルス出力回路１００８に対して信号（波形情報）の出力指示を与える。
【００５８】
パルス出力回路１００８−１〜１００８−４は、カウンタ１００５−１〜１００５−４と同じ数だけ設けられている。パルス出力回路１００８−１〜１００８−４は、対応するカウンタ１００５−１〜１００５−４からの出力指示を受けて、それぞれ入力信号１００１の遷移に応じた１つの波形情報（立ち上がり又は立ち下がりの信号波形）を出力する。
【００５９】
各パルス出力回路１００８−１〜１００８−４から出力される波形情報は、再現される入力信号１００１の信号波形の１つあるいは２つを形成する。したがって、出力合成回路１００９は、パルス出力回路１００８−１〜１００８−４から出力される波形情報を合成することにより、入力信号１００１の信号波形を再現する。
【００６０】
このように、本実施の形態にかかる遅延回路は、実施の形態１の場合と異なり、複数のカウンタ及びパルス出力回路を備える。しかし、本実施の形態にかかる遅延回路は、実施の形態１の場合と同様に、入力信号１００１の立ち上がり又は立ち下がりを複数のクロック信号に基づいて検出する。そして、本実施の形態にかかる遅延回路は、実施の形態１の場合と同様に、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、所定の時間経過後に、当該入力信号１００１の信号波形を再現する。つまり、本実施の形態にかかる遅延回路は、実施の形態１の場合と同様に、クロック信号の周期よりも短い時間精度の遅延を、入力信号１００１に付加することが可能である。言い換えると、本実施の形態にかかる遅延回路は、精度の高い遅延を、入力信号１００１に付加することが可能である。
【００６１】
なお、エッジ検出回路１００４が、入力信号１００１の遷移情報を、直接カウンタ１００５−１〜１００５−４に対して出力する回路構成でも、上記と同様の効果を得ることができる。この場合、メモリ１００６を備える必要がない。
【００６２】
実施の形態３
図１２は本発明の実施の形態３にかかる遅延回路を示すブロック図である。図１２に示す遅延回路は、クロック信号源１００３と、複数のパルス遅延ブロック１０１０−１〜１０１０−４と、入力スイッチ１０１１と、出力スイッチ１０１２と、を備える。また、各パルス遅延ブロック１０１０−１〜１０１０−４は、エッジ検出回路１００４と、カウンタ１００５と、パルス出力回路１００８と、を有する。なお、図１２の例では、４個のパルス遅延ブロック１０１０−１〜１０１０−４が設けられた場合を例に説明しているが、これに限られない。必要に応じて任意の数のパルス遅延ブロックが設けられる。
【００６３】
クロック信号源１００３は、位相の異なる複数のクロック信号を生成する回路である。各パルス遅延ブロック１０１０−１〜１０１０−４において、エッジ検出回路１００４は、複数のクロック信号に基づいて、デジタルの入力信号１００１の立ち上がり又は立ち下がりを検出する回路である。カウンタ１００５は、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、カウント動作を行う回路である。パルス出力回路１００８は、カウンタ１００５のカウント値を用いて所定の遅延時間が経過したことを確認した後、入力信号１００１の遷移に応じた１つの波形情報（立ち上がり又は立ち下がりの信号波形）を出力する回路である。パルス遅延ブロック１０１０−１〜１０１０−４は、上述のようなエッジ検出回路１００４、カウンタ１００５及びパルス出力回路１００８をそれぞれ備える。入力スイッチ１０１１は、入力信号１００１の立ち上がり又は立ち下がり毎に、入力信号１００１の供給先を、パルス遅延ブロック１０１０−１〜１０１０−４のいずれかに切り替える回路である。出力スイッチ１０１２は、パルス遅延ブロック１０１０−１〜１０１０−４から出力される波形情報を選択的に出力することにより、入力信号１００１の信号波形を再現し、出力信号１００２として出力する回路である。以下、詳細に説明する。
【００６４】
クロック信号源１００３は、上記実施の形態と同様の回路構成であるため、説明を省略する。エッジ検出回路１００４も、実施の形態２と同様の回路構成である。ただし、本実施の形態の場合、メモリ１００６が存在しないため、エッジ検出回路１００４は、クロック信号の識別情報を、カウンタ１００５に対して出力する。その他、カウンタ１００５及びパルス出力回路１００８も実施の形態２と同様の回路構成であるため、説明を省略する。
【００６５】
上述のように、エッジ検出回路１００４、カウンタ１００５及びパルス出力回路１００８を用いて、１つのパルス遅延ブロックが構成される。なお、１つのパルス遅延ブロックは、入力信号１００１の１つの遷移に対し、当該入力信号１００１の遷移に応じた１つの波形情報を出力する。したがって、図１２に示す遅延回路は、入力信号１００１の遷移に応じた数のパルス遅延ブロックを備える。そして、図１２に示す遅延回路は、パルス遅延ブロックから波形情報が出力されるごとに、これらのパルス遅延ブロックの接続を、スイッチ１０１１，１０１２を用いて切り替える。このように、図１２に示す遅延回路は、各パルス遅延ブロックから出力される波形情報を選択的に出力することにより、入力信号１００１の信号波形を再現する。
【００６６】
具体的には、入力スイッチ１０１１は、まず、入力信号１００１の供給先としてパルス遅延ブロック１０１０−１を選択する。入力スイッチ１０１１は、パルス遅延ブロック１０１０−１において入力信号１００１の立ち上がり又は立ち下がりが検出されると、入力信号１００１の次の供給先としてパルス遅延ブロック１０１０−２を選択する。入力スイッチ１０１１は、このような動作を、各パルス遅延ブロック１０１０−１〜１０１０−４に対して行う。また、入力スイッチ１０１１は、このような動作を制御するための選択回路（不図示）を有する。
【００６７】
なお、入力スイッチ１０１１は、複数のパルス遅延ブロック１０１０−１〜１０１０−４のうち、いずれか１つのパルス遅延ブロックに入力信号１００１を供給する回路構成であればよい。したがって、上記と同様の機能を有する回路構成であれば、入力信号１００１の供給先を切り替える一般的なスイッチであっても良い。あるいは、入力信号１００１の供給先以外に入力信号１００１が供給されないように、論理積回路を用いて制御する回路構成であっても良い。
【００６８】
一方、出力スイッチ１０１２は、まず、パルス遅延ブロック１０１０−１を選択する。出力スイッチ１０１２は、パルス遅延ブロック１０１０−１から入力信号１００１の遷移に応じた１つの波形情報が出力されると、パルス遅延ブロック１０１０−２に選択を切り替える。出力スイッチ１０１２は、このような動作を、各パルス遅延ブロック１０１０−１〜１０１０−４に対して行う。また、出力スイッチ１０１２は、このような動作を制御するための選択回路（不図示）を有する。なお、出力スイッチ１０１２は、複数のパルス遅延ブロック１０１０−１〜１０１０−４のうち、いずれか１つのパルス遅延ブロックから出力される波形情報を、選択的に出力する回路構成であればよい。したがって、上記と同様の機能を有する回路構成であれば、出力信号１００２の出力元を切り替える一般的なスイッチであっても良い。あるいは、すべてのパルス遅延ブロック１０１０−１〜１０１０−４から出力される波形情報の論理和を生成する回路を用いた回路構成であってもより。つまり、実施の形態２に示す出力合成回路１００９と同等の機能を有する回路構成であってもよい。
【００６９】
本実施の形態にかかる遅延回路は、実施の形態２の場合と異なり、複数のエッジ検出回路１００４を備える。しかし、本実施の形態にかかる遅延回路は、上記実施の形態の場合と同様に、入力信号１００１の立ち上がり又は立ち下がりを複数のクロック信号に基づいて検出する。そして、本実施の形態にかかる遅延回路は、上記実施の形態の場合と同様に、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、所定の遅延時間経過後に、当該入力信号１００１の信号波形を再現する。つまり、本実施の形態にかかる遅延回路は、上記実施の形態の場合と同様に、クロック信号の周期よりも短い時間精度の遅延を、入力信号１００１に付加することが可能である。言い換えると、本実施の形態にかかる遅延回路は、精度の高い遅延を、入力信号１００１に付加することが可能である。
【００７０】
実施の形態４
図１３は本発明の実施の形態４にかかる遅延回路を示すブロック図である。図１３に示す遅延回路では、図２に示す遅延回路と比較して、デジタルの入力信号１００１の代わりに、アナログの入力信号１００１が用いられる。また、図１３に示す遅延回路は、エッジ検出回路１００４の代わりに、レベル検出回路１０１３を備え、パルス出力回路１００８の代わりに、波形出力回路１０１４を備える。その他の回路構成及び動作は、実施の形態１の場合と同様である。
【００７１】
図１３に示す遅延回路は、クロック信号源１００３と、レベル検出回路（入力信号検出部）１０１３と、カウンタ１００５と、メモリ１００６と、比較回路１００７と、波形出力回路１０１４と、を備える。
【００７２】
クロック信号源１００３は、位相の異なる複数のクロック信号を生成する回路である。レベル検出回路１０１３は、複数のクロック信号に基づいて、アナログの入力信号１００１における電圧レベルの遷移を検出する回路である。カウンタ１００５は、複数のクロック信号のうち選択されたクロック信号の立ち上がり又は立ち下がりの回数（ハイ又はローに変化した回数）をカウントする回路である。メモリ１００６は、入力信号１００１の遷移情報を記憶する回路である。
【００７３】
比較回路１００７は、メモリ１００６に記憶された遷移情報と、カウンタ１００５のカウント値と、に基づいて、所定の遅延時間が経過したか否かを確認する回路である。波形出力回路１０１４は、所定の遅延時間が経過後、メモリ１００６に記憶された遷移情報に対応するクロック信号に基づいて、当該入力信号１００１の信号波形を再現し、出力信号１００２として出力する回路である。
【００７４】
レベル検出回路１０１３には、予め複数の電圧レベルが設定されている。そして、レベル検出回路１０１３は、入力信号１００１がある電圧レベル（第１の電圧レベル）から異なる電圧レベル（第２の電圧レベル）へ遷移したことを、複数のクロック信号に基づいて検出する。なお、レベル検出回路１０１３には、通常のＡ／Ｄコンバータ(analog/digital converter)と同様に、一定の間隔で電圧レベルが設定されても良い。あるいは、アナログ信号の場合、ある一定の振幅が多数出現する可能性が高いため、当該振幅に応じた不均等な間隔で電圧レベルが設定されても良い。
【００７５】
また、メモリ１００６には、入力信号１００１の遷移情報として、どの電圧レベル間の遷移であるかの情報も記憶される必要がある。波形出力回路１０１４は、メモリ１００６に記憶された遷移情報に基づいて、所定の遅延時間経過後、入力信号１００１の信号波形を再現する（図１４参照）。その他の回路構成及び動作は、実施の形態１の場合と同様であるため、説明を省略する。
【００７６】
このように、本実施の形態にかかる遅延回路は、アナログ信号が入力された場合でも、上記実施の形態と同様に、クロック信号の周期よりも短い時間精度の遅延を、入力信号１００１に付加することが可能である。言い換えると、本実施の形態にかかる遅延回路は、精度の高い遅延を、入力信号１００１に付加することが可能である。
【００７７】
なお、実施の形態２，３にかかる遅延回路においても、エッジ検出回路１００４に代えてレベル検出回路１０１３、パルス出力回路１００８に代えて波形出力回路１０１４を備えることにより、アナログ用の遅延回路に変更することができる。
【００７８】
実施の形態５
図１５は、本発明の実施の形態５にかかるポーラ変調ＰＡを示すブロック図である。本実施の形態では、図２に示した遅延回路をポーラ変調ＰＡ、特にＥＥＲ(envelope elimination and restoration)増幅器と呼ばれる回路に適用した事例を説明する。図１５に示すように、入力信号１００１の振幅成分（ＡＭ信号）は、検波回路２０１５を用いて検出され、電源変調器２００４に入力される。一方、入力信号１００１の位相成分（ＰＭ信号）は、リミッタ回路１０１６にて入力信号１００１の振幅成分が除去されることにより生成され、デジタルの遅延回路１０１９に入力される。遅延回路１０１９から出力されたＰＭ信号と、電源変調器２００４から出力されたＡＭ信号とは、パワーアンプ２００１を用いて合成され、出力される。
【００７９】
前述のように、電源変調器２００４に設けられた低域通過フィルタは、ＡＭ信号に遅延を生じさせる。したがって、遅延回路１０１９は、ＡＭ信号と同等の遅延をＰＭ信号に付加することにより、遅延後のＡＭ信号及び遅延後のＰＭ信号の位相を略一致させる。それにより、本実施の形態にかかるポーラ変調ＰＡは、消費電力の増大を抑制することができる。
【００８０】
なお、本実施の形態では、遅延回路１０１９として、実施の形態１にかかる遅延回路を用いた場合について説明したが、これに限られない。遅延回路１０１９として、実施の形態２、３にかかる遅延回路を用いても良い。
【００８１】
実施の形態５
図１６は本発明の実施の形態６にかかるポーラ変調ＰＡを示すブロック図である。本実施の形態では、図１３に示した遅延回路をポーラ変調ＰＡ、特にＥＥＲ増幅器に適用した事例を説明する。図１６に示すように、入力信号１００１の振幅成分（ＡＭ信号）は、検波回路２０１５を用いて検出され、電源変調器２００４に入力される。一方、入力信号１００１の位相成分（ＰＭ信号）は、振幅成分を残したアナログ信号として、アナログの遅延回路１０１９に入力される。遅延回路１０１９から出力されたＰＭ信号と、電源変調器２００４から出力されたＡＭ信号とは、パワーアンプ２００１を用いて合成され、出力される。
【００８２】
前述のように、電源変調器２００４に設けられた低域通過フィルタは、ＡＭ信号に遅延を生じさせる。したがって、遅延回路１０１９は、ＡＭ信号と同等の遅延をＰＭ信号に付加することにより、遅延後のＡＭ信号及び遅延後のＰＭ信号の位相を略一致させる。それにより、本実施の形態にかかるポーラ変調ＰＡは、消費電力の増大を抑制することができる。
【００８３】
本実施の形態は、ＰＭ信号を遅延させてＡＭ信号との位相を合わせるという点では実施の形態５と同様である。本実施の形態と実施の形態５との違いは、遅延回路を用いて遅延させる信号が振幅成分を持ったアナログ信号か、振幅成分を持たないデジタル信号か、である。なお、本実施の形態では、遅延回路１０１９として、実施の形態４にかかる遅延回路を用いた場合について説明したが、これに限られない。遅延回路１０１９として、実施の形態２，３にかかる遅延回路をアナログ用に変更した回路を用いても良い。
【００８４】
以上のように、上記実施の形態にかかる遅延回路は、位相の異なる複数のクロック信号に基づいて、入力信号１００１の立ち上がり及び立ち下がりを検出する。そして、上記実施の形態にかかる遅延回路は、検出した入力信号１００１の遷移とタイミングが略一致するクロック信号に基づいて、所定の遅延時間経過後に、当該入力信号１００１の信号波形を再現する。このような回路構成により、上記実施の形態にかかる遅延回路は、入力信号１００１の遷移時刻をクロック周期よりも短い時間精度で検出することができる。それにより、上記実施の形態にかかる遅延回路は、精度の高い遅延を、入力信号１００１に付加することが可能である。
【００８５】
また、上記実施の形態にかかる遅延回路をポーラ変調ＰＡに用いることにより、ポーラ変調ＰＡは、電源変調器の出力電位（パワーアンプに供給される電源電圧）と、パワーアンプの被増幅信号と、の間の位相ずれを解消することができる。それにより、ポーラ変調ＰＡは、消費電力の増大を抑制することができる。
【００８６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、ＶＣＣＰ(Voltage Controlled Current Parallel)方式の電源変調器が用いられた場合を例に説明しているが、これに限られない。他の方式の電源変調器が用いられた場合でも、同様の効果を得ることができる。
【符号の説明】
【００８７】
１００１  入力信号
１００２  出力信号
１００３  クロック信号源
１００４  エッジ検出回路
１００５  カウンタ
１００６  メモリ
１００７  比較回路
１００８  パルス出力回路
１００９  出力合成回路
１０１０  パルス遅延ブロック
１０１１  入力スイッチ
１０１２  出力スイッチ
１０１３  レベル検出回路
１０１４  波形出力回路
１０１６  リミッタ回路
１０１９  遅延回路
１０２０  クロック発振器
１０２１  インバータ
１０２２  遅延線路
２００１  パワーアンプ
２００２  ＤＣ電源
２００３  パワーアンプ２００１の電源端子
２００４  電源変調器
２００５  検波回路
２０１０  オペアンプ（線形アンプ）
２０１１  比較器
２０１２  ドライバアンプ
２０１３  スイッチングアンプ
２０１４  インダクタ
２０１５  検波回路（エンベロープデテクタ）
２０１６、２０１７  Ｄ−フリップフロップ
２０１７  インバータ
２２０１  被増幅信号の振幅
２２０２  電源２００２の電圧
２２０３  電源変調器２００４の出力電圧
【図１】
2011249970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011249970.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2011249970.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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