(57)【要約】【課題】画素数の増大によって画素間隔が微細化して垂直転送部の幅が狭くなっても、効果的に間引き・加算処理を実行して高い率で出力画素数を低減できる固体撮像素子を提供する。【解決手段】複数の垂直駆動電極１６を持つ固体撮像素子１００であって、各垂直駆動電極１６は、隣接列および隣接行の垂直駆動電極１６とは分離された状態で、各フォトダイオード１１に隣接するＶＣＣＤ１２上に形成されると共に、フォトダイオード１１の各行ごとに配設された水平配線部１５は、水平方向に並ぶ第１と第２の配線１３、１４を有しており、各列の垂直駆動電極１６は、第１と第２の配線１３、１４のいずれかとコンタクト１７を介して接続され、その接続のパターンが異なる第１構造電極列１６１と第２構造電極列１６２がある。【選択図】図１
2011091562.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子が、マトリックス状に配置されてなる固体撮像素子であって、
光電変換素子の各列に沿って配された複数の垂直駆動電極に複数の駆動パルスを印加することにより、光電変換素子の信号電荷を読み出して垂直方向に転送する複数の垂直転送部と、
光電変換素子の各行に沿って配された複数の水平配線部と、
前記複数の垂直転送部から転送された信号電荷を水平方向に転送する水平転送部と
備え、
前記垂直駆動電極は、個々の光電変換素子に対応して個別に設けられると共に、前記各水平配線部は、水平方向に伸びる第１と第２の配線を含んでおり、各垂直駆動電極が、当該垂直駆動電極と同じ行に配された水平配線部の第１と第２の配線のいずれかに選択的に接続されてなり、
各水平配線部の第１もしくは第２の配線に接続された１列分の垂直駆動電極群を、構造電極列と定義するとき、所定の第１構造電極列と、当該第１構造電極列とは各行における水平配線部の第１、第２の配線との接続状態が異なる第２構造電極列とが、水平方向に組み合わせて配列されてなる
ことを特徴とする固体撮像素子。
【請求項２】
前記第１構造電極列と第２構造電極列を合計でＰ列（Ｐ≧３）になるよう組み合わせた構造電極列群を配置単位として、水平方向に繰り返して配列してなる
ことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
第１構造電極列の垂直駆動相数は、第２構造電極列の垂直駆動相数と異なる
ことを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記水平転送部は、選択出力部を介して各垂直転送部と接続されており、
前記選択出力部により選択された列の垂直転送部の信号電荷が、所定のタイミングで前記水平転送部に転送される
ことを特徴とする請求項１から３のいずれかに記載の固体撮像素子。
【請求項５】
前記選択出力部は、独立して駆動パルスが印加される第１副選択出力部、第２副選択出力部、第３副選択出力部を備え、
第１、第２、第３副選択出力部は、それぞれ各垂直転送部と水平転送部との間に配設されることを特徴とする請求項４に記載の固体撮像素子。
【請求項６】
前記水平転送部は、前記垂直転送部の一方の端部に配された第１副水平転送部と、垂直転送部の他方の端部に配された第２副水平転送部とからなり、
第１構造電極列より転送される信号電荷は、第１水平転送部に転送され、
第２構造電極列より転送される信号電荷は、第２水平転送部に転送され、
第１及び第２構造電極列の信号電荷転送方向が互いに逆方向である
ことを特徴とする請求項１から３のいずれかに記載の固体撮像素子。
【請求項７】
前記第１副水平転送部は、第１選択出力部を介して 第１構造電極列が配された垂直転送部と接続され、
前記第２副水平転送部は、第２選択出力部を介して第２構造電極列が配された垂直転送部と接続され、
前記第１、第２の選択出力部により選択された列の垂直転送部の信号電荷が、対応する第１、第２の水平転送部にそれぞれ所定のタイミングで転送される
ことを特徴とする請求項６に記載の固体撮像素子。
【請求項８】
前記各第１と第２の選択出力部は、それぞれ独立して駆動パルスが印加される第１副選択出力部、第２副選択出力部、第３副選択出力部を備え、
前記第１、第２、第３副選択出力部は、それぞれ各垂直転送部とその転送先の第１もしくは第２の水平転送部との間に配設される
ことを特徴とする請求項７に記載の固体撮像素子。
【請求項９】
前記第１の選択出力部は、第１および第２副選択出力部を備えると共に、前記第２の選択出力部は、第３副選択出力部を備え、かつ、第１，第２、第３副選択出力部は独立して駆動パルスが印加され、
前記各第１、第２副選択出力部は、 第１構造電極列の配された垂直転送部と第１副水平転送部との間に配され、
前記第３副選択出力部は、第２構造電極列の配された垂直転送部と第２副水平転送部との間に配設される
ことを特徴とする請求項７に記載の固体撮像素子。    
【請求項１０】
水平転送部が接続されていない側の垂直転送部の端部に所定の直流バイアスが印加される電荷排出部が接続されてなる
ことを特徴とする請求項１から５のいずれかに記載の固体撮像素子。
【請求項１１】
複数の光電変換素子が、マトリックス状に配置されてなる固体撮像素子であって、
光電変換素子の各列に沿って配され、垂直駆動電極に駆動パルスを印加することにより、光電変換素子の信号電荷を読み出して垂直方向に転送する複数の垂直転送部と、
光電変換素子の各行に沿って配された複数の水平配線部と、
前記複数の垂直転送部から転送された信号電荷を水平方向に転送する水平転送部と
備え、
前記垂直駆動電極は、個々の光電変換素子に対応して個別に設けられると共に、前記各水平配線部は、水平方向に伸びる少なくとも２本の配線を含んでおり、各垂直駆動電極が、当該垂直駆動電極と同じ行に配された水平配線部の少なくとも２本の配線のいずれかに選択的に接続されてなり、かつ、その列ごとの接続状態が水平方向に一定の周期で変化している
ことを特徴とする固体撮像素子。
【請求項１２】
請求項１に記載の固体撮像素子と、
前記固体撮像素子の第１構造電極列を駆動する第１の駆動パルスと、前記第２構造電極列を駆動する第２の駆動パルスとを生成し、それぞれ第１と第２の構造電極列に印加する駆動手段と
を備えることを特徴とする固体撮像装置。
【請求項１３】
前記駆動手段は、
第１もしくは第２構造電極列のいずれか一方を駆動させて、対応する光電変換素子列から信号電荷を読み出して垂直転送する際に、
信号電荷を読出さない他方の構造電極列における垂直転送動作を停止、あるいは前記信号電荷を読み出して垂直転送する方向と逆方向に垂直転送動作を実行させるように前記第１および／もしくは第２の駆動パルスを生成することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記駆動手段は、
第１構造電極列を第１のモードで駆動し、第２構造電極列を第２のモードで駆動し、かつ、これらのモードを並行して実行させるよう前記第１と第２の駆動パルスを生成する
ことを特徴とする請求項１２に記載の固体撮像装置。
【請求項１５】
前記駆動手段は、
第１構造電極列を駆動する第１のモードのフレームレートが、第２構造電極列を駆動する第２のモードのフレームレートのＫ倍（Ｋは２以上の整数）となるように第１と第２の駆動パルスを生成する
ことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記駆動手段は、
前記第１と第２のモードの一方のモードの水平ライン出力期間の後に、他方のモードの水平ライン出力期間が続くように前記第１と第２の駆動パルスを生成する
ことを特徴とする請求項１４又は１５に記載の固体撮像装置。
【請求項１７】
前記駆動手段は、
第１のモードでの画素加算数が、第２のモードでの画素加算数よりも少ない場合に、
第１のモードでの信号電荷読み出し時における固体撮像素子の基板電位を第１の電位になるように設定すると共に、
第２のモードでの信号電荷読み出し時の固体撮像素子の基板電位を前記第１の電位より高い第２の電位になるように設定し、
かつ、光電変換素子による露光時間中は、基板電位を第１の電位及び第２の電位以下である第３の電位に設定した状態で維持するように基板電位を制御する
ことを特徴とする請求項１２から１６のいずれかに記載の固体撮像装置。
【請求項１８】
前記駆動手段は、
第（Ｎ−２）列および第（Ｎ＋２）列の第Ｍ行の画素の信号電荷を第１構造電極列により読み出し、第Ｎ列目の第（Ｍ−２）行および第（Ｍ＋２）行の画素の各信号電荷を第２構造電極列により読み出して垂直加算し、第（Ｎ−２）列、第Ｎ列及び第（Ｎ＋２）列の信号電荷を水平加算して４画素分の加算出力を行う（Ｎ、Ｍは、３以上の整数）ように前記第１と第２の駆動パルスを生成する
ことを特徴とする請求項１２から１７のいずれかに記載の固体撮像装置。
【請求項１９】
前記駆動手段は、  
第（Ｎ−２）列および第（Ｎ＋２）列の第（Ｍ−２）行及び第（Ｍ＋２）行の画素の各信号電荷を第１構造電極列により読み出して垂直加算し、第Ｎ列の第Ｍ行の画素の信号電荷を第２構造電極列に読み出して、第（Ｎ−２）列、第Ｎ列目及び第（Ｎ＋２）列の信号電荷を水平加算して５画素分の加算出力を行う（Ｎ、Ｍは、３以上の整数）ように前記第１と第２の駆動パルスを生成する
ことを特徴とする請求項１２から１７のいずれかに記載の固体撮像装置。
【請求項２０】
前記駆動手段は、
前記第Ｎ行の第Ｍ列の画素の信号電荷を、固体撮像素子の基板電位を第１の電位に設定して読み出した後に、基板電位を前記第１の電位よりも高い第２の電位に設定し、
前記第（Ｎ−２）列および第（Ｎ＋２）列の第（Ｍ−２）行及び第（Ｍ＋２）行の画素の各信号電荷を読み出した後に基板電位を第１の電位に再設定し、
第（Ｎ−２）列、第Ｎ列目及び第（Ｎ＋２）列の信号電荷を水平加算して出力を行い、
露光時間中は基板電位を第１の電位以下の第３の電位に維持すること
を特徴とする請求項１９に記載の固体撮像装置。
【請求項２１】
前記駆動手段は、
電荷の転送方向に関して、垂直転送部のチャネル幅が第１の幅からそれよりも広い第２の幅に変化する境界部においては、第１の幅の部分で、垂直転送部をバリア状態にすると共に、第２の幅の部分で、電荷蓄積可能状態にし、かつ、第２の幅の部分のさらに先の転送方向下流側の垂直転送部をバリア状態に変移させた後に、第１の幅の部分のバリア状態を電荷蓄積可能状態に変移させるように第１および／または第２の駆動パルスを生成すること
を特徴とする固体撮像装置。
【請求項２２】
請求項１に記載の固体撮像素子の駆動方法であって、
第１構造電極列を駆動する第１の駆動パルスと、第２構造電極列を駆動する第２の駆動パルスとが、それぞれ前記第１と第２の構造電極列に印加される
ことを特徴とする固体撮像素子の駆動方法。
【請求項２３】
請求項１２から２１のいずれかに記載の固体撮像装置を備えたカメラ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子をマトリックス状に配置したエリア撮像用の固体撮像素子とその駆動方法、固体撮像装置及び当該固体撮像装置を搭載したカメラ装置に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルビデオカメラなどのカメラ装置の撮像素子として、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）を用いたエリア撮像用固体撮像素子（以下、単に「固体撮像素子」という。）が多く用いられている。
図５０は、従来の固体撮像素子５００の一般的な構成を示す概略平面図である。
同図に示すように固体撮像素子５００は、複数のフォトダイオード５１１と、複数の垂直転送部（以下、「ＶＣＣＤ」という。）５１２と、１個の水平転送部（以下、「ＨＣＣＤ」という。）５３０と、出力部５４０とを半導体基板上に形成してなる。
【０００３】
フォトダイオード５１１は、マトリックス状に配列されて撮像部５１０を形成する。各フォトダイオード５１１は、それぞれ光電変換機能と電荷蓄積機能を有する単位画素を構成するものであり、受光量に応じた信号電荷が蓄積される。
ＶＣＣＤ５１２は、フォトダイオード５１１の各列に沿って配置され、個々のフォトダイオード５１１から読み出した信号電荷を垂直方向の一方向へ向けて（図の矢印ｖ方向）に転送するものである。
【０００４】
ＨＣＣＤ５３０は、ＶＣＣＤ５１２の最終転送段に隣接して水平方向に設けられ、各ＶＣＣＤ５１２によって転送された信号電荷を水平方向（矢印ｈ方向）に転送する。
出力部５４０は、ＨＣＣＤ５３０によって転送された信号電荷を電圧に変換して画素信号として出力するものであり、フローティングデフュージョン（ＦＤ）部およびアンプ等によって構成されている。
【０００５】
なお、図示していないが、撮像部５１０における各フォトダイオード５１１の受光面上部には、ベイヤー配列されたＲＧＢの色フィルタが配設され、また、受光面以外の部分は遮光膜で覆われ、当該受光面以外の領域への光の入射が遮断されている。
このような固体撮像素子５００においては、静止画モードおよび動画モードの両方の撮像モードを切り替えて使用することがなされている。
【０００６】
静止画モードで撮像を行う場合には、撮像部５１０の全画素から信号電荷をインタレースで読み出し、出力画素数を減らす必要はないが、動画モードで撮像を行う場合には、一定以上のフレームレート（３０ｆｐｓ（フレーム／秒）、もしくは６０ｆｐｓ）を確保するため、出力する画素信号の数を減らすようにしている（（以下、「出力画素低減処理」という。）。
【０００７】
例えば、特許文献１には、図５１に示すような撮像部５１０を有する固体撮像素子が開示されている。
同図に示すように、この固体撮像素子は、ＶＣＣＤ５１２において、１画素に対し３個の駆動電極（第１電極５２１、第２電極５２２Ａ（５２２Ａ‘、５２２Ｂ、５２２Ｂ’）（図の斜線を付した部分の電極。以下、「第２電極群５２２」と総称する。）、第３電極５２３）が配置された垂直３相駆動の構造を有している。
【０００８】
このうち、第２電極群５２２は、各フォトダイオード５１１に蓄積された信号電荷を隣接するＶＣＣＤ５１２に転送するための電極（読出し電極）を兼ねており、それぞれ独立して駆動パルスの印加が可能なように構成されている。
第２電極群５２２のうち、第２電極５２２Ａ、５２２Ａ‘は、奇数列の読み出しを担当し、第２電極５２２Ｂ、４２２Ｂ’は、偶数列の読み出しを担当するようになっており、それぞれが垂直方向に１画素離れた別の読出し電極に配線５２４によりブリッジ接続されている。
【０００９】
したがって、第２電極群５２２の全てに読み出し用の電圧（読出し電圧）を印加すれば、全ての画素の信号電荷を読み出すことができ、一部の第２電極のみに読出し電圧を印加することにより、該当する電極に隣接する画素の信号電荷のみが読み出されて出力画素低減処理が行われる。
この構成によれば、例えば、第２電極５２２Ａのみに読出し電圧を印加すれば、図の二重丸（◎）を付したフォトダイオード５１１の信号電荷のみが読み出されて、出力画素数を４分の１に低減することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１５２０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１に示されている構成によれば、出力画素低減率が４分の１に過ぎなく、さらなる高低減率を得ることが難しいという問題がある。
すなわち、上記従来技術において、出力画素低減率を向上しようとすれば、独立して駆動できる第２駆動電極の数を増やして垂直駆動相数を増加させる必要があるが、それに伴い垂直方向に離れた画素に対してブリッジ接続する配線の本数を多くしなければならない。
【００１２】
例えば、図５１の例では、垂直４画素周期内に２本のブリッジ接続用配線が並行に配されているが、垂直方向に出力画素低減率を３分の１にしようとすれば、垂直方向に３画素離れた画素とのブリッジ接続を各列について行う必要があり、これにより垂直９画素周期内に３本のブリッジ接続用配線を並行配置しなければならない。さらに、出力画素低減率を向上させるためには、ＶＣＣＤ上に垂直方向におけるブリッジ接続用配線の本数を４本以上にしなければならない。
【００１３】
多画素化すれば、その画素間距離はますます細くなり（例えば、１．５μｍ程度）、このような微細画素のＶＣＣＤ上に多数のブリッジ接続用配線を配設することは、事実上困難である。
本発明は、上記課題を解決するもので、多画素化されても出力画素低減率を容易に向上することができる固体撮像素子及びその駆動方法、固体撮像装置並び当該固体撮像装置を用いたカメラ装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る固体撮像素子は、複数の光電変換素子が、マトリックス状に配置されてなる固体撮像素子であって、光電変換素子の各列に沿って配された複数の垂直駆動電極に複数の駆動パルスを印加することにより、光電変換素子の信号電荷を読み出して垂直方向に転送する複数の垂直転送部と、光電変換素子の各行に沿って配された複数の水平配線部と、前記複数の垂直転送部から転送された信号電荷を水平方向に転送する水平転送部と備え、前記垂直駆動電極は、個々の光電変換素子に対応して個別に設けられると共に、前記各水平配線部は、水平方向に伸びる第１と第２の配線を含んでおり、各垂直駆動電極が、当該垂直駆動電極と同じ行に配された水平配線部の第１と第２の配線のいずれかに選択的に接続されてなり、各水平配線部の第１もしくは第２の配線に接続された１列分の垂直駆動電極群を、構造電極列と定義するとき、所定の第１構造電極列と、当該第１構造電極列とは各行における水平配線部の第１、第２の配線との接続状態が異なる第２構造電極列とが、水平方向に組み合わせて配列されてなることを特徴とする。
【発明の効果】
【００１５】
この構成によれば、光電変換素子の各行に沿って水平配線部が配されており、同一の行方向に並ぶ複数の駆動電極は、水平配線部の第１もしくは第２の配線のいずれかと接続されて第１構造電極列、第２構造電極列を構成し、かつ、これらの構造電極列が組み合わされて水平方向に配列されているので、同行に並ぶ一部の駆動電極に対し、異なる駆動パルスを印加することができる。これにより第一構造電極列及び第二構造電極列における同一の垂直アドレスの画素の信号電荷の読出しに関して読出しパルスの印加有無の区分による水平間引き読出しが可能となる。また、各行の水平配線部の第１、第２配線に対して独立して駆動パルスを印加することができるのでＶＣＣＤ上に多数のブリッジ接続用配線を並行配設する構成は必要なく、垂直転送部の駆動相数の増加が容易になる。これにより信号電荷を読み出す画素の組み合わせの自由度が増し、出力画素低減率が格段に向上する。しかも垂直方向に離れた駆動電極同士をブリッジ接続する配線を設ける必要がないので、多画素化による画素の微細化に十分対応できる。  
【００１６】
また、本発明に係る固体撮像素子は、前記第１構造電極列と第２構造電極列を合計でＰ列（Ｐ≧３）になるよう組み合わせた構造電極列群を配置単位として、水平方向に繰り返して配列してなることを特徴とする。
この構成により、水平間引き後の出力列数を水平画素数の１／Ｐとすることができる。
さらに、本発明に係る固体撮像素子は、第１構造電極列の垂直駆動相数は、第２構造電極列の垂直駆動相数と異なることを特徴とする。
【００１７】
この構成により、水平間引き読出しを実現する効果に加え、垂直間引き率の異なる２種類の読出しを第一構造電極列と第二構造電極列のそれぞれで行い、一方の構造電極列の信号の出力を採用することで用途の異なる複数種類の垂直間引きを自由に設定できる。
さらに、また、本発明に係る固体撮像素子は、前記水平転送部が、選択出力部を介して各垂直転送部と接続されており、前記選択出力部により選択された列の垂直転送部の信号電荷が、所定のタイミングで前記水平転送部に転送されることを特徴とする。
【００１８】
このように選択出力部によって各垂直転送部から水平転送部への電荷転送のタイミングを制御することにより、複数の垂直転送部における信号電荷を、水平転送部の同じ信号格納領域内に格納することができるので、容易に水平加算が行える。
ここで、前記選択出力部は、独立して駆動パルスが印加される第１副選択出力部、第２副選択出力部、第３副選択出力部を備え、第１、第２、第３副選択出力部は、それぞれ各垂直転送部と水平転送部との間に配設されるとしてもよい。
【００１９】
これにより、各垂直転送部から水平転送部への電荷転送のタイミングは、各副選択出力部へ印加する駆動パルスによって決定される。
さらに、本発明に係る固体撮像素子は、前記水平転送部が、前記垂直転送部の一方の端部に配された第１副水平転送部と、垂直転送部の他方の端部に配された第２副水平転送部とからなり、第１構造電極列より転送される信号電荷は、第１水平転送部に転送され、第２構造電極列より転送される信号電荷は、第２水平転送部に転送され、第１及び第２構造電極列の信号電荷転送方向が互いに逆方向であることを特徴とする。
【００２０】
これにより、第１構造電極列、第２構造電極列ごとに転送される水平転送部が異なるので、構造電極列ごとに異なる駆動相数を設定して、対応する水平転送部に同時に出力することが可能となる。また、水平転送部を２つ有するため、１つの水平転送部で処理するよりも出力を速くすることができる。
さらに、本発明に係る固体撮像素子は、前記第１副水平転送部が、第１選択出力部を介して第１構造電極列が配された垂直転送部と接続され、前記第２副水平転送部は、第２選択出力部を介して第２構造電極列が配された垂直転送部と接続され、前記第１、第２の選択出力部により選択された列の垂直転送部の信号電荷が、対応する第１、第２の水平転送部にそれぞれ所定のタイミングで転送されることを特徴とする。
【００２１】
この構成により、第１、第２選択出力部によって第１、第２構造電極列により垂直転送された信号電荷の第１、第２水平転送部に転送するタイミングを制御して、複数の垂直転送部における信号電荷を対応する第１、第２水平転送部の同じ信号格納領域内に格納することができるので容易に水平加算が行える。
ここで、前記各第１と第２の選択出力部は、それぞれ独立して駆動パルスが印加される第１副選択出力部、第２副選択出力部、第３副選択出力部を備え、前記第１、第２、第３副選択出力部は、それぞれ各垂直転送部とその転送先の第１もしくは第２の水平転送部との間に配設されることを特徴とする。
【００２２】
これにより、各垂直転送部から第１、第２水平転送部への電荷転送のタイミングは、各副選択出力部へ印加する駆動パルスによって決定することができる。
また、ここで前記第１の選択出力部は、第１および第２副選択出力部を備えると共に、前記第２の選択出力部は、第３副選択出力部を備え、かつ、第１、第２、第３副選択出力部は独立して駆動パルスが印加され、前記各第１、第２副選択出力部は、第１構造電極列の配された垂直転送部と第１副水平転送部との間に配され、前記第３副選択出力部は、第２構造電極列の配された垂直転送部と第２副水平転送部との間に配設されるとしてもよい。
【００２３】
この構成により、第１、第２水平転送部へ転送する共通な副選択出力部がなくなるので、第１と第２構造電極列の一方の構造電極列で画素の信号電荷を読み出しがなされ、他方の構造電極列を非信号読出し列とした場合でも、非信号読み出し列の副選択出力部を動作させずにおくことができ、ノイズ成分となる非信号読出し列の電荷が出力信号に混入することを防ぐ効果を得る。
【００２４】
さらに、本発明に係る固体撮像素子は、水平転送部が接続されていない側の垂直転送部の端部に所定の直流バイアスが印加される電荷排出部が接続されてなることを特徴とする。
この構成により、非読出し列に残存する電荷を、電荷排出部に廃棄し、ノイズが出力信号に混入する事を防ぐことができる。
【００２５】
また、本発明に係る固体撮像素子は、複数の光電変換素子が、マトリックス状に配置されてなる固体撮像素子であって、光電変換素子の各列に沿って配され、垂直駆動電極に駆動パルスを印加することにより、光電変換素子の信号電荷を読み出して垂直方向に転送する複数の垂直転送部と、光電変換素子の各行に沿って配された複数の水平配線部と、前記複数の垂直転送部から転送された信号電荷を水平方向に転送する水平転送部と備え、前記垂直駆動電極は、個々の光電変換素子に対応して個別に設けられると共に、前記各水平配線部は、水平方向に伸びる少なくとも２本の配線を含んでおり、各垂直駆動電極が、当該垂直駆動電極と同じ行に配された水平配線部の少なくとも２本の配線のいずれかに選択的に接続されてなり、かつ、その列ごとの接続状態が水平方向に一定の周期で変化していることを特徴とする。
【００２６】
さらに、本発明に係る固体撮像装置は、上記の固体撮像素子と、当該固体撮像素子の第１構造電極列を駆動する第１の駆動パルスと、前記第２構造電極列を駆動する第２の駆動パルスとを生成し、それぞれ第１と第２の構造電極列に印加する駆動手段とを備えることを特徴とする。
これにより、第１構造電極列と第２構造電極列に異なる駆動パルスを印加して、例えば、 第１構造電極列に対応する光電変換素子列の信号電荷のみを読出することができるので、水平間引きが容易に行える。また、各列の垂直駆動数を多くすることにより垂直間引きも容易に行うことができる。
【００２７】
また、本発明に係る固体撮像装置は、前記駆動手段が、第１もしくは第２構造電極列のいずれか一方を駆動させて、対応する光電変換素子列から信号電荷を読み出して垂直転送する際に、信号電荷を読出さない他方の構造電極列における垂直転送動作を停止、あるいは前記信号電荷を読み出して垂直転送する方向と逆方向に垂直転送動作を実行させるように前記第１および／もしくは第２の駆動パルスを生成することを特徴とする。
【００２８】
これにより、ノイズ成分として非読出し列に発生する電荷が少ない場合は無用な電力消費を抑え、電荷が多い場合は非信号読み出し列の電荷を逆方向に排出することが可能となり、出力信号に混入することを防ぐことができる。
また、本発明に係る固体撮像装置は、前記駆動手段が、第１構造電極列を第１のモードで駆動し、第２構造電極列を第２のモードで駆動し、かつ、これらのモードを並行して実行させるよう前記第１と第２の駆動パルスを生成することを特徴とする。
【００２９】
これにより、異なる２種類の駆動モードによる撮像信号を同時に出力することが可能となる。
また、本発明に係る固体撮像装置は、前記駆動手段が、第１構造電極列を駆動する第１のモードのフレームレートが、第２構造電極列を駆動する第２のモードのフレームレートのＫ倍（Ｋは２以上の整数）となるように第１と第２の駆動パルスを生成することを特徴とする。
【００３０】
これにより、フレームレートの異なる２種類の駆動モードを並行して実施する際において、各駆動モードの読出し及び信号電荷転送の駆動パルスの印加パターンを容易にすることができる。
また、本発明に係る固体撮像装置は、前記駆動手段が、前記第１と第２のモードの一方のモードの水平ライン出力期間の後に、他方のモードの水平ライン出力期間が続くように前記第１と第２の駆動パルスを生成することを特徴とする。
【００３１】
これにより、水平転送部が１チャンネルであっても、二種類の駆動モードを並行して駆動することができる。
また、本発明に係る固体撮像装置は、前記駆動手段が、第１のモードでの画素加算数が、第２のモードでの画素加算数よりも少ない場合に、第１のモードでの信号電荷読み出し時における固体撮像素子の基板電位を第１の電位になるように設定すると共に、第２のモードでの信号電荷読み出し時の固体撮像素子の基板電位を前記第１の電位より高い第２の電位になるように設定し、かつ、光電変換素子による露光時間中は、基板電位を第１の電位及び第２の電位以下である第３の電位に設定した状態で維持するように基板電位を制御することを特徴とする。
【００３２】
これにより、２種類の駆動モードを同時駆動させる際に両モードで画素加算数が異なる場合でも双方の読出し対象画素に対して最適な飽和容量を設定できる。
また、本発明に係る固体撮像装置は、前記駆動手段が、第（Ｎ−２）列および第（Ｎ＋２）列の第Ｍ行の画素の信号電荷を第１構造電極列により読み出し、第Ｎ列目の第（Ｍ−２）行および第（Ｍ＋２）行の画素の各信号電荷を第２構造電極列により読み出して垂直加算し、第（Ｎ−２）列、第Ｎ列及び第（Ｎ＋２）列の信号電荷を水平加算して４画素分の加算出力を行う（Ｎ、Ｍは、３以上の整数）ように前記第１と第２の駆動パルスを生成することを特徴とする。
【００３３】
また、本発明に係る固体撮像装置は、前記駆動手段が、第（Ｎ−２）列および第（Ｎ＋２）列の第（Ｍ−２）行及び第（Ｍ＋２）行の画素の各信号電荷を第１構造電極列により読み出して垂直加算し、第Ｎ列の第Ｍ行の画素の信号電荷を第２構造電極列に読み出して、第（Ｎ−２）列、第Ｎ列目及び第（Ｎ＋２）列の信号電荷を水平加算して５画素分の加算出力を行う（Ｎ、Ｍは、３以上の整数）ように前記第１と第２の駆動パルスを生成することを特徴とする。
【００３４】
これによって、水平間引き読出し出力の効果に加え、複雑な加算対象画素の設定が可能となる。
また、本発明に係る固体撮像装置は、前記駆動手段が、前記第Ｎ行の第Ｍ列の画素の信号電荷を、固体撮像素子の基板電位を第１の電位に設定して読み出した後に、基板電位を前記第１の電位よりも高い第２の電位に設定し、前記第（Ｎ−２）列および第（Ｎ＋２）列の第（Ｍ−２）行及び第（Ｍ＋２）行の画素の各信号電荷を読み出した後に基板電位を第１の電位に再設定し、第（Ｎ−２）列、第Ｎ列目及び第（Ｎ＋２）列の信号電荷を水平加算して出力を行い、露光時間中は基板電位を第１の電位以下の第３の電位に維持することを特徴とする。
【００３５】
これにより、水平間引き読出し出力の効果に加え、複雑な加算対象画素の設定が可能となり、かつ加算後の画素重心に位置する画素に対し飽和の重み付けを行った画素加算画像の出力が可能となる。
また、本発明に係る固体撮像装置は、前記駆動手段が、電荷の転送方向に関して、垂直転送部のチャネル幅が第１の幅からそれよりも広い第２の幅に変化する境界部においては、第１の幅の部分で、垂直転送部をバリア状態にすると共に、第２の幅の部分で、電荷蓄積可能状態にし、かつ、第２の幅の部分のさらに先の転送方向下流側の垂直転送部をバリア状態に変移させた後に、第１の幅の部分のバリア状態を電荷蓄積可能状態に変移させるように第１および／または第２の駆動パルスを生成することを特徴とする。
【００３６】
これにより、垂直転送部のチャネル幅が途中から広くなる領域を持つ固体撮像素子の電荷転送に関して、電荷の転送方向への電荷漏れを抑制する効果を得る。特に、このような境界部は、撮像領域内の垂直転送部と選択出力部との境界部として現れるので、この部分で、垂直転送部から水平転送部に信号電荷が漏れるのを効果的に防止することができる。
また、本発明は、上記固体撮像素子の駆動方法とすることもできるし、上記固体撮像装置を搭載したカメラ装置としてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１に係る固体撮像素子の構造を示す概略平面図である。
【図２】上記固体撮像素子の撮像部における画素構造を示す平面図である。
【図３】（ａ）（ｂ）は、それぞれ図２のＡ−Ａ’矢視断面、Ｂ−Ｂ‘矢視断面における各駆動電極と第１配線、第２配線との接続状態を説明するための模式図であり、（ｃ）は、（ｂ）においてさらに遮光膜を加えた図である。
【図４】フォトダイオードの受光面に配される色フィルタの配置パターン（ベイヤー配置）を示す図である。
【図５】実施の形態１に係る固体撮像素子における電極配置図である。
【図６】（ａ）（ｂ）は、それぞれ実施の形態１に係る固体撮像素子の駆動において画素加算処理の対象となる対象画素の配置と加算後の画素重心位置を示す図（画素加算図）である。
【図７】図５の電極配置図において、図６（ａ）に係る画素加算処理を行う場合の読み出し対象画素に番号を付記した図（読出画素配置図）である。
【図８】図７において読み出し対象画素にアドレスを付すと共に、水平画素加算処理を１水平ラインだけ実施した際にＨＣＣＤに格納される信号電荷の情報を付記した図（アドレス割当図）である。
【図９】図６（ａ）に係る画素加算処理を行う場合における信号電荷読み出し時の駆動タイミングを示すタイミングチャートである。
【図１０】図６（ａ）に係る画素加算処理を行う場合における水平ブランキング期間における駆動タイミングを示すタイミングチャートである。
【図１１】図５の電極配置図において、図６（ｂ）に係る画素加算処理を行う場合の読み出し対象画素に番号を付記した読出画素配置図である。
【図１２】図１１において読み出し対象画素にアドレスを付すと共に、水平画素加算駆動を１水平ラインだけ実施した際にＨＣＣＤに格納される信号電荷の情報を付記したアドレス割当図である。
【図１３】図６（ｂ）に係る画素加算処理を行う場合における信号電荷読み出し動作の駆動タイミングを示すタイミングチャートである。
【図１４】固体撮像素子のフォトダイオードの基板の厚み方向における、電位分布と基板電位との関係を示す図である。
【図１５】実施の形態１に係る固体撮像素子を搭載したカメラ装置の構成の一例を示すブロック図である。
【図１６】本発明の実施の形態２に係る固体撮像素子の構成を示す電極配置図である。
【図１７】実施の形態２にかかる固体撮像素子により画素加算処理を行う場合の画素加算図である。
【図１８】図１６の電極配置図において読み出し対象画素に番号を付記した読出画素配置図である。
【図１９】図１８において読み出し対象画素にアドレスを付すと共に、水平画素加算駆動を１水平ラインだけ実施した際にＨＣＣＤに格納される信号電荷の情報を付記したアドレス割当図である。
【図２０】図１９において水平画素加算駆動を３水平ライン分実施した際にＨＣＣＤに格納される信号電荷の情報を付記した図である。
【図２１】実施の形態２における信号電荷読み出し動作の駆動タイミングを示すタイミングチャートである。
【図２２】実施の形態２における水平ブランキング期間における駆動タイミングを示すタイミングチャートである。
【図２３】実施の形態２において、第１構造電極列におけるＶＣＣＤからＨＣＣＤへの転送の様子を示す電荷転送図である。
【図２４】実施の形態２において、第２構造電極列におけるＶＣＣＤからＨＣＣＤへの転送の様子を示す電荷転送図である。
【図２５】本発明の実施の形態３に係る固体撮像素子の構造を示す電極配置図である。
【図２６】実施の形態３における読み出し対象となる画素を示す図である。
【図２７】実施の形態３に係る固体撮像素子において、第１構造電極列のみを使用して画素加算駆動を行う場合の画素加算図である。
【図２８】実施の形態３に係る固体撮像素子において、第２構造電極列のみを使用して画素加算駆動を行う場合の画素加算図である。
【図２９】図２５の電極配置図において読み出し対象画素に番号を付記した読出画素配置図である。
【図３０】図２５において読み出し対象画素にアドレスを付すと共に、水平画素加算駆動を１水平ライン実施した際にＨＣＣＤに格納される信号電荷の情報を付記したアドレス割当図である。
【図３１】実施の形態３における信号電荷読み出し動作の駆動タイミングを示すタイミングチャートである。
【図３２】実施の形態３における水平ブランキング期間における駆動タイミングを示すタイミングチャートである。
【図３３】実施の形態３に係る固体撮像素子を搭載したカメラ装置の構成の一例を示すブロック図である。
【図３４】実施の形態３において、基板電位を変化させる場合の信号電荷読み出し動作の駆動タイミングの変形例を示すタイミングチャートである。
【図３５】本発明の実施の形態４に係る固体撮像素子の構成を示す電極配置図である。
【図３６】図３５の模式図において読み出し対象画素に番号を付記した読出画素配置図である。
【図３７】図３６において読み出し対象画素にアドレスを付したアドレス割当図である。
【図３８】実施の形態４に係る固体撮像素子をモードＡで駆動する場合における信号電荷読み出し動作の駆動タイミングを示すタイミングチャートである。
【図３９】実施の形態４において固体撮像素子をモードＡで駆動する場合における水平ブランキング期間における駆動タイミングを示すタイミングチャートである。
【図４０】実施の形態４において固体撮像素子をモードＢで駆動する場合における信号電荷読み出し動作の駆動タイミングを示すタイミングチャートである。
【図４１】実施の形態４において固体撮像素子をモードＢで駆動する場合における水平ブランキング期間における駆動タイミングを示すタイミングチャートである。
【図４２】実施の形態４においてモードＡ、モードＢの駆動を並行して実施する場合における１フレーム時間における信号の出力切り替えのタイミングを示す図である。
【図４３】実施の形態４のモードＡ及びモードＢ並行駆動による信号電荷読み出し動作における読出駆動パターンＣｈＡＢに関する駆動タイミングを示すタイミングチャートである。
【図４４】実施の形態４のモードＡ及びモードＢ並行駆動における信号電荷読み出し動作における読出駆動パターンＣｈＢに関する駆動タイミングを示すタイミングチャートである。
【図４５】実施の形態４のモードＡ及びモードＢ並行駆動における水平ブランキング期間の垂直駆動パターンＰ１に関する駆動タイミングを示すタイミングチャートである。
【図４６】実施の形態４のモードＡ及びモードＢ並行駆動における水平ブランキング期間の垂直駆動パターンＰ２に関する駆動タイミングを示すタイミングチャートである。
【図４７】第１、第２構造電極列の水平配線部の第１配線、第２配線との接続パターンの変形例を示す画素構造図である。
【図４８】水平配線部の形状の変形例を示す画素構造図である。
【図４９】（ａ）（ｂ）は、図４７のＥ−Ｅ’線矢視断面、Ｆ−Ｆ’線矢視断面のそれぞれにおける各駆動電極と第１配線、第２配線とのコンタクトの状態を説明するための模式図であり、（ｃ）は、（ｂ）においてさらに遮光膜を加えた図である。
【図５０】従来の一般的な固体撮像素子の構成を示す概略平面図である。
【図５１】従来の固体撮像装置の撮像部の構成例を示す図である。
【発明を実施するための形態】
【００３８】
以下、本発明に係る固体撮像素子１００の実施の形態を図面に基づき説明する。
＜実施の形態１＞
（１）固体撮像素子１００の全体構成
図１は、本発明の実施の形態１に係る固体撮像素子１００の構造を示す概略平面図である。同図に示すように固体撮像素子１００は、撮像部１０と選択出力部２０とＨＣＣＤ３０と、出力部４０とからなる。
【００３９】
撮像部１０は、光電変換素子としてのフォトダイオード１１が、マトリックス状に配されると共に、各フォトダイオードの列に沿って、それらから読み出した信号電荷を垂直方向に転送するＶＣＣＤ１２が配されてなる。
選択出力部２０は、各ＶＣＣＤ１２の端部と、ＨＣＣＤ３０との接合部に配されるものであり、ＶＣＣＤ１２により転送されてきた信号電荷を、一旦蓄積して所定のタイミングでＨＣＣＤ３０に出力するものである。
【００４０】
ＨＣＣＤ３０は、選択出力部２０から出力された信号電荷を、水平方向に搬送して出力部４０に出力する。
出力部４０は、上記ＨＣＣＤ３０によって転送された信号電荷を電圧に変換するフローティングデフュージョン部および変換された電圧を所定範囲のレベルになるように増幅するアンプ等によって構成されている。
【００４１】
（２）撮像部１０の構成
図２は、上記撮像部１０における駆動電極の配置とその配線の構造を説明するため、その５×５画素分の領域を拡大して示す図である。
この拡大図に示すように、マトリックス状に配されたフォトダイオード１１の各列に隣接してＶＣＣＤ１２が並行に配設されており、それぞれ対応するフォトダイオード列から読み出した信号電荷を垂直に転送する。
【００４２】
各ＶＣＣＤ１２の上面には、駆動電極１６が配設されると共に、駆動電極１６に駆動パルスを供給するため、各フォトダイオード１１の行毎に、水平配線部１５が配設される。
駆動電極１６は、１個のフォトダイオード１１に隣接してＶＣＣＤ１２上に１個だけ設けられる。駆動電極１６は、列方向、行方向ともに隣接の駆動電極１６と接触しない形状で、かつ１層で形成されている。
【００４３】
各水平配線部１５は、それぞれ対応する行におけるフォトダイオード１１を上下から挟むようにして水平に伸びる第１配線１３、第２配線１４の２つの配線を含み、このいずれかの配線と駆動電極１６を電気的に接続するためのコンタクト１７が形成される。
本実施の形態では、第１列目の駆動電極１６は、全て各行における水平配線部１５の第１配線１３に接続され、第２列目の駆動電極１６は、全て各行における水平配線部１５の第２配線１４に接続されている。
【００４４】
上記のように第１配線１３とのみ接続された１列分の駆動電極１６を以下、「第１構造電極列１６１」といい、第２配線１４とのみ接続された１列分の駆動電極１６を以下、「第２構造電極列１６２」というとすると、当該第１と第２の構造電極列１６１、１６２は、各行において水平配線部１５の第１配線１３、第２配線１４のうち異なるものに接続するように構成されているため、例えば、各水平配線部１５の第１配線１３のみに読み出しパルスを印加すれば、第１構造電極列１６１が形成されたＶＣＣＤ１２に隣接したフォトダイオード列からの信号電荷の読み出しが選択的に実行されることになり、水平間引き読出しが容易に行える。
【００４５】
図３（ａ）は、図２における第１列目（第１構造電極列１６１）のＶＣＣＤ１２のＡ−Ａ‘線における矢視断面図を示し、図３（ｂ）は、図２における第２列目（第２構造電極列１６２）のＢ−Ｂ’線における矢視断面図を示す。
両図に示すように半導体基板５０の内部にＶＣＣＤ１２が形成され、その上にポリシリコンからなる駆動電極１６が形成され、さらに、その表面に不図示の絶縁層（酸化膜）が形成される。絶縁層の所定位置には、マスク処理やエッチング処理などにより穴が形成され、この部分にタングステンなどの金属が充填されてコンタクト１７が形成される。
【００４６】
絶縁層の上に、１つの駆動電極１６に対応して、電気的に分離された第１配線１３、第２配線１４が形成される。この第１、第２配線１３、１４は、例えばタングステンからなる。なお、上記の各層は、蒸着もしくはスパッタリングなどにより形成されるが、その製法自体は公知の薄膜製造技術であるので、説明は省略する。
また、図３（ｃ）に示すように、これらの第１配線１３、第２配線１４の上層には、ＶＣＣＤ１２部分を覆い隠すように遮光膜１９が設けられている。この遮光膜７は、ＶＣＣＤ１２の上部のほか、フォトダイオード１１の各行の間（画素の垂直分離部）にも設けられており、フォトダイオード１１の受光面以外の箇所に直接光が入射しないよう遮光性を確保している。
【００４７】
図２に戻り、撮像部１０において、上記第１構造電極列１６１、第２構造電極列１６２の組み合わせが行方向に周期的に繰り返されるように配列される。本例では、３列周期で「第１構造電極列１６１、第２構造電極列１６２、第１構造電極列１６１」が繰り返し配列される。
撮像部１０の周囲には、駆動部４２０（図１５参照）に接続された給電用のバスライン１８が配置され、このバスライン１８と各水平配線部１５における第１配線１３、第２配線１４が接続されており、コンタクト１７を介して、各駆動電極１６に所定の駆動パルスが印加される。
【００４８】
本実施の形態においては、第１列から第５列の各水平配線部１５における５組の第１配線１３、第２配線１４に、上から順に異なる位相の駆動パルスＶ１〜Ｖ１０が印加されるように接続されており、第１構造電極列１６１には、Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の駆動パルスが、第２構造電極列１６２には、Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０の駆動パルスがそれぞれ印加されることにより、各ＶＣＣＤ１２が５相駆動されるように構成されている。
【００４９】
このような配線構造において、駆動電極１６に水平配線部１５を介して読み出しパルスを印加することでＶＣＣＤ１２の内部ポテンシャルを変化させて電位井戸を形成して、隣接するフォトダイオード１１の信号電荷をＶＣＣＤ１２の電位井戸に転送し（以下、単に「信号電荷を読み出す」という。）、その後各駆動電極１６へ印加する５相の駆動パルスを順次変化させて電位井戸を移動させることにより、ＶＣＣＤ１２内の信号電荷を垂直方向に転送させる（垂直転送）。
【００５０】
（３）選択出力部２０とＨＣＣＤ３０
図１に戻り、ＶＣＣＤ１２のＨＣＣＤ３０との接続部には、水平方向に選択出力部２０が形成される。
この選択出力部２０は、各ＶＣＣＤ１２の駆動電極１６の５相駆動により垂直転送されてきた信号電荷を一旦蓄積し、所定のタイミングでＨＣＣＤ３０へ転送するものであって、特に、水平方向において信号電荷を加算処理することを目的として形成されている。
【００５１】
選択出力部２０は、蓄積部２１とバリア部２２とからなり、それぞれ、ＶＣＣＤ１２の末端部の上面に蓄積用電極２３、バリア用電極２４を形成してなる。
蓄積部２１は、ＶＣＣＤ１２を垂直転送されてきた信号電荷を、ＨＣＣＤ３０へ選択的に信号出力するまでの間に電荷蓄積することを主目的としている。
この蓄積部２１は、蓄積用電極２３直下のＶＣＣＤ１２の横幅（チャネル幅）を撮像領域におけるチャネル幅よりも大きくすることにより、その電荷蓄積容量が撮像領域内におけるＶＣＣＤ１２よりも大きくなるよう設計されており、これにより垂直方向に画素加算された信号電荷を十分蓄積できるように構成される。
【００５２】
一方、バリア部２２におけるＶＣＣＤ１２、すなわちバリア用電極２４の直下のＶＣＣＤ１２における蓄積可能電荷の容量は特に大きくする必要はなく、蓄積部２１に電荷蓄積する際にＨＣＣＤ３０方向への電荷漏れを阻止するためのバリア形成を主目的とする。
蓄積用電極２３の上面には、不図示の絶縁層を介して配線２３１〜２３３が水平方向に形成されており、各蓄積用電極２３といずれかの配線２３１〜２３３とコンタクト２５を介して周期性をもって接続されている。
【００５３】
同様にバリア用電極２４の上面には、不図示の絶縁層を介して配線２４１〜２４３が水平方向に形成されており、各バリア用電極２４は、いずれかの配線２４１〜２４３とコンタクト２５を介して周期性をもって接続されている。
蓄積用電極２３とバリア用電極２４の各配線との接続は、水平方向に同一周期であり、図１では、配線２３１と２４１、２３２と２４２、２３３と２４３をそれぞれ一組とした水平方向３列周期の設計としている。
【００５４】
蓄積用電極２３には、配線２３１、２３２、２３３を介して駆動パルスＳ１、Ｓ２、Ｓ３がそれぞれ供給され、バリア用電極２４には、配線２４１、２４２、２４３を介して駆動パルスＢ１、Ｂ２、Ｂ３がそれぞれ供給される。
駆動パルスＳ１〜Ｓ３、Ｂ１〜Ｂ３は、撮像部１０の駆動電極１６とは別個の独立信号であり（以下、「選択出力用パルス」という。）、その印加のタイミングなどは、ＶＣＣＤ１２からＨＣＣＤ３０への出力をどのように制御して水平方向における画素加算を行うかに依存する。
【００５５】
本実施の形態では、選択出力パルスＳ１とＢ１、Ｓ２とＢ２、Ｓ３とＢ３の３組６種類の選択出力用パルスを備えており、ＶＣＣＤ１２からＨＣＣＤ３０への信号電荷の出力に関して出力選択部２０の３種類の構成をそれぞれ備えた３種類のＶＣＣＤ１２より任意に電荷転送制御ができるように構成されている。
このように蓄積用電極２３とバリア用電極２４は、ＶＣＣＤ１２を垂直転送されてきた信号電荷のＨＣＣＤ３０への出力制御を列毎に選択的に行うことを目的としている。
【００５６】
ここで各列においては蓄積用及びバリア用のそれぞれの役割を持つ各電極を一組として形成しており、以下、蓄積用電極２３、バリア用電極２４を１組として形成している単位を指す場合に「選択出力用電極群」と表記する（なお、本願の特許請求の範囲では、各選択出力用電極群が配されたＶＣＣＤの部分を「副選択出力部」として記載している。）。
そして、選択出力用パルスＳ１とＢ１、Ｓ２とＢ２、Ｓ３とＢ３が印加される電極群をそれぞれ第１、第２、第３選択出力用電極群２５１、２５２、２５３と呼ぶ（図５参照）。
【００５７】
なお、バスラインなどの信号線を削減するため、各組の選択出力用パルスを、撮像部１０の駆動パルスと一部共用させることも可能であるが、本例では理解を容易にするために全ての列の蓄積用電極２３、バリア用電極２４にそれぞれ独立の選択出力用パルスを印加できる構造で説明を行う。
また、ＨＣＣＤ３０は、複数の水平駆動電極（不図示）を有し、当該水平駆動電極に所定の水平駆動パルスを印加することにより信号電荷を順次水平転送するものであるが、公知の構成であるため、ここでは電極構成の詳細な記載は省略し、１信号を格納する領域（以下、「水平転送パケット」という。）に区切りを付すことで簡略に表記している。
【００５８】
本実施の形態では、図１に示すようにＶＣＣＤ３列に対して１信号を格納する水平転送パケットを有するＨＣＣＤ構造であることを示している。
撮像部１０の各フォトダイオード１１の受光面は、不図示のＲ（赤色）フィルタ、Ｇ（緑色）フィルタ、Ｂ（緑色）フィルタの３種の色フィルタのいずれかで覆われている。より具体的には、Ｒ、Ｇ、Ｂの各色フィルタは図４に示すようなベイヤー配置になっており、ＧフィルタとＢフィルタとが水平方向に交互に配置された行と、ＲフィルタとＧフィルタとが水平方向に交互に配置された行とが、垂直方向（列方向）に交互に配列されている。
【００５９】
以上が、実施の形態１に係る固体撮像素子１００の基本的な構成である。
実際には、各ＶＣＣＤ１２と、その信号読み出し対象となるフォトダイオード列と反対側のフォトダイオード列との間にはチャネルストップが形成され、また、各フォトダイオード１１の受光面以外は遮光膜で覆われるが、これらは、固体撮像素子において全て公知の構成であり、本発明の特徴的な構成ではないので、図示および説明を省略する（以下の全ての実施の形態において同じ。）。
【００６０】
（４）駆動方法
（４−１）電極配置図
以下、本実施の形態１に係る固体撮像素子１００の駆動方法について説明するが、当該説明を容易にするため、図１の固体撮像素子１００の構成をさらに簡略化して図示する。
図５は、図１におけるフォトダイオード１１上部の色フィルタの情報と、各駆動電極１６へ印加される駆動パルスの情報、各選択出力用電極へ印加される駆動パルスの情報、及びＨＣＣＤ３０で１信号を格納する領域（水平転送パケット）を簡略表記したものであり、以下では、「電極配置図」と呼ぶ。
【００６１】
この電極配置図において、駆動パルスＶｎ（ｎ＝１、２、３、・・・、１０）が印加される駆動電極１６を単に「Ｖｎ電極」と表す（例えば、 第１構造電極列１６１において「Ｖ３」と表示されているのは、駆動電極１６の内、駆動パルスＶ３が印加される電極を意味し、Ｖ３電極と呼ぶ。）。また、フォトダイオード１１の列において、例えば「Ｒ」とあるのは、「Ｒ」の色フィルタが装着されたフォトダイオード１１を意味する。
【００６２】
このような基本的な電極配置を有する固体撮像素子において、駆動電極１６に印加する駆動パルスのタイミングを制御することにより、所望の出力画素低減処理を実行することができる。
（４−２）画素加算例
図６（ａ）、（ｂ）は、本実施の形態に係る出力画素低減処理に際して、加算処理の対象となる画素の配置と加算後の画素重心位置を示す図（以下、「画素加算図」という。）であって、それぞれ本実施の形態１の固体撮像素子１００で実行される第１と第２の画素加算例を示す。
【００６３】
まず、図６（ａ）に示す第１の画素加算例は、４画素加算であり、画素加算後の重心位置（＋表記）より上下左右にそれぞれ２画素分の距離に読み出し対象画素を設定している。
すなわち、第（Ｎ−２）列および第（Ｎ＋２）列の第Ｍ行の画素の信号電荷を第１構造電極列１６１により読み出し、第Ｎ列目の第（Ｍ−２）行および第（Ｍ＋２）行の画素の各信号電荷を第２構造電極列１６２により読み出して垂直方向における画素加算（以下、「垂直加算」という。）を実行し、第（Ｎ−２）列、第Ｎ列及び第（Ｎ＋２）列の信号電荷を水平方向に加算（以下、「水平加算」という。）して４画素分の加算出力を行う（Ｎ、Ｍは、３以上の整数）ものである。
【００６４】
そして、画素加算後の画素重心間の距離は水平方向に３画素、垂直方向に５画素の距離を持ち、画素加算後に水平方向に隣接関係になる信号は、互いの読み出し対象画素が水平方向にオーバーラップする配置に設定している（例えば、Ｒ１とＧ１）。また、画素加算後に垂直方向に隣接関係になる信号は、互いの読み出し対象画素が垂直方向にオーバーラップせずに隣接する配置に設定している（例えば、Ｒ２とＧ２）。
【００６５】
また、図６（ｂ）に示す第２の画素加算例は、５画素加算であり、画素加算後の重心位置（＋表記）に１画素と、重心位置より斜方４方向にそれぞれ２画素分の距離にある４画素とを読み出し対象画素に設定している。
すなわち、第（Ｎ−２）列および第（Ｎ＋２）列の第（Ｍ−２）行及び第（Ｍ＋２）行の画素の各信号電荷を第１構造電極列１６１により読み出して垂直加算し、第Ｎ列の第Ｍ行の画素の信号電荷を第２構造電極列１６２に読み出して、第（Ｎ−２）列、第Ｎ列目及び第（Ｎ＋２）列の信号電荷を水平加算して５画素分の加算出力を行うものである（Ｎ、Ｍは、３以上の整数）。
【００６６】
そして、画素加算後の画素重心間の距離は水平方向に３画素、垂直方向に５画素の距離を持ち、画素加算後に水平方向に隣接関係になる信号は互いの読み出し対象画素が水平方向にオーバーラップする配置に設定している（例えば、Ｒ３とＧ３）。
画素加算後に垂直方向に隣接関係になる信号は互いの読み出し対象画素が垂直方向にオーバーラップせずに隣接する配置に設定している（例えば、Ｒ４とＧ４）。
【００６７】
なお、これらの画素加算例において、垂直３画素分を電極の配置単位とするような構造にすると、水平方向・垂直方向ともに画素加算後の重心が完全に均等距離（３画素分）持つ、バランスのよい分布とすることができる。
（４−３）第１の画素加算例における駆動方法
まず、図６（ａ）に示す第１の画素加算例を実行するための駆動方法について説明する。
【００６８】
（４−３−１）読出画素配置図とアドレス割当図  
図７は、第１の画素加算例の実行時に読み出される画素に対して 、第１、第２構造電極列１６１、１６２に対応する列ごとに番号ＰＤｎ（ｎ＝１，２，３）を割り当てた図であり、同位相の駆動パルスが印加される駆動電極１６により読み出される画素については、同じ番号を付している（以下、「読出画素配置図」という。）。
【００６９】
第１構造電極列１６１に対応するフォトダイオード列においては、垂直方向に５画素離れたＰＤ１の信号電荷が読み出される。
第２構造電極列１６２に対応するフォトダイオード列においては、垂直方向に４画素分離れたＰＤ２とＰＤ３の信号電荷が、それぞれ読出し制御と垂直転送制御を組み合わせることにより、同一の垂直転送パケット（ＶＣＣＤ１２において１個の電荷信号を転送するための電位井戸の単位）に読み出されて垂直加算が行われる。
【００７０】
上記ＰＤ１は、Ｖ５電極への読み出しパルスで信号電荷を読み出し、ＰＤ２はＶ２電極への読み出しパルスで信号電荷を読み出し、ＰＤ３はＶ１０電極への読み出しパルスで信号電荷を読み出すように各駆動パルスのタイミングが設定される。
図８は、本例による画素加算駆動を行う際の読み出し対象画素に垂直アドレス（１、２、・・・ｎ、・・・２ｎ）及び水平アドレス（Ａ、Ｂ、・・・・）の情報を割り当て、ＨＣＣＤ３０に格納される画素加算信号の例をＨＣＣＤ部に記載した図（以下、「アドレス割当図」という。）である。ここでは水平ライン出力信号の加算画素として、（Ｃ２＋Ｅ３＋Ｅ４＋Ｇ２）、（Ｆ２＋Ｈ３＋Ｈ４＋Ｊ２）の信号電荷が各信号格納領域に格納されている例が開示されている（Ｊ２の画素は図外）。
【００７１】
（４−３−２）信号電荷読出タイミング
図９は、上記画素加算例を実行するため、垂直ブランキング期間に実行される信号電荷読出時における駆動タイミングを示すタイミングチャートである。
信号電荷読出時において各駆動電極１６に印加される駆動パルスの電圧レベルは３種類設定されている。
【００７２】
フォトダイオード１１からＶＣＣＤ１２へ信号電荷を読出す際には、高レベル（以下、「ＶＨ」）の電圧が印加され、ＶＣＣＤ１２内の垂直電荷転送に関しては中レベル（以下、「ＶＭ」）及び低レベル（以下、「ＶＬ」）の電圧の駆動パルスが印加される。
ＶＭは、駆動電極１６下のＶＣＣＤ２０に電位井戸を形成して信号電荷蓄積が可能な状態にする為の電圧レベルであり、ＶＬは、駆動電極１６下のＶＣＣＤ２０を信号電荷蓄積が不能（バリア状態）にする為の電圧レベルである。
【００７３】
一般的に、ＶＨレベルは１３Ｖ程度、ＶＭレベルは０Ｖ程度、ＶＬレベルは−６Ｖ程度であるが、ＶＨレベルやＶＬレベルは設計により数Ｖ程度の幅を持つ。
なお、図９中では、ＶＨ、ＶＭ、ＶＬを単に「Ｈ」、「Ｍ」、「Ｌ」と簡略表記している（以下のタイミングチャートにおいても同様。）。
まず、第１構造電極列１６１が配されたＡ、Ｃ、Ｄ、Ｆ、Ｇ、Ｉ列においては、時刻ｔ３でＶ５電極がＶＨ状態となり、ＰＤ１の信号電荷が読み出される。
【００７４】
その後、Ｖ１〜Ｖ７電極を、ＶＭ→ＶＬ、ＶＬ→ＶＭと順次変化させて５画素分垂直方向に転送させて、Ｖ３、Ｖ５、Ｖ７電極直下に形成された垂直転送パケット内に信号電荷を保持する。
また、第２構造電極列１６２が配されたＢ、Ｅ，Ｈ列においては、時刻ｔ２にＶ２電極がＶＨ状態となって、ＰＤ２の信号電荷が読み出され、その後、Ｖ２電極、Ｖ４電極、Ｖ６電極が順次ＶＭ→ＶＬと変化することにより、時刻ｔ４においてＶ６電極直下の位置まで転送される。
【００７５】
この時刻ｔ４においてＶ１０電極がＶＨ状態に転じているので、対応するＰＤ３の信号電荷が読み出されてＶＣＣＤ１２に転送されるため、ここでＰＤ２とＰＤ３の信号電荷が同一の垂直転送パケット内に混合されて１信号となり、これにより垂直加算が実行される。
一方、時刻ｔ１の初期状態において、第１〜第３選択出力用電極群２５１〜２５３の電荷蓄積用電極Ｓ１〜Ｓ３は、バリア用電極Ｂ１〜Ｂ３は共にＶＬ状態であるが、順次ＶＬ→ＶＭ→ＶＬに変化する。この際、一番ＨＣＣＤ３０に近い位置で読み出された信号電荷は、加算されないままＨＣＣＤ３０に転送されて画像信号として出力されてしまうことになるが、この画像信号については、例えば、後述のメモリ管理部４６０（図１５）により、メモリ部４７０には書き込まないように制御すればよい。
【００７６】
（４−３−３）垂直転送タイミング
図１０は、上記信号電荷読出しの動作後、水平ブランキング期間において実行される垂直転送のタイミングを示す図であり、これにより各列のＶＣＣＤ１２に読み出された信号電荷を、ＶＣＣＤ１２内で垂直転送した後に、１水平ライン分だけＨＣＣＤ３０に出力して水平加算する処理が実行される。
【００７７】
すなわち、各ＶＣＣＤ１２列に読み出された信号電荷が、時刻ｔ１〜ｔ１２間において各第１構造電極列１６１、第２構造電極列１６２による垂直駆動によりＨＣＣＤ３０に向けて５画素分転送される。
この際、ＨＣＣＤ３０に一番近い垂直転送パケット内の信号電荷が、選択出力部２０の蓄積部２１、バリア部２２を介して選択的にＨＣＣＤ３０に転送される。
【００７８】
まず、時刻ｔ１の初期状態においては、蓄積部２１の各電極Ｓ１〜Ｓ３およびバリア部２２の各電極Ｂ１〜Ｂ３はＶＬ状態である。また、 第１構造電極列１６１、第２構造電極列１６２において、Ｓ１〜Ｓ３電極に隣接する駆動電極（Ｖ９電極、Ｖ１０電極）も初期状態で、ＶＬ状態となっている。
時刻ｔ２にＳ１〜Ｓ３電極にＶＭレベルのパルスが印加されるが、Ｖ９、Ｖ１０電極がＶＬ状態のままバリアが形成されたままなので、このままでは直近の垂直転送パケットに保持された信号電荷は蓄積部２１に流れ込むことはできない。
【００７９】
その後、時刻ｔ３にＶ９電極、Ｖ１０電極がＶＭ状態になってバリアがなくなるため、信号電荷が対応する列の蓄積部２１に流れ込むが、バリア用電極Ｂ１〜Ｂ３は、ＶＬ状態のままなので、ここで堰き止められてＨＣＣＤ３０には出力されない。その後、時刻ｔ１０においてＶ９、Ｖ１０電極をＶＬ状態に戻すことにより信号電荷の蓄積部２１への移動を完了する。
【００８０】
そして、時刻ｔ１１で、まず、電極Ｂ１がＶＭ状態となってバリアが解除され、同列の蓄積部２１の信号電荷がＨＣＣＤ３０に流れ込み始め、時刻ｔ１２、ｔ１３でＳ１電極、Ｂ１電極が順にＶＬ状態となって、ＨＣＣＤ３０への信号電荷の転送が終了する（後述する図２３の電荷転送図における一番左の列の時刻ｔ１〜ｔ１３におけるＶ９電極、Ｓ１電極、Ｂ１電極の駆動状態の変位を参照）。
【００８１】
時刻ｔ１５、時刻ｔ１９において他のＢ３、Ｂ２電極もＶＭ状態となり上記と同様な手順によりＨＣＣＤ３０への信号電荷の転送を完了する。
（４−３−４）選択出力部２０の駆動原理
なお、上記のように選択出力部２０の蓄積部２１に信号電荷を転送させる際に、まず、Ｓ１〜Ｓ３電極にＶＭのパルスを印加してから、直前の駆動電極１６（本例ではＶ９、Ｖ１０電極）をＶＬ→ＶＭに変化させるのは、次のような理由による。
【００８２】
既述のように、本実施の形態では、十分な蓄積電荷容量を確保するため選択出力部２０における蓄積部２１のＶＣＣＤのチャネル幅を撮像領域におけるＶＣＣＤ幅のチャネル幅よりも広くしている。そのため、この部分において狭チャネル効果が弱くなってそのポテンシャルレベルが深くなり、チャネル幅を広げていない部分とのポテンシャルレベルとの差が大きくなる。
【００８３】
このような事態は、ＶＣＣＤのチャネル幅の狭い部分とチャネル幅を広げている部分の境界部において一般的に生じる現象であるが、本実施の形態では、Ｓ１〜Ｓ３電極及びＢ１〜Ｂ３電極のＶＬ状態のポテンシャルレベルがＶ９、Ｖ１０電極のＶＭ状態のポテンシャルレベルに対して相対的に充分なポテンシャルバリアを確保できない場合が発生し、信号電荷がＳ１〜Ｓ３電極及びＢ１〜Ｂ３電極下のバリアで止められず、一部の電荷がこれを乗り越えてＨＣＣＤ３０にまで流れ込むおそれがある。
【００８４】
本実施の形態においては、Ｓ１〜Ｓ３電極をＶＭ状態、Ｂ１〜Ｂ３電極をＶＬ状態としたとき、Ｓ１〜Ｓ３電極とＢ１〜Ｂ３電極間で充分なポテンシャルバリアを得られるようにＳ１〜Ｓ３電極およびＢ１〜Ｂ３電極直下のＶＣＣＤ１２でポテンシャル差の少ない設計にしておき（すなわち、ほぼ同じＶＣＣＤ幅にしておく）、Ｖ９電極もしくはＶ１０電極をＶＭ状態にする際に、予め対応する列のＳ１〜Ｓ３電極をＶＭ状態、Ｂ１〜Ｂ３電極をＶＬ状態としておくことで信号電荷の溢れを防ぐようにしている。
【００８５】
Ｖ９（Ｖ１０）電極をＶＭ状態にしてそのバリアを解除すると、信号電荷がＶＭ状態のＳ１〜Ｓ３電極直下のＶＣＣＤ１２に流れ込むが、ＶＭ状態のＳ１〜Ｓ３とＶＬ状態のＢ１〜Ｂ３との間には十分な高さのポテンシャル差があるため、ＶＬ状態のＢ１〜Ｂ３電極によって形成されるポテンシャルバリアによって確実に堰き止めることができ、ＨＣＣＤ３０への漏出を防止することができる。
【００８６】
なお、上記のような順序で選択出力部２０におけるＳ１〜Ｓ３電極、Ｂ１〜Ｂ３電極を駆動して、ＶＣＣＤ１２内の信号電荷をＨＣＣＤ３０に選択的に出力する処理は、他の実施の形態においても同様に実行されるので、説明の簡略化のため、以下、単に「選択出力用電極群を駆動する」と呼ぶ。
（４−３−５）水平加算処理  
続けて、水平加算処理について説明する。
【００８７】
一例として、図８において信号電荷Ｃ２、（Ｅ３＋Ｅ４）、Ｇ２を水平加算する場合について説明する。図１０の時刻ｔ１３にＧ列の第１選択出力用電極群２５１の駆動により、信号電荷Ｇ２が、ＨＣＣＤ３０の対応する水平転送パケットに出力された状態であるので、その後、適当な水平駆動パルス（不図示）によりＨＣＣＤ３０を駆動して、水平転送パケットを図８の左方向に３列分だけ水平シフトさせ（ｔ１４）、Ｅ列の第３選択出力用電極群２５３の駆動により、Ｅ列で垂直加算されている信号電荷（Ｅ３＋Ｅ４）を同じ水平転送パケットに転送し（ｔ１７）、その後ＨＣＣＤ３０内での水平転送パケットをさらに左方向に３列分水平シフトさせ（ｔ１８）、最後にＣ列の第２の選択出力用電極群２５２の駆動により、信号電荷Ｃ２を同一の水平転送パケットに転送する（ｔ２１）。
【００８８】
同じ加算処理が他の列においても同時に実行され、これにより水平加算が完了する。
その後、ＨＣＣＤ３０を駆動して水平１ライン分の信号電荷を全て水平転送して出力部４０から出力させる。
以上の制御を繰り返し行うことにより、図６（ａ）に示す４画素加算出力信号による出力画素低減処理が１フレーム分について実行される。
【００８９】
（４−４）第２の画素加算例における駆動方法
次に、図６（ｂ）に示す第２の画素加算例を実行するための駆動方法について説明する。
（４−４−１）読出画素配置図とアドレス割当図  
図１１は、第２の画素加算例の実行時に読み出される画素に対して番号を割り当てた読出画素配置図である。
【００９０】
同図に示すように、第１構造電極列１６１に対応するフォトダイオード列Ａ、Ｃ、Ｄ、Ｆ、Ｇにおいては、垂直方向に４画素分離れたＰＤ１とＰＤ２は、それぞれ読み出し制御と垂直転送制御を組み合わせて垂直転送パケット内に複数の信号電荷を読み出すように垂直加算を行う。
また、第２構造電極列１６２に対応するフォトダイオード列Ｂ、Ｅ、Ｈにおいては、垂直方向に５画素分はなれたＰＤ３の信号電荷が読み出される。
【００９１】
ＰＤ１は、 第１構造電極列１６１のＶ１電極への読み出しパルスで信号電荷を読み出し、ＰＤ２は、同電極列のＶ９電極への読み出しパルスで信号電荷を読み出し、ＰＤ３は、第２構造電極列１６２のＶ６電極への読み出しパルスで信号電荷を読み出すように各駆動パルスのタイミングが設定される。
図１２は、本画素加算例を実行する際の読み出し対象画素に垂直アドレス及び水平アドレスの情報を割り当てたアドレス割当図である。
【００９２】
ここでは水平ライン出力信号の加算画素として（Ｃ３＋Ｃ４＋Ｅ２＋Ｇ３＋Ｇ４）、（Ｆ３＋Ｆ４＋Ｈ２＋Ｊ３＋Ｊ４）が格納されている例が開示されている（Ｊ３、Ｊ４の画素は図外）。
（４−４−２）信号電荷読出タイミングおよび垂直転送タイミング
図１３は、第２の画素加算例を実行するため垂直ブランキング期間に実行される信号電荷読出タイミングを示す図であり、本図では、ＶＨ状態のみ「Ｈ」を付しており、それ以外の箇所は、ＶＭ状態とＶＬ状態で変化する。
【００９３】
第１構造電極列１６１の駆動においては、時刻ｔ５にＶ１電極がＶＨ状態になって読み出される信号電荷は、図１１におけるＰＤ１、すなわち図１２のＡ，Ｃ，Ｄ，Ｆ，Ｇ，Ｉ列における偶数番号のアドレスの読み出し対象画素にそれぞれ対応し、時刻ｔ６にＶ９電極がＶＨ状態になって読み出される信号電荷は、図１１のＰＤ２すなわち図１２のＡ，Ｃ，Ｄ，Ｆ，Ｇ，Ｉ列における奇数番号のアドレスの読み出し対象画素にそれぞれ対応する。
【００９４】
ＰＤ１及びＰＤ２の読み出しを行う列では、対応するＶＣＣＤ１２内の同一垂直転送パケット（垂直３画素分の長さ）にＰＤ１及びＰＤ２の電荷を混合して読み出すことにより垂直加算がなされる。
第２構造電極列１６２の駆動においては、時刻ｔ２にＶ６電極がＶＨ状態になって読み出される信号電荷は、図１１のＰＤ３すなわち図１２のＢ、Ｅ、Ｈ列の読み出し対象画素にそれぞれ対応する。
【００９５】
なお、本読み出しタイミングにおいては、時刻ｔ４〜ｔ７の区間において基板電位ＶＳＵＢレベルの変調制御を行っているが、これは画素加算の有無にかかわらず、垂直転送パケットの飽和出力が一定の範囲内になるようにすることを目的としているものである。この基板電位変調制御の詳細については、後述する。  
上記信号電荷読み出し処理の後、水平ブランキング期間において、各信号電荷の垂直転送駆動が行われ、対応する選択出力部２０の蓄積部２１に蓄積されたのち、選択出力用電極群２５１、２５３、２５２の駆動と、水平転送パケットの水平シフトを組み合わせて水平加算処理を実行される。この際の駆動は、加算対象となる信号電荷の組み合わせが異なっている以外は、図１０に示した垂直転送タイミングと全く同じであるので、説明を省略する。
【００９６】
上記のような駆動方法により、図６（ｂ）に示すような画素加算を実行することができる。この画素加算例によれば、Ｖ６電極での対象読み出し画素が加算対象画素の重心に位置する画素となり、加算後の信号重心に位置する画素の飽和出力に対して重み付けが可能となっている。
（４−４−３）基板電位変調制御
図１３に示す第２の画素加算例における信号電荷読出タイミングにおいては、時刻ｔ３とｔ４の間で基板電位ＶＳＵＢが変調されており、このような基板電位変調制御を実行することにより、画素加算数に応じて対象画素における電荷容量を切り替えるようにしている。
【００９７】
すなわち、信号電荷の加算を行う場合には、垂直転送パケットの容量を考慮して個々のフォトダイオード１１の飽和電荷容量を少なくした状態で信号電荷読出しを行うようにしている。
図１４は、一般的なフォトダイオードの基板電位と電位分布との関係を示す図である。同分布図における横軸は、固体撮像素子内の厚み方向における位置を示しており、Ｐがフォトダイオードの受光面側、Ｐ‘が基板側を示す。また、縦軸は、基板電位ＶＳＵＢを下方を正の向きとして示している。
【００９８】
フォトダイオードが形成される層より深い位置には、垂直オーバーフロードレイン（ＶＯＦＤ）と呼ばれるポテンシャル構造が存在する。固体撮像素子１００の基板電位ＶＳＵＢを調整して、フォトダイオードと基板との間にある垂直オーバーフローバリアと呼ばれる電位障壁の高さを制御することにより、フォトダイオード内電荷を全て基板側に排出もしくはフォトダイオードの飽和電荷容量を制御することができる。
【００９９】
基板電位ＶＳＵＢを低レベルＶａとすることにより、フォトダイオード−ＶＯＦＤ間の電位障壁の高さを大きくしてフォトダイオードの容量を大きくすることができ、基板電位ＶＳＵＢを中レベルＶｂまで上げると、フォトダイオードの容量を少なくすることができる。
さらに、基板電位ＶＳＵＢを高レベルＶｃまで上げると、フォトダイオード−ＶＯＦＤ間の電位障壁がなくなって、フォトダイオードの電荷を全て基板側に排出することができるので、後述の電子シャッタとして利用される。
【０１００】
図１３の信号電荷読出タイミングにおいては、上記のようなフォトダイオードのポテンシャル構造を利用して、時刻ｔ２の垂直方向の画素加算を行わない列の信号読み出し時と、時刻ｔ５及び時刻ｔ６の垂直方向の画素加算を行う列の信号読み出し時とで、基板電位ＶＳＵＢレベルの変調により読み出し対象画素の電荷容量を切替えるようにしている。
すなわち、複数の信号電荷読み出しを行って垂直加算する制御においては、ＶＣＣＤ１２内の垂直転送パケットの電荷容量に対し電荷溢れが生じないよう各読み出し対象画素の容量を制御するが、列により垂直方向の加算画素数が異なる場合、垂直加算画素数の最も多い列（図１２のＡ，Ｃ，Ｄ，Ｆ，Ｇ，Ｉ列）で電荷溢れが生じないように基板電位ＶＳＵＢを所定電圧だけ高くするように一律に設定すると、垂直加算画素数の最も少ない列（図１２のＢ，Ｅ，Ｈ列）では、垂直転送パケットの電荷容量に対して信号電荷が少量しか蓄積されていない状態となってしまい、結果的に垂直転送パケットの電荷容量を十分に活用していない事になる。
【０１０１】
そこで、時刻ｔ２での読み出し対象画素の飽和出力が、時刻ｔ５及びｔ６での読み出し対象画素の飽和の約２倍程度になるように基板電位ＶＳＵＢを下げるように制御することで、各列の垂直転送パケットの電荷容量を充分に活用し、デバイスの保有する性能を生かした飽和出力を確保するようにしている。
また、ダイナミックレンジを大きくするため、フォトダイオード１１の露光時間中の基板電位（第３の電位）は、画素加算数の一番少ないときの基板電位（第１の電位）と同じか、もしくはそれ以下に設定される。
【０１０２】
なお、この基板電位変調制御を上述の図６（ａ）に示した第１の画素加算例のタイミングにも適用するには、図９において、時刻ｔ３の信号電荷読出し動作を時刻ｔ２、ｔ４の信号電荷読み出しよりも先に行うような時間に位置させ、その対象画素の飽和容量を大きくするようＶＳＵＢレベルを低レベルにしておき、Ｖ５電極に読み出しパルスを印加させ、その後の垂直加算の対象となる信号電荷の時刻ｔ２、ｔ４における読出しに際して、その対象画素の飽和容量を小さくするため、ＶＳＵＢをより高いレベルに設定するように基板電位の変調のタイミングを設定し、時刻ｔ２、ｔ４の読み出しが終了した後にＶＳＵＢレベルを低レベルに再設定すればよい。
【０１０３】
また、実際の基板電位の値は、基本的には使用する固体撮像素子におけるポテンシャル分布と基板電位との関係を示す特性と、加算画素数などにより予め設定される。
（５）カメラ装置
図１５は、本実施の形態に係る固体撮像素子１００を搭載したカメラ装置４００の構造例を示すブロック図である。
【０１０４】
同図に示すように、カメラ装置４００は、レンズユニット４１０、固体撮像素子１００、駆動部４２０、タイミング生成部４３０、制御部４４０、信号処理部４５０、メモリ管理部４６０、メモリ部４７０およびアナログフロントエンド４８０、表示部４９０、操作部４９５などからなる。
レンズユニット４１０は、集光レンズ４０１と、焦点合わせの際この集光レンズ４０１を光軸方向に移動させるレンズ駆動部４０２からなり、当該集光レンズ４０１を介して、撮像対象となる像が固体撮像素子１００の撮像部１０（図１）上に結像される。
【０１０５】
撮像部１０における各フォトダイオード１１で光電変換が行われ、当該受光した光量に応じた電荷が信号電荷として蓄積される。各信号電荷は、駆動部４２０から供給された駆動パルスによって読み出されて、出力部４０（図１参照）より電圧に変換された後、アナログフロントエンド４８０に出力される。
アナログフロントエンド４８０は、相関二重サンプリング部（ＣＤＳ）４８１とＡＤ変換部４８２より構成され、固体撮像素子４００より出力された信号に対して、タイミング生成部４３０より供給される設定タイミングに従って、相関二重サンプリングをしながらＡＤ変換を行い、これによりデジタル化された画像信号をメモリ管理部４６０に出力する。
【０１０６】
メモリ管理部４６０は、制御部４４０からの制御信号に応じて、アナログフロントエンド４８０から受信した画像信号を、駆動モードに従い、必要に応じて正しいアドレス順に並び替えてメモリ部４７０へ書き込む動作、およびメモリ部４７０からの画像信号を信号処理部４５０に送信する動作、信号処理部４５０で画像処理を終えた信号をメモリ部４７０に書き込む動作、あるいはアナログフロントエンド４８０からの出力信号を直接信号処理部４５０に送る動作を制御する。
【０１０７】
制御部４４０は、操作部４９５から受け付けたユーザの指示に基づき、所望のモードを実行すべく、上記メモリ管理部４６０、信号処理部４５０、タイミング生成部４３０に対して、それぞれ信号の転送パス設定、信号処理設定、駆動タイミング設定などの指示を送る。
タイミング生成部４３０は、制御部４４０より受けた駆動タイミング設定に関する指示に基づき、所定のタイミングで駆動部４２０から固体撮像素子１００に所定の駆動パルスを出力させると共に、アナログフロントエンド４８０に対して、ＣＤＳ制御及びＡＤ変換駆動タイミングを発行する。
【０１０８】
駆動部４２０は、タイミング生成部４３０より供給される信号に従って所定の駆動パルスを生成して固体撮像素子１００に供給し、上述した信号電荷読み出し、垂直転送、水平転送などの駆動のほか、基板電位ＶＳＵＢを高レベルにしてフォトダイオード内の電荷を一旦放出させる電子シャッタを動作させる。また、第２の画素加算例における信号電荷読出駆動（図１３）における基板電位の変調を実行する（なお、本願の特許請求の範囲における「駆動手段」は、図１５では、駆動部４２０、タイミング生成部４３０および制御部４４０を合わせた概念となり、これらと固体撮像素子１００の組み合わせを、「固体撮像装置」と呼ぶ。）。
【０１０９】
また、制御部４４０は、液晶表示パネルなどからなる表示部４９０に、出力画素低減処理した画像データを送信して、所定のフレームレートで表示させる。
（６）実施の形態１の効果
以上のように、本実施の形態１によれば、次のような効果が得られる。
（ａ）フォトダイオード１１ごとに駆動電極１６を設け、フォトダイオード１１の各行に沿って水平配線部１５を配し、同一の垂直アドレスの行方向に並ぶ複数の駆動電極１６が、水平配線部１５の第１配線１３、第２配線１４のいずれかと接続され、 第１構造電極列１６１と第２構造電極列１６２とでは、その接続状態が異なるようにし、同じ行に並ぶ各駆動電極１６に対し、列毎に異なる駆動パルスを印加することが可能となる。これにより、極めて簡単な構成でありながら、ブリッジ接続用の配線を設ける必要もなく、信号電荷を読み出す組み合わせの自由度を増すことができ、出力画素低減率の向上が容易となる。
【０１１０】
すなわち、構成が簡単な１層の駆動電極により、フォトダイオードからＶＣＣＤへの信号読み出し、ＶＣＣＤからＨＣＣＤへの電荷転送、およびＶＣＣＤの電荷転送を列毎に制御し水平間引き出力を実現し、また異なる構造電極列が配されＶＣＣＤ毎に異なる駆動を可能にしたことから、その水平方向の配置周期、ＨＣＣＤの配置、列毎の駆動相数設定と組み合わせることで、多様な水平間引き読み出しを実現することができる。また、各構造電極列における垂直駆動相数を容易に増加することができ、垂直間引き率を向上させることができる。
【０１１１】
（ｂ）各構造電極列の駆動相数の多相化が容易であるため、１つの垂直転送パケット垂直方向に長くして、大きなＶＣＣＤ飽和容量を得ることができるので、微細画素を持つ固体撮像素子を用いたカメラ装置においてもダイナミックレンジの大きなカメラ装置を実現できる。
（ｃ）各構造電極列の垂直駆動相数を等しくし、かつ駆動パルスを異なるものとすることで、水平方向の間引き読み出しを併用した複雑な画素加算のパターンを実現することが可能である。特に、画素加算後の信号重心配置の水平方向分布を均一に保ちつつ、かつ画素の加算数を抑えることで画素の飽和バラつきの影響を抑制しリニア特性が高い出力を得ることが可能である。
【０１１２】
すなわち、画素の間引きのみで高い出力画素低減率を得ようとすると解像度の劣化が目立ちやすく、一方、加算画素数を多くした画素加算処理にのみによって高い出力画素低減率を得ようとすれば、各画素における飽和容量のバラツキも加算されて、リニア特性に欠ける画像が形成される傾向にある。
これは、垂直転送パケットでの電荷溢れを防ぐためには、各画素における飽和容量のバラつきを考慮した上で、垂直転送パケットの電荷容量を上回らない様に読み出し電荷量を調整する必要があるが、垂直転送パケットに読み出し加算する画素数が多くなると垂直転送パケットの電荷容量に対する各画素の飽和容量バラつき考慮分として確保する容量比率が高くなり、リニア特性分に割り当てられる容量が少なくなるためである。
【０１１３】
しかし、本実施の形態によれば、間引き処理と画素加算処理を適度に併用して高い出力画素低減率を可能にしつつ、画質の劣化およびリニア特性の低下を可及的に抑えたバランスのよい圧縮画像を得ることができる。
（ｄ）信号電荷読み出し時において基板電位変調制御を実行することで、垂直加算する画素数に応じてフォトダイオードの飽和容量を調整しているので、各モードの信号出力レベルを最適化できる。
【０１１４】
＜実施の形態２＞
本実施の形態２に係る固体撮像素子１０１は、 第１構造電極列１６１、第２構造電極列１６２、水平配線部１５などの基本的な構造は、実施の形態１の固体撮像素子１００と同じあるが、 第１構造電極列１６１、第２構造電極列１６２の水平方向における配列の周期およびＨＣＣＤが上下に分かれている２チャンネルとなっている点が大きく異なる。
【０１１５】
（１）電極配置図
図１６は、本実施の形態に係る固体撮像素子１０１の全体構成を示すための電極配置図である。  
同図に示すようにこの固体撮像素子１０１は、その撮像部１０において、マトリックス状に配置されたフォトダイオード１１に隣接して配置される第１及び第２の構造電極列１６１、１６２が、１列毎に切り替わるように配置される。
【０１１６】
また、各ＶＣＣＤ１２の端部には第１〜第３の選択出力用電極群２５１〜２４３を３列周期であって、かつ第１及び第２の構造電極列１６１、１６２に対する配置箇所が互いに異なる上下の端部に位置するように配置されている。
水平転送部は２チャンネルの構成であって、撮像部１０の下部に第１ＨＣＣＤ３１が配され、上部に第２ＨＣＣＤ３２が配されてなる。
【０１１７】
各第１及び第２ＨＣＣＤ３１、３２の出力側の端部には、第１及び第２の出力部４１、４２が配置されており、 第１ＨＣＣＤ３１により転送されてきた信号電荷は第１出力部４１において電圧値に変換され、第２ＨＣＣＤ３２により転送されてきた信号電荷は、出力部４２により電圧に変換され、それぞれ画素信号として出力される。
実施の形態１と同様、第１構造電極列１６１の各駆動電極１６に印加する駆動パルスはＶ１、Ｖ３、Ｖ５、Ｖ７，Ｖ９であり、第２構造電極列１６２の各駆動電極１６に印加する駆動パルスはＶ２、Ｖ４、Ｖ６、Ｖ８，Ｖ１０となるように水平配線部１５を介してバスライン１８に接続される。
【０１１８】
したがって、本実施の形態においても、各ＶＣＣＤ１２は、垂直５画素周期の５相駆動であり、水平方向には第１構造電極列１６１と第２構造電極列１６２を１列毎に交互に配置した水平２画素周期であり、この垂直５画素×水平２画素を配置単位として撮像部１０の領域内に敷き詰められている。
撮像部１０の上下に反された各ＨＣＣＤ３１、３２は、ＶＣＣＤ２列分の幅に対して１信号を格納する信号格納領域（水平転送パケット）を設けるようにその駆動相数と駆動パルスのタイミングが決定されている。
【０１１９】
また、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２と 第１構造電極列１６１、第２構造電極列１６２との繋ぎ部分には、それぞれ第１選択出力部２１０、第２選択出力部２２０が形成され、ＶＣＣＤ１２から搬送されてきた信号電荷を選択的に、第１ＨＣＣＤ３１もしくは第２ＨＣＣＤ３２に出力する。
第１選択出力部２１０は、蓄積部２１１とバリア部２１２とからなり、第２選択出力部２２０は、蓄積部２２１、バリア部２２２とからなる。
【０１２０】
実施の形態１と同様、これらは、ＶＣＣＤ１２の端部上面に、第１〜第３の選択出力用電極群２５１〜２５３を形成してなり、それぞれ撮像領域における駆動パルスＶ１〜Ｖ１０とは独立した選択出力パルスを印加可能となっている。
そして、第１構造電極列１６１は、第１〜第３の選択出力用電極群２５１〜２５３を介して第１ＨＣＣＤ３１へのみ電荷を転送でき、第２構造電極列１６２は、第１〜第３の選択出力用電極群２５１〜２５３を介して第２のＨＣＣＤ３２へのみ電荷を転送できる。
【０１２１】
また、第１〜第３の選択出力用電極群２５１〜２５３は、水平方向での３列分の画素加算を想定した構造としており（図１７参照）、第１及び第２構造電極列１６１、１６２とは異なる配置周期となっている。
（２）駆動方法
（２−１）画素加算例
図１７は、本実施の形態２で実行される画素加算処理の内容を示す画素加算図である。
【０１２２】
同図において同形状の印を記載した画素の信号を加算することで垂直２画素×水平３画素の画素加算結果を得られ、加算後の信号重心（＋の位置）分布は水平方向に均等３画素分、垂直方向に均等５画素分の距離を持つ分布としている。
（２−２）読出画素配置図およびアドレス割当図  
図１８は、上記画素加算を実行するため、読み出される画素に対して電極別に番号ＰＤｎ（ｎ＝１，２，３，４）を割り当てた読出画素配置図である。
【０１２３】
垂直方向に２画素分離れたＰＤ１とＰＤ２、およびＰＤ３とＰＤ４はそれぞれ読出制御と垂直転送制御を組み合わせて、同一垂直転送パケット内に読み出されることにより垂直加算が実行される。
また、水平加算は、各ＶＣＣＤ１２から第１、第２ＨＣＣＤ３１、３２への転送のタイミングと、各第１、第２ＨＣＣＤ３１、３２における水平転送のタイミングを制御することにより実行される。
【０１２４】
図１９は、図１８において、画素加算駆動を行う際の読み出し対象画素に垂直アドレス及び水平アドレスの情報を割り当て、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２に格納される画素加算信号の例を各ＨＣＣＤ部に記載したアドレス割当図である。
ここでは、読み出し対象画素に対して、それぞれ第１ＨＣＣＤ３１、第２ＨＣＣＤ３２に転送される順番に垂直アドレスを付しているため、 第１構造電極列１６１と第２構造電極列１６２とでは、垂直アドレスの順番が逆になっている。
【０１２５】
なお、図１９では、水平ライン出力信号の加算画素として、第２構造電極列１６２については、（Ｆ３＋Ｆ４＋Ｄ３＋Ｄ４＋Ｂ３＋Ｂ４）、 第１構造電極列１６１については、（Ｉ３＋Ｉ４＋Ｇ３＋Ｇ４＋Ｅ３＋Ｅ４）が格納されている例が開示されている（Ｉ、Ｇ列は不図示。図２０についても同じ。）。
（２−３）信号電荷読出タイミング
図２１のタイミングチャートは、垂直ブランキング期間中の信号電荷の読み出しにおける動作タイミングを示すものである。
【０１２６】
第１構造電極列１６１に関しては、時刻ｔ２において、Ｖ３電極にＶＨレベルの駆動パルスを印加してＰＤ１の信号電荷を読み出している。
読み出し後に、Ｖ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の各電極に印加する駆動パルスをＶＭ、ＶＬ状態で変化させて垂直転送を行い、ＰＤ１の信号電荷がＶ７電極の直下に転送されてきた時刻ｔ３に、Ｖ７電極に対してＶＨレベルの駆動パルスを印加してＰＤ２の信号電荷を読み出し、これにより時刻ｔ２に読み出したＰＤ１の信号電荷と同じ垂直転送パケットに読み出して垂直加算させている。
【０１２７】
ＰＤ１とＰＤ２の信号電荷を加算した後は、蓄積部２１１（図１６）とバリア部２１２が時刻ｔ１の初期状態と同じになるまで垂直転送を行い、時刻ｔ６に転送を停止している。
また、第２構造電極列１６２に関しては、時刻ｔ１にてＶ４，Ｖ６、Ｖ８の各電極をＶＭ状態、Ｖ２、Ｖ１０の電極をＶＬ状態とした初期状態より、時刻ｔ２にてＶ８電極に対してＶＨレベルの駆動パルスを印加し、ＰＤ３の信号電荷を読み出している。その後、Ｖ２、Ｖ６、Ｖ８、Ｖ１０電極に印加する駆動パルスをＶＭ、ＶＬ状態で変化させてＶＣＣＤ内の信号電荷を、第１構造電極列１６１とは逆方向（第２ＨＣＣＤ３２に向かう方向）に垂直転送し、時刻ｔ３にてＶ４電極に対してＶＨレベルの駆動パルスを印加してＰＤ４の信号電荷を、ＰＤ３の信号電荷を出力したのと同じ垂直転送パケットに読み出して垂直加算を実行している。
【０１２８】
ＰＤ３とＰＤ４との信号電荷を加算した後は、蓄積部２２１とバリア部２２２が時刻ｔ１の初期状態と同じになるまで、垂直転送を行い、時刻ｔ６に電荷転送を停止している。
なお、上記信号電荷の垂直転送中、各ＨＣＣＤ３１、３２の動作は、停止していても転送を行っていてもどちらでも構わないが、ＶＣＣＤ１２からの有効信号の出力に備えてＨＣＣＤ３１，３２を空（電荷が蓄積されていない状態）にしておくことが望ましく、本実施の形態では、垂直転送を終えた時刻ｔ６の状態でＨＣＣＤ３１、３２に転送動作を行わせて、出力部４１、４２を介して電荷を一掃するようにしている（区間ｔｃ）。
【０１２９】
（２−４）垂直転送タイミング
図２２のタイミングチャートは、上記信号電荷読み出し後の水平ブランキング期間におけるＶＣＣＤ内の信号電荷の垂直転送時の駆動タイミングを示すものである。
また、図２３は、図２２のｔ１〜ｔ２１時刻における 第１構造電極列１６１が配され、第１〜第３選択出力用電極群２５１〜２５３に対応したＩ、Ｇ、Ｅ列のＶＣＣＤ１２内及びＨＣＣＤ３１のポテンシャルと信号電荷の状態を模式的に示す図（以下、「電荷転送図」という。）である。
【０１３０】
同様に、図２４は、図２２のｔ１〜ｔ２１時刻における 第２構造電極列１６２が配され、第１〜第３の選択出力用電極群２５１〜２５３に対応したＦ、Ｄ、Ｂ列のＶＣＣＤ１２内及びＨＣＣＤ３２における電荷転送図である。
第１構造電極列１６１においては、図２１の信号電荷読出処理において読み出され垂直加算された信号電荷は、Ｖ３〜Ｖ５電極直下に形成された垂直転送パケットに蓄積されており（図２３の各列の時刻ｔ１の状態参照）、時刻ｔ１〜ｔ１０で、Ｖ１、Ｖ３、Ｖ５、ＶＶ７、９電極に印加する駆動パルスを順次ＶＭ、ＶＬ状態で変化させて垂直転送する。
【０１３１】
これにより、第１選択出力部２１０に一番近かった垂直転送パケット内の信号電荷は、時刻ｔ１０の時点で、蓄積部２１１に蓄積される（図２３の各列の時刻ｔ１０のＳ１〜Ｓ３電極の箇所参照）。
時刻ｔ１１〜ｔ１３間において、第１選択出力用電極群２５１を駆動させて、Ｉ列の蓄積部２１１内の蓄積電荷を、第１ＨＣＣＤ３１の水平転送パケット内に転送させる（ＴＲ１１）。
【０１３２】
その後、この水平転送パケットを出力部４１に向けてＶＣＣＤ１２の２列分だけ左方向に水平シフトさせ（ＴＲ１２）、時刻ｔ１５〜ｔ１７間に第１選択電極群２５２を駆動させることにより、Ｇ列のＶＣＣＤ１２の蓄積部２１１内の蓄積電荷を上記水平転送パケットに転送して加算する（ＴＲ１３）。
その後、さらに水平転送パケットを左側にＶＣＣＤ１２の２列分水平シフトさせ（ＴＲ１４）、時刻ｔ１９〜ｔ２１の間にＥ列の第１選択電極群２５２を駆動させて、当該ＶＣＣＤ１２の蓄積部２１１内の蓄積電荷を上記水平転送パケットに転送して加算する（ＴＲ１５）。
【０１３３】
他の奇数列の３列分のＶＣＣＤ１２についても上記と同様に水平方向における加算処理が行われる。
一方、第２構造電極列１６２に対応するＶＣＣＤ１２の偶数列（図２４では、Ｂ、Ｄ，Ｆ列を例示）についても上記と同様の制御を行って水平方向に存在する３つの信号電荷を加算するが、これらの場合には、上端に第２ＨＣＣＤ３２が接続されているため、垂直転送方向が上記第１構造電極列１６１の場合と逆になる。
【０１３４】
具体的に、図２２に示すように駆動制御に関しては、第１構造電極列のＶ１をＶ１０に、Ｖ３をＶ８に、Ｖ５をＶ６に、Ｖ７をＶ４に、Ｖ９をＶ２に置き替えた制御を行うことで信号電荷の水平加算を実現できる。
なお、上記では図２１の信号電荷読み出しと図２２の垂直転送を１回行った時点でＶＣＣＤ１２の３列分を水平加算しており、第１、第２ＨＣＣＤ３１、３２内の信号電荷の状態は、図１９に示すように各第１ＨＣＣＤ３１、第２ＨＣＣＤ３２の信号格納領域のうち１／３だけに信号電荷が格納されており、他の２／３の信号格納領域は空の状態となる。
【０１３５】
そこで、図１９の状態において、水平転送パケットを適宜移動させながら、図２２の垂直駆動を更に２回実施することにより、各第１ＨＣＣＤ３１、第２ＨＣＣＤ３２の状態は図２０に示すように信号格納領域の全てに所定の水平ライン番号の信号電荷を転送した状態とすることができる。なお、図２０の例では、各信号格納領域に格納されている水平ライン番号は、各ＶＣＣＤ１２の転送方向における第１ＨＣＣＤ３１、第２ＨＣＣＤ３２への転送順に付されている。
【０１３６】
この状態で、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２をそれぞれ水平転送して信号出力を行えば、１回の水平転送出力で３水平ライン分の信号出力が得られることとなり処理速度を速くすることができる。
なお、図１９において、第２構造電極列１６２の第１番目の水平ラインに相当する信号（Ｂ１，Ｂ２，Ｄ１，Ｄ２，Ｆ１，Ｆ２）及び第１構造電極列１６１の第１番目の水平ラインに相当する信号（Ａ１，Ａ２、Ｃ１，Ｃ２，Ｅ１，Ｅ２）は、図２１の信号電荷読出し制御の終了時点で各第２ＨＣＣＤ３２、第１ＨＣＣＤ３１に排出されており、有効出力信号としては得られていないが、これは読み出し時の図２１の駆動タイミングを適宜調整することで有効な出力信号として得ることも可能である。
【０１３７】
（３）カメラ装置
本実施の形態に係る固体撮像素子１０１を搭載するカメラ装置も、図１５に示したものとほぼ同様な構成を有する。但し、固体撮像素子１０１は、２つの出力部４１、４２が存在するため、これをカメラ装置においてアナログフロントエンド４８０におけるＣＤＳ４８１、ＡＤ変換部４８２は、それぞれ２つずつ必要となる（後述の図３３参照）。
【０１３８】
また、撮像部１０を挟む上下２チャンネルのＨＣＣＤ構造における画像信号の水平ライン出力順番は、例えば第１構造電極列１６１は撮像部下部から、第２構造電極列１６２は撮像部上部からといった具合に、構造電極列に依存して撮像信号の出力のアドレスが異なるので、メモリ部４７０には少なくとも１画面分の画像信号を蓄えるメモリ領域を有する必要があり、メモリ管理部４６０は、アナログフロントエンド４８０から出力される信号について書き込みを制御して、当該メモリ部４７０に正しいアドレスで書き込む。色調整などの信号処理は、上記メモリ部４７０に書き込まれた画像信号に対して実行される。
【０１３９】
（４）実施の形態２の効果
本実施の形態２に係る発明によれば、実施の形態１における主な効果に加え、電荷転送方向を撮像領域上下の異方向に設計して各端部にＨＣＣＤを設けることで上下２チャンネルＨＣＣＤを垂直多相駆動（５相以上）に対応させることが可能となり、１フレームを出力する速度が向上するため、フレームレートをより大きくすることができる。
【０１４０】
＜実施の形態３＞
上記実施の形態２では、 ２チャンネルのＨＣＣＤ構造において、第１構造電極列１６１、第２構造電極列１６２を交互に配列し、いずれも５相駆動としたが、本実施の形態では、これらを異なる配列周期とすると共に、垂直駆動の相数も第１構造電極列１６１と第２構造電極列１６２で異なるようにしている。
【０１４１】
これにより、 第１構造電極列１６１と第２構造電極列１６２とで異なるモードで駆動し、それぞれ第１ＨＣＣＤ３１と第２ＨＣＣＤ３２から独立して出力できるようにしている点に特徴がある。
（１）電極配置図
図２５は、本実施の形態３に係る固体撮像素子１０２の電極配置図である。
【０１４２】
同図に示すように、本実施の形態では、下方に配された第１ＨＣＣＤ３１をＶＣＣＤ１２内の信号電荷の転送先とする第１構造電極列１６１と、上方に配された第２ＨＣＣＤ３２をＶＣＣＤ内の信号電荷の転送先とする第２構造電極列１６２とが、第１構造電極列１６１が２列と第２構造電極列１６２が１列とで構成される３列を一周期とした配置単位で撮像領域内に並べられる。
【０１４３】
第１ＨＣＣＤ３１、第２ＨＣＣＤ３２は、それぞれＶＣＣＤの３列分の長さの信号蓄積領域（水平転送パケット）を持ち、第１ＨＣＣＤ３１と第１構造電極列１６１との間には、第１選択出力用電極群２５１、もしくは第２の選択出力用電極群２５２が配置されており、第２ＨＣＣＤ３２と第２構造電極列１６２との間には第３の選択出力用電極群２５３が配置されている。  
【０１４４】
本実施の形態では、第１構造電極列１６１の撮像領域内の駆動電極１６に印加する駆動パルス信号は、Ｖ１、Ｖ３、Ｖ５、Ｖ７，Ｖ９であり、第２構造電極列１６２の撮像領域内の駆動電極１６に印加する駆動パルス信号は、Ｖ２、Ｖ４、Ｖ６、Ｖ８，Ｖ１０，Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８であり、第１構造電極列１６１は垂直５相駆動、第２構造電極列１６２は、垂直９相駆動の構成としている。そのため、バスライン１８（図２参照）の本数も、駆動パルスＶ１２、Ｖ１４、Ｖ１６、Ｖ１８を供給する分だけ追加される。
【０１４５】
つまり、本実施の形態では垂直４５画素×水平３画素の電極を配置単位として撮像領域内に敷き詰めている。
（２）読み出し対象画素及び画素加算例
図２６は、転送先のＨＣＣＤを区別しない全ての読み出し対象画素の配置をしている。図２７は、そのうち第１ＨＣＣＤ３１を経由して出力されるモードＡ実行時における読み出し対象画素の位置とその画素加算例を、図２８は、第２ＨＣＣＤ３２を経由するモードＢ実行時における読み出し対象画素の位置とその画素加算例をそれぞれ示している。
【０１４６】
図２７に示すように垂直２画素×水平２画素の画素加算を行うモードＡにおいては、画素加算後の信号重心（＋の記載位置）の分布は、水平方向に均等３画素分、垂直方向に均等５画素分の距離を持つ分布となり、また、図２８に示すように垂直２画素×水平１画素の信号画素加算を行うモードＢにおいては、水平方向に均等３画素分、垂直方向に均等９画素分の距離を持つ分布となる。
【０１４７】
（３）駆動方法
（３−１）読出画素配置図、アドレス割当図
図２９は、本実施の形態における読出画素配置図であり、 第１構造電極列１６１に隣接するフォトダイオード列では、垂直方向に２画素離れたＰＤ１とＰＤ２が、第２構造電極列１６２に隣接するフォトダイオード列では、垂直方向に４画素離れたＰＤ３とＰＤ４が、それぞれ読み出し制御と垂直転送制御を組み合わせることにより、同一の垂直転送パケット内に読み出されて垂直加算が実行される。
【０１４８】
図２９に示すように、第１構造電極列１６１に隣接するフォトダイオード列において、ＰＤ１は、Ｖ３電極への読み出しパルスで信号電荷が読み出され、ＰＤ２はＶ７電極への読み出しパルスで信号電荷が読み出される。
また、第２構造電極列１６２に隣接するフォトダイオード列において、ＰＤ３は、Ｖ１２電極への読み出しパルスで信号電荷が読み出され、ＰＤ４はＶ４電極への読み出しパルスで信号電荷が読み出される。
【０１４９】
図３０は、図２９の読み出し対象画素に垂直アドレス及び水平アドレスの情報を割り当てると共に、各第１ＨＣＣＤ３１、第２ＨＣＣＤ３２に格納される第１水平ライン出力としての画素加算信号の情報を、各ＨＣＣＤ３１，３２に記載したアドレス割当図である。
実施の形態２と同様、各列の垂直アドレスは、出力される第１、第２ＨＣＣＤ３１、３２側から垂直方向に番号を割り当てているが、水平ライン数は転送先によって異なる。
【０１５０】
本例では、第１構造電極列１６１、第２構造電極列１６２ともに読み出し画素は、垂直方向に２画素加算するため、第２ＨＣＣＤ３２より出力される水平ライン数は（ｎ／２）ライン、第１ＨＣＣＤ３１より出力される水平ライン数は（ｘ／２）ラインである。（ｎ、ｘ：整数）
なお、図３０では、第１ＨＣＣＤ３１には、第１構造電極列１６１が配されたＡ列とＣ列、及びＤ列とＦ列の読み出し画素が加算された際の第１水平ライン出力信号（Ａ１＋Ａ２＋Ｃ１＋Ｃ２）、（Ｄ１＋Ｄ２＋Ｆ１＋Ｆ２）がそれぞれ格納され、第２ＨＣＣＤ３２には、第２構造電極列１６２が配設されたＢ列及びＥ列の読み出し画素が加算された際の第１水平ライン出力信号（Ｂ１＋Ｂ２）、（Ｅ１＋Ｅ２）がそれぞれ格納されている例が開示されている。
【０１５１】
（３−２）信号電荷読出タイミング  
図３１は、本実施の形態における信号電荷読み出し時における各駆動パルスのタイミングチャートを示す。
まず、 第１構造電極列１６１における駆動パルスのタイミングチャートでは、Ｖ３電極、Ｖ７電極にそれぞれ時刻ｔ３、時刻ｔ４でＶＨレベルの駆動パルスが印加され、ＰＤ１、ＰＤ２の信号電荷を読み出している。
【０１５２】
この時ＰＤ１，ＰＤ２の信号電荷は、ＶＣＣＤ１２内の垂直転送パケットで各信号電荷を混合するように読み出している。具体的には、時刻ｔ３でＶ３電極をＶＨ状態にして、ＰＤ１の信号電荷をＶ３直下の垂直転送パケットに読み出した後、Ｖ１〜Ｖ９電極を駆動して当該垂直転送パケットをＶ７電極の直下に移動させ、時刻ｔ４でＶ７電極をＶＨ状態にしてＰＤ２の信号電荷を同じ垂直転送パケット内に読み出して混合することによりＰＤ１、ＰＤ２の信号電荷を加算する処理を実行する。
【０１５３】
一方、第２構造電極列１６２における駆動動作は、Ｖ４電極、Ｖ１２電極に対してそれぞれ時刻ｔ２、時刻ｔ４でＶＨレベルの駆動パルスを印加して、ＰＤ３、ＰＤ４の信号電荷を読み出して垂直加算する。
具体的に、時刻ｔ２でＶ１２電極をＶＨ状態にして、ＰＤ３の信号電荷をＶ１２電極直下のＶＣＣＤ１２の垂直転送パケットに読み出した後、Ｖ２〜Ｖ１８電極を駆動して当該垂直転送パケットをＶ４電極の直下まで移動させ、ｔ４時刻でＶ４電極をＶＨ状態にしてＰＤ４の信号電荷を同じ転送パケット内に読み出して混合することによりＰＤ３、ＰＤ４の信号電荷を垂直加算する処理を実行する。
【０１５４】
（３−３）垂直転送タイミング
図３２は、上記垂直加算の後、水平ブランキング期間で実行される垂直転送する際における各駆動パルスの状態を示すタイミングチャートである。
まず、第１構造電極列１６１においては、各電極にＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９の駆動パルスを印加して信号電荷を垂直転送し、第１選択出力用電極群２５１、第２選択出力用電極群２５２を駆動して、第１構造電極列下のＶＣＣＤ１２から第１ＨＣＣＤ３１への電荷転送を行う。
【０１５５】
このとき第１ＨＣＣＤ３１に転送される信号電荷は、第１選択出力用電極２５１を通じて出力される信号電荷と第２選択出力用電極２５２を通じて出力される信号電荷が同時に第１ＨＣＣＤ３１の同一水平転送パケット内に出力されることになるので、第１ＨＣＣＤ３１への信号電荷の出力と水平加算が同時に実行されることになる。
第１ＨＣＣＤ３１に出力された信号電荷は水平方向に転送され、第１出力部４１を介して出力される。これにより第１出力部４１より出力される画像データは、素子の画素数と比較すると垂直方向に１／５の圧縮、水平方向に１／３の圧縮が行われた信号として出力される。
【０１５６】
一方、第２構造電極列１６２において、図３１の垂直加算駆動で垂直加算された信号電荷は、各電極にＶ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４、Ｖ１６、Ｖ１８の駆動パルスを印加してＶＣＣＤ内での垂直転送を行い、第３選択出力用電極群２５３を駆動させて、第２構造電極列１６２下のＶＣＣＤ１２から第２ＨＣＣＤ３２への電荷転送を行う。
【０１５７】
第２ＨＣＣＤ３２に出力された信号電荷は、水平方向に転送され、第２出力部４２を介して出力される。これにより第２出力部４２より出力される画像データは、素子の画素数と比較すると垂直方向に１／９の圧縮、水平方向に１／３の圧縮が行われた信号として出力される。
したがって、本実施の形態においては、第１ＨＣＣＤ３１からは、モードＡとして、１５分の１の出力画素低減率で画素が出力され、第２ＨＣＣＤ３２からは、モードＢとして、２７分の１の出力画素低減率で画素が出力されることになる。しかも、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２が独立に駆動可能なので、モードＡ、モードＢを同時に実行することができる。
【０１５８】
（４）カメラ装置
本実施の形態に係る固体撮像素子１０２が搭載されるカメラ装置４０１の構成例を図３３に示す。基本構成は、実施の形態１、２のカメラ装置とほぼ同じになるが、タイミング生成部４３０は、複数のモードに係るタイミングを同時に生成するため、第１のタイミング生成部４３１と第２のタイミング生成部４３２を含む構造としている。
【０１５９】
これにより複数の異なるモードを同時に動かす場合に、制御部４４０からのタイミング設定データの転送を簡略化することが可能であり、また一方のモードを実行しながら他方のモードを停止するもしくは別の駆動方法に切り替えるといった柔軟性を持たせることもできる。
また、制御部４４０は、複数のモードに対して垂直同期期間及び水平同期期間、及び駆動タイミングを各モードの駆動内容に応じて制御する。例えば、３０ｆｐｓのモードと６０ｆｐｓのモードを同時に動かす場合は、３０ｆｐｓモードの有効信号出力期間と６０ｆｐｓモードの信号読み出し動作が重複する可能性があるが、この際に６０ｆｐｓモードの読み出し動作に伴うノイズの飛び込みを抑制するために、３０ｆｐｓモードの有効信号出力を一時的に停止するか、もしくは有効信号を外部出力していない期間中に読み出し動作を行うなどの制御をすることが望ましい。
【０１６０】
このように、第１出力部４１から出力する画像信号と、第２出力部４２から出力する画像データでは出力信号の画素数が９：５の比率にあり、これは例えば第１出力部４１から出力される画像データを３３ｆｐｓの速度で出力されるように駆動するモードＡと、第２出力部４２から出力される画像データを６０ｆｐｓの速度で駆動するモードＢとを同時に制御することを可能とするものである。
【０１６１】
更に、３３ｆｐｓの速度で駆動するタイミングに対して垂直ブランキング期間を適当に調整すれば、フレームレートを３０ｆｐｓにすることもでき、３０ｆｐｓの撮像出力と６０ｆｐｓの画像データの出力を同時に得ることができる。
現在のデジタルスティルカメラ（ＤＳＣ）は、その付加価値を増すため、動画記録の機能を備えるものが一般的である。制御部４４０は、例えば、高画素の画像データを３０ｆｐｓで出力しながら記録しつつ、オートフォーカス（ＡＦ）動作や露光制御（ＡＥ）動作に関しては低画素の画像データを６０ｆｐｓでの出力を用いながら公知のＡＦ／ＡＥ処理を行って自動的にフォーカスや撮像条件を制御する。これにより、刻々と変化する被写体に対して逐次最適な動画像を得ることが可能とする。
【０１６２】
（５）実施の形態３の効果
上述のように、本実施の形態によれば、実施の形態１、２で述べた主な効果のほかに、固体撮像素子内の各構造電極列においては複数の異なる読み出し制御と複数の垂直電荷転送制御を実施することが可能であって、出力画素低減率の異なる複数のモードを同時駆動することができるので、特にこれを用いたカメラ装置において機能面での自由度を向上させることができる。
【０１６３】
（６）補足事項
（６−１） 本実施の形態ではモードＡの出力信号を構成する画素加算数は４画素であり、モードＢの出力信号を構成する画素加算数は２画素となっている。これにより、モードＢの信号出力レベルがモードＡと比較して半分程度になるためモードＢにおけるダイナミックレンジが狭くなることが考えられるが、これに関しては信号電荷読み出し時の駆動時において、図１３で説明したのと同様にして基板電位ＶＳＵＢを変調制御することにより対処することができる。
【０１６４】
すなわち、図３４に示すように画素加算数が少ないモードと画素加算数が多いモードに関して、画素加算数が少ないモードの読み出し対象画素を先に読み出した後に基板電位ＶＳＵＢを高いレベルに設定し、その後画素加算数が多いモードの読み出しを行うものである。  
具体的に、まず、基板電位ＶＳＵＢを低く設定しておきモードＢの読み出し対象画素を時刻ｔ２、ｔ４時刻にそれぞれＶ１２電極、Ｖ４電極をＶＨ状態にして読み出した後、時刻ｔ７後に基板電位ＶＳＵＢを高く設定し、その後モードＡの読み出し対象画素を時刻ｔ５、ｔ６にそれぞれＶ３、Ｖ７電極をＶＨ状態にして読み出している。読み出した後は時刻ｔ９にて再度ＶＳＵＢを低く設定する。
【０１６５】
このように垂直加算数に応じて基板電位ＶＳＵＢを制御することにより、各モードにおける信号出力レベルを最適化できる。
（６−２）複数モードの同時制御を行う駆動方法に関しては、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２、及び第１出力部４１、第２出力部４２において、これらの駆動期間をそれぞれ共通させるか、もしくはいずれか一方の水平出力期間といずれか一方のＶＣＣＤ転送動作とが重複しないような駆動制御を行う事が望ましい。
【０１６６】
これは第１ＨＣＣＤ３１、第２ＨＣＣＤ３２から第１出力部４１、第２出力部４２を介して信号を出力する際にＶＣＣＤ１２の駆動用の信号が変化すると、出力信号がその影響を受ける事によりシェーディングが発生しやすいためである。
このような観点より、同時に複数のモードを駆動する際には、第１ＨＣＣＤ３１、第２ＨＣＣＤ３２から第１出力部４１、第２出力部４２を介して外部信号出力する期間をそれぞれ共通とするのが望ましい。
【０１６７】
構造的には、本実施の形態のように第一及び第二のＨＣＣＤ３１、３２における格納可能な信号数がほぼ同一になるように設計することにより、各ＨＣＣＤ３１、３２から信号出力する期間が揃えられるので、タイミング設計面での無駄が少なくなる。
（６−３）本実施の形態における第１〜第３の選択出力用電極群２５１〜２５３は、対応する第１及び第２構造電極列１６１、１６２が１対１で決まっているため、第１及び第２構造電極列で駆動相数が異なる場合でも問題なく電荷転送が可能である。
【０１６８】
しかし、第１〜第３の選択出力用電極群２５１〜２５３と第１及び第２構造電極列１６１，１６２が上記と異なる構造、例えば特定の選択出力用電極群が第１及び第２構造電極列の両方に用いられる様な場合であっても、各構造電極列のＶＣＣＤ駆動相数の違いによる電荷転送方法の違いを吸収させるよう一方の駆動タイミングで待ち時刻を入れるなどの工夫をすることで対応することは可能である。
【０１６９】
（６−４）本実施の形態では、 第１構造電極列１６１における垂直駆動相数は、５相であり、第２構造電極列１６２においては９相であるとしているが、これは他の組み合わせでも良い。
すなわち、本実施の形態の第１構造電極列１６１で読み出す信号の解像度は垂直方向に１／５の圧縮、第２構造電極列１６２で読み出す信号の解像度は垂直方向に１／９の圧縮を行っているが、例えば第１構造電極列１６１の構成を５相駆動でなく７相駆動とすれば、第１構造電極列１６１で読み出す信号の解像度は垂直方向に１／７の圧縮を行った信号として出力することができる。
【０１７０】
これは、第１構造電極列１６１と第２構造電極列１６２を構成する垂直駆動電極の駆動がお互いに独立しているため実現可能なことであり、商品の要望や仕様に合わせて出力水平ライン数を決定し、それを満たすように第１構造電極列１６１及び第２構造電極列１６２の垂直駆動相数を決定すればよい。
＜実施の形態４＞
本実施の形態４では、実施の形態３において、ＨＣＣＤを１チャンネルとした点に特徴がある。
【０１７１】
（１）電極配置図
図３５は、本実施の形態４に係る固体撮像素子１０３における電極配置図である。
同図に示すように本実施の形態では、 第１構造電極列１６１が２列と第２構造電極列１６２が１列とで構成される３列を一周期とした単位が撮像領域内にならべられ、それらの下方にＨＣＣＤ３３が１本だけ配される。
【０１７２】
ＨＣＣＤ３３は、３列分の長さの信号蓄積領域（水平転送パケット）を持ち、第１構造電極列１６１との間には、第１の選択出力用電極群２５１、第２の選択出力用電極群２５２が配置されており、第２構造電極列１６２との間には第３の選択出力用電極群２５３が配置されている。
本実施の形態でも各選択出力用電極群を構成するＳ１／Ｓ２／Ｓ３、Ｂ１／Ｂ２／Ｂ３はそれぞれ独立に駆動パルスが印加される。
【０１７３】
第１構造電極列１６１の撮像領域内の各駆動電極１６に印加する駆動パルスは、Ｖ１、Ｖ３、Ｖ５、Ｖ７，Ｖ９であり、第２構造電極列１６２の撮像領域内の各駆動電極１６に印加する駆動パルス信号は、Ｖ２、Ｖ４、Ｖ６、Ｖ８，Ｖ１０，Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８であり、第１構造電極列１６１は垂直５相駆動、第２構造電極列１６２は垂直９相駆動の構成であり、垂直４５画素×水平３画素の電極を配置単位として撮像領域内に敷き詰めている。
【０１７４】
また、ＶＣＣＤ１２の、ＨＣＣＤ３３と接続される側と反対側の端部には、当該ＶＣＣＤ１２の過剰電荷を排出するためのドレイン部４５が設けられ、所定の直流バイアスＶＤＤが印加されている。
このドレイン部４５は、半導体基板上に全ＶＣＣＤ端部に接するようにイオン注入を行った領域を水平方向に形成し、注入領域端部では直流バイアスＶＤＤを供給する配線とのコンタクトを形成する。
【０１７５】
これに印加される直流バイアスＶＤＤのレベルは約１０数Ｖの電圧であり、ＶＣＣＤ１２とドレイン部４５との境界部分にある駆動電極（図３５においてＶ１、又はＶ２電極）をＶＭ状態にしたときのポテンシャルレベルよりドレイン部４５のポテンシャルレベルが深くなるように設定されており、後述のＶＣＣＤ逆転送によるノイズ電荷排出を行った際にノイズ電荷がドレイン部４５に排出されるようにしている。
【０１７６】
（２）読出画素配置図およびアドレス割当図
図３６は、固体撮像素子１０３について画素加算駆動を行う際に読み出される画素に対して電極別に番号を割り当てた読出画素配置図であり、垂直方向に２画素離れたＰＤ１とＰＤ２、および垂直方向に４画素離れたＰＤ３とＰＤ４を、それぞれ信号電荷読み出し制御と垂直転送制御を組み合わせて同一の垂直転送パケット内に転送させて垂直加算を行う。
【０１７７】
ＰＤ１は、Ｖ３電極への読み出しパルスで信号電荷が読み出され、ＰＤ２はＶ７電極への読み出しパルスで信号電荷が読み出され、ＰＤ３はＶ４電極への読み出しパルスで信号電荷が読み出され、ＰＤ４はＶ１２電極への読み出しパルスで信号電荷が読み出される。
図３７は、図３６における読み出し対象画素に垂直アドレス及び水平アドレスの情報を割り当てたアドレス割当図である。
【０１７８】
各列において、ＨＣＣＤ３３側から垂直方向の番号を割り当てている。ＨＣＣＤ３３には、第２構造電極列１６２であるＢ列及びＥ列の読み出し画素を加算出力した場合には、各水平転送パケットに第１水平ライン出力として（Ｂ１＋Ｂ２）、（Ｅ１＋Ｅ２）がそれぞれの信号格納領域に格納され、第１構造電極列１６１であるＡ列とＣ列、及びＤ列とＦ列の読み出し画素を加算出力した場合には、各水平転送パケットに第１水平ライン出力として（Ａ１＋Ａ２＋Ｃ１＋Ｃ２）、（Ｄ１＋Ｄ２＋Ｆ１＋Ｆ２）がそれぞれ格納されることになる。
【０１７９】
（３）駆動方法
本実施の形態４は、撮像領域における電極配置は実施の形態３と同じであるため、上記モードＡ、Ｂと同じ駆動は可能であるが、ＨＣＣＤが１チャンネルであるため、基本的に、各モードは、別個に実行される。ただし、モードＢのフレームレートをモードＡのＫ倍（Ｋは、２以上の整数）として、時分割的に制御することにより両モードを並行して実行することも可能である。
【０１８０】
以下、両モードを別個に実行する場合と、並行して実行する場合に分けて説明する。
（３−１）別個に駆動する場合
（３−１−１）モードＡの駆動  
図３８、図３９は、固体撮像素子１０３において、垂直方向に１／５、水平方向に１／３の出力画素低減を行うモードＡ（図２７の画素加算図参照）を実行する場合における駆動タイミングを示すタイミングチャートである。
【０１８１】
図３８は、垂直ブランキング期間における信号電荷読み出し時の駆動タイミング、図３９は、水平ブランキング期間におけるＶＣＣＤ内における電荷の垂直転送の駆動タイミングを示す。
ここでは、 第１構造電極列１６１のみにより信号読み出しおよび加算処理を行ってモードＡを実行させ、第２構造電極列１６２は、その直下の空の垂直転送パケットをドレイン部４５に向けて搬送するように駆動パルスが印加される。
【０１８２】
したがって、 第１構造電極列１６１における駆動タイミングは、図３１で説明した 第１構造電極列１６１における駆動タイミングと全く同じである。
すなわち、第１構造電極列１６１の動作に関しては、Ｖ３、Ｖ７電極に対しそれぞれ時刻ｔ３、時刻ｔ４でＶＨレベルの駆動パルスを印加し、ＰＤ１、ＰＤ２の信号電荷を第１構造電極列１６１下のＶＣＣＤに読み出している。
【０１８３】
このとき、ＰＤ１，ＰＤ２の信号電荷は、ＶＣＣＤ内の同一垂直転送パケットに転送されて加算されるようなタイミングで読み出されており、読み出し後は、図３９のタイミングチャートに従ってＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９電極に駆動パルスを印加してＶＣＣＤ内での垂直転送を行い、第１選択出力用電極群２５１、第２選択出力用電極群２５２をそれぞれ駆動させ、第１構造電極列１６１下のＶＣＣＤ１２からＨＣＣＤ３３への電荷転送を行う。これにより、第１選択出力用電極群２５１を通じて出力される信号電荷と第２選択出力用電極群２５２を通じて出力される信号電荷について、ＨＣＣＤ３３への信号電荷の出力と水平加算が同時に実施されている。
【０１８４】
次に、第２構造電極列１６２の駆動タイミングに関して説明する。
図３８の第２構造電極列１６２に対応するタイミングチャートに示すように、各Ｖ２〜Ｖ１８電極に対して読出しパルスが印加されておらず、信号電荷の読み出しを実行せずに、ＶＣＣＤ内の電荷をドレイン部４５へ向けて移動するように転送制御を実施している。
第２構造電極列１６２下のＶＣＣＤ１２には、信号電荷読み出しに伴う信号電荷が存在しておらず、本来電荷の転送制御の必要性はない筈であるが、当該ＶＣＣＤ１２を長時刻転送動作させずにおくと、ＶＣＣＤ１２内に発生する暗電流成分により垂直転送パケットが溢れてくるため、暗電流成分が以後の出力画像に影響を与えることを防ぐ為にＶＣＣＤ内の逆方向電荷掃出しを行っている。
【０１８５】
また、図３９のタイミングチャートにおいても、水平ブランキング期間毎に逆転送を９電極分の距離だけ実施しているが、必ずしも水平ブランキング期間毎に実施する必要はなく、当該水平ブランキング期間内は、第２構造電極列１６２に印加する駆動パルスはいずれもＶＬ状態しておき、例えば複数の垂直ブランキング期間毎に１画面分をまとめて逆転送するような方法でも構わない。このようにすれば、電荷掃出しのための電力を節約することができる。
【０１８６】
ただし、高輝度撮像下でのスミアによる電荷発生量が暗電流よりも顕著であることを考慮すると、水平ブランキング期間毎に一定の逆転送を行い電荷掃出しする方が様々な撮像状況に対応可能である。
（３−１−２）モードＢの駆動
図４０、４１は、固体撮像素子１０３において、垂直方向に１／９、水平方向に１／３の出力画素低減を行った画像（図２８の画素加算図参照）を出力するモードＢを実行する際のタイミングチャートを示している。
【０１８７】
図４０は、垂直ブランキング期間における信号電荷読み出し時の駆動タイミング、図４１は、水平ブランキング期間における垂直転送の駆動タイミングである。
同図に示すように、このモードＢにおいては、 第２構造電極列１６２のみで信号読み出しおよび加算処理を行い、 第１構造電極列１６１は、その直下の空の転送パケットをドレイン部４５に向けて搬送するように駆動パルスが印加されている。
【０１８８】
したがって、第２構造電極列１６２の駆動タイミングは、図３１における第２構造電極列１６２の駆動タイミングと全く同じである。
すなわち、読出し制御と垂直転送制御を組み合わせて、ＰＤ３，ＰＤ４の信号電荷を同一の垂直転送パケット内に転送して垂直加算を実行する。
その後、図４１のタイミングチャートに従って、Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４、Ｖ１６、Ｖ１８に駆動パルスを印加してＶＣＣＤ１２内での垂直転送を行い、第３選択出力用電極群２５３を駆動して、第２構造電極列１６２下のＶＣＣＤ１２からＨＣＣＤ３３への電荷転送を行う。実施の形態３では、第２構造電極列１６２においては上端部の第２ＨＣＣＤ３２に転送したが、本例では下端部のＨＣＣＤ３３への転送となるため、第２構造電極列１６２の駆動タイミングが図３２における第２構造電極列１６２の駆動タイミングとは逆の動作となっている。
【０１８９】
なお、図４０に示すようにモードＢの実行時においては、 第１構造電極列１６１に対してはＶＨレベルの駆動パルスを印加して信号電荷の読み出しをすることはなく、 第１構造電極列１６１に係るＶＣＣＤ１２内の垂直転送パケットによる信号電荷の移動は、ドレイン部４５へ向けてなされ、当該ＶＣＣＤ１２内に発生した暗電流成分の電荷掃出しを行っている。
【０１９０】
また、図４１のタイミングチャートにおいても、水平ブランキング期間毎に逆転送を５電極分の距離だけ実施しているが、モードＡの場合と同様、必ずしも水平ブランキング期間毎に実施する必要はなく、例えば複数の垂直ブランキング期間毎に１画面分をまとめて逆転送するような方法でも構わない。
（３−２）モードＡ、Ｂの並行駆動の場合
上記では、モードＡ，Ｂを別個に動作させる場合の駆動タイミングについて説明したが、ＨＣＣＤが一つであっても、駆動タイミングを工夫することにより、２つのモードを並行して動作させることも可能である。
【０１９１】
図４２〜図４６は、固体撮像素子１０３において、モードＡとモードＢを同時に動作させる場合のタイミングチャートを示している。
上述の通り、モードＡの画素加算数は、垂直方向２画素、水平方向２画素の計４画素であり、モードＢの画素加算数は、垂直方向のみ２画素である。ここではモードＡで特定フレームレートの高解像の画像出力を行いながら、モードＢで高フレームレートの低解像の画像を出力することを想定しており、モードＢはモードＡに対して２倍のフレームレートで出力するものとして動作を説明する。
【０１９２】
（３−２−１）駆動パターンの切替えのタイミング
まず、図４２は、フレーム時刻レベルで駆動パターンの切替えのタイミングを示すものであり、モードＡの垂直同期信号ＶＳＹＮＣＡ、モードＢの垂直同期信号ＶＳＹＮＣＢ、モードＡ、Ｂに共通する水平同期信号ＨＳＹＮＣ、固体撮像素子１０３の信号電荷読出用の駆動パターン（以下「読出駆動パターン」という。）ＣｈＡＢ及びＣｈＢ，垂直転送用駆動パターン（以下、「垂直駆動パターン」）Ｐ１及びＰ２の関係と、それぞれの垂直同期同士の区間で出力する信号がどちらのモードの何番目の水平ライン出力であるかを記載した図である。
【０１９３】
例えば、時刻Ｔ２においては、垂直駆動パターンＰ１を適用して、モードＡの１ｓｔ水平信号を出力し、時刻Ｔ５においては垂直駆動パターンＰ２を適用しモードＢの２ｎｄ水平信号を出力することを示している。
なお、垂直方向に公知のオプティカルブラック領域を設けて、その信号（垂直ＯＢ信号）も出力するような構成の場合には、これを水平ライン出力に含めてもよいが、ここでは説明の簡略化のため、１ｓｔ水平信号から出力開始するように記載している。  
【０１９４】
また、各垂直同期信号のパルス位置や幅は、ＶＳＹＮＣＡ同士及びＶＳＹＮＣＢ同士の同期パルス間隔が均一な周期を保っていればよく、先に述べたようにモードＢはモードＡの２倍のフレームレートを持つので、ＶＳＹＮＣＢの発行周期はＶＳＹＮＣＡの発行周期のちょうど２倍の周期になる。
時刻Ｔ６、Ｔ１１の出力信号Ｂｎ、ＡｘすなわちモードＢのｎ番目水平ライン、モードＡのｘ番目水平ライン表記に関しては図３７と対応しており、モードＡ，モードＢそれぞれの最終の水平ライン出力であることを示している。このように本実施の形態は、一方のモードでの水平ライン出力期間に続けて他方のモードの水平ライン出力期間を実行することにより、異なるモードの並行実施を可能にするものである。
【０１９５】
なお、モードＡの出力水平ライン数ｘとモードＢの出力水平ライン数ｎは、ｘ＞ｎの関係であり、本実施の形態ではモードＡが垂直１／５間引き、モードＢが垂直１／９間引きであるため、それぞれの値の比率は  ｘ：ｎ≒９：５に近いものである。
出力水平ライン数比ｘ：ｎ≒９：５に対して各モードのフレームレート比が１：２に設定されているので、１フレームにおけるモードＡの最後の出力（Ａｘ）がなされた後、次に垂直同期信号ＶＳＹＮＣＡ、垂直同期信号ＶＳＹＮＣＢが発生するまでの間に，何回かモードＡのダミー出力を挿入してフレームレートの調整を行う必要がある。図４２では、Ｔ１１とＴ１４との間のＴ１３に垂直駆動パターンＰ１を実行して１回だけモードＡのダミー出力Ｄを実行する例が示されているが、実際には、ｘと２ｎの差はもっと大きいので、複数回のダミー出力が実行されるが、本実施の形態では、このダミー出力区間においても、基本的にその他の出力部分と同じように垂直駆動パターンＰ１、Ｐ２を入れ替えながら挿入していく。
【０１９６】
（３−２−２）読出駆動パターンＣｈＡＢ
図４３には、図４２の時刻Ｔ１、Ｔ１４に実行される読出駆動パターンＣｈＡＢの例が記載されている。
モードＡの信号電荷読み出しは、 第１構造電極列１６１により実行され、時刻ｔ６でＶ３電極に読出しパルスを印加して読み出した信号電荷と時刻ｔ７でＶ７電極に読み出しパルスを印加して読み出した信号電荷を垂直加算する制御と、モードＢの信号電荷読み出しは、第２構造電極列１６２により実行され、時刻ｔ２でＶ４電極に読出しパルスを印加して読み出した信号電荷と、時刻ｔ３でＶ１２電極に読出しパルスを印加して読み出した信号電荷を垂直加算する制御を行っている。
【０１９７】
固体撮像素子１０３の基板電位ＶＳＵＢのレベル制御に関しては、実施の形態３の図３４で説明したものと同様であり、加算画素数が少なく１画素あたりの飽和容量を高く設定するモードＢの信号電荷読み出しをモードＡの読み出しよりも先に行い、その後時刻ｔ５後にＶＳＵＢレベルを上げて１画素の飽和容量を低くさせることにより、加算画素数が多い場合に１画素あたりの飽和容量を低く設定して、モードＡの信号電荷読み出しを行っている。
【０１９８】
モードＡの読み出しを行った後は、時刻ｔ８にてＶＳＵＢレベルを低く再設定し、次のフレームの露光中は、ＶＳＵＢに維持して、フォトダイオード１１のダイナミックレンジを大きくさせる。
（３−２−３）読出駆動パターンＣｈＢ
図４４は、図４２の時刻Ｔ８に実行される固体撮像素子１０３の読出駆動パターンＣｈＢの例を記載している。
【０１９９】
ここでは、１フレーム分の信号出力を完了したモードＢの次フレームの信号電荷読み出しのみを第２構造電極列１６２を駆動することにより行っている。なお、当該読出駆動パターンＣｈＢのうち、モードＡに関わる電極（Ｖ１，Ｖ３，Ｖ５，Ｖ７，Ｖ９，Ｓ１，Ｓ２，Ｂ１及びＢ２）のパターンは、後述する垂直駆動パターンＰ２におけるモードＡに関わる電極の駆動パターンと同じである（図４６参照）。
【０２００】
これは、図４２に示すように垂直駆動パターンＰ１、Ｐ２が交互に実行されていることと、時刻Ｔ８の読出駆動パターンＣｈＢを挟む時刻Ｔ７及びＴ９の垂直駆動パターンがＰ１パターンであることより、モードＡに関する垂直駆動パターンの連続性を維持させるためである。
反対に、仮に図４２の時刻Ｔ８の読出駆動パターンＣｈＢの前後が、垂直駆動パターンＰ２であるような場合は、読出駆動パターンＣｈＢ内でのモードＡに関る電極の駆動パターンは垂直駆動パターンＰ１におけるモードＡに関る電極の駆動パターンが適用される（図４５参照）。なお、モードＢのみの駆動なので、ＶＳＵＢレベルは低い設定のままを維持される。
【０２０１】
（３−２−４）垂直駆動パターンＰ１
図４５は、水平ブランキング期間に駆動される垂直駆動パターンＰ１の図である。
この垂直駆動パターンＰ１では、モードＡに関わる第１構造電極列１６１では撮像領域内の信号電荷の転送は行わず、第１選択出力用電極群２５１及び第２選択出力用電極群２５２を駆動させて対応する蓄積部内の蓄積電荷をＨＣＣＤ４８への転送を行う。
【０２０２】
つまりＶ１，Ｖ３，Ｖ５，Ｖ７，Ｖ９電極の駆動パターンは変化させることなく、Ｓ１，Ｓ２，Ｂ１及びＢ２電極の駆動パターンのみ変化させ、時刻ｔ１においてＳ１，Ｓ２電極の直下に蓄積されている信号電荷を時刻ｔ２〜ｔ４でＨＣＣＤ３３に転送する。
モードＢに関しては、第２構造電極列１６２の駆動による撮像領域内の信号電荷の垂直転送と、第３選択出力用電極群２５３直下への信号電荷蓄積を行うが、ＶＣＣＤ１２からＨＣＣＤ３３への転送は行わない（Ｂ３電極がＶＬ状態のまま。）。
【０２０３】
つまりＶ１０，Ｖ１２，Ｖ１４電極直下のＶＣＣＤ１２に蓄積されている信号電荷は、時刻ｔ２〜ｔ１９で９電極分の距離だけ転送が行われ、時刻ｔ１で第３選択出力用電極群２５３の手前にあった信号電荷は、第３選択出力用電極群２５３のＳ３電極下に電荷蓄積された状態で維持される。
（３−２−５）垂直駆動パターンＰ２
図４６は、水平ブランキング期間における垂直駆動パターンＰ２を示す図である。
【０２０４】
この垂直駆動パターンＰ２では、図４５の場合とは反対に、モードＡに関して、 撮像領域内の信号電荷の転送と信号電荷蓄積を行い、ＶＣＣＤ１２からＨＣＣＤ３３への転送は行わない。
つまり、 第１構造電極列１６１のＶ３，Ｖ５，Ｖ７電極直下のＶＣＣＤ１２に蓄積されている信号電荷は、時刻ｔ３〜ｔ１４で５電極分の距離だけ電荷転送が行われ、時刻ｔ１で第１、第２選択出力用電極群２５１、２５２の手前にあった信号電荷は、当該第１、第２選択出力用電極群２５１、２５２の蓄積用電極Ｓ１及びＳ２の直下に電荷蓄積される。
【０２０５】
モードＢに関わる電極では、撮像領域内の信号電荷の転送は行わず、第３選択出力用電極群２５３直下に蓄積されている電荷を、ＶＣＣＤ１２からＨＣＣＤ３３へ転送する。
つまり、Ｖ２，Ｖ４，Ｖ６，Ｖ８，Ｖ１０，Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８電極の駆動パターンは変化させることなく、第３選択出力用電極群２５３のＳ３及びＢ３電極の駆動パターンのみを変化させ、時刻ｔ１においてＳ３電極直下に蓄積されている信号電荷を時刻ｔ２〜ｔ４でＨＣＣＤ３３に転送する。
【０２０６】
以上のようにモードＢの垂直同期信号ＶＳＹＮＣＢの周期を、モードＡの垂直同期信号ＶＳＹＮＣＡの周期の２倍に設定し、垂直同期信号ＶＳＹＮＣＡと垂直同期信号ＶＳＹＮＣＢが同時に発生するタイミングでは、モードＡ，Ｂの読出駆動を同時に行う読出駆動パターンＣｈＡＢ（図４３）を実行し、垂直同期信号ＶＳＹＮＣＢのみが発生するタイミングでは、モードＢの読出駆動のみを実行すべく、読出駆動パターンＣｈＢ（図４４）を実行する。
【０２０７】
そして、一の垂直同期信号から次の垂直同期信号の間において、モードＡに係る信号電荷をＨＣＣＤ３３へ出力すると共に、モードＢに係る信号電荷を画像領域内で垂直転送を行うための垂直駆動パターンＰ１（図４５）と、 モードＢに係る信号電荷をＨＣＣＤ３３へ出力すると共に、モードＡに係る信号電荷を画像領域内で垂直転送を行うための垂直駆動パターンＰ２（図４６）とを交互に実行することにより、２つのモードを並行して実施するものである。
【０２０８】
（４）カメラ装置
本実施の形態に係る固体撮像素子１０３を搭載したカメラ装置は、フロントエンド部４８０の構成が図１５と同じである以外は、図３３に示した構成とほぼ同じであるので、特に図示しないが、メモリ管理部４６０（図３３）により、固体撮像素子１０３からの出力信号を、モードＡとモードＢの出力のタイミングに合わせて、両者を区別してメモリ部４７０に格納するよう制御することにより、モードＡ、Ｂの画像データがそれぞれ得られる。
【０２０９】
（５）補足
なお、上記モードＡ、モードＢを別個に駆動する場合に、図３９、図４０に示す水平ブランキング期間における垂直駆動の動作タイミングにおいて、逆方向転送で駆動相数一段分（図３９では９電極分、図４０では５電極分）の垂直逆転送を実施するように記載しているが、これは温度状態や撮像状態により制御することが可能である。
【０２１０】
すなわち、高温時ではＶＣＣＤ暗電流の発生量が多くなり、また、高照度の被写体が存在する状態ではスミアを主体とするノイズ電荷の発生が多くなる為、これらの場合には転送段数を増やすもしくは頻繁に逆転送を行うことでノイズ電荷の逆転送による排出を行なえばよい。
また、低温時ではＶＣＣＤ暗電流の発生量が少なくなり、低照度条件下で撮像する場合のノイズ電荷はスミア成分よりもＶＣＣＤ暗電流が支配的になる為、この場合には転送段数を減らすもしくは垂直ブランキング期間などのフレーム時刻内の部分的な期間に逆転送を行うだけでもよい。
【０２１１】
（６）実施の形態４の効果
本実施の形態４に係る発明によれば、固体撮像素子１０３内の各構造電極列においては複数の異なる読み出し制御と複数の垂直電荷転送制御を実施することが可能である。
また、各構造電極列における垂直駆動相数を変えることにより、垂直間引き率の異なる複数の画像を同時出力することが可能であり、さらに基板電位レベルの制御を併用することで各モードでの飽和出力の最適化も併せて実現できる。
【０２１２】
さらに、一方のモードの画像を使用しない場合では非信号読み出し列のＶＣＣＤにおいて雑音成分を逆転送しドレイン側に排出することで水平間引きと画素加算を両立した良好な画像を得られる。
＜その他の補足事項＞
（１）色フィルタは、原色系ベイヤー配列としたが、特に制約するものではない。
【０２１３】
上記実施の形態では、ベイヤー配列を前提として水平２画素周期で配置する一こと例を挙げているが、使用用途や色フィルタの配置周期に併せて第１、第２構造電極列を配置すればよい。
（２）第１構造電極列１６１、第２構造電極列１６２は、図２のような接続状態に限定されず、例えば、図４７に示すような 第１構造電極列１６３、第２構造電極列１６４のような接続状態にしてもよい。すなわち、第１と第２の構造電極列は、各行において駆動電極１６と水平配線部１５の第１配線１３、第２配線１４との接続状態が異なっていれば、駆動パルスの印加を制御することにより水平間引き読出し制御ならびに垂直転送の制御が可能なのであり、他にも様々な接続パターンを考えることができる。
【０２１４】
（３）また、各行の水平配線部１５における第１配線１３と第２配線１４の形状は、図２では上下対称な形状にしているが、必ずしもその必然性はなく、非対称であってもよい。
図４８は、この場合における固体撮像素子の撮像部の構成を示す平面図であり、図４９（ａ）（ｂ）は、それぞれ図４７のＥ−Ｅ‘線およびＦ−Ｆ’線における矢視断面略図を示すものである。
【０２１５】
図４８に示すように、第１配線１３‘と第２配線１４’は上下非対称になっており、図４９（ａ）（ｂ）の断面略図に示すように、駆動電極１６と重なる部分において、駆動電極１６とコンタクト１７により接続される側の配線については幅が太くなっており、他方の配線は幅が太くなっていない。
図４９（ｃ）は、このような図４９（ｂ）の例において、さらに遮光膜を形成した場合の断面図を示す。同図に示すようにＶＣＣＤと配線の上部に設けられる遮光膜の形状に段差が発生し、撮像素子で重要な平坦性の確保が困難になる可能性も考えられる。
【０２１６】
これらの第１配線１３、第２配線１４の形状の選択に関しては、平坦性に関連するデバイス形成の一様性を重視するならば、図２、図３のように第１配線１３と第２配線１４の双方とも配線幅を拡張を行い、消費電力を考慮した上で配線間の容量低減を図るのであれば配線幅拡張を行わないという具合に、目的に応じて構造を選択すればよい。
（４）上記実施の形態では、 第１構造電極列１６１と第２構造電極列１６２交互もしくは合計で３列となるように組み合わせた構造電極列群を配置単位として、これを水平方向に繰り返して配列したが、さらに多くの列を配置単位としても構わない。この場合にはさらなる駆動モードの多様化が可能になると共に、例えば、１列の第１構造電極列１６１と、４列の第２構造電極列１６２とからなる計５列の構造電極列群を配置単位とした場合、水平間引き率を５分の１とすることができ、出力画素低減率の向上に資する。
【０２１７】
また、上記実施の形態では、独立した駆動パルスが印加される選択出力用電極群（副選択出力部）を、第１選択出力用電極群２５１〜第３選択出力用電極群２５３の３種類にしたが、４種類以上としても構わない。
また、各実施の形態で示した駆動タイミングを示すタイミングチャートは、上記構造電極列群の列数、選択出力用電極群の数、および目的とする駆動モード（画素加算例）により適宜変更される。
【０２１８】
（５）上述したように各行の水平配線部１５は、第１配線１３と第２配線１４の２本だけでも第１構造電極列１６１、第２構造電極列１６２の配列や選択出力部２０との組み合わせにより、十分に出力画素低減の効果を得られ、また、駆動モードの多様性も確保することができるが、水平配線部１５に３本以上の配線が含まれていても構わない。これに合わせて第１構造電極列１６１、第２構造電極列１６２に加えて第３構造電極列、第４構造電極列などを形成して、これらを一定周期で配列することにより、その駆動モードをより多様化することができる。
【０２１９】
なお、このような場合、必ずしも各構造電極列の全ての駆動電極について、同じ行の他の構造電極列の駆動電極の、水平配線部との接続状態と異ならせなくても、一部の行について、例えば同じ第１配線１３に接続されていても、撮像部全体として見たときに全体として周期的に接続状態が異なっていれば、ある程度の出力画素低減率を得られると共に、多種の駆動モードの実行も可能とすることができる。
【０２２０】
（６）また、上記実施の形態では、ＶＣＣＤは５相駆動もしくは９相駆動のものについて説明したが、本発明によれば、３相以上の何相の駆動でも可能であり、垂直間引き読み出しで出力する水平ライン数やＶＣＣＤの飽和容量などを考慮して最適な駆動相数を選択すればよい。
但し、ＶＣＣＤ内の電荷転送における飽和容量やバリア形成のことを考慮すると３相ではメリットが少なく、転送時に必要なバリア領域形成に要する相が駆動相数の半分以下になるような５相以上が適当と考えられる。
【０２２１】
また、ＨＣＣＤの信号格納領域（水平転送パケット）のピッチは、ＶＣＣＤの２列分もしくは３列分としたが、画素加算例や駆動モードの種類に応じて、選択出力用電極群を適当に対応させることにより、他のピッチでも対応可能である。
（７）基板電位変調制御についての補足
実施の形態１、３，４で説明したように、画素加算数に応じて基板電位ＶＳＵＢを変調させることにより、駆動モードに応じた適正な飽和出力を得ることができるが、以下のように基板電位ＶＳＵＢを決定することにより、より最適な飽和出力を得ることができる。
【０２２２】
すなわち、一般的に固体撮像素子の画素が持つ飽和容量は製品毎にバラつきを持ち、各画素の飽和容量を目標のレベルに調整するため内部バイアス値管理回路を設けて製品毎の飽和容量の特性に応じた内部バイアス値を設定することができるようになっている。
この内部バイアス値管理回路は、複数の直列抵抗とこれら抵抗にそれぞれ並列に繋がれている複数のヒューズ配線を持ち、抵抗に並列に繋がるヒューズ配線を当該固体撮像素子の飽和特性に応じて焼き切り、これにより内部バイアス値管理回路で発生する電圧レベルを制御することで製品毎に最適な内部バイアスが設定できるよう設計されているものである。
【０２２３】
実際の基板電位ＶＳＵＢは、上記内部バイアスに、駆動部４２０（図１５参照）より印加される基板電位調整信号φＳＵＢの電位を上乗せしたものとして定義される。
そして、固体撮像素子の基板には、画素加算用基板電位情報管理部（以下、「電位情報管理部」という。）が設けられている。この電位情報管理部には、各駆動モードにおける加算画素数に対応して、予め製品単位で最適化された基板電位を示す基板電位情報が複数格納されており、制御部４４０（図１５参照）から、加算画素数の切替を示す加算画素用基板電位情報切替信号（ＭＳＥＬ）を受信すると、当該加算画素数に対応した基板電位情報（ＭＯ）を固体撮像素子から駆動部４２０に出力する。
【０２２４】
駆動部４２０では、当該電位情報管理部から受けた基板電位情報（ＭＯ）と、全製品に共通に設定されている電子シャッタレベル、非電子シャッタレベルの値により、基板電位調整信号φＳＵＢを決定する。
すなわち、基板電位調整信号φＳＵＢは、電子シャッタを実行する場合は固体撮像素子の駆動モードに関らず予め設定されている電子シャッタレベルに設定される。電子シャッタを印加しない期間では、非電子シャッタレベル、もしくは非電子シャッタレベルに基板電位情報（ＭＯ）により規定されるレベルを上乗せしたレベルに設定される。そして、非電子シャッタレベルに基板電位情報（ＭＯ）によるレベルを上乗せするか否かは、基板電位切替制御信号（ＳＵＢＣ）の有無による。
【０２２５】
したがって、まず、制御部４４０は、加算画素用基板電位情報切替信号（ＭＳＥＬ）を固体撮像素子１００の電位情報管理部に送信して、当該加算画素数に応じた基板電位情報（ＭＯ）を固体撮像素子から駆動部４２０に出力させ、画素加算の駆動に際して、基板電位ＶＳＵＢを切り替える際に駆動部４２０に基板電位切替制御信号（ＳＵＢＣ）を送信して、非電子シャッタレベルに基板電情報（ＭＯ）によるレベル上乗せをした基板電位調整信号φＳＵＢを半導体基板に印加して所定の基板電位ＶＳＵＢに変更するように構成される。
【０２２６】
これにより、カメラ装置において、加算画素数に応じた基板電位ＶＳＵＢが設定され、最適な飽和出力を得ることができる。
（８）なお、上記の各実施の形態では、各駆動電極や選択出力用電極群などへ印加する駆動パルスは独立であることを前提として説明したが、制御内容が同じような場合には、共通化してもよい。
【０２２７】
例えば、実施の形態２の動作タイミングを示す図２１、図２２において、撮像領域内において、第１構造電極列１６１のＶ１、Ｖ３、Ｖ５、Ｖ７、Ｖ９電極に印加する駆動パルスは、第２構造電極列１６２におけるＶ１０、Ｖ８、Ｖ６、Ｖ４、Ｖ２電極と同じパターンなので、Ｖ１とＶ１０、Ｖ３とＶ８、Ｖ５とＶ６、Ｖ９とＶ２の各電極を結線することにより駆動パルスの入力端子の数を少なくすることができる。
【０２２８】
また、撮像領域外における、第１、第２及び第３選択出力用電極群２５１、２５２、２５３の各電極Ｓ１／Ｂ１、Ｓ２／Ｂ２、Ｓ３／Ｂ３や第１ＨＣＣＤ３１、第２ＨＣＣＤ３２における駆動電極、第１出力部４１、第２出力部４２などについても、動作タイミングが同じものについて結線して入力端子を共用化することにより、より一層の小型化、低コスト化が図れる。
【０２２９】
（９）上記各実施の形態では、出力画素を低減する場合の駆動タイミングについてのみ説明したが、全画素の画素信号を出力することももちろん可能である。例えば、実施の形態１における図５の構成例によれば、まず、全駆動電極１６に対して垂直５：１インタレースを行うように読出しパルスを印加して隣接するＶＣＣＤ１２に読出し、１段の垂直転送毎に第１〜第３の選択出力用電極群２５１〜２５３を順次駆動しながら一つの水平ラインについて３回に分けて出力するようにすればよい。これを５フィールド分行う事で全画素の画素信号を出力画素低減させる事なく出力できる。
【産業上の利用可能性】
【０２３０】
本発明は、固体撮像素子において、画質の劣化を押さえつつ、出力画素数を効率的に低減させることができ、特に画素数の多い固体撮像素子やこれを用いたカメラ装置について適用される。
【符号の説明】
【０２３１】
１０                  撮像部  
１１                  フォトダイオード
１２                  ＶＣＣＤ
１３、１３‘          第１配線  
１４、１４‘          第２配線
１５                  水平配線部
１６                  駆動電極
１７                  コンタクト
１８                  給電用バスライン  
２０、２１０、２２０  選択出力部
２１                  蓄積部
２２                  バリア部
３０、３３            ＨＣＣＤ
３１                  第１ＨＣＣＤ
３２                  第２ＨＣＣＤ
４０                  出力部
４１                  第１出力部
４２                  第２出力部
５０                  半導体基板
１６１、１６３          第１構造電極列
１６２、１６４          第２構造電極列
２５１                  第１選択出力用電極群
２５２                  第２選択出力用電極群
２５３                  第３選択出力用電極群
４００、４０１          カメラ装置
４１０                  レンズユニット
４２０                  駆動部
４３０                  タイミング生成部
４４０                  制御部
４５０                  信号処理部
４６０                  メモリ管理部
４７０                  メモリ部
４８０                  アナログフロントエンド
４９０                  表示部
４９５                  操作部
【図１】
2011091562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011091562.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2011091562.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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