(57)【要約】【課題】製造途中における下部電極の倒壊が効果的に防止され、微細化可能であり、歩留まりよく製造できる半導体装置およびその製造方法を提供する。【解決手段】下部電極１３と、下部電極１３と容量絶縁膜を挟んで対向配置された上部電極１５とを有するキャパシタ素子Ｃａを備える半導体装置の製造方法であって、キャパシタ素子Ｃａを形成する工程が、不純物を含有する酸化シリコンからなる層間絶縁膜１２に埋め込まれて基板１の厚み方向に延びる外壁１３Ｂを有する複数の下部電極１３の外壁１３Ｂと接触して、隣接する２以上の下部電極１３間を繋ぐように、下部電極１３と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部１４Ｓを形成する工程と、湿式エッチングにより層間絶縁膜１２を除去し、外壁１３Ｂを露出させる工程とを有する半導体装置の製造方法とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極と容量絶縁膜を挟んで対向配置された上部電極とを有するキャパシタ素子を備える半導体装置の製造方法であって、
前記キャパシタ素子を形成する工程が、
不純物を含有する酸化シリコンからなる層間絶縁膜に埋め込まれて基板の厚み方向に延びる外壁を有する複数の下部電極の前記外壁と接触して、隣接する２以上の下部電極間を繋ぐように、前記下部電極と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部を形成する工程と、
湿式エッチングにより前記層間絶縁膜を除去し、前記外壁を露出させる工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記外壁を露出させる工程において、不純物を含有する酸化シリコンと不純物を含有しない酸化シリコンとのエッチングレート比（不純物を含有する酸化シリコンのエッチング速度／不純物を含有しない酸化シリコンのエッチング速度）が１００以上であるエッチング液を用いて湿式エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記外壁を露出させる工程において、１０質量％のフッ酸を含むイソプロピルアルコールからなるエッチング液を用いて湿式エッチングを行うことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記支持部を形成する工程の前に、
前記支持部と同じ材料からなる下層間絶縁膜を形成し、前記下層間絶縁膜を貫通する容量コンタクトプラグを形成する工程と、
前記下層間絶縁膜上に前記容量コンタクトプラグを介してトランジスタと接続された容量コンタクトパッドを形成する工程とを備え、
前記支持部を形成する工程において、前記容量コンタクトパッド上に、前記下部電極を設けることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記支持部を形成する工程が、前記層間絶縁膜を形成し、前記層間絶縁膜上に不純物を含有しない酸化シリコン膜を形成し、前記キャパシタ素子を形成する位置の前記層間絶縁膜および前記不純物を含有しない酸化シリコン膜を貫通し、前記容量コンタクトパッドが露出された開口部を形成する工程と、
前記開口部の内面に沿って前記下部電極となる導電膜を形成する導電膜形成工程と、
前記不純物を含有しない酸化シリコン膜上の前記導電膜を除去し、前記不純物を含有しない酸化シリコン膜をパターニングして、前記下部電極の外壁の上端と接触して隣接する２以上の下部電極間を繋ぐ前記支持部を形成する工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記開口部を形成する工程において、
前記層間絶縁膜を、前記キャパシタ素子の配置されるメモリセル部および前記メモリセル部を囲む周辺回路部に形成し、前記開口部を形成すると同時に、前記メモリセル部の外周を囲むように、前記層間絶縁膜を貫通する溝を形成し、
前記導電膜形成工程において、前記下部電極となる導電膜を形成すると同時に、前記溝の内面に沿ってダミー電極となる導電膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜を貫通する溝を形成する工程が、
前記不純物を含有しない酸化シリコン膜を、前記キャパシタ素子の配置されるメモリセル部および前記メモリセル部を囲む周辺回路部に形成し、前記開口部を形成すると同時に、前記メモリセル部の外周を囲むように、前記層間絶縁膜および前記不純物を含有しない酸化シリコン膜を貫通する溝を形成する工程であり、
前記導電膜形成工程において、前記ダミー電極となる導電膜を形成することにより、前記ダミー電極の前記周辺回路部側の外壁に沿って、前記ダミー電極の周辺回路部側の外壁に接触して配置されるサポート膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
基板の厚み方向に延びる外壁を有する複数の下部電極と、
前記下部電極と容量絶縁膜を挟んで対向配置された上部電極と、
前記下部電極と平面視で重ならない領域の一部に設けられ、前記下部電極の外壁と接触して隣接する２以上の下部電極間を繋ぐものであって、不純物を含有しない酸化シリコンからなる支持部とを有するキャパシタ素子を備えることを特徴とする半導体装置。
【請求項９】
前記支持部と同じ材料からなる下層間絶縁膜を貫通する容量コンタクトプラグと、
前記下層間絶縁膜上に形成され、前記容量コンタクトプラグを介してトランジスタと接続された容量コンタクトパッドとを有し、
前記下部電極が、前記容量コンタクトパッド上に設けられていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記支持部が、前記下部電極の外壁の上端と接触して隣接する２以上の下部電極間を繋ぐものであることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記キャパシタ素子の配置されたメモリセル部と、
前記メモリセル部の外周を囲むように配置され、前記下部電極と同じ高さで前記基板の厚み方向に延びる外壁を有し、前記下部電極と同じ材料からなるダミー電極とを備え、
前記ダミー電極の周辺回路部側の外壁には、不純物を含有する酸化シリコンからなる層間絶縁膜が接触して配置されていることを特徴とする請求項８〜請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記支持部と同じ材料からなるサポート膜が、ダミー電極の前記周辺回路部側の外壁に沿って、前記ダミー電極の周辺回路部側の外壁の上端に接触すると共に、前記周辺回路部を覆うように配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記支持部が、前記キャパシタ素子の配置されたメモリセル部の外縁に沿って配置されている枠状部と、両端部が前記枠状部に接触されて所定の間隔で配置された複数のラインパターンからなる線状部とからなることを特徴とする請求項８〜請求項１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記メモリセル部の外周を囲むように配置され、前記下部電極と同じ高さで前記基板の厚み方向に延びる外壁を有し、前記下部電極と同じ材料からなるダミー電極が備えられ、前記枠状部が、前記ダミー電極の前記メモリセル部側の外壁に接触して配置されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記下部電極が、円形状の底部と円筒状の壁面とを有するクラウン型のものであることを特徴とする請求項８〜請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記下部電極が、ピラー型のものであることを特徴とする請求項８〜請求項１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴って、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセル部の面積縮小が進められている。メモリセル部に配置されるキャパシタ素子としては、一般に、メモリセル部の面積を縮小しても十分な静電容量を確保できるように、立体形状のものが用いられている。具体的には、キャパシタ素子の下部電極を、クラウン型（王冠型）またはピラー（ペデスタル）型（柱型）とし、下部電極の壁面をキャパシタ素子として利用することで、表面積を拡大して、静電容量を確保できるようにしている。
【０００３】
また、メモリセル部の面積縮小に伴って、キャパシタ素子の下部電極の底部の面積も縮小している。このため、下部電極の壁面をキャパシタ素子として利用するために下部電極の壁面を露出させる工程において、下部電極が倒れて隣接する下部電極と短絡する現象（下部電極の倒壊）が起き易くなっている。
下部電極の倒壊を防止する技術としては、下部電極間に支えとなる支持部（サポート）を配置することが提案されている（例えば、特許文献１〜特許文献３参照）。
【０００４】
特許文献１には、下部電極同士で相互支持可能に下部電極間に形成されているシリコン窒化物からなる支持台が記載されている。また、特許文献２には、下部電極を連結する窒化シリコンからなる梁絶縁膜が記載され、特許文献３には、タンタル酸化膜からなるサポートパターンが記載されている。
【０００５】
また、狭くなったメモリセル面積内で、所望のキャパシタンスの確保に有利な下部電極構造として、上部より下部でさらに大きい外径サイズを持つストレージノードホール内に下部電極を形成する技術が提案されている（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００３−１４２６０５号公報
【特許文献３】特開２００８−１９３０８８号公報
【特許文献４】特開２００６−０１３５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、下部電極間に支えとなる支持部の形成されているキャパシタ素子を備える半導体装置であっても、製造途中における下部電極の倒壊を防止する効果は不十分であった。
例えば、窒化シリコンからなる薄膜をパターニングして形成した支持部を有するキャパシタ素子では、支持部が設けられていても以下に示すように、製造途中における下部電極の倒壊を十分に防止できなかった。
【０００８】
すなわち、従来の技術では、下部電極の壁面を露出させる方法として、一般に、下部電極の壁面が埋め込まれている層間絶縁膜を、湿式エッチングによって除去する方法が用いられている。下部電極の壁面を露出させる湿式エッチングは、支持部を形成してから行うため、湿式エッチングを行う際には支持部にダメージを与えずに層間絶縁膜を選択的に除去する必要がある。このため、通常、この湿式エッチングにはフッ酸（ＨＦ）を主成分として含むエッチング液が使用され、層間絶縁膜には酸化シリコン（ＳｉＯ２）が用いられ、支持部にはフッ酸に対して化学耐性を備えた窒化シリコン（Ｓｉ３Ｎ４）が用いられている。
【０００９】
フッ酸に対して化学耐性を備えた窒化シリコン膜は、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、原料ガスを熱反応させて堆積させることにより形成できる。
したがって、化学耐性を備えた窒化シリコンからなる支持部は、通常、層間絶縁膜上にＬＰ−ＣＶＤ法またはＡＬＤ法を用いて窒化シリコンからなる薄膜を形成し、その後パターニングすることによって形成される。
【００１０】
ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜は、フッ酸に対して化学耐性を備えているが、強い引っ張り応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を有するものである。このため、窒化シリコン膜からなる支持部は、クラック（亀裂）が発生し易いと言う問題があった。支持部にクラックが発生すると、支持部の強度が低下して、支持部による下部電極の保持力が低下するため、支持部が設けられていても製造途中における下部電極の倒壊を十分に防止できない場合がある。
【００１１】
このように、従来の技術は、製造途中における下部電極の倒壊を防止する効果が不十分であるため、半導体装置の製造歩留まりが低く、半導体装置のさらなる微細化が困難であるという問題があった。したがって、製造途中における下部電極の倒壊を効果的に防止でき、微細化可能であり、歩留まりよく製造できる半導体装置およびその製造方法を提供することが要求されていた。
【課題を解決するための手段】
【００１２】
本発明者は、上記課題を解決するために鋭意検討を重ねた。その結果、引っ張り応力が小さく、クラックが発生しにくい材料であって、層間絶縁膜に埋め込まれている下部電極の外壁を露出させる湿式エッチングを行うに際し、除去される層間絶縁膜とのエッチングレート比（層間絶縁膜のエッチング速度／支持部のエッチング速度）の大きい支持部に適した材料と、層間絶縁膜に適した材料とを見出し、本発明の半導体装置および半導体装置の製造方法を想到した。
【００１３】
本発明の半導体装置の製造方法は、下部電極と、前記下部電極と容量絶縁膜を挟んで対向配置された上部電極とを有するキャパシタ素子を備える半導体装置の製造方法であって、前記キャパシタ素子を形成する工程が、不純物を含有する酸化シリコンからなる層間絶縁膜に埋め込まれて基板の厚み方向に延びる外壁を有する複数の下部電極の前記外壁と接触して、隣接する２以上の下部電極間を繋ぐように、前記下部電極と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部を形成する工程と、湿式エッチングにより前記層間絶縁膜を除去し、前記外壁を露出させる工程とを有することを特徴とする。
【００１４】
なお、本発明において「不純物を含有しない酸化シリコン」とは、意図的に含有させた不純物を含まない酸化シリコンであることを意味し、不可避的に含有した不純物が含まれた酸化シリコンも含むものである。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法は、下部電極と、前記下部電極と容量絶縁膜を挟んで対向配置された上部電極とを有するキャパシタ素子を備える半導体装置の製造方法であって、前記キャパシタ素子を形成する工程が、不純物を含有する酸化シリコンからなる層間絶縁膜に埋め込まれて基板の厚み方向に延びる外壁を有する複数の下部電極の前記外壁と接触して、隣接する２以上の下部電極間を繋ぐように、前記下部電極と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部を形成する工程と、湿式エッチングにより前記層間絶縁膜を除去し、前記外壁を露出させる工程とを有する方法であるので、引っ張り応力が小さく、クラックが発生しにくい材料である不純物を含有しない酸化シリコンからなる優れた強度を有する支持部によって、製造途中における下部電極の倒壊が効果的に防止される。したがって、本発明の半導体装置の製造方法によれば、微細化された半導体装置を、歩留まりよく製造できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の半導体装置の一例である半導体装置（ＤＲＡＭ）を説明するための図であり、ＤＲＡＭの平面構造を模式的に示した概念図である。
【図２】図２は、図１に示すＤＲＡＭを構成する１つのメモリセル部の領域全体の平面構造を模式的に示した概念図である。
【図３】図３は、図２に示すメモリセル部内に配置されている各メモリセルの平面構造を詳細に説明するための概念図である。
【図４】図４は、図１〜図３に示すＤＲＡＭの断面構造を説明するための図であり、図４（ａ）は、図３および図２のＡ−Ａ’線に対応する断面模式図であり、図４（ｂ）は、図２のＢ−Ｂ’線に対応する断面模式図である。
【図５】図５は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図６】図６は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図７】図７は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図８】図８は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図９】図９は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１０】図１０は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１１】図１１は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１２】図１２は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１３】図１３は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１４】図１４は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１５】図１５は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【図１６】図１６は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図であり、製造途中のＤＲＡＭの一部を示した平面模式図である。
【図１７】図１７は、本発明の半導体装置の他の例である半導体装置（ＤＲＡＭ）を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態について、図面を参照して詳細に説明する。なお、以下の説明において用いる図面は、本発明の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
「第１実施形態」
図１は、本発明の半導体装置の一例である半導体装置（ＤＲＡＭ）を説明するための図であり、ＤＲＡＭの平面構造を模式的に示した概念図である。
【００１８】
図２は、図１に示すＤＲＡＭを構成する１つのメモリセル部の領域全体の平面構造を模式的に示した概念図である。図３は、図２に示すメモリセル部内に配置されている各メモリセルの平面構造を詳細に説明するための概念図であり、図３の右手側は、ワード配線Ｗとなるゲート電極５と、サイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示した概念図である。なお、図２および図３においては、図面を見やすくし、説明を容易とするために、メモリセル部５１を構成する一部の要素のみを示している。
【００１９】
また、図４は、図１〜図３に示すＤＲＡＭの断面構造を説明するための図であり、図４（ａ）は、図３および図２のＡ−Ａ’線に対応する断面模式図であり、図４（ｂ）は、図２のＢ−Ｂ’線に対応する断面模式図である。
【００２０】
図１に示す本実施形態のＤＲＡＭ５０は、メモリセル部５１と周辺回路部５２とから概略構成されている。図１に示すように、ＤＲＡＭ５０上には複数のメモリセル部５１が配置されており、メモリセル部５１を囲むように周辺回路部５２が配置されている。周辺回路部５２には、図示しないセンスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が設けられている。
なお、図１に示すメモリセル部５１および周辺回路部５２の配置は一例であり、メモリセル部５１の数や位置は、図１に示す例に限定されるものではない。
【００２１】
図２において、符号１３は、メモリセル部５１に配置されているキャパシタ素子Ｃａ（図４（ａ）参照）の下部電極を示している。また、符号１３ａは、メモリセル部５１の外周を囲むように配置されたダミー電極（図４（ｂ）参照）を示している。
なお、本実施形態におけるキャパシタ素子Ｃａの配置（図２においては下部電極１３の配置）は一例であり、キャパシタ素子Ｃａの数や配置される位置は、図２に示す例に限定されるものではない。
【００２２】
また、図２において、符号１４Ｓは、製造途中にキャパシタ素子Ｃａの下部電極１３が倒壊するのを防止するための支持部を示している。支持部１４Ｓは、下部電極１３の外壁１３Ｂと接触して隣接する２以上の下部電極１３間を繋ぐものであり、図２に示すように、メモリセル部５１の下部電極１３と平面視で重ならない領域の一部に設けられている。メモリセル部５１の下部電極１３と平面視で重ならない領域のうち、支持部１４Ｓの設けられていない領域は、後述する湿式エッチングにより下部電極１３の外壁１３Ｂを露出させる工程において、エッチング液の流路として用いられる。
【００２３】
本実施形態においては、図２に示すように、支持部１４Ｓは、メモリセル部５１の外縁に沿って配置されている枠状部１４ａと、ワード配線Ｗの延在方向（図２および図３における縦（Ｙ）方向）と直交する方向（図２および図３における横（Ｘ）方向）に延在し、両端部が枠状部１４ａに接触されて所定の間隔で配置された複数のラインパターンからなる線状部１４ｂとからなる。
【００２４】
線状部１４ｂは、図２および図４（ａ）に示すように、下部電極１３の外壁１３Ｂの上端と接触して隣接する下部電極１３間を繋ぐように配置されている。本実施形態においては、図２に示すように、隣接する下部電極１３間のうち、線状部１４ｂの延在方向に隣接する下部電極１３間のみが、支持部１４Ｓによって繋がれて連結されている。
また、枠状部１４ａは、図４（ｂ）に示すように、ダミー電極１３ａのメモリセル部５１側（内側）の外壁の上端に接触して配置されている。
【００２５】
なお、図２に示す支持部１４Ｓの配置は一例であり、線状部１４ｂの延在する方向や支持部１４Ｓの形状等は、図２に示す例に限定されるものではない。すなわち、支持部１４Ｓの平面形状は、下部電極１３の外壁１３Ｂと接触して、隣接する２以上の下部電極１３間を繋ぐものであればよい。支持部１４Ｓによって少なくとも２以上の下部電極１３間を繋ぎ、２以上の下部電極１３を連結することで、製造途中の下部電極１３を保持できる。したがって、支持部１４Ｓの配置は、個々の下部電極１３に対する支持部１４Ｓの接触位置が、図２に示す例のように同じ（規則的）となる配置であってもよいし、異なる（不規則）配置であってもよい。
【００２６】
また、図２において、符号１４は、サポート膜を示している。サポート膜１４は、図４（ｂ）に示すように、ダミー電極１３ａの周辺回路部５２側（外側）の外壁に沿って周辺回路部５２に配置され、ダミー電極１３ａの周辺回路部５２側の外壁の上端に接触すると共に、周辺回路部５２を覆うように配置されている。
支持部１４Ｓおよびサポート膜１４は、同一の膜をパターニングすることによって形成されたものであり、同じ材料からなるものである。
【００２７】
ダミー電極１３ａの周辺回路部５２側の外壁には、図４（ｂ）に示すように、第４の層間絶縁膜１２（層間絶縁膜）が接触して配置されている。また、下部電極１３の壁面である内壁１３Ａおよび外壁１３Ｂにおける支持部１４Ｓと接触していない領域と、ダミー電極１３ａの内壁および周辺回路部５２側の外壁における支持部１４Ｓと接触していない領域とには、容量絶縁膜（図示せず）が形成されている。
そして、本実施形態では、図４（ａ）および図４（ｂ）に示すように、下部電極１３およびダミー電極１３ａの表面における容量絶縁膜の設けられている部分と、支持部１４Ｓと、サポート膜１４とが上部電極１５に埋め込まれていることにより、上部電極１５が容量絶縁膜を挟んで下部電極１３およびダミー電極１３ａに対向配置されている。
【００２８】
図４（ａ）に示すように、本実施形態のＤＲＡＭ５０のメモリセル部５１には、メモリセル用のＭＯＳトランジスタＴｒ（トランジスタ）と、ＭＯＳトランジスタＴｒに接続されたキャパシタ素子（容量素子）Ｃａとが配置されている。
図３および図４（ａ）において、符号１は半導体基板１（基板）を示している。半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されたものである。
【００２９】
図４（ａ）および図４（ｂ）に示すように、半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することにより形成されたものである。素子分離領域３は、図３に示すように、活性領域Ｋ以外の部分に形成されており、隣接する活性領域Ｋとの間を絶縁分離している。なお、本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００３０】
図３に示すように、活性領域Ｋは、細長い短冊状の形状を有している。本実施形態においては、複数の活性領域Ｋが、所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部とには、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する不純物拡散層が、個々に形成されている。そして、ソース・ドレイン領域（不純物拡散層）の真上の位置に、基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
なお、図３に示す活性領域Ｋの配列は一例であり、図３の配置に限定されるべきものではない。また、図３に示す活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００３１】
また、図３における横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設されている。ビット配線６は、図３に示すように、縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３における縦（Ｙ）方向には、直線形状のワード配線Ｗが延在して配置されている。個々のワード配線Ｗは、図３における横（Ｘ）方向に所定の間隔で複数配置されている。ワード配線Ｗは、図３に示すように、各活性領域Ｋと交差しており、図３および図４（ａ）に示されるゲート電極５として機能するように構成されている。
【００３２】
図３および図４（ａ）に示すように、半導体基板１において素子分離領域３に区画された活性領域Ｋには、ソース・ドレイン領域として機能する不純物拡散層８が離間して形成されている。不純物拡散層８は、半導体基板１に設けた活性領域Ｋ内にＮ型不純物として、例えばリンを導入することによって形成されているものである。
図４（ａ）に示すように、個々の不純物拡散層８の間には、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との積層膜により半導体基板１の上部に突出するように形成されている。ゲート電極５に用いる金属膜としては、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属からなるものなどを用いることができる。
【００３３】
また、図４（ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜からなるサイドウォール５ｂが形成され、ゲート電極５上には窒化シリコンなどからなる絶縁膜５ｃが形成されている。また、ゲート電極５間には、ゲート電極５間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜４０（図４（ｂ）には図示、図４（ａ）には図示せず）が形成されている。
【００３４】
なお、本実施形態では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示したが、溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００３５】
また、図４（ａ）に示すように、不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置されている。
基板コンタクトプラグ９は、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の図３における横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定されており、セルフアライン構造となっている。
【００３６】
また、図４（ａ）および図４（ｂ）に示すように、ゲート電極上の絶縁膜５ｃ上には、第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、図３に示した基板コンタクト部２０５ａの上部に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。
【００３７】
ビット線コンタクトプラグ４Ａ上には、ビット線コンタクトプラグ４Ａに接続するビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。ビット配線６上には、ビット配線６を覆うように、第２の層間絶縁膜（下層間絶縁膜）７が形成されている。
また、基板コンタクトプラグ９に接続する容量コンタクトプラグ７Ａが、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して形成されている。容量コンタクトプラグ７Ａは、図３に示した基板コンタクト部２０５ｂ、２０５ｃの上部に配置されている。
【００３８】
図４（ａ）に示すように、第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されている。容量コンタクトパッド１０は、容量コンタクトプラグ７Ａと導通しており、容量コンタクトプラグ７Ａを介してＭＯＳトランジスタＴｒと接続されている。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜などによって形成されたものである。
容量コンタクトパッド１０上には、容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。
【００３９】
図２および図４（ａ）に示すように、ＤＲＡＭ５０のメモリセル部５１の第３の層間絶縁膜１１上には、キャパシタ素子Ｃａが配置されている。記憶動作用のキャパシタ素子Ｃａは、周辺回路部５２（図２に示すダミー電極１３ａよりも外側の領域）の層間絶縁膜１１上には配置されていない。周辺回路部５２の層間絶縁膜１１上には、図４（ｂ）に示すように、キャパシタ素子Ｃａの厚み（下部電極１３の壁面の高さ）と同じ厚みで、ＢＰＳＧ（Ｂｏｒｏ-Ｐｈｏｓｐｈｏ-Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物を含有した酸化シリコンで形成された第４の層間絶縁膜１２が形成されている。
【００４０】
図４（ａ）に示すように、キャパシタ素子Ｃａは、下部電極１３と、容量絶縁膜（図示せず）と、上部電極１５と、支持部１４Ｓとを有するものである。
下部電極１３は、窒化チタン膜などの金属膜からなるものである。下部電極１３は、第３の層間絶縁膜１１を貫通して容量コンタクトパッド１０上に設けられ、容量コンタクトパッド１０と接続されている。また、下部電極１３は、半導体基板１の厚み方向に延びる外壁を有するものであり、円形状の底部と円筒状の壁面とを有するクラウン型（王冠型）のものである。
【００４１】
上部電極１５は、下部電極１３の壁面である内壁１３Ａおよび外壁１３Ｂに、容量絶縁膜（図示せず）を挟んで対向配置されたものである。容量絶縁膜は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）や、それらの積層体等の高誘電体膜からなるものである。上部電極１５は、窒化チタンなどの金属膜からなるものである。
支持部１４Ｓは、不純物を含有しない酸化シリコン（ＳｉＯ２）からなるものであり、図４（ａ）に示すように、下部電極１３の壁面の外壁１３Ｂの上端と接触して隣接する下部電極１３間を繋ぐように配置されている。
【００４２】
ダミー電極１３ａは、下部電極１３と同じ材料からなるものである。本実施形態において、ダミー電極１３ａは、図２に示すように、メモリセル部５１の外周を囲むように配置されている。ダミー電極１３ａは、図４（ｂ）に示すように、下部電極１３と同じ高さで半導体基板１の厚み方向に延びる壁面を有しており、ダミー電極１３ａの幅方向の断面形状は下部電極１３と同じとされている。
【００４３】
本実施形態においては、ダミー電極１３ａが、図２に示すように、メモリセル部５１の外周を囲むように配置されていることによって、後述する下部電極１３の壁面を露出させる工程において、湿式エッチングに用いられるエッチング液が、ダミー電極１３ａの周辺回路部５２側の外壁面の配置されている領域から周辺回路部５２に浸透するのを防止することができる。よって、下部電極１３の壁面を露出させる工程において、ダミー電極１３ａの周辺回路部５２側の外壁に接触して周辺回路部５２に配置されている図４（ｂ）に示す第４の層間絶縁膜１２が除去されることを防止できる。
【００４４】
さらに、本実施形態においては、支持部１４Ｓと同じ材料からなるサポート膜１４が、ダミー電極１３ａの周辺回路部５２側（外側）の外壁に沿って、図４（ｂ）に示すように、ダミー電極１３ａの周辺回路部５２側の外壁の上端に接触すると共に、周辺回路部５２を覆うように配置されているので、下部電極１３の壁面を露出させる工程において、湿式エッチングに用いられるエッチング液が、上面から周辺回路部５２に浸透するのを防止することができ、周辺回路部５２に配置されている第４の層間絶縁膜１２が除去されることをより効果的に防止できる。
【００４５】
また、図４（ａ）および図４（ｂ）に示すように、上部電極１５上には、第５の層間絶縁膜２０と、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成された上層の配線層２１と、表面保護膜２２とが形成されている。
【００４６】
「製造方法」
次に、本実施形態の半導体装置の製造方法について、図５〜図１６を参照して説明する。図５〜図１６は、図１〜図４に示すＤＲＡＭの製造方法を説明するための図である。図５〜図１５は、製造途中のＤＲＡＭの一部を示した断面模式図であり、図５〜図１５において（ａ）は図４（ａ）に対応する断面模式図であり、（ｂ）は図４（ｂ）に対応する断面模式図である。
なお、以下の説明では、特に断らない限り、各図の（ａ）および（ｂ）を参照して、メモリセル部５１の製造工程とメモリセル部５１の外周領域（周辺回路部５２）の製造工程とを同時に説明する。
【００４７】
図１〜図４に示すＤＲＡＭを製造するには、まず、図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に素子分離領域３を形成することにより、図３に示すように、活性領域Ｋを区画する。素子分離領域３は、ＳＴＩ法により酸化シリコン（ＳｉＯ２）等の絶縁膜を活性化領域Ｋ以外の領域に埋設する方法によって形成することが好ましい。なお、素子分離領域３は、ＳＴＩ法以外の方法で形成してもよい。
【００４８】
次に、図５に示すように、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は、半導体基板１をフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
次に、図６に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。なお、ゲート絶縁膜５ａは、酸化シリコンと窒化シリコンとの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）などを用いて形成してもよい。
【００４９】
次に、図３に示すワード線Ｗとして機能するゲート電極５を形成する。ゲート電極５を形成するには、まず、ゲート絶縁膜５ａ上にゲート電極５に用いられる不純物の含有された多結晶シリコン膜を堆積する。ゲート電極５に用いられる不純物の含有された多結晶シリコン膜の膜厚は、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。
【００５０】
ゲート電極５に用いられる不純物の含有された多結晶シリコン膜は、例えば、モノシラン（ＳｉＨ４）及びフォスヒン（ＰＨ３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を形成する方法により形成できる。
なお、ゲート電極５に用いられる不純物の含有された多結晶シリコン膜は、上述したように、ＣＶＤ法で成膜する際にリン等の不純物を含有させることにより形成できるが、成膜時に不純物が含有しないように多結晶シリコン膜を形成し、成膜後にＮ型またはＰ型の不純物をイオン注入法などにより導入して形成してもよい。
【００５１】
次に、ゲート電極５に用いられる不純物の含有された多結晶シリコン膜上に、スパッタリング法により、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属からなる金属膜を５０ｎｍ程度の厚さで堆積させる。このようにして形成された不純物の含有された多結晶シリコン膜および金属膜が、後述する工程を経てゲート電極５に形成される。
【００５２】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。
次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用いて、フォトリソグラフィ法によりゲート電極５を形成するためのフォトレジストパターンを形成する。続いて、ゲート電極５を形成するためのフォトレジストパターンをマスクとして、絶縁膜５ｃを異方性エッチングする。その後、ゲート電極５を形成するためのフォトレジストパターンを除去し、絶縁膜５ｃをハードマスクとして、ゲート電極５となる金属膜及び不純物の含有された多結晶シリコン膜をエッチングする。このことにより、図６に示すように、溝パターン２に一部が埋め込まれ、一部が半導体基板１上に突出されたゲート電極５が形成される。
【００５３】
次に、ゲート電極５で覆われていない活性領域Ｋに、Ｎ型不純物としてリンのイオン注入を行い、図７に示すように、不純物拡散層８を形成する。
その後、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、半導体基板１上に突出されたゲート電極５の側壁に、窒化シリコンからなるサイドウォール５ｂを形成する。
【００５４】
次に、ゲート電極５上の絶縁膜５ｃおよびゲート電極５の側面の絶縁膜であるサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等からなるゲート層間絶縁膜４０（図８（ａ）には図示せず）を形成し、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。ＣＭＰ法による表面の研磨は、ゲート電極５上の絶縁膜５ｃの上面が露出した時点で停止する。
【００５５】
次に、図８（ａ）に示すように、基板コンタクトプラグ９を形成する。まず、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成したゲート層間絶縁膜４０を除去し、図３に示す基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成する。開口は、絶縁膜５ｃおよびサイドウォール５ｂを利用して、セルフアラインにてゲート電極５の間に設けることができる。
その後、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積し、ＣＭＰ法にて研磨を行って、絶縁膜５ｃ上の多結晶シリコン膜を除去することにより、開口内に基板コンタクトプラグ９を形成する。
【００５６】
次に、図８に示すように、メモリセル部５１および周辺回路部５２に、ＣＶＤ法により、ゲート電極５上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００５７】
次に、図９に示すように、第１の層間絶縁膜４に対して、図３の基板コンタクト部２０５ａの上部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。その後、第１の層間絶縁膜４の開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。
その後、ビット線コンタクト４Ａと接続するようにビット配線６を形成し、ビット配線６を覆うように、メモリセル部５１および周辺回路部５２に、不純物を含有しない酸化シリコン（ノンドープＳｉＯ２）からなる第２の層間絶縁膜７（下層間絶縁膜）を形成する。
【００５８】
次に、図１０（ａ）に示すように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの上部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。次いで、第１の層間絶縁膜４及び第２の層間絶縁膜７の開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上に、タングステン（Ｗ）を積層した膜などの導電膜を堆積し、表面をＣＭＰ法にて研磨する。このことにより、容量コンタクトプラグ７Ａを形成する。
【００５９】
続いて、図１０（ａ）に示すように、第２の層間絶縁膜７上におけるキャパシタ素子Ｃａの下部電極１３の形成位置に、タングステンを含む積層膜を用いて容量コンタクトプラグ７Ａを介してＭＯＳトランジスタＴｒと接続された容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は、下部電極１３の底部のサイズよりも大きくなるようなサイズで形成する。
【００６０】
また、容量コンタクトプラグ７Ａと導通する容量コンタクトパッド１０と同時に、図１０（ｂ）に示すように、メモリセル部５１の外周領域の第２の層間絶縁膜７上におけるダミー電極１３ａの形成位置に、第２の層間絶縁膜７によって絶縁された容量コンタクトパッド１０を形成する。ダミー電極１３ａの形成位置の容量コンタクトパッド１０は、ダミー電極１３ａの底部のサイズよりも大きくなるようなサイズで形成する。
【００６１】
その後、図１０に示すように、メモリセル部５１および周辺回路部５２に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する。
次に、図１１に示すように、メモリセル部５１および周辺回路部５２の第３の層間絶縁膜１１上に、不純物を含有した酸化シリコン（不純物ドープＳｉＯ２）からなる第４の層間絶縁膜１２を２μｍ程度の膜厚で形成する。第４の層間絶縁膜は、ＣＶＤ法でＢＰＳＧ膜を堆積することにより形成できる。ＣＶＤ法でＢＰＳＧ膜を堆積する場合、例えば、ＰＨ３、Ｂ２Ｈ６、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を原料ガスとして用いるプラズマＣＶＤ法を用いることができる。第４の層間絶縁膜１２を構成する不純物を含有した酸化シリコンに含有される不純物の含有量としては、例えば、ホウ素（Ｂ）を１０ｍｏｌ％、リン（Ｐ）を５ｍｏｌ％とすることができる。
【００６２】
次に、第４の層間絶縁膜１２上の全面に、支持部１４Ｓおよびサポート膜１４となる１５０ｎｍ程度の膜厚の不純物を含有しない酸化シリコン（ノンドープＳｉＯ２）膜を形成する。不純物を含有しない酸化シリコン膜は、ＣＶＤ法によって形成できる。ＣＶＤ法によって不純物を含有しない酸化シリコン膜を堆積する場合、例えば、ＴＥＯＳを原料ガスとして用いるプラズマＣＶＤ法を用いることができる。
【００６３】
次いで、図１１（ａ）に示すように、キャパシタ素子Ｃａを形成する位置の不純物を含有しない酸化シリコン膜および第４の層間絶縁膜１２を異方性ドライエッチングして、不純物を含有しない酸化シリコン膜および第４の層間絶縁膜１２を貫通する開口部１２Ａを形成する。開口部１２Ａには、ＭＯＳトランジスタＴｒと接続された容量コンタクトパッド１０が露出される。
【００６４】
なお、開口部１２Ａ（キャパシタ素子Ｃａの下部電極１３）を形成する位置は、図１６に示すように、活性領域Ｋおよびワード配線Ｗの規則的な配置とは異なる適切な配置とされている。また、図１６においては、図面を見やすくして、開口部１２Ａの配置と活性領域Ｋおよびワード配線Ｗの配置との関係を理解しやすくするために、容量コンタクトパッドおよびビット配線の記載は省略した。
【００６５】
また、本実施形態においては、開口部１２Ａを形成すると同時に、図１１（ｂ）に示すように、メモリセル部５１の外周を囲むように、不純物を含有しない酸化シリコン膜および第４の層間絶縁膜１２を異方性ドライエッチングして、不純物を含有しない酸化シリコン膜および第４の層間絶縁膜１２を貫通する溝１２Ｂを形成する。溝１２Ｂには、第２の層間絶縁膜７によって下層と絶縁された容量コンタクトパッド１０が露出される。
【００６６】
次に、メモリセル部５１および周辺回路部５２に導電膜１３０を１０〜３０ｎｍ程度の膜厚に形成する。このことにより、開口部１２Ａの内面に沿ってキャパシタ素子Ｃａの下部電極１３となる窒化チタン膜からなる導電膜が形成されるとともに、溝１２Ｂの内面に沿ってダミー電極１３ａとなる導電膜が形成される（導電膜形成工程）。下部電極１３およびダミー電極１３ａとなる導電膜１３０は、メモリセル部５１およびメモリセル部５１の外周領域の容量コンタクトパッド１０上に設けられ、容量コンタクトパッド１０に接続される。なお、下部電極１３およびダミー電極１３ａとなる導電膜１３０の材料としては窒化チタン以外の金属膜も使用可能である。
【００６７】
次に、図１２に示すように、プラズマＣＶＤ法により、不純物を含有した酸化シリコン（ＢＰＳＧ等）を下部電極１３およびダミー電極１３ａとなる導電膜１３０の表面を覆うように堆積して、キャップ膜３０を形成する。設計ルール６５ｎｍ以降の世代のＤＲＡＭ５０においては、下部電極１３（開口部１２Ａ）のサイズ縮小により、プラズマＣＶＤ法のようなカバレッジの悪い方法で、下部電極１３およびダミー電極１３ａとなる導電膜１３０の表面に、キャップ膜３０を構成する酸化シリコンの堆積させた場合、図１２に示すように、下部電極１３およびダミー電極１３ａとなる導電膜１３０の形成された開口部１２Ａ内および溝１２Ｂ内がキャップ膜３０で充填される前に、開口部分で閉塞する。
【００６８】
このため、導電膜１３０の形成された開口部１２Ａ内に空洞３０ａが形成されるとともに、導電膜１３０の形成された溝１２Ｂ内に空洞３０ｂが形成される。また、キャップ膜３０を形成することにより、導電膜１３０の形成された開口部１２Ａおよび溝１２Ｂの内壁に、内部を充填しない膜厚でキャップ膜３０が付着されてもよい。なお、キャップ膜３０は、後の工程で除去されるので、下部電極１３およびダミー電極１３ａとなる導電膜１３０の形成された開口部１２Ａおよび溝１２Ｂの内壁に、キャップ膜３０が付着されても問題ない。
【００６９】
次に、図１３に示すように、ＣＭＰを行い、支持部材１４０およびサポート膜１４の上面を露出させる。これにより、下部電極１３およびダミー電極１３ａとなる導電膜のうち、支持部材１４０上およびサポート膜１４上に設けられていた導電膜が除去され、開口部１２Ａの内面に残存する導電膜１３０からなる下部電極１３と、溝１２Ｂの内面に残存する導電膜からなるダミー電極１３ａとが形成される。
【００７０】
次に、図１４に示すように、フォトレジストで形成したパターン（図示せず）をマスクとして支持部材１４０の異方性ドライエッチングを行い、支持部材１４０をパターニングする。これにより、図２および図１４（ａ）に示すように、下部電極１３と平面視で重ならない領域の一部に設けられ、複数の下部電極１３の外壁１３Ｂの上端と接触して隣接する下部電極１３間を繋ぐものであり、不純物を含有しない酸化シリコンからなる支持部１４Ｓが形成される。
【００７１】
本実施形態においては、支持部１４Ｓとして、メモリセル部５１の外縁に沿ってダミー電極１３ａのメモリセル部５１側（内側）の外壁の上端に接触して配置されている枠状部１４ａと、ワード配線Ｗの延在方向と直交する方向に延在し、両端部が枠状部１４ａに接触されて所定の間隔で配置された複数のラインパターンからなる線状部１４ｂとからなる図２および図１６に示す平面形状を有するものが形成される。
【００７２】
本実施形態においては、支持部１４Ｓが、両端部が枠状部１４ａに接触されて所定の間隔で配置された複数のラインパターンからなる線状部１４ｂを有するものであるので、後述する湿式エッチングにより不純物を含有した酸化シリコンからなる第４の層間絶縁膜１２を除去する工程において、支持部１４Ｓの下層に配置されている第４の層間絶縁膜１２に、隣接する線状部１４ｂの間から均一にエッチング液を供給することができ、効率よく第４の層間絶縁膜１２を除去できる。
【００７３】
しかも、本実施形態においては、線状部１４ｂが、両端部が枠状部１４ａに接触された複数のラインパターンからなるものであるので、線状部１４ｂが枠状部１４ａによって保持された優れた強度を有するものとなり、第４の層間絶縁膜１２を除去する工程における下部電極１３の倒壊を効果的に防止できる。
さらに、本実施形態においては、支持部１４Ｓの枠状部１４ａが、図１４（ｂ）に示すように、ダミー電極１３ａのメモリセル部５１側（内側）の外壁に接触して配置されているので、枠状部１４ａがダミー電極１３ａによって保持された優れた強度を有するものとなり、第４の層間絶縁膜１２を除去する工程における下部電極１３の倒壊をより効果的に防止できる。
【００７４】
なお、図１４に示すように、下部電極１３の開口部分に形成されているキャップ膜３０は、支持部材１４０のパターニングによって支持部１４Ｓを形成する際に、一部が除去され、一部が残存する。また、ダミー電極１３ａの開口部分に形成されているキャップ膜３０については、支持部材１４０をパターニングする際に、パターニングを行ってもよいが、特にパターニングを行わなくてもよい。
【００７５】
次に、図１５に示すように、湿式エッチングにより、不純物を含有する酸化シリコン（不純物ドープＳｉＯ２）からなる第４の層間絶縁膜１２を選択的に除去し、下部電極１３の外壁１３Ｂと、ダミー電極１３ａのメモリセル部５１側（内側）の外壁とを露出させる。本実施形態においては、支持部１４Ｓによって下部電極１３が支持されているので、第４の層間絶縁膜１２を除去する湿式エッチングにおいて、下部電極１３が倒壊することを防止できる。
【００７６】
第４の層間絶縁膜１２を除去する湿式エッチングにおいては、第４の層間絶縁膜１２を構成する不純物を含有する酸化シリコンと、下部電極１３を構成する不純物を含有しない酸化シリコンとのエッチングレート比（不純物を含有する酸化シリコンのエッチング速度／不純物を含有しない酸化シリコンのエッチング速度）が１００以上であるエッチング液を用いて湿式エッチングを行うことが好ましい。
【００７７】
このようなエッチング液としては、イソプロピルアルコール（ＩＰＡ）にフッ酸（ＨＦ）を１０質量％の割合で混合させたもの（１０質量％のフッ酸を含むイソプロピルアルコール）などが挙げられる。エッチング液として１０質量％のフッ酸を含むイソプロピルアルコールを用いることで、支持部１４Ｓによって下部電極１３が倒壊することを防止しつつ、支持部１４Ｓに対して、第４の層間絶縁膜１２を容易に効率よく選択的に除去できる。
【００７８】
なお、第４の層間絶縁膜１２を除去する湿式エッチングによって、第４の層間絶縁膜１２と同時に、下部電極１３内およびダミー電極１３ａ内に残存していた不純物を含有した酸化シリコンからなるキャップ膜３０も除去される。
したがって、図１５に示すように、第４の層間絶縁膜１２を除去する湿式エッチングによって、下部電極１３の外壁１３Ｂとダミー電極１３ａのメモリセル部５１側（内側）の外壁だけでなく、下部電極１３の内壁１３Ａも、ダミー電極１３ａの内壁も露出される。
【００７９】
また、本実施形態においては、窒化シリコンで形成されている第３の層間絶縁膜１１上に第４の層間絶縁膜１２が設けられているので、第４の層間絶縁膜１２を除去する湿式エッチングにおいて、第３の層間絶縁膜１１がストッパー膜として機能する。このため、第４の層間絶縁膜１２を除去するエッチング液が、第３の層間絶縁膜１１よりも下層に配置されたＭＯＳトランジスタＴｒ等に悪影響を与えることが防止される。
【００８０】
また、本実施形態においては、下部電極１３の壁面の高さと同じ高さで半導体基板１の厚み方向に延びる外壁を有し、下部電極１３と同じ材料からなるダミー電極１３ａが、メモリセル部５１の外周を囲むように配置されているので、第４の層間絶縁膜１２を除去する湿式エッチングに用いられるエッチング液が、ダミー電極１３ａの周辺回路部５２側の外壁面の配置されている領域から周辺回路部５２に浸透するのが防止される。
【００８１】
さらに、本実施形態においては、支持部１４Ｓと同じ材料からなるサポート膜１４が、ダミー電極１３ａの周辺回路部５２側（外側）の外壁に沿って、ダミー電極１３ａの周辺回路部５２側の外壁に接触して配置されているので、下部電極１３の壁面を露出させる工程において、湿式エッチングに用いられるエッチング液が、上面から周辺回路部５２に浸透するのを防止することができる。
【００８２】
次に、下部電極１３およびダミー電極１３ａの露出されている領域を覆うように、容量絶縁膜（図示せず）を形成する。
次に、図４に示すように、メモリセル部５１および周辺回路部５２に、窒化チタン等の金属膜を形成し、下部電極１３と容量絶縁膜を挟んで対向配置されたキャパシタ素子Ｃａの上部電極１５を形成する。なお、上部電極１５には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極１３間のスペース部分の充填性を向上させた膜を上部電極１５として使用してもよい。以上の工程により、キャパシタ素子Ｃａが形成される。
【００８３】
続いて、周辺回路部５２上の不要な上部電極１５をパターニングによって除去する。その後、酸化シリコン等で第５の層間絶縁膜２０を形成する。次いで、メモリセル部５１に、キャパシタ素子Ｃａの上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。その後、第５の層間絶縁膜２０上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属からなる上層の配線層２１を形成する。さらに、上層の配線層２１上に、酸窒化シリコン（ＳｉＯＮ）等からなる表面保護膜２２を形成する。以上の工程により図１〜図４に示す本実施形態のＤＲＡＭ５０が完成する。
【００８４】
本実施形態の半導体装置の製造方法では、キャパシタ素子Ｃａを形成する工程が、不純物を含有する酸化シリコンからなる第４の層間絶縁膜１２に埋め込まれて半導体基板１の厚み方向に延びる外壁１３Ｂを有する複数の下部電極１３の外壁１３Ｂと接触して、隣接する２以上の下部電極１３間を繋ぐように、下部電極１３と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部１４Ｓを形成する工程と、湿式エッチングにより第４の層間絶縁膜１２を除去し、下部電極１３の外壁１３Ｂを露出させる工程とを有する方法であるので、引っ張り応力が小さく、クラックが発生しにくい材料からなる優れた強度を有する支持部１４Ｓによって、製造途中における下部電極１３の倒壊が効果的に防止される。
【００８５】
また、本実施形態の半導体装置は、下部電極１３と平面視で重ならない領域の一部に設けられ、下部電極１３の外壁１３Ｂと接触して隣接する２以上の下部電極１３間を繋ぐものであって、不純物を含有しない酸化シリコンからなる支持部１４Ｓを有するキャパシタ素子Ｃａを備えるものであるので、引っ張り応力が小さく、クラックが発生しにくい材料からなる優れた強度を有する支持部１４Ｓを備えるものとなる。したがって、本実施形態の半導体装置は、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜からなる支持部を備えた従来の半導体装置と比較して、微細化が進んだ場合でも歩留まりよく製造できるものとなる。
【００８６】
また、本実施形態の半導体装置は、優れた強度を有する支持部１４Ｓを備えるものであるので、微細化がさらに進んだ場合でも、アスペクト比の高い下部電極１３を形成することができ、キャパシタ素子Ｃａの静電容量を増加させることができる。
【００８７】
さらに、本実施形態の製造方法は、支持部１４Ｓを形成する工程の前に、支持部１４Ｓと同じ材料からなる第２の層間絶縁膜７を形成し、第２の層間絶縁膜７を貫通する容量コンタクトプラグ７Ａを形成する工程と、第２の層間絶縁膜７上に容量コンタクトプラグ７Ａを介してＭＯＳトランジスタＴｒと接続された容量コンタクトパッド１０を形成する工程とを備え、支持部１４Ｓを形成する工程において、容量コンタクトパッド１０上に、下部電極１３を設けている。
【００８８】
このため、第４の層間絶縁膜１２を除去する湿式エッチングに用いられるエッチング液が、ストッパー膜１１のピンホールやストッパー膜１１と容量コンタクトパッド１０との界面を介して、ストッパー膜１１よりも下層に浸透した場合でも、支持部１４Ｓと同じ材料からなる第２の層間絶縁膜７によって、エッチング液が第２の層間絶縁膜７よりも下層に浸透することを防止できる。よって、本実施形態の製造方法によれば、エッチング液によって、第２の層間絶縁膜７よりも下層に配置されたＭＯＳトランジスタＴｒ等にダメージが発生するのを防止できる。
【００８９】
「第２実施形態」
図１７は、本発明の半導体装置の他の例である半導体装置（ＤＲＡＭ）を説明するための図であり、製造途中のＤＲＡＭの一部を示した断面模式図である。図１７は、第１実施形態を説明するための図である図１５に対応する図である。図１７に示される本実施形態のＤＲＡＭが、第１実施形態のＤＲＡＭと異なるところは、キャパシタ素子Ｃａの下部電極の形状とダミー電極の形状のみであるので、第１実施形態と同じ部材については、同じ符号を付し、説明を省略する。
【００９０】
第１実施形態においては、キャパシタ素子Ｃａの下部電極１３が、円形状の底部と円筒状の壁面とを有するクラウン型のものである場合を例に挙げて説明したが、下部電極１３の形状は、クラウン型に限定されるものではない。キャパシタ素子Ｃａの下部電極１３１は、図１７に示すように、円柱状のペデスタル型（ピラー型）であってもよい。
図１７に示す半導体装置を製造するには、第１実施形態と同様にして、図１１に示す開口部１２Ａおよび溝１２Ｂを形成する工程までの各工程を行う。その後、本実施形態においては、第１実施形態と異なり、開口部１２Ａ内および溝１２Ｂ内を完全に充填する厚みで、メモリセル部５１および周辺回路部５２に下部電極１３１およびダミー電極１３１ａとなる導電膜を形成する（導電膜形成工程）。
【００９１】
その後、キャップ膜３０を形成せずに、第１実施形態と同様にして、不純物を含有しない酸化シリコン膜からなる支持部材１４０およびサポート膜１４上に設けられている下部電極１３１およびダミー電極１３１ａとなる導電膜を除去し、支持部材１４０の上面を露出させる。その後、第１実施形態と同様にして、第４の層間絶縁膜１２を除去する湿式エッチングまでの工程を行う。
本実施形態においても、第１実施形態と同様に、支持部１４Ｓによって下部電極１３１が支持されているので、第４の層間絶縁膜１２を除去する湿式エッチングにおいて、下部電極１３１が倒壊することを防止できる。
【００９２】
図１７は、本実施形態において、第４の層間絶縁膜１２を除去する湿式エッチングが終了した状態を示している。本実施形態においては、開口部１２Ａ内および溝１２Ｂ内を完全に充填する厚みで、下部電極１３１およびダミー電極１３１ａとなる導電膜を形成したので、第１実施形態と異なり、第４の層間絶縁膜１２を除去する湿式エッチングによって、下部電極１３１の外壁とダミー電極１３１ａのメモリセル部５１側（内側）の外壁とが露出される。
その後、第１実施形態と同様にして、表面保護膜２２を形成する工程までの各工程を行うことにより、本実施形態のＤＲＡＭが完成する。
【００９３】
本実施形態の半導体装置の製造方法は、第１実施形態と同様、不純物を含有する酸化シリコンからなる第４の層間絶縁膜１２に埋め込まれて半導体基板１の厚み方向に延びる外壁を有する複数の下部電極１３１の外壁と接触して、隣接する２以上の下部電極１３１間を繋ぐように、下部電極１３１と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部１４Ｓを形成する工程と、湿式エッチングにより第４の層間絶縁膜１２を除去し、下部電極１３１の外壁を露出させる工程とを有する方法であるので、優れた強度を有する支持部１４Ｓによって、製造途中における下部電極１３１の倒壊を効果的に防止でき、微細化が進んだ場合でも歩留まりよく製造できる。
【００９４】
なお、本実施形態のＤＲＡＭは、ペデスタル型（ピラー型）の下部電極１３１を有するものであり、第１実施形態と異なり、下部電極１３１の内部がキャパシタ素子Ｃａの静電容量として寄与しないものである。しかし、本実施形態のＤＲＡＭは、支持部１４Ｓによって下部電極１３１が支持されているので、下部電極１３１の高さを高くして、静電容量を増加させることができる。
また、本実施形態のＤＲＡＭにおいては、支持部１４Ｓの形状は、第１実施形態と同じとしたが、第１実施形態と同じでなくてもよい。
【符号の説明】
【００９５】
１…半導体基板（基板）、３…素子分離領域、４…第１の層間絶縁膜、４Ａ…ビット線コンタクトプラグ、５…ゲート電極、５ａ…ゲート絶縁膜、５ｂ…サイドウォール、５ｃ…絶縁膜、６…ビット配線、７…第２の層間絶縁膜（下層間絶縁膜）、８…不純物拡散層、９…基板コンタクトプラグ、１０…容量コンタクトパッド、１１…第３の層間絶縁膜、１２…第４の層間絶縁膜（層間絶縁膜）、１３…下部電極、１３Ａ…内壁、１３Ｂ…外壁、１３ａ…ダミー電極，１４ａ…枠状部、１４ｂ…線状部、１４…サポート膜、１４Ｓ…支持部、１５…上部電極、２０…第５の層間絶縁膜、２２…表面保護膜、４０…ゲート層間絶縁膜、５０…ＤＲＡＭ、５１…メモリセル部、５２…周辺回路部、２０５ａ、２０５ｂ、２０５ｃ…基板コンタクト部、Ｃａ…キャパシタ素子、Ｗ…ワード配線、Ｔｒ…ＭＯＳトランジスタ（トランジスタ）、Ｋ…活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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