(57)【要約】【課題】  低暗電流、低ノイズ、低偽信号の特性を維持しつつ、光量に対する高い感度を達成できるグローバルシャッタ動作可能な固体撮像装置を提供する。【解決手段】ｐ型の半導体からなる基体領域１１と、基体領域１１の上部の一部に設けられたｎ型の電荷生成埋込領域１２と、電荷生成埋込領域１２から離間して設けられ、電荷生成埋込領域１２で生成された信号電荷を蓄積するｎ型の電荷蓄積領域１５と、電荷蓄積領域から離間して設けられ、電荷蓄積領域から信号電荷を読み出す電荷読み出し領域１８と、基体領域１１の深部で生成された電荷の電荷蓄積領域１５への流入をブロックする、ｐ型で基体領域１１より高不純物密度のバリヤ領域とを備える。【選択図】  図２
2011249406.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体からなる基体領域と、
前記基体領域の上部の一部に設けられ、光を入射する第２導電型の電荷生成埋込領域と、
前記基体領域の上部の他の一部に、前記電荷生成埋込領域から離間して設けられ、前記電荷生成埋込領域から前記光により生成された信号電荷を転送して蓄積する第２導電型の電荷蓄積領域と、
前記基体領域の上部の更に他の一部に、前記電荷蓄積領域から離間して設けられ、前記電荷蓄積領域から前記信号電荷を転送して読み出す電荷読み出し領域と、
少なくとも前記電荷蓄積領域の下方に局所的に設けられ、前記電荷読み出し領域の下部が前記基体領域に露出した状態で、前記基体領域の深部で生成された電荷の前記電荷蓄積領域への流入をブロックする、第１導電型で前記基体領域より高不純物密度のバリヤ領域と、
前記電荷生成埋込領域と前記電荷蓄積領域との間の前記基体領域に定義されるチャネルの電位を制御して、前記電荷生成埋込領域から前記電荷蓄積領域へ前記信号電荷を転送する第１の電位制御手段と、
前記電荷蓄積領域と前記電荷読み出し領域との間の前記基体領域に定義されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記信号電荷を転送する第２の電位制御手段、
とを備える画素を複数配列して画素アレイを構成したことを特徴とする固体撮像装置。
【請求項２】
前記バリヤ領域が、前記電荷蓄積領域の側面と下面をともに囲むように、前記電荷読み出し領域から離間して設けられていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記電荷生成埋込領域から電荷を排出する排出ドレイン領域と、
前記電荷生成埋込領域と前記排出ドレイン領域との間の前記基体領域に定義されるチャネルの電位を制御して、前記電荷生成埋込領域から前記排出ドレイン領域へ前記電荷を排出する第３の電位制御手段
とを更に備えることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記電荷読み出し領域に接続され、前記電荷読み出し領域の電位をリセットするリセットトランジスタ、及び前記電荷読み出し領域の電位変化を増幅して読み出す増幅トランジスタを更に備えることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に全画素同時電子シャッタ（「グローバルシャッタ」ともいう）機能を有する固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサにおいては、ローリングシャッタ動作が基本であるが、ＣＭＯＳ高速度イメージセンサ用のグローバルシャッタ機能が開発されている。グローバルシャッタ機能を有するＣＭＯＳイメージセンサとしては様々なタイプが提案されているが、低暗電流かつ低ノイズで高画質が得られる方式として、図１２に示すような信号電荷を２段で転送する画素構造が報告されている（特許文献１、２参照）。
【０００３】
図１２に示すように、従来のグローバルシャッタ機能を有する固体撮像装置は、ｐ型基板１１１の表面側にｎ層１１２及び高不純物密度ｐ層１１３からなる埋め込みフォトダイオードＤ１を形成している。そして、この埋め込みフォトダイオードＤ１に、電子シャッタ用ゲート電極１１４（ＧＳ）を介してｎ層１１５及び高不純物密度のｐ層１１６からなる埋め込みダイオード型の電荷蓄積ダイオードＤ２が隣接している。又電荷蓄積ダイオードＤ２と読出ゲート電極１１７（ＴＸ）を介して電荷読み出し領域１１８（ＦＤ）が形成されている。更に埋め込みフォトダイオードＤ１に隣接して、グローバルリセット用ゲート電極１２０（ＧＲ）を介して排出ドレイン領域１２１が形成されている。なお、電荷蓄積ダイオードＤ２及び電荷読み出し領域１１８の上側には遮光用メタル層１１９が配置されている。図１２に示した画素が多数配列されて画素アレイを構成してイメージセンサ（図示せず）が実現される。
【０００４】
イメージセンサのグローバルシャッタ動作においては、まず全画素同時にリセット用ゲート電極ＧＲをオンさせてフォトダイオードＤ１の電荷を排出させた後、入射光により発生した電荷をフォトダイオードＤ１に蓄積する。一定期間蓄積した後、全画素同時にシャッタ用ゲート電極ＧＳをオンさせてフォトダイオードＤ１の電荷を電荷蓄積ダイオードＤ２へ転送する。電荷蓄積ダイオードＤ２に保持された電荷は全画素が同時タイミングで露光蓄積された信号を表す。電荷蓄積ダイオードＤ２の電荷の読み出しは順次行われる。即ち、まずリセットトランジスタ１２４（ＲＳ）をオンさせて電荷読み出し領域１１８の電位をリセットする。次いで転送用ゲート電極ＴＸをオンさせて電荷蓄積ダイオードＤ２の電荷を電荷読み出し領域１１８へ転送する。リセット後及び電荷転送後の電荷読み出し領域１１８の電位は増幅用トランジスタ１２５で増幅され選択トランジスタ１２６を介して読み出されている。これらの動作が信号読み出しのシーケンスに従い順次繰り返されている。
【０００５】
以上のように、従来のグローバルシャッタ機能を有する固体撮像装置によれば、電荷を保持するフォトダイオードＤ１及び電荷蓄積ダイオードＤ２は埋め込みダイオード型であるため低暗電流が実現されている。又、リセット後及び電荷転送後の電荷読み出し領域１１８の電位にはノイズ相関があるため、それらの間で差を取る相関二重サンプリング（ＣＤＳ）動作によりノイズがキャンセルされた正味の信号が得られ、低ノイズが実現されている。しかしながら、電荷蓄積ダイオードＤ２で電荷を保持している期間中にもフォトダイオードＤ１では光電変換を行っており、たとえ電荷蓄積ダイオードＤ２及び電荷読み出し領域１１８の上側には遮光用メタル層１１９が配置されていても、入射光により基板１１１深部で発生した光電荷の一部が拡散により電荷蓄積ダイオードＤ２へ流入すれば偽信号となる。同様に光電荷の一部が電荷読み出し領域１１８に流入しても電荷読み出し時の偽信号となる。これら電荷蓄積ダイオードＤ２及び電荷読み出し領域１１８での偽信号を抑圧する方法として、図１３に示すように、電荷蓄積ダイオードＤ２及び電荷読み出し領域１１８の周囲を基板より高不純物密度の層で囲む方法が提案されている（特許文献３参照）。
【０００６】
図１３に示す従来のグローバルシャッタ機能を有する固体撮像装置の基本的な動作は、図１２に示す従来のグローバルシャッタ機能を有する固体撮像装置と同様であるが、電荷蓄積ダイオードＤ２及び電荷読み出し領域１１８を覆う基板１１１より高不純物密度のｐ層２２２を付加したことのみ異なる。ｐ層２２２は基板１１１中の少数キャリアである電子に対してポテンシャルバリヤを形成する。したがって、入射光により基板１１１深部で発生した光電荷（電子）の一部が拡散により電荷蓄積ダイオードＤ２へ流入することを阻止し、電荷蓄積ダイオードＤ２での電荷保持動作中の偽信号を抑圧する。同様に、電荷読み出し領域１１８での電荷読み出し時の偽信号を防止する。
【０００７】
しかしながら図１３の構成の場合、電荷読み出し領域１１８が基板より高不純物密度のｐ層２２２内に形成されるため、寄生容量となる電荷読み出し領域１１８の接合容量Ｃsthの増大を招く。これは電荷読み出し領域１１８での電荷電圧変換ゲイン低下となり、光量に対する電圧振幅、即ち電圧感度の低下を招く。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１０３６４７号公報（図３）
【特許文献２】特開２００９−２６８０８３号公報（図８）
【特許文献３】特表２００８−５４３０６１号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、低暗電流、低ノイズ、低偽信号の特性を維持しつつ、光量に対する高い感度を達成できるグローバルシャッタ動作可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の態様は、(a)第１導電型の半導体からなる基体領域と、(b)基体領域の上部の一部に設けられ、光を入射する第２導電型の電荷生成埋込領域と、(c)基体領域の上部の他の一部に、電荷生成埋込領域から離間して設けられ、電荷生成埋込領域から光により生成された信号電荷を転送して蓄積する第２導電型の電荷蓄積領域と、(d)基体領域の上部の更に他の一部に、電荷蓄積領域から離間して設けられ、電荷蓄積領域から信号電荷を転送して読み出す電荷読み出し領域と、(e)少なくとも電荷蓄積領域の下方に局所的に設けられ、電荷読み出し領域の下部が基体領域に露出した状態で、基体領域の深部で生成された電荷の電荷蓄積領域への流入をブロックする、第１導電型で基体領域より高不純物密度のバリヤ領域と、(f)電荷生成埋込領域と電荷蓄積領域との間の基体領域に定義されるチャネルの電位を制御して、電荷生成埋込領域から電荷蓄積領域へ信号電荷を転送する第１の電位制御手段と、(g)電荷蓄積領域と電荷読み出し領域との間の基体領域に定義されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ信号電荷を転送する第２の電位制御手段とを備える画素を、複数配列して画素アレイを構成した固体撮像装置であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、低暗電流、低ノイズ、低偽信号の特性を維持しつつ、光量に対する高い感度を達成できる、グローバルシャッタ動作可能な固体撮像装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の全体構成（チップ上のレイアウト）の概略を説明する模式的な平面図である。
【図２】第１の実施の形態に係る固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図３】第１の実施の形態に係る固体撮像装置の画素の平面パターンの例を示す図である。
【図４】第１の実施の形態に係る固体撮像装置のグローバルシャッタ動作を説明するタイミング図である。
【図５】図４に示したグローバルシャッタ動作のタイミング図の詳細を説明する図である。
【図６】第１の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の画素の平面パターンの他の例を示す図である。
【図７】本発明の第２の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図８】本発明の第２の実施の形態の変形例（第１の変形例）に係るグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図９】本発明の第２の実施の形態の他の変形例（第２の変形例）に係るグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図１０】本発明の第３の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図１１】本発明の他の実施形態に係るグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図１２】従来のグローバルシャッタ動作可能な固体撮像装置の画素アレイを構成する特定の画素に着目し、その画素の構造の概略を示す模式的な断面図である。
【図１３】従来のグローバルシャッタ動作可能な固体撮像装置の画素の構成の他の例を示す模式的な断面図である。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、特に、断面図や平面図で、半導体からなる基体領域の内部に、それぞれの半導体領域を矩形な領域で示しているが、現実の製造プロセスを考慮すれば、それぞれの半導体領域を示す矩形領域の角部が丸みを帯びる場合がある。よって、以下の図面は、それらの丸みを帯びた形状を、便宜上、簡略化して矩形で示していると解釈しても良い。
【００１４】
即ち、当業者に周知のように、半導体基板の内部に特定の半導体領域をｐ型若しくはｎ型の不純物の熱拡散で形成する場合は、通常ガウス分布や補誤差関数分布になりうるので、熱プロセスを伴う場合には、完成品を示す断面図においては、横方向の拡散速度と深さ方向への拡散速度に起因して、底部周辺が丸みを帯びた舟形形状等の拡散領域になりうるものであり、完成品においては図示したようなボックス型のプロファイルとは異なる形状に仕上がる場合があることに留意されたい。
【００１５】
又、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第３の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ５０と周辺回路部（５１，５２，５５，…）とを同一の半導体チップ上に集積化している。画素アレイ５０には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、例示したような方形状の撮像領域を構成している。画素アレイ５０の下辺部には、画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnm方向に沿ってコラムデコーダ回路５５が設けられ、画素アレイ部の左辺部には画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1；Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2；……；Ｘ1j，Ｘ2j，……，Ｘij，……，Ｘ(n-1)j，Ｘnj；……；Ｘ1(m-1)，Ｘ2(m-1)，……，Ｘi(m-1)，……，Ｘ(n-1)(m-1)，Ｘn(m-1)；Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnm方向に沿って行デコーダ回路５１及び行駆動回路５２が設けられている。行デコーダ回路５１及び行駆動回路５２から出力される水平駆動線Ｗ1，Ｗ2，Ｗ3，……，Ｗi，Ｗi+1，……，Ｗ(n-1)，Ｗnのそれぞれは、図５に示す読出信号ＴＸ（ｉ）を伝搬する転送トランジスタ駆動線、リセット信号ＲＳ（ｉ）を伝搬するリセットトランジスタ駆動線及び選択信号ＳＬ（ｉ）を伝搬する選択トランジスタ駆動線を１つの線に代表して表したものである。
【００１７】
各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnmでは、行デコーダ回路５１により特定の行が選択され、行駆動回路５２を介して水平駆動線Ｗ1，Ｗ2，Ｗ3，……，Ｗi，Ｗi+1，……，Ｗ(n-1)，Ｗnへ駆動信号が与えられる。
【００１８】
画素アレイ５０の上辺部には、電源線５７が設けられ、電源電圧Ｖddが、コラム毎の電源線ＰＳ１，ＰＳ2，……，ＰＳj，……，ＰＳ(m-1)，ＰＳmを介して、各画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1；Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2；……；Ｘ1j，Ｘ2j，……，Ｘij，……，Ｘ(n-1)j，Ｘnj；……；Ｘ1(m-1)，Ｘ2(m-1)，……，Ｘi(m-1)，……，Ｘ(n-1)(m-1)，Ｘn(m-1)；Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnmの素子に供給されている。図１に示したコラムデコーダ回路５５，行デコーダ回路５１及び行駆動回路５２によって画素アレイ５０内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ５０を各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnmの画素信号を各画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘ(n-1)1，Ｘn1；Ｘ12，Ｘ22，……，Ｘi2，……，Ｘ(n-1)2，Ｘn2；……；Ｘ1j，Ｘ2j，……，Ｘij，……，Ｘ(n-1)j，Ｘnj；……；Ｘ1(m-1)，Ｘ2(m-1)，……，Ｘi(m-1)，……，Ｘ(n-1)(m-1)，Ｘn(m-1)；Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘ(n-1)m，Ｘnm毎に設けられた垂直信号線Ｖsig１，Ｖsig2，……，Ｖsigj，……，Ｖsig(m-1)，Ｖsigmによって画素信号を読み出す構成となっている。各垂直信号線Ｖsig１，Ｖsig2，……，Ｖsigj，……，Ｖsig(m-1)，Ｖsigmから読み出された画素信号は、コラム信号処理回路（Ｑ１，Ｑ2，……，Ｑj，……，Ｑ(m-1)，Ｑm）へ導かれ、アナログないしアナログとデジタルの信号処理が施されている。その後、コラムデコーダ回路５５によりコラム毎の信号が水平信号線ＨＳＧへ読み出され、最終的に素子外部へ出力されている。
【００１９】
第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnmとして機能する半導体素子の構造を、画素Ｘijを一例として図２及び図３に示す。図２は図３のIIIＡ−IIIＡから見た断面図であるが、画素Ｘijはフィールド絶縁膜４１で囲まれた活性領域の内部に設けられている。図３の符号２９で示めされる一点鎖線は、図２のフィールド絶縁膜４１の端部に対応し、活性領域の境界を意味する。
【００２０】
図２及び図３に示すように、画素Ｘijとしての半導体素子は、第１導電型（ｐ型）の半導体からなる基体領域１１と、基体領域１１の上部に埋め込まれ、光を入射する第２導電型（ｎ型）の電荷生成埋込領域（カソード領域）１２と、基体領域１１の上部の一部に電荷生成埋込領域（カソード領域）１２と離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を蓄積する第２導電型（ｎ＋型）の電荷蓄積領域１５と、基体領域１１の上部の一部に電荷蓄積領域１５と離間して埋め込まれ、電荷蓄積領域１５が蓄積した電荷を受け入れる第２導電型（ｎ＋型）の読み出し領域１８と、基体領域１１の上部の他の一部（図２において左側）に電荷生成埋込領域（カソード領域）１２と離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を排出してリセットする第２導電型（ｎ＋型）の排出ドレイン領域２１とを備える。そして、更に、電荷蓄積領域１５を囲むように、基体領域１１より高不純物密度の第１導電型のバリヤ領域２２が、基体領域１１の上部に形成されている。ここで「基体領域１１」とは、半導体基板を含む概念であるが、図８に示すようなエピタキシャル成長層をも含みうる概念である。
【００２１】
電荷生成埋込領域１２が生成した電荷の電荷蓄積領域１５への転送を容易にするためには、電荷蓄積領域１５は、信号電荷を移動させる場の方向を深さ方向として定義して、電荷生成埋込領域１２のポテンシャル谷（電子井戸）の底よりもポテンシャル谷の底の深さが深いことが望ましい。電子はポテンシャルの高い方向に向かって移動し、正孔はポテンシャルの低い方向に向かって移動する。よって、ポテンシャルダイアグラムにおいて、「信号電荷を移動させる場の方向」とは、電子に対しては電気力線とは反対の方向を意味し、正孔に対しては電気力線の方向を意味する。第１の実施の形態に係る固体撮像装置の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合を例示的に説明している。このため、図示を省略したポテンシャルダイアグラムにおいて、ポテンシャルダイアグラムの下方向（深さ方向）が、電位（ポテンシャル）の正方向として定義され、下方向がフォトダイオードが生成した信号電荷を移動させる場の方向である。このため、第１導電型をｎ型、第２導電型をｐ型として、電気的な極性を反対とする場合においては、処理される信号電荷が正孔となるが、正孔に対しては、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状等は、図の下方向（深さ方向）を、電位の負方向として表現される。しかし、信号電荷が正孔の場合も、ポテンシャル（電位）的には逆となるが、ポテンシャルダイアグラムの下方向がフォトダイオードが生成した信号電荷（正孔）を移動させる場の方向である。ポテンシャルダイアグラムにおいて、電荷生成埋込領域１２が完全空乏化したときの第１のポテンシャル谷ＰＷ１の深さが、電荷蓄積領域１５が完全空乏化したときの第２のポテンシャル谷ＰＷ２の深さよりも浅くなるようにするためには、例えば、電荷生成埋込領域１２の不純物密度よりも電荷蓄積領域１５の不純物密度が高くなるように、それぞれの不純物密度を選べば良い。電荷生成埋込領域１２の不純物密度よりも電荷蓄積領域１５の不純物密度を高く設定する方法は、当業者に周知の種々の方法を適宜設計して採用可能である。
【００２２】
基体領域１１としては、不純物密度５×１０12ｃｍ-3程度以上、５×１０16ｃｍ-3程度以下程度が好ましい。電荷生成埋込領域１２の不純物密度は、１×１０17ｃｍ-3程度以上、８×１０18ｃｍ-3程度以下、好ましくは２×１０17ｃｍ-3程度以上、１×１０18ｃｍ-3程度以下、代表的には、例えば５×１０17ｃｍ-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．１〜０．３μｍ程度とすることが可能である。一方、電荷蓄積領域１５の不純物密度は、１×１０17ｃｍ-3程度以上、８×１０18ｃｍ-3程度以下、好ましくは４×１０17ｃｍ-3程度以上、２×１０18ｃｍ-3程度以下、代表的には、例えば１×１０18ｃｍ-3程度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．１〜１．３μｍ程度とすることが可能である。電荷蓄積領域１５の不純物密度は、電荷生成埋込領域１２の不純物密度の１．２〜５倍、好ましくは１．５〜２．５倍程度に設定しておけば、バリヤ領域２２の不純物密度等の設計にも依存するが、電荷蓄積領域１５がなすポテンシャル谷の底の電位が、電荷生成埋込領域１２がなすポテンシャル谷の底の電位よりも適度に深くなる。
【００２３】
基体領域１１の不純物密度をＮａ、バリヤ領域２２の不純物密度をＮｂとすると、中性化した基体領域１１で発生した少数キャリア（電子）が拡散により電荷蓄積領域１５へ流入しようとする際、バリヤ領域２２には次式で表される高さのポテンシャルバリヤＶbが形成される。
【００２４】
Ｖb＝(ｋＴ/ｑ)ln(Ｎｂ/Ｎａ)            ……（１）
ここでｋはボルツマン定数、Ｔは絶対温度、ｑは電子電荷、ｌｎ（）は自然対数を表す。これより、Ｎｂ／Ｎａが大きいほどバリヤが高くなり、この比が５０〜５００程度にするのが望ましい。例えば、Ｎａ＝１×１０15ｃｍ-3、Ｎｂ＝５×１０16〜５×１０17ｃｍ-3程度とされる。
【００２５】
電荷生成埋込領域（カソード領域）１２と、電荷生成埋込領域（カソード領域）１２の直下の基体領域（アノード領域）１１とで埋め込みフォトダイオード（以下において、単に「フォトダイオード」という。）Ｄ１を構成している。電荷蓄積領域（カソード領域）１５と、電荷蓄積領域１５を囲むバリヤ領域２２、更に、バリヤ領域２２の直下の基体領域（アノード領域）１１とで埋め込みダイオード（以下において「電荷蓄積ダイオード」という。）Ｄ２を構成している。
【００２６】
電荷生成埋込領域１２の上部にはｐ＋型の第１のピニング層１３が、電荷蓄積領域１５の上部にｐ＋型の第２のピニング層１６が配置されている。第１のピニング層１３及び第２のピニング層１６は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。
【００２７】
基体領域１１の上にはゲート絶縁膜（図示省略）が形成されている。ゲート絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。
【００２８】
図２の中央部付近に配置され、図２において図示を省略したゲート絶縁膜（電子シャッタ用ゲート絶縁膜）上には、電荷生成埋込領域１２と電荷蓄積領域１５との間に形成される転送チャネルの電位を静電的に制御して、電荷生成埋込領域１２から、電荷生成埋込領域１２が生成した電子を電荷蓄積領域１５へ電荷を転送し、グローバル電子シャッタの動作をさせる電子シャッタ用ゲート電極１４が配置されている。図２において図示を省略したゲート絶縁膜（電子シャッタ用ゲート絶縁膜）と、この電子シャッタ用ゲート絶縁膜上の電子シャッタ用ゲート電極１４とで、絶縁ゲート構造（ＭＩＳ構造）を構成し、電荷生成埋込領域１２と電荷蓄積領域１５との間の基体領域１１の上部に形成されるチャネルの電位を静電的に制御して、電荷生成埋込領域１２から電荷蓄積領域１５へ電荷を排出する第１の電位制御手段を構成している。
【００２９】
又、図２の電子シャッタ用ゲート絶縁膜の右側に配置され、図２において図示を省略したゲート絶縁膜（読出ゲート絶縁膜）上には、電荷蓄積領域１５と読み出し領域１８との間に形成される転送チャネルの電位を静電的に制御して、電荷蓄積領域１５から読み出し領域１８へ電荷を転送する読出ゲート電極１７が配置されている。図示を省略したゲート絶縁膜（読出ゲート絶縁膜）と、この読出ゲート絶縁膜上の読出ゲート電極１７とで、絶縁ゲート構造（ＭＩＳ構造）を構成し、電荷蓄積領域１５と読み出し領域１８との間の基体領域１１の上部に形成されるチャネルの電位を静電的に制御して、電荷蓄積領域１５から読み出し領域１８へ電荷を転送する第２の電位制御手段を構成している。
【００３０】
更に、図２の電子シャッタ用ゲート絶縁膜の左側に配置され、図２において図示を省略したゲート絶縁膜（リセットゲート絶縁膜）上には、電荷生成埋込領域１２と排出ドレイン領域２１との間に形成される転送チャネルの電位を静電的に制御して、電荷生成埋込領域１２から、電荷生成埋込領域１２が生成した電子を排出ドレイン領域２１へ電荷を排出し、グローバルリセットの動作をさせるグローバルリセット用ゲート電極２０が配置されている。図示を省略したゲート絶縁膜（排出ゲート絶縁膜）と、この排出ゲート絶縁膜の上に設けられるグローバルリセット用ゲート電極２０とで、絶縁ゲート構造（ＭＩＳ構造）を構成し、電荷生成埋込領域１２と排出ドレイン領域２１との間の基体領域１１に定義されるチャネルの電位を静電的に制御して、電荷生成埋込領域１２から排出ドレイン領域２１へ電荷を排出する第３の電位制御手段を構成している。
【００３１】
図２に示すように、フィールド絶縁膜４１の上に遮光膜１９が設けられ、遮光膜１９の開口部は、光電荷の発生が、フォトダイオードＤ１を構成している電荷生成埋込領域１２及びその直下の基体領域１１で生じるように選択的に設けられている。図２では、フィールド絶縁膜４１のみの上に遮光膜１９が設けられているが、実際には、遮光膜１９は、フィールド絶縁膜４１の上方において、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成しても良い。
【００３２】
図２に示すように、画素Ｘijの読み出し領域１８には、読み出し用バッファアンプを構成する増幅トランジスタ（信号読み出しトランジスタ）ＴＡijのゲート電極が接続されている。増幅トランジスタＴＡijのドレイン電極は電源Ｖddに接続され、ソース電極は画素選択用のスイッチングトランジスタＴＳijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳijのソース電極は、垂直信号線Ｖsigjに接続され、ゲート電極には水平ラインの選択信号ＳＬ（ｉ）が行駆動回路５２から与えられる。選択信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳijが導通し、増幅トランジスタＴＡijで増幅された読み出し領域１８の電位に対応する電流が垂直信号線Ｖsigjに流れる。更に、読み出し領域１８には、リセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極は電源Ｖddに接続され、ゲート電極にはリセット信号ＲＳ（ｉ）が与えられる。リセット信号ＲＳ（ｉ）をハイ（Ｈ）レベルにして、読み出し領域１８に蓄積された電荷を吐き出し、読み出し領域１８をリセットする。
【００３３】
図３の平面図に示すように、第１の実施の形態に係る固体撮像装置においては、埋め込みフォトダイオードＤ１、電子シャッタ用ゲート電極１４、電荷蓄積ダイオードＤ２、読出ゲート電極１７、電荷読み出し領域１８が直線状に配置されている。更に埋め込みフォトダイオードＤ１の左側に隣接し、グローバルリセット用ゲート電極２０と排出ドレイン領域２１が、埋め込みフォトダイオードＤ１、電子シャッタ用ゲート電極１４、電荷蓄積ダイオードＤ２、読出ゲート電極１７、電荷読み出し領域１８と同じ直線上に配置されている。
【００３４】
図２及び図３に示すように、第１の実施の形態に係る固体撮像装置のそれぞれの画素が、いずれも、電荷蓄積ダイオードＤ２が高不純物密度のバリヤ領域２２で覆われており、低偽信号化されている。更に、図３の平面図に示すように電荷読み出し領域１８の占有面積は可能な限り小さく設計することにより、電荷読み出し領域１８が低不純物密度の基体領域１１内に直接形成されていることと併せて、寄生容量となる電荷読み出し領域１８の接合容量Ｃstが低くなり、電荷読み出し領域１８において高い電荷電圧変換ゲインが確保されている。
【００３５】
ここで、第１の実施の形態に係る固体撮像装置の電荷読み出し領域１８における基体領域１１の深部から流入する拡散電荷の影響については、図４の駆動タイミング図により説明する。
【００３６】
図４は、図１〜図３に示した第１の実施の形態に係る固体撮像装置のグローバルシャッタ動作の駆動タイミングを示す図である。図４の駆動信号ＧＲ及びＧＳは、図２及び図３に示すグローバルリセット用ゲート電極２０及び電子シャッタ用ゲート電極１４に印加する駆動信号の波形をそれぞれ表す。図４に示すＴvertは１垂直走査（フレーム）期間を表し、Ｔhorzが１水平走査期間を表すとすると、読み出し期間ＴREADは１Ｔvertの期間の間にｎ行にわたる画素アレイ情報を読み出すためｎＴhorz期間を要することが分かる。
【００３７】
図５は、図４の点線Ｅで囲んだ部分のグローバルシャッタ動作の詳細であり、１水平走査期間Ｔhorz前後の駆動タイミング図である。図５の選択信号ＳＬ（ｋ），リセット信号ＲＳ（ｋ）及び読出信号ＴＸ（ｋ）は、それぞれ図１に示す画素アレイ５０のｉ＝ｋ行目の画素列の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのそれぞれのスイッチングトランジスタＴＳkjのゲート電極、リセットトランジスタＴＲkjのゲート電極及び読出ゲート電極１７に印加する駆動信号の波形をそれぞれ表し、選択信号ＳＬ（ｋ＋１），リセット信号ＲＳ（ｋ＋１）及び読出信号ＴＸ（ｋ＋１）は、それぞれ図１に示す画素アレイ５０のｉ＋１＝ｋ＋１行目の画素列の画素Ｘ(k+1)1，Ｘ(k+1)2，……，Ｘ(k+1)j，……，Ｘ(k+1)(m-1)，Ｘ(k+1)mのそれぞれのスイッチングトランジスタＴＳ(k+1)jのゲート電極、リセットトランジスタＴＲ(k+1)jのゲート電極及び読出ゲート電極１７に印加する駆動信号の波形をそれぞれ表す。
【００３８】
（ａ）図４において、まず全画素同時にグローバルリセット用ゲート電極２０に駆動信号ＧＲを印加し、全画素のグローバルリセット用ゲート電極２０をオンさせて埋め込みフォトダイオードＤ１の電荷を空にし、フォトダイオードＤ１での電荷蓄積を開始する。蓄積期間が終了すると全画素同時に電子シャッタ用ゲート電極１４に駆動信号ＧＳを印加し、全画素の電子シャッタ用ゲート電極１４をオンさせてフォトダイオードＤ１からの電荷を電荷蓄積ダイオードＤ２に転送する。これによりグローバルシャッタ動作となる。
【００３９】
（ｂ）その後、各画素Ｘijの電荷蓄積ダイオードＤ２に蓄積された電荷を画素アレイの行順次で１水平走査期間Ｔhorz毎に読み出す。その詳細は図５に示すように、ｋ行目の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのスイッチングトランジスタＴＳkjのゲート電極に選択信号ＳＬ（ｋ）を印加し、画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのスイッチングトランジスタＴＳkjのゲート電極をそれぞれオンさせてｋ行目の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmを読み出しモードにする。１水平走査期間Ｔhorzの間に、まずｋ行目の画素列の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのそれぞれのリセットトランジスタＴＲkjのゲート電極にリセット信号ＲＳ（ｋ）を印加し、各画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのそれぞれのリセットトランジスタＴＲkjのゲート電極をオンさせて、各画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmのそれぞれの電荷読み出し領域１８をリセットしリセットレベルを読み出す。
【００４０】
（ｃ）次いで、ｋ行目の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmの読出ゲート電極１７に読出信号ＴＸ（ｋ）を印加し、各画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmの読出ゲート電極１７をオンさせて、ｋ行目の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmのそれぞれの電荷蓄積ダイオードＤ２の電荷を電荷読み出し領域１８へ転送し、それぞれ信号レベルを読み出す。図１のコラム信号処理回路（Ｑ１，Ｑ2，……，Ｑj，……，Ｑ(m-1)，Ｑm）において、各列毎に、リセットレベルと信号レベルの差を取るＣＤＳ動作を行うことにより、ノイズがキャンセルされた正味の信号を得ることができる。
【００４１】
（ｄ）同様の動作が次の（ｋ＋１）行目の画素Ｘ(k+1)1，Ｘ(k+1)2，……，Ｘ(k+1)j，……，Ｘ(k+1)(m-1)，Ｘ(k+1)mでも行われ、ｎ行全てにわたり実施されてグローバルシャッタ動作の読み出し期間ＴREADが完了する。
【００４２】
なお、グローバルリセット用ゲート電極２０がオフしてから電子シャッタ用ゲート電極１４がオンするまでの蓄積期間Ｔint（Sht）は、１垂直走査（フレーム）期間Ｔvert以内で任意に可変でき、可変電子シャッタ動作が可能である。
【００４３】
第１の実施の形態に係る固体撮像装置において、電荷蓄積ダイオードＤ２での最大電荷保持期間Ｔhold(Max)は、全画素の電子シャッタ用ゲート電極１４のオフ時から最後の行（ｎ行）の読み出しが終了するまでなので、ほぼｎＴhorzに相当する。又、第１の実施の形態に係る固体撮像装置の動作では、電荷蓄積期間と１垂直走査（フレーム）期間Ｔvert前の光情報の読み出し期間ＴREAD＝ｎＴhorzを重ねることができ、１フレーム期間Ｔvertを短くできるため高速動作する上で有利となる。
【００４４】
ここで、第１の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の基体領域１１の深部で発生した光電荷の拡散の影響を考える。電荷蓄積ダイオードＤ２では最大１垂直走査（フレーム）期間Ｔvert近くの間、電荷を保持しなければならない。他方、電荷読み出し領域１８では、ｋ行目の画素列の画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，ＸkmのそれぞれのスイッチングトランジスタＴＳkjのゲート電極がオン期間（ΔＴ）の間のみに影響する。一般にΔＴは［μｓ］のオーダーであるが、１垂直走査（フレーム）期間Ｔvertは［ｍｓ］のオーダーであり、各画素Ｘk1，Ｘk2，……，Ｘkj，……，Ｘk(m-1)，Ｘkmのゲート電極電荷読み出し領域１８に対しては、電荷蓄積ダイオードＤ２に比べ１／１０００程度の影響である。よって、電荷読み出し領域１８を基体領域１１内に直接形成しても、光電荷の拡散の影響は無視できる。
【００４５】
以上のように、本発明の第１の実施の形態に係る固体撮像装置によれば、電荷読み出し領域１８は低不純物密度の基体領域１１内に直接形成されるため低容量であり、電荷読み出し領域１８において高い電荷電圧変換ゲインが確保され、これにより、グローバルシャッタ動作において、光量に対する電圧振幅を大きくし、高い電圧感度を達成できる。同時に、光電変換を行う電荷生成埋込領域１２及び画素内メモリとなる電荷蓄積領域１５が埋め込み型のダイオードで形成されて低暗電流であり、電荷読み出し領域１８ではリセット動作後に電荷蓄積領域１５から電荷転送することで正規のＣＤＳ動作が可能となるため低ノイズである。又、光電変換動作中に一括読み出しされた電荷を保持する電荷蓄積領域１５の下側及び側面の全体が高不純物密度のバリヤ領域２２で覆われているため低偽信号である。更に、グローバルシャッタ動作においては、電荷蓄積領域１５で電荷を保持する期間に比べ、電荷読み出し領域１８で電荷を保持する期間は極めて短く、基体領域１１の深部から流入する拡散電荷の影響は実質的に無視できる。
【００４６】
−−第１の実施の形態の変形例−−
図３では、排出ドレイン領域２１、グローバルリセット用ゲート電極２０、埋め込みフォトダイオードＤ１、電子シャッタ用ゲート電極１４、電荷蓄積ダイオードＤ２、読出ゲート電極１７、読み出し領域１８を同一直性上に配置した平面パターンのトポロジーを説明したが、図６に示すように、埋め込みフォトダイオードＤ１、電子シャッタ用ゲート電極１４、電荷蓄積ダイオードＤ２の配列方向に対し、読出ゲート電極１７及び読み出し領域１８が直交方向に配列されるように折り曲げたトポロジーでも良い。
【００４７】
更に、図６に示すように、グローバルリセット用ゲート電極２０と排出ドレイン領域２１の配列を、同様に、埋め込みフォトダイオードＤ１、電子シャッタ用ゲート電極１４、電荷蓄積ダイオードＤ２の配列方向に対し、直交方向に折り曲げて配置しても良い。この場合は、図６のIVＢ−IVＢ方向から見た断面が図２に相当する。図６に示すような直交方向にコの字型に折り曲がったトポロジーであっても、電荷蓄積ダイオードＤ２が高不純物密度のバリヤ領域２２で覆うことにより、低偽信号化が実現可能である。更に、図６に示すようなコの字型のトポロジー等の折れ曲がったレイアウトを有する場合であっても、読み出し領域１８の面積を可能な限り小さく設計可能であり、低不純物密度の基板内に直接形成されていることと併せて、寄生容量となる接合容量Ｃstが低くなり、電荷読み出し領域１８において、高い電荷電圧変換ゲインが確保される。
【００４８】
以上のように、図３とは平面レイアウトの異なる第１の実施の形態の変形例に係る固体撮像装置によっても、電荷読み出し領域１８は低不純物密度の基体領域１１内に直接形成されるため低容量であり、電荷読み出し領域１８において、高い電荷電圧変換ゲインが確保でき、これにより光量に対する電圧振幅を大きくし、高い電圧感度を達成できるという効果を奏することが可能である。同時に、光電変換を行う電荷生成埋込領域１２及び画素内メモリとなる電荷蓄積領域１５が埋め込み型のダイオードで形成されて低暗電流であり、電荷読み出し領域１８ではリセット動作後に電荷蓄積領域１５から電荷転送することで正規のＣＤＳ動作が可能となるため低ノイズである。又、光電変換動作中に一括読み出しされた電荷を保持する電荷蓄積領域１５の下側及び側面の全体が高不純物密度のバリヤ領域２２で覆われているため低偽信号である。更に、グローバルシャッタ動作においては、電荷蓄積領域１５で電荷を保持する期間に比べ、電荷読み出し領域１８で電荷を保持する期間は極めて短いので、基体領域１１の深部から流入する拡散電荷の影響は実質的に無視できる。
【００４９】
（第２の実施の形態）
本発明の第２の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置（２次元イメージセンサ）の全体構成は、第１の実施の形態において図１に示したように、画素アレイ５０と周辺回路部（５１，５２，５５，…）とを同一の半導体チップ上に集積化している点で同一であり、画素アレイ５０の基本構造も、基本的に、第１の実施の形態での説明した通りであるので、重複した説明を省略する。
【００５０】
第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnmとして機能する半導体素子の断面構造を、画素Ｘijを一例として図７に示す。図７は第１の実施の形態で説明した図３のIIIＡ−IIIＡから見た断面図に対応する断面であり、画素Ｘijをはフィールド絶縁膜４１で囲まれた活性領域の内部に設けられている。図３の符号２９で示めされる一点鎖線は、図１０のフィールド絶縁膜４１の端部に対応し、活性領域の境界を意味する。
【００５１】
図７に示すように、第２の実施の形態に係る固体撮像装置の画素Ｘijとしての半導体素子は、第１の実施の形態で説明した基体領域１１より低不純物密度で第１導電型（ｐ−型）の半導体からなる基体領域３６を基本としている点と、基体領域３６の上部の一部に埋め込まれ、第１の実施の形態で説明した基体領域１１と同程度の不純物密度で第１導電型（ｐ型）のウェル領域３１を備える点が、第１の実施の形態に係る固体撮像装置とは異なる。ここで、ウェル領域３１の深さは電荷生成埋込領域（カソード領域）１２の深さよりやや浅い程度にするのが望ましい。
【００５２】
即ち、第２の実施の形態に係る固体撮像装置の画素Ｘijは、図７に示すように、第１の実施の形態で説明した基体領域１１より低不純物密度で第１導電型（ｐ−型）の半導体からなる基体領域３６と、基体領域３６の上部の一部に埋め込まれ、第１の実施の形態で説明した基体領域１１と同程度の不純物密度で第１導電型（ｐ型）のウェル領域３１と、基体領域３６の上部の他の一部にウェル領域３１に隣接して埋め込まれ、ウェル領域３１より高不純物密度の第１導電型のバリヤ領域２２とを備える。そして、第２の実施の形態に係る固体撮像装置の画素Ｘijは、更に、ウェル領域３１の平面内に形成され深さは一部はみ出す、光を入射する第２導電型（ｎ型）の電荷生成埋込領域（カソード領域）１２と、バリヤ領域２２の上部の一部に、ウェル領域３１から離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を蓄積する第２導電型（ｎ＋型）の電荷蓄積領域１５と、基体領域３６の上部の一部に電荷蓄積領域１５と離間して埋め込まれ、電荷蓄積領域１５が蓄積した電荷を受け入れる第２導電型（ｎ＋型）の読み出し領域１８と、ウェル領域３１の上部の他の一部（図７において左側）に電荷生成埋込領域（カソード領域）１２と離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を排出してリセットする第２導電型（ｎ＋型）の排出ドレイン領域２１とを備える。
【００５３】
電荷生成埋込領域（カソード領域）１２は基体領域（アノード領域）３６の上に形成され、フォトダイオードＤ１を構成している。又、電荷蓄積領域（カソード領域）１５と、電荷蓄積領域１５を囲むバリヤ領域２２、更に、バリヤ領域２２の直下の基体領域（アノード領域）３６とで電荷蓄積ダイオードＤ２を構成する。以上の構成により、電荷生成埋込領域は低不純物密度の基体領域３６の上に直接構成されるから、空乏層は基体領域３６内に深く形成され、光電変換領域が深くなって、特に長波長光に対して高い感度を得ることが可能となる。更に、基体領域３６の不純物密度をＮａ、バリヤ領域２２の不純物密度をＮｂとすると、式（１）より、中性化した基体領域３６で発生した少数キャリア（電子）が拡散により電荷蓄積領域（カソード領域）１５に流入しようとする際、バリヤ領域２２のポテンシャルバリヤが一層高くなり、侵入が防止される。即ち、偽信号を一層抑えることが可能となる。
【００５４】
電荷生成埋込領域１２の上部にはｐ＋型の第１のピニング層１３が、電荷蓄積領域１５の上部にｐ＋型の第２のピニング層１６が配置されている。第１のピニング層１３及び第２のピニング層１６は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。
【００５５】
基体領域３６の上にはゲート絶縁膜（図示省略）が形成されている。ゲート絶縁膜（電子シャッタ用ゲート絶縁膜）上には、電荷生成埋込領域１２と電荷蓄積領域１５との間に形成される転送チャネルの電位を静電的に制御して、電荷生成埋込領域１２から、電荷生成埋込領域１２が生成した電子を電荷蓄積領域１５へ電荷を転送し、グローバル電子シャッタの動作をさせる電子シャッタ用ゲート電極１４が配置され、ゲート絶縁膜（読出ゲート絶縁膜）上には、電荷蓄積領域１５と読み出し領域１８との間に形成される転送チャネルの電位を静電的に制御して、電荷蓄積領域１５から読み出し領域１８へ電荷を転送する読出ゲート電極１７が配置されている。更に、図示を省略したゲート絶縁膜（リセットゲート絶縁膜）上には、電荷生成埋込領域１２と排出ドレイン領域２１との間に形成される転送チャネルの電位を静電的に制御して、電荷生成埋込領域１２から、電荷生成埋込領域１２が生成した電子を排出ドレイン領域２１へ電荷を排出し、グローバルリセットの動作をさせるグローバルリセット用ゲート電極２０が配置されている。なお、ウェル領域３１が表面側に形成されているため、電荷生成埋込領域１２と排出ドレイン領域２１との間に形成される転送チャネルの間がパンチスルーすることが防止される。
【００５６】
例えば、第１の実施の形態で説明した基体領域１１としては、１０Ωｃｍ程度（不純物密度１×１０15ｃｍ-3程度の（１００）面を主表面とするｐ型半導体基板が採用可能であるが、第２の実施の形態の基体領域３６としては、１０〜１０００Ωｃｍ程度（不純物密度１×１０13ｃｍ-3程度以上、１×１０15ｃｍ-3程度以下）の（１００）面を主表面とするｐ−型半導体基板を基体領域３６として用意しこのｐ−型の基体領域３６の上部の一部に、グローバルリセット用ゲート電極２０のゲート長等のデザインルールを考慮して、適宜、不純物密度１×１０16ｃｍ-3程度以上、５×１０1７ｃｍ-3程度以下の値等を選択し、ウェル領域３１を設計して形成することができる。
【００５７】
電荷蓄積領域１５が、信号電荷を移動させる場の方向を深さ方向として定義して、電荷生成埋込領域１２のポテンシャル谷（電子井戸）の底よりもポテンシャル谷の底の深さが深いことが望ましい点等、他の構成は、第１の実施の形態に係る固体撮像装置とほぼ同様であるので、重複した説明を省略する。又、第２の実施の形態に係る固体撮像装置の読み出し動作や、電荷読み出し領域１８における基体領域３６の深部から流入する拡散電荷の影響については、図４及び図５を用いて説明した第１の実施の形態に係る固体撮像装置の駆動タイミング図の説明で十分であるので、重複した説明を省略する。
【００５８】
図７に示すように、第２の実施の形態に係る固体撮像装置のそれぞれの画素が、いずれも、電荷蓄積ダイオードＤ２の下側及び側面の全体が高不純物密度のバリヤ領域２２で覆われている点では、第１の実施の形態に係る固体撮像装置と同様であるが、第２の実施の形態に係る固体撮像装置の画素では、電荷読み出し領域１８が、第１の実施の形態で説明した基体領域１１より低不純物密度の第１導電型（ｐ−型）の半導体からなる基体領域３６に埋め込まれているので、寄生容量となる電荷読み出し領域１８の接合容量Ｃstが、第１の実施の形態に係る固体撮像装置より更に小さくなり、電荷読み出し領域１８において、高い電荷電圧変換ゲインを確保することが可能であり、これにより光量に対する電圧振幅を大きくし、高い電圧感度を達成できる。又、第２の実施の形態に係る固体撮像装置によれば、光電変換を行う電荷生成埋込領域１２及び画素内メモリとなる電荷蓄積領域１５が埋め込み型のダイオードで形成されて低暗電流であり、電荷読み出し領域１８ではリセット動作後に電荷蓄積領域１５から電荷転送することで正規のＣＤＳ動作が可能となるため低ノイズである。更に、バリヤ領域２２は低不純物密度の基体領域３６の上に直接構成されるから、第１の実施の形態に係る固体撮像装置に比べ一層低偽信号であることは、前述したように式（１）から容易に理解される。
【００５９】
更に、第２の実施の形態に係る固体撮像装置の変形例（第１の変形例）として、図８に示すように、（１００）面を主表面とする高不純物密度のｐ＋型半導体基板３３の上に、２０ｋ〜４３０Ωｃｍ程度（不純物密度７×１０11ｃｍ-3程度以上、３×１０13ｃｍ-3程度以下）のｐ−−型（π型）のエピタキシャル成長層を基体領域３２として形成し、このｐ−−型（π型）の基体領域３２の上部の一部に不純物密度１×１０16ｃｍ-3程度以上、５×１０1７ｃｍ-3程度以下のｐ型のウェル領域３１を形成すれば、電荷読み出し領域１８の接合容量Ｃstを更に小さくすることが可能になり、電荷読み出し領域１８において、更に高い電荷電圧変換ゲインを確保でき、これにより光量に対する電圧振幅を更に大きくし、非常に高い電圧感度を達成できる。又、電荷生成埋込領域１２は極低不純物密度の基体領域３２の上に直接構成されるから、空乏層は基体領域３２内に深く形成され、光電変換領域が深くなって、特に長波長光に対して一層高い感度を得ることが可能となる。更に、基体領域３２は極低不純物密度であるからバリヤ領域２２端まで空乏化し、バリヤ領域２２の下側で発生した信号電荷（電子）を電荷生成埋込領域１２へ集めることが可能となる。したがって、電荷蓄積領域（カソード領域）１５に侵入することが防止される。即ち、偽信号を一層抑えることが可能となる。
【００６０】
図８に示すような第２の実施の形態の変形例（第１の変形例）に係る固体撮像装置によれば、電荷生成埋込領域１２及び電荷蓄積領域１５が埋め込み型のダイオードで形成されて低暗電流であり、電荷読み出し領域１８ではリセット動作後に電荷蓄積領域１５から電荷転送することで正規のＣＤＳ動作が可能となるため低ノイズである。更に、グローバルシャッタ動作においては、電荷蓄積領域１５で電荷を保持する期間に比べ、電荷読み出し領域１８で電荷を保持する期間は極めて短く、基体領域３６の深部から流入する拡散電荷の影響が実質的に無視できることは、第１の実施の形態に係る固体撮像装置と同様である。なお、ウェル領域３１が表面側に形成されているため、電荷生成埋込領域１２と排出ドレイン領域２１との間に形成される転送チャネルの間がパンチスルーすることが防止される。
【００６１】
更に、第２の実施の形態に係る固体撮像装置の別の変形例（第２の変形例）として、図９に示すように、（１００）面を主表面とする低不純物密度のｎ−型半導体基板３８の上に、不純物密度１×１０13ｃｍ-3程度以上、１×１０15ｃｍ-3程度以下のｐ−型のエピタキシャル成長層を基体領域３７として形成し、このｐ−型の基体領域３７の上部の一部に不純物密度１×１０16ｃｍ-3程度以上、５×１０1７ｃｍ-3程度以下のｐ型のウェル領域３１を形成する。ここで、ｎ−型半導体基板３８には電源電圧Ｖｄｄが印加される。この構成にすれば、電荷読み出し領域１８の接合容量Ｃstを小さくすることが可能になり、電荷読み出し領域１８において、更に高い電荷電圧変換ゲインを確保でき、これにより光量に対する電圧振幅を更に大きくし、非常に高い電圧感度を達成できる。又、光電変換を行う電荷生成埋込領域１２の下側深くで発生した信号電荷（電子）はｎ−型半導体基板３８に吸い出され、電荷蓄積領域１５の方へ広がることがない。即ち、偽信号を一層抑えることが可能となる。
【００６２】
（第３の実施の形態）
本発明の第３の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置（２次元イメージセンサ）の全体構成は、第１の実施の形態において図１に示したように、画素アレイ５０と周辺回路部（５１，５２，５５，…）とを同一の半導体チップ上に集積化している点で同一であり、画素アレイ５０の基本構造も、基本的に、第１及び第２のの実施の形態での説明した通りであるので、重複した説明を省略する。
【００６３】
第３の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；……；Ｘi1〜Ｘim；……；Ｘ(n-1)1〜Ｘ(n-1)m；Ｘn1〜Ｘnmとして機能する半導体素子の断面構造を、画素Ｘijを一例として図１０に示す。図１０は第１の実施の形態で説明した図３のIIIＡ−IIIＡから見た断面図に対応する断面であり、画素Ｘijをはフィールド絶縁膜４１で囲まれた活性領域の内部に設けられている。図３の符号２９で示めされる一点鎖線は、図１０のフィールド絶縁膜４１の端部に対応し、活性領域の境界を意味する。
【００６４】
図２に示した第１の実施の形態の画素Ｘijの構成では、高不純物密度のバリヤ領域２２がウェル状に電荷蓄積領域１５の底部及び側面の全体を囲んでいたが、図１０に示すように、第３の実施の形態に係る固体撮像装置の画素Ｘijでは、高不純物密度のバリヤ領域３５が電荷蓄積ダイオードＤ２を構成する電荷蓄積領域１５の下側のみを局所的に覆っている点が、第１の実施の形態に係る固体撮像装置とは異なる。他の電荷蓄積領域１５が、信号電荷を移動させる場の方向を深さ方向として定義して、電荷生成埋込領域１２のポテンシャル谷（電子井戸）の底よりもポテンシャル谷の底の深さが深いことが望ましい等の画素Ｘijの構成や、第３の実施の形態に係る固体撮像装置の読み出し動作や、電荷読み出し領域１８における基体領域１１の深部から流入する拡散電荷の影響が実質的に無視できることの説明については、第１の実施の形態に係る固体撮像装置の説明で十分であるので、重複した説明を省略する。
【００６５】
図１０に示すように、電荷蓄積領域１５の下方の局所的領域のみに高不純物密度のバリヤ領域３５が配置されたトポロジーにより、電子シャッタ用ゲート電極１４及び読出ゲート電極１７のチャネルポテンシャルを深くすることができ、フォトダイオードＤ１から電荷蓄積ダイオードＤ２へ、又電荷蓄積ダイオードＤ２から電荷読み出し領域１８への電荷転送が容易となる。同時に、寄生容量となる電荷読み出し領域１８の接合容量Ｃstが小さくなり、電荷読み出し領域１８において高い電荷電圧変換ゲインを確保でき、これにより光量に対する電圧振幅を大きくし、高い電圧感度を達成できることは、図２の場合と同様である。又、第３の実施の形態に係る固体撮像装置によれば、光電変換を行う電荷生成埋込領域１２及び画素内メモリとなる電荷蓄積領域１５が埋め込み型のダイオードで形成されて低暗電流であり、電荷読み出し領域１８ではリセット動作後に電荷蓄積領域１５から電荷転送することで正規のＣＤＳ動作が可能となるため低ノイズである。又、光電変換動作中に一括読み出しされた電荷を保持する電荷蓄積領域１５の下側が高不純物密度のバリヤ領域３５でブロックされているため低偽信号である点は、第１及び第２の実施の形態に係る固体撮像装置と同様である。
【００６６】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６７】
例えば、図７に示した第２の実施の形態に係る固体撮像装置の画素Ｘijの構成と図１０に示した第３の実施の形態に係る固体撮像装置の画素Ｘijの構成とを組み合わせることも可能である。即ち、他の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の画素Ｘijは、図１１に示すように、第１及び第３の実施の形態で説明した基体領域１１より低不純物密度で第１導電型（ｐ−型）の半導体からなる基体領域３６と、基体領域３６の上部の一部に埋め込まれ、第１の実施の形態で説明した基体領域１１と同程度の不純物密度で第１導電型（ｐ型）のウェル領域３１と、ウェル領域３１と基体領域３６との界面に埋め込まれたバリヤ領域３５とを備える。そして、他の実施の形態に係る固体撮像装置の画素Ｘijは、更に、ウェル領域３１の平面内に形成され深さは一部はみ出す、光を入射する第２導電型（ｎ型）の電荷生成埋込領域（カソード領域）１２と、バリヤ領域３５の上方に、電荷生成埋込領域（カソード領域）１２から離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を蓄積する第２導電型（ｎ＋型）の電荷蓄積領域１５と、基体領域３６の上部の一部にウェル領域３１と離間して埋め込まれ、電荷蓄積領域１５が蓄積した電荷を受け入れる第２導電型（ｎ＋型）の読み出し領域１８と、ウェル領域３１の上部の他の一部（図１１において左側）に電荷生成埋込領域（カソード領域）１２と離間して埋め込まれ、電荷生成埋込領域１２が生成した電荷を排出してリセットする第２導電型（ｎ＋型）の排出ドレイン領域２１とを備える。他の実施の形態の基体領域３６としては、第２の実施の形態に係る固体撮像装置と同様に、１０〜１０００Ωｃｍ程度（不純物密度１×１０13ｃｍ-3程度以上、１×１０15ｃｍ-3程度以下）の（１００）面を主表面とするｐ型半導体基板を基体領域３６として用意しこの基体領域３６の上部の一部に不純物密度１×１０16ｃｍ-3程度以上、５×１０1７ｃｍ-3程度以下のウェル領域３１を形成することができる。他の画素Ｘijの構成や、固体撮像装置の読み出し動作や、電荷読み出し領域１８における基体領域３６の深部から流入する拡散電荷の影響については、第１〜第３の実施の形態に係る固体撮像装置の説明で十分であるので、重複した説明を省略する。
【００６８】
図１１に示すように、電荷蓄積領域１５の下方に局所的に高不純物密度のバリヤ領域３５が配置されたトポロジーにより、電子シャッタ用ゲート電極１４及び読出ゲート電極１７のチャネルポテンシャルを深くすることができ、フォトダイオードＤ１から電荷蓄積ダイオードＤ２へ、又電荷蓄積ダイオードＤ２から電荷読み出し領域１８への電荷転送が容易にすると同時に、電荷読み出し領域１８が、第１及び第３の実施の形態で説明した基体領域１１より低不純物密度の第１導電型（ｐ−型）の半導体からなる基体領域３６に埋め込まれるようにしているので、寄生容量となる電荷読み出し領域１８の接合容量Ｃstが、第１及び第３の実施の形態に係る固体撮像装置より更に小さくなり、高い電荷電圧変換ゲインを確保することが可能である。又、電荷生成埋込領域は低不純物密度の基体領域３６の上に直接構成されるから、空乏層は基体領域３６内に深く形成され、光電変換領域が深くなって、特に長波長光に対して高い感度を得ることが可能となる。更に、基体領域３６の不純物密度をＮａ、バリヤ領域３５の不純物密度をＮｂとすると、式（１）より、中性化した基体領域３６で発生した少数キャリア（電子）が拡散により電荷蓄積領域（カソード領域）１５に流入しようとする際、バリヤ領域３５のポテンシャルバリヤが一層高くなり、侵入が防止される。即ち、偽信号を一層抑えることが可能となる。なお、ウェル領域３１が表面側に形成されているため、電荷生成埋込領域１２と排出ドレイン領域２１との間に形成される転送チャネルの間がパンチスルーすることが防止される。
【００６９】
更に、他の実施の形態に係るグローバルシャッタ動作可能な固体撮像装置の変形例として、図８に示した第２の実施の形態の変形例に係る固体撮像装置の画素Ｘijの構成と図１０に示した第３の実施の形態に係る固体撮像装置の画素Ｘijの構成とを組み合わせれば、電荷読み出し領域１８が、低不純物密度のｐ−−型（π型）のエピタキシャル成長層で囲まれるので、電荷読み出し領域１８の接合容量Ｃstを更に小さくすることが可能になり、更に高い電荷電圧変換ゲインを確保できる。
【００７０】
なお、電荷読み出し領域１８の接合容量Ｃstを更に小さくするために、電荷読み出し領域１８の下に空洞を設けてエヤーギャップ構造にしても良く、或いは、電荷読み出し領域１８の下に比誘電率εrの低い絶縁膜を埋め込んでも良い。例えば、炭素（Ｃ）或いはフッ素（Ｆ）を添加した一酸化珪素(ＳｉＯＣ，ＳｉＯＦ）等の無機系絶縁材料、水素シルセスオキサンポリマー（ＨＳＱ）、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）、有機シリカ、多孔質ＨＳＱ、ベンゾシクロブテン（ＢＣＢ）等や、これらの材料を多孔質化した膜を電荷読み出し領域１８の下に埋め込んでも良い。ＳｉＯＦを用いれば、Ｆの添加量に依存して、比誘電率εr＝３．０〜３．７程度、ＳｉＯＣを用いれば、Ｃの添加量に依存して、比誘電率εr＝２．７〜２．９程度にすることが可能であるので、電荷読み出し領域１８の接合容量Ｃstを更に小さくし、これにより、更に高い電荷電圧変換ゲインを実現できる。
【００７１】
既に述べた第１〜第３の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。第１〜第３の実施の形態の説明では、転送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャルダイアグラムの下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、ポテンシャルダイアグラムの下方向（深さ方向）が、電位の負方向として表現される。
【００７２】
又、既に述べた第１〜第３の実施の形態の説明においては、グローバルシャッタ動作可能な２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１としたグローバルシャッタ動作可能な１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。
【００７３】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７４】
１１，３２，３６，３７…基体領域
１２…電荷生成埋込領域
１３…第１のピニング層
１４…電子シャッタ用ゲート電極
１５…電荷蓄積領域
１６…第２のピニング層
１７…読出ゲート電極
１８…読み出し領域
１９…遮光膜
２０…グローバルリセット用ゲート電極
２１…排出ドレイン領域
２２，３５…バリヤ領域
２９…符号
３１…ウェル領域
３３，３８…半導体基板
４１…フィールド絶縁膜
５０…画素アレイ
５１…行デコーダ回路
５２…行駆動回路
５５…コラムデコーダ回路
５７…電源線
【図１】
2011249406.tif 000003
【図２】
2011249406.tif 000004
【図４】
2011249406.tif 000005
【図５】
2011249406.tif 000006
【図７】
2011249406.tif 000007
【図８】
2011249406.tif 000008
【図９】
2011249406.tif 000009
【図１０】
2011249406.tif 000010
【図１１】
2011249406.tif 000011
【図１２】
2011249406.tif 000012
【図１３】
2011249406.tif 000013
【図３】
2011249406.tif 000014
【図６】
2011249406.tif 000015