(57)【要約】【課題】信号転送ラインの充放電によって消費される電力を低減する。【解決手段】データバスＤＢと信号受信回路１１０の入力端ａとの間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするスイッチトランジスタＭ０と、信号受信回路１１０の入力端ａをＶＰＥＲＩに駆動するアシストトランジスタＭ２と、を備える。本発明によれば、スイッチトランジスタＭ０及びアシストトランジスタＭ２によって信号受信回路１１０の受信動作を補助していることから、転送速度を低下させることなく、転送される信号の振幅を低減することが可能となる。これにより、データバスＤＢの充放電によって消費される電力を低減することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
信号転送ラインと信号受信回路とを有する半導体装置であって、
前記信号転送ラインと前記信号受信回路の入力端との間に挿入され、前記信号転送ラインが第１の電位からこの電位と第２の電位との間の第３の電位に達すると、導通状態から遮断状態に変化するスイッチ回路と、
前記信号受信回路の入力端に接続され、少なくとも前記スイッチ回路が遮断状態となった後に前記信号受信回路の入力端を前記第２の電位に駆動する電圧供給回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記信号転送ラインを前記第１の電位又は、前記第３の電位と第２の電位との間の第４の電位に駆動する信号送信回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号送信回路は、前記第１の電位が供給される第１の電源配線と前記信号転送ラインとの間に接続された第１の出力トランジスタを含み、これにより、前記第１の出力トランジスタがオンすると前記信号転送ラインが前記第１の電位に駆動されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記信号送信回路は、前記第２の電位が供給される第２の電源配線と前記信号転送ラインとの間に接続され、前記第１の出力トランジスタと導電型が等しい第２の出力トランジスタをさらに備え、前記第２の出力トランジスタのしきい値電圧は前記第４の電位と前記第２の電位との差に相当し、これにより、前記第２の出力トランジスタがオンすると前記信号転送ラインが前記第４の電位に駆動されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記信号送信回路は、前記第４の電位が供給される第３の電源配線と前記信号転送ラインとの間に接続され、前記第１の出力トランジスタと導電型が異なる第２の出力トランジスタをさらに備え、これにより、前記第２の出力トランジスタがオンすると前記信号転送ラインが前記第４の電位に駆動されることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１及び第２の出力トランジスタの制御電極に供給される入力信号は、前記第１の電位から前記第２の電位の振幅を有していることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記スイッチ回路は、一端が前記信号転送ラインに接続され、他端が前記信号受信回路の入力端に接続され、制御電極に前記第２の電位が供給されるスイッチトランジスタを含み、前記スイッチトランジスタのしきい値電圧は、前記第３の電位と前記第２の電位との差に相当することを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記スイッチトランジスタと前記第１の出力トランジスタは互いに導電型が等しいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電圧供給回路は、前記第２の電位が供給される第２の電源配線と前記信号受信回路の入力端との間に接続され、前記信号受信回路の活性化時において導通状態となるアシストトランジスタを含むことを特徴とする請求項３乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記アシストトランジスタと前記第１の出力トランジスタは互いに導電型が異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記アシストトランジスタの電流供給能力は、前記第１の出力トランジスタの電流供給能力よりも小さいことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記信号受信回路は、前記第１及び第２の電位を動作電源とすることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
複数のメモリバンクをさらに備え、
前記信号受信回路は、前記複数のメモリバンクごと設けられており、
前記信号送信回路は、外部から供給されるライトデータを、前記信号転送ラインを介して前記複数の信号受信回路に共通に転送する、ことを特徴とする請求項２乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記複数の信号受信回路は、アドレス信号に基づいて排他的に活性化されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記信号送信回路は、前記複数のメモリバンクごと設けられており、
前記信号転送ラインは、前記複数の信号受信回路に対して共通に設けられており、
前記信号受信回路は、前記信号転送ラインを介して、前記複数のメモリセルアレイのいずれかから供給されるリードデータを受信する、ことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記複数の信号送信回路は、アドレス信号に基づいて排他的に活性化されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記信号送信回路は第１のデバイスの出力バッファに設けられており、
前記信号受信回路は第２のデバイスの入力バッファに設けられており、
前記信号転送ラインは、前記第１のデバイスと前記第２のデバイスを接続するバスラインであり、
前記スイッチ回路及び前記電圧供給回路は、前記第２のデバイス側に設けられていることを特徴とする請求項２乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、信号転送ラインと信号受信回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部における信号の転送や、複数の半導体装置間における信号の転送には、信号転送ラインが用いられる。信号の転送方式としては、単一信号を用いるシングルエンド方式や、相補の信号を用いる差動方式などが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３９８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、いずれの方式においても転送すべき信号の論理レベルが反転する際には、信号転送ラインが充電又は放電されることから、これによって電力が消費される。このため、信号転送ラインの本数が多い場合には、その分だけ充放電電流が増大する。したがって、低消費電力が求められる用途においては、できる限り信号転送ラインの充放電によって消費される電力を抑えることが望まれる。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、信号転送ラインと信号受信回路とを有する半導体装置であって、前記信号転送ラインと前記信号受信回路の入力端との間に挿入され、前記信号転送ラインが第１の電位からこの電位と第２の電位との間の第３の電位に達すると導通状態から遮断状態に変化するスイッチ回路と、前記信号受信回路の入力端に接続され、少なくとも前記スイッチ回路が遮断状態となった後に前記信号受信回路の入力端を前記第２の電位に駆動する電圧供給回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、スイッチ回路及び電圧供給回路によって信号受信回路の受信動作を補助していることから、転送速度を低下させることなく、転送される信号の振幅を低減することが可能となる。これにより、信号転送ラインの充放電によって消費される電力を低減することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】ライト制御回路３０の回路図である。
【図３】ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係を示すブロック図である。
【図４】図３に示した回路部分Ｘをより詳細に示すブロック図である。
【図５】図４に示す回路ブロックの回路図である。
【図６】ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【図７】ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【図８】第１の変形例を示す回路図である。
【図９】第２の変形例を示す回路図である。
【図１０】第３の変形例を示す回路図である。
【図１１】データ送受信システムを示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。本実施形態は、本発明をＤＤＲ（Double Data Rate）２型のＤＲＡＭ（Dynamic Random Access Memory）に適用した場合の一例である。但し、本発明の適用対象がこれに限定されないことは言うまでもない。
【００１０】
図１に示すように、本実施形態による半導体装置は、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７と、これらメモリバンクから読み出されたリードデータが出力され或いはメモリバンクに書き込むべきライトデータが入力されるデータ入出力端子ＤＱ０〜ＤＱｎを有している。データ入出力端子の数（＝ｎ＋１）については特に限定されず、例えば３２個（ｎ＝３１）とすることができる。これらｎ＋１個のデータ入出力端子ＤＱ０〜ＤＱｎは、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共有されており、したがってデータ入出力端子ＤＱ０〜ＤＱｎを介して入出力されるｎ＋１ビットのリードデータ又はライトデータは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかに割り当てられる。メモリバンクとは個別にコマンドを受け付け可能な単位であり、互いに独立した動作が可能である。
【００１１】
コマンドは、コマンド入力端子ＣＭＤを介して外部から入力される。コマンド入力端子ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳを含む外部コマンドが入力される。これら外部コマンドはコントロール部１０に供給され、その論理レベルの組み合わせによって内部リードイネーブル信号ＲＥ、内部ライトイネーブル信号ＷＥなどが生成される。内部リードイネーブル信号ＲＥは、外部コマンドがリード動作を示している場合に活性化される信号であり、リード制御回路２０に供給される。また、内部ライトイネーブル信号ＷＥは、外部コマンドがライト動作を示している場合に活性化される信号であり、ライト制御回路３０に供給される。
【００１２】
リード制御回路２０は、内部リードイネーブル信号ＲＥが入力されると、リード制御信号ＲＥＡを活性化させるとともに、リード制御信号ＲＥ０〜ＲＥ３のいずれかを活性化させる。同様に、ライト制御回路３０は、内部ライトイネーブル信号ＷＥが入力されると、ライト制御信号ＷＥＡを活性化させるとともに、ライト制御信号ＷＥ０〜ＷＥ３のいずれかを活性化させる。
【００１３】
リード制御信号ＲＥ０〜ＲＥ３又はライト制御信号ＷＥ０〜ＷＥ３のいずれを活性化させるかは、アドレス入力端子ＡＤＤから入力されるバンクアドレスＢＡ０〜ＢＡ２によって指定される。バンクアドレスＢＡ０〜ＢＡ２はデコード回路１２に入力され、デコード回路１２により生成されたバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがリード制御回路２０及びライト制御回路３０に供給される。これによって、リード動作時においてはリード制御信号ＲＥ０〜ＲＥ３のいずれかが活性化し、ライト動作時においてはライト制御信号ＷＥ０〜ＷＥ３のいずれかが活性化することになる。バンクアドレスＢＡ０〜ＢＡ２とは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７を選択するアドレスであり、外部コマンドと連動して外部から入力される。
【００１４】
図２は、ライト制御回路３０の回路図である。
【００１５】
図２に示すように、ライト制御回路３０は、一方の入力端にバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがそれぞれ供給され、他方の入力端に内部ライトイネーブル信号ＷＥが供給されるＡＮＤ回路４０〜４３と、これらＡＮＤ回路４０〜４３の出力を論理和演算するＯＲ回路４４とを有している。ＡＮＤ回路４０〜４３の出力はそれぞれライト制御信号ＷＥ０〜ＷＥ３として用いられる。これにより、内部ライトイネーブル信号ＷＥが活性化すると、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅに基づいていずれかのライト制御信号ＷＥ０〜ＷＥ３が活性化する。また、内部ライトイネーブル信号ＷＥが活性化し、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅのいずれかが活性化したときにライト制御信号ＷＥＡが活性化する。リード制御回路２０の回路構成も同様であることから、重複する説明は省略する。
【００１６】
上述したリード制御回路２０及びライト制御回路３０は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３が選択された場合に動作する回路である。図示しないが、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７が選択された場合には、別のリード制御回路及びライト制御回路が動作し、これによって対応するリード制御信号又はライト制御信号が活性化される。
【００１７】
図１に戻って、データ入出力端子ＤＱ０〜ＤＱｎにはそれぞれ入力バッファＩＢ及び出力バッファＯＢが設けられている。図１においては、簡単のためデータ入出力端子ＤＱｋに設けられた入力バッファＩＢｋ及び出力バッファＯＢｋのみを図示している。上述の通り、本実施形態による半導体装置はＤＤＲ２型のＤＲＡＭであり、したがって４ビットのプリフェッチ動作を行う。つまり、データ入出力端子ＤＱｋへシリアルに入力される４ビットのライトデータは、４本のリードライトバスＲＷＢＳｋを介してパラレルに書き込まれ、逆に、４本のリードライトバスＲＷＢＳｋを介してパラレルに読み出された４ビットのリードデータは、データ入出力端子ＤＱｋからシリアルに出力される。このように、１つのデータ入出力端子ＤＱ当たり４本のリードライトバスＲＷＢＳが設けられることから、最低でも１２８（＝３２×４）本のリードライトバスＲＷＢＳが必要となる。さらに、本実施形態ではメモリバンクＢＡＮＫ０〜ＢＡＮＫ３が形成された領域（図１の右側領域）とメモリバンクＢＡＮＫ４〜ＢＡＮＫ７が形成された領域（図１の右側領域）が分割されており、それぞれの領域にリードライトバスＲＷＢＳが割り当てられることから、合計で２５６本のリードライトバスＲＷＢＳが設けられることになる。但し、図１においては、簡単のためメモリバンクＢＡＮＫ０〜ＢＡＮＫ３及びデータ入出力端子ＤＱｋに割り当てられたリードライトバスＲＷＢＳｋのみを図示している。
【００１８】
図１に示すように、リードライトバスＲＷＢＳｋは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋに接続されている。ドライバ回路ＤＡｋはライト制御信号ＷＥＡによって活性化される回路であり、レシーバ回路ＲＡｋはリード制御信号ＲＥＡによって活性化される回路である。ドライバ回路ＤＡｋの出力端及びレシーバ回路ＲＡｋの入力端は、データバスＤＢ（信号転送ライン）に接続されている。
【００１９】
データバスＤＢは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋと、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に設けられたドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋとを接続する配線であり、４本のリードライトバスＲＷＢＳｋに対応して４本設けられている（図１においては４本の配線を１本の実線で示している）。各データバスＤＢは、ドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋに共通接続されている。ドライバ回路Ｄ０ｋ〜Ｄ３ｋは、それぞれリード制御信号ＲＥ０〜ＲＥ３によって排他的に活性化され、レシーバ回路Ｒ０ｋ〜Ｒ３ｋは、それぞれライト制御信号ＷＥ０〜ＷＥ３によって排他的に活性化される。これにより、リード動作時においては、ドライバ回路Ｄ０ｋ〜Ｄ３ｋのいずれかから出力されるリードデータがデータバスＤＢを介してレシーバ回路ＲＡｋに転送され、ライト動作時においては、ドライバ回路ＤＡｋから出力されるライトデータがデータバスＤＢを介してレシーバ回路Ｒ０ｋ〜Ｒ３ｋのいずれかに転送される。図３には、１本のデータバスＤＢに対応するドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係が示されている。図３に示すように、ドライバ回路Ｄ０ｋの入力端及びレシーバ回路Ｒ０ｋの出力端はＩ／ＯラインＭＩＯに接続されている。Ｉ／ＯラインＭＩＯは、メモリバンクＢＡＮＫ０内の選択されたメモリセルに接続される配線である。
【００２０】
図１に示すドライバ回路、レシーバ回路及びデータバスは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に割り当てられた回路及び配線のうち、データ入出力端子ＤＱｋに関連する要素である。したがって実際には、これらの要素がメモリバンクＢＡＮＫ０〜ＢＡＮＫ３に対してｎ＋１セット設けられ、さらにメモリバンクＢＡＮＫ４〜ＢＡＮＫ７に対しても設けられていることになる。したがって、本実施形態では２５６本のリードライトバスＲＷＢＳが設けられるとともに、これに対応する２５６本のデータバスＤＢが設けられることになる。特に、データバスＤＢは、４つのメモリバンクを横断する長い配線となることから、その充放電によって比較的多くの電力が消費される。本実施形態は、このようなデータバスＤＢの充放電に伴う消費電力を低減するものである。
【００２１】
尚、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７には図示しない多数のメモリセルが含まれており、その選択はバンクアドレスＢＡ０〜ＢＡ２とは別のアドレス信号によって行われる。メモリバンク内のメモリセル選択については、本発明の要旨と直接関連しないことから説明を省略する。
【００２２】
図４は、図３に示した回路部分Ｘをより詳細に示すブロック図である。
【００２３】
図４に示すように、レシーバ回路Ｒ０ｋは、信号受信回路１１０と、信号転送ラインであるデータバスＤＢと信号受信回路１１０の入力端ａとの間に挿入されたスイッチ回路１２０と、信号受信回路１１０の入力端ａに接続された電圧供給回路１３０とを含んでいる。
【００２４】
信号受信回路１１０はレシーバ回路Ｒ０ｋの主回路部であり、入力端ａの電位に基づいてＩ／ＯラインＭＩＯを駆動する回路である。また、スイッチ回路１２０は、データバスＤＢの電位が所定の電位以下である場合に導通状態となり、所定の電位を超えた場合に遮断状態となる回路である。さらに、電圧供給回路１３０は、ライト制御信号ＷＥ０の活性化に応答して信号受信回路１１０の入力端ａをハイレベルに駆動する回路である。
【００２５】
尚、図３に示したように、データバスＤＢは双方向のバスであることから、ドライバ回路Ｄ０ｋ及びレシーバ回路ＲＡｋの回路構成についても、図４に示す構成と同様の構成を有している。
【００２６】
図５は、図４に示す回路ブロックの回路図である。
【００２７】
図５に示すように、ドライバ回路ＤＡｋは、電源電位ＶＰＥＲＩ及び接地電位ＶＳＳが供給される電源配線間に直列接続されたＮチャンネル型のＭＯＳトランジスタＭ１，Ｍ３と、これらトランジスタＭ１，Ｍ３のゲート電極に与える信号を生成する論理回路Ｌを有している。トランジスタＭ１，Ｍ３の接続点は、データバスＤＢに接続されている。論理回路Ｌの動作電源としてはＶＰＥＲＩ及びＶＳＳが用いられ、これにより、トランジスタＭ１，Ｍ３のゲート電極に供給される入力信号は、ＶＰＥＲＩからＶＳＳの振幅を有する。トランジスタＭ１，Ｍ３は、ＭＩＳトランジスタであっても構わない。以降説明する全てのＭＯＳトランジスタについても同様である。
【００２８】
かかる構成により、トランジスタＭ１，Ｍ３のしきい値電圧をＬＶｔｈとした場合、トランジスタＭ１がオンするとデータバスＤＢはＶＰＥＲＩ−ＬＶｔｈに駆動され、トランジスタＭ３がオンするとデータバスＤＢはＶＳＳに駆動されることになる。しきい値電圧ＬＶｔｈは、相対的に低く設計されている。図においてトランジスタＭ１，Ｍ３に小さな丸印が付されているのは、しきい値電圧が相対的に低く設計されていることを意味する。以降説明する他のトランジスタにおいても同様である。本明細書においては、接地電位ＶＳＳを「第１の電位」、電源電位ＶＰＥＲＩを「第２の電位」、ＶＰＥＲＩ−ＬＶｔｈを「第４の電位」と呼ぶことがある。また、トランジスタＭ３を「第１の出力トランジスタ」、トランジスタＭ１を「第２の出力トランジスタ」と呼ぶことがある。
【００２９】
ドライバ回路ＤＡｋに含まれる論理回路Ｌは、ライト制御信号ＷＥＡ及びリードライトバスＲＷＢＳｋから供給されるライトデータＤＡＴＡを受け、これらの論理レベルに基づいてトランジスタＭ１，Ｍ３のゲート電極に与える信号を生成する。具体的には、ライト制御信号ＷＥＡがハイレベルに活性化している場合にはライトデータＤＡＴＡの論理レベルに基づいてトランジスタＭ１，Ｍ３のいずれか一方をオンさせ、ライト制御信号ＷＥＡがローレベルに非活性化している場合にはトランジスタＭ１，Ｍ３の両方をオフ状態とする。
【００３０】
一方、レシーバ回路Ｒ０ｋに含まれるスイッチ回路１２０は、一端がデータバスＤＢに接続され、他端が信号受信回路１１０の入力端ａに接続されたＮチャンネル型のＭＯＳトランジスタＭ０によって構成されている。トランジスタＭ０のゲート電極には電源電位ＶＰＥＲＩが供給されている。かかる構成により、トランジスタＭ０のしきい値電圧をＮＶｔｈとした場合、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下である場合にはトランジスタＭ０が導通状態となり、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるとトランジスタＭ０が導通状態から遮断状態に変化する。しきい値電圧ＮＶｔｈは、相対的に高く設計されている。つまり、ＮＶｔｈ＞ＬＶｔｈである。本明細書においては、ＶＰＥＲＩ−ＮＶｔｈを「第３の電位」と呼ぶことがある。また、トランジスタＭ０を「スイッチトランジスタ」と呼ぶことがある。トランジスタＭ０はできる限り入力端ａの近傍に配置される。これにより、トランジスタＭ０がオフ状態である場合においては、データバスＤＢの負荷容量（Ｃ１）と入力端ａの負荷容量（Ｃ２）との間に著しい差が生じる（Ｃ１≫Ｃ２）。
【００３１】
レシーバ回路Ｒ０ｋに含まれる信号受信回路１１０は、ライト制御信号ＷＥ０に基づいて動作するクロックトインバータＩＮＶ及びラッチ回路ＬＡＴを含んでいる。クロックトインバータＩＮＶはライト制御信号ＷＥ０がハイレベルである場合に活性化するインバータであり、入力端ａの電位がしきい値以下であれば出力端Ｎ０をハイレベル（ＶＰＥＲＩ）とし、入力端ａの電位がしきい値を超えていれば出力端Ｎ０をローレベル（ＶＳＳ）とする。クロックトインバータＩＮＶの出力はラッチ回路ＬＡＴに供給され、ライト制御信号ＷＥ０の立ち下がりエッジに同期して取り込まれる。ラッチ回路ＬＡＴに取り込まれたライトデータＤＯＵＴは、Ｉ／ＯラインＭＩＯを介してメモリバンクＢＡＮＫ０内に供給される。
【００３２】
レシーバ回路Ｒ０ｋに含まれる電圧供給回路１３０は、電源電位ＶＰＥＲＩが供給される電源配線と信号受信回路１１０の入力端ａとの間に接続されたＰチャンネル型のＭＯＳトランジスタＭ２によって構成される。トランジスタＭ２のゲート電極には、反転されたライト制御信号ＷＥ０が供給される。かかる構成により、ライト制御信号ＷＥ０の活性化に応答してトランジスタＭ２がオンし、信号受信回路１１０の入力端ａを電源電位ＶＰＥＲＩに駆動する。トランジスタＭ２のしきい値電圧もＬＶｔｈに設計されている。本明細書においては、トランジスタＭ２を「アシストトランジスタ」と呼ぶことがある。
【００３３】
トランジスタＭ２は、データバスＤＢを介して転送されるライトデータＤＡＴＡの論理レベルにかかわらず、ライト制御信号ＷＥ０が活性化すると強制的に導通状態となって入力端ａを電源電位ＶＰＥＲＩに駆動する。このため、その電流供給能力は十分に小さく必要があり、少なくともトランジスタＭ３の電流供給能力よりも小さく設計する必要がある。好ましくは、トランジスタＭ０がオンしている場合には、入力端ａの電位変化に有意の影響を与えず、且つ、トランジスタＭ０がオフしている場合には、入力端ａを速やかに電源電位ＶＰＥＲＩに昇圧する程度の能力とすればよい。上述の通り、トランジスタＭ０がオフ状態である場合には、データバスＤＢの負荷容量（Ｃ１）に比べて入力端ａの負荷容量（Ｃ２）は極めて小さくなることから、この負荷容量（Ｃ２）を駆動可能な程度の電流供給能力で足りる。
【００３４】
以上の構成により、振幅がＶＰＥＲＩ−ＶＳＳであるライトデータＤＡＴＡがドライバ回路ＤＡｋによって小振幅化され、小振幅化されたライトデータＤＡＴＡがデータバスＤＢを介して転送される。そして、レシーバ回路Ｒ０ｋ側においては、信号受信回路１１０によって振幅がＶＰＥＲＩ−ＶＳＳに再生され、ライトデータＤＯＵＴとして出力される。
【００３５】
図６は、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【００３６】
図６に示すように、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ１がオンすることから、データバスＤＢの電位がＶＳＳから上昇を始める。但し、データバスＤＢは配線長が長く、寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ０はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるまではトランジスタＭ０がオン状態であり、したがって、入力端ａの電位もデータバスＤＢの電位と連動して上昇する。
【００３７】
そして、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えると、トランジスタＭ０がオフ状態に変化する。これにより入力端ａはデータバスＤＢから切り離され、もはや入力端ａはトランジスタＭ１によって駆動されなくなる。しかしながら、この時点で既に電圧供給回路１３０を構成するトランジスタＭ２がオンしていることから、入力端ａの電位はトランジスタＭ２によって高められる。この時、トランジスタＭ２が駆動すべき負荷（Ｃ２）は、トランジスタＭ０がオフしていることにより非常に小さい（データバスＤＢの負荷Ｃ１が含まれない）ことから、図６に示すように、入力端ａの電位はＶＰＥＲＩに向かって急速に上昇する。
【００３８】
これにより、クロックトインバータＩＮＶが直ちに反転し、ライトデータＤＯＵＴがハイレベルに変化する。その後もデータバスＤＢのレベルは緩やかに上昇を続け、トランジスタＭ０のオフ状態が確保される。データバスＤＢのレベルは最終的にＶＰＥＲＩ−ＬＶｔｈまで充電される。
【００３９】
このように、本実施形態では、データバスＤＢがＶＰＥＲＩまで充電されないことから、データバスＤＢの充放電電流を抑制することが可能となる。しかも、スイッチ回路１２０及び電圧供給回路１３０を用いてクロックトインバータＩＮＶを速やかに反転させていることから、データの転送速度が低下することもない。
【００４０】
図７は、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【００４１】
図７に示すように、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ３のオンによって、データバスＤＢの電位がＶＰＥＲＩ−ＬＶｔｈから低下を始める。この場合も、データバスＤＢの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ０はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下となるまではトランジスタＭ０はオフ状態である。この時、トランジスタＭ２がオンしていることから、入力端ａの電位はＶＰＥＲＩに維持される。
【００４２】
その後、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下になると、トランジスタＭ０がオン状態に変化する。これにより入力端ａはデータバスＤＢと接続され、入力端ａの電位が速やかに低下する。この時トランジスタＭ２もオンしているが、上述の通り、トランジスタＭ２の電流供給能力は十分に低く設計されていることから、入力端ａの電位は実質的にトランジスタＭ３によって支配される。また、トランジスタＭ２，Ｍ３を介して流れる貫通電流も最小限に抑制される。
【００４３】
これにより、クロックトインバータＩＮＶが反転し、ライトデータＤＯＵＴがローレベルに変化する。その後もデータバスＤＢのレベルは緩やかに低下を続け、トランジスタＭ０のオン状態が確保される。データバスＤＢのレベルは最終的にＶＳＳまで放電される。
【００４４】
以上説明したように、本実刑形態によれば、データバスＤＢの振幅がＶＰＥＲＩ−ＬＶｔｈに低減されていることから、データバスＤＢの充放電に伴う消費電力を低減することが可能となる。しかも、データバスＤＢの振幅がＶＰＥＲＩ−ＮＶｔｈを超えると入力端ａがデータバスＤＢと切り離され、トランジスタＭ２によって入力端ａが充電されることから、ローレベルからハイレベルへの変化速度を高速化することも可能となる。一方、ハイレベルからローレベルへの変化時においては僅かに貫通電流が発生するが、これによる消費電力の増大は、データバスＤＢの振幅縮小による消費電力の低減よりも十分に小さくすることが可能であり、トータルとして消費電力を低減することが可能となる。
【００４５】
図８は第１の変形例を示す回路図であり、図５に示した回路と比べてドライバ回路ＤＡｋの回路構成が相違している。その他の回路構成については図５と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４６】
図８に示す変形例では、トランジスタＭ１の代わりにＰチャンネル型のＭＯＳトランジスタＭ４が用いられており、そのソースにはＶＰＥＲＩ−ＬＶｔｈが供給されている。このようにトランジスタＭ４の導電型はトランジスタＭ１の逆であることから、トランジスタＭ４のゲート電極に供給される信号は、トランジスタＭ１のゲート電極に供給されるべき信号の反転信号が用いられる。かかる構成により、トランジスタＭ４がオンするとデータバスＤＢがＶＰＥＲＩ−ＬＶｔｈに駆動されることから、図５に示す回路と同じ動作を行うことが可能となる。
【００４７】
図９は第２の変形例を示す回路図であり、図５に示した回路に対して極性が反転している。その他の回路構成については図５と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４８】
図９に示す変形例では、トランジスタＭ１，Ｍ３の代わりにＰチャンネル型のＭＯＳトランジスタＭ５，Ｍ４が用いられている。トランジスタＭ５のしきい値電圧はＬＶｔｈである。もちろん、トランジスタＭ５，Ｍ４のゲート電極に供給される信号は、トランジスタＭ１，Ｍ３のゲート電極に供給されるべき信号の反転信号である。さらに、スイッチ回路１２０についてはＰチャンネル型のＭＯＳトランジスタＭ６が用いられており、電圧供給回路１３０についてはＮチャンネル型のＭＯＳトランジスタＭ７が用いられている。トランジスタＭ６のしきい値電圧はＮＶｔｈである。
【００４９】
かかる構成により、図５に示す回路とは逆に、ハイレベルからローレベルへの変化速度が高速化される。但し、単位面積当たりの電流供給能力は、Ｐチャンネル型のＭＯＳトランジスタよりもＮチャンネル型のＭＯＳトランジスタの方が高いため、大きな駆動能力が要求されるドライバ回路ＤＡｋ側において特に占有面積が増大する。したがって、占有面積の観点からは、図５に示した回路の方が好ましい。
【００５０】
以上、本発明による半導体装置をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリ（ＳＲＡＭ、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭなど）に適用することも可能であるし、メモリ以外の半導体装置に適用することも可能である。要するに、一般的な「ドライバ回路」及び「レシーバ回路」からなるデータ送受信回路に適用可能である。図１０はそのようなデータ送受信回路（第３の変形例）を示すブロック図であり、２つの信号経路Ａ，Ｂを含む例を示している。転送経路Ａは、ドライバ回路５１Ａに入力される入力データＤＩＮＡを、データバスＤＢＡを介してレシーバ回路５２Ａに供給し、出力データＤＯＵＴＢとして再生する回路であり、レシーバ回路５２Ａには、信号受信回路１１０Ａ、スイッチ回路１２０Ａ、電圧供給回路１３０Ａが含まれている。転送経路Ｂの構成も同様である。これら転送経路Ａ，Ｂには、共通の活性化信号ＴＥが供給される。活性化信号ＴＥは、ライト制御信号に相当する信号である。尚、本発明において信号経路が複数存在する必要はなく、単一の信号経路からなるデータ送受信回路に本発明を適用することも可能である。
【００５１】
図１１は、図１０に示したデータ送受信回路を応用したデータ送受信システムを示すブロック図である。図１１に示すデータ送受信システムは、双方向のバスライン２００を介してＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、ＨＤＤ２０４、表示部２０５などが接続された構成を有しており、各デバイス２０１，２０２・・・には、バスライン２００に接続された入力バッファ３０１及び出力バッファ３０２が含まれている。このようなシステムにおいて、各デバイス２０１，２０２・・・に含まれる入力バッファ３０１及び出力バッファ３０２として、図５などに示した回路を用いれば、バスライン２００の充放電電流を削減することが可能となる。この場合、ライト制御信号に相当する活性化信号ＴＥは、ＣＰＵ２０１から各機能ブロックに供給すればよい。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、図５に示すレシーバ回路Ｒ０ｋにおいては、ライト制御信号ＷＥ０が活性化している場合にはトランジスタＭ２を常時オンさせているが、トランジスタＭ２を常時させることは必須でなく、少なくともスイッチ回路１２０が遮断状態となった後にオンすれば足りる。
【符号の説明】
【００５４】
１０      コントロール部
１２      デコード回路
２０      リード制御回路
３０      ライト制御回路
１１０    信号受信回路
１２０    スイッチ回路
１３０    電圧供給回路
Ｄ０ｋ〜Ｄ３ｋ、ＤＡｋ    ドライバ回路
ＤＢ      データバス
ＤＱ０〜ＤＱｎ    データ入出力端子
Ｍ０，Ｍ６    スイッチトランジスタ
Ｍ１，Ｍ４    第２の出力トランジスタ
Ｍ２，Ｍ７    アシストトランジスタ
Ｍ３，Ｍ５    第１の出力トランジスタ
Ｒ０ｋ〜Ｒ３ｋ、ＲＡｋ    レシーバ回路
ＲＷＢＳ    リードライトバス
ＶＰＥＲＩ  電源電位（第２の電位）
ＶＳＳ      接地電位（第３の電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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