(57)【要約】【課題】応答特性を変化させることができる負荷急変に応答可能な電源制御回路及びＤＣ−ＤＣコンバータを提供する。【解決手段】第１のスイッチ素子を有し、少なくとも前記第１のスイッチ素子をオン・オフして出力電位を一定に制御する第１のスイッチング回路と、第２のスイッチ素子を有し、前記出力電位が第１の電位よりも低下した場合、少なくとも前記第２のスイッチ素子を前記第１のスイッチ素子と同期するように制御し、前記出力電位が第２の電位よりも上昇した場合、前記第２のスイッチ素子をオフする第２のスイッチング回路と、を備えたことを特徴とする電源制御回路が提供される。【選択図】図１
2011091975.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチ素子を有し、少なくとも前記第１のスイッチ素子をオン・オフして出力電位を一定に制御する第１のスイッチング回路と、
第２のスイッチ素子を有し、前記出力電位が第１の電位よりも低下した場合、少なくとも前記第２のスイッチ素子を前記第１のスイッチ素子と同期するように制御し、前記出力電位が第２の電位よりも上昇した場合、前記第２のスイッチ素子をオフする第２のスイッチング回路と、
を備えたことを特徴とする電源制御回路。
【請求項２】
第３のスイッチ素子を有し、前記第２のスイッチング回路と同期するように制御する第３のスイッチング回路をさらに備えたことを特徴する請求項１記載の電源制御回路。
【請求項３】
請求項１記載の電源制御回路と、
前記第１のスイッチ素子と負荷との間に接続される第１のインダクタと、
前記第２のスイッチ素子と前記負荷との間に接続され、前記第１のインダクタとの相互インダクタンスの極性が負となるように結合された第２のインダクタと、
前記負荷と並列に接続されるキャパシタと、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
請求項２記載の電源制御回路と、
前記第１のスイッチ素子と負荷との間に接続される第１のインダクタと、
前記第２のスイッチ素子と前記第３のスイッチ素子との間に接続され、前記第１のインダクタとの相互インダクタンスの極性が負となるように結合された第２のインダクタと、
前記負荷と並列に接続されるキャパシタと、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、ＣＰＵの電源等には、例えばＣＰＵの稼働率が変化した場合などの負荷急変時に高速で電源システムが応答し、その出力電圧変動を最小限に抑えられる事が求められている。ＣＰＵの電源等には、高効率・低発熱が得られるＤＣ−ＤＣコンバータが多く用いられる。ＤＣ−ＤＣコンバータの負荷急変時に高速で電源システムが応答するためには、ＤＣ−ＤＣコンバータの回路の信号の伝達が早く、ハイサイドスイッチやローサイドスイッチを素早く切り換える事はもちろん必要である。しかし、ＤＣ−ＤＣコンバータのハイサイドスイッチやローサイドスイッチを素早く切り換えたとしても、インダクタの電流は、自己インダクタンスによって制限され、急激に変化させる事には限界がある。
【０００３】
これに対し、２つのコンバータ回路を並列接続し、コンバータ回路間において各平滑回路のインダクタをコアで結合してトランスを構成しているスイッチング電源装置が提案されている（例えば、特許文献１参照）。このスイッチング電源装置では、高速応答が必要な場合、２つのコンバータ回路のスイッチング素子を同時にオンし、各インダクタに流れる電流（ひいては、出力電流）が急激に増加するようにしている。
【０００４】
また、２つのコンバータ回路のスイッチング素子を同時にオンしたとき、インダクタンスの実効値が０となり、インダクタ電流無限大に流れる事を防ぐために、一対の各コンバータが直列接続されたインダクタを持ち、且つ一対のコンバータの直列接続されたインダクタ同士が交互に相互インダクタンスを持つように結合されたコンバータの提案がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許６３６２９８６号明細書
【特許文献２】特許４１０５６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、これらの方法では、あらかじめ設定されたインダクタの構成により、応答特性がほぼ決まり、回路構成や定数が変化したときなどに任意に応答速度を変化させる事は困難である。
本発明は、応答特性を変化させることができる負荷急変に応答可能な電源制御回路及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１のスイッチ素子を有し、少なくとも前記第１のスイッチ素子をオン・オフして出力電位を一定に制御する第１のスイッチング回路と、第２のスイッチ素子を有し、前記出力電位が第１の電位よりも低下した場合、少なくとも前記第２のスイッチ素子を前記第１のスイッチ素子と同期するように制御し、前記出力電位が第２の電位よりも上昇した場合、前記第２のスイッチ素子をオフする第２のスイッチング回路と、を備えたことを特徴とする電源制御回路が提供される。
【０００８】
また、本発明の他の一態様によれば、上記の電源制御回路と、前記第１のスイッチ素子と負荷との間に接続される第１のインダクタと、前記第２のスイッチ素子と前記負荷との間に接続され、前記第１のインダクタとの相互インダクタンスの極性が負となるように結合された第２のインダクタと、前記負荷と並列に接続されるキャパシタと、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【０００９】
本発明によれば、応答特性を変化させることができる負荷急変に応答可能な電源制御回路及びＤＣ−ＤＣコンバータが提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る電源制御回路及びＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【図２】図１に表したインダクタ３、４の構成を例示する模式図である。
【図３】図１に表したＤＣ−ＤＣコンバータ１の主要な信号のタイミングチャートである。
【図４】本発明の実施形態に係る電源制御回路の他の構成を例示するブロック図である。
【図５】本発明の実施形態に係るＤＣ−ＤＣコンバータの他の構成を例示するブロック図である。
【図６】図５に表したＤＣ−ＤＣコンバータ１ｂにおいて高速応答が必要ないときの動作を説明するブロック図である。
【図７】図５に表したＤＣ−ＤＣコンバータ１ｂにおいて高速応答が必要ないときの動作を説明する他のブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
図１は、本発明の実施形態に係る電源制御回路及びＤＣ−ＤＣコンバータの構成を例示するブロック図である。
図１に表したように、ＤＣ−ＤＣコンバータ１は、電源制御回路２、第１のインダクタ３、第２のインダクタ４、キャパシタ５を備える。
【００１３】
ＤＣ−ＤＣコンバータ１は、電源制御回路２により生成された電源電位Ｖｄｄと接地電位間でスイッチングした電圧を、第１及び第２のインダクタ３、４及びキャパシタ５により平滑して負荷６に出力電位Ｖｏｕｔを供給する降圧型のコンバータである。
【００１４】
電源制御回路２は、第１のスイッチング回路２１と第２のスイッチング回路２２とを備える。そして、これらを同じ半導体基板に形成して１チップ化した構造を備える。
第１のスイッチング回路２１は、第１のスイッチ素子Ｑ１、第１の整流素子Ｑ２、第１の制御回路１１を有する。第２のスイッチング回路２２は、第２のスイッチ素子Ｑ３、第２の整流素子Ｑ４、第２の制御回路１２を有する。
【００１５】
第１のスイッチ素子Ｑ１は、電源端子７と第１の端子８とに接続されている。第１の整流素子Ｑ２は、第１の端子８と接地との間に接続され、接地から第１の端子８の向きに電流を流す。
第２のスイッチ素子Ｑ３は、電源端子７と第２の端子９とに接続されている。第２の整流素子Ｑ４は、第２の端子９と接地との間に接続され、接地から第２の端子９の向きに電流を流す。
【００１６】
なお、図１においては、第１及び第２のスイッチ素子Ｑ１、Ｑ３として、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｑ１、Ｑ３を用いた構成を例示している。また、第１及び第２の整流素子として、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｑ２、Ｑ４を用いた構成を例示している。
【００１７】
すなわち、第１の整流素子Ｑ２は、第１の制御回路１１により電流の方向が接地から第１の端子８の方向に制御されたＮＭＯＳのスイッチ素子で構成されている。また、第２の整流素子Ｑ４は、第２の制御回路１２により電流の方向が接地から第２の端子９の方向に制御されたＮＭＯＳのスイッチ素子で構成されている。
【００１８】
しかし、第１及び第２のスイッチ素子Ｑ１、Ｑ２は、ＮＭＯＳを用いても良く、また、第１及び第２の整流素子Ｑ２、Ｑ４は、ダイオードを用いることもできる。
第１の整流素子Ｑ２としてダイオードを用いた場合は、第１のスイッチング回路２１の第１の制御回路１１は、第１のスイッチ素子Ｑ１をオン・オフして第３の端子１０の出力電位Ｖｏｕｔを一定に制御する。
また、第１の整流素子としてＮＭＯＳ、ＰＭＯＳなどスイッチ素子を用いた場合は、第１の制御回路１１は、第１のスイッチ素子Ｑ１と第１の整流素子Ｑ２とを交互にオン・オフして第３の端子１０の出力電位Ｖｏｕｔを一定に制御する。
【００１９】
第２のスイッチング回路２２の第２の制御回路１２は、第３の端子１０の出力電位Ｖｏｕｔが一定の定常状態のときは動作せず、第２のスイッチ素子Ｑ３と第２の整流素子Ｑ４とはともにオフ状態となっている。負荷が急変して、第３の端子１０の出力電位Ｖｏｕｔが低下し高速応答が必要なとき、第２の制御回路１２は動作を開始する。すなわち、第２の制御回路１２は、第３の端子１０の出力電位Ｖｏｕｔが第１の電位Ｖ１よりも低下したことを検出して、第２のスイッチ素子Ｑ３と第２の整流素子Ｑ４とを、それぞれ第１のスイッチ素子Ｑ１と第１の整流素子Ｑ２とに同期してオン・オフする制御を開始する。
【００２０】
そして、第３の端子１０の出力電位Ｖｏｕｔが上昇し高速応答の必要がなくなると、第２の制御回路１２は、動作を停止する。すなわち、第２の制御回路１２は、第３の端子１０の出力電位Ｖｏｕｔが第２の電位Ｖ２よりも上昇したことを検出して、第２のスイッチ素子Ｑ３と第２の整流素子Ｑ４とをオフにして制御を停止した定常状態に戻る。
【００２１】
このように、第１のスイッチング回路２１は、第１の制御回路１１により、第１のスイッチ素子Ｑ１をオン・オフして出力電位Ｖｏｕｔを一定に制御する。第２のスイッチング回路２２は、第２の制御回路１２により、第２のスイッチ素子Ｑ３を第１のスイッチ素子Ｑ１と同期するように制御する。
【００２２】
第１のインダクタ３は、第１のスイッチ素子Ｑ１と負荷６との間、すなわち第１の端子８と第３の端子１０との間に接続される。第１のスイッチング回路２１と第１のインダクタ３とは、主のＤＣ−ＤＣコンバータを構成する。
第２のインダクタ４は、第２のスイッチ素子Ｑ３と負荷６との間、すなわち第２の端子９と第３の端子１０との間に接続される。第２のスイッチング回路２２と第２のインダクタ４とは、補助のＤＣ−ＤＣコンバータを構成する。
また、キャパシタ５は、負荷６と並列に、すなわち、第３の端子１０と接地との間に接続される。
【００２３】
第１のスイッチング回路２１の第１の制御回路１１により、第１のインダクタ３には、第１のスイッチ素子Ｑ１、第１の整流素子Ｑ２を介して、第１の端子８から第３の端子１０の向きに電流Ｉ３が流れる。
また、第２のスイッチング回路２２の第２の制御回路１２が動作したときは、第２のインダクタ４には、第２のスイッチ素子Ｑ３、第２の整流素子Ｑ４を介して、第２の端子９から第３の端子１０の向きに電流Ｉ４が流れる。
【００２４】
第１のインダクタ３と第２のインダクタ４とは、互いに相互インダクタンスの極性が負（−Ｍ）となるように結合されている。
図２は、図１に表したインダクタ３、４の構成を例示する模式図である。
図２に表したように、例えば、コア１３の周りに互いに逆方向に電流が流れるように巻き線が設けられ、インダクタ３、４が構成される。第１及び第２のインダクタ３、４は、コア１３で結合したトランスを構成している。
【００２５】
第２のインダクタ４を流れる電流Ｉ４により第１のインダクタ３に生じる磁束は、第１のインダクタ３を流れる電流Ｉ３により第１のインダクタ３に生じる磁束と逆向きである。第１のインダクタ３を流れる電流Ｉ３により第２のインダクタ４に生じる磁束は、第２のインダクタ４を流れる電流Ｉ４により第２のインダクタ４に生じる磁束と逆向きである。
【００２６】
従って、図２の矢印の方向に電流が流れたとき、第１及び第２のインダクタ３、４のインダクタンスの実効値は、相互インダクタンスにより低下する。この第１のインダクタ３のインダクタの実効値は、第２のインダクタ４を流れる電流の大きさにより変化する。
【００２７】
再度図１に戻ると、第３の端子１０の出力電位Ｖｏｕｔが低下して、第２の制御回路１２により第２のインダクタ４に電流Ｉ４が流れたときは、第１の端子８、第３の端子１０間のインダクタンスの実効値は、第２のインダクタ４との相互インダクタンス（−Ｍ）により低下する。また、第２の端子９、第３の端子１０間のインダクタンスの実効値は、第１のインダクタ３との相互インダクタンス（−Ｍ）によりそれぞれ低下する。
【００２８】
インダクタンスＬのインダクタの両端に電圧Ｖを印加したとき、インダクタに流れる電流Ｉの時間変化ｄＩ／ｄｔは、（１）式で表される。
ｄＩ／ｄｔ＝Ｖ／Ｌ      …（１）
【００２９】
（１）式に表したように、インダクタを流れる電流Ｉの時間変化は、インダクタンスＬに制限される。例えば、第２のインダクタ４がない場合は、第１のインダクタ３の自己インダクタンスにより制限される。
ＤＣ−ＤＣコンバータ１においては、第１及び第２のインダクタ３、４を流れる電流Ｉ３、Ｉ４は、低下したインダクタンスの実効値により制限される。そのため、電流Ｉ３、Ｉ４は、低下したインダクタンスの実効値に応じて高速応答することができる。
【００３０】
図３は、図１に表したＤＣ−ＤＣコンバータ１の主要な信号のタイミングチャートである。
図３（ａ）は、第３の端子１０の出力電位Ｖｏｕｔ、図３（ｂ）は、負荷６の電流Ｉｏｕｔの時間変化をそれぞれ表している。図３（ｃ）、図３（ｄ）、図３（ｅ）は、それぞれ第１のスイッチ素子Ｑ１のオン・オフの状態、第２の制御回路の動作・停止の状態、第２のスイッチ素子Ｑ３のオン・オフの状態を表している。図３（ｆ）、図３（ｇ）は、それぞれ第１及び第２のインダクタ３、４を流れる電流Ｉ３、Ｉ４の時間変化を表している。
【００３１】
図３（ａ）〜図３（ｃ）に表したように、第１の制御回路１１により第３の端子１０の出力電位Ｖｏｕｔが一定値となるように、第１のスイッチ素子Ｑ１がオン状態とオフ状態に制御されている。
この定常状態においては、図３（ｄ）に表したように、第２の制御回路１２は、停止しており、第２のスイッチ素子Ｑ３は、オフ状態である。
【００３２】
図３（ａ）、図３（ｂ）に表したように、負荷６の電流Ｉｏｕｔが急変して増加すると、第３の端子の出力電位Ｖｏｕｔが低下する。
第３の端子の出力電位Ｖｏｕｔが第１の電位Ｖ１よりも低下したとき、第２の制御回路１２が動作を開始する（図３（ｄ））。
【００３３】
第２の制御回路１２は、第１のスイッチ素子Ｑ１と同期して第２のスイッチ素子Ｑ３をオン状態、オフ状態に制御する（図３（ｅ））。
第２のインダクタ４に電流Ｉ４が流れ（図３（ｇ））、インダクタンスの実効値が低下する。
【００３４】
（１）式に表したように、インダクタを流れる電流の時間変化は、インダクタンスＬに制限される。
第１のインダクタ３のインダクタンスの実効値が低下したことにより、第１のインダクタ３の電流Ｉ３は、インダクタンスの実効値で制限された傾きで高速に増加する（図３（ｆ））。
第３の端子１０の出力電位Ｖｏｕｔは、上昇する（図３（ａ））。
【００３５】
第３の端子１０の出力電位Ｖｏｕｔが第２の電位Ｖ２よりも上昇したとき、第２の制御回路１２は動作を停止して定常状態に戻る（図３（ｄ））。
第２のスイッチ素子Ｑ３はオフ状態にもどり、第２のインダクタ４を流れる電流Ｉ４が低下する。
【００３６】
インダクタンスの実効値が増加して、第１のインダクタ３を流れる電流Ｉ３の変化が小さくなる（図３（ｆ））。
第３の端子１０の出力電位Ｖｏｕｔは、一定値に戻る（図３（ａ））。
【００３７】
このように、ＤＣ−ＤＣコンバータ１によれば、負荷６が急変して、第３の端子の出力電位Ｖｏｕｔが低下したとき、第２のインダクタ４に電流Ｉ４を流すことにより、第１のインダクタ３のインダクタンスの実効値を低下させる。そのため、第１及び第２のインダクタ３、４を流れる電流Ｉ３、Ｉ４の変化率が増加して、負荷急変に対して高速に応答することができる。また、第３の端子１０の出力電位の変動を最小限に抑えることができる。
【００３８】
インダクタンスの実効値は、第２のインダクタ４を流れる電流Ｉ４の大きさにより変化する。また、第２のインダクタ４に電流Ｉ４を流すタイミングは、第１及び第２の電位Ｖ１、Ｖ２により設定することができる。
そのため、第１及び第２の電位により負荷急変に対する応答特性を変化させることができる。
【００３９】
第１の電位Ｖ１、第２の電位Ｖ２は、例えば比較回路により構成することができる。
図４は、本発明の実施形態に係る電源制御回路の他の構成を例示するブロック図である。
図４に表したように、電源制御回路２ａは、第１のスイッチング回路２１、第２のスイッチング回路２２ａを備える。そして、これらを同じ半導体基板に形成して１チップ化した構造を備える。
【００４０】
すなわち、電源制御回路２ａは、図１に表した電源制御回路２の第２のスイッチング回路２２を第２のスイッチング回路２２ａに置き換えた構成であり、第２のスイッチング回路２２ａは、図１に表した第２の制御回路１２を、第２の制御回路１２ａに置き換えた構成である。
第２の制御回路１２ａは、比較回路１４、電圧生成回路１５、論理積回路（ＡＮＤ）１６、１７を有する。
【００４１】
比較回路１４の反転入力端は第３の端子１０に接続され、非反転入力端は電圧生成回路１５に接続されている。電圧生成回路１５は、例えば第１の電位Ｖ１を生成する回路である。比較回路１４の出力は、第３の端子１０の出力電位Ｖｏｕｔが第１の電位Ｖ１をよりも低下したとき、ハイレベルを出力する。
【００４２】
ＡＮＤ１６は、比較回路１４の出力と、第１のスイッチ素子Ｑ１のゲート信号との論理和をとり、第２のスイッチ素子Ｑ３のゲート信号を生成する。ＡＮＤ１７は、比較回路１４の出力と、第１の整流素子Ｑ２のゲート信号との論理和をとり、第２の整流素子Ｑ４のゲート信号を生成する。なお、第１及び第２のスイッチ素子Ｑ１、Ｑ３はＰＭＯＳのため、ＡＮＤ１６との接続は負論理となっている。
【００４３】
なお、図４においては、比較回路１４及び電圧生成回路１５を、それぞれ１つ設けて、第１及び第２の電位Ｖ１、Ｖ２が等しい構成を例示している。しかし、第１及び第２の電位Ｖ１、Ｖ２は異なる電位とすることも可能である。第１及び第２の電位Ｖ１、Ｖ２を異なる構成とした場合、第２のインダクタ４に電流Ｉ４を流すタイミングを細かく調整することができる。
【００４４】
ところで、図１に表したＤＣ−ＤＣコンバータ１においては、定常状態において第２の制御回路１２が停止して、第２のスイッチ素子Ｑ３、第２の整流素子Ｑ４がオフ状態となる。この定常状態のとき、第２のインダクタ４に発生する誘導電流により、出力電位Ｖｏｕｔが不安定になる可能性がある。
【００４５】
第１のインダクタ３を流れる電流Ｉ３の変動により第２のインダクタ４には、誘導電流Ｉ４が発生する。この誘導電流Ｉ４は、電流Ｉ３が増加するときと減少するときとで、方向が逆向きになる。
【００４６】
第１のインダクタ３を流れる電流Ｉ３が減少するとき、誘導電流Ｉ４は、第２の端子９から第３の端子１０の向きに流れる。このとき、接地から第２の整流素子Ｑ４の寄生ダイオードを介して、誘導電流Ｉ４は第２のインダクタ４に流れ込む。そして、第２のインダクタ３から第３の端子１０に接続された負荷６に流れ込む。
【００４７】
また、第１のインダクタ３を流れる電流が増加するとき、誘導電流Ｉ４は、第３の端子１０から第２の端子９の向きに流れる。このとき、第２の端子９から第２のスイッチ素子Ｑ３の寄生ダイオードを介して、誘導電流Ｉ４は電源端子７に流れ込む。そして、この誘導電流Ｉ４は、第３の端子１０に接続された負荷６から第２のインダクタ４に引き抜かれる。
【００４８】
このように、第２のスイッチＱ３、第２の整流素子Ｑ４がオフ状態のときは、第３の端子１０に接続された負荷６から第２のインダクタ４に誘導電流Ｉ４が流れ込んだり、引き抜かれたりする。
そのため、第３の端子１０の出力電位Ｖｏｕｔが不安定になる可能性がある。
【００４９】
図５は、本発明の実施形態に係るＤＣ−ＤＣコンバータの他の構成を例示するブロック図である。
図５に表したように、ＤＣ−ＤＣコンバータ１ｂは、電源制御回路２ｂ、第１のインダクタ３、第２のインダクタ４、キャパシタ５を備える。
【００５０】
ＤＣ−ＤＣコンバータ１ｂは、電源制御回路２ｂにより生成した電源電位Ｖｄｄと接地電位間でスイッチングした電圧を、第１及び第２のインダクタ３、４及びキャパシタ５により平滑して負荷６に出力電位Ｖｏｕｔを供給する降圧型のコンバータである。
【００５１】
電源制御回路２ｂは、第１のスイッチング回路２１、第２のスイッチング回路２２、第３のスイッチング回路２３を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造を備える。
第１のスイッチング回路２１は、第１のスイッチ素子Ｑ１、第１の整流素子Ｑ２、第１の制御回路１１を有する。第２のスイッチング回路２２は、第２の制御回路１２、第２のスイッチ素子Ｑ３、第２の整流素子Ｑ４を有する。第３のスイッチング回路２３は、第３のスイッチ素子Ｑ５、Ｑ６、第３の制御回路１９を有する。
【００５２】
すなわち、電源制御回路２ｂは、図１に表した電源制御回路２に、第３のスイッチング回路２３を追加した構成である。
なお、図５に表した第３のスイッチング回路２３においては、第３のスイッチ素子Ｑ５、Ｑ６として、それぞれＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）を用いた構成を例示している。
【００５３】
ＰＭＯＳの第３のスイッチ素子Ｑ５は、それぞれＮ層のバックゲートをカソード、ソースをアノードとする寄生ダイオードを有する。また、ＮＭＯＳの第３のスイッチ素子Ｑ６は、それぞれＰ層のバックゲートをアノード、ドレインをカソードとする寄生ダイオードを有する。
【００５４】
第３のスイッチング回路２３においては、第４の端子１８と接地との間に第３のスイッチ素子Ｑ５、Ｑ６が接続されている。第３のスイッチ素子Ｑ５のバックゲートは電源端子７に接続されている。従って、第３のスイッチ素子Ｑ５においては、第４の端子１８から電源端子７の向きを順方向として寄生ダイオードが接続される。
【００５５】
また、第３のスイッチ素子Ｑ６のバックゲートは接地に接続されている。従って、第３のスイッチ素子Ｑ６においては、接地から第４の端子１８の向きを順方向として寄生ダイオードが接続される。
【００５６】
そして、第３のスイッチ素子Ｑ５、Ｑ６は、第２の制御回路１２と同期して動作する第３の制御回路１９により制御される。
すなわち、第３のスイッチング回路２３は、第２のスイッチング回路２２と同期して動作する。
【００５７】
第２の制御回路１２が停止して、第２のスイッチ素子Ｑ３及び第２の整流素子Ｑ４がオフ状態のときは、第３のスイッチ素子Ｑ５、Ｑ６はオフ状態に制御される。また、第２の制御回路１２が動作して、第２のスイッチ素子Ｑ３または第２の整流素子Ｑ４がオン状態のときは、第３のスイッチ素子Ｑ５、Ｑ６はオン状態に制御される。
【００５８】
第１のインダクタ３は、第１のスイッチ素子Ｑ１と負荷６との間、すなわち、第１の端子８と第３の端子１０との間に接続されている。第１のスイッチング回路２１と第１のインダクタ３とは、主のＤＣ−ＤＣコンバータを構成する。
第２のインダクタ４は、第２のスイッチ素子Ｑ３と第３のスイッチ素子Ｑ５、Ｑ５との間、すなわち第２の端子９と第４の端子１８との間に接続されている。第２及び第３のスイッチング回路２２、２３と第２のインダクタ４とは、補助のＤＣ−ＤＣコンバータを構成する。
【００５９】
第１のインダクタ３と第２のインダクタ４とは、互いに相互インダクタンスの極性が負（−Ｍ）となるように結合されている。
また、キャパシタ５は、負荷６と並列に、すなわち、第３の端子１０と接地との間に接続される。
【００６０】
ＤＣ−ＤＣコンバータ１ｂにおいては、第２のインダクタ４は、第２の端子９と第４の端子１８との間に接続されている点が、図１に表したＤＣ−ＤＣコンバータ１と異なる。すなわち、ＤＣ−ＤＣコンバータ１ｂにおいては、第２のインダクタ４は、第３のスイッチ素子Ｑ５、Ｑ６を介して、第３の端子１０に接続される。
【００６１】
例えば、第２の制御回路１２が動作して、第２のスイッチ素子Ｑ３または第２の整流素子Ｑ４がオン状態のとき、第２のインダクタ４に電流Ｉ４が流れる。このとき、第３のスイッチ素子Ｑ５、Ｑ６はオン状態に制御され、電流Ｉ４は、第３のスイッチ素子Ｑ５、Ｑ６を介して、第３の端子１０に接続された負荷６に流れる。
【００６２】
また、ＤＣ−ＤＣコンバータ１ｂにおいて高速応答が必要ないときは、第２の制御回路１２が停止する。第２のスイッチ素子Ｑ３及び第２の整流素子Ｑ４はオフ状態となり、第２のインダクタ４には誘導電流Ｉ４が流れる。
図６は、図５に表したＤＣ−ＤＣコンバータ１ｂにおいて高速応答が必要ないときの動作を説明するブロック図である。
図６においては、第４の端子１８から第２の端子９の向きに誘導電流Ｉ４が流れる場合を表している。
【００６３】
ＮＭＯＳで構成された第３のスイッチ素子Ｑ６のドレイン・バックゲート間の寄生ダイオードを介して、接地から第４の端子１８に誘導電流Ｉ４が流れる。そして、第２のインダクタ４に発生した誘導電流Ｉ４は、第２の端子９から、第２のスイッチ素子Ｑ３の寄生ダイオードを介して電源端子７に流れる。
【００６４】
図７は、図５に表したＤＣ−ＤＣコンバータ１ｂにおいて高速応答が必要ないときの動作を説明する他のブロック図である。
図７においては、第２の端子９から第４の端子１８の向きに誘導電流Ｉ４が流れる場合を表している。
【００６５】
第２のインダクタ４に発生した誘導電流Ｉ４は、ＰＭＯＳで構成された第３のスイッチ素子Ｑ５のドレイン・バックゲート間の寄生ダイオードを介して、第４の端子１８から電源端子７に流れる。また、誘導電流Ｉ４は、第２の整流素子Ｑ４の寄生ダイオードを介して、接地から第２の端子９、第２のインダクタ４に流れる。
【００６６】
このように、第２の制御回路１２が停止したときは、第２のインダクタ４を流れる誘導電流Ｉ４は、第３のスイッチ素子Ｑ５、Ｑ６の寄生ダイオード介して電源端子７または接地に流れる。第３の端子１０には誘導電流Ｉ４は流れない。そのため、第３の端子１０の出力電位Ｖｏｕｔを安定化することができる。
【００６７】
なお、図５〜図７においては、第３のスイッチ素子Ｑ５、Ｑ６として、それぞれＰＭＯＳ、ＮＭＯＳを用いた構成を例示した。しかし、第３のスイッチ素子としては、ＩＧＢＴ、ＢＪＴなどを用いることもできる。ただし、ＩＧＢＴやＢＪＴなどを用いた場合は、第４の端子１８と電源端子７との間、第４の端子１８と接地との間に、寄生ダイオードがそれぞれ接続された状態とならない。
【００６８】
そのため、第４の端子１８と電源端子７との間、第４の端子１８と接地との間に、実際にダイオードなどの整流素子を接続して同様の電流経路を作る必要がある。なお、第４の端子１８と電源端子７との間、第４の端子１８と接地との間にそれぞれダイオードなどの整流素子を接続した場合は、第３のスイッチ素子Ｑ５、Ｑ６はいずれか１つでもよい。同様に、第３のスイッチ素子Ｑ５、Ｑ６としてＰＭＯＳ、ＮＭＯＳを用いた場合も、第３のスイッチ素子Ｑ５、Ｑ６のいずれか１つと、ダイオードなどの整流素子とを設けてもよい。
【００６９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００７０】
１、１ｂ  ＤＣ−ＤＣコンバータ
２、２ａ〜２ｂ  電源制御回路
３  第１のインダクタ
４  第２のインダクタ
５  キャパシタ
６  負荷
７  電源端子
８  第１の端子
９  第２の端子
１０  第３の端子
１１  第１の制御回路
１２、１２ａ  第２の制御回路
１３  コア
１４  比較回路
１５  電圧生成回路
１６、１７  論理積回路（ＡＮＤ）
１８  第４の端子
１９  第３の制御回路
２１  第１のスイッチング回路
２２、２２ａ  第２のスイッチング回路
２３  第３のスイッチング回路
Ｑ１  第１のスイッチ素子
Ｑ２  第１の整流素子
Ｑ３  第２のスイッチ素子
Ｑ４  第２の整流素子
Ｑ５、Ｑ６  第３のスイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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