(57)【要約】      （修正有）【課題】可変抵抗装置において、順伝達アドミタンスの個体毎のばらつき、周囲温度の影響を少なくし、抵抗値制御を容易にする。【解決手段】ゲートに印加される電圧によりドレイン−ソース間の抵抗値が制御されるＭＯＳ−ＦＥＴ１０を備えた可変抵抗装置であって、ドレインまたはソースに接続された基準抵抗器２０と、ドレイン−ソース間と基準抵抗器２０に電流が流れた場合のドレイン−ソース間の電位差を検出する第１電位差検出部４０と、基準抵抗器の両端の電位差を検出する第２電位差検出部３０と、第１電位差検出部の検出結果と第２電位差検出部の検出結果の除算を行なう除算部５０と、Ｄ／Ａ変換器６１を含み、当該可変抵抗装置において設定する抵抗値に対応した電圧を生成する目標信号生成部６４と、除算部５０の出力と、目標信号生成部６４の出力との差分を誤差信号として、その積分値をＭＯＳ−ＦＥＴ１０のゲートに帰還する帰還部とを備える。【選択図】図１
2011109213.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに印加される電圧によりドレイン−ソース間の抵抗値が制御されるＭＯＳ−ＦＥＴを備えた可変抵抗装置であって、
前記ＭＯＳ−ＦＥＴのドレインまたはソースに接続された基準抵抗器と、
前記ＭＯＳ−ＦＥＴのドレイン−ソース間と前記基準抵抗器に電流が流れた場合の前記ＭＯＳ−ＦＥＴのドレイン−ソース間の電位差を検出する第１電位差検出部と、
前記電流が流れた場合の前記基準抵抗器の両端の電位差を検出する第２電位差検出部と、
前記第１電位差検出部の検出結果と前記第２電位差検出部の検出結果の除算を行なう除算部と、
Ｄ／Ａ変換器を含み、当該可変抵抗装置において設定する抵抗値に対応した電圧を生成する目標信号生成部と、
前記除算部の出力と、前記目標信号生成部の出力との差分を誤差信号として、その積分値を前記ＭＯＳ−ＦＥＴのゲートに帰還する帰還部と、
を備えたことを特徴とする可変抵抗装置。
【請求項２】
前記第２電位差検出部の出力に所定のオフセット値を加算する第２オフセット加算部と、
前記第１電位差検出部の出力に、当該可変抵抗装置において設定する抵抗値に対応したオフセット値を加算する第１オフセット加算部と、
をさらに備えたことを特徴とする請求項１に記載の可変抵抗装置。
【請求項３】
前記基準抵抗器に流れる電流の値が、所定の基準値を下回ったことを検出する第１検出部と、
前記第１検出部が、前記電流の値が所定の基準値を下回ったことを検出した場合に、前記ＭＯＳ−ＦＥＴのゲートへの印加電圧を、前記帰還される積分値から、前記ＭＯＳ−ＦＥＴのドレイン−ソース間抵抗が最小値となる電圧に切り替えるスイッチ部と、
をさらに備えたことを特徴とする請求項１または２に記載の可変抵抗装置。
【請求項４】
前記第１検出部が、前記電流の値が所定の基準値を下回ったことを検出した場合に、
前記帰還部は、前記積分値をリセットすることを特徴とする請求項３に記載の可変抵抗装置。
【請求項５】
前記ＭＯＳ−ＦＥＴの前記基準抵抗器が接続されていないドレインまたはソースに、ドレイン同士またはソース同士で接続したＭＯＳ−ＦＥＴをさらに備え、
前記第１電位差検出部は、接続された２つのＭＯＳ−ＦＥＴのドレイン−ソース間の電位差を検出し、
前記帰還部は、それぞれのＭＯＳ−ＦＥＴのゲートに前記積分値を帰還することを特徴とする請求項１から４のいずれか１項に記載の可変抵抗装置。
【請求項６】
前記基準抵抗器に流れる電流の方向を検出する第２検出部と、
前記第２検出部の検出結果に基づき、前記電流がボディダイオードの順方向に流れる方のＭＯＳ−ＦＥＴに対して、ゲートへの印加電圧を、前記帰還される積分値から、そのＭＯＳ−ＦＥＴのドレイン−ソース間抵抗が最小値となる電圧に切り替える第２スイッチ部と、
をさらに備えたことを特徴とする請求項５に記載の可変抵抗装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ−ＦＥＴを用いた可変抵抗装置に関する。
【背景技術】
【０００２】
ＭＯＳ−ＦＥＴでは、ゲート・ソース間の電圧ＶＧＳを制御することにより、ソース・ドレイン間抵抗ＲＦＥＴを変化させることができるため、ＭＯＳ−ＦＥＴを可変抵抗として用いることが行なわれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２０４２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、単純にゲート・ソース間の電圧ＶＧＳを与えるだけでは、順伝達アドミタンス｜Ｙｆｓ｜の個体毎のばらつき、周囲温度の影響、ゲート・ソース間の電圧ＶＧＳと順伝達アドミタンス｜Ｙｆｓ｜との関係が非線形であること等によって、ソース・ドレイン間抵抗ＲＦＥＴの制御難易性が大きく、期待する抵抗値を得られない場合が多い。
【０００５】
そこで、本発明は、ＭＯＳ−ＦＥＴを用いた可変抵抗装置において、順伝達アドミタンスの個体毎のばらつき、周囲温度の影響を少なくし、抵抗値制御を容易にすることを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の可変抵抗装置は、ゲートに印加される電圧によりドレイン−ソース間の抵抗値が制御されるＭＯＳ−ＦＥＴを備えた可変抵抗装置であって、前記ＭＯＳ−ＦＥＴのドレインまたはソースに接続された基準抵抗器と、前記ＭＯＳ−ＦＥＴのドレイン−ソース間と前記基準抵抗器に電流が流れた場合の前記ＭＯＳ−ＦＥＴのドレイン−ソース間の電位差を検出する第１電位差検出部と、前記電流が流れた場合の前記基準抵抗器の両端の電位差を検出する第２電位差検出部と、前記第１電位差検出部の検出結果と前記第２電位差検出部の検出結果の除算を行なう除算部と、Ｄ／Ａ変換器を含み、当該可変抵抗装置において設定する抵抗値に対応した電圧を生成する目標信号生成部と、前記除算部の出力と、前記目標信号生成部の出力との差分を誤差信号として、その積分値を前記ＭＯＳ−ＦＥＴのゲートに帰還する帰還部と、を備えたことを特徴とする。
【０００７】
本発明では、基準抵抗器を基準としてソース・ドレイン間抵抗の抵抗値をフィードバック制御しているため、ＭＯＳ−ＦＥＴの順伝達アドミタンス｜Ｙｆｓ｜の個体毎のばらつき、周囲温度等による可変抵抗装置への影響を大幅に改善することができる。
【０００８】
また、目標とする抵抗値を、Ｄ／Ａ変換器を用いて調整するようにしているため、目標とする抵抗値に対して線形な制御を行なうことができる。したがって、制御が容易で精度の高い可変抵抗装置を構成することができる。
【０００９】
ここで、前記第２電位差検出部の出力に所定のオフセット値を加算する第２オフセット加算部と、前記第１電位差検出部の出力に、当該可変抵抗装置において設定する抵抗値に対応したオフセット値を加算する第１オフセット加算部と、をさらに備えるようにしてもよい。これにより、除算部において０で割り算が行なわれることを防ぐことができる。
【００１０】
また、前記基準抵抗器に流れる電流の値が、所定の基準値を下回ったことを検出する第１検出部と、前記第１検出部が、前記電流の値が所定の基準値を下回ったことを検出した場合に、前記ＭＯＳ−ＦＥＴのゲートへの印加電圧を、前記帰還される積分値から、前記ＭＯＳ−ＦＥＴのドレイン−ソース間抵抗が最小値となる電圧に切り替えるスイッチ部と、をさらに備えるようにしてもよい。これにより、流れる電流が小さい場合に、可変抵抗装置の動作が不安定になることを防ぐことができる。
【００１１】
さらに、前記第１検出部が、前記電流の値が所定の基準値を下回ったことを検出した場合に、前記帰還部は、前記積分値をリセットするようにしてもよい。これにより、流れる電流が小さい場合に、積分値が飽和してしまうことを防ぐことができる。
【００１２】
また、前記ＭＯＳ−ＦＥＴの前記基準抵抗器が接続されていないドレインまたはソースに、ドレイン同士またはソース同士で接続したＭＯＳ−ＦＥＴをさらに備え、前記第１電位差検出部は、接続された２つのＭＯＳ−ＦＥＴのドレイン−ソース間の電位差を検出し、前記帰還部は、それぞれのＭＯＳ−ＦＥＴのゲートに前記積分値を帰還するようにしてもよい。これにより、双方向の電流に対して可変抵抗器を動作させることができるようになる。
【００１３】
このとき、前記基準抵抗器に流れる電流の方向を検出する第２検出部と、前記第２検出部の検出結果に基づき、前記電流がボディダイオードの順方向に流れる方のＭＯＳ−ＦＥＴに対して、ゲートへの印加電圧を、前記帰還される積分値から、そのＭＯＳ−ＦＥＴのドレイン−ソース間抵抗が最小値となる電圧に切り替える第２スイッチ部と、をさらに備えるようにしてもよい。これにより、ボディダイオードが存在する場合であっても、ボディダイオードを無効化することができるため、可変抵抗器を動作させることができるようになる。
【発明の効果】
【００１４】
本発明によれば、ＭＯＳ−ＦＥＴを用いた可変抵抗装置において、順伝達アドミタンスの個体毎のばらつき、周囲温度の影響を少なくし、抵抗値制御を容易にすることができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施例に係る可変抵抗装置の構成を示す回路図である。
【図２】第１実施例に係る可変抵抗装置のブロック線図である。
【図３】第２実施例に係る可変抵抗装置の構成を示す回路図である。
【図４】第２実施例に係る可変抵抗装置のブロック線図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態の基本的な構成である第１実施例に係る可変抵抗装置の構成を示す回路図である。本図に示すように、可変抵抗装置は、入出力端子１、入出力端子２を備え、入出力端子１と入出力端子２との間に電流３が流れるようになっている。
【００１７】
入出力端子１と入出力端子２との間には、ＭＯＳ−ＦＥＴ１０のソース・ドレイン間抵抗ＲＦＥＴと基準抵抗器２０の抵抗値ＲＳＥＮＳとの合成抵抗で可変抵抗を構成するように、ＭＯＳ−ＦＥＴ１０と基準抵抗器２０とが直列に接続されている。本図の例では、ｐチャネルＭＯＳ−ＦＥＴ１０のソースが入出力端子１と接続され、ドレインが基準抵抗器２０に接続されている。もちろん、ｎチャネルＭＯＳ−ＦＥＴを用いてもよい。
【００１８】
電流３が流れたときに、ＭＯＳ−ＦＥＴ１０のソース・ドレイン間抵抗ＲＦＥＴで生じる電圧降下は、バッファアンプ２１、バッファアンプ２２を介して接続された差動増幅器４０で取り出される。また、基準抵抗器２０で生じる電圧降下は、バッファアンプ２２、バッファアンプ２３を介して接続された増幅度Ｂの差動増幅部３０で取り出される。
【００１９】
すなわち、差動増幅器４０は、ＭＯＳ−ＦＥＴ１０のドレイン−ソース間の電位差を検出する第１電位差検出部として機能し、差動増幅部３０は、基準抵抗器２０の両端の電位差を検出する第２電位差検出部として機能する。
【００２０】
差動増幅器４０で取り出されたＭＯＳ−ＦＥＴ１０のソース・ドレイン間抵抗ＲＦＥＴで生じる電圧降下と、差動増幅部３０で取り出された基準抵抗器２０で生じる電圧降下は、増幅度Ａを有する除算部５０で割り算される。
【００２１】
流れる電流３は共通であるため、この除算結果により、ＭＯＳ−ＦＥＴ１０のソース・ドレイン間抵抗ＲＦＥＴと基準抵抗器２０の抵抗値ＲＳＥＮＳとの比（ＲＦＥＴ／ＲＳＥＮＳ）が得られる。
【００２２】
また、可変抵抗装置は、所望の抵抗値を設定するための制御部６０を備えている。入出力端子１と入出力端子２との間の所望の抵抗値をＲＳＥＴとすると、ＲＦＥＴ＋ＲＳＥＮＳ＝ＲＳＥＴとなるようにソース・ドレイン間抵抗ＲＦＥＴを制御すればよいため、ＲＳＥＴ−ＲＳＥＮＳを設定信号６０ａとして制御部６０に入力する。
【００２３】
制御部６０は、ＲＳＥＴ−ＲＳＥＮＳに対応したデジタル制御信号６１ａを生成し、ＤＡＣ（Ｄ／Ａ変換器）６１に出力する。ＤＡＣ６１の出力信号６１ｂは、増幅度Ｄの増幅器６２でゲイン調整され、ＲＳＥＴ−ＲＳＥＮＳを示す目標信号６２ａとして出力される。なお、ＲＳＥＴに比べてＲＳＥＮＳが十分小さく無視できる場合には、設定信号６０ａは、単にＲＳＥＴを設定してもよい。
【００２４】
すなわち、制御部６０とＤＡＣ６１と増幅器６２とが、可変抵抗装置において設定する抵抗値に対応した電圧を生成する目標信号生成部６４として機能する。
【００２５】
除算部５０から出力された抵抗値の比ＲＦＥＴ／ＲＳＥＮＳと、増幅器６２から出力された目標信号６２ａとの差が、差動増幅器７０によって誤差信号として取り出される。
【００２６】
誤差信号は、積分器８０で積分され、積分器８０の出力電圧８０ａが、ＭＯＳ−ＦＥＴ１０のゲート制御電圧として帰還される。このフィードバック信号は、ソース・ドレイン間抵抗ＲＦＥＴの抵抗値制御電圧として、誤差信号を小さくするように機能するため、ソース・ドレイン間抵抗ＲＦＥＴは、ＲＳＥＴ−ＲＳＥＮＳに収束することになる。この結果、可変抵抗装置の入出力端子１と入出力端子２との間の抵抗値はＲＳＥＴに制御される。
【００２７】
すなわち、差動増幅器７０と積分器８０とが、除算部５０の出力と、目標信号生成部の出力との差分を誤差信号として、その積分値をＭＯＳ−ＦＥＴ１０のゲートに帰還する帰還部として機能する。
【００２８】
このように、本実施形態によれば、基準抵抗器２０を基準としてソース・ドレイン間抵抗ＲＦＥＴの抵抗値をフィードバック制御しているため、ＭＯＳ−ＦＥＴの順伝達アドミタンス｜Ｙｆｓ｜の個体毎のばらつき、周囲温度等による可変抵抗装置への影響を大幅に改善することができる。
【００２９】
また、所望の抵抗値を、ＤＡＣ６１の出力で調整するようにしているため、所望の抵抗値に対して線形な制御を行なうことができる。したがって、制御が容易で精度の高い可変抵抗装置を構成することができる。
【００３０】
次に、図１に示した可変抵抗装置の具体的な設計例について、図２に示したブロック線図を参照して説明する。ここでは、簡単のため、ＲＳＥＴに比べてＲＳＥＮＳが十分小さいものとし、設定信号６０ａは、ＲＳＥＴで設定するものとする。また、ＩＬＯＡＤは、ソース・ドレイン間抵抗ＲＦＥＴおよび基準抵抗器２０の抵抗ＲＳＥＮＳを流れる電流３の電流値である。
【００３１】
本ブロック線図から以下に示す［数１］が得られ、［数１］を変形して［数２］が得られる。
【数１】
2011109213.tif 000003
【数２】
2011109213.tif 000004
ここで、［数３］となるように、増幅度Ａ、Ｂ、Ｄを設定すると、［数４］に示す関係が得られる。
【数３】
2011109213.tif 000005
【数４】
2011109213.tif 000006
［数４］は、１に収束するため、ソース・ドレイン間抵抗ＲＦＥＴ、すなわち、可変抵抗装置の抵抗値は、所望の抵抗値ＲＳＥＴとなる。
【００３２】
次に、本実施形態に係る可変抵抗装置の第２実施例について図３の回路図を参照して説明する。第２実施例は、より実装に近い例であり、第１実施例に加え、１）擬似電流Ｉｐを仮定したオフセット加算、２）ＭＯＳ−ＦＥＴのボディダイオードの無効化、３）低抵抗かつ低電流の動作対策、について考慮している。ただし、基本的な構成は、第１実施例と同様であり、対応する構成については、同じ符号を付している。
【００３３】
まず、１）擬似電流Ｉｐを仮定したオフセット加算について説明する。可変抵抗装置では、除算部５０において、差動増幅器４０で取り出されたソース・ドレイン間抵抗ＲＦＥＴで生じた電圧降下と、差動増幅部３０で取り出された基準抵抗器２０で生じた電圧降下との割り算を行なっている。ここで、電流３が０の場合に、０で割り算を行なって出力が不安定になることを防ぐために、除算部５０の入力に所定のオフセット電圧を与えておくことが望ましい。
【００３４】
ただし、ＲＦＥＴが可変抵抗であるため、オフセット電圧を任意に与えては、ＲＦＥＴ／ＲＳＥＮＳの比を正しく計算することができなくなる。そこで、あたかも一定の電流が入出力端子１と入出力端子２との間で流れているものと仮定して、この電流（「擬似電流Ｉｐ」と称する）が流れたとした場合に生じる抵抗ＲＦＥＴの電圧降下および基準抵抗器２０の電圧降下を、実際の電圧降下に加算して、ＲＦＥＴ／ＲＳＥＮＳの比を算出するようにする。
【００３５】
このとき、ソース・ドレイン間抵抗ＲＦＥＴの値に応じて、擬似電流Ｉｐによってソース・ドレイン間抵抗ＲＦＥＴで生じる電圧降下を変化させる。なお、擬似電流Ｉｐは、フィードバックループが収束すると、実質的に、数式上消去される。
【００３６】
本図の例では、制御部６０からの制御信号３１ａによりＤＡＣ３１が出力する信号電圧３１ｂを、加算回路３２において、基準抵抗器２０で実際に生じた電圧降下に加算し、ＤＡＣ６１の出力信号６１ｂを増幅度Ｆの増幅器４２でゲイン調整した電圧を、加算回路４１において、ソース・ドレイン間抵抗ＲＦＥＴで実際に生じた電圧降下に加算するようにしている。これにより、電流３が０の場合であっても、除算部５０において０で割り算を行なうことを防ぐことができる。
【００３７】
したがって、制御部６０とＤＡＣ６１と増幅器４２と加算回路４１とが、差動増幅器４０の出力に、当該可変抵抗装置において設定する抵抗値に対応したオフセット値を加算する第１オフセット加算部として機能し、ＤＡＣ３１と加算回路３２とが、差動増幅部３０の出力に所定のオフセット値を加算する第２オフセット加算部として機能することになる。
【００３８】
ここで、基準抵抗器２０の抵抗値はＲＳＥＮＳの固定値であるため、擬似電流Ｉｐが定まれば、基準抵抗器２０の電圧降下が定まる。このため、擬似電流Ｉｐが流れたときの基準抵抗器２０の電圧降下は、ＤＡＣ３１で固定値として生成している。
【００３９】
一方、ソース・ドレイン間抵抗ＲＦＥＴは、ＲＳＥＴにより制御される値であるため、擬似電流Ｉｐが流れたときの電圧降下も変化する。そこで、ＤＡＣ６１が出力するＲＳＥＴに対応した電圧を、擬似電流Ｉｐに対応した増幅度Ｆの増幅器４２でゲイン調整することにより、擬似電流Ｉｐが流れたときのソース・ドレイン間抵抗ＲＦＥＴで生じる電圧降下としている。
【００４０】
次に、２）ＭＯＳ−ＦＥＴのボディダイオードの無効化について説明する。第２実施例では、電流３として、入出力端子１から入出力端子２に流れる電流３ａと、入出力端子２から入出力端子１に流れる電流３ｂとの両方について対応できるようにする。
【００４１】
この場合、ドレイン・ソース間に存在するボディダイオードの影響が問題となる。すなわち、図１に示したＭＯＳ−ＦＥＴ１０をそのまま用いると、ボディダイオードが順方向となる方向に電流値ＩＬＯＡＤの電流３が流れたときに、ＲＦＥＴ×ＩＬＯＡＤの値が、ボディダイオードの閾値電圧Ｖｆを超えてしまうと、ダイオード側に電流が流れてしまい、ＭＯＳ−ＦＥＴ１０を可変抵抗として動作させることができなくなってしまう。これは、ＭＯＳ−ＦＥＴ１０としてパワーＭＯＳ−ＦＥＴを用いた場合に顕著である。
【００４２】
そこで、本図に示すように、ＭＯＳ−ＦＥＴ１１ａと、ＭＯＳ−ＦＥＴ１１ｂとを、ＭＯＳ−ＦＥＴ１１ａのソースとＭＯＳ−ＦＥＴ１１ｂのソースとが接続する向きで直列に接続している。そして、ボディダイオードが順方向となる側のＭＯＳ−ＦＥＴ１１は、抵抗値が最小のＯＮ抵抗値となるようにスイッチ制御回路１３がスイッチ１３ｃ、スイッチ１３ｄのオンオフを制御する。ただし、ＭＯＳ−ＦＥＴ１１ａのドレインとＭＯＳ−ＦＥＴ１１ｂのドレインとが接続する向きで直列に接続してもよい。
【００４３】
ここで、スイッチ１３ｃは、ＭＯＳ−ＦＥＴ１１ｂのゲートと、抵抗値が最小のＯＮ抵抗値となる電圧Ｖ２との接続状態を切り替えるスイッチであり、スイッチ１３ｄは、ＭＯＳ−ＦＥＴ１１ａのゲートと、電圧Ｖ２との接続状態を切り替えるスイッチである。
【００４４】
スイッチ制御回路１３は、コンパレータ２４により電流３の流れる方向を判定し、ボディダイオードが順方向となる側のＭＯＳ−ＦＥＴ１１のゲートが電圧Ｖ２となるように、スイッチ１３ｃ、スイッチ１３ｄのオンオフを切り替える。
【００４５】
すなわち、コンパレータ２４が、基準抵抗器２０に流れる電流の方向を検出する第２検出部として機能し、スイッチ制御回路１３とスイッチ１３ｃとスイッチ１３ｄとが、電流がボディダイオードの順方向に流れる方のＭＯＳ−ＦＥＴ１１に対して、ゲートへの印加電圧を、帰還される積分値から、そのＭＯＳ−ＦＥＴ１１のドレイン−ソース間抵抗が最小値となる電圧に切り替える第２スイッチ部として機能する。
【００４６】
具体的には、スイッチ制御回路１３は、ＭＯＳ−ＦＥＴ１１ａのボディダイオードが順方向となる向きの電流３ａが流れた場合には、スイッチ１３ｄをオンにし、スイッチ１３ｃをオフにする。また、ＭＯＳ−ＦＥＴ１１ｂのボディダイオードが順方向となる向きの電流３ｂが流れた場合には、スイッチ１３ｃをオンにし、スイッチ１３ｄをオフにする。
【００４７】
この結果、誤差信号のフィードバックによって制御される抵抗値は、スイッチ１３ｃ、スイッチ１３ｄがオフになっている方のＭＯＳ−ＦＥＴ１１となり、可変抵抗は、この制御されるＭＯＳ−ＦＥＴ１１の抵抗値と、他方のＭＯＳ−ＦＥＴ１１のＯＮ抵抗値との合計値となる。
【００４８】
なお、第２実施例では、ＭＯＳ−ＦＥＴ１１ａによる抵抗と、ＭＯＳ−ＦＥＴ１１ｂによる抵抗との合成抵抗を、ソース・ドレイン間抵抗ＲＦＥＴとして取り扱っている。
【００４９】
本図の回路では、制御対象となっているＭＯＳ−ＦＥＴ１１のゲートにフィードバック信号が入力されるようになっている。すなわち、スイッチ１３ｄがオフの場合には、ＭＯＳ−ＦＥＴ１１ａのゲートに、フィードバック信号に対応したバッファアンプ１２ｂの出力電圧を抵抗１２ｃと抵抗１２ｄとで分圧した電圧が印加される。また、スイッチ１３ｃがオフの場合には、ＭＯＳ−ＦＥＴ１１ｂのゲートに、フィードバック信号に対応したバッファアンプ１２ｅの出力電圧を抵抗１２ｆと抵抗１２ｇとで分圧した電圧が印加される。
【００５０】
抵抗１２ｃと抵抗１２ｄとの間にスイッチ１３ｄが接続されているため、上述のように、スイッチ１３ｄがオンの場合には、ＭＯＳ−ＦＥＴ１１ａのゲートに電圧Ｖ２が印加され、抵抗値が最小となる。同様に、抵抗１２ｆと抵抗１２ｇとの間にスイッチ１３ｃが接続されているため、スイッチ１３ｃがオンの場合には、ＭＯＳ−ＦＥＴ１１ｂのゲートに電圧Ｖ２が印加され、抵抗値が最小となる。
【００５１】
次に、３）低抵抗かつ低電流の動作対策について説明する。ソース・ドレイン間抵抗ＲＦＥＴ×ＩＬＯＡＤの値が、極めて小さくなる場合、バッファアンプ２１、バッファアンプ２２、バッファアンプ２２の入力電圧が、上述のオフセット電圧と同程度となり、ＲＦＥＴのＲＳＥＴに対する誤差が大きくなるおそれがある。
【００５２】
このときに、場合によっては、ＲＦＥＴが過大となり、積分器８０の出力電圧８０ａが飽和に至って可変抵抗装置の制御が不安定となる可能性がある。
【００５３】
このような状況を回避するために、第２実施例では、基準抵抗器２０で生じた電圧降下を検出する差動増幅部３０の出力電圧値を、あらかじめ定めた電流３の最小電流値Ｉｍｉｎに対応した電圧値Ｖ３とコンパレータ３３で比較する。
【００５４】
そして、電流３の電流値ＩＬＯＡＤが最小電流値Ｉｍｉｎを下回る場合には、スイッチ制御回路１３が、スイッチ１３ｃ、スイッチ１３ｄをいずれもオンにして、ＭＯＳ−ＦＥＴ１１ａ、ＭＯＳ−ＦＥＴ１１ｂとも最小の抵抗値であるオン抵抗値となるように制御する。
【００５５】
すなわち、コンパレータ３３が、基準抵抗器２０に流れる電流の値が、所定の基準値を下回ったことを検出する第１検出部として機能し、スイッチ制御回路１３、スイッチ１３ｃ、スイッチ１３ｄが、電流の値が所定の基準値を下回ったことを検出した場合に、ＭＯＳ−ＦＥＴ１１のゲートへの印加電圧を、帰還される積分値から、ＭＯＳ−ＦＥＴ１１のドレイン−ソース間抵抗が最小値となる電圧に切り替えるスイッチ部として機能する。
【００５６】
さらに第２実施例では、演算増幅器８２、抵抗Ｒ１、コンデンサＣ１を含んで構成される積分器８０にリセット回路８１を設け、コンパレータ３３での比較の結果、電流３の電流値ＩＬＯＡＤが最小電流値Ｉｍｉｎを下回る場合に、リセット回路８１を動作させることにより、積分器８０の出力電圧８０ａが飽和しないように制御する。
【００５７】
このように、第２実施例では、電流３の電流値ＩＬＯＡＤが最小電流値Ｉｍｉｎを下回る場合に、ＭＯＳ−ＦＥＴ１１ａ、ＭＯＳ−ＦＥＴ１１ｂとも抵抗値を最小のオン抵抗値に固定し、可変抵抗装置としては機能しないようにするとともに、積分器８０をリセットする。これにより、可変抵抗装置の制御が不安定になることを防いでいる。
【００５８】
なお、その後、コンパレータ３３が、電流値ＩＬＯＡＤが最小電流値Ｉｍｉｎを超えたことを検出すると、可変抵抗装置としての機能を回復するために、リセット回路８１をオフにし、スイッチ制御回路１３が、電流３の方向に応じてスイッチ１３ｃ、スイッチ１３ｄのいずれかをオフにする。
【００５９】
この場合に、リセットされた積分器８０の出力電圧８０ａが０であっても、ＭＯＳ−ＦＥＴ１１ａ、ＭＯＳ−ＦＥＴ１１ｂのいずれかがオンとなるように、積分器８０の出力電圧８０ａに、加算器１２ａでバイアス電圧Ｖ１を加算するようにしている。
【００６０】
次に、第２実施例の可変抵抗装置の具体的な設計例について、図４に示したブロック線図を参照して説明する。なお、図中の３１ｘに示した擬似電流Ｉｐが流れたとした場合に生じる基準抵抗器２０の電圧降下は、図３の回路図では、ＤＡＣ３１で直接設定するようにしている。
【００６１】
本ブロック線図から以下に示す［数５］が得られ、［数５］を変形して［数６］が得られる。
【数５】
2011109213.tif 000007
【数６】
2011109213.tif 000008
ここで、［数７］となるように、増幅度Ａ、Ｂ、Ｄを設定し、［数８］に示すようにＫを定めると、［数９］に示す関係が得られる。
【数７】
2011109213.tif 000009
【数８】
2011109213.tif 000010
【数９】
2011109213.tif 000011
［数９］は、１に収束するため、ソース・ドレイン間抵抗ＲＦＥＴ、すなわち、可変抵抗装置の抵抗値は、所望の抵抗値ＲＳＥＴとなる。
【符号の説明】
【００６２】
１…入出力端子、２…入出力端子、３…電流、１０…ＭＯＳ−ＦＥＴ、１１…ＭＯＳ−ＦＥＴ、１２ａ…加算器、１２ｂ…バッファアンプ、１２ｃ…抵抗、１２ｄ…抵抗、１２ｅ…バッファアンプ、１２ｆ…抵抗、１２ｇ…抵抗、１３…スイッチ制御回路、１３ｃ…スイッチ、１３ｄ…スイッチ、２０…基準抵抗器、２１…バッファアンプ、２２…バッファアンプ、２３…バッファアンプ、２４…コンパレータ、３０…差動増幅部、３１…ＤＡＣ、３１ａ…制御信号、３１ｂ…信号電圧、３２…加算回路、３３…コンパレータ、４０…差動増幅器、４１…加算回路、４２…増幅器、５０…除算部、６０…制御部、６０ａ…設定信号、６１…ＤＡＣ、６１ａ…デジタル制御信号、６１ｂ…出力信号、６２…増幅器、６２ａ…目標信号、６４…目標信号生成部、７０…差動増幅器、８０…積分器、８０ａ…出力電圧、８１…リセット回路、８２…演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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