(57)【要約】【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。【選択図】図２４
2011228340.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、１以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第１のマスクを形成する工程と、
前記ベベル部において前記第１のマスクを覆うように第２のマスクを形成する工程と、
前記第１のマスク及び第２のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第１のマスク及び第２のマスクを除去する除去工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第２のマスクは、前記ベベル部上の第１のマスクのみを覆い、前記ベベル部を除く前記半導体基板上においては前記第１のマスクが露出している、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は円形基板であり、
前記第２のマスクの、半導体基板の半径方向における幅は２ｍｍ未満である、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のマスクはネガ型フォトレジストから構成される、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１のマスクを形成する工程において、
前記第１のマスクとして、前記膜構造側から順にカーボン膜及び反射防止膜を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１のマスクを形成する工程と前記第２のマスクを形成する工程の間に、
前記ベベル部上の前記反射防止膜を除去してカーボン膜を露出させる反射防止膜除去工程を有し、
前記第２のマスクを形成する工程において、
前記ベベル部上に露出した前記カーボン膜の一部を覆うように前記第２のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第２のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程において、
残留した前記カーボン膜及び前記第２のマスクを除去する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記反射防止膜除去工程において、
湿式エッチングによって前記反射防止膜を選択的に除去する、請求項６に記載の半導体装置の製造方法。
【請求項８】
ＳｉＯＮを含有する膜で前記反射防止膜を形成し、
前記反射防止膜除去工程において、
ＣＦ４ガスを用いたドライエッチングによって前記反射防止膜を選択的に除去する、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記除去工程において、
Ｏ２ガスを用いたプラズマアッシングにより前記カーボン膜及び第２のマスクを除去する、請求項６〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２のマスクを形成する工程において、
前記ベベル部上の前記カーボン膜及び前記反射防止膜を覆うように、第２のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第２のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程は、
前記第２のマスクで覆われていない前記カーボン膜及び第２のマスクの一部を除去する工程と、
前記ベベル部上の前記反射防止膜を除去する反射防止膜除去工程と、
前記ベベル部上に残留した前記カーボン膜及び第２のマスク、を除去する工程と、
を有する、請求項５に記載の半導体装置の製造方法。
【請求項１１】
前記反射防止膜除去工程において、
前記半導体基板の外周から所定の幅を有し前記ベベル部上の反射防止膜及び膜構造の一部を含む領域をドライエッチングすることにより、前記反射防止膜を除去すると共に、前記膜構造を構成する膜の一部を除去する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板は、
前記ベベル部以外の領域に設けられ、第１の不純物拡散層及び第２の不純物拡散層を有するＭＯＳ型トランジスタを備え、
前記膜構造は、
前記半導体基板上に順次、形成された第１の絶縁膜、第２の絶縁膜、第３の絶縁膜、及びサポート膜と、前記第２の絶縁膜内に前記ＭＯＳ型トランジスタの第１の不純物拡散層に電気的に接続されたパッドと、を有する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記膜構造をエッチングする工程は、
前記第２の絶縁膜、第３の絶縁膜、及びサポート膜を貫通して、前記パッドを露出させるホールを形成する工程を有し、
前記除去工程の後に、
前記ホール内に、下部電極を形成する工程と、
前記下部電極上に、容量絶縁膜及び上部電極を順次、形成することによりキャパシタを得る工程と、
を有する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ホールを形成する工程において、
前記ホールの形成と同時に、前記ホールを配置した領域を囲むように前記第２の絶縁膜、第３の絶縁膜、及びサポート膜を貫通するガードリング用トレンチを形成し、
前記下部電極を形成する工程において、
前記下部電極の形成と同時に、前記ガードリング用トレンチの内壁を覆う下部電極を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極を形成する工程と前記キャパシタを得る工程の間に、
前記ガードリング用トレンチで囲まれた領域内に位置する前記サポート膜の一部を除去して開口を設ける工程と、
前記サポート膜をマスクに用いた湿式エッチングにより、前記ガードリング用トレンチで囲まれた領域内に位置する前記第３の絶縁膜を除去する工程と、
を有する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第１のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第２のマスクを形成する工程と、
前記第１のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第２のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第２のマスク及び第１のマスクを除去する工程と、
を有する半導体装置の製造方法。
【請求項１７】
前記層間絶縁膜を酸化シリコン膜で形成し、
前記サポート膜を窒化シリコン膜で形成する、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に半導体チップ（以下、「チップ」と記載する場合がある）を形成する際には、半導体基板のベベル部（半導体基板の側端面および、それに隣接する傾斜面を含んだ領域）にも、チップの回路パターンを形成する際に用いた導電膜や絶縁膜が一部、残存することがある。これらの膜が製造工程中に剥れて、チップ内に再付着することで、回路動作に寄与する配線パターンの短絡原因となってしまう。このため、半導体基板のベベル部に残存する絶縁膜や導電体の剥がれを防止する種々の提案がなされている（特許文献１、２）。
【０００３】
また、ＤＲＡＭの機能を有するチップを形成する際に、メモリセル用のキャパシタ電極の倒壊を防止するため、絶縁膜を用いて電極を保持する技術が知られている（特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３３４８７９号公報
【特許文献２】特開２００４−１０３７６８号公報
【特許文献３】特開２００８−２８３０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、基板上に回路パターン等を形成する際に、ベベル部において、回路パターン等を構成する膜の剥離が発生していることを見出した。これらの剥離物（異物）が回路パターン等に再付着することで、回路パターンの短絡や断線が生じ、チップの製造歩留りが低下すると言う問題があった。
【０００６】
以下、図１〜８を用いて、この状態の一例を説明する。図１は、従来のチップ形成後の半導体基板を表す図である。半導体基板３１上にはチップ３３が形成されており、半導体基板３１の側端面および、それに隣接する傾斜面を含んだ領域がベベル部に相当する。図１では、ベベル部の一部を破線で囲んだ３２で表す。また、図２〜８では、半導体基板２５内のメモリセル部の断面拡大図を（ａ）、ベベル部の一部の断面拡大図を（ｂ）として示す。また、図２〜８では、コンタクトプラグ及びビット線の一部のみを示し、これらよりも下部の構造については省略する。
【０００７】
まず、半導体基板にＭＯＳ型トランジスタを形成した後、ＭＯＳ型トランジスタの一方の不純物拡散層に接続されるようにビット線６、他方の不純物拡散層に接続されるようにコンタクトプラグ７Ａを形成する。
【０００８】
次に、図２に示すように、半導体基板１の上面を覆うように設けられた層間絶縁膜７を覆うように層間絶縁膜１１を設ける。層間絶縁膜１１は、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した窒化シリコン膜であり、半導体基板１の側面および裏面部分も覆っている。
【０００９】
回路動作が可能なＤＲＡＭチップは、図２（ｂ）に示した半導体基板１の最外周に位置するリング状の領域Ｆを除いた、内側の領域（有効チップ領域）に形成される。この有効チップ領域は、半導体基板１のベベル部（半導体基板の側端面および、それに隣接する傾斜面を含んだ領域）よりもさらに内側の領域に設定されている。
【００１０】
具体的には、半導体基板として直径３００ｍｍの円形基板を用いる場合には、領域Ｆの幅は約２ｍｍに設定される。有効チップ領域の外側に位置する領域Ｆでは、容量コンタクトパッド１０は、パターニング時に除去されている。
【００１１】
次に、図３に示すように、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法によって堆積した酸化シリコンを用いて層間絶縁膜１２を、約２μｍの厚さに形成する。この後に、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜を約１００ｎｍの厚さに堆積し、サポート膜１４を形成する。サポート膜１４は図３（ｂ）に示すように、半導体基板１の側面および裏面部分も覆っている。
【００１２】
キャパシタの下部電極を設ける開口１２Ａを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜２１とＡＲＬ（Ａｎｔｉ−  Ｒｅｆｌｅｃｔ  Ｌａｙｅｒ；反射防止膜）２２の積層構造で形成されている。カーボン膜２１はＣＶＤ法によって６００〜８００ｎｍの膜厚に形成する。ＡＲＬは反射防止膜としての機能を有し、膜厚１５〜１００ｎｍのＳｉＯＮ膜を用いることができる。ＡＲＬ２２はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【００１３】
ＡＲＬ上にフォトレジスト膜２３を用いて、キャパシタを形成する位置に開口１２Ａを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜２３は、有効チップ領域の外側（領域Ｆ内）まで設けられる。図３（ｂ）に示すように、ベベル部Ｄにおいては、半導体基板１の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【００１４】
次に、図４に示すように、フォトレジスト膜２３をマスクとして異方性ドライエッチングを行い、ＡＲＬ２２およびカーボン膜２１を順次、パターニングする。ベベル部Ｄにおいては、フォトレジスト膜２３のパターン崩れのため、ＡＲＬ２２およびカーボン膜２１が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜２３とカーボン膜２１が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜２３もエッチングされて除去される。マスクパターンの形状はＡＲＬ２２によって維持される。
【００１５】
次に、図５に示すように、ＡＲＬ２２およびカーボン膜２１をマスクとして異方性ドライエッチングを行い、サポート膜１４、層間絶縁膜１２、層間絶縁膜１１を貫通する開口１２Ａ（キャパシタホールに相当する）を形成する。同時に、メモリセル部の外周領域にはトレンチ１２Ｂ（図１０、図１２参照；ガードリング用トレンチに相当する）を形成する。開口１２Ａおよびトレンチ１２Ｂの底部では、容量コンタクトパッド１０の上面が露出する。開口１２Ａを形成するドライエッチングに際して、ＡＲＬ２２もエッチングされて除去される。マスクパターンの形状はカーボン膜２１によって維持される。
【００１６】
開口１２Ａ及びトレンチ１２Ｂの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜２１を除去する。半導体基板１のベベル部Ｄでは、パターン崩れに起因して、サポート膜１４および層間絶縁膜１１が一部、除去されている。
【００１７】
次に、図６に示すように、キャパシタ素子の下部電極１３として、窒化チタン膜を、開口１２Ａの内部を充填しない膜厚で形成する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、トレンチ１２Ｂの内部にも、下部電極１３が形成される。サポート膜１４上の下部電極１３はＣＭＰまたはエッチバックによって除去され、開口１２Ａおよびトレンチ１２Ｂの内壁を覆う部分のみに下部電極１３が残存する。
【００１８】
次に、図７に示すように、フォトレジスト膜で形成したパターンをマスクとしてサポート膜１４のパターニングを行い、支持部１４Ｓを形成する。支持部１４Ｓは下部電極１３の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。
【００１９】
支持部１４Ｓのパターンは、フォトレジストマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初からサポート膜（窒化シリコン膜）１４は存在していないので、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。
【００２０】
支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部１４Ｓは、ガードリングとしてトレンチ１２Ｂ内に設けられた下部電極１３の側面に接続するように形成されている。
【００２１】
また、サポート膜１４は周辺回路領域の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。半導体基板１のベベル部Ｄにおいては、フォトレジスト膜のパターン崩れのため、サポート膜１４の一部が除去される。
【００２２】
次に、図８に示すように、フッ酸（ＨＦ）を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【００２３】
メモリセル部以外の領域においては、層間絶縁膜１２の上面に堆積したサポート膜１４を残存させ、トレンチ１２Ｂ内に設けた下部電極１３とサポート膜１４で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極１３は支持部１４Ｓにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【００２４】
この際に、半導体基板１のベベル部Ｄでは、支持部１４Ｓが正常に形成されていないため、下部電極１３の倒壊および剥離が発生する。また、パターン崩れにより、ベベル部近傍に残存しているサポート膜自体も剥離しやすく、異物付着の原因となる。
【００２５】
以上のように、従来の製造方法では、ベベル部近傍に残存した膜が異物付着の原因となっていた。そこで、ベベル部からの剥離を防止するための方法を検討したが、従来のパターン剥離防止の方法では、回路パターン等の形成工程にうまく適合せず、剥離に起因した異物の付着を防止することができなかった。
【００２６】
特許文献１には、機械的強度を備えた保護膜で基板のベベル部を保護する方法が提案されている。しかしながら、このような機械的強度を備えた保護膜を、ベベル部に精度よく形成するには、専用の特別な装置を準備する必要があり、製造コストが増加してしまう。また、いったん固着させた保護膜を完全に除去することも容易ではなかった。
【課題を解決するための手段】
【００２７】
一実施形態は、
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、１以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第１のマスクを形成する工程と、
前記ベベル部において前記第１のマスクを覆うように第２のマスクを形成する工程と、
前記第１のマスク及び第２のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第１のマスク及び第２のマスクを除去する除去工程と、
を有する半導体装置の製造方法に関する。
【００２８】
他の実施形態は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第１のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第２のマスクを形成する工程と、
前記第１のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第２のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第２のマスク及び第１のマスクを除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００２９】
簡易な追加工程を設けることで、基板のベベル部から膜構造の一部が剥離することを抑制できる。これにより半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】従来の半導体装置の製造方法を説明する図である。
【図４】従来の半導体装置の製造方法を説明する図である。
【図５】従来の半導体装置の製造方法を説明する図である。
【図６】従来の半導体装置の製造方法を説明する図である。
【図７】従来の半導体装置の製造方法を説明する図である。
【図８】従来の半導体装置の製造方法を説明する図である。
【図９】第１実施例の半導体装置の製造方法を説明する図である。
【図１０】第１実施例の半導体装置の製造方法を説明する図である。
【図１１】第１実施例の半導体装置の製造方法を説明する図である。
【図１２】第１実施例の半導体装置の製造方法を説明する図である。
【図１３】第１実施例の半導体装置の製造方法を説明する図である。
【図１４】第１実施例の半導体装置の製造方法を説明する図である。
【図１５】第１実施例の半導体装置の製造方法を説明する図である。
【図１６】第１実施例の半導体装置の製造方法を説明する図である。
【図１７】第１実施例の半導体装置の製造方法を説明する図である。
【図１８】第１実施例の半導体装置の製造方法を説明する図である。
【図１９】第１実施例の半導体装置の製造方法を説明する図である。
【図２０】第１実施例の半導体装置の製造方法を説明する図である。
【図２１】第１実施例の半導体装置の製造方法を説明する図である。
【図２２】第１実施例の半導体装置の製造方法を説明する図である。
【図２３】第１実施例の半導体装置の製造方法を説明する図である。
【図２４】第１実施例の半導体装置の製造方法を説明する図である。
【図２５】第１実施例の半導体装置の製造方法を説明する図である。
【図２６】第１実施例の半導体装置の製造方法を説明する図である。
【図２７】第１実施例の半導体装置の製造方法を説明する図である。
【図２８】第２実施例の半導体装置の製造方法を説明する図である。
【図２９】第２実施例の半導体装置の製造方法を説明する図である。
【図３０】第２実施例の半導体装置の製造方法を説明する図である。
【図３１】第２実施例の半導体装置の製造方法を説明する図である。
【図３２】第２実施例の半導体装置の製造方法を説明する図である。
【図３３】第２実施例の半導体装置の製造方法を説明する図である。
【図３４】第２実施例の半導体装置の製造方法を説明する図である。
【図３５】従来例、及び第１〜第３実施例の半導体装置の評価結果を表す図である。
【発明を実施するための形態】
【００３１】
半導体装置の製造方法では、ベベル部上の第１のマスクが倒壊しないような処理、すなわち、ベベル部上の第１のマスクを覆うように第２のマスクを形成する。次に、第１のマスク等を用いたエッチング等により膜構造等をエッチングした後、残留した第１のマスク等を除去する。このエッチングの際に、ベベル部上の第１のマスクは第２のマスクで覆われて倒壊しないようになっているため、第１のマスクが崩れることを防止できる。従って、第１のマスク除去後に、第１のマスク下方の膜構造が剥離することを抑制できる。この結果、半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【００３２】
なお、「膜構造」とは、半導体基板上に設けられた１以上の膜を有する構造を表す。膜構造内には、コンタクトプラグ、ビット線などの配線構造や、パッドが埋め込まれていても良い。
【００３３】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００３４】
（第１実施例）
本実施例の半導体装置のキャパシタを含むメモリセルの構成について、以下に説明する。半導体装置に係るＤＲＡＭチップは、メモリセル部と周辺回路部とから概略構成されている。図９は、ＤＲＡＭチップの平面構造を示す模式図である。ＤＲＡＭチップ５０上には複数のメモリセル部５１が配置されており、メモリセル部５１を囲むように周辺回路部５２が配置されている。周辺回路部５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図９の配置は一例であり、メモリセル部の数や、配置される位置は、図９のレイアウトには限定されない。
【００３５】
図１０は、１つのメモリセル部５１の領域全体の平面構造を示す模式図であり、メモリセルを構成する一部の要素のみを示している。メモリセル部５１の外周部には、ガードリング部として機能するトレンチ１２Ｂがメモリセル部を囲むように配置されている。１２Ａは各メモリセルを構成するキャパシタの下部電極の形成位置を示す。１４Ｓは製造の途中工程におけるキャパシタの倒壊を防止するために配置された支持部で、メモリセル部を覆うサポート膜１４をパターニングすることで形成されている。ここでは、支持部１４Ｓは図面上で横（Ｘ）方向に延在するラインパターンを形成している。支持部１４Ｓは、キャパシタの下部電極の形成位置１２Ａに設けられる下部電極の側壁（外壁）に接触している。またサポート膜１４は、メモリセル部外周のトレンチ１２Ｂの側壁に接触するように形成されている。
【００３６】
図１０のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図１０のレイアウトには限定されない。また、支持部１４Ｓのパターン配置も一例であり、延在する方向等は、図１０の場合のみには限定されない。
【００３７】
図１１は、メモリセル部５１内に配置されている各メモリセルの平面構造を詳細に示すための模式図で、メモリセルを構成する一部の要素のみを示している。
【００３８】
図１２（ａ）は、図１０及び１１のＡ−Ａ’線に対応する、メモリセルの断面模式図である。図１２（ｂ）は、図１０のＢ−Ｂ’線に対応する、ガードリング部の断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。また、図１１の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。
【００３９】
メモリセル部は図１２（ａ）に示すように、メモリセル用のＭＯＳ型トランジスタＴｒと、ＭＯＳ型トランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタ素子（容量素子）Ｃａとから概略構成されている。図面の簡略化のため、図１１には、キャパシタ素子Ｃａは記載していない。
【００４０】
図１１、１２（ａ）において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。図１２（ａ）では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造を、具体例として示している。
【００４１】
メモリセル領域は図１１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳ型トランジスタＴｒのソース・ドレイン電極として機能する。ソース・ドレイン電極（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
【００４２】
なお、活性領域Ｋの配列は、特に図１１の配置に限定されるべきものではない。図１１に示す活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。また、素子分離領域３をＳＴＩ法以外の方法で形成してもよい。
【００４３】
図１１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１２（ａ）に示されるゲート電極５を含むように構成されている。ここでは、ＭＯＳ型トランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳ型トランジスタに代えて、プレーナ型のＭＯＳ型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳ型トランジスタ、または縦型ＭＯＳ型トランジスタを使用することも可能である。
【００４４】
図１２（ａ）の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン電極として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との積層膜により半導体基板１の上部に突出するように形成されている。ゲート電極５に用いる多結晶シリコン膜はＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００４５】
また、図１２（ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成されている。
【００４６】
不純物拡散層８は、半導体基板１に設けた活性領域Ｋ内にＮ型不純物として、例えばリンを導入することで形成されている。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜３９（図１２（ａ）には図示せず）が形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００４７】
図１２（ａ）に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９の上面を覆うように層間絶縁膜４が形成され、層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの上部に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００４８】
ビット配線６を覆うように、層間絶縁膜７が形成されている。層間絶縁膜４及び層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの上部に配置される。
【００４９】
層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。ガードリング部にも容量コンタクトパッド１０を、メモリセル部を囲むリング形状に配置する。
【００５０】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いた層間絶縁膜１１が形成されている。層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子Ｃａが形成されている。キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また、下部電極１３の側壁を保持するように、支持部１４Ｓが形成されており、製造工程の途中において倒壊しないように支持されている。支持部１４Ｓは窒化シリコン膜（Ｓｉ３Ｎ４）からなるサポート膜１４をパターニングすることによって形成されている。
【００５１】
図１２（ｂ）に示したように、メモリセル部の外周には層間絶縁膜１２および層間絶縁膜１１を貫通するように形成したトレンチ１２Ｂが設けられている。トレンチ１２Ｂの内壁には、キャパシタの下部電極１３が形成されており、ガードリング部として機能する。トレンチ１２Ｂによってメモリセル部の外周を囲むことにより、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、横方向から周辺回路部に浸透するのを防止している。ガードリング部に設けられた下部電極１３はキャパシタ素子としては機能しないが、メモリセル部の下部電極と同時に形成されるので、以下の説明ではガードリング部とメモリセル部を区別することなく、下部電極と記載する。
【００５２】
ＤＲＡＭチップの周辺回路領域（図１０のトレンチ１２Ｂよりも外側の領域）には記憶動作用のキャパシタ素子は配置されず、層間絶縁膜１１上には、酸化シリコン等で形成した層間絶縁膜１２が形成されている。また、サポート膜１４は、少なくともキャパシタの下部電極を露出させる湿式エッチングの工程が終了するまでは、周辺回路領域の上面を覆うように配置され、湿式エッチングの薬液が上面方向から周辺回路領域に浸透するのを防止している。
【００５３】
図１２（ａ）に示したように、メモリセル部においては、キャパシタ素子Ｃａ上には層間絶縁膜４０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層４１、表面保護膜４２が形成されている。
【００５４】
次に、本実施例のＤＲＡＭチップの製造方法について、層間絶縁膜１１までの形成工程を、図１３〜２７を参照して説明する。図１３〜１８、１９（ａ）、２０（ａ）、２２（ａ）、２３（ａ）、２４（ａ）、２５（ａ）、２６（ａ）、２７（ａ）は、メモリセル部のＡ−Ａ’線（図１０及び１１）に対応する断面模式図である。また、図１９（ａ）、２０（ａ）、２２（ａ）、２３（ａ）、２４（ａ）、２５（ａ）、２６（ａ）、２７（ａ）においては、ビット線６及びコンタクトプラグ７Ａよりも下部の構造については省略する。図１９（ｂ）、２０（ｂ）、２２（ｂ）、２３（ｂ）、２４（ｂ）、２５（ｂ）、２６（ｂ）、２７（ｂ）はベベル部の断面模式図である。図１９（ｂ）、２０（ｂ）、２２（ｂ）、２３（ｂ）、２４（ｂ）、２５（ｂ）、２６（ｂ）、２７（ｂ）においては、重要な部材のみを示す。ガードリング部については特に説明を行わない限り、メモリセル部と同時に形成される。なお、ガードリング部にはＭＯＳ型トランジスタＴｒは配置されておらず、素子分離領域３となっている。
【００５５】
また、下記説明では、層間絶縁膜３９、４、７、１１、及び１２、サポート膜１４が膜構造を構成し、この膜構造の中にはコンタクトプラグ４Ａ、７Ａ、９、ビット線６、パッド１０が埋め込まれている。
【００５６】
図１３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳ型トランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
【００５７】
次に、図１４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びフォスヒン（ＰＨ３）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００５８】
次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド膜、窒化タングステン膜、タングステン膜を順次、堆積した積層膜を５０ｎｍ程度の厚さに形成する。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
【００５９】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト膜（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図１１）として機能する。
【００６０】
次に、図１５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。  
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００６１】
次に、図１６に示すように、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜３９（図１２（ｂ）参照）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。
【００６２】
この後に、基板コンタクトプラグ９を形成する。具体的には、まず、図１１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口（コンタクトホール）は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００６３】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９の上面を覆うように、酸化シリコンからなる層間絶縁膜４を例えば、６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００６４】
次に、図１７に示したように、層間絶縁膜４に対して、図１１の基板コンタクト部２０５ａの上部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で層間絶縁膜７を形成する。この層間絶縁膜３９、４及び７が、第１の絶縁膜に相当する。
【００６５】
次に、図１８に示したように、層間絶縁膜４及び層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの上部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
【００６６】
層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。メモリセル部の外周領域においても、図１２（ｂ）に示したように、後の工程でトレンチ１２Ｂを形成する位置に容量コンタクトパッド１０を配置する。この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて層間絶縁膜１１（第２の絶縁膜に相当する）を、例えば６０ｎｍの厚さで堆積する。
【００６７】
図１９は、この状態のメモリセル部及びベベル部を表したものである。  
図１９に示すように、ベベル部を含む領域Ｆ内には、容量コンタクトパッドは形成されていない。
【００６８】
次に、図２０に示すように、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法によって堆積した酸化シリコンを用いて層間絶縁膜１２（第３の絶縁膜に相当する）を、約２μｍの厚さに形成した後に、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜を約１００ｎｍの厚さに堆積し、サポート膜１４を形成する。サポート膜１４は図２０（ｂ）に示したように、半導体基板１の側面および裏面部分も覆っている。
【００６９】
キャパシタの下部電極を設ける開口１２Ａを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜２１とＡＲＬ（Ａｎｔｉ−  Ｒｅｆｌｅｃｔ  Ｌａｙｅｒ；反射防止膜）２２の積層構造で形成されている。カーボン膜２１はＣＶＤ法によって６００〜８００ｎｍの膜厚に形成する。ＡＲＬは反射防止膜としての機能を有し、膜厚１５〜１００ｎｍのＳｉＯＮ膜を用いることができる。ＡＲＬとして、ＳｉＯＮ膜上に酸化シリコン膜を堆積した積層膜を用いてもよい。ＡＲＬ２２はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【００７０】
この後、ＡＲＬ上にフォトレジスト膜２３を用いて、キャパシタを形成する位置に開口１２Ａを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜２３は、有効チップ領域の外側（領域Ｆ内）まで設けられるが、ベベル部Ｄにおいては、半導体基板１の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【００７１】
次に、図２２に示すように、フォトレジスト膜２３をマスクとして異方性ドライエッチングを行い、ＡＲＬ２２およびカーボン膜２１を順次パターニングする。ベベル部Ｄにおいては、フォトレジスト膜２３のパターン崩れのため、ＡＲＬ２２およびカーボン膜２１が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜２３とカーボン膜２１が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜２３もエッチングされて除去される。マスクパターンの形状はＡＲＬ２２によって維持される。このようにして形成されたＡＲＬ２２およびカーボン膜２１のマスクパターンが、第１のマスクを形成する。
【００７２】
回路動作が可能なＤＲＡＭチップは、図２２（ｂ）に示した半導体基板１の最外周に位置するからリング状の領域Ｆを除いた領域（有効チップ領域）に形成されている。半導体基板として、直径３００ｍｍの円形基板を用いる場合には、領域Ｆの幅は約２ｍｍに設定される。領域Ｆ内では、容量コンタクトパッド１０の導電膜は、パターニング時に除去されている。半導体基板１のベベル部Ｄにおいては、フォトレジスト膜のパターン崩れのため、ＡＲＬ２２およびカーボン膜２１が一部、除去されている。
【００７３】
次に、図２３に示すように、半導体基板１の最外周から寸法Ｅ１の幅で、リング状にＡＲＬ２２を除去する。ＡＲＬ２２の除去は、ベベル部をエッチング可能な機能を有する市販のドライエッチング装置を使用し、例えばＣＦ４を含有したガスを用いてドライエッチングすることで実施できる。ベベル部をエッチング可能な機能を有するドライエッチング装置では、べベル部近傍において、あらかじめ設定した所定の幅（Ｅ１）を有するリング状の領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、Ｅ１の値は領域Ｆの幅よりも小さい値（２ｍｍ未満）に設定する（例えばＥ１＝１．８ｍｍ）。ベベル部のエッチングに際して、エッチング幅（Ｅ１）にズレが想定される場合には、ズレの最大値も考慮して幅Ｅ１の設定を行う。ＡＲＬ２２を除去した領域には、カーボン膜２１が残存している。
【００７４】
次に、図２４に示すように、半導体基板１の最外周から寸法Ｅ２の幅で、層間絶縁膜１２の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層３５（第２のマスクに相当する）を形成する。ここで、半導体基板の半径方向における寸法Ｅ２は、先に設定したＥ１の幅よりも小さくなるように設定する（例えばＥ２＝１．４ｍｍ）。好ましくは、Ｅ２は２ｍｍ未満であるのが良い。ベベル部マスク層３５は、ネガ型フォトレジスト膜を塗布し、幅Ｅ２の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【００７５】
本実施例では、ベベル部マスク層３５は、例えば特許文献１に記載されているように、機械的強度を持たせるために特別な硬化処置を行う必要は無く、他の工程で使用する通常のフォトレジスト膜と同様に形成すればよい。また、ネガ型フォトレジストを用いることで、半導体基板を回転させながら、基板の外周に沿って光を照射することにより、ベベル部マスク層３５を容易に形成することができる。本実施例では、ベベル部マスク層３５の形成に専用装置および特別な材料を必要としないので、製造コストの増加を抑制することができる。
【００７６】
次に、図２５に示すように、ＡＲＬ２２およびカーボン膜２１をマスクとして異方性ドライエッチングを行い、サポート膜１４、層間絶縁膜１２、層間絶縁膜１１を貫通する開口１２Ａ（キャパシタホールに相当する）を形成する。同時に、メモリセル部の外周領域にはトレンチ１２Ｂ（図１０、１２参照；ガードリング用トレンチに相当する）を形成する。開口１２Ａおよびトレンチ１２Ｂの底部では、容量コンタクトパッド１０の上面が露出する。開口１２Ａを形成するドライエッチングに際して、ＡＲＬ２２もエッチングされて除去される。マスクパターンの形状はカーボン膜２１によって維持される。ベベル部近傍においては、ベベル部マスク層３５で覆われている幅Ｅ２の領域はドライエッチングされずに保護される。
【００７７】
開口１２Ａ及びトレンチ１２Ｂの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜２１を除去する。同時に、フォトレジスト膜で形成したベベル部マスク層３５およびその下に位置するカーボン膜２１も除去される。
【００７８】
本実施例では、ベベル部マスク層３５に特別な硬化処置が施されていないので、通常のプラズマアッシング法によって容易に除去される。半導体基板１のベベル部Ｄでは、ベベル部マスク層３５を設けたことにより、サポート膜１４および層間絶縁膜１２がエッチングにさらされずに残存する。
【００７９】
次に、図２６に示すように、キャパシタ素子の下部電極１３として、窒化チタン膜を、開口１２Ａの内部を充填しない膜厚で形成する。活性領域Ｋおよびワード配線Ｗに対する、キャパシタ素子を形成する概略の位置を平面図として図２１に示す。図２１において開口１２Ａの位置にキャパシタ素子の下部電極１３が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ１２Ｂの内部にも、下部電極１３が形成される。サポート膜１４上の下部電極１３はＣＭＰまたはエッチバックによって除去され、開口１２Ａおよびトレンチ１２Ｂの内壁を覆う部分のみに下部電極１３が残存する。
【００８０】
次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜１４のパターニングを行い、支持部１４Ｓを形成する。支持部１４Ｓは下部電極１３の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部１４Ｓのパターン配置の具体例を図２１に示す。
【００８１】
支持部１４Ｓのパターンは、フォトレジストマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初から窒化シリコン膜１４は存在していないので、フォトレジストマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。
【００８２】
支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、図１０に示したように、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部１４Ｓは、ガードリングとしてトレンチ１２Ｂ内に設けられた下部電極１３の側面に接続するように形成されている。また、サポート膜１４は周辺回路領域（図９の５２）の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。
【００８３】
なお、支持部１４Ｓの形状および延在する方向は、図２１に示したパターンには限定されない。また、支持部１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極１３に対する支持部１４Ｓの接触位置が異なるように、支持部１４Ｓのパターニングを行ってもよい。
【００８４】
半導体基板１のベベル部Ｄにおいては、支持部１４Ｓを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図７（ｂ）の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜１４がダメージを受けておらず、サポート膜の部分的な薄膜化や欠落の発生が回避されている。従って、サポート膜のパターニング時にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を従来よりも大きくすることが可能となり、下部電極１３の支持強度が失われない。
【００８５】
次に、図２７に示すように、フッ酸（ＨＦ）を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【００８６】
メモリセル部以外の領域においては、層間絶縁膜１２の上面に堆積したサポート膜１４を残存させ、トレンチ１２Ｂ内に設けた下部電極１３とサポート膜１４で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極１３は支持部１４Ｓにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【００８７】
本実施例では、半導体基板１のベベル部Ｄにおいても、サポート膜１４がパターン崩れ無く残存しており、下部電極１３が保持されている。このためベベル部での下部電極の倒壊および剥離を抑制することが可能となる。またサポート膜自体についても、パターン崩れが無いことで固着強度が維持され、剥離を抑制することが可能となる。
【００８８】
この後に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体からなる高誘電体膜を例示できる。
【００８９】
次に、図１２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。上部電極１５には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極間のスペース部分の充填性を向上させた膜を上部電極として使用してもよい。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子Ｃａが形成される。
【００９０】
この後、酸化シリコン等で層間絶縁膜４０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。周辺回路部上に設けられていたサポート膜１４は、湿式エッチングの実施後は不要なので、上部電極のパターニングに際して、周辺回路部上のサポート膜を除去するようにしてもよい。周辺回路部上のサポート膜を除去することで、周辺回路部に設けたＭＯＳ型トランジスタ等の電極に接続するコンタクトプラグを形成する際に、コンタクトホールを設けるドライエッチングを容易に行うことができる。
【００９１】
この後に、上層の配線層４１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜４２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭチップが完成する。
【００９２】
（第２実施例）
先に、図２２で説明した、開口１２Ａ及びトレンチ１２Ｂを形成するために、フォトレジスト膜をマスクとして用いて、カーボン膜２１およびＡＲＬ２２のパターニングを行う工程までは同様に実施する。
【００９３】
回路動作が可能なＤＲＡＭチップは、図２８（ｂ）に示した半導体基板１の最外周に位置するからリング状の領域Ｆを除いた領域（有効チップ領域）に形成されている。直径３００ｍｍの半導体基板を用いる場合には、領域Ｆの幅は約２ｍｍに設定される。領域Ｆ内では、容量コンタクトパッド１０の導電膜は、パターニング時に除去されている。半導体基板１のベベル部Ｄにおいては、フォトレジスト膜のパターン崩れのため、ＡＲＬ２２およびカーボン膜２１が一部、除去されている。このＡＲＬ２２およびカーボン膜２１は第１のマスクに相当する。
【００９４】
次に、図２９に示すように、半導体基板１の最外周から寸法Ｅ２の幅で、層間絶縁膜１２の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層３５（第２のマスクに相当する。）を形成する。ここで、半導体基板の半径方向における寸法Ｅ２は、先に設定したＥ１の幅よりも小さくなるように設定する（例えばＥ２＝１．４ｍｍ）。好ましくは、Ｅ２は２ｍｍ未満であるのが良い。ベベル部マスク層３５の形成には、ネガ型フォトレジスト膜を塗布し、幅Ｅ２の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【００９５】
次に、図３０に示すように、ＡＲＬ２２およびカーボン膜２１をマスクとして異方性ドライエッチングを行い、サポート膜１４、層間絶縁膜１２（第３の絶縁膜に相当する）、層間絶縁膜１１（第２の絶縁膜に相当する）を貫通する開口１２Ａ（キャパシタホールに相当する）を形成する。同時に、メモリセル部の外周領域にはガードリング用トレンチ１２Ｂを形成する。開口１２Ａおよびトレンチ１２Ｂの底部では、容量コンタクトパッド１０の上面が露出する。開口１２Ａを形成するドライエッチングに際して、ＡＲＬ２２もエッチングされて除去される。マスクパターンの形状はカーボン膜２１によって維持される。ベベル部においては、ベベル部マスク層３５で覆われている幅Ｅ２の領域はドライエッチングされずに保護される。
【００９６】
開口１２Ａ及びトレンチ１２Ｂの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜２１を除去する。同時に、ＡＲＬ２２上に設けられたフォトレジスト膜で形成したベベル部マスク層３５も除去される。ベベル部マスク層３５で覆われていた領域には、ＡＲＬ２２、カーボン膜２１および、カーボン膜内に充填されているベベル部マスク層３５の一部が残存する。
【００９７】
半導体基板１のベベル部Ｄでは、ベベル部マスク層３５を設けたことにより、サポート膜１４および層間絶縁膜１２がエッチングにさらされずに残存する。
【００９８】
次に、図３１に示すように、半導体基板１の最外周から寸法Ｅ１の幅で、リング状にＡＲＬ２２を除去する。ＡＲＬ２２の除去は、ベベル部のエッチング機能を有する市販のベベル部ドライエッチング装置を使用し、例えばＣＦ４を含有したガスを用いてドライエッチングすることで実施できる。ベベル部のエッチング機能を有するドライエッチング装置はべベル部近傍において、あらかじめ設定した所定の幅（Ｅ１）を有する領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、Ｅ１の値は領域Ｆの幅よりも小さい値（２ｍｍ未満）に設定し、かつ、先にベベル部マスク層を形成する際に設定した幅Ｅ１よりも大きな値となるように設定する（例えばＥ１＝１．６ｍｍに設定）。この理由は、ＡＲＬ２２が残存するのを防止するために、寸法Ｅ１とＥ２の設定に際してオーバーラップマージンを確保するためである。Ｅ１の寸法は幅Ｅ２で規定される領域を完全に覆う範囲で、できるだけＥ２の値に近づけることが好ましい。
【００９９】
ベベル部のエッチングに際して、エッチング幅（Ｅ１）にズレが想定される場合には、ズレの最大値も考慮して幅Ｅ１の設定を行う。ＡＲＬ２２を除去した領域には、カーボン膜２１およびベベル部マスク層３５の一部が残存している。幅Ｅ１の範囲内で、ベベル部マスク層で覆われていなかった領域Ｇにおいては、ＡＲＬ２２を除去する際に、サポート膜１４および層間絶縁膜１２の一部も除去される。これにより、領域Ｇにおいてサポート膜１４にはスリット状の開口が生じる。
【０１００】
次に、図３２に示すように、酸素ガスを用いたプラズマアッシング法によって、ベベル部に残存しているカーボン膜２１およびベベル部マスク層３５を除去する。半導体基板１のベベル部Ｄには、領域Ｇを除いて、サポート膜１４がダメージを受けずに残存している。
【０１０１】
次に、図３３に示すように、キャパシタ素子の下部電極１３として、窒化チタン膜を、開口１２Ａの内部を充填しない膜厚で形成する。活性領域Ｋおよびワード配線Ｗに対する、キャパシタ素子を形成する概略の位置を平面図として図２１に示す。図２１において開口１２Ａの位置にキャパシタ素子の下部電極１３が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ１２Ｂの内部にも、下部電極１３が形成される。
【０１０２】
サポート膜１４上の下部電極１３はＣＭＰまたはエッチバックによって除去され、開口１２Ａおよびトレンチ１２Ｂの内壁を覆う部分のみに下部電極１３が残存する。次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜１４のパターニングを行い、支持部１４Ｓを形成する。支持部１４Ｓは下部電極１３の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部１４Ｓのパターン配置の具体例を図２１に示す。
【０１０３】
支持部１４Ｓのパターンは、フォトマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初から窒化シリコン膜１４は存在していないので、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。
【０１０４】
支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、図１０に示したように、メモリセル領域の端部まで延在して配置される。メモリセル領域の端部では、支持部１４Ｓは、ガードリングとしてトレンチ１２Ｂ内に設けられた下部電極１３の側面に接続するように形成されている。また、サポート膜１４は周辺回路領域（図９の５２）の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。
【０１０５】
第１実施例と同様に、支持部１４Ｓの形状および延在する方向は、図２１に示したパターンには限定されない。また、支持部１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極１３に対する支持部１４Ｓの接触位置が異なるように、支持部１４Ｓのパターニングを行ってもよい。
【０１０６】
半導体基板１のベベル部Ｄにおいては、支持部１４Ｓを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図７（ｂ）の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜１４が、領域Ｇを除き、ダメージを受けていない。従って、支持部形成の際にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を大きくすることが可能となり、下部電極１３の支持強度が失われない。また、サポート膜自体の固着強度も向上する。
【０１０７】
次に、図３４に示すように、フッ酸（ＨＦ）を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【０１０８】
メモリセル部以外の領域においては、層間絶縁膜１２の上面に堆積したサポート膜１４を残存させ、トレンチ１２Ｂ内に設けた下部電極１３とサポート膜１４で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極１３は支持部１４Ｓにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【０１０９】
本実施例では、半導体基板１のベベル部Ｄにおいても、サポート膜１４が残存しており、下部電極１３が保持されている。しかしながら領域Ｇでは、サポート膜がスリット状に開口しているため、領域Ｇおよびその近くでは下部電極（１３ｂ）が倒壊して剥離しやすくなっている。領域Ｇは、もともと有効チップ領域外に位置するので、その近傍には容量コンタクトパッドが存在せず、下部電極１３ｂは層間絶縁膜１１を貫通するように形成されている。このため下部電極１３ｂは、窒化シリコンからなる層間絶縁膜１１による保持効果が得られ、剥離抑制の効果を有する。
【０１１０】
半導体基板１のベベル部Ｄでは、従来の状態（図７）に比べて、第２実施例の方がサポート膜１４の残存している割合が大きくなっているので、領域Ｇ近傍での剥離抑制効果が劣っても、全体としては、電極およびサポート膜自体の剥離によって発生する異物の付着割合を低下させることが可能となる。容量絶縁膜および上部電極形成以降の工程については、第１実施例と同様である。
【０１１１】
第１実施例においては、図２３に示したベベル部のＡＲＬ２２を除去する工程において、ベベル部Ｄがカーボン膜２１で十分に覆われていない場合には、サポート膜１４もエッチングされてダメージを受けてしまう。このため、ＡＲＬ２２を除去する際にドライエッチングの制御を十分に行う必要がある。
【０１１２】
これに対して本実施例では、ベベル部がカーボン膜２１に加えて、残存しているベベル部マスク層で覆われているため、サポート膜１４の保護効果が高く、領域Ｇ以外では、サポート膜にダメージを与えることが少ない。
【０１１３】
次に、第１実施例の図１２と同様に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成した後、キャパシタ素子の上部電極１５を形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子Ｃａが形成される。
【０１１４】
この後、酸化シリコン等で層間絶縁膜４０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層４１を形成する。さらに、表面の保護膜４２を形成すればＤＲＡＭチップが完成する。
【０１１５】
（第３実施例）
本実施例では、第１実施例の、図２３に示したベベル部のＡＲＬ２２を除去する工程においてドライエッチングの代わりに湿式エッチングを用いる点が第１実施例とは異なる。以下では、湿式エッチング工程のみを説明し、その他の工程は第１実施例と同じであるため、説明を省略する。
【０１１６】
半導体基板１の最外周から寸法Ｅ１の幅で、リング状にＡＲＬ２２を除去するために、市販のベベル部湿式エッチング装置を使用して、半導体基板１を回転させながら、フッ酸を含有した薬液を所定の幅（Ｅ１）を有する領域内のみに吐出する。ＡＲＬ２２はＳｉＯＮ膜により形成されているので、窒化シリコン（Ｓｉ３Ｎ４）からなるサポート膜１４へのダメージを抑制して、ＡＲＬ２２を選択的に除去することができる。また、ベベル部Ｄがカーボン膜２１で十分に覆われていない場合にも、サポート膜１４へのダメージを回避でき、パターン崩れの発生を抑制できる。
【０１１７】
本実施例を適用することにより、最も効果的に下部電極およびサポート膜自体の剥離を防止することが可能となる。
【０１１８】
（評価）
各実施例の、湿式エッチングによりキャパシタ下部電極の外壁を露出させた時点での異物の付着状況を、半導体基板表面の欠陥検査装置を用いて調査した。直径３００ｍｍの半導体基板を用い、以下の４種類の製造方法を適用してＤＲＡＭチップを形成し、比較を行った。
Ｒ：従来の製造方法（図２〜図８）
Ｍ１：第１実施例の製造方法（図９〜図２７）
Ｍ２：第２実施例の製造方法（図２８〜図３４）
Ｍ３：第３実施例の製造方法。
【０１１９】
欠陥検査は、半導体基板上のＤＲＡＭチップの中で、異物付着により０．５μｍ以上のサイズの欠陥を有するチップ数をカウントした。欠陥には、キャパシタ電極およびサポート膜の付着以外の原因に起因するものも含まれている。各製造方法毎の欠陥チップカウント数の計測結果を、図３５に示す。図３５の縦軸には、従来の製造方法Ｒの半導体基板で得られた欠陥チップ数を１として、規格化した値を示した。
【０１２０】
図３５より、製造方法Ｍ１〜Ｍ３のいずれも製造方法Ｒに比べて欠陥チップ数が減少しており、剥離に起因した異物付着の抑制効果が得られていることが分かる。最も効果の大きかったのは、製造方法Ｍ３（第３実施例）である。製造方法Ｍ２（第２実施例）の結果が製造方法Ｍ１（第１実施例）よりも劣るのは、先に説明したように、ベベル部近傍のサポート膜にスリット状の開口を生じてしまうためと考えられる。
【符号の説明】
【０１２１】
１、３１  半導体基板
２  溝パターン
３  素子分離領域
４、７、１１、１２、４０  層間絶縁膜
４Ａ  ビット線コンタクトプラグ
５  ゲート電極
５ａ  ゲート絶縁膜
５ｂ  サイドウォール
５ｃ  絶縁膜
６  ビット配線
７Ａ  容量コンタクトプラグ
８  不純物拡散層
９  基板コンタクトプラグ
１０  容量コンタクトパッド
１２Ａ  開口
１２Ｂ  ガードリング用トレンチ
１３、１３ｂ  下部電極
１４  サポート膜
１４Ｓ  支持部
１５  上部電極
２１  カーボン膜
２２  ＡＲＬ（Ａｎｔｉ−  Ｒｅｆｌｅｃｔ  Ｌａｙｅｒ）
２３  フォトレジスト膜
３２  ベベル部  
３３  半導体チップ
３５  ベベル部マスク層
３９  ゲート層間絶縁膜
４１  配線層
４２  表面保護膜
５０  ＤＲＡＭチップ
５１  メモリセル部
５２  周辺回路部
２０５ａ、２０５ｂ、２０５ｃ  基板コンタクト部
Ｃａ  キャパシタ素子（容量素子）
Ｄ  ベベル部
Ｋ  活性領域
Ｔｒ  ＭＯＳ型トランジスタ
Ｗ  ワード配線
【図１】
2011228340.tif 000003
【図２】
2011228340.tif 000004
【図３】
2011228340.tif 000005
【図４】
2011228340.tif 000006
【図５】
2011228340.tif 000007
【図６】
2011228340.tif 000008
【図７】
2011228340.tif 000009
【図８】
2011228340.tif 000010
【図９】
2011228340.tif 000011
【図１０】
2011228340.tif 000012
【図１１】
2011228340.tif 000013
【図１２】
2011228340.tif 000014
【図１３】
2011228340.tif 000015
【図１４】
2011228340.tif 000016
【図１５】
2011228340.tif 000017
【図１６】
2011228340.tif 000018
【図１７】
2011228340.tif 000019
【図１８】
2011228340.tif 000020
【図１９】
2011228340.tif 000021
【図２０】
2011228340.tif 000022
【図２１】
2011228340.tif 000023
【図２２】
2011228340.tif 000024
【図２３】
2011228340.tif 000025
【図２４】
2011228340.tif 000026
【図２５】
2011228340.tif 000027
【図２６】
2011228340.tif 000028
【図２７】
2011228340.tif 000029
【図２８】
2011228340.tif 000030
【図２９】
2011228340.tif 000031
【図３０】
2011228340.tif 000032
【図３１】
2011228340.tif 000033
【図３２】
2011228340.tif 000034
【図３３】
2011228340.tif 000035
【図３４】
2011228340.tif 000036
【図３５】
2011228340.tif 000037