(57)【要約】      （修正有）【課題】コンパレータによって生成されたデジタル信号をノイズからの保護方法を提供する。【解決手段】コンパレータ１によって生成されたデジタル信号（Ｖｃｏｍｐ）のロジック状態の第１スイッチングにおいて第１ロジック状態から第２ロジック状態へと切り替える出力信号（Ｖｏｕｔ）の生成ステップと、前記出力信号（Ｖｏｕｔ）の第１ロジック状態から第２ロジック状態への変更の検出ステップと、第１ロジック状態から第２ロジック状態への変更後の第１時間間隔に対する前記出力信号（Ｖｏｕｔ）のさらなる切り替えの禁止ステップとにより前記デジタル信号（Ｖｃｏｍｐ）をノイズから保護する。【選択図】図３
2011019212.tif 000002
【特許請求の範囲】
【請求項１】
コンパレータ（１）によって生成されたデジタル信号（Ｖｃｏｍｐ）をノイズから保護する方法であって、
−前記デジタル信号（Ｖｃｏｍｐ）のロジック状態の第１スイッチングにおいて第１ロジック状態から第２ロジック状態へと切り替わる出力信号（Ｖｏｕｔ）を生成するステップと、
−前記出力信号（Ｖｏｕｔ）の第１ロジック状態から第２ロジック状態への変更を検出するステップと、
−第１ロジック状態から第２ロジック状態への変更後の第１時間間隔への前記出力信号（Ｖｏｕｔ）のさらなる切り替えを禁止するステップとを有する方法。
【請求項２】
請求項１に記載の方法であって、前記禁止ステップが前記第１時間間隔（Ｔｍａｓｋ）の間の第２ロジックレベルにおける前記出力信号（Ｖｏｕｔ）の維持を含む方法。
【請求項３】
請求項１または２に記載の方法であって、前記第１時間間隔後、
−前記デジタル信号（Ｖｃｏｍｐ）のロジック状態の第２スイッチングを検出すると、前記出力信号（Ｖｏｕｔ）を第２ロジック状態から第１ロジック状態へ切り替えるステップと、
−前記出力信号（Ｖｏｕｔ）の第２ロジック状態から第１ロジック状態への変更を検出するステップと、
−第２ロジック状態から第１ロジック状態への変更後、第２時間間隔に対する前記出力信号（Ｖｏｕｔ）のさらなる切り替えを禁止するステップとを有する方法。
【請求項４】
請求項３に記載の方法であって、前記第２時間間隔への出力信号（Ｖｏｕｔ）のさらなる切り替えの禁止ステップが、前記第２時間間隔（Ｔｍａｓｋ）の間、第１ロジックレベルにおける前記出力信号（Ｖｏｕｔ）の維持を含む方法。
【請求項５】
請求項３または４に記載の方法であって、前記デジタル信号が半期間を有する断続的信号であり、前記第１及び前記第２時間間隔（Ｔｍａｓｋ）が前記デジタル信号（Ｖｃｏｍｐ）の前記半期間より短い方法。
【請求項６】
請求項３〜５に記載の方法であって、前記出力信号の第１ロジック状態から第２ロジック状態への変更の前記検出ステップが、
−前記出力信号（Ｖｏｕｔ）を収集するステップと、
−前記デジタル信号に関して遅延された検証信号（Ｖｃｏｍｐ＿ｒｉｔ）を生成するステップと、
−前記検証信号（Ｖｃｏｍｐ＿ｒｉｔ）と前記出力信号（Ｖｏｕｔ）を比較するステップと、
−禁止制御信号（Ｖｃｏｎｔｒ）であって、前記検証信号のロジック状態の切り替えの検出後にみに、前記出力信号のロジック状態のさらなる変更を可能とする前記禁止制御信号（Ｖｃｏｎｔｒ）の生成ステップとを有する方法。
【請求項７】
請求項６に記載の方法であって、前記検証信号（Ｖｃｏｍｐ＿ｒｉｔ）の前記生成ステップが、
−スイッチ（２４）の制御入力へ前記デジタル信号（Ｖｃｏｍｐ）を送信するステップと、
−前記スイッチ（２４）によるコンデンサ（２５）の充電及び放電に対し、それぞれコマンドを発行するステップと、
−前記コンデンサ（２５）の充電値への到達に際し、前記検証信号（Ｖｃｏｍｐ＿ｒｉｔ）の生成を可能化するステップとを有する方法。
【請求項８】
請求項６または７に記載の方法で、前記比較ステップが、前記出力信号（Ｖｏｕｔ）と前記検証信号（Ｖｃｏｍｐ＿ｒｉｔ）の間で操作されるＸＯＲロジックの実行を有する方法。
【請求項９】
前記デジタル信号（Ｖｃｏｍｐ）の生成用に設定されたコンパレータ（１）、及び保護回路（１１）を含むコンパレータ装置（１０）であって、前記保護回路（１１）は、
−前記デジタル信号（Ｖｃｏｍｐ）のロジック状態の切り替えの検出に際し第１ロジック状態から第２ロジック状態へと切り替える前記出力信号（Ｖｏｕｔ）の生成用に設定された信号生成手段（１５）と、
−前記出力信号（Ｖｏｕｔ）の第１ロジック状態から第２ロジック状態への変更の検出を構成する状態変更検出手段（１６、１７）と、
−第１ロジック状態から第２ロジック状態への前記変更後、時間間隔（Ｔｍａｓｋ）に対する前記出力信号（Ｖｏｕｔ）の切り替えの禁止を構成する切り替え禁止手段（１５）とを含むコンパレータ装置。
【請求項１０】
請求項９に記載の装置であって、前記切り替え禁止手段（１５）が記憶手段（１５）を含み、前記時間間隔（Ｔｍａｓｋ）の間、第２ロジック状態において前記出力信号（Ｖｏｕｔ）を維持するよう設定された装置。
【請求項１１】
請求項９または１０に記載の装置であって、前記切り替え検出方法（１６、１７）が、
−前記デジタル信号（Ｖｃｏｍｐ）の受信及びデジタル信号に関して遅延された前記検証信号の生成用に設定された前記遅延手段（１６）と、
−前記検証信号（Ｖｃｏｍｐ＿ｒｉｔ）と前記出力信号（Ｖｏｕｔ）の比較、及び禁止制御信号（Ｖｃｏｎｔｒ）の生成用に設定された前記比較手段（１７）であって、前記検証信号のロジック状態の切り替えの検出後にのみ前記出力信号のロジック状態のさらなる変更を可能とする前記比較手段（１７）とを含む装置。
【請求項１２】
請求項１１に記載の装置であって、Ｄ型のフリップフロップ（１５）の前記記憶手段を含み、前記フリップフロップ（１５）は前記制御信号（Ｖｃｏｎｔｒ）の受信用に設定された可能入力（Ｅ）、前記デジタル信号（Ｖｃｏｍｐ）の受信用に設定されたデータ入力（Ｄ）、及び前記出力信号（Ｖｏｕｔ）の生成用に設定された出力（Ｑ）を有し、前記比較手段（１７）はＸＯＲ論理ゲートを有し、前記ＸＯＲ論理ゲートは前記遅延手段（１６）の出力に連結した第１入力、前記フリップフロップ（１５）の出力に連結した第２入力、及び前記フリップフロップ（１５）の前記可能入力（Ｅ）に連結した出力とを含む装置。
【請求項１３】
請求項１１または１２に記載の装置であって、前記遅延手段（１６）が、
−充電ポンプ（２０）であって、前記コンパレータの出力に連結された制御端子を有する前記スイッチ（２４）、基準電位（Ｖｄｄ）における第１ラインに連結した第１導電端子、及び基準電位（ＧＮＤ）における第２ラインに連結された第２導電端子を含む前記充電ポンプ（２０）と、
−前記スイッチの前記第１導電端子に連結された第１ピン及び基準電位（ＧＮＤ）における第２ラインに連結した第２ピンを有する前記コンデンサ（２５）と、
−前記コンデンサ（２５）の前記第１ピンに連結された入力及び前記比較手段（１７）に連結された出力を有する、少なくとも１つの閾値素子（２６）とを含む装置。
【請求項１４】
共振微小電気機械的システムであって、自由に振動するマス（１０７）を有するマイクロ構造（１０２）と、前記マス（１０７）を振動させ続けるために前記マス（１０７）に結合された作動装置（１０３）とを含み、前記作動装置（１０３）は、
−読取差動増幅器（１０９）と、
−前記ＰＬＬ回路（１１３）を含む前記マス（１０７）の作動用に設定された作動及び制御段階（１１１、１１２、１１３）と、
−請求項９〜１３のいずれか一項に記載の前記コンパレータ（１０）で、前記作動及び前記制御段階（１１１、１１２、１１３）の前記読取差動増幅器（１０９）と前記ＰＬＬ回路（１１３）の間で連結された前記コンパレータ（１０）とを含む、微小電気機械的システム。
【請求項１５】
ジャイロスコープを構成する、請求項１４に記載の微小電気機械的システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号中に存在するノイズからの保護に関する装置及び方法に関連する。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
図１は、既知の種類の連続時間差動コンパレータ１を表す。コンパレータ１は、入力時にアナログ入力信号Ｖｉｎを受信し、かつ出力時に、バイナリ型の比較信号Ｖｃｏｍｐを供給するよう設定されており、この比較信号は、アナログ入力信号Ｖｉｎに基づいて、高い論理値ＶｃｏｍｐＨ（ロジック１）または低い論理値ＶｃｏｍｐＬ（ロジック０）を取ることができる。
【０００３】
より詳細には、コンパレータ１は、反転入力及び非反転入力において、アナログ入力信号Ｖｉｎを受信する。利用に際し、以下の数式（１）にしたがって、コンパレータ１は非反転入力上の電圧信号ＶｉｎＰと、反転入力上の電圧信号ＶｉｎＮを比較し、出力時に比較信号Ｖｃｏｍｐを供給する。
【０００４】
2011019212.tif 000003
【０００５】
電圧信号ＶｉｎＰ及びＶｉｎＮはアナログ信号である一方で、比較信号Ｖｃｏｍｐはバイナリ型であることは明らかである。なぜなら、高い論理値ＶｃｏｍｐＨ及び低い論理値ＶｃｏｍｐＬを択一的に取るからである。
【０００６】
アナログ入力信号Ｖｉｎを差動信号Ｖｉｎ＝ＶｉｎＰ−ＶｉｎＮと定義することで、数式（１）の方程式は以下の数式（２）により表すことができる。
【０００７】
2011019212.tif 000004
【０００８】
図２ａは、正弦波型のアナログ入力信号Ｖｉｎｄで、コンパレータ１の入力時における電圧信号ＶｉｎＰ及びＶｉｎＮを表しており、電圧値（−Ｖｓ、・・・、＋Ｖｓ）を取りながら振動し、一方図２ｂは比較信号Ｖｃｏｍｐを表し、数式（２）によって表された方程式によると、それはロジック値ＶｃｏｍｐＨ＝１またはＶｃｏｍｐＬ＝０を取る。
【０００９】
アナログ入力信号Ｖｉｎは、概して有益な信号成分及びノイズ成分を含む。例えば静電結合によって生じたノイズ成分は、順に電子ノイズ成分及び衝撃性ノイズ成分に分解することができ、切り替えられたコンデンサ回路構造にしばしば関連し、切り替えられたコンデンサ構造を示すデジタル信号の切り替えが起こる際に、概して断続型の短くかつ突然の電圧ピーク（「グリッチ」と称される）を発生させる。
【００１０】
図２ａ及び２ｂで示されるように、アナログ入力信号Ｖｉｎに、衝撃性ノイズ５（例えばグリッチ）の数々の事象が互いに急速に連続して存在することによって、不要波及び望まれないノイズに関するそれぞれのノイズスイッチング６を発生させる可能性があり、それはまたコンパレータ１の比較信号Ｖｃｏｍｐを互いに急速に連続して発生させる。
【００１１】
ノイズスイッチング６は、コンパレータ１が組み込まれるシステムの不適切な操作を生じさせる可能性がある。例えば、仮にコンパレータ１の出力電圧信号が例えば同期化を操作するフィードバック回路の、位相同期（ＰＬＬ）回路の入力として使用される場合、ノイズスイッチングは、ＰＬＬ回路の適切な操作を、そして結果的にすべてのシステムを台無しにする可能性もある。
【００１２】
本発明の目的は、従来技術の欠点を克服する、デジタル信号中のノイズからの保護に関する装置及び方法を得ることである。
【課題を解決するための手段】
【００１３】
本発明によると、請求項１〜９において規定されるように、デジタル信号中のノイズからの保護に関する装置及び方法が得られる。
【００１４】
本発明をより良く理解するために、その好適な実施形態は、純粋に非制限的実施例によって、かつ下記図面を参照に記載される。
【図面の簡単な説明】
【００１５】
【図１】既知の種類のコンパレータを示す。
【図２ａ】図１のコンパレータからの入力時及び出力時の差動信号を示す。
【図２ｂ】図１のコンパレータからの入力時及び出力時の差動信号を示す。
【図３】本発明による、コンパレータ装置を示す。
【図４】図３のコンパレータ装置のノイズ信号保護用回路を示す。
【図５】図４の保護回路内の信号の遅延用回路を示す。
【図６ａ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図６ｂ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図６ｃ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図６ｄ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図６ｅ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図６ｆ】ノイズ信号のない場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図７ａ】ノイズ信号のある場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図７ｂ】ノイズ信号のある場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図７ｃ】ノイズ信号のある場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図７ｄ】ノイズ信号のある場合における、入力時の、図３のコンパレータ装置内にある、かつコンパレータによって生成された信号の波形を示す。
【図８】図３のコンパレータ装置を組み込むことのできるミクロ電気機械的システムを示す。
【発明を実施するための形態】
【００１６】
図３は、例えば図１を参照して説明された型のコンパレータ１、及び保護回路１１を含むコンパレータ装置１０を示し、保護回路１１は、入力時に、ノイズ信号（例えば、図２ｂで示される衝撃性ノイズ５等）が重畳されている可能性のあるデジタル信号を受信し、かつ入力時の信号に類似するがノイズスイッチング６を備えない、互いに連続する有益な出力信号Ｖｏｕｔを生成するよう設定される。
【００１７】
概して、保護回路１１によって生成された有益な出力信号Ｖｏｕｔは、保護回路１１への入力時と同じ期間及び同じ負荷サイクルを有する。有益な出力信号Ｖｏｕｔの負荷サイクル及び／または期間が、比較信号Ｖｃｏｍｐの１つに関して変化できる具体的事例は、以下に充分記載される。
【００１８】
より詳細には、保護回路１１は、入力時に、図２ａ及び図２ｂを参照して説明されてきたように、ノイズスイッチング６に供することの可能な、コンパレータ１によって生成される比較信号Ｖｃｏｍｐを受信し、かつ出力時に互いに連続する有益な出力信号Ｖｏｕｔを生成する。実際、保護回路１１は、コンパレータ１によって生成された比較信号Ｖｃｏｍｐのマスキングを操作し、有益な出力信号Ｖｏｕｔ中にそれぞれノイズスイッチングが発生するのを防ぐ。マスキングは、比較信号Ｖｃｏｍｐの第１スイッチングが検出され、マスキング継続時間Ｔｍａｓｋを有する際に実行される。
【００１９】
通常の操作において、すなわち、マスキングが不在の場合、保護回路１１は実質的に透明であり、比較信号Ｖｃｏｍｐは出力時に再生され、有益な出力信号Ｖｏｕｔを生成する。比較信号Ｖｃｏｍｐの第１スイッチング端部は有益な出力信号Ｖｏｕｔのそれぞれの切り替えを発生させる。そして、第１スイッチング端部に続いて、使用される電子部品に固有の最小の遅延（概して数ナノ秒）で、マスキングが作動する。この場合、保護回路１１は自身の出力から自身の入力を切り離し、かつマスキング継続時間Ｔｍａｓｋと等しい時間は、スイッチング端部の検出に続く比較信号Ｖｃｏｍｐによって獲得された最終値において有益な出力信号Ｖｏｕｔを維持するが、比較信号Ｖｃｏｍｐによって発生し得るさらなるスイッチング端部とは関連しない。このようにして、全マスキング継続時間Ｔｍａｓｋの間、比較信号Ｖｃｏｍｐの発生し得るいかなるノイズスイッチング６も、有益な出力信号Ｖｏｕｔのそれぞれの切り替えを生成しない。
【００２０】
マスキング継続時間Ｔｍａｓｋの終わりでマスキングステップは終了し、保護回路１１の出力上の有益な出力信号Ｖｏｕｔは、再度比較信号Ｖｃｏｍｐを再生し、かつ保護回路１１は、比較信号Ｖｃｏｍｐの続くスイッチング端部のため、待ち状態に留まる。続くスイッチング端部は、第１スイッチング端部についての記載と同様に、有益な出力信号Ｖｏｕｔのそれぞれの切り替えを制御し、そのため、使用の電子要素によって与えられた遅延と共に、マスキングは再度作動する。保護回路１１は自身の出力から自身の入力を切り離し、かつ、有益な出力信号Ｖｏｕｔを、全マスキング継続時間Ｔｍａｓｋの時間に得られた最終値で維持する。
【００２１】
Ｔｍａｓｋの継続時間は、保護回路１１（記載の実施形態における比較信号Ｖｃｏｍｐ）への入力時における、信号時間の長さによって調整される。例えば、以下の数式（３）によって、マスキング継続時間Ｔｍａｓｋを測ることが可能である。
【００２２】
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【００２３】
ここで、ＴＳＥＭは、アナログ入力信号Ｖｉｎ期間の最短半期間（ノイズスイッチング６は別として、比較信号Ｖｃｏｍｐ期間の最短半期間と等しい）である。
【００２４】
比較信号Ｖｃｏｍｐが５０％の負荷サイクル（同一の継続時間の半期間）を有すると推定するに、マスキング継続時間Ｔｍａｓｋをアナログ入力信号Ｖｉｎ期間の半分以下にすることで、発生し得るノイズから適切に保護するのを可能とし、いかなる場合も（マスキング継続時間Ｔｍａｓｋの終わりと比較信号Ｖｃｏｍｐのスイッチング端部の間の時間にノイズが存在しないと推定して）、比較信号Ｖｃｏｍｐのスイッチング端部（上昇／下降エッジ）検出を確保する。
【００２５】
比較信号Ｖｃｏｍｐの負荷サイクルが５０％ではない場合、スイッチング端部の検出は、マスキング継続時間Ｔｍａｓｋを、最短継続時間を有する比較信号Ｖｃｏｍｐの半期間以下にすることでスイッチング端部の検出が確保される。
【００２６】
図４は保護回路１１の可能な実施形態を示す。この実施形態によると、保護回路１１は、メモリ素子、例えばフリップフロップ１５であって、データ入力Ｄ上での比較信号Ｖｃｏｍｐ及びイネイブル入力Ｅ上でイネイブル信号の受信用、ならびに出力Ｑ上での有益な出力信号Ｖｏｕｔの生成用に設定されるフリップフロップ１５と、遅延素子１６であって、入力時における比較信号Ｖｃｏｍｐの受信、かつ出力時における遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔの生成用に設定され、特に望ましいマスキング継続時間Ｔｍａｓｋと同じ時間分遅延された遅延素子１６と、及び、論理ゲート１７で、より正確にはＸＯＲゲートであって、第１入力上での遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔ及び第２入力上でのフリップフロップ１５によって生成された有益な出力信号Ｖｏｕｔの受信用、ならびにフリップフロップ１５のイネイブル入力Ｅ上に供給されるデジタルタイプのマスキング制御信号Ｖｃｏｎｔｒの生成用に設定された論理ゲート１７とを含む。
【００２７】
このようにして、遅延素子１６の出力Ｖｃｏｍｐ＿ｒｉｔ及びフリップフロップ１５の出力Ｖｏｕｔは、ＸＯＲ論理ゲート１７を介して、フリップフロップ１５そのものの操作を制御する。実際に、マスキング制御信号Ｖｃｏｎｔｒが低い場合（ロジック０）、有益な出力信号Ｖｏｕｔは比較信号Ｖｃｏｍｐに対応し、フリップフロップ１５に導かれた遅延とは別に、マスキングは非作動する。代わりに、マスキング制御信号Ｖｃｏｎｔｒが高い場合は（ロジック１）、マスキングは作動し、かつ、フリップフロップ１５は前もって獲得された状態によって定義づけられた値で有益な出力信号Ｖｏｕｔを維持する。
【００２８】
図５は、可能な実施形態による、遅延素子１６の回路図を示す。
【００２９】
遅延素子１６は既知の種類の充電ポンプ２０を含み、それは遅延素子の入力に連結され、かつ比較信号Ｖｃｏｍｐによって制御されるよう設定されている。
【００３０】
充電ポンプ２０は、図式的説明によって示され、第１電流源２２であって、（例えば２Ｖ〜５Ｖの適切なプラス値の）供給電圧Ｖｄｄに連結され、かつ電流Ｉｕｐを生成するよう設定された第１電流源２２と、第２電流源２３であって、（例えば０Ｖで設定される）アース端子ＧＮＤに連結され、電流Ｉｄｗを生成するよう設定された、例えばＩｕｐと同一の第２電流源２３と、例えばＮ−チャンネルＭＯＳＦＥＴであるスイッチ２４であって、比較信号Ｖｃｏｍｐによって送信され導電しまたは禁止され、かつ第１電流源２２に連結された第１導電端子及び第２電流源２３に連結された第２導電端子を備えるスイッチ２４とを有する。
【００３１】
電子スイッチ２４の第１導電端子は、コンデンサ２５の第１ピンにさらに連結され、同様に第２ピンを介してアース端子ＧＮＤに連結される。さらに、電子スイッチ２４の第１導電端子は、インバーター２６に連結される。さらに、インバーター２６と同種のインバーター２７は、選択的に順にインバーター２６に連結することができ、出力時において、遅延ブロックからより早い上昇及び下降エッジを伴う信号を得る。一連のインバーター２６及び２７の出力は、遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔを形成する。
【００３２】
使用に際し、比較電圧ＶｃｏｍｐがＶｃｏｍｐLに切り替わる際、電子スイッチ２４は禁止に送られ、コンデンサ２５は、電圧がコンデンサ２５上で電圧値Ｖｃ≒Ｖｄｄに至るまでは、電流Ｉｕｐによって充電される。代わりに、比較電圧ＶｃｏｍｐがＶｃｏｍｐHに切り替わる際、電子スイッチ２４は、導電に送られ、コンデンサ２５は、電圧がコンデンサ２５上で電圧値Ｖｃ≒ＧＮＤに至るまで、Ｉｄｗ−Ｉｕｐによって与えられた電流と共に放電する。
【００３３】
コンデンサ２５が充電／放電を開始すると、マスキングが開始し、電圧Ｖｃを増減させることでインバーター２６（及び、もし存在するならば追加のインバーター２７）の反転閾値を超えるまで続く。結果として、マスキングは比較電圧Ｖｃｏｍｐの上昇エッジ及び下降エッジ上で作動する。以下の数式（４）にしたがって、示された実施形態によると、マスキング継続時間Ｔｍａｓｋはコンデンサ２５の容量Ｃ値、電流Ｉｕｐ、及び反転閾値によって、インバーター２の電圧Ｖｔｈが規定される。
【００３４】
2011019212.tif 000006
【００３５】
マスキング継続時間Ｔｍａｓｋは、したがって、インバーター２６（及び、もし存在するならば、追加のインバーター２７）の反転閾電圧Ｖｔｈに到達次第、コンデンサ２５の充電／放電時間によって本質的に規定される。
【００３６】
図６ａ〜６ｆ及び図７ａ〜７ｄは、マスキング中に含まれる信号時間中の変動例を示す。グリッチまたはその他のノイズが存在する場合、かつそれらが不在の場合の双方においてマスキングが常に介入する。
【００３７】
図６ａ〜６ｆは、一般的なグリッチ及びノイズが不在の場合にマスキングが介入する事例を示す。グリッチ及びノイズが存在する場合のマスキングの実施例は、図７ａ〜７ｄを参照して説明される。
【００３８】
図６ａ〜６ｆ及び図７ａ〜７ｄを参照して、フリップフロップ１５及び論理ゲート１７の本質的な遅延は、便宜上考慮されない。
【００３９】
図６ａは、異なる実施形態に従う図３のコンパレータ１の各非反転及び反転入力に存在する電圧信号ＶｉｎＰ及びＶｉｎＮと、アナログ入力信号Ｖｉｎを示す。図６ａの実施例において、アナログ入力信号Ｖｉｎは正弦波の一種であり、理想的には電圧値（−Ｖｓ、．．．、＋Ｖｓ）内に含まれる。
【００４０】
必要に応じて、アナログ入力信号Ｖｉｎは示されたものとは別の種類であり、かつ電圧値のいかなる範囲内にも含まれることができることは明らかである。
【００４１】
図６ｂは出力時に図３のコンパレータ１から生成された比較信号Ｖｃｏｍｐを示す。比較信号Ｖｃｏｍｐは方形波であり、５０％の負荷サイクル及びアナログ入力信号Ｖｉｎの周波と同じ周波を有する。比較信号Ｖｃｏｍｐがデジタル信号であることを考慮すると、図６ｂは、信号Ｖｃｏｍｐがロジック０値ＶｃｏｍｐL及びロジック１値ＶｃｏｍｐＨを取る、理想的表現を示す。必要に応じて、この場合、ロジック０及びロジック１は、適切な電圧値によって実行できることも明らかである。
【００４２】
以下において、特定されない場合は、アナログ入力信号Ｖｉｎは、図３のコンパレータ１への入力時に、入力差動信号Ｖｉｎ＝ＶｉｎＰ−ＶｉｎＮとして理解される。
【００４３】
図６ａ〜６ｂを合わせて参照すると、時間間隔ｔ０−ｔ１において、アナログ入力信号Ｖｉｎはマイナス値である。したがって、数式（２）を参照すると、比較信号Ｖｃｏｍｐは低い論理値を有し、ＶｃｏｍｐL＝０と等しくなる。
【００４４】
図５を参照すると、スイッチ２４は禁止に送られ、かつコンデンサ２５は、充電によって、端子全体の電圧をＶｃ≒Ｖｄｄに上げる。図６ｃはコンデンサ２５（記載の便宜上、ｔ０時点ですでに一部充電されているとみなす）上での電圧Ｖｃの発生を示す。
【００４５】
時間ｔ１で、アナログ入力信号Ｖｉｎはゼロに等しく（ＶｉｎＰ＝ＶｉｎＮ）、かつ、ｔ１に続く時間では、アナログ入力信号Ｖｉｎは正の値を取る。比較信号Ｖｃｏｍｐは、低いロジックレベルから高いロジックレベルへと切り替わり、値をＶｃｏｍｐH＝１とする。特に、図５と合わせて参照すると、ＶｃｏｍｐＨの効果的な電圧値はスイッチ２４を導電に送らなければならず、かつコンデンサ２５の累加放電を可能とする。例えば、３．５Ｖ値をロジック１に結合させることも可能である。
【００４６】
図６ｃで示されるように、コンデンサ２５は時間ｔ１にて放電を開始し（その両端間の電圧Ｖｃは減少する）、時間ｔｃ１では完全に放電される。
【００４７】
時間ｔ１とｔｃ１の間の時間ｔＲにて、コンデンサ２５の両端間の電圧Ｖｃは放電し、インバーター２６（及び、存在するならば、インバーター２７）の反転閾電圧値Ｖｔｈに到達すると、遅延回路１６は出力（図６ｄ）において、遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔを生成する。
【００４８】
時間間隔ｔ１−ｔＲ間、論理ゲート１７への入力時の信号は同一の論理値を表さない。実際、図６ｂ、６ｄ及び６ｆに示されるように、高い論理値を伴う比較信号Ｖｃｏｍｐは、時間ｔ１において有益な出力信号Ｖｏｕｔを高い論理値へ切り替えさせ、一方、信号Ｖｃｏｍｐ＿ｒｉｔは低い論理値を維持する。ＸＯＲタイプの論理ゲート１７の入力は、結果的に異なる論理値を取る。マスキング制御信号Ｖｃｏｎｔｒは論理ゲート１７によって、高い論理値を伴う信号を生成する。
【００４９】
マスキング制御信号Ｖｃｏｎｔｒは、フリップフロップ１５のイネイブル入力Ｅ上では（反転信号は、図示されない）、記憶状態において高マスキング制御信号Ｖｃｏｎｔｒがフリップフロップ１５を制御する。出力Ｑ上の有益な出力信号Ｖｏｕｔは、データ入力Ｄ上の比較信号Ｖｃｏｍｐによって推定された値にかかわりなく獲得した最終論理値を維持する。
【００５０】
次に、フリップフロップ１５の作動入力Ｅ上のマスキング制御信号Ｖｃｏｎｔｒが、高いロジックレベルで維持される場合、つまみの出力Ｑは入力Ｄ上の比較信号Ｖｃｏｍｐによって推定された値に関わりなく、それ自身の状態を維持する。代わりに、入力Ｅ上のマスキング制御信号Ｖｃｏｎｔｒが、低いロジックレベルに切り替わる際、出力Ｑ上の信号が入力Ｄ上の比較信号Ｖｃｏｍｐのロジック値を推定する。
【００５１】
時間間隔ｔ１−ｔＲ間、つまり、マスキング制御信号Ｖｃｏｎｔｒが高い論理値で維持されている限り、比較信号Ｖｃｏｍｐの変動にかかわりなく、フリップフロップ１５は高い論理値を有する有益な出力信号Ｖｏｕｔを生成する。
【００５２】
時間ｔＲにおいて、遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔが高い論理値を取るとき、マスキング制御信号Ｖｃｏｎｔｒは低い論理値を取る。フリップフロップ１５の出力は、結果として次の比較信号Ｖｃｏｍｐのスイッチングにおいて切り替わる。
【００５３】
時間ｔ２において、アナログ入力信号Ｖｉｎは、さらにゼロに等しくなり（ＶｉｎＰ＝ＶｉｎＮ）、ｔ２に続く時間において負の値を取る。比較信号Ｖｃｏｍｐは時間ｔ２にて高ロジックレベルから低ロジックレベルへと切り替わり、ＶｃｏｍｐＬ値を取り、有益な出力信号Ｖｏｕｔの切り替えをそれぞれ発生させる。
【００５４】
図５を参照し、ＶｃｏｍｐＬ値は、スイッチ２４に送られ、コンデンサ２５の放電を禁止かつ可能化する（例えば、ＶｃｏｍｐＬは０Ｖであることも可能である）。図６ｃに示されるように、コンデンサ２５は時間ｔ２にて充電を開始し（その両端間の電圧Ｖｃは増す）、時間ｔｃ２にて完全に充電される。
【００５５】
コンデンサ２５の両端間の電圧Ｖｃは、充電によってインバーター２６（及び、存在するならば、インバーター２７）の反転閾電圧値Ｖｔｈに到達すると、時間ｔ２からｔｃ２間の時間ｔＤにおいて、遅延回路１６によって生成された遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔは低い論理値を取る。
【００５６】
時間間隔ｔ２からｔＤまでの間、ＸＯＲタイプの論理ゲート１７によって生成されたマスキング制御信号Ｖｃｏｎｔｒは、時間間隔において有益な出力信号Ｖｏｕｔが低い論理値を有する限り、再度高い論理値を伴う信号となり、一方信号Ｖｃｏｍｐ＿ｒｉｔは高い論理値を有する。
【００５７】
次に、時間間隔ｔ２からｔＤの間、フリップフロップ１５は出力時に低い論理値を生成し、比較信号Ｖｃｏｍｐの変動とは独立している。フリップフロップ１５は、記憶状態へと変わり、推定される最終論理値（この場合、低い論理値）に固定された有益な出力信号Ｖｏｕｔを維持する。
【００５８】
時間ｔＤにおいて、電圧Ｖｃはインバーター２６（及び、存在する場合は、インバーター２７）の反転閾電圧値Ｖｔｈに到達し、かつ遅延されたデジタル入力信号Ｖｃｏｍｐ＿ｒｉｔは、低い論理値を取る。したがって、マスキング制御信号Ｖｃｏｎｔｒも低い論理値を取り、マスキングを終結させる。フリップフロップ１５によって生成された有益な出力信号Ｖｏｕｔは、結果として比較信号Ｖｃｏｍｐの次のスイッチングで切り替わることができる。
【００５９】
マスキング継続時間Ｔｍａｓｋは、結果として、コンデンサ２５の放電及び充電時間、すなわち、それぞれの時間間隔ｔ１−ｔＲ及びｔ２−ｔＤによって規定される。
【００６０】
図６ｆは有益な出力信号Ｖｏｕｔを示し、それは図６ａ〜６ｅを参照に記載された内容にしたがってフリップフロップ１５により生成される。有益な出力信号Ｖｏｕｔは時間間隔ｔ１−ｔＲ及びｔ２−ｔＤに比較信号Ｖｃｏｍｐから分離され、時間間隔外においては比較信号Ｖｃｏｍｐの変動が続いて生じる。
【００６１】
そのため、時間ｔ３において、入力差動信号Ｖｉｎは再度０に等しくなり、かつ図６ａから図６ｆを参照して説明されたステップが繰り返される。
【００６２】
図７ａ〜７ｄは、入力電圧信号Ｖｉｎ（図７ａ）上に存在するノイズ（例えば、著しい差動グリッチ）が図３のコンパレータ１によって生成された入力デジタル信号（図７ｂ）の望ましくない切り替えを発生させる実施例を示す。
【００６３】
保護回路１１は、図６ａから図６ｆを参照に記載されたように、既に作動している。
【００６４】
マスキング制御信号Ｖｃｏｎｔｒを示す図７ｃからも理解されるように、マスキング継続時間Ｔｍａｓｋはノイズ障害の継続時間より長く、続いてアナログ入力信号Ｖｉｎは０を継続する。このようにして、有益な出力信号Ｖｏｕｔはノイズの存在には無反応となり、かつアナログ入力信号Ｖｉｎ上でノイズがない場合に得られる有益な出力信号Ｖｏｕｔと一致する。
【００６５】
数式（４）で表されたように、マスキング継続時間Ｔｍａｓｋは電流Ｉｕｐと、コンデンサ２５の容量Ｃの値、及び反転閾電圧値Ｖｔｈとに依存する。後者は、特に、供給電圧Ｖｄｄ値の関数として変化できる（例えば、ＣＭＯＳタイプのインバーターの場合、反転閾電圧値ＶｔｈはＶｄｄ／２に等しい）。比較信号Ｖｃｏｍｐのプラスのスイッチング端部及びマイナスのスイッチング端部双方に等しいマスキング継続時間Ｔｍａｓｋを得るためには、コンデンサ２５が完全に充電／放電されることを確保するのが好ましい。
【００６６】
数式（３）及び（４）の関数としてＴｍａｓｋを決定する種々のパラメータを測定する方法は、以下の通りである。考慮された最大閾電圧値Ｖｔｈの電圧値（設計段階において規定され、例えば、最大供給電圧値Ｖｄｄを考慮して、ＣＭＯＳインバーターがＶｔｈ＝Ｖｄｄ／２の場合）及び最大比較信号Ｖｃｏｍｐの構想された周波数（最低比較信号Ｖｃｏｍｐの期間）があり、実際コンデンサ２５の充電（及び放電）時間がより長い。加えて、電流Ｉｕｐ及びＩｄｗの適度な小基準値が考慮され、消費を制限する。最後に、上記考慮を基に、コンデンサ２５の容量Ｃの基準値が規定される。
【００６７】
流動性マスが、固有共鳴脈動、例えば、マイクロ集積ジャイロスコープ等において作動され、絶え間なく振動を続けなくてはならない場合には、コンパレータ装置１０は、例えば、微小電気機械的構造を駆動するために回路内で使用することができる。しかしながら、このことによって、コンバーター、コンパレータ、またはその他の装置によって生成されたデジタル信号上に重畳されたノイズ信号をマスクするのに有利である、あらゆる事例において本発明が悪用されない限りにおいて、いかなる限定としても考慮すべきではない
【００６８】
例えば、コンパレータ装置１０は、米国特許第７３０５８８０号明細書において記載され、かつ図８を参照に以下に簡潔に記載された種類のマイクロ集積ジャイロスコープにおいて使用することができる。ここで、マイクロ集積システム１００、例えば、マイクロ集積ジャイロスコープは、ＭＥＭＳ技術を用いて得られたマイクロ構造１０２、作動装置１０３、及び支持部上に収まる読取装置１０４（図示せず）を含む。マイクロ構造１０２は、作動システム５及び慣性センサー６を備え、慣性センサー６はそれぞれ流動性マスを含む。より詳細には、作動システム５は作動マス１０７を含み、それ自身の自由度にしたがって休止位置周囲で振動し、一方慣性センサー６は検出マス１０８を含み、ばねによって作動マス１０７に機械的に結合され（図示されず）、作動マス１０７が作動されたときに発動する。さらに、検出マス１０８は、さらなる自由度にしたがって、作動マス１０７に関して比較的流動的である。
【００６９】
作動装置１０３は、例えば、増幅器１０９、派生段階１１０、可変ゲイン増幅（ＶＧＡ）回路１１１、コントローラー１１２及び位相同期（ＰＬＬ）回路１１３を含む。
【００７０】
ＰＬＬ回路１１３は、コンパレータ装置１０を通して派生段階１１０の出力に結合された入力、及びコントローラー１１２のタイミング入力１１２ｃに結合された出力１１３ａを有する。コンパレータ装置１０は、例えば４．６ｋＨｚの周波数の正弦波信号の派生段階からの出力におけるアナログ入力信号Ｖｉｎを入力時に受信し、かつ出力時に、ＰＬＬ回路１１３に、バイナリ型の出力信号Ｖｏｕｔ（特に、２つの論理値、高い論理値及び低い論理値を取る方形波信号）を供給する。
【００７１】
出力信号Ｖｏｕｔは、ここで、第１クロック信号ＣＫの関数を有する。第１クロック信号ＣＫは、９０度まで位相を外れ、かつＰＬＬ回路１１３の出力上でピックアップされる第２クロック信号ＣＫ９０と共に、読取装置１０４に供給され、マイクロ構造１０２の作動及び読取操作を同期化する。
【００７２】
さらに、作動装置１０３はフィードバック制御ループ１０５の全体的な増幅率と位相上で操作し、作動マス１０７が共振振動ωＲにおいて絶え間なく振動するよう維持する。
【００７３】
そのため、マイクロ構造１０２の作動及び読取操作の同期化をいかに維持するかは、マイクロ集積ジャイロスコープ１００の固有の操作に極めて重要となることは明らかである。図２ａ及び図２ｂを参照に記載されるように、ノイズ信号は実際、第１クロック信号ＣＫ上で複数の望ましくない切り替えを生成する可能性があり、この場合、ＰＬＬ回路１１３は同期喪失する可能性もあり、作動マス１０７の振動周波数から解放され、そのため共振周波数とは異なる周波数において作動される。
【００７４】
保護回路１１に関する記載から、マスキング制御信号Ｖｃｏｎｔｒ（よって、比較信号Ｖｃｏｍｐの可能なスイッチングのマスキング）は比較信号Ｖｃｏｍｐのロジック状態のいかなる変化、すなわち、低い論理値から高い論理値への通過によって、及びまたその逆によっても作動され、これはアナログ入力信号Ｖｉｎ上にノイズが存在するという事象に起因して、またはロジック状態の効果的な変化に起因して発生したかどうかには関連しないということは明らかである。
【００７５】
アナログ入力信号Ｖｉｎ上に著しいノイズが存在する場合、アナログ入力信号Ｖｉｎのゼロの通過前に（例えば、図７ｂを参照に、時間ｔ１及び／またはｔ２に先立つが、マスキング時間ｔＲ−ｔ１及び／またはｔＤ−ｔ２外）、信号の効果的な切り替えによってではなく、ノイズによって生成された誤った切り替えによって作動したマスキングが発生する可能性がある。
【００７６】
ノイズは、概して系統的グリッチであり、例えば比較信号Ｖｃｏｍｐの一時的変更をもたらす。これは、有益な出力信号Ｖｏｕｔの系統的進展をもたらし、これによってそれ自身がアナログ入力信号Ｖｉｎにもはや同調しないことに気づくこととなる。一時的変更は系統的であるため、デジタル処理で調整することができ、同期の蓄積を可能とする。
【００７７】
図８のジャイロスコープを特に参照に、有益な出力信号Ｖｏｕｔは、ＰＬＬ回路への入力時に供給される。この場合、発生し得るジッターノイズは、いかなる場合でもＰＬＬ回路そのものによって補償されることが可能であり、それは、それ自身の仕様を基に、同期を回復させることが可能である。
【００７８】
もしくは、追加の補償方法及び回路が組み込まれ、負荷サイクルの変動を補償する。
【００７９】
本発明によるデジタル信号のノイズからの保護に関する装置及びその方法における特性試験より、本発明が可能とする利点は明白に浮かび上がる。
【００８０】
例えば、本発明は、特に切り替えられたコンデンサ構成において発生するグリッチの場合は、ノイズ信号からの連続して送られてくる複数の切り替えに由来する同期化問題を排除することを可能とする。
【００８１】
さらに、マスキング制御専用のデジタル回路を意図的に備えることで、ノイズのマスキングはコンパレータ回路１０外で生成されるデジタル信号の必要なく実施される。
【００８２】
最後に、本発明の保護範囲から逸脱することなく、添付の特許請求の範囲で規定されるように、記載のデジタル信号のノイズからの保護に関する装置及び方法に対する修正及び変更がなされることは明白である。
【００８３】
例えば、遅延回路１６及び論理ゲート１７は、完全にデジタル集積型で備えられ、例えば、カウンターブロック（図示されず）を含むソフトウェアを組み込むことによって、入力時に比較信号Ｖｃｏｍｐを受信しかつ出力時にマスキング制御信号Ｖｃｏｎｔｒを供給するよう設定され、比較信号Ｖｃｏｍｐの上昇エッジによって制御される上昇エッジ及びカウンターブロックそのものによって制御される下降エッジを有する。
【図１】
2011019212.tif 000007
【図２ａ】
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【図２ｂ】
2011019212.tif 000009
【図３】
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【図４】
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【図５】
2011019212.tif 000012
【図６ａ】
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【図６ｂ】
2011019212.tif 000014
【図６ｃ】
2011019212.tif 000015
【図６ｄ】
2011019212.tif 000016
【図６ｅ】
2011019212.tif 000017
【図６ｆ】
2011019212.tif 000018
【図７ａ】
2011019212.tif 000019
【図７ｂ】
2011019212.tif 000020
【図７ｃ】
2011019212.tif 000021
【図７ｄ】
2011019212.tif 000022
【図８】
2011019212.tif 000023
【外国語明細書】
2011019212000001.pdf