(57)【要約】【課題】低電圧動作時に適切に動作可能な逐次比較型ＡＤ変換器を提供する。【解決手段】逐次比較型ＡＤ変換器は、入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換え、指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器を含み、第１の電圧は第２の電圧よりも第３の電圧に近く、制御ユニットは、第２の電圧から第３の電圧までの範囲を１：３に分割した点の比較対象電圧よりも入力電圧のほうが前記範囲の中心に近い場合には、容量ＤＡ変換器に対して指定の割合を０．５に設定して最上位ビットを判定してからデジタル値の他のビットを判定し、比較対象電圧よりも入力電圧のほうが前記範囲の中心から遠い場合には、容量ＤＡ変換器に対して指定の割合を０．５に設定した最上位ビットの判定をスキップしてデジタル値のビットを判定する。【選択図】図７
2011228793.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換えることにより、前記複数の容量素子のうちの指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器と、
前記容量ＤＡ変換器の前記中間ノードの電圧と前記第１の電圧に応じた電圧との比較結果を出力する比較器と、
前記容量ＤＡ変換器に供給する前記指定の割合を設定する制御信号を前記比較器の出力に応じて順次更新していくことにより前記入力電圧を示すデジタル値のビットを判定する制御ユニットと
を含み、
前記第１の電圧は前記第２の電圧よりも前記第３の電圧に近く、前記制御ユニットは、前記第２の電圧から前記第３の電圧までの範囲を１：３に分割した点の比較対象電圧と前記入力電圧とを比較した結果に応じて、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心に近い場合には、前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定して前記デジタル値の最上位ビットを判定してから前記デジタル値の他のビットを判定し、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心から遠い場合には、前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定した前記最上位ビットの判定をスキップして前記デジタル値のビットを判定することを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
前記制御ユニットは、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心から遠い場合には、前記容量ＤＡ変換器に対して前記指定の割合を１／８に設定したビットの判定から開始して最下位ビットまで順次判定することを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
【請求項３】
前記制御ユニットは、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心に近い場合には前記最上位ビットを判定した後に、前記容量ＤＡ変換器に対して前記指定の割合を１／４に設定したビットの判定をスキップして、前記最下位ビットまで順次判定することを特徴とする請求項１又は２記載の逐次比較型ＡＤ変換器。
【請求項４】
前記制御ユニットは、
前記容量ＤＡ変換器に供給する前記制御信号を前記比較器の出力に応じて順次更新していく制御回路と、
第１の比較器である前記比較器とは別の比較器であって、前記範囲を１：３に分割した点の前記比較対象電圧と前記入力電圧との比較を行なう第２の比較器と、
前記第２の比較器の比較結果に応じて前記制御信号の前記容量ＤＡ変換器への印加を制御する論理回路と、
前記第２の比較器の出力と前記第１の比較器の出力とを選択的に前記制御回路に供給するセレクタ回路と
を含むことを特徴とする請求項１記載の逐次比較型ＡＤ変換器。
【請求項５】
入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換えることにより、前記複数の容量素子のうちの指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器と、
前記容量ＤＡ変換器の前記中間ノードの電圧と前記第１の電圧に応じた電圧との比較結果を出力する第１の比較器と、
前記容量ＤＡ変換器に供給する前記指定の割合を設定する制御信号を前記第１の比較器の出力に応じて順次更新していくことにより前記入力電圧を示すデジタル値の最上位ビットから最下位ビットまで順次判定する制御回路と、
前記入力電圧と所定の電圧との比較結果を出力する第２の比較器と
を含み、
前記第２の比較器の出力に応じて、前記最上位ビットを判定する際に前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定する動作を実行しないことを特徴とする逐次比較型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般にＡＤ変換器に関し、詳しくは逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
デジタルＡＶ機器、無線通信機器、制御機器等に用いられるＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器として、逐次比較型ＡＤ変換器が用いられる。逐次比較型ＡＤ変換器は、一般的な構成として、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）、比較器、及び制御回路を含む。全体動作としては、まずサンプリング期間において入力電圧をサンプリングして保持し、次の比較期間において入力保持電圧と比較対象電圧とを逐次比較する。この逐次比較においては、基準電圧ＶＲに基づいて、１／２ＶＲ、１／４ＶＲ、１／８ＶＲ、・・・の刻み幅に対応する複数の比較対象電圧を、ＤＡＣが制御回路からの制御信号に応じて生成する。比較器による１回の比較動作で、１つのデジタルコードに対応する１つの比較対象電圧と入力保持電圧とを比較し、比較対象電圧と入力保持電圧との大小関係を判定する。比較器の比較結果出力に応じてＤＡＣ制御回路が制御信号を変化させることにより、比較対象電圧値を大きな刻み幅のものから小さな刻み幅のものに変化させていき、比較動作を逐次的にＮ回実行する。Ｎ回の逐次比較により、入力保持電圧の電圧値に対応するＮビットのデジタルコードを求めることができる。
【０００３】
逐次比較型ＡＤ変換器のＤＡＣとしては、一般的に容量ＤＡＣが用いられる。容量ＤＡＣにおいては、サンプリング期間において、複数の容量素子の各々に並列に入力電圧を印加し、各容量素子を入力電圧に応じた電圧値に充電する。サンプリング終了後、複数の容量素子の接続をスイッチ回路により切り替えることにより、第１群の容量素子の一端を所定の高電位に接続すると共に他端を中間ノードに接続し、更に第２群の容量素子の一端を所定の低電位に接続すると共に他端を中間ノードに接続する。これにより電荷再分配が行なわれ、中間ノードには、第１群の容量素子の合計の容量値と第２群の容量素子の合計の容量値との比率に応じて高電位と低電位との間を分割した電圧と、入力電圧に応じた電圧との差の電圧が現れる。この中間ノードに現れる電位が、比較器への入力となる。上記のスイッチ回路の接続を制御回路からの制御信号により制御することで、所望の比較対象電圧を生成する。
【０００４】
比較器の入力端は、比較器内部回路のトランジスタのゲートに接続されている。従って、比較器が正常に動作するためには、比較器への入力電圧がトランジスタの閾値電圧よりも高いことが好ましい。逐次比較型ＡＤ変換器の動作電圧が低下した低電圧動作時には、比較器の入力電圧がトランジスタの閾値電圧より低くなり、比較器の動作に支障が生じてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００９−５２５６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、低電圧動作時に適切に動作可能な逐次比較型ＡＤ変換器が望まれる。
【課題を解決するための手段】
【０００７】
逐次比較型ＡＤ変換器は、入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換えることにより、前記複数の容量素子のうちの指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器と、前記容量ＤＡ変換器の前記中間ノードの電圧と前記第１の電圧に応じた電圧との比較結果を出力する比較器と、前記容量ＤＡ変換器に供給する前記指定の割合を設定する制御信号を前記比較器の出力に応じて順次更新していくことにより前記入力電圧を示すデジタル値のビットを判定する制御ユニットとを含み、前記第１の電圧は前記第２の電圧よりも前記第３の電圧に近く、前記制御ユニットは、前記第２の電圧から前記第３の電圧までの範囲を１：３に分割した点の比較対象電圧と前記入力電圧とを比較した結果に応じて、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心に近い場合には、前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定して前記デジタル値の最上位ビットを判定してから前記デジタル値の他のビットを判定し、前記比較対象電圧よりも前記入力電圧のほうが前記範囲の中心から遠い場合には、前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定した前記最上位ビットの判定をスキップして前記デジタル値のビットを判定することを特徴とする。
【０００８】
また別の側面によれば逐次比較型ＡＤ変換器は、入力電圧と第１の電圧との差に応じた電荷を蓄えた複数の容量素子の接続を切り換えることにより、前記複数の容量素子のうちの指定の割合の容量を第２の電圧と中間ノードとの間に接続し、残りの容量を前記中間ノードと第３の電圧との間に接続する容量ＤＡ変換器と、前記容量ＤＡ変換器の前記中間ノードの電圧と前記第１の電圧に応じた電圧との比較結果を出力する第１の比較器と、前記容量ＤＡ変換器に供給する前記指定の割合を設定する制御信号を前記第１の比較器の出力に応じて順次更新していくことにより前記入力電圧を示すデジタル値の最上位ビットから最下位ビットまで順次判定する制御回路と、前記入力電圧と所定の電圧との比較結果を出力する第２の比較器とを含み、前記第２の比較器の出力に応じて、前記最上位ビットを判定する際に前記容量ＤＡ変換器に対して前記指定の割合を０．５に設定する動作を実行しないことを特徴とする。
【発明の効果】
【０００９】
本願開示の少なくとも１つの実施例によれば、事前判定処理に応じて最上位ビット判定処理を実行するか否かを決定するので、第１の電圧（コモン電圧）を比較的高い電圧又は低い電圧に設定しても電源電圧超過が発生しない。従って、第１の電圧（コモン電圧）を比較的高い電圧又は低い電圧に設定する構成を用いて、低電圧動作時に適切に動作可能な逐次比較型ＡＤ変換器を提供できる。また低電圧動作が可能となるので、逐次比較型ＡＤ変換器における電力消費を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】逐次比較型ＡＤ変換器の構成の一例を示す図である。
【図２】図１に示す逐次比較型ＡＤ変換器の各動作期間における各スイッチの制御信号の値を示す表である。
【図３】逐次比較型ＡＤ変換器の動作の一例を示すタイミング図である。
【図４】逐次比較型ＡＤ変換器の判定動作の進行を模式的に示す図である。
【図５】比較器の回路構成の一例を示す図である。
【図６】比較器の回路構成の別の一例を示す図である。
【図７】事前判定及びそれ以降のビット判定処理を模式的に示す図である。
【図８】コモン電圧ＶＣＭが電圧ＶＲＭよりも電圧ＶＲＰに近い場合の逐次比較型ＡＤ変換器の動作を示すタイミング図である。
【図９】事前判定及びそれ以降のビット判定処理を模式的に示す図である。
【図１０】逐次比較型ＡＤ変換器の変形例を示す図である。
【図１１】図１０の逐次比較型ＡＤ変換器の動作の一例を示すタイミング図である。
【図１２】図１０の逐次比較型ＡＤ変換器の一連のビット判定処理を模式的に示す図である。
【図１３】逐次比較型ＡＤ変換器の別の変形例を示す図である。
【図１４】逐次比較型ＡＤ変換器の更に別の変形例を示す図である。
【図１５】逐次比較型ＡＤ変換器の更に別の変形例を示す図である。
【図１６】逐次比較型ＡＤ変換器の更に別の変形例を示す図である。
【図１７】逐次比較型ＡＤ変換器の更に別の変形例を示す図である。
【発明を実施するための形態】
【００１１】
図１は、逐次比較型ＡＤ変換器の構成の一例を示す図である。図１に示す逐次比較型ＡＤ変換器１０は、容量ＤＡ変換器１１、比較器１２、及び制御ユニット１３を含む。容量ＤＡ変換器１１は、複数の容量素子を含む容量配列１５、複数のスイッチを含むスイッチ群１６、及びスイッチ１７を含む。逐次比較型ＡＤ変換器１０は、入力電圧ＶＩＮをＡＤ変換した３ビットのデジタルコードを求めるＡＤ変換器、即ち、分解能が３ビットであるＡＤ変換器の一例である。図１や以降の各図に示す分解能が３ビットの構成は説明のための一例に過ぎず、逐次比較型ＡＤ変換器１０や後程説明する逐次比較型ＡＤ変換器は、例えば４ビット以上の分解能であってよい。この場合、容量配列の容量素子の数及びスイッチの数は分解能に応じた数となる。なお入力電圧ＶＩＮは、負のリファレンスＶＲＭから正のリファレンス電圧ＶＲＰまでの範囲の電圧であるとする。例えば、グランド電圧（０Ｖ）から電源電圧ＡＶＤまでの範囲の入力電圧ＶＩＮをＡＤ変換する場合には、負のリファレンスＶＲＭはグランド電圧に設定され、正のリファレンス電圧ＶＲＰは電源電圧ＡＶＤに設定される。
【００１２】
図２は、図１に示す逐次比較型ＡＤ変換器１０の各動作期間における各スイッチの制御信号の値を示す表である。スイッチ制御信号がＯＮであるとき、対応するスイッチは導通状態となり、スイッチ制御信号がＯＦＦであるとき、対応するスイッチは非導通状態となる。図３は、逐次比較型ＡＤ変換器１０の動作の一例を示すタイミング図である。図４は、逐次比較型ＡＤ変換器１０の判定動作の進行を模式的に示す図である。図２乃至図４において、期間Ｔ１はサンプリング期間、期間Ｔ２はＭＳＢ（最上位ビット）判定期間、期間Ｔ３は第２ビット判定期間、期間Ｔ４はＬＳＢ（最下位ビット）判定期間である。
【００１３】
まず一般的な逐次比較型ＡＤ変換器１０の動作について説明する。図１において、容量配列１５の４つの容量素子はそれぞれ１Ｃ、１Ｃ、２Ｃ、４Ｃの相対的な容量値を有する。サンプリング時Ｔ１には、図２及び図３に示されるように、スイッチ制御信号ＳＷＩＮがＯＮとなり、その他のスイッチ制御信号はＯＦＦとなる。これにより、入力信号ＶＩＮとコモン電圧ＶＣＭとの差の電圧ＶＩＮ−ＶＣＭが各容量素子に充電される。即ち、各容量素子に入力電圧ＶＩＮとコモン電圧ＶＣＭとの差に応じた電荷を蓄える。このサンプリング後、入力電圧ＶＩＮとコモン電圧ＶＣＭとの差に応じた電荷を蓄えた複数の容量素子の接続をスイッチ群１６及びスイッチ１７により切り換える。この切り換え動作により、複数の容量素子のうちの指定の割合の容量を正のリファレンス電圧ＶＲＰと中間ノードＮとの間に接続し、残りの容量を中間ノードＮと負のリファレンス電圧ＶＲＭとの間に接続する。
【００１４】
具体的には、まず、ＭＳＢ判定のために、制御ユニット１３から供給する各スイッチの制御信号を図２及び図３に示される状態に設定する。この設定により、容量値４Ｃの容量素子を電圧ＶＲＰと中間ノードＮとの間に接続し、残りの容量素子（容量値２Ｃ，Ｃ，Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。即ち、５０％の容量（４Ｃ）を電圧ＶＲＰと中間ノードＮとの間に接続し、残りの５０％の容量（２Ｃ＋Ｃ＋Ｃ＝４Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。サンプリング時にコモン電圧ＶＣＭに接続され中間ノードＮに蓄積された電荷は移動先が無いので、電圧ＶＣＭ−ＶＩＮに相当する電荷が各容量素子にそのまま残る。また電圧ＶＲＰと電圧ＶＲＭとの間を１：１に容量分割することにより、中間ノードＮに（ＶＲＰ−ＶＲＭ）／２＋ＶＲＭの電圧を生成するような量の電荷が新たに各容量素子に蓄積される。サンプリング時に蓄積された電荷と新たに蓄えられた電荷との和により、中間ノードＮには（ＶＲＰ−ＶＲＭ）／２＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭの電圧が現れる。比較器１２は、容量ＤＡ変換器１１の中間ノードＮの電圧ＶＯとコモン電圧ＶＣＭとの比較を行い、比較結果を出力する。この際、（ＶＲＰ−ＶＲＭ）／２＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭとＶＣＭとを比較することで、（ＶＲＰ−ＶＲＭ）／２＋ＶＲＭとＶＩＮとの比較を行なうことになる。即ち、ＶＲＰとＶＲＭとの中間の電圧と電圧ＶＩＮとを比較して、何れが他方より高いか（或いは低いか）を判定することにより、ＭＳＢ判定を実行する。なお比較器１２の比較結果出力Ｑは、図３に示されるようにクロック信号ＣＬの立ち上がりエッジに同期して出力される。
【００１５】
制御ユニット１３は、容量ＤＡ変換器１１に供給する上記指定の割合を設定するスイッチ制御信号を比較器１２の出力Ｑに応じて順次更新していくことにより、入力電圧ＶＩＮを示すデジタル値のビットを判定する。例えばＭＳＢ判定期間Ｔ２において、ＶＩＮがＶＲＰとＶＲＭとの中間の電圧よりも低い（即ち電圧ＶＩＮ’＝ＶＩＮ−ＶＲＭが電圧（ＶＲＰ−ＶＲＭ）／２よりも小さい）と判定されたとする。この場合、第２ビット判定期間Ｔ３において、容量値４Ｃの容量素子と容量値２Ｃの容量素子とを電圧ＶＲＰと中間ノードＮとの間に接続し、残りの容量素子（容量値Ｃ，Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。即ち、７５％の容量（６Ｃ）を電圧ＶＲＰと中間ノードＮとの間に接続し、残りの２５％の容量（Ｃ＋Ｃ＝２Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。これにより、中間ノードＮには（ＶＲＰ−ＶＲＭ）／４＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭの電圧が現れる。比較器１２は、容量ＤＡ変換器１１の中間ノードＮの電圧ＶＯとコモン電圧ＶＣＭとの比較を行い、比較結果を出力する。この際、（ＶＲＰ−ＶＲＭ）／４＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭとＶＣＭとを比較することで、（ＶＲＰ−ＶＲＭ）／４＋ＶＲＭとＶＩＮとの比較を行なうことになる。即ち、電圧ＶＲＭから電圧ＶＲＰまでの範囲を１：３に分割した点の比較対象電圧と入力電圧とを比較して、何れが他方より高いか（或いは低いか）を判定することにより、第２ビットの判定を実行する。
【００１６】
以降同様にして、制御ユニット１３が、容量ＤＡ変換器１１に供給するスイッチ制御信号を比較器１２の出力Ｑに応じて順次更新していくことにより、入力電圧ＶＩＮを示すデジタル値のビットを判定する。図４に模式的に示されるように、ＭＳＢ判定期間Ｔ２において、正規化された入力電圧ＶＩＮ’と１／２との比較によりＭＳＢ判定を行う。その判定結果に応じて、第２ビット判定期間Ｔ３において、入力電圧ＶＩＮ’と１／２＋１／４との比較、又は、入力電圧ＶＩＮ’と１／４との比較を実行し、１／４刻み幅に対する第２ビット判定を行う。また更にその判定結果に応じて、第３ビット判定期間Ｔ４において１／８の刻み幅に対する第３ビット判定（この例の場合はＬＳＢ判定）を実行する。これにより、入力電圧の３ビットＡＤ変換値が得られる。
【００１７】
図５は、比較器１２の回路構成の一例を示す図である。図５の比較器１２は、ＮＭＯＳトランジスタ２１乃至２５及びＰＭＯＳトランジスタ２６及び２７を含む。これらトランジスタにより差動増幅器を構成している。ＮＭＯＳトランジスタ２１及び２２が差動入力トランジスタ対であり、一方のゲートに図１の中間ノードＮの電圧、他方のゲートにコモン電圧ＶＣＭが印加される。
【００１８】
図６は、比較器１２の回路構成の別の一例を示す図である。図６の比較器１２は、ＰＭＯＳトランジスタ３１乃至３５及びＮＭＯＳトランジスタ３６及び３７を含む。これらトランジスタにより差動増幅器を構成している。ＰＭＯＳトランジスタ３１及び３２が差動入力トランジスタ対であり、一方のゲートに図１の中間ノードＮの電圧、他方のゲートにコモン電圧ＶＣＭが印加される。
【００１９】
図５或いは図６に示す回路構成の比較器１２を用いた場合、入力トランジスタの一方のゲートに印加するコモン電圧ＶＣＭは、トランジスタの閾値電圧以上であることが想定されている。仮に、低電圧動作時においてコモン電圧ＶＣＭが閾値電圧以下になってしまうと、比較器１２の適切な動作が保証できない。従ってコモン電圧ＶＣＭは、図５に示すＮＭＯＳトランジスタ入力である構成の比較器１２の場合、ある程度高い電圧であることが好ましい。例えば、コモン電圧ＶＣＭを（３／４）・ＡＶＤ（ＡＶＤは電源電圧）に設定することが考えられる。また図６に示すＰＭＯＳトランジスタ入力である構成の比較器１２の場合、ある程度低い電圧であることが好ましい。例えば、コモン電圧ＶＣＭを（１／４）・ＡＶＤに設定することが考えられる。
【００２０】
前述のようにＭＳＢ判定時には、中間ノードＮには（ＶＲＰ−ＶＲＭ）／２＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭの電圧が現れる。例えばコモン電圧ＶＣＭを（３／４）・ＡＶＤに設定した場合、（ＶＲＰ−ＶＲＭ）／２＋（（３／４）・ＡＶＤ−ＶＩＮ）＋ＶＲＭの電圧が中間ノードＮに現れることになる。例えば（ＶＲＰ−ＶＲＭ）／２＋ＶＲＭがＡＶＤ／２となるように設定されているとすると、中間ノードＮの電圧は（５／４）・ＡＶＤ−ＶＩＮとなる。従って、入力電圧ＶＩＮがグランド電圧（０Ｖ）に近いときには、中間ノードＮの電圧が電源電圧ＡＶＤよりも大きくなってしまう。また同様に、例えばコモン電圧ＶＣＭを（１／４）・ＡＶＤに設定した場合、（ＶＲＰ−ＶＲＭ）／２＋（（１／４）・ＡＶＤ−ＶＩＮ）＋ＶＲＭの電圧が中間ノードＮに現れることになる。（ＶＲＰ−ＶＲＭ）／２＋ＶＲＭがＡＶＤ／２となるように設定されているとすると、中間ノードＮの電圧は（３／４）・ＡＶＤ−ＶＩＮとなる。従って、入力電圧ＶＩＮが電源電圧ＡＶＤに近いときには、中間ノードＮの電圧がグランド電圧（０Ｖ）よりも小さくなってしまう。
【００２１】
このように中間ノードＮの電圧が電源電圧の範囲を越えてしまうと問題が発生する。まず、比較器１２の入力トランジスタのゲート電位が電源電圧の範囲を越えるため、ゲート電位に過剰な電圧がかかり、製品寿命を低下させてしまう。またコモン電圧ＶＣＭにつながるスイッチ１７は、一般に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続のトランスミッションゲートで構成される。この場合、中間ノードＮの電圧が電源電圧の範囲を越えてしまうと、ＰＭＯＳトランジスタのバルク電位よりも入力電位が高くなってしまう、或いはＮＭＯＳトランジスタのバルク電位よりも入力電位が低くなってしまう状態が発生する。このために入力電位からバルク電位に電流が流れ、中間ノードＮの電荷がもれてしまい、精度が悪化してしまう。
【００２２】
中間ノードＮの電圧が電源電圧の範囲を越えてしまう状態を回避するために、例えば、中間ノードＮと負のリファレンス電圧ＶＲＭとの間に容量値が４Ｃの容量素子を接続することが考えられる。このような構成とすることにより、中間ノードＮの電圧変化の範囲が半分となり、電源電圧の範囲を越えることがなくなる。しかしながら、比較器１２による比較対象電圧である中間ノードＮの電圧が半分となるので、比較器１２等で発生するノイズの影響が高くなり、精度が悪化するという問題がある。
【００２３】
以上を鑑みて、図１の逐次比較型ＡＤ変換器１０において、容量ＤＡ変換器１１に対して指定の割合を０．５（５０％）に設定してデジタル値の最上位ビットＭＳＢを判定する動作の前に、事前判定を実行するように制御ユニット１３を構成する。この事前判定では、コモン電圧ＶＣＭが電圧ＶＲＭよりも電圧ＶＲＰに近い場合、電圧ＶＲＭから電圧ＶＲＰまでの範囲を１：３に分割した点の比較対象電圧と入力電圧ＶＩＮとを比較する。またコモン電圧ＶＣＭが電圧ＶＲＰよりも電圧ＶＲＭに近い場合、電圧ＶＲＰから電圧ＶＲＭまでの範囲を１：３に分割した点の比較対象電圧と入力電圧ＶＩＮとを比較する。
【００２４】
まずコモン電圧ＶＣＭが電圧ＶＲＭよりも電圧ＶＲＰに近い場合について説明する。この場合、事前判定では、電圧ＶＲＭから電圧ＶＲＰまでの範囲を１：３に分割した点の比較対象電圧と入力電圧ＶＩＮとを比較する。即ち、全体の１／４の容量（２Ｃ）を電圧ＶＲＰと中間ノードＮとの間に接続し、残りの３／４の容量（４Ｃ＋Ｃ＋Ｃ＝２Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。これにより、中間ノードＮには（ＶＲＰ−ＶＲＭ）／４＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭの電圧が現れる。比較器１２は、容量ＤＡ変換器１１の中間ノードＮの電圧ＶＯとコモン電圧ＶＣＭとの比較、即ち（ＶＲＰ−ＶＲＭ）／４＋ＶＲＭとＶＩＮとの比較を行い、比較結果を出力する。この比較判定は、２通りある第２ビット判定のうちの一方のビット判定の動作に等しい。この比較判定により、比較対象電圧よりも入力電圧ＶＩＮのほうがＶＲＭ〜ＶＲＰの範囲の中心に近いと判定された場合には、ＭＳＢ判定において中間ノードＮの電圧が電源電圧を越えることはないと判断して、ＭＳＢ判定とそれに続く一連のビット判定を実行する。即ち、容量ＤＡ変換器１１に対して指定の割合を０．５に設定してデジタル値の最上位ビットＭＳＢを判定してから、デジタル値の他のビットを順次判定する。また比較対象電圧よりも入力電圧ＶＩＮのほうがＶＲＭ〜ＶＲＰの範囲の中心から遠い場合には、既に１／２刻み幅に対して判定するＭＳＢ判定をするまでもなく、１／４刻み幅に対する判定結果（１／４以下である）が判明している。従って、容量ＤＡ変換器１１に対して指定の割合を０．５に設定した最上位ビットＭＳＢの判定をスキップして、デジタル値のビットを順次判定する。
【００２５】
なお事前判定時の中間ノードＮの電圧
（ＶＲＰ−ＶＲＭ）／４＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭ
が、電源電圧ＡＶＤを越えることは好ましくない。中間ノードＮの電圧が最も高くなるのは入力電圧ＶＩＮが最小のＶＲＭの場合であるので、上式のＶＩＮをＶＲＭに等しいとした値がＡＶＤ以下であればよい。即ち、
（ＶＲＰ−ＶＲＭ）／４＋ＶＣＭ≦ＡＶＤ                            （１）
の条件が成り立てばよい。従って、コモン電圧ＶＣＭは、ＡＶＤ−ＶＲ／４以下であればよい。ここでＶＲは負のリファレンス電圧ＶＲＭと正のリファレンス電圧ＶＲＰとの電圧差である。
【００２６】
事前判定により、（ＶＲＰ−ＶＲＭ）／４＋ＶＲＭ＜ＶＩＮであると判定された場合、即ち比較対象電圧よりも入力電圧ＶＩＮのほうがＶＲＭ〜ＶＲＰの範囲の中心に近いと判定された場合には、通常のＭＳＢ判定を実行する。このＭＳＢ判定時の中間ノードＮの電圧は、
（ＶＲＰ−ＶＲＭ）／２＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭ
である。この中間ノードＮの電圧が最も高くなるのは入力電圧ＶＩＮが（ＶＲＰ−ＶＲＭ）／４＋ＶＲＭ（上記の事前判定の条件を満たすＶＩＮの最低値）の場合であるので、上式のＶＩＮをこの値に等しいとすると、ＭＳＢ判定時の中間ノードＮの最大電圧値が求められる。このＭＳＢ判定時の中間ノードＮの最大電圧値は、
（ＶＲＰ−ＶＲＭ）／２＋ＶＣＭ−（ＶＲＰ−ＶＲＭ）／４−ＶＲＭ＋ＶＲＭ
＝（ＶＲＰ−ＶＲＭ）／４＋ＶＣＭ
である。この電圧値は前述の式（１）の要件から電源電圧ＡＶＤ以下である。従って、コモン電圧ＶＣＭがＡＶＤ−ＶＲ／４以下でありさえすれば、中間ノードＮの電圧が電源電圧ＡＶＤを越えることはない。言葉を換えて言えば、コモン電圧ＶＣＭがＡＶＤ−ＶＲ／４以下であれば、前述の事前判定を行い、その判定結果に応じてＭＳＢ判定を実行するか否かを決定することにより、中間ノードの電圧が電源電圧を超過することはない。
【００２７】
また事前判定時の中間ノードＮの電圧
（ＶＲＰ−ＶＲＭ）／４＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭ
が、グランド電圧０Ｖより低下することは好ましくない。中間ノードＮの電圧が最も低くなるのは入力電圧ＶＩＮが最大のＶＲＰの場合であるので、上式のＶＩＮをＶＲＰに等しいとした値が０Ｖ以上であればよい。即ち、
（ＶＲＰ−ＶＲＭ）／４＋ＶＣＭ−ＶＲＰ＋ＶＲＭ
＝−（３／４）・（ＶＲＰ−ＶＲＭ）＋ＶＣＭ
＝−（３／４）・ＶＲ＋ＶＣＭ≧０                                    （２）
の条件が成り立てばよい。従って、コモン電圧ＶＣＭは、グランド電圧０Ｖ＋（３／４）・ＶＲ以上であればよい。
【００２８】
次に、コモン電圧ＶＣＭが電圧ＶＲＰよりも電圧ＶＲＭに近い場合であるが、電源電圧側とグランド電圧側とが入れ替わるだけであり、基本的な条件は上記説明した場合と同一である。この場合、事前判定では、電圧ＶＲＰから電圧ＶＲＭまでの範囲を１：３に分割した点の比較対象電圧と入力電圧ＶＩＮとを比較する。即ち、全体の３／４の容量（６Ｃ）を電圧ＶＲＰと中間ノードＮとの間に接続し、残りの１／４の容量（Ｃ＋Ｃ＝２Ｃ）を中間ノードＮと電圧ＶＲＭとの間に接続する。これにより、中間ノードＮには（ＶＲＰ−ＶＲＭ）・（３／４）＋（ＶＣＭ−ＶＩＮ）＋ＶＲＭの電圧が現れる。比較器１２は、容量ＤＡ変換器１１の中間ノードＮの電圧ＶＯとコモン電圧ＶＣＭとの比較、即ち（ＶＲＰ−ＶＲＭ）・（３／４）＋ＶＲＭとＶＩＮとの比較を行い、比較結果を出力する。この比較判定は、２通りある第２ビット判定のうちの一方のビット判定の動作に等しい。この比較判定により、比較対象電圧よりも入力電圧ＶＩＮのほうがＶＲＭ〜ＶＲＰの範囲の中心に近いと判定された場合には、ＭＳＢ判定において中間ノードＮの電圧がグランド電圧より下回ることはないと判断して、ＭＳＢ判定とそれに続く一連のビット判定を実行する。即ち、容量ＤＡ変換器１１に対して指定の割合を０．５に設定してデジタル値の最上位ビットＭＳＢを判定してから、デジタル値の他のビットを順次判定する。また比較対象電圧よりも入力電圧ＶＩＮのほうがＶＲＭ〜ＶＲＰの範囲の中心から遠い場合には、既に１／２刻み幅に対して判定するＭＳＢ判定をするまでもなく、１／４刻み幅に対する判定結果（３／４以上である）が判明している。従って、容量ＤＡ変換器１１に対して指定の割合を０．５に設定した最上位ビットＭＳＢの判定をスキップして、デジタル値のビットを順次判定する。
【００２９】
この場合、前述の考えと同様にして、コモン電圧ＶＣＭが０Ｖ＋ＶＲ／４以上であれば、中間ノードＮの電圧がグランド電圧値０Ｖを下回ることはない。またコモン電圧ＶＣＭが電源電圧ＡＶＤ−（３／４）・ＶＲ以下であれば、中間ノードＮの電圧が電源電圧ＡＶＤを上回ることはない。
【００３０】
図７は、上記説明した事前判定及びそれ以降のビット判定処理を模式的に示す図である。図７に示すビット判定処理は、コモン電圧ＶＣＭが電圧ＶＲＭよりも電圧ＶＲＰに近い場合のものである。最初に入力電圧と１／４とを比較（具体的にはＶＩＮ’＝ＶＩＮ−ＶＲＭと１／４ＶＲとを比較）する事前判定処理を実行する。この結果、入力電圧が１／４以下であることが判明した場合、入力電圧と１／８とを比較するビット判定処理を直ちに実行し、そのビット判定処理の結果に応じて００１又は０００のＡＤ変換結果が得られる。事前判定処理の結果、入力電圧が１／４より大きいことが判明した場合、入力電圧を１／２と比較する通常のＭＳＢ判定を実行する。その後、通常の手順に従って順次ＭＳＢからＬＳＢまでビット判定を実行してよい。但し、入力電圧と１／４とを比較する第２ビットのビット判定処理は既に事前判定処理として実行しているので、ＭＳＢ判定で入力電圧が１／２以下であると判明した場合には、入力電圧と３／８とを比較するビット判定処理を直ちに実行してよい。そのビット判定処理の結果に応じて０１１又は０１０のＡＤ変換結果が得られる。１１１乃至１００のＡＤ変換結果は、ＭＳＢ判定、第２ビット判定、及びＬＳＢ判定を順次実行する通常のビット判定手順により得られる。なお図７は分解能が３ビットの場合のビット判定手順を一例として示すものであり、分解能が４ビット以上の場合には、第３ビット判定処理で終了することなく、その後のビット判定処理が順次実行される。
【００３１】
図８は、コモン電圧ＶＣＭが電圧ＶＲＭよりも電圧ＶＲＰに近い場合の逐次比較型ＡＤ変換器１０の動作を示すタイミング図である。図８の例では、ＶＲＰ＝ＡＶＤでＶＲＭ＝０Ｖであり、入力電圧ＶＩＮが第１回目サンプリングでは０Ｖであり、第２回目のサンプリングではＡＶＤである場合を示してある。第１回目のサンプリング値に対しては、事前判定の結果、入力電圧が１／４以下であることが判明するので、ＭＳＢ判定処理及び第２ビット判定処理をスキップして、直ちにＬＳＢ判定処理が実行されている。第２回目のサンプリング値に対しては、事前判定の結果、入力電圧が１／４より大きいであることが判明するので、ＭＳＢ判定処理を実行する。更に、ＭＳＢ判定処理の結果、入力電圧が１／２より大きいことが判明するので、第２ビット判定処理で入力電圧と３／４との比較を実行し、その後にＬＳＢ判定処理が実行されている。
【００３２】
図９は、事前判定及びそれ以降のビット判定処理を模式的に示す図である。図９に示すビット判定処理は、コモン電圧ＶＣＭが電圧ＶＲＰよりも電圧ＶＲＭに近い場合のものである。最初に入力電圧と３／４とを比較（具体的にはＶＩＮ’＝ＶＩＮ−ＶＲＭと３／４ＶＲとを比較）する事前判定処理を実行する。この結果、入力電圧が３／４より大きいことが判明した場合、入力電圧と７／８とを比較するビット判定処理を直ちに実行し、そのビット判定処理の結果に応じて１１１又は１１０のＡＤ変換結果が得られる。事前判定処理の結果、入力電圧が３／４以下であることが判明した場合、入力電圧を１／２と比較する通常のＭＳＢ判定を実行する。その後、通常の手順に従って順次ＭＳＢからＬＳＢまでビット判定を実行してよい。但し、入力電圧と３／４とを比較する第２ビットのビット判定処理は既に事前判定処理として実行しているので、ＭＳＢ判定で入力電圧が１／２より大きいと判明した場合には、入力電圧と５／８とを比較するビット判定処理を直ちに実行してよい。そのビット判定処理の結果に応じて１０１又は１００のＡＤ変換結果が得られる。０００乃至０１１のＡＤ変換結果は、ＭＳＢ判定、第２ビット判定、及びＬＳＢ判定を順次実行する通常のビット判定手順により得られる。なお図９は分解能が３ビットの場合のビット判定手順を一例として示すものであり、分解能が４ビット以上の場合には、第３ビット判定処理で終了することなく、その後のビット判定処理が順次実行される。
【００３３】
図１０は、逐次比較型ＡＤ変換器１０の変形例を示す図である。図１０において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０に示す逐次比較型ＡＤ変換器１０Ａは、制御ユニットとして、制御回路１３Ａ、セレクタ４０、ＡＮＤ回路４１、論理回路４２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。制御回路１３Ａは、セレクタ４０を介して受け取る比較器１２の出力に応じて、容量ＤＡ変換器１１に供給するスイッチ制御信号を順次更新していくことにより、図４に示した手順と同様の手順のビット判定処理を実行するようなスイッチ制御信号を生成する。即ち、ＭＳＢからＬＳＢまでを順次ビット判定するような通常のスイッチ制御信号を生成する。なおコモン電圧ＶＣＭが、電圧ＶＲＭよりも電圧ＶＲＰに近い場合を想定している。
【００３４】
比較器４３は、ＶＲＭ〜ＶＲＰの範囲を１：３に分割した点の比較対象電圧ＶＲ／４＋ＶＲＭと入力電圧ＶＩＮとの比較を行ない、事前判定を実行する。比較器４３は、図６に示すように入力トランジスタがＰＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭは、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下のときに“０”となり、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭよりも高いときに“１”となる。論理回路４２は、比較器４３の比較結果ＱＭに応じてスイッチ制御信号の容量ＤＡ変換器１１への印加を制御する。具体的には、論理回路４２は、制御回路１３Ａから容量ＤＡ変換器１１に供給されるスイッチ制御信号と比較器４３の出力ＱＭとのＡＮＤ論理をとり、出力ＱＭが“０”のときにスイッチ制御信号を遮断すればよい。セレクタ４０及びＡＮＤ回路４１は、比較器４３の出力ＱＭと比較器１２の出力Ｑとを選択的に制御回路１３Ａに供給する。
【００３５】
図１１は、図１０の逐次比較型ＡＤ変換器１０Ａの動作の一例を示すタイミング図である。図１１に示されるように、サンプリング期間中において制御信号ＳWＩＮ＿ＭをＯＮにして図１０のスイッチ４５を導通させて入力電圧ＶＩＮをサンプリング容量素子４４に保持し、比較器４３による事前判定を実行する。入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下のとき、即ち、比較対象電圧よりも入力電圧のほうがＶＲＭ〜ＶＲＰの範囲の中心から遠い場合には、比較器４３の出力ＱＭは“０”となる。この“０”の出力ＱＭにより、容量ＤＡ変換器１１に対して指定の割合を０．５に設定した最上位ビットの判定をスキップする。即ち、容量ＤＡ変換器１１に対してＶＲＭとＶＲＰとの間を１：１に容量分割するような設定は行なわない。何故ならば、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下のとき、中間ノードＮの電圧ＶＯが電源電圧ＡＶＤより高くなる恐れがあるからである。この際、図１１に示すように、４Ｃの容量素子をＶＲＰに接続するスイッチに供給するスイッチ制御信号ＳＷＰ２Ｏを、制御回路１３Ａから供給するスイッチ制御信号ＳＷＰ２と比較器４３の出力ＱＭとのＡＮＤをとったものとしてよい。これにより、このスイッチが導通状態とならないように制御することができる。ＭＳＢ判定において４Ｃの容量素子がＶＲＰに接続されなければ、中間ノードＮの電圧ＶＯはコモン電圧ＶＣＭを越えることはなく、従って電源電圧ＡＶＤを越えることもない。
【００３６】
図１１に示されるように、ＭＳＢ判定期間において、制御回路１３Ａからセレクタ４０に供給する選択信号ＳＥＬは“０”に設定される。“０”の選択信号ＳＥＬに応答してセレクタ４０はＢ入力を選択し、“１”の選択信号ＳＥＬに応答してセレクタ４０はＡ入力を選択する。上記のように比較器４３の出力ＱＭが“０”の場合、ＡＮＤ回路４１の出力は“０”となり、入力電圧ＶＩＮ’が１／２ＶＲよりも低いと判定された場合の比較器１２の出力Ｑと同一の論理値“０”がセレクタ４０の出力ＱＯとして制御回路１３Ａに供給される。従って、ＭＳＢ判定期間において、容量ＤＡ変換器１１をＭＳＢ判定状態（容量を１：１に分割した状態）に設定することなく、制御回路１３ＡはＭＳＢが“０”であると認識することができる。第２ビットの判定処理以降は選択信号ＳＥＬが“１”となり、比較器１２の出力Ｑがセレクタ４０を介して制御回路１３Ａに供給される。従って、第２ビットの判定処理以降は上位ビットから下位ビットに向かい順番に判定するビット判定処理が実行される。
【００３７】
入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭより大きいとき、即ち、比較対象電圧よりも入力電圧のほうがＶＲＭ〜ＶＲＰの範囲の中心に近い場合には、比較器４３の出力ＱＭは“１”となる。この場合、ＭＳＢ判定処理においては、容量ＤＡ変換器１１に対して指定の割合を０．５に設定して容量を１：１に分割する処理が実際に実行され、比較器１２の出力ＱがＡＮＤ回路４１及びセレクタ４０を介して制御回路１３Ａに供給される。その後、上位ビットから下位ビットに向かい順番に判定するビット判定処理が通常の手順で実行される。
【００３８】
図１２は、図１０の逐次比較型ＡＤ変換器の一連のビット判定処理を模式的に示す図である。最初に比較器４３により入力電圧と１／４とを比較（具体的にはＶＩＮと１／４ＶＲ＋ＶＲＭとを比較）する事前判定処理を実行する。この結果、入力電圧が１／４以下である場合、制御回路１３ＡはＭＳＢ判定処理を実行しようとするが、論理回路４２によりスイッチ制御信号が遮断され、容量ＤＡ変換器１１に対して実際にＭＳＢ判定処理の設定がされることはない。制御回路１３Ａは、ＭＳＢ判定処理で入力電圧が１／２以下であると判定結果が出たものと認識し、入力電圧と１／４とを比較する第２ビットの判定処理を実行する。更にその後１／８刻み幅に対するビット判定処理を実行し、そのビット判定処理の結果に応じて０００乃至０１１の何れか１つのＡＤ変換結果が得られる。事前判定処理の結果、入力電圧が１／４より大きい場合、入力電圧を１／２と比較する通常のＭＳＢ判定を実行する。その後、通常の手順に従って順次ＭＳＢからＬＳＢまでビット判定を実行してよい。この場合、入力電圧と１／４とを比較する第２ビットのビット判定処理が２回実行されて冗長となるが、制御回路１３Ａの論理設計として通常のＭＳＢからＬＳＢに順番にビット判定する手順のままとすることが可能であり、従来の制御回路を流用して設計の手間を省くことができる。
【００３９】
なお図１０に示した逐次比較型ＡＤ変換器１０Ａの構成においては、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下の場合に比較器４３の出力ＱＭを“０”にして電源電圧ＡＶＤ超過の危険性を回避できればよい。従って、比較対象電圧としてＶＲ／４＋ＶＲＭよりも高い電圧を用いて、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下の場合を含め、より余裕の有る状態でも比較器４３の出力ＱＭを“０”にしてしまってもよい。更には、ＭＳＢ判定用に比較器１２の代りに比較器４３を設けてあると考えて、ＭＳＢ判定を比較器４３により実行してしまってもよい。即ち、比較器４３の比較対象電圧をＶＲ／２＋ＶＲＭとしてもよい。この場合、セレクタ４０のＢ入力には比較器４３の出力ＱＭを直接に印加してよい。
【００４０】
図１３は、逐次比較型ＡＤ変換器１０の別の変形例を示す図である。図１３において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す逐次比較型ＡＤ変換器１０Ｂは、制御ユニットとして、制御回路１３Ａ、セレクタ４０、ＯＲ回路５１、論理回路５２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。なおコモン電圧ＶＣＭが、電圧ＶＲＰよりも電圧ＶＲＭに近い場合を想定している。
【００４１】
比較器４３は、ＶＲＰ〜ＶＲＭの範囲を１：３に分割した点の比較対象電圧ＶＲ・（３／４）＋ＶＲＭと入力電圧ＶＩＮとの比較を行ない、事前判定を実行する。比較器４３は、図５に示すように入力トランジスタがＮＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭは、入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きいときに“１”となり、入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭ以下のときに“０”となる。論理回路５２は、比較器４３の比較結果ＱＭに応じてスイッチ制御信号の容量ＤＡ変換器１１への印加を制御する。具体的には、論理回路５２は、制御回路１３Ａから容量ＤＡ変換器１１に供給されるスイッチ制御信号と比較器４３の出力ＱＭの反転とのＡＮＤ論理をとり、出力ＱＭが“１”のときにスイッチ制御信号を遮断すればよい。セレクタ４０及びＯＲ回路５１は、比較器４３の出力ＱＭと比較器１２の出力Ｑとを選択的に制御回路１３Ａに供給する。
【００４２】
入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きいとき、即ち、比較対象電圧よりも入力電圧のほうがＶＲＰ〜ＶＲＭの範囲の中心から遠い場合には、比較器４３の出力ＱＭは“１”となる。この“１”の出力ＱＭにより、容量ＤＡ変換器１１に対して指定の割合を０．５に設定した最上位ビットの判定をスキップする。即ち、容量ＤＡ変換器１１に対してＶＲＭとＶＲＰとの間を１：１に容量分割するような設定は行なわない。何故ならば、入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きいとき、中間ノードＮの電圧ＶＯがグランド電圧より低くなる恐れがあるからである。４Ｃの容量素子をＶＲＰに接続するスイッチに供給するスイッチ制御信号ＳＷＰ２Ｏを、制御回路１３Ａから供給する対応スイッチ制御信号と比較器４３の出力ＱＭの反転とのＡＮＤをとったものとしてよい。これにより、このスイッチが導通状態とならないように制御することができる。
【００４３】
比較器４３の出力ＱＭが“１”の場合、ＯＲ回路５１の出力は“１”となり、入力電圧ＶＩＮ’が１／２ＶＲよりも高いと判定された場合の比較器１２の出力Ｑと同一の論理値“１”がセレクタ４０の出力ＱＯとして制御回路１３Ａに供給される。従って、ＭＳＢ判定期間において、容量ＤＡ変換器１１をＭＳＢ判定状態（容量を１：１に分割した状態）に設定することなく、制御回路１３ＡはＭＳＢが“１”であると認識することができる。第２ビットの判定処理以降は上位ビットから下位ビットに向かい順番に判定するビット判定処理が実行される。
【００４４】
入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭ以下のとき、即ち、比較対象電圧よりも入力電圧のほうがＶＲＰ〜ＶＲＭの範囲の中心に近い場合には、比較器４３の出力ＱＭは“０”となる。この場合、ＭＳＢ判定処理においては、容量ＤＡ変換器１１に対して指定の割合を０．５に設定して容量を１：１に分割する処理が実際に実行され、比較器１２の出力ＱがＯＲ回路５１及びセレクタ４０を介して制御回路１３Ａに供給される。その後、上位ビットから下位ビットに向かい順番に判定するビット判定処理が通常の手順で実行される。
【００４５】
なお図１３に示した逐次比較型ＡＤ変換器１０Ｂの構成においては、入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きい場合に比較器４３の出力ＱＭを“１”にして電源電圧ＡＶＤ超過の危険性を回避できればよい。従って、比較対象電圧としてＶＲ・（３／４）＋ＶＲＭよりも低い電圧を用いて、入力電圧ＶＩＮが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きい場合を含め、より余裕の有る状態でも比較器４３の出力ＱＭを“１”にしてしまってもよい。更には、ＭＳＢ判定用に比較器１２の代りに比較器４３を設けてあると考えて、ＭＳＢ判定を比較器４３により実行してしまってもよい。即ち、比較器４３の比較対象電圧をＶＲ／２＋ＶＲＭとしてもよい。この場合、セレクタ４０のＢ入力には比較器４３の出力ＱＭを直接に印加してよい。
【００４６】
図１４は、逐次比較型ＡＤ変換器１０の更に別の変形例を示す図である。図１４において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示す逐次比較型ＡＤ変換器１０Ｃは、容量ＤＡ変換器１１−１及び１１−２、比較器１２Ｃ、及び制御ユニットを含む。この制御ユニットは、制御回路１３Ｃ、セレクタ４０、ＡＮＤ回路４１、論理回路４２−１及び４２−２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。制御回路１３Ｃは、セレクタ４０を介して受け取る比較器１２Ｃの出力に応じて、容量ＤＡ変換器１１−１及び１１−２に供給するスイッチ制御信号を順次更新していくことにより、図４に示した手順と同様の手順のビット判定処理を実行するようなスイッチ制御信号を生成する。即ち、ＭＳＢからＬＳＢまでを順次ビット判定するような通常のスイッチ制御信号を生成する。なおコモン電圧ＶＣＭが、電圧ＶＲＭよりも電圧ＶＲＰに近い場合を想定している。
【００４７】
図１４では、逐次比較型ＡＤ変換器１０Ｃは差動入力型であり、容量ＤＡ変換器１１−１及び１１−２が、それぞれの入力電圧ＶＩＰ及びＶＩＭに対して、前述の容量ＤＡ変換器１１と同様の動作を行なう。入力電圧ＶＩＰ及びＶＩＭは、負のリファレンスＶＲＭから正のリファレンス電圧ＶＲＰまでの範囲の電圧である。例えば、グランド電圧（０Ｖ）から電源電圧ＡＶＤまでの範囲の入力電圧ＶＩＰ及びＶＩＭをＡＤ変換する場合には、負のリファレンスＶＲＭはグランド電圧に設定され、正のリファレンス電圧ＶＲＰは電源電圧ＡＶＤに設定される。比較器１２Ｃは、容量ＤＡ変換器１１−１の中間ノードＮＯの電圧ＶＯＭを反転入力に受け取り、容量ＤＡ変換器１１−２の中間ノードＮＰの電圧ＶＯＰを非反転入力に受け取る。比較器１２Ｃは、電圧ＶＯＭとＶＯＰとの比較結果に応じた出力信号を生成する。
【００４８】
容量ＤＡ変換器１１−１の各容量素子をＶＲＭ又はＶＲＰに接続するスイッチ制御信号と、容量ＤＡ変換器１１−２の各容量素子をＶＲＭ又はＶＲＰに接続するスイッチ制御信号とは、互いに論理が反転している。スイッチ制御信号名の先頭に“Ｘ”がついている信号は、“Ｘ”が付いていない信号の論理反転信号である。例えば、容量ＤＡ変換器１１−１のＳＷＰ１に対して容量ＤＡ変換器１１−２のＸＳＷＰ１は互いに論理反転しており、一方がＯＮのとき他方がＯＦＦであり、一方がＯＦＦのとき他方がＯＮである。容量ＤＡ変換器１１−１において、例えば７５％の容量（６Ｃ）を電圧ＶＲＰと中間ノードＮＯとの間に接続し、残りの２５％の容量（Ｃ＋Ｃ＝２Ｃ）を中間ノードＮＯと電圧ＶＲＭとの間に接続する。このとき、容量ＤＡ変換器１１−２においては、７５％の容量（６Ｃ）を電圧ＶＲＭと中間ノードＮＰとの間に接続し、残りの２５％の容量（Ｃ＋Ｃ＝２Ｃ）を中間ノードＮＰと電圧ＶＲＭとの間に接続することになる。これにより、中間ノードＮＯには（ＶＲＰ＋３・ＶＲＭ）／４＋（ＶＣＭ−ＶＩＰ）の電圧ＶＯＭが現れ、中間ノードＮＰには（３・ＶＲＰ＋ＶＲＭ）／４＋（ＶＣＭ−ＶＩＭ）の電圧ＶＯＰが現れる。これらの電圧ＶＯＭと電圧ＶＯＰとを比較器１２Ｃにより比較することで、ＶＩＰ−ＶＩＭと（ＶＲＰ−ＶＲＭ）／２との比較を行なうことができる。
【００４９】
比較器４３は、ＶＲＭ〜ＶＲＰの範囲を１：３に分割した点の比較対象電圧ＶＲ／４＋ＶＲＭと入力電圧ＶＩＰとの比較を行ない、事前判定を実行する。比較器４３は、図６に示すように入力トランジスタがＰＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭは、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭ以下のときに“０”となり、入力電圧ＶＩＮが比較対象電圧ＶＲ／４＋ＶＲＭよりも高いときに“１”となる。論理回路４２−１は、比較器４３の比較結果ＱＭに応じてスイッチ制御信号の容量ＤＡ変換器１１−１への印加を制御する。具体的には、論理回路４２−１は、制御回路１３Ｃから容量ＤＡ変換器１１−１に供給されるスイッチ制御信号と比較器４３の出力ＱＭとのＡＮＤ論理をとり、出力ＱＭが“０”のときにスイッチ制御信号を遮断すればよい。遮断対象の信号は、例えば最大容量４Ｃの容量素子をＶＲＰに接続する制御信号ＳＷＰ２であってよい。図１４では、ＳＷＰ２とＱＭとのＡＮＤをとった信号をＳＷＰ２Ｏとして示してある。同様に、論理回路４２−２は、制御回路１３Ｃから容量ＤＡ変換器１１−２に供給されるスイッチ制御信号と比較器４３の出力ＱＭとのＡＮＤ論理をとり、出力ＱＭが“０”のときにスイッチ制御信号を遮断すればよい。遮断対象の信号は、例えば最大容量４Ｃの容量素子をＶＲＰに接続する制御信号ＸＳＷＰ２であってよい。図１４では、ＸＳＷＰ２とＱＭとのＡＮＤをとった信号をＸＳＷＰ２Ｏとして示してある。
【００５０】
セレクタ４０及びＡＮＤ回路４１は、比較器４３の出力ＱＭと比較器１２の出力Ｑとを選択的に制御回路１３Ｃに供給する。このセレクタ４０及びＡＮＤ回路４１の動作は、図１０の構成の場合と同様であるので説明を省略する。サンプリング期間中において制御信号ＳWＩＮ＿ＭをＯＮにしてスイッチ４５を導通させて入力電圧ＶＩＮをサンプリング容量素子４４に保持し、比較器４３による事前判定を実行する。事前判定及びその後のビット判定動作は図１０の構成の場合と同様であるので、その説明を省略する。
【００５１】
このように、差動入力信号をＡＤ変換する場合であっても、図１０の構成の場合と同様にして、事前判定用の比較器を設けることで、比較対象電圧が電源電圧を超えてしまうことを避けることができる。
【００５２】
図１５は、逐次比較型ＡＤ変換器１０の更に別の変形例を示す図である。図１５において、図１０、図１３、及び図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５に示す逐次比較型ＡＤ変換器１０Ｄは、図１４に示す逐次比較型ＡＤ変換器１０Ｃと同様に差動入力信号をＡＤ変換するものである。図１４に示す逐次比較型ＡＤ変換器１０Ｄの制御ユニットは、制御回路１３Ｃ、セレクタ４０、ＯＲ回路５１、論理回路５２−１及び５２−２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。なおコモン電圧ＶＣＭが、電圧ＶＲＭよりも電圧ＶＲＰに近い場合を想定している。
【００５３】
図１４の構成の場合は、比較器４３によりＶＲＭ〜ＶＲＰの範囲を１：３に分割した点の電圧よりも正側の入力電圧ＶＩＰが低くなるか否かを判定することで、中間ノードの電圧が電源電圧より大きくなる状況を回避していた。それに対して、図１５の構成においては、比較器４３によりＶＲＭ〜ＶＲＰの範囲を３：１に分割した点の電圧よりも負側の入力電圧ＶＩＭが高くなるか否かを判定することで、中間ノードの電圧が電源電圧より大きくなる状況を回避する。これは、正側のＶＩＰが入力電圧範囲を１：３に分割した点より低くなるという条件は、入力コモンモード電位がＶＲＭとＶＲＰとの中間電位であるとして、負側のＶＩＭが入力電圧範囲を３：１に分割した点より高くなる条件に等価であるという考えに基づいている。
【００５４】
比較器４３は、ＶＲＰ〜ＶＲＭの範囲を１：３に分割した点（即ちＶＲＭ〜ＶＲＰの範囲を３：１に分割した点）の比較対象電圧ＶＲ・（３／４）＋ＶＲＭと入力電圧ＶＩＭとの比較を行ない、事前判定を実行する。比較器４３は、図５に示すように入力トランジスタがＮＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭは、入力電圧ＶＩＭが比較対象電圧ＶＲ・（３／４）＋ＶＲＭより大きいときに“１”となり、入力電圧ＶＩＭが比較対象電圧ＶＲ・（３／４）＋ＶＲＭ以下のときに“０”となる。論理回路５２−１は、比較器４３の比較結果ＱＭに応じてスイッチ制御信号の容量ＤＡ変換器１１−１への印加を制御する。具体的には、論理回路５２−１は、制御回路１３Ｃから容量ＤＡ変換器１１−１に供給されるスイッチ制御信号と比較器４３の出力ＱＭの反転とのＡＮＤ論理をとり、出力ＱＭが“１”のときにスイッチ制御信号を遮断すればよい。遮断対象の信号は、例えば最大容量４Ｃの容量素子をＶＲＰに接続する制御信号ＳＷＰ２であってよい。同様に、論理回路５２−２は、比較器４３の比較結果ＱＭに応じてスイッチ制御信号の容量ＤＡ変換器１１−２への印加を制御する。具体的には、論理回路５２−２は、制御回路１３Ｃから容量ＤＡ変換器１１−２に供給されるスイッチ制御信号と比較器４３の出力ＱＭの反転とのＡＮＤ論理をとり、出力ＱＭが“１”のときにスイッチ制御信号を遮断すればよい。遮断対象の信号は、例えば最大容量４Ｃの容量素子をＶＲＰに接続する制御信号ＸＳＷＰ２であってよい。
【００５５】
セレクタ４０及びＯＲ回路５１は、比較器４３の出力ＱＭと比較器１２の出力Ｑとを選択的に制御回路１３Ｃに供給する。このセレクタ４０及びＯＲ回路５１の動作は、図１３の構成の場合と同様であるので説明を省略する。サンプリング期間中において制御信号ＳWＩＮ＿ＭをＯＮにしてスイッチ４５を導通させて入力電圧ＶＩＮをサンプリング容量素子４４に保持し、比較器４３による事前判定を実行する。事前判定及びその後のビット判定動作は図１３の構成の場合と同様であるので、その説明を省略する。
【００５６】
このように、差動入力信号をＡＤ変換する場合であっても、図１３の構成の場合と同様にして、事前判定用の比較器を設けることで、比較対象電圧が電源電圧を超えてしまうことを避けることができる。
【００５７】
図１６は、逐次比較型ＡＤ変換器１０の更に別の変形例を示す図である。図１６において、図１０、図１３、及び図１５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６に示す逐次比較型ＡＤ変換器１０Ｅは、図１４に示す逐次比較型ＡＤ変換器１０Ｃと同様に差動入力信号をＡＤ変換するものである。図１６に示す逐次比較型ＡＤ変換器１０Ｅの制御ユニットは、制御回路１３Ｃ、セレクタ４０、ＯＲ回路５１、論理回路５２−１及び５２−２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。なおコモン電圧ＶＣＭが、電圧ＶＲＰよりも電圧ＶＲＭに近い場合を想定している。
【００５８】
図１６の構成においては、比較器４３によりＶＲＭ〜ＶＲＰの範囲を３：１に分割した点の電圧よりも正側の入力電圧ＶＩＰが高くなるか否かを判定することで、中間ノードの電圧がグランド電圧より低くなる状況を回避する。具体的には、比較器４３は、ＶＲＭ〜ＶＲＰの範囲を３：１に分割した点の比較対象電圧ＶＲ・（３／４）＋ＶＲＭと入力電圧ＶＩＭとの比較を行ない、事前判定を実行する。比較器４３は、図５に示すように入力トランジスタがＮＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭの結果に基づいて、図１５の構成の場合と同様にビット判定動作を実行する。このように、差動入力信号をＡＤ変換する場合であっても、事前判定用の比較器を設けることで、比較対象電圧がグランド電圧より低くなってしまうことを避けることができる。
【００５９】
図１７は、逐次比較型ＡＤ変換器１０の更に別の変形例を示す図である。図１７において、図１０及び図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示す逐次比較型ＡＤ変換器１０Ｆは、図１４に示す逐次比較型ＡＤ変換器１０Ｃと同様に差動入力信号をＡＤ変換するものである。図１７に示す逐次比較型ＡＤ変換器１０Ｆの制御ユニットは、制御回路１３Ｃ、セレクタ４０、ＡＮＤ回路４１、論理回路４２−１及び４２−２、比較器４３、サンプリング容量素子４４、スイッチ４５を含む。なおコモン電圧ＶＣＭが、電圧ＶＲＰよりも電圧ＶＲＭに近い場合を想定している。
【００６０】
図１７の構成においては、比較器４３によりＶＲＭ〜ＶＲＰの範囲を１：３に分割した点の電圧よりも負側の入力電圧ＶＩＭが低くなるか否かを判定することで、中間ノードの電圧がグランド電圧より低くなる状況を回避する。即ち、この判定を行なうことにより、ＶＲＭ〜ＶＲＰの範囲を３：１に分割した点の電圧よりも正側の入力電圧ＶＩＰが高くなるか否かの判定と等価な判定処理を行なう。具体的には、比較器４３は、ＶＲＭ〜ＶＲＰの範囲を１：３に分割した点の比較対象電圧ＶＲ／４＋ＶＲＭと入力電圧ＶＩＭとの比較を行ない、事前判定を実行する。比較器４３は、図６に示すように入力トランジスタがＰＭＯＳトランジスタである構成のものが好ましい。比較器４３の出力ＱＭの結果に基づいて、図１４の構成の場合と同様にビット判定動作を実行する。このように、差動入力信号をＡＤ変換する場合であっても、事前判定用の比較器を設けることで、比較対象電圧がグランド電圧より低くなってしまうことを避けることができる。
【００６１】
なお図１４乃至図１７では、正側入力電圧ＶＩＰと負側入力電圧ＶＩＭとの一方のみに比較器４３を設ける構成を示した。例えば図１４の構成で、正側入力電圧ＶＩＰがＶＲ／４＋ＶＲＭ以上であっても、負側入力電圧ＶＩＭがＶＲ／４＋ＶＲＭ以下となることがある場合には、負側入力電圧ＶＩＭに起因する電圧超過も防ぐことが好ましい。従って、正側と負側の両方において同一の比較対象電圧と入力電圧とを比較する２つの比較器を設け、これら２つの比較器の出力のＯＲ論理を前述の比較器出力ＱＭとして用いてよい。これにより、正側入力電圧ＶＩＰ側と負側入力電圧ＶＩＭ側との両方に対して、中間ノードの電圧が電源電圧範囲外に出てしまうことを確実に防止できる。
【００６２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００６３】
１０  逐次比較型ＡＤ変換器
１１  容量ＤＡ変換器
１２  比較器
１３  制御ユニット
【図１】
2011228793.tif 000003
【図２】
2011228793.tif 000004
【図３】
2011228793.tif 000005
【図４】
2011228793.tif 000006
【図５】
2011228793.tif 000007
【図６】
2011228793.tif 000008
【図７】
2011228793.tif 000009
【図８】
2011228793.tif 000010
【図９】
2011228793.tif 000011
【図１０】
2011228793.tif 000012
【図１１】
2011228793.tif 000013
【図１２】
2011228793.tif 000014
【図１３】
2011228793.tif 000015
【図１４】
2011228793.tif 000016
【図１５】
2011228793.tif 000017
【図１６】
2011228793.tif 000018
【図１７】
2011228793.tif 000019