(57)【要約】【課題】微細な凹部内へアルミ配線材料を良好に充填する。【解決手段】絶縁膜の凹部内を覆うバリアシードＴｉ層を形成する工程と、スパッタにより第１のバリアＴｉＮ層を形成する工程と、第１のバリアＴｉＮ層の形成時より高い基板バイアスパワーでスパッタを行い、第２のバリアＴｉＮ層を形成する工程と、スパッタにより第１の配線シードＴｉ層を形成する工程と、第１の配線シードＴｉ層の形成時より高い基板バイアスパワーでスパッタを行い、第２の配線シードＴｉ層を形成する工程と、スパッタにより第１の配線シードＡｌ層を形成する工程と、第１の配線シードＡｌ層の形成時より高い基板バイアスパワーでスパッタを行い、第２の配線シードＡｌ層を形成する工程と、加熱により凹部内にＴｉとＡｌの合金を形成する工程と、スパッタによりＡｌ配線材料層を形成するとともに加熱によりリフローさせて凹部内に充填する工程を含む半導体装置の製造方法。【選択図】図１１
2011091242.tif 000002
【特許請求の範囲】
【請求項１】
基板上の絶縁膜に凹部を形成する工程と、
前記凹部の内壁面を覆うバリアシードＴｉ層を形成する工程と、
スパッタにより前記凹部内の前記バリアシードＴｉ層を覆う第１のバリアＴｉＮ層を形成する工程と、
前記第１のバリアＴｉＮ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１のバリアＴｉＮ層上に第２のバリアＴｉＮ層を形成する工程と、
スパッタにより前記凹部内の前記第２のバリアＴｉＮ層を覆う第１の配線シードＴｉ層を形成する工程と、
前記第１の配線シードＴｉ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１の配線シードＴｉ層上に第２の配線シードＴｉ層を形成する工程と、
スパッタにより前記凹部内の前記第２の配線シードＴｉ層を覆う第１の配線シードＡｌ層を形成する工程と、
前記第１の配線シードＡｌ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１の配線シードＡｌ層上に第２の配線シードＡｌ層を形成する工程と、
加熱により前記凹部内の前記第２のバリアＴｉＮ層上にＴｉとＡｌの合金を形成する工程と、
スパッタにより前記凹部を覆うＡｌ配線材料層を形成するとともに加熱によりリフローさせ、該凹部内に充填する工程を含む半導体装置の製造方法。
【請求項２】
前記のＴｉとＡｌの合金は前記凹部内で露出するように形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜下に銅配線材料層が形成され、
前記凹部は、前記銅配線材料層上に、該銅配線材料層が露出するように形成される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記凹部は、前記絶縁膜を貫通するホールである、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ホールは、開口直径が０．５μｍ以下、深さが２．５μｍ以下であり、アスペクト比が１〜５の範囲にある、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記基板バイアスパワーが高周波電力である、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１のバリアＴｉＮ層の形成工程において、
ターゲットバイアス電力密度が１７〜３４Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が０〜１．１Ｗ／ｃｍ2の範囲に設定され、
前記第２のバリアＴｉＮ層の形成工程において、
ターゲットバイアス電力密度が１７〜３４Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が１．１〜２．１Ｗ／ｃｍ2の範囲に設定され、
前記第１の配線シードＴｉ層の形成工程において、
ターゲットバイアス電力密度が１７〜３４Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が０〜１．１Ｗ／ｃｍ2の範囲に設定され、
前記第２の配線シードＴｉ層の形成工程において、
ターゲットバイアス電力密度が１７〜３４Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が１．１〜２．１Ｗ／ｃｍ2の範囲に設定され、
前記第１の配線シードＡｌ層の形成工程において、
ターゲットバイアス電力密度が２０〜２７Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が０〜０．４２Ｗ／ｃｍ2の範囲に設定され、
前記第２の配線シードＡｌ層の形成工程において、
ターゲットバイアス電力密度が２０〜２７Ｗ／ｃｍ2の範囲に設定され、基板バイアス電力密度が０．７〜１．７Ｗ／ｃｍ2の範囲に設定される、請求項１から６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２のバリアＴｉＮ層、前記第１及び第２の配線シードＴｉ層、前記第１及び第２の配線シードＡｌ層の形成工程において、ターゲットバイアス電力が直流電力であり、基板バイアス電力が高周波電力である、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法においては、微細化に伴い、ビアプラグの形成用のスルーホールの開口径が小さくなり、アスペクト比が大きくなる傾向にある。そのため、ホール内への薄膜の形成やホール内を導電性材料で充填するための様々な技術が検討されている。
【０００３】
特開２００８−４５２１９号公報には、ホール内面にアルミニウムからなるベース薄膜を１５０℃以下でイオン化スパッタにより形成し、その後、３００℃程度でアルミ膜をスパッタにより形成しながらリフローさせてホール内を埋め込む方法が開示されている。
【０００４】
特開２００４−１０７６８８号公報には、バリア層や電解メッキ用シード層の形成を目的として、カソード電圧のみを印加した状態で薄膜を形成した後、膜厚が均一になるように基板バイアスを変化させながらスパッタ成膜を行うバイアススパッタ成膜方法が開示されている。
【０００５】
特開２００４−１５３１６２号公報には、高アスペクト比のビアホール内に、Ｃｕに対するバリア膜（Ｔａ膜）を優れたカバレッジで形成するために、バイアススパッタ法による成膜方法が開示されている。この成膜方法では、低いＲＦバイアス（望ましくはノンバイアス）で第１のスパッタを行ってＴａ膜を堆積し、その後、第１のスパッタより高いＲＦバイアスとし、Ｔａを堆積させる状態とＴａ膜をエッチングする状態が混在し、前者の状態が後者の状態より優位な条件で第２のスパッタを行っている。
【０００６】
特開２００５−２８５８２０号公報には、サイズの小さいホールや溝内にＣｕに対するバリア膜（Ｔａ膜）や電解メッキ用のシード層を良好なカバレッジで形成するために、バイアススパッタ法による成膜方法が開示されている。この成膜方法では、カソード電圧のみを印加、あるいはカソード電圧と微弱な基板バイアス電圧を印加して、ホール内（特に底部）にＴａ膜を形成する第１工程と、この第１工程よりも低いカソード電圧を印加した状態で、ホール内の薄膜が所望の膜厚となるように基板バイアス電圧を変化させる第２工程を実施している。第２工程で、カソード電圧を低下させることにより、ボトム被覆膜の増加速度が低下し、基板バイアス電圧を増大させることにより、エッチングが顕著に進行することが記載されている。また、スパッタ粒子を略垂直に入射させることで、ホール等の開口部に発生するオーバーハングの形成が抑制され、ホール底部の堆積量を確保でき、底部堆積膜を成膜源としてバイアススパッタ成膜を行えば、下地膜にダメージを与えることなく、側壁への成膜を確実に行えると記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−４５２１９号公報
【特許文献２】特開２００４−１０７６８８号公報
【特許文献３】特開２００４−１５３１６２号公報
【特許文献４】特開２００５−２８５８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スパッタリング法とリフロー法を用いてホールをアルミニウム（Ａｌ）で埋め込む以下の方法には、ホールの開口径が小さくなると、次のような問題が生じることを本発明者は明らかにした。
【０００９】
層間絶縁膜に銅配線に達するホールを形成し、このホール内を覆うようにＴｉからなるバリアシード層、ＴｉＮからなるバリア層、Ｔｉからなる配線シードＴｉ層を順に形成する。その際、カバレッジが低いために、ホール開口部においてバリア層の張り出し部が形成され、バリア層のホール内部での成膜が困難となり、結果、ホール底部に形成されたバリア層（ＴｉＮ層）の厚みは薄くなる。同様に、ホール底部に形成されたバリア層（ＴｉＮ層）上の配線シードＴｉ層の厚みも薄くなる。
【００１０】
次に、配線シードＴｉ層上に、スパッタ法によりＡｌからなる配線シードＡｌ層を形成し、さらに３８０〜４５０℃で３０〜１２０秒間の熱処理を行って、配線シードＴｉ層のＴｉを配線シードＡｌ層内へ拡散させ、ＴｉとＡｌが合金化したＴｉ−Ａｌ合金粒子を形成する。この合金粒子は、Ａｌに対する濡れ性が良好であるため、高アスペクト比のホールへのＡｌの充填を容易にする。しかし、ホール底部の配線シードＴｉ層は、薄いため、配線シードＡｌ層との反応が不十分となり、合金粒子の生成量が少なく不均一に分布する。
【００１１】
次に、配線シードＡｌ層上に、基板を加熱しながら行うスパッタ法（リフロースパッタ法）によって、ＡｌからなるリフローＡｌ層を形成する。このリフローＡｌ層は、配線シードＡｌ層と一体化し、Ａｌ配線を形成する。その際、ホール内（特にホール底部）の合金粒子の量が少なく不均一に分布しているため、リフローＡｌ層によるホールの埋め込みが不十分となる。また、ホール底部はバリア層（ＴｉＮ層）が薄いため、加熱下において、ＴｉＮの結晶粒間を通ってＡｌとＣｕが相互拡散し、結果、電気抵抗の大きなＡｌ−Ｃｕ合金が形成される。この状態を図１に示す。図中の符号１は半導体基板、符号２は層間絶縁膜、符号３はＣｕ配線、符号４は層間絶縁膜、符号５はバリアシード層（Ｔｉ層）、符号６はバリア層（ＴｉＮ層）、符号６ａは張り出し部、符号９はＴｉ−Ａｌ合金粒子、符号１１はＡｌ配線、符号１０１はＡｌ−Ｃｕ合金を示す。配線シードＴｉ層と配線シードＡｌ層は省略している。Ｔｉ−Ａｌ合金粒子９は、図中では一様な円形で示され、ホール底部にも描かれているが、実際は岩石状の不定形でサイズにもバラツキがあり、ホール底部での生成量は少ない。
【００１２】
Ａｌ−Ｃｕ合金の形成により配線遅延が発生するとともに、相互拡散が継続し拡大すると、不十分な埋め込みに加えて、Ｃｕ配線やＡｌ配線に空洞が生じ、結果、導通不良に至る。このような現象は、後に続く工程における熱処理によって拡大するため、問題がより深刻化する。
【課題を解決するための手段】
【００１３】
本発明によれば、基板上の絶縁膜に凹部を形成する工程と、
前記凹部の内壁面を覆うバリアシードＴｉ層を形成する工程と、
スパッタにより前記凹部内の前記バリアシードＴｉ層を覆う第１のバリアＴｉＮ層を形成する工程と、
前記第１のバリアＴｉＮ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１のバリアＴｉＮ層上に第２のバリアＴｉＮ層を形成する工程と、
スパッタにより前記凹部内の前記第２のバリアＴｉＮ層を覆う第１の配線シードＴｉ層を形成する工程と、
前記第１の配線シードＴｉ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１の配線シードＴｉ層上に第２の配線シードＴｉ層を形成する工程と、
スパッタにより前記凹部内の前記第２の配線シードＴｉ層を覆う第１の配線シードＡｌ層を形成する工程と、
前記第１の配線シードＡｌ層の形成時より高い基板バイアスパワーでスパッタを行い、該第１の配線シードＡｌ層上に第２の配線シードＡｌ層を形成する工程と、
加熱により前記凹部内の前記第２のバリアＴｉＮ層上にＴｉとＡｌの合金を形成する工程と、
スパッタにより前記凹部を覆うＡｌ配線材料層を形成するとともに加熱によりリフローさせ、該凹部内に充填する工程を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、微細な凹部内へのアルミ配線材料の充填を良好に行うことができる。
【図面の簡単な説明】
【００１５】
【図１】関連技術の問題を説明するための模式的断面図である。
【図２】本発明の実施形態の製造方法の一工程後の構造を示す断面図である。
【図３】図２に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図４】図３に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図５】図４に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図６】図５に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図７】図６に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図８】図７に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図９】図８に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図１０】図９に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図１１】図１０に示す構造の製造工程に続く工程後の構造を示す断面図である。
【図１２】本発明の実施形態の製造方法に用いる成膜装置を説明するための平面図である。
【発明を実施するための形態】
【００１６】
以下に本発明の好適な実施の形態について説明する。
【００１７】
まず、半導体基板１（直径３００ｍｍのウェハ）に、ＳＴＩ（Shallow Trench Isolation）などの素子分離領域を形成した後、この素子分離領域により区画された活性領域にゲート電極を形成し、不純物を注入して拡散領域を形成する。このようにして通常の方法に従ってトランジスタを形成する。その後、層間絶縁膜２を形成し、この層間絶縁膜上にＣｕ配線３を形成する。このＣｕ配線３は、この層間絶縁膜２を貫通するタングステン（Ｗ）等の導電性材料からなるプラグによってトランジスタと電気的に接続される。
【００１８】
次に、Ｃｕ配線３上に、ＰＥ−ＣＶＤ（Plasma Enhanced-Chemical Vapor Deposition）法によりシリコン酸化膜（ＳｉＯ2）等からなる層間絶縁膜４を形成する。
【００１９】
次に、図２に示すように、フォトリソグラフィ技術とドライエッチング技術により、層間絶縁膜４に、Ｃｕ配線３に達するスルーホール４ａを形成する。ここで、ホール４ａの開口直径（Ａ）は０．５μｍ以下とし、深さ（Ｂ）は２．５μｍ以下として、アスペクト比（Ｂ／Ａ）を１〜５の範囲内に設定することができる。
【００２０】
次に、成膜の前処理として、例えば水素雰囲気下で３００℃、６０秒間のアニール処理を行い、ホール４ａの底部に露出しているＣｕ配線３上の自然酸化膜を除去する。
【００２１】
次に、図３に示すように、スパッタ法により、ホール４ａの内壁（側壁と底部）を覆う厚み２０ｎｍ程度のＴｉからなるバリアシード層５を形成する。このバリアシード層５は、ホール４ａの内壁と共に、ホール４ａ外の層間絶縁膜４上も被覆している。ここでバリアシード層５は、ホール４ａの底部に十分に成膜されていればよく、側壁部において膜厚に多少バラツキがあってもよい。バリアシード層５の成膜条件は、例えば、ターゲットバイアスパワー：２０〜４０ＫＷ（電力密度：１７〜３４Ｗ／ｃｍ2）、基板バイアスパワー：０〜８００Ｗ（電力密度：０〜１．１Ｗ／ｃｍ2)、膜厚：１０〜３０ｎｍに設定することができる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００２２】
次に、図４に示すように、比較的低い基板バイアスでスパッタを行い、ホール４ａの内壁（側壁と底部）を覆う厚み１５ｎｍ程度のＴｉＮからなる第１バリア層６Ａを形成する。この第１バリア層６Ａは、ホール４ａの内壁と共に、ホール４ａ外のバリアシード層５上も被覆している。この時、ホール４ａの開口部には、第１バリア層６Ａの張り出し部６Ａａが形成され、開口径が縮小する。そのため、スパッタされたイオン種がホール４ａ内に入り難くなり、ホール４ａ内の上部側壁部に比べて下部側壁部では薄い層が形成される。第１バリア層６Ａの成膜条件は、例えば、ターゲットバイアスパワー：２０〜４０ＫＷ（電力密度：１７〜３４Ｗ／ｃｍ2）、基板バイアスパワー：０〜８００Ｗ（電力密度：０〜１．１Ｗ／ｃｍ2)、膜厚：５〜２０ｎｍに設定することができる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００２３】
第１バリア層６Ａの膜厚を、目的のバリア層の膜厚の５０％程度とすることにより、被覆性を維持しつつ、下記に示す通り、ホール４ａ内のトップ部側壁部の厚みｔ6Aとボトム付近側壁部の厚みＴ6aとの膜厚差を低減することができる。
【００２４】
ホール外の成膜量３０ｎｍの対照例とホール外の成膜量１５ｎｍの本実施例について、ホール４ａ内のＴｉＮ膜の厚みを比較した。ホール４ａ内のトップ部側壁部の膜厚（ｔ6A）は、対照例が２４ｎｍに対して本実施例では１２ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚（Ｔ6A）は、対照例が１６ｎｍに対して本実施例では８ｎｍとなり、対照例の膜厚差が８ｎｍ（２４−１６）に対して本実施例の膜厚差は４ｎｍ（１２−８）と小さい。
【００２５】
次に、図５に示すように、前記の第１バリア層６Ａの形成時より高い基板バイアスでスパッタを行い、ホール４ａの内壁（側壁と底部）を覆う厚み１５ｎｍ程度のＴｉＮからなる第２バリア層６Ｂを形成する。この第２バリア層６Ｂは、ホール４ａの内壁と共に、ホール４ａ外の第１バリア層６Ａ上も被覆している。ここで、第１バリア層６Ａと第２バリア層６Ｂを合わせてバリア層６と総称する。第２バリア層６Ｂの成膜条件は、例えば、ターゲットバイアスパワー：２０〜４０ＫＷ（電力密度：１７〜３４Ｗ／ｃｍ2）、基板バイアスパワー：８００〜１５００Ｗ（電力密度：１．１〜２．１Ｗ／ｃｍ2)、膜厚：５〜２０ｎｍに設定することができる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００２６】
第２バリア層６Ｂの形成においては、その膜厚を、目的のバリア層の膜厚の５０％程度とするとともに、基板バイアスパワーを第１バリア層６Ａの形成時より高くしている。基板バイアスパワーを大きくすると、成膜装置のターゲットからスパッタされたイオン種の指向性が強くなって、ホール４ａのボトムカバレッジが改善されると共に、ホール４ａのトップ部でリスパッタ効果が発生する。つまり、ホール４ａの開口部の第１バリア層６Ａの張り出し部６Ａａが、基板バイアスの高バイアス化で加速されたＴｉＮのイオン種によってスパッタされて、ホール４ａ内の内壁（側壁と底部）に堆積する。また、ホール４ａの底部でも同様に第１バリア層６Ａがスパッタされて、底部付近の側壁部に堆積する。このように、ホール４ａ内のトップ部のバリア層６の厚み（ｔ6）と底部のバリア層６の厚み（Ｔ6）の差を小さくすることができる。前述したように、ホール４ａの底部はリスパッタされるが、高バイアス化によって底部に選択的に第２バリア層６Ｂが成膜されるため、十分な膜厚を得ることができる。
【００２７】
基板バイアスの高バイアス化を行った２ステップの本実施例と低バイアス１ステップの対照例について、ホール外の成膜量をともに３０ｎｍとした場合のホール内のＴｉＮ膜の厚みを比較した。ホール４ａ内のトップ部側壁の膜厚は、対照例が１２ｎｍに対して本実施例では１７ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚は、対照例が８ｎｍに対して本実施例では２７ｎｍとなる。
【００２８】
第１バリア層６Ａと第２バリア層６Ｂの膜厚の比率は、所定の膜厚に対してそれぞれ５０％としたが、これに限定される訳ではなく、目的のバリア層６の成膜状況に応じて適宜調整することができる。
【００２９】
次に、図６に示すように、比較的低い基板バイアスでスパッタを行い、ホール４ａの内壁（側壁と底部）を覆う厚み１０ｎｍ程度のＴｉからなる第１の配線シードＴｉ層７Ａを形成する。この第１の配線シードＴｉ層７Ａは、ホール４ａの内壁と共に、ホール４ａ外のバリア層６上も被覆している。この時、ホール孔４ａの開口部には、第１の配線シードＴｉ層７Ａの張り出し部７Ａａが形成され、開口径が縮小する。そのため、スパッタされたイオン種がホール４ａ内に入り難くなり、ホール４ａ内の上部側壁部に比べて下部側壁部では薄い層が形成される。第１の配線シードＴｉ層７Ａの成膜条件は、例えば、ターゲットバイアスパワー：２０〜４０ＫＷ（電力密度：１７〜３４Ｗ／ｃｍ2）、基板バイアスパワー：０〜８００Ｗ（電力密度：０〜１．１Ｗ／ｃｍ2)、膜厚：５〜２０ｎｍに設定できる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００３０】
第１の配線シードＴｉ層７Ａの膜厚を、目的の配線シードＴｉ層の膜厚の５０％程度とすることにより、被覆性を維持しつつ、下記に示す通り、ホール４ａのトップ部側壁部の厚みｔ7Aとボトム付近側壁部における厚みＴ7Aとの差を低減することができる。
【００３１】
ホール外の成膜量２０ｎｍの対照例とホール外の成膜量１０ｎｍの本実施例について、ホール４ａ内のＴｉ膜の厚みを比較した。ホール４ａ内のトップ部側壁部の膜厚（ｔ7A）は、対照例が１６ｎｍに対して本実施例では８ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚（Ｔ7A）は、対照例が１１ｎｍに対して本実施例では５．５ｎｍとなり、対照例の膜厚差が５ｎｍ（１６−１１）に対して本実施例の膜厚差は２．５ｎｍ（８−５．５）と小さい。
【００３２】
次に、図７に示すように、前記の第１の配線シードＴｉ層７Ａの形成時より高い基板バイアスでスパッタを行い、ホール４ａの内壁（側壁と底部）を覆う厚み１０ｎｍ程度のＴｉからなる第２の配線シードＴｉ層７Ｂを形成する。この第２の配線シードＴｉ層７Ｂは、ホール４ａの内壁と共に、ホール４ａ外の第１の配線シードＴｉ層７Ａ上も被覆している。ここで、第１の配線シードＴｉ層７Ａと第２の配線シードＴｉ層７Ｂを合わせて配線シードＴｉ層７と総称する。第２の配線シードＴｉ層７Ｂの成膜条件は、例えば、ターゲットバイアスパワー：２０〜４０ＫＷ（電力密度：１７〜３４Ｗ／ｃｍ2）、基板バイアスパワー：８００〜１５００Ｗ（電力密度：１．１〜２．１Ｗ／ｃｍ2)、膜厚：５〜２０ｎｍに設定することができる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００３３】
第２の配線シードＴｉ層７Ｂの形成においては、その膜厚を、目的の配線シードＴｉ層の膜厚の５０％程度とするとともに、基板バイアスパワーを第１の配線シードＴｉ層７Ａの形成時より高くしている。基板バイアスパワーを大きくすると、成膜装置のターゲットからスパッタされたイオン種の指向性が強くなって、ホール４ａのボトムカバレッジが改善されると共に、ホール４ａのトップ部でリスパッタ効果が発生する。つまり、ホール４ａの開口部の第１の配線シードＴｉ層７Ａの張り出し部７Ａａが、基板バイアスの高バイアス化で加速されたＴｉのイオン種によってスパッタされて、ホール４ａ内の内壁（側壁と底部）に堆積する。また、ホール４ａの底部でも同様に第１の配線シードＴｉ層７Ａがスパッタされて、底部付近の側壁部に堆積する。このように、ホール４ａ内のトップ部の配線シードＴｉ層７の厚み（ｔ7）と底部の配線シードＴｉ層７の厚み（Ｔ7）の差を小さくすることができる。前述したように、ホール４ａの底部はリスパッタされるが、高バイアス化によって底部に選択的に第２の配線シードＴｉ層７Ｂが成膜されるため、十分な膜厚を得ることができる。
【００３４】
基板バイアスの高バイアス化を行った２ステップの本実施例と低バイアス１ステップの対照例について、ホール外の成膜量をともに２０ｎｍとした場合のホール内のＴｉ膜の厚みを比較した。ホール４ａ内のトップ部側壁部の膜厚は、対照例が８ｎｍに対して本実施例が１１．５ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚は、対照例が５．５ｎｍに対して本実施例が１８．５ｎｍとなる。
【００３５】
第１の配線シードＴｉ層７Ａと第２の配線シードＴｉ層７Ｂの膜厚の比率は、所定の膜厚に対してそれぞれ５０％としたが、これに限定される訳ではなく、目的の配線シードＴｉ層７の成膜状況に応じて適宜調整することができる。
【００３６】
次に、図８に示すように、比較的低いバイアス条件のスパッタ法により、ホール４ａの内壁（側壁と底部）を覆う厚み１５０ｎｍ程度のＡｌからなる第１の配線シードＡｌ層８Ａを形成する。この第１の配線シードＡｌ層８Ａは、ホール４ａの内壁と共に、ホール４ａ外の配線シードＴｉ層７上も被覆している。この時、ホール４ａの開口部には、第１の配線シードＡｌ層８Ａの張り出し部８Ａａが形成され、開口径が縮小する。そのため、スパッタされたイオン種がホール４ａ内に入り難くなり、ホール４ａ内の上部側壁部に比べて下部側壁部では薄い層が形成される。第１の配線シードＡｌ層８Ａの成膜条件は、例えば、ターゲットバイアスパワー：３０〜４０ＫＷ（電力密度：２０〜２７Ｗ／ｃｍ2）、基板バイアスパワー：０〜３００Ｗ（電力密度：０〜０．４２Ｗ／ｃｍ2)、膜厚：１００〜３００ｎｍに設定できる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００３７】
第１の配線シードＡｌ層８Ａの膜厚を、目的の配線シードＡｌ層の膜厚の５０％程度とすることにより、被覆性を維持しつつ、下記に示す通り、ホール４ａのトップ部側壁部の厚みｔ8Aとボトム付近側壁部Ｔ8Aとの膜厚差を低減することができる。
【００３８】
ホール外の成膜量３００ｎｍの対照例とホール外の成膜量１５０ｎｍの本実施例について、ホール４ａ内のＡｌ膜の厚みを比較した。ホール４ａ内のトップ部側壁部の膜厚（ｔ8A）は、対照例が１２０ｎｍに対して本実施例では６０ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚（Ｔ8A）は、対照例が８０ｎｍに対して本実施例では４０ｎｍとなり、対照例の膜厚差が４０ｎｍ（１２０−８０）に対して本実施例の膜厚差は２０ｎｍ（６０−４０）と小さい。
【００３９】
次に、図９に示すように、前記の第１の配線シードＡｌ層８Ａの形成時より高いバイアス条件のスパッタ法により、ホール４ａの内壁（側壁と底部）を覆う厚み１５０ｎｍ程度のＡｌからなる第２の配線シードＡｌ層８Ｂを形成する。この第２の配線シードＡｌ層８Ｂは、ホール４ａの内壁と共に、ホール４ａ外の第１の配線シードＡｌ層８Ａ上も被覆している。ここで、第１の配線シードＡｌ層８Ａと第２の配線シードＡｌ層８Ｂを合わせて配線シードＡｌ層８と総称する。第２の配線シードＡｌ層８Ｂの成膜条件は、例えば、ターゲットバイアスパワー：３０〜４０ＫＷ（電力密度：２０〜２７Ｗ／ｃｍ2）、基板バイアスパワー：５００〜１２００Ｗ（電力密度：０．７〜１．７Ｗ／ｃｍ2)、膜厚：１００〜３００ｎｍに設定できる。ターゲットバイアスパワーは直流電力、基板バイアスパワーは高周波電力を用いることができる。
【００４０】
第２の配線シードＡｌ層８Ｂの形成においては、その膜厚を、目的の配線シードＡｌ層の膜厚の５０％程度とするとともに、基板バイアスパワーを第１の配線シードＡｌ層８Ａの形成時より高くしている。基板バイアスパワーを大きくすると、成膜装置のターゲットからスパッタされたイオン種の指向性が強くなって、ホール４ａのボトムカバレッジが改善されると共に、ホール４ａのトップ部でリスパッタ効果が発生する。つまり、ホール４ａの開口部の第１の配線シードＡｌ層の張り出し部８Ａａが、基板バイアスの高バイアス化で加速されたＡｌのイオン種によってスパッタされて、ホール４ａ内の内壁（側壁部と底部）に堆積する。また、ホール４ａの底部でも同様に第１の配線シードＡｌ層８Ａがスパッタされて、底部付近の側壁部に堆積する。このように、ホール４ａ内のトップ部の配線シードＡｌ層８の厚み（ｔ8）及び底部の配線シードＡｌ層８の厚み（Ｔ8）を厚くすることができる。前述したように、ホール４ａの底部はリスパッタされるが、高バイアス化によって底部に選択的に第２の配線シードＡｌ層８Ｂが成膜されるため、十分な膜厚を得ることができる。
【００４１】
基板バイアスの高バイアス化を行った２ステップの本実施例と低バイアス１ステップの対照例について、ホール外の成膜量をともに３００ｎｍとした場合のホール内のＡｌ膜の厚みを比較した。ホール４ａ内のトップ部側壁部の膜厚は、対照例が６０ｎｍに対して本実施例が８５ｎｍとなり、ホール４ａ内のボトム付近側壁部の膜厚は、対照例が４０ｎｍに対して本実施例が１３５ｎｍとなる。
【００４２】
第１の配線シードＡｌ層８Ａと第２の配線シードＡｌ層８Ｂの膜厚の比率は、所定の膜厚に対してそれぞれ５０％としたが、これに限定される訳ではなく、目的の配線シードＡｌ層８の成膜状況に応じて適宜調整することができる。
【００４３】
次に、３８０〜４５０℃で３０〜１２０秒間の熱処理を行い、図１０に示すように、シード配線Ｔｉ層７のＴｉとシード配線Ａｌ層８のＡｌが反応して、これら２層の界面にＴｉ−Ａｌ合金粒子９が生成する。その際、ホール４ａ内では配線シードＡｌ層８の膜厚が薄く形成されているため（例えば、ホール４ａ外の配線シードＴｉ層７上の配線シードＡｌ層の厚みが３００ｎｍである時、ホール４ａ内の配線シードＡｌ層の厚みは８５〜１３５ｎｍ）、ホール４ａ内ではＴｉ−Ａｌ合金粒子９の表面が露出した状態で生成する（本工程で合金粒子はその成長がほとんど完了するが、次工程でも加熱されるので成長可能である）。この合金粒子９は、次工程のリフローＡｌ層１０の材料であるＡｌとの濡れ性が良いため、ホール４ａ内へＡｌを容易に充填できる。本実施形態では、配線シードＴｉ層７及び配線シードＡｌ層８がホール４ａ内に均一に形成されているため、合金粒子９がホール４ａ内に均一に生成し（ホール底部でも十分に生成し）、結果、ホール４ａ内へのＡｌの充填が良好となる。なお、Ｔｉ−Ａｌ合金粒子９は、図中では一様な円形で示されているが、実際は岩石状の不定形でサイズにも多少のバラツキがある。
【００４４】
次に、図１１に示すように、基板を加熱しながら行うスパッタ法（リフロースパッタ法）によって、ホール４ａの内壁（側壁と底部）を覆う厚み７００ｎｍ程度のＡｌからなるリフローＡｌ層１０を形成する。その際、リフローＡｌ層１０と配線シードＡｌ層８は一体化するため、これらをＡｌ配線１１と総称する。このリフローＡｌ層１０は、ホール４ａの内壁と共に、ホール４ａ外の配線シードＡｌ層８Ｂ上も被覆している。リフローＡｌ層１０の成膜条件は、例えば、ターゲットバイアスパワー：１〜２５ＫＷ（電力密度：０．６６〜１７Ｗ／ｃｍ2）、基板バイアスパワー：０、基板温度：３８０〜４５０℃、膜厚：３００〜１０００ｎｍに設定できる。
【００４５】
前述のようにホール４ａ内には、Ａｌに対する濡れ性の良好なＴｉ−Ａｌ合金粒子９が均一に形成されているため、リフローＡｌ層１０はホール４ａ内に良好に充填される。
【００４６】
次に、Ａｌ配線１１上に、反射防止のため、スパッタ法により２５ｎｍ厚程度のＴｉＮからなるキャップ膜１２を形成する。キャップ膜１２の成膜条件は、例えば、ターゲットバイアスパワー：１０〜２０ＫＷ（電力密度：８〜１６Ｗ／ｃｍ2）、基板バイアスパワー：０Ｗ、膜厚：１０〜５０ｎｍに設定できる。
【００４７】
その後、通常の方法に従って配線形成工程等の所定の半導体装置の製造工程を実施する。
【００４８】
本実施形態では、バリア層の形成を、低バイアス条件の第１ステップと高バイアス条件の第２ステップの２ステップで行っている。このため、バリア層の特にホール底部のカバレッジが改善され、バリア層の形成を１ステップで行う対照例比で３倍の厚膜化を実現できる。その結果、バリア層のホール底部での薄膜化に起因するＡｌの拡散を防止することができる。特に、Ａｌ配線がＣｕ配線と接続される場合には、高抵抗のＡｌ−Ｃｕ合金の形成を防止できるため、配線の信号伝達遅延や断線等の不良を防止することができる。
【００４９】
図１２に、本実施形態の製造方法に用いる成膜装置の平面図を示す。この成膜装置はマルチチャンバー構造を有し、搬送機が収納された搬送エリア２２を中心にして、真空に保たれた５個の処理チャンバーが連結されている。
【００５０】
ウェハは、ウェハ容器（ＦＯＵＰ：Front Open Unified Pod又はＦＯＳＢ：Front Opening Shipping Box）においてロードポート２０に静置されてから、各処理チャンバーを大気開放しないために設けられたロードロックチャンバー２１に搬送される。ロードロックチャンバー２１は、減圧され、各処理チャンバーと同程度の真空度にされる。ロードロックチャンバー２１内のウェハは、次のように各処理チャンバーへ搬送され、枚葉処理される。
【００５１】
まず、搬送機でウェハを１枚ずつアニールチャンバー２３へ搬送して、水素雰囲気によるアニール処理を行い、ホール内に露出しているＣｕ配線上の自然酸化膜を除去する。次に、ウェハを成膜チャンバー２４へ搬送して、バリアシード層５、バリア層６（第１バリア層６Ａ、第２バリア層６Ｂ）、配線シードＴｉ層７（第１の配線シードＴｉ層７Ａ、第２の配線シードＴｉ層７Ｂ）を順次成膜する。続いて、ウェハを、成膜チャンバー２５、２６、２７へ順次時計回りに搬送し、それぞれ、配線シードＡｌ層８（第１の配線シードＡｌ層８Ａ、第２の配線シードＡｌ層８Ｂ）、リフローＡｌ層１０、キャップ膜１２を成膜する。その際、成膜チャンバー２６では、リフローＡｌ層１０の成膜前に、半導体基板１を加熱することで合金粒子９を形成する。
【００５２】
このような成膜装置では、ウェハは、成膜が終了するまで、いずれかのチャンバー内に保持されるため、大気に曝されて表面の膜が自然酸化することなく、成膜処理を実施できる。そのため、自然酸化膜の形成による膜の密着性の低下を防止できる。
【００５３】
スパッタ処理におけるターゲットに対するイオン源はＡｒを用いることができ、チャンバー内の圧力は通常のスパッタ法の減圧条件に設定できる。配線シードＡｌ層およびリフローＡｌ層の材料は、アルミやアルミ合金等の通常のアルミ配線材料を用いることができる。Ｃｕ配線の材料は、銅や銅合金等の通常の銅配線材料を用いることができる。本実施形態は、スルーホールへの適用例であるが、トレンチ等の種々の形状の凹部に適用することもできる。
【符号の説明】
【００５４】
１  半導体基板
２  層間絶縁膜
３  Ｃｕ配線
４  層間絶縁膜
４ａ  スルーホール
５  バリアシード層
６  バリア層
６ａ  張り出し部
６Ａ  第１バリア層
６Ａａ  張り出し部
６Ｂ  第２バリア層
７  配線シードＴｉ層
７Ａ  第１の配線シードＴｉ層
７Ａａ  張り出し部
７Ｂ  第２の配線シードＴｉ層
８  配線シードＡｌ層
８Ａ  第１の配線シードＡｌ層
８Ａａ  張り出し部
８Ｂ  第２の配線シードＡｌ層
９  Ｔｉ−Ａｌ合金粒子
１０  リフローＡｌ層
１１  Ａｌ配線
１２  キャップ膜
１０１  Ａｌ−Ｃｕ合金
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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