(57)【要約】【課題】プレーナＭＯＳＦＥＴ、および中抜きゲート型ＭＯＳＦＥＴにおいて、リーク電流を低減する技術を提供する。【解決手段】プレーナＭＯＳＦＥＴ（および中抜きゲート型プレーナＭＯＳＦＥＴ）において、ｎ型ソース領域のチャネルに近い領域は浅く（浅いｎ型ソース領域４）、チャネルから遠い領域は深い（深いｎ型ソース領域５）ことを特徴とする。さらに、ｐ型ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする。これにより、リーク電流の小さいプレーナＭＯＳＦＥＴ（および中抜きゲート型プレーナＭＯＳＦＥＴ）が実現できるため、これを用いた電源装置の損失低減に効果がある。【選択図】図１
2011228611.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深いことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする半導体装置。
【請求項３】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深く、
前記ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする半導体装置。
【請求項４】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深いことを特徴とする半導体装置。
【請求項５】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする半導体装置。
【請求項６】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深く、
前記ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする半導体装置。
【請求項７】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深く、
前記ウェル領域の横方向の凸部が基板表面より内部にあり、
前記ゲート電極がポリシリコンとシリサイドの積層膜からなることを特徴とする半導体装置。
【請求項８】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深く、
前記ウェル領域の横方向の凸部が基板表面より内部にあり、
前記ウェル領域の間に、前記ウェル領域と逆の導電型を有し、前記第１半導体領域より不純物濃度が高い領域を有することを特徴とする半導体装置。
【請求項９】
半導体基板と、前記半導体基板裏面に形成されたドレイン電極と、前記半導体基板表面上に形成された複数のウェル領域と、前記半導体基板表面上に形成され、前記ウェル領域と逆の導電型を有する第１半導体領域と、前記ウェル領域内に形成された複数のソース領域と、前記ウェル領域、前記第１半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と電気的に接続されるソース電極とを有する半導体装置であって、
前記第１半導体領域の真上に形成された前記ゲート電極の開口部を有し、
前記ソース領域のうち、前記ゲート絶縁膜と接触するソース領域が浅く、前記ゲート絶縁膜から遠いソース領域が深く、
前記ウェル領域の横方向の凸部が基板表面より内部にあり、
前記ゲート電極の開口部に、前記ゲート電極と分離され、前記第１半導体領域の真上に形成された第２絶縁膜と、前記第２絶縁膜の上に形成された第２電極とを有し、前記第２電極は前記ソース電極と電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
半導体装置の製造方法であって、以下の工程（イ）乃至（ホ）を備えたことを特徴とする半導体装置の製造方法。
（イ）ドレイン領域である第１導電型の半導体領域の主面にゲート絶縁膜を介在して導電膜を形成する工程、（ロ）前記導電膜にパターンニングを施し、前記第１導電型の半導体領域の主面の第１領域上にゲート電極を形成すると共に、このゲート電極にゲート開口を形成する工程、（ハ）前記第１導電型の半導体領域の主面の第２領域に前記ゲート電極に対して自己整合で導入された第２導電型の不純物で、チャネル形成領域である第２導電型の半導体領域を、半導体領域の主面の垂直方向に対して角度をつけたイオン注入により形成する工程、（ニ）前記第２導電型の半導体領域の主面に前記ゲート電極に対して自己整合で導入された第１導電型の不純物で、第１のソース領域である第１導電型の半導体領域を形成する工程、（ホ）前記ゲート電極の側面に絶縁膜を設け、前記第２導電型の半導体領域の主面に前記ゲート電極に対して自己整合で導入された第１導電型の不純物で、前記第１のソース領域より深い、第２のソース領域である第１導電型の半導体領域を形成する工程。
【請求項１１】
電圧入力端子と基準電位端子との間に直列に接続された第１のスイッチング素子および、第２のスイッチング素子を相補的にオン、オフ制御して、前記第１および第２のスイッチング素子の接続ノードに接続されるインダクタンス素子に対して電流を流して前記電圧入力端子に印加されている電圧を変換した電圧を出力させる電源装置であって、
前記第１のスイッチング素子または前記第２のスイッチング素子に、請求項１〜９のうちいずれか一つの半導体装置が用いられていることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換用半導体装置に関し、特に、パワーＭＯＳＦＥＴ及びこれを用いた電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、パソコンやサーバのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）に電力を供給するスイッチング電源（以下、ＶＲ：Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）には、トレンチＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（例えば、特許文献１、特許文献２）が用いられている。トレンチＭＯＳＦＥＴはプレーナＭＯＳＦＥＴ（例えば、非特許文献１）と比べて、セルピッチが小さいので、単位面積当たりのチャネル幅が大きく、オン抵抗を低減できる特長があるが、トレンチゲートとドレイン領域との対向面積が大きいため、帰還容量が大きいという欠点がある。
【０００３】
近年、ＣＰＵの大電流化と低電圧化のため、ＣＰＵの消費電流が変化した際のＣＰＵ電圧の変動を抑制する出力コンデンサが多くなり、ＶＲのサイズとコストの増加を招いている。出力コンデンサの削減には、ＶＲのスイッチング周波数の向上が有効であることが知られている（例えば、非特許文献２、非特許文献３）。
【０００４】
スイッチング周波数を向上する際のボトルネックは、スイッチングに伴い発生する損失により、ＭＯＳＦＥＴが使用温度の上限（例えば、１５０℃）を超えることである。スイッチング時に発生する損失として、ＶＲのハイサイドＭＯＳＦＥＴについては、ターンオン損失とターンオフ損失、及びドライブ損失があり、ローサイドＭＯＳＦＥＴについては、内蔵ダイオードの導通損失とリカバリー損失、及びドライブ損失があるが、中でもハイサイドＭＯＳＦＥＴのターンオン損失とターンオフ損失が相対的に大きな比率を占める。以下、ターンオン損失とターンオフ損失を総称して、スイッチング損失と呼ぶことにする。
【０００５】
スイッチング損失の低減には、ＭＯＳＦＥＴの帰還容量の低減が有効である。なぜなら、帰還容量が小さくなると、スイッチングのスピードが速くなり、スイッチング損失が低減されるからである。トレンチＭＯＳＦＥＴは本質的に帰還容量が大きいという問題があり、更なるスイッチング周波数の向上は難しい。
【０００６】
ＶＲのスイッチング周波数が低いと（３００ｋＨｚ程度）、ＶＲの損失に占める導通損失の比率が高いので、オン抵抗が低いトレンチＭＯＳＦＥＴが有利であるが、スイッチング周波数が高くなると（１ＭＨｚ以上）、スイッチング損失が支配的になるので、帰還容量が小さいプレーナ型が有利となる。プレーナＭＯＳＦＥＴの帰還容量を更に低減できる構造として、プレーナＭＯＳＦＥＴのゲート電極の中央部を削除した構造（以下、中抜きゲート型プレーナＭＯＳＦＥＴ）が提案されている（例えば、非特許文献４）。中抜きゲート型プレーナＭＯＳＦＥＴは従来のプレーナＭＯＳＦＥＴと比較して、ゲート電極とドレイン領域のオーバーラップが小さいので、帰還容量を大幅に低減できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１８７１１号公報
【特許文献２】特開２００５−５７０５０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｊ．Ｎｇ  ｅｔ  ａｌ．，“Ａ  Ｎｏｖｅｌ  Ｐｌａｎａｒ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ  Ｗｉｔｈ  Ｌａｔｅｒａｌｌｙ  Ｕｎｉｆｏｒｍ  Ｂｏｄｙ  ａｎｄ  Ｉｏｎ−Ｉｍｐｌａｎｔｅｄ  ＪＦＥＴ  Ｒｅｇｉｏｎ，”ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ，２００８，ｖｏｌ．２９，ｎｏ．４，ｐｐ．３７５−３７７，Ａｐｒｉｌ．２００８．
【非特許文献２】Ｙ．Ｒｅｎ  ｅｔ  ａｌ．，“Ａｎａｌｙｓｉｓ  ｏｆ  ｔｈｅ  ｐｏｗｅｒ  ｄｅｌｉｖｅｒｙ  ｐａｔｈ  ｆｒｏｍ  ｔｈｅ  １２−Ｖ  ＶＲ  ｔｏ  ｔｈｅ  ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ｉｎ  Ｐｒｏｃ．ＩＥＥＥ  ＡＰＥＣ’０４，２００４，ｖｏｌ．１，ｐｐ．２８５−２９１．
【非特許文献３】Ｍ．Ｘｕ  ｅｔ  ａｌ．，“Ｓｍａｌｌ  ｓｉｇｎａｌ  ｍｏｄｅｌｉｎｇ  ｏｆ  ａ  ｈｉｇｈ  ｂａｎｄｗｉｄｔｈ  ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ  ｕｓｉｎｇ  ｃｏｕｐｌｅｄ  ｉｎｄｕｃｔｏｒ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎ．，ｖｏｌ．２２，ｎｏ．２，ｐｐ．３９９−４０６，Ｍａｒ．２００７．
【非特許文献４】Ｈ．Ｅｓａｋｉ  ｅｔ  ａｌ．，“Ａ  ９００  ＭＨｚ  １００  Ｗ  ＶＤ−ＭＯＳＦＥＴ  ＷＩＴＨ  ＳＩＫＩＳＩＤＥ  ＧＡＴＥ  ＳＥＬＦ−ＡＬＩＧＮＥＤ  ＣＨＡＮＮＥＬ，”ｉｎ  Ｐｒｏｃ．ＩＥＥＥ  ＩＥＤＭ’０４，１９８４，ｐｐ．４４７−４５０．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、本発明者らは、中抜きゲート型プレーナＭＯＳＦＥＴは、オフ状態で空乏層がチャネルに侵入し、リーク電流が増大するという課題を見出した。
【００１０】
そこで、本発明は、上記従来技術の課題を解決するためになされたもので、その代表的な目的は、プレーナＭＯＳＦＥＴ、および中抜きゲート型ＭＯＳＦＥＴにおいて、リーク電流を低減する技術を提供することである。なお、本発明は中抜きゲート型プレーナＭＯＳＦＥＴを研究開発する過程で考案したものであるが、本発明は従来のプレーナ型においても、リーク電流の低減に有効である。よって、本明細書では、プレーナＭＯＳＦＥＴ、および中抜きゲート型プレーナＭＯＳＦＥＴの両者について、本発明を適用した実施の形態を記述する。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、代表的なものの概要は、プレーナＭＯＳＦＥＴ、および中抜きゲート型プレーナＭＯＳＦＥＴにおいて、ソース領域のうち、ゲート絶縁膜と接触するソース領域が浅く、ゲート絶縁膜から遠いソース領域が深いことを特徴とする。すなわち、ｎ型ソース領域のチャネルに近い領域は浅く、チャネルから遠い領域は深いことを特徴とする。さらに、ウェル領域に関しては、ｐ型ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、代表的なものによって得られる効果は、リーク電流の小さいプレーナＭＯＳＦＥＴ、および中抜きゲート型プレーナＭＯＳＦＥＴが実現できるため、これを用いた電源装置の損失低減に効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１の半導体装置であるプレーナＭＯＳＦＥＴを示す断面図である。
【図２】本発明の実施の形態２の半導体装置であるプレーナＭＯＳＦＥＴを示す断面図である。
【図３】本発明の実施の形態３の半導体装置であるプレーナＭＯＳＦＥＴを示す断面図である。
【図４】本発明の実施の形態４の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図５】本発明の実施の形態５の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図６】本発明の実施の形態６の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図７】本発明の実施の形態６において、オフ状態の空乏層の伸びを説明する図である。
【図８】本発明の実施の形態７の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図９】本発明の実施の形態８の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図１０】本発明の実施の形態９の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴを示す断面図である。
【図１１】本発明の実施の形態９において、スナバ抵抗とスナバ容量を付加したパワーＭＯＳＦＥＴを示す回路図である。
【図１２】本発明の実施の形態９において、電源装置である非絶縁型Ｂｕｃｋコンバータを示す回路図である。
【図１３】本発明の実施の形態９において、スイッチング時の電圧波形を示す図である。
【図１４】本発明の実施の形態６の半導体装置を例に、その中抜きゲート型プレーナＭＯＳＦＥＴの製造方法の製造プロセスを説明する断面図である。
【図１５】図１４に続く製造プロセスを説明する断面図である。
【図１６】図１５に続く製造プロセスを説明する断面図である。
【図１７】図１６に続く製造プロセスを説明する断面図である。
【図１８】図１７に続く製造プロセスを説明する断面図である。
【図１９】図１８に続く製造プロセスを説明する断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置であるプレーナＭＯＳＦＥＴの断面図を示す。１はｎ＋型基板、２はｎ−型層、３はｐ型ウェル領域、４は浅いｎ型ソース領域、５は深いｎ型ソース領域、６はｐ＋型コンタクト領域、７はゲート電極、８はソース電極、９はドレイン電極、２８はゲート絶縁膜である。ｎまたはｐの後の「＋」、「−」の記号は、「＋」は不純物濃度が高いことを表し、「−」は不純物濃度が低いことを表す。
【００１９】
本実施の形態のプレーナＭＯＳＦＥＴにおいて、ドレイン電極９は、半導体基板であるｎ＋型基板１裏面に形成されている。複数のｐ型ウェル領域３は、ｎ＋型基板１表面上に形成されている。第１半導体領域であるｎ−型層２は、ｎ＋型基板１表面上に形成され、ｐ型ウェル領域３と逆の導電型を有している。複数の浅いｎ型ソース領域４および深いｎ型ソース領域５は、ｐ型ウェル領域３内に形成されている。ゲート絶縁膜２８は、ｐ型ウェル領域３、ｎ−型層２上に形成されている。ゲート電極７は、ゲート絶縁膜２８上に形成されている。ソース電極８は、浅いｎ型ソース領域４および深いｎ型ソース領域５と電気的に接続されている。
【００２０】
このプレーナＭＯＳＦＥＴは、ゲート電極７にプラスの電圧を印加すると、ゲート絶縁膜２８の下の、ｐ型ウェル領域３の表面（チャネル）がｎ型に反転し、ドレイン電極９からソース電極８に電流が流れる。
【００２１】
本実施の形態のプレーナＭＯＳＦＥＴが従来のプレーナＭＯＳＦＥＴと異なる点は、ソース領域が浅いｎ型ソース領域４と深いｎ型ソース領域５からなり、チャネルに近いｎ型ソース領域４は浅く、チャネルから遠いｎ型ソース領域５は深いことである。言い換えれば、浅いｎ型ソース領域４はゲート絶縁膜２８と接触するソース領域であり、深いｎ型ソース領域５はゲート絶縁膜２８から遠いソース領域である。本明細書では、この構造を２段ソース構造と呼ぶ。
【００２２】
例えば、ソース領域が浅いｎ型ソース領域４のみの場合、ｎ型ソース領域の横方向への拡散が小さいので、ｐ型ウェル領域３の表面の距離（チャネル長）が長くなるため、オフ状態での空乏層の侵入が抑制され、リーク電流が低減する。しかし、浅いｎ型ソース領域４は横方向の抵抗（ソース抵抗）が大きいため、オン抵抗が増加するという課題がある。一方、ソース領域が深いｎ型ソース領域５のみの場合、ソース抵抗は小さいが、ｎ型ソース領域の横方向への拡散が大きいので、チャネル長が短くなり、リーク電流が増加する。これに対して、本実施の形態の２段ソース構造は、浅いｎ型ソース領域４と深いｎ型ソース領域５の特長を兼ね備えており、リーク電流とソース抵抗が小さい。
【００２３】
（実施の形態２）
図２は、本発明の実施の形態２の半導体装置であるプレーナＭＯＳＦＥＴの断面図を示す。本実施の形態のプレーナＭＯＳＦＥＴは、実施の形態１とは異なる例であり、１はｎ＋型基板、２はｎ−型層、３はｐ型ウェル領域、５は深いｎ型ソース領域、６はｐ＋型コンタクト領域、７はゲート電極、８はソース電極、９はドレイン電極、２８はゲート絶縁膜である。
【００２４】
本実施の形態のプレーナＭＯＳＦＥＴが従来のプレーナＭＯＳＦＥＴと異なる点は、ｐ型ウェル領域３の横方向の凸部１０が、基板表面より内部にあることである。言い換えれば、ｐ型ウェル領域３の横方向の出っ張りの頂部が、ｐ型ウェル領域３とゲート絶縁膜２８との境界面より内側（ｎ＋型基板１側）にある。凸部１０が基板表面より内部にあることで、オフ状態にｐ型ウェル領域３からｎ−型層２に伸びる空乏層が接触（ピンチオフ）しやすくなり（＝低いドレイン電圧でｐ型ウェル領域３から伸びる空乏層が接触する）、チャネルへの空乏層の侵入が抑制される。
【００２５】
（実施の形態３）
図３は、本発明の実施の形態３の半導体装置であるプレーナＭＯＳＦＥＴの断面図を示す。本実施の形態のプレーナＭＯＳＦＥＴは、実施の形態１と実施の形態２の両者の特長を含んでいる。すなわち、ソース領域が浅いｎ型ソース領域４と深いｎ型ソース領域５からなり、チャネルに近いｎ型ソース領域は浅く、チャネルから遠いｎ型ソース領域は深い。さらに、ｐ型ウェル領域３の横方向の凸部１０が、基板表面より内部にある。後述するように、実施の形態１と実施の形態２を同時に実施することで、それぞれを独立に実施した場合と比べて、相乗効果が生じる。
【００２６】
（実施の形態４）
図４は、本発明の実施の形態４の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態１と異なる点は、ゲート電極７の中央部が削除されて開口部を有していることである。中抜きゲート型プレーナＭＯＳＦＥＴは従来のプレーナＭＯＳＦＥＴと比べて、オフ状態で空乏層が接触（ピンチオフ）し難いため、チャネル方向に空乏層が侵入することによる、リーク電流の増加が顕著である。２段ソース構造は従来のプレーナＭＯＳＦＥＴにおいても、ソース抵抗を増加させず、リーク電流を抑制する効果はあるが、リーク電流の問題がシビアな中抜きゲート型プレーナＭＯＳＦＥＴにおいて、より効果的である。
【００２７】
（実施の形態５）
図５は、本発明の実施の形態５の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態２と異なる点は、ゲート電極７の中央部が削除されて開口部を有していることである。中抜きゲート型プレーナＭＯＳＦＥＴは従来のプレーナＭＯＳＦＥＴと比べて、オフ状態で空乏層が接触（ピンチオフ）し難いため、チャネル方向に空乏層が侵入することによる、リーク電流の増加が顕著である。ｐ型ウェル領域３の横方向の凸部１０が基板表面より内部にある構造は、従来のプレーナＭＯＳＦＥＴにおいても、空乏層がピンチオフし易いため（＝低いドレイン電圧でｐ型ウェル領域３から伸びる空乏層が接触するため）、リーク電流を抑制する効果はあるが、リーク電流の問題がシビアな中抜きゲート型プレーナＭＯＳＦＥＴにおいて、より効果的である。
【００２８】
（実施の形態６）
図６は、本発明の実施の形態６の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態３と異なる点は、ゲート電極７の中央部が削除されて開口部を有していることである。中抜きゲート型プレーナＭＯＳＦＥＴは従来のプレーナＭＯＳＦＥＴと比べて、オフ状態で空乏層が接触（ピンチオフ）し難いため、チャネル方向に空乏層が侵入することによる、リーク電流の増加が顕著である。２段ゲート構造、かつｐ型ウェル領域３の横方向の凸部１０が基板表面より内部にある構造は、従来のプレーナＭＯＳＦＥＴにおいても、空乏層がピンチオフし易いため（＝低いドレイン電圧でｐ型ウェル領域３から伸びる空乏層が接触するため）、リーク電流を抑制する効果はあるが、リーク電流の問題がシビアな中抜きゲート型プレーナＭＯＳＦＥＴにおいて、より効果的である。
【００２９】
次に、図７を用いて「２段ゲート構造」と「ｐ型ウェル領域３の横方向の凸部１０が基板表面より内部にある構造」を併用した場合、それぞれを独立に実施した場合と比較して、相乗効果があることを説明する。図７は、実施の形態６のオフ状態の断面図で、点線１２はｎ型ソース領域が深い１段ソース構造のｐｎ接合の境界を示す。横方向の凸部１０が基板表面より内部にあるため、ｐ型ウェル領域３からｎ−型層２に伸びる空乏層は、基板より内部で接触（ピンチオフ）する。よって、チャネルの電界は緩和され、チャネルに侵入する空乏層の距離は小さくなる。ｐ型ウェル領域３に伸びる空乏層はチャネルと比べて、ｐ型ウェル領域３の下側が長くなるので、ｐ型ウェル領域３からの空乏層はｎ型ソース領域（ｎ型ソース領域が深い１段ソース構造のｐｎ接合の境界１２）のコーナー部で接触（パンチスルー）する。よって、ｎ型ソース領域のコーナー部を浅くすることで、ソース抵抗の増加を最小限に抑え、パンチスルー（＝リーク電流の増加）を抑制することができる。
【００３０】
（実施の形態７）
図８は、本発明の実施の形態７の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態６と異なる点は、ゲート電極７がポリシリコン２１とシリサイド２２の２層構造の積層膜からなることである。中抜きゲート型プレーナＭＯＳＦＥＴは、ゲート電極７の断面積が小さいため、ゲート抵抗が増大するという課題があった。ゲート電極７をポリシリコン２１とシリサイド２２の２層構造とすることで、ポリシリコンの１層構造と比べてゲート抵抗を１桁程度、低減することができる。
【００３１】
（実施の形態８）
図９は、本発明の実施の形態８の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態６と異なる点は、ｐ型ウェル領域３の間に、このｐ型ウェル領域３と逆の導電型を有し、ｎ−型層２より不純物濃度が高い（抵抗が低い）ｎ型領域２３があることである。「２段ゲート構造」と「ｐ型ウェル領域３の横方向の凸部１０が基板表面より内部にある構造」を実施せずに、ｎ型領域２３を設けると、ｐ型ウェル領域３からｎ型領域２３へ、空乏層が伸び難くなり、リーク電流が増加するという課題があった。「２段ゲート構造」と「ｐ型ウェル領域３の横方向の凸部１０が基板表面より内部にある構造」を実施することで、リーク電流に対するマージンが増加するので、ｎ型領域２３を設けて、ｐ型ウェル領域３間の抵抗（ＪＦＥＴ抵抗）を下げ、オン抵抗を低減することができる。
【００３２】
（実施の形態９）
図１０は、本発明の実施の形態９の半導体装置である中抜きゲート型プレーナＭＯＳＦＥＴの断面図を示す。本実施の形態の中抜きゲート型プレーナＭＯＳＦＥＴが実施の形態６と異なる点は、ゲート電極７の開口部に、ソース電位のダミーゲート電極２４を設けたことである。このダミーゲート電極２４は、ゲート電極７と分離され、ｎ−型層２の真上に形成された絶縁膜上に形成され、ソース電極８と電気的に接続されている。ダミーゲート電極２４はｐ型ウェル領域３からｎ−型層２へ伸びる空乏層を、伸び易くする働き（リサーフ効果）があるため、リーク電流が低減する。
【００３３】
本発明者らは、ダミーゲート電極２４の抵抗値を最適化することで、スイッチング時の電圧振動を抑制できることを見出したので、図１１から図１３を用いて説明する。
【００３４】
図１１は、パワーＭＯＳＦＥＴ４１とボディ・ダイオード４２に、スナバ抵抗４３とスナバ容量４４を追加した回路図である。スナバ抵抗４３とスナバ容量４４の直列回路は、パワーＭＯＳＦＥＴ４１のドレインとソースの間に接続され、パワーＭＯＳＦＥＴ４１がスイッチングする際の電圧変動を抑制する効果がある。図１０のダミーゲート電極２４とｎ−型層２の間の寄生容量はスナバ容量４４に相当し、ダミーゲート電極２４の奥行き方向の抵抗はスナバ抵抗４３に相当するので、図１０の構造はスナバ回路を内蔵していることになる。ダミーゲート電極２４の抵抗が小さいと、電圧振動をダンピングする効果が小さくなり、抵抗が大きいと容量への充電が遅くなり、電圧変動の抑制効果が小さい。よって、ダミーゲート電極２４の抵抗値には最適値が存在する。
【００３５】
図１２は、プロセッサなどに電力を供給する電源装置に用いられる回路構成を示しており、非絶縁型Ｂｕｃｋコンバータと呼ばれる。非絶縁型Ｂｕｃｋコンバータは、入力電源Ｖｉｎ、入力コンデンサＣｉｎ、ハイサイドＭＯＳＦＥＴ３４、ハイサイドＭＯＳＦＥＴ３４の内蔵ダイオード３５、ローサイドＭＯＳＦＥＴ３６、ローサイドＭＯＳＦＥＴ３６の内蔵ダイオード３７、ハイサイドＭＯＳＦＥＴ３４とローサイドＭＯＳＦＥＴ３６を駆動するドライバ３２、ドライバ３２の電源Ｖｄｒｉｖｅ、ドライバ３２にＰＷＭ信号を供給する電源制御コントローラ３１、出力フィルタを構成する出力インダクタＬ、出力コンデンサＣｏｕｔ、負荷となるプロセッサ３３からなる。
【００３６】
この非絶縁型Ｂｕｃｋコンバータにおいては、第１のスイッチング素子であるハイサイドＭＯＳＦＥＴ３４および第２のスイッチング素子であるローサイドＭＯＳＦＥＴ３６は、入力電源Ｖｉｎに接続される電圧入力端子と基準電位端子との間に直列に接続され、ハイサイドＭＯＳＦＥＴ３４およびローサイドＭＯＳＦＥＴ３６を相補的にオン、オフ制御して、ハイサイドＭＯＳＦＥＴ３４およびローサイドＭＯＳＦＥＴ３６の接続ノードに接続されるインダクタンス素子である出力インダクタＬに対して電流を流して、電圧入力端子に印加されている電圧を変換した電圧を出力させる。
【００３７】
ハイサイドＭＯＳＦＥＴ３４がオンした際に、ローサイドＭＯＳＦＥＴ３６のドレイン電圧Ｖｓｗは入力電源Ｖｉｎの電圧まで上昇する。この時、ローサイドＭＯＳＦＥＴ３６のドレイン電圧Ｖｓｗは入力コンデンサＣｉｎからハイサイドＭＯＳＦＥＴ３４とローサイドＭＯＳＦＥＴ３６のループに存在する寄生インダクタンスの影響で、入力電源Ｖｉｎの電圧以上に上昇し、電圧振動が発生する。近年、非絶縁型Ｂｕｃｋコンバータの損失を低減するため、ドライブ回路の駆動力を上げ、ＭＯＳＦＥＴを高速にスイッチングするため、電圧振動に伴い発生するノイズが電子機器に与える影響が問題となっている。
【００３８】
図１３は、ハイサイドＭＯＳＦＥＴ３４がターンオンした際のローサイドＭＯＳＦＥＴ３６のドレイン電圧Ｖｓｗの電圧波形を示す。スナバ抵抗４３とスナバ容量４４がある場合（図中でＣＲ有りと明記した線）、スナバ抵抗４３とスナバ容量４４が無い場合（図中でＣＲ無しと明記した線）と比べて、電圧振動が抑制されていることが分かる。これは、スイッチング時の電圧の跳ね上がりをスナバ容量４４が緩和することで、ピーク電圧を抑制し、スナバ抵抗４３が電圧振動をダンピングするためである。
【００３９】
（実施の形態６の半導体装置の例の製造方法）
次に、図１４から図１９を用いて、実施の形態６の中抜きゲート型プレーナＭＯＳＦＥＴの製造方法について述べる。
【００４０】
図１４は、ドライエッチングにより、ゲート絶縁膜２８とゲート電極７を加工した後の断面図である。この図１４は、ドレイン領域（第１導電型の半導体領域）であるｎ−型層２の主面にゲート絶縁膜２８を介在して導電膜を形成する工程と、この導電膜にパターンニングを施し、ｎ−型層２の主面の第１領域上にゲート電極７を形成すると共に、このゲート電極７にゲート開口を形成する工程を終えた状態である。
【００４１】
続く図１５において、ｐ型ウェル領域３は、ゲート電極７の間にホトレジスト２５を塗布・パターニングし、斜め方向からのイオン注入２７により自己整合で形成する。斜め方向からイオン注入２７することで、ｐ型ウェル領域３の横方向の凸部１０は基板表面により内部に形成される。この図１５は、ｎ−型層２の主面の第２領域にゲート電極７に対して自己整合で導入された第２導電型の不純物で、チャネル形成領域（第２導電型の半導体領域）であるｐ型ウェル領域３を、ｎ−型層２の主面の垂直方向に対して角度をつけたイオン注入２７により形成する工程を終えた状態である。
【００４２】
続く図１６において、イオン注入により、浅いｎ型ソース領域４を自己整合で形成する。この図１６は、ｐ型ウェル領域３の主面にゲート電極７に対して自己整合で導入された第１導電型の不純物で、第１のソース領域（第１導電型の半導体領域）である浅いｎ型ソース領域４を形成する工程を終えた状態である。
【００４３】
続く図１７において、絶縁膜からなるサイドウォール２６を形成した後、イオン注入により、深いｎ型ソース領域５を自己整合で形成する。この図１７は、ゲート電極７の側面に絶縁膜からなるサイドウォール２６を設け、ｐ型ウェル領域３の主面にゲート電極７に対して自己整合で導入された第１導電型の不純物で、浅いｎ型ソース領域４より深い、第２のソース領域（第１導電型の半導体領域）である深いｎ型ソース領域５を形成する工程を終えた状態である。
【００４４】
続く図１８において、ｐ型ウェル領域３とソース電極を接続するため、深いｎ型ソース領域５からｐ型ウェル領域３に至る溝を形成し、ｐ型ウェル領域３とのコンタクト抵抗を低減するため、イオン注入によりｐ＋型コンタクト領域６を形成する。
【００４５】
続く図１９において、ソース電極８のアルミを蒸着・加工した後、裏面にドレイン電極９のアルミを蒸着する。
【００４６】
以上のようにして、実施の形態６の中抜きゲート型プレーナＭＯＳＦＥＴを製造することができる。なお、実施の形態６以外の他の実施の形態のプレーナＭＯＳＦＥＴ、中抜きゲート型プレーナＭＯＳＦＥＴについても、同様に製造することができる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４８】
本発明の電力変換用半導体装置は、特に、パワーＭＯＳＦＥＴ及びこれを用いた電源装置に利用可能である。
【符号の説明】
【００４９】
１…ｎ＋型基板、２…ｎ−型層、３…ｐ型ウェル領域、４…浅いｎ型ソース領域、５…深いｎ型ソース領域、６…ｐ＋型コンタクト領域、７…ゲート電極、８…ソース電極、９…ドレイン電極、１０…ｐ型ウェル領域の横方向の凸部、１２…ｎ型ソース領域が深い１段ソース構造のｐｎ接合の境界、２１…ポリシリコン、２２…シリサイド、２３…ｎ型領域、２４…ダミーゲート電極、２５…ホトレジスト、２６…サイドウォール、２７…イオン注入、２８…ゲート絶縁膜、
３１…電源制御コントローラ、３２…ドライバ、３３…プロセッサ、３４…ハイサイドＭＯＳＦＥＴ、３５…ハイサイドＭＯＳＦＥＴの内蔵ダイオード、３６…ローサイドＭＯＳＦＥＴ、３７…ローサイドＭＯＳＦＥＴの内蔵ダイオード、４１…パワーＭＯＳＦＥＴ、４２…ボディ・ダイオード、４３…スナバ抵抗、４４…スナバ容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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