(57)【要約】【課題】クロック信号のデューティ比が所望の値からずれても、デューティ比のずれを高精度に検知して補正する。【解決手段】本発明のクロック調整回路は、第１スイッチ素子２１と、第２スイッチ素子２２と、第３スイッチ素子２３と、第４スイッチ素子２４と、第１容量素子２５と、第２容量素子２６と、ずれ検出部２７とを備える構成とする。本発明では、第１スイッチ素子２１及び第２スイッチ素子２２からなる回路に、正相のクロック信号を印加する。また、第３スイッチ素子２３及び第４スイッチ素子２４からなる回路に逆相のクロック信号を印加する。そして、ずれ検出部２７は、第１スイッチ素子２１の出力端Ｃ及び第３スイッチ素子２３の出力端Ｄ間の電位差に基づいてクロック信号のデューティ比のずれを検出する。【選択図】図７
2011249942.tif 000002
【特許請求の範囲】
【請求項１】
正相のクロック信号のハイレベルが入力端子に印加された際に導通状態となる第１スイッチ素子と、
入力端子が前記第１スイッチ素子の出力端子に接続され、前記正相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第２スイッチ素子と、
逆相の前記クロック信号のハイレベルが入力端子に印加された際に導通状態となる第３スイッチ素子と、
入力端子が前記第３スイッチ素子の出力端子に接続され、前記逆相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第４スイッチ素子と、
一方の端子が前記第１スイッチ素子の出力端子に接続された第１容量素子と、
一方の端子が前記第３スイッチ素子の出力端子に接続された第２容量素子と、
前記第１スイッチ素子の出力端子及び前記第３スイッチ素子の出力端子間の電位差を検知し、その検知信号を前記クロック信号のデューティ比の調整用信号として出力するずれ検出部と
を備えるクロック調整回路。
【請求項２】
前記第１スイッチ素子が、Ｐ型ＭＯＳトランジスタであり、そのゲート端子とドレイン端子とが接続されており、
前記第２スイッチ素子が、Ｎ型ＭＯＳトランジスタであり、そのゲート端子とソース端子とが接続され、且つ、該ソース端子が前記第１スイッチ素子のドレイン端子に接続されており、
前記第３スイッチ素子が、Ｐ型ＭＯＳトランジスタであり、そのゲート端子とドレイン端子とが接続されており、
前記第４スイッチ素子が、Ｎ型ＭＯＳトランジスタであり、そのゲート端子とソース端子とが接続され、且つ、該ソース端子が前記第３スイッチ素子のドレイン端子に接続されている
請求項１に記載のクロック調整回路。
【請求項３】
前記第１スイッチ素子〜第４スイッチ素子が、ダイオードである
請求項１に記載のクロック調整回路。
【請求項４】
前記第１スイッチ素子〜第４スイッチ素子が、全て同じ性能を有する
請求項１に記載のクロック調整回路。
【請求項５】
さらに、前記ずれ検出部の検出結果に基づいて、前記クロック信号のデューティ比を補正するデューティ比補正回路を備える
請求項１に記載のクロック調整回路。
【請求項６】
前記デューティ比補正回路は、
前記クロック信号が入力されるクロック入力端子と、
補正後の前記クロック信号が出力されるクロック出力端子と、
前記クロック信号の立ち上がりのタイミングを所定時間遅延させる第１遅延素子を複数直列接続して構成され、入力端子が前記クロック入力端子に接続された第１遅延素子群と、
前記クロック信号の立ち下がりのタイミングを所定時間遅延させる第２遅延素子を複数直列接続して構成され、入力端子が前記クロック入力端子に接続された第２遅延素子群と、
前記第１遅延素子の出力端子、前記第２遅延素子の出力端子及び前記クロック入力端子と、前記クロック出力端子との間にそれぞれ設けられた複数の第５スイッチ素子とを有する
請求項５に記載のクロック調整回路。
【請求項７】
さらに、前記ずれ検出部の検出結果に基づいて、前記第１遅延素子、前記第２遅延素子及び複数の第５スイッチ素子をＯＮ／ＯＦＦ制御し、前記デューティ比補正回路の前記クロック入力端子と前記クロック出力端子との間に接続する前記第１遅延素子または前記第２遅延素子の切替え制御を行うデューティ比制御回路を備える
請求項６に記載のクロック調整回路。
【請求項８】
さらに、前記第１スイッチ素子の前記出力端子及び前記第３スイッチ素子の前記出力端子間の電位差をリセットするリセット回路を備える
請求項１に記載のクロック調整回路。
【請求項９】
正相のクロック信号のハイレベルが入力端子に印加された際に導通状態となる第１スイッチ素子と、
入力端子が前記第１スイッチ素子の出力端子に接続され、前記正相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第２スイッチ素子と、
逆相の前記クロック信号のハイレベルが入力端子に印加された際に導通状態となる第３スイッチ素子と、
入力端子が前記第３スイッチ素子の出力端子に接続され、前記逆相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第４スイッチ素子と、
一方の端子が前記第１スイッチ素子の出力端子に接続された第１容量素子と、
一方の端子が前記第３スイッチ素子の出力端子に接続された第２容量素子と、
前記第１スイッチ素子の出力端子及び前記第３スイッチ素子の出力端子間の電位差に基づいて前記クロック信号のデューティ比のずれを検出するずれ検出部と
を備えるデューティ比のずれ検知回路。
【請求項１０】
正相のクロック信号のハイレベルが入力端子に印加された際に導通状態となる第１スイッチ素子と、
入力端子が前記第１スイッチ素子の出力端子に接続され、前記正相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第２スイッチ素子と、
逆相の前記クロック信号のハイレベルが入力端子に印加された際に導通状態となる第３スイッチ素子と、
入力端子が前記第３スイッチ素子の出力端子に接続され、前記逆相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第４スイッチ素子と、
一方の端子が前記第１スイッチ素子の出力端子に接続された第１容量素子と、
一方の端子が前記第３スイッチ素子の出力端子に接続された第２容量素子と、
前記第１スイッチ素子の出力端子及び前記第３スイッチ素子の出力端子間の電位差を検知し、その検知信号を前記クロック信号のデューティ比の調整用信号として出力するずれ検出部と
を備える撮像装置。
【請求項１１】
正相のクロック信号のハイレベルが入力端子に印加された際に導通状態となる第１スイッチ素子と、入力端子が前記第１スイッチ素子の出力端子に接続され且つ前記正相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第２スイッチ素子と、逆相の前記クロック信号のハイレベルが入力端子に印加された際に導通状態となる第３スイッチ素子と、入力端子が前記第３スイッチ素子の出力端子に接続され且つ前記逆相のクロック信号のローレベルが出力端子に印加された際に導通状態となる第４スイッチ素子と、一方の端子が前記第１スイッチ素子の出力端子に接続された第１容量素子と、一方の端子が前記第３スイッチ素子の出力端子に接続された第２容量素子と、前記第１スイッチ素子の出力端子及び前記第３スイッチ素子の出力端子間の電位差を検知するずれ検出部とを備えるクロック調整回路に、外部から前記正相のクロック信号を前記第１スイッチ素子の入力端子及び前記第２スイッチ素子の出力端子に印加し、且つ、前記逆相のクロック信号を前記第３スイッチ素子の入力端子及び前記第４スイッチ素子の出力端子に印加するステップと、
前記クロック信号の印加により、前記第１容量素子及び前記第２容量素子が充放電を繰り返すステップと、
前記第１容量素子及び第２容量素子の充放電を所定時間繰り返した後、前記ずれ検出部が、前記第１スイッチ素子の出力端子と前記第３スイッチ素子との間の電位差を検出し、該検出信号を前記クロック信号のデューティ比の調整用信号として出力するステップと
を含むクロック調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のデューティ比のずれを検知して調整することのできるクロック調整回路、ずれ検出回路、撮像装置、及び、クロック調整方法に関する。
【背景技術】
【０００２】
従来、種々の電子機器において、その動作を制御するためにクロック信号が用いられる。例えばＣＩＳ（Contact Image Sensor）等の固体撮像素子におけるカウンタやＤＡＣ（Digital to Analog Converter）等の回路にもクロック信号が供給される（例えば、特許文献１参照）。
【０００３】
ここで、図１５に、特許文献１等で提案されているような従来の固体撮像素子で利用されるカウンタ付近の回路ブロック構成を示す。従来の固体撮像素子では、クロック生成部２０１で生成された所定のデューティ比を有するクロック信号（内部クロック）が、バッファ２０２を介してＤＡＣ２０３及びカウンタ２０４に供給される。このような固体撮像素子では、高精細で且つ高フレームレートの映像信号を生成するために、カウンタ２０４は、ＤＤＲ（Double Data Rate）方式により駆動される。
【０００４】
ＤＤＲ方式でカウンタ２０４を駆動する際の動作概要を、図１６を参照しながら説明する。なお、図１６は、ＤＤＲ駆動のカウンタ２０４の概略ブロック構成図である。ＤＤＲ駆動のカウンタ２０４は、第１ラッチ２０５と、第２ラッチ２０６とで構成される。第１ラッチ２０５の一方の入力端子にはクロック信号（図１６中のＣＬＫ）が入力され、他方の入力端子にはデータ信号（図１６中のＤａｔａ）が入力される。また、第２ラッチ２０６の一方の入力端子にはＮＯＴ素子２０７（インバータ）を介してクロック信号が入力され、他方の入力端子にはデータ信号が入力される。
【０００５】
カウンタ２０４をＤＤＲ駆動する場合、入力されるクロック信号の立ち上がり及び立ち下りの両タイミングでカウント処理を行う。具体的には、第１ラッチ２０５はクロック信号の立ち上がりをトリガーにしてデータをラッチし、第２ラッチ２０６はクロック信号の立ち下りをトリガーにしてデータをラッチする。そして、第２ラッチ２０６でラッチされたデータは、カウンタ２０４の最下位ビットとして使用される。
【０００６】
このような構成のカウンタ２０４では、第１ラッチ２０５及び第２ラッチ２０６でデータをラッチする際のトリガー周期は、クロック信号の半周期であることが望ましい。すなわち、ＤＤＲ方式でカウンタ２０４を駆動する際のクロック信号のデューティ比は、理想的には、５０％であることが望ましい。
【０００７】
なお、本明細書でいうクロック信号の「デューティ比」とは、クロック信号の１周期に占めるハイレベル期間の割合のことであり、［Ｈ幅／クロック信号の周期］×１００％で計算される。また、以下では、クロック信号のハイレベル期間及びローレベル期間をそれぞれＨ期間及びＬ期間と称し、Ｈ期間及びＬ期間の時間幅の値をそれぞれＨ幅及びＬ幅と称す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３２３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、例えば、固体撮像素子のカウンタ等をＤＤＲ方式で駆動する場合には、供給するクロック信号のデューティ比を５０％にすることが望ましい。しかしながら、クロック信号のデューティ比は、例えば、クロック信号を生成する回路（以下、単にクロック生成回路という）の駆動電源やクロック生成回路の製造プロセスの条件等により変動するという問題がある。具体的には、従来のクロック生成回路の構成では、例えばそれを構成するトランジスタの製造ばらつきや動作電圧等のばらつきにより、クロック信号のディーティ比が変動する。
【００１０】
この場合、例えば、カウンタのセットアップホールド時間ｔＳＨを圧迫したり、カウンタの動作マージンが低下したりするといった問題が生じる。より具体的に説明すると、クロック信号のディーティ比の変動（所望値からのずれ）は、ＤＤＲ方式で駆動されているカウンタの最下位ビットに影響を与える。例えば、２００ＭＨｚ−ＤＤＲ方式で動作するカウンタにおいて、クロック生成回路の製造ばらつきによりデューティ比が６０％となった場合、クロック信号のＨ幅は６ｎＳとなり、Ｌ幅は４ｎＳとなる。このような場合には、Ｌ幅＝４ｎＳでのカウンタ動作を保証する必要がある。すなわち、デューティ比がずれると、カウンタの動作周波数の下限値や下限動作電圧の値を律速するおそれがある。
【００１１】
なお、上記特許文献１を含み、従来、クロック生成回路は、ロジック回路の一部として作製されることが多く、その場合にはデューティ比を加味したアナログ的な設計は行われない。それゆえ、従来、動作電圧や製造プロセスに対してロバスト性を有するクロック生成回路は少ない。
【００１２】
上述したクロック信号のデューティ比のずれの影響を抑制する手法として、従来、倍速のクロック信号を使用する手法が用いられる。しかしながら、例えば固体撮像素子では、近年、より高精細、高フレームレートへの要求が高まっており、この要求に応えるためには、カウンタ、ＤＡＣを駆動するクロック信号の周波数もより高周波へシフトさせる必要がある。このような現状では、上述のような倍速のクロック信号を用いた対応で上記問題を解決することは困難である。
【００１３】
本発明は、上述のような現況に鑑みなされたものである。本発明の目的は、クロック信号の動作周波数がより高くなっても倍速のクロック信号を使用することなく、クロック信号のデューティ比のずれを補正することのできるクロック調整回路、ずれ検出回路、撮像装置、及び、デューティ比調整方法を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明のクロック調整回路は、第１スイッチ素子と、第２スイッチ素子と、第３スイッチ素子と、第４スイッチ素子と、第１容量素子と、第２容量素子と、ずれ検出部とを備える構成とする。そして、各部の構成及び動作を次のようにする。第１スイッチ素子は、正相のクロック信号のハイレベルが入力端子に印加された際に導通状態となる。第２スイッチ素子は、入力端子が第１スイッチ素子の出力端子に接続され、正相のクロック信号のローレベルが出力端子に印加された際に導通状態となる。第３スイッチ素子は、逆相の前記クロック信号のハイレベルが入力端子に印加された際に導通状態となる。第４スイッチ素子は、入力端子が第３スイッチ素子の出力端子に接続され、逆相のクロック信号のローレベルが出力端子に印加された際に導通状態となる。第１容量素子は、一方の端子が第１スイッチ素子の出力端子に接続される。第２容量素子は、一方の端子が第３スイッチ素子の出力端子に接続される。ずれ検出部は、第１スイッチ素子の出力端子及び第３スイッチ素子の出力端子間の電位差を検知し、その検知信号をクロック信号のデューティ比の調整用信号として出力する。
【００１５】
本発明のずれ検出回路は、上記本発明のクロック調整回路と同様に、第１スイッチ素子と、第２スイッチ素子と、第３スイッチ素子と、第４スイッチ素子と、第１容量素子と、第２容量素子と、ずれ検出部とを備える構成とする。
【００１６】
本発明の撮像装置は、上記本発明のクロック調整回路を備える構成とする。
【００１７】
また、本発明のクロック調整方法は、上記本発明のクロック調整回路によるクロック信号のデューティ比の調整方法であり、次のようにして行われる。まず、外部から正相のクロック信号を第１スイッチの入力端子及び第２スイッチ素子の出力端子に印加し、且つ、逆相のクロック信号を第３スイッチの入力端子及び第４スイッチ素子の出力端子に印加する。次いで、クロック信号の印加により、第１容量素子及び第２容量素子が、充放電を繰り返す。そして、第１容量素子及び第２容量素子の充放電を所定時間繰り返した後、ずれ検出部が、第１スイッチ素子の出力端子と第３スイッチ素子との間の電位差を検出し、該検出信号をクロック信号のデューティ比の調整用信号として出力する。
【００１８】
本発明では、正相のクロック信号を第１及び第２スイッチ素子に印加してそれらをＯＮ／ＯＦＦ制御することにより、第１容量素子の充放電を繰り返す。また、この際、逆相のクロック信号を第３及び第４スイッチ素子に印加してそれらをＯＮ／ＯＦＦ制御することにより、第２容量素子の充放電を繰り返す。そして、本発明では、この動作により生じる第１スイッチ素子の出力端子と第３スイッチ素子の出力端子との間の電位差を検知し、その検知信号をクロック信号のデューティ比の調整用信号として出力する。
【発明の効果】
【００１９】
上述のように、本発明では、クロック信号の動作周波数に関係なく、クロック信号のデューティ比の所望の値からのずれを略リアルタイムで自動的に検知し、該検知信号をクロック信号のデューティ比の調整用信号として出力することができる。それゆえ、本発明によれば、クロック信号の動作周波数がより高くなっても倍速のクロック信号を使用することなく、検知したデューティ比のずれに基づいてデューティ比を所望の値に補正することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係るクロック調整回路の概略ブロック構成図である。
【図２】デューティ比変動回路の内部構成を示す図である。
【図３】第１遅延素子の内部構成を示す図である。
【図４】デューティ比変動回路の動作を説明するための図である。
【図５】第１遅延素子の別の構成例である。
【図６】第２遅延素子の別の構成例である。
【図７】デューティ比検知回路の内部構成を示す図である。
【図８】デューティ比検知回路の動作を説明するために図である。
【図９】デューティ比検知回路の判定原理を説明するために図である。
【図１０】本発明の一実施形態に係るクロック信号のデューティ比調整手法の手順を示すフローチャートである。
【図１１】デューティ比調整時のタイミングチャートである。
【図１２】変形例１のクロック調整回路におけるデューティ比検知回路の概略構成図である。
【図１３】変形例２−１のクロック調整回路におけるデューティ比検知回路の概略構成図である。
【図１４】変形例２−２のクロック調整回路におけるデューティ比検知回路の概略構成図である。
【図１５】従来の固体撮像素子におけるカウンタ周辺の回路ブロック構成図である。
【図１６】従来のＤＤＲ駆動のカウンタの動作概要を説明するための図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の一実施形態に係るクロック調整回路、ずれ検出回路及びクロック調整方法を、図面を参照しながら下記の順で説明する。なお、本発明は、以下の例に限定されない。
１．クロック調整回路の基本構成例
２．デューティ比変動回路の構成及び動作
３．デューティ比検知回路の構成及び動作
４．クロック信号のデューティ比調整手法
５．各種変形例
【００２２】
＜１．クロック調整回路の基本構成例＞
図１に、本発明の一実施形態に係るクロック調整回路のブロック構成を示す。なお、図１に示すクロック調整回路１０は、例えば図１５及び図１６に示す固体撮像素子（固体撮像装置）のカウンタ２０４やＤＡＣ２０３等に供給するクロック信号のデューティ比調整回路として用いることができる。また、本発明はこれに限定されず、本実施形態のクロック調整回路は、クロック信号を用いて動作制御を行うあらゆる電子機器に適用可能である。
【００２３】
クロック調整回路１０は、クロック信号の生成回路の出力側の最終端に設けられ、その入力端子は、ＰＬＬ（Phase Locked Loop）等から構成されるクロック生成部５の出力端子に接続される。クロック調整回路１０は、クロック信号を供給する外部回路の動作マージンがより高くなるように、クロック生成部５から入力される内部クロック信号のデューティ比を調整する。そして、クロック調整回路１０は、デューティ比調整後のクロック信号を所定の外部回路に供給する。
【００２４】
なお、本実施形態では、クロック信号のデューティ比を５０％に調整するクロック調整回路１０について説明する。すなわち、本実施形態では、例えば、図１５に示す固体撮像装置内のカウンタ２０４やＤＡＣ２０３等をＤＤＲ駆動する場合に好適なクロック調整回路１０の例を説明する。なお、本発明の用途はこれに限定されない。本発明のクロック調整回路では、後述するように、クロック信号のデューティ比が５０％より大きいか、あるいは、小さいかを判別することができるので、デューティ比が５０％より大きいあるいは小さいクロック信号を必要とする用途にも適用可能である。
【００２５】
クロック調整回路１０は、図１に示すように、デューティ比変動回路１（デューティ比補正回路）と、デューティ比検知回路２（ずれ検知回路）と、デューティ比制御回路３とを備える。
【００２６】
デューティ比変動回路１は、その入力端子がクロック生成部５に接続され、クロック生成部５から入力されるクロック信号のデューティ比を所定の値に補正する（変動させる）。そして、デューティ比変動回路１は、デューティ比補正後のクロック信号を、例えばカウンタ等の外部回路に出力するとともに、デューティ比検知回路２に出力する。なお、デューティ比変動回路１の詳細な構成は、後で詳述する。
【００２７】
デューティ比検知回路２は、その入力端子がデューティ比変動回路１の出力端子に接続され、デューティ比変動回路１から出力されるクロック信号のデューティ比を検知する。本実施形態では、デューティ比検知回路２は、クロック信号のデューティ比が５０％か、５０％より大きいか、あるいは、５０％より低いかを検知する。そして、デューティ比検知回路２は、クロック信号のデューティ比の検知結果（デューティ比の調整用信号）をデューティ比制御回路３に出力する。すなわち、本実施形態では、デューティ比検知回路２は、例えばカウンタ等の外部回路に実際に供給されているクロック信号のデューティ比をリアルタイムで検知する。なお、デューティ比検知回路２の詳細な構成は、後で詳述する。
【００２８】
デューティ比制御回路３は、その入力端子がデューティ比検知回路２の出力端子に接続され、デューティ比検知回路２から入力されるデューティ比の検知結果に基づいて、デューティ比変動回路１の動作を制御する。
【００２９】
上述のように、本実施形態のクロック調整回路１０では、外部回路にクロック信号を供給しながら、そのクロック信号のデューティ比をリアルタイムで検知し、その検知結果をフィードバックしてデューティ比を最適な値に調整する。
【００３０】
＜２．デューティ比変動回路の構成及び動作＞
［デューティ比変動回路の構成］
図２に、本実施形態のデューティ比変動回路１の内部構成を示す。デューティ比変動回路１は、複数の第１遅延素子１１と、複数の第２遅延素子１２と、複数のスイッチ１３（第５スイッチ素子）とを備える。
【００３１】
複数の第１遅延素子１１は、直列に配置され、隣り合う第１遅延素子１１間において、一方の第１遅延素子１１の入力端子と他方の第１遅延素子１１の出力端子とが接続される。そして、直列接続された複数の第１遅延素子１１により構成された第１遅延チェーン１１０（第１遅延素子群）の入力端子が、デューティ比変動回路１の入力端子１４（クロック入力端子）に接続される。
【００３２】
一方、複数の第２遅延素子１２もまた、直列に配置され、隣り合う第２遅延素子１２間において、一方の第２遅延素子１２の入力端子と他方の第２遅延素子１２の出力端子とが接続される。そして、直列接続された複数の第２遅延素子１２により構成された第２遅延チェーン１２０（第２遅延素子群）の入力端子が、デューティ比変動回路１の入力端子１４に接続される。
【００３３】
また、隣り合う第１遅延素子１１間、隣り合う第２遅延素子間、及び、デューティ比変動回路１の入力端子１４には、それぞれ、一つのスイッチ１３の入力端子が接続される。そして、各スイッチ１３の出力端子は、デューティ比変動回路１の出力端子１５（クロック出力端子）に接続される。
【００３４】
さらに、第１遅延素子１１及び第２遅延素子１２はそれぞれ制御端子を有し、該制御端子はデューティ比制御回路３に接続された制御ライン１６に接続される。これにより、第１遅延素子１１及び第２遅延素子１２のＯＮ／ＯＦＦ制御は、デューティ比制御回路３の出力信号により制御される。また、図２には示さないが、各スイッチ１３もデューティ比制御回路３から出力される制御信号により、ＯＮ／ＯＦＦ制御される。この各遅延素子及びスイッチ１３をＯＮ／ＯＦＦ制御することにより、デューティ比変動回路１の入力端子１４及び出力端子１５間に繋ぐ遅延素子の切替え制御を行う。
【００３５】
なお、本実施形態では、後述するように消費電力を低減するために各遅延素子をＯＮ／ＯＦＦ制御するが、本発明はこれに限定されない。第１遅延素子１１及び第２遅延素子１２をＯＮ／ＯＦＦ制御せず、ディーティ比調整時には、全ての遅延素子が動作状態であってもよい。この場合には、スイッチ１３のＯＮ／ＯＦＦ制御のみにより、デューティ比変動回路１の入力端子１４及び出力端子１５間に繋ぐ遅延素子の切替え制御を行う。
【００３６】
第１遅延素子１１は、クロック信号の立ち上がりのタイミングを所定時間遅延させて、クロック信号のＨ幅を狭くする（Ｌ幅を広くする）回路素子である。また、各第１遅延素子１１の構成は、全て同じ構成とする。すなわち、図２に示す例では、各第１遅延素子１１で狭くするＨ幅の量（各第１遅延素子１１におけるデューティ比の調整量）は全て同じとする。また、図２に示す例では、各第１遅延素子１１は、デューティ比を１％低くするように構成されているものとする。
【００３７】
一方、第２遅延素子１２は、クロック信号の立ち下がりのタイミングを所定時間遅延させて、クロック信号のＨ幅を広くする（Ｌ幅を狭くする）回路素子である。また、各第２遅延素子１２の構成は、全て同じ構成とする。すなわち、図２に示す例では、各第２遅延素子１２で広げるＨ幅の量（各第２遅延素子１２におけるデューティ比の調整量）は全て同じとする。また、図２に示す例では、各第２遅延素子１２は、デューティ比を１％高くするように構成されているものとする。
【００３８】
なお、各遅延素子及び各遅延チェーンの構成は、図２に示す例に限定されず、例えば、用途、必要とする調整精度等に応じて適宜変更できる。例えば、各遅延素子におけるデューティ比の調整量を１％より大きくしてもよいし、小さくしてもよい。また、例えば、遅延チェーンを構成する各遅延素子を互いに異なる構成（異なるデューティ比調整量）にしてもよい。さらに、各遅延チェーンを構成する遅延素子の数も例えば用途、想定されるデューティ比のずれ量等を考慮して適宜設定できる。
【００３９】
［遅延素子の構成及び動作］
ここで、上述のようにクロック信号のＨ幅を変化させることのできる遅延素子の構成及び動作の一例を、図３を参照しながら説明する。なお、図３は、第１遅延素子１１のより詳細な回路構成図である。ただし、ここでは、説明の便宜上、まず、デューティ比制御回路３でＯＮ／ＯＦＦ制御しないタイプの遅延素子について説明する。
【００４０】
この場合、第１遅延素子１１は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ１１３と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタ１１４とからなる第１インバータ１１５を備える。また、第１遅延素子１１は、第１インバータ１１５の出力側に配置されたＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７とからなる第２インバータ１１８を備える。なお、第２インバータ１１８の入力端子は、第１インバータ１１５の出力端子Ａに接続される。さらに、第１遅延素子１１は、第１インバータ１１５の出力端子Ａと、グランドとの間に接続された容量素子１１９を備える。
【００４１】
図３に示す回路構成の第１遅延素子１１の動作例を、図４に示す。なお、図４は、図３に示す第１遅延素子１１の入力端子（ＩＮ）、容量素子１１９及び第１インバータ１１５間の接続点（α）、並びに、第１遅延素子１１の出力端子Ｂ（ＯＵＴ）における信号波形図である。なお、図４に示す信号波形の横軸は時間である。
【００４２】
いま、第１遅延素子１１を構成する４つのＭＯＳトランジスタ（スイッチ素子）の性能が同じ場合を考える。なお、ここでいう各スイッチ素子の「性能が同じ」とは、各スイッチ素子の通電時における電流量が同じであることをいう。本実施形態のように、各スイッチ素子を例えばＭＯＳトランジスタで構成した場合には、各ＭＯＳトランジスタのチャネルサイズ（チャネル幅及びチャネル長）を同じにすることにより性能を同じにすることができる。また、ここでいう各スイッチ素子の「性能が同じ」とは、性能が完全一致する場合だけでなく、各スイッチ素子の製造ばらつき等により若干性能にばらつきが生じる場合（性能が略同じ場合）も含む意味である。
【００４３】
この場合、図４中の実線で示す波形のように、容量素子１１９の接続点（α）における信号波形は、第１遅延素子１１の入力端子の信号波形（ＩＮ）を反転したような波形となる。また、第１遅延素子１１の出力端子Ｂにおける信号波形（ＯＵＴ）は、容量素子１１９の接続点（α）における信号波形を反転した波形となる。すなわち、第１遅延素子１１を構成する４つのＭＯＳトランジスタの性能が同じである場合には、第１遅延素子１１は、入力されたクロック信号のデューティ比を変化させずに出力する。
【００４４】
それに対して、本実施形態では、第１遅延素子１１中の４つのＭＯＳトランジスタのうち、例えば、第１インバータ１１５内のＮＭＯＳトランジスタ１１４の性能を他のＭＯＳトランジスタの性能より低くする。具体的には、他のＭＯＳトランジスタに比べて、ＮＭＯＳトランジスタ１１４のチャネル長を長くする、または、チャネル幅を狭くすることにより性能を下げる。
【００４５】
このような構成にすると、クロック信号がＬ期間からＨ期間に遷移した際に、容量素子１１９の接続点（α）の電位を、ＯＮ状態となるＮＭＯＳトランジスタ１１４を介してグランドに引き込む性能が低下する。この結果、図４中の接続点αの信号波形では、破線で示すように、ハイレベルからローレベルへの信号遷移の傾きが小さくなる。すなわち、ハイレベルからローレベルへの信号遷移が遅延する。これにより、第２インバータ１１８から出力される信号（ＯＵＴ）も、図４中の破線で示すように、上述した遅延量に対応する分だけ、信号の立ち上がりが遅延する。その結果、第１遅延素子１１から出力されるクロック信号のＨ幅は、入力されたクロック信号のＨ幅より狭くなり、第１遅延素子１１からは、デューティ比が低下した信号が出力される。
【００４６】
なお、第２遅延素子１２内部も、図３に示す回路構成と同様に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるインバータを２段接続して構成することができる。ただし、この場合、例えば、図３に示す例では第１インバータ１１５内のＰＭＯＳトランジスタ１１３の性能を、他のＭＯＳトランジスタより低くする。
【００４７】
このよう構成すると、クロック信号がＨ期間からＬ期間に遷移した際に、容量素子１１９の接続点αの電位をハイレベルに引き上げる能力が低下する。この結果、図４中の接続点αの信号波形では、一点鎖線で示すように、ローレベルからハイレベルへの信号遷移の傾きが小さくなる（ローレベルからハイレベルへの信号遷移が遅延する）。これにより、第２インバータ１１８から出力される信号（ＯＵＴ）も、図４中の一点鎖線で示すように、上述した遅延量に対応する分だけ、信号の立ち下がりが遅延する。その結果、第１遅延素子１１から出力されるクロック信号のＨ幅は、入力されたクロック信号のＨ幅より広くなり、第１遅延素子１１からは、デューティ比が上昇した信号が出力される。
【００４８】
本実施形態のデューティ比変動回路１の各遅延素子は、図３に示すインバータ（ＮＯＴＯ素子）を２段構成して実現することができるが、上述のように、この遅延素子はＯＮ／ＯＦＦ制御しないタイプの素子である。それゆえ、デューティ比変動回路１の動作時に、全ての遅延素子が動作するので、遅延素子の数が大きい場合には消費電力も大きくなる。それゆえ、より低消費電力が要求される用途では、各遅延素子は、さらにその動作をＯＮ／ＯＦＦ制御する機能を備えることが好ましい。図２に示すデューティ比変動回路１の構成例では、そのような機能を有する遅延素子を用いた例を示している。
【００４９】
本実施形態では、第１遅延素子１１に図３で説明したＨ幅の調整機能に加えてさらに動作のＯＮ／ＯＦＦ制御機能を持たせるため、第１遅延素子１１をＮＯＴ素子（インバータ）で２段構成する代わりに、ＮＡＮＤ素子とＮＯＴ素子とを組み合わせて構成する。図５に、その第１遅延素子１１の構成例を示す。
【００５０】
第１遅延素子１１は、ＮＡＮＤ素子１１１と、その出力端に接続されたＮＯＴ素子１１２とで構成することができる。この場合、ＮＡＮＤ素子１１１の一方の入力端子には、クロック生成部５からのクロック信号、または、前段（入力端子１４側）に位置する第１遅延素子１１からの出力信号が入力される。一方、ＮＡＮＤ素子１１１の他方の入力端子には、デューティ比制御回路３から制御ライン１６を介して制御信号Ｅが入力される。第１遅延素子１１の動作は、この制御信号Ｅに基づいてＯＮ／ＯＦＦ制御される。
【００５１】
また、本実施形態では、第２遅延素子１２に図３で説明したＨ幅の調整機能に加えてさらに動作のＯＮ／ＯＦＦ制御機能を持たせるため、第２遅延素子１２をＮＯＲ素子とＮＯＴ素子とを組み合わせて構成する。図６に、その第２遅延素子１２の構成例を示す。
【００５２】
第２遅延素子１２は、ＮＯＲ素子１２１と、その出力端に接続されたＮＯＴ素子１２２とで構成することができる。この場合、ＮＯＲ素子１２１の一方の入力端子には、クロック生成部５からのクロック信号、または、前段（入力端子１４側）に位置する第２遅延素子１２からの出力信号が入力される。一方、ＮＯＲ素子１２１の他方の入力端子には、デューティ比制御回路３から制御ライン１６を介して制御信号ＥＢが入力される。第２遅延素子１２の動作は、この制御信号ＥＢに基づいてＯＮ／ＯＦＦ制御される。
【００５３】
本実施形態では、図３〜６に示すような構成及び動作の遅延素子を用いて入力されるクロック信号のデューティ比を調整する。特に、各遅延素子を図５及び６に示すような構成にすると、デューティ比変動回路１の動作時に必要な遅延素子のみを動作させることができるので、消費電力をより低減することができる。
【００５４】
［デューティ比変動回路の動作］
次に、デューティ比変動回路１におけるディーティ比の調整動作を、図２を参照しながら簡単に説明する。なお、図２に示す例では、デューティ比変動回路１に入力されるクロック信号のデューティ比が５３％の場合の調整例を示す。
【００５５】
この場合、デューティ比制御回路３の制御により、最終的には、第１遅延チェーン１１０内の入力端子１４側から３つの第１遅延素子１１がＯＮ状態となり、それ以外の遅延素子はＯＦＦ状態となる。また、この際、デューティ比制御回路３により、入力端子１４側から３つ目の第１遅延素子１１の出力端に接続されたスイッチ１３のみがＯＮ状態となるように制御される。
【００５６】
これにより、デューティ比変動回路１に入力されるデューティ比５３％のクロック信号は、図２中の破線矢印に示すように、入力端子１４側から３つの第１遅延素子１１、及び、３つ目の第１遅延素子１１の出力端に接続されたスイッチ１３を通過して出力される。この際、クロック信号が通過する各第１遅延素子１１において１％ずつデューティ比が低下するので、最終的には、デューティ比５０％のクロック信号が出力端子１５から出力される。
【００５７】
なお、図２に示す例において、本実施形態では、デューティ比５３％のクロック信号が入力された際には、入力端子１４側から第１遅延素子１１を一つずつＯＮ状態しながらデューティ比の検知及び調整を繰り返し、図２に示す動作状態にする。すなわち、本実施形態では、デューティ比を１％調整する動作を３回繰り返すことにより、図２に示す動作状態にする。
【００５８】
ただし、デューティ比変動回路１における遅延素子及びスイッチ１３の切替え制御は上述した例に限定されない。例えば、後述するデューティ比検知回路２の検知結果（電位差の値）に基づいて、デューティ比のずれ量を算出し、その算出結果に基づいてＯＮ状態にする遅延素子を特定し、その特定された遅延素子を同時にＯＮ状態にしてもよい。なお、この場合には、予め、デューティ比検知回路２の検知結果（電位差）とデューティ比のずれ量との対応を予め調べておき、その対応テーブル等をデータとして記憶しておく。
【００５９】
＜３．デューティ比検知回路の構成及び動作＞
［デューティ比検知回路の構成］
図７に、本実施形態のデューティ比検知回路２の内部構成を示す。
【００６０】
デューティ比検知回路２は、内部クロックの入力端子に接続されたＮＯＴ素子２０を備える。また、デューティ比検知回路２は、ダイオード接続されたＰＭＯＳトランジスタ２１（以下、第１ＭＯＳトランジスタという）と、ダイオード接続されたＮＭＯＳトランジスタ２２（以下、第２ＭＯＳトランジスタという）とを備える。さらに、デューティ比検知回路２は、ダイオード接続された別のＰＭＯＳトランジスタ２３（以下、第３ＭＯＳトランジスタという）と、ダイオード接続された別のＮＭＯＳトランジスタ２４（以下、第４ＭＯＳトランジスタという）とを備える。
【００６１】
なお、第１ＭＯＳトランジスタ２１及び第３ＭＯＳトランジスタ２３では、そのゲート端子とドレイン端子とを接続することにより、ダイオード接続が形成される。一方、第２ＭＯＳトランジスタ２２及び第４ＭＯＳトランジスタ２４では、そのゲート端子とソース端子とを接続することにより、ダイオード接続が形成される。また、本実施形態では、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４（第１〜第４スイッチ素子）の例えばチャネル長、チャネル幅等のサイズは全て同じとする。すなわち、本実施形態では、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４の性能は、全て同じとする。
【００６２】
なお、本実施形態では、各ＭＯＳトランジスタの通電時における電流量（性能）が同じであれば、各ＭＯＳトランジスタの例えばチャネル長、チャネル幅等のサイズは互いに異なっていてもよい。また、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４の性能は、各ＭＯＳトランジスタの製造ばらつき等により若干異なっていてもよい。さらに、用途等に応じて許容される範囲内であれば、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４の性能が若干異なっていてもよい。
【００６３】
さらに、デューティ比検知回路２は、第１容量素子２５と、第２容量素子２６と、差動アンプ２７（ずれ検出部）と、リセット回路２８とを備える。なお、リセット回路２８は、リセットスイッチ２９と、ＮＯＴ素子３０とで構成される。各素子の接続関係は、次の通りである。
【００６４】
第１ＭＯＳトランジスタ２１のソース端子は、第２ＭＯＳトランジスタ２２のドレイン端子に接続され、第１ＭＯＳトランジスタ２１のドレイン端子は、第２ＭＯＳトランジスタ２２のソース端子に接続される。すなわち、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２間では、ソース端子とドレイン端子とを互いに接続する。そして、本実施形態では、第１ＭＯＳトランジスタ２１のソース端子（ゲート端子が接続されていない側の端子）が、内部クロック信号の入力端子に接続される。すなわち、ダイオード接続された第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２からなる回路には、正相のクロック信号が入力される。
【００６５】
また、本実施形態では、第１ＭＯＳトランジスタ２１のドレイン端子（第２ＭＯＳトランジスタ２２のソース端子）は、差動アンプ２７の「＋」側の入力端子に接続される。なお、以下では、第１ＭＯＳトランジスタ２１のドレイン端子と第２ＭＯＳトランジスタ２２のソース端子との接続点を接点Ｃと称す。
【００６６】
第３ＭＯＳトランジスタ２３のソース端子は、第４ＭＯＳトランジスタ２４のドレイン端子に接続され、第３ＭＯＳトランジスタ２３のドレイン端子は、第４ＭＯＳトランジスタ２４のソース端子に接続される。すなわち、第３ＭＯＳトランジスタ２３及び第４ＭＯＳトランジスタ２４間では、ソース端子とドレイン端子とを互いに接続する。そして、本実施形態では、第３ＭＯＳトランジスタ２３のソース端子（ゲート端子が接続されていない側の端子）が、ＮＯＴ素子２０の出力端子に接続される。すなわち、ダイオード接続された第３ＭＯＳトランジスタ２３及び第４ＭＯＳトランジスタ２４からなる回路には、逆相のクロック信号が入力される。
【００６７】
また、本実施形態では、第３ＭＯＳトランジスタ２３のドレイン端子（第４ＭＯＳトランジスタ２４のソース端子）は、差動アンプ２７の「−」側の入力端子に接続される。なお、以下では、第３ＭＯＳトランジスタ２３のドレイン端子と第４ＭＯＳトランジスタ２４のソース端子との接続点を接点Ｄと称す。
【００６８】
第１容量素子２５の一方の端子は、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２からなる回路の接点Ｃに接続され、他方の端子は接地される。一方、第２容量素子２６の一方の端子は、第３ＭＯＳトランジスタ２３及び第４ＭＯＳトランジスタ２４からなる回路の接点Ｄに接続され、他方の端子は接地される。
【００６９】
また、リセットスイッチ２９は、接点Ｃ及びＤ間に設けられ、その一方の制御端子がリセット信号の入力端子に接続され、他方の制御端子がＮＯＴ素子３０を介してリセット信号の入力端子に接続される。本実施形態では、デューティ比のずれの検知を行う前に、リセットスイッチ２９を用いて、接点Ｃ及びＤ間をショートし、接点Ｃ及びＤ間の電位差を零にする。このリセットスイッチ２９のＯＮ／ＯＦＦ制御は、デューティ比制御回路３から制御端子に入力されるリセット信号により行われる。
【００７０】
［デューティ比検知回路の動作］
次に、デューティ比検知回路２の動作を、図８（ａ）及び（ｂ）を参照しながら説明する。なお、図８（ａ）は、入力されるクロック信号がＨ期間である時のデューティ比検知回路２の動作の様子を示す図である。また、図８（ｂ）は、クロック信号がＬ期間である時のデューティ比検知回路２の動作の様子を示す図である。なお、図８（ａ）及び（ｂ）に示す例では、説明を簡略化するため、デューティ比検知回路２中の接点Ｃ及びＤの電位の初期状態が、クロック信号のハイレベルの電圧ＶＤＤとローレベルの電圧ＶＳＳとの中間値である場合を説明する。
【００７１】
まず、クロック信号がＨ期間である場合、図８（ａ）に示すように、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２からなる回路には、ハイレベルの電圧ＶＤＤが供給される。この場合、該回路の入力端における電位（ＶＤＤ）は、接点Ｃ（ゲート端子）の電位に対して相対的に高くなるので、Ｐチャネルの第１ＭＯＳトランジスタ２１がＯＮ状態となり、Ｎチャネルの第２ＭＯＳトランジスタ２２がＯＦＦ状態となる。これにより、接点Ｃの電位は上昇し（図８（ａ）中の白抜き矢印）、接点Ｃに接続された第１容量素子２５が充電される。
【００７２】
また、この際、第３ＭＯＳトランジスタ２３及び第４ＭＯＳトランジスタ２４からなる回路には、ローレベルの電圧ＶＳＳが供給される。この場合、該回路の入力端における電位（ＶＳＳ）は、接点Ｄ（ゲート端子）の電位に対して相対的に低くなるので、Ｐチャネルの第３ＭＯＳトランジスタ２３がＯＦＦ状態となり、Ｎチャネルの第４ＭＯＳトランジスタ２４がＯＮ状態となる。これにより、接点Ｄの電位は低下し（図８（ａ）中の破線矢印）、接点Ｄに接続された第２容量素子２６が放電される。
【００７３】
一方、クロック信号がＬ期間である場合、図８（ｂ）に示すように、第１ＭＯＳトランジスタ２１及び第２ＭＯＳトランジスタ２２からなる回路には、ローレベルの電圧ＶＳＳが供給される。この場合、該回路の入力端における電位（ＶＳＳ）は、接点Ｃの電位に対して相対的に低くなるので、Ｐチャネルの第１ＭＯＳトランジスタ２１がＯＦＦ状態となり、Ｎチャネルの第２ＭＯＳトランジスタ２２がＯＮ状態となる。これにより、接点Ｃの電位は低下し（図８（ｂ）中の破線矢印）、接点Ｃに接続された第１容量素子２５が放電される。
【００７４】
また、この際、第３ＭＯＳトランジスタ２３及び第４ＭＯＳトランジスタ２４からなる回路には、ハイレベルの電圧ＶＤＤが供給される。この場合、該回路の入力端における電位（ＶＤＤ）は、接点Ｄの電位に対して相対的に高くなるので、Ｐチャネルの第３ＭＯＳトランジスタ２３がＯＮ状態となり、Ｎチャネルの第４ＭＯＳトランジスタ２４がＯＦＦ状態となる。これにより、接点Ｄの電位は上昇し（図８（ｂ）中の白抜き矢印）、接点Ｄに接続された第２容量素子２６が充電される。
【００７５】
上述のように、本実施形態のデューティ比検知回路２では、第１容量素子２５及び第２容量素子２６が、クロック信号のＨ期間及びＬ期間に対応して充放電を繰り返す。しかしながら、クロック信号のＨ幅とＬ幅とが異なると、各容量素子における充電時間及び放電時間が異なる。それゆえ、クロック信号のＨ幅とＬ幅とが異なる場合、上述した充放電を各容量素子で繰り返すと、接点Ｃ及びＤ間に電位差が生じる。そして、その電位差は充放電の繰り返し回数の増大とともに大きくなり、最終的には飽和する。図９に、この接点Ｃ及びＤ間に電位差の時間変化の様子を示す。なお、図９に示す特性の横軸は時間であり、縦軸は、差動アンプ２７の出力値（電位差）である。
【００７６】
クロック信号のデューティ比が５０％より大きい（Ｈ幅＞Ｌ幅）場合には、第１容量素子２５の充電時間が第２容量素子２６のそれより長くなるので、接点Ｃの電位が接点Ｄの電位より高くなる。それゆえ、この場合には、図９中の破線で示すように、電位差は、検知時間の経過と共にプラス側に大きくなり飽和する。一方、クロック信号のデューティ比が５０％より小さい（Ｈ幅＜Ｌ幅）場合には、第１容量素子２５の充電時間が第２容量素子２６のそれより短くなるので、接点Ｄの電位が接点Ｃの電位より高くなる。それゆえ、この場合には、図９中の一点鎖線で示すように、電位差は、検知時間の経過と共にマイナス側に大きくなり飽和する。
【００７７】
すなわち、デューティ比検知回路２では、クロック信号のデューティ比の５０％からのずれを接点Ｃ及びＤ間の電位差に変換する。そして、その電位差は、差動アンプ２７で増幅され、その増幅された差電位がデューティ比の検知信号（判定結果）として、デューティ比制御回路３に出力される。本実施形態では、このようにして、デューティ比検知回路２において、クロック信号のデューティ比が５０％より大きいか、小さいか、あるいは、５０％か（電位差＝０）を検出する。
【００７８】
なお、デューティ比の検出時間は、接点Ｃ及びＤ間に生じる電位差を精度良く検出できる期間であれば、任意に設定することができる。例えば、図２に示すデューティ比変動回路１の動作で説明したように、デューティ比の検出毎にデューティ比を１％ずつ調整する（遅延素子を１個ずつ切替える）場合には、デューティ比が５０％より高いか低いかだけを検知すればよい。それゆえ、この場合には、デューティ比の検出時間をより短く設定することができる。
【００７９】
＜４．クロック信号のデューティ比調整手法＞
次に、本実施形態のクロック調整回路１０におけるデューティ比の調整手法（クロック調整方法）の一例を、図１０及び１１を参照しながら説明する。なお、図１０は、デューティ比調整時の動作手順を示すフローチャートであり、図１１は、デューティ比調整時のタイミングチャートである。
【００８０】
まず、クロック調整回路１０は、電源印加後、クロック生成部５が安定動作するまで待機する（ステップＳ１）。次いで、クロック調整回路１０は、デューティ比検知回路２内のリセットスイッチ２９をＯＮ状態にして、接点Ｃ及びＤ間をショートし、接点Ｃ及びＤ間の電位差をリセットにする（ステップＳ２）。なお、図１１中の上部に示す信号波形４１が、リセット動作のタイミングチャートであり、この例では、リセット動作を所定周期ｔ０で繰り返し行う。
【００８１】
接点Ｃ及びＤ間の電位差をリセットした後、クロック信号がクロック調整回路１０に入力（印加）される（ステップＳ３）。その後、クロック調整回路１０内の第１容量素子２５及び第２容量素子２６は、上述したデューティ比検知回路２の動作原理に従って、充放電を繰り返す（ステップＳ４）。そして、クロック調整回路１０は、所定時間、第１容量素子２５及び第２容量素子２６の充放電を繰り返した後、差動アンプ２７で増幅された電位差を、デューティ比検知回路２におけるデューティ比の検知信号としてラッチする（ステップＳ５）。
【００８２】
なお、図１１中の中部に示す信号波形４２が、デューティ比の検知結果のラッチ動作のタイミングチャートであり、このラッチ動作は、リセット動作後、リセット動作の周期ｔ０より短い所定時間ｔ１で行われる。
【００８３】
次いで、デューティ比制御回路３は、ラッチされたデューティ比の検知結果に基づいて、デューティ比変動回路１内の遅延素子及びスイッチの切替え制御を行い、クロック信号のデューティ比を最適値に近づくように調整する（ステップＳ６）。この例では、ディーティ比が５０％に近づくように、デューティ比変動回路１の入出力間における遅延素子の接続状態を変更する。
【００８４】
なお、図１１中の下部に示す信号波形４３が、デューティ比変動回路１内の遅延素子及びスイッチの切替えを行い、クロック信号のデューティ比を調整する動作のタイミングチャートである。図１１に示す例では、この調整動作を、リセット動作（図１１中の信号波形４１）と同期して行う。すなわち、デューティ比変動回路１内の遅延素子及びスイッチの切替え動作は、リセット動作中に行う。ただし、本発明はこれに限定されず、クロック信号のデューティ比を調整動作は、デューティ比の検知結果のラッチ動作と、次回のリセット動作との間に行うようにしてもよい。
【００８５】
その後、調整後のクロック信号は、例えばカウンタ等の外部回路に出力されるとともに、デューティ比検知回路２に出力され、クロック調整回路１０内では上述したステップＳ２〜Ｓ６の動作が繰り返される。本実施形態では、このようにして、クロック信号のデューティ比をリアルタイムで検知し、その検知結果に基づいて自動的にデューティ比を調整する。
【００８６】
なお、図１１では、上述のような動作の流れを矢印で示した。リセット動作後、実線矢印Ａ１に示すように、デューティ比検知回路２内の２つの容量素子の充放電が繰り返される。次いで、リセット動作開始から所定時間ｔ１後に、実線矢印Ａ２に示すように、２つの容量素子の充放電の繰り返しにより発生した接点Ｃ及びＤ間の電位差を検出しラッチする。そして、ラッチした結果に基づいて、実線矢印Ａ３に示すように、デューティ比変動回路１内の遅延素子及びスイッチの切替えを行い、クロック信号のデューティ比を調整する。また、この際、次回のリセット動作が行われ、デューティ比変動回路１内の遅延素子及びスイッチの切替え後は、実線矢印Ａ４に示すように、デューティ比検知回路２内の２つの容量素子の充放電が繰り返される。
【００８７】
上述のように、本実施形態のクロック調整回路１０では、クロック信号のデューティ比が所望の値からずれていても、従来のように倍速のクロック信号を使用することなく、デューティ比を所望の値に高精度にリアルタイムで自動的に調整することができる。それゆえ、本実施形態は、特に、例えばカウンタ等のＤＤＲ方式で駆動する回路等の用途において、回路の周波数、電源電圧、プロセスマージン等を増大させることが可能になる。
【００８８】
また、本発明者は、以前に特開２０１０―２８３９６号公報において、クロック信号のデューティ比を所望の値に高精度に調整するための別の技術を提案している。しかしながら、本発明は、この技術に対して、次のようなさらなる利点を有する。
【００８９】
上記特許文献で提案している技術では、デューティ比補正回路に、テール電流を使ったアナログ回路を多数用いる。それゆえ、この技術では、アナログ回路動作が保証できるだけのアナログ電源電圧が必要である。通常、クロック信号の電源として使用されるデジタル系の電源電圧は、アナログ電源電圧より低いので、上記技術においてデジタル電源を用いた場合には十分な特性が得られない。それに対して、本発明では、上述したようにデジタル回路でクロック調整回路１０を構成することができるので、より低電圧なデジタル電源で動作させることができる。それゆえ、本発明では、上記特許文献の技術に比べて消費電力の低減が可能になる。
【００９０】
また、上記特許文献で提案している技術において、デジタル電源電圧で動作するクロック信号を用いてデューティ比の補正を実現する場合には、例えば次のような手法も考えられる。まず、デジタル電源電圧で動作するクロック信号をアナログ電源電圧で動作する信号にレベルシフトし、デューティ比を補正する。その後、再度、クロック信号をデジタル電源電圧の動作レベルにシフトする。ただし、このような回路構成では、レベルシフト回路にてデューティ比が変動する可能性があるだけでなく、その回路規模が大きくなる。それに対して、本発明では、デジタル回路でクロック調整回路１０を構成することができるので、上述したレベルシフト回路を用いる必要が無くなり、回路の小型化も可能になる。
【００９１】
＜５．各種変形例＞
次に、上記実施形態のクロック調整回路の種々の変形例について説明する。
【００９２】
［変形例１］
上記実施形態では、デューティ比検知回路２において、２つの容量素子の充放電を制御するスイッチ素子として、ダイオード接続されたＭＯＳトランジスタを用いた例（図７）を説明したが、本発明はこれに限定されない。入力される正相及び逆相のクロック信号に対して、ダイオード接続された第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４と同様の動作をするスイッチ素子であれば、任意のスイッチ素子を用いることができる。例えば、ダイオード接続されたＭＯＳトランジスタの代わりに、ダイオードを用いてもよい。変形例１では、その一例を説明する。
【００９３】
図１２に、変形例１におけるデューティ比検知回路の概略構成を示す。ただし、図１２には、接点Ｃ及びＤ付近の回路構成のみを示す。この例のデューティ比検知回路の構成は、ダイオード接続されたＭＯＳトランジスタの代わりに、ダイオードを用いたこと以外は、上記実施形態のデューティ比検知回路（図７）と同様とする。
【００９４】
この例のデューティ比検知回路は、図７に示す上記実施形態のデューティ比検知回路２（図７）において、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４を、それぞれ、第１ダイオード５１〜第４ダイオード５４で置き換えた構成となる。
【００９５】
第１ダイオード５１の入力端子は、正相のクロック信号の入力端子に接続され、出力端子は、接点Ｃ及び第２ダイオード５２の入力端子に接続される。一方、第２ダイオード５２の出力端子は、第１ダイオード５１の入力端子に接続される。また、第３ダイオード５３の入力端子は、逆相のクロック信号の入力端子に接続され、出力端子は、接点Ｄ及び第４ダイオード５４の入力端子に接続される。一方、第４ダイオード５４の出力端子は、第３ダイオード５３の入力端子に接続される。
【００９６】
この例のデューティ比検知回路においても、上記実施形態のそれと同様に動作する。具体的に説明すると、クロック信号がＨ期間である場合には、第１ダイオード５１の入力端及び第２ダイオード５２の出力端の電位が、接点Ｃの電位より高くなるので、第１ダイオード５１がＯＮ状態となり、第２ダイオード５２がＯＦＦ状態となる。この場合、第１容量素子２５が充電され、接点Ｃの電位は上昇する。
【００９７】
また、この際、第３ダイオード５３の入力端及び第４ダイオード５４の出力端の電位が、接点Ｄの電位より低くなるので、第３ダイオード５３がＯＦＦ状態となり、第４ダイオード５４がＯＮ状態となる。この場合、第２容量素子２６が放電され、接点Ｄの電位が下降する。
【００９８】
一方、クロック信号がＬ期間である場合には、第１ダイオード５１の入力端及び第２ダイオード５２の出力端の電位が、接点Ｃの電位より低くなるので、第１ダイオード５１がＯＦＦ状態となり、第２ダイオード５２がＯＮ状態となる。この場合、第１容量素子２５が放電され、接点Ｃの電位は下降する。
【００９９】
また、この際、第３ダイオード５３の入力端及び第４ダイオード５４の出力端の電位が、接点Ｄの電位より高くなるので、第３ダイオード５３がＯＮ状態となり、第４ダイオード５４がＯＦＦ状態となる。この場合、第２容量素子２６が充電され、接点Ｄの電位が上昇する。
【０１００】
上述のように、この例のデューティ比検出回路の動作は、図８（ａ）及び（ｂ）で説明した上記実施形態のデューティ比検知回路２の動作と同様になる。すなわち、この例のデューティ比検出回路においても、上記実施形態と同様にして、デューティ比のずれを検知し、そのずれを補正することができる。それゆえ、この例のクロック調整回路においても、上記実施形態と同様の効果が得られる。
【０１０１】
［変形例２］
上記実施形態では、デューティ比検知回路２において、ダイオード接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる回路に、正相または逆相のクロック信号を入力する例を説明したが、本発明はこれに限定されない。上述した第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４と同様の動作が可能であれば、例えば、ダイオード接続したＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのみを用いてデューティ比検知回路２を構成してもよい。変形例２では、そのような構成例について説明する。
【０１０２】
（１）変形例２−１
変形例２−１では、４つのダイオード接続されたＰＭＯＳトランジスタを用いてデューティ比検知回路２を構成する例を説明する。図１３に、変形例２−１におけるデューティ比検知回路の概略構成を示す。ただし、図１３には、接点Ｃ及びＤ付近の回路構成のみを示す。
【０１０３】
この例のデューティ比検知回路は、図７に示す上記実施形態のデューティ比検知回路２において、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４を、それぞれ、４つの第１ＭＯＳトランジスタ２１で置き換えた構成となる。
【０１０４】
この例のデューティ比検知回路においても、上記実施形態のそれと同様に動作する。具体的に説明すると、クロック信号がＨ期間である場合、正相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｃの電位より高くなる。この結果、正相のクロック信号が入力される回路では、一方（図１３では上側）の第１ＭＯＳトランジスタ２１がＯＮ状態となり、他方（図１３では下側）の第１ＭＯＳトランジスタ２１がＯＦＦ状態となる。
【０１０５】
また、この際、逆相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｄの電位より低くなる。この結果、逆相のクロック信号が入力される回路では、一方（図１３では上側）の第１ＭＯＳトランジスタ２１がＯＦＦ状態となり、他方（図１３では下側）の第１ＭＯＳトランジスタ２１がＯＮ状態となる。
【０１０６】
一方、クロック信号がＬ期間である場合、正相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｃの電位より低くなる。この結果、正相のクロック信号が入力される回路では、図１３中の上側の第１ＭＯＳトランジスタ２１がＯＦＦ状態となり、下側の第１ＭＯＳトランジスタ２１がＯＮ状態となる。
【０１０７】
また、この際、逆相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｄの電位より高くなる。この結果、逆相のクロック信号が入力される回路では、図１３中の上側の第１ＭＯＳトランジスタ２１がＯＮ状態となり、下側の第１ＭＯＳトランジスタ２１がＯＦＦ状態となる。
【０１０８】
上述のように、この例のデューティ比検出回路の動作は、図８（ａ）及び（ｂ）で説明した上記実施形態のデューティ比検知回路２の動作と同様になる。すなわち、この例のデューティ比検出回路においても、上記実施形態と同様にして、デューティ比のずれを検知し、そのずれを補正することができる。それゆえ、この例のクロック調整回路においても、上記実施形態と同様の効果が得られる。
【０１０９】
（２）変形例２−２
変形例２−２では、４つのダイオード接続されたＮＭＯＳトランジスタを用いてデューティ比検知回路２を構成する例を説明する。図１４に、変形例２−２におけるデューティ比検知回路の概略構成を示す。ただし、図１４には、接点Ｃ及びＤ付近の回路構成のみを示す。
【０１１０】
この例のデューティ比検知回路は、図７に示す上記実施形態のデューティ比検知回路２において、第１ＭＯＳトランジスタ２１〜第４ＭＯＳトランジスタ２４を、それぞれ、４つの第２ＭＯＳトランジスタ２２で置き換えた構成となる。
【０１１１】
この例のデューティ比検知回路においても、上記実施形態のそれと同様に動作する。具体的に説明すると、クロック信号がＨ期間である場合、正相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｃの電位より高くなる。この結果、正相のクロック信号が入力される回路では、一方（図１４では上側）の第２ＭＯＳトランジスタ２２がＯＮ状態となり、他方（図１４では下側）の第２ＭＯＳトランジスタ２２がＯＦＦ状態となる。
【０１１２】
また、この際、逆相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｄの電位より低くなる。この結果、逆相のクロック信号が入力される回路では、一方（図１４では上側）の第２ＭＯＳトランジスタ２２がＯＦＦ状態となり、他方（図１４では下側）の第２ＭＯＳトランジスタ２２がＯＮ状態となる。
【０１１３】
一方、クロック信号がＬ期間である場合、正相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｃの電位より低くなる。この結果、正相のクロック信号が入力される回路では、図１４中の上側の第２ＭＯＳトランジスタ２２がＯＦＦ状態となり、下側の第２ＭＯＳトランジスタ２２がＯＮ状態となる。
【０１１４】
また、この際、逆相のクロック信号が入力される回路では、クロック信号の入力端の電位が、接点Ｄの電位より高くなる。この結果、逆相のクロック信号が入力される回路では、図１４中の上側の第２ＭＯＳトランジスタ２２がＯＮ状態となり、下側の第２ＭＯＳトランジスタ２２がＯＦＦ状態となる。
【０１１５】
上述のように、この例のデューティ比検出回路の動作は、図８（ａ）及び（ｂ）で説明した上記実施形態のデューティ比検知回路２の動作と同様になる。すなわち、この例のデューティ比検出回路においても、上記実施形態と同様にして、デューティ比のずれを検知し、そのずれを補正することができる。それゆえ、この例のクロック調整回路においても、上記実施形態と同様の効果が得られる。
【符号の説明】
【０１１６】
１…デューティ比変動回路、２…デューティ比検知回路、３…デューティ比制御回路、５…クロック生成部、１０…クロック調整回路、１１…第１遅延素子、１２…第２遅延素子、１３…スイッチ、２０…ＮＯＴ素子、２１…第１ＭＯＳトランジスタ、２２…第２ＭＯＳトランジスタ、２３…第３ＭＯＳトランジスタ、２４…第４ＭＯＳトランジスタ、２５…第１容量素子、２６…第２容量素子、２７…差動アンプ、２８…リセット回路、５１…第１ダイオード、５２…第２ダイオード、５３…第３ダイオード、５４…第４ダイオード、１１０…第１遅延チェーン、１２０…第２遅延チェーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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