(57)【要約】      （修正有）【課題】ゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓを低減することができる半導体装置を提供する。【解決手段】半導体基板１１上に形成された動作層１２と、この動作層１２の表面上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、動作層１２の表面上において、ドレイン電極１３とソース電極１４との間に形成されたゲート電極１５と、動作層１２の表面上において、ドレイン電極１３とソース電極１４との間に、ゲート電極１５を覆うように形成された表面保護膜１９と、表面保護膜１９の表面上であって、少なくともゲート電極１５のドレイン側端部上を含む位置に形成されたソースフィールドプレート電極２０と、ソースフィールドプレート電極２０に接続されるとともに、ソース電極１４に電気的に接続され、これらの電極２０、１４のよりも狭い幅で表面保護膜１９上に形成された複数の配線２１を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された動作層と、
この動作層の表面上に、互いに離間して形成されたドレイン電極およびソース電極と、
前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、
前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に、前記ゲート電極を覆うように形成された表面保護膜と、
この表面保護膜の表面上であって、少なくとも前記ゲート電極のドレイン側端部上を含む位置に形成されたソースフィールドプレート電極と、
このソースフィールドプレート電極に接続されるとともに、前記ソース電極に電気的に接続され、これらの電極よりも狭い幅で前記表面保護膜上に形成された配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記配線は、互いに離間して平行に形成された複数の配線であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の配線の間隔は、５０μｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記配線は、前記表面保護膜との間に空間を有するように形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極のドレイン側端部に形成されたゲートフィールドプレート電極をさらに有し、
前記表面保護膜は、前記ゲート電極および前記ゲートフィールドプレート電極を覆うように形成されるとともに、
前記ソースフィールドプレート電極は、この表面保護膜上であって、少なくとも前記ゲートフィールドプレート電極のドレイン側端部上を含む位置に形成されたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上に形成された動作層の表面上に、ドレイン電極、ソース電極、およびゲート電極をそれぞれ形成する工程と、
前記ドレイン電極および前記ソース電極間の前記動作層上に、前記ゲート電極を覆うように表面保護膜を形成する工程と、
少なくとも前記ゲート電極のドレイン側端部上を含む位置、および前記ソース電極上にそれぞれ開口を有するとともに、これらの開口の間に、これらの開口を連結する複数の開口を有する第１のフォトレジスト層を、前記表面保護膜上に形成する工程と、
前記第１のフォトレジスト層をマスクとして用いて金属を蒸着した後、前記第１のフォトレジスト層を除去することにより、前記表面保護膜上に、ソースフィールドプレート電極を形成するとともに、前記表面保護膜上に、このソースフィールドプレート電極および前記ソース電極に電気的に接続された、これらの電極よりも幅が狭い複数の配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のフォトレジスト層は、前記表面保護膜上のうち、前記ソース電極と前記ゲート電極との間の位置に第２のフォトレジスト層を形成した後に形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記表面保護膜はＳｉＮ膜であり、前記第１、第２のフォトレジスト層は感光性有機膜であることを特徴とする請求項６または7に記載の半導体装置の製造方法。
【請求項９】
前記表面保護膜はＳｉＯ２膜であり、記第１、第２のフォトレジスト層はＳｉＮ膜であることを特徴とする請求項６または7に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フィールドプレート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のフィールドプレートを有する半導体装置において、半導体基板上にはチャネルとなる動作層が形成されている。この動作層上には、この層とオーム性接触するドレイン電極およびソース電極が形成されており、これらの電極の間には、動作層とショットキ接合するゲート電極が形成されている。また、ゲート電極を含む動作層上において、ドレイン電極とソース電極との間には、表面保護膜が形成されている。さらに、表面保護膜上のうち、ゲート電極のドレイン側端部上を含む一部には、ソース電極に電気的に接続されたソースフィールドプレート電極が形成されている。このソースフィールドプレート電極は、ソース電極の表面上からソースフィールドプレート電極の端部にかけて、ソース電極およびソースフィールドプレート電極の幅（電流の流れる方向に対して垂直方向の幅）と同程度の幅で表面保護膜上に形成された配線により、ソース電極に電気的に接続されている。このようなソースフィールドプレート電極は、ゲート電極のドレイン側端部が高電圧になる（電界が集中する）ことを抑制する。従って、ソースフィールドプレート電極を有する半導体装置は、耐圧が向上し、高出力が可能になる。
【０００３】
この従来の半導体装置の製造方法は、以下の通りである。すなわち、まず、半導体基板上に形成された動作層の表面上に、ドレイン電極、ソース電極およびゲート電極をそれぞれ形成し、ドレイン電極およびソース電極間の動作層上に、ゲート電極を覆うように表面保護膜を形成する。続いて、少なくともゲート電極のドレイン側端部上を含む位置からソース電極上に至る位置に開口を有するフォトレジスト層を、表面保護膜上に形成する。そして、このフォトレジスト層をマスクとして用いて金属を蒸着した後、フォトレジスト層を除去することにより、表面保護膜上に、ソース電極に接続された配線およびこの配線に接続されたソースフィールドプレート電極を一括形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０６７６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ソースフィールドプレート電極を有する従来の半導体装置において、ソースフィールドプレート電極とソース電極とを接続させる幅が広い配線は、ソース電極とゲート電極との間の表面保護膜に接しており、この表面保護膜を介してゲート電極上に形成される。従って、ゲート電極と配線との間には容量成分が発生し、ゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓは増加する問題がある。このようにゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓが増加すると、半導体装置の特性、例えば半導体装置の増幅度が劣化する。
【０００６】
本実施形態は、この問題に鑑みてなされたものであり、ゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓを低減することができる半導体装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本実施形態にかかる半導体装置は、半導体基板上に形成された動作層と、この動作層の表面上に、互いに離間して形成されたドレイン電極およびソース電極と、前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に形成されたゲート電極と、前記動作層の表面上において、前記ドレイン電極と前記ソース電極との間に、前記ゲート電極を覆うように形成された表面保護膜と、この表面保護膜の表面上であって、少なくとも前記ゲート電極のドレイン側端部上を含む位置に形成されたソースフィールドプレート電極と、このソースフィールドプレート電極に接続されるとともに、前記ソース電極に電気的に接続され、これらの電極よりも狭い幅で前記表面保護膜上に形成された配線と、を具備することを特徴とするものである。
【０００８】
また、本発明にかかる半導体装置の製造方法は、半導体基板上に形成された動作層の表面上に、ドレイン電極、ソース電極、およびゲート電極をそれぞれ形成する工程と、前記ドレイン電極および前記ソース電極間の前記動作層上に、前記ゲート電極を覆うように表面保護膜を形成する工程と、少なくとも前記ゲート電極のドレイン側端部上を含む位置、および前記ソース電極上にそれぞれ開口を有するとともに、これらの開口の間に、これらの開口を連結する複数の開口を有する第１のフォトレジスト層を、前記表面保護膜上に形成する工程と、前記第１のフォトレジスト層をマスクとして用いて金属を蒸着した後、前記第１のフォトレジスト層を除去することにより、前記表面保護膜上に、ソースフィールドプレート電極を形成するとともに、前記表面保護膜上に、このソースフィールドプレート電極および前記ソース電極に電気的に接続された、これらの電極よりも幅が狭い複数の配線を形成する工程と、を具備することを特徴とする方法である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。
【図３】図１、図２の半導体装置の製造方法において、表面保護膜を形成する工程を説明するための装置の上面図である。
【図４】図３の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【図５】図１、図２の半導体装置の製造方法において、第１のフォトレジスト層を形成する工程を説明するための装置の上面図である。
【図６】図５の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【図７】図１、図２の半導体装置の製造方法において、金属を蒸着する工程を説明するための装置の上面図である。
【図８】図７の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【図９】第２の実施形態に係る半導体装置を示す上面図である。
【図１０】図９の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。
【図１１】図９、図１０の半導体装置の製造方法において、第１、第２のフォトレジスト層を形成する工程を説明するための装置の上面図である。
【図１２】図１１の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【図１３】図９、図１０の半導体装置の製造方法において、金属を蒸着する工程を説明するための装置の上面図である。
【図１４】図１３の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【発明を実施するための形態】
【００１０】
以下に、本実施形態に係る半導体装置およびその製造方法ついて説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す上面図である。また、図２は、図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。
【００１２】
図２に示すように、半導体基板１１上には、動作層１２が形成されている。半導体基板１１は、例えば高周波特性に優れた材料であるＧａＡｓからなり、動作層１２は、例えばｎ型のＡｌＧａＡｓからなる。なお、動作層１２は、半導体装置のチャネルとして機能する層である。
【００１３】
動作層１２上には、ドレイン電極１３およびソース電極１４が、互いに離間して形成されている。そして、動作層１２上において、ドレイン電極１３とソース電極１４との間には、ゲート電極１５が形成されている。さらに、このゲート電極１５のドレイン側端部には、動作層１２と上下方向に一定の隙間を介してゲートフィールドプレート電極１６が形成されている。なお、ドレイン電極１３およびソース電極１４は、例えば動作層１２とオーム性接触する材料からなり、ゲート電極１５は、例えば動作層１２とショットキ接合する材料からなる。そして、ゲートフィールドプレート電極１６は、ゲート電極１５と同一材料からなる。
【００１４】
なお、ゲートフィールドプレート電極１６は、ゲート電極１５のドレイン側端部が高電位になる（電界が集中する）ことを抑制し、半導体装置の耐圧を向上させるために設けられたものである。従って、ゲートフィールドプレート電極１６は、形成されることが好ましいが、本実施形態においては、必ずしも必要なものではない。
【００１５】
ドレイン電極１３の表面上には、ドレイン引き出し電極１７が形成されている。そして、ソース電極１４の表面上には、ソース引き出し電極１８が形成されている。これらの引き出し電極１７、１８は、例えば金等の材料からなる。
【００１６】
また、動作層１２上において、ドレイン電極１３とソース電極１４との間には、ゲート電極１５およびゲートフィールドプレート電極１６を覆うように、表面保護膜１９が形成されている。表面保護膜１９は、例えばＳｉＮからなるが、ＳｉＯ２等であってもよい。
【００１７】
表面保護膜１９上において、ゲート電極１５とドレイン電極１３との間には、ソースフィールドプレート電極２０が形成されている。このソースフィールドプレート電極２０は、ソース側端部が、少なくともゲートフィールドプレート電極１６のドレイン側端部よりもソース電極側に位置するように形成される。これにより、ゲートフィールドプレート電極１６のドレイン側端部が高電位になる（電界が集中する）ことが抑制される。従って、半導体装置の耐圧が向上される。ソースフィールドプレート電極は、例えば金等の材料により形成される。
【００１８】
なお、ゲートフィールドプレート電極１６が形成されない場合には、ソースフィールドプレート電極２０は、ソース側端部が、少なくともゲート電極１５のドレイン側端部よりもソース電極側に位置するように形成される。これにより、ゲート電極１５のドレイン側端部が高電位になる（電界が集中する）ことが抑制され、半導体装置の耐圧が向上される。
【００１９】
ソースフィールドプレート電極２０とソース引き出し電極１８とは、図１に示すように、互いに平行な複数の線状の細い配線２１により互いに接続されている。これらの配線２１は、ソース引き出し電極１８とソースフィールドプレート電極２０との間に、表面保護膜１９に接するように互いに平行に形成されている。各配線２１は、例えばソースフィールドプレート電極２０およびソース引き出し電極１８と一体的に形成され、同一材料、例えば金からなる。なお、これらの配線２１は、これらの間隔が５０μｍ以下となるように形成されることが好ましいが、この理由については後述する。
【００２０】
次に、上述の半導体装置の製造方法について、図３乃至図８を参照して説明する。図３、図５、図７は、それぞれ上述の半導体装置の製造方法を説明するための装置の上面図であり、図４、図６、図８は、それぞれ図３、図５、図７の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【００２１】
まず、図３、図４に示すように、半導体基板１１の表面上に動作層１２を形成し、この動作層１２上に、ドレイン電極１３、ソース電極１４、ゲート電極１５、およびゲートフィールドプレート電極１６を形成する。この後、ドレイン電極１３とソース電極１４との間の動作層１２上に、ゲート電極１５およびゲートフィールドプレート電極１６を覆うように、例えばＳｉＮからなる表面保護膜１９を形成する。動作層１２は、例えばエピタキシャル成長により形成され、各電極１３乃至１６は、例えばリフトオフ法により形成され、表面保護膜１９は、例えばプラズマＣＶＤ法によって形成される。
【００２２】
次に、全面に感光性有機膜として、例えば第１のフォトレジスト材料を塗布する。この後、第１のフォトレジスト材料を露光、現像することにより、図５、図６に示すように、図１および図２に示すドレイン引き出し電極１７、ソース引き出し電極１８、ソースフィールドプレート電極２０、および複数の配線２１を形成するためのオーバーハング状の開口を有する第１のフォトレジスト層２２を形成する。すなわち、少なくともゲートフィールドプレート電極１６のドレイン側端部上を含む位置、ドレイン電極１３上、ソース電極１４上にそれぞれ開口を有するとともに、ソース電極１４上の開口とゲートフィールドプレート電極１６上の開口との間に、これらの開口を連結する複数の開口を有する第１のフォトレジスト層２２を、表面保護膜１９上に形成する。なお、各開口は、第１のフォトレジスト材料上に、各開口を形成する箇所が露出するレジストパターンを形成し、このレジストパターンをマスクとして用いて、第１のフォトレジスト材料を、反応性ドライエッチングまたはケミカルドライエッチングによって除去することにより形成される。なお、第１のフォトレジスト層２２の代わりに、ＳｉＮ膜を同様に形成してもよい。この場合の開口の形成は、ケミカルドライエッチングによってＳｉＮ膜の不要箇所を除去すればよい。
【００２３】
次に、図７、図８に示すように、第１のフォトレジスト層２２をマスクとして用いて、ドレイン引き出し電極１７、ソース引き出し電極１８、ソースフィールドプレート電極２０、および複数の配線２１となる金属２３、例えば金を蒸着する。これにより、ドレイン引き出し電極１７、ソース引き出し電極１８、ソースフィールドプレート電極２０、および複数の配線２１が形成される。なお、この工程により、第１のフォトレジスト層２２上にも金属２３が蒸着される。
【００２４】
最後に、第１のフォトレジスト層２２を、この層２２上の金属２３とともに除去する。これにより、図１、図２に示される半導体装置が製造される。
【００２５】
以上に説明した本実施形態に係る半導体装置によれば、ソース引き出し電極１８とソースフィールドプレート電極２０とは、表面保護膜１９の表面上に形成された複数の細い配線２１により接続される。従って、ゲート電極１５とその上の複数の配線２１との間の容量成分は低減されるため、ゲート電極１５とソース電極１４との間のゲート寄生容量成分Ｃｇｓを低減することができる。これにより、増幅度等の半導体装置の特性を向上させることができる。
【００２６】
また、これらの配線２１は、ソース引き出し電極１８とソースフィールドプレート電極２０とを、最短距離で接続する。従って、この配線２１による電圧降下が抑制され、ソースフィールドプレート電極２０には、均一に電圧が印加される。従って、電界集中を抑制する効果を均一にすることができる。特に、隣接する配線２１の間隔が５０μｍ以下になるように各配線２１を形成すると、よりソースフィールドプレート電極２０には、均一に電圧が印加され、電界集中を抑制する効果をより均一にすることができる。
【００２７】
なお、本実施形態にかかる半導体装置において、配線２１の数は、ゲート寄生容量成分Ｃｇｓを低減する観点から見れば、少ない（例えば１本）方がよい。しかし、上述のようにソースフィールドプレート電極２０に均一に電圧を印加することが困難となるため、複数本形成されることが好ましい。
【００２８】
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置を示す上面図である。また、図１０は、図９の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。図９、図１０に示される半導体装置は、第１の実施形態にかかる半導体装置と比較して、複数の配線２４が、表面保護膜１９とは上下方向に離間した位置に形成される点が異なっている。すなわち、第２の実施形態にかかる半導体装置においては、各配線２４と表面保護膜１９との間に、空間２５を有している。
【００２９】
なお、第２の実施形態にかかる半導体装置においては、ソース引き出し電極１８とソースフィールドプレート電極２０とは、必ずしも複数の配線２４により互いに接続される必要はなく、表面保護膜１９とは上下方向に離間した位置に、ソース引き出し電極１８およびソースフィールドプレート電極２０と同程度の幅（電流の流れる方向に対して垂直方向の幅）で形成された、一本の太い配線により接続されてもよい。
【００３０】
以下に、図１０、図１１に示される半導体装置の製造方法を、図１１乃至図１４を参照して説明する。図１１、図１３は、それぞれ第２の実施形態にかかる半導体装置の製造方法を説明するための装置の上面図であり、図１２、図１４は、それぞれ図１１、図１３の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【００３１】
まず、第１に実施形態にかかる半導体装置の製造方法と同様に、すなわち、図３、図４と同様にして、表面保護膜１９を形成する。この後、図１１、図１２に示すように、表面保護膜１９の表面上のうち、ソース電極１４のドレイン側端部から、ゲートフィールドプレート電極１６のドレイン側端部に至る位置に、図９、図１０に示される複数の配線２４を形成するための第２のフォトレジスト層２６を形成する。そして、この第２のフォトレジスト２６層および表面保護膜１９上に、第１の実施形態にかかる半導体装置の製造方法と同様に、すなわち、図５、図６と同様の第１のフォトレジスト層２２を形成する。なお、第２のフォトレジスト層２６も、第１のフォトレジスト層２２と同様に、ＳｉＮ膜であってもよい。
【００３２】
次に、図１３、図１４に示すように、第１のフォトレジスト層２２および第２のフォトレジスト層２６をマスクとして用いて、図９、図１０に示されるドレイン引き出し電極１７、ソース引き出し電極１８、ソースフィールドプレート電極２０、および複数の配線２４となる金属２３、例えば金を蒸着する。これにより、ドレイン引き出し電極１７、ソース引き出し電極１８、ソースフィールドプレート電極２０、および複数の配線２４が形成される。
【００３３】
最後に、第１のフォトレジスト層２２を、この層２２上の金属２３とともに除去する。続いて、第２のフォトレジスト層２６を除去する。これにより、図９、図１０に示される半導体装置が製造される。
【００３４】
以上に説明した第２の実施形態に係る半導体装置であっても、ソース引き出し電極１８とソースフィールドプレート電極２０とは、複数の細い配線２４により接続されるため、第１の実施形態にかかる半導体装置と同様に、ゲート寄生容量成分Ｃｇｓを低減することができ、さらには、電界集中を抑制する効果を均一にすることができる。
【００３５】
なお、本実施形態にかかる半導体装置においても第１の実施形態にかかる半導体装置と同様に、細い配線２４の数は、ゲート寄生容量成分Ｃｇｓを低減する観点から見れば、少ない（例えば１本）方がよい。しかし、ソースフィールドプレート電極２０に均一に電圧を印加することが困難となるため、複数本形成されることが好ましい。
【００３６】
また、第２の実施形態に係る半導体装置においては、複数の配線２４が表面保護層とは上下方向に離間した位置に形成されるため、よりゲート寄生容量成分Ｃｇｓを低減することができる。
【００３７】
また、第２の実施形態に係る半導体装置の製造方法によれば、第２のフォトレジスト層２６は、複数の配線２６の間から露出するため、第２のフォトレジスト層２６を、容易に除去することができる。
【００３８】
これに対して、上述したように、ソース引き出し電極１８とソースフィールドプレート電極２０とが、表面保護膜１９とは上下方向に離間した位置に、ソース引き出し電極１８およびソースフィールドプレート電極２０と同程度の幅で形成された、一本の太い配線により接続された場合、この太い配線は表面保護膜１９とは上下方向に離間した位置に形成されるため、ゲート寄生容量成分Ｃｇｓは低減される。しかし、第２のフォトレジスト層２６は、この太い配線に隠れてしまい、薬液、反応性イオンやエッチングガスが配線の下部全体に浸透せず、第２のフォトレジスト層２６の除去が困難になる。従って、表面保護膜１９とは上下方向に離間した位置に配線を形成する第２の実施形態にかかる半導体装置であっても、互いに平行な複数の線状の細い配線２４が形成されることが好ましい。
【００３９】
以上に、本発明の実施形態にかかる半導体装置、およびその製造方法について説明した。しかし、本発明は、上述の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で様々に変形可能である。また、上述の各実施形態にかかる半導体装置は単一の半導体装置であったが、各実施形態は、半導体装置が並列に複数配列形成されたものに対しても同様に適用可能である。この場合、特に配線２１、２４は、ソース引き出し電極１８とソースフィールドプレート電極２０との間に、最短距離で形成されるため、複数の配線２１、２４のわずかな長さの違いに起因する各半導体装置の不均一動作も抑制される。
【符号の説明】
【００４０】
１１・・・半導体基板
１２・・・動作層
１３・・・ドレイン電極
１４・・・ソース電極
１５・・・ゲート電極
１６・・・ゲートフィールドプレート電極
１７・・・ドレイン引き出し電極
１８・・・ソース引き出し電極
１９・・・表面保護膜
２０・・・ソースフィールドプレート電極
２１、２４・・・配線
２２・・・第１のフォトレジスト層
２３・・・金属
２５・・・空間
２６・・・第２のフォトレジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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