(57)【要約】【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。【選択図】図１Ａ
2011249485.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたスイッチング素子であって、
互いに指状部が組み合わさるように対向して配置された櫛型の２つのソース・ドレイン電極と、
前記２つのソース・ドレイン電極の間を這うように配置されたミアンダ形状の少なくとも２本のゲート電極と、
前記少なくとも２本のゲート電極のうちの隣り合うゲート電極の間に挟まれ、かつ、前記隣り合うゲート電極に沿って配置された導電層と
を備え、
前記少なくとも２本のゲート電極の前記２つのソース・ドレイン電極の各々の指状部と平行な部分である直線部の直下に位置する層が、前記少なくとも２本のゲート電極の隣り合う一対の前記直線部をつなぐ部分である屈曲部の直下に位置する層から、電気的に分離されている
スイッチング素子。
【請求項２】
前記少なくとも２本のゲート電極の屈曲部の直下に位置する層は半導体層であって、
前記半導体層がイオン注入によって不活性化されている
請求項１に記載のスイッチング素子。
【請求項３】
前記半導体基板上にチャネル層を含む積層体のメサが形成され、
前記２つのソース・ドレイン電極と、前記少なくとも２本のゲート電極と、前記導電層とが、前記メサ上に形成されている
請求項１または２に記載のスイッチング素子。
【請求項４】
前記メサには、前記チャネル層よりも深い溝が形成され、
前記少なくとも２本のゲート電極の屈曲部が、前記積層体の前記溝から露出した層上に形成されている
請求項３に記載のスイッチング素子。
【請求項５】
前記導電層の前記２つのソース・ドレイン電極の各々の指状部と平行な部分である直線部の直下に位置する層が、前記導電層の隣り合う一対の前記直線部同士をつなぐ部分である屈曲部の直下に位置する層と、電気的に接続されている
請求項１〜４の何れか１項に記載のスイッチング素子。
【請求項６】
前記導電層はｎ型半導体層である
請求項１〜５のいずれか１項に記載のスイッチング素子。
【請求項７】
前記少なくとも２本のゲート電極の屈曲部がトランジスタのゲート電極として機能しない
請求項１〜６のいずれか１項に記載のスイッチング素子。
【請求項８】
単極双投型の高周波信号スイッチであって、
アンテナに接続されるアンテナ端子と、
前記アンテナへの信号を与えられる送信端子と、
前記アンテナからの信号を出力する受信端子と、
前記送信端子と前記アンテナ端子との間に接続された第１のスイッチング素子と、
前記受信端子と前記アンテナ端子との間に接続された第２のスイッチング素子と
を備え、
送信時には前記第１のスイッチング端子が導通状態となり、かつ前記第２のスイッチング素子が遮断状態となり、
受信時には前記第２のスイッチング端子が導通状態となり、かつ前記第１のスイッチング素子が遮断状態となるように制御可能であり、
前記第１および第２のスイッチング素子が、請求項１〜７のいずれか１項に記載のスイッチング素子である
ことを特徴とする高周波信号スイッチ。
【請求項９】
高周波信号を与えられる第１端子と、
増幅された高周波信号を出力する第２端子と、
単極単投型の第１の高周波信号スイッチと、
単極単投型の第２の高周波信号スイッチと、
入力端が前記第１の高周波信号スイッチを介して前記第１端子に接続され、出力端が前記第２の高周波信号スイッチを介して前記第２端子に接続され、前記入力端に与えられた高周波信号を増幅して前記出力端に出力する第１の増幅器と、
入力端が前記第１端子に接続され、出力端が前記第２端子に接続され、前記入力端に与えられた高周波信号を増幅して前記出力端に出力する第２の増幅器と、
前記第１および第２の増幅器を排他的に動作させ、かつ前記第１の増幅器が動作時は前記第１および第２の高周波信号スイッチが導通状態となり、かつ前記第２の増幅器が動作時は、前記第１および第２の高周波信号スイッチが遮断状態となるように制御する制御器と
を備え、
前記第１および第２の高周波信号スイッチが、請求項１〜７のいずれか１項に記載のスイッチング素子で構成される
ことを特徴とする高周波信号増幅モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の伝達および遮断を制御するスイッチング素子に係り、とりわけ高周波信号を断続するスイッチング素子と、それを用いた高周波信号スイッチ並びに高周波信号増幅モジュールに関する。
【背景技術】
【０００２】
携帯電話機等の移動体通信機器では、送信と受信とで１個のアンテナを共用する構成が広く用いられている。このような構成の場合、送受信に応じてアンテナと接続する回路を切り替える必要があり、その切り替えには高周波信号スイッチが用いられる。また、アンテナとの接続に限らず、通信方式や出力電力に応じて回路を切り替える場合においても、高周波信号スイッチが使用される。
【０００３】
そのような高周波信号スイッチは、通信に悪影響を及ぼす妨害波の発生を抑制しつつ、大電力の高周波信号を断続する必要がある。したがって、高周波信号スイッチに用いられるスイッチング素子には、高調波の発生を抑える良好な歪特性と大電力の高周波信号を断続するための高い耐電力性が求められる。さらに、送信時の消費電力低減や受信時の受信感度向上の観点から、挿入損失を低く抑える必要がある。
【０００４】
高周波信号スイッチのスイッチング素子には電界効果トランジスタ（以下、ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられる。このような高周波信号スイッチにおいて耐電力性を向上させるために、ＦＥＴのソース・ドレイン電極間に複数のゲート電極を配置したマルチゲートＦＥＴを用いる技術や、それを多段に直列接続することで、各ＦＥＴに印加される電力を分散させる技術が一般的に用いられている。
【０００５】
図１１に例示する高周波信号スイッチ８００の回路図を用い、一般的な高周波信号スイッチの動作を説明する。
【０００６】
図１１の高周波信号スイッチ８００は、受信端子８０１と、送信端子８０２と、アンテナ端子８０３と、受信端子８０１とアンテナ端子８０３間に接続されたＦＥＴ部８０４と、送信端子８０２とアンテナ端子８０３間に接続されたＦＥＴ部８０５と、電位固定抵抗８０６と、ゲート抵抗８０７と、高周波結合容量８０８と、ＦＥＴ部８０４の制御端子８０９と、ＦＥＴ部８０５の制御端子８１０を備える。
【０００７】
高周波信号スイッチ８００におけるＦＥＴ部８０４、８０５のそれぞれは、スイッチング素子として広く使用されるゲート電極を２本有したマルチゲートＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ＦＥＴ）を直列に２段接続した構成となっている。
【０００８】
送信時は、制御端子８１０にオン電圧、制御端子８０９にオフ電圧が印加される。その結果、ＦＥＴ部８０５は導通状態、ＦＥＴ部８０４は遮断状態となり、送信端子８０２から入力された高周波信号は、アンテナ端子８０３に出力される。
【０００９】
ＦＥＴ部８０５を構成する各ＦＥＴでは、ソース・ドレイン電極間が導通状態となるため、２本のゲート電極間の半導体層の電位はソース・ドレイン電極と同電位となる。このとき、ＦＥＴ部８０５の各ＦＥＴのゲートショットキーダイオードは順方向にバイアスされるため、ソース・ドレインとゲートとの電位差はダイオードの立ち上がり電圧に等しく、ほぼ一定となる。したがって、ＦＥＴ部８０５の各ＦＥＴのソース・ドレイン電極ならびにゲート電極間の電位は安定する。
【００１０】
一方、ＦＥＴ部８０４を構成する各ＦＥＴでは、ソース・ドレイン電極間が遮断状態となるため、ＦＥＴ部８０４の各ＦＥＴの２本のゲート電極間の半導体層の直流電位は不安定となる。この不安定性は、遮断状態にあるＦＥＴの耐電力性や歪特性の劣化を招くため、望ましくない。
【００１１】
受信時は、制御端子８０９にオン電圧、制御端子８１０にオフ電圧が印加される。その結果、受信端子８０１とアンテナ端子８０３との間が導通状態となる。受信信号は送信信号に比べ電力が小さいため、受信時にＦＥＴの耐電力性が問題になることは少ない。
【００１２】
上述したように、マルチゲートＦＥＴでは、遮断状態においてゲート電極間の半導体層の直流電位が不安定となり、この不安定性は、マルチゲートＦＥＴの耐電力性や歪特性の劣化を招くため好ましくない。そこで、マルチゲートＦＥＴにおいて、ゲート電極間に導電層を設け、その導電層の直流電位を安定化することで前述の特性劣化を抑制する技術が提案されている（例えば特許文献１を参照）。
【００１３】
特許文献１では、具体的に、マルチゲートＦＥＴにおいて、対向して配置された櫛型の２つのソース・ドレイン電極間に、２つのゲート電極と導電層とをミアンダ形状に配置した構造（以下では略してミアンダ構造と言う）が開示されている。図１２は、そのようなミアンダ構造を有するＦＥＴ９００を概念的に示す平面図である。
【００１４】
ＦＥＴ９００は、指状部が互いに組み合わさるように対向して形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように形成されたミアンダ形状の２本のゲート電極１０２と、２本のゲート電極１０２の間にゲート電極１０２に沿うように形成されたミアンダ形状の導電層１０３と、導電層１０３の一端に設けられた電位固定抵抗１０６とを備えている。
【００１５】
電位固定抵抗１０６は、ＦＥＴ９００の遮断状態における２本のゲート電極１０２で挟まれた半導体層の領域（つまり導電層１０３下部）の直流電位を安定化するので、ＦＥＴ９００では、前述したような特性劣化が生じにくくなっている。
【００１６】
また、ＦＥＴ９００では、ソース・ドレイン電極１０１を櫛型形状に設けたため、ソース・ドレイン電極１０１の全長であるゲート幅を比較的小さな面積で大きく取ることができる。ＦＥＴでは入力電力が大きいほどゲート幅も大きくする必要があるため、ソース・ドレイン電極を櫛型形状に設けた構造は、大電力用のＦＥＴを小型に実現するために有利である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第４２７２１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、本願発明者らは、ミアンダ構造を有するＦＥＴには、以下の問題点があることに気付いた。図１２を参照して、さらに説明を続ける。
【００１９】
第１の問題は、ゲート電極１０２の屈曲部１０７において電界集中が生じるため、ゲート耐圧が低下し、耐電力性が劣化する。さらには、屈曲部１０７における電界集中によって静電破壊耐性の劣化も生じることである。
【００２０】
第２の問題は、屈曲部１０７と直線部１０８とでは、ゲート電極１０２およびソース・ドレイン電極１０１の形状が異なるため、トランジスタとしての電気的特性が異なることである。このような電気的特性の場所による不均一性は、歪特性の劣化に繋がるため望ましくない。
【００２１】
ところが、ミアンダ構造を有するＦＥＴが有するこのような問題への解決策は、いまだ知られていないという課題がある。
【００２２】
そこで、本発明はかかる課題に鑑み、小型化に適したミアンダ構造でかつトランジスタ特性の劣化を低減可能なスイッチング素子、およびそのようなスイッチング素子を用いた高周波信号スイッチ並びに高周波信号増幅モジュールを提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述の課題を解決するために、本発明のスイッチング素子の１つの態様は、半導体基板上に形成されたスイッチング素子であって、互いに指状部が組み合わさるように対向して配置された櫛型の２つのソース・ドレイン電極と、前記２つのソース・ドレイン電極の間を這うように配置されたミアンダ形状の少なくとも２本のゲート電極と、前記少なくとも２本のゲート電極のうちの隣り合うゲート電極の間に挟まれ、かつ、前記隣り合うゲート電極に沿って配置された導電層とを備え、前記少なくとも２本のゲート電極の前記２つのソース・ドレイン電極の各々の指状部と平行な部分である直線部の直下に位置する層が、前記少なくとも２本のゲート電極の隣り合う一対の前記直線部をつなぐ部分である屈曲部の直下に位置する層から、電気的に分離されているものである。
【００２４】
ここで、前記ゲート電極の屈曲部の直下に位置する層はスイッチング素子のトランジスタとしての機能を屈曲部においてのみ失わせるものであってもよい。例えば、前記ゲート電極の屈曲部の直下に位置する層は、イオン注入によって不活性化された半導体層であってもよい。また、屈曲部において溝を形成することで、直線部の直下に位置する層と電気的に分離された層であってもよい。さらに、屈曲部において前記ゲート電極の直下に絶縁膜を形成することで、当該絶縁膜が直線部の直下に位置する層から電気的に分離されていてもよい。これにより、ゲート電極の屈曲部における電界集中による耐圧の低下や、電気的特性の不均一化による歪特性の劣化を抑制することができる。
【００２５】
またさらに、前記導電層の屈曲部の直下に位置する層と、前記導電層の直線部の直下に位置する層とは電気的に接続されていてもよい。前記導電層を例えば活性領域内に形成されたｎ型半導体層によって形成してもよい。
【００２６】
これにより、製造方法の簡略化や素子の小型化が期待できる。一方、前記ゲート電極の屈曲部の直下に位置する層は、前記ゲート電極の直線部の直下に位置する層と電気的に分離されているため、本発明の効果は阻害されることはない。
【００２７】
また、本発明の高周波信号スイッチの１つの態様は、単極双投型の高周波信号スイッチであって、アンテナに接続されるアンテナ端子と、前記アンテナへの信号を与えられる送信端子と、前記アンテナからの信号を出力する受信端子と、前記送信端子と前記アンテナ端子との間に接続された第１のスイッチング素子と、前記受信端子と前記アンテナ端子との間に接続された第２のスイッチング素子とを備え、送信時には前記第１のスイッチング端子が導通状態となり、かつ前記第２のスイッチング素子が遮断状態となり、受信時には前記第２のスイッチング端子が導通状態となり、かつ前記第１のスイッチング素子が遮断状態となるように制御可能であり、前記第１および第２のスイッチング素子が、半導体基板上に形成されており、互いに指状部が組み合わさるように対向して配置された櫛型の２つのソース・ドレイン電極と、前記２つのソース・ドレイン電極の間を這うように配置されたミアンダ形状の少なくとも２本のゲート電極と、前記少なくとも２本のゲート電極のうちの隣り合うゲート電極の間に挟まれ、かつ、前記隣り合うゲート電極に沿って配置された導電層とを有し、前記少なくとも２本のゲート電極の前記２つのソース・ドレイン電極の各々の指状部と平行な部分である直線部の直下に位置する層が、前記少なくとも２本のゲート電極の隣り合う一対の前記直線部をつなぐ部分である屈曲部の直下に位置する層から、電気的に分離されているものである。
【００２８】
これにより大電力の高周波信号の断続が可能であるとともに歪特性に優れた小型の高周波信号スイッチを実現することができる。
【００２９】
さらに、本発明の高周波信号増幅モジュールの１つの態様は、高周波信号を与えられる第１端子と、増幅された高周波信号を出力する第２端子と、単極単投型の第１の高周波信号スイッチと、単極単投型の第２の高周波信号スイッチと、入力端が前記第１の高周波信号スイッチを介して前記第１端子に接続され、出力端が前記第２の高周波信号スイッチを介して前記第２端子に接続され、前記入力端に与えられた高周波信号を増幅して前記出力端に出力する第１の増幅器と、入力端が前記第１端子に接続され、出力端が前記第２端子に接続され、前記入力端に与えられた高周波信号を増幅して前記出力端に出力する第２の増幅器と、前記第１および第２の増幅器を排他的に動作させ、かつ前記第１の増幅器が動作時は前記第１および第２の高周波信号スイッチが導通状態となり、前記第２の増幅器が動作時は前記第１および第２の高周波信号スイッチが遮断状態となるように制御する制御器とを備え、前記第１および第２の高周波信号スイッチを成すスイッチング素子は、半導体基板上に形成され、互いに指状部が組み合わさるように対向して配置された櫛型の２つのソース・ドレイン電極と、前記２つのソース・ドレイン電極の間を這うように配置されたミアンダ形状の少なくとも２本のゲート電極と、前記少なくとも２本のゲート電極のうちの隣り合うゲート電極の間に挟まれ、かつ、前記隣り合うゲート電極に沿って配置された導電層とを有し、前記少なくとも２本のゲート電極の前記２つのソース・ドレイン電極の各々の指状部と平行な部分である直線部の直下に位置する層が、前記少なくとも２本のゲート電極の隣り合う一対の前記直線部をつなぐ部分である屈曲部の直下に位置する層から、電気的に分離されているものである。
【００３０】
これにより大電力の高周波信号の断続が可能であるとともに歪特性に優れ、かつ小型な高周波信号スイッチを用いるため、特に携帯電話機などの携帯型無線通信機器への応用に好適な高周波信号増幅モジュールが実現できる。
【発明の効果】
【００３１】
上述したように、本発明によれば、ミアンダ構造のスイッチング素子において、屈曲部の直下の層と直線部の直下の層とを電気的に分離することで、屈曲部における電界集中によって耐圧が低下する問題、および屈曲部と直線部とでトランジスタの電気的特性が偏在する問題が緩和され、その結果、耐電力性および歪特性に優れ、かつ小型なスイッチング素子および高周波信号スイッチならびに高周波信号増幅モジュールを提供することができる。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明の実施の形態１の実施例１に係るスイッチング素子を表す平面図である。
【図１Ｂ】実施例１に係るスイッチング素子の断面図（図１ＡのＡ−Ａ’線における断面図）である。
【図１Ｃ】実施例１に係るスイッチング素子の断面図（図１ＡのＢ−Ｂ’線における断面図）である。
【図２】従来技術と本発明の実施例１の各々のスイッチング素子のＰ１ｄＢを比較した図である。
【図３】従来技術と本発明の実施例１の各々のスイッチング素子の静電破壊耐圧を比較した図である。
【図４Ａ】従来技術と本発明の実施例１の各々のスイッチング素子の２次高調波歪を比較した図である。
【図４Ｂ】従来技術と本発明の実施例１の各々のスイッチング素子の３次高調波歪を比較した図である。
【図５Ａ】本発明の実施の形態１の実施例２に係るスイッチング素子を表す平面図である。
【図５Ｂ】実施例２に係るスイッチング素子の断面図（図５ＡのＡ−Ａ’線における断面図）である。
【図５Ｃ】実施例２に係るスイッチング素子の断面図（図５ＡのＢ−Ｂ’線における断面図）である。
【図６Ａ】本発明の実施の形態１の実施例３に係るスイッチング素子を表す平面図である。
【図６Ｂ】実施例３に係るスイッチング素子の断面図（図６ＡのＡ−Ａ’線における断面図）である。
【図６Ｃ】実施例３に係るスイッチング素子の断面図（図６ＡのＢ−Ｂ’線における断面図）である。
【図７Ａ】本発明の実施の形態１の実施例４に係るスイッチング素子を表す平面図である。
【図７Ｂ】実施例４に係るスイッチング素子の断面図（図７ＡのＡ−Ａ’線における断面図）である。
【図７Ｃ】実施例４に係るスイッチング素子の断面図（図７ＡのＢ−Ｂ’線における断面図）である。
【図８】本発明の実施の形態３に係る高周波信号スイッチの回路図である。
【図９】本発明の実施の形態４に係る高周波信号増幅モジュールの機能ブロック図である。
【図１０Ａ】本発明の実施の形態４に係る高周波信号増幅モジュールの要部を具現化する半導体装置の平面図である。
【図１０Ｂ】本発明の実施の形態４に係る半導体装置の断面図（図１０ＡのＡ−Ａ’線における断面図）である。
【図１０Ｃ】本発明の実施の形態４に係る半導体装置の断面図（図１０ＡのＢ−Ｂ’線における断面図）である。
【図１１】一般的な高周波回路の回路図である。
【図１２】従来技術に係るスイッチング素子の平面図である。
【発明を実施するための形態】
【００３３】
以下、本発明を実施するための形態に関するいくつかの例について、図面を参照しながら説明する。
【００３４】
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。またさらに、特に限定されるものではないが、本発明はＳＯＩ（Ｓｉｌｉｃｏｃｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）半導体基板や砒化ガリウムを始めとする化合物半導体基板上に形成された半導体装置において、とりわけ好適である。またさらに、本発明を構成するＦＥＴはその種類は特に限定されないが、ＨＦＥＴや、ＭＥＳＦＥＴ（ＭＥｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）がとりわけ好適である。
【００３５】
（実施の形態１）
本発明の実施の形態１に係るスイッチング素子は、対向して配置された櫛型の２つのソース・ドレイン電極間に、少なくとも２本のゲート電極と導電層とをミアンダ形状に配置したマルチゲートＦＥＴであり、前記少なくとも２本のゲート電極における前記２つのソース・ドレイン電極のそれぞれの指状部と平行な直線部の直下に位置する層が、前記少なくとも２本のゲート電極における隣り合う前記直線部同士をつなぐ屈曲部の直下に位置する層と、電気的に分離されていることを特徴とするものである。
【００３６】
例えば、直線部の直下に位置する層は半導体層の活性領域であり、屈曲部の直下に位置する層は半導体層を不活性化した不活性領域であり、両者は電気的に分離されてもよい。また例えば、直線部の直下に位置する層は、半導体層上に形成された絶縁層であってもよい。
【００３７】
このような構成によれば、スイッチング素子の屈曲部の下方に位置する領域はトランジスタとして機能しない。その結果、課題の項で指摘したような、屈曲部に生じる電界集中の悪影響およびトランジスタとしての電気的特性の不均一性の問題が緩和される。
【００３８】
以下では、このような特徴を有するＦＥＴの４つの実施例を示し、それぞれの構成、動作、および効果について詳細に説明する。
【００３９】
（実施例１）
本実施例は、本発明に特に好適であるＨＦＥＴを用いた場合について説明する。
【００４０】
図１Ａは本実施例におけるＦＥＴ１００の平面図を示し、図１ＢはＦＥＴ１００の断面図（図１ＡのＡ−Ａ’線における断面図）を示し、図１ＣはＦＥＴ１００の断面図（図１ＡのＢ−Ｂ’線における断面図）を示す。
【００４１】
半導体基板１０９上には、良好な結晶性を得るためにエピタキシャル層１１６が形成される。エピタキシャル層１１６は、例えば半導体基板１０９上にバッファ層１１０、電子供給層１１１、スペーサー層１１２、チャネル層１１３、もう１つのスペーサー層１１２、もう１つの電子供給層１１１、ショットキー層１１４、コンタクト層１１５が順次形成されて成る。なお、バッファ層１１０は半導体基板１０９とエピタキシャル層１１６との接合における格子不整合を緩衝するために形成される。また、スペーサー層１１２は電子が走行するチャネル層１１３における電子の散乱を抑制するために、電子供給層１１１とチャネル層１１３とを離間させるために形成される。
【００４２】
特に限定はされないが、例えば半導体基板１０９はＧａＡｓ半絶縁性基板、バッファ層１１０はアンドープあるいはＯ（酸素）がドーピングされたＧａＡｓおよびＡｌＧａＡｓ、電子供給層１１１はｎ型にドーピングされたＡｌＧａＡｓ、スペーサー層１１２はアンドープのＧａＡｓ、チャネル層１１３はアンドープのＩｎＧａＡｓ、ショットキー層１１４はＡｌＧａＡｓ、コンタクト層１１５はｎ型にドーピングされたＧａＡｓなどで形成される。また、ＡｌＧａＡｓやＧａＡｓのｎ型ドーピングにはＳｉ（シリコン）などがドーピング種に用いられる。
【００４３】
通常、コンタクト層１１５は高濃度のｎ型半導体層であり、その上面には２つのソース・ドレイン電極１０１が形成される。また、ソース・ドレイン電極１０１間の領域には２本のゲート電極１０２が形成される。各ゲート電極１０２が形成される領域では、コンタクト層１１５はショットキー層１１４がエピタキシャル層１１６の表面に露出する深さまでエッチングされる。さらに、２本のゲート電極１０２間の一部の領域では、コンタクト層１１５をエッチングせず、残ったコンタクト層１１５で導電層１０３を形成する。またさらに、素子と素子との間など、ＦＥＴ１００の動作に関与しない領域にはエピタキシャル層１１６にイオン注入を施すことで結晶性を破壊し、高抵抗な不活性領域１０５を形成する。
【００４４】
特に限定はされないが、ソース・ドレイン電極１０１の指状部の幅は配線抵抗が許容できる範囲で最小に設計され、例えば１〜４μｍ程度である。また、２本のゲート電極１０２の幅は通常１μｍ以下で設計されることが多く、例えば０．５μｍ程度である。さらに、導電層１０３は小型化および挿入損失の低減の観点から、導電層１０３での電圧降下が影響ない範囲で最小にすることが望ましい。例えば、コンタクト層のシート抵抗は２０〜１００Ω程度に設計されることが多く、導電層１０３に流れる電流は通常１μＡ程度以下と小さい。その場合、導電層１０３の幅は０．５μｍ程度が好適である。
【００４５】
またさらに、ゲート電極１０２とソース・ドレイン電極１０１との間隔およびゲート電極１０２と導電層１０３との間隔は、寄生容量の増大と耐圧の低下が問題とならない範囲で最小とすることが望ましく、０．５〜２μｍ程度で設計されることが多い。なお、不活性領域１０５を形成するイオン注入においてはＯ（酸素）、Ｂ（ボロン）、Ｈｅ（ヘリウム）などの不純物種を用いることが多い。
【００４６】
図１Ａに示すＦＥＴ１００は、複数の単位ＦＥＴが電気的に並列接続したミアンダ構造のＦＥＴであって、指状部が互いに組み合わさり対向するように櫛型の２つのソース・ドレイン電極１０１が形成され、ソース・ドレイン電極１０１の間にミアンダ形状の２本のゲート電極１０２が形成され、さらに２本のゲート電極１０２の間にゲート電極１０２に沿うようにミアンダ形状の導電層１０３が形成されたレイアウトを有する。導電層１０３は、電位を安定化させるために、電位固定抵抗１０６を介して例えばソース・ドレイン電極１０１に接続される。
【００４７】
ゲート電極１０２は、２つのソース・ドレイン電極１０１の各々の指状部に挟まれた直線部１０８では活性領域１０４内に形成され、隣り合う直線部同士を接続する屈曲部１０７では不活性領域１０５内に形成される。ここで、不活性領域１０５は、ＦＥＴ１００がトランジスタとして動作するために設けられる活性領域１０４を、イオン注入により高抵抗領域に改質することで形成される。
【００４８】
ＦＥＴ１００の断面図を用いて、直線部１０８および屈曲部１０７における活性領域１０４、不活性領域１０５について説明する。図１Ｂに示すように、直線部１０８ではＦＥＴ１００は活性領域１０４内に形成され、１つの直線部１０８が１つの単位ＦＥＴとして動作する。なお、素子と素子を分離する素子分離として、ＦＥＴ１００の外部には不活性領域１０５が形成される。一方、屈曲部１０７では、図１Ｃに示すようにＦＥＴ１００の外部の素子分離に加え、ゲート電極１０２の直下に位置するショットキー層１１４から下層の半導体層に向かって不活性領域１０５が形成される。
【００４９】
前述の通り、屈曲部１０７においてゲート電極１０２を活性領域１０４上に形成すると、電界集中による耐電力性の劣化や、トランジスタ特性の不均一性による歪特性の劣化を招くが、ゲート電極１０２を不活性領域１０５上に形成することでこのような劣化を防ぐことができる。
【００５０】
図２に従来技術のＦＥＴ９００（図１２を参照）と本実施例のＦＥＴ１００の１ｄＢ利得圧縮時出力電力（以下、Ｐ１ｄＢ）を示す。入力信号の周波数は２ＧＨｚである。本発明を適用することでＰ１ｄＢが増大し、耐電力性が改善していることが分かる。大電力を入力すると、ゲート電極１０２と２つのソース・ドレイン電極１０１の各々との間に高電圧が印加される。この電圧がゲート耐圧を越えると、ゲートショットキーダイオードが降伏し、入力信号の損失が増大する。本発明によりゲート電極１０２の屈曲部１０７における電界集中の緩和することでゲート耐圧が向上し、より大きな入力電力まで伝送することができる。
【００５１】
また、図３に従来技術のＦＥＴ９００と本実施例のＦＥＴ１００の、マシンモデルによるゲート電極１０２とソース・ドレイン電極１０１間の静電破壊耐圧を示す。本発明を適用することで、破壊耐性が向上していることが分かる。これは上述の通り、ゲート電極１０２の屈曲部における電界集中が低減されたためである。
【００５２】
また、図４Ａに従来技術のＦＥＴ９００と本実施例のＦＥＴ１００の２次高調波歪を示し、図４Ｂに従来技術のＦＥＴ９００と本実施例のＦＥＴ１００の３次高調波歪を示す。入力信号は電力が２６ｄＢｍ、周波数が２ＧＨｚである。本発明を適用することで高調波歪の発生が抑制されていることが分かる。これは、ゲート耐圧の向上と屈曲部の不活性化によるトランジスタ特性の均一性改善により、ゲート−ドレイン間容量、ゲート−ソース間容量および、ドレイン−ソース間容量や、ドレイン電流の電圧依存性が小さくなり、線形性が向上するためである。
【００５３】
なお、上述のＰ１ｄＢ、静電破壊耐圧、２次高調波歪および３次高調波歪の測定に用いた本実施例におけるスイッチング素子は、ゲート幅が２ｍｍ、接続段数が１段のＦＥＴである。
【００５４】
なお、図１Ａでは屈曲部１０７におけるゲート電極１０２および導電層１０３の屈曲角が９０度の場合を例示しているが、本発明は屈曲部１０７の形状によって限定されることはない。例えば屈曲部１０７においてゲート電極１０２および導電層１０３が半円形を成していても本発明は有用である。また、本実施例では、導電層１０３をコンタクト層１１５のパターニングにより形成するため、導電層１０３が形成される領域は活性領域１０４となる。特に限定はされないが、このように導電層１０３として活性領域１０４内に形成した半導体層を用いることで、金属膜を用いる場合に比べ、製造工程の簡略化によるコスト削減が期待できる。さらに、金属膜の加工精度による制約を受けないため、素子の更なる小型化も期待できる。
【００５５】
（実施例２）
本実施例では、実施例１と異なる点を中心に説明する。実施例１と同等の構成、動作、および効果は、説明を省略する。
【００５６】
図５Ａは本実施例におけるＦＥＴ２００の平面図を示し、図５ＢはＦＥＴ２００の断面図（図５ＡのＡ−Ａ’線における断面図）を示し、図５ＣはＦＥＴ２００の断面図（図５ＡのＢ−Ｂ’線における断面図）を示す。
【００５７】
本実施例においては、不活性領域２０１はエピタキシャル層１１６をバッファ層１１０が最表面に出る深さまでエッチングして溝を形成した後、イオン注入を施すことで形成される。
【００５８】
図５Ａに示すＦＥＴ２００は、複数の単位ＦＥＴが電気的に並列接続したミアンダ型のＦＥＴであって、不活性領域の構成以外は第１の実施形態で説明した図１Ａ〜図１ＣのＦＥＴ１００と同様の構成である。
【００５９】
ＦＥＴ２００の断面図を用いて、本実施形態における不活性領域２０１の構造を説明する。図５Ｂに示すように、直線部１０８ではＦＥＴ２００は活性領域１０４内に形成される。なお、素子と素子を分離する素子分離として、ＦＥＴ２００の外部にはエッチングおよびイオン注入によって形成された不活性領域２０１が形成される。したがって、ＦＥＴ２００は周囲がエッチングされたエピタキシャル層１１６のメサ領域に形成される。一方、屈曲部１０７では、図５Ｃに示すように上述のＦＥＴ２００の外部の素子分離に加え、ゲート電極１０２の直下に位置するバッファ層１１０から下方の半導体層に向かって不活性領域２０１が形成される。
【００６０】
素子間の干渉や基板への信号漏洩を抑制する観点から、容易に高抵抗領域が得られるエッチングおよびイオン注入で不活性領域を形成した構造が一般的に知られているが、そのような構造において、さらに本発明の態様としての不活性領域を設けることも可能である。
【００６１】
なお、半絶縁性基板などの高抵抗基板を用いる場合には、エッチングのみで高抵抗化の不活性領域が形成される。したがって、イオン注入を行わずにエッチングのみで、屈曲部１０７におけるゲート電極１０２下に不活性領域１０５を形成することが可能であり、そのような場合も、本発明に含まれる。
【００６２】
（実施例３）
本実施例では、実施例１と異なる点を中心に説明する。実施例１と同等の構成、動作、および効果は、説明を省略する。
【００６３】
本実施例は、屈曲部１０７のゲート電極１０２の直下に、実施例１における不活性領域１０５の代わりに絶縁膜３０１を設けることで本発明の効果を得る実施例である。半導体基板１０９およびエピタキシャル層１１６の構造は実施例１と同様である。
【００６４】
図６Ａは本実施例におけるＦＥＴ３００の平面図を示し、図６ＢはＦＥＴ３００の断面図（図６ＡのＡ−Ａ’線における断面図）を示し、図６ＣはＦＥＴ３００の断面図（図６ＡのＢ−Ｂ’線における断面図）を示す。
【００６５】
図６Ａに示すＦＥＴ３００は、複数の単位ＦＥＴが電気的に並列接続したミアンダ型のＦＥＴであって、屈曲部１０７において絶縁膜３０１上にゲート電極１０２が形成される点を除き、実施例１で説明した図１Ａ〜図１ＣのＦＥＴ１００と同様の構成である。ゲート電極１０２は、２つのソース・ドレイン電極１０１の各々の指状部に挟まれた直線部１０８では活性領域１０４内に形成され、隣り合う直線部同士を接続する屈曲部１０７では絶縁膜３０１上に形成される。
【００６６】
ＦＥＴ３００の断面図を用いて、直線部１０８と屈曲部１０７とにおける構造を説明する。図６Ｂに示すように、直線部１０８ではＦＥＴ３００は活性領域１０４内に形成される。なお、素子と素子を分離する素子分離として、ＦＥＴ３００の外部には不活性領域１０５が形成される。一方、屈曲部１０７では、図６Ｃに示すようにゲート電極１０２は絶縁膜３０１上に形成される。
【００６７】
前述の通り、屈曲部１０７においてゲート電極１０２を活性領域１０４上に形成すると、電界集中による耐電力性の劣化や、トランジスタ特性の不均一性による歪特性の劣化を招くが、ゲート電極１０２を絶縁膜３０１上に形成することでこのような劣化を防ぐことができる。
【００６８】
なお、本実施例では絶縁膜３０１の下方に位置する半導体層が活性領域１０４の場合を例示しているが、不活性領域１０５であっても本発明の効果が得られる。したがって、絶縁膜３０１の下方の半導体層が不活性領域１０５に改質されている場合も、本発明に含まれる。
【００６９】
（実施例４）
本実施例では、実施例１と異なる点を中心に説明する。実施例１と同等の構成、動作、および効果は、説明を省略する。
【００７０】
本実施例は、本発明をＭＯＳ型ＦＥＴに適用した実施例である。
【００７１】
図７Ａは本実施例におけるＦＥＴ４００の平面図を示し、図７ＢはＦＥＴ４００の断面図（図７ＡのＡ−Ａ’線における断面図）を示し、図７ＣはＦＥＴ４００の断面図（図７ＡのＢ−Ｂ’線における断面図）を示す。
【００７２】
本実施例のＦＥＴ４００は、半導体基板１０９と、ｐ型にドーピングされた半導体層４０４と、ソース・ドレイン領域４０３と、ソース・ドレイン電極１０１と、ゲート絶縁膜４０１と、ゲート電極１０２と、導電層１０３と、素子分離領域４０２とを具備する。素子分離領域４０２は例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で形成される。また、半導体基板１０９は、半絶縁性基板であるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｅｒ）基板などが特に好適である。
【００７３】
図７Ａに示すＦＥＴ４００は、複数の単位ＦＥＴが電気的に並列接続したミアンダ型のＦＥＴである。直線部１０８では活性領域１０４上にゲート電極１０２が形成され、屈曲部１０７では不活性領域１０５上にゲート電極１０２が形成される点は、実施例１で説明した図１ＡのＦＥＴ１００と同様である。ただし、直線部１０８はゲート絶縁膜４０１上にゲート電極１０２が形成されるのに対し、不活性領域１０５では素子分離領域４０２の絶縁膜上に形成される。ここで、素子分離領域４０２の絶縁膜は、ゲート絶縁膜４０１に比べ十分に厚いため、屈曲部１０７はトランジスタとしては動作しない。
【００７４】
前述の通り、屈曲部１０７においてゲート電極１０２を活性領域１０４上に形成すると、電界集中による耐電力性の劣化や、トランジスタ特性の不均一性による歪特性の劣化を招くが、上述の構成により、本発明はＭＯＳ型のＦＥＴに対しても有用である。なお、上述の説明ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、ｐチャネル型ＭＯＳＦＥＴにおいても同様の効果が得られることは明らかである。
【００７５】
（実施の形態２）
本発明の実施の形態２に係る高周波信号スイッチについて説明する。
【００７６】
図８は本実施の形態における高周波信号スイッチ５００の回路図を示す。高周波信号スイッチ５００は、実施の形態１で説明したスイッチング素子を適用した単極双投型の高周波信号スイッチであり、受信端子５０１と、送信端子５０２と、アンテナ端子５０３と、受信端子５０１とアンテナ端子５０３との間に接続された第１のＦＥＴ部５０４と、送信端子５０２とアンテナ端子５０３との間に接続された第２のＦＥＴ部５０５と、電位固定抵抗５０６と、ゲート抵抗５０７と、高周波結合容量５０８と、第１のＦＥＴ部５０４の制御端子５０９と、第２のＦＥＴ部５０５の制御端子５１０とを備える。
【００７７】
高周波信号スイッチ５００におけるＦＥＴ部５０４、５０５のそれぞれは、実施の形態１で説明したスイッチング素子（たとえば、ＦＥＴ１００、２００、３００、４００のいずれか）を、直列に２段接続した構成となっている。
【００７８】
本発明の実施の形態１のスイッチング素子を用いることで、歪特性に優れ、かつ良好な耐電力性を有する高周波信号スイッチを実現することができる。また、本発明の実施の形態１のスイッチング素子は従来のスイッチング素子と同様の配線引き出し構造を有するため、従来の回路レイアウト技術への親和性が高く、回路設計の観点からも適用が容易であるという利点も有する。
【００７９】
なお、本実施の形態では送信端子５０２、受信端子５０１およびアンテナ端子５０３が各１端子の単極双投型の高周波信号スイッチを例示したが、本発明は上記構成に限定されるものではない。また、ＦＥＴ部５０４、５０５におけるＦＥＴの接続段数や電位固定抵抗５０６の接続方法は一例として示したもので、適宜変更しても本発明の効果が得られる。すなわち、実施の形態１で説明したスイッチング素子（たとえば、ＦＥＴ１００、２００、３００、４００のいずれか）を用いた高周波信号スイッチは、広く本発明に含まれる。
【００８０】
（実施の形態３）
本発明の実施の形態３に係る高周波信号増幅モジュールについて説明する。
【００８１】
携帯電話機などの移動体通信端末では、消費電力を低減するために、基地局との距離に応じて増幅器の出力電力が制御されている。すなわち、増幅器の出力電力は基地局が近距離の場合は低く、遠距離の場合は高く制御される。
【００８２】
このような用途に用いられる増幅器は、出力電力の高低によらず高い効率を発揮することが望ましいが、増幅器の効率は理論的に出力電力によって変動するため、１つの増幅器で複数の異なる出力電力に対して最大効率を得ることは不可能である。そこで、高い効率が得られる出力電力レンジを拡大する手段として、出力電力に応じて使用する増幅器を切り換える技術が知られている。
【００８３】
本実施の形態は、このような増幅器の切り換えに本発明の実施の形態１に係るスイッチング素子を用いた高周波信号増幅モジュールである。
【００８４】
図９は本実施の形態における高周波信号増幅モジュール６００のブロック図を示す。本実施例は、入力端子６０１と、出力端子６０２と、電源端子６０３と、第１の増幅回路６１１と、第２の増幅回路６１２と、第１の高周波信号スイッチ６０６と、第２の高周波信号スイッチ６０７と、制御器６１０とを備える。
【００８５】
第１の高周波信号スイッチ６０６と第２の高周波信号スイッチ６０７とは、それぞれ実施の形態１で説明したスイッチング素子（例えば、ＦＥＴ１００、２００、３００、４００のいずれか）で構成される。
【００８６】
第１の増幅回路６１１は、整合回路６０８と増幅器６０４とから構成される。第２の増幅回路６１２は、整合回路６０９と増幅器６０５とから構成される。整合回路６０８、６０９はインピーダンスの整合をとり、増幅器６０４、６０５の出力電力および効率を調整するために装荷される。また、制御器６１０は電源回路を含み、電源端子６０３に印加される電源電圧を用いて、増幅器６０４、６０５に排他的に、それぞれの動作に適したバイアス電圧を供給するとともに、高周波信号スイッチ６０６、６０７へ制御信号（例えば、ＦＥＴ１００、２００、３００、４００のゲート信号）を供給する。
【００８７】
増幅器６０４、６０５はそれぞれ異なる出力電力で最大効率が得られるように設計される。ここでは、増幅器６０４は低出力時に、増幅器６０５は高出力時に最大効率が得られるように設計された場合を例に説明する。
【００８８】
この場合、制御器６１０は、低出力時は増幅器６０４が動作状態、増幅器６０５が休止状態となり、高周波信号スイッチ６０６および６０７は導通状態となるように、バイアス電圧および制御信号を供給する。一方、制御器６１０は、高出力時は第１の増幅器６０４が休止状態、第２の増幅器６０５が動作状態となり、高周波信号スイッチ６０６および６０７は遮断状態となるように、バイアス電圧および制御信号を供給する。
【００８９】
上述の通り、出力電力に応じて高周波信号スイッチによって信号経路を切り替える必要があるが、本発明はアンテナと内部回路の間に装荷される高周波信号スイッチのみでなく、このような内部回路における経路切り替え用の高周波信号スイッチにおいても好適である。本発明を適用することで、耐電力性の向上により他経路への信号の漏洩が抑制され、増幅器の効率向上に寄与する。
【００９０】
なお、ＨＢＴ（Ｈｅｔｅｒｏ  Ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラトランジスタを用いた増幅器と本発明の実施の形態１に係るスイッチング素子とを組み合わせて、高周波信号増幅モジュールを構成してもよい。そのような場合に好適な、本発明に係るＦＥＴ（スイッチング素子）とバイポーラトランジスタ（増幅器）とを同一半導体基板上に形成した構造を以下に例示する。
【００９１】
図１０ＡはＦＥＴ７１０とバイポーラトランジスタ７２０とを混載した半導体装置７００の平面図を示し、図１０Ｂ、図１０Ｃは半導体装置７００の断面図（それぞれ、図１０ＡのＡ−Ａ’線における断面図と図１０ＡのＢ−Ｂ’線における断面図）を示す。
【００９２】
以下の説明においては、実施例１で説明したＦＥＴ１００の構造と異なる点を中心に説明する。その他の構成は実施例１と同等であるので、説明を省略する。
【００９３】
半導体基板１０９上には良好な結晶性を得るためにエピタキシャル層１１６が形成される。エピタキシャル層１１６は、半導体基板１０９上にバッファ層１１０、電子供給層１１１、スペーサー層１１２、チャネル層１１３、もう１つのスペーサー層１１２、もう１つの電子供給層１１１、ショットキー層１１４、コンタクト層１１５、コレクタ層７０１、ベース層７０２、エミッタ層７０３、キャップ層７０４が順次形成されて成る。
【００９４】
例えばコレクタ層７０１はｎ型にドーピングされたＧａＡｓ、ベース層７０２はｐ型にドーピングされたＧａＡｓ、エミッタ層７０３はｎ型にドーピングされたＩｎＧａＰ、キャップ層７０４はｎ型にドーピングされたＧａＡｓなどで形成されてもよい。また、ＧａＡｓのｐ型ドーピングにはＣ（炭素）などがドーピング種に用いられる。
【００９５】
キャップ層上にはエミッタ電極７０５が形成される。また、ベース電極７０６およびコレクタ電極７０７がそれぞれエッチングによってエピタキシャル層の表面に露出したベース層７０２およびコレクタ層７０１上に形成される。ＦＥＴ７１０はエッチングによってコンタクト層１１５をエピタキシャル層の表面に露出させた後、例えば実施例１で説明した加工手順により形成可能である。なお、素子と素子との間には素子分離のために高抵抗な不活性領域１０５を形成する。
【００９６】
このように、本発明に係るＦＥＴ７１０は増幅器を成すバイポーラトランジスタ７２０と同一半導体基板上に形成することで、高周波信号増幅モジュールの小型化が可能となる。また、別々の基板に形成する場合に比べ、他の部品と合わせてモジュールに組み込む際の実装工程が簡略化され、低コスト化が期待できる。
【００９７】
なお、上述の高周波信号増幅モジュールの構成は本発明に係る高周波信号スイッチの適用例を例示したものであり、本発明が上記構成に限定されるわけではない。例えば、増幅器の段数や高周波信号スイッチおよび整合回路の結線、個数などは適宜変更してもよい。さらに、実施例５に例示したアンテナと送受信回路を切り替える高周波信号スイッチと、送信信号を増幅する増幅器や受信信号を増幅する増幅器とで構成されるような高周波信号増幅モジュールであっても、本発明の効果が得られる。
【００９８】
なお、以上の実施形態は適宜組み合わせて実施しても良い。また、以上の実施例における説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【００９９】
本発明は、移動体通信機器の高周波フロントエンドモジュール等に用いられる、高周波信号スイッチ、高周波信号増幅モジュールに適応できる。
【符号の説明】
【０１００】
１００、２００、３００、４００、９００    ＦＥＴ
１０１    ソース・ドレイン電極
１０２    ゲート電極
１０３    導電層
１０４    活性領域
１０５、２０１    不活性領域
１０６    電位固定抵抗
１０７    屈曲部
１０８    直線部
１０９    半導体基板
１１０    バッファ層
１１１    電子供給層
１１２    スペーサー層
１１３    チャネル層
１１４    ショットキー層
１１５    コンタクト層
１１６    エピタキシャル層
３０１    絶縁膜
４０１    ゲート絶縁膜
４０２    素子分離領域
４０３    ソース・ドレイン領域
４０４    半導体層
５００、８００    高周波信号スイッチ
５０１、８０１    受信端子
５０２、８０２    送信端子
５０３、８０３    アンテナ端子
５０４、５０５、８０４、８０５    ＦＥＴ部
５０６、８０６    電位固定抵抗
５０７、８０７    ゲート抵抗
５０８、８０８    高周波結合容量
５０９、５１０、８０９、８１０    制御端子
６００    高周波信号増幅モジュール
６０１    入力端子
６０２    出力端子
６０３    電源端子
６０４、６０５    増幅器
６０６、６０７    高周波信号スイッチ
６０８、６０９    整合回路
６１０    制御器
７００    半導体装置
７０１    コレクタ層
７０２    ベース層
７０３    エミッタ層
７０４    キャップ層
７０５    エミッタ電極
７０６    ベース電極
７０７    コレクタ電極
７１０    ＦＥＴ
７２０    バイポーラトランジスタ
【図１Ａ】
2011249485.tif 000003
【図１Ｂ】
2011249485.tif 000004
【図１Ｃ】
2011249485.tif 000005
【図２】
2011249485.tif 000006
【図３】
2011249485.tif 000007
【図４Ａ】
2011249485.tif 000008
【図４Ｂ】
2011249485.tif 000009
【図５Ａ】
2011249485.tif 000010
【図５Ｂ】
2011249485.tif 000011
【図５Ｃ】
2011249485.tif 000012
【図６Ａ】
2011249485.tif 000013
【図６Ｂ】
2011249485.tif 000014
【図６Ｃ】
2011249485.tif 000015
【図７Ａ】
2011249485.tif 000016
【図７Ｂ】
2011249485.tif 000017
【図７Ｃ】
2011249485.tif 000018
【図８】
2011249485.tif 000019
【図９】
2011249485.tif 000020
【図１０Ａ】
2011249485.tif 000021
【図１０Ｂ】
2011249485.tif 000022
【図１０Ｃ】
2011249485.tif 000023
【図１１】
2011249485.tif 000024
【図１２】
2011249485.tif 000025