(57)【要約】【課題】高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法であって、低電圧仕様の容量素子の容量を確保できると共に、高電圧仕様の受動素子の当該高電圧仕様に対する耐圧を確保すると共に、製造時に高電圧仕様の受動素子の特性が変動することを防止できる半導体装置の製造方法を提供する。【解決手段】半導体基板１０２上に絶縁膜１１６ｂを上部に有する下部電極１１０ｂと絶縁膜１１６ａを上部に有する下部電極１１０ａとを形成し、下部電極１１０ｂ上の絶縁膜１１６ｂの膜厚を薄くし、半導体基板１０２上にゲート電極１４４を形成し、膜厚を薄くした第１の絶縁膜１１６ｂ上に上部電極１４０を形成し、ゲート電極１４４および上部電極１４０を形成した後、全面に絶縁膜を形成し、絶縁膜を異方性エッチングしてゲート電極１４４の側面にサイドウォール１４８を形成する。【選択図】図１Ｆ
2011249609.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面上に第１の絶縁膜を上部に有する第１の下部電極と前記第１の絶縁膜を上部に有する第２の下部電極とを形成する工程と、
前記第１の下部電極上の前記第１の絶縁膜の膜厚を薄くする工程と、
半導体基板の一主面上にゲート電極を形成する工程と、
前記膜厚を薄くした前記第１の絶縁膜上に上部電極を形成する工程と、
前記ゲート電極および前記上部電極を形成した後、前記一主面の全面に第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングして前記ゲート電極の側面にサイドウォールを形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜の膜厚を薄くした後、全面に熱酸化膜を形成する工程をさらに備え、
前記ゲート電極および前記上部電極を前記熱酸化膜上に形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜を上部に有する第１の下部電極と前記第１の絶縁膜を上部に有する第２の下部電極とを形成した後に、全面に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を選択的に除去する工程と、
第２のゲート電極を形成する工程と、をさらに備え、
前記第２の熱酸化膜を選択的に除去する工程で、前記半導体基板の前記一主面上の前記第２の熱酸化膜を選択的に除去すると共に、前記第１の下部電極上の前記第１の絶縁膜上の前記第２の熱酸化膜を選択的に除去し、さらに前記第１の絶縁膜の膜厚を薄くし、
その後、全面に前記熱酸化膜を形成し、
前記第２のゲート電極は前記第２の熱酸化膜および前記熱酸化膜上に形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は酸化シリコン膜であり、前記第１の絶縁膜と前記第１の下部電極との間に下側の第２の酸化シリコン膜とその上の窒化シリコン膜とを形成し、前記第１の絶縁膜と前記第２の下部電極との間に下側の前記第２の酸化シリコン膜とその上の前記窒化シリコン膜を形成する工程をさらに備える請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜の膜厚は５００Å〜３０００Åである請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の下部電極および前記上部電極は容量素子の電極であり、前記第２の下部電極は抵抗素子として使用される請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧絶縁ゲート型電界効果トランジスタ、低耐圧絶縁ゲート型電界効果トランジスタ、容量素子および抵抗素子を備える半導体装置の製造方法が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２００５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、基板の主面に、素子分離領域に囲まれた高耐圧絶縁ゲート型電界効果トランジスタ形成領域および低耐圧絶縁ゲート型電界効果トランジスタ形成領域を形成し、素子分離領域上に容量素子および抵抗素子を形成している。素子分離領域上に容量素子および抵抗素子を形成するには、多結晶シリコンを主体とした下部電極を容量素子領域および抵抗素子領域にそれぞれ形成し、その後、容量素子領域および抵抗素子領域の下部電極上に、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなるＯＮＯ絶縁膜をそれぞれ形成し、その後、容量素子領域に多結晶シリコン膜からなる上部電極を選択的に形成する。この際、高耐圧絶縁ゲート型電界効果トランジスタ形成領域および低耐圧絶縁ゲート型電界効果トランジスタ形成領域にゲート電極をそれぞれ形成するが、抵抗素子領域には上部電極は形成しない。その後、酸化シリコン膜を形成し、ＲＩＥ（Reactive Ion Etching）によりエッチングして、ゲート電極のサイドウォールを形成する。特許文献１では、このサイドウォールを形成する際のエッチングにより、抵抗素子領域において、ＯＮＯ絶縁膜やその下の下部電極がエッチングされ、抵抗素子の抵抗値を変化させてしまうおそれがある。また、下部電極のエッチングを防止するために、ＯＮＯ絶縁膜の膜厚を厚くすると、容量素子の容量値が小さくなってしまうという問題があった。
【０００５】
そこで、サイドウォール形成の際のエッチングにより、抵抗素子領域の下部電極がエッチングされることを防止するために、抵抗素子領域においても、上部電極を形成し、この上部電極によって下部電極のエッチングを防止することが考えられる。
【０００６】
この方法を図３Ａ〜図３Ｅを参照して説明する。
【０００７】
まず、図３Ａに示すように、シリコン基板１０２の一主面１０１にＬＯＣＯＳ（local oxidation of silicon）法により素子分離用のフィールド酸化膜１０８を形成する。シリコン基板１０２としては、例えば、ｎ型基板を使用する。フィールド酸化膜１０８から露出するＭＯＳトランジスタ形成領域２０７のシリコン基板１０２の一主面１０１にｐ型ウェル１０３を形成する。その後、ＣＶＤ法により、全面にポリシリコン下層膜１１０、酸化シリコン膜１１２および窒化シリコン膜１１４を順次形成する。
【０００８】
次に、図３Ｂに示すように、ホトリソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジスト（図示せず）をマスクとして、窒化シリコン膜１１４、ボトム酸化シリコン膜１１２およびポリシリコン下層膜１１０をエッチングによりパターニングして、抵抗素子形成領域２０３に、ポリシリコン下層膜１１０からなる下部電極１１０ａ、酸化シリコン膜１１２からなるボトム酸化シリコン膜１１２ａおよび窒化シリコン膜１１４からなる窒化シリコン膜１１４ａを形成し、容量素子形成領域２０５に、ポリシリコン下層膜１１０からなる下部電極１１０ｂ、酸化シリコン膜１１２からなるボトム酸化シリコン膜１１２ｂおよび窒化シリコン膜１１４からなる窒化シリコン膜１１４ｂを形成する。
【０００９】
その後、熱酸化して全面に熱酸化膜１１９を形成する。この熱酸化により、ｐ型ウェル１０３の表面にも熱酸化膜１１９が形成される。
【００１０】
次に、図３Ｃに示すように、全面にポリシリコン膜（図示せず）をＣＶＤ法により形成し、ホトリソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジスト（図示せず）をマスクとして、ポリシリコン膜（図示せず）および熱酸化膜１１９をエッチングによりパターニングして、抵抗素子形成領域２０３に、ポリシリコン膜（図示せず）からなる上部電極１４３および熱酸化膜１１９からなるトップ酸化シリコン膜１１９ａを形成し、容量素子形成領域２０５に、ポリシリコン膜（図示せず）からなる上部電極１４５および熱酸化膜１１９からなるトップ酸化シリコン膜１１９ｂを形成し、ＭＯＳトランジスタ形成領域２０７にポリシリコン膜（図示せず）からゲート電極１４７および熱酸化膜１１９からなるゲート絶縁膜１３１を形成する。このエッチングの際に、抵抗素子形成領域２０３のボトム酸化シリコン膜１１２ａおよび窒化シリコン膜１１４ａもレジスト（図示せず）の形状に合わせてエッチングされ、容量素子形成領域２０５のボトム酸化シリコン膜１１２ｂおよび窒化シリコン膜１１４ｂも上記レジスト（図示せず）の形状に合わせてエッチングされる。
【００１１】
次に、図３Ｄに示すように、全面に酸化シリコン膜（図示せず）をＣＶＤ法により形成し、ＲＩＥ法によって酸化シリコン膜（図示せず）を異方性エッチングして、ゲート電極１４７のサイドウォール１６１を形成する。この際、容量素子形成領域２０５の上部電極１４５等の側面にサイドウォール１６３が形成され、下部電極１１０ｂの側面にサイドウォール１６５が形成され、抵抗素子形成領域２０３の上部電極１４３等の側面にサイドウォール１６７が形成され、下部電極１１０ａの側面にサイドウォール１６９が形成される。その後、抵抗素子形成領域２０３および容量素子形成領域２０５をレジスト等で覆っておき、ゲート電極１４７およびサイドウォール１６１をマスクとして、ｐ型ウェル１０３にｎ型不純物を注入してソース１０５およびドレイン１０７をゲート電極１４７およびサイドウォール１６１に対して自己整合的に形成する。
【００１２】
次に、図３Ｅに示すように、層間絶縁膜１７１を形成する。その後、層間絶縁膜１７１にビアホールを形成し、ビアホールを埋めるコンタクト２５１、２５３、２５５、２５７、２５９、２６１、２６３、２６５、２６７を形成する。コンタクト２５１、２５３、２５５、２５７、２５９、２６１、２６３、２６５、２６７は例えばＷからなる。その後、層間絶縁膜１７１上にＡｌ等のメタル配線２７１、２７３、２７７、２７９、２８１、２８３、２８５、２８７を形成する。
【００１３】
以上のようにして、抵抗素子形成領域２０３には抵抗素子３０３が形成され、容量素子形成領域２０５に容量素子３０５が形成され、ＭＯＳトランジスタ形成領域２０７にはＭＯＳトランジスタ３０７が形成される。
【００１４】
ＭＯＳトランジスタ３０７のソース１０５は、コンタクト２６３を介してメタル配線２８３に接続され、ゲート電極１４７は、コンタクト２６５を介してメタル配線２８５に接続され、ドレイン１０７は、コンタクト２６７を介してメタル配線２８７に接続されている。
【００１５】
容量素子３０５は、下部電極１１０ｂと、上部電極１４５と、下部電極１１０ｂと上部電極１４５との間の、ボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂおよびトップ酸化シリコン膜１１９ｂからなるＯＮＯ絶縁膜１１５ｂとを備えている。ＯＮＯ絶縁膜１１５ｂの膜厚は２５０Å程度である。下部電極１１０ｂの一端は、コンタクト２５７を介してメタル配線２７７に接続され、他端はコンタクト２６１を介してメタル配線２８１に接続され、上部電極１４５は、コンタクト２５９を介してメタル配線２７９に接続されている。下部電極１１０ｂおよび上部電極１４５はポリシリコンからなっており、容量素子３０５は、ＰＩＰ（Poly-Insulator-Poly）キャパシタを構成している。
【００１６】
抵抗素子３０３は、下部電極１１０ａを備え、下部電極１１０ａの一端は、コンタクト２５１を介してメタル配線２７１に接続され、他端はコンタクト２５５を介してメタル配線２７３に接続されている。抵抗素子３０３は、ＨＲ（High-Resistor）抵抗を構成している。抵抗素子３０３は、上部電極１４３をさらに備えている。下部電極１１０ａと上部電極１４３との間には、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａおよびトップ酸化シリコン膜１１９ａからなるＯＮＯ絶縁膜１１５ａが設けられており、下部電極１１０ａと上部電極１４３との間は、ＯＮＯ絶縁膜１１５ａによって絶縁されている。上部電極１４３の電位変動による抵抗素子３０３の抵抗値の変動を防止するため、上部電極１４３は、コンタクト２５３を介して、抵抗素子３０３の高電位側の端子と接続されているメタル配線２７３に接続されている。ＯＮＯ絶縁膜１１５ａの膜厚は２５０Å程度である。上部電極１４３が設けられているので、ＲＩＥ法によって酸化シリコン膜（図示せず）を異方性エッチングして、ゲート電極１４７のサイドウォール１６１を形成する際に、下部電極１１０ａがエッチングされて抵抗素子３０３の抵抗値が変化するのを防止している。
【００１７】
しかしながら、このような構造では、例えば、抵抗素子３０３の仕様電圧が４５Ｖであり、容量素子３０５の仕様電圧が５Ｖである場合には、抵抗素子３０３においては、下部電極１１０ａと上部電極１４３との間に最大４５Ｖの電位差が生じ、５Ｖ仕様（膜厚２５０Å程度）のＯＮＯ絶縁膜１１５ａでは、絶縁破壊を起こすという問題があった。絶縁破壊を防止するには、ＯＮＯ絶縁膜１１５ａを厚くする必要があり、厚くすると、５Ｖ仕様の容量素子３０５の単位容量の低下を招くという問題があった。
【００１８】
本発明の主な目的は、高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法であって、低電圧仕様の容量素子の容量を確保できると共に、高電圧仕様の受動素子の当該高電圧仕様に対する耐圧を確保すると共に、製造時に高電圧仕様の受動素子の特性が変動することを防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明によれば、
半導体基板の一主面上に第１の絶縁膜を上部に有する第１の下部電極と前記第１の絶縁膜を上部に有する第２の下部電極とを形成する工程と、
前記第１の下部電極上の前記第１の絶縁膜の膜厚を薄くする工程と、
半導体基板の一主面上にゲート電極を形成する工程と、
前記膜厚を薄くした前記第１の絶縁膜上に上部電極を形成する工程と、
前記ゲート電極および前記上部電極を形成した後、前記一主面の全面に第２の絶縁膜を形成し、第２の絶縁膜を異方性エッチングして前記ゲート電極の側面にサイドウォールを形成する工程と、を備える半導体装置の製造方法が提供される。
【００２０】
好ましくは、前記第１の絶縁膜の膜厚を薄くした後、全面に熱酸化膜を形成する工程をさらに備え、前記ゲート電極および前記上部電極を前記熱酸化膜上に形成する。
【００２１】
さらに好ましくは、
前記第１の絶縁膜を上部に有する第１の下部電極と前記第１の絶縁膜を上部に有する第２の下部電極とを形成した後に、全面に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜を選択的に除去する工程と、
第２のゲート電極を形成する工程と、をさらに備え、
前記第２の熱酸化膜を選択的に除去する工程で、前記半導体基板の前記一主面上の前記第２の熱酸化膜を選択的に除去すると共に、前記第１の下部電極上の前記第１の絶縁膜上の前記第２の熱酸化膜を選択的に除去し、さらに前記第１の絶縁膜の膜厚を薄くし、
その後、全面に前記熱酸化膜を形成し、
前記第２のゲート電極は前記第２の熱酸化膜および前記熱酸化膜上に形成する。
【００２２】
また、好ましくは、前記第１の絶縁膜は酸化シリコン膜であり、前記第１の絶縁膜と前記第１の下部電極との間に下側の第２の酸化シリコン膜とその上の窒化シリコン膜とを形成し、前記第１の絶縁膜と前記第２の下部電極との間に下側の前記第２の酸化シリコン膜とその上の前記窒化シリコン膜を形成する工程をさらに備える。
【００２３】
また、好ましくは、前記第１の絶縁膜の膜厚は５００Å〜３０００Åである。
【００２４】
また、好ましくは、前記第１の下部電極および前記上部電極は容量素子の電極であり、前記第２の下部電極は抵抗素子として使用される。
【発明の効果】
【００２５】
本発明によれば、高電圧仕様の受動素子と低電圧仕様の容量素子とを備える半導体装置の製造方法であって、低電圧仕様の容量素子の容量を確保できると共に、高電圧仕様の受動素子の当該高電圧仕様に対する耐圧を確保すると共に、製造時に高電圧仕様の受動素子の特性が変動することを防止できる半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｂ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｃ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｄ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｅ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｆ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｇ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１Ｈ】本発明の第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図２Ａ】本発明の第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図２Ｂ】本発明の第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図２Ｃ】本発明の第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図３Ａ】従来の半導体装置の製造方法を説明するための概略縦断面図である。
【図３Ｂ】従来の半導体装置の製造方法を説明するための概略縦断面図である。
【図３Ｃ】従来の半導体装置の製造方法を説明するための概略縦断面図である。
【図３Ｄ】従来の半導体装置の製造方法を説明するための概略縦断面図である。
【図３Ｅ】従来の半導体装置の製造方法を説明するための概略縦断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００２８】
（第１の実施の形態）
まず、図１Ａに示すように、シリコン基板１０２の一主面１０１にＬＯＣＯＳ（local oxidation of silicon）法により素子分離用のフィールド酸化膜１０８を形成する。シリコン基板１０２としては、例えば、ｎ型基板を使用する。フィールド酸化膜１０８から露出する高耐圧ＭＯＳトランジスタ形成領域２０６のシリコン基板１０２の一主面１０１にｐ型ウェル１０６を形成し、低耐圧ＭＯＳトランジスタ形成領域２０８のシリコン基板１０２の一主面１０１にｐ型ウェル１０４を形成する。その後、ＣＶＤ法により、全面にポリシリコン下層膜１１０、酸化シリコン膜１１２、窒化シリコン膜１１４および酸化シリコン膜１１６を順次形成する。
【００２９】
次に、図１Ｂに示すように、ホトリソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジスト（図示せず）をマスクとして、酸化シリコン膜１１６、窒化シリコン膜１１４、ボトム酸化シリコン膜１１２およびポリシリコン下層膜１１０をエッチングによりパターニングして、抵抗素子形成領域２０２に、ポリシリコン下層膜１１０からなる下部電極１１０ａ、酸化シリコン膜１１２からなるボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４からなる窒化シリコン膜１１４ａおよび酸化シリコン膜１１６からなるトップ酸化シリコン膜１１６ａを形成し、容量素子形成領域２０４に、ポリシリコン下層膜１１０からなる下部電極１１０ｂ、酸化シリコン膜１１２からなるボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４からなる窒化シリコン膜１１４ｂおよび酸化シリコン膜１１６からなるトップ酸化シリコン膜１１６ｂを形成する。
【００３０】
その後、熱酸化して全面に熱酸化膜１１８を形成する。この熱酸化により、ｐ型ウェル１０４の表面およびｐ型ウェル１０６の表面にも熱酸化膜１１８が形成される。
【００３１】
次に、図１Ｃに示すように、全面にレジスト１２０を形成し、ホトリソグラフィ法により、容量素子形成領域２０４および低耐圧ＭＯＳトランジスタ形成領域２０８において、レジスト１２０に開口部１２２および１２４をそれぞれ設け、熱酸化膜１１８を露出させる。
【００３２】
次に、図１Ｄに示すように、レジスト１２０をマスクとして、エッチングにより、低耐圧ＭＯＳトランジスタ形成領域２０８においては、熱酸化膜１１８を除去してｐ型ウェル１０４の表面を露出し、容量素子形成領域２０４においては、熱酸化膜１１８およびトップ酸化シリコン膜１１６ｂの上部を除去して開口部１２６を形成する。
【００３３】
次に、図１Ｅに示すように、熱酸化して全面に熱酸化膜１２８を形成する。この熱酸化により、ｐ型ウェル１０４の表面にはゲート絶縁膜となる熱酸化膜１２８が形成され、ｐ型ウェル１０６の表面の熱酸化膜１１８上にも熱酸化膜１２８が形成され、熱酸化膜１１８および熱酸化膜１２８の両方によってゲート絶縁膜１３０が形成される。
【００３４】
次に、図１Ｆに示すように、全面にポリシリコン膜（図示せず）をＣＶＤ法により形成し、ホトリソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジスト（図示せず）をマスクとして、ポリシリコン膜（図示せず）をエッチングによりパターニングして、容量素子形成領域２０４に、ポリシリコン膜（図示せず）からなる上部電極１４０を形成し、高耐圧ＭＯＳトランジスタ形成領域２０６にポリシリコン膜（図示せず）からなるゲート電極１４２を形成し、低耐圧ＭＯＳトランジスタ形成領域２０８にポリシリコン膜（図示せず）からなるゲート電極１４４を形成する。なお、抵抗素子形成領域２０２においては、ポリシリコン膜（図示せず）は除去する。
【００３５】
次に、図１Ｇに示すように、全面に酸化シリコン膜（図示せず）をＣＶＤ法により形成し、ＲＩＥ法によって酸化シリコン膜（図示せず）を異方性エッチングして、ゲート電極１４２のサイドウォール１４６およびゲート電極１４４のサイドウォール１４８を形成する。この際、高耐圧ＭＯＳトランジスタ形成領域２０６においては、ゲート電極１４２およびサイドウォール１４６の両側の熱酸化膜１２８および熱酸化膜１１８は除去され、低耐圧ＭＯＳトランジスタ形成領域２０８においては、ゲート電極１４４およびサイドウォール１４８の両側の熱酸化膜１２８は除去される。
【００３６】
また、容量素子形成領域２０４においては、上部電極１４０をマスクとして、熱酸化膜１２８、トップ酸化シリコン膜１１６ｂおよび窒化シリコン膜１１４ｂがエッチングされ、上部電極１４０の側面にサイドウォール１５０が形成され、熱酸化膜１２８は、第２のトップ酸化シリコン膜１２８ｂとなる。ボトム酸化シリコン膜１１２ｂの下部は、除去されずに残存する。また、下部電極１１０ｂの側面にサイドウォール１５２が形成される。
【００３７】
抵抗素子形成領域２０２においては、熱酸化膜１２８、熱酸化膜１１８、トップ酸化シリコン膜１１６ａおよび窒化シリコン膜１１４ａがエッチング除去される。ボトム酸化シリコン膜１１２ａの下部は、除去されずに残存する。また、下部電極１１０ａの側面にサイドウォール１５４が形成される。
【００３８】
その後、抵抗素子形成領域２０２および容量素子形成領域２０４をレジスト等で覆っておき、ゲート電極１４２およびサイドウォール１４６をマスクとして、ｐ型ウェル１０６にｎ型不純物を注入してソース１６２およびドレイン１６４をゲート電極１４２およびサイドウォール１４６に対して自己整合的に形成し、ゲート電極１４４およびサイドウォール１４８をマスクとして、ｐ型ウェル１０４にｎ型不純物を注入してソース１６６およびドレイン１６８をゲート電極１４４およびサイドウォール１４８に対して自己整合的に形成する。
【００３９】
次に、図１Ｈに示すように、層間絶縁膜１７０を形成する。その後、層間絶縁膜１７０、ボトム酸化シリコン膜１１２ａおよびボトム酸化シリコン膜１１２ｂにビアホールを形成し、ビアホールを埋めるコンタクト１７２、１７４、１７６、１７８、１８０、１８２、１８４、１８６、１８８、１９０、１９２を形成する。コンタクト１７２、１７４、１７６、１７８、１８０、１８２、１８４、１８６、１８８、１９０、１９２は例えばＷからなる。その後、層間絶縁膜１７１上にＡｌ等のメタル配線２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２８、２３０、２３２を形成する。
【００４０】
以上のようにして、抵抗素子形成領域２０２には抵抗素子３０２が形成され、容量素子形成領域２０４に容量素子３０４が形成され、高耐圧ＭＯＳトランジスタ形成領域２０６に高耐圧ＭＯＳトランジスタ３０６が形成され、低耐圧ＭＯＳトランジスタ形成領域２０８に低耐圧ＭＯＳトランジスタ３０８が形成される。
【００４１】
高耐圧ＭＯＳトランジスタ３０６のソース１６２は、コンタクト１８２を介してメタル配線２２２に接続され、ゲート電極１４２は、コンタクト１８４を介してメタル配線２２４に接続され、ドレイン１６４は、コンタクト１８６を介してメタル配線２２６に接続されている。
【００４２】
低耐圧ＭＯＳトランジスタ３０８のソース１６６は、コンタクト１８８を介してメタル配線２２８に接続され、ゲート電極１４４は、コンタクト１９０を介してメタル配線２３０に接続され、ドレイン１６８は、コンタクト１９２を介してメタル配線２３２に接続されている。
【００４３】
容量素子３０５は、下部電極１１０ｂと、上部電極１４０と、下部電極１１０ｂと上部電極１４０との間の、ボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂおよび第２のトップ酸化シリコン膜１２８ｂからなるＯＮＯ絶縁膜１１３ｂとを備えている。ＯＮＯ絶縁膜１１３ｂの膜厚は２５０Å程度である。下部電極１１０ｂの一端は、コンタクト１７６を介してメタル配線２１６に接続され、他端はコンタクト１８０を介してメタル配線２２０に接続され、上部電極１４０は、コンタクト１７８を介してメタル配線２１８に接続されている。下部電極１１０ｂおよび上部電極１４０はポリシリコンからなっており、容量素子３０４は、ＰＩＰ（Poly-Insulator-Poly）キャパシタを構成している。本実施の形態では、容量素子３０４は、５Ｖ仕様である。
【００４４】
抵抗素子３０２は、下部電極１１０ａを備え、下部電極１１０ａの一端は、コンタクト１７２を介してメタル配線２１２に接続され、他端はコンタクト１７４を介してメタル配線２１４に接続されている。抵抗素子３０３は、ＨＲ（High-Resistor）抵抗を構成している。本実施の形態では、抵抗素子３０３は、４５Ｖ仕様である。
【００４５】
本実施の形態では、トップ酸化シリコン膜１１６ａの膜厚を１２００Å程度とし、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚を１４００Å程度としている。また、トップ酸化シリコン膜１１６ｂの膜厚を１２００Å程度とし、ボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚を１４００Å程度としている。
【００４６】
従って、ＲＩＥ法によって酸化シリコン膜を異方性エッチングして、ゲート電極１４２のサイドウォール１４６およびゲート電極１４４のサイドウォール１４８を形成する際には、ボトム酸化シリコン膜１１２ａから熱酸化膜１２８までの膜厚が１４００Å程度のＯＮＯ膜やボトム酸化シリコン膜１１２ｂから熱酸化膜１２８までの膜厚が１４００Å程度のＯＮＯ膜がＲＩＥ時におけるエッチング保護膜となり、エッチングがボトム酸化シリコン膜１１２ａやボトム酸化シリコン膜１１２ｂで止まり、図１Ｇを参照して説明したように、ボトム酸化シリコン膜１１２ａやボトム酸化シリコン膜１１２ｂの下部はエッチング除去されずに残存し、下部電極１１０ａや下部電極１１０ｂはエッチングされない。その結果、下部電極１１０ａを抵抗として使用する抵抗素子３０２の抵抗値が変化することを防止できる。また、下部電極１１０ａのエッチング防止用の上部電極を設ける必要がないので、４５Ｖ仕様の抵抗素子３０３であっても、下部電極１１０ａと上部電極との間の絶縁膜の絶縁破壊を起こすことはない。
【００４７】
また、容量素子形成領域２０４においては、図１Ｄを参照して説明したように、トップ酸化シリコン膜１１６ｂの上部をエッチング除去している。このとき、膜厚が１２００Å程度のトップ酸化シリコン膜１１６ｂを膜厚が１００Å程度のトップ酸化シリコン膜１１６ｂとし、その結果、ボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂおよび第２のトップ酸化シリコン膜１２８ｂからなるＯＮＯ絶縁膜１１３ｂの膜厚を２５０Å程度としている。従って、５Ｖ仕様の容量素子３０４の容量を確保できている。なお、トップ酸化シリコン膜１１６ｂの上部のエッチング除去は、図１Ｄを参照して説明したように、高耐圧ＭＯＳトランジスタ３０６の下側のゲート絶縁膜となる熱酸化膜１１８をエッチング除去する際に同時に行われる。
【００４８】
このように、本実施の形態では、酸化シリコン膜１１６を形成しているので、抵抗素子３０２を形成する際のエッチング保護膜となり、上部電極を使用しなくても、下部電極１０ａはエッチングされず、その結果、下部電極１１０ａを抵抗として使用する抵抗素子３０２の抵抗値が変化することを防止できる。また、容量素子形成領域２０４では、酸化シリコン膜１１６の上部をエッチング除去して、上部電極１４０と下部電極１１０ｂとの間の、ボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂおよび第２のトップ酸化シリコン膜１２８ｂからなるＯＮＯ絶縁膜１１３ｂの膜厚を薄くしているので、５Ｖ仕様の容量素子３０４の容量値を確保できている。
【００４９】
なお、本実施の形態では、膜厚が１２００Å程度の酸化シリコン膜１１６を形成し、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚を１４００Å程度としボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚を１４００Å程度としたが、ＲＩＥ法によってゲート電極１４２のサイドウォール１４６およびゲート電極１４４のサイドウォール１４８を形成する際に、下部電極１１０ａの保護膜となるには、酸化シリコン膜１１６の膜厚は、５００Å以上あることが好ましく、７００Å以上あることがより好ましい。この際には、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚ならびにボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚は、７００Å以上あることが好ましく、９００Å以上あることがより好ましい。また、容量素子３０４の容量を確保するために、エッチングして膜厚を薄くすることを考慮すると、酸化シリコン膜１１６の膜厚は、３０００Å以下であることが好ましく、２０００Å以下であることがより好ましい。この際には、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚ならびにボトム酸化シリコン膜１１２ｂ、窒化シリコン膜１１４ｂ、トップ酸化シリコン膜１１６ｂ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の合計膜厚は、３２００Å以下あることが好ましく、２２００Å以下あることがより好ましい。
【００５０】
（第２の実施の形態）
第１の実施の形態では、４５Ｖ仕様の抵抗素子３０２と５Ｖ仕様の容量素子３０４とを形成したが、本実施の形態では、４５Ｖ仕様の抵抗素子３０２に代えて４５Ｖ仕様の容量素子３０１を形成する点が第１の実施の形態と異なるが、他の点は同様である。
【００５１】
本実施の形態の製造方法は、第１の実施の形態の製造方法と、図１Ｅを参照して説明した熱酸化膜１２８を形成する工程までは同じである。
【００５２】
熱酸化膜１２８形成後、図２Ａに示すように、全面にポリシリコン膜（図示せず）をＣＶＤ法により形成し、ホトリソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジスト（図示せず）をマスクとして、ポリシリコン膜（図示せず）をエッチングによりパターニングして、高電圧仕様容量素子形成領域２０１に、ポリシリコン膜（図示せず）からなる上部電極１４１を形成し、低電圧仕様容量素子形成領域２０４に、ポリシリコン膜（図示せず）からなる上部電極１４０を形成し、高耐圧ＭＯＳトランジスタ形成領域２０６にポリシリコン膜（図示せず）からなるゲート電極１４２を形成し、低耐圧ＭＯＳトランジスタ形成領域２０８にポリシリコン膜（図示せず）からなるゲート電極１４４を形成する。
【００５３】
次に、図２Ｂに示すように、全面に酸化シリコン膜（図示せず）をＣＶＤ法により形成し、ＲＩＥ法によって酸化シリコン膜（図示せず）を異方性エッチングして、ゲート電極１４２のサイドウォール１４６およびゲート電極１４４のサイドウォール１４８を形成する。この際、高耐圧ＭＯＳトランジスタ形成領域２０６においては、ゲート電極１４２およびサイドウォール１４６の両側の熱酸化膜１２８および熱酸化膜１１８は除去され、低耐圧ＭＯＳトランジスタ形成領域２０８においては、ゲート電極１４４およびサイドウォール１４８の両側の熱酸化膜１２８は除去される。
【００５４】
低電圧仕様容量素子形成領域２０４においては、上部電極１４０をマスクとして、熱酸化膜１２８、トップ酸化シリコン膜１１６ｂおよび窒化シリコン膜１１４ｂがエッチングされ、上部電極１４０の側面にサイドウォール１５０が形成され、熱酸化膜１２８は、第２のトップ酸化シリコン膜１２８ｂとなる。ボトム酸化シリコン膜１１２ｂの下部は、除去されずに残存する。また、下部電極１１０ｂの側面にサイドウォール１５２が形成される。
【００５５】
高電圧仕様容量素子形成領域２０１においては、上部電極１４１をマスクとして、熱酸化膜１２８、熱酸化膜１１８、トップ酸化シリコン膜１１６ａおよび窒化シリコン膜１１４ａがエッチングされ、上部電極１４１の側面にサイドウォール１５１が形成され、熱酸化膜１１８は、第２のトップ酸化シリコン膜１１８ａとなり、熱酸化膜１２８は、第３のトップ酸化シリコン膜１２８ａとなる。ボトム酸化シリコン膜１１２ａの下部は、除去されずに残存する。また、下部電極１１０ａの側面にサイドウォール１５３が形成される。
【００５６】
その後、高電圧仕様容量素子形成領域２０１および低電圧仕様容量素子形成領域２０４をレジスト等で覆っておき、ゲート電極１４２およびサイドウォール１４６をマスクとして、ｐ型ウェル１０６にｎ型不純物を注入してソース１６２およびドレイン１６４をゲート電極１４２およびサイドウォール１４６に対して自己整合的に形成し、ゲート電極１４４およびサイドウォール１４８をマスクとして、ｐ型ウェル１０４にｎ型不純物を注入してソース１６６およびドレイン１６８をゲート電極１４４およびサイドウォール１４８に対して自己整合的に形成する。
【００５７】
次に、図２Ｃに示すように、層間絶縁膜１７０を形成する。その後、層間絶縁膜１７０、ボトム酸化シリコン膜１１２ａおよびボトム酸化シリコン膜１１２ｂにビアホールを形成し、ビアホールを埋めるコンタクト１７１、１７３、１７５、１７６、１７８、１８０、１８２、１８４、１８６、１８８、１９０、１９２を形成する。コンタクト１７１、１７３、１７５、１７６、１７８、１８０、１８２、１８４、１８６、１８８、１９０、１９２は例えばＷからなる。その後、層間絶縁膜１７１上にＡｌ等のメタル配線２１１、２１３、２１５、２１６、２１８、２２０、２２２、２２４、２２６、２２８、２３０、２３２を形成する。
【００５８】
以上のようにして、高電圧仕様容量素子形成領域２０１には高電圧仕様容量素子３０１が形成され、低電圧仕様容量素子形成領域２０４に低電圧仕様容量素子３０４が形成され、高耐圧ＭＯＳトランジスタ形成領域２０６に高耐圧ＭＯＳトランジスタ３０６が形成され、低耐圧ＭＯＳトランジスタ形成領域２０８に低耐圧ＭＯＳトランジスタ３０８が形成される。
【００５９】
高電圧仕様容量素子３０１は、下部電極１１０ａと、上部電極１４１と、下部電極１１０ａと上部電極１４１との間の、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、第２のトップ酸化シリコン膜１１８ａおよび第３のトップ酸化シリコン膜１２８ａからなるＯＮＯ絶縁膜１１３ａとを備えている。ＯＮＯ絶縁膜１１３ａの膜厚は１４００Å程度である。下部電極１１０ａの一端は、コンタクト１７１を介してメタル配線２１１に接続され、他端はコンタクト１７５を介してメタル配線２１５に接続され、上部電極１４１は、コンタクト１７３を介してメタル配線２１３に接続されている。下部電極１１０ａおよび上部電極１４１はポリシリコンからなっており、高電圧仕様容量素子３０１は、ＰＩＰ（Poly-Insulator-Poly）キャパシタを構成している。本実施の形態では、高電圧仕様容量素子３０１は、４５Ｖ仕様である。
【００６０】
高耐圧ＭＯＳトランジスタ３０６、低耐圧ＭＯＳトランジスタ３０８および低電圧仕様容量素子３０４については第１の実施の形態の高耐圧ＭＯＳトランジスタ３０６、低耐圧ＭＯＳトランジスタ３０８および容量素子３０４と同じなので、説明は省略する。なお、本実施の形態では、低電圧仕様容量素子３０４は、５Ｖ仕様である。
【００６１】
本実施の形態においては、酸化シリコン膜１１６を使用しているので、高電圧仕様容量素子３０１を形成でき、また、低電圧仕様容量素子形成領域２０４では、この酸化シリコン膜１１６の上部をエッチング除去して、酸化シリコン膜１１６の膜厚を薄くしているので、低電圧仕様容量素子３０４も、高電圧仕様容量素子３０１と同時に形成できている。
【００６２】
本実施の形態でも、酸化シリコン膜１１６の好ましい膜厚や、ボトム酸化シリコン膜１１２ａ、窒化シリコン膜１１４ａ、トップ酸化シリコン膜１１６ａ、熱酸化膜１１８および熱酸化膜１２８からなるＯＮＯ膜の好ましい膜厚は第１の実施の形態と同じである。
【００６３】
なお、上記第１および第２の実施の形態において、ｎ型をｐ型とし、ｐ型をｎ型として、半導体の導電型を反対にしてもよい。
【００６４】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００６５】
１０１  一主面
１０２  シリコン基板
１０４、１０６  ｐ型ウェル
１０８  フィールド酸化膜
１１０  ポリシリコン下層膜
１１０ａ、１１０ｂ  下部電極
１１２  酸化シリコン膜
１１２ａ、１１２ｂ  ボトム酸化シリコン膜
１１３ｂ  ＯＮＯ絶縁膜
１１４  窒化シリコン膜
１１４ａ、１１４ｂ  窒化シリコン膜
１１６  酸化シリコン膜
１１６ａ、１１６ｂ  トップ酸化シリコン膜
１１８、１２８  熱酸化膜
１２８ｂ  第２のトップ酸化シリコン膜
１４０  上部電極
１４２、１４４  ゲート電極
１４６、１４８  サイドウォール
１６２、１６６  ソース
１６４、１６８  ドレイン
１７０  層間絶縁膜
１７２、１７４、１７６、１７８、１８０、１８２、１８４、１８６、１８８、１９０、１９２  コンタクト
２０２  抵抗素子形成領域
２０４  容量素子形成領域
２０６  高耐圧ＭＯＳトランジスタ形成領域
２０８  低耐圧ＭＯＳトランジスタ形成領域
２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２８、２３０、２３２  メタル配線
３０２  抵抗素子
３０４  容量素子
３０６  高耐圧ＭＯＳトランジスタ
３０８  低耐圧ＭＯＳトランジスタ
【図１Ａ】
2011249609.tif 000003
【図１Ｂ】
2011249609.tif 000004
【図１Ｃ】
2011249609.tif 000005
【図１Ｄ】
2011249609.tif 000006
【図１Ｅ】
2011249609.tif 000007
【図１Ｆ】
2011249609.tif 000008
【図１Ｇ】
2011249609.tif 000009
【図１Ｈ】
2011249609.tif 000010
【図２Ａ】
2011249609.tif 000011
【図２Ｂ】
2011249609.tif 000012
【図２Ｃ】
2011249609.tif 000013
【図３Ａ】
2011249609.tif 000014
【図３Ｂ】
2011249609.tif 000015
【図３Ｃ】
2011249609.tif 000016
【図３Ｄ】
2011249609.tif 000017
【図３Ｅ】
2011249609.tif 000018