(57)【要約】 【課題】相変化材料の加熱効率を悪化させることなく、動作電流を低減した相変化メモリを有する半導体装置及びその製造方法を得るという課題があった。【解決手段】半導体基板１と、第１の層間絶縁膜３０と、第１の層間絶縁膜３０に埋め込まれたヒータ電極３２と、第１の層間絶縁膜３０上に積層されるとともにヒータ電極３２の上面３２ａを露出させる孔部４２が設けられた第２の層間絶縁膜４０と、孔部４２に充填されるとともに第２の層間絶縁膜４０を覆う相変化材料膜７０と、相変化材料膜７０を覆う上部電極８０と、孔部４２内においてヒータ電極３２の上面３２ａと接触し、第２の層間絶縁膜４０と相変化材料膜７０の間に設けられた導電膜５２と、孔部４２内において、導電膜５２の上面５２ａと接触し、第２の層間絶縁膜４０と相変化材料膜７０の間に設けられた絶縁膜６２と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に埋め込まれたヒータ電極と、前記第１の層間絶縁膜上に積層されるとともに、前記ヒータ電極の上面を露出させる孔部が設けられた第２の層間絶縁膜と、前記孔部に充填されるとともに、前記第２の層間絶縁膜の上面の一部を覆うように形成された相変化材料膜と、前記相変化材料膜の上面を覆う上部電極と、前記孔部内において、前記ヒータ電極の上面と接触し、前記第２の層間絶縁膜と前記相変化材料膜の間に設けられた導電膜と、前記孔部内において、前記導電膜の上面と接触し、前記第２の層間絶縁膜と前記相変化材料膜の間に設けられた絶縁膜と、を有することを特徴とする半導体装置。
【請求項２】
前記孔部内において、前記導電膜および前記絶縁膜が前記相変化材料膜の側壁を囲むように設けられ、前記相変化材料膜のうち前記導電膜に囲まれた領域が前記ヒータ電極による加熱で抵抗値の変化する領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜の高さが、前記相変化材料膜が前記ヒータ電極と接する面の直径の１．２倍以下とされていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ヒータ電極の上面に凹部が設けられ、前記導電膜は前記凹部の上端面に接触するように設けられ、前記凹部の底面から前記導電膜の上面までの高さが、前記凹部の底面の直径の１．２倍以下であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記孔部の深さに対して前記孔部の直径が同等以上のサイズであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記導電膜と前記ヒータ電極が同じ材料からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記導電膜が、非晶質状態の前記相変化材料膜より低い抵抗値を有する金属または合金からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記導電膜がＷ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＳｉＮまたはＴｉＳｉＮからなることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ヒータ電極が、前記半導体基板の一面に形成された選択素子に接続されており、前記選択素子が、ＭＯＳ型トランジスタまたはダイオード素子であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板上に第１の層間絶縁膜を形成してから、前記第１の層間絶縁膜にヒータ電極を埋め込む第１工程と、
前記第１の層間絶縁膜を覆うように第２の層間絶縁膜を形成してから、前記第２の層間絶縁膜に前記ヒータ電極の上面を露出させる孔部を設ける第２工程と、
前記第２の層間絶縁膜上及び前記孔部の内面を覆うように導電膜を形成してから、前記導電膜をエッチバックして、前記孔部の内壁側面の下層部分を覆うようにサイドウォール状の導電膜を形成する第３工程と、
前記第２の層間絶縁膜上及び前記サイドウォール状の導電膜の表面を覆うように絶縁膜を形成してから、前記絶縁膜をエッチバックして、前記孔部の内壁側面の上層部分を覆うようにサイドウォール状の絶縁膜を形成する第４工程と、
前記絶縁膜及び前記導電膜を介して前記孔部を充填するとともに、前記第２の層間絶縁膜の上面を覆うように相変化材料膜を形成する第５工程と、
前記相変化材料膜を覆うように上部電極を形成する第６工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第３工程において、前記ヒータ電極と同一の材料を用いて前記導電膜を形成してから、前記導電膜をエッチバックすると同時に、前記孔部の底面側の前記ヒータ電極をエッチングして、前記ヒータ電極に凹部を設けることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第４工程後、前記第５工程前において、ＣＭＰ法により前記第２の層間絶縁膜の露出面を研磨して、前記第２の層間絶縁膜の膜厚を薄くすることを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
次世代の不揮発性メモリとして、相変化メモリ（ＰＲＡＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の開発が活発に進められている。
特許文献１〜４には、相変化メモリに関する技術が開示されている。例えば、特許文献１には、発熱部の周囲に相変化素子の相変化膜が設けられた半導体記憶装置が開示されている。特許文献２には、相変化材料からなる記憶素子が抵抗加熱素子で覆われている半導体記憶装置が開示されており、コンタクトホールの側面全体に導電性のサイドウォールを配置した構造が記載されている。特許文献３には、ベースコンタクトと電気的に結合する相変化層を形成するステップを含んでなる方法が開示されている。特許文献４には、加熱電極の電極ホールの内側壁と接触する相変化物質パターンを含む相変化記憶素子が開示されている。
【０００３】
相変化メモリは、相変化素子を有するメモリである。前記相変化素子は、結晶状態では抵抗値が低く、非晶質状態（アモルファス状態）では抵抗値が高い相変化材料と、前記相変化材料と接触するように配置されたヒータ電極（加熱電極）と、を備える。前記加熱電極に電流を流したときに発生するジュール熱を利用して、相変化材料を結晶状態から非結晶状態に、または、非結晶状態から結晶状態に変化させて、相変化材料の抵抗値を変化させる。
【０００４】
抵抗値の低い結晶状態から抵抗値の高い非晶質状態に変化させる場合には、比較的大きな電流（リセット電流）を流して相変化材料を溶融させた後に、リセット電流の供給を停止して急速に相変化材料を冷却する（リセット動作）。
一方、抵抗値の高い非晶質状態から抵抗値の低い結晶状態に変化させる場合には、比較的小さな電流（セット電流）を流して相変化材料を融点以下の結晶化温度に保持する（セット動作）。
【０００５】
従来、リセット電流やセット電流のような動作電流の値が大きく、相変化素子の消費電力が大きいという問題があった。前記消費電力及び動作電流を低減するには、相変化材料の結晶状態が変化する領域（相変化領域）の体積をできるだけ小さくした上で、相変化材料と加熱電極との接触抵抗はできるだけ低減することが重要となる。
【０００６】
特許文献１には、内底部に加熱電極を配置し、径を小さくしたコンタクトホール内に相変化材料を充填して、相変化領域の体積を小さくした構成が記載されている。しかし、この構成では、コンタクトホールの縮径化に従い、相変化材料が加熱電極と接触する面積（接触面積）も減少して、相変化材料と加熱電極との間の接触抵抗（界面抵抗）が上昇し、相変化材料の結晶状態を変化させる動作電流（特に、リセット電流）を供給することが困難となる。更に、半導体装置の微細化に伴い、メモリセルを構成するトランジスタのサイズを小さくすると、相変化素子への電流供給能力（オン電流）が低下して、動作電流の供給不足はより顕著なものとなる。
【０００７】
特許文献２には、相変化材料を充填したコンタクトホールの側面全体に導電性の抵抗加熱素子（加熱電極）を配置して、前記接触面積を増大させ、相変化材料と加熱電極との間の接触抵抗を低減した構成が記載されている。しかし、この構成では相変化材料の相変化領域以外の領域も加熱することとなるので、相変化材料の加熱効率が悪化するという問題が発生する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８５２０４号公報
【特許文献２】特開２００５−０３２８５５号公報
【特許文献３】特表２００５−５２５６９０号公報
【特許文献４】特開２００５−１５９３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
相変化材料の加熱効率を悪化させることなく、動作電流を低減した相変化メモリを有する半導体装置及びその製造方法を得るという課題があった。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に埋め込まれたヒータ電極と、前記第１の層間絶縁膜上に積層されるとともに、前記ヒータ電極の上面を露出させる孔部が設けられた第２の層間絶縁膜と、前記孔部に充填されるとともに、前記第２の層間絶縁膜の上面の一部を覆うように形成された相変化材料膜と、前記相変化材料膜の上面を覆う上部電極と、前記孔部内において、前記ヒータ電極の上面と接触し、前記第２の層間絶縁膜と前記相変化材料膜の間に設けられた導電膜と、前記孔部内において、前記導電膜の上面と接触し、前記第２の層間絶縁膜と前記相変化材料膜の間に設けられた絶縁膜と、を有することを特徴とする。
【発明の効果】
【００１１】
上記の構成によれば、相変化材料の相変化領域のみを加熱することができ、相変化材料の加熱効率を悪化させることなく、動作電流を低減する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態である半導体装置の一例を示す断面図である。
【図２】本発明の実施形態である半導体装置と比較のための半導体装置の動作の違いを説明するための図であって、図２（ａ）は本発明の実施形態である半導体装置の断面図であり、図２（ｂ）は比較のための半導体装置の断面図である。
【図３】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図５】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図７】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図８】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図９】本発明の実施形態である半導体装置の別の一例を示す断面図である。
【図１０】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の実施形態である半導体装置の更に別の一例を示す断面図である。
【図１２】本発明の実施形態である半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の第１の実施形態である半導体装置の一例を示す断面図であり、メモリセルを示している。なお、以下の図及び説明で示す膜厚等の数値は一例であって、これに限定されるものでなく、変更可能である。
図１に示すように、本発明の実施形態である半導体装置は相変化メモリであり、半導体基板１上に選択素子９と相変化素子９０とからなるメモリセルを備えている。なお、選択素子９は、メモリセルのアドレスを選択する素子である。
【００１４】
半導体基板１の一面１ａには素子分離領域３が形成されており、素子分離領域３で区画された領域は活性領域（アクティブ領域）２とされている。半導体基板１は、第１導電型（Ｐ型）のシリコン等からなる。
活性領域２には、選択素子９として、ゲート電極５と、ゲート絶縁膜６と、ゲート電極５を挟んで両側に形成された第２導電型（Ｎ型）のソース・ドレイン領域７、８とを備えたＭＯＳ型トランジスタが形成されている。
【００１５】
ゲート電極５を覆うように、第１の層間絶縁膜１０が形成されている。第３の層間絶縁膜１０は、酸化シリコン（ＳｉＯ２）等を用いる。
第３の層間絶縁膜１０には、第１のコンタクトプラグ１１が形成されており、ソース・ドレイン領域８に接続されるとともに、第３の層間絶縁膜１０上の電源線１３に接続されている。第１のコンタクトプラグ１１には、タングステン（Ｗ）や不純物を導入したポリシリコン等を使用できる。また、電源線１３は、タングステン等を用いる。
【００１６】
電源線１３及び第３の層間絶縁膜１０を覆うように、第４の層間絶縁膜２０が形成されている。第４の層間絶縁膜２０は、酸化シリコン等を用いる。
第４の層間絶縁膜２０及び第３の層間絶縁膜１０を貫き、ソース・ドレイン領域７に接続するように、第２のコンタクトプラグ１２が形成されている。第２のコンタクトプラグ１２は、タングステンや不純物を導入したポリシリコン等を使用できる。
【００１７】
選択素子９上に相変化素子９０が形成されている。相変化素子９０は、下部電極及びヒータ電極となるヒータ電極３２と、相変化材料膜７０と、上部電極８０とを備えている。
第４の層間絶縁膜２０を覆うように、酸化シリコン等からなる第１の層間絶縁膜３０が形成されている。
第１の層間絶縁膜３０には、第２のコンタクトプラグ１２の上面を露出する孔部が設けられ、前記孔部を充填するようにヒータ電極３２が形成されている。ヒータ電極３２は、第２のコンタクトプラグ１２を介してＭＯＳ型トランジスタのソース・ドレイン電極７に接続されている。ヒータ電極３２は、例えば、タングステンを用いる。
【００１８】
第１の層間絶縁膜３０を覆うように、酸化シリコンまたは窒化シリコン（Ｓｉ３Ｎ４）からなる第２の層間絶縁膜４０が形成されている。第２の層間絶縁膜の膜厚ｈｉは、例えば、１００ｎｍ程度とされる。
第２の層間絶縁膜４０を貫き、ヒータ電極３２の上面３２ａを露出させるように、孔部４２が形成されている。開口部の径は、例えば、１００ｎｍ程度とされる。
【００１９】
孔部４２の側面４２ｃには、サイドウォール状の導電膜５２とサイドウォール状の絶縁膜６２とからなる２層構造の２層サイドウォール７２が形成されている。サイドウォール状の導電膜５２は孔部４２の底面側の側面４２ｃを覆うように形成され、サイドウォール状の絶縁膜６２は孔部４２の開口側の側面４２ｃを覆うように形成されている。孔部４２内において、導電膜５２および絶縁膜６２が相変化材料膜７０の側壁７０ｅを囲むように設けられている。
サイドウォール状の導電膜５２の材料には、非晶質状態の相変化材料よりも抵抗値が低い材料であれば使用可能である。例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化チタンシリサイド（ＴｉＳｉＮ）等を使用することができる。
また、サイドウォール状の絶縁膜６２の材料には、窒化シリコンまたは酸化シリコン等の絶縁膜を用いることができる。
【００２０】
サイドウォール状の導電膜５２とサイドウォール状の絶縁膜６２の膜厚はほぼ同じ膜厚とされている。これらの膜厚は、例えば、１０〜１５ｎｍとされる。
孔部４２の底面４２ａであって、サイドウォール状の導電膜５２で覆われていない領域の幅（以下、開口径）Ｗは、相変化材料膜７０のヒータ電極３２と接する面７０ｃの径である。開口径Ｗは、例えば、７０ｎｍ程度とされる。
サイドウォール状の導電膜５２の高さｈｐは、５０ｎｍ程度とされ、サイドウォール状の絶縁膜６２の高さｈｄは５０ｎｍ程度とされている。サイドウォール状の絶縁膜６２の上面と、第４の層間絶縁膜４０の上面とは概略同程度の高さに揃えられている。
【００２１】
孔部４２内を充填するとともに、第２の層間絶縁膜４０の上面４０ａを覆うように、相変化材料膜７０が成膜されている。
相変化材料膜７０としては、カルコゲナイド系材料などを用いることができる。カルコゲナイド系材料は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）のいずれかの元素を少なくとも一つ以上含む合金である。さらに具体的には、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等である。
相変化材料膜７０の膜厚は、例えば、６０ｎｍ程度とされる。
【００２２】
図１に示すように、相変化材料膜７０の上面７０ｄを覆うように、上部電極８０が形成されている。上部電極８０は、窒化チタンまたはチタンと窒化チタンの積層膜等を用いる。上部電極８０の膜厚は、例えば、５０ｎｍとされる。上部電極８０および相変化材料膜７０は所定の方向に延在する配線としてパターニングし、ビット線として用いることができる。
以上の構成により、図１に示す本発明の実施形態である半導体装置が製造されている。
なお、上部電極８０上を覆う絶縁膜、さらに上層の配線層等を形成してもよい。
【００２３】
なお、図１に示すように、本発明の第１の実施形態である半導体装置では、選択素子９としてプレーナ型のＭＯＳ型トランジスタを用いたが、これに限られるものではなく、溝型のゲート電極を備えたトランジスタや、ピラー形状のチャネル領域の側面にゲート電極を設けた縦型トランジスタも使用可能である。
また、選択素子９として、ＭＯＳ型トランジスタの代わりにダイオード素子を用いてもよい。ダイオード素子を用いることにより、クロスポイント型のメモリセルを構成することができる。
【００２４】
図２は、本発明の実施形態である半導体装置と比較のための半導体装置の動作の違いを説明するための図であって、図２（ａ）は本発明の実施形態である半導体装置の断面図であり、図２（ｂ）は比較のための半導体装置の断面図である。
図２（ａ）に示す本発明の実施形態である半導体装置では２層サイドウォール７２が設けられているのに対し、図２（ｂ）に示す比較のための半導体装置では導電体からなる単層サイドウォール６５が設けられている他は、これらの半導体装置は同一の構成とされている。
【００２５】
図２（ａ）及び図２（ｂ）に示すいずれの半導体装置でも、２層サイドウォール７２または単層サイドウォール６５を介して、孔部４２に相変化材料膜７０が充填されている。相変化材料膜７０は、孔部４２の底面４２ａ側でヒータ電極３２と接しており、その反対側で上部電極８０と接している。上部電極８０とヒータ電極３２との間に電流を流すと、相変化材料膜７０の孔部４２内のヒータ電極３２側の領域（以下、相変化領域）７０Ａが加熱され、その結晶状態及び抵抗値が変化する。
相変化領域７０Ａの幅は、孔部４２内の２層サイドウォール７２または単層サイドウォール６５で覆われていない領域の幅、すなわち、開口径Ｗで規定されるとともに、相変化領域７０Ａの高さｈｓも、開口径Ｗと概略同程度となる。
【００２６】
図２（ａ）及び図２（ｂ）に示すいずれの半導体装置でも、孔部４２の側面４２ｃに２層サイドウォール７２または単層サイドウォール６５を設ける構成なので、フォトリソグラフィの解像限界で作製した孔部４２の径よりも開口径Ｗを小さくして、開口径Ｗをフォトリソグラフィの解像限界以下のサイズに設定することができる。これにより、相変化領域７０Ａの体積を減らして、相変化の際に必要な動作電流を減少させることができ、少ない動作電流で相変化材料の抵抗値を変化させることができる。
【００２７】
しかし、図２（ｂ）に示す半導体装置では、単層サイドウォール６５の高さを相変化領域７０Ａの高さｈｓよりも高くすると、単層サイドウォール６５の上部側が、相変化領域７０Ａと接触せず、低抵抗（結晶状態）の相変化材料膜７０と常時接触する部分となる。この場合、相変化材料膜７０を相変化させるために印加する電流がこの部分に流れてしまい、相変化領域７０Ａの相変化材料の加熱効率が低下する。
【００２８】
一方、図２（ａ）に示す本発明の実施形態である半導体装置では、孔部４２内にサイドウォール状の導電膜５２とサイドウォール状の絶縁膜６２とからなる２層サイドウォール７２が設けられている。導電体からなるサイドウォール状の導電膜５２はヒータ電極３２と導通するので、ヒータ電極として使用可能であるが、サイドウォール状の絶縁膜６２は絶縁体からなるので、ヒータ電極として機能しない。
そのため、サイドウォール状の導電膜５２の高さｈｐを、相変化材料膜７０が相変化する領域（相変化領域）の高さｈｓと概略同程度とすることによって、サイドウォール状の導電膜５２を低抵抗（結晶状態）の相変化材料膜７０と接触させることなく、または非常に小さな接触面積で接触させて、相変化領域７０Ａのみを加熱することができる。これにより、図２（ｂ）に示す半導体装置と比べて、相変化を起こす際に無駄な電流が流れるのを抑制して、少ない動作電流で相変化材料の抵抗値を変化させ、加熱効率を向上させることができる。
【００２９】
サイドウォール状の導電膜５２の高さｈｐは、相変化材料膜７０の相変化領域７０Ａの高さｈｓと同等以下とすることが好ましい。相変化領域７０Ａの高さｈｓは、開口径Ｗ、すなわち、相変化材料膜７０がヒータ電極３２と接する面７０ｃの直径と同程度であるので、サイドウォール状の導電膜５２の高さｈｐは、相変化材料膜７０がヒータ電極３２と接する面７０ｃの直径の同等以下とすることが好ましい。
具体的には、サイドウォール状の導電膜５２の高さｈｐは、開口径Ｗの１．２倍以下とすることが好ましい。これにより、サイドウォール状の導電膜５２を低抵抗（結晶状態）の相変化材料膜７０と接触させることなく、または非常に小さな接触面積で接触させて、相変化領域７０Ａのみを加熱することができる。これにより、無駄な動作電流を流すことなく、相変化材料の加熱効率を高めることができる。
また、サイドウォール状の導電膜５２の高さｈｐは、開口径Ｗの１．２倍以下０．７倍以上とすることがより好ましい。これにより、相変化領域７０Ａのみを加熱して、無駄な動作電流を流すことがないとともに、相変化材料膜７０とヒータ電極３２との接触面積を拡大することができ、相変化材料の加熱効率をより高めることができる。
【００３０】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、ヒータ電極３２を形成する第１工程と、孔部４２を形成する第２工程と、サイドウォール状の導電膜５２を形成する第３工程と、サイドウォール状の絶縁膜６２を形成する第４工程と、相変化材料膜７０を形成する第５工程と、上部電極を形成する第６工程と、を有する。
図３〜図８は、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１に示す半導体装置を製造する。
【００３１】
＜第１工程＞
図３は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、ヒータ電極３２を形成した時点の図である。
まず、半導体基板１に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて素子分離領域３を形成し、素子分離領域３で区画された領域を、活性領域（アクティブ領域）２とする。
次に、活性領域２に、選択素子９としてＭＯＳ型トランジスタを形成する。ＭＯＳ型トランジスタは、ゲート電極５と、ゲート絶縁膜６と、ゲート電極３を挟んで両側に形成された第２導電型（Ｎ型）のソース・ドレイン領域７、８とから構成する。
【００３２】
次に、ＭＯＳ型トランジスタの上部を覆うように、酸化シリコン（ＳｉＯ２）等からなる第３の層間絶縁膜１０を形成する。
次に、第３の層間絶縁膜１０にソース・ドレイン領域８を露出させる開口部を設け、前記開口部にタングステン（Ｗ）または不純物を導入したポリシリコン等からなる導電材料を充填し、ソース・ドレイン領域８に接続する第１のコンタクトプラグ１１を形成する。
次に、第１のコンタクトプラグ１１に接続する電源線１３をタングステン等で形成する。
【００３３】
次に、電源線１３及び第３の層間絶縁膜１０を覆うように、酸化シリコン等からなる第４の層間絶縁膜２０を形成する。
次に、第４の層間絶縁膜２０及び第３の層間絶縁膜１０を貫き、ソース・ドレイン領域７を露出させる開口部を設け、前記開口部にタングステンまたは不純物を導入したポリシリコン等からなる導電材料を充填し、ソース・ドレイン領域７に接続する第２のコンタクトプラグ１２を形成する。
【００３４】
次に、第４の層間絶縁膜２０を覆うように、酸化シリコン等からなる第１の層間絶縁膜３０を形成する。
次に、第１の層間絶縁膜３０に第２のコンタクトプラグ１２の上面を露出させる開口部を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、前記開口部を充填し、かつ、第１の層間絶縁膜３０を覆うようにタングステン等からなる材料膜を形成する。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜３０が露出するまで前記材料膜を研磨除去する。この工程により、前記開口部内に残留された前記材料膜をヒータ電極３２とする。
【００３５】
＜第２工程＞
図４は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、孔部４２を形成した時点の図である。
ヒータ電極３２形成後、第１の層間絶縁膜３０を覆うように、酸化シリコンまたは窒化シリコン（Ｓｉ３Ｎ４）等からなる第２の層間絶縁膜４０を１５０ｎｍ程度の膜厚で形成する。
次に、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２の層間絶縁膜４０を貫く孔部４２を形成する。孔部４２の開口径は１００ｎｍ程度とする。このとき、孔部４２の側面４２ｃはほぼ垂直とし、孔部４２の底面４２ａ側にヒータ電極３２の上面３２ａを露出させる。
【００３６】
＜第３工程＞
図５は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、導電膜５１を形成した時点の図である。
孔部４２形成後、ＣＶＤ法などを用いて、第２の層間絶縁膜４０を覆うとともに、孔部４２の側面４２ｃ及び底面４２ａを良好にカバレッジするように、窒化チタン（ＴｉＮ）からなる導電膜５１を、孔部４２の内部を完全には充填しない膜厚で成膜する。
導電膜５１の膜厚は、例えば、１５ｎｍ程度とする。なお、孔部４２の内部には成膜材料が浸入しにくいので、第２の層間絶縁膜４０上の膜厚は１５ｎｍとしたとき、孔部４２の側面４２ｂ及び底面４２ａ上の膜厚は１０〜１５ｎｍとなる。
【００３７】
図６は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、サイドウォール状の導電膜５２を形成した時点の図である。
導電膜５１形成後、塩素を含むガスを使用して窒化チタンを選択的にドライエッチングして、孔部４２の底面４２ａ側のヒータ電極３２の上面３２ａが露出されるまで導電膜５１のエッチバックを行う。これにより、孔部４２の側面４２ｃのヒータ電極３２側に環状のサイドウォール状の導電膜５２を形成する。
孔部４２の底面４２ａのサイドウォール状の導電膜５２で覆われていない領域の開口径Ｗは７０ｎｍ程度となる。サイドウォール状の導電膜５２の高さｈｐは、エッチバック量を制御して、５０ｎｍ程度とする。
【００３８】
＜第４工程＞
図７は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、絶縁膜６１を形成した時点の図である。
サイドウォール状の導電膜５２形成後、ＣＶＤ法等を用いて、第２の層間絶縁膜４０及び孔部４２の内面を覆うように、窒化シリコンまたは酸化シリコン等からなる絶縁膜６１を成膜する。絶縁膜６１の膜厚は、導電膜５１とほぼ同じ膜厚、例えば、１５ｎｍ程度とする。これにより、孔部４２の側面４２ｂ、底面４２ａ及びサイドウォール状の導電膜５２の表面を良好にカバレッジする絶縁膜６１を形成できる。
【００３９】
図８は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、サイドウォール状の絶縁膜６２を形成した時点の図である。
絶縁膜６１形成後、四フッ化炭素（ＣＦ４）を含むガスを使用してドライエッチングして、孔部４２の底面４２ａ側にヒータ電極３２の上面３２ａが露出されるまで絶縁膜６１のエッチバックを行う。なお、このドライエッチングは、第２の層間絶縁膜４０に対するエッチングの選択性が無い条件とする。これにより、孔部４２の側面４２ｃの露出面に環状のサイドウォール状の絶縁膜６２が形成される。
【００４０】
なお、このとき、サイドウォール状の導電膜５２の側壁面が完全に露出されるように、オーバーエッチングを加える。このオーバーエッチングによって、第２の層間絶縁膜４０の上面は、５０ｎｍ程度エッチング除去され、第２の層間絶縁膜４０の厚さｈｉは１００ｎｍ程度とされる。また、サイドウォール状の絶縁膜６２の高さｈｄは５０ｎｍ程度とされる。最終的に、サイドウォール状の絶縁膜６２の上面と、第２の層間絶縁膜４０の上面は概略同程度の高さに揃えられる。
【００４１】
＜第５工程＞
サイドウォール状の絶縁膜６２形成後、孔部４２内を充填するとともに、第２の層間絶縁膜４０を覆うように、カルコゲナイド系材料等からなる相変化材料膜７０を６０ｎｍ程度の膜厚で成膜する。
【００４２】
＜第６工程＞
次に、相変化材料膜７０を覆うように、窒化チタン等からなる上部電極８０を５０ｎｍ程度の膜厚で形成する。以上の工程により、図１に示す本発明の実施形態である半導体装置を製造する。
【００４３】
本発明の実施形態である半導体装置は、半導体基板１と、半導体基板１上に形成された第１の層間絶縁膜３０と、第１の層間絶縁膜３０に埋め込まれたヒータ電極３２と、第１の層間絶縁膜３０上に積層されるとともに、ヒータ電極３２の上面３２ａを露出させる孔部４２が設けられた第２の層間絶縁膜４０と、孔部４２に充填されるとともに、第２の層間絶縁膜４０の上面４０ａの一部を覆うように形成された相変化材料膜７０と、相変化材料膜７０の上面７０ａを覆う上部電極８０と、孔部４２内において、ヒータ電極３２の上面３２ａと接触し、第２の層間絶縁膜４０と相変化材料膜７０の間に設けられた導電膜５２と、孔部４２内において、導電膜５２の上面５２ａと接触し、第２の層間絶縁膜４０と相変化材料膜７０の間に設けられた絶縁膜６２と、を有する構成なので、サイドウォール状の導電膜５２が相変化領域７０Ａのみを加熱することができ、相変化材料の加熱効率を悪化させることなく、相変化メモリの動作電流を低減することができる。
【００４４】
本発明の実施形態である半導体装置は、孔部４２内において、導電膜５２および絶縁膜６２が相変化材料膜７０の側壁７０ｅを囲むように設けられ、相変化材料膜７０のうち前記導電膜５２に囲まれた領域がヒータ電極３２による加熱で抵抗値の変化する領域（相変化領域）７０Ａである構成なので、サイドウォール状の導電膜５２が相変化領域７０Ａのみを加熱することができ、加熱効率を悪化させることなく、動作電流を低減することができる。
【００４５】
本発明の実施形態である半導体装置は、導電膜５２の高さｈｐが、相変化材料膜７０がヒータ電極３２と接する面の直径の１．２倍以下である構成なので、サイドウォール状の導電膜５２が相変化領域７０Ａのみを加熱することができ、加熱効率を悪化させることなく、動作電流を低減することができる。
【００４６】
本発明の実施形態である半導体装置は、導電膜５２が、非晶質状態の相変化材料膜７０より低い抵抗値を有する金属または合金からなる構成なので、動作電流を低減して、相変化材料膜７０を効率よく加熱することができる。
【００４７】
本発明の実施形態である半導体装置は、導電膜５２がＷ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＳｉＮまたはＴｉＳｉＮからなる構成なので、動作電流を低減して、相変化材料膜７０を効率よく加熱することができる。
【００４８】
本発明の実施形態である半導体装置は、ヒータ電極３２が、半導体基板１の一面１ａに形成された選択素子９に接続されており、選択素子９が、ＭＯＳ型トランジスタ構成なので、相変化素子と組み合わせるＭＯＳ型トランジスタに要求される電流能力（オン電流）を小さくでき、ＭＯＳ型トランジスタのサイズを微小化することが可能となり、集積度を向上した相変化メモリを製造することができる。
【００４９】
本発明の実施形態である半導体装置の製造方法は、半導体基板１上に第１の層間絶縁膜３０を形成してから、第１の層間絶縁膜３０にヒータ電極３２を埋め込む第１工程と、第１の層間絶縁膜３０を覆うように第２の層間絶縁膜４０を形成してから、第２の層間絶縁膜４０にヒータ電極３２の上面３２ａを露出させる孔部４２を設ける第２工程と、第２の層間絶縁膜４０上及び孔部４２の内面を覆うように導電膜５１を形成してから、導電膜５１をエッチバックして、孔部４２の内壁側面の下層部分を覆うようにサイドウォール状の導電膜５２を形成する第３工程と、第２の層間絶縁膜４０上及びサイドウォール状の導電膜５２の表面を覆うように絶縁膜６１を形成してから、絶縁膜６１をエッチバックして、孔部４２の内壁側面の上層部分を覆うようにサイドウォール状の絶縁膜６２を形成する第４工程と、絶縁膜６２及び導電膜５２を介して孔部４２を充填するとともに、第２の層間絶縁膜４０の上面４０ａを覆うように相変化材料膜７０を形成する第５工程と、相変化材料膜７０を覆うように上部電極８０を形成する第６工程と、を有する構成なので、加熱効率を悪化させることなく、動作電流を低減した低消費電力の相変化メモリを容易に製造することができる。また、相変化素子と組み合わせるトランジスタ素子に要求される電流能力（オン電流）を小さくでき、トランジスタ素子のサイズを微小化することが可能となり、集積度を向上した相変化メモリを製造することができる。
【００５０】
（第２の実施形態）
本発明の第２の実施形態である半導体装置について説明する。
図９は、本発明の実施形態である半導体装置の一例を示す断面図である。
本発明の実施形態である半導体装置は、ヒータ電極３２に凹部３３が設けられ、凹部３３を充填するように相変化材料膜７０が形成された他は第１の実施形態で示した半導体装置と同一の構造である。第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００５１】
図９に示すように、本発明の実施形態である半導体装置は相変化メモリであり、半導体基板１上に選択素子９と相変化素子９０とからなるメモリセルを備えている。
ヒータ電極３２の相変化材料膜７０側には凹部３３が設けられている。凹部３３の幅は、開口径Ｗと同一の幅とされている。相変化材料膜７０は、孔部４２だけでなく、凹部３３をも充填するように形成されている。導電膜６２は凹部３３の上端面３３ｂに接触するように設けられている。
【００５２】
凹部３３の底面３３ａからサイドウォール状の導電膜５２の上面５２ａまでの高さｈｑは、凹部３３の底面３３ａの直径、すなわち、開口径Ｗの１．２倍以下となるようにすることが好ましい。これにより、凹部３３の底面３３ａからサイドウォール状の導電膜５２の上面５２ａまでの高さｈｑを、相変化領域７０Ａの高さｈｓと同等以下とすることができ、サイドウォール状の導電膜５２及びヒータ電極３２に相変化領域７０Ａのみを加熱させることができ、加熱効率を悪化させることなく、動作電流を低減することができる。
【００５３】
次に、本発明の第２の実施形態である半導体装置の製造方法について説明する。
図１０は、本発明の実施形態である半導体装置の製造方法を説明する工程断面図であって、サイドウォール状の導電膜５２及び凹部３３を形成した時点の図である。第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００５４】
第１の実施形態では、図３に示す工程において、ヒータ電極３２をタングステンで形成したが、本実施形態では、ヒータ電極３２を導電膜と同じ材料で形成する。すなわち、導電膜の材料として窒化チタン（ＴｉＮ）を用いる場合には、ヒータ電極３２を窒化チタンで形成する。
なお、ヒータ電極３２の材料としては、非晶質状態の相変化材料膜７０よりも抵抗値が低い材料であれば、窒化チタン以外の材料を使用してもよい。ただし、その場合、導電膜を、ヒータ電極３２と同じ材料で形成する。
【００５５】
次に、ヒータ電極３２形成後、第１の層間絶縁膜３０を覆うように、酸化シリコンまたは窒化シリコン（Ｓｉ３Ｎ４）等からなる第２の層間絶縁膜４０を形成する。
次に、フォトリソグラフィ及びドライエッチングを用いて、第２の層間絶縁膜４０を貫き、ヒータ電極３２の上面３２ａを露出させるように孔部４２を形成する。
次に、ＣＶＤ法などを用いて、第２の層間絶縁膜４０を覆うとともに、孔部４２の側面４２ｃ及び底面を良好にカバレッジするように、窒化チタンからなる導電膜を成膜する。
【００５６】
次に、塩素を含むガスを使用して窒化チタンを選択的にドライエッチングして、導電膜のエッチバックを行い、孔部４２の側面４２ｃのヒータ電極３２側に環状のサイドウォール状の導電膜５２を形成する。
このとき、ヒータ電極３２と導電膜は窒化チタンという同じ材料からなるので、導電膜のエッチングと同時に、ヒータ電極３２の上面３２ａ側もエッチングされて、図９に示すように、ヒータ電極３２の上面側に凹部３３が形成される。
サイドウォール状の導電膜５２及び凹部３３形成後、ＣＶＤ法などを用いて、第２の層間絶縁膜４０、孔部４２の内面及び凹部３３の内面を覆うように、窒化シリコンまたは酸化シリコン等からなる絶縁膜を導電膜とほぼ同じ膜厚で成膜する。
【００５７】
次に、四フッ化炭素（ＣＦ４）を含むガスを使用してドライエッチングして、凹部３３の底面３３ａが露出されるまで絶縁膜のエッチバックを行い、孔部４２の側面４２ｃの露出面に環状のサイドウォール状の絶縁膜６２を形成する。
なお、このとき、サイドウォール状の導電膜５２の側壁面が完全に露出するように、オーバーエッチングを加える。このオーバーエッチングによって、第２の層間絶縁膜４０の上面も若干エッチング除去される。
【００５８】
次に、孔部４２及び凹部３３内を充填するとともに、第２の層間絶縁膜４０を覆うように、カルコゲナイド系材料などからなる相変化材料膜７０を成膜する。
次に、相変化材料膜７０を覆うように、窒化チタン等からなる上部電極８０を形成する。
以上の工程により、図９に示す本発明の実施形態である半導体装置が製造される。
【００５９】
本発明の実施形態である半導体装置は、ヒータ電極３２の上面に凹部３３が設けられ、導電膜５２は凹部３３の上端面３３ｂに接触するように設けられ、凹部３３の底面３３ａからサイドウォール状の導電膜５２の上面５２ａまでの高さｈｑが、凹部３３の底面７０ｃの直径の１．２倍以下である構成なので、サイドウォール状の導電膜５２及びヒータ電極３２に相変化領域７０Ａのみを加熱させ、加熱効率を悪化させることなく、動作電流を低減することができる。
【００６０】
本発明の実施形態である半導体装置は、導電膜５２とヒータ電極３２が同じ材料からなる構成なので、導電膜５２のエッチングにより容易にヒータ電極３２の上面に凹部３３を設けることができる。
【００６１】
本発明の実施形態である半導体装置の製造方法は、第３工程において、ヒータ電極３２と同一の材料を用いて導電膜５１を形成してから、導電膜５１をエッチバックすると同時に、ヒータ電極３２をエッチングして凹部３３を設ける構成なので、サイドウォール状の導電膜５２及びヒータ電極３２に相変化領域７０Ａのみを加熱させることができ、加熱効率を悪化させることなく、動作電流を低減する半導体装置を容易に製造することができる。
【００６２】
（第３の実施形態）
本発明の第３の実施形態である半導体装置について説明する。
図１１は、本発明の実施形態である半導体装置の一例を示す断面図である。
本発明の実施形態である半導体装置は、第２の層間絶縁膜４０の膜厚が薄くされ、サイドウォール状の絶縁膜６２の高さが低くされた他は第１の実施形態と同一の構造である。第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００６３】
図１１に示すように、本発明の実施形態である半導体装置は相変化メモリであり、半導体基板１上に選択素子９と相変化素子９０とからなるメモリセルを備えている。
第２の層間絶縁膜４０の膜厚ｈｉ２は７０ｎｍ程度とされ、第１の実施形態の半導体装置の第２の層間絶縁膜４０の膜厚ｈｉ（１００ｎｍ程度）と比べて薄くされている。また、サイドウォール状の絶縁膜６２の高さｈｄ２は２０ｎｍ程度とされ、第１の実施形態の半導体装置のサイドウォール状の絶縁膜６２の高さｈｄ（５０ｎｍ程度）と比べて薄くされている。なお、サイドウォール状の導電膜５２の高さｈｐは５０ｎｍ程度であり、第１の実施形態の半導体装置のサイドウォール状の導電膜５２の高さと同程度とされている。
【００６４】
このように、第２の層間絶縁膜４０の膜厚を薄くして、孔部４２の深さに対して孔部４２の幅を大きくすることが好ましい。具体的には、孔部４２の深さｈｉ２を孔部４２の直径の１倍未満とすることが好ましい。孔部４２の深さｈｉ２を孔部４２の直径の１倍未満とすることにより、孔部４２の幅（直径）に対する深さｈｉ２の比（アスペクト比）を小さくでき、孔部４２に相変化材料膜７０を埋め込みやすくなり、孔部４２内で相変化材料膜７０のボイド（空洞）の発生を抑制でき、加熱効率を悪化させることなく、動作電流を低減することができる。
なお、孔部４２の深さｈｉ２は、相変化材料膜７０がヒータ電極３２と接する面７０ｃの直径、すなわち、開口径Ｗの１倍以上とすることが好ましい。これにより、相変化領域７０Ａが開口径Ｗを超えて横方向に広がるのを抑制できる。なお、孔部４２の深さｈｉ２を、開口径Ｗの１倍未満とした場合には、孔部４２から突出するように相変化領域７０Ａが形成されて、開口径Ｗを超えて横方向に広がるおそれが生じる。
【００６５】
次に、本発明の第３の実施形態である半導体装置の製造方法について説明する。
図１２は、本発明の実施形態である半導体装置の製造方法の工程断面図であって、サイドウォール状の絶縁膜６２を形成した時点の図である。第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００６６】
まず、第１の実施形態と同様の工程を実施してヒータ電極３２を形成した後、第３の層間絶縁膜３０を覆うように、酸化シリコンまたは窒化シリコン（Ｓｉ３Ｎ４）等からなる第４の層間絶縁膜４０を１５０ｎｍ程度の膜厚で形成する。
次に、フォトリソグラフィ法及びドライエッチング法を用いて、第４の層間絶縁膜４０を貫き、ヒータ電極３２の上面３２ａを露出させるように孔部４２を１００ｎｍの開口径で形成する。
【００６７】
次に、ＣＶＤ法などを用いて、第２の層間絶縁膜４０を覆うとともに、孔部４２の側面４２ｃ及び底面４２ａを良好にカバレッジするように、窒化チタンからなる導電膜を１５ｎｍ程度の膜厚で成膜する。
次に、塩素を含むガスを使用して窒化チタンを選択的にドライエッチングして、導電膜のエッチバックを行い、孔部４２の側面４２ｃのヒータ電極３２側にサイドウォール状の導電膜５２を形成する。
次に、ＣＶＤ法などを用いて、第２の層間絶縁膜４０上及び孔部４２の内面を覆うように、窒化シリコンまたは酸化シリコン等からなる絶縁膜を１５ｎｍ程度の膜厚で成膜する。
【００６８】
次に、四フッ化炭素（ＣＦ４）を含むガスを使用してドライエッチングして、孔部４２の底面４２ａ側にヒータ電極３２の上面３２ａが露出されるまで絶縁膜のエッチバックを行い、孔部４２の側面４２ｃの露出面にサイドウォール状の絶縁膜６２を形成する。
なお、このとき、サイドウォール状の導電膜５２の側壁が完全に露出するように、オーバーエッチングする。このオーバーエッチングによって、第２の層間絶縁膜４０の上面は５０ｎｍ程度エッチング除去され、第２の層間絶縁膜４０の厚さは１００ｎｍ程度とされ、サイドウォール状の絶縁膜６２の高さは５０ｎｍ程度とされる。
【００６９】
次に、ＣＭＰ法を用いて、第２の層間絶縁膜４０を研磨して、第２の層間絶縁膜４０の膜厚ｈｉ２を約７０ｎｍにする。このとき、サイドウォール状の絶縁膜６２の高さｈｄ２は２０ｎｍとなる。
サイドウォール状の絶縁膜６２形成後、孔部４２内を充填するとともに、第２の層間絶縁膜４０を覆うように、カルコゲナイド系材料などからなる相変化材料膜７０を６０ｎｍ程度の膜厚で成膜する。
次に、相変化材料膜７０を覆うように、窒化チタン等からなる上部電極８０を５０ｎｍ程度の膜厚で形成する。
以上の工程により、図１１に示す本発明の実施形態である半導体装置を製造する。
【００７０】
本発明の実施形態である半導体装置は、孔部４２の深さに対して孔部４２の直径が同等以上のサイズである構成なので、孔部４２のアスペクト比を小さくして、相変化材料膜７０の埋め込みの際、相変化材料膜７０のボイド（空洞）の発生を抑制でき、加熱効率を悪化させることなく、動作電流を低減することができる。
【００７１】
本発明の実施形態である半導体装置の製造方法は、第４工程後、第５工程前において、ＣＭＰ法により第２の層間絶縁膜４０の露出面を研磨して、第２の層間絶縁膜４０の膜厚を薄くする構成なので、容易に、孔部４２の深さｈｉ２を、孔部４２の直径の１倍未満、かつ、相変化材料膜７０がヒータ電極３２と接する面７０ｃの直径の１倍以上とすることができ、加熱効率を悪化させることなく、動作電流を低減するとともに、相変化領域７０Ａが開口径Ｗを超えて横方向に広がるのを抑制することができる。
【産業上の利用可能性】
【００７２】
本発明は、半導体装置及びその製造方法に関するものであり、特に、相変化材料の加熱効率を悪化させることなく、動作電流を低減した相変化メモリを有する半導体装置及びその製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００７３】
１…半導体基板、２…活性領域、３…素子分離領域、５…ゲート電極、６…ゲート絶縁膜、７、８…ソース・ドレイン領域、９…選択素子（ＭＯＳ型トランジスタ）、１０…第３の層間絶縁膜、１１…第１のコンタクトプラグ、１２…第２のコンタクトプラグ、１３…電源線、２０…第４の層間絶縁膜、３０…第１の層間絶縁膜、３２…ヒータ電極、３２ａ…上面、３３…凹部、３３ａ…底面、３３ｂ…上端面、４０…第２の層間絶縁膜、４０ａ…上面、４２…孔部、４２ａ…底面、４２ｃ…側面、５１…導電膜、５２…（サイドウォール状の）導電膜、５２ａ…上面、６１…絶縁膜、６２…（サイドウォール状の）絶縁膜、６２ａ…上端部、６４…２層サイドウォール、６５…単層サイドウォール、７０…相変化材料膜、７０Ａ…相変化領域、７０ｃ…接面、７０ｄ…上面、７０ｅ…側壁、７２…２層サイドウォール、８０…上部電極、９０…相変化素子、Ｗ…開口径。
【図１】
2011091156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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