(57)【要約】【課題】チップサイズの縮小を図れる半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、半導体層３０と、半導体層３０中に設けられ、半導体層３０を上下に分離する絶縁層３４と、半導体層３０における絶縁層３４より下の層３２に設けられた第１のデバイスと、半導体層３０における絶縁層３４より下の層３２に選択的に設けられ、第１のデバイス間を絶縁分離する素子分離層３３と、半導体層３０における絶縁層３４より上の層に設けられた第２のデバイスと、絶縁層３４を貫通して第１のデバイスに達するコンタクトホール内に設けられ、第２のデバイスと第１のデバイスとを電気的に接続するコンタクト電極４２とを備えた。【選択図】図３
2011091223.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層中に設けられ、前記半導体層を上下に分離する絶縁層と、
前記半導体層における前記絶縁層より下の層に設けられた第１のデバイスと、
前記半導体層における前記絶縁層より下の層に選択的に設けられ、前記第１のデバイス間を絶縁分離する素子分離層と、
前記半導体層における前記絶縁層より上の層に設けられた第２のデバイスと、
前記絶縁層を貫通して前記第１のデバイスに達するコンタクトホール内に設けられ、前記第２のデバイスと前記第１のデバイスとを電気的に接続するコンタクト電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１のデバイスは、ＰＮジャンクションデバイスを有し、
前記第２のデバイスは、第１導電型の第１の半導体領域と、第１導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との間に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のデバイスは、前記第２のデバイスをサージから保護する保護回路を構成することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層はシリコン層であり、前記絶縁層及び前記素子分離層はシリコン酸化層であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
酸素イオンを電圧で加速して半導体層中に選択的に注入し、前記半導体層中に素子分離層を選択的に形成する工程と、
前記素子分離層を形成するときよりも低い加速電圧で且つ浅い位置に酸素イオンを注入し、前記素子分離層よりも上の前記半導体層中に、前記半導体層を上下に分離する絶縁層を形成する工程と、
前記絶縁層よりも下の前記半導体層中に第１のデバイスを形成する工程と、
前記絶縁層よりも上の前記半導体層中に第２のデバイスを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体層はシリコン層であり、
前記半導体層のシリコンと、前記半導体層に注入された前記酸素イオンとを反応させて、前記半導体層中にシリコン酸化層を成長させる熱処理を行う工程をさらに備えたことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体チップには、通常、ＬＳＩ、ＩＣ等の集積回路（内部回路）をサージ等から保護する保護回路が組み込まれる。例えば、特許文献１には、出力回路の保護素子が開示されている。１チップ内における保護回路が占める割合は決して小さくなく、このことからチップサイズの縮小には限界があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２１７３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、チップサイズの縮小を図れる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体層と、前記半導体層中に設けられ、前記半導体層を上下に分離する絶縁層と、前記半導体層における前記絶縁層より下の層に設けられた第１のデバイスと、前記半導体層における前記絶縁層より下の層に選択的に設けられ、前記第１のデバイス間を絶縁分離する素子分離層と、前記半導体層における前記絶縁層より上の層に設けられた第２のデバイスと、前記絶縁層を貫通して前記第１のデバイスに達するコンタクトホール内に設けられ、前記第２のデバイスと前記第１のデバイスとを電気的に接続するコンタクト電極と、を備えたことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、酸素イオンを電圧で加速して半導体層中に選択的に注入し、前記半導体層中に素子分離層を選択的に形成する工程と、前記素子分離層を形成するときよりも低い加速電圧で且つ浅い位置に酸素イオンを注入し、前記素子分離層よりも上の前記半導体層中に、前記半導体層を上下に分離する絶縁層を形成する工程と、前記絶縁層よりも下の前記半導体層中に第１のデバイスを形成する工程と、前記絶縁層よりも上の前記半導体層中に第２のデバイスを形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、チップサイズの縮小を図れる半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置の回路構成を示す模式図。
【図２】本発明の実施形態に係る半導体装置の他の回路構成を示す模式図。
【図３】本発明の実施形態に係る半導体装置の模式断面図。
【図４】図３に示す半導体装置における要部の構造を示す模式図。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【図７】本発明の実施形態に係る半導体装置のチップサイズを比較例と比較した模式図。
【図８】本発明の実施形態に係る半導体装置のチップサイズを比較例と比較した模式図。
【図９】本発明の実施形態に係る半導体装置の他の具体例を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。
【０００９】
図１は、本発明の実施形態に係る半導体装置の回路構成を示す模式図である。図１は、ダイオード１１、１２を用いて保護回路を構成した例を示す。内部回路１０が、サージから保護すべき回路である。
【００１０】
ダイオード１１とダイオード１２とは、電源電圧Ｖｃｃが与えられる電源端子１３とグランドとの間に直列接続されている。ダイオード１１のアノードはＩ／Ｏ端子１４に接続され、カソードは電源端子１３に接続されている。ダイオード１２のアノードはグランドに接続され、カソードはＩ／Ｏ端子１４及びダイオード１１のアノードに接続されている。
【００１１】
Ｉ／Ｏ端子１４に正のサージが入力したときは、そのサージはダイオード１１を介してＩ／Ｏ端子１４と電源端子１３間を流れ、内部回路１０には流れない。Ｉ／Ｏ端子１４に負のサージが入力したときは、そのサージはダイオード１２を介してグランドとＩ／Ｏ端子１４間を流れ、内部回路１０には流れない。これにより、内部回路１０の破壊を防ぐことができる。
【００１２】
図２は保護回路の他の具体例を示す。この保護回路はサイリスタを用いている。
【００１３】
バイポーラトランジスタ２０、２２、２４、２５、抵抗２１、２７、負荷１９、２３、２６が、Ｉ／Ｏ端子１５とグランド端子１６との間に接続されている。
【００１４】
バイポーラトランジスタ２４とバイポーラトランジスタ２５により、サイリスタが構成される。このサイリスタ、抵抗２７、負荷２３、２６を含む回路１７は、正のサージ流入時に動作し、そのサージを通過させ、内部回路１０へのサージ流入を防ぐ。
【００１５】
バイポーラトランジスタ２０とバイポーラトランジスタ２２により、サイリスタが構成される。このサイリスタ、抵抗２１、負荷１９を含む回路１８は、負のサージ流入時に動作し、そのサージを通過させ、内部回路１０へのサージ流入を防ぐ。
【００１６】
本実施形態に係る半導体装置は、内部回路１０と、これをサージから保護する保護回路とが、１チップに形成された構造を有する。
【００１７】
図３は、本発明の実施形態に係る半導体装置の断面構造を示す。  
本実施形態に係る半導体装置は、基板３１も含めた半導体層３０が絶縁層３４によって上下に分離された構造を有する。
【００１８】
具体的には、基板３１の主面上に半導体層３２が設けられ、半導体層３２上に絶縁層３４が設けられ、絶縁層３４上に半導体層３５が設けられている。絶縁層３４は、基板３１の主面の面方向全体にわたって設けられ、半導体層３５と半導体層３２とを絶縁分離している。
【００１９】
絶縁層３４よりも下層の半導体層３２には、保護回路を構成する複数の保護素子が第１のデバイスとして形成されている。また、半導体層３２には、複数の保護素子間を絶縁分離する素子分離層３３が選択的に設けられている。
【００２０】
保護素子は、例えば、ダイオード、バイポーラトランジスタ、サイリスタなどのＰＮジャンクション構造を有する素子である。これら素子は、大電流を通過させるのに適している。
【００２１】
図４（ｂ）には、保護素子として例えばダイオード５１の構造を示す。このダイオード５１は、素子分離層３３間に形成されたＮ型ウェル５２と、Ｎ型ウェル５２の表面に選択的に形成されたＰ＋型のアノード領域５３と、アノード領域５３に対して離間してＮ型ウェル５２の表面に選択的に形成されたＮ＋型のカソード領域５４とを有する。
【００２２】
絶縁層３４よりも上層の半導体層３５には、サージから保護すべき内部回路（集積回路）を構成する例えば多数のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が第２のデバイスとして形成されている。
【００２３】
図４（ｃ）に、ＭＯＳＦＥＴ６１の構造例を示す。ＭＯＳＦＥＴ６１は、Ｐ型のチャネルボディ６２と、チャネルボディ６２の表面に選択的に形成されたＮ＋型のドレイン領域６３と、ドレイン領域６３に対して離間してチャネルボディ６２の表面に選択的に形成されたＮ＋型のソース領域６４と、ドレイン領域６３とソース領域６４との間のチャネルボディ６２表面上に形成されたゲート絶縁膜６５と、そのゲート絶縁膜６５上に設けられたゲート電極６６とを有する。
【００２４】
ドレイン領域６３の表面上にはドレインコンタクト電極６７が設けられ、ソース領域６４の表面上にはソースコンタクト電極６８が設けられている。また、チャネルボディ６２上には、ゲート電極６６、ドレインコンタクト電極６７、ソースコンタクト電極６８を覆うように層間絶縁膜が設けられている。
【００２５】
この層間絶縁膜は、図３において半導体層３５上に設けられた層間絶縁膜３６に対応する。その層間絶縁膜３６上には、図４（ａ）に示すように、内部回路の配線４５が形成されている。この配線４５は、ドレインコンタクト電極６７、ソースコンタクト電極６８、ゲート電極６６と電気的に接続されている。
【００２６】
また、絶縁層３４の下の半導体層３２に形成された保護素子と、絶縁層３４の上の半導体層３５に形成されたＭＯＳＦＥＴとは、コンタクト電極４２を介して電気的に接続されている。コンタクト電極４２は、層間絶縁膜３６、半導体層３５および絶縁層３４を貫通して、素子分離層３３間の半導体層３２表面に達するコンタクトホール内に設けられている。
【００２７】
そのコンタクトホールの側壁には絶縁膜４１が形成され、その絶縁膜４１の内側に、例えばタングステンなどの金属材料がコンタクト電極４２として埋め込まれている。コンタクトホールの側壁に形成された絶縁膜４１によって、コンタクト電極４２と半導体層３５とは絶縁されている。
【００２８】
コンタクト電極４２の下端は、半導体層３２に形成された保護素子と電気的に接続されている。例えば、図４（ｂ）の場合では、コンタクト電極４２の下端は、アノード領域５３、カソード領域５４と接続されている。
【００２９】
コンタクト電極４２の上端は、図４（ａ）に示すように、内部回路の配線４５と接続されている。したがって、半導体層３２に形成された保護回路と、半導体層３５に形成された内部回路とは、コンタクト電極４２を介して電気的に接続されている。
【００３０】
図３に示すコンタクト電極４２は、例えば図１に示す回路における電源端子１３側の保護回路と内部回路１０とを接続するコンタクト電極と、グランド側の保護回路と内部回路１０とを接続するコンタクト電極を示す。もちろん、Ｉ／Ｏ端子１４側における保護回路と内部回路１０との間も、同様なコンタクト電極４２を介して接続されている。
【００３１】
基板３１は高抵抗基板であり、半導体層３２に形成された保護素子とは電気的に接続されていない。
【００３２】
以上説明した本実施形態に係る半導体装置によれば、一つのチップ内において、絶縁層３４を挟んだ上層と下層にそれぞれ内部回路と保護回路とを分けて形成している。すなわち、内部回路と保護回路とを絶縁層３４を挟んで上下に重ねて形成することで、チップサイズの大幅な縮小を図れる。
【００３３】
例えば、図７（ａ）は、内部回路と保護回路とを上下に分けず、同じ階層に形成した場合のチップ１００を示す。保護回路は、例えば図１に例示するようなダイオードを使った保護回路である。
【００３４】
チップ１００において、例えば、内部回路領域１０１の面積は約６０％であり、保護回路領域１０２の面積は約２０％であり、外部回路と接続するためのパッド領域１０３の面積は約１０％である。
【００３５】
これに対して、図７（ｂ）は、前述した本実施形態のように内部回路と保護回路（図７（ａ）と同様にダイオードを使った保護回路）とを絶縁層３４を挟んで上下に重ねて形成したチップ１１０を示す。領域１１１は、内部回路と保護回路とが上下に重なった領域に対応し、領域１１２はパッド領域である。このチップ１１０は、図７（ａ）に示す比較例のチップ１００に比べて、チップサイズを約４０％縮小することが可能である。
【００３６】
同様に、図８（ａ）は、内部回路と保護回路とを上下に分けず、同じ階層に形成した場合のチップ１２０を示す。保護回路は、例えば図２に例示するようなサイリスタを使った保護回路である。
【００３７】
チップ１２０において、例えば、内部回路領域１２１の面積は約４０％であり、保護回路領域１２２の面積は約５０％であり、外部回路と接続するためのパッド領域１２３の面積は約１０％である。
【００３８】
これに対して、図８（ｂ）は、前述した本実施形態のように内部回路と保護回路（図８（ａ）と同様にサイリスタを使った保護回路）とを絶縁層３４を挟んで上下に重ねて形成したチップ１３０を示す。領域１３１は、内部回路と保護回路とが上下に重なった領域に対応し、領域１３２はパッド領域である。このチップ１３０は、図８（ａ）に示す比較例のチップ１２０に比べて、チップサイズを約５０％縮小することが可能である。
【００３９】
また、本実施形態に係る半導体装置では、内部回路を形成した半導体層３５の下に絶縁層３４が設けられていることから、内部回路に対する基板３１側の電気的影響を抑制できる。すなわち、内部回路における寄生容量、寄生抵抗の低減を図れる。
【００４０】
また、ダイオード、サイリスタなどのジャンクションデバイスは比較的発熱量が大きい。本実施形態では、それら保護素子を形成した半導体層３２が広い面積にわたって基板３１に接しているため、その半導体層３２（保護回路）が発する熱を、基板３１を介して効率よく放熱させることができる。
【００４１】
基板３１、半導体層３２、３５を含む半導体層３０はシリコン層であり、絶縁層３５及び素子分離層３３はシリコン酸化層である。絶縁層３５及び素子分離層３３は、以下に説明するように、半導体層３０中への酸素イオンの注入及びその後のアニール処理により形成される。
【００４２】
以下、本実施形態に係る半導体装置の製造方法について説明する。
【００４３】
まず、図５に示すように、半導体層３０の表面上にマスク８０を形成する。マスク８０には、選択的に複数の開口８１が形成されている。そして、このマスク８０を用いて、酸素イオンのイオン注入を行う。酸素イオンは、電圧で加速されて、開口８１の下方の半導体層３０中に選択的に注入される。
【００４４】
次に、マスク８０を除去し、半導体層３０の全面に対してイオン注入を行う。この２回目のイオン注入時には、上記１回目のイオン注入よりも低い加速電圧で且つ浅い位置に酸素イオンを注入する。
【００４５】
次に、半導体層３０のシリコンと、注入された酸素イオンとを反応させて、半導体層３０中にシリコン酸下層を成長させるアニール（熱処理）を行う。
【００４６】
これにより、図６に示すように、半導体層３０中に、いずれもシリコン酸化物である素子分離層３３及び絶縁層３４が形成される。
【００４７】
マスク８０を使った１回目のイオン注入により、半導体層３０中に素子分離層３３が選択的に形成される。１回目よりも低加速電圧で、且つ１回目よりも浅い位置への全面にわたるイオン注入により、素子分離層３３より上方に全面にわたって絶縁層３４が設けられる。
【００４８】
次に、Ｐ型不純物、Ｎ型不純物を高加速電圧でイオン注入し、その後、アニールを行い、絶縁層３４の下の半導体層３２にＰＮジャンクション素子である保護素子を形成する。
【００４９】
次に、絶縁層３４上の半導体層３５に、内部回路を構成するＭＯＳＦＥＴなどを形成する。その後、半導体層３５上に層間絶縁膜３６が設けられ、層間絶縁膜３６上に、ＭＯＳＦＥＴの各電極と接続された配線４５を形成する。ＭＯＳＦＥＴの各電極は、層間絶縁膜３６を貫通する図示しないコンタクト電極を介して配線４５と接続される。
【００５０】
次に、層間絶縁膜３６、半導体層３５及び絶縁層３４を貫通し、半導体層３２の表面に達するコンタクトホールを形成する。次に、コンタクトホールの内壁（側壁及び底部）に絶縁膜４１を形成する。そして、コンタクトホール底部の絶縁膜４１を例えばＲＩＥ（Reactive Ion Etching）法で除去した後、コンタクトホール内に例えばタングステンなどの金属材料を埋め込み、コンタクト電極４２を形成する。コンタクトホールの側壁には絶縁膜４１が残される。
【００５１】
本実施形態によれば、酸素イオンを加速電圧を変えて注入するという簡単な方法で、半導体層を上下に分離する絶縁層３４と、その絶縁層３４の下の半導体層に形成される素子間を絶縁分離する素子分離層３３とを形成することができる。
【００５２】
また、保護回路や素子分離層３３を形成するための比較的高電圧でイオンを加速させて打ち込むプロセスの後に、内部回路を形成することから、内部回路に対するイオン注入ダメージを防ぐことができる。さらに、内部回路を、素子分離層３３、保護回路、絶縁層３４よりも後に形成することで、イオン注入後のアニール時の熱ダメージが内部回路に影響するのを防ぐこともできる。
【００５３】
なお、先に全面に対して酸素イオンの注入を行い、その後、１回目よりも加速電圧を高めて且つ深い位置に、マスクを用いて選択的に酸素イオン注入を行ってもよい。
【００５４】
また、先に、保護素子を形成するためのＰ型不純物、Ｎ型不純物のイオン注入を行った後、素子分離層３３を形成するための酸素イオンの注入を行ってもよい。
【００５５】
ただし、先に素子分離層３３を形成し、その後、保護素子を形成するためのＰ型不純物、Ｎ型不純物のイオン注入およびアニールを行うと、アニール時におけるＰ型不純物、Ｎ型不純物の拡散が素子分離層３３で制限できることから、拡散層形成にあたっての制御性の点からは、先に素子分離層３３を形成してからＰ型不純物、Ｎ型不純物のイオン注入及びアニールを行って保護回路を形成することが望ましい。
【００５６】
また、前述した実施形態では、１層の絶縁層によって半導体層を２層に分離したが、２層以上の絶縁層を設けて、半導体層を３層以上に分離してもよい。  
例えば、図９には、２層の絶縁層３４、７２によって半導体層３０を３層に分離した例を示す。
【００５７】
図９の構造では、保護回路が形成された絶縁層３２と、基板３１との間にさらに絶縁層７２が設けられている。絶縁層７２は全面にわたって設けられ、この絶縁層７２によって２つの半導体層３２、７１が分離されている。
【００５８】
絶縁層７２の下の半導体層７１には選択的に素子分離層７３が設けられている。半導体層７１にも、半導体層３２と同様にＰＮジャンクション構造を有する複数の保護素子を含む保護回路が形成され、保護素子間は素子分離層７３によって絶縁分離されている。
【００５９】
絶縁層７２の上の半導体層３２に形成された保護回路と、絶縁層７２の下の半導体層７１に形成された保護回路とは、絶縁層７２を貫通するコンタクト電極７４によって電気的に接続されている。コンタクト電極７４は、例えば、絶縁層７２中にあらかじめ設けられた半導体層に、マスクを用いて高加速電圧で不純物を高濃度に打ち込む方法により形成することができる。
【００６０】
絶縁層７２は、素子分離層３３よりも高加速電圧で且つ深い位置への酸素イオンの全面にわたる注入により形成することができる。素子分離層７３は、絶縁層７２よりも高加速電圧で且つ深い位置への酸素イオンの選択的な注入により形成することができる。
【００６１】
図９の構造では、保護回路が２層に分かれて設けられているため、よりいっそうのチップサイズの縮小が可能となる。
【００６２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００６３】
１０…内部回路、３０，３２，３５…半導体層、３３…素子分離層、３４…絶縁層、５１…ダイオード、５３…アノード領域、５４…カソード領域、６１…ＭＯＳＦＥＴ、６２…チャネルボディ、６３…ドレイン領域、６４…ソース領域、６５…ゲート絶縁膜、６６…ゲート電極、６７…ドレインコンタクト電極、６８…ソースコンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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