(57)【要約】【課題】半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを抑制することができる技術を提供する。【解決手段】ウェル領域５６とボディ領域２６との間に設けられているドリフト領域１２は、第１層３０と第２層４０とを有している。第２層４０の不純物濃度は第１層３０より高い。また、第２層４０は、埋め込み絶縁層５２の上面の一部にウェル領域５６に接して設けられ、さらに、不純物濃度がそれぞれ異なる複数の濃度領域４１〜４３を有しており、その複数の濃度領域４１〜４３は、ボディ領域２６側からウェル領域５６側に向けて不純物濃度が増加する順に配置されている。第１層３０は、ドリフト領域１２のうち、第２層４０が形成されていない部分である。第１層３０の不純物濃度は均一である。第１層３０は、第１部分３１等と、その第１部分３１等より層厚の薄い第２部分３２等とを交互に有している。【選択図】図１
2011091159.tif 000002
【特許請求の範囲】
【請求項１】
横型半導体装置であり、
半導体基板と、
その半導体基板上に形成されている埋め込み絶縁層と、
その埋め込み絶縁層上に形成されている半導体層と、を備えており、
前記半導体層は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、を有し、
第１半導体領域は、半導体層の表面を含む深さ範囲に設けられており、
第２半導体領域は、第１半導体領域と離隔されて、半導体層の表面を含む深さ範囲に設けられており、
第３半導体領域は、第１半導体領域と第２半導体領域との間に、半導体層の表面から埋め込み絶縁層に接する深さ範囲に設けられており、前記第１半導体領域を第２半導体領域から分離しており、
前記第３半導体領域は、前記第１半導体領域と第２半導体領域とを結ぶ第１方向に沿って伸びている第１層と第２層とを有しており、
前記第２層は、前記第１層より不純物濃度が高くされており、前記埋め込み絶縁層の表面上の一部に設けられると共に第１半導体領域に接しており、さらに、不純物濃度がそれぞれ異なる複数の濃度領域を有しており、その複数の濃度領域は、第２半導体領域側から第１半導体領域側に向けて不純物濃度が増加する順に配置されており、
前記第１層は、前記第２層が設けられた範囲では第２層上に設けられると共にそれ以外の範囲では埋め込み絶縁層上に設けられており、不純物濃度が前記第１方向に均一であり、
前記第２層の前記複数の濃度領域のうち少なくとも一つの濃度領域が設けられた前記第１方向の範囲内において、前記第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有している、
横型半導体装置。
【請求項２】
前記第２層の前記複数の濃度領域のそれぞれが設けられた前記第１方向の各範囲内において、前記第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有している、請求項１の横型半導体装置。
【請求項３】
前記第１層と前記埋め込み絶縁層とが接する前記第１方向の範囲内において、前記第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有している、請求項１又は２の横型半導体装置。
【請求項４】
前記第１部分のぞれぞれの表面側に第１の表面絶縁層が設けられており、前記第２部分のぞれぞれの表面側に第２の表面絶縁層が設けられており、第１の表面絶縁層の層厚が第２の表面絶縁層の層厚より薄くされている請求項２の横型半導体装置。
【請求項５】
半導体基板と、その半導体基板上に形成されている埋め込み絶縁層と、その埋め込み絶縁層上に形成されている半導体層と、を備えている横型半導体装置を製造する方法であって、
前記半導体層に、層厚の厚い第１部分と層厚の薄い第２部分とを所定の方向に並べて形成する第１工程と、
第１工程後に、隣合う前記第１部分と第２部分とを含む領域に同一濃度の不純物を導入する第２工程と、を備えている、
横型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
特許文献１には、本発明者らが以前提案した横型半導体装置が開示されている。特許文献１には、横型半導体装置の例として、横型ＬＤＭＯＳ（Laterally Diffused MOS）が開示されている。この横型ＬＤＭＯＳは、ドリフト領域に埋め込み拡散層を設けることによって、ドリフト領域の不純物濃度がソース側からドレイン側に向けて横方向に増加するように構成されている。具体的には、ドリフト領域の裏面側に設けられた埋め込み拡散層が、不純物濃度の異なる７個の濃度領域を有し、それら７個の濃度領域が、ソース側からドレイン側に向けて横方向に不純物濃度が増加する順に配置されている。これにより、ドリフト領域内には、埋め込み拡散層が設けられていない部分を含めて、ソース側からドレイン側に向けて順に不純物濃度が増加する８段階の濃度勾配が設けられることとなる。このように、ドリフト領域の不純物濃度が横方向に増加していると、オフ状態において、ドリフト領域内の電界分布を横方向に均一化することができる。これによって、半導体装置の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置のように、半導体層に不純物濃度が異なる複数の濃度領域を設けようとすると、濃度領域毎に導入される不純物の濃度を変える必要がある。このため、不純物濃度が異なる濃度領域の数が増えるほど、不純物注入工程の回数が増加するという問題がある。一方、不純物濃度が異なる濃度領域の数を減らせば、不純物注入工程の回数を減らすことはできるが、半導体層内の電解分布を横方向に均一化することができない。その結果、半導体装置の耐圧が低下するという問題がある。
【０００５】
本明細書では、半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを抑制することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書によって開示される横型半導体装置は、半導体基板と、その半導体基板上に形成されている埋め込み絶縁層と、その埋め込み絶縁層上に形成されている半導体層と、を備えている。半導体層は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、を有する。第１半導体領域は、半導体層の表面を含む深さ範囲に設けられている。第２半導体領域は、第１半導体領域と離隔されて、半導体層の表面を含む深さ範囲に設けられている。第３半導体領域は、第１半導体領域と第２半導体領域との間に、半導体層の表面から埋め込み絶縁層に接する深さ範囲に設けられており、第１半導体領域を第２半導体領域から分離している。第３半導体領域は、第１半導体領域と第２半導体領域とを結ぶ第１方向に沿って伸びている第１層と第２層とを有している。第２層は、第１層より不純物濃度が高くされており、埋め込み絶縁層の表面上の一部に設けられると共に第１半導体領域に接しており、不純物濃度がそれぞれ異なる複数の濃度領域を有している。複数の濃度領域は、第２半導体領域側から第１半導体領域側に向けて不純物濃度が増加する順に配置されている。第１層は、第２層が設けられた範囲では第２層上に設けられると共にそれ以外の範囲では埋め込み絶縁層上に設けられており、不純物濃度が前記第１方向に均一とされる。第２層の複数の濃度領域のうち少なくとも一つの濃度領域が設けられた前記第１方向の範囲内において、第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有している。
【０００７】
この構成によると、第１層の第２部分の層厚が第１層の第１部分の層厚より薄く形成されているため、層厚が薄い分、第１層の第２部分に含まれる不純物の総量は第１層の第１部分の不純物の総量より少なくなる。その結果、第１層の第１部分と第２部分が接する第２層の濃度領域が同一濃度であっても、第１層の第２部分と第１層の第１部分との間に２段階の濃度勾配が形成される。そして、第１層の第１部分が第１半導体領域側に配置されるとともに、第２層の第２部分が第２半導体領域側に配置される。従って、第２層の一つの濃度領域が設けられた範囲内に、第２半導体領域側から第１半導体領域側に向けて不純物濃度が増加する２段階の濃度勾配が形成されることとなる。これによって、半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを抑制することができる。
【０００８】
第２層の複数の濃度領域のそれぞれが設けられた前記第１方向の各範囲内において、第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有していてもよい。この構成によると、例えば、第２層が３つの濃度領域を備えるとすると、６段階の濃度勾配が設けられることとなる。半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを効果的に抑制することができる。
【０００９】
第１層と埋め込み絶縁層とが接する前記第１方向の範囲内において、第１層は、第１半導体領域側に配置されている第１部分と、第２半導体領域側に配置されると共に第１部分より層厚が薄くされている第２部分を有していてもよい。この構成によると、第２層が形成されていない部分にも２段階の濃度勾配が形成されることとなる。半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを効果的に抑制することができる。
【００１０】
第１部分のぞれぞれの表面側に第１の表面絶縁層が設けられていてもよい。第２部分のぞれぞれの表面側に第２の表面絶縁層が設けられていてもよい。第１の表面絶縁層の層厚が第２の表面絶縁層の層厚より薄くされていてもよい。
【００１１】
本明細書によって開示される横型半導体装置の製造方法は、半導体基板と、その半導体基板上に形成されている埋め込み絶縁層と、その埋め込み絶縁層上に形成されている半導体層と、を備えている横型半導体装置を製造する方法である。この方法は、半導体層に、層厚の厚い第１部分と層厚の薄い第２部分とを所定の方向に並べて形成する第１工程と、第１工程後に、隣合う第１部分と第２部分とを含む領域に同一濃度の不純物を導入する第２工程と、を備えている。
【００１２】
この製造方法によると、第１工程において、層厚の薄い第２部分と層厚の厚い第１部分との間に２段階の濃度勾配が形成され、さらに、第２工程において、隣合う第１部分と第２部分とを含む領域に同一濃度の濃度領域が形成される。その結果、一つの濃度領域上に２段階の濃度勾配が形成されることとなる。半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを抑制することができる。
【発明の効果】
【００１３】
本発明によれば、半導体層に形成する不純物濃度の異なる濃度領域の数を少なくしながら、半導体装置の耐圧が低下することを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】半導体装置の要部断面を示す。
【図２】半導体装置の製造過程を示す（１）。
【図３】半導体装置の製造過程を示す（２）。
【図４】半導体装置の製造過程を示す（３）。
【図５】半導体装置の製造過程を示す（４）。
【図６】半導体装置の製造過程を示す（５）。
【発明を実施するための形態】
【００１５】
以下に説明する実施例の特徴を以下に列記する。
（特徴１）半導体装置は、ｎ型の横型ＬＤＭＯＳである。
（特徴２）第１半導体領域は、ｎ型ウェル領域である。第２半導体領域は、ｐ型ボディ領域である。第３半導体領域は、ｎ型ドリフト領域である。
（特徴３）第１部分の表面側に、ｎ型の不純物を低濃度に含むｎ型トップ層を設けてもよい。
（特徴４）第１部分の表面側に、ｐ型の不純物を低濃度に含むｐ型トップ層を設けてもよい。
（特徴５）第１部分の表面側に、ｐ型の不純物を高濃度に含むｐ型トップ層を設けてもよい。その場合、第１層のうち、第２層の複数の濃度領域のそれぞれが設けられた水平方向の各範囲内において、第２半導体領域側に第１部分、第１半導体領域側に第２部分、をそれぞれ配置してもよい。
（特徴６）半導体装置は、ｎ型の横型ＬＤＭＯＳに限らず、ｐ型の横型ＬＤＭＯＳ、ｎ型又はｐ型の横型ＬＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor）、横型ダイオードなど、ＳＯＩ基板を用いるいずれの横型の高耐圧素子であってもよい。
【実施例】
【００１６】
（第１実施例）
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、ｐ型の半導体基板５０と、半導体基板５０上に設けられている埋め込み絶縁層５２と、埋め込み絶縁層５２上に設けられている半導体層５４とが積層された積層基板５７を備えている。半導体基板５０の主材料はシリコンであり、不純物濃度はおよそ３×１０１８ｃｍ−３に調整されている。半導体基板５０は、接地電位に固定されている。埋め込み絶縁層５２の主材料は酸化シリコンであり、その厚みはおよそ４μｍである。半導体層５４の主材料はシリコンであり、半導体構造が作りこまれる前の不純物濃度はおよそ１×１０１５ｃｍ−３に調整されている。半導体装置１０は、例えば、シリコン基板と表面シリコン層（半導体層）との間に絶縁層を挿入したＳＯＩ（Silicon On Insulator）基板等を用い、その半導体層に不純物をイオン注入することによって製造される。
【００１７】
半導体装置１０はｎ型の横型ＬＤＭＯＳであり、ｎ型のウェル領域５６と、ｐ型のボディ領域２６と、ｎ型のドリフト領域１２が設けられている。本実施例では、ウェル領域５６は、上記のドリフト領域１２によってボディ領域２６と離隔され、半導体層５４の表面から埋め込み絶縁層５２に深さ範囲に設けられている。ウェル領域５６の内部には、ドレイン領域５８が設けられている。ドレイン領域５８は、半導体層５４の表面の一部を含む範囲に設けられている。ドレイン領域５８は、ドレイン電極２に接続されている。ドレイン領域５８は、ウェル領域５６によって囲まれており、ドレイン領域５８とドリフト領域１２とは、ウェル領域５６によって分離されている。ここで、ウェル領域５６の不純物濃度はおよそ５×１０１６〜５×１０１７ｃｍ−３に調整されている。ドレイン領域５８の不純物濃度はおよそ１×１０１９〜１×１０２１ｃｍ−３に調整されている。
【００１８】
本実施例では、ボディ領域２６は、半導体層５４の表面から埋め込み絶縁層５２に接する深さ範囲に設けられている。ボディ領域２６内には、ｎ＋型のソース領域２４が設けられている。ソース領域２４は、半導体層５４の表面の一部を含む範囲に設けられている。ソース領域２４は、ボディ領域２６によって囲まれており、ソース領域２４とドリフト領域１２とは、ボディ領域２６によって分離されている。ボディ領域２６内には、ボディコンタクト領域２２が設けられている。ボディコンタクト領域２２は、半導体層５４の表面の一部を含む範囲に設けられている。ここで、ボディ領域２６の不純物濃度はおよそ５×１０１６〜５×１０１７ｃｍ−３に調整されている。ソース領域２４の不純物濃度はおよそ１×１０１９〜１×１０２１ｃｍ−３に調整されている。ボディコンタクト領域２２の不純物濃度はおよそ１×１０１９〜１×１０２１ｃｍ−３に調整されている。
【００１９】
ボディ領域２６のうち、ソース領域２４とドリフト領域１２を分離している部分には、ゲート絶縁膜１６ａを介して、ゲートポリシリコン１４が対向している。ゲートポリシリコン１４は多結晶シリコンであり、不純物（リン）がイオン注入されている。ゲートポリシリコン１４の不純物濃度はおよそ１×１０２０ｃｍ−３に調整されているので、ゲートポリシリコン１４は導体とみなすことができる。ゲートポリシリコン１４には、ゲート電極１８が接続されている。
【００２０】
ドリフト領域１２は、上述のように、ウェル領域５６とボディ領域２６の間に設けられている。ドリフト領域１２は、半導体層５４の表面から埋め込み絶縁層５２に接する深さ範囲に設けられている。ドリフト領域１２の表面上には、ゲート絶縁膜１６ａ〜１６ｅとフィールド絶縁層６ａ〜６ｄとが交互に設けられている。ゲート絶縁膜１６ａ〜１６ｅの表面上には、ポリシリコン１５ａ〜１５ｄが設けられている。各ポリシリコン１５ａ〜１５ｄの端部は、フィールド絶縁層６ａ〜６ｄの表面側の一部を覆って設けられている。各フィールド絶縁層６ａ〜６ｄの層厚は、隣接するゲート絶縁膜１６ａ〜１６ｅの膜厚より厚くなるように設けられている。各フィールド絶縁層６ａ〜６ｄの下端は、ドリフト領域１２の内側に入り込んで設けられている。
【００２１】
ドリフト領域１２は、横方向に伸びている第１層３０と第２層４０を有している。ドリフト領域１２のうち、不純物（リン）がイオン注入された範囲が第２層４０であり、不純物がイオン注入されなかった範囲が第１層３０である。第１層３０の不純物濃度は横方向に均一であって、およそ１×１０１５ｃｍ−３である。第２層４０は、第１層３０より不純物を高濃度に含んでいる。
【００２２】
先に第２層４０について詳しく説明する。第２層４０は、埋め込み絶縁層５２の表面上に設けられており、一端がウェル領域５６に接している。ドリフト領域１２のうち、埋め込み絶縁層５２の表面と接するボディ領域２６の近傍には、不純物がイオン注入されておらず、第２層４０が形成されていない。第２層４０は、ボディ領域２６側からウェル領域５６側に向けて不純物濃度が増加する順に配置された３個の濃度領域４１、４２、４３を備える。即ち、濃度領域４１、４２、４３の順に不純物濃度が濃くなっている。第２層４０は、２回のイオン注入により形成することができる。詳しい製造方法は後述するが、まず、濃度領域４１、４３に対してリンイオンをドーズ量１×１０１２ｃｍ−２、加速電圧１．４ＭｅＶで注入する。次いで、濃度領域４２、４３に対してリンイオンをドーズ量２×１０１２ｃｍ−２、加速電圧１．４ＭｅＶで注入する。これにより、濃度領域４１、４２、４３のイオン注入ドーズ量はそれぞれ「１×１０１２ｃｍ−２」、「２×１０１２ｃｍ−２」、「３×１０１２ｃｍ−２」となる。濃度領域４１〜４３のイオン注入ドーズ量は１×１０１２ｃｍ−２ずつ変化する。なお、本実施例では、第２層４０の不純物濃度はウェル領域５６側に向けて不連続に（階段状に）増加しているが、第２層４０の不純物濃度がウェル領域５６側に向けて連続的に増加していてもよい。
【００２３】
続いて第１層３０について詳しく説明する。上述の通り、第１層３０は、ドリフト領域１２のうち、第２層４０が形成されなかった範囲に設けられている。即ち、第１層３０は、第２層４０が設けられた範囲では第２層４０上に設けられると共に、それ以外の範囲では埋め込み絶縁層５２上に設けられている。第１層３０は、ボディ領域２６側からウェル領域５６側に向けて横方向に、第１部分３１、３３、３５、３７、３９と、第２部分３２、３４、３６、３８と、が交互に配置されている。第１部分３１〜３９は、第２部分３２〜３８より層厚が厚く形成されている。即ち、第１層３０は、層厚の厚い第１部分３１〜３９と層厚の薄い第２部分３２〜３８とを交互に備えている。第１部分３１〜３９の表面上には、上述のゲート絶縁膜１６ａ〜１６ｅが形成されている。第２部分３２〜３８の表面上には、上述のフィールド絶縁層６ａ〜６ｄが形成されている。上述の通り、第１層３０の不純物濃度は均一であるが、第２部分３２〜３８は、層厚が第１部分３１〜３９に比べて薄いため、不純物の総量が第１部分３１〜３９に比べて少なくなる。そのため、隣合う第１部分３１〜３９と第２部分３２〜３８との間には２段階の濃度勾配が形成されることとなる。
【００２４】
上記の第２層４０の濃度領域４１の上方には、第２部分３４及び第１部分３５が設けられている。第２部分３４は、濃度領域４１の上方のうち、ボディ領域２６側に設けられている。第２部分３４のボディ領域２６側の端部は、濃度領域４１のボディ領域２６側の端部と、横方向において同一位置である。一方、第１部分３５は、濃度領域４１の上方のうち、ウェル領域５６側の部分に設けられている。第１部分３５のウェル領域５６側の端部は、濃度領域４１のウェル領域５６側の端部と、横方向において同一位置である。従って、濃度領域４１の上方において、ボディ領域２６側からウェル領域５６側に向けて不純物濃度が増加する２段階の濃度勾配が形成されることとなる。これと同様に、濃度領域４２の上方には第２部分３６及び第１部分３７が設けられている。また、濃度領域４３の上方には第２部分３８及び第１部分３９が設けられている。従って、３段階の不純物濃度を備える濃度領域４１、４２、４３のそれぞれの上方に、ボディ領域２６側からウェル領域５６側に向けて不純物濃度が増加する２段階の濃度勾配が形成されることとなり、合計６段階の濃度勾配が設けられる。さらに、第１層３０のうち、第２層４０が形成されていない部分においても、第２部分３２と第１部分３３とで２段階の濃度勾配が設けられる。従って、ドリフト領域１２内には、ボディ領域２６側からウェル領域５６側に向けて不純物濃度が増加する合計８段階の濃度勾配が設けられることとなる。
【００２５】
半導体装置１０の動作を説明する。半導体装置１０のターンオンは、ドレイン電極２が正電位となるように電圧を印加した状態で、ゲート電極１８に正電圧（正バイアス）を印加することにより実現される。ゲート電極１８に正電圧を印加すると、ゲート絶縁膜１６を介してゲートポリシリコン１４に隣接するボディ領域２６にｎ型のチャネルが形成される。このチャネルによって電子がソース領域２４からドリフト領域１２に移動し、ドリフト領域１２とウェル領域５６を通ってドレイン領域５８に流れる。即ち、ドレイン領域５８からソース領域２４に電流が流れる。
【００２６】
ドレイン電極２に正電圧が印加され、ゲート電極１８に電圧が印加されていないときは、半導体装置１０はオフ状態であり、ドレイン領域５８からソース領域２４に向けて電位差が生じる。一般的に、電界強度を一定割合毎に示す等電位線を作成すると、その等電位線の密度は、高電圧側で密になり低電圧側で疎になる。しかしながら、半導体装置１０では、上述のように、ドリフト領域１２内にソース領域２４側からドレイン領域５８側に向けて不純物濃度が増加するように８段階の濃度勾配が設けられている。そのため、等電位線の間隔がドリフト領域１２の横方向の全体に亘って均一になって、ドリフト領域１２内に局所的に電界が集中することを防止することができ、半導体装置１０の耐圧を高くすることができる。上記の横方向の電位差は、ドリフト領域１２の第１層３０と第２層４０とが空乏化することによって維持される。本実施例の半導体装置１０は、横方向の電界を均一に保つために、空乏化した領域の空間電荷バランスが、以下の式１を満足するように各領域の不純物濃度が設定されている。
【００２７】
ｑ×（Ｎｓｏｉ（ｘ）＋Ｎｂｌ（ｘ））〜（εｏｘ／Ｔｏｘ）×Ｖ（ｘ）・・・（式１）
【００２８】
上記式１において、ｘはボディ領域２６からウェル領域５６に向けての横方向距離を示す。Ｎｓｏｉ（ｘ）は、ｘの位置における第１層３０の不純物濃度を示す。Ｎｂｌ（ｘ）は、ｘの位置における第２層４０の不純物濃度を示す。εｏｘは、埋め込み絶縁層５２の誘電率、Ｔｏｘは、埋め込み絶縁層５２の厚さを示す。Ｖ(ｘ)は、ｘの位置におけるドリフト領域１２内の電位を示す。ｑは素電荷を示す。
【００２９】
上記の式１において、左辺は、空乏化する第１層３０及び第２層４０の持つ空間電荷量を示す。右辺は、半導体装置１０が有するＭＯＳ構造のキャパシタに蓄積される空間電荷の量を示す。本実施例の半導体装置１０では、右辺中のＶ（ｘ）はボディ領域２６側からウェル領域５６側に向けて上昇する。左辺の値も、Ｖ（ｘ）の上昇に伴って、ボディ領域２６側からウェル領域５６側に向けて線形的に大きくなる。
【００３０】
本実施例では、上述したように、ドリフト領域１２に、第１層３０及び第２層４０が設けられている。第２層４０には３つの濃度領域４１、４２、４３が設けられ、第１層３０には第１部分３１等と第２部分３２等とが交互に設けられている。本実施例の半導体装置１０は、ドリフト領域１２内に８段階の不純物濃度勾配を備えている。第２層４０が有する濃度領域は３段階と少ないにも関わらず、ドリフト領域１２内には８段階の不純物濃度勾配を設けることができ、効果的に半導体装置１０の耐圧を高めることができる。
【００３１】
（製造方法）
続いて、図２〜図６を参照して、本実施例の半導体装置１０の製造方法を説明する。まず、図２に示すように、半導体基板５０、埋め込み絶縁層５２、半導体層５４が積層された積層基板５７を準備する。具体的には、まず、ｐ型の不純物を高濃度に含む半導体基板５０をウェット酸化し、半導体基板５０の表面に４μｍ程度の厚みの埋め込み絶縁層５２を形成する。ウェット酸化の条件は、１２００℃、１５時間に設定されている。次に、埋め込み絶縁層５２の表面に、抵抗率が４．５Ωｃｍ程度の半導体層を貼り合わせる。埋め込み絶縁層５２と半導体層５４とは、１１００℃、１時間の熱処理によって強固に貼り合わせることができる。次いで、半導体層５４を表面から研磨し、半導体層５４の厚みを１．４μｍ程度に調整する。上記各工程により、積層基板５７が完成される。
【００３２】
次に、図３に示すように、半導体層５４の表面に断続的にフィールド絶縁層６ａ〜６ｄを設ける。具体的には、まず、図２で準備した積層基板５７の半導体層５４表面に約３０ｎｍの熱酸化膜及び窒化膜（図示省略）とを形成する。次いで、フォトリソグラフィ工程とドライエッチング工程とによって、フィールド絶縁層６ａ〜６ｄを形成する部分の、窒化膜、熱酸化膜、半導体層５４を除去する。ここで除去する半導体層５４の深さは、約１００ｎｍ程度である。次いで、ウェット酸化により層厚約５００ｎｍのフィールド絶縁層６ａ〜６ｄを形成する。次いで、窒化膜と熱酸化膜を除去し、半導体層５４の表面及びフィールド絶縁層６ａ〜６ｄの表面全体に犠牲酸化膜（図示省略）を形成する。フィールド絶縁層６ａ〜６ｄを形成することにより、半導体層５４内に、層厚の厚い第１部分３１〜３９と層厚の薄い第２部分３２〜３８が交互に形成される。
【００３３】
次に、図４、図５を参照して、第２層４０を作成する工程を説明する。第２層４０は、不純物濃度が異なる３つの濃度領域４１〜４３を有している。第２層４０は、２枚の異なるパターンが形成されたフォトマスクを用いてレジストパターン６０、７０を形成し、レジストパターン６０、７０を利用して異なる濃度の不純物を半導体層５４内に２回に分けてイオン注入することによって形成される。なお、イオン注入する不純物の注入量は、２のべき乗で変化させる。
【００３４】
まず、図４に示すように、図示しないフォトマスクを利用して、半導体層５４上に第１のレジストパターン６０を形成する。第１のレジストパターン６０は、第２部分３４及び第１部分３５と、第２部分３８及び第１部分３９と、に対応する範囲に開口部６２、６４が設けられている。半導体層５４のうち、上記の開口部６２、６４に対応する部分が濃度領域４１、４３に対応する領域となっている。次いで、第１のレジストパターン６０を利用して、濃度領域４１、４３に対応する領域にリンをイオン注入する。即ち、隣合う第２部分３４と第１部分３５からなる領域と、第２部分３８と第１部分３９からなる領域に同一濃度のリンをイオン注入する。図４の工程では、イオン注入条件は１．４ＭｅＶ、１×１０12ｃｍ-2である。イオン注入後、第１のレジストパターン６０を除去する。
【００３５】
次いで、図５に示すように、図示しないフォトマスクを利用して、半導体層５４上に第２のレジストパターン７０を形成する。第２のレジストパターン７０は、第２部分３６から第１部分３９までの領域に対応する範囲に開口部７２が設けられている。半導体層５４のうち、上記の開口部７２に対応する部分が濃度領域４２、４３に対応する領域となっている。次いで、第１のレジストパターン６０を利用して、濃度領域４２、４３に対応する領域にリンをイオン注入する。即ち、第２部分３６から第１部分３９までの領域に同一濃度のリンをイオン注入する。図５の工程では、イオン注入条件は１．４ＭｅＶ、２×１０12ｃｍ-2である。ここで、図５の工程のイオン注入量である「２×１０12ｃｍ-2」は、図４の工程のイオン注入量である「１×１０12ｃｍ-2」を２のべき乗で変化させた量である。
【００３６】
上記の２回のイオン注入工程によって、濃度領域４１には１×１０12ｃｍ-2のリンが導入され、濃度領域４２には２×１０12ｃｍ-2のリンが導入され、濃度領域４３には３×１０12ｃｍ-2のリンが導入される。これによって、濃度領域４１、４２、４３の順に不純物濃度が高くなる。この工程により、半導体層５４内に第２層４０が形成される。
【００３７】
続いて、図６に示すように、フォトリソグラフィ工程とイオン注入工程を繰り返すことによって、ｎ型のウェル領域５６及びｐ型のボディ領域２６を形成する。ウェル領域５６及びボディ領域２６は、複数回のイオン注入を実施することによって、低温プロセスで作製される。ウェル領域５６及びボディ領域２６は、半導体層５４の表面から埋め込み絶縁層５２に達する深さ範囲に形成される。この工程により、ウェル領域５６とボディ領域２６との間にドリフト領域１２が形成され、また、ドリフト領域１２内に、上記の第１層３０と第２層４０とが画定される。
【００３８】
この後の表面構造を作り込む工程は、一般的なＣＭＯＳの製造工程を利用することができる。以上の各工程により、図１の半導体装置１０が完成する。
【００３９】
本実施例の半導体装置１０の製造方法では、２つのレジストパターン６０、７０を使用して２回のイオン注入を行うことで３個の濃度領域４１、４２、４３を形成し、フィールド絶縁層６ａ〜６ｄを断続的に備えることで、第１層３０内に、層厚の厚い第１部分３１〜３９と層厚の薄い第２部分３２〜３８とを交互に形成する。その結果、２回のイオン注入によってドリフト領域１２内に８段階の濃度勾配を形成することができる。即ち、ｎ−１枚（ｎは整数）のフォトレジストを用いてｎ−１回のイオン注入を行うことで、ドリフト領域１２内に２ｎ段階の濃度勾配を形成することができる。イオン注入回数を少なくすることができるため、半導体装置の製造効率が向上し、コスト減にも資する。
【００４０】
（第２実施例）
第２実施例について説明する。上記の第１実施例では、第２部分３２〜３８の層厚を第１部分３１〜３９より薄くすることによって、隣り合う第１部分３１〜３９と第２部分３２〜３８との間で２段階の濃度勾配を設けていた。一方、本実施例では、第２部分３２〜３８の層厚を第１部分３１〜３９より薄くすることに加え、第１部分３１〜３９の表面側にｎ型の不純物を低濃度に含むｎ型トップ層を設ける。第１部分３１〜３９の表面側に低濃度のｎ型トップ層を設けることにより、第１部分３１〜３９内の不純物濃度を増加させることができる。第１部分３１〜３９内の不純物濃度を適当な濃度に調整することができ、第１部分３１〜３９と第２部分３２〜３８との間の濃度勾配を高精度に形成することができる。
【００４１】
（第３実施例）
本実施例では、第２部分３２〜３８の層厚を第１部分３１〜３９より薄くすることに加え、第１部分３１〜３９の表面側にｐ型の不純物を低濃度に含むｐ型トップ層を設ける。第１部分３１〜３９の表面側に低濃度のｐ型トップ層を設けることにより、第１部分３１〜３９のｎ型の不純物濃度を減少させることができる。第１部分３１〜３９内の不純物濃度を適当な濃度に調整することができ、第１部分３１〜３９と第２部分３２〜３８との間の濃度勾配を高精度に形成することができる。
【００４２】
（第４実施例）
上記の各実施例では、層厚の厚い第１部分３１〜３９の不純物濃度が、層厚の薄い第２部分３２〜３８の不純物濃度より高くなるように形成されている。しかし、本実施例では、層厚の厚い第１部分３１〜３９の不純物濃度が、層厚の薄い第２部分３２〜３８の不純物濃度より低くなるように形成されている。具体的には、第１部分３１〜３９の表面に、ｐ型の不純物を高濃度に含むｐ型トップ層を設ける。第１部分３１〜３９の表面側に高濃度のｐ型トップ層を設けることにより、第１部分３１〜３９の不純物濃度を大幅に減少させ、第２部分３２〜３８の不純物濃度より低くすることができる。本実施例の方法によっても、第１部分３１〜３９と第２部分３２〜３８との間の濃度勾配を高精度に形成することができる。但し、本実施例の場合、濃度領域４１、４２、４３の上方では、不純物濃度の低い第１部分がボディ領域２６側寄りに、不純物濃度の高い第２部分がウェル領域５６側寄りに配置されるように、第１部分３１〜３９と第２部分３２〜３８の配置を、上記各実施例の配置と入れ替える必要がある。
【００４３】
（変形例）
上記各実施例では、半導体装置１０をｎ型の横型ＬＤＭＯＳとして説明した。しかし、半導体装置１０はｎ型の横型ＬＤＭＯＳには限られず、ｐ型の横型ＬＤＭＯＳ、ｎ型又はｐ型の横型ＬＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor）、横型ダイオードなど、ＳＯＩ基板を用いるいずれの横型の高耐圧方素子であってもよい。
【００４４】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４５】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４６】
２  ドレイン電極
６ａ〜６ｄ  フィールド絶縁層
１０  半導体装置
１２  ドリフト領域（第３半導体領域）
１４  ゲートポリシリコン
１５ａ〜１５ｄ  ポリシリコン
１６ａ〜１６ｅ  ゲート絶縁膜
１８  ゲート電極
２０  ソース電極
２２  ボディコンタクト領域
２４  ソース領域
２６  ボディ領域（第２半導体領域）
３０  第１層
３１、３３、３５、３７、３９  第１部分
３２、３４、３６、３８  第２部分
４０  第２層
４１、４２、４３  濃度領域
５０  半導体基板
５２  埋め込み絶縁層
５４  半導体層
５６  ウェル領域（第１半導体領域）
５７  積層基板
５８  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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