(57)【要約】【課題】本発明は、誘電体材料とＩＩＩ／Ｖ化合物との間に低欠陥界面を製造する方法に関する。【解決手段】本発明の方法は、（ａ）第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板を用意するステップと、（ｂ）その上に、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するステップと、（ｃ）その後、超高真空中で基板に熱処理を施し、第１温度（Ｔ１）に到達する際、第２のＩＩＩ−Ｖ化合物の表面再構成が生じて、ＩＩＩ族元素リッチの表面を形成するようにしたステップと、（ｄ）ＩＩＩ族元素リッチ表面を含む基板を第２温度（Ｔ２）にして、ＩＩＩ族元素リッチ表面をカルコゲナイドハイドライドガスを含む環境に曝して、カルコゲナイド・パッシベーション表面を形成するステップと、（ｅ）カルコゲナイド・パッシベーション表面の上に誘電体層を形成し、誘電体層と第２のＩＩＩ−Ｖ化合物との間にパッシベーション界面を形成するステップと、を含む。【選択図】図１１
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【特許請求の範囲】
【請求項１】
誘電体材料とＩＩＩ−Ｖ化合物との間にパッシベーション界面を製造する方法であって、
（ａ）第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板を用意するステップと、
（ｂ）その上に、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するステップと、
（ｃ）その後、超高真空中で基板に熱処理を施し、第１温度（Ｔ１）に到達する際、第２のＩＩＩ−Ｖ化合物の表面再構成が生じて、ＩＩＩ族元素リッチの表面を形成するようにしたステップと、
（ｄ）ＩＩＩ族元素リッチ表面を含む基板を第２温度（Ｔ２）にして、ＩＩＩ族元素リッチ表面をカルコゲナイドハイドライドガスを含む環境に曝して、カルコゲナイド・パッシベーション表面を形成するステップと、
（ｅ）カルコゲナイド・パッシベーション表面の上に誘電体層を形成し、誘電体層と第２のＩＩＩ−Ｖ化合物との間にパッシベーション界面を形成するステップと、を含む方法。
【請求項２】
ステップ（ｂ）は、超高真空下で実施し、
ステップ（ｂ）〜ステップ（ｅ）において真空破壊を行わないようにした請求項１記載の方法。
【請求項３】
第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、Ａｓを含むＩＩＩ−Ｖ化合物およびこれらの任意の組合せまたは混合物からなるグループから選択され、好ましくは、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓ，ＧａＡｓＳｂ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰ，ＩｎＧａＡｓＰおよびこれらの任意の組合せまたは混合物からなるグループから選択され、より好ましくは、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓおよびこれらの任意の組合せまたは混合物からなるグループから選択され、さらにより好ましくは、第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、ＧａＡｓを含むように選択される、請求項１または２記載の方法。
【請求項４】
第１のＩＩＩ−Ｖ化合物および第２のＩＩＩ−Ｖ化合物は、同じ化学組成を有する請求項１〜３のいずれかに記載の方法。
【請求項５】
第１温度（Ｔ１）は、４００℃〜６００℃である請求項１〜４のいずれかに記載の方法。
【請求項６】
第２温度（Ｔ２）は、１５℃〜４００℃である請求項１〜５のいずれかに記載の方法。
【請求項７】
ステップ（ｃ）で得られるＩＩＩ族元素リッチ表面は、［１１０］アジマスに沿った（×４）対称性を持つ表面再構成を示す請求項１〜６のいずれかに記載の方法。
【請求項８】
ステップ（ｄ）で得られるカルコゲナイド・パッシベーション表面は、（２×１）対称性を示す請求項１〜７のいずれかに記載の方法。。
【請求項９】
第２のＩＩＩ−Ｖ化合物は、ＧａＡｓ、好ましくはＧａＡｓ（００１）を含み、
第１温度（Ｔ１）は、５８０℃〜６００℃、好ましくは５８０℃〜５９５℃、より好ましくは５８５℃〜５９５℃、さらにより好ましくは５８５℃〜５９０℃であり、
第２温度（Ｔ２）は、３５０℃〜４００℃、好ましくは３５０℃〜３８０℃、より好ましくは３６０℃〜３８０℃である、請求項１〜８のいずれかに記載の方法。
【請求項１０】
ＩＩＩ族元素リッチ表面をカルコゲナイドハイドライドを含む環境に曝すステップは、プラズマ支援されており、第２温度（Ｔ２）は、室温である、請求項１〜９のいずれかに記載の方法。
【請求項１１】
カルコゲナイドハイドライドガスは、Ｈ２Ｓ，Ｈ２Ｓｅ，Ｈ２Ｔｅおよびこれらの任意の組合せまたは混合物からなるグループから選択され、より好ましくは、カルコゲナイドハイドライドは、硫化水素（Ｈ２Ｓ）を含む、請求項１〜１０のいずれかに記載の方法。
【請求項１２】
誘電体層は、Ａｌ２Ｏ３，ＨｆＯ２，ＤｙＳｃＯおよびこれらの任意の組合せまたは混合物からなるグループから好ましく選択される高誘電率(high-κ)誘電体を含み、より好ましくは、誘電体層は、Ａｌ２Ｏ３を含むように選択される、請求項１〜１１のいずれかに記載の方法。
【請求項１３】
ステップ（ｂ）は、
・露出領域を覆い、これと接触する第１中間層を形成するステップと、
・第１中間層を覆い、これと接触する第２中間層を形成するステップと、
・第２中間層を覆い、これと接触する第３中間層を形成するステップと、
・第３中間層を覆い、これと接触する第４中間層を形成するステップとを含み、
第１中間層および第３中間層は、広いバンドギャップを有するように選択された第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、狭いバンドギャップを有するように選択された第２のＩＩＩ−Ｖ化合物を含む、請求項１〜１２のいずれかに記載の方法。
【請求項１４】
誘電体層を形成するステップの後、堆積後アニールを実施することをさらに含む、請求項１〜１３のいずれかに記載の方法。
【請求項１５】
堆積後アニールは、不活性環境で実施される、請求項１４記載の方法。
【請求項１６】
誘電体材料とＩＩＩ−Ｖ化合物との間にパッシベーション界面を有する電子デバイスであって、
・第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板と、
・その上に位置し、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層と、
・第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を覆う誘電体層と、
・第２のＩＩＩ−Ｖ化合物と誘電体との界面に位置し、本質的にカルコゲナイド原子−ＩＩＩ族元素原子結合から成るカルコゲナイド・パッシベーション層と、を備えるデバイス。
【請求項１７】
少なくとも１つの中間層は、
・露出領域を覆い、これと接触する第１中間層と、
・第１中間層を覆い、これと接触する第２中間層と、
・第２中間層を覆い、これと接触する第３中間層と、
・第３中間層を覆い、これと接触する第４中間層とを備え、
第１中間層および第３中間層は、広いバンドギャップを有するように選択された第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、狭いバンドギャップを有するように選択された第２のＩＩＩ−Ｖ化合物を含む、請求項１６記載のデバイス。
【請求項１８】
電子デバイス、好ましくは、ＭＯＳＦＥＴデバイスまたはＨＥＭＴデバイスの製造のために、請求項１〜１５のいずれかに記載の方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料とＩＩＩ／Ｖ化合物との間に低欠陥界面を製造する方法に関する。特に、本発明は、誘電体材料とＩＩＩ−Ｖ化合物との間にパッシベーション(passivated)界面を製造する方法に関する。
【０００２】
また本発明は、誘電体材料とＩＩＩ−Ｖ化合物との間に低欠陥界面を含み、改善した性能を有するデバイスに関する。
【背景技術】
【０００３】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能の将来的な改善は、高い移動度(high-μ)半導体チャネルを必要とする。駆動電流能力を増加するために、新規な材料とより高いキャリア移動度との統合は、シリコンベースのＣＭＯＳを克服するための現実的な挑戦である。１つの手法は、ｎＭＯＳについてＩＩＩ−Ｖベースのチャネルと組み合わせた、ｐＭＯＳについてゲルマニウムベースのチャネルを使用することである。こうしたデバイスの主要な課題は、チャネルにおいて低い漏れ電流、低い界面準位密度および高いキャリア移動度を得ることである。
【０００４】
従って、ゲート酸化物とＧｅ／ＩＩＩ−Ｖ材料との間の界面のパッシベーションは、高いデバイス性能およびＥＯＴスケーリングを達成するための技術革新を必要とする。そのため材料の純度、均一性および界面の制御の観点で所望の品質を作り出すシステムを生産するための多大な技術的な努力が要求される。
【０００５】
分子線エピタキシー（ＭＢＥ）がこうしたデバイスを製造する魅力的な技術として知られており、これは、高誘電率(high-κ)酸化物のその場(in-situ)堆積および高移動度(high-μ)基板界面での層を原子スケールで制御する潜在能力による。
【０００６】
本質的に優れた電子移動度を持つガリウム砒素（ＧａＡｓ）は、サブ１５ｎｍノードｎ−ＭＯＳの有望な候補として考えられている。酸化物／ＧａＡｓ界面での高い界面準位密度Ｄｉｔは、基本的なＭＯＳＦＥＴ動作を妨害するフェルミ準位ピンニングの主要な原因である。
【０００７】
フェルミ準位ピンニングを防止するために、幾つかのパッシベーション技術が試行されている。例えば、カルコゲナイドまたは水素表面処理（文献: Callegari et al. in Appl. Phys. Lett. 93, 183504 (2008)など）、分子線エピタキシー成長Ｇａ２Ｏ３（Ｇｄ２Ｏ３）酸化物（文献: Hong et al. in Science 283, 1897 (1999)など）、またはアモルファスＳｉやアモルファスＧｅなどの界面パッシベーション層（文献: Kim et al. in Appl. Phys. Lett 92, 032907 (2008)など）。Ｄｉｔ低減においてかなりの改善が行われたが、高性能ＭＯＳデバイスを得るために更なる発展が必要である。
【０００８】
特許出願ＵＳ−Ａ１−６１５９８３４は、ＩＩＩ−Ｖ基板の上部にＧａＧｄＯｘ酸化物をエピタキシャル成長させることを開示する。ＧａＧｄＯｘ酸化物は、ＩＩＩ−Ｖ基板の表面再構成を安定化させるものであり、界面応力を最小化し、ピンニング無し(unpinned)フェルミ準位をもたらす。しかしながら、この方法は、著しい漏れを示すことがある特定のＧａＧｄＯｘの使用に対して統合選択肢を制限する。
【０００９】
代替の方法（文献: De Souza et al. in Appl. Phys. Letters 92 153508 (2008)）は、ＩＩＩ−Ｖ基板（ＧａＡｓ）の上部に、アモルファスシリコン層を堆積することを含む。しかしながら、この手法は、基板内で誘起された応力および、界面でのフェルミ準位ピンニングを支配する電子計数(electron-counting)を制御していない。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、上述のような不具合を示すことなく、改善した性能を持つデバイスをもたらすような、ＩＩＩ−Ｖ基板を有効にパッシベーション化する方法を見つけることが望まれている。
【課題を解決するための手段】
【００１１】
（発明の要旨）
一態様によれば、本発明は、誘電体（材料）とＩＩＩ−Ｖ化合物との間にパッシベーション(passivated)界面を製造する方法に関するものであり、該方法は下記のステップを含む。
（ａ）第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板を用意するステップ。
（ｂ）その上に、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するステップ。
（ｃ）その後、超高真空中(ultra-high-vacuum)で基板に熱処理を施し、第１温度（Ｔ１）に到達する際、第２のＩＩＩ−Ｖ化合物の表面再構成が生じて、ＩＩＩ族元素リッチの表面を形成するようにしたステップ。
（ｄ）ＩＩＩ族元素リッチ表面を含む基板を第２温度（Ｔ２）にして、ＩＩＩ族元素リッチ表面をカルコゲナイド(chalcogenide)ハイドライドガスを含む環境に曝して、カルコゲナイド・パッシベーション表面を形成するステップ。
（ｅ）カルコゲナイド・パッシベーション表面の上に誘電体層を形成し、誘電体層と第２のＩＩＩ−Ｖ化合物との間にパッシベーション界面を形成するステップ。
【００１２】
本発明の方法において、好ましくは、ステップ（ｂ）は、超高真空下で実施し、ステップ（ｂ）〜ステップ（ｅ）において真空破壊(vacuum break)を行わない。
【００１３】
本発明の方法において、好ましくは、第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、Ａｓを含むＩＩＩ−Ｖ化合物およびこれらの任意の組合せまたは混合物からなるグループから選択され、より好ましくは、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓ，ＧａＡｓＳｂ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰ，ＩｎＧａＡｓＰおよびこれらの任意の組合せまたは混合物からなるグループから選択される。
【００１４】
本発明の方法の好ましい他の態様において、第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、ＩｎＰ，ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂおよびこれらの任意の組合せまたは混合物からなるグループから選択される。より好ましくは、第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓおよびこれらの任意の組合せまたは混合物からなるグループから選択される。より好ましくは、第１のＩＩＩ−Ｖ化合物または第２のＩＩＩ−Ｖ化合物のいずれかは、ＧａＡｓを含むように選択される。
【００１５】
本発明の方法において、好ましくは、第１のＩＩＩ−Ｖ化合物および第２のＩＩＩ−Ｖ化合物は、同じ化学組成を有する。
【００１６】
本発明の方法において、好ましくは、第１温度（Ｔ１）は、（約）４００℃〜（約）６００℃である。
【００１７】
本発明の方法において、好ましくは、第２温度（Ｔ２）は、（約）１５℃〜（約）４００℃である。
【００１８】
本発明の方法において、好ましくは、ステップ（ｃ）で得られるＩＩＩ族元素リッチ表面は、［１１０］アジマスに沿った（×４）対称性を持つ表面再構成を示す。
【００１９】
本発明の方法の好ましい態様によれば、第２のＩＩＩ−Ｖ化合物は、ＧａＡｓを含み、ステップ（ｃ）で得られるＩＩＩ族元素リッチ表面は、（４×６）対称性を示す。
【００２０】
本発明の方法において、好ましくは、ステップ（ｄ）で得られるカルコゲナイド・パッシベーション表面は、（２×１）対称性を示す。
【００２１】
本発明の方法において、好ましくは、高速反射電子線回折（ＲＨＥＥＤ）解析を用いて、原子表面再構成をリアルタイムで監視する。
【００２２】
本発明の方法において、好ましくは、第２のＩＩＩ−Ｖ化合物は、ＧａＡｓ、好ましくはＧａＡｓ（００１）を含み、第１温度（Ｔ１）は、（約）５８０℃〜（約）６００℃、好ましくは（約）５８０℃〜（約）５９５℃、より好ましくは（約）５８５℃〜（約）５９５℃、さらにより好ましくは（約）５８５℃〜（約）５９０℃であり、第２温度（Ｔ２）は、（約）３５０℃〜（約）４００℃、好ましくは（約）３５０℃〜（約）３８０℃、より好ましくは（約）３６０℃〜（約）３８０℃である。
【００２３】
本発明の方法において、好ましくは、ＩＩＩ族元素リッチ表面をカルコゲナイドハイドライドを含む環境に曝すステップは、プラズマ支援されており、第２温度（Ｔ２）は、室温（即ち、（約）１５℃〜（約）３０℃の温度）である。
【００２４】
本発明の方法において、好ましくは、カルコゲナイドハイドライドガスは、Ｈ２Ｓ，Ｈ２Ｓｅ，Ｈ２Ｔｅおよびこれらの任意の組合せまたは混合物からなるグループから選択される。より好ましくは、カルコゲナイドハイドライドは、硫化水素（Ｈ２Ｓ）を含む。
【００２５】
本発明の方法において、好ましくは、誘電体層は、Ａｌ２Ｏ３，ＨｆＯ２，ＤｙＳｃＯおよびこれらの任意の組合せまたは混合物からなるグループから好ましく選択される高誘電率(high-κ)誘電体を含む。より好ましくは、誘電体層は、Ａｌ２Ｏ３を含むように選択される。
【００２６】
本発明の方法において、好ましくは、ステップ（ｂ）は、
・露出領域を覆い、これと接触する第１中間層を形成するステップと、
・第１中間層を覆い、これと接触する第２中間層を形成するステップと、
・第２中間層を覆い、これと接触する第３中間層を形成するステップと、
・第３中間層を覆い、これと接触する第４中間層を形成するステップとを含み、
第１中間層および第３中間層は、第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、第２のＩＩＩ−Ｖ化合物を含む。
【００２７】
本発明の方法において、好ましくは、第３のＩＩＩ−Ｖ化合物は、広いバンドギャップを有するように選択される。
【００２８】
本発明の方法において、好ましくは、第２のＩＩＩ−Ｖ化合物は、狭いバンドギャップを有するように選択される。
【００２９】
本発明の方法は、好ましくは、誘電体層を形成するステップの後、堆積後(post-deposition)アニールを実施することをさらに含む。より好ましくは、堆積後アニールは、不活性環境で実施される。
【００３０】
本発明のもう一方によれば、誘電体材料とＩＩＩ−Ｖ化合物との間にパッシベーション界面を有する電子デバイスが提供される。該デバイスは、
・第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板と、
・その上に位置し、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層と、
・第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を覆う誘電体層と、
・第２のＩＩＩ−Ｖ化合物と高誘電率(high-κ)誘電体との界面に位置し、本質的にカルコゲナイド原子−ＩＩＩ族元素原子結合から成るカルコゲナイド・パッシベーション層と、を備える。
【００３１】
上記の電子デバイスにおいて、好ましくは、誘電体材料は、Ａｌ２Ｏ３，ＨｆＯ２，ＤｙＳｃＯおよびこれらの任意の組合せまたは混合物からなるグループから好ましく選択される高誘電率(high-κ)誘電体を含む。より好ましくは、誘電体層は、Ａｌ２Ｏ３を含むように選択される。
【００３２】
他の態様において、電子デバイスが提供され、該デバイスは、
・第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板と、
・その上に位置し、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層と、
・第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を覆う誘電体層と、
・第２のＩＩＩ−Ｖ化合物と誘電体材料層との界面に位置し、上述した方法に従って形成されたカルコゲナイド・パッシベーション層とを備える。
【００３３】
本発明のデバイスにおいて、好ましくは、少なくとも１つの中間層は、
・露出領域を覆い、これと接触する第１中間層と、
・第１中間層を覆い、これと接触する第２中間層と、
・第２中間層を覆い、これと接触する第３中間層と、
・第３中間層を覆い、これと接触する第４中間層とを備え、
第１中間層および第３中間層は、第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、第２のＩＩＩ−Ｖ化合物を含む。
【００３４】
本発明のデバイスにおいて、好ましくは、第２のＩＩＩ−Ｖ化合物は、狭いバンドギャップを有するように選択される。
【００３５】
本発明のデバイスにおいて、好ましくは、第３のＩＩＩ−Ｖ化合物は、広いバンドギャップを有するように選択される。
【００３６】
さらに他の態様によれば、本発明は、上述したように、電子デバイス、好ましくは、ＭＯＳＦＥＴデバイスまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスの製造方法の使用に関する。
【図面の簡単な説明】
【００３７】
全ての図面は、本開示の幾つかの態様および実施形態を示すことを意図している。記載した図面は、概略的に過ぎず、非限定的なものである。
【００３８】
【図１】本開示の方法をフロー図で概略的に示す。
【図２】Ａｓ環境で自然酸化物を除去する際に、表面再構成の結果として形成された（２×４）ＧａＡｓ（００１）  Ａｓリッチ表面を示すもので、図２（ａ）は平面図、図２（ｂ）は断面図である。
【図３】超高真空中で５８０℃の熱処理の結果として形成された（４×６）ＧａＡｓ（００１）  Ｇａリッチ表面を示すもので、図３（ａ）は平面図、図３（ｂ）は断面図である。
【図４】Ｈ２Ｓ処理の際、（２×１）Ｓ含有ｐ−ＧａＡｓ（００１）表面を示すもので、図４（ａ）は平面図、図４（ｂ）は断面図、図４（ｃ）はＧａリッチ表面上に存在するＳ−Ｇａダイマー(dimer)を示す。
【図５】本開示の方法を実施するのに適したクラスターツールを概略的に示すもので、（Ｉ）はＩＩＩ−Ｖ堆積／成長チャンバ、（ＩＩ）は前処理ＵＨＶチャンバ、（ＩＩＩ）は高誘電率(high-k)誘電体堆積チャンバ、（ＴＭ）は、管理環境を備えた移送モジュール、（ＬＭ）はロードモジュールである。
【図６】図６（ａ）は、本開示に係るパッシベーション界面を備えたＭＯＳキャパシタ構造を概略的に示す。（１）は基板、（２）は露出した第１のＩＩＩ−Ｖ化合物、（３）は中間層、（４）はカルコゲナイド・パッシベーション層、（５）は高誘電率(high-k)誘電体層、（６）は電極である。図６（ｂ）は、中間層が、第１中間層（３ｉ）、第２中間層（３ｉｉ）、第３中間層（３ｉｉｉ）および第４中間層（３ｉｖ）からなる実施形態を概略的に示す。
【図７】［１１０］および［１−１０］アジマスに沿ってその場(in-situ)で記録したＲＨＥＥＤ（高速反射電子線回折）パターンを示すもので、本開示の方法に従って、異なる表面再構成および硫黄吸着を示す。
【図８】１００Ｈｚ〜１ＭＨｚの周波数範囲で２５℃で測定した室温Ｃ−Ｖプロットを示すもので、図８（ａ）は、Ｈ２Ｓ表面処理なしのキャパシタ、図８（ｂ）は、Ａｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタである。
【図９】１００Ｈｚ〜１ＭＨｚの周波数範囲で１５０℃で測定した高温Ｃ−Ｖプロットを示すもので、図９（ａ）は、Ｈ２Ｓ表面処理なしのキャパシタ、図９（ｂ）は、Ａｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタである。
【図１０】ｐ型基板およびｎ型基板上の２つのＭＯＳキャパシタについて、１００Ｈｚ〜１ＭＨｚの周波数範囲で暗所でのＣ−Ｖ測定を示すもので、図１０（ａ）は、Ｈ２Ｓ表面処理なしのキャパシタ、図１０（ｂ）は、Ａｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタである。
【図１１】Ｈ２Ｓ表面処理なしのキャパシタ（ａ）およびＡｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタ（ｂ）の両方について、価電子帯の最小値（Ｅｖ）を超えたエネルギーの関数として、Ｄｉｔ分布を示す。
【発明を実施するための形態】
【００３９】
本開示の目的は、誘電体材料とＩＩＩ−Ｖ化合物との界面を有効にパッシベーション化する方法を見出すことである。他の目的は、先行技術と比べて改善した性能を有する、誘電体材料とＩＩＩ−Ｖ化合物との界面を備えたデバイスを提供することである。
【００４０】
電界効果トランジスタ（ＦＥＴ）などの電界効果デバイスは、データ処理および電気通信用の回路を含む大部分のデジタル回路および多くのアナログ回路において基本的コンポーネントである。
【００４１】
電界効果デバイスは、典型的には、ソース領域とドレイン領域との間に導電経路を備える。チャネル（ソースとドレインの間の経路領域）は、ゲート電極によって生成される電界によって制御される。
【００４２】
ＨＥＭＴ（高電子移動度トランジスタ）が、ＭＯＳＦＥＴの場合に一般的であるように、ドープ領域の代わりにチャネルとして、異なるバンドギャップを持つ２つの材料間の接合（即ち、ヘテロ接合またはヘテロ構造）を組み込んだ電界効果トランジスタである。広く用いられている材料の組合せは、ＧａＡｓとＡｌＧａＡｓであるが、デバイス用途に応じて幅広いバリエーションがある。
【００４３】
本発明の一態様によれば、誘電体材料とＩＩＩ−Ｖ化合物とのパッシベーション界面を製造する方法が提供される。該方法は、下記のステップを含む。
（ａ）第１のＩＩＩ−Ｖ化合物を含む露出領域を含む基板を用意するステップ。
（ｂ）その上に、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するステップ。
（ｃ）その後、超高真空中(ultra-high-vacuum)で前記基板に熱処理を施して、第１温度（Ｔ１）に到達する際、前記第２のＩＩＩ−Ｖ化合物の表面再構成が生じて、ＩＩＩ族元素リッチの表面を形成するようにしたステップ。
（ｄ）前記ＩＩＩ族元素リッチ表面を含む基板を第２温度（Ｔ２）にして、前記ＩＩＩ族元素リッチ表面をカルコゲナイド(chalcogenide)ハイドライドガスを含む環境に曝して、カルコゲナイド・パッシベーション表面を形成するステップ。
（ｅ）前記カルコゲナイド・パッシベーション表面の上に誘電体層を形成し、誘電体層と前記第２のＩＩＩ−Ｖ化合物との間にパッシベーション界面を形成するステップ。
【００４４】
本開示の状況において、用語「ＩＩＩ−Ｖ化合物（半導体）」とは、元素周期表のＩＩＩ族からの少なくとも１つの元素と、元素周期表のＶ族からの少なくとも１つの元素とを含む半導体材料を指す。典型的には、ＩＩＩ−Ｖ化合物半導体は、ＩＩＩ／Ｖ元素を含む二元、三元または四元の合金である。本開示の状況において、ＩＩＩ−Ｖ化合物半導体の非限定的な例は、ＧａＡｓ，ＩｎＡｓ，ＩｎＰ，ＩｎＳｂ，ＩｎＧａＡｓ，ＡｌＧａＡｓ，ＩｎＡＩＡｓ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰ、およびＩｎＧａＡｓＰ，ＧａＳｂ，ＧａＡｓＳｂ，ＡｌＳｂである。
【００４５】
本開示の状況において、用語「バンドギャップ」とは、価電子帯の上部と伝導帯の底部の間のエネルギー差を指す。一般に、ワイドバンドギャップ（ＷＢＧ）半導体は、（約）１．５ｅＶ、好ましくは（約）２ｅＶより大きい電子バンドギャップを持つ半導体材料である。一般に、ナローバンドギャップ（ＮＢＧ）半導体は、（約）１ｅＶ、好ましくは（約）０．６ｅＶより小さい電子バンドギャップを持つ半導体材料である。しかしながら、上述した絶対的範囲は単に参考に過ぎず、本開示を通じて、デバイスの良好な動作を決定するのはＷＢＧとＮＢＧの間の相対的な差であって、バンドギャップの現実の絶対値ではない。
【００４６】
（約）３．９（ＳｉＯ２のκ値）より大きい誘電定数を有する誘電体材料は、ここでは高誘電率(high-κ)誘電体と称している。典型的には、高誘電率(high-κ)誘電体は、約７．０以上の誘電定数を有し、約１０．０以上の誘電定数を有するのもより典型的である。
【００４７】
本開示の状況において、超高真空（ＵＨＶ: ultra high vacuum）条件とは、約１０−７Ｐａまたは（約）１００ｎＰａ（１０−９ｍｂａｒ、〜１０−９ｔｏｒｒ）より低い圧力で特徴付けられる真空状態を指す。
【００４８】
本開示の状況において、高真空（ＨＶ）条件とは、（約）１０−４ｔｏｒｒ〜（約）１０−６ｔｏｒｒの圧力で特徴付けられる真空状態を指す。減圧条件とは、数ｍｔｏｒｒ〜（約）１００ｔｏｒｒの圧力範囲を指す。
【００４９】
本開示の状況において、誘電体（材料）とＩＩＩ−Ｖ化合物基板との間のパッシベーション(passivated)界面または低欠陥界面は、典型的には、約１×１０１２ｃｍ−２ｅＶ−１未満の欠陥密度を示す。
【００５０】
本開示の状況において、「露出領域」とは、その上部において、何れか他の材料／化合物（または層）で覆われていない領域（または層）を指す。
【００５１】
本発明の状況において、「ＩＩＩ族元素リッチ表面」とは、表面の構造的完全性(structural integrity)は悪影響を受けずに、適切な表面再構成を確保しつつ、ＩＩＩ族元素の最高濃度に達している表面を指す。
【００５２】
本発明の状況において、「カルコゲナイド・パッシベーション表面」とは、上述したようなパッシベーション表面を指し、パッシベーションは、パッシベーション化される表面上でのカルコゲナイド原子の組み込み（好ましくは、吸着）によって機能している。
【００５３】
ＧａＡｓ（００１）は、世界中のＩＩＩ−Ｖ族電子デバイスの大部分を生産するための開始表面である。実験成長条件の関数として、ＧａＡｓ（００１）表面のいろいろな再構成が科学文献において報告されており、化学量論、温度および環境が重要な役割を担う。
【００５４】
誘電体層の堆積の際、ＩＩＩ−Ｖ層で蓄積される応力は、基板のフェルミ準位をピン止めする界面欠陥を生じさせる。
【００５５】
一般に、例えば、シリコン酸化物誘電体とシリコン基板との間のパッシベーション界面または低欠陥界面は、約１×１０１０ｃｍ−２ｅＶ−１未満の欠陥密度を示す。シリコンまたはゲルマニウムの基板上にある高誘電率(high-κ)誘電体の場合、パッシベーション界面または低欠陥界面は、約１×１０１１ｃｍ−２ｅＶ−１未満の欠陥密度を示す。しかしながら、論文で報告された値はしばしばばらついている。界面準位密度を測定／抽出するための方法は、明細書の他の箇所で説明するように、得られる数値に影響を及ぼすためである。
【００５６】
図１は、開示した方法のステップを概略的に表したフロー図（１００）を示す。
【００５７】
本開示の好ましい種々の態様において、ステップ（ｂ）〜（ｅ）において真空破壊を行わない。換言すると、処理ステップ（１０４），（１０６），（１０８）および（１１０）の時、およびこれらの処理ステップの途中の移送の時は、基板は管理された環境下に維持される。
【００５８】
本開示の状況において、処理ステップに応じて、管理された環境は、高真空、または超高真空、または減圧した不活性ガスにできる。実際、管理された環境は、閉じたユニット内、例えば、処理チャンバ、移送チャンバ、またはウエハ保管用ＦＯＵＰ(front-opening-unified-pod)において実現できる。
【００５９】
好ましくは、処理ステップ（１０４）と処理ステップ（１０６）の間、および処理ステップ（１０６）と処理ステップ（１０８）の間で、基板は、超高真空（ＵＨＶ）に維持される。
【００６０】
好ましくは、処理ステップ（１０８）と処理ステップ（１１０）の間で、基板は、高真空（ＨＶ）に維持される。
【００６１】
本開示の状況において、基板は、露出領域の下部またはこれを包囲するように、Ｓｉ，Ｇｅ，ＳｉＧｅ，サファイア，シリコン・オン・インシュレータ（ＳＯＩ），ゲルマニウム・オン・インシュレータ（ＧｅＯＩ），ガラス，石英，プラスチック，金属または半導体製造においてサポートとして適した他の材料をさらに備えてもよい。さらに、基板は、材料の組合せを含む複合基板、例えば、各層が異なる材料に対応した層状構造の形態でもよい。さらに、基板は、パターン化した領域、例えば、バルクＳｉウエハ上に区画されたＳＴＩ(shallow trench isolations)領域を含んでもよい。
【００６２】
本開示のいくつかの実施形態／態様では、第１のＩＩＩ−Ｖ化合物および第２のＩＩＩ−Ｖ化合物は、同じ化学組成及び／又は化学量論を有する。
【００６３】
好都合には、少なくとも１つの中間層を形成する前に、自然酸化物除去ステップ（dezoxidation）を実施する。第１のＩＩＩ−Ｖ化合物を含む露出領域での自然酸化物除去は、例えば、減圧したＨを含む環境での反応性除去ステップ、または高真空中でのＡｓ下での熱処理によって実施できる。
【００６４】
第１のＩＩＩ−Ｖ化合物を含む露出領域で自然酸化物除去を実施するための条件および手法は、半導体処理の分野における当業者にとって容易に明らかであろう。
【００６５】
自然酸化物除去ステップの際、第１のＩＩＩ−Ｖ化合物の表面再構成が生ずる。
【００６６】
本発明の１つの好ましい実施形態において、第１のＩＩＩ−Ｖ化合物（半導体）は、Ａｓを含むＩＩＩ−Ｖ化合物およびこれらの任意の組合せまたは混合物からなるグループ、より好ましくは、 ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓ，ＧａＡｓＳｂ，ＩｎＡｌＡｓＳｂ，ＩｎＡｌＡｓＰ，ＩｎＧａＡｓＰおよびこれらの任意の組合せまたは混合物からなるグループから選択される。本発明の方法の他の好ましい態様において、第１のＩＩＩ−Ｖ化合物は、ＩｎＰ，ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂおよびこれらの任意の組合せまたは混合物からなるグループから選択される。さらにより好ましくは、第１のＩＩＩ−Ｖ化合物は、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓおよびこれらの任意の組合せまたは混合物からなるグループから選択される。さらにより好ましくは、第１のＩＩＩ−Ｖ化合物（半導体）は、ＧａＡｓ、より好ましくは、ＧａＡｓ（００１）を含むように選択される。
【００６７】
第１のＩＩＩ−Ｖ化合物がＧａＡｓ（００１）である実施形態／態様において、自然酸化物除去は、約１０−６ｔｏｒｒの圧力でＡｓ環境で約５８０℃で行われる。その結果、図２（ａ）（平面図）および図２（ｂ）（断面図）に示すように、（２×４）の表面再構成が起こる。（２×４）ＧａＡｓ（００１）表面再構成の主な特徴は、第２層Ｇａ原子の上に位置する上層Ａｓダイマー(dimer)からなるブロックによって分離されている溝の平行な列(row)である。
【００６８】
続いて、自然酸化物除去後の清浄な基板は、高真空条件下で堆積チャンバへ移送され、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの層が堆積または成長する。
【００６９】
第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するのに適した手法および実験条件は、半導体処理の分野における当業者にとって容易に明らかであろう。好都合には、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層を形成するために、Ｖ族元素リッチ条件（例えば、圧力、温度）を用いてもよい。
【００７０】
少なくとも１つの中間層は、化学気相成長チャンバ（例えば、ＭＯＣＶＤ）または分子ビーム成長（ＭＢＤ）チャンバにおいて堆積できる。
【００７１】
少なくとも１つの中間層を形成した後、基板は、高真空条件下でＵＨＶ前処理チャンバへ移送される。好ましくは、移送は、１０−８ｔｏｒｒより低い圧力の超高真空下で行われる。
【００７２】
ＵＨＶ前処理チャンバでは、第１温度（Ｔ１）に達する熱処理が実施され、第２のＩＩＩ−Ｖ化合物の表面再構成が生じて、ＩＩＩ族元素リッチの表面を形成する。
【００７３】
第２のＩＩＩ−Ｖ化合物の適切な表面再構成、そして、ＩＩＩ族元素リッチの表面の形成を特定し達成し特徴付けることは、本開示の観点から当業者の能力の範囲内である。この意味で、特定の第２のＩＩＩ−Ｖ化合物の表面再構成を達成し、ＩＩＩ族元素リッチの表面の形成するための適切な第１温度（Ｔ１）を特定することも、本開示の観点から半導体処理の分野における当業者の能力の範囲内である。
【００７４】
本発明の状況では、第１温度（Ｔ１）は、典型的には４００℃〜６００℃であるが、堆積または成長させる第２のＩＩＩ−Ｖ化合物に依存している。第２のＩＩＩ−Ｖ化合物がＧａＡｓを含む特定の態様によれば、 第１温度（Ｔ１）は、好ましくは５８０℃〜６００℃である。。第２のＩＩＩ−Ｖ化合物がＩｎＧａＡｓ（特に、Ｉｎ０．５３Ｇａ０．４７Ａｓ）を含む特定の態様によれば、第１温度（Ｔ１）は、好ましくは５００℃〜５２０℃である。第２のＩＩＩ−Ｖ化合物がＩｎＡｓを含む特定の態様によれば、第１温度（Ｔ１）は、好ましくは４２０℃〜４４０℃である。
【００７５】
ＩＩＩ族元素リッチの表面を形成するのに適した手法および実験条件は、当業者にとって容易に明らかであろう。本発明の状況では、ＩＩＩ族元素リッチの表面を形成することは、（ 第１温度（Ｔ１）に到達する）熱処理を基板に施すことによって達成でき、これにり第２のＩＩＩ−Ｖ化合物を含む層からのＶ族元素の蒸発または脱離を誘導する。代替として、ＩＩＩ族元素リッチの表面を形成することは、第１温度（Ｔ１）で、好ましくは高真空条件下で、第２のＩＩＩ−Ｖ化合物を含む層の上に直接に、Ｖ族元素を含む層を堆積することによって達成してもよい。
【００７６】
本発明の状況では、原子表面再構成をリアルタイムで監視するために、ＲＨＥＥＤ（高速反射電子線回折）解析が好ましく用いられる。好都合には、本発明の方法の好ましい態様の状況では、 ＲＨＥＥＤ解析を第２のＩＩＩ−Ｖ化合物の各々について１回だけ実施して、適切な第１温度および第２温度を確立するとともに、本発明の方法のステップ（ｃ）および（ｄ）で生ずる、第２のＩＩＩ−Ｖ化合物層の再構成を監視する。
【００７７】
第２のＩＩＩ−Ｖ化合物がｐ型ＧａＡｓ（００１）である実施形態／態様では、ＵＨＶ中での約５８０℃の表面再構成は、図３（ａ）（平面図）および図３（ｂ）（断面図）に示すように、（４×６）Ｇａリッチ表面の形成をもたらす。第１温度（Ｔ１）は、この特定の実施形態において、５８０℃〜６００℃、より好ましくは５８０℃〜５９０℃の範囲にできる。
【００７８】
本発明の状況では、理論によって束縛されることなく、一般に好ましくは、本発明の方法のステップ（ｃ）で発生する第２のＩＩＩ−Ｖ化合物の表面再構成は、［１１０］アジマスに沿った（×４）対称性を持つ表面再構成を有するＩＩＩ族元素リッチ表面の形成をもたらす。
【００７９】
続いて、ＩＩＩ族元素リッチ表面は、 好ましくは第１温度（Ｔ１）より低い第２温度（Ｔ２）に設定され、カルコゲナイド(chalcogenide)ハイドライドガス処理が施される。好都合には、 カルコゲナイドハイドライドガス処理は、ＵＨＶ前処理（ＵＨＶ前処理チャンバ）と同じ処理チャンバ内で実施できる。
【００８０】
カルコゲナイド原子は、ＩＩＩ族元素リッチ表面に吸着し、カルコゲナイド・パッシベーション表面の形成をもたらす。
【００８１】
ＩＩＩ族元素リッチ表面にカルコゲナイドハイドライドガス処理を施すための適切な手法および実験条件は、当業者にとって容易に明らかになるであろう。
【００８２】
カルコゲナイド・パッシベーション表面の形成を達成し特徴付けることは、本開示の観点から、当業者の能力の範囲内である。その意味で、カルコゲナイド・パッシベーション表面を達成するための適切な第２温度（Ｔ２）を特定することは、本開示の観点から、半導体処理の分野における当業者の能力の範囲内である。好都合には、適切な第２温度（Ｔ２）とは、好ましくは、カルコゲナイドハイドライド分子化学結合の充分な破壊を確保するとともに、処理される表面へのカルコゲナイドハイドライドの充分な付着係数 (sticking coefficient)を保存する温度である。
【００８３】
本発明の状況では、第２温度（Ｔ２）は、典型的には１５℃〜４００℃であり、第２のＩＩＩ−Ｖ化合物の選択に依存している。
【００８４】
ＩＩＩ族元素リッチ表面がＧａＡｓを含む特定の態様によれば、第２温度（Ｔ２）は、３５０℃〜３８０℃、好ましくは３６０℃〜３８０℃である。ＩＩＩ族元素リッチ表面がＩｎＧａＡｓ（特にＩｎ０．５３Ｇａ０．４７Ａｓ）を含む特定の態様によれば、第２温度（Ｔ２）は、好ましくは２５℃〜７５℃である。。ＩＩＩ族元素リッチ表面がＩｎＡｓを含む特定の態様によれば、第２温度（Ｔ２）は、好ましくは２５℃〜７５℃である。
【００８５】
本開示の幾つかの実施形態／態様において、（４×６）ＧａＡｓ（００１）リッチ再構成表面は、カルコゲナイドハイドライドガスに曝されて、硫黄吸着の際、図４（ａ）（平面図）および図４（ｂ）（断面図）に示すように、（２×１）構造が形成される。
【００８６】
より詳細には、カルコゲナイド・パッシベーション表面（即ち、カルコゲナイドＧａＡｓ表面）は、（２×１）対称性を示す。第２温度（Ｔ２）は、これらの実施形態／態様において、３５０℃〜４００℃、好ましくは３５０℃〜３８０℃の範囲である。
【００８７】
本発明の状況では、理論によって束縛されることなく、一般に好ましくは、本発明の方法のステップ（ｄ）で得られるカルコゲナイド・パッシベーション表面（即ち、カルコゲナイド第２のＩＩＩ−Ｖ化合物表面）は、（２×１）対称性を示す。
【００８８】
本開示の異なる実施形態／態様において、カルコゲナイド・ハイドライドガスは、Ｈ２Ｓ，Ｈ２Ｓｅ，Ｈ２Ｔｅおよびこれらの組合せを含む。好ましい態様において、カルコゲナイド・ハイドライドガスは、Ｈ２Ｓ，Ｈ２Ｓｅ，Ｈ２Ｔｅおよびこれらの任意の組合せまたは混合物からなるグループから選択される。好ましくは、カルコゲナイド・ハイドライドは、硫化水素（Ｈ２Ｓ）を含む。
【００８９】
カルコゲナイド・ハイドライドガスの制御したフローは、ガス入り口を通じて供給される。前処理チャンバの圧力およびカルコゲナイド・ハイドライドガスへ露出時間は、両方とも制御され、例えば、生成物が約３．５×１０３  Ｌと同等になるようにする。ここで、１Ｌ（ラングミュア）は、露出（投与量）の単位であり、１秒間で１０−６ｔｏｒｒの露出に対応する。特定の例では、前処理チャンバの圧力は、カルコゲナイド・ハイドライドガスの存在下で２×１０−６ｔｏｒｒで、露出時間は４５分間であった。１分間〜１時間の範囲の露出時間および１×１０−３ｔｏｒｒ〜１×１０−６ｔｏｒｒの範囲の圧力値の異なる組合せが使用でき、より短い露出時間が製造にとってより好都合である。
【００９０】
図４（ｃ）は、Ｇａリッチ表面上にあるＳ−Ｇａダイマー(dimer)の形成とともに、硫黄吸着の背後にある可能な機構を詳細に示す。この根拠により、Ｈ２Ｓ処理の結果として、硫黄原子は専らガリウム原子と結合する。Ｓ−ＧａＡｓ（２×１）表面についての（２×１）対称性は、Ｓ−Ｇａダイマーの列アライメントによって説明でき、（２×１）表面の周期性が得られる。このモデルは、Ｈ２Ｓ露出に用いられた温度ではＳ−Ｇａ結合だけが形成されることを示唆している。
【００９１】
一般化すると、理論によって束縛されることなく、カルコゲナイド原子吸着の背後にある機構が、ＩＩＩ族元素リッチ表面でのカルコゲナイド−ＩＩＩ族元素ダイマーの形成を経由すると考えられる。
【００９２】
また、カルコゲナイド・ハイドライドガス処理の結果、カルコゲナイド原子は専らＩＩＩ族元素原子と結合すると考えられる。
【００９３】
好都合には、 カルコゲナイド（例えば、硫黄）パッシベーション表面は、規則正しく整列し、熱力学的に安定であり、電子計数(electron counting)の観点から中性である。従って、 カルコゲナイド（例えば、硫黄）パッシベーション表面は、低い欠陥密度界面として機能し、その上に高誘電率(high-κ)誘電体が直接に堆積可能である。さらに、（２×１）表面再構成は、カルコゲナイド・ハイドライドガス（例えば、Ｈ２Ｓ）フローが中断した後も安定である。
【００９４】
さらに、ＩＩＩ族元素リッチ表面の上にカルコゲナイド（例えばＳ）原子を吸着して、カルコゲナイドパッシベーション表面を形成する際、基板は、好ましくは真空破壊なしで誘電体堆積チャンバへ移送される。
【００９５】
より好ましくは、基板は、高真空条件で１０−５ｔｏｒｒ未満の圧力で誘電体堆積チャンバへ移送される。
【００９６】
好都合には、ＩＩＩ−Ｖ化合物表面上でのカルコゲナイド（例えばＳ，Ｓｅ，Ｔｅ）原子の制御した吸着は、続く高誘電率(high-κ)誘電体の堆積の際、ＩＩＩ−Ｖ再構成表面（ＩＩＩ族元素リッチ）のタイプを保存し、半導体の酸化を回避する。
【００９７】
本開示の異なる実施形態／態様は、カルコゲナイドパッシベーション表面の上に堆積した高誘電率(high-κ)誘電体を開示する。基板は、ＵＨＶ前処理チャンバから誘電体堆積チャンバへ真空破壊なしで移送される。高誘電率(high-κ)誘電体材料は、原子層堆積法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、分子ビーム堆積法（ＭＢＤ）または薄い誘電体膜を形成するのに適した任意の手法によって堆積可能である。堆積温度は、５０℃〜３５０℃の範囲で変化し得る。
【００９８】
図５は、本開示の方法を実施するのに適したクラスターツールを概略的に示すもので、ＩＩＩ−Ｖ堆積／成長チャンバ（Ｉ）、前処理ＵＨＶチャンバ（ＩＩ）、誘電体堆積チャンバ（ＩＩＩ）、管理環境を備えた移送モジュール（ＴＭ）、ロードモジュール（ＬＭ）を備える。
【００９９】
異なる実施形態／態様は、第２のＩＩＩ−Ｖ化合物が、本説明の他の箇所で定義するように狭いバンドギャップ（ＮＢＧ）を有するように選択されていることを開示する。
【０１００】
本開示の特定の実施形態において、狭いバンドギャップを有する第２のＩＩＩ−Ｖ化合物は、ＩｎｘＧａｙＡｓ（０＜ｘ，ｙ＜１、ｘ＋ｙ＝１）である。これは、ＩｎＰ（００１）と格子整合するという追加の利点を有し、ＩｎＰ（００１）が、中間層の下地となる第１のＩＩＩ−Ｖ化合物にとって適切な選択肢になる。
【０１０１】
第２のＩＩＩ−Ｖ化合物がＩｎｘＧａｙＡｓである実施形態／態様において、第１温度（ＵＨＶ前処理チャンバの）は、好ましくは約４５０℃である。
【０１０２】
本開示の幾つかの実施形態／態様において、ＩＩＩ族元素リッチ表面をカルコゲナイド・ハイドライドを含む環境に曝すステップは、プラズマ支援されている。プラズマ支援処理の際、ＲＦパワーおよびカルコゲナイド・ハイドライドのフロー／圧力は、カルコゲナイド吸着を促進しつつ表面損傷を回避するように変化できる。
【０１０３】
プラズマ処理が施される実施形態では、第２温度は、３００℃より低くできる。より好ましくは、第２温度は、室温（１５℃〜３０℃）にできる。
【０１０４】
特定の例では、プラズマ処理がＩｎ０．５３Ｇａ０．４７Ａｓを含む中間層に対して室温で施される。プラズマ支援処理と低温の組合せは、１００℃より高い温度で発生し得る、界面での不要な自然酸化物形成を回避するという追加の利点を有する。
【０１０５】
本開示の幾つかの実施形態／態様において、少なくとも１つの中間層を形成するステップ（ｂ）は、
・露出領域を覆い、これと接触する第１中間層（３ｉ）を形成するステップと、
・第１中間層を覆い、これと接触する第２中間層（３ｉｉ）を形成するステップと、
・第２中間層を覆い、これと接触する第３中間層（３ｉｉｉ）を形成するステップと、
・第３中間層を覆い、これと接触する第４中間層（３ｉｖ）を形成するステップとを含み、
第１中間層および第３中間層は、第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、第２のＩＩＩ−Ｖ化合物を含む。
【０１０６】
第１中間層は、好ましくは、広いバンドギャップ（ＬＢＧ）を有するように選択され、好ましくは、ＨＥＭＴまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスでのバッファ層として機能するのに適した第３のＩＩＩ−Ｖ化合物を含む。
【０１０７】
第２中間層は、好ましくは、狭いバンドギャップ（ＮＢＧ）を有するように選択され、好ましくは、ＨＥＭＴまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスでのチャネル層として機能するのに適した第２のＩＩＩ−Ｖ化合物を含む。
【０１０８】
第３中間層は、好ましくは、広いバンドギャップ（ＬＢＧ）を有するように選択され、好ましくは、ＨＥＭＴまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスでのバリア層として機能するのに適した第３のＩＩＩ−Ｖ化合物を含む。
【０１０９】
第４中間層は、好ましくは、狭いバンドギャップ（ＮＢＧ）を有するように選択された第２のＩＩＩ−Ｖ化合物を含む。第４中間層は、好ましくは薄い層であり、好ましくはＮＢＧ材料の５つ未満の単分子層、好ましくは、ＮＢＧ材料の３つ未満の単分子層と同等な厚さを有する。等価酸化膜厚（ＥＯＴ）を最小にする必要がある本開示の実施形態では、厚さは、ＮＢＧ材料の約１つの単分子層と同等までにさらに低減できる。
【０１１０】
幾つかの中間層が堆積される実施形態／態様において、表面再構成を受けて、ＩＩＩ族元素リッチ表面を形成するのは、最後（最上層）の中間層である。続いて、カルコゲナイド・ハイドライドガスへの露出後、カルコゲナイド・パッシベーション表面がＩＩＩ族元素リッチ表面の上に形成される。
【０１１１】
本開示の幾つかの実施形態／態様において、第２のＩＩＩ−Ｖ化合物は、ＩｎｘＧａｙＡｓ（０＜ｘ，ｙ＜１、（ｘ＋ｙ）＝１）を含み、第３のＩＩＩ−Ｖ化合物は、ＩｎｘＡｌｙＡｓおよびＡｌｘＧａｙＡｓ（０＜ｘ，ｙ＜１、（ｘ＋ｙ）＝１）または類似の特性を備えた他のＩＩＩ−Ｖ化合物からなるグループから選択される。
【０１１２】
第２のＩＩＩ−Ｖ化合物が、少量のＩｎ（ｘ＜０．４）を有するＩｎｘＧａｙＡｓを含む本開示の特定の実施形態／態様では、第３のＩＩＩ−Ｖ化合物は、ＡｌｘＧａｙＡｓを含み、第１のＩＩＩ−Ｖ化合物（基板の一部）は、ＧａＡｓを含む。
【０１１３】
第２のＩＩＩ−Ｖ化合物が、Ｉｎリッチ（ｘ≧０．４）のＩｎｘＧａｙＡｓを含む本開示の特定の実施形態／態様では、第３のＩＩＩ−Ｖ化合物は、ＩｎｘＡｌｙＡｓを含み、第１のＩＩＩ−Ｖ化合物（基板の一部）は、ＩｎＰを含む。
【０１１４】
本開示の特定の実施形態／態様は、高誘電率(high-κ)誘電体を含む誘電体層を形成し、カルコゲナイド・パッシベーション表面を覆うことを開示する。カルコゲナイド・パッシベーション表面は、全ての高誘電率(high-κ)材料と適合でき、使用する集積化プロセスに対して非限定の選択肢を残す。
【０１１５】
高誘電率(high-κ)誘電体の幾つかの非限定的な例は、Ａｌ２Ｏ３，ＨｆＯ２，ＤｙＳｃＯまたはこれらの組合せである。本発明の好ましい態様によれば、高誘電率(high-κ)誘電体は、Ａｌ２Ｏ３を含むように選択される。
【０１１６】
本開示の方法は、高誘電率(high-κ)誘電体層を形成した後、堆積後(post-deposition)アニールを実施することをさらに含んでもよい。
【０１１７】
特定の実施形態／態様において、堆積後アニールは、Ｎ２中で約６００℃で実施される。代替の実施形態では、Ｎ２は、いずれかの他の不活性ガス、例えば、希ガスで置換できる。
【０１１８】
本開示の方法は、好都合には、６５０℃未満、好ましくは６００℃未満の温度での後処理の際、安定（界面劣化が観測されない）であるカルコゲナイド・パッシベーション表面をもたらす。
【０１１９】
本開示の他の態様において、上述した方法の使用は、電子デバイス、例えば、ＭＯＳＦＥＴデバイスまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスを生産するために開示されている。
【０１２０】
本開示の他の態様では、カルコゲナイド・パッシベーション界面を備えた電子デバイスが開示されており、
・第１のＩＩＩ−Ｖ化合物を含む露出領域（２）を含む基板（１）と、
・その上に、第２のＩＩＩ−Ｖ化合物を含む少なくとも１つの中間層（３）と、
・少なくとも１つの中間層（３）を覆う高誘電率(high-κ)誘電体層（５）とを備え、
第２のＩＩＩ−Ｖ化合物と高誘電率(high-κ)誘電体層の間の界面には、カルコゲナイド・パッシベーション層（４）が形成され、カルコゲナイド元素−ＩＩＩ族元素の結合で本質的に構成される。
【０１２１】
図６（ａ）は、本開示のパッシベーション界面を備えたＭＯＳキャパシタ構造を概略的に示す。基板（１）は、第１のＩＩＩ−Ｖ化合物を含む露出領域（２）を含む。第２のＩＩＩ−Ｖ化合物を含む中間層（３）は、露出領域（２）を覆う。第２のＩＩＩ−Ｖ化合物と高誘電率(high-κ)誘電体層（５）との間の界面には、カルコゲナイド・パッシベーション（表面）層（４）が形成される。
【０１２２】
本開示の他の実施形態において、図６（ｂ）に概略的に示すように、１つより多い中間層が用いられる。電子デバイスは、
・露出領域を覆い、これと接触する第１中間層（３ｉ）と、
・第１中間層を覆い、これと接触する第２中間層（３ｉｉ）と、
・第２中間層を覆い、これと接触する第３中間層（３ｉｉｉ）と、
・第３中間層を覆い、これと接触する第４中間層（３ｉｖ）とを備え、
第１中間層および第３中間層は、第３のＩＩＩ−Ｖ化合物を含み、第２中間層および第４中間層は、第２のＩＩＩ−Ｖ化合物を含む。
【０１２３】
さらに、本開示の異なる実施形態／態様において、第２のＩＩＩ−Ｖ化合物は、例えば、ＨＥＭＴまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスでのチャネル層を形成するのに適した、狭いバンドギャップを有するように選択される。
【０１２４】
さらに、本開示の異なる実施形態／態様において、第３のＩＩＩ−Ｖ化合物は、例えば、ＨＥＭＴまたはＨＥＭＴ−ＭＯＳＦＥＴデバイスでのバリア層またはバッファ層を形成するのに適した、広いバンドギャップ（ＬＢＧ）を有するように選択される。
【０１２５】
カルコゲナイド・パッシベーション層（表面）は、せいぜい１単分子層の厚さであり、カルコゲナイド元素−ＩＩＩ族元素の結合（例えば、Ｓ−Ｇａ）で本質的に構成される。カルコゲナイド・パッシベーション層は、ここで規定される誘電体スタックの等価酸化膜厚（ＥＯＴ）に対して実際には無視できる寄与分しかなく、低いＥＯＴを持つ小型化したデバイスの製造に適している。
【０１２６】
（実施例）
分子線エピタキシー・マルチチャンバ・クラスターシステムを用いて、Ａｌ２Ｏ３／Ｓ−ＧａＡｓ（００１）ヘテロ構造の成長を行った。異なるチャンバは、共通の移送ユニットと連結されていた。チャンバおよび移送ユニットは、１０−１１ｔｏｒｒの基礎圧力でＵＨＶ下に維持されていた。基礎（バックグラウンド）圧力とは、何れかのガスを供給する以前での処理チャンバ内の圧力である。
【０１２７】
中間ＧａＡｓ層は、ｐ型（００１）配向ＧａＡｓ基板の上に成長した。ＧａＡｓ基板は、最初に、Ａｓリッチ条件下で約２×１０−５ｔｏｒｒの圧力で５８０℃まで加熱して、自然酸化物を除去した。中間ＧａＡｓ層は、約０．３μｍの厚さを有し、Ｂｅを用いてドープし、約５×１０１６ｃｍ−３の濃度とした。中間ＧａＡｓ層は、５８０℃、約０．５ＭＬ．ｓ−１の成長レート、Ａｓリッチ条件下で約１．８×１０−５ｔｏｒｒの圧力で成長した。成長条件の結果として、中間ＧａＡｓ層は、（２×４）表面再構成を示す。
【０１２８】
成長ステップの最後に、基板温度をＡｓ環境で冷却し、約３５０℃で安定した。冷却の際、ＧａＡｓ（００１）−ｃ（４×４）の再構成されたヒ素リッチ表面が形成された。
【０１２９】
成長ステップに続いて、ＧａＡｓ（００１）基板を、ＵＨＶ下でＵＨＶ前処理（パッシベーション）チャンバへ移送した。サンプルは、５８０℃で５分間加熱してＧａ−安定化（４×６）表面再構成を形成し、その後、３５０℃に冷却した。この温度で、表面を、２ｘ１０−６ｔｏｒｒの圧力で３０分間、Ｈ２Ｓ分子フローに露出した。Ｈ２Ｓ露出の結果として、（２×１）表面再構成が形成される。
【０１３０】
最後に、サンプルは、高真空下で誘電体堆積チャンバへ移送し、高誘電率(high-k)誘電体堆積を分子ビーム堆積によって行った。代替の堆積手法、例えば、原子層堆積法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）なども使用できる。特定の実施例で堆積した高誘電率(high-κ)誘電体は、Ａｌ２Ｏ３であった。Ａｌ２Ｏ３薄膜は、二重フィラメント・クヌーセン(Knudsen)セルから蒸発したアルミニウムと、オックスフォード・プラズマ源からの圧力ｐ（Ｏａｔｏｍｉｃ）〜３ｘ１０−６ｔｏｒｒの酸素原子流との共堆積(co-deposition)によって形成した。堆積の際、アモルファス層を得るために、基板温度は約２５０℃であった。
【０１３１】
さらに、上部電極（図６（ａ）の符号６）を高誘電率(high-k)誘電体層の上に堆積することによって、ＭＯＳキャパシタを形成した。上部電極は、５０ｎｍ厚さのＮｉ層からなる。上部電極は、シャドーマスクを通じて外部(ex-situ)堆積した。裏面オーミックコンタクトは、３０ｎｍのＡｕおよび７０ｎｍのＡｕＺｎの複合スタックを用いて形成した。金属堆積の前に、６０分間、５５０℃、窒素分子環境でサンプルをアニールした。
【０１３２】
全てのＭＢＥ処理ステップの際、ＲＨＥＥＤ解析（図７に示す）を用いて原子表面再構成をリアルタイムで監視した。ＧａＡｓ（Ｂｅ）中間層の成長後、表面は、図７に示すように、清浄なＡｓリッチｃ（４×４）表面再構成を示している。
【０１３３】
異なる［Ｖ］／［ＩＩＩ］表面化学量論を持つＧａＡｓ表面は、ＵＨＶ下で基板をゆっくり加熱し、ヒ素原子の脱離(desorption)をもたらすことによって達成できる。パッシベーションチャンバでの基板温度を高くすることによって、ＲＨＥＥＤパターンは、図７に示すように、初期のＡｓリッチｃ（４×４）表面から４４０℃での（２×４）再構成に、続いて、５２０℃でのＧａリッチ（３×６）に、最後に５８０℃での（４×６）表面再構成へと変化する。（４×６）表面再構成は、ガリウム原子によって大部分が終了する。表面損傷を回避するために、高い温度（５８０℃）は数分間だけ維持される。
【０１３４】
高温処理に続いて、温度は３５０℃に冷却する。ＲＨＥＥＤ調査は、図７に示すように、３５０℃程度の低い温度で（４×６）表面周期性が維持されることを確認した。こうしてＧａリッチ表面の高い品質および安定性が確認された。
【０１３５】
３５０℃での硫化水素による硫化は、図７に示すように、（４×６）から（２×１）への表面周期性の変化をもたらす。Ｈ２Ｓ処理の結果として、硫黄原子が専らガリウム原子と結合する。Ｓ−ＧａＡｓ（２×１）パッシベーション表面についての（２×１）対称性は、Ｓ−Ｇａダイマーが列状に整列するモデルによって説明でき、（２×１）表面周期性をもたらす。硫黄処理／露出の比較的高い温度は、全てのＳ−Ａｓ結合を表面から実質的に除去し、Ｓ−Ｇａ結合だけを残す。本開示の方法で得られる硫黄パッシベーション表面は、規則正しく整列し、熱力学的に安定であり、電子計数(electron counting)の観点から中性である。さらに、（２×１）Ｓ−ＧａＡｓ（００１）パッシベーション表面は、Ｈ２Ｓ分子フローが中断した後も安定である。これらの全ての特性により、本開示の硫黄パッシベーション表面Ｓ−ＧａＡｓ（００１）は、極めて有望な低欠陥密度の界面となり、高誘電率(high-k)酸化物堆積との組合せに適したものになる。
【０１３６】
高誘電率(high-k)誘電体／ＩＩＩ−Ｖ界面のパッシベーション効率は、電気的特性、特に、キャパシタンス−電圧（Ｃ−Ｖ）およびコンダクタンス−電圧（Ｇ−Ｖ）の測定によって評価した。
【０１３７】
界面準位密度を推測するＣ−Ｖ特徴付け方法は、Ｓｉ  ＭＯＳ構造について上手くいくが、Ｓｉに比べてＧａＡｓの広いバンドギャップのため、ＧａＡｓ  ＭＯＳ構造については事情が全く異なる。通常用いる測定条件（室温、１００Ｈｚ〜１ＭＨｚの周波数）では、界面トラップ状態は、ＧａＡｓバンドギャップの極く小さな部分で測定されるだけである。このことは、極めて重要な中間バンド領域が、室温で適切に探査されないことを意味する。
【０１３８】
この問題を解決するため、ＧａＡｓ  ＭＯＳ構造について追加のＣ−Ｖ測定を１５０℃で行った。この場合、文献（MOS (Metal Oxide Semiconductor) Physics and Technology, p. 286, Wiley, New York (1981)）に記載されたように、NicollianおよびBrewsからのコンダクタンス方法に基づいて、一貫した中間ギャップ界面準位密度Ｄｉｔの抽出を行うことができる。
【０１３９】
図８（ａ）と図８（ｂ）は、１００Ｈｚ〜１ＭＨｚの周波数範囲で２５℃で測定した室温Ｃ−Ｖカーブを示し、それぞれＨ２Ｓ表面処理なしのキャパシタおよび、Ａｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタに対応する。
【０１４０】
図９（ａ）と図９（ｂ）は、１００Ｈｚ〜１ＭＨｚの周波数範囲で１５０℃で測定した高温Ｃ−Ｖカーブを示し、それぞれＨ２Ｓ表面処理なしのキャパシタおよび、Ａｌ２Ｏ３酸化物堆積の前にＨ２Ｓ表面処理したキャパシタに対応する。
【０１４１】
両方のＭＯＳヘテロ構造について２５℃および１５０℃で測定した、９ｎｍ厚のＡｌ２Ｏ３誘電体を通る漏れ電流密度（Ｊ−Ｖ）は、比較的低く、−１Ｖで約１０−９Ａ／ｃｍ−２のＪＬを示している。これらの予備的な電気的結果は、更なるＣ−Ｖ解析および界面準位密度（Ｄｉｔ）の計算を確実にするものであり、これらは、極めて低い漏れ電流を示すデバイスについてのみ行える。
【０１４２】
各ケースにおいて、室温測定（図８（ａ）と（ｂ））が、蓄積(accumulation)および空乏(depletion)において低い周波数分散を伴う、許容できるＣ−Ｖ挙動を与える。両方のカーブ上で残りの周波数分散は、界面準位には起因していないが、ＩＩＩ−Ｖ基板にあるバルク欠陥の結果である。
【０１４３】
それでも、ＧａＡｓ／Ａｌ２Ｏ３ヘテロ構造が、許容できる室温Ｃ−Ｖ形状を与える場合であっても、高温Ｃ−Ｖ測定はこの界面の真の性質を示している。それは、図９（ａ）に示すように、低い周波数で空乏での大きな隆起を示している。こうした挙動は、多量の界面準位によって発生し、中間ギャップエネルギー領域でのフェルミ準位ピンニングを証明するものである。
【０１４４】
一方、Ｓ−ＧａＡｓ−（２×１）／Ａｌ２Ｏ３  ＭＯＳ構造における硫黄パッシベーション界面は、室温および高温で特徴付けられ、図８（ｂ）と図９（ｂ）に示すように、蓄積および空乏において低い周波数分散を伴う極めて良好なＣ−Ｖプロファイルを示す。
【０１４５】
硫黄パッシベーション界面では、高温Ｃ−Ｖカーブが、中間ギャップＤｉｔスペクトルを探査するために用いられ、空乏においてより低い周波数で、ごく低い特徴を示すだけである。さらに、Ｃ−Ｖの初期形状は保存され、特性において、伸張したり平坦バンドの電圧依存性は観察されない。この解析から、本開示の硫黄パッシベーション方法は実質的に界面の欠陥低減をもたらすと結論付けることが有意義である。
【０１４６】
分子線エピタキシークラスター生産システムを用いた、Ａｌ２Ｏ３／Ｓ−ＧａＡｓ（００１）ヘテロ構造の成長を含む追加の実験を行った。
【０１４７】
ｐ型およびｎ型の（００１）配向ＧａＡｓエピレディー(Epi Ready)基板の上にＧａＡｓ層を成長した。〜０．３μｍ−ＧａＡｓバッファ層［５×１０１６ｃｍ−３のＢｅまたはＳｉドープ］を５８０℃、０．５ＭＬ．ｓ−１の成長レートで成長した。次に、ヒ素圧力下で基板温度を下げて、３５０℃未満で停止し、ＧａＡｓ（００１）−ｃ（４×４）再構成のヒ素リッチ表面を得た。
【０１４８】
バッファ層の成長の終わりに、ＧａＡｓ（００１）基板をパッシベーションチャンバへ移送した。サンプルをＵＨＶ下で５８０℃に５分間加熱して、Ｇａ安定化（４×６）表面再構成を形成し、３５０℃に冷却した。この温度において、表面を２×１０−６Ｔｏｒｒの圧力で３０分間、Ｈ２Ｓに露出して、（２×１）表面再構成を得た。
【０１４９】
最後に、サンプルを高誘電率(high-κ)チャンバへ案内し、高誘電率材料の分子ビーム堆積を行った。Ａｌ２Ｏ３薄膜は、全体圧力３×１０−６Ｔｏｒｒで、アルミニウムと酸素プラズマからの酸素との共堆積によって合成した。堆積の際、アモルファス層を得るために、基板温度は約２５０℃であった。ＭＯＳキャパシタは、シャドウマスクを通じて１５０ｎｍ  Ｎｉ金属ドットを用いて作製した。裏面オーミックコンタクトは、３０ｎｍのＡｕおよび７０ｎｍのＡｕＺｎの複合スタックを用いて形成した。金属堆積の前に、６０分間、５５０℃、窒素分子環境でサンプルをアニールした。
【０１５０】
異なるＭＢＥ処理ステップの際、ＲＨＥＥＤ解析を用いて原子表面再構成をリアルタイムで監視した。パッシベーション（ＵＨＶ）チャンバにおいて、基板温度を５８０℃に高くすることによって、ＲＨＥＥＤパターンは、Ａｓの蒸発に起因して、初期のＡｓリッチｃ（４×４）の０．３μｍ厚ＧａＡｓバッファ層から、Ｇａリッチ（４×６）表面再構成へ徐々に変化する。
【０１５１】
３５０℃での硫化水素による硫化は、（４×６）から（２×１）への表面周期性の変化をもたらす。硫黄原子が、初期の（４×６）再構成からのガリウム原子と専ら結合する。Ｓ−ＧａＡｓ（２×１）表面についての（２×１）対称性は、Ｓ−Ｇａダイマーが列状に整列するものとしてモデル化される。この硫黄表面再構成は、規則正しく整列し、熱力学的に安定であり、電気的に中性である。
【０１５２】
２ｎｍ厚のＡｌ２Ｏ３／Ｓ−ＧａＡｓ（００１）−（２×１）構造の化学的性質についての調査を、ＸＰＳによって、表面の法線に対して２１．８７５°の回折角で行った。デコンボリューション(deconvolution)は、硫黄の存在を明らかにする３つの分離したピークを必要とする。Ｓ濃度は、１つ未満の単分子層と推定された。角度分解ＸＰＳは、硫黄が、半導体表面とＡｌ２Ｏ３層との間の界面に正しく配置されていることを示す。これらの測定はまた、ガリウムまたはヒ素の亜酸化物なしで、Ａｓと結合したＧａが存在する１つの化学的構成だけがあることを示している。
【０１５３】
図１０は、ｐ型基板およびｎ型基板上の２つの９ｎｍ厚Ａｌ２Ｏ３／ＧａＡｓ  ＭＯＳキャパシタについて、可変周波数（１００Ｈｚ〜１ＭＨｚ）で暗所でのＣ−Ｖ測定を示すもので、図１０（ａ）は、Ｈ２Ｓ表面処理なしのキャパシタ、図１０（ｂ）は、その場(in-situ)Ｈ２Ｓ表面処理したキャパシタである。この図において、室温（２５℃）測定（図１０（ｉ）〜図１０（ｉｖ））は、ほぼ同じで行儀のよいＣＶ特性、即ち、明瞭な蓄積および空乏の挙動を示し、ｐ型キャパシタの場合には弱い周波数分散、ｎ型ＭＯＳＣＡＰでは大きな分散を示している。
【０１５４】
しかし、標準的な条件（２５℃、１００Ｈｚ〜１ＭＨｚの周波数範囲）では、大きなエネルギーバンドギャップおよび伝導帯および価電子帯の低い有効状態密度に起因して、ＧａＡｓバンドギャップ全体の小さな領域だけが探査される。
【０１５５】
その結果、追加のＣ−Ｖ測定をより高い温度（１５０℃）で行って、ＧａＡｓ中間ギャップ領域近くのＤｉｔを抽出する（図１０（ｉｉ）と図１０（ｉｉｉ））。サンプル（ａ）では、大きなトラップ誘起キャパシタンス応答が、４２３Ｋで、ｎ型ドープ基板およびｐ型ドープ基板の両方でより低い周波数について空乏において見えている。一方、Ｈ２Ｓパッシベーションのサンプル（ｂ）では、優れたＣ−Ｖ特性を高い温度で示し、空乏において無視できる程度のトラップ誘起キャパシタンス応答を示しており、伸張したり周波数分散が見られない。
【０１５６】
さらに、準静的Ｃ−Ｖ測定（ＱＳＣＶ）を２５℃で暗所で行った（図１０（ｉ）と図１０（ｉｖ）の点線）。未処理サンプル（ａ）は、極めて低い周波数で「反転類似」の応答を示しているが、Ｈ２Ｓ処理サンプル（ｂ）は、反転でのキャパシタンス応答を示していない。しかし、ＧａＡｓの約１０６ｃｍ−３という極めて低い真性キャリア濃度（ｎｉ）は、ＧａＡｓ  ＭＯＳキャパシタの長い少数キャリア応答時間τＲをもたらす。
【０１５７】
その結果、ＧａＡｓ  ＭＯＳキャパシタでの反転キャリアの観測が準静的条件では不可能である。これは、サンプル（ａ）のＱＳＣＶでの「反転類似」の応答は、実際、大きなトラップ誘起キャパシタンス応答の存在に起因していることを示しており、これはＨ２ＳパッシベーションＧａＡｓ表面についてのケースではない。
【０１５８】
文献（Martens et al.,"IEEE Transactions on Electron Devices 55 (2), 547 (2008)"）に記載されたコンダクタンス法に基づいた、高い界面準位密度Ｄｉｔの計算を用いて、界面品質が評価される。
【０１５９】
図１１は、両方のサンプルについて、価電子帯の最小値（Ｅｖ）を超えたエネルギーの関数としてＤｉｔ分布をまとめている。サンプル（ａ）のＤｉｔカーブ（−○−）は、中間ギャップ領域での界面準位密度の立ち上がり（１．５×１０１３ｅＶ−１ｃｍ−２の値）を伴う典型的なＧａＡｓ  ＭＯＳキャパシタスペクトルを示す。一方、サンプル（ｂ）では、Ｄｉｔスペクトル全体（−□−）は１０１１ｅＶ−１ｃｍ−２の高めに位置しており、中間ギャップにおいて２×１０１２ｅＶ−１ｃｍ−２のＤｉｔ  ｍａｘを示している。この解析は、その場(in-situ)Ｈ２Ｓ処理した表面では中間ギャップでＤｉｔの１桁減少を示しており、ＧａＡｓ（００１）の有効なパッシベーションを確認できた。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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