(57)【要約】【課題】ボイドとヒロックの発生の双方を抑制してＣｕ配線を形成する。【解決手段】半導体基板上の層間絶縁膜に溝パターンを形成する工程（Ｓ１）、めっき法によりＣｕ膜を形成する工程（Ｓ２，Ｓ３）、１３０〜１８０℃で第１アニールを行う工程（Ｓ４）、ＣＭＰにより溝パターン以外の銅膜を除去する工程（Ｓ５）、３００〜３５０℃でグレイン成長のための第２アニールを行う工程（Ｓ６）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜に配線溝を形成する工程、
前記層間絶縁膜上に、めっき法により銅膜を形成し、前記配線溝内を埋め込む工程、
１３０℃〜１８０℃の温度範囲で第１のアニールを行う工程、
層間絶縁膜上の余剰の銅を除去する工程、
３００℃〜３５０℃の温度でグレイン成長のための第２のアニールを行う工程、
とを備える半導体装置の製造方法。
【請求項２】
前記層間絶縁膜上に、バリアメタル膜及び銅シード膜を形成した後、電解めっき法により銅膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のアニールは、バッチ式加熱装置内で２０分〜４０分あるいは枚様式加熱装置内で８０秒〜１２０秒実施され、前記第２のアニールはバッチ式加熱装置内で２０分〜４０分実施される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２のアニールは、還元ガス雰囲気、不活性ガス雰囲気あるいはその両方を混合雰囲気で行われる請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
層間絶縁膜上の余剰の銅を除去する工程は、化学機械研磨法による請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２のアニールを行った後、層間絶縁膜上にキャップ層及び別の層間絶縁膜を形成する工程を有する請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にダマシン法による銅配線の形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置では微細な配線を形成するために、銅（Ｃｕ）が用いられている。Ｃｕ配線を形成する場合には、層間絶縁膜中に形成した溝パターン内にＣｕを埋め込むダマシン法が一般に用いられている（特許文献１、２、３）。
【０００３】
ダマシン法において、溝パターン内にＣｕを充填させるためには、めっき法が用いられる。Ｃｕ充填に用いられるめっき法では、Ｃｕ配線形成後にアニール処理を行い、不純物の脱離やグレイン成長を行うことが重要である。アニール処理によって、Ｃｕ配線のエレクトロマイグレーション耐性が向上する効果が得られる。一方、このアニール処理によってＣｕ膜にボイドやヒロック等が発生することがある。しかしながら、Ｃｕ膜中にボイドやヒロック等が発生すると、導通不良の原因となってしまう。
【０００４】
そこで、ボイドを抑制するために、特許文献１では、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）法による表面研磨を行った後に３００℃〜５００℃の温度でアニール処理を行う方法が提案されている。
【０００５】
また、ボイドはアニールの際の昇温速度にも依存して発生することから、特許文献３では、ＣＭＰ前に、室温状態から２０℃／分以下の速度で昇温し１００℃〜３００℃の温度でアニールを行う方法が提案されている。
【０００６】
一方、ヒロックを抑制するために、特許文献２では、めっき後に４００℃の高温でアニール処理し、ＣＭＰ後に１００℃〜２５０℃の低温でアニール処理する方法が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１８６２６１号公報
【特許文献２】特開２００４−０６３９８０号公報
【特許文献３】特開２００５−２２８９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、アニール処理の最適化について検討した結果、従来の方法ではボイドとヒロックの発生を共に抑制することが困難であることを見出した。
【０００９】
例えば、めっき後（ＣＭＰ前）のアニール処理を高温で行うと、応力緩和の効果によってヒロックの抑制効果が向上するが、ボイドの発生は逆に増加してしまう。このため、従来の方法では、信頼性の高いＣｕ配線を形成することが困難であった。
【課題を解決するための手段】
【００１０】
本発明者は、ボイドとヒロックの双方を抑制するため、Ｃｕめっきによる溝パターンの埋め込み後に、低温で第１のアニール処理し、ボイドの発生を抑制しながらグレイン成長と不純物脱離を行い、不要なＣｕをＣＭＰで除去後、高温で第２のアニールを実施することによってＣｕ膜中のグレインを成長させ、ヒロックの原因となる欠陥を低減させることが可能であることを見出した。
【００１１】
すなわち、本発明の一実施形態によれば、
半導体基板上の層間絶縁膜に配線溝を形成する工程、
前記層間絶縁膜上に、めっき法により銅膜を形成し、前記配線溝内を埋め込む工程、
１３０℃〜１８０℃の温度範囲で第１のアニールを行う工程、
層間絶縁膜上の余剰の銅を除去する工程、
３００℃〜３５０℃の温度でグレイン成長のための第２のアニールを行う工程、
とを備える半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
ボイドとヒロックの発生の双方を抑制してＣｕ配線を形成することができる。これにより、信頼性の高い半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る半導体装置の製造方法の工程フローである。
【図２】本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法の工程断面図である。
【図７】第２アニールの温度を固定（２００℃）して、第１アニールの温度を変化させた場合のボイドの発生数の測定結果を示すグラフである。
【図８】第２アニール温度を固定（２００℃および３００℃）して、第１アニールの温度を変化させた場合のヒロックの発生数の測定結果を示すグラフである。
【図９】第１アニール温度を１６５℃に固定して、第２アニール温度を変化させたときのヒロック数の測定結果を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、具体的な実施形態例を挙げて本発明について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１５】
図１の工程フローに従って、半導体基板上の絶縁膜に配線材料を埋め込む溝パターンを形成し、バリアメタルとＣｕシード膜を堆積する。Ｃｕシード膜を電極として、電解めっき法でＣｕを埋設し、めっき後に第１のアニール工程を行う。余分なＣｕをＣＭＰで除去した後、第２のアニール工程を行う。
【００１６】
製造方法の詳細について、図２〜図５の断面図および工程フロー（図１）を参照して説明する。
【００１７】
（図２）
シリコン等の半導体基板１の主面上に、ＭＯＳトランジスタ等の素子（図示せず）を形成したものを準備する。
【００１８】
半導体基板１上に酸化シリコン（ＳｉＯ２）等を用いて、第１層間絶縁膜２を形成する。
フォトレジスト膜で形成したマスク（図示せず）を用いて第１層間絶縁膜２の異方性ドライエッチングを行い、配線を形成する領域に溝パターン３を形成する（工程Ｓ１）。本実施形態では、溝パターン３として開口幅１００ｎｍ、深さ２２０ｎｍの溝を形成した。溝パターン３の寸法は一例であって、さらに開口幅の狭いパターンの場合にも本発明を適用することが可能である。
【００１９】
なお、必要に応じて、先に形成しておいたＭＯＳトランジスタ等の素子に接続するためのコンタクトプラグを形成しておき、以下の説明で形成するＣｕ配線と接続するようにしてもよい。
【００２０】
（図３）
バリアメタル膜４とＣｕシード膜５ａを順次堆積する（工程Ｓ２）。
バリアメタル膜４としては、膜厚１０ｎｍ〜２０ｎｍ程度のＴａＮ膜または、ＴａＮ膜上にＴａ膜を堆積した積層膜を例示できる。バリアメタル膜４はスパッタリング法によって形成できる。
Ｃｕシード膜５ａはスパッタリング法で形成した、膜厚４０ｎｍ〜６０ｎｍ程度のＣｕ膜である。
【００２１】
（図４）
電解めっき法によって、溝パターン３内を充填するようにＣｕ膜５を形成する（工程Ｓ３）。
この後に、バッチ式の縦型アニール装置を用い、還元ガス雰囲気（例えばＨ２等）、不活性ガス雰囲気（例えば、Ａｒ、Ｎ２等）または、還元ガスと不活性ガスの混合雰囲気中で、温度１３０℃〜１８０℃の範囲で第１のアニール処理を２０分〜４０分程度行う（工程Ｓ４）。
【００２２】
本発明では、めっき工程後の第１アニール処理を１３０℃〜１８０℃の低温で実施することにより、金属膜中にボイドが形成されるのを抑制することが可能となる。
【００２３】
第１のアニール処理には、枚葉式のヒーター装置も使用でき、この場合には、温度１３０℃〜１８０℃の範囲で８０秒〜１２０秒程度の加熱を行えばよい。
【００２４】
３００℃程度までアニール温度を上げる場合には、昇温速度を早くしすぎるとボイドが出来やすくなるが、本発明の第１アニールは１３０℃〜１８０℃の範囲までしか温度を上昇させない。このため、バッチ式の縦型アニール装置に比べて昇温速度の速い装置である、枚葉式ヒーター装置であっても第１アニール処理に使用することができる。
【００２５】
（図５）
ＣＭＰ法で研磨を行い、第１層間絶縁膜２上のＣｕ膜５およびバリアメタル膜４を除去し、溝パターン３の内部にのみＣｕ膜５とバリアメタル膜４を残存させる（工程Ｓ５）。
【００２６】
この後に、バッチ式の縦型アニール装置を用い、還元ガス雰囲気（例えばＨ２）、不活性ガス雰囲気（例えば、Ａｒ、Ｎ２等）または、還元ガスと不活性ガスの混合雰囲気中で、温度３００℃〜３５０℃の範囲で第２アニール処理を２０分〜４０分程度行う（工程Ｓ６）。
【００２７】
ＣＭＰ実施後の第２アニール処理を３００℃〜３５０℃の高温で処理することで、Ｃｕ配線表面に発生するヒロックを抑制できる。
第２アニール処理では、３００℃〜３５０℃の範囲まで温度を上昇させるため、枚葉式に比べて昇温速度の遅いバッチ式の縦型アニール装置を用いることが好ましい。
【００２８】
（図６）
Ｃｕ配線の表面を覆うように、キャップ膜６および第２層間絶縁膜７を形成する。
キャップ膜６はＣｕの拡散を防止する機能を有するもので、例えば、ＳｉＣＮ膜を例示することができる。
本発明では、あらかじめ第２アニール処理を３００℃〜３５０℃の範囲で行っておくことにより、Ｃｕ配線上に形成するキャップ膜６を４００℃程度の温度で形成する場合においてもヒロックの発生を抑制する効果が得られる。
第２層間絶縁膜７としては、ＳｉＣＯ等の低誘電体膜または酸化シリコン膜を例示できる。
必要に応じて、さらに上層の配線層等を形成すれば、半導体装置が完成する。
【００２９】
図７に、直径３００ｍｍの半導体基板を用い、第２アニールの温度を固定（２００℃）して、第１アニールの温度を変化させた場合のボイドの発生数の測定結果を示す。ボイドの発生数は、表面欠陥検査装置を用いてカウントした。第１アニールの温度を変化させた場合のボイドの発生数は、第２アニールの温度によらず同等の傾向を示す。
【００３０】
めっき法で形成したＣｕ膜は、埋め込む溝パターンの微細化や、電解めっき法における低電流密度化によって、膜形成時のグレインサイズが小さくなる。このため膜中に点欠陥が多く存在しており、図７に示すようにめっき後のアニール温度を高くするほど、ボイドの発生数が多くなる。
【００３１】
図８に、直径３００ｍｍの半導体基板を用い、第２アニール温度を固定（２００℃および３００℃）して、第１アニールの温度を変化させた場合のヒロックの発生数の測定結果を示す。ヒロックの発生数は、表面欠陥検査装置を用いてカウントした。
【００３２】
図８に示すように、第１アニール温度が低いほどヒロックが増加する。また、第２アニール温度は高い方がヒロック数が減少する。これは、めっき後の第１アニールを低温で処理すると、グレイン成長や応力緩和が不十分なためである。
【００３３】
本発明では、第１アニールを１３０℃〜１８０℃の範囲で処理することにより、ボイドの発生を抑制しつつ、ヒロックの発生も抑制することが可能となる。
【００３４】
図９に、直径３００ｍｍの半導体基板を用い、第１アニール温度を１６５℃に固定して、第２アニール温度を変化させたときのヒロック数の測定結果を示す。
【００３５】
図９に示すようにＣＭＰ後に行う第２アニールの温度が高いほど、ヒロック数が減少する。
【００３６】
ここで、第２アニールの温度３５０℃よりも高くしてしまうと、加熱時にＣｕ表面が凝集を起こしやすく、配線表面のモホロジーが劣化してしまう。このため第２アニール温度は３００℃〜３５０℃の範囲で行うことが好ましい。
【００３７】
以上説明したように、Ｃｕめっきによる溝パターンの埋め込み後に、第１のアニールを１３０℃〜１８０℃の低温で処理することで、ボイドの発生を抑制しながら、グレイン成長とＣｕ膜中に残存する不純物の脱離を行うことができる。次に不要なＣｕをＣＭＰで除去した後に、第２のアニールを３００℃〜３５０℃の高温で実施する。第２のアニールによってＣｕ膜中のグレインをさらに成長させ、ヒロックの原因となる欠陥を低減させることができる。アニール温度を変更して２回実施することにより、ボイドとヒロックの発生の双方を抑制することが可能となる。
【符号の説明】
【００３８】
１  半導体基板
２  第１層間絶縁膜
３  溝パターン
４  バリアメタル膜
５  Ｃｕ膜
５ａ  Ｃｕシード膜
６  キャップ膜
７  第２層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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