(57)【要約】      （修正有）【課題】シリコン・オン・インシュレータ構造において複数電界効果トランジスタを備える新規な半導体デバイスを提供する。【解決手段】基板２００と、基板上の酸化物層１９０と、酸化物層上の半導体層２３０を備えるＳＯＩ構造の電解効果トランジスタと、半導体・オン・インシュレータ構造（ＳｅＯＩ構造）のＦＥＴであって、基板内にチャンネル領域２００を備え、前記ＦＥＴ構造のＢＯＸ構造酸化物層１９０の少なくとも一部である誘電体をゲート誘電体とし、基板２００をチヤネルとする半導体デバイス。【選択図】図３
2011228677.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層、特に、単結晶シリコン層とを備える半導体・オン・インシュレータ、ＳｅＯＩ、構造、特にシリコン・オン・インシュレータ、ＳＯＩ、構造と、
電界効果トランジスタ、ＦＥＴを、
を備え、
前記ＦＥＴは、
前記基板内のチャンネル領域と、
前記半導体・オン・インシュレータ構造の前記酸化物層の少なくとも一部である誘電体と、
少なくとも部分的に前記半導体・オン・インシュレータ構造の前記半導体層の第１の部分であるゲートと、
を備える半導体デバイス。
【請求項２】
前記誘電体がゲート誘電体であり、前記ゲートが、特に、前記半導体・オン・インシュレータ構造の前記半導体層の前記第１の部分上にポリシリコン層を更に備えるゲート電極である、請求項１に記載の半導体デバイス。
【請求項３】
前記ＦＥＴが浮遊・ゲートＦＥＴであり、前記誘電体がトンネル誘電体であり、前記ゲートが浮遊・ゲートである、請求項１に記載の半導体デバイス。
【請求項４】
前記半導体・オン・インシュレータ構造の前記半導体層の第２の部分で作られるチャンネル領域とソース領域とドレイン領域とを備える他のＦＥＴを更に備える、請求項１〜３のいずれか１項に記載の半導体デバイス。
【請求項５】
前記ＳｅＯＩ構造の前記半導体層の前記第１の部分と前記ＳｅＯＩ構造の前記半導体層の前記第２の部分が少なくとも部分的に相互に重なっている、請求項４に記載の半導体デバイス。
【請求項６】
前記ＳｅＯＩ構造の前記半導体層の前記第１の部分が少なくとも部分的に前記他のＦＥＴのソース領域あるいはドレイン領域を形成する、請求項５に記載の半導体デバイス。
【請求項７】
前記半導体・オン・インシュレータ構造の前記半導体層の第３の部分で作られるチャンネル領域とソース領域とドレイン領域とを備える追加のＦＥＴを更に備える、請求項１〜６のいずれか１項に記載の半導体デバイス。
【請求項８】
前記半導体・オン・インシュレータ構造の前記半導体層の前記第１の部分が前記半導体・オン・インシュレータ構造の前記半導体層の前記第３の部分と異なっており、前記半導体・オン・インシュレータ構造の前記酸化物層の一部から作られる前記誘電体を含む前記ＦＥＴを前記追加のＦＥＴから分離する絶縁体領域、特に浅いトレンチ絶縁部を更に備えている、請求項７に記載の半導体デバイス。
【請求項９】
半導体デバイスを製造する方法であって、
基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層を備える半導体・オン・インシュレータ、ＳｅＯＩ、構造を準備するステップと、
前記半導体層上にポリシリコン層を形成して、ＳｅＯＩ構造上にポリシリコンを得るステップと、
ＳｅＯＩ構造上の前記ポリシリコンをエッチングして、前記基板内のチャンネル領域と、前記ＳｅＯＩ構造の前記酸化物層の一部から作られるゲート誘電体と、少なくとも部分的に前記ＳｅＯＩ構造の前記半導体層の第１の部分と前記半導体層上に形成される前記ポリシリコン層の一部とで作られるゲート電極を備えるＦＥＴを形成するステップと、
を含む、前記方法。
【請求項１０】
半導体デバイスを製造する方法であって、
基板と、前記基板上の酸化物層と、前記酸化物層上の半導体層を備える半導体・オン・インシュレータ、ＳｅＯＩ、構造を準備するステップと、
前記半導体層上に誘電体層を形成するステップと、
前記誘電体層上にポリシリコン層を形成して、多層構造を得るステップと、
前記多層構造をエッチングして、前記基板内のチャンネル領域と、前記ＳｅＯＩ構造の前記酸化物層の一部から作られるトンネル誘電体と、前記ＳｅＯＩ構造の前記半導体層の第１の部分で作られる浮遊ゲートと、前記半導体層上に形成される前記誘電体層の一部で作られるゲート誘電体と、前記誘電体層上に形成される前記ポリシリコン層の一部を備えるゲート電極を備える浮遊・ゲートＦＥＴを形成するステップと、
を含む、前記方法。
【請求項１１】
前記ＳｅＯＩ構造上にマスク層を形成するステップと、
前記マスク層を通して基板にまで及ぶと共に前記ＳｅＯＩ構造の第１の領域を前記ＳｅＯＩ構造の第２の領域から分離する浅いトレンチ絶縁部を形成するステップと、
前記ＳｅＯＩ構造の前記第２の領域から前記マスク層を除去するステップと、
次に、前記ＳｅＯＩ構造の前記第２の領域上に誘電体層を形成するステップと、
前記誘電体層上に金属層を形成するステップと、
前記ＳｅＯＩ構造の前記第１の領域から前記マスク層を除去するステップと、
前記第２の領域における前記金属層と、前記誘電体層と、前記ＳｅＯＩ構造とをエッチングして、前記ＳｅＯＩ構造の前記第２の領域にＭＯＳＦＥＴを形成するステップと、
を更に含み、
前記ポリシリコン層が前記ＳｅＯＩ構造の前記第１の領域における前記半導体層上に形成されて、ＳｅＯＩ構造上と前記金属層上にポリシリコンを得る、請求項９に記載の方法。
【請求項１２】
前記ＳｅＯＩ構造上にマスク層を形成するステップと、
前記マスク層を通して前記基板にまで及ぶと共に前記ＳｅＯＩ構造の第１の領域を前記ＳｅＯＩ構造の第２の領域から分離する浅いトレンチ絶縁部を形成するステップと、
前記ＳｅＯＩ構造の前記第２の領域から前記マスク層を除去するステップと、
次に、前記ＳｅＯＩ構造の前記第２の領域上に他の誘電体層を形成するステップと、
前記他の誘電体層上に金属層を形成するステップと、
前記ＳｅＯＩ構造の前記第１の領域から前記マスク層を除去するステップと、
前記第２の領域における前記金属層と、前記他の誘電体層と、前記ＳｅＯＩ構造とをエッチングして、前記ＳｅＯＩ構造の前記第２の領域に前記ＭＯSＦＥＴを形成するステップと、
を更に含み、
前記誘電体層が前記半導体層上に形成され且つ前記ポリシリコン層が前記誘電体層上に形成されて、前記ＳｅＯＩ構造の前記第１の領域において多層構造を得る、請求項１０に記載の方法。
【請求項１３】
前記ＳｅＯＩ構造上にＭＯＳＦＥＴを製造するステップであって、
前記ＳｅＯＩ構造の前記単結晶シリコン層上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート電極を形成する工程と、
ソース領域とドレイン領域を形成して、前記ソース領域とドレイン領域の一方が少なくとも部分的に前記ＳｅＯＩ構造の前記半導体層の前記第１の部分で少なくとも部分的に作られる前記ゲート電極の少なくとも一部で形成される工程と、
を含む、前記ステップを更に含む、請求項９に記載の方法。
【請求項１４】
前記ＳｅＯＩ構造上にＭＯＳＦＥＴを製造するステップであって、
前記ＳｅＯＩ構造の前記単結晶シリコン層上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート電極を形成する工程と、
ソース領域とドレイン領域を形成して、前記ソース領域と前記ドレイン領域の一方が少なくとも部分的に前記ＳｅＯＩ構造の前記シリコン層の前記第１の部分で少なくとも部分的に作られる前記浮遊ゲートの少なくとも一部で形成される工程と、
を含む、前記ステップを更に含む、請求項１０に記載の方法。
【請求項１５】
前記ＳｅＯＩ構造を設けるステップは、
基板層と、前記基板層上の第１の（二）酸化シリコン層と、前記第１の（二）酸化シリコン層上の単結晶シリコン層を備えるシリコン・オン・インシュレータ、ＳＯＩ、スタックを準備する工程と、
前記単結晶シリコン層上に第２の酸化物層と前記第２の酸化物層上にマスク層を形成する工程と、
前記第２の酸化物層と前記マスク層をパターン形成して、前記単結晶シリコン層の第１の部分を露出させる工程と、
得られた前記構造をアニールプロセスに供し、それにより、薄膜化された（二）酸化シリコン層を得るために前記単結晶シリコン層の露出された前記第１の部分の下の前記第１の（二）酸化シリコン層の前記部分を部分的に溶解する工程と、
前記第２の酸化物層と前記マスク層を除去する工程と、
を備え、
前記ＳＯＩ構造の前記酸化物層の前記部分が前記薄膜化された（二）酸化シリコン層の少なくとも一部である、請求項９〜１４のいずれか１項に記載の方法。
【請求項１６】
前記ＳｅＯＩ構造を設けるステップは、
基板層と、前記基板層上の第１の酸化物層と、前記第１の酸化物層上の単結晶シリコン層を備えるシリコン・オン・インシュレータ、ＳＯＩ、スタックを準備する工程と、
前記単結晶シリコン層上に第２の酸化物層と前記第２の酸化物層上にマスク層を形成する工程と、
前記第２の酸化物層と前記マスク層をパターン形成して、前記単結晶シリコン層の第１の部分を露出させる工程と、
露出された前記単結晶シリコン層を熱的に酸化して、前に露出された前記単結晶シリコン層と第１の薄膜化された単結晶シリコン層上に酸化シリコン層を形成する工程と、
前記第２の酸化物層と前記マスク層と前に露出された前記単結晶シリコン層上に形成された前記酸化シリコン層を除去する工程と、
を含み、
前記ＳＯＩ構造の前記シリコン層の第１の部分が前記第１の薄膜化された単結晶シリコン層の少なくとも一部である、請求項９〜１５のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）構造における電界効果トランジスタの製造、特に、機能領域を共有することになる高密度に充填された電界効果トランジスタを備えるシステム・オン・チップに関する。
【背景技術】
【０００２】
半導体・オン・インシュレータ（ＳｅＯＩ）、特に、シリコン・オン・インシュレータ（ＳＯＩ）半導体デバイスが現在の、また、将来の半導体製造、例えば、相補型金属酸化物半導体（ＣＭＯＳ）技術の関連において関心が増加している。最新の集積回路において、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ素子の形の電解効果トランジスタ、抵抗、キャパシタ等の非常に多くの個々の回路素子が１つのチップ上に形成される。典型的には、これらの回路素子の特徴サイズは、速度及び／又は電力消費の観点で性能の程度が改善された現在利用可能な集積回路を提供するために、新規なあらゆる回路生成方法の導入において着実に減少している。トランジスタの大きさを小さくすることは、ＣＰＵのような複雑な集積回路を着実に改善させるデバイス性能において重要な側面である。大きさを小さくすることは、一般にスイッチング速度を増加することになり、それにより、信号処理性能が向上する。
【０００３】
ＣＭＯＳ技術を用いる複雑な集積回路の製造中、何百万ものトランジスタ、即ち、ｎ−チャンネルトランジスタとｐ−チャンネルトランジスタが半導体結晶層を含む基板上に形成される。トランジスタ素子は、これらのデバイスの全体の性能を実質的に決定する高度に複雑な集積回路の支配的な回路素子である。
【０００４】
ｎ−チャンネルトランジスタかｐ−チャンネルトランジスタが考慮されているかどうかにかかわらず、ＭＯＳトランジスタは、いわゆるｐｎ−接合を備え、ドレイン領域とソース領域の間に配置された大量にドープされたドレイン領域とソース領域の接合部によって形成される。チャンネル領域の導電性、即ち、導電性チャンネルの駆動電流の能力は、チャンネル領域の近くに形成され且つ絶縁薄層によってそこから分離されるゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電性チャンネルの形成に際し、チャンネル領域の導電性は、ドーパント濃度、即ち、多数の電荷キャリアの移動度に左右され、トランジスタの幅方向のチャンネル領域の所定の拡張に対してはチャンネル長さとも呼ばれるソース領域とドレイン領域の間の距離に左右される。
【０００５】
回路要素の寸法が小さくなることにより、個々のトランジスタ素子の性能が向上するだけでなく、これらの充填密度も改善され、それにより、所定のチップ領域に多くの機能を取り込む潜在的可能性を与える。このため、アナログ回路、デジタル回路等の異なるタイプの回路を含むことができる非常に複雑な回路が開発されてきており、それにより、１つのチップ上に全体のシステム（ＳｏＣ）を実現している。
【０００６】
しかしながら、トランジスタの寸法を継続的に縮小することは、これに関連する複数の課題を含み、ＭＯＳトランジスタのチャンネルの長さを着実に減少させることによって得られる利点を過度に減殺しないように対処されなければならない。この観点での１つの主要な問題は、ドレイン領域とソース領域及びそれに接続されるいかなるコンタクトにおいても低いシート抵抗とコンタクト抵抗を与えるとともにチャンネルの制御性を維持することである。例えば、チャンネルの長さを低減することは、ゲート電極とチャンネル領域の間の容量結合を増すことが必要になり、これはゲート絶縁層の厚さを薄くすることを要求することになる。現在、二酸化シリコンをベースにしたゲート絶縁層の厚さは、１〜２ナノメートルの範囲にあり、ここで、更に薄くすることはゲートの誘電体の厚さを薄くするときに典型的に指数的に漏洩電流が増加するという視点であまり望ましくない。
【０００７】
しかしながら、ゲート電極の製造に従来から使われているゲート絶縁とポリシリコンの接合部は、一様なドーパントのプロファイルに影響を与え、その結果、粗末な接着特性と信頼性の欠陥が生じる粒界に特徴を有する。更に、継続的な回路素子の寸法の縮小化がなされ、最近の技術進捗があるにもかかわらず、異なる性能特性のトランジスタ素子のよりコンパクトな形状がなお求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記を考慮して、本発明は、半導体デバイスの製造法及びトランジスタがゲート誘電体−ゲート電極の接合部に関して空間効率がよく且つ改善された特性で形成され得る半導体デバイスに関する。
【課題を解決するための手段】
【０００９】
上記の目的に対処するために、
基板と、基板上の酸化物層（ＢＯＸ層）と、酸化物層上の半導体層、特に単結晶シリコン層を備える半導体・オン・インシュレータ、特に、シリコン・オン・インシュレータ、ＳＯＩ、構造と、
電界効果トランジスタ、ＦＥＴを備え、
このＦＥＴは、
基板内のチャンネル領域と、
半導体・オン・インシュレータの酸化物層構造の少なくとも一部である誘電体と、
少なくとも部分的に、半導体・オン・インシュレータ構造の半導体層の第１の部分であるゲートと、
を備える請求項１に記載の半導体デバイスが提供される。
【００１０】
一具体的実施形態において、誘電体はゲート誘電体であり、ゲートは、特に、少なくとも部分的にゲートを形成する半導体・オン・インシュレータ構造、例えば、ＳＯＩ構造の半導体層（例えば、単結晶シリコン層）の第１の部分上にポリシリコン層を更に備えることができるゲート電極である。
【００１１】
以下に、単結晶層を備えるＳＯＩ構造を説明する。しかしながら、シリコンに限らず、いかなる半導体・オン・インシュレータ構造も本発明に包含され得ることは理解されるべきである。
【００１２】
従って、本発明によれば、ＳＯＩ構造の最初のＢＯＸ層の部分の形のゲート誘電体を有するＦＥＴが設けられ、更に、少なくとも部分的に、ＳＯＩ構造の単結晶シリコン層の部分から形成されるゲート電極を有する。それにより、単結晶シリコンによる改善された電極特性が得られ（当該技術において、通常ポリシリコンがゲート材料として用いられているだけである）、誘電体とゲート電極の間の接合部の材料特性が著しく改善される。当該技術において、ポリシリコン・酸化物接合部がゲート電極とゲート誘電体との間に設けられている。本発明によれば、単結晶シリコン・酸化物接合部がゲート電極とゲート誘電体との間に設けられ、それにより、不均一なドーパントの分布を生じる粒界が避けられ且つ高性能のトランジスタの長期運用の信頼性、更にＶＴの可変性への寄与にも影響を与える。従って、設けられるトランジスタは、高電圧の用途に、例えば、ＲＦデバイス、また静電放電（ＥＳＤ）の保護の関連において特に適している。
【００１３】
他の具体的実施形態において、ＦＥＴは浮遊・ゲートＦＥＴであり、誘電体はトンネル誘電体であり、ゲートは浮遊・ゲートである。浮遊・ゲートＦＥＴは、更に、浮遊・ゲート上のゲート誘電体とゲート誘電体上の、特にポリシリコンで作られるゲート電極を備える。前と同様に、単結晶シリコン・酸化物接合部は、今度は浮遊・ゲートとトンネル誘電体の間に設けられる。単結晶シリコン・酸化物接合部により、従来のポリシリコン・酸化物接合部に比べて改善された電荷／データの保持が達成される。従って、本実施形態は、特に高電圧のＦＬＡＳＨメモリデバイスの製造に適している。浮遊・ゲートＦＥＴの製造は、ゲート誘電体としてのＢＯＸ層の一部と上述のように少なくとも部分的に単結晶シリコンで作られるゲート電極を備えるＦＥＴの製造と両立するものである。
【００１４】
上記の例において、例えば、ＳＯＩ構造の基板がポリシリコンの基板であってもよく、ＢＯＸ層が二酸化シリコン層の形で設けられてもよい。ＳＯＩ構造は、ＳＭＡＲＴＣＵＴ（著作権）プロセスによって得ることができる。
【００１５】
本発明のＦＥＴに関する上記の例は、ＳＯＩ上の従来のバルクトランジスタ（ＭＯＳＦＥＴ）との同時一体化に特に適している。従って、上記の例の１つの半導体デバイスは、更に共にＳＯＩ構造のシリコン層の第２の部分で作られるチャンネル領域とソース・ドレイン領域を備える他のＦＥＴを備えてもよい。更に、他のＦＥＴは、ＳＯＩの単結晶シリコン層に位置するチャンネル領域上に形成される低ｋ材料を特に備える誘電体層とこのゲート誘電体層上に形成されるゲート金属層を備えてもよい。
【００１６】
実施形態によれば、ＳＯＩ構造のシリコン層の第１の部分は、ＳＯＩ構造のシリコン層の第２の部分と異なっており、絶縁体領域、特に浅いトレンチ絶縁部がいずれもＳＯＩ構造の単結晶シリコンの第２の部分で作られるチャンネル領域とソース・ドレイン領域を備える他のＦＥＴから、ＳＯＩ構造の酸化物層の一部から作られる誘電体層を備えるＦＥＴを分離して設けられる。あるいは、ＳＯＩ構造の単結晶シリコン層の第１の部分とＳＯＩ構造の単結晶シリコンの第２の部分は、少なくとも部分的に相互に重なり合っている。特に、ＳＯＩ構造の単結晶シリコンの第１の部分（本発明のトランジスタに対するゲートとして機能する）は、少なくとも部分的に他の（即ち、従来の）ＦＥＴのソース領域あるいはドレイン領域を形成し得る。
【００１７】
いずれの場合においても、トランジスタの製造のためのプロセス流れは、トランジスタデバイス双方の同時一体化を容易に可能にする。ＳＯＩ構造の単結晶シリコン層の第１の部分が他のＦＥＴの少なくとも部分的にソース領域あるいはドレイン領域を形成するとき、必要な空間を最小化することを可能にする非常にコンパクトな構成が生じる。
【００１８】
更に、半導体デバイスはＦＥＴを備えてもよく、ＦＥＴはＳＯＩ構造の酸化物層の一部から作られる誘電体と、そのＦＥＴとは分離される従来のＭＯＳＦＥＴと、ＳＯＩ構造の酸化物層の一部から作られる誘電体を備える本発明のＦＥＴのゲートと共有するソース領域あるいはドレイン領域を有する追加の従来のＭＯＳＦＥＴを備えている。
【００１９】
上述の目的を説明するために、本発明は、また、半導体デバイスを製造する方法であって、
基板と、基板上の酸化物層と、酸化物層上の単結晶シリコン層を備える半導体・オン・インシュレータ、ＳＯＩ構造を準備するステップと、
単結晶シリコン層上にポリシリコン層を形成して、ＳＯＩ構造の上にポリシリコンを得るステップと、
ＳＯＩ構造上のポリシリコンをエッチングして、基板内のチャンネル領域と、ＳＯＩ構造の酸化物層の一部分から作られるゲート誘電体と、ＳＯＩ構造の単結晶シリコン層の第１の部分と少なくとも部分的には単結晶シリコン層上に形成されるポリシリコン層の一部とで作られるゲート電極を備えるＦＥＴを形成するステップを含む、前記方法を提供する。エッチングは、ＳＯＩ構造上のポリシリコン層の上に形成されるとともにパターン形成されたフォトレジストに基づいて行われ得る。
【００２０】
本発明の方法の次の実施形態において、埋め込まれた酸化物層上の単結晶シリコン層を備えるＳＯＩ構造を参照して説明されるが、原理的に、他のいかなる半導体材料も使用し得る。従って、本発明は半導体・イン・インシュレータ構造、例えば、酸化物層上のゲルマニウムあるいはシリコン・ゲルマニウムを含むものを包含し、ＳＯＩ構造に限定されないことは理解されるべきである。
【００２１】
方法は、更に、
ＳＯＩ構造上にマスク層を形成するステップと、
マスク層を通して基板にまで及ぶと共にＳＯＩ構造の第１の領域をＳＯＩ構造の第２の領域から分離する浅いトレンチ絶縁部を形成するステップと、
ＳＯＩ構造の第２の領域からマスク層を除去するステップと、
次に、ＳＯＩ構造の第２の領域上に誘電体層を形成するステップと、
誘電体層上に金属層を形成するステップと、
ＳＯＩ構造の第１の領域からマスク層を除去するステップと、
第２の領域における金属層と、誘電体層と、ＳＯＩ構造をエッチングして、ＳＯＩ構造の第２の領域にＭＯＳＦＥＴを形成するステップと、
を含むことができ、
ポリシリコン層がＳＯＩ構造の第１の領域において単結晶シリコン層上に形成されて、ＳＯＩ構造上と金属層上にポリシリコンを得る。
【００２２】
従来のＭＯＳＦＥＴとの同時一体化は容易に実現され得る。従って、上記実施例による方法は、更に、ＳＯＩ構造上にＭＯＳＦＥＴを製造するステップであって、
ＳＯＩ構造の単結晶シリコン層上にゲート誘電体を形成する工程と、
ゲート誘電体上にゲート電極を形成する工程と、
ソース領域とドレイン領域を形成して、ソース領域とドレインの領域の一方が、少なくとも部分的にＳＯＩ構造の単結晶シリコンの第１の部分で少なくとも部分的に作られるゲート電極の少なくとも一部で形成される工程とを含む、前記ステップを含むことができる。
【００２３】
更に、半導体デバイスを製造する方法であって、
基板と、基板上の酸化物層と、酸化物層上の単結晶シリコン層を備えるシリコン・オン・インシュレータ、ＳＯＩ構造を準備するステップと、
単結晶シリコン層上に誘電体層を形成するステップと、
誘電体層上にポリシリコン層を形成して、多層構造を得るステップと、
多層構造をエッチングして、基板内のチャンネル領域と、ＳＯＩ構造の酸化物層の一部から作られるトンネル誘電体と、ＳＯＩ構造の単結晶シリコン層の第１の部分で作られる浮遊ゲートと、単結晶シリコン層上に形成される誘電体層の一部で作られるゲート誘電体と、誘電体層上に形成されるポリシリコン層の一部を備えるゲート電極を備える浮遊・ゲートＦＥＴを形成するステップとを含む、前記方法が提供される。
【００２４】
また前と同様に、エッチングステップは、ＳＯＩ構造上のポリシリコン層上に形成されるとともにパターン形成されるフォトレジストに基づいて行われ得る。
【００２５】
浮遊・ゲートトランジスタの形成を含むこの方法は、また、
ＳＯＩ構造上にマスク層を形成するステップと、
マスク層を通して基板にまで及ぶと共にＳＯＩ構造の第２の領域からＳＯＩ構造の第１の領域を分離する浅いトレンチ絶縁部を形成するステップと、
ＳＯＩ構造の第２の領域からマスク層を除去するステップと、
次に、ＳＯＩ構造の第２の領域上に他の誘電体層を形成するステップと、
他の誘電体層上に金属層を形成するステップと、
ＳＯＩ構造の第１の領域からマスク層を除去するステップと、
第２の領域における金属層と、誘電体層と、ＳＯＩ構造をエッチングして、ＳＯＩ構造の第２の領域にＭＯＳＦＥＴを形成するステップと、
を含むことができ、
誘電体層が単結晶シリコン層上に形成され且つポリシリコン層が誘電体層上に形成されて、ＳＯＩ構造の第１の領域において多層構造が得られる。
【００２６】
また前と同様に、従来のＭＯＳＦＥＴとの同時一体化は容易に実現される。従って、上記実施例による浮遊・ゲートトランジスタに関する方法は、更に、ＳＯＩ構造上にＭＯＳＦＥＴを製造するステップであって、
ＳＯＩ構造の単結晶シリコン層上にゲート誘電体を形成する工程と、
ゲート誘電体上にゲート電極を形成する工程と、
ソース領域とドレイン領域を形成して、ソース領域とドレイン領域の一方が少なくとも部分的にＳＯＩ構造の単結晶シリコンの第１の部分で少なくとも部分的に作られる浮遊ゲートで形成される工程とを含む、前記ステップを含むことができる。
【００２７】
本発明の半導体デバイスと方法の上記の実施例において、ＳＯＩ構造が含まれる。ＳＯＩ構造は、種々の厚さを有するＢＯＸ層を有する。特に、ＢＯＸ層の厚さは、高性能ＦＥＴの誘電体層あるいは浮遊・ゲートＦＥＴのトンネル誘電体に適切であるように適合され得る。
【００２８】
種々の厚さのＢＯＸ層を有するＳＯＩ構造は、
基板層と、基板層上の第１の（二）酸化シリコン層と、第１の（二）酸化シリコン層上の単結晶シリコン層を備えるＳＯＩスタックを準備し、
単結晶シリコン層上に第２の酸化物層と第２の酸化物層上にマスク層を形成し、
第２の酸化物層とマスク層をパターン形成して、単結晶シリコン層の第１の部分を露出させ、
得られた構造をアニールプロセスに供し、それにより、薄膜化された（二）酸化シリコン層を得るために単結晶シリコン層の露出された第１の部分の下の第１の（二）酸化シリコン層の部分を部分的に溶解し、
第２の酸化物層とマスク層を除去することによって得ることができる。
【００２９】
薄膜化された（二）酸化シリコン層は、次に、本発明の上記例において誘電体層あるいはトンネル誘電体として役立ち得る。即ち、ゲート誘電体あるいは浮遊誘電体が作られるＳＯＩ構造の酸化物層の部分は、薄膜化された（二）酸化シリコン層の少なくとも一部である。
【００３０】
高温のアニールプロセスは、Ａｒ及び／又はＮ２を含むアニール周囲において９００℃〜１２００℃の温度で行うことができ、それにより、第１の薄膜化された酸化シリコン層を得るために第１の薄膜化されたシリコン層の下の第１の酸化物層の部分が部分的に溶解する。
【００３１】
従って、種々の厚さのＢＯＸ層を有するＳＯＩ構造を得て、ＢＯＸ層の厚さが本発明に従って製造されるＦＥＴあるいは浮遊・ゲートＦＥＴのそれぞれゲート誘電体あるいはトンネル誘電体に対する標準を満足させるように適切に適合され得る相乗的利点が得られる。
【００３２】
更に、単結晶シリコン層の厚さは、確実に動作するゲート電極あるいは浮遊ゲートそれぞれに対する具体的な要求に適合させることができる。特に、形成され得る上記の例におけるＳＯＩ構造は、
基板層と、基板層上の第１の酸化物層と、第１の酸化物層上の単結晶シリコン層を備えるＳＯＩスタックを準備するステップと、
単結晶シリコン層上に第２の酸化物層と第２の酸化物層上にマスク層を形成するステップと、
第２の酸化物層とマスク層をパターン形成して、単結晶シリコン層の第１の部分を露出させるステップと、
露出された単結晶シリコン層を熱的に酸化して、前もって露出された単結晶シリコン層と第１の薄膜化された単結晶シリコン層上に酸化シリコン層を形成するステップと、
第２の酸化物層とマスク層及と前もって露出された単結晶シリコン層上に形成される酸化シリコン層を除去するステップを含み、
ＳＯＩ構造のシリコン層の第１の部分は、第１の薄膜化された単結晶シリコン層の少なくとも一部である。
【００３３】
熱酸化処理は、Ｏ２／Ｈ２あるいはＯ２／Ｈ２／ＨＣｌあるいはＯ２／ＨＣｌを含む酸素雰囲気中で更に／又は８００℃〜１０００℃の温度で行われ得る。
【００３４】
マスク層は、窒化物層、特に窒化シリコン層あるいは酸化物／窒化物層のスタックであり得る。ＢＯＸ層あるいは単結晶シリコン層の厚さを調節する上記の例のステップは反復され得る。従って、ＢＯＸ層を薄膜化するアニール処理を含む方法は、更に、単結晶シリコン層の露出された第１の部分上に第３の酸化物層と他のマスク層を形成するステップと、第３の酸化物層とその他のマスク層をパターン形成して、単結晶シリコン層の第２の部分を露出させるステップと、得られた構造を他のアニールプロセスに供し、それにより、単結晶シリコン層の露出された第２の部分の下の第１の薄膜化された酸化シリコンの部分を溶解して、第２の薄膜化された酸化シリコン層を得るステップを含むことができる。
【００３５】
同様に、薄膜化された単結晶シリコン層を形成する熱酸化ステップを含む方法は、更に、酸化シリコン層の一部の上に第２のマスク層を形成するステップと、第２のマスク層によって覆われていない酸化シリコン層の一部の下に位置する第１の薄膜化されたシリコン層の一部を熱的に酸化させ、それにより、他の酸化シリコン層と第２の薄膜化された単結晶シリコン層を形成するステップを含むことができる。
【００３６】
特に、ＳＯＩ構造内に埋め込まれた酸化物の溶解はＳＴＩ形成とドーパント注入と拡散を含む処理の前に行われることは留意されるべきである。ＳＴＩは、溶解されたＢＯＸ層と最初に設けられたＢＯＸ層の間の遷移ゾーンに配置される。
【図面の簡単な説明】
【００３７】
【図１ａ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｂ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｃ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｄ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｅ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｆ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図１ｇ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、ゲート誘電体としてＳＯＩ構造のＢＯＸ層の一部を備えるＦＥＴが形成される。
【図２ａ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｂ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｃ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｄ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｅ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｆ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図２ｇ】更に、本発明の半導体デバイスを製造する方法についての実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図３】ＭＯＳＦＥＴと下に位置決めされたＦＥＴを備える本発明の半導体デバイスの一実施例を示す図であり、ここで、ＭＯＳＦＥＴのドレインは、下に位置決めされたＦＥＴのゲートとして機能する。
【図４ａ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図４ｂ】本発明の半導体デバイスを製造する方法についての一実施例を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【図４ｃ】本発明の半導体デバイスを製造する方法についての一実施形態を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴが形成される。
【発明を実施するための形態】
【００３８】
本発明の追加の特徴と利点は、図面を参照して説明される。説明において、本発明の好ましい実施形態を例示することを意味する添付の図面が参照される。このような実施形態が本発明の全範囲を表すものではないことは理解される。
【００３９】
図１ａ−１ｇは、本発明の半導体デバイスを製造する実施形態の各段階を示す図である。ポリシリコン基板１、例えば、二酸化シリコンで作られる酸化物層２（ＢＯＸ層）、及び、単結晶シリコン層３を備えるＳＯＩ構造が示されている。図１ｂに示されるように、ハードマスク層４がシリコン層３の上に成長するか又は堆積される。図示した実施形態において、ハードマスク層は、酸化物薄層５と窒化シリコン層６を備えている。フォトレジストがハードマスク層４上に堆積され、浅いトレンチ絶縁部７を形成するようにパターン形成される。このために、ハードマスク層４と、シリコン層３とＢＯＸ層２がエッチングされ、得られたトレンチは基板１にまで部分的に及ぶ。次に、トレンチが１つ以上の誘電体材料、例えば、二酸化シリコンで充填され、余分の誘電体が化学-機械的平坦化によってマスク層５の表面から除去される。
【００４０】
図１ｃに示されるように、ハードマスク層４は領域Ａと領域Ｃから除去され、これらの領域において単結晶シリコン層を露出させる。次に、高ｋ誘電体層８（例えば、３．９を超える誘電体定数を有する）が単結晶シリコン層３と領域Ｂの窒化シリコン層６の露出面上に、また、浅いトレンチ絶縁部７の上部に形成され、次に、金属層９が高ｋ誘電体層８の上部に形成される（図１ｄを参照のこと）。例えば、高ｋ誘電体層８は窒化シリコンあるいは複合材料（ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２等）で作られていてもよく、金属層９はＴｉＮ、Ｗ、ＴａＮ、三成分（Ｔｉ−Ｔａ−Ｎ）等で作られていてもよい。
【００４１】
図１ｅに示される段階において、層８と層９は浅いトレンチ絶縁部７の間の領域Bからと浅いトレンチ部７から除去され、残ったマスク層４は浅いトレンチ絶縁部７の間の領域Ｂから除去される。次に、ポリシリコン層１０が図１ｆに示されるように堆積される。フォトレジスト（図示せず）が得られた構造の上に形成され、領域Ａ、Ｂ、Ｃにゲート電極を形成するようにエッチングするためにパターン形成される（図１ｇを参照のこと）。図１ｇに示される実施形態において、３つのＦＥＴが形成される。領域Ａと領域Ｃにおいて、ＳＯＩ上に従来のＭＯＳＦＥＴ２０が生成される。従来のＭＯＳＦＥＴ２０のチャンネル領域は、シリコン層３におけるゲート電極８の下に位置する。チャンネル領域に隣接して、ソース領域とドレイン領域が当該技術において既知のようにｎキャリア型あるいはｐキャリア型のドーパントによって形成される。ＭＯＳＦＥＴ２０のゲート電極は、金属層９から形成され、エッチングされたポリシリコン材料１０”も含んでいる。
【００４２】
本発明のＦＥＴ３０は、トレンチ絶縁部７によって従来のＭＯＳＦＥＴ２０から分離して形成される。本発明のＦＥＴ３０は、図１aに示されるＳＯＩ構造に設けられる最初のＢＯＸ層２から形成されるゲート誘電体と図１aに示されるＳＯＩ構造に設けられる最初の単結晶シリコン層３から形成される単結晶シリコン３’を備えるゲート電極に特徴を有する。ポリシリコン層１０’は、ゲート電極の一部としても形成される。ゲート誘電体の下の基板１に設けられるチャンネル領域に隣接したＮ又はＰのドーパントがソース領域とドレイン領域を与える。本発明のＦＥＴにおける図１ｇの当該技術とＭＯＳＦＥＴ２０を比較して、ＳＯＩ構造のＢＯＸ層がゲート誘電体として用いられ、ＳＯＩ構造の単結晶シリコンがゲート電極の一部として用いられる。それにより、当該技術に比較して、ゲート誘電体（二酸化シリコン）とゲート電極（単結晶シリコン）の間のより良い接合部が達成される。それにより、高電圧の高性能トランジスタの動作はより確実であり得る。ゲート電極の望ましい特性によっては、ＢＯＸ層２が領域Ａと領域Ｃよりも領域Ｂにおいてより小さい厚さを備えることは留意される。
【００４３】
図２aと図２ｂは、本発明の半導体デバイスを製造する方法について他の実施形態を示す図である。この実施形態によれば、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部と浮遊ゲートとしてＳＯＩ構造の単結晶シリコン層の一部を備える浮遊ゲートＦＥＴが形成される。１つは図１ｅに示される構成から始まり得る。例えば、酸化物誘電体層１１を成長させるために（図２ａを参照のこと）、単結晶シリコン層３の露出面をおよそ７００℃〜９００℃で熱的に酸化させる。あるいは、誘電体層１１、例えば、酸化シリコン層３を単結晶シリコン層３の露出面上に成長させるか又は堆積させる。次に、ポリシリコン層１０を領域Ａと領域Ｃにおいて金属層９上に堆積させる。
【００４４】
図１ｇを参照して上述したように、図２aに示される構成が領域Ａと領域Ｂの２つのＭＯＳＦＥＴ２０を形成するためにエッチンッグされる。更に、浅いトレンチ絶縁部７によってＭＯＳＦＥＴ２０から分離される浮遊・ゲートＦＥＴ４０が形成される。上記処理ステップによって領域Ｂにおける浮遊・ゲートＦＥＴ４０はトンネル誘電体２’の下の基板１におけるチャンネル領域を備える。チャンネル領域の両側において、基板１の適切なドーピングによってソース領域とドレイン領域が設けられる。更に、浮遊・ゲートＦＥＴ４０はトンネル誘電体２’の上の浮遊ゲート３’を備えている。浮遊ゲート３’は、ゲート誘電体１１’によってゲート電極１０’から分離される。従来の浮遊・ゲートＦＥＴと比較して、浮遊・ゲートＦＥＴがメモリデバイスとして用いられるとき、より良い単結晶シリコン・酸化物（浮遊ゲート・トンネル誘電体）接合部が改善されたデータの保持を可能にする。従って、信頼できる高電圧ＦＬＡＳＨデバイスを得ることができる。トンネル誘電体の所望の特性によっては開始のＳＯＩ構造のＢＯＸ層が領域Ａと領域Ｃより領域Ｂの厚さが小さくてもよい。
【００４５】
本発明の半導体デバイスの製造について別の実施形態は、図２ｃ〜図２ｇに示されている。プロセス流れは、図１ｃに示される構造から開始する。高ｋ誘電体層８は、領域Ａと領域Ｃにおける単結晶シリコン層３上に成長させるか又は堆積させる。金属ゲート層９は、高ｋ誘電体層８（図２ｃを参照のこと）の上に形成される。次に、ポリシリコン薄層１３は、領域Ａと領域Ｃにおいて金属ゲート層９上に形成される。領域Ａと領域Ｃの上の層８、９、１３の形成は、領域Ａ、領域Ｂ、領域Ｃの上の層の連続形成とそれぞれ領域Ａと領域Ｃを覆うようにパターン形成されたフォトレジストマスク（図示せず）を使うことによって領域Ｂ（及び絶縁領域７）から層を除去するリソグラフィーステップを含む。フォトレジストマスクによって露出された領域をエッチングした後、図２ｃに示される構成が得られる。
【００４６】
次に、図２ｄに示されるようにハードマスク（５と６）が領域Ｂにおいて除去される。こうして露出された結晶シリコン層３は、図２ｅに示されるように酸化された層１１を得るように領域Ｂにおいて酸化される。あるいは、誘電体層１１は、露出された結晶シリコン層３の上に形成される。次に、ゲート電極を形成するポリシリコン層１０が図２ｆに示されるように堆積される。それにより、図２aに示されるものと同様であるがポリシリコン薄層１３を含む構成が得られる。
【００４７】
適切にパターン形成されたフォトレジストマスクによって図２ｂに示される実施形態と同様に、図２ｆに示される構造をエッチングすることが行われる。この構造は、領域Ａ、Ｂ及びＣにおける回路に対するゲート構造を備える。特に、ゲート構造は、ゲート誘電体８と、ゲート金属層９と、領域Ａと領域Ｃにおけるエッチングされたポリシリコンゲート材料１０”とエッチングされたポリシリコン薄層１３の双方を備える。
【００４８】
図１ａ〜図１ｇと図２ａ〜図２ｇを参照して説明されるように、本発明のトランジスタデバイスは、従来のＳＯＩに基づくトランジスタと同時一体化して製造され得る。しかしながら、半導体デバイスの製造に対する上記の例示的実施形態は、従来のＭＯＳＦＥＴ２０の形成を含まない方法で修正され得ることは言うまでもない。
【００４９】
ＳＯＩ上に本発明のデバイスと従来のバルクトランジスタとの同時一体化が可能であるだけでなく、むしろ異なるトランジスタの新しく高密度に充填された組み合わせが利用できる。本発明の他の実施形態の図３に示されるように、具体的な方法で従来のＳＯＩＭＯＳＦＥＴと本発明のＦＥＴを備える構成が得られる。図示した実施形態によれば、ソース領域とドレイン領域の形成に用いられるゲート電極１００と側壁のスペーサを備える従来のＭＯＳＦＥＴがＳＯＩ技術に従って形成される。このＭＯＳＦＥＴのソース領域とドレインの領域は、それぞれ“トップソース”１２０と“トップドレイン”１３０として示されている。これらのトップソース１２０とトップドレイン１３０の領域は、ＳＯＩ構造の単結晶シリコン層内に形成される。絶縁領域１４０は、ソース／ドレイン領域に隣接して設けられる。ゲート電極１００は、ゲート誘電体１６０によってトップソース１２０とトップドレイン１３０の間に位置するチャンネル領域１５０から分離している。図示した実施形態において、コンタクト１７０は、ＭＯＳＦＥＴを覆う他の誘電体材料１８０に形成される。コンタクト１７０は、例えば、メタライズ層の金属相互接続部に接続する。ＭＯＳＦＥＴは、破線の楕円の輪郭で示されている。
【００５０】
単結晶シリコン層２３０は、ＢＯＸ層１９０の上に位置している。ＢＯＸ層１９０は、基板２００、例えば、シリコン基板２００の上に位置している。しかしながら、図示した実施形態によれば、破線の楕円の輪郭で示されるＭＯＳＦＥＴのドレイン１３０は、ＭＯＳＦＥＴの下に部分的に位置するＦＥＴの“ボトムゲート”として示されるゲート電極としても機能する。破線の楕円の輪郭で示されるＦＥＴは、ＭＯＳＦＥＴに対するドレイン１３０として機能する単結晶シリコン層２３０の一部と、ゲート誘電体として機能するＢＯＸ層１９０の一部と、ＳＯＩ構造の基板２００において適当なドーパントによって得られるドレイン２１０とソース２２０を備えている。２つのトランジスタのソース領域とドレイン領域のすべて（従って、下に位置決めされたＦＥＴのボトムゲート）がコンタクト１７０に接続される。その結果、ＳＯＩ上のＭＯＳＦＥＴを備える非常にコンパクトな半導体デバイスとＢＯＸ層誘電体と単結晶シリコンゲート電極を備えるＦＥＴを得ることができる。
【００５１】
図４a〜図４ｃは、本発明の半導体デバイスを製造する方法についての一実施形態を示す図であり、ここで、トンネル誘電体としてＳＯＩ構造のＢＯＸ層の一部を備える浮遊・ゲートＦＥＴとＳＯＩトランジスタが形成される。
【００５２】
この例示的本発明の方法に対する出発点は、図１aに示されるスタックである。誘電体層１１を結晶シリコン層３上に成長させるか又は堆積させ、ポリシリコン層１２が誘電体層１１上に形成される（図４aを参照のこと）。ポリシリコン薄層１２は、その後の処理の間誘電体層１１に対する保護層として働く。次に、誘電体層５はポリシリコン層１２上に形成され、窒化物層６は誘電体層５上に堆積される。浅いトレンチ絶縁領域は、リソグラフィーによって画成され、トレンチは、層２、３、１１、１２、５、６を通してポリシリコン基板１にまで伸長してエッチングされ、いくらかの誘電体材料で充填されて、浅いトレンチ絶縁部７を得る。層５と層６は、トレンチをエッチングするプロセスの間、ハードマスクとして機能する。トレンチに充填される誘電体材料は、窒化物層６で平坦化される。こうして得られた構造を図４ｂに示す。
【００５３】
図１ｃ〜図１ｇを参照して説明されるものと同様に更に処理することにより、図４ｃに示される構造が得られる。ＭＯＳＦＥＴ２０は、浅いトレンチ絶縁部７によって中央の領域から分離される図４ｃの左右の領域に形成される。しかしながら、トンネル誘電体２の上に浮遊ゲート３’を備える浮遊・ゲートＦＥＴ３０が中央領域内に形成され、浮遊ゲート３’は、ゲート誘電体１１’とポリシリコン薄層１２’によってゲート電極１０’から分離されている。
【００５４】
図面の説明においてＳＯＩ構造の処理を記載しているが、一般に半導体・オン・インシュレータは記載した本発明の方法に従って処理され得る。例えば、ゲルマニウム、シリコン・ゲルマニウム、歪みシリコン、歪みシリコン・ゲルマニウム等が半導体・オン・インシュレータ構造において従来のシリコンよりはむしろ使用し得る。
【００５５】
これまでに述べられた実施形態のすべては限定するものとして意図されるものではなく、本発明の特徴と利点を示す実施形態である。上述の特徴の一部あるいは全部は異なった方法で組み合わされることができることも理解されるべきである。
【符号の説明】
【００５６】
１…ポリシリコン基板、２…酸化物層（ＢＯＸ層）、２’…トンネル誘電体、３…単結晶シリコン層、３’…浮遊ゲート、４…マスク層、５…酸化物薄層、６…窒化シリコン層、７…浅いトレンチ絶縁部、８…高ｋ誘電体層、９…金属層、１０…ポリシリコン層、１０’…ゲート電極、１１…酸化物誘電体層、１１’…ゲート誘電体、１２…ポリシリコン層、１３…ポリシリコン薄層、２０…ＭＯＳＦＥＴ、３０…ＦＥＴ、４０…浮遊・ゲートＦＥＴ、１００…ゲート電極、１１０…側壁スペーサ、１２０…トップソース、１３０…トップドレイン、１６０…ゲート誘電体、１７０…コンタクト、１８０…誘電体材料、１９０…ＢＯＸ層、２００…基板、２１０…ドレイン、２２０…ソース、２３０…単結晶シリコン層。
【図１ａ】
2011228677.tif 000003
【図１ｂ】
2011228677.tif 000004
【図１ｃ】
2011228677.tif 000005
【図１ｄ】
2011228677.tif 000006
【図１ｅ】
2011228677.tif 000007
【図１ｆ】
2011228677.tif 000008
【図１ｇ】
2011228677.tif 000009
【図２ａ】
2011228677.tif 000010
【図２ｂ】
2011228677.tif 000011
【図２ｃ】
2011228677.tif 000012
【図２ｄ】
2011228677.tif 000013
【図２ｅ】
2011228677.tif 000014
【図２ｆ】
2011228677.tif 000015
【図２ｇ】
2011228677.tif 000016
【図３】
2011228677.tif 000017
【図４ａ】
2011228677.tif 000018
【図４ｂ】
2011228677.tif 000019
【図４ｃ】
2011228677.tif 000020
【外国語明細書】
2011228677000001.pdf