(57)【要約】【課題】ダイナミックレンジを拡大することができる光電変換装置を提供することを課題とする。【解決手段】２次元行列状に配列され、光電変換部の光電変換により生成された信号を出力する複数の画素（１０１）と、前記複数の画素のうちの選択された行の各列の画素から出力される信号を増幅する演算増幅器（３０６）を有する複数の信号処理回路（１０２）とを有し、前記画素は、前記画素をリセットするためのリセットスイッチ（２０４）を有し、前記信号処理回路は、前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧と、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧とを異ならせることを特徴とする光電変換装置が提供される。【選択図】図１
2011259301.tif 000002
【特許請求の範囲】
【請求項１】
２次元行列状に配列され、光電変換部の光電変換により生成された信号を出力する複数の画素と、
前記複数の画素のうちの選択された行の各列の画素から出力される信号を増幅する演算増幅器を有する複数の信号処理回路とを有し、
前記画素は、前記画素をリセットするためのリセットスイッチを有し、
前記信号処理回路は、前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧と、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧とを異ならせることを特徴とする光電変換装置。
【請求項２】
前記信号処理回路は、
前記画素及び前記演算増幅器の反転入力端子間に接続される入力容量と、
前記演算増幅器の反転入力端子及び出力端子間に接続される帰還容量と、
前記演算増幅器の反転入力端子及び出力端子間に接続される第１のスイッチとを有し、
前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際と、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際とで、前記演算増幅器の正転入力端子に供給する電位を異ならせることを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記信号処理回路は、
第１の電位のノード及び前記演算増幅器の正転入力端子間に接続される第２のスイッチと、
第２の電位のノード及び前記演算増幅器の正転入力端子間に接続される第３のスイッチとを有することを特徴とする請求項２記載の光電変換装置。
【請求項４】
さらに、デジタル信号をアナログ信号に変換し、前記変換したアナログ信号を前記複数の信号処理回路の演算増幅器の正転入力端子に出力するデジタル／アナログ変換器を有し、
前記デジタル／アナログ変換器は、リセット信号を前記演算増幅器で増幅する際と、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際とで、前記演算増幅器の正転入力端子に異なる電位を出力することを特徴とする請求項２記載の光電変換装置。
【請求項５】
前記デジタル／アナログ変換器は、前記複数の信号処理回路の各々に設けられたことを特徴とする請求項４記載の光電変換装置。
【請求項６】
前記信号処理回路は、
前記第１の電位をサンプルホールドするための第１のサンプルホールド回路と、
前記第２の電位をサンプルホールドするための第２のサンプルホールド回路とを有し、
前記第１のサンプルホールド回路は、前記第２のスイッチ及び前記演算増幅器の正転入力端子間に接続され、
前記第２のサンプルホールド回路は、前記第３のスイッチ及び前記演算増幅器の正転入力端子間に接続されることを特徴とする請求項３記載の光電変換装置。
【請求項７】
前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路は、前記第１の電位及び前記第２の電位を同時にサンプルホールドすることを特徴とする請求項６記載の光電変換装置。
【請求項８】
さらに、デジタル信号をアナログ信号に変換し、前記第１の電位のアナログ信号を前記複数の信号処理回路の第１のサンプルホールド回路に出力する第１のデジタル／アナログ変換器と、
デジタル信号をアナログ信号に変換し、前記第２の電位のアナログ信号を前記複数の信号処理回路の第２のサンプルホールド回路に出力する第２のデジタル／アナログ変換器とを有することを特徴とする請求項６又は７記載の光電変換装置。
【請求項９】
前記複数の信号処理回路の各々は、
デジタル信号をアナログ信号に変換し、前記第１の電位のアナログ信号を前記第１のサンプルホールド回路に出力する第１のデジタル／アナログ変換器と、
デジタル信号をアナログ信号に変換し、前記第２の電位のアナログ信号を前記第２のサンプルホールド回路に出力する第２のデジタル／アナログ変換器とを有することを特徴とする請求項６又は７記載の光電変換装置。
【請求項１０】
前記演算増幅器の正転入力端子には第１の電位が供給され、
前記信号処理回路は、
前記画素及び前記演算増幅器の反転入力端子間に接続される入力容量と、
前記演算増幅器の反転入力端子に接続される帰還容量と、
前記演算増幅器の反転入力端子及び出力端子間に接続される第１のスイッチと、
前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際には前記演算増幅器の反転入力端子及び第２の電位のノード間に前記帰還容量を接続し、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際には前記演算増幅器の反転入力端子及び出力端子間に前記帰還容量を接続する第４のスイッチとを有することを特徴とする請求項１記載の光電変換装置。
【請求項１１】
さらに、デジタル信号をアナログ信号に変換し、前記第２の電位のアナログ信号を前記複数の信号処理回路に出力するデジタル／アナログ変換器を有し、
前記第４のスイッチは、前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際には前記演算増幅器の反転入力端子及び前記デジタル／アナログ変換器の出力端子間に前記帰還容量を接続することを特徴とする請求項１０記載の光電変換装置。
【請求項１２】
前記複数の信号処理回路の各々は、デジタル信号をアナログ信号に変換し、前記第２の電位のアナログ信号を出力するデジタル／アナログ変換器を有し、
前記第４のスイッチは、前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際には前記演算増幅器の反転入力端子及び前記デジタル／アナログ変換器の出力端子間に前記帰還容量を接続することを特徴とする請求項１０記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
デジタルカメラ等で用いられるセンサでは、高画質化のため、アナログ信号のＳ／Ｎを向上するには、なるべく早い段階で信号振幅を増幅することが有効である。それを実現する方法として、センサ内部に外部から入力する参照電圧に基づいて信号を増幅する増幅器を持つことが知られている。また、外部から入力する参照電圧に外乱ノイズが混入した場合、その外乱ノイズが信号に重畳することで、画像のランダムノイズとして現れるおそれがある。外乱ノイズによる影響を抑制する手段として、各列に設けられた増幅器に入力される参照電圧を演算増幅器毎の保持容量に保持し、信号の増幅動作を行う技術が提案されている（例えば、特許文献１参照）。一方、多画素化と読み出し速度の高速化等の要求に対応するため、センサ内の各列毎にＡ／Ｄ変換を行うことも提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０８５９９４号公報
【特許文献２】特開２００５−３０３６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
光電変換装置では、黒レベルの基準を決定するために、光電変換部が遮光された遮光画素を利用する。より具体的には、有効画素からの信号と遮光画素からの信号との差分を取ることで、遮光画素からの信号レベルを基準とするものである。一般に、有効画素と遮光画素とでは、光電変換部が遮光されるほかは同じ構造であるので、画素をリセットしたことに対応するレベル（リセット信号）は理論上等しくなる。しかしながら、現実には製造時のプロセスのバラツキなどによって、有効画素と遮光画素のリセット信号が一致しないことがある。両者のリセット信号の差、すなわちオフセットが存在すると、ダイナミックレンジが狭くなるという問題が生じる。一般的に半導体デバイスのスケーリング則によると、画素の微細化に伴って周辺の回路も微細化されると、取り扱える信号振幅が小さくなる。このため、上述の問題は光電変換装置の微細化が進むとより顕著になる。
【０００５】
しかしながら、特許文献１，２はいずれも上記のような、有効画素と遮光画素とのオフセットをキャンセルする手段を持たないため、画素が微細化する時の光電変換装置の読み出し回路としてはダイナミックレンジの点で不利である。
【０００６】
本発明の目的は、ダイナミックレンジを拡大することができる光電変換装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の光電変換装置は、２次元行列状に配列され、光電変換部の光電変換により生成された信号を出力する複数の画素と、前記複数の画素のうちの選択された行の各列の画素から出力される信号を増幅する演算増幅器を有する複数の信号処理回路とを有し、前記画素は、前記画素をリセットするためのリセットスイッチを有し、前記信号処理回路は、前記リセットスイッチによりリセットしたことに基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧と、前記光電変換に基づく前記画素の出力信号を前記演算増幅器で増幅する際のＤＣ電圧とを異ならせることを特徴とする。
【発明の効果】
【０００８】
ＤＣ電圧を調整することにより、アナログ出力かデジタル出力かにかかわらず、ダイナミックレンジを広くとることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の光電変換装置の構成例を示す図である。
【図２】本発明の第１の実施形態の信号処理回路のタイミングチャートである。
【図３】本発明の第２の実施形態の信号処理回路の構成例を示す図である。
【図４】本発明の第２の実施形態の信号処理回路のタイミングチャートである。
【図５】本発明の第３の実施形態の信号処理回路の構成例を示す図である。
【図６】本発明の第４の実施形態の信号処理回路の構成例を示す図である。
【図７】本発明の第４の実施形態の信号処理回路のタイミングチャートである。
【図８】本発明の第５の実施形態の信号処理回路の構成例を示す図である。
【図９】本発明の第６の実施形態の信号処理回路の構成例を示す図である。
【図１０】本発明の第７の実施形態の信号処理回路の構成例を示す図である。
【図１１】本発明の第７の実施形態の信号処理回路のタイミングチャートである。
【図１２】本発明の第８の実施形態の信号処理回路の構成例を示す図である。
【図１３】本発明の第９の実施形態の信号処理回路の構成例を示す図である。
【図１４】本発明の第１０の実施形態の光電変換装置の構成例を示す図である。
【図１５】本発明の第１０の実施形態の信号処理回路の構成例を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態に係る光電変換装置の構成例を示す図である。光電変換装置は、例えばＣＭＯＳセンサである。複数の画素１０１は、Ｎ行Ｍ列の２次元行列状に配列され、垂直デコーダ１０３により駆動される。画素１０１は、光電変換部の光電変換により生成された信号を出力する。垂直デコーダ１０３は、複数の画素１０１を行単位で順次選択する。選択された画素１０１は、行単位で信号を共通信号線１０４に出力する。複数の信号処理回路１０２は、列毎に設けられ、複数の画素１０１のうちの選択された行の各列の画素１０１から出力される信号を増幅する演算増幅器３０６（図１（Ｃ））を有し、増幅した信号を水平出力部１０５に出力する。水平出力部１０５は、１行分の画素１０１の信号を順次出力する。画素１０１は、１行目が、光電変換部が遮光された遮光画素であるとする。２行目以降の、遮光画素でない画素１０１は有効画素と呼ぶ。１０６は演算部であって、水平出力部１０５から出力された信号に対して演算処理を施す。演算処理の詳細は後述する。１０７は可変電圧源であって、信号処理部に対して電圧信号を供給するものである。電圧信号の詳細は後述する。
【００１１】
図１（Ｂ）は、図１（Ａ）の画素１０１の回路構成例を示す図である。光電変換部２０１は、例えばフォトダイオードであり、光電変換により光を電荷信号に変換し、蓄積する。光電変換部２０１で蓄積された電荷信号は、転送スイッチ２０３によって、電荷電圧変換器２０２に読み出される。電荷電圧変換器２０２は、例えばソースフォロワのようなアンプであり、信号電荷を電圧信号に変換し、図１（Ａ）の共通出力線１０４に出力する。リセットスイッチ２０４は、電荷電圧変換器２０２の入力をリセットするためのスイッチである。共通信号線１０４に信号を出力する画素の選択には、不図示の選択スイッチで行う手法や、アンプ２０２の入力部の電位を切り換えることで行う手法がある。
【００１２】
図１（Ｃ）は、図１（Ａ）の信号処理回路１０２の回路構成例を示す図である。入力容量３０１は、共通出力線１０４及び演算増幅器３０６の反転入力端子間に接続される。帰還容量３０２及び第１のスイッチ３０３は、演算増幅器３０６の反転入力端子及び出力端子間に接続される。第２のスイッチ３０４は、演算増幅器３０６の正転入力端子及び第１の電位Ｖ１のノード間に接続される。第３のスイッチ３０５は、演算増幅器３０６の正転入力端子及び第２の電位Ｖ２のノード間に接続される。スイッチ３０４、３０５は、外部から与えられる電位Ｖ１及びＶ２を、演算増幅器３０６の正転入力端子にバイアスするスイッチである。第１のスイッチ３０３は、演算増幅器３０６の正転入力端子に供給される電位Ｖ１又はＶ２にしたがって出力の基準値を決めるリセットスイッチである。入力容量３０１には、画素１０１が共通出力線１０４に出力した信号を蓄積する。演算増幅器３０６は、入力容量３０１を介して入力された電圧信号を、入力容量３０１と帰還容量３０２の容量比で増幅する。
【００１３】
水平出力部１０５は、信号処理回路１０２から出力された信号を伝達する水平信号線と、信号処理回路１０２を順次選択して信号を水平信号線に出力させるための水平走査部とを含む。水平走査部にはシフトレジスタやデコーダを用いることができる。図示はしていないが、図１（Ｃ）の演算増幅器３０６の後段にはスイッチが存在し、このスイッチを水平走査部によって選択することで水平信号線に信号が伝達される。また、各列の信号処理回路１０２間の特性のバラツキにより生じる固定パターンノイズを低減させるため、ＣＤＳ回路のようなノイズ除去回路を設けても良い。
【００１４】
図２は、図１（Ａ）〜（Ｃ）の回路を駆動する信号のタイミングチャートである。上記の［発明が解決しようとする課題］で記載したように、両者の構造上のバラツキから遮光画素と有効画素のリセット信号にオフセットが存在すると仮定する。。以下の動作は、このオフセットがダイナミックレンジを圧迫しないようにするための、有効画素のＣＤＳ動作例を示す。図２の信号Φ２０３、Φ２０４、Φ３０３〜Φ３０５は、それぞれスイッチ２０３、２０４、３０３〜３０５の制御信号を示している。信号Φ２０３、Φ２０４、Φ３０３〜Φ３０５は、ハイレベルになるとそれぞれスイッチ２０３、２０４、３０３〜３０５がオンになり、ローレベルになるとそれぞれスイッチ２０３、２０４、３０３〜３０５がオフになる。図２に示す期間では画素は選択状態にあり、電荷電圧変換部２０２の電位に応じた信号が、対応する列の信号処理回路１０２に伝達されるものとする。
【００１５】
時刻Ｔ４０以前では、転送スイッチ２０３及び第３のスイッチ３０５がオフで、リセットスイッチ２０４、第１、第２のスイッチ３０３、３０４がオンである。この状態では、電荷電圧変換部２０２の入力がリセットされており、演算増幅器３０６は電圧フォロワとして動作する。
【００１６】
時刻Ｔ４０にリセットスイッチ２０４がオフになり、電荷電圧変換部２０２のリセット状態が解除される。この時の出力が画素のリセット信号となる。
【００１７】
時刻Ｔ４１にスイッチ３０３がオフになると、入力容量３０１はリセット信号と電位Ｖ１との電位差を保持する状態になる。
【００１８】
次に、時刻Ｔ４２にスイッチ３０４がオフになり、時刻Ｔ４３にスイッチ３０５がオンになる。これにより演算増幅器３０６は、スイッチ３０５を介して与えられる電位Ｖ２を基準に信号を増幅する状態となる。
【００１９】
時刻Ｔ４４から転送スイッチ２０３が一時的にオンすることで、光電変換部２０１に蓄積された電荷が電荷電圧変換部２０２に転送される。これによって共通信号線１０４の電位が変動するが、入力容量３０１は電気的浮遊状態にあるので、時刻Ｔ４１における共通信号線１０４の電位からの変動分のみが演算増幅器３０６に与えられる。これにより、画素で生じるノイズ成分を低減することができる。
【００２０】
Ｖ１とＶ２との電位差は、予め取得した、遮光画素と有効画素とのリセット信号の電位差、すなわちオフセットに相当する。一般に、遮光画素の信号は１画素のみを用いるのではなく、そのリセット信号を複数回サンプリングした平均値を用いる。また、有効画素についても同様にリセット信号を複数回サンプリングした平均値を用いる。
【００２１】
本実施形態においては、有効画素に対してノイズ除去動作を行う際に、リセット信号と光電変換によって得られる信号とを増幅する際の基準電位をそれぞれ異ならせることでオフセットの低減を行う。これにより、遮光画素と有効画素との間のオフセットに起因してダイナミックレンジが狭くなることを抑制できる。
【００２２】
次に、Ｖ１とＶ２との電位差を決定するより具体的な方法を、図１（Ａ）を参照しながら説明する。Ｖ１とＶ２との電位差は、撮像を行うセンサの通常動作とは別にキャリブレーション期間を設け、演算部１０６によって遮光画素のリセット出力及び有効画素リセット信号をそれぞれ保持し、差分を計算する。一般に、遮光画素は画素アレイの端の複数行に設けられる。Ｖ１とＶ２との電位差を演算するに際しては、精度を向上させるために複数の遮光画素からのリセット信号を平均化する。有効画素からのリセット信号についても同様である。こうして得られた遮光画素及び有効画素のリセット信号のそれぞれの平均値を用いて、演算部１０６は両者の差分処理を行う。この結果得られたリセット信号の差異がオフセットとなるので、オフセットが低減されるようにＶ１とＶ２とを設定する。
【００２３】
演算部１０６の演算結果に従って、可変電圧源１０７から信号処理回路１０２にＶ１とＶ２が供給される。また、演算部１０６、及び可変電圧源１０７は画素アレイと同一基板上に集積しても良いし、画素アレイとは異なる基板上に設けても良い。また、本実施形態では水平出力部１０５からはアナログ信号が出力される場合を説明したが、信号処理回路１０２の各々にＡ／Ｄ変換器を設ける構成や、水平出力部１０５にＡ／Ｄ変換器を設ける構成でも同様の処理を行うことでＶ１とＶ２とを決定することができる。
【００２４】
信号処理回路１０２は、画素１０１のリセット状態の画素１０１の出力信号を演算増幅器３０６で増幅する際のＤＣ電圧と、画素１０１のリセット解除状態の画素１０１の出力信号を演算増幅器３０６で増幅する際のＤＣ電圧とを異ならせる。本実施形態では、列毎に設けられた演算増幅器３０６の参照入力電位Ｖ１又はＶ２を、画素１０１のリセット信号と光電変換に基づく信号を増幅するタイミングで切り替える。これにより、遮光画素と有効画素のオフセットによるダイナミックレンジの圧迫を回避することができる。この方法により、ダイナミックレンジの広い光電変換装置を提供することができる。
【００２５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、演算増幅器５０４の正転入力端子に接続され、各列に共通に設けられたデジタル／アナログ変換器（以下、Ｄ／Ａ変換器又はＤＡＣ）５０５の出力に基づいてオフセットの低減を行うことを特徴とする。
【００２６】
図１（Ｃ）に示した信号処理回路との相違点は、図１（Ｃ）においてはスイッチ３０４、３０５を用いて演算増幅器の参照電圧を切り換えていたが、本実施形態では、Ｄ／Ａ変換器が演算増幅器の参照入力端子に接続されている点にある。各列の信号処理回路１０２に共通に設けられたＤ／Ａ変換器５０５は、不図示の制御回路から与えられるデジタル信号をアナログ信号に変換して出力し、このアナログ信号を基準に画素からの信号が増幅される。
【００２７】
図４は、図３の回路を駆動する信号のタイミングチャートである。信号Φ２０３、Φ２０４、Φ５０３は、それぞれスイッチ２０３、２０４、５０３の制御信号であり、ハイレベルになるとそれぞれスイッチ２０３、２０４、５０３がオンになり、ローレベルになるとスイッチ２０３、２０４、５０３がそれぞれオフになる。ＤＡＣは、Ｄ／Ａ変換器５０５の出力電位を示す。図２に示したタイミングとの違いは、Φ３０４、Φ３０５を用いて時刻Ｔ４２〜Ｔ４３の期間に演算増幅器の参照電圧を変更していたのに対し、本実施形態ではＤＡＣ５０５の出力を用いて時刻Ｔ６２〜Ｔ６３に変更している点である。ここではｏｕｔ１が第１の実施形態におけるＶ１に対応し、ｏｕｔ２がＶ２に対応する。それ以外は第１の実施形態と共通するので説明を省略する。
【００２８】
本実施形態においても、演算増幅器５０６の参照入力電位を、画素１０１のリセット信号と光電変換に基づく信号を増幅するタイミングで切り替えることで、遮光画素と有効画素のオフセットによるダイナミックレンジの圧迫を回避することができる。この方法により、ダイナミックレンジの広い光電変換装置を提供することができる。
【００２９】
本実施形態においてはＤＡＣ５０５の出力ｏｕｔ１とｏｕｔ２との電位差を遮光画素と有効画素のリセット信号のオフセットに対応させることで、オフセットの低減を実現している。ここでｏｕｔ１とｏｕｔ２とは、第１の実施形態で説明した手法と同様の手法でオフセットを算出し、これに対応した電位差となるように可変電圧源１０７によってＤＡＣ５０５に入力されるデジタル信号を設定する。この場合、先の実施形態とは異なり、演算部１０６からの信号をデジタル信号として、可変電圧源１０７を省略する構成が考えられる。
【００３０】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、演算増幅器７０４の正転入力端子に接続され、各列に設けられたＤ／Ａ変換器７０５の出力に基づいてオフセットの低減を行うことを特徴とする。入力容量７０１は、演算増幅器７０４の反転入力端子及び共通出力線１０４間に接続される。帰還容量７０２及びスイッチ７０３は、演算増幅器７０４の反転入力端子及び出力端子間に接続される。演算増幅器７０４の正転入力端子は、信号処理回路１０２の各々に設けられたＤ／Ａ変換器７０５の出力端子に接続されている。信号処理動作は、第２の実施形態と同じである。各列に設けられたＤ／Ａ変換器７０５により、列毎にオフセットの低減ができる。
【００３１】
（第４の実施形態）
図６は、本発明の第４の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、外部から供給され、演算増幅器８０６の正転入力端子と帰還容量８０２に接続される２つのノードの電圧Ｖ１及びＶ２の差に基づいてオフセットの低減を行うことを特徴とする。入力容量８０１は、演算増幅器８０６の反転入力端子及び共通出力線１０４間に接続される。第１のスイッチ８０３は、演算増幅器７０４の反転入力端子及び出力端子間に接続される。帰還容量８０２の左端子は、演算増幅器８０６の反転入力端子に接続される。スイッチ８０４は、帰還容量８０２の右端子及び演算増幅器８０６の出力端子間に接続される。スイッチ８０５は、帰還容量８０２の右端子及び電位Ｖ２のノード間に接続される。演算増幅器８０６の正転入力端子は、第１の電位Ｖ１のノードに接続され、第１の電位Ｖ１が供給される。演算増幅器８０６の正転入力端子は、外部から供給される２つ以上の電位のうち、選択された１つの電位Ｖ１がバイアスされている。第１の電位とは異なる第２の電位Ｖ２は、帰還容量８０２にスイッチ８０５を介して接続されている。
【００３２】
図７は、図６の回路を駆動する信号のタイミングチャートである。信号Φ２０３、Φ２０４、Φ８０３〜Φ８０５は、それぞれスイッチ２０３、２０４、８０３〜８０５の制御信号である。信号Φ２０３、Φ２０４、Φ８０３〜Φ８０５は、ハイレベルになるとそれぞれスイッチ２０３、２０４、８０３〜８０５がオンになり、ローレベルになるとそれぞれスイッチ２０３、２０４、８０３〜８０５がオフになる。図７に示す期間では画素は選択状態にあり、電荷電圧変換部２０２の電位に応じた信号が、対応する列の信号処理回路１０２に伝達されるものとする。
【００３３】
時刻Ｔ９０以前では、転送スイッチ２０３及びスイッチ８０４がオフで、リセットスイッチ２０４、スイッチ８０３、第４のスイッチ８０５がオンである。この状態では、電荷電圧変換部２０２の入力がリセットされている。
【００３４】
時刻Ｔ９０にリセットスイッチ２０４がオフになり、電荷電圧変換部２０２のリセット状態が解除される。このときの画素の出力が画素のリセット信号となる。
【００３５】
時刻Ｔ９１にスイッチ８０３がオフになると、入力容量８０１はリセット信号と電位Ｖ１との電位差を保持する状態になる。
【００３６】
次に時刻Ｔ９２に第４のスイッチ８０５がオフし、帰還容量８０２がＶ１とＶ２との電位差を保持する状態になる。
【００３７】
時刻Ｔ９３にスイッチ８０４がオンすると、演算増幅器８０６の反転入力端子と出力端子とが帰還容量８０２によって接続された状態になる。これにより、信号処理回路１０２はＶ１に対してＶ２だけずれた電位を基準として信号を増幅する状態になる。
【００３８】
時刻Ｔ９４から転送スイッチ２０３が一時的にオンすることで、光電変換部２０１に蓄積された電荷が電荷電圧変換部２０２に転送される。これによって共通信号線１０４の電位が変動するが、入力容量８０１は電気的浮遊状態にあるので、時刻Ｔ９１における共通信号線１０４の電位からの変動分のみが演算増幅器３０６に与えられる。これにより、画素で生じるノイズ成分を低減することができる。
【００３９】
本実施形態によれば、帰還容量８０２の両端子に与える電位差を、遮光画素と有効画素とのオフセットに相当する電位差にすることでオフセットの低減を行う。これにより、遮光画素と有効画素との間のオフセットに起因してダイナミックレンジが狭くなることを抑制できる。
【００４０】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る図１（Ａ）の信号処理回路の構成例を示す図である。本実施形態は、演算増幅器１００６の帰還容量１００２に接続され、各信号処理回路１０２に共通に設けられた共通のＤ／Ａ変換器１００７の出力に基づいてオフセットの低減を行うことを特徴とする。
【００４１】
図６に示した信号処理回路との相違点は、図６においてはスイッチ８０５を用いて帰還容量に電位Ｖ２を与えていたが、本実施形態では、Ｄ／Ａ変換器１００７がスイッチ１００５を介して帰還容量１００２に接続されている点にある。各列の信号処理回路１０２に共通に設けられたＤ／Ａ変換器１００７は、不図示の制御回路から与えられるデジタル信号をアナログ信号に変換して出力し、このアナログ信号を用いてＶ１との電位差を設定する。駆動方法は、第４の実施形態と同じであるので説明を省略する。Ｄ／Ａ変換器１００７を制御することにより、複数の電圧を供給できるため、外部に設ける基準電圧源を減らすことができる。
【００４２】
（第６の実施形態）
図９は、本発明の第６の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、演算増幅器１１０６の帰還容量１１０２に接続され、信号処理回路１０２内に設けられたＤ／Ａ変換器１１０７の出力に基づいてオフセットの低減を行うことを特徴とする。第５の実施形態との相違点は、Ｄ／Ａ変換器１１０７が信号処理回路毎に設けられている点である。この点を除いては動作を含めて第５の実施形態と共通するので、説明を省略する。
【００４３】
（第７の実施形態）
図１０は、本発明の第７の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。入力容量１２０１は、演算増幅器１２０４の反転入力端子及び共通出力線１０４間に接続される。帰還容量１２０２及び第１のスイッチ１２０３は、演算増幅器１２０４の反転入力端子及び出力端子間に接続される。スイッチ１２０５は、電位Ｖ１のノード及びホールド容量１２０７の上端子間に接続される。ホールド容量１２０７の下端子は、グランド電位ノードに接続される。第２のスイッチ１２０６は、ホールド容量１２０７の上端子及び演算増幅器１２０４の正転入力端子間に接続される。スイッチ１２０８は、電位Ｖ２のノード及びホールド容量１２１０の上端子間に接続される。ホールド容量１２１０の下端子は、グランド電位ノードに接続される。第３のスイッチ１２０９は、ホールド容量１２１０の上端子及び演算増幅器１２０４の正転入力端子間に接続される。第１のスイッチ１２０３は、演算増幅器１２０４の正転入力端子に供給される電位にしたがって、出力の基準値を決めるリセットスイッチである。スイッチ１２０５及びホールド容量１２０７、並びにスイッチ１２０８及びホールド容量１２１０は、電位Ｖ１又はＶ２をサンプルホールドする回路である。第１のサンプルホールド回路は、スイッチ１２０５及びホールド容量１２０７を有し、第１の電位Ｖ１をサンプルホールドする。第２のサンプルホールド回路は、スイッチ１２０８及びホールド容量１２１０を有し、第２の電位Ｖ２をサンプルホールドする。スイッチ１２０６、１２０９は、サンプルホールドされた電位Ｖ１、Ｖ２を、演算増幅器１２０４の正転入力端子にバイアスするスイッチである。以下の実施形態では、正転入力端子に付随する寄生容量は、サンプルホールド容量１２０７及び１２０８に対して無視できる程度に小さいものとして説明を行う。画素１０１から出力され入力容量１２０１に入力される電圧信号は、入力容量１２０１と帰還容量１２０２の容量比で増幅される。
【００４４】
図１１は、図１０の回路を駆動する信号のタイミングチャートである。信号Φ２０３、Φ２０４、Φ１２０３、Φ１２０５、Φ１２０６、Φ１２０８、Φ１２０９は、それぞれスイッチ２０３、２０４、１２０３、１２０５、１２０６、１２０８、１２０９の制御信号である。信号Φ２０３、Φ２０４、Φ１２０３、Φ１２０５、Φ１２０６、Φ１２０８、Φ１２０９は、ハイレベルになると各スイッチがオンになり、ローレベルになると各スイッチがオフになる。
【００４５】
時刻Ｔ１３０以前では、転送スイッチ２０３及びスイッチ１２０９がオフで、リセットスイッチ２０４、及びスイッチ１２０３、１２０５、１２０６、１２０８がオンである。この状態では、電荷電圧変換部の入力がリセットされている。
【００４６】
時刻Ｔ１３０にスイッチ２０４がオフになり、電荷電圧変換部２０２のリセット状態が解除される。このときの画素からの出力が画素のリセット信号となる。
【００４７】
時刻Ｔ１３１にスイッチ１２０５と１２０８とがオフになり、サンプルホールド容量１２０７及び１２１０が電源から切り離される。ここではスイッチ１２０６がオンでスイッチ１２０９がオフであるので、演算増幅器１２０４の正転入力端子は、サンプルホールド容量１２０７に保持された電位Ｖ１と同電位になる。
【００４８】
時刻Ｔ１３２にスイッチ１２０３がオフし、入力容量１２０１がリセット信号と電位Ｖ１との電位差を保持する状態になる。時刻Ｔ１３２からは、リセット信号がＶ１を基準に増幅される。
【００４９】
次に、時刻Ｔ１３３にスイッチ１２０６がオフすることでサンプルホールド容量１２０７が演算増幅器の正転入力端子から切り離される。そして、時刻Ｔ１３４にスイッチ１２０９がオンすることで、サンプルホールド容量１２０８に保持された電位Ｖ２が演算増幅器１２０４の正転入力端子に与えられる。これにより、演算増幅器１２０４は、サンプルホールド容量１２０８から与えられるＶ２を基準に信号を増幅する状態となる。
【００５０】
時刻Ｔ１３５から転送スイッチ２０３が一時的にオンすることで、光電変換部２０１に蓄積された電荷が電荷電圧変換部２０２に転送される。これによって共通信号線１０４の電位が変動するが、入力容量１２０１は電気的浮遊状態にあるので、時刻Ｔ１３２における共通信号線１０４の電位からの変動分のみが演算増幅器１２０６に与えられる。これにより、画素で生じるノイズ成分を低減することができる。
【００５１】
Ｖ１とＶ２との電位差は、これまでに説明した他の実施形態と同様に、予め取得した、遮光画素と有効画素とのリセット信号の電位差、すなわちオフセットに相当する。
【００５２】
以上のように、時刻Ｔ１３１に、ホールド容量１２０７、１２１０に電圧Ｖ１及びＶ２をサンプルホールドする。時刻Ｔ１３３、Ｔ１３４に、サンプルホールドされた電圧Ｖ１、Ｖ２がそれぞれ演算増幅器１２０４の正転入力端子にバイアスされることで、保持している２つの電圧Ｖ１及びＶ２の差に基づいてＤＣ電圧を調整する。
【００５３】
図１１のタイミングチャートでは、ホールド容量１２０７、１２１０にスイッチ１２０５、１２０８で選択された外部から供給される２つ以上の電位Ｖ１及びＶ２は、第１及び第２のサンプルホールド回路により時刻Ｔ１３１に同時にサンプルホールドされる。同時にサンプルホールドされることにより、供給される２つ以上の電位Ｖ１及びＶ２に混入する雑音成分のうち相関のある雑音、もしくは時刻Ｔ１３１以降に混入する外乱ノイズの影響による雑音が抑制できる。ただし、リセット信号のオフセットの低減は、異なるタイミングでサンプルホールドしても可能である。
【００５４】
以上では、演算増幅器１２０４の正転入力端子に付随する寄生容量は、サンプルホールド容量１２０７及び１２０８に対して無視できる程度の大きさであるとして説明を行ってきた。そのため、時刻Ｔ１３３〜Ｔ１３４の期間に、正転入力端子に接続されるサンプルホールド容量を切り換えても、時刻Ｔ１３３までに与えられていたＶ１の影響を受けることなく、時刻Ｔ１３４で電位Ｖ２に設定することができる。
【００５５】
以上のように、信号処理回路１０２により画素１０１から出力された信号を増幅し、リセット信号のオフセットの低減を行う。これにより、利用可能なダイナミックレンジを狭くすることが無く、さらに、サンプルホールドのタイミングによって、雑音成分の低減、外乱ノイズの影響の抑制ができる。
【００５６】
（第８の実施形態）
図１２は、本発明の第８の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、ホールド容量１４０７及び１４１０に接続され、各列に共通に設けられた第１のデジタル／アナログ変換器１４１１及び第２のデジタル／アナログ変換器１４１２の出力をホールドし、入力信号のオフセットの低減を行うことを特徴とする。
【００５７】
図１０に示した信号処理回路との相違点は、本実施形態ではＤ／Ａ変換器の出力が第１及び第２のサンプルホールド回路に与えられる点である。ＤＡＣ１４１１及び１４１２の出力が、第７の実施形態における電圧Ｖ１とＶ２とにそれぞれ対応する。
【００５８】
（第９の実施形態）
図１３は、本発明の第９の実施形態に係る図１（Ａ）の信号処理回路１０２の構成例を示す図である。本実施形態は、ホールド容量１５０７及び１５１０に接続され、各列に設けられたＤ／Ａ変換器１５１１及び１５１２の出力をホールドすることにより、オフセットの低減を行うことを特徴とする。Ｄ／Ａ変換器が各列に設けられる点を除いては第８の実施形態と同じであるので、説明を省略する。
【００５９】
（第１０の実施形態）
図１４は、本発明の第１０の実施形態に係る光電変換装置の概略的な構成図である。図１４は、図１（Ａ）に対してメモリ部１６０５を追加したものである。画素１６０１は、Ｎ行Ｍ列の２次元行列状に配列され、垂直デコーダ１６０３により駆動される。画素１６０１は、光電変換により光を電気信号に変換する。垂直デコーダ１６０３は、複数の画素１６０１を行単位で順次選択する。選択された画素１６０１は、行単位で信号を共通信号線１６０４に出力する。画素１６０１の出力信号は、共通出力線１６０４に出力された後、列毎の設けられた信号処理回路１６０２によって読み出される。信号処理回路１６０２は、デジタル信号を出力する。そのデジタル信号は、列毎のメモリ部１６０５に記憶される。水平出力部１６０６は、列毎のメモリ部１６０５の１行分の画素１６０１の信号を順次出力する。
【００６０】
図１５は、図１４の信号処理回路１６０２の構成例を示す回路図である。図１５は、図１３に対してＡ／Ｄ変換器１７１３を追加したものである。入力容量１７０１は、演算増幅器１７０４の反転入力端子及び共通出力線１６０４間に接続される。帰還容量１７０２及びスイッチ１７０３は、演算増幅器１７０４の反転入力端子及び出力端子間に接続される。スイッチ１７０５は、内部のＤ／Ａ変換器１７１１の出力端子及びホールド容量１７０７の上端子間に接続される。ホールド容量１７０７の下端子は、グランド電位ノードに接続される。スイッチ１７０６は、ホールド容量１７０７の上端子及び演算増幅器１７０４の正転入力端子間に接続される。スイッチ１７０８は、内部のＤ／Ａ変換器１７１２の出力端子及びホールド容量１７１０の上端子間に接続される。ホールド容量１７１０の下端子は、グランド電位ノードに接続される。スイッチ１７０９は、ホールド容量１７１０の上端子及び演算増幅器１７０４の正転入力端子間に接続される。Ａ／Ｄ変換器１７１３の入力端子は、演算増幅器１７０４の出力端子に接続される。
【００６１】
スイッチ１７０３は、演算増幅器１７０４の正転入力端子に供給される電位にしたがって、出力の基準値を決めるリセットスイッチである。スイッチ１７０５及びホールド容量１７０７、並びにスイッチ１７０８及びホールド容量１７１０は、サンプルホールド回路である。これらサンプルホールド回路は、各々、信号処理回路１６０２の各々に設けられたＤ／Ａ変換器１７１１、１７１２に接続され、各々Ｄ／Ａ変換器１７１１、１７１２の出力をサンプルホールドする。Ｄ／Ａ変換器１７１１、１７１２は、外部から、２つ以上の出力電圧を制御できる。スイッチ１７０６、１７０９は、サンプルホールドされたＤ／Ａ変換器１７１１、１７１２の出力を、演算増幅器１７０４の正転入力端子に交互にバイアスするスイッチである。演算増幅器１７０４は、画素１６０１から出力され、入力容量１７０１に入力される電圧信号を入力容量１７０１と帰還容量１７０２の容量比で増幅する。駆動方法及び得られる効果は、第７〜第９の実施形態と同じであるので説明を省略する。Ａ／Ｄ変換器１７１３は、列毎の信号処理回路１６０２の各々に設けられ、演算増幅器１７０４から出力されるアナログ信号をデジタル信号に変換する。信号処理回路１６０２より出力されたデジタル信号は、メモリ部１６０５で記憶され、水平転送部１６０６によって、順次出力される。
【００６２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の実施形態は、種々の組み合わせが可能である。
【符号の説明】
【００６３】
１０１  画素、１０２  信号処理回路、１０３  垂直デコーダ、１０４  共通出力線、１０５  水平出力部、２０１  光電変換部、２０２  電荷電圧変換部、２０３  転送スイッチ、２０４  リセットスイッチ
【図１】
2011259301.tif 000003
【図２】
2011259301.tif 000004
【図３】
2011259301.tif 000005
【図４】
2011259301.tif 000006
【図５】
2011259301.tif 000007
【図６】
2011259301.tif 000008
【図７】
2011259301.tif 000009
【図８】
2011259301.tif 000010
【図９】
2011259301.tif 000011
【図１０】
2011259301.tif 000012
【図１１】
2011259301.tif 000013
【図１２】
2011259301.tif 000014
【図１３】
2011259301.tif 000015
【図１４】
2011259301.tif 000016
【図１５】
2011259301.tif 000017