(57)【要約】      （修正有）【課題】フレームメモリを用いることなく、Ｉ／Ｐ変換機能とアップスケール機能の両方を備えた映像処理装置を提供する。【解決手段】映像処理装置１０は、第１ラインメモリ１２ａを用いて第１画面サイズ（ＳＤサイズ）のインターレース映像信号を前記第１画面サイズのプログレッシブ映像信号に変換するＩ／Ｐ変換機能部１２と、第２ラインメモリ１３ａを用いて前記第１画面サイズのプログレッシブ映像信号をより大きな第２画面サイズ（ＨＤサイズ）のプログレッシブ映像信号に拡大するアップスケール機能部１３とを集積化して成る。【選択図】図１
2011109559.tif 000002
【特許請求の範囲】
【請求項１】
第１ラインメモリを用いて第１画面サイズのインターレース映像信号を前記第１画面サイズのプログレッシブ映像信号に変換するＩ／Ｐ変換機能部と、
第２ラインメモリを用いて前記第１画面サイズのプログレッシブ映像信号をより大きな第２画面サイズのプログレッシブ映像信号に拡大するアップスケール機能部と、
を集積化して成ることを特徴とする映像処理装置。
【請求項２】
前記Ｉ／Ｐ変換機能部よりも前段に設けられ、第３ラインメモリを用いて前記第１画面サイズのインターレース映像信号にローパスフィルタ処理を施すフィルタ機能部を集積化して成ることを特徴とする請求項１に記載の映像処理装置。
【請求項３】
前記Ｉ／Ｐ変換機能部、前記アップスケール機能部、及び、前記フィルタ機能部の動作設定情報を格納するレジスタ部を集積化して成ることを特徴とする請求項２に記載の映像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポータブルＡＶ［Audio/Visual］機器（例えばカムコーダ）などに好適な映像処理装置（映像処理ＩＣ）に関するものである。
【背景技術】
【０００２】
従来より、テレビジョン放送の受信機や録画再生機など、ＡＶ機器の分野においては、インターレース映像信号（４８０ｉや１０８０ｉなど）をプログレッシブ映像信号（４８０ｐや１０８０ｐなど）に変換する機能、いわゆるＩ／Ｐ［Interlace/Progressive］変換機能を備えた映像処理装置が広く一般的に用いられている。
【０００３】
図２１は、Ｉ／Ｐ変換処理の一従来例を示す模式図である。図２１に示すように、本従来例のＩ／Ｐ変換処理では、２フィールド分（奇数フィールドと偶数フィールド）のインターレース映像信号を重ね合わせることにより、１フレーム分のプログレッシブ映像信号が生成されている。このようなＩ／Ｐ変換処理を行う場合には、２フィールド分のインターレース映像信号を一時的に格納するフレームメモリが必要となる。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２０７４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
確かに、上記従来の映像処理装置であれば、インターレース映像信号をプログレッシブ映像信号に変換することができるので、出力映像のちらつきを抑えることが可能である。
【０００７】
しかしながら、図２１のＩ／Ｐ変換処理を行う映像処理装置では、回路規模の大きいフレームメモリを内蔵する必要があるため、パッケージサイズが大型となり、ポータブルＡＶ機器などには搭載しにくいという問題点があった。
【０００８】
なお、上記では、Ｉ／Ｐ変換機能を備えた映像処理装置の問題点を例に挙げたが、ＳＤ［Standard Definition］映像信号をＨＤ［High Definition］映像信号に変換する機能、いわゆるアップスケール機能を備えた映像処理装置についても、上記と同様、フレームメモリの搭載に伴うパッケージの大型化が指摘されていた。また、フレームメモリを用いたアップスケール処理では、動きの激しいシーンで櫛形ノイズが生じやすく、動き検出の結果に応じてアップスケール処理方法を変更しなければならないので、演算量が大きくなるという問題点もあった。
【０００９】
本発明は、上記の問題点に鑑み、フレームメモリを用いることなく、Ｉ／Ｐ変換機能とアップスケール機能の両方を備えた映像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る映像処理装置は、第１ラインメモリを用いて第１画面サイズのインターレース映像信号を第１画面サイズのプログレッシブ映像信号に変換するＩ／Ｐ変換機能部と、第２ラインメモリを用いて前記第１画面サイズのプログレッシブ映像信号をより大きな第２画面サイズのプログレッシブ映像信号に拡大するアップスケール機能部と、を集積化して成る構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る映像処理装置は、前記Ｉ／Ｐ変換機能部よりも前段に設けられ、第３ラインメモリを用いて前記第１画面サイズのインターレース映像信号にローパスフィルタ処理を施すフィルタ機能部を集積化した構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る映像処理装置は、前記Ｉ／Ｐ変換機能部、前記アップスケール機能部、及び、前記フィルタ機能部の動作設定情報を格納するレジスタ部を集積化して成る構成（第３の構成）にするとよい。
【発明の効果】
【００１３】
本発明によれば、フレームメモリを用いることなく、Ｉ／Ｐ変換機能とアップスケール機能の両方を備えた映像処理装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る映像処理装置の第１実施形態を示すブロック図
【図２】ラインメモリを用いたＩ／Ｐ変換処理の一例を示す模式図
【図３】本発明に係る映像処理装置の第２実施形態を示すブロック図
【図４】本ＩＣ１００の端子配置図（ボトムビュー）
【図５Ａ】本ＩＣ１００の端子機能一覧表（１ピン〜４１ピン）
【図５Ｂ】本ＩＣ１００の端子機能一覧表（４２ピン〜６４ピン）
【図６】本ＩＣ１００の入出力端子等価回路図
【図７】本ＩＣ１００の周辺回路図
【図８】本ＩＣ１００の電気的特性（ＤＣ特性）テーブル
【図９Ａ】３線式シリアルインタフェイスフォーマットを示す波形図
【図９Ｂ】３線式シリアルインタフェイスフォーマットを示す波形図
【図１０】３線式シリアルインタフェイスタイミングを示す特性テーブル
【図１１】画像データの入力タイミングを示す波形図
【図１２】画像データの入力タイミングを示す特性テーブル
【図１３】画像データの出力タイミングを示す波形図
【図１４】画像データの出力タイミングを示す特性テーブル
【図１５】入力フォーマットの一覧表
【図１６】出力フォーマットの一覧表
【図１７】本ＩＣ１００でサポートされる入出力変換対応表
【図１８】５×５フィルタタップ係数の一覧テーブル
【図１９】通常時書き込みシーケンスを示すタイミングチャート
【図２０】通常時読み出しシーケンスを示すタイミングチャート
【図２１】フレームメモリを用いたＩ／Ｐ変換処理の一例を示す模式図
【発明を実施するための形態】
【００１５】
（第１実施形態）
図１は、本発明に係る映像処理装置の第１実施形態を示すブロック図である。本実施形態の映像処理装置１０は、フィルタ機能部１１と、ラインメモリ１１ａと、Ｉ／Ｐ変換機能部１２と、ラインメモリ１２ａと、アップスケール機能部１３と、ラインメモリ１３ａと、出力制御部１４と、レジスタ１５と、を集積化した半導体装置である。
【００１６】
フィルタ機能部１１は、Ｉ／Ｐ変換機能部１２よりも前段に設けられ、ラインメモリ１１ａを用いてＳＤサイズ（ＮＴＳＣ：７２０×４８０ピクセル（４８０ｉ）、ＰＡＬ：７２０×５７６ピクセル（５７６ｉ））のインターレース映像信号にローパスフィルタ処理を施す。
【００１７】
上記のローパスフィルタ処理は５ピクセル×５ピクセルで行われるものであり、当該処理に必要なピクセルデータは、ラインメモリ１２ａ（５×５ピクセル分）に一時格納される。より具体的に述べると、上記のローパスフィルタ処理では、対象ピクセルに対して、その周囲に存在する縦５ピクセル分、横５ピクセル分（対象ピクセルがフレームの隅や角にあり、周囲のピクセルが一部欠けている場合には、疑似ピクセルで補間）の画素データに基づく重み付け演算が行われる。このような重み付け演算は、Ｙ成分（輝度成分）に対してのみ行われる。なお、入力されるインターレース信号がＲＧＢ形式である場合には、ＲＧＢ成分それぞれに演算を施してもよいし、或いは、一旦ＹＵＶ形式に変換してからＹ成分のみに演算を施してもよい。
【００１８】
このようなフィルタ機能部１１を有する構成であれば、映像の輪郭がギザギザになってしまう「ジャギー現象」を緩和することが可能となる。なお、フィルタ機能部１１の重み付け演算に用いる係数はレジスタ１５から読み出される。この係数を変化させることにより、映像のぼかし具合を調整して、ジャギー円滑度の設定を変更することが可能である。なお、フィルタ機能部１１の係数設定とＩ／Ｐ変換機能部１２の特性設定とは、相互に連携を持たせておくとよい。
【００１９】
Ｉ／Ｐ変換機能部１２は、ラインメモリ１２ａを用いてＳＤサイズのインターレース映像信号をＳＤサイズのプログレッシブ映像信号（４８０ｐ／５７６ｐ）に変換する。図２は、ラインメモリを用いたＩ／Ｐ変換処理の一例を示す模式図である。本図に示す通り、Ｉ／Ｐ変換機能部１２は、２フィールド分（奇数フィールドと偶数フィールド）のインターレース映像信号を重ね合わせるのではなく、ラインメモリ１２ａを用いて各フィールド毎に行間データを補間することにより、１フレーム分のプログレッシブ映像信号を生成する。上記行間データの補間処理については、例えば、ラインメモリ１２ａに上下２行分のラインデータを一時格納しておき、その上下２行分のラインデータから行間のラインデータを擬似的に生成して補間する演算アルゴリズムが考えられる。或いは、ラインメモリ１２ａに１行分のラインデータを一時格納しておき、これを単純に２回繰り返して出力する演算アルゴリズムも考えられる。なお、Ｉ／Ｐ変換機能部１２には、レジスタ１５から、出力フォーマットなどの情報が入力されている。
【００２０】
アップスケール機能部１３は、ラインメモリ１３ａを用いてＳＤサイズのプログレッシブ映像信号をＨＤサイズのプログレッシブ映像信号（１０８０ｐ）に拡大する。アップスケール機能部１３は、前フレームの映像信号を用いることなく、ラインメモリ１３ａを用いて、行間（垂直方向）ないしはピクセル間（水平方向）のデータ補間を行いながら、ＨＤサイズのプログレッシブ映像信号を生成する。上記した行間ないしピクセル間のデータ補間処理については、先述のＩ／Ｐ変換処理と同様、例えば、ラインメモリ１３ａに複数行分のラインデータを一時格納しておき、その複数行分のラインデータから行間ないしはピクセル間の補間データを擬似的に生成する演算アルゴリズムが考えられる。なお、アップスケール機能部１３には、レジスタ１５から、出力フォーマットなどの情報が入力されている。また、アップスケール機能部１３には、レジスタ１５から、特性設定情報（拡大後のエッジ強調度（弱め、通常、強め））も入力されており、ユーザの嗜好に合わせて適切な映像拡大処理が可能である。
【００２１】
出力制御部１４は、レジスタ１５で設定された出力フォーマットに基づいて、ＹＵＶ出力フォーマットの切替制御、インターレース出力／プログレッシブ出力の切替制御、並びに、ＳＤ出力／ＨＤ出力の切替制御を行う。なお、最終的にインターレース出力を行う場合であっても、Ｉ／Ｐ変換機能部１２からアップスケール機能部１３へはプログレッシブ映像信号が送出される。このように、プログレッシブ映像信号を元にアップスケール処理を施してＨＤサイズのプログレッシブ映像信号を生成し、これをＨＤサイズのインターレース映像信号として出力する方が最終的に得られる映像品質を高めることが可能となる。ただし、ＳＤサイズのインターレース映像信号を出力する場合には、Ｉ／Ｐ変換処理部１２やアップスケール機能部１３での処理が不要であるため、両機能部を介することなく、外部入力されたＳＤサイズのインターレース映像信号を出力制御部１４に直接入力すればよい。また、ＳＤサイズのプログレッシブ映像信号を出力する場合には、アップスケール機能部１３での処理が不要であるため、アップスケール機能部１３を介することなく、Ｉ／Ｐ変換機能部１２で生成されたＳＤサイズのプログレッシブ映像信号を出力制御部１４に直接入力すればよい。
【００２２】
レジスタ１５は、フィルタ機能部１１、Ｉ／Ｐ変換機能部１２、アップスケール機能部１３、及び、出力制御部１４の動作設定情報を格納する。なお、図１では明示されていないが、レジスタ１５の格納データは、所定のインタフェイスを介して、装置外部から任意にリード／ライトすることが可能である。
【００２３】
上記したように、本実施形態の映像処理装置１０は、フレームメモリを用いず、ラインメモリのみを用いてＩ／Ｐ変換処理やアップスケール処理を行う構成とされている。このような構成とすることにより、映像処理装置１０の小型化と出力映像の高画質化を同時に実現することが可能となる。例えば、ＳＤ映像ソースとＨＤＭＩ出力部を備えた既存システムにおいて、ＳＤ映像ソースとＨＤＭＩ出力部との間に、本実施形態の映像処理装置１０を挿入することにより、容易にＨＤサイズでの映像出力を行うことが可能となる。
【００２４】
（第２実施形態）
図３は、本発明に係る映像処理装置の第２実施形態を示すブロック図である。本実施形態の映像処理装置１００は、フィルタ１０１と、インタポレータ１０２と、メモリコントローラ１０３と、ラインメモリ１０４と、アップスケーラ１０５と、出力コントローラ１０６と、ラインメモリ１０７と、レジスタアレイ１０８と、ＳＰＩ［Serial Peripheral Interface］インタフェイス１０９と、ＰＬＬ［Phase Locked Loop］回路１１０と、を集積化した半導体装置である。以下、映像処理装置１００を適宜、本ＩＣ１００と呼ぶ。
【００２５】
フィルタ１０１は、インタポレータ１０２よりも前段に設けられ、ラインメモリ（不図示）を用いてＳＤサイズ（ＮＴＳＣ：７２０×４８０ピクセル（４８０ｉ）、ＰＡＬ：７２０×５７６ピクセル（５７６ｉ））のインターレース映像信号ＤＩＮ［１５：０］にローパスフィルタ処理を施す。フィルタ１０１の詳細動作については、先述の第１実施形態におけるフィルタ機能部１１と同様であるため、重複した説明は省略する。
【００２６】
インタポレータ１０２は、ラインメモリ１０４を用いてＳＤサイズのインターレース映像信号をＳＤサイズのプログレッシブ映像信号（４８０ｐ／５７６ｐ）に変換する。インタポレータ１０２の詳細動作については、先述の第１実施形態におけるＩ／Ｐ変換機能部１２と同様であるため、重複した説明は省略する。
【００２７】
メモリコントローラ１０３は、ラインメモリ１０４に対するアクセス制御（リード／ライト制御）を行う。
【００２８】
ラインメモリ１０４は、インターレース映像信号を形成する少なくとも１行分のラインデータを一時格納する。
【００２９】
アップスケーラ１０５は、ラインメモリ１０７を用いてＳＤサイズのプログレッシブ映像信号をＨＤサイズのプログレッシブ映像信号（１０８０ｐ）に拡大する。アップスケーラ１０５の詳細動作については、先述の第１実施形態におけるアップスケール機能部１３と同様であるため、重複した説明は省略する。
【００３０】
出力コントローラ１０６は、レジスタアレイ１０８で設定された出力フォーマットに基づいて、ＹＵＶ出力フォーマットの切替制御、インターレース出力／プログレッシブ出力の切替制御、並びに、ＳＤ出力／ＨＤ出力の切替制御を行う。出力コントローラ１０６の詳細動作については、先述の第１実施形態における出力制御部１４と同様であるため、重複した説明は省略する。
【００３１】
ラインメモリ１０７は、プログレッシブ映像信号を形成する複数行分のラインデータを一時格納する。
【００３２】
レジスタアレイ１０８は、フィルタ１０１、インタポレータ１０２、メモリコントローラ１０３、アップスケーラ１０５、出力コントローラ１０６、及び、ＰＬＬ回路１１０の動作設定情報を格納する。レジスタアレイ１０８の詳細動作については、先述の第１実施形態におけるレジスタ１５と同様であるため、重複した説明は省略する。
【００３３】
ＳＰＩインタフェイス１０９は、レジスタアレイ１０８と装置外部との間で信号の授受を行う３線式シリアルインタフェイスである。
【００３４】
ＰＬＬ回路１１０は、入力クロックＣＬＫＮＩＮ（２７ＭＨｚ）を受けて所定周波数の出力クロックＣＬＫＯＵＴを生成する。
【００３５】
まず、本ＩＣ１００の概要について説明する。本ＩＣ１００は、ＳＤＴＶ（ＮＴＳＣ／ＰＡＬ）フォーマットの映像信号をＨＤＴＶ（最大１０８０プログレッシブ）フォーマットの信号にアップスケールするスケーラＩＣである。ＩＰ（インターレス／プログレッシブ）変換機能も内蔵している。
【００３６】
次に、本ＩＣ１００の特長について述べる。第１の特長は、入力フォーマットとして、480i or 576i (ITUR BT656) YCbCr 4:2:2 (ITUR BT601) 8bit Digital Interfaceに対応している点である。第２の特長は、出力フォーマットとして、(1)480i or 576i(ITUR BT656) YCbCr 4:2:2 8bit Digital Interface、(2)480p or 576p(SMPTE 293・ITUR BT1358) YCbCr 4:2:2 16bit Digital Interface、(3)1080/59.94i(SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(4)1080/50i(SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(5)1080/59.94p (SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(6)1080/50p(SMPTE 274) YCbCr 4:2:2 16bit Digital Interfaceに対応している点である。第３の特長は、ＩＰ変換機能（インターレスからプログレッシブへの変換機能）を備えている点である。第４の特長は、アップスケール機能を備えている点である。これにより、水平方向については、720スルーまたは1920ピクセルへの拡大が可能であり、垂直方向については、480、576、540、1080ピクセルへの拡大が可能である。第５の特長は、フィルタ機能（入力データに対する５ｘ５ローパスフィルタ機能）を備えている点である。なお、フィルタ係数はレジスタにて設定可能である。第６の特長は、レジスタアクセス機能を備えている点である。具体的には、ＳＰＩインタフェイスによるレジスタのリード／ライトが可能である。なお、バーストライト／リードにも対応している。第７の特長は、ＰＬＬ回路を内蔵している点である。なお、ＰＬＬ回路の入力周波数は27MHzであり、出力周波数は74.25MHz、74.175824MHz、148.5MHz、148.351648MHzである。第８の特長は、パワーダウンモード、スルーモードに対応している点である。なお、パワーダウンモードは、ＳＴＢＹ端子またはレジスタ設定により制御することが可能である。また、スルーモードはレジスタ設定により制御することが可能である。第９の特長は、電源電圧として、VDD(コア電圧)=1.15V-1.25V、AVDD(PLL)=2.7V-3.3V、VDDIO1(SDTV入力)=1.7V-3.6V、VDDIO(制御)=2.7V-3.3V、VDDIO3(HDTV出力)=1.7V-1.9Vを備えている点である。第１０の特長は、63pin、BGAパッケージ(SBGA063W060、サイズ=6mmx6mm、0.65mmピッチ)を採用した点である。このようなパッケージを採用したことにより、実装面積やピン数を削減して、セットシステムのコンパクト化に貢献することが可能となる。
【００３７】
次に、本ＩＣ１００の用途について述べる。本ＩＣ１００は、ポータブル映像機器（デジタルビデオカメラ、デジタルスチルカメラ、ゲーム機、ポータブルＤＶＤなど）に好適なアップスケーラＩＣである。
【００３８】
図４は、本ＩＣ１００の端子配置図（ボトムビュー）である。本図に示すように、本ＩＣ１００は、合計６３本のピンを有している。
【００３９】
図５Ａ及び図５Ｂは、本ＩＣ１００の端子機能一覧表である。なお、Init欄はリセット時のピン状態を示しており、"Low"はローレベル出力、"PD"はプルダウン状態を表している。また、５ピンはノンコネクトであり、先出の図４からも分かるように、５ピンに対応するボールは設けられていない（＊１）。また、２２ピン〜２５ピンの入力サスペンド機能は内部信号でオフ側に固定されている（＊２）。また、２６ピンにはプルダウン機能がない（＊３）。
【００４０】
図６は、本ＩＣ１００の入出力端子等価回路図である。なお、Type欄に示されている符号Ａ〜Ｄは、それぞれ、図５Ａ及び図５Ｂの入出力形式欄に示されている符号Ａ〜Ｄと対応している。
【００４１】
図７は、本ＩＣ１００の周辺回路図である。第１の注意点として、ＣＬＫＯＵＴ端子、及び、ＤＯ［１５：０］端子の出力ダンピング抵抗については、配線負荷により調整すべきである。第２の注意点として、ＳＴＢＹ端子未使用時は、１０ｋΩ抵抗でプルダウン処理を行うべきである。
【００４２】
図８は、本ＩＣ１００の電気的特性（ＤＣ特性）テーブルである。なお、特に規定のない場合、VDD=1.20V、VDDIO1=3.3V、VDDIO3=1.8V、VDDIO2=AVDD=3.0V、AVSS=GND=0.0V、Ta=25℃の条件下で得られた特性値が示されている。
【００４３】
図９Ａ及び図９Ｂは、各々、３線式シリアルインタフェイスフォーマットを示す波形図である。なお、図９Ａでは、上から順に、チップセレクト信号ＳＣＳＢとクロック信号ＳＣＬＫが示されており、図９Ｂでは、上から順に、チップセレクト信号ＳＣＳＢ、クロック信号ＳＣＬＫ、入力データ信号ＳＤＩＮ、出力データ信号ＳＤＯＵＴが示されている。また、図１０は、３線式シリアルインタフェイスタイミングを示す特性テーブルである。
【００４４】
図１１は、画像データの入力タイミングを示す波形図であり、上から順に、入力クロック信号ＣＬＫＩＮ、及び、入力画像データＤＩ０−１５が示されている。図１２は、画像データの入力タイミングを示す特性テーブルである。
【００４５】
図１３は、画像データの出力タイミングを示す波形図であり、上から順に、出力クロック信号ＣＬＫＯＵＴ、及び、出力画像データＤＯ０−１５が示されている。図１４は、画像データの出力タイミングを示す特性テーブルである。
【００４６】
次に、本ＩＣ１００の各ブロック動作説明を行う。
【００４７】
まず、本ＩＣ１００の入力フォーマットについて説明する。本ＩＣ１００は、入力フォーマットとして、480i or 576i (ITUR BT656) YCbCr 4:2:2 (ITUR BT601) 8bit Digital Interfaceに対応している。図１５は、入力フォーマットの一覧表である。なお、レジスタ設定により、YデータとCbCrデータを下位DI[7:0]または上位DI[15:8]のどちらに割り当てるのかを切り替えることが可能である。
【００４８】
次に、本ＩＣ１００の出力フォーマットについて説明する。本ＩＣ１００は、出力フォーマットとして、(1)480i or 576i(ITUR BT656) YCbCr 4:2:2 8bit Digital Interface、(2)480p or 576p(SMPTE 293・ITUR BT1358) YCbCr 4:2:2 16bit Digital Interface、(3)1080/59.94i(SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(4)1080/50i(SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(5)1080/59.94p (SMPTE 274) YCbCr 4:2:2 16bit Digital Interface、(6)1080/50p(SMPTE 274) YCbCr 4:2:2 16bit Digital Interfaceに対応している。図１６は、出力フォーマットの一覧表である。なお、レジスタ設定により、YデータとCbCrデータを下位DO[7:0]または上位DO[15:8]のどちらに割り当てるのかを切り替えることが可能である。
【００４９】
次に、ＩＰ変換、アップスケール機能について説明する。本ＩＣ１００は、出力フォーマットへの変換の際に、画像の拡大、補間を行う。なお、画像の水平方向については、入力サイズの７２０ピクセルのまま、若しくは、１９２０ピクセルへの拡大のみサポートされている。また、画像の拡大時、UPC_SELレジスタを変更することで、拡大後のエッジの強調度合いを調整することが可能である（３種類）。また、480i入力画像の拡大時、全有効ラインのうち、２４０ラインに対して拡大処理が行われる。図１７は、本ＩＣ１００でサポートされる入出力変換対応表である。なお、本ＩＣ１００のリセット直後及びスタンバイ設定時には、４８０ｉ→４８０ｐ（表中の※を参照）に設定される。
【００５０】
次に、フィルタ機能について説明する。本ＩＣ１００は、入力データに対して、水平、垂直各５タップのフィルタ処理を行うことが可能である。水平方向、垂直方向のフィルタタップ数は、フィルタ係数レジスタ（0x14〜0x1B)にて、５タップ独立に設定することができる。図１８は、５×５フィルタタップ係数の一覧テーブルである。図示のように、５×５フィルタタップ係数＝水平方向フィルタタップ係数×垂直方向フィルタタップ係数となる。水平方向のフィルタタップ値TH1〜TH5、垂直方向のフィルタタップ値TV1〜TV5は、各係数の和が６４になるように設定する必要がある。初期値はフィルタ無効（すなわち、TH3=64、TV3=64、TH1=TH2=TH4=TH5=0、TV1=TV2=TV4=TV5=0）となっている。
【００５１】
次に、レジスタアクセスについて説明する。本ＩＣ１００では、３線式シリアルインタフェイス（ＳＣＳＢ、ＳＣＬＫ、ＳＤＩＮ、ＳＤＯＵＴ）により、レジスタへのアクセスを行うことができる。また、本ＩＣ１００は、バーストライト、バーストリードにも対応しており、連続して書き込みが可能である。
【００５２】
図１９は、通常時書き込みシーケンスを示すタイミングチャートであり、上から順に、チップセレクト信号ＳＣＳＢ、クロック信号ＳＣＬＫ、及び、入力データ信号ＳＤＩＮが示されている。レジスタへの書き込みの場合、アドレス８ビット、データ８ビットの順番に書き込みを行う必要がある。アドレス、データともにＭＳＢ［Most Significant Bit］ファーストとなる。
【００５３】
図２０は、通常時読み出しシーケンスを示すタイミングチャートであり、上から順に、チップセレクト信号ＳＣＳＢ、クロック信号ＳＣＬＫ、入力データ信号ＳＤＩＮ、及び、出力データ信号ＳＤＯＵＴが示されている。レジスタの読み出しの場合、ＳＡＤＲレジスタ（0x70）へリードしたいレジスタのアドレスを書き込み、その後、ＳＲＤＡＴレジスタ（0x80）をリードする形となる。アドレス、データともにＭＳＢファーストとなる。
【００５４】
次に、ＰＬＬ回路について説明する。本ＩＣ１００はＰＬＬ回路を内蔵しており、27MHzのピクセルクロックから、ＨＤフォーマット用のクロックを内部で生成して出力する。出力フォーマットをレジスタ設定するだけで、出力フォーマットに対するＰＬＬ出力周波数が選択されて出力される。入力周波数は27MHz、出力周波数は、74.25MHz、74.25/1.001MHz、148.5MHz、148.5/1.001MHzになる。480i/576i出力フォーマット選択時には、入力クロック27MHzがＰＬＬ回路を経由せずに出力される。
【００５５】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００５６】
例えば、上記実施形態では、いわゆるＳＤサイズからＨＤサイズへの画像拡大処理を例に挙げて説明を行ったが、画面サイズの規格についてはこれに限定されるものではない。
【産業上の利用可能性】
【００５７】
本発明は、ポータブルＡＶ機器（例えばカムコーダ）などに搭載される映像処理装置に利用可能な技術である。
【符号の説明】
【００５８】
１０    映像処理装置
１１    フィルタ機能部
１１ａ    ラインメモリ
１２    Ｉ／Ｐ変換機能部
１２ａ    ラインメモリ
１３    アップスケール機能部
１３ａ    ラインメモリ
１４    出力制御部
１５    レジスタ
１００    映像処理装置
１０１    フィルタ
１０２    インタポレータ
１０３    メモリコントローラ
１０４    ラインメモリ
１０５    アップスケーラ
１０６    出力コントローラ
１０７    ラインメモリ
１０８    レジスタアレイ
１０９    ＳＰＩインタフェイス
１１０    ＰＬＬ回路
【図１】
2011109559.tif 000003
【図２】
2011109559.tif 000004
【図３】
2011109559.tif 000005
【図４】
2011109559.tif 000006
【図５Ａ】
2011109559.tif 000007
【図５Ｂ】
2011109559.tif 000008
【図６】
2011109559.tif 000009
【図７】
2011109559.tif 000010
【図８】
2011109559.tif 000011
【図９Ａ】
2011109559.tif 000012
【図９Ｂ】
2011109559.tif 000013
【図１０】
2011109559.tif 000014
【図１１】
2011109559.tif 000015
【図１２】
2011109559.tif 000016
【図１３】
2011109559.tif 000017
【図１４】
2011109559.tif 000018
【図１５】
2011109559.tif 000019
【図１６】
2011109559.tif 000020
【図１７】
2011109559.tif 000021
【図１８】
2011109559.tif 000022
【図１９】
2011109559.tif 000023
【図２０】
2011109559.tif 000024
【図２１】
2011109559.tif 000025