(57)【要約】 【課題】生産性を低下させず信頼性の高い半導体装置を製造できる半導体装置の製造方法を提供する。【解決手段】第一のゲート絶縁膜１２４Ａを形成する工程と、第一のゲート絶縁膜１２４Ａのうち第二のトランジスタ形成領域を被覆する部分と、第一のトランジスタ形成領域のうちソース・ドレイン領域に位置する部分とを除去する工程と、第二のゲート絶縁膜１２４Ｂを形成する工程と、第一のゲート絶縁膜１２４Ａと第二のゲート絶縁膜１２４Ｂとが積層された領域に第一のゲート電極を形成するとともに、第二のトランジスタ形成領域の第二のゲート絶縁膜上に、第二のゲート電極を形成する工程と、第二のトランジスタ形成領域において、第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を除去し、第一のトランジスタ形成領域において、ソース・ドレイン領域に形成された第二のゲート絶縁膜１２４Ｂを除去する工程を実施する。【選択図】図２
2011109017.tif 000002
【特許請求の範囲】
【請求項１】
第一のゲート絶縁膜およびこの第一のゲート絶縁膜上に積層された第二のゲート絶縁膜を有するゲート絶縁膜と、このゲート絶縁膜上に設けられた第一のゲート電極とを備える第一のトランジスタと、
第二のゲート絶縁膜を有するゲート絶縁膜と、このゲート絶縁膜上に設けられた第二のゲート電極とを備える第二のトランジスタとを具備し、
前記第二のトランジスタの前記ゲート絶縁膜の厚みが、前記第一のトランジスタの前記ゲート絶縁膜の厚みよりも薄い半導体装置の製造方法であって、
基板の第一のトランジスタ形成領域および第二のトランジスタ形成領域を被覆する第一のゲート絶縁膜を形成する工程と、
前記第一のゲート絶縁膜のうち、前記第二のトランジスタ形成領域を被覆する部分と、前記第一のトランジスタ形成領域のうち少なくとも前記第一のゲート電極が形成される領域を除いた領域に位置する部分とを選択的に除去する工程と、
前記基板の前記第一のトランジスタ形成領域および前記第二のトランジスタ形成領域を被覆する第二のゲート絶縁膜を形成する工程と、
前記第一のトランジスタ形成領域のうち、前記第一のゲート絶縁膜と、前記第二のゲート絶縁膜とが積層された領域に前記第一のトランジスタの前記第一のゲート電極を形成するとともに、前記第二のトランジスタ形成領域の前記第二のゲート絶縁膜上に、前記第二のトランジスタの前記第二のゲート電極を形成する工程と、
前記第二のトランジスタ形成領域において、少なくとも前記第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を選択的に除去し、前記第一のトランジスタ形成領域において、前記第一のゲート絶縁膜が除去された領域上に形成された第二のゲート絶縁膜を除去する工程とを備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記基板は、表面にシリコンを含む層を有するものであり、
第一のゲート電極および第二のゲート電極を形成する前記工程の後段で、
前記基板の第一のトランジスタ形成領域に不純物を注入して第一のソース領域、第一のドレイン領域を形成するとともに、前記第二のトランジスタ形成領域に不純物を注入して第二のソース領域、第二のドレイン領域を形成する工程を含み、
前記第一のゲート絶縁膜を選択的に除去する前記工程では、前記第一のゲート絶縁膜のうち、前記第一のトランジスタ形成領域の前記第一のソース領域、前記第一のドレイン領域が形成される領域上の前記第一のゲート絶縁膜を除去し、
第二のゲート絶縁膜を除去する前記工程では、
前記第一のソース領域、前記第一のドレイン領域、前記第二のソース領域、前記第二のドレイン領域の各領域上の前記第二のゲート絶縁膜を除去して基板表面を露出させ、
第二のゲート絶縁膜を除去する前記工程の後段で、
前記第一のソース領域、前記第二のドレイン領域、前記第二のソース領域、前記第二のドレイン領域上に金属膜を形成して、シリサイド化する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第一のソース領域、前記第一のドレイン領域、前記第二のソース領域、前記第二のドレイン領域を形成する前記工程では、
前記基板を被覆する犠牲膜を形成した後、前記犠牲膜を介して前記不純物を注入して、前記第一のソース領域、前記第二のドレイン領域、前記第二のソース領域、前記第二のドレイン領域を形成する半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法において、
前記第一のゲート絶縁膜を選択的に除去する前記工程では、
前記第一のゲート絶縁膜の端部が第一のゲート電極直下となる領域からはみ出すように第一のゲート絶縁膜を残し、
シリサイド化する前記工程では、前記第一のゲート絶縁膜のうち、第一のゲート電極直下となる領域からはみ出した部分を被覆する保護膜を形成した後、前記金属膜を形成する半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
前記基板は、表面にシリコンを含む層を有するものであり、
であり、前記第一のゲート絶縁膜および前記第二のゲート絶縁膜は熱酸化法で形成されるシリコン酸化膜である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、２つの異なる電源電圧を有するＬＳＩが使用されている。たとえば、内部回路と入出力回路との電源電圧が異なるＬＳＩがある。
このようなＬＳＩは、低電源電圧用の低耐圧ＭＯＳトランジスタと、高電源電圧用の高耐圧ＭＯＳトランジスタとを有する。
電源電圧が高い回路に使用される高耐圧ＭＯＳトランジスタのゲート絶縁膜は、低耐圧ＭＯＳトランジスタのゲート絶縁膜に比べ、厚くなっている。これは、高耐圧ＭＯＳトランジスタの信頼性を確保するためである。
【０００３】
ここで、低耐圧ＭＯＳトランジスタと、高耐圧ＭＯＳトランジスタとを有する半導体装置の製造方法について、図６を参照して説明する。
はじめに、基板１００内に素子分離層１０６を形成した後、基板１００表面に第一のゲート絶縁膜１０１を形成し、低耐圧ＭＯＳトランジスタを形成する領域上の第一のゲート絶縁膜１０１を除去する。
次に、基板１００表面上に、第二のゲート絶縁膜１０２を形成する。
これにより、図６（Ａ）に示すように、低耐圧ＭＯＳトランジスタ形成領域上には、第二のゲート絶縁膜１０２から構成される薄いゲート絶縁膜が形成され、高耐圧ＭＯＳトランジスタ形成領域上には、第一のゲート絶縁膜１０１および第二のゲート絶縁膜１０２から構成される厚いゲート絶縁膜１０３が形成されることとなる。
次に、図６（Ｂ）に示すように、各領域上にゲート電極１０４，１０５を形成する。その後、サイドウォール膜１０９，１１０を形成し、ソース領域１１１，１１３およびドレイン領域１１２，１１４を形成する（図６（Ｃ）参照）。サイドウォール膜１０９，１１０を形成するためのエッチバック工程において、低耐圧ＭＯＳトランジスタ形成領域のソース領域１１１およびドレイン領域１１２上のゲート絶縁膜１０２、高耐圧ＭＯＳトランジスタ形成領域のソース領域１１３およびドレイン領域１１４上のゲート絶縁膜１０３が選択的に除去される。
その後、必要に応じて、ゲート電極１０４，１０５上、ソース領域１１１，１１３およびドレイン領域１１２，１１４上のシリサイド化を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１０９３８７号公報
【特許文献２】特開２００３−１５２１０２号公報
【特許文献３】特開２００５−１１６９７３号公報
【特許文献４】特開２００６−１９６４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の製造方法では、以下のような課題がある。
低耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０２、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０３を選択的に除去する際に、双方のゲート絶縁膜１０２，１０３を同時に除去しようとすると、オーバーエッチングが生じたり、エッチング量が足りなかったりするという問題がある。
【０００６】
たとえば、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０３を完全に除去しようとした場合には、厚みの薄い低耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０２が過剰にエッチングされる。これにより、基板１００にダメージが生じ、半導体装置の信頼性が低下する可能性がある。
【０００７】
一方で、低耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０２のエッチングに合わせて、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０３をエッチングした場合には、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜１０３が残存してしまう。
【０００８】
このような問題を解決するために、たとえば、特許文献１には、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜を選択的に除去する際に、低耐圧ＭＯＳトランジスタ形成領域にマスクを形成する方法が提案されている。
しかしながら、この方法では、高耐圧ＭＯＳトランジスタ形成領域上のゲート絶縁膜を選択的に除去する際に、マスクを形成する工程が必要となり、半導体装置の製造工程数が増加し、製造コストが増加するという問題を有している。
【課題を解決するための手段】
【０００９】
本発明によれば、第一のゲート絶縁膜およびこの第一のゲート絶縁膜上に積層された第二のゲート絶縁膜を有するゲート絶縁膜と、このゲート絶縁膜上に設けられた第一のゲート電極とを備える第一のトランジスタと、第二のゲート絶縁膜を有するゲート絶縁膜と、このゲート絶縁膜上に設けられた第二のゲート電極とを備える第二のトランジスタとを具備し、前記第二のトランジスタの前記ゲート絶縁膜の厚みが、前記第一のトランジスタの前記ゲート絶縁膜の厚みよりも薄い半導体装置の製造方法であって、基板の第一のトランジスタ形成領域および第二のトランジスタ形成領域を被覆する第一のゲート絶縁膜を形成する工程と、前記第一のゲート絶縁膜のうち、前記第二のトランジスタ形成領域を被覆する部分と、前記第一のトランジスタ形成領域のうち少なくとも前記第一のゲート電極が形成される領域を除いた領域に位置する部分とを選択的に除去する工程と、前記基板の前記第一のトランジスタ形成領域および前記第二のトランジスタ形成領域を被覆する第二のゲート絶縁膜を形成する工程と、前記第一のトランジスタ形成領域のうち、前記第一のゲート絶縁膜と、前記第二のゲート絶縁膜とが積層された領域に前記第一のトランジスタの前記第一のゲート電極を形成するとともに、前記第二のトランジスタ形成領域の前記第二のゲート絶縁膜上に、前記第二のトランジスタの前記第二のゲート電極を形成する工程と、前記第二のトランジスタ形成領域において、少なくとも前記第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を選択的に除去し、前記第一のトランジスタ形成領域において、前記第一のゲート絶縁膜が除去された領域上に形成された第二のゲート絶縁膜を除去する工程とを備える半導体装置の製造方法が提供される。
【００１０】
この発明によれば、第一のゲート絶縁膜を選択的に除去する工程において、第二のトランジスタ形成領域を被覆する部分のみならず、第一のトランジスタ形成領域のうち少なくともゲート電極が形成される領域を除く領域上に位置する部分をも除去している。
その後、第一のトランジスタ形成領域および第二のトランジスタ形成領域を被覆する第二のゲート絶縁膜を形成する。そして、第二のトランジスタ形成領域において、少なくとも第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を選択的に除去し、第一のトランジスタ形成領域において、第一のゲート絶縁膜が除去された領域上に形成された第二のゲート絶縁膜を除去している。
このような製造方法を採用することで、厚みの異なるゲート絶縁膜を同時に選択的に除去する必要がないので、製造される半導体装置の信頼性を向上させることができる。
【００１１】
また、第一のゲート絶縁膜を選択的に除去する際に、第二のトランジスタ形成領域を被覆する部分のみならず、第一のトランジスタ形成領域のうち少なくともゲート電極が形成される領域を除く領域上に位置する部分をも除去することで、製造工程の煩雑化も防止できる。
すなわち、従来のように、高耐圧ＭＯＳトランジスタ形成領域上に厚いゲート絶縁膜を形成し、低耐圧ＭＯＳトランジスタ形成領域上に薄いゲート絶縁膜を形成した後、さらに、低耐圧ＭＯＳトランジスタ形成領域を保護するマスクを形成し、高耐圧ＭＯＳトランジスタ形成領域の厚いゲート絶縁膜を選択的に除去するといった工程が不要となる。
【発明の効果】
【００１２】
本発明によれば、生産性を低下させずに、信頼性の高い半導体装置を製造することができる半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態にかかる半導体装置を示す断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】半導体装置の製造工程を示す断面図である。
【図６】従来の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
はじめに、図１から図５を参照して、本実施形態の半導体装置の製造方法の概要について説明する。
本実施形態の半導体装置１の製造方法は、第一のゲート絶縁膜１２４Ａおよびこの第一のゲート絶縁膜１２４Ａ上に積層された第二のゲート絶縁膜１２４Ｂを有するゲート絶縁膜１２４と、このゲート絶縁膜１２４上に設けられた第一のゲート電極１２３とを備える第一のトランジスタ１２と、第二のゲート絶縁膜１２４Ｂを有するゲート絶縁膜１３４と、このゲート絶縁膜１３４上に設けられた第二のゲート電極１３３とを備える第二のトランジスタ１３とを具備し、第二のトランジスタ１３のゲート絶縁膜１３４の厚みが、第一のトランジスタ１２のゲート絶縁膜１２４の厚みよりも薄い半導体装置１の製造方法である。
この半導体装置１の製造方法は、基板１１の第一のトランジスタ形成領域および第二のトランジスタ形成領域を被覆する第一のゲート絶縁膜１２４Ａを形成する工程と、第一のゲート絶縁膜１２４Ａのうち、第二のトランジスタ形成領域を被覆する部分と、第一のトランジスタ形成領域のうち少なくとも第一のゲート電極１２３が形成される領域を除いた領域に位置する部分とを選択的に除去する工程と、基板１１の第一のトランジスタ形成領域および第二のトランジスタ形成領域を被覆する第二のゲート絶縁膜１２４Ｂを形成する工程と、第一のトランジスタ形成領域のうち、第一のゲート絶縁膜１２４Ａと、第二のゲート絶縁膜１２４Ｂとが積層された領域に第一のトランジスタ１２の第一のゲート電極１２３を形成するとともに、第二のトランジスタ形成領域の第二のゲート絶縁膜１３４上に、前記第二のトランジスタ１３の第二のゲート電極１３３を形成する工程と、前記第二のトランジスタ形成領域において、少なくとも第二のゲート電極１３３直下の第二のゲート絶縁膜１３４を残すとともに、他の領域の第二のゲート絶縁膜１３４を選択的に除去し、第一のトランジスタ形成領域において、第一のゲート絶縁膜１２４Ａが除去された領域上に形成された第二のゲート絶縁膜１２４Ｂを除去し、基板１１表面を露出させる工程とを備える。
【００１５】
はじめに、上述した製造方法により製造される半導体装置１の構成について説明する。
この半導体装置１は、基板１１と、この基板１１上に形成された第一のトランジスタ１２と、第二のトランジスタ１３とを有する。
基板１１は、表面層にシリコンを含む層を有する半導体基板であり、本実施形態では、シリコン基板である。
【００１６】
第一のトランジスタ１２は、高耐圧ＭＯＳトランジスタであり、基板１１の第一のトランジスタ形成領域内に配置されている。第一のトランジスタ形成領域は、素子分離膜１４によって区画されている。
この第一のトランジスタ１２は、基板１１表面層に形成されたソース領域（第一のソース領域）１２１、ドレイン領域（第一のドレイン領域）１２２と、ソース領域１２１およびドレイン領域１２２間のチャネル領域上に設けられたゲート電極（第一のゲート電極）１２３とを有する。
【００１７】
ソース領域１２１、ドレイン領域１２２は、基板１１に形成された一対の不純物拡散領域１２０中に形成されている。この不純物拡散領域１２０の不純物濃度は、ソース領域１２１、ドレイン領域１２２の不純物濃度よりも低い。第一のトランジスタ１２は、いわゆるＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造となっている。
【００１８】
ゲート電極１２３は、たとえば、ポリシリコン膜を含んで構成される。このゲート電極１２３は、基板面側からの平面視において、ソース領域１２１、ドレイン領域１２２それぞれに対し離間して配置される。
ゲート電極１２３と、基板１１との間には、ゲート絶縁膜１２４が形成されている。
このゲート絶縁膜１２４は、基板１１上に形成された第一のゲート絶縁膜１２４Ａと、この第一のゲート絶縁膜１２４Ａ上に形成された第二のゲート絶縁膜１２４Ｂとを備える。
本実施形態では、第一のゲート絶縁膜１２４Ａおよび第二のゲート絶縁膜１２４Ｂは、シリコン酸化膜である。第一のゲート絶縁膜１２４Ａは、第二のゲート絶縁膜１２４Ｂよりも厚みが厚くなっている。
このゲート絶縁膜１２４は、基板面側からみて、ゲート電極１２３からはみ出すように配置されている。
さらに、第一のトランジスタ形成領域内において、ソース領域１２１、ドレイン領域１２２上を除いた部分にも、第一のゲート絶縁膜１２４Ａが形成されている。
また、ゲート電極１２３の周囲には、サイドウォール１２５が設けられている。
【００１９】
さらに、第一のトランジスタ１２においては、ソース領域１２１上、ドレイン領域１２２上、ゲート電極１２３上にシリサイド膜Ｓが形成されている。
【００２０】
第二のトランジスタ１３は、低耐圧ＭＯＳトランジスタであり、基板１１の第二のトランジスタ形成領域内に配置されている。第二のトランジスタ形成領域は、素子分離膜１４により区画されている。
この第二のトランジスタ１３は、基板１１表面層に形成されたソース領域（第二のソース領域）１３１、ドレイン領域（第二のドレイン領域）１３２と、ソース領域１３１およびドレイン領域１３２間のチャネル領域上に設けられたゲート電極（第二のゲート電極）１３３とを有する。
【００２１】
ソース領域１３１，ドレイン領域１３２は、基板１１表面層に形成された一対の不純物拡散領域１３０と重なるように形成されている。この不純物拡散領域１３０の不純物濃度は、ソース領域１３１、ドレイン領域１３２の不純物濃度よりも低い。
第二のトランジスタ１３は、いわゆるＬＤＤ（Lightly Doped Drain）構造となっている。
【００２２】
ゲート電極１３３は、たとえば、ポリシリコン膜を含んで構成される。
ゲート電極１３３と、基板１１との間には、ゲート絶縁膜１３４が形成されている。ゲート絶縁膜１３４は、ゲート電極１３３の直下の領域に形成され、基板面側からみてゲート電極１３３からはみ出さないように配置されている。
このゲート絶縁膜１３４は、第一のトランジスタ１２のゲート絶縁膜１２４よりも厚みが薄く、第二のゲート絶縁膜１２４Ｂから構成される。
また、ゲート電極１３３の周囲には、サイドウォール１３５が設けられている。
【００２３】
さらに、第二のトランジスタ１３においては、ゲート電極１３３、ソース領域１３１、ドレイン領域１３２上にも、シリサイド膜Ｓが形成されている。
【００２４】
次に、図２〜図５を参照して、半導体装置１の製造方法について説明する。
はじめに、図２（Ａ）に示すように、基板１１上に第一のゲート絶縁膜１２４Ａを形成する。この第一のゲート絶縁膜１２４Ａは、基板１１の第一のトランジスタ形成領域および第二のトランジスタ形成領域を連続して被覆するように形成する。
具体的には、基板１１を熱酸化することで、ＳｉＯ２膜で構成される第一のゲート絶縁膜１２４Ａを形成する。
次に、第一のゲート絶縁膜１２４Ａ上にマスクＭを形成する。マスクＭは、第一のトランジスタ形成領域のうち、ゲート絶縁膜１２４や、第一のゲート絶縁膜１２４Ａを残す領域上に形成される。具体的には、ソース領域１２１，ドレイン領域１２２上となる部分を除いた領域にマスクＭを形成する。
なお、第二のトランジスタ形成領域には、マスクＭは形成されない。
マスクＭは、フォトリソグラフィにより形成されるレジストマスクである。
【００２５】
その後、第一のゲート絶縁膜１２４Ａを選択的に除去する。
次に、マスクＭを除去し、図２（Ｂ）に示すように、基板１１上に第二のゲート絶縁膜１２４Ｂを形成する。
具体的には、基板１１を熱酸化することで、ＳｉＯ２膜で構成される第二のゲート絶縁膜１２４Ｂを形成する。
この第二のゲート絶縁膜１２４Ｂは、第一のトランジスタ形成領域および第二のトランジスタ形成領域を連続して被覆するように形成され、第一のトランジスタ形成領域においては、第一のゲート絶縁膜１２４Ａを覆うように形成される。
なお、第二のゲート絶縁膜１２４Ｂの厚みは、第一のゲート絶縁膜１２４Ａの厚みよりも薄い。
【００２６】
次に、図３（Ａ）に示すように、ゲート電極１２３，１３３を形成する。第二のトランジスタ形成領域においては、第一のゲート絶縁膜１２４Ａと、第二のゲート絶縁膜１２４Ｂとが積層された部分上にゲート電極１２３を形成する。
次に、第一のトランジスタ形成領域に、不純物拡散領域１２０を形成する。また、第二のトランジスタ形成領域に不純物拡散領域１３０を形成する。
その後、ゲート電極１２３，１３３の周囲にそれぞれサイドウォール１２５，１３５を形成する。
サイドウォール１２５，１３５を形成する際には、ゲート電極１２３，１３３を被覆するＴＥＯＳ膜等の絶縁膜を形成した後、この絶縁膜をエッチングして選択的に除去する。この際、第二のゲート絶縁膜１２４Ｂのうち、ゲート電極１２３，１３３に被覆されていない部分は同時に除去されることとなる（図３（Ｂ）参照）。
【００２７】
次に、第一のトランジスタ形成領域にソース領域１２１、ドレイン領域１２２を形成するとともに、第二のトランジスタ形成領域にソース領域１３１，ドレイン領域１３２を形成する。具体的には不純物イオンを基板１１内に注入することで、ソース領域１２１、ドレイン領域１２２、ソース領域１３１，ドレイン領域１３２を同時に形成する。
このとき、基板１１表面を保護するために、図４（Ａ）に示すように、基板１１表面を覆う犠牲酸化物膜１６（ＳｉＯ２膜）を形成してもよい。この犠牲酸化物膜１６は、露出した基板１１表面、ゲート電極１２３，１３３、さらには、第二のゲート絶縁膜１２４Ｂを被覆するように形成され、第一のトランジスタ形成領域および第二のトランジスタ形成領域を連続して被覆する。
このような犠牲酸化物膜１６を形成した後、ソース領域１２１、ドレイン領域１２２、ソース領域１３１，ドレイン領域１３２を形成する。
この犠牲酸化物膜１６は、熱酸化法等により形成することができる。
【００２８】
次に、犠牲酸化物膜１６を全面エッチングにより除去する。これにより、図４（Ｂ）に示すように、シリサイド化すべき領域が露出することとなる。
【００２９】
ここで、第一のトランジスタ形成領域において、ゲート絶縁膜の厚みが薄い場合、シリサイド化を行う際に、ゲート絶縁膜直下の領域までシリサイド化してしまう可能性がある。
そこで、保護膜を形成してもよい。
【００３０】
具体的には、図５に示すように、基板１１表面全面を覆うように保護膜１７を形成する。この保護膜１７は、たとえば、ＳｉＯ２膜であり、熱酸化法により形成される。
【００３１】
次に、シリサイド形成を行わない領域にのみ保護膜１７を残すよう、保護膜１７を選択的に除去する。第一のトランジスタ形成領域において、ゲート電極１２３上、ソース１２１領域上および、ドレイン１２２領域上以外の領域にマスク（レジスト）Ｍを形成し、エッチングにより保護膜１７を選択的に除去する。
たとえば、保護膜１７は、ゲート電極１２３からはみ出した第一のゲート絶縁膜１２４Ａを被覆するように残される。第二のトランジスタ形成領域には、マスクＭは形成しない。
【００３２】
その後、マスクＭを除去し、シリサイド化すべき部分に、Ｎｉ，Ｃｏ等の金属膜を形成する。具体的には、ソース領域１２１、ドレイン領域１２２、ソース領域１３１，ドレイン領域１３２上に金属膜を形成するとともに、ゲート電極１２３，１３３上に金属膜を形成する。
【００３３】
次に、基板１１を加熱して熱処理し、図１に示したような、シリサイド膜Ｓを形成する。
以上のような方法により、半導体装置１を得ることができる。
【００３４】
本実施形態の効果について説明する。
本実施形態では、第一のゲート絶縁膜１２４Ａを選択的に除去する工程において、第二のトランジスタ形成領域を被覆する部分のみならず、第一のトランジスタ形成領域のうち少なくともゲート電極１２３が形成される領域を除く領域上に位置する部分をも除去している。
具体的には、ソース領域１２１、ドレイン領域１２２上に位置する第一のゲート絶縁膜１２４Ａを除去している。
その後、第一のトランジスタ形成領域および第二のトランジスタ形成領域に第二のゲート絶縁膜１２４Ｂを形成する。さらに、第二のトランジスタ形成領域において、ゲート電極１３３直下の第二のゲート絶縁膜１２４Ｂを残すとともに、他の領域の第二のゲート絶縁膜１２４Ｂを選択的に除去し、第一のトランジスタ形成領域において、第一のゲート絶縁膜１２４Ａが除去された領域（ソース領域１２１、ドレイン領域１２２）上に形成された第二のゲート絶縁膜１２４Ｂを除去し、基板１１表面を露出させている。
このような製造方法を採用することで、厚みの異なるゲート絶縁膜を同時に選択的に除去する必要がないので、製造される半導体装置１の信頼性を向上させることができる。
【００３５】
また、第一のゲート絶縁膜１２４Ａを選択的に除去する際に、第二のトランジスタ領形成域を被覆する部分のみならず、第一のトランジスタ形成領域のうち少なくともゲート電極１２３が形成される領域を除く領域上に位置する部分をも除去することで、製造工程の煩雑化も防止できる。
すなわち、従来のように、高耐圧ＭＯＳトランジスタ形成領域上に厚いゲート絶縁膜を形成し、低耐圧ＭＯＳトランジスタ形成領域上に薄いゲート絶縁膜を形成した後、さらに、低耐圧ＭＯＳトランジスタ形成領域を保護するマスクを形成し、高耐圧ＭＯＳトランジスタ形成領域の厚いゲート絶縁膜を選択的に除去するといった工程が不要となる。
これにより、製造コストの低減も図ることができる。
【００３６】
また、本実施形態では、犠牲酸化物膜１６を形成した後、基板１１に不純物を注入して、ソース領域１２１、ドレイン領域１２２、ソース領域１３１，ドレイン領域１３２を形成している。
これにより、基板１１表面を保護することができる。
【００３７】
さらに、本実施形態では、シリサイドを形成する工程において、シリサイド形成を行わない領域に保護膜１７を形成している。これにより、所望の領域のみに金属膜を形成し、シリサイド化を行うことができる。
【００３８】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、ソース領域１２１、ドレイン領域１２２、ソース領域１３１，ドレイン領域１３２を形成する際に、犠牲酸化物膜１６を形成したが、犠牲酸化物膜１６を形成しなくてもよい。このようにすることで、半導体装置の製造工程を簡略化することができる。
また、前記実施形態では、シリサイド形成する工程において、シリサイド形成を行わない領域に保護膜１７を形成していたが、これに限らず、保護膜１７はなくてもよい。たとえば、第一のゲート絶縁膜の厚みが十分にあつい場合には、保護膜１７を形成しなくてもよい。
【００３９】
さらには、前記実施形態では、第一のゲート絶縁膜１２４Ａ、第二のゲート絶縁膜１２４Ｂをシリコン酸化膜としたが、これに限られるものではない。
たとえば、第一のゲート絶縁膜１２４Ａ、第二のゲート絶縁膜１２４Ｂは、ＳｉＮ膜や、Ｈｉｇｈ−Ｋ膜等であってもよい。
また、前記実施形態では、第一のゲート絶縁膜１２４Ａの厚みは、第二のゲート絶縁膜１２４Ｂの厚みよりも厚いとしたが、これに限らず、第二のゲート絶縁膜が、第一のゲート絶縁膜よりも厚くてもよい。ただし、前記実施形態のように、第二のゲート絶縁膜１２４Ｂを、第一のゲート絶縁膜１２４Ａよりも薄い膜としておくことで、サイドウォール１２５，１３５を形成する際のエッチングにより、第二のゲート絶縁膜１２４Ｂを選択的に除去することが可能となる。これにより、半導体装置の製造工程の簡略化を図ることができる。
【符号の説明】
【００４０】
１    半導体装置
１１    基板
１２    第一のトランジスタ
１３    第二のトランジスタ
１４    素子分離膜
１６    犠牲酸化物膜
１７    保護膜
１００    基板
１０１    第一のゲート絶縁膜
１０２    第二のゲート絶縁膜
１０３    ゲート絶縁膜
１０４，１０５    ゲート電極
１０６    素子分離膜
１０９    サイドウォール
１１０    サイドウォール
１１１    ソース領域
１１２    ドレイン領域
１１３    ソース領域
１１４    ドレイン領域
１２０    不純物拡散領域
１２１    ソース領域
１２２    ドレイン領域
１２３    ゲート電極
１２４    ゲート絶縁膜
１２４Ａ    第一のゲート絶縁膜
１２４Ｂ    第二のゲート絶縁膜
１２５    サイドウォール
１３０    不純物拡散領域
１３１    ソース領域
１３２    ドレイン領域
１３３    ゲート電極
１３４    ゲート絶縁膜
１３５    サイドウォール
Ｍ    マスク
Ｓ    シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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