(57)【要約】【課題】複数の半導体チップを内蔵するマルチチップ半導体装置において、外部端子に接続されるパッドより内部で他の半導体チッブに接続され外部端子には接続されないパッドが多い場合にも効率的にテストパターン作成を行うことができるテストパターン作成方法、作成装置、及び、作成プログラムを提供する。【解決手段】他の半導体チップのバウンダリスキャンを用いて機能テストの対象とする半導体チップのチップ間接続パッドから入出力されるテストパターンを生成し、外部端子に接続されるパッドから入出力されるテストパターンと合成する。【選択図】図１
2011127934.tif 000002
【特許請求の範囲】
【請求項１】
バウンダリスキャンを備える第１半導体チップの第１チップ間接続用パッドと、第２半導体チップの第２チップ間接続用パッドと、が内部で接続されたマルチチップ半導体装置において、
前記第２半導体チップのテストパターンから前記第２チップ間接続用パッドの信号論理レベル及び端子名を抽出するステップと、
前記バウンダリスキャンの構成に関する情報と前記第１チップ間接続用パッドに関する情報から前記第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するステップと、
前記抽出した第２チップ間接続用パッドの信号論理レベル及び端子名と、前記バウンダリスキャン接続情報と、前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報と、に基づいて、前記第２チップ間接続用パッドの信号論理レベルに対応する前記バウンダリスキャンの論理レベルを求め、さらに、当該論理レベルに対応するバウンダリスキャンのテストパターンを生成するステップと、
前記第２半導体チップのテストパターンのうち前記第２チップ間接続用パッドを除く前記マルチチップ半導体装置の外部接続端子に接続されるパッドから入出力されるテストパターンと、前記生成したバウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするテストパターンを生成するステップと、
を備えることを特徴とするマルチチップ半導体装置のテストパターン作成方法。
【請求項２】
前記第１半導体チップ及び第２半導体チップのパッドの接続に関する情報を含むパッド接続情報から前記チップ間接続情報を抽出するステップをさらに含むことを特徴とする請求項１記載のテストパターン作成方法。
【請求項３】
前記第１チップ間接続用パッドが出力パッドで前記第１チップ間接続用パッドに接続される第２接続パッドが入力パッドである場合には、
前記バウンダリスキャンのテストパターンを生成するステップにおいて、前記第２チップ間接続用パッドに前記信号論理レベルの入力信号を与える前記バウンダリスキャンのテストパターンを生成することを特徴とする請求項１又は２記載のテストパターン作成方法。
【請求項４】
前記第１チップ間接続用パッドが入力パッドで前記第１チップ間接続用パッドに接続される第２接続パッドが出力パッドである場合には、
前記バウンダリスキャンのテストパターンを生成するステップにおいて、前記第２チップ間接続用パッドから前記信号論理レベルの出力信号が与えられたときの前記バウンダリスキャンの期待値出力テストパターンを生成することを特徴とする請求項１又は２記載のテストパターン作成方法。
【請求項５】
バウンダリスキャンを備える第１半導体チップの複数の第１チップ間接続用パッドと、第２半導体チップの複数の第２チップ間接続用パッドと、がそれぞれ内部で互いに接続されたマルチチップ半導体装置において、
前記第２半導体チップのテストパターンから前記各第２チップ間接続用パッドの信号論理レベル及び端子名を抽出するステップと、
前記バウンダリスキャンの構成に関する情報と前記各第１チップ間接続用パッドに関する情報から前記各第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するステップと、
前記抽出した各第２チップ間接続用パッドの信号論理レベル及び端子名と、前記バウンダリスキャン接続情報と、前記各第１チップ間接続用パッドと前記各第２チップ間接続用パッドとのチップ間接続情報と、に基づいて、前記各第２チップ間接続用パッドの信号論理レベルに対応する前記バウンダリスキャンの論理レベルを求め、さらに、当該論理レベルに対応するバウンダリスキャンのテストパターンを生成するステップと、
前記第２半導体チップのテストパターンのうち前記各第２チップ間接続用パッドを除く前記マルチチップ半導体装置の複数の外部接続端子にそれぞれ接続される複数のパッドから入出力されるテストパターンと、前記バウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするテストパターンを生成するステップと、
を備えることを特徴とするマルチチップ半導体装置のテストパターン作成方法。
【請求項６】
前記複数の第１チップ間接続用パッドと複数の第２チップ間接続用パッドのうち、
前記第１チップ間接続用パッドが出力パッドで当該第１チップ間接続用パッドに接続される第２チップ間接続用パッドが入力パッドである場合には、
前記バウンダリスキャンのテストパターンを生成するステップにおいて、前記第２チップ間接続用パッドに前記信号論理レベルの入力信号を与える前記バウンダリスキャンのテストパターンを生成し、
前記第１チップ間接続用パッドが入力パッドで当該第１チップ間接続用パッドに接続される第２チップ間接続用パッドが出力パッドである場合には、
前記バウンダリスキャンのテストパターンを生成するステップにおいて、前記第２チップ間接続用パッドから前記信号論理レベルの出力信号が与えられたときの前記バウンダリスキャンの期待値出力テストパターンを生成することを特徴とする請求項５記載のテストパターン作成方法。
【請求項７】
前記第２半導体チップは、少なくとも一つのスキャンパスを備え、
前記第２半導体チップの機能をテストするテストパターンを生成するステップにおいて、
前記バウンダリスキャンのテストパターンを、前記スキャンパスの入出力パターンと
合成することを特徴とする請求項１乃至６いずれか１項記載のテストパターン作成方法。
【請求項８】
前記スキャンパス及び前記バウンダリスキャンはいずれも複数の縦続接続されたスキャンレジスタを含み、
前記縦続接続されたスキャンレジスタの段数が前記スキャンパスより前記バウンダリスキャンの方が多い場合には、前記スキャンパスをシフトするクロックより前記バウンダリスキャンをシフトするクロックのテストレートを上げ、前記スキャンパスに対してテストパターンを入出力する間に前記バウンダリスキャンに対するテストパターンの入出力を完了させるバウンダリスキャンのテストパターンを生成することを特徴とする請求項７記載のテストパターン作成方法。
【請求項９】
前記第２半導体チップにおけるスキャンテストのテストレートを第２半導体チップのテストパターンから抽出するステップと、
前記抽出したテストレートに基づいて、前記バウンダリスキャンのテストパターンを生成するステップにおいて、前記バウンダリスキャンのテストレートを設定することを特徴とする請求項８記載のテストパターンの作成方法。
【請求項１０】
前記第２半導体チップのテストパターンが、前記第２チップ間接続用パッドを外部端子として用いるテストパターンであることを特徴とする請求項１乃至９いずれか１項記載のテストパターン作成方法。
【請求項１１】
バウンダリスキャンを備える第１半導体チップの第１チップ間接続用パッドと、第２半導体チップの第２チップ間接続用パッドと、が内部で互いに接続されたマルチチップ半導体装置のテストパターン作成装置であって、
前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報を保持するチップ間接続情報記憶部と、
前記第２半導体チップのテストパターンと前記チップ間接続情報を入力し、前記第２チップ間接続用パッドの信号論理レベル及び端子名を抽出する第２チップテストパターン情報抽出部と、
前記バウンダリスキャンの構成に関する情報と前記チップ間接続情報を入力し、前記第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するバウンダリスキャン接続情報抽出部と、
前記チップ間接続情報記憶部が保持する前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報と、前記第２チップテストパターン情報抽出部が抽出する前記第２チップ間接続用パッドの信号論理レベル及び端子名の情報と、バウンダリスキャン接続情報抽出部が抽出する前記バウンダリスキャン接続情報と、から前記バウンダリスキャンのテストパターンを生成するバウンダリテストパターン生成部と、
前記第２半導体チップのテストパターンのうち前記第２チップ間接続用パッドを除く前記マルチチップ半導体装置の外部接続端子に接続されるパッドから入出力されるテストパターンと、前記パウンダリテストパターン生成部が生成するバウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするマルチチップテストパターンを生成するマルチチップテストパターン生成部と、
を備えることを特徴とするマルチチップ半導体装置のテストパターン作成装置。
【請求項１２】
コンピュータに請求項１乃至１０いずれか１項記載のテストパターン作成方法を実行させるためのプログラム。
【請求項１３】
コンピュータを請求項１１記載のテストパターン作成装置として機能させるためのプログラム。
【請求項１４】
それぞれチップの内部にバウンダリスキャンを有する第１半導体チップ及び第２半導体チップを備え、前記第１半導体チップのパッドと前記第２半導体チップのパッドとが、内部で接続された構造を有するマルチチップ半導体装置のテスト方法であって、
前記第１半導体チップのバウンダリスキャンを用いて前記第２半導体チップの機能をテストするステップと、
前記第２半導体チップのバウンダリスキャンを用いて前記第１半導体チップの機能をテストするステップと、
を有することを特徴とするマルチチップ半導体装置のテスト方法。
【請求項１５】
請求項１乃至１０いずれか１項記載の方法を用いて前記第２半導体チップの機能をテストするテストパターンを生成するステップと、
前記第１半導体チップと第２半導体チップとを入れ替えて、請求項１乃至１０いずれか１項記載の方法を用いて前記第１半導体チップの機能をテストするテストパターンを生成するステップと、
をさらに有することを特徴とする請求項１４記載のマルチチップ半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップ半導体装置のテストパターン作成方法、作成装置、及び、作成プログラムに関する。特に、複数の半導体チップのパッドが内部で接続された構造を有するマルチチップ半導体装置のテストパターン作成方法、作成装置、及び、作成プログラムに関する。さらには、マルチチップ半導体装置のテスト方法に関する。
【背景技術】
【０００２】
システムＬＳＩの大規模化に伴い、パッケージ内に半導体チップを１個だけ搭載するシングルチップパッケージ半導体装置は、搭載するチップの集積密度向上やチップ縮小は非常に開発費が高価であるため、比較的開発費が安価であるパッケージ内に半導体チップを複数搭載するマルチチップパッケージ半導体装置（以下、単にマルチチップ半導体装置と呼ぶ。）の需要が増加している。
【０００３】
一般的にＬＳＩを製造・出荷するために行うテストは、パッケージへの組み立て前に実施するウェハテストとパッケージへの組み立て後に実施する選別テストの２段階にて実施している。ウェハテストでは拡散工程で製造されたウェハ上のチップに対してプロービングによるテストを実施して良品／不良品を判定する。ウェハテストの結果に基づき、後工程で良品のみを組み立てることによって、不良品を組み立てることによる無駄な加工費の損失を最小限に抑えることができる。また、組み立てた後に、選別テストを行うことによって、パッケージへの組み立て不良、及び最終動作確認による良品／不良品の識別を行うことができる。
【０００４】
シングルチップパッケージ半導体装置では半導体チップをテストする際の入出力信号は、ウェハテストでプロービングを行うパッドが全てパッケージ端子に接続されるため、ウェハテストで使用したテストパターンをそのまま選別テストでも使用することができる。
【０００５】
マルチチップ半導体装置では、パッケージ内に複数の半導体チップが入っており、半導体チップ間を接続する信号についてはパッケージ端子に接続されないためパッケージ外部から信号を入出力することが出来ない。ウェハテストは、マルチチップ半導体装置に搭載されているそれぞれの半導体チップに対して個別に実施するテストであるため、ウェハテスト時に半導体チップ間を接続するパッドに対してテストパターンを入出力していた場合、選別テストでは外部から直接信号レベルを与えることや信号レベルを観測することができない。従って、選別テストでウェハテストで使用したテストパターンを使用することができず、選別テスト用として新たにテストパターンを作成しなくてはならない。
【０００６】
特許文献１には、マルチチップ半導体装置において、半導体チップ間の接続状態の検査と内蔵された半導体チップの個別の検査が可能で外部端子の増加を抑えたテスト回路を有するマルチチップ半導体装置が記載されている。
【０００７】
図９は、特許文献１に記載されている従来のマルチチップ半導体装置の構成を示す模式図である。図９において、半導体装置１０は第１半導体チップ１１と第２半導体チップ１２を内蔵している。第１半導体チップ１１は、切換回路２１Ａを備えている。切換回路２１Ａは、第１接続用パッド１５Ａに印加された信号と第１半導体チップ１１の出力信号１を入力する２つの入力端子と、第２接続用パッド１５Ｂに接続された出力端子を備えている。
【０００８】
同様に、第２半導体チップ１２は、切換回路２１Ｂを備えている。切換回路２１Ｂは、第１接続用パッド１５Ｃに印加された信号と第２半導体チップ１２の出力信号２を入力する２つの入力端子と、第２接続用パッド１５Ｄに接続された出力端子を備えている。
【０００９】
切換回路２１Ａと切換回路２１Ｂはさらに制御入力を有しており、切換回路２１Ａの制御入力には第１テストモード信号が接続され、切換回路２１Ｂの制御入力には第２テストモード信号が接続されている。
【００１０】
切換回路２１Ａに第１テストモード信号が印加されると、切換回路２１Ａは第１接続用パッド１５Ａに印加された信号を出力する。また、切換回路２１Ａに第１テストモード信号が印加されていない場合、切換回路２１Ａは第１半導体チップ１１の出力信号１を出力する。
【００１１】
同様に、切換回路２１Ｂに第２テストモード信号が印加されると、切換回路２１Ｂは第１接続用パッド１５Ｃに印加された信号を出力する。また、切換回路２１Ｂに第２テストモード信号が印加されていない場合、切換回路２１Ｂは第２半導体チップ１２の出力信号２を出力する。
【００１２】
第１半導体チップ１１の第１接続用パッド１５Ａは、ワイヤー配線１７Ａ、再配線基板１３のパッド１６Ａを介して外部端子１４Ａに接続されると共に、第１半導体チップ１１内の内部回路と前記した切換回路２１Ａに一方の入力に接続されている。なお、外部端子１４Ａは、再配線基板１３の半導体チップ搭載面とは反対面に設けられ、再配線基板１３を貫通するビアによりパッド１６Ａに接続されることが記載されている。
【００１３】
第１半導体チップ１１の第２接続用パッド１５Ｂは、第２半導体チップ１２の第１接続用パッド１５Ｃにチップ間ワイヤー配線１８により接続されている。
【００１４】
第２半導体チップ１２の第１接続用パッド１５Ｃは、第２半導体チップ１２の内部回路と前記した切換回路２１Ｂの一方の入力に接続されている。第２半導体チップ１２の第２接続用パッド１５Ｄは、ワイヤー配線１７Ｂ、再配線基板１３のパッド１６Ｂを介して外部端子１４Ｂに接続されている。なお、外部端子１４Ａと同様に、外部端子１４Ｂは、再配線基板１３のパッド１６Ｂとは反対面に設けられ、ビアによりパッド１６Ｂに接続される。
【００１５】
（通常動作時）
通常動作時には切換回路２１Ａ、２１Ｂの制御入力には第１および第２テストモード信号を印加しない。すると、第１半導体チップ１１の第２接続用パッド１５Ｂからは第１半導体チップ１１の出力信号１が出力され、第２半導体チップ１２の第１接続用パッド１５Ｃに入力され、第２半導体チップ１２の内部回路へ送られる。また、第２半導体チップ１２の第２接続用パッド１５Ｄからは第２半導体チップ１２の出力信号２が出力される。
【００１６】
このようにして、第１および第２半導体チップ１１、１２は連携した動作を行うことができ、その入出力信号は外部端子１４Ａ、１４Ｂに接続されているので半導体装置１０全体の検査が可能となる。
【００１７】
（第１半導体チップ検査時）
第１半導体チップ１１だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａの制御入力には第１テストモード信号を印加せず、第２半導体チップ１２内の切換回路２１Ｂの制御入力には第２テストモード信号を印加する。
【００１８】
すると、第１半導体チップ１１の出力信号１は、第２接続用パッド１５Ｂ、チップ間ワイヤー配線１８、第１接続用パッド１５Ｃ、切換回路２１Ｂ、第２接続用パッド１５Ｄ、ワイヤー配線１７Ｂ、外部端子接続用パッド１６Ｂ、および外部端子１４Ｂを経て観測することができる。
【００１９】
また、外部端子１４Ａに印加された信号は半導体チップ１１の内部回路に印加されるので、第２半導体チップ１２の影響を受けることなく第１半導体チップ１１の検査が可能となる。
【００２０】
（第２半導体チップ検査時）
第２半導体チップ１２だけを検査する場合は、第１半導体チップ１１内の切換回路２１Ａの制御入力に第１テストモード信号を印加し、第２半導体チップ１２内の切換回路２１Ｂの制御入力には第２テストモード信号を印加しない。
【００２１】
すると、第１半導体チップ１１の外部端子１４Ａに印加した信号は外部端子接続用パッド１６Ａ、ワイヤー配線１７Ａ、第１接続用パッド１５Ａ、切換回路２１Ａ、第２接続用パッド１５Ｂ、チップ間ワイヤー配線１８を介して第２半導体チップ１２の第１接続用パッド１５Ｃに直接印加されるので、第１半導体チップ１１の影響を受けることなく第２半導体チップ１２に任意の入力信号を印加することが可能となる。
【００２２】
さらに、第２半導体チップ１２内の出力信号２は切換回路２１Ｂから出力され、第２接続用パッド１５Ｄ、ワイヤー配線１７Ｂ、外部端子接続用パッド１６Ｂ、外部端子１４Ｂを経て観測することができるので、第１半導体チップ１１の影響を受けることなく第２半導体チップ１２の検査が可能となる。
【００２３】
（チップ間ワイヤー配線検査時）
第１接続用パッドと第２接続用パッド間を接続しているチップ間ワイヤー配線１８の接続状態を検査する場合は、切換回路２１Ａと２１Ｂに第１テストモード信号と第２テストモード信号をそれぞれ印加する。
【００２４】
すると、切換回路２１Ａは第１半導体チップ１１の第１接続用パッド１５Ａに印加されている信号を出力し、切換回路２１Ｂは第２半導体チップ１２の第１接続用パッド１５Ｃに印加されている信号を出力するので、第１半導体チップ１１側の外部端子１４Ａに印加された信号が、第１半導体チップ１１内の切換回路２１Ａ、チップ間ワイヤー配線１８、第２半導体チップ１２内の切換回路２１Ｂを経てそのまま第２半導体チップ側の外部端子１４Ｂに出力されることになる。
【００２５】
このため、外部端子１４Ａに印加した信号が外部端子１４Ｂに現れるかを調べるだけで、チップ間ワイヤー配線１８の接続状態を簡単に検査することができる。
【００２６】
なお、すでに述べたように、第１接続用パッド１５Ａと１５Ｃは、それぞれ切換回路２１Ａと２１Ｂの一方の入力に接続されている他、両半導体チップ１１、１２内の図示しない他の内部回路にも接続され、テスト端子と兼用に使用しているので、テスト専用端子をわざわざ設ける必要がなくテスト端子の増加を抑えることができマルチチップ半導体装置の小型化が可能となると特許文献１には記載されている。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００８−２０３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
以下の分析は本発明により与えられる。特許文献１記載のテスト方法では、マルチチップ半導体装置１０に組み立てられた後で第２半導体チップ１２の機能をテストするためには、第２半導体チップのチップ間接続用パッド１５Ｃの数より多い数の外部端子１４Ａに接続される入力パッド１５Ａが第１半導体チップに必要である。そのようにしなければ、第２半導体チップのチップ間接続用パッド１５Ｃ毎に、外部端子１４Ａから入力信号を与えることができないからである。
【００２９】
同様に、マルチチップ半導体装置１０に組み立てられた後で第１半導体チップ１１の機能をテストするためには、第１半導体チップのチップ間接続用パッド１５Ｂの数より多い数の外部端子１４Ｂに接続される出力パッド１５Ｄが第２半導体チップに必要である。そのようにしなければ、第１半導体チップのチップ間接続用パッド１５Ｂ毎に、外部端子１４Ｂから出力される信号を外部から観測することができないからである。
【００３０】
従って、外部端子に接続されるパッドの数より、半導体チップ間の接続に用いられるパッドの数が多いマルチチップ半導体装置には、特許文献１に記載されたテスト方法は用いることができない。
【課題を解決するための手段】
【００３１】
本発明の第１の側面によるマルチチップ半導体装置のテストパターン作成方法は、バウンダリスキャンを備える第１半導体チップの第１チップ間接続用パッドと、第２半導体チップの第２チップ間接続用パッドと、が内部で接続されたマルチチップ半導体装置において、前記第２半導体チップのテストパターンから前記第２チップ間接続用パッドの信号論理レベル及び端子名を抽出するステップと、前記バウンダリスキャンの構成に関する情報と前記第１チップ間接続用パッドに関する情報から前記第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するステップと、前記抽出した第２チップ間接続用パッドの信号論理レベル及び端子名と、前記バウンダリスキャン接続情報と、前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報と、に基づいて、前記第２チップ間接続用パッドの信号論理レベルに対応する前記バウンダリスキャンの論理レベルを求め、さらに、当該論理レベルに対応するバウンダリスキャンのテストパターンを生成するステップと、前記第２半導体チップのテストパターンのうち前記第２チップ間接続用パッドを除く前記マルチチップ半導体装置の外部接続端子に接続されるパッドから入出力されるテストパターンと、前記生成したバウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするテストパターンを生成するステップと、を備える。
【００３２】
本発明の第２の側面によるマルチチップ半導体装置のテストパターン作成方法は、バウンダリスキャンを備える第１半導体チップの複数の第１チップ間接続用パッドと、第２半導体チップの複数の第２チップ間接続用パッドと、がそれぞれ内部で互いに接続されたマルチチップ半導体装置において、前記第２半導体チップのテストパターンから前記各第２チップ間接続用パッドの信号論理レベル及び端子名を抽出するステップと、前記バウンダリスキャンの構成に関する情報と前記各第１チップ間接続用パッドに関する情報から前記各第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するステップと、前記抽出した各第２チップ間接続用パッドの信号論理レベル及び端子名と、前記バウンダリスキャン接続情報と、前記各第１チップ間接続用パッドと前記各第２チップ間接続用パッドとのチップ間接続情報と、に基づいて、前記各第２チップ間接続用パッドの信号論理レベルに対応する前記バウンダリスキャンの論理レベルを求め、さらに、当該論理レベルに対応するバウンダリスキャンのテストパターンを生成するステップと、前記第２半導体チップのテストパターンのうち前記各第２チップ間接続用パッドを除く前記マルチチップ半導体装置の複数の外部接続端子にそれぞれ接続される複数のパッドから入出力されるテストパターンと、前記バウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするテストパターンを生成するステップと、を備える。
【００３３】
本発明の第３の側面によるマルチチップ半導体装置のテストパターン作成装置は、バウンダリスキャンを備える第１半導体チップの第１チップ間接続用パッドと、第２半導体チップの第２チップ間接続用パッドと、が内部で互いに接続されたマルチチップ半導体装置のテストパターン作成装置であって、前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報を保持するチップ間接続情報記憶部と、前記第２半導体チップのテストパターンと前記チップ間接続情報を入力し、前記第２チップ間接続用パッドの信号論理レベル及び端子名を抽出する第２チップテストパターン情報抽出部と、前記バウンダリスキャンの構成に関する情報と前記チップ間接続情報を入力し、前記第１チップ間接続用パッドと前記バウンダリスキャンとの接続関係をバウンダリスキャン接続情報として抽出するバウンダリスキャン接続情報抽出部と、前記チップ間接続情報記憶部が保持する前記第１チップ間接続用パッドと前記第２チップ間接続用パッドとのチップ間接続情報と、前記第２チップテストパターン情報抽出部が抽出する前記第２チップ間接続用パッドの信号論理レベル及び端子名の情報と、バウンダリスキャン接続情報抽出部が抽出する前記バウンダリスキャン接続情報と、から前記バウンダリスキャンのテストパターンを生成するバウンダリテストパターン生成部と、前記第２半導体チップのテストパターンのうち前記第２チップ間接続用パッドを除く前記マルチチップ半導体装置の外部接続端子に接続されるパッドから入出力されるテストパターンと、前記パウンダリテストパターン生成部が生成するバウンダリスキャンのテストパターンと、を合成し、前記第２半導体チップの機能をテストするマルチチップテストパターンを生成するマルチチップテストパターン生成部と、を備える。
【００３４】
本発明の第４の側面によるプログラムは、コンピュータに上記テストパターン作成方法を実行させる。
【００３５】
本発明の第５の側面によるプログラムは、コンピュータを上記テストパターン作成装置として機能させる。
【００３６】
本発明の第６の側面によるマルチチップ半導体装置のテスト方法は、それぞれチップの内部にバウンダリスキャンを有する第１半導体チップ及び第２半導体チップを備え、前記第１半導体チップのパッドと前記第２半導体チップのパッドとが、内部で接続された構造を有するマルチチップ半導体装置のテスト方法であって、前記第１半導体チップのバウンダリスキャンを用いて前記第２半導体チップの機能をテストするステップと、前記第２半導体チップのバウンダリスキャンを用いて前記第１半導体チップの機能をテストするステップと、を有する。
【発明の効果】
【００３７】
本発明によれば、外部接続端子に接続されるパッドの数より、内部で他の半導体チップとの接続に用いられるパッドの数の方が多いマルチチップ半導体装置であっても、半導体チップ単体テスト用のテストパターンを効果的に用いて効率よくテストパターンの作成を行うことができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例によるマルチチップ半導体装置のテストパターン作成方法のフローチャートである。
【図２】テストパターン作成対象となるマルチチップ半導体装置の構成を示すブロック図である。
【図３】テストパターン作成対象となる別なマルチチップ半導体装置の構成を示すブロック図である。
【図４】別な実施例によるマルチチップ半導体装置のテストパターン作成方法の全体フローチャートである。
【図５】図４におけるテストレート設定処理の処理内容を示すフローチャートである。
【図６】一実施例によるテストパターン作成装置の構成を示すブロック図である。
【図７】本発明の実施に用いることのできるコンピュータシステムの構成の一例を示す図面である。
【図８】一実施例によるマルチチップ半導体装置のテスト方法を示すフローチャートである。
【図９】特許文献１記載の従来のマルチチップ半導体装置の構成を示す模式図である。
【図１０】従来のマルチチップ半導体装置のテスト方法における問題点を示す図面である。
【発明を実施するための形態】
【００３９】
［課題の補足説明］
本発明の実施形態について説明する前に、発明が解決しようとする課題で述べた従来技術の問題点について、図面を用いてもう少し補足して説明しておく。
【００４０】
図１０は、従来のマルチチップ半導体装置のテスト方法における問題点を示す図面である。図１０は、マルチチップ半導体装置９１０に第１半導体チップ９１１と第２半導体チップ９１２の２つの半導体チップが搭載されていることを示しており、ＥＸＩ１〜ＥＸＩ５、ＥＸＯ１〜ＥＸＯ６はマルチチップ半導体装置９１０の外部端子である。ここで、マルチチップ半導体装置９１０、第１半導体チップ９１１、第２半導体チップ９１２は、それぞれ図９の半導体装置１０、第１半導体チップ１１、第２半導体チップ１２に相当するものとし、第２半導体チップ９１２をテスト対象とする。
【００４１】
パッドＳＩ１、ＳＩ２は、第１半導体チップＢ１１の外部接続用パッドであり、パッドＳＯ１、ＳＯ２、ＳＯ３、ＳＯ４は、第１半導体チップ９１１のチップ間接続用パッドである。第１半導体チップ９１１にはマルチプレクサ回路９４１、９４２が搭載されている。マルチプレクサ回路９４１、９４２に接続されるテストモード信号がアクティブになることで、外部接続用パッドＳＩ１に入力される信号はマルチプレクサ回路９４１を経てチップ間接続用パッドＳＯ１より出力し、外部接続用パッドＳＩ２に入力される信号はマルチプレクサ回路９４２を経てチップ間接続用パッドＳＯ２より出力することが可能となる。マルチプレクサ回路９４１、９４２に接続されるテストモード信号がインアクティブの場合は内部信号がマルチプレクサ回路９４１、９４２を経て、それぞれチップ間接続用パッドＳＯ１、ＳＯ２より出力される。
【００４２】
パッドＰＩ１、ＰＩ２、ＰＩ３は、第２半導体チップ９１２のチップ間接続用パッドであり、パッドＰＩ４、ＰＩ５、ＰＩ６、ＰＯ１、ＰＯ２、ＰＯ３、ＰＯ４、ＰＯ５は、第２半導体チップ９１２の外部接続用パッドである。第２半導体チップ９１２にはスキャンパス回路が搭載されており、外部接続用パッドＰＩ６にはスキャンクロック信号ＳＣＫが外部端子ＥＸＩ５より供給され、外部接続用パッドＰＩ５にはスキャンパスデータ入力信号ＳＩＮが外部端子ＥＸＩ４より供給され、外部接続用パッドＰＯ５からはスキャンパスデータ出力信号ＳＯＵＴが外部端子ＥＸＯ５へ出力される。スキャンパスデータ入力信号ＳＩＮは、スキャンレジスタＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８のスキャンチェーンを順次シフトし、外部接続用パッドＰＯ５からスキャンパスデータ出力信号ＳＯＵＴとして出力される。チップ間接続用パッドＰＩ１は内部ロジック回路９３１を経てスキャンレジスタＦＦ４の入力へ接続される。同様に、チップ間接続用パッドＰＩ２〜ＰＩ４は、内部ロジック回路９３１を経て、それぞれスキャンレジスタＦＦ３〜ＦＦ１の入力に接続され、スキャンレジスタＦＦ１〜ＦＦ４の各レジスタの出力は内部ロジック回路９３２へ接続される。
【００４３】
スキャンレジスタＦＦ５は、入力が内部ロジック回路９３２に接続され、出力が内部ロジック回路９３３を経て外部接続用パッドＰＯ１へ接続される。同様に、スキャンレジスタＦＦ６〜ＦＦ８は、それぞれの入力が内部ロジック回路９３２に接続され、それぞれの出力が内部ロジック回路９３３を経て外部接続用パッドＰＯ２〜ＰＯ４に接続される。
【００４４】
マルチチップ半導体装置９１０の外部端子ＥＸＩ１は第１半導体チップ９１１の外部接続用パッドＳＩ１、外部端子ＥＸＩ２は第１半導体チップ９１１の外部接続用パッドＳＩ２、外部端子ＥＸＩ３は第２半導体チップ９１２の外部接続用パッドＰＩ４、外部端子ＥＸＩ４は第２半導体チップ９１２の外部接続用パッドＰＩ５、外部端子ＥＸＩ５は第２半導体チップ９１２の外部接続用パッドＰＩ６、外部端子ＥＸＯ１は第２半導体チップ９１２の外部接続用パッドＰＯ１、外部端子ＥＸＯ２は第２半導体チップ９１２の外部接続用パッドＰＯ２、外部端子ＥＸＯ３は第２半導体チップ９１２の外部接続用パッドＰＯ３、外部端子ＥＸＯ４は第２半導体チップ９１２の外部接続用パッドＰＯ４、外部端子ＥＸＯ５は第２半導体チップ９１２の外部接続用パッドＰＯ５、外部端子ＥＸＯ６は第１半導体チップＢ１１の外部接続用パッドＳＯ４に接続されている。また、第１半導体チップＢ１１のＳＯ１はチップ間ワイヤー９１８により第２半導体チップＢ１２のＰＩ１、第１半導体チップ９１１のＳＯ２はチップ間ワイヤー９１９により第２半導体チップ９１２のＰＩ２、第１半導体チップ９１１のＳＯ３はチップ間ワイヤー９２０により第２半導体チップ９１２のＰＩ３に接続されることで、チップ間接続がなされている。
【００４５】
上述したように、図１０のマルチチップ半導体装置９１０に搭載された第１半導体９１１は、外部接続用パッドＳＩ１、ＳＩ２の２つを有しているのに対し、チップ間接続用パッドはＰＩ１、ＰＩ２、ＰＩ３の３つを有している事を示している。このように、外部接続用パッド数よりチップ間接続用パッド数が多くなることは、マルチチップ半導体装置においては通常的に発生する。その理由は、マルチチップ半導体装置９１０の外部端子数に比べ、マルチチップ半導体装置９１０に搭載される複数の半導体チップの総パッド数のほうが多く、マルチチップ半導体装置９１０の外部端子に接続されるパッドが限られ、その他パッドは全てチップ間接続されているためである。特に、マルチチップ半導体装置に搭載される半導体チップ数が多くなればなるほど、当然ながら外部接続用パッド数に対し、チップ間接続用パッド数がより多くなる状況は顕著となる。
【００４６】
マルチチップ半導体装置９１０は、第２半導体チップ９１２のチップ間接続用パッドＰＩ１、ＰＩ２、ＰＩ３に、パッケージ外部から任意の信号レベルを入力する場合に、第１半導体チップ９１１をテストモードとすることで、外部端子ＥＸＩ１、ＥＸＩ２から入力した信号を第１半導体チップ９１１の外部接続用パッドＳＩ１、ＳＩ２および、マルチプレクサ回路ＭＵＸ１、ＭＵＸ２、第１半導体チップ９１１のチップ間接続用パッドＳＯ１、ＳＯ２、チップ間ワイヤー９１８、９１９を経て、第２半導体チップ９１２のＰＩ１、ＰＩ２へ伝播させることができる。しかし、第１半導体チップ９１１のチップ間接続用パッドＳＯ３には対となる第１半導体チップ９１１の外部接続用パッドが存在しないため、第１半導体チップ９１１のチップ間接続用パッドＳＯ３とチップ間ワイヤー９２０で接続されている第２半導体チップ９１２のチップ間接続用パッドＰＩ３に対し外部から信号を入力することができないので、従来技術の手法を用いてテストを実施することが出来ない。
【００４７】
以上、第１半導体チップのテスト回路（マルチプレクサ回路９４１、９４２）を用いて第２半導体チップ９１２の機能をテストする場合について、説明したが、上記の説明から容易に理解できる通り、第２半導体チップのテスト回路（図１０には、図示せず。図９のマルチプレクサ回路２１Ｂ参照。）を用いて第１半導体チップ９１１の機能をテストしようとする場合にも第１半導体チップ９１１のチップ間接続用パッドの数に対して第２半導体チップ９１２の外部接続端子の数が少なければ、特許文献１記載の方法によってはテストできない。
【００４８】
そのような場合は、特許文献１に記載された従来技術では、外部端子接続用のパッドの数より、チップ間接続用パッドの数が多い場合において、ウェハテストで使用したスキャンパターンを選別テストで利用できず、新たに選別用パターンを作るためには、一般的な自動生成ツールを用いても数日〜数週間という多大な時間が掛かるという問題があった。以上で課題についての補足説明を終了する。
【００４９】
［実施形態の概要］
次に、本発明の実施形態全体の概要について、説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００５０】
本発明の一実施形態のマルチチップ半導体装置のテストパターン作成方法は、一例を図１、図２、図６に示すように、バウンダリスキャン（ＢＳ１〜ＢＳ６）を備える第１半導体チップ１１１の第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と、第２半導体チップ１１２の第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）と、が内部で接続されたマルチチップ半導体装置１１０において、第２半導体チップのテストパターン（図６の第２チップテストパターン記憶部２６３参照）から第２チップ間接続用パッドの信号論理レベル及び端子名を抽出するステップ（図１のステップＳ２）と、バウンダリスキャンの構成に関する情報（図６の２６４参照）と第１チップ間接続用パッドに関する情報（図６の２６２参照）から第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）とバウンダリスキャンとの接続関係をバウンダリスキャン接続情報（図６の２６６参照）として抽出するステップ（図１のステップＳ３）と、抽出した第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）の信号論理レベル及び端子名（図６の２６５参照）と、バウンダリスキャン接続情報（図６の２６６参照）と、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）との接続情報（図６の２６２参照）と、に基づいて、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）の信号論理レベルに対応するバウンダリスキャンの論理レベル（ＢＳ３〜ＢＳ５の論理レベル）を求め、さらに、当該論理レベル（ＢＳ３〜ＢＳ５の論理レベル）に対応するバウンダリスキャンのテストパターン（図６の２６７参照）を生成するステップ（図１のステップＳ４）と、第２半導体チップ１１２のテストパターンのうち第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）を除くマルチチップ半導体装置１１０の外部接続端子に接続されるパッド（ＰＩ４〜ＰＩ６、ＰＯ１〜ＰＯ５）から入出力されるテストパターンと、生成したバウンダリスキャンのテストパターン（図６の２６７参照）と、を合成し、第２半導体チップ１１２の機能をテストするテストパターン（図６の２５５参照）を生成するステップ（図１のステップＳ５）と、を備える。なお、本明細書において、上記「第１チップ間接続用パッド」とは、第１半導体チップのパッドであって、第２半導体チップのパッドにマルチチップ半導体装置の内部で接続されるパッドである。また、上記「第２チップ間接続用パッド」とは、第２半導体チップのパッドであって、第１半導体チップのパッドにマルチチップ半導体装置の内部で接続されるパッドである。
【００５１】
さらに、第１半導体チップ１１１及び第２半導体チップ１１２のパッドの接続に関する情報を含むパッド接続情報（図６の２６１参照）からチップ間接続情報（図６の２６２参照）を抽出するステップ（図１のステップＳ１）をさらに含むことが好ましい。
【００５２】
また、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）が出力パッドで第１チップ間接続用パッド（ＰＩ１〜ＰＩ３）に接続される第２接続パッドが入力パッドである場合には、
バウンダリスキャンのテストパターンを生成するステップ（図１のステップＳ４）において、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に（第２半導体チップ１１２単独でテストするとき与えるのと同じ）信号論理レベルの入力信号を与えるバウンダリスキャンのテストパターンを生成する。
【００５３】
また、図３のＳＩ２ａとＰＯ２ａに示すように、第１チップ間接続用パッドＳＩ２ａが入力パッドで第１チップ間接続用パッドＳＩ２ａに接続される第２接続パッドＰＯ２ａが出力パッドである場合には、バウンダリスキャンのテストパターンを生成するステップ（図１のステップＳ４）において、第２チップ間接続用パッドＰＯ２ａから信号論理レベルの出力信号が与えられたときのバウンダリスキャンの期待値出力テストパターン（ＥＸＯ７から出力される期待値出力パターン）を生成することが好ましい。
【００５４】
また、図１、図３、図６に一例を示すように、バウンダリスキャン（ＢＳ１〜ＢＳ６）を備える第１半導体チップ１１１ａの複数の第１チップ間接続用パッド（ＳＯ１、ＳＩ２ａ、ＳＯ３）と、第２半導体チップ１１２ａの複数の第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）と、がそれぞれ内部で互いに接続されたマルチチップ半導体装置１１０ａにおいて、第２半導体チップ１１２ａのテストパターンから各第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）の信号論理レベル及び端子名を抽出するステップ（図１のステップＳ２）と、バウンダリスキャンの構成に関する情報（図６の２６４参照）と各第１チップ間接続用パッドに関する情報（図６の２６２参照）から各第１チップ間接続用パッドとバウンダリスキャンとの接続関係をバウンダリスキャン接続情報（図６の２６６参照）として抽出するステップ（ステップＳ３）と、抽出した各第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）の信号論理レベル及び端子名（図６の２６５参照）と、バウンダリスキャン接続情報（図６の２６６参照）と、各第１チップ間接続用パッド（ＳＯ１、ＳＩ２ａ、ＳＯ３）と各第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）とのチップ間接続情報（図６の２６２参照）と、に基づいて、各第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）の信号論理レベルに対応するバウンダリスキャン（ＢＳ３〜ＢＳ５）の論理レベルを求め、さらに、当該論理レベルに対応するバウンダリスキャン（ＢＳ１〜ＢＳ６）のテストパターンを生成するステップ（図１のステップＳ４）と、第２半導体チップ１１２ａのテストパターンのうち各第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）を除くマルチチップ半導体装置１１０ａの複数の外部接続端子（ＥＸＩ２ａ、ＥＸＩ３、ＥＸＩ４、ＥＸＩ５、ＥＸＯ１、ＥＸＯ３、ＥＸＯ４、ＥＸＯ５）にそれぞれ接続される複数のパッド（ＰＩ２ａ、ＰＩ４、ＰＩ５、ＰＩ６、ＰＯ１、ＰＯ３、ＰＯ４、ＰＯ５）から入出力されるテストパターンと、バウンダリスキャンのテストパターンと、を合成し、第２半導体チップ１１２ａの機能をテストするテストパターンを生成するステップと、を備えることが好ましい。
【００５５】
さらに、複数の第１チップ間接続用パッド（ＳＯ１、ＳＩ２ａ、ＳＯ３）と複数の第２チップ間接続用パッド（ＰＩ１、ＰＯ２ａ、ＰＩ３）のうち、第１チップ間接続用パッドが出力パッド（ＳＯ１、ＳＯ３）で当該第１チップ間接続用パッドに接続される第２チップ間接続用パッドが入力パッド（ＰＩ１、ＰＩ３）である場合には、バウンダリスキャンのテストパターンを生成するステップにおいて、第２チップ間接続用パッド（ＰＩ１、ＰＩ３）に（第２半導体チップ１１２ａ単独でテストするとき与えるのと同じ）信号論理レベルの入力信号を与えるバウンダリスキャンのテストパターンを生成し、第１チップ間接続用パッドが入力パッドＳＩ２ａで当該第１チップ間接続用パッドに接続される第２チップ間接続用パッドが出力パッドＰＯ２ａである場合には、バウンダリスキャンのテストパターンを生成するステップ（図１のステップＳ４）において、第２チップ間接続用パッドＰＯ２ａから（第２半導体チップ１１２単独でテストするときの期待値パターンと同じ）信号論理レベルの出力信号が与えられたときのバウンダリスキャンの期待値出力テストパターンを生成することが好ましい。
【００５６】
さらに、第２半導体チップ１１２（図２参照）は、少なくとも一つのスキャンパス（ＦＦ１〜ＦＦ８）を備え、第２半導体チップ１１２の機能をテストするテストパターンを生成するステップ（ステップＳ５）において、バウンダリスキャンのテストパターン（図６のバウンダリテストパターン記憶部２６７参照）を、スキャンパスの入出力パターンと合成することが好ましい。
【００５７】
また、図４、図５に一例を示すように、スキャンパス（図２又は図３のＦＦ１〜ＦＦ８全体）及びバウンダリスキャン（ＢＳ１〜ＢＳ６全体）はいずれも複数の縦続接続されたスキャンレジスタ（個別のＦＦ１〜ＦＦ８、ＢＳ１〜ＢＳ６）を含み、縦続接続されたスキャンレジスタの段数がスキャンパス（ＦＦ１〜ＦＦ８）よりバウンダリスキャン（ＢＳ１〜ＢＳ６）の方が多い場合には、スキャンパス（ＦＦ１〜ＦＦ８）をシフトするクロックよりバウンダリスキャン（ＢＳ１〜ＢＳ６）をシフトするクロックのテストレートを上げ（図５のステップＳ４４とＳ４５）、スキャンパス（ＦＦ１〜ＦＦ８）に対してテストパターンを入出力する間にバウンダリスキャン（ＢＳ１〜ＢＳ６）に対するテストパターンの入出力を完了させるバウンダリスキャンのテストパターンを生成することが好ましい。
【００５８】
また、第２半導体チップにおけるスキャンテストのテストレートを第２半導体チップのテストパターンから抽出するステップ（図４のステップＳ２２）と、抽出したテストレートに基づいて、バウンダリスキャンのテストパターンを生成するステップにおいて、バウンダリスキャンのテストレートを設定する（図５のステップＳ４３〜Ｓ４５）ことが好ましい。
【００５９】
また、第２半導体チップ１１２のテストパターンが、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）を外部端子として用いるテストパターンであってもよい。例えば、ウェハテストのテストパターンや、第２半導体チップ１１２のシングルチップパッケージ半導体装置用のテストパターンは、通常、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）を外部端子として第２半導体チップを単独でテストするテストパターンである。
【００６０】
また、図６に一例を示すように、本発明の一実施形態によるマルチチップ半導体装置１１０のテストパターン作成装置２５０は、バウンダリスキャン（ＢＳ１〜ＢＳ６）を備える第１半導体チップ１１１の第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と、第２半導体チップ１１２の第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）と、が内部で互いに接続されたマルチチップ半導体装置１１０のテストパターン作成装置２５０であって、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）とのチップ間接続情報を保持するチップ間接続情報記憶部２６２と、第２半導体チップ１１２のテストパターン(２６３参照)とチップ間接続情報(２６２参照)を入力し、第２チップ間接続用パッドの信号論理レベル及び端子名を抽出する第２チップテストパターン情報抽出部２５２と、バウンダリスキャンの構成に関する情報(２６４参照)とチップ間接続情報(２６２参照)を入力し、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）とバウンダリスキャンとの接続関係をバウンダリスキャン接続情報(２６６参照)として抽出するバウンダリスキャン接続情報抽出部２５３と、
チップ間接続情報記憶部２６２が保持する第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）とのチップ間接続情報（２６２参照）と、第２チップテストパターン情報抽出部２５２が抽出する第２チップ間接続用パッドの信号論理レベル及び端子名の情報(２６５参照)と、バウンダリスキャン接続情報抽出部２５３が抽出するバウンダリスキャン接続情報(２６６参照)と、からバウンダリスキャンのテストパターンを生成するバウンダリテストパターン生成部２５４と、
第２半導体チップ１１２のテストパターン（２６３参照）のうち第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）を除くマルチチップ半導体装置の外部接続端子に接続されるパッドから入出力されるテストパターンと、パウンダリテストパターン生成部が生成するバウンダリスキャンのテストパターン（２６７参照）と、を合成し、第２半導体チップの機能をテストするマルチチップテストパターンを生成するマルチチップテストパターン生成部２５５と、を備える。
【００６１】
また、本発明の一実施形態によるプログラムは、コンピュータに図１、図４、図５に記載のテストパターン作成方法を実行させることができる。さらに、本発明の一実施形態によるプログラムは、コンピュータを図６に記載するようなテストパターン作成装置として機能させることができる。
【００６２】
また、一例を図８に示すように、本発明の一実施形態のマルチチップ半導体装置のテスト方法は、それぞれチップの内部にバウンダリスキャンを有する第１半導体チップ及び第２半導体チップを備え、第１半導体チップのパッドと第２半導体チップのパッドとが、内部で接続された構造を有するマルチチップ半導体装置のテスト方法であって、第１半導体チップのバウンダリスキャンを用いて第２半導体チップの機能をテストするステップＳ１０１と、第２半導体チップのバウンダリスキャンを用いて第１半導体チップの機能をテストするステップＳ１０２と、を有する。
【００６３】
さらに、上記テストパターン作成方法を用いて第２半導体チップの機能をテストするテストパターンを生成するステップと、上記第１半導体チップと第２半導体チップとを入れ替えて、上記テストパターン作成方法を用いて第１半導体チップの機能をテストするテストパターンを生成するステップと、をさらに有する。
【００６４】
上述した実施形態について、各実施例に基づいて、さらに詳細に説明する。
【実施例１】
【００６５】
図２は、実施例１によるテストパターン作成対象となるマルチチップ半導体装置の構成を示すブロック図である。図２のマルチチップ半導体装置１１０は、第１半導体チップ１１１と第２半導体チップ１１２を備えている。マルチチップ半導体装置１１０は、外部接続端子として入力端子ＥＸＩ１〜ＥＸＩ７と出力端子ＥＸＯ１〜ＥＸＯ７とを備えている。このうち、入力端子ＥＸＩ１、ＥＸＩ２、ＥＸＩ６、ＥＸＩ７、出力端子ＥＸＯ６、ＥＸＯ６は、半導体チップ１１１の対応する外部接続用入力パッドＳＩ１〜ＳＩ４、外部接続用出力パッドＳＯ４、ＳＯ５にそれぞれ接続されている。また、入力端子ＥＸＩ３〜ＥＸＩ５、出力端子ＥＸＯ１〜ＥＸＯ５は、半導体チップ１１２の対応する外部接続用入力パッドＰＩ４〜ＰＩ６、外部接続用出力パッドＰＯ１〜ＰＯ５にそれぞれ接続されている。さらに、半導体チップ１１１は、マルチチップ半導体装置１１０の外部接続端子に接続されない第１チップ間接続パッドＳＯ１〜ＳＯ３を備えており、第１チップ間接続パッドＳＯ１〜ＳＯ３は、第２半導体チップ１１２に設けられた第２チップ間接続パッドＰＩ１〜ＰＩ３にマルチチップ半導体装置１１０の内部でワイヤー配線１１８〜１２０により接続されている。
【００６６】
なお、図２の例では、第１チップ間接続パッドＳＯ１〜ＳＯ３は出力パッドであり、それぞれ、接続先の相手である第２チップ間接続パッドＰＩ１〜ＰＩ３は入力パッドであり、第１チップ間接続パッドＳＯ１〜ＳＯ３から第２チップ間接続パッドＰＩ１〜ＰＩ３へ信号が出力されている。また、図２では、第１チップ間接続パッドＳＯ１〜ＳＯ３と第２チップ間接続パッドＰＩ１〜ＰＩ３はワイヤー配線１１８〜１２０によりワイヤーボンディングされているが、第１チップ間接続パッドＳＯ１〜ＳＯ３と第２チップ間接続パッドＰＩ１〜ＰＩ３をマルチチップ半導体装置１１０の内部で接続するものであれば、ワイヤーボンディング以外に、はんだ等のバンプや基板を介して第１チップ間接続パッドＳＯ１〜ＳＯ３と第２チップ間接続パッドＰＩ１〜ＰＩ３が直接接続されている構造であってもよい。
【００６７】
第１半導体チップ１１１にはバウンダリスキャン回路（ＢＳ１〜ＢＳ６）が搭載されている。外部接続用パッドＳＩ４にはバウンダリスキャンクロック信号ＴＣＫが外部接続端子ＥＸＩ７より入力され、外部接続用パッドＳＩ３はバウンダリスキャンデータ入力信号ＴＤＩが外部接続端子ＥＸＩ６より入力され、外部接続用パッドＳＯ５からバウンダリスキャンデータ出力信号ＴＤＯが外部接続端子ＥＸＯ７へ出力される。
【００６８】
バウンダリスキャン回路（ＢＳ１〜ＢＳ６）は外部接続端子ＥＸＩ６から外部接続用パッドＳＩ３を介して入力されたバウンダリスキャンデータ入力信号ＴＤＩをバウンダリスキャンクロック信号ＴＣＫに同期して順次後段のバウンダリスキャンレジスタ（バウンダリスキャン回路（ＢＳ１〜ＢＳ６）を構成するスキャンレジスタ）にシフトして送る縦続接続されたバウンダリスキャンレジスタＢＳ１〜ＢＳ６により構成されている。バウンダリスキャンレジスタＢＳ１が外部接続端子ＥＸＩ６から入力されたバウンダリスキャンデータ入力信号ＴＤＩを最初に受ける先頭のバウンダリスキャンレジスタであり、最後尾のバウンダリスキャンレジスタＢＳ６から出力されるデータは、外部接続用パッドＳＯ５を介して外部接続端子ＥＸＯ７からバウンダリスキャンデータ出力信号ＴＤＯとして出力される。
【００６９】
バウンダリスキャンレジスタＢＳ１〜ＢＳ６のうち、バウンダリスキャンレジスタＢＳ１、ＢＳ２は、それぞれ外部接続用パッドＳＩ１、ＳＩ２と接続され、外部接続パッドのデータをバウンダリスキャンレジスタに取り込めるように構成されている。また、バウンダリスキャンレジスタＢＳ３〜ＢＳ５は、それぞれ第１チップ間接続パッドＳＯ１〜ＳＯ３、外部接続用パッドＳＯ４と接続され、各バウンダリスキャンレジスタの信号を第１チップ間接続パッドＳＯ１〜ＳＯ３、外部接続用パッドＳＯ４へ出力することができるように構成されている。
【００７０】
また、第２半導体チップ１１２にはスキャンパス回路（ＦＦ１〜ＦＦ８）が搭載されている。外部接続用パッドＰＩ６にはスキャンパスシフトクロック信号ＳＣＫが外部接続端子ＥＸＩ５より入力され、外部接続用パッドＰＩ５にはスキャンパスデータ入力信号ＳＩＮが外部接続端子ＥＸＩ４より入力され、外部接続用パッドＰＯ５からはスキャンパスデータ出力信号ＳＯＵＴが外部端子ＥＸＯ５へ出力される。
【００７１】
スキャンパス回路（ＦＦ１〜ＦＦ８）は外部接続端子ＥＸＩ４から外部接続用パッドＰＩ５を介して入力されたスキャンパスデータ入力信号ＳＩＮをスキャンパスシフトクロック信号ＳＣＫに同期して順次後段のスキャンパスレジスタにシフトして送る縦続接続されたスキャンパスレジスタＦＦ１〜ＦＦ８により構成されている。スキャンパスレジスタＦＦ１が外部接続端子ＥＸＩ４から入力されたスキャンパスデータ入力信号ＳＩＮを最初に受ける先頭のスキャンパスレジスタであり、最後尾のスキャンパスレジスタＦＦ８から出力されるデータは、外部接続用パッドＰＯ５を介して外部接続端子ＥＸＯ５からスキャンパスデータ出力信号ＴＤＯとして出力される。
【００７２】
第２チップ間接続用パッドＰＩ１〜ＰＩ３及び外部接続用パッドＰＩ４とスキャンパスレジスタＦＦ１〜ＦＦ４との間には、内部ロジック回路１３１が設けられており、ＰＩ１〜ＰＩ４から入力した信号に基づいて内部ロジック回路１３１が動作した結果をスキャンパスレジスタＦＦ１〜ＦＦ４に取り込むことができるように構成されている。また、スキャンパスレジスタＦＦ１〜ＦＦ４とＦＦ５〜ＦＦ８の間には、内部ロジック回路１３２が設けられ、スキャンパスレジスタＦＦ１〜ＦＦ４の出力信号が内部ロジック回路１３２の入力信号として設定できるように構成され、スキャンパスレジスタＦＦ１〜ＦＦ４に設定した値に基づいて内部ロジック回路１３２を動作させ、スキャンパスレジスタＦＦ５〜ＦＦ８に内部ロジック回路１３２の動作結果を取り込めるように構成されている。同様に、スキャンパスレジスタＦＦ５〜ＦＦ８の出力信号は、内部ロジック回路１３３の入力信号として接続され、内部ロジック回路１３３の出力信号は、外部接続用パッドＰＯ１〜ＰＯ４を介してマルチチップ半導体装置１１０の外部接続端子ＰＯ１〜ＰＯ４に接続されている。この構成により、スキャンパスレジスタＦＦ５〜ＦＦ８に設定したデータに基づいて内部ロジック回路１３３を動作させ、その結果を外部接続端子ＰＯ１〜ＰＯ４から観測できるように構成されている。
【００７３】
なお、図２に記載するバウンダリスキャン回路（ＢＳ１〜ＢＳ６）とスキャンパス回路（ＦＦ１〜ＦＦ８）はその構成が類似しているが、その目的は異なる。
【００７４】
バウンダリスキャン回路（ＢＳ１〜ＢＳ６）は、半導体チップやシングルチップパッケージ半導体装置をプリント基板に実装した後に、プローブ（探針）をあてて検査することが困難な外部接続端子の状態を検査したり、デバッグ用に外部接続端子に信号を与えたりするために設けられる回路であり、通常、半導体チップの入出力バッファ回路に直結して設けられる。バウンダリスキャン回路については、標準的な仕様が、ＩＥＥＥ（Ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ，  Ｉｎｃ．：電気電子学会）によりＩＥＥＥ１１４９として定められている。
【００７５】
一方、スキャンパス回路（ＦＦ１〜ＦＦ８）は、パッケージに組み立てる前の半導体装置や、基板に実装する前のシングルチップパッケージ半導体装置を単体でテストする場合に、半導体チップの内部回路のテストを容易化するために設けられる。スキャンパス回路は、入出力パッドから状態の設定や信号の観測が難しいロジック回路の内部に設けられる。パッケージに組み立てる前の半導体装置や、基板に実装する前のシングルチップパッケージ半導体装置では、入出力パッドから自由に信号を与えたり観測したりすることができるため、一般的に、スキャンパス回路（ＦＦ１〜ＦＦ８）は、外部接続パッドに直結して設けられることはない。広義には、バウンダリスキャン回路もスキャンパス回路の一種であるが、この明細書では、入出力パッドから入出力される論理信号の状態を容易に観測できるか、又は、入出力パッドに対して容易に論理信号を与えることができるように構成されているスキャンパス回路を特にバウンダリスキャン回路と呼び、内部ロジック回路の論理状態の設定や観測に用いられるスキャンパス回路を単にスキャンパス回路と呼んでいる。なお、本明細書におけるバウンダリスキャン回路は、上記入出力パッドから論理信号の入出力を容易化できるスキャン回路であればよく、上述したＩＥＥＥ１１４９で標準が定められたものに限定されない。
【００７６】
次に、マルチチップ半導体装置１１０（図２）のテストパターン作成方法について、図１のフローチャートを用いて説明する。図１のフローチャートでは、マルチチップ半導体装置１１０に組み立てられた後で半導体チップ１１２の機能をテストすることが可能なテストパターンを作成する。
【００７７】
ステップＳ１では、マルチチップ半導体装置１１０に含まれる第１半導体チップ１１１と第２半導体チップ１１２のパッド接続情報から第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）のパッド名称と、相互の接続関係や信号の入出力方向を抽出し、チップ間接続情報として保存しておく。
【００７８】
なお、すでに説明したとおり、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）は、第１半導体チップ１１１のパッドであって、第２半導体チップ１１１のパッドと接続され、マルチチップ半導体装置１１０の外部接続端子には接続されないパッドである。また、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）は、第２半導体チップ１１２のパッドであって、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と接続され、マルチチップ半導体装置１１０の外部接続端子には接続されないパッドである。
【００７９】
なお、あらかじめ、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）のパッド名称と、相互の接続関係があらかじめチップ間接続情報として抽出されてあれば、このステップＳ１は省略することもできる。
【００８０】
次に、ステップＳ２で、第２半導体チップ１１２のウェハテスト又は第２半導体チップ１１２のシングルチップパッケージ半導体装置用のテストパターンから第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に印加する信号の信号論理レベルを抽出する。ステップＳ１において、マルチチップ半導体装置１１０における第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）の名称は明らかになっているので、そのパッド名称を用いて第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に印加するテストパターンの信号論理レベルを抽出することができる。この抽出した第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に印加する信号の信号論理レベルは、チップ間接続用パッドテストパターンとして保存しておく。
【００８１】
次にステップＳ３は、第１半導体チップ１１１のバウンダリスキャン情報から、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）が接続されるスキャンレジスタの位置をそれぞれ抽出し、バウンダリスキャン接続情報として保存する。このバウンダリスキャン接続情報には、バウンダリスキャン全体の構成（ＢＳ１〜ＢＳ６全体の構成）と、第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）とＢＳ３〜ＢＳ５との接続情報が保存される。例えば、バウンダリスキャン接続情報には、外部接続用パッドＳＩ３から入力された入力データＴＤＩがＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４、ＢＳ５、ＢＳ６を順次シフトし外部接続用パッドＳＯ５から出力データＴＤＯとして出力されるバウンダリスキャンレジスタの構成と、各バウンダリスキャンレジスタに接続されるパッドの端子名をバウンダリスキャン接続情報として抽出し保存する。
【００８２】
なお、バウンダリスキャン情報として、バウンダリスキャンを搭載した半導体装置の設計メーカから提供される情報であるＢＳＤＬ（Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ  Ｆｉｌｅ）ファイルを利用することができる。このＢＳＤＬファイルには、半導体装置に搭載されているバウンダリスキャンについて、その制御する命令のコードやバウンダリスキャンレジスタの配置、ピン情報等についてＡＳＣＩＩ形式で記述されている。ＢＳＤＬファイルは、一般に、半導体装置の設計メーカから無償で提供される。ＢＳＤＬファイル等のバウンダリスキャン情報を参照することにより、バウンダリスキャン全体の構成や各パッドに接続されるスキャンレジスタの位置を知ることができる。
【００８３】
次にステップＳ４では、まず、ステップＳ１でチップ間接続情報として抽出した第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）と第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）のパッド名称と、相互の接続関係や信号の入出力方向の情報と、ステップＳ２で抽出した第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に印加する信号の信号論理レベルの情報と、ステップＳ３で抽出したバウンダリスキャン接続情報に含まれる第１チップ間接続用パッド（ＳＯ１〜ＳＯ３）が接続されるスキャンレジスタの位置に関する情報から、第２チップ間接続用パッド（ＰＩ１〜ＰＩ３）に印加する信号論理レベルに対応するスキャンレジスタの論理レベルを求める。
【００８４】
例えば、ステップＳ１では、ＳＯ１の出力信号がＰＩ１に接続され、ＳＯ２の出力信号がＰＩ２に接続され、ＳＯ３の出力信号がＰＩ３に接続されていることがわかる。さらに、ステップＳ２では、ＰＩ１〜ＰＩ３の入力信号の信号論理レベルがそれぞれ、ハイレベル、ロウレベル、ハイレベルであったとする。さらに、ステップＳ３では、ＢＳ３がＳＯ１に、ＢＳ４がＳＯ２に、ＢＳ５がＳＯ３に接続されていることがわかる。これらの情報から、ＰＩ１〜ＰＩ３にハイレベル、ロウレベル、ハイレベルを与えるためには、バウンダリスキャンのスキャンレジスタＢＳ３〜ＢＳ５の論理レベルをそれぞれハイレベル、ロウレベル、ハイレベルに設定すればよいことがわかる。
【００８５】
さらに、ステップＳ４では、上記スキャンレジスタの論理レベルに対応するバウンダリスキャンのテストパターンを作成する。上記の例では、スキャンレジスタＢＳ３〜ＢＳ５の論理レベルをそれぞれハイレベル、ロウレベル、ハイレベルに設定するバウンダリスキャンのテストパターンを作成する。このステップＳ４で作成する半導体チップ１１１のバウンダリスキャンのテストパターンは、他の半導体チップ１１２をテストするためのテストパターンであるから、一般的なバウンダリスキャンのテストパターンとは少し異なる。
【００８６】
ステップＳ５では、ステップＳ４で作成した第１半導体チップ１１１のバウンダリスキャンパターンと、第２半導体チップ１１２のウェハテスト又は第２半導体チップ１１２のシングルチップパッケージ半導体装置用のテストパターンから、第２チップ間接続パッド（ＰＩ１〜ＰＩ３）用のパターンを除いた外部接続用パッド用のテストパターンと合成する。すなわち、上記ステップＳ１〜ステップＳ５により、マルチチップ半導体装置に組み立てられたときには、外部接続端子には接続されないパッドである第２チップ間接続パッド（ＰＩ１〜ＰＩ３）から印加するテストパターンを半導体チップ１のバウンダリスキャンを介して印加することにより、第２半導体チップの機能について、第２半導体チップを単体でテストする場合と同様にテストすることができる。また、上記テストパターンの変換も自動化が機能である。
【００８７】
なお、図２のマルチチップ半導体装置１１０では、チップ間接続用パッドについて、すべて第１半導体チップ側が出力パッド、第２半導体チップ側が入力パッドであるが、チップ間接続用パッドから入出力する信号の方向は逆であっても実施例１のテストパターン作成方法がそのまま適用できることは言うまでもない。図１に示すテストパターン作成方法を構成の異なるマルチチップ半導体装置に適用する例を示す。図３は、図１のテストパターン作成方法の対象となる別なマルチチップ半導体装置の構成を示すブロック図である。
【００８８】
図３のマルチチップ半導体装置１１０ａでは、第１半導体チップ１１１ａの第１チップ間接続用パッドＳＩ２ａは入力パッドであり、第１チップ間接続用パッドＳＩ２ａにチップ間配線１１９によって接続される第２半導体チップ１１２ａ側の第２チップ間接続用パッドＰＯ２ａは、出力パッドである。このようなマルチチップ半導体装置に対しても実施例１のテストパターン作成方法をそのまま適用することができる。
【００８９】
第１半導体チップ側に設けられる第１チップ間接続用パッドが入力パッド、第２半導体チップ側に設けられる第２チップ間接続用パッドが出力パッドである場合には、図１のステップＳ２では、第２チップ接続用パッドＰＯ２ａから出力される出力期待値パターンの信号論理レベルを第２半導体チップ１１２ａのウェハテスト又は第２半導体チップ１１２ａのシングルチップパッケージ半導体装置用のテストパターンから抽出する。また、ステップＳ４では、第１チップ間接続用パッドＳＩ２ａから入力され、スキャンレジスタＢＳ４が、第１チップ間接続用パッドＳＩ２ａから入力されるデータのキャプチャ動作を行ったときに、スキャンレジスタＢＳ４に設定される期待値を求める。さらに、このスキャンレジスタの期待値をバウンダリスキャンデータ信号ＴＤＯの出力端子である外部接続端子ＥＸＯ７から観測するバウンダリスキャンのテストパターンを生成すればよい。その他のステップＳ１、Ｓ３、Ｓ５は、チップ間接続用パッドの入出力方向にはほとんど依存しない。
【００９０】
上記の説明から容易に理解できるように、第２半導体チップ１１２、１１２ａがバウンダリスキャンを備えていれば、図１のテストパターン作成方法を用いて第２半導体チップのバウンダリスキャンを用いて、第１半導体チップの機能テストを行うテストパターンを作成することができる。
【００９１】
なお、実施例１では、マルチチップ半導体装置に内蔵される複数の半導体チップのうち、少なくとも１つの半導体チップがバウンダリスキャンを備えていることが必要になるが、近年バウンダリスキャンテストを実施することは必須の事項であり、ほとんどの半導体チップに内蔵されているものである。なお、図２、図３では、第２半導体チップがスキャンパスを備えているものとして記載したが、少なくとも実施例１では、第２半導体チップがスキャンパスを備えていない場合にも図１のテストパターン作成方法を適用することができる。
【実施例２】
【００９２】
ＬＳＩを製造・出荷するために行う重要なテスト手法の一つとして、スキャンテストが知られており、ウェハテストや選別テストにおいてもほとんどの製品にて実施されている。特に、スキャンテストを実施するためのスキャンテストパターンを生成するＴＡＴは、近年のＬＳＩの大規模化に伴い、市販の自動生成ツールを用いても数日〜数週間は掛かっているのが現実であり、マルチチップ半導体装置の選別テストにおいて短期間で容易にスキャンテストを実施する技術が求められている。実施例２は、特に第２半導体チップにおいて、このスキャンテストを行う場合の実施例である。
【００９３】
図４は、本発明の実施例２によるマルチチップ半導体装置のテストパターン作成方法の全体フローチャートである。実施例２でテストパターン作成対象とするのは、実施例１と同じ図２に記載するマルチチップ半導体装置１１０である。実施例２では、図１の実施例１のフローチャートに対し、ステップＳ２の後にステップＳ２１、Ｓ２２を追加し、ステップＳ３の後にステップＳ３１を追加し、ステップＳ３の後にステップＳ４０を追加している。なお、ステップＳ２、ステップＳ２１、ステップＳ２２は、全体として第２半導体チップ１１２のウェハテスト又は第２半導体チップ１１２のシングルチップパッケージ半導体装置用のテストに関する情報を抽出する第２半導体チップ単体テスト情報収集ステップＳＳ２である。また、ステップＳ３とステップＳ３１は、全体としてバウンダリスキャンの情報を収集するバウンダリスキャン情報収集ステップＳＳ３である。さらに、ステップＳ４０とステップＳ４は、どちらもバウンダリスキャンのテストパターンを作成する処理である。図４のステップＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の処理は、図１に示す実施例１と同様の処理であるので重複する説明は省略する。
【００９４】
図４において、ステップＳ２１では、第２半導体チップ１１２のスキャンパス回路（ＦＦ１〜ＦＦ８）について、スキャンパスを構成するスキャンレジスタが縦続接続されている段数を抽出し保存する。例えば、図２の例では、第２半導体チップ１１２のスキャンパスは、ＦＦ１を先頭としてＦＦ８まで８個のスキャンレジスタが縦続接続されているので、このステップでは８を抽出し保存する。
【００９５】
次に、ステップＳ２２では、第２半導体チップ１１２のテストレートを抽出する。ここでテストレートとは、スキャンクロックの周期である。テストレートの抽出は、例えば、
第２半導体チップ１１２のウェハテストで使用するスキャンパターンから第２半導体チップ１１２のスキャンテストレートを抽出し保存することができる。例えば、第２半導体チップ１１２のスキャンテストレートが１００ｎｓであったとき、このステップでは１００ｎｓを抽出し保存する。
【００９６】
ステップＳ３１では、第１半導体チップ１１１におけるバウンダリスキャンレジスタの縦続接続されている段数を抽出する。第１半導体チップ１１１のバウンダリスキャン回路（ＢＳ１〜ＢＳ６）は、ＢＳ１を先頭としてＢＳ６まで６個のスキャンレジスタが縦続接続されて構成されている。ここでは、縦続接続されている段数が６であるので、このステップでは６を抽出し保存する。
【００９７】
ステップＳ４０は、ステップＳ２１で抽出した第２半導体チップ１１２のスキャンパス回路（ＦＦ１〜ＦＦ８）におけるスキャンレジスタの縦続接続されている段数（以下、略して縦続段数と呼ぶ）と、ステップＳ３１で抽出した第１半導体チップ１１１のバウンダリスキャン回路（ＢＳ１〜ＢＳ６）におけるバウンダリスキャンレジスタの縦続段数と、を用いて、バウンダリスキャンパターンのテスト周波数を決定するステップである。
【００９８】
このステップＳ４０の処理の詳細を図５に示す。図５を用いて、ステップ４０の処理の詳細について説明する。図５のステップＳ４１は、第２半導体チップ１１２のスキャンパス回路を構成するスキャンレジスタ段数と第１半導体チップ１１１のバウンダリスキャン回路を構成するスキャンレジスタ段数との大小関係を比較する。この比較を実施するために下記演算式（式１）を用いる。
【００９９】
Ｎ＝（初期設定＋ＢＳＣＡＮ＿ＦＦ段数）／ＳＣＡＮ＿ＦＦ段数・・・・（式１）
【０１００】
なお、（式１）において、Ｎは第１半導体チップＡ１１のバウンダリスキャンクロックを決定するための条件値であり、「初期設定」は、スキャンレジスタに値を設定するためのＴＡＰ（テスト・アクセス・ポート）コントローラによるステート遷移に必要なサイクル数である。また、「ＢＳＣＡＮ＿ＦＦ段数」は、バウンダリスキャン回路を構成するスキャンレジスタ（ＢＳ１〜ＢＳ６）の縦続段数であり、「ＳＣＡＮ＿ＦＦ段数」は、スキャンパス回路を構成するスキャンレジスタ（ＦＦ１〜ＦＦ８）の縦続段数である。
【０１０１】
例えば、図２のマルチチップ半導体装置１１０において、ＴＡＰ制御に必要なサイクル数を０とした場合、ステップＳ２１、Ｓ３１で抽出保存した値を上記（式１）に代入すると、
Ｎ＝０＋６／８＝０．７５
が得られる。
【０１０２】
ステップＳ４２は、ステップＳ４１で求めたＮの値により、Ｓ４３、Ｓ４４、Ｓ４５の各ステップに分岐する。
【０１０３】
ステップＳ４３は、ステップＳ４１で求めたＮの値が１以下（Ｎ＜＝１）のときに実行されるステップであり、ステップＳ４で作成する第１半導体チップ１１１のバウンダリスキャンパターンのバウンダリスキャンクロック信号ＴＣＫのテストレートは、ステップＳ２２で抽出した第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫのテストレートと同じに設定する。すなわち、第１半導体チップ１１１のバウンダリスキャンパターンは第２半導体チップ１１２のスキャンパターンと同じスピードで動作させる。
【０１０４】
例えば、ステップＳ２２で抽出したテストレートが１００ｎｓの場合は、第２半導体チップ１１２のスキャンクロックＳＣＫの１クロック周期は１００ｎｓであり、第１半導体チップ１１１のバウンダリスキャンクロック信号ＴＣＫの１クロック周期も１００ｎｓとなる。
【０１０５】
その理由は、第２半導体チップ１１２のスキャンレジスタの縦続段数よりも第１半導体チップ１１１のバウンダリスキャンレジスタの縦続段数が少ないため、第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫの周波数と第１半導体チップ１１１のバウンダリスキャンクロック信号ＴＣＫの周波数が同じでも、第２半導体チップ１１２のスキャンシフト動作中に第１半導体チップ１１１のバウンダリスキャンシフト動作を完了させることができるからである。
【０１０６】
ステップＳ４４は、Ｓ４１で求めたＮの値が１より大きくかつ２以下（１＜Ｎ＜＝２）のときに実行されるステップであり、ステップＳ４で作成する第１半導体チップ１１１のバウンダリスキャンパターンのバウンダリスキャンクロック信号ＴＣＫのテストレートを、第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫのテストレートの２分の１に設定する。すなわち、第１半導体チップ１１１のバウンダリスキャンパターンは第２半導体チップ１１２のスキャンパターンの２倍のスピードで動作する。
【０１０７】
例えば、ステップＳ２２で抽出したテストレートが１００ｎｓの場合は、第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫの１クロック周期は１００ｎｓであり、第１半導体チップ１１１のバウンダリスキャンクロック信号ＴＣＫの１クロック周期は５０ｎｓとなる。
【０１０８】
その理由は、第１半導体チップ１１１のバウンダリスキャンレジスタの縦続段数が第２半導体チップ１１２のスキャンレジスタの縦続段数より大きくかつ２倍以下であることから、第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫの周波数に対して、第１半導体チップ１１１のバウンダリスキャンクロック信号ＴＣＫを２倍の周波数でテストすることで、第２半導体チップ１１２のスキャンシフト動作中に第１半導体チップ１１１のバウンダリスキャンシフト動作を完了させることができるからである。
【０１０９】
ステップＳ４５は、ステップＳ４１で求めたＮの値が２より大きくかつ３以下（２＜Ｎ＜＝３）のときに実行されるステップであり、ステップＳ４で作成する第１半導体チップ１１１のバウンダリスキャンパターンのバウンダリスキャンクロック信号ＴＣＫのテストレートを、第２半導体チップ１１２のスキャンクロックＳＣＫのテストレートの３分の１に設定する。すなわち、第１半導体チップ１１１のバウンダリスキャンパターンは第２半導体チップ１１２のスキャンパターンの３倍のスピードで動作する。
【０１１０】
例えば、ステップＳ２２で保存したテストレートが１００ｎｓの場合は、第２半導体チップ１１２のスキャンパスシフトクロック信号ＳＣＫの１クロック周期は１００ｎｓであり、第１半導体チップ１１１のバウンダリスキャンクロック信号ＴＣＫの１クロック周期は３３．３ｎｓとなる。
【０１１１】
その理由は、第１半導体チップ１１１のバウンダリスキャンレジスタの縦続段数が第２半導体チップ１１２のスキャンレジスタの縦続段数の２倍より大きくかつ３倍以下であることから、第２半導体チップ１１２のスキャンクロックＳＣＫの周波数に対して、第１半導体チップ１１１のバウンダリスキャンクロックＴＣＫを３倍の周波数でテストすることで、第２半導体チップ１１２のスキャンシフト動作中に第１半導体チップ１１１のバウンダリスキャン動作を完了させることができるからである。
【０１１２】
ステップＳ４１で求めたＮの値が、Ｎ＜＝１（ステップＳ４３）と、１＜Ｎ＜＝２（ステップＳ４４）と、２＜Ｎ＜＝３（ステップＳ４５）の３つの場合について示したものであるが、ステップＳ４０全体の処理を一般化するならば、ステップＳ４１で求めた（式１）の値Ｎによって、ｋを自然数として、ｋ−１＜Ｎ＜＝ｋの範囲に入るｋの値を求め、バウンダリスキャンクロックＴＣＫの周波数をスキャンクロックＳＣＫの周波数のｋ倍に設定すればよい。
【０１１３】
上記のようにバウンダリスキャンクロックＴＣＫの周波数を設定することにより、第２半導体チップのスキャンパス回路に対してスキャンデータを入出力している間（スキャンシフト期間中）に、第１半導体チップのバウンダリスキャン回路を用いて、外部からは直接テストパターンの印加、観測ができない第２チップ間接続用パッドに対してテストパターンの入出力を完了させることができる。
【０１１４】
近年、半導体装置のスキャンテストでは、回路の大規模化に伴い１つのスキャンチェーンにつながるスキャンレジスタ数が増えることで、テストパターン長やテスト時間が増加傾向にある。そこで、この増加を抑えるために１つのスキャンチェーンにつながるスキャンレジスタを複数に分割することで１つのスキャンチェーンにつながるスキャンレジスタ数を減らし、テストパターン長削減及びテスト時間削減を目的とした圧縮スキャンパターンが主流になってきている。その結果、第２半導体チップ１１２のスキャンレジスタ数よりも第１半導体チップ１１１のバウンダリスキャンレジスタ数が大きくなるケースが発生する。つまり、第１半導体チップ１１１のバウンダリスキャン動作に時間が掛かると、第２半導体チップ１１２のスキャンテストのテストパターン削減やテスト時間削減の効果がなくなる。
【０１１５】
実施例２では、第１半導体チップ１１１のバウンダリスキャンクロック周波数を上げることで、テスト時間の短縮が可能となる。
【０１１６】
例えば、ＴＡＰ制御に必要なサイクル数を３とした場合、上記ステップＳ２１、Ｓ３１で抽出保存した値を用いると、（式１）の結果は、
Ｎ＝（３＋６）／８＝１．１２５
となり、ステップＳ４４に分岐し、ステップＳ２２で保存したテストレートが１００ｎｓの場合は、第２半導体チップ１１２のスキャンクロックＳＣＫの１クロック周期は１００ｎｓであるので、第１半導体チップ１１１のバウンダリスキャンクロックＴＣＫの１クロック周期は５０ｎｓに設定され、第２半導体チップ１１２のスキャンシフト期間中に第１半導体チップ１１１のバウンダリスキャンレジスタ全てにデータをセットすることが出来る。
【０１１７】
実施例２は、図２の第２半導体チップ１１２の機能をテストするテストパターンを作成する場合について説明したが、第１半導体チップ１１１の機能をテストするテストパターンも、第２半導体チップ１１２のバウンダリスキャンを用いて行うことができる。さらに、テストレートは、第１半導体チップのスキャンパスの縦続接続されたスキャンレジスタの段数と第２半導体チップのバウンダリスキャンの段数に基づいて決めることができる。更にマルチチップ半導体装置が上記２つの半導体チップ以外に複数の半導体チップを搭載している場合においては、機能をテストする半導体チップのテストパターンをテスト対象外の半導体チップがそれぞれ内蔵する複数のバウンダリスキャンを用いて行うこともできる。その場合、スキャンテスト対象としない各半導体チップのバウンダリスキャンのテストレートをテスト対象となる半導体チップとのスキャンレジスタの段数比と、テスト対象半導体チップのテストレートとに基づいて設定することができる。
【０１１８】
実施例２によれば、ＴＡＰ制御に必要なサイクル数と第１半導体チップ１１１のバウンダリスキャンレジスタ段数が第２半導体チップ１１２のスキャンレジスタ段数より多い場合においても、第１半導体チップ１１１のバウンダリスキャンレジスタへマルチチップ半導体装置１１０の外部接続端子から、第２半導体チップをウェハテスト実施した際のチップ間接続用パッドの入力信号レベルに合わせてデータをセットする動作を、第２半導体チップ１１２のスキャンシフト期間中に行う事が可能となる。
【０１１９】
スキャンテスト対象である第２半導体チップ１１２のスキャンレジスタ段数を抽出するステップＳ２１と、第２半導体チップ１１２のテストレートを抽出するステップＳ２２と、スキャンテスト非対象である第１半導体チップ１１１のバウンダリスキャンレジスタ段数を抽出するステップＳ３１と、上記ステップＳ２１で抽出した第２半導体チップ１１２のスキャンレジスタ段数と上記ステップＳ３１で抽出した第１半導体チップ１１１のバウンダリスキャンレジスタ段数とを用いて、バウンダリスキャンパターンのテスト周波数（テストレート）を決定するステップＳ４０を有することで、第１半導体チップ１１１のバウンダリスキャンレジスタ数が第２半導体チップ１１２のスキャンレジスタ数よりも多い場合でも、必ず第２半導体チップ１１２のスキャンシフト期間中に第１半導体チップ１１１のバウンダリスキャンレジスタへのデータセットが完了する第１半導体チップ１１１のバウンダリスキャンパターンを作成することができる。従って、ウェハテストで使用したスキャンパターンとパターン長は同じでありテスト時間の増加もなく選別テストにおいてスキャンテストを実施できる。
【実施例３】
【０１２０】
図６は、本発明の実施例３によるテストパターン作成装置の構成を示すブロック図である。実施例３のテストパターン作成装置によれば、実施例１のテストパターン作成方法をより容易に実行することができる。
【０１２１】
図６のテストパターン作成装置２５０は、マルチチップ半導体装置を構成する複数の半導体チップのパッド接続情報を格納するパッド接続情報記憶部２６１と、パッド接続情報記憶部２６１に格納されたパッド接続情報に基づいて、複数の半導体チップ間で接続され、マルチチップ半導体装置の外部接続端子には接続されないチップ間接続用パッドを抽出するチップ間接続情報抽出部２５１を備えている。チップ間接続情報抽出部２５１が抽出したチップ間接続情報は、チップ間接続情報記憶部２６２に保存される。
【０１２２】
第２チップテストパターン記憶部２６３は、マルチチップ半導体装置を構成する複数の半導体チップのうち、機能テストの対象とする半導体チップ（以下、第２半導体チップと呼ぶことにする）のウェハ状態又は、シングルチップパッケージ半導体装置用のテストパターンを記憶する。第２チップテストパターン情報抽出部２５２は、第２チップテストパターン記憶部２６３が保持する第２半導体チップのテストパターンと、チップ間接続情報記憶部２６２が保持する情報のうち、第２半導体チップのチップ間接続用パッドに関する情報から、第２半導体チップのテストパターンのうち、第２半導体チップのチップ間接続用パッドから入出力するテストパターンを抽出し、チップ間パッドテストパターン記憶部２６５に記憶する。
【０１２３】
バウンダリスキャン情報記憶部２６４は、マルチチップ半導体装置を構成する複数の半導体チップのうち、第２半導体チップとチップ間接続用パッドを介してマルチ半導体装置内部で、第２半導体チップと接続されている半導体チップである第１半導体チップのバウンダリスキャンに関する情報を保持する。すなわち、マルチチップ半導体装置の第１半導体チップはバウンダリスキャンを備えていることが、実施例３の前提である。バウンダリスキャン情報記憶部２６４が保持するバウンダリスキャンの情報は、バウンダリスキャンを搭載した半導体装置の情報であるＢＳＤＬ（Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ  Ｆｉｌｅ）ファイルを利用することができる。このＢＳＤＬファイルは、半導体装置に搭載されているバウンダリスキャンレジスタ制御用命令のコードやバウンダリスキャンレジスタの配置、ピン情報等についてＡＳＣＩＩ形式で記述されているファイルである。
【０１２４】
バウンダリスキャン接続情報抽出部２５３は、バウンダリスキャン情報記憶部２６４が保持するバウンダリスキャン情報と、チップ間接続情報記憶部２６２が保持する情報のうち、第１半導体チップのチップ間接続用パッドに関する情報から、第１半導体チップのチップ間接続用パッドに接続されるバウンダリスキャンのバウンダリスキャンレジスタの情報を抽出し、バウンダリスキャン接続情報記憶部２６６に保存する。なお、バウンダリスキャン接続情報記憶部２６６に保存するバウンダリスキャン接続情報には、後で、バウンダリテストパターンを生成するときに必要になるバウンダリスキャン全体の構成に関する情報も含めておく。
【０１２５】
バウンダリテストパターン生成部２５４は、チップ間接続情報記憶部２６２が保持する第１半導体チップのチップ間接続用パッドと第２半導体チップのチップ間接続用パッドとの接続に関する情報と、バウンダリスキャン接続情報記憶部２６６が保持する第１半導体チップのチップ間接続用パッドに接続されるバウンダリスキャンレジスタの情報と、チップ間パッドテストパターン記憶部２６５が保持する第２半導体チップのチップ間接続用パッドから入出力するテストパターンの情報から、第２半導体チップのチップ間接続用パッドから入出力するテストパターンの信号論理レベルに対応する第１半導体チップのバウンダリスキャンレジスタの論理レベルを求める。信号が第１半導体チップから第２半導体チップに出力される信号であれば、バウンダリスキャンレジスタの論理レベルはバウンダリスキャンレジスタの設定値となり、信号が第２半導体チップから第１半導体チップに出力される信号であれば、バウンダリスキャンレジスタの論理レベルはバウンダリスキャンレジスタがチップ間接続用パッドからキャプチャする値の期待値となる。
【０１２６】
さらに、バウンダリテストパターン生成部２５４は、求めたバウンダリスキャンレジスタの論理レベルに基づいて、信号が第１半導体チップから第２半導体チップに出力される信号であれば、バウンダリスキャンレジスタに上記設定値を設定するテストパターンを作成し、信号が第２半導体チップから第１半導体チップに出力される信号であれば、期待値をバウンダリスキャンからシフトして取り出すテストパターンを作成し、バウンダリテストパターン記憶部２６７に保存する。
【０１２７】
マルチチップテストパターン生成部２５５は、バウンダリテストパターン記憶部２６７が保持する第１半導体チップのバウンダリスキャンに対する入出力テストパターンと、第２チップテストパターン記憶部２６３が保持する第２半導体チップのテストパターンのうち、チップ間接続用パッド以外の外部接続端子に接続されるパッドから入出力されるテストパターンとを合成し、マルチチップ半導体装置の第２半導体チップの機能をテストするパターンとしてマルチチップテストパターン記憶部２６８へ出力する。
【０１２８】
上記構成のテストパターン作成装置２５０により、実施例１に記載したマルチチップ半導体装置のテストパターンを生成することができる。
【０１２９】
なお、上記テストパターン作成装置２５０に以下の追加機能を付加することにより、上記テストパターン作成装置２５０は、実施例２のテストパターン生成も行うことができる。すなわち、第２チップテストパターン情報抽出部２５２に第２半導体チップのスキャンパスの段数に関する情報と、第２半導体チップのテストレートに関する情報を抽出する機能を追加する。また、バウンダリスキャン接続情報抽出部２５３には、バウンダリスキャンの段数に関する情報を抽出する機能を追加する。さらに、バウンダリテストパターン生成部２５４に第２チップテストパターン情報抽出部２５２が抽出した第２半導体チップに関するスキャンパスの段数とテストレートに関する情報、及び、バウンダリスキャン接続情報抽出部２５３が抽出したバウンダリスキャンの段数に関する情報と、からバウンダリスキャンのテストレートを設定する機能を追加する。上記の機能を追加することにより、図６のテストパターン作成装置２５０は、実施例２のテストパターン作成装置としても機能することができる。
【実施例４】
【０１３０】
また、上記実施例３のテストパターン作成装置２５０は、単体のコンピュータ、又はサーバや端末を含む複数のコンピュータを含むコンピュータシステムを実施例３のテストパターン作成装置として機能させるテストパターン作成プログラムをインストールすることによっても実現することができる。例えば、図７に示すような、コンピュータ装置（端末装置）３１０と、サーバ３１４がネットワーク３１６で接続されているようなシステムのサーバ３１４とコンピュータ装置（端末装置）３１０によっても実施例３のテストパターン作成装置２５０として機能させることができる。コンピュータをテストパターン装置２５０として機能させるためには、以下のコンピュータプログラムをコンピュータにインストールすればよい。すなわち、そのコンピュータプログラムは、コンピュータのＣＰＵを、チップ間接続情報抽出部２５１、第２チップテストパターン情報抽出部２５２、バウンダリスキャン接続情報抽出部２５３、バウンダリテストパターン生成部２５４、マルチチップテストパターン生成部２５５として機能させる。また、コンピュータプログラムは、
コンピュータの記憶装置をパッド接続情報記憶部２６１、チップ間接続情報記憶部２６２、第２チップテストパターン記憶部２６３、バウンダリスキャン情報記憶部２６４、チップ間パッドテストパターン記憶部２６５、バウンダリスキャン接続情報記憶部２６６、バウンダリテストパターン記憶部２６７、マルチチップテストパターン記憶部２６８として機能させる。上記のコンピュータプログラムにより、コンピュータを実施例３のテストパターン作成装置として機能させることができる。さらに、実施例３のテストパターン作成装置は、実施例１、実施例２のテストパターン作成方法を実行するので、実施例４のコンピュータプログラムをコンピュータにインストールすることにより、実施例１、実施例２のテストパターン作成方法を実行することもできる。なお、上記の処理は、単体又は複数のコンピュータで機能を分担して実行できることは、特に説明するまでもない。また、実施例４のコンピュータプログラムは、ＤＶＤ、ＣＤ、フラッシュメモリ、ブルーレイディスクなどの各種コンピュータ記憶媒体を介してコンピュータにインストールすることができる。また、実施例４のコンピュータプログラムは、通信回線や無線を通じてコンピュータにインストールすることもできる。
【実施例５】
【０１３１】
図８は、実施例５のマルチチップ半導体装置のテスト方法のフローチャートである。実施例１又は、実施例２で説明したように、マルチチップ半導体装置に組み込まれる第１半導体チップ、第２半導体チップが共にバウンダリスキャン回路を備えていれば、第１半導体チップ、第２半導体チップがマルチチップ半導体装置の外部接続端子に接続されずに、マルチチップ半導体装置の内部で互いに接続されるチップ間接続用パッドを備えている場合であっても、第１半導体チップのバウンダリスキャン回路を用いて第２半導体チップの機能をテストするテストパターンを用いて第２半導体チップの機能をテストし（ステップＳ１０１）、実施例１又は実施例２における第１半導体チップと第２半導体チップを入れ替えて、第２半導体チップのバウンダリスキャン回路を用いて第１半導体チップの機能をテストするテストパターンを用いて第１半導体チップの機能をテストする（ステップＳ１０２）ことができる。
【０１３２】
なお、上記各実施例では、マルチチップ半導体装置に内蔵される半導体チップの数が２である実施例を主に、説明したが、マルチチップ半導体装置に内蔵される半導体チップの数は３以上であっても適用できることは言うまでもない。すなわち、第２半導体チップの機能をテストするマルチチップ半導体装置のテストパターンを作成する場合は、第２半導体チップのチップ間接続用パッドに接続される半導体チップがバウンダリスキャンを備えていれば、その半導体チップのバウンダリスキャンを用いて第２半導体チップのチップ間接続用パッドに信号を入出力することができる。テストパターンは、第２半導体チップのチップ間接続用パッドに接続される半導体チップ毎にバウンダリテストパターンを作成し、半導体チップ毎に作成したバウンダリテストパターンと第２半導体チップの外部接続端子に接続されるパッドのテストパターンを合成し、各半導体チップのバウンダリスキャンと第２半導体チップに接続されている外部接続端子からテストパターンの入出力を行えばよい。
【０１３３】
また、マルチチップ半導体装置は、必ずしも全体がパッケージに覆われているものに限られず、第１半導体チップと第２半導体チップのうち、外形が大きい方の半導体チップに対して外形が小さいほうの半導体チップがフェイスダウンで直接実装され、第１チップ間接続用パッドと第２チップ間接続パッドがはんだボール等を介して接続され、第１チップ間接続用パッドと第２チップ間接続用パッドには、外部からプローブ等の接続が困難であるマルチベアチップ半導体装置へも適用することが可能である。
【０１３４】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３５】
１１０、１１０ａ、９１０：マルチチップパッケージ半導体装置
１１１、１１１ａ、９１１：第１半導体チップ
１１２、１１２ａ、９１２：第２半導体チップ
ＢＳ１〜ＢＳ６：バウンダリスキャンレジスタ
ＦＦ１〜ＦＦ８：スキャンレジスタ
ＥＸＩ１、ＥＸＩ２、ＥＸＩ３、ＥＸＩ４、ＥＸＩ５、ＥＸＩ６、ＥＸＩ７、ＥＸＯ１、ＥＸＯ２、ＥＸＯ３、ＥＸＯ４、ＥＸＯ５、ＥＸＯ６、ＥＸＯ７：外部接続端子
ＳＯ１、ＳＯ２、ＳＯ３、ＳＩ２ａ：第１チップ間接続用パッド（第１半導体チップのパッドであって、第２半導体チップのパッドにマルチチップ半導体装置の内部で接続されるパッド）
ＰＩ１、ＰＩ２、ＰＩ３、ＰＯ２ａ：第２チップ間接続用パッド（第２半導体チップのパッドであって、第１半導体チップのパッドにマルチチップ半導体装置の内部で接続されるパッド）
ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４、ＳＯ４、ＳＯ５、ＰＩ４、ＰＩ５、ＰＩ６、Ｐ
Ｏ１、ＰＯ２、ＰＯ３、ＰＯ４、ＰＯ５、ＳＯ２ａ、ＰＩ２ａ：外部接続用パッド
１１８、１１９、１２０、９１８、９１９、９２０：チップ間配線（ワイヤー配線）
１３１、１３２、１３３、１３１ａ、１３２ａ、１３３ａ、９３１、９３２、９３３：内部ロジック回路（組み合わせ回路）
２５０：テストパターン作成装置
２５１：チップ間接続情報抽出部
２５２：第２チップテストパターン情報抽出部
２５３：バウンダリスキャン接続情報抽出部
２５４：バウンダリテストパターン生成部
２５５：マルチチップテストパターン生成部
２６１：パッド接続情報記憶部
２６２：チップ間接続情報記憶部
２６３：第２チップテストパターン記憶部
２６４：バウンダリスキャン情報記憶部
２６５：チップ間パッドテストパターン記憶部
２６６：バウンダリスキャン接続情報記憶部
２６７：バウンダリテストパターン記憶部
２６８：マルチチップテストパターン記憶部
３１０：コンピュータ装置（端末装置）
３１４：サーバ
３１６：ネットワーク
ＳＣＫ：スキャンクロック信号（スキャンパスシフトクロック信号）
ＳＩＮ：スキャンパスデータ入力信号
ＳＯＵＴ：スキャンパスデータ出力信号
ＴＣＫ：バウンダリスキャンクロック信号
ＴＤＩ：バウンダリスキャンデータ入力信号
ＴＤＯ：バウンダリスキャンデータ出力信号
１０：半導体装置
１１：第１半導体チップ
１２：第２半導体チップ
１３：パッケージ基板
１４Ａ、１４Ｂ：外部端子
１５Ａ、１５Ｃ：第１接続用パッド
１５Ｂ、１５Ｄ：第２接続用パッド
１８：チップ間ワイヤー配線
２１Ａ、２１Ｂ：切換回路
９４１、９４２：マルチプレクサ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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