(57)【要約】【課題】単位画素のサイズを微細化によるフォトダイオードの光感度低下およびノイズ信号が増大を抑制する固体撮像装置を提供すること。【解決手段】実施の形態の固体撮像装置は、フォトダイオードと、第２の拡散層と、基準電圧設定手段とを備える。フォトダイオードは、光電効果で発生したキャリアを蓄積する第１の拡散層を有し、基板に形成される。第２の拡散層は、前記第１の拡散層と接するとともに前記第１の拡散層とは逆の極性を有する。基準電圧設定手段は、前記第２の拡散層に配線を介して接続し、時間的に急激に値が変動する変動電圧を前記第２の拡散層を介して前記第１の拡散層に印加することによって、印加した前記変動電圧の振幅に基づく電圧を前記第１の拡散層の基準電圧として設定する。【選択図】図４
2011249461.tif 000002
【特許請求の範囲】
【請求項１】
光電効果で発生したキャリアを蓄積する第１の拡散層を有し、基板に形成される前記フォトダイオードと、
前記第１の拡散層と接するとともに前記第１の拡散層とは逆の極性を有する第２の拡散層と、
前記第２の拡散層に配線を介して接続し、前記配線および前記第２の拡散層を介して前記第１の拡散層に時間的に急激に値が変動する変動電圧を印加することによって、印加した前記変動電圧の振幅に基づく電圧を前記第１の拡散層の基準電圧として設定する基準電圧設定手段と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記第２の拡散層は、前記第１の拡散層を前記基板の界面準位から保護するシールド拡散層であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の拡散層と同じ極性を有し、前記第２の拡散層と接続する第３の拡散層をさらに備え、
前記基準電圧設定手段は、前記変動電圧を前記第３の拡散層を介して前記第１の拡散層に印加することを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記シールド拡散層上に形成され、前記第１の拡散層と同じ極性を有する第４の拡散層をさらに備え、
前記基準電圧設定手段は、前記第３の拡散層に前記変動電圧を印加し、前記シールド拡散層を通して前記第１の拡散層に電流を流すことによって、前記第１の拡散層の基準電圧を設定することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記基準電圧設定手段は、前記基準電圧以上の振幅をもつパルス電圧を印加することを特徴とする請求項１〜４のいずれか一つに固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、携帯電話のカメラ部品として需要が急増しており、その性能も高画質化、高性能化が進んでいる。従来から、高画質化にともないＣＭＯＳイメージセンサの画素（ピクセル）数も増大しており、ＣＭＯＳイメージセンサの単位画素のサイズ微細化への要求が高まっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２６０２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、単位画素のサイズを微細化した場合、フォトダイオードへの光の照射面積が減少することによって光感度が低下する場合や、増幅トランジスタの面積低減によってノイズ信号が増大する場合があった。
【課題を解決するための手段】
【０００５】
実施の形態の固体撮像装置は、フォトダイオードと、第２の拡散層と、基準電圧設定手段とを備える。フォトダイオードは、光電効果で発生したキャリアを蓄積する第１の拡散層を有し、基板に形成される。第２の拡散層は、前記第１の拡散層と接するとともに前記第１の拡散層とは逆の極性を有する。基準電圧設定手段は、前記第２の拡散層に配線を介して接続し、時間的に急激に値が変動する変動電圧を前記第２の拡散層を介して前記第１の拡散層に印加することによって、印加した前記変動電圧の振幅に基づく電圧を前記第１の拡散層の基準電圧として設定する。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施の形態１のＣＭＯＳイメージセンサの要部構成を示すブロック図である。
【図２】図２は、図１に示す単位画素の構成を示す等価回路図である。
【図３】図３は、図２に示す単位画素の平面図である。
【図４】図４は、図１に示すＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。
【図５】図５は、リセット信号線、リード信号線に印加される電圧信号のタイミングチャートを示す図である。
【図６】図６は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図７】図７は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図８】図８は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図９】図９は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１０】図１０は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１１】図１１は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１２】図１２は、図１に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１３】図１３は、実施の形態２にかかる単位画素の構成を示す等価回路図である。
【図１４】図１４は、図１３に示す単位画素の平面図である。
【図１５】図１５は、実施の形態２におけるＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。
【図１６】図１６は、図１４に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１７】図１７は、図１４に示す単位画素を含む固体撮像装置の製造方法を説明するための図である。
【図１８】図１８は、実施の形態２におけるＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の他の断面構造を説明するための図である。
【図１９】図１９は、実施の形態３にかかる単位画素の構成を示す等価回路図である。
【図２０】図２０は、図１９に示す単位画素の平面図である。
【図２１】図２１は、実施の形態２におけるＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。
【図２２】図２２は、図２１に示す単位画素の一部を含む固体撮像装置の製造方法を説明するための図である。
【図２３】図２３は、従来の２画素１セル構造のＣＭＯＳイメージセンサの平面図である。
【図２４】図２４は、本実施の形態１を２画素１セル構造に適用した場合のＣＭＯＳイメージセンサの平面図である。
【発明を実施するための形態】
【０００７】
（実施の形態１）
図１は、実施の形態１のＣＭＯＳイメージセンサの要部構成を示すブロック図である。図１において、実施の形態１にかかるＣＭＯＳイメージセンサ１は、Ｍ列Ｎ行のアレイ状に配置された複数の単位画素１０と、垂直走査回路２と、水平走査回路３とを備える。
【０００８】
ＣＭＯＳイメージセンサ１は、単位画素１０の列毎に、１列の各単位画素１０の出力端子が並列に接続されるＭ本の垂直信号線５−１〜５−Ｍを有する。また、ＣＭＯＳイメージセンサ１は、単位画素１０の行毎に、１行の各単位画素１０の入力端子が並列に接続されるＮ本のリセット信号線４−１〜４−ＮとＮ本のリード信号線９−１〜９−Ｎを有する。
【０００９】
垂直走査回路２は、指定されたタイミングで、単位画素１０の各行を順に選択し、選択した１行において、リセット信号線４、リード信号線９を個別に制御し、１行の各単位画素１０を動作させる。垂直走査回路２は、パルス電圧を、リセット信号線４−１〜４−Ｎを介して、各単位画素１０に印加する。垂直走査回路２がリセット信号線４−１〜４−Ｎに印加するパルス電圧は、時間的に急激に値が上下に変動するものであり、所定の閾値電圧以上まで値が立ち上がり、さらに所定のＶＳＳ電圧まで値が立ち下がるものである。
【００１０】
水平走査回路３は、指定されたタイミングで、単位画素１０の各列に対応する選択トランジスタ７−１〜７−Ｍを選択し、選択した選択トランジスタ７−１〜７−Ｍに接続する垂直信号線５−１〜５−Ｍに対応する１列の各単位画素１０の画素信号を読み出す。なお、垂直信号線５−１〜５−Ｍの一端は、負荷トランジスタ８−１〜８−Ｍがそれぞれ設けられ、垂直信号線の他端は、選択トランジスタ７−１〜７−Ｍを介して水平信号線６に結線する。
【００１１】
次に、図２を参照して、単位画素１０の構成について説明する。図２は、図１に示す単位画素１０の構成を示す等価回路図である。単位画素１０は、フォトダイオード１１と、読み出しトランジスタ１２と、増幅トランジスタ１３とを備える。
【００１２】
フォトダイオード１１は、入射光をその光量に応じた信号電荷量に光電変換して蓄電する。フォトダイオード１１のアノード端子は、リセット信号線４に接続する。フォトダイオード１１のカソード端子は、読み出しトランジスタ１２のソース端子に接続する。読み出しトランジスタ１２は、ゲート端子に接続されるリード信号線９の電圧によりオン・オフ制御される。読み出しトランジスタ１２は、そのオン期間においてフォトダイオード１１に変換蓄電されている信号電荷を読み出す。
【００１３】
増幅トランジスタ１３は、ソース端子が電源電圧ＶＤＤに接続し、ドレイン端子が垂直信号線５に接続し、ゲート端子が読み出しトランジスタ１２のドレイン端子に接続する。増幅トランジスタ１３は、選択トランジスタ７がオンしたとき、読み出しトランジスタ１２によって読み出された電圧（変換信号電圧）を同レベルの画素信号に変換して垂直信号線５に出力する。
【００１４】
リセット信号線４は、垂直走査回路２からのパルス電圧をフォトダイオード１１のアノード端子に印加する。このパルス電圧は、時間的に、所定の閾値電圧以上まで値が立ち上がり、さらにＶＳＳ電圧まで値が立ち下がるものである。垂直走査回路２は、リセット信号線４を介して、垂直走査回路２から印加されるパルス電圧として、読み出し時には閾値電圧以上まで立ち上がる電圧を印加し、読み出し後はＶＳＳ電圧まで値が立ち下がる電圧を印加し、次の読み出しタイミングまで基準電圧の印加を維持する。
【００１５】
次に、図３および図４を参照して、単位画素１０の構造を具体的に説明する。図３は、図２に示す単位画素の平面図である。図４は、図１に示すＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。図３においては、最上層の保護膜、および、各ゲート端子構成層間、配線構成層間を埋める層間膜およびサイドウォールの図示は省略している。
【００１６】
図３および図４に示すように、単位画素１０に対応する固体撮像装置は、Ｐ型Ｓｉ基板である基板５１に、フォトダイオード１１間を電気的に分離するＰ型の電気分解層８１が形成される。そして、基板５１には、フォトダイオード１１に対応する領域に、光電効果で発生したキャリアを蓄積するＮ型のキャリア蓄積側拡散層９１、キャリア蓄積側拡散層９１を基板５１の界面準位から保護するＰ型のシールド拡散層１７１、ウェル１０１およびＰ型のコンタクト接合層１８１が形成されている。コンタクト接合層１８１は、ウェル１０１上に形成され、ウェル１０１よりも高濃度のＰ型不純物を含む。コンタクト接合層１８１上には、コンタクト４１が形成されており、コンタクト４１上には、リセット信号線４と接続する配線２３１が形成される。フォトダイオード１１に対応する領域においては、キャリア蓄積側拡散層９１の全方位を、キャリア蓄積側拡散層９１の逆の極性のＰ型の拡散層である電気分解層８１およびシールド拡散層１７１で包むように各拡散層を形成している。なお、図４左側には、隣り合う単位画素を構成するキャリア蓄積側拡散層９０およびシールド拡散層１７０も示す。
【００１７】
読み出しトランジスタ１２に対応する領域には、チャネル１０２が形成され、チャネル１０２上には、読み出しトランジスタ１２のゲート電極１３２がゲート絶縁膜１２２を介して形成される。ゲート電極１３２上には、コンタクト４２ａが形成されており、コンタクト４２ａ上には、リード信号線９と接続する配線２３２ａが形成される。ゲート電極１３２のドレイン側の基板５１には、Ｎ＋拡散層１６２が形成されている。Ｎ＋拡散層１６２上には、コンタクト４２ｂが形成されており、コンタクト４２ｂ上には、配線２３２ｂが形成される。この配線２３２ｂは、増幅トランジスタ１３に対応する領域の配線２３３ｂと接続する。読み出しトランジスタ１２のソース領域には、キャリア蓄積側拡散層９１と接触する埋め込みＮ型拡散層１１１が形成される。なお、ゲート電極１３２側壁には、サイドウォール１５２が形成され、サイドウォール１５２下の基板５１にはＬＤＤ（Lightly  Doped  Drain）拡散層１４２が形成される。
【００１８】
増幅トランジスタ１３に対応する領域は、素子分離６２，６３で読み出しトランジスタ１２の領域および隣り合う単位画素の増幅トランジスタの領域と隔てられている。増幅トランジスタ１３に対応する領域には、チャネル１０３が形成され、チャネル１０３上には、増幅トランジスタ１３のゲート電極１３３がゲート絶縁膜１２３を介して形成される。ゲート電極１３３のソース側の基板５１には、Ｎ＋拡散層１６３ａが形成されており、Ｎ＋拡散層１６３ａ上には、コンタクト４３ａが形成されている。コンタクト４３ａ上には、電源電圧（ＶＤＤ）と接続する配線２３３ａが形成される。ゲート電極１３３上には、コンタクト４３ｂが形成されており、コンタクト４３ｂ上には、配線２３３ｂが形成される。ゲート電極１３３のドレイン側の基板５１には、Ｎ＋拡散層１６３ｂが形成されており、Ｎ＋拡散層１６３ｂ上には、コンタクト４３ｃが形成されている。コンタクト４３ｃ上には、配線２３３ｃが形成されており、この配線２３３ｃは、選択トランジスタ７と接続する。なお、ゲート電極１３３側壁には、ゲート電極１３２と同様に、サイドウォール１５３が形成され、サイドウォール１５３下の基板５１にはＬＤＤ（Lightly  Doped  Drain）拡散層１４３が形成される。
【００１９】
各ゲート端子構成層間、各コンタクト間には、絶縁性の層間膜１９１が埋め込まれており、各配線構成層間には、絶縁性の層間膜２２１が埋め込まれている。そして、各配線および層間膜２２１上には保護膜２４１が形成される。各コンタクト４１，４２ａ，４２ｂ，４３ａ〜４３ｃは、バリア金属膜２１１，２１２ａ，２１２ｂ，２１３ａ〜２１３ｃを、金属膜２０１，２０２ａ，２０２ｂ，２０３ａ〜２０３ｃ周囲に形成する構成を有する。
【００２０】
この単位画素１０における読み出し処理について説明する。図５は、リセット信号線４に印加される電圧信号ＶＲＥＳＥＴおよびリード信号線９に印加される電圧信号ＶＲＥＡＤのタイミングチャートを示す図である。図５には、キャリア蓄積側拡散層９１によって変換蓄電された電荷を含む読出電圧ＶＦＤのタイミングチャートも示される。
【００２１】
まず、読み出し時について説明する。読み出し時においては、図５に示すように、垂直走査回路２は、読み出し開始タイミングである時間Ｔ１に、リード信号線９にハイ電圧を印加して読み出しトランジスタ１２をオンにする。これとともに、垂直走査回路２は、リセット信号線４に、所定の閾値電圧Ｖｔｈよりも大きな振幅でＶＳＳ電圧から急峻に立ち上がるパルス電圧を印加する。閾値電圧Ｖｔｈは、キャリア蓄積側拡散層９１に対する基準電圧Ｖｃに対応する電圧値であり、パルス電圧の振幅は、この閾値電圧Ｖｔｈに電位降下分を考慮した電圧値を加算した値である。
【００２２】
この立ち上がり電圧は、リセット信号線４に接続する配線２３１、コンタクト４１、コンタクト接合層１８１およびウェル１０１を通って、シールド拡散層１７１に印加される。この結果、Ｐ型のシールド拡散層１７１と、このシールド拡散層１７１に接するＮ型のキャリア蓄積側拡散層９１とで形成されるＰＮ接合には、順方向のバイアスがかかる。この印加電圧の上昇とともに、キャリア蓄積側拡散層９１の電圧ＶＦＤは上昇し、パルス電圧が上がりきった間に、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧と基準電圧Ｖｃとを合わせた値の電圧に固定される。読み出しトランジスタ１２はオンであるため、この読み出しトランジスタ１２を介して、このキャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧と基準電圧Ｖｃとを合わせた電圧が増幅トランジスタ１３によって増幅され、これによって、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧を読み出せる。
【００２３】
次いで、垂直走査回路２は、読み出し終了タイミングである時間Ｔ２に、リード信号線９にロー電圧を印加し、読み出しトランジスタ１２をオフにする。その後の時間Ｔ３において、垂直走査回路２は、リセット信号線４に、立ち上がり電圧からＶＳＳ電圧に急峻に立ち下がる電圧を印加する。
【００２４】
この立下り電圧が印加された場合には、キャリア蓄積側拡散層９１とシールド拡散層１７１とで形成されるＰＮ接合は、逆バイアス状態になる。このため、キャリア蓄積側拡散層９１の電圧ＶＦＤは、基準電圧Ｖｃまで戻り、この基準電圧Ｖｃに固定されたままＰ型拡散層だけがＶＳＳ電圧に収束することになる。
【００２５】
従来では、読み出しトランジスタとドレイン端子で接続するリセットトランジスタをさらに設けて、キャリア蓄積側拡散層によって変換蓄電された電荷に対応する電圧を読み出した後に、キャリア蓄積側拡散層の電圧を基準電圧に戻して固定させていた。
【００２６】
これに対し、本実施の形態１においては、従来のリセットトランジスタを設けずとも、前述したように、リセット信号線４をフォトダイオード１１のアノード端子に接続し、垂直走査回路２が、リセット信号線４を介して時間的に値が急激に変動するパルス電圧を単位画素１０に印加するだけで、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧の読み出しと、キャリア蓄積側拡散層９１の電圧の基準電圧への固定化が可能である。
【００２７】
したがって、実施の形態１においては、リセットトランジスタのための領域を確保する必要がないため、単位画素のサイズを微細化することが可能である。また、実施の形態１においては、リセットトランジスタのための領域をキャリア蓄積側拡散層９１の領域に割り当てることができ、フォトダイオード１１への光の照射面積を確保できる。そして、リセットトランジスタのための領域を増幅トランジスタ１３の領域に割り当てることができるため、増幅トランジスタ１３の領域も従来よりも大きく確保できる。これによって、増幅トランジスタサイズの縮小にともない増大する１／ｆノイズの発生を低減することができ、画像ノイズの少ない高品位なＣＭＯＳイメージセンサを提供することができる。
【００２８】
なお、パルス電圧のＶＳＳ電圧の時間幅が不必要に長いとＰ型のＳｉ基板全体の電位を持ち上げるのにエネルギーを消費してしまい効率の悪いものになってしまうので、パルス電圧の時間幅は、キャリア蓄積側拡散層９１の電位を基準電圧Ｖｃへ固定化させる必要最小限の時間に設定することが望ましい。
【００２９】
次に、実施の形態１のＣＭＯＳイメージセンサにおける単位画素１０部分の固体撮像装置の製造方法を説明する。図６〜図１２は、図１に示す単位画素１０を含む固体撮像装置の製造方法を説明するための図である。
【００３０】
まず、（１００）面を表面に持ち比抵抗１Ω・ｃｍ程度のＰ型Ｓｉ基板を基板５１として用い、この基板５１に、３０００Å程度の深さのＳＴＩなどの素子分離６２を形成する（図６参照）。
【００３１】
次いで、基板５１を酸化することによって、保護膜となるシリコン酸化膜７１を形成する。そして、基板５１全面にＰ型のＢ（ボロン）をイオン注入し、１０００℃前後の高温で数分間のアニール処理を行い、フォトダイオード１１間を電気的に分離するための電気分離層８１を形成する（図７参照）。この場合、本工程後に形成されるフォトダイオード１１のキャリア蓄積側拡散層９１の全方位を包むようにＢイオン注入を多段階の加速電圧でドーピングし、さらには不純物の十分な拡散距離が得られるようアニール条件を調整しておく。そして、レジストで所望のパターンを形成した後、Ｎ型のＰ（リン）をイオン注入法でドーピングし、レジスト剥離後活性化アニールを行うことによって、フォトダイオード１１のキャリア蓄積側拡散層９１，９０を、Ｓｉ表面からの深さがたとえば０．２ｕｍ程度になるように形成する。
【００３２】
次に、基板５１全面にＰ型のＢをイオン注入し、ウェル１０１及びチャネル１０２，１０３となる拡散層１０１ａを形成する。レジストを用いて所望のパターンを形成した後に、Ｐをイオン注入後にレジスト剥離し、活性化アニールを行うことによって、フォトダイオード１１のキャリア蓄積側拡散層９１を読み出しトランジスタ１２に接続するための埋め込みＮ型拡散層１１１を形成する（図８参照）。
【００３３】
次に、シリコン酸化膜７１を除去した後、ゲート酸化膜を形成し、ポリシリコンを１５００Å程度堆積後、所望の形に加工して、ゲート酸化膜１２２，１２３を介して基板上に読み出しトランジスタ１２及び増幅トランジスタ１３のゲート電極１３２，１３３を形成する（図９参照）。
【００３４】
そして、レジストを塗布し所望のパターンに形成した後、読み出しトランジスタ１２のソース側、増幅トランジスタ１３の両側にＬＤＤ拡散層１４２，１４３を形成するためＰ（りん）をイオン注入する。その後、レジスト剥離を行い、活性化処理を行った後、ＴＥＯＳ酸化膜を堆積しＲＩＥ処理で全面エッチバックをかけることによって、サイドウォール１５２，１５３を形成する。
【００３５】
読み出しトランジスタ１２のソース側、増幅トランジスタ１３の両側にＰをイオン注入後、活性化アニールを行うことによって、ソース・ドレイン領域を形成するＮ＋拡散層１６２ａ，１６３ａ，１６３ｂを形成し、トランジスタ素子を形成する（図１０参照）。
【００３６】
次に、加速電圧を調整してＢをイオン注入し、活性化アニールを行うことによって、基板５１表面からキャリア蓄積側拡散層９１の上部にかけて、キャリア蓄積側拡散層９１が基板５１界面の界面準位と接触し界面準位起因のノイズ信号を拾うことを阻止するためのＰ型のシールド拡散層１７１を形成する。次いで、フォトダイオード１１間を電気的に分離しているウェル１０１の上部にＢを追加イオン注入し、活性化アニールを施すことによって、Ｐ型のコンタクト接合層１８１を形成する（図１１参照）。このコンタクト接合層１８１は、その後に形成される金属コンタクトプラグのバリア金属膜２１１と良好なオーミック接触抵抗が得られるようにしている。たとえばこのコンタクト接合層１８１のＢ濃度は、１×１０２０〔個/ｃｍ３〕以上の濃度になるように設定される。
【００３７】
そして、層間膜１９１となるＴＥＯＳ酸化膜を堆積し、ＣＭＰで平坦化した後に、トランジスタ部及びコンタクト接合層１８１上にコンタクト孔を形成する。コンタクト孔を開孔した後、Ｔｉ（チタン）／ＴｉＮ（チタンナイトライド）の２層のバリア金属膜２１１，２１２ａ，２１２ｂ，２１３ａ〜２１３ｃをスパッタ法で形成する。そして、Ｗ（タングステン）などの金属膜２０１，２０２ａ，２０２ｂ，２０３ａ〜２０３ｃをＣＶＤ法で堆積し、上層の余分なＷ及びＴｉ／ＴｉＮをＣＭＰで除去してコンタクト４１，４２ａ，４２ｂ，４３ａ〜４３ｃを形成する（図１２参照）。その後、層間膜２２１となるＴＥＯＳ酸化膜を堆積し、Ｃｕ（銅）などで形成される配線２３１，２３２ａ，２３２ｂ，２３３ａ〜２３３ｃをダマシーン法で所望な形に形成する。そして、Ｃｕの拡散を抑えるＳｉＮ膜などの保護膜２４１を堆積して、図４に含まれるＣＭＯＳイメージセンサの画素セルを完成させることができる。
【００３８】
なお、本実施の形態１におけるＣＭＯＳイメージセンサは、表面照射型、裏面照射型のいずれにも適用可能であり、裏面照射型であるときには、キャリア蓄積側拡散層９０，９１の裏面側にも、キャリア蓄積側拡散層９０，９１と接するシールド拡散層を形成すればよい。
【００３９】
（実施の形態２）
次に、実施の形態２について説明する。図１３は、実施の形態２にかかる単位画素の構成を示す等価回路図である。図１４は、図１３に示す単位画素の平面図であり、図１５は、実施の形態２におけるＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。図１４においては、最上層の保護膜、および、各ゲート端子構成層間、配線構成層間を埋める層間膜およびサイドウォールの図示は省略している。
【００４０】
図１３に示すように、実施の形態２にかかる単位画素２０１０は、フォトダイオード２０１１のアノード端子とカソード端子との間に、基板の界面準位を抑制する機能を有するダイオード２０１２が接続している。
【００４１】
実施の形態２にかかる単位画素２０１０の実際の構造は、図１４および図１５に示すように、フォトダイオード２０１１間を電気的に分離するＰ型の電気分解層８１上のウェル２１０１上ではなく、シールド拡散層１７１上にＰ型のコンタクト接合層２２５１を形成した構造を有する。このコンタクト接合層２２５１上には、コンタクト２０４１が形成され、コンタクト２０４１上には、リセット信号線４と接続する配線２２３１が形成される。なお、コンタクト２０４１は、他のコンタクト４２ａ，４２ｂ，４３ａ〜４３ｃと同様に、バリア金属膜２２１１が、金属膜２２０１周囲に形成される構造を有する。また、図１５左側の隣り合う単位画素においても同様にシールド拡散層１７０上にＰ型のコンタクト接合層２２５０、バリア金属膜２２１０が金属膜２２００周囲に形成されたコンタクト２０４０、および、リセット信号線４に接続する配線２２３０が設けられる。
【００４２】
この実施の形態２にかかる単位画素２０１０においても、垂直走査回路２は、実施の形態１と同様に図５に示すタイミングで電圧印加を行うことによって、キャリア蓄積側拡散層９１によって変換蓄電された電荷の読み出しおよびキャリア蓄積側拡散層９１の電圧の基準電圧への固定化が可能である。
【００４３】
読み出し時においては、垂直走査回路２は、読み出し開始タイミングで、リード信号線９にハイ電圧を印加するとともに、リセット信号線４に、所定の閾値電圧Ｖｔｈよりも大きな値でＶＳＳ電圧から急激に立ち上がるパルス電圧を印加する。この立ち上がり電圧は、リセット信号線４に接続する配線２２３１、コンタクト２０４１およびコンタクト接合層２２５１を通ってシールド拡散層１７１に印加される。言い換えると、垂直走査回路２は、シールド拡散層１７１とキャリア蓄積側拡散層９１との間にあると想定できる基板の界面順位を抑制する機能を有するダイオード２０１２を通して、キャリア蓄積側拡散層９１に立ち上がり電圧を印加する。
【００４４】
この結果、実施の形態１と同様に、シールド拡散層１７１とキャリア蓄積側拡散層９１とで形成されるＰＮ接合に順方向のバイアスがかかり、パルス電圧が上がりきった間に、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧と基準電圧Ｖｃとを合わせた値の電圧が固定され、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧が読み出される。
【００４５】
次いで、垂直走査回路２は、読み出し後には、リード信号線９にロー電圧を印加し、リセット信号線４に立ち上がり電圧からＶＳＳ電圧に急峻に立ち下がる電圧を印加する。これによって、キャリア蓄積側拡散層９１とシールド拡散層１７１とで形成されるＰＮ接合は逆バイアス状態になり、キャリア蓄積側拡散層９１の電圧は基準電圧Ｖｃに戻り固定されたまま、Ｐ型拡散層だけがＶＳＳ電圧に収束することになる。
【００４６】
このように、実施の形態２においては、シールド拡散層１７１上にコンタクト接合層２２５１を設けて、シールド拡散層１７１に直接、時間的に変動するパルス電圧を印加することによって、実施の形態１と同様の効果を奏する。
【００４７】
次に、実施の形態２のＣＭＯＳイメージセンサにおける単位画素２０１０部分の固体撮像装置の製造方法を説明する。図１６および図１７は、単位画素２０１０の一部を含む固体撮像装置の製造方法を説明するための図である。
【００４８】
実施の形態２においても、実施の形態１の図６〜図１０を参照して説明した各工程を行い、読み出しトランジスタ１２および増幅トランジスタ１３のゲート電極１３２，１３３側壁のサイドウォール１５２，１５３を形成する。次に、加速電圧を調整してＢをイオン注入し、シールド拡散層１７１を形成する。
【００４９】
そして、このシールド拡散層１７１の上部にＢをさらにイオン注入し、活性化アニールを施すことによって、Ｐ型のウェルコンクト接合層２２５０，２２５１を形成する。このコンタクト接合層２２５０，２２５１は、その後に形成される金属コンタクトプラグのバリア金属膜２２１１と良好なオーミック接触抵抗が得られるようにしている。たとえばこのコンタクト接合層２２５１のＢ濃度は、基板５１表面から例えば０．１ｕｍ以下の領域で１×１０２０〔個/ｃｍ３〕以上の濃度になるように設定される。その後、１０００度前後で数秒程度の高速昇温アニールを行うことによって不純物を活性化する（図１６参照）。
【００５０】
その後、層間膜１９１となるＴＥＯＳ酸化膜を堆積し、ＣＭＰで平坦化した後に、トランジスタ部及びコンタクト接合層２２５０，２２５１上にコンタクト孔を形成する。コンタクト孔を開孔した後、バリア金属膜２２１０，２２１１，２１２ａ，２１２ｂ，２１３ａ〜２１３ｃをスパッタ法で積層し、金属膜２２００，２２０１，２０２ａ，２０２ｂ，２０３ａ〜２０３ｃをＣＶＤ法で堆積し、上層の余分なＷ及びＴｉ／ＴｉＮをＣＭＰで除去して金属コンタクトプラグを形成する（図１７参照）。
【００５１】
そして、層間膜２２１となるＴＥＯＳ酸化膜を堆積し、Ｃｕ（銅）などで形成される配線２２３０，２２３１，２３２ａ，２３２ｂ，２３３ａ〜２３３ｃをダマシーン法で所望な形に形成後、保護膜２４１を堆積して、図１５に含まれるＣＭＯＳイメージセンサの画素セルを完成させることができる。この場合、コンタクト接合層２２５０，２２５１上のコンタクト２０４０，２０４１及びそれに接続するＣｕ配線２２３０，２２３１は、ＣＭＯＳセンサーが金属配線側から光が入射する表面照射型であるときには、光の入射の妨げにならないように可能な限りフォトダイオード２０１１領域の角の近くに配置し、キャリア蓄積側拡散層９０，９１上に影がかからないようにパターニングすればよい。また、ＣＭＯＳセンサーが基板の裏面側から光を入射する裏面照射型である場合はく、逆にコンタクト抵抗を下げるためできるだけ多くコンタクト２０４０，２０４１をシールド拡散層１７０，１７１上全面に形成することが望ましい。
【００５２】
また、本実施の形態２におけるＣＭＯＳイメージセンサは、表面照射型、裏面照射型のいずれにも適用可能であり、裏面照射型であるときには、キャリア蓄積側拡散層９１の裏面側にも、キャリア蓄積側拡散層９１と接するシールド拡散層を形成すればよい。
【００５３】
また、隣り合う２つの単位画素で、リセット信号線４に接続するコンタクトおよび配線を共有してもよい。具体的には、図１８の固体撮像装置に示すように、隣り合う２つの単位画素１０Ａ，１０Ｂのシールド拡散層１７０，１７１上およびウェル１０１上を連続して形成されるコンタクト接合層２１８１と、このコンタクト接合層２１８１上に形成されたコンタクト４１とリセット信号線４と接続する配線２３１とを設けることによって、隣り合う２つの単位画素１０Ａ，１０Ｂのフォトダイオード１１Ａ，１１Ｂのキャリア蓄積側拡散層９０，９１に対し、リセット信号線４に接続するコンタクト４１および配線２３１を共有できる。もちろん、２つの単位画素１０Ａ，１０Ｂは、それぞれ読み出しトランジスタ１２Ａ，１２Ｂおよび増幅トランジスタ１３Ａ，１３Ｂを有している。
【００５４】
（実施の形態３）
次に、実施の形態３について説明する。図１９は、実施の形態３にかかる単位画素の構成を示す等価回路図である。図２０は、図１９に示す単位画素の平面図である。図２１は、実施の形態３におけるＣＭＯＳイメージセンサを構成する固体撮像装置のうち一つの画素に対応する領域の断面構造を説明するための図である。図２０においては、最上層の保護膜、および、各ゲート端子構成層間と配線構成層間とを埋める層間膜およびサイドウォールの図示は省略している。
【００５５】
図１９に示すように、実施の形態３にかかる単位画素３０１０は、フォトダイオード１１のアノード端子がグラウンドに接続し、フォトダイオード３０１１のカソード端子が、コネクタ３０１６を介してリセット信号線４と接続している。
【００５６】
実施の形態３にかかる単位画素３０１０の実際の構造は、図２０および図２１に示すように、図４に示す実施の形態１における固体撮像装置と比較し、シールド拡散層１７１上に、キャリア蓄積側拡散層９１と同じ極性を有するＮ型のリセット用拡散層３２６１がさらに形成される構造を有する。そして、リセット用拡散層３２６１上には、コンタクト３０４１が形成され、コンタクト３０４１上には、リセット信号線４と接続する配線３２３１が形成される。なお、コンタクト３０４１は、他のコンタクト４１，４２ａ，４２ｂ，４３ａ〜４３ｃと同様に、バリア金属膜３２１１が、金属膜３２０１周囲に形成される構造を有する。
【００５７】
垂直走査回路２は、この単位画素３０１０に対して、Ｐ型のコンタクト接合層１８１にＶＳＳ電圧を印加した状態で、リセット用拡散層３２６１に時間的に急激に値が上下に変動するパルス電圧を加える。
【００５８】
ここで、垂直走査回路２による印加電圧が所定の立下り電圧のままである場合には、キャリア蓄積側拡散層９１とリセット用拡散層３２６１との間に、電位が固定されたＰ型層（シールド拡散層１７１）が存在するため電流は流れない。したがって、この場合には、リセット用拡散層３２６１とキャリア蓄積側拡散層９１とは絶縁されている。この状態で、走査回路部２は、リード信号線にハイ電圧を印加し、読み出しトランジスタ１２をオンにすることによって、キャリア蓄積側拡散層９１によって変換蓄電された電荷に対応する電圧と基準電圧Ｖｃとを合わせた値に固定された電圧を読み出す。
【００５９】
そこから、走査回路部２がリセット信号線４への印加電圧を上げていくと、所定の電圧値で、リセット用拡散層３２６１とキャリア蓄積側拡散層９１との間が空乏層で繋がり、パンチスルー電流が流れる。この結果、フォトダイオード３０１１と信号線４とが接続する。このようにフォトダイオード３０１１と信号線４とが接続することによって、キャリア蓄積側拡散層９１に蓄積された電荷がグランド側に放出され、キャリア蓄積側拡散層９１の電圧が基準電圧に戻り固定される。コネクタ３０１６は、このリセット用拡散層３２６１とキャリア蓄積側拡散層９１との間のパンチスルー現象を利用して、リセット信号線４によるパルス電圧の立ち上がり期間の間、リセット信号線４とフォトダイオード３０１１とを接続する。垂直走査回路２は、リセット信号線４を介して、リセット用拡散層３２６１に立ち上がり電圧を印加し、シールド拡散層１７１を通してキャリア蓄積側拡散層９１に電流を流すことによって、キャリア蓄積側拡散層９１の電圧を基準電圧に設定する。
【００６０】
垂直走査回路２は、キャリア蓄積側拡散層９１に対する基準電圧の設定後、リセット信号線４への印加電圧を立ち下げ、リセット用拡散層３２６１とキャリア蓄積側拡散層９１とを再度絶縁してから、次の読み出し処理を行う。
【００６１】
このように、実施の形態３においては、垂直走査回路２は、リセット用拡散層３２６１にパルス電圧を印加することによって、リセット用拡散層３２６１とキャリア蓄積側拡散層９１との間をパンチスルーさせ、キャリア蓄積側拡散層９１の基準電圧への固定化を行う。このため、垂直走査回路２は、キャリア蓄積側拡散層９１の基準電圧設定時には、パンチスルー現象を起こすことができる程度の電圧を印加するだけで済むため、Ｐ型のウェルに対して電圧を印加する実施の形態１，２よりも印加電圧を少なくでき、エネルギー効率の良い初期化動作が実現できる。
【００６２】
次に、実施の形態３のＣＭＯＳイメージセンサにおける単位画素３０１０部分の固体撮像装置の製造方法を説明する。図２２は、単位画素３０１０の一部を含む固体撮像装置の製造方法を説明するための図である。
【００６３】
実施の形態３においても、実施の形態１の図６〜図１１を参照して説明した各工程を行い、読み出しトランジスタ１２および増幅トランジスタ１３のトランジスタ素子、シールド拡散層１７１およびコンタクト接合層１８１を形成する。
【００６４】
次いで、Ｐを１０ＫｅＶ程度の低い加速電圧でイオン注入後、１０００度前後で１秒程度の高速昇温アニールで活性化することによって、拡散層の深さが０．１ｕｍ以下、濃度が１×１０２０〔個/ｃｍ３〕以上の浅いリセット用拡散層３２６１を形成する（図２２参照）。ここで、リセット用拡散層３２６１は、キャリア蓄積側拡散層９１に対して縦断面上０．１ｕｍ以上の距離を保つ必要があり、平面図上でＰ型のコンタクト接合層１８１とも十分な距離をとるように配置する必要がある。
【００６５】
その後、図１２を参照して説明した各工程を行って、層間膜１９１，２２１、コンタクト４１，４２ａ，４２ｂ，４３ａ〜４３ｃ,３０４１、配線２３１，２３２ａ，２３２ｂ，２３３ａ，２３３ｂ，３２３１および保護膜２４１を形成し、図２１に含まれるＣＭＯＳイメージセンサの画素セルを完成させることができる。なお、本実施の形態３におけるＣＭＯＳイメージセンサは、表面照射型、裏面照射型のいずれにも適用可能である。
【００６６】
また、２画素１セル構造にも本実施の形態１〜３を適用可能である。図２３は、従来の２画素１セル構造のＣＭＯＳイメージセンサの平面図である。図２４は、本実施の形態１を２画素１セル構造に適用した場合のＣＭＯＳイメージセンサの平面図である。なお、図２３および図２４においては、最上層の保護膜、および、各ゲート端子構成層間、配線構成層間を埋める層間膜およびサイドウォールの図示は省略している。
【００６７】
図２３に示すように、従来では、２つのキャリア蓄積側拡散層９１ｐａ，９１ｐｂ，ウェル１６０ｐ上に形成された読み出しトランジスタ（図２３においてはゲート電極を１３２ｐａ，１３２ｐｂとして示す。）および素子分離６０ｐで読み出しトランジスタと隔てられた１つの増幅トランジスタ（図２３においてはゲート電極を１３３ｐとして示す。）に加え、リセットトランジスタ（図２３においてはゲート電極を１３６ｐとして示す。）をさらに設けた画素単位で、キャリア蓄積側拡散層の基準電圧の固定化を行っていた。
【００６８】
これに対し、本実施の形態１を適用した場合には、２つのキャリア蓄積側拡散層９１ａ，９１ｂ，ウェル１６０上に形成された読み出しトランジスタ（図２４においてはゲート電極を１３２ａ，１３２ｂとして示す。）に対しては、素子分離６０で読み出しトランジスタ（図２４においてはゲート電極を１３２ａ，１３２ｂとして示す。）と隔てられた１つの増幅トランジスタ（図２４においてはゲート電極を１３３として示す。）を設けるだけでよい。
【００６９】
また、実施の形態１〜３においては、基板５１がＰ型であり、キャリア蓄積側拡散層９０，９１がＮ型である場合について説明しているが、半導体のＰ型、Ｎ型が反転した構造でも同様の効果を得られる。
【００７０】
（付記１）
光電効果で発生したキャリアを蓄積する第１の拡散層を有し、基板に形成される前記フォトダイオードと、
前記第１の拡散層と接するとともに前記第１の拡散層とは逆の極性を有する第２の拡散層と、
前記第２の拡散層に配線を介して接続し、前記配線を介して前記第２の拡散層に時間的に急激に値が変動する変動電圧を印加して前記第１の拡散層に該変動電圧を印加することによって、印加した該変動電圧の振幅に基づく電圧を前記第１の拡散層の基準電圧として設定する基準電圧設定手段と、
を備えることを特徴とする固体撮像装置。
【００７１】
（付記２）
前記第２の拡散層は、前記第１の拡散層を前記基板の界面準位から保護するシールド拡散層であることを特徴とする付記１に記載の固体撮像装置。
【００７２】
（付記３）
前記第２の拡散層と同じ極性を有し、前記第２の拡散層と接続する第３の拡散層をさらに備え、
前記基準電圧設定手段は、前記変動電圧を前記第３の拡散層に印加することによって前記第１の拡散層に該変動電圧を印加することを特徴とする付記１に記載の固体撮像装置。
【００７３】
（付記４）
前記シールド拡散層上に形成され、前記第１の拡散層と同じ極性を有する第４の拡散層をさらに備え、
前記基準電圧設定手段は、前記第３の拡散層に前記変動電圧を印加し、前記シールド拡散層を通して前記第１の拡散層に電流を流すことによって、前記第１の拡散層の基準電圧を設定することを特徴とする付記２に記載の固体撮像装置。
【００７４】
（付記５）
前記基準電圧設定手段は、前記基準電圧以上の振幅をもつパルス電圧を印加することを設定することを特徴とする付記１に固体撮像装置。
【符号の説明】
【００７５】
１  イメージセンサ、２  垂直走査回路、３  水平走査回路、４，４−１〜４−Ｎ  リセット信号線、５  垂直信号線、６  水平信号線、７−１〜７−Ｍ  選択トランジスタ、８−１〜８−Ｍ  負荷トランジスタ、９，９−１〜９−Ｎ  リード信号線、１０，１０Ａ，１０Ｂ，２０１０，３０１０  単位画素、１１，，１１Ａ，１１Ｂ，２０１１，３０１１  フォトダイオード、１２，１２Ａ，１２Ｂ  読み出しトランジスタ、１３，１３Ａ，１３Ｂ  増幅トランジスタ、４１，４２ａ，４２ｂ，４３ａ，２０４１，３０４１  コンタクト、５１  基板、７１  シリコン酸化膜、８１  電気分解層、９０，９１  キャリア蓄積側拡散層、１０１，２１０１  ウェル、１０１ａ  拡散層、１０２，１０３  チャネル、１１１  埋め込みＮ型拡散層、１２２，１２３  ゲート絶縁膜、１３２，１３３  ゲート電極、１４２，１４３  ＬＤＤ拡散層、１５２，１５３  サイドウォール、１６２ａ，１６３ａ，１６３ｂ  Ｎ＋拡散層、１７０，１７１  シールド拡散層、１８１，２１８１，２２５１，２２５０  コンタクト接合層、１９１，２２１  層間膜、２０１，２０２ａ，２０２ｂ，２０３ａ，２２０１，３２０１  金属膜、２１１，２１２ａ，２１２ｂ，２１３ａ，２２１１，３２１１  バリア金属膜、２３１，２３２ａ，２３２ｂ，２３３ａ，２２３１，３２３１  配線、２４１  保護膜、２０１２  ダイオード、３０１６  コネクタ、３２６１  リセット用拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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