(57)【要約】【課題】半導体装置の微細化に対応し、さらに、ｆｉｎの高さを精密に制御することが可能なｆｉｎＦＥＴを含む半導体装置を提供する。【解決手段】基体上に形成されているフィン１１と、フィン１１を構成する複数の半導体層１４，１６と、複数の半導体層１４，１６間に介在する絶縁層１５と、フィン１１を覆うゲート電極１２とを備える半導体装置１０を構成する。さらに、このゲート電極１２と接する複数の半導体層１４，１６の側壁部分にチャネル領域が形成される。【選択図】図１
2011091324.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成されているフィンと、
前記フィンを構成する複数の半導体層と、前記複数の半導体層間に介在する絶縁層と、
前記フィンを覆うゲート電極と、を備え、
前記ゲート電極と接する前記複数の半導体層の側壁部分にチャネル領域が形成される
半導体装置。
【請求項２】
前記半導体層が、第１半導体層と第２半導体層とを備え、
前記ゲート電極がミッドギャップの仕事関数の材料により形成されている
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層と前記第２半導体層とが、チャネルタイプの異なるトランジスタを構成する請求項２に記載の半導体装置。
【請求項４】
前記第１半導体層と前記第２半導体層とが、同じチャネルタイプのトランジスタを構成し、前記フィンでの前記第１半導体層と前記第２半導体層との高さが異なる請求項２に記載の半導体装置。
【請求項５】
前記第１半導体層と前記第２半導体層とが、同じタイプのトランジスタを構成し、前記第１半導体層と、前記第２半導体層との前記フィンでの高さが異なり、前記第１半導体層に含まれている不純物濃度が、前記第２半導体層に含まれている不純物濃度に対して高い請求項２に記載の半導体装置。
【請求項６】
前記第１半導体層と前記第２半導体層との高さの比が２〜３：１である請求項２に記載の半導体装置。
【請求項７】
複数の前記半導体層において、前記絶縁層を介して上層に形成されている半導体層に接続するビアコンタクト、前記絶縁層を介して下層の半導体層に接続するビアコンタクト、並びに、前記上層の半導体層及び前記下層の半導体層に同時に接続するビアコンタクトから選ばれる少なくとも１つのビアコンタクトを備える請求項１に記載の半導体装置。
【請求項８】
基体上に絶縁層と半導体層とを積層させて積層基体を形成する工程と、
積層されている前記半導体層及び前記絶縁層とをフィン状に加工する工程と、
フィン状の前記半導体層及び前記絶縁層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を有する
半導体装置の製造方法。
【請求項９】
フィン状の前記半導体層において、上層に形成されている半導体層をエッチングにより除去する工程を備える請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記積層基体の半導体層に高濃度の不純物を注入する工程を有する請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記積層基体を形成する工程において、スマートカット法又は横方向固相成長法を用いて、前記基体上に前記絶縁層及び前記半導体層を積層させる請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型構造を有する半導体装置、及び、フィン型構造を有する半導体装置の製造方法に係わる。
【背景技術】
【０００２】
半導体装置は、ムーアの法則に従って１８〜２４ヶ月ごとに集積度が倍になっていた。しかし、９０ｎｍノード付近からゲート・トンネル・リーク電流が無視できなくなり、ＭＯＳＦＥＴのゲート酸化膜の薄膜化がほとんど止まっている。また、短チャネル効果の制御が困難になり、ゲート長の微細化も緩やかになっている。この結果、ゲート酸化膜厚や、ゲート長以外のパラメータを微細化しても、ＭＯＳＦＥＴ自信の性能が向上し難くなっている。
【０００３】
９０ｎｍノード以降、ＤＳＬ（Dual Stress Liner）や、ｅｍｂｅｄｄｅｄ  ＳｉＧといった機械的ストレスを利用した移動度向上エンジニアリングが行われてきた。製造的に考えられる機械的ストレス技術は、４５ｎｍノードまでにほぼ採用されている。４５ｎｍノード以降は、Ｈｉｇｈ−Ｋ，Ｍｅｔａｌ−Ｇａｔｅ（ＨＫＭＧ）といったゲート酸化膜の誘電率を高めることにより、見かけ上のゲート酸化膜のスケーリングが進んでいる。
【０００４】
上記ＨＫＭＧの次の技術として、２２ｎｍ以降向けにｆｉｎ電界効果トランジスタ（ｆｉｎＦＥＴ）が提案されている（例えば、特許文献１参照）。これは、ＭＯＳＦＥＴの性能を向上させているというよりも、微細化に耐えうる半導体装置構造として期待されている。つまり、半導体の微細化に適したＭＯＳＦＥＴ構造の提案であり、ＭＯＳＦＥＴ性能を飛躍的に向上させる手法は、未だに提案されていない。
【０００５】
従来のｆｉｎＦＥＴの構造の一例を図２７に示す。
半導体基体上に突出したフィン状の半導体層１３１と、このフィン状の半導体層１３１の上部に絶縁層１３２とが形成されている。そして、フィン状の半導体層１３１の一方の側面から対向する他方の側面までを覆うように、コ字状のゲート電極１３３が形成されている。図２７では、２個のｐ−ＭＯＳ型ｆｉｎ電界効果トランジスタ（ｐＦＥＴ）１３４と、１個のｎ−ＭＯＳ型ｆｉｎ電界効果トランジスタ（ｎＦＥＴ）１３５とからなるフィン状の半導体層を示している。
このような構造によりｆｉｎＦＥＴ１３０が形成されている。
【０００６】
しかし、上述の構成のｆｉｎＦＥＴ１３０では、通常ｐＦＥＴ１３４の駆動電力の方が低く、ｎＦＥＴ１３５とｐＦＥＴ１３４でバランスを取るためには、フィンの本数で駆動電流を調整しなければならない。これはｆｉｎＦＥＴ１３０のゲート長が離散値であり、ベータレシオ（ＮＰ比）が重要な回路では問題となる。また、リーク電流に対する懸念も指摘されている。
例えば、図２８に、ｎＦＥＴとｐＦＥＴの駆動電流を揃える場合のｆｉｎＦＥＴの構成例を示す。ＮとＰの電流比が１．５であれば、図２８のように、ｎＦＥＴを備えるｆｉｎＦＥＴ１３７を２個、ｐＦＥＴを備えるｆｉｎＦＥＴ１３６を３個とすることで、駆動電流を調整することができる。
【０００７】
また、上述の問題を解決する方法として、直接的若しくは間接的にフィンの高さを複数形成することが提案されている（例えば、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６参照）。
【０００８】
また、上述の複数のフィンの高さを作る構成の半導体装置では、複数種類の高さのｆｉｎＦＥＴを形成するための種々の製造方法が提案されている。例えば、ｆｉｎを形成するための半導体層に段差を設け、この段差が設けられた半導体層をｆｉｎに加工することにより、高さの異なるｆｉｎＦＥＴを形成している（例えば、特許文献２、特許文献３、特許文献４、特許文献６参照）。また、同じ高さのｆｉｎを形成した後、所定の高さまでｆｉｎをエッチングすることにより、高さの異なるｆｉｎＦＥＴを形成している（例えば、特許文献１参照）。
また、ｆｉｎの物理高さを変えずに、ゲルマニウムを含む化学注入種注入することによりｆｉｎの底部を非活性状態とした、化学注入種を含むｆｉｎと、化学種を含まないｆｉｎとを形成することが提案されている。この方法では、注入化学種の深さを調節することにより、注入されたｆｉｎ中の半導体ｆｉｎの垂直寸法を調整することができる（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６４１３８０２号明細書
【特許文献２】特開２００７−１４９９４２号公報
【特許文献３】特開２００８−１２４４２３号公報
【特許文献４】特開２００８−１４１１７７号公報
【特許文献５】特表２００７−５３５１５３号公報
【特許文献６】特開２００５−２５１８７３号公報
【非特許文献】
【００１０】
【非特許文献１】M.Miyao,et al., “Low-temperature SOI(Si-on-insulator) formation by lateral solid-phase epitaxy,” J. Appl. Phys. 64(6), 15 Seｐ. 1988, pp. 3018.
【非特許文献２】Eiji Fujii, “Dependence of growth length of single silicon crystals on scanning direction of laser beam in lateral seeding process,” J. Appl. Phys. 63(8), 15 Apr. 1988, pp. 2633.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図２７に示す上述のｆｉｎＦＥＴの構成では、従来の半導体物理レイアウトに従い、ＶｄｄとＧＮＤのＭ１間距離で高さの決まるセルの中に、ｐタイプとｎタイプの半導体装置を形成する必要がある。このため、ｐＦＥＴとｎＦＥＴのフィンを少なくとも１つずつ形成するため、合計２つ以上のフィンが必要となる。このように、フィンの必要数により、半導体装置の微細化の妨げになる。
また、上述の直接的若しくは間接的にフィンの高さを複数形成する半導体装置では、フィンの高さを精密に制御することが難しい。
【００１２】
上述した問題の解決のため、本発明においては、半導体装置の微細化に対応し、さらに、ｆｉｎの高さを精密に制御することが可能なｆｉｎＦＥＴを含む半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、基体上に形成されているフィンと、フィンを構成する複数の半導体層と、複数の半導体層間に介在する絶縁層と、フィンを覆うゲート電極と、を備えて構成される。そして、ゲート電極と接する複数の半導体層の側壁部分にチャネル領域が形成される。
【００１４】
本発明の半導体装置に製造方法は、基体上に絶縁層と半導体層とを積層させて積層基体を形成する工程を有する。そして、積層されている半導体層及び絶縁層とをフィン状に加工する工程と、フィン状の半導体層及び絶縁層を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを有する。
【００１５】
本発明の半導体装置及び本発明の半導体装置の製造方法係る半導体装置によれば、フィン内に複数の半導体層が形成されるため、従来複数のフィンにより形成されていた複数の半導体装置を、１つのフィンにより形成することができる。
また、積層する半導体層の間に絶縁層を介在させることにより、この絶縁層がエッチングストッパとなり、フィン内に積層している複数の半導体層の高さを精密に制御することができる。
【発明の効果】
【００１６】
本発明によれば、複数の半導体装置を、１つのフィンにより形成することにより半導体装置の微細化が可能である。また、絶縁層をエッチングストッパとすることにより、積層する半導体層のそれぞれの高さを精密に制御して製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の半導体装置の第１の実施の形態の構成を示す図である。
【図２】本発明の半導体装置の第１の実施の形態の構成を示す図である。
【図３】本発明の半導体装置の第１の実施の形態の構成を示す図である。
【図４】本発明の半導体装置の第１の実施の形態の構成を示す図である。
【図５】本発明の半導体装置の第１の実施の形態の構成を示す図である。
【図６】Ａは、本発明の半導体装置を用いたインバータ回路の構成図である。Ｂは、従来の半導体装置を用いたインバータ回路の構成図である。
【図７】Ａは、本発明の半導体装置を用いたＮＡＮＤ回路の構成図である。Ｂは、従来の半導体装置を用いたＮＡＮＤ回路の構成図である。
【図８】Ａ及びＢは、本発明の半導体装置の実施の形態の構成を示す図である。
【図９】Ａは、本発明の半導体装置を用いたＳＲＡＭの構成図である。Ｂは、従来の半導体装置を用いたＳＲＡＭの構成図である。
【図１０】本発明の半導体装置の第２の実施の形態の構成を示す図である。
【図１１】Ａ〜Ｃは、ｆｉｎＦＥＴのゲート長の選択可能な離散値を示す図である。
【図１２】Ａ〜Ｃは、ｆｉｎＦＥＴのゲート長の選択可能な離散値を示す図である。
【図１３】本発明の半導体装置の第３の実施の形態の構成を示す図である。
【図１４】Ａ〜Ｃは、スマートカット法を用いた積層基体の製造工程図である。
【図１５】Ｄ〜Ｇは、スマートカット法を用いた積層基体の製造工程図である。
【図１６】Ａ〜Ｅは、横方向固相成長法を用いた積層基体の製造工程図である。
【図１７】Ａ〜Ｄは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図１８】Ｅ〜Ｈは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図１９】Ｉ，Ｊは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図２０】Ｋ〜Ｍは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図２１】Ｎ〜Ｏは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図２２】Ｐ〜Ｒは、本発明の半導体装置の第１の実施の形態の製造工程図である。
【図２３】本発明の半導体装置の第２の実施の形態の製造工程図である。
【図２４】本発明の半導体装置の第２の実施の形態の製造工程図である。
【図２５】本発明の半導体装置の第２の実施の形態の製造工程図である。
【図２６】Ａは、ゲート電極の仕事関数とチャネルの不純物との関係について説明するためのｆｉｎＦＥＴの平面図である。Ｂは、ゲート電極の仕事関数とチャネルの不純物との関係について説明するためのｆｉｎＦＥＴの断面図である。
【図２７】従来の半導体装置の概略構成図である。
【図２８】従来の半導体装置の概略構成図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１の実施の形態
２．半導体装置の第２の実施の形態
３．半導体装置の第３の実施の形態
４．半導体装置の製造方法
【００１９】
〈１．半導体装置の第１の実施の形態〉
［半導体装置の概略構成］
以下本発明の半導体装置の具体的な実施の形態について説明する。
図１に、本実施の形態のｆｉｎ型構造を有する半導体装置の斜視図を示す。
【００２０】
図１に示すように、図示しない基体上に、起立した薄い半導体層（フィン）１１のチャネル領域をゲート電極１２で覆い、チャネル領域の左右両側面からゲート電極１２で挟み込む構成のフィン型の電界効果トランジスタ（ｆｉｎＦＥＴ）１０が形成されている。
【００２１】
例えば、シリコン基板上に起立した薄い半導体層（フィン）１１が形成されている。このフィン１１は、第１導電型、例えばｐ型の第１半導体層１４と、第２導電型、例えばｎ型の第２半導体層１６とが積層された構造を有している。
フィン１１は、第２半導体層１６上に絶縁層１５が形成され、この絶縁層１５上に異なるチャネルタイプの異なる第１半導体層１４が形成されている。また、フィン１３の最上層には、絶縁層１３が形成されている。
このように、ｆｉｎＦＥＴ１０のフィン１１は、絶縁層１３と、積層された複数の半導体層とにより構成されている。
【００２２】
また、上述のフィン１１を覆って、ゲート電極１２が形成されている。
ゲート電極１２は、フィン１１の第１半導体層１４及び第２半導体層１６のチャネル領域を、一方の側面から対向する他方の側面までを覆うように、コ字状に形成されている。
ゲート電極１２には、ミッドギャップの仕事関数の材料を用いることが好ましい。これを用いることにより、ｎｐ対称の閾値電圧の設定が可能である。
【００２３】
以上の構成により、ｐ−ＭＯＳ型ｆｉｎ電界効果トランジスタ（ｐＦＥＴ）１７と、ｎ−ＭＯＳ型ｆｉｎ電界効果トランジスタ（ｎＦＥＴ）１８とを、１つのフィンで形成することができる。つまり、１つのｆｉｎＦＥＴを形成することで、２種類の異なるトランジスタ特性を有するｆｉｎＦＥＴを形成することができる。
このように、絶縁層を介して複数の半導体層を形成することにより、１つのフィンに複数種類のｆｉｎＦＥＴを形成することができる。
【００２４】
このように、１つのフィン内に２種類のｆｉｎＦＥＴを形成することにより、従来の半導体装置においてＮ型半導体とＰ型半導体との組み合わせにより形成されていた回路要素において、その多くの場合に、面積をおよそ半分にすることができる。このため、上記構成の本実施の形態のｆｉｎＦＥＴを用いることにより、半導体装置の微細化が可能になる。特に、２２ｎｍノード以降、ＭＯＳＦＥＴ性能が飛躍的に伸びないという問題に対して、上記構成のｆｉｎＦＥＴを形成してＭＯＳＦＥＴのより積極的な微細化を達成することにより、この問題を解決することができる。
【００２５】
また、上記のｆｉｎＦＥＴ１０において、ｐＦＥＴ１７の高さと、ｎＦＥＴ１８の高さを任意に設定することにより、トランジスタのゲート長を任意に設定することができる。例えば、ｐＦＥＴ１７の高さとｎＦＥＴ１８の高さを２：１に設定する。このように設定することで、ｆｉｎＦＥＴ１０において、ｐＦＥＴ１７のゲート長を、ｎＦＥＴ１８のゲート長の２倍にすることができる。
【００２６】
上述のように、ｆｉｎＦＥＴ１０内において、ｐＦＥＴ及びｎＦＥＴの高さを任意の比率で形成することにより、設計者がｆｉｎＦＥＴのゲート長を任意に選択することができる。特に、絶縁層により上層と下層とを分離することにより、ｆｉｎＦＥＴの高さを正確に制御することができ、ｆｉｎＦＥＴのゲート長を正確に形成することができる。
【００２７】
なお、本実施の形態の説明において、フィン、半導体層及び絶縁層の高さとは、半導体基体の表面から半導体基体に垂直な方向に測定された各構成部位の寸法を示す。例えば、フィンの高さとは、半導体基体上面に形成されているフィン底部からフィンの上面へ測定される寸法である。
【００２８】
なお、上述のｆｉｎＦＥＴにおいて、絶縁層を介してｐＦＥＴ同士を積層してもよく、また、絶縁層を介してｎＦＥＴ同士を積層してもよい。また、半導体層を３層以上積層することもできる。この場合にも、例え場半導体層を３層積層以上する場合には、ｐＦＥＴ及びｎＦＥＴを自由に組み合わせて形成することができる。また、半導体層を３層積層以上する場合にも、半導体層同士の間に絶縁層を介在させて半導体層を積層する。
【００２９】
［ｆｉｎＦＥＴへのビアコンタクトの形成例］
次に、上述の実施の形態のｆｉｎＦＥＴ１０において、ｐＦＥＴ１７及びｎＦＥＴ１８のビアコンタクトの形成について説明する。
上述のｆｉｎＦＥＴ１０において、ｐＦＥＴ１７及びｎＦＥＴ１８のソース・ドレインに、ビアコンタクトを形成することで、半導体装置の図示しない配線等に接続される。
【００３０】
ｆｉｎＦＥＴ１０では、絶縁層１５を介して積層されているに、それぞれビアコンタクトを形成する。つまり、ビアコンタクトを形成する高さ方向の位置を変えることで、ｆｉｎＦＥＴ１０のうち、使用する半導体層を第１半導体層１４及び第２半導体層１６から選択することができる。
また、ｆｉｎＦＥＴ１０のコンタクトを形成するフィンの長さ方向の位置、つまりｐＦＥＴ１７又はｎＦＥＴ１８のソース・ドレインにおいて形成するビアコンタクトの間隔を変更することで、トランジスタのチャネル長を選択することができる。
【００３１】
ｆｉｎＦＥＴ１０において、上層のｐＦＥＴ１７にのみコンタクトを形成したい場合には、図２に示すように、ｆｉｎＦＥＴ１０の上部から、第１半導体層１４に接続する位置まで、ビアコンタクト１９を形成する。
この構成により、ｆｉｎＦＥＴ１０において、ｎＦＥＴ１８を駆動させずに、ｐＦＥＴ１７のみを駆動することができる。
【００３２】
また、ｆｉｎＦＥＴ１０において、ｐＦＥＴ１７とｎＦＥＴ１８とを接続したい場合には、図３に示すように、ｆｉｎＦＥＴ１０の上部から、第２半導体層１６に接続する位置まで、ビアコンタクト１９を形成する。このとき、ビアコンタクト１９は、フィンの表面を覆うように、半導体層のソース・ドレインの表面上に形成されている。
この構成により、ｆｉｎＦＥＴ１０において、ｎＦＥＴ１８とｐＦＥＴ１７と接続して駆動することができる。
【００３３】
また、ｆｉｎＦＥＴ１０の下層に形成されているｎＦＥＴ１８のみにコンタクトを形成したい場合には、図４に示すように、下層の第２半導体層１８及び絶縁層１５を、上層の第１半導体層１４よりも、ゲート電極１２から延長して形成する。そして、この延在させた部分の第２半導体層１６に、ビアコンタクト１９を接続する。このような構成とすることにより、ｆｉｎＦＥＴ１０において、下層のｎＦＥＴ１８のみを駆動することができる。
【００３４】
また、ｆｉｎＦＥＴ１０の下層に形成されているｎＦＥＴ１８のみにコンタクトを形成する場合において、図５に示すように、延在させた第２半導体層１６上に絶縁層２０を形成してもよい。絶縁層２０は、延在させた第２半導体層１６及び絶縁層１５上に、第１半導体層１４及び絶縁層１３と同じ高さまで形成されている。そして、絶縁層２０上から第２半導体層１８に接続するビアコンタクト１９を形成することにより、ｎＦＥＴ１８へのコンタクトが形成されている。
【００３５】
上述のように、ｐＦＥＴ１７とｎＦＥＴ１８とが積層された構成のｆｉｎＦＥＴ１０においても、フィン１１を構成する積層された半導体層へのビアコンタクト１９の接続の仕方を変えることで、任意の駆動方法を選択することができる。
例えば、ｐＦＥＴ１７、又は、ｎＦＥＴ１８をそれぞれ単独で駆動することができる。また、ｐＦＥＴ１７とｎＦＥＴ１８を接続して駆動することができる。
そして、ゲート電極１２と、上記のビアコンタクトの接続の仕方とを組み合わせることにより、上述の本実施の形態のｆｉｎＦＥＴ１０において、回路機能を付与することができる。
【００３６】
［ｆｉｎＦＥＴを用いた半導体装置の実施例１：インバータ回路］
次に、上述のｆｉｎＦＥＴを用いて回路を構成した半導体装置の実施の形態について説明する。
上述の本実施の形態のｆｉｎＦＥＴを用いて形成した、インバータ回路の構成例の上面図を図６Ａに示す。また、比較のため従来のＭＯＳＦＥＴを用いた場合のインバータ回路の構成例の上面図を図６Ｂに示す。
図６Ａに示す本実施の形態のインバータの例では、ゲート電極Ｇ１、電源電圧（ＶＤＤ）２５、グランド（ＧＮＤ）２６、及び、ｆｉｎＦＥＴにおいて、ｐＦＥＴ１７とｎＦＥＴ１８とを接続するコンタクト（ＮＰ接続）２４を備える。
【００３７】
図６Ａに示すｆｉｎＦＥＴは、図１に示す半導体装置と同様に、上層にｐＦＥＴ１７が形成され、絶縁層を介して下層にｎＦＥＴ１８が形成されている。そして、下層のｎＦＥＴ１８の一方の端部は、図４及び図５に示すｆｉｎＦＥＴの構成にように、ｐＦＥＴ１７よりも延長して形成されている。
【００３８】
ＮＰ接続２４は、上述の図３に示すように、積層された第１半導体層と第２半導体層とに接続して形成されたビアコンタクトであり、このコンタクトによりｆｉｎＦＥＴ内で積層されているｐＦＥＴ１７とｎＦＥＴ１８とを接続している。
ゲート電極Ｇ１は、上述の図１に示す構成のように、ｐＦＥＴ１７およびｎＦＥＴ１８のチャネル領域を覆って形成されている。
ＶＤＤ２５は、上述の図２に示すように、フィンの上層に形成されているｐＦＥＴ１７にのみ接続するビアコンタクトである。
ｐＦＥＴ１７から延在されたｎＦＥＴ１８には、上述の図４又は図５に示す構成のｎＦＥＴ１８のみに接続するビアコンタクトによりＧＮＤ２６が接続されている。
【００３９】
従来構造のインバータは、図６Ｂに示すようにｐＭＯＳ領域２７とｎＭＯＳ領域２８とからなる。また、ｐＭＯＳ領域２７とｎＭＯＳ領域２８とに共通のゲート電極Ｇ１が設けられている。そして、ｐＭＯＳ領域２７のソースにＶＤＤが接続されている。さらに、ｐＭＯＳ領域２７のドレインと、ｎＭＯＳ領域２８のソースとにコンタクトによるＮＰ接続が設けられている。そして、ｎＭＯＳ領域２８のドレインがＧＮＤに接続されている。
【００４０】
本実施の形態のｆｉｎＦＥＴを用いることにより、１つのｆｉｎＦＥＴを形成するための面積でインバータを構成することができる。これに対し、上記のように、従来構造インバータでは、基体上にｐＭＯＳを形成するための領域とｎＭＯＳ形成するための領域が必要となる。
従って、本実施の形態のｆｉｎＦＥＴにおいて、ゲート電極とｐＦＥＴ及びｎＦＥＴに接続するコンタクトと組み合わせることにより、インバータ回路を形成するための面積を、ｆｉｎＦＥＴ１つ分に集約することができる。このため、本実施の形態のｆｉｎＦＥＴを用いることにより半導体装置の微細化が可能となる。
【００４１】
［ｆｉｎＦＥＴを用いた半導体装置の実施例２：ＮＡＮＤ回路］
次に、本実施の形態のｆｉｎＦＥＴを用いたＮＡＮＤ回路の実施の形態について説明する。
上述の本実施の形態のｆｉｎＦＥＴを用いて形成したＮＡＮＤ回路の構成例の上面図を図７Ａに示す。また、比較のため従来のＭＯＳＦＥＴを用いた場合のＮＡＮＤ回路の構成例の上面図を図７Ｂに示す。
図７Ａに示す本実施の形態のＮＡＮＤ回路の例では、ゲート電極Ｇ１，Ｇ２、電源電圧（ＶＤＤ）２５、グランド（ＧＮＤ）２６、及び、ｆｉｎＦＥＴにおいて、ｐＦＥＴ１７とｎＦＥＴ１８とを接続するコンタクト（ＮＰ接続）２４を備える。
【００４２】
図７Ａに示すｆｉｎＦＥＴは、図１に示す半導体装置と同様に、上層にｐＦＥＴ１７が形成され、絶縁層を介して下層にｎＦＥＴ１８が形成されている。そして、下層のｎＦＥＴ１８の一方の端部は、図４及び図５に示すｆｉｎＦＥＴの構成にように、ｐＦＥＴ１７よりも延長して形成されている。
【００４３】
ＮＰ接続２４は、上述の図３に示すように、積層された第１半導体層と第２半導体層とに接続して形成されたビアコンタクトであり、このコンタクトによりｆｉｎＦＥＴ内で積層されているｐＦＥＴ１７とｎＦＥＴ１８とを接続している。
ゲート電極Ｇ１、及び、ｐＦＥＴ１７とｎＦＥＴ１８とが積層している領域のゲート電極Ｇ２は、上述の図１に示す構成のように、ｆｉｎＦＥＴのチャネル領域を覆って形成されている。
【００４４】
また、ｎＦＥＴ１８のみが延在されている側のゲート電極Ｇ２は、図８Ａ，Ｂに示すように、ｎＦＥＴ１８と、ｎＦＥＴ１８上に形成されている絶縁層３１Ａ，３１Ｂからなるフィンのチャネル領域を覆って形成されている。図８Ａでは、ｎＦＥＴ１８上に形成されている絶縁層３１Ａが、ｎＦＥＴ１８上に形成されるｐＦＥＴ及び絶縁層の高さと、同じ高さまで形成されている。つまり、図５に示すｆｉｎＦＥＴの絶縁層２０と同様に形成されている。そして、この絶縁層３１Ａを覆ってゲート電極３３が形成されている。
また、図８Ｂでは、絶縁層３１Ｂが、ｎＦＥＴ１８とｐＦＥＴ１７とに介在する絶縁層の厚さのまま形成されている。つまり、図４に示すｆｉｎＦＥＴの絶縁層１５と同様に形成されている。そして、この絶縁層３１Ｂを覆ってゲート電極３３が形成されている。
【００４５】
ｐＦＥＴ１７の両端には、上述の図２に示すように、フィンの上層に形成されているｐＦＥＴ１７にのみ接続するビアコンタクトによるＶＤＤ２５が形成されている。また、ｐＦＥＴ１７から延在されたｎＦＥＴ１８の端部には、上述の図４又は図５に示す構成のｎＦＥＴ１８のみに接続するビアコンタクトによりＧＮＤ２６が接続されている。
【００４６】
従来構造のＮＡＮＤ回路は、図７Ｂに示すようにｐＭＯＳ領域２９とｎＭＯＳ領域３０とから構成されている。また、ｐＭＯＳ領域２９とｎＭＯＳ領域３０とに共通のゲート電極Ｇ１，Ｇ２が設けられている。そして、ｐＭＯＳ領域２９のソースにＶＤＤが接続されている。さらに、ｐＭＯＳ領域２７と、ｎＭＯＳ領域２８とに配線によるＮＰ接続が設けられている。
【００４７】
本実施の形態のｆｉｎＦＥＴを用いることにより、１つのｆｉｎＦＥＴを形成するための面積でＮＡＮＤ回路を構成することができる。これに対し、上記のように、従来構造のＮＡＮＤ回路では、基体上にｐＭＯＳを形成するための領域とｎＭＯＳ形成するための領域が必要となる。
従って、本実施の形態のｆｉｎＦＥＴにおいて、ゲート電極とｐＦＥＴ及びｎＦＥＴに接続するコンタクトと組み合わせることにより、ＮＡＮＤ回路を形成するための面積を、ｆｉｎＦＥＴ１つ分に集約することができる。このため、本実施の形態のｆｉｎＦＥＴを用いることにより半導体装置の微細化が可能となる。
【００４８】
［ｆｉｎＦＥＴを用いた半導体装置の実施例３：ＳＲＡＭ］
次に、本実施の形態のｆｉｎＦＥＴを用いたＳＲＡＭの実施の形態について説明する。
上述の本実施の形態のｆｉｎＦＥＴを用いて形成したＳＲＡＭの構成例の上面図を図９Ａに示す。また、比較のため従来のＭＯＳＦＥＴを用いた場合のＳＲＡＭの構成例の上面図を図９Ｂに示す。
【００４９】
まず、図９Ｂに示す従来のＳＲＡＭの構成について説明する。
図９Ｂに示すＳＲＡＭは、従来のプレーナ型ＭＯＳＦＥＴを利用する６トランジスタＳＲＡＭ構造体である。
図９Ｂに示すＳＲＡＭは、図示しない半導体基体の表面に形成されている半導体領域３４、半導体基体基体上に形成されているゲート電極３５、及び、配線３６を備える。また、ｐＭＯＳ領域３７を挟んでｎＭＯＳ領域３８及びｎＭＯＳ領域３９が形成されている。そして、ｐＭＯＳ領域３７には、ｐＦＥＴ４０とｐＦＥＴ４１の２つのトランジスタが形成されている。さらに、ｎＭＯＳ領域３８にｎＦＥＴ４２とｎＦＥＴ４３、ｎＭＯＳ領域３９に、ｎＦＥＴ４４とｎＦＥＴ４５の４つのトランジスタが形成されている。
【００５０】
図９Ａに示す本実施の形態のＳＲＡＭの例では、ゲート電極４８，４９、電源電圧（ＶＤＤ）２５、グランド（ＧＮＤ）２６、ビットライン（ＢＬ）３２、及び、ｆｉｎＦＥＴにおいて、ｐＦＥＴ１７とｎＦＥＴ１８とを接続するコンタクト（ＮＰ接続）２４を備える。
【００５１】
図９Ａに示す本実施の形態のｆｉｎＦＥＴを用いて構成するＳＲＡＭは、図１に示す半導体装置と同様の構成のｆｉｎＦＥＴ４６及びｆｉｎＦＥＴ４７を形成し、それぞれをビアコンタクト及びゲート電極で接続することにより構成されている。
ｆｉｎＦＥＴ４６及びｆｉｎＦＥＴ４７は、図１に示す半導体装置と同様に、上層にｐＦＥＴ１７が形成され、絶縁層を介して下層にｎＦＥＴ１８が形成されている。そして、ｆｉｎＦＥＴ４６及びｆｉｎＦＥＴ４７において、下層のｎＦＥＴ１８の両端が、図４及び図５に示すｆｉｎＦＥＴの構成にように、ｐＦＥＴ１７よりも延長して形成されている。
【００５２】
ｐＦＥＴ１７の一方の端部にはＮＰ接続２４が形成され、他方の端部にはＶＤＤ２５が形成されている。
ＮＰ接続２４は、上述の図３に示すように、積層された第１半導体層と第２半導体層とに接続して形成されたビアコンタクトであり、このコンタクトによりｆｉｎＦＥＴ内で積層されているｐＦＥＴ１７とｎＦＥＴ１８とを接続している。
また、ゲート電極４８は、上述の図１に示す構成のように、ｆｉｎＦＥＴのチャネル領域を覆って形成されている。
そして、ｆｉｎＦＥＴ４６のゲート電極４８とｆｉｎＦＥＴ４７のＮＰ接続２４とが接続して形成され、ｆｉｎＦＥＴ４７のゲート電極４８とｆｉｎＦＥＴ４６のＮＰ接続２４とが接続して形成されている。
【００５３】
また、ｐＦＥＴ１７に形成されているＶＤＤ２５は、上述の図２に示すように、フィンの上層に形成されているｐＦＥＴ１７にのみ接続するビアコンタクトにより形成されている。
ｐＦＥＴ１７から延在されたｎＦＥＴ１８において、ｐＦＥＴ１７のＶＤＤ２５が形成されている側の端部には、上述の図４又は図５に示す構成のｎＦＥＴ１８のみに接続するビアコンタクトによりＧＮＤ２６が接続されている。また、ｐＦＥＴ１７から延在されたｎＦＥＴ１８において、ＮＰ接続２４が形成されている側の端部には、ゲート電極４９と、ＢＬ３２が形成されている。
【００５４】
ｎＦＥＴ１８のみが延在されている部分のゲート電極４９は、図８Ａ，Ｂに示すように、ｎＦＥＴ１８と、ｎＦＥＴ１８上に形成されている絶縁層３１Ａ，３１ＢとからなるｆｉｎＦＥＴのチャネル領域を覆って形成されている。また、ｎＦＥＴ１８に形成されているＢＬ３２は、上述の図４又は図５に示す構成のｎＦＥＴ１８のみに接続するビアコンタクトにより形成されている。
【００５５】
本実施の形態のｆｉｎＦＥＴを用いてＳＲＡＭを構成することにより、基体上で使用する面積をｆｉｎＦＥＴ２つの面積まで集約することができる。これに対し、上記のように、従来構造のＳＲＡＭでは、基体上にｐＭＯＳを形成するための領域とｎＭＯＳ形成するための領域が必要であり、特に６つのｐＦＥＴ又はｎＦＥＴを形成する領域が必要であった。
従って、本実施の形態のｆｉｎＦＥＴにおいて、ゲート電極とｐＦＥＴ及びｎＦＥＴに接続するコンタクトとを組み合わせることにより、ＳＲＡＭの半導体形成面積を小面積にすることができる。このため、本実施の形態のｆｉｎＦＥＴを用いることにより、半導体装置を形成するために必要な面積を小さくすることが可能であり、半導体装置の微細化が可能となる。
【００５６】
〈２．半導体装置の第２の実施の形態〉
上述の第１の実施の形態では、１つのフィンに、ｐＦＥＴとｎＦＥＴとを形成した場合について説明している。本実施の形態のｆｉｎＦＥＴの構成では、組み合わせる半導体の種類は同じ導電型の半導体層を形成してもよい。
図１０に、同じチャネルタイプのトランジスタを積層した構成のｆｉｎＦＥＴの斜視図を示す。
【００５７】
図１０に示すｆｉｎＦＥＴ５０は、図示しない基体上に、起立した薄い半導体層（フィン）５１，５２，５３が形成されている。そして、フィン５１，５２，５３のチャネル領域を覆い、チャネル領域の左右両側面から挟み込む構成のゲート電極５４が形成されている。
【００５８】
フィン５１及びフィン５２は、上層の半導体層５６，６０と下層の半導体層５８，６２とが絶縁層５７，６１を介して積層された構成を有する。また、フィン５１及びフィン５２では、絶縁層５７，６１を介して積層されている半導体層は、第１導電型又は第２導電型の半導体層である。下層の半導体層５８，６２に第１導電型の半導体層が形成されている場合には、上層の半導体層５６，６０も同じく第１導電型の半導体層が形成される。また、下層の半導体層５８，６２に第２導電型の半導体層が形成されている場合には、上層の半導体層５６，６０にも同様に第２導電型の半導体層が形成される。さらに、上層の半導体層５６，６０上に絶縁層５９が形成されている。
【００５９】
また、下層の半導体層５８，６２は、上層の半導体層５６，６０に比べて、半導体層の高さを小さく形成されている。例えば、フィン５１，５２内の半導体層全体の高さに対して、上層の半導体層５６，６０を２／３の高さで形成し、下層の半導体層５８，６２を１／３も高さで形成する。なお、この上層の半導体層の高さと、下層の半導体層の高さの比は、任意に設定することができる。例えば、下層の半導体層を上層の半導体層の１／３で形成することも可能であり、また、さらに下層の半導体層と上層の半導体層とを他の比率で形成することも可能である。このとき、上層の半導体層の高さよりも、下層の半導体層の高さを小さくすることが好ましい。
【００６０】
また、フィン５３は、第１導電型又は第２導電型の半導体層６４と、半導体層６４上に形成された絶縁層６３とから構成されている。半導体層６４は、上述のフィン５１及びフィン５２に形成されている上層の半導体層５６，６０や、下層の半導体層５８，６２と同じチャネルタイプに形成されている。
フィン５３に形成されている半導体層６４の高さは、上述のフィン５１及びフィン５２の下層の半導体層５８，６２と同じ高さに形成されている。そして、この半導体層６４上に絶縁層６３を形成することにより、フィン５３の高さを、フィン５１及びフィン５２と同じ高さに形成している。絶縁層６４は、フィン５１及びフィン５２において、上層の絶縁層５５，５９から、半導体層に介在する絶縁層５７，６１までと同じ高さに形成されている。
【００６１】
一般的に、ｆｉｎＦＥＴではフィンに形成された半導体層においてゲート電極と接する側面部分の長さが、ゲート長となる。このため、上述のように、絶縁層を介して高さの異なる半導体層を積層することにより、選択できるゲート長の数が増加する。
従来のように、フィンと同じ高さのトランジスタが形成されている場合には、ゲート長は、フィンの高さにより決まるため、ゲート長をフィンの数で制御する必要がある。このため、トランジスタの強さを設定するために、設計者が選択できるゲート長が離散化されて、離散値の数が少ない。
これに対し、上述の本実施の形態のｆｉｎＦＥＴでは、フィン内に絶縁層を介して高さの異なる半導体層が形成され、また、半導体層の高さが異なるフィンが形成されている。このように、半導体層の高さが２種類以上あるため、フィンの数だけでなく、半導体層の高さが異なるフィンを選択することができる。従って、設計者が選択できるゲート長の離散値の数を従来のｆｉｎＦＥＴよりも２倍以上に増加する。
【００６２】
フィンを３つ形成した場合に、上述の異なる高さの半導体層を有するフィンを備えるｆｉｎＦＥＴのゲート長の選択可能な離散値について図１１に示す。
図１１Ａは、３つのフィンの内、１つのフィンに高さが１／３の半導体層を形成した場合についての、選択可能なゲート長を表す。また、図１１Ｂは、３つのフィンの内、１つのフィンに高さが１／２の半導体層を形成した場合についての、選択可能なゲート長を表している。そして、比較のため、図１１Ｃに、従来構造の３つのフィンに同じ高さの半導体層を形成した場合に選択可能なゲート長を表している。
【００６３】
図１１Ａに示すように、１つのフィンに１／３の高さの半導体層を形成した場合には、ゲート長に選択可能な離散値が、０．３，０．６，１，１．３，１．６，２，２．３及び３の８種類となる。
また、図１１Ｂに示すように、１つのフィンに１／２の高さの半導体層を形成した場合には、ゲート長に選択可能な離散値が、０．５，１，１．５，２，２．５及び３の６種類となる。
これに対して、図１１Ｃに示すように従来のフィンでは、１，２及び３の３種類となる。
このように、半導体層の高さの異なるフィンを形成することにより、ゲート長の離散値の数が、従来のｆｉｎＦＥＴよりも２倍以上に増加させることができる。
【００６４】
また、フィンを２つ形成した場合に、上述の異なる高さの半導体層を有するフィンを備えるｆｉｎＦＥＴのゲート長の選択可能な離散値について図１２に示す。
図１２Ａは、２つのフィンの内、１つのフィンに高さが１／３の半導体層を形成した場合についての、選択可能なゲート長を表す。また、図１２Ｂは、２つのフィンの内、１つのフィンに高さが１／２の半導体層を形成した場合についての、選択可能なゲート長を表している。そして、比較のため、図１２Ｃに、従来構造の２つのフィンに同じ高さの半導体層を形成した場合に選択可能なゲート長を表している。
【００６５】
図１２Ａに示すように、１つのフィンに１／３の高さの半導体層を形成した場合には、ゲート長に選択可能な離散値が、０．３，０．６，１，１．３及び２の５種類となる。
また、図１２Ｂに示すように、１つのフィンに１／２の高さの半導体層を形成した場合には、ゲート長に選択可能な離散値が、０．５，１，１．５及び２の４種類となる。
これに対して、図１２Ｃに示すように従来のフィンでは、１及び２の２種類となる。
このように、フィンの数を２つにした場合にも、半導体層の高さの異なるフィンを形成することにより、ゲート長の離散値の数を従来のｆｉｎＦＥＴよりも２倍以上に増加させることができる。
【００６６】
〈３．半導体装置の第３の実施の形態〉
次に、上述の第２の実施の形態のｆｉｎＦＥＴと同様に、ゲート長の離散値の数を従来のｆｉｎＦＥＴよりも多くすることができる構造のｆｉｎＦＥＴを図１３に示す。
図１３に示すｆｉｎＦＥＴ７０は、図示しない基体上に、起立した薄い半導体層（フィン）７１，７２，７３が形成されている。そして、フィン７１，７２，７３のチャネル領域を覆い、チャネル領域の左右両側面から挟み込む構成のゲート電極７４が形成されている。
【００６７】
フィン７１及びフィン７２は、上層の半導体層７６，８０と下層の半導体層７８，８２とが絶縁層７７，８１を介して積層された構成を有する。また、フィン７１及びフィン７２では、絶縁層７７，８１を介して積層されている半導体層は、第１導電型又は第２導電型の半導体層であり、下層の半導体層７８，８２と上層の半導体層７６，８０とには同じ導電型の半導体層が形成される。さらに、上層の半導体層７６，８０上に絶縁層７５，７９が形成されている。
また、下層の半導体層７８，８２は、上層の半導体層７６，８０に比べて、半導体層の高さを小さく形成されている。例えば、上層の半導体層７６，８０に対して下層の半導体層７８，８２が半分の高さで形成されている。
【００６８】
また、フィン７３は、上層の半導体層８４と、下層の半導体層８６とが絶縁層８５を介して積層されている。また、フィン７３では、絶縁層８５を介して積層されている半導体層は、第１導電型又は第２導電型の半導体層であり、下層の半導体層８６に第１導電型の半導体層が形成されている場合には、上層の半導体層８４も同じく第１導電型の半導体層が形成される。
また、下層の半導体層８６に第２導電型の半導体層が形成されている場合には、上層の半導体層８４にも同様に第２導電型の半導体層が形成される。さらに、上層の半導体層８４上に絶縁層８３が形成されている。
【００６９】
また、フィン７３では上層の半導体層８４にドープされている不純物の濃度が、下層の半導体層８６、及び、フィン７１，７２に形成されている半導体層７６，７８，８０，８２に比べて充分に高く構成されている。フィン７３の上層の半導体層８４において、不純物濃度を他の半導体層よりも充分に高くすることにより、半導体層８４にからなるトランジスタの閾値電圧（Ｖｔｈ）を他の半導体層からなるトランジスタのＶｔｈよりも充分に高くする。
なお、フィン７３の下層の半導体層８６、及び、フィン７１，７２に形成されている半導体層７６，７８，８０，８２は、同じ濃度で不純物がドープされているか、或いは、不純物がドープされていない構成である。
【００７０】
上述のように、フィン７３の上層の半導体層８４のＶｔｈを高めて電流駆動力を低下させることにより、駆動する半導体層を選択することが可能となる。
つまり、ｆｉｎＦＥＴ７０を駆動する際、ゲート電極７４に、不純物濃度が高い半導体層８４のＶｔｈ以下の電圧を加えると、下層の半導体層８６からなるトランジスタは駆動するが、不純物濃度が高い半導体層８４からなるトランジスタが駆動しない。このため、ｆｉｎＦＥＴ７０の駆動に半導体層８４のＶｔｈ以下の電圧を用いることにより、実質的にフィン７３のゲート長を、下層の半導体層８６の高さに限定することができる。この結果、下層の半導体層８６のみによるゲート長を、フィン７３のゲート長とすることができる。従って、フィン７１及びフィン７２に対してゲート長の異なるフィン７３を形成することができ、ゲート長の異なるトランジスタを備えたｆｉｎＦＥＴを形成することができる。
【００７１】
上述の第２の実施の形態が半導体層を形成する高さを変更することにより、直接的にゲート長を変更する構成である。これに対し、第３の実施の形態では、フィン内の半導体層を形成する高さを変えずに、不純物のドープによって一部の半導体層の閾値電圧を変更することで間接的にゲート長を変更することができる。
ゲート長が異なるトランジスタを備えることにより、上述の第２の実施の形態のｆｉｎＦＥＴと同様に、ゲート長の離散値の数を従来のｆｉｎＦＥＴよりも２倍以上に増加させることができる。
【００７２】
〈４．半導体装置の製造方法〉
次に、上述の実施の形態のｆｉｎＦＥＴの製造方法について説明する。上述の実施の形態のｆｉｎＦＥＴは、基体上に半導体層と絶縁層とが積層した積層基体を用いて製造する。
このため、ｆｉｎＦＥＴの製造方法の説明に先がけて積層基体の製造方法の例について説明する、積層基体の製造方法のとしては、下記のスマートカット法や横方向固相成長法を用いて製造する。なお、ｆｉｎＦＥＴの製造に用いる積層基体の製造方法はこれらの方法に限られるものではなく、その他の方法で製造した積層基体を用いることもできる。
【００７３】
［積層基体の製造方法１：スマートカット法］
まず、スマートカット法を用いた積層基体の製造方法について図面を用いて説明する。
図１４Ａに示すように、シリコン等の半導体材料からなるボンド基体９０を用意する。そして、図１４Ｂに示すように、熱酸化法により、ボンド基体９０の表面に絶縁層９１を形成する。
【００７４】
次に、図１４Ｃに示すように、酸化膜等による絶縁層９１を形成したボンド基体９０に、水素イオン９３注入する。水素イオン９３の注入により、ボンド基体９０内に微小な空洞（micro cavity）を形成する。水素イオン９３を注入する位置を制御することにより、空洞を形成する位置、特に絶縁層９１からのボンド基板の厚さ方向の位置を制御する。
次に、図１５Ｄに示すように、水素イオン９３を注入したボンド基体９０を裏返し、絶縁層９１が形成されている面を、シリコン等の半導体材料からなる支持基体９２に貼り合わせる。
【００７５】
そして、図１５Ｅに示すように、ボンド基体９０を支持基体９２に貼り付けた状態で５００℃程度に加熱する。水素イオン９３が注入された状態のボンド基板９０を加熱することにより、水素イオン９３が注入された位置において基体に水素脆化９３Ａを起こす。
そして、水素脆化を起こした後、図１５Ｆに示すように、水素脆化９３Ａが起きた位置から、支持基体９３側のボンド基体９０Ａを残し、水素脆化９３Ａが起きた位置よりも上部のボンド基体９０Ｂを剥離する。そして、ボンド基板９０Ａの剥離面の表面を研磨し、さらに、１０００〜１１００℃に加熱する。
以上の工程により、支持基体９２上に絶縁層９１とボンド基体９０Ａとによる、絶縁層と半導体層との積層構造を形成する。
【００７６】
さらに、図１４Ａ〜図１４Ｃに示す工程を行い、図１５Ｆに示す絶縁層９１及び半導体層（ボンド基体９０Ａ）が形成されている支持基体９２上に、水素イオンを注入したボンド基体の絶縁層側を貼り合わせる。そして、加熱によりボンド基体内に水素脆化を起こした後、水素脆化した位置からボンド基板を剥離する。
以上の工程を繰り返すことにより、図１５Ｇに示すように、支持基体９２上に、絶縁層９１、半導体層（ボンド基体９０Ａ）、絶縁層９１Ｃ及び半導体層（ボンド基体９０Ｃ）による、半導体層と絶縁層とからなる積層基体を形成することができる。
【００７７】
各層の厚さは、例えば、絶縁層９１、半導体層（ボンド基体９０Ａ）、絶縁層９１Ｃ及び半導体層（ボンド基体９０Ｃ）を、６０ｎｍ、３０ｎｍ、４０ｎｍ及び１５０ｎｍとする。なお、積層基体の各層の厚さは、形成するｆｉｎＦＥＴにおいて積層する半導体層の高さや、世代に応じて適宜選択して厚さを調節することができる。
【００７８】
［積層基体の製造方法２：横方向固相成長法］
次に、横方向固相成長法を用いた積層基体の製造方法について図面を用いて説明する。
図１６Ａに示すように、熱酸化法等により表面に酸化膜等からなる絶縁層９５が形成されている、シリコン等からなる半導体基体９４を用意する。
次に、図１６Ｂに示すように、フォトリソグラフィ及びエッチング等を用いて絶縁層９５の一部を除去することにより絶縁層９５のパターニングを行い、半導体基体９４の一部を露出する。そして、絶縁層９５及び露出された半導体基体９４層上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体層９７，９８例えば非晶質Ｓｉ薄膜を１０〜１００ｎｍ形成する。このとき、絶縁層９５から露出する半導体基体９４がシード領域９６となり、このシード領域９６上に形成された半導体層９６は単結晶層となる。これに対して、絶縁層９５上に形成された半導体層９８は、アモルファス層となる。
【００７９】
次に、単結晶層からなる半導体層９７とアモルファス層からなる半導体層９８に、横方向固相エピタキシャル成長（ＬＳＰＥ）を行うことで、アモルファス層が単結晶層となる。この横方向固相エピタキシャル成長により、図１６Ｃに示すように、半導体基体９４及び絶縁層９５上に、単結晶層による半導体層９７を形成する。
横方向固相エピタキシャル成長法としては、例えばアニール法又はレーザ法を使用する。
アニール法としては、例えば、M.Miyao,et al., “Low-temperrature SOI(Si-on-insulator) formation by lateral solid-phase epitaxy,” J Appl Phys. 64(6), 15 seｐ. 1988, pp. 3018（非特許文献１）に記載の方法を適用することができる。また、レーザ法としては、例えば、Eiji Fujii, “Dependence of growth length of single silicon crystals on scanning direction of laser beam in lateral seeding process,” J.Appl Phys. 63(8), 15 Apr. 1988, pp. 2633.（非特許文献２）に記載の方法を適用することができる。
【００８０】
アニール法では、例えば、上述のようにＣＶＤ法により半導体層を形成した後、絶縁層上のアモルファス層とシード領域上の単結晶層とに対し、５５０℃〜６００℃で６時間〜３０時間アニール処理する。このアニール処理により、絶縁層上に形成されているアモルファス層が単結晶層となる。
また、レーザ法では、例えば、上述のようにＣＶＤ法により半導体層を形成した後、絶縁層上のアモルファス層とシード領域上の単結晶層とに対し、ｃｗ  Ａｒ＋レーザを照射する。例えばｃｗ  Ａｒ＋レーザを、幅１６μｍ、出力２０Ｗ、スキャン速度１ｃｍ／ｓの条件で照射することにより、半導体層の温度が約４５０℃程度まで上昇する。そして、このレーザ照射により、絶縁層上に形成されているアモルファス層が単結晶層となる。
【００８１】
次に、図１６Ｄに示すように、単結晶化された半導体層９７の表面をＣＭＰ(Chemical Mechanical Polishing)法等を用いて研磨し、平坦化する。
以上の工程により、半導体基体９４上に、絶縁層９５と半導体層９７とからなる、絶縁層と半導体層との積層構造を形成する。
【００８２】
さらに、図１６Ｄに示す半導体層９７の表面に、図１６Ａに示す工程と同様の操作を行い、熱酸化法等により絶縁層を形成する。そして、図１６Ｂに示すように、絶縁層のパターニング、及び、単結晶層とアモルファス層からなる半導体層の形成を行う。そして、図１６Ｃに示すように、アニール法又はレーザ法等により、横方向固相エピタキシャル成長を行うことで、アモルファス層を単結晶層にする。
以上の工程を繰り返すことにより、図１６Ｅに示すように、支持基体９４上に、絶縁層９５、半導体層９７、絶縁層９５Ａ及び半導体層９７Ａからなる、半導体層と絶縁層とからなる積層基体を形成することができる。
【００８３】
各層の厚さは、例えば、絶縁層９５、半導体層９７、絶縁層９５Ａ及び半導体層９７Ａを、６０ｎｍ、３０ｎｍ、４０ｎｍ及び１５０ｎｍとする。なお、積層基体の各層の厚さは、形成するｆｉｎＦＥＴにおいて積層する半導体層の高さや、世代に応じて適宜選択して厚さを調節することができる。
【００８４】
なお、上述のレーザ法では、図１６Ｂに示す工程において、形成される半導体層９７，９８は、露出された半導体層のシード領域９６の周辺の５μｍ、若しくはそれ以上の横方向固相成長距離で、絶縁層９５上に単結晶層の半導体層９７が形成される。このため、このシード領域９６は、横方向固相成長距離に対して大きくならないように絶縁層９５をパターニングして半導体基体９４上に配置する必要がある。
【００８５】
なお、上述の積層基体の製造方法では、半導体層及び絶縁層を２層ずつ形成する場合について説明したが、それぞれの工程を繰り返すことにより、半導体層及び絶縁層を３層以上に形成することもできる。
【００８６】
［半導体装置の製造方法の第１の実施の形態］
次に、上述の方法で製造した積層基体を用いて、半導体装置の製造方法の第１の実施の形態について説明する。半導体装置の製造方法の第１の実施の形態は、上述の第１及び第２の実施の形態の半導体装置に係る製造方法である。また、以下の半導体装置の製造方法では、平面図と平面図に示す破線部分における断面図とを用いて説明する。
【００８７】
まず、図１７Ａ及び図１７Ｂに示すように、半導体基体１０１上に第２絶縁層１０２、第２半導体層１０３、第１絶縁層１０４及び第１半導体層１０５が積層された積層基体を準備する。図１７Ｂは、図１７Ａに示すＢ−Ｂ線断面図を表している。
積層基体は、上述のスマートカット法や横方向固相成長法を用いて作製した積層基体を用いることができ、また、その他の方法で作製した積層基体を使用することもできる。
【００８８】
次に、図１７Ｃに示すように、積層基体上に、レジスト又は酸化膜等のハードマスクによって、領域１０７を開口するマスク１０６を、例えば１００ｎｍの厚さで形成する。そして、図１７Ｄに示すように、開口領域１０７において、上層の第１半導体層１０５及び第１絶縁層１０４をエッチングする。図１７Ｄは、図１７Ｃに示すＤ−Ｄ線断面図を表している。
このとき、開口領域１０７は、半導体基体１０１上において、図８Ａ，Ｂに示す下層のみに半導体層が形成されているｆｉｎＦＥＴを形成する領域に形成する。
そして、上層の第１半導体層１０５及び第１絶縁層１０４をエッチングした後、マスク１０６を除去する。なお、マスク１０６として、酸化膜によるハードマスクを用いた場合には、第１絶縁層１０４をエッチングする工程において同時に除去することができる。
【００８９】
上述の上層の第１半導体層１０５をエッチングする工程では、第１絶縁層１０４をエッチングストッパとして使用することができる。また、第１絶縁層１０４をエッチングする工程では、第２半導体層１０３をエッチングストッパとして使用することができる。
このように、各層をエッチングする際に、半導体層と絶縁層とが積層されていることにより、下層をエッチングストッパとして使用することができる。このため、エッチング工程において各層の深さ方向のエッチングを自己整合的に行うことができる。従って、積層基体を使用することにより、ｆｉｎＦＥＴの製造においてエッチングによる半導体層の高さのバラツキを防ぎ、ｆｉｎＦＥＴを精度よく形成することができる。
【００９０】
次に、図１８Ｅ，Ｆに示すように、半導体基体１０１の全面に例えば厚さ５０ｎｍのＳｉＮ等による絶縁層１０８を形成する。図１８Ｆは、図１８Ｅに示すＦ−Ｆ線断面図を表している。
絶縁層１０８は、図１８Ｆに示すように開口領域１０７を埋め込むように形成する。そして、絶縁層１０８の表面を、ＣＭＰ法等を用いて平坦化する。
この工程により、半導体基体１０１上に、異なる積層数を有する２つの領域を形成することができる。つまり、第２絶縁層１０２、第２半導体層１０３及び絶縁層１０８からなる３層の第１積層領域１０９を形成することができる。また、半導体基体１０１上に、第２絶縁層１０２、第２半導体層１０３、第１絶縁層１０４、第１半導体層１０５及び絶縁層１０８からなる５層の第２積層領域１１０を形成することができる。
また、第１積層領域１０９及び第２積層領域１１０において、絶縁層１０８をＣＭＰ法等を用いて平坦化することにより、半導体層及び絶縁層の積層数に関係なく、上層を平坦に形成することができる。
【００９１】
次に、図１８Ｇに示すように、第１積層領域１０９及び第２積層領域１１０にエッチングを行い、基体上に起立した薄い半導体層及び絶縁層からなるフィン１１１，１１２を形成する。フィン１１１は、図１８Ｈに示すように、上述の第２半導体層１０３及び絶縁層１０８からなる第１積層領域１０９をエッチングすることにより形成する。図１８Ｈは、図１８Ｇに示すＨ−Ｈ線断面図を表している。
また、フィン１１２は、半導体基体１０１上に、第２半導体層１０３、第１絶縁層１０４、第１半導体層１０５及び絶縁層１０８からなる第２積層領域１１０をエッチングすることにより形成する。
エッチングは、フィンを形成する部分のみにマスクを残すようにパターニングを行った後、第２半導体層１０３、第１絶縁層１０４、第１半導体層１０５及び絶縁層１０８に行う。このマスクのパターニングは、それぞれ第１積層領域１０９及び第２積層領域１１０において、同時に行うこともできるし、それぞれ別の工程により行うこともできる。
上述の工程において、絶縁層１０８の形成により第１積層領域１０９及び第２積層領域１１０の上層を平坦化しているため、積層数の異なるフィン１１１とフィン１１２とを同じ高さに形成することができる。
【００９２】
次に、熱酸化膜又は高誘電率膜（ｈｉｇｈ−ｋ材料）等を用いて、図示しないゲート絶縁膜を形成する。そして図１９Ｉに示すように、ゲート電極１１３を形成する。
まず、ゲート絶縁膜と、タングステン（Ｗ）等のミッドギャップメタル単独や、ミッドギャップメタルとポリシリコンとの積層体によるゲート電極材料層とを半導体基体１０１上に形成する。そして、ゲート電極材料層にパターニングしたマスクを形成し、ゲート電極の形状にゲート絶縁膜とゲート電極材料層とをエッチングする。この工程により、図１９Ｉに示すように、フィン１１１及びフィン１１２にゲート電極１１３を形成することができる。また、ゲート電極１１３は、図１９Ｊに示すように、フィン１１１及びフィン１１２のチャネル領域を一方の側面から対向する他方の側面までを覆うようにコ字状に形成する。
【００９３】
以上の工程において半導体基体１０１上に積層構造のフィン１１１及びフィン１１２と、ゲート電極１１３を形成することにより、フィン１１１及びフィン１１２を備えるｆｉｎＦＥＴを製造することができる。
【００９４】
上述の半導体装置の製造工程において、例えば、第１半導体層１０５に第１導電型、例えばｐ型の第１半導体層を形成し、第２半導体層１０３に第２導電型、例えばｎ型の第２半導体層を形成する。これにより、フィン１１２及びゲート電極１１３により、図１に示すｐＦＥＴとｎＦＥＴとが積層された構成のｆｉｎＦＥＴを形成することができる。また、フィン１１１及びゲート電極１１３により、図８に示す下層のｎＦＥＴのみを備える構成のｆｉｎＦＥＴを形成することができる。
【００９５】
また、第１半導体層１０５に第１導電型、例えばｐ型の第１半導体層を形成し、第２半導体層１０３にもｐ型の第２半導体層を形成する。これにより、フィン１１２及びゲート電極１１３により、図１０に示すｐＦＥＴ同士が積層された構成のｆｉｎＦＥＴを形成することができる。
【００９６】
上述のｆｉｎＦＥＴの製造において、第１の絶縁層が形成された積層基体を用いることにより、ｆｉｎＦＥＴに形成される第１半導体層及び第２半導体層の高さは、積層基体を形成する際に決定される。従って、予めｆｉｎＦＥＴのそれぞれの半導体層の高さに合わせて、半導体層の厚さが形成されている積層基体を用いることにより、ｆｉｎＦＥＴを形成する工程において、それぞれの半導体層の高さを変更するための成膜工程やエッチング工程を用いる必要がない。
例えば、第１絶縁層１０４が形成されていない基体を用いてｆｉｎＦＥＴを形成した場合には、フィン１１１を形成する際に，半導体層を任意の高さまでエッチングする必要がある。このエッチングを精密に行うことは困難であり、半導体層の高さにバラツキができてしまう。この場合には、ｆｉｎＦＥＴのゲート長にバラツキがでる。
しかし、第１の絶縁層が形成された積層基体を用いることにより、第１の絶縁層をエッチングストッパとして用いることができ、半導体層のエッチングを自己整合的に精度よく行うことができる。このため、半導体層の高さを均一にすることができ、ｆｉｎＦＥＴのゲート長を設計値通りに均一に形成することができる。
従って、ｆｉｎＦＥＴを形成する工程において、半導体層の高さを制御する必要がなく、複数のフィン内に均一な高さの半導体層を形成することができる。例えば、図１９Ｊに示すように、フィン１１１とフィン１１２において、第２半導体層１０３を同じ高さに形成することができる。
【００９７】
［ビアコンタクトの形成方法］
次に、上述の工程で形成したｆｉｎＦＥＴにビアコンタクトを形成する方法について説明する。
まず、ｆｉｎＦＥＴを形成した半導体基体上に、ｆｉｎＦＥＴを覆うように、例えば、ＵＳＧ−ＳｉＯ２（Un-doped Silicate Glass：プラズマＣＶＤによるノンドープのシリコン酸化膜)による層間絶縁層１１４を形成する。
そして、図２０Ｋに示すように、層間絶縁層１１４に、コンタクトホール１１５を形成する。このコンタクトホール１１５は、図２０Ｌ及び図２０Ｍに示すように、半導体基体１０１上の第２絶縁層１０２の表面まで形成する。図２０Ｌは、図２０Ｋに示すＬ−Ｌ線断面図を表し、図２０Ｍは、図２０Ｋに示すＭ−Ｍ線断面図を表している。従って、コンタクトホール１１５を形成した部分からは、フィン１１１，１１２の絶縁層１０８、第１半導体層１０５、第１絶縁層１０４及び第２半導体層１０３が露出する。
コンタクトホール１１５は、ビアコンタクトを図３に示すように第１半導体層と第２半導体との両方に接続させるように形成するため、フィン１１１、１１２の下部まで開口する。
【００９８】
次に、図２１Ｎに示すように、コンタクトホール１１６を形成する。コンタクトホール１１６は、図２１Ｏに示すように、フィン１１２の第１半導体層１０５を露出するように第１絶縁層１０４の途中まで形成する。図２１Ｏは、図２１Ｎに示すＯ−Ｏ線断面図を表している。
コンタクトホール１１６は、ビアコンタクトを図２に示すように第１半導体層のみに接続させるように形成するため、フィン１１２の上層の半導体層を露出するまで開口する。
上述のコンタクトホール１１５及びコンタクトホール１１６は、例えば、公知のフォトリソグラフィを用いてコンタクトホールを形成する位置を開口してパターニングしたマスクを形成し、層間絶縁層１１４をエッチングすることにより形成する。
コンタクトホール１１６は、例えば、コンタクトホール１１５を形成する条件を変更し、層間絶縁層１１４のエッチングの際に、フィン１１２の第１半導体層１０５が露出した位置でエッチングを停止することにより形成する。
【００９９】
次に、形成したコンタクトホール１１５，１１６を埋め込むように、層間絶縁層１１４上に例えばタングステン（Ｗ）等からなる導電材料を形成する。そして、例えばＣＭＰ法等を用いて、層間絶縁層１１４上の余剰な導電材料を除去する。
以上の工程により、図２２Ｐに示すように、コンタクトホール１１５，１１６内に導電材料を埋め込み、ビアコンタクト１１７を形成することができる。
このとき、図２２Ｑ及び図２２Ｒに示すように、ビアコンタクト１１７は、コンタクトホール１１５内では、フィン１１２の第１半導体層１０５及び第２半導体層１０３に電気的に接するように形成される。また、フィン１１１の第２半導体層１０３に電気的に接するように形成される。さらに、ビアコンタクト１１７は、コンタクトホール１１６内では、図２２Ｑに示すように、フィン１１２の第１半導体層１０５のみに電気的に接するように形成される。図２２Ｑは、図２２Ｐに示すＱ−Ｑ線断面図を表し、図２２Ｒは、図２２Ｐに示すＲ−Ｒ線断面図を表している。
【０１００】
以上の工程により、半導体層が絶縁層を介して積層されたｆｉｎＦＥＴにおいて、任意の半導体層に接続するビアコンタクトを形成することができる。そして、ビアコンタクトを形成した後、従来のＬＳＩ（Large Scale Integration）製造プロセスを用いて配線等を形成することができる。
【０１０１】
上述の半導体装置の製造方法では、第１の半導体層と第２の半導体層とにより絶縁層を介して２層の半導体層を有する積層基体を用いてｆｉｎＦＥＴを形成する場合について説明している。このとき、積層基体に形成する半導体層の数を増やすことにより、半導体層の積層数は任意に変更することができる。例えば、絶縁層を介して積層する半導体層を３層以上とすることにより、３層以上の半導体層を有するフィンを形成することができる。また、ビアコンタクトを形成するためのコンタクトホールの深さを変更することにより、３層以上の半導体層を備えるｆｉｎＦＥＴであっても、任意の層にビアコンタクトを接続することができる。
【０１０２】
［半導体装置の製造方法の第２の実施の形態］
次に、半導体装置の製造方法の第２の実施の形態について説明する。第２の実施の形態の製造方法は、上述の第３の実施の形態の半導体装置に係る製造方法である。
なお、以下の説明では、上述の半導体装置の製造方法の第１の実施の形態と異なる工程のみ説明し、第１の実施の形態の製造方法と重複する工程については説明を省略する。
【０１０３】
まず、上述の半導体装置の製造方法の第１の実施の形態と同様に、半導体基体１０１上に第２絶縁層１０２、第２半導体層１０３、第１絶縁層１０４及び第１半導体層１０５が積層された積層基体を準備する。
次に、図２３に示すように、第１半導体層１０５上にレジスト層１１８を形成した後、不純物イオンを注入する領域のレジスト層１１８を除去し、開口部１１９を形成する。そして、開口部１１９から、例えば第１導電型の不純物イオンを注入し、他の半導体層よりも閾値電圧（Ｖｔｈ）が高い半導体層１２０を形成する。このとき、半導体層１２０が所望の閾値電圧以上となるように、充分な量の不純物イオンを注入する。
【０１０４】
上述の工程で半導体層１２０を形成した後、第１の実施の形態と同様に図１８Ｇ，Ｈに示す工程までを行い、図２４に示すように半導体基体１０１上に、積層構造のフィン１１２及びフィン１２１を形成する。上述の工程によって高濃度に不純物が注入された第１半導体層１２０を備えるフィン１２１を形成することができる。そして、図２５に示すように、第１の実施の形態の製造方法と同様に、不純物濃度が高い第１半導体層１２０と第２半導体層１０３に接続するビアコンタクト１１７を形成する。
【０１０５】
半導体層に不純物イオンを高濃度に注入した領域でフィン１２１を形成することにより、フィン１２１の上層に形成される半導体層１２０の閾値電圧を向上させた構成とすることができる。そして、このフィン１２１を用いて、ｆｉｎＦＥＴを形成することにより、図１３に示す構成の、上層の半導体層の電流駆動力を低下させ、駆動する半導体層を選択することが可能なｆｉｎＦＥＴを製造することができる。
従って、フィン内の半導体層を形成する高さを変えずに、不純物のドープによって一部の半導体層の閾値電圧を変更することで間接的にゲート長を変更することが可能なｆｉｎＦＥＴを製造することができる。
【０１０６】
［ｆｉｎＦＥＴのゲート電極とチャネル不純物との関係］
次に、本発明の半導体装置において、ｆｉｎＦＥＴのゲート電極の仕事関数とチャネルの不純物との関係について説明する。
ｆｉｎＦＥＴの平面図を図２６Ａに示す。また、図２６Ａに示すｆｉｎＦＥＴの破線での断面図を図２６Ｂに示す。なお、図２６に示すｆｉｎＦＥＴは、図１に示す半導体装置の構成と同様の構成の半導体装置の平面図及び断面図であるため、同一の構成には同じ符号を付して詳細な説明は省略する。
【０１０７】
図２６Ａ，Ｂに示すｆｉｎＦＥＴ１０は、図示しない基体表面に形成されているＳｉＯ２等からなる絶縁層１２２上に、フィン１１及びゲート電極１２が形成されている。そして、フィン１１には上層から順に、絶縁層１３、第１半導体層１４、絶縁層１５及び第２半導体層１６が構成されている。また、第１半導体層１４によりｐＦＥＴ１７が形成され、第２半導体層１６によりｎＦＥＴ１８が形成されている。
【０１０８】
図２６Ｂでは、ｆｉｎＦＥＴ１０のゲート電極１２と、ゲート電極１２直下のフィン１１の構成を示している。つまり、図２６Ｂに示す第１半導体層１４及び第２半導体層１６は、ｐＦＥＴ１７及びｎＦＥＴ１８のチャネル領域を表している。
【０１０９】
ｆｉｎＦＥＴ１０は、例えば、ＮＰチャネル内に不純物が無い完全空乏（ＦＤ：Fully-depleted）型の動作が行われる。
ゲートデン電極１２にミッドギャップメタルを採用することのより、Ｖｔｈが０．５Ｖ程度であるが、単一チャネル不純物を（不純物無し）、単一ゲート電極材料で形成されている。
表１に、ゲート電極、チャネル及びソース・ドレインの極性の組み合わせを示す。
【０１１０】
【表１】
2011091324.tif 000003
【０１１１】
ｆｉｎＦＥＴに形成するトランジスタの種類は、基体上にｆｉｎＦＥＴを形成する際のトランジスタの極性であり、ｆｉｎＦＥＴのソース・ドレインの極性と一致する。
ゲート電極にミッドギャップ（mid-gap）の仕事関数の材料を用いることにより、ＮＰ対称の閾値電圧（Vth）の設定が可能である。
従来、ｎＦＥＴのチャネルにはｐ型の不純物が含まれ、ゲート電極にはｎ型の不純物が高濃度に含まれていた。また、ｐＦＥＴのチャネルにはｎ型の不純物が含まれ、ゲート電極にはｐ型の不純物が高濃度に含まれていた。
これに対し、本実施の形態のｆｉｎＦＥＴでは、チャネルの不純物濃度を下げて完全空乏（ＦＤ）型動作を行うことで、ゲート電極１２は単一のシリコンミッドギャップの仕事関数であるＥｆ＝４．５５ｅＶ程度を用いても、実用的な閾値が得られる。
【０１１２】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【０１１３】
１０，４６，４７，５０，７０，１３０，１３６，１３７  ｆｉｎＦＥＴ、１１，５１，５２，５３，７１，７２，７３，１１１，１１２，１２１  フィン、１２，３５，４８，４９，５４，７４，１１３，１３３  ゲート電極、１３，１５，２０，３１Ａ，３１Ｂ，５５，５７，５９，６１，６３，７５，７７，７９，８１，８３，８５，９１，９５，９５Ａ，１０８，１２２，１３２  絶縁層、１４，１０５  第１半導体層、１６，１０３  第２半導体層、１７，４０，４１，１３４  ｐＦＥＴ、１８，４２，４３，４４，４５，１３５  ｎＦＥＴ、１９，１１７  ビアコンタクト、２４  ＮＰ接続、２５  電源電圧（ＶＤＤ）、２６  グランド（ＧＮＤ）、２７，２９，３７  ｐＭＯＳ領域、２８，３０，３８，３９  ｎＭＯＳ領域、３２  ビットライン（ＢＬ）、３４  半導体領域、３６  配線、５６，５８，６０，６２，６４，７６，７８，８０，８２，８４，８６，９７，９７Ａ，９８，１２０，１３１  半導体層、９０，９０Ａ，９０Ｂ，９０Ｃ  ボンド基体、９２  支持基体、９３  水素イオン、９４，１０１  半導体基体、９６  シード領域、１０２  第２絶縁層、１０４  第１絶縁層、１０６  マスク、１０７  開口領域、１０９  第１積層領域、１１０  第２積層領域、１１４  層間絶縁層、１１５，１１６  コンタクトホール、１１８  レジスト層、１１９  開口部
【図１】
2011091324.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011091324.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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