(57)【要約】【課題】別途の受信ピンを具備しなくても、外部ループバックテストを実行することができる伝送専用集積回路チップを提供する。【解決手段】このような伝送専用集積回路チップ２００は、複数のチャネルに対応して設置された伝送パッドを通じてデータを伝送するドライバを具備する。また、伝送専用集積回路チップ内にはテストのための受信パッドとして設定された前記伝送パッドのうちの一つを通じて、残りの伝送パッドのうちの一つを通じて伝送されるデータを外部ループバックデータとして受信し、該受信された外部ループバックデータを元の伝送データと互いに比較するループバックテスト回路１００が設置される。本発明の実施形態の構成によると、伝送専用集積回路チップでも低い費用で外部ループバックテストを実行することができる。【選択図】図１
2011109654.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルに対応して設置された伝送パッドを通じてデータを送るドライバと、
テストのための受信パッドとして設定された前記伝送パッドのうちの一つを通じて、残りの伝送パッドのうちの一つを通じて伝送されるデータを外部ループバックデータとして受信し、該受信された外部ループバックデータを元の伝送データと互いに比較するループバックテスト回路と、を具備することを特徴とする外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項２】
前記ループバックテスト回路は、
前記伝送パッドのうちの一つに接続され、対応するドライバがディセーブルされる場合にイネーブルされ、残りの伝送パッドのうちの一つを通じて伝送されるデータを受信するレシーブバッファと、
前記レシーブバッファから出力される外部ループバックデータを前記元の伝送データと比較してテスト結果信号を生成するモニタリング部とを含むことを特徴とする請求項１に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項３】
前記モニタリング部は、
前記伝送されるデータに対する元の伝送データを生成するためのパターン発生器と、
前記外部ループバックデータと前記元の伝送データとを比較するパターン比較器とを具備することを特徴とする請求項２に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項４】
前記ドライバの入力に並直列変換器が接続された場合に、前記モニタリング部は、
前記レシーブバッファの出力と前記パターン比較器との間に接続される直並列変換器と、
スキュー除去されたクロックを前記直並列変換器に印加するデスキューワをさらに具備することを特徴とする請求項３に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項５】
チャネル別に印加される元の並列データを変換用クロックに応答して直列データにそれぞれ変換する複数の直列化器と、
前記直列化器からそれぞれ出力される直列データを対応する伝送パッドを通じて出力するドライバと、
テストのための受信パッドとして設定された前記伝送パッドのうちの一つを通じて、残りの伝送パッドのうちの一つを通じて伝送される直列データを外部ループバックデータとして受信し、該受信された外部ループバックデータを並列データに復元した後、これを前記元の並列データと互いに比較するループバックテスト回路と、を具備することを特徴とする外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項６】
前記ループバックテスト回路は、
前記元の並列データを生成するためのパターン発生器と、
前記伝送パッドのうちの前記受信パッドに接続され、対応するドライバがディセーブルされる場合にイネーブルされて前記直列データを受信するレシーブバッファと、
前記レシーブバッファから出力される外部ループバックデータが印加され、デスキュークロックに応答して並列データに復元する並列化器と、
前記並列化器に前記デスキュークロックを印加するデスキューワと、
前記並列化器から出力される並列データと前記元の伝送データとを比較するパターン比較器と、を含むことを特徴とする請求項５に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項７】
前記受信パッドとして設定された前記伝送パッドは、チャネルのうちの最も低いデータ伝送速度を有するチャネルと接続されるパッドであることを特徴とする請求項５または６に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項８】
前記デスキューワは、前記デスキュークロックの生成の時、前記直列化器に印加される変換用クロックを利用することを特徴とする請求項６または７に記載の外部ループバックテスト機能を有する伝送専用集積回路チップ。
【請求項９】
複数のチャネルに対応して設置された伝送パッドを通じてデータを送るドライバを有する伝送専用集積回路チップでの外部ループバックテスト方法において、
前記伝送パッドのうちの一つに接続されるレシーブバッファに伝送データをループバックする段階と、
前記レシーブバッファから出力される外部ループバックデータを元の伝送データと比較してループバックテスト結果を得る段階と、を具備することを特徴とする方法。
【請求項１０】
前記レシーブバッファに接続された前記伝送パッドは他の伝送パッドに比較して相対的に低い伝送速度でデータを送るパッドであることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップの動作テストに関し、より詳細には、伝送専用集積回路チップでの外部ループバックテストに関する。
【背景技術】
【０００２】
最近、トランシーバやトランスミッタ機能を有する半導体集積回路の動作周波数は、高速マルチメディアシステムの要求に応じて顕著に増加している。そのような半導体集積回路は、チップの動作パフォーマンスを試験するため、製品の出荷前にループバックテストが実施されうる。
【０００３】
シリアルインターフェースでのＰＨＹ（Ｐｈｙｓｉｃａｌ  ｌａｙｅｒ）ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）を検証する最も効果的なテスト方法として知られているループバックテスト（ｌｏｏｐ  ｂａｃｋ  ｔｅｓｔ)は、内部ループバックテスト（Ｉｎｔｅｒｎａｌ  ｌｏｏｐｂａｃｋ  ｔｅｓｔ）と外部ループバックテスト（Ｅｘｔｅｒｎａｌ  ｌｏｏｐｂａｃｋ  ｔｅｓｔ）に大別することができる。
【０００４】
ＳＡＴＡやＰＣＩｅなどのＴＸとＲＸを両方備えるトランシーバ（ｔｒａｎｓｃｅｉｖｅｒ）ＰＨＹでは、外部ループバック（ｅｘｔｅｒｎａｌ  ｌｏｏｐｂａｃｋ）が急速テスト（ａｔ−ｓｐｅｅｄ  ｔｅｓｔ）の間に可能であるが、ＨＤＭＩ  ＴＸやＬＶＤＳ  ＴＸなどのようにＴＸのみ存在するＰＨＹでは出した信号を受け入れる受信ピン（ｐｉｎ）がないので、外部ループバック（ｅｘｔｅｒｎａｌ  ｌｏｏｐｂａｃｋ）が急速テストの間に実質的に不可能である。
【０００５】
ＴＸのみがあるＰＨＹの場合、すなわち伝送専用集積回路チップで内部ループバック（Ｉｎｔｅｒｎａｌ  ｌｏｏｐｂａｃｋ）を行えば、チップの外に信号が出ずにプリドライバ（ｐｒｅｄｒｉｖｅｒ）端を起点にしてループバックが実行される。したがって、伝送パッドと接続される最終端ドライバに対するＡＣ特性テストは実行されないようになる。
【０００６】
したがって、伝送専用集積回路チップで外部ループバックテストを実行するためには別途の受信用ピンとテストのための独立的なＲＸ部をチップ内に設計するか、または高価な高速テスト（ｈｉｇｈ−ｓｐｅｅｄ  ｔｅｓｔ）装備を利用してテストを行う方法がある。しかし、前記の方法では集積回路チップの面積が増加し、製造費用も増加する。また、テスト費用も高くなる。
【０００７】
また他の方法ではゴールデンＲＸ（ｇｏｌｄｅｎ  ＲＸ）をテスタのテストボード（ｔｅｓｔ  ｂｏａｒｄ）上に挿入して外部ループバックテストを実行する方法があるが、テストボードが複雑になり、ゴールデンＲＸを設定して管理する費用がかかる。また、ゴールデンＲＸの質によってやり過ぎ（ｏｖｅｒｋｉｌｌｓ）やミッション別の問題（ｉｓｓｕｅｓ）が発生する可能性があるので、十分なレベルの制御能力を具備したゴールデンＲＸが要求される。また、ゴールデンＲＸを利用したテストの場合に、テストセットアップが相対的に複雑になってテスト費用が増加する。
【０００８】
したがって、伝送専用集積回路チップで外部ループバックテストを低い費用で実施することができる、より改善されたテスト技術が要望されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国公開特許第２００８−００３１６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、チップに別途の受信ピンを具備しなくても、外部ループバックテストを実施することができる伝送専用集積回路チップ及びそれによる外部ループバックテスト方法を提供することにある。
【００１１】
本発明の他の課題は、チップ内部に外部ループバックのために必要な回路を最小化または削減させつつ外部ループバックテストを実行することができる伝送専用集積回路チップ及びそれによる外部ループバックテスト方法を提供することにある。
【００１２】
本発明のまた他の技術的課題は、伝送専用の直列インターフェースＩＰでの外部ループバックテスト方法を提供することにある。
【００１３】
本発明のまた他の技術的課題は、高速テスト装備に依存しなくても、急速に伝送専用集積回路チップに対する外部ループバックテストを行うことができる外部ループバックテスト方法及び外部ループバックテスト機能を有する伝送専用集積回路チップを提供することにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するために、本発明の実施形態の一様相による伝送専用集積回路チップは、複数のチャネルに対応して設置された伝送パッドを通じてデータを伝送するドライバと、テストのための受信パッドとして設定された前記伝送パッドのうちの一つを通じて、残りの伝送パッドのうちの一つを通じて伝送されるデータを外部ループバックデータとして受信し、該受信された外部ループバックデータを元の伝送データと互いに比較するループバックテスト回路とを具備する。
【００１５】
本発明の実施形態において、前記ループバックテスト回路は、前記伝送パッドのうちの一つに接続され、対応するドライバがディセーブルされる場合にイネーブルされ、残りの伝送パッドのうちの一つを通じて伝送されるデータを受信するレシーブバッファと、前記レシーブバッファから出力される外部ループバックデータを前記元の伝送データと比較してテスト結果信号を生成するモニタリング部とを含むことができる。
【００１６】
また、本発明の実施形態において、前記モニタリング部は、前記伝送されるデータに対する元の伝送データを生成するためのパターン発生器と、前記外部ループバックデータと前記元の伝送データとを比較するパターン比較器とを具備することができる。
【００１７】
本発明の実施形態において、前記ドライバの入力に並直列変換器が接続された場合に、前記モニタリング部は、前記レシーブバッファの出力と前記パターン比較器との間に接続される直並列変換器と、前記直並列変換器にスキュー除去されたクロックを印加するデスキューワとをさらに具備することができる。
【００１８】
本発明の実施形態の他の様相による伝送専用集積回路チップは、チャネル別に印加される元の並列データを変換用クロックに応答して直列データにそれぞれ変換する複数の直列化器と、前記直列化器からそれぞれ出力される直列データを対応する伝送パッドを通じて出力するドライバと、テストのための受信パッドとして設定された前記伝送パッドのうちの一つを通じて、残りの伝送パッドのうちの一つを通じて伝送される直列データを外部ループバックデータとして受信し、該受信された外部ループバックデータを並列データに復元した後、これを前記元の並列データと互いに比較するループバックテスト回路とを具備する。
【００１９】
本発明の実施形態において、前記ループバックテスト回路は、前記元の並列データを生成するためのパターン発生器と、前記伝送パッドのうちの前記受信パッドに接続され、対応するドライバがディセーブルされる場合にイネーブルされ、前記直列データを受信するレシーブバッファと、前記レシーブバッファから出力される外部ループバックデータが印加され、デスキュークロックに応答して並列データに復元する並列化器と、前記並列化器に前記デスキュークロックを印加するデスキューワと、前記並列化器から出力される並列データと前記元の伝送データとを比較するパターン比較器とを含むことができる。
【００２０】
本発明の実施形態において、前記受信パッドとして設定された前記伝送パッドはチャネルのうちの最も低いデータ伝送速度を有するチャネルと接続されるパッドでありうる。
【００２１】
前記デスキューワは前記デスキュークロックの生成の時、前記直列化器に印加される変換用クロックを利用することができる。
【００２２】
本発明の実施形態のまた他の様相によって、複数のチャネルに対応して設置された伝送パッドを通じてデータを送るドライバを有する伝送専用集積回路チップでの外部ループバックテスト方法は、前記伝送パッドのうちの一つに接続されるレシーブバッファに前記伝送データをループバックする段階と、前記レシーブバッファから出力される外部ループバックデータと元の伝送データと比較してループバックテスト結果を得る段階とを具備する。
【００２３】
本発明の実施形態において、前記伝送されるデータが直列化器を通じて出力される直列データの場合に、前記外部ループバックデータは前記直列化器に印加される変換クロックを利用して並列データに復元された後に比較することができる。
【００２４】
本発明の実施形態において、前記並列データの復元時に前記変換クロックは、スキュー除去のためにデスキューワの複数のディレータップを通じて複数のディレークロックとして生成されうる。
【００２５】
また、前記レシーブバッファが接続された伝送パッドのチャネルに対するデータをループバックテストする場合に、前記データが前記レシーブバッファにループバックされるように対応するドライバをイネーブルさせるか、または前記データが前記レシーブバッファとは異なるレシーブバッファにループバックされるようにできる。
【００２６】
本発明の実施形態において、集積回路チップが複数の伝送チャネルを有する場合に、前記ループバックテストは前記複数のチャネルの全部に対して順に一つずつ実行することができる。
【００２７】
また、前記元の伝送データはパターン発生器によって生成され、前記伝送専用集積回路チップはＨＤＭＩ  ＴＸ  ＰＨＹまたはＬＶＤＳ  ＴＸ  ＰＨＹでありうる。
【００２８】
本発明の実施形態において、前記チャネルは直列データに対する差動信号を伝送するためにペアラインを有することができ、前記並列データの復元時に前記変換クロックを一定時間だけ累積的に位相シフトしたマルチ位相クロックを復元用クロックとして使うことができる。
【発明の効果】
【００２９】
本発明の外部ループバックテスト機能を有する伝送専用集積回路チップ及びそれによる外部ループバックテスト方法によると、伝送専用集積回路チップでも低い費用で外部ループバックテストを実施することができる。また、高価な装備を使用しなくてもチップ内部のドライバを含んだすべてのＰＨＹの性能を急速にテストきる。さらに、外部ループバックテストの場合に、伝送専用集積回路チップにチャネルデータの受信のための付加的なピンを具備する必要がなく、且つループバックされるデータを復元するクロックを生成するためにクロックデータリカバリ回路などのような複雑な回路をチップ内部に採用する必要がない。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態による伝送専用集積回路チップの接続関係を示すブロック図である。
【図２】図１の伝送専用集積回路チップの具体的実現例を示す詳細ブロック図である。
【図３】図２のデスキューワの実現例を示す図である。
【図４】図２の並列化器に使用可能なマルチ位相クロックの波形図である。
【図５】図１のチップがＨＤＭＩ  ＴＸ  ＰＨＹとして適用されたマルチメディア伝送システムのブロック図である。
【図６】図１のチップがＬＶＤＳ  ＴＸ  ＰＨＹとして適用された例を示すブロック図である。
【発明を実施するための形態】
【００３１】
以上の本発明の目的、他の目的、特徴及び利点は添付の図面と係わる以下の望ましい実施形態を通じて容易に理解することができる。しかし、本発明はここで説明する実施形態に限定されず、他の形態に具体化することもできる。さらに、ここで紹介する実施形態は開示された内容が徹底且つ完全になるように、そして当業者に本発明の思想を十分に伝達するように提供されるものである。
【００３２】
本明細書において、ある素子またはラインがある所に接続されると記載された場合、それは直接的または間接的に接続されうる。また、図面において、回路ブロック、素子及びラインのサイズは技術的内容の効果的な説明のために誇張されたものである。ここに説明及び例示される各実施形態はそれの相補的な実施形態も含む。明細書の全体にかけて同じ参照番号として表示された部分は同じ構成要素を示す。
【００３３】
図１は、本発明の一実施形態による伝送専用集積回路チップの接続関係を示すブロック図である。
【００３４】
図示したように、データ伝送のためのドライバが搭載された伝送専用集積回路チップ２００には、本発明の実施形態によるループバックテスト回路（ＲＢＴＣ)１００が設置されている。前記伝送専用集積回路チップ２００の伝送ピンから延長された伝送チャネルのライン１０、２０、３０は、テストではない動作モードで受信装置３００に接続することができる。前記ライン１０、２０、３０のうちのライン３０は、外部ループバックテスト時に受信ラインとして設定されうる。したがって、前記ライン３０は、テスタ４００または簡単なテストボードのループバック出力端と接続され、前記ライン１０、２０はテスタ４００または簡単なテストボードのループバック入力端と接続される。
【００３５】
外部ループバックテスト時に前記受信装置３００は、伝送専用集積回路チップ２００に接続されない状態にある。外部ループバックテスト時に受信ラインとして設定された前記ライン３０に接続されたドライバがディセーブルされるとき、前記ドライバと並列接続されたレシーブバッファがイネーブルされる。したがって、図１のように、外部ループバックテストを行う場合に、伝送専用集積回路チップにチャネルデータの受信のための付加的なピン（ｐｉｎ）を具備する必要がない。
【００３６】
図２は、図１の伝送専用集積回路チップの具体的な実現例を示す詳細ブロック図である。
【００３７】
図２は、伝送専用集積回路チップ２００が３つのデータチャネルと１つのクロックチャネルとを有する場合に対する例を示している。ここで、第１データチャネルは伝送ラインペアＬ１０、Ｌ１１に対応し、第２データチャネルは伝送ラインペアＬ１２、Ｌ１３に対応し、第３データチャネルは伝送ラインペアＬ１４、Ｌ１５に対応する。
【００３８】
また、クロックチャネルは、伝送パッドペアＰ１、Ｐ２を通じて形成される。各伝送チャネルがペアになっている理由は、チャネルデータやクロックを差動信号の形態として送ることにより伝送信頼性を高めるためである。前記クロックチャネルを通じて分周された高速クロックが伝送される。この場合に、クロックチャネルを通じて伝送されるクロックの伝送速度は、例えば、データ伝送レートの１／１０として設定されうる。したがって、分周器（ディバイダ）２０８は前記高速クロックＨＳ−ＣＬＫを分周して高速クロックＨＳ−ＣＬＫの１／１０の周波数を有する伝送用クロックを生成する。
【００３９】
図２の伝送専用集積回路チップ２００には、複数のデータ伝送チャネルに対応して設置された伝送パッドペアＰ１０、Ｐ１１、Ｐ２０、Ｐ２１、Ｐ３０、Ｐ３１を通じてデータを送るドライバ２１０、２１２、２１４と、単一のクロック伝送チャネルに対応して設置された伝送パッドペアＰ１、Ｐ２を通じてクロックを送るドライバ２１６が搭載される。
【００４０】
図１のループバックテスト回路１００は、テストのための受信パッドとして設定された前記伝送パッドペアのうちの一つのパッドペアＰ１、Ｐ２を通じて、残りの伝送パッドペアＰ１０、Ｐ１１、Ｐ２０、Ｐ２１、Ｐ３０、Ｐ３１のうちの一つのペアを通じて伝送されるデータを外部ループバックデータとして受信し、該受信された外部ループバックデータを元の伝送データと互いに比較する役割を果たす。
【００４１】
結局、図１のループバックテスト回路１００は、図２おいて、レシーブバッファ１０４とモニタリング部とを含む。前記モニタリング部は、前記レシーブバッファ１０４から出力される外部ループバックデータを元の（ｏｒｉｇｉｎａｌ）伝送データと比較してテスト結果信号を生成するため、図２に示したようにパターン発生器１０２と、パターン比較器１１０と、デスキューワ（ｄｅｓｋｅｗｅｒ）１０８と、並列化器（ｐａｒａｌｌｅｌｉｚｅｒ）１０６とを含むことができる。
【００４２】
前記レシーブバッファ１０４は、前記伝送パッドペアＰ１、Ｐ２、Ｐ１０、Ｐ１１、Ｐ２０、Ｐ２１、Ｐ３０、Ｐ３１のうちの一つのペアに接続することができ、図２ではクロックパッドペアＰ１、Ｐ２に一例として接続されている。前記レシーブバッファ１０４は、対応するドライバ２１６がディスセーブルされるときにイネーブルされ、クロックパッドペアＰ１、Ｐ２を通じてループバックされるデータ（第１、２、３データチャネルのうちで選択されたデータ）を受信する。前記レシーブバッファ１０４は、ＴＸクロックパッドペアＰ１、Ｐ２を通じて、一つのチャネルを通じて外部に伝送されるデータを受信することができるので、チップの外部には別途の受信ピンを具備する必要がなくなる。これによって、外部ループバックが低い費用で達成される。
【００４３】
複数のチャネルのうちの一つを選択するために、テスタ４００にはセレクタ４０２を具備することができる。前記セレクタ４０２のチャネル選択信号ＣＳＥは、前記パターン発生器１０２の出力に接続されたセレクタ２０２に印加されるチャネル選択信号ＣＳＥと同一でありうる。すなわち、テスト時にパターン発生器（ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）１０２で生成されたデータが第１データチャネルを通じて伝送されれば、それに対応する外部ループバックを実行するために、前記セレクタ４０２も第１データチャネルを選択しなければならないためである。図２の場合において、前記セレクタ４０２の出力ラインにそれぞれ接続された抵抗Ｒ１、Ｒ２は終端抵抗である。例えば、ＨＤＭＩ  ＴＸ  ＰＨＹの場合、３．３Ｖの電圧に対して約５０オーム（ｏｈｍ）の終端が必要であるので、前記抵抗Ｒ１、Ｒ２がそれによる終端機能を実行するように設置される。
【００４４】
図２において、前記クロックパッドペアＰ１、Ｐ２に前記レシーブバッファ１０４を接続した理由は、オーバーヘッドを低めてテストを容易にするためである。クロックチャネルはデータチャネルより低い伝送周波数を有し、伝送アイテムもデータではなくクロックパターンである。
【００４５】
前記クロックパッドペアＰ１、Ｐ２を受信パッドとして利用すれば、相対的にテスト速度が遅いテスト装備（ＡＴＥ）を使ってもダイレクトテスト（ｄｉｒｅｃｔ  ｔｅｓｔ）が可能になる。すなわち、クロックチャネルをテストする場合に、外部ループバックテストを行わずに、ドライバ２１６から出力された伝送クロックをレシーブバッファ１０４として受けてループバックテストを行うダイレクトテストを実行することができる。この場合に、伝送クロックの速度は伝送データに比較して遅く、低速のテスト装備でもテストが可能になる。
【００４６】
前記データドライバ２１０、２１２、２１４のうちの一つから伝送されるデータが前記レシーブバッファ１０４にループバックされる時、前記クロックドライバ２１６はディセーブル信号ＤＩＳによってオフされる。前記クロックドライバ２１６は、正常動作で前記レシーブバッファ１０４の設置に起因して出力端の寄生キャパシタンスが少し増加することがありうるが、データチャネルに比較して相対的に低い伝送速度を有するクロックで駆動するので、ドライバ性能の低下は大きく問題にされない。このように、ＴＸパッド（またはピン）ペアのうちの少なくとも一つをＲＸパッドペア（またはピン）として設定する場合に、最も遅い伝送速度を有するチャネルに対応するＴＸパッド（またはピン）が受信用として設定されうる。
【００４７】
本実施形態の場合には、受信用パッド（またはピン）としてクロックパッドペアＰ１、Ｐ２が設定されたが、必要によってデータチャネルのうちの任意のパッドペアを受信用パッドとして設定されうる。また、クロックチャネルに対しても外部ループバックテストを行うために、他のチャネルを受信用チャネルとして活用することができる。
【００４８】
前記並列化器１０６はループバックされた直列データを並列データに変換するための直列対並列変換器（ｓｅｒｉａｌ  ｔｏ  ｐａｒａｌｌｅｌ  ｃｏｎｖｅｒｔｅｒ）である。前記並列化器１０６に印加される変換クロックＤＨＳ＿ＣＬＫはスキューを除去する前記デスキューワ１０８から得られる。ここで、前記変換クロックＤＨＳ＿ＣＬＫは別途のクロック生成回路で生成されるのではなく、チップ２００の内部で伝送データを直列化する時に使われる高速クロックＨＳ＿ＣＬＫが前記変換クロックの生成のためにそのまま利用される。したがって、ループバックデータを元々のデータに復元するのに必要な復元クロックを生成するクロックデータリカバリ（ｃｌｏｃｋ  ｄａｔａ  ｒｅｃｏｖｅｒｙ）回路が不要になり、安価な外部ループバックテストが実現される。
【００４９】
したがって、チャネルを通じて伝送されるデータが直列化器２０４、２０５、２０６を通じて出力される直列データの場合に、前記並列化器（ＳＰ）１０６は前記変換クロックＤＨＳ＿ＣＬＫに応答して直列ループバックデータを並列に変換した並列復元データを出力する。ここで、前記変換クロックＤＨＳ＿ＣＬＫを作るのに利用されたクロックは、チップの外に出力されず、シリコンチップの内部でルーティング（ｒｏｕｔｉｎｇ）された前記高速クロックＨＳ＿ＣＬＫであることに注目する。
【００５０】
並列化器１０６にループバックされたデータは、ドライバ２１４を通じて出力された後、外部ケーブルやＰＣＢを通して遅延されたデータであるので、前記高速クロックＨＳ＿ＣＬＫの位相に対してスキュー（ｓｋｅｗ）がある。したがって、スキュー除去された変換クロックＤＨＳ＿ＣＬＫ（デスキュークロック）を得ることが必要であり、このためにデスキューワ１０８が具備される。
【００５１】
前記デスキューワ１０８は、スキュー除去された前記変換クロックＤＨＳ＿ＣＬＫを生成するために図３に示したように、複数の遅延（ディレー）素子Ｄ１、Ｄ２、Ｄ３、．．．、Ｄｎと、セレクタＳＥ１と、を含んで構成することができる。
【００５２】
図３は、図２のデスキューワの実現例を示す。
【００５３】
図３において、遅延素子Ｄ１、Ｄ２、Ｄ３、．．．、Ｄｎは、クロック遅延のためにディレーバッファ（ｄｅｌａｙ  ｂｕｆｆｅｒ)やインバータディレーチェーン（ｉｎｖｅｒｔｅｒ  ｄｅｌａｙ  ｃｈａｉｎ)で実現することができ、セレクタＳＥ１はマルチプレクサで実現することができる。
【００５４】
セレクタＳＥ１に印加されるディレー選択信号ＤＳＥＬによってタップラインＬ１、Ｌ２、Ｌ３、Ｌｎの出力のうちの一つが前記変換クロックＤＨＳ＿ＣＬＫとして選択されうる。ディレー選択信号ＤＳＥＬは、パターン比較器１１０の比較結果によって順に変更することができる。例えば、任意のタップラインＬ１が選択された場合に生成された変換クロックＤＨＳ＿ＣＬＫとして復元された復元データＲＤＡＴＡが前記元の並列データと一致していなければ、タップラインＬ２を選択するディレー選択信号ＤＳＥＬが前記セレクタＳＥ１に印加される。タップラインに対する選択動作は、最後のタップラインＬｎが選択されるまで継続する。もし、最後のタップラインＬｎを選択してもパターンマッチング（ｐａｔｔｅｒｎ  ｍａｔｃｈｉｎｇ）されない場合には、テスト結果はフェイル（ＦＡＩＬ）として処理される。一方、いずれか一つのタップラインを選択した場合にパターンマッチングされれば、テスト結果はパス（ＰＡＳＳ）として処理される。
【００５５】
前記遅延素子Ｄ１、Ｄ２、Ｄ３、．．．、Ｄｎの遅延間隔は、スキューを補償するように適切に設定され、必要によって遅延素子の個数は加減することができる。図３のように構成されるデスキューワ１０８を採用すれば、複雑な回路として構成されるデスキューワを使わなくても前記高速クロックＨＳ＿ＣＬＫと外部ループバックされたデータとの間のスキューを効率的に除去することができる。
【００５６】
図４は、図２の並列化器に使用可能なマルチ位相クロックの波形図である。横軸は時間であり、縦軸は電圧波形または電流波形を示す。第１マルチ位相クロックＰＣ１と第２マルチ位相クロックＰＣ２との間には、遅延Ｄだけの位相差が存在する。一方、第３マルチ位相クロックＰＣ３は、第１マルチ位相クロックＰＣ１に比較して遅延２Ｄだけ遅延された位相を有する。
【００５７】
図３のように遅延素子Ｄ１、Ｄ２、Ｄ３、．．．、Ｄｎを利用してスキュー除去（デスキューイング）を行う場合に遅延素子Ｄ１、Ｄ２、Ｄ３、．．．、Ｄｎのそれら自体の遅延偏差がありうる。したがって、図４に示したように、第１〜第ｎマルチ位相クロックを利用してデスキューイングを行う場合に、デスキューイングの精度を改善することができる。
【００５８】
再び図２を参照して、３つのデータチャネルと１つのクロックチャネルとを有する伝送専用集積回路チップでの外部ループバックテストを説明する。
【００５９】
クロックチャネルのパッドペアＰ１、Ｐ２を受信用パッドペアとして決めた場合にテスタ４００のセレクタ４０２が図２のように接続され、クロックドライバ２１６はディセーブルされる。テストが開始されれば、パターン発生器１０２は、テストのための元の伝送データを発生させる。例えば、チャネル選択信号ＣＳＥが第１データチャネルを選択するための信号として印加された場合に、セレクタ２０２とテスタ４００のセレクタ４０２は、第１データチャネルを同時に選択する。これによって、第１並直列変換器２０６に前記元の伝送データがＮ＋１個の並列データＤ０として印加される。直列化器である前記第１並直列変換器２０６は、前記高速クロックＨＳ＿ＣＬＫによって前記元の伝送データを直列データに変換する。データドライバ２１４は、前記直列データを駆動してパッドペアＰ１０、Ｐ１１に出力する。前記パッドペアＰ１０、Ｐ１１を通じて出力された伝送データは、テスタ４００のセレクタ４０２を通じて前記クロックパッドペアＰ１、Ｐ２にループバックされる。この場合に、伝送データは、チップのパッド（ピン）を通じて外部に伝送された後フィードバックされるので、内部ループバックデータではなく、外部ループバックデータになる。前記伝送データは、前記レシーブバッファ１０４に入力されてバッファリングされた後、直並列変換器として機能する並列化器１０６に外部ループバックデータとして印加される。前記並列化器１０６は、デスキューワ１０８によってスキュー除去された変換クロックＤＨＳ＿ＣＬＫに応答して前記伝送データを並列データに変換する。前記並列化器１０６によって変換された並列データは、復元された復元データＲＤＡＴＡになる。パターン比較器１１０は、外部ループバックテスト結果を得るため、前記復元データＲＤＡＴＡと前記元の伝送データが互いに一致するか否かを比較する。
【００６０】
前記パターン比較器１１０のテスト結果がフェイルであれば、デスキューワ１０８のセレクタＳＥ１に印加される選択信号ＤＳＥＬが図４の波形ＰＣ２に対応するクロックを出力するように印加される。前記並列化器１０６は、前記波形ＰＣ２に対応するクロックと同一の変換クロックＤＨＳ＿ＣＬＫに応答して前記伝送データを並列データに変換する。前記並列化器１０６から出力された復元データＲＤＡＴＡは、前記パターン比較器１１０に印加されて再び前記元の伝送データと比較される。再びテスト結果がフェイルであれば、デスキューワ１０８のセレクタＳＥ１に印加される選択信号ＤＳＥＬが図４の波形ＰＣ３に対応するクロックを出力するように印加される。したがって、前記並列化器１０６は、前記波形ＰＣ３に対応するクロックと同一の変換クロックＤＨＳ＿ＣＬＫに応答して前記伝送データを並列データに変換する。前記並列化器１０６から出力された復元データＲＤＡＴＡは、前記パターン比較器１１０に印加されて再び前記元の伝送データと比較される。テスト結果が続いてフェイルであれば、比較動作は図４の波形ＰＣｎに対応するクロックが変換クロックＤＨＳ＿ＣＬＫに出力されるまで繰り返される。前記波形ＰＣｎに対応するクロックを変換クロックＤＨＳ＿ＣＬＫとして使って得た復元データＲＤＡＴＡについても前記元の伝送データと一致しなければ、第１データチャネルに対する外部ループバックテスト結果はフェイルとして判断される。
【００６１】
前記第１データチャネルに対する外部ループバックテスト結果がフェイルであるか、または前記波形ＰＣ１〜ＰＣｎのうちの一つに対応するクロックによって変換された復元データＲＤＡＴＡが元の伝送データと一致してテスト結果がパスの場合に、前記第１データチャネルに対する外部ループバックテストは終了する。
【００６２】
引き続き第２データチャネルに対する外部ループバックテストを実行するため、セレクタ２０２とテスタ４００のセレクタ４０２は、第２データチャネルを同時に選択する。これによって、第２並直列変換器２０５に前記元の伝送データがＮ＋１個の並列データＤ０として印加される。直列化器である前記第２並直列変換器２０５は、前記高速クロックＨＳ＿ＣＬＫによって前記元の伝送データを直列データに変換する。データドライバ２１２は、前記直列データを駆動してパッドペアＰ２０、Ｐ２１に出力する。前記パッドペアＰ２０、Ｐ２１を通じて出力された伝送データは、テスタ４００のセレクタ４０２を通じて前記クロックパッドペアＰ１、Ｐ２にループバックされる。同様に、前記伝送データは、前記レシーブバッファ１０４に入力されてバッファリングされた後、直並列変換器として機能する並列化器１０６に外部ループバックデータとして印加される。前記並列化器１０６は、デスキューワ１０８によってスキュー除去された変換クロックＤＨＳ＿ＣＬＫに応答して前記伝送データを並列データに変換する。パターン比較器１１０は、第２データチャネルに対する外部ループバックテスト結果を得るため、前記復元データＲＤＡＴＡと前記元の伝送データが互いに一致するか否かを比較する。この比較動作は第１データチャネルでの動作と同一である。
【００６３】
このように、集積回路チップが複数の伝送チャネルを有する場合に、前記ループバックテストは前記複数のチャネルの全部に対して順に一つずつ実行することができる。
また、前記レシーブバッファ１０４が接続された伝送パッドのチャネルに対するクロックをそれ自体によってループバックテストする場合にクロックドライバ２１６はイネーブルされてクロックを駆動する。
【００６４】
図５は、図１のチップがＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）ＴＸ  ＰＨＹとして適用されたマルチメディア伝送システムのブロック図である。図５に示すように、ＤＶＤプレーヤ（ＤＶＤＰ）２０は、本発明の実施形態による伝送専用集積回路チップ２０１を具備する。前記伝送専用集積回路チップ２０１は、内部に本発明の実施形態によるループバックテスト回路１００を有することができる。前記伝送専用集積回路チップ２０１の相手装置は、例えばＰＤＰやＬＣＤなどのような画面を有するテレビ３００でありうる。
【００６５】
伝送専用集積回路チップ２０１の外部ループバックテスト時に、外部ループバックはデータパスに対して行われ、クロックパスが外部ループバックされたデータを受ける受信チャネルとして設定されうる。外部ループバックされたデータの復元時にデスキューイングされた変換クロックが使われる。復元されたデータは、パターン比較器で元のデータと比較されて伝送されたデータパターンと一致するか否かがチェックされる。また、複数のデータ伝送チャネルがある場合、一チャネルずつテストが実行される。
【００６６】
図５の場合に１９ピンに割り当てられたデジタル信号を伝送するＨＤＭＩケーブルを伝送専用集積回路チップ２０１とテレビ３００との間に設置できる。
【００６７】
図６は、図１のチップがＬＶＤＳ  ＴＸ  ＰＨＹとして適用された例を示すブロック図である。図６に示すように、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）ＴＸ伝送専用集積回路チップ２０２の内部にはループバックテスト回路１００が採用される。前記伝送専用集積回路チップ２０２の相手装置もディスプレイ画面を有する受信装置３００になることができる。図では、３つのパッドＰＤ１、ＰＤ２、ＰＤ３を通じてケーブルが接続されているが、３０ピンまたは５０ピンに割り当てられた信号を伝送するＬＶＤＳケーブルを設置することができる。
【００６８】
上述の説明では本発明の実施形態を中心として図面を参照して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更することができることは本発明が属する分野の当業者には明白である。例えば、私案が異なる場合に本発明の技術的思想を逸脱せず、チャネルの個数や受信用パッドの設定及びレシーブバッファの個数を多様に変形または変更することができることは勿論である。
【００６９】
また、本発明の実施形態ではＨＤＭＩ  ＴＸ  ＰＨＹとして適用されたチップに対して主に説明したが、他の伝送専用集積回路チップでも使用することができる。
【符号の説明】
【００７０】
１００  ループバックテスト回路、
２００  伝送専用集積回路チップ、
３００  受信装置、
４００  テスタ。
【図１】
2011109654.tif 000003
【図２】
2011109654.tif 000004
【図３】
2011109654.tif 000005
【図４】
2011109654.tif 000006
【図５】
2011109654.tif 000007
【図６】
2011109654.tif 000008