(57)【要約】【課題】  素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供する。【解決手段】  光半導体装置の製造方法は、基板上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下である。【選択図】        図２
2011249767.tif 000002
【特許請求の範囲】
【請求項１】
基板上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、
前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、
前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、
前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であることを特徴とする光半導体装置の製造方法。
【請求項２】
前記平面部において、前記ｐ型半導体層のｐ型ドーパント濃度は、１．０×１０１７／ｃｍ３〜１．５×１０１８ｃｍ３であることを特徴とする請求項１記載の光半導体装置の製造方法。
【請求項３】
前記ｐ型半導体層のｐ型ドーパントはＺｎ又はＭｇ又はＢｅであることを特徴とする請求項１または２記載の光半導体装置の製造方法。
【請求項４】
前記基板は、ＩｎＰであり、
前記ｐ型半導体層は、ＩｎＰ又はＩｎＰに格子整合したＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＧａＡｓＰのいずれかであることを特徴とする請求項１〜３のいずれかに記載の光半導体装置の製造方法。
【請求項５】
前記基板の主面は、（１００）面±１°であり、
前記メサ構造は、前記主面上に設けられることを特徴とする請求項１〜４のいずれかに記載の光半導体装置の製造方法。
【請求項６】
前記メサ構造は、［０１１］方向に延在することを特徴とする請求項５記載の光半導体装置の製造方法。
【請求項７】
前記基板の前記メサ構造以外の平面部は、ｎ型であり、５．０×１０１７／ｃｍ３〜４．０×１０１９／ｃｍ３の濃度のｎ型不純物を含むことを特徴とする請求項１〜６のいずれかに記載の光半導体装置の製造方法。
【請求項８】
前記メサ構造の側面は、前記基板の主面に対して７５°〜１０５°の角度をなすことを特徴とする請求項５記載の光半導体装置の製造方法。
【請求項９】
前記ｐ型半導体層を形成する際に、前記ｐ型半導体層にＦｅをドープすることを特徴とする請求項１〜８のいずれかに記載の光半導体装置の製造方法。
【請求項１０】
前記光半導体装置は、直接変調型の半導体レーザであることを特徴とする請求項１〜９のいずれかに記載の光半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１は、活性層を有するメサストライプをＦｅ含有ＩｎＰからなる高抵抗半導体層で埋め込む半導体レーザを開示している。この半導体レーザは、例えば、メサストライプを形成した後に高抵抗半導体層でメサストライプを埋め込むことによって形成することができる。特許文献１の半導体レーザでは、素子容量が小さくなるため、直接変調での周波数帯域が広くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４４２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体レーザでは、高抵抗半導体層のフェルミレベルがバンドギャップの中位にあるため、高抵抗半導体層で活性層の周りを埋める場合に活性層から埋込層に電子が漏れやすくなる。この場合、高電流注入時、高温動作時等においては、活性層をバイパスするリーク電流が増加する。その結果、光出力が伸びなくなる。
【０００５】
本発明は、素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る光半導体装置の製造方法は、基板上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であることを特徴とするものである。本発明に係る光半導体装置の製造方法においては、素子容量を抑制しつつリーク電流を抑制することができる。
【０００７】
前記平面部において、前記ｐ型半導体層のｐ型ドーパント濃度は、１．０×１０１７／ｃｍ３〜１．５×１０１８ｃｍ３としてもよい。前記ｐ型半導体層のｐ型ドーパントは、Ｚｎ又はＭｇ又はＢｅとしてもよい。前記基板は、ＩｎＰであり、前記ｐ型半導体層は、ＩｎＰ又はＩｎＰに格子整合したＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＧａＡｓＰのいずれかとしてもよい。前記基板の主面は、（１００）面±１°であり、前記メサ構造は、前記主面上に設けられていてもよい。
【０００８】
前記メサ構造は、［０１１］方向に延在していてもよい。前記基板の前記メサ構造以外の平面部は、ｎ型であり、５．０×１０１７／ｃｍ３〜４．０×１０１９／ｃｍ３の濃度のｎ型不純物を含んでいてもよい。前記メサ構造の側面は、前記基板の主面に対して７５°〜１０５°の角度をなしていてもよい。前記ｐ型半導体層を形成する際に、前記ｐ型半導体層にＦｅをドープしてもよい。前記光半導体装置は、直接変調型の半導体レーザとしてもよい。
【発明の効果】
【０００９】
本発明によれば、素子容量を抑制しつつリーク電流を抑制することができる光半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】比較例に係る半導体レーザの模式的な断面図である。
【図２】実施例１に係る半導体レーザの製造方法を説明するためのフロー図である。
【図３】実施例１に係る半導体レーザの製造方法を説明するためのフロー図である。
【図４】メサストライプの角度について説明するための図である。
【図５】実施例２に係る半導体レーザの製造方法を説明するためのフロー図である。
【図６】サンプル１，２の電流特性を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための最良の形態を説明する。
【００１２】
最初に、比較例に係る半導体レーザについて説明する。
（比較例）
図１は、比較例に係る半導体レーザの模式的な断面図である。図１においては、ハッチングを省略する。図１に示すように、比較例に係る半導体レーザは、ｎ型ＩｎＰ基板１０上に形成されたメサストライプが、Ｆｅ（鉄）がドープされたＩｎＰからなる高抵抗半導体層６１と、ｎ型ＩｎＰブロック層６２と、ｐ型クラッド層７０と、によって埋め込まれた構造を有する。
【００１３】
メサストライプは、ｎ型ＩｎＰ基板１０上においてストライプ状に形成されたｎ型ＩｎＰクラッド層の上に、活性層３０およびｐ型クラッド層４０が順に形成された構造を有する。高抵抗半導体層６１およびｎ型ＩｎＰブロック層６２は、メサストライプの両側を埋め込むように形成されている。ｐ型クラッド層７０は、メサストライプおよびｎ型ＩｎＰブロック層６２上に形成されることによって、メサストライプを埋め込む。ｐ型クラッド層７０上には、コンタクト層８０が形成されている。
【００１４】
このような構成においては、高抵抗半導体層６１のフェルミレベルがバンドギャップの中位にあるため、活性層３０に注入される電子が高抵抗半導体層６１に漏れ出しやすくなる。高抵抗半導体層６１に漏れ出た電子は、ｐ型クラッド層７０から高抵抗半導体層６１へ流れ出た正孔と再結合して、レーザ発光に寄与しないリーク電流成分となる。特に、高電流注入時、高温動作時においては、活性層３０から漏れ出た電子に起因するリーク電流が増加する。その結果、半導体レーザの光出力が伸びなくなる。
【実施例１】
【００１５】
続いて、実施例１に係る半導体レーザの製造方法について説明する。図２および図３は、実施例１に係る半導体レーザの製造方法を説明するためのフロー図である。まず、図２（ａ）に示すように、ｎ型ＩｎＰ基板１０の主面上に、ｎ型クラッド層２０、活性層３０、およびｐ型クラッド層４０を成長させる。ｎ型ＩｎＰ基板１０の主面とは、ｎ型ＩｎＰの（１００）面±１°の面である。次に、ｐ型クラッド層４０において、［０１１］方向に延びるメサストライプが形成される領域に、マスク５０をストライプ状に形成する。
【００１６】
ｎ型ＩｎＰ基板１０は、５．０×１０１７／ｃｍ３〜４．０×１０１９／ｃｍ３の濃度のｎ型不純物を含むｎ型ＩｎＰからなり、一例として、１．０×１０１８／ｃｍ３のＳｎ（スズ）がドープされたｎ型ＩｎＰからなる。ｎ型クラッド層２０は、一例として、１．０×１０１８／ｃｍ３のＳｉ（シリコン）がドープされた０．５μｍの厚さのｎ型ＩｎＰからなる。活性層３０は、一例として、ＧａＡｌＩｎＡｓからなる層を含む多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ）構造を有する。ＭＱＷ構造のウェルとバリアとの組合せは特に限定されないが、例えば、Ｇａ０．１Ａｌ０．２Ｉｎ０．７Ａｓ（ウェル）／Ｇａ０．１５Ａｌ０．３２Ｉｎ０．５３Ａｓ（バリア）のような組成を有する。ｐ型クラッド層４０は、一例として、１．０×１０１８／ｃｍ３のＺｎ（亜鉛）がドープされた０．２μｍの厚さのｐ型ＩｎＰからなる。マスク５０は、一例として、０．５μｍの厚さのＳｉＯ２からなる。
【００１７】
次に、図２（ｂ）に示すように、マスク５０をエッチングマスクとして用いて、ｐ型クラッド層４０、活性層３０、ｎ型クラッド層２０、およびｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施す。それにより、ｎ型ＩｎＰ基板１０上に、メサストライプが形成される。ドライエッチング処理として、例えば、ＳｉＣｌ４を用いたＲＩＥ（Reactive Ion Etching）法を用いることができる。マスク５０を除いたメサストライプの高さは、一例として、１．５μｍ〜２．０μｍである。
【００１８】
次に、図２（ｃ）に示すように、メサストライプの両側の側面から、ｎ型ＩｎＰ基板１０のメサストライプ以外の領域上にかけて、薄膜のｐ型半導体層６３を成長させる。この場合、ｎ型ＩｎＰ基板１０のメサストライプ以外の領域上におけるｐ型半導体層６３の厚さが５ｎｍ〜４５ｎｍになるように、ｐ型半導体層６３を成長させる。ｐ型半導体層６３は、ｎ型ＩｎＰ基板１０と格子整合するｐ型半導体からなり、一例として、４．０×１０１７／ｃｍ３のＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなる。また、ｐ型半導体層６３として、ＩｎＰに格子整合したｐ型ＩｎＧａＡｓ、ｐ型ＩｎＧａＡｓＰ、ｐ型ＩｎＡｌＡｓ、ｐ型ＩｎＡｌＡｓＰ、ｐ型ＩｎＡｌＧａＡｓ、ｐ型ＩｎＡｌＧａＡｓＰのいずれかを用いることができる。なお、ｐ型のドーパントとして、Ｍｇ，Ｂｅも用いることができる。
【００１９】
次に、ｐ型半導体層６３上に、メサストライプの両側が埋め込まれるように、高抵抗半導体層６１およびｎ型ＩｎＰブロック層６２を順に成長させる。高抵抗半導体層６１は、Ｆｅ、Ｔｉ、Ｃｏ等の深いアクセプタ準位を形成する不純物がドープされた高抵抗半導体層である。例えば、高抵抗半導体層６１は、一例として、７．０×１０１６／ｃｍ３のＦｅ（鉄）がドープされた１．２μｍの厚さのＩｎＰからなる。また、ｎ型ＩｎＰブロック層６２は、一例として、１．０×１０１９／ｃｍ３のＳ（硫黄）がドープされた０．４μｍの厚さのｎ型ＩｎＰからなる。
【００２０】
次に、図２（ｄ）に示すように、マスク５０をＨＦ（フッ酸）等を用いて除去する。次に、ｐ型クラッド層４０およびｎ型ＩｎＰブロック層６２の上面が覆われるように、ｐ型クラッド層７０を成長させる。ｐ型クラッド層７０は、ｐ型半導体からなり、一例として、ｐ型クラッド層４０と同じ成分からなる。ｐ型クラッド層７０は、一例として、１．２×１０１８／ｃｍ３のＺｎがドープされた２．０μｍの厚さのｐ型ＩｎＰからなる。さらに、ｐ型クラッド層７０上に、コンタクト層８０を成長させる。コンタクト層８０は、ｐ型クラッド層７０よりもバンドギャップの小さい材料からなり、一例として、１．２×１０１９／ｃｍ３のＺｎ（亜鉛）がドープされた０．５μｍの厚さのｐ型ＩｎＧａＡｓからなる。なお、ｐ型クラッド層４０は、ｐ型クラッド層７０の一部として機能する。
【００２１】
次に、図３に示すように、メサストライプ上方の領域を除くコンタクト層８０上に保護膜９１を形成するとともに、コンタクト層８０の露出領域および保護膜９１を覆うように、ｐ型電極９２を形成する。また、ｎ型ＩｎＰ基板１０の下面にｎ型電極９３を形成する。保護膜９１は、ＳｉＯ２等の絶縁体からなる。ｐ型電極９２は、一例として、ＴｉとＰｔとＡｕとの積層体からなる。ｎ型電極９３は、一例としてＡｕとＧｅとＮｉとの積層体からなる。
【００２２】
以上の工程により、実施例１に係る半導体レーザ１００が完成する。なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。成長温度は、６００℃程度である。また、ＩｎＰは、トリメチルインジウムおよびホスフィンを原料とする。Ｚｎ（亜鉛）をドープする際には、ジメチル亜鉛を用いることができる。Ｆｅ（鉄）をドープする際には、フェロセンを用いることができる。Ｓ（硫黄）をドープする際には、硫化水素を用いることができる。Ｓｉ（シリコン）をドープする際には、ジシランを用いることができる。
【００２３】
本実施例に係る半導体レーザ１００においては、活性層３０の側面を含むメサストライプ側面に薄膜のｐ型半導体層６３が形成されていることから、活性層３０に供給される電子の高抵抗半導体層６１へのリークが抑制される。すなわち、リーク電流を抑制することができる。
【００２４】
ここで、メサストライプ側面にｐ型半導体層６３を成長させる際に、ｎ型ＩｎＰ基板１０上にもｐ型半導体層６３が形成される。この場合、ｐ型半導体層６３とｎ型ＩｎＰ基板１０との間にｐｎ接合容量が生じる。このｐｎ接合は、半導体レーザ１００の素子容量を構成する。素子容量は半導体レーザ１００に直接変調させる場合の変調特性に影響を及ぼす。したがって、半導体レーザ１００の素子容量は小さい方が好ましい。
【００２５】
本実施例においては、薄膜のｐ型半導体層６３は、十分に小さい厚さ（５ｎｍ〜４５ｎｍ）を有している。この厚さは、ｎ型ＩｎＰ基板１０とｐ型半導体層６３との界面から埋込層側に延びるｐｎ接合の空乏層幅よりも小さくなる。したがって、上記ｐｎ接合から延びる空乏層は、ｐ型半導体層６３を超えて高抵抗半導体層６１まで延びる大きな幅をもつことになる。
【００２６】
高抵抗半導体層６１は、内部のキャリアが欠乏した状態を有している。すなわち、高抵抗半導体層６１は、空乏層と同等の状態を有している。したがって、高抵抗半導体層６１まで上記の空乏層が延びた場合、ｐ型半導体層６３および高抵抗半導体層６１の全体にわたって、連続して実質的な空乏層が形成されることになる。それにより、半導体レーザ１００の素子容量を抑制することができる。
【００２７】
なお、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３において、p型ドーパントがＺｎ（亜鉛）の場合、ドーパント濃度とｐ型半導体層６３の厚みとの積を２．５×１０１９ｎｍ／ｃｍ３以下とすることで、ｐｎ接合容量を抑制しつつ、空乏層を高抵抗半導体層６１にまで十分に延ばすことができる。また、ｐ型半導体層６３のp型ドーパントがＺｎ（亜鉛）の場合、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３のドーパント濃度を１．０×１０１７／ｃｍ３〜１．５×１０１８／ｃｍ３とすることによって、ｐｎ接合容量を抑制しつつ、空乏層を高抵抗半導体層６１にまで十分に延ばすことができる。
【００２８】
ｐｎ接合においてｐ層側へ延びる空乏層幅Ｗは、次式で示される。
【００２９】
【数１】
2011249767.tif 000003
【００３０】
ただし、
εｒ：ＩｎＰの比誘電率
ε０：真空の誘電率
Ｎａ：アクセプタ密度
Ｎｄ：ドナー密度
Ｖｄ：拡散電位
Ｖ：ｐｎ接合に印加する電圧
【００３１】
ここで、Ｎａ＝１．０×１０１８／ｃｍ３、Ｎｄ＝２．０×１０１８／ｃｍ３、Ｖｄ−Ｖ＝０．６（ｖ）と仮定するとＷ＝２４（ｎｍ）が得られ、ｐ型半導体層６３の厚みを２４（ｎｍ）未満にすればｐ型半導体層６３全体が空乏層になると見積もることができる。実際に基板１０とｐ型半導体層６３に掛かる電圧は、活性層近傍の埋め込み構造に依存するため一意に決まらないが、本発明者は、実験により、ｐ型半導体層６３の厚みとｐ濃度との積＜２．５×１０１９ｎｍ／ｃｍ３であればｐ型半導体層６３全体が空乏層になるとの結果を得た。
【００３２】
以上のことから、本実施例によれば、ｐ型半導体層６３を設けることによってリーク電流を抑制することができるとともに、ｐ型半導体層６３の厚さを十分に小さくすることによって、ｐ型半導体層６３を形成する際に不可避的に生じる素子容量を低減することができる。なお、ｐ型半導体層６３は、５ｎｍ〜４５ｎｍの範囲の厚さを有していることが好ましく、５ｎｍ〜３０ｎｍの範囲の厚さを有していることがより好ましい。
【００３３】
ところで、ｐ型半導体層６３の厚みを小さくすることは、リーク電流抑制のための阻止層の厚みが小さくなることを意味している。しかしながら、阻止層の厚みが小さくてもリーク電流を十分に抑制できることが好ましい。そこで、半導体結晶へのｐ型不純物の取り込み効率の面方位依存性を利用してもよい。
【００３４】
例えば、ｎ型ＩｎＰ基板１０の主面を（１００）面±１°とした場合、図４（ａ）に示すように当該主面に対するメサストライプ側面の角度を７５°〜１０５°とすることによって、メサストライプ側面に形成するｐ型半導体層へのｐ型不純物の取り込み効率が、当該主面に形成するｐ型半導体層へのｐ型不純物の取り込み効率の２倍〜８倍程度となる。
【００３５】
図４（ｂ）は、ｎ型ＩｎＰ基板１０に対するメサストライプ側面の角度が８５°程度の場合の半導体レーザ１００を示す図である。この構成によれば、図４（ｃ）に示すように、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３を低濃度のｐ型半導体とし、メサストライプ側面のｐ型半導体層６３を高濃度のｐ型半導体層とすることができる。この場合、活性層３０の側面には高濃度のｐ型半導体層が配置されることから、リーク電流が抑制される。さらに、ｐｎ接合を生じるｎ型ＩｎＰ基板１０の主面には低濃度のｐ型半導体層が配置されることから、素子容量を低減することができる。以上のことから、ｎ型ＩｎＰ基板１０の主面に対するメサストライプ側面の角度を７５°〜１０５°とすることが好ましい。
【００３６】
図４（ｃ）の例においても、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３において、ｐ型ドーパントがＺｎ（亜鉛）の場合、ドーパント濃度とｐ型半導体層６３の厚みとの積を２．５×１０１９ｎｍ／ｃｍ３以下とすることで、ｐｎ接合容量を抑制しつつ、空乏層を高抵抗半導体層６１にまで十分に延ばすことができる。また、p型ドーパントがＺｎ（亜鉛）の場合、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３のドーパント濃度を１．０×１０１７／ｃｍ３〜１．５×１０１８／ｃｍ３とすることによって、ｐｎ接合容量を抑制しつつ、空乏層を高抵抗半導体層６１にまで十分に延ばすことができる。
【実施例２】
【００３７】
続いて、実施例２に係る半導体レーザの製造方法について説明する。図５は、実施例２に係る半導体レーザの製造方法を説明するためのフロー図である。まず、図５（ａ）に示すように、ｎ型ＩｎＰ基板１０の主面（（１００）面±１°）上に、ｎ型クラッド層２０、活性層３０、ｐ型クラッド層４０、およびコンタクト層８０を成長させる。次に、コンタクト層８０において、メサストライプが形成される領域に、マスク５０をストライプ状に形成する。
【００３８】
ｎ型ＩｎＰ基板１０は、一例として、１．０×１０１８／ｃｍ３のＳｎ（スズ）がドープされたｎ型ＩｎＰからなる。ｎ型クラッド層２０は、一例として、１．０×１０１８／ｃｍ３のＳｉ（シリコン）がドープされた０．５μｍの厚さのｎ型ＩｎＰからなる。活性層３０は、一例として、ＧａＡｌＩｎＡｓからなる層を含む多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ）構造を有する。ＭＱＷ構造のウェルとバリアとの組合せは特に限定されないが、例えば、Ｇａ０．１Ａｌ０．２Ｉｎ０．７Ａｓ（ウェル）／Ｇａ０．１５Ａｌ０．３２Ｉｎ０．５３Ａｓ（バリア）のような組成を有する。ｐ型クラッド層４０は、一例として、１．５×１０１８／ｃｍ３のＺｎ（亜鉛）がドープされた１．５μｍの厚さのｐ型ＩｎＰからなる。コンタクト層８０は、ｐ型クラッド層７０よりもバンドギャップの小さい材料からなり、一例として、１．２×１０１９／ｃｍ３のＺｎ（亜鉛）がドープされた０．３μｍの厚さのｐ型ＩｎＧａＡｓからなる。マスク５０は、一例として、０．５μｍの厚さのＳｉＯ２からなる。
【００３９】
次に、図５（ｂ）に示すように、マスク５０をエッチングマスクとして用いて、コンタクト層８０、ｐ型クラッド層４０、活性層３０、ｎ型クラッド層２０、およびｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施す。それにより、ｎ型ＩｎＰ基板１０上に、メサストライプが形成される。ドライエッチング処理として、例えば、ＳｉＣｌ４を用いたＲＩＥ（Reactive Ion Etching）法を用いることができる。マスク５０を除いたメサストライプの高さは、一例として、３．０μｍである。
【００４０】
次に、図５（ｃ）に示すように、メサストライプの両側の側面から、ｎ型ＩｎＰ基板１０のメサストライプ以外の領域上にかけて、薄膜のｐ型半導体層６３を成長させる。ｐ型半導体層６３は、一例として、４．０×１０１７／ｃｍ３のＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなる。また、ｐ型半導体層６３として、ＩｎＰに格子整合したｐ型ＩｎＧａＡｓ、ｐ型ＩｎＧａＡｓＰ、ｐ型ＩｎＡｌＡｓ、ｐ型ＩｎＡｌＡｓＰ、ｐ型ＩｎＡｌＧａＡｓ、ｐ型ＩｎＡｌＧａＡｓＰのいずれかを用いることができる。なお、ｐ型のドーパントとして、Ｍｇ，Ｂｅなども用いることができる。ｐ型半導体層６３は、５ｎｍ〜４５ｎｍの厚さを有する。
【００４１】
次に、ｐ型半導体層６３上に、メサストライプの両側が埋め込まれるように、高抵抗半導体層６１を成長させる。高抵抗半導体層６１は、Ｆｅ、Ｔｉ、Ｃｏ等の深いアクセプタ準位を形成する不純物がドープされた高抵抗半導体層である。例えば、高抵抗半導体層６１は、一例として、７．０×１０１６／ｃｍ３のＦｅ（鉄）がドープされた２．４μｍの厚さのＩｎＰからなる。
【００４２】
次に、図５（ｄ）に示すように、マスク５０をＨＦ（フッ酸）等を用いて除去する。次に、高抵抗半導体層６１の上面に保護膜９１を形成するとともに、コンタクト層８０、高抵抗半導体層６１の露出領域、および保護膜９１を覆うように、ｐ型電極９２を形成する。また、ｎ型ＩｎＰ基板１０の下面にｎ型電極９３を形成する。保護膜９１は、一例として、０．３μｍのＳｉＯ２からなる。ｐ型電極９２は、一例として、ＴｉとＰｔとＡｕとの積層体からなる。ｎ型電極９３は、一例としてＡｕとＧｅとＮｉとの積層体からなる。
【００４３】
以上の工程により、実施例２に係る半導体レーザ１００ａが完成する。なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。成長温度は、６００℃程度である。また、ＩｎＰは、トリメチルインジウムおよびホスフィンを原料とする。Ｚｎ（亜鉛）をドープする際には、ジメチル亜鉛を用いることができる。Ｆｅ（鉄）をドープする際には、フェロセンを用いることができる。Ｓ（硫黄）をドープする際には、硫化水素を用いることができる。Ｓｉ（シリコン）をドープする際には、ジシランを用いることができる。
【００４４】
本実施例においても、ｐ型半導体層６３を設けることによってリーク電流を抑制することができるとともに、ｐ型半導体層６３の厚さを十分に小さくすることによって、ｐ型半導体層６３を形成する際に不可避的に生じる素子容量を低減することができる。
【００４５】
本実施例においても、ｎ型ＩｎＰ基板１０の主面に対するメサストライプ側面の角度を７５°〜１０５°とすることによって、メサストライプ側面に形成するｐ型半導体層へのｐ型不純物の取り込み効率を高くすることができる。
【００４６】
なお、上記各実施例において、薄膜のｐ型半導体層６３にｐ型不純物と同時に、Ｆｅ、Ｔｉ、Ｃｏ等の深いアクセプタ準位を形成する不純物をドープしてもよい。この場合、上記Ｆｅ等の不純物をドープすることによって、ｐ型半導体層６３から他の領域へのｐ型不純物の拡散を抑制することができる。なお、ｐ型半導体層６３における上記Ｆｅ等の不純物濃度は、高抵抗半導体層６１における濃度と同程度とすることができる。
【００４７】
また、図２〜図５において、活性層３０、マスク５０およびｐ型半導体層６３以外の要素に対しては、ハッチングを省略している。
【００４８】
また、上記各実施例では、本発明に係る光半導体装置の一例として半導体レーザについて説明しているが、それに限られない。例えば、本発明を、半導体光増幅器（ＳＯＡ）等の他の光半導体装置に適用してもよい。
【００４９】
（実験例）
以下、比較例および実施例１に係る半導体レーザの電流特性について調べた。
【００５０】
（サンプル１）
サンプル１として、実施例１に係る半導体レーザの電流特性について調べた。半導体レーザの測定温度を８５℃とし、素子長Ｌを２００μｍとし、ｐ型半導体層６３の厚みを２５ｎｍとし、ｎ型ＩｎＰ基板１０上のｐ型半導体層６３の厚みとｐ型半導体層６３のｐ型ドーパントの濃度との積を１．２５×１０１９ｎｍ／ｃｍ３とした。
【００５１】
（サンプル２）
サンプル２として、比較例に係る半導体レーザの電流特性について調べた。サンプル２は、ｐ型半導体層６３が形成されていないことを除きサンプル１と同様に作製した半導体レーザである。半導体レーザの測定温度を８５℃とし、素子長Ｌを２００μｍとした。
【００５２】
図６は、サンプル１，２の電流特性を示す図である。図６において、横軸は半導体レーザに供給される電流を示し、縦軸は半導体レーザの光出力を示す。サンプル２と比較して、サンプル１では、供給電流１３０ｍＡ程度で光出力が７ｍＷ程度増大した。これは、活性層３０に供給された電子の高抵抗半導体層６１への漏れ出しが抑制された効果によると考えられる。また、サンプル１の半導体レーザの変調動作の周波数応答帯域（３ｄＢ−ｄｏｗｎ帯域）は、１５ＧＨｚであり、１０ＧＨｚを超える十分大きな値を示した。これは、サンプル１の半導体レーザの素子容量が十分小さいことによると考えられる。
【００５３】
なお、本発明は係る特定の実施形態および実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５４】
１０  ｎ型ＩｎＰ基板
２０  ｎ型クラッド層
３０  活性層
４０  ｐ型クラッド層
５０  マスク
６１  高抵抗半導体層
６２  ｎ型ＩｎＰブロック層
６３  ｐ型半導体層
７０  ｐ型クラッド層
８０  コンタクト層
９１  保護膜
９２  ｐ型電極
９３  ｎ型電極
１００  半導体レーザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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