(57)【要約】【課題】各半導体チップの電気接続を確実に行う。製造工程を簡略化することにより、製造コストを低減する。【解決手段】半導体装置は、積層された３層以上の半導体チップと、各半導体チップ内を厚み方向に貫通するように設けられた貫通電極と、ランド部を有する。ランド部は、各半導体チップ内に貫通電極を囲むと共に貫通電極に接触するように設けられる。半導体装置の製造方法は、積層させた各ウェハを厚み方向に貫通すると共にランド部で周囲を囲まれるように、各ウェハ内にスルーホールを形成する工程と、スルーホール内に貫通電極を形成する工程を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に、前記貫通電極を囲むと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置。
【請求項２】
積層された３層以上の半導体チップと、
各半導体チップ内に設けられたランド部と、
各半導体チップ及び各半導体チップ内に設けられたランド部を、厚み方向に貫通すると共に前記貫通電極に接触するように設けられた貫通電極と、
を有する半導体装置。
【請求項３】
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に設けられたランド部であって、前記貫通電極の表面を一周して覆うと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置。
【請求項４】
前記ランド部は、前記貫通電極側に突起を有し、
前記ランド部は、前記突起を介して前記貫通電極に接触する、請求項１〜３の何れか１項に半導体装置。
【請求項５】
前記突起の突出量は１μｍ以下である、請求項４に半導体装置。
【請求項６】
前記積層された半導体チップは、ベース基板に電気的に接続され、
前記積層された半導体チップのうち、前記ベース基板に直接、電気的に接続された半導体チップはインターフェースチップであり、前記インターフェースチップ以外の半導体チップはＤＲＡＭを有する、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハ及び各ランド部を厚み方向に貫通するようにスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの周囲を一周して覆うように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより、前記ランド部に接触するように貫通電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項９】
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの内壁の一部を構成するように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記スルーホールを形成する工程は、
ＳＦ6及びＣＦ4のうち少なくとも一方のガスを用いて、前記ウェハのランド部以外の部分をドライエッチングする工程と、
ＢＣｌ3及びＣｌ2のうち少なくとも一方のガスを用いて、前記ウェハのランド部をドライエッチングする工程と、
を有する、請求項７〜９の何れか１項に半導体装置の製造方法。
【請求項１１】
前記ウェハを積層させる工程において、
内側に第１の開口及び前記第１の開口内に突出した突起を有する前記ランド部を備えたウェハを積層し、
前記スルーホールを形成する工程において、
少なくとも前記突起が全て露出するように前記スルーホールを形成する、請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記突起の第１の開口内への突出量は１μｍ以下である、請求項１１に半導体装置の製造方法。
【請求項１３】
前記スルーホールを形成する工程は、
積層したウェハ上に、第２の開口を有するレジストマスクを設ける工程と、
前記レジストマスクを用いて、前記第２の開口の径よりも前記スルーホールの少なくとも一部の径の方が大きくなるようにドライエッチングを行う工程を有する、請求項７〜９、１１及び１２の何れか１項に半導体装置の製造方法。
【請求項１４】
前記貫通電極を形成する工程の後に、
前記ウェハをダイシングして、積層させた半導体チップを得る工程を有する、請求項７〜１３の何れか１項に半導体装置の製造方法。
【請求項１５】
前記ウェハを積層させる工程において、
インターフェースチップを有するウェハ上に、ＤＲＡＭを備えた半導体チップを有するウェハを２層以上、積層し、
前記半導体チップを得る工程の後に、
前記積層させた半導体チップを構成するインターフェースチップを、ベース基板上に電気的に接続させる工程を有する、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化には加工コストの増加や信号遅延の問題等、各種の限界が生じている。この限界を解決する一方法として、ＬＳＩを三次元的に積層する方法が注目されている。この方法を低コストで実現するためには、積層したＬＳＩの層間をどの時点で、どのような方法で接続するか、が重要となっている。
【０００３】
ＬＳＩの層間を接続するための各種方法の比較が、非特許文献１（ＥＭＣ−３Ｄ  Ｓｙｍｐｏｓｉｕｍ（Ａｐｒｉｌ  ２００７）でＹｏｌｅ  Ｄｅｖｅｌｏｐｐｅｍｅｎｔ）から紹介されている。非特許文献１によれば、層間接続の方法は４種類に大別することができる。
【０００４】
即ち、半導体回路を形成する前にウェハを貫通するヴィアプラグ（Ｔｈｒｏｕｇｈ  Ｓｉ  Ｖｉａ：ＴＳＶ）を形成しておくＶｉａ  Ｆｉｒｓｔ法と、半導体回路を形成してからヴィアプラグを形成するＶｉａ  Ｌａｓｔ法がある。
【０００５】
Ｖｉａ  Ｆｉｒｓｔ法ではトランジスタ素子を形成前にヴィアプラグを形成するか、トランジスタ素子を形成した後でヴィアプラグを形成するかで、Ｂｅｆｏｒｅ  ＣＭＯＳとＡｆｔｅｒ  ＣＭＯＳに分類される。また、Ｖｉａ  Ｌａｓｔ法では、ウェハを積層する前にヴィアプラグを形成しておくＢｅｆｏｒｅ  Ｂｏｎｄｉｎｇ法と、ウェハを積層してからヴィアプラグを形成するＡｆｔｅｒ  Ｂｏｎｄｉｎｇ法がある。上記のように、層間接続の方法は、合計４種類に大別されている。
【０００６】
Ｂｅｆｏｒｅ  Ｂｏｎｄｉｎｇ法では、図１Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａにヴィアプラグ２を形成する。図１Ｂに示すように、このウェハ３ａの一方の面にガラス等で出来た支持体４を貼り付ける。図１Ｃに示すように、ウェハ３ａの他方の面をヴィアプラグが露出するまで薄く研削する。この後、ヴィアプラグ２の表面に接続バンプ５を形成する。図１Ｄに示すように、接続バンプ５を介して、ウェハどうしを貼り合わせる。このような工程を複数回、繰り返して、ウェハ３ａ〜３ｄからなる多層の積層ウェハを得る。そして、ウェハ間にアンダーフイルを充填するなどして、層間の接着強度を強化した後、図１Ｅに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。
【０００７】
Ａｆｔｅｒ  Ｂｏｎｄｉｎｇ法の具体例は、非特許文献２（Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ  ３Ｄ  Ｓｙｓｔｅｍ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ  ２００７（Ｍａｒｃｈ  ２００７）の“３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙｆｏｒ  Ａｄｖａｎｃｅｄ  Ｆｏｃａｌ  Ｐｌａｎｅｓ”（ｐ３−１））にも詳述されている。非特許文献２によれば、図２Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａの一方の面にガラス等で出来た支持体４を貼り付ける。図２Ｂに示すように、ウェハ３ａの他方の面を薄く研削する。図２Ｃに示すように、ウェハ３ａを別のウェハ３ｂと貼り合わせる。図２Ｄに示すように、ドライエッチングにより、貼り合わせたウェハ内にヴィアホール（図示していない）を開けた後、導電材料を充填してヴィアプラグ２を形成する。これにより貼り合わせた２枚のウェハ間を電気的に接続する。図２Ｅに示すように、３層目以降も同様な方法を繰り返して多層の積層ウェハを得る。図２Ｆに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。
【０００８】
また、上記Ｖｉａ  Ｆｉｒｓｔ法及びＶｉａ  Ｌａｓｔ法以外の方法として、ＴＨ（Ｔｈｒｏｕｇｈ  Ｈｏｌｅ）法が提案されている。図３に、ＴＨ法による積層ウェハの形成工程を示す。図３Ａに示すように、ＣＭＯＳトランジスタ１を形成したウェハ３ａの一方の面にガラス等で出来た支持体４に貼り付ける。図３Ｂに示すように、ウェハ３ａの他方の面を薄く研削する。図３Ｃに示すように、ウェハどうしを貼り合わせた後、支持体を剥離する。図３Ｄに示すように、この操作を複数回、繰り返して、所望の積層ウェハを得る。図３Ｅに示すように、この後、フォトリソグラフィー工程によりドライエッチング用のレジストマスク（図示していない）を形成し、ＴＨ法を設ける位置にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、全てのウェハに一括してスルーホール（図示していない）を形成する。この後、必要に応じてスルーホールの内面にシード膜を設けて、導電材料２を充填する。これにより、積層したウェハ内に設けられた半導体回路がウェハ間で電気的に接続する。図３Ｆに示すように、回路ブロック毎にダイシングして三次元ＬＳＩの半導体チップ６を得る。
【０００９】
また、特許文献１〜３には、ウェハの積層技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１００６５６号公報
【特許文献２】特開２００７−１５８１９９号公報
【特許文献３】特開２００４−３１９７０７号公報
【非特許文献】
【００１１】
【非特許文献１】ＥＭＣ−３Ｄ  Ｓｙｍｐｏｓｉｕｍ（Ａｐｒｉｌ  ２００７）、Ｙｏｌｅ  Ｄｅｖｅｌｏｐｐｅｍｅｎｔ
【非特許文献２】Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ  ３Ｄ  Ｓｙｓｔｅｍ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ  ２００７（Ｍａｒｃｈ  ２００７）  「３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙｆｏｒ  Ａｄｖａｎｃｅｄ  Ｆｏｃａｌ  Ｐｌａｎｅｓ（ｐ３−１）」
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のＢｅｆｏｒｅ  Ｂｏｎｄｉｎｇ法では、比較的、容易に層間の接続が行える利点があるものの、層間接続に接続バンプの金属接合を用いるため、微細な電極を多数接合することが難しかった。
【００１３】
そこで考えられた方法がＡｆｔｅｒ  Ｂｏｎｄｉｎｇ法である。この方法によると半導体の前工程で用いる層間配線のヴィアプラグの形成と同様の方法でフォトリソグラフィー、ドライエッチング、及びメタライズを行うことによりウェハ間の接続を行うことができる。しかしながら、この方法は、薄化したウェハを一層毎に貼りあわせながら、フォトリソグラフィー、ドライエッチング、及びメタライズの工程を繰り返すため、加工工数が膨大となり、製造コストが高くなる難点があった。
【００１４】
また、ＴＨ法のように積層された層間の配線回路同士を一括穴開けして、その後でめっきで層間回路を接続する方法はプリント配線基板で既に広く利用されている技術である。しかし、プリント配線基板では、ドリルで機械的に一括穴開けしており、（ａ）層内の材料構成に関わらず同一径の穴あけが可能なこと、（ｂ）接続する配線層の厚さが１０〜１００μｍと厚い、という特性を有する。このため、プリント配線基板では、ドリルで開口した配線断面とスルーホール内に充填した導電材料は、比較的容易に電気的な接続が可能であった。
【００１５】
しかしながら、半導体回路のように配線層の厚さが１０μｍ以下で、Ｓｉと配線金属とでは加工効率の異なるＲＩＥによりスルーホールを形成し、層間の接続を確実に行うためには複雑な加工工程が必要であった。このため、これまで半導体の積層ウェハに対してはＴＨ法で多数の層間を一括接続する技術は実現できていなかった。
【課題を解決するための手段】
【００１６】
一実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に、前記貫通電極を囲むと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置に関する。
【００１７】
他の実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内に設けられたランド部と、
各半導体チップ及び各半導体チップ内に設けられたランド部を、厚み方向に貫通すると共に前記貫通電極に接触するように設けられた貫通電極と、
を有する半導体装置に関する。
【００１８】
他の実施形態は、
積層された３層以上の半導体チップと、
各半導体チップ内を、厚み方向に貫通するように設けられた貫通電極と、
各半導体チップ内に設けられたランド部であって、前記貫通電極の表面を一周して覆うと共に前記貫通電極に接触するように設けられたランド部と、
を有する半導体装置に関する。
【００１９】
他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハ及び各ランド部を厚み方向に貫通するようにスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【００２０】
他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの周囲を一周して覆うように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより、前記ランド部に接触するように貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【００２１】
他の実施形態は、
ランド部を有する３層以上のウェハを積層させる工程と、
各ウェハを厚み方向に貫通すると共に、前記ランド部がスルーホールの内壁の一部を構成するように、各ウェハ内にスルーホールを形成する工程と、
前記スルーホール内に導電材料を埋め込むことにより貫通電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００２２】
各半導体チップは、貫通電極及び各半導体チップ内に設けたランド部によって電気接続されるため、電気接続を確実に行うことができる。
【００２３】
ウェハを積層後、１回の工程で積層ウェハを貫通するスルーホールを形成することができ、製造工程を簡略化できる。この結果、製造コストを低減することができる。
【図面の簡単な説明】
【００２４】
【図１】従来のＢｅｆｏｒｅ  Ｂｏｎｄｉｎｇ法を説明する図である。
【図２】従来のＡｆｔｅｒ  Ｂｏｎｄｉｎｇ法を説明する図である。
【図３】従来のＴｈｒｏｕｇｈ  Ｈｏｌｅ法を説明する図である。
【図４】第１実施例の半導体装置の製造方法を説明する図である。
【図５】第１実施例の半導体装置の製造方法を説明する図である。
【図６】第１実施例の半導体装置の製造方法を説明する図である。
【図７】第２実施例の半導体装置の製造方法を説明する図である。
【図８】第２実施例の半導体装置の製造方法を説明する図である。
【図９】第２実施例の半導体装置の製造方法を説明する図である。
【図１０】従来例の半導体装置の製造方法を説明する図である。
【図１１】従来例の半導体装置の製造方法を説明する図である。
【図１２】第３実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００２５】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００２６】
（第１実施例）
図４Ａは、層間接続を行うためのランド部を配線部に設けた４層のＳｉウェハ３１１、３１２、３１３、３１４を積層した断面図を示している。図４Ｂは、図４Ａの平面構造を示したものであるが、ここではランド部のみが透視的に表現されておりＳｉなど他の部分は表示していない。また、図４Ｂでは各ランド部の位置関係を明確にさせるため各ランド部のハッチングを変えて示しており、図４Ａと４Ｂのハッチングは一致していない。また、図４Ｂでは、最も下に位置するランド部３０４は、上のランド部に隠れて見えないため、表示していない。以下、図５も図４と同じように示す。
【００２７】
ランド部は、導電材料の成膜後、導電材料をランド部の形状にエッチングを行うことによって形成することができる。
【００２８】
各Ｓｉウェハ３１１、３１２、３１３、３１４にはそれぞれ、ランド部３０１、３０２、３０３、３０４が設けられている。ランド部の位置はウェハ積層時の位置ずれにより２−３μｍ程度の重ね合わせ誤差がある。各ランド部３０１、３０２、３０３、３０４にはそれぞれ、配線３２０が引き出されている。配線３２０は、素子や配線等から構成される内部回路と結線されている。
【００２９】
図５Ａは、図４に示した積層ウェハの表面上に、中央部を開口したレジストマスク３０６を設けた後、このレジストマスク３０６を用いてウェハをドライエッチングし、積層ウェハの４層目までスルーホール３０７を形成した状態を示している。図５Ｂは、図５Ａの平面構造を示したものである。
【００３０】
半導体回路が形成されたウェハはＳｉ等のＳｉ系材料、ＳｉＯ2、ＳｉＮ等の絶縁材料、ランド部などを構成するＡｌやＣｕの導体材料で構成されており、これらの異なった材料を同一のガスで一括してエッチングングすることができない。このため、Ｓｉ系材料にはＳＦ6等のＦ系ガス、絶縁材料にはＣＦ4、導体材料にはＢＣｌ3及びＣｌ2等のＣｌ系のガスを用いて、エッチングを行う。これらのガスは例えば、０．１〜１Ｐａの圧力、１〜５ｋＷのプラズマエッチングに用いることができる。このように各材料に適したエッチングガスに切り替えながら、ドライエッチングを行う。これにより、図５Ａに示すＳｉウェハを貫通するスルーホール３０７を形成する。
【００３１】
スルーホール３０７を形成後、図６に示すように、スルーホール３０７内にスパッタやめっき等の方法で金属導電材料を充填することにより、貫通電極３０８を形成する。この貫通電極３０８により、４層のウェハはランド部を介して電気的に接続する。
【００３２】
その後、各ウェハをダイシングすることによって、半導体チップを得る。この際、ダイシング後の各半導体チップ内にはランド部及び貫通電極が存在し、各半導体チップ間はランド部及び貫通電極を介して、電気的に接続されるようにする。
【００３３】
本実施例では、各半導体チップは、貫通電極及び各半導体チップ内に設けたランド部によって電気接続されている。このため、電気接続を確実に行うことができる。また、ウェハを積層後、１回の工程で積層ウェハを貫通するスルーホールを形成することができ、製造工程を簡略化できる。この結果、製造コストを低減することができる。
【００３４】
なお、本実施例では、ウェハを４層、積層させた例を示したが、積層させるウェハの枚数は４層に限定されるわけではなく、３層又は５層以上であっても良い。
【００３５】
（第２実施例）
本実施例は予め、ランド部内部の第１の開口内に微小突起を有するランド部を設け、微小突起を介してランド部を貫通電極に接続させた半導体装置に関するものである。
【００３６】
図７Ａに示すように、予め内側に第１の開口３１５を有すると共に、第１の開口内に微小突起３３０を有するランド部３０１、３０２、３０３、３０４を形成した、４層のウェハ３１１、３１２、３１３、３１４を積層する。ランド部３０１、３０２、３０３、３０４は、導電材料の成膜後、導電材料をランド部の形状にエッチングすることによって形成することができる。微小突起３３０の第１の開口３１５内への突出量は１μｍ以下であることが好ましい。また、図７Ａのように、１つのランド部に設ける微小突起の数は１つに限らず、１つのランド部に対して複数の微小突起を設けても良い。
【００３７】
図７Ｂは、図７Ａの平面構造を示したものであるが、ここではランド部のみが透視的に表現されており、Ｓｉなど他の部分は表示していない。図７Ｂでは各ランド部の位置関係を明確にさせるため各ランド部のハッチングを変えて示しており、図７Ａと７Ｂのハッチングは一致していない。また、図７Ｂでは、最も下に位置するランド部３０４は、上のランド部に隠れて見えないため、表示していない。以下、図８、１０、及び１１も図７と同じように示す。
【００３８】
次に、図８Ａに示すように、積層ウェハの表面上に、第２の開口３１６を有するレジストマスク３０６を形成した後、このレジストマスク３０６を用いたドライエッチングにより、積層ウェハ内に一括してスルーホール３０７を形成する。このドライエッチングでは、ガス圧や印加電圧等の条件を調節することによって、積層ウェハにおいて、レジストマスクの第２の開口３１６の寸法よりも大きな領域がエッチングされるアンダーカットを発生させることができる。微小突起の大きさに対して、アンダーカット量を適宜、調節することにより、微小突起の下側のＳｉ系材料をエッチング除去して微小突起３３０がスルーホール内に突出した構造を得ることができる。
【００３９】
図９に示すように、スルーホール３０７内にスパッタやめっき等の方法で金属導体を充填することにより貫通電極３０８を形成する。この貫通電極３０８により、４層の層間はランド部を介して電気的に接続される。
【００４０】
この時、図１０及び１１に示すように、従来の半導体装置では、ウェハ各層に積層時の位置ずれがある場合、ランド部がエッチングマスクとなり、位置ずれの状態によっては図１１Ａの第４層のようにランド部がスルーホール３０７に露出しない層が発生する場合が生じる。このような場合、開口部に導電材料を充填しても第４層は電気的な接続が不可能であり、接続不良が発生してしまう。
【００４１】
これに対して、本実施例では、ランド部に微小突起を設けたため、ウェハの積層時に位置ずれが生じた場合であっても、微小突起を介して各ウェハ間の電気接続を確実に行うことができる。
【００４２】
その後、各ウェハをダイシングすることによって、半導体チップを得る。
【００４３】
（第３実施例）
本実施例は、ダイシング後の積層された半導体チップを、ベース基板に電気接続させ、かつ１層以上の半導体チップがＤＲＡＭを有する高集積ＤＲＡＭのパッケージに関するものである。以下、図１２を参照して本実施例を説明する。なお、以下の説明では、貫通電極及びランド部の具体的な構造は第１又は第２実施例で説明した通りであるため、説明を省略する。
【００４４】
半導体チップ２３、２４はＤＲＡＭのコアチップであり、主にメモリセル回路から形成されている。半導体チップ２２はインターフェースチップであり、コアチップ（２３、２４）へのデータの入出力を制御するロジック回路から形成されている。アタッチフィルム２５によって金属製のリードフレーム２６に固定されている。半導体チップ２４は、アタッチフィルム２５によって金属製のリードフレーム２６に固定されている。各半導体チップは貫通電極の形成後に、ダイシングによって個片化されている。積層する半導体チップは、貫通電極の配置が同じであればよく、チップの大きさは異なっていてもよい。
【００４５】
２１はベース基板で、半導体チップ２２とは、端子２９を介して接続している。半導体チップ間には樹脂３０が充填されて、各半導体チップを保護している。ベース基板２１には、複数の半田ボール２７を備えており、配線層２８および端子２９を介して、インターフェースチップ（２２）の貫通電極と接続している。半田ボール２７には、外部からの入出力信号、電源電圧等が印加される。
【符号の説明】
【００４６】
１  ＣＭＯＳトランジスタ
２  ヴィアプラグ
３ａ、３ｂ、３ｃ、３ｄ  ウェハ
４  支持体
５  接続バンプ
６  半導体チップ
２１  ベース基板
２２  インターフェースチップ
２３、２４  ＤＲＡＭのコアチップ
２５  アタッチフィルム
２６  リードフレーム
２７  半田ボール
２８  配線層
２９  端子
３０  樹脂
３０１、３０２、３０３、３０４  ランド部
３０６  レジストマスク
３０７  スルーホール
３０８  導電材料
３１１、３１２、３１３、３１４  Ｓｉウェハ
３２０  配線
３３０  微小突起
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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