(57)【要約】【課題】スイッチング速度や破壊耐量を向上することができる縦型半導体素子を備えた半導体装置を提供する。【解決手段】スーパージャンクション構造を構成するｎ型領域２およびｐ型領域３の上面レイアウトをセル領域と外周領域とで異ならせる。そして、外周領域では、ｐ型領域３ｂが表面だけでなく深さ方向においても互いに連結され、外周領域の外周側から内周側に至るまで繋がった構造となるようにする。これにより、ホール（キャリア）が引き抜かれるときに、外周領域のｐ型領域３ｂの表面のみでなく、深い位置も含めた広い範囲をホールの電流経路とすることができる。したがって、従来と比較してホールの電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面および裏面を有する第１導電型または第２導電型の半導体基板（１）の前記主表面側に形成され、第１導電型領域（２、２ａ、２ｂ）と第２導電型領域（３、３ａ、３ｂ）とが交互に繰り返し形成されたスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域を設け、該セル領域において前記半導体基板（１）の前記主表面側に配置される表面電極（１１）と前記裏面側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子が形成されていると共に、前記セル領域の外周を囲む外周領域のうち少なくとも前記セル領域側となる内周側にも前記スーパージャンクション構造が備えられ、
前記外周領域に配置された前記第２導電型領域（３ｂ）は、前記外周領域の外周側から内周側に至るまで深さ方向において繋がった構造とされていることを特徴とする縦型半導体素子を備えた半導体装置。
【請求項２】
前記外周領域に配置された前記第２導電型領域（３ｂ）は、前記セル領域に対して放射状に延びる部分により、前記外周領域の外周側から内周側に至るまで繋がった構造とされていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
【請求項３】
前記セル領域は正方形もしくは長方形とされており、
前記外周領域に配置された前記第２導電型領域（３ｂ）は、前記セル領域の各辺に対して垂直方向部分を含み、当該垂直方向部分により、前記外周領域の外周側から内周側に至るまで繋がった構造とされていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
【請求項４】
前記外周領域に配置された前記第２導電型領域（３ｂ）は、前記セル領域の各辺に対して平行方向部分を含み、前記垂直方向部分と前記平行方向部分とによってメッシュ状とされていることを特徴とする請求項３に記載の縦型半導体素子を備えた半導体装置。
【請求項５】
前記外周領域に配置された前記第２導電型領域（３ｂ）は、メッシュ状にレイアウトされ、前記外周領域に配置された前記第１導電型領域（２ｂ）は、前記外周領域に配置された前記第２導電型領域（３ｂ）によって分断されたドット状にレイアウトされていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
【請求項６】
前記外周領域に配置された前記第２導電型領域（３ｂ）は、正方形状、平行四辺形、円形のいずれかの形状に分断されたレイアウトとされていることを特徴とする請求項５に記載の縦型半導体素子を備えた半導体装置。
【請求項７】
前記セル領域に配置された前記第１導電型領域（２ａ）のレイアウトが前記外周領域に配置された前記第２導電型領域（３ｂ）のレイアウトとされると共に、前記セル領域に配置された前記第２導電型領域（３ａ）のレイアウトが前記外周領域に配置された前記第１導電型領域（２ｂ）のレイアウトとされることで、前記セル領域に配置された前記第１導電型領域（２ａ）および前記第２導電型領域（３ａ）のレイアウトに対して、前記外周領域に配置された前記第１導電型領域（２ｂ）および前記第２導電型領域（３ｂ）のレイアウトが反転させられていることを特徴とする請求項６に記載の縦型半導体素子を備えた半導体装置。
【請求項８】
前記第２導電型領域（３）は、前記第１導電型領域に対して第２導電型不純物をイオン注入することによって形成されており、
前記外周領域に配置された前記第２導電型領域（３ｂ）は、該外周領域の内周側から外周側に向かうに連れて深さが浅くなっていることを特徴とする請求項１ないし７のいずれか１つに記載の縦型半導体素子を備えた半導体装置。
【請求項９】
主表面および裏面を有する第１導電型または第２導電型の半導体基板（１）の前記主表面側に形成され、第１導電型領域（２、２ａ、２ｂ）と第２導電型領域（３、３ａ、３ｂ）とが交互に繰り返し形成されることで構成されたスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域を設け、該セル領域において前記半導体基板（１）の前記主表面側に配置される表面電極（１１）と前記裏面側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子が形成されていると共に、前記セル領域の外周を囲む外周領域のうち少なくとも前記セル領域側となる内周側にも前記スーパージャンクション構造が備えられ、
前記外周領域に配置された前記第２導電型領域（３ｂ）は、前記外周領域の外周側から内周側に至るまで繋がった構造とされてなる縦型半導体素子を備えた半導体装置の製造方法であって、
前記半導体基板（１）を用意したのち、前記第１導電型領域（２、２ａ、２ｂ）を構成するための第１導電型層（２０）をエピタキシャル成長にて形成する工程と、
前記第１導電型層（２０）の上に前記第２導電型領域（３、３ａ、３ｂ）の形成予定位置が開口するマスクを配置したのち、該マスクを用いたエッチングにより、前記第１導電型層（２）における前記第２導電型領域（３、３ａ、３ｂ）の形成予定位置にトレンチ（２１）を形成する工程と、
前記トレンチ（２１）内を埋め込むように第２導電型層をエピタキシャル成長させたのち、該第２導電型層を平坦化することで、前記第１導電型層（２１）によって前記第１導電型領域（２、２ａ、２ｂ）を構成すると共に前記第２導電型層によって前記第２導電型領域（３、３ａ、３ｂ）を構成し、前記スーパージャンクション構造を構成する工程と、
前記セル領域において、前記第１導電型領域（２ａ）および前記第２導電型領域（３ａ）の表層部に第２導電型不純物をイオン注入することで第２導電型のベース領域（４）を形成する工程と、
前記ベース領域（４）内に前記半導体素子の構成要素を作り込む工程と、を含んでいることを特徴とする縦型半導体素子を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）からなるスーパージャンクション構造を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置がある。図１１は、スーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図であり、図１２は、図１１のＺ−Ｚ’断面図である。これらの図を参照して当該半導体装置について説明する。
【０００３】
図１１に示すように、半導体装置は、縦型半導体素子が配置されるセル領域と、セル領域の外周を囲むように配置された耐圧構造を構成する外周領域とを備えた構成とされる。図１２に示すように、単結晶シリコンで構成されたｎ+型基板Ｊ１の主表面上にはｎ型領域Ｊ２が形成されている。このｎ型領域Ｊ２には、紙面垂直方向および左右方向を長手方向とする格子状（メッシュ状）のトレンチＪ３が等間隔に並べられて形成されており、このトレンチＪ３内を埋め込むようにｐ型領域Ｊ４が形成されている。これにより、ｎ型領域Ｊ２とｐ型領域Ｊ４とが交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。このスーパージャンクション構造の上面レイアウトは、図１１に示されるように、ｎ型領域Ｊ２が縦方向および横方向に複数本ストライプ状に延設されたものが互いに交叉するように配置された格子状（メッシュ状）とされ、セル領域と外周領域において同じレイアウトとされている。
【０００４】
したがって、ｐ型領域Ｊ４は、ｎ型領域Ｊ２によって分断されてドット状に配置された状態となっている。しかし、外周領域に備えられたｐ型領域Ｊ４は、ホールの引き抜きを行えるようにしなければならず、各ｐ型領域Ｊ４同士が分断されたままだとホールの引き抜きが行えない。このため、図１２に示したように、スーパージャンクション構造の表面にｐ型層Ｊ５をエピタキシャル成長によって形成し、このｐ型層Ｊ５を通じて外周領域の各ｐ型領域Ｊ４が導通させられるようにしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−７６３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、基板表面側に設けられたｐ型層Ｊ５によって外周領域の各ｐ型領域Ｊ４を導通させる構造の場合、静的な耐圧は確保できるものの、基板表面にのみ形成されているｐ型層Ｊ５を通じてすべてのホールを引き抜か無ければならない。このため、スイッチングなどの動特性では、ホールの電流経路が狭いために、スイッチング速度の低下や破壊耐量の低下を招くという問題がある。
【０００７】
また、半導体装置の製造方法としては、ｐ型層Ｊ５を形成するためのエピタキシャル成長工程が必要になるため、工程数増加を招くこととなる。
【０００８】
本発明は上記点に鑑みて、スイッチング速度や破壊耐量を向上することができる縦型半導体素子を備えた半導体装置を提供することを目的とする。また、従来と比較して製造工程数の削減を図ることができる半導体装置の製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型領域（２、２ａ、２ｂ）と第２導電型領域（３、３ａ、３ｂ）とが交互に繰り返されたスーパージャンクション構造が構成された領域内にセル領域を設け、該セル領域において半導体基板（１）の主表面側に配置される表面電極（１１）と裏面側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子が形成されていると共に、セル領域の外周を囲む外周領域のうち少なくともセル領域側となる内周側にもスーパージャンクション構造が備えられた縦型半導体素子を備えた半導体装置において、外周領域に配置された第２導電型領域（３ｂ）は、外周領域の外周側から内周側に至るまで深さ方向において繋がった構造とされていることを特徴としている。
【００１０】
このように、外周領域の第２導電型領域（３ｂ）が表面だけでなく深さ方向においても繋がった構造となるようにしている。このため、キャリアが引き抜かれるときに、外周領域の第２導電型領域（３ｂ）の表面のみでなく、深い位置も含めた広い範囲を電流経路とすることができる。したがって、従来と比較して電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
【００１１】
例えば、請求項２に記載したように、外周領域に配置された第２導電型領域（３ｂ）を、セル領域に対して放射状に延びる部分により、外周領域の外周側から内周側に至るまで繋がった構造とすることができる。
【００１２】
また、請求項３に記載したように、セル領域は正方形もしくは長方形とされている場合、外周領域に配置された第２導電型領域（３ｂ）を、セル領域の各辺に対して垂直方向部分を有した構造とし、当該垂直方向部分により、外周領域の外周側から内周側に至るまで繋がった構造とすることができる。
【００１３】
この場合、請求項４に記載したように、外周領域に配置された第２導電型領域（３ｂ）を、セル領域の各辺に対して平行方向部分を有した構造とし、垂直方向部分と平行方向部分とによってメッシュ状とすることができる。
【００１４】
また、請求項５に記載したように、外周領域に配置された第２導電型領域（３ｂ）をメッシュ状にレイアウトとし、外周領域に配置された第１導電型領域（２ｂ）が外周領域に配置された第２導電型領域（３ｂ）によって分断されたドット状にレイアウトされるようにすることもできる。
【００１５】
この場合、請求項６に記載したように、外周領域に配置された第２導電型領域（３ｂ）を正方形状、平行四辺形、円形のいずれかの形状に分断されたレイアウトとすることができる。または、第２導電型領域（３ｂ）を他の多角形や楕円形としても良い。
【００１６】
また、請求項７に記載したように、セル領域に配置された第１導電型領域（２ａ）のレイアウトが外周領域に配置された第２導電型領域（３ｂ）のレイアウトとされると共に、セル領域に配置された第２導電型領域（３ａ）のレイアウトが外周領域に配置された第１導電型領域（２ｂ）のレイアウトとされることで、セル領域に配置された第１導電型領域（２ａ）および第２導電型領域（３ａ）のレイアウトに対して、外周領域に配置された第１導電型領域（２ｂ）および第２導電型領域（３ｂ）のレイアウトが反転させられた構造とすることもできる。
【００１７】
なお、外周領域に配置された第２導電型領域（３ｂ）の深さは外周領域の外周側から内周側に至るまですべて同じ深さである必要はなく、例えば、請求項８に記載したように、第２導電型領域（３）を第１導電型領域に対して第２導電型不純物をイオン注入することで形成する場合には、外周領域に配置された第２導電型領域（３ｂ）が該外周領域の内周側から外周側に向かうに連れて深さが浅くなるような構造であっても構わない。
【００１８】
また、請求項１ないし７に記載した縦型半導体素子を備えた半導体装置に関しては、例えば請求項９に記載した製造方法によって製造しても良い。
【００１９】
具体的には、半導体基板（１）を用意したのち、第１導電型領域（２、２ａ、２ｂ）を構成するための第１導電型層（２０）をエピタキシャル成長にて形成する工程と、第１導電型層（２０）の上に第２導電型領域（３、３ａ、３ｂ）の形成予定位置が開口するマスクを配置したのち、該マスクを用いたエッチングにより、第１導電型層（２）における第２導電型領域（３、３ａ、３ｂ）の形成予定位置にトレンチ（２１）を形成する工程と、トレンチ（２１）内を埋め込むように第２導電型層をエピタキシャル成長させたのち、該第２導電型層を平坦化することで、第１導電型層（２１）によって第１導電型領域（２、２ａ、２ｂ）を構成すると共に第２導電型層によって第２導電型領域（３、３ａ、３ｂ）を構成し、スーパージャンクション構造を構成する工程と、セル領域において、第１導電型領域（２ａ）および第２導電型領域（３ａ）の表層部に第２導電型不純物をイオン注入することで第２導電型のベース領域（４）を形成する工程と、ベース領域（４）内に半導体素子の構成要素を作り込む工程と、を含む製造方法によって、請求項１に記載の半導体装置を製造することができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図であり、（ａ）は半導体装置全体の上面図、（ｂ）は（ａ）の領域Ｒの部分拡大図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図２に示す断面での半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図である。
【図６】本発明の第３実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図である。
【図７】本発明の第４実施形態にかかる半導体装置の製造工程を示した断面図である。
【図８】他の実施形態で説明する半導体装置の上面レイアウト図である。
【図９】他の実施形態で説明する半導体装置の上面レイアウト図である。
【図１０】他の実施形態で説明する半導体装置の上面レイアウト図である。
【図１１】スーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図である。
【図１２】図１１のＺ−Ｚ’断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図であり、（ａ）は半導体装置全体の上面図、（ｂ）は（ａ）の領域Ｒの部分拡大図である。また、図２は、図１のＡ−Ａ’断面図である。これらの図を参照して当該半導体装置について説明する。
【００２４】
図１（ａ）、（ｂ）に示されるように、半導体装置は、縦型ＭＯＳＦＥＴが配置されるセル領域と、セル領域の外周を囲むように配置された耐圧構造を構成する外周領域とを備えた構成とされる。
【００２５】
図２に示すように、単結晶シリコンで構成されたｎ+型基板１の主表面上にドリフト層を構成するｎ型領域２とｎ型領域２以外の部分に配置されたｐ型領域３とが交互に繰り返し形成されたスーパージャンクション構造が形成されている。本実施形態の半導体装置では、このスーパージャンクション構造を構成するｎ型領域２およびｐ型領域３のレイアウトについて、従来に対して変更している。具体的には、セル領域と外周領域とでｎ型領域２およびｐ型領域３の上面レイアウトを変えている。
【００２６】
セル領域のｎ型領域２ａおよびｐ型領域３ａは、以下のように構成されている。すなわち、図１（ｂ）に示すように、ｎ型領域２ａは、四角形状（正方形もしくは長方形）とされたセル領域の各辺の垂直方向および平行方向を長手方向とする格子状（メッシュ状）のレイアウトとされており、ｐ型領域３ａは、ｎ型領域２ａによって複数に分断されたドット形状とされている。このセル領域におけるｎ型領域２ａおよびｐ型領域３ａの構造は従来と同様の構造となっている（図１１参照）。
【００２７】
一方、外周領域のｎ型領域２ｂおよびｐ型領域３ｂは、以下のように構成されている。すなわち、図１（ｂ）に示すように、外周領域のｎ型領域２ｂおよびｐ型領域３ｂは、セル領域におけるｎ型領域２ａおよびｐ型領域３ａを反転させたレイアウトとされている。具体的には、ｐ型領域３ｂは、セル領域の各辺の垂直方向および平行方向を長手方向とする格子状（メッシュ状）のレイアウトとされており、ｎ型領域２ｂは、ｐ型領域３ｂによって複数に分断されたドット形状とされている。このため、本実施形態では、外周領域のｐ型領域３ｂは、その深さ方向全域において接続され、外周領域の外周側から内周側に至るまでｐ型領域３ｂが繋がった構造とされている。つまり、図２に示す断面では、ｐ型領域３ｂが分断された状態となっているが、ｐ型領域３ｂの表面からｎ+型基板１と接する最深部に至るまで、隣り合うｐ型領域３ｂ同士が連結されている。
【００２８】
また、図２に示すように、セル領域では、スーパージャンクション構造を構成するｎ型領域２およびｐ型領域３の表層部にトレンチゲート構造で構成される縦型ＭＯＳＦＥＴの各部が形成されている。
【００２９】
具体的には、ｎ型領域２およびｐ型領域３の表層部にｐ型ベース領域４が形成されており、このｐ型ベース領域４の表層部には、ｎ型領域２よりも高不純物濃度とされたソース領域となるｎ+型領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域６が形成されている。
【００３０】
また、ｎ+型領域５およびｐ型ベース領域４を貫通してｎ型領域２ｂに達するようにトレンチ７が形成されていると共に、トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、さらにゲート絶縁膜８の表面にトレンチ７を埋め込むようにゲート電極９が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ７は、図１（ｂ）中に示たように、スーパージャンクション構造を構成するｎ型領域２と対応した上面レイアウト、つまりセル領域の各辺の垂直方向および平行方向を長手方向とする格子状（メッシュ状）のレイアウトとされている。
【００３１】
また、トレンチゲート構造の上方にはゲート電極９を覆うように酸化膜などで構成された層間絶縁膜１０が形成されており、この層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極となる表面電極１１が形成されている。そして、ドレイン領域となるｎ+型基板１の裏面にドレイン電極となる裏面電極１２が形成され、縦型ＭＯＳＦＥＴが構成されている。
【００３２】
一方、外周領域では、ｎ型領域２ｂおよびｐ型領域３ｂのレイアウトがセル領域のｎ型領域２ａおよびｐ型領域３ａのレイアウトと異なっているが、セル領域と同様に、ｎ型領域２ｂおよびｐ型領域３ｂが交互に繰り返し形成された構造とされている。これらｎ型領域２ｂおよびｐ型領域３ｂは、基板表面まで形成されている。
【００３３】
また、外周領域のうちセル領域側において、ｎ型領域２ｂおよびｐ型領域３ｂの表面を覆うように酸化膜１３が形成されており、この酸化膜１３の上にゲート電極９の引き出し部分が形成されていると共に、このゲート電極９に電気的に接続されたゲート配線１４が形成されている。酸化膜１３およびゲート配線１４は、例えばセル領域を一周囲むように形成されており、ゲート配線１４を通じて外部からゲート電圧が印加できるように構成されている。このような構成により、セル領域内に配置されたゲート電極９に対して偏り無くゲート電圧が印加できるようなレイアウトとされている。
【００３４】
このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置が構成されている。このような構造の半導体装置は、ゲート電極９に対してゲート電圧を印加すると、トレンチ７の側面に位置しているｐ型ベース領域４が反転させられることでチャネル領域が設定され、表面電極１１と裏面電極１２との間に電流を流すという動作を行う。このような半導体装置において、ｎ型領域２およびｐ型領域３によって構成されたスーパージャンクション構造を備えているため、オフ時にはｎ型領域２がｐ型領域３から延びる空乏層によってピンチオフされることで高い耐圧を得ることができると共に、ｎ型ドリフト層を構成するｎ型領域２の不純物濃度を高くできることでオン抵抗の低減を図ることが可能となる。
【００３５】
また、スーパージャンクション構造を構成するｎ型領域２およびｐ型領域３の上面レイアウトをセル領域と外周領域とで異ならせている。そして、外周領域では、ｐ型領域３ｂが表面だけでなく深さ方向においても互いに連結され、外周領域の外周側から内周側に至るまで繋がった構造となるようにしている。このため、ホール（キャリア）が引き抜かれるときに、外周領域のｐ型領域３ｂの表面のみでなく、深い位置も含めた広い範囲をホールの電流経路とすることができる。したがって、従来と比較してホールの電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
【００３６】
続いて、上記のように構成される縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。図３、図４は、図２に示す断面での半導体装置の製造工程を示した断面図である。以下、これらの図を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。
【００３７】
まず、図３（ａ）に示すように、単結晶シリコンなどで構成されたｎ+型基板１を用意する。次に、図３（ｂ）に示す工程では、ｎ+型基板１の表面にｎ型ドリフト層を構成するｎ型領域２を形成するためのｎ型層２０をエピタキシャル成長させる。
【００３８】
そして、図３（ｃ）に示す工程では、フォトリソグラフィ工程等によってｐ型領域３の形成予定位置が開口するマスク（図示せず）をｎ型層２０の上に配置したのち、エッチングによりｎ型層０におけるｐ型領域３の形成予定位置にトレンチ２１を形成する。これにより、ｎ型層２０によってｎ型領域２が構成される。このときのトレンチ２１の上面レイアウトは、ｐ型領域３と同じ上面レイアウトとされるため、セル領域と外周領域とで異なったものとなり、セル領域ではトレンチ２１がｎ型領域２によって分断され、外周領域ではトレンチ２１が連結された状態となる。
【００３９】
その後、エッチングの際に用いたマスクを除去したのち、図３（ｄ）に示す工程として、トレンチ２１内を埋め込むようにｐ型層をエピタキシャル成長させ、ＣＭＰ（Chemical Mechanical Polishing）等によってｐ型層を平坦化する。これにより、ｐ型領域３が構成され、ｎ型領域２およびｐ型領域３からなるスーパージャンクション構造が構成される。
【００４０】
図４（ａ）に示す工程では、酸化膜１３を形成する。また、イオン注入用マスク（図示せず）を配置してｐ型ベース領域４の形成予定位置にｐ型不純物をイオン注入する。そして、イオン注入用マスクを除去したのち熱処理による活性化を行うことで、ｐ型ベース領域４を形成する。
【００４１】
図４（ｂ）、（ｃ）に示す工程では、ｐ型ベース領域４が形成された部分に縦型ＭＯＳＦＥＴの構成要素を作り込むことで、縦型ＭＯＳＦＥＴを形成する。具体的には、図４（ｂ）に示す工程として、イオン注入用マスク（図示せず）を配置したのち、ｎ+型領域５の形成予定位置にｎ型不純物をイオン注入する。また、イオン注入用マスク（図示せず）を取り替えたのち、ｐ+型コンタクト領域６の形成予定位置にｐ型不純物をイオン注入する。そして、イオン注入用マスクを除去したのち熱処理による活性化を行うことで、ｎ+型領域５およびｐ+型コンタクト領域６が形成される。この後、トレンチエッチング用のマスクを配置したのち、トレンチエッチングを行うことでトレンチ７を形成する。そして、犠牲酸化等を必要に応じて行ったのち、ゲート酸化などによってゲート絶縁膜８を形成する。さらに、トレンチ７内を埋め込むようにＰｏｌｙ−Ｓｉを成膜したのち、パターニングすることでゲート電極９を形成する。
【００４２】
この後の図４（ｃ）に示す工程では、従来と同様の工程、つまり層間絶縁膜１０の形成工程、層間絶縁膜１０のパターニングによるコンタクトホール形成工程、電極材料を配置した後にパターニングすることによる表面電極１１およびゲート配線１４の形成工程、裏面電極１３の形成工程を経ることにより、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
【００４３】
このように、本実施形態の半導体装置の製造方法によれば、スーパージャンクション構造を構成するｎ型領域２およびｐ型領域３の形成後に、さらに外周領域のｐ型領域３を基板表面において導通させるためのｐ型層を形成する必要はない。このため、従来のようにｐ型層を形成する場合と比較して、工程数を削減することが可能となり、製造工程の簡略化を図ることが可能となる。
【００４４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してセル領域のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４５】
図５は、本実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図である。この図は、図１（ａ）の領域Ｒのレイアウトに相当する。
【００４６】
この図に示されるように、本実施形態では、トレンチ７を一方向にのみ延設されたストライプ状としている。つまり、ゲート電極９が一方向にのみ延設されたレイアウトとされ、トレンチゲート構造がストライプ状となっている。そして、セル領域内に配置されたｎ型領域２ａおよびｐ型領域３ａも一方向にのみ延設されたストライプ状とされる。ただし、外周領域に配置されたｎ型領域２ｂおよびｐ型領域３ｂのレイアウトに関しては、第１実施形態と同様とされ、ｐ型領域３ｂは表面からｎ+型基板１と接する最深部に至るまで、隣り合うｐ型領域３ｂ同士が連結された構造とされている。
【００４７】
このように、セル領域に備えられる縦型ＭＯＳＦＥＴのレイアウトをストライプ状のレイアウトとすることも可能である。このような構造としても、第１実施形態と同様の効果を得ることができる。なお、このような構造の半導体装置の製造方法については、ｐ型領域３を形成する際のエッチングのマスクやトレンチ７を形成する際のエッチングマスク等を第１実施形態に対して変更するだけで良い。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して外周領域のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図６は、本実施形態にかかるスーパージャンクション構造を有する縦型ＭＯＳＦＥＴが備えられた半導体装置の上面レイアウト図である。この図は、図１（ａ）の領域Ｒのレイアウトに相当する。
【００５０】
この図に示されるように、本実施形態では、外周領域に配置されたｐ型領域３ｂが格子状（メッシュ状）とされず、ストライプ状とされるようにしている。具体的には、セル領域を中心として、四角形状（正方形もしくは長方形）のセル領域の各辺に対して垂直方向に放射状に伸びるようにｐ型領域３ｂが形成されるようにしている。セル領域の角部に配置されるｐ型領域３ｂに関しては、どのような形状であっても構わないが、放射状に伸ばされたｐ型領域３ｂのうち最も外側に位置するものに接続されるようにしており、本実施形態では、セル領域を中心とした同心状に延設された構造としている。
【００５１】
このような構造においても、ｐ型領域３ｂは表面からｎ+型基板１と接する最深部に至るまで、外周領域の外周側から内周側に至るまでｐ型領域３ｂが繋がった構造とされている。このため、第１実施形態と同様の効果を得ることができる。なお、このような構造の半導体装置の製造方法については、ｐ型領域を形成する際のエッチングのマスクやトレンチ７を形成する際のエッチングマスク等を第１実施形態に対して変更するだけで良い。
【００５２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１実施形態で説明した構造の半導体装置を第１実施形態とは異なる製造方法で製造する場合について説明する。
【００５３】
図７は、半導体装置の製造工程を示した断面図である。以下、この図を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。
【００５４】
まず、図７（ａ）に示すように、単結晶シリコンなどで構成されたｎ+型基板１を用意する。次に、図７（ｂ）に示す工程では、ｎ+型基板１の表面にｎ型ドリフト層を構成するｎ型領域２を形成するためのｎ型層２０をエピタキシャル成長させる。このとき、ｎ型層２０の膜厚は薄くしておく。続いて、ｎ型層２０の表面にイオン注入用マスクを配置したのち、ｐ型不純物をイオン注入することでｐ型領域３の一部を形成する。そして、ｎ型層２０の成膜およびｐ型領域３を形成するためのイオン注入を繰り返し行う。これにより、図７（ｃ）に示すように、ｎ型層２０によって構成されたｎ型領域２と、イオン注入によって形成されたｐ型領域３とによるスーパージャンクション構造が構成される。この後の工程は、第１実施形態の図４（ａ）〜（ｃ）と同様である。
【００５５】
このように、スーパージャンクション構造をイオン注入の繰り返しによって構成することもできる。このような製造方法によっても、第１実施形態と同様の構造の半導体装置を製造することができ、第１実施形態と同様の効果を得ることができる。
【００５６】
なお、従来でも、本実施形態のようにスーパージャンクション構造をイオン注入の繰り返しによって構成するという手法を採用しているものがある。しかしながら、従来の製造方法の場合でも、図７（ｃ）と同様の工程まで終えたのち、外周領域のｐ型領域の表面にｐ型層を形成するためのエピタキシャル成長を行わなければならず、第１実施形態で説明したようなトレンチによってスーパージャンクション構造を構成する場合と同様に、工程数が増加することになる。このため、本実施形態のような製造方法としても、工程瀬数の削減による製造工程の簡略化も図ることが可能となる。
【００５７】
（他の実施形態）
（１）上記第１〜第３実施形態では、スーパージャンクション構造を構成するｎ型領域２およびｐ型領域３の上面レイアウトの一例を示したが、他のレイアウトとされていても良い。図８〜図１０は、半導体装置の上面レイアウトの他の例を示した図である。
【００５８】
例えば、外周領域に配置されるｐ型領域３ｂが単なる格子状（メッシュ状）、つまり分断された各ｎ型領域２ｂが正方形状となるような形状ではなく、図８に示すように各ｎ型領域２ｂが平行四辺形となるようなメッシュ状とされていても良い。また、図９に示すように各ｎ型領域２ｂが円形となるようなメッシュ状とされていても良い。勿論、平行四辺形や円形に限るものではなく、ｎ型領域２ｂが他の多角形や楕円形などであっても良い。
【００５９】
また、図１０に示すように、セル領域を中心として、四角形状のセル領域の各辺に対して垂直方向に放射状に伸びるようにｐ型領域３ｂが形成されるようにした場合において、セル領域の角部に配置されるｐ型領域３ｂについて、格子状（メッシュ状）にレイアウトすることもできる。
【００６０】
さらに、上記各実施形態では、外周領域の全域にスーパージャンクション構造を構成した場合について説明したが、必ずしも全域に設ける必要はなく、外周領域のうち少なくともセル領域を囲んでいる内周側において耐圧構造として求められる領域が含まれるように形成されていれば良い。
【００６１】
（２）上記第４実施形態では、イオン注入およびエピタキシャル成長を繰り返し行うことによってスーパージャンクション構造を構成したが、このような製造方法とする場合、外周領域に形成されるｐ型領域３ｂの深さが徐々に浅くなるような構造とすることもできる。すなわち、逆バイアス時には、セル領域では基板平面方向に等電位線が延びるが、外周領域では等電位線が徐々に浅くなって最終的に外周領域の表面において終端するように延びる。このため、ｐ型領域３ｂは、その等電位線の分布に合せて、外周領域の中でも外周に行くほど浅くなった構造となっていても耐圧を確保することができる。したがって、イオン注入およびエピタキシャル成長の繰り返しによってスーパージャンクション構造を構成する場合には、外周領域に形成されるｐ型領域３ｂの深さが徐々に浅くなるような構造であっても良い。このように、ｐ型領域３ｂが徐々に浅くなったとしても、その深さ分は外周領域の外周側から内周側に至るまでｐ型領域３ｂが繋がった構造となる。このため、上記各実施形態で説明した効果を得ることができる。
【００６２】
（３）上記実施形態では、ｎ+型領域５がソース領域として機能し、ｎ+型基板１がドレイン領域として機能する縦型ＭＯＳＦＥＴを例に挙げて説明したが、ｎ+型基板１に代えてｐ+型基板を用いたＩＧＢＴについても、本発明を適用することができる。この場合、ｐ+型基板の表面に直接ｎ型領域２やｐ型領域３が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。また、縦型半導体素子として、トレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造の素子に限らず、ラテラル構造の素子であっても良い。また、反転型の半導体素子に限らず、蓄積型の半導体素子であっても構わない。
【００６３】
（４）上記では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタやＩＧＢＴについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタやＩＧＢＴに対しても、本発明を適用することができる。
【００６４】
さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。
【符号の説明】
【００６５】
１    ｎ+型基板
２    ｎ型領域
３    ｐ型領域
４    ｐ型ベース領域
５    ｎ+型領域
６    ｐ+型コンタクト領域
７    トレンチ
８    ゲート絶縁膜
９    ゲート電極
１０  層間絶縁膜
１１  表面電極
１２  裏面電極
１３  酸化膜
１４  ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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