(57)【要約】【課題】バイポーラ動作に適した半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する１ヶ所の異種成分含有層が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
全体にわたってシリコンを含有するセレクタ積層膜と、
前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、
を有し、
前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する１ヶ所の異種成分含有層が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記セレクタ積層膜における前記異種成分含有層以外の部分は、ノンドープのシリコンからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記セレクタ積層膜における前記異種成分含有層以外の部分は、シリコン炭化物からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記異種成分含有層は、シリコンに対してドナーとなる元素を含有することを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
全体にわたってシリコンを含有するセレクタ積層膜と、
前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、
を有し、
前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除き相互に離隔した２ヶ所の領域に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する異種成分含有層が形成されていることを特徴とする半導体記憶装置。
【請求項６】
前記セレクタ積層膜における前記異種成分含有層以外の部分は、ノンドープのシリコンからなることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記セレクタ積層膜には、前記２ヶ所の拡散部の間であって前記２ヶ所の異種成分含有層から離隔した部分に配置され、シリコンに対してアクセプタとなる元素を含有する他の異種成分含有層が形成されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記セレクタ積層膜における前記異種成分含有層及び前記他の異種成分含有層以外の部分は、ノンドープのシリコンによって形成されていることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
全体にわたってシリコンを含有するセレクタ積層膜と、
前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、
を有し、
前記セレクタ積層膜は、
２層のシリコン炭化層と、
前記２層のシリコン炭化層の間に配置されたシリコン層と、
を有することを特徴とする半導体記憶装置。
【請求項１０】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
全体にわたってシリコンを含有するセレクタ積層膜と、
前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、
を有し、
前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、シリコンに対してアクセプタとなる元素を含有する１ヶ所の異種成分含有層が形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関し、特に、可変抵抗膜及びセレクタ積層膜が設けられた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、浮遊ゲート型ＮＡＮＤフラッシュメモリの後継候補となる新規メモリの１つとして、抵抗変化メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）の研究開発が進められている。ＮＡＮＤフラッシュメモリが浮遊ゲート電極に蓄えられる電子数で情報を記憶するのに対して、ＲｅＲＡＭは記録材料の抵抗値の変化を利用して情報を記憶する。ＲｅＲＡＭにおいては、ＮＡＮＤフラッシュメモリのメモリセルで問題となるショートチャネル効果、及び蓄積電荷の相互干渉による近接効果等のＭＯＳＦＥＴの微細化に伴う問題がない。このため、ＲｅＲＡＭは従来のＮＡＮＤフラッシュメモリよりも微細化に適しているものと期待されている。
【０００３】
ＲｅＲＡＭのセルアレイは、一方向に延びる複数本のワード線からなるワード線配線層と他方向に延びる複数本のビット線からなるビット線配線層とを交互に積層し、各ワード線と各ビット線との間にピラーを設け、各ピラーにおいて可変抵抗素子とセレクタ素子を直列に接続した３次元クロスポイント構造をとることが多い。これにより、大容量の不揮発性半導体記憶装置を実現することができる。セレクタ素子は、選択したセルアレイに電流を流す際に、非選択のセルアレイには電流を流さないために設けられている。
【０００４】
可変抵抗素子がモノポーラ動作を行う場合には、選択したセルアレイに順方向の電流を流すと共に、非選択のセルアレイに逆方向の電流が流れないようにすればよい。この場合、セレクタ素子は十分な整流性を持ったダイオードであればよく、例えば、ＰＩＮダイオード又はＮＩＰダイオードを用いればよい。
【０００５】
しかしながら、可変抵抗素子にモノポーラ動作をさせると、書込時と消去時に同方向に電流を流すため、可変抵抗素子にかかる負荷が大きく、可変抵抗素子の書換回数が少ないという問題がある。このため、可変抵抗素子にバイポーラ動作を行わせることが要求されている。バイポーラ動作においては、書込時と消去時とで逆方向の電流を流すため、可変抵抗素子にかかる負荷が軽減され、書換回数を増加させることができる。
【０００６】
可変抵抗素子がバイポーラ動作を行う場合は、選択されたセルアレイには相互に逆方向のセット電圧又はリセット電圧が印加され、非選択のセルアレイには、セット電圧又はリセット電圧の半分程度の電圧が印加される。このため、セレクタ素子は、印加される電圧が一定値未満であるときはあまり電流を流さず、電圧が一定値を超えたときに大きな電流を流す素子であることが必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開Ｗ０２００９／００１５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態の目的は、バイポーラ動作に適した半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する１ヶ所の異種成分含有層が形成されている。
【００１０】
本発明の他の一態様に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除き相互に離隔した２ヶ所の領域に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する異種成分含有層が形成されている。
【００１１】
本発明のさらに他に一態様に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜は、２層のシリコン炭化層と、前記２層のシリコン炭化層の間に配置されたシリコン層と、を有する。
【００１２】
本発明のさらに他に一態様に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、シリコンに対してアクセプタとなる元素を含有する１ヶ所の異種成分含有層が形成されている。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態における１本のピラーとその周辺を例示する斜視図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態におけるピラーとその周辺を例示する断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】横軸に電圧をとり、縦軸に電流をとって、第１の実施形態における可変抵抗膜の動作を例示するグラフ図である。
【図１１】可変抵抗膜を選択する方法を例示する模式的回路図である。
【図１２】横軸に電圧をとり、縦軸に電流の絶対値をとって、第１の実施形態におけるセレクタ積層膜の特性を模式的に例示するグラフ図である。
【図１３】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第１の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図１４】（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】（ａ）及び（ｂ）は、第２の実施形態におけるピラーとその周辺を例示する断面図である。
【図１６】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第２の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図１７】（ａ）及び（ｂ）は、第３の実施形態におけるピラーとその周辺を例示する断面図である。
【図１８】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第３の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図１９】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第４の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図２０】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第５の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図２１】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第６の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【図２２】（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、第７の実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態における１本のピラーとその周辺を例示する斜視図であり、
図３（ａ）及び（ｂ）は、本実施形態におけるピラーとその周辺を例示する断面図であり、（ａ）はＢＬ方向に平行な断面を示し、（ｂ）はＷＬ方向に平行な断面を示す。
なお、図１及び図２においては、図示の便宜上、導電部分のみを示し、絶縁部分は図示を省略している。
【００１５】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る半導体記憶装置は、３次元クロスポイント型のＲｅＲＡＭである。このＲｅＲＡＭにおいては、ビット線とワード線との間にピラーが接続されており、これがメモリセルとなっている。各ピラーには可変抵抗膜及びセレクタ積層膜が設けられており、直列に接続されている。セレクタ積層膜は、全体がシリコン（Ｓｉ）からなり、ピラーが延びる方向の中央部にゲルマニウム（Ｇｅ）を含有する異種成分含有層が形成されている。セレクタ積層膜における異種成分含有層以外の部分はノンドープのシリコンによって形成されている。これにより、セレクタ積層膜は、正逆方向のいずれかに一定の電圧Ｖが印加されたときには大きな電流を流し、電圧（Ｖ／２）が印加されたときにはほとんど電流を流さない非線形のＩＶ特性を持つ。この結果、バイポーラ動作に適した半導体記憶装置を実現することができる。
【００１６】
次に、本実施形態に係る半導体記憶装置について詳細に説明する。
図１〜図３に示すように、本実施形態に係る半導体記憶装置１においては、半導体基板１１が設けられており、半導体基板１１の上層部分及び上面上には、半導体記憶装置１の駆動回路（図示せず）が形成されている。駆動回路には、任意のメモリセルを選択するための選択トランジスタ及び抵抗素子等が形成されている。半導体基板１１上には、駆動回路を埋め込むように、層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１７】
メモリセル部１３においては、半導体基板１１の上面に平行な一方向（以下、「ＷＬ方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ＷＬ方向に対して交差、例えば直交する方向（以下、「ＢＬ方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。なお、図１においては、ワード線配線層１４が２層、ビット線配線層１５が１層しか示されていないが、ワード線配線層１４及びビット線配線層１５はそれぞれ３層以上積層されていてもよい。ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。メモリセル部１３における最下層のワード線ＷＬは、層間絶縁膜１２の上面に形成された溝１２ａ内に埋め込まれている。溝１２ａの内面上、すなわち、溝１２ａの内面と最下層のワード線ＷＬとの間には、バリアメタル膜１７が形成されている。
【００１８】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、半導体基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。ワード線ＷＬ、ビット線ＢＬ及びピラー１６は、層間絶縁膜１８によって埋め込まれている。
【００１９】
以下、図２及び図３を参照して、ピラー１６の構成を説明する。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーの２種類がある。図２及び図３においては、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーが示されている。このピラー１６においては、下方（ワード線側）から上方（ビット線側）に向かって、バリアメタル膜２１、セレクタ積層膜２２、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、上部電極膜２５はビット線ＢＬに接している。なお、上部電極膜２５とビット線ＢＬとの間には、コンタクト層が形成されていてもよい。
【００２０】
セレクタ積層膜２２は、上下方向に積層された複数のシリコン含有層によって構成されている。本実施形態においては、セレクタ積層膜２２は、下方から上方に向かって、ノンドープシリコン（Ｓｉ）層３１、シリコンゲルマニウム（ＳｉＧｅ）層３２、ノンドープシリコン層３３がこの順に積層されて構成されている。すなわち、セレクタ積層膜２２はその全体にわたってシリコンを含有しており、セレクタ積層膜２２における下端部及び上端部を除く領域の一部に、異種成分含有層としてのシリコンゲルマニウム層３２が１ヶ所形成されている。ノンドープシリコン層３１及び３３、並びにシリコンゲルマニウム層３２の結晶構造は、多結晶構造である。また、例えば、シリコンゲルマニウム層３２は、セレクタ積層膜２２の上下方向における中央を含む部分に配置されている。
【００２１】
以下、各部の材料を例示する。
半導体基板１１は、例えばシリコンによって形成されている。層間絶縁膜１２及び１８は、例えばシリコン酸化物（ＳｉＯ２）によって形成されている。ワード線ＷＬ及びビット線ＢＬは、耐熱性が高く、且つ、抵抗率が低い材料によって形成されており、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ）等により形成されている。バリアメタル膜１７及び２１は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）又はタンタル窒化物（ＴａＮ）等により形成されている。
【００２２】
下部電極膜２３は、下方側から順に、チタンシリサイド（ＴｉＳｉ）層３６、チタン（Ｔｉ）層３７及びチタン窒化物（ＴｉＮ）層３８が積層された３層膜である。上部電極膜２５は、例えばチタン窒化物（ＴｉＮ）によって形成されている。なお、下部電極膜２３及び上部電極膜２５は、例えば、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、銀（Ａｇ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ルテニウム窒化物（ＲｕＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ）、ランタンニッケル酸化物（ＬａＮｉＯ）、白金イリジウム酸化物（ＰｔＩｒＯｘ）又は白金ロジウム酸化物（ＰｔＲｈＯｘ）等によって形成されていてもよい。
【００２３】
可変抵抗膜２４は、２水準の抵抗値を持つ金属酸化膜によって構成されており、例えば、ハフニウム酸化物（ＨｆＯ）、ニッケル酸化物（ＮｉＯ）又はマンガン酸化物（ＭｎＯ）等からなる金属酸化膜によって構成されている。
下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６の構成も、上述の構成と同様である。但し、セレクタ積層膜２２においては、シリコンゲルマニウム層３２が上下方向の中央部から外れた位置に形成されている場合もある。この場合は、下方にビット線ＢＬが配置されたピラー１６は、下方にワード線ＷＬが配置されたピラー１６と比較して、セレクタ積層膜２２の構成が上下反転している。
【００２４】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４〜図９は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はＢＬ方向に平行な断面を示し、各図の（ｂ）はＷＬ方向に平行な断面を示す。
【００２５】
先ず、図４（ａ）及び（ｂ）に示すように、半導体基板１１の上面に駆動回路（図示せず）を形成する。次に、半導体基板１１上に、駆動回路を埋め込むように、例えばシリコン酸化物を堆積させて、膜厚が例えば４００ｎｍ程度の層間絶縁膜１２を成膜する。次に、全面にレジスト膜（図示せず）を成膜し、パターニングすることにより、レジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとしてエッチングを施し、層間絶縁膜１２の上層部分の一部を除去し、ＷＬ方向に延びる溝１２ａを複数本形成する。その後、レジストパターンを除去する。これにより、ワード線配線層１４が形成される。
【００２６】
次に、例えばチタン窒化物（ＴｉＮ）を堆積させて、溝１２ａの内面上にバリアメタル膜１７を成膜する。次に、例えばタングステン（Ｗ）を堆積させて、溝１２ａ内を埋め込む。次に、層間絶縁膜１２をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、層間絶縁膜１２の上面上に堆積されたタングステン及びチタン窒化物を除去する。これにより、溝１２ａ内にワード線ＷＬが形成される。
【００２７】
次に、図５（ａ）及び（ｂ）に示すように、層間絶縁膜１２及びワード線ＷＬ上に、例えばチタン窒化物（ＴｉＮ）からなり、膜厚が数ｎｍ程度のバリアメタル膜２１を成膜する。次に、膜厚が５０〜１３０ｎｍ程度のノンドープのアモルファスシリコン膜４１を形成する。次に、イオンインプランテーションにより、アモルファスシリコン膜４１における上面及び下面から離隔した部分の一部、例えば、上下方向の中心部に、ゲルマニウムを注入する。これにより、ノンドープのアモルファスシリコン膜４１内に、アモルファスのシリコンゲルマニウム層４２が形成される。
【００２８】
次に、図６（ａ）及び（ｂ）に示すように、アモルファスシリコン膜４１上に、チタンシリサイド層３６、チタン層３７及びチタン窒化物層３８（図３参照）をこの順に形成する。これにより、これらの３層膜からなる下部電極膜２３が形成される。次に、例えば、ハフニウム酸化膜を１０ｎｍ程度の膜厚に成膜することにより、可変抵抗膜２４を形成する。次に、例えば、タングステンを堆積させて、膜厚が例えば数ｎｍの上部電極膜２５を形成する。次に、シリコン酸化膜等を含む積層膜からなるマスク材料膜４３を形成する。次に、全面にレジスト膜を成膜し、パターニングすることにより、レジストパターン（図示せず）を形成する。このレジストパターンは、ピラー１６（図１等参照）を形成する予定の領域にマトリクス状に形成する。次に、このレジストパターンをマスクとしてエッチングを施し、マスク材料膜４３をパターニングする。
【００２９】
次に、図７（ａ）及び（ｂ）に示すように、パターニングされたマスク材料膜４３をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、上部電極膜２５、可変抵抗膜２４、下部電極膜２３、シリコンゲルマニウム層４２を含むアモルファスシリコン膜４１、及びバリアメタル膜２１を選択的に除去する。これにより、ピラー１６が形成される。なお、レジストパターンは、このＲＩＥの途中で消失する。
【００３０】
次に、図８（ａ）及び（ｂ）に示すように、ピラー１６間にシリコン酸化物を埋め込む。次に、ピラー１６の上部電極膜２５をストッパとしてＣＭＰを施して、上面を平坦化する。これにより、ピラー１６間にシリコン酸化物からなる層間絶縁膜１８が形成される。なお、このとき、残留したマスク材料膜４３（図７参照）も除去される。
【００３１】
次に、図９（ａ）及び（ｂ）に示すように、例えばタングステンを堆積させて導電膜を成膜し、その上にレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとしてエッチングを施し、導電膜をパターニングする。これにより、例えばタングステンからなるビット線ＢＬが形成される。その後、レジストパターンを除去する。これにより、ビット線配線層１５が形成される。
【００３２】
次に、例えば、窒素雰囲気下で時間を約３０秒間、温度を約８００℃とする熱処理を行う。これにより、アモルファスシリコン膜４１が結晶化し、ポリシリコンとなる。この結果、図３（ａ）及び（ｂ）に示すように、アモルファスのシリコンゲルマニウム層４２が多結晶構造のシリコンゲルマニウム層３２となり、アモルファスシリコン膜４１におけるシリコンゲルマニウム層４２以外の部分が多結晶構造のノンドープシリコン層３１及び３３となる。
【００３３】
次に、上述のピラー１６の形成方法と同様な方法により、ビット線ＢＬ上にピラー１６を形成する。次に、ピラー１６間に層間絶縁膜１８を埋め込む。次に、上述のビット線ＢＬの形成方法と同様な方法により、ピラー１６上にワード線ＷＬを形成する。以後、同様な工程を繰り返すことにより、メモリセル部１３を形成する。このようにして、図１〜図３に示す半導体記憶装置１が製造される。
【００３４】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図１０は、横軸に電圧をとり、縦軸に電流をとって、本実施形態における可変抵抗膜の動作を例示するグラフ図であり、
図１１は、可変抵抗膜を選択する方法を例示する模式的回路図であり、
図１２は、横軸に電圧をとり、縦軸に電流の絶対値をとって、本実施形態におけるセレクタ積層膜の特性を模式的に例示するグラフ図であり、
図１３（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００３５】
先ず、本実施形態における可変抵抗膜２４の駆動方法について説明する。
図１０に示すように、可変抵抗膜２４を構成する金属酸化膜が高抵抗状態にあるときに、ワード線ＷＬ及びビット線ＢＬを介して可変抵抗膜２４に負のセット電圧Ｖｍｓｅｔを印加してセット電流Ｉｓｅｔを流すと、可変抵抗膜２２は高抵抗状態から低抵抗状態に移行する。この動作を「セット」という。一方、可変抵抗膜２４が低抵抗状態にあるときに、可変抵抗膜２４に正のリセット電圧Ｖｍｒｅｓｅｔを印加してリセット電流Ｉｒｅｓｅｔを流すと、可変抵抗膜２４は低抵抗状態から高抵抗状態に移行する。この動作を「リセット」という。このようにして、可変抵抗膜２４の抵抗状態を「高抵抗状態」及び「低抵抗状態」のうちから選択することにより、可変抵抗膜２４に２値のデータを記憶させることができる。
【００３６】
次に、マトリクス状に配列された複数個の可変抵抗膜２４から、任意の１つの可変抵抗膜２４を選択する方法について説明する。
図１１に示すように、選択するピラー１６（以下、「選択ピラー１６ａ」という）に接続されたビット線ＢＬ（以下、「選択ビット線ＢＬａ」という）に電位Ｖを印加し、それ以外のビット線ＢＬ（以下、「非選択ビット線ＢＬｂ」という）には電位（Ｖ／２）を印加する。また、選択ピラー１６ａに接続されたワード線ＷＬ（以下、「選択ワード線ＷＬａ」という）には電位０（ゼロ）を印加し、それ以外のワード線ＷＬ（以下、「非選択ワード線ＷＬｂ」という）には電位（Ｖ／２）を印加する。これにより、選択ピラー１６ａには電圧Ｖが印加される。また、非選択のピラー１６（以下、「非選択ピラー１６ｂ」という）のうち、選択ビット線ＢＬａ又は選択ワード線ＷＬａに接続されたピラーには、電圧（Ｖ／２）が印加される。更に、非選択ピラー１６ｂのうち、非選択ビット線ＢＬｂと非選択ワード線ＷＬｂとの間に接続されたピラーには、電圧０が印加される。
【００３７】
この場合、図１２に示すように、セレクタ積層膜２２が、電圧（Ｖ／２）が印加されたときにはほとんど電流を流さず、電圧Ｖが印加されたときには大きな電流を流す素子であれば、選択ピラー１６ａにはセット電流Ｉｓｅｔ又はリセット電流Ｉｒｅｓｅｔが流れ、非選択ピラー１６ｂにはほとんど電流が流れない。これにより、選択ピラー１６に設けられた可変抵抗膜２４のみに、セット動作又はリセット動作を実行させることができる。なお、図１０に示すように、ピラー１６には正極及び負極の双方に電圧が印加されるため、図１２に示すように、セレクタ積層膜２２の特性も両極性であることが要求される。
【００３８】
そして、本実施形態においては、セレクタ積層膜として、ノンドープシリコン層３１とノンドープシリコン層３３との間にシリコンゲルマニウム層３２が挟まれたセレクタ積層膜２２を採用している。ゲルマニウムはシリコンと同じ１４族元素であるため、ゲルマニウム原子はシリコン原子に替わってシリコン結晶の格子点を占めることができる。但し、ゲルマニウムの原子半径はシリコンの原子半径よりも大きいため、ゲルマニウム原子は、周囲の結晶格子を歪ませる。これにより、図１３（ａ）に示すように、シリコンゲルマニウム層３２には、電子が存在できる準位が形成される。また、シリコンゲルマニウム層３２には比較的高濃度にゲルマニウムが含有されているため、シリコンゲルマニウム層３２のバンドギャップは、ノンドープシリコン層３２のバンドギャップよりも狭くなる。
【００３９】
図１３（ｂ）に示すように、セレクタ積層膜２２に上述の電圧（Ｖ／２）程度の低電圧を印加すると、シリコンゲルマニウム層３２内の準位に電子が溜まる。また、シリコンゲルマニウム層３２とノンドープシリコン層３１及び３３との間のバンドギャップの差によっても、シリコンゲルマニウム層３２に電子が蓄積される。これにより、シリコンゲルマニウム層３２の電子に対するエネルギーレベルが上昇し、電流が流れにくくなる。この結果、低電圧印加時の電流量を抑えることができる。この場合、シリコンゲルマニウム層３２のゲルマニウム濃度が高いほど、シリコンゲルマニウム層３２のバンドギャップが狭くなり、多くの電子を蓄積できるようになる。このため、シリコンゲルマニウム層３２のエネルギーレベルが上昇し、電流をより効果的に抑えることができる。従って、本実施形態においては、シリコンゲルマニウム層３２のゲルマニウム濃度は、高い方が好ましい。
【００４０】
一方、図１３（ｃ）に示すように、セレクタ積層膜２２に上述の電圧Ｖ程度の高電圧を印加すると、ノンドープシリコン層３３におけるシリコンゲルマニウム層３２側の端部のエネルギーレベルが、シリコンゲルマニウム層３２におけるノンドープシリコン層３１側の端部のエネルギーレベルよりも低くなり、電荷が溜まりにくくなる。これにより、シリコンゲルマニウム層３２からノンドープシリコン層３３に向けて電子が流れるようになる。また、セレクタ積層膜２２全体のバンドがより強く傾斜するため、シリコンゲルマニウム層３２のエネルギーレベルを高エネルギー側に持ち上げる効果が相対的に小さくなる。また、シリコンゲルマニウム層３２のバンドの幅はノンドープシリコン層３１及び３３のバンドの幅よりも狭いため、ノンドープシリコン層３１とノンドープシリコン層３３との間にシリコンゲルマニウム層３２が介在していることにより、トンネル確率が増加し、トンネル電流が流れやすくなる。この結果、高電圧印加時の電流量を増大させることができる。
【００４１】
次に、本実施形態の効果について説明する。
上述の動作により、本実施形態においては、セレクタ積層膜２２が図１２に示すようなＩＶ特性を実現することができる。すなわち、低電圧が印加されたときにはほとんど電流を流さず、高電圧が印加されたときには大きな電流を流すことができる。これにより、バイポーラ動作によって可変抵抗膜２４を駆動することができる。
【００４２】
なお、このような両極性のセレクタ積層膜として、ＰＮＰ型又はＮＰＮ型の素子を用いることも考えられる。しかしながら、ＰＮＰ型及びＮＰＮ型の素子においては、３層の不純物層を積層させる必要があり、不純物の拡散を考慮すると、積層高さの低減が困難である。従って、仮に、上述のセレクタ積層膜２２の代わりにＰＮＰ型又はＮＰＮ型の素子を設けると、ピラーの高さが高くなってしまい、ピラーの加工が困難になる。また、ＰＮＰ型及びＮＰＮ型の素子においては、パンチスルー効果を利用して電流を急峻に立ち上げているため、立ち上がり電圧がばらつくという問題がある。
【００４３】
これに対して、本実施形態によれば、セレクタ積層膜２２において、ノンドープシリコン層内にシリコンゲルマニウム層を１層のみ形成しているため、積層高さを低減することができる。この結果、ピラー１６の高さも低減することができ、加工が容易になる。また、セレクタ積層膜２２はトンネル効果を利用して電流量を制御しているため、ばらつきが小さく、制御が容易である。
【００４４】
また、本実施形態においては、セット電圧とリセット電圧の極性を相互に逆としているため、可変抵抗膜２４には両方向の電圧が印加されることになり、可変抵抗膜２４のダメージを抑制することができる。これにより、一方向のみに電圧を印加する場合と比較して、実施可能なスイッチング回数を増加させることができる。
【００４５】
次に、第１の実施形態の変形例について説明する。
図１４（ａ）及び（ｂ）は、本変形例に係る半導体記憶装置の製造方法を例示する工程断面図であり、（ａ）はＢＬ方向に平行な断面を示し、（ｂ）はＷＬ方向に平行な断面を示す。
本変形例は、前述の第１の実施形態と比較して、セレクタ積層膜の形成方法が異なっている。
【００４６】
図１４（ａ）及び（ｂ）に示すように、本変形例においては、バリアメタル膜２１を成膜した後、ＳｉＨ４ガス又はＳｉ２Ｈ６ガスを原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法により、厚さが例えば２０〜５０ｎｍ程度のノンドープのアモルファスシリコン層５１を形成する。引き続き、ＣＶＤ装置のチャンバー内に、ＳｉＨ４ガスとＧｅＨ４ガスを０．３ｋＰａ程度の圧力で１０分間程度導入して、アモルファスシリコン層５１上にシリコンゲルマニウム層５２を形成する。このとき、チャンバーに導入する全ガス流量、すなわち、ＳｉＨ４ガス及びＧｅＨ４ガスの合計流量に対するＧｅＨ４ガスの流量の割合を、２０％以上とすることが望ましい。これにより、シリコンゲルマニウム層５２のゲルマニウム濃度を高くすることができる。その後、引き続きＣＶＤ法により、厚さが例えば２０〜５０ｎｍ程度のノンドープのアモルファスシリコン層５３を形成する。このように、インサイチュウドーピングによってアモルファスシリコン層内の一部にゲルマニウムを導入する。そして、後の工程で結晶化アニールを行うことにより、アモルファスシリコン層５１が多結晶のノンドープシリコン層３１（図３参照）となり、アモルファスのシリコンゲルマニウム層５２が多結晶のシリコンゲルマニウム層３２（図３参照）となり、アモルファスシリコン層５３が多結晶のノンドープシリコン層３３（図３参照）となる。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４７】
以下に説明する第２〜第７の実施形態は、前述の第１の実施形態に対して、セレクタ積層膜の構成を異ならせた実施形態である。第２〜第７の実施形態及びその変形例の説明において、前述の第１の実施形態と同じ部分は説明を省略する。
【００４８】
第２の実施形態について説明する。
図１５（ａ）及び（ｂ）は、本実施形態におけるピラーとその周辺を例示する断面図であり、（ａ）はＢＬ方向に平行な断面を示し、（ｂ）はＷＬ方向に平行な断面を示し、
図１６（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００４９】
図１５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２においては、前述の第１の実施形態と比較して、セレクタ積層膜２２（図３参照）の代わりに、セレクタ積層膜５６が設けられている。セレクタ積層膜５６においては、下層側から順に、シリコン炭化物（ＳｉＣ）からなるシリコン炭化層５７、シリコンゲルマニウム層５８及びシリコン炭化層５９がこの順に積層されている。シリコン炭化層５７の厚さは例えば５０〜１３０ｎｍ程度であり、シリコン炭化層５９の厚さは例えば２０〜５０ｎｍ程度である。また、いずれの層も結晶構造は多結晶構造である。
【００５０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
バリアメタル膜２１を成膜した後、ＳｉＨ４ガス又はＳｉ２Ｈ６ガス、及びＣ２Ｈ４ガスを原料としたＣＶＤ法により、厚さが例えば５０〜１３０ｎｍ程度の炭素ドープアモルファスシリコン層を形成する。引き続き、ＣＶＤ装置のチャンバー内に、ＳｉＨ４ガス又はＳｉ２Ｈ６ガス、及びＧｅＨ４ガスを０．３ｋＰａ程度の圧力で１０分間程度導入して、炭素ドープアモルファスシリコン層上にシリコンゲルマニウム層を形成する。その後、引き続きＳｉＨ４ガス又はＳｉ２Ｈ６ガス、及びＣ２Ｈ４ガスを原料としたＣＶＤ法により、厚さが例えば２０〜５０ｎｍ程度の炭素ドープアモルファスシリコン層を形成する。次に、例えば温度が７００〜８００℃程度、雰囲気を窒素ガス雰囲気とした窒素アニールを行うことにより、炭素ドープアモルファスシリコン層内にＳｉＣ結合を形成する。これにより、上述の炭素ドープアモルファスシリコン層を多結晶のシリコン炭化層５７及び５９とする。また、上述のシリコンゲルマニウム層が多結晶のシリコンゲルマニウム層５８となる。
【００５１】
シリコン炭化物（ＳｉＣ）はシリコンゲルマニウム（ＳｉＧｅ）と比較してバンドギャップが広いため、前述の第１の実施形態と比較して、低電圧印加時には、シリコンゲルマニウム層５８により多くの電荷を蓄積させることができる。この結果、印加電圧がある一定値を超えたときに、電流をより急峻に増加させることができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００５２】
次に、第２の実施形態の変形例について説明する。
本変形例は、前述の第２の実施形態と比較して、セレクタ積層膜の形成方法が異なっている。
本変形例においては、ＳｉＨ４ガス又はＳｉ２Ｈ６ガス、Ｃ２Ｈ４ガスを導入したＣＶＤ法により、厚さが例えば５０〜１３０ｎｍ程度の炭素ドープアモルファスシリコン層を形成した後、Ｃ２Ｈ４ガスの供給を停止して、ノンドープアモルファスシリコン層を形成する。次に、厚さが例えば２０〜５０ｎｍ程度の炭素ドープアモルファスシリコン層を形成する。次に、イオンインプランテーション法により、ノンドープアモルファスシリコン層中にゲルマニウムを導入する。これにより、ノンドープアモルファスシリコン層がシリコンゲルマニウム層となる。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第２の実施形態と同様である。
【００５３】
次に、第３の実施形態について説明する。
図１７（ａ）及び（ｂ）は、本実施形態におけるピラーとその周辺を例示する断面図であり、（ａ）はＢＬ方向に平行な断面を示し、（ｂ）はＷＬ方向に平行な断面を示し、
図１８（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００５４】
図１７（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態と比較して、セレクタ積層膜６１において、シリコンゲルマニウム層３２（図３参照）の代わりにリン（Ｐ）ドープシリコンゲルマニウム層６２が設けられている点が異なっている。すなわち、セレクタ積層膜６１においては、下層側から順に、ノンドープシリコン層３１、多結晶のリンドープシリコンゲルマニウム層６２及びノンドープシリコン層３３がこの順に積層されている。
【００５５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
バリアメタル膜２１を成膜した後、ＣＶＤ法により、厚さが例えば２０〜５０ｎｍ程度のノンドープアモルファスシリコン層を形成する。引き続き、ＣＶＤ装置のチャンバー内に、ＰＨ３ガスとＧｅＨ４ガスを０．３ｋＰａ程度の圧力で１０分間程度導入して、ノンドープアモルファスシリコン層の上面にリン原子及びゲルマニウム原子を吸着させ、拡散させる。これにより、アモルファスシリコン層の上層部分にリンドープシリコンゲルマニウム層を形成する。次に、ＣＶＤ法により、厚さが例えば２０〜５０ｎｍ程度のノンドープアモルファスシリコン層を形成する。このように、ガスフェーズドドーピングにより、シリコン層中にゲルマニウムとリンを導入する。そして、後の工程で結晶化アニールを行うことにより、下層側のノンドープアモルファスシリコン層が多結晶のノンドープシリコン層３１となり、アモルファスのリンドープシリコンゲルマニウム層が多結晶のリンドープシリコンゲルマニウム層６２となり、上層側のノンドープアモルファスシリコン層が多結晶のノンドープシリコン層３３となる。
【００５６】
図１８（ａ）〜（ｃ）に示すように、本実施形態においては、前述の第１の実施形態と比較して、シリコンゲルマニウム層３２（図１０参照）の代わりにリンドープシリコンゲルマニウム層６２を設けている。リンはシリコンに対してドナーとして作用するため、リンドープシリコンゲルマニウム層６２のフェルミレベルが上がり、電子がより多く溜めることができる。これにより、リンドープシリコンゲルマニウム層６２のエネルギーレベルを引き上げ、ノンドープシリコン層３３のバンドを傾ける効果がより一層向上する。この結果、低電圧が印加されたときに流れる電流量をより効果的に抑制することができる。本実施形態における上記以外の製造方法、構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５７】
次に、第３の実施形態の第１の変形例について説明する。
本変形例は、前述の第３の実施形態と比較して、セレクタ積層膜６１を形成する際に、ゲルマニウムをガスフェーズドドーピングではなく、イオンインプランテーションによって導入する点が異なっている。
【００５８】
すなわち、本変形例においては、バリアメタル膜２１上にノンドープアモルファスシリコン層を形成した後、ＳｉＨ４ガス及びＰＨ３ガスを０．３ｋＰａ程度の圧力で１０分間程度同時に導入し、リンドープシリコン層を形成する。次に、ノンドープアモルファスシリコン層を形成する。次に、イオンインプランテーションにより、ゲルマニウムをリンドープシリコン層に注入する。その後、熱処理を施す。これにより、ノンドープシリコン層３１、リンドープシリコンゲルマニウム層６２及びノンドープシリコン層３３が積層されたセレクタ積層膜６１が形成される。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第３の実施形態と同様である。
【００５９】
次に、第３の実施形態の第２の変形例について説明する。
本変形例は、前述の第３の実施形態と比較して、セレクタ積層膜６１を形成する際に、リンをガスフェーズドドーピングではなく、イオンインプランテーションによって導入する点が異なっている。
【００６０】
すなわち、本変形例においては、バリアメタル膜２１上にノンドープアモルファスシリコン層を形成した後、ＳｉＨ４ガス及びＧｅＨ４ガスを０．３ｋＰａ程度の圧力で１０分間程度同時に導入し、シリコンゲルマニウム層を形成する。次に、ノンドープアモルファスシリコン層を形成する。次に、イオンインプランテーションにより、リンをシリコンゲルマニウム層に注入する。その後、熱処理を施す。これにより、ノンドープシリコン層３１、リンドープシリコンゲルマニウム層６２及びノンドープシリコン層３３が積層されたセレクタ積層膜６１が形成される。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第３の実施形態と同様である。
【００６１】
なお、前述の第３の実施形態並びにその第１及び第２の変形例においては、ドナーとしてリンを導入する例を示したが、これに限定されない。導入する不純物はシリコンに対してドナーとなる不純物であればよく、例えば、ヒ素（Ａｓ）であってもよい。
【００６２】
次に、第４の実施形態について説明する。
図１９（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００６３】
図１９（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置においては、セレクタ積層膜６４において、下層側から順に、シリコン炭化層６５、ノンドープシリコン層６６及びシリコン炭化層６７が積層されている。シリコン炭化物（ＳｉＣ）はシリコン（Ｓｉ）よりもバンドギャップが広いため、シリコン炭化層６５及び６７に挟まれたノンドープシリコン層６６に電荷を蓄積することができる。この結果、前述の第１の実施形態と同様に、セレクタ積層膜６４に印加される電圧が低いときは電流を抑制し、電圧が高いときは大きな電流を流すことができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６４】
次に、第５の実施形態について説明する。
図２０（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００６５】
図２０（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置においては、セレクタ積層膜７０が設けられている。セレクタ積層膜７０においては、下層側から順に、ノンドープシリコン層７１、シリコンゲルマニウム層７２、ノンドープシリコン層７３、シリコンゲルマニウム層７４及びノンドープシリコン層７５が積層されている。これらの層の構造は全て多結晶構造である。すなわち、セレクタ積層膜７０は全体にわたってシリコンを含有し、その下端部及び上端部を除き相互に離隔した２ヶ所の領域に、シリコンゲルマニウム層７２及び７４が形成されている。例えば、上下方向において、セレクタ積層膜７０全体の厚さは５０〜１３０ｎｍ程度であり、シリコンゲルマニウム層７２の中心はセレクタ積層膜７０の下端から１０ｎｍ程度の位置にあり、シリコンゲルマニウム層７４の中心はセレクタ積層膜７０の上端から１０ｎｍ程度の位置にある。また、シリコンゲルマニウム層７２及び７４のゲルマニウム濃度は、前述の第１の実施形態のシリコンゲルマニウム層３２（図１３参照）のゲルマニウム濃度よりも低い。
【００６６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態においては、セレクタ積層膜７０をイオンインプランテーションによって形成する。すなわち、バリアメタル膜２１（図３参照）上にノンドープのアモルファスシリコン層を形成した後、ゲルマニウムの注入を、加速電圧を異ならせて２回行い、シリコンゲルマニウム層７２及び７４を形成する。このとき、アモルファスシリコン層におけるゲルマニウムが注入されていない部分が、ノンドープシリコン層７１、７３及び７５となる。その後、熱処理を行ってこれらの層を結晶化させる。
【００６７】
ゲルマニウムはシリコンと同じ第１４属元素であるから、シリコン結晶の格子点に収まり、且つ、原子半径がシリコンよりも大きいため、周囲の結晶格子を歪ませる。但し、シリコンゲルマニウム層７２及び７４は、そのゲルマニウム濃度が比較的低いため、ゲルマニウムが添加されたシリコン層に近く、ゲルマニウム原子はシリコンゲルマニウム層７２及び７４中において欠陥準位のように振る舞う。これにより、シリコンゲルマニウム層７２及び７４には電子のトラップ準位が形成され、一定値以上の電圧が印加されると、このトラップ準位を介してトンネル電流が流れるようになる。すなわち、シリコンゲルマニウム層７２及び７４がトンネル電流をトラップアシストすることにより、トンネル確率が増加し、トンネル電流が増加する。この結果、セレクタ積層膜７０に印加される電圧が一定値を超えると、セレクタ積層膜７０を流れる電流が急激に増加するようになる。なお、シリコンゲルマニウム層７２及び７４のゲルマニウム濃度を高くし過ぎると、トラップ準位が多くなり過ぎ、低電圧印加時のリーク電流が増大する。このため、シリコンゲルマニウム層７２及び７４のゲルマニウム濃度は、あまり高くしない方が好ましい。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００６８】
次に、本実施形態の第１の変形例について説明する。
本変形例においては、前述の第５の実施形態とは異なり、ゲルマニウムの導入をガスフェーズドドーピングによって行う。
すなわち、本変形例においては、バリアメタル膜２１上にノンドープアモルファスシリコン層を形成する。次に、ＧｅＨ４ガスを０．１ｋＰａ程度の圧力で１０分間程度導入し、ノンドープアモルファスシリコン層の上面にゲルマニウムを吸着させる。これにより、ガスフェーズドドーピングにより、ノンドープアモルファスシリコン層の上層部分にゲルマニウム吸着層が形成される。次に、この工程をもう一度繰り返す。すなわち、ノンドープアモルファスシリコン層を形成し、ＧｅＨ４ガスを導入して、ゲルマニウム吸着層を形成する。次に、ノンドープアモルファスシリコン層を形成する。その後、熱処理を行ってこれらの層を結晶化させる。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第５の実施形態と同様である。
【００６９】
次に、本実施形態の第２の変形例について説明する。
本変形例においては、前述の第５の実施形態及び第１の変形例とは異なり、ゲルマニウムの導入をインサイチュウドーピングによって行う。
すなわち、本変形例においては、バリアメタル膜２１上にノンドープアモルファスシリコン層を形成する。次に、ＧｅＨ４ガス及びＳｉＨ４ガスを同時に０．１ｋＰａ程度の圧力で１０分間程度導入し、ノンドープアモルファスシリコン層上にシリコンゲルマニウム層を形成する。次に、ノンドープアモルファスシリコン層を形成し、ＧｅＨ４ガス及びＳｉＨ４ガスを同時に０．１ｋＰａ程度の圧力で１０分間程度導入し、シリコンゲルマニウム層を形成する。次に、ノンドープアモルファスシリコン層を形成する。その後、熱処理を行ってこれらの層を結晶化させる。インサイチュウドーピングはガスフェーズドドーピングと比較して、ゲルマニウム濃度の制御が容易である。本変形例における上記以外の製造方法、構成、動作及び効果は、前述の第５の実施形態と同様である。
【００７０】
次に、第６の実施形態について説明する。
図２１（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００７１】
図２１（ａ）〜（ｃ）に示すように、本実施形態においては、前述の第５の実施形態の構成に加えて、２つのシリコンゲルマニウム層の間に、ボロンドープシリコン層が形成されている。すなわち、本実施形態のセレクタ積層膜７６においては、下層側から順に、ノンドープシリコン層７１、シリコンゲルマニウム層７２、ノンドープシリコン層７７、ボロンドープシリコン層７８、ノンドープシリコン層７９、シリコンゲルマニウム層７４及びノンドープシリコン層７５が積層されている。これらの層は全て多結晶である。例えば、ボロンドープシリコン層７８は、上下方向におけるセレクタ積層膜７６の中心位置に形成されている。
【００７２】
ボロンドープシリコン層７８は、ノンドープシリコン層に対して、イオンインプランテーションによってボロン（Ｂ）を注入することによって形成することができる。又は、ガスフェーズドドーピングによってボロンを注入してもよい。この場合は、ＢＣｌ３ガスを０．３ｋＰａ程度の圧力で１０分間程度導入することにより、アモルファスシリコン層の上面にボロンを吸着させることができる。又は、インサイチュウドーピングによってボロンドープシリコン層７８を形成してもよい。この場合は、ＳｉＨ４ガスとＢＣｌ３ガスを同時に０．３ｋＰａ程度の圧力で１０分間程度導入することにより、ボロンドープシリコン層７８を形成することができる。
【００７３】
次に、本実施形態の動作及び効果について説明する。
本実施形態においては、前述の第５の実施形態の効果に加えて、以下の効果を得ることができる。図２１（ａ）に示すように、ボロンドープシリコン層７８のバンドギャップはノンドープシリコン層７１等のバンドギャップと同じである。しかしながら、ボロンはシリコンに対してアクセプタとして作用するため、ボロンドープシリコン層７８にはホールが生成する。図２１（ｂ）に示すように、セレクタ積層膜７６に低電圧を印加すると、ボロンドープシリコン層７８中のホールが抜けて、ボロンイオン（Ｂ−）が残る。これにより、ボロンドープシリコン層７８は負に帯電し、電子に対するエネルギーレベルが上昇する。この結果、電流が流れにくくなる。図２１（ｃ）に示すように、印加電圧を更に高くすると、セレクタ積層膜７６全体のバンドの傾斜が大きくなり、ボロンドープシリコン層７８のエネルギーレベルが上昇する効果が小さくなる。この結果、大きな電流が流れる。このように、本実施形態によっても、低電圧が印加されているときは電流を抑制し、高電圧が印加されると大きな電流を流すセレクタ積層膜を実現することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第５の実施形態と同様である。
【００７４】
次に、第７の実施形態について説明する。
図２２（ａ）〜（ｃ）は、横軸に上下方向の位置をとり、縦軸にエネルギーをとって、本実施形態におけるセレクタ積層膜の動作を例示する模式的バンド図であり、（ａ）は印加される電圧が０（ゼロ）である場合を示し、（ｂ）は低電圧である場合を示し、（ｃ）は高電圧である場合を示す。
【００７５】
図２２（ａ）〜（ｃ）に示すように、本実施形態のセレクタ積層膜８０においては、下層側から順に、ノンドープシリコン層８１、ボロンドープシリコン層８２及びノンドープシリコン層８３が積層されている。例えば、ボロンドープシリコン層８１は、上下方向におけるセレクタ積層膜８０の中心位置に形成されている。
【００７６】
ボロンドープシリコン層８２の形成方法は、前述の第６の実施形態におけるボロンドープシリコン層７８（図２１参照）の形成方法と同様である。また、ボロンドープシリコン層８２を設けることによる効果は、前述の第６の実施形態におけるボロンドープシリコン層７８を設けることによる効果と同様である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００７７】
なお、前述の第６及び第７の実施形態においては、アクセプタとしてボロンを導入する例を示したが、これに限定されない。導入する不純物はシリコンに対してアクセプタとなる不純物であればよく、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）であってもよい。
【００７８】
また、前述の各実施形態においては、シリコン層にゲルマニウムを導入してシリコンゲルマニウム層を形成する例を示したが、本発明はこれに限定されない。ゲルマニウム以外であっても、第１４族元素であって原子半径がシリコンよりも大きい元素であれば、シリコン層に導入することによって、同様な効果を得ることができる。
【００７９】
以上説明した本発明の実施形態によれば、バイポーラ動作に適した半導体記憶装置を実現することができる。
【００８０】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００８１】
１、２、３：半導体記憶装置、１１：半導体基板、１２：層間絶縁膜、１２ａ：溝、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１６ａ：選択ピラー、１６ｂ：非選択ピラー、１７：バリアメタル膜、１８：層間絶縁膜、２１：バリアメタル膜、２２：セレクタ積層膜、２３：下部電極膜、２４：可変抵抗膜、２５：上部電極膜、３１：ノンドープシリコン層、３２：シリコンゲルマニウム（ＳｉＧｅ）層、３３：ノンドープシリコン層、３６：チタンシリサイド（ＴｉＳｉ）層、３７：チタン（Ｔｉ）層、３８：チタン窒化物（ＴｉＮ）層、４１：アモルファスシリコン膜、４２：シリコンゲルマニウム層、４３：マスク材料膜、５１：アモルファスシリコン層、５２：シリコンゲルマニウム層、５３：アモルファスシリコン層、５６：セレクタ積層膜、５７：シリコン炭化層、５８：シリコンゲルマニウム層、５９：シリコン炭化層、６１：セレクタ積層膜、６２：リンドープシリコンゲルマニウム層、６４：セレクタ積層膜、６５：シリコン炭化層、６６：ノンドープシリコン層、６７：シリコン炭化層、７０：セレクタ積層膜、７１：ノンドープシリコン層、７２：シリコンゲルマニウム層、７３：ノンドープシリコン層、７４：シリコンゲルマニウム層、７５：ノンドープシリコン層、７６：セレクタ積層膜、７７：ノンドープシリコン層、７８：ボロンドープシリコン層、７９：ノンドープシリコン層、８０：セレクタ積層膜、８１：ノンドープシリコン層、８２：ボロンドープシリコン層、８３：ノンドープシリコン層、ＢＬ：ビット線、ＢＬａ：選択ビット線、ＢＬｂ：非選択ビット線、ＷＬ：ワード線、ＷＬａ：選択ワード線、ＷＬｂ：非選択ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図１１】
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