(57)【要約】【課題】単位体積当たりの容量値を向上させながら、更なる微細化及び高集積化に対応可能な半導体装置及びその製造方法を提供する。【解決手段】キャパシタ構造１０は、容量絶縁膜１１ａ〜１１ｅを挟んで蓄積電極１２を構成する複数の第１導電膜１２ａ〜１２ｃと、対向電極１３を構成する複数の第２導電膜１３ａ〜１３ｃとを交互に積層した積層体１７を構成し、積層体１７の一端面１７ａから複数の第１導電膜１２ａ〜１２ｃを露出させた状態で、これら複数の第１導電膜１２ａ〜１２ｃを第１接続導体２１ａで接続し、積層体１７の他端面１７ｂから複数の第２導電膜１３ａ〜１３ｃを露出させた状態で、これら複数の第２導電膜１３ａ〜１３ｃを第２接続導体２１ｂで接続した構造を有する。【選択図】図３
2011091254.tif 000002
【特許請求の範囲】
【請求項１】
蓄積電極と対向電極とが対向するキャパシタ構造を備えた半導体装置であって、
前記キャパシタ構造は、前記蓄積電極を構成する複数の第１導電膜と、前記対向電極を構成する複数の第２導電膜とが容量絶縁膜を挟んで交互に積層された積層体を構成し、
前記積層体の一端面から前記複数の第１導電膜を露出させた状態で、これら複数の第１導電膜を第１接続導体で接続すると共に、前記積層体の他端面から前記複数の第２導電膜を露出させた状態で、これら複数の第２導電膜を第２接続導体で接続した構造を有することを特徴とする半導体装置。
【請求項２】
前記積層体は、層間絶縁膜に形成された貫通孔の内側に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ構造は、前記貫通孔の底面及び側面に沿って、前記複数の第１導電膜と前記複数の第２導電膜とが前記容量絶縁膜を挟んで交互に積層されると共に、前記積層体の一端面及び他端面が前記貫通孔の上面から露出した状態で、前記積層体の一端面上に前記第１接続導体と、前記積層体の他端面上に前記第２接続導体とが設けられた構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記貫通孔と前記積層体の最上層との間に形成された凹部に絶縁体が埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記積層体は、層間絶縁膜上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記キャパシタ構造は、前記層間絶縁膜上に、前記複数の第１導電膜と前記複数の第２導電膜とが前記容量絶縁膜を挟んで交互に積層されると共に、前記積層体の一端面及び他端面が前記層間絶縁膜の主面と直交する面を形成した状態で、前記積層体の一端面を覆う前記第１接続導体と、前記積層体の他端面を覆う前記第２接続導体とが設けられた構造を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電膜と前記第２導電膜とは、ウェットエッチング又はドライエッチングに対するエッチング耐性の異なる材料で形成されていることを特徴とする請求項１〜６の何れか一項に記載の半導体装置。
【請求項８】
前記蓄積電極とコンタクトプラグを介してソース又はドレイン電極の何れか一方と接続されたＭＯＳ型トランジスタを備えることを特徴とする請求項１〜７の何れか一項に記載の半導体装置。
【請求項９】
蓄積電極と対向電極とが対向するキャパシタ構造を備えた半導体装置の製造方法であって、前記キャパシタ構造を形成する際に、
前記蓄積電極を構成する複数の第１導電膜と、前記対向電極を構成する複数の第２導電膜とを容量絶縁膜を挟んで交互に積層した積層体を形成する工程と、
前記積層体の一端面から前記複数の第１導電膜を露出させる工程と、
前記積層体の他端面から前記複数の第２導電膜を露出させる工程と、
前記積層体の一端面から露出した複数の第１導電膜を第１接続導体で接続する工程と、
前記積層体の他端面から露出した複数の第２導電膜を第２接続導体で接続する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記積層体を、層間絶縁膜に形成された貫通孔の内側に配置することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記積層体を形成する際に、前記層間絶縁膜上にバリア膜を形成した後に、これらバリア膜及び層間絶縁膜を貫通する貫通孔を形成し、この上に前記複数の第１導電膜と前記複数の第２導電膜とを前記容量絶縁膜を挟んで交互に積層することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記積層体の最上層に絶縁膜を形成した後、前記バリア膜が露出するまで平坦化することによって、前記貫通孔と前記積層体の最上層との間に形成された凹部に絶縁体を埋め込み形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記積層体を、層間絶縁膜上に配置することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記積層体を形成する際に、前記層間絶縁膜上に、前記複数の第１導電膜と前記複数の第２導電膜とが前記容量絶縁膜を挟んで交互に積層した後に、パターニングすることによって、前記積層体の一端面及び他端面が前記層間絶縁膜の主面と直交する面を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１導電膜と前記第２導電膜とを、ウェットエッチング又はドライエッチングに対するエッチング耐性の異なる材料で形成することを特徴とする請求項９〜１４の何れか一項に記載の半導体装置の製造方法。
【請求項１６】
前記蓄積電極とコンタクトプラグを介してソース又はドレイン電極の何れか一方と接続されたＭＯＳ型トランジスタを形成する工程を含むことを特徴とする請求項９〜１５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、蓄積電極と対向電極とが対向するキャパシタ構造を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、メモリーセルを構成するキャパシタにおいて、微細化に伴う平面積の縮小に対して必要な静電容量値を確保するために、例えばクラウン型キャパシタのように、ウェットエッチング技術を用いて形成された蓄積電極の両面（外壁及び内壁面）を蓄積容量として使用するものが主流となっている。
【０００３】
しかしながら、このような蓄積電極は、更なる微細化に伴って、高さ方向の立体化が進み、その結果、強度不足による変形が起こりやすくなっている。また、このことがＤＲＡＭの製造歩留りを低下させる要因ともなっている。
【０００４】
そこで、このような課題に対して、蓄積電極を構成する複数の導電膜を積み重ねて、キャパシタの静電容量を増加させる技術が提案されている（例えば、特許文献１，２などを参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３３０４０６号公報
【特許文献２】特開平９−０９７８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来の製造方法では、キャパシタを構成する蓄積電極として複数の導電膜を備える場合も含めて、情報を蓄積する側の電極（蓄積電極）を形成した後に、この蓄積電極と対向するように、容量絶縁膜を介して対向電極（複数の共通プレート電極）を形成している。
【０００７】
しかしながら、この場合、後に形成される容量絶縁膜や共通プレート電極の形成マージンを確保するため、先に形成される蓄積電極の加工寸法や膜厚に制限が生じることになる。また、微細な構造体を形成した後に共通プレート電極を形成するため、この共通プレート電極の厚みにも制限が生じることになる。
【０００８】
このため、上述した蓄積電極や対向電極に、より薄い導電膜を使用することができず、メモリーセルが縮小化されるのに伴って、静電容量を決定する蓄積電極の表面積を確保することが困難になってきている。すなわち、従来のＤＲＡＭでは、更なる微細化及び高集積化に対応して、所定の静電容量を備えたキャパシタを形成することが困難になってきている。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、蓄積電極と対向電極とが対向するキャパシタ構造を備えた半導体装置であって、キャパシタ構造は、蓄積電極を構成する複数の第１導電膜と、対向電極を構成する複数の第２導電膜とが容量絶縁膜を挟んで交互に積層された積層体を構成し、積層体の一端面から複数の第１導電膜を露出させた状態で、これら複数の第１導電膜を第１接続導体で接続すると共に、積層体の他端面から前記複数の第２導電膜を露出させた状態で、これら複数の第２導電膜を第２接続導体で接続した構造を有することを特徴とする。
【００１０】
また、本発明に係る半導体装置の製造方法は、蓄積電極と対向電極とが対向するキャパシタ構造を備えた半導体装置の製造方法であって、蓄積電極を構成する複数の第１導電膜と、対向電極を構成する複数の第２導電膜とを容量絶縁膜を挟んで交互に積層した積層体を形成する工程と、積層体の一端面から複数の第１導電膜を露出させる工程と、積層体の他端面から複数の第２導電膜を露出させる工程と、積層体の一端面から露出した複数の第１導電膜を第１接続導体で接続する工程と、積層体の他端面から露出した複数の第２導電膜を第２接続導体で接続する工程とを含むことを特徴とする。
【発明の効果】
【００１１】
以上のように、本発明によれば、蓄積電極及び対向電極を構成する複数の第１導電膜及び第２導電膜を電気的に必要な最小限の膜厚まで薄膜化することができるため、単位体積当たりの容量値を向上させながら、半導体装置の更なる微細化及び高集積化に対応することが可能である。また、微細化及び高集積化した場合の構造的な強度不足を解消し、半導体装置の更なる歩留りの向上を図ることが可能である。
【図面の簡単な説明】
【００１２】
【図１】ＤＲＡＭを構成するメモリーセルにおいてトランジスタが配置される下層の平面配置を示す平面図である。
【図２】ＤＲＡＭを構成するメモリーセルにおいてキャパシタが配置される上層の平面配置を示す平面図である。
【図３】第１の実施形態として示す半導体装置のキャパシタ構造を示す断面図である。
【図４】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図５】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図６】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図７】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図８】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図９】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１０】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１１】図３に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１２】第２の実施形態として示す半導体装置のキャパシタ構造を示す断面図である。
【図１３】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１４】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１５】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１６】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１７】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１８】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図１９】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【図２０】図１２に示すキャパシタ構造の製造工程を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１４】
本発明を適用した半導体装置は、蓄積電極と対向電極とが対向するキャパシタ構造を備えるものであり、このようなキャパシタ構造は、例えば図１及び図２に示すＤＲＡＭのメモリーセルを構成するキャパシタに好適に用いられる。
【００１５】
また、ＤＲＡＭは、半導体基板上に設けられたメモリーセル部と周辺回路部とから概略構成されており、メモリーセル部には、選択用トランジスタ（ＭＯＳ型トランジスタ）と、この選択用トランジスタのソース・ドレインの何れか一方の電極にコンタクトプラグを介して接続されたキャパシタとから構成されるメモリーセルが面内に複数並んで設けられている。一方、周辺回路部には、メモリーセル部の周辺に位置して、周辺回路用のトランジスタが複数並んで設けられている。
【００１６】
具体的に、ＤＲＡＭを構成するメモリーセルの下層部分には、ＭＯＳ型トランジスタが配置され、その上層部分には、キャパシタが配置されている。このうち、ＭＯＳ型トランジスタが配置される下層部分の平面配置は、例えば図１に示すとおりであり、この下層部分には、矩形状のアクティブフィールドパターン（活性領域）１が規則正しくアレイ状に複数並んで設けられ、各アクティブフィールドパターン１は、ＭＯＳトランジスタの拡散層（不純物拡散層）を形成する領域を含み、素子分離領域によって区画されている。
【００１７】
また、この下層部分には、アクティブフィールドパターン１の長辺方向と直交する方向に延びるワード線（ゲート電極）２が複数並んで設けられている。そして、このアクティブフィールドパターン１とワード線２との重なる領域がＭＯＳ型トランジスタのチャネル領域（図示せず。）となり、それ以外のアクティブフィールドパターン１上の領域が拡散層となる。拡散層は、ＭＯＳ型トランジスタのソース・ドレイン電極として機能する部分である。なお、ＭＯＳ型トランジスタのゲート電極構造は、プレーナ型又は溝型の何れであってもよい。
【００１８】
また、この下層部分には、アクティブフィールドパターン１の長辺方向と平行な方向に延びるビット線３が、各アクティブフィールドパターン１の間に位置して複数並んで設けられている。さらに、各ビット線３は、各アクティブフィールドパターン１の中央部上で重なるように屈曲している。このようなビット線３は、例えばタングステン（Ｗ）などの金属膜をパターニングすることにより形成されている。
【００１９】
そして、各アクティブフィールドパターン１の中央部に位置する拡散層は、ビット線３とコンタクトプラグ４を介して接続されている。また、各アクティブフィールドパターン１の両端部に位置する拡散層は、その上に形成されるキャパシタ６とコンタクトプラグ５を介して接続されている。
【００２０】
一方、ＤＲＡＭを構成するメモリーセルの上層部分の平面配置は、例えば図２に示すとおりであり、各アクティブフィールドパターン１の上方にそれぞれキャパシタ６が配置されている。各キャパシタ６は、蓄積電極と対向電極とが対向するキャパシタ構造を有している。このうち、蓄積電極は、複数の蓄積電極用導電膜（第１導電膜）によって構成され、これら複数の蓄積電極用導電膜が、蓄積電極接続用パッド（第１接続導体）９によって電気的に相互に接続されてなる。一方、対向電極は、複数の対向電極用導電膜（第２導電膜）によって構成され、これら複数の対向電極用導電膜が、対向電極接続用パッド（第２接続導体）８によって電気的に相互に接続されてなる。また、対向電極接続用パッド８は、アクティブフィールドパターン１の長辺方向と直交する方向に延在する配線層としても機能しており、隣接する複数のキャパシタ６の対向電極間も同時に接続している。
【００２１】
本発明を適用した半導体装置が備えるキャパシタ構造は、このようなＤＲＡＭのメモリーセルを構成するキャパシタ６をＭＯＳ型トランジスタの上に形成する場合に好適に用いることができる。以下、本発明を適用した半導体装置が備えるキャパシタ構造の具体的な構成について説明する。
【００２２】
（第１の実施形態）
先ず、第１の実施形態として図３に示す半導体装置が備えるキャパシタ構造１０について説明する。
このキャパシタ構造１０は、上記ＤＲＡＭを構成するメモリーセルのキャパシタ６に適用されるものであって、容量絶縁膜１１を介して対向する蓄積電極１２と対向電極１３とを備えている。
【００２３】
また、このキャパシタ構造１０は、上記コンタクトプラグ５が形成された層間絶縁膜１４上に、上記コンタクトプラグ５に臨む貫通孔１５ａ，１６ａが設けられた層間絶縁膜１５及びバリア絶縁膜１６を備えている。そして、キャパシタ構造１０は、これらの絶縁膜１５，１６に形成された貫通孔１５ａ，１６ａの内側に、容量絶縁膜１１ａ〜１１ｅ（図３では５層）を挟んで蓄積電極１２を構成する複数（図３では３層）の第１導電膜１２ａ〜１２ｃと、対向電極１３を構成する複数（図３では３層）の第２導電膜１３ａ〜１３ｃとを交互に積層した積層体１７を配置した構造となっている。
【００２４】
また、積層体１７は、貫通孔１５ａ，１６ａの底面及び側面に沿って、複数の第１導電膜１２ａ〜１２ｃと複数の第２導電膜１３ａ〜１３ｃとが容量絶縁膜１１ａ〜１１ｅを挟んで交互に積層されてなる。これにより、積層体１７の両端面１７ａ，１７ｂは、貫通孔１６ａの上端開口部に臨んでバリア絶縁膜１６の上面と面一となるように形成されている。さらに、貫通孔１６ａと積層体１７の最上層との間に形成された凹部１８には、バリア絶縁膜１６の上面と面一となるように絶縁体１９が埋め込まれている。
【００２５】
ここで、積層体１７の一端面１７ａからは、複数の第１導電膜１２ａ〜１２ｃが露出する一方、複数の第２導電膜１３ａ〜１３ｃの一部が除去されて、この一端面１６ａよりも後退した位置（下方）に複数の第２導電膜１３ａ〜１３ｃがある。また、これら第２導電膜１３ａ〜１３ｃが除去された部分には、絶縁体２０ａが埋め込まれている。そして、この一端面１７ａ上には、複数の第１導電膜１２ａ〜１２ｃを接続する第１接続パッド（第１接続導体）２１ａが設けられている。
【００２６】
これに対して、積層体１７の他端面１７ｂからは、複数の第２導電膜１３ａ〜１３ｃが露出する一方、複数の第１導電膜１２ａ〜１２ｃの一部が除去されて、この他端面１７ｂよりも後退した位置（下方）に第１導電膜１２ａ〜１２ｃがある。また、これら第１導電膜１２ａ〜１２ｃが除去された部分には、絶縁体２０ｂが埋め込まれている。そして、この他端面１７ｂ上には、複数の第２導電膜１３ａ〜１３ｃを接続する第２接続パッド（第２接続導体）２１ｂが設けられている。
【００２７】
また、積層体１７の最下層に位置する第１導電膜１２ａは、上記図１に示すコンタクトプラグ５を介してＭＯＳ型トランジスタのソース又はドレイン電極の何れか一方と接続されている。第１接続パッド２１ａは、上記図２に示す蓄積電極接続用パッド（第１接続導体）９に対応し、第２の接続パッド２１ｂは、上記図２に示す対向電極接続用パッド８に対応している。そして、第２の接続パッド２１ｂは、隣接する複数のキャパシタ６の対向電極１３間を接続すると共に、所定の電圧（プレート電圧）を印加する回路と図示しない領域にて電気的に接続されている。さらに、積層体１７は、第１接続パッド２１ａ及び第２接続パッド２１ｂと共に、バリア絶縁膜１６上に形成された層間絶縁膜２２で覆われている。
【００２８】
以上のような構造を有する半導体装置のキャパシタ構造１０は、上記ＤＲＡＭを構成するメモリーセルのキャパシタ６に適用した場合に、蓄積電極１２及び対向電極１３を構成する複数の第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃを電気的に必要な最小限の膜厚まで薄膜化することができるため、単位体積当たりの容量値を向上させながら、ＤＲＡＭの更なる微細化及び高集積化に対応することが可能である。また、微細化及び高集積化した場合の構造的な強度不足を解消し、ＤＲＡＭの更なる歩留りの向上を図ることが可能である。
【００２９】
次に、上記図３に示す半導体装置が備えるキャパシタ構造１０の製造工程について図３〜図１１を用いて説明する。なお、図３〜図１１に示す各工程の断面は、図２中に示す線分Ａ−Ａ’による断面に対応している。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３０】
上記キャパシタ構造１０を形成する際は、先ず、図４に示すように、上記コンタクトプラグ５が形成された層間絶縁膜１４上に、例えば酸化シリコン(ＳｉＯ２)からなる層間絶縁膜１５と、窒化シリコン(Ｓｉ３Ｎ４)からなるバリア絶縁膜１６とを順に積層した後、これら層間絶縁膜１５及びバリア絶縁膜１６に、上記コンタクトプラグ５に臨む貫通孔１５ａ，１６ａを形成する。
【００３１】
次に、図５に示すように、バリア絶縁膜１６上に、複数の第１導電膜１２ａ〜１２ｃと複数の第２導電膜１３ａ〜１３ｃとを容量絶縁膜１１ａ〜１１ｅを挟んで交互に積層した積層体１７を形成する。
【００３２】
このうち、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃには、ウェットエッチングやドライエッチングに対する耐性が異なる材料を用いる。すなわち、蓄積電極１２及び対向電極１３に用いられる導電材料については、エッチングによって一方を選択的に除去できる組合せとする必要があり、そのような組み合わせとして、例えば、第１導電膜１２ａ〜１２ｃに窒化チタン(ＴｉＮ)、第２導電膜１３ａ〜１３ｃにタングステン(Ｗ)を用いている。一方、容量絶縁膜１１ａ〜１１ｅには、例えば、酸化タンタル(Ｔａ２Ｏ５)、酸化アルミニウム(Ａｌ２Ｏ３)、酸化ジルコニウム(ＺｒＯ２)などを用いることができ、またこれらの積層膜を用いることができる。
【００３３】
また、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃは、キャパシタとしての絶縁性や信頼性等を確保した上で、できるだけ薄く形成することが望ましく、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いることで、原子レベルの膜厚（数ｎｍ）での成膜が可能となり、容量絶縁膜１１ａ〜１１ｅと同等の厚みで成膜することが可能となる。
【００３４】
上記積層体１７を形成した後は、この上に絶縁体１９として、例えば窒化シリコン(Ｓｉ３Ｎ４)膜を成膜し、上記貫通孔と１５ａ，１６ｂと積層体１７の最上層との間に形成された凹部１８に、上記絶縁体１９を埋め込む。これにより、積層体１７の強度を保持すると共に、その保護を図ることが可能である。
【００３５】
次に、図６に示すように、この面上を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、バリア絶縁膜１６が露出するまで平坦化を行う。これにより、複数の第１導電膜１２〜１２ｃと複数の第２導電膜１３ａ〜１３ｃとが容量絶縁膜１１ａ〜１１ｅを挟んで交互に積層された積層体１７が、貫通孔１５ａ，１６ｂの底面及び側面に沿って貫通孔１５ａ，１６ｂの内側に配置された状態となる。また、この積層体１７の一端面１７ａ及び他端面１７ｂは、貫通孔１６ｂの上面から露出した状態となる。さらに、積層体１７の両端面１７ａ，１７ｂ及び絶縁体１９は、高さが揃うことによってバリア絶縁膜１６の上面と概略面一となる。
【００３６】
次に、図７に示すように、積層体１７の一端面１７ａを覆うフォトレジスト層２４ａを形成する。このフォトレジスト層２４ａは、上記図２に示す対向電極接続用パッド８の各間に位置して上記蓄積電極接続用パッド９が配置される領域を覆う蓄積電極接続用エッチングパターン７を形成しており、この蓄積電極接続用エッチングパターン７で示す領域をフォトレジスト層２４ａが覆い、それ以外の領域を露出させる。
【００３７】
この後、例えばフッ酸(ＨＦ)系の溶液を用いたウェットエッチングにより、積層体１７の他端面１７ｂから露出した上記窒化チタン(ＴｉＮ)からなる第１導電膜１２ａ〜１２ｃの一部を選択的に除去する。一方、上記タングステン(Ｗ)からなる第２導電膜１３ａ〜１３ｃは、積層体１７の他端面１７ｂから露出しているにも関わらず、このエッチングでは除去されない。そして、このウェットエッチング後に、フォトレジスト層２４ａを除去する。
【００３８】
次に、図８に示すように、積層体１７の他端面１７ｂを覆うフォトレジスト層２４ｂを形成する。このフォトレジスト層２４ｂは、上記図２に示す対向電極用接続パッド８に対応した領域を覆う対向電極接続用エッチングパターン８ａを形成しており、この対向電極接続用エッチングパターン８ａで示す領域をフォトレジスト層２４ｂが覆い、それ以外の領域を露出させる。
【００３９】
この後、例えば過酸化水素水(Ｈ２Ｏ２)を用いたウェットエッチングにより、積層体１７の一端面１７ａから露出した上記タングステン(Ｗ)からなる第２導電膜１３ａ〜１３ｃの一部を選択的に除去する。一方、上記窒化チタン(ＴｉＮ)からなる第１導電膜１２ａ〜１２ｃは、積層体１７の一端面１７ａから露出しているにも関わらず、このエッチングでは除去されない。そして、このウェットエッチング後に、フォトレジスト層２４ｂを除去する。
【００４０】
次に、図９に示すように、この上に、例えば窒化シリコン(Ｓｉ３Ｎ４)からなる絶縁膜を成膜した後、この面上を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、積層体１７の両端面１７ａ，１７ｂが露出するまで平坦化を行う。これにより、上記第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃが除去された部分に、絶縁体２０ａ，２０ｂが埋め込み形成される。
【００４１】
次に、図１０に示すように、この上に、上記第１接続パッド２１ａ及び第２接続パッド２１ｂとなる導電膜２１を成膜した後、この導電膜２１上にレジストパターン（図示せず。）を形成し、このレジストパターンを用いて異方性ドライエッチングによりパターニングすることによって、図１１に示すように、積層体１７の一端面１７ａから露出した複数の第１導電膜１２ａ〜１２ｃを接続する第１接続パッド２１ａと、他端面１７ｂから露出した複数の第２導電膜１３ａ〜１３ｃを接続する第２接続パッド２１ｂとを形成する。このうち、第１接続パッド２１ａは、上記図２に示す蓄積電極用接続パッド９に対応した形状にパターニングされる。一方、第２接続パッド２１ｂは、上記図２に示す対向電極用接続パッド８に対応した形状、又は上記フォトレジスト層２４ｂによって形成される対向電極接続用エッチングパターン８ａに対応した形状にパターニングされる。
【００４２】
第１接続パッド２１ａ及び第２接続パッド２１ｂを形成する導電膜２１には、例えば、窒化チタン(ＴｉＮ)やタングステン(Ｗ)などを用いることができ、フォトリソグラフィ技術とドライエッチングによりパターン形成される。また、微細化によって、隣接する第１接続パッド２１ａと第２接続パッド２１ｂとの間に隙間を形成することが困難な場合は、パターニングを２回に分けて第１接続パッド２１ａと第２接続パッド２１ｂとを別々に形成してもよい。
【００４３】
次に、この上に、第１接続パッド２１ａ及び第２接続パッド２１ｂを覆う層間絶縁膜２２を形成する。これにより、上記図３に示すキャパシタ構造１０を形成することができる。なお、層間絶縁膜２２の図示しない領域には、上記第２接続パッド２１ｂに臨むコンタクトホールが形成され、このコンタクトホールにタングステン等の導電膜を埋め込むことによって、上記プレート電圧を印加する回路と接続するためのコンタクトプラグが形成される。
【００４４】
なお、半導体装置としてのＤＲＡＭは、上記コンタクトプラグ５の下層に、ＭＯＳトランジスタや素子分離等の通常のＤＲＡＭを構成するメモリーセルに必要な素子や構造を形成する一方、上記層間絶縁膜２２の上層に、図示を省略するものの、必要な層数の配線層やコンタクトプラグ等を形成することで製造される。
【００４５】
以上のように、本発明では、従来のように蓄積電極１２のみを先に加工する必要がなく、蓄積電極１２に膜厚や構造的な制約が無い。また、また、複雑な形状の蓄積電極を形成した後に対向電極を形成するといった必要がなく、対向電極１３に膜厚の制限が無い。このため、加工技術で決まる最小加工寸法内に多層の蓄積電極１２及び対向電極１３を形成することが可能なため、蓄積容量の確保又は静電容量の増加が容易となる。
【００４６】
また、本発明では、蓄積電極１２及び対向電極１３の膜厚に加工上の制約が無いため薄膜化が容易となり、単位体積当たり容量値を向上させることが可能であり、例えば同じ容量を得るためのメモリーセルの高さを抑制でき、加工性の向上に伴う歩留り向上が図れる。
【００４７】
また、ＤＲＡＭのメモリーセルを構成するキャパシタ６を一体に形成できるため、蓄積電極１２のみを形成する際の変形等の問題が生じにくく歩留り向上が図れる。
【００４８】
また、本発明では、ＤＲＡＭのメモリーセルにおいて、容量絶縁膜１１ａ〜１１ｅを挟んで蓄積電極１２を構成する複数の第１導電膜１２ａ〜１２ｃと、対向電極１３を構成する複数の第２導電膜１３ａ〜１３ｃとを交互に積層した後、これらを一緒に加工してキャパシタ構造１０を形成するため、従来技術でキャパシタ形状を決定していた蓄積電極１２の成膜制限がなくなり、この蓄積電極１２の膜厚を電気的に必要な最小限の膜厚まで薄膜化することが可能となる。また、対向電極１３も同様に成膜制限が無くなり、電気的に必要な最小限の膜厚まで薄膜化が可能となる。
【００４９】
また、本発明では、キャパシタ６に割り当てられる平面積は、例えば設計ルール５０ｎｍ世代のＤＲＡＭにおいては、フォトリソグラフィ技術で制限される４０〜５０ｎｍ程度である。このため、従来技術では単層の電極しか形成できないが、本発明では、キャパシタの平面領域内でキャパシタ用の電極を複数層形成することによって、電極面積の増加を図ることができる。
【００５０】
また、本発明では、従来のような蓄積電極１２を縦長の高アスペクト構造とする方法、又は、ウェットエッチング技術を用いて外壁を露出させる方法を用いる必要がないため、蓄積電極１２の変形やクラック等による歩留り低下を防止できる。
【００５１】
（第２の実施形態）
次に、第２の実施形態として図１２に示す半導体装置のキャパシタ構造３０について説明する。
なお、以下の説明では、上記半導体装置のキャパシタ構造１０と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００５２】
このキャパシタ構造３０は、上記層間絶縁膜１４上に形成されたバリア絶縁膜４０の上に、容量絶縁膜１１ａ〜１１ｅ（図１２では５層）を挟んで蓄積電極１２を構成する複数（図１２では３層）の第１導電膜１２ａ〜１２ｃと、対向電極１３を構成する複数（図１２では３層）の第２導電膜１３ａ〜１３ｃとを交互に積層した積層体１７を配置した構造を有している。なお、上記ＭＯＳ型トランジスタと接続するためのコンタクトプラグ５は、層間絶縁膜１４及びバリア絶縁膜４０を貫通するコンタクトホールにタングステン等の導電膜を埋め込むことによって形成されている。
【００５３】
また、積層体１７は、複数の第１導電膜１２ａと複数の第２導電膜１３ａとを容量絶縁膜１１ａ〜１１ｅを挟んで交互に積層した後に、所定の形状（例えば長円状や矩形状）にパターニングされてなる。また、積層体１７の端面１７ａ，１７ｂを含む側面は、バリア絶縁膜４０の主面と直交する面を形成している。
【００５４】
ここで、積層体１７の一端面１７ａからは、複数の第１導電膜１２ａ〜１２ｃが露出する一方、複数の第２導電膜１３ａ〜１３ｃの一部が除去されて、この一端面１７ａよりも後退した位置（内方）に複数の第２導電膜１３ａ〜１３ｃがある。また、これら第２導電膜１３ａが除去された部分には、絶縁体２０ａが埋め込まれている。そして、この一端面１７ａを覆うように、複数の第１導電膜１２ａ〜１２ｃを接続する第１接続パッド（第１接続導体）２１ａが設けられている。
【００５５】
これに対して、積層体１７の他端面１７ｂからは、複数の第２導電膜１３ａ〜１３ｃが露出する一方、複数の第１導電膜１２ａ〜１２ｃの一部が除去されて、この他端面１７ｂよりも後退した位置（内方）に第１導電膜１２ａ〜１２ｃがある。また、これら第１導電膜１２ａ〜１２ｃが除去された部分には、絶縁体２０ｂが埋め込まれている。そして、この他端面１７ｂを覆うように、複数の第２導電膜１３ａ〜１３ｃを接続する第２接続パッド（第２接続導体）２１ｂが設けられている。
【００５６】
また、積層体１７の最下層に位置する第１導電膜１２ａの下端は、上記コンタクトプラグ５と接続されている。一方、積層体１７の最上層に位置する第２導電膜１３ｃ上には、バリア絶縁膜１６が設けられ、この積層体１７の上面を保護している。第１接続パッド２１ａ及び第２接続パッド２１ｂの一方の端部（上端部）は、このバリア絶縁膜１６の上まで延在して設けられている。
【００５７】
第１接続パッド２１ａは、上記図２に示す蓄積電極接続用パッド（第１接続導体）９に対応し、第２の接続パッド２１ｂは、上記図２に示す対向電極接続用パッド８に対応している。そして、第２の接続パッド２１ｂは、隣接する複数のキャパシタ６の対向電極１３間を接続すると共に、所定の電圧（プレート電圧）を印加する回路と図示しない領域にて電気的に接続されている。さらに、積層体１７は、第１接続パッド２１ａ及び第２接続パッド２１ｂと共に、バリア絶縁膜４０上に形成された層間絶縁膜２２で覆われている。
【００５８】
以上のような構造を有する半導体装置のキャパシタ構造３０は、上記ＤＲＡＭを構成するメモリーセルのキャパシタ６に適用した場合に、蓄積電極１２及び対向電極１３を構成する複数の第１導電膜１２ａ及び第２導電膜１３ａを電気的に必要な最小限の膜厚まで薄膜化することができるため、単位体積当たりの容量値を向上させながら、ＤＲＡＭの更なる微細化及び高集積化に対応することが可能である。また、微細化及び高集積化した場合の構造的な強度不足を解消し、ＤＲＡＭの更なる歩留りの向上を図ることが可能である。
【００５９】
次に、上記図１２に示す半導体装置が備えるキャパシタ構造３０の製造工程について図１３〜図２０を用いて説明する。なお、図１３〜図２０に示す各工程の断面は、図２中に示す線分Ａ−Ａ’による断面に対応している。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００６０】
上記キャパシタ構造３０を形成する際は、先ず、図１３に示すように、上記コンタクトプラグ５が形成された層間絶縁膜１４，４０上に、複数の第１導電膜１２ａ〜１２ｃと複数の第２導電膜１３ａ〜１３ｃとを容量絶縁膜１１ａ〜１１ｅを挟んで交互に積層し、更に、この上にバリア絶縁膜１６を形成する。
【００６１】
このうち、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃには、ウェットエッチングやドライエッチングに対する耐性が異なる材料を用いる。すなわち、蓄積電極１２及び対向電極１３に用いられる導電材料については、エッチングによって一方を選択的に除去できる組合せとする必要があり、そのような組み合わせとして、例えば、第１導電膜１２ａ〜１２ｃに窒化チタン(ＴｉＮ)、第２導電膜１３ａ〜１３ｃにタングステン(Ｗ)を用いている。一方、容量絶縁膜１１ａ〜１１ｅには、例えば、酸化タンタル(Ｔａ２Ｏ５)、酸化アルミニウム(Ａｌ２Ｏ３)、酸化ジルコニウム(ＺｒＯ２)などを用いることができ、またこれらの積層膜を用いることができる。また、バリア絶縁膜１６，４０には、ウェットエッチングに耐性のある窒化シリコン(Ｓｉ３Ｎ４)などを用いることができる。
【００６２】
また、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃは、キャパシタとしての絶縁性や信頼性等を確保した上で、できるだけ薄く形成することが望ましく、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いることで、原子レベルの膜厚（数ｎｍ）での成膜が可能となり、容量絶縁膜１１ａ〜１１ｅと同等の厚みで成膜することが可能となる。
【００６３】
次に、図１４に示すように、バリア絶縁膜１６上に、個々のキャパシタ６に対応した形状のレジストパターン（図示せず。）を形成し、このレジストパターンを用いて異方性ドライエッチングにより所定の形状にパターニングされた積層体１７を形成する。また、これによって積層体１７の端面１７ａ，１７ｂを含む側面は、バリア絶縁膜４０の主面と直交する面を形成することになる。なお、図２には、長円状にパターニングされたキャパシタ６が例示されているが、このような形状に限らず、矩形状などであってもよい。
【００６４】
次に、図１５に示すように、積層体１７の一端面１７ａを覆うフォトレジスト層２４ａを形成する。このフォトレジスト層２４ａは、上記図２に示す蓄積電極接続用エッチングパターン７を形成しており、この蓄積電極接続用エッチングパターン７で示す領域をフォトレジスト層２４ａが覆い、それ以外の領域を露出させる。
【００６５】
この後、例えばフッ酸(ＨＦ)系の溶液を用いたウェットエッチングにより、積層体１７の他端面１７ｂから露出した上記窒化チタン(ＴｉＮ)からなる第１導電膜１２ａ〜１２ｃの一部を選択的に除去する。一方、上記タングステン(Ｗ)からなる第２導電膜１３ａ〜１３ｃは、積層体１７の他端面１７ｂから露出しているにも関わらず、このエッチングでは除去されない。そして、このウェットエッチング後に、フォトレジスト層２４ａを除去する。
【００６６】
次に、図１６に示すように、積層体１７の他端面１７ｂを覆うフォトレジスト層２４ｂを形成する。このフォトレジスト層２４ｂは、上記図２に示す対向電極接続用エッチングパターン８ａを形成しており、この対向電極接続用エッチングパターン８ａで示す領域をフォトレジスト層２４ｂが覆い、それ以外の領域を露出させる。
【００６７】
この後、例えば過酸化水素水(Ｈ２Ｏ２)を用いたウェットエッチングにより、積層体１７の一端面１７ａから露出した上記タングステン(Ｗ)からなる第２導電膜１３ａ〜１３ｃの一部を選択的に除去する。一方、上記窒化チタン(ＴｉＮ)からなる第１導電膜１２ａ〜１２ｃは、積層体１７の一端面１７ａから露出しているにも関わらず、このエッチングでは除去されない。そして、このウェットエッチング後に、フォトレジスト層２４ｂを除去する。
【００６８】
次に、図１７に示すように、積層体１７の側面及び上面を覆うように、例えば窒化シリコン(Ｓｉ３Ｎ４)等からなる絶縁膜２０を成膜する。このとき、上記第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃが除去された部分に、絶縁体２０ａ，２０ｂが埋め込まれた状態となる。
【００６９】
次に、図１８に示すように、異方性エッチバックにより積層体１７の側面以外の窒化シリコン膜２０を除去した後に、エッチング条件を調節して若干等方性を有するように設定したドライエッチングを行う。これにより、積層体１７の側面の窒化シリコン膜２０も除去されるため、積層体１７の一端面１７ａから第１導電膜１２ａ〜１２ｃが露出し、他端面１７ｂから第２導電膜１３ａ〜１３ｃが露出した状態となる。そして、上記第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃが除去された部分に、絶縁体２０ａ，２０ｂが残存した状態でエッチングを停止する。
【００７０】
次に、図１９に示すように、この上に、上記第１接続パッド２１ａ及び第２接続パッド２１ｂとなる導電膜２１を成膜した後、この導電膜２１上にレジストパターン（図示せず。）を形成し、このレジストパターンを用いて異方性ドライエッチングによりパターニングすることによって、図２０に示すように、積層体１７の一端面１７ａを覆うと共に、この一端面１７ａから露出した複数の第１導電膜１２ａ〜１２ｃを接続する第１接続パッド２１ａと、他端面１７ｂを覆うと共に、この他端面１７ｂから露出した複数の第２導電膜１３ａ〜１３ｃを接続する第２接続パッド２１ｂとを形成する。このうち、第１接続パッド２１ａは、上記図２に示す蓄積電極用接続パッド９を拡大して、積層体の一端面１７ａを覆うような形状にパターニングされる。一方、第２接続パッド２１ｂは、積層体の他端面１７ｂを覆うように上記図２に示す対向電極接続用エッチングパターン８ａに対応した形状にパターニングされる。
【００７１】
第１接続パッド２１ａ及び第２接続パッド２１ｂを形成する導電膜２１には、例えば、窒化チタン(ＴｉＮ)やタングステン(Ｗ)などを用いることができ、フォトリソグラフィ技術とドライエッチングによりパターン形成される。また、微細化によって、隣接する第１接続パッド２１ａと第２接続パッド２１ｂとの間に隙間を形成することが困難な場合は、パターニングを２回に分けて第１接続パッド２１ａと第２接続パッド２１ｂとを別々に形成してもよい。
【００７２】
次に、この上に、第１接続パッド２１ａ及び第２接続パッド２１ｂを覆う層間絶縁膜２２を形成する。これにより、上記図１２に示すキャパシタ構造３０を形成することができる。なお、層間絶縁膜２２の図示しない領域には、上記第２接続パッド２１ｂに臨むコンタクトホールが形成され、このコンタクトホールにタングステン等の導電膜を埋め込むことによって、上記プレート電圧を印加する回路と接続するためのコンタクトプラグが形成される。
【００７３】
以上のように、本発明では、従来のように蓄積電極１２のみを先に加工する必要がなく、蓄積電極１２に膜厚や構造的な制約が無い。また、また、複雑な形状の蓄積電極を形成した後に対向電極を形成するといった必要がなく、対向電極１３に膜厚の制限が無い。このため、加工技術で決まる最小加工寸法内に多層の蓄積電極１２及び対向電極１３を形成することが可能なため、蓄積容量の確保又は静電容量の増加が容易となる。
【００７４】
また、本発明では、蓄積電極１２及び対向電極１３の膜厚に加工上の制約が無いため薄膜化が容易となり、単位体積当たり容量値を向上させることが可能であり、例えば同じ容量を得るためのメモリーセルの高さを抑制でき、加工性の向上に伴う歩留り向上が図れる。
【００７５】
また、ＤＲＡＭのメモリーセルを構成するキャパシタ６を一体に形成できるため、蓄積電極１２のみを形成する際の変形等の問題が生じにくく歩留り向上が図れる。
【００７６】
また、本発明では、ＤＲＡＭのメモリーセルにおいて、容量絶縁膜１１ａ〜１１ｅを挟んで蓄積電極１２を構成する複数の第１導電膜１２ａ〜１２ｃと、対向電極１３を構成する複数の第２導電膜１３ａ〜１３ｃとを交互に積層した後、これらを一緒に加工してキャパシタ構造１０を形成するため、従来技術でキャパシタ形状を決定していた蓄積電極１２の成膜制限がなくなり、この蓄積電極１２の膜厚を電気的に必要な最小限の膜厚まで薄膜化することが可能となる。また、対向電極１３も同様に成膜制限が無くなり、電気的に必要な最小限の膜厚まで薄膜化が可能となる。
【００７７】
また、本発明では、キャパシタ６に割り当てられる平面積は、例えば設計ルール５０ｎｍ世代のＤＲＡＭにおいては、フォトリソグラフィ技術で制限される４０〜５０ｎｍ程度である。このため、従来技術では単層の電極しか形成できないが、本発明では、キャパシタの平面領域内でキャパシタ用の電極を複数層形成することによって、電極面積の増加を図ることができる。
【００７８】
また、本発明では、従来のような蓄積電極１２を縦長の高アスペクト構造とする方法、又は、ウェットエッチング技術を用いて外壁を露出させる方法を用いる必要がないため、蓄積電極１２の変形やクラック等による歩留り低下を防止できる。
【００７９】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記積層体１７を構成する第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃの積層数については、任意に変更することが可能であり、更に積層数を増やすことによって、キャパシタ６の静電容量を容易に増加させることが可能である。
【００８０】
また、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃに使用される材料については、ウェットエッチングやドライエッチングに対する耐性（エッチング速度）が異なる材料の組み合わせであれば、上記材料とは別の材料を組み合わせて用いてもよい。さらに、ウェットエッチングについては、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃに使用した材料の一方を選択的に除去できる薬液であれば、他のものを用いてもよい。ドライエッチングについても、第１導電膜１２ａ〜１２ｃ及び第２導電膜１３ａ〜１３ｃに使用した材料の一方を選択的に除去できるものを用いればよい。
【符号の説明】
【００８１】
１…アクティブフィールドパターン  ２…ワード線  ３…ビット線  ４…コンタクトプラグ  ５…コンタクトプラグ  ６…キャパシタ  ７…蓄積電極接続用エッチングパターン  ８…対向電極接続用パッド  ８ａ…対向電極接続用エッチングパターン  ９…蓄積電極接続用パッド  １０…キャパシタ構造（第１の実施形態）  １１，１１ａ〜１１ｅ…容量絶縁膜  １２…蓄積電極  １２ａ〜１２ｃ…第１導電膜  １３…対向電極  １３ａ〜１３ｃ…第２導電膜  １４…層間絶縁膜  １５…層間絶縁膜  １５ａ…貫通孔  １６…バリア絶縁膜  １６ａ…貫通孔  １７…積層体  １７ａ…一端面  １７ｂ…他端面  １８…凹部  １９…絶縁体  ２０ａ，２０ｂ…絶縁体  ２１ａ…第１接続パッド（第１接続導体）  ２１ｂ…第２接続パッド（第２接続導体）  ２２…層間絶縁膜  ２４ａ，２４ｂ…レジスト層  ３０…キャパシタ構造（第２の実施形態）  ４０…バリア絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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