(57)【要約】【課題】ＡＤ変換処理を高速化する。【解決手段】本発明に係る固体撮像装置１００は、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの差を示す差分電圧Ｖ０をＭビットの第１デジタル信号１３０にＡＤ変換するとともに、差分電圧Ｖ０と第１デジタル信号１３０に対応するアナログ電圧との差分を示す残差電圧１３１を生成する第１ＡＤ変換部１２１と、残差電圧１３１をＮビットの第２デジタル信号にＡＤ変換する第２ＡＤ変換部１２２とを備える。第１ＡＤ変換部１２１は、差分電圧Ｖ０と２M個の閾値電圧の各々との差を示す２M個の出力電圧Ｖｏｕｔを生成する残差電圧生成部１６０Ａ及び１６０Ｂと、２M個の出力電圧Ｖｏｕｔを用いて第１デジタル信号１３０を生成する比較器１６１及びデコーダ・選択回路１５６と、第１デジタル信号１３０に対応する出力電圧Ｖｏｕｔを残差電圧１３１として出力する選択部１５２とを備える。【選択図】図１
2011091573.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、リセット電圧と、入射光の光量に応じた信号電圧とを出力する複数の画素と、
前記信号電圧を、Ｍ（Ｍは１以上の整数）ビットの第１デジタル信号と、Ｎ（Ｎは１以上の整数）ビットの第２デジタル信号とを含むＭ＋Ｎビットの第３デジタル信号にＡＤ変換するＡＤ変換部とを備え、
前記ＡＤ変換部は、
前記リセット電圧と前記信号電圧との差を示す差分電圧を算出し、算出した前記差分電圧を前記第１デジタル信号にＡＤ変換するとともに、当該差分電圧と当該第１デジタル信号のデジタル値に対応するアナログ電圧との差分を示す第１残差電圧を生成する第１ＡＤ変換処理を行う第１ＡＤ変換部と、
前記第１残差電圧を前記第２デジタル信号にＡＤ変換する第２ＡＤ変換処理を行う第２ＡＤ変換部とを備え、
前記第１ＡＤ変換部は、
前記差分電圧を算出するとともに、当該差分電圧と２M個の閾値電圧の各々との差を示し、Ｍビットにより表される２M個のデジタル値の各々に対応する２M個の第２残差電圧を生成する残差電圧生成部と、
前記２M個の第２残差電圧の各々と第１基準電圧とを比較することにより、２Mビットの第１比較結果信号を生成する第１比較部と、
前記２Mビットの第１比較結果信号を前記Ｍビットの第１デジタル信号に変換するデコーダと、
前記２M個の第２残差電圧のうち、前記デコーダにより変換された前記第１デジタル信号のデジタル値に対応する第２残差電圧を選択し、選択した第２残差電圧を前記第１残差電圧として出力する選択部とを備える
固体撮像装置。
【請求項２】
前記第２ＡＤ変換部は、
列毎に１つ設けられた複数の第２列ＡＤ変換部を備え、
前記第１ＡＤ変換部は、
Ｑ列毎に１つ設けられ、対応するＱ列に配置された複数の画素により出力される前記リセット電圧及び前記信号電圧に対して前記第１ＡＤ変換処理を行う複数の第１列ＡＤ変換部を備え、
前記各第１列ＡＤ変換部は、
Ｑ列のうちの１列を選択し、選択した列に配置された画素により出力される前記リセット電圧及び前記差分電圧を出力する第１選択回路と、
前記第１選択回路により出力される前記リセット電圧及び前記信号電圧に対して前記第１ＡＤ変換処理を行う第１ＡＤ変換器と、
Ｑ列のうちの１列を選択し、前記第１ＡＤ変換器により生成された前記第１残差電圧を、選択した列に設けられた前記第２列ＡＤ変換部に出力する第２選択回路とを備え、
前記各第２列ＡＤ変換部は、対応するＱ列に設けられた前記第２選択回路により出力された前記第１残差電圧に対して前記第２ＡＤ変換処理を行う
請求項１記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、さらに、
前記第１選択回路及び前記第２選択回路に前記Ｑ列の各列を順次選択させることにより、前記第１列ＡＤ変換部に前記Ｑ列の各列に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させる第１制御部を備え、
前記第１制御部は、前記第１列ＡＤ変換部に前記Ｑ列に含まれる第１列に対応する前記第１残差電圧を生成させると同時に、前記Ｑ列に含まれる、前記第１列と異なる第２列に設けられた前記第２列ＡＤ変換部に、前記第１列ＡＤ変換部により既に生成された、対応する列の前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせる
請求項２記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、さらに、
前記ＡＤ変換部によりＡＤ変換された前記第３デジタル信号を、外部に順次転送する列走査回路を備え、
前記第１制御部は、さらに、
前記第１列ＡＤ変換部に前記Ｑ列に含まれる第１列群に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させるとともに、当該第１列群に設けられた前記第２列ＡＤ変換部に、当該第１列群に対応する前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせることにより、前記第２デジタル信号を順次生成させ、
前記第１列ＡＤ変換部に前記Ｑ列に含まれる、前記第１列群と異なる第２列群に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させるとともに、当該第２列群に設けられた前記第２列ＡＤ変換部に、当該第２列群に対応する前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせると同時に、前記列走査回路に、前記第１列群に対応する前記第３デジタル信号を、外部に順次転送させる
請求項３記載の固体撮像装置。
【請求項５】
前記固体撮像装置は、さらに、
前記第１選択回路及び前記第２選択回路に前記Ｑ列の各列を順次選択させることにより、前記第１列ＡＤ変換部に前記Ｑ列の各列に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させる第１制御部を備え、
前記第１制御部は、前記第１列ＡＤ変換部に前記Ｑ列に含まれる全ての列に対応する前記第１残差電圧を生成させた後、前記第２列ＡＤ変換部に、当該全ての列に対応する第１残差電圧に対する前記第２ＡＤ変換処理を同時に行わせる
請求項２記載の固体撮像装置。
【請求項６】
前記第１ＡＤ変換部は、
列毎に１つ設けられ、対応する列に配置された画素により出力された前記リセット電圧と前記信号電圧とに対して、前記第１ＡＤ変換処理を行う複数の第１列ＡＤ変換部を備え、
前記第２ＡＤ変換部は、
列毎に１つ設けられ、対応する列に設けられた前記第１列ＡＤ変換部により生成された前記第１残差電圧に対して前記第２ＡＤ変換処理を行う複数の第２列ＡＤ変換部を備える
請求項１記載の固体撮像装置。
【請求項７】
前記第２ＡＤ変換部は、
第１時刻から、時間の経過とともに電圧値が変化するランプ電圧を生成する参照信号生成部と、
前記ランプ電圧と前記第１残差電圧とを比較し、比較結果を示す第２比較結果信号を生成する第２比較部と、
前記第１時刻から前記第２比較結果信号の論理が反転するまでの時間を前記第２デジタル信号として保持する第１保持部とを備える
請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記残差電圧生成部は、それぞれが前記２M個の第２残差電圧のうち１つを生成する第１残差電圧生成部と、（２M−１）個の第２残差電圧生成部とを含み、
前記第１残差電圧生成部は、
当該第１残差電圧生成部により生成される前記第２残差電圧が出力される第１端子と、
前記第１端子に一端が接続された第１容量と、
前記第１端子に前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第１スイッチと、
前記信号電圧と第１基準電圧との一方を選択し、選択した電圧を前記第１容量の他端に供給する第２スイッチとを備え、
前記各第２残差電圧生成部は、
当該第２残差電圧生成部により生成される前記第２残差電圧が出力される第２端子と、
前記第２端子に一端が接続された第２容量及び第３容量と、
前記信号電圧と前記第１基準電圧と第２基準電圧とのうち１つを選択し、選択した電圧を前記第２容量の他端に供給する第３スイッチと、
前記信号電圧と第２基準電圧との一方を選択し、選択した電圧を前記第３容量の他端に供給する第４スイッチと、
前記第２端子に前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第５スイッチとを備える
請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記固体撮像装置は、さらに、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ及び前記第５スイッチを制御する第２制御部を備え、
前記第２制御部は、
第１期間において、前記第１スイッチ及び前記第５スイッチを閉状態にし、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチに前記信号電圧を選択させ、
前記第１期間の後の第２期間において、前記第１スイッチ及び前記第５スイッチを開状態にし、前記第２スイッチに前記第１基準電圧を選択させ、前記第３スイッチ及び前記第４スイッチに前記第２基準電圧を選択させ、
前記第２期間の後の第３期間において、前記第１スイッチ及び前記第５スイッチを開状態にし、前記第２スイッチ及び前記第３スイッチに前記第１基準電圧を選択させ、前記第４スイッチに前記第２基準電圧を選択させる
請求項８記載の固体撮像装置。
【請求項１０】
前記残差電圧生成部は、それぞれが前記２M個の第２残差電圧のうち１つを生成する第１残差電圧生成部と、（２M−１）個の第２残差電圧生成部とを含み、
前記第１残差電圧生成部は、
当該第１残差電圧生成部により生成される前記第２残差電圧が出力される第１端子と、
第１ノードと、
前記第１ノードに一端が接続された第１容量と、
前記第１ノードに前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第１スイッチと、
前記信号電圧と第１基準電圧との一方を選択し、選択した電圧を前記第１容量の他端に供給する第２スイッチと、
反転入力端子が前記第１ノードに接続され、非反転入力端子に前記リセット電圧が印加され、出力端子が前記第１端子と接続される第１オペアンプと、
前記第１オペアンプの非反転入力端子と出力端子との間に、互いに並列に接続される第４容量及び第６スイッチとを備え、
前記各第２残差電圧生成部は、
当該第２残差電圧生成部により生成される前記第２残差電圧が出力される第２端子と、
第２ノードと、
前記第２ノードに一端が接続された第２容量及び第３容量と、
前記信号電圧と前記第１基準電圧と第２基準電圧とのうち１つを選択し、選択した電圧を前記第２容量の他端に供給する第３スイッチと、
前記信号電圧と第２基準電圧との一方を選択し、選択した電圧を前記第３容量の他端に供給する第４スイッチと、
前記第２ノードに前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第５スイッチと、
反転入力端子が前記第２ノードに接続され、非反転入力端子に前記リセット電圧が印加され、出力端子が前記第２端子と接続される第２オペアンプと、
前記第２オペアンプの非反転入力端子と出力端子との間に、互いに並列に接続される第５容量及び第７スイッチとを備える
請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記固体撮像装置は、さらに、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを制御する第２制御部を備え、
前記第２制御部は、
第１期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを閉状態にし、前記第２スイッチ及び前記第３スイッチに前記第１基準電圧を選択させ、前記第４スイッチに前記第２基準電圧を選択させ、
前記第１期間の後の第２期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを開状態にし、前記第２スイッチに前記信号電圧を選択させ、前記第３スイッチ及び前記第４スイッチに前記第２基準電圧を選択させ、
前記第２期間の後の第３期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを開状態にし、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチに前記信号電圧を選択させる
請求項１０記載の固体撮像装置。
【請求項１２】
行列状に配置され、リセット電圧と、入射光の光量に応じた信号電圧とを出力する複数の画素を備える固体撮像装置におけるＡＤ変換方法であって、
前記信号電圧を、Ｍ（Ｍは１以上の整数）ビットの第１デジタル信号と、Ｎ（Ｎは１以上の整数）ビットの第２デジタル信号とを含むＭ＋Ｎビットの第３デジタル信号にＡＤ変換するＡＤ変換ステップを含み、
前記ＡＤ変換ステップは、
前記リセット電圧と前記信号電圧との差を示す差分電圧を算出し、算出した前記差分電圧を第１デジタル信号にＡＤ変換するとともに、当該差分電圧と当該第１デジタル信号のデジタル値に対応するアナログ電圧との差分を示す第１残差電圧を生成する第１ＡＤ変換処理を行う第１ＡＤ変換ステップと、
前記第１残差電圧を前記第２デジタル信号にＡＤ変換する第２ＡＤ変換処理を行う第２ＡＤ変換ステップとを含み、
前記第１ＡＤ変換ステップは、
前記差分電圧を算出するとともに、当該差分電圧と２M個の閾値電圧の各々との差を示し、Ｍビットにより表される２M個のデジタル値の各々に対応する２M個の第２残差電圧を生成する残差電圧生成ステップと、
前記２M個の第２残差電圧の各々と第１基準電圧とを比較することにより、２Mビットの第１比較結果信号を生成する第１比較ステップと、
前記２Mビットの第１比較結果信号を前記Ｍビットの第１デジタル信号に変換するデコードステップと、
前記２M個の第２残差電圧のうち、前記デコードステップで変換された前記第１デジタル信号のデジタル値に対応する第２残差電圧を選択し、選択した第２残差電圧を前記第１残差電圧として出力する選択ステップとを含む
ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びＡＤ変換方法に関し、特に、ＡＤ変換部を備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、画像を電子的に撮像及び記録するために、固体撮像装置を用いることが常識的になってきている。固体撮像装置は、一般的にイメージセンサと呼ばれ、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型センサ（あるいは単にＣＣＤと呼ばれる）と、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ（以下これらを単にＣＭＯＳセンサと呼ぶ）との２種類に大別される。
【０００３】
これら固体撮像装置は、入射する光の強度に応じた電気信号を出力する微小な部分（これは画素と呼ばれる）が多数２次元的に配列されている。また、固体撮像装置は、これらの画素から出力される信号を各行及び各列で走査することにより、信号の順番を決定し、決定した順番で当該信号を、当該固体撮像装置の外部にシリアルに転送する手段を有している。
【０００４】
画素から直接出力される信号は当然のことながらアナログ信号である。しかし、固体撮像装置が応用されるデジタルスチルカメラなどの撮像装置では、画像信号をデジタルデータとして出力されることが要求される。よって、このような撮像装置は、アナログ信号をデジタル信号に変換（ＡＤ変換）する必要がある。
【０００５】
従来の撮像装置では、固体撮像装置がアナログ信号を外部に出力し、このアナログ信号を外部の回路によりＡＤ変換する場合が多かった。この場合、外部でアナログ信号にノイズが重畳されたり、固体撮像装置と外部装置との結合方法によりアナログ信号が変化したりする問題がある。そこで、最近では固体撮像装置内にＡＤ変換器を内蔵し、外部にはデジタル信号を出力することが行われ始めている。
【０００６】
ＡＤ変換器を固体撮像装置内に内蔵することは、ＣＣＤでは一般的に困難である。その理由は２つある。
【０００７】
１つは、ＡＤ変換器を作製するためには、ある一定規模の回路が必要となるので、現実的にはある程度の微細配線ルールを用いたＣＭＯＳが必須である。しかし、ＣＣＤの作製には一般的にＣＭＯＳプロセスではない特殊工程を用いて作製される。よって、ＣＣＤにＡＤ変換器を搭載することが困難である。
【０００８】
もう１つの理由は、ＣＣＤでは画素からのアナログ信号（光強度に応じた電荷）をバケツリレー的に順番に出力アンプに転送するため、ＡＤ変換器は出力アンプの後ろに配置しなければならない。よって、ＡＤ変換器は、各画素からの信号の転送速度に応じて、高速にＡＤ変換処理を行う必要がある。しかしながら、このような高速なＡＤ変換処理を実現することは困難であるので、ＣＣＤにＡＤ変換器を搭載することは困難である。
【０００９】
それに対し、ＣＭＯＳセンサでは、ＣＭＯＳプロセスが使用されているため、ある程度の規模の回路を作製することは問題なく可能である。また、ＣＭＯＳセンサでは、信号の出力経路は、ＣＣＤにおけるバケツリレーのような固定的ではないため、画素から出力端子までのどの経路にＡＤ変換器を配置してもよい。従って、現実的にはＣＣＤではＡＤ変換器は内蔵されず、内蔵されるのはＣＭＯＳセンサだけである。
【００１０】
このようなＡＤ変換器を内蔵した固体撮像装置の一例が特許文献１に開示されている。図１４は、特許文献１記載の固体撮像装置５００の構成を示す図である。
【００１１】
特許文献１記載の固体撮像装置５００は、図１４のように、２次元的に配列した画素５０１と、各列に対応して配列したＡＤ変換器５０２（当文献では「カラムＡＤ回路」と記載）とを備える。各ＡＤ変換器５０２は比較器５０３を含んでいる。
【００１２】
この比較器５０３の一方の入力端子に各列の画素５０１からの信号が入力され、比較器５０３のもう一方の入力端子にランプ電圧ＲＡＭＰ（時間とともに一定速度で変化する電圧）が入力される。そして、比較器５０３に入力されるランプ電圧ＲＡＭＰをＤＡ変換器５０４（ＤＡＣ）により１クロック毎に微小な階段状に変化させるとともに、画素５０１からの電圧にこれが一致するかどうかを比較器５０３により判定することで、ＡＤ変換器５０２はデジタル値を得ることができる。
【００１３】
また、ＣＭＯＳセンサの場合、各画素独立に設けられているソースフォロワ用トランジスタの閾値電圧（一般にＶｔと呼ばれる）のばらつきなどで生じるノイズが信号電圧に重畳される。よって、このノイズを低減するためのノイズキャンセル機能がＣＭＯＳセンサには必要になる。この機能を実現するために、画素からの信号電圧から、画素をリセットしたときの画素からの出力電圧（以下単にリセット電圧と呼ぶ）を差し引くことが一般に行われる。このＡＤ変換器５０２では、リセット電圧に比例したカウント数だけダウンカウントしたあと、信号電圧に比例したカウント数だけアップカウントすることで、ノイズキャンセル機能を実現している。
【００１４】
しかしながら、特許文献１の方法では、高い線形性を持ったＡＤ変換を行うことができるが、ＡＤ変換器５０２の分解能に応じたクロック数だけ時間がかかる。例えば１０ビットのＡＤ変換処理を行いたい場合、取りえるデジタル値は１０２４個ある。よって、それに応じてランプ電圧ＲＡＭＰを１０２４回変化させる（または１０２４クロック以上の時間、ランプ電圧を連続的に変化させる）必要があり、ＡＤ変換処理に１０２４クロック必要である。なお、実際にはノイズキャンセルのためさらに時間が必要である。
【００１５】
このように特許文献１の方法は、ＡＤ変換処理に時間がかかるという問題がある。
【００１６】
この問題を解決するための技術が特許文献２に開示されている。図１５は特許文献２記載の固体撮像装置６００の構成を示す図である。
【００１７】
特許文献１におけるＡＤ変換器５０２は１段のみであるが、図１５に示す固体撮像装置６００ではＡＤ変換器を、上位Ｎビットを変換するＡＤ変換器６０１と、下位Ｍビットを変換するＡＤ変換器６０２との２段に分けている。この固体撮像装置６００は、上位Ｎビットを変換したのち、上位Ｎビット値に対応するアナログ値と、差分電圧のアナログ値との差分（アナログ残差）を、下位Ｍビットを変換するＡＤ変換器に入力して全体のＡＤ変換を行う。
【００１８】
例えば、Ｎ＝３、Ｍ＝７の場合、下位Ｍビットは１２８個の値しかないので、１２８クロックでＡＤ変換処理が完了する。よって、特許文献２記載の固体撮像装置６００は、全体として３＋７＝１０ビットの精度を確保しながら、ＡＤ変換処理の速度を向上できる。
【００１９】
図１６は、上位ＮビットのＡＤ変換器６０１の具体的な回路構成を示す図である。これはＮ＝２の場合である。まず、ＡＤ変換器６０１は、２ビットＡＤＣ６０３でＡＤ変換を行い、２ビットのデジタル値を出力するとともに、ロジック回路（特許文献２には記載されていないが、一般的にはロジック回路を使用）で制御信号φＡ〜φＤを生成し、スイッチを制御する。その後、ＡＤ変換器６０１は、φ１〜φ４を制御することによりアナログ残差出力を得る。
【００２０】
一方で、ＡＤ変換器の面積を縮小する技術が特許文献３に開示されている。
【００２１】
図１７は、特許文献３記載の固体撮像装置７００の構成を示す図である。この固体撮像装置７００は、複数列に共通で１つのＡＤ変換器７０１（図１７では２列に１つのＡＤ変換器７０１）を配置することで、複数のＡＤ変換器７０１の総面積を縮小することができる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００５−３２３３３１号公報
【特許文献２】特許第４０６９２０３号公報
【特許文献３】米国特許出願公開第２００８／００１９２０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、特許文献２記載の技術によりＡＤ変換処理の高速化を実現できるものの、さらなるＡＤ変換処理の高速化が望まれている。
【００２４】
よって本発明は、さらにＡＤ変換処理を高速化できる固体撮像装置及びＡＤ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明に係る固体撮像装置は、行列状に配置され、リセット電圧と、入射光の光量に応じた信号電圧とを出力する複数の画素と、前記信号電圧を、Ｍ（Ｍは１以上の整数）ビットの第１デジタル信号と、Ｎ（Ｎは１以上の整数）ビットの第２デジタル信号とを含むＭ＋Ｎビットの第３デジタル信号にＡＤ変換するＡＤ変換部とを備え、前記ＡＤ変換部は、前記リセット電圧と前記信号電圧との差を示す差分電圧を算出し、算出した前記差分電圧を前記第１デジタル信号にＡＤ変換するとともに、当該差分電圧と当該第１デジタル信号のデジタル値に対応するアナログ電圧との差分を示す第１残差電圧を生成する第１ＡＤ変換処理を行う第１ＡＤ変換部と、前記第１残差電圧を前記第２デジタル信号にＡＤ変換する第２ＡＤ変換処理を行う第２ＡＤ変換部とを備え、前記第１ＡＤ変換部は、前記差分電圧を算出するとともに、当該差分電圧と２M個の閾値電圧の各々との差を示し、Ｍビットにより表される２M個のデジタル値の各々に対応する２M個の第２残差電圧を生成する残差電圧生成部と、前記２M個の第２残差電圧の各々と第１基準電圧とを比較することにより、２Mビットの第１比較結果信号を生成する第１比較部と、前記２Mビットの第１比較結果信号を前記Ｍビットの第１デジタル信号に変換するデコーダと、前記２M個の第２残差電圧のうち、前記デコーダにより変換された前記第１デジタル信号のデジタル値に対応する第２残差電圧を選択し、選択した第２残差電圧を前記第１残差電圧として出力する選択部とを備える。
【００２６】
この構成によれば、本発明に係る固体撮像装置では、残差電圧生成部により、２M個の第２残差電圧を生成し、生成した第２残差電圧を用いてＮビットのＡＤ変換処理を行う。これにより、例えば、ＮビットのＡＤ変換処理を行ったのち、当該ＡＤ変換処理により生成された第１デジタル信号をＤＡ変換し、当該ＤＡ変換したアナログ信号を用いて、残差電圧を算出する場合に比べて、本発明に係る固体撮像装置は、高速に第１残差電圧を生成できる。よって、本発明に係る固体撮像装置は、ＡＤ変換処理を高速化できる。
【００２７】
また、前記第２ＡＤ変換部は、列毎に１つ設けられた複数の第２列ＡＤ変換部を備え、前記第１ＡＤ変換部は、Ｑ列毎に１つ設けられ、対応するＱ列に配置された複数の画素により出力される前記リセット電圧及び前記信号電圧に対して前記第１ＡＤ変換処理を行う複数の第１列ＡＤ変換部を備え、前記各第１列ＡＤ変換部は、Ｑ列のうちの１列を選択し、選択した列に配置された画素により出力される前記リセット電圧及び前記差分電圧を出力する第１選択回路と、前記第１選択回路により出力される前記リセット電圧及び前記信号電圧に対して前記第１ＡＤ変換処理を行う第１ＡＤ変換器と、Ｑ列のうちの１列を選択し、前記第１ＡＤ変換器により生成された前記第１残差電圧を、選択した列に設けられた前記第２列ＡＤ変換部に出力する第２選択回路とを備え、前記各第２列ＡＤ変換部は、対応するＱ列に設けられた前記第２選択回路により出力された前記第１残差電圧に対して前記第２ＡＤ変換処理を行ってもよい。
【００２８】
この構成によれば、Ｑ列に１つ第１ＡＤ変換器を設ければよいので、本発明に係る固体撮像装置は、ＡＤ変換部の回路面積を縮小できる。
【００２９】
また、前記固体撮像装置は、さらに、前記第１選択回路及び前記第２選択回路に前記Ｑ列の各列を順次選択させることにより、前記第１列ＡＤ変換部に前記Ｑ列の各列に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させる第１制御部を備え、前記第１制御部は、前記第１列ＡＤ変換部に前記Ｑ列に含まれる第１列に対応する前記第１残差電圧を生成させると同時に、前記Ｑ列に含まれる、前記第１列と異なる第２列に設けられた前記第２列ＡＤ変換部に、前記第１列ＡＤ変換部により既に生成された、対応する列の前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせてもよい。
【００３０】
この構成によれば、本発明に係る固体撮像装置は、第１ＡＤ変換処理と第２ＡＤ変換処理とを同時に行うことにより、ＡＤ変換処理を高速化できる。
【００３１】
また、前記固体撮像装置は、さらに、前記ＡＤ変換部によりＡＤ変換された前記第３デジタル信号を、外部に順次転送する列走査回路を備え、前記第１制御部は、さらに、前記第１列ＡＤ変換部に前記Ｑ列に含まれる第１列群に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させるとともに、当該第１列群に設けられた前記第２列ＡＤ変換部に、当該第１列群に対応する前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせることにより、前記第２デジタル信号を順次生成させ、前記第１列ＡＤ変換部に前記Ｑ列に含まれる、前記第１列群と異なる第２列群に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させるとともに、当該第２列群に設けられた前記第２列ＡＤ変換部に、当該第２列群に対応する前記第１残差電圧に対して前記第２ＡＤ変換処理を行わせると同時に、前記列走査回路に、前記第１列群に対応する前記第３デジタル信号を、外部に順次転送させてもよい。
【００３２】
この構成によれば、本発明に係る固体撮像装置は、ＡＤ変換処理と、第３デジタル信号の転送処理とを同時に行うことにより、撮像動作から第３デジタル信号を外部に出力するまでの処理の速度を向上できる。
【００３３】
また、前記固体撮像装置は、さらに、前記第１選択回路及び前記第２選択回路に前記Ｑ列の各列を順次選択させることにより、前記第１列ＡＤ変換部に前記Ｑ列の各列に対応する前記第１残差電圧及び前記第１デジタル信号を順次生成させる第１制御部を備え、前記第１制御部は、前記第１列ＡＤ変換部に前記Ｑ列に含まれる全ての列に対応する前記第１残差電圧を生成させた後、前記第２列ＡＤ変換部に、当該全ての列に対応する第１残差電圧に対する前記第２ＡＤ変換処理を同時に行わせてもよい。
【００３４】
この構成によれば、本発明に係る固体撮像装置は、全ての第２列ＡＤ変換回路において、同一のランプ電圧を用いることができるので、回路規模を縮小できる。
【００３５】
また、前記第１ＡＤ変換部は、列毎に１つ設けられ、対応する列に配置された画素により出力された前記リセット電圧と前記信号電圧とに対して、前記第１ＡＤ変換処理を行う複数の第１列ＡＤ変換部を備え、前記第２ＡＤ変換部は、列毎に１つ設けられ、対応する列に設けられた前記第１列ＡＤ変換部により生成された前記第１残差電圧に対して前記第２ＡＤ変換処理を行う複数の第２列ＡＤ変換部を備えてもよい。
【００３６】
この構成によれば、本発明に係る固体撮像装置は、各列に対して同時に第１ＡＤ変換処理を行うことができるので、第１ＡＤ変換処理を高速化できる。
【００３７】
また、前記第２ＡＤ変換部は、第１時刻から、時間の経過とともに電圧値が変化するランプ電圧を生成する参照信号生成部と、前記ランプ電圧と前記第１残差電圧とを比較し、比較結果を示す第２比較結果信号を生成する第２比較部と、前記第１時刻から前記第２比較結果信号の論理が反転するまでの時間を前記第２デジタル信号として保持する第１保持部とを備えてもよい。
【００３８】
この構成によれば、本発明に係る固体撮像装置は、例えば、精度が要求される下位ＮビットのＡＤ変換処理に対して、線形性を確保できる。
【００３９】
また、前記残差電圧生成部は、それぞれが前記２M個の第２残差電圧のうち１つを生成する第１残差電圧生成部と、（２M−１）個の第２残差電圧生成部とを含み、前記第１残差電圧生成部は、当該第１残差電圧生成部により生成される前記第２残差電圧が出力される第１端子と、前記第１端子に一端が接続された第１容量と、前記第１端子に前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第１スイッチと、前記信号電圧と第１基準電圧との一方を選択し、選択した電圧を前記第１容量の他端に供給する第２スイッチとを備え、前記各第２残差電圧生成部は、当該第２残差電圧生成部により生成される前記第２残差電圧が出力される第２端子と、前記第２端子に一端が接続された第２容量及び第３容量と、前記信号電圧と前記第１基準電圧と第２基準電圧とのうち１つを選択し、選択した電圧を前記第２容量の他端に供給する第３スイッチと、前記信号電圧と第２基準電圧との一方を選択し、選択した電圧を前記第３容量の他端に供給する第４スイッチと、前記第２端子に前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第５スイッチとを備えてもよい。
【００４０】
この構成によれば、本発明に係る固体撮像装置は、例えば、高い精度が要求されない上位ＭビットのＡＤ変換処理に対して、線形性は劣るが速度が速い方法を用いることで、ＡＤ変換処理全体の精度の低下を抑制しつつ、高速化を実現できる。
【００４１】
また、前記固体撮像装置は、さらに、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ及び前記第５スイッチを制御する第２制御部を備え、前記第２制御部は、第１期間において、前記第１スイッチ及び前記第５スイッチを閉状態にし、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチに前記信号電圧を選択させ、前記第１期間の後の第２期間において、前記第１スイッチ及び前記第５スイッチを開状態にし、前記第２スイッチに前記第１基準電圧を選択させ、前記第３スイッチ及び前記第４スイッチに前記第２基準電圧を選択させ、前記第２期間の後の第３期間において、前記第１スイッチ及び前記第５スイッチを開状態にし、前記第２スイッチ及び前記第３スイッチに前記第１基準電圧を選択させ、前記第４スイッチに前記第２基準電圧を選択させてもよい。
【００４２】
また、前記残差電圧生成部は、それぞれが前記２M個の第２残差電圧のうち１つを生成する第１残差電圧生成部と、（２M−１）個の第２残差電圧生成部とを含み、前記第１残差電圧生成部は、当該第１残差電圧生成部により生成される前記第２残差電圧が出力される第１端子と、第１ノードと、前記第１ノードに一端が接続された第１容量と、前記第１ノードに前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第１スイッチと、前記信号電圧と第１基準電圧との一方を選択し、選択した電圧を前記第１容量の他端に供給する第２スイッチと、反転入力端子が前記第１ノードに接続され、非反転入力端子に前記リセット電圧が印加され、出力端子が前記第１端子と接続される第１オペアンプと、前記第１オペアンプの非反転入力端子と出力端子との間に、互いに並列に接続される第４容量及び第６スイッチとを備え、前記各第２残差電圧生成部は、当該第２残差電圧生成部により生成される前記第２残差電圧が出力される第２端子と、第２ノードと、前記第２ノードに一端が接続された第２容量及び第３容量と、前記信号電圧と前記第１基準電圧と第２基準電圧とのうち１つを選択し、選択した電圧を前記第２容量の他端に供給する第３スイッチと、前記信号電圧と第２基準電圧との一方を選択し、選択した電圧を前記第３容量の他端に供給する第４スイッチと、前記第２ノードに前記リセット電圧を供給する閉状態と、供給しない開状態とを切り替える第５スイッチと、反転入力端子が前記第２ノードに接続され、非反転入力端子に前記リセット電圧が印加され、出力端子が前記第２端子と接続される第２オペアンプと、前記第２オペアンプの非反転入力端子と出力端子との間に、互いに並列に接続される第５容量及び第７スイッチとを備えてもよい。
【００４３】
この構成によれば、本発明に係る固体撮像装置は、例えば、高い精度が要求されない上位ＭビットのＡＤ変換処理に対して、線形性は劣るが速度が速い方法を用いることで、ＡＤ変換処理全体の精度の低下を抑制しつつ、高速化を実現できる。
【００４４】
また、前記固体撮像装置は、さらに、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを制御する第２制御部を備え、前記第２制御部は、第１期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを閉状態にし、前記第２スイッチ及び前記第３スイッチに前記第１基準電圧を選択させ、前記第４スイッチに前記第２基準電圧を選択させ、前記第１期間の後の第２期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを開状態にし、前記第２スイッチに前記信号電圧を選択させ、前記第３スイッチ及び前記第４スイッチに前記第２基準電圧を選択させ、前記第２期間の後の第３期間において、前記第１スイッチ、前記第５スイッチ、前記第６スイッチ及び前記第７スイッチを開状態にし、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチに前記信号電圧を選択させてもよい。
【００４５】
なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段の一部又は全てをステップとする固体撮像装置の制御方法、固体撮像装置の駆動方法、又は固体撮像装置におけるＡＤ変換方法として実現したり、そのような特徴的なステップの一部又は全てをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【００４６】
さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備えるデジタルスチルカメラ又はデジタルビデオカメラ等のカメラとして実現したり、このような固体撮像装置に含まれるＡＤ変換器として実現したり、このようなＡＤ変換器に含まれる特徴的な手段をステップとするＡＤ変換方法として実現したりできる。
【発明の効果】
【００４７】
以上より、本発明は、さらにＡＤ変換処理を高速化できる固体撮像装置及びＡＤ変換方法を提供できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係る固体撮像装置の構成を示す図である。
【図２】本発明の実施の形態１に係る画素の構成を示す回路図である。
【図３】本発明の実施の形態１に係る上位ビットのＡＤ変換処理を示す図である。
【図４】本発明の実施の形態１に係る第１ＡＤ変換器の構成を示す図である。
【図５】本発明の実施の形態１に係る第１ＡＤ変換器の回路図である。
【図６】本発明の実施の形態１に係る第１ＡＤ変換器のタイミングチャートである。
【図７】本発明の実施の形態１に係る比較器の回路図である。
【図８】本発明の実施の形態１に係る固体撮像装置によるＡＤ変換処理のタイミングチャートである。
【図９】本発明の実施の形態２に係る固体撮像装置の構成を示す図である。
【図１０】本発明の実施の形態２に係る固体撮像装置によるＡＤ変換処理のタイミングチャートである。
【図１１】本発明の実施の形態３に係る第１ＡＤ変換器の回路図である。
【図１２】本発明の実施の形態３に係る第１ＡＤ変換器のタイミングチャートである。
【図１３】本発明の実施の形態４に係る固体撮像装置によるＡＤ変換処理のタイミングチャートである。
【図１４】従来の固体撮像装置の構成を示す図である。
【図１５】従来の固体撮像装置の構成を示す図である。
【図１６】従来のＡＤ変換器の構成を示す図である。
【図１７】従来の固体撮像装置の構成を示す図である。
【発明を実施するための形態】
【００４９】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。なお、図中で、同じ符号のものは同一の構成要素を表す。
【００５０】
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置１００は、差分電圧Ｖ０と２M個の閾値電圧の各々との差を示す２M個の出力電圧Ｖｏｕｔを生成し、生成した２M個の出力電圧Ｖｏｕｔを用いて上位Ｍビットの第１デジタル信号１３０を生成する。これにより、本発明の実施の形態１に係る固体撮像装置１００は、高速に第１残差電圧を生成できるので、ＡＤ変換処理を高速化できる。
【００５１】
まず、本発明の実施の形態１に係る固体撮像装置１００の構成を説明する。
【００５２】
図１は、本発明の実施の形態１に係る固体撮像装置１００の構成を示す図である。
【００５３】
図１に示す固体撮像装置１００は、撮像部１０１と、ＡＤ変換部１２０と、行走査回路１０３と、列走査回路１０９と、タイミング制御部１１２とを備える。
【００５４】
撮像部１０１は、２次元行列状に配置された画素１０２（画素回路）と、複数の垂直信号線１０４とを含む。
【００５５】
各垂直信号線１０４は、列毎に縦方向に沿って配置される。
【００５６】
各画素１０２には、行走査回路１０３からの信号線と、垂直信号線１０４が接続されている。
【００５７】
各画素１０２は、入射光をアナログの信号電圧（画素信号）に光電変換する。また、各画素１０２は、対応する垂直信号線１０４に、リセット状態においてリセット電圧Ｖｒｅｓを出力し、データ出力状態において、入射光の光量に応じた信号電圧Ｖｓｉｇを出力する。
【００５８】
行走査回路１０３は、撮像部１０１の各行を順番に選択する。その選択された行の各画素１０２は、ある一定時間内（これは水平ブランキング期間と呼ばれる）に撮像動作を行い、得られるリセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとを垂直信号線１０４に順番に出力する。
【００５９】
次に、画素１０２の構成を説明する。図２は、画素１０２の回路図である。
【００６０】
図２に示すように、画素１０２は、リセットトランジスタ２０１と、フォトダイオード（ＰＤ）２０２と、転送トランジスタ２０３と、フローティングディフュージョン（ＦＤ）２０４と、増幅トランジスタ２０５と、画素選択トランジスタ２０６とを備える。
【００６１】
リセットトランジスタ２０１は、ＦＤ２０４と電源線ＶＤＤとの間に接続されている。このリセットトランジスタ２０１のゲート端子はリセット信号線ＲＳＣＥＬＬに接続されている。
【００６２】
ＰＤ２０２は、受光した光の強度に応じた信号電荷を発生し、当該信号電荷を蓄積する。
【００６３】
転送トランジスタ２０３は、ＰＤ２０２とＦＤ２０４との間に接続されている。この転送トランジスタ２０３のゲート端子は転送信号線ＴＲＡＮＳに接続されている。
【００６４】
ＦＤ２０４は、ＰＤ２０２から転送された信号電荷を蓄積する。このＦＤ２０４は、増幅トランジスタ２０５のゲート端子に接続されている。
【００６５】
増幅トランジスタ２０５は、垂直信号線１０４と電源線ＶＤＤとの間に接続されている。
【００６６】
画素選択トランジスタ２０６は、垂直信号線１０４と電源線ＶＤＤとの間に、増幅トランジスタ２０５と直列に接続されている。この画素選択トランジスタ２０６のゲート端子は選択信号線ＳＥＬＥＣＴに接続されている。
【００６７】
以上の構成により、画素１０２は、画素選択トランジスタ２０６が選択された時（オン状態の時）、ＦＤ２０４の電位に応じた信号を垂直信号線１０４に出力する。具体的には、画素１０２は、リセットトランジスタ２０１がオンされた状態においてリセット電圧Ｖｒｅｓを垂直信号線１０４に出力する。また、画素１０２は、ＰＤ２０２に蓄積された信号電荷が、転送トランジスタ２０３を介してＦＤ２０４に転送された状態において信号電圧Ｖｓｉｇを垂直信号線１０４に出力する。
【００６８】
なお、増幅トランジスタ２０５は、垂直信号線１０４に接続された負荷トランジスタ（図示せず）と共にソースフォロワ回路を形成する。
【００６９】
再び図１を参照して説明を行う。
【００７０】
ＡＤ変換部１２０は、複数の画素１０２により出力された信号電圧Ｖｓｉｇを、Ｍ（Ｍは１以上の整数）ビットの第１デジタル信号１３０と、Ｎ（Ｎは１以上の整数）ビットの第２デジタル信号とを含むＭ＋Ｎビットの第３デジタル信号にＡＤ変換する。例えば、第１デジタル信号１３０は、Ｍ＋Ｎビットの第３デジタル信号に含まれる上位Ｍビットのデジタル信号に相当し、第２デジタル信号は、Ｍ＋Ｎビットの第３デジタル信号に含まれる下位Ｎビットのデジタル信号に相当する。
【００７１】
このＡＤ変換部１２０は、第１ＡＤ変換部１２１と、第２ＡＤ変換部１２２とを備える。
【００７２】
第１ＡＤ変換部１２１は、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの差を示す差分電圧Ｖ０を算出し、算出した差分電圧Ｖ０をＭビットの第１デジタル信号１３０にＡＤ変換する。また、第１ＡＤ変換部１２１は、生成したＭビットの第１デジタル信号１３０を保持する。
【００７３】
また、第１ＡＤ変換部１２１は、当該差分電圧Ｖ０と当該Ｍビットの第１デジタル信号１３０のデジタル値に対応するアナログ電圧との差を示す残差電圧１３１を生成する。ここで、残差電圧１３１は、本発明の第１残差電圧に相当し、Ｍ＋Ｎビットの第３デジタル信号の下位Ｎビット分のアナログ電圧値に相当する。
【００７４】
なお、以下では、第１ＡＤ変換部１２１による、差分電圧Ｖ０を算出し、算出した差分電圧Ｖ０をＭビットの第１デジタル信号１３０にＡＤ変換するとともに、残差電圧１３１を生成する処理を第１ＡＤ変換処理と記す。
【００７５】
この第１ＡＤ変換部１２１は、基準電圧生成部１０７と、列毎に１つ設けられた複数の第１列ＡＤ変換部１２３を備える。
【００７６】
基準電圧生成部１０７は、第１基準電圧ＶＨと、第２基準電圧ＶＬとを生成する。この第１基準電圧ＶＨは差分電圧Ｖ０の上限値に相当し、第２基準電圧ＶＬは差分電圧Ｖ０の下限値に相当する。
【００７７】
各第１列ＡＤ変換部１２３は、対応する列に配置された画素１０２により生成されたリセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとに対して、第１ＡＤ変換処理を行うことにより、各列に対応する第１デジタル信号１３０及び残差電圧１３１を生成する。
【００７８】
各第１列ＡＤ変換部１２３は、リセット電圧保持部１０５と、第１ＡＤ変換器１０６と、第１記憶部１０８とを備える。
【００７９】
リセット電圧保持部１０５は、対応する列の垂直信号線１０４に接続されており、対応する列の画素１０２により出力されたリセット電圧Ｖｒｅｓを保持する。なお、リセット電圧保持部１０５は、画素１０２により出力されたリセット電圧Ｖｒｅｓそのものを保持してもよいし、リセット電圧Ｖｒｅｓにある一定のオフセット値を加えた電圧を保持してもよい。さらに、リセット電圧保持部１０５は、保持するリセット電圧Ｖｒｅｓにある一定のオフセット値を加えたうえで出力してもよい。
【００８０】
第１ＡＤ変換器１０６には、リセット電圧保持部１０５により保持されるリセット電圧Ｖｒｅｓと、垂直信号線１０４からの信号電圧Ｖｓｉｇと、基準電圧生成部１０７により生成された第１基準電圧ＶＨ及び第２基準電圧ＶＬとが入力される。
【００８１】
この第１ＡＤ変換器１０６は、リセット電圧保持部１０５に保持されるリセット電圧Ｖｒｅｓと、垂直信号線１０４の信号電圧Ｖｓｉｇとに対して、第１ＡＤ変換処理を行う。
【００８２】
また、第１ＡＤ変換器１０６は、信号電圧Ｖｓｉｇの第２基準電圧ＶＬ以上かつ第１基準電圧ＶＨ以下の電圧値に対して上位ＭビットのＡＤ変換処理を行う。
【００８３】
第１記憶部１０８は、第１ＡＤ変換器１０６により生成された第１デジタル信号１３０を保持する。
【００８４】
また、第１ＡＤ変換器１０６は、残差電圧１３１を第２ＡＤ変換部１２２へ出力する。
【００８５】
第２ＡＤ変換部１２２は、第１ＡＤ変換部１２１により生成された残差電圧１３１をＮビットの第２デジタル信号にＡＤ変換する第２ＡＤ変換処理を行う。
【００８６】
この第２ＡＤ変換部１２２は、参照信号生成部１１３と、列毎に１つ設けられた第２列ＡＤ変換部１２４とを備える。
【００８７】
参照信号生成部１１３は、時間の経過とともに電圧値が変化するランプ電圧ＲＡＭＰを生成する。なお、ランプ電圧ＲＡＭＰは、時間とともに一定速度で電圧値が連続的に変化してもよいし、１クロック毎に微小な階段状に変化してもよい。
【００８８】
各第２列ＡＤ変換部１２４は、対応する列の第１列ＡＤ変換部１２３により生成された残差電圧１３１をＮビットの第２デジタル信号にＡＤ変換する。また、各第２列ＡＤ変換部１２４は、ＡＤ変換した第２デジタル信号を保持する。
【００８９】
各第２列ＡＤ変換部１２４は、比較器１１０と、カウンタラッチ部１１１とを備える。
【００９０】
比較器１１０は、本発明の第２比較部に相当し、第１ＡＤ変換器１０６により生成された残差電圧１３１と、参照信号生成部１１３により生成されたランプ電圧ＲＡＭＰとを比較し、比較結果を示す比較結果信号１３３（本発明の第２比較結果信号に相当）を生成する。また、比較器１１０は、生成した比較結果信号１３３をカウンタラッチ部１１１に出力する。
【００９１】
カウンタラッチ部１１１は、本発明の第１保持部に相当し、比較結果信号１３３の論理が反転したタイミングで、タイミング制御部１１２により生成されたカウンタ値ＣＮＴをラッチ（保持）する。このカウンタラッチ部１１１により保持されるカウンタ値は、ＡＤ変換部１２０により生成されるＭ＋Ｎビットの第３デジタル信号に含まれる下位Ｎビットに相当する。
【００９２】
列走査回路１０９は、ＡＤ変換部１２０によりＡＤ変換された第３デジタル信号を、外部に順次転送する。つまり、列走査回路１０９は、複数の第１記憶部１０８に保持されるＭビットの第１デジタル信号１３０及び複数のカウンタラッチ部１１１に保持されるＮビットの第２デジタル信号を、外部に順次転送する。
【００９３】
タイミング制御部１１２は、本発明の第１制御部及び第２制御部に相当し、行走査回路１０３と、列走査回路１０９と、ＡＤ変換部１２０とを制御する。また、タイミング制御部１１２は、カウンタ値ＣＮＴをカウントする。
【００９４】
以下、第２列ＡＤ変換部１２４の動作を説明する。
【００９５】
まず、比較器１１０の一方の入力端子に残差電圧１３１が入力される。その後、タイミング制御部１１２は、参照信号生成部１１３から出力されるランプ電圧ＲＡＭＰを直線的に変化させ始めると同時に、カウンタ値ＣＮＴを、１クロック時間が経過する毎に１増加させる又は１減少させる。そして、比較器１１０は、両入力端子の電圧値が一致したときに（これには実際には遅延時間が存在する）、比較結果信号１３３の論理を反転させる。カウンタラッチ部１１１は、このときのカウンタ値ＣＮＴを記憶する。つまり、カウンタラッチ部１１１は、ランプ電圧ＲＡＭＰの変化が開始した時刻から比較結果信号１３３の論理が反転するまでの時間を第２デジタル信号として保持する。
【００９６】
このように、ＡＤ変換部１２０は、第１列ＡＤ変換部１２３が上位ＭビットのＡＤ変換を行い、第２列ＡＤ変換部１２４が下位ＮビットのＡＤ変換を行うことにより、Ｍ＋ＮビットのＡＤ変換が可能となる。さらに、この第１列ＡＤ変換部１２３及び第２列ＡＤ変換部１２４が各列に配置されている。よって、ＡＤ変換部１２０は、行走査回路１０３により選択された行の全ての画素１０２により出力された信号電圧Ｖｓｉｇを、同時にＡＤ変換することが可能である。
【００９７】
実際にはこれだけの動作では正確なデジタル値を得ることが出来ず、別途デジタル値を校正する校正処理が必要となる。この校正処理は、固体撮像装置１００の内部で行ってもよいし、校正に必要なデジタル値のみを固体撮像装置１００の内部で生成し、校正処理自体は固体撮像装置１００の外部で行ってもよい。いずれにせよ、固体撮像装置１００から外部へは、デジタル値が出力されるので、固体撮像装置１００により出力される信号に出力経路及び外部でノイズが重畳されるという問題は生じない。
【００９８】
次に、第１ＡＤ変換器１０６について詳細に説明する。
【００９９】
図３は、第１ＡＤ変換器１０６による上位ビットＡＤ変換動作を説明する図である。
【０１００】
上位ビットのＡＤ変換を行うには、以下の動作が必要である。まず、第１ＡＤ変換器１０６は、リセット電圧Ｖｒｅｓから信号電圧Ｖｓｉｇを差し引くことにより、ノイズキャンセル動作を行う。ここで得られる差分電圧Ｖ０（＝Ｖｒｅｓ−Ｖｓｉｇ）はノイズ及び画素１０２内の回路の個々のばらつきによるオフセット電圧を含まず、ほぼ画素１０２に入射した光強度のみに依存する。
【０１０１】
ここで、基準電圧生成部１０７により生成される第１基準電圧ＶＨ及び第２基準電圧ＶＬと、この第１基準電圧ＶＨと第２基準電圧ＶＬとの間の電圧値を２M等分する（２M−１）個の電圧値とを考える（この２M＋１個の電圧値を閾値電圧と呼ぶことにする）。このそれぞれの閾値電圧は、図３ではＶＬ、Ｖ１、Ｖ２、・・・、Ｖ２M−１、ＶＨと記載している。また、閾値電圧は、下位Ｎビットが０になるデジタル値に対応している。また、閾値電圧Ｖｌは下記（式１)で表される。ここで、ｌは、０≦ｌ≦２Mの整数である。
【０１０２】
【数１】
2011091573.tif 000003
【０１０３】
第１ＡＤ変換器１０６は、このそれぞれの閾値電圧と、差分電圧Ｖ０との大小関係を比較する。そして、第１ＡＤ変換器１０６は、差分電圧Ｖ０を超えない最も大きい閾値電圧に対応する上位Ｍビットのデジタル値を第１デジタル信号１３０として出力する。
【０１０４】
さらに、第１ＡＤ変換器１０６には、下位ビットに対応する残差電圧１３１を計算し出力する機能が必要である。この残差電圧１３１は、差分電圧Ｖ０と、当該差分電圧Ｖ０を超えない最も大きい閾値電圧との差である。この残差電圧１３１は下位Ｎビットのアナログ電圧に対応している。
【０１０５】
例えば、図３に示すように差分電圧Ｖ０がＶａの場合、当該差分電圧Ｖａを超えない最も大きい閾値電圧は、閾値電圧Ｖ２M−１であり、残差電圧１３１はＶｂとなる。
【０１０６】
図４は、第１ＡＤ変換器１０６の概略構成を示す図である。
【０１０７】
図４に示すように、第１ＡＤ変換器１０６は、計算部１５１と、選択部１５２と、インピーダンス変換器１５５と、デコーダ・選択回路１５６とを備える。
【０１０８】
計算部１５１は、第１計算ユニット１５３−１、第２計算ユニット１５３−２、第３計算ユニット１５３−３、・・・、第２M計算ユニット１５３−２Mの計２M個の計算ユニット１５３を備える。なお、これら第１計算ユニット１５３−１及び第２計算ユニット１５３−２〜第２M計算ユニット１５３−２Mを特に区別しない場合には、計算ユニット１５３を記す。
【０１０９】
各計算ユニット１５３には、基準電圧生成部１０７により生成された第１基準電圧ＶＨ及び第２基準電圧ＶＬと、信号電圧Ｖｓｉｇと、リセット電圧Ｖｒｅｓとが入力される。
【０１１０】
また、各計算ユニット１５３は、それぞれ、ＶＨを除いたＶＬ、Ｖ１、Ｖ２、・・・、Ｖ２M−１の２M個の閾値電圧に対応している。各計算ユニット１５３は、対応する閾値電圧に対し、差分電圧Ｖ０との大小関係を比較し、１ビットの比較結果信号ｂ（ｂ０、ｂ１、ｂ２、・・・、ｂ２M−１）を出力する。また、各計算ユニット１５３は、差分電圧Ｖ０と、対応する閾値電圧との差を示す残差電圧を計算し、当該残差電圧を示す出力電圧Ｖｏｕｔ（Ｖｏｕｔ（１）〜Ｖｏｕｔ（２M））を出力する。この出力電圧Ｖｏｕｔは、本発明の第２残差電圧に相当する。
【０１１１】
選択部１５２は、２M個の出力電圧Ｖｏｕｔのうちいずれか１つを選択し、選択した出力電圧Ｖｏｕｔをインピーダンス変換器１５５に出力する。この選択動作は、後述する選択信号ｓｅｌにより行われる。この選択部１５２は、各計算ユニット１５３にそれぞれが対応する２M個のスイッチ１５４を備える。各スイッチ１５４は、対応する計算ユニット１５３の出力端子（出力電圧Ｖｏｕｔが出力される端子）と、インピーダンス変換器１５５の入力端子との間に接続される。
【０１１２】
インピーダンス変換器１５５は、選択部１５２により出力された出力電圧Ｖｏｕｔを低インピーダンスで残差電圧１３１として出力する。なお、インピーダンス変換器１５５は、出力電圧Ｖｏｕｔを増幅してもよい。
【０１１３】
デコーダ・選択回路１５６は、２M個の計算ユニット１５３により生成された２Mビットの比較結果信号ｂをデコードすることにより、上位Ｍビットの第１デジタル信号１３０を生成する。また、デコーダ・選択回路１５６は、２Mビットの比較結果信号ｂを用いて、差分電圧Ｖ０を超えない最も大きい閾値電圧に対応する計算ユニット１５３に対応するスイッチ１５４を閉状態（オン）にし、かつ他のスイッチ１５４を開状態（オフ）にする２Mビットの選択信号ｓｅｌを生成する。この２Mビットの選択信号ｓｅｌの各ビットは、対応するスイッチ１５４の制御端子に入力される。
【０１１４】
つまり、選択部１５２は、２M個の出力電圧Ｖｏｕｔのうち、デコーダ・選択回路１５６により変換された第１デジタル信号１３０のデジタル値に対応する出力電圧Ｖｏｕｔを選択し、選択した出力電圧Ｖｏｕｔを残差電圧１３１として出力する。
【０１１５】
ここで、計算ユニット１５３は並列に接続されており、比較動作及び出力電圧Ｖｏｕｔを生成する動作は全計算ユニット１５３で同時に実行される。よって、全ての比較動作の結果を用いて、残差電圧１３１を生成する場合に比べて、高速化が可能である。また、デコーダ・選択回路１５６は、計算ユニット１５３により生成された比較結果信号ｂを得た後動作するが、このデコーダ・選択回路１５６は、高々Ｍ段の論理ゲートで構成できる。特に固体撮像装置の場合、Ｍ＋Ｎ≦１４程度であり、Ｍは高々５程度が現実的である。この場合、デコーダ・選択回路１５６は、高々５段の論理ゲートで構成できるので、高速に動作する。すなわち、第１ＡＤ変換器１０６は、ほぼ計算ユニット１５３の動作が終了すると同時に上位ビットのＡＤ変換処理と、残差電圧１３１の出力処理とを完了することが可能であり、高速なＡＤ変換を実現できる。また、第１ＡＤ変換器１０６は、これらと同時にノイズキャンセルを実現できる。
【０１１６】
以下、第１ＡＤ変換器１０６について、さらに詳しく説明する。
【０１１７】
図５は、第１ＡＤ変換器１０６の詳細な構成を示す図である。
【０１１８】
なお、以下では、キャパシタの容量値を含めて説明するが、各キャパシタの容量値が以下の説明とは異なる値であってもよい。ただし、容量値によっては、正しいＡＤ変換結果が得られない場合も考えられるが、別途それを校正する手段を用意すれば結果的に正しくＡＤ変換することは可能である。
【０１１９】
図５に示すように、第１ＡＤ変換器１０６は、さらに、インピーダンス変換器１５５の入力端子と、第１基準電圧ＶＨが印加されている信号線との間に接続されるスイッチ１５７を備える。
【０１２０】
また、第１計算ユニット１５３−１と、それ以外の計算ユニット１５３（第２計算ユニット１５３−２から第２M計算ユニット１５３−２M）との構成は異なる。具体的には、第１計算ユニット１５３−１は、残差電圧生成部１６０Ａと、比較器１６１とを備える。第２計算ユニット１５３−２から第２M計算ユニット１５３−２Mは、残差電圧生成部１６０Ｂと、比較器１６１とを備える。
【０１２１】
合計２M個の残差電圧生成部１６０Ａ及び１６０Ｂは、２M個の出力電圧Ｖｏｕｔを生成する。ここで、２M個の出力電圧Ｖｏｕｔは、Ｍビットの第１デジタル信号１３０により表される２M個のデジタル値の各々に対応する。なお、Ｖｏｕｔは後述する（式２）で表される。
【０１２２】
２M個の比較器１６１は、本発明の第１比較部に相当し、２M個の出力電圧Ｖｏｕｔの各々と第１基準電圧ＶＨとを比較することにより、２Mビットの比較結果信号ｂを生成する。
【０１２３】
残差電圧生成部１６０Ａは、本発明の第１残差電圧生成部に相当し、第１スイッチ１６４と、第２スイッチ１６２と、キャパシタ１６３とを備える。
【０１２４】
キャパシタ１６３は、本発明の第１容量に相当し、一端（右端）がノード１６５に接続され、他端（左端）が第２スイッチ１６２に接続されている。ノード１６５は、出力電圧Ｖｏｕｔが出力される出力端子（本発明の第１端子及び第２端子）に相当し、第１スイッチ１６４と、比較器１６１の第１入力端子と、対応するスイッチ１５４とに接続される。
【０１２５】
第２スイッチ１６２は、信号電圧Ｖｓｉｇ及び第１基準電圧ＶＨの一方を選択し、選択した電圧をキャパシタ１６３の左端に供給する。ここでＣを任意の正の実数としたとき、キャパシタ１６３の容量値は２MＣである。
【０１２６】
第１スイッチ１６４は、リセット電圧Ｖｒｅｓをノード１６５に供給する閉状態（オン）と、リセット電圧Ｖｒｅｓをノード１６５に供給しない開状態（オフ）とを切り替える。
【０１２７】
残差電圧生成部１６０Ｂは、本発明の第２残差電圧生成部に相当し、第１スイッチ１６４（本発明の第５スイッチに相当）と、第３スイッチ１６６と、第４スイッチ１６８と、キャパシタ１６７及び１６９とを備える。
【０１２８】
キャパシタ１６７は、本発明の第２容量に相当し、一端（右端）がノード１６５に接続され、他端（左端）が第３スイッチ１６６に接続されている。キャパシタ１６９は、本発明の第３容量に相当し、一端（右端）がノード１６５に接続され、他端（左端）が第４スイッチ１６８に接続されている。
【０１２９】
第３スイッチ１６６は、信号電圧Ｖｓｉｇ、第１基準電圧ＶＨ及び第２基準電圧ＶＬのうちいずれかを選択し、選択した電圧をキャパシタ１６７の左端に供給する。第４スイッチ１６８は、第２基準電圧ＶＬ及び信号電圧Ｖｓｉｇのうち一方を選択し、選択した電圧をキャパシタ１６９の左端に供給する。
【０１３０】
また、第２計算ユニット１５３−２から第２M計算ユニット１５３−２Mに含まれるキャパシタ１６７及び１６９の容量値は異なる。具体的には、ｋを２以上かつ２M以下の整数としたとき、第ｋ計算ユニット１５３に含まれるキャパシタ１６７の容量値は（２M−ｋ＋１）Ｃであり、キャパシタ１６９の容量値は（ｋ−１）Ｃである。
【０１３１】
また、第１スイッチ１６４、第２スイッチ１６２、第３スイッチ１６６、第４スイッチ１６８、及びスイッチ１５７は、タイミング制御部１１２により生成された制御信号により開閉及び選択が制御される。
【０１３２】
以下、第１ＡＤ変換器１０６の動作を説明する。以下では、Ｍ＝２、ＶＬ＝０Ｖ、ＶＨ＝１Ｖ、Ｖｒｅｓ＝１．５Ｖ、Ｖｓｉｇ＝１．２Ｖの場合を例に説明するが、他の場合も同様に動作することはいうまでもない。図６は、第１ＡＤ変換器１０６の動作を示すタイミングチャートである。図６は、横方向に時刻を示しており、左から右に時間が経過する様子を示したものである。また、図６の縦方向は電圧値である。また、図６では第１計算ユニット〜第４計算ユニットの出力電圧Ｖｏｕｔ（１）〜Ｖｏｕｔ（４）（ノード１６５の電圧）と、残差電圧１３１（インピーダンス変換器１５５の入力端子の電圧も同様）との各時刻での値を示している。また、ここでの説明は、リセット電圧Ｖｒｅｓにオフセット電圧を印加していない場合である。印加する場合は、各比較器１６１の第２入力端子に印加する第１基準電圧ＶＨに、オフセット電圧を加えておけばよい。
【０１３３】
まず、時刻ｔ１〜時刻ｔ２の期間において、タイミング制御部１１２は、第１スイッチ１６４を閉状態にし、第２スイッチ１６２、第３スイッチ１６６及び第４スイッチ１６８にＶｓｉｇを選択させる。このとき、キャパシタ１６３、キャパシタ１６７及びキャパシタ１６９の右端（ノード１６５）の電圧はＶｒｅｓになるため、各計算ユニット１５３の出力電圧Ｖｏｕｔは全てＶｒｅｓになる。
【０１３４】
また、キャパシタ１６３、キャパシタ１６７、キャパシタ１６９の左端の電圧はＶｓｉｇとなるので、キャパシタ１６３、１６７及び１６９の両端の電圧差は、Ｖｒｅｓ−Ｖｓｉｇとなる。実際には、キャパシタ１６３、１６７及び１６９の充放電が終了し、定常状態になったとき、キャパシタ１６３、１６７及び１６９の両端の電圧差が上記の値になる。
【０１３５】
また、時刻ｔ１〜時刻ｔ４の期間では、タイミング制御部１１２は、スイッチ１５７をオンするとともに、全てのスイッチ１５４をオフする。これにより、インピーダンス変換器１５５の入力端子に第１基準電圧ＶＨが供給される。よって、残差電圧１３１はＶＨとなる。
【０１３６】
次に、時刻ｔ２〜時刻ｔ３の期間において、タイミング制御部１１２は、第１スイッチ１６４をオフするとともに、第２スイッチ１６２に第１基準電圧ＶＨを選択させ、第３スイッチ１６６及び第４スイッチ１６８に第２基準電圧ＶＬを選択させる。このとき、キャパシタ１６３の右端（ノード１６５）には電圧源が接続されていない状態なので、時刻ｔ２の前後でのキャパシタ１６３の両端の電圧差は一定である。よって、キャパシタ１６３の左端の電圧が第２スイッチ１６２の切り替えにより、ＶＨ−Ｖｓｉｇだけ変化しているため、キャパシタ１６３の右端（ノード１６５）の電圧すなわち第１計算ユニット１５３−１により出力される出力電圧Ｖｏｕｔ（１）は、下記（式２）で表される。
【０１３７】
【数２】
2011091573.tif 000004
【０１３８】
また、キャパシタ１６７及びキャパシタ１６９についても、右端には電圧源が接続されていない。また、左端の電位はともに第２基準電圧ＶＬとなる。つまり、キャパシタ１６７及びキャパシタ１６９の両端の電圧差が一定であるとともに、左端の電圧がＶＬ−Ｖｓｉｇだけ変化している。それゆえ、キャパシタ１６７及びキャパシタ１６９の右端の電圧すなわち第２計算ユニット１５３−２〜第２M計算ユニット１５３−２Mにより出力される出力電圧Ｖｏｕｔ（ｋ）（ｋは２≦ｋ≦２Mの整数）は、下記（式３）で表される。
【０１３９】
【数３】
2011091573.tif 000005
【０１４０】
次に、時刻ｔ３において、タイミング制御部１１２は、第３スイッチ１６６に第１基準電圧ＶＨを選択させる。つまり、時刻ｔ３以降において、タイミング制御部１１２は、第１スイッチ１６４をオフし、第２スイッチ１６２及び第３スイッチ１６６に第１基準電圧を選択させ、第４スイッチ１６８に第２基準電圧ＶＬを選択させる。
【０１４１】
このとき、第１計算ユニット１５３−１の状態は変化しないので、第１計算ユニット１５３−１の出力電圧Ｖｏｕｔ（１）は上記（式２）で表される。
【０１４２】
また、第ｋ計算ユニット１５３−ｋの出力電圧Ｖｏｕｔ（ｋ）は以下のようになる。
【０１４３】
まず、時刻ｔ３より前において、キャパシタ１６７とキャパシタ１６９とに充電される電荷の合計ＱBCは、下記（式４）で表される。
【０１４４】
【数４】
2011091573.tif 000006
【０１４５】
また、時刻ｔ３より後において、キャパシタ１６７に充電される電荷ＱBは、下記（式５）で表される。
【０１４６】
【数５】
2011091573.tif 000007
【０１４７】
また、時刻ｔ３より後において、キャパシタ１６９に充電される電荷ＱCは、下記（式６）で表される。
【０１４８】
【数６】
2011091573.tif 000008
【０１４９】
また、Ｖｏｕｔ（ｋ）には電圧源が接続されていないので、時刻ｔ３の前後で電荷が保存されるので、下記（式７）の関係が成り立つ。
【０１５０】
【数７】
2011091573.tif 000009
【０１５１】
これらの（式４）〜（式７）からＱBC、ＱB、ＱCを消去することにより下記（式８）が得られる。
【０１５２】
【数８】
2011091573.tif 000010
【０１５３】
さらに、これを上記（式１）のＶｌの定義で書き換えれば下記（式９）が得られる。
【０１５４】
【数９】
2011091573.tif 000011
【０１５５】
例えば、図６に示す例では、第２計算ユニット１５３−２の出力電圧Ｖｏｕｔ（２）は、Ｖｒｅｓ−Ｖｓｉｇ＋Ｖ３となり、第３計算ユニット１５３−３の出力電圧Ｖｏｕｔ（３）は、Ｖｒｅｓ−Ｖｓｉｇ＋Ｖ２となり、第４計算ユニット１５３−４の出力電圧Ｖｏｕｔ（４）は、Ｖｒｅｓ−Ｖｓｉｇ＋Ｖ１となる。
【０１５６】
次に、時刻ｔ３〜時刻ｔ４の期間において、出力電圧Ｖｏｕｔ（ｋ）が安定した後、各比較器１６１は第２入力端子に入力されている第１基準電圧ＶＨと、出力電圧Ｖｏｕｔ（ｋ）との比較を行う。これは、（式８）で考えると、差分電圧Ｖ０（＝Ｖｒｅｓ−Ｖｓｉｇ）と閾値電圧Ｖｋ（＝（ｋ−１）×（ＶＨ−ＶＬ）／２M）との大小関係を比較することと同じである。このように、各比較器１６１は、対応する閾値電圧と差分電圧Ｖ０とを比較し、比較結果を示す比較結果信号ｂを出力できる。
【０１５７】
例えば、図６に示す例では、出力電圧Ｖｏｕｔ（１）及びＶｏｕｔ（２）が第１基準電圧ＶＨより大きく、出力電圧Ｖｏｕｔ（３）及びＶｏｕｔ（４）が第１基準電圧ＶＨより小さい。したがって、ｂ（１）はＬＯ（ローレベル）、ｂ（２）はＬＯ、ｂ（３）はＨＩ（ハイレベル）、ｂ（４）はＨＩとなる。
【０１５８】
ここで、差分電圧Ｖ０と、ｊ番目の閾値電圧との差をＶｄとすると、Ｖｄは次式で表せる。なお、ｊは整数である。
【０１５９】
【数１０】
2011091573.tif 000012
【０１６０】
次に、時刻ｔ４において、デコーダ・選択回路１５６は、２Mビットの比較結果信号ｂをデコードすることにより、上位Ｍビットの第１デジタル信号１３０を出力する。図６の場合であれば、第１デジタル信号１３０は、２進数表記で１０となる。また、デコーダ・選択回路１５６は、２Mビットの比較結果信号ｂを用いて、選択信号ｓｅｌを出力し、第ｊ計算ユニット１５３−ｊの出力電圧Ｖｏｕｔ（ｊ）をインピーダンス変換器１５５の入力端子に印加する。
【０１６１】
例えば、図６に示す例では、第２計算ユニット１５３−２に対応するスイッチ１５４のみがオンし、それ以外のスイッチ１５４がオフする。
【０１６２】
また、時刻ｔ４において、タイミング制御部１１２は、スイッチ１５７を開く。このとき、（式９）より、Ｖｏｕｔ（ｊ）は、下記（式１１）で表される。
【０１６３】
【数１１】
2011091573.tif 000013
【０１６４】
つまり、第１ＡＤ変換器１０６は、時刻ｔ４以降において、残差電圧１３１として、（Ｖｄ＋ＶＨ）に対応する電圧を出力する。
【０１６５】
例えば、図６に示す例では、残差電圧１３１は、Ｖｒｅｓ−Ｖｓｉｇ＋Ｖ３になる。
【０１６６】
なお、時刻ｔ４以前において、第１ＡＤ変換器１０６は、第１基準電圧ＶＨを残差電圧１３１として出力している。従って、第２列ＡＤ変換部１２４が、これらの電圧差を算出する。（式１０）と（式１１）より、この電圧差はＶｄである。第２列ＡＤ変換部１２４は、このＶｄをＡＤ変換することにより、下位Ｎビットの第２デジタル信号を生成できる。
【０１６７】
以下、第２列ＡＤ変換部１２４の詳細を説明する。
【０１６８】
図７は、比較器１１０の構成例を示す回路図である。
【０１６９】
図７に示すように、比較器１１０は、差動増幅回路１７０と、キャパシタ１７１及び１７２とスイッチ１７３とを備える。
【０１７０】
キャパシタ１７１は、当該比較器１１０の第１入力端子と、差動増幅回路１７０の一方の入力端子（一方の差動トランジスタのゲート）との間に接続されている。また、キャパシタ１７２は、当該比較器１１０の第２入力端子と、差動増幅回路１７０の他方の入力端子（他方の差動トランジスタのゲート）との間に接続されている。
【０１７１】
スイッチ１７３は、差動増幅回路１７０の２つの入力端子を短絡又は開放する。このスイッチ１７３は、タイミング制御部１１２により開閉が制御される。
【０１７２】
次に、比較器１１０の動作を説明する。
【０１７３】
まず、タイミング制御部１１２は、第１入力端子に入力されている、残差電圧１３１が第１基準電圧ＶＨである期間（図６の時刻ｔ４以前）において、スイッチ１７３を閉じるとともに、第２入力端子に入力されている参照信号生成部１１３により生成されたランプ電圧ＲＡＭＰを一定にする。
【０１７４】
次に、タイミング制御部１１２は、残差電圧１３１がＶｄ＋ＶＨになるタイミング（時刻ｔ４）で、スイッチ１７３を開くとともに、ＲＡＭＰ電圧を上昇させ始める。さらに、タイミング制御部１１２は、これらと同時にカウンタ値ＣＮＴを増加させ始める。
【０１７５】
その後、差動増幅回路１７０の２つの入力端子の電位が一致するタイミングで比較結果信号１３３の論理が変化する。
【０１７６】
カウンタラッチ部１１１が、この比較結果信号１３３の論理が変化したタイミングのカウンタ値ＣＮＴを記憶することにより、下位ＮビットＡＤ変換が終了する。
【０１７７】
以上の動作を踏まえ、固体撮像装置１００によるＡＤ変換動作を説明する。図８は、固体撮像装置１００によるＡＤ変換動作のタイミングチャートである。図８は、横方向に時刻を示しており、左から右に時間が経過する様子を示したものである。縦方向は電圧値である。
【０１７８】
まず、水平ブランキング期間に、画素１０２は、撮像動作を行い、時刻ｔ１１〜時刻ｔ１３の期間において、リセット電圧Ｖｒｅｓを垂直信号線１０４に出力する。それに伴い、リセット電圧保持部１０５は、時刻ｔ１２において、リセット電圧Ｖｒｅｓを保持する。
【０１７９】
その後、時刻ｔ１４〜時刻１７の期間において、画素１０２は、信号電圧Ｖｓｉｇを垂直信号線１０４に出力する。これにより、信号電圧Ｖｓｉｇとリセット電圧Ｖｒｅｓとが第１ＡＤ変換器１０６に入力される。
【０１８０】
次に、各計算ユニット１５３が図６に示す動作を行う。よって、時刻ｔ１５（図６の時刻ｔ３に相当）において、各出力電圧Ｖｏｕｔは、上記（式９）で示される値となる。
【０１８１】
また、時刻ｔ１６（図６の時刻ｔ４に相当）以前において、残差電圧１３１は第１基準電圧ＶＨとなり、時刻ｔ１６の時点で、残差電圧１３１は、（Ｖｄ＋ＶＨ）（図８ではＶｒｅｓ−Ｖｓｉｇ＋Ｖｘと記載）が順番に出力される。
【０１８２】
次に、時刻ｔ１８において、参照信号生成部１１３は、ランプ電圧ＲＡＭＰの電圧値の増加を開始する。また、時刻ｔ１８において、タイミング制御部１１２は、カウンタ値ＣＮＴのカウントアップを開始する。
【０１８３】
次に、時刻ｔ１９において、残差電圧１３１とランプ電圧ＲＡＭＰとの電圧値が一致することにより、比較器１１０は比較結果信号１３３の論理を反転させる。これにより、カウンタラッチ部１１１は、時刻ｔ１９におけるカウンタ値ＣＮＴを記憶する。
【０１８４】
以上により、Ｍ＋ＮビットのＡＤ変換動作が完了する。
【０１８５】
なお、図８には記載していないが、この後、列走査回路１０９は、各列のＭ＋Ｎビットの第３デジタル信号を、順番に固体撮像装置１００の外部に転送する。以上により、一行分の動作が完了する。
【０１８６】
また、ここで示したＡＤ変換動作は、水平走査期間に行われる。ただし、固体撮像装置１００の撮像速度（所謂フレームレート）を大きくしたい場合は、固体撮像装置１００は、他の行の水平ブランキング期間及び水平走査期間に、ＡＤ変換動作を行ってもよい。この場合、他の行の動作と並列的にＡＤ変換動作をする回路又は手段を用意すればよい。
【０１８７】
以上より、本発明の実施の形態１に係る固体撮像装置１００は、図１５に示す従来の固体撮像装置６００に比べ、さらにＡＤ変換処理を高速化できる。
【０１８８】
具体的には、図１６に示す従来のＡＤ変換器６０１では、ＡＤＣ回路（２ビットＡＤＣ６０３）とアナログ残差を出力する回路とが独立して存在している。また、ＡＤＣ回路のＡＤ変換動作が終了した後に、キャパシタに接続されているスイッチが操作されることによりＤＡ変換が行われる。次に、信号電圧とリセット電圧との差分を算出するとともに、当該差分からＤＡ変換されたアナログ電圧を減算することによりアナログ残差（残差電圧）が生成される。
【０１８９】
このように、従来のＡＤ変換器６０１では、ＡＤ変換した上位ビットのデジタル信号をＤＡ変換し、ＤＡ変換した信号電圧からＤＡ変換したアナログ電圧を減算することにより、アナログ残差を算出する。
【０１９０】
さらに、特許文献２には、ＡＤＣ回路の具体例としてＮ＝２の場合のみ開示してありこの場合にはＡＤ変換時間が短時間で終了するかも知れないが、Ｎが大きくなると一般的にＡＤ変換時間が増大するため、速度低下が懸念される。
【０１９１】
また、図１６で示した従来のＡＤ変換器６０１には、ＡＤＣ回路とアナログ残差の出力回路との２つのブロックが存在しており、回路規模が大きくなることが懸念される。ところが、この回路は撮像部の各列に対応して配置することが前提であり、面積的に配置困難になることが予想される。
【０１９２】
さらに、従来のＡＤ変換器６０１は、ＡＤＣ回路とアナログ回路残差を出力するアンプとが同時に動作するため、動作電力の増大が懸念される。
【０１９３】
一方、本発明の実施の形態１に係る固体撮像装置１００では、２M個の残差電圧生成部１６０（１６０Ａ及び１６０Ｂ）により、２M個の残差電圧(出力電圧Ｖｏｕｔ)を生成し、生成した残差電圧を用いてＡＤ変換処理を行う。このように、本発明の実施の形態１に係る固体撮像装置１００は、従来のＡＤ変換器６０１で行われていたＤＡ変換処理を行わないので、従来のＡＤ変換器６０１に比べて、高速にＡＤ変換処理を行うことができる。
【０１９４】
また、本発明の実施の形態１に係る固体撮像装置１００では、第１ＡＤ変換部１２１が、キャパシタの充放電を用いて高速に差分電圧Ｖ０を算出するとともに、２M個の閾値電圧と、差分電圧とを２M個の比較器１６１により同時に比較することにより、高速なＡＤ変換処理を実現できる。
【０１９５】
また、第２ＡＤ変換部１２２は、ランプ電圧ＲＡＭＰを用い線形性の優れたＡＤ変換処理を行う。
【０１９６】
このように、本発明の実施の形態１に係る固体撮像装置１００は、上位ＭビットのＡＤ変換については、高い精度が要求されないので、線形性は劣るが速度が速い方法を用い、下位Ｎビットの変換については線形性が優れているが速度が遅い方法を用いる。これにより、本発明に係る固体撮像装置１００は、変換速度の向上と線形性の確保という、互いにトレードオフ関係にあるこの両者を両立することができる。
【０１９７】
（実施の形態２）
以下、本発明の実施の形態２に係る固体撮像装置１００Ａについて図面を参照しながら説明する。
【０１９８】
図９は、本発明の実施の形態２に係る固体撮像装置１００Ａの構成を示す図である。なお、図１と同様の要素には同一の符号を付している。
【０１９９】
本発明の実施の形態２に係る固体撮像装置１００Ａは、上述した実施の形態１に係る固体撮像装置１００に対して、第１ＡＤ変換部１２１Ａの構成が異なる。以下では、実施の形態１に係る固体撮像装置１００との相違点を主に説明し、重複する説明は省略する。
【０２００】
第１ＡＤ変換部１２１Ａは、第１ＡＤ変換処理を行う。この第１ＡＤ変換部１２１Ａは、基準電圧生成部１０７と、Ｑ列毎に１つ設けられた複数の第１列ＡＤ変換部１２３Ａを備える。
【０２０１】
各第１列ＡＤ変換部１２３Ａは、対応するＱ列に配置された画素１０２により生成されたリセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとに対して、第１ＡＤ変換処理を行う。
【０２０２】
各第１列ＡＤ変換部１２３Ａは、Ｑ個のリセット電圧保持部１０５と、Ｑ個の信号電圧保持部３０１と、第１選択回路３０２と、第２選択回路３０３と、第１ＡＤ変換器１０６と、Ｑ個の第１記憶部１０８と、Ｑ個の残差電圧保持部３０４とを備える。
【０２０３】
各リセット電圧保持部１０５は、列毎に設けられ、対応する列の垂直信号線１０４に接続されており、対応する列の画素１０２により出力されたリセット電圧Ｖｒｅｓを保持する。
【０２０４】
各信号電圧保持部３０１は、列毎に設けられ、対応する列の垂直信号線１０４に接続されており、対応する列の画素１０２により出力された信号電圧Ｖｓｉｇを保持する。
【０２０５】
第１選択回路３０２は、Ｑ列のうち１列を選択し、選択した列に設けられたリセット電圧保持部１０５に保持されるリセット電圧Ｖｒｅｓと、選択した列に設けられた信号電圧保持部３０１に保持される信号電圧Ｖｓｉｇとを第１ＡＤ変換器１０６に出力する。
【０２０６】
第１ＡＤ変換器１０６には、第１選択回路３０２により出力されるリセット電圧Ｖｒｅｓ及び信号電圧Ｖｓｉｇと、基準電圧生成部１０７により生成された第１基準電圧ＶＨ及び第２基準電圧ＶＬとが入力される。
【０２０７】
この第１ＡＤ変換器１０６は、第１選択回路３０２により出力されるリセット電圧Ｖｒｅｓ及び信号電圧Ｖｓｉｇに対して第１ＡＤ変換処理を行う。
【０２０８】
各第１記憶部１０８は、列毎に設けられ、第１ＡＤ変換器１０６により生成された対応する列の第１デジタル信号１３０を保持する。
【０２０９】
各残差電圧保持部３０４は、列毎に設けられ、第１ＡＤ変換器１０６により生成された対応する列の残差電圧１３１を保持する。
【０２１０】
第２選択回路３０３は、Ｑ列のうち１列を選択し、選択した列に設けられた第１記憶部１０８へ第１ＡＤ変換器１０６により生成された第１デジタル信号１３０を出力し、選択した列に設けられた残差電圧保持部３０４へ第１ＡＤ変換器１０６により生成された残差電圧１３１を出力する。
【０２１１】
また、第２列ＡＤ変換部１２４は、対応する列に設けられた残差電圧保持部３０４に保持される残差電圧１３１をＮビットの第２デジタル信号にＡＤ変換する。言い換えると、各第２列ＡＤ変換部１２４は、対応するＱ列に設けられた第２選択回路３０３により出力された残差電圧１３１に対して第２ＡＤ変換処理を行う。
【０２１２】
また、タイミング制御部１１２は、複数の第１選択回路３０２及び複数の第２選択回路３０３にＱ列の各列を順次選択させることにより、複数の第１列ＡＤ変換部１２３ＡにＱ列の各列に対応する残差電圧１３１及び第１デジタル信号１３０を順次生成させる。
【０２１３】
このように、図９に示す固体撮像装置１００Ａでは、第１ＡＤ変換器１０６をＱ列おきに配置している。そのため、固体撮像装置１００Ａが必要な第１ＡＤ変換器１０６の数は、本発明の実施の形態１に係る固体撮像装置１００と比較してＱ分の１になる。これにより、固体撮像装置１００Ａは、回路面積を小さくできる。また、固体撮像装置１００Ａでは、１つの第１ＡＤ変換器１０６を配置できる領域の横幅はＱ列分の領域となるため、回路配置を容易にできる。
【０２１４】
以下、本発明の実施の形態１に係る固体撮像装置１００と重複しない部分を中心に、本発明の実施の形態２に係る固体撮像装置１００Ａの動作を説明する。
【０２１５】
図１０は、本発明の実施の形態２に係る固体撮像装置１００ＡによるＡＤ変換動作のタイミングチャートである。図１０は、横方向に時刻を示しており、左から右に時間が経過する様子を示したものである。また、縦方向は電圧値である。
【０２１６】
また、ここでは、第１選択回路３０２及び第２選択回路３０３は、第１列から第Ｑ列の順序で順次選択するものとする。なお、列を選択する順序は、これ以外の順序であってもよい。
【０２１７】
まず、行走査回路１０３により選択された行に配置された各画素１０２は、水平ブランキング期間に撮像動作を行い、得られたリセット電圧Ｖｒｅｓをリセット電圧保持部１０５に出力し、得られた信号電圧Ｖｓｉｇを信号電圧保持部３０１に出力する（ここまでは図１０に記載していない）。
【０２１８】
次に、時刻ｔ２１〜時刻２２の期間において、第１選択回路３０２は、Ｑ列のうち最も左にある第１列を選択し、第１列に配置されたリセット電圧保持部１０５及び信号電圧保持部３０１の出力端子を第１ＡＤ変換器１０６に接続する。また、第２選択回路３０３は、第１列に対応する比較器１１０の入力端子に、第１ＡＤ変換器１０６の、残差電圧１３１が出力される出力端子を接続する。
【０２１９】
また、第１ＡＤ変換器１０６は、本発明の実施の形態１と同様の動作によりＡＤ変換を行う。つまり、第１ＡＤ変換器１０６は、第２選択回路３０３を介して、残差電圧１３１を第１列の比較器１１０の第１入力端子に出力する。具体的には、実施の形態１で説明したように、残差電圧１３１として、第１基準電圧ＶＨ、次いでＶｄ＋ＶＨが出力される。また、比較器１１０として図７に示す回路を用いる場合、タイミング制御部１１２は、ＶＨが入力される期間、スイッチ１７３を閉じておき、Ｖｄ＋ＶＨが入力されるタイミングでスイッチ１７３を開く。また、この残差電圧１３１（Ｖｄ＋ＶＨ）は、残差電圧保持部３０４で保持される。
【０２２０】
また、第１ＡＤ変換器１０６は、第２選択回路３０３を介して、第１列の第１記憶部１０８に上位Ｍビットの第１デジタル信号１３０を出力する。
【０２２１】
その後、第１選択回路３０２及び第２選択回路３０３は、時刻ｔ２２〜時刻ｔ２３の期間において、第１列の右隣の第２列を選択し、第１列ＡＤ変換部１２３Ａは、同様の動作を行う。また、第１選択回路３０２及び第２選択回路３０３は、時刻ｔ２３〜時刻ｔ２４の期間において、第３列を選択し、第１列ＡＤ変換部１２３Ａは、同様の動作を行う。以下、時刻ｔ２４〜時刻ｔ２５の期間において、第４列からＱ−１列目に至るまで同様の動作が繰り返される。最後に時刻ｔ２５〜時刻ｔ２６の期間において、第１選択回路３０２及び第２選択回路３０３は第Ｑ列を選択し、第１列ＡＤ変換部１２３Ａは、同様の動作を行う。また、この動作は、固体撮像装置１００Ａに搭載されている全ての第１列ＡＤ変換部１２３Ａで同時に行われる。
【０２２２】
以上の動作により、全列の上位ＭビットのＡＤ変換処理と、残差電圧１３１の生成処理とが完了する。
【０２２３】
この後、時刻ｔ２７以降において、固体撮像装置１００Ａの全列の第２列ＡＤ変換部１２４は、下位ＮビットのＡＤ変換処理を同時に行う。
【０２２４】
以上により、全てのビットのＡＤ変換処理が完了する。
【０２２５】
このように、タイミング制御部１１２は、時刻ｔ２１〜時刻ｔ２６の期間において、複数の第１列ＡＤ変換部１２３ＡにＱ列に含まれる全ての列に対応する残差電圧１３１を生成させた後、時刻ｔ２７以降において、複数の第２列ＡＤ変換部１２４に第２ＡＤ変換処理を同時に行わせる。
【０２２６】
なお、図１０には記載していないが、この後、列走査回路１０９は、各列のＭ＋Ｎビットの第３デジタル信号を、順番に固体撮像装置１００Ａの外部に転送する。以上により、一行分の動作が完了する。
【０２２７】
また、ここで示したＡＤ変換動作は、水平走査期間に行われる。ただし、固体撮像装置１００Ａの撮像速度（所謂フレームレート）を大きくしたい場合は、固体撮像装置１００Ａは、他の行の水平ブランキング期間及び水平走査期間に、ＡＤ変換動作を行ってもよい。この場合、他の行の動作と並列的にＡＤ変換動作をする回路又は手段を用意すればよい。
【０２２８】
ここで、全てのＡＤ変換処理に要する時間は、上位ＭビットのＡＤ変換処理にかかる時間のＱ倍に、下位ＮビットのＡＤ変換処理にかかる時間を加算した値になる。これは、本発明の実施の形態１に係る固体撮像装置１００には劣るが、ＡＤ変換器を数列共有している特許文献３に記載の固体撮像装置７００と比較して高速である。なぜなら、本発明に係る第１ＡＤ変換器１０６は、実施の形態１で説明したように高速なので、比較的低速である下位ビットのＡＤ変換処理を全列同時に動作させることで、全体の変換時間が短縮できるからである。
【０２２９】
（実施の形態３）
以下、本発明の実施の形態３に係る固体撮像装置の動作について図面を参照しながら説明する。
【０２３０】
本発明の実施の形態３では、上述した実施の形態１及び実施の形態２に係る第１ＡＤ変換器１０６の変形例について説明する。なお、その他の要素は、実施の形態１又は実施の形態２と同様であり、説明は省略する。
【０２３１】
図１１は、本発明の実施の形態３に係る固体撮像装置の第１ＡＤ変換器１０６Ａの構成を示す図である。なお、図５と同様の要素には同一の符号を付しており、重複する説明は省略する。
【０２３２】
以下、第１ＡＤ変換器１０６Ａの具体的な構成及び動作を説明する。なお、以下では、キャパシタの容量値を含めて説明するが、各キャパシタの容量値が以下の説明とは異なる値であってもよい。ただし、容量値によっては、正しいＡＤ変換結果が得られない場合も考えられるが、別途それを校正する手段を用意すれば結果的に正しくＡＤ変換することは可能である。
【０２３３】
図１１に示す第１ＡＤ変換器１０６Ａでは、計算ユニット１５３Ａの構成が、上述した計算ユニット１５３と異なる。
【０２３４】
具体的には、第１計算ユニット１５３Ａ−１は、残差電圧生成部１６０Ｃと、波形整形回路３１３とを備える。また、第２計算ユニット１５３Ａ−２から第２M計算ユニット１５３Ａ−２Mは、残差電圧生成部１６０Ｄと、波形整形回路３１３とを備える。
【０２３５】
残差電圧生成部１６０Ｃは、図５に示す残差電圧生成部１６０Ａの構成に加え、さらに、オペアンプ３１０と、キャパシタ３１１と、スイッチ３１２とを備える。同様に、残差電圧生成部１６０Ｄは、図５に示す残差電圧生成部１６０Ｂの構成に加え、さらに、オペアンプ３１０と、キャパシタ３１１と、スイッチ３１２とを備える。
【０２３６】
このオペアンプ３１０、キャパシタ３１１、及びスイッチ３１２は、出力電圧Ｖｏｕｔが出力される出力端子（本発明の第１端子及び第２端子に相当）と、ノード１６５（本発明の第１ノード及び第２ノードに相当）との間に接続される。
【０２３７】
オペアンプ３１０の反転入力端子は、ノード１６５に接続されている。また、オペアンプ３１０の非反転入力端子には、リセット電圧Ｖｒｅｓが印加されている。
【０２３８】
キャパシタ３１１は、オペアンプ３１０の反転入力端子と出力端子との間に接続されている。このキャパシタ３１１の容量は２MＣである。
【０２３９】
スイッチ３１２は、キャパシタ３１１と並列に、オペアンプ３１０の反転入力端子と出力端子との間に接続されている。
【０２４０】
また、オペアンプ３１０は、出力端子に出力電圧Ｖｏｕｔを出力する。この出力電圧Ｖｏｕｔは、波形整形回路３１３と、スイッチ１５４とに入力される。
【０２４１】
波形整形回路３１３は、入力された出力電圧Ｖｏｕｔと第１基準電圧ＶＨとの大小関係によりデジタル的に０／１判定する。つまり、波形整形回路３１３は、図５に示す比較器１６１に相当し、残差電圧（出力電圧Ｖｏｕｔ）と、第１基準電圧ＶＨとを比較することにより、比較結果信号ｂを生成する。
【０２４２】
以下、図１１に示す第１ＡＤ変換器１０６Ａの動作を説明する。以下では、Ｍ＝２、ＶＬ＝０Ｖ、ＶＨ＝１Ｖ、Ｖｒｅｓ＝１．５Ｖ、Ｖｓｉｇ＝１．２Ｖの場合を例に説明するが、他の場合も同様に動作することはいうまでもない。図１２は、第１ＡＤ変換器１０６Ａの動作を示すタイミングチャートである。また、図１２は、横方向に時刻を示しており、左から右に時間が経過する様子を示したものである。また、図１２の縦方向は電圧値である。
【０２４３】
また、図１２では第１計算ユニット〜第４計算ユニットの出力電圧Ｖｏｕｔ（１）〜Ｖｏｕｔ（４）と、残差電圧１３１との各時刻での値を示している。また、ここでの説明は、リセット電圧Ｖｒｅｓにオフセット電圧を印加していない場合である。印加する場合は、波形整形回路３１３において用いる、０／１判定する閾値を第１基準電圧ＶＨにオフセット電圧を加えた値にしておけばよい。ここでの説明では、全オペアンプ３１０の利得を無限大と仮定している。利得が無限大のオペアンプは存在しないが、通常、オペアンプは無限大とみなせるほど利得が大きい。もしくは十分利得が大きいオペアンプは作製可能である。
【０２４４】
まず、時刻ｔ３１〜時刻ｔ３２の期間において、タイミング制御部１１２は、第１スイッチ１６４及びスイッチ３１２をオンし、第２スイッチ１６２及び第３スイッチ１６６にＶＨを選択させ、第４スイッチ１６８にＶＬを選択させる。このとき、全オペアンプ３１０の全端子の電圧はＶｒｅｓとなる。
【０２４５】
また、時刻ｔ３１〜時刻ｔ３４の期間において、タイミング制御部１１２は、スイッチ１５４をオンするとともに、スイッチ１５７をオフする。これにより、インピーダンス変換器１５５の入力端子に第１基準電圧ＶＨが供給される。よって、残差電圧１３１はＶＨとなる。
【０２４６】
次に、時刻ｔ３２〜時刻ｔ３３の期間において、タイミング制御部１１２は、第１スイッチ１６４及びスイッチ３１２をオフし、第２スイッチ１６２にＶｓｉｇを選択させ、第３スイッチ１６６及び第４スイッチ１６８にＶＬを選択させる。このとき、キャパシタ１６３の左端の電圧が第２スイッチ１６２の切り替えにより、Ｖｓｉｇ−ＶＨだけ変化している。
【０２４７】
この変化分がオペアンプ３１０により増幅される。ただし、オペアンプ３１０の出力端子とオペアンプ３１０の反転入力端子との間に接続されるキャパシタ３１１により、オペアンプ３１０は負帰還を受け、出力電圧Ｖｏｕｔ（１）は有限値となる。このとき、オペアンプ３１０の利得は無限大なので、オペアンプ３１０の出力電圧Ｖｏｕｔ（１）が有限値になるためには、オペアンプ３１０の反転入力端子の電圧が非反転入力端子の電圧（すなわちＶｒｅｓ）と等しくなければならない。このため、キャパシタ１６３の右端の電圧（ノード１６５の電圧）は変化しない。これにより、キャパシタ１６３の両端の電圧差は（Ｖｓｉｇ−ＶＨ）だけ増加するので、キャパシタ１６３に蓄積される電荷ＱAは、左端の電荷を正として、下記（式１２）で示されるだけ増加する。
【０２４８】
【数１２】
2011091573.tif 000014
【０２４９】
また、オペアンプ３１０の反転入力端子には電圧源又は電流源が接続されていないので、この増加分の電荷は、キャパシタ３１１から移動することになる。ここで、キャパシタ３１１とキャパシタ１６３との容量は等しいので、この電荷移動により、キャパシタ３１１の両端の電圧差は（ＶＨ−Ｖｓｉｇ）だけ変化し、この変化分が出力電圧Ｖｏｕｔ（１）の変化分となる。したがって、第１計算ユニット１５３Ａ−１のオペアンプ３１０の出力電圧Ｖｏｕｔ（１）は、下記（式１３）で表される。
【０２５０】
【数１３】
2011091573.tif 000015
【０２５１】
また、第ｋ計算ユニット１５３Ａ−ｋ（ｋは２≦ｋ≦２Mの整数）についても同様に考えると、キャパシタ１６７の両端の電圧差がＶＬ−ＶＨだけ変化するため、増加する電荷は、下記（式１４）で示される。
【０２５２】
【数１４】
2011091573.tif 000016
【０２５３】
この電荷がキャパシタ３１１から移動することによるキャパシタ３１１の両端の電圧差の変化を考えれば、第ｋ計算ユニット１５３Ａ−ｋの出力電圧Ｖｏｕｔ（ｋ）が下記（式１５）のように求まる。
【０２５４】
【数１５】
2011091573.tif 000017
【０２５５】
次に、時刻ｔ３３において、タイミング制御部１１２は、第３スイッチ１６６及び第４スイッチ１６８にＶｓｉｇを選択させる。つまり、タイミング制御部１１２は、時刻ｔ３３以降において、第１スイッチ１６４及びスイッチ３１２をオフし、第２スイッチ１６２にＶｓｉｇを選択させ、第３スイッチ１６６及び第４スイッチ１６８にＶｓｉｇを選択させる。
【０２５６】
このとき、第１計算ユニット１５３Ａ−１の状態は変化しないため、出力電圧Ｖｏｕｔ（１）は、上記（式１３）で表される。
【０２５７】
一方、第ｋ計算ユニット１５３Ａ−ｋについては、キャパシタ１６７及びキャパシタ１６９の両端の電圧差が（Ｖｓｉｇ−ＶＬ）だけ変化することによる電荷移動が同様に生じる。ここで、キャパシタ１６７とキャパシタ１６９との容量の合計と、キャパシタ３１１の容量とは等しいので、この電圧変化が（絶対値は）そのままキャパシタ３１１に生じるため、出力電圧Ｖｏｕｔ（ｋ）は、下記（式１６）で表される。
【０２５８】
【数１６】
2011091573.tif 000018
【０２５９】
つまり、Ｖｏｕｔ（ｋ）は、上記（式８）と同じ値になる。また、（式１３）は（式２）と同じである。したがって、時刻ｔ３３以降は、図６に示す時刻ｔ３以降と同様に第１ＡＤ変換器１０６Ａを動作させることによって、上位ＭビットのＡＤ変換処理を行うことができる。また、それ以降の処理は、実施の形態１と同様である。
【０２６０】
以上より、本発明の実施の形態３に係る第１ＡＤ変換器１０６Ａを用いた場合でも、第１ＡＤ変換器１０６を用いた場合と同様の効果を得ることができる。
【０２６１】
（実施の形態４）
以下、本発明の実施の形態４に係る固体撮像装置の動作について図面を参照しながら説明する。
【０２６２】
本発明の実施の形態４では、上述した実施の形態２に係る固体撮像装置１００Ａの駆動方法の変形例について説明する。
【０２６３】
図１３は、本発明の実施の形態４に係る固体撮像装置１００ＡによるＡＤ変換動作のタイミングチャートである。なお、固体撮像装置１００Ａの構成は、実施の形態２と同様である。また、以下では、固体撮像装置１００Ａが、実施の形態１で説明した第１ＡＤ変換器１０６を備える例を説明するが、固体撮像装置１００Ａは、実施の形態３で説明した第１ＡＤ変換器１０６Ａを備えてもよい。
【０２６４】
まず、行走査回路１０３により選択された行に配置された各画素１０２は、水平ブランキング期間に撮像動作を行い、得られたリセット電圧Ｖｒｅｓをリセット電圧保持部１０５に出力し、得られた信号電圧Ｖｓｉｇを信号電圧保持部３０１に出力する。
【０２６５】
次に、時刻ｔ４１〜時刻４２の期間において、第１選択回路３０２及び第２選択回路３０３は第１列を選択する。これにより、第１ＡＤ変換器１０６は、第１列に対して、上位ＭビットのＡＤ変換処理を行い、残差電圧１３１を比較器に出力する。
【０２６６】
次に、時刻ｔ４２〜時刻４３の期間において、第１選択回路３０２及び第２選択回路３０３は第２列を選択する。これにより、第１ＡＤ変換器１０６は、第２列に対して、上位ＭビットのＡＤ変換処理を行う。また、この第２列の上位ＭビットのＡＤ変換処理と同時に、時刻ｔ４２において、タイミング制御部１１２は、カウンタ値ＣＮＴのカウントアップを開始する。さらに、時刻ｔ４２において、参照信号生成部１１３、第１列の比較器１１０に入力するランプ電圧ＲＡＭＰを増加させ始める。そして、比較器１１０の両入力端子の電圧が一致したときのカウンタ値ＣＮＴがカウンタラッチ部１１１により記憶される。
【０２６７】
このように、本発明の実施の形態４に係る固体撮像装置１００Ａでは、第１列の下位ＮビットＡＤ変換処理と、第２列の上位ＭビットＡＤ変換処理とを同時に行う。
【０２６８】
言い換えると、タイミング制御部１１２は、複数の第１列ＡＤ変換部１２３ＡにＱ列に含まれる第１列に対応する残差電圧１３１を生成させると同時に、Ｑ列に含まれる、第１列と異なる第２列に設けられた複数の第２列ＡＤ変換部１２４に、第１列ＡＤ変換部１２３Ａにより既に生成された、対応する列の残差電圧１３１に対して第２ＡＤ変換処理を行わせる。
【０２６９】
同様に、時刻ｔ４３〜時刻ｔ４４の期間において、第２列の下位ＮビットのＡＤ変換処理は、第３列の上位ＭビットのＡＤ変換処理と同時に行われる。このように、時刻ｔ４５までに、第Ｐ列の下位ＮビットＡＤ変換処理までが行われる（Ｐは１以上Ｑ未満の整数）。
【０２７０】
次に、時刻ｔ４５以降において、固体撮像装置１００Ａは、第Ｐ＋１列のＡＤ変換を続けて行うが、これと同時に、列走査回路１０９は、全ビットのＡＤ変換処理が終了した第１列から第Ｐ列までのデジタル値を外部に転送する。
【０２７１】
その後、時刻ｔ４６〜時刻ｔ４７の期間において、第Ｑ列の上位ＭビットのＡＤ変換処理が行われ、時刻ｔ４７〜時刻ｔ４８の期間において、第Ｑ列の下位ＮビットのＡＤ変換処理が行われる。
【０２７２】
全列のＡＤ変換処理が終了した時刻ｔ４８より後に、列走査回路１０９は、第Ｐ＋１列から第Ｑ列のデジタル値を外部に転送する。
【０２７３】
以上により、１行分のＡＤ変換処理が完了する。
【０２７４】
このように、タイミング制御部１１２は、時刻ｔ４１〜時刻ｔ４５の期間において、複数の第１列ＡＤ変換部１２３ＡにＱ列に含まれる第１列群（第１列〜第Ｐ列）に対応する残差電圧１３１及び第１デジタル信号１３０を順次生成させるとともに、当該第１列群に設けられた複数の第２列ＡＤ変換部１２４に、当該第１列群に対応する残差電圧１３１に対して第２ＡＤ変換処理を行わせることにより、第２デジタル信号を順次生成させる。
【０２７５】
さらに、タイミング制御部１１２は、時刻ｔ４５〜時刻４８の期間において、複数の第１列ＡＤ変換部１２３ＡにＱ列に含まれる、第１列群と異なる第２列群（第Ｐ＋１列〜第Ｑ列）に対応する残差電圧１３１及び第１デジタル信号１３０を順次生成させるとともに、当該第２列群に設けられた複数の第２列ＡＤ変換部１２４に、当該第２列群に対応する残差電圧１３１に対して第２ＡＤ変換処理を行わせると同時に、列走査回路１０９に、第１列群に対応する第３デジタル信号を、外部に順次転送させる。
【０２７６】
また、本発明の実施の形態４に係る固体撮像装置１００Ａによれば、並列的に各部が動作することにより、他の処理を待つ動作が減少するので、全体として高速なＡＤ変換動作が可能になる。
【０２７７】
なお、以上の説明はあくまでも一例であり、他の列が上位ＭビットのＡＤ変換処理を行っているのと同時に他の列で下位ＮビットのＡＤ変換処理を行えば、他のタイミングチャートも当然考えられる。さらに、他の列で何らかのＡＤ変換動作を行っているのと同時にデジタル値を外部に転送すれば、他のタイミングチャートも考えられる。
【０２７８】
例えば、固体撮像装置１００Ａは、全ビットのＡＤ変換処理が終わったデジタル信号を、３分割以上に分割して外部に出力してもよい。
【０２７９】
また、固体撮像装置１００Ａは、複数列の上位ＭビットのＡＤ変換処理を順次行うのと同時に、別の複数列の下位ＮビットのＡＤ変換処理を一斉に行ってもよい。例えば、第１列〜第Ｐ列までの上位ＭビットのＡＤ変換処理を順次行った後、第１列〜第Ｐ列までの下位ＮビットのＡＤ変換処理を同時に行い、その後、第１列〜第Ｐ列までの第３デジタル信号を外部に転送してもよい。この場合、この下位ＮビットのＡＤ変換処理及び転送処理の少なくとも一方と、第Ｐ＋１列〜第Ｑ列までの上位ＭビットのＡＤ変換処理を同時に行ってもよい。
【０２８０】
また、上記実施の形態１〜４に係る固体撮像装置１００及び１００Ａに含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
【０２８１】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０２８２】
また、本発明の実施の形態１〜４に係る、固体撮像装置１００及び１００Ａの機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０２８３】
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０２８４】
また、上記実施の形態１〜４に係る、固体撮像装置１００及び１００Ａ、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０２８５】
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０２８６】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
【０２８７】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０２８８】
本発明は、固体撮像装置に適用できる。また、本発明は、固体撮像装置を備えるデジタルスチルカメラ、デジタルビデオカメラ及び監視カメラなどに利用できる。
【符号の説明】
【０２８９】
１００、１００Ａ、５００、６００、７００  固体撮像装置
１０１  撮像部
１０２、５０１  画素
１０３  行走査回路
１０４  垂直信号線
１０５  リセット電圧保持部
１０６、１０６Ａ  第１ＡＤ変換器
１０７  基準電圧生成部
１０８  第１記憶部
１０９  列走査回路
１１０、５０３  比較器
１１１  カウンタラッチ部
１１２  タイミング制御部
１１３  参照信号生成部
１２０  ＡＤ変換部
１２１、１２１Ａ  第１ＡＤ変換部
１２２  第２ＡＤ変換部
１２３、１２３Ａ  第１列ＡＤ変換部
１２４  第２列ＡＤ変換部
１３０  第１デジタル信号
１３１  残差電圧
１３３  比較結果信号
１５１  計算部
１５２  選択部
１５３、１５３Ａ  計算ユニット
１５４、１５７、１７３、３１２  スイッチ
１５５  インピーダンス変換器
１５６  デコーダ・選択回路
１６０、１６０Ａ、１６０Ｂ、１６０Ｃ、１６０Ｄ  残差電圧生成部
１６１  比較器
１６２  第２スイッチ
１６３、１６７、１６９、１７１、１７２、３１１  キャパシタ
１６４  第１スイッチ
１６５  ノード
１６６  第３スイッチ
１６８  第４スイッチ
１７０  差動増幅回路
２０１  リセットトランジスタ
２０２  フォトダイオード（ＰＤ）
２０３  転送トランジスタ
２０４  フローティングディフュージョン（ＦＤ）
２０５  増幅トランジスタ
２０６  画素選択トランジスタ
３０１  信号電圧保持部
３０２  第１選択回路
３０３  第２選択回路
３０４  残差電圧保持部
３１０  オペアンプ
３１３  波形整形回路
５０２、６０１、６０２、７０１  ＡＤ変換器
５０４  ＤＡ変換器
６０３  ２ビットＡＤＣ
ｂ  比較結果信号
ＣＮＴ  カウンタ値
ＲＡＭＰ  ランプ電圧
ＲＳＣＥＬＬ  リセット信号線
ｓｅｌ  選択信号
ＳＥＬＥＣＴ  選択信号線
ＴＲＡＮＳ  転送信号線
Ｖ０、Ｖａ  差分電圧
ＶＤＤ  電源線
ＶＨ  第１基準電圧
ＶＬ  第２基準電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｓ  リセット電圧
Ｖｓｉｇ  信号電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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