(57)【要約】【課題】読み出し時間の増大を伴うことなく、リセットトランジスタおよびアンプトランジスタを４個以上の画素で共有させる。【解決手段】４画素１セル構造のＣＭＯＳイメージセンサにおいて、アンプトランジスタを介して今回読み出される画素の信号を読み出すとともに、次回に読み出される画素に蓄積された電荷を転送し、アンプトランジスタを介して信号を読み出せるようにする。【選択図】      図４
2011091341.tif 000002
【特許請求の範囲】
【請求項１】
入射光に基づいて発生した電荷を蓄積する４個分の画素が設けられたセルと、
前記セルごとに形成され、前記画素からフローティングディフュージョンに読み出された信号を前記画素ごとに増幅するアンプトランジスタと、
前記画素に蓄積された電荷を前記フローティングディフュージョンに転送する電荷結合素子と、
前記電荷結合素子を駆動する水平駆動線と、
前記アンプトランジスタにて増幅された信号を伝送する垂直信号線とを備えることを特徴とする固体撮像装置。
【請求項２】
前記４個分の画素は垂直方向に並べて配置され、前記フローティングディフュージョンは２番目の画素と３番目の画素の間に配置されていることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
２番目の画素、３番目の画素、１番目の画素、４番目の画素の順で電荷が前記フローティングディフュージョンに転送され、前記３番目の画素の電荷が前記フローティングディフュージョンに転送されている時に前記１番目の画素の電荷が前記２番目の画素に転送され、前記１番目の画素の電荷が前記フローティングディフュージョンに転送されている時に前記４番目の画素の電荷が前記３番目の画素に転送されることを特徴とする請求項２記載の固体撮像装置。
【請求項４】
互いに隣接する２個分のセルごとに設けられ、前記画素に蓄積された電荷をリセットするリセットトランジスタをさらに備えることを特徴とする請求項１から３のいずれか１項記載の固体撮像装置。
【請求項５】
前記リセットトランジスタの上下左右には、第１のセルのアンプトランジスタと、第２のセルのアンプトランジスタと、前記第１のセルのフローティングディフュージョンと、と、前記第２のセルのフローティングディフュージョンがそれぞれ配置されていることを特徴とする請求項４記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特に、４画素１セル構造の裏面照射型固体撮像装置に適用して好適なものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、画素数の増加に伴って画素面積を縮小することが行われている。ここで、画素サイズを縮小すると、画素の飽和電子数が十分確保できなくなる。このため、４画素１セル構造とし、リセットトランジスタやアンプトランジスタを４画素で共有させることにより、画素面積の減少を抑制し、画素の飽和電子数を増大させることが行われている。
【０００３】
また、例えば、特許文献１には、裏面照射型固体撮像装置において、二次元アレイ状に形成された複数の光電変換素子と、光電変換素子の検出信号を読み出すＣＣＤ型信号読出手段と、光電変換素子の検出信号を読み出すＭＯＳ型信号読出手段とを半導体基板の表面側に設ける方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、４画素１セル構造では、リセットトランジスタおよびアンプトランジスタが４画素で共有されているため、１画素１セル構造や２画素１セル構造に比べて２倍の読み出し時間がかかるという問題があった。
【０００６】
本発明の目的は、読み出し時間の増大を伴うことなく、リセットトランジスタおよびアンプトランジスタを４個以上の画素で共有させること可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、入射光に基づいて発生した電荷を蓄積する４個分の画素が設けられたセルと、前記セルごとに形成され、前記画素からフローティングディフュージョンに読み出された信号を前記画素ごとに増幅するアンプトランジスタと、前記画素に蓄積された電荷を前記フローティングディフュージョンに転送する電荷結合素子と、前記電荷結合素子を駆動する水平駆動線と、前記アンプトランジスタにて増幅された信号を伝送する垂直信号線とを備えることを特徴とする固体撮像装置を提供する。
【発明の効果】
【０００８】
本発明によれば、読み出し時間の増大を伴うことなく、リセットトランジスタおよびアンプトランジスタを４個以上の画素で共有させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る固体撮像装置のレイアウト構成を示す平面図。
【図２】本発明の一実施形態に係る固体撮像装置のレイアウト構成を示す平面図。
【図３】図１のＡ−Ａ線で切断した構成を示す断面図。
【図４】本発明の一実施形態に係る固体撮像装置の４画素１セル分の等価回路を示す図。
【図５】本発明の一実施形態に係る固体撮像装置の４画素１セル分の信号の読み出し方法を示すポテンシャル図。
【図６】本発明の一実施形態に係る固体撮像装置の信号の読み出し方法を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る固体撮像装置について図面を参照しながら説明する。
【００１１】
図１および図２は、本発明の一実施形態に係る固体撮像装置のレイアウト構成を示す平面図、図３は、図１のＡ−Ａ線で切断した構成を示す断面図である。なお、図１および図２では、４画素１セル構造を２セル分だけ示した。また、図１は、電荷転送電極Ｇ１〜Ｇ８およびゲート電極Ｇ９〜Ｇ１１と画素分離拡散層３との位置関係を示し、図２は、電荷転送電極Ｇ１〜Ｇ８およびゲート電極Ｇ９〜Ｇ１１と配線Ｈ１〜Ｈ８、Ｈ１１〜Ｈ１３との位置関係を示した。
【００１２】
図１〜図３において、Ｎ型半導体基板１の裏面側には、Ｎ−拡散層４およびＰ＋拡散層５が順次積層され、受光面１０が形成されている。また、Ｎ型半導体基板１の表面側には、Ｎ型半導体基板１を素子分離する素子分離絶縁層２が形成されるとともに、Ｎ型半導体基板１を画素ＰＸ１〜ＰＸ８ごとに画素分離する画素分離拡散層３が形成されている。なお、Ｎ型半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＧａＩｎＡｓＰなどの中から選択することができる。素子分離絶縁層２は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造であってもよいし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造であってもよい。また、画素分離拡散層３は、Ｐ型拡散層にて構成することができる。そして、４個の画素ＰＸ１〜ＰＸ４を含んでセルＣＥ１が構成され、４個の画素ＰＸ５〜ＰＸ８を含んでセルＣＥ２が構成されている。
【００１３】
そして、Ｎ型半導体基板１上にはゲート絶縁膜９を介して電荷転送電極Ｇ１〜Ｇ８が画素ＰＸ１〜ＰＸ８ごとに配置されることで、電荷結合素子が形成されている。ここで、セルＣＥ１の画素ＰＸ１〜ＰＸ４は垂直方向に並べて配置し、セルＣＥ２の画素ＰＸ５〜ＰＸ８は垂直方向に並べて配置し、セルＣＥ１、ＣＥ２は水平方向に隣接して配置することができる。
【００１４】
また、Ｎ型半導体基板１上の表面側には、フローティングディフュージョン８がセルＣＥ１、ＣＥ２ごとに形成されている。なお、フローティングディフュージョン８は、Ｐ−拡散層７にて周囲を囲まれたＮ＋拡散層にて構成することができる。ここで、セルＣＥ１では、フローティングディフュージョン８を画素ＰＸ２、ＰＸ３間に配置することができ、セルＣＥ２では、フローティングディフュージョン８を画素ＰＸ６、ＰＸ７間に配置することができる。そして、セルＣＥ１のフローティングディフュージョン８は、電荷転送電極Ｇ２、Ｇ３に隣接させ、セルＣＥ２のフローティングディフュージョン８は、電荷転送電極Ｇ６、Ｇ７に隣接させることができる。
【００１５】
ここで、Ｎ型半導体基板１上の表面側において、電荷転送電極Ｇ１〜Ｇ８下のフローティングディフュージョン８から離れた側には、フローティングディフュージョン８に向かってポテンシャル勾配を付与するＰ−拡散層６が形成されている。
【００１６】
また、Ｎ型半導体基板１上の表面側には、ゲート電極Ｇ１０、Ｇ１１がセルＣＥ１、ＣＥ２ごとに形成されている。また、Ｎ型半導体基板１上の表面側には、ゲート電極Ｇ９が２個分のセルＣＥ１、ＣＥ２に共通に形成されている。なお、ゲート電極Ｇ９の上下左右には、ゲート電極Ｇ１０、Ｇ１１および各セルＣＥ１、ＣＥ２のフローティングディフュージョン８をそれぞれ配置することができる。そして、セルＣＥ１、ＣＥ２のフローティングディフュージョン８は、ゲート電極Ｇ９に隣接させることができる。なお、ゲート電極Ｇ１０は、セルＣＥ１の各画素からフローティングディフュージョン８に読み出された信号を増幅するアンプトランジスタを構成することができる。ゲート電極Ｇ１１は、セルＣＥ２の各画素からフローティングディフュージョン８に読み出された信号を増幅するアンプトランジスタを構成することができる。ゲート電極Ｇ９は、セルＣＥ１、ＣＥ２の各画素に蓄積された電荷をリセットするリセットトランジスタを構成することができる。また、ゲート電極Ｇ１０、Ｇ１１の片側にはソース層が形成され、ゲート電極Ｇ１０、Ｇ１１とゲート電極Ｇ９との間にはドレイン層が形成されている。
【００１７】
また、Ｎ型半導体基板１上の表面側には、電荷転送電極Ｇ１〜Ｇ８を駆動する配線Ｈ１〜Ｈ４が水平方向に形成されるとともに、各セルＣＥ２、ＣＥ１のアンプトランジスタにてそれぞれ増幅された信号Ｖｓｉｇ１、Ｖｓｉｇ２をそれぞれ伝送する配線Ｈ１１、Ｈ１２が垂直方向に形成されている。なお、配線Ｈ１は電荷転送電極Ｇ１、Ｇ５を駆動し、配線Ｈ２は電荷転送電極Ｇ２、Ｇ６を駆動し、配線Ｈ３は電荷転送電極Ｇ３、Ｇ７を駆動し、配線Ｈ４は電荷転送電極Ｇ４、Ｇ８を駆動することができる。また、配線Ｈ１１、Ｈ１２間には、電源電位ＶＤＤを供給する配線Ｈ１３が形成されている。
【００１８】
また、Ｎ型半導体基板１上の表面側には、セルＣＥ２のフローティングディフュージョン８とゲート電極Ｇ１１とを接続する配線Ｈ５が形成され、セルＣＥ１のフローティングディフュージョン８とゲート電極Ｇ１０とを接続する配線Ｈ６が形成され、セルＣＥ２のアンプトランジスタのソース層と配線Ｈ１１とを接続する配線Ｈ７が形成され、セルＣＥ１のアンプトランジスタのソース層と配線Ｈ１２とを接続する配線Ｈ８が形成されている。
【００１９】
そして、電荷転送電極Ｇ１〜Ｇ８にはコンタクトＣ１〜Ｃ８がそれぞれ形成され、ゲート電極Ｇ９〜Ｇ１１にはコンタクトＣ９〜Ｃ１１がそれぞれ形成され、各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にはコンタクトＣ１２、Ｃ１３がそれぞれ形成され、各ゲート電極Ｇ１０、Ｇ１１の片側のソース層にはコンタクトＣ１４、Ｃ１５がそれぞれ形成され、ゲート電極Ｇ９、Ｇ１０間のドレイン層にはコンタクトＣ１６が形成され、ゲート電極Ｇ９、Ｇ１１間のドレイン層にはコンタクトＣ１７が形成され、配線Ｈ７にはコンタクトＣ１９が形成され、配線Ｈ８にはコンタクトＣ１８が形成されている。
【００２０】
そして、電荷転送電極Ｇ１、Ｇ５はコンタクトＣ１、Ｃ５をそれぞれ介して配線Ｈ１に接続され、電荷転送電極Ｇ２、Ｇ６はコンタクトＣ２、Ｃ６をそれぞれ介して配線Ｈ２に接続され、電荷転送電極Ｇ３、Ｇ７はコンタクトＣ３、Ｃ７をそれぞれ介して配線Ｈ３に接続され、電荷転送電極Ｇ４、Ｇ８はコンタクトＣ４、Ｃ８をそれぞれ介して配線Ｈ４に接続されている。また、セルＣＥ２のフローティングディフュージョン８とゲート電極Ｇ１１はコンタクトＣ１３、Ｃ１１をそれぞれ介して配線Ｈ５に接続され、セルＣＥ１のフローティングディフュージョン８とゲート電極Ｇ１０はコンタクトＣ１２、Ｃ１０をそれぞれ介して配線Ｈ６に接続され、セルＣＥ２のアンプトランジスタのソース層と配線Ｈ１１はコンタクトＣ１５、Ｃ１９をそれぞれ介して配線Ｈ７に接続され、セルＣＥ１のアンプトランジスタのソース層と配線Ｈ１２はコンタクトＣ１４、Ｃ１８をそれぞれ介して配線Ｈ８に接続されている。なお、ゲート電極Ｇ９はコンタクトＣ９を介してリセット線に接続することができる。
【００２１】
なお、配線Ｈ１〜Ｈ８と配線Ｈ１１〜Ｈ１３とは互いに異なる層に形成することができ、例えば、配線Ｈ１〜Ｈ８は、第１層目配線層に形成し、配線Ｈ１１〜Ｈ１３、第２層目配線層に形成することができる。
【００２２】
図４は、本発明の一実施形態に係る固体撮像装置の４画素１セル分の等価回路を示す図である。
図４において、電荷結合素子Ｍ１〜Ｍ４にはフォトダイオードＰＤ１〜ＰＤ４がそれぞれ接続され、電荷結合素子Ｍ１、Ｍ２は互いに直列に接続され、電荷結合素子Ｍ３、Ｍ４は互いに直列に接続されている。そして、リセットトランジスタＭ９のソースおよびアンプトランジスタＭ１０のゲートは電荷結合素子Ｍ２、Ｍ３に接続され、リセットトランジスタＭ９のゲートはリセット線ＲＬに接続され、アンプトランジスタＭ１０のソースは垂直信号線ＶＬに接続され、リセットトランジスタＭ９のドレインおよびアンプトランジスタＭ１０のドレインは電源電位ＶＤＤに接続されている。また、電荷結合素子Ｍ１〜Ｍ４は、水平駆動線ＨＬ１〜ＨＬ４にそれぞれ接続されている。
【００２３】
なお、電荷結合素子Ｍ１〜Ｍ４には図１の電荷転送電極Ｇ１〜Ｇ４をそれぞれ含むことができる。また、図１の画素ＰＸ１〜ＰＸ４にはフォトダイオードＰＤ１〜ＰＤ４をそれぞれ含むことができる。また、リセットトランジスタＭ９には図１のゲート電極Ｇ９を含むことができ、アンプトランジスタＭ１０には図１のゲート電極Ｇ１０を含むことができる。また、リセットトランジスタＭ９のソースとアンプトランジスタＭ１０のゲートと電荷結合素子Ｍ２、Ｍ３との接続点には、図３のフローティングディフュージョン８を含むことができる。また、垂直信号線ＶＬは配線Ｈ１１にて構成し、水平駆動線ＨＬ１〜ＨＬ４は配線Ｈ１〜Ｈ４にて構成することができる。
【００２４】
図５は、本発明の一実施形態に係る固体撮像装置の４画素１セル分の信号の読み出し方法を示すポテンシャル図である。
図５において、図３の電荷転送電極Ｇ１〜Ｇ４には図４の水平駆動線ＨＬ１〜ＨＬ４をそれぞれ介して駆動信号Ｃｋ１２、Ｃｋ１１、Ｃｋ２１、Ｃｋ２２が印加される。ここで、図５（ａ）に示すように、駆動信号Ｃｋ１２、Ｃｋ１１、Ｃｋ２１、Ｃｋ２２がオフの場合、受光面１０を介して受光された入射光に基づいて電荷ｅ−が画素ＰＸ１〜ＰＸ４に個別に蓄積される。
【００２５】
次に、図５（ｂ）に示すように、駆動信号Ｃｋ１１がオンすることで、画素ＰＸ２のポテンシャルが持ち上げられ、画素ＰＸ２に蓄積されていた電荷がフローティングディフュージョン８に転送される。そして、画素ＰＸ２に蓄積されていた電荷がフローティングディフュージョン８に転送されると、フローティングディフュージョン８の電位が変化し、その電位がゲート電極Ｇ１０に印加される。そして、フローティングディフュージョン８の電位が図１のゲート電極Ｇ１０に印加されると、図４のアンプトランジスタＭ１０にて増幅され、画素ＰＸ２に蓄積されていた電荷に応じた信号Ｖｓｉｇ２が垂直信号線ＶＬに読み出される。
【００２６】
次に、図５（ｃ）に示すように、画素ＰＸ２から信号が読み出されると、駆動信号Ｃｋ１１がオフするとともに、駆動信号Ｃｋ１２、Ｃｋ２１がオンする。すると、画素ＰＸ２のポテンシャルが元に戻されるとともに、画素ＰＸ１、ＰＸ３のポテンシャルが持ち上げられ、画素ＰＸ３に蓄積されていた電荷がフローティングディフュージョン８に転送されるとともに、画素ＰＸ１に蓄積されていた電荷が画素ＰＸ２に転送される。
【００２７】
そして、画素ＰＸ３に蓄積されていた電荷がフローティングディフュージョン８に転送されると、フローティングディフュージョン８の電位が変化し、その電位がゲート電極Ｇ１０に印加される。そして、フローティングディフュージョン８の電位が図１のゲート電極Ｇ１０に印加されると、図４のアンプトランジスタＭ１０にて増幅され、画素ＰＸ３に蓄積されていた電荷に応じた信号Ｖｓｉｇ２が垂直信号線ＶＬに読み出される。
【００２８】
次に、図５（ｄ）に示すように、画素ＰＸ３から信号が読み出されると、駆動信号Ｃｋ１２、Ｃｋ２１がオフするとともに、駆動信号Ｃｋ１１、Ｃｋ２２がオンする。すると、画素ＰＸ１、ＰＸ３のポテンシャルが元に戻されるとともに、画素ＰＸ２、ＰＸ４のポテンシャルが持ち上げられ、画素ＰＸ１から画素ＰＸ２に転送された電荷がフローティングディフュージョン８に転送されるとともに、画素ＰＸ４に蓄積されていた電荷が画素ＰＸ３に転送される。
【００２９】
そして、画素ＰＸ１から画素ＰＸ２に転送された電荷がフローティングディフュージョン８に転送されると、フローティングディフュージョン８の電位が変化し、その電位がゲート電極Ｇ１０に印加される。そして、フローティングディフュージョン８の電位が図１のゲート電極Ｇ１０に印加されると、図４のアンプトランジスタＭ１０にて増幅され、画素ＰＸ１に蓄積されていた電荷に応じた信号Ｖｓｉｇ２が垂直信号線ＶＬに読み出される。
【００３０】
次に、図５（ｅ）に示すように、画素ＰＸ１から信号が読み出されると、駆動信号Ｃｋ１１、Ｃｋ２２がオフするとともに、駆動信号Ｃｋ２１がオンする。すると、画素ＰＸ１、ＰＸ４のポテンシャルが元に戻されるとともに、画素ＰＸ３のポテンシャルが持ち上げられ、画素ＰＸ４から画素ＰＸ３に転送された電荷がフローティングディフュージョン８に転送される。
【００３１】
そして、画素ＰＸ４に蓄積されていた電荷がフローティングディフュージョン８に転送されると、フローティングディフュージョン８の電位が変化し、その電位がゲート電極Ｇ１０に印加される。そして、フローティングディフュージョン８の電位が図１のゲート電極Ｇ１０に印加されると、図４のアンプトランジスタＭ１０にて増幅され、画素ＰＸ４に蓄積されていた電荷に応じた信号Ｖｓｉｇ２が垂直信号線ＶＬに読み出される。
【００３２】
なお、セルＣＥ２の画素ＰＸ５〜ＰＸ８についても、セルＣＥ１の画素ＰＸ１〜ＰＸ４と同様にポテンシャル分布が制御され、セルＣＥ１から読み出された信号Ｖｓｉｇ２とパラレルに信号Ｖｓｉｇ１がセルＣＥ２から読み出される。
【００３３】
これにより、４画素１セル構造を採用した場合においても、１画素１セル構造や２画素１セル構造と同等の読み出し時間で画素ＰＸ１〜ＰＸ８から信号を読み出すことができる、このため、読み出し時間の増大を伴うことなく、リセットトランジスタＭ９およびアンプトランジスタＭ１０を４個以上の画素で共有させることができ、画素サイズを縮小することができる。
【００３４】
図６は、本発明の一実施形態に係る固体撮像装置の信号の読み出し方法を示すタイミングチャートである。
図６において、リセット信号ＲＳがオンすることで図４のリセットトランジスタＭ９がオンし、セルＣＥ１、ＣＥ２のフローティングディフュージョン８の電荷がリセットされる。そして、駆動信号Ｃｋ１１がオンすることで、画素ＰＸ２、ＰＸ６に蓄積されていた電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８に転送され、信号Ｖｓｉｇ２、Ｖｓｉｇ１として読み出される（時刻ｔ１）。
【００３５】
そして、画素ＰＸ２、ＰＸ６に蓄積されていた電荷が読み出されると、リセット信号ＲＳがオンすることでリセットトランジスタＭ９がオンし、セルＣＥ１、ＣＥ２のフローティングディフュージョン８の電荷がリセットされる。
【００３６】
また、画素ＰＸ２、ＰＸ６に蓄積されていた電荷が読み出されると、駆動信号Ｃｋ２１がオンすることで、画素ＰＸ３、ＰＸ７に蓄積されていた電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にそれぞれ転送され、信号Ｖｓｉｇ２、Ｖｓｉｇ１としてそれぞれ読み出される（時刻ｔ２）。また、駆動信号Ｃｋ２１がオンすると同時に駆動信号Ｃｋ１２がオンすることで、画素ＰＸ３、ＰＸ７に蓄積されていた電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にそれぞれ転送されると同時に画素ＰＸ１、ＰＸ５に蓄積されていた電荷が画素ＰＸ２、ＰＸ６にそれぞれ転送される。
【００３７】
そして、画素ＰＸ３、ＰＸ７に蓄積されていた電荷が読み出されると、リセット信号ＲＳがオンすることでリセットトランジスタＭ９がオンし、セルＣＥ１、ＣＥ２のフローティングディフュージョン８の電荷がリセットされる。
【００３８】
また、画素ＰＸ３、ＰＸ７に蓄積されていた電荷が読み出されると、駆動信号Ｃｋ１１がオンすることで、画素ＰＸ１、ＰＸ５から画素ＰＸ２、ＰＸ６にそれぞれ転送された電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にそれぞれ転送され、信号Ｖｓｉｇ２、Ｖｓｉｇ１としてそれぞれ読み出される（時刻ｔ３）。また、駆動信号Ｃｋ１１がオンすると同時に駆動信号Ｃｋ２２がオンすることで、画素ＰＸ１、ＰＸ５に蓄積されていた電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にそれぞれ転送されると同時に画素ＰＸ４、ＰＸ８に蓄積されていた電荷が画素ＰＸ３、ＰＸ７にそれぞれ転送される。
【００３９】
そして、画素ＰＸ１、ＰＸ５に蓄積されていた電荷が読み出されると、リセット信号ＲＳがオンすることでリセットトランジスタＭ９がオンし、セルＣＥ１、ＣＥ２のフローティングディフュージョン８の電荷がリセットされる。
【００４０】
また、画素ＰＸ１、ＰＸ５に蓄積されていた電荷が読み出されると、駆動信号Ｃｋ２１がオンすることで、画素ＰＸ４、ＰＸ８から画素ＰＸ３、ＰＸ７にそれぞれ転送された電荷が各セルＣＥ１、ＣＥ２のフローティングディフュージョン８にそれぞれ転送され、信号Ｖｓｉｇ２、Ｖｓｉｇ１としてそれぞれ読み出される（時刻ｔ４）。
【符号の説明】
【００４１】
１  Ｎ型半導体基板、２  素子分離絶縁層、３  画素分離拡散層、４  Ｎ−拡散層、５  Ｐ＋拡散層、６、７  Ｐ−拡散層、８  フローティングディフュージョン、９  ゲート絶縁膜、１０  受光面、Ｇ１〜Ｇ８  電荷転送電極、Ｇ９〜Ｇ１１  ゲート電極、Ｃ１〜Ｃ１９  コンタクト、Ｈ１〜Ｈ８、Ｈ１１〜Ｈ１３  配線、ＣＥ１、ＣＥ２  セル、ＰＸ１〜ＰＸ８  画素、Ｍ１〜Ｍ４  電荷結合素子、ＰＤ１〜ＰＤ４  フォトダイオード、Ｍ９  リセットトランジスタ、Ｍ１０  アンプトランジスタ、ＶＬ  垂直信号線、ＨＬ１〜ＨＬ４  水平駆動線、ＲＬ  リセット線
【図１】
2011091341.tif 000003
【図２】
2011091341.tif 000004
【図３】
2011091341.tif 000005
【図４】
2011091341.tif 000006
【図５】
2011091341.tif 000007
【図６】
2011091341.tif 000008