(57)【要約】【課題】コンタクト部材と配線の合わせずれに対してコンタクト部材と配線間の寄生容量の低減可能な半導体記憶装置を提供することを目的とする。【解決手段】基板２０と、基板２０上に形成された第１の上層コンタクト部材２４と、基板２０上に形成され、第１の上層コンタクト部材２４と千鳥状の構造を備える第２の上層コンタクト部材２５と、第２の上層コンタクト部材２５上に形成されたプラグ３１と、第１の上層コンタクト部材２４上に設けられた第１の金属配線２８と、プラグ３１上に設けられる第２の金属配線３２とを備え、基板２０に対するプラグ３１上面の高さが基板２０に対する第１の金属配線２８上面の高さよりも高く、第１の金属配線２８、第２の金属配線３２の下面のうち短手方向の幅が、それぞれ第１の金属配線２８、第２の金属配線３２の上面のうち短手方向の幅よりも短いことを特徴とする半導体記憶装置。【選択図】図２
2011091208.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の上層コンタクト部材と、
前記基板上に形成され且つ、前記第１の上層コンタクト部材と同じ層内に形成され、前記
第１の上層コンタクト部材と第１の方向に交互に配列され且つ、前記第１の上層コンタク
ト部材に対して第１の方向と直交する第２の方向にずれて設けられている第２の上層コン
タクト部材と、
前記第２の上層コンタクト部材上にそれぞれ形成され、金属で構成されるプラグと、
それぞれの前記第１の上層コンタクト部材上に設けられ、金属で構成される第１の金属配
線と、
それぞれの前記第プラグ上に設けられ、金属で構成される第２の金属配線と
を備え、
前記基板に対する前記プラグ上面の高さが前記基板に対する前記第１の金属配線上面の高
さよりも高く、
前記第１の金属配線の下面のうち短手方向の幅が、前記第１の金属配線の上面のうち短手
方向の幅よりも短く、
前記第２の金属配線の下面のうち短手方向の幅が、前記第２の金属配線の上面のうち短手
方向の幅よりも短いこと
を特徴とする半導体記憶装置。
【請求項２】
前記プラグと前記第２の金属配線が一体となり構成され、
前記プラグ、前記第１の金属配線及び前記第２の金属配線における材料が銅であること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の金属配線にコンタクト隣接部を備え、
隣接する前記第１の金属配線におけるコンタクト隣接部間の距離が前記第１の金属配線に
おけるコンタクト隣接部以外の間の距離よりも長い
ことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
メモリセルと、
第２の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置さ
れた複数のＮＡＮＤストリングを前記第１の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記ＮＡＮＤストリングを直列接続されるよ
うに前記第２の方向に隣接するように配置されており、
複数の前記第１のコンタクト部材が前記ブロック間の１の前記ＮＡＮＤストリングにそれ
ぞれ接続されており、
複数の前記第２のコンタクト部材が前記ブロック間の前記１の前記ＮＡＮＤストリングに
隣接する他の前記ＮＡＮＤストリングに接続されており、
前記第１の金属配線の前記コンタクト隣接部に切込が設けられていること
を具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
メモリセルと、
第２の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置さ
れた複数のＮＡＮＤストリングを前記第１の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記ＮＡＮＤストリングを直列接続されるよ
うに前記第２の方向に隣接するように配置されており、
複数の前記第１の上層コンタクト部材が前記ブロック間の１の前記ＮＡＮＤストリングに
それぞれ接続されており、
複数の前記第２の上層コンタクト部材が前記ブロック間の前記１の前記ＮＡＮＤストリン
グに隣接する他の前記ＮＡＮＤストリングに接続されており、
前記第１の金属配線及び前記第２の金属配線を上面視したとき、前記第１の金属配線及び
前記第２の金属配線の一部が重複するように前記第２の方向に延び、前記重複は、前記第
１の金属配線と隣接する第２の金属配線のうち一方に隣接する前記第２の金属配線と重な
る第１重複部分と、前記第１の金属配線と隣接する第２の金属配線のうち他方に隣接する
前記第２の金属配線と第２重複部分を具備し、前記第２の方向における前記第１重複部分
の長さと、前記第２の方向における前記第２重複部分の長さがほぼ等しいことを特徴とす
る請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層を有するメモリセルアレイを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、情報を貯蓄する半導体メモリはセル面積が小さく、高集積、大容量のメモリとし
て優れている。なお、この半導体メモリにおけるビット線が半導体チップ上に同一層次の
配線層で形成されていた。
【０００３】
近年のメモリの高集積化によるメモリセルの縮小に伴い、ビット線間の距離も狭くなる
。このため、隣接するビット線間の寄生容量が上昇し誤作動が生じる可能性があった。
【０００４】
また、ビット線の合わせずれにより、ビット線と接続されているコンタクト部材とこの
ビット線に隣接する別のビット線との間のリーク電流の発生する恐れがあり、誤作動を生
じる可能性があった。
【０００５】
上記の観点から、ビット線間の寄生容量を低減して誤動作を削減するために、隣り合う
ビット線を異なる層次の配線層で形成された半導体装置やメタル配線の幅、厚さを調整す
ることにより誤作動を防止する半導体記憶装置が知られている（例えば、特許文献１参照
）。
【０００６】
しかしながら、ビット線の合わせずれにより、ビット線に接続されているコンタクト部
材とこのビット線に隣接する別のビット線との間のリーク電流の発生する恐れは依然とし
て存在し、誤作動を生じる可能性があった。
【０００７】
また、近年ではビット線とビット線に接続されているコンタクト部材との合わせずれに
より、ビット線に接続されているコンタクト部材とこのビット線に隣接する別のビット線
との間のリーク電流の低減し、誤作動が生じる可能性を著しく低下させることが望まれて
いる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１３６８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、コンタクト部材と配線間のリーク電流の低減可能な半導体記憶装置を提供す
る。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、基板と、前記基板上
に形成された第１の上層コンタクト部材と、前記基板上に形成され且つ、前記第１の上層
コンタクト部材と同じ層内に形成され、前記第１の上層コンタクト部材と第１の方向に交
互に配列され且つ、前記第１の上層コンタクト部材に対して第１の方向と直交する第２の
方向にずれて設けられている第２の上層コンタクト部材と、前記第２の上層コンタクト部
材上にそれぞれ形成され、金属で構成されるプラグと、それぞれの前記第１の上層コンタ
クト部材上に設けられ、金属で構成される第１の金属配線と、それぞれの前記第プラグ上
に設けられ、金属で構成される第２の金属配線とを備え、前記基板に対する前記プラグ上
面の高さが前記基板に対する前記第１の金属配線上面の高さよりも高く、前記第１の金属
配線の下面のうち短手方向の幅が、前記第１の金属配線の上面のうち短手方向の幅よりも
短く、前記第２の金属配線の下面のうち短手方向の幅が、前記第２の金属配線の上面のう
ち短手方向の幅よりも短いことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、コンタクト部材と配線間のリーク電流の低減可能な半導体記憶装置を
提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態における半導体記憶装置の構成を示す概略図。
【図２】本発明の第１の実施形態における半導体記憶装置の製造工程の断面図を示す概略図。
【図３】図２（ｃ）における半導体記憶装置の製造工程を示す平面図。
【図４】図４（ａ）は図３に示すＡ−Ａ’で切断した断面図であり、図４（ｂ）は図３に示すＢ−Ｂ’で切断した断面図。
【図５】図２（ｄ）における半導体記憶装置の製造工程を示す平面図。
【図６】図６（ａ）は図５に示すＡ−Ａ’で切断した断面図であり、図６（ｂ）は図５に示すＢ−Ｂ’で切断した断面図。
【図７】図５に続く半導体記憶装置の製造工程を示す平面図。
【図８】図８（ａ）は図７に示すＡ−Ａ’で切断した断面図であり、図８（ｂ）は図７に示すＢ−Ｂ’で切断した断面図。
【図９】図２（ｅ）における半導体記憶装置の製造工程を示す平面図。
【図１０】図１０（ａ）は図９に示すＡ−Ａ’で切断した断面図であり、図１０（ｂ）は図９に示すＢ−Ｂ’で切断した断面図。
【図１１】本発明の第１の実施形態における半導体記憶装置の製造工程（図２（ｅ））をデュアルダマシン法により製造する場合の断面図。
【図１２】本発明の第２の実施形態における半導体記憶装置の製造工程を示す平面図。
【図１３】図１２における破線部分の拡大図。
【図１４】本発明の第３の実施形態における半導体記憶装置の製造工程を示す平面図。
【図１５】図１５（ａ）は、本発明の第３の実施形態における半導体記憶装置の製造工程の変形例を示す平面図であり、図１５（ｂ）は、図１５（ａ）の拡大図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。各図では、同一の構成
要素には同一の符号を付す。
【００１４】
（概要）
本発明は、第１の上層コンタクト部材と第２の金属配線間のリーク電流、プラグと第１
の金属配線間のリーク電流、及び第２の上層コンタクト部材と第１の金属配線間のリーク
電流の低減可能な半導体記憶装置を提供するものである。上記のコンタクト部材は、第１
の上層コンタクト部材、プラグ、第２の上層コンタクト部材を含む総称である。
【００１５】
（第１の実施形態）
本発明の第１の実施形態にかかる半導体記憶装置の構成については、図１及び図２（ｅ
）を参照して説明する。図１は、本発明の第１の実施形態における半導体記憶装置の構成
を示す概略図である。図２は、本発明の第１の実施形態における半導体記憶装置の製造工
程の断面図を示す概略図であり、図２（ｅ）は本発明の第１の実施形態における半導体記
憶装置の配線部分の断面である。図に示すように、本実施形態の半導体記憶装置１００に
は、半導体基板２０とＮＡＮＤストリング１０と、下層コンタクト部材２２と、第１の上
層コンタクト部材２４と、第２の上層コンタクト部材２５と、プラグ３１と、第１の金属
配線２８と、第２の金属配線３２で構成される。
【００１６】
ＮＡＮＤストリング１０は、図１に示すように、ワード線ＷＬと活性領域ＡＡの交点に
形成され、活性領域の長手方向（図１におけるＸ方向）に直列に接続された複数のメモリ
セルと、その両端部に配置された選択ゲートトランジスタにより構成される。
【００１７】
なお、半導体基板２０には、図１のＸ方向に延びる複数本の素子分離絶縁体１１が形成
されており、半導体基板２０の上層部分は素子分離絶縁体１１により活性領域ＡＡが形成
されている。ビット線ＢＬは活性領域ＡＡに重なるように、活性領域ＡＡの上方に配置さ
れている。一方で、図１のＹ方向に延び且つ、図１のＸ方向に所定の間隔おきに複数のワ
ード線ＷＬが配置されている。この複数のワード線ＷＬを挟むように選択ゲート線ＳＧが
形成されている。
【００１８】
ビット線コンタクト領域１２におけるそれぞれの活性領域ＡＡ上に配置された下層コン
タクト部材２２は以下のように配置されている。説明を簡便にするため、図１に示すよう
に、下層コンタクト部材２２を構成する特定の下層コンタクト部材Ａ１３、下層コンタク
ト部材Ｂ１４、下層コンタクト部材Ｃ１５を用い説明する。特定の下層コンタクト部材Ａ
１３を基準として、隣接する下層コンタクト部材Ｂ１４はＸ方向にずれて配置される。例
えば、図１の場合では、下層コンタクト部材Ｂ１４はＸ方向の正の向きにずらして、活性
領域ＡＡ上に配置している。一方で、下層コンタクト部材Ｂ１４に隣接する下層コンタク
ト部材Ｃ１５は、基準となる下層コンタクト部材Ａ１３におけるＸ方向の位置とおおむね
同じ位置に配置されている。これにより、千鳥状の構造が形成されている。
【００１９】
なお、本実施形態における千鳥状の構造は、Ｘ方向に対して異なる位置にある下層コン
タクト部材２２は２種類しかないが、３種類あってもよく、種々の変更が可能である。
【００２０】
第１の上層コンタクト部材２４と第２の上層コンタクト部材２５は、上述したそれぞれ
の下層コンタクト部材２２上に設けられ、上述した千鳥状の構造により形成されている。
この第１の上層コンタクト部材２４と第２の上層コンタクト部材２５は、下層よりバリア
メタル層２４ａ、２５ａ（図示略）、ビア層２４ｂ、２５ｂ（図示略）の積層構造により
構成される。なお、例えば、バリアメタル層２４ａ、２５ａとして使用する材料はＴｉＮ
であり、ビア層２４ｂ、２５ｂとして使用する材料はタングステンである。ビア層２４ａ
、２４ｂの材料は金属であればよく、より好ましくは材料を銅とする。
【００２１】
プラグ３１は、第２の上層コンタクト部材２５上にのみ存在し、後述する第２の金属配
線３２の半導体基板２０に対する高さを後述する第１の金属配線２８の半導体基板２０に
対する高さよりも高くするためのものである。それぞれのプラグ３１は活性領域ＡＡ一本
置きに配置されており且つ、ワード線ＷＬの長手方向と略平行に配置されている。このプ
ラグ３１は、第１の上層コンタクト部材２４と第２の上層コンタクト部材２５と同様に、
下層よりバリアメタル層（図示略）、ビア層（図示略）の積層構造により構成される。な
お、例えば、バリアメタル層として使用する材料はＴｉＮであり、ビア層として使用する
材料はタングステンである。
【００２２】
第１の金属配線２８と第２の金属配線３２は、それぞれ第１の上層コンタクト部材２４
と第２の上層コンタクト部材２５上に設けられており、下層よりバリアメタル層２８ａ、
金属層２８ｂの積層構造により構成される。なお、例えば、バリアメタル層２８ａとして
使用する材料はＴｉである。金属層２８ｂとして使用する材料は金属であればよく、特に
限定はないが、より好ましくは、金属層２８ｂの材料を銅にする。
【００２３】
また、Ｙ方向における第１の金属配線２８及び第２の金属配線３２の下面の幅（図２（
ｄ）における距離２８ｃ）を第１の金属配線２８及び第２の金属配線３２の上面の幅（図
２（ｄ）における距離２８ｄ）より小さくすることが好ましい。例えば、第１の金属配線
２８及び第２の金属配線３２の下面のうち活性領域と垂直な方向の幅を２５ｎｍ〜３０ｎ
ｍとし、第１の金属配線２８及び第２の金属配線３２の上面のうち活性領域と垂直な方向
の幅を３０ｎｍ〜３５ｎｍとする。
【００２４】
以上より、第１の金属配線２８と第２の上層コンタクト部材２５間及び第２の金属配線
３２と第１の上層コンタクト部材２４間の距離をより長くすることによって、コンタクト
部材と配線の合わせずれに対してコンタクト部材と配線間のリーク電流の低減可能な半導
体記憶装置を提供することができる。
【００２５】
また、上記の特許文献１では、第１の金属配線２８と第２の金属配線３２間の距離は大
きくなるため、第１の金属配線２８と第２の金属配線３２間の寄生容量は小さくなる。し
かし、ビット線の合わせずれが発生した場合、ビット線と接続されているプラグとこのビ
ット線に隣接する別のビット線間の寄生容量、例えば、第１の金属配線２８と第２の上層
コンタクト部材２５間の寄生容量は小さくならない。
【００２６】
一方、本実施形態においては、第１の金属配線２８と第２の上層コンタクト部材２５間
及び第２の金属配線３２と第１の上層コンタクト部材２４間の距離をより長くすることが
できる。その結果、ビット線と接続されているプラグとこのビット線に隣接する別のビッ
ト線との寄生容量が低減し、誤作動が生じる可能性を著しく低下させることができる。
【００２７】
次に、本実施形態における半導体記憶装置の製造工程について図２乃至図１１で説明す
る。図２は、本発明の第１の実施形態における半導体記憶装置の製造工程の断面図を示す
概略図である。
【００２８】
まず、図２に示すように、メモリセルアレイや周辺回路となる素子が形成された半導体
基板２０の主表面に表面が平坦に仕上げられた層間絶縁膜２１（以下、第１の層間絶縁膜
という）を形成する（図２（ａ）参照）。第１の層間絶縁膜２１を形成後に、第１の層間
絶縁膜２１の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジス
トパターンを形成する。この後に、このレジストパターンをマスクとして第１の層間絶縁
膜２１をドライエッチング（例えば、ＲＩＥ）により加工し、第１の層間絶縁膜２１にコ
ンタクトホールを千鳥状に形成する。
【００２９】
そして、第１の層間絶縁膜２１のコンタクトホールに、下層コンタクト部材２２を形成
した後に、化学的機械的研磨（Chemical Mechanical Polishing；以下では「ＣＭＰ」と
いう）により表面を平坦化する（図２（ｂ）参照）。
【００３０】
次に、図２（ｃ）に至る製造工程について図２（ｃ）、図３、及び図４を用いて説明す
る。
【００３１】
図３は、図２（ｃ）における半導体記憶装置の製造工程を示す平面図である。また、図
４（ａ）は図３に示すＡ−Ａ’で切断した断面図であり、図４（ｂ）は図３に示すＢ−Ｂ
’で切断した断面図である。
【００３２】
上記の下層コンタクト部材２２と第１の層間絶縁膜２１上に別の層間絶縁膜２３（以下
、第２の層間絶縁膜という）を形成する。この第２の層間絶縁膜２３の全面にフォトレジ
ストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、この
レジストパターンをマスクとして第２の層間絶縁膜２３をドライエッチングにより加工し
、第２の層間絶縁膜２３に下層コンタクト部材２２の上面を露出する開口を千鳥状に形成
する。なお、第２の層間絶縁膜２３を堆積後に、例えば、ＣＭＰを用いて第２の層間絶縁
膜２３における表面を平坦化してもよい。
【００３３】
その後に、この第２の層間絶縁膜２３の開口に、下層よりバリアメタル層２４ａ及び２
５ａ、ビア層２４ｂ及び２５ｂの積層構造を有する膜を形成し、ＣＭＰを用いて表面を所
望の高さで平坦化し上記第２の層間絶縁膜２３の開口内に第１の上層コンタクト部材２４
及び第２の上層コンタクト部材２５を埋め込む。（図２（ｃ）参照）。
【００３４】
次に、図２（ｄ）に至る製造工程について図２（ｄ）、図５、及び図６を用いて説明す
る。図５は、図２（ｄ）における半導体記憶装置の製造工程を示す平面図である。図６（
ａ）は図５に示すＡ−Ａ’で切断した断面図であり、図６（ｂ）は図５に示すＢ−Ｂ’で
切断した断面図である。
【００３５】
上記の第２の層間絶縁膜２３と第１の上層コンタクト部材２４及び第２の上層コンタク
ト部材２５上に、下層よりエッチングストッパー膜２６（以下、第１のエッチングストッ
パー膜という。）、層間絶縁膜２７（以下、第３の層間絶縁膜という。）の積層膜を形成
する。例えば、ＣＭＰにより積層膜の表面を平坦化した後に、この第３の層間絶縁膜２７
の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターン
を形成した後、このレジストパターンをマスクとして第１のエッチングストッパー膜２６
と第３の層間絶縁膜２７をドライエッチングにより加工し、第１のエッチングストッパー
膜２６と第３の層間絶縁膜２７に第１の上層コンタクト部材２４の上面を少なくとも一部
を露出し、Ｘ方向に延びる開口を形成する。この溝に、下層よりバリアメタル膜２８ａ、
金属膜２８ｂの積層構造を有する膜を形成し、ＣＭＰで表面を所望の高さで平坦化し金属
配線２８（以下、第１の金属配線という。）を形成する（図２（ｄ）参照）。
【００３６】
ここで、第１のエッチングストッパー膜２６と第３の層間絶縁膜２７に形成された開口
は、図５に示すように、活性領域ＡＡ上に活性領域ＡＡに平行に設けられ、第１の上層コ
ンタクト部材２４の上方にのみ存在している。このため、第１の上層コンタクト部材２４
上には第１の金属配線２８は形成されているが（図６（ｂ））、第２の上層コンタクト部
材２５上には第１の金属配線２８は形成されていない（図６（ａ））。
【００３７】
次に、図２（ｅ）に至る製造工程について図２（ｅ）、図７乃至図１０を用いて説明す
る。図７は、図５に続く半導体記憶装置の製造工程を示す平面図である。図８（ａ）は図
７に示すＡ−Ａ’で切断した断面図であり、図８（ｂ）は図７に示すＢ−Ｂ’で切断した
断面図である。また、図９は図２（ｅ）における半導体記憶装置の製造工程を示す平面図
である。さらに、図１０（ａ）は図９に示すＡ−Ａ’で切断した断面図であり、図１０（
ｂ）は図９に示すＢ−Ｂ’で切断した断面図である。
【００３８】
上記の第１の金属配線２８と第３の層間絶縁膜２７上に、別のエッチングストッパー膜
２９（以下、第２のエッチングストッパー膜という。）を形成する。例えば、ＣＭＰによ
り積層膜の表面を平坦化した後に、この第２のエッチングストッパー膜２９の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により第２の上層コンタクト部材２５と後述
する第２の金属配線を接続するためのプラグ３１を形成するために必要なレジストパター
ンを形成する。その後、このレジストパターンをマスクとして第２のエッチングストッパ
ー膜２９、第３の層間絶縁膜２７、及び第１のエッチングストッパー膜２６をドライエッ
チングにより加工し、第２のエッチングストッパー膜２９、第３の層間絶縁膜２７、及び
第１のエッチングストッパー膜２６に第２の上層コンタクト部材２５の上面を少なくとも
露出する開口を形成する。
【００３９】
この開口に、下層よりバリアメタル層３１ａ、ビア層３１ｂの積層構造を有する膜を形
成し、ＣＭＰで表面を所望の高さで平坦化しプラグ３１を形成する。
【００４０】
ここで、第２のエッチングストッパー膜２９、第３の層間絶縁膜２７、及び第１のエッ
チングストッパー膜２６に形成された開口は、図７と図８に示すように、第２の上層コン
タクト部材２５上にのみ形成されている。
【００４１】
上記のプラグ３１の形成後に、層間絶縁膜３０（以下、第４の層間絶縁膜という）を形
成し、例えば、ＣＭＰにより層間絶縁膜３０の表面を平坦化する。第４の層間絶縁膜３０
の全面にフォトレジストを塗布し、光リソグラフィ−技術により後述する第２の金属配線
３２を形成するために必要なレジストパターンを形成した後、このレジストパターンをマ
スクとして第４の層間絶縁膜３０をドライエッチングにより加工し、第４の層間絶縁膜３
０にプラグ３１の上面を少なくとも露出する開口を形成する。この開口に、下層よりバリ
アメタル膜３２ａ、金属膜３２ｂの積層構造を有する膜を形成し、例えば、ＣＭＰで表面
を所望の高さで平坦化し金属配線３２（以下、第２の金属配線という。）を形成する（図
２（ｅ）参照）。
【００４２】
ここで、第４の層間絶縁膜３０に形成された開口は、図９と図１０に示すように、プラ
グ３１上にのみ形成されている。
【００４３】
なお、本実施形態では、第４の層間絶縁膜３０に開口を形成したが、この開口を形成す
ることによって、上記のプラグ３１が露出すればよく、プラグ３１が露出するために第２
のエッチングストッパー膜２９もドライエッチングにより加工しなければならないときに
は、第４の層間絶縁膜３０と第２のエッチングストッパー膜２９にドライエッチングを施
し、開口を形成してもよい。
【００４４】
なお、上述した第１の層間絶縁膜乃至第４の層間絶縁膜として、例えば、ＳｉＯ２を使
用してもよい。
【００４５】
以上により、コンタクト部材と配線の合わせずれに対してコンタクト部材と配線間のリ
ーク電流及び寄生容量の低減可能な半導体記憶装置を製造することができる。
【００４６】
（第１の実施形態の変形例）
なお、本第１の実施形態では、プラグ３１と第２の金属配線３２の形成する工程を別工
程にしたが、デュアルダマシン法により、プラグ３１と第２の金属配線３２を同時に形成
してもよい。ここで、デュアルダマシン法とは配線を埋め込む配線開口と上下の配線とを
結ぶ接続孔とを形成後、これら両方に配線材料を埋め込み、ＣＭＰ処理により配線開口か
ら溢れた余分の配線材料を削り、配線及び接続孔内に形成される接続孔配線（いわゆるプ
ラグ）を同時に形成する技術である。以下、具体的にプラグ３１と第２の金属配線３２を
同時に形成する工程を含む半導体記憶装置の製造方法について図１１を参照しながら説明
する。図１１は、本発明の第１の実施形態における半導体記憶装置の製造工程（図２（ｅ
））をデュアルダマシン法により製造する場合の断面図である。
【００４７】
図２（ｄ）までの製造工程はデュアルダマシン法によっても同様であるため、説明を省
略し、図２（ｅ）の工程のみ説明する。
【００４８】
図２（ｄ）の工程後に、上記の第１の金属配線２８と第３の層間絶縁膜２７上に、下層
より第２のエッチングストッパー膜２９、第４の層間絶縁膜３０の積層膜を形成する。
【００４９】
例えば、ＣＭＰで積層膜の表面を平坦化した後に、この第４の層間絶縁膜３０の全面に
フォトレジストを塗布し、光リソグラフィ−技術によりプラグ３１に対応する部分３４を
形成するために必要なレジストパターンを形成した後、このレジストパターンをマスクと
して第２のエッチングストッパー膜２９、第４の層間絶縁膜３０をドライエッチングによ
り加工し、第２のエッチングストッパー膜２９、第４の層間絶縁膜３０に第２の上層コン
タクト部材２５の上面を少なくとも露出する開口を形成する。この後に、再度フォトレジ
ストを塗布し、光リソグラフィ−技術により第２の金属配線３２に対応する部分３５を形
成するためにプラグ３１に対応する部分３４よりも径大なレジストパターンを形成した後
、このレジストパターンをマスクとして第４の層間絶縁膜３０をドライエッチングにより
加工し、第４の層間絶縁膜３０に上記プラグ３１に対応する部分３４を形成するためにで
きた開口より径大な開口を形成する。
【００５０】
次に、この開口に、下層よりバリアメタル膜３３ａ、金属膜３３ｂの積層構造を有する
膜を形成し、ＣＭＰで表面を所望の高さで平坦化しの金属配線３３（以下、第３の金属配
線という）を形成する（図１１参照）。
【００５１】
ここで、デュアルダマシン法により半導体記憶装置を製造する場合には、第３の金属配
線３３が上記の第２の金属配線３２と同じ機能を担うことになる。
【００５２】
なお、第３の金属配線３３は、図１１に示すように、プラグ３１に対応する部分３４と
第２の金属配線３２に対応する部分３５を有しており、第２の金属配線３２に対応する部
分３５の下面のうち活性領域の幅（図１１における距離３３ｃ）が第２の金属配線３２に
対応する部分３５の上面のうち活性領域の幅（図１１における距離３３ｄ）より小さくす
ることが好ましい。
【００５３】
本実施形態において、第１の上層コンタクト部材２４とプラグ３１を上面視したとき、
千鳥構造が形成されている。これにより、同じ層に第１の金属配線２８と第２の金属配線
３２を図に示すＹ方向に並べた場合に比べて、第１の金属配線２８と第２の金属配線３２
間の距離をとることができる。また、プラグ３１を介することによって第２の金属配線３
２は第１の金属配線２８とは異なる層にあるため、寄生容量の低減をすることができる。
【００５４】
また、本実施形態では、第１の金属配線２８、第２の金属配線３２の断面形状において
、これらの金属配線のＹ方向の幅は下面より上面の方が大きくする。これによって、上記
の千鳥構造と異なる層に金属配線を設けた場合に比べて、より第１の金属配線と第２の上
層コンタクト部材間及び第２の金属配線と第１の上層コンタクト部材間の距離をより長く
することができる。このため、コンタクト部材と配線の合わせずれに対してコンタクト部
材と配線間のリーク電流及び寄生容量の低減できる。
【００５５】
さらに、本実施形態では、第１の金属配線２８、第２の金属配線３２及びプラグ３１の
金属として銅を使用する。これによって、これらの配線やプラグの抵抗を軽減することが
できる。
【００５６】
また、本実施形態の変形例において、デュアルダマシン法により第３の金属配線３３を
形成する場合には、第１の実施形態におけるプラグ３１と第２の金属配線３２を形成する
場合に比べて、工程を短くすることができる。また、本実施形態の変形例では、部分３５
と部分３４間にバリアメタル膜３２ａが形成されない。言い換えると、金属膜３２ｂの下
面とプラグ３１の上面が直接接しているといえる。ここで、バリアメタル膜３２ａは、例
えば、ＴｉＮなど比較的抵抗率が高い材料が用いられる。その結果、バリアメタル膜３２
ａよりも抵抗率が低い銅を部分３５と部分３４の間に用いることによって、第２の金属配
線３２で構成されるビット線の抵抗を下げることができる。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置の構成については、図１２及び
図１３を参照して説明する。図１２は本発明の第２の実施形態における半導体記憶装置の
製造工程を示す平面図である。また、図１３は図１２における破線部分の拡大図である。
【００５８】
なお、第２の実施形態に係る半導体記憶装置は、第１の実施形態の半導体記憶装置に対
して、第１の上層コンタクト部材２４と第２の上層コンタクト部材２５及び第１の金属配
線２８が異なり、その他の構成部分については、同一構成を有している。従って、図１２
及び図１３では半導体記憶装置の主要構成部分以外の構成部分については省略する。また
、以下の説明においても、第１の実施形態と同様の構成部分については、詳細説明を省略
し、異なる構成部分について説明する。
【００５９】
まず、第１の上層コンタクト部材２４と第２の上層コンタクト部材２５の配置位置につ
いて図１２及び図１３を参照して説明する。
【００６０】
第１の上層コンタクト部材２４と第２の上層コンタクト部材２５が図１２及び図１３に
示すように、２個の第１の上層コンタクト部材２４と１個の第２の上層コンタクト部材２
５又は、１個の第１の上層コンタクト部材２４と２個の第２の上層コンタクト部材２５に
よる計３個の第１の上層コンタクト部材２４又は第２の上層コンタクト部材２５を単位と
して千鳥構造が形成されている。
【００６１】
説明を簡便にするため、例えば図１３に示すように、ある第１の上層コンタクト部材２
４Ｄ，２４Ｆ、ある第２の上層コンタクト部材２５Ｅ、２５Ｇとして千鳥形状について説
明する。
【００６２】
第１の上層コンタクト部材２４Ｄを基準として、一方に隣接する第２の上層コンタクト
部材２５ＥはＸ方向にずれて配置される。例えば、図１３の場合では、第２の上層コンタ
クト部材２５ＥはＸ方向の正の向きにずらして、活性領域ＡＡ上に配置している。また、
第２の上層コンタクト部材２５Ｅを基準として、他方に隣接する第１の上層コンタクト部
材２４ＦはＸ方向且つ、第１の上層コンタクト部材２４Ｄに対して第２の上層コンタクト
部材２５Ｅのずれた向きにずれて配置される。例えば、図１３の場合では、第１の上層コ
ンタクト部材２４ＦはＸ方向の正の向きにずらして、活性領域ＡＡ上に配置している。一
方で、第１の上層コンタクト部材２４Ｆに隣接する第２の上層コンタクト部材２５Ｇは、
第１の上層コンタクト部材２４Ｄを基準としてＸ方向においておおむね同じ位置に配置さ
れている。これにより、千鳥状の構造が形成されている（以下、この千鳥状の構造を「３
連続千鳥形状」という）。
【００６３】
次に、第１の金属配線２８について図１２及び図１３を用いて説明する。
【００６４】
本発明の第２の実施形態における半導体記憶装置における第１の金属配線２８を上面視
したとき、第１の金属配線２８はコンタクト隣接部を有しており、このコンタクト隣接部
に切込が設けられている。
【００６５】
図１３に示すように、このコンタクト隣接部４１は、第１の金属配線２８のうち第２の
金属配線３２に接続されているプラグ３１又は第３の金属配線３３が隣接している部分に
設けられている。より詳しくは、コンタクト隣接部４１は、プラグ３１のＸ方向の長さ（
図１３における距離ｈ）程度の長さを有しており、それぞれの第１の金属配線２８に設け
られたそれぞれのコンタクト隣接部４１とプラグ３１がＹ方向において略一直線状になる
ような位置に設けられている。
【００６６】
また、第１の金属配線２８の長手方向と垂直な方向（図１２におけるＹ方向）における
第１の金属配線２８の最も太い幅の半分の位置を通過する軸４０を基準とするとき、第１
の金属配線２８のうちプラグ３１と隣接するコンタクト隣接部４１と基準とする軸４０と
の距離４２と、第１の金属配線２８のうちコンタクト隣接部４１以外の部分と基準とする
軸４０との距離４３の関係が以下の不等式を満たすようになる。
【００６７】
距離４２≦距離４３    …式（１）
次に、第２の実施形態における半導体記憶装置の製造工程について説明する。第１の金
属配線２８の製造工程以外は第１の実施形態の製造工程と同様であるため、以下の説明に
おいても、第１の実施形態と同様の工程部分については、詳細説明を省略し、異なる工程
部分について説明する。
【００６８】
第１の実施形態と同様に、第１のエッチングストッパー膜２６と第３の層間絶縁膜２７
の表面が平坦化された積層膜が形成された後に、この第３の層間絶縁膜２７の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成するが
、
このレジストパターンが切込部を有するようなレジストパターンとすればよい。
【００６９】
本実施形態において、第１の金属配線２８の一部に切込部を設けることによって、第１
の実施形態と比べて、プラグ３１と第１の金属配線２８との距離を長くすることができる
。このため、プラグ３１と第１の金属配線２８の合わせずれに対してコンタクト部材と配
線間のリーク電流及び寄生容量の低減できる。
【００７０】
また、３連続千鳥形状とすることにより、複数の第１の金属配線のうち１つの第１の金
属配線２８が有するコンタクト隣接部４１がＹ方向において隣接しない。このコンタクト
隣接部４１はＹ方向においてプラグ３１と略一直線状になるような位置に設けられている
が、プラグ３１は複数の第１の金属配線のうち１つの第１の金属配線を挟むように配置さ
れていない。これは、第１の金属配線を挟むプラグ３１は、Ｘ方向においてずれているこ
とに起因する。
【００７１】
ここで、複数の第１の金属配線のうち１つの第１の金属配線２８が有する複数のコンタ
クト隣接部４１がＹ方向に隣接し、上記軸４０を基準として対称にコンタクト隣接部４１
が設けられると第１の金属配線２８が細くなる部分が発生し、第１の金属配線２８が断線
する可能性が高くなる。しかし、本実施形態においては、３連続千鳥形状とすることによ
り、複数の第１の金属配線のうち１つの第１の金属配線２８が有するコンタクト隣接部４
１がＹ方向に隣接しない。その結果、第１の金属配線２８が断線する可能性を低くするこ
とができる。
【００７２】
（第３の実施形態）
次に、本発明の第３の実施形態にかかる半導体記憶装置の構成については、図１４を参
照して説明する。図１４は本発明の第３の実施形態における半導体記憶装置の製造工程を
示す平面図である。
【００７３】
なお、第３の実施形態に係る半導体記憶装置は、第１の実施形態の半導体記憶装置に対
して、第１の上層コンタクト部材２４と第２の上層コンタクト部材２５及び第１の金属配
線２８を上面視したときの平面形状が異なり、その他の構成部分については、同一構成を
有している。従って、図１４では半導体記憶装置の主要構成部分以外の構成部分について
は省略する。また、以下の説明においても、第１の実施形態と同様の部分については、詳
細説明を省略し、異なる部分について説明する。
【００７４】
第１の上層コンタクト部材２４と第２の上層コンタクト部材２５が上記３連続千鳥形状
をなすように配置されており、第２の実施形態と同様の構造であるため、説明を省略する
。第１の金属配線２８について、図１４を参照して説明する。
【００７５】
図１４に示すように、第２の金属配線３２は上面視したときほぼ直線的にＸ方向に延び
ている。また、第２の金属配線３２の幅は第１の金属配線２８の幅よりも太くすることも
可能である。それぞれの第１の金属配線２８は、上面視したとき、Ｙ軸方向に隣接するい
ずれか一方と第２の金属配線３２とが重なるように配置されている。ここで、第１の金属
配線２８はプラグ３１をよけるようにＹ軸方向に曲がるようにしてＸ軸方向に延びている
。
【００７６】
ここで、図１２の軸と同様の軸（活性領域ＡＡの長手方向と垂直な方向における第１の
金属配線２８の最も太い幅の半分の位置を通過する軸）４０を基準とするとき、第１の金
属配線２８のうちプラグ３１と隣接するコンタクト隣接部４１と基準とする軸４０との距
離４５と、第１の金属配線２８のうちコンタクト隣接部４１以外の部分と基準とする軸４
０との距離４６の関係が以下の不等式を満たすようになる。
【００７７】
距離４５≦距離４６    …式（２）
すなわち、第１の金属配線２８をプラグ３１から遠ざけるように曲げるようにしてＹ方
向に延在させているといえる。その結果、プラグ３１と第１の金属配線２８との距離を長
くすることができる。このため、プラグ３１と第１の金属配線２８の合わせずれに対して
プラグと配線間のリーク電流及び寄生容量の低減できる。
【００７８】
また、第１の金属配線２８の隣接部に切込を入れなくても、プラグ３１と第１の金属配
線２８との距離を長くすることができる。その結果、第１の金属配線２８が細くなる部分
が無く、第１の金属配線２８の抵抗を下げることができる。
【００７９】
また、第２の金属配線３２の幅を太くできる。その結果、第２の金属配線３２の抵抗を
下げることができる。
【００８０】
（第３の実施形態の変形例）
第３の実施形態では、第１の金属配線２８をプラグ３１から遠ざけるように曲げるよう
にしてＹ方向に延在させ、上面視したときに第１の金属配線２８と第２の金属配線３２と
は重複する部分が存在する。ここで、本変形例では、メモリセルブロック毎における、第
１の金属配線２８と第２の金属配線３２とが重複する部分を説明する。
【００８１】
図１５（ａ）は、本発明の第３の実施形態における半導体記憶装置の製造工程の変形例
を示す平面図であり、図１に相当するＮＡＮＤストリング１０が形成される領域であるメ
モリセルブロック１０ａがビット線コンタクト領域側の選択ゲートＳＧＤからソース線コ
ンタクト領域側の選択ゲートＳＧＳまでに設けられている。メモリセルブロック１０ａは
隣接するメモリセルブロック１０ａにおいて、ビット線コンタクト領域側の選択ゲートＳ
ＧＤ同士が、隣接するソース線コンタクト領域側の選択ゲートＳＧＳに対向するように、
Ｘ方向に配置されている。この図では便宜上、選択ゲート線ＳＧＤ，ＳＧＳと第１の金属
配線２８以外は図示を省略している。
【００８２】
図１５（ｂ）は、図１５（ａ）の拡大図である。図１５（ｂ）に示すように、第２の金
属配線３２は上面視したときほぼ直線的にＸ方向に延びている。また、第２の金属配線３
２の幅は第１の金属配線２８の幅よりも太くすることが可能である。それぞれのメモリセ
ルブロック１０ａにおいて、第１の金属配線２８は上面視したとき、Ｙ軸方向に隣接する
いずれか一方と第２の金属配線３２とが重なるように配置されている。ここで、この第１
の金属配線２８と第２の金属配線３２との重なりは、メモリセルブロック１０ａ毎にＹ軸
に隣接する第２の金属配線３２が異なっている。
【００８３】
例えば、図１５（ａ）のメモリセルブロック１０ａ−１において、第１の金属配線２８
ｂはＹ軸正方向に隣接する第２の金属配線３２と重なり、メモリセルブロック１０ａ−２
において、第１の金属配線２８ｂはＹ軸負方向に隣接する第２の金属配線３２と重なる。
【００８４】
ここで、第１の金属配線２８はメモリセルブロック１０ａ毎にＹ軸方向にずれるように
Ｘ軸方向に延びている。例えば、ある第１の金属配線２８ｂは、メモリセルブロック１０
ａ−１では、Ｙ軸負の方向に隣接する第１の金属配線２８ａよりもＹ軸正の方向に隣接す
る第１の金属配線２８ｃに近づくように配置されている。一方、メモリセルブロック１０
ａ−２では、Ｙ軸正の方向に隣接する第１の金属配線２８ｃよりもＹ軸負の方向に隣接す
る第１の金属配線２８ａに近づくように配置されている。
【００８５】
その結果、全てのメモリセルブロック１０ａにおいて、一方の第２の金属配線３２と重
なる場合に比べて寄生容量の均一化が図られる。例えば、メモリセルブロック１０ａにお
いて隣接する第１の金属配線２８の間隔が狭い場合、メモリセルブロック１０ａにおける
情報の読み出しを行う際に、メモリセルブロック１０ａ毎にセル間干渉が生じるが、本実
施形態のように、第１の金属配線２８を配置すると、メモリセルブロック１０ａ−１にお
ける情報の読み出しを行う際に、第１の金属配線２８ａにおける活性層のメモリセルに記
憶されたデータが“１“で、隣接する第１の金属配線２８ｂにおける活性化層のメモリセ
ルに記憶されたデータが“０“で有るである場合、メモリセルブロック１０ａ−２の部分
でのみセル間干渉が生じ、メモリセルブロック１０ａ−１ではセル間干渉が生じない。
【００８６】
同様に、本実施形態のように第１の金属配線２８とＹ方向正の向きに隣接する第２の金
属配線３２とＹ方向負の向きに隣接する第２の金属配線３２とが交互に重なるようにする
と、隣接する一方のメモリセルに記憶された情報が異なっていても、隣接する他方のメモ
リセルに記憶された情報が一致している場合、セル間干渉が１／２に低減される。
【００８７】
なお、この重なりは隣接するメモリセルブロックごとに交互に異なっている場合に限ら
れない。第１の金属配線２８ｂが接続される全てのメモリセルブロックの数の約半分程度
異なっていればよい。
【００８８】
次に、第３の実施形態における半導体記憶装置の製造工程について説明する。第１の金
属配線２８の製造工程以外は第１の実施形態の製造工程と同様であるため、以下の説明に
おいても、第１の実施形態と同様の工程部分については、詳細説明を省略し、異なる工程
部分について説明する。
【００８９】
第１の実施形態と同様に、第１のエッチングストッパー膜２６と第３の層間絶縁膜２７
の表面が平坦化された積層膜が形成された後に、この第３の層間絶縁膜２７の全面にフォ
トレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成するが
、このレジストパターンが、第１の金属配線２８と第２の金属配線３２を上面視したとき
、第１の金属配線２８と第２の金属配線３２の一部が重複するように第１の金属配線２８
と第２の金属配線３２が活性領域ＡＡの長手方向と平行な方向に伸びた形状を有するよう
なレジストパターンとすればよい。
【符号の説明】
【００９０】
１０…ＮＡＮＤストリング、１１…素子分離領域、１２…ビット線コンタクト領域、１３
…下層コンタクト部材Ａ、１４…下層コンタクト部材Ｂ、１５…下層コンタクト部材Ｃ、
２０…半導体基板、２１…第１の層間絶縁膜、２２…下層コンタクト部材、２３…第２の
層間絶縁膜、２４…第１の上層コンタクト部材、２４ａ…バリアメタル層、２４ｂ…ビア
層、２５…第２の上層コンタクト部材、２５ａ…バリアメタル層、２５ｂ…ビア層、２６
…第１のエッチングストッパー膜、２７…第３の層間絶縁膜、２８…第１の金属配線、２
８ａ…バリアメタル膜、２８ｂ…金属膜、２９…第２のエッチングストッパー膜、３０…
第４の層間絶縁膜、３１…プラグ、３２…第２の金属配線、３２ａ…バリアメタル膜、３
２ｂ…金属膜、３３…第３の金属配線、１００…半導体記憶装置、ＡＡ…活性領域、ＢＬ
…ビット線、ＷＬ…ワード線、ＳＧ…選択ゲート線
【図１】
2011091208.tif 000003
【図２】
2011091208.tif 000004
【図３】
2011091208.tif 000005
【図４】
2011091208.tif 000006
【図５】
2011091208.tif 000007
【図６】
2011091208.tif 000008
【図７】
2011091208.tif 000009
【図８】
2011091208.tif 000010
【図９】
2011091208.tif 000011
【図１０】
2011091208.tif 000012
【図１１】
2011091208.tif 000013
【図１２】
2011091208.tif 000014
【図１３】
2011091208.tif 000015
【図１４】
2011091208.tif 000016
【図１５】
2011091208.tif 000017
【手続補正書】
【提出日】平成23年1月26日(2011.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の上層コンタクト部材と、
前記基板上に形成され且つ、前記第１の上層コンタクト部材と同じ層内に形成され、前記第１の上層コンタクト部材と第１の方向に交互に配列され且つ、前記第１の上層コンタクト部材に対して第１の方向と直交する第２の方向にずれて設けられている第２の上層コンタクト部材と、
前記第２の上層コンタクト部材上にそれぞれ形成され、金属で構成されるプラグと、
それぞれの前記第１の上層コンタクト部材上に設けられ、金属で構成される第１の金属配線と、
それぞれの前記第プラグ上に設けられ、金属で構成される第２の金属配線と、
前記第１の金属配線にコンタクト隣接部と、
メモリセルと、
第２の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置された複数のＮＡＮＤストリングを前記第１の方向に配列したブロックと
を備え、
前記基板に対する前記プラグ上面の高さが前記基板に対する前記第１の金属配線上面の高さよりも高く、
前記第１の金属配線の下面のうち短手方向の幅が、前記第１の金属配線の上面のうち短手方向の幅よりも短く、
前記第２の金属配線の下面のうち短手方向の幅が、前記第２の金属配線の上面のうち短手方向の幅よりも短く、
前記プラグと前記第２の金属配線が一体となり構成され、
前記プラグ、前記第１の金属配線及び前記第２の金属配線における材料が銅であり、
隣接する前記第１の金属配線におけるコンタクト隣接部間の距離が前記第１の金属配線におけるコンタクト隣接部以外の間の距離よりも長く、
前記ブロックがそれぞれのブロックが有する前記ＮＡＮＤストリングを直列接続されるように前記第２の方向に隣接するように配置されており、
複数の前記第１の上層コンタクト部材が前記ブロック間の１の前記ＮＡＮＤストリングにそれぞれ接続されており、
複数の前記第２の上層コンタクト部材が前記ブロック間の前記１の前記ＮＡＮＤストリングに隣接する他の前記ＮＡＮＤストリングに接続されており、
前記第１の金属配線及び前記第２の金属配線を上面視したとき、前記第１の金属配線及び前記第２の金属配線の一部が重複するように前記第２の方向に延び、前記重複は、前記第１の金属配線と隣接する第２の金属配線のうち一方に隣接する前記第２の金属配線と重なる第１重複部分と、前記第１の金属配線と隣接する第２の金属配線のうち他方に隣接する前記第２の金属配線と第２重複部分を具備し、前記第２の方向における前記第１重複部分の長さと、前記第２の方向における前記第２重複部分の長さがほぼ等しいことを特徴とする半導体記憶装置。
【請求項２】
基板と、
前記基板上に形成された第１の上層コンタクト部材と、
前記基板上に形成され且つ、前記第１の上層コンタクト部材と同じ層内に形成され、前記第１の上層コンタクト部材と第１の方向に交互に配列され且つ、前記第１の上層コンタクト部材に対して第１の方向と直交する第２の方向にずれて設けられている第２の上層コンタクト部材と、
前記第２の上層コンタクト部材上にそれぞれ形成され、金属で構成されるプラグと、
それぞれの前記第１の上層コンタクト部材上に設けられ、金属で構成される第１の金属配線と、
それぞれの前記第プラグ上に設けられ、金属で構成される第２の金属配線と
を備え、
前記基板に対する前記プラグ上面の高さが前記基板に対する前記第１の金属配線上面の高さよりも高く、
前記第１の金属配線の下面のうち短手方向の幅が、前記第１の金属配線の上面のうち短手方向の幅よりも短く、
前記第２の金属配線の下面のうち短手方向の幅が、前記第２の金属配線の上面のうち短手方向の幅よりも短いこと
を特徴とする半導体記憶装置。
【請求項３】
前記プラグと前記第２の金属配線が一体となり構成され、
前記プラグ、前記第１の金属配線及び前記第２の金属配線における材料が銅であること
を特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１の金属配線にコンタクト隣接部を備え、
隣接する前記第１の金属配線におけるコンタクト隣接部間の距離が前記第１の金属配線におけるコンタクト隣接部以外の間の距離よりも長いことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【請求項５】
メモリセルと、
第２の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置された複数のＮＡＮＤストリングを前記第１の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記ＮＡＮＤストリングを直列接続されるように前記第２の方向に隣接するように配置されており、
複数の前記第１の上層コンタクト部材が前記ブロック間の１の前記ＮＡＮＤストリングにそれぞれ接続されており、
複数の前記第２の上層コンタクト部材が前記ブロック間の前記１の前記ＮＡＮＤストリングに隣接する他の前記ＮＡＮＤストリングに接続されており、
前記第１の金属配線及び前記第２の金属配線を上面視したとき、前記第１の金属配線及び前記第２の金属配線の一部が重複するように前記第２の方向に延び、前記重複は、前記第１の金属配線と隣接する第２の金属配線のうち一方に隣接する前記第２の金属配線と重なる第１重複部分と、前記第１の金属配線と隣接する第２の金属配線のうち他方に隣接する前記第２の金属配線と第２重複部分を具備し、前記第２の方向における前記第１重複部分の長さと、前記第２の方向における前記第２重複部分の長さがほぼ等しいことを特徴とする請求項２又は請求項３に記載の半導体記憶装置。
【請求項６】
メモリセルと、
第２の方向に直列に接続された前記メモリセルの両端に選択ゲートトランジスタが配置された複数のＮＡＮＤストリングを前記第１の方向に配列したブロックと、
を更に備え、
前記ブロックがそれぞれのブロックが有する前記ＮＡＮＤストリングを直列接続されるように前記第２の方向に隣接するように配置されており、
複数の前記第１のコンタクト部材が前記ブロック間の１の前記ＮＡＮＤストリングにそれぞれ接続されており、
複数の前記第２のコンタクト部材が前記ブロック間の前記１の前記ＮＡＮＤストリングに隣接する他の前記ＮＡＮＤストリングに接続されており、
前記第１の金属配線の前記コンタクト隣接部に切込が設けられていること
を具備することを特徴とする請求項４に記載の半導体記憶装置。