(57)【要約】【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。【選択図】図１
2011228596.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜の一部に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔上及び前記絶縁膜の一部上に、前記空孔に自己整合して設けられた横方向半導体層（前記半導体基板の主面に平行方向に設けられた半導体層）と、前記横方向半導体層上に、前記空孔に自己整合し、前記空孔と同一幅に設けられた縦方向半導体層（前記半導体基板の主面に垂直方向に設けられた半導体層）と、前記縦方向半導体層の上部に設けられたドレイン領域（あるいはソース領域）と、前記ドレイン領域（あるいはソース領域）と離間し、相対して前記縦方向半導体層の下部及び前記横方向半導体層に設けられたソース領域（あるいはドレイン領域）と、前記縦方向半導体層の全側面にゲート絶縁膜を介して設けられたゲート電極と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタと、を備えてなることを特徴とする半導体装置。
【請求項２】
前記空孔と前記半導体基板間に薄い酸化膜が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記横方向半導体層の側面の一部に接して導電膜が設けられ、且つ前記導電膜を介して、配線体から前記縦方向半導体層の下部及び前記横方向半導体層に設けられた前記ソース領域（あるいはドレイン領域）に電圧が印加されていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記横方向半導体層及び前記縦方向半導体層の上部及び下部が格子定数の大きな第１の半導体層からなり、概略前記ソースドレイン領域が形成され、前記縦方向半導体層の中間部が格子定数の小さな第２の半導体層からなり、概略チャネル領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、選択的に前記第１の絶縁膜の一部を除去し、導電膜を平坦に埋め込む工程と、第２の絶縁膜を成長する工程と、選択的に前記第１及び第２の絶縁膜且つ前記導電膜を異方性ドライエッチングし、前記半導体基板の一部を露出する第１の開孔部を形成する工程と、露出した前記導電膜の側面を、膜厚より薄い程度に横方向にエッチングする工程と、露出した前記半導体基板上に第１の縦（垂直）方向エピタキシャル半導体層を形成し、前記第１の開孔部を平坦に埋め込む工程と、前記第１の縦方向エピタキシャル半導体層を異方性ドライエッチングし、前記導電膜の側壁にのみ前記第１の縦方向エピタキシャル半導体層を残し、前記半導体基板の一部を露出する第２の開孔部を形成する工程と、残された前記第１の縦方向エピタキシャル半導体層の対向する２側面に横（水平）方向エピタキシャル半導体層を形成し、直下に空孔を形成する工程と、前記横方向エピタキシャル半導体層上に第２の縦（垂直）方向エピタキシャル半導体層を形成し、前記第２の開孔部を平坦に埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５０は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２は絶縁膜、５３は素子分離領域の埋め込み絶縁膜、５４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、５５はｎ＋型ドレイン領域、５６はｎ型ドレイン領域、５７はｎ型ソース領域、５８はｎ＋型ソース領域、５９はゲート酸化膜、６０はゲート電極、６１はサイドウォール、６２はＰＳＧ膜、６３は絶縁膜、６４はバリアメタル、６５は導電プラグ、６６は層間絶縁膜、６７はバリアメタル、６８はＣｕ配線、６９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上に絶縁膜５２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜５３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板５４が形成され、このｐ型のＳＯＩ基板５４上にはゲート酸化膜５９を介してゲート電極６０が設けられ、ゲート電極６０の側壁にサイドウォール６１が設けられ、ｐ型のＳＯＩ基板５４には、ゲート電極６０に自己整合してｎ型ソースドレイン領域（５６、５７）及びサイドウォール６１に自己整合してｎ＋型ソースドレイン領域（５５、５８）が設けられ、ｎ＋型ソースドレイン領域（５５、５８）にはそれぞれバリアメタル６４を有する導電プラグ６５を介してバリアメタル６７を有するＣｕ配線６８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成した際、ＭＩＳ電界効果トランジスタのオフ電圧以外の電圧が半導体基板に印加された場合には、多少なりともバックチャネルリークが発生するため、低電力化に問題があった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化されたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＳＯＩ構造のＭＩＳ電界効果トランジスタにおいて、オフ電圧以外の電圧が半導体基板に印加された場合、発生するバックチャネルリークにより、誤作動の抑制が難しかったこと及び低電力化が達成され難かったこと
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により、微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜の一部に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔上及び前記絶縁膜の一部上に、前記空孔に自己整合して設けられた横方向半導体層（前記半導体基板の主面に平行方向に設けられた半導体層）と、前記横方向半導体層上に、前記空孔に自己整合し、前記空孔と同一幅に設けられた縦方向半導体層（前記半導体基板の主面に垂直方向に設けられた半導体層）と、前記縦方向半導体層の上部に設けられたドレイン領域（あるいはソース領域）と、前記ドレイン領域（あるいはソース領域）と離間し、相対して前記縦方向半導体層の下部及び前記横方向半導体層に設けられたソース領域（あるいはドレイン領域）と、前記縦方向半導体層の全側面にゲート絶縁膜を介して設けられたゲート電極と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタと、を備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、容易なプロセス（詳細は製造方法に記載）により、一部に空孔を有する絶縁膜上に形成した完全空乏型の単結晶の横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層に形成）、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また空孔幅により、成長する縦方向エピタキシャル半導体層の幅を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層にチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、横方向エピタキシャル半導体層及び縦方向エピタキシャル半導体層を形成でき、この半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲及び内部をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属（Ａｌ）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
またＭＩＳ電界効果トランジスタのソース領域（あるいはドレイン領域）と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、空孔すなわち空気（比誘電率１）となる本発明の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成した横方向エピタキシャル半導体層下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
また金属層と半導体層にまたがつてソースドレイン領域を形成することにより、ソースドレイン領域の抵抗を低減することによる高速化を可能にすることもできる。
またＳｉＧｅ層に挟まれた歪みＳｉ層を縦方向エピタキシャル半導体層として形成し、歪みＳｉ層にチャネル領域を形成することも可能で、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の格子が広げられるため、キャリアの移動度を増すことができ、さらなる高速化が可能である。
またＮチャネルＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳｉ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高価なＳＯＩ構造を有する半導体基板（２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板）を使用することなく、半導体基板に容易なプロセスで形成した横方向及び縦方向エピタキシャル半導体層を使用することにより、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔上の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔上の縦型のＭＩＳ電界効果トランジスタ（Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  Ｏｎ  Ｃａｖｉｔｙ）と命名し、以後この技術をＶＥＭＯＣ（ヴェモック）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図
【図２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１４】本発明の半導体装置における第２の実施例の模式側断面図
【図１５】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１６】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１７】本発明の半導体装置における第２の実施例の製造方法の工程断面図
【図１８】本発明の半導体装置における第３の実施例の模式側断面図
【図１９】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２５】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２６】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２８】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２９】本発明の半導体装置における第４の実施例の模式側断面図
【図３０】本発明の半導体装置における第５の実施例の模式側断面図
【図３１】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３２】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３３】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３４】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３５】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３６】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３７】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３８】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３９】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４０】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４１】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４２】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４３】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４４】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図４５】本発明の半導体装置における第６の実施例の模式側断面図
【図４６】本発明の半導体装置における第７の実施例の模式側断面図
【図４７】本発明の半導体装置における第８の実施例の模式側断面図
【図４８】本発明の半導体装置における第９の実施例の模式側断面図
【図４９】本発明の半導体装置における第１０の実施例の模式側断面図
【図５０】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
半導体基板上に、絶縁膜が設けられ、絶縁膜の一部に、半導体基板の表面の一部を露出した空孔が設けられ、この空孔上及び絶縁膜の一部上に横方向エピタキシャル半導体層が設けられ、横方向エピタキシャル半導体層の側面の一部には導電膜が接して設けられ、絶縁膜により素子分離されている。横方向エピタキシャル半導体層上の、空孔直上部に縦方向エピタキシャル半導体層が設けられ、縦方向エピタキシャル半導体層の上部には高濃度及び低濃度ドレイン領域が設けられ、離間し、相対して下部には高濃度ソース領域が設けられ、ソース領域は延在して、横方向エピタキシャル半導体層全体に設けられている。縦方向エピタキシャル半導体層の全側面には、ゲート酸化膜を介してゲート電極が設けられており、高濃度ドレイン領域及びゲート電極には、それぞれバリアメタルを有する導電プラグを介してバリアメタルを有するＣｕ配線が接続され、高濃度ソース領域には、側面に接した導電膜を介して、バリアメタルを有する導電プラグを介してバリアメタルを有するＣｕ配線が接続されている縦型（垂直方向動作）のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１３は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図１３は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、空孔上に形成したＮチャネルの縦型のＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のＳＯＩ用及び素子分離領域形成用のシリコン酸化膜（ＳｉＯ２）、３は８０ｎｍ程度の導電膜（ＷＳｉ）、４は空孔、５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、７は１０１６ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は１０１７ｃｍ−３程度のｎ型ドレイン領域、１０は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１１は１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、１２は５０ｎｍ程度のゲート電極（Ａｌ）、１３は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１４は１６０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１０】
同図においては、ｐ型のシリコン基板１上に、ＳＯＩ用及び素子分離領域形成用のシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部に、ｐ型のシリコン基板１の表面の一部を露出する空孔４が選択的に設けられ、空孔４上に、空孔４に自己整合し、空孔４より幅広のｐ型の横（水平）方向エピタキシャルＳｉ層６が設けられ、横方向エピタキシャルＳｉ層６の側面の一部に接して導電膜３が設けられており、シリコン酸化膜（ＳｉＯ２）２に平坦に埋め込まれている。横方向エピタキシャルＳｉ層６の上面に一部を接し、空孔４に自己整合し、空孔４と同一幅にｐ型の縦（垂直）方向エピタキシャルＳｉ層７が設けられている。縦方向エピタキシャルＳｉ層７の上部には、ｎ＋型ドレイン領域１０及びｎ型ドレイン領域９が設けられ、離間し、相対して下部には、ｎ＋型ソース領域８が設けられ、ｎ＋型ソース領域８は延在して、横方向エピタキシャルＳｉ層６全体に設けられている。縦方向エピタキシャルＳｉ層７の全側面には、ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を介してゲート電極（Ａｌ）１２が設けられており、ｎ＋型ドレイン領域１０及びゲート電極１２には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続され、ｎ＋型ソース領域８には、側面に接した導電膜３を介してバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている構造からなる縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
【００１１】
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、容易なプロセス（詳細は製造方法に記載）により、一部に空孔を有する絶縁膜上に形成した完全空乏型の単結晶の横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層に形成）、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また空孔幅により、成長する縦方向エピタキシャル半導体層の幅を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層にチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、横方向エピタキシャル半導体層及び縦方向エピタキシャル半導体層を形成でき、この半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン(半導体層)を使用せずに、低抵抗な低融点金属（Ａｌ）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
またＭＩＳ電界効果トランジスタのソース領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、空孔すなわち空気（比誘電率１）となる本発明の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成した横方向エピタキシャル半導体層下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高価なＳＯＩ構造を有する半導体基板（２枚の半導体基板の貼り合わせによる半導体基板あるいはＳＩＭＯＸ法により形成した半導体基板）を使用することなく、半導体基板に容易なプロセスで形成した横方向及び縦方向エピタキシャル半導体層を使用することにより、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔上の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを得ることができる。
【００１２】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１３及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１３】
図２
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２を８０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度の導電膜（ＷＳｉ）３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、開孔部に導電膜（ＷＳｉ）３を平坦に埋め込む。
【００１４】
図３
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学気相成長により、１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２４、シリコン窒化膜（Ｓｉ３Ｎ４）５、導電膜（ＷＳｉ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いで導電膜（ＷＳｉ）３を３０ｎｍ程度横方向に等方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００１５】
図４
次いで露出したｐ型のシリコン基板１上に７００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層２５を成長する。その際、エピタキシャルＳｉ層２５は途中、幅広になった横方向にも成長し、開孔部を完全に埋め尽くす。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したエピタキシャルＳｉ層２５を平坦化する。
【００１６】
図５
次いでエピタキシャルＳｉ層２５を異方性ドライエッチングし、幅広に形成した開孔部にのみ、導電膜（ＷＳｉ）３の側壁に接してエピタキシャルＳｉ層２５を残す。その際、ｐ型のシリコン基板１の表面も若干エッチングされるが、問題はない。
【００１７】
図６
次いで残されたエピタキシャルＳｉ層２５間にエピタキシャルＳｉ層を成長させ、直下部に空孔４が設けられたｐ型の横（水平）方向エピタキシャルＳｉ層６を形成する。この際、ｐ型のシリコン基板１の表面にも若干エピタキシャルＳｉ層が成長するが、問題はない。
【００１８】
図７
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層６上にｐ型の縦（垂直）方向エピタキシャルＳｉ層７を成長する。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層７を平坦化する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｐ型の縦（垂直）方向エピタキシャルＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、ｐ型の縦（垂直）方向エピタキシャルＳｉ層７の濃度を制御する。次いでｎ型ドレイン領域９形成用の燐のイオン注入をおこなう。
【００１９】
図８
次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型ソースドレイン領域（８、１０）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ドレイン領域９及びｎ＋型ソースドレイン領域（８、１０）を形成する。こうして３０ｎｍ程度のチャネル長が形成される。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００２０】
図９
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を成長する。次いでスパッタにより、ゲート電極となる５０ｎｍ程度のアルミニウム（Ａｌ）膜１２を成長する。（Ａｌゲート電極下にバリアメタル（ＴｉＮ）を設けてもよい。）次いで化学気相成長により、１２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型の縦方向エピタキシャルＳｉ層７上のシリコン酸化膜（ＳｉＯ２）１３、Ａｌ１２及びゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を除去し、平坦化する。
【００２１】
図１０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）１３を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでシリコン酸化膜（ＳｉＯ２）１３をマスク層として、Ａｌ１２を異方性ドライエッチングする。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１及びシリコン酸化膜（ＳｉＯ２）１３を５０ｎｍ程度異方性ドライエッチングする。
【００２２】
図１１
次いで化学気相成長により、１８０ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型の縦方向エピタキシャルＳｉ層７上のＰＳＧ膜１４を除去し、平坦化する。次いでＰＳＧ膜１４を２０ｎｍ程度全面異方性ドライエッチングする。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型の縦方向エピタキシャルＳｉ層７上のシリコン窒化膜（Ｓｉ３Ｎ４）１５を除去し、平坦化する。
【００２３】
図１２
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１６を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びシリコン酸化膜（ＳｉＯ２）１６を順次異方性ドライエッチングする。（この段階でｎ＋型ドレイン領域１０の一部にビアが開孔される。）次いで第１のレジスト（図示せず）マスク層はそのままで、ｎ＋型ドレイン領域１０のビア部のみを覆う第２のレジストマスク層（図示せず）を形成する。次いで第１及び第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ１４、シリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）５を順次異方性ドライエッチングする。（こうして導電膜３（ｎ＋型ソース領域８に接続している）及びＡｌゲート電極配線１２の一部にもビアが開孔される。）次いでレジスト（図示せず）を除去する。
【００２４】
図１３
次いでスパッタにより、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００２５】
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明の空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を完成する。
【実施例２】
【００２６】
図１４〜１７は本発明の半導体装置における第２の実施例で、図１４は模式側断面図、図１５〜図１７は製造方法の工程断面図である。
図１４はシリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、２７はシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、空孔４直下のｐ型のシリコン（Ｓｉ）基板１上に薄いシリコン酸化膜（ＳｉＯ２）２７が形成されていること以外は図１とほぼ同じ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になり、シリコン酸化膜（ＳｉＯ２）相当分だけ、ソース領域と半導体基板間容量は増加するが、ソース領域と半導体基板間リークには強くなり、垂直方向の薄膜化を可能にすることができる。
【００２７】
次いで本発明に係る半導体装置における第２の実施例の製造方法について図１５〜図１７及び図１４を参照して説明する。
第１の実施例に示される図２〜図５の工程をおこなった後、次の図１５の工程をおこなう。
【００２８】
図１５
次いで残されたエピタキシャルＳｉ層２５を１０ｎｍ程度横方向に等方性ドライエッチングする。その際、ｐ型のシリコン基板１の表面も若干エッチングされるが、問題はない。次いで化学気相成長により、１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２６を異方性ドライエッチングし、エピタキシャルＳｉ層２５の側壁に埋め込む。
【００２９】
図１６
次いで熱酸化し、露出したｐ型のシリコン（Ｓｉ）基板１上に薄いシリコン酸化膜（ＳｉＯ２）２７を成長する。
【００３０】
図１７
次いでエピタキシャルＳｉ層２５の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２６をエッチング除去する。
以後、第１の実施例に示される図６〜図１３及び図１の工程（ただし空孔４直下のｐ型のシリコン（Ｓｉ）基板１上に薄いシリコン酸化膜（ＳｉＯ２）２７が存在する）を経て、図１４が完成する。
【実施例３】
【００３１】
図１８〜図２８は本発明の半導体装置における第３の実施例で、図１８は模式側断面図、図１９〜図２８は製造方法の工程断面図である。
図１８はシリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含む半導体集積回路の一部を示しており、１〜５、８〜２３は図１と同じ物を、２８はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、２９はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層、３０はｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層、３１はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、ｐ型の横（水平）方向エピタキシャルＳｉ層６及びｐ型の縦（垂直）方向エピタキシャルＳｉ層７の替りにｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８、ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２９、ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層３０及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３１が形成され、概略、ＳｉＧｅ層（２８、２９、３１）にソースドレイン領域が形成され、歪みＳｉ層３０にチャネル領域が形成されている（少なくともチャネル領域は歪みＳｉ層３０に設けられる）こと以外は図１とほぼ同じ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の格子が広げられるため、キャリア（電子）の移動度を増すことができ、さらなる高速化が可能である。
【００３２】
次いで本発明に係る半導体装置における第３の実施例の製造方法について図１９〜図２８及び図１８を参照して説明する。
第１の実施例に示される図２及び図３の工程をおこなった後、次の図１９の工程をおこなう。
【００３３】
図１９
次いで露出したｐ型のシリコン基板１上に７００ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３２（Ｇｅ濃度３０％程度）を成長する。その際、エピタキシャルＳｉＧｅ層３２は途中、幅広になった横方向にも成長し、開孔部を完全に埋め尽くす。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したエピタキシャルＳｉＧｅ層３２を平坦化する。
【００３４】
図２０
次いでエピタキシャルＳｉＧｅ層３２を異方性ドライエッチングし、幅広に形成した開孔部にのみ、導電膜（ＷＳｉ）３の側壁に接してエピタキシャルＳｉＧｅ層３２を残す。その際、ｐ型のシリコン基板１の表面も若干エッチングされるが、問題はない。
【００３５】
図２１
次いで残されたエピタキシャルＳｉＧｅ層３２間にエピタキシャルＳｉＧｅ層を成長させ、直下部に空孔４が設けられたｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８（Ｇｅ濃度３０％程度）を形成する。この際、ｐ型のシリコン基板１の表面にも若干エピタキシャルＳｉＧｅ層が成長するが、問題はない。
【００３６】
図２２
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８上に６０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２９を成長する。連続してエピタキシャルＳｉＧｅ層２９上に６０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層３０を成長する。さらに連続してエピタキシャル歪みＳｉ層３０上に８０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３１を成長する。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したエピタキシャルＳｉＧｅ層３１を平坦化する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでエピタキシャル歪みＳｉ層３０に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、エピタキシャル歪みＳｉ層３０の緩和及び濃度を制御する。次いでｎ型ドレイン領域９形成用の燐のイオン注入をおこなう。
【００３７】
図２３
次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型ソースドレイン領域（８、１０）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法によりアニールをおこない、ｎ型ドレイン領域９及びｎ＋型ソースドレイン領域（８、１０）を形成する。こうして３０ｎｍ程度のチャネル長が形成される。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００３８】
図２４
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を成長する。次いでスパッタにより、ゲート電極となる５０ｎｍ程度のアルミニウム（Ａｌ）膜１２を成長する。（Ａｌゲート電極下にバリアメタル（ＴｉＮ）を設けてもよい。）次いで化学気相成長により、１２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、エピタキシャルＳｉＧｅ層３１上のシリコン酸化膜（ＳｉＯ２）１３、Ａｌ１２及びゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を除去し、平坦化する。
【００３９】
図２５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）１３を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでシリコン酸化膜（ＳｉＯ２）１３をマスク層として、Ａｌ１２を異方性ドライエッチングする。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１及びシリコン酸化膜（ＳｉＯ２）１３を５０ｎｍ程度異方性ドライエッチングする。
【００４０】
図２６
次いで化学気相成長により、１８０ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型の縦方向エピタキシャルＳｉＧｅ層３１上のＰＳＧ膜１４を除去し、平坦化する。次いでＰＳＧ膜１４を２０ｎｍ程度全面異方性ドライエッチングする。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、エピタキシャルＳｉＧｅ層３１上のシリコン窒化膜（Ｓｉ３Ｎ４）１５を除去し、平坦化する。
【００４１】
図２７
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１６を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びシリコン酸化膜（ＳｉＯ２）１６を順次異方性ドライエッチングする。（この段階でｎ＋型ドレイン領域１０の一部にビアが開孔される。）次いで第１のレジスト（図示せず）マスク層はそのままで、ｎ＋型ドレイン領域１０のビア部のみを覆う第２のレジストマスク層（図示せず）を形成する。次いで第１及び第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ１４、シリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）５を順次異方性ドライエッチングする。（こうして導電膜３（ｎ＋型ソース領域８に接続している）及びＡｌゲート電極配線１２の一部にもビアが開孔される。）次いでレジスト（図示せず）を除去する。
【００４２】
図２８
次いでスパッタにより、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００４３】
図１８
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明の空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を完成する。
【実施例４】
【００４４】
図２９は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３３は導電膜（ＷＳｉ）を示している。
同図においては、ｐ型の縦（垂直）方向エピタキシャルＳｉ層上に導電膜（ＷＳｉ）３３が形成され、ドレイン領域の一部を構成していること以外は図１とほぼ同じ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例５】
【００４５】
図３０〜図４４は本発明の半導体装置における第５の実施例で、図３０は模式側断面図、図３１〜図４４は製造方法の工程断面図である。
図３０は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含む半導体集積回路の一部を示しており、１〜５、８〜２３は図１と同じ物を、２８及び２９は図１８と同じ物を、３４はｐ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層を示している。
同図においては、ｐ型の横（水平）方向エピタキシャルＳｉ層６及びｐ型の縦（垂直）方向エピタキシャルＳｉ層７の替りにｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８、ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２９及びｐ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層３４が形成されている（ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２９の全側面に形成）こと以外は図１とほぼ同じ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の格子が広げられるため、キャリア（電子）の移動度を増すことができ、さらなる高速化が可能である。
【００４６】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図３１〜図４４及び図３０を参照して説明する。
【００４７】
図３１
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２を８０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度の導電膜（ＷＳｉ）３を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に導電膜（ＷＳｉ）３を平坦に埋め込む。
【００４８】
図３２
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２４、シリコン窒化膜（Ｓｉ３Ｎ４）５、導電膜（ＷＳｉ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いで導電膜（ＷＳｉ）３を３０ｎｍ程度横方向に等方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００４９】
図３３
次いで露出したｐ型のシリコン基板１上に７２０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３２（Ｇｅ濃度３０％程度）を成長する。その際、エピタキシャルＳｉＧｅ層３２は途中、幅広になった横方向にも成長し、開孔部を完全に埋め尽くす。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したエピタキシャルＳｉＧｅ層３２を平坦化する。
【００５０】
図３４
次いでエピタキシャルＳｉ層３２を異方性ドライエッチングし、幅広に形成した開孔部にのみ、導電膜（ＷＳｉ）３の側壁に接してエピタキシャルＳｉＧｅ層３２を残す。その際、ｐ型のシリコン基板１の表面も若干エッチングされるが、問題はない。
【００５１】
図３５
次いで残されたエピタキシャルＳｉＧｅ層３２間にエピタキシャルＳｉＧｅ層を成長させ、直下部に空孔４が設けられたｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８（Ｇｅ濃度３０％程度）を形成する。この際、ｐ型のシリコン基板１の表面にも若干エピタキシャルＳｉＧｅ層が成長するが、問題はない。
【００５２】
図３６
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３５を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３５を全面異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２４の側壁のみにシリコン窒化膜（Ｓｉ３Ｎ４）３５を残す。
【００５３】
図３７
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８上に２１０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２９（Ｇｅ濃度３０％程度）を成長する。次いで９００℃程度で熱酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３６を成長する。
【００５４】
図３８
次いでシリコン酸化膜（ＳｉＯ２）２４及びシリコン酸化膜（ＳｉＯ２）３６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３５を異方性ドライエッチングする。次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２８上に２００ｎｍ程度のｐ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層３４を成長する。次いで化学的機械研磨し、エピタキシャルＳｉＧｅ層２９及びエピタキシャル歪みＳｉ層３４の高さに平坦化する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでエピタキシャル歪みＳｉ層３４に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、エピタキシャル歪みＳｉ層３４の緩和及び濃度を制御する。次いでｎ型ドレイン領域９形成用の燐のイオン注入をおこなう。
【００５５】
図３９
次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型ソースドレイン領域（８、１０）形成用の砒素のイオン注入をおこなう。次いでＲＴＰ法によりアニールをおこない、ｎ型ドレイン領域９及びｎ＋型ソースドレイン領域（８、１０）を形成する。こうして３０ｎｍ程度のチャネル長が形成される。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００５６】
図４０
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を成長する。次いでスパッタにより、ゲート電極となる５０ｎｍ程度のアルミニウム（Ａｌ）膜１２を成長する。（Ａｌゲート電極下にバリアメタル（ＴｉＮ）を設けてもよい。）次いで化学気相成長により、１２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルＳｉＧｅ層２９及びエピタキシャル歪みＳｉ層３４上のシリコン酸化膜（ＳｉＯ２）１３、Ａｌ１２及びゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を除去し、平坦化する。
【００５７】
図４１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）１３を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでシリコン酸化膜（ＳｉＯ２）１３をマスク層として、Ａｌ１２を異方性ドライエッチングする。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１及びシリコン酸化膜（ＳｉＯ２）１３を５０ｎｍ程度異方性ドライエッチングする。
【００５８】
図４２
次いで化学気相成長により、１８０ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルＳｉＧｅ層２９及びエピタキシャル歪みＳｉ層３４上のＰＳＧ膜１４を除去し、平坦化する。次いでＰＳＧ膜１４を２０ｎｍ程度全面異方性ドライエッチングする。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルＳｉＧｅ層２９及びエピタキシャル歪みＳｉ層３４上のシリコン窒化膜（Ｓｉ３Ｎ４）１５を除去し、平坦化する。
【００５９】
図４３
次いで化学気相成長により、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１６を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びシリコン酸化膜（ＳｉＯ２）１６を順次異方性ドライエッチングする。（この段階でｎ＋型ドレイン領域１０の一部にビアが開孔される。）次いで第１のレジスト（図示せず）マスク層はそのままで、ｎ＋型ドレイン領域１０のビア部のみを覆う第２のレジストマスク層（図示せず）を形成する。次いで第１及び第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ１４、シリコン酸化膜（ＳｉＯ２）１３及びシリコン窒化膜（Ｓｉ３Ｎ４）５を順次異方性ドライエッチングする。（こうして導電膜３（ｎ＋型ソース領域８に接続している）及びＡｌゲート電極配線１２の一部にもビアが開孔される。）次いでレジスト（図示せず）を除去する。
【００６０】
図４４
次いでスパッタにより、バリアメタルとなるＴｉＮ１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００６１】
図３０
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線２２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長し、本願発明の空孔上に形成した縦型のＮチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を完成する。
【実施例６】
【００６２】
図４５は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３７はｎ型の横（水平）方向エピタキシャルＳｉ層、３８はｎ型の縦（垂直）方向エピタキシャルＳｉ層、３９はｐ＋型ソース領域、４０はｐ＋型ドレイン領域を示している。
【００６３】
同図においては、ｐ型のシリコン基板１上の左半分には、ＳＯＩ用及び素子分離領域形成用のシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部に、ｐ型のシリコン基板１の表面の一部を露出する空孔４が選択的に設けられ、空孔４上に、空孔４に自己整合し、空孔４より幅広のｐ型の横（水平）方向エピタキシャルＳｉ層６が設けられ、横方向エピタキシャルＳｉ層６の側面の一部に接して導電膜３が設けられており、シリコン酸化膜（ＳｉＯ２）２に平坦に埋め込まれている。横方向エピタキシャルＳｉ層６の上面に一部を接し、空孔４に自己整合し、空孔４と同一幅にｐ型の縦（垂直）方向エピタキシャルＳｉ層７が設けられている。縦方向エピタキシャルＳｉ層７の上部には、ｎ＋型ドレイン領域１０及びｎ型ドレイン領域９が設けられ、離間し、相対して下部には、ｎ＋型ソース領域８が設けられ、ｎ＋型ソース領域８は延在して、横方向エピタキシャルＳｉ層６全体に設けられている。縦方向エピタキシャルＳｉ層７の全側面には、ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を介してゲート電極（Ａｌ）１２が設けられており、ｎ＋型ドレイン領域１０及びゲート電極１２には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続され、ｎ＋型ソース領域８には、側面に接した導電膜３を介してバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている構造からなる縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１上の右半分には、ＳＯＩ用及び素子分離領域形成用のシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部に、ｐ型のシリコン基板１の表面の一部を露出する空孔４が選択的に設けられ、空孔４上に、空孔４に自己整合し、空孔４より幅広のｎ型の横（水平）方向エピタキシャルＳｉ層３７が設けられ、横方向エピタキシャルＳｉ層３７の側面の一部に接して導電膜３が設けられており、シリコン酸化膜（ＳｉＯ２）２に平坦に埋め込まれている。横方向エピタキシャルＳｉ層３７の上面に一部を接し、空孔４に自己整合し、空孔４と同一幅にｎ型の縦（垂直）方向エピタキシャルＳｉ層３８が設けられている。縦方向エピタキシャルＳｉ層３８の上部には、ｐ＋型ドレイン領域４０が設けられ、離間し、相対して下部には、ｐ＋型ソース領域３９が設けられ、ｐ＋型ソース領域３９は延在して、横方向エピタキシャルＳｉ層３７全体に設けられている。縦方向エピタキシャルＳｉ層３８の全側面には、ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）１１を介してゲート電極（Ａｌ）１２が設けられており、ｐ＋型ドレイン領域４０及びゲート電極１２には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続され、ｐ＋型ソース領域８には、側面に接した導電膜３を介してバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている構造からなる縦型（垂直方向動作）のＰチャネルＭＩＳ電界効果トランジスタが形成されている。
【００６４】
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能で、さらにＳＯＩ構造のＣＭＯＳに特有である、ＮチャネルＭＩＳ電界効果トランジスタあるいはＰチャネルＭＩＳ電界効果トランジスタのいずれか一方には必ず生じてしまうバックチャネルリークを完全に改善することが可能である。
【実施例７】
【００６５】
図４６は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、２７は図１４と同じ物を、３７〜４０は図４５と同じ物を示している。
同図においては、空孔４直下のｐ型のシリコン（Ｓｉ）基板１上に薄いシリコン酸化膜（ＳｉＯ２）２７が形成されていること以外は図４５とほぼ同じ構造の縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第６の実施例と同様の効果を得ることができ、製造方法はやや複雑になり、シリコン酸化膜（ＳｉＯ２）相当分だけ、ソース領域と半導体基板間容量は増加するが、ソース領域と半導体基板間リークには強くなり、垂直方向の薄膜化を可能にすることができる。
【実施例８】
【００６６】
図４７は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３９及び４０は図４５と同じ物を、４１はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層、４２はｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層、４３はｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層、４４はｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタに関して、ｎ型の横（水平）方向エピタキシャルＳｉ層３７及びｎ型の縦（垂直）方向エピタキシャルＳｉ層３８の替りにｎ型の横（水平）方向エピタキシャルＳｉＧｅ層４１、ｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４２、ｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層４３及びｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４４が形成され、概略、ＳｉＧｅ層（４１、４２、４４）にソースドレイン領域が形成され、歪みＳｉ層４３にチャネル領域が形成されている（少なくともチャネル領域は歪みＳｉ層４３に設けられる）こと以外は図４５とほぼ同じ構造の縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第６の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の格子が広げられるため、キャリア（正孔）の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由は、ＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
【実施例９】
【００６７】
図４８は本発明の半導体装置における第９の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３３は図２９と同じ物を、３７〜４０は図４５と同じ物を示している。
同図においては、ｐ型の縦（垂直）方向エピタキシャルＳｉ層７及びｎ型の縦（垂直）方向エピタキシャルＳｉ層３８上に導電膜（ＷＳｉ）３３が形成され、それぞれのドレイン領域の一部を構成していること以外は図４５とほぼ同じ構造の縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第６の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例１０】
【００６８】
図４９は本発明の半導体装置における第１０の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、空孔上に形成した縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタ（ＶＥＭＯＣ）を含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３９及び４０は図４５と同じ物を、４１及び４２は図４７と同じ物を、４５はｎ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタに関して、ｎ型の横（水平）方向エピタキシャルＳｉ層３７及びｎ型の縦（垂直）方向エピタキシャルＳｉ層３８の替りにｎ型の横（水平）方向エピタキシャルＳｉＧｅ層４１、ｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４２及びｎ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層４５が形成されている（ｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４２の全側面に形成）こと以外は図４５とほぼ同じ構造の縦型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第６の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の格子が広げられるため、キャリア（正孔）の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでもＮチャネルＭＩＳ電界効果トランジスタを歪みＳｉ層で形成しない理由は、ＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
【００６９】
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべては縦方向エピタキシャル半導体層の上部にドレイン領域を形成し、下部及び横方向エピタキシャル半導体層にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００７０】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００７１】
１    ｐ型のシリコン（Ｓｉ）基板
２    ＳＯＩ用及び素子分離領域形成用のシリコン酸化膜（ＳｉＯ２）
３    導電膜（ＷＳｉ）
４    空孔
５    シリコン窒化膜（Ｓｉ３Ｎ４）
６    ｐ型の横（水平）方向エピタキシャルＳｉ層
７    ｐ型の縦（垂直）方向エピタキシャルＳｉ層
８    ｎ＋型ソース領域
９    ｎ型ドレイン領域
１０  ｎ＋型ドレイン領域
１１  ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
１２  ゲート電極（Ａｌ）
１３  シリコン酸化膜（ＳｉＯ２）
１４  燐珪酸ガラス（ＰＳＧ）膜
１５  シリコン窒化膜（Ｓｉ３Ｎ４）
１６  シリコン酸化膜（ＳｉＯ２）
１７  シリコン窒化膜（Ｓｉ３Ｎ４）
１８  バリアメタル（ＴｉＮ）
１９  導電プラグ（Ｗ）
２０  層間絶縁膜（ＳｉＯＣ）
２１  バリアメタル（ＴａＮ）
２２  Ｃｕ配線（Ｃｕシード層含む）
２３  バリア絶縁膜（Ｓｉ３Ｎ４）
２４  シリコン酸化膜（ＳｉＯ２）
２５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２６  シリコン窒化膜（Ｓｉ３Ｎ４）
２７  シリコン酸化膜（ＳｉＯ２）
２８  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
２９  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３０  ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層
３１  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３２  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３３  導電膜（ＷＳｉ）
３４  ｐ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層
３５  シリコン窒化膜（Ｓｉ３Ｎ４）
３６  シリコン酸化膜（ＳｉＯ２）
３７  ｎ型の横（水平）方向エピタキシャルＳｉ層
３８  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
３９  ｐ＋型ソース領域
４０  ｐ＋型ドレイン領域
４１  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層
４２  ｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
４３  ｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層
４４  ｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
４５  ｎ型の縦（垂直）及び横（水平）方向エピタキシャル歪みＳｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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