(57)【要約】【課題】多画素化に伴い単位画素の面積を縮小した場合であっても、増幅部の電源電圧の変動に対して増幅部の特性を確保することができる固体撮像装置及びそれを備えた撮像機器を提供すること。【解決手段】入射光を信号電荷に変換する光電変換部５０と、光電変換部５０から信号電荷を読み出して転送する転送ゲート部５１と、転送ゲート部５１から転送された信号電荷を電圧信号に変換する電荷電圧変換部５２と、電荷電圧変換部５２で変換された電圧信号を増幅して増幅部５３と、電荷電圧変換部５２をリセットするリセットゲート部５４とを有する画素が２次元配列された画素アレイを備え、リセットゲート部５４のリセット電圧ＶＲＳＴを増幅部５３の電源電圧ＶＤＤよりも高くしつつ、増幅部５３の電源電圧ＶＤＤの変動に応じてリセットゲート部５４のリセット電圧ＶＲＳＴを変動させる。【選択図】図３
2011091474.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する光電変換部と、
前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、
前記転送ゲートから転送された信号電荷を電圧信号に変換する電荷電圧変換部と、
前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、
前記電荷電圧変換部をリセットするリセットゲート部と、を有する画素が２次元配列された画素アレイを備え、
前記リセットゲート部のリセット電圧を前記増幅部の電源電圧よりも高くしつつ、前記増幅部の電源電圧の変動に応じて前記リセットゲート部のリセット電圧を変動させた固体撮像装置。
【請求項２】
２以上の画素間で、前記電荷電圧変換部、前記増幅部及び前記リセットゲート部を共有した請求項１に記載の固体撮像装置。
【請求項３】
前記増幅部の電源電圧に基づく第１電圧と、前記リセットゲート部のリセット電圧に基づく第２電圧との差分を増幅した制御電圧を出力する増幅器と、
前記増幅器から出力される前記制御電圧に基づいて前記リセットゲート部のリセット電圧を生成する電圧生成部と、を有する昇圧回路を備えた請求項１又は２に記載の固体撮像装置。
【請求項４】
前記画素アレイ部と前記昇圧回路とを同一基板上に形成した請求項３に記載の固体撮像装置。
【請求項５】
前記リセットゲート部は、前記増幅部の電源電圧よりも低い電圧であって、前記電荷電圧変換部で変換された電圧信号の前記増幅部での増幅を禁止する非読み出し用電圧と、前記リセット電圧と、を選択して前記電荷電圧変換部へ出力可能とした請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
固体撮像装置を備え、
前記固体撮像装置は、
入射光を信号電荷に変換する光電変換部と、
前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、
前記転送ゲートから転送された信号電荷を電圧信号に変換する電荷電圧変換部と、
前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、
前記電荷電圧変換部をリセットするリセットゲート部と、を有する画素が２次元配列された画素アレイを備え、
前記リセットゲート部のリセット電圧を前記増幅部の電源電圧よりも高くしつつ、前記増幅部の電源電圧の変動に応じて前記リセットゲート部のリセット電圧を変動させた撮像機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びそれを備えた撮像機器に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、撮像装置を用いて画像を撮像して保存できる撮像機器が広く普及している。このような撮像機器に用いる撮像装置としては、ＣＣＤ型固体撮像装置が最も一般的であったが、近年では、撮像装置の一層の多画素化が進むのに従って、ＣＭＯＳ型固体撮像装置が注目されている。ＣＭＯＳ型固体撮像装置は、画素信号のランダムアクセスが可能である点や、ＣＣＤ型固体撮像装置と比較して読み出しが高速で、高感度、低消費電力といった特徴がある。
【０００３】
かかるＣＭＯＳ型固体撮像装置では、入射光を信号電荷に変換する光電変換部を含む画素が二次元アレイ状に複数配置されている。各画素は、光電変換部の他に、転送ゲート部、電荷電圧変換部、増幅部及びリセットゲート部などを有している。光電変換部で蓄積された信号電荷は、転送ゲート部で読み出されて電荷電圧変換部で電圧信号に変換され、増幅部により増幅されて画素信号として出力される。なお、電荷電圧変換部に蓄積された不要な信号電荷はリセットゲート部によりリセットドレイン領域に掃き捨てられる。
【０００４】
従来の一般的な画素構造は、光電変換部の他に、上述した転送ゲート部、リセットゲート部及び増幅部を構成する多くの構成要素（例えば、トランジスタ）を一画素領域内に有しているため、画素の微細化を図る上で限界がある。
【０００５】
この点、最近では、本来は一画素単位で設けられる構成要素の一部を複数の画素間で共有することにより、一画素あたりの占有面積を抑制する、いわゆる複数画素共有構造が提案されている。そして、この複数画素共有構造は、ＣＭＯＳ型固体撮像装置における画素の微細化を図る上で必須の技術となりつつある。
【０００６】
かかる複数画素共有構造として、例えば、２つの光電変換部の間に、当該２つの光電変換部で共有する構成要素を配置する構造がある（例えば、特許文献１参照）。また、２つの光電変換部の間で共用する構成要素群を各光電変換部と並ぶように配置する構造がある（例えば、特許文献２参照）。
【０００７】
このような複数画素共有構造を採用して画素の微細化を図った上で、撮像画像の高精細化の要求に応えるべく多画素化、それに伴う画素のさらなる微細化を考えた場合、画素面積の微小化に伴って光電変換部の占有面積を小さくせざるを得ない。
【０００８】
しかし、光電変換部の占有面積が小さくなると、光電変換部が取り扱い可能な信号電荷の量（すなわち、蓄積可能な信号電荷量）が少なくなるために、十分な飽和特性を得ることが難しくなる。
【０００９】
そこで、画素の微細化を図ると同時に増幅部での十分な飽和特性を得るために、電荷電圧変換部に対するリセットゲート部のリセット電圧を増幅部の電源電圧よりも高く昇圧した電圧とするものが提案されている（例えば、特許文献３，４参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６４２３９９４号明細書
【特許文献２】特開２００１−２９８１７７号公報
【特許文献３】特開２００８−３０１３７８号公報
【特許文献４】特表２００８−５１１２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、従来のＣＭＯＳ型固体撮像装置では、増幅部の電源電圧が変動した場合に、増幅部の特性を確保出来る自由度が狭められてしまう。その結果、画素信号の線形性や雑音特性を著しく悪化させてしまうことになっていた。
【００１２】
そこで、本発明は、多画素化に伴い単位画素の面積を縮小した場合であっても、増幅部の電源電圧の変動に対して増幅部の特性を確保することができる固体撮像装置及びそれを備えた撮像機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
そこで、上記目的を達成するために、請求項１に係る発明は、入射光を信号電荷に変換する光電変換部と、前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、前記転送ゲートから転送された信号電荷を電圧信号に変換する電荷電圧変換部と、前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、前記電荷電圧変換部をリセットするリセットゲート部と、を有する画素が２次元配列された画素アレイを備え、前記リセットゲート部のリセット電圧を前記増幅部の電源電圧よりも高くしつつ、前記増幅部の電源電圧の変動に応じて前記リセットゲート部のリセット電圧を変動させた固体撮像装置とした。
【００１４】
また、請求項２に係る発明は、請求項１に記載の固体撮像装置において、２以上の画素間で、前記電荷電圧変換部、前記増幅部及び前記リセットゲート部を共有することとした。
【００１５】
また、請求項３に係る発明は、請求項１又は２に記載の固体撮像装置において、前記増幅部の電源電圧に基づく第１電圧と、前記リセットゲート部のリセット電圧に基づく第２電圧との差分を増幅した制御電圧を出力する増幅器と、前記増幅器から出力される前記制御電圧に基づいて前記リセットゲート部のリセット電圧を生成する電圧生成部と、を有する昇圧回路を備えることとした。
【００１６】
また、請求項４に係る発明は、請求項３に記載の固体撮像装置において、前記画素アレイ部と前記昇圧回路とを同一基板上に形成することとした。
【００１７】
また、請求項５に係る発明は、請求項１〜４のいずれか１項に記載の固体撮像装置において、前記リセットゲート部は、前記増幅部の電源電圧よりも低い電圧であって、前記電荷電圧変換部で変換された電圧信号の前記増幅部での増幅を禁止する非読み出し用電圧と、前記リセット電圧と、を選択して前記電荷電圧変換部へ出力可能とした。
【００１８】
また、請求項６に係る発明は、固体撮像装置を備え、前記固体撮像装置は、入射光を信号電荷に変換する光電変換部と、前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、前記転送ゲートから転送された信号電荷を電圧信号に変換する電荷電圧変換部と、前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、前記電荷電圧変換部をリセットするリセットゲート部と、を有する画素が２次元配列された画素アレイを備え、前記リセットゲート部のリセット電圧を前記増幅部の電源電圧よりも高くしつつ、前記増幅部の電源電圧の変動に応じて前記リセットゲート部のリセット電圧を変動させた撮像機器とした。
【発明の効果】
【００１９】
本発明によれば、リセットゲート部のリセット電圧を増幅部の電源電圧よりも高くしつつ、増幅部の電源電圧の変動に応じてリセットゲート部のリセット電圧を変動させたので、増幅部の電源電圧の変動に対して増幅部の特性を確保することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る撮像機器の構成を示す図である。
【図２】図１に示す固体撮像装置の構成を示す図である。
【図３】図２に示す画素の構成を示す図である。
【図４】図２に示す昇圧回路の構成を示す図である。
【図５】図４に示す昇圧回路の動作を説明するための図である。
【図６】図３に示す画素の動作を説明するための図である。
【図７】他の画素の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．撮像機器の構成
２．固体撮像装置の構成
３．画素の構成及び動作
４．昇圧回路の構成
５．選択行の画素と非選択行の画素の動作
６．画素の構成の変形例
【００２２】
［１.撮像機器の構成］
まず、本実施形態おける撮像機器の構成について図面を用いて説明する。
【００２３】
図１に示すように、撮像機器１は、固体撮像装置２、Ａ／Ｄ（アナログ／デジタル）変換回路３、信号処理回路４、システムコントローラ５、入力部６、光学ブロック７を具備している。また、この撮像機器１には、光学ブロック７内の機構を駆動するためのドライバ８、固体撮像装置２を駆動するためのタイミングジェネレータ（ＴＧ）９などが設けられている。なお、固体撮像装置２は、ＣＭＯＳ型の固体撮像装置である。
【００２４】
光学ブロック７は、被写体からの光を固体撮像装置２へ集光するためのレンズ、レンズを移動させてフォーカス合わせやズーミングを行うための駆動機構、メカシャッタ、絞りなどを具備している。ドライバ８は、システムコントローラ５からの制御信号に応じて、光学ブロック７内の機構の駆動を制御する。
【００２５】
固体撮像装置２は、ＴＧ９から出力されるタイミング信号に基づいて駆動され、被写体からの入射光を電気信号に変換する。ＴＧ９は、システムコントローラ５の制御の下でタイミング信号を出力する。
【００２６】
Ａ／Ｄ変換回路３は、固体撮像装置２から出力された画像信号をＡ／Ｄ変換してデジタル画像信号を出力する。画像信号は、固体撮像装置２の各画素から出力される画素信号から構成される。
【００２７】
信号処理回路４は、Ａ／Ｄ変換回路３からのデジタル画像信号に対するＡＦ（Auto Focus）、ＡＥ（Auto Exposure）、欠陥画素の検出処理及び補正処理、ホワイトバランス調整、マトリクス処理などの各種カメラ信号処理を実行する。
【００２８】
システムコントローラ５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成される。ＣＰＵはＲＯＭに記憶されたプログラムを実行することにより、この撮像機器１の各部を統括的に制御し、また、その制御のための各種演算を実行する。入力部６は、ユーザの操作入力を受け付ける操作キー、ダイアル、レバーなどを含み、操作入力に応じた制御信号をシステムコントローラ５に出力する。
【００２９】
この撮像機器１では、固体撮像装置２の後述する各光電変換部５０で受光され、光電変換４０された画素信号が、順次Ａ／Ｄ変換回路３に供給されてデジタル信号に変換され、信号処理回路４により欠陥補正処理などが行われて、画像データとして出力される。
【００３０】
信号処理回路４から出力された画像データは、図示しないグラフィックインタフェース回路に供給されて表示用の画像信号に変換され、これにより図示しないモニタにカメラスルー画像が表示される。また、入力部６へのユーザの入力操作などによりシステムコントローラ５に対して画像の記録が指示されると、信号処理回路４からの画像データはＣＯＤＥＣ（enCOder,DECoder）に供給され、圧縮符号化処理が施されて記録媒体に記録される。静止画像の記録の際には、信号処理回路４からは１フレーム分の画像データがＣＯＤＥＣに供給され、動画像の記録の際には、処理された画像データがＣＯＤＥＣに連続的に供給される。
【００３１】
［２.固体撮像装置２の構成］
次に、本実施形態に係るＣＭＯＳ型の固体撮像装置２の構成について図面を用いて説明する。
【００３２】
本実施形態に係る固体撮像装置２は、半導体基板１０上に、撮像領域を形成する画素アレイ１１と、その周辺回路として垂直駆動部１２と、カラム信号処理部１３と、水平駆動部１４と、出力部１５と、制御部１６と、昇圧回路１７等を有して構成される。半導体基板１０は、例えばシリコン基板からなり、また、画素アレイ１１は、規則的に２次元アレイ状に配列された複数の光電変換部を含む画素２０を有する。
【００３３】
制御部１６は、ＴＧ９から入力される垂直同期信号、水平同期信号及びマスタクロック等に基づいて、垂直駆動部１２、カラム信号処理部１３及び水平駆動部１４などの動作の基準となるクロック信号や制御信号などを生成する。そして、制御部１６は、このように生成した制御信号を、垂直駆動部１２、カラム信号処理部１３及び水平駆動部１４等に入力する。
【００３４】
垂直駆動部１２は、例えばシフトレジスタによって構成される。この垂直駆動部１２は、行転送信号φＴＲＧを出力して画素アレイ１１の各画素２０を行単位で順次垂直方向に選択走査する。これにより、各画素２０の光電変換部５０において受光量に応じて生成された信号電荷に基づく画素信号が垂直信号線２１を通してカラム信号処理部１３に供給される。また、垂直駆動部１２は、各行の画素に共通に印加される行リセット信号φＲＳＴを供給して、画素のリセットを行う。
【００３５】
カラム信号処理部１３は、ＣＤＳ回路（相関二重サンプリング回路）などを有している。例えば、カラム信号処理部１３は、ＣＤＳ回路（相関二重サンプリング回路）により、１行分の画素２０から出力される信号を画素列毎にノイズ除去処理や信号増幅等の信号処理を行う。また、カラム信号処理部１３の出力段には、図示しない水平選択スイッチが水平信号線２２との間に接続されて設けられている。
【００３６】
水平駆動部１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、信号処理を施した画素信号をカラム信号処理部１３から水平信号線２２に出力させる。出力部１５は、カラム信号処理部１３から水平信号線２２を通して順次に供給される信号に対し、信号処理を行って出力する。
【００３７】
昇圧回路１７は、固体撮像装置２に供給される電源電圧ＶＤＤを昇圧して、垂直駆動部１２を介して後述するリセットゲート部５４へ供給する。これにより、リセットゲート部５４のリセット電圧ＶＲＳＴを電源電圧ＶＤＤよりも高い電圧としている。また、昇圧回路１７は、電源電圧ＶＤＤの変動に応じて、リセットゲート部５４のリセット電圧ＶＲＳＴを変動させている。
【００３８】
［３.画素２０の構成及び動作］
次に、画素２０の構成及び動作について図３を参照して説明する。
【００３９】
［３.１．画素２０の構成］
図３に示すように、画素２０は、光電変換部５０と、転送ゲート部５１と、フローティングディフージョン（ＦＤ）領域である電荷電圧変換部５２と、増幅部５３と、リセットゲート部５４とを有している。光電変換部５０で蓄積された信号電荷は、転送ゲート部５１で読み出されて電荷電圧変換部５２で電圧信号に変換され、増幅部５３により増幅されて画素信号として出力される。なお、電荷電圧変換部５２に蓄積された不要な信号電荷はリセットゲート部５４によりリセットドレイン領域（図示せず）に掃き捨てられる。
【００４０】
光電変換部５０は、フォトダイオードＰＤからなり、入射光を光電変換し、この光電変換で生成された信号電荷を蓄積する領域を有している。
【００４１】
転送ゲート部５１は、垂直駆動部１２から出力される行転送信号φＴＲＧにより動作する転送トランジスタＴｒ１を有している。この転送トランジスタＴｒ１は、そのソースが光電変換部５０のフォトダイオードＰＤに接続され、そのドレインが電荷電圧変換部５２に接続されており、行転送信号φＴＲＧに応じて、フォトダイオードＰＤに蓄積された信号電荷を電荷電圧変換部５２へ転送する。
【００４２】
増幅部５３は、増幅トランジスタＴｒ２を有しており、この増幅トランジスタＴｒ２のゲートは電荷電圧変換部５２に接続され、そのソースは電源電圧ＶＤＤの電源に接続され、そのドレインは垂直信号線２１に接続されている。この増幅トランジスタＴｒ２により、電荷電圧変換部５２で変換された電圧信号が増幅されて垂直信号線２１へ画素信号として出力される。
【００４３】
リセットゲート部５４は、垂直駆動部１２から出力される行リセット信号φＲＳＴにより動作するリセットトランジスタＴｒ３を有している。リセットトランジスタＴｒ３は、そのドレインが垂直駆動部１２を介して昇圧回路１７の出力端子Ｔｏｕｔに接続され、そのソースが電荷電圧変換部５２に接続されており、行リセット信号φＲＳＴに応じて、電荷電圧変換部５２に蓄積された信号電荷をリセットドレイン領域に掃き捨てる。後述するように、昇圧回路１７の出力端子Ｔｏｕｔからは昇圧電圧ＶＯＵＴが出力されており、この昇圧電圧ＶＯＵＴがリセットゲート部５４のリセット電圧ＶＲＳＴになる。
【００４４】
［３.２．画素２０の動作］
以上のように構成される画素２０は、垂直駆動部１２からの制御により次のように動作する。
【００４５】
まず、所定期間Ｈｉｇｈレベルとなる行転送信号φＴＲＧ及び行リセット信号φＲＳＴを垂直駆動部１２から出力する。これにより、転送トランジスタＴｒ１及びリセットトランジスタＴｒ３がオン状態となり、フォトダイオードＰＤの信号電荷を全て空にする。
【００４６】
次いで、フォトダイオードＰＤの信号電荷を読み出す直前に、所定期間Ｈｉｇｈレベルとなる行リセット信号φＲＳＴを垂直駆動部１２から出力する。これにより、リセットトランジスタＴｒ３がオン状態となって電荷電圧変換部５２に蓄積されている信号電荷がリセットドレイン領域に掃き捨てられ、電荷電圧変換部５２の電圧（電位）がリセットされる。
【００４７】
次いで、フォトダイオードＰＤの信号電荷を読み出すときに、所定期間Ｈｉｇｈレベルとなる行転送信号φＴＲＧを垂直駆動部１２から出力する。これにより、転送トランジスタＴｒ１がオン状態となり、フォトダイオードＰＤに蓄積されている信号電荷が電荷電圧変換部５２へ転送される。電荷電圧変換部５２は転送された信号電荷を電圧信号に変換して増幅トランジスタＴｒ２のゲートに出力する。増幅トランジスタＴｒ２は、電荷電圧変換部５２から出力される電圧信号を増幅して、垂直信号線２１へ出力する。
【００４８】
［３.３．画素２０の電源電圧］
次に、本実施形態に係る画素２０に供給する電源電圧について説明する。
【００４９】
本実施形態に係る画素２０のリセットゲート部５４では、増幅部５３の電源電圧ＶＤＤよりも高く設定された電圧レベルをリセット電圧ＶＲＳＴとして電荷電圧変換部５２をリセットするようにしている。これにより、光電変換部５０で取り扱い可能な信号電荷の量を増加させるようにしている。これは次の理由による。
【００５０】
リセット電圧ＶＲＳＴが電源電圧ＶＤＤよりも高い場合、電荷電圧変換部５２のポテンシャルは、リセット電圧ＶＲＳＴが増幅部５３の電源電圧ＶＤＤの電圧レベルに設定されているときよりも深くなる。このように電荷電圧変換部５２のリセット時のポテンシャルを深くできると、その分だけ光電変換部５０のポテンシャルを深く設計できる。そのため、光電変換部５０が取り扱うことができる信号電荷の量が、リセット電圧ＶＲＳＴが増幅部５３の電源電圧ＶＤＤの電圧レベルに設定されているときよりも増えるのである。
【００５１】
ところで、本実施形態においては、電荷電圧変換部５２に読み出された信号を、画素２０からカラム信号処理部１３へ受け渡すために図３に示す回路構成が用いられる。すなわち、読み出し行の画素２０の増幅部５３とカラム信号処理部１３に含まれる定電流源４１とで構成されるソースフォロア回路と呼ばれる回路構成が用いられる。
【００５２】
かかる回路構成においては、増幅部５３の閾値Ｖthが高い程、雑音特性が悪化することになる。従って、固体撮像装置２から出力される画像を高画質化する為に、増幅部５３の閾値Ｖthを下げる必要がある。
【００５３】
しかし、電荷電圧変換部５２のリセット電圧ＶＲＳＴが一定のままで、増幅部５３の電源電圧ＶＤＤの電圧レベルが変化すると、次のような問題が発生する。
【００５４】
すなわち、増幅トランジスタＴｒ２のゲート・ソース間電Ｖgsが一定のまま、増幅トランジスタＴｒ２のドレイン・ソース間電圧Ｖdsが低下すると、増幅トランジスタＴｒ２の動作領域が、飽和領域から線形領域に遷移する。これは、増幅トランジスタＴｒ２の動作領域が、Ｖgs−閾値ＶthとＶdsの大小関係で決定されるためである。そして、このように増幅トランジスタＴｒ２における動作領域が飽和領域から線形領域へ遷移すると、画素２０から出力される画素信号の線形性や雑音特性が著しく悪化することになる。
【００５５】
そこで、固体撮像装置２では、上述した増幅部５３の特性悪化を改善するために、電荷電圧変換部５２をリセットするためのリセット電圧ＶＲＳＴとなる昇圧回路１７の昇圧電圧ＶＯＵＴを、増幅部５３の電源電圧ＶＤＤの変動に伴って、変動させるようにしている。
【００５６】
［４．昇圧回路の構成］
次に、昇圧回路１７の具体的構成を図４及び図５を参照して具体的に説明する。この昇圧回路１７の出力端子Ｔｏｕｔから出力される昇圧電圧ＶＯＵＴが、リセット電圧ＶＲＳＴとなる。
【００５７】
昇圧回路１７は、図４に示すように、スイッチング部６０と、制御電圧生成部７０と、を有して構成される。
【００５８】
スイッチング部６０は制御電圧生成部７０から出力される制御電圧ＶＣＮＴに基づいて昇圧電圧ＶＯＵＴを生成する。一方、制御電圧生成部７０は、スイッチング部６０により生成される昇圧電圧ＶＯＵＴと電源電圧ＶＤＤとに基づいて制御電圧ＶＣＮＴを出力する。そのため、昇圧回路１７からは、電源電圧ＶＤＤの変動に伴って変動する昇圧電圧ＶＯＵＴが生成されて出力される。
【００５９】
スイッチング部６０は、周期信号生成部６１と、スイッチング制御部６２と、スイッチＳＷ１，ＳＷ２と、コンデンサＣ１，Ｃ２と、インバータ回路ＩＮＶとからなる。
【００６０】
周期信号生成部６１は、所定周波数のクロック信号を生成して、スイッチング制御部６２へ出力する。
【００６１】
スイッチング制御部６２は、制御電圧生成部７０から出力される制御電圧ＶＣＮＴに基づいて、制御信号Ｓ１，Ｓ２を出力する。制御信号Ｓ１は、スイッチＳＷ１に入力され、制御信号Ｓ２はコンデンサＣ１の一端に入力される。さらに、制御信号Ｓ１は、インバータ回路ＩＮＶで反転されて制御信号Ｓ１’としてスイッチＳＷ２に入力される。
【００６２】
ここで、制御信号Ｓ１，Ｓ２の波形、コンデンサＣ１の他端の電圧Ｖｏ１の波形、及びスイッチＳＷ１，ＳＷ２の動作を図５に示す。図５（ａ）は、昇圧電圧ＶＯＵＴが設定値よりも低いときの状態であり、図５（ｂ）は、昇圧電圧ＶＯＵＴが設定値以上のときの状態である。
【００６３】
図５（ａ），（ｂ）に示すように、スイッチング制御部６２は、制御電圧ＶＣＮＴの電圧レベルにかかわらず、周期信号生成部６１から出力されるクロック信号に基づいた制御信号Ｓ１を出力して、スイッチＳＷ１，２を制御する。
【００６４】
また、制御電圧ＶＣＮＴがＨｉｇｈレベルのときには、図５（ａ）に示すように、スイッチング制御部６２は、周期信号生成部６１から出力されるクロック信号に基づいた制御信号Ｓ２を出力して、昇圧動作を行って、昇圧電圧ＶＯＵＴの電圧レベルを上げる。
【００６５】
一方、制御電圧ＶＣＮＴがＬｏｗレベルのときには、図５（ｂ）に示すように、スイッチング制御部６２は、Ｌｏｗレベルの制御信号Ｓ２を出力して、昇圧動作を停止して、昇圧電圧ＶＯＵＴの電圧レベルを下げる。
【００６６】
このように、スイッチング部６０は、昇圧電圧ＶＯＵＴが設定値よりも低いときには昇圧電圧ＶＯＵＴを上昇する動作を行い、昇圧電圧ＶＯＵＴが設定値以上のときには昇圧電圧ＶＯＵＴを下降させる動作を行う。
【００６７】
次に、制御電圧生成部７０の構成を説明する。この制御電圧生成部７０は、基準電圧生成部７１と、分圧回路７２，７３と、誤差増幅器７４とを有している。
【００６８】
基準電圧生成部７１は、電源電圧ＶＤＤの変動に伴って変動しない一定の基準電圧ＶＲＥＦを生成して出力する。この基準電圧ＶＲＥＦは、例えば、一定電圧であるバンドギャップ電圧を用いて生成することができる。
【００６９】
分圧回路７２は、抵抗Ｒ１，Ｒ２により構成され、電源電圧ＶＤＤと基準電圧ＶＲＥＦとの間に設けられる。この分圧回路７２により、電源電圧ＶＤＤと基準電圧ＶＲＥＦとを分圧した比較電圧ＶＲＥＦ０（第１電圧に相当）が生成される。
【００７０】
分圧回路７３は、抵抗Ｒ３，Ｒ４により構成され、昇圧電圧ＶＯＵＴと接地電圧（グランド）との間に設けられる。この分圧回路７３により、昇圧電圧ＶＯＵＴと接地電圧とを分圧した帰還電圧ＶＦＢ（第２電圧に相当）が生成される。
【００７１】
誤差増幅器７４は、分圧回路７２で生成される比較電圧ＶＲＥＦ０と、分圧回路７３で生成される帰還電圧ＶＦＢとの差分電圧に比例する制御電圧ＶＣＮＴを出力する。この誤差増幅器７４は、例えばオペアンプやコンパレータなどにより構成することができる。
【００７２】
このように、昇圧回路１７では、帰還電圧ＶＦＢと、比較電圧ＶＲＥＦ０が入力される誤差増幅器７４を中心として、負帰還回路を構成している。
【００７３】
そのため、この負帰還の効果によって、帰還電圧ＶＦＢの電圧レベルと比較電圧ＶＲＥＦ０の電圧レベルとが一致するように、誤差増幅器７４から制御電圧ＶＣＮＴが出力される。
【００７４】
比較電圧ＶＲＥＦ０は、以下の式（１）に示すように表すことができる。
ＶＲＥＦ０＝Ｒ１／（Ｒ１＋Ｒ２）×（ＶＤＤ−Ｖｒｅｆ）＋Ｖｒｅｆ
＝１／（１＋Ｒ２／Ｒ１）×（ＶＤＤ＋Ｒ２／Ｒ１×Ｖｒｅｆ）・・・（１）
【００７５】
また、帰還電圧ＶＦＢは、以下の式（２）に示すように表すことができる。
ＶＦＢ＝Ｒ３／（Ｒ３＋Ｒ４）×ＶＯＵＴ
＝１／（１＋Ｒ４／Ｒ３）×ＶＯＵＴ          ・・・（２）
【００７６】
昇圧回路１７は、ＶＦＢ＝ＶＲＥＦ０となるように動作することから、昇圧電圧ＶＯＵＴは、上記式（１），（２）から以下の式（３）に示すように表すことができる。
ＶＯＵＴ＝{(１＋Ｒ４／Ｒ３)／(１＋Ｒ２／Ｒ１)}
×{ＶＤＤ＋(Ｒ２／Ｒ１}×ＶＲＥＦ｝    ・・・（３）
【００７７】
ここで、抵抗Ｒ１と抵抗Ｒ２の比Ｒ２／Ｒ１と、抵抗Ｒ３と抵抗Ｒ４の比Ｒ４／Ｒ３を等しくすると、昇圧電圧ＶＯＵＴの電圧レベルは、以下の式（４）に示すように表すことができる。
ＶＯＵＴ＝ＶＤＤ＋（Ｒ２／Ｒ１）×ＶＲＥＦ        ・・・（４）
【００７８】
上記式（４）から分かるように、昇圧電圧ＶＯＵＴの電圧レベルは、電源電圧ＶＤＤの電圧レベルと、基準電圧ＶＲＥＦの電圧レベルに抵抗Ｒ１と抵抗Ｒ２の比を掛けた電圧レベルとの和で決定される。
【００７９】
すなわち、電源電圧ＶＤＤの変動に応じて昇圧電圧ＶＯＵＴが変動することになる。従って、この昇圧電圧ＶＯＵＴをリセットゲート部５４のリセット電圧ＶＲＳＴとして、電源電圧ＶＤＤを増幅部５３の電源電圧とすることで、増幅トランジスタＴｒ２における動作領域を飽和領域に保持させることが可能となる。特に、増幅トランジスタＴｒ２の閾値Ｖthに応じて、抵抗Ｒ１，Ｒ２の抵抗値や基準電圧ＶＲＥＦの電圧レベルを設定することで、対応できる電源電圧ＶＤＤの変動幅を広げることができる。
【００８０】
しかも、リセット電圧ＶＲＳＴの生成を画素ごとに行うのではなく、画素アレイに対して１つの昇圧回路１７を設けてリセット電圧ＶＲＳＴを生成する。従って、製造上のばらつき等により、画素毎にリセット電圧の電圧レベルが異なることを抑制できる。その結果、画素ごとに取り扱い可能な信号電荷の量を一定にすることができ、固体撮像装置から出力する画像信号の高画質化を向上させることができる。しかも、画素毎に昇圧回路を持たないので、画素アレイ１１の面積の縮小化の妨げとならない。また、行選択トランジスタなどを利用してリセット電圧ＶＲＳＴの昇圧を行うものではないため、高画質化の為に画素の微細化を図る上での制約となることもない。
【００８１】
なお、上述した昇圧回路１７では、電源電圧ＶＤＤの変動電圧がそのまま昇圧電圧ＶＯＵＴの変動電圧となるように設定しているが、これに限られない。すなわち、抵抗Ｒ１〜Ｒ４を調整して、電源電圧ＶＤＤの変動率に対する昇圧電圧ＶＯＵＴの変動率を制御することができ、増幅トランジスタＴｒ２の閾値Ｖthに応じて適切な設定を行うことができる。
【００８２】
また、同一の半導体基板１０に画素アレイ１１と昇圧回路１７とを形成しているため、昇圧回路から画素２０までの配線を短くすることができる。その結果、配線抵抗による電圧変動やノイズの混入を抑えることができる。但し、配線抵抗による電圧変動やノイズの混入などが抑制できるのであれば、画素アレイ１１と同一の半導体基板１０上に形成しなくてもよい。
【００８３】
また、昇圧回路１７は、図５に示したようなチャージポンプ型以外の回路構成、例えばＤＣ−ＤＣコンバータやレギュレータ等で実現しても良い。
【００８４】
［５．選択行の画素と非選択行の画素の動作］
次に、複数の画素２０のうち読み出し動作やシャッタ動作が行われる行（以下、「選択行」という。）の画素２０と選択行以外の行（以下、「非選択行」という。）の画素２０におけるリセットゲート部５４の電圧の状態について、説明する。
【００８５】
非選択行の画素２０は、垂直駆動部１２によって、リセットゲート部５４の電圧が増幅部５３の電源電圧ＶＤＤよりも低い電圧となるように制御される。このようにすることで、非選択行の画素２０の電荷電圧変換部５２で変換された電圧信号の増幅部５３での増幅を禁止することができる。
【００８６】
図６に、読み出し行の画素２０、シャッタ行の画素２０、及び非選択行の画素２０における、行リセット信号φＲＳＴ、行転送信号φＴＲＧ、及びリセットゲート部５４の電圧の遷移を示す。なお、読み出し行の画素２０とは、フォトダイオードＰＤに蓄積された信号電荷に応じた電圧を出力するタイミングになった行の画素２０である。シャッタ行の画素２０とは、光電変換部５０及び電荷電圧変換部５２に蓄積されている信号電荷をリセットドレイン領域に掃き捨てるタイミングとなった行の画素２０である。
【００８７】
読み出し行の画素２０に対し、垂直駆動部１２は、図６に示すように、リセットゲート部５４への供給電圧（リセットトランジスタＴｒ３のドレインへの印加電圧）を、接地電圧からリセット電圧ＶＲＳＴへ変更する。このように、リセットゲート部５４への供給電圧をリセット電圧ＶＲＳＴにすることで、Ｈｉｇｈレベルの行リセット信号φＲＳＴを印加すると電荷電圧変換部５２の信号電荷がリセットドレイン領域に掃き捨てられ、Ｈｉｇｈレベルの行転送信号φＴＲＧを印加すると電荷電圧変換部５２の信号電荷に応じた電圧が増幅部５３から出力される。従って、垂直駆動部１２により、図６に示すようなタイミングで行リセット信号φＲＳＴ及び行転送信号φＴＲＧを制御することで、電荷電圧変換部５２の信号電荷を掃き捨てた後に、フォトダイオードＰＤの信号電荷を読み出することができる。
【００８８】
また、シャッタ行の画素２０に対し、垂直駆動部１２は、図６に示すように、所定タイミングで、リセットゲート部５４への供給電圧を接地電圧からリセット電圧ＶＲＳＴへ変更し、さらに、Ｈｉｇｈレベルの行リセット信号φＲＳＴ及び行転送信号φＴＲＧを出力する。この所定タイミングは、読み出し行の画素２０からの画素信号の出力動作に影響がないタイミングである。すなわち、読み出し行の画素２０からの画素信号の読み出しが終了した後の所定期間のタイミングであり、このタイミング以外では、シャッタ行の画素２０に対し、垂直駆動部１２は、リセットゲート部５４への供給電圧を接地電圧としている。
【００８９】
一方、非選択行の画素２０に対し、垂直駆動部１２は、図６に示すように、リセットゲート部５４への供給電圧を継続して接地電圧としている。これにより、電荷電圧変換部５２で変換された電圧信号の増幅部５３での増幅が禁止され、選択行の画素２０に対して影響を及ぼさないようにしている。
【００９０】
このように、リセットゲート部５４は、垂直駆動部１２の制御により、電源電圧ＶＤＤよりも低い電圧であって、電荷電圧変換部５２で変換された電圧信号の増幅部５３での増幅を禁止する接地電圧（非読み出し用電圧）と、リセット電圧ＶＲＳＴとを選択して電荷電圧変換部５２へ出力可能としている。このようにすることで、図３に示すような３トランジスタ構成（トランジスタＴｒ１，Ｔｒ２，Ｔｒ３）の画素２０から画素信号の出力を行うことができるようにしている。なお、非読み出し用電圧は、電源電圧ＶＤＤよりも低い電圧であればよく、必ずしも接地電圧にする必要はない。
【００９１】
［６．画素の構成の変形例］
上記実施形態では、複数画素共有構造を採用していない固体撮像装置を例に用いたが、以下のように複数画素共有構造を採用した固体撮像装置にも上記特徴的構成を適用することができる。
【００９２】
例えば、図７に示すように、４つの画素単位で、増幅部５３及びリセットゲート部５４を共有してもよい。すなわち、光電変換部５０ａ〜５０ｄをそれぞれ転送ゲート部５１ａ〜５１ｄを介して共通の電荷電圧変換部５２へ接続する。そして、この電荷電圧変換部５２に共通の増幅部５３とリセットゲート部５４とを接続する。このようにすることで、画素の微細化を図ることができる。
【００９３】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【符号の説明】
【００９４】
１  撮像機器
２  固体撮像装置
１０  半導体基板
１１  画素アレイ
１７  昇圧回路
２０  画素
２１  垂直信号線
５０，５０ａ〜５０ｄ  光電変換部
５１，５１ａ〜５１ｄ  転送ゲート部
５２  電荷電圧変換部
５３  増幅部
５４  リセットゲート部
Ｔｒ１  転送トランジスタ
Ｔｒ２  増幅トランジスタ
Ｔｒ３  リセットトランジスタ
ＰＤ  フォトダイオード
【図１】
2011091474.tif 000003
【図２】
2011091474.tif 000004
【図３】
2011091474.tif 000005
【図４】
2011091474.tif 000006
【図５】
2011091474.tif 000007
【図６】
2011091474.tif 000008
【図７】
2011091474.tif 000009