(57)【要約】【課題】電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９０と、を備え、半導体層は、バリア層４０と、バリア層４０の上に形成された厚さ２８ｎｍ以下のキャップ層５０と、を備える。【選択図】図１
2011091075.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、を備え、
前記半導体層は、バリア層と、
前記バリア層の上に形成された厚さ２８ｎｍ以下のキャップ層と、を備えることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
前記ゲート電極の下面は、前記バリア層の上面と接することを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記ゲート電極の下面は、前記バリア層内に位置することを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
（ａ）バリア層の上に厚さ２８ｎｍ以下のキャップ層を形成する工程と、
（ｂ）前記キャップ層をエッチングして所定長のトレンチを形成する工程と、
（ｃ）前記トレンチにゲート電極を形成する工程と、
を備えたヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの構造と、その製造方法に関する。
【背景技術】
【０００２】
従来の窒化物半導体からなるヘテロ接合電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、実際に高周波で動作させた際の出力や効率がＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。
【０００３】
電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセス部分の深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。
【０００４】
しかし、リセスゲート構造を形成するためには、ゲート電極直下の半導体層のリセス深さを制御性よくエッチングする必要があり、エッチングレートのみでこれを制御することは難しい。
【０００５】
そこで、ＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】IEEE EDL, VOL.29, NO.4, APRIL 2008, p303
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入している。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域に存在するｎ型不純物は活性化されず、電流のリークパスとはならない。
【０００８】
しかし、ＡｌＧａＮから遠く離れた領域では分極の効果が及ばないため、この領域に混入したn型不純物は活性化されてキャリアとなり、電流のリークパスと成りうる。
【０００９】
従って、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際に、ゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下や、ノイズ特性の劣化、信頼性の低下などが生じる。
【００１０】
そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減する窒化物半導体装置とその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、を備え、半導体層は、バリア層と、バリア層の上に形成された厚さ２８ｎｍ以下のキャップ層と、を備えることを特徴とする。
【００１２】
また、本発明の窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法は、（ａ）バリア層の上に厚さ２８ｎｍ以下のキャップ層を形成する工程と、（ｂ）キャップ層をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極を形成する工程と、を備える。
【発明の効果】
【００１３】
本発明のヘテロ接合電界効果トランジスタは、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、を備え、半導体層は、バリア層と、バリア層の上に形成された厚さ２８ｎｍ以下のキャップ層と、を備えることを特徴とする。これにより、電流コラプスの抑制を目的としたリセスゲート構造を維持しながら、ゲートリーク電流の発生を抑制することが出来る。
【００１４】
また、本発明の窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法は、（ａ）バリア層の上に厚さ２８ｎｍ以下のキャップ層を形成する工程と、（ｂ）キャップ層をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極を形成する工程と、を備える。トレンチに電極を形成することにより、電流コラプスの抑制を目的としたリセスゲート構造を維持しながら、キャップ層を２８ｎｍ以下とすることによってゲートリーク電流の発生を抑制する。
【図面の簡単な説明】
【００１５】
【図１】本発明のヘテロ接合ＦＥＴの構造を示す図である。
【図２】キャップ層の厚さとゲート電流及びゲート端電界強度との関係を示した図である。
【図３】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図４】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図５】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図６】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図７】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図８】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図９】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図１０】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図１１】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図１２】本発明のヘテロ接合ＦＥＴ（変形例）の構造を示す図である。
【図１３】本発明のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１４】本発明のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１５】本発明のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１６】本発明のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１７】本発明のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１８】本発明のヘテロ接合ＦＥＴ（変形例）の製造工程を示す図である。
【図１９】本発明のヘテロ接合ＦＥＴ（変形例）の製造工程を示す図である。
【図２０】本発明のヘテロ接合ＦＥＴ（変形例）の製造工程を示す図である。
【発明を実施するための形態】
【００１６】
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る、窒化物半導体からなるヘテロ接合ＦＥＴの構造の一例である。実施の形態１に係るヘテロ接合ＦＥＴは、半絶縁性ＳｉＣ基板１０と、ＳｉＣ基板１０上に形成されたバッファ層２０と、バッファ層２０上に形成されたＧａＮからなるチャネル層３０と、チャネル層３０上に形成されたＡｌＧａＮからなるバリア層４０と、バリア層４０上に形成されたＮｉ／Ａｕからなるゲート電極９０及びＧａＮからなるキャップ層５０と、キャップ層５０上に形成されたＴｉ／Ａｌからなるソース電極７０及びドレイン電極８０と、素子分離領域６０とを備えている。ゲート電極９０は、キャップ層５０を除去した領域に形成される。ゲート電極９０の下面は、バリア層４０の上面と接するように形成されている。
【００１７】
すなわち、本実施の形態のヘテロ接合ＦＥＴにおいて、ゲート電極９０の下面は、バリア層４０の上面と接することを特徴とする。これにより、リセスゲート構造を実現し電流コラプスを抑制することが出来る。
【００１８】
上記の構造において、キャップ層５０の厚さを２８ｎｍ以下とすることにより、リセスゲート構造による電流コラプス抑制の効果を維持したまま、ゲートリーク電流を十分に低く保つことが出来る。以下に、キャップ層５０の厚さを２８ｎｍ以下とする理由を説明する。
【００１９】
＜キャップ層の厚さ＞
図２は、実際に作製したデバイスを用いて、ゲート電極に−１０Ｖの電圧を印加した際にゲート電極９０とドレイン電極８０の間に流れた電流値（ゲート電流）を測定したグラフである。ＧａＮキャップ層５０の厚さは、０，２０，５０，１００ｎｍの異なる４種類にした。すると、図２に示すとおり、ＧａＮキャップ層５０が２０ｎｍより薄い場合には、ゲートリーク電流は２．０×１０-6（Ａ／ｍｍ）以下の十分に低い値であった。それに対して、ＧａＮキャップ層５０が５０ｎｍより厚い場合のゲートリーク電流は、２０ｎｍ以下の場合よりも２桁程度大きい１．０×１０-4（Ａ／ｍｍ）程度もあり、耐圧や信頼性の劣化が懸念される。
【００２０】
このように大きなゲートリーク電流が発生する要因としては、エピタキシャル成長中やＨＥＭＴ作製プロセス中にＧａＮキャップ５０中の特に表面側に混入したｎ型不純物によるキャリアが挙げられる。ＧａＮキャップ層５０のＡｌＧａＮバリア層４０側の領域は、ＡｌＧａＮバリア層４０による分極の効果を受けるため、ｎ型不純物が混入しても空乏化される。従って、混入したｎ型不純物は活性化されず、キャリアとして振舞わないため、その領域はリークパスにならない。従って、ＧａＮキャップ層５０がＡｌＧａＮバリア層４０の分極の効果が及ぶほど薄い場合には、ＧａＮキャップ層５０中にｎ型不純物が混入してもリーク電流は発生しないことになる。
【００２１】
それに対して、ＧａＮキャップ層５０におけるＡｌＧａＮ層４０による分極の効果が及ばないほど遠い領域にｎ型不純物が混入した場合には、その領域が空乏化されないため、ｎ型不純物は活性化されキャリアとして振舞うことになる。従って、ＧａＮキャップ層５０がＡｌＧａＮ層４０の分極の効果が及ばないほど厚く、分極の効果が及ばない領域にｎ型不純物が混入した場合には、その領域がリークパスとなり大きなリーク電流が発生する。
【００２２】
図２には、この効果によるゲートリーク電流を計算した結果も示している。この計算では、まずＧａＮキャップ層５０の表面側に発生するキャリア濃度を、ＧａＮキャップ層５０の厚さが異なる構造において、ポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極９０からＧａＮキャップ層５０中にショットキー障壁をトンネルして流れる電流を計算した。最後に、ＧａＮキャップ層５０を形成していない場合の実際のＨＥＭＴにおける電流値を、ＧａＮキャップ層５０以外を流れる電流値と仮定して計算したトンネル電流に足し合わせ、図２にプロットした。計算値は実測値とよく一致し、またこの計算結果により、ＧａＮキャップ層５０の厚さが２８ｎｍより厚い場合に大きなリーク電流が発生することが分かった。従って、ゲートリーク電流を十分に小さな値に抑えるためには、ＧａＮキャップ層５０の厚さを２８ｎｍ以下とする必要がある。
【００２３】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９０と、を備え、半導体層は、バリア層４０と、バリア層４０の上に形成された厚さ２８ｎｍ以下のキャップ層５０と、を備えることを特徴とする。これにより、リセスゲート構造によって電流コラプスを抑制しながら、ゲートリークを低減することが出来る。
【００２４】
なお、図２には、ＧａＮキャップ層５０の厚さが異なる場合のドレイン電極８０側のゲート電極端に生じる電界強度を、ポアソン方程式を解いて計算した結果も示している。電流コラプスは、ゲート電極端に生じる電界強度が強いほど大きくなるため、本計算結果よりＧａＮキャップ層５０が厚いほど、電流コラプスを抑制する観点からは好ましい構造であることが分かる。つまり、電流コラプスの抑制とゲートリーク電流の抑制は、ＧａＮキャップ層５０の厚さに関してトレードオフの関係にあり、ＧａＮキャップ層５０の厚さは大きなリーク電流が発生しない２８ｎｍ以下であれば、出来るだけ厚い方が好ましい。ただし、ＧａＮキャップ層５０の効果は２ｎｍ程度の厚さでも、ＧａＮキャップ層５０がない場合に比べて電界強度を３０％程度小さくする効果があるため、十分に電流コラプスを抑制する効果があるといえる。従って、ＧａＮキャップ層５０の厚さは少なくとも２ｎｍ以上あればよい。
【００２５】
また、ＧａＮキャップ層５０を形成する際の厚さのばらつきを考慮に入れ、ウェハ全面で２ｎｍ以下の領域が発生しないようにするためには、さらに厚くする必要があり、マージンを５ｎｍとすると、ＧａＮキャップ層５０の厚さは７ｎｍ以上とすればよい。
【００２６】
＜変形例＞
なお、図１には本実施の形態のヘテロ接合ＦＥＴの代表的な例を示したが、以下に示すような変形例でも同様の効果を得ることが出来る。
【００２７】
例えば、チャネル層３０、バリア層４０の間にこれらの層を形成する材料よりバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１００が形成されていても良い（図３）。このような構造にすることによって、チャネル層３０のバリア層４０側に発生する２次元電子ガス（２ＤＥＧ）の閉じ込め効果を大きくできるため、濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化さらには高出力化を図ることが出来る。
【００２８】
また、チャネル層３０、スペーサ層１００、バリア層４０、キャップ層５０のバンドギャップをそれぞれＢ30，Ｂ40，Ｂ50，Ｂ100としたとき、これらがＢ30＜Ｂ40＜Ｂ100、Ｂ50＜Ｂ40という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１００による２次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極９０の領域のキャップ層５０のみを除去することが出来る。よって、必ずしも上記に示したようにキャップ層をＧａＮ、バリア層をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。
【００２９】
例えば、チャネル層３０、スペーサ層１００、バリア層４０、キャップ層５０を構成する化合物半導体をそれぞれＡｌX30Ｇａ1-X30Ｎ、ＡｌX100Ｇａ1-X100Ｎ、ＡｌX40Ｇａ1-X40Ｎ、ＡｌX50Ｇａ1-X50Ｎとすると、０≦Ｘ30＜１、０≦Ｘ110＜１、０≦Ｘ40＜１、０≦Ｘ50＜１、Ｘ30＜Ｘ40＜Ｘ100、Ｘ50＜Ｘ40という関係を満たす化合物半導体で構成されていれば良い。チャネル層３０、スペーサ層１００、バリア層４０、キャップ層５０は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る化合物で構成される場合、バリア層４０に大きな分極効果が発生するためチャネル層３０のバリア層４０側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００３０】
さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成されていても良い。
【００３１】
又、ヘテロ接合ＦＥＴは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３０をＡｌX30Ｇａ1-X30Ｎで構成する場合、よりＡｌ組成が高い（Ｘ30が１に近い）方が好ましい。又、バリア層４０に用いる半導体材料のバンドギャップが大きいほど、バリア層４０を介してゲート電極９０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４０として用いるＡｌX40Ｇａ1-X40Ｎも同様に、よりＡｌ組成が高いほうが好ましい。
【００３２】
又、チャネル層３０、スペーサ層１００、バリア層４０、キャップ層５０は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００３３】
半絶縁性ＳｉＣ基板１０は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮなどでも良い。基板１０にＧａＮを使用した場合には、バッファ層２０を形成しなくても、その上のチャネル層３０、スペーサ層１００、バリア層４０などを形成することが出来る。従って、基板１０の上にバッファ層２０を形成する必要はない。
【００３４】
又、図４に示すように、ソース電極７０及びドレイン電極８０の下側の少なくとも一部の半導体層内には、ｎ型不純物が高濃度にドーピングされた高濃度ドーピング領域１１０が形成されていても良い。このような構造にすることによって、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極間の抵抗を低減することができ、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造といえる。なお、図中、高濃度ドーピング領域１１０は半導体表面からチャネル層３０にいたる領域まで形成されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極７０及びドレイン電極８０の下側の少なくとも一部の半導体層内に形成されていれば、上述の効果を奏する。
【００３５】
ソース電極７０及びドレイン電極８０の下側の少なくとも一部の半導体層は、図５に示すように除去されていても構わない。このような構造にすることによって、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極側の抵抗を低減することができ、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造といえる。なお、図５において、ソース／ドレイン電極の形成のために半導体表面からバリア層４０に至る領域まで除去されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極７０及びドレイン電極８０の下側の少なくとも一部の半導体層内が除去されていれば上述の効果が得られる。
【００３６】
又、ソース電極７０及びドレイン電極８０は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られればＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
【００３７】
ゲート電極９０は、ゲート電極９０の底面がキャップ層５０の表面と接していなければ、接している場合に比べて電流コラプスを抑制することが出来るため、必ずしもバリア層４０と接している必要はなく、例えばキャップ層５０の内部と接触した構造（図６）や、バリア層４０の内部と接触した構造（図７）でも良い。ただし、ゲート電極９０直下の半導体層のエッチング深さを制御性よくエッチングするためには、構造の異なる層をエッチングする際のレートの違いを用いて行う事が好ましく、その場合には、図１、図３〜５に示すように、ゲート電極９０の底面がバリア層４０とキャップ層５０との界面近傍付近と接する構造がより好ましい。
【００３８】
又、ゲート電極９０は必ずしも断面が四角形である必要はなく、バリア層４０と接触する領域を小さくした、例えば図８に示すようなＴ型あるいはＹ型構造のゲート電極９１でも良い。このような構造にすることにより、ゲート電極９１が半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。また、図９に示すように、ゲート電極９１をキャップ５０の表面に接するように形成しても構わない。このような構造にすることによって、高電圧動作時においてゲート電極９１のドレイン電極８０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
【００３９】
又、図８に示したゲート電極９１の構造において、ゲート電極９１の庇部とキャップ層５０の間の少なくとも一部に、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等からなる絶縁膜１２０を形成した図１０に示すような構造にしても良い。このような構造にすることによって、高電圧動作時にゲート電極９１のドレイン電極８０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図１１に示すように絶縁膜１２０をゲート電極９１の下側のみに形成することによって、ソース電極７０とゲート電極９１の間や、ゲート電極９１とドレイン電極８０の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
【００４０】
又、図１、図３〜７に示したゲート電極９０や図８〜１１に示したゲート電極９１は、必ずしもＮｉ／Ａｌである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイドやＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
【００４１】
以上、様々な変形例を述べたが、上述の構造は全て個々に採用する必要はなく、例えば図１２に示すように、それぞれを組み合わせた構造としても良い。
【００４２】
なお、上記にはトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００４３】
＜製造工程＞
図１３〜図２０は、実施の形態１に係るヘテロ接合ＦＥＴの製造工程の一例を示した図である。これらの図において、図１の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図１３〜図２０に沿って説明する。
【００４４】
まず、基板１０上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用して、バッファ層２０、ＧａＮから成るチャネル層３０、ＡｌＧａＮからなるバリア層４０、ｎ型不純物を含むＧａＮからなるキャップ層５０をそれぞれ下から順にエピタキシャル成長させる（図１３）。窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは不純物の原料ガスとなるシランや酸素などの流量や圧力、温度、時間を調整することによって、チャネル層３０、バリア層４０、キャップ層５０を所望の組成、膜厚、ドーピング濃度に形成することができ、キャップ層５０はその厚さが２〜２８ｎｍ、あるいは７〜２８ｎｍになるようにする。
【００４５】
なお、図３のようにスペーサ層１００を設ける場合には、バッファ２０上にチャネル層３０を成長させた後に、チャネル層３０、バリア層４０を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１００を形成し、その後スペーサ層１００の上にバリア層４０を形成すれば良い。
【００４６】
次に、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ等の金属や、若しくはこれらから構成される多層膜からなるソース電極７０及びドレイン電極８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１４）。
【００４７】
なお、図４のように高濃度ドーピング領域１１０を設ける場合は、ソース電極７０及びドレイン電極８０を形成する前に、図１８のレジストパターン１４０をマスクとして、ソース電極８０とドレイン電極９０を形成する領域下の半導体層に対し、イオン注入法などにより、シリコン等の窒化物半導体に対してｎ型となるイオンを所望の領域に打ち込む。注入ドーズ量は１×１０13〜１×１０17ｃｍ-2、注入エネルギーは１０〜１０００ｋｅＶとする。その後、熱処理を行って注入したイオンを活性化させることにより高濃度ドーピング領域１１０を形成する（図１８）。
【００４８】
図１４の工程の後、ソース電極７０、ドレイン電極８０を形成する前に、図１９に示すようにレジストパターン１５０をマスクとして、Ｃｌ2等を用いたドライエッチング法などにて、ソース電極７０とドレイン電極８０を形成する領域の下側の少なくとも一部の半導体層内を除去することによって、図５に示すような構造のヘテロ接合ＦＥＴを作製することが出来る。
【００４９】
その後、トランジスタを作成する領域外のチャネル層３０、バリア層４０、キャップ層５０に、例えばイオン注入法やエッチングなどを用いて素子分離領域６０を形成する（図１５）。
【００５０】
そして、レジストパターン１３０をマスクとして、Ｃｌ2等を用いたドライエッチング法等によりゲート電極９０を形成する領域のキャップ層５０を除去する（図１６）。キャップ層５０とバリア層４０のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加え、例えば酸素やＳＦ6等のフッソ系ガスを用いることによって、選択的にキャップ層５０のみエッチングすることができ、エッチング深さの制御性がよくなる。なお、エッチング時間やガス流量を調整し所望のエッチング深さにすることによって、図６や図７に示した様々なゲート電極構造のヘテロ接合ＦＥＴを形成することが出来る。
【００５１】
レジストパターン１３０を除去した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、あるいはＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイドやＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極９０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１７）。ここで、エッチング領域よりも広いレジストパターンを利用すれば、図９に示すようなＴ字状のゲート電極９０が形成される。
【００５２】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０の上に厚さ２８ｎｍ以下のキャップ層５０を形成する工程と、（ｂ）キャップ層５０をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極９０を形成する工程と、を備える。リセスゲート構造にすることによって電流コラプスを抑制し、且つキャップ層５０の厚さを２８ｎｍ以下にすることにより、ゲートリークを低減することができる。
【００５３】
図１０に示すように絶縁膜１３を形成する場合は、図１６に示すゲート電極形成用のエッチングを行う前に、例えば蒸着法やプラズマＣＶＤ法などを用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物からなる絶縁膜１２０を堆積する（図２０）。その後、ゲート電極９１を形成することで、図１０に示す構造のヘテロ接合ＦＥＴを作製することが出来る。なお、最終的にデバイスとして使用するには絶縁膜１２０で覆われたソース電極７０、ドレイン電極８０の一部を例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。
【００５４】
また、上記のようにゲート電極９１を形成した後に、フッ酸などを用いたウェットエッチングにて絶縁膜１２０を全て除去することにより、図８のような構造のヘテロ接合ＦＥＴを作製することが出来る。また、フッ酸等を用いたウェットエッチングの処理条件（時間や濃度）を調整することによって、所望の領域の絶縁膜１２０を残した図１１に示す構造のヘテロ接合ＦＥＴを作製することが出来る。
【００５５】
なお、図１４に示すソース電極７０及びドレイン電極８０の形成、図１５に示す素子分離領域６０の形成、図１６，１７に示すゲート電極９０（９１）の形成の３工程は、必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース電極７０，ドレイン電極８０を形成する前に、素子分離領域６０を形成しても構わない。
【００５６】
また、上述したプロセスは全て個々に採用する必要はなく、それぞれを組み合わせたプロセスとしても良い。
【００５７】
以上の方法により、本実施の形態のヘテロ接合ＦＥＴが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００５８】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴによれば、既に述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９０と、を備え、半導体層は、バリア層４０と、バリア層４０の上に形成された厚さ２８ｎｍ以下のキャップ層５０と、を備えることを特徴とする。これにより、リセスゲート構造によって電流コラプスを抑制しながら、ゲートリークを低減することが出来る。
【００５９】
また、ゲート電極９０の下面は、バリア層４０内に位置することを特徴とする。これにより、リセスゲート構造を実現し電流コラプスを抑制することが出来る。
【００６０】
あるいは、本実施の形態のヘテロ接合ＦＥＴにおいて、ゲート電極９０の下面はバリア層４０内に位置することを特徴とする。このような構造においても、リセスゲート構造による電流コラプスの抑制効果がある。
【００６１】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、すでに述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０の上に厚さ２８ｎｍ以下のキャップ層５０を形成する工程と、（ｂ）キャップ層５０をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極９０を形成する工程と、を備える。リセスゲート構造にすることによって電流コラプスを抑制し、且つキャップ層５０の厚さを２８ｎｍ以下にすることにより、ゲートリークを低減することができる。
【符号の説明】
【００６２】
１０  基板、２０  バッファ層、３０  チャネル層、４０  バリア層、５０  キャップ層、６０  素子分離領域、７０  ソース電極、８０  ドレイン電極、９０  ゲート電極、１００  スペーサ層、１１０  高濃度ドーピング領域、１２０  絶縁膜、１３０，１４０，１５０  レジストパターン。
【図１】
2011091075.tif 000003
【図２】
2011091075.tif 000004
【図３】
2011091075.tif 000005
【図４】
2011091075.tif 000006
【図５】
2011091075.tif 000007
【図６】
2011091075.tif 000008
【図７】
2011091075.tif 000009
【図８】
2011091075.tif 000010
【図９】
2011091075.tif 000011
【図１０】
2011091075.tif 000012
【図１１】
2011091075.tif 000013
【図１２】
2011091075.tif 000014
【図１３】
2011091075.tif 000015
【図１４】
2011091075.tif 000016
【図１５】
2011091075.tif 000017
【図１６】
2011091075.tif 000018
【図１７】
2011091075.tif 000019
【図１８】
2011091075.tif 000020
【図１９】
2011091075.tif 000021
【図２０】
2011091075.tif 000022