(57)【要約】【課題】半導体装置の品質や信頼性を向上させる。【解決手段】半導体基板の電極パッド２ｃ上に形成されたＵＢＭ２ｇにおいて、上層のＡｕ膜２ｈの縁部（端部）の位置を下層のＴｉＷ膜２ｉの縁部（端部）の位置より内方にするか、もしくは同じ位置にすることで、Ａｕ膜２ｈの浮遊部を無くすことができる。これにより、前記浮遊部による隣接パッド間での電気的なショートの発生を防止できるとともに、前記浮遊部が異物となって前記半導体基板に付着することを防止でき、半導体装置（半導体チップ２）の品質や信頼性を向上できる。【選択図】図３
2011249564.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数の電極が形成された半導体基板を準備する工程と、
（ｂ）前記複数の電極上に複数層の金属膜を形成する工程と、
（ｃ）前記複数層の金属膜上にレジスト膜を形成する工程と、
（ｄ）前記レジスト膜をマスクにして前記複数層の金属膜における最上層の第１金属膜をエッチングによって除去する工程と、
（ｅ）前記レジスト膜をマスクにして前記複数層の金属膜における前記最上層の第１金属膜の直下の第２金属膜をエッチングによって除去する工程と、
（ｆ）前記レジスト膜をマスクにして前記最上層の第１金属膜を再度エッチングによって除去する工程と、
（ｇ）前記レジスト膜を除去する工程と、
を有し、
前記複数の電極上に形成された前記複数層の金属膜の平面視において、前記最上層の第１金属膜の縁部の位置を前記直下の第２金属膜の縁部より内方にするか、もしくは同じ位置にすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記複数の電極上に形成された前記複数層の金属膜の平面視において、前記最上層の第１金属膜の大きさを前記直下の第２金属膜より小さく形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記複数層の金属膜のうちの前記最上層の第１金属膜は、Ａｕ膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記（ｅ）工程で、前記最上層の第１金属膜の前記直下の第２金属膜の平面視における縁部の位置が前記最上層の第１金属膜の縁部の位置と同じになるように前記直下の第２金属膜をエッチングし、その後、前記（ｆ）工程で、前記最上層の第１金属膜の平面視における縁部の位置が前記直下の第２金属膜の縁部の位置より内方になるように前記最上層の第１金属膜をエッチングして、前記複数層の金属膜の平面視において、前記最上層の第１金属膜の縁部の位置が前記直下の第２金属膜の縁部の位置より内方になるように形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、前記（ｅ）工程で、前記最上層の第１金属膜の前記直下の第２金属膜の平面視における縁部の位置が前記最上層の第１金属膜の縁部の位置より内方になるように前記直下の第２金属膜をエッチングし、その後、前記（ｆ）工程で、前記最上層の第１金属膜の平面視における縁部の位置が前記直下の第２金属膜の縁部と同じ位置になるように前記最上層の第１金属膜をエッチングして、前記複数層の金属膜の平面視において、前記最上層の第１金属膜の縁部の位置が前記直下の第２金属膜の縁部の位置と同じになるように形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｆ）工程では、エッチング速度を制御して前記最上層の第１金属膜のエッチング量を調節することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程では、前記（ｆ）工程で形成する前記最上層の第１金属膜より平面視において全周に亘って大きなサイズの前記レジスト膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記（ｇ）工程の後、前記半導体基板を切断して複数の半導体チップを形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記複数の半導体チップの複数の電極それぞれに金バンプを接続することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、前記複数の半導体チップの複数の電極それぞれに半田バンプを接続することを特徴とする半導体装置の製造方法。
【請求項１１】
主面に複数の電極を有し、かつ前記複数の電極上に複数層の金属膜が形成された半導体チップと、
上面とその反対側の下面を有し、前記上面に複数の端子が形成された基板と、
前記半導体チップの前記複数の電極上の前記複数層の金属膜とこれに対応する前記基板の前記上面の前記複数の端子それぞれとを電気的に接続する複数のバンプ電極と、
を有し、
前記半導体チップの前記複数の電極上に形成された前記複数層の金属膜における最上層の第１金属膜は、その平面視において縁部の位置が前記最上層の第１金属膜の直下の第２金属膜の縁部の位置より内方に形成されているか、もしくは同じ位置に形成されていることを特徴とする半導体装置の実装構造。
【請求項１２】
請求項１１記載の半導体装置の実装構造において、前記複数の電極上に形成された前記複数層の金属膜の平面視において、前記最上層の第１金属膜の大きさは前記直下の第２金属膜より小さいことを特徴とする半導体装置の実装構造。
【請求項１３】
請求項１２記載の半導体装置の実装構造において、前記複数層の金属膜のうちの前記最上層の第１金属膜は、Ａｕ膜であることを特徴とする半導体装置の実装構造。
【請求項１４】
請求項１３記載の半導体装置の実装構造において、前記半導体チップの前記複数の電極上に形成された前記複数層の金属膜における前記最上層の第１金属膜は、その縁部の位置が平面視において前記最上層の第１金属膜の前記直下の第２金属膜の縁部の位置より内方に形成されており、前記バンプ電極は半田バンプであることを特徴とする半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＵＢＭ（Under Bump Metal）を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電極上に形成された複層金属膜（ＵＢＭ）を備えた半導体装置において、複層金属膜のうちの下層金属膜のサイドエッチによる上層金属膜周辺の捲れや剥がれを防止する技術が記載されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２０８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数チップを超高密度実装によって接合し、多（高）機能化を図るフリップチップ半導体素子において、１０〜２０μｍ程度の狭ピッチパッドを実現させる必要性が出てきている。そのため、フリップチップ接続で用いられるバンプ電極の下地となるＵＢＭを狭ピッチで形成する必要がある。
【０００５】
ここで、ＵＢＭの構造の具体的な一例を説明する。例えば、下地メタルがアルミニウムで、バンプ電極が金バンプの場合を例にとると、アルミニウムパッドと金バンプの間に金属拡散／化合物生成防止のバリア層を設ける必要があるため、ＵＢＭは２層以上の複層膜構成となる。
【０００６】
図２０は、本願発明者が検討した比較例の２層のＵＢＭ５０の構造を示すものであり、Ｓｉ基板（半導体基板）５１上に絶縁膜５２を介してアルミニウムの電極パッド５３が形成され、さらに電極パッド５３上に下地メタルであるＵＢＭ５０が形成されている。Ｓｉ基板５１の表面には、保護膜であるパッシベーション膜５４が形成されている。
【０００７】
２層のＵＢＭ５０は、例えば、上層５０ａはＡｕ層であり、下層５０ｂはＴｉＷ層である。また、２層のＵＢＭ（３層以上も同様）５０では、プロセスの簡便性や上層５０ａの金（Ａｕ）のエッチングを考慮して、下層５０ｂのエッチングは、上層５０ａをマスクとして行われる。一般的には、エッチング残を回避するため、下層５０ｂはオーバーエッチする。
【０００８】
このような一般的なプロセスで２層のＵＢＭ５０を形成した場合、上／下層の膜種や厚み、パターン疎密度、エッチャント等により程度差はあるが、下層５０ｂが上層５０ａより１〜２μｍ程度はアンダーサイズとなり、上層５０ａの外周が浮遊する。
【０００９】
その結果、Ａ部に示す浮遊部（Ａｕ）５５が、その後の洗浄工程等で捲れたり剥がれたりした場合、隣接するパッド間で電気的なショートや異物付着が発生し、重大な品質・信頼性異常が引き起こされることが問題である。
【００１０】
また、次工程成膜の面内の均一性を劣化させたり、組み立てラインの汚染の要因にもなるという問題も起こる。
【００１１】
なお、前記特許文献１（特開２００６−１２０８０３号公報）には、複層金属膜を形成する際に引き起こされる上層金属膜の周辺の捲れや剥がれを防止する技術が記載されている。しかしながら、前記特許文献１の技術は、バンプ接続までのＵＢＭ形成工程において、２回のフォトリソ工程を経ており、繰り返して露光を行わなければならない。その結果、パターンの位置精度が悪くなり、２０μｍピッチ以下（１０〜２０μｍ程度）の狭ピッチパッドを実現させるのは困難なことが課題である。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の品質や信頼性を向上させることができる技術を提供することにある。
【００１３】
また、本発明の他の目的は、半導体装置の組み立てラインの信頼性を高めることができる技術を提供することにある。
【００１４】
さらに、本発明の他の目的は、ＵＢＭの製造においてパッドの狭ピッチ化を実現することができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、（ａ）複数の電極が形成された半導体基板を準備する工程と、（ｂ）前記複数の電極上に複数層の金属膜を形成する工程と、（ｃ）前記複数層の金属膜上にレジスト膜を形成する工程と、（ｄ）前記レジスト膜をマスクにして前記複数層の金属膜における最上層の第１金属膜をエッチングによって除去する工程と、（ｅ）前記レジスト膜をマスクにして前記複数層の金属膜における前記最上層の第１金属膜の直下の第２金属膜をエッチングによって除去する工程と、（ｆ）前記レジスト膜をマスクにして前記最上層の第１金属膜を再度エッチングによって除去する工程と、（ｇ）前記レジスト膜を除去する工程と、を有し、前記複数の電極上に形成された前記複数層の金属膜の平面視において、前記最上層の第１金属膜の縁部の位置を前記直下の第２金属膜の縁部より内方にするか、もしくは同じ位置にするものである。
【００１８】
さらに、代表的な実施の形態による半導体装置の実装構造は、主面に複数の電極を有し、かつ前記複数の電極上に複数層の金属膜が形成された半導体チップと、上面とその反対側の下面を有し、前記上面に複数の端子が形成された基板と、前記半導体チップの前記複数の電極上の前記複数層の金属膜とこれに対応する前記基板の前記上面の前記複数の端子それぞれとを電気的に接続する複数のバンプ電極と、を有し、前記半導体チップの前記複数の電極上に形成された前記複数層の金属膜における最上層の第１金属膜は、その平面視において縁部の位置が前記最上層の第１金属膜の直下の第２金属膜の縁部の位置より内方に形成されているか、もしくは同じ位置に形成されているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２０】
半導体装置の品質や信頼性を向上させることができる。
【００２１】
また、半導体装置の組み立てラインの信頼性を高めることができる。
【００２２】
また、ＵＢＭの製造においてパッドの狭ピッチ化を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。
【図２】図１に示すＡ−Ａ線に沿って切断した構造を示す拡大部分断面図である。
【図３】本発明の実施の形態１の半導体装置におけるパッド構造の一例を示す部分平面図及び部分断面図である。
【図４】図１に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図である。
【図５】図１に示す半導体装置の組み立てのＵＢＭ形成における下層エッチングまでの製造フローと拡大部分断面図である。
【図６】図１に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【図７】図１に示す半導体装置の実装構造の一例を示す断面図である。
【図８】図１に示す半導体装置の半田バンプによる実装構造の一例を示す拡大部分断面図である。
【図９】本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図である。
【図１０】本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成における中間層エッチングまでの製造フローと拡大部分断面図である。
【図１１】本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【図１２】本発明の実施の形態２の半導体装置におけるパッド構造の一例を示す部分平面図及び部分断面図である。
【図１３】図１２に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図である。
【図１４】図１２に示す半導体装置の組み立てのＵＢＭ形成における下層エッチングまでの製造フローと拡大部分断面図である。
【図１５】図１２に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【図１６】図１２に示す半導体装置の半田バンプによる実装構造の一例を示す拡大部分断面図である。
【図１７】本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図である。
【図１８】本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成における中間層エッチングまでの製造フローと拡大部分断面図である。
【図１９】本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【図２０】比較例のパッド構造を示す部分断面図である。
【図２１】本発明の半導体装置の実装構造の変形例を示す断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２７】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２８】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）      
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造を示す拡大部分断面図、図３は本発明の実施の形態１の半導体装置におけるパッド構造の一例を示す部分平面図及び部分断面図である。
【００３１】
本実施の形態１の半導体装置は、半導体集積回路を有する半導体チップ２の複数の電極パッド（電極）２ｃ上にバンプ電極接続用の下地メタルであるＵＢＭ（金属膜）２ｇが形成されているものであり、例えば、論理ＬＳＩ(Large Scale Integration)やセンサ、ＬＣＤ（Liquid Crystal Display) ドライバ等における狭ピッチパッド化製品や配線微細化製品等に適用して有効なものであるが、これらの製品に限定されるものではない。
【００３２】
図１〜図３を用いて半導体チップ２の構造について説明すると、ＭＯＳ(Metal Oxide Semiconductor) 等が形成されたベース基板であるシリコン（Ｓｉ）基板２ｄと、シリコン基板２ｄ上の配線層に絶縁膜２ｅを介して形成された複数の電極パッド２ｃと、複数の電極パッド２ｃ上にそれぞれ形成された金属膜であるＵＢＭ２ｇと、ＵＢＭ２ｇの周囲に形成された保護膜であるパッシベーション膜２ｆとを有している。
【００３３】
なお、半導体チップ２は、図１に示すようにその周縁部に設けられた複数の電極パッド２ｃによる電極パッド配列の内側に、回路領域２ｐを有している。回路領域２ｐには、主にＭＯＳ(Metal Oxide Semiconductor) の回路が形成されている。一例としては、ＣＭＯＳ(Complementary Metal Oxide Semiconductor) からなる論理ＬＳＩ回路である。
【００３４】
また、半導体チップ２は、図２に示すように主面２ａとその反対側の裏面２ｂとを備えており、主面２ａには、図１に示すようにその周縁部に複数の電極パッド２ｃが一部を露出させて並んで配置されている。これら電極パッド２ｃは、図２に示すように、例えば、Ｐ＝１０〜２０μｍ程度の狭ピッチで設けられているが、ただし、２０μｍ以上のピッチで設けられていてもよい。なお、電極パッド２ｃは、配線層と同じ層に設けられており、例えば、アルミニウムによって形成されている。すなわち、アルミ電極パッド２ｃである。
【００３５】
また、それぞれの電極パッド２ｃは、図３に示すように、パッシベーション膜２ｆの開口部２ｊにその一部が露出しており、この電極パッド２ｃの露出した一部に電気的に接続してバンプ電極接続用の下地メタルであるＵＢＭ２ｇが形成されている。つまり、それぞれの電極パッド２ｃ上には、バンプ電極接続用の下地メタルであり、かつ複数層の金属膜であるＵＢＭ２ｇが形成されている。なお、ＵＢＭ２ｇは、パッシベーション膜２ｆの開口部２ｊに、この開口部２ｊを覆った状態で、かつ電極パッド２ｃに接続して設けられているため、凹状となっている。
【００３６】
ここで、ＵＢＭ２ｇは、その大きさが、例えば、パッドピッチが２０μｍの場合、Ｌ＝１０μｍ程度であり、また、パッドピッチが１０μｍの場合、Ｌ＝５μｍ程度である。
【００３７】
なお、図３に示すＵＢＭ２ｇは、上層の第１金属膜であるＡｕ膜２ｈと、下層の第２金属膜であるＴｉＷ膜２ｉとから成る２層構造である。つまり、ＵＢＭ２ｇでは、最上層の金属膜がＡｕ膜２ｈであり、その直下の下層の金属膜がＴｉＷ膜２ｉである。
【００３８】
ただし、ＵＢＭ２ｇは、２層構造に限定されるものではなく、３層以上であってもよい。
【００３９】
また、ＵＢＭ２ｇの２層のうち、下層のＴｉＷ膜２ｉは、上層／下層の金属拡散や化合物生成を防止するバリアメタルであり、その膜厚は、例えば、２５０〜４００ｎｍ程度である。一方、上層のＡｕ膜２ｈは、バンプ電極との間での導電性や接合安定性を高めるメタルであり、その膜厚は、例えば、５０〜２００ｎｍ程度である。
【００４０】
なお、図３の断面図のＡ部及び平面図に示すように、ＵＢＭ２ｇでは、その平面視において、上層（最上層）のＡｕ膜２ｈの縁部の位置が、全周に亘って下層（直下）のＴｉＷ膜２ｉの縁部より内方に位置するようになっている。すなわち、ＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの大きさが下層のＴｉＷ膜２ｉの大きさより小さくなっており、上層のＡｕ膜２ｈの方が下層のＴｉＷ膜２ｉより全周に亘ってアンダーサイズとなっている。
【００４１】
このように電極パッド２ｃ上のＵＢＭ２ｇにおいて、上層のＡｕ膜２ｈが下層のＴｉＷ膜２ｉより全周に亘ってアンダーサイズとなるように形成されていることで、図２０に示すような上層５０ａの浮遊部５５が形成されるのを無くすことができる。
【００４２】
これにより、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【００４３】
したがって、半導体チップ（半導体装置）２の品質や信頼性を向上させることができる。
【００４４】
次に、図４〜図６を用いて、本実施の形態１のＵＢＭ２ｇの形成方法について説明する。
【００４５】
図４は図１に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図、図５は図１に示す半導体装置の組み立てのＵＢＭ形成における下層エッチングまでの製造フローと拡大部分断面図、図６は図１に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【００４６】
なお、図４〜図６は、ウェハ状態でその電極パッド上にＵＢＭを形成するものであり、まず、図４のステップＳ１に示すように、複数の電極パッド（電極）２ｃが形成された半導体基板であるシリコン基板１を準備する。なお、電極パッド２ｃは、シリコン基板１上の配線層に絶縁膜２ｅを介して形成されたものであり、例えば、アルミニウムから成るアルミ電極パッドである。
【００４７】
その後、ステップＳ２に示すＴｉＷ／Ａｕ成膜を行う。ここでは、複数の電極パッド２ｃそれぞれの上に複数層（２層）の金属膜であるＵＢＭ２ｇを形成する。なお、ＵＢＭ２ｇの上層（最上層）は、例えば、Ａｕ膜（第１金属膜）２ｈであり、下層は、例えば、ＴｉＷ膜（第２金属膜）２ｉである。
【００４８】
また、上層のＡｕ膜２ｈは、バンプ電極との間での導電性や接合安定性を高めるメタルであり、その膜厚は、例えば、５０〜２００ｎｍ程度である。
【００４９】
一方、下層のＴｉＷ膜２ｉは、上層／下層の金属拡散や化合物生成を防止するバリアメタルであり、その膜厚は、例えば、２５０〜４００ｎｍ程度である。
【００５０】
その後、ステップＳ３に示すレジスト塗布を行う。ここでは、Ａｕ膜２ｈ上にレジスト膜３を形成する。その際、ＵＢＭ２ｇのサイドエッチング分が設計値よりオーバーサイズとなるようにレジスト膜３を形成する。具体的には、平面視において上層のＡｕ膜２ｈの最終的に形成される大きさより全周に亘って大きなサイズのレジスト膜３を形成する。
【００５１】
その後、図５に示すステップＳ４の上層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ（２層の金属膜）２ｇにおける上層（最上層）のＡｕ膜２ｈをエッチングによって除去する。この時のエッチングは、図５に示すようにジャストエッチングである。したがって、平面視でレジスト膜３の大きさと同じ大きさになるようにＡｕ膜２ｈをエッチングする。なお、Ａｕ膜２ｈをエッチングする際に用いるエッチャント（エッチング液）は、例えば、ヨウ素系薬液である。可能であれば、ドライエッチングを行う場合もある。
【００５２】
その後、ステップＳ５の下層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｇにおける上層（最上層）のＡｕ膜２ｈの直下（下層）のＴｉＷ膜２ｉをエッチングによって除去する。この時のエッチングは、Ａｕ膜２ｈのエッチングと同様に、図５に示すようにジャストエッチングである。したがって、平面視でレジスト膜３やＡｕ膜２ｈの大きさと同じ大きさになるようにＴｉＷ膜２ｉをエッチングする。ここでは、上層（最上層）のＡｕ膜２ｈの直下（下層）のＴｉＷ膜２ｉの平面視における縁部の位置が上層のＡｕ膜２ｈの縁部の位置と同じになるように直下（下層）のＴｉＷ膜２ｉをエッチングする。つまり、下層のＴｉＷ膜２ｉの大きさが上層のＡｕ膜２ｈの大きさと同じになるように下層のＴｉＷ膜２ｉをエッチングする。
【００５３】
なお、ＴｉＷ膜２ｉをエッチングする際に用いるエッチャント（エッチング液）は、例えば、過酸化水素水系薬液であり、溶液添加物や温度等でエッチング速度を制御してＴｉＷ膜２ｉのエッチング量を調節する。可能であれば、ドライエッチングを行う場合もある。
【００５４】
その後、図６に示すステップＳ６の上層再エッチングを行う。すなわち、レジスト膜３をマスクにして上層（最上層）のＡｕ膜２ｈを再度エッチングして除去する。ここでは、サイドエッチングによってオーバーエッチングを行ってレジスト膜３の下側のＡｕ膜２ｈを除去する。つまり、上層（最上層）のＡｕ膜２ｈの平面視における縁部の位置が直下（下層）のＴｉＷ膜２ｉの縁部の位置より内方になるように上層のＡｕ膜２ｈをサイドエッチングし、これによって、図３に示すようにＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの縁部の位置が直下のＴｉＷ膜２ｉの縁部の位置より内方になるようにＡｕ膜２ｈを形成する。
【００５５】
言い換えると、複数の電極パッド２ｃ上にそれぞれ形成されたＵＢＭ２ｇの平面視において、上層（最上層）のＡｕ膜２ｈの大きさがその直下（下層）のＴｉＷ膜２ｉより小さくなるようにＡｕ膜２ｈを形成する。
【００５６】
なお、Ａｕ膜２ｈのサイドエッチング量は、メタル種や膜厚、パターン疎密度、あるいはエッチャントに依存するものであり、図６に示す例では、サイドエッチング量は、例えば、１〜２μｍ程度である。このステップＳ６の上層再エッチングの際に用いるエッチャント（エッチング液）も、例えば、ヨウ素系薬液であり、溶液添加物や温度等でエッチング速度を制御して上層のＡｕ膜２ｈのエッチング量を調節する。
【００５７】
Ａｕ膜２ｈを所望の大きさにエッチングした後、図６に示すステップＳ７のレジスト剥離を行う。ここでは、レジスト膜３を剥離して除去する。
【００５８】
以上により、シリコン基板１の電極パッド２ｃ上への２層のＵＢＭ２ｇの形成を終了する。
【００５９】
このように本実施の形態１のＵＢＭ２ｇの形成方法は、１回のフォトリソで、かつエッチング速度を制御して行うものであり、したがって、簡便なプロセスでＵＢＭ２ｇを形成することができ、例えば、フォトリソを２回実施する他プロセスに比べてサイズ／位置精度を高めることができる。その結果、微細化に適しており、微細化対応にもより有効である。
【００６０】
なお、ウェハ状態で各電極パッド２ｃ上にＵＢＭ２ｇを形成した後、シリコン基板１を切断して複数の半導体チップ２を形成する。
【００６１】
さらに、各電極パッド２ｃ上にＵＢＭ２ｇが形成された半導体チップ２は、ＵＢＭ２ｇに図７に示すようなバンプ電極である金バンプ４を接合して、この金バンプ４を介して半導体チップ２と基板とを電気的に接続してもよいし、または、図８に示すように、ＵＢＭ２ｇにバンプ電極である半田バンプ５を接合してこの半田バンプ５を介して半導体チップ２と基板とを電気的に接続してもよい。
【００６２】
ここで、図７は図１に示す半導体装置の実装構造の一例を示す断面図、図８は図１に示す半導体装置の半田バンプによる実装構造の一例を示す拡大部分断面図である。
【００６３】
まず、図７は、半導体チップ（半導体装置）２の金バンプ４を介した実装構造（モジュール７）の一例を示すものである。
【００６４】
すなわち、モジュール７は、主面２ａに図１に示す複数の電極パッド（電極）２ｃを有し、かつ複数の電極パッド２ｃ上に本実施の形態１の図２に示すＵＢＭ２ｇが形成された半導体チップ２と、上面６ａとその反対側の下面６ｂを有し、かつ上面６ａに複数のリード（端子）６ｃが形成された有機基板（基板）６と、半導体チップ２の複数の電極パッド２ｃ上のＵＢＭ２ｇとこれに対応する有機基板６の上面６ａの複数のリード６ｃそれぞれとを電気的に接続する複数の金バンプ（バンプ電極）４とから成る。
【００６５】
したがって、モジュール７では、半導体チップ２が複数の金バンプ４を介して有機基板６に電気的に接続されている（フリップチップ接続されている）。その際、複数の金バンプ４それぞれは、有機基板６の上面６ａのリード（端子）６ｃと接触して電気的に接続されているが、金バンプ４の接続部の周囲には、例えば、アンダーフィル樹脂や異方性導電樹脂等の樹脂８が配置されており、この樹脂８によってバンプ接続のサポートが成されている。
【００６６】
なお、モジュール７がイメージセンサである場合には、ＣＭＯＳ回路が組み込まれた半導体チップ２では、図７に示すように、その裏面２ｂ（上方）側から光９を取り込んで検知する場合も含む。
【００６７】
また、モジュール７に搭載された半導体チップ２においては、図３に示すように、その複数の電極パッド２ｃ上に形成されたＵＢＭ２ｇにおける上層（最上層）のＡｕ膜２ｈは、その平面視において縁部の位置が下層のＴｉＷ膜２ｉの縁部の位置より内方に形成されている。この場合には、ＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの大きさが下層のＴｉＷ膜２ｉの大きさより小さくなっている。
【００６８】
なお、図２１は半導体装置のバンプ電極を介した実装構造（モジュール１０）の変形例を示すものであり、Ｓｉ（シリコン）インターポーザ１３上にそれぞれ複数の微小バンプ１４を介して、メモリチップ１１と論理ＬＳＩチップ１２がフリップチップ実装されている。それぞれの微小バンプ１４は、Ｓｉインターポーザ１３の電極に電気的に接続されており、微小バンプ１４の接続部の周囲には、例えば、アンダーフィル樹脂等の樹脂８が配置されている。モジュール１０においても、複数の微小バンプ１４と電気的に接続するＳｉインターポーザ１３のそれぞれの電極は、本実施の形態１のＵＢＭ構造を備えている。
【００６９】
次に、図８は、半田バンプ５を介した半導体チップ２の実装例を示すものであり、半導体チップ２が半田バンプ５を介して有機基板６に実装されている。ここでは、半導体チップ２のＵＢＭ２ｇ上に形成された半田バンプ５が有機基板６のリード６ｃに接続されている。
【００７０】
なお、この場合の半導体チップ２においても、そのＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの大きさが下層のＴｉＷ膜２ｉの大きさより小さくなっている。このように上層のＡｕ膜２ｈの縁部の位置が下層のＴｉＷ膜２ｉの縁部の位置より内方となるようにして、上層のＡｕ膜２ｈを下層のＴｉＷ膜２ｉより小さくする（アンダーサイズにする）ことにより、図８のＡ部に示すように、半田バンプ５の溶融時の横広がりを抑制することができ、狭パッドピッチ化に有効である。
【００７１】
ここで、半導体チップ２が金バンプ４や半田バンプ５を介して実装される基板は、有機基板６に限定されるものではなく、例えば、シリコン製の基板やガラス製の基板等であってもよい。
【００７２】
本実施の形態１の半導体装置（半導体チップ２）の製造方法及び実装構造（モジュール７）によれば、半導体基板上の電極パッド２ｃ上に形成されたＵＢＭ２ｇにおいて、上層のＡｕ膜２ｈの縁部の位置をその直下の下層のＴｉＷ膜２ｉの縁部の位置より内方にすることで、Ａｕ膜２ｈの図２０に示す浮遊部５５を無くすことができる。
【００７３】
すなわち、ＵＢＭ２ｇの形成において、１回のフォトリソを実施した後、上層のＡｕ膜２ｈを所定量エッチングし、さらに下層のＴｉＷ膜２ｉを所定量エッチングした後、上層のＡｕ膜２ｈを再度所定量エッチング（サイドエッチング）することで、平面視で上層のＡｕ膜２ｈを下層のＴｉＷ膜２ｉより小さく形成することができる。
【００７４】
これにより、上層のＡｕ膜２ｈの前記浮遊部５５を無くすことができ、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【００７５】
その結果、半導体装置（半導体チップ２）における品質や信頼性を向上させることができる。
【００７６】
また、上層のＡｕ膜２ｈの浮遊部５５を無くすことができるため、次工程で形成される成膜の不均一性（ムラ）の誘発も低減することができ、さらに半導体装置の組み立てラインの汚染要因も低減することができる。
【００７７】
これにより、半導体装置の組み立てラインの信頼性を高めることができる。
【００７８】
また、１回のフォトリソによってＵＢＭ２ｇを形成するため、エッチングの加工精度を高めることができ、微細化に対応することができる。したがって、狭ピッチ（例えば、２０μｍピッチ以下）にも対応することができる。
【００７９】
これにより、ＵＢＭ２ｇの製造において電極パッド２ｃの狭パッドピッチ化を実現することができる。
【００８０】
なお、本実施の形態１のＵＢＭ２ｇの形成においては、ウェハ状態ではＵＢＭ２ｇまでしか形成せず、ＵＢＭ２ｇ上のバンプ電極までは形成しない。
【００８１】
このようにウェハ状態ではＵＢＭ２ｇまでしか形成しないことにより、狭パッドピッチ化を実現することができる。
【００８２】
次に、本実施の形態１の変形例について説明する。
【００８３】
図９は本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図、図１０は本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成における中間層エッチングまでの製造フローと拡大部分断面図、図１１は本発明の実施の形態１の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【００８４】
図９〜図１１は変形例のＵＢＭ２ｎの形成手順を示すものであり、図１１に示すＵＢＭ２ｎが３層の金属膜から成る場合を例示するものである。
【００８５】
ここでは、３層のＵＢＭ２ｎにおいて、最上層の第１金属膜がＡｕ膜２ｈで、その直下（中間層）の第２金属膜がＰｄ膜２ｋで、最下層の第３金属膜がＴｉ膜２ｍの場合を例に取り上げて説明する。
【００８６】
まず、図９のステップＳ１１に示すように、複数の電極パッド（電極）２ｃが形成された半導体基板であるシリコン基板１を準備する。なお、電極パッド２ｃは、シリコン基板１上の配線層に絶縁膜２ｅを介して形成されたものであり、例えば、アルミニウムから成るアルミ電極パッドである。
【００８７】
その後、ステップＳ１２に示すＴｉ／Ｐｄ／Ａｕ成膜を行う。ここでは、複数の電極パッド２ｃそれぞれの上に複数層（３層）の金属膜である図１１に示すＵＢＭ２ｎを形成する。なお、ＵＢＭ２ｎの上層（最上層）は、Ａｕ膜（第１金属膜）２ｈであり、その直下（中間層）の第２金属膜は、Ｐｄ膜２ｋであり、さらに、下層（最下層）の第３金属膜は、Ｔｉ膜２ｍである。
【００８８】
ここで、最上層のＡｕ膜２ｈは、バンプ電極との間での導電性や接合安定性を高めるメタルであり、中間層のＰｄ膜２ｋは、最上層／中間層の金属拡散や化合物生成を防止するバリアメタルであり、最下層のＴｉ膜２ｍは、中間層／最下層の金属拡散や化合物生成を防止するバリアメタルである。
【００８９】
その後、ステップＳ１３に示すレジスト塗布を行う。ここでは、Ａｕ膜２ｈ上にレジスト膜３を形成する。その際、ＵＢＭ２ｎのサイドエッチング分が設計値よりオーバーサイズとなるようにレジスト膜３を形成する。具体的には、平面視において、最上層のＡｕ膜２ｈの最終的に形成される大きさよりも全周に亘って大きなサイズのレジスト膜３を形成する。
【００９０】
その後、図１０に示すステップＳ１４の最上層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ（３層の金属膜）２ｎにおける最上層のＡｕ膜２ｈをエッチングによって除去する。この時のエッチングは、図１０に示すようにジャストエッチングである。したがって、平面視でレジスト膜３の大きさと同じ大きさになるようにＡｕ膜２ｈをエッチングする。なお、Ａｕ膜２ｈをエッチングする際に用いるエッチャント（エッチング液）は、例えば、ヨウ素系薬液である。可能であれば、ドライエッチングを行う場合もある。
【００９１】
その後、ステップＳ１５の中間層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｎにおける最上層のＡｕ膜２ｈの直下（中間層）のＰｄ膜２ｋをエッチングによって除去する。この時のエッチングは、Ａｕ膜２ｈのエッチングと同様に、図１０に示すようにジャストエッチングである。したがって、平面視でレジスト膜３やＡｕ膜２ｈの大きさと同じ大きさになるようにＰｄ膜２ｋをエッチングする。ここでは、最上層のＡｕ膜２ｈの直下（中間層）のＰｄ膜２ｋの平面視における縁部の位置が最上層のＡｕ膜２ｈの縁部の位置と同じになるように中間層のＰｄ膜２ｋをエッチングする。つまり、中間層のＰｄ膜２ｋの大きさが最上層のＡｕ膜２ｈの大きさと同じになるように中間層のＰｄ膜２ｋをエッチングする。
【００９２】
その後、図１１に示すステップＳ１６の最下層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｎにおける最下層のＴｉ膜２ｍをエッチングによって除去する。この時のエッチングは、Ｐｄ膜２ｋのエッチングと同様にジャストエッチングである。したがって、平面視でレジスト膜３やＡｕ膜２ｈやＰｄ膜２ｋの大きさと同じ大きさになるようにＴｉ膜２ｍをエッチングする。ここでは、最下層のＴｉ膜２ｍの平面視における縁部の位置が最上層のＡｕ膜２ｈや中間層のＰｄ膜２ｋの縁部の位置と同じになるように最下層のＴｉ膜２ｍをエッチングする。つまり、最下層のＴｉ膜２ｍの大きさが最上層のＡｕ膜２ｈや中間層のＰｄ膜２ｋの大きさと同じになるように最下層のＴｉ膜２ｍをエッチングする。
【００９３】
その後、ステップＳ１７の最上層再エッチングを行う。すなわち、レジスト膜３をマスクにして最上層のＡｕ膜２ｈを再度エッチングして除去する。ここでは、サイドエッチングによってオーバーエッチングを行ってレジスト膜３の下側のＡｕ膜２ｈを除去する。つまり、最上層のＡｕ膜２ｈの平面視における縁部の位置が直下（中間層）のＰｄ膜２ｋの縁部の位置より内方になるように最上層のＡｕ膜２ｈをサイドエッチングし、これによって、ＵＢＭ２ｎの平面視において、最上層のＡｕ膜２ｈの縁部の位置が中間層のＰｄ膜２ｋの縁部の位置より内方になるようにＡｕ膜２ｈを形成する。
【００９４】
言い換えると、複数の電極パッド２ｃ上にそれぞれ形成されたＵＢＭ２ｎの平面視において、最上層のＡｕ膜２ｈの大きさがその直下（中間層）のＰｄ膜２ｋより小さくなるようにＡｕ膜２ｈを形成する。
【００９５】
なお、Ａｕ膜２ｈのサイドエッチング量は、メタル種や膜厚、パターン疎密度、あるいはエッチャントに依存するものであり、図１１に示す例においても、サイドエッチング量は、例えば、１〜２μｍ程度である。このステップＳ１７の最上層再エッチングの際に用いるエッチャント（エッチング液）も、例えば、ヨウ素系薬液であり、溶液添加物や温度等でエッチング速度を制御して最上層のＡｕ膜２ｈのエッチング量を調節する。
【００９６】
最上層のＡｕ膜２ｈを所望の大きさにエッチングした後、ステップＳ１８のレジスト剥離を行う。ここでは、レジスト膜３を剥離して除去する。
【００９７】
以上により、シリコン基板１の電極パッド２ｃ上への３層のＵＢＭ２ｎの形成を終了する。
【００９８】
このように変形例のＵＢＭ２ｎの形成においても、１回のフォトリソを実施した後、最上層のＡｕ膜２ｈ、中間層のＰｄ膜２ｋ、さらに最下層のＴｉ膜２ｍをそれぞれ所定量エッチングし、その後、最上層のＡｕ膜２ｈを再度所定量エッチング（サイドエッチング）することで、平面視で最上層のＡｕ膜２ｈをその直下（中間層）のＰｄ膜２ｋより小さく形成することができる。
【００９９】
これにより、最上層のＡｕ膜２ｈの図２０のＡ部に示す浮遊部５５を無くすことができ、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【０１００】
したがって、簡便なプロセスでＵＢＭ２ｎを形成することができ、例えば、フォトリソを２回実施する他プロセスに比べてサイズ／位置精度を高めることができる。その結果、微細化に適しており、微細化対応にもより有効である。
【０１０１】
すなわち、図９〜図１１に示す変形例においても、図１〜図６に示す構造やＵＢＭ形成方法によって得られる効果と同様の効果を得ることができる。
【０１０２】
なお、本実施の形態１では、２層のＵＢＭ２ｇにおいては、上層がＡｕ膜２ｈ、下層がＴｉＷ膜２ｉの場合を一例として説明したが、前記ＵＢＭ２ｇは、上層がＡｕ膜２ｈで、下層がＮｉ膜等であってもよい。
【０１０３】
また、３層のＵＢＭ２ｎにおいては、最上層がＡｕ膜２ｈ、中間層がＰｄ膜２ｋ、最下層がＴｉ膜２ｍの場合を一例として説明したが、前記ＵＢＭ２ｎは、例えば、最上層がＡｕ膜２ｈ、中間層がＰｄ膜２ｋ、最下層がＮｉ膜等であってもよく、もしくは、最上層がＡｕ膜２ｈ、中間層がＣｕ膜、最下層がＴｉ膜２ｍ等であってもよい。
【０１０４】
（実施の形態２）
図１２は本発明の実施の形態２の半導体装置におけるパッド構造の一例を示す部分平面図及び部分断面図である。
【０１０５】
本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、半導体集積回路を有する半導体チップ２の複数の電極パッド（電極）２ｃ上にバンプ電極接続用の下地メタルであるＵＢＭ（金属膜）２ｇが形成されているものである。実施の形態１の半導体チップ２との相違点は、各電極パッド２ｃ上に形成された、上層のＡｕ膜２ｈと下層のＴｉＷ膜２ｉから成る２層のＵＢＭ２ｇにおいて、その平面視で、上層（最上層）のＡｕ膜２ｈの縁部の位置が、全周に亘って下層（直下）のＴｉＷ膜２ｉの縁部の位置と同じになっていることである。
【０１０６】
すなわち、ＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの端部と下層のＴｉＷ膜２ｉの端部が全周に亘って揃っている（図１２のＡ部に示すように同じ位置になっている）ことである。つまり、ＵＢＭ２ｇの平面視において、上層のＡｕ膜２ｈの大きさと下層のＴｉＷ膜２ｉの大きさが同じで、かつそれぞれの端部が全周に亘って揃うように形成されているものである。
【０１０７】
このように電極パッド２ｃ上のＵＢＭ２ｇにおいて、上層のＡｕ膜２ｈの端部と下層のＴｉＷ膜２ｉの端部とが揃うように形成されていることで、実施の形態１と同様に、図２０に示すような上層５０ａの浮遊部５５が形成されるのを無くすことができる。
【０１０８】
これにより、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【０１０９】
その結果、実施の形態１と同様に、半導体チップ（半導体装置）２の品質や信頼性を向上させることができる。
【０１１０】
次に、図１３〜図１５を用いて、本実施の形態２のＵＢＭ２ｇの形成方法について説明する。
【０１１１】
図１３は図１２に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図、図１４は図１２に示す半導体装置の組み立てのＵＢＭ形成における下層エッチングまでの製造フローと拡大部分断面図、図１５は図１２に示す半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【０１１２】
なお、図１３〜図１５についても、ウェハ状態でその電極パッド上にＵＢＭを形成するものであり、まず、図１３のステップＳ２１に示すように、複数の電極パッド（電極）２ｃが形成された半導体基板であるシリコン基板１を準備する。なお、電極パッド２ｃは、シリコン基板１上の配線層に絶縁膜２ｅを介して形成されたものであり、例えば、アルミニウムから成るアルミ電極パッドである。
【０１１３】
その後、ステップＳ２２に示すＴｉＷ／Ａｕ成膜を行う。ここでは、複数の電極パッド２ｃそれぞれの上に複数層（２層）の金属膜である図１５に示すＵＢＭ２ｇを形成する。なお、ＵＢＭ２ｇの上層（最上層）は、例えば、Ａｕ膜（第１金属膜）２ｈであり、下層は、例えば、ＴｉＷ膜（第２金属膜）２ｉである。
【０１１４】
なお、上層のＡｕ膜２ｈ及び下層のＴｉＷ膜２ｉにおけるそれぞれの機能や膜厚については実施の形態１のものと同じである。また、それぞれの膜をエッチングする際に用いる（エッチャント）エッチング液やエッチング速度の制御方法、サイドエッチング量等についても実施の形態１のものと同様であり、それぞれの重複説明は省略する。ドライエッチングの場合も然りである。
【０１１５】
その後、ステップＳ２３に示すレジスト塗布を行う。ここでは、Ａｕ膜２ｈ上にレジスト膜３を形成する。その際、ＵＢＭ２ｇのサイドエッチング分が設計値よりオーバーサイズとなるようにレジスト膜３を形成する。具体的には、平面視において、上層のＡｕ膜２ｈの最終的に形成される大きさより全周に亘って大きなサイズのレジスト膜３を形成する。
【０１１６】
その後、図１４に示すステップＳ２４の上層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ（２層の金属膜）２ｇにおける上層（最上層）のＡｕ膜２ｈをエッチングによって除去する。この時のエッチングは、図１４に示すようにジャストエッチングである。したがって、平面視でレジスト膜３の大きさと同じ大きさになるようにＡｕ膜２ｈをエッチングする。
【０１１７】
その後、ステップＳ２５の下層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｇにおける上層（最上層）のＡｕ膜２ｈの直下（下層）のＴｉＷ膜２ｉをエッチングによって除去する。その際、サイドエッチングも行ってオーバーエッチングし、レジスト膜３及びＡｕ膜２ｈの下側のＴｉＷ膜２ｉを除去する。つまり、上層（最上層）のＡｕ膜２ｈの平面視における縁部の位置より直下（下層）のＴｉＷ膜２ｉの縁部の位置の方が内方になるようにＴｉＷ膜２ｉをサイドエッチングする。
【０１１８】
その後、図１５に示すステップＳ２６の上層再エッチングを行う。ここでは、上層のＡｕ膜２ｈをサイドエッチングして上層のＡｕ膜２ｈの縁部の位置が下層のＴｉＷ膜２ｉの縁部の位置と揃うようにＡｕ膜２ｈをエッチングする。すなわち、上層のＡｕ膜２ｈの端部を下層のＴｉＷ膜２ｉの端部に合わせる。
【０１１９】
言い換えると、図１２に示すように、上層のＡｕ膜２ｈの大きさが下層のＴｉＷ膜２ｉの大きさと同じになるように上層のＡｕ膜２ｈを再度エッチングする（サイドエッチングする）。
【０１２０】
Ａｕ膜２ｈを所望の大きさにエッチングした後、図１５に示すステップＳ２７のレジスト剥離を行う。ここでは、レジスト膜３を剥離して除去する。
【０１２１】
以上により、シリコン基板１の電極パッド２ｃ上への２層のＵＢＭ２ｇの形成を終了する。
【０１２２】
このように本実施の形態２のＵＢＭ２ｇの形成方法においても、１回のフォトリソで、かつエッチング速度を制御して行うことにより、簡便なプロセスでＵＢＭ２ｇを形成することができ、例えば、フォトリソを２回実施する他プロセスに比べてサイズ／位置精度を高めることができる。その結果、本実施の形態２のＵＢＭ２ｇの形成方法は、微細化に適しており、微細化対応にもより有効である。
【０１２３】
次に、図１６は図１２に示す半導体装置の半田バンプによる実装構造の一例を示す拡大部分断面図である。
【０１２４】
すなわち、本実施の形態２のＵＢＭ２ｇが形成された半導体チップ２の半田バンプ５を介した実装構造を示すものであり、半導体チップ２が半田バンプ５を介して有機基板６に実装されている。図１６に示す構造においても、実施の形態１の図８の実装構造に比べて半田バンプ５の溶融時の横広がりの抑制効果が得られない分、効果が少ないものの、図２０に示す浮遊部５５を無くすことができるため、狭パッドピッチ化を図ることは可能である。
【０１２５】
本実施の形態２の半導体装置（半導体チップ２）の製造方法及び実装構造によれば、半導体基板上の電極パッド２ｃ上に形成されたＵＢＭ２ｇにおいて、上層のＡｕ膜２ｈの縁部の位置をその直下の下層のＴｉＷ膜２ｉの縁部の位置と同じにする（両者の膜の端部を揃える）ことで、Ａｕ膜２ｈの図２０に示す浮遊部５５を無くすことができる。
【０１２６】
これにより、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【０１２７】
その結果、実施の形態１と同様に、半導体装置（半導体チップ２）における品質や信頼性を向上させることができる。
【０１２８】
本実施の形態２の半導体装置（半導体チップ２）の製造方法及び実装構造によって得られるその他の効果については、実施の形態１のものと同様であるため、その重複説明は省略する。
【０１２９】
次に、本実施の形態２の変形例について説明する。
【０１３０】
図１７は本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト塗布までの製造フローと拡大部分断面図、図１８は本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成における中間層エッチングまでの製造フローと拡大部分断面図、図１９は本発明の実施の形態２の変形例の半導体装置の組み立てのＵＢＭ形成におけるレジスト剥離までの製造フローと拡大部分断面図である。
【０１３１】
図１７〜図１９は変形例のＵＢＭ２ｎの形成手順を示すものであり、ＵＢＭ２ｎが３層の金属膜から成り、さらに３層の金属膜の端部の位置を揃える場合を例示するものである。
【０１３２】
ここでは、図１９に示す３層のＵＢＭ２ｎにおいて、実施の形態１のＵＢＭ２ｎと同様に、最上層の第１金属膜がＡｕ膜２ｈで、その直下（中間層）の第２金属膜がＰｄ膜２ｋで、最下層の第３金属膜がＴｉ膜２ｍの場合を例に取り上げて説明する。
【０１３３】
まず、図１７のステップＳ３１に示すように、複数の電極パッド（電極）２ｃが形成された半導体基板であるシリコン基板１を準備する。なお、電極パッド２ｃは、シリコン基板１上の配線層に絶縁膜２ｅを介して形成されたものであり、例えば、アルミニウムから成るアルミ電極パッドである。
【０１３４】
その後、ステップＳ３２に示すＴｉ／Ｐｄ／Ａｕ成膜を行う。ここでは、複数の電極パッド２ｃそれぞれの上に複数層（３層）の金属膜である図１９に示すＵＢＭ２ｎを形成する。なお、ＵＢＭ２ｎの上層（最上層）は、Ａｕ膜（第１金属膜）２ｈであり、その直下（中間層）の第２金属膜は、Ｐｄ膜２ｋであり、さらに、下層（最下層）の第３金属膜は、Ｔｉ膜２ｍである。
【０１３５】
ここで、最上層のＡｕ膜２ｈは、バンプ電極との間での導電性や接合安定性を高めるメタルであり、中間層のＰｄ膜２ｋは、最上層／中間層の金属拡散や化合物生成を防止するバリアメタルであり、最下層のＴｉ膜２ｍは、中間層／最下層の金属拡散や化合物生成を防止するバリアメタルである。
【０１３６】
その後、ステップＳ３３に示すレジスト塗布を行う。ここでは、Ａｕ膜２ｈ上にレジスト膜３を形成する。その際、ＵＢＭ２ｎのサイドエッチング分が設計値よりオーバーサイズとなるようにレジスト膜３を形成する。具体的には、平面視において、最上層のＡｕ膜２ｈの最終的に形成される大きさよりも全周に亘って大きなサイズのレジスト膜３を形成する。
【０１３７】
その後、図１８に示すステップＳ３４の最上層エッチングを行う。すなわち、レジスト膜３をマスクにして図１９に示すＵＢＭ（３層の金属膜）２ｎにおける最上層のＡｕ膜２ｈをエッチングによって除去する。この時のエッチングは、ジャストエッチングである。したがって、平面視でレジスト膜３の大きさと同じ大きさになるようにＡｕ膜２ｈをエッチングする。なお、Ａｕ膜２ｈをエッチングする際に用いるエッチャント（エッチング液）は、例えば、ヨウ素系薬液である。可能であれば、ドライエッチングを行う場合もある。
【０１３８】
その後、ステップＳ３５の中間層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｎにおける最上層のＡｕ膜２ｈの直下（中間層）のＰｄ膜２ｋをエッチングによって除去する。この時のエッチングは、サイドエッチングも行って最上層のＡｕ膜２ｈよりオーバーエッチングする。すなわち、Ａｕ膜２ｈの下側のＰｄ膜２ｋも除去する。具体的には、中間層のＰｄ膜２ｋの平面視における縁部の位置が最上層のＡｕ膜２ｈの縁部の位置より内方になるように中間層のＰｄ膜２ｋをサイドエッチングする。
【０１３９】
言い換えると、中間層のＰｄ膜２ｋの平面視において、中間層のＰｄ膜２ｋの大きさが最上層のＡｕ膜２ｈより小さくなるようにＰｄ膜２ｋをエッチングする。
【０１４０】
なお、Ｐｄ膜２ｋのサイドエッチング量は、メタル種や膜厚、パターン疎密度、あるいはエッチャントに依存するものであり、図１８に示す例においても、サイドエッチング量は、例えば、１〜２μｍ程度である。
【０１４１】
その後、図１９に示すステップＳ３６の最下層エッチングを行う。すなわち、レジスト膜３をマスクにしてＵＢＭ２ｎにおける最下層のＴｉ膜２ｍをエッチングによって除去する。この時のエッチングも、中間層のＰｄ膜２ｋと同様に、サイドエッチングも行って最上層のＡｕ膜２ｈよりオーバーエッチングするとともに、Ｔｉ膜２ｍの端部の位置を中間層のＰｄ膜２ｋの端部に位置に合わせる。つまり、最下層のＴｉ膜２ｍの端部の位置が中間層のＰｄ膜２ｋの端部の位置に揃うようにＴｉ膜２ｍをサイドエッチングする。
【０１４２】
その後、Ｓ３７の最上層再エッチングを行う。ここでは、最上層のＡｕ膜２ｈをサイドエッチングして最上層のＡｕ膜２ｈの縁部の位置が、中間層のＰｄ膜２ｋの縁部や最下層のＴｉ膜２ｍの縁部の位置と揃うようにＡｕ膜２ｈをエッチングする。すなわち、最上層のＡｕ膜２ｈの端部の位置を中間層のＰｄ膜２ｋの端部や最下層のＴｉ膜２ｍの端部の位置に合わせる。
【０１４３】
言い換えると、最上層のＡｕ膜２ｈの大きさが中間層のＰｄ膜２ｋや最下層のＴｉ膜２ｍの大きさと同じになるように最上層のＡｕ膜２ｈを再度エッチングする（サイドエッチングする）。
【０１４４】
Ａｕ膜２ｈを所望の大きさにエッチングした後、図１９に示すステップＳ３８のレジスト剥離を行う。ここでは、レジスト膜３を剥離して除去する。
【０１４５】
以上により、シリコン基板１の電極パッド２ｃ上への３層のＵＢＭ２ｎの形成を終了する。
【０１４６】
このように本実施の形態２の変形例のＵＢＭ２ｎの形成においても、１回のフォトリソを実施した後、最上層のＡｕ膜２ｈ、中間層のＰｄ膜２ｋ、さらに最下層のＴｉ膜２ｍをそれぞれ所定量エッチングし、その後、最上層のＡｕ膜２ｈを再度所定量エッチング（サイドエッチング）することで、ＵＢＭ２ｎの平面視で最上層のＡｕ膜２ｈの端部を中間層のＰｄ膜２ｋや最下層のＴｉ膜２ｍの端部に合わせて形成することができる。
【０１４７】
これにより、最上層のＡｕ膜２ｈの図２０のＡ部に示す浮遊部５５を無くすことができ、浮遊部５５による隣接パッド間での電気的なショートの発生を防止できるとともに、浮遊部５５が異物となって半導体基板に付着することを防止できる。
【０１４８】
したがって、簡便なプロセスでＵＢＭ２ｎを形成することができ、例えば、フォトリソを２回実施する他プロセスに比べてサイズ／位置精度を高めることができる。その結果、微細化に適しており、微細化対応にもより有効である。
【０１４９】
すなわち、図１７〜図１９に示す変形例においても、図１３〜図１５に示す構造やＵＢＭ形成方法によって得られる効果と同様の効果を得ることができる。
【０１５０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５１】
例えば、前記実施の形態１及び２では、ＵＢＭが２層の金属膜または３層の金属膜から成る場合について説明したが、ＵＢＭは、４層の金属膜から成るものであってもよい。４層の一例としては、例えば、最下層の金属膜がＴｉ膜、下から２番目の金属膜がＣｕ膜、下から３番目の金属膜がＮｉ膜、最上層の金属膜がＡｕ膜である。
【０１５２】
また、前記実施の形態１及び２では、ＵＢＭの下層の電極パッド（配線層）のメタルの種類が、アルミニウム（ＡＬ）の場合について説明したが、前記メタルの種類は、例えば、ＡＬ化合物やＣｕ等であってもよい。前記ＡＬ化合物は、例えば、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等である。
【０１５３】
また、実施の形態１及び２で説明した半導体チップ（半導体装置）の実装構造（モジュール）においては、ＵＢＭ上にバンプ電極を形成してから基板に実装する場合を説明したが、ＵＢＭ上にバンプ電極を形成せずに実装の相手方（基板等）にバンプ電極を形成して接触導通（樹脂固め）を行う接合に適用してもよい。
【産業上の利用可能性】
【０１５４】
本発明は、ＵＢＭを有してバンプ接続が行われる電子装置に好適である。
【符号の説明】
【０１５５】
１  シリコン基板（半導体基板）
２  半導体チップ（半導体装置）
２ａ  主面
２ｂ  裏面
２ｃ  電極パッド（電極）
２ｄ  シリコン基板
２ｅ  絶縁膜
２ｆ  パッシベーション膜
２ｇ  ＵＢＭ（金属膜）
２ｈ  Ａｕ膜（第１金属膜）
２ｉ  ＴｉＷ膜（第２金属膜）
２ｊ  開口部
２ｋ  Ｐｄ膜（第２金属膜）
２ｍ  Ｔｉ膜（第３金属膜）
２ｎ  ＵＢＭ（金属膜）
２ｐ  回路領域
３  レジスト膜
４  金バンプ（バンプ電極）
５  半田バンプ（バンプ電極）
６  有機基板（基板）
６ａ  上面
６ｂ  下面
６ｃ  リード（端子）
７  モジュール
８  樹脂
９  光
１０  モジュール
１１  メモリチップ
１２  論理ＬＳＩチップ
１３  Ｓｉインターポーザ
１４  微小バンプ
５０  ＵＢＭ
５０ａ  上層
５０ｂ  下層
５１  Ｓｉ基板
５２  絶縁膜
５３  電極パッド
５４  パッシベーション膜
５５  浮遊部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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