(57)【要約】【課題】高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化する。【解決手段】ＧａＡｓからなる基板１の主面上の素子分離部９で規定された活性領域内において、ゲート電極１７は、１本で形成し、ソース電極１３とドレイン電極１４との間では紙面上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングすることにより、活性領域外に配置されるゲート電極１７の割合を減じ、ゲートパッド１７Ａの面積を減じる。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１チャネル型のＨＥＭＴを有し、
前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層と、
前記電子供給層とショットキー接続するゲート電極と、
前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＨＥＭＴは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート電極のゲート長は、１μｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート電極は、前記第１方向および前記第２方向に沿って延在する電極が連続的に接続された構造となっていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ゲート電極は、前記ＨＥＭＴのゲートとなる第１ゲート部と、上層の配線が接続する第２ゲート部とから形成され、
前記第１ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１方向と前記第２方向とは直交することを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記通信機器は移動体通信機器であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記基板は、化合物半導体を主成分とすることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記電子供給層は第１導電型であり、
前記素子分離領域は、前記基板に第２導電型の不純物を導入することで形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２導電型の不純物は、水素イオンまたはホウ素イオンであることを特徴とする半導体装置。
【請求項１２】
第１チャネル型のＨＥＭＴを有し、
前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層と、
前記電子供給層とショットキー接続するゲート電極と、
前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在し、
前記ゲート電極のゲート長は、１μｍ以下であり、
前記基板は、化合物半導体を主成分としていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ＨＥＭＴは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記ゲート電極は１本であり、連続して前記第１方向および前記第２方向に沿って延在していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記ゲート電極は、前記ＨＥＭＴのゲートとなる第１ゲート部と、上層の配線が接続する第２ゲート部とから形成され、
前記第１ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記通信機器は移動体通信機器であることを特徴とする半導体装置。
【請求項１７】
請求項１２記載の半導体装置において、
前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。
【請求項１８】
請求項１２記載の半導体装置において、
前記電子供給層は第１導電型であり、
前記素子分離領域は、前記基板に第２導電型の不純物を導入することで形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
第１のソース電極と第２のソース電極とを交互に配置するとともに、バイアホールが周期的に形成された第１のソース電極の幅広部と、バイアホールが周期的に形成された第２のソース電極の幅広部とを、互い違いになるように配置することにより、ソース電極配列ピッチを短くし、チップ長手方向の寸法を短縮する技術がある（たとえば、特許文献１参照）。
【０００３】
また、櫛歯状ドレイン電極と櫛歯状ソース電極とが互いに噛み合った高周波用電界効果トランジスタにおいて、活性領域にあるドレインオーミック電極に比較して不活性領域まで延びるドレインフィンガの先端部を後退させ、同様に活性領域にあるソースオーミック電極に比較して不活性領域まで延びるソースフィンガの先端部を後退させることにより、ドレイン・ソース間の寄生容量を小さくする技術がある（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３３２０３０号公報
【特許文献２】特開２００１−２８４３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＨＥＭＴは、化合物半導体ヘテロ接合で形成される２次元電子ガス層を電流チャネルとして用いた高速電界効果トランジスタであり、高移動度電子をソース・ドレインのオーミック電極で接続し、ゲート電極により電流を制御することによってＦＥＴ（Field Effect Transistor）動作させるものである。また、移動体通信、無線ＬＡＮ（Local Area Network）および衝突防止レーダーなどの情報システムにて使用される電波の周波数帯域はマイクロ波領域からミリ波領域へと高くなっていることから、高い電子移動度を有するＨＥＭＴはそれら情報システムに含まれる回路中での使用に適している。
【０００６】
本発明者らは、ＨＥＭＴを、たとえば携帯電話などの移動体通信機器に搭載される高周波（ＲＦ；Radio Frequency）モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にて、スイッチング素子として適用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。その課題について図４４〜図５０を用いて説明する。
【０００７】
図４４は本発明者らが検討した高周波増幅用のＨＥＭＴ素子の構造の一例の要部平面図であり、図４５は図４４中のＡ−Ａ線に沿った断面図である。また、図４６は本発明者らが検討したＨＥＭＴ素子の構造の他の一例の要部平面図であり、図４７は図４６中のＡ−Ａ線に沿った断面図である。
【０００８】
本発明者らが検討したＨＥＭＴ素子は、ＧａＡｓ（ガリウムヒ素）を主成分とし（００１）面を主面とする半導体基板１０１上において、ソース電極１０２とドレイン電極１０３との間にてゲート電極１０４が、いわゆる逆メサ方向と呼ばれる［−１−１０］方向に向かって延在するように配置されている。なお、図４４は逆メサ方向に向かって延在するゲート電極１０４のフィンガー部が１本の平面構造を示したものであり、図４６は逆メサ方向に向かって延在するゲート電極１０４のフィンガー部が２本の平面構造を示したものである。また、図４８に示すように、図４４および図４６に示したような構造のソース電極１０２、ドレイン電極１０３およびゲート電極１０４が、それぞれソース配線１０５、ドレイン配線１０６およびゲート配線１０７によって複数個まとめられて１ブロックとなり、さらに複数ブロックが並列にまとめられて最終的なＨＥＭＴ素子となっている。なお、図４８は、図４６に示した構造を２個並列に接続した構造の要部平面図であり、図４９は図４８中のＡ−Ａ線に沿った断面図である。ゲート電極１０４を逆メサ方向に向かって延在させるのは、半導体基板１０１を形成するＧａＡｓの結晶が反転対称性を有しておらず、たとえば方向が９０°異なる［−１−１０］方向と［１−１０］方向とでは、応力に対するピエゾ電気効果によって発生した電荷の極性が逆になるからである。すなわち、半導体基板１０１の主面においては、［−１−１０］方向と［１−１０］方向とでは方向が９０°異なるが、図５０に示すように、ゲート電極１０４が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とでは、ＨＥＭＴの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、［−１−１０］方向と［１−１０］方向とでは、変化の方向は逆方向で、変化の量は同一となる。
【０００９】
また、ゲート電極１０４のパターニング時においては、方向によってフォトリソグラフィ技術に起因する寸法差異が生じやすいことから、複数のゲート電極１０４を同じ寸法で形成するために、これら複数のゲート電極１０４は同じ方向に延在するようにパターニングされる。また、高周波増幅用のＨＥＭＴ素子は、高い利得を得るためにゲート電極の入力抵抗が低いことが求められることから、最適化されたゲート長を有する１本のゲート電極１０４を基準とし、必要なトータルゲート幅が得られる本数のゲート電極１０４を配置する手段が採られる。
【００１０】
ところで、高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子に対しては、小型化の要求が高まっている。一方で、ＧａＡｓのエピタキシャル結晶をベースとして形成される上記ＨＥＭＴにおいて、１本のゲート電極１０４ついては、ゲート幅方向における端部にてメサエッチによって導電層（半導体基板１０１）が除去され、電気的なアイソレーションが取られている。また、ゲート電極１０４のフィンガー部をまとめ、上層のゲート配線１０７からのコンタクトホールと接続するためのゲートパッド１０４Ａ（図４４、図４６および図４８参照）が設けられている。そのため、そのアイソレーションを取るための領域およびゲートパッド１０４Ａを設けるための領域を確保するために、ＨＥＭＴ素子の小型化を阻害してしまう課題が存在する。
【００１１】
本発明の目的は、高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明による半導体装置は、
第１チャネル型のＨＥＭＴを有し、
前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層と、
前記電子供給層とショットキー接続するゲート電極と、
前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在しているものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、ＨＥＭＴ素子を小型化できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に示した基板の断面をさらに詳細に示した要部断面図である。
【図３】図１に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図９】本発明の実施の形態１である半導体装置が有するＨＥＭＴのドレイン電流特性を示す説明図である。
【図１０】本発明の実施の形態１である半導体装置が有するＨＥＭＴの相互コンダクタンス特性を示す説明図である。
【図１１】本発明の実施の形態１である半導体装置が有するＨＥＭＴのドレイン電流特性を示す説明図である。
【図１２】本発明の実施の形態１である半導体装置が有するＨＥＭＴの相互コンダクタンス特性を示す説明図である。
【図１３】図８に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図２１】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図２２】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図２６】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図２７】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図２８】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図２９】本発明者らが検討した半導体装置の構造の一例を説明する要部平面図である。
【図３０】本発明者らが検討した半導体装置の構造の一例を説明する要部平面図である。
【図３１】本発明の実施の形態１である半導体装置の要部平面図である。
【図３２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３３】本発明の実施の形態１である半導体装置の要部平面図である。
【図３４】本発明の実施の形態１である半導体装置が有するＨＥＭＴと本発明者らが検討したＨＥＭＴについての諸特性を表に示した説明図である。
【図３５】図３４に示した各数値をグラフ化して示した説明図である。
【図３６】本発明の実施の形態１である半導体装置を含む高周波モジュールの構成図である。
【図３７】図３６中に示したＨＰＡ部に含まれる送受信切り替え用スイッチ回路の動作を示す説明図である。
【図３８】図３７に示した送受信切り替え用スイッチ回路の動作をさらに詳細に示した要部回路図である。
【図３９】本発明の実施の形態１である半導体装置が有するＨＥＭＴの回路図である。
【図４０】本発明の実施の形態１である半導体装置が有するＨＥＭＴのオン時の等価回路図である。
【図４１】本発明の実施の形態１である半導体装置が有するＨＥＭＴのオフ時の等価回路図である。
【図４２】図３６に示した送受信切り替え用スイッチ回路の回路図である。
【図４３】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図４４】本発明者らが検討したＨＥＭＴ素子の構造の一例を説明する要部平面図である。
【図４５】図４４中のＡ−Ａ線に沿った断面図である。
【図４６】本発明者らが検討したＨＥＭＴ素子の構造の一例を説明する要部平面図である。
【図４７】図４６中のＡ−Ａ線に沿った断面図である。
【図４８】図４６に示したＨＥＭＴ素子を２個並列に接続した構造を説明する要部平面図である。
【図４９】図４８中のＡ−Ａ線に沿った断面図である。
【図５０】ゲート電極の延在方向を説明する平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば携帯電話などの移動体通信機器に搭載される高周波モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にてスイッチング素子となるｎチャネル型（第１チャネル型）のＨＥＭＴを有するものである。この本実施の形態１の半導体装置について、その製造工程に沿って説明する。
【００２０】
まず、図１に示すように、化合物半導体であるＧａＡｓからなる半導体基板（以下、単に基板と記す）１を用意する。続いて、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法により、この基板１の主面（素子形成面）上にバッファ層２、電子供給層３、チャネル層４、電子供給層５、ショットキー層（電子供給層）６、層間膜７およびキャップ層８を順次エピタキシャル成長させる。図２に示すように、バッファ層２は、膜厚１０００Å程度のノンドープのＧａＡｓ層２Ａ、膜厚１００Å程度のノンドープのＡｌＧａＡｓ（アルミニウムガリウムヒ素）層２Ｂ、膜厚５００Å程度のノンドープのＧａＡｓ層２Ｃおよび膜厚３０００Å程度のノンドープのＡｌＧａＡｓ層２Ｄを下層から順次積層することで形成されている。電子供給層３は、膜厚１００Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型（第１導電型）を有する不純物イオン（たとえばシリコンイオン）が５×１０１７ｃｍ−３程度の濃度で導入されている。チャネル層４は、膜厚２０Å程度のノンドープのＡｌＧａＡｓ層４Ａ、膜厚２０Å程度のノンドープのＧａＡｓ層４Ｂ、膜厚１１２Å程度のノンドープのＩｎＧａＡｓ層４Ｃ、膜厚２０Å程度のノンドープのＧａＡｓ層４Ｄおよび膜厚２０Å程度のノンドープのＡｌＧａＡｓ層４Ｅを下層から順次積層することで形成されている。電子供給層５は、膜厚１００Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が３．１×１０１８ｃｍ−３程度の濃度で導入されている。ショットキー層６は、膜厚５９０Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が２×１０１６ｃｍ−３程度の濃度で導入されている。層間膜７は、膜厚３０Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。キャップ層８は、膜厚１４００Å程度のｎ＋型ＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。
【００２１】
次に、図３に示すように、メサエッチング法によって半導体チップ（以下、単にチップと記す）領域の周辺部のキャップ層８、層間膜７、ショットキー層６、電子供給層５、チャネル層４および電子供給層３を除去し、素子分離部（素子分離領域）９を形成する。この素子分離部９を形成することにより、活性領域（素子形成領域）を規定することができる。
【００２２】
次に、図４に示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、基板１上に酸化シリコン膜１０を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１０をエッチングし、酸化シリコン膜１０にキャップ層８に達する開口部１１、１２を形成する。次いで、図５に示すように、前記フォトレジスト膜をマスクとして開口部１１、１２内にＡｕＧｅ（金ゲルマニウム）膜およびＮｉ（ニッケル）膜を順次蒸着することにより、開口部１１、１２内にそれぞれキャップ層８とオーミック接触するソース電極１３およびドレイン電極１４を形成する。このソース電極１３およびドレイン電極１４の形成後、前記フォトレジスト膜は除去する。続いて、ＣＶＤ法によって基板１上に酸化シリコン膜を堆積することによって保護膜１５を形成する。
【００２３】
次に、図６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして保護膜１５、酸化シリコン膜１０、キャップ層８および層間膜７をエッチングし、開口部１６を形成する。続いて、図７に示すように、前記フォトレジスト膜をマスクとして開口部１６（図６参照）内にＰｔ（白金）を蒸着することにより、開口部１６内にショットキー層６とショットキー接続するゲート電極（第１ゲート部）１７を形成する。本実施の形態１において、ゲート電極１７は、ゲート長が１μｍ程度以下、好ましくは０．６５μｍ〜０．８μｍ程度、さらに好ましくは０．３μｍ程度となるように形成することを例示する。このゲート電極１７の形成後、前記フォトレジスト膜は除去する。
【００２４】
ここで、図８は、ゲート電極１７の形成後におけるチップ領域の平面図を図示したものであり、図７に示した断面は、図８中のＡ−Ａ線に沿った断面に相当する。なお、図８中において、ゲート電極１７はハッチングを付して示してある。図８に示すように、本実施の形態１において、ゲート電極１７は上層の配線からのコンタクトホールと接続するためのゲートパッド（第２ゲート部）１７Ａを除いて、素子分離部９で囲まれたチップ領域内に入るようにパターニングされている。また、ゲート電極１７は、チップ領域内において連続した１本となるようにパターニングされ、ソース電極１３とドレイン電極１４との間では図８を示した紙面において上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングされている。
【００２５】
ところで、基板１を形成するＧａＡｓは結晶が反転対称性を有しておらず、たとえば基板１の主面を（００１）面とした場合には、その主面内において方向が９０°異なる［−１−１０］方向と［１−１０］方向とでは応力に対するピエゾ電気効果によって発生した電荷の極性が逆になる。すなわち、基板１の主面においては、［−１−１０］方向と［１−１０］方向とでは方向が９０°異なるが、ゲート電極１７が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とでは、ＨＥＭＴの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、［−１−１０］方向と［１−１０］方向とでは、変化の方向は逆方向で、変化の量は同一となる。
【００２６】
また、ゲート電極１７に加わる応力は、ゲート長に反比例する。そのため、ゲート長が小さいほど応力が大きくなるため、この応力に比例したピエゾ電気効果によって電荷が発生することになる。ここで、図９および図１０は、それぞれ、ゲート長を０．３μｍとしゲート幅を０．１ｍｍとした時におけるＨＥＭＴのドレイン電流特性および相互コンダクタンス特性を示したものであり、図１１および図１２は、それぞれ、ゲート長を１．５μｍとしゲート幅を０．１ｍｍとした時におけるＨＥＭＴのドレイン電流特性および相互コンダクタンス特性を示したものであり、また、図９〜図１２においては、ゲート電極１７が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とのそれぞれについての特性を示している。なお、図９〜図１２は、本発明者らが実験により調べた結果を示したものである。図９および図１１に示すように、ゲート長が１．５μｍである場合に比べて、ゲート長が０．３μｍである場合には、しきい電圧の変化量が大きくなっている。ゲート長が０．３μｍである場合には、応力が働いていない時のしきい電圧が約１．４Ｖであったものが約０．２Ｖ変化し、ゲート電極１７が［１−１０］方向に沿って延在している場合には約−１．２Ｖであり、［−１−１０］方向に沿って延在している場合には約−１．６Ｖであった。また、図１０および図１２に示すように、しきい電圧の変化が大きくなるのに伴って相互コンダクタンスの変化量も大きくなる。そのため、ゲート電極の延在方向が異なるＨＥＭＴを並列接続し、たとえば信号増幅用素子として用いることは困難になる。一方、ドレイン電流の飽和値については、ゲート電極の延在方向が異なっていても差がない（図９参照）。また、ゲート電極の延在方向が異なっていても、ドレイン電流がピンチオフ状態および飽和状態に近づくに従ってドレイン電流値の差が小さくなり、所定のゲート電圧値で差がなくなる。たとえば、ゲート電圧が−２Ｖの時にはゲート電極の延在方向に関係なくドレイン電流はピンチオフ状態となり、ゲート電圧が０．６Ｖの時にはゲート電極の延在方向に関係なくドレイン電流は飽和状態となる。前述のように、本実施の形態１のＨＥＭＴはスイッチング素子として用いるものであり、スイッチング素子として用いる限りは、ドレイン電流は飽和状態もしくはピンチオフ状態のいずれかかの状態で用いるものである。すなわち、本実施の形態１のＨＥＭＴにおいては、ゲート電極１７の延在方向が混在していてもよく、図８に示したように延在方向が混在する１本のゲート電極１７を形成することが可能となる。
【００２７】
また、前述の高周波モジュールの小型化の要求に伴って、ＨＥＭＴが形成されるチップについても小型化が求められる。ここで、ソース電極１３とドレイン電極１４との間に１本ずつゲート電極を配置し、すべてのゲート電極を１つのゲートパッドで電気的に接続する場合を想定すると、すべてのゲート電極と接続するためにゲートパッドが拡大し、チップの小型化を阻害してしまうことが懸念される。一方、本実施の形態１のＨＥＭＴにおいては、図８を用いて前述したように、各ソース電極１３とドレイン電極１４との間に配置されるゲート電極１７は、素子分離部９で囲まれたチップ領域内において、紙面の上下方向および左右方向に沿って連続的に１本で延在し、その一端でゲートパッド１７Ａと接続する構造となっている。そのため、ゲートパッド１７Ａの面積を縮小することができる。それにより、チップの小型化を実現することが可能となる。
【００２８】
次に、図１３に示すように、たとえば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積することによって層間絶縁膜１８を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして層間絶縁膜１８をエッチングし、ソース電極１３に達する開口部１９、ドレイン電極１４に達する開口部２０およびゲートパッド１７Ａ（図８参照）に達する開口部（図示は省略）を形成する。次に、図１４に示すように、Ａｕ系の配線金属を蒸着もしくはスパッタリング法によりウエハ全面に堆積させ、配線が形成される領域の上部にフォトレジスト膜をマスクとして形成した後、ドライエッチング（ミリング）技術により余分な金属を除去し、それぞれ配線２１〜２３（配線２３については図１５に図示）を形成する。配線２１、２２およびゲートパッド１７Ａに達する開口部内に形成された配線は、それぞれソース電極１３、ドレイン電極１４およびゲート電極１７と電気的に接続する。ここで、図１５は、その配線２１〜２３の形成後におけるチップ領域の平面図を図示したものであり、図１４に示した断面は、図１５中のＡ−Ａ線に沿った断面に相当する。配線２１〜２３の形成後、前記フォトレジスト膜は除去する。
【００２９】
次に、図１６に示すように、たとえば基板１上に酸化シリコン膜を堆積することによって層間絶縁膜２４を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜２４をエッチングして、配線２１に達する開口部２５および配線２２に達する開口部２６を形成する。
【００３０】
次に、図１７に示すように、たとえば基板１上にＭｏ／Ａｕ／Ｍｏ膜２７を蒸着し、そのＭｏ／Ａｕ／Ｍｏ膜２７で開口部２５、２６を埋め込む。
【００３１】
次に、図１８に示すように、Ｍｏ／Ａｕ／Ｍｏ膜２７上にフォトレジスト膜２８を成膜する。続いて、フォトリソグラフィ技術によってそのフォトレジスト膜２８をパターニングし、Ｍｏ／Ａｕ／Ｍｏ膜２７に達する開口部２９、３０を形成する。
【００３２】
次に、図１９に示すように、めっき法により開口部２９、３０内に膜厚５μｍ程度のＡｕ膜３１を成膜する。続いて、フォトレジスト膜２８を除去した後、Ａｕ膜３１をマスクとしてＭｏ／Ａｕ／Ｍｏ膜２７をエッチングし、Ａｕ膜３１およびＭｏ／Ａｕ／Ｍｏ膜２７からなる配線３２、３３を形成する。配線３２、３３は、それぞれ配線２１、２２と電気的に接続する。ここで、図２０は、その配線３２、３３の形成後におけるチップ領域の平面図を図示したものであり、図１９に示した断面は、図２０中のＡ−Ａ線に沿った断面に相当する。また、図２１は、図２０中のＢ−Ｂ線に沿った断面を示したものである。なお、図２０中において、配線２３、３２、３３はハッチングを付して示してある。また、図示は省略するが、配線３２、３３を形成する際に、これら配線３２、３３と同様の他の配線が形成され、その配線は配線２３（図１５参照）と電気的に接続する。
【００３３】
次に、図２２に示すように、基板１上にポリイミド膜３４を塗布し、そのポリイミド膜３４で配線３２、３３を覆う。続いて、図２３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてポリイミド膜３４をエッチングし、配線３２、３３に達する開口部３５を形成する。その後、図２４に示すように、基板１の裏面を研削することによって基板１を１６０μｍ程度の厚さまで薄くし、本実施の形態１の半導体装置を製造する。
【００３４】
ところで、ソース電極１３およびドレイン電極１４については、図２５または図２６に示すような櫛歯型の平面パターンで形成し、その櫛歯型のパターンが互い違いに配置されるようにし、さらにゲート電極１７がその櫛歯型のパターンの間に配置されるようにしてもよい。なお、図２７および図２８は、それぞれ図２５または図２６中のＡ−Ａ線に沿った断面およびＢ−Ｂ線に沿った断面を示したものである。また、図２５および図２６中において、ゲート電極１７はハッチングを付して示してある。ソース電極１３、ドレイン電極１４およびゲート電極１７を図２５に示したような平面パターンとすることで、ゲート電極１７のうち櫛歯型パターンの先端部と対向する部分も実効的なゲート幅に含まれると見なすことができるようになるので、たとえば図８を用いて説明したような平面パターンとする場合に比べて総ゲート幅を大きく取ることが可能となる。ＨＥＭＴのオン抵抗は、ソース抵抗、ドレイン抵抗およびチャネル抵抗の総和であることから、総ゲート幅が大きくなることにより、そのオン抵抗をさらに低減することが可能となる。
【００３５】
ここで、本発明者らは、ＨＥＭＴが形成されたチップの面積、ＨＥＭＴのオン抵抗およびピンチオフ時における容量の関係について調べた。図２９および図３０に示す平面パターンは、本発明者らが本実施の形態１のＨＥＭＴの平面パターン（図２０、図２５および図２６参照）と比較および検討したものであり、各部の寸法を記載したものである。また、図３１、図３２および図３３は、それぞれ図２０、図２５および図２６に示した本実施の形態１のＨＥＭＴの平面パターンについて各部の寸法を記載したものである。なお、図２９〜図３３中において、配線２３、３２、３３はハッチングを付して示してある。また、図２９〜図３３に示した平面パターンにおいては、各部の寸法を次のように定義する。すなわち、単位ゲートフィンガー（ゲート電極１７のうち、ソース電極１３とドレイン電極１４との間に配置された部分）長Ｗｆは、５０μｍまたは１５０μｍとする。ゲート電極１７と電気的に接続する配線２３の幅ａは、５μｍとする。ソース電極１３およびドレイン電極１４の幅は、配線２３と同様のａとし、５μｍとする。配線間スペースｂは、５μｍとする。配線間スペースｃは、７．５μｍとする。配線間スペースＬｓｐは、５μｍとする。チップ内における総ゲート長を３ｍｍとした時のゲートフィンガー数ｎは、単位ゲートフィンガー長Ｗｆが５０μｍの時は６０とし、単位ゲートフィンガー長Ｗｆが１５０μｍの時は２０とする。単位ゲート幅当たりのオン抵抗Ｒは、１Ω・ｍｍ（＝１０００Ω・μｍ）とする。単位ゲート幅当たりのピンチオフ時のゲート容量Ｃ０は、０．１ｐＦ／ｍｍ（＝０．０００１ｐＦ／μｍ）とする。ゲートフィンガー以外のゲート電極１７におけるピンチオフ時の単位長さ当たりのゲート容量ＣｏｆｆおよびＣｏｆｆ’はα×Ｃ０で表し、αは０．２とする。また、チップ面積はＳで表し、ＨＥＭＴのオン抵抗はＲｏｎで表し、図２９〜図３１の例における総ゲート幅Ｗｇはｎ×Ｗｆで表し、図３２および図３３の例における総ゲート幅Ｗｇｅｆｆは（Ｗｆ＋ａ＋ｂ）×ｎ＋ａで表し、ＨＥＭＴのピンチオフ時の総容量はＣｔｏｔａｌで表す。
【００３６】
図２９に示す平面パターン（以降、パターン１と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ’×｛（ａ＋ｂ＋２×ｂ）×ｎ／２｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４６１２５μｍ２、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３１２ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３７６２５μｍ２、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０４ｐＦとなる。
【００３７】
図３０に示す平面パターン（以降、パターン２と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ×｛（ａ＋ｂ＋２×ｂ）×ｎ｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４３０５０μｍ２、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３２４ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３６５５０μｍ２、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０８ｐＦとなる。
【００３８】
図３１に示す平面パターン（以降、パターン３と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ×｛（ａ＋ｂ＋２×ｂ）×ｎ｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４３０５０μｍ２、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３２４ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３６５５０μｍ２、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０８ｐＦとなる。
【００３９】
図３２に示す平面パターン（以降、パターン４と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇｅｆｆ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇｅｆｆと表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４９２００μｍ２、Ｒｏｎ＝０．２９Ω、およびＣｔｏｔａｌ＝０．３６０５ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３８７００μｍ２、Ｒｏｎ＝０．３９Ω、およびＣｔｏｔａｌ＝０．３２０５ｐＦとなる。
【００４０】
図３３に示す平面パターン（以降、パターン５と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇｅｆｆ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇｅｆｆと表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４９２００μｍ２、Ｒｏｎ＝０．２９Ω、およびＣｔｏｔａｌ＝０．３６０５ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３８７００μｍ２、Ｒｏｎ＝０．３９Ω、およびＣｔｏｔａｌ＝０．３２０５ｐＦとなる。
【００４１】
図３４は、上記パターン１〜パターン５についてのチップ面積Ｓ、オン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量ＣｔｏｔａｌからＳ／Ｒｏｎ、Ｒｏｎ／ＣｔｏｔａｌおよびＳ／Ｃｔｏｔａｌを求め、これらの数値を表に示したものである。また、図３５は、これらの数値をグラフに示したものである。高周波特性を考慮すると、Ｒｏｎ／Ｃｔｏｔａｌが小さい方が好ましく、特に１より小さい方が好ましい。図３４および図３５に示すように、本実施の形態１のＨＥＭＴの平面パターンであるパターン４およびパターン５はＲｏｎ／Ｃｔｏｔａｌが１より小さくなり、パターン４またはパターン５を有するＨＥＭＴについては、前述のスイッチング素子として用いるのに好ましい状態とすることができる。
【００４２】
図３６は、前述の高周波モジュールの構成図である。図３６に示すように、この高周波モジュールは、ＨＰＡ（High Power Amplifier）部４０、高周波ＩＣ部４１およびベースバンドＬＳＩ部４２から形成されている。ＨＰＡ部４０は、信号電波の送受信用アンテナ４４と電気的に接続する送受信切り替え用スイッチ回路４５および送信信号を増幅するパワーアンプモジュール４６などから形成されている。高周波ＩＣ部４１は、受信信号から不要波を除去する高周波フィルタ４７、受信信号を増幅するＬＮＡ（Low Noise Amplifier）４８、ＰＧＡ（Programmable Gain Amplifier）４９、デジタル制御水晶発振器（Digital Controlled Crystal Oscillator；ＤＣＸＯ）５０、ＲＦＶＣＯ（Radio Frequency Voltage Controlled Oscillator）５１、出力制御部５２、ＶＧＡ（Variable Gain Amplifier）５３、変調回路５４およびレギュレータ５５などから形成されている。また、ＬＮＡ４８は、増幅器４８Ａと復調回路４８Ｂとから形成されている。
【００４３】
図３７は、図３６中に示したＨＰＡ部に含まれる送受信切り替え用スイッチ回路４５の動作を示したものである。送受信切り替え用スイッチ回路４５は、図３７中に示すスイッチＳＷに相当する。たとえば、スイッチＳＷによって、送受信用アンテナ４４が送信側回路に含まれるパワーアンプモジュール４６と電気的に接続された場合には、送受信用アンテナ４４は送信用アンテナとして機能し、パワーアンプモジュール４６から送受信用アンテナ４４へは送信ＲＦ信号が送信される。
【００４４】
本実施の形態１において、上記スイッチＳＷは前述の本実施の形態１のＨＥＭＴで形成される。図３８に示すように、スイッチＳＷは、２個のＨＥＭＴＱ１と２個のＨＥＭＴＱ２とから形成されている。ＨＥＭＴＱ１およびＨＥＭＴＱ２は同時にオンとなることはなく、一方がオンの時には他方はオフとなる。すなわち、２個のＨＥＭＴＱ１のゲートに電圧Ｖｇ１が印加される（ＨＥＭＴＱ１がオンになる）時には、２個のＨＥＭＴＱ２のゲートには電圧は印加されず（ＨＥＭＴＱ２がオフになる）、パワーアンプモジュール４６から送受信用アンテナ４４へ送信ＲＦ信号が送信される。一方、２個のＨＥＭＴＱ２のゲートに電圧Ｖｇ２が印加される（ＨＥＭＴＱ２がオンになる）時には、２個のＨＥＭＴＱ１のゲートには電圧は印加されず（ＨＥＭＴＱ１がオフになる）、送受信用アンテナ４４からＬＮＡ４８へ受信ＲＦ信号が送信される。また、図３９に示すような回路図で示すことができる本実施の形態１のＨＥＭＴＱ１、Ｑ２において、スイッチング動作時におけるドレインバイアスＶｄ、ソースバイアスＶｓおよびゲートバイアスＶｇは、オフ時のゲートバイアスＶｇが−２．８Ｖである以外はすべてのバイアスは０Ｖとすることを例示できる。このような各バイアス条件下において、ＨＥＭＴＱ１、Ｑ２は、オン時には図４０に示すような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよびオン抵抗Ｒｏｎが形成される。また、ＨＥＭＴＱ１、Ｑ２は、オフ時には図４１に示すような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよび容量Ｃｄｓが形成される。
【００４５】
図４２は、上記送受信切り替え用スイッチ回路４５の詳細を示した回路図である。図４２に示すように、送受信切り替え用スイッチ回路４５は、たとえば複数バンドの信号を送受信可能な高周波モジュールに用いることができる。送受信切り替え用スイッチ回路４５は、上記ＨＥＭＴＱ１、Ｑ２の他にＨＥＭＴＱ３Ａ、Ｑ３Ｂ、Ｑ４を含む。送受信用アンテナ４４（図３６〜図３８参照）と電気的に接続する端子５６は、２個のＨＥＭＴＱ１のソース・ドレインの一方と電気的に接続している。端子５７はＨＥＭＴＱ１、Ｑ３Ａ、Ｑ３Ｂのゲートと電気的に接続し、上記電圧Ｖｇ１はこの端子５７を介して印加される。すなわち、ＨＥＭＴＱ３Ａ、Ｑ３Ｂのオンまたはオフは、ＨＥＭＴＱ１のオンまたはオフと連動することになる。送受信用アンテナ４４と電気的に接続する端子５８は、２個のＨＥＭＴＱ２のソース・ドレインの一方と電気的に接続している。端子５９はＨＥＭＴＱ２のゲートと電気的に接続し、上記電圧Ｖｇ２はこの端子５９を介して印加される。端子６０はＨＥＭＴＱ４のゲートと電気的に接続している。ＨＥＭＴＱ３Ａ、Ｑ３Ｂのソース・ドレインの一方は、ＨＥＭＴＱ２のソース・ドレインの端子５８と電気的に接続していない方と電気的に接続し、他方は容量Ｃ１を介して端子６１と電気的に接続している。また、端子６１は、接地電位と電気的に接続している。ＨＥＭＴＱ４のソース・ドレインの一方は、ＨＥＭＴＱ２のソース・ドレインの端子５８と電気的に接続していない方と電気的に接続し、他方は端子６２と電気的に接続している。端子６３は、接地電位と電気的に接続している。
【００４６】
（実施の形態２）
図４３は、本実施の形態２のＨＥＭＴの製造工程中の要部断面図である。
【００４７】
前記実施の形態１においては、メサエッチング法によってチップ領域の周辺部のキャップ層８、層間膜７、ショットキー層６、電子供給層５、チャネル層４および電子供給層３を除去し、素子分離部９を形成したが（図３参照）、本実施の形態２においては、図４３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとし、チップ領域の周辺部にｐ型の導電型（第２導電型）を有する不純物を導入することによって素子分離部９Ａを形成する。この時、導入する不純物としては、Ｈ＋イオン（水素イオン）またはＢ（ホウ素）を例示することができる。なお、素子分離部９Ａを形成する工程以外は、前記実施の形態１で説明した製造工程と同様である。このように、不純物の導入によって素子分離部９Ａを形成することにより、メサエッチングによる段差が形成されないので、その段差の製造上の形成位置の誤差を考慮して設ける活性領域の外周部の領域を小さくすることができる。すなわち、前記実施の形態１に比べて平面では素子分離部９Ａで規定される活性領域が小さくなるので、ソース電極（図８参照）、ドレイン電極（図８参照）、ゲート電極１７（ゲートパッド１７Ａを含む（図８参照））、配線２１、２２、２３（図１５参照）、配線３２、３３（図２０参照）を効率よく配置することが可能となる。その結果、前記実施の形態１に比べてチップを小型化することができる。
【００４８】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５０】
本発明の半導体装置は、たとえば携帯電話などの移動体通信機器に搭載される高周波モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にて、スイッチング素子として適用することができる。
【符号の説明】
【００５１】
１  基板
２  バッファ層
２Ａ、２Ｃ  ＧａＡｓ層
２Ｂ、２Ｄ  ＡｌＧａＡｓ層
３  電子供給層
４  チャネル層
４Ａ、４Ｅ  ＡｌＧａＡｓ層
４Ｂ、４Ｄ  ＧａＡｓ層
４Ｃ  ＩｎＧａＡｓ層
５  電子供給層
６  ショットキー層（電子供給層）
７  層間膜
８  キャップ層
９  素子分離部（素子分離領域）
９Ａ  素子分離部（素子分離領域）
１０  酸化シリコン膜
１１、１２  開口部
１３  ソース電極
１４  ドレイン電極
１５  保護膜
１６  開口部
１７  ゲート電極（第１ゲート部）
１７Ａ  ゲートパッド（第２ゲート部）
１８  層間絶縁膜
１９、２０  開口部
２１、２２、２３  配線
２４  層間絶縁膜
２５、２６  開口部
２７  Ｍｏ／Ａｕ／Ｍｏ膜
２８  フォトレジスト膜
２９、３０  開口部
３１  Ａｕ膜
３２、３３  配線
３４  ポリイミド膜
３５  開口部
４０  ＨＰＡ部
４１  高周波ＩＣ部
４２  ベースバンドＬＳＩ部
４４  送受信用アンテナ
４５  送受信切り替え用スイッチ回路
４６  パワーアンプモジュール
４７  高周波フィルタ
４８  ＬＮＡ
４８Ａ  増幅器
４８Ｂ  復調回路
４９  ＰＧＡ
５０  デジタル制御水晶発振器
５１  ＲＦＶＣＯ
５２  出力制御部
５３  ＶＧＡ
５４  変調回路
５５  レギュレータ
５６〜６３  端子
１０１  半導体基板
１０２  ソース電極
１０３  ドレイン電極
１０４  ゲート電極
１０４Ａ  ゲートパッド
１０５  ソース配線
１０６  ドレイン配線
１０７  ゲート配線
Ｃ１  容量
Ｑ１、Ｑ２、Ｑ３Ａ、Ｑ３Ｂ、Ｑ４  ＨＥＭＴ
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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