(57)【要約】      （修正有）【課題】素子領域における結晶欠陥が抑制され、ダイシング及びブレーキングの精度を高めることが容易な半導体素子およびその製造方法を提供する。【解決手段】主面及び側面を有し、前記側面は前記主面側から設けられた切り欠き部１２の側壁を含む基板１０と、前記主面上に設けられ、前記切り欠き部の前記側壁上に延在し、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）からなる積層体２０を備えることにより、切り欠き部１２に集中して発生しやすい結晶欠陥やボイドをさけ、積層体の素子領域ＡＲに欠陥密度が少なく、信頼性の高い半導体素子形成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面及び側面を有し、前記側面は前記主面側から設けられた切り欠き部の側壁を含む基板と、
前記主面上に設けられ、前記切り欠き部の前記側壁上に延在し、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）からなる積層体と、
を備えたことを特徴とする半導体素子。
【請求項２】
前記切り欠き部は、第１の方向に延在する第１の切り欠き部と、第１の方向と交差する第２の方向に延在する第２の切り欠き部と、を含み、
前記第１の方向は、＜１−１００＞または＜１１−２０＞と平行であることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記基板は、サファイヤ、ＳｉＣ、およびＧａＮのいずれかからなり、
前記基板の前記主面には、前記切り欠き部の深さよりも小さい高さを有する凸部が設けられ、
前記積層体は発光層を含み、前記基板の側とは反対側の前記積層体の面は平坦とされることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記主面は、前記凸部の非形成領域を有し、  
前記側壁は、前記非形成領域に設けられたことを特徴とする請求項３記載の半導体素子。
【請求項５】
前記側壁上における結晶欠陥密度は、前記主面上における結晶欠陥密度よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体素子。
【請求項６】
前記主面と前記側壁との間の傾斜角は、９０度以上かつ１３５度以下の範囲とされることを特徴とする請求項１〜５のいずれか１つに記載の半導体素子。
【請求項７】
前記積層体は、前記切り欠き部の底面上に延在したことを特徴とする請求項１〜６のいずれか１つに記載の半導体素子。
【請求項８】
基板の主面の側から所定の深さを有する凹部を形成する工程と、
ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）からなり、前記凹部の上および前記主面の上を覆うように積層体を結晶成長する工程と、
前記積層体及び前記基板を、前記凹部に沿ってダイシング及びブレーキングを行う工程と、
を備えたことを特徴とする半導体素子の製造方法。
【請求項９】
前記凹部を形成する工程は、第１の方向に延在する第１の凹部と、前記第１の方向と交差する第２の方向に延在する第２の凹部と、を形成する工程を含み、
前記第１の方向を、＜１−１００＞または＜１１−２０＞と平行にすることを特徴とする請求項８記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
窒化物系半導体は、ＧａＡｓと比べてバンドギャップが広く電子飽和速度が高いことから、発光素子、高周波素子、高出力スイッチング素子などへの応用が拡大することが期待される。
【０００３】
また、例えば、窒化物系半導体を用いた発光素子は、紫外から青紫色波長範囲の光を放出可能である。例えば、青紫色光を吸収し波長変換された黄色光を放出可能な蛍光体粒子を備えた発光装置では、青紫色光と、黄色光と、混合光として、白色光や白熱電球色光を得ることができる。
【０００４】
サファイヤ基板の上に半導体積層体が設けられた半導体素子や発光素子は、チップへの分離工程において、サファイヤ基板の主面に垂直となる方向に割れず、斜め方向や曲がって割れることがある。六方晶系結晶であるサファイヤを結晶方向と異なる方向にスクライブする場合、特にチップに割れや欠けを生じやすい。このために、半導体素子のチップ収量が低下する問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２９６７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
素子領域における結晶欠陥が抑制され、ダイシング及びブレーキングの精度を高めることが容易な半導体素子およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、主面及び側面を有し、前記側面は前記主面側から設けられた切り欠き部の側壁を含む基板と、前記主面上に設けられ、前記切り欠き部の前記側壁上に延在し、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）からなる積層体を備えた半導体素子が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる半導体素子の模式断面図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態の製造方法のうち積層体形成までの工程断面図である。
【図３】図３（ａ）および（ｂ）はチップ分離までの工程断面図である。
【図４】第２の実施形態にかかる発光素子の模式断面図である。
【図５】図５（ａ）〜（ｃ）は、第２の実施形態の製造方法のうち積層体形成までの工程断面図である。
【図６】結晶成長前の基板の模式平面図である。
【図７】図７（ａ）および（ｂ）はチップ分離までの工程断面図である。
【図８】スクライブ工程前のウェーハの模式平面図である。
【図９】第２の実施形態の変形例にかかる発光素子の模式断面図である。
【図１０】図１０（ａ）〜（ｃ）は比較例にかかる発光素子の模式図である。
【図１１】第３の実施形態の模式断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第３の実施形態にかかる発光素子の製造方法のうち積層体形成までの工程断面図である。
【図１３】結晶成長前の基板の模式平面図である。
【図１４】図１４（ａ）および（ｂ）はチップ分離までの工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は本発明の第１の実施形態にかかる半導体素子の模式断面図、図１（ｂ）〜（ｄ）は基板に設けられた切り欠き部の模式断面図、である。
基板１０の主面１０ａの側から所定の深さＤ１を有する切り欠き部１２が設けられている。切り欠き部１２の表面の少なくとも一部および基板１０の主面１０ａには、ＩｎＧａＡｌＮからなる積層体２０が設けられている。例えば、研磨後の基板１０の厚さは１００μｍ、所定の深さＤ１は１０μｍ、などとすることができる。また、例えば、Ｄ１はＤ２よりもよりも大きく、かつ切り欠き部１２の側壁１２ａと基板１０の主面１０ａとの間の傾斜角θＮは、例えば９０〜１３５度の範囲とされる（９０°≦θＮ≦１３５°）。このようにすると、切り欠き部１２の側壁１２ａに供給される原料が単位面積当たり、平坦部より減少するため、膜厚を薄くできるのでより好ましい。
【００１０】
なお、本明細書において、「ＩｎＧａＡｌＮ」とは、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）なる組成式で表され、アクセプタまたはドナーとなる元素を含んでいてもよいものとする。
【００１１】
切り欠き部１２の断面は、図１（ｂ）のように傾斜した側壁１２ａと底面とを含む構造、図１（ｃ）のように垂直な側壁１２ａと底面を含む構造、図１（ｄ）のように底面を殆ど含まない構造、などとすることができる。なお、基板１０は、サファイヤ、ＧａＮ、ＳｉＣ、などとすることができる。
【００１２】
このように、切り欠き部１２の少なくとも側壁１２ａと、主面１０ａと、にまたがってＩｎＧａＡｌＮからなる積層体２０が設けられている。この場合、基板１０の主面１０ａの面方位は、半導体素子の特性が所望の特性となるように選択される。ところが、切り欠き部１２の側壁１０ａは、主面１０ａに対して傾斜角θＮを有している。このために、破線で表すスクライブ領域ＳＲの積層体２０は、結晶性に乱れを生じやすい。これらの結晶性の乱れにより、切り欠き部１２の近傍は空格子点や格子間原子のような点欠陥、転位、転位を伴った積層欠陥、などを含む結晶欠陥、またはボイドなどが平坦部よりも発生しやすい。このため、この領域の積層体２０は多結晶領域を含みやすい。
【００１３】
結晶欠陥やボイドは、切り欠き部１２に集中して発生しやすいが、積層体２０の平坦な主面１０ａ上である素子領域ＡＲまで広がることが抑制される。この結果、素子領域ＡＲの上の積層体２０の結晶欠陥密度は、切り欠き部のような段差を有していないウェーハの平坦な面の上の積層体の結晶欠陥密度と同一であるか、またはそれよりも低くすることが可能である。このために、信頼性の高い半導体素子を得ることが容易となる。
【００１４】
なお、転位などによる結晶欠陥密度は、例えば結晶面をエッチング処理し、生じたエッチピットをＳＥＭ（Scanning  Electron  Microscope)などを用いて観察することにより測定可能である。
【００１５】
半導体素子がダイオードの場合、積層体２０の第１導電型層の上に第１電極３１、その上に第１パッド電極３２、第２導電型層の上に第２電極４０、その上に第２パッド電極４２、がそれぞれ設けられる。また、半導体素子がＦＥＴ(Field  Effect  Transistor)、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field  Effect Transistor)、ＩＧＢＴ（Insulated  Gate Bipolar Transistor)、トランジスタ、の場合、さらに第３の電極、第３のパッド電極などを設ける。
【００１６】
図２（ａ）〜（ｃ）は、第１の実施形態にかかる半導体素子の製造方法のうち積層体形成までの工程断面図である。図２（ａ）のように、基板１０の上にＳｉＯ２などのマスク材を形成し、マスク材５２の上にフォトレジスト膜４９をパターニングする。マスク材５２をエッチングすると、スクライブ領域ＳＲとする基板１０の主面１０ａの一部が露出する。この場合、スクライブ領域ＳＲとする領域に合わせマークを設けておく。
【００１７】
図２（ｂ）のように、フォトレジスト膜４９を除去後、マスク材５２をマスクに、基板１０の主面１０ａ側から、例えば幅が１０μｍ、深さＤ１が１０μｍの凹部（溝部）１０ｂをＲＩＥ（Reactive  Ion Etching)などを用いて形成し、マスク材５２を除去する。このようにして、第１の方向に延在する溝部１０ｂが形成される。また、第１の方向とは交差する第２の方向にも、溝部１０ｂが形成される。なお、フォトレジスト膜をマスクにＲＩＥを行うことも可能である。また、ＲＩＥ加工により溝部１０ｂのラフネスは平坦度のそれよりも悪化するため、多結晶化が促進される。溝部１０ｂのラフネスはＲＩＥ条件を一部変更し、堆積物を制御して形成したり、追加のウェット処理により付加することも可能である。平坦部の１０倍以上のラフネスとなるように粗面化により効果を促進させることができる。
【００１８】
続いて、図２（ｃ）のように、基板１０の主面１０ａに、積層体２０を、例えばＭＯＣＶＤ(Metal  Organic Chemical Vapor Deposition)法やＭＢＥ（Molecular Beam Epitaxy)法を用いて結晶成長する。この場合、溝部１０ｂに延在した積層体２０の上方に凹みを残すように結晶成長を行うと、溝部１０ｂに結晶欠陥を集中させることができる。これに対して平坦な主面では結晶欠陥が抑制される。すなわち、本製造方法では、スクライブ領域ＳＲ近傍に結晶欠陥をより集中させ、平坦な素子領域ＡＲへの結晶欠陥の広がりを低減することが容易となる。このような効果を、「ゲッタリング効果」と呼ぶことにする。なお、主面１０ａの面方位は、（０００１）面から０±１５度の範囲の傾斜角度を有するものとすることができる。また、（１１−２２）面や（１−１００）面などとすることもできる。また、凹部１０ｂは結晶成長条件や、凹部１０ｂのアスペクト比を大きくすることにより、ボイドを含む状態にすることも可能であるがその効果は変わらない。このように平坦部と凹部１０ｂとの形態差、結晶面差、平坦度差、を素子サイズで変化させることによってそれによる結晶成長モードを局所的に変化させ、出来上がった結晶の形態（Ｉｎの偏析、多結晶化、ラフネスの増大等）、特性（破断強度、色、透過率、低効率等）を変えることができる。
【００１９】
図３（ａ）および（ｂ）はチップ分離までの工程断面図である。
第１電極３１、その上に第１パッド電極３２をそれぞれ形成する。このパターニングには合わせマークを用いる。結晶欠陥が多い溝部１０ｂは、高倍率顕微鏡では黒く見えるのでパターン認識が容易である。この結果、出来上がった素子は周辺部が黒く縁どられるため、チップの外観検査時の画像認識精度が上がり、精度よく不良チップの除去ができる。
【００２０】
さらに、第２電極４０、第２パッド電極４２、を形成する。続いて、基板１０を所定の厚さまで研磨すると図３（ａ）のようになる。研磨後の基板１０の厚さは、例えば１００〜１５０μｍとすることができる。さらにダイアモンドダイシング、ブレーキング工程により個々のチップに分離する。なお、ＹＡＧレーザ装置を用いて、溝部１０ｂの下方をレーザ照射領域１０ｆとすると、レーザ照射領域１０ｆが起点となり確実にダイシングラインを形成することができる。さらに、スクライブ領域ＳＲの中心線上に、先端が鋭い刃５６を基板１０の裏面側から当接し、ウェーハに荷重を加えると、溝部１０ｂが図１に表す２つの切り欠き部１２として分離される。スクライブ領域ＳＲの溝幅は、結晶方位の方向と交差する方向に沿った溝幅を結晶方位の方向に沿った溝幅よりも広くすると、より確実に分割することができる。なお、第１の方向は、例えば＜１−１００＞または＜１１−２０＞と平行な方向とすることができる。また、切り欠き部１２の幅は、溝幅の２分の１となる。
【００２１】
なお、ＩｎＡｌＧａＮは硬い材料であるが切り欠き部１２において結晶欠陥が多く、結晶成長工程における積層体２０の熱応力が成長後に緩和される。このため、基板１０の反りが低減される。また多結晶領域を含む切り欠き部１２は、スクライブが容易となり、六方晶系であるＩｎＧａＡｌＮからなる積層体２０の割れ、欠けが低減できる。他方、基板１０に設けられた切り欠き部１２により、ダイシングやブレーキング工程で生じる応力は溝部１０ｂの近傍に集中できる。このために、サファイヤ、ＳｉＣ、ＧａＮなどからなる六方晶系材料であり、かつ硬い基板であっても確実にスクライブすることが可能となる。すなわち、基板の割れ、欠けが低減され、ダイシング及びブレーキングの精度が改善される。このため、例えばスクライブ領域の幅を１０μｍ以下とすることができる。結果として、チップの収量を高めることができる。
【００２２】
図４は、第２の実施形態にかかる発光素子の模式断面図である。
基板１０はサファイヤとし、積層体２０は、基板１０側から、ｎ型層２３、発光層２２、ｐ型層２１、を有するものとする。ｐ型層２１の上面にはＩＴＯ（Indium Tin Oxide)などの透明導電膜からなるｐ側電極３０、さらにその上にはｐ側パッド電極３２が設けられている。また、ｎ型層２３の一部が露出するまで、積層体２０を上方からエッチング除去し、ｎ側電極４０およびｎ側パッド電極４２を設ける。このようにすると、注入電流はｐ側電極３０内で広がり、発光層２２内にホールを注入する。他方、ｎ側電極４０からの注入電子が発光層２２に注入され、発光再結合を生じる。この場合、「ゲッタリング効果」により結晶欠陥が低減された発光層２２は、信頼性を高く保つことができる。なお、導電型はこれに限定されず、それぞれを反対導電型としてもよい。
【００２３】
図５（ａ）〜（ｃ）は、第２の実施形態にかかる発光素子の製造方法のうち積層体形成までの工程断面図である。
図５（ａ）のように、例えば直径Ｗ１が３μｍとなるフォトレジスト膜５０のドットパターンを形成する。ドットパターンのフォトレジスト膜５０をマスクとし、ドット１０ｄの高さＴ１が１μｍとなるようにＲＩＥを用いて基板１０を表面側からエッチング除去する。この場合、基板１０の主面１０ａは、高さＴ１のドット１０ｄの表面と、ドット１０ｄの周囲を取り囲む底面と、を有するものとする。ドットパターンはスクライブ領域には、形成されない。また、第１の合わせマークがスクライブ領域に形成される。
【００２４】
続いて、全体にＳｉＯ２などからなるマスク材５２を成膜したのち、図５（ｂ）のように、ドット１０ｄが設けられた素子領域ＡＲを覆い、スクライブ領域ＳＲ１の幅ＷＳＲ１が１０μｍの開口部となるようにフォトレジスト膜５０のパターンを形成する。なお、この場合、第１の合わせマークを用いてパターンの重ね合わせを行うとともに、第２の合わせマークをスクライブ領域に形成する。
【００２５】
スクライブ領域とする領域の開口部のＳｉＯ２を溶液エッチング法などを用いて除去し、さらにフォトレジスト膜５０を除去する。マスク材５２をマスクに、基板１０の主面１０ａに、例えば幅ＷＳＲ１が１０μｍ、深さＤ１が１０μｍとなる溝部１０ｂをＲＩＥ（Reactive Ion Etching)などを用いて形成できる。なお、フォトレジスト膜をマスクにＲＩＥを行うことも可能である。この場合、溝部１０ｂの深さはドット１０ｄの高さよりも大きく形成する。
【００２６】
続いて、図５（ｃ）のように、ドット１０ｄおよび溝部１０ｂが形成された基板１０に、ＩｎＧａＡｌＮからなる積層体２０を、例えばＭＯＣＶＤ法やＭＢＥ法を用いて結晶成長する。この場合、溝形状の凹み２０ａを残すように結晶成長を行うと、結晶欠陥を溝部１０ｂに集中して発生することができる。また、高さＴ１が１μｍのドット１０ｄの上方は平坦にできる。
【００２７】
図６は、積層体を形成する前の基板の模式平面図である。
ドット１０ｄは、素子領域ＡＲに設けられ、スクライブ領域ＳＲ１、ＳＲ２に設けられない。また、スクライブ領域ＳＲ１、ＳＲ２の幅は、第１の方向と交差する方向に沿った幅ＷＳＲ１を第１の方向に沿った幅ＷＳＲ２よりも広くすると、より確実に分割できる場合がある。ドット１０ｄの形状は、発光層２２からの放出光を反射させ、上方での光取り出し効率を高めるように形成することが好ましい。
【００２８】
図７（ａ）および（ｂ）はチップ分離までの工程断面図である。
図７（ａ）のように、ＩＴＯからなる第１（ｐ側）電極３０、その上に第１（ｐ側）パッド電極３２をそれぞれ形成する。このパターニングにも第２の合わせマークを用いると合わせ精度を高めることができる。溝部１０ｂの上の積層体２０は結晶欠陥が多いので、第２の合わせマークは高倍率顕微鏡で見ると黒くなりパターンの認識が容易となる。
【００２９】
さらに、第２（ｎ側）電極４０、第２（ｎ側）パッド電極４２、ｐ側パッド電極３２を形成する。続いて、基板１０を所定の厚さまで研磨し、さらにダイアモンドまたはレーザダイシング工程を行い、ブレーキング工程により個々のチップに分離される。
【００３０】
図８は、スクライブ工程前のウェーハの部分模式平面図である。
スクライブ領域ＳＲ１とこれに直交するスクライブ領域ＳＲ２に挟まれた素子領域ＡＲは、ダイシングおよびブレーキング工程により、個々のチップに分離される。
【００３１】
図９は、第２の実施形態の変形例の模式断面図である。
電極工程ののち、切り欠き部１２の側壁１２ａの上の積層体を除去しても素子領域ＡＲの結晶欠陥が増加することはないので、信頼性を高く保つことができる。
【００３２】
図１０（ａ）〜（ｃ）は、比較例にかかる発光素子の模式図である。
図１０（ａ）のように、フォトレジスト膜１５０をマスクに形成したドット部１１０ｄの周りは、深さが１μｍの底面に取り囲まれている。ドット部１１０ｄは、スクライブ領域ＳＲ１０を含む基板１１０の表面に均一に形成されている。ドット部１１０ｄを有する側の面に、ＭＯＣＶＤ法やＭＢＥ法を用いてＩｎＧａＡｌＮからなる積層体１２０が形成される。ｐ型層１２１の上に、ＩＴＯからなるｐ側電極１３０、さらにその上にｐ側パッド電極１３２が形成される。他方、積層体１２０をエッチング法を用いて露出したｎ型層１２３にｎ側電極１４０、その上にｎ側パッド電極１４２、が形成される。
【００３３】
基板１１０に溝部が設けられない比較例の場合、基板１１０と積層体１２０との間で熱膨張率が異なるので結晶成長後の基板１１０には反りが発生する。基板１１０の口径が大きいほど、反りが大きくなる。例えば、直径が１００ｍｍの基板では、反りが１００μｍとなることもある。このような反りがあると、ウェーハの搬送工程での割れや欠け、または露光工程でのパターン異常、などを生じやすい。また、ダイシングやブレーキング工程で、基板に対して垂直方向に割れず、図１０（ｂ）のように曲がった方向に割れることや、欠けを生じることがある。このために、チップの収量が低下する。特に、結晶方向と異なる方位に割る場合、チップの欠けが増加しやすい。比較例において、スクライブ領域の幅を３０μｍよりも小さくすると、チップ収量がより低下する。
【００３４】
また、図１０（ｃ）の模式平面図のように、基板１１０の主面側に溝部が設けられないのでゲッター効果は不十分であり、素子領域ＡＲ１０の結晶欠陥を低減することは困難である。  
【００３５】
図１１（ａ）は第３の実施形態にかかる発光素子の模式断面図、図１１（ｂ）はその側面図、である。
スクライブ領域は、溝部ではなく基板１０に設けられた凹部１０ｅにより構成されている。すなわち、図１１（ｂ）の側面図のように、凹部１０ｅの中心線を含む平面において分割された凹部１０ｅの内部には積層体２０が設けられている。また、その中心線近傍には多結晶領域２０ｐが形成されるので結晶欠陥を集中させることが容易であり、ゲッタリング効果を高めることができる。また、この多結晶領域２０ｐが配列した方向に沿って積層体２０を分割すると、積層体２０の分割が確実にでき、チップの収量を高めることができる。
【００３６】
図１２（ａ）〜（ｃ）は第３の実施形態にかかる発光素子の製造方法の模式断面図である。
図１２（ａ）のように、直径３μｍのフォトレジスト膜５０のドットパターンを形成する。ドットパターンのフォトレジスト膜５０をマスクとし、ドット１０ｄの高さＴ１が１μｍとなるようにＲＩＥを用いて基板１０の表面を除去する。この場合、スクライブ領域ＳＲ３に、ドットパターンを形成しないが、第１の合わせマークを形成する。
【００３７】
素子領域ＡＲを覆い、スクライブ領域ＳＲ３に沿って幅ＷＳＲ３が６μｍの凹部１０ｅが設けられたフォトレジスト膜５０にパターンを形成する。凹部１０ｅの形状は限定されず、円または楕円などとすることができる。なお、この場合、第１の合わせマークを用いてパターンの重ね合わせを行うとともに、第２の合わせマークをスクライブ領域ＳＲ３に形成する。
【００３８】
図１２（ｂ）のように、このフォトレジスト膜をマスクにＳｉＯ２などのマスク材をエッチングする。さらに、に基板１０を深さ１０μｍとなるまでＲＩＥを行うと、Ｕ字またはＶ字形断面を有する凹部１０ｅがスクライブ領域ＳＲ３に沿って形成できる。その後ＳｉＯ２を除去する。また、フォトレジスト膜をマスクに基板１０をエッチングすることもできる。
【００３９】
図１２（ｃ）のように、ドット１０ｄおよび凹部１０ｅが形成された基板１０に、ＩｎＧａＡｌＮからなる積層体２０を、例えばＭＯＣＶＤ法やＭＢＥ法を用いて結晶成長する。この場合、凹部１０ｅ内に成長した積層体２０には結晶欠陥が発生しやすい。特に、凹部１０ｅの中心線近傍は多結晶領域２０ｐとなりやすい。他方、高さＴ１が１μｍのドット部１０ｄの上方は平坦とできる。
【００４０】
図１３は、積層体形成前の基板１０の模式平面図である。
スクライブ領域ＳＲ３、ＳＲ４に沿って、凹部１０ｅが設けられる。この場合、第１の方向と交差する方向に沿った凹部１０ｅの幅ＷＳＲ３は、第１の方向に沿った凹部１０ｅの幅ＷＳＲ４よりも広くすると、スクライブを容易にできる場合がある。凹部１０ｅの形状は限定されず、円または楕円などとすることができる。  
【００４１】
図１４（ａ）および（ｂ）はチップ分離までの工程断面図である。
図１４（ａ）のように、ＩＴＯからなるｐ側電極３０、その上にｐ側パッド電極３２をそれぞれ形成する。このパターニングにも第２の合わせマークを用いると合わせ精度を高めることができる。凹部１０ｅは結晶欠陥が多いので、第２の合わせマークは高倍率顕微鏡で見ると黒くなり認識が容易となる。また、凸部は結晶成長条件によって、ボイドを含む状態になることもあるが、認識や分離に効果あることは変わらない。
【００４２】
さらに、ｎ側電極４０、ｎ側パッド電極４２、ｐ側パッド電極３２を形成する。続いて、基板１０を所定の厚さまで研磨し、さらにダイアモンドダイシングまたはレーザダイシングを行い、ブレーキングにより個々のチップに分離される。
【００４３】
以上、第１〜第３の実施形態にかかる半導体素子およびこれらに付随した変形例において、基板のスクライブ領域に設けられた凹部の上のＩｎＧａＡｌＮ系積層体の結晶欠陥密度は、素子領域の積層体の結晶欠陥密度よりも高くする。すなわち、本実施形態の半導体素子では、結晶欠陥をスクライブ領域近傍に集中し、素子領域への結晶欠陥の広がる要因を抑制できる。このため、素子領域において結晶品質が高められ、信頼性を高めることが容易となる。
【００４４】
また、本実施形態にかかる半導体素子の製造方法では、スクライブ領域のＩｎＧａＡｌＮ系積層体は多結晶領域を有するなど結晶欠陥を多く含むため、積層体を精度よくダイシングおよびブレーキングすることができる。また、ダイシングおよびブレーキング工程において基板に設けられた凹部に応力が集中しやすく、ダイシングおよびブレーキングの精度をさらに高めることが容易となる。
【００４５】
このようなＩｎＧａＡｌＮ系半導体は、ＧａＡｓと比べてバンドギャップが広く電子飽和速度が高いことから、発光素子、高周波素子、高出力スイッチング素子などで応用が拡大できる。
【００４６】
以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら、本発明は、これらの実施形態に限定されない。本発明を構成する基板、切り欠き部、積層体、ＩｎＡｌＧａＮ系半導体、溝部、スクライブ領域、素子領域、電極、透明導電膜、などに関して、当業者が各種設計変更を行ったものであっても、本発明の主旨を逸脱しない限り、本発明の範囲に包含される。
【符号の説明】
【００４７】
１０  基板、１０ａ  主面、１０ｂ  凹（溝）部、１０ｄ  凸部、１０ｅ  凹部  １２  切り欠き部、１２ａ  側壁、２０  積層体、２０ｐ  多結晶領域、２２  発光層、ＡＲ  素子領域、ＳＲ、ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４  スクライブ領域、θＮ  傾斜角
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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