(57)【要約】【課題】ＣＰＵの処理タスクを軽減しかつ周波数の高いＰＷＭ制御を実現するためにＡＤ変換割込みの間引きを行うインバータ制御用半導体装置において、ＣＰＵのさらなる負担増大を招かないようにしながら、補間コンペア値の生成および今回コンペア値の更新制御の精度を改善する。【解決手段】ＰＷＭ出力波形生成部１０のコンペアレジスタ１３にロードするために後続コンペア値を一時的に格納しておく後続コンペア値バッファ２０と、ＰＷＭ出力波形生成の所定のタイミングから生成したロードタイミングで後続コンペア値バッファ２０の後続コンペア値をコンペアレジスタ１３にロードするロードタイミング制御部３０と、ＡＤ変換終了に伴う割込みを間引く割込み間引き区間に対応した後続コンペア値を求めて後続コンペア値バッファ２０に格納するハードウェア構成のコンペア値更新手段４０を備える。【選択図】図１
2011109764.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭの基準波形をコンペアレジスタに設定の今回コンペア値と比較し、その比較結果の論理反転のタイミングでデューティを定めたＰＷＭ出力波形を生成出力するＰＷＭ出力波形生成部と、
前記ＰＷＭ出力波形生成部におけるコンペアレジスタにロードするために、後続するＰＷＭ出力波形生成に用いる後続コンペア値を一時的に格納しておく後続コンペア値バッファと、
前記ＰＷＭ出力波形生成にかかわる所定のタイミングからロードタイミングを生成し、そのロードタイミングで前記後続コンペア値バッファの後続コンペア値を前記ＰＷＭ出力波形生成部のコンペアレジスタにロードするロードタイミング制御部と、
ＡＤ変換終了に伴う割込みを任意間隔で間引く割込み間引き区間に対応した前記後続コンペア値を求めて前記後続コンペア値バッファに格納するハードウェア構成のコンペア値更新手段とを備えたインバータ制御用半導体装置。
【請求項２】
前記後続コンペア値バッファは、次回コンペア値を格納しておく先頭のコンペアレジスタバッファ（先頭バッファ）と、前記割込み間引き区間の数の分の後続補間コンペア値を格納しておく後段のコンペアレジスタバッファキュー（後段バッファキュー）の組み合わせからなるキュー構造バッファで構成され、
前記ハードウェア構成のコンペア値更新手段は、前記次回コンペア値および前記割込み間引き区間の数の分の後続補間コンペア値を計算し、その計算結果の前記次回コンペア値を前記先頭バッファに転送するとともに、前記後続補間コンペア値を前記後段バッファキューに転送するコンペア値計算部を備え、さらに、前記ロードタイミング制御部はそのロードタイミングで、前記先頭バッファから前記次回コンペア値を今回コンペア値として前記ＰＷＭ出力波形生成部におけるコンペアレジスタにロードする制御を行うように構成されている請求項１に記載のインバータ制御用半導体装置。
【請求項３】
前記後続コンペア値バッファは、次回コンペア値を格納しておく前段のコンペアレジスタバッファ（前段バッファ）と、１回分の後続補間コンペア値を格納しておく後段のコンペアレジスタバッファ（後段バッファ）の組み合わせで構成され、
前記ハードウェア構成のコンペア値更新手段は、割込み実行区間毎にソフトウェア処理にて計算された前記次回コンペア値を前記前段バッファに転送するとともに、割込み間引き区間毎に前記１回分の後続補間コンペア値を計算して前記後段バッファに転送するコンペア値計算部を備え、さらに、前記ロードタイミング制御部はそのロードタイミングで、前記前段バッファから前記次回コンペア値を今回コンペア値として前記ＰＷＭ出力波形生成部におけるコンペアレジスタにロードし、次いで前記後段バッファから前記後続補間コンペア値を次回コンペア値として前記前段バッファにロードする制御を行うように構成されている請求項１に記載のインバータ制御用半導体装置。
【請求項４】
前記後続コンペア値バッファは、次回コンペア値を格納しておくメインのコンペアレジスタバッファ（メインバッファ）と、１回分の後続補間コンペア値を格納しておくサブのコンペアレジスタバッファ（サブバッファ）と、これらメインバッファとサブバッファとを選択切り替えするためのセレクタとの組み合わせで構成され、
前記セレクタは、割込み実行区間では前記メインバッファを選択し、割込み間引き区間では前記サブバッファを選択するように構成され、
前記ハードウェア構成のコンペア値更新手段は、割込み実行区間毎にソフトウェア処理にて計算された前記次回コンペア値を前記メインバッファに転送するとともに、割込み間引き区間毎に前記１回分の後続補間コンペア値を計算して前記サブバッファに転送するコンペア値計算部を備え、さらに、前記ロードタイミング制御部はそのロードタイミングで、前記割込み実行区間においては前記メインバッファから前記次回コンペア値を今回コンペア値として前記セレクタを介して前記ＰＷＭ出力波形生成部におけるコンペアレジスタにロードし、前記割込み間引き区間においては前記サブバッファから前記後続補間コンペア値を今回コンペア値として前記セレクタを介して前記ＰＷＭ出力波形生成部におけるコンペアレジスタにロードする制御を行うように構成されている請求項１に記載のインバータ制御用半導体装置。
【請求項５】
前記コンペア値計算部は、次々回の割込み実行区間において前記ＰＷＭ出力波形生成部のコンペアレジスタにロード予定の暫定コンペア値を計算する機能を有するとともに、その次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）を有し、さらに、前記割込み間引き区間に対応する前記後続補間コンペア値を、次回ロード予定の前記次回コンペア値と次々回ロード予定の前記暫定コンペア値との按分によって求めるように構成されている請求項２に記載のインバータ制御用半導体装置。
【請求項６】
前記コンペア値計算部は、次々回の割込み実行区間において前記ＰＷＭ出力波形生成部のコンペアレジスタにロード予定の暫定コンペア値を計算する機能を有するとともに、その次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）を有し、さらに、前記暫定コンペア値と前記次回コンペア値との差分を割込み間引き回数で除算して除算結果の調整値を求め、割込み間引き区間毎に、現在前記前段バッファに設定されている次回コンペア値に前記調整値を加算し、その加算結果を後続補間コンペア値として前記後段バッファに設定するように構成されている請求項３に記載のインバータ制御用半導体装置。
【請求項７】
前記コンペア値計算部は、次々回の割込み実行区間において前記ＰＷＭ出力波形生成部のコンペアレジスタにロード予定の暫定コンペア値を計算する機能を有するとともに、その次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）を有し、さらに、前記暫定コンペア値と前記次回コンペア値との差分を割込み間引き回数で除算して除算結果の調整値を求め、割込み間引き区間毎に、現在前記メインバッファに設定されている次回コンペア値に前記調整値を加算し、その加算結果を後続補間コンペア値として前記サブバッファに設定するように構成されている請求項４に記載のインバータ制御用半導体装置。
【請求項８】
前記コンペア値計算部は、前記暫定コンペア値の算出において、現在の回転子の回転速度と位相から前記暫定コンペア値を計算するように構成されている請求項５から請求項７までのいずれかに記載のインバータ制御用半導体装置。
【請求項９】
前記ＰＷＭ出力波形生成部は、前記今回コンペア値を格納する複数相分の前記コンペアレジスタのほか、
前記ＰＷＭの基準波形を生成するバイナリカウンタと、
前記バイナリカウンタの前記ＰＷＭの基準波形を前記複数相分のコンペアレジスタの前記今回コンペア値と比較する複数相分の比較部と、
複数相分の前記比較部の比較結果の論理反転のタイミングでデューティを定めた複数相分の前記ＰＷＭ出力波形を生成出力するＰＷＭ制御部とを備えている請求項１から請求項８までのいずれかに記載のインバータ制御用半導体装置。
【請求項１０】
さらに、ＡＤ変換終了に伴う割込みを任意間隔で間引く割込み間引き制御部を内蔵している請求項１から請求項９までのいずれかに記載のインバータ制御用半導体装置。
【請求項１１】
前記割込み間引き制御部は、前記バイナリカウンタのオーバーフローもしくはアンダーフローにて発生させるＡＤ変換割込み信号またはＡＤ変換終了時に発生させるＡＤ変換割込み信号を任意の間隔で間引くように構成されている請求項１０に記載のインバータ制御用半導体装置。
【請求項１２】
直流電圧を３相交流電圧に変換してモータを駆動するインバータ回路と、速度制御を行うインバータ制御回路とを備えたモータ駆動装置であって、前記インバータ制御回路のＰＷＭ制御周期の制御用に請求項１から請求項１１までのいずれかに記載のインバータ制御用半導体装置を搭載してあるモータ駆動装置。
【請求項１３】
冷媒を圧縮する圧縮機を有する室外機と、圧縮した冷媒を断熱膨張させる室内機と、前記圧縮機を駆動するモータおよび前記モータを駆動制御するモータ駆動装置とを備え、前記モータ駆動装置が、直流電圧を３相交流電圧に変換して前記モータを駆動するインバータ回路と、速度制御を行うインバータ制御回路とを有して構成された空調機であって、前記インバータ制御回路のＰＷＭ制御周期の制御用に請求項１から請求項１１までのいずれかに記載のインバータ制御用半導体装置を搭載してある空調機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（central processing unit）の処理タスクを軽減しかつ周波数の高い多相モータにおける複数の相電流のＰＷＭ制御（Palse Width Modulation：パルス幅変調）を実現するために、ＡＤ（Analogue to Digital）変換割込みの間引きを行うインバータ制御用半導体装置にかかわり、特には、補間コンペア値の生成および今回コンペア値の更新制御の精度を改善するための技術に関する。また、そのようなインバータ制御用半導体装置を搭載したモータ駆動装置および空調機に関する。
【背景技術】
【０００２】
近年、消費電力の低減などの観点から、ブラシレスモータのような高効率の電動機を任意の周波数で駆動するインバータが広く使用されている。ブラシレスモータのインバータ制御においては、モータの回転子の位置を検出する必要がある。位置センサを用いて回転子の位置を検出する場合、位置センサの取り付け場所の問題やコスト増大の問題がある。そこで、ＡＤ変換器を用いてモータに流れる電流を取得し、モータの位置と速度を推定するという方法が実用化されている。この場合、ソフトウェアにてＡＤ変換器をスタートさせるタイミング制御が必要があり、１シャント方式や３シャント方式など様々な手法が考案されている。しかし、いずれの方法も、モータの制御周期毎にＡＤ変換にて得た値を計算し、ＰＷＭ出力に変換する必要があるため、処理能力の高いＣＰＵと高速なＡＤ変換器が必要となる。
【０００３】
加えて近年ではスイッチング素子の発展に伴い、モータを低騒音、低振動で制御するためにモータ制御周期（キャリア周波数）を従来の数倍にも高めたい要望が出てきている。キャリア周波数を数倍に高めて制御するためには、マイコン内にさらに高速演算が可能なＣＰＵが必要となり、マイコンのさらなるコストアップにつながる。
【０００４】
特許文献１では、ＡＤ変換の実行頻度を制御することでＣＰＵの処理タスクを軽減するようにしている。また、特許文献２では、実行頻度低減のため処理を間引いた区間のＰＷＭ出力値を補間することにより、ＣＰＵ処理能力を上げずにモータ制御可能としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６６５７５号公報（段落［００２１］、［００４９］、［００５５］）
【特許文献２】特許第３６３４２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＡＤ変換の頻度を制限する構成では、割込み間引き区間のＡＤ変換結果が得られなくなり、次周期のＰＷＭデューティ出力値が計算できない。これに対して、あらかじめ設定しておいた任意の定数またはテーブルデータを加算して補間するか、または前回の位置情報をそのまま適用する方法がある。しかし、ＡＤ変換を間引く代わりにソフトウェア処理が必要となり、割り込みを発生させて計算させるため、ＣＰＵのタスク軽減の効果が薄れる。任意の定数またはテーブルデータを加算する方法では次周期のＰＷＭデューティ出力値の精度が悪く、非実用的であり、実際には使えない。
【０００７】
また、前回の設定値を保存しておき、今回の計算値との直線比例で割込み間引き区間のデューティを補正する方法がある。しかし、前回値より今回の計算値が大きければプラス方向の補間になり、前回値より今回の計算値が小さければマイナス方向の補間となり、補間の方向性にプラス・マイナスの変動があるため、正弦波状に制御するＰＷＭ制御においては精度悪化のタイミングが発生するおそれがある。
【０００８】
とりわけ、１つのマイコンで複数のモータを同時に制御する場合には、高速演算可能なＣＰＵと高速変換可能なＡＤ変換器が必要となる。同様に、１つのマイコンでモータ制御とシステム制御を両立させる場合にも、高速演算可能なＣＰＵと高速変換可能なＡＤ変換器が必要となる。しかし、これらのことは、マイコンのコストアップを招来する。また、近年は高速スイッチング素子の開発が進み、従来の数倍のキャリア周波数でモータ制御を行う傾向にあり、ＣＰＵの高性能化、ＡＤ変換器の高速化によるマイコンのコストアップが課題となる。
【０００９】
本発明は、このような事情に鑑みて創作したものであり、ＣＰＵの処理タスクを軽減しかつ周波数の高いＰＷＭ制御を実現するためにＡＤ変換割込みの間引きを行うインバータ制御用半導体装置において、ＣＰＵのさらなる負担増大を招かないようにしながら、補間コンペア値の生成および今回コンペア値の更新制御の精度を改善することを目的としている。
【課題を解決するための手段】
【００１０】
（１）本発明は、次のような手段を講じることにより上記の課題を解決する。図１を参照して説明する。
【００１１】
当該のインバータ制御用半導体装置は、ＣＰＵの外部にあるものとする。当該のインバータ制御用半導体装置の構成要素は、ＰＷＭ出力波形生成部１０と、後続コンペア値バッファ２０と、ロードタイミング制御部３０と、ハードウェア構成のコンペア値更新手段４０とである。
【００１２】
ＰＷＭ出力波形生成部１０は、今回のＰＷＭ出力波形生成に用いる今回コンペア値を一時的に格納しておくためのコンペアレジスタ１３を内蔵している。ＰＷＭ出力波形生成部１０は、ＰＷＭの基準波形をコンペアレジスタ１３に設定の今回コンペア値と比較し、その比較結果の論理反転のタイミングでデューティを定めたＰＷＭ出力波形を生成出力するものとして構成されている。後続コンペア値バッファ２０は、今回のＰＷＭ出力波形生成に対して後続するＰＷＭ出力波形生成に用いる後続コンペア値（複数回分または１回分）を一時的に格納しておくもので、この後続コンペア値バッファ２０の後続コンペア値がＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードされることになる。ロードタイミング制御部３０は、後続コンペア値バッファ２０の後続コンペア値をＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３へロードしてコンペアレジスタ１３における今回のコンペア値を更新する制御を司るもので、そのロードタイミングをＰＷＭ出力波形生成にかかわる任意のタイミングから生成するようになっている。なお、ＰＷＭ出力波形生成にかかわる任意のタイミングとしては、例えば、ＰＷＭ出力波形生成部１０における基準波形生成用のバイナリカウンタのオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）を利用することが可能である。
【００１３】
ハードウェア構成のコンペア値更新手段４０は、後続コンペア値バッファ２０における後続コンペア値を更新する制御を司るもので、割込み間引き制御部５０による割込み間引き区間（ＡＤ変換終了に伴う割込みを任意間隔で間引くもの）に対応する後続コンペア値を求めて後続コンペア値バッファ２０に格納する機能を有するものとして構成されている。ＡＤ変換終了に伴う割込み（ＡＤ変換割込み）を任意間隔で間引くものとして割込み間引き制御部５０があるが、このＡＤ変換割込みの間引きによってＣＰＵの処理タスクが軽減されることになる。
【００１４】
後続コンペア値バッファ２０における後続コンペア値を更新する機能を有するコンペア値更新手段４０を、ＣＰＵの外部において、インバータ制御用半導体装置に内蔵のハードウェア構成のものとして構築する。このハードウェア構成のコンペア値更新手段４０は、ＣＰＵの側でのソフトウェア処理によって得られたソフトウェア演算値を取り込んで、このコンペア値更新手段４０独自のハードウェア構成の下で、後続するＰＷＭ出力波形生成に用いる後続コンペア値を求めて後続コンペア値バッファ２０に格納する機能を有している。このハードウェア構成のコンペア値更新手段４０は、ＣＰＵからはデータを受け取りはするが、機能ブロックとしてはＣＰＵから独立した構成要素である。
【００１５】
なお、割込み間引き制御部５０については、当該のインバータ制御用半導体装置の外部にあってもよく、あるいは内蔵でもよい。また、ＡＤ変換制御部６０については、これを内蔵しているのでもよいし、あるいは内蔵していなくてもよい。
【００１６】
上記の構成によれば、割込み間引き制御部５０によってＡＤ変換終了に伴う割込みに間引きを与えるので、割込みに応答してＣＰＵが行う一連のソフトウェア処理が間引かれることになり、ＣＰＵの負担は軽減される。ＣＰＵの処理能力につき、高速化・高性能化の要請を軽減する上で寄与することになる。
【００１７】
ＣＰＵのソフトウェア処理の間引きを行うと、割込み間引き区間ではＣＰＵのソフトウェア処理による後続するＰＷＭ出力波形生成に用いる後続コンペア値として高精度なものが得られなくなる。そこで、これを補う必要が生じる。この補いを行うのが、本発明のハードウェア構成によるコンペア値更新手段４０である。このハードウェア構成のコンペア値更新手段４０は、割込み間引き制御部５０、ロードタイミング制御部３０および後続コンペア値バッファ２０との協働のもと、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３に設定しておくべき今回のＰＷＭ出力制御に用いるコンペア値を所定タイミングで更新するものである。これで後続コンペア値、今回コンペア値として比較的精度の高いものが得られる。しかも、このコンペア値更新手段４０はハードウェア構成のものであって、ＣＰＵの能力を借りるソフトウェア処理を伴うものではないので、ＣＰＵの処理能力につき高速化・高性能化を要請することにはならない。
【００１８】
ＣＰＵは、後続するＰＷＭ出力波形生成に用いる後続コンペア値の演算のためのソフトウェア処理を省略してよいので、負担が軽減される。また、このソフトウェア処理の省略に関連して、ＡＤ変換処理も間引いてよいことになるから、ＡＤ変換器についても、その処理能力につき、高速化・高性能化の要請を軽減する上で寄与することになる。
【００１９】
ロードタイミング制御部３０は、ＰＷＭ出力制御にかかわる任意のタイミングからロードタイミングを生成するものであり、これもＣＰＵのソフトウェア処理から独立したハードウェア構成で実現されるので、ＣＰＵの処理能力につき高速化・高性能化を要請するものとはならない。
【００２０】
後続コンペア値バッファ２０は、ハードウェア構成のコンペア値更新手段４０がＣＰＵ側から取り込んだソフトウェア演算値に基づいて得られた後続コンペア値を、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３へのロードのために格納しておく機能のものであって、従来技術概念でのコンペアレジスタバッファを少し拡張するだけのものであり（詳しくは後述する）、この後続コンペア値バッファ２０の存在も、ＣＰＵの処理能力につき高速化・高性能化を要請するものとはならない。
【００２１】
詳しくは後述するが、あらかじめ概要を説明しておくと、後続コンペア値バッファ２０にはいくつかのタイプがあり、
（Ａ）コンペアレジスタバッファをキュー構造タイプのコンペアレジスタバッファ（先頭バッファおよび後段バッファキュー）に改変する態様、
（Ｂ）コンペアレジスタバッファを前段のコンペアレジスタバッファ（前段バッファ）と後段のコンペアレジスタバッファ（後段バッファ）とに分ける態様、
（Ｃ）コンペアレジスタバッファをメインのコンペアレジスタバッファ（メインバッファ）とサブのコンペアレジスタバッファ（サブバッファ）とに分け、区間の相違に応じて選択するためのセレクタを追加する態様
などがある。
【００２２】
以上を要するに、本発明によるインバータ制御用半導体装置は、
ＰＷＭの基準波形をコンペアレジスタ１３に設定の今回コンペア値と比較し、その比較結果の論理反転のタイミングでデューティを定めたＰＷＭ出力波形を生成出力するＰＷＭ出力波形生成部１０と、
ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードするために、後続するＰＷＭ出力波形生成に用いる後続コンペア値を一時的に格納しておく後続コンペア値バッファ２０と、
前記ＰＷＭ出力波形生成にかかわる所定のタイミングからロードタイミングを生成し、そのロードタイミングで後続コンペア値バッファ２０の後続コンペア値をＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードするロードタイミング制御部３０と、
ＡＤ変換終了に伴う割込みを任意間隔で間引く割込み間引き区間に対応した後続コンペア値を求めて後続コンペア値バッファ２０に格納するハードウェア構成のコンペア値更新手段４０とを備えたものである。
【００２３】
この構成によれば、ＣＰＵの処理タスクを軽減しかつ周波数の高いＰＷＭ制御を実現するためにＡＤ変換割込みの間引きを行うようにしたインバータ制御用半導体装置において、次の作用を発揮する。すなわち、ＡＤ変換終了に伴う割込みを任意間隔で間引く割込み間引き区間に対応した後続コンペア値を求め、さらにその後続コンペア値を後続コンペア値バッファ２０に格納する制御において、その制御の主体をハードウェア構成のコンペア値更新手段４０としてあって、ソフトウェア処理を伴わないことから、ＣＰＵのさらなる負担増大は招かずにすむ。
【００２４】
先に、後続コンペア値バッファ２０にはいくつかのタイプがあるとして、（Ａ），（Ｂ），（Ｃ）の３つのタイプを挙げた。以下、この３つのタイプについて順次説明する。
【００２５】
（２）上記の（Ａ）のコンペアレジスタバッファをキュー構造タイプのコンペアレジスタバッファ（先頭バッファおよび後段バッファキュー）に改変する態様は、次のようなものである。図２を参照して説明する。後続コンペア値バッファ２０は、先頭のコンペアレジスタバッファ（先頭バッファ）２１と、後段のコンペアレジスタバッファキュー（後段バッファキュー）２２，２３，２４の組み合わせからなるキュー構造バッファで構成されている。キュー（queue）というのは、常に後方からデータが追加され、先頭側からデータを取り出す格納方式（先入れ先出し方式：ＦＩＦＯ）のことである。ここでは、後続コンペア値は、次回コンペア値と後続補間コンペア値とを一括したものに相当する。
【００２６】
先頭バッファ２１は次回コンペア値を格納しておくようになっている。後段バッファキュー２２，２３，２４は、後続補間コンペア値を格納しておくもので、少なくとも割込み間引き区間の数の分だけは用意されている。例えば、４回の割込みがあり、そのうちの３回を間引くとすると、割込み間引き区間の数は３である。この場合、後続補間コンペア値を格納しておく後段バッファキュー２２，２３，２４は少なくとも３段ということである。一般的にｑ回の割込みのうちｍ回を間引くとすると（ｍ＜ｑ）、割込み間引き区間の数はｍであり、後続補間コンペア値を格納しておく後段バッファキューの段数は少なくともｍ段ということである。割込み間引き区間の数が１のときは後段バッファキューは１段のみとなる。後続補間コンペア値というのは、次回の補間コンペア値、そしてｍ≧２の場合には次々回の補間コンペア値、さらに次の回の補間コンペア値を一括したもので、これらは、第１段目のバッファキュー２２、第２段目のバッファキュー２３、第３段目のバッファキュー２４に格納されることになる。ロードタイミング制御部３０は、ＰＷＭ出力制御にかかわる任意のタイミングからロードタイミングを生成する。ロードタイミング制御部３０による所定のロードタイミングで後続コンペア値バッファ２０からＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３へのロードの制御が行われたときは、先頭バッファ２１の次回コンペア値がコンペアレジスタ１３にロードされ、後続コンペア値バッファ２０においては、第１段目の後段バッファキュー２２の後続補間コンペア値が先頭バッファ２１にシフトされ、第２段目の後段バッファキュー２３の後続補間コンペア値が第１段目の後段バッファキュー２２にシフトされ、第３段目の後段バッファキュー２４の後続補間コンペア値が第２段目の後段バッファキュー２３にシフトされるといった具合に順送りされる（キュー処理）。先頭バッファ２１からコンペアレジスタ１３へロードが行われると、あとは自動的にキュー処理が実行されることになる。
【００２７】
この（Ａ）のタイプの後続コンペア値バッファ２０の場合には、ハードウェア構成のコンペア値更新手段４０は次のように構成されている。ハードウェア構成のコンペア値更新手段４０は、次のような機能をもつコンペア値計算部４１を備えている。そのコンペア値計算部４１は、割込み間引き制御部５０の割込み実行区間でのソフトウェア処理にて計算された次回コンペア値を先頭バッファ２１に転送するとともに、割込み間引き区間の数の分の後続補間コンペア値を計算し、計算結果の後続補間コンペア値を後段バッファキュー２２，２３，２４に転送する。
【００２８】
なお、先頭バッファ２１の相数と、後段バッファキュー２２，２３，２４の相数について、３相のＰＷＭ制御の場合はともに３相分とし、一般的にｎ相のＰＷＭ制御の場合はともにｎ相分とする。ここで、後段バッファキュー２２，２３，２４の相数３相は、後段バッファキュー２２，２３，２４についての第１段目、第２段目、第３段目という段数３段とは別のものである。
【００２９】
以上を要するに、この項のインバータ制御用半導体装置は、上記（１）の構成において、
後続コンペア値バッファ２０は、次回コンペア値を格納しておく先頭のコンペアレジスタバッファ（先頭バッファ）２１と、割込み間引き区間の数の分の後続補間コンペア値を格納しておく後段のコンペアレジスタバッファキュー（後段バッファキュー）２２，２３，２４の組み合わせからなるキュー構造バッファで構成され、
ハードウェア構成のコンペア値更新手段４０は、次回コンペア値および割込み間引き区間の数の分の後続補間コンペア値を求め、その計算結果の次回コンペア値を先頭バッファ２１に転送するとともに、後続補間コンペア値を後段バッファキュー２２，２３，２４に転送するコンペア値計算部４１を備え、さらに、ロードタイミング制御部３０はそのロードタイミングで、先頭バッファ２１から次回コンペア値を今回コンペア値としてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードする制御を行うように構成されている。
【００３０】
この構成によれば、後続コンペア値バッファ２０をキュー構造バッファで構成してあるので、後続コンペア値バッファ２０は単一構成の構成要素でよく、配置面、配線面で有利となる。
【００３１】
（３）上記（Ｂ）のコンペアレジスタバッファを前段のコンペアレジスタバッファ（前段バッファ）と後段のコンペアレジスタバッファ（後段バッファ）とに分ける態様は、次のようなものである。図３を参照して説明する。後続コンペア値バッファ２０は、次回コンペア値を格納しておく前段のコンペアレジスタバッファ（前段バッファ）２５と、１回分の後続補間コンペア値を格納しておく後段のコンペアレジスタバッファ（後段バッファ）２６の組み合わせで構成されている。上記の（２）とは異なり、後段バッファ２６はキュー構造ではなく、前段バッファ２５と同等のものであって、ただ位置関係が後段になっているだけのものである。前段バッファ２５が格納するのは次回コンペア値１回分であるのと同様に、後段バッファ２６が格納するのは後続補間コンペア値１回分である。
【００３２】
この（Ｂ）のタイプの後続コンペア値バッファ２０の場合には、ハードウェア構成のコンペア値更新手段４０は次のように構成されている。ハードウェア構成のコンペア値更新手段４０は、次のような機能をもつコンペア値計算部４１を備えている。そのコンペア値計算部４１は、割込み実行区間毎にソフトウェア処理にて計算された次回コンペア値を前段バッファ２５に転送する。さらに、割込み間引き区間毎に１回分の後続補間コンペア値を計算して後段バッファ２６に転送する。
【００３３】
ロードタイミング制御部３０は、ＰＷＭ出力制御にかかわる任意のタイミングからロードタイミングを生成する。ロードタイミング制御部３０は、所定のロードタイミングで前段バッファ２５から次回コンペア値を今回コンペア値としてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードし、次いで後段バッファ２６から後続補間コンペア値を次回コンペア値として前段バッファ２５にロードする制御を行うように構成されている。
【００３４】
より詳しくは次のとおりである。コンペア値更新手段４０におけるコンペア値計算部４１は、割込み実行区間でソフトウェア処理にて計算された次回コンペア値を前段バッファ２５に格納する。また、割込み間引き区間で１回分の後続補間コンペア値を算出し、これを後段バッファ２６に格納する。ロードタイミング制御部３０は、割込み実行区間で、前段バッファ２５から次回コンペア値を今回コンペア値としてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードし、引き続いて後段バッファ２６から後続補間コンペア値を次回コンペア値として前段バッファ２５にロードする。次の割込み間引き区間において、コンペア値計算部４１は次の後続補間コンペア値を算出し、それを後段バッファ２６に格納する。さらに、ロードタイミング制御部３０は、所定のロードタイミングで前段バッファ２５から次回コンペア値を今回コンペア値としてコンペアレジスタ１３にロードし、引き続いて後段バッファ２６から後続補間コンペア値を次回コンペア値として前段バッファ２５にロードする。さらにその次の割込み間引き区間があれば、その割込み間引き区間においても、コンペア値計算部４１が次の後続補間コンペア値を算出し、それを後段バッファ２６に格納し、ロードタイミング制御部３０は、所定のロードタイミングで前段バッファ２５から次回コンペア値を今回コンペア値としてコンペアレジスタ１３にロードし、引き続いて後段バッファ２６から後続補間コンペア値を次回コンペア値として前段バッファ２５にロードする。
【００３５】
以上の動作を割込み間引き区間がなくなり、次の割込み区間になるまで繰り返し、割込み区間になれば次回コンペア値の前段バッファ２５への格納へと戻る。
【００３６】
なお、前段バッファ２５の相数と、後段バッファ２６の相数について、３相のＰＷＭ制御の場合はともに３相分とし、一般的にｎ相のＰＷＭ制御の場合はともにｎ相分とする。
【００３７】
以上を要するに、この項のインバータ制御用半導体装置は、上記（１）の構成において、
後続コンペア値バッファ２０は、次回コンペア値を格納しておく前段のコンペアレジスタバッファ（前段バッファ）２５と、１回分の後続補間コンペア値を格納しておく後段のコンペアレジスタバッファ（後段バッファ）２６の組み合わせで構成され、
ハードウェア構成のコンペア値更新手段４０は、割込み実行区間毎にソフトウェア処理にて計算された次回コンペア値を前段バッファ２５に転送するとともに、割込み間引き区間毎に１回分の後続補間コンペア値を計算して後段バッファ２６に転送するコンペア値計算部４１を備え、さらに、ロードタイミング制御部３０はそのロードタイミングで、前段バッファ２５から次回コンペア値を今回コンペア値としてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードし、次いで後段バッファ２６から後続補間コンペア値を次回コンペア値として前段バッファ２５にロードする制御を行うように構成されている。
【００３８】
このように構成すれば、後続コンペア値バッファ２０を同じ構成の２つのバッファ（前段バッファ２５と後段バッファ２６）で構成するので、構成の簡素化の面で有利である。
【００３９】
（４）上記（Ｃ）のコンペアレジスタバッファをメインのコンペアレジスタバッファ（メインバッファ）とサブのコンペアレジスタバッファ（サブバッファ）とに分け、区間の相違に応じて選択するためのセレクタを追加する態様態様は、次のようなものである。図４を参照して説明する。後続コンペア値バッファ２０は、次回コンペア値を格納しておくメインのコンペアレジスタバッファ（メインバッファ）２７と、１回分の後続補間コンペア値を格納しておくサブのコンペアレジスタバッファ（サブバッファ）２８と、これらメインバッファ２７とサブバッファ２８とを選択切り替えするためのセレクタ２９の組み合わせで構成されている。セレクタ２９の出力側はＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３につながっている。
【００４０】
上記（３）の場合は、その前段バッファ２５と後段バッファ２６とは、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３に対して、空間的位置関係において上位と下位の関係にある。上位と下位の関係にあるゆえに、前段と後段の呼称区別をしている。これら前段バッファ２５と後段バッファ２６とは、データ転送において時系列的関係をもっている。前段バッファ２５の次回コンペア値をＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードした後に、後段バッファ２６の後続補間コンペア値を前段バッファ２５に転送するという順序関係である。
【００４１】
これに対して本項の（４）の場合には、そのメインバッファ２７とサブバッファ２８とは、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３に対して、空間的位置関係では対等である。その対等な２つのバッファ２７，２８をセレクタ２９で選択するが、その選択において時間的要素が関与する。つまり、割込み間引き区間以外の区間ではセレクタ２９はメインバッファ２７を選択し、割込み間引き区間ではセレクタ２９はサブバッファ２８を選択する。このようにセレクタ２９を制御する信号が割込み間引き制御部５０から与えられる。選択されたものがメインバッファ２７であれ、サブバッファ２８であれ、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３へロードを行うタイミングはロードタイミング制御部３０による所定のロードタイミングである。
【００４２】
より詳しくは次のとおりである。コンペア値更新手段４０におけるコンペア値計算部４１は、割込み実行区間でソフトウェア処理にて計算された次回コンペア値をメインバッファ２７に格納する。また、割込み間引き区間で１回分の後続補間コンペア値を算出し、これをサブバッファ２８に格納する。
【００４３】
ロードタイミング制御部３０は、ＰＷＭ出力制御にかかわる任意のタイミングからロードタイミングを生成する。割込み間引き制御部５０は、割込み実行区間ではセレクタ２９にメインバッファ２７を選択させる。ロードタイミング制御部３０は所定のロードタイミングで、メインバッファ２７から次回コンペア値を今回コンペア値としてセレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードする。この場合、サブバッファ２８の状態は変わらない。
【００４４】
次の割込み間引き区間において、コンペア値計算部４１は次の後続補間コンペア値を算出し、それをサブバッファ２８に格納する。割込み間引き制御部５０は、割込み間引き区間ではセレクタ２９にサブバッファ２８を選択させる。ロードタイミング制御部３０は所定のロードタイミングで、サブバッファ２８から後続補間コンペア値を今回コンペア値としてセレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードする。さらにその次の割込み間引き区間があれば、その割込み間引き区間においても、コンペア値計算部４１が次の後続補間コンペア値を算出し、それをサブバッファ２８に格納し、ロードタイミング制御部３０は、所定のロードタイミングでサブバッファ２８から後続補間コンペア値を今回コンペア値としてセレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードする。
【００４５】
以上の動作を割込み間引き区間がなくなり、次の割込み区間になるまで繰り返し、割込み区間になれば次回コンペア値のメインバッファ２７への格納へと戻る。
【００４６】
なお、メインバッファ２７の相数と、サブバッファ２８の相数について、３相のＰＷＭ制御の場合はともに３相分とし、一般的にｎ相のＰＷＭ制御の場合はともにｎ相分とする。
【００４７】
以上を要するに、この項のインバータ制御用半導体装置は、上記（１）の構成において、
後続コンペア値バッファ２０は、次回コンペア値を格納しておくメインのコンペアレジスタバッファ（メインバッファ）２７と、１回分の後続補間コンペア値を格納しておくサブのコンペアレジスタバッファ（サブバッファ）２８と、これらメインバッファ２７とサブバッファ２８とを選択切り替えするためのセレクタ２９との組み合わせで構成され、
セレクタ２９は、割込み実行区間ではメインバッファ２７を選択し、割込み間引き区間ではサブバッファ２８を選択するように構成され、
ハードウェア構成のコンペア値更新手段４０は、割込み実行区間毎にソフトウェア処理にて計算された次回コンペア値をメインバッファ２７に転送するとともに、割込み間引き区間毎に１回分の後続補間コンペア値を計算してサブバッファ２８に転送するコンペア値計算部４１を備え、さらに、ロードタイミング制御部３０はそのロードタイミングで、割込み実行区間においてはメインバッファ２７から次回コンペア値を今回コンペア値としてセレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードし、割込み間引き区間においてはサブバッファ２８から後続補間コンペア値を今回コンペア値としてセレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロードする制御を行うように構成されている。
【００４８】
このように構成すれば、セレクタ２９を介してＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３につながっているメインバッファ２７とサブバッファ２８とは、コンペアレジスタ１３に対して離間が等価的である。上記（３）の場合には、コンペアレジスタ１３に対して後段バッファ２６は前段バッファ２５より遠くにあり、コンペアレジスタ１３へのロードが２段階にわたる。離間が等価な本構成では、メインバッファ２７からコンペアレジスタ１３へのロードもサブバッファ２８からコンペアレジスタ１３へのロードもともに１段であり、ロード中のノイズ外乱などからの悪影響を受ける可能性が低くなる。
【００４９】
本発明による上記の技術は、モータ駆動装置あるいは空調機において次のように展開される。
【００５０】
すなわち、本発明によるモータ駆動装置は、直流電圧を３相交流電圧に変換してモータを駆動するインバータ回路と、速度制御を行うインバータ制御回路とを備えたモータ駆動装置であって、前記インバータ制御回路のＰＷＭ制御周期の制御用に、上記のいずれかのインバータ制御用半導体装置を搭載したものである。
【００５１】
これによれば、３相交流モータの駆動制御で所定のタイミングで今回コンペア値を後続補間コンペア値に更新する制御において、搭載マイコンにおけるＣＰＵのさらなる負担増大は招かずに、高い周波数のＰＷＭ制御を実現することが可能となる。
【００５２】
また、本発明による空調機は、冷媒を圧縮する圧縮機を有する室外機と、圧縮した冷媒を断熱膨張させる室内機と、前記圧縮機を駆動するモータおよび前記モータを駆動制御するモータ駆動装置とを備え、前記モータ駆動装置が、直流電圧を３相交流電圧に変換して前記モータを駆動するインバータ回路と、速度制御を行うインバータ制御回路とを有して構成された空調機であって、前記インバータ制御回路のＰＷＭ制御周期の制御用に、上記いずれかのインバータ制御用半導体装置を搭載したものである。
【００５３】
これによれば、空調機の３相交流モータの駆動制御で所定のタイミングで今回コンペア値を後続補間コンペア値に更新する制御において、搭載マイコンにおけるＣＰＵのさらなる負担増大は招かずに、高い周波数のＰＷＭ制御を実現することが可能となる。
【発明の効果】
【００５４】
本発明によれば、ＣＰＵの処理タスクを軽減しかつ周波数の高いＰＷＭ制御を実現するためにＡＤ変換割込みの間引きを行うようにしたインバータ制御用半導体装置において、後続補間コンペア値を生成し、所定のタイミングで後続コンペア値バッファにおけるコンペア値を更新する制御主体をハードウェア構成のコンペア値更新手段としたので、ソフトウェア処理を伴わないことからＣＰＵのさらなる負担増大は招かずにすみ、所期の目的を達成することができる。
【００５５】
ＣＰＵの能力をことさら高める必要はなく、ＡＤ変換器としてもことさら高速化する必要がなく、コスト面で有利な展開が期待できる。ＰＷＭ制御のキャリア周波数を高いものとし、モータの低騒音・低振動制御および省エネ性の向上も期待される。
【００５６】
上記の効果は、ＣＰＵの負荷が小さくてすむことから、例えば１つのマイコンで複数のモータを同時に制御する場合や１つのマイコンでモータ制御とシステム制御を両立させる場合に有効に機能することになり、マイコンに要するコストの低減化に寄与する。
【図面の簡単な説明】
【００５７】
【図１】本発明におけるインバータ制御用半導体装置の基本的構成を示すブロック図
【図２】本発明におけるインバータ制御用半導体装置の基本的構成の１態様の構成を示すブロック図（その１）
【図３】本発明におけるインバータ制御用半導体装置の基本的構成の別の１態様の構成を示すブロック図（その２）
【図４】本発明におけるインバータ制御用半導体装置の基本的構成のさらに別の１態様の構成を示すブロック図（その３）
【図５】図２に対応した後続補間コンペア値の算出の説明図
【図６】図３、図４に対応した後続補間コンペア値の算出の説明図
【図７】本発明の実施例におけるＰＷＭ出力波形生成部の構成の１例を示すブロック図
【図８】本発明の実施例１におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図
【図９】本発明の実施例１におけるＰＷＭデューティ出力波形を示すタイミングチャート
【図１０】本発明の実施例２におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図
【図１１】本発明の実施例３におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図
【図１２】本発明の実施例４におけるインバータ制御用半導体装置を含むモータ駆動装置の構成を示す回路図
【図１３】本発明の実施例５におけるインバータ制御用半導体装置を含む空調機の構成を示す回路図
【発明を実施するための形態】
【００５８】
上記の〔課題を解決するための手段〕の項で述べたインバータ制御用半導体装置について、その実施の形態には次のようないくつかのものがある。
【００５９】
（５）上記の後続コンペア値バッファ２０を先頭バッファ２１と後段バッファキュー２２，２３，２４の組み合わせからなるキュー構造バッファとする（２）の構成において、コンペア値計算部４１が後続補間コンペア値を求めることについての実施の形態として、次のように構成することは好ましいものである。コンペア値計算部４１に、次々回の割込み実行区間においてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロード予定の暫定コンペア値を計算する機能をもたせる。そして、その計算結果の次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）４２をもたせる。さらに、コンペア値計算部４１は、割込み間引き区間に対応する後続補間コンペア値の算出に当たり、上記（２）の構成の先頭バッファ２１にある次回ロード予定の次回コンペア値と暫定バッファ４２にある次々回ロード予定の暫定コンペア値との按分によって後続補間コンペア値を求める。按分を直線比例とする場合、図５に示すように、次回コンペア値をＣ1-0、暫定コンペア値をＣ2-0′とし、割込み間引き回数（ｑ回の割込みのうちｍ回を間引く場合のｍ）とすると、
Ｃ2-0′−Ｃ1-0＝ΔＣ
ΔＣ／ｍ＝α
として、後続補間コンペア値は、
Ｃ1-1＝Ｃ1-0＋１・α
Ｃ1-2＝Ｃ1-0＋２・α
Ｃ1-3＝Ｃ1-0＋３・α
………
Ｃ1-m-1＝Ｃ1-0＋（ｍ−１）・α
で求めることができる。
【００６０】
参考：Ｃ1-m＝Ｃ1-0＋ｍ・α＝Ｃ1-0＋ΔＣ＝Ｃ1-0＋（Ｃ2-0′−Ｃ1-0）＝Ｃ2-0′
（６）上記の後続コンペア値バッファ２０を前段バッファ２５と後段バッファ２６の組み合わせとする（３）の構成において、コンペア値計算部４１が後続補間コンペア値を求めることについての実施の形態として、次のように構成することは好ましいものである。コンペア値計算部４１に、次々回の割込み実行区間においてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロード予定の暫定コンペア値を計算する機能をもたせる。そして、その計算結果の次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）４２をもたせる。さらに、コンペア値計算部４１は、割込み間引き区間に対応する後続補間コンペア値の算出に当たり、暫定バッファ４２にある暫定コンペア値と上記（３）の前段バッファ２５にある次回コンペア値との差分をとり、その差分を割込み間引き回数（ｑ回の割込みのうちｍ回を間引く場合のｍ）で除算し、その除算結果を調整値αとし、割込み間引き制御部５０において割込みを間引く毎に、現在前段バッファ２５に設定されている次回コンペア値に前記の調整値αを加算し、その加算結果を後続補間コンペア値として後段バッファ２６に設定する。
【００６１】
直線比例とする場合、図６に示すように、次回コンペア値をＣ1-0、暫定コンペア値をＣ2-0′とし、割込み間引き回数（ｑ回の割込みのうちｍ回を間引く場合のｍ）とすると、
Ｃ2-0′−Ｃ1-0＝ΔＣ
ΔＣ／ｍ＝α
として、後続補間コンペア値は、
最初の割込み間引き区間では、Ｃ1-1＝Ｃ1-0＋α
次の割込み間引き区間では、Ｃ1-2＝Ｃ1-1＋α
さらに次の割込み間引き区間では、Ｃ1-3＝Ｃ1-2＋α
………
さらに次の割込み間引き区間では、Ｃ1-m-2＝Ｃ1-m-3＋α
さらに次の割込み間引き区間では、Ｃ1-m-1＝Ｃ1-m-2＋α
のように１つ前の後続補間コンペア値を用いるようにしながら順次に求めることができる。
【００６２】
（７）上記の後続コンペア値バッファ２０をメインバッファ２７とサブバッファ２８とセレクタ２９の組み合わせとする（４）の構成において、コンペア値計算部４１が後続補間コンペア値を求めることについての実施の形態として、次のように構成することは好ましいものである。コンペア値計算部４１に、次々回の割込み実行区間においてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロード予定の暫定コンペア値を計算する機能をもたせる。そして、その次々回ロード予定の暫定コンペア値を格納しておく暫定コンペアレジスタバッファ（暫定バッファ）４２をもたせる。さらに、コンペア値計算部４１は、暫定バッファ４２にある暫定コンペア値と上記（４）のメインバッファ２７にある次回コンペア値との差分をとり、その差分を割込み間引き回数（ｑ回の割込みのうちｍ回を間引く場合のｍ）で除算し、その除算結果の調整値とし、割込み間引き制御部５０において割込みを間引く毎に、現在メインバッファ２７に設定されている次回コンペア値に前記の調整値を加算し、その加算結果を後続補間コンペア値としてサブバッファ２８に設定する。演算の数式関係は、上記（６）の場合と同様である。
【００６３】
（８）上記の（１）から（７）までの構成におけるコンペア値計算部４１につき、前記の暫定コンペア値の算出において、現在の回転子の回転速度と位相から暫定コンペア値を計算するように構成されているという態様がある。
【００６４】
（９）上記の（１）から（８）までの構成におけるＰＷＭ出力波形生成部１０につき、次のように構成することは好ましいものである。図７を用いて説明する。すなわち、前記の今回コンペア値を格納するｎ相分のコンペアレジスタ１３のほか、ＰＷＭの基準波形を生成するバイナリカウンタ１２と、バイナリカウンタ１２のＰＷＭの基準波形をｎ相分のコンペアレジスタ１３の今回コンペア値と比較するｎ相分の比較部１４と、ｎ相分の比較部１４の比較結果の論理反転のタイミングでデューティを定めたｎ相分のＰＷＭ出力波形を生成出力するＰＷＭ制御部１５とを備えているという態様である。１１は所定のＰＷＭの周期を設定するＰＷＭ周期設定レジスタである。
【００６５】
（１０）上記の（１）から（９）までの構成において、さらに、ＡＤ変換終了に伴う割込みを任意間隔で間引く割込み間引き制御部５０を内蔵しているという態様がある。
【００６６】
（１１）上記の（１０）の構成における割込み間引き制御部５０につき、バイナリカウンタ１２のオーバーフローもしくはアンダーフローにて発生させる割込み信号またはＡＤ変換終了時に発生させる割込み信号を任意の間隔で間引くように構成されているという態様がある。
【実施例】
【００６７】
以下、図面を参照して本発明の実施例について説明する。
【実施例１】
【００６８】
本発明の実施例１のインバータ制御用半導体装置は、前述のタイプ（Ａ）に対応するものである。
【００６９】
図８は本発明の実施例１におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図である。図８において、１は交流電圧源、２は交流電圧源１からの交流電圧を整流して直流電圧を生成するコンバータ、３はコンバータ２からの直流電圧を３相交流電圧（Ｕ相、Ｖ相およびＷ相）に変換するインバータ回路、４は３相モータ、５はインバータ回路３の母線に接続されてインバータ回路３の電流値を検出する電流検出器である。インバータ回路３は、生成した３相交流電圧（Ｕ相、Ｖ相およびＷ相）によりモータ４を駆動する。Ａはインバータ回路３を駆動制御するためのインバータ制御用半導体装置である。
【００７０】
インバータ制御用半導体装置Ａは、インバータ回路３を制御するＰＷＭ出力波形生成部１０と、インバータ回路３の母線に配置された電流検出器５で検出された電流をＡＤ変換するＡＤ変換制御部６０とを備えている。さらに、インバータ制御用半導体装置Ａは、後続コンペア値バッファ２０と、ロードタイミング制御部３０と、ハードウェア構成のコンペア値更新手段４０と、割込み間引き制御部５０とを備えている。
【００７１】
ＰＷＭ出力波形生成部１０は、ＰＷＭの基準波形のキャリア信号として三角波を生成するバイナリカウンタ１２と、今回の周期の各相通電電流のパルス幅（デューティ）を決定するための今回コンペア値ｘ，ｙ，ｚのそれぞれを格納するコンペアレジスタ１３ａ，１３ｂ，１３ｃと、三角波のキャリア信号と今回コンペア値ｘ，ｙ，ｚのそれぞれとの大小比較を行う比較部１４ａ，１４ｂ，１４ｃと、比較部１４ａ，１４ｂ，１４ｃによる比較結果に基づいて相電流制御信号ｕ，ｖ，ｗとその反転信号／ｕ，／ｖ，／ｗを生成して出力するＰＷＭ制御部１５とを有している。信号ｕはインバータ回路３を構成するスイッチ素子３ａを制御し、信号ｖはスイッチ素子３ｂを制御し、信号ｗはスイッチ素子３ｃを制御する。また、信号ｕ，ｖ，ｗの反転である信号／ｕ，／ｖ，／ｗはそれぞれスイッチ素子３ｄ，３ｅ，３ｆを制御する。コンペア値ｘはＵ相に通電する電流のパルス幅を決定するための値であり、コンペアレジスタ１３ａに格納されている。コンペア値ｙはＶ相に通電する電流のパルス幅を決定するための値であり、コンペアレジスタ１３ｂに格納されている。コンペア値ｚはＷ相に通電する電流のパルス幅を決定するための値であり、コンペアレジスタ１３ｃに格納されている。
【００７２】
後続コンペア値バッファ２０は、次周期の各相通電電流のパルス幅を決定するための次回コンペア値ｘ’，ｙ’，ｚ’のそれぞれを格納する先頭バッファ２１ａ，２１ｂ，２１ｃと、先頭バッファ２１ａ，２１ｂ，２１ｃに対して後段のキュー構造にあたる、第１の後段バッファキュー２２ａ，２２ｂ，２２ｃと、第２の後段バッファキュー２３ａ，２３ｂ，２３ｃと、第３の後段バッファキュー２４ａ，２４ｂ，２４ｃとを備えている。
【００７３】
割込み間引き制御部５０は、ＰＷＭ出力波形生成部１０におけるバイナリカウンタ１２のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）で発生する割込み信号またはＡＤ変換制御部６０によるＡＤ変換終了で発生する割込み信号を任意の間隔で間引くことができるように構成されている。例えば、４回中３回の信号を間引く場合には、割込み信号の４回中１回の割込み信号のみ受理し、割込み処理を実行する。割込み間引き制御部５０での割込み間引き区間の情報はハードウェア構成のコンペア値更新手段４０のコンペア値計算部４１に送られるようになっている。
【００７４】
ハードウェア構成のコンペア値更新手段４０は、コンペア値計算部４１と、３相分の暫定コンペアレジスタバッファ（暫定バッファ）４２ａ，４２ｂ，４２ｃを備えている。コンペア値計算部４１は、割込み間引き制御部５０の割込み実行区間で３相分につきソフトウェア処理にて計算された次回コンペア値（Ｃ1-0）を先頭バッファ２１ａ，２１ｂ，２１ｃに転送するように構成されている。コンペア値計算部４１はまた、ＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロード予定の暫定コンペア値（Ｃ2-0′）を３相分につき計算し、暫定バッファ４２ａ，４２ｂ，４２ｃに格納するように構成されている。この計算においては、ＣＰＵでの割込み処理内のソフトウェア処理で、現在の回転子の回転速度から次々回の割込み実行区間での位相の進みを計算した上で得られる次々回のコンペア値のソフトウェア演算値６を用いる。これは前記の次回コンペア値（Ｃ1-0）に対応している。さらにコンペア値計算部４１は、３相分につき次回コンペア値（Ｃ1-0）と暫定コンペア値（Ｃ2-0′）との直線比例の按分によって、３相分の後続補間コンペア値（Ｃ1-1），（Ｃ1-2），（Ｃ1-3）を計算し、後続補間コンペア値（Ｃ1-1）を第１の後段バッファキュー２２ａ，２２ｂ，２２ｃに格納し、後続補間コンペア値（Ｃ1-2）を第２の後段バッファキュー２３ａ，２３ｂ，２３ｃに格納し、後続補間コンペア値（Ｃ1-3）を第３の後段バッファキュー２４ａ，２４ｂ，２４ｃに格納するように構成されている。
【００７５】
ロードタイミング制御部３０は、ＰＷＭ出力波形生成部１０におけるバイナリカウンタ１２のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）に基づいてロードタイミングを生成し、そのロードタイミングで、先頭バッファ２１ａ，２１ｂ，２１ｃの次回コンペア値ｘ’，ｙ’，ｚ’をＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３ａ，１３ｂ，１３ｃへロードするとともに、第１の後段バッファキュー２２ａ，２２ｂ，２２ｃから３相分の補間コンペア値（Ｃ1-1）を先頭バッファ２１ａ，２１ｂ，２１ｃへシフトし、第２の後段バッファキュー２３ａ，２３ｂ，２３ｃから３相分の補間コンペア値（Ｃ1-2）を第１の後段バッファキュー２２ａ，２２ｂ，２２ｃへシフトし、第３の後段バッファキュー２４ａ，２４ｂ，２４ｃから３相分の補間コンペア値（Ｃ1-3）を第２の後段バッファキュー２３ａ，２３ｂ，２３ｃへシフトする制御を行うように構成されている。
【００７６】
次に、上記のように構成された本実施例のインバータ制御用半導体装置におけるＰＷＭ波形デューティ出力の動作を図９のタイミングチャートを用いて説明する。図９は４回中３回のＡＤ変換割込み信号を間引いた場合の、キャリア周期とＰＷＭ波形デューティ出力の関係を示したものである。
【００７７】
図９中のＡのＡＤ変換終了割込み内でソフトウェア処理にて計算された次回ＰＷＭデューティ値（Ｃ1-0）と現在速度から位相の進みを計算し、次々回ＰＷＭデューティ暫定値（Ｃ2-0'）を計算する。次回ＰＷＭデューティ値（Ｃ1-0）を先頭バッファ２１ａ，２１ｂ，２１ｃに設定し、次々回ＰＷＭデューティ暫定値（Ｃ2-0'）をコンペア値計算部４１の内部の暫定バッファ４２ａ，４２ｂ，４２ｃに設定する。そして、次回ＰＷＭデューティ値（Ｃ1-0）と次々回ＰＷＭデューティ暫定値（Ｃ2-0'）から後続補間コンペア値（Ｃ1-1），（Ｃ1-2），（Ｃ1-3）を自動計算し、それぞれ第１の後段バッファキュー２２ａ，２２ｂ，２２ｃ、第２の後段バッファキュー２３ａ，２３ｂ，２３ｃ、第３の後段バッファキュー２４ａ，２４ｂ，２４ｃに設定する。先頭バッファ２１ａ，２１ｂ，２１ｃには次回コンペア値３相分について図５に示す次回コンペア値（Ｃ1-0）が格納されることになる。第１の後段バッファキュー２２ａ，２２ｂ，２２ｃには次回コンペア値３相分について図５に示す後続補間コンペア値（Ｃ1-1）が格納されることになる。第２の後段バッファキュー２３ａ，２３ｂ，２３ｃには次回コンペア値３相分について図５に示す後続補間コンペア値（Ｃ1-2）が格納されることになる。第３の後段バッファキュー２４ａ，２４ｂ，２４ｃには次回コンペア値３相分について図５に示す後続補間コンペア値（Ｃ1-3）が格納されることになる。
【００７８】
先頭バッファ２１ａ，２１ｂ，２１ｃからＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３ａ，１３ｂ，１３ｃへのロードタイミングは、図９中のＬ０となる。またキュー構造のため、ロード直後にキューが更新されるものとする。なお、次々回ＰＷＭデューティ暫定値（Ｃ2-0'）はそのまま採用されるのではなく、改めて計算が行われ、その結果が次のサイクルの次回ＰＷＭデューティ値（Ｃ1-0）となる。
【００７９】
このようにして、オーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）にて発生させるＡＤ変換割込み信号ごとにＰＷＭのデューティが自動で更新できるようになり、割込み処理の割込み間引き区間においても、精度の高いＰＷＭ制御が可能となる。
【００８０】
本実施例によれば、割込み間引き制御部５０の割込み間引き制御によりＣＰＵの処理タスクを軽減しかつ周波数の高いＰＷＭ制御を実現することができる。さらに、後続補間コンペア値を生成するコンペア値計算部４１を内蔵し、所定のタイミングで後続コンペア値バッファ２０におけるコンペア値を更新する制御主体をハードウェア構成のコンペア値更新手段４０としたので、ソフトウェア処理を伴わないことからＣＰＵのさらなる負担増大は招かずにすみ、所期の目的を達成することができる。ＣＰＵの能力をことさら高める必要はなく、ＡＤ変換器としてもことさら高速化する必要がなく、コスト面で有利な展開が期待できる。結果として、ＰＷＭ制御のキャリア周波数を高いものとし、モータの低騒音・低振動制御および省エネ性の向上が期待できる。
【００８１】
この効果は、ＣＰＵの負荷が小さくてすむことから、例えば１つのマイコンで複数のモータを同時に制御する場合や１つのマイコンでモータ制御とシステム制御を両立させる場合に有効に機能することになり、マイコンに要するコストの低減化に寄与する。
【実施例２】
【００８２】
本発明の実施例２のインバータ制御用半導体装置は、前述のタイプ（Ｂ）に対応するものである。
【００８３】
図１０は本発明の実施例２におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図である。図１０において、実施例１の図８におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施例においても、コンペア値更新手段４０は、コンペア値計算部４１と暫定バッファ４２ａ，４２ｂ，４２ｃからなるハードウェア構成となっている。本実施例に特有の構成は、次のとおりである。後続コンペア値バッファ２０の構成が図８とは相違している。本実施例の後続コンペア値バッファ２０は、次回コンペア値を格納しておく３相分の前段バッファ２５ａ，２５ｂ，２５ｃと、１回分の後続補間コンペア値を格納しておく３相分の後段バッファ２６ａ，２６ｂ，２６ｃの組み合わせで構成されている。
【００８４】
コンペア値計算部４１は、割込み実行区間毎にソフトウェア処理にて計算された次回コンペア値を前段バッファ２５ａ，２５ｂ，２５ｃに転送する。さらに、割込み間引き区間毎に１回分の後続補間コンペア値を計算して後段バッファ２６ａ，２６ｂ，２６ｃに転送するように構成されている。
【００８５】
コンペア値計算部４１は、割込み間引き制御部５０の割込み実行区間で３相分につきソフトウェア処理にて計算された次回コンペア値（Ｃ1-0）を前段バッファ２５ａ，２５ｂ，２５ｃに格納するように構成されている。コンペア値計算部４１はまた、次々回の割込み実行区間においてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３ａ，１３ｂ，１３ｃにロード予定の暫定コンペア値（Ｃ2-0′）を３相分につき計算し、暫定バッファ４２ａ，４２ｂ，４２ｃに格納するように構成されている。この計算においては、ＣＰＵでの割込み処理内のソフトウェア処理で、現在の回転子の回転速度から次々回の割込み実行区間での位相の進みを計算した上で得られる次々回のコンペア値のソフトウェア演算値６を用いる。これは前記の次回コンペア値（Ｃ1-0）に対応している。
【００８６】
さらにコンペア値計算部４１は、割込み間引き制御部５０から割込み受理の信号を受けていないことを条件に（割込み間引き区間に限る条件）、３相分につき、ＰＷＭ出力波形生成部１０におけるバイナリカウンタ１２のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）で、次回コンペア値（Ｃ1-0）と暫定コンペア値（Ｃ2-0′）との直線比例の按分から、計算（Ｃ1-1＝Ｃ1-0＋α）によって、３相分の後続補間コンペア値（Ｃ1-1）を計算し、これを後段バッファ２６ａ，２６ｂ，２６ｃに格納する。さらに、コンペア値計算部４１は、次のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）では、１つ前の後続補間コンペア値（Ｃ1-1）を用いた計算（Ｃ1-2＝Ｃ1-1＋α）によって、３相分の後続補間コンペア値（Ｃ1-2）を計算し、これを後段バッファ２６ａ，２６ｂ，２６ｃに格納する。さらに、コンペア値計算部４１は、次のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）では、１つ前の後続補間コンペア値（Ｃ1-2）を用いた計算（Ｃ1-3＝Ｃ1-2＋α）によって、３相分の後続補間コンペア値（Ｃ1-3）を計算し、これを後段バッファ２６ａ，２６ｂ，２６ｃに格納する。
【００８７】
すなわち、コンペア値計算部４１は、割込み間引き区間で、オーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）にて発生させるＡＤ変換割込み信号の直後に、後段バッファ２６ａ，２６ｂ，２６ｃの値を更新する。また、ロードタイミング制御部３０は、そのロードタイミングで、後続コンペア値バッファ２０の前段バッファ２５ａ，２５ｂ，２５ｃからＰＷＭ出力波形生成部１０のコンペアレジスタ１３ａ，１３ｂ，１３ｃへ後続補間コンペア値を今回コンペア値としてロードし、次いで後段バッファ２６ａ，２６ｂ，２６ｃの後続補間コンペア値を前段バッファ２５ａ，２５ｂ，２５ｃに転送する。その他の構成および動作については、実施例１と同様であるので説明を省略する。
【００８８】
本実施例によれば、実施例１と同様に、後続コンペア値バッファ２０におけるコンペア値を更新する制御主体をハードウェア構成のコンペア値更新手段４０としたので、ＣＰＵの能力をことさら高める必要はなく、ＡＤ変換器としてもことさら高速化する必要がなく、コスト面で有利な展開が期待できる。結果として、ＰＷＭ制御のキャリア周波数を高いものとし、モータの低騒音・低振動制御および省エネ性の向上が期待できる。この効果は、ＣＰＵの負荷が小さくてすむことから、例えば１つのマイコンで複数のモータを同時に制御する場合や１つのマイコンでモータ制御とシステム制御を両立させる場合に有効に機能することになり、マイコンに要するコストの低減化に寄与する。
【００８９】
加えて、後続コンペア値バッファ２０を構成する前段バッファ２５と後段バッファ２６は、同じ構成のバッファよいので、構成を簡素化する上で有利に作用する。
【実施例３】
【００９０】
本発明の実施例３のインバータ制御用半導体装置は、前述のタイプ（Ｃ）に対応するものである。
【００９１】
図１１は本発明の実施例３におけるインバータ制御用半導体装置を含むモータ装置の構成を示すブロック回路図である。図１１において、実施例２の図１０におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施例においても、コンペア値更新手段４０は、コンペア値計算部４１と暫定バッファ４２ａ，４２ｂ，４２ｃからなるハードウェア構成となっている。本実施例に特有の構成は、次のとおりである。後続コンペア値バッファ２０の構成が図１０とは相違している。本実施例の後続コンペア値バッファ２０は、次回コンペア値を格納しておく３相分のメインバッファ２７ａ，２７ｂ，２７ｃと、１回分の後続補間コンペア値を格納しておく３相分のサブバッファ２８ａ，２８ｂ，２８ｃと、これらメインバッファ２７ａ，２７ｂ，２７ｃとサブバッファ２８ａ，２８ｂ，２８ｃを割込み間引き区間であるかないかの違いに応じて選択切り替えするセレクタ２９との組み合わせで構成されている。
【００９２】
コンペア値計算部４１は、割込み実行区間毎にソフトウェア処理にて計算された次回コンペア値をメインバッファ２７ａ，２７ｂ，２７ｃに転送する。さらに、割込み間引き区間毎に１回分の後続補間コンペア値を計算してサブバッファ２８ａ，２８ｂ，２８ｃに転送するように構成されている。
【００９３】
コンペア値計算部４１は、割込み間引き制御部５０の割込み実行区間で３相分につきソフトウェア処理にて計算された次回コンペア値（Ｃ1-0）をメインバッファ２７ａ，２７ｂ，２７ｃに格納するように構成されている。コンペア値計算部４１はまた、次々回の割込み実行区間においてＰＷＭ出力波形生成部１０におけるコンペアレジスタ１３にロード予定の暫定コンペア値（Ｃ2-0′）を３相分につき計算し、暫定バッファ４２ａ，４２ｂ，４２ｃに格納するように構成されている。この計算においては、ＣＰＵでの割込み処理内のソフトウェア処理で、現在の回転子の回転速度から次々回の割込み実行区間での位相の進みを計算した上で得られる次々回のコンペア値のソフトウェア演算値６を用いる。これは前記の次回コンペア値（Ｃ1-0）に対応している。
【００９４】
さらにコンペア値計算部４１は、割込み間引き制御部５０から割込み受理の信号を受けていないことを条件に（割込み間引き区間に限る条件）、３相分につき、ＰＷＭ出力波形生成部１０におけるバイナリカウンタ１２のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）で、次回コンペア値（Ｃ1-0）と暫定コンペア値（Ｃ2-0′）との直線比例の按分から、計算（Ｃ1-1＝Ｃ1-0＋α）によって、３相分の後続補間コンペア値（Ｃ1-1）を計算し、これをサブバッファ２８ａ，２８ｂ，２８ｃに格納する。さらに、コンペア値計算部４１は、次のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）では、１つ前の後続補間コンペア値（Ｃ1-1）を用いた計算（Ｃ1-2＝Ｃ1-1＋α）によって、３相分の後続補間コンペア値（Ｃ1-2）を計算し、これをサブバッファ２８ａ，２８ｂ，２８ｃに格納する。さらに、コンペア値計算部４１は、次のオーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）では、１つ前の後続補間コンペア値（Ｃ1-2）を用いた計算（Ｃ1-3＝Ｃ1-2＋α）によって、３相分の後続補間コンペア値（Ｃ1-3）を計算し、これをサブバッファ２８ａ，２８ｂ，２８ｃに格納する。
【００９５】
すなわち、コンペア値計算部４１は、割込み間引き区間で、オーバーフローまたはアンダーフローのタイミング（ＯＦ／ＵＦ）にて発生させるＡＤ変換割込み信号の直後に、サブバッファ２８ａ，２８ｂ，２８ｃの値を更新する。
【００９６】
セレクタ２９は、割込み間引き制御部５０から割込み間引き区間以外の区間であるとの通知を受けたときはメインバッファ２７ａ，２７ｂ，２７ｃを選択し、割込み間引き区間であるとの通知を受けたときはサブバッファ２８ａ，２８ｂ，２８ｃを選択するように構成されている。
【００９７】
また、ロードタイミング制御部３０は、割込み実行区間では、そのロードタイミングで、後続コンペア値バッファ２０のメインバッファ２７ａ，２７ｂ，２７ｃからＰＷＭ出力波形生成部１０のコンペアレジスタ１３ａ，１３ｂ，１３ｃへ後続補間コンペア値を今回コンペア値としてセレクタ２９を介してロードする。また、割込み間引き区間では、そのロードタイミングで、サブバッファ２８ａ，２８ｂ，２８ｃからコンペアレジスタ１３ａ，１３ｂ，１３ｃへ後続補間コンペア値を今回コンペア値としてセレクタ２９を介してロードする。その他の構成および動作については、実施例１と同様であるので説明を省略する。
【００９８】
本実施例によれば、実施例１，２と同様に、後続コンペア値バッファ２０におけるコンペア値を更新する制御主体をハードウェア構成のコンペア値更新手段４０としたので、ＣＰＵの能力をことさら高める必要はなく、ＡＤ変換器としてもことさら高速化する必要がなく、コスト面で有利な展開が期待できる。結果として、ＰＷＭ制御のキャリア周波数を高いものとし、モータの低騒音・低振動制御および省エネ性の向上が期待できる。この効果は、ＣＰＵの負荷が小さくてすむことから、例えば１つのマイコンで複数のモータを同時に制御する場合や１つのマイコンでモータ制御とシステム制御を両立させる場合に有効に機能することになり、マイコンに要するコストの低減化に寄与する。
【００９９】
加えて、サブバッファ２８ａ，２８ｂ，２８ｃはコンペアレジスタ１３ａ，１３ｂ，１３ｃとの距離がメインバッファ２７ａ，２７ｂ，２７ｃと等価的で、実施例２の後段バッファ２６ａ，２６ｂ，２６ｃより短いので、ロード中のノイズ外乱などからの悪影響を受ける可能性がより低いものとなる。
【実施例４】
【０１００】
図１２は本発明の実施例４におけるインバータ制御用半導体装置を含むモータ駆動装置の構成を示す回路図である。図１２において、Ａは実施例１，２，３のいずれかのインバータ制御用半導体装置、６０はＡＤ変換制御部、７０は制御部であり、制御部７０は実施例１，２，３のインバータ制御用半導体装置ＡにおいてＡＤ変換制御部６０以外の構成要素をまとめた形になっている。３ａはインバータ制御用半導体装置Ａを含んだモータ制御装置、４ａはモータ制御装置３ａによって駆動制御されるモータである。
【０１０１】
本実施例では、インバータ制御用半導体装置Ａを含むモータ制御装置３ａをモータ４ａの駆動源として使用し、ＡＤ変換制御部６０にて相電流を検出し、制御部７０にて割込み間引き区間のＰＷＭを補間することにより、モータ４ａを低騒音、低振動で駆動する上でモータ制御周期（キャリア周波数）を従来の数倍に高めて制御しても、ＣＰＵの処理能力をことさら高めなくてもすむようになる。
【実施例５】
【０１０２】
図１３は本発明の実施例５におけるインバータ制御用半導体装置を含む空調機の構成を示す回路図である。図１３において、Ａは実施例１，２，３のいずれかのインバータ制御用半導体装置、６０はＡＤ変換制御部、７０は制御部であり、制御部７０は実施例１，２，３のインバータ制御用半導体装置ＡにおいてＡＤ変換制御部６０以外の構成要素をまとめた形になっている。８０はエアコンの室外機、９０はエアコンの室内機である。室外機８０は、冷媒を圧縮する圧縮機８１と、圧縮した冷媒を断熱膨張させて吸熱させ、あるいは圧縮して発熱した冷媒を放熱させる熱交換器８２と、熱交換器８２の熱を室外へ放熱するファン８３と、冷媒の流れを制御する四方弁８４と、冷媒を制御する膨張弁８５とを含み、さらにインバータ制御用半導体装置Ａを含む同期モータ制御装置Ｂを圧縮機８１の駆動源としている。室内機９０は、圧縮した冷媒を断熱膨張させて吸熱させ、あるいは圧縮して発熱した冷媒を放熱させる熱交換器９１と、熱交換器９１の熱を室内へ放熱するファン９２を備えている。
【０１０３】
本実施例では、インバータ制御用半導体装置Ａを含む同期モータ制御装置Ｂを空調機の駆動源として使用し、ＡＤ変換制御部６０にて相電流を検出し、制御部７０にて割込み間引き区間のＰＷＭを補間することにより、圧縮機８１のモータを低騒音、低振動で駆動する上でモータ制御周期（キャリア周波数）を従来の数倍に高めて制御しても、ＣＰＵの処理能力をことさら高めなくてもすむようになる。
【産業上の利用可能性】
【０１０４】
本発明によるインバータ制御用半導体装置は、ＡＤ変換割込みの間引きを通じてＰＷＭ制御を高速化するに際して、後続補間コンペア値を更新する制御主体をハードウェア構成のコンペア値更新手段としたので、ＣＰＵの能力をことさら高める必要はなく、ＡＤ変換器としてもことさら高速化する必要がなく、コスト面で有利な展開が期待できるもので、低騒音、低振動運転の要請が強い空調機や特にブラシレスモータのような高効率の電動機の駆動装置等として有用である。
【符号の説明】
【０１０５】
３  インバータ回路
３ａ  モータ制御装置
４  ３相モータ
５  電流検出器
６  ソフトウェア演算値
１０  ＰＷＭ出力波形生成部
１１  ＰＷＭ周期設定レジスタ
１２  バイナリカウンタ
１３，１３ａ，１３ｂ，１３ｃ  コンペアレジスタ
１４，１４ａ，１４ｂ，１４ｃ  比較部
１５  ＰＷＭ制御部
２０  後続コンペア値バッファ
２１，２１ａ，２１ｂ，２１ｃ  先頭バッファ
２２，２３，２４  後段バッファキュー
２２ａ，２２ｂ，２２ｃ  第１の後段バッファキュー
２３ａ，２３ｂ，２３ｃ  第２の後段バッファキュー
２４ａ，２４ｂ，２４ｃ  第３の後段バッファキュー
２５，２５ａ，２５ｂ，２５ｃ  前段バッファ
２６，２６ａ，２６ｂ，２６ｃ  後段バッファ
２７，２７ａ，２７ｂ，２７ｃ  メインバッファ
２８，２８ａ，２８ｂ，２８ｃ  サブバッファ
２９  セレクタ
３０  ロードタイミング制御部
４０  ハードウェア構成のコンペア値更新手段
４１  コンペア値計算部
４２，４２ａ，４２ｂ，４２ｃ  暫定バッファ
５０  割込み間引き制御部
６０  ＡＤ変換制御部
【図１】
2011109764.tif 000003
【図２】
2011109764.tif 000004
【図３】
2011109764.tif 000005
【図４】
2011109764.tif 000006
【図５】
2011109764.tif 000007
【図６】
2011109764.tif 000008
【図７】
2011109764.tif 000009
【図８】
2011109764.tif 000010
【図９】
2011109764.tif 000011
【図１０】
2011109764.tif 000012
【図１１】
2011109764.tif 000013
【図１２】
2011109764.tif 000014
【図１３】
2011109764.tif 000015