(57)【要約】【課題】片面２電極ダイオードにおいて、トレンチ型絶縁層を設けることで、素子分離領域を形成するより、電流が流れるｐｎ接合部の面積を大きくし、かつ横方向に電流が流れないようにすることで、ｐｎ接合部の湾曲部（突端部）に集中することを防ぐことができる。また、他電極（直下にｐｎ接合が存在しない方の電極）を高濃度の埋め込み層と接続することで、電流経路に低抵抗層を作り、電流集中が発生しても、破壊が起きにくくなり、それにより、ＥＳＤ耐量を改善することが可能となる。【解決手段】本発明にかかる半導体装置は、アノード領域と、カソード領域と、チップ表面のｐ層とｎ層間に形成したトレンチ型絶縁層を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アノード領域と、カソード領域と、チップ表面のｐ層とｎ層間に形成したトレンチ型絶縁層を有する半導体装置。
【請求項２】
前記トレンチ型絶縁層が、ｐｎ接合部の直下に形成した高濃度の埋め込み層に達することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度の埋め込み層が、ｐｎ接合部が存在しない側の電極と高濃度領域を通じて直接接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記高濃度の埋め込み層の直下に配設した高濃度の埋め込み層と異なる導電型の不純物層と、チップ裏面に設けたｐｎ接合部と、を有することを特徴とする請求項１乃至３のいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の静電破壊を防止するために用いる静電破壊保護用ダイオード等の半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、静電気等の高電圧のサージ電圧が印加されて内部回路が破壊されるのを防ぐために、ダイオード等の半導体素子からなる静電破壊保護素子が設置されている。半導体装置に高電圧のサージ電圧が入力される際には、この静電破壊保護素子を介して回路内部に電圧が供給されるため、内部回路には高電圧のサージ電圧が直接印加されず、内部回路が静電破壊から保護される。
【０００３】
これらの半導体装置のうち、特に、ダイオードにおいては、裏面に電極がある構造（図７参照）が主流であった。
【０００４】
近年、片面２電極の需要が高まりつつあり、チップサイズが同じ場合、片面２電極のダイオード（図５参照）においては、裏面電極ダイオード（図７参照）と比較し、ＥＳＤ耐量が約１／２に低下する。
【０００５】
例えば、特許文献１には、トレンチ溝型絶縁領域の第２導電型不純物層より深く形成された半導体装置が記載されており（図８参照）、トレンチ溝形の絶縁領域を設けることで、逆バイアス電流（降伏電流）がｐｎ接合部の湾曲部（突端部）に集中することを防ぐことができる。
【０００６】
また、特許文献２には、過電圧サージに対する耐量を向上させた半導体保護装置が記載され、同じチップサイズの場合、片面２電極ダイオードの逆バイアス電流ｅ１（図５参照）が流れるｐｎ接合領域が、裏面電極ダイオードの逆バイアス電流ｅ３（図７参照）が流れるｐｎ接合領域より小さくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−００５５４１号公報
【特許文献２】特開２００３−２８２７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、発明者は、上記の半導体装置には改善すべき点があると考えた。
特許文献１に係る半導体装置においては、片面２電極ダイオード（図５参照）は、同じチップサイズの裏面電極を使用したダイオード（図７参照）より、ＥＳＤ耐量が約１／２に低下するという問題があった。
【０００９】
その原因としては、片面２電極構造にした場合、カソードとアノードをチップ表面に形成する必要があるため、逆バイアス電流ｅ１（図５参照）が流れるｐｎ接合領域が、裏面電極を使用した場合の逆バイアス電流ｅ３（図７参照）が流れるｐｎ接合面積より小さくなるためと考えられる。
【００１０】
また、特許文献２に係る半導体装置は、素子分離領域を形成しているため、チップ面積が大きくなる。また、裏面が絶縁されていないため、酸化膜などの絶縁物を裏面に形成しない限り、本発明より、裏面の絶縁耐圧が低くなるという問題があった。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、アノード領域と、カソード領域と、チップ表面のｐ層とｎ層間に形成したトレンチ型絶縁層を有する。
【００１２】
このような構成により、同じチップサイズの場合、素子分離領域を作成する必要がなく、ｐｎ接合部の面積を大きくすることが可能であるため、ＥＳＤ耐量に対して非常に有利になる。また、電流経路が高濃度（低抵抗）のため、関連する技術より、電流集中が発生しにくくなる。さらに、裏面にもｐｎ接合部があるため、裏面を絶縁しなくても、絶縁耐圧が、特許文献１にかかる半導体装置（図８参照）より高くすることができる。
【発明の効果】
【００１３】
本発明によれば、片面２電極ダイオードにおいて、トレンチ型絶縁層を設けることで、素子分離領域を形成するより、同一チップ面積で、電流が流れるｐｎ接合部の面積を大きくし、かつ横方向に電流が流れないようにすることで、ｐｎ接合部の湾曲部（突端部）に集中することを防ぐことができる。
また、他電極（直下にｐｎ接合が存在しない方の電極）を高濃度の埋め込み層と直接接続することで、電流経路に低抵抗層を作り、電流集中が発生しても、破壊が起きにくくなり、それにより、ＥＳＤ耐量を改善することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の上面図である。
【図３】本発明の実施の形態２に係る半導体装置の断面図である。
【図４】本発明の実施の形態２に係る半導体装置の上面図である。
【図５】関連する技術（特許文献２）に係る半導体装置の断面図である。
【図６】関連する技術（特許文献２）に係る半導体装置の断面図である。
【図７】関連する技術（特許文献２）に係る半導体装置の断面図である。
【図８】関連する技術（特許文献１）に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の断面図であり、図２は、本発明の実施の形態１に係る半導体装置の上面図である。
【００１７】
図１で示すように、チップ表面のｐ層、ｎ層間にトレンチ溝型の絶縁領域を形成する。
トレンチ形絶縁領域は、ｐｎ接合部直下の高濃度の埋め込み層（ｎ＋層、または、p＋層）に達するようにする。また、他電極（直下にｐｎ接合が存在しない方の電極）を高濃度領域を通じて、直接、高濃度の埋め込み層と接続する。
【００１８】
図１に示すように、逆バイアス電流ｅ４は、トレンチ溝形の絶縁領域を迂回して、ｐｎ接合部の面積が大きい領域を流れる。そのため、図５のｐ層またはｎ層のＲ部１が存在しないため、電荷の集中による破壊が発生しにくいという効果が得られる。
また、他電極（直下にｐｎ接合が存在しない方の電極）までの電流経路が、高濃度部（低抵抗）のため、電流集中が発生しにくい。
【００１９】
以上説明したように、本実施の形態に係る発明においては、特許文献１にかかる図８と異なり、同じチップサイズの場合、素子分離領域を作成する必要がなく、ｐｎ接合部の面積を大きくすることが可能であるため、ＥＳＤ耐量に対して非常に有利になる。また、電流経路が高濃度（低抵抗）のため、関連する技術より、電流集中が発生しにくくなる。さらに、高濃度の埋め込み層の直下に、高濃度の埋め込み層と異なる導電型の不純物層を設けることで、裏面にもｐｎ接合部があるため、裏面を絶縁しなくても、絶縁耐圧が、特許文献１にかかる半導体装置（図８参照）より高くすることができる。
【００２０】
（実施の形態２）
本実施の形態においては、実施の形態１と異なる構成についてのみ説明し、他の同一の部分については説明を省略する。
図３は、本発明の実施の形態２に係る半導体装置の断面図であり、図４は、本発明の実施の形態２に係る半導体装置の上面図である。
図２に示すように、実施の形態１とアノード、カソードが逆の場合、つまりｐ層とｎ層が逆の場合も、同じ手法でｐｎ接合部の直下に高濃度の埋め込み層を構成することができる。実施の形態１および実施の形態２では、逆バイアス電流の流れる向きが逆であるが、ＥＳＤ耐量向上に対して、同じ効果が得られる。
チップを樹脂等で絶縁せずに、回路基板等に直接チップ裏面を接着させて、裏面絶縁の効果を期待する時、チップ表面より、チップ裏面の電位が低い環境で使用する場合は、実施の形態１を使用し、チップ表面より、チップ裏面の電位が高い環境で使用する場合は、実施の形態２を使用するのが望ましい。
また、ｐｎ接合部の直下に高濃度の埋め込み層を構成する。さらに、高濃度の埋め込み層の直下に、高濃度の埋め込み層と異なる導電型の不純物層を設ける。
【００２１】
本実施の形態においては、片面２電極ダイオードにおいて、トレンチ溝型の絶縁層を設けることによって、素子分離領域を形成するより、チップサイズを大きくすることなく、電流が流れるｐｎ接合部を大きくすることが可能となる。また、電流経路に低抵抗部を設けることで、電流集中を起きにくくすることができる。さらに、同じチップサイズの場合、片面２電極ダイオードのＥＳＤ耐量アップが大いに期待できる。
チップを樹脂等で絶縁することなく、チップ表面より、チップ裏面の電位が高くなる環境で使用する場合、裏面の絶縁効果が得られる。
【符号の説明】
【００２２】
１      Ｐ層またはＮ層のＲ部
２      ｐｎ接合部の平坦部
３      トレンチ構造（絶縁物）
４      高濃度埋め込み層
５      トレンチ構造（絶縁物）
６      素子分離領域
７      第１導電型不純物層
８      第２導電型不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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