(57)【要約】【課題】Ｄ−ＲＡＭのキャパシタを形成するシリンダのドライエッチ加工において、従来技術の製造方法ではアスペクト比が高いシリンダやコンタクトの形状がボーイング形状となり隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。【解決手段】本発明ではシリコン酸化膜４ａにコンタクトホールを形成する際にボーイングが発生する部分にＬｏｗ−ｋ膜の炭化シリコン酸化膜５を挿入して積層構造とし、ドライエッチでシリコン酸化膜４ａのエッチング速度に対し、炭化シリコン酸化膜５のエッチング速度が１／５〜１／１０と遅い条件にすることでボーイング形状の抑制を可能にした。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層に深孔をドライエッチング法で形成する工程を含む半導体装置の製造方法であって、
前記絶縁層がシリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有し、
前記低誘電率膜は、前記シリコン酸化膜を単独で前記深孔を所定条件のドライエッチング法で形成した際にボーイングが形成される領域に挿入されており、
前記所定条件による前記シリコン酸化膜のエッチングの際に、前記低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度より遅いことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定条件における低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度の１／５〜１／１０である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記低誘電率膜は炭化シリコン酸化膜である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記炭化シリコン酸化膜のドライエッチングは、前記所定条件での前記シリコン酸化膜のエッチング速度と同等のエッチング速度となる条件で実施される請求項３に記載の半導体装置の製造方法。
【請求項５】
前記炭化シリコン酸化膜のドライエッチングは、Ｎ２、ＣＨＦ３及びＣＨ２Ｆ２ガスから選択される少なくとも１種を含む条件で実施される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁層上にアモルファスカーボン膜及び反射防止膜の積層構造からなるハードマスク層を形成する工程を有し、
前記炭化シリコン酸化膜は、前記アモルファスカーボン膜と隔離されている請求項３乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記深孔は、キャパシタ下部電極を形成するシリンダホールである請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記シリンダホール内に、キャパシタ下部電極となるシリンダ状電極を形成した後、前記絶縁膜上及びシリンダ状電極内壁に容量絶縁膜及び上部電極の形成工程を有する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリンダホール内に、キャパシタ下部電極となるシリンダ状電極を形成した後、前記絶縁膜を除去する工程と、
露出するシリンダ状電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程とを有する請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置は、キャパシタの形成されるメモリアレイ領域と、周辺回路の形成される周辺回路領域とを有し、
少なくとも、周辺回路領域において、前記シリコン酸化膜と低誘電率膜の積層構造が層間絶縁膜として残存することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に、
キャパシタの形成されたメモリアレイ領域と、
周辺回路の形成された周辺回路領域とを有する半導体装置であって、
少なくとも周辺回路領域において、キャパシタと同高さの層間絶縁膜として、シリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有する半導体装置。
【請求項１２】
前記メモリアレイ領域のキャパシタ周囲に、前記積層構造の層間絶縁膜を有する請求項１１に記載の半導体装置。
【請求項１３】
前記低誘電率膜は、炭化シリコン酸化膜である請求項１１又は１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは高アスペクト比のホール形成に係わる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、上層と下層間を配線するためコンタクトホール形成などにはＨＡＲＣ（High Aspect Ratio Contact）ドライエッチング技術が用いられる。
【０００３】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置では、キャパシタの容量を増やすため下部電極を３次元構造のシリンダ状とし、このシリンダの高さを高くして表面積を増やす手法が用いられる。このシリンダの形成には、型材となる絶縁膜、通常はシリコン酸化膜に、ＨＡＲＣ加工のドライエッチングで深孔を形成し、深孔内に導電膜を成膜することで形成されるが、装置の微細化に伴いアスペクト比（ホール開口径と深さの比）が大きくなると、深孔の加工形状はボーイングと呼ばれる形状異常となる問題がある。アスペクト比は１５以上に大きくなると急激にボーイング形状が悪化することが知られている。
【０００４】
このボーイングの問題について図７を用いて説明する。
（ａ）：半導体基板上の第二層間絶縁膜２０１の接続孔内にプラグ２０２を形成した後、エッチングストッパとなるシリコン窒化膜２０３、及び厚さ３μｍのシリコン酸化膜からなる第三層間絶縁膜２０４を形成する。次に、厚さ０．５μｍのアモルファスシリコンをＣＶＤ法により形成した後、リソグラフィとドライエッチング法により、開口の直径０．２μｍのハードマスク２０５を形成する。
【０００５】
（ｂ）：例えば、Ｃ５Ｆ８とＯ２を主たるガスとし（ＡｒやＣＨＦ３などのガスを添加する場合もある）、圧力１３．３Ｐａ（１００ｍＴｏｒｒ）、プラズマパワー１２００Ｗの条件で、第三層間絶縁膜２０４を１μｍ程度エッチングした状態を示している。ハードマスク２０５の肩の部分が削れて傾斜がつき始める。この段階では孔はほぼ垂直でボーイングは発生していない。
【０００６】
（ｃ）：さらにエッチングを進めて、深さ２μｍ程度までエッチングした状態を示している。ハードマスク２０５の肩はさらに削れ、傾斜面が拡大し、ボーイング２０６が発生し始める。シリコン酸化膜のドライエッチングは、プラズマ中に生成されるイオンでシリコン酸化膜のＳｉとＯの結合を切断し、ＦとＳｉを反応させることにより揮発性を有するＳｉＦ４として除去することにより進行する。エッチングに寄与する主なエッチャントはＦイオンである。Ｆイオンは、プラズマのセルフバイアス若しくは意図的に印加されたバイアスでプラズマと基板の間に生じる電位差によって加速され、基本的には基板に垂直に入射するが、エッチングの進行と共にハードマスク２０５の肩に生じる傾斜で反跳され、斜め入射するＦイオンも増加する。この反跳Ｆイオンが開口部近傍のシリコン酸化膜側壁をエッチングしてしまうためにボーイングが生じると考えられる。この現象は、従来の比較的浅い孔（例えば、（ｂ）に示す程度の深さ）では問題にならなかったが、より微細化するために開口部の径が小さくなり、またキャパシタとしての容量を確保するために孔を深くするほど顕著に現れるようになってきた。
【０００７】
（ｄ）：深孔のエッチングが完了し、プラグ２０２が露出した状態を示している。ボーイングのために孔内部で隣接する各々の孔の最少隔壁Ｌ２は、マスク寸法（設計寸法）Ｌ１よりも短くなっている。
【０００８】
（ｅ）：下部電極となる厚さ４０ｎｍの多結晶シリコン２０７をＣＶＤ法により形成した状態を示している。
【０００９】
（ｆ）：深孔内部を、例えばホトレジスト等の充填材２０８で充填した後、孔部以外の表面に露出している多結晶シリコン２０７を除去した状態を示している。この除去にはＣＭＰ法（Chemical Mechanical Polishing）やドライエッチング法を用いることができる。後者のドライエッチングには、例えばＣｌ２（塩素）とＯ２を主たるガスとし（ＨＢｒなどのガスを添加する場合もある）、圧力１．３Ｐａ（１０ｍＴｏｒｒ）、プラズマパワー１００Ｗの条件などを用いる。
【００１０】
（ｇ）：酸素プラズマ等の方法により深孔内の充填材２０８を除去した状態を示している。この段階でＨＳＧ（Hemispherical Grain）を形成し、誘電体及び上部電極を形成してキャパシタとすることもある。ＨＳＧを設ける場合には、多結晶状態ではなく、非晶質状態でシリコンを成膜する必要がある。
【００１１】
（ｈ）：電極面積を拡大するために、フッ酸を含む溶液により深孔外側の第三層間絶縁膜２０４をエッチング除去した状態を示している。
（ｉ）：ＣＶＤ法により、誘電体２０９を形成した状態を示している。
（ｊ）：窒化チタンからなる上部電極２１０をＣＶＤ法により形成し、キャパシタを構成した状態を示している。深孔形成時のボーイング形状を反映して、孔の内外部に多数の空隙が生じる。
【００１２】
上記従来技術においては、異方性ドライエッチングで形成する孔が深くなることによって必然的に発生するボーイング形状により、孔の内部の最少隔壁幅Ｌ２が設計寸法Ｌ１より小さくなってしまうため、余裕を大きくとらなければならず、微細化が困難となる場合がある。
【００１３】
また、より大きなキャパシタ容量を得るために下部電極の周囲の層間絶縁膜を除去すると、ボーイング形状を反映して下部電極が基板表面に対して垂直にならないため、その後の工程で、下部電極の上部開口が塞がるまで上部電極を形成しても、下部電極の内外部の至るところに空隙が発生してしまい、機械的応力に対して極めて脆弱な構造になってしまう(図６（ｊ）参照)。具体的には、キャパシタを構成する上部電極自身の応力、キャパシタ形成後の配線形成工程における絶縁膜の応力、パッケージに組み込む場合のモールド樹脂による応力などの影響を受けやすくなる。このため、キャパシタ形成後の品質テストでは満足されるキャパシタ特性が得られても、パッケージに組んだ後の製品出荷前段階のテストでは歩留りが著しく低下する問題が発生する。
【００１４】
ボーイング形状を解決する方法として、特許文献１（特開２００２−１１０６４７号公報）のようにＨＡＲＣドライエッチの条件にてボーイング形状を抑制する手段があり、ボーイングが発生する部分はデポジションの弱いエッチング条件（酸素を含むエッチャントガス）を用い、ホールの深い部分はデポジションの強い条件を用いた、エッチング条件をマルチステップ化してボーイングを抑制するものである。また、特許文献２（特開２００４−３３５５２６号公報）のように、ＨＡＲＣの加工方法について、シリコン酸化膜のドライエッチングでボーイングが発生しない深さで一旦止めて、シリコン酸化膜よりエッチング速度の遅い膜（例えば、シリコン窒化膜）を側壁保護膜と使用して、深いコンタクトホールを形成する方法などがある。
【００１５】
一方、特許文献３（特開２００２−４３４３７号公報）では、相対的に下層をなす下層シリコン酸化膜のエッチング速度が上層をなす上層シリコン酸化膜のエッチング速度に比べて相対的に速いように上下層シリコン酸化膜、特に上層に通常のプラズマ酸化膜を用い、下層にＢＰＳＧ膜を用いることで、２．６μｍ又は３．６μｍ厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホールが形成されるとされている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−１１０６４７号公報
【特許文献２】特開２００４−３３５５２６号公報
【特許文献３】特開２００２−４３４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１に開示されているように、深孔を形成するドライエッチング条件を細かく調整することにより、プラズマの状態を変化させ、プラズマが有するエッチング性と有機物の堆積性を利用し、それらの状態を条件制御で交互に繰り返し、ボーイングを抑える方法では、実際には、深孔の内部でこれらの状態を制御するのは極めて困難で、深孔形成という本来の目的を達成できなくなる問題の発生が懸念される。特に、高アスペクト比の深孔ではエッチング深さが所望の深さまで達しない、いわゆるエッチストップという現象が発生する。また、特許文献３の方法は、スロップエッチというデポ物の堆積によりホール形状が先細りとなるのを解決するもので、反跳Ｆイオンなどの影響によるボーイング形状には十分に対応できない場合がある。
【００１８】
このように、従来技術の製造方法でアスペクト比の高いシリンダホールやコンタクトホール等の深孔をドライエッチで形成するとボーイング形状となり、隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。そのため、本発明では高アスペクト比のホール形成においてボーイング形状を抑制することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１９】
本発明ではシリコン酸化膜に深孔を形成する際に、ボーイングが発生する部分にＬｏｗ−ｋ膜と呼ばれる低誘電率絶縁膜を挿入して積層構造とする。
【００２０】
すなわち、本発明の一実施形態によれば、
半導体基板上の絶縁層に深孔をドライエッチング法で形成する工程を含む半導体装置の製造方法であって、
前記絶縁層がシリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有し、
前記低誘電率膜は、前記シリコン酸化膜を単独で前記深孔を所定条件のドライエッチング法で形成した際にボーイングが形成される領域に挿入されており、
前記所定条件による前記シリコン酸化膜のエッチングの際に、前記低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度より遅いことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００２１】
シリンダ形成に代表されるＨＡＲＣドライエッチでのボーイング形状を抑制することで、隣接するシリンダ間のショート防止やシリンダ内に形成する電極の成膜異常などの問題を防止することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る高アスペクト比のホール形成を説明する工程断面図である。
【図２】低誘電率膜の挿入位置を説明する概念図である。
【図３】本発明の一実施形態に係る半導体装置の構成を示す概略断面図である。
【図４】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図５】本発明の別の実施形態に係る半導体装置の構成を示す概略断面図である。
【図６】本発明の別の実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図７】従来技術の課題を説明する工程断面図である。
【発明を実施するための形態】
【００２３】
本発明は高アスペクトのホール（深孔）の形成において、ボーイング形状を抑制するものである。具体的な適用例としては、Ｄ−ＲＡＭの記憶素子となるシリンダの形成やキャパシタ形成後に下層の配線と上層の配線の導通をとるコンタクトホールの形成に利用できる。
【００２４】
低誘電率（Ｌｏｗ−ｋ）の絶縁膜とは、通常のシリコン酸化膜の比誘電率３．８〜４．３程度と比較して、低い比誘電率を有する絶縁膜であり、具体的には有機シリカガラス系や有機ポリマー系、ＳｉＯＦ系、ポーラス有機ポリマー系などが挙げられる。特に、本発明では有機シリカガラス系の比誘電率が３．０〜３．２の炭化シリコン酸化膜（ＳｉＯＣ）をＣＶＤ法で形成し、シリコン酸化膜を単独で形成し、所定条件でドライエッチングした際にボーイングが発生する部分に挿入した構造とした。低誘電率絶縁膜下のシリコン酸化膜の上記所定条件のドライエッチングでは低誘電率膜のエッチング速度がシリコン酸化膜のエッチング速度に対し、遅くなるものを選択することで、ボーイング形状の抑制を可能にした。特に、炭化シリコン酸化膜のエッチング速度は、上記所定条件のドライエッチングではシリコン酸化膜のエッチング速度の１／５〜１／１０に遅くすることができる。
【実施例】
【００２５】
発明の実施形態例について図１を参照して詳細を説明する。
まず、図１（ａ）に示すように絶縁層１にプラグ２形成後にシリコン窒化膜３を成膜する。シリコン窒化膜３はシリンダホールを形成するドライエッチングのストッパー膜となる。さらにシリンダホールの形成膜となるシリコン酸化膜４ａ、Ｌｏｗ−ｋ膜である炭化シリコン酸化膜（ＳｉＯＣ）５及びシリコン酸化膜４ｂの積層膜を成膜する。上層のシリコン酸化膜４ｂはシリンダ酸化膜ドライエッチングのマスクとなるアモルファスカーボン膜６の加工をＯ２系エッチングガスで行うが、炭化シリコン酸化膜（ＳｉＯＣ）５が露出していると膜質変化などの問題があるため、Ｌｏｗ−ｋ膜のダメージ防止の目的がある。また、炭化シリコン酸化膜５は、シリコン酸化膜のみの構造の場合に所定条件でドライエッチングを行うとボーイングが発生する領域に挿入する。
【００２６】
ボーイングが発生する領域は予備的なドライエッチングを試みることにより容易に把握することができる。例えば、図２に示すように、シリコン窒化膜３上にシリコン酸化膜４を単独で形成し、エッチングするとボーイング形状のホールが形成される。この時、最大径Dmaxとなる部分は、ホール深さＨ１の１／２（Ｈ２）よりも上の部分に形成される。低誘電率膜の挿入位置は、Dmaxとなる部分を含み、Ｈ２よりも上の部分であるＨ３の領域に形成される。Ｈ３の領域の厚みは、十分なボーイング防止が可能となるようにすればよいが、Dmaxとなる部分を中心として、ホール深さＨ１の１／５以上１／２未満の範囲であることが好ましい。図１に示す例では、１００ｎｍ厚のシリコン窒化膜３上に１μｍ厚のシリコン酸化膜４ａ、７００ｎｍの炭化シリコン酸化膜５及び１００ｎｍ厚のシリコン酸化膜４ｂを積層した構造を示している（ホール深さは１．９μｍ）。
【００２７】
アモルファスカーボン膜５及びリソグラフィの反射防止膜であるＡＲＬ（Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｏｎ  Ｌａｙｅｒ）７を成膜後、リソグラフィを行ってレジストパターン８を形成する。ここでは、開口径８０ｎｍのホールパターンを形成した。
【００２８】
次に、図１（ｂ）に示すようにレジストパターン８をマスクにＡＲＬ（ＳｉＯ２／ＳｉＯＮ）７のエッチング及びＡＲＬ（ＳｉＯ２／ＳｉＯＮ）７をマスクにアモルファスカーボン膜６をエッチングすることで、シリンダホールのドライエッチング用のマスクが形成される。
【００２９】
シリンダホールの形成方法は、図１（ｃ）に示す炭化シリコン酸化膜５のドライエッチングと図１（ｄ）に示すシリコン酸化膜４ａのドライエッチングの２ステップで行う。
【００３０】
炭化シリコン酸化膜５のドライエッチングは、一般的なシリコン酸化膜のコンタクトホールのドライエッチング条件にＮ２、ＣＨＦ３及びＣＨ２Ｆ２ガスから選択される少なくとも１種を添加することで、シリコン酸化膜と同等のエッチング速度が得られる。
【００３１】
例えば、エッチング条件は
圧力：約６．７Ｐａ（５０ｍＴｏｒｒ）、
ＲＦ電力：１０００Ｗ（６０ＭＨｚ）／２０００Ｗ（２ＭＨｚ）、
エッチングガス：Ｃ４Ｆ８／ＣＨ２Ｆ２／Ｎ２／Ａｒ＝１０／２０／５０／５００ｓｃｃｍ
などを使用する。
【００３２】
次に図１（ｄ）に示したように、下層のシリコン酸化膜４ａのドライエッチングを行うが、エッチング条件は、上記所定条件で実施する。上記所定条件では、炭化シリコン酸化膜５はシリコン酸化膜４に対して選択比が高くなる。例えば、エッチング条件を
圧力：約１３．３Ｐａ（１００ｍＴｏｒｒ）、
ＲＦ電力：２０００Ｗ（６０ＭＨｚ）／２５００Ｗ（２ＭＨｚ）、
エッチングガス：Ｃ４Ｆ６／Ｏ２／Ａｒ＝２０／１０／８００ｓｃｃｍ
とすると、炭化シリコン酸化膜５のエッチング速度はシリコン酸化膜４ａに対して１／５〜１／１０程度に抑えられる。
【００３３】
次にシリコン窒化膜３のエッチングとアモルファスカーボン膜６の除去を行って、図１（ｅ）に示したようにボーイングのないシリンダホール９が形成される。
【００３４】
上記の実施形態例によれば、シリンダホールのボーイングが発生する深さの領域にドライエッチング速度の遅い炭化シリコン酸化膜（ＳｉＯＣ膜）を設けているので、横方向のエッチングを抑制してボーイングのないほぼ垂直な側壁を有するシリンダホールを設けることができる。これにより、隣接するシリンダ間のショート防止やシリンダ内に形成する電極の成膜異常などの問題を防止することができる。
【００３５】
コンタクトホール（スルーホール）の場合には、図１のプラグ２の代わりに、配線層など導体層を配置してコンタクトホール（スルーホール）を形成する。
【００３６】
（適用例１）
次に、本発明に係わるＤＲＡＭの全体構成の概略について図３の断面模式図を用いて説明する。本実施例では、深孔内に形成した下部電極の内面のみをキャパシタとして用いるシリンダ型のキャパシタについて説明する。
【００３７】
ｐ型シリコン基板１０１にｎウエル１０２が形成され、その内部に第一のｐウエル１０３が形成されている。また、ｎウエル１０２以外の領域に第二のｐウエル１０４が形成され、素子分離領域１０５で分離されている。第一のｐウエル１０３は複数のメモリセルが配置されるメモリアレイ領域を、第二のｐウエル１０４は周辺回路領域を各々便宜的に示している。
【００３８】
第一のｐウエル１０３には個々のメモリセルの構成要素でワード線となるゲートを備えたスイッチングトランジスタ１０６及び１０７が形成されている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１で構成されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で各々構成されている。トランジスタはシリコン酸化膜からなる第一の層間絶縁膜１１３で被覆されている。
【００３９】
ソース１０９に接続するように第一の層間絶縁膜１１３の所定の領域にコンタクト孔を設け、多結晶シリコン１１４で孔を充填した後、チタン若しくはコバルトなどからなる金属シリサイド及び窒化チタンからなるバリヤ層１１５を形成し、バリヤ層１１５に接続するように窒化タングステン及びタングステンからなるビット線１１６が形成されている。ビット線１１６はシリコン酸化膜からなる第二の層間絶縁膜１１９で被覆されている。
【００４０】
トランジスタのドレイン１０８及び１１２に接続するように第一の層間絶縁膜１１３及び第二の層間絶縁膜１１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、容量コンタクトプラグとなるシリコンプラグ１２０が形成され、その上面にチタン若しくはコバルトなどからなる金属シリサイド層１２１が形成されている。
【００４１】
金属シリサイド層１２１に接続するようにキャパシタが形成される。まず、第二の層間絶縁膜１１９の上面に、エッチングストッパー膜として機能するシリコン窒化膜からなる第三の層間絶縁膜１２２、シリコン酸化膜からなる第四の層間絶縁膜１２３、ボーイング防止膜として機能する炭化シリコン酸化膜（ＳｉＯＣ膜）からなる第五の層間絶縁膜１２４、炭化シリコン酸化膜１２４の保護膜として機能するシリコン酸化膜からなる第六の層間絶縁膜１２５が順次に形成される。上記、第六の層間絶縁膜１２５、第五の層間絶縁膜１２４、第四の層間絶縁膜１２３、第三の層間絶縁膜１２２を順次にドライエッチングすることにより、容量コンタクトプラグのバリヤ層１２１の上面を露出させるシリンダホール１２５ａが形成される。バリヤ層１２１の上面に接続するようにシリンダホール１２５ａの内面に下部電極１２６が形成されている。下部電極１２６の表面を含むメモリセル領域全面に容量絶縁膜１２７が形成されている。さらに、容量絶縁膜１２７の表面を覆ってメモリセル領域全体に上部電極１２８が形成されている。上記、下部電極１２６、容量絶縁膜１２７、上部電極１２８により個々のメモリセルに対応するキャパシタが構成されている。
【００４２】
下部電極１２６にはルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）などの金属若しくは金属化合物を用いる。容量絶縁膜１２７には酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜、ストロンチウムチタン酸化膜（ＳＴＯ膜）などの単層若しくは積層膜を用いる。上部電極にはルテニウム、窒化チタン、タングステンなどからなる金属若しくは金属化合物の積層膜を用いる。キャパシタは、第七の層間絶縁膜１２９で被覆されている。
【００４３】
一方、第二のｐウエル１０４には周辺回路を構成するトランジスタがソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１からなって設けられている。ドレイン１１２に接続するように、第一の層間絶縁膜１１３の所定の領域にコンタクト孔が形成され、コンタクト孔の底部に露出したソース１０９およびドレイン１１２の表面にチタンもしくはコバルトからなる金属シリサイド１１６を形成した後、コンタクト孔を窒化チタン及びタングステンで充填しコンタクトプラグ１１７が形成されている。さらに、窒化タングステン及びタングステンからなる第一の配線層１１８が形成されている。該第一の配線層１１８の一部は、第二の層間絶縁膜１１９、第三の層間絶縁膜１２２、第四の層間絶縁膜１２３、第五の層間絶縁膜１２４、第六の層間絶縁膜１２５及び第七の層間絶縁膜１２９を貫通してスルーホールが形成される。さらに、スルーホールを充填した窒化チタン及びタングステンからなるビアプラグ１３０に接続して窒化チタン、アルミニウム、窒化チタンからなる第二の配線層１３１が形成されている。また、メモリセル領域に設けられたキャパシタの上部電極１２８は、一部の領域で周辺回路領域に引き出し配線１３２として引き出され、第七の層間絶縁膜１２９の所定の領域に形成されたスルーホールを充填した窒化チタン及びタングステンからなるビアプラグ１３３を介して、同じく第二の配線層１３４に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭが構成される。
【００４４】
キャパシタの形成方法として、図１に続く工程を図４に示す。
まず、図１（ｅ）において形成したシリンダホール９内に下部電極となる厚さ２０ｎｍのＴｉＮ膜１０をＣＶＤ法により形成する（図４（ａ））。
【００４５】
シリンダホール９内に例えばホトレジスト等の充填材（不図示）で充填し、孔部以外の表面に露出しているＴｉＮ膜１０を除去した後（図４（ｂ））、ＣＶＤ法により、容量絶縁膜１１を形成する（図４（ｃ））。
【００４６】
最後にＴｉＮからなる上部電極１２をＣＶＤ法により形成し、キャパシタを構成する（図４（ｄ））。
【００４７】
（適用例２）
本適用例では、下部電極の内面及び外側面をキャパシタとして用いるクラウン型のキャパシタ構造について図５を用いて説明する。適用例１の半導体装置と異なる点はキャパシタの構造だけであるので、キャパシタ構造についてのみ説明する。
【００４８】
図５に示すように、適用例１と同様に、上面に金属シリサイド層１２１を有する容量コンタクトプラグ１２０を形成する。その後、第二の層間絶縁膜１１９の上面に、エッチングストッパー膜として機能するシリコン窒化膜からなる第三の層間絶縁膜１２２、シリコン酸化膜からなる第四の層間絶縁膜１２３、ボーイング防止膜として機能する炭化シリコン酸化膜（ＳｉＯＣ膜）からなる第五の層間絶縁膜１２４、炭化シリコン酸化膜からなる第五の層間絶縁膜１２４の保護膜として機能するシリコン酸化膜からなる第六の層間絶縁膜１２５を順次に形成する。上記、第六の層間絶縁膜１２５、第五の層間絶縁膜１２４、第四の層間絶縁膜１２３、第三の層間絶縁膜１２２を順次にドライエッチングすることにより、容量コンタクトプラグのバリヤ層１２１の上面を露出させるシリンダホール１２５ａが形成される。バリヤ層１２１の上面に接続するようにシリンダホール１２５ａの内面に下部電極１２６が形成される。その後、下部電極１２６の周囲に形成されている第六の層間絶縁膜１２５、第五の層間絶縁膜１２４、第四の層間絶縁膜１２３はフッ化水素酸（ＨＦ）含有液を用いてウエットエッチングにより順次に除去する。この時、周辺回路領域を構成している第六の層間絶縁膜１２５、第五の層間絶縁膜１２４、第四の層間絶縁膜１２３がエッチングされないように、メモリセル領域を囲むように形成されているガードリング溝１２５ｃ内を含む周辺回路領域を覆うようにホトレジスト等の保護膜を形成しておく。このウエットエッチングにより、下部電極１２６の周囲に形成されていた第六の層間絶縁膜１２５、第五の層間絶縁膜１２４、第四の層間絶縁膜１２３が除去され凹部１２５ｂが形成される。層間絶縁膜１２２はエッチングストッパーとして残存する。
【００４９】
この後、下部電極１２６の表面を含むメモリセル領域全面に容量絶縁膜１２７が形成される。さらに、容量絶縁膜１２７の表面を覆ってメモリセル領域全体に上部電極１２８が形成されている。上記、下部電極１２６、容量絶縁膜１２７、上部電極１２８により個々のメモリセルに対応するキャパシタが構成されている。
【００５０】
キャパシタの形成方法として、図１に続く工程を図６に示す。
まず、図１（ｅ）において形成したシリンダホール９内に下部電極となる厚さ２０ｎｍのＴｉＮ膜１０をＣＶＤ法により形成する（図６（ａ））。
【００５１】
次に、シリコン酸化膜４ｂ、炭化シリコン酸化膜５、シリコン酸化膜４ａは、フッ化水素酸（ＨＦ）含有液を用いてウエットエッチングにより順次に除去する（図６（ｂ））。
ＣＶＤ法により、容量絶縁膜１１を形成する（図６（ｃ））。
最後にＴｉＮからなる上部電極１２をＣＶＤ法により形成し、キャパシタを構成する（図６（ｄ））。
【００５２】
本実施形態によれば、ボーイングの発生を抑制してシリンダホールを形成できるので、下部電極の内面及び外側壁をキャパシタとして用いるクラウン型のキャパシタ構造を構成しても下部電極の内外にボイドが発生することがなく、機械的強度を維持したまま、適用例１に比べて約２倍大きな容量を得ることができる。また、周辺回路領域には、低誘電率膜を含む絶縁膜積層構造が層間絶縁膜として残ることで、キャパシタ形成後に周辺回路の下層配線（ゲート配線など）と上層配線（アルミ配線など）を接続する深いコンタクトホール形成でもボーイングを抑制することが可能である。
【符号の説明】
【００５３】
１・・・層間絶縁膜
２・・・コンタクトプラグ
３・・・シリコン窒化膜
４ａ・・第１シリコン酸化膜
４ｂ・・第２シリコン酸化膜
５・・・炭化シリコン酸化膜（ＳｉＯＣ）
６・・・アモルファスカーボン膜
７・・・ＡＲＬ（ＳｉＯ２／ＳｉＯＮ）
８・・・レジストパターン
９・・・シリンダホール
１０・・・下部電極
１１・・・容量絶縁膜
１２・・・上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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