(57)【要約】【課題】開始直後から線形性のとれた参照信号を生成することが可能で、セトリング時間を大幅に改善することができ、ダイナミックレンジを拡大することが可能な信号処理回路、固体撮像素子およびカメラシステムを提供する。【解決手段】時間とともに電圧値が変化するランプ波形の参照信号ＲＡＭＰを、電流を変化させて生成する参照信号生成回路１６１と、ランプ波である上記参照信号とカラム毎に供給されるアナログ信号電位とを比較する複数の比較器１５１−１を含む信号処理部１５１と、を有し、参照信号生成回路１６１は、参照信号を生成するための電流とは別の整定電流を参照信号の開始時から一定期間流し込む電流源Ｉ１６２を含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
時間とともに電圧値が変化するランプ波形の参照信号を電流を変化させて生成する参照信号生成回路と、
ランプ波である上記参照信号と供給されるアナログ信号電位とを処理する複数の処理部を含む信号処理部と、を有し、
上記参照信号生成回路は、
上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む
信号処理回路。
【請求項２】
上記参照信号生成回路は、
上記参照信号を生成するための電流とは別の整定電流を参照信号の開始時から一定期間流し込む
請求項１記載の信号処理回路。
【請求項３】
上記参照信号生成回路は、
参照信号の生成開始時に流し込む複数の電流源を含み、上記参照信号にオフセットを与えるために、当該複数の電流源の数を調整する機能を有する
請求項２記載の信号処理回路。
【請求項４】
上記参照信号生成回路は、
参照信号を生成する参照信号生成用電流源と、
上記整定電流を流しこむ整定電流用電流源と、を含む
請求項２または３記載の信号処理回路。
【請求項５】
上記参照信号生成回路は、
参照電圧生成用の電流源トランジスタのバックバイアス電圧を切り替え可能である
請求項４記載の信号処理回路。
【請求項６】
上記参照信号生成回路は、
参照信号の生成開始タイミングと電流の印加タイミングのずれを吸収するために、同期をとる同期回路を含む
請求項１から５のいずれか一に記載の信号処理回路。
【請求項７】
上記参照信号生成回路は、
上記参照信号の出力ノードに接続された参照信号生成用電流源と、
上記出力ノードに接続され、上記参照信号生成用電流源による参照信号生成用電流に応じたレベルの参照信号を上記出力ノードに現出させる出力負荷部と、を含み、
上記出力負荷部は、
負荷値を、上記参照信号の開始前に第１の負荷値に設定し、開始時に第１の負荷値と異なる第２の負荷値に設定する
請求項１記載の信号処理回路。
【請求項８】
上記参照信号生成回路は、
上記参照信号の開始時点から一定期間、上記出力負荷部の負荷値を上記第２の負荷値に設定し、一定期間後に、上記出力負荷部の負荷値を上記第１の負荷値に設定する
請求項７記載の信号処理回路。
【請求項９】
上記参照信号生成回路の出力負荷部は、
複数の調整用負荷を含み、上記参照信号にオフセットを与えるために、当該複数の調整用負荷の数を調整する機能を有する
請求項７または８記載の信号処理回路。
【請求項１０】
上記参照信号生成回路は、
上記参照信号の傾きが可変であり、上記参照信号の傾きが変化した際に、当該参照信号のオフセット量を自動で調整する回路を有する
請求項１から９のいずれか一に記載の信号処理回路。
【請求項１１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の信号線への読み出しを行い、アナログデジタル（ＡＤ）変換を行うカラム信号処理回路を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部のカラム信号処理回路は、
時間とともに電圧値が変化するランプ波形の参照信号を、電流を変化させて生成する参照信号生成回路と、
ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、を含み、
上記参照信号生成回路は、
上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む
固体撮像素子。
【請求項１２】
上記参照信号生成回路は、
上記参照信号を生成するための電流とは別の整定電流を参照信号の開始時から一定期間流し込む
請求項１１記載の固体撮像素子。
【請求項１３】
上記参照信号生成回路は、
参照信号の生成開始時に流し込む複数の電流源を含み、上記参照信号にオフセットを与えるために、当該複数の電流源の数を調整する機能を有する
請求項１２記載の固体撮像素子。
【請求項１４】
上記参照信号生成回路は、
参照信号を生成する参照信号生成用電流源と、
上記整定電流を流しこむ整定電流用電流源と、を含む
請求項１２または１３記載の固体撮像素子。
【請求項１５】
上記参照信号生成回路は、
参照電圧生成用の電流源トランジスタのバックバイアス電圧を切り替え可能である
請求項１４記載の固体撮像素子。
【請求項１６】
上記参照信号生成回路は、
参照信号の生成開始タイミングと電流の印加タイミングのずれを吸収するために、同期をとる同期回路を含む
請求項１１から１５のいずれか一に記載の固体撮像素子。
【請求項１７】
上記参照信号生成回路は、
上記参照信号の出力ノードに接続された参照信号生成用電流源と、
上記出力ノードに接続され、上記参照信号生成用電流源による参照信号生成用電流に応じたレベルの参照信号を上記出力ノードに現出させる出力負荷部と、を含み、
上記出力負荷部は、
負荷値を、上記参照信号の開始前に第１の負荷値に設定し、開始時に第１の負荷値と異なる第２の負荷値に設定し、上記参照信号の開始時点から一定期間、上記出力負荷部の負荷値を上記第２の負荷値に設定し、一定期間後に、上記出力負荷部の負荷値を上記第１の負荷値に設定する
請求項１１記載の固体撮像素子。
【請求項１８】
上記参照信号生成回路は、
上記参照信号の傾きが可変であり、上記参照信号の傾きが変化した際に、当該参照信号のオフセット量を自動で調整する回路を有する
請求項１１から１７のいずれか一に記載の固体撮像素子。
【請求項１９】
上記信号線に外部から任意の電圧を入力するダミー画素と、
上記ダミー画素に電圧レベルを与える電圧発生回路と、
入力した電圧レベルを平滑化するための横つなぎのスイッチと、を有する
請求項１１から１８のいずれか一に記載の固体撮像素子。
【請求項２０】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の信号線への読み出しを行い、アナログデジタル（ＡＤ）変換を行うカラム信号処理回路を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部のカラム信号処理回路は、
時間とともに電圧値が変化するランプ波形の参照信号を、電流を変化させて生成する参照信号生成回路と、
ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、を含み、
上記参照信号生成回路は、
上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００３】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００５】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００６】
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０００７】
この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、参照信号生成回路としてのデジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびセンスアンプ（Ｓ／Ａ）７を有する。
【０００８】
画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。
【０００９】
カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形（ＲＡＭＰ）である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ（メモリ）５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のセンスアンプ７が配置される。
【００１０】
図２は、図１の回路のタイミングチャートを示す図である。
【００１１】
各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１で階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１−１の出力が反転するまでカウンタラッチ５１−２でカウントが行われ、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してセンスアンプ７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【００１２】
なお、Ｐ相時のカウンタラッチ５１−２のカウント処理を１次サンプリング、Ｄ相時のカウンタラッチ５１−２のカウント処理を２次サンプリングという。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【００１４】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、固体撮像素子を搭載した近年のカメラシステムでは、多画素化、高フレームレート化が進んでおり、これらに対応するためには読み出しスピードを上げる必要がある。
ここで問題となるのは、アナログ信号のセトリング時間である。小型センサの場合はそれほど問題にならないが、大型のセンサの場合、構成するブロックサイズが大きくかつブロック間の距離が長いため、ブロック間の配線負荷が大きくなる傾向がある。
つまり、大型のセンサになればなるほど、セトリング時間をより確保する必要があるため、高速化を行うことが難しくなると言える。
セトリング時間を十分に確保せずにＡＤ変換を行うと、カラム毎のセトリング差がそのまま出力値に差分となって現れるため、画質に大きな影響を与えてしまう。
【００１６】
参照信号生成用のＤＡＣ回路を例にして、従来の問題点を考察する。
固体撮像素子の列並列型ＡＤ変換器で使用されているＤＡＣ回路を例とするが、一般的な参照信号生成用のＤＡＣ回路でも同様の問題点が存在する。
【００１７】
図３は、参照信号（電圧）を出力するＤＡＣ回路とそれを受け取る受信ブロックを示す図である。
【００１８】
このブロック間をＲＡＭＰ配線１０で接続している。実際のＲＡＭＰ配線１０には配線負荷が寄生しており、ブロック間の配線長や配線幅などによって決定される。
この配線負荷が大型センサの方が大きくなる傾向があるため、セトリング時間を要する結果となっている。
【００１９】
図４は、参照信号生成回路としてのＤＡＣから出力される参照信号（電圧）を示す図である。
【００２０】
参照信号ＲＡＭＰはあるタイミングから一定のスルーレートで変化する信号であるが、配線負荷の影響で開始地点と終了地点がどうしてもなまってしまう。
これはＲＡＭＰ配線１０に寄生する抵抗Ｒと容量Ｃに依存している。負荷ＲＣが大きくなればなるほど、このなまり量が大きくなる。このなまった部分は線形ではないため、参照電圧として使用することができない。
実際に使用できるのは、図４の有効レンジ部ＶＬＲのみとなる。つまり、参照信号ＲＡＭＰがなまることにより、有効レンジ自体が小さくなってしまう。
そのため、所望の有効レンジを確保しようとしたら、セトリングＳＴＬ分を考慮して参照電圧ＲＡＭＰのレンジを設定する必要がある。
【００２１】
参照信号生成回路であるＤＡＣ６ａに設計マージンがあれば単純に参照信号ＲＡＭＰを長く出力すればよいということになるが、十分に確保できない場合は回路構成自体を変更するなどの対策が必要になってくる。本問題点については、ここでは深く言及しない。
参照信号ＲＡＭＰの期間を長くするとその分ＡＤ変換期間が長くなり、その結果フレームレートの高速化が厳しくなる。
上述した列並列型ＡＤ変換器では、通常Ｐ相とＤ相で２回ＡＤ変換を行うため、図４のセトリング時間ＳＴＬの２倍の時間を確保する必要が出てくる。
このセトリング時間が高速化の問題点となっている。
【００２２】
この問題点の対策として、一般的にＲＡＭＰ配線１０に寄生する負荷の軽減が行われる。
配線幅を太くして抵抗値を下げたり、スタック構成(積層構成)にしたりなどの対策が行われるが、その他の配線のレイアウト条件が厳しくなってしまうため、チップ面積の増大などのデメリットが発生するおそれがある。
【００２３】
図５は、参照信号生成回路であるＤＡＣと配線容量Ｃのモデル図を示す図である。
この図５に関連付けて参照信号がなまる原理を説明する。説明を簡素にするために、図５には配線抵抗は含めていない。
【００２４】
図５のＲＡＭＰ電流源Ｉ１は一定のスルーレートを持つ電流Ｉを生成するもので、この電流を出力抵抗Ｒoutに流すことで参照電圧ＲＡＭＰを生成する。
配線容量Ｃが無ければ、電流Ｉはすべて出力抵抗Ｒoutから引くことができるが(Ｉ＝Ｉr)、実際は配線容量Ｃから定常電流Ｉcが流れてくるため、出力抵抗Ｒoutから引く電流量は定常電流Ｉcの分だけ少なくなってしまう(Ｉr＝Ｉ−Ｉc)。
この定常電流Ｉcはスルーレートと配線容量Ｃに依存する電流値である。
ＲＡＭＰ電流源の電流Ｉが定常電流Ｉcよりも大きい時は、定常電流Ｉcを保ちつつ出力抵抗Ｒoutにもスルーレート一定の電流を流すことができるため、参照信号ＲＡＭＰの線形性を保証ことができる。
しかし、参照信号ＲＡＭＰの開始直後などで電流Ｉの電流量が小さい場合は、定常電流Ｉcを流すことができないので、出力抵抗Ｒoutへ所望のスルーレートで電流が流せなくなり、その結果、参照電圧がなまる事象が発生する。
【００２５】
本発明は、開始直後から線形性のとれた参照信号を生成することが可能で、セトリング時間を大幅に改善することができ、ダイナミックレンジを拡大することが可能な信号処理回路、固体撮像素子およびカメラシステムを提供することにある。
【００２６】
本発明の第１の観点の信号処理回路は、時間とともに電圧値が変化するランプ波形の参照信号を、電流を変化させて生成する参照信号生成回路と、ランプ波である上記参照信号と供給されるアナログ信号電位とを処理する複数の処理部を含む信号処理部と、を有し、上記参照信号生成回路は、上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む。
【００２７】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の信号線への読み出しを行い、アナログデジタル（ＡＤ）変換を行うカラム信号処理回路を含む画素信号読み出し部と、を有し、上記画素信号読み出し部のカラム信号処理回路は、時間とともに電圧値が変化するランプ波形の参照信号を、電流を変化させて生成する参照信号生成回路と、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、を含み、上記参照信号生成回路は、上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む。
【００２８】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の信号線への読み出しを行い、アナログデジタル（ＡＤ）変換を行うカラム信号処理回路を含む画素信号読み出し部と、を有し、上記画素信号読み出し部のカラム信号処理回路は、時間とともに電圧値が変化するランプ波形の参照信号を、電流を変化させて生成する参照信号生成回路と、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、を含み、上記参照信号生成回路は、上記参照信号の開始時からの電流量を調整して、または少なくとも開始時の当該参照信号のレベルを調整して、参照信号のオフセット量を調整する機能を含む。
【発明の効果】
【００２９】
本発明によれば、開始直後から線形性のとれた参照信号を生成することができ、セトリング時間を大幅に改善することができ、ダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【００３０】
【図１】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】図１の回路のタイミングチャートを示す図である。
【図３】参照電圧を出力するＤＡＣ回路とそれを受け取る受信ブロックを示す図である。
【図４】参照信号生成回路としてのＤＡＣから出力される参照電圧を示す図である。
【図５】参照信号生成回路であるＤＡＣと配線容量Ｃのモデル図を示す図である。
【図６】本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図７】図６の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図８】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図９】本実施形態に係る参照信号生成回路である整定用電流源を備えたＤＡＣと配線容量Ｃのモデル図を示す図である。
【図１０】参照信号生成用のＤＡＣの一例を示す回路図である。
【図１１】電流源の構成例を示す回路図である。
【図１２】参照信号（電圧）の時間変化を表した図である。
【図１３】図１０のＤＡＣのスイッチ制御のタイミングチャートを示す図である。
【図１４】整定電流を流す電流源を付加した際の参照信号（電圧）波形の例を示す図である。
【図１５】整定電流を流す電流源を付加した際の参照信号（電圧）を概略的に示す図である。
【図１６】任意のスイッチの状態から開始できる機能追加を行った参照信号（電圧）生成用電流源のスイッチの制御を行うロジック回路を示す図を示す。
【図１７】図１６のロジック回路のタイミングチャートを示す図である。
【図１８】図１０の参照信号生成回路の構成に整定電流用の電流源を追加した例を示す図である。
【図１９】整定電流用電流源を追加した図１８の参照信号生成回路のタイミングチャートを示す図である。
【図２０】図１８の参照信号（電圧）生成回路における整定電流用電流源のスイッチの制御を行うロジック回路を示す図を示す。
【図２１】図１８の整定電流用の電流源の構成を簡略化した例を示す図である。
【図２２】図２１の参照信号（電圧）生成回路における整定電流用電流源のスイッチの制御を行うロジック回路の概略を示す図を示す。
【図２３】タイミングずれ対策を行ったロジック回路の例を示す図である。
【図２４】図２３のロジック回路の制御タイミングを示す図である。
【図２５】自動で整定電流を調整する構成を有する電流源の構成例を示す回路図である。
【図２６】最適な整定電流をリアルタイムで検出するために、参照信号（電圧）のリニアリティを検出する検出系の構成例を示す図である。
【図２７】参照信号のリニアリティ特性の測定イメージを示す図である。
【図２８】取得したデータからリニアリティ誤差を算出する手順を概念的に示す図である。
【図２９】ロジック内のメモリ管理方法の一例を示す図である。
【図３０】図２６のＣＭＯＳイメージセンサを制御するロジックブロックの構成例を示す図である。
【図３１】図２６のセンサを制御する手順の一例を示すフローチャートである。
【図３２】第２の構成を採用した参照信号生成回路としてＤＡＣの第１例を概略的に示す図である。
【図３３】第２の構成を採用した参照信号生成回路としてＤＡＣの第２例を概略的に示す図である。
【図３４】第２の構成を採用した参照信号生成回路としてＤＡＣの第３例を概略的に示す図である。
【図３５】第２の構成を採用した参照信号生成回路としてＤＡＣの第４例を概略的に示す図である。
【図３６】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣのよる参照信号の第１の形成例
４．ＤＡＣのよる参照信号の第２の形成例
５．カメラシステムの構成例
【００３２】
図６は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図７は、図６の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００３３】
＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図６および図７に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、および信号処理回路１８０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、並びにセンスアンプ（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、および信号処理回路１８０はデジタル回路により構成される。
【００３４】
参照信号ＲＡＭＰを生成する本実施形態に係る参照信号生成回路としてのＤＡＣは、基本的に、以下の特徴的な構成を有する。
本実施形態のＤＡＣ１６１は、参照信号（電圧）ＲＡＭＰを生成するための電流とは別の整定電流を参照信号ＲＡＭＰの開始時から一定期間流し込む第１の構成を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照信号ＲＡＭＰの生成開始時に流し込む電流源の数を調整する機能を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照電圧生成用の電流源とは別に専用の電流源を複数個有しており、微細なオフセット調整が可能に構成される。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照電圧生成用の電流源トランジスタのバックバイアス電圧を切り替え可能に構成される。
ＤＡＣ１６１は、参照信号ＲＡＭＰの傾きが可変の構成を有している場合、参照信号ＲＡＭＰの傾きが変化した際に、参照信号のオフセット量を自動で調整する構成を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰの生成開始タイミングと電流の印加タイミングのずれを吸収するために、フリップフロップＦＦを用いて同期を取る構成を有する。
また、本実施形態は、最適な整定電流を検出するために、垂直信号線ＶＳＬに外部から任意の電圧を入力するダミー画素とそのダミー画素回路に電圧レベルを与える電圧発生回路と入力した電圧レベルを平滑化するための横つなぎのスイッチを有する。
また、本実施形態のＤＡＣ１６１は、上記第１の構成とは異なる第２の構成をとることも可能である。
【００３５】
第２の構成のＤＡＣ１６１Ａは、参照信号の出力ノードに接続された参照信号生成用電流源と、出力ノードに接続され、参照信号生成用電流源による参照信号生成用電流に応じたレベルの参照信号を出力ノードに現出させる出力負荷部と、を含む。そして、出力負荷部は、参照信号の開始前の第１の負荷値を、開始時の第２の負荷値と異なる負荷値に設定する。
ＤＡＣ１６１Ａは、参照信号の開始時点から一定期間、出力負荷部の負荷値を第２の負荷値に設定する。
また、ＤＡＣ１６１Ａは、参照信号の開始時点から一定期間後に、出力負荷部の負荷値を第１の負荷値に設定する。
ＤＡＣ１６１Ａは、出力負荷部が、複数の調整用負荷を含み、参照信号にオフセットを与えるために、複数の調整用負荷の数を調整する機能を有する。
ＤＡＣ１６１Ａは、第１の構成と同様に、参照信号の傾きが可変であり、上記参照信号の傾きが変化した際に、当該参照信号のオフセット量を自動で調整する回路を有する構成を採用することも可能である。
これらのＤＡＣ等の構成については後で詳述する。
【００３６】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００３７】
［単位画素の構成例］
図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００３８】
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
【００３９】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００４０】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００４１】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００４２】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００４３】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４４】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＤＡＣおよびバイアス回路１６０におけるＤＡＣ１６１の参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御部１４１を含む。
【００４５】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００４６】
＜２．カラムＡＤＣの構成例＞
本実施形態のカラム処理回路群１５０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群１５０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１５１は、ＤＡＣ１６１により生成される参照信号を時間的に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器（コンパレータ）１５１−１を有する。
さらに、各ＡＤＣは、比較時間をカウントし、カウント結果を保持するカウンタラッチ１５１−２を有する。
各カウンタラッチ１５１−２の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のセンスアンプ１７０、および信号処理回路１８０が配置される。
【００４７】
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号電位Ｖｓｌは列毎（カラム毎）に配置された比較器１５１−１で参照信号Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１−１と同様に列毎に配置されたカウンタラッチ１５１−２が動作している。
各ＡＤＣ１５１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
ＡＤＣ１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５１−１の出力が反転し、カウンタラッチ１５１−２の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ１５１−２に入力し、ＡＤ変換を完了させる。
【００４８】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、カウンタラッチ１５１−２に保持されたデータが、水平転送線ＬＴＲＦに転送され、センスアンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４９】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、読み出された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
【００５０】
なお、ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【００５１】
これを除去する手法として、ＣＤＳが採用される。
これは一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
【００５２】
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰをカラム処理回路群１５０に供給する。
【００５３】
＜３．ＤＡＣのよる参照信号の第１の形成例＞
参照信号ＲＡＭＰを生成する本実施形態に係る参照信号生成回路としてのＤＡＣは、前述したように、以下の特徴的な第１の構成を有する。
本実施形態のＤＡＣ１６１は、参照信号（電圧）ＲＡＭＰを生成するための電流とは別の整定電流を参照信号ＲＡＭＰの開始時から一定期間流し込む構成を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照信号ＲＡＭＰの生成開始時に流し込む電流源の数を調整する機能を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照電圧生成用の電流源とは別に専用の電流源を複数個有しており、微細なオフセット調整が可能に構成される。
ＤＡＣ１６１は、参照信号ＲＡＭＰにオフセットを与えるために、参照電圧生成用の電流源トランジスタのバックバイアス電圧を切り替え可能に構成される。
ＤＡＣ１６１は、参照信号ＲＡＭＰの傾きが可変の構成を有している場合、参照信号ＲＡＭＰの傾きが変化した際に、参照信号のオフセット量を自動で調整する構成を有する。
ＤＡＣ１６１は、参照信号ＲＡＭＰの生成開始タイミングと電流の印加タイミングのずれを吸収するために、フリップフロップＦＦを用いて同期を取る構成を有する。
また、本実施形態は、最適な整定電流を検出するために、垂直信号線ＶＳＬに外部から任意の電圧を入力するダミー画素とそのダミー画素回路に電圧レベルを与える電圧発生回路と入力した電圧レベルを平滑化するための横つなぎのスイッチを有する。
【００５４】
以下、参照信号ＲＡＭＰを生成する具体的な構成および機能について詳述する。
本実施形態のＤＡＣ１６１は、ＲＡＭＰ配線に寄生する配線負荷に係らず、開始直後から線形性の取れた参照信号ＲＡＭＰを生成するための構成を有する。
【００５５】
参照信号ＲＡＭＰが生成開始直後になまる原因として、開始直後に定常電流を完全に流すことができないことがあげられる。
そこで、本実施形態の第１の構成においては、参照信号生成用のＲＡＭＰ電流源Ｉ１６１とは別に、定常電流を流すための専用電流源Ｉ１６２を備える。
本実施形態においては、その専用電流源を整定用電流源と呼ぶ。
【００５６】
図９は、本実施形態に係る参照信号生成回路である整定用電流源を備えたＤＡＣと配線容量Ｃのモデル図を示す図である。
【００５７】
整定用電流源Ｉ１６２は参照信号ＲＡＭＰの生成開始(出力開始)と同時並列的にオンにし、参照信号ＲＡＭＰの出力期間中、定常電流Ｉcを流すための電流源となる。
定常電流ＩcはスルーレートＫと配線容量Ｃの積で算出されるので、スルーレートＫを変更する場合は整定電流値も合せて変更する必要がある。
整定用電流源Ｉ１６１をＲＡＭＰ電流源(主電流源)Ｉ１６１とは別に備えることで、ＲＡＭＰ電流源Ｉ６１の電流Ｉは参照信号ＲＡＭＰの開始直後からすべて出力抵抗Ｒout側に流すことできるため、参照信号のなまりを解消することが可能になる。
【００５８】
次に、この原理を適応したＤＡＣの回路構成例を説明する。
図１０は、参照信号生成用のＤＡＣの一例を示す回路図である。
以下、ＤＡＣを符号２００で示す。
【００５９】
図１０のＤＡＣ２００は、バイナリコード部２１０と温度計コード部２２０を組み合わせたセグメント方式の回路構成を有する。
【００６０】
バイナリコード部２１０は、電流源Ｉ２−１〜Ｉ２−４、およびスイッチＳＷ２−１〜ＳＷ２−４を有する。
電流源Ｉ２−１〜Ｉ２−４は、電流供給能力が１Ｉ，２Ｉ，４Ｉ，８Ｉとなるように構成されている。
各スイッチＳＷ２−１〜ＳＷ２−４は、端子ａと端子ｂまたは端子ｃとの接続が切り替えされる。
各スイッチＳＷ２−１〜ＳＷ２−４の各端子ａと基準電位ＡＶＳ間の各電流源Ｉ２−１〜Ｉ２−４が接続されている。
各スイッチＳＷ２−１〜ＳＷ２−４の各端子ｂは参照信号(電圧)ＲＡＭＰの出力ノードＮＤ２００に接続されている。出力ノードＮＤ２００は出力抵抗Ｒoutを介して電源ＡＶＤに接続されている。
各スイッチＳＷ２−１〜ＳＷ２−４の各端子ｃは電源ＡＶＤに接続されている。
【００６１】
温度計コード部２２０は、電流源Ｉ２−５〜Ｉ２−Ｎ、およびスイッチＳＷ２−５〜ＳＷ２−Ｎを有する。
電流源Ｉ２−５〜Ｉ２−Ｎは、電流供給能力が１６Ｉとなるように構成されている。
各スイッチＳＷ２−５〜ＳＷ２−Ｎは、端子ａと端子ｂまたは端子ｃとの接続が切り替えされる。
各スイッチＳＷ２−５〜ＳＷ２−Ｎの各端子ａと基準電位ＡＶＳ間の各電流源Ｉ２−５〜Ｉ２−Ｎが接続されている。
各スイッチＳＷ２−５〜ＳＷ２−Ｎの各端子ｂは参照信号(電圧)ＲＡＭＰの出力ノードＮＤ２００に接続されている。
各スイッチＳＷ２−５〜ＳＷ２−Ｎの各端子ｃは電源ＡＶＤに接続されている。
【００６２】
図１０のＤＡＣ２００は、複数の電流源の電流を合成し、出力抵抗Ｒoutに流すことで任意の電圧を生成している。
スルーレート一定の参照電圧を生成するためには、一定時間おきに出力抵抗Ｒoutに流す電流量を調整する必要がある。
この電流量の調整を電流源のスイッチＳＷ２−１〜ＳＷ２−Ｎで行っており、一定のスルーレートになるように各ＳＷが制御される。
【００６３】
次に、図１０の各電流源の構成例について説明する。
図１１は、電流源の構成例を示す回路図である。
【００６４】
図１１の電流源はカレントミラー構成となっており、基準電流Ｉrefの基準電流源Ｉ３、ＮＭＯＳトランジスタＭ１とＭ２のトランジスタ比で電流値Ｉthが決定する。
電流Ｉthを出力抵抗Ｒout側に流すのか、それとも逆経路に流すのかの制御を差動トランジスタＭ３、Ｍ４が行っており、この２つのトランジスタがスイッチＳＷの役割を担っている。
図１１ではＳＷ＝Ｈの例であり、電流Ｉthは出力抵抗Ｒout側に流れることになる。
また、図９のバイナリコード側ＤＡＣの電流源は、トランジスタＭ２のＷ／Ｌ比を２のべき乗倍で変化させることによって実現している。ここで、Ｗはトランジスタのチャネル幅を、Ｌはチャネル長をそれぞれ示している。
【００６５】
図１２は、参照信号（電圧）の時間変化を表した図である。
参照信号(電圧)ＲＡＭＰは、図１２に示すように、一定時間おきに電流Ｉずつ増やしていった際の出力波形となる。
このとき、一定時間ごとの電圧ドロップ量ΔＶはＲout×Ｉとなる。この電圧ドロップを繰り返すことで参照信号（電圧）を生成することができる。
参照信号（電圧）の傾きを急にするためには電流Ｉを大きくするか、もしくは電流Ｉを増やす時間間隔を短くすることである。
この参照電圧を図１０のＤＡＣ２００で出力するためには、図１３に示すようなＳＷ制御が必要となる。
【００６６】
図１３は、図１０のＤＡＣのスイッチ制御のタイミングチャートを示す図である。
【００６７】
参照信号（電圧）の生成開始時はすべてのスイッチＳＷ２−１〜ＳＷ２−Ｎがオフとなっており、時間変化に伴ってスイッチＳＷ２−１〜ＳＷ２−Ｎを切り替えていく。
バイナリコードを制御するスイッチＳＷ２−１〜ＳＷ２−４はハイ（Ｈ）とロー（Ｌ）を繰り返すトグル制御となり、温度計コードを制御するスイッチＳＷ２−５〜ＳＷ２−ＮはＬ→Ｈにのみ切り替える単調制御となる。
バイナリコードから温度計コードへの乗り換えはバイナリコードがすべてＨになったタイミングをトリガとし、その次のタイミングで温度計コードの１つをＨ、バイナリコードをすべてＬにすることによって実現している。
図１０では４ビットのバイナリコード構成となっているが、これはあくまで一例であり、ビット数が変化しても制御自体は同じものとなる。
【００６８】
本実施形態の第１の構成においては、以上説明したような構成のＤＡＣ２００に整定電流を流す電流源（機構）を付加する。
図１４は、整定電流を流す電流源を付加した際の参照信号（電圧）波形の例を示す図である。
図１４の例は、整定電流を３Ｉとした場合の波形であるが、図１２と異なるのはスタート時の電流量のみでスルーレート自体は変わらない。
つまり、スルーレートを変えずに、参照信号（電圧）ＲＡＭＰの生成開始時の電流量を調整するための機構が必要となり、参照信号（電圧）ＲＡＭＰの傾きを変える際はこの電流量を傾きに合せて調整することになる。
【００６９】
図１５は、整定電流を流す電流源を付加した際の参照信号（電圧）を概略的に示す図である。
【００７０】
図１５に示すように、整定電流を流す電流源を付加することで参照電圧のなまりは解消し、その結果セトリング時間も大幅に改善することできる。
ただし、整定電流の設定値が理想値からずれればずれるほど、セトリング時間ＳＴＬもそれに比例して長くなるため、いかに最適な電流値を設定するかがポイントとなる。
【００７１】
次に、参照信号（電圧）ＲＡＭＰの生成(出力)開始時の電流量を調整する方法を説明する。
【００７２】
まず１つ目の方法として参照信号（電圧）生成用電流源のスイッチＳＷの制御を行うロジック回路への機能追加が挙げられる。
図１３のタイミングチャートのように、スイッチＳＷはすべてＬから開始するのが通常の動作となるが、任意のスイッチＳＷ状態から開始できる機能を追加することにより、参照信号（電圧）開始時の電流値を任意に設定することが可能となる。
【００７３】
図１６は、任意のスイッチの状態から開始できる機能追加を行った参照信号（電圧）生成用電流源のスイッチの制御を行うロジック回路を示す図を示す。
【００７４】
図１６のロジック回路３００は、バイナリコード制御ブロック３１０と温度計コード制御ブロック３２０とオフセット用デコーダ３３０を含んで構成される。
バイナリコード制御ブロック３１０と温度計コード制御ブロック３２０間にバイナリコードから温度計コードの乗り換え制御用のトリガ信号ＳＴＲＧが用いられる。
また、スイッチＳＷを更新するタイミング信号ＳＵＴＭは両制御ブロック３１０，３２０に入力され、バイナリコードがすべてＨになったタイミングでトリガ信号ＳＴＲＧがＨになる。
スイッチＳＷの制御は一定時間ごとに行わないとスルーレートが変化してしまうため、一般的にＳＷ更新タイミング信号ＳＵＭＴにはマスクしたクロックが用いられる。
任意のスイッチＳＷの状態から開始するために、設定されたオフセット調整値ＯＦＴＡをバイナリコードと温度計コードにデコードする専用デコーダ３３０と、各制御ブロック３１０，３２０にデコード結果を保存するためのラッチ回路ＬＴＣが必要となる。
ラッチ回路ＬＴＣはスイッチＳＷの数だけ必要となり、各スイッチＳＷに対応するデコード結果をラッチタイミング信号ＳＬＴＣが入力された瞬間にラッチすることになる。
デコード値のラッチは参照信号（電圧）ＲＡＭＰの開始と同時に行う必要があり、ラッチ後は同様のスイッチＳＷ制御を行うことで参照信号（電圧）ＲＡＭＰにオフセットをつけることが可能となる。
【００７５】
図１７は、図１６のロジック回路のタイミングチャートを示す図である。
図１７はオフセット調整値ＯＦＴＡに２４Ｉを設定した場合の例である。
通常はすべてＬから始まるスイッチＳＷの制御であるが、ラッチタイミング信号ＳＬＴＣがＨ、つまり参照信号ＲＡＭＰを開始するタイミングでスイッチＳＷ２−１、ＳＷ２−４、ＳＷ２−５が同時並列的にＨとなり、２５Ｉの電流値から制御が始まっている。
このオフセット電流が整定電流となり、前述のようにセトリングの改善に繋がっている。その後は、これまで通り一定時間ごとに電流Ｉずつを増やしていくスイッチＳＷの制御となる。
本手法では、参照信号（電圧）生成用の電流源を整定電流として使用しているため、その分、参照信号生成で使用できる電流源が減ってしまう懸念がある。オフセット調整値ＯＦＴＡが大きくなる場合には余分に電流源を準備しておく必要がある。
【００７６】
２つ目の方法は、整定電流用に専用の電流源を備えることである。
前述の方法では、ロジック回路に大幅な修正が必要となり、ラッチ回路の追加等で複雑な構成となるおそれがため、専用の電流源セルを持つ回路構成の方が機能追加は容易である。
また、参照信号（電圧）生成用の最小電流源Ｉよりも小さい電流源を備えることができるため、整定電流の分解能を挙げることが可能となる。
【００７７】
図１８は、図１０の参照信号生成回路の構成に整定電流用の電流源を追加した例を示す図である。
【００７８】
整定電流用電流源２３０は、電流源Ｉ３−１〜Ｉ３−６、およびスイッチＳＷ３−Ａ〜ＳＷ３−Ｆを有する。
電流源Ｉ３−１〜Ｉ３−６は、電流供給能力が０．５Ｉ，１Ｉ，２Ｉ，４Ｉ，８Ｉ，１６Ｉとなるように構成されている。
各スイッチＳＷ３−Ａ〜ＳＷ３−Ｆは、端子ａと端子ｂまたは端子ｃとの接続が切り替えされる。
各スイッチＳＷ３−Ａ〜ＳＷ３−Ｆの各端子ａと基準電位ＡＶＳ間の各電流源Ｉ３−Ａ〜Ｉ３−Ｆが接続されている。
各スイッチＳＷ３−Ａ〜ＳＷ３−Ｆの各端子ｂは参照信号(電圧)ＲＡＭＰの出力ノードＮＤ２００に接続されている。出力ノードＮＤ２００は出力抵抗Ｒoutを介して電源ＡＶＤに接続されている。
各スイッチＳＷ３−Ａ〜ＳＷ３−Ｆの各端子ｃは電源ＡＶＤに接続されている。
【００７９】
整定電流用の最小電流源セルは０．５Ｉとしているが、さらに小さい電流源を備えることも可能である。電流源のサイズや個数は整定電流によって決める必要があり、参照信号（電圧）ＲＡＭＰのスルーレートの仕様や配線負荷に依存する。
温度計コード、バイナリコードについてはこれまで通りの動作で問題なく、参照信号ＲＡＭＰの開始と同時並列的に整定電流用電流源２３０を有効にする機能が必要となる。
どの電流源をＨにするかは、たとえばレジスタで外部から設定できる構成にしておく。
【００８０】
図１９は、整定電流用電流源を追加した図１８の参照信号生成回路のタイミングチャートを示す図である。
バイナリコード部２１０、温度計コード部２２０のタイミングは図１３と全く同じである。
よって、既存の回路構成をそのまま残すことができるため、機能追加が容易となる。整定電流用電流源２３０のスイッチＳＷ３−Ａ〜ＳＷ３−Ｆの制御は参照信号ＲＡＭＰの開始と同時並列的にＨまたはＬを決定し、その後はずっと変化しない。
そして、参照信号（電圧）期間が終了したタイミングですべてクリアする(すべてＬに戻す)処理となる。
【００８１】
図２０は、図１８の参照信号（電圧）生成回路における整定電流用電流源のスイッチの制御を行うロジック回路を示す図を示す。
【００８２】
このロジック回路３００Ａは、デコーダ３４０、整定電流用電流源２３０のスイッチＳＷ３−Ａ〜ＳＷ３−Ｆの制御信号ＳＷＡ〜ＳＷＦのマスク用のＮＡＮＤゲートＮＡ１〜ＮＡ６、制御信号ＳＷＡ〜ＳＷＦの出力用のインバータＩＶ１〜ＩＶ６を有する。
【００８３】
ロジック回路３００Ａにおいては、レジスタ等に設定した値ＳＶＬは専用のデコーダ３４０でデコードされ、この値が整定電流用電流源の制御信号ＳＷＡ〜ＳＷＦとなる。
制御信号ＳＷＡ〜ＳＷＦはイネーブル信号ＲＭＰＯＦＥＮでマスクされており、参照信号ＲＡＭＰの開始と同時にＨにすることによって、電流印加のタイミングを取っている。
【００８４】
整定電流用に専用の電流源を追加するもう１つの方法として、追加する電流源の数を少量にし、その間の電流値をトランジスタのバックバイアス電圧を調整することで補う方法が挙げられる。
この方法であると電流源の数を減らすことが可能となり、回路サイズの増大をおさえることができる。図２１にその構成例を示す。
【００８５】
図２１は、図１８の整定電流用の電流源の構成を簡略化した例を示す図である。
【００８６】
図２１では、整定電流用電流源２３０Ｂに２つの整定用電流源Ｉ４−１、Ｉ４−２、およびスイッチＳＷ４−Ａ，ＳＷ４−Ｂを追加しており、それぞれの電流源で電流範囲０．５Ｉ〜８Ｉ、８Ｉ〜１６Ｉを規定している。
電流源の構成例は図１１のようになるが、図１１のトランジスタＭ２のバックバイアス電圧を調整し閾値を変化させることで、流れる電流量を調整している。
このバックバイアス用の電圧レベルは抵抗アレイ等で生成し、スイッチＳＷの切り替えによって任意の電圧を印加できる構成とすることが可能である。
【００８７】
図２２は、図２１の参照信号（電圧）生成回路における整定電流用電流源のスイッチの制御を行うロジック回路の概略を示す図を示す。
【００８８】
図２０の回路構成と同じように、レジスタ等に設定した値は専用デコーダ３４０Ｂでデコードされるが、前回路と異なるのはバックバイアスの電圧レベルを調整するための制御信号ＶｂｉａｓＡ，Ｖｂｉａｓ２が追加された点である。
また、電流印加のタイミングは図１９と同様で、イネーブル信号ＲＭＰＯＦＥＮで制御される。
【００８９】
前述の専用電流源を追加する方法は、参照電圧の開始タイミングと整定電流の印加タイミングにずれが発生する可能性がある。
この２つのタイミングを生成するブロックが異なる場合はもちろんであるが、生成するブロックが同じ場合でも両タイミングの配線負荷が大きく異なる場合は、タイミングずれとなるおそれがある。
タイミングずれが発生した場合、整定電流の印加が遅れるとセトリング時間の劣化につながり、逆に整定電流の印加が早いと所望の参照電圧が得られない結果となるおそれがある。
【００９０】
図２３は、タイミングずれ対策を行ったロジック回路の例を示す図である。
【００９１】
このロジック回路３００Ｃは、図２０、図２２のロジック回路３００Ａ，３００Ｂに両タイミングの同期を取るためのフリップフロップ回路３５０を追加したものである。
図１９のスイッチＳＷ２−１の制御信号をフリップフロップ３５０の端子ＣＬＫに入力し、フリップフロップ回路３５０の出力ＦＦ_Ｑと電流印加タイミングであるＲＭＰＯＦＥＮのＮＡＮＤゲートＮＡ１１でＮＡＮＤを取ることで同期を実現している。
【００９２】
図２４は、図２３のロジック回路の制御タイミングを示す図である。
【００９３】
ＸＲは参照信号（電圧）ＲＡＭＰのリセット信号を示し、リセット信号ＸＲがＬ（ロー）になるタイミングでフリップフロップ回路３５０も同時にリセットする。
そのとき、フリップフロップ回路３５０の出力ＦＦ_Ｑの出力はＬ（ロー）となる。次に整定電流の印加タイミング信号であるＲＭＰＯＦＥＮは実際の印加タイミングよりも、早いタイミングでＨ（ハイ）に設定しておく。
参照信号ＲＡＭＰの生成が開始されると制御信号ＳＷ１がＬからＨに変化するため、フリップフロップ回路３５０の出力ＦＦ_ＱもＨに変化する。
その結果、整定電流制御信号にデコーダ３４０Ｃの値が反映されるようになり、図２４のようなタイミングずれのない参照信号（電圧）ＲＡＭＰを生成することが可能となる。
【００９４】
次に、参照信号（電圧）ＲＡＭＰの傾きを変えることができるシステムについて説明する。
ＤＡＣ１６１（２００）から出力される参照電圧は、多くの場合、傾きを自由に設定することができる。
図１１の電流源においては、基準電流Ｉrefの電流量を変化させ、図１２のΔＶを変えることで参照信号ＲＡＭＰの傾きを変えることが可能となる。
傾きを変える際、整定電流も合せて調整する必要がある。傾きつまりスルーレートに合った整定電流値を設定しないと、セトリングの劣化に繋がるからである。
【００９５】
通常、傾きを変えるたびに整定電流値の再設定が必要となるが、自動で整定電流を調整する構成を示す。
図２５は、自動で整定電流を調整する構成を有する電流源の構成例を示す回路図である。
【００９６】
図２５の電流源は、図１１の参照電圧生成用の電流源２０１に整定電流用の電流源２０２を追加したものである。
整定電流用の電流源２０２は、トランジスタＭ５〜Ｍ７、およびインバータＩＮＶ２を含む。
図２５に示すように、両電流源２０１，２０２のゲート電圧(Ｖgs)を共通にすることで、基準電流Ｉrefの電流変化を整定電流側にも伝えることが可能となる。
仮に参照信号ＲＡＭＰの傾きを半分にする場合、基準電流Ｉrefを半分にし、ゲート電圧Ｖgsを下げることによりトランジスタＭ２に流れる電流Ｉth1を半分にする。
ただし、ゲート電圧が共通のため、整定電流用のトランジスタＭ５に流れる電流Ｉth2も同時に半分となる。
当然、トランジスタＭ２とＭ５は飽和領域で動作させる必要がある。
【００９７】
整定電流はＲＡＭＰ配線に寄生する配線負荷に依存することを前述したが、これらの要素は製造バラツキや温度条件によって値が変動するため、すべてのチップで共通の最適値を定義するのは困難である。
そこで、最適な値を検出するシステムが必要となる。次にそのシステム構成について説明する。最適な整定電流をリアルタイムで検出するために、参照信号（電圧）ＲＡＭＰのリニアリティを検出する構成を設ける。
【００９８】
図２６は、最適な整定電流をリアルタイムで検出するために、参照信号（電圧）ＲＡＭＰのリニアリティを検出する検出系の構成例を示す図である。
【００９９】
この検出系４００の基本構成は図７に示す列並列型ＡＤ変換器となっており、外部から垂直信号線１１６（ＶＳＬ））に任意の電圧を入力するためのダミー画素１１０Ｄを備えている。
ダミー画素１１０Ｄへの印加電圧は電圧発生回路４１０で生成する。電圧発生回路４１０は抵抗ラダー等で構成される。
また、電圧発生回路４１０ではＰ相／Ｄ相用の電圧を個別に生成することができ、ロジック４２０からの切り替え制御信号ＳＷＣＴによって電圧レベルを切り替える。
各垂直信号線１１６と電源ＡＶＤとの間に、トランジスタにより形成されるスイッチＱＳ１１〜ＱＳ１ｎおよび選択スイッチＳＳ１１〜ＳＳ１ｎが直列に接続されている。
スイッチＱＳ１１〜ＱＳ１ｎのゲート(制御端子)には切り替え制御信号ＳＷＣＴに応じたＰ相時またはＤ相時の電圧レベルに設定されるＰ相Ｄ相切り替え信号ＳＳＷＱが供給される。
選択スイッチＳＳ１１〜ＳＳ１ｎのゲート(制御端子)にはダミー選択信号ＤＳＥＬが供給される。
【０１００】
この構成を用いて垂直信号線１１６の電圧ＶＳＬに任意の電圧を与えることが可能となるが、電圧はダミー画素１１０Ｄを通して入力するため、どうしてもダミー画素のバラつきが見えてしまう。
その影響を緩和させるために、各垂直信号線１１６をつなぐＶＳＬ横繋ぎスイッチ（共通接続スイッチ）ＳＷ１１〜ＳＷ１ｎの構成を備えている。ＶＳＬ横繋ぎスイッチＳＷ１１〜ＳＷ１ｎのゲート(制御端子)にはＶＳＬ横繋ぎ制御信号ＳＬＶＳＬが供給される。
参照信号ＲＡＭＰのリニアリティ誤差を検出する際は、このスイッチＳＷ１１〜１ｎをＯＮにして、各垂直信号線１１６を所定ラインＬＮＥに共通に接続して、カラム間誤差の影響を吸収する。逆に通常動作時には本機能をＯＦＦにする。
【０１０１】
整定電流が最適値から外れているかどうかを、参照信号（電圧）ＲＡＭＰのリニアリティ特性から判断する。
そのリニアリティを測定するために、ダミー画素１１０Ｄと電圧発生回路４１０を用いて垂直信号線１１６の電圧ＶＳＬに複数の任意電圧を与える。このとき、ダミー画素１１０Ｄのゲインが起因してくるので注意が必要である。
【０１０２】
図２７は、参照信号のリニアリティ特性の測定イメージを示す図である。
【０１０３】
Ｐ相電圧は基準となるため更新は行わず、Ｄ相電圧のみをある一定期間(たとえば１Ｈ)ごとに更新していく。
第１Ｄ相電圧ＤＶ１、第２Ｄ相電圧ＤＶ２の電圧レベルが理想直線を生成するためのポイントで、Ｐ相電圧ＶＰが理想直線からのズレを検出するためのポイントとなる。各ポイントのＣＤＳされた出力データからリニアリティ誤差を算出する。
このとき、オートゼロ（ＡＺ）期間のＰＯＦレベルを浅く(オフセットをつけない方向)する方がより精度を上げることができるが、Ｐ相は外してはならない。
また、Ｄ相電圧レベルの２点は完全にセトリングしている必要があるため、第１Ｄ相電圧ＶＤ１は参照信号ＲＡＭＰの中間付近、第２Ｄ相電圧ＤＶ２は参照信号ＲＡＭＰの終わり付近に設定する。
取得したデータはロジックブロック内のメモリに保存する。
【０１０４】
次に、取得したデータからリニアリティ誤差を算出する手順を説明する。
図２８は、取得したデータからリニアリティ誤差を算出する手順を概念的に示す図である。
図２８においては、横軸がＶＳＬレベル、つまりＰ相、Ｄ相の電圧レベルを示し、縦軸が出力コードのグラフを示している。
【０１０５】
図２７の手順で取得したデータをプロットすると符号ＬＮ１のような直線となる。
実際、Ｐ相電圧と参照信号（電圧）ＲＡＭＰのフルコード／２の期間は滑らかな曲線となるが、その間のデータ取得を行っていないので、図２８のような直線の表記となる。
次に、取得したデータから理想直線ＬＮ２を算出する。
理想直線ＬＮ２は参照信号ＲＡＭＰのフルコード／２とフルコードの２点の出力コードの結果をつないだものとなる。この理想直線ＬＮ２とＰ相電圧時の出力コードとの差分(＝Δｄ)をリニアリティ誤差と定義する。
整定電流が最適値から外れている場合、Ｐ相電圧ＶＰにおける出力コードが理想直線ＬＮ２から外れるため、リニアリティ誤差が大きくなる。このリニアリティ誤差から整定電流の調整が必要かどうかを判定する。
手順としてはリニアリティ誤差に対する閾値を持っておき、その閾値を満たすまでリニアリティ測定処理を行って電流値調整を行う処理を繰り返す処理となる。詳しくは後述する。
【０１０６】
図２９は、ロジック内のメモリ管理方法の一例を示す図である。
電圧レベルには参照信号（電圧）のリセットレベルからの相対値を入力する。
電圧発生回路４１０の設定値がそのように対応しているのであれば、その値を使用する。
前述の手順で取得したデータは出力コード欄に格納され、このデータを用いて理想直線ＬＮ２を算出する。
図２８の第１Ｄ相電圧ＶＤ１、第２Ｄ相電圧ＤＶ２の２点を通る理想直線ＬＮ２の傾きＣＬＮは次の算出式で求めることができる。
【０１０７】
ＣＬＮ（傾き）
＝(Ｄ相電圧ＤＶ１、ＤＶ２２の出力コードの差)／(Ｄ相電圧ＤＶ１、ＤＶ２のＶＳＬ電圧レベルの差)
【０１０８】
図２９の例では、ＣＬＮ（傾き）＝３０００／１００＝３０、理想直線ＬＮ２はＹ＝３０Ｘ＋３００となる。
この理想直線のＸにＰ相のＶＳＬ電圧レベルを入力したものがＰ相の理想直線のデータ(＝４５０)となる。この理想直線のデータとＰ相時の出力コードの差分がリニアリティ誤差となり、図２９の例ではリニアリティ誤差＝３００となる。
【０１０９】
図２６のＣＭＯＳイメージセンサを制御するロジックブロックは、たとえば図６に示す信号処理回路１８０に形成される。
【０１１０】
図３０は、図２６のＣＭＯＳイメージセンサを制御するロジックブロックの構成例を示す図である。
【０１１１】
図３０のロジックブロック５００は、センサ制御管理ブロック５１０、出力コード判別回路５２０、平均化回路５３０、管理メモリ５４０、調整値判定回路５５０、および演算回路５６０を有する。
【０１１２】
ロジックブロック５００において、センサ全体の制御をセンサ制御管理ブロック５１０で行い、ＶＳＬ横繋ぎ制御信号ＳＬＶＳＬ、Ｐ相Ｄ相切り替え信号ＳＳＷＱについても本センサ制御管理ブロック５１０で制御する。
通常の撮像時には整定電流値の調整は行うことはできないので、センサの動作状況を管理するセンサ制御管理ブロック５１０で行うのが最適である。
センスアンプ１７０からの出力コードは出力コード判別回路５２０に送信される。
出力コード判別回路５２０では送られてきたデータが撮像データなのか、それとも整定電流値調整用に取得したデータなのかを判別する。その判別のための制御信号ＤＣＴＬをセンサ制御管理ブロック５１０から受信する。
撮像データの場合はそのまま出力し、整定電流値調整のために取得したテストデータＤＴＳＴの場合は平均化回路５３０に送信される。
テストデータＤＴＳＴは１つの電圧レベルに対し、遠端の複数のダミー画素を用いて取得する(複数のカラムから出力される)ため、テストデータの平均値をこの平均化回路５３０で算出する。
１つのダミー画素で行った場合、ノイズやカラムばらつきの影響により値が大きく外れる可能性があるためである。この平均化回路５３０の結果を、次段の管理メモリ５４０に格納する。この管理メモリ５４０の格納内容が図２９に相当する。
図２９の理想直線ＬＮ２の傾きやリニアリティ誤差等の算出はすべて演算回路５６０で行う。
演算回路５６０で必要なデータは管理メモリ５４０から送信され、演算結果はまた管理メモリ５４０に戻されることになる。リニアリティ誤差の算出まで終了した段階で、演算回路５６０はスリープ状態に入る。
このリニアリティ誤差を用いて整定電流の調整信号を生成するのが、調整値判定回路５５０である。
ここではリニアリティ誤差に対する複数の閾値を持っており、リニアリティ誤差と比較することで調整レベルを決定する。
また、調整値判定回路５５０はメモリ５５１を保有し、調整レベルの推移を管理している。この推移状況も調整レベルを決定する１つの要因となる。
【０１１３】
図３１は、図２６のセンサを制御する手順の一例を示すフローチャートである。
【０１１４】
図３１は電源投入（ＳＴ１００）直後に整定電流値調整を行うことを想定したものである。
まず、ダミー画素を通して垂直信号線１１６（ＶＳＬ）に電圧を印加できるモード設定にする（ＳＴ１０１）。
この時、ＶＳＬ横繋ぎスイッチＳＷも合せてＯＮにする必要がある。
次に、基準となるＰ相／Ｄ相電圧を電圧発生回路４１０に設定し（ＳＴ１０２）、基準の出力コードを取得する（ＳＴ１０３）。
そこからある一定期間、たとえば１水平走査期間ＨごとにＤ相電圧を更新していき（ＳＴ１０４）、出力コードを取得する（ＳＴ１０５）、そして、指定回数が終了したら（ＳＴ１０６）、リニアリティ算出に入る（ＳＴ１０７）。
リニアリティ誤差が閾値に入っていれば整定電流調整は不要と判断し、そのまま撮像を開始する（ＳＴ１０８、ＳＴ１０９、ＳＴ１１０）。
逆に、リニアリティ誤差が大きく整定電流調整が必要と判断した場合は、整定電流量を決める電流源の設定値を調整し（ＳＴ１１１、ＳＴ１１２、ＳＴ１１３）、再度、ステップＳＴ１０２からの同じシーケンスを行うこととなる。
【０１１５】
このフィードバック処理は複数回、繰り返される可能性があるため、処理時間がかかるおそれがある。
そのため、電源投入・スタンバイ解除時に行うのが最適である。このとき、調整値は製造ばらつきをキャンセルすることを目的としている。
また、使用していると温度変動により最適値が変動する可能性があるので、定期的にリニアリティを算出しモニタする必要がある。
ただし、温度変動は急激に変化するものではなく、時間の経過と同時に緩やかに変動するものと考えられるため、１Ｖ間のブランキング等の期間に実施することで、常に最適なリニアリティを確保することが可能となる。
整定電流値の調整後はアナログレベルが安定するまで、ある一定の時間がかかってしまうため、ブランキング期間等で調整を行う場合は、復帰時間を考慮して実施する必要がある。
【０１１６】
＜４．ＤＡＣによる参照信号の第２の形成例＞
参照信号ＲＡＭＰを生成する本実施形態に係る参照信号生成回路としてのＤＡＣは、前述したように、以下の特徴的な第２の構成を有する。
前述した第１の構成では整定電流を参照信号ＲＡＭＰの開始時から一定期間流し込むことから、線形性のとれたランプ波を生成できるという効果は大きいものの、消費電流が増加する傾向にある。
そこで、本第２の構成のＤＡＣ１６１は、消費電流の増加を抑止しつつ線形性のとれたランプ波を生成できるように構成される。
ＤＡＣ１６１Ａは、参照信号の出力ノードに接続された参照信号生成用電流源と、出力ノードに接続され、参照信号生成用電流源による参照信号生成用電流に応じたレベルの参照信号を出力ノードに現出させる出力負荷部と、を含む。そして、出力負荷部は、参照信号の開始前の第１の負荷値を、開始時の第２の負荷値と異なる負荷値に設定する。
たとえば、負荷値は抵抗値であり、出力負荷部は、第１の負荷値を第２の負荷値より小さい値に設定する。
ＤＡＣ１６１Ａは、参照信号の開始時点から一定期間、出力負荷部の負荷値を第２の負荷値に設定する。
また、ＤＡＣ１６１Ａは、参照信号の開始時点から一定期間後に、出力負荷部の負荷値を第１の負荷値に設定する。
ＤＡＣ１６１Ａは、出力負荷部が、複数の調整用負荷を含み、参照信号にオフセットを与えるために、複数の調整用負荷の数を調整する機能を有する。
ＤＡＣ１６１Ａは、第１の構成と同様に、参照信号の傾きが可変であり、上記参照信号の傾きが変化した際に、当該参照信号のオフセット量を自動で調整する回路を有する構成を採用することも可能である。
【０１１７】
以下に、この第２の構成における具体例について説明する。
なお、以下の説明では第２の構成を採用したＤＡＣ１６１Ａを符号６００で示す。
【０１１８】
図３２は、第２の構成を採用した参照信号生成回路としてＤＡＣの第１例を概略的に示す図である。
【０１１９】
図３２のＤＡＣ６００は、参照信号生成用電流源Ｉ６０１、出力負荷部６１０、および出力ノードＮＤ６０１を含んで構成されている。なお、図３２において、Ｃは配線容量を示している。
また、図３２において、Ｘは生成電圧を、Ｙは出力電圧を示している。
【０１２０】
電流源Ｉ６０１は、電源ＡＶＤと出力ノードＮＤ６０１との間に接続されている。
電流源Ｉ６０１は、前述したように、参照信号（ランプ信号）ＲＡＭＰをある傾きを持った線形に変化するスロープ状となるように、供給する電流値が所定のタイミングで切り替えられる。
【０１２１】
出力負荷部６１０は、出力抵抗Ｒ６１１（Ｒｏｕｔ）と、調整用抵抗Ｒ６１２（Ｒｃ）と、スイッチＳＷ６１１を有する。
出力抵抗Ｒ６１１と調整用抵抗Ｒ６１２は出力ノードＮＤ６０１と基準電位ＡＶＳ間に直列に接続されている。そして、出力抵抗Ｒ６１１と調整用抵抗Ｒ６１２の接続ノードＮＤ６１１と基準電位ＡＶＳ間に、調整用抵抗Ｒ６１２に並列にスイッチＳＷ６１１が接続されている。
【０１２２】
出力負荷部６１０は、たとえばタイミング制御回路１４０の制御の下、参照信号ＲＡＭＰの開始前にスイッチＳＷ６１１をオンにして調整用抵抗Ｒ６１２をバイパスさせて第１の負荷値を抵抗Ｒ６１１の抵抗値Ｒｏｕｔに設定する。このとき、電圧値は（Ｉ・Ｒｏｕｔ）となる。
そして、出力負荷部６１０は、参照信号ＲＡＭＰの開始時（有効出力前）にスイッチＳＷ６１１をオフし、調整用抵抗Ｒ６１２に電流が流れるようにして、負荷値を第１の負荷値のＲｏｕｔより高い第２の負荷値である抵抗値（Ｒｏｕｔ＋Ｒｃ）に設定する。すなわち、参照信号ＲＡＭＰの開始時に電圧を（Ｉ・Ｒｏｕｔ）から｛Ｉ・（Ｒｏｕｔ＋Ｒｃ）｝にオフセット（シフト）させる。出力負荷部６１０は、この状態を一定期間ｔだけ保持する。
出力負荷部６１０は、一定期間ｔ経過すると、スイッチＳＷ６１１をオンにして調整用抵抗Ｒ６１２をバイパスさせ、負荷値を第２の負荷値である抵抗値（Ｒｏｕｔ＋Ｒｃ）から第１の負荷値（Ｉ・Ｒｏｕｔ）にシフトさせる。
実際には、この一定期間ｔ経過後に有効な参照信号ＲＡＭＰの出力が開始される。
【０１２３】
すなわち、参照信号ＲＡＭＰの出力開始時に最適な負荷値である抵抗値（Ｒｏｕｔ＋Ｒｃ）に設定した状態で、一定期間ｔ経過後における実際の有効な参照信号ＲＡＭＰの出力時に、負荷値を抵抗値Ｒｏｕｔに戻す。これにより、参照信号ＲＡＭＰは、図３２に示すように、なまりの発生が抑止され、線形性が良好に保持される。
以上のように、参照信号ＲＡＭＰの出力開始時およびその前後で出力負荷値を切り替えることにより、消費電流の増加を抑止しつつ線形性のとれた参照信号ＲＡＭＰを生成することが可能となる。
【０１２４】
図３３は、第２の構成を採用した参照信号生成回路としてＤＡＣの第２例を概略的に示す図である。
【０１２５】
図３３のＤＡＣ６００Ａが図３２のＤＡＣ６００と異なる点は、出力負荷部６１０Ａにおける調整用抵抗Ｒ６１２ＡとスイッチＳＷ６１１Ａに接続状態にある。
すなわち、図３３の出力負荷部６１０Ａでは、調整用抵抗Ｒ６１２ＡとスイッチＳＷ６１１Ａが出力ノードＮＤ６０１と基準電位ＡＶＳ間に直列に接続されている。
出力負荷部６１０Ａにおいては、スイッチＳＷ６１１Ａがオンのときに、抵抗値Ｒｏｕｔ’の出力抵抗Ｒ６１１Ａと抵抗値Ｒｃ’の調整用抵抗Ｒ６１２Ａが並列接続される。
【０１２６】
出力負荷部６１０Ａは、たとえばタイミング制御回路１４０の制御の下、参照信号ＲＡＭＰの開始前にスイッチＳＷ６１１をオンにする。これにより、調整用抵抗Ｒ６１２Ａと出力抵抗Ｒ６１１Ａを並列に接続させて、第１の負荷値を両抵抗の合成抵抗値｛（Ｒｏｕｔ’・Ｒｃ’）／（Ｒｏｕｔ’＋Ｒｃ’）｝に設定する。このとき、電圧値は（Ｉ・｛（Ｒｏｕｔ’・Ｒｃ’）／（Ｒｏｕｔ’＋Ｒｃ’）｝）となる。
そして、出力負荷部６１０Ａは、参照信号ＲＡＭＰの開始時（有効出力前）にスイッチＳＷ６１１Ａをオフし、調整用抵抗Ｒ６１２Ａをバイパスして、負荷値を第１の負荷値のＲｏｕｔより高い第２の負荷値である抵抗値Ｒｏｕｔ’に設定する。すなわち、参照信号ＲＡＭＰの開始時に電圧を（Ｉ・｛（Ｒｏｕｔ’・Ｒｃ’）／（Ｒｏｕｔ’＋Ｒｃ’）｝）から（Ｉ・Ｒｏｕｔ’）にオフセット（シフト）させる。出力負荷部６１０Ａは、この状態を一定期間ｔだけ保持する。
出力負荷部６１０Ａは、一定期間ｔ経過すると、スイッチＳＷ６１１Ａをオンにして調整用抵抗Ｒ６１２Ａと出力抵抗Ｒ６１１Ａを並列に接続させる。これにより、出力負荷部６１０Ａは、負荷値を第２の負荷値であるＲｏｕｔ’から第１の負荷値｛（Ｒｏｕｔ’・Ｒｃ’）／（Ｒｏｕｔ’＋Ｒｃ’）｝にシフトさせる。
実際には、この一定期間ｔ経過後に有効な参照信号ＲＡＭＰの出力が開始される。
【０１２７】
すなわち、参照信号ＲＡＭＰの出力開始時に最適な負荷値である抵抗値Ｒｏｕｔ’に設定した状態で、一定期間ｔ経過後における実際の有効な参照信号ＲＡＭＰの出力時に、負荷値を抵抗値（Ｒｏｕｔ’・Ｒｃ’）／（Ｒｏｕｔ’＋Ｒｃ’）｝に戻す。これにより、参照信号ＲＡＭＰは、図３３に示すように、なまりの発生が抑止され、線形性が良好に保持される。
本構成によれば、参照信号ＲＡＭＰの出力開始時およびその前後で出力負荷値を切り替えることにより、消費電流の増加を抑止しつつ線形性のとれた参照信号ＲＡＭＰを生成することが可能となる。
【０１２８】
図３４は、第２の構成を採用した参照信号生成回路としてＤＡＣの第３例を概略的に示す図である。
【０１２９】
図３４のＤＡＣ６００Ｂが図３２のＤＡＣ６００と異なる点は、出力負荷部６１０Ｂにおける調整用抵抗とスイッチが複数連なるという接続状態にある。
出力負荷部６１０Ｂは、任意のオフセット量に調整できるように、図３２のＤＡＣ６００の調整用抵抗Ｒ６１２（−０）およびスイッチＳＷ６１１に加えて、調整用抵抗Ｒ６１２−１〜Ｒ６１２−４およびスイッチＳＷ６１２−０〜ＳＷ６１２−４を有する。
調整用抵抗Ｒ６１２−０とスイッチＳＷ６１２−０が、ノードＮＤ６１１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２−１とスイッチＳＷ６１２−１が、ノードＮＤ６１１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２−２とスイッチＳＷ６１２−２が、ノードＮＤ６１１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２−３とスイッチＳＷ６１２−３が、ノードＮＤ６１１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２−４とスイッチＳＷ６１２−４が、ノードＮＤ６１１と基準電位ＡＶＤ間に直列に接続されている。
【０１３０】
このように、出力負荷部６１０Ｂは、複数の調整用抵抗Ｒ６１２−０〜Ｒ６１２−４を含み、参照信号ＲＡＭＰにオフセットを与えるために、出力抵抗Ｒ６１１に接続する調整用抵抗の数を調整する機能を有する。
出力負荷部６１０Ｂは、たとえばタイミング制御回路１４０の制御の下、スイッチＳＷ６１１、ＳＷ６１２−０〜ＳＷ６１２−４が選択的にオン、オフされて最適な出力負荷値が選択され、任意のオフセット量に調整される。
【０１３１】
本構成によれば、参照信号ＲＡＭＰの出力開始時およびその前後で出力負荷値を切り替えることにより、消費電流の増加を抑止しつつ線形性のとれた参照信号ＲＡＭＰを生成することが可能となる。
【０１３２】
図３５は、第２の構成を採用した参照信号生成回路としてＤＡＣの第４例を概略的に示す図である。
【０１３３】
図３５のＤＡＣ６００Ｃが図３３のＤＡＣ６００Ａと異なる点は、出力負荷部６１０Ｃにおける調整用抵抗とスイッチが複数連なるという接続状態にある。
出力負荷部６１０Ｃは、任意のオフセット量に調整できるように、図３３のＤＡＣ６００Ａの調整用抵抗Ｒ６１２Ａ（−０）およびスイッチＳＷ６１１Ａに加えて次の構成要素を含む。
すなわち、出力負荷部６１０Ｃは、調整用抵抗Ｒ６１２Ａ（−０）およびスイッチＳＷ６１１Ａに加えて調整用抵抗Ｒ６１２Ａ−１〜Ｒ６１２Ａ−４およびスイッチＳＷ６１２−１〜ＳＷ６１２−４を有する。
調整用抵抗Ｒ６１２Ａ−０とスイッチＳＷ６１１Ａが、出力ノードＮＤ６０１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２Ａ−１とスイッチＳＷ６１２Ａ−１が、出力ノードＮＤ６０１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２Ａ−２とスイッチＳＷ６１２Ａ−２が、出力ノードＮＤ６０１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２Ａ−３とスイッチＳＷ６１２Ａ−３が、出力ノードＮＤ６０１と基準電位ＡＶＤ間に直列に接続されている。
調整用抵抗Ｒ６１２Ａ−４とスイッチＳＷ６１２Ａ−４が、出力ノードＮＤ６０１と基準電位ＡＶＤ間に直列に接続されている。
【０１３４】
このように、出力負荷部６１０Ｃは、複数の調整用抵抗Ｒ６１２Ａ−０〜Ｒ６１２Ａ−４を含み、参照信号ＲＡＭＰにオフセットを与えるために、出力抵抗Ｒ６１１に接続する調整用抵抗の数を調整する機能を有する。
出力負荷部６１０Ｃは、たとえばタイミング制御回路１４０の制御の下、スイッチＳＷ６１１Ａ、ＳＷ６１２Ａ−１〜ＳＷ６１２−Ａ４が選択的にオン、オフされて最適な出力負荷値が選択され、任意のオフセット量に調整される。
【０１３５】
本構成によれば、参照信号ＲＡＭＰの出力開始時およびその前後で出力負荷値を切り替えることにより、消費電流の増加を抑止しつつ線形性のとれた参照信号ＲＡＭＰを生成することが可能となる。
【０１３６】
以上説明したように、本実施形態の固体撮像素子によれば、以下の効果を得ることができる。
【０１３７】
本実施形態によれば、温度変動等の環境条件やウェハのプロセスバラツキ等の影響を受けることなく、常に参照電圧のセトリング時間を改善することができる。
その結果、センサの読み出しスピードを上げることができるため、多画素化、高フレームレート化が可能となる。
参照信号（電圧）のなまり期間が解消されるため、有効レンジを広げることができる。
参照信号（電圧）の開始タイミングと整定電流の印加タイミングを生成するブロックが異なる場合でも、両タイミングにずれが発生しないため、回路構成に自由度を持たせることができる。
参照信号(電圧)の傾きが可変のシステムの場合、傾きを変更する際に整定電流値を自動で調整することが可能なため、制御回路を省略することができ、かつ処理を簡素化することができる。
電圧発生回路においてＰ相／Ｄ相で個別に電圧を生成することができ、かつそのタイミングをセンサ管理ブロックで自由に切り替えることができる。このため、通常のセンサ動作に整定電流調整のシーケンスを組み込むことが容易となり、動作切り替えもシンプルに行うことができる。
また、第２の構成を採用することにより、上記効果に加えて、消費電流の増加を抑止しつつ線形性のとれた参照信号ＲＡＭＰを生成することが可能となる。
【０１３８】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３９】
＜５．カメラシステムの構成例＞
図３６は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１４０】
本カメラシステム７００は、図３６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス７１０を有する。
カメラシステム７００は、撮像デバイス７１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ７２０を有する。
さらに、カメラシステム７００は、撮像デバイス７１０を駆動する駆動回路(ＤＲＶ)７３０と、撮像デバイス７１０の出力信号を処理する信号処理回路(ＰＲＣ)７４０と、を有する。
【０１４１】
駆動回路７３０は、撮像デバイス７１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス７１０を駆動する。
【０１４２】
また、信号処理回路７４０は、撮像デバイス７１０の出力信号に対して所定の信号処理を施す。
信号処理回路７４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路７４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１４３】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス７１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１４４】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路（ＡＤＣ）、１５１−１・・・比較器、１５１−２・・・カウンタラッチ（メモリ）、１６１・・・ＤＡＣ、１６２・・・スロープＤＡＣ（ランプＤＡＣ）、１６３・・・クランプＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、ＬＴＲＦ・・・水平転送線、２００，２００Ａ，２００Ｂ・・・ＤＡＣ、２０１・・・参照信号生成用電流源セル、２０２・・・整定電流用電流源セル、２１０・・・バイナリコード部、２２０・・・温度計コード部、２３０・・・整定電流用電流源、３００，３００Ａ〜３００Ｃ・・・ロジック回路、バイナリコード制御ブロック３１０、温度計コード制御ブロック３２０、オフセット用デコーダ、３４０３４０Ｂ、３４０Ｃ・・・デコーダ、４１０・・・電圧発生回路、４２０・・・ロジック、５００・・・ロジックブロック、５１０・・・センサ制御管理ブロック、５２０・・・出力コード判別回路、５３０・・・平均化回路、５４０・・・管理メモリ、５５０・・・調整値判定回路、５６０・・・演算回路、６００，６００Ａ〜６００Ｃ・・・ＤＡＣ、Ｉ６０１・・・参照信号生成用電流源、６１０，６１０Ａ〜６１０Ｃ・・・出力負荷部、７００・・・カメラシステム、７１０・・・撮像デバイス、７２０・・・レンズ、７３０・・・駆動回路、７４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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