(57)【要約】【課題】低減された製造コストで容易に製造でき、高速光通信をすることができる光電気混載基板を提供する。【解決手段】本発明の光電気混載基板は、第１半導体回路と第１発光素子とが第１半導体基板に設けられ、第１半導体回路は、第１発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第１発光素子は、第１電極、透光性を有する第２電極および第１電極と第２電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第１発光素子は、第１半導体回路が演算処理を行った信号を光出力することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体回路と第１発光素子とが第１半導体基板に設けられ、
第１半導体回路は、第１発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第１発光素子は、第１電極、透光性を有する第２電極および第１電極と第２電極とに挟まれた担持体部を備え、
前記担持体部は、透光性を有しかつ内部に発光体を有し、
第１発光素子は、第１半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板。
【請求項２】
前記発光体は、ＧｅＯ及びＧｅＯ2を含む微粒子である請求項１に記載の基板。
【請求項３】
前記発光体は、前記発光体に含まれるＧｅＯとＧｅＯ2の合計を１００％としたときＧｅＯを１０％以上含む請求項２に記載の基板。
【請求項４】
第１発光素子は、３４０〜４４０ｎｍの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示す請求項２または３に記載の基板。
【請求項５】
前記発光体は、１ｎｍ以上２０ｎｍ以下の最大粒径を有する微粒子である請求項１〜４のいずれか１つに記載の基板。
【請求項６】
第２電極は、波長３００ｎｍ以上５００ｎｍ以下の光の透過率が６０％以上９９．９９％以下である請求項１〜５のいずれか１つに記載の基板。
【請求項７】
第１発光素子は、第１半導体回路に隣接して設けられた請求項１〜６のいずれか１つに記載の基板。
【請求項８】
第１半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である請求項１〜７のいずれか１つに記載の基板。
【請求項９】
第１電極は、第１半導体基板の一部であり、かつｎ型不純物がドーピングされた部分である請求項１〜８のいずれか１つに記載の基板。
【請求項１０】
第１電極は、ｐ型半導体部およびｎ型半導体部を有し、かつ、前記担持体部と接する表面に前記ｐ型半導体部および前記ｎ型半導体部がｐｎ接合する部分を有する請求項１〜８のいずれか１つに記載の基板。
【請求項１１】
前記ｐ型半導体部及び前記ｎ型半導体部のうち少なくとも１つは、５×１０18ｃｍ-3以上の不純物濃度を有する請求項１０に記載の基板。
【請求項１２】
第１電極は前記担持体部と接する表面に複数の凸部を有し、
前記凸部の上端と第２電極との間隔は、第１電極の前記凸部以外の部分と第２電極との間隔より狭い請求項１〜９のいずれか１つに記載の基板。
【請求項１３】
第１電極の前記凸部以外の部分と第２電極との間隔は、前記凸部の上端と第２電極との間隔の１．１倍以上である請求項１２に記載の基板。
【請求項１４】
前記凸部の上端と第２電極との間隔は、５ｎｍ以上１００ｎｍ以下である請求項１２または１３に記載の基板。
【請求項１５】
前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなる請求項１２〜１４のいずれか１つに記載の基板。
【請求項１６】
隣接する２つの前記凸部は、１０ｎｍ以上３μｍ以下の間隔を有する請求項１２〜１５のいずれか１つに記載の基板。
【請求項１７】
前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状である請求項１２〜１６のいずれか１つに記載の基板。
【請求項１８】
第１半導体基板に第４発光素子がさらに設けられ、
第４発光素子は、第１半導体回路と電気的に接続し、かつ、第１半導体回路が演算処理を行った信号を第１発光素子と異なる波長の光で光出力する請求項１〜１７のいずれか１つに記載の基板。
【請求項１９】
第１半導体基板に第２半導体回路および第２受光素子がさらに設けられ、
第２半導体回路は、第２受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第２受光素子は、第１発光素子が出力した光を光学的接続部を介して光入力する請求項１〜１８のいずれか１つに記載の基板。
【請求項２０】
第１半導体基板に第２発光素子および第１受光素子がさらに設けられ、
第２発光素子は、第２半導体回路と電気的に接続し、かつ、第２半導体回路が演算処理を行った信号を光出力し、
第１受光素子は、第１半導体回路と電気的に接続し、かつ、第２発光素子が出力した光を光学的接続部を介して光入力する請求項１９に記載の基板。
【請求項２１】
請求項１〜１８のいずれか１つに記載の光電気混載基板と、第２半導体基板とを備え、
第２半導体基板に第３半導体回路と第３受光素子とが設けられ、
第３半導体回路は、第３受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第３受光素子は、第１発光素子が出力した光を光入力する半導体装置。
【請求項２２】
第１半導体基板に第１受光素子がさらに設けられ、
第２半導体基板に第３発光素子がさらに設けられ、
第３発光素子は、第３半導体回路と電気的に接続し、かつ、第３半導体回路が演算処理を行った信号を光出力し、
第１受光素子は、第１半導体回路と電気的に接続し、かつ、第３発光素子が出力した光を光入力する請求項２１に記載の装置。
【請求項２３】
第１発光素子と第３受光素子とが対向して配置され、
第３発光素子と第１受光素子とが対向して配置された請求項２２に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電気混載基板および半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信技術及び情報処理技術の発達と共に、コンピュータや大容量交換機等の装置内の電子回路間を接続する電気配線が高密度化して、システムの大規模化及び高性能化を阻む要因となってきた。また、近年のＬＳＩの著しい発達はＬＳＩの入出力端子の高密度化とＬＳＩ内部における電気配線の高密度化をもたらし、性能向上の隘路となってきている。このような問題を解決するために、電子回路間を光で接続する光インターコネクション技術が注目されるようになってきた。
【０００３】
光インターコネクション装置は、一般的に面発光半導体レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ  Ｃａｖｉｔｙ  Ｓｕｒｆａｃｅ  Ｅｍｉｔｔｉｎｇ  Ｌａｓｅｒ）等の発光素子、前記発光素子を駆動するドライバＩＣ、フォトダイオード等の受光素子および前記受光素子を駆動するレシーバＩＣなどの部品をサブマウント基板上に２次元配置して構成されている。例えば、特許文献１や特許文献２に記載のように、フリップチップボンディングやワイヤボンディング等の手法によって、ＣＰＵ回路やメモリ回路が搭載されたＬＳＩ回路と接続されている。
【０００４】
例えば、一般的なＶＣＳＥＬ発光素子は、図２０に示したように、ＧａＡｓ等の化合物半導体を支持基板として使用し、その上に形成されたｎ型電極１１１、ｎ型コンタクト層１０２、ｎ型ＤＢＲ層１０３、活性層１０４、ｐ型ＤＢＲ層１０５、ｐ型コンタクト層１０８、ｐ型電極１１０等から構成された構造を有している。
【０００５】
また、例えば、フリップチップボンディングの手法によりＶＣＳＥＬ発光素子を搭載した光インターコネクション装置は、図２１に示すように、ＶＣＳＥＬ発光素子１２０とサブマウント基板１２５とがはんだバンプ１２２によって電気的に接続した構造を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１４３０号公報
【特許文献２】特開２００７−５９６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ＶＣＳＥＬ発光素子は複雑な構造を有しているため、製品コストが高くなるという欠点がある。
また、フリップチップボンディングの手法によりＶＣＳＥＬ発光素子を搭載した従来の光インターコネクション装置は、一定の接続面積（例えば、数１００ｕｍ程度）が必要で、発光素子を高密度に実装することが困難である。更に、バンプ接続であるため、寄生インダクタンスや寄生容量が増加し、高速光通信が困難になる可能性がある。また、ＶＣＳＥＬ発光素子を実装する際に静電気等の高電圧に晒される可能性もある。
本発明は、このような事情に鑑みてなされたものであり、低減された製造コストで容易に製造でき、高速光通信をすることができる光電気混載基板を提供する。
【課題を解決するための手段】
【０００８】
本発明は、第１半導体回路と第１発光素子とが第１半導体基板に設けられ、第１半導体回路は、第１発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第１発光素子は、第１電極、透光性を有する第２電極および第１電極と第２電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第１発光素子は、第１半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板を提供する。
【発明の効果】
【０００９】
本発明によれば、シンプルな構造を有する発光素子を半導体回路と同一の半導体基板に設けるため、発光素子をフリップチップボンディングやワイヤボンディング等の手法によってサブマウント基板上に実装する工程を省略することができる。
また、本発明によれば、発光素子が、第１電極、発光体を内部に有する担持体部および第２電極からなるというシンプルな構造を有するため、発光素子を半導体基板に容易に設けることができる。
従って、本発明の光電気混載基板は、低減された製造コストで容易に製造できる。
さらに、本発明によれば、発光素子を半導体回路に隣接して設けることができるため、寄生インダクタンスや寄生容量を少なくすることができる。このことにより、本発明によれば、高速光通信を安定して行うことができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は本発明の一実施形態の光電気混載基板の概略平面図であり、（ｂ）はその概略断面図であり、（ｃ）その基板に含まれる第１発光素子の概略断面図である。
【図２】本発明の一実施形態の光電気混載基板の概略平面図である。
【図３】本発明の一実施形態の半導体装置の概略平面図である。
【図４】本発明の一実施形態の光電気混載基板の概略断面図である。
【図５】（ａ）（ｂ）は、本実施形態の光電気混載基板の概略平面図である。
【図６】本発明の一実施形態の光電気混載基板の概略断面図である。
【図７】本発明の一実施形態の光電気混載基板に含まれる第１発光素子の概略断面図である。
【図８】図７に例示した第１電極に含まれるｐｎ接合の近傍のバンド図である。
【図９】（ａ）は、本発明の一実施形態の光電気混載基板に含まれる第１発光素子であり凸部としてカーボンナノチューブなどを用いた第１発光素子の概略断面図である。（ｂ）は、本発明の一実施形態の光電気混載基板に含まれる第１発光素子であり円錐形状の凸部を形成した第１発光素子の概略断面図である。（ｃ）は、第１電極と第２電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第１発光素子の概略断面図である。
【図１０】本発明の一実施形態の光電気混載基板の概略断面図である。
【図１１】本発明の一実施形態の半導体装置の概略断面図である。
【図１２】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図１３】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図１４】ＥＬ実験で作成した発光素子の概略断面図である。
【図１５】ＥＬ実験で作成した発光素子の発光スペクトルである。
【図１６】種々の温度条件で作製した発光素子の発光スペクトルである。
【図１７】種々のゲルマニウムイオン注入条件で作製した発光素子の発光スペクトルである。
【図１８】（ａ）は、ＥＬ実験で作製した発光素子に含まれるシリコン酸化膜の各深さにおけるＸＰＳスペクトルである。（ｂ）は、ＥＬ実験で作製した発光素子に含まれるシリコン酸化膜の深さと、Ｇｅ、ＧｅＯまたはＧｅＯ2の割合との関係を示すグラフである。
【図１９】ＥＬ実験で作製した発光素子に含まれるシリコン酸化膜の深さと、ＧｅＯまたはＧｅＯ2の割合との関係を示すグラフである。
【図２０】従来のＶＣＳＥＬ発光素子の概略断面図である。
【図２１】従来のＶＣＳＥＬ発光素子を搭載した光インターコネクション装置の概略断面図である。
【発明を実施するための形態】
【００１１】
本発明の光電気混載基板は、第１半導体回路と第１発光素子とが第１半導体基板に設けられ、第１半導体回路は、第１発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第１発光素子は、第１電極、透光性を有する第２電極および第１電極と第２電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第１発光素子は、第１半導体回路が演算処理を行った信号を光出力することを特徴とする。
【００１２】
光電気混載基板とは、１つの基板に半導体回路と光素子が混載された基板をいう。
発光素子とは、電流を流すあるいは電圧を印加することにより発光する素子をいう。
受光素子とは、光を受光することにより起電力が生じる素子をいう。
【００１３】
本発明の光電気混載基板において、前記発光体は、ＧｅＯ及びＧｅＯ2を含む微粒子であることが好ましい。
このような構成によれば、第１発光素子に電圧を印加することにより、第１発光素子を発光させることができる。
本発明の光電気混載基板において、前記発光体は、前記発光体に含まれるＧｅＯとＧｅＯ2の合計を１００％としたときＧｅＯを１０％以上含むことが好ましい。
このような構成によれば、第１発光素子をより大きい輝度で発光させることができる。
【００１４】
本発明の光電気混載基板において、第１発光素子は、３４０〜４４０ｎｍの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示すことが好ましい。
このような構成によれば、より高速の光通信をすることができる。
本発明の光電気混載基板において、前記発光体は、１ｎｍ以上２０ｎｍ以下の最大粒径を有する微粒子であることが好ましい。
このような構成によれば、第１発光素子をより大きい輝度で発光させることができる。
【００１５】
本発明の光電気混載基板において、第２電極は、波長３００ｎｍ以上５００ｎｍ以下の光の透過率が６０％以上９９．９９％以下であることが好ましい。
このような構成によれば、発光体が発する光をより効率的に取り出すことができる。
本発明の光電気混載基板において、第１発光素子は、第１半導体回路に隣接して設けられることが好ましい。
このような構成によれば、寄生インダクタンスや寄生容量をより小さくすることができる。
【００１６】
本発明の光電気混載基板において、第１半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板であることが好ましい。
このような構成によれば、光電気混載基板をより容易に形成することができる。
本発明の光電気混載基板において、第１電極は、第１半導体基板の一部であり、かつｎ型不純物がドーピングされた部分であることが好ましい。
このような構成によれば、第１発光素子をより大きな輝度で発光させることができる。
【００１７】
本発明の光電気混載基板において、第１電極は、ｐ型半導体部およびｎ型半導体部を有し、かつ、前記担持体部と接する表面に前記ｐ型半導体部および前記ｎ型半導体部がｐｎ接合する部分を有することが好ましい。
このような構成によれば、より低い電圧で第１発光素子を効率よく発光させることができる。
【００１８】
本発明の光電気混載基板において、前記ｐ型半導体部及び前記ｎ型半導体部のうち少なくとも１つは、５×１０18ｃｍ-3以上の不純物濃度を有することが好ましい。
このような構成によれば、より低い電圧で第１発光素子を効率よく発光させることができる。
本発明の光電気混載基板において、第１電極は前記担持体部と接する表面に複数の凸部を有し、前記凸部の上端と第２電極との間隔は、第１電極の前記凸部以外の部分と第２電極との間隔より狭いことが好ましい。
このような構成によれば、第１発光素子をむらなく発光させることができる。
【００１９】
本発明の光電気混載基板において、第１電極の前記凸部以外の部分と第２電極との間隔は、前記凸部の上端と第２電極との間隔の１．１倍以上であることが好ましい。
このような構成によれば、第１発光素子をむらなく発光させることができる。
本発明の光電気混載基板において、前記凸部の上端と第２電極との間隔は、５ｎｍ以上１００ｎｍ以下であることが好ましい。
このような構成によれば、第１発光素子をより低い印加電圧で発光させることができる。
【００２０】
本発明の光電気混載基板において、前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなることが好ましい。
このような構成によれば、第１電極が凸部を有する第１発光素子をより容易に形成することができる。
本発明の光電気混載基板において、隣接する２つの前記凸部は、１０ｎｍ以上３μｍ以下の間隔を有することが好ましい。
このような構成によれば、第１発光素子をむらなく発光させることができる。
【００２１】
本発明の光電気混載基板において、前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状であることが好ましい。
このような構成によれば、第１発光素子をより低い印加電圧で発光させることができる。
【００２２】
本発明の光電気混載基板において、第１半導体基板に第４発光素子がさらに設けられることが好ましく、第４発光素子は、第１半導体回路と電気的に接続し、かつ、第１半導体回路が演算処理を行った信号を第１発光素子と異なる波長の光で光出力することが好ましい。
このような構成によれば、第１半導体回路が光出力することができる情報量をさらに大きくすることができる。
本発明の光電気混載基板において、第１半導体基板に第２半導体回路および第２受光素子がさらに設けられることが好ましく、第２半導体回路は、第２受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第２受光素子は、第１発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第１半導体回路が演算処理を行った信号を第２半導体回路に伝送することができる。
【００２３】
本発明の光電気混載基板において、第１半導体基板に第２発光素子および第１受光素子がさらに設けられることが好ましく、第２発光素子は、第２半導体回路と電気的に接続し、かつ、第２半導体回路が演算処理を行った信号を光出力し、第１受光素子は、第１半導体回路と電気的に接続し、かつ、第２発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第１半導体回路と第２半導体回路が双方向の光通信を行うことができる。
【００２４】
また、本発明は、本発明の光電気混載基板と、第２半導体基板とを備え、第２半導体基板に第３半導体回路と第３受光素子とが設けられ、第３半導体回路は、第３受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第３受光素子は、第１発光素子が出力した光を光入力する半導体装置も提供する。
本発明の半導体装置によれば、第１半導体回路が演算処理を行った信号を第２半導体基板に形成された第３半導体回路に伝送することができる。
【００２５】
本発明の半導体装置において、第１半導体基板に第１受光素子がさらに設けられることが好ましく、第２半導体基板に第３発光素子がさらに設けられることが好ましく、第３発光素子は、第３半導体回路と電気的に接続し、かつ、第３半導体回路が演算処理を行った信号を光出力し、第１受光素子は、第１半導体回路と電気的に接続し、かつ、第３発光素子が出力した光を光入力することが好ましい。
このような構成によれば、第１半導体基板に設けられた第１半導体回路と第２半導体基板に設けられた第３半導体基板が双方向の光通信を行うことができる。
本発明の半導体装置において、第１発光素子と第３受光素子とが対向して配置され、第３発光素子と第１受光素子とが対向して配置されることが好ましい。
このような構成によれば、光導波路を省略して第１半導体回路と第２半導体回路とを双方向に光通信させることができる。
【００２６】
以下、本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
【００２７】
光電気混載基板および半導体装置の構成
図１および図２は本発明の一実施形態の光電気混載基板の概略平面図などである。また、図３は、本発明の一実施形態の半導体装置の概略平面図である。
【００２８】
本実施形態の光電気混載基板１１は、第１半導体回路１と第１発光素子３とが第１半導体基板６に設けられ、第１半導体回路１は、第１発光素子３と電気的に接続し、かつ、信号の演算処理を行う回路であり、第１発光素子３は、第１電極８、透光性を有する第２電極１０および第１電極８と第２電極１０とに挟まれた担持体部９を備え、担持体部９は、透光性を有し、かつ、内部に発光体７を有し、第１発光素子３は、第１半導体回路１が演算処理を行った信号を光出力することを特徴とする。
また、本実施形態の光電気混載基板１１は、第１受光素子５、第２半導体回路３１、第２発光素子３３、第２受光素子３５、第４発光素子４３、光学的接続部４５をさらに有してもよい。
【００２９】
本実施形態の半導体装置６０は、本実施形態の光電気混載基板１１と、第２半導体基板５６とを備え、第２半導体基板５６に第３半導体回路５１と第３受光素子５５とが設けられ、第３半導体回路５１は、第３受光素子５５と電気的に接続し、かつ、信号の演算処理を行う回路であり、第３受光素子５５は、第１発光素子３が出力した光を光入力する。
また、第２半導体基板５６は、第３発光素子５３をさらに有してもよい。
以下、本実施形態の光電気混載基板１１および本実施形態の半導体装置６０について説明する。
【００３０】
１．第１半導体基板
第１半導体基板６は、第１発光素子３と第１半導体回路１を設けることができる半導体の基板であれば特に限定されないが、例えば、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である。また、第１半導体基板６はｎ型不純物またはｐ型不純物が添加された不純物半導体基板であってもよい。さらに第１半導体基板６は、ＳｉＯ2基板などの上にシリコン層やゲルマニウム層を形成したものでもよく、Ｓｉ基板などの上にＳｉＯ2などの絶縁体層を形成し、その上にシリコン層やゲルマニウム層を形成したものでもよい。例えば、第１半導体基板６がＳＯＩ（Silicon On Insulator）基板の場合、結晶シリコン基板上に第１発光素子３を形成してもよいし、または、ＣＶＤ法等を用いてＳｉＯ2などの絶縁体層の上にアモルファスシリコンを形成し、その上に第１発光素子３を形成してもよい。
従来ＣＭＯＳ回路をはじめとした半導体回路はIV族元素材料からなる基板に作製されているからである。
【００３１】
２．第１半導体回路
第１半導体回路１は、第１半導体基板６に設けられ、第１発光素子３と電気的に接続し、信号の演算処理を行う回路であれば特に限定されない。例えば、第１半導体回路１は、複数のトランジスタなどから構成された半導体回路である。また、例えば、半導体集積回路である。また、第１発光素子３が半導体集積回路に組み込まれている場合、第１半導体回路は、半導体集積回路の第１発光素子３以外の部分であってもよい。
【００３２】
図４は、本発明の一実施形態の光電気混載基板の概略断面図である。この光電気混載基板では、ｎ型不純物が添加された半導体基板６にＣＭＯＳ回路を形成するｎ型トランジスタとｐ型トランジスタ、および第１発光素子が同一半導体基板の形成されている。より具体的には、第１半導体基板６に含まれるｎ型領域上にｐ型トランジスタ６５が形成され、第１半導体基板６に形成したｐ型ウェル２４上にｎ型トランジスタ６６が形成されている。ｐ型トランジスタ６５はゲート絶縁膜２５およびゲート電極２１およびｐ型のソース領域１６、ドレイン領域１７から構成されている。ｎ型トランジスタ６６はゲート絶縁膜２５およびゲート電極２１およびソース領域１６、ドレイン領域１７から構成されている。
【００３３】
これらのトランジスタは、ゲート電極２１に印加された電圧が誘起した反転キャリアがドレイン電圧に引き寄せられることによって駆動する。ここでは、トランジスタとして反転キャリアのみが移動するＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ）を例示しているが、電子およびホールが移動するバイポーラトランジスタでも良い。
【００３４】
ｐ型トランジスタ６５のチャネル濃度は、半導体基板６のｎ型領域にさらにｎ型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、ｐ型およびｎ型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【００３５】
３．第１発光素子
第１発光素子３は、第１半導体基板６に設けられ、第１電極８、第２電極１０および第１電極８と第２電極１０とに挟まれ内部に発光体７を有する担持体部９を備える素子である。また、第１発光素子３は、第１半導体回路１が演算処理を行った信号を光出力する。さらに第１発光素子３は、第１電極８と第２電極１０との間に電圧を印加することにより発光させることができる。
【００３６】
また、第１発光素子３は、第１半導体基板６に複数設けられ、そのうち１つ以上は、第２電極１０の上に蛍光体を含む層を形成することにより、発光の波長を変換した発光素子であってもよい。
【００３７】
第１発光素子３は、図１（ｃ）に示すように第１電極８と第２電極１０との間に、発光体７を含有する担持体部９が挟まれた構造をしている。また、図４に示すように第１発光素子の上部には発光窓６３が開けられてもよく、発光を外部に取り出すことが可能となっている。発光窓６３には、発光体７の発する光の波長の透過率が大きい材質を選択することが望ましい。ここで、発光体７はＧｅＯおよびＧｅＯ2を含む微粒子であることが望ましい。
【００３８】
第１発光素子３はトランジスタが作製されている第１半導体基板６と同一基板に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングのような従来技術を用いたときに引き起こされる寄生容量や寄生インダクタンスの増大を招かない。また、第１発光素子３はトランジスタと同時に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングの際に引き起こされていた静電気等に晒される心配がない。
【００３９】
なお、図４ではｎ型トランジスタ６６およびｐ型トランジスタ６５および第１発光素子３がそれぞれ１素子ずつ形成されているが、ｎ型トランジスタ６６およびｐ型トランジスタ６５を複数形成し、ＣＭＯＳ回路を形成し、また、第１発光素子３を複数配置して発光アレイを形成し、それらを電気的でつなぐことも可能である。電気的配線は、最も単純にはソース電極２０、ゲート電極２１、ドレイン電極２２および電極６２を接続することで形成することが可能であり、用途に応じてソース電極２０などの上部にさらに層間膜を形成して、より上層の配線層で接続することが可能である。これらの構成により、第１半導体回路１の演算結果を第１発光素子３により光出力することが可能となる。
また、シリコン基板上に発光素子を形成することが可能となった点が本発明に至った重要な点である。
【００４０】
図５（ａ）および図５（ｂ）は、本実施形態の光電気混載基板の概略平面図である。図５（ａ）、図５（ｂ）に記載された発光素子５７の１つが第１発光素子３である。また、他の発光素子５７は第１発光素子３の上部に蛍光体を含む層を形成したものでもよい。このことにより、上部に蛍光体を含む層を形成していない第１発光素子３と異なる波長で光出力をすることができ、光出力することができる情報量を大きくすることができる。さらに他の発光素子５７は、第４発光素子とすることもできる。このことにより、さらに、異なる波長で光出力をすることができ、光出力することができる情報量をさらに大きくすることができる。
【００４１】
第１発光素子３は、第１半導体回路１に隣接しても受けてもよい。例えば、図５（ａ）のように第１発光素子３を設けることができる。このことにより、光電気混載基板１１内に、第１半導体回路１と第１発光素子３とを寄生容量や寄生インダクタンスが小さくなるように配置することが可能である。
つまり、従来技術においては、電気演算回路を構成するＩＣチップと発光素子アレイが別々に配置されているため、ボンディング面積の制約や寄生容量や寄生インダクタンスが増大してしまう。本実施形態の光電気混載基板１１においては、同一基板上にＣＭＯＳ回路をはじめとする半導体回路と発光素子を作製することが可能であるため、最小限の寄生容量や寄生インダクタンスの状態で任意の場所に発光素子および受光素子を配置することが可能となる。
【００４２】
また、符号化回路５８を第１発光素子３と第１半導体回路との間に設けることもできる。例えば、図５（ｂ）のように符号化回路５８を設けることができる。このことにより、第１半導体回路１が演算処理を行った信号を第１発光素子３が光出力することができる。なお、符号化回路５８は第１半導体回路１に含まれてもよい。
【００４３】
４．第１電極
第１電極８は、第１発光素子３を構成する電極であり、担持体部９に電圧を印加することができる電極であれば特に限定されない。例えば、ＡｌやＣｕなどの金属膜でもよく、ｐ型半導体やｎ型半導体などの半導体でもよい。また、第１電極８は、半導体基板６が図４に例示したように、ｎ型不純物が添加された半導体基板６の場合、第１電極８と半導体基板６は同一であってもよい。この場合、第１電極８を形成する工程を省略することができるからである。
【００４４】
また、第１電極８は、ｎ型不純物が添加された半導体からなってもよい。実験により、第１発光素子３においてはｐ型半導体よりもｎ型半導体の方が発光強度が強いという結果を得ているためである。
【００４５】
また、第１電極８は、ｐ型半導体部およびｎ型半導体部を有し、かつ、担持体部９と接する表面に前記ｐ型半導体部および前記ｎ型半導体部がｐｎ接合する部分を有してもよい。この構成により、ＦＮトンネリングを利用した発光素子に比べより低い電圧で第１発光素子３を効率よく発光させることができる。以下にこの構成の第１発光素子３について図面を用いて説明する。
図６は、本発明の一実施形態の光電気混載基板の概略断面図であり、図７は、本発明の一実施形態の光電気混載基板に含まれる第１発光素子の概略断面図である。なお図６、７に例示した第１電極８は、ｐ型半導体部７１とｎ型半導体部７２が設けられている（図６に例示した光電気混載基板の場合、ｐ型ウェル２４がｐ型半導体部７１であり、ｎ型半導体基板６の一部がｎ型半導体部７２である）。また、図８は、図７に例示した第１電極８に含まれるｐｎ接合の近傍のバンド図である。
【００４６】
図７に示すように、第１電極８に含まれるｐ型半導体部７１に負の電圧、第１電極８に含まれるｎ型半導体部７２にＧＮＤ電圧を印加すると、逆バイアスとなり、その電位差が低い場合には、ｐ型半導体部７１とｎ型半導体部７２の間では電流は流れない。ｐ型半導体部７１にある程度高い負の電圧を印加すると、第１電極８に含まれるｐｎ接合の近傍のエネルギーバンドは、図８のようになる。このような場合、ｐｎ接合部にかかる電界が高くなるため、ｐ型半導体部７１の価電子帯の電子がｎ型半導体部７２の伝導帯に流れるトンネル電流が発生する。このｐ型半導体部７１の価電子帯からｎ型半導体部７２の伝導帯に流れる電子は、ｐ型半導体部７１とｎ型半導体部７２との間の電界又はｐ型半導体部７１と正の電圧に印加された第２電極１０の間の電界により加速され、格子原子に衝突し、ホットエレクトロンとホットホールのペアを生じさせると考えられる。このホットエレクトロンの一部がｐ型半導体部７１と第２電極１０またはｎ型半導体部７２と第２電極１０の間の電界により加速され、担持体部９に供給されると考えられる。このホットエレクトロンが担持体部９の内部の発光体７と相互作用し、発光体７のエネルギー準位を励起し、発光体７を発光させることができると考えられる。
【００４７】
この第１発光素子３を発光させるためには、トンネル電流が生じることができる電界をｐ型半導体部７１とｎ型半導体部７２の間に印加することと、発生したホットエレクトロンを担持体部９に供給することができる電界をｐ型半導体部７１と第２電極１０間またはｎ型半導体部７２と第２電極１０の間に印加することが必要である。このｐ型半導体部７１と第２電極１０の間またはｎ型半導体部７２と第２電極１０の間に印加する電界は、ＦＮトンネリングにより担持体部９の伝導帯に電子を供給できる電界よりも小さい電界である。このことにより、ｐｎ接合を利用する担持体部９への電子注入効率はＦＮトンネリングを利用した場合に比べ高くなる。また、ｐｎ接合を有する第１発光素子３の担持体部９への電子注入効率とＦＮトンネリングを利用した発光素子の担持体部９へ電子注入効率の比は、実験結果から、およそ７：１と算出された。従って、第１電極８がｐｎ接合を有する第１発光素子３は、ＦＮトンネリングを利用した発光素子に比べより低い電圧で発光素子を効率よく発光させることができる。
【００４８】
また、第１電極８がｐｎ接合を有する第１発光素子３とＦＮトンネリングを利用した発光素子に同じ電圧を印加した場合、第１電極８がｐｎ接合を有する第１発光素子３の方が輝度が大きくなる。また、第１電極８がｐｎ接合を有する第１発光素子３では、担持体部９の一箇所に電界が集中し素子全体が破壊してしまうという問題は生じない。
さらには、ＦＮトンネリングを利用した電子注入方法では、ホットエレクトロンの発生箇所および加速箇所が担持体部９であるため、発光に必要な電圧を印加したとき、担持体部９には多大なダメージが入るのに対し、ｐｎ接合を利用した電子注入方法によると、ホットエレクトロンの発生箇所はｐｎ接合であって、また、加速箇所は担持体部９であり、分かれているために、高電界が印加される担持体部９へのダメージが小さいという利点がある。
【００４９】
また、ＦＮトンネリングを利用した発光素子では、電極間の電界が最も大きい箇所で強く発光が生じ、電極間の電界が小さい箇所ではほとんど発光しないため発光のむらが生じる。従って、担持体部９の膜厚ばらつきが発光むらに直接影響してしまう。
一方で、ｐｎ接合を有する第１発光素子３では、第１電極８内のｐｎ接合近傍で発生したホットエレクトロンが発光体７に衝突することにより発光体７を発光させると考えられる。本方法で発生したホットエレクトロンのエネルギーは、ｐ型半導体部７１と第２電極１０またはｎ型半導体部７２と第２電極１０の間に印加された電界によって決まり、担持体部９の膜厚ばらつきと無関係にホットエレクトロンの得るエネルギーが決まる。従って、担持体部９の膜厚の影響は小さいため、発光むらを小さく抑えることが可能である。
【００５０】
ｐ型半導体部７１及びｎ型半導体部７２が形成するｐｎ接合は、担持体部９と接する第１電極８の表面に一定の間隔で形成されてもよい。また、ｐ型半導体部７１及びｎ型半導体部７２が形成するｐｎ接合は、担持体部９と接する第１電極８の表面に均一に形成されてもよい。このことにより第１発光素子３をむらなく発光させることができる。
例えば、第１電極８は、ｎ型シリコン基板に櫛型のｐ型シリコン領域を形成してもよく、また、ｎ型シリコン基板に井桁型にｐ型シリコン領域を形成してもよい。また、ｐ型シリコンとｎ型シリコンは逆であってもよい。このような構成により、ｐｎ接合を担持体部９と接する第１電極８の表面に一定の間隔または均一に形成することができる。
【００５１】
また、第１電極８は、担持体部９と接する表面に複数の凸部を有し、前記凸部の上端と第２電極１０との間隔は、第１電極８の前記凸部以外の部分と第２電極１０との間隔より狭くてもよい。このような構成により、第１発光素子３をむらなく発光させることができる。このことを図面を用いて以下に説明する。
図９（ａ）は、本発明の一実施形態の光電気混載基板に含まれる第１発光素子であり凸部としてカーボンナノチューブなどを用いた第１発光素子の概略断面図である。図９（ｂ）は、本発明の一実施形態の光電気混載基板に含まれる第１発光素子であり円錐形状の凸部を形成した第１発光素子の概略断面図である。図９（ｃ）は、第１電極と第２電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第１発光素子の概略断面図である。
【００５２】
複数の凸部７５を有する第１発光素子３では図９（ａ）、図９（ｂ）に示すように凸部７５の上端と第２電極１０との間の長さＤ１は、凸部７５が形成されていない第１電極８と第２電極１０との間の長さＤ２よりも短くなる。このような第１発光素子３の第１電極８と第２電極１０との間に電圧を印加すると、凸部７５の上端と第２電極１０の間の担持体部９に印加される電界は、凸部７５が形成されていない部分の第１電極８と第２電極１０の間の担持体部９に印加される電界よりも大きくなる。更に、凸部７５の先端への電界集中効果により、凸部７５が形成されていない部分の上端の第１電極８の電子より凸部７５の上端の電子が担持体部９に供給されやすくなる。このことにより、凸部７５の上端と第２電極１０との間に選択的に電子が流れる。
【００５３】
この凸部７５の上端から供給され担持体部９を流れる電子が第１電極８と第２電極１０の間に印加された電界により加速される。この加速された電子により第１発光素子３は発光するが、そのメカニズムは明らかではない。たとえば次のように考えられる。加速された電子は、担持体部９中の発光体７と相互作用することで発光体７の電子が励起され発光体７が発光すると考えられる。あるいは加速された電子のエネルギーが電磁波等の他のエネルギーに一旦変換された後、発光体７にエネルギーを与え発光体７が発光すると考えられる。このように直接あるいは間接的にエネルギーを与えることで発光体７の電子が励起され発光体７が発光すると考えられる。
【００５４】
さらに、第１電極８が複数の凸部７５を有する第１発光素子３では、凸部７５が第１電極８の表面に均一に分布させることができるため、図９（ｃ）のように均一に分布した凸部７５と第２電極１０の間の発光領域７６に含まれる発光体７で発光させることができる。その結果、第１電極８が複数の凸部７５を有する第１発光素子３では発光にむらが生じない。なお、この説明では第１電極８から電子が供給されると説明したが、第２電極１０から電子が供給される場合も同様の効果が生じる。
【００５５】
また、さらに凸部７５の上部を尖端形状とすることにより、より凸部７５の上端の電子が担持体部９に供給されやすくなる。このことにより凸部７５の上端と第２電極１０の間の発光体７で発光を生じやすくすることができる。また、凸部７５の上部を尖端形状とすることのより、発光する発光領域７６をより均一にすることができる。
また、凸部７５は、担持体部９と接する第１電極８の表面に均一に形成されていてもよい。このことにより、第１発光素子をむらなく発光させることができる。
【００５６】
次に、第１電極８が有することができる凸部７５の形成方法を具体的に説明する。
凸部７５を有する第１電極８は、例えば導電性のシリコン基板を用いて形成することができる。ここでは、一例としてエッチングを利用した形成方法、レーザーアニールを利用した形成方法及びカーボンナノチューブを形成する方法について説明する。
【００５７】
まず、エッチングを利用した凸部７５の形成方法について説明する。
第１電極８の表面にドット状のエッチングマスクを形成し、第１電極８の表面のエッチングを行う。エッチングでは、マスクを形成していない第１電極８から除去されていき、また、ドット状のエッチングマスクの下の第１電極８の外側から徐々に除去されていく。エッチングを続けていくと、ドット状のエッチングマスクの中心部の直下の第１電極８を頂点とした円錐形の第１電極８をエッチングされずに残すことができる。この後、マスクを除去することにより、円錐形状の凸部７５を有する第１電極８を形成することができる。
【００５８】
次にレーザーアニールを利用した凸部７５の形成方法について説明する。
例えば、シリコン基板にコヒーレントな直線偏光レーザービームを横方向に移動させながら照射し、この照射をシリコン基板の縦方向に順次行い、アニール処理する。このアニール処理において、周期的な光強度分布に対応した温度分布がシリコン基板に生じる。このため、シリコン基板の表面には、周期的なモジュレーションを有するストライプ形状が形成される。さらに、このシリコン基板を照射面の垂直軸周りに９０度回転させ、再度レーザービームを照射し、同様のアニール処理を行うことができる。このことにより、９０度に交差するストライプの交点にアイランド状の凸部７５を有する第１電極８を形成することができる。例えば、５３２ｎｍの波長のレーザーを用いて上記のシリコン基板のアニール処理を行った場合、間隔が約５００〜５５０ｎｍで高さが３０〜５０ｎｍの凸部を有する第１電極８を形成することができる。
【００５９】
次にカーボンナノチューブを用いて凸部７５を形成方法について説明する。
メッキ法により第１電極８の表面にカーボンナノチューブ成長において触媒作用を有する材料（例えば、鉄、ニッケル、コバルト等の鉄族金属や白金、ロジウム等）を形成し、その後、メタン、エタン、プロパン、エチレン、プロピレン等の炭化水素系ガスを流し、熱ＣＶＤ法、プラズマＣＶＤ法により第１電極８の表面にカーボンナノチューブを作成することができる。
【００６０】
５．担持体部
担持体部９は、第１発光素子３を構成し、第１電極８と第２電極１０とに挟まれ、透光性を有し、内部に発光体７を有すれば特に限定されない。例えば、担持体部９は、絶縁体である。また、例えば、担持体部９は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。これらはシリコン系の絶縁体であり、シリコンはゲルマニウムよりも酸素と結合しやすいため、発光体がＧｅＯ及びＧｅＯ2を含む微粒子の場合ゲルマニウム原子が不必要に酸素と結合することを防止することができる。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは比較的酸素を透過しにくいのでゲルマニウム原子が外気の浸透によって酸化されないので、発光が安定し劣化も少ない。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは通常のシリコン半導体プロセスで製膜可能であるので量産性に優れている。
【００６１】
担持体部９の厚さは、例えば１０ｎｍ以上１００ｎｍ以下（例えば１０、２０、３０、４０、５０、６０、７０、８０、９０及び１００ｎｍのうちいずれか２つの間の範囲）である。
なお、本発明で透光性とは、その発光素子が発光する光を透過することができることをいう。担持体部９の光透過率は、例えば波長３００〜５００ｎｍの光の透過率が８０％以上であることが好ましい。発光体７がＧｅＯ及びＧｅＯ2を含む微粒子の場合、発光体７から放出される光のピーク波長は３９０ｎｍ前後であるので、波長３００〜５００ｎｍでの光透過率が高ければその分だけ光取り出し効率が高くなるからである。
【００６２】
６．発光体
発光体７は、担持体部９の内部に形成され、第１電極８と第２電極１０との間に電圧を印加することにより発光するものであれば特に限定されない。また、発光体７は担持体部９に複数形成されたものでもよい。例えば、微粒子、金属原子、金属イオンであり、また、例えば、ゲルマニウム、シリコン又はスズの微粒子である。また、発光体７は例えばＧｅＯ及びＧｅＯ2を含む微粒子とすることができる。この場合、発光体７はゲルマニウム（金属）を含んでもよい。発光体７の数密度は、特に限定されないが例えば、１×１０16個／ｃｍ3〜１×１０21個／ｃｍ3である。
【００６３】
発光体７が微粒子の場合、発光体７は、好ましくは、最大粒径が１ｎｍ以上２０ｎｍ以下である。この場合、発光効率が特に高くなるからである。本発明において、「最大粒径」とは、担持体部９の任意の断面（図１（ｃ）のような断面であってもよく、紙面に垂直な断面であってもよい。）の１００ｎｍ角の範囲をＴＥＭ観察した場合に観察できた微粒子のうち粒径が最も大きいものの粒径を意味する。また、本発明において「粒径」とは、断面ＴＥＭ写真で見た場合に、ＴＥＭ写真に射影され微粒子の平面像が含むことのできる最も長い線分の長さを意味する。微粒子の最大粒径は、例えば、１，２，３，４，５，６，７，８，９、１０、１２、１４、１６、１８又は２０ｎｍである。微粒子の最大粒径は、ここで例示した何れか２つの数値の間の範囲内であってもよく、何れか１つの数値以下であってもよい。
【００６４】
発光体７がＧｅＯ及びＧｅＯ2を含む微粒子の場合、酸化ゲルマニウム全体（ＧｅＯ2＋ＧｅＯ）に対するＧｅＯの割合は、ＸＰＳスペクトルのＧｅの３ｄピーク付近のスペクトルにおいて、ＧｅＯ2に起因するピークの面積ＳGeO2と、ＧｅＯに起因するピークの面積ＳGeOを求め、ＳGeO／（ＳGeO2＋ＳGeO）を算出することによって求めることができる。ＸＰＳ測定のためのＸ線源には、例えば単色化したＡｌ、Ｋα線（１４８６．６ｅＶ）を用いることができる。ＧｅＯ2に起因するピークとＧｅＯに起因するピークは、裾野が重なるが、ガウスフィッティングを行ってＧｅＯ2に起因するピークとＧｅＯに起因するピークとを波形分離することによって面積ＳGeO2及びＳGeOを求めることができる。ＧｅＯ2及びＧｅＯのピークエネルギーは、それぞれ約３３．５，３２ｅＶである。
【００６５】
発光体７がＧｅＯ及びＧｅＯ2を含む微粒子の場合、発光体７に含まれるＧｅＯとＧｅＯ2の合計を１００％としたときＧｅＯを１０％以上含むことができる。ＧｅＯの割合が小さすぎると発光しなかったり発光強度が小さくなりすぎる可能性がある。ＧｅＯの割合は、具体的には例えば１０、２０、３０、４０、５０、６０、７０、８０、９０、９５、９９、１００％である。ＧｅＯの割合は、ここで例示した数値の何れか２つの間の範囲内であってもよい。
【００６６】
ところで、ＸＰＳスペクトルのＧｅの２ｐピーク付近のスペクトルにおいて、ゲルマニウム（Ｇｅ）に起因するピークの面積ＳGeと、酸化ゲルマニウム（ＧｅＯ＋ＧｅＯ2）に起因するピークの面積Ｓ酸化Geを求め、ＳGeO／（ＳGe＋Ｓ酸化Ge）を算出することによってＧｅの酸化率を求めることができる。この酸化率の平均値は、特に限定されないが、例えば、１，５，１０，１５，２０，２５，３０，３４．９，３５，４０，４５，５０，５５，６０，６０．１，６５，７０，７０．１，７５，８０，８５，９０，９５，９９，１００％である。この酸化率の平均値は、ここで例示した数値の何れか２つの間の範囲内であってもよい。
【００６７】
本実施形態の光電気混載基板１１に含まれる第１発光素子３は、第１電極８と第２電極１０との間に電圧印加をした際のエレクトロルミネッセンス（ＥＬ）の波長のピークが３４０〜４４０ｎｍ（より厳密には、３５０〜４３０ｎｍ，３６０〜４２０ｎｍ，３７０〜４１０ｎｍ，３８０〜４００ｎｍ又は３８５〜３９５ｎｍ）の範囲内である。または、担持体部９に対して電子線を５ｋｅＶで照射した際のカソードルミネッセンス（ＣＬ）の波長のピークが３４０〜４４０ｎｍ（より厳密には、３５０〜４３０ｎｍ，３６０〜４２０ｎｍ，３７０〜４１０ｎｍ，３８０〜４００ｎｍ又は３８５〜３９５ｎｍ）の範囲内であってもよい。ＥＬの波長は、ＣＬの波長から若干ずれる可能性があるが、ＣＬの波長とほぼ同じである。
【００６８】
７．第２電極
第２電極１０は、第１発光素子３を構成する電極であり、透光性を有すれば特に限定されない。例えば、第２電極１０は、波長３００ｎｍ以上５００ｎｍ以下の光の透過率が６０％以上９９．９９％以下の電極とすることができる。透光性は、第２電極１０を構成する材料自体が有してもよく、第２電極１０に隙間や穴を作ることにより透光性を付与してもよい。例えば、第２電極１０は、ＩＴＯなどの金属酸化物薄膜またはＡｌ、Ｔｉ、Ｔａなどの金属薄膜またはＳｉ、ＳｉＣ、ＧａＮなどの半導体薄膜である。
【００６９】
８．第１受光素子
第１受光素子５は、第１半導体基板６に設けられてもよい。第１受光素子５は、第１半導体回路１と電気的に接続し、かつ、第２発光素子３３または第３発光素子５３が出力した光を光入力することができる。また、第１受光素子５は、光学的接続部４５を介して、第２発光素子３３または第３発光素子５３などが出力した光を光入力することができる。
第１受光素子５を設けることにより、第１半導体回路１は、第２半導体回路３１、第３半導体回路５１などと双方向の高速光通信をすることができる。
【００７０】
第１受光素子５は、第１発光素子３と隣接して設けることができる。このことにより、１つの光学的接続部４５を用いて双方向の高速光通信を行うことができる。また、第１受光素子５と第１半導体回路１との間にデコーダ回路が設けられてもよい。このことにより、第１受光素子５が受信した符号化された信号を復号化して第１半導体回路１に伝送することができる。
【００７１】
図１０は、本発明の一実施形態の光電気混載基板の概略断面図であり、第１半導体回路１、第１発光素子３および第１受光素子５が設けられている。図１０に示すように第１半導体回路１であるＣＭＯＳ回路を構成するｐ型トランジスタ６５、ｎ型トランジスタ６６および第１発光素子３に加えて、第１受光素子５を第１半導体基板６に作製することができる。
【００７２】
例えば、図１（ｂ）、図１０に示すように第１受光素子５は、ｎ型領域１２とｐ型領域１３がｐｎ接合した領域を有しており、その上部に受光窓６８を有した構造となっている。光学的接続部４５を通って受光窓６８から入射した光が前記ｐｎ接合に入射すると、シリコン基板内で電子とホールが生成され、電圧が発生することとなる。このことにより、光信号を電気信号に変換することができる。
なお、第１半導体基板６がｐ型半導体またはｎ型半導体である場合、ｐ型領域１３およびｎ型領域１２のうちどちらか一方を省略することが可能である。
【００７３】
９．第４発光素子
第４発光素子４３は、第１半導体基板６に設けられてもよい。第４発光素子４３は、第１半導体回路１と電気的に接続し、かつ、第１半導体回路１が演算処理を行った信号を第１発光素子３と異なる波長の光で光出力してもよい。このことにより、第１発光素子３と第４発光素子４３で異なる信号を発信することができ、光通信の情報量を大きくすることができる。
第４発光素子４３は、図２のように第１発光素子３と隣接して設けてもよい。このことにより、第１発光素子３と第４発光素子４３が光出力する光を同一の光学的接続部４５を用いて伝送することができる。
【００７４】
また、第４発光素子４３は、図５に示した発光素子５７に含まれてもよい。また、第４発光素子４３は、複数であってもよく、それぞれ異なる波長の光で光出力してもよい。このことにより、光通信の情報量をより大きくすることができる。
例えば、第４発光素子４３は、第１発光素子３と同様の構造を有するものの上部に蛍光体を含むフィルターを形成してものでもよく、また、第１発光素子３と発光体７の種類を変えたものでもよい。また、第１発光素子３と構造が異なるものでもよい。
【００７５】
１０．第２半導体回路
第２半導体回路３１は、第１半導体基板６に形成されてもよい。また、第２半導体回路３１は、第２発光素子３３および第２受光素子３５と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第２半導体回路３１は、複数のトランジスタなどから構成された半導体回路である。例えば、ＣＭＯＳ回路などである。第２半導体回路３１は、第２発光素子３３および第２受光素子３５と電気的に接続することにより、第１半導体回路１と光通信を行うことができる。
【００７６】
１１．第２発光素子
第２発光素子３３は、第１半導体基板６に形成されてもよい。また、第２発光素子３３は、第２半導体回路３１と電気的に接続し、かつ、第２半導体回路３１が演算処理を行った信号を光出力してもよい。また、第２発光素子３３が光出力した光を、光学的接続部４５を介して第１受光素子５が光入力してもよい。このことにより、第２半導体回路３１が演算処理した信号を第１半導体回路に伝送することができる。
第２発光素子３３は、第１発光素子３や第４発光素子４３と同様の構造を有してもよく、異なる構造を有してもよい。
また、第２発光素子３３は、第２半導体回路３１に隣接して設けられてもよい。このことにより、寄生インダクタンスや寄生容量を少なくすることができる。
【００７７】
１２．第２受光素子
第２受光素子３５は、第１半導体基板６に形成されてもよい。また、第２受光素子３５は、第２半導体回路３１と電気的に接続し、第１発光素子３が出力した光を光学的接続部４５を介して光入力してもよい。このことにより、第１半導体回路１が演算処理を行った信号を第２半導体回路３１に伝送することができる。
第２受光素子３５は、第１受光素子５と同様の構造を有してもよく、異なる構造を有してもよい。
【００７８】
１３．第２半導体基板
第２半導体基板５６は、半導体装置６０を構成し、第３半導体回路５１、第３発光素子５３および第３受光素子５５を設けることができる半導体の基板であってもよい。例えば、第２半導体基板５６は、第１半導体基板６または光電気混載基板１１と同種のものであってもよく、異なる種類のものであってもよい。また、第２半導体基板５６は、第１半導体基板６と同一の装置に設置されたものでもよく、異なる装置に設置されたものであってもよい。
また、第２半導体基板５６は第１半導体基板６に対向されて配置されてもよく、第３受光素子５５は、第１発光素子３と対向して配置されてもよく、第３発光素子５３は、第１受光素子５と対向して配置されてもよい。
【００７９】
図１１は、本発明の一実施形態の半導体装置の概略断面図である。図１１に示したように第１半導体基板６と第２半導体基板５６とを配置することができる。このことにより、第１半導体回路１と第３半導体回路５１は、双方向の光通信を行うことができる。また、このように配置することにより光学的接続部４５を省略することも可能である。第１半導体基板６と第２半導体基板５６との接着は、従来のボンディング技術を使用すれば可能である。このことにより、占有面積が小さく、高性能な基板を作製することが可能である。
【００８０】
１４．第３半導体回路
第３半導体回路５１は、第２半導体基板５６に形成されてもよい。また、第３半導体回路５１は、第３発光素子５３および第３受光素子５５と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第３半導体回路５１は、複数のトランジスタなどから構成された半導体回路である。例えば、ＣＭＯＳ回路などである。第３半導体回路５１は、第３発光素子５３および第３受光素子５５と電気的に接続することにより、第１半導体回路１と光通信を行うことができる。
【００８１】
１５．第３発光素子
第３発光素子５３は、第２半導体基板５６に形成されてもよい。また、第３発光素子５３は、第３半導体回路５１と電気的に接続し、かつ、第３半導体回路５１が演算処理を行った信号を光出力してもよい。また、第３発光素子５３が光出力した光を、光学的接続部４５を介して第１受光素子５が光入力してもよい。このことにより、第３半導体回路５１が演算処理した信号を第１半導体回路１に伝送することができる。
第３発光素子５３は、第１発光素子３や第４発光素子４３と同様の構造を有してもよく、異なる構造を有してもよい。
【００８２】
１６．第３受光素子
第３受光素子５５は、第２半導体基板５６に形成されてもよい。また、第３受光素子５５は、第３半導体回路５１と電気的に接続し、第１発光素子３が出力した光を光学的接続部４５を介して光入力してもよい。このことにより、第１半導体回路１が演算処理を行った信号を第３半導体回路５１に伝送することができる。
第３受光素子５５は、第１受光素子５と同様の構造を有してもよく、異なる構造を有してもよい。
【００８３】
１７．光学的接続部
光学的接続部４５は、発光素子と受光素子を光学的に接続する部分である。例えば、光ファイバや光導波路である。
例えば、光導波路は、第１半導体基板６に設けることができる。例えば、層間膜６４の上層に設けることができる。また、光ファイバは、第１半導体基板６や第２半導体基板５６に設置することができる。
【００８４】
光電気混載基板の製造方法
本発明の一実施形態の光電気混載基板の製造方法について説明する。
図１２および図１３は、本発明の一実施形態の光電気混載基板の製造方法の説明図である。本実施例においては、第１半導体基板６としてシリコン基板を用いるため、まず第１半導体回路１に含まれるトランジスタの形成を行い、次に第１発光素子３の形成を行う。この理由は、一般にトランジスタのソース・ドレイン領域の活性化アニール温度がＧｅＯおよびＧｅＯ2を含む微粒子である発光体７を含む第１発光素子３の発光体７形成に必要なアニール温度よりも高いためである。しかし、第１半導体基板６としてシリコンとゲルマニウムの化合物やゲルマニウム基板を用いる際には、ソース・ドレイン領域の活性化アニールに高温が必要でなくなるため、前記２つの温度が逆転することがある。この場合には、第１発光素子３の形成を行った後、トランジスタの形成を行えばよい。
【００８５】
１．トランジスタの形成
トランジスタの形成は発光素子領域を酸化シリコンや窒化シリコンで覆った状態で行う。Ｓｉ  ＭＯＳＦＥＴの製造方法はよく知られたものであるのでここでは簡単に説明する。
ｎ型シリコン基板に（１）トレンチ２７形成、（２）ｐ型ウェル２４形成、（３）ゲート絶縁膜２５成膜、（４）ポリシリコン成膜、（５）ゲートエッチング、（６）サイドウォール形成、（７）ｐ型、ｎ型ソース・ドレイン注入、（８）活性化アニール、（９）シリサイド形成の順で形成する。ここまでのプロセスを経た断面図を図１２に示す。
【００８６】
ここで、工程（４）ポリシリコン成膜では、ゲート金属として、スパッタ法等により、直接ゲート金属を堆積しても良い。また、上述のように、ｐ型トランジスタ６５のチャネル濃度は、第１半導体基板６のｎ型領域にさらにｎ型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、ｐ型およびｎ型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【００８７】
２．第１発光素子の形成
トランジスタ形成後、例えば、シリコン酸化膜からなる層間膜６４を堆積し、発光素子領域のみをエッチングにより、開口する。後述の工程で用いる、第１発光素子３の担持体部９の膜厚が十分厚い場合や、発光体７のイオン注入時の注入エネルギーが十分に低い場合は、トランジスタと第１発光素子３の層間膜６４形成を同時に行ってもよい。
第１発光素子３の形成は、ｎ型シリコン基板に（１）担持体部９、（２）発光体７、（３）第２電極１０の順で形成する。
【００８８】
２−１．担持体部の形成
第１電極８であるｎ型シリコン基板の上に担持体部９を形成する。例えば酸化シリコンや窒化シリコンをＣＶＤやスパッタリングで堆積し形成することができる。
【００８９】
２−２．発光体の形成
担持体部９の内部に発光体７を形成する。担持体部９の内部に発光体７を形成する方法は、特に限定されないが、発光体７がＧｅＯ及びＧｅＯ2を含む微粒子の場合、担持体部９に対してゲルマニウムをイオン注入し、その後、熱処理を行う方法が考えられる。イオン注入後の熱処理によってイオンが凝集して多数の微粒子が担持体部９中に形成されるとともにＧｅが酸化されてＧｅＯおよびＧｅＯ2が形成される。ゲルマニウムのイオン注入は、例えば、注入エネルギー５〜１００ｋｅＶで注入量１×１０14〜１×１０17ｉｏｎｓ／ｃｍ2の条件で行うことができる。
【００９０】
ＧｅＯとＧｅＯ2の割合は、ゲルマニウムの注入量、熱処理時間、熱処理温度、熱処理雰囲気等を変化させることによって適宜調節することができる。具体的には熱処理雰囲気中の酸素の分圧や流量を調整することによってＧｅＯの割合を高めることができる。例えば膜厚１００ｎｍの酸化シリコン中のゲルマニウムの原子濃度が１０％以下の場合において、１時間、８００℃の熱処理においては、真空引き（毎分４００リットル）しながら不活性ガスを供給（毎分５０ミリリットル）した場合は、ゲルマニウムは一部酸素と結合するが酸素が不足しているので完全には酸化されずＧｅＯが生成できる。不活性ガスに体積２０％の酸素を混合した１気圧の雰囲気中では、酸素の供給過多でＧｅＯ2が多く形成され、ＧｅＯが減少する。ＧｅＯの割合を高めるのに適した雰囲気は、ゲルマニウムの注入条件や熱処理時間、温度など他のパラメーターにも左右されるが、一例では、ゲルマニウムの原子濃度を比較的高くし、不活性ガスに酸素を混合したガスを真空引きしながら供給することによってＧｅＯの割合を高めることができる。
【００９１】
また、ゲルマニウムは、担持体部９中のゲルマニウム濃度が０．１〜１０．０原子％になるようにイオン注入することが好ましい。１時間、６００℃の熱処理において、真空引き（毎分４００リットル）しながら不活性ガスを供給（毎分５０ミリリットル）した場合は、この範囲であれば発光効率が比較的高くなるからである。ゲルマニウム濃度は、具体的には例えば０．１，０．２，０．３，０．４，０．５，０．６，０．７，０．８，０．９，１．０，２．０，３．０，４．０，５．０，６．０，７．０，８．０，９．０，１０．０原子％である。この濃度は、ここで例示した数値の何れか２つの間の範囲内であってもよい。ゲルマニウム濃度は、例えば高分解能ＲＢＳ（ラザフォード後方散乱）法によって測定することができる。その他、ＳＩＭＳ（二次イオン質量分析法）等の様々な分析法によって測定することが可能である。なお、ゲルマニウム濃度の測定は、ゲルマニウム濃度がピーク値の１／１００以上となる範囲で行う。熱処理の温度は、４００〜９００℃が好ましく５００〜８００℃がさらに好ましい。この範囲であれば発光効率が比較的高くなるからである。
【００９２】
２−３．第２電極の形成
発光体７が形成された担持体部９の上に第２電極１０を形成する。例えばＩＴＯ電極であれば塗布法、スパッタリング等により形成することができる。
ここまでのプロセスを経た断面図を図１３に示す。
【００９３】
２−４．配線の形成
基板全面に層間膜６４を成膜した後、ｐ型トランジスタ６５とｎ型トランジスタ６６のゲートおよびソース・ドレイン領域の配線孔と発光素子の配線孔をエッチングにより形成し、電極材料をスパッタ法等により堆積し、エッチングにより所望の配線を形成する。
配線工程を経ることによって、図４の光電気混載基板が製造できる。
【００９４】
第１発光素子３から発する光を取り出すための発光窓６３は上記の配線孔のエッチング時に同時に形成しても良いし、別途形成しても良い。また、発光窓６３には開口後、発光素子の発する光の波長が透過しやすい材料、例えば、シリコン酸化膜やシリコン窒化膜を堆積することが望ましい。
【００９５】
第１発光素子の特性を確認するための実験
１．ＥＬ実験
以下の方法で第１発光素子３の発光波長特性および発光原因を確認するための参考実験として図１４のような素子を作製し、ＥＬ実験を行った。
まず酸素雰囲気中，１０５０℃、１００分でｎ型およびｐ型シリコン基板を熱酸化することによって表面にシリコン熱酸化膜を形成した。
次に、シリコン熱酸化膜中にＧｅイオンを５０ｋｅＶで１．４×１０16ｉｏｎｓ／ｃｍ2、２０ｋｅＶで３．２×１０15ｉｏｎｓ／ｃｍ2、１０ｋｅＶで２．２×１０15ｉｏｎｓ／ｃｍ2の条件でこの順番で多重に注入した。
【００９６】
次に、ロータリーポンプで引きながら、窒素を流入させ、８００℃で１時間熱処理した。この熱処理中に注入したＧｅの凝集及び酸化によってＧｅが酸化されて少なくとも一部がＧｅＯ及びＧｅＯ2に酸化される。次に、シリコン熱酸化膜上にＩＴＯ電極を形成し、シリコン基板側にアルミニウム電極を形成し、ＥＬ実験に用いる発光素子を得た。これらの発光素子のＩＴＯ電極とアルミニウム電極の間に３０Ｖ程度の電圧を印加したところ、ｎ型シリコン基板を用いた発光素子では青色の発光が確認されたが、ｐ型シリコン基板を用いた発光素子では発光が確認されなかった。
【００９７】
また、この青色の発光の発光スペクトルを図１５に示す。図１５を参照すると、確認された青色の発光は、３４０ｎｍから５５０ｎｍの波長の光であり、３４０ｎｍから４４０ｎｍの間にピークを有するエレクトロルミネッセンス発光であることが分かった。
【００９８】
２．ＧｅＯ及びＧｅＯ2と発光との関係
以下に示す方法によって、ＧｅＯ及びＧｅＯ2が発光素子の発光に関与していることを確認した。
まず、発光機構について２つの仮説を考えた。第１の仮説は、Ｇｅナノ粒子が量子サイズ効果によって発光が起こっているというものである。この発光機構は、通常のナノ粒子の発光機構と同じであり、発光波長が粒子サイズに依存する。第２の仮説は、ＧｅＯ及びＧｅＯ2が発光に関与するというものである。ＧｅＯの励起状態と基底状態のエネルギー準位差は、２．９〜３．２ｅＶ（３８７〜４２７ｎｍ）であるので、第２の仮説によれば、発光波長は、３８７〜４２７ｎｍ程度になり、この波長は粒子サイズに依存しないと考えられる。
【００９９】
これらの仮説のどちらが正しいのかを検証するために、互いに異なる種々の温度条件と注入条件で発光素子を作製し、この素子に上記の方法で電圧を印加したときのＥＬ波長を測定した。ＥＬ波長の測定には、「島津製作所製  分光蛍光光度計ＲＦ−５３００ＰＣ」を用いた。発光素子の作製方法は、熱処理温度やＧｅ注入量を適宜変化させた以外は「１．ＥＬ実験」で説明した通りである。
【０１００】
得られた結果を図１６、図１７に示す。図１６中の温度は、熱処理温度（時間は１時間）を示す。図１７中の「原子％」は、Ｇｅ注入後のシリコン酸化膜内でのＧｅ濃度を示す。図１６でのＧｅ濃度は５．０原子％であり、図１７での熱処理温度は７００℃（時間は１時間）である。
【０１０１】
図１６、図１７を参照すると、熱処理温度やＧｅ濃度が変わってもＥＬのピーク波長は、ほぼ３９０ｎｍで一定であることが分かる。熱処理温度やＧｅ濃度が変わると、形成されるナノ粒子のサイズも変化するので、発光機構が第１の仮説に従うのであればＥＬのピーク波長がずれるはずである。従って、図１６、図１７で確認されたＥＬの波長は、第１の仮説では説明ができない。一方、波長３９０ｎｍは、第２の仮説で予測された発光波長（３８７〜４２７ｎｍ）の範囲内である。
【０１０２】
以上より、発光素子からのＥＬ波長は、第１の仮説では説明できず、第２の仮説で説明できることが分かる。従って、発光素子の発光には、ＧｅＯ及びＧｅＯ2が関与していることが確認できた。
ところで、図１６を参照すると、熱処理温度は、６００〜７００℃が好ましいことが分かる。また、図１７を参照すると、Ｇｅ濃度は、３．０原子％以上が好ましく、３．０〜５．０原子％がさらに好ましいことが分かる。
【０１０３】
３．Ｇｅ，ＧｅＯ，ＧｅＯ2の割合の深さ方向分布
「１．ＥＬ実験」で説明した方法に従って発光素子を作製し、シリコン酸化膜内でのＧｅ，ＧｅＯ，ＧｅＯ2の割合の深さ方向分布を調べた。ここで作製した発光素子のＧｅ濃度は５．０原子％であり、熱処理温度は８００℃（時間は１時間）である。
ＸＰＳは通常試料表面から深さ数ｎｍの範囲の分析ができるので、アルゴンイオンビームによるエッチングとＸＰＳ測定を交互に行うことによって、深さ５０ｎｍまでの領域においてＧｅ，ＧｅＯ，ＧｅＯ2の割合の深さ方向の変化を調べた。アルゴンイオンビームのエネルギーは４ｋｅＶ，ビーム電流は１５ｍＡで、１回当り３００秒照射した。その時のＸＰＳ測定結果を各深さについて、分かり易いように縦方向にグラフを平行移動して並べたものを図１８（ａ）に示す。また、各深さに含まれるＧｅ原子の状態を、Ｇｅ（金属Ｇｅ），ＧｅＯ，ＧｅＯ2の割合で示したグラフを図１８（ｂ）に示す。
【０１０４】
これによると、「１．ＥＬ実験」で説明した注入方法でＧｅの注入濃度が比較的高い深さ１０〜５０ｎｍの領域では、酸化されていないＧｅの割合は３０〜７０％である。ＧｅＯ2は０〜２０％の間で、およそ１０％である。Ｇｅが完全に酸化されず一部酸化したＧｅＯは１０〜５０％の間である。
各深さでのＧｅ，ＧｅＯ，ＧｅＯ2の割合は、スペクトルのＧｅの３ｄピーク付近のＸＰＳスペクトルにおいて、Ｇｅに起因するピークの面積ＳGeと、ＧｅＯに起因するピークの面積ＳGeOと、ＧｅＯ2に起因するピークの面積ＳGeO2とを求め、（ＳGe,ＳGeO,ＳGeO2）／（ＳGe＋ＳGeO＋ＳGeO2）を各深さで算出することによって求めた。
【０１０５】
また、各深さでの、酸化ゲルマニウム全体（ＧｅＯ2＋ＧｅＯ）に対するＧｅＯ，ＧｅＯ2の割合を図１９のグラフに示す。
これによると、酸化ゲルマニウムの内、完全に酸化されてＧｅＯ2となっている割合は、ゲルマニウムの濃度が低く、雰囲気の影響を強く受けてゲルマニウムが完全に酸化されやすい表面近傍を除いて、およそ２０〜６０％の間で、Ｇｅが完全に酸化されず一部酸化したＧｅＯはおよそ４０〜８０％の間である。「１．ＥＬ実験」で説明した注入方法でＧｅの注入濃度が比較的高い深さ１０〜４０ｎｍの領域では、酸化ゲルマニウムの内、完全に酸化されてＧｅＯ2となっている割合はおよそ５０％以下で、およそ２０〜３０％である。Ｇｅが完全に酸化されず一部酸化したＧｅＯはおよそ５０％以上で７０〜８０％である。各深さでのＧｅＯ，ＧｅＯ2の割合は、スペクトルのＧｅの３ｄピーク付近のＸＰＳスペクトルにおいて、ＧｅＯに起因するピークの面積ＳGeOと、ＧｅＯ2に起因するピークの面積ＳGeO2とを求め、（ＳGeO,ＳGeO2）／（ＳGeO＋ＳGeO2）を各深さで算出することによって求めた。ＸＰＳスペクトルは、Ｘ線源として単色化したＡｌ、Ｋα線（１４８６．６ｅＶ）を用いて測定した。
【符号の説明】
【０１０６】
１： 第１半導体回路    ３：第１発光素子    ５：第１受光素子    ６：第１半導  体基板    ７：発光体    ８：第１電極    ９：担持体部    １０：第２電極    １１  ：光電気混載基板    １２：ｎ型領域    １３：ｐ型領域    １６：ソース領域    １  ７：ドレイン領域    ２０：ソース電極    ２１：ゲート電極    ２２：ドレイン電極      ２４：ｐ型ウェル    ２５：ゲート絶縁膜    ２７：トレンチアイソレーション      ３１：第２半導体回路    ３３：第２発光素子    ３５：第２受光素子    ４３：第  ４発光素子    ４５：光学的接続部    ５１：第３半導体回路    ５３：第３発光素子      ５５：第３受光素子    ５６：第２半導体基板    ５７：発光素子    ５８：符号  化回路    ６０：半導体装置    ６２：電極    ６３：発光窓    ６４：層間膜    ６  ５：ｐ型トランジスタ    ６６：ｎ型トランジスタ    ６８：受光窓    ７１：ｐ型半  導体部    ７２：ｎ型半導体部  ７５：凸部    ７６：発光領域  ７８：酸化シリコン
１０１：半導体基板    １０２：ｎ型コンタクト層    １０３：ｎ型ＤＢＲ層    １  ０４：活性層    １０５：ｐ型ＤＢＲ層  １０８：ｐ型コンタクト層    １１０：ｐ電  極    １１１：ｎ電極    １１５：絶縁層    １１８：発光部    １２０：発光素子      １２２：はんだバンプ    １２３：電極パターン    １２５：サブマウント基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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