(57)【要約】【課題】散発的に発生するビット不良を救済可能な半導体装置を改良する。【解決手段】ビット線ＭＩＯに接続されたライトアンプＷＡＭＰと、スイッチＳＷ１を介してビット線ＭＩＯに接続されたリードアンプＲＡＭＰと、ライトポートがスイッチＳＷ２を介してビット線ＭＩＯに接続され、リードポートがスイッチＳＷ３を介してリードアンプＲＡＭＰに接続された救済記憶素子ＳＣとを備える。不良メモリセルへのアクセスが要求された場合、ライト動作時においては、スイッチＳＷ２をオンすることによりライトアンプＷＡＭＰからビット線ＭＩＯを介して救済記憶素子ＳＣにライトデータを供給し、リード動作時においては、スイッチＳＷ１をオフしスイッチＳＷ３をオンすることにより、救済記憶素子ＳＣから読み出されたリードデータをビット線ＭＩＯを介することなくリードアンプＲＡＭＰに供給する。【選択図】図５
2011113620.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに書き込むライトデータ及び前記メモリセルから読み出されたリードデータを伝達するビット線と、
前記ビット線に接続されたライトアンプと、
第１のスイッチ回路を介して前記ビット線に接続されたリードアンプと、
ライトポートとリードポートを有し、前記ライトポートが第２のスイッチ回路を介して前記ビット線に接続され、リードポートが第３のスイッチ回路を介して前記リードアンプに接続された救済記憶素子と、
少なくとも前記第１乃至第３のスイッチ回路の動作を制御する制御回路と、を備え、
前記制御回路は、不良を有する前記メモリセルへのアクセスが要求されたことに応答して、
ライト動作時においては、前記第２のスイッチ回路を電気的に導通に制御することにより、前記ライトアンプから前記ビット線を介して前記救済記憶素子に前記ライトデータを供給し、
リード動作時においては、前記第１のスイッチ回路を電気的に非導通に制御し、前記第３のスイッチ回路を電気的に導通に制御することにより、前記救済記憶素子から読み出されたリードデータを前記ビット線を介することなく前記リードアンプに供給する、ことを特徴とする半導体装置。
【請求項２】
前記制御回路は、不良でない前記メモリセルへのアクセスが要求されたことに応答して、
ライト動作時においては、前記第２のスイッチ回路を電気的に非導通に制御し、
リード動作時においては、前記第１のスイッチ回路を電気的に導通に制御し、前記第３のスイッチ回路を電気的に非導通に制御する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、アクセスされた前記メモリセルが不良であるか否かにかかわらず、前記メモリセルへのアクセスが要求されたことに応答して、
ライト動作時においては、前記第１及び第３のスイッチ回路を電気的に非導通に制御し、
リード動作時においては、前記第２のスイッチ回路を電気的に非導通に制御する、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ライトアンプ及び前記リードアンプは、アクセスされた前記メモリセルが不良であるか否かにかかわらず、前記メモリセルへのアクセスが要求されたことに応答して活性化される、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記ライトアンプを非活性とするデータマスク信号が活性化している場合、前記第２のスイッチ回路を電気的に非導通に制御するとともに、前記第ライトアンプを半導体装置の外部から供給される前記ライトデータにかかわらず非活性化する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
更に、前記不良を有する前記メモリセルへのアクセスが要求されたことに応答してライト動作時に活性化されるヒット信号及び前記データマスク信号を含む複数の制御信号が入力される論理ゲート回路をさらに備え、
前記第２のスイッチ回路は、前記論理ゲート回路の出力によって制御される、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のスイッチ回路は、第１及び第２の単位スイッチを含む複数の単位スイッチが直列接続された構成を有しており、
前記第１の単位スイッチは、前記不良を有する前記メモリセルへのアクセスが要求されたことに応答してライト動作時に活性化されるヒット信号によって制御され、
前記第２の単位スイッチは、前記データマスクに信号よって制御される、ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ビット線は、少なくとも最下位ビット線及び複数の前記最下位ビット線のいずれか一つがアドレスによって選択的に電気的に接続される最上位ビット線を含む階層構造を有しており、
前記最下位ビット線は前記メモリセルに接続されており、
前記最上位ビット線は、前記ライトアンプに接続され、且つ前記第１のスイッチ回路を介して前記リードアンプに接続され、前記第２のスイッチ回路を介して前記救済記憶素子に接続されている、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ライトアンプ、前記リードアンプ及び前記救済記憶素子は、複数の前記メモリセルが形成されたメモリセルアレイ領域の外部に設けられている、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記救済記憶素子は、前記メモリセルアレイ領域の一辺に沿って配置される、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記メモリセルアレイ領域は、前記最下位のビット線に接続されたセンスアンプを含み、
前記救済記憶素子を構成するトランジスタ、配線及びコンタクトのそれぞれのラインアンドスペース値（Ｌ／Ｓ）は、前記センスアンプを構成するトランジスタ、配線及びコンタクトのそれぞれのラインアンドスペース値（Ｌ／Ｓ）よりも大きい、ことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
アクセスされた前記メモリセルが不良であるか否かにかかわらず、前記メモリセルへのアクセスが要求されたことに応答して、前記最下位ビット線と前記最上位ビット線が電気的に導通に制御される、ことを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
複数のメモリセルと、
前記複数のメモリセルのいずれか一つが、第１のアドレスによって選択的に電気的に接続される第１のビット線と、
複数の前記第１のビット線のいずれか一つが、第２のアドレスによって選択的に電気的に接続される第２のビット線と、
前記第２のビット線に接続される第１のスイッチ回路と、
前記第２のビット線に接続される第１のポートと、前記第２のビット線に前記第１のスイッチ回路を介して接続される第２のポートと、半導体装置の外部とデータの入力と出力を通信する第３のポートと、を有するメインアンプと、
リードポートを有する第１の救済ルートを介して前記第２のビット線に接続され、ライトポートを有する第２の救済ルートを介して前記メインアンプの前記第２のポートに接続され、不良な一つの前記メモリセルに代わって前記外部からアクセスされる救済記憶素子と、
前記一つのメモリセルへのアクセスを示す前記第１と第２のアドレスの両方が、不良アドレスであることを示していることに応答して、前記メモリセルへのアクセスを前記救済記憶素子へのアクセスに切り替える制御回路と、を備え、
前記制御回路は、
ライト動作時において前記不良アドレスであることを示す場合には、前記メインアンプの第１のポートから前記第２のビット線及び活性化された前記ライトポートによる第１の救済ルートを介して前記救済記憶素子に前記外部から供給されたライトデータを供給し、
リード動作時において前記不良アドレスであることを示す場合には、前記第１のスイッチ回路を電気的に非導通に制御すると共に、活性化された前記リードポートによる第２の救済ルートを介して前記メインアンプの第２のポートに前記救済記憶素子が有するリードデータを供給する、ことを特徴とする半導体装置。
【請求項１４】
前記制御回路は、前記不良アドレスであることを示さない場合には前記第１及び第２の救済ルートを共に電気的に遮断する、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
更に、前記第１のビット線に接続されたセンスアンプを備え、
前記制御回路は、ライト動作時において前記メインアンプを非活性に制御するデータマスク信号が活性化している場合、前記不良アドレスであることを示す場合であっても前記第１の救済ルートを電気的に遮断する、ことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記救済記憶素子がフリップフロップ回路であることを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記メインアンプは、
前記第３のポートを介して前記ライトデータを入力し、前記第１のポートに出力するライトアンプと、
前記第２のポートを介して前記リードデータを入力し、前記第２のビット線を介することなく前記第３のポートに出力するリードアンプと、を含む、ことを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
更に、前記第１と第２のアドレスの両方が不良アドレスであることを示していることに応答して一致信号を活性化させるアドレス比較回路を備え、
前記制御回路は、前記一致信号の活性化に応答して、前記リードポート、前記ライトポート、及び前記第１のスイッチ回路を制御し、
前記ライトアンプとリードアンプは、前記一致信号の活性に係らず前記メモリセルへのアクセスに対応して活性かする、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記ライトポートは、前記第２のビット線と前記救済記憶素子の第１のノードとの間に直列に接続された複数のトランジスタ、を含み、
前記複数のトランジスタの少なくとも一つのトランジスタのゲート電極には、前記メインアンプを駆動する第１の電源電位よりも高い第２の電源電位が選択的に印加される、ことを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一項に記載の半導体装置と、
前記メモリセルにアクセスするためのアドレス信号を前記半導体装置に供給するコントローラと、
前記半導体装置と前記コントローラとを接続するバス配線と、を備えることを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、散発的に発生するビット不良を救済可能な半導体装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。しかしながら、微細化が進むに連れて１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。このような欠陥アドレスは、ウェハ状態で行われる選別試験において検出され、検出された欠陥アドレスに応じてレーザビームを照射することにより、プログラムヒューズを切断する。
【０００４】
しかしながら、このようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。
【０００５】
このような問題を解決する方法として、レーザビームの照射によるアドレス置換に加えて、パッケージング後に発見された少数の不良ビットを救済可能な不良救済回路を設ける方法が提案されている。この場合、不良アドレスを記憶する回路としては、レーザビームの照射が必要なヒューズ回路ではなく、電気的に書き込み可能な不揮発性の記憶回路が用いられる。このような記憶回路としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ回路」を用いることができる。
【０００６】
ここで、パッケージング後に発見される不良ビットの数は、選別試験時に発見される不良ビットに比べて、その数が極めて少数であることから、ワード線単位又はビット線単位での置換を行うのではなく、ビット単位での置換を行うことが好ましい。このような散発的ビット不良を救済可能な半導体記憶装置としては、特許文献１〜４に記載されたものが知られている。
【０００７】
特許文献１に記載された半導体記憶装置はＤＲＡＭであり、メモリセルアレイに含まれるセンスアンプ列にＳＲＡＭセルからなる救済記憶素子を配置することによって、散発的なビット不良を救済可能としている。
【０００８】
特許文献２に記載された半導体記憶装置もＤＲＡＭであり、リードアンプの出力端及びライトアンプの入力端に救済記憶素子を接続することによって、散発的なビット不良を救済可能としている。
【０００９】
特許文献２においては、救済回路が外部データ端子に接続される入出力回路（ＦＩＦＯ回路）の前段に、レギュラーメモリセル（１１０）のデータを読み出すメインアンプ（１５０）と並列に配置される（図１）。さらに、前記救済回路は、レギュラーメモリセル（１１０）へデータを書き込むライトアンプＷＢと並列に配置される（図３）。
【００１０】
特許文献３においては、救済回路がＤＲＡＭマクロ外のＬＯＧＩＣマクロ内に配置され（図２）、且つセレクタを介してＤＲＡＭマクロとＬＯＧＩＣマクロ間の入出力バス（ＭＵＸＯＵＴ）と並列に配置される（図３）。
【００１１】
特許文献４においては、第１の救済ビットレジスタがＤＱ入出力バッファ回路に接続されたリード／ライトバスを介して、第１のリード／ライトアンプに並列に配置される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−２９８５９６号公報
【特許文献２】特開２００８−７１４０７号公報
【特許文献３】特開２００４−１５８０６９号公報
【特許文献４】特開２００６−２６８９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載された半導体記憶装置では、センスアンプ列に救済記憶素子を配置していることから、メモリセルアレイの面積増大を防止するためには、救済記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）を、センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）と一致させる必要がある。このため、救済記憶素子自体に欠陥が生じる可能性が高くなってしまう。救済記憶素子に発生した欠陥を救済するためには、Ｉ／Ｏ冗長回路を用いればよい。しかしながら、散発的ビット不良を救済するために導入した回路自体に欠陥が生じ、これを救済するためにＩ／Ｏバスを増大させるというのは、現実的ではない。
【００１４】
また、特許文献１に記載された半導体記憶装置では、メモリセルアレイの内部に救済記憶素子を配置していることから、メモリブロックの位置によってメインアンプ（リードアンプ及びライトアンプを含む回路）と救済記憶素子との距離が非常に長くなり、またメインアンプの視点からメモリブロックに点在する救済記憶素子とのそれぞれの距離が大きく異なる。その結果、メインアンプから見た各救済記憶素子のリードマージン及びライトマージンが大きく異なるため、メモリブロックの位置に応じてメインアンプと救済記憶素子の動作タイミングを変更しなければならない。これは、制御を大幅に複雑化させる結果となる。
【００１５】
しかも、特許文献１に記載された半導体記憶装置では、メインアンプから救済記憶素子までの距離が長くなることから、センスアンプとメインアンプを階層化されたデータバス（例えば、下位のローカルＩ／Ｏ線と上位のメインＩ／Ｏ線）によって接続しようとすると、多層階層間のコンタクト抵抗等が寄生容量の大きな階層化データバスの時定数を悪化させる。その結果、メモリブロックの位置に応じたアクセスマージンの差はより顕著となってしまう。
【００１６】
一方、特許文献２に記載された半導体記憶装置では、リードアンプの出力端及びライトアンプの入力端に救済記憶素子を接続していることから、救済記憶素子に接続するために必要な素子数が多く、また制御が複雑になるという問題があった。
【課題を解決するための手段】
【００１７】
本発明の一側面による半導体装置は、メモリセルに書き込むライトデータ及び前記メモリセルから読み出されたリードデータを伝達するビット線と、前記ビット線に接続されたライトアンプと、第１のスイッチ回路を介して前記ビット線に接続されたリードアンプと、ライトポートとリードポートを有し、前記ライトポートが第２のスイッチ回路を介して前記ビット線に接続され、リードポートが第３のスイッチ回路を介して前記リードアンプに接続された救済記憶素子と、少なくとも前記第１乃至第３のスイッチ回路の動作を制御する制御回路と、を備え、前記制御回路は、不良を有する前記メモリセルへのアクセスが要求されたことに応答して、ライト動作時においては、前記第２のスイッチ回路を電気的に導通に制御することにより、前記ライトアンプから前記ビット線を介して前記救済記憶素子に前記ライトデータを供給し、リード動作時においては、前記第１のスイッチ回路を電気的に非導通に制御し、前記第３のスイッチ回路を電気的に導通に制御することにより、前記救済記憶素子から読み出されたリードデータを前記ビット線を介することなく前記リードアンプに供給する、ことを特徴とする。
【００１８】
本発明の他の側面による半導体装置は、複数のメモリセルと、前記複数のメモリセルのいずれか一つが、第１のアドレスによって選択的に電気的に接続される第１のビット線と、複数の前記第１のビット線のいずれか一つが、第２のアドレスによって選択的に電気的に接続される第２のビット線と、前記第２のビット線に接続される第１のスイッチ回路と、前記第２のビット線に接続される第１のポートと、前記第２のビット線に前記第１のスイッチ回路を介して接続される第２のポートと、半導体装置の外部とデータの入力と出力を通信する第３のポートと、を有するメインアンプと、リードポートを有する第１の救済ルートを介して前記第２のビット線に接続され、ライトポートを有する第２の救済ルートを介して前記メインアンプの前記第２のポートに接続され、不良な一つの前記メモリセルに代わって前記外部からアクセスされる救済記憶素子と、前記一つのメモリセルへのアクセスを示す前記第１と第２のアドレスの両方が、不良アドレスであることを示していることに応答して、前記メモリセルへのアクセスを前記救済記憶素子へのアクセスに切り替える制御回路と、を備え、前記制御回路は、ライト動作時において前記不良アドレスであることを示す場合には、前記メインアンプの第１のポートから前記第２のビット線及び活性化された前記ライトポートによる第１の救済ルートを介して前記救済記憶素子に前記外部から供給されたライトデータを供給し、リード動作時において前記不良アドレスであることを示す場合には、前記第１のスイッチ回路を電気的に非導通に制御すると共に、活性化された前記リードポートによる第２の救済ルートを介して前記メインアンプの第２のポートに前記救済記憶素子が有するリードデータを供給する、ことを特徴とする。
【００１９】
本発明によるデータ処理システムは、上記の半導体装置と、前記メモリセルにアクセスするためのアドレス信号を前記半導体装置に供給するコントローラと、前記半導体装置と前記コントローラとを接続するバス配線と、を備えることを特徴とする。
【発明の効果】
【００２０】
このように、本発明による半導体装置では、救済記憶素子がリードアンプの入力端に接続されていることから、メモリブロックの位置に応じてメインアンプと救済記憶素子の動作タイミングを変更する必要がなくなるとともに、救済記憶素子に接続するために必要な素子数を最小限とすることができる。しかも、救済記憶素子をメモリセルアレイとは別の領域に配置することができることから、救済記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）と、センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）とを一致させる必要もなくなり、救済記憶素子自体に欠陥が生じる可能性が極めて低くなる。
【図面の簡単な説明】
【００２１】
【図１】本発明の好ましい実施形態による半導体装置１０のブロック図である。
【図２】半導体装置１０の主要部の回路構成を示す図である。
【図３】メモリセルアレイ２０のメモリブロックＭＢ構成を示す図である。
【図４】メモリセルＭＣとセンスアンプＳＡとの接続関係を示す回路図である。
【図５】メインアンプＭＡＭＰ及び救済記憶素子ＳＣの回路図である。
【図６】メインアンプＭＡＭＰ及び救済記憶素子ＳＣのレイアウトを説明するための図である。
【図７】ライト動作時におけるスイッチＳＷ１〜ＳＷ３の動作を説明するための模式図であり、（ａ）はヒット信号ＨＩＴが活性化しなかった場合、（ｂ）はヒット信号ＨＩＴが活性化した場合（データマスク信号ＤＭＢ：非活性）を示している。
【図８】リード動作時におけるスイッチＳＷ１〜ＳＷ３の動作を説明するための模式図であり、（ａ）はヒット信号ＨＩＴが活性化しなかった場合、（ｂ）はヒット信号ＨＩＴが活性化した場合を示している。
【図９】半導体装置１０の動作を説明するためのタイミング図である。
【図１０】アドレス比較回路２００によって救済対象のアドレスに対するアクセス要求が検出された場合の動作を示すタイミング図である。
【図１１】変形例によるメインアンプＭＡＭＰ及び救済記憶素子ＳＣの回路図である。
【図１２】本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【発明を実施するための形態】
【００２２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、ビット線に接続されたライトアンプと、ビット線に第１のスイッチ回路を介して接続されたリードアンプと、第２のスイッチ回路を含むライトポートと第３のスイッチ回路を含むリードポートを設けた救済記憶素子と、を備え、ライトポートについては第２のスイッチ回路を介してビット線に接続することにより、救済動作時においてはライトアンプからビット線を介して救済記憶素子にライトデータが書き込まれ、リードポートについては第３のスイッチ回路を介してリードアンプに接続し、且つ第１のスイッチ回路を非導通にすることにより、救済動作時においては救済記憶素子からビット線を介することなく、救済記憶素子からのリードデータをリードアンプに直接読み出すことを技術思想とする。これにより、回路構成を簡素化しつつ、救済記憶素子から読み出されたリードデータと不良のあるメモリセルから読み出されたリードデータが衝突することが無くなる。
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１は、本発明の好ましい実施形態による半導体装置１０のブロック図である。本実施形態による半導体装置１０はＤＲＡＭであるが、本発明がこれに限定されるものではない。尚、図１は、半導体装置１０を構成する各ブロックの接続関係を説明するための図であり、レイアウトを示すものではない。
【００２５】
図１に示すように、本実施形態による半導体装置１０は、互いに非排他制御されるバンク０〜バンク７からなるメモリセルアレイ２０と、メモリセルアレイ２０に対してロウ系の選択を行うロウデコーダ３１と、メモリセルアレイ２０に対してカラム系の選択を行うカラムデコーダ３２とを備えている。
【００２６】
ロウデコーダ３１には、ロウアドレスバッファ及びリフレッシュカウンタ４１からロウアドレスＲＡが供給され、ロウデコーダ３１はこれに基づいてメモリセルアレイ２０に含まれるワード線の選択を行う。また、カラムデコーダ３２には、カラムアドレスバッファ及びバーストカウンタ４２からカラムアドレスＣＡが供給され、カラムデコーダ３２はこれに基づいてメモリセルアレイ２０に含まれるビット線の選択を行う。これにより、ロウアドレスＲＡ及びカラムアドレスＣＡに対応するメモリセルが選択され、選択されたメモリセルがデータ制御回路５１に接続される。メモリセルとデータ制御回路５１との接続は、後述する階層化されたビット線（メモリセル側の下位のローカルＩ／Ｏ線と上位のメインＩ／Ｏ線）を介して行われる。階層化されたビット線のうち最も下位に位置づけられるビット線、すなわち、メモリセルに接続されたビット線については、メモリセルアレイ２０に含まれる「最下位ビット線」と呼ぶことがある。一方、階層化されたビット線のうち最も上位に位置づけられるビット線、すなわち、メインＩ／Ｏ線（ＭＩＯＴ／Ｂ）については、メモリセルアレイ２０に含まれる「最上位ビット線」と呼ぶことがある。メインＩ／Ｏ線は、データ制御回路５１に接続される。
【００２７】
データ制御回路５１はメインアンプを含む回路ブロックであり、ラッチ回路５２及びＩ／Ｏバッファ５３を介してデータ入出力端子ＤＱに接続されている。Ｉ／Ｏバッファ５３には、ＤＬＬ回路５４から内部クロックＬＣＬＫが供給されており、データの出力タイミングは内部クロックＬＣＬＫに同期して行われる。後述するように、データ制御回路５１は、最上位ビット線（ＭＩＯＴ／Ｂ）に接続された第１のポート、「最上位ビット線に接続する第１のスイッチ回路」に接続される第２のポート、半導体装置１０の外部端子（ＤＱ端子）側であるリードライトバスＲＷＢＳを介してラッチ回路５２に接続される第３のポートを有する。データ制御回路５１と冗長回路１００は、各バンクにそれぞれ対応して設けられる。複数のバンク毎にそれぞれ設けられる複数のデータ制御回路５１は、複数のバンクに共通に設けられるラッチ回路５２に対して共通なリードライトバスＲＷＢＳによって接続されている。よって、冗長回路１００も各バンクにそれぞれ設けられるデータ制御回路５１に対応している。
【００２８】
その他、半導体装置１０には、クロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥを受けて各種内部クロックＩＣＬＫを生成するクロック生成回路６１と、コマンド（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）を解読するコマンドデコーダ６２と、コマンドデコーダ６２の出力に基づいて各種内部信号を生成する制御ロジック回路６３と、半導体装置１０の動作モードをなどが設定されるモードレジスタ６４などが設けられている。
【００２９】
さらに、本実施形態による半導体装置１０は、散発的なビット不良を救済するための冗長回路１００と、救済対象アドレスに対するアクセスが要求されたことを検出するとヒット信号ＨＩＴを活性化させるアドレス比較回路２００と、アドレス比較回路２００及び制御ロジック回路６３の出力に基づいてデータ制御回路５１及び冗長回路１００を制御する制御回路３００とを備えている。即ち、一つの最上位ビット線に対応した一つの冗長回路１００は、ロウアドレスＲＡ及びカラムアドレスＣＡに対応する単ビット不良となった一つのメモリセルを救済する機能である。複数の最上位ビット線にそれぞれ対応した複数の冗長回路１００が存在する。
【００３０】
後述するように、冗長回路１００はライトポートを介して最上位ビット線に接続され、リードポートを介してデータ制御回路５１の第２のポートに接続される。第２のポートは、後述する第１のスイッチ回路を介して最上位ビット線に接続される。更に、複数の冗長回路１００は、複数の最上位ビット線にそれぞれ対応した複数の救済記憶素子を有しており、救済対象アドレスへのアクセスが要求されたことがアドレス比較回路２００によって検出されると、不良のあるメモリセルの代わりに救済記憶素子がライトポートとリードポートのいずれか一方のポートを介して対応するデータ制御回路５１に接続される。これにより、散発的なビット不良が救済される。アドレス比較回路２００には不良アドレスを記憶するアドレス記憶回路が含まれている。アドレス記憶回路は、当該半導体装置１０（シリコンチップ）をアセンブリ技術によってパッケージングした後においても不良アドレスの書き込みが可能となるよう、電気的に書き込み可能な不揮発性の記憶回路（例えばアンチヒューズ回路）が用いられる。また、制御回路３００は、要求されたアクセスがライト動作及びリード動作のいずれであるのか、並びに、ヒット信号ＨＩＴが活性化しているか否かに応じて、データ制御回路５１及び冗長回路１００に含まれるスイッチ回路のオン／オフを制御する回路である。詳細については後述する。尚、オンは電気的な導通を示し、オフは電気的な非導通を示す。それらは、以後の説明において同様である。
【００３１】
図２は、本実施形態による半導体装置１０の主要部の回路構成を示す図である。
【００３２】
図２に示すように、メモリセルアレイ２０には、Ｙ方向に配線されたビット線対ＢＬＴ／Ｂ（最下位ビット線）と、Ｘ方向に配線されたローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ（中位ビット線）と、Ｙ方向に配線されたメインＩ／Ｏ線対ＭＩＯＴ／Ｂ（最上位ビット線）が形成されている。ビット線対ＢＬＴ／Ｂ、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、互いに異なる配線層に形成された配線である。例えば、ビット線対ＢＬＴ／Ｂの上層にローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが配線され、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂのさらに上層にメインＩ／Ｏ線対ＭＩＯＴ／Ｂが配線される。
【００３３】
メモリセルアレイ２０は、図３に示すように、マトリクス状にレイアウトされた複数のメモリブロックＭＢに分割されている。Ｘ方向（Ｘ軸方向）に隣接するメモリブロックＭＢ間には、サブワードドライバＳＷＤが配置されており、これによってメモリブロックＭＢ内のワード線（Ｘ方向に延在）が選択される。また、Ｙ方向（Ｙ軸方向）に隣接するメモリブロックＭＢ間には、センスアンプＳＡとカラムスイッチＹＳＷ（不図示）が配置されており、これによってメモリブロックＭＢ内のビット線（Ｙ方向に延在）が駆動される。したがって、メモリブロックＭＢとは、同じサブワードドライバＳＷＤ及びセンスアンプＳＡを共用する単位である。そして、各メモリブロックＭＢにはそれぞれ異なるローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが割り当てられる。ビット線対は、下位の導電層でメモリブロックＭＢ内に配置され、ローカルＩ／Ｏ線は、中位の導電層でセンスアンプ列の領域に配置され、メインＩ／Ｏ線は、上位の導電層でサブワードドライバ列の領域に配置される。よって、複数のローカルＩ／Ｏ線のうちいずれか一つが、対応するメインＩ／Ｏ線にアドレスによって選択的に接続される。少なくともＹ軸方向に延在する様に配置された複数のメモリブロックＭＢは、互いに排他制御である。この様にして、階層化されたデータバスの構造が開示される。しかし、これに限らず、例えばメインＩ／Ｏ線は、メモリブロックＭＢの領域を通過するように配置してもよい。
【００３４】
ビット線対ＢＬＴ／Ｂには、図４に示すようにメモリセルＭＣが接続されており、アクセスによってビット線対ＢＬＴ／Ｂに生じた電位差がセンスアンプＳＡによって増幅される。つまり、センスアンプＳＡはメモリセルＭＣとデータ通信を行う。メモリセルＭＣへのアクセスは、対応するワード線ＷＬを活性化させることにより行う。ワード線ＷＬの活性化は、図１に示したロウデコーダ３１によって行われる。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路であり、セルトランジスタＴのゲートは対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインは対応するビット線ＢＬＴ又はＢＬＢに接続されている。センスアンプＳＡは、電圧差動増幅回路の構成を有しており、センスアンプ活性化信号ＳＡＥに応答して活性化される。
【００３５】
センスアンプＳＡの入出力ノードは、図２に示すように、第１のカラムスイッチＹＳＷ１を介して対応するローカルＩ／Ｏ線対ＬＩＯＴ／Ｂに接続される。第１のカラムスイッチＹＳＷ１は、カラムアドレスＣＡの一部分を受けるプリデコード制御回路７０により生成されたカラム選択信号ＹＳ１によって制御される。これにより、複数のセンスアンプＳＡのうち、カラムアドレスＣＡによって選択される一部のセンスアンプＳＡがローカルＩ／Ｏ線対ＬＩＯＴ／Ｂに接続されることになる。
【００３６】
また、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂは、第２のカラムスイッチＹＳＷ２を介して対応するメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続される。第２のカラムスイッチＹＳＷ２は、カラムアドレスＣＡの他の一部分を受けるプリデコード制御回路７１により生成されたカラム選択信号ＹＳ２によって制御される。第２のカラムスイッチＹＳＷ２は、Ｙ方向に延在するサブワードドライバＳＷＤの列と、Ｘ方向に延在するセンスアンプＳＡの列とが交差するクロスエリアＸＡ（図３参照）に配置される。したがって、第２のカラムスイッチＹＳＷ２の配列ピッチは、メモリブロックＭＢの配列ピッチに等しい。
【００３７】
図２に示すように、第１のカラムスイッチＹＳＷ１及び第２のカラムスイッチＹＳＷ２はいずれもＮチャンネル型のＭＯＳトランジスタからなるパスゲート回路である。これにより、所定のカラムスイッチＹＳＷ１，ＹＳＷ２がオンすると、対応するビット線対ＢＬＴ／Ｂは、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ及びメインＩ／Ｏ線対ＭＩＯＴ／Ｂを介して、メインアンプＭＡＭＰに直結されることになる。
【００３８】
メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、それぞれ対応するメインアンプＭＡＭＰの第１のポートに接続される。更に、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、後述する第１のスイッチ回路を介して第２のポートに接続される。即ち、メインアンプＭＡＭＰは、メモリセルアレイ２０との入出力を行うアンプである。（一方、センスアンプは、メモリセルアレイ２０の一つのメモリブロックＭＢとの入出力を行うアンプである。）メインアンプＭＡＭＰは、メモリセルアレイ２０の外部（好ましくは、メモリセルアレイから出力されるメインＩ／Ｏ線の出入り口に近く、メモリセルアレイの一辺に隣接もしくは近接する領域）に設けられており、差動形式のリードデータを増幅することによってシングルエンド形式に変換するリードアンプと、シングルエンド形式のライトデータを増幅することによって差動形式に変換するライトアンプを含んでいる。メインアンプＭＡＭＰに含まれるリードアンプの出力は、第３のポートを介してリードライトバスＲＷＢＳに供給される。また、リードライトバスＲＷＢＳ上のライトデータ（それは、半導体装置１０の外部から入力されるデータである。）は、メインアンプＭＡＭＰに含まれるライトアンプに第３のポートを介して入力される。リードライトバスＲＷＢＳは、外部データ端子（ＤＱ端子）に接続される入出力回路（Ｉ／Ｏバッファ５３）にラッチ回路５２を介して接続される。メインアンプＭＡＭＰの回路構成については後述する。
【００３９】
図２に示すように、メモリセルアレイ２０の外部であって、メモリセルアレイ２０とメインアンプＭＡＭＰとの間には、メモリセルアレイ２０の一辺に沿ってメモリセルアレイ２０の外部の領域に複数の冗長回路１００が配置されている。詳細には、複数の冗長回路１００が、前記一辺に存在する複数のメインＩ／Ｏ線対ＭＩＯＴ／Ｂのそれぞれの出入り口に対応して配置される。冗長回路１００は、複数の救済記憶素子ＳＣを有しており、これら救済記憶素子ＳＣは、スイッチＳＷ２（第２のスイッチ回路；ライトポート）を介してそれぞれ対応するメインＩ／Ｏ線対ＭＩＯＴ／ＢとメインアンプＭＡＭＰの第１ポートに接続されているとともに、スイッチＳＷ３（第３のスイッチ回路；リードポート）を介してそれぞれ対応するメインアンプＭＡＭＰの第２ポートに接続されている。すなわち、一対のメインＩ／Ｏ線対ＭＩＯＴ／Ｂ及び１個のメインアンプＭＡＭＰに対して１個の救済記憶素子ＳＣが割り当てられている。尚、一つの前記出入り口には一つの（一対の）メインＩ／Ｏ線対ＭＩＯＴ／Ｂしか表記していないが、複数のメインＩ／Ｏ線対ＭＩＯＴ／Ｂと、複数のメインＩ／Ｏ線対ＭＩＯＴ／Ｂにそれぞれ対応した複数の救済記憶素子ＳＣと複数のメインアンプＭＡＭＰが存在する。
【００４０】
図２に示すように、救済記憶素子ＳＣとメインアンプＭＡＭＰは、メモリセルアレイ２０の同一な一辺に沿った領域に配置される。更に、救済記憶素子ＳＣは、メインアンプＭＡＭＰと後述するアドレス比較回路２００及び制御回路３００に隣接して配置される。
【００４１】
図５は、一つの（一対の）メインＩ／Ｏ線対ＭＩＯＴ／Ｂに対応するメインアンプＭＡＭＰ及び救済記憶素子ＳＣの回路図である。
【００４２】
図５に示すように、メインアンプＭＡＭＰはライトアンプＷＡＭＰとリードアンプＲＡＭＰを含んでいる。ライトアンプＷＡＭＰの第１のポートはメインＩ／Ｏ線対ＭＩＯＴ／Ｂに直接接続されている一方、リードアンプＲＡＭＰの第２のポートはスイッチＳＷ１（第１のスイッチ回路）を介してメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続されている。さらに、救済記憶素子ＳＣは、ライトポートＷＰとリードポートＲＰを有しており、ライトポートＷＰはスイッチＳＷ２を介してメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続され、リードポートＲＰはスイッチＳＷ３を介してリードアンプＲＡＭＰの第２のポートに接続されている。救済記憶素子ＳＣは例えば２つのインバータの互いの入力と出力がそれぞれ接続されたフリップフロップ回路からなる。尚、スイッチＳＷ２をライトポートと定義するかは任意である。同様に、スイッチＳＷ３をリードポートと定義するかは任意である。
【００４３】
第１のポートに接続されるライトアンプＷＡＭＰは、電源電位とメインＩ／Ｏ線対ＭＩＯＴ／Ｂとの間にそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、接地電位とメインＩ／Ｏ線対ＭＩＯＴ／Ｂとの間にそれぞれ接続されたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２とを有している。ライト動作時においては、ライトアンプイネーブル信号ＷＡＥＴ、データマスク信号ＤＭＢ及びライトデータＷＲ＿ＤＡＴＡが入力される論理回路Ｌ１の出力に基づき、トランジスタＰ１とＮ２又はトランジスタＰ２とＮ１がオンする。トランジスタＰ１及びＮ２並びにトランジスタＰ２及びＮ１は、それぞれ第１のポートに接続されている。
【００４４】
ここで、ライトアンプイネーブル信号ＷＡＥＴはライト動作時に活性化される信号であり、活性レベルはハイレベルである。したがって、ライトアンプイネーブル信号ＷＡＥＴがローレベルに非活性化している場合には、ライトアンプＷＡＭＰを構成するトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は全てオフする。また、データマスク信号ＤＭＢはデータマスクが要求された場合に活性化される信号であり、活性化レベルはローレベルである。「データマスク」とは、対応するライトアンプを非活性にすることを示す。非活性に制御されたライトアンプの第１のポートに接続されるメインＩ／Ｏ線対ＭＩＯＴ／Ｂは、対応する外部端子（ＤＱ端子）の書き込み情報（ライトデータ）を反映しない。したがって、データマスク信号ＤＭＢがローレベルに活性化している場合には、ライトアンプＷＡＭＰを構成するトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２は全てオフする。したがって、ライトアンプＷＡＭＰは、ライトアンプイネーブル信号ＷＡＥＴ及びデータマスク信号ＤＭＢがいずれもハイレベルである場合に限り、ライトデータＷＲ＿ＤＡＴＡの論理レベルに基づいてトランジスタＰ１とＮ２又はトランジスタＰ２とＮ１をオンさせ、これによってメインＩ／Ｏ線対ＭＩＯＴ／Ｂにライトデータを供給する。ライトデータＷＲ＿ＤＡＴＡは、外部端子（ＤＱ端子）からリードライトバスＲＷＢＳを介して供給される信号である。
【００４５】
第２のポートに接続されるリードアンプＲＡＭＰは、Ｐチャンネル型ＭＯＳトランジスタＰ３及びＮチャンネル型ＭＯＳトランジスタＮ３からなるインバータと、Ｐチャンネル型ＭＯＳトランジスタＰ４及びＮチャンネル型ＭＯＳトランジスタＮ４からなるインバータがクロスカップリングされたフリップフロップ回路と、このフリップフロップ回路を活性化させるＮチャンネル型ＭＯＳトランジスタＮ５とを有している。トランジスタＮ５のゲート電極には、リードアンプイネーブル信号ＲＡＥＴが供給されている。また、リードアンプＲＡＭＰの入力端ＲＩＮは、スイッチＳＷ１を介してメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続されており、出力端ＲＯＵＴはインバータＩＮＶを介してリードライトバスＲＷＢＳに接続される。
【００４６】
第１と第２のポートの間に接続されるスイッチＳＷ１は、Ｐチャンネル型ＭＯＳトランジスタによって構成されており、そのゲート電極には制御信号ＲＡＴＧＡが供給される。制御信号ＲＡＴＧＡは、リード信号ＲＡＴＧＢ及びヒット信号ＨＩＴＲを受けるオアゲート回路Ｇ１の出力信号である。リード信号ＲＡＴＧＢはリード動作時にローレベルに活性化する信号であり、ヒット信号ＨＩＴＲはリード動作時にヒット信号ＨＩＴが活性化した場合にハイレベルに活性化する信号である。したがって、スイッチＳＷ１は、リード動作時においてヒット信号ＨＩＴＲが活性化しなかった場合にのみオンする。つまり、リード動作時であっても、ヒット信号ＨＩＴＲが活性化した場合にはスイッチＳＷ１はオフとなる。スイッチＳＷ１は、救済記憶素子ＳＣのライトポートとリードポートとの間に接続されると、言い換えることもできる。また、メインＩ／Ｏ線対ＭＩＯＴ／Ｂと第２のポートとの間に接続される、言い換えることもできる。
【００４７】
ライトポートであるスイッチＳＷ２はＮチャンネル型ＭＯＳトランジスタによって構成されており、そのゲート電極には制御信号ＨＩＴＷ１が供給される。制御信号ＨＩＴＷ１は、データマスク信号ＤＭＢ、イコライズ信号ＭＩＯＥＱＢ及びヒット信号ＨＩＴＷを受けるアンドゲート回路Ｇ２の出力信号である。イコライズ信号ＭＩＯＥＱＢは、プリチャージ動作時にローレベルに活性化する信号であり、ヒット信号ＨＩＴＷはライト動作時にヒット信号ＨＩＴが活性化した場合にハイレベルに活性化する信号である。したがって、スイッチＳＷ２は、ライト動作時においてヒット信号ＨＩＴＷがハイレベルに活性化し、且つ、データマスク信号ＤＭＢがローレベルに活性化しなかった場合にのみオンする。つまり、ライト動作時においてヒット信号ＨＩＴＷが活性化した場合であっても、データマスク信号ＤＭＢが活性化した場合には、スイッチＳＷ２はオフとなる。
【００４８】
リードポートであるスイッチＳＷ３はＮチャンネル型ＭＯＳトランジスタによって構成されており、そのゲート電極にはヒット信号ＨＩＴＲが供給される。
【００４９】
また、メインＩ／Ｏ線対ＭＩＯＴ／Ｂにはイコライズ回路ＥＱ１が接続されており、イコライズ信号ＭＩＯＥＱＢがローレベルに活性化すると、メインＩ／Ｏ線対ＭＩＯＴ／Ｂがプリチャージ電位にイコライズされる。同様に、リードアンプＲＡＭＰの入力端ＲＩＮにはイコライズ回路ＥＱ２が接続されており、イコライズ信号ＲＡＥＱＢがローレベルに活性化すると、リードアンプＲＡＭＰの入力端ＲＩＮがプリチャージ電位にイコライズされる。ここで、イコライズ電位とは、ライトアンプＷＡＭＰによってメインＩ／Ｏ線対ＭＩＯＴ／Ｂの一方に供給される電源電位と同電位レベルである。
【００５０】
図６は、一つの（一対の）メインＩ／Ｏ線対ＭＩＯＴ／Ｂに対応するメインアンプＭＡＭＰ及び救済記憶素子ＳＣのレイアウトを説明するための図である。
【００５１】
図６に示すように、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、メモリセルアレイ２０の内部に配置された第２のカラムスイッチＹＳＷ２と、メモリセルアレイ２０の外部に配置されたメインアンプＭＡＭＰとを接続している。複数のローカルＩ／Ｏ線対ＬＩＯＴ／Ｂにそれぞれ対応する複数の第２のカラムスイッチＹＳＷ２のうち一つの第２のカラムスイッチＹＳＷ２が選択的にオンとなることによって、対応するローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが一つのメインＩ／Ｏ線対ＭＩＯＴ／Ｂに電気的に接続される。メモリセルアレイ２０の内部（サブワードドライバ、センスアンプ、カラムスイッチ、クロスエリアＸＡ領域）は、集積度を高めるべく、それらの配線（例えば、メインＩ／Ｏ線対ＭＩＯＴ／Ｂ）のラインアンドスペース値（Ｌ／Ｓ）は相対的に小さく設定されている（＝ＬＳ１）。これに対し、メモリセルアレイ２０の外部の領域は、不良が発生しても冗長回路などによる救済ができないことから、不良が発生しにくいようにそれらの配線（例えば、リードライトバスＲＷＢＳ）のラインアンドスペース値（Ｌ／Ｓ）はＬＳ１に対して相対的に大きく設定されている（＝ＬＳ２）。すなわち、ＬＳ１＜ＬＳ２である。尚、ライトアンプＷＡＭＰ、リードアンプＲＡＭＰ及び第１のスイッチ回路（ＳＷ１）は、リードライトアンプＲＷＡＭＰとして定義されている。ここで、ラインアンドスペース値（Ｌ／Ｓ）とは、例えば、リードライトアンプＲＷＡＭＰのトランジスタ、配線及びコンタクトのラインアンドスペースを指す。
【００５２】
そして、本実施形態では、救済記憶素子ＳＣがメモリセルアレイ２０の外部の領域に配置されており、これにより、相対的に大きなラインアンドスペース値（ＬＳ２）で設計されている。このため、救済記憶素子ＳＣをメモリセルアレイ２０の内部に配置した場合と比べて、救済記憶素子ＳＣ自体に不良が発生する可能性はほとんどなくなる。したがって、救済記憶素子ＳＣに不良が発生し得ることを想定して設けられる回路（Ｉ／Ｏ冗長回路など）を用いる必要がなくなる。
【００５３】
図６に示すように、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、スイッチＳＷ１を介してリードライトアンプＲＷＡＭＰに含まれるリードアンプＲＡＭＰの入力端（第２のポート）に接続されているとともに、リードライトアンプＲＷＡＭＰに含まれるライトアンプＷＡＭＰの出力端（第１のポート）に接続されている。既に説明したとおり、ライトアンプＷＡＭＰはライトアンプイネーブル信号ＷＡＥＴが活性状態である場合に、リードライトバスＲＷＢＳ上のライトデータをメインＩ／Ｏ線対ＭＩＯＴ／Ｂに供給する回路であり、リードアンプＲＡＭＰと同様、メモリセルアレイ２０の外部の領域に配置されている。リードライトバスＲＷＢＳとライトアンプＷＡＭＰとの間には、ライト用マルチプレクサＷＭＵＸが介在しており、カラムアドレスＣＡ等（不図示）に応じた選択が行われる。即ち、一つのリードライトバスＲＷＢＳ上のライトデータを、複数のライトアンプＷＡＭＰのいずれか一つに選択的に供給する。ライト用マルチプレクサＷＭＵＸは、周知のシリアル−パラレル変換の機能を有する。同様に、リードアンプＲＡＭＰとリードライトバスＲＷＢＳとの間には、リード用マルチプレクサＲＭＵＸが介在しており、カラムアドレスＣＡ等に応じた選択が行われる。即ち、複数のリードライトバスＲＷＢＳ上のそれぞれ対応する複数のリードデータのいずれか一つのリードデータを選択的にリードライトバスＲＷＢＳへ供給する。リード用マルチプレクサＲＭＵＸは、周知のパラレル−シリアル変換の機能を有する。メモリセルアレイの一辺に隣接もしくは近接する領域に設けられる救済記憶素子ＳＣは、リードアンプＲＡＭＰとライトアンプＷＡＭＰとの電気的特性が最もよい場所に配置される。周知の冗長回路の動作速度の遅れもしくは冗長回路の活性化動作速度の遅れによるタイミングマージン等の電気的特性の問題は、生じない。
【００５４】
図７はライト動作時におけるスイッチＳＷ１〜ＳＷ３の動作を説明するための模式図であり、（ａ）はヒット信号ＨＩＴが活性化しなかった場合、（ｂ）はヒット信号ＨＩＴが活性化した場合（データマスク信号ＤＭＢ：非活性）を示している。
【００５５】
図７（ａ）に示すように、ライト動作時においてヒット信号ＨＩＴが活性化しなかった場合（レギュラーなメモリセルＭＣが良品である場合）には、スイッチＳＷ１〜ＳＷ３（第１のスイッチ回路、ライトポート、リードポート）は全てオフ状態となる。これにより、ライトアンプＷＡＭＰの第１のポートより出力されるライトデータは、メインＩ／Ｏ線ＭＩＯ、ローカルＩ／Ｏ線ＬＩＯ及びビット線ＢＬを介してレギュラーなメモリセルＭＣに供給される。この場合、ライトアンプＷＡＭＰより出力されるライトデータは、救済記憶素子ＳＣには供給されない。
【００５６】
また、図７（ｂ）に示すように、ライト動作時においてヒット信号ＨＩＴが活性化した場合（レギュラーなメモリセルＭＣが欠陥である場合）であって、且つデータマスク信号ＤＭＢが活性化しなかった場合には、スイッチＳＷ２（ライトポート）がオンし、スイッチＳＷ１（第１のスイッチ回路），ＳＷ３（リードポート）がオフ状態となる。これにより、ライトアンプＷＡＭＰの第１のポートより出力されるライトデータは、メインＩ／Ｏ線ＭＩＯ及びライトポートを介して救済記憶素子ＳＣに供給される。この時、ライトデータは、ローカルＩ／Ｏ線ＬＩＯ及びビット線ＢＬを介して不良のあるメモリセルＭＣにも供給されるが、このデータは無効データである。ＹＳＷ１またはＹＳＷ２のいずれか一方、またはＹＳＷ１とＹＳＷ２の両方、をヒット信号ＨＩＴにより制御しないことで冗長によるアクセス遅延を抑止し、更にメモリアレイ２０内にヒット信号ＨＩＴを配置しないことで、メモリアレイ２０の面積と消費電力の増大を抑止している。
【００５７】
一方、ライト動作時においてヒット信号ＨＩＴが活性化した場合（レギュラーなメモリセルＭＣが欠陥である場合）であって、且つデータマスク信号ＤＭＢが活性化している場合には、図７（ａ）に示す動作を行う。つまり、スイッチＳＷ１〜ＳＷ３（第１のスイッチ回路、ライトポート、リードポート）は全てオフ状態となる。これにより、救済記憶素子ＳＣはメインＩ／Ｏ線ＭＩＯには接続されない。したがって、救済記憶素子ＳＣに保持されているデータが、図７（ｂ）に示すスイッチＳＷ２（ライトポート）がオンすることによるメインＩ／Ｏ線ＭＩＯからの不確定な電位によるディスターブによって破壊されることはない。つまり、データマスク信号ＤＭＢが活性化している場合に図７（ｂ）に示すようにスイッチＳＷ２をオンさせてしまうと、不良のあるメモリセルから読み出された無効データがセンスアンプＳＡによって増幅され、これによって救済記憶素子ＳＣに保持されているデータが破壊されるおそれが生じる。これは、カラムスイッチＹＳＷ２がパスゲート回路であることから、センスアンプＳＡによりメインＩ／Ｏ線ＭＩＯが駆動されるからである。
【００５８】
これに対し、本実施形態では、データマスク信号ＤＭＢが活性化している場合、スイッチＳＷ１〜ＳＷ３は全てオフ状態としていることから、救済記憶素子ＳＣに保持されているデータが破壊されることはない。
【００５９】
図８はリード動作時におけるスイッチＳＷ１〜ＳＷ３の動作を説明するための模式図であり、（ａ）はヒット信号ＨＩＴが活性化しなかった場合（レギュラーなメモリセルＭＣが良品である場合）、（ｂ）はヒット信号ＨＩＴが活性化した場合（レギュラーなメモリセルＭＣが欠陥である場合）を示している。
【００６０】
図８（ａ）に示すように、リード動作時においてヒット信号ＨＩＴが活性化しなかった場合（レギュラーなメモリセルＭＣが良品である場合）には、スイッチＳＷ１（第１のスイッチ回路）がオンし、スイッチＳＷ２（ライトポート），ＳＷ３（リードポート）がオフ状態となる。これにより、センスアンプＳＡによって増幅されたレギュラーなメモリセルＭＣのリードデータは、ビット線ＢＬ、ローカルＩ／Ｏ線ＬＩＯ、メインＩ／Ｏ線ＭＩＯ及びスイッチＳＷ１（第１のスイッチ回路）を介してリードアンプＲＡＭＰの第２のポートに供給される。この場合、救済記憶素子ＳＣの出力は、オフに制御されたＳＷ３（リードポート）によってリードアンプＲＡＭＰの第２のポートには供給されない。
【００６１】
一方、図８（ｂ）に示すように、リード動作時においてヒット信号ＨＩＴが活性化した場合（レギュラーなメモリセルＭＣが欠陥である場合）には、スイッチＳＷ３（リードポート）がオンし、スイッチＳＷ１（第１のスイッチ回路），ＳＷ２（ライトポート）がオフ状態となる。これにより、救済記憶素子ＳＣのリードポートより読み出されたリードデータは、リードアンプＲＡＭＰの第２のポートに供給される。この時、不良なメモリセルＭＣから読み出され、センスアンプＳＡによって増幅された無効なリードデータは、ビット線ＢＬ、ローカルＩ／Ｏ線ＬＩＯ及びメインＩ／Ｏ線ＭＩＯに供給されるが、無効なリードデータは、オフに制御されたスイッチＳＷ１によってこれがリードアンプの第２のポートＲＡＭＰには供給されることはない。
【００６２】
図９は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。
【００６３】
図９には互いに異なる５パターンのアクセスの様子が示されている。具体的に説明すると、アクセスＷ１はライト動作時においてヒット信号ＨＩＴが活性化した場合（データマスク信号ＤＭＢ：非活性）の動作を示し、アクセスＷ２はライト動作時においてヒット信号ＨＩＴが活性化しなかった場合の動作を示し、アクセスＷ３はライト動作時においてヒット信号ＨＩＴが活性化した場合（データマスク信号ＤＭＢ：活性）の動作を示している。また、アクセスＲ１はリード動作時においてヒット信号ＨＩＴが活性化しなかった場合の動作を示し、アクセスＲ２はリード動作時においてヒット信号ＨＩＴが活性化した場合の動作を示している。より具体的には、ヒット信号ＨＩＴが活性化する所定のアドレスをＡＤＤ１、ヒット信号が活性化しない所定のアドレスをＡＤＤ２とすると、アクセスＷ１ではＡＤＤ１に対してハイレベルのデータを書き込み、アクセスＷ２ではアドレスＡＤＤ２に対してローレベルのデータを書き込み、アクセスＷ３ではＡＤＤ１に対してローレベルのデータを書き込み（データマスクイネーブル）、アクセスＲ１ではＡＤＤ２からデータを読み出し、アクセスＲ２ではＡＤＤ１からデータを読み出す。したがって、アクセスＲ２にて読み出されるデータは、救済記憶素子ＳＣから読み出されたデータとなる。
【００６４】
これらのアクセスは、図１０に示すように、アクティブコマンド（ＡＣＴ）に同期してＸアドレス（ロウアドレス）が入力され、次に、ライトコマンド（ＷＲＴ）又はリードコマンド（ＲＤ）に同期してＹアドレス（カラムアドレス）が入力されることにより行われる。ここで、Ｘアドレスが救済対象のアドレスである場合、アドレス比較回路２００によってこれが検出され、内部信号であるヒット信号ＸＨＩＴが活性化する。さらに、Ｙアドレスが救済対象のアドレスである場合、アドレス比較回路２００によってこれが検出され、内部信号であるヒット信号ＹＨＩＴが活性化する。そして、これらヒット信号ＸＨＩＴ，ＹＨＩＴの両方が活性すると、アドレス比較回路２００はヒット信号ＨＩＴを活性化させる。その後、カラム選択信号ＹＳ１，ＹＳ２が活性化する。
【００６５】
図９に示す例では、アクセスＷ１においてハイレベルのライトデータＷＲ＿ＤＡＴＡが供給されており、これによりライトアンプＷＡＭＰによって、メインＩ／Ｏ線ＭＩＯＴがハイレベル、メインＩ／Ｏ線ＭＩＯＢがローレベルに駆動されている。アクセスＷ１においては、図７（ｂ）に示したようにスイッチＳＷ２がオンすることから、ライトデータＷＲ＿ＤＡＴＡが救済記憶素子ＳＣに書き込まれることになる。
【００６６】
また、アクセスＷ２においては、ローレベルのライトデータＷＲ＿ＤＡＴＡが供給されており、これによりライトアンプＷＡＭＰによって、メインＩ／Ｏ線ＭＩＯＴがローレベル、メインＩ／Ｏ線ＭＩＯＢがハイレベルに駆動されている。アクセスＷ２においては、図７（ａ）に示したようにスイッチＳＷ１〜ＳＷ３が全てオフすることから、ライトデータＷＲ＿ＤＡＴＡが選択されたメモリセルＭＣに書き込まれることになる。
【００６７】
さらに、アクセスＷ３においては、ハイレベルのライトデータＷＲ＿ＤＡＴＡが供給されているが、本例ではデータマスク信号ＤＭＢが活性化していることから、ライトアンプＷＡＭＰは非活性化され、ライトアンプＷＡＭＰによるメインＩ／Ｏ線対ＭＩＯＴ／Ｂの駆動は行われない。しかしながら、カラムアドレスに基づいて所定のカラムスイッチＹＳＷ１，ＹＳＷ２がオンすることから、不良のあるメモリセルＭＣから読み出された無効データがセンスアンプＳＡによって増幅され、これによりメインＩ／Ｏ線対ＭＩＯＴ／Ｂの電位が僅かに変化する。しかしながら、本実施形態では、図７（ａ）に示すように、データマスク信号ＤＭＢが活性化している場合にはスイッチＳＷ２がオフすることから、メインＩ／Ｏ線対ＭＩＯＴ／Ｂの電位変化によって救済記憶素子ＳＣのデータ破壊が生じることはない。
【００６８】
また、図９に示す例では、アクセスＲ１においてローレベルのリードデータがメモリセルＭＣから読み出されており、これにより、センスアンプＳＡによってメインＩ／Ｏ線ＭＩＯＴがローレベル、メインＩ／Ｏ線ＭＩＯＢがハイレベルに駆動されている。アクセスＲ１においては、図８（ａ）に示したようにスイッチＳＷ１がオンすることから、メインＩ／Ｏ線対ＭＩＯＴ／Ｂに読み出されたリードデータは、リードアンプＲＡＭＰによってさらに増幅されることになる。
【００６９】
また、アクセスＲ２においては、無効なリードデータが不良メモリセルＭＣから読み出されており、これにより、センスアンプＳＡによってメインＩ／Ｏ線ＭＩＯＴ／Ｂの電位が変化している。しかしながら、アクセスＲ２においては、図８（ｂ）に示したようにヒット信号ＨＩＴが活性化した場合はスイッチＳＷ１がオフすることから、メインＩ／Ｏ線対ＭＩＯＴ／Ｂに読み出された無効なリードデータは、リードアンプＲＡＭＰには供給されない。その代わりに、スイッチＳＷ３がオンすることから、救済記憶素子ＳＣに保持されているデータがリードアンプＲＡＭＰに供給され、これがリードデータとして出力される。この時、スイッチＳＷ２もオフしていることから、メインＩ／Ｏ線対ＭＩＯＴ／Ｂに読み出された無効なリードデータによって、救済記憶素子ＳＣのデータ破壊が生じることもない。
【００７０】
以上説明したように、本実施形態によれば、救済記憶素子ＳＣをメモリセルアレイ２０の外部に配置していることから、救済記憶素子ＳＣを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（ＬＳ２）を、メモリセルアレイ２０内のセンスアンプＳＡを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（ＬＳ１）よりも大きく設計することが可能となる。これにより、救済記憶素子ＳＣ自体に不良が発生する可能性がほとんどなくなる。
【００７１】
しかも、ライト動作時においてヒット信号ＨＩＴが活性化した場合であっても、データマスク信号ＤＭＢが活性化している場合には、救済記憶素子ＳＣとメインＩ／Ｏ線ＭＩＯＴ／Ｂとの接続を行わないことから、センスアンプＳＡによってメインＩ／Ｏ線ＭＩＯＴ／Ｂが駆動される場合であっても、救済記憶素子ＳＣのデータ破壊が生じることがない。
【００７２】
さらに、リード動作時においてヒット信号ＨＩＴが活性化した場合には、メインＩ／Ｏ線ＭＩＯＴ／Ｂを介することなく、救済記憶素子ＳＣをメインアンプＭＡＭＰに接続していることから、上述の通り、センスアンプＳＡによってメインＩ／Ｏ線ＭＩＯＴ／Ｂが駆動される場合であっても、救済記憶素子ＳＣのデータ破壊が生じることがない。
【００７３】
さらに、ヒット信号ＨＩＴの活性化の有無にかかわらず、ライト動作時においてはライトアンプＷＡＭＰを活性化させ、リード動作時においてはリードアンプＲＡＭＰを活性化させていることから、ヒット信号ＨＩＴが活性化した場合にライトアンプＷＡＭＰ又はリードアンプＲＡＭＰをバイパスする方式に比べて、回路構成を簡素化することが可能となる。
【００７４】
また、本実施形態では、メモリセルアレイ２０内のメモリセルとメモリセルアレイ２０外のメインアンプＭＡＭＰとを接続するデータバスが階層化されており、救済記憶素子ＳＣが、メモリセルアレイ２０内とメモリセルアレイ２０外とを入出力する階層のデータバス（例えば最上層のデータバスであるメインＩ／Ｏ線対ＭＩＯＴ／Ｂ）に直接接続されていることから、置換対象となるメモリセルＭＣのメモリセルアレイ２０内における位置によって、スイッチＳＷ２をオンさせるタイミングを変える必要もない。このため、冗長回路１００の制御が容易となる。
【００７５】
図１１は、図５のライトポートの変形例によるメインアンプＭＡＭＰ及び救済記憶素子ＳＣの回路図である。
【００７６】
図１１に示す例は、スイッチＳＷ２（ライトポート）の構成が図５に示した回路と異なる。その他の点は図５に示した回路と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７７】
図１１に示す例では、スイッチＳＷ２（ライトポート）が直列に接続された単位スイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃによって構成されている。単位スイッチＳＷ２ａのゲート電極にはデータマスク信号ＤＭＢが供給され、単位スイッチＳＷ２ｂのゲート電極にはイコライズ信号ＭＩＯＥＱＢが供給され、単位スイッチＳＷ２ｃのゲート電極にはヒット信号ＨＩＴＷが供給されている。これにより、データマスク信号ＤＭＢ、イコライズ信号ＭＩＯＥＱＢ及びヒット信号ＨＩＴＷの全てがハイレベルとなった場合に、救済記憶素子ＳＣとメインＩ／Ｏ線対ＭＩＯＴ／Ｂとが接続されることから、図５に示したスイッチＳＷ２と同じ動作を行うことができる。しかも、図１１に示す例では、図５に示した例と比べてトランジスタ数を削減することができるとともに、Ｎチャンネル型ＭＯＳトランジスタのみからなることから、ウェルの分離が不要となる。これにより、占有面積をより縮小することが可能となる。尚、単位スイッチＳＷ２ａ、ＳＷ２ｂ及びＳＷ２ｃの複数のゲート電極に印加される少なくとも一つのゲート電極には、メインアンプを駆動する第１の電源電位よりも高い第２の電源電位が選択的に印加される。例えば、第１のポートに接続されるライトアンプＷＡＭＰを構成するＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２のそれぞれのソース端子に接続された電源電位よりも高い電位が、少なくともデータマスク信号ＤＭＢ、イコライズ信号ＭＩＯＥＱＢ及びヒット信号ＨＩＴＷのいずれかの信号に供給される。好ましくは、データマスク信号ＤＭＢ、イコライズ信号ＭＩＯＥＱＢ及びヒット信号ＨＩＴＷの中で最も遅い時間に遷移・確定する信号が好ましい。これによって、単位スイッチＳＷ２ａ、ＳＷ２ｂ及びＳＷ２ｃがすべてＮチャンネル型ＭＯＳトランジスタであっても、それらトランジスタの閾値による電気的な導通時のインピーダンス値の増加を抑制でき、よって救済記憶素子ＳＣへの書き込み時間を短縮できる。
【００７８】
図１２は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【００７９】
図１２に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００８０】
また、図１２には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１２に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００８１】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００８２】
さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００８３】
本発明の実施形態において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、ＤＲＡＭ１０に書き込みコマンドを発行し、書き込むべきアドレスと共に書き込みデータをＤＲＡＭ１０へ送出する。また、ＤＲＡＭ１０に読み出すべきアドレスと共に読み出しコマンド発行し、ＤＲＡＭ１０から対応するデータを受信する。ここで、ＤＲＡＭ１０は、前記書き込むべきアドレスと読み出すべきアドレスとに夫々対応した内部の欠陥記憶セルの情報とを比較し、一致した場合にはＤＲＡＭ１０内の救済素子がシステムバス５１０と通信する。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）で規定されるコマンド（システムとしてのコマンド）である。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記実施形態では、救済記憶素子ＳＣとしてフリップフロップ回路を用いているが、スタティックにデータを保持可能な記憶素子であれば、他の記憶素子、例えばレジスタなどを用いても構わない。
【００８６】
したがって、本願の基本的技術思想はこれに限られず、例えば、実施形態ではＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られず、例えばＳＲＡＭやその他の同期型メモリ、不揮発性メモリであっても良い。更に、ライトアンプＷＡＭＰ、リードアンプＲＡＭＰ、イコライザＥＱ１及びイコライザＥＱ２、ライトポート及びリードポート及び第１のスイッチ回路等の回路形式、その他の制御信号を生成する回路は、上記実施形態が開示する回路形式限られない。また、救済記憶素子ＳＣが存在する場所は、実施例開示に限られない。更に、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ及びメインＩ／Ｏ線対ＭＩＯＴ／Ｂは、それぞれ相補信号に限られず、それぞれ単相信号であっても良い。更に、ローカルＩ／Ｏ線対ＬＩＯＴ／ＢにセンスアンプＳＡがセンシングしたリードデータを更に増幅する、クロスエリアＸＡに配置されるサブアンプを設けても良い。
【００８７】
本発明の基本的技術思想は、専用の記憶装置に限られない様々な半導体装置に適用することができる。例えば、それぞれ記憶機能を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００８８】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に一部がバイポーラ型トランジスタなどＦＥＴ以外のトランジスタであっても良い。
【００８９】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９１】
１０      半導体装置
２０      メモリセルアレイ
３１      ロウデコーダ
３２      カラムデコーダ
４１      ロウアドレスバッファ及びリフレッシュカウンタ
４２      カラムアドレスバッファ及びバーストカウンタ
５１      データ制御回路
５２      ラッチ回路
５３      Ｉ／Ｏバッファ
５４      ＤＬＬ回路
６１      クロック生成回路
６２      コマンドデコーダ
６３      制御ロジック回路
６４      モードレジスタ
７０，７１      プリデコード制御回路
１００    冗長回路
２００    アドレス比較回路
３００    制御回路
５００    データ処理システム
５１０    システムバス
５２０    データプロセッサ
５３０    ＤＲＡＭ
５４０    ストレージデバイス
５５０    デバイス
５６０    ＲＯＭ
ＢＬＴ／Ｂ      ビット線対
ＥＱ１，ＥＱ２  イコライズ回路
Ｇ１      オアゲート回路
Ｇ２      アンドゲート回路
ＬＩＯＴ／Ｂ    ローカルＩ／Ｏ線
ＭＩＯＴ／Ｂ    メインＩ／Ｏ線
ＭＡＭＰ  メインアンプ
ＭＢ      メモリブロック
ＲＡＭＰ  リードアンプ
ＲＰ      リードポート
ＲＷＢＳ  リードライトバス
ＳＡ      センスアンプ
ＳＣ      救済記憶素子
ＳＷ１〜ＳＷ３    スイッチ
ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ    単位スイッチ
ＳＷＤ    サブワードドライバ
ＷＡＭＰ  ライトアンプ
ＷＬ      ワード線
ＷＰ      ライトポート
ＸＡ      クロスエリア
ＹＳＷ１，ＹＳＷ２    カラムスイッチ
【図１】
2011113620.tif 000003
【図２】
2011113620.tif 000004
【図３】
2011113620.tif 000005
【図４】
2011113620.tif 000006
【図５】
2011113620.tif 000007
【図６】
2011113620.tif 000008
【図７】
2011113620.tif 000009
【図８】
2011113620.tif 000010
【図９】
2011113620.tif 000011
【図１０】
2011113620.tif 000012
【図１１】
2011113620.tif 000013
【図１２】
2011113620.tif 000014