(57)【要約】【課題】  故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。【解決手段】  故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記ＭＵＴは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、
複数のチャネルを備え、前記ＭＵＴに結合するよう適応されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を故障情報に処理するよう動作する故障検出回路と、
故障メモリ回路と、
該故障メモリ回路を前記故障検出回路に結合する高速リンクと、
を備える、故障捕捉回路。
【請求項２】
前記故障検出回路はテストヘッドに配置され、前記故障メモリ回路はメインフレームに配置される、請求項１記載の故障捕捉回路。
【請求項３】
前記高速リンクは、前記複数のチャネル数未満の所定数の信号パスを採用する、請求項１記載の故障捕捉回路。
【請求項４】
前記高速リンクはシリアルデータリンクを含む、請求項３記載の故障捕捉回路。
【請求項５】
前記高速リンクは、
前記故障検出回路の出力に結合されるクロック回復コーダと、
前記メモリの入力に接続されるクロック回復デコーダと、
を備える、請求項４記載の故障捕捉回路。
【請求項６】
前記故障メモリ回路は、
Ｉ／Ｏ選択ロジックおよび該Ｉ／Ｏ選択ロジックの出力に配置されるルーティング回路を含むスライス回路と、
複数のメモリバンクを含み、該バンクが、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリと、
前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路と、
を備える、請求項１記載の故障捕捉回路。
【請求項７】
前記故障検出回路は、第１のパターン発生回路に応答し、前記故障捕捉回路は、
前記故障メモリ回路の出力に配置される転送回路と、
前記スライス回路に結合され、前記故障メモリ回路から冗長解析回路への故障データの転送を行うように動作する、第２のパターン発生回路と、
をさらに備える、請求項６記載の故障捕捉回路。
【請求項８】
前記転送回路は、
前記スライス出力を前記冗長解析回路の選択された部分にルーティングする出力セレクタを備える、請求項７記載の故障捕捉回路。
【請求項９】
故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記ＭＵＴは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、
複数のチャネルを備え、前記ＭＵＴに結合するよう適応されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を故障情報に処理するよう動作する故障検出回路と、
故障メモリ回路であって、
複数のメモリバンクを含み、該バンクが、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリ、および
前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路を含む、故障メモリ回路と、
を備える、故障捕捉回路。
【請求項１０】
前記複数のメモリバンクは、複数のＳＤＲＡＭメモリを含む、請求項９記載の故障捕捉回路。
【請求項１１】
前記調整回路は、キャッシュメモリを備える、請求項１０記載の故障捕捉回路。
【請求項１２】
前記キャッシュメモリは、ＦＩＦＯ回路を備える、請求項１１記載の故障捕捉回路。
【請求項１３】
前記故障メモリ回路を前記故障検出回路に結合する高速リンクをさらに備える、請求項９記載の故障捕捉回路。
【請求項１４】
前記故障メモリ回路は、Ｉ／Ｏ選択ロジックと該Ｉ／Ｏ選択ロジックの出力に配置されるルーティング回路とを含むスライス回路を含む、請求項９記載の故障捕捉回路。
【請求項１５】
前記故障検出回路は、第１のパターン発生回路に応答し、前記故障捕捉回路は、
前記故障メモリ回路の出力に配置される転送回路と、
前記スライス回路に結合され、前記故障メモリ回路から冗長解析回路への故障データの転送を行うように動作する、第２のパターン発生回路と、
をさらに備える、請求項１４記載の故障捕捉回路。
【請求項１６】
前記転送回路は、
前記スライス出力を前記冗長解析回路の選択された部分にルーティングする出力セレクタを備える、請求項１５記載の故障捕捉回路。
【請求項１７】
ＭＵＴからの故障データを判定し、該故障データを解析して前記ＭＵＴを修復する故障処理回路であって、
故障捕捉回路であって、
第１のパターン発生器に応答し、前記ＭＵＴに結合するよう適応されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を故障情報に処理するよう動作する故障検出回路、および
前記ＭＵＴの所定部分に対応する記憶容量および出力転送回路を有する故障メモリ回路、を含む故障捕捉回路と、
前記ＭＵＴの修復するための手順を確立する冗長解析回路と、
前記第１のパターン発生器から独立して、前記出力転送回路に沿った故障データの転送をサポートするように動作する第２のパターン発生回路と、
を備える、故障処理回路。
【請求項１８】
前記故障検出回路は、半導体テスタのテストヘッドに配置され、前記故障メモリ回路は、前記テストヘッドから分離されて配置され、前記故障捕捉回路は、
前記故障メモリ回路を前記故障検出回路に結合する高速リンクをさらに備える、請求項１７記載の故障処理回路。
【請求項１９】
前記故障メモリ回路は、
複数のメモリバンクを含み、該バンクは、実質的に同様のアドレス行および列を有し、前記故障信号をランダムモードで受信するように構成され、バーストモード入力および出力それぞれを有する、メモリと、
前記バーストモード出力それぞれに結合され、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記実質的に同様の各アドレスが同じデータを含むことを保証するように動作する、調整回路と、
を備える、請求項１７記載の故障処理回路。
【請求項２０】
前記故障メモリ回路は、
所定のＭＵＴ記憶領域に対応するスライス回路と、
該スライス回路の出力に結合され、前記スライス出力を前記冗長解析回路にルーティングする出力セレクタを含む、転送回路と、
を備える、請求項１７記載の故障処理回路。
【請求項２１】
故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記ＭＵＴは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、
複数のチャネルを備え、前記ＭＵＴに結合するよう適応されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を故障情報に処理するよう動作する故障検出回路と、
前記ＭＵＴの所定部分に対応する容量を有すると共に、所定のＭＵＴ記憶領域に対応するスライス回路を有し、前記スライス出力を前記冗長解析回路にルーティングする出力セレクタを備える転送回路を含む、故障メモリ回路と、
を備える、故障捕捉回路。
【請求項２２】
後続の冗長解析のために、ＭＵＴから複数チャネルの故障情報を取得する方法であって、
テストヘッド故障捕捉回路において前記故障情報を捕捉するステップと、
高速リンクに沿って、前記捕捉された故障情報を前記ＭＵＴの所定部分に対応する記憶容量を有する故障メモリ回路に直列に送信するステップであって、前記故障メモリ回路は、前記テストヘッドから分離されて配置される、ステップと、
を含む、方法。
【請求項２３】
前記直列に送信するステップは、
前記故障データをクロック回復プロトコルで符号化するステップと、
前記符号化された故障データを、前記チャネルよりも少ない数の複数の信号パスに沿って送信するステップと、
前記符号化された故障データを前記テストヘッドから分離されたロケーションで受信するステップと、
前記符号化された故障データを復号化するステップと、
を含む、請求項２２記載の方法。
【請求項２４】
後続の冗長解析のために、ＭＵＴから複数チャネルの故障情報を取得する方法であって、
テストヘッド故障捕捉回路において前記故障情報を捕捉するステップと、
バーストモード出力をそれぞれ有する複数のメモリバンクを含む故障メモリ回路に前記故障情報をランダムに格納するステップと、
前記複数のメモリバンク内で前記故障データを調整するステップであって、
前記故障情報を前記複数のメモリバンクからキャッシュメモリにバーストするステップと、
前記バンクそれぞれが、同様のアドレスにおいて同じ故障情報を反映するように、前記バーストデータを前記キャッシュメモリから前記複数のメモリバンクにバーストし戻すステップと、
を含む、該調整するステップと、
を含む、方法。
【請求項２５】
ＭＵＴから複数チャネルの故障情報を取得し処理する方法であって、
第１のパターン発生回路に関連する故障検出回路を用いて前記故障情報を捕捉するステップと、
前記ＭＵＴの所定部分に対応する容量を有するメモリに前記故障情報を格納するステップと、
前記第１のパターン発生回路から独立して、第２のパターン発生回路と関連する前記メモリから前記故障情報を転送するステップと、
を含む、方法。
【請求項２６】
ＭＵＴから複数チャネルの故障情報を取得し処理する方法であって、
故障検出回路を用いて前記故障情報を捕捉するステップと、
前記ＭＵＴの所定部分に対応する容量を有するメモリに前記故障情報を格納するステップと、
前記故障情報を前記メモリから冗長解析回路に選択的にルーティングするステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、半導体デバイステスト用の自動テスト機器に関し、特に、高速故障捕捉装置および半導体デバイステスタにおけるその使用方法に関する。
【背景技術】
【０００２】
半導体メモリ製造業者は、競争力を保つために、メモリデバイスの製造コストの最小化を絶えず追求している。より重要な製造プロセスの１つは、各デバイスをテストして様々な条件下での信頼性および動作性を保証することに関連する。テストの実行に利用される機器は、自動テスト機器または「テスタ」と呼ばれることが多い。
【０００３】
従来のテスタは一般に、１つまたは複数のテスト対象メモリ（ＭＵＴ：memory-under-test）に結合され、ＭＵＴ中の選択されたロケーションに信号を書き込む回路を備える。書き込まれた信号は次に読み戻され、予想される信号との比較のため、テスタによって捕捉される。比較した後の故障結果は、通常、ＭＵＴがテストに合格したか、それとも修復が必要であるかを示す。
【０００４】
多くのメモリデバイスは、万が一テスト中に故障が検出された場合の、デバイスの修復に使用する冗長行および冗長列を採用している。この特徴は、商業的に許容されるデバイス数の歩留まりをかなり向上させる。従来のメモリテスタは、通常、１つまたは複数の行または列を利用可能な冗長行／列で物理的に置換する１つまたは複数の冗長修復ステーションを備える。しかし、冗長解析の実行が可能になるには、その前に、テスタによる信頼性のある初期故障データの捕捉が行われなければならない。
【０００５】
従来、テスタは、ＭＵＴと同様サイズの全体容量を有するＲＡＭメモリにまず故障データを格納していた。一般にキャッチＲＡＭ（catchram）またはエラーキャッチメモリと呼ばれるその回路が通常、ＭＵＴの所定領域内のアドレスロケーションに物理的に対応するアドレスに故障情報を格納する。この手法は、便利なことに、ＭＵＴ領域（ＭＵＴの全体容量でありうる）のビットイメージ表現を提供し、ユーザが、特定の製造の問題に関係する故障群（クラスタ）を素早く識別することができる。これは、早い時期にＭＵＴ製造における処理不具合を診断するために、工業技術開発環境において特に重要である。製造ラインでの処理不具合の迅速な識別は、そのラインでのあらゆるダウンタイムを最小化し、製品スループットおよび対応するロットの歩留まりを最大化するためにも重要である。
【０００６】
キャッチＲＡＭの１つの構造は、ＭＵＴの記憶容量に略等しい全体記憶容量を有する１ビット幅のＳＲＡＭを利用する。ランダムモードにおける動作が比較的高速であることが知られているＳＲＡＭは、動作の観点からは望ましいメモリタイプを提供する。不都合なことに、ＳＲＡＭの製造は、将来的な可用性の不確実性に伴い近年低下している。そのため、ＳＲＡＭデバイスのコストはかなり高い。
【０００７】
ＳＲＡＭの少ないキャッチＲＡＭを製造するために、当業者は、様々なＤＲＡＭの実装を利用してきた。ＤＲＡＭは比較的安価であり、一般に、環境によってはビットイメージキャッチＲＡＭ用途に適した大容量メモリを提供する。デバイスは、ランダムモード（インタリーブ）またはバーストモード（シーケンシャル）のいずれかに従って選択可能な動作モードを含む。不都合なことに、ランダムモードでは、ＤＲＡＭはＳＲＡＭデバイスよりもかなり低速で動作し、キャッチＲＡＭ用途で首尾よく動作するには特別な技術が必要とされる。
【０００８】
Ｓａｔｏに付与された米国特許第５，７９０，５５９号に開示されている故障捕捉メモリにＤＲＡＭを用いる１つの提案は、ＤＲＡＭランダム（インタリーブ）モード時に許容できる動作速度を達成するために、多数のインタリーブドＤＲＡＭバンクを採用している。バンクはそれぞれＭＵＴの記憶容量に等しい全体記憶容量を有し、インタリーブされ、より高速なシリアルビットストリームを生成する出力を生成する。この特許は、ランダム動作モードの代替として、アドレスコンバータと併せてＤＲＡＭバーストモードを用いて、故障データの複数ビットを連続して同時にＤＲＡＭメモリバンクに格納する技術も開示している。
【０００９】
Ｓａｔｏの提案は意図される用途に関しては有利であると思われるが、各ＭＵＴについて多くのＤＲＡＭデバイスバンクを採用し、非ランダムモード動作の実際の保証がないように思われる。たとえば、ＭＵＴの読み出しに、行または列の多数のスイッチング（切換）が関わる場合、動作はより低速なランダムタイプモードに近づく。これは、ＤＲＡＭバースト機能が使用できないようにする。この問題に対処するためには、望ましくない多数のＤＲＡＭバンクがＳａｔｏの実施に必要であるか、あるいは代替として特別なテストパターンが必要であると考えられる。特別なテストパターンの実施は、開発の観点から費用がかかるだけでなく、テストすることのできるデバイスの数が限られるため問題でもある。
【００１０】
従来の半導体テスタは通常、伝搬遅延およびそれに関連する影響を最小化するため、ＤＵＴ付近にピンエレクトロニクスボードアレイを配置するテストヘッド構造も設けている。ピンエレクトロニクスボードは、一般に、キャッチＲＡＭメモリの故障の抽出および検出に必要な捕捉回路および比較回路を備える。典型的なテストヘッド／メインフレーム構造は、一般に、テストヘッドをテスタメインフレーム（キャッチＲＡＭメモリが通常あるところ）に相互接続するかなり大きなケーブル束になる。ケーブル束は、操作が難しいだけでなく、実際のケーブルの費用および製造クリーンルーム内の全体的なテスタの「占有面積（フットプリント）」の点でコストが高くなる。１０２４チャネル以上を必要とする提案された半導体デバイスでは、従来のテストヘッド構造のサポートに必要なケーブルの数が問題になる。
【００１１】
従来のＡＴＥ故障処理システムに伴う別の問題は、テストヘッドからメインフレームへの（ケーブル束を介して）、および故障メモリの出力から一般に冗長解析器（ＲＡ：redundancy analyzer）と呼ばれる修復解析回路への故障データの転送時間に関わる。通常、システムパターン発生器が、短い「保留」期間（データの捕捉が行われない）中にメモリからＲＡへのデータ転送を駆動する。これは、望ましくないことにＤＵＴのテストに必要な時間を延ばし、よってスループットを低減すると考えられる。
【００１２】
従来のテスタのメモリとＲＡの間のデータ転送に関連する問題は、メモリ出力を特定のＲＡにルーティングすることに関わる。一般に、従来のキャッチＲＡＭメモリ構成の領域または「スライス」は、所定のＲＡに配線された各出力を有する。この構造は、転送帯域幅を不必要に制限し、他の望ましくない転送制約の原因となると判断されている。
【００１３】
必要とされているが今まで入手不可能であったものは、最小のハードウェアコストで、１つまたは複数のＭＵＴから故障データのビットイメージマップを再構築する能力を提供するキャッチＲＡＭメモリ構造である。さらに、最大データ転送レートも最小のコストで提供するかかる回路構成に対する必要性がある。本発明の故障捕捉回路および方法は、これらの必要性を満たすものである。
【発明の概要】
【００１４】
本発明の故障捕捉回路は、テスト対象メモリ（ＭＵＴ）からの故障データの捕捉および解析（分析）に関わるコストを低減する。これは、インタリーブ動作モードを介して出力故障データを転送できるように構成された、最小数のＤＲＡＭバンクを実装することによって達成される。さらに、メモリバンクへの／からの故障データの転送は高速で実行され、テスト時間が最小化される。
【００１５】
上記利点を実現するために、一形態における本発明は、故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路を備える。故障捕捉回路は、複数のチャネルを備え、ＭＵＴに結合するように適応される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。ＭＵＴの所定部分に対応する容量を有するメモリが、故障捕捉回路に設けられる。高速リンクが、メモリを故障検出回路に結合される。
【００１６】
別の形態においては、本発明は、故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路を備える。故障捕捉回路は、複数のチャネルを備え、ＭＵＴに結合するように適応される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そのＭＵＴからの出力信号を処理して故障情報にするように動作する。故障捕捉回路は、複数のメモリバンクを含むメモリを有する故障メモリ回路をさらに備える。バンクは、実質的に同様（相似）のアドレス行およびアドレス列を有し、ランダムモードにおいて故障信号を受信するように構成される。故障メモリ回路は、バンクにおける各バーストモード出力に結合され、バンク入力に対する調整パスを有する調整回路も含む。調整回路は、バンクが所定量のデータを捕捉した後、バンクの実質的に同様の各アドレスが同じデータを含むことを保証するように動作する。
【００１７】
さらに別の形態においては、本発明は、ＭＵＴから故障データを決定し、故障データを解析してＭＵＴを修復する故障処理回路を含む。故障処理回路は、第１のパターン発生器に応答し、ＭＵＴに結合するように適応される故障検出回路を有する故障捕捉回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そのＭＵＴからの出力信号を処理して故障情報にするように動作する。故障捕捉回路は、ＭＵＴの所定部分に対応する記憶容量を有する故障メモリ回路、および出力転送回路をさらに備える。第２のパターン発生回路と共に、ＭＵＴを修復する手順を確立するために、冗長解析（分析）回路が設けられる。第２のパターン発生回路は、第１のパターン発生器から独立して、出力転送回路に沿った故障データの転送をサポートするように動作する。
【００１８】
本発明のさらなる形態は、故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路を備える。故障捕捉回路は、複数のチャネルを備える故障検出回路を含む。故障捕捉回路は、ＭＵＴに結合するように適応され、テスト信号をＭＵＴに与え、そのＭＵＴからの出力信号を処理して故障情報にするように動作する。ＭＵＴの所定部分に対応する容量を有し、所定のＭＵＴ記憶領域に対応するスライス回路をさらに含む故障メモリ回路が設けられる。故障メモリ回路は、スライス出力を冗長解析回路にルーティングする出力セレクタを備える転送回路も含む。
【００１９】
別の形態においては、本発明は、以後の冗長解析のために、ＭＵＴから複数チャネルの故障情報を取得する方法を含む。本方法は、テストヘッド故障捕捉回路において故障情報を捕捉するステップと、捕捉された故障情報を高速リンクに沿って、ＭＵＴの所定部分に対応する記憶容量を有する故障メモリ回路に直列に送信するステップと、を含む。
【００２０】
さらに別の形態においては、本発明は、以後の冗長解析のために、ＭＵＴから複数チャネルの故障情報を取得する方法を含む。本方法は、テストヘッド故障捕捉回路において故障情報を捕捉するステップと、バーストモード出力をそれぞれ有する複数のメモリバンクを含む故障メモリ回路に故障情報をランダムに格納するステップと、複数のメモリバンク内で故障データを調整するステップと、を含む。調整するステップは、故障情報を複数のメモリバンクからキャッシュメモリにバーストするステップと、各バンクが、同様のアドレスにおいて同じ故障情報を反映するように、バーストデータをキャッシュメモリから複数のメモリバンクにバーストし戻すステップと、を含む。
【００２１】
別の形態においては、本発明は、ＭＵＴから複数チャネルの故障情報を取得し処理する方法を含む。本方法は、第１のパターン発生回路に関連して故障検出回路を用いて故障情報を捕捉するステップと、ＭＵＴの所定部分に対応する容量を有するメモリに故障情報を格納するステップと、第１のパターン発生回路から独立して、第２のパターン発生回路に関連してメモリから故障情報を転送するステップと、を含む。
【００２２】
さらに別の形態においては、本発明はＭＵＴから複数チャネルの故障情報を取得し処理する方法を含む。本方法は、故障検出回路を用いて故障情報を捕捉するステップと、ＭＵＴの所定部分に対応する容量を有するメモリに故障情報を格納するステップと、故障情報をメモリから冗長解析回路に選択的にルーティングするステップと、を含む。
【００２３】
本発明の他の特徴および利点は、添付図面を参照して以下の詳細な説明を読むことから明らかになろう。
【図面の簡単な説明】
【００２４】
【図１】本発明の故障捕捉装置を採用するテスタの一般化されたブロック図である。
【図２】図１の故障捕捉回路の一実施形態の部分概略回路図である。
【図３】図１の故障捕捉回路の一実施形態の部分概略回路図である。
【図４】図１の故障捕捉回路の一実施形態の部分概略回路図である。
【図５】図１の故障捕捉回路の一実施形態の部分概略回路図である。
【発明を実施するための形態】
【００２５】
本発明は、以下のより詳細な説明および添付図面を参照することによってより良く理解されよう。
【００２６】
ここで図１を参照すると、概括的に１０で表す本発明の一実施形態による半導体メモリテスタの簡略ブロック図は、コンピュータワークステーション１２と、テストヘッド１３（破線１５の左側の回路の集合で示される）およびメインフレーム回路１８（破線１５の右側の回路の集合で示される）等のテスタ／デバイスインタフェースを備える。
【００２７】
テストヘッドは、１つまたは複数のテスト中のメモリ（ＭＵＴ）１６に信号を与え、信号を捕捉するピンエレクトロニクスを収容する。ピンエレクトロニクスは、ワークステーションにおけるパターンメモリ（図示せず）からダウンロードされた、事前にプログラムされたパターン波形に応答して、ＭＵＴの書き込みおよび読み出しのためのアドレス信号およびデータ信号を生成するパターン発生回路１４を含む。パターン発生器によって生成される信号は、ドライバ回路１７を介してＭＵＴにアクセスし、ＭＵＴに、指定されたデータを所定の行および列アドレスロケーションに書き込ませる。続いて、概括的に２０で表される故障捕捉回路が、パターン発生器により生成される「読み出し」信号に応答してＭＵＴデータにアクセスし、ＭＵＴ内の欠陥のあるメモリセルロケーションを識別するために、データを予想値（これもパターン発生器によって生成される）と比較する。
【００２８】
引き続き図１を参照すると、本発明の故障捕捉回路２０は、高速（Ｈ／Ｓ）リンク３０を介して故障メモリ回路４０に結合される故障検出回路２２を採用する。故障メモリ回路は、１つまたは複数のＭＵＴからの故障データを格納するキャッチＲＡＭメモリ１８０と、データをメモリから転送する隠し転送パターン発生器６０と、キャッチＲＡＭメモリデータを処理する調整（調停）回路１６４と、を含む。調整回路は、故障データ処理時間を最小化し、それに対応してテスト時間を低減する冗長解析（ＲＡ）回路１９６へのインタリーブモード出力転送能力を促進するように、キャッチＲＡＭメモリ中の故障データを再構成する。
【００２９】
さらに図１を参照すると、故障検出器回路２２は、ＭＵＴ１６のＩ／Ｏピン（図示せず）に結合する捕捉回路２４を備える。捕捉回路は、故障メモリ回路４０に含まれるＩ／Ｏ選択ロジック１０２によって選択される構成に従い、ＭＵＴの個々のピンに対応するコンパレータアレイ（図示せず）を備える。各コンパレータは、特定動作サイクル中の特定のＭＵＴピンからの故障状況を表す同期拒絶（ＳＲ：sync-reject）信号を生成する同期拒絶(Ｓ／Ｒ)ロジック２６に供給する。
【００３０】
ＳＲ信号は、好ましくは、ＬＶＤＳクロック回復（再生）コーダ３２をテストヘッド端１３に、および、対応するＬＶＤＳクロック回復デコーダ３４をメインフレーム端１８に備える高速リンク３０に供給される。リンクは、ＳＲデータを高いレートで最小数の信号パスまたはケーブルに沿っての伝送に適したシリアルフォーマットに変換する。
【００３１】
引き続き図１を参照すると、高速リンク直並列変換器３４の出力が、故障メモリ回路４０の入力に指向される。故障メモリ回路は、ＳＲデータを受信しキャッチＲＡＭメモリ１８０にルーティングするスライス回路１００を含む。「スライス」は、格納目的のために、故障メモリの予め定義された部分または領域を表す。スライス回路は、直並列変換された故障データを受信するＩ／Ｏ選択ロジック１０２、および調整回路１６４からの調整データと共に、キャッチＲＡＭメモリのデータ入力に故障データを指向するルーティング回路１２０を含む。
【００３２】
図１をさらに参照すると、キャッチＲＡＭメモリ１８０は、通常、共にバンクされ、インタリーブされた各出力を有する複数の実質的に同一のＳＤＲＡＭデバイスを含む。好ましくは、メモリ（図１および図４に示される）は、７つのＳＤＲＡＭのバンクを含み、各バンクは、個々のメモリコントローラ１８２によって制御される。バンク制御モジュール１８６は、メモリバンクの動作をコーディネート（調整）し、隠し転送パターン発生器６０に結合される。個々のＳＤＲＡＭバンクにより捕捉されるデータを編成し、インタリーブモード出力転送を可能にするために、メモリからの出力が調整回路１６４に供給される。調整後、次に出力をインタリーブ転送回路１７０に結合することができる。調整回路は、通常、７つすべてのメモリバンクが、同じアドレスロケーションに同じデータを含むことを保証する。これにより、転送目的のためにシーケンシャル（インタリーブ）アクセスすることが可能になる。転送回路は、インタリーブ転送レートで、調整されたメモリ出力を冗長解析回路１９６の所望の部分に選択的に指向する。
【００３３】
次に、図２を参照すると共に、上記概略説明よりもさらに詳細に説明すると、故障メモリ回路４０の一実施形態は、ＳＲ＿Ｓ０〜ＳＲ＿ＳＮ（同期拒絶０〜Ｎ）、ＣＬＫ１６＿ＳＲＮ（同期拒絶クロック）、ＡＤＳ[３１：０]（代替データソース）、ＳＥＣ[３１：０]（補助）、ＳＹＮＣ＿ＳＣＡＮ（同期走査）、ＩＳＥ＿ＳＹＳ（シリアルエラー無視）、ＳＴＣ（このサイクルを格納：store-this-cycle）、ＢＯＣ＿ＩＮ（サイクルの開始）、およびＣＬＫ１６＿ＳＹＳ（システム１６ナノ秒周期クロック）を含む複数の入力信号を受信する。ＳＲ＿Ｓ０信号およびＣＬＫ１６＿ＳＲＮ信号は、先入れ先出し素子４２を通してクロック制御され、スライス回路１００（図３）にルーティングされる。
【００３４】
引き続き図２を参照すると、故障メモリ回路４０への入力は、アドレスおよびデータ情報をスライス回路１００に供給するパターン分配ロジック４４を含む。パターン分配ロジックは、パターン発生器によって供給されるプログラムされた条件に基づいて、パターン発生器１４（図１）からのパターンが開始されるとき、およびキャッチＲＡＭメモリ１８０にデータを格納するときをロジックに警告するＳＴＣ（このサイクル格納）パス４６と協働する。各３２ビット代替データソース（ＡＤＳ）および補助（ＳＥＣ：secondary）バス４８および５０は、パターン発生器クロック（ＢＯＣ）で動作する各レジスタ５２および５４を通して各ＡＤＳ信号およびＳＥＣ信号を送信する。バスは、単一ビット出力をバスのうちの１つから選択的に渡す３２アドレス選択マルチプレクサ５６に送られる。ＸＯＲゲート５８は、ソース選択出力を受信し、反転されたアドレス信号ＩＮＶ＿ＡＤＤＲとの排他的論理和（ＸＯＲ）をとる。第２のＦＩＦＯモジュール５９は、排他的論理和がとられたデータを第１のＦＩＦＯモジュール４２と同期してパイプ処理する。第２のＦＩＦＯからの出力は、マルチプレクサＭ１〜Ｍ４（図３）のマルチプレクサ制御入力として、またより十分に後述するアドレスマルチプレクサ６４への入力として、スライス回路１００に供給される。本発明の故障捕捉回路において述べられるＦＩＦＯ構造は、好ましくは、モジュールデータの入力および出力それぞれに配置された各フリップフロップ（図示せず）を含むが、たとえば、当分野で周知のように、ラッチまたはメモリを備えても良い。
【００３５】
隠し転送パターン発生回路６０は、ＳＹＮＣ＿ＳＣＡＮ入力信号を隠しアドレス発生器６２のコマンド入力として利用する。アドレス発生器は、多重化アドレスラインＭＵＸ＿ＡＤＤＲ[３１：０]を生成するアドレスマルチプレクサ６４に入力を提供する３２ビットカウンタを含む。アドレスラインは、各スクランブルおよび非スクランブル信号パス６６および７６を通してマルチビットアドレス信号を行／列セレクタモジュール８０に指向する。スクランブルパスは、１Ｋ×１０スクランブルＲＡＭメモリ７２に送られるＢＯＣレジスタ７０に結合されるセレクタ６８を含む。メモリ出力は、行／列セレクタ８０に接続する別のＢＯＣレジスタ７４に結合される。非スクランブルパス７６は、第２のＢＯＣレジスタ７４に結合する第３のＢＯＣレジスタ７８を含む。リフレッシュ回路は、７９において非スクランブル信号パスをサンプリングする。
【００３６】
リフレッシュ回路は、セレクタ８４に対する２つの入力のうちの一方として供給される出力を有するリフレッシュカウンタ８２を含む。セレクタに対する他方の入力は、非スクランブル多重化アドレスパス７６からサンプリングされる。セレクタの制御は、入力として制御信号ＤＩＡＧ＿ＲＦＳＨ＿ＥＮおよびＸＯＲゲート８８によってＩＮＶ＿ＳＴＣと排他的論理和がとられたＳＴＣ信号それぞれを有するＡＮＤゲート８６によって実行される。リフレッシュセレクタの出力は、バンクコントローラ１８６（図５）に指向される。
【００３７】
アドレス発生器６２とバンクコントローラ１８６の間の通信は、複数の信号パス９０、９２、および９４に沿って行われ、その結果、ＯＲゲート９６により、ＰＡＴＧＥＮ＿ＳＣＡＮ信号（パターン発生器走査）とＦＲＣ＿ＢＮＫ＿ＯＰ信号（バンク動作強制）と、ＢＮＫ＿ＯＰ信号（またはＳＴＣ信号）との論理和（ＯＲ）をとる。ＯＲゲートの出力は、バンクコントローラ１８６（図５）のＢＮＫ＿ＯＰ入力に指向される。
【００３８】
図２をさらに参照すると、いくつかのクロック信号が本発明において利用され、ＢＯＣ（サイクルの開始）、ＣＬＫ１６（１６ナノ秒周期クロック）、またはＣＬＫ８（８ナノ秒周期クロック）と表記される。ＣＬＫ１６クロックおよびＣＬＫ８クロックは、システム１６ナノ秒クロックをクロック信号の入力として利用するフェーズロックループモジュール９８から合成される。明瞭化のために、個々のクロック接続は図示せず、むしろ上記名称で表される。
【００３９】
次に、図３を参照すると、Ｉ／Ｏ選択ロジック１０２およびルーティング回路１２０の一部を含むスライス回路１００の一部（４８個の同一回路の１つ）が示される。第１のＦＩＦＯ４２（図２）の出力からの同期拒絶信号は、マルチプレクサＭ１〜Ｍ４の交差接続回路網を通して分配され、セレクタ１０４で終端する各出力を生成する。セレクタは、ＯＲゲート１０６に信号を供給し、ＯＲゲート１０６は次に、ＸＯＲゲート１０８の入力に結合する。ＸＯＲゲートは、第２の入力を反転同期拒絶信号ＩＮＶ＿ＳＲから受信し、ＢＯＣレジスタ１１０を通してＡＮＤゲート１１２に指向される出力を生成する。ＡＮＤゲートは、ルーティング回路１２０に対する入力として機能し、また、反転ＳＬＩＣＥ＿ＤＩＳＡＢＬＥ信号入力およびＳＴＣ信号パス４６（図２）からの第３の入力も含む。
【００４０】
次に、図３および図４を参照すると、ルーティング回路１２０は、データ走査パス１２２およびデータ捕捉パス１３２それぞれを含む。走査パスは、３２ビットアドレス入力をセレクタモジュール８０（図２）から受信し、反転ＳＬＩＣＥ＿ＤＩＳＡＢＬＥ信号と論理積（ＡＮＤ）をとるために、出力がＡＮＤゲート１２８に供給される走査比較レジスタ１２４を含む。次に、論理積をとった結果が、走査アドレス整合（一致）ＦＩＦＯ１３０を通してパイプ化される。捕捉パス１３２は、入力ＢＯＣレジスタ１３４と、これもまたセレクタモジュール８０から３２ビットアドレス情報を受信する捕捉比較レジスタ１３６とを含む。捕捉比較モジュールは、マルチプレクサをそれぞれ有する各パイプライン・ステージセレクタに供給する主要データパス１３１および補助データパス１３３それぞれを通してアドレス情報を処理する。各マルチプレクサは、どのバンクが動作中かに基づいて、どのパイプラインを進めるかを選択するために使用される。便利な「クリア」機能性が、ＡＮＤゲート１４４により３２ビットアドレス比較と論理積をとられるＤＩＲＥＣＴ＿ＣＬＲ信号およびＮＯＲゲート１４６によりＡＮＤゲート１４４の出力と否定論理和（ＮＯＲ）がとられるＡＵＴＯ＿ＣＬＲ信号により、補助パスに沿って提供される。ＮＯＲゲートの出力は、別のパイプライン・ステージセレクタアレイ１３６に指向される。
【００４１】
次に、図４を参照すると、各パイプライン・ステージセレクタアレイ１３４および１３６からの出力が、各８ナノ秒周期レジスタ（ＣＬＫ８）１４８および１５０を通して再びクロック制御される。主要データパス１３１に沿ったＣＬＫ８レジスタの出力は、３：１データセレクタ１５２に供給される。データセレクタは、調整回路１６４からの調整データ入力およびデータバス（図示せず）からのデータバス入力ＤＢを含む。セレクタ出力は、第２のＣＬＫ８レジスタ１５４を通してクロック制御され、ＯＲゲート１５６に供給され、ここで、「メモリ読み出し選択（memory-read-select）」モジュール１５８からの「読み出し」データと論理和がとられる。論理和のとられた出力は、「クリア」コマンド信号を入力として含むＡＮＤゲート１６０に結合され、次に、キャッチＲＡＭメモリ入力Ｄ／Ｑに供給される。
【００４２】
図４をさらに参照すると、メモリ読み出し選択モジュール１５８は、読み出し変更書き込み信号ＲＭＷ＿ＥＮ、バンク読み出し信号ＲＤ＿ＢＮＫｎ、およびメモリバンクデコーダ１９２（図５）からの出力制御信号に応答する。このモジュールは、調整回路１６４に結合する前に、ＣＬＫ８レジスタ１６０およびスライス出力ＯＲゲート１６２に供給する。
【００４３】
引き続き図４を参照すると、調整回路１６４は、２５６×４８キャッシュメモリとして構成される調整ＦＩＦＯを含む。転送ＦＩＦＯは、走査アドレス整合ＦＩＦＯ１３０からのデータとの整合のため、およびそれに続く事前プログラムされた出力セレクタ１７４のアレイへの分配のために、調整されたインタリーブデータをキャッチＲＡＭ１８０からＡＮＤゲート１７２に指向する。出力セレクタはそれぞれ、好ましくは、ＡＮＤゲートセット（図示せず）および各スライスに関連するイネーブル入力を含み、ＡＮＤゲートの出力は、４８入力ＯＲゲート（図示せず）に信号を供給する。次に、ＯＲゲートの出力は、セレクタ出力信号ＯＵＴ＿ＳＥＬとして用いられる。
【００４４】
次に、図５を参照すると、キャッチＲＡＭメモリ１８０は制御回路に応答し、該制御回路は、各キャッチＲＡＭメモリバンクについてのメモリコントローラ１８２（明瞭化のために図５には１つしか示さない）、バンク制御モジュール１８６、およびアドレスマルチプレクサ１９０を含む。制御回路についてはさらに詳細に説明する。
【００４５】
図５をさらに参照すると、各キャッチＲＡＭメモリバンク１８０は、ＡＤＤＲ（多重化アドレス）、ＲＡＳ（行アドレスストローブ）、ＣＡＳ（列アドレスストローブ）、ＷＥ（書き込みイネーブル）、ＣＳ（チップ選択）、およびＣＫＥ（クロックイネーブル）等のＳＤＲＡＭデバイスにしばしば付随する複数の制御入力を含む。制御入力は、関連するキャッチＲＡＭコントローラ１８２からプログラムされた制御信号をそれぞれ受信する。
【００４６】
各メモリコントローラ１８２は、故障情報をロードするためのバンク１８０の走査、調整回路１６４への出力のバースト、転送回路１７０を通しての調整済データの読み出し、およびキャッチＲＡＭのリフレッシュを含む、様々な制御機能を実行する。各コントローラからキャッチＲＡＭの各バンクへの制御出力は、高速８ナノ秒周期クロック（１２５ＭＨｚ）で動作するレジスタ１８４のアレイを通して再クロックされる。コントローラによって支配される他の機能は、冗長解析転送のためのメモリ読み出し、および診断のためのシステム読み出し／書き込みを含む。
【００４７】
各メモリコントローラ１８２は、キャッチＲＡＭメモリ全体を制御するバンク制御モジュール１８６に接続する。バンク制御モジュールは、リフレッシュ（ＲＦＳＨ＿ＲＥＱ）、バンク動作（ＢＮＫ＿ＯＰ）、およびモード制御信号（ＭＯＤＥ＿ＳＥＬおよびＢＡＮＫ＿ＳＥＬ）のそれぞれを受信するための複数の制御入力を含む。バンク制御モジュールは、キャッチＲＡＭメモリバンク１８０間のデータを読み出し、書き込みおよび調整することを統合するために、様々なプログラマブル出力を生成する。メモリコントローラへのコマンド出力信号は、バンクイネーブル（ＢＮＫ＿ＥＮ）、バンクリフレッシュ（ＢＮＫ＿ＲＦＳＨ）、およびバンクコマンド（ＢＮＫ＿ＣＭＤ）を含む。バンクイネーブル信号は、アドレスマルチプレクサ１９０に関連するパイプライン・ステージセレクタ１８８の制御入力として機能する。全バンク（ＡＬＬ＿ＢＮＫ）信号パスは、制御モジュールをバンク読み出しデコーダ１９２に結合する。
【００４８】
アドレスマルチプレクサ１９０は、３２ビット幅アドレスデータを行、列、バンクアドレス、およびメモリコントローラ１８２が使用可能な物理的なバンクアドレスデータフォーマットに変換する。これは、各ＳＤＲＡＭデバイス内のメモリセルアレイの内部バンク化により特に有利である。
【００４９】
上述した故障捕捉回路２０（図１）の構造の殆どは、特定用途向け集積回路（ＡＳＩＣ）形態での実施に向いている。これは、複数の故障捕捉回路が並列に配置されて、ＭＵＴの対応する並列アレイをテストする並列テスト用途の場合に特に有利である。ＡＳＩＣ技術に関連する高密度という利点により、テスト能力を多数のＭＵＴに提供するために必要な回路スペースがかなり低減される。
【００５０】
故障捕捉回路２０の動作は、概述すればＭＵＴ１６から故障データを捕捉し、続くＲＡ回路１９６への高速転送のためにこれを処理することに関わる。冗長解析時にビットイメージ解析が望まれるため、大量の故障データがしばしば関わり、ＭＵＴテストのスループットを最大化するために、高速動作が必要である。ＲＡ回路が受信したデータは、本発明の譲受人に譲渡され、参照により本明細書に明示的に援用する、「ＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙＴｅｓｔｅｒＷｉｔｈＨａｒｄｗａｒｅＡｃｃｅｌｅｒａｔｏｒｓ」と題する米国特許第５，７５４，５５６号に開示される方法等、当業者に周知の方法に従って解析される。上記故障捕捉回路の構造および構成では、最大のデバイス密度および最小のハードウェアコストでの高速演算が可能である。
【００５１】
動作に先立ち、テスタ１０は、所定のデータをＭＵＴ１６内の選択されたアドレスに書き込むように事前にプログラムされる。これは通常、ゼロ復帰、補数復帰（return-to-complement）、および当業者に周知の他のテスト波形等のテストパターン波形を駆動するようにパターン発生器１４をプログラムすることを含む。
【００５２】
テスト中、パターン発生器１４が波形情報をドライバ回路１７に提供すると共に、テスト信号のコピーを故障捕捉回路２０に提供する。ドライバ回路は、プログラムされた波形をＭＵＴ１６に書き込む。ドライバ回路１７がデータをＭＵＴ１６に書き込んだ後、捕捉回路２４が、後続のパターン情報に応答してＭＵＴの選択されたエリアを走査し、パターン発生器により先に送信されたデータとの比較のために、選択されたエリアからデータを読み出す。Ｉ／Ｏ選択ロジック１０２が、アクセスする所定のＭＵＴＩ／Ｏピンを識別し、データリソースをこれら特定のピンに指向する。これは、ＭＵＴの並列アレイをテストする場合に特に有利である。
【００５３】
捕捉回路２４は、パターン発生器１４により生成されるストローブ信号に応答して起動し、Ｉ／Ｏ選択ロジック１０２によって選択されたＭＵＴアドレスからデータを読み出す。捕捉されたデータは、各コンパレータ（図示せず）によりロジックハイまたはロジックローとして検出され、同期拒絶ロジック２６に供給される。次に、同期拒絶ロジックが検出されたロジックレベルを、パターン発生器により提供される予想データと比較する。捕捉されたデータが予想データと整合する場合、同期拒絶ロジックの出力はローのままである。万が一不整合が発生した場合には、ロジックが故障状況を示す同期拒絶信号を生成する。
【００５４】
次に、捕捉された故障データがシリアル形態に変換され、高速リンクを通して高いデータレートで処理される。シリアルデータフォーマットは、データ転送レートも大幅に増大しながら、テストヘッドとテスタのメインフレームの間でＳＲ信号のルーティングに必要なケーブルの数を劇的に低減させる。
【００５５】
故障データの捕捉に続き、各メモリバンクは、続いてバースト動作を経てデータの２５６個のアドレスを調整ＦＩＦＯ１６４に出力する。次に、７つのバンクからのデータの論理和を共にとり、同じ２５６個のアドレスロケーションにバーストし戻す。調整プロセスは、７つすべてのバンク内のすべてのアドレスが処理されるまで順次繰り返される。このように、各バンク内のデータは、アドレス単位で同じである。有利なことに、これにより、ＲＡ回路１９６へのデータ転送中にインタリーブされた出力機能が可能になる。
【００５６】
故障データが調整された後、隠し転送パターン発生器６０が、アルゴリズム的に、各バンクからＲＡ回路１９６への順次インタリーブされた送信のために、３２ビット（必要であればスクランブルされた）アドレスシーケンスを生成する。隠し転送パターン発生器を実施することにより、出力転送時間は、メインのテスタパターン発生器１４の可用性の影響をもはや受けることがない。
【００５７】
故障捕捉回路からＲＡ回路１９６への実際のデータの転送は、選択されたスライス出力をＲＡに指向する際に柔軟性を提供する出力セレクタ特徴も含む。各スライス出力は、プログラマブルイネーブル信号によって選択的にイネーブルされる関連するＡＮＤゲート（図示せず）に指向される。次に、すべてのスライスについての各ＡＮＤゲート出力の論理和がとられ、続いてインタリーブ様式でＲＡ回路１９６に送信される。
【００５８】
当業者は、本発明により提供される多くの効果および利点を理解するであろう。本発明によって提供されるより重要な利点の１つは、高速リンクによって達成される、テスタメインフレームとテスタテストヘッドの間のデータ転送のコストおよび時間の低減である。さらに、メモリ性能の顕著な効果が、キャッチＲＡＭメモリから冗長解析回路へのインタリーブモードの出力データ送信を可能にする調整特徴によって実現される。さらに、一意の出力セレクタ回路を設けることで、スライス出力のＲＡへの柔軟な指向における利点が達成される。
【００５９】
本発明について、本発明の好ましい実施形態を参照して特に図示し説明したが、当業者には、本発明の趣旨および特許請求の範囲から逸脱せずに、形態および細部に対する各種変更を行いうることが理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成23年10月4日(2011.10.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
故障処理回路において、テスト対象メモリ（ＭＵＴ）からの故障ロケーション情報を識別するために使用される故障捕捉回路であって、前記ＭＵＴは、複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、
故障検出回路であって、複数のチャネルを備え、前記ＭＵＴに結合するよう構成されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を処理して故障データにするよう動作する、故障検出回路と、
故障メモリ回路であって、
複数のメモリバンクを含むメモリであって、該バンクが、同様のアドレス行およびアドレス列を有し、同じ前記故障データを受信するように構成された、メモリ、
を含む故障メモリ回路と、
前記故障メモリ回路を前記故障検出回路に結合する高速リンクであって、該高速リンクがシリアルデータリンクを含む、高速リンクと、
を備える故障捕捉回路。
【請求項２】
前記複数のメモリバンクは、故障信号をランダムモードで受信するように構成され、前記バンクは、バーストモードの入力および出力をそれぞれを有する、請求項１記載の故障捕捉回路。
【請求項３】
前記故障メモリ回路は、
それぞれの前記バーストモード出力に結合された調整回路であって、前記バンク入力への調整パスを有し、前記バンクが所定量のデータを捕捉した後、前記バンクの前記同様のアドレス行およびアドレス列の各々が同じデータを含むことを保証するように動作する、調整回路、
を含む、請求項１記載の故障捕捉回路。
【請求項４】
前記故障メモリ回路は、
Ｉ／Ｏ選択ロジックおよび該Ｉ／Ｏ選択ロジックの出力に配置されたルーティング回路を含むスライス回路、
を含む、請求項３記載の故障捕捉回路。
【請求項５】
前記故障検出回路は、第１パターン発生回路に応答し、前記故障捕捉回路が、更に、
前記故障メモリ回路の出力に配置された転送回路と、
前記スライス回路に結合された第２パターン発生回路であって、前記故障メモリ回路から冗長解析回路への故障データの転送を行うように動作する、第２パターン発生回路と、
を備える、請求項４記載の故障捕捉回路。
【請求項６】
前記冗長解析回路は、前記ＭＵＴを修理する手続きを確立するよう動作可能である、請求項５記載の故障捕捉回路。
【請求項７】
前記第２のパターン発生回路は、前記第１のパターン発生回路から独立して、前記転送回路に沿った前記故障情報の転送をサポートするよう動作する、請求項５記載の故障捕捉回路。
【請求項８】
前記故障検出回路は、テストヘッド内に配置され、前記故障メモリ回路は、前記テストヘッドから分離して位置した、請求項１記載の故障捕捉回路。
【請求項９】
前記シリアルデータリンクは、前記複数のチャネルの数よりも少ない所定の数の信号パスを用いる、請求項１記載の故障捕捉回路。
【請求項１０】
前記シリアルデータリンクは、
前記故障検出回路の出力に結合され、前記故障データをシリアルフォーマットに変換するクロック回復コーダと、
前記故障メモリ回路の入力に接続され、前記故障データを直並列変換するクロック回復デコーダと、
を含む、請求項９記載の故障捕捉回路。
【請求項１１】
前記転送回路は、
前記スライス出力を前記冗長解析回路の選択された部分にルーティングする出力セレクタ、
を含む、請求項５記載の故障捕捉回路。
【請求項１２】
前記複数のメモリバンクは、複数のＳＤＲＡＭメモリを含む、請求項３記載の故障捕捉回路。
【請求項１３】
前記調整回路は、キャッシュメモリを備える、請求項１２記載の故障捕捉回路。
【請求項１４】
前記キャッシュメモリは、ＦＩＦＯ回路を備える、請求項１３記載の故障捕捉回路。
【請求項１５】
後続の冗長解析のために、ＭＵＴから複数チャネルの故障情報を取得する方法であって、
故障捕捉回路において前記故障情報を捕捉するステップと、
シリアルデータリンクに沿って、前記捕捉された故障情報をメモリに直列に送信するステップであって、前記メモリは故障メモリ回路を含む、ステップと、
を含み、
前記故障メモリ回路は、複数のメモリバンクを含み、前記バンクは、同様のアドレス行およびアドレス列を有し、同じ前記故障データを受信するように構成された、方法。
【請求項１６】
前記故障情報を捕捉するステップは、第１パターン発生回路と関連して前記故障捕捉回路において前記故障情報を捕捉するステップを含み、前記方法が、更に、
前記第１パターン発生回路から独立して第２のパターン発生回路と関連して、前記故障メモリ回路から前記故障情報を転送するステップ、
を含む、請求項１５記載の方法。
【請求項１７】
前記ＭＵＴの所定部分に対応する容量を有する前記メモリに前記故障情報を格納するステップ、
を更に含む、請求項１５記載の方法。
【請求項１８】
前記直列に送信するステップは、
故障データをシリアルフォーマットに変換するステップであって、故障データをクロック回復コーダで符号化することを含む、ステップと、
前記符号化された故障データを、前記チャネルよりも少ない数の複数の信号パスに沿って送るステップと、
前記符号化された故障データを前記テストヘッドから分離されたロケーションで受信するステップと、
前記符号化された故障データを直並列変換するステップであって、前記符号化された故障データをクロック回復デコーダで復号化することを含む、ステップと、
を含む、請求項１５記載の方法。
【請求項１９】
前記格納するステップは、前記故障情報を前記メモリにランダムに格納することを含む、請求項１７記載の方法。
【請求項２０】
前記複数のメモリバンク内で前記故障データを調整するステップを含み、
該ステップが、
前記故障情報を前記複数のメモリバンクからキャッシュメモリにバーストするステップ、
前記バンクそれぞれが、同様のアドレスにおいて同じ故障情報を反映するように、前記バーストデータを前記キャッシュメモリから前記複数のメモリバンクにバーストし戻すステップ、
を含む、請求項１９記載の方法。
【請求項２１】
前記故障データを転送するステップは、
前記故障情報を前記メモリから冗長解析回路に選択的にルーティングするステップ、
を含む、請求項１６記載の方法。
【外国語明細書】
2011249005000001.pdf