(57)【要約】【課題】回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込み、又は、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善させる。【解決手段】トランス１６１の１次側コイルに交流電圧をかけるスイッチング素子１６２〜１６５と、トランス１６１の２次側コイルにかかる交流電圧を整流するスイッチング素子１６６〜１６９と、整流後の電圧を平滑するインダクタ１７０と、出力電圧Ｖｏｕｔが目標電圧Ｖｒｅｆに一致するように駆動信号Ｓｄ１１〜Ｓｄ２２のデューティ比ｄｎ＋１を演算するＣＰＵ２とを備える双方向ＤＣＤＣコンバータ１において、回生から力行へ遷移する際、回生時に生じる損失に相当するα及び力行時に生じる損失に相当するβをそれぞれデューティ比ｄｎ＋１に加算し、力行から回生へ遷移する際、α、βをそれぞれデューティ比ｄｎ＋１から減算する。【選択図】図１
2011019294.tif 000002
【特許請求の範囲】
【請求項１】
トランスと、第１の駆動信号に基づいてそれぞれオン、オフすることにより入力電圧を交流電圧に変換して前記トランスの１次側コイルにかける複数の第１のスイッチング素子と、第２の駆動信号に基づいてそれぞれオン、オフすることにより前記トランスの２次側コイルにかかる交流電圧を整流する複数の第２のスイッチング素子と、前記複数の第２のスイッチング素子により整流された電圧を平滑するインダクタと、前記第１及び第２の駆動信号を出力する制御回路とを備える双方向ＤＣＤＣコンバータであって、
前記制御回路は、
前記インダクタにより平滑された出力電圧が目標電圧に一致するように前記第１及び第２の駆動信号のデューティ比を演算する演算手段と、
前記演算手段により演算されたデューティ比に基づいて前記第１及び第２の駆動信号を出力する駆動信号出力手段と、
回生から力行へ遷移する際、力行時に生じる損失に相当する第１のデューティ比及び回生時に生じる損失に相当する第２のデューティ比をそれぞれ前記演算手段により求められたデューティ比に加算し、力行から回生へ遷移する際、前記第１のデューティ比及び前記第２のデューティ比をそれぞれ前記演算手段により求められたデューティ比から減算する補正手段と、
を備える双方向ＤＣＤＣコンバータ。
【請求項２】
請求項１に記載の双方向ＤＣＤＣコンバータであって、
前記補正手段は、回生から力行へ遷移する際、前記第１の駆動信号と前記第２の駆動信号とにおけるデッドタイムを前記演算手段により求められたデューティ比に加算し、力行から回生へ遷移する際、前記デッドタイムを前記演算手段により求められたデューティ比から減算する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項３】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、
前記補正手段は、前記１次側電流と前記第１のデューティ比とが対応付けられた第１のマップファイル及び前記１次側電流と前記第２のデューティ比とが対応付けられた第２のマップファイルを有し、回生から力行へ遷移する際、前記第１のマップファイルを使用して今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第１のデューティ比を決定するとともに前記第２のマップファイルを使用して前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第２のデューティ比を決定し、力行から回生へ遷移する際、前記第１のマップファイルを使用して前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第１のデューティ比を決定するとともに前記第２のマップファイルを使用して今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第２のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項４】
請求項３に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの近傍の温度を検出する温度検出手段を備え、
前記第１のマップファイルは、所定温度範囲毎に前記１次側電流と前記第１のデューティ比とが対応付けられ、
前記第２のマップファイルは、所定温度範囲毎に前記１次側電流と前記第２のデューティ比とが対応付けられ、
前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第１のマップファイルを使用して前記第１のデューティ比を決定するとともに前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第２のマップファイルを使用して前記第２のデューティ比を決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第１のマップファイルを使用して前記第１のデューティ比を決定するとともに今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第２のマップファイルを使用して前記第２のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項５】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、
前記補正手段は、前記２次側電流と前記第１のデューティ比とが対応付けられた第３のマップファイル及び前記２次側電流と前記第２のデューティ比とが対応付けられた第４のマップファイルを有し、回生から力行へ遷移する際、前記第３のマップファイルを使用して今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第１のデューティ比を決定するとともに前記第４のマップファイルを使用して前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第２のデューティ比を決定し、力行から回生へ遷移する際、前記第３のマップファイルを使用して前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第１のデューティ比を決定するとともに前記第４のマップファイルを使用して今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第２のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項６】
請求項５に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの近傍の温度を検出する温度検出手段を備え、
前記第３のマップファイルは、所定温度範囲毎に前記２次側電流と前記第１のデューティとが対応付けられ、
前記第４のマップファイルは、所定温度範囲毎に前記２次側電流と前記第２のデューティとが対応付けられ、
前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第３のマップファイルを使用して前記第１のデューティ比を決定するとともに前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第４のマップファイルを使用して前記第２のデューティ比を決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第３のマップファイルを使用して前記第１のデューティ比を決定するとともに今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第４のマップファイルを使用して前記第２のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項７】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、
前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第１のデューティを決定するとともに前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第２のデューティを決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第１のデューティを決定するとともに今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第２のデューティを決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項８】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、
前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第１のデューティを決定するとともに前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第２のデューティを決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第１のデューティを決定するとともに今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第２のデューティを決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項９】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、
前記補正手段は、当該双方向ＤＣＤＣコンバータの損失と前記第１のデューティ比とが対応付けられた第５のマップファイル及び当該双方向ＤＣＤＣコンバータの損失と前記第２のデューティ比とが対応付けられた第６のマップファイルを有し、回生から力行へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定し、力行から回生へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【請求項１０】
請求項１又は請求項２に記載の双方向ＤＣＤＣコンバータであって、
前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、
前記補正手段は、当該双方向ＤＣＤＣコンバータの損失と前記第１のデューティ比とが対応付けられた第５のマップファイル及び当該双方向ＤＣＤＣコンバータの損失と前記第２のデューティ比とが対応付けられた第６のマップファイルを有し、回生から力行へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定し、力行から回生へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定する
ことを特徴とする双方向ＤＣＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスの１次側及び２次側にそれぞれ複数のスイッチング素子からなるＨブリッジ回路を備える双方向ＤＣＤＣコンバータに関する。
【背景技術】
【０００２】
図１６は、既存の双方向ＤＣＤＣコンバータを示す図である。
図１６に示す双方向ＤＣＤＣコンバータ１６０は、トランス１６１と、トランス１６１の１次側コイルに接続されＨブリッジ回路を構成する複数のスイッチング素子１６２〜１６５と、トランス１６１の２次側コイルに接続されＨブリッジ回路を構成する複数のスイッチング素子１６６〜１６９と、出力段に設けられるインダクタ１７０とを備えて構成されている。なお、図１６に示すスイッチング素子１６２〜１６９は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を採用しているが、ダイオードが並列接続されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを採用してもよく特には限定されない。
【０００３】
まず、スイッチング素子１６２、１６５とスイッチング素子１６３、１６４とを交互にオン、オフさせることにより、直流の入力電圧Ｖｉｎを交流電圧に変換してトランス１６１の１次側コイルにかける。このとき、スイッチング素子１６２、１６５のオン期間にスイッチング素子１６７、１６８をオフさせ、スイッチング素子１６３、１６４のオン期間にスイッチング素子１６６、１６９をオフさせることにより、トランス１６１の２次側コイルにかかる交流電圧がスイッチング素子１６６〜１６９の各ダイオードにより全波整流される。そして、全波整流された電圧がインダクタ１７０により平滑されて直流の出力電圧Ｖｏｕｔとして出力される。
【０００４】
このように構成される双方向ＤＣＤＣコンバータ１６０は、出力側に接続される負荷に応じて入出力間を電力が行き来する。すなわち、上記双方向ＤＣＤＣコンバータ１６０は、出力側に接続される負荷が電力を消費しているとき、トランス１６１の１次側から２次側に電力が供給される力行の状態になり、出力側に接続される負荷から電力が発生しているとき、トランス１６１の２次側から１次側に電力が供給される回生の状態になる。
【０００５】
例えば、スイッチング素子１６２、１６５をオン、オフさせる駆動信号Ｓｄ１１及びスイッチング素子１６３、１６４をオン、オフさせる駆動信号Ｓｄ１２それぞれにおけるオン期間とオフ期間とのデューティ比をｄ／２とすると、力行時の双方向ＤＣＤＣコンバータ１６０の出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔ＝Ｎ２／Ｎ１×（ｄ−α）×入力電圧Ｖｉｎとなる。なお、Ｎ１はトランス１６１の１次側コイルの巻き線数とし、Ｎ２はトランス１６１の２次側コイルの巻き線数とし、αは力行時における双方向ＤＣＤＣコンバータ１６０の損失を上記駆動信号Ｓｄ１１、Ｓｄ１２のデューティ比に置き換えたときの値（＞０）とする。
【０００６】
また、例えば、スイッチング素子１６６、１６９をオン、オフさせる駆動信号Ｓｄ２１及びスイッチング素子１６７、１６８をオン、オフさせる駆動信号Ｓｄ２２それぞれのオン期間が互いに重なる期間と重ならない期間とのデューティ比をＤ／２とすると、回生時の双方向ＤＣＤＣコンバータ１６０の出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔ＝Ｎ２／Ｎ１×（１−（Ｄ−β））×入力電圧Ｖｉｎとなる。なお、βは回生時における双方向ＤＣＤＣコンバータ１６０の損失を上記駆動信号Ｓｄ２１、Ｓｄ２２のデューティ比に置き換えたときの値（＞０）とする。
【０００７】
ここで、スイッチング素子１６２、１６５がオン、オフする周期（又はスイッチング素子１６６、１６９がオン、オフする周期）と、スイッチング素子１６３、１６４がオン、オフする周期（又はスイッチング素子１６７、１６８がオン、オフする周期）とを合計した周期をＴとし、スイッチング素子１６２、１６５とスイッチング素子１６７、１６８（又はスイッチング素子１６３、１６４とスイッチング素子１６６、１６９）を同時にオンさせないためのデットタイム（dead time）をδＴとすると、ｄ＋Ｄ＋４×δ＝１により、出力電圧Ｖｏｕｔ＝Ｎ２／Ｎ１×（１−（Ｄ−β））×入力電圧Ｖｉｎ＝Ｎ２／Ｎ１×（ｄ＋β＋４δ）×入力電圧Ｖｉｎとなる。
【０００８】
このように、力行時の出力電圧Ｖｏｕｔを表す演算式のデューティ比部分「ｄ−α」と回生時の出力電圧Ｖｏｕｔを表す演算式のデューティ比部分「ｄ＋β＋４δ」とが互いに異なっている。これにより、回生から力行へ遷移する際、駆動信号Ｓｄ１１、Ｓｄ１２、Ｓｄ２１、Ｓｄ２２のそれぞれのデューティ比の制御遅れが生じるため、出力電圧Ｖｏｕｔが落ち込んでしまう。すなわち、回生から力行へ遷移する際、「ｄ＋β＋４δ」−「ｄ−α」を補償するために駆動信号Ｓｄ１１、Ｓｄ１２、Ｓｄ２１、Ｓｄ２２のそれぞれのデューティ比を小さくする制御が行われるため、出力電圧Ｖｏｕｔが落ち込んでしまう。同様に、力行から回生へ遷移する際、駆動信号Ｓｄ１１、Ｓｄ１２、Ｓｄ２１、Ｓｄ２２のそれぞれのデューティ比の制御遅れが生じるため、出力電圧Ｖｏｕｔが持ち上がってしまう。すなわち、力行から回生へ遷移する際、「ｄ−α」−「ｄ＋β＋４δ」を補償するために駆動信号Ｓｄ１１、Ｓｄ１２、Ｓｄ２１、Ｓｄ２２のそれぞれのデューティ比を大きくする制御が行われるため、出力電圧Ｖｏｕｔが持ち上がってしまう。
【０００９】
そこで、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込み、又は、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを改善するために、例えば、図１７に示すように、デッドタイムδＴを補正するものがある（例えば、特許文献１参照）。
【００１０】
しかしながら、このようにデッドタイムδＴを補正する構成は、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込み、又は、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを改善させる効果が薄く、さらなる改善の余地がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２２１９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明では、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込み、又は、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善させることが可能な双方向ＤＣＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の双方向ＤＣＤＣコンバータは、トランスと、第１の駆動信号に基づいてそれぞれオン、オフすることにより入力電圧を交流電圧に変換して前記トランスの１次側コイルにかける複数の第１のスイッチング素子と、第２の駆動信号に基づいてそれぞれオン、オフすることにより前記トランスの２次側コイルにかかる交流電圧を整流する複数の第２のスイッチング素子と、前記複数の第２のスイッチング素子により整流された電圧を平滑するインダクタと、前記第１及び第２の駆動信号を出力する制御回路とを備える双方向ＤＣＤＣコンバータであって、前記制御回路は、前記インダクタにより平滑された出力電圧が目標電圧に一致するように前記第１及び第２の駆動信号のデューティ比を演算する演算手段と、前記演算手段により演算されたデューティ比に基づいて前記第１及び第２の駆動信号を出力する駆動信号出力手段と、回生から力行へ遷移する際、力行時に生じる損失に相当する第１のデューティ比及び回生時に生じる損失に相当する第２のデューティ比をそれぞれ前記演算手段により求められたデューティ比に加算し、力行から回生へ遷移する際、前記第１のデューティ比及び前記第２のデューティ比をそれぞれ前記演算手段により求められたデューティ比から減算する補正手段とを備える。
【００１４】
これにより、回生から力行へ遷移する際、演算手段により求められたデューティ比を大きくすることができるので、出力電圧の落ち込みを改善することができる。また、力行から回生へ遷移する際、演算手段により求められたデューティ比を小さくすることができるので、持ち上がりを改善することができる。また、出力電圧において、第１のデューティ比や第２のデューティ比は、デッドタイムよりも支配的であるため、従来のようにデッドタイムのみを考慮してデューティ比を補正する場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みや力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善することができる。
【００１５】
また、前記補正手段は、回生から力行へ遷移する際、前記第１の駆動信号と前記第２の駆動信号とにおけるデッドタイムを前記演算手段により求められたデューティ比に加算し、力行から回生へ遷移する際、前記デッドタイムを前記演算手段により求められたデューティ比から減算するように構成してもよい。
【００１６】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、前記補正手段は、前記１次側電流と前記第１のデューティ比とが対応付けられた第１のマップファイル及び前記１次側電流と前記第２のデューティ比とが対応付けられた第２のマップファイルを有し、回生から力行へ遷移する際、前記第１のマップファイルを使用して今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第１のデューティ比を決定するとともに前記第２のマップファイルを使用して前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第２のデューティ比を決定し、力行から回生へ遷移する際、前記第１のマップファイルを使用して前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第１のデューティ比を決定するとともに前記第２のマップファイルを使用して今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に対応する前記第２のデューティ比を決定するように構成してもよい。
【００１７】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの近傍の温度を検出する温度検出手段を備え、前記第１のマップファイルは、所定温度範囲毎に前記１次側電流と前記第１のデューティ比とが対応付けられ、前記第２のマップファイルは、所定温度範囲毎に前記１次側電流と前記第２のデューティ比とが対応付けられ、前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第１のマップファイルを使用して前記第１のデューティ比を決定するとともに前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第２のマップファイルを使用して前記第２のデューティ比を決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第１のマップファイルを使用して前記第１のデューティ比を決定するとともに今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第２のマップファイルを使用して前記第２のデューティ比を決定するように構成してもよい。
【００１８】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、前記補正手段は、前記２次側電流と前記第１のデューティ比とが対応付けられた第３のマップファイル及び前記２次側電流と前記第２のデューティ比とが対応付けられた第４のマップファイルを有し、回生から力行へ遷移する際、前記第３のマップファイルを使用して今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第１のデューティ比を決定するとともに前記第４のマップファイルを使用して前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第２のデューティ比を決定し、力行から回生へ遷移する際、前記第３のマップファイルを使用して前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第１のデューティ比を決定するとともに前記第４のマップファイルを使用して今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に対応する前記第２のデューティ比を決定するように構成してもよい。
【００１９】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの近傍の温度を検出する温度検出手段を備え、前記第３のマップファイルは、所定温度範囲毎に前記２次側電流と前記第１のデューティとが対応付けられ、前記第４のマップファイルは、所定温度範囲毎に前記２次側電流と前記第２のデューティとが対応付けられ、前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第３のマップファイルを使用して前記第１のデューティ比を決定するとともに前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第４のマップファイルを使用して前記第２のデューティ比を決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第３のマップファイルを使用して前記第１のデューティ比を決定するとともに今回の制御タイミングにおいて前記温度検出手段により検出された温度に対応する前記第４のマップファイルを使用して前記第２のデューティ比を決定するように構成してもよい。
【００２０】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第１のデューティを決定するとともに前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第２のデューティを決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第１のデューティを決定するとともに今回の制御タイミングにおいて前記第１の電流センサにより検出された１次側電流に基づいて演算により前記第２のデューティを決定するように構成してもよい。
【００２１】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、前記補正手段は、回生から力行へ遷移する際、今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第１のデューティを決定するとともに前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第２のデューティを決定し、力行から回生へ遷移する際、前回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第１のデューティを決定するとともに今回の制御タイミングにおいて前記第２の電流センサにより検出された２次側電流に基づいて演算により前記第２のデューティを決定するように構成してもよい。
【００２２】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの１次側に流れる１次側電流を検出する第１の電流センサを備え、前記補正手段は、当該双方向ＤＣＤＣコンバータの損失と前記第１のデューティ比とが対応付けられた第５のマップファイル及び当該双方向ＤＣＤＣコンバータの損失と前記第２のデューティ比とが対応付けられた第６のマップファイルを有し、回生から力行へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定し、力行から回生へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記１次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するように構成してもよい。
【００２３】
また、本発明の双方向ＤＣＤＣコンバータは、前記トランスの２次側に流れる２次側電流を検出する第２の電流センサを備え、前記補正手段は、当該双方向ＤＣＤＣコンバータの損失と前記第１のデューティ比とが対応付けられた第５のマップファイル及び当該双方向ＤＣＤＣコンバータの損失と前記第２のデューティ比とが対応付けられた第６のマップファイルを有し、回生から力行へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定し、力行から回生へ遷移する際、前記第５のマップファイルを使用して（（前記入力電圧−前記出力電圧）×前回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するとともに前記第６のマップファイルを使用して（（前記入力電圧−前記出力電圧）×今回の制御タイミングにおける前記２次側電流）の演算結果である損失に対応する前記第１のデューティ比を決定するように構成してもよい。
【発明の効果】
【００２４】
本発明によれば、トランスの１次側及び２次側にそれぞれＨブリッジ回路を備える双方向ＤＣＤＣコンバータにおいて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込み、又は、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態の双方向ＤＣＤＣコンバータを示す図である。
【図２】マップファイルI、IIの一例を示す図である。
【図３】第１実施形態の双方向ＤＣＤＣコンバータにおけるＣＰＵの動作を説明するためのフローチャートである。
【図４】回生から力行へ遷移する際のＶｉｎ、Ｖｏｕｔ、Ｉ１、及びＩ２の一例を示す図である。
【図５】力行から回生へ遷移する際のＶｉｎ、Ｖｏｕｔ、Ｉ１、及びＩ２の一例を示す図である。
【図６】第１実施形態の双方向ＤＣＤＣコンバータの変形例におけるＣＰＵの動作を説明するためのフローチャートである。
【図７】第１実施形態の双方向ＤＣＤＣコンバータの変形例におけるＣＰＵの動作を説明するためのフローチャートである。
【図８】本発明の第２実施形態の双方向ＤＣＤＣコンバータを示す図である。
【図９】マップファイルIII、IVの一例を示す図である。
【図１０】第２実施形態の双方向ＤＣＤＣコンバータにおけるＣＰＵの動作を説明するためのフローチャートである。
【図１１】回生から力行へ遷移する際のＶｉｎ、Ｖｏｕｔ、Ｉ１、及びＩ２の一例を示す図である。
【図１２】力行から回生へ遷移する際のＶｉｎ、Ｖｏｕｔ、Ｉ１、及びＩ２の一例を示す図である。
【図１３】本発明の第３実施形態の双方向ＤＣＤＣコンバータを示す図である。
【図１４】マップファイルV、VIの一例を示す図である。
【図１５】第３実施形態の双方向ＤＣＤＣコンバータにおけるＣＰＵの動作を説明するためのフローチャートである。
【図１６】既存の双方向ＤＣＤＣコンバータを示す図である。
【図１７】駆動信号Ｓｄ１１、Ｓｄ１２、Ｓｄ２１、Ｓｄ２２のタイミングチャートを示す図である。
【発明を実施するための形態】
【００２６】
＜第１実施形態＞
図１は、本発明の第１実施形態の双方向ＤＣＤＣコンバータを示す図である。なお、図１６に示す構成と同じ構成には同じ符号を付している。
【００２７】
図１に示す双方向ＤＣＤＣコンバータ１は、トランス１６１と、スイッチング素子１６２〜１６５（複数の第１のスイッチング素子）と、スイッチング素子１６６〜１６９（複数の第２のスイッチング素子）と、インダクタ１７０と、ＣＰＵ２と、温度センサ３と、電流センサ４と、ドライブ回路５〜８とを備えて構成されている。なお、特許請求の範囲における制御回路は、例えば、ＣＰＵ２及びドライブ回路５〜８などにより構成されるものとする。また、図１に示すスイッチング素子１６２〜１６９は、ＩＧβＴを採用しているが、ダイオードが並列接続されるＭＯＳＦＥＴを採用してもよく特には限定されない。
【００２８】
温度センサ３は、トランス１６１の近傍に設けられ、トランス１６１の近傍の温度Ｔｈを検出する。
電流センサ４は、トランス１６１の１次側に流れる１次側電流Ｉ１を検出する。図１に示す電流センサ４ではマイナスの入力端子に流れる１次側電流Ｉ１を検出している。
【００２９】
ドライブ回路５は、ＣＰＵ２から出力されるパルス信号Ｓｐ１１に基づいてスイッチング素子１６２、１６５をオン、オフさせる駆動信号Ｓｄ１１（第１の駆動信号）を出力する。
【００３０】
ドライブ回路６は、ＣＰＵ２から出力されるパルス信号Ｓｐ１２に基づいてスイッチング素子１６３、１６４をオン、オフさせる駆動信号Ｓｄ１２（第１の駆動信号）を出力する。
【００３１】
ドライブ回路７は、ＣＰＵ２から出力されるパルス信号Ｓｐ２１に基づいてスイッチング素子１６６、１６９をオン、オフさせる駆動信号Ｓｄ２１（第２の駆動信号）を出力する。
【００３２】
ドライブ回路８は、ＣＰＵ２から出力されるパルス信号Ｓｐ２２に基づいてスイッチング素子１６７、１６８をオン、オフさせる駆動信号Ｓｄ２２（第２の駆動信号）を出力する。
【００３３】
ＣＰＵ２は、演算部９と、ＰＩ演算部１０と、メモリ１１と、演算部１２と、タイミング調整部１３と、パルス出力部１４〜１７と、補正部１８とを備えて構成されている。なお、特許請求の範囲における演算手段は、例えば、演算部９、ＰＩ演算部１０、メモリ１１、及び演算部１２などにより構成されるものとする。また、特許請求の範囲における駆動信号出力手段は、ドライブ回路５〜８及びパルス出力部１４〜１７などにより構成されるものとする。また、特許請求の範囲における補正手段は、タイミング調整部１３及び補正部１８などにより構成されるものとする。
【００３４】
演算部９は、双方向ＤＣＤＣコンバータ１の出力電圧Ｖｏｕｔと目標の出力電圧Ｖｒｅｆとの差分ΔＶを演算する。
ＰＩ演算部１０は、Δｄ＝Ｋｐ（ＰＩ演算の比例項の係数）×ΔＶ＋Ｋｉ（ＰＩ演算の積分項の係数）×ΣΔＶを演算して制御デューティ比Δｄを出力する。
【００３５】
メモリ１１は、前回の制御タイミングにおいて演算部１２により演算されたデューティ比ｄｎが記憶される。
演算部１２は、ＰＩ演算部１０から出力される制御デューティ比Δｄとメモリ１１から取り出されるデューティ比ｄｎとを加算してディーティ比ｄｎ＋１を出力する。このデューティ比ｄｎ＋１に基づいてスイッチング素子１６２〜１６９をそれぞれオン、オフさせることにより出力電圧Ｖｏｕｔが目標の出力電圧Ｖｒｅｆに一致する。
【００３６】
タイミング調整部１３は、演算部１２から出力されるデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力する。また、タイミング調整部１３は、回生から力行へ遷移するとき又は力行から回生へ遷移するとき、補正部１８により決定されるα（第１のデューティ比）、β（第２のデューティ比）やデッドタイムδＴに基づいて演算部１２から出力されるデューティ比ｄｎ＋１を補正しその補正後のデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力する。なお、デッドタイムδＴは、上述したように、スイッチング素子１６２、１６５とスイッチング素子１６７、１６８（又はスイッチング素子１６３、１６４とスイッチング素子１６６、１６９）を同時にオンさせないための期間とする。
【００３７】
パルス出力部１４は、タイミング調整部１３から出力されるデューティ比ｄｎ＋１に基づいて図１７に示すパルス信号Ｓｐ１１をドライブ回路５に出力する。
パルス出力部１５は、タイミング調整部１３から出力されるデューティ比ｄｎ＋１に基づいて図１７に示すパルス信号Ｓｐ１２をドライブ回路６に出力する。
【００３８】
パルス出力部１６は、タイミング調整部１３から出力されるデューティ比ｄｎ＋１及びデッドタイムδＴに基づいて図１７に示すパルス信号Ｓｐ２１をドライブ回路７に出力する。
【００３９】
パルス出力部１７は、タイミング調整部１３から出力されるデューティ比ｄｎ＋１及びデッドタイムδＴに基づいて図１７に示すパルス信号Ｓｐ２２をドライブ回路８に出力する。
【００４０】
なお、パルス出力部１４、１５においてデューティ比ｄｎ＋１及びデッドタイムδＴに基づいてパルス信号Ｓｐ１１、Ｓｐ１２を生成し、パルス出力部１６、１７においてデューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ２１、Ｓｐ２２を生成してもよい。
【００４１】
補正部１８は、回生から力行へ遷移する際、所定温度範囲毎に１次側電流Ｉ１とαとが対応付けられた各マップファイルI（第１のマップファイル）のうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎに対応するマップファイルIを使用して今回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎに対応するαを決定するとともに、所定温度範囲毎に１次側電流Ｉ１とβとが対応付けられた各マップファイルII（第２のマップファイル）のうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎ−１に対応するマップファイルIIを使用して前回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎ−１に対応するβを決定する。なお、αは力行時における双方向ＤＣＤＣコンバータ１の損失を上記駆動信号Ｓｄ１１、Ｓｄ１２のデューティ比に置き換えたときの値（＞０）とする。また、βは回生時における双方向ＤＣＤＣコンバータ１の損失を上記駆動信号Ｓｄ２１、Ｓｄ２２のデューティ比に置き換えたときの値（＞０）とする。
【００４２】
また、補正部１８は、力行から回生へ遷移する際、各マップファイルIのうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎ−１に対応するマップファイルIを使用して前回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎ−１に対応するαを決定するとともに、各マップファイルIIのうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎに対応するマップファイルIIを使用して今回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎに対応するβを決定する。
【００４３】
例えば、図２（ａ）〜図２（ｃ）は、上記各マップファイルIをグラフ化したものの一例を示す図である。図２（ａ）は、温度Ｔｈが２０℃未満のときの１次側電流Ｉ１とαとの対応関係を示すマップファイルIをグラフ化した図であり、図２（ｂ）は、温度Ｔｈが２０℃以上４０℃未満のときの１次側電流Ｉ１とαとの対応関係を示すマップファイルIをグラフ化した図であり、図２（ｃ）は、温度Ｔｈが４０℃以上のときの１次側電流Ｉ１とαとの対応関係を示すマップファイルIをグラフ化した図である。上記各マップファイルIによれば、温度Ｔｈや１次側電流Ｉ１が高くなる程、αが大きくなる。
【００４４】
また、例えば、図２（ｄ）〜図２（ｆ）は、上記各マップファイルIIをグラフ化したものの一例を示す図である。図２（ｄ）は、温度Ｔｈが２０℃未満のときの１次側電流Ｉ１とβとの対応関係を示すマップファイルIIをグラフ化した図であり、図２（ｅ）は、温度Ｔｈが２０℃以上４０℃未満のときの１次側電流Ｉ１とβとの対応関係を示すマップファイルIIをグラフ化した図であり、図２（ｆ）は、温度Ｔｈが４０℃以上のときの１次側電流Ｉ１とβとの対応関係を示すマップファイルIIをグラフ化した図である。上記各マップファイルIIによれば、温度Ｔｈや１次側電流Ｉ１が高くなる程、βが大きくなる。
【００４５】
図３は、第１実施形態の双方向ＤＣＤＣコンバータ１におけるＣＰＵ２の動作を説明するためのフローチャートである。なお、図３に示すフローチャートの一連の動作は一定周期の制御タイミング毎に実行されるものとする。
【００４６】
まず、演算部９が差分ΔＶを演算し、ＰＩ演算部１０が制御デューティ比Δｄを出力し、演算部１２がデューティ比ｄｎ＋１を出力する（Ｓ１）。
次に、補正部１８は、電流センサ４により検出される１次側電流Ｉ１ｎを読み込んだ後（Ｓ２）、温度センサ３により検出される温度Ｔｎを読み込む（Ｓ３）。
【００４７】
次に、補正部１８は、１次側電流Ｉ１ｎがゼロである（Ｉ１ｎ＝０）、負である（Ｉ１ｎ＜０）、又は正である（Ｉ１ｎ＞０）かを判定する（Ｓ４）。
補正部１８において１次側電流Ｉ１ｎがゼロであると判定された場合、タイミング調整部１３は、演算部１２から出力されるデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力し（Ｓ５）、パルス出力部１４〜１７は、それぞれ、デューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ１１、Ｓｐ１２、Ｓｐ２１、Ｓｐ２２を出力する（Ｓ６）。
【００４８】
また、１次側電流Ｉ１ｎが負であると判断した場合、補正部１８は、前回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎ−１がゼロ以上である（Ｉ１ｎ−１≧０）か否かを判断する（Ｓ７）。
【００４９】
補正部１８において１次側電流Ｉ１ｎ−１がゼロ以上でないと判断された場合、タイミング調整部１３は、演算部１２から出力されるデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力し（Ｓ８）、パルス出力部１４〜１７は、それぞれ、デューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ１１、Ｓｐ１２、Ｓｐ２１、Ｓｐ２２を出力する（Ｓ６）。
【００５０】
一方、１次側電流Ｉ１ｎ−１がゼロ以上であると判断した場合、すなわち、前回の制御タイミングから今回の制御タイミングまでの間に回生から力行へ遷移した場合、又は、前回の制御タイミングから今回の制御タイミングまでの間に１次側電流Ｉ１がゼロの状態から力行へ遷移した場合、補正部１８は、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルIを使用して今回の制御タイミングにおいてＳ２で読み込んだ１次側電流Ｉ１ｎに対応するαを決定するとともに、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルIIを使用して前回の制御タイミングにおいてＳ２で読み込んだ１次側電流Ｉ１ｎ−１に対応するβを決定する（Ｓ９）。
【００５１】
次に、ＣＰＵ２は、補正部１８で決定されたα、βとデッドタイムδＴとに基づいて、ｄｎ＋１＋４δ＋α＋βを演算することにより演算部１２から出力されたデューティ比ｄｎ＋１を補正し、その補正後のデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力し（Ｓ１０）、パルス出力部１４〜１７は、それぞれ、デューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ１１、Ｓｐ１２、Ｓｐ２１、Ｓｐ２２を出力する（Ｓ６）。これにより、回生から力行へ遷移する際、「ｄ＋β＋４δ」−「ｄ−α」を補償するためにデューティ比ｄｎ＋１を小さくする制御がＰＩ演算部１０で行われても、そのデューティ比ｄｎ＋１を「ｄｎ＋１＋４δ＋α＋β」に補正することができるので、その分、デューティ比ｄｎ＋１を補正しない場合に比べて出力電圧Ｖｏｕｔを上げることができ出力電圧Ｖｏｕｔの落ち込みを改善することができる。
【００５２】
また、１次側電流Ｉ１ｎが正であると判定した場合、補正部１８は、前回の制御タイミングにおいて電流センサ４により検出された１次側電流Ｉ１ｎ−１がゼロ以上である（Ｉ１ｎ−１≧０）か否かを判断する（Ｓ１１）。
【００５３】
補正部１８において１次側電流Ｉ１ｎ−１がゼロ以上であると判断された場合、タイミング調整部１３は、演算部１２から出力されるデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力し（Ｓ１２）、パルス出力部１４〜１７は、それぞれ、デューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ１１、Ｓｐ１２、Ｓｐ２１、Ｓｐ２２を出力する（Ｓ６）。
【００５４】
一方、１次側電流Ｉ１ｎ−１がゼロ以上でないと判断した場合、すなわち、前回の制御タイミングから今回の制御タイミングまでに力行から回生へ遷移した場合、又は、前回の制御タイミングから今回の制御タイミングまでの間に１次側電流Ｉ１がゼロの状態から回生へ遷移した場合、補正部１８は、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルIを使用して前回の制御タイミングにおいてＳ２で読み込んだ１次側電流Ｉ１ｎ−１に対応するαを決定するとともに、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルIIを使用して今回の制御タイミングにおいてＳ２で読み込んだ１次側電流Ｉ１ｎに対応するβを決定する（Ｓ１３）。
【００５５】
次に、タイミング調整部１３は、補正部１８で決定されたα、βとデッドタイムδＴとに基づいて、ｄｎ＋１＋４δ＋α＋βを演算することにより、演算部１２から出力されたデューティ比ｄｎ＋１を補正し、その補正後のデューティ比ｄｎ＋１をパルス出力部１４〜１７にそれぞれ出力し（Ｓ１４）、パルス出力部１４〜１７は、それぞれ、デューティ比ｄｎ＋１に基づいてパルス信号Ｓｐ１１、Ｓｐ１２、Ｓｐ２１、Ｓｐ２２を出力する（Ｓ６）。これにより、力行から回生へ遷移する際、「ｄ−α」−「ｄ＋β＋４δ」を補償するためにデューティ比ｄｎ＋１を大きくする制御がＰＩ演算部１０で行われても、そのデューティ比ｄｎ＋１を「ｄｎ＋１−４δ−α−β」に補正することができるので、その分、デューティ比ｄｎ＋１を補正しない場合に比べて出力電圧Ｖｏｕｔを下げることができ出力電圧Ｖｏｕｔの持ち上がりを改善することができる。
【００５６】
図４（ａ）は、第１実施形態の双方向ＤＣＤＣコンバータ１において、回生から力行へ遷移する際、デューティ比ｄｎ＋１を補正しない場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及びトランス１６１の２次側に流れる２次側電流Ｉ２を示す図であり、図４（ｂ）は、回生から力行へ遷移する際、デューティ比ｄｎ＋１を補正する場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図である。なお、入力電圧Ｖｉｎの縦軸の１目盛りは１００［Ｖ］を示し、出力電圧Ｖｏｕｔの縦軸の１目盛りは５［Ｖ］を示し、１次側電流Ｉ１の縦軸の１目盛りは２０［Ａ］を示し、２次側電流Ｉ２の１目盛りは５０［Ａ］を示す。また、出力電圧Ｖｏｕｔは＋４０［Ｖ］オフセットしているものとする。
【００５７】
図４（ａ）及び図４（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みが改善されている。また、図４（ａ）及び図４（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、回生から力行への遷移スピードが向上している。また、図４（ａ）及び図４（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、回生から力行へスムーズに遷移している。
【００５８】
図５（ａ）は、第１実施形態の双方向ＤＣＤＣコンバータ１において、力行から回生へ遷移する際、デューティ比ｄｎ＋１を補正しない場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図であり、図５（ｂ）は、力行から回生へ遷移する際、デューティ比ｄｎ＋１を補正する場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図である。なお、入力電圧Ｖｉｎの縦軸の１目盛りは１００［Ｖ］を示し、出力電圧Ｖｏｕｔの縦軸の１目盛りは５［Ｖ］を示し、１次側電流Ｉ１の縦軸の１目盛りは２０［Ａ］を示し、２次側電流Ｉ２の１目盛りは５０［Ａ］を示す。また、出力電圧Ｖｏｕｔは＋４０［Ｖ］オフセットしているものとする。
【００５９】
図５（ａ）及び図５（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりが改善されている。また、図５（ａ）及び図５（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、力行から回生への遷移スピードが向上している。また、図５（ａ）及び図５（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、力行から回生へスムーズに遷移している。
【００６０】
このように、第１実施形態の双方向ＤＣＤＣコンバータ１では、回生から力行へ遷移する際、「ｄ＋β＋４δ」−「ｄ−α」を補償するためにデューティ比ｄｎ＋１が小さくなる分、デューティ比ｄｎ＋１を大きくする補正を行うため、出力電圧Ｖｏｕｔが落ち込むことを改善することができる。また、力行から回生へ遷移する際、「ｄ−α」−「ｄ＋β＋４δ」を補償するためにデューティ比ｄｎ＋１が大きくなる分、デューティ比ｄｎ＋１を小さくする補正を行うため、出力電圧Ｖｏｕｔが持ち上がることを改善することができる。
【００６１】
また、第１実施形態の双方向ＤＣＤＣコンバータ１では、デッドタイムδＴだけでなく回生から力行への遷移時又は力行から回生への遷移時における双方向ＤＣＤＣコンバータ１の損失に相当するα、βも考慮してデューティ比ｄｎ＋１を補正しているので、従来のようにデッドタイムδＴのみを考慮してデューティ比ｄｎ＋１を補正する場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みや力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善することができる。
【００６２】
なお、上記第１実施形態の双方向ＤＣＤＣコンバータ１では、デューティ比ｄｎ＋１を補正する際、温度Ｔｈと１次側電流Ｉ１とに基づいてα、βを決定する構成であるが、１次側電流Ｉ１のみに基づいてα、βを決定するように構成してもよい。このように構成する場合、補正部１８は、例えば、図２（ｂ）に示すマップファイルIと図２（ｅ）に示すマップファイルIIとを有するだけでよく、図６に示すフローチャートのように、Ｓ９においてマップファイルI及びマップファイルIIを使用してα、βを決定し、Ｓ１３においてマップファイルI及びマップファイルIIを使用してα、βを決定する。
【００６３】
また、上記第１実施形態の双方向ＤＣＤＣコンバータ１では、デューティ比ｄｎ＋１を補正する際、マップファイルI、IIによりα、βを決定する構成であるが、演算によりα、βを決定するように構成してもよい。このように構成する場合、補正部１８は、マップファイルを有する必要がなく、図７に示すフローチャートのように、Ｓ９においてα＝ｆα（温度Ｔｈ、１次側電流Ｉ１）の２変数関数に温度Ｔｈｎ及び１次側電流Ｉ１ｎを代入するとともに、β＝ｆβ（温度Ｔｈ、１次側電流Ｉ１）の２変数関数に温度Ｔｈｎ−１及び１次側電流Ｉ１ｎ−１を代入することによりα、βを決定し、Ｓ１３においてα＝ｆα（温度Ｔｈ、１次側電流Ｉ１）の２変数関数に温度Ｔｈｎ−１及び１次側電流Ｉ１ｎ−１を代入するとともに、β＝ｆβ（温度Ｔｈ、１次側電流Ｉ１）の２変数関数に温度Ｔｈｎ及び１次側電流Ｉ１ｎを代入することによりα、βを決定する。
【００６４】
また、上記第１実施形態の双方向ＤＣＤＣコンバータ１では、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋４δ＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−４δ−α−β」に補正する構成であるが、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−α−β」に補正するように構成してもよい。このように回生から力行への遷移時又は力行から回生への遷移時に生じる損失のみを考慮してデューティｄｎ＋１を補正しても、出力電圧Ｖｏｕｔ＝Ｎ２／Ｎ１×（ｄ−α）×入力電圧Ｖｉｎや出力電圧Ｖｏｕｔ＝Ｎ２／Ｎ１×（ｄ＋β＋４δ）×入力電圧Ｖｉｎにおいて、α、βがδよりも支配的であるため、従来のようにデッドタイムδＴのみを考慮してデューティ比ｄｎ＋１を補正する場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みや力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善することができる。
＜第２実施形態＞
図８は、本発明の第２実施形態の双方向ＤＣＤＣコンバータを示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
【００６５】
図８に示す第２実施形態の双方向ＤＣＤＣコンバータ８０において、第１実施形態の双方向ＤＣＤＣコンバータ１と異なる点は、電流センサ４がトランス１６１の２次側に流れる２次側電流Ｉ２を検出している点である。なお、図８に示す電流センサ４ではマイナスの出力端子に流れる２次側電流Ｉ２を検出している。
【００６６】
第２実施形態の双方向ＤＣＤＣコンバータ８０における補正部１８は、回生から力行へ遷移する際、所定温度範囲毎に２次側電流Ｉ２とαとが対応付けられた各マップファイルIII（第３のマップファイル）のうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｎに対応するマップファイルIIIを使用して今回の制御タイミングにおいて電流センサ４により検出された２次側電流Ｉ２ｎに対応するαを決定するとともに、所定温度範囲毎に２次側電流Ｉ２とβとが対応付けられた各マップファイルIV（第４のマップファイル）のうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔｎ−１に対応するマップファイルIVを使用して前回の制御タイミングにおいて電流センサ４により検出された２次側電流Ｉ２ｎ−１に対応するβを決定する。
【００６７】
また、第２実施形態の双方向ＤＣＤＣコンバータ８０における補正部１８は、力行から回生へ遷移する際、各マップファイルIIIのうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔ１ｎ−１に対応するマップファイルIIIを使用して前回の制御タイミングにおいて電流センサ４により検出された２次側電流Ｉ２ｎ−１に対応するαを決定するとともに、各マップファイルIVのうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｎに対応するマップファイルIVを使用して今回の制御タイミングにおいて電流センサ４により検出された２次側電流Ｉ２ｎに対応するβを決定する。
【００６８】
例えば、図９（ａ）〜図９（ｃ）は、上記各マップファイルIIIをグラフ化したものの一例を示す図である。図９（ａ）は、温度Ｔｈが２０℃未満のときの２次側電流Ｉ２とαとの対応関係を示すマップファイルIIIをグラフ化した図であり、図９（ｂ）は、温度Ｔｈが２０℃以上４０℃未満のときの２次側電流Ｉ２とαとの対応関係を示すマップファイルIIIをグラフ化した図であり、図９（ｃ）は、温度Ｔｈが４０℃以上のときの２次側電流Ｉ２とαとの対応関係を示すマップファイルIIIをグラフ化した図である。上記各マップファイルIIIによれば、温度Ｔｈや２次側電流Ｉ２が高くなる程、αが大きくなる。
【００６９】
また、例えば、図９（ｄ）〜図９（ｆ）は、上記各マップファイルIVをグラフ化したものの一例を示す図である。図９（ｄ）は、温度Ｔｈが２０℃未満のときの２次側電流Ｉ２とβとの対応関係を示すマップファイルIVをグラフ化した図であり、図９（ｅ）は、温度Ｔｈが２０℃以上４０℃未満のときの２次側電流Ｉ２とβとの対応関係を示すマップファイルIVをグラフ化した図であり、図９（ｆ）は、温度Ｔｈが４０℃以上のときの２次側電流Ｉ２とβとの対応関係を示すマップファイルIVをグラフ化した図である。上記各マップファイルIVによれば、温度Ｔｈや２次側電流Ｉ２が高くなる程、βが大きくなる。
【００７０】
図１０は、第２実施形態の双方向ＤＣＤＣコンバータ８０におけるＣＰＵ２の動作を説明するためのフローチャートである。
図１０に示すフローチャートにおいて、図３に示すフローチャートと異なる点は、１次側電流Ｉ１が２次側電流Ｉ２に変わっている点である。
【００７１】
そのため、図１０のＳ９において、補正部１８は、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルIIIを使用して今回の制御タイミングにおいてＳ２で読み込んだ２次側電流Ｉ２ｎに対応するαを決定するとともに、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルIVを使用して前回の制御タイミングにおいてＳ２で読み込んだ２次側電流Ｉ２ｎ−１に対応するβを決定する。
【００７２】
また、図１０のＳ１３において、補正部１３は、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルIIIを使用して前回の制御タイミングにおいてＳ２で読み込んだ２次側電流Ｉ２ｎ−１に対応するαを決定するとともに、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルIVを使用して今回の制御タイミングにおいてＳ２で読み込んだ２次側電流Ｉ２ｎに対応するβを決定する。
【００７３】
図１１（ａ）は、第２実施形態の双方向ＤＣＤＣコンバータ８０において、回生から力行へ遷移する際、デューティ比ｄｎ＋１を補正しない場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図であり、図１１（ｂ）は、回生から力行へ遷移する際、デューティ比ｄｎ＋１を補正する場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図である。なお、入力電圧Ｖｉｎの縦軸の１目盛りは１００［Ｖ］を示し、出力電圧Ｖｏｕｔの縦軸の１目盛りは５［Ｖ］を示し、１次側電流Ｉ１の縦軸の１目盛りは２０［Ａ］を示し、２次側電流Ｉ２の１目盛りは５０［Ａ］を示す。また、出力電圧Ｖｏｕｔは＋４０［Ｖ］オフセットしているものとする。
【００７４】
図１１（ａ）及び図１１（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みが改善されている。また、図１１（ａ）及び図１１（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、回生から力行への遷移スピードが向上している。
【００７５】
図１２（ａ）は、第２実施形態の双方向ＤＣＤＣコンバータ８０において、力行から回生へ遷移する際、デューティ比ｄｎ＋１を補正しない場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図であり、図１２（ｂ）は、力行から回生へ遷移する際、デューティ比ｄｎ＋１を補正する場合の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、１次側電流Ｉ１、及び２次側電流Ｉ２を示す図である。なお、入力電圧Ｖｉｎの縦軸の１目盛りは１００［Ｖ］を示し、出力電圧Ｖｏｕｔの縦軸の１目盛りは５［Ｖ］を示し、１次側電流Ｉ１の縦軸の１目盛りは２０［Ａ］を示し、２次側電流Ｉ２の１目盛りは５０［Ａ］を示す。また、出力電圧Ｖｏｕｔは＋４０［Ｖ］オフセットしているものとする。
【００７６】
図１２（ａ）及び図１２（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりが改善されている。また、図１２（ａ）及び図１２（ｂ）に示すように、デューティ比ｄｎ＋１を補正した場合、デューティ比ｄｎ＋１を補正しない場合に比べて、力行から回生への遷移スピードが向上している。
【００７７】
このように、第２実施形態の双方向ＤＣＤＣコンバータ８０においても、回生から力行へ遷移する際、「ｄ＋β＋４δ」−「ｄ−α」を補償するためにデューティ比ｄｎ＋１が小さくなる分、デューティ比ｄｎ＋１を大きくする補正を行うため、出力電圧Ｖｏｕｔが落ち込むことを改善することができる。また、力行から回生へ遷移する際、「ｄ−α」−「ｄ＋β＋４δ」を補償するためにデューティ比ｄｎ＋１が大きくなる分、デューティ比ｄｎ＋１を小さくする補正を行うため、出力電圧Ｖｏｕｔが持ち上がることを改善することができる。
【００７８】
また、第２実施形態の双方向ＤＣＤＣコンバータ８０においても、デッドタイムδＴだけでなく回生から力行への遷移時又は力行から回生への遷移時における双方向ＤＣＤＣコンバータ８０の損失に相当するα、βも考慮してデューティ比ｄｎ＋１を補正しているので、従来のようにデッドタイムδＴのみを考慮してデューティ比ｄｎ＋１を補正する場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みや力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善することができる。
【００７９】
なお、上記第２実施形態の双方向ＤＣＤＣコンバータ８０では、デューティ比ｄｎ＋１を補正する際、温度Ｔｈと２次側電流Ｉ２とに基づいてα、βを決定する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、２次側電流Ｉ２のみに基づいてα、βを決定するように構成してもよい。
【００８０】
また、上記第２実施形態の双方向ＤＣＤＣコンバータ８０では、デューティ比ｄｎ＋１を補正する際、マップファイルIII、IVによりα、βを決定する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、演算によりα、βを決定するように構成してもよい。
【００８１】
また、上記第２実施形態の双方向ＤＣＤＣコンバータ８０では、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋４δ＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−４δ−α−β」に補正する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−α−β」に補正するように構成してもよい。
＜第３実施形態＞
図１３は、本発明の第３実施形態の双方向ＤＣＤＣコンバータ１３０を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
【００８２】
図１３に示す第３実施形態の双方向ＤＣＤＣコンバータ１３０において、第１実施形態の双方向ＤＣＤＣコンバータ１と異なる点は、補正部１８において、デューティ比ｄｎ＋１を補正する際、損失Ｐ＝（（出力電圧Ｖｏｕｔ−入力電圧Ｖｉｎ）×１次側電流Ｉ１）を求め、温度Ｔに対応するマップファイルを使用して損失Ｐに対応するα、βを決定している点である。
【００８３】
第３実施形態の双方向ＤＣＤＣコンバータ１３０における補正部１８は、回生から力行へ遷移する際、所定温度範囲毎に損失Ｐとαとが対応付けられた各マップファイルV（第５のマップファイル）のうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎに対応するマップファイルＶを使用して今回の制御タイミングにおける１次側電流Ｉ１ｎにより求めた損失Ｐｎに対応するαを決定するとともに、所定温度範囲毎に１次側電流Ｉ１とβとが対応付けられた各マップファイルVI（第６のマップファイル）のうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎ−１に対応するマップファイルVIを使用して前回の制御タイミングにおける１次側電流Ｉ１ｎ−１により求めた損失Ｐｎ−１に対応するβを決定する。
【００８４】
また、第３実施形態の双方向ＤＣＤＣコンバータ１３０における補正部１８は、力行から回生へ遷移する際、各マップファイルVのうち、前回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎ−１に対応するマップファイルＶを使用して前回の制御タイミングにおける１次側電流Ｉ１ｎ−１により求めた損失Ｐｎ−１に対応するαを決定するとともに、各マップファイルVIのうち、今回の制御タイミングにおいて温度センサ３により検出された温度Ｔｈｎに対応するマップファイルVIを使用して今回の制御タイミングにおける１次側電流Ｉ１ｎにより求めた損失Ｐｎに対応するβを決定する。
【００８５】
例えば、図１４（ａ）〜図１４（ｃ）は、上記各マップファイルＶをグラフ化したものの一例を示す図である。図１４（ａ）は、温度Ｔｈが２０℃未満のときの損失Ｐとαとの対応関係を示すマップファイルＶをグラフ化した図であり、図１４（ｂ）は、温度Ｔｈが２０℃以上４０℃未満のときの損失Ｐとαとの対応関係を示すマップファイルＶをグラフ化した図であり、図１４（ｃ）は、温度Ｔｈが４０℃以上のときの損失Ｐとαとの対応関係を示すマップファイルＶをグラフ化した図である。上記各マップファイルVによれば、温度Ｔｈや損失Ｐが高くなる程、αが大きくなる。
【００８６】
また、例えば、図１４（ｄ）〜図１４（ｆ）は、上記各マップファイルVIをグラフ化したものの一例を示す図である。図１４（ｄ）は、温度Ｔｈが２０℃未満のときの損失Ｐとβとの対応関係を示すマップファイルVIをグラフ化した図であり、図１４（ｅ）は、温度Ｔｈが２０℃以上４０℃未満のときの損失Ｐとβとの対応関係を示すマップファイルVIをグラフ化した図であり、図１４（ｆ）は、温度Ｔｈが４０℃以上のときの損失Ｐとβとの対応関係を示すマップファイルVIをグラフ化した図である。上記各マップファイルVIによれば、温度Ｔｈや損失Ｐが高くなる程、βが大きくなる。
【００８７】
図１５は、第３実施形態の双方向ＤＣＤＣコンバータ１３０におけるＣＰＵ２の動作を説明するためのフローチャートである。
図１５に示すフローチャートにおいて、図３に示すフローチャートと異なる点は、Ｓ３の後、Ｓ３１において入力電圧Ｖｉｎを読み込み、Ｓ３２において出力電圧Ｖｏｕｔを読み込んでいる点である。
【００８８】
そのため、図１５のＳ９において、補正部１８は、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルVを使用して今回の制御タイミングにおいて求めた損失Ｐｎに対応するαを決定するとともに、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルVIを使用して前回の制御タイミングにおいて求めた損失Ｐｎ−１に対応するβを決定する。
【００８９】
また、図１５のＳ１３において、補正部１８は、前回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎ−１に対応するマップファイルVを使用して前回の制御タイミングにおいて求めた損失Ｐｎ−１に対応するαを決定するとともに、今回の制御タイミングにおいてＳ３で読み込んだ温度Ｔｈｎに対応するマップファイルVIを使用して今回の制御タイミングにおいて求めた損失Ｐｎに対応するβを決定する。
【００９０】
このように、第３実施形態の双方向ＤＣＤＣコンバータ１３０においても、回生から力行へ遷移する際、「ｄ＋β＋４δ」−「ｄ−α」を補償するためにデューティ比ｄｎ＋１が小さくなる分、デューティ比ｄｎ＋１を大きくする補正を行うため、出力電圧Ｖｏｕｔが落ち込むことを改善することができる。また、力行から回生へ遷移する際、「ｄ−α」−「ｄ＋β＋４δ」を補償するためにデューティ比ｄｎ＋１が大きくなる分、デューティ比ｄｎ＋１を小さくする補正を行うため、出力電圧Ｖｏｕｔが持ち上がることを改善することができる。
【００９１】
また、第３実施形態の双方向ＤＣＤＣコンバータ１３０においても、デッドタイムδＴだけでなく回生から力行への遷移時又は力行から回生への遷移時における双方向ＤＣＤＣコンバータ１３０の損失に相当するα、βも考慮してデューティ比ｄｎ＋１を補正しているので、従来のようにデッドタイムδＴのみを考慮してデューティ比ｄｎ＋１を補正する場合に比べて、回生から力行への遷移時に生じる出力電圧Ｖｏｕｔの落ち込みや力行から回生への遷移時に生じる出力電圧Ｖｏｕｔの持ち上がりを十分に改善することができる。
【００９２】
なお、上記第３実施形態の双方向ＤＣＤＣコンバータ１３０では、（（出力電圧Ｖｏｕｔ−入力電圧Ｖｉｎ）×１次側電流Ｉ１）を演算することにより損失Ｐを求める構成であるが、（（出力電圧Ｖｏｕｔ−入力電圧Ｖｉｎ）×２次側電流Ｉ２）を演算することにより損失Ｐを求めるように構成してもよい。
【００９３】
また、上記第３実施形態の双方向ＤＣＤＣコンバータ１３０では、デューティ比ｄｎ＋１を補正する際、１次側電流Ｉ１又は２次側電流Ｉ２と温度Ｔｈとに基づいてα、βを決定する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、１次側電流Ｉ１又は２次側電流Ｉ２のみに基づいてα、βを決定するように構成してもよい。
【００９４】
また、上記第３実施形態の双方向ＤＣＤＣコンバータ１３０では、デューティ比ｄｎ＋１を補正する際、マップファイルV、VIによりα、βを決定する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、演算によりα、βを決定するように構成してもよい。
【００９５】
また、上記第３実施形態の双方向ＤＣＤＣコンバータ１３０では、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋４δ＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−４δ−α−β」に補正する構成であるが、第１実施形態の双方向ＤＣＤＣコンバータ１と同様に、回生から力行へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１＋α＋β」に補正し、力行から回生へ遷移する際、デューティ比ｄｎ＋１を「ｄｎ＋１−α−β」に補正するように構成してもよい。
【符号の説明】
【００９６】
１  双方向ＤＣＤＣコンバータ
２  ＣＰＵ
３  温度センサ
４  電流センサ
５〜８  ドライブ回路
９  演算部
１０  ＰＩ演算部
１１  メモリ
１２  演算部
１３  タイミング調整部
１４〜１７  パルス出力部
１８  補正部
８０  双方向ＤＣＤＣコンバータ
１３０  双方向ＤＣＤＣコンバータ
１６０  双方向ＤＣＤＣコンバータ
１６１  トランス
１６２〜１６９  スイッチング素子
１７０  インダクタ
【図２】
2011019294.tif 000003
【図３】
2011019294.tif 000004
【図６】
2011019294.tif 000005
【図７】
2011019294.tif 000006
【図９】
2011019294.tif 000007
【図１０】
2011019294.tif 000008
【図１４】
2011019294.tif 000009
【図１５】
2011019294.tif 000010
【図１６】
2011019294.tif 000011
【図１７】
2011019294.tif 000012
【図１】
2011019294.tif 000013
【図４】
2011019294.tif 000014
【図５】
2011019294.tif 000015
【図８】
2011019294.tif 000016
【図１１】
2011019294.tif 000017
【図１２】
2011019294.tif 000018
【図１３】
2011019294.tif 000019