(57)【要約】【課題】開口率及び静電容量を向上させる表示装置及びその製造方法を提供する。【解決手段】基板の第１領域に位置する薄膜トランジスタと、第１領域に隣接する第２領域に位置するキャパシタとを備え、薄膜トランジスタは、活性層と、活性層のチャネル領域に対応する位置に、前記活性層と離隔されて位置するゲート電極と、活性層に電気的に接続されるソース及びドレイン電極と、活性層とゲート電極との間に順次形成された第１絶縁層〜第３絶縁層を有するゲート絶縁膜とを備え、第１絶縁層の厚さに対する第２絶縁層の厚さの比は、約０．１〜約１．５であり、第２絶縁層の厚さに対する第３絶縁層の厚さの比は、約２〜約１２である表示装置。【選択図】図１
2011228610.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１領域に位置する薄膜トランジスタと、
前記第１領域に隣接する第２領域に位置するキャパシタと、を備え、
前記薄膜トランジスタは、
活性層と、
前記活性層のチャネル領域に対応する位置に、前記活性層と離隔されて位置するゲート電極と、
前記活性層に電気的に接続されるソース及びドレイン電極と、
前記活性層と前記ゲート電極との間に順次形成された第１絶縁層〜第３絶縁層を有するゲート絶縁膜と、を備え、
前記第１絶縁層の厚さに対する前記第２絶縁層の厚さの比は、０．１〜１．５であり、
前記第２絶縁層の厚さに対する前記第３絶縁層の厚さの比は、２〜１２であることを特徴とする表示装置。
【請求項２】
前記第３絶縁層と前記第２絶縁層との間のエッチング選択比は、１：２０〜１：８であり、
前記第２絶縁層と前記第１絶縁層との間のエッチング選択比は、１：２０〜１：８であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第３絶縁層及び前記第１絶縁層は、シリコン窒化物を含み、
前記第２絶縁層は、シリコン酸化物を含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記ソース及びドレイン電極は、前記活性層の上側に位置することを特徴とする請求項１に記載の表示装置。
【請求項５】
前記ソース及びドレイン電極の少なくとも１つは、前記第２絶縁層と接することを特徴とする請求項１に記載の表示装置。
【請求項６】
前記ソース及びドレイン電極の少なくとも１つは、前記第１絶縁層と接することを特徴とする請求項１に記載の表示装置。
【請求項７】
前記活性層及び前記ゲート絶縁膜に含まれた前記第３絶縁層は、同一の側部エッチング面を有することを特徴とする請求項１に記載の表示装置。
【請求項８】
前記活性層、前記ゲート絶縁膜に含まれた前記第３絶縁層、及び前記ゲート絶縁膜に含まれた前記第２絶縁層は、同一の側部エッチング面を有することを特徴とする請求項１に記載の表示装置。
【請求項９】
前記キャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に位置する誘電膜と、を備えることを特徴とする請求項１に記載の表示装置。
【請求項１０】
前記第１電極は、前記ゲート電極と同一層に位置することを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記第２電極は、前記ソース電極及び前記ドレイン電極と同一層に位置することを特徴とする請求項９に記載の表示装置。
【請求項１２】
前記誘電膜は、前記第１絶縁層及び前記第２絶縁層を含むことを特徴とする請求項９に記載の表示装置。
【請求項１３】
前記誘電膜は、前記第１絶縁層を含むことを特徴とする請求項９に記載の表示装置。
【請求項１４】
前記誘電膜は、前記第１絶縁層、前記第２絶縁層、前記第３絶縁層、及び前記活性層を含むことを特徴とする請求項９に記載の表示装置。
【請求項１５】
前記キャパシタは、
前記第１電極に接続される透明導電膜と、
前記第２電極に接続される透明導電膜と、をさらに備えることを特徴とする請求項９に記載の表示装置。
【請求項１６】
基板の第１領域に位置する薄膜トランジスタと、
前記第１領域に隣接する第２領域に位置するキャパシタと、を備え、
前記薄膜トランジスタは、
活性層と、
前記活性層のチャネル領域に対応する位置に、前記活性層と離隔されて位置するゲート電極と、
前記活性層に電気的に接続されるソース及びドレイン電極と、
前記活性層と前記ゲート電極との間に順次形成された第１絶縁層〜第３絶縁層を有するゲート絶縁膜と、を備え、
前記キャパシタは、
第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極と前記第２電極との間に位置する誘電膜と、を備え、
前記ゲート絶縁膜と前記誘電膜との間には、段差があることを特徴とする表示装置。
【請求項１７】
前記段差は、前記活性層の厚さ及び前記第３絶縁層の厚さを含むことを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記段差は、前記活性層の厚さ、前記第３絶縁層の厚さ、及び前記第２絶縁層の厚さを含むことを特徴とする請求項１６に記載の表示装置。
【請求項１９】
前記第１絶縁層の厚さに対する前記第２絶縁層の厚さの比は、０．１〜１．５であり、
前記第２絶縁層の厚さに対する前記第３絶縁層の厚さの比は、２〜１２であることを特徴とする請求項１６に記載の表示装置。
【請求項２０】
前記第３絶縁層と前記第２絶縁層との間のエッチング選択比は、１：２０〜１：８であり、
前記第２絶縁層と前記第１絶縁層との間のエッチング選択比は、１：２０〜１：８であることを特徴とする請求項１６に記載の表示装置。
【請求項２１】
前記第３絶縁層及び前記第１絶縁層は、シリコン窒化物を含み、
前記第２絶縁層は、シリコン酸化物を含むことを特徴とする請求項１６に記載の表示装置。
【請求項２２】
前記ソース及びドレイン電極は、前記活性層の上側に位置することを特徴とする請求項１６に記載の表示装置。
【請求項２３】
前記ソース及びドレイン電極の少なくとも１つは、前記第２絶縁層と接することを特徴とする請求項１６に記載の表示装置。
【請求項２４】
前記ソース及びドレイン電極の少なくとも１つは、前記第１絶縁層と接することを特徴とする請求項１６に記載の表示装置。
【請求項２５】
前記活性層及び前記ゲート絶縁膜に含まれた前記第３絶縁層は、同一の側部エッチング面を有することを特徴とする請求項１６に記載の表示装置。
【請求項２６】
前記活性層、前記ゲート絶縁膜に含まれた前記第３絶縁層、及び前記ゲート絶縁膜に含まれた前記第２絶縁層は、同一の側部エッチング面を有することを特徴とする請求項１６に記載の表示装置。
【請求項２７】
前記第１電極は、前記ゲート電極と同一層に位置することを特徴とする請求項１６に記載の表示装置。
【請求項２８】
前記第２電極は、前記ソース電極及び前記ドレイン電極と同一層に位置することを特徴とする請求項１６に記載の表示装置。
【請求項２９】
前記誘電膜は、前記第１絶縁層及び前記第２絶縁層を含むことを特徴とする請求項１６に記載の表示装置。
【請求項３０】
前記誘電膜は、前記第１絶縁層を含むことを特徴とする請求項１６に記載の表示装置。
【請求項３１】
前記キャパシタは、
前記第１電極に接続される透明導電膜と、
前記第２電極に接続される透明導電膜と、をさらに備えることを特徴とする請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に関する。
【背景技術】
【０００２】
画素に備えられるキャパシタは、ストレージキャパシタＣｓｔとして動作することができる。ストレージキャパシタＣｓｔは、データ信号を安定して保持するとともに、高解像度に適用できるような大きな容量が要求される。
【０００３】
ストレージキャパシタＣｓｔの容量を高めるために、ストレージキャパシタの面積を拡大することが考え得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】大韓民国特許公開第２００７−０１０２７７６号明細書
【特許文献２】大韓民国特許公開第２００８−００６７８５２号明細書
【特許文献３】大韓民国特許第０１２４９７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ストレージキャパシタの面積を拡大すると、開口率が低下するという問題があった。一方、ストレージキャパシタＣｓｔを構成する電極間の誘電膜の厚さを減少させてストレージキャパシタＣｓｔの容量を増加させることも考え得る。しかし、この場合は薄膜トランジスタＴＦＴのゲート絶縁膜も薄くなり、ゲート電極とソース及びドレイン電極との間の寄生キャパシタンスが増加し、駆動特性が低下するという問題があった。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、開口率及び静電容量を向上させることが可能な、新規かつ改良された表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、基板の第１領域に位置する薄膜トランジスタと、第１領域に隣接する第２領域に位置するキャパシタとを備え、薄膜トランジスタは、活性層と、前記活性層のチャネル領域に対応する位置に、前記活性層と離隔されて位置するゲート電極と、活性層に電気的に接続されるソース及びドレイン電極と、前記活性層と前記ゲート電極との間に順次形成された第１絶縁層〜第３絶縁層を有するゲート絶縁膜とを備え、第１絶縁層の厚さに対する第２絶縁層の厚さの比は、約０．１〜約１．５であり、第２絶縁層の厚さに対する第３絶縁層の厚さの比は、約２〜約１２である表示装置が提供される。
【０００８】
また、前記第３絶縁層と前記第２絶縁層との間のエッチング選択比は、１：２０〜１：８であり、前記第２絶縁層と前記第１絶縁層との間のエッチング選択比は、１：２０〜１：８であってもよい。
【０００９】
また、前記第３絶縁層及び前記第１絶縁層は、シリコン窒化物を含み、前記第２絶縁層は、シリコン酸化物を含んでもよい。
【００１０】
また、前記ソース及びドレイン電極は、前記活性層の上側に位置してもよい。
【００１１】
また、前記ソース及びドレイン電極の少なくとも１つは、前記第２絶縁層と接してもよい。
【００１２】
また、前記ソース及びドレイン電極の少なくとも１つは、前記第１絶縁層と接してもよい。
【００１３】
また、前記活性層及び前記ゲート絶縁膜に含まれた前記第３絶縁層は、同一の側部エッチング面を有してもよい。
【００１４】
また、前記活性層、前記ゲート絶縁膜に含まれた前記第３絶縁層、及び前記ゲート絶縁膜に含まれた前記第２絶縁層は、同一の側部エッチング面を有してもよい。
【００１５】
また、前記キャパシタは、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する誘電膜と、を備えてもよい。
【００１６】
また、前記第１電極は、前記ゲート電極と同一層に位置してもよい。
【００１７】
また、前記第２電極は、前記ソース電極及び前記ドレイン電極と同一層に位置してもよい。
【００１８】
また、前記誘電膜は、前記第１絶縁層及び前記第２絶縁層を含んでもよい。
【００１９】
また、前記誘電膜は、前記第１絶縁層を含んでもよい。
【００２０】
また、前記誘電膜は、前記第１絶縁層、前記第２絶縁層、前記第３絶縁層、及び前記活性層を含んでもよい。
【００２１】
また、前記キャパシタは、前記第１電極に接続される透明導電膜と、前記第２電極に接続される透明導電膜と、をさらに備えてもよい。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、基板の第１領域に位置する薄膜トランジスタと、第１領域に隣接する第２領域に位置するキャパシタとを備え、前記薄膜トランジスタは、活性層と、前記活性層のチャネル領域に対応する位置に、前記活性層と離隔されて位置するゲート電極と、活性層に電気的に接続されるソース及びドレイン電極と、前記活性層と前記ゲート電極との間に順次形成された第１絶縁層〜第３絶縁層を有するゲート絶縁膜とを備え、前記キャパシタは、第１電極と、第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置する誘電膜とを備え、ゲート絶縁膜と誘電膜との間には、段差がある表示装置が提供される。
【００２３】
また、前記段差は、前記活性層の厚さ及び前記第３絶縁層の厚さを含んでもよい。
【００２４】
また、前記段差は、前記活性層の厚さ、前記第３絶縁層の厚さ、及び前記第２絶縁層の厚さを含んでもよい。
【００２５】
また、前記第１絶縁層の厚さに対する前記第２絶縁層の厚さの比は、０．１〜１．５であり、前記第２絶縁層の厚さに対する前記第３絶縁層の厚さの比は、２〜１２であってもよい。
【００２６】
また、前記第３絶縁層と前記第２絶縁層との間のエッチング選択比は、１：２０〜１：８であり、前記第２絶縁層と前記第１絶縁層との間のエッチング選択比は、１：２０〜１：８であってもよい。
【００２７】
また、前記第３絶縁層及び前記第１絶縁層は、シリコン窒化物を含み、前記第２絶縁層は、シリコン酸化物を含んでもよい。
【００２８】
また、前記ソース及びドレイン電極は、前記活性層の上側に位置してもよい。
【００２９】
また、前記ソース及びドレイン電極の少なくとも１つは、前記第２絶縁層と接してもよい。
【００３０】
また、前記ソース及びドレイン電極の少なくとも１つは、前記第１絶縁層と接してもよい。
【００３１】
また、前記活性層及び前記ゲート絶縁膜に含まれた前記第３絶縁層は、同一の側部エッチング面を有してもよい。
【００３２】
また、前記活性層、前記ゲート絶縁膜に含まれた前記第３絶縁層、及び前記ゲート絶縁膜に含まれた前記第２絶縁層は、同一の側部エッチング面を有してもよい。
【００３３】
また、前記第１電極は、前記ゲート電極と同一層に位置してもよい。
【００３４】
また、前記第２電極は、前記ソース電極及び前記ドレイン電極と同一層に位置してもよい。
【００３５】
また、前記誘電膜は、前記第１絶縁層及び前記第２絶縁層を含んでもよい。
【００３６】
また、前記誘電膜は、前記第１絶縁層を含んでもよい。
【００３７】
また、前記キャパシタは、前記第１電極に接続される透明導電膜と、前記第２電極に接続される透明導電膜と、をさらに備えてもよい。
【発明の効果】
【００３８】
以上説明したように本発明によれば、薄膜トランジスタに備えられたゲート絶縁膜の絶縁効果を上昇させるとともに、キャパシタの静電容量を向上させることができる。
【００３９】
また、薄膜トランジスタ及びキャパシタが各画素に備えられた場合、キャパシタの電極面積を縮小し、高い開口率を実現することができる。
【００４０】
さらに、薄膜トランジスタのゲート絶縁膜を、互いに異なるエッチング選択比を有する絶縁層の積層構造で実現することにより、製造工程の信頼性を向上させ、製造工程を単純化することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例による表示装置の構成ブロック図である。
【図２】図１に示す画素の等価回路図である。
【図３】図１に示す保持信号生成部の一実施例に関する回路図である。
【図４】本発明の実施例による表示装置の断面図である。
【図５】本発明の他の実施例による表示装置の断面図である。
【図６】本発明の他の実施例による表示装置の断面図である。
【図７】本発明の他の実施例による表示装置の断面図である。
【図８】本発明の他の実施例による表示装置の断面図である。
【図９ａ】図４に示す実施例による表示装置の製造工程を示す断面図である。
【図９ｂ】図４に示す実施例による表示装置の製造工程を示す断面図である。
【図９ｃ】図４に示す実施例による表示装置の製造工程を示す断面図である。
【図９ｄ】図４に示す実施例による表示装置の製造工程を示す断面図である。
【図１０ａ】図５に示す表示装置の製造工程を示す断面図である。
【図１０ｂ】図５に示す表示装置の製造工程を示す断面図である。
【図１０ｃ】図５に示す表示装置の製造工程を示す断面図である。
【図１０ｄ】図５に示す表示装置の製造工程を示す断面図である。
【図１１ａ】図６に示す表示装置の製造工程を示す断面図である。
【図１１ｂ】図６に示す表示装置の製造工程を示す断面図である。
【図１１ｃ】図６に示す表示装置の製造工程を示す断面図である。
【図１１ｄ】図６に示す表示装置の製造工程を示す断面図である。
【図１１ｅ】図６に示す表示装置の製造工程を示す断面図である。
【図１１ｆ】図６に示す表示装置の製造工程を示す断面図である。
【図１２ａ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【図１２ｂ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【図１２ｃ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【図１２ｄ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【図１２ｅ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【図１２ｆ】図７に示す実施例による表示装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００４２】
以下、添付図面を参照して本発明の実施例による表示装置及びその製造方法を説明する。ここで、ｉ）添付図面に示す形状、大きさ、比率、角度、個数などは概略的なものであって、変更可能である。ｉｉ）図面は、観察者の視線によって示されているため、図面を説明する方向や位置は、観察者の位置に応じて多様な変更が可能である。ｉｉｉ）図面番号が異なっても、同一の部分については同一の図面符号を使うことができる。ｉｖ）「含む」、「有する」、「なる」などが使われている場合、「〜のみ」を付け加えていない限り、他の部分が加わり得る。ｖ）単数で説明されている場合、それは多数でも解釈できる。ｖｉ）形状、大きさの比較、位置関係などが、「約」、「実質的」などによって説明されていなくても、通常の誤差範囲を含むように解釈される。ｖｉｉ）「〜後」、「〜前」、「次に」、「また」、「ここで」、「後続して」、「このとき」などの用語が使われても、時間的位置を限定する意味としては使わない。ｖｉｉｉ）「第１」、「第２」、「第３」などの用語は、単に区分の便宜を図るために選択的、交換的または繰り返し使われるものであって、限定的な意味では解釈されない。ｉｘ）「〜上に」、「〜上部に」、「〜下部に」、「〜側に」などによって２つの部分の位置関係が説明されている場合、「直」を付け加えていない限り、２つの部分の間に１つ以上の他の部分が位置することもある。ｘ）部分同士が「〜または」でつながっている場合、個々の部分だけでなく、それらの組合せも含むように解釈されるが、「〜または〜のうちの１つ」でつながっている場合は、個々の部分でのみ解釈される。
【００４３】
［表示装置］
図１は、本発明の実施例による表示装置の構成ブロック図である。図２は、図１に示す画素の等価回路図である。図３は、図１に示す保持信号生成部の一実施例に関する回路図である。
【００４４】
図１に示すように、表示装置は、複数の信号線と、画素部１００と、ゲート駆動部（ｇａｔｅ  ｄｒｉｖｅｒ）２００と、データ駆動部（ｄａｔａ  ｄｒｉｖｅｒ）３００と、保持信号生成部（ｓｔｏｒａｇｅ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｏｒ）４００と、タイミング制御部５００とを備える。
【００４５】
複数の信号線は、データラインＤ１−Ｄｍと、ゲートラインＧ１−Ｇｎと、ストレージラインＳ１−Ｓｎとを含むことができる。画素部１００は、複数の画素（ＰＸ）１１０を備えることができる。ゲート駆動部２００は、ゲートラインＧ１−Ｇｎの各々にゲート信号を印加することができる。保持信号生成部４００は、ストレージラインＳ１−Ｓｎの各々に保持信号を印加することができる。タイミング制御部５００は、ゲート駆動部２００、データ駆動部３００、及び保持信号生成部４００を制御することができる。
【００４６】
タイミング制御部５００は、ゲート駆動部２００、データ駆動部３００、及び保持信号生成部４００を制御するために、各々の制御信号ＣＳ１、ＣＳ２、ＣＳ３を印加することができる。データ駆動部３００は、データ信号ＤＡＴＡを印加することができる。
【００４７】
図２に示すように、画素部１００は、対向する第１基板１２０及び第２基板１５０と、第１基板１２０及び第２基板１５０の間に位置する液晶層１６０とを備える。データラインＤ１−Ｄｍ、ゲートラインＧ１−Ｇｎ、及びストレージラインＳ１−Ｓｎは、第１基板１２０に位置することができる。
【００４８】
ゲートラインＧ１−Ｇｎは、ゲート信号を伝達することができる。ストレージラインＳ１−Ｓｎは、ゲートラインＧ１−Ｇ２ｎと交互に配置され、保持信号を伝達することができる。データラインＤ１−Ｄｍは、データ電圧を伝達することができる。
【００４９】
図１に示すように、ゲートラインＧ１−Ｇｎ及びストレージラインＳ１−Ｓｎは、第１方向に配列され得る。データラインＤ１−Ｄｍは、前記第１方向と交差する第２方向に配列され得る。
【００５０】
複数の画素１１０各々は、データラインＤ１−Ｄｍ、ゲートラインＧ１−Ｇｎ、及びストレージラインＳ１−Ｓｎに接続され得る。複数の画素１１０は、マトリクス状に配列され得る。
【００５１】
図２に示すように、例えば、ｉ番目のゲートラインＧｉ及びｊ番目のデータラインＤｊに接続された画素ＰＸは、ゲートラインＧｉ及びデータラインＤｊに接続される薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）Ｃｌｃと、薄膜トランジスタＴＦＴ及びｉ番目のストレージラインＳｉに接続されたストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）Ｃｓｔとを備えることができる。
【００５２】
薄膜トランジスタＴＦＴのゲート電極はゲートラインＧｉに接続され、ソース電極はデータラインＤｊに接続され、ドレイン電極は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔに接続され得る。
【００５３】
液晶キャパシタＣｌｃは、第１基板１２０の画素電極１２２１と、第２基板１５０の共通電極１５２と、液晶層１６０とを備えることができる。画素電極１２２１及び共通電極１５２は、それぞれ液晶キャパシタＣｌｃの下部電極及び上部電極として使用可能である。画素電極１２２１と共通電極１５２との間に位置する液晶層１６０は、液晶キャパシタＣｌｃの誘電膜として使用可能である。
【００５４】
画素電極１２２１は、薄膜トランジスタＴＦＴに接続され得る。共通電極１５２は、第２基板１５０の全面に位置することができる。共通電極１５２には共通電圧Ｖｃｏｍが印加され得る。共通電圧Ｖｃｏｍは、一定の大きさを有する直流（ＤＣ）電圧であってもよい。
【００５５】
図２で説明された実施例とは異なり、共通電極１５２が第１基板１２０に位置することもできる。この場合、画素電極１２２１及び共通電極１５２の少なくとも１つが線状または棒状の形状を有することができる。
【００５６】
ストレージキャパシタＣｓｔは、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に位置する誘電膜とを備えることができる。この場合、第１電極または第２電極は、ストレージラインＳ１−Ｓｎであってもよい。これとは異なり、第１電極または第２電極は、ストレージラインＳ１−Ｓｎに電気的に接続され得る。
【００５７】
ゲート駆動部２００は、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆとの組合せからなるゲート信号を、ゲート駆動部２００に接続されたゲートラインＧ１−Ｇ２ｎに順次印加することができる。
【００５８】
保持信号生成部４００は、ゲート駆動部２００の近くに配置される。保持信号生成部４００は、ゲート駆動部２００からゲート信号を受信してハイレバルまたはローレベルの保持信号を生成した後、画素部１００に配列された各々のストレージラインに印加することができる。
【００５９】
図３は、本発明の実施例による保持信号生成部４００の回路図である。図３に示す回路図は一例であって、本発明の実施例による保持信号生成部は図３に限定されるものではない。
【００６０】
図３に示すように、ｉ番目の保持信号を生成する場合、入力端ＩＰは、ｉ＋１番目のゲートラインＧｉ＋１に接続され、ｉ＋１番目のゲート信号を受信することができる。また、出力端ＯＰは、ｉ番目のストレージラインＳｉに接続され、ｉ番目の保持信号を出力することができる。
【００６１】
保持信号生成部４００は、タイミング制御部５００から保持制御信号ＣＳ３の一種である第１クロック信号ＣＫ１及び第２クロック信号ＣＫ１Ｂと、ブースト信号（ｂｏｏｓｔ  ｓｉｇｎａｌ）ＣＫ２とを受信することができる。また、保持信号生成部４００は、タイミング制御部５００または外部からハイレベル電源ＶＤＤとローレベル電源ＶＳＳとを受けることができる。保持信号生成部４００は、図３に示すように、５つの薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５と、２つのキャパシタＣ１、Ｃ２とを備えることができる。
【００６２】
第１薄膜トランジスタＴｒ１のゲート電極、ソース電極、及びドレイン電極は、それぞれ入力端ＩＰ、ブースト信号ＣＫ２、及び出力端ＯＰに接続され得る。第２及び第３薄膜トランジスタＴｒ２、Ｔｒ３のゲート電極は、入力端ＩＰ及び第１及び第２クロック信号ＣＫ１、ＣＫ１Ｂに接続され得る。第２及び第３薄膜トランジスタＴｒ２、Ｔｒ３のソース電極は、それぞれ第１及び第２クロック信号ＣＫ１、ＣＫ１Ｂに接続され得る。第４及び第５薄膜トランジスタＴｒ４、Ｔｒ５のゲート電極は、第２及び第３薄膜トランジスタＴｒ２、Ｔｒ３のドレイン電極に接続され得る。第４及び第５薄膜トランジスタＴｒ４、Ｔｒ５のソース電極は、それぞれローレベル電源ＶＳＳ及びハイレバル電源ＶＤＤに接続され得る。第４及び第５薄膜トランジスタＴｒ４、Ｔｒ５のドレイン電極は、出力端ＯＰに接続され得る。第１及び第２キャパシタＣ１、Ｃ２は、それぞれ第４及び第５薄膜トランジスタＴｒ４、Ｔｒ５のゲート電極とローレベル電源ＶＳＳ及びハイレバル電源ＶＤＤとの間に接続され得る。
【００６３】
図１〜図３に示すように、本発明の実施例による表示装置は、各画素及び保持信号生成部などにおいて、薄膜トランジスタと、キャパシタとを備えている。
【００６４】
特に、画素に備えられるキャパシタは、前述したように、ストレージキャパシタＣｓｔとして動作することができる。ストレージキャパシタＣｓｔは、データ信号を安定して保持するとともに、高解像度に適用できるような大きな容量が要求される。
【００６５】
ストレージキャパシタＣｓｔの容量を高めるために、ストレージキャパシタの面積を拡大することができる。しかし、この場合、開口率が低下し得る。これとは異なり、ストレージキャパシタＣｓｔを構成する電極間の誘電膜の厚さを減少させ、ストレージキャパシタＣｓｔの容量を増加させることができる。しかし、この場合、薄膜トランジスタＴＦＴのゲート絶縁膜も薄くなり、ゲート電極とソース及びドレイン電極との間の寄生キャパシタンスが増加し、駆動特性が低下し得る。
【００６６】
このため、本発明の実施例は、薄膜トランジスタＴＦＴが形成された領域のゲート絶縁膜の厚さと、ストレージキャパシタＣｓｔが形成された誘電膜の厚さとを異なるようにし、薄膜トランジスタＴＦＴの絶縁効果を上昇させるとともに、ストレージキャパシタＣｓｔによる静電容量を向上させることができる。
【００６７】
薄膜トランジスタＴＦＴ及びストレージキャパシタＣｓｔは、前述したように、画素部１００及び保持信号生成部４００に位置する。画素部１００及び保持信号生成部４００に位置する薄膜トランジスタＴＦＴ及びストレージキャパシタＣｓｔは、第１基板１２０上に同一の工程により形成され得る。このため、図面より説明される薄膜トランジスタＴＦＴ及びストレージキャパシタＣｓｔは、画素部１００だけでなく、保持信号生成部４００などの周辺回路領域にも備えることができる。
【００６８】
また、以下に説明される実施例は、説明の便宜上、薄膜トランジスタＴＦＴとストレージキャパシタＣｓｔとが形成された第１基板１２０の一領域について説明する。
【００６９】
図４は、本発明の実施例による表示装置の断面図である。
【００７０】
図４に示すように、表示装置は、第１基板１２０と、第１基板１２０の第１領域に位置する薄膜トランジスタＴＦＴと、第２領域に位置するキャパシタＣとを備える。
【００７１】
薄膜トランジスタＴＦＴは、第１基板１２０上に形成されるゲート電極１２１と、ゲート電極１２１上に形成されるゲート絶縁膜１２２２ａと、ゲート絶縁膜１２２２ａ上に形成される活性層１２４ａと、活性層１２４ａ上に形成されるソース電極１２６及びドレイン電極１２８とを備える。また、活性層１２４ａとソース及びドレイン電極１２６、１２８との間には、抵抗性接触層１２４ｂが位置することができる。
【００７２】
ゲート電極１２１は、ゲートライン（図示せず）に電気的に接続される。また、ゲート電極１２１は、前記ゲートラインからゲート信号を受信する。
【００７３】
ゲート絶縁膜１２２２ａは、第１絶縁層〜３絶縁層１２２ａ、１２２ｂ、１２２ｃがゲート電極１２１上に順次積層されて形成される。
【００７４】
第３絶縁層１２２ｃ及び第２絶縁層１２２ｂは、異なるエッチング選択比を有する絶縁物質を含むことができる。この場合、工程上、第２絶縁層１２２ｂは、第３絶縁層１２２ｃのエッチング工程でエッチング阻止膜として使用可能である。したがって、第３絶縁層１２２ｃに対するエッチング工程において、第２絶縁層１２２ｂの下部構造物を保護することができ、第３絶縁層１２２ｃを十分にエッチングすることができる。
【００７５】
例えば、第１及び第３絶縁層１２２ａ、１２２ｃは、シリコン窒化物（ＳｉＮｘ）を含み、第１及び第３絶縁層１２２ａ、１２２ｃ間に位置する第２絶縁層１２２ｂは、シリコン酸化物を含むことができる。ここで、シリコン酸化物を含む第２絶縁層１２２ｂと、シリコン窒化物を含む第３絶縁層１２２ｃとのエッチング選択比は、約１：２０〜約１：８程度と相対的に高い。したがって、第３絶縁層１２２ｃに対するエッチング工程時、第２絶縁層１２２ｂがエッチング阻止膜の役割を十分に果たすことができる。
【００７６】
一般的に、シリコン酸化物は、絶縁特性を示す数値であるＢＶ（Ｂｒｅａｋ  Ｖｏｌｔａｇｅ）（単位：ＭＶ／ｃｍ）がシリコン窒化物より優れている。また、表面粗さ（ｒｏｕｇｈｎｅｓｓ）または表面均一度（ｕｎｉｆｏｒｍｉｔｙ）がシリコン窒化物より優れている。しかし、シリコン酸化物は厚く形成することが難しく、誘電率の面でシリコン窒化物より低い。また、水素を含むシラン（ＳｉＨ４）ガスを使用してシリコン窒化膜が形成されるため、表面粗さまたは表面均一度がシリコン酸化膜より低い。
【００７７】
ゲート絶縁膜１２２２ａは、ゲート電極１２１上に形成され、ゲート電極１２１とソース及びドレイン電極１２６、１２８とを電気的に絶縁する。本発明の実施例の場合、ゲート絶縁膜１２２２ａがシリコン酸化物を含む第２絶縁層１２２ｂを有するため、十分な絶縁特性を確保することができる。
【００７８】
より具体的には、第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）が約０．１未満の場合、第２絶縁層１２２ｂの厚さは相対的に薄くなり、化学気相蒸着方法で蒸着される第２絶縁層１２２ｂの厚さ均一度（ｔｈｉｃｋｎｅｓｓ  ｕｎｉｆｏｒｍｉｔｙ）が低くなり、リーク電流特性が低下する。反面、シリコン酸化物を含む第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）が約１．５を超えた場合、第１絶縁層１２２ａの厚さＴ１は相対的に大きくなり、窒化物の採用時に高められるキャパシタンスを十分に高めることができない。
【００７９】
また、第２絶縁層１２２ｂの厚さＴ２に対する第３絶縁層１２２ｃの厚さＴ３の比（Ｔ３／Ｔ２）が約２未満の場合、シリコン酸化物を含む第２絶縁層１２２ｂの厚さＴ２は相対的に薄く、所望のリーク電流特性を確保することができない。反面、第１絶縁層１２２ａの厚さＴ１に対する第３絶縁層１２２ｃの厚さＴ３の比（Ｔ３／Ｔ１）が約１２を超えた場合、第３絶縁層１２２ｃの厚さＴ３は過度に高く、薄膜トランジスタＴＦＴのゲート電極１２１にかかる電圧に対する敏感度（ｓｅｎｓｉｔｉｖｉｔｙ）が低くなり、ソース電極１２６及びドレイン電極１２８が第２絶縁層１２２ｂ及び第３絶縁層１２２ｃ間に形成できる段差を効果的に塗布することができない。
【００８０】
したがって、第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）は、約０．１〜約１．５であり、第２絶縁層１２２ｂの厚さＴ２に対する第３絶縁層１２２ｃの厚さＴ３の比（Ｔ３／Ｔ２）は、約２〜約１２であってもよい。
【００８１】
例えば、第１絶縁層１２２ａ、第２絶縁層１２２ｂ、及び第３絶縁層１２２ｃの厚さＴ１、Ｔ２、Ｔ３は、それぞれ約４００Å、約４００Å、及び約２０００Åであってもよい。他の例として、第１絶縁層１２２ａの厚さＴ１は、約８００Å〜約１０００Åであり、第２絶縁層１２２ｂの厚さＴ２及び第３絶縁層１２２ｃの厚さＴ３は、それぞれ約２００Å及び約２０００Åであってもよい。
【００８２】
活性層１２４ａは、ソース電極１２６及びドレイン電極１２８間にチャネル領域を有することができる。活性層１２４ａとソース電極１２６との間、活性層１２４ａとドレイン電極１２８との間には、抵抗性接触層１２４ｂが位置することができる。抵抗性接触層１２４ｂは、活性層１２４ａが非晶質シリコンを含み、ソース電極１２６及びドレイン電極１２８が金属を含む際に発生し得る接触抵抗を低減することができる。活性層１２４ａは、不純物がドープされていない非晶質シリコン（ａ−Ｓｉ）を含むことができる。抵抗性接触層１２４ｂは、Ｎ型またはＰ型の不純物がドープされた非晶質シリコンを含むことができる。このような活性層１２４ａは、ゲート電極１２１にゲート信号が供給されたとき、ソース電極１２６に供給された所定の電圧をドレイン電極１２８に供給する。
【００８３】
ゲート電極１２１は、活性層１２４ａのチャネル領域に対応するものの、離れて位置する。図４に示すように、ソース及びドレイン電極１２６、１２８の少なくとも１つの電極が活性層１２４ａの外の部分で第２絶縁層１２２ｂと直接接触した場合、ソース及びドレイン電極１２６、１２８とゲート電極１２１との間において、活性層１２４ａ及び抵抗性接触層１２４ｂの厚さだけ距離が減少する。したがって、距離に反比例するソース及びドレイン電極１２６、１２８とゲート電極１２１との間の寄生キャパシタンスは増加する。また、本発明の実施例によれば、誘電率が相対的に高い第１絶縁層１２２ａ及び第２絶縁層１２２ｃを採用するため、寄生キャパシタンスの増加は相対的に大きくなり得る。
【００８４】
また、ソース及びドレイン電極１２６、１２８の少なくとも１つの電極が第２絶縁層１２２ｂと接した場合、ソース及びドレイン電極１２６、１２８が、少なくとも活性層１２４ａ及び抵抗性接触層１２４ｂの厚さだけの段差を塗布しなければならないため、ソース及びドレイン電極１２６、１２８の剥離や、ソース及びドレイン電極１２６、１２８の副生成物によるショート問題が発生し得る。
【００８５】
したがって、具体的には図示しないが、ソース及びドレイン電極１２６、１２８が、活性層１２４ａの上側、すなわち、活性層１２４ａ及び抵抗性接触層１２４ｂと重なる領域にのみ位置することにより、ソース及びドレイン電極１２６、１２８とゲート電極１２１との間の寄生キャパシタンスの増加を抑制することができる。この場合、ゲート電極１２１とソース及びドレイン電極１２６、１２８との間には、第１絶縁層〜第３絶縁層１２２ａ、１２２ｂ、１２２ｃ、活性層１２４ａ、抵抗性接触層１２４ｂの合わせて５つの層が位置するため、ゲート電極１２１とソース及びドレイン電極１２６、１２８による寄生キャパシタンスの影響を低減することができる。また、ソース及びドレイン電極１２６、１２８の段差の塗布による問題をなくすことができる。
【００８６】
また、本実施例では、画素領域の薄膜トランジスタのみを挙げて説明しているが、保持信号生成部のような周辺回路部にも実質的に同一の工程により同じ形態の薄膜トランジスタ及びキャパシタを形成することができる。特に、周辺回路部の場合、画素領域に比べて比較的小さい寄生キャパシタンスでも信頼性に影響を及ぼすため、上述したような寄生キャパシタンスを低減することが要求され得る。
【００８７】
第１基板１２０の第１領域に隣接して位置する第２領域に形成されるキャパシタＣは、誘電膜１２２２ｂを介して第１電極１２３と第２電極１２９とが重なって形成される。
【００８８】
ここで、第１電極１２３は、薄膜トランジスタＴＦＴのゲート電極１２１と実質的に同じ物質を含むことができる。また、第１電極１２３は、薄膜トランジスタＴＦＴのゲート電極１２１と同一層に位置することができる。ここで、同一層に位置するという表現は、少なくとも１つ以上の膜を含む基底構造物上に同一の蒸着工程により蒸着され、パターニングされて形成された場合を意味する。
【００８９】
第２電極１２９は、薄膜トランジスタＴＦＴのソース及びドレイン電極１２６、１２８と同じ物質を含むことができる。また、第２電極１２９は、薄膜トランジスタＴＦＴのソース及びドレイン電極１２６、１２８と同一層に位置することができる。第２電極１２９は、薄膜トランジスタＴＦＴのドレイン電極１２８に電気的に接続され得る。
【００９０】
キャパシタＣが画素に備えられるストレージキャパシタＣｓｔで実現された場合、第１電極１２３は、ゲートライン（図示せず）と平行するように第１方向に配列されるストレージライン（図示せず）と一体に形成され得る。これとは異なり、キャパシタＣは、ストレージラインに電気的に接続され得る。したがって、第１電極１２３には、ストレージラインから提供される保持信号が印加される。液晶表示装置の場合、ストレージラインを介して第１電極１２３に共通電圧を印加することができる。しかし、有機発光表示装置の場合は、共通電圧が必ず必要なわけではない。
【００９１】
本発明の実施例の場合、キャパシタＣの誘電膜１２２２ｂは、第１絶縁層１２２ａと第２絶縁層１２２ｂとの積層構造を有する。すなわち、薄膜トランジスタＴＦＴのゲート絶縁膜１２２２ａに比べると、第３絶縁層１２２ｃが除去された状態で実現される。
【００９２】
すなわち、第１絶縁層１２２ａ及び第２絶縁層１２２ｂは、それぞれシリコン窒化物及びシリコン酸化物を含むため、誘電膜１２２２ｂは、シリコン窒化物とシリコン酸化物との積層構造を有する。
【００９３】
ここで、第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）が約０．１未満の場合、第２絶縁層１２２ｂの厚さは相対的に薄くなり、化学気相蒸着方法で蒸着される第２絶縁層１２２ｂの厚さ均一度が低くなり、シリコン酸化物の厚さが薄くなるため、第１電極１２３と第２電極１２９との間で発生し得る静電気を効果的に防止することができない。反面、シリコン酸化物を含む第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）が約１．５を超えた場合、第１絶縁層１２２ａの厚さＴ１は相対的に大きくなり、窒化物の採用時に高められるキャパシタンスを十分に高めることができない。
【００９４】
したがって、第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）は、約０．１〜約１．５であってもよい。例えば、第１絶縁層１２２ａ及び第２絶縁層１２２ｂの厚さＴ１、Ｔ２は、それぞれ約４００Å及び４００Åであってもよい。他の例として、第１絶縁層１２２ａの厚さＴ１は、約８００Å〜約１０００Åであり、第２絶縁層１２２ｂの厚さＴ２は、約２００Åであってもよい。
【００９５】
このように、本発明の実施例では、第２領域に形成されたゲート絶縁膜１２２２ａの所定の厚さを占める第３絶縁層１２２ｃを除去し、キャパシタＣの誘電膜１２２２ｂを実現することにより、第１電極１２３と第２電極１２９との間の距離を減少させ、キャパシタの静電容量を増加させることができる。
【００９６】
これは、キャパシタＣが画素に備えられるストレージキャパシタＣｓｔで実現された場合、静電容量が増大するに伴い、第１及び第２電極１２３、１２９の面積を減少させることができるため、高い開口率を実現するとともに、ストレージキャパシタの静電容量を確保することができる。
【００９７】
すなわち、図４に示す実施例によれば、薄膜トランジスタＴＦＴが形成された第１領域及びキャパシタＣが形成された第２領域は、第２領域から第３絶縁層１２２ｃが除去されるため、図４に示すように、前記第３絶縁層１２２ｃの厚さｄだけ段差が生じた構造で実現され、これにより、前記薄膜トランジスタの絶縁効果を上昇させるとともに、前記キャパシタによる静電容量を向上させることができる。
【００９８】
図５は、本発明の他の実施例による表示装置の断面図である。
【００９９】
ただし、図５に示す実施例は、キャパシタＣが形成された第２領域において、誘電膜がシリコン窒化物を含む第１絶縁層１２２ａ’で実現されるという点を除けば、図４に示す実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１００】
図５に示すように、表示装置は、第１基板１２０と、第１基板１２０の第１領域に形成される薄膜トランジスタＴＦＴと、第２領域に形成されるキャパシタＣとを備える。
【０１０１】
このとき、薄膜トランジスタＴＦＴの構造は、先の図４に示す実施例と実質的に同一である。したがって、それ以上の説明は省略する。第１基板１２０の第１領域に隣接して位置する第２領域に形成されるキャパシタＣは、誘電膜１２２ａ’を介して第１電極１２３と第２電極１２９とが重なる。
【０１０２】
誘電膜１２２ａ’は、第１絶縁層１２２ａ’の単一層構造で実現される。薄膜トランジスタＴＦＴのゲート絶縁膜１２２２ａ’に比べると、第２及び第３絶縁層１２２ｂ’、１２２ｃ’が除去された状態で実現される。例えば、誘電膜１２２ａ’の厚さは、約８００Å〜１０００Åであってもよい。他の例として、誘電膜１２２ａ’の厚さは、約２００Åであってもよい。
【０１０３】
本発明の実施例では、誘電率が高いシリコン窒化物によりキャパシタの誘電膜１２２ａ’を実現することにより、第１電極１２３と第２電極１２９との間の距離を減少させる。このため、キャパシタの静電容量を増大させることができる。
【０１０４】
キャパシタが画素に備えられるストレージキャパシタＣｓｔで実現された場合、静電容量が増大するに伴い、第１及び第２電極１２３、１２９の面積を減少させることができるため、高い開口率を実現するとともに、ストレージキャパシタの静電容量を確保することができる。
【０１０５】
すなわち、図５に示す実施例によれば、薄膜トランジスタＴＦＴが形成された第１領域及びキャパシタＣが形成された第２領域は、第２領域から第２及び第３絶縁層１２２ｂ’、１２２ｃ’が除去される。したがって、図５に示すように、第２及び第３絶縁層１２２ｂ’、１２２ｃ’の厚さｄ’だけ段差が生じた構造で実現される。結果として、薄膜トランジスタＴＦＴの絶縁効果を上昇させるとともに、キャパシタによる静電容量を向上させることができる。
【０１０６】
図６は、本発明の他の実施例による表示装置の断面図である。
【０１０７】
図６に示す実施例は、キャパシタが形成された第２領域において、第１電極及び第２電極にそれぞれ電気的に接続される透明導電電極がさらに形成されるという点を除けば、図４で説明された実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１０８】
図６に示す実施例は、キャパシタＣが画素に備えられるストレージキャパシタＣｓｔで実現された場合に適用されるものである。図６に示すように、キャパシタの第１及び第２電極１２３’、１２９’にそれぞれ電気的に接続される第１及び第２透明導電膜１３０、１３２が形成される。
【０１０９】
第１及び第２電極１２３’、１２９’は、不透明金属を含む。したがって、表示装置の透過領域が減少し、開口率が低下し得る。開口率の低下を防止するために、図６に示す実施例では、第１及び第２電極１２３’、１２９’の面積を最小化するとともに、第１及び第２電極１２３’、１２９’にそれぞれ接続される第１及び第２透明導電膜１３０、１３２の面積を拡大して静電容量を確保する。したがって、開口率低下の問題を解決することができる。
【０１１０】
ここで、第１及び第２透明導電膜１３０、１３２は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＴＯ（Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）などのような透明導電性物質を含むことができる。
【０１１１】
図６に示すように、第１及び第２透明導電膜１３０、１３２は、それぞれ第１及び第２電極１２３’、１２９’の端上部に一部重なる形態で実現され得る。これとは異なり、第１及び第２透明導電膜１３０、１３２は、それぞれ第１及び第２電極１２３’、１２９’を完全に覆う形態で実現されてもよい。また、これとは異なり、第１及び第２透明導電膜１３０、１３２が各画素の透過領域上に形成され、第１及び第２透明導電膜１３０、１３２の上部にそれぞれ第１及び第２電極１２３’、１２９’が位置してもよい。
【０１１２】
図７は、本発明の他の実施例による表示装置の断面図である。
【０１１３】
図７に示す実施例は、キャパシタが形成された第２領域において、第１電極１２３’及び第２電極１２９’にそれぞれ電気的に接続される透明導電膜１３０、１３２がさらに形成されるという点を除けば、図５の実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１１４】
図７に示す実施例は、キャパシタＣが画素に備えられるストレージキャパシタＣｓｔで実現された場合に適用されるものであり、図示のように、キャパシタの第１及び第２電極１２３’、１２９’にそれぞれ電気的に接続される第１及び第２透明導電膜１３０、１３２が形成されることを特徴とする。
【０１１５】
図６の実施例と比較して、第１及び第２電極１２３’、１２９’間に形成される誘電膜がシリコン窒化物で実現される第１絶縁層１２２ａ’の単一層構造で実現されるという点でその違いがあり、第１及び第２透明導電膜１３０、１３２が追加でさらに形成されることの目的は、図６の実施例と同一である。
【０１１６】
すなわち、第１及び第２電極１２３’、１２９’の面積を最小化し、第１及び第２電極１２３’、１２９’にそれぞれ接続される第１及び第２透明導電膜１３０、１３２の面積を拡大して静電容量を確保する一方で、開口率低下の問題を克服するためである。このとき、第１及び第２透明導電膜１３０、１３２に含まれた透明導電性物質は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＴＯ（Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）などを含むことができる。
【０１１７】
図８は、本発明の他の実施例による表示装置の断面図である。
【０１１８】
ただし、図８に示す実施例は、キャパシタＣが形成された第２領域において、誘電膜１２２２ｂ’が第１領域に形成された第１絶縁層〜第３絶縁層１２２ａ、１２２ｂ、１２２ｃで実現されるゲート絶縁膜１２２２ａ、活性層１２４ａ、及び抵抗性接触層１２４ｂの合わせて５つの層で実現されるという点を除けば、図４に示す実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１１９】
図８に示すように、表示装置は、第１基板１２０と、第１基板１２０の第１領域に形成される薄膜トランジスタＴＦＴと、第２領域に形成されるキャパシタＣとを備える。
【０１２０】
このとき、薄膜トランジスタＴＦＴの構造は、先の図４に示す実施例と実質的に同一である。したがって、それ以上の説明は省略する。第１基板１２０の第１領域に隣接して位置する第２領域に形成されるキャパシタＣは、誘電膜１２２２ｂ’を介して第１電極１２３と第２電極１２９とが重なる。
【０１２１】
前記誘電膜１２２２ｂ’は、前述したように、薄膜トランジスタＴＦＴのゲート絶縁膜１２２２ａに比べると、前記ゲート絶縁膜１２２２ａの上部に活性層１２４ａ及び抵抗性接触層１２４ｂをさらに含んで構成される。
【０１２２】
［表示装置の製造方法］
図９〜図１２は、本発明の実施例による表示装置の製造方法を説明するための断面図である。
【０１２３】
図９ａ〜図９ｄは、図４に示す実施例による表示装置の製造工程を示す断面図である。
【０１２４】
図９ａに示すように、薄膜トランジスタＴＦＴが形成される第１基板１２０の第１領域にゲート電極１２１を形成する。また、第１領域に隣接して位置し、キャパシタＣが形成される第２領域に第１電極１２３を形成する。
【０１２５】
ゲート電極１２１及び第１電極１２３は、導電性物質を含むことができる。導電性物質の例としては、クロム、アルミニウム、タンタル、モリブデン、チタン、タングステン、銅、銀などの金属、またはこれらの合金などを含むことができる。ゲート電極１２１及び第１電極１２３は、単一層で形成され得る。これとは異なり、ゲート電極１２１及び第１電極１２３は、物理的性質が異なる２つ以上の層を含むことができる。
【０１２６】
より具体的には、導電性物質を含む導電膜を、スパッタリング工程、物理化学気相蒸着工程などの蒸着工程により第１基板１２０上に形成する。その後、導電膜にフォトリソグラフィ工程のようなパターニング工程を行い、ゲート電極１２１及び第１電極１２３を形成する。
【０１２７】
図９ｂに示すように、ゲート電極１２１及び第１電極１２３が形成された第１基板１２０上に、ゲート絶縁膜１２２２ａと、非晶質シリコン層１２４ａ’と、不純物がドープされた非晶質シリコン層１２４ｂ’とを順次形成することができる。
【０１２８】
本発明の実施例によれば、ゲート絶縁膜１２２２ａは、第１絶縁層〜第３絶縁層１２２ａ、１２２ｂ、１２２ｃを含むことができる。第１及び第３絶縁層１２２ａ、１２２ｃは、シリコン窒化物を含む。第１及び第３絶縁層１２２ａ、１２２ｃ間に形成される第２絶縁層１２２ｂは、シリコン酸化物を含むことができる。
【０１２９】
ここで、第１絶縁層１２２ａの厚さＴ１に対する第２絶縁層１２２ｂの厚さＴ２の比（Ｔ２／Ｔ１）は、約０．１〜約１．５であり、第２絶縁層１２２ｂの厚さＴ２に対する第３絶縁層１２２ｃの厚さＴ３の比（Ｔ３／Ｔ２）は、約２〜約１２であり得る。このような厚さの比は、前述したように、ＢＶ特性、静電気特性、厚さ均一特性、静電容量などを考慮して決定され、これについては既に詳細に記述したので省略する。
【０１３０】
図９ｃに示すように、第１領域上に形成された非晶質シリコン層１２４ａ’及びドープされた非晶質シリコン層１２４ｂ’は、フォトリソグラフィ工程のようなパターニング工程により、それぞれ活性層１２４ａ及び抵抗性接触層１２４ｂに変化する。
【０１３１】
第２領域に形成された第３絶縁層１２２ｃは、非晶質シリコン層１２４ａ’及びドーフプされた非晶質シリコン層１２４ｂ’をパターニングする際に除去できる。この場合、ゲート絶縁膜１２２２ａに含まれた第３絶縁層１２２ｃは、活性層１２４ａと実質的に同一の側部エッチング面を有することができる。これとは異なり、別途のエッチング工程によっても除去可能である。
【０１３２】
ここで、第３絶縁層１２２ｃ及び第２絶縁層１２２ｂは、異なるエッチング選択比を有する絶縁物質を含むことができる。例えば、第３絶縁層１２２ｃ及び第２絶縁層１２２ｂは、それぞれシリコン窒化物及びシリコン酸化物を含むことができる。
【０１３３】
第２絶縁層１２２ｂが第３絶縁層１２２ｃとは異なるエッチング選択比を有するため、第２領域に形成された第３絶縁層１２２ｃが除去されるとき、第２絶縁層１２２ｂはエッチング阻止膜として使用可能である。
【０１３４】
より具体的には、シリコン窒化物を含む第２絶縁層１２２ｂとシリコン酸化物を含む第３絶縁層１２２ｃとのエッチング選択比は、１：２０〜１：８程度と相対的に高い。したがって、第３絶縁層１２２ｃのエッチング時、第２絶縁層１２２ｂはエッチング阻止膜として十分に使用可能である。
【０１３５】
図９ｄに示すように、第１領域の活性層１２４ａ及び抵抗性接触層１２４ｂ上には、抵抗性接触層１２４ｂとそれぞれ接触するソース／ドレイン電極１２６、１２８が形成され、第２領域には、第１電極１２３と重なる第２絶縁層１２２ｂ上に第２電極１２９が形成される。ソース電極１２６、ドレイン電極１２８、及び第２電極１２９は、スパッタリング、化学気相蒸着などの蒸着方法により形成され得る。
【０１３６】
具体的には、ソース電極１２６、ドレイン電極１２８、及び第２電極１２９がモリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）などの金属を含む場合、スパッタリング工程により導電膜を形成する。その後、導電膜をパターニングして、ソース電極１２６、ドレイン電極１２８、及び第２電極１２９を形成する。このとき、ソース電極１２６とドレイン電極１２８との間に露出する抵抗性接触層１２４ｂは、活性層１２４ａが露出するように除去可能である。
【０１３７】
ソース及びドレイン電極１２６、１２８の少なくとも１つの電極は、第２絶縁層１２２ｂと接触することができる。しかし、これとは異なり、ソース及びドレイン電極１２６、１２８が活性層１２４ａの上側にのみ形成されてもよい。この場合、ゲート電極１２１とソース及びドレイン電極１２６、１２８との間には、第１絶縁層〜第３絶縁層１２２ａ、１２２ｂ、１２２ｃ、活性層１２４ａ、及び抵抗性接触層１２４ｂの合わせて５つの層が位置する。したがって、ゲート電極１２１とソース及びドレイン電極１２６、１２８による寄生キャパシタンスの影響を最小化することができる。
【０１３８】
本発明の実施例では、第２領域において、誘電膜１２２２ｂが第３絶縁層１２２ｃを除く第２絶縁層１２２ｂ及び第１絶縁層１２２ａのみを含んでキャパシタを実現することにより、第１電極１２３と第２電極１２９との間の距離を減少させ、これにより、キャパシタの静電容量を増大させることができる。したがって、誘電膜１２２２ｂを採用するキャパシタＣの静電容量を増加させることができる。結果として、静電容量が増大するに伴い、第１及び第２電極１２３、１２９の面積を減少させることができるため、高い開口率を実現するとともに、ストレージキャパシタの静電容量を確保することができる。
【０１３９】
図９に示す実施例によれば、第２領域から第３絶縁層１２２ｃが除去される。したがって、図９ｄに示すように、第１領域及び第２領域が第３絶縁層１２２ｃの厚さｄだけ段差が生じる。これにより、薄膜トランジスタの絶縁効果を上昇させるとともに、キャパシタによる静電容量を向上させることができる。
【０１４０】
図１０ａ〜図１０ｄは、図５に示す表示装置の製造工程を示す断面図である。
【０１４１】
図１０に示す実施例は、キャパシタが形成された第２領域において、第３絶縁層だけでなく、第２絶縁層も除去され、第１電極及び第２電極の間に形成される誘電膜が第１絶縁層のみを含むという点を除けば、図９の実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１４２】
図１０ａは、図９ａの工程と同一である。すなわち、薄膜トランジスタＴＦＴが形成される第１基板１２０の第１領域にゲート電極１２１が形成される。また、第１領域に隣接して位置し、キャパシタＣが形成される第２領域に第１電極１２３が形成される。
【０１４３】
図１０ｂに示すように、ゲート電極１２１及び第１電極１２３を含む第１基板１２０上に、第１絶縁層１２２ａ’と、第２絶縁層１２２ｂ’と、第３絶縁層１２２ｃ’と、非晶質シリコン層１２４ａ’と、ドープされた非晶質シリコン層１２４ｂ’とを順次形成する。第１絶縁層１２２ａ’、第２絶縁層１２２ｂ’、及び第３絶縁層１２２ｃ’の厚さ比については、図９で説明したので省略する。
【０１４４】
図１０ｃに示すように、第１領域上に形成された非晶質シリコン層１２４ａ’及びドープされた非晶質シリコン層１２４ｂ’にフォトリソグラフィ工程のようなパターニング工程を行い、活性層１２４ａ及び抵抗性接触層１２４ｂに変化させる。前記パターニング工程において、第２領域に形成された第２絶縁層１２２ｂ’及び第３絶縁層１２２ｃ’は除去可能である。この場合、ゲート絶縁膜１２２２ａ’に含まれた第２絶縁層１２２ｂ’及び第３絶縁層１２２ｃ’は、活性層１２４ａと実質的に同一の側部エッチング面を有することができる。これとは異なり、第２領域に形成された第２絶縁層１２２ｂ’及び第３絶縁層１２２ｃ’は、別途のエッチング工程によって除去されもよい。
【０１４５】
第２絶縁層１２２ｂ’及び第１絶縁層１２２ａ’は、異なるエッチング選択比を有する絶縁物質を含むことができる。例えば、第２絶縁層１２２ｂ’及び第１絶縁層１２２ａ’は、それぞれシリコン酸化物及びシリコン窒化物を含むことができる。
【０１４６】
シリコン酸化物を含む第２絶縁層１２２ｂ’とシリコン窒化物を含む第１絶縁層１２２ａ’とのエッチング選択比は、約１：２０〜約１：８程度と相対的に高い。したがって、第２領域に位置する第２絶縁層１２２ｂ’を除去するとき、第１絶縁層１２２ａ’はエッチング阻止膜として使用可能である。したがって、第２絶縁層１２２ｂ’を十分に除去することができ、第１絶縁層１２２ａ’の下部構造物を効果的に保護することができる。
【０１４７】
図１０ｄに示すように、活性層１２４ａが形成された第１領域には、抵抗性接触層１２４ｂとそれぞれ接触するソース／ドレイン電極１２６、１２８を形成する。第２領域には、第１電極１２３と重なる第１絶縁層１２２ａ’上に第２電極１２９を形成する。
【０１４８】
図１０ｄに示すように、ソース及びドレイン電極１２６、１２８の少なくとも１つの電極が第１絶縁層１２２ａ’と接触することができる。これとは異なり、ソース及びドレイン電極１２６、１２８が活性層１２４ａの上側にのみ位置することができる。この場合、寄生キャパシタンスを低減できるという効果がある。
【０１４９】
図１１ａ〜図１１ｆは、図６に示す表示装置の製造工程を示す断面図である。
【０１５０】
本実施例は、キャパシタが形成された第２領域において、第１電極及び第２電極にそれぞれ電気的に接続される透明導電電極がさらに形成されるという点を除けば、図９で説明された実施例と実質的に同一である。したがって、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１５１】
図１１ａ、図１１ｃ、図１１ｄ、図１１ｅに示す工程は、それぞれ図９ａ、図９ｂ、図９ｃ、図９ｄに示す工程と実質的に同一である。しかし、本発明の実施例の場合、第２領域に形成された第１電極１２３’に電気的に接続される第１透明導電膜１３０と、第２電極１２９’に電気的に接続される第２透明導電膜１３２とをさらに形成する。
【０１５２】
この実施例は、キャパシタが画素に備えられるストレージキャパシタＣｓｔで実現された場合に適用されるものであり、第１及び第２電極１２３’、１２９’が不透明金属材質で実現されることによって発生する欠点、すなわち、表示装置の透過領域が減少し、開口率が低下するという問題を克服することができる。
【０１５３】
具体的には、図１１ｂ及び図１１ｆのステップが追加されることにより、第１及び第２電極１２３’、１２９’の面積を最小化することができる。また、第１及び第２電極１２３’、１２９’にそれぞれ接続される第１及び第２透明導電膜１３０、１３２の面積を拡大して静電容量を確保する一方で、開口率低下の問題を克服することができる。
【０１５４】
ここで、第１及び第２透明導電膜１３０、１３２に含まれた透明導電性物質の例としては、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＴＯ（Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）などを含むことができる。
【０１５５】
図１１ｂ及び図１１ｆの工程では、第１及び第２透明導電膜１３０、１３２がそれぞれ第１及び第２電極１２３’、１２９’の端上部に一部重なる形態で実現されるが、これは１つの実施例にすぎず、本発明の実施例はこれに限定されるものではない。
【０１５６】
例えば、第１及び第２透明導電膜１３０、１３２は、それぞれ第１及び第２電極１２３’、１２９’を完全に覆う形態で実現されてもよく、第１及び第２透明導電膜１３０、１３２が各画素の透過領域上に形成され、その上部の一領域にそれぞれ第１及び第２電極１２３’、１２９’が形成されてもよい。
【０１５７】
図１２ａ〜図１２ｆは、図７に示す実施例による表示装置の製造工程を示す断面図である。
【０１５８】
図１２に示す実施例は、図１０の実施例に比べると、キャパシタが形成された第２領域において、第１電極及び第２電極にそれぞれ電気的に接続される透明導電電極をさらに形成するステップが含まれるという点でその違いがあるため、同一の構成要素については同一の図面符号を付し、詳細な説明は省略する。
【０１５９】
すなわち、図１２ａ、図１２ｃ、図１２ｄ、図１２ｅに示す工程は、それぞれ図１０ａ、図１０ｂ、図１０ｃ、図１０ｄに示す工程と実質的に同一である。
【０１６０】
ただし、本発明の実施例の場合、第２領域に形成された第１電極１２３’に電気的に接続される第１透明導電膜１３０が形成されるステップ（図１２ｂ）と、第２電極１２９’に電気的に接続される第２透明導電膜１３２が形成されるステップ（図１２ｆ）とがさらに追加される。
【０１６１】
この実施例は、キャパシタが画素に備えられるストレージキャパシタＣｓｔで実現された場合に適用されるものであり、第１及び第２電極１２３’、１２９’が不透明金属材質で実現される場合に発生し得る、表示装置の透過領域が減少し、開口率が低下するという問題を克服することができる。
【０１６２】
すなわち、図１２ｂ及び図１２ｆのステップが追加されることにより、第１及び第２電極１２３’、１２９’の面積を最小化し、これらにそれぞれ接続される第１及び第２透明導電膜１３０、１３２の面積を拡大して静電容量を確保する一方で、開口率低下の問題を克服することができる。
【０１６３】
このとき、透明導電性物質は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＴＯ（Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ）などで実現され得る。
【０１６４】
また、図１２ｂ及び図１２ｆの工程では、第１及び第２透明導電膜１３０、１３２がそれぞれ第１及び第２電極１２３’、１２９’の端上部に一部重なる形態で実現されるが、これは１つの実施例にすぎず、本発明の実施例はこれに限定されるものではない。
【０１６５】
すなわち、第１及び第２透明導電膜１３０、１３２は、それぞれ第１及び第２電極１２３’、１２９’を完全に覆う形態で実現されてもよく、第１及び第２透明導電膜１３０、１３２が各画素の透過領域上に形成され、その上部の一領域にそれぞれ第１及び第２電極１２３’、１２９’が形成されてもよい。
【０１６６】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１６７】
１００    画素部
１１０    画素
１２０    第１基板
１２１    ゲート電極
１２３、１２３’    第１電極
１２６    ソース電極
１２８    ドレイン電極
１２９、１２９’    第２電極
１５０    第２基板
１５２    共通電極
１６０    液晶層
２００    ゲート駆動部
３００    データ駆動部
４００    保持信号生成部
５００    タイミング制御部
１２２１    画素電極
１２２ａ、１２２ｂ、１２２ｃ、１２２ａ’、１２２ｂ’、１２２ｃ’    絶縁層
１２４ａ    活性層
１２４ｂ    抵抗性接触層
１２２２ａ、１２２２ａ’    ゲート絶縁膜
１２２２ｂ、１２２２ｂ’    誘電膜
ＴＦＴ    薄膜トランジスタ
Ｃ    キャパシタ
【図１】
2011228610.tif 000003
【図２】
2011228610.tif 000004
【図３】
2011228610.tif 000005
【図４】
2011228610.tif 000006
【図５】
2011228610.tif 000007
【図６】
2011228610.tif 000008
【図７】
2011228610.tif 000009
【図８】
2011228610.tif 000010
【図９ａ】
2011228610.tif 000011
【図９ｂ】
2011228610.tif 000012
【図９ｃ】
2011228610.tif 000013
【図９ｄ】
2011228610.tif 000014
【図１０ａ】
2011228610.tif 000015
【図１０ｂ】
2011228610.tif 000016
【図１０ｃ】
2011228610.tif 000017
【図１０ｄ】
2011228610.tif 000018
【図１１ａ】
2011228610.tif 000019
【図１１ｂ】
2011228610.tif 000020
【図１１ｃ】
2011228610.tif 000021
【図１１ｄ】
2011228610.tif 000022
【図１１ｅ】
2011228610.tif 000023
【図１１ｆ】
2011228610.tif 000024
【図１２ａ】
2011228610.tif 000025
【図１２ｂ】
2011228610.tif 000026
【図１２ｃ】
2011228610.tif 000027
【図１２ｄ】
2011228610.tif 000028
【図１２ｅ】
2011228610.tif 000029
【図１２ｆ】
2011228610.tif 000030