(57)【要約】      （修正有）【課題】最低限のメモリを用いたＳＶＣ復号装置を提供する。【解決手段】復号回路は、入力ビットストリームに応じてターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１中間信号を生成する。記憶回路は、（１）前記第１中間信号を格納し、（２）（ａ）前記ターゲットレイヤの前記複数の係数を備える第２中間信号、又は（ｂ）前記ベースレイヤの前記複数の係数を備える第３中間信号を送信する。処理回路は、（１）記憶回路からフレームを読取る間にターゲットレイヤの係数とベースレイヤの係数との間で何度も切り替え、（２）ベースレイヤの係数をベースレイヤ情報に変換し、（３）ベースレイヤ情報をバッファし、バッファされたベースレイヤ情報は、いかなる時もフレームのマクロブロック行のサブセットを多く備え、（４）第２中間信号とバッファされたベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成する。【選択図】図４
2011259421.tif 000002
【特許請求の範囲】
【請求項１】
入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１の中間信号を生成するように構成された復号回路と、
（ｉ）前記第１の中間信号を格納し、（ｉｉ）（ａ）前記ターゲットレイヤの前記複数の係数を備える第２の中間信号、又は（ｂ）前記ベースレイヤの前記複数の係数を備える第３の中間信号を送信するように構成された記憶回路と、
（ｉ）前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替え、（ｉｉ）前記ベースレイヤの前記係数をベースレイヤ情報に変換し、（ｉｉｉ）前記ベースレイヤ情報をバッファし、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備え、（ｉｖ）前記第２の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するように構成された処理回路と、
を備えることを特徴とする装置。
【請求項２】
前記処理回路は、ベースレイヤ情報を格納及び／又は検索するように構成された第２の記憶回路を備えることを特徴とする請求項１に記載の装置。
【請求項３】
前記記憶回路と前記第２の記憶回路は、１つの集積回路で実現されることを特徴とする請求項２に記載の装置。
【請求項４】
前記処理回路は、前記第２の中間信号と前記第３の中間信号との間で選択するように構成されたレイヤスイッチング回路を備えることを特徴とする請求項１に記載の装置。
【請求項５】
前記処理回路は、前記複数の係数から前記ターゲットレイヤサンプルを生成するように構成された変換回路を備えることを特徴とする請求項１に記載の装置。
【請求項６】
前記処理回路は、マルチプレクサ回路を備えることを特徴とする請求項１に記載の装置。
【請求項７】
前記復号回路は、マクロブロック行フォーマットにおける前記ビットストリームを復号化することを特徴とする請求項１に記載の装置。
【請求項８】
前記復号回路は、より低分解能レイヤが全て完全に復号化される前に、最高解像度レイヤの復号化を開始することを特徴とする請求項１に記載の装置。
【請求項９】
入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１の中間信号を生成するための手段と、
（ｉ）前記第１の中間信号を格納し、（ｉｉ）（ａ）前記ターゲットレイヤの前記複数の係数を備える第２の中間信号、又は（ｂ）前記ベースレイヤの前記複数の係数を備える第３の中間信号を送信するように構成された記憶回路と、
（ｉ）前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替え、（ｉｉ）前記ベースレイヤの前記係数をベースレイヤ情報に変換し、（ｉｉｉ）前記ベースレイヤ情報をバッファし、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備え、（ｉｖ）前記第２の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するための手段と、
を備えることを特徴とする装置。
【請求項１０】
（Ａ）入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１の中間信号を生成するステップと、
（Ｂ）記憶回路に前記第１の中間信号を格納するステップと、
（Ｃ）（ａ）前記ターゲットレイヤの前記複数の係数を備える第２の中間信号、又は（ｂ）前記ベースレイヤの前記複数の係数を備える第３の中間信号を送信するステップと、  （Ｄ）前記記憶回路からフレームを読取る間に、前記ターゲットレイヤの前記係数と前記ベースレイヤの前記係数との間で何度も切り替えるステップと、
（Ｅ）前記ベースレイヤの前記係数をベースレイヤ情報に変換するステップと、
（Ｆ）前記ベースレイヤ情報をバッファするステップであって、前記バッファされたベースレイヤ情報は、いかなるときも前記フレームのマクロブロック行のサブセットを多く備えるステップと、
（Ｇ）前記第２の中間信号とバッファされた前記ベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するステップと、
を備えることを特徴とするスケーラブルビデオ符号化を実現するための方法。
【請求項１１】
ステップ（Ｄ）は、レイヤスイッチング回路を用いて、前記第２の中間信号と前記第３の中間信号との間で選択することを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
ステップ（Ｄ）は、変換回路を用いて、前記複数の係数から前記ターゲットレイヤサンプルを生成することを含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
ステップ（Ｄ）は、マルチプレクサ回路を用いることを含むことを特徴とする請求項１０に記載の方法。
【請求項１４】
ステップ（Ａ）は、マクロブロック行フォーマットにおける前記ビットストリームを復号化することを特徴とする請求項１０に記載の方法。
【請求項１５】
前記復号回路は、より低分解能レイヤが全て完全に復号化される前に、最高解像度レイヤの復号化を開始することを特徴とする請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ビデオ処理に係り、特に、Ｈ．２６４スケーラブルビデオ復号器におけるスケーラブルビデオ符号化及び／又はレイヤスイッチングのための方法及び／又は装置に関するものである。
【背景技術】
【０００２】
Ｈ．２６４  ＳＶＣ（Scalable Video Coding；スケーラブルビデオ符号化）は、空間スケーラビリティ（異なる画像サイズ）、品質スケーラビリティ（異なるビットレート）、及び時間スケーラビリティ（異なるフレーム率）を含む。空間スケーラビリティにおいては、ビデオが複数の空間分解能で符号化される。それぞれの空間分解能は、レイヤとして符号化される。より低分解能のデータと復号化されたサンプルは、より高い分解能を符号化するときにビットレートを低減するためのより高い分解能のデータ又はサンプルを予測するために用いられる。
【０００３】
図１を参照すると、空間スケーラビリティの２つのレイヤを処理するＨ．２６４  ＳＶＣ復号器３０が示される。復号器３０は、ベースレイヤストリーム（即ち、BASELAYER_STREAM）とターゲットレイヤストリーム（即ち、TARGETLAYER_STREAM）を受信する。その後、BASELAYER_STREAMは、Ｈ．２６４  ＣＡＢＡＣ／ＣＡＶＬＣ復号器３４によってベースレイヤ係数（即ち、BASELAYER_COEFFICIENTS）に復号化される。TARGETLAYER_STREAMは、Ｈ．２６４  ＣＡＢＡＣ／ＣＡＶＬＣ復号器４０によってターゲットレイヤ係数（即ち、TARGETLAYER_COEFFICIENTS）に復号化される。その後、BASELAYER_COEFFICIENTSは、変換段階回路３２に送信される。回路３２は、ベースレイヤ係数をベースレイヤ情報（即ち、BASELAYER_INFORMATION）に変換する。BASELAYER_INFORMATIONは、ベースレイヤピクチャの残差とイントラサンプルに加えて全てのマクロブロックの情報を含む。その後、BASELAYER_INFORMATIONは、メモリ３６に格納される。その後、BASELAYER_INFORMATIONは、変換段階回路３８に送信される。回路３８は、BASELAYER_INFORMATIONとTARGETLAYER_COEFFICIENTSの両方を受信する。その後、回路３８は、ターゲットレイヤサンプル（即ち、TARGETLAYER_SAMPLES）を送信する。
【０００４】
従来のアプローチにおいては、典型的にはハードウェアがレイヤによってＳＶＣレイヤを処理する。ハードウェアは１つのレイヤを復号化し、必要な情報を全て収集し、メモリに情報を格納し、その後、次のレイヤの復号化のために情報を用いる。次のレイヤが復号化された後、情報はすぐ上のレイヤのために用いられる。８つまでのレイヤがＳＶＣストリームにおいて符号化されるだろう。
【０００５】
従来のアプローチにおいては、典型的にはＨ．２６４  ＳＶＣ復号器３０が全てのBASELAYER_STREAMを復号化し、BASELAYER_INFORMATIONに関する情報を全て取得し、その後、メモリ３６にBASELAYER_INFORMATIONを格納するだろう。その後、復号処理では、BASELAYER_INFORMATIONは、TARGETLAYER_STREAMを復号化するためにメモリから検索されるだろう。現在のターゲットレイヤストリームが復号化された後、現在のターゲットレイヤは次のレイヤのためのベースレイヤになる。BASELAYER_INFORMATIONが全てのベースレイヤピクチャの残差とイントラサンプルに加えて全てのマクロブロック情報を含んでいるので、著しい量のメモリ容量が必要である。また、メモリが外部装置ならば、著しい量のバス帯域幅が必要だろう。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このアプローチが大量のメモリをベースレイヤ情報のために用いるので、ハードウェアでのインプリメンテーションは問題の原因となるかもしれない。情報がチップメモリに格納されれば、チップダイサイズは増加するだろう。情報が外部メモリに格納されれば、システム性能はバス帯域幅によって制限されるだろう。
【０００７】
必要最低限量のメモリを用いて、Ｈ．２６４  ＳＶＣビットストリームを復号化するためのチップを実現することは望ましいだろう。
【課題を解決するための手段】
【０００８】
本発明は、復号回路、記憶回路及び処理回路を備える装置に関する。復号回路は、入力ビットストリームに応じて、ターゲットレイヤの複数の係数とベースレイヤの複数の係数を有する第１の中間信号を生成するように構成されるだろう。記憶回路は、（ｉ）第１の中間信号を格納し、（ｉｉ）（ａ）ターゲットレイヤの複数の係数を備える第２の中間信号、又は（ｂ）ベースレイヤの複数の係数を備える第３の中間信号を送信するように構成されるだろう。処理回路は、（ｉ）記憶回路からフレームを読取る間にターゲットレイヤの係数とベースレイヤの係数との間で何度も切り替え、（ｉｉ）ベースレイヤの係数をベースレイヤ情報に変換し、（ｉｉｉ）ベースレイヤ情報をバッファし、バッファされたベースレイヤ情報は、いかなるときもフレームのマクロブロック行のサブセットを多く備え、（ｉｖ）第２の中間信号とバッファされたベースレイヤ情報に応じて、複数のターゲットレイヤサンプルを備える出力信号を生成するように構成されるだろう。
【０００９】
本発明の目的、特徴、及び利点は、（ｉ）レイヤスイッチングを提供し、（ｉｉ）Ｈ．２６４スケーラブルビデオ符号化と互換性があり、（ｉｉｉ）必要最低限のメモリ容量を用い、及び／又は（ｉｖ）効率的なインプリメンテーションを提供するビデオ処理回路及び／又は方法を提供することを含む。
【００１０】
これらと他の本発明の目的、特徴、及び利点は、以下の明細書と添付された特許請求の範囲と図面とから明らかになるだろう。
【図面の簡単な説明】
【００１１】
【図１】空間スケーラビリティの２つのレイヤを処理する典型的なＨ．２６４  ＳＶＣ復号器を示すブロック図である。
【図２】ベースレイヤピクチャとターゲットレイヤピクチャとの空間スケーラビリティの図である。
【図３】空間スケーラビリティの２つのレイヤの符号化を示すビットストリームの図である。
【図４】２つのレイヤの復号化を示す本発明のブロック図である。
【図５】ベースレイヤピクチャと縮小されたターゲットレイヤピクチャとの関係を示す図である。
【図６】２つのレイヤを有するレイヤスイッチング回路動作を示す図である。
【図７】３つのレイヤを有するレイヤスイッチング回路動作を示す図である。
【図８】スケーラブルビデオ符号化におけるレイヤのカスケージングを示す図である。
【図９】ベースレイヤとターゲットレイヤとのマクロブロック関係を示す図である。
【図１０】本発明の３つのレイヤの復号化を示す図である。
【図１１】マクロブロックのイントラリサンプリングのために必要とされるサンプルを示す図である。
【発明を実施するための形態】
【００１２】
本発明は、最低量のメモリ容量を用いてＨ．２６４スケーラブルビデオ符号化（ＳＶＣ）ビットストリームを復号化するための実施の形態を提供するだろう。係数とマクロブロック情報は異なるレイヤから並列して復号化されるだろう。ターゲットレイヤピクチャマクロブロック行のための所定の量のベースレイヤピクチャマクロブロック行の復号化によって、メモリに格納されたベースレイヤピクチャ情報は著しく削減されるだろう。このような情報を格納するために必要とされるメモリ容量が比較的小さいので、オンチップメモリが実現されるだろう。システム性能は外部メモリにアクセスするための必要性の除去によって増加されるだろう。本発明は、またハードウェアにおける空間スケーラビリティサポートを提供するだろう。
【００１３】
図２を参照すると、ベースレイヤピクチャ８２とターゲットレイヤピクチャ８４との空間スケーラビリティの図８０が示される。ベースレイヤ８２は、ターゲットレイヤ８４よりも低分解能を有するだろう。しかしながら、ベースレイヤ８２とターゲットレイヤ８４は同一の分解能を有しても良い。図８０は、空間スケーラビリティの２つのレイヤを示す。しかしながら、Ｈ．２６４規格では、空間スケーラビリティの８つまでのレイヤを実現することができる。
【００１４】
図３を参照すると、空間スケーラビリティの２つのレイヤの符号化を実現するビットストリーム図９０が示される。ベースレイヤピクチャとターゲットレイヤピクチャは、ベースレイヤストリーム９２とターゲットレイヤストリーム９４において符号化されるだろう。符号化されたベースレイヤピクチャ９６は、ベースレイヤストリーム９２に存在するだろう。符号化された（ターゲットレイヤピクチャ−ベースレイヤピクチャ）９８は、ターゲットレイヤストリーム９４に存在するだろう。図９０は、空間スケーラビリティの２つのレイヤのためのビットストリームを示す。しかしながら、ビットストリームは、２つ以上のレイヤ（図８に関連してより詳細に示される）に拡張されても良い。
【００１５】
空間スケーラビリティは、ターゲットレイヤストリーム９４における、ターゲットレイヤピクチャとベースレイヤピクチャとの差によってフォローされたベースレイヤストリーム９２におけるベースレイヤピクチャの符号化によってサポートされるだろう。ベースレイヤストリーム９２の復号化によって、ベースレイヤピクチャ８２は復元されるだろう。ベースレイヤストリーム９２とターゲットレイヤストリーム９４の両方の復号化によって、ターゲットレイヤピクチャ８４は復元されるだろう。ターゲットレイヤストリーム９４は、通常ターゲットレイヤピクチャとベースレイヤピクチャとの差のみを含むので、ターゲットレイヤピクチャ８４を構築するためにベースレイヤストリーム９２とターゲットレイヤストリーム９４の両方を復号化する必要がある。
【００１６】
図４を参照すると、本発明の好適な実施の形態に従って回路１００の図が示される。回路１００は、ＳＶＣ復号器として実現されるだろう。一例では、回路１００は、Ｈ．２６４  ＳＶＣ規格に準拠するだろう。しかしながら、回路１００は、他の規格及び／又は将来修正されるＨ．２６４規格に準拠しても良い。回路１００は、一般に、ブロック（又は回路）１０２、ブロック（又は回路）１０４、及びブロック（又は回路）１０６を備える。回路１０２は、ＣＡＢＡＣ／ＣＡＶＬＣ復号回路として実現されるだろう。回路１０４は、メモリとして実現されるだろう。一例では、メモリ１０４は、動的ランダムアクセスメモリ（ＤＲＡＭ）として実現されるだろう。一例では、メモリは静的ランダムアクセスメモリ（ＳＲＡＭ）として実現されるだろう。データが回路１０４の間でどのように転送されるかのさらなる詳細は、その全体が引用によって援用される米国特許第７，５３６，４８７号に見つけられるだろう。回路１０６は、処理回路として実現されるだろう。
【００１７】
回路１０２は、信号（例えば、INPUT）を受信する入力１２０、及び信号（例えば、COMB_COEFF）を送信する出力１２２を有するだろう。回路１０４は、信号COMB_COEFFを受信する入力１２４、信号（例えば、TARGET_COEFF）を送信する出力１２６、及び信号（例えば、BASE_COEFF）を送信する出力１２８を有するだろう。一例では、信号INPUTは、ベースレイヤビットストリーム（例えば、９２）とターゲットレイヤビットストリーム（例えば、９４）を含む結合信号であるだろう。一例では、信号COMB_COEFFは、ベースレイヤビットストリームとターゲットレイヤビットストリームからの係数の結合を含む信号であるだろう。一例では、信号TARGET_COEFFは、ターゲットレイヤからの係数であるだろう。一例では、信号BASE_COEFFは、ベースレイヤの係数であるだろう。ベースレイヤ係数とターゲットレイヤ係数は、回路１０４における異なるアドレス指定可能な領域から格納、及び／又は検索されるだろう。
【００１８】
回路１０６は、信号TARGET_COEFFを受信する入力１３０、信号BASE_COEFFを受信する入力１３２、及び信号（例えば、TARGET_SAMPLES）を送信する出力１５０を有するだろう。信号COMB_COEFFは、１つ以上のベースレイヤ係数と１つ以上のターゲットレイヤ係数を意味するだろう。信号TARGET_COEFFは、１つ以上のターゲットレイヤ係数を意味するだろう。信号BASE_COEFFは、１つ以上のベースレイヤ係数を意味するだろう。
【００１９】
回路１０６は、一般に、ブロック（又は回路）１０８、ブロック（又は回路）１１０、ブロック（又は回路）１１２、及びブロック（又は回路）１１４を備える。回路１０８は、レイヤスイッチング回路（図６に関連してより詳細に説明される）として実現されるだろう。回路１１０は、マルチプレクサ回路として実現されるだろう。回路１１２は、変換回路として実現されるだろう。回路１１４は、静的ランダムアクセスメモリ（ＳＲＡＭ）回路として実現されるだろう。
【００２０】
回路１０８は、信号（例えば、SEL）を送信する出力１３４を有するだろう。回路１１０は、信号TARGET_COEFFを受信する入力１３０、信号BASE_COEFFを受信する入力１３２、信号SELを受信する入力１３６、及び信号（例えば、COEFF_MUX）を送信する出力１３８を有するだろう。回路１１２は、信号COEFF_MUXを受信する入力１４０、信号（例えば、SRAM_1）を送信する出力１４２、信号（例えば、SRAM_2）を受信する入力１４４を有するだろう。回路１１４は、信号SRAM_1を受信する入力１４６、及び信号SRAM_2を送信する出力１４８を有するだろう。信号SRAM_1とSRAM_2は、変換回路１１２とメモリ１１４との間で送信される１つ以上の信号を意味するだろう。信号SRAM_1とSRAM_2は、バッファされた信号を意味するだろう。一例では、信号SRAM_1とSRAM_2は、ベースレイヤ情報を意味するだろう。
【００２１】
回路１１０は、信号COEFF_MUXとして変換段階回路１１２に送信するために、信号TARGET_COEFF又は信号BASE_COEFFのいずれかを動的に選択するだろう。回路１１０は、信号SELに応じて、信号COEFF_MUXを動的に生成するだろう。回路１００は、ハードウェアにおいて実現された２つのレイヤの並列処理を示す。しかしながら、２つ以上のレイヤの並列処理が実現されても良い。３つのレイヤの並列処理の一例が図１０において示される。実現されるレイヤの特定の数は特定の実施の形態のその設計基準を満たすために変更されるだろう。
【００２２】
回路１００は、ターゲットレイヤビットストリームのピクチャマクロブロック行を復号化することができるまでの間に、ベースレイヤビットストリームの必要なピクチャマクロブロック行のみを復号化することによって、復号処理中に必要とされるメモリ容量を最小化するだろう。信号INPUTは、復号回路１０２によって最初に復号化されるだろう。その後、復号信号COMB_COEFFは、メモリ１０４の対応するアドレス指定可能な領域に格納されるだろう。係数信号TARGET_COEFFと係数信号BASE_COEFFの両方は、後で適切なアドレス指定可能な領域から検索されるだろう。ＤＲＡＭ１０４は、マクロブロック行のユニットに信号TARGET_COEFFとBASE_COEFFを意味するデータを格納するだろう。レイヤスイッチング回路１０８は、行オフセットに基づいた係数と、ベースレイヤピクチャとターゲットレイヤピクチャとの比と、の間で選択するために用いられるだろう。ベースレイヤマクロブロック行の最小化によって、回路１００は１つのターゲットレイヤマクロブロック行を復号化するだろう。このアプローチは、信号SRAM_1とSRAM_2の処理のために必要とされるＳＲＡＭ１１４のメモリ容量を低減するだろう。
【００２３】
処理回路１０６は、ＤＲＡＭ１０４からフレームを読取る間に係数信号TARGET_COEFFと係数信号BASE_COEFFとの間で何度も切り替えるように構成されるだろう。係数信号BASE_COEFFは、変換回路１１２によってベースレイヤ情報に変換されるだろう。信号SRAM_1とSRAM_2は、ベースレイヤ情報を意味するだろう。信号SRAM_1とSRAM_2は、バッファされるだろう。信号SRAM_1とSRAM_2は、またフレームのマクロブロック行のサブセットを多く備えるだろう。出力信号TARGET_SAMPLESは、バッファされた信号として信号TARGET_COEFFと信号SRAM_1とSRAM_2に応じて、生成されるだろう。
【００２４】
図５を参照すると、レイヤスイッチ動作のためのベースレイヤピクチャと縮小されたターゲットレイヤピクチャ１７２との関係が示される。ターゲットレイヤピクチャ１７２は、ベースレイヤピクチャ１７０の分解能に縮小されるだろう。ベースレイヤピクチャ１７０と縮小されたターゲットレイヤピクチャ１７２との間でオフセットがあるだろう。レイヤスイッチング動作がユニットとしてのマクロブロック行を処理するので、行オフセットのみが図５において強調される。行オフセットは、ベースレイヤピクチャ１７０のトップから縮小されたターゲットレイヤピクチャ１７２のトップへのオフセットを意味する。
【００２５】
図６を参照すると、２つのレイヤのためにレイヤスイッチング回路１１０がどのように動くのかの一例が示される。レイヤスイッチング動作は、比と行オフセットに基づく。比は、ターゲットレイヤの分解能で割られたベースレイヤの分解能の基準化された比であるだろう。レイヤスイッチング回路１１０は、mb_row_phase_init構成とmb_row_phase_inc構成を有するだろう。mb_row_phase_init構成は、行オフセット精度をカバーするために十分な完全及び断片的なビットを含むだろう。mb_row_phase_inc構成は、比精度をカバーするために十分な完全及び断片的なビットを含むだろう。フェーズカウンタは、現在のmb_row_phaseを追跡するために実装されるだろう。以下の一例と表１は、フェーズカウンタが２つのレイヤの実施の形態のためにどのように動作するのかを示す：
mb_row_phase_init = 9.4
mb_row_phase_inc = 3.6
mb_row_phase_count = 0 at the beginning of a picture.
【００２６】
【表１】
2011259421.tif 000003
【００２７】
図７を参照すると、３つのレイヤのためにレイヤスイッチ動作がどのように動作するのかの一例が示される。３つのレイヤが示されているが、レイヤスイッチング動作は３つを超えるレイヤに拡張されても良い。以下の一例と表２は、フェーズカウンタが３つのレイヤのためにどのように作動するのかを示す：
tgt1_mb_row_phase_init = 15.6
tgt1_mb_row_phase_inc = 15.9
tgt2_mb_row_phase_init = 8.1
tgt2_mb_row_phase_inc = 12.7
tgt1_mb_row_phase_count = 0 at the beginning of a picture.
tgt2_mb_row_phase_count = 0 at the beginning of a picture.
【００２８】
【表２】
2011259421.tif 000004
【００２９】
図８を参照すると、スケーラブルビデオ符号化におけるレイヤのカスケージングが示される。ビットストリームの最初の２つのレイヤの復号化によって、ターゲットレイヤピクチャ１は復元されるだろう。ビットストリームの最初の３つのレイヤの復号化によって、ターゲットレイヤピクチャ２は復元されるだろう。一例では、８つまでのレイヤがビットストリームにおいて符号化されるだろう。
【００３０】
レイヤ差分符号体系がカスケードされるだろう。ベースレイヤストリームとターゲットレイヤ１ストリームを復号化した後に、結果ターゲットレイヤピクチャ１情報はターゲットレイヤ２ストリームのために新しいベースレイヤとして用いられるだろう。ターゲットレイヤ２ストリームは符号化されたターゲットレイヤピクチャ２とターゲットレイヤピクチャ１の差分であるだろう。ターゲットレイヤ３のベースレイヤのためにターゲットレイヤ２情報が適用されることによって、ターゲットレイヤピクチャ３は復元されるだろう。Ｈ．２６４規格においては、空間スケーラビリティの８つまでのレイヤがサポートされるだろう。
【００３１】
図９を参照すると、ベースレイヤとターゲットレイヤとのマクロブロック関係が示される。２つのレイヤのマクロブロック関係は、ターゲットレイヤにおける１つのマクロブロック行を復号化するために、ベースレイヤにおける情報のどのくらいのマクロブロック行が必要かを判断するために利用されるだろう。図９において示されるように、ベースレイヤピクチャにおける４つのマクロブロックがターゲットレイヤピクチャにおける９つまでのマクロブロックによって空間に基準化されるだろう。ターゲットレイヤにおけるマクロブロック番号０、１、２によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行０が必要である。ターゲットレイヤにおけるマクロブロック番号３，４，５によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行０、及びマクロブロック行１が必要である。ターゲットレイヤにおけるマクロブロック番号６、７、８によりマクロブロック行を復号化するために、ベースレイヤにおけるマクロブロック行１のみが必要である。マクロブロック行０のための情報がもはや必要でないとき、情報は廃棄されるだろう。
【００３２】
図１０を参照すると、ハードウェアにおける３つのレイヤの並列のハンドリングを示す回路１００’の一例が示される。３つのレイヤを表したが、８つまでのレイヤがＨ．２６４インプリメンテーションにおいて処理されるだろう。ベースレイヤストリーム、ターゲットレイヤ１ストリーム、及びターゲットレイヤ２ストリームのハンドリングが示される。ベースレイヤ係数、ターゲットレイヤ１係数、及びターゲットレイヤ２係数は、ＤＲＡＭメモリに格納されるだろう。ハードウェアは、メモリから係数を検索するだろう。その後、ハードウェアは、マクロブロック行のユニットにおいて動作のために毎回１つの係数を選択するだろう。
【００３３】
図１１を参照すると、マクロブロックのイントラリサンプリングのために必要とされるサンプルが示される。イントラリサンプリングは、４つのタップフィルターである。左側の余分な１列、トップの余分な１行、ボトムの余分な２行、及び右側の余分な２列が必要である。
【００３４】
ベースレイヤサンプルがターゲットレイヤにおいて用いられるためのイントラリサンプリング処理を経る必要があり、イントラリサンプリングが４つのタップフィルターであるので、余分な行と列はそれぞれのマクロブロックのために必要とされる。最悪のシナリオにおいては、ベースレイヤ情報の３つのマクロブロック行が必要である。Ｈ．２６４規格において指定される８つまでのレイヤ、及び３つのマクロブロック行メモリ容量がそれぞれのレイヤのために必要とされる。
【００３５】
本発明は、特にその好適な実施の形態に関して示され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更がなされるであろうことが当業者によって理解されるだろう。
【図１】
2011259421.tif 000005
【図２】
2011259421.tif 000006
【図３】
2011259421.tif 000007
【図４】
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【図５】
2011259421.tif 000009
【図６】
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【図７】
2011259421.tif 000011
【図８】
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【図９】
2011259421.tif 000013
【図１０】
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【図１１】
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