(57)【要約】【課題】トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において、低オン抵抗でありながら、セルのサイズを極力小さくすることができる半導体装置を提供する。【解決手段】半導体装置は、第一の導電型を有するベース層３と、ベース層３上に形成され、第二の導電型を有するソース層４と、ソース層４上に形成される絶縁膜５とを有する。さらに、ベース層４を貫通する複数のゲート構造ＧＴと、絶縁膜５およびソース層４を貫通し、ソース層４およびベース層３と電気的に接続する、複数の導電部８とを有する。また、ゲート構造ＧＴは、平面視において、ストライプ状に形成されている。また、導電部８がベース層３と接続する部分は、平面視においてストライプ状であり、ゲート構造ＧＴ間に形成されている。さらに、ゲート構造ＧＴと導電部８との間における、ソース層４とベース層３とが接触している部分の寸法は、０．３６μｍ以上である。【選択図】図２
2011091086.tif 000002
【特許請求の範囲】
【請求項１】
第一の導電型を有するベース層と、
前記ベース層上に形成され、第二の導電型を有するソース層と、
前記ソース層上に形成される絶縁膜と、
前記ベース層を貫通する、複数のゲート構造と、
前記絶縁膜および前記ソース層を貫通し、前記ソース層および前記ベース層と電気的に接続する、複数の導電部と、
前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、
前記ゲート構造は、
平面視において、ストライプ状に形成されており、
前記導電部が前記ベース層と接続する部分は、
平面視において、前記ゲート構造間において当該ゲート構造と隔てて、当該ゲート構造の前記ストライプ状の方向と平行に形成されており、
前記ゲート構造と前記導電部との間における、前記ソース層と前記ベース層とが接触している部分の寸法は、
０．３６μｍ以上、０．４３μｍ以下である、
ことを特徴とする半導体装置。
【請求項２】
第一の導電型を有するベース層と、
前記ベース層上に形成され、第二の導電型を有するソース層と、
前記ソース層上に形成される絶縁膜と、
前記ベース層を貫通する、複数のゲート構造と、
前記絶縁膜および前記ソース層を貫通し、前記ソース層および前記ベース層と電気的に接続する、複数の導電部と、
前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、
前記ゲート構造は、
平面視において、ストライプ状に形成されており、
前記導電部が前記ベース層と接続する部分は、
平面視において、前記ゲート構造間において当該ゲート構造と隔てて、当該ゲート構造の前記ストライプ状の方向に島状に並んで形成されており、
前記導電部が前記ベース層と接続していない領域における、前記ゲート構造間の前記ソース層と前記ベース層とが接触している部分の寸法は、
０．３６μｍ以上である、
ことを特徴とする半導体装置。
【請求項３】
前記導電部は、
前記ソース層上面と接触しつつ、前記絶縁膜および前記ソース層を貫通しており、
前記ソース層上面と前記導電部とが接触する部分の寸法は、
１０ｎｍ以上、４０ｎｍ以下である、
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記導電部が前記ベース層と接続する部分の平面視形状は、
円形または楕円形である、
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
第一の導電型を有するベース層と、
前記ベース層上に形成され、第二の導電型を有するソース層と、
前記ソース層上に形成される絶縁膜と、
前記ベース層を貫通する、複数のゲート構造と、
前記絶縁膜および前記ソース層を貫通し、かつ、前記ソース層上面と接触しており、前記ソース層および前記ベース層と電気的に接続する、導電部と、
前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、
前記ソース層上面と前記導電部とが接触する部分の寸法は、
１０ｎｍ以上、４０ｎｍ以下である、
ことを特徴とする半導体装置。
【請求項６】
前記ソース層および前記ベース層は、
シリコンまたは炭化シリコンから成る、
ことを特徴とする請求項１、請求項２および請求項５のいずれか１つの請求項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、トレンチゲート構造を有する電力用半導体装置に関するものである。
【背景技術】
【０００２】
電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の高電圧素子を有する半導体装置が知られている。また、パワーＭＩＳＦＥＴにおいては、「縦型」や「横型」と呼ばれるものが知られている。さらに、「縦型」においては、トレンチゲート構造と呼ばれるものも知られている。
【０００３】
ここで、ＭＩＳＦＥＴとは、チャネル形成領域（半導体）とゲート電極との間に、ゲート絶縁膜が介在された絶縁ゲート型電界効果トランジスタのことである。なお、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。
【０００４】
また、電流が半導体基板の厚さ方向に流れるものが「縦型」であり、電流が半導体基板の表面方向に流れるものが「横型」である。
【０００５】
また、ソース領域とドレイン領域との間のチャネル形成領域に、電子のチャネルができるものが「ｎ型」であり、正孔のチャネルができるものが「ｐ型」である。
【０００６】
また、トレンチゲート構造とは、半導体基板の主面に設けられた溝の内部に、ゲート絶縁膜を介在してゲート電極が設けられたゲート電極構造のことである。
【０００７】
トレンチゲート構造のＭＯＳＦＥＴにおいては、世代毎にセルの微細化が進んでいる（たとえば、特許文献１参照）。セルを微細化することで、単位面積あたりのチャネル領域を増加させることができるため、オン抵抗を低減することにつながり、導通時の損失を減らすことができる。
【０００８】
特許文献１に開示されているｎ型ＭＯＳＦＥＴを考えた場合、ｎ＋ソース領域とｐ＋コンタクト領域をストライプ上に配置すると、ｐ＋領域ではチャネルが形成されない。このため、オン抵抗の低減に限界があった。
【０００９】
このような問題を解決する技術として、たとえば特許文献２に係る技術が存在する。特許文献２に係る技術では、トレンチゲート構造に加え、コンタクト部もトレンチ構造（以後本願明細書中では、トレンチコンタクト構造と称する）としている。これにより、同一のデザインルールで、単位面積当たりのチャネル密度を高くでき、低オン抵抗が実現される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−１５７４３号公報
【特許文献２】特開２００９−８１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において、低オン抵抗を維持しつつ、セルの微細化がより進められることが望まれている。また、トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において、ソース電極に対するワイヤボンド処理を施すと、ゲート・ソース間において電気的ショートを引き起こすことがあった。したがって、ゲート・ソース間における電気的ショートを抑制しつつ、セルの微細化がより進められることが望まれている。
【００１２】
そこで、本発明は、トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において、低オン抵抗でありながら、セルのサイズを極力小さくすることができる半導体装置を提供することを目的とする。
【００１３】
また、トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において、ゲート・ソース間における電気的ショートの発生を抑制しつつ、セルのサイズを極力小さくすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、第一の導電型を有するベース層と、前記ベース層上に形成され、第二の導電型を有するソース層と、前記ソース層上に形成される絶縁膜と、前記ベース層を貫通する、複数のゲート構造と、前記絶縁膜および前記ソース層を貫通し、前記ソース層および前記ベース層と電気的に接続する、複数の導電部と、前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、前記ゲート構造は、平面視において、ストライプ状に形成されており、前記導電部が前記ベース層と接続する部分は、平面視において、前記ゲート構造間において当該ゲート構造と隔てて、当該ゲート構造の前記ストライプ状の方向と平行に形成されており、前記ゲート構造と前記導電部との間における、前記ソース層と前記ベース層とが接触している部分の寸法は、０．３６μｍ以上、０．４３μｍ以下である。
【００１５】
また、本発明に係る請求項２に記載の半導体装置は、第一の導電型を有するベース層と、前記ベース層上に形成され、第二の導電型を有するソース層と、前記ソース層上に形成される絶縁膜と、前記ベース層を貫通する、複数のゲート構造と、前記絶縁膜および前記ソース層を貫通し、前記ソース層および前記ベース層と電気的に接続する、複数の導電部と、前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、前記ゲート構造は、平面視において、ストライプ状に形成されており、前記導電部が前記ベース層と接続する部分は、平面視において、前記ゲート構造間において当該ゲート構造と隔てて、当該ゲート構造の前記ストライプ状の方向に島状に並んで形成されており、前記導電部が前記ベース層と接続していない領域における、前記ゲート構造間の前記ソース層と前記ベース層とが接触している部分の寸法は、０．３６μｍ以上である。
【００１６】
また、本発明に係る請求項５に記載の半導体装置は、第一の導電型を有するベース層と、前記ベース層上に形成され、第二の導電型を有するソース層と、前記ソース層上に形成される絶縁膜と、前記ベース層を貫通する、複数のゲート構造と、前記絶縁膜および前記ソース層を貫通し、かつ、前記ソース層上面と接触しており、前記ソース層および前記ベース層と電気的に接続する、導電部と、前記絶縁膜上に形成され、前記導電部と電気的に接続するソース電極とを、備え、前記ソース層上面と前記導電部とが接触する部分の寸法は、１０ｎｍ以上、４０ｎｍ以下である。
【発明の効果】
【００１７】
本発明の請求項１，２に記載の半導体装置では、いわゆるソース領域幅が少なくとも０．３６μｍ〜０．４３μｍである。したがって、トレンチゲート構造を有する半導体装置において、低オン抵抗でありながら、セルのサイズを極力小さくすることができる半導体装置を提供することが可能となる。
【００１８】
また、本発明の請求項５に記載の半導体装置では、ソース上面において導電部の一部が接触しており、当該接触部の寸法が少なくとも１０ｎｍ〜４０ｎｍである。したがって、ソース電極に対するワイヤボンドの際に発生する応力の一部が、導電部と接触するソース層の上面で吸収される。したがって、ゲート・ソース間ショートを抑制しつつ、セルのサイズを極力小さくすることができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の構成を示す平面図である。
【図３】実施の形態１に係る半導体装置の効果を説明するための図である。
【図４】実施の形態２に係る半導体装置の構成を示す平面図である。
【図５】実施の形態２に係る半導体装置の効果を説明するための図である。
【図６】実施の形態３に係る半導体装置の構成を示す平面図である。
【図７】実施の形態４に係る半導体装置の構成を示す拡大断面図である。
【図８】実施の形態４に係る半導体装置の効果を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２１】
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の断面構造を示す図である。
【００２２】
以下の説明において、「ｎ＋型」とは、「ｎ型」と同じ導電型で、当該「ｎ型」よりも不純物濃度が高いことを意味する。また、「ｎ−型」とは、「ｎ型」と同じ導電型で、当該「ｎ型」よりも不純物濃度が低いことを意味する。また、「ｐ＋型」とは、「ｐ型」と同じ導電型で、当該「ｐ型」よりも不純物濃度が高いことを意味する。なお、以下の説明では、「ｐ−型」には言及しないので、当該「ｐ−型」の説明も省略する。
【００２３】
さて、図１に示すように、本実施の形態に係る半導体装置は、半導体基板１、エピタキシャル層２、ベース層３、ソース層４、絶縁膜５、ゲート電極６、ゲート絶縁膜７、導電部８、ソース電極９およびドレイン電極１０を、備えている。
【００２４】
半導体基板１は、ｎ＋型であり、ドレイン領域として機能する。半導体基板１の下面側には、ドレイン電極１０が形成されている。他方、当該半導体基板１上面には、エピタキシャル成長により、エピタキシャル層（ドリフト層と理解することができる）２が形成されている。当該エピタキシャル層２は、ｎ−型である。当該エピタキシャル層２の上方には、トレンチゲート型ＭＩＳＦＥＴ（または、ＭＯＳＦＥＴ）が形成されている。
【００２５】
具体的に、エピタキシャル層２上には、ベース層３が形成される。ここで、ベース層３は、ｐ型である。また、当該ベース層３上には、ソース層４が形成されている。ここで、ソース層４は、ｎ＋型である。また、ソース層４およびベース層３を貫通する、複数のトレンチゲート構造ＧＴが形成されている。
【００２６】
当該トレンチゲート構造ＧＴは、次の工程により作成される。まず、写真製版処理およびエッチング処理により、ソース層４およびベース層３を貫通する、複数のトレンチが形成する。そして、当該トレンチ内に、ゲート絶縁膜７を成膜し、当該ゲート絶縁膜７上にポリシリコン等から成るゲート電極６を形成する。これにより、図１に示すように、トレンチ内を充填するようにトレンチゲート構造ＧＴが形成される。つまり、ゲート絶縁膜７を介して、ゲート電極６は、ベース層３の側面およびソース層４の側面と、接触している。なお、トレンチゲート構造ＧＴの底部は、エピタキシャル層２の上部に至っている。
【００２７】
また、ソース層４上には、絶縁膜５が形成されている。絶縁膜５およびソース層４を貫通する、複数の導電部８が形成されている。ここで、断面図である図１に示すように、絶縁膜５内における導電部８の幅は、ソース層４内における導電部８の幅より大きい。したがって、導電部８の一部は、ソース層４の上面と接触している。
【００２８】
また、当該導電部８の底面は、ベース層３の上面（より具体的には、ベース層３の表面に形成されたｐ＋型のコンタクト領域１１）と電気的に接続している。つまり、トレンチコンタクト構造が形成されている。ここで、コンタクト領域１１は、周知のように、ベース層３の一部構成として、導電体８とベース層３との電気的接触抵抗低減の目的で形成される。また、図７に示すように、導電部８の側面部は、ソース層４とも電気的に接続している。
【００２９】
当該導電部８（トレンチコンタクト構造）は、次の工程により作成される。まず、写真製版処理およびエッチング処理により、絶縁膜５およびソース層４を貫通する、複数のトレンチが形成する。そして、当該トレンチ内に、導電体の積層構造を充填する。これにより、図１に示すように、トレンチ内を充填するように導電部８が形成される（つまり、トレンチコンタクト構造が形成される）。なお、積層構造を構成する導電体は、例えばアルミニウム、チタン、窒化チタン、タングステンなどである。
【００３０】
また、絶縁膜５上には、ソース電極９が形成されている。つまり、絶縁膜５は、ソース電極９とゲート電極６とが電気的に絶縁されるために、設けられている。ここで、ソース電極９の下面と導電部８の上面とは電気的に接続している。したがって、導電部８を介して、ソース電極９は、ベース層３の上面およびソース層４の側面と、電気的に接続される。
【００３１】
図２は、本実施の形態に係る半導体装置の構成を示す平面図である。具体的に、図２は、図１に示した半導体装置を上方向から見た図であり、図面簡略化の観点より、ソース電極９、絶縁膜５および導電部８の図示を省略している。なお、図２のＡ−Ａ断面が、図１の断面図である。
【００３２】
図２に示すように、平面視において、トレンチゲート構造ＧＴは、ストライプ状に形成されている。トレンチゲート構造ＧＴは、図１の表裏方向に延設されていることが分かる。
【００３３】
また、図２に示すように、平面視において、導電部８とベース層３とが接続する部分（コンタクト領域１１）が、ストライプ状に形成されている。ここで、導電部８とベース層３とが接続する部分（コンタクト領域１１）は、トレンチゲート構造ＧＴと図２の左右方向に所定の距離だけ隔てて形成されている。さらに、導電部８とベース層３とが接続する部分（コンタクト領域１１）のストライプの方向は、トレンチゲート構造ＧＴのストライプの方向と平行である。さらに、図２の左右方向において、トレンチゲート構造ＧＴ間に、一の導電部８とベース層３とが接続する部分（コンタクト領域１１）が形成されている。
【００３４】
したがって、平面視において、図２の左右方向に沿って、ストライプ状のトレンチゲート構造ＧＴ、ストライプ状のソース層４、ストライプ状の導電部８とベース層３とが接続する部分（コンタクト領域１１）、ストライプ状のソース層４およびストライプ状のトレンチゲート構造ＧＴが、当該順に周期的に形成されている。
【００３５】
図２においてコンタクト領域１１が現れている部分は、ソース層４と接触していないベース層３の部分である（つまり、導電部８と接触しているベース層３の部分である）。これに対して、図２においてソース層４が現れている部分は、ソース層４とベース層３とが接触している部分である。
【００３６】
本実施の形態に係る半導体装置では、ソース領域幅Ｌの寸法は、０．３６μｍ以上である。ここで、ソース領域幅Ｌとは、一の線状のソース層４の幅、つまり、一のソース層４の図２の左右方向の幅であり、図２の左右方向におけるトレンチゲート構造ＧＴと導電部８（コンタクト領域１１）との間における、ソース層４とベース層３とが接触している部分の寸法のことである。
【００３７】
以上のように、本実施の形態では、ソース領域幅Ｌの寸法は、０．３６μｍ以上である。したがって、半導体装置セルの微細化によるチャネル密度向上が可能で、低オン抵抗を実現することができる。
【００３８】
図３は、ソース領域幅Ｌと半導体装置のオン抵抗との関係を示すデータ図である。ここで、図３の横軸は、ソース領域幅Ｌ（μｍ）であり、図３の縦軸は、トランジスタセルのオン抵抗値（任意単位）である。
【００３９】
図３に示すように、ソース領域幅Ｌが０．３６μｍ以上であるとき、低オン抵抗が実現され、ソース領域幅Ｌが０．３６μｍより小さくなると、急激に、約１０倍程度、オン抵抗は上昇する。このように、ソース領域幅Ｌが０．３６μｍより小さくなると急激にオン抵抗は上昇するのは、ソース領域幅Ｌが狭くなることで、ソース層４からベース層３への電子の供給量が減少するからである。換言すると、ソース領域幅Ｌが０．３６μｍ以上であれば、ソース層４からベース層３への電子の供給を確保することができる。
【００４０】
当該図３のデータから、オン抵抗が許容できる大きさの範囲で、ソース領域幅Ｌを極力小さくできる、当該ソース領域幅Ｌは、０．４μｍ以上、０．４３μ以下である。当該範囲では、図３に示すように、オン抵抗は多少増加するものの、当該オン抵抗の上昇は許容できる範囲である。なお、０．４３μｍより大きなソース領域幅Ｌを採用したとしても、低オン抵抗は維持されるが、デバイスの微細化の要請には反する。
【００４１】
なお、図１，２に示す構成においてソース領域幅Ｌを０．３６μｍとすることにより、低オン抵抗を維持しつつ、トランジスタセルのサイズが最小となる半導体装置を提供することができる。
【００４２】
＜実施の形態２＞
図４は、本実施の形態に係る半導体装置の構成を示す平面図である。具体的に、図４は、図１に示した半導体装置を上方向から見た図であり、図面簡略化の観点より、ソース電極９、絶縁膜５および導電部８の図示を省略している。なお、図４のＢ−Ｂ断面が、図１の断面図である。なお、図１の断面構造の説明は、実施の形態１を参照されたい。
【００４３】
図２，４の比較から分かるように、実施の形態１に係る半導体装置と実施の形態２に係る半導体装置とは、平面視構造が相違する。両実施の形態において、導電部８とベース層３とが接続する部分の形態が異なる。
【００４４】
図４に示す構成では、平面視において、トレンチゲート構造ＧＴは、ストライプ状に形成されている。トレンチゲート構造ＧＴは、図１の表裏方向に延設されていることが分かる。
【００４５】
また、図４に示すように、平面視において、導電部８とベース層３とが接続する部分（コンタクト領域１１）が、島状に点在して形成されている。ここで、導電部８とベース層３とが接続する部分（コンタクト領域１１）は、トレンチゲート構造ＧＴと、図４の左右方向に所定の距離だけ隔てて形成されている。さらに、導電部８とベース層３とが接続する部分（コンタクト領域１１）は、互いに所定の距離だけ離れて、トレンチゲート構造ＧＴのストライプの方向に沿って並んで形成されている。つまり、図４の左右方向において、トレンチゲート構造ＧＴ間に、上記ストライプ方向に沿って並んでいる複数の、導電部８とベース層３とが接続する部分（コンタクト領域１１）が存在している。
【００４６】
したがって、平面視において、図４のＢ−Ｂ断面線に沿っては、ストライプ状のトレンチゲート構造ＧＴ、ソース層４、導電部８とベース層３とが接続する部分（コンタクト領域１１）、ソース層４およびストライプ状のトレンチゲート構造ＧＴが、当該順に周期的に形成されている。これに対して、平面視において、図４のＣ−Ｃ線に沿っては、ストライプ状のトレンチゲート構造ＧＴ、ソース層４およびストライプ状のトレンチゲート構造ＧＴが、当該順に周期的に形成されている。
【００４７】
図４においてコンタクト領域１１が現れている部分は、ソース層４と接触していないベース層３の部分である（つまり、導電部８と接触しているベース層３の部分である）。これに対して、図４においてソース層４が現れている部分は、ソース層４とベース層３とが接触している部分である。
【００４８】
なお、本実施の形態では、導電部８とベース層３とが接続する部分の平面視形状は、矩形状である。ここで、図４では、平面視形状が長方形である形態が例示されている。
【００４９】
以上から分かるように、本実施の形態に係る半導体装置では、２種類のソース領域幅Ｌ１，Ｌ２が存在する。ここで、ソース領域幅Ｌ１とは、一のソース層４において図４の左右方向に着目して、トレンチゲート構造ＧＴと導電部８（コンタクト領域１１）との間における、ソース層４とベース層３とが接触している部分の寸法のことである。他方、ソース領域幅Ｌ２とは、一のソース層４において図４の左右方向に着目して、トレンチゲート構造ＧＴ間におけるソース層４の幅である。つまり、ソース領域幅Ｌ２は、導電部８がベース層３と接続していない領域における、トレンチゲート構造ＧＴ間の、ソース層４とベース層３とが接触している部分の寸法のことである。
【００５０】
本実施の形態に係る半導体装置では、ソース領域幅Ｌ２の寸法は、０．３６μｍ以上である。
【００５１】
以上のように、本実施の形態では、ソース領域幅Ｌ２の寸法は、０．３６μｍ以上である。したがって、たとえソース領域幅Ｌ１が０．３６μｍより小さい場合であっても、ソース領域幅Ｌ２が０．３６μｍ以上を確保しているので、半導体装置セルの微細化によるチャネル密度向上が可能で、低オン抵抗を実現することができる。換言すれば、たとえソース領域幅Ｌ１が０．３６μｍより小さい場合であっても、ソース領域幅Ｌ２が０．３６μｍ以上を確保しているので、図３で示した急激なオン抵抗の上昇を回避することができる。
【００５２】
図５は、ソース領域幅Ｌ１と半導体装置のオン抵抗との関係を示すデータ図である。ここで、図５の横軸は、ソース領域幅Ｌ１（μｍ）であり、図４の縦軸は、トランジスタセルのオン抵抗値（任意単位）である。また、図５のデータでは、ソース領域Ｌ２は０．３６μｍ以上である。
【００５３】
図５に示すように、ソース領域幅Ｌ２が０．３６μｍ以上確保されていれば、ソース領域幅Ｌ１が０．３６μｍより小さくなっても、低オン抵抗が実現され、急激なオン抵抗は上昇は発生しない。なお、図５では、ソース領域幅Ｌ１が０．３μｍまでのデータが記されているが、ソース領域幅Ｌ１が０．３μｍより小さくなったとしても、低オン抵抗は維持される。
【００５４】
このように、ソース領域幅Ｌ１が０．３６μｍより小さくなったとしても低オン抵抗が維持されるのは、ソース領域幅Ｌ２が０．３６μｍ以上であるので、ソース層４からベース層３への電子の供給を確保することができるからである。
【００５５】
なお、図１，４に示す構成においてソース領域幅Ｌ２を０．３６μｍとすることにより、低オン抵抗を維持しつつ、トランジスタセルのサイズが最小となる半導体装置を提供することができる。
【００５６】
＜実施の形態３＞
図６は、本実施の形態に係る半導体装置の構成を示す平面図である。具体的に、図６は、図１に示した半導体装置を上方向から見た図であり、図面簡略化の観点より、ソース電極９、絶縁膜５および導電部８の図示を省略している。なお、図６のＤ−Ｄ断面が、図１の断面図である。なお、図１の断面構造の説明は、実施の形態１を参照されたい。
【００５７】
図４，６の比較から分かるように、実施の形態２に係る半導体装置と実施の形態３に係る半導体装置とは、島状に点在している、導電部８とベース層３とが接続する各部分の平面視形状が相違する。
【００５８】
具体的に、実施の形態２では、導電部８とベース層３とが接続する各部分の平面視形状は、矩形状であった（図４では長方形を例示している）。これに対して、実施の形態３では、導電部８とベース層３とが接続する各部分の平面視形状は、円形または楕円形である（図６では楕円形を例示している）。
【００５９】
図６に示す構成では、平面視において、トレンチゲート構造ＧＴは、ストライプ状に形成されている。トレンチゲート構造ＧＴは、図１の表裏方向に延設されていることが分かる。
【００６０】
また、図６に示すように、平面視において、導電部８とベース層３とが接続する部分（コンタクト領域１１）が、島状に点在して形成されている。ここで、導電部８とベース層３とが接続する部分（コンタクト領域１１）は、トレンチゲート構造ＧＴと、図６の左右方向に所定の距離だけ隔てて形成されている。さらに、導電部８とベース層３とが接続する部分（コンタクト領域１１）は、互いに所定の距離だけ離れて、トレンチゲート構造ＧＴのストライプの方向に沿って並んで形成されている。つまり、図６の左右方向において、トレンチゲート構造ＧＴ間に、上記ストライプ方向に沿って並んでいる複数の、導電部８とベース層３とが接続する部分（コンタクト領域１１）が存在している。
【００６１】
したがって、平面視において、図６のＤ−Ｄ断面線に沿っては、ストライプ状のトレンチゲート構造ＧＴ、ソース層４、導電部８とベース層３とが接続する部分（コンタクト領域１１）、ソース層４およびストライプ状のトレンチゲート構造ＧＴが、当該順に周期的に形成されている。これに対して、平面視において、図６のＥ−Ｅ線に沿っては、ストライプ状のトレンチゲート構造ＧＴ、ソース層４およびストライプ状のトレンチゲート構造ＧＴが、当該順に周期的に形成されている。
【００６２】
図６においてコンタクト領域１１が現れている部分は、ソース層４と接触していないベース層３の部分である（つまり、導電部８と接触しているベース層３の部分である）。これに対して、図６においてソース層４が現れている部分は、ソース層４とベース層３とが接触している部分である。
【００６３】
なお、本実施の形態では、導電部８とベース層３とが接続する部分の平面視形状は、円形または楕円形である。ここで、図６では、平面視形状が楕円形状である形態が例示されている。
【００６４】
以上から分かるように、本実施の形態に係る半導体装置では、少なくとも２種類のソース領域幅Ｌ１１，Ｌ１２が存在する。ここで、ソース領域幅Ｌ１１とは、一のソース層４において図６の左右方向に着目して、トレンチゲート構造ＧＴと導電部８（コンタクト領域１１）との間における、ソース層４とベース層３とが接触している部分の最短寸法のことである。他方、ソース領域幅Ｌ１２とは、一のソース層４において図６の左右方向に着目して、トレンチゲート構造ＧＴ間におけるソース層４の幅である。つまり、ソース領域幅Ｌ１２は、導電部８がベース層３と接続していない領域における、トレンチゲート構造ＧＴ間の、ソース層４とベース層３とが接触している部分の寸法のことである。
【００６５】
本実施の形態に係る半導体装置では、ソース領域幅Ｌ１２の寸法は、０．３６μｍ以上である。
【００６６】
以上のように、本実施の形態では、ソース領域幅Ｌ１２の寸法は、０．３６μｍ以上である。したがって、実施の形態２で説明した同様の効果を奏する。つまり、たとえソース領域幅Ｌ１１が０．３６μｍより小さい場合であっても、ソース領域幅Ｌ１２が０．３６μｍ以上を確保しているので、半導体装置セルの微細化によるチャネル密度向上が可能で、低オン抵抗を実現することができる。換言すれば、たとえソース領域幅Ｌ１１が０．３６μｍより小さい場合であっても、ソース領域幅Ｌ１２が０．３６μｍ以上を確保しているので、図３で示した急激なオン抵抗の上昇を回避することができる。
【００６７】
このように、ソース領域幅Ｌ１１が０．３６μｍより小さくなったとしても低オン抵抗が維持されるのは、ソース領域幅Ｌ１２が０．３６μｍ以上であるので、ソース層４からベース層３への電子の供給を確保することができるからである。
【００６８】
なお、図１，６に示す構成においてソース領域幅Ｌ１２を０．３６μｍとすることにより、低オン抵抗を維持しつつ、トランジスタセルのサイズが最小となる半導体装置を提供することができる。
【００６９】
ところで、導電部８を形成するに際して、導電部８を構成する導電材料が充填されるコンタクトホールが形成される。当該コンタクトホールの形成には、写真製版処理やエッチング処理が施される。
【００７０】
ここで、本実施の形態で説明したように、導電部８とベース層３とのコンタクト平面形状を円形または楕円形とする。これにより、パターン微細化を行ったとしても、当該写真製版処理や当該エッチング処理におけるプロセスマージンを向上させることができる。
【００７１】
＜実施の形態４＞
本実施の形態に係る半導体装置の拡大断面図を、図７に示す。図７は、図１の導電部８周辺の構成を示す拡大断面図である。図１の断面構成については、実施の形態１に記載した通りである。つまり、本実施の形態に係る半導体装置においても、図１に示すように、トレンチゲート構造とトレンチコンタクト構造とを有する。
【００７２】
なお、図７において、一方のトレンチゲート構造から、他のトレンチゲート構造に向かう方向を、本実施の形態では「水平方向」と称する。つまり、図７の左右方向を、本実施の形態では「水平方向」と称する。
【００７３】
図７に示すように、導電部８は、絶縁膜５およびソース層４を貫通して形成されている。ここで、導電部８は、実施の形態１で説明したように、ソース電極９と、ソース層４およびベース層３とを、電気的に接続する部材である。本実施の形態では、水平方向において、導電部８は２種類の幅Ｄａ，Ｄｂを有する。ソース層４内に存する導電部８の水平方向の幅Ｄｂは、絶縁膜５内に存する導電部８の水平方向の幅Ｄａよりも小さい（Ｄｂ＜Ｄａ）。
【００７４】
したがって、図７に示すように、ソース層４の上面の一部において、導電部８が接触している。つまり、幅Ｄａから幅Ｄｂを差し引いた部分の導電部８が、ソース層４の上面と接している。
【００７５】
ここで、本実施の形態では、ソース層４の上面と導電部８とが接触している部分の寸法は、１０ｎｍ以上である。つまり、図７に示されている各寸法ｄ１は、１０ｎｍ以上である。
【００７６】
当該図７の構成は、次の工程により作成可能である。まず、絶縁膜５およびソース層４に対して、貫通孔を形成する。その後、絶縁膜５内の貫通孔の水平方向幅を広げるために、例えばフッ化水素酸などを用いて絶縁膜５のみに対してエッチング処理を施す。これにより、絶縁膜５およびソース層４内に、２種類の幅を有する貫通孔が形成される。ここで、絶縁膜５内の貫通孔の幅は、ソース層４内の貫通孔の幅よりも大きい。その後、当該２種類の幅を有する貫通孔に対して導電体を充填する。以上により、２種類の幅Ｄａ，Ｄｂを有する導電部８が、絶縁膜５およびソース層４内に貫通して形成される。
【００７７】
以上のように、本実施の形態では、導電部８の一部がソース層４の上面と接しており、各当該接している部分の寸法ｄ１は、１０ｎｍ以上である。つまり、ソース層４と導電部８とが接触する接触幅を、１０ｎｍ以上確保する。
【００７８】
これにより、ソース電極９に対するワイヤボンドの際に発生する応力が、導電部８と接触するソース層４の上面で吸収される。したがって、ゲート・ソース間ショートを低減することができる。
【００７９】
当該効果を、図８を用いて具体的に説明する。
【００８０】
図８は、ソース層４の上面と導電部８との接触する部分の寸法（接触幅）ｄ１と、ワイヤボンド時のゲート・ソース間のショート不良率とを、示す図である。図８の横軸は、寸法（接触幅）ｄ１（ｎｍ）である。他方、図８の縦軸は、ソース電極９に対するワイヤボンド時に発生するゲート・ソース間ショートによる不良率（％）である。
【００８１】
図８から分かるように、寸法（接触幅）ｄ１が１０ｎｍ以上である場合には、不良率は５％以下と低く、寸法（接触幅）ｄ１が１０ｎｍ未満となると、不良率が急激に上昇する。ソース層４の上面と導電部８とが全く接しない場合、つまりソース層４内の導電部８の水平方向幅と絶縁膜５内の導電部８の水平方向幅とが同一である場合には（ｄ１＝０の場合）、不良率は６０％に達する。
【００８２】
上記のように不良率が急激に上昇するのは、寸法（接触幅）ｄ１が１０ｎｍ未満である場合には、ソース電極９に対するワイヤボンド処理の際に発生する応力が、導電部８の底部であるベース層３（具体的に、コンタクト領域１１）に集中してしまう傾向にあるからである。当該応力の集中により、ベース層３と導電部８との接触部付近の構成が変形し、当該変形が、導電部８等を介したソース電極９とゲート電極６との電気的ショートを引き起こす。
【００８３】
他方、寸法（接触幅）ｄ１が１０ｎｍ以上の場合には、ワイヤボンド処理の際に発生する応力はソース層４上面にも分散され、ベース層３（コンタクト領域１１）に及ぼされる応力は緩和される。ベース層３に及ぼされる応力は緩和されるため、上記変形を抑制でき、結果として図８に示すようにゲート・ソース間ショートによる不良率をかなり小さくすることができる。
【００８４】
図８のデータから、ゲート・ソース間ショートによる不良率が許容できる大きさの範囲で、寸法（接触幅）ｄ１を極力小さくできる、当該寸法（接触幅）ｄ１は、１０ｎｍ以上、４０ｎｍ以下である。当該範囲では、図８に示すように、ゲート・ソース間ショートによる不良率は多少増加するものの、当該不良率の上昇は許容できる範囲である。なお、４０ｎｍより大きな寸法（接触幅）ｄ１を採用したとしても、ゲート・ソース間ショートによる不良率は０％とすることができるが、デバイスの微細化の要請には反する。
【００８５】
なお、図１，７に示す構成において寸法（接触幅）ｄ１を１０ｎｍとすることにより、上記ゲート・ソース間ショート不良率を抑制しつつ、トランジスタセルのサイズが最小となる半導体装置を提供することができる。
【００８６】
また、本実施の形態で説明した寸法ｄ１が１０ｎｍ以上である構成と、実施の形態１，２，３で説明したソース領域幅Ｌ，Ｌ２が０．３６μｍ以上である構成とを組み合わせても良く、本実施の形態に係る前者の構成のみを、図１，７に示す構造体に適用しても良い。
【００８７】
ここで、図１，７に示す構造体とは、ベース層３、ソース層４、絶縁膜５およびソース電極９を当該順に積層し、絶縁膜５およびソース層４に貫通して導電部８が形成された構造である。なお、導電部８は、ベース層３およびソース層４と、ソース電極９とを電気的に接続する。また、当該導電部８は、水平方向において、一方のトレンチゲート構造ＧＴと他方のトレンチゲート構造との間に存する。つまり、図１，７に示す構造体とは、特にソース領域幅を限定しない、トレンチゲート構造とトレンチコンタクト構造とを有する構成のことである。
【００８８】
上記した各実施の形態１〜４において、半導体基板１、エピタキシャル層２およびソース層４の各導電型を、ｎ型とし、ベース層３およびコンタクト領域１１の各導電型を、ｐ型とした。しかしながら、半導体基板１、エピタキシャル層２およびソース層４の各導電型を、ｐ型とし、ベース層３およびコンタクト領域１１の各導電型を、ｎ型としても良い。なお、当該場合には、半導体基板１の導電型はｐ＋型となり、エピタキシャル層２の導電型はｐ−型となり、ソース層４の導電型はｐ＋型となり、ベース層３の導電型はｎ型となり、コンタクト領域１１の導電型はｎ＋型となる。
【００８９】
また、上記した各実施の形態１〜４において、半導体基板１、エピタキシャル層２、ベース層３（コンタクト領域１１含む）およびソース層４は、半導体材料（特に、シリコンまたは炭化シリコン）から成る。
【符号の説明】
【００９０】
１  半導体基板、２  エピタキシャル層、３  ベース層、４  ソース層、５  絶縁膜、６  ゲート電極、７  ゲート絶縁膜、８  導電部、９  ソース電極、１０  ドレイン電極、１１  コンタクト領域、Ｌ，Ｌ１，Ｌ２，Ｌ１１，Ｌ１２  ソース領域幅、ＧＴ  トレンチゲート構造、ｄ１  寸法（接触幅）。
【図１】
2011091086.tif 000003
【図２】
2011091086.tif 000004
【図３】
2011091086.tif 000005
【図４】
2011091086.tif 000006
【図５】
2011091086.tif 000007
【図６】
2011091086.tif 000008
【図７】
2011091086.tif 000009
【図８】
2011091086.tif 000010