(57)【要約】【課題】複数チャネルのアナログ入力を処理するΔΣ変調器を備えたＡＤ変換器において、各アナログ入力間の信号の同時性を確保した信号処理することができ、量子化器の面積と消費電流の増加を抑えることができるΔΣ変調器を提供する。【解決手段】複数チャネルのアナログ入力信号をそれぞれ受けて積分する各対応する複数の積分器１１２，１２２と、複数の積分器１１２，１２２からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路２１０と、信号セレクト回路２１０からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する複数チャネルに共通の量子化器２２０と、量子化器２２０により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する積分器１１２，１２２にフィードバックする複数のＤＡ変換器１１４，１２４と、を備えた。【選択図】  図１
2011259191.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルのアナログ入力信号を処理するΔΣ変調器であって、
前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けて積分する各対応する複数の積分器と、
前記複数の積分器からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路と、
前記信号セレクト回路からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する量子化器と、
前記量子化器により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する前記積分器にフィードバックする複数のＤＡ変換器と、
を備えたことを特徴とするΔΣ変調器。
【請求項２】
前記複数の積分器は、それらの前段に設けられた各入力信号サンプリング回路によって前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けるように構成されていることを特徴とする請求項１に記載のΔΣ変調器。
【請求項３】
前記複数の積分器は、第１ΔΣ変調器における第１積分器および第２ΔΣ変調器における第２積分器として各構成され、
前記信号セレクト回路は、前記第１積分器および前記第２積分器の両積分器がそれらのアナログ入力信号をそれぞれ積分する積分期間では前記両積分器のうちの一方の出力を選択し、前記第１積分器および前記第２積分器がそれらによる各積分値をホールドするホールド期間では前記両積分器のうちの他方の出力を選択することを特徴とする請求項１または請求項２に記載のΔΣ変調器。
【請求項４】
前記量子化器は、前記第１積分器および前記第２積分器の両積分器のうちの一方の出力と他方の出力とを、前記積分期間および前記ホールド期間の切替わりに応じて順次交互に処理すること特徴とする請求項３に記載のΔΣ変調器。
【請求項５】
前記量子化器は、Ｎ（Ｎは１以上の任意の自然数）ビットで構成されるマルチビットＡＤ変換器であることを特徴とする請求項１乃至４のいずれか一項に記載のΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に適用されるΔΣ変調器に関し、より詳細には、複数チャネルのアナログ入力を処理する機能を有しＡＤ変換器を構成するに適合したΔΣ変調器に関する。
【背景技術】
【０００２】
一般的にオーバサンプルＡＤ変換器の基本回路方式であるΔΣ変調器は、図４の機能ブロック図に示すような構成を採る。即ち、このΔΣ変調器４００は、フォワード経路の積分器４１０、フィードバックループの量子化器４２０、および、ＤＡＣ（デジタルアナログ変換器）４３０を含んで構成される。
ΔΣ変調器４００の出力部である量子化器４２０の出力信号は、入力信号と量子化ノイズとの和を含んだ量子化信号（小ビットのデジタル信号）である。
この量子化ノイズは、連続的なアナログ信号を離散的なデジタル信号に変換する際に必然的に生じる誤差成分である。
【０００３】
量子化ノイズは、ΔΣ変調器が有するノイズシェーピングの作用によって、高域側にシフトされ、信号帯域内では減衰される。従って、ノイズシェーピングの作用を高めることによってＳ／Ｎ特性の改善を期待することができる。そして、ノイズシェーピングの作用を高めるための最も有効な手段は、積分器の次数を増やすことであり、１次数増加に対してオーバサンプル比の２乗に逆比例した量子化ノイズが減少される。
尚、積分器の次数を３次以上にする場合は、高次ループの安定性を考慮して、マルチビット量子化器で構成することになる。
【０００４】
マルチビット量子化器で構成したΔΣ変調器は、高次ノイズシェーピングの作用に加えて、量子化器の分解能が１ビット増すごとに量子化ノイズが６ｄＢ減少する特徴と、量子化器出力の変調器入力信号に対する追従性が向上し、変調器入力信号とＤＡＣ出力信号との差が小さくなるために積分器の消費電流が削減できるという特徴がある。
その反面、マルチビット量子化器は、一般的にＦＬＡＳＨ型ＡＤＣ（アナログデジタル変換器）で構成されるため、ビット数に応じて回路規模が大きくなることと、それに付随して消費電流が増加するといった課題がある。
また、上述のようなΔΣ変調器では、１つのΔΣ変調器は、１チャネルの入力信号のみを処理するため、複数チャネルの入力信号を処理するためには、チャネル数に応じたΔΣ変調器を並設する必要があった。
【０００５】
図５は、従来の２チャネルＡＤＣにおける、第１ΔΣ変調器と第２ΔΣ変調器とを併設した具体的な回路例を表す回路図である。
図５の２チャネルＡＤＣ５００における、第１ΔΣ変調器５１０および第２ΔΣ変調器５２０は、図４を参照して説明したΔΣ変調器の構成を具体的に示したものである。
第１ΔΣ変調器５１０は、フォワード経路の入力信号サンプリング回路５１１、積分器５１２を有し、更に、フィードバックループの量子化器５１３およびＤＡＣ５１４を含んで構成される。サンプリング回路５１１は、図示のように、アナログスイッチＳＷ１０１〜ＳＷ１０４を有する。そして、第１ΔΣ変調器５１０は、入力信号Ａに対して量子化信号Ｑａを得る。
【０００６】
第２ΔΣ変調器５２０は、同様に、フォワード経路の入力信号サンプリング回路５２１、積分器５２２を有し、更に、フィードバックループの量子化器５２３およびＤＡＣ５２４を含んで構成される。サンプリング回路５２１は、図示のように、アナログスイッチＳＷ２０１〜ＳＷ２０４を有する。そして、第２ΔΣ変調器５２０は、入力信号Ｂに対して量子化信号Ｑｂを得る。
尚、図５における各量子化器５１０および５２０、ならびに、ＤＡＣ５１４および５２４は、それぞれ１ビット構成であるが、これらはＮビット以上のマルチビット構成を採り得る。
図５の２チャネルＡＤＣ５００における、第１ΔΣ変調器５１０（第２ΔΣ変調器５２０）の構成の細部については、次の図６を併せ参照して詳述する。
【０００７】
図６は、図５の２チャネルＡＤＣの動作を表すタイミングチャートである。この図６には、第１ΔΣ変調器５１０および第２ΔΣ変調器５２０双方の動作が表されている。本例の場合これら双方の動作は同様である。このため、以下には、第１ΔΣ変調器５１０についてのみ詳述し、ここから容易に理解される第２ΔΣ変調器５２０に関する説明は第１ΔΣ変調器５１０に関する説明を援用してこれに替える。
【０００８】
このタイミングチャートに表された各部は、既述のアナログスイッチＳＷ１０１〜ＳＷ１０４およびアナログスイッチＳＷ２０１〜ＳＷ２０４を駆動する制御信号φによって各動作タイミングが制御される。
図６における入力信号ＡはＡ１、Ａ１′、Ａ２、Ａ２′、Ａ３・・・の順に入力される。また、入力信号ＢはＢ１、Ｂ１′、Ｂ２、Ｂ２′、Ｂ３・・・の順に入力される。
【０００９】
第１ΔΣ変調器５１０の入力信号サンプリング回路５１１では、アナログスイッチＳＷ１０１、キャパシタＣ１０、および、アナログスイッチＳＷ１０４が上述の順に直列接続され、更に、このキャパシタＣ１０の入力側端部と接地点との間にアナログスイッチＳＷ１０２が設けられ、且つ、キャパシタＣ１０の出力側端部と接地点との間にアナログスイッチＳＷ１０３が設けられておいる。そして、これら各アナログスイッチＳＷ１０１〜ＳＷ１０４とキャパシタＣ１０とによってスイッチトキャパシタ回路が構成されている。
【００１０】
以上の構成において、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ１０１とＳＷ１０３とが導通状態となり、アナログスイッチＳＷ１０２とＳＷ１０４とが非導通状態となる。この状態で、キャパシタＣ１０に入力信号Ａによる電荷を充電するサンプリング動作が行われる。
次にアナログスイッチ制御信号φがＬレベルのとき、入力信号サンプリング回路５１１のアナログスイッチＳＷ１０１とＳＷ１０３とが非導通状態となり、アナログスイッチＳＷ１０２とＳＷ１０４とが導通状態となる。この状態で、キャパシタＣ１０に充電されていた電荷は、積分器５１２のオペアンプＯＰ１に図示の如く接続されたコンデンサＣ１３に転送される。即ち、この状態で積分動作が行われる。
【００１１】
第１ΔΣ変調器５１０の積分器５１２は、オペアンプＯＰ１の反転入力端と非反転入力端がそれぞれ加算点及び接地点に接続されており、加算点とオペアンプＯＰ１の出力端との間には積分キャパシタＣ１３が接続されている。
この積分器５１２は、アナログスイッチ制御信号φがＬレベルのときに積分状態となり、サンプリング回路５１１およびＤＡＣ５１４から転送される電荷を積分して出力する。また、アナログスイッチ制御信号φがＨレベルのときにホールド状態となり、積分キャパシタＣ１３に蓄積された電荷を保持して出力する。
【００１２】
第１ΔΣ変調器の量子化器５１３は、例えばＦＬＡＳＨ型ＡＤＣ（アナログデジタル変換器）であり、積分器５１２の出力の正負を判定する。尚、量子化器５１３は、Ｎビット量子化器として、積分器５１２の出力をＮビットの量子化信号に変換し出力するように構成され得る。
第１ΔΣ変調器のＤＡＣ５１４は、量子化器５１３の量子化出力をＤＡ変換するように動作する。
このＤＡＣ５１４では、入力信号サンプリング回路５１１の出力端部と第１基準電位＋Ｖとの間に、アナログスイッチＳＷ１１１、キャパシタＣ１１、および、アナログスイッチＳＷ１１４が上述の順に直列接続されている。更に、キャパシタＣ１１のアナログスイッチＳＷ１１１側の端部と接地点との間、および、キャパシタＣ１１のアナログスイッチＳＷ１１４側の端部と接地点との間に、それぞれ、アナログスイッチＳＷ１１２およびＳＷ１１３が設けられている。そして、これらアナログスイッチＳＷ１１１〜ＳＷ１１４、および、キャパシタＣ１１によって、スイッチトキャパシタ回路が構成されている。
【００１３】
また、入力信号サンプリング回路５１１の出力端部と第２基準電位−Ｖとの間に、アナログスイッチＳＷ１２１、キャパシタＣ１２、および、ＳＷ１２４が上述の順に直列接続されている。更に、キャパシタＣ１２のアナログスイッチＳＷ１２１側の端部と接地点との間、および、キャパシタＣ１２のアナログスイッチＳＷ１２４側の端部と接地点との間に、それぞれ、アナログスイッチＳＷ１２２およびＳＷ１２３が設けられている。
そして、これらアナログスイッチＳＷ１２１〜ＳＷ１２４、および、キャパシタＣ１２によってスイッチトキャパシタ回路が構成されている。
更に、上述の両スイッチトキャパシタ回路におけるアナログスイッチＳＷ１１１〜ＳＷ１１４、および、アナログスイッチＳＷ１２１〜ＳＷ１２４を制御するスイッチ制御回路５１５が設けられている。
【００１４】
上述の構成において、アナログスイッチ制御信号φがＨレベルのときには、アナログスイッチＳＷ１１１とアナログスイッチＳＷ１１３、および、アナログスイッチＳＷ１２１とアナログスイッチＳＷ１２３は導通状態となる。同時に、アナログスイッチＳＷ１１２とアナログスイッチＳＷ１１４、および、アナログスイッチＳＷ１２２とアナログスイッチＳＷ１２４は非導通状態となる。そして、このときには、キャパシタＣ１１に第１基準電位＋Ｖによる電荷が蓄積され、同時に、キャパシタＣ１２に第２基準電位−Ｖによる電荷が蓄積されるサンプリング動作が行われる。
【００１５】
尚、ＤＡＣ５１４はＮビットＤＡＣとして、積分器５１２の出力に応じたＮビット量子化器の量子化出力を、キャパシタＣ１１、Ｃ１２で積分しＤＡ変換出力を得るように構成され得る。
既述のように、第１ΔΣ変調器５１０および第２ΔΣ変調器５２０は、それらの構成および作用について同様である。
即ち、第１ΔΣ変調器５１０における各アナログスイッチＳＷ１０１〜ＳＷ１０４、アナログスイッチＳＷ１１１〜ＳＷ１１４、および、アナログスイッチＳＷ１２１〜ＳＷ１２４に各対応して、第２ΔΣ変調器５２０では、各アナログスイッチＳＷ２０１〜ＳＷ２０４、アナログスイッチＳＷ２１１〜ＳＷ２１４、および、アナログスイッチＳＷ２２１〜ＳＷ２２４が設けられている。
【００１６】
また、第１ΔΣ変調器５１０における各キャパシタＣ１０〜Ｃ１３に対応して、第２ΔΣ変調器５２０では、各キャパシタＣ２０〜Ｃ２３が設けられている。
そして、上述のような各符号の割り当ては、図５および図６について同様である。
図６のタイミングチャートにおける時間区間（ａ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器５１０の入力信号サンプリング回路５１１はキャパシタＣ１０に入力信号Ａの時間区間（ａ）の部分Ａ１による電荷をサンプルする。
【００１７】
また、第２ΔΣ変調器５２０の入力信号サンプリング回路５２１はキャパシタＣ２０に入力信号Ｂの時間区間（ａ）の部分Ｂ１による電荷をサンプルする。
次に、時間区間（ｂ）において、アナログスイッチ制御信号φがＬレベルであり、第１ΔΣ変調器５１０の入力信号サンプリング回路５１１のキャパシタＣ１０にサンプルされ入力信号Ａの時間区間（ａ）の部分Ａ１の電荷が、積分器５１２のキャパシタＣ１３に転送され積分される。量子化器５１３は、積分器５１２の出力を量子化信号に変換し、出力する。
【００１８】
また、第２ΔΣ変調器５２０の入力信号サンプリング回路２のキャパシタＣ２０にサンプルされた入力信号Ｂ１よる電荷が、積分器５２２のキャパシタＣ２３に転送され積分される。量子化器５２３は、積分器５２２の出力を量子化信号に変換し出力する。
次に、時間区間（ｃ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器５１０の入力信号サンプリング回路５１１はキャパシタＣ１０に入力信号Ａ２による電荷をサンプルする。
【００１９】
ＤＡＣ５１４の２つのサンプリング回路は、それぞれキャパシタＣ１１に第１基準電位＋Ｖによる電荷を、キャパシタＣ１２に第２基準電位−Ｖによる電荷をサンプルする。
積分器５１２は、前フェーズである時間区間（ｂ）の積分結果を積分器のキャパシタＣ１３にホールドしている。そして、量子化器５１３は、時間区間（ｂ）の量子化器５１３の出力と同じ量子化信号を出力する。
【００２０】
一方、時間区間（ｃ）において、第２のΔΣ変調器５２０の入力信号サンプリング回路５２１はキャパシタＣ２０に入力信号Ｂの時間区間（ｃ）の部分Ｂ２による電荷をサンプルする。
ＤＡＣ５２４の２つのサンプリング回路は、それぞれキャパシタＣ２１に第１基準電位＋Ｖによる電荷を、キャパシタＣ２２に第２基準電位−Ｖによる電荷をサンプルする。
積分器５２２は、前フェーズの積分結果をそのキャパシタＣ２３にホールドしており、量子化器５２３は、時間区間（ｂ）における量子化器５２３の出力と同じ量子化信号を出力する。
【００２１】
次に、時間区間（ｄ）において、アナログスイッチ制御信号φがＬレベルであり、第１ΔΣ変調器５１０の入力信号サンプリング回路５１１のキャパシタＣ１０にサンプルされた入力信号Ａの時間区間（ｃ）の部分Ａ２による電荷が、積分器５１２のキャパシタＣ１３に転送され積分される。
ＤＡＣ５１４の２つのサンプリング回路のそれぞれのキャパシタＣ１１にサンプルされた第１基準電位＋Ｖによる電荷と、Ｃ１２にサンプルされた第２基準電位−Ｖによる電荷の何れかが、スイッチ制御回路５１５で選択され、積分器５１２のキャパシタＣ１３に転送され積分される。
量子化器５１３は、積分器５１２の出力を量子化信号に変換し、出力する。
【００２２】
一方、時間区間（ｄ）において、第２のΔΣ変調器５２０の入力信号サンプリング回路５２１のキャパシタＣ２０にサンプルされた入力信号Ｂの時間区間（ｃ）の部分Ｂ２による電荷が、積分器５２２のキャパシタＣ２３に転送され積分される。
ＤＡＣ５２４の２つのサンプリング回路のそれぞれのキャパシタＣ２１にサンプルされた第１基準電位＋Ｖによる電荷と、Ｃ２２にサンプルされた第２基準電位−Ｖによる電荷の何れかが、スイッチ制御回路５２５で選択され、積分器５２２のキャパシタＣ２３に転送され積分される。
【００２３】
量子化器５２３は、積分器５２２の出力を量子化信号に変換し、出力する。
次に、時間区間（ｅ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器５１０の入力信号サンプリング回路５１１はキャパシタＣ１０に入力信号Ａの時間区間（ｅ）の部分Ａ３による電荷をサンプルする。
ＤＡＣ５１４の２つのサンプリング回路は、それぞれキャパシタＣ１１に第１基準電位＋Ｖによる電荷を、キャパシタＣ１２に第２基準電位−Ｖによる電荷をサンプルする。
【００２４】
積分器５１２は、前フェーズである時間区間（ｃ）の積分結果を積分器のキャパシタＣ１３にホールドしており、量子化器５１３の出力は、時間区間（ｄ）の量子化器５１３の出力と同じ量子化信号を出力する。
一方、第２ΔΣ変調器５２０の入力信号サンプリング回路５２１はキャパシタＣ２０に入力信号Ｂ３による電荷をサンプルする。
ＤＡＣ５２４の２つのサンプリング回路は、それぞれキャパシタＣ２１に第１基準電位＋Ｖによる電荷を、キャパシタＣ２２に第２基準電位−Ｖによる電荷をサンプルする。
積分器５２２は、前フェーズの積分結果Ｂ２を積分器のキャパシタＣ２３にホールドしており、量子化器５２３の出力は、時間区間（ｄ）の量子化器５２３の出力と同じ量子化信号を出力する。
【００２５】
そして、以上説明した各回路が平衡状態に達したとき、既述の時間区間（ｃ）〜（ｆ）における動作を上述の順に繰り返す。
図５の従来の２チャネルＡＤＣにおけるように、第１ΔΣ変調器と第２ΔΣ変調器とをそれぞれ独立に設置した場合、チャネル数を増やすと、これに応じてΔΣ変調器の面積は略比例的に増大することになる。従って、チャネル数を増やすと、ＬＳＩ上に占めるΔΣ変調器の面積が略比例的に大型化してしまうという不都合があった。
【００２６】
一方、このような不都合を解消するために既に提案されている技術もある（例えば、特許文献１参照）。
この特許文献１所載のΔΣ変調器は、第１のアナログ入力Ａをサンプリングする第１のサンプリング回路と、第２のアナログ入力Ｂをサンプリングする第２のサンプリング回路と、第１のアナログ入力Ａに対応した量子化器出力をＤＡ変換する第１のＤＡＣと、第２のアナログ入力Ｂに対応した量子化器出力をＤＡ変換する第２のＤＡＣと、第１のサンプリング回路出力と第１のＤＡＣ出力の積分と、第２のサンプリング回路出力と第２のＤＡＣ出力の積分とを時分割処理するスイッチ制御回路とを備える。
【００２７】
そして、このスイッチ制御回路は、第１の入力信号をサンプリングしている時に、既にサンプリングされた第２の入力信号を積分し、第２の入力信号をサンプリングしている時に、既にサンプリングされた第２の入力信号を積分する動作を交互に行うように制御する。
特許文献１所載の技術では、これにより、２チャネルの入力信号を処理するΔΣ変調器において、回路面積と消費電流を抑えることを可能としている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２００７−２９５１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
しかしながら、特許文献１に記載のΔΣ変調器は、信号サンプリング動作と積分動作を交互に行う時分割信号サンプリング手段を用いており、第１のサンプリング回路が第１のアナログ入力の信号電荷をサンプリングしているとき、第２のサンプリング回路は第２のアナログ入力の信号電荷を転送している。
また、第２のサンプリング回路が第２のアナログ入力の信号電荷をサンプリングしているとき、第１のサンプリング回路は第１のアナログ入力の信号電荷を転送している。そのため、各アナログ入力の取り込みタイミングに半周期の位相差があり、各アナログ入力間での信号の同時性は失われてしまう。即ち、特許文献１に記載のΔΣ変調器で構成される２チャネルのアナログ入力を処理する機能を有するＡＤ変換器の場合、時間的に半位相ずれたタイミングでサンプリングされた２つのアナログ入力信号Ａ、ＢをＡＤ変換処理することになる課題がある。
【００３０】
例えば、アナログ入力信号Ａ、ＢのＡＤ変換信号Ａ、Ｂの比較を行うようなアプリケーション用途で用いる場合、時間軸が異なったタイミングで取得された２つの信号（言い換えれば、２つの信号には時間的誤差が生じている）は、比較対象になり得ない問題が生じる。
特に、ΔΣ変調器を低いサンプリングレートで動作させる場合、サンプル・積分の周期が長くなることにより、サンプリングされたアナログ入力信号Ａ、Ｂの同時性は大きく失われるため、上述した課題と問題はより顕在化する。
そこで、本発明の目的は、複数チャネルのアナログ入力を処理するΔΣ変調器を備えたＡＤ変換器において、各アナログ入力間の信号の同時性を確保した信号処理することができ、且つ、実装面積の縮小化と消費電流の低減を図ることができるΔΣ変調器を提供することにある。
【課題を解決するための手段】
【００３１】
上記課題を解決するために、ここに、次に列記するような技術を提案する。
（１）複数チャネルのアナログ入力信号を処理するΔΣ変調器であって、
前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けて積分する各対応する複数の積分器と、
前記複数の積分器からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路と、
前記信号セレクト回路からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する量子化器と、
前記量子化器により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する前記積分器にフィードバックする複数のＤＡ変換器と、
を備えたことを特徴とするΔΣ変調器。
【００３２】
上記（１）のΔΣ変調器では、複数チャネルのアナログ入力信号を処理する。そして、その複数の積分器で、各対応する前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けて積分する。また、その信号セレクト回路で、前記複数の積分器からの出力信号を選択的に切替えて時分割出力信号として送出する。更に、その量子化器で、前記信号セレクト回路からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する。更にまた、その複数のＤＡ変換器で、前記量子化器により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する前記積分器にフィードバックする。
【００３３】
（２）前記複数の積分器は、それらの前段に設けられた各入力信号サンプリング回路によって前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受けるように構成されていることを特徴とする（１）のΔΣ変調器。
上記（２）のΔΣ変調器では、（１）のΔΣ変調器において特に、前記複数の積分器は、それらの前段に設けられた各入力信号サンプリング回路によって前記複数チャネルのアナログ入力信号を各チャンネル間で同期したタイミングでそれぞれ受ける。
【００３４】
（３）  前記複数の積分器は、第１ΔΣ変調器における第１積分器および第２ΔΣ変調器における第２積分器として各構成され、
前記信号セレクト回路は、前記第１積分器および前記第２積分器の両積分器がそれらのアナログ入力信号をそれぞれ積分する積分期間では前記両積分器のうちの一方の出力を選択し、前記第１積分器および前記第２積分器がそれらによる各積分値をホールドするホールド期間では前記両積分器のうちの他方の出力を選択することを特徴とする（１）または（２）の何れかのΔΣ変調器。
【００３５】
上記（３）のΔΣ変調器では、（１）または（２）の何れかのΔΣ変調器において特に、前記複数の積分器は、第１ΔΣ変調器における第１積分器と第２ΔΣ変調器における第２積分器とを含む。そして、前記信号セレクト回路は、前記第１積分器および前記第２積分器の両積分器がそれらのアナログ入力信号をそれぞれ積分する積分期間では前記両積分器のうちの一方の出力を選択し、前記第１積分器および前記第２積分器がそれらによる各積分値をホールドするホールド期間では前記両積分器のうちの他方の出力を選択する。
【００３６】
（４）前記量子化器は、前記第１積分器および前記第２積分器の両積分器のうちの一方の出力と他方の出力とを、前記積分期間および前記ホールド期間の切替わりに応じて順次交互に処理すること特徴とする（３）のΔΣ変調器。
上記（４）のΔΣ変調器では、（３）のΔΣ変調器において特に、前記量子化器は、前記第１積分器および前記第２積分器の両積分器のうちの一方の出力と他方の出力とを、前記積分期間および前記ホールド期間の切替わりに応じて順次交互に処理する。
【００３７】
（５）前記量子化器は、Ｎ（Ｎは１以上の任意の自然数）ビットで構成されるマルチビットＡＤ変換器であることを特徴とする（１）乃至（４）のいずれか一のΔΣ変調器。
上記（４）のΔΣ変調器では、（１）乃至（４）のいずれか一のΔΣ変調器において特に、前記量子化器は、Ｎ（Ｎは１以上の任意の自然数）ビットで構成されるマルチビットＡＤ変換器である。
【発明の効果】
【００３８】
複数チャネルのアナログ入力を処理するΔΣ変調器を備えたＡＤ変換器において、各アナログ入力間の信号の同時性を確保した信号処理をすることができ、且つ、実装面積の縮小化と消費電流の低減を図ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一つの実施の形態としてのΔΣ変調器によって構成される２チャネルＡＤＣを表す機能ブロック図である。
【図２】図１の２チャネルＡＤＣにおける、第１ΔΣ変調器と第２ΔΣ変調器を併設した具体的な回路例を表す回路図である。
【図３】図２の２チャネルＡＤＣの動作を表すタイミングチャートである。
【図４】従来のΔΣ変調器を表す機能ブロック図である。
【図５】従来の２チャネルＡＤＣにおける、第１ΔΣ変調器と第２ΔΣ変調器を併設した具体的な回路例を表す回路図である。
【図６】図５の２チャネルＡＤＣの動作を表すタイミングチャートである。
【発明を実施するための形態】
【００４０】
以下に、図面を参照して本発明の実施の形態につき詳述するこれにより本発明を明らかにする。
図１は、本発明の一つの実施の形態としてのΔΣ変調器によって構成される２チャネルＡＤＣ１００を表す機能ブロック図である。図１の２チャネルＡＤＣ１００は、第１ΔΣ変調器１１０と第２ΔΣ変調器１２０とで１つの量子化器２２０を共有する構成である。
そして、入力信号Ａに対する第１ΔΣ変調器１１０は、フォワード経路の積分器１１２、フィードバックループの量子化器２２０、および、ＤＡＣ１１４を含んで構成される。
【００４１】
また、入力信号Ｂに対する第２ΔΣ変調器１２０は、フォワード経路の積分器１２２、フィードバックループの量子化器２２０、および、ＤＡＣ１２４を含んで構成される。
更に、両積分器１１２および１２２の出力を受けて、これらの出力を時分割で量子化器２２０に供給する信号セレクト回路２１０が設けられている。そして、この量子化器２２０の出力がＤＡＣ１１４および１２４に供給されると共に、この２チャネルＡＤＣ１００の出力として外部に供給されように構成されている。
即ち、この２チャネルＡＤＣ１００では、第１ΔΣ変調器１１０および第２ΔΣ変調器１２０の各フィードバックループにおいて、両者に共通の量子化器２２０を適用した構成を採っている。
【００４２】
図２は、図１の２チャネルＡＤＣにおける、第１ΔΣ変調器と第２ΔΣ変調器を併設した具体的な回路例を表す回路図である。
図２の２チャネルＡＤＣ１００における、第１ΔΣ変調器１１０および第２ΔΣ変調器１２０は、図１を参照してそれらの概要を説明したΔΣ変調器の構成を具体的に示したものである。
第１ΔΣ変調器１１０は、フォワード経路の入力信号サンプリング回路１１１、積分器１１２を有し、更に、フィードバックループ中に既述の信号セレクト回路２１０および共通の量子化器２２０、ならびに、量子化器２２０の出力をＤＡ変換するＤＡＣ１１４を含んで構成される。このＤＡＣ１１４の出力が積分器１１２の入力にフィードバックされる。
【００４３】
第２ΔΣ変調器１２０は、同様に、フォワード経路の入力信号サンプリング回路１２１、積分器１２２を有し、更に、フィードバックループ中に既述の信号セレクト回路２１０および共通の量子化器２２０、ならびに、量子化器２２０の出力をＤＡ変換するＤＡＣ１２４を含んで構成される。このＤＡＣ１２４の出力が積分器１２２の入力にフィードバックされる。
【００４４】
そして、上述の第１ΔΣ変調器１１０における入力信号サンプリング回路１１１は、図示のように、アナログスイッチＳＷ１０１〜ＳＷ１０４、および、キャパシタＣ１０を備えている。アナログスイッチＳＷ１０１とキャパシタＣ１０とアナログスイッチＳＷ１０４が直列接続されるとともに、キャパシタＣ１０の両端には接地点との間にアナログスイッチＳＷ１０２、ＳＷ１０３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。同様に、上述の第１ΔΣ変調器１２０における入力信号サンプリング回路１２１は、図示のように、アナログスイッチＳＷ２０１〜ＳＷ２０４、および、キャパシタＣ２０を備えている。即ち、アナログスイッチＳＷ２０１とキャパシタＣ２０とアナログスイッチＳＷ２０４が直列接続されるとともに、キャパシタＣ２０の両端には接地点との間にアナログスイッチＳＷ２０２、ＳＷ２０３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。
【００４５】
また、上述の第１ΔΣ変調器１１０における積分器１１２はオペアンプＯＰ２の反転入力端と非反転入力端がそれぞれ加算点及び接地点に接続されており、加算点とオペアンプＯＰ２の出力端との間には積分キャパシタＣ２３が接続された構成を採る。同様に、上述の第１ΔΣ変調器１２０における積分器１２２はオペアンプＯＰ２の反転入力端と非反転入力端がそれぞれ加算点及び接地点に接続されており、加算点とオペアンプＯＰ２の出力端との間には積分キャパシタＣ２３が接続された構成を採る。
【００４６】
更に、上述の第１ΔΣ変調器１１０におけるＤＡＣ１１４は、基準電位＋Ｖに対する、アナログスイッチＳＷ１１１とキャパシタＣ１１とアナログスイッチＳＷ１１４が直列接続されるとともに、キャパシタＣ１１の両端には接地点との間にアナログスイッチＳＷ１１２、ＳＷ１１３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。また、基準電位−Ｖに対する、アナログスイッチＳＷ１２１とキャパシタＣ１２とアナログスイッチＳＷ１２４が直列接続されるとともに、キャパシタＣ１２の両端には接地点との間にアナログスイッチＳＷ１２２、ＳＷ１２３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。
更に、上述の第１ΔΣ変調器１１０におけるＤＡＣ１１４の両スイッチトキャパシタ回路におけるアナログスイッチＳＷ１１１〜ＳＷ１１４、および、アナログスイッチＳＷ１２１〜ＳＷ１２４を制御するスイッチ制御回路１１５が設けられている。
【００４７】
第２ΔΣ変調器１２０におけるＤＡＣ１２４についても同様に、図示のように、基準電位＋Ｖに対する、アナログスイッチＳＷ２１１とキャパシタＣ２１とアナログスイッチＳＷ２１４が直列接続されるとともに、キャパシタＣ２１の両端には接地点との間にアナログスイッチＳＷ１１２、ＳＷ１１３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。また、基準電位−Ｖに対する、アナログスイッチＳＷ２２１とキャパシタＣ２２とアナログスイッチＳＷ２２４が直列接続されるとともに、キャパシタＣ１２の両端には接地点との間にアナログスイッチＳＷ２２２、ＳＷ２２３がそれぞれ接続されるスイッチトキャパシタ回路が構成されている。
【００４８】
更に、上述の第１ΔΣ変調器１２０におけるＤＡＣ１２４の両スイッチトキャパシタ回路におけるアナログスイッチＳＷ２１１〜ＳＷ２１４、および、アナログスイッチＳＷ２２１〜ＳＷ２２４を制御するスイッチ制御回路１２５が設けられている。
上述のスイッチ制御回路１１５およびスイッチ制御回路１２５は、それぞれ量子化器２２０の出力に応答して、各対応するアナログスイッチを制御するための制御信号を出力する。
【００４９】
信号セレクト回路２１０は、第１ΔΣ変調器の積分器１１２の出力と量子化器２２０の入力端部との間に設けられたアナログスイッチＳＷ１３１と、第２ΔΣ変調器１２０の積分器１２２の出力と量子化器２２０の入力端部との間に設けられたアナログスイッチＳＷ２３１とを有する。
図１を参照して既述の如く、量子化器２２０の出力がＤＡＣ１１４および１２４に供給されると共に、この２チャネルＡＤＣ１００の出力Ｑabとして外部に供給されように構成されている。
【００５０】
上述の構成において、図３のタイミングチャートを参照して後述するように、入力信号サンプリング回路１１１および１２１ならびに信号セレクト回路２１０の各対応するアナログスイッチは、既定のタイミング関係をもってそれらの動作が制御される。即ち、図示しないアナログスイッチ制御信号生成手段で生成されたアナログスイッチ制御信号φが各対応するアナログスイッチに供給されて、それらが制御されるように構成されている。
尚、図２における各量子化器２２０、ならびに、ＤＡＣ１１４および１２４は、それぞれ１ビット構成であるが、これらはＮビット以上のマルチビット構成を採り得る。
【００５１】
次に、上述のような構成を有する図２の２チャネルＡＤＣの各部毎の動作について説明する。
第１ΔΣ変調器１１０の入力信号サンプリング回路１１１では、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ１０１とＳＷ１０３とが導通状態となり、アナログスイッチＳＷ１０２とＳＷ１０４とが非導通状態となる。この状態で、キャパシタＣ１０に入力信号Ａによる電荷を充電するサンプリング動作が行われる。
【００５２】
次にアナログスイッチ制御信号φがＬレベルのとき、入力信号サンプリング回路１１１のアナログスイッチＳＷ１０１とＳＷ１０３とが非導通状態となり、アナログスイッチＳＷ１０２とＳＷ１０４とが導通状態となる。この状態で、キャパシタＣ１０に充電されていた電荷は、積分器１１２のオペアンプＯＰ１に図示の如く接続されたコンデンサＣ１３に転送される。即ち、この状態で積分動作が行われる。
【００５３】
同様に、第２ΔΣ変調器１２０の入力信号サンプリング回路１２１では、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ２０１とＳＷ２０３とが導通状態となり、アナログスイッチＳＷ２０２とＳＷ２０４とが非導通状態となる。この状態で、キャパシタＣ２０に入力信号Ａによる電荷を充電するサンプリング動作が行われる。
次にアナログスイッチ制御信号φがＬレベルのとき、入力信号サンプリング回路１２１のアナログスイッチＳＷ２０１とＳＷ２０３とが非導通状態となり、アナログスイッチＳＷ２０２とＳＷ２０４とが導通状態となる。この状態で、キャパシタＣ２０に充電されていた電荷は、積分器１２２のオペアンプＯＰ２に図示の如く接続されたコンデンサＣ２３に転送される。即ち、この状態で積分動作が行われる。
【００５４】
上述のように、積分器１１２は、アナログスイッチ制御信号φがＬレベルのときに積分状態となり、入力信号サンプリング回路１１１およびＤＡＣ１１４から転送される電荷を積分して出力する。また、アナログスイッチ制御信号φがＨレベルのときにホールド状態となり、キャパシタＣ１３に蓄積された電荷を保持して出力する。
同様に、積分器１２２は、アナログスイッチ制御信号φがＬレベルのときに積分状態となり、入力信号サンプリング回路１２１およびＤＡＣ１２４から転送される電荷を積分して出力する。また、アナログスイッチ制御信号φがＨレベルのときにホールド状態となり、キャパシタＣ２３に蓄積された電荷を保持して出力する。
【００５５】
ここで、信号セレクト回路２１０は、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ１３１は非導通状態、アナログスイッチ２３１は導通状態となり、第２ΔΣ変調器の積分器１２２の出力がアナログスイッチＳＷ２３１を介して量子化器２２０に入力される。次に、アナログスイッチ制御信号φがＬレベルのとき、アナログスイッチＳＷ１３１は導通状態、アナログスイッチ２３１は非導通状態となり、第１ΔΣ変調器の積分器１１２の出力がアナログスイッチＳＷ１３１を介して量子化器２２０に入力される。
【００５６】
この量子化器２２０は、例えばＦＬＡＳＨ型ＡＤＣであり、上述のようにして入力される、第１ΔΣ変調器１１０の積分器１１２の出力、又は第２ΔΣ変調器１２０の積分器１２２の出力の正負を判定する。
即ち、アナログスイッチ制御信号φがＨレベルのとき、信号セレクト回路２１０を介して第２ΔΣ変調器１２０の積分器２２２の出力の正負を判定し、量子化出力する。次に、アナログスイッチ制御信号φがＬレベルのとき、信号セレクト回路２１０を介して第１ΔΣ変調器１１０の積分器１１２の出力の正負を判定し、量子化出力する。
また、量子化器２２０は、Ｎビット量子化器として、第１ΔΣ変調器１１０の積分器１１２と第２ΔΣ変調器１２０の積分器１２２の出力をＮビットの量子化信号に変換し出力するように構成してもよい。
【００５７】
次に、第１ΔΣ変調器のＤＡＣ１１４の動作について説明する。
例えば、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ１１１とアナログスイッチＳＷ１１３及び、アナログスイッチＳＷ１２１とアナログスイッチＳＷ１２３は導通状態となり、アナログスイッチＳＷ１１２とアナログスイッチＳＷ１１４、及びアナログスイッチＳＷ１２２とアナログスイッチＳＷ１２４は非導通状態となり、キャパシタＣ１１に第１基準電位＋Ｖによる電荷、及びキャパシタＣ１２に第２基準電位−Ｖによる電荷を充電するサンプリング動作が行われる。
【００５８】
次にアナログスイッチ制御信号φがＬレベルのとき、量子化器２２０の入力信号Ａに対する出力が正ならば、アナログスイッチＳＷ１２１とアナログスイッチＳＷ１２３は非導通状態となり、アナログスイッチＳＷ１２２とアナログスイッチＳＷ１２４が導通状態となり、キャパシタＣ１２に充電されていた第２基準電位−Ｖによる電荷は、積分器１１２のＣ１３に転送される積分動作が行われる。
【００５９】
量子化器２２０の入力信号Ａに対する出力が負ならば、アナログスイッチＳＷ１１１とアナログスイッチＳＷ１１３は非導通状態となり、アナログスイッチＳＷ１１２とアナログスイッチＳＷ１１４が導通状態となり、キャパシタＣ１１に充電されていた第１基準電位＋Ｖによる電荷は、積分器１１２のＣ１３に転送される積分動作が行われる。
尚、ＤＡＣ１１４はＮビットＤＡＣとして、積分器１１２の出力に応じたＮビット量子化器２２０の出力結果を、キャパシタＣ１１、Ｃ１２によってＤＡ変換して出力するように構成してもよい。
【００６０】
第２ΔΣ変調器のＤＡＣ１２４の動作も、第１ΔΣ変調器のＤＡＣ１１４の動作と同様である。
即ち、アナログスイッチ制御信号φがＨレベルのとき、アナログスイッチＳＷ２１１とアナログスイッチＳＷ２１３及び、アナログスイッチＳＷ２２１とアナログスイッチＳＷ２２３は導通状態となり、アナログスイッチＳＷ２１２とアナログスイッチＳＷ２１４、及びアナログスイッチＳＷ２２２とアナログスイッチＳＷ２２４は非導通状態となり、キャパシタＣ２１に第１基準電位＋Ｖによる電荷、及びキャパシタＣ２２に第２基準電位−Ｖによる電荷を充電するサンプリング動作が行われる。
【００６１】
次にアナログスイッチ制御信号φがＬレベルのとき、量子化器２２０の入力信号Ｂに対する出力が正ならば、アナログスイッチＳＷ２２１とアナログスイッチＳＷ２２３は非導通状態となり、アナログスイッチＳＷ２２２とアナログスイッチＳＷ２２４が導通状態となり、キャパシタＣ２２に充電されていた第２基準電位−Ｖによる電荷は、積分器１２２のＣ２３に転送される。即ち、積分器１２２での積分動作が行われる。
【００６２】
一方、量子化器２２０の入力信号Ｂに対する出力が負ならば、アナログスイッチＳＷ２１１とアナログスイッチＳＷ２１３は非導通状態となり、アナログスイッチＳＷ２１２とアナログスイッチＳＷ２１４が導通状態となり、キャパシタＣ２１に充電されていた第１基準電位＋Ｖによる電荷は、積分器１２２のＣ２３に転送される。即ち、積分器１２２での積分動作が行われる。
尚、ＤＡＣ１２４はＮビットＤＡＣとして、積分器１２２の出力に応じたＮビット量子化器２２０による量子化出力を、キャパシタＣ２１、Ｃ２２によってＤＡ変換するように構成してもよい。
【００６３】
図３は、図２の２チャネルＡＤＣの動作を表すタイミングチャートである。
次に、この図３を参照して、図２の２チャンネルＡＤＣ１００の動作、即ち、第１ΔΣ変調器および第２ΔΣ変調器の動作について説明する。
図３に示されたように、順次の時間区間（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）に各対応してアナログスイッチ制御信号φは、順次Ｈ、Ｌの状態が反転する。
そして、入力信号Ａは、順次の時間区間（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）に各対応して、Ａ１、Ａ１′、Ａ２、Ａ２′、Ａ３、Ａ３′・・・の状態をとり、これが入力信号サンプリング回路１１１の入力端部に供給される。
【００６４】
同様に、入力信号Ｂは、順次の時間区間（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）に各対応して、Ｂ１、Ｂ１′、Ｂ２、Ｂ２′、Ｂ３、Ｂ３′・・・の状態をとり、これが入力信号サンプリング回路１２１の入力端部に供給される。
時間区間（ａ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器１１０の入力信号サンプリング回路１１１は、そのキャパシタＣ１０に入力信号Ａの時間区間（ａ）の部分Ａ１よる電荷をサンプルする。
【００６５】
また、同じ時間区間（ａ）において、アナログスイッチ制御信号φがＨレベルであり、第２のΔΣ変調器１２０の入力信号サンプリング回路１２１は、そのキャパシタＣ２０に入力信号Ｂの時間区間（ａ）の部分Ｂ１よる電荷をサンプルする。
次に、時間区間（ｂ）において、アナログスイッチ制御信号φがＬレベルであり、第１ΔΣ変調器１１０の入力信号サンプリング回路１１１のキャパシタＣ１０にサンプルされた入力信号Ａの時間区間（ａ）の部分Ａ１よる電荷が、積分器１１２のキャパシタＣ１３に転送され積分される。
【００６６】
また、同じ時間区間（ｂ）において、アナログスイッチ制御信号φがＬレベルであり、第２ΔΣ変調器１２０の入力信号サンプリング回路１２１のキャパシタＣ２０にサンプルされた入力信号Ｂの時間区間（ａ）の部分Ｂ１よる電荷が、積分器１２２のキャパシタＣ２３に転送され積分される。
更に、時間区間（ｂ）において、信号セレクト回路２１０は、第１ΔΣ変調器１１０の積分器１１２の出力を選択した状態となり、量子化器２２０は、積分器１１２の積分出力を量子化信号に変換し出力する。スイッチ制御回路１１５は、量子化器２２０から出力される量子化結果を保持する。
【００６７】
次に、時間区間（ｃ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器１１０の入力信号サンプリング回路１１１は、キャパシタＣ１０に入力信号Ａの時間区間（ｃ）の部分Ａ２による電荷をサンプルする。ＤＡＣ１１４の２つのサンプリング回路は、それぞれキャパシタＣ１１に第１基準電位＋Ｖによる電荷を、キャパシタＣ１２に第２基準電位−Ｖによる電荷をサンプルする。
【００６８】
また、同じ時間区間（ｃ）において、第２ΔΣ変調器１２０の入力信号サンプリング回路１２１はキャパシタＣ２０に入力信号Ｂの時間区間（ｃ）の部分Ｂ２による電荷をサンプルする。ＤＡＣ１２４の２つのサンプリング回路は、それぞれキャパシタＣ２１に第１基準電位＋Ｖによる電荷を、キャパシタＣ２２に第２基準電位−Ｖによる電荷をサンプルする。
信号セレクト回路２１０は、第２ΔΣ変調器５２０の積分器１２２の出力を選択した状態となり、量子化器２２０は、積分器１２２のホールド出力を量子化信号に変換し出力する。スイッチ制御回路１２５は、量子化器２２０から出力される量子化結果を保持する。
【００６９】
次に、時間区間（ｄ）において、アナログスイッチ制御信号φがＬレベルであり、第１ΔΣ変調器１１０の入力信号サンプリング回路１１１のキャパシタＣ１０にサンプルされた入力信号Ａの時間区間（ｃ）の部分Ａ２による電荷が、積分器１１２のキャパシタＣ１３に転送され積分される。さらに、スイッチ制御回路１１５によって、時間区間（ｃ）で保持した量子化器２２０の量子化出力結果をＤＡ変換するように、ＤＡＣ１１４の２つのサンプリング回路のキャパシタＣ１１にサンプルされた第１基準電位＋Ｖの電荷と、Ｃ１２にサンプルされた第２基準電位−Ｖの電荷のいずれかが選択され、積分器１１２のキャパシタＣ１３に転送され積分される。
【００７０】
また、同じ時間区間（ｄ）において、第２のΔΣ変調器１２０の入力信号サンプリング回路２のキャパシタＣ２０にサンプルされた入力信号Ｂ２の電荷が、積分器１２２のキャパシタＣ２３に転送され積分される。
更に、スイッチ制御回路１２５により、時間区間（ｃ）において保持した量子化器２２０の量子化出力結果をＤＡ変換するように、ＤＡＣ１２４の２つのサンプリング回路のキャパシタＣ２１にサンプルされた第１基準電位＋Ｖの電荷と、Ｃ２２にサンプルされた第２基準電位−Ｖの電荷のいずれかが選択され、積分器１２２のキャパシタＣ２３に転送され積分される。
【００７１】
信号セレクト回路２１０は、第１ΔΣ変調器１１０の積分器１１２の出力を選択した状態となり、量子化器２２０は、積分器１１２による積分出力を量子化信号に変換し出力する。スイッチ制御回路１１５は、量子化器２２０から出力される量子化結果を保持する。
次に、時間区間（ｅ）において、アナログスイッチ制御信号φがＨレベルであり、第１ΔΣ変調器１１０の入力信号サンプリング回路１１１は、キャパシタＣ１０に入力信号Ａの時間区間（ｃ）の部分Ａ２による電荷をサンプルする。ＤＡＣ１１４の２つのサンプリング回路は、それぞれキャパシタＣ１１に第１基準電位＋Ｖによる電荷を、キャパシタＣ１２に第２基準電位−Ｖによる電荷をサンプルする。
【００７２】
第２のΔΣ変調器１２０の入力信号サンプリング回路１２１はキャパシタＣ２０に入力信号Ｂの時間区間（ｃ）の部分Ｂ２による電荷をサンプルする。ＤＡＣ１２４の２つのサンプリング回路は、それぞれキャパシタＣ２１に第１基準電位＋Ｖによる電荷を、キャパシタＣ２２に第２基準電位−Ｖによる電荷をサンプルする。
信号セレクト回路２１０は、第２のΔΣ変調器１２０の積分器１２２の出力を選択した状態となり、量子化器２２０は、積分器１２２のホールド出力を量子化信号に変換し出力する。スイッチ制御回路１２５は、量子化器２２０から出力される量子化結果を保持する。
【００７３】
そして、以上説明した各回路が平衡状態に達したとき、既述の時間区間（ｃ）〜時間区間（ｆ）における動作を上述の順に繰り返す。
以上のように、本実施形態によれば、第１ΔΣ変調器１１０と第２のΔΣ変調器１２０は、入力信号サンプリング回路１１１および１１２と、ＤＡＣ１１４および１２４が積分期間のとき、積分器１１２および１２２が積分期間であり、信号セレクト回路２１０は積分器１１２の出力を選択した状態となり、積分器１１２の出力は量子化器２２０で量子化信号に変換され、ＤＡＣ１１４のスイッチ制御回路１１５で保持される。
【００７４】
また、第１ΔΣ変調器１１０と第２のΔΣ変調器１２０は、入力信号サンプリング回路１１１および１１２と、ＤＡＣ１１４および１２４がサンプリング期間のとき、積分器１１２および１２２がホールド期間であり、信号セレクト回路２１０は積分器１２２の出力を選択した状態となり、積分器１２２の出力は量子化器２２０で量子化信号に変換され、ＤＡＣ１２４のスイッチ制御回路１２５で保持される。
【００７５】
そして、次回の入力信号サンプリング回路１１１および１１２、ＤＡＣ１１４および１２４と積分器１１２および１２２が積分期間のときに、スイッチ制御回路１１５および１２５が保持する各量子化結果の信号に応じて、ＤＡ変換を実行させその結果を出力するようＤＡＣ１１４および１２４を制御する。
即ち、第１ΔΣ変調器１１０および第２のΔΣ変調器１２０において、各アナログ入力の取り込みタイミングは同じ時間軸（同じ時間区間）で同期して実行され、且つ、このように双方の同時性を維持しながら取り込まれた信号を時分割的に量子化変換に附することによって、結果的に複数信号処理チャンネル間の信号の同時性を確保した信号処理をすることができる。
【００７６】
更にまた、信号処理チャンネル間で量子化器を共通に用いる構成を採っているため、各信号処理チャンネル毎に量子化器を設ける従来の回路に比し、実装面積を格段に縮小して小型化を図ることができる。
特に、各信号処理チャンネルにＮビット以上のマルチビット構成の量子化器を設ける方式の従来のΔΣ変調器では、ＡＤＣ回路全体の実装面積に対する量子化回路の占有率が５０パーセントに及ぶような場合があったため、量子化回路数の削減による実装面積縮小化の効果は顕著である。
【００７７】
例えば、上述のような実施の形態による場合、取り扱う信号のビット数にもよるが、ΔΣ変調器としての実装面積を２５パーセント程度削減することが可能になる。
更にまた、上述のような回路構成の簡素化に伴って、消費電力を大幅に節減することができる。
即ち、量子化回路は、マルチビットのビット数に応じたコンパレータを備える必要がある回路であるため、ビット数の多い量子化回路の場合は特に消費電力も大きくなる傾向がある。しかしながら、本発明の場合は、複数の信号処理チャンネル間で量子化回路を共通化するものであるため、量子化回路の数が少なくなる。従って、各信号処理チャンネル毎に量子化器を設ける従来のΔΣ変調器に比し、消費電力を低減させることが可能になる。
【００７８】
尚、以上、図面を参照して説明した実施の形態は、本発明の技術思想に包摂される具体的技術の一例であり、ここに提案する技術思想は上述の実施の形態に限定されず、より広汎なものである。例えば、既述のアナログスイッチは、スイッチング動作を行う素子の一例であり、他の種々のスイッチング素子を適用することが可能である。
また、上掲の実施の形態では、ΔΣ変調器として１次のΔΣ変調器を構成しているが、これに替えて２次以上のΔΣ変調器を構成する態様を採ることが可能である。
更に、ΔΣ変調器を構成する各回路部、例えばスイッチング素子、量子化器の種類、接続方法などは前述した実施の形態に限られない。
【符号の説明】
【００７９】
１００，５００………………………………２チャンネルＡＤＣ
１１０，５１０………………………………第１ΔΣ変調器
１１１，１２１，５１１，５２１…………入力信号サンプリング回路
１１２，１２２，５１２，５２２…………積分器
１１４，１２４，５１４，５２４…………ＤＡＣ
１２０，５２０………………………………第２ΔΣ変調器
１１５，１２５，５１５，５２５…………スイッチ制御回路
２１０…………………………………………信号セレクト回路
２２０，５１３，５２３……………………量子化器
【図１】
2011259191.tif 000003
【図２】
2011259191.tif 000004
【図３】
2011259191.tif 000005
【図４】
2011259191.tif 000006
【図５】
2011259191.tif 000007
【図６】
2011259191.tif 000008