(57)【要約】【課題】外部電圧が変動したときにも半導体装置の動作安定性を維持する。【解決手段】入力信号判定部１１６は、第１電流源１２２から供給される電源電位によって動作する。入力信号判定部１１６は、入力信号ＶＩＮと参照電位Ｖｒｅｆを比較する。比較結果はインバータＩＮＶ１により反転され、出力信号Ｖ０となる。電源センサ回路１２０は、第１の電源ラインＶＤＤＩの電位を監視する。外部電位ＶＤＤＩが基準電位ＶＸよりも低くなると、電源センサ回路１２０は第２電流源１２４をオンする。第２電流源１２４がオンされると、判定部１２６には、第１電流源１２２に加えて第２電流源１２４からも動作電流が供給される。【選択図】図３
2011259062.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ラインから供給される電源電位によって動作する入力信号判定部と、
前記第１の電源ラインの電位を所定電位と比較し検出する電源センサ回路と、を備え、
前記入力信号判定部は、入力信号の論理レベルを判定する判定部と、前記第１の電源ラインに接続され前記判定部に動作電流を供給する電流源と、を含み、
前記電流源は、前記判定部に前記動作電流として第１の電流値を供給し、前記第１の電源ラインの電位が前記所定電位から低下することによって前記第１の電流値が減少する場合には前記電源センサ回路にしたがって前記第１の電流の減少分を補うように前記第１の電流値を維持することを特徴とする半導体装置。
【請求項２】
前記電流源は、前記第１の電源ラインと前記判定部との間に並列に接続された第１および第２の制御素子を含み、
前記電源センサ回路は、前記第１の電源ラインの電位が前記所定電位以上である場合には前記第２の制御素子を非活性状態とし、前記第１の電源ラインの電位が前記所定電位未満である場合には前記第２の制御素子を活性状態とする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の制御素子はイネーブル信号に応答して活性化又は非活性化される、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記入力信号判定部は、いずれも前記入力信号の論理レベルを判定する第１及び第２の判定部と、いずれも前記第１の電源ラインに接続され、前記第１及び第２の判定部にそれぞれ動作電流を供給する第１及び第２の電流源と、前記第１及び第２の判定部の出力信号を合成する合成回路部と、を含み、
前記電源センサ回路は、前記第１の電源ラインの電位が前記所定電位以上である場合には前記第２の電流源を非活性状態とし、前記第１の電源ラインの電位が前記所定電位未満である場合には前記第２の電流源を活性状態とする、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の電流源はイネーブル信号に応答して活性化又は非活性化される、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電源センサ回路は、前記第１の電源ラインから供給される電源電位によって動作する差動回路構成を有しており、一方の入力端に前記第１の電源ラインから供給される電源電位が供給され、他方の入力端に前記所定電位が供給されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の電源ラインの電位は、前記半導体装置の外部から供給される外部電位と等しい、ことを特徴とする請求項１乃至６に記載の半導体装置。
【請求項８】
前記半導体装置の外部から供給される外部電位を低下させることによって前記第２の電源ラインに前記外部電位よりも低い内部電源電位を供給する内部電源生成回路と、
前記入力信号判定部の出力信号を受ける内部回路と、を更に備え、
前記内部回路は、前記第２の電源ラインから供給される電源電位によって動作する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体装置の外部から供給される外部電位を低下させることによって前記第１の電源ラインに前記外部電位よりも低い内部電源電位を供給する内部電源生成回路を更に備える、ことを特徴とする請求項１乃至６に記載の半導体装置。
【請求項１０】
前記入力信号は、前記半導体装置の外部から供給される信号である、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に動作電圧の変動に対応可能な入力信号判定部を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置には、外部から小振幅の各種信号が入力される。このような小振幅の入力信号は、入力信号判定部によって基準電位と比較され、その結果に基づいて論理レベルが判定される。
【０００３】
入力信号判定部は、入力信号と基準電位との間の微小の電位差を判定しなければならないため、高い感度が要求される。高い感度を有する入力信号判定部としては、特許文献１に記載された入力信号判定部が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５７９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、入力信号判定部の動作電圧が変動すると、その感度も変化してしまう。より具体的には、入力信号判定部の動作電圧が低下すると入力信号判定部に含まれるトランジスタのソース・ドレイン電流（動作電流）が小さくなり、入力信号判定部の感度が低下する。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１の電源ラインから供給される電源電位によって動作する入力信号判定部と、第１の電源ラインの電位を所定電位と比較し検出する電源センサ回路と、を備え、入力信号判定部は、入力信号の論理レベルを判定する判定部と、第１の電源ラインに接続され判定部に動作電流を供給する電流源と、を含み、電流源は、判定部に動作電流として第１の電流値を供給し、第１の電源ラインの電位が所定電位から低下することによって第１の電流値が減少する場合には電源センサ回路に従って第１の電流の減少分を補うように第１の電流値を維持する。
【発明の効果】
【０００７】
本発明によれば、動作電圧の変動に対応した制御により入力信号判定部の感度低下を抑制できる。
【図面の簡単な説明】
【０００８】
【図１】半導体記憶装置の機能ブロック図である。
【図２】入力信号判定部周辺の機能ブロック図である。
【図３】入力信号判定部および電源センサ回路の回路図である。
【図４】コンパレータの回路図である。
【図５】入力信号判定部および電源センサ回路の回路図の変形例である。
【図６】入力信号判定部周辺の機能ブロック図の変形例である。
【発明を実施するための形態】
【０００９】
本発明の課題を解決する技術思想（コンセプト）の代表例を以下に示す。ただし、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００１０】
本発明は、外部電圧を電源センサ回路により検知し、外部電圧が低下しているときには入力信号判定部の動作電流を積極的に増加させる制御により、入力信号判定部の感度を向上させることを技術思想とする。より具体的には、外部電圧が所定値未満に低下した場合には、通常の電流源と並列に設けられたアシスト用の電流源を活性化することにより入力信号判定部の動作電流を所望の電流値へ補償し、入力信号判定部の感度が過度に低下するのを防止している。なお、所定値未満の閾値は、デジタル処理のための閾値であってもよいしアナログ処理のための閾値であってもよい。
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、半導体記憶装置１００の機能ブロック図である。本実施形態による半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。半導体記憶装置１００は、電源端子としてＶＤＤ端子とＶＳＳ端子、信号入力端子としてＩＮ端子、データ入出力端子としてＤＱ端子を有する。
【００１３】
半導体記憶装置１００は、内部電圧生成回路１０４、電圧レベルシフト回路１１４および内部回路１０６を含む。ＶＤＤ端子からは外部電位ＶＤＤ、ＶＳＳ端子からは接地電位ＶＳＳが内部電圧生成回路１０４、電圧レベルシフト回路１１４および内部回路１０６に供給される。
【００１４】
内部電圧生成回路１０４は、電源電位ＶＤＤＩおよび接地電位ＶＳＳに基づいて、電源電位ＶＤＤＩの電位変動によらず一定電位である内部電位ＶＰＥＲＩを電源電位ＶＤＤＩを降圧することにより生成し、電圧レベルシフト回路１１４および内部回路１０６に内部電位ＶＰＥＲＩを供給する。本実施形態においては、後の説明の簡略化のため、ＶＤＤＩ＝１．２（Ｖ）、ＶＰＥＲＩ＝１．０（Ｖ）、ＶＳＳ＝０．０（Ｖ）であるとして説明する。電源電位ＶＤＤＩのレベルは、外部電位ＶＤＤのレベルと等しい。
【００１５】
電圧レベルシフト回路１１４は、入力信号判定部１１６、信号出力部１１８および電源センサ回路１２０を含む。電圧レベルシフト回路１１４には、入力端子ＩＮから各種の入力信号が供給される。入力信号は、アドレスやクロック、コマンド等を示す２値論理の信号である。入力信号判定部１１６は入力信号ＶＩＮをＶＳＳ〜ＶＤＤＩの範囲の電圧振幅を持った信号Ｖ０に変換し、信号出力部１１８は信号Ｖ０をＶＳＳ〜ＶＰＥＲＩの電圧振幅を持った信号ＶＯＵＴに変換する。これにより、入力信号ＶＩＮは、ＶＳＳ〜ＶＰＥＲＩの電圧振幅をもった信号ＶＯＵＴとして、内部回路１０６の各部に供給される。電源センサ回路１２０は、電源電位ＶＤＤＩの低下を検出する。入力信号判定部１１６は、電源電位ＶＤＤＩが低下したとき動作電流を増加させる機能を備える。詳細については後述する。なお、電源センサ回路１２０は、複数のＩＮ端子それぞれ対応する複数の入力信号判定部１１６および複数の信号出力部１１８に対応して、少なくとも一つ備えられればよい。
【００１６】
内部回路１０６は、アクセス制御回路１０８、メモリセルアレイ１１０およびデータ入出力回路１１２を含む。アクセス制御回路１０８は、信号ＶＯＵＴが示す論理にしたがって、メモリセルアレイ１１０へのアクセスを制御する回路であり、アドレスデコーダ、コマンドデコーダ、コントロールロジックなどを含む。また、アクセス制御回路１０８は活性制御回路１０２を含む。活性制御回路１０２は、イネーブル信号ＥＮを生成し、電圧レベルシフト回路１１４に供給する。イネーブル信号ＥＮは、半導体装置が動作する通常動作時にはハイレベル、スリープなどの動作停止時にはローレベルとなる。スリープからのイネーブル信号ＥＮの解除（ハイレベルへの復帰）は、不図示の制御回路によりなされる。データ入出力回路１１２は、アクセス制御回路１０８によって選択されたメモリセルアレイ１１０内のメモリセルとＤＱ端子とのデータ送受を制御する。内部回路１０６には、ＶＤＤＩ、ＶＰＥＲＩ、ＶＳＳが供給されており、これらを電源として動作する。
【００１７】
図２は、入力信号判定部１１６周辺の機能ブロック図である。入力信号判定部１１６は、電源電位ＶＤＤＩが供給される電源ライン（第１の電源ライン）と接地電位ＶＳＳが供給される電源ライン接地電位ＶＳＳ（第３の電源ライン）に接続される。入力信号判定部１１６には入力信号ＶＩＮが供給される。また、活性制御回路１０２のイネーブル信号ＥＮは、バッファ１４２によりＶＳＳ〜ＶＤＤＩの電圧振幅の信号に変換されて、入力信号判定部１１６に供給される。電源センサ回路１２０は電源電位ＶＤＤＩの変化を検出し、電源電位ＶＤＤＩの低下を入力信号判定部１１６に通知するための回路である。詳細については後述する。
【００１８】
内部電圧生成回路１０４は、電源電位ＶＤＤＩを降圧し、電位ＶＰＥＲＩを生成する。信号出力部１１８は、電源電位ＶＰＥＲＩが供給される電源ライン（第２の電源ライン）と第３の電源ラインに接続され、ＶＳＳ〜ＶＰＥＲＩの電圧振幅の信号ＶＯＵＴを生成する。
【００１９】
図３は、入力信号判定部１１６および電源センサ回路１２０の回路図である。入力信号判定部１１６は、第１の制御素子１２２、第２の制御素子１２４および判定部１２６を含む。判定部１２６は差動回路として構成され、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６、ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６を含む。ＰＭＯＳトランジスタＰ５、Ｐ６、ＮＭＯＳトランジスタＮ５、Ｎ６は、判定部１２６の応答特性のばらつきを抑制するために追加されるトランジスタであり、特許文献１の図１に示されているように既知の回路構成である。本実施形態における判定部１２６は、２値の入力信号ＶＩＮと参照電位Ｖｒｅｆを比較する回路である。比較結果はインバータＩＮＶ１により反転され、信号Ｖ０となる。ＶＩＮ＞Ｖｒｅｆのときには信号Ｖ０はローレベルとなり、ＶＩＮ＜Ｖｒｅｆのときには信号Ｖ０はハイレベルとなる。
【００２０】
判定部１２６は、ＰＭＯＳトランジスタＰ１、Ｐ２を介して電源電位ＶＤＤＩと接続され、ＮＭＯＳトランジスタＮ１、Ｎ２を介して接地電位ＶＳＳと接続される。ＰＭＯＳトランジスタＰ１、Ｐ２は電源電位ＶＤＤＩが供給される第１の電源ラインから動作電流を供給する第１の電流源として機能し、ＮＭＯＳトランジスタＮ１、Ｎ２は接地電位ＶＳＳＩが供給される第３の電源ラインへ動作電流を引き抜く第２の電流源として機能する。すなわち、入力信号判定部１１６は電源電位ＶＤＤＩ、接地電位ＶＳＳ間の電圧ＶＤＤＩに基づいて駆動される回路である。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は「第１の制御素子」、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２は「第２の制御素子」として機能する。
【００２１】
ＶＳＳ〜ＶＤＤＩの範囲で２値化された信号Ｖ０は、後段の信号出力部１１８によりＶＳＳ〜ＶＤＤＩの範囲の電圧振幅に変換され、出力信号ＶＯＵＴとして内部回路１０６に供給される。
【００２２】
第１の制御素子１２２は、イネーブル信号ＥＮにより制御される。ＮＭＯＳトランジスタＮ１のゲートにはイネーブル信号ＥＮが供給され、ＰＭＯＳトランジスタＰ１のゲートにはイネーブル信号ＥＮをインバータＩＮＶ３で反転させた反転信号が供給される。イネーブル信号ＥＮがハイレベルのときには、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１が共にオン（電気的に導通）となり、判定部１２６はＶＤＤＩ、ＶＳＳと接続される。いいかえれば、イネーブル信号ＥＮがハイレベルのとき、第１の制御素子（ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１）がオンとなり、第１の制御素子１２２を介して判定部１２６に動作電流が供給される。
【００２３】
第２の制御素子１２４は、イネーブル信号ＥＮと電源センサ回路１２０により制御される。電源センサ回路１２０はコンパレータ１２８（差動回路）を含み、コンパレータ１２８の非反転入力端子にはＶＤＤＩ、反転入力端子には基準電位ＶＸが供給される。本実施形態における基準電位ＶＸは、正常時のＶＤＤＩと同じでありＶＤＤＩの変動に左右されない１．２（Ｖ）である。２入力のＯＲ素子１３０の入力は、コンパレータ１２８の出力信号と、イネーブル信号ＥＮの反転信号である。このような構成により、ＯＲ素子１３０は、第１の電源ラインにおけるＶＤＤＩが基準電位ＶＸ未満、かつ、イネーブル信号ＥＮがハイレベルのときのみ、ローレベルの信号Ｖ１を出力する。なお、コンパレータ１２８は、ＶＤＤＩの所定比となる電位であって、バンドギャップ回路の出力などを利用したＶＤＤＩの変動に左右されない基準電位ＶＸ、に基づいて比較処理することも可能である。このような方法により、半導体装置１００のＶＤＤ端子へ供給される外部電位ＶＤＤの電位が恒常的に１．０Ｖであっても、判定部１２６は１．２ｖで動作するときの判定部１２６と同等なパフォーマンスを実現できる。これにより、同一なシリコンバルクでありながらも１．２Ｖで動作する半導体装置と１．０Ｖで動作する半導体装置を両立させることができる。
【００２４】
ＰＭＯＳトランジスタＰ２のゲートには信号Ｖ１が供給され、ＮＭＯＳトランジスタＮ２には信号Ｖ１をインバータＩＮＶ２で反転させた反転信号が供給される。イネーブル信号ＥＮがハイレベル、かつ、電源電位ＶＤＤＩが低下したとき、第２の制御素子１２４（ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２）はオンとなり、第２の制御素子１２４からも判定部１２６に動作電流が供給される。
【００２５】
以上をまとめると、入力信号判定部１１６の動作は下記の通りとなる。まず、活性制御回路１０２がイネーブル信号ＥＮをローレベルに設定しているときには、電流源である第１の制御素子１２２および第２の制御素子１２４のいずれもオフ（電気的に非導通）となるため、判定部１２６は動作しない。判定部１２６の出力は不図示の回路によりＨｉｇｈまたはＬｏｗに制御される。
【００２６】
イネーブル信号ＥＮがハイレベルに設定されると、第１の制御素子１２２から判定部１２６に動作電流が供給される。ここで、電源変動により電源電位ＶＤＤＩが低下すると、低下した電源電位ＶＤＤＩによって電流値が減少した第１の制御素子１２２が流す電流に加えて、第２の制御素子１２４からも動作電流が供給される。このような構成により、電源電位ＶＤＤＩが低下したときにも判定部１２６に所望の十分な動作電流を供給できる。いわば、第２の制御素子１２４は電源電位ＶＤＤＩの電圧低下時のアシスト用電流源として機能する。
【００２７】
図４は、コンパレータ１２８の回路図である。コンパレータ１２８は、ＰＭＯＳトランジスタＰ７、Ｐ８、ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ０を含み、電源電位ＶＤＤＩと参照電位ＶＸを比較する差動回路である。ＮＭＯＳトランジスタＮ０のゲートには、バイアス電圧Ｖｂｉａｓが印加される。比較結果を示す出力電圧はＯＲ素子１３０の入力となる。ＶＤＤＩ＞ＶＸのときには出力電圧はハイレベルとなり、ＶＤＤＩ＜ＶＸのときには出力電圧はローレベルとなる。なお、ＯＲ素子１３０をアナログ対応の機能素子に置き換えることで、コンパレータ１２８の信号Ｖ１はデジタル出力からアナログ出力に変更できる。信号Ｖ１は、２つの論理値（２つの電位）を有するデジタル信号から、複数の電位を有するアナログ信号となる。この場合、これに連動してインバータＩＮＶ２（図３）も同様にアナログ対応の機能に変更する。これらの変更によって、第２の制御素子１２４（ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２）は、電源センサ回路１２０が検出する所定電位（ＶＸ）からの電源電位ＶＤＤＩの変動値に対応した補助的なアシスト電流値をアナログ的に判定部１２６に供給する。ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２は、外部電圧の所定値を境（閾値）として、それらゲート電極に供給されるリニアな電位の遷移を有する信号Ｖ１に対応して、アシスト電流値をアナログ的に判定部１２６へ供給する。
【００２８】
図５は、入力信号判定部１１６および電源センサ回路１２０の回路図の変形例である。変形例における入力信号判定部１１６は、第１判定部１３２、第２判定部１３４を含む。第１判定部１３２は通常動作時に有効となるメイン動作の回路であり、第２判定部１３４は電源電位ＶＤＤＩが低下したときに有効となるアシスト用の回路である。イネーブル信号ＥＮがハイレベルとなると、第１電流源１３６が活性化され、第１判定部１３２には第１電流源１３６から動作電流が供給される。一方、第２電流源１３８は活性化されないので、第２判定部１３４は作動しない。イネーブル信号ＥＮがハイレベル、かつ、ＶＤＤＩ＜ＶＸのときには、第２電流源１３８が活性化され、第２判定部１３４には第２電流源１３８から動作電流が供給される。第１電流源１３６と第２電流源１３８が共に活性化されるので、第１判定部１３２と第２判定部１３４は共に作動する。このように、変形例においても、ＶＤＤＩが低下したとき、第２判定部１３４の作動により動作電流低下を補償できる。第１判定部１３２と第２判定部１３４の出力は合成回路部１４０により合成され、信号Ｖ０となる。なお、合成部１４０に含まれ、第１判定部１３２の出力および第２判定部１３４の出力をそれぞれ受ける２つのインバータは、それぞれに対応する第１判定部１３２および第２判定部１３４が作動しない時には、信号Ｖ０のノードに対してハイインピーダンスとなる様に構成されている。ハイインピーダンスへの制御は、たとえば、第１電流源１３６および第２電流源１３８の制御と連動する。
【００２９】
図６は、入力信号判定部１１６周辺の機能ブロック図の変形例である。図２と異なり、図６においては、入力信号判定部１１６はＶＳＳ〜ＶＰＥＲＩの範囲で駆動される。入力信号判定部１１６は第２の電源ライン（ＶＰＥＲＩ）と第３の電源ライン（ＶＳＳ〜ＶＤＤＩの範囲）に接続される。より具体的には、ＰＭＯＳトランジスタＰ１やＮＭＯＳトランジスタＮ１は第２の電源ライン（ＶＰＥＲＩ）と接続される。電源センサ回路１２０は第２の電源ラインに接続され、電位ＶＤＤＩではなく電位ＶＰＥＲＩの低下を検出する。電源センサ回路１２０に入力される基準電位ＶＸは、正常時の電圧ＶＰＥＲＩと等しい１．０（Ｖ）に設定される。このようにＶＳＳ〜ＶＰＥＲＩの範囲で入力信号を判定する回路においても、電位ＶＰＥＲＩの低下による動作電流の減少を補償できる。
【００３０】
本発明の技術思想は、たとえば、外部から供給される各種制御信号、アドレス信号、データ信号等を内部信号に変換する外部信号入力回路等に適用可能である。更に、入力信号判定部１１６、電源センサ回路１２０、第１の制御素子１２２、第２の制御素子１２４、判定部１２６等の回路形式、その他の制御信号を生成する回路は、本実施形態が開示する回路形式に限られない。
【００３１】
本発明の入力信号判定部１１６の技術思想は、さまざまな半導体装置に適用できる。たとえば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体製品全般に、本発明を適用できる。本発明を適用可能な半導体装置の製品形態としては、たとえば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等が挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。
【００３２】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置の一部としてバイポーラ型トランジスタを備えてもよい。
【００３３】
ＰＭＯＳトランジスタは、第２導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第１導電型のトランジスタの代表例である。
【００３４】
本発明の請求の範囲の枠内においてさまざまな開示要素の多様な組み合わせや選択が可能である。すなわち、本発明は、請求の範囲を含む開示、技術思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。
【符号の説明】
【００３５】
１００  半導体記憶装置、１０２  活性制御回路、１０４  内部電圧生成回路、１０６  内部回路、１０８  アクセス制御回路、１１０  メモリセルアレイ、１１２  データ入出力回路、１１４  電圧レベルシフト回路、１１６  入力信号判定部、１１８  信号出力部、１２０  電源センサ回路、１２２  第１電流源、１２４  第２電流源、１２６  判定部、１２８  コンパレータ、１３０  ＯＲ素子、１３２  第１判定部、１３４  第２判定部、１３６  第１電流源、１３８  第２電流源、１４０  合成回路部、ＩＮＶ  インバータ、Ｐ  ＰＭＯＳトランジスタ、Ｎ  ＮＭＯＳトランジスタ。
【図１】
2011259062.tif 000003
【図２】
2011259062.tif 000004
【図３】
2011259062.tif 000005
【図４】
2011259062.tif 000006
【図５】
2011259062.tif 000007
【図６】
2011259062.tif 000008
【手続補正書】
【提出日】平成23年6月27日(2011.6.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源ラインから供給される電源電位によって動作する入力信号判定部と、
前記第１の電源ラインの電位を所定電位と比較し検出する電源センサ回路と、を備え、
前記入力信号判定部は、入力信号の論理レベルを判定する判定部と、前記第１の電源ラインに接続され前記判定部に動作電流を供給する電流源と、を含み、
前記電流源は、前記判定部に前記動作電流として第１の電流値を供給し、前記第１の電源ラインの電位が前記所定電位から低下することによって前記第１の電流値が減少する場合には前記電源センサ回路にしたがって前記第１の電流値の減少分を補うように前記第１の電流値を維持することを特徴とする半導体装置。
【請求項２】
前記電流源は、前記第１の電源ラインと前記判定部との間に並列に接続された第１および第２の制御素子を含み、
前記電源センサ回路は、前記第１の電源ラインの電位が前記所定電位以上である場合には前記第２の制御素子を非活性状態とし、前記第１の電源ラインの電位が前記所定電位未満である場合には前記第２の制御素子を活性状態とする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の制御素子はイネーブル信号に応答して活性化又は非活性化される、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記入力信号判定部は、前記判定部に含まれ、いずれも前記入力信号の論理レベルを判定する第１及び第２の判定部と、前記電流源に含まれ、いずれも前記第１の電源ラインに接続され、前記第１及び第２の判定部にそれぞれ動作電流を供給する第１及び第２の電流源と、前記第１及び第２の判定部の出力信号を合成する合成回路部と、を含み、
前記電源センサ回路は、前記第１の電源ラインの電位が前記所定電位以上である場合には前記第２の電流源を非活性状態とし、前記第１の電源ラインの電位が前記所定電位未満である場合には前記第２の電流源を活性状態とする、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の電流源はイネーブル信号に応答して活性化又は非活性化される、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電源センサ回路は、前記第１の電源ラインから供給される電源電位によって動作する差動回路を含み、前記差動回路の一方の入力端に前記第１の電源ラインから供給される電源電位が供給され、前記差動回路の他方の入力端に前記所定電位が供給されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の電源ラインの電位は、前記半導体装置の外部から供給される外部電位と等しい、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第２の電源ラインと、
前記半導体装置の外部から供給される外部電位を低下させることによって前記第２の電源ラインに前記外部電位よりも低い内部電源電位を供給する内部電源生成回路と、
前記入力信号判定部の出力信号が供給される内部回路と、を更に備え、
前記内部回路は、前記第２の電源ラインから供給される内部電源電位によって動作する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体装置の外部から供給される外部電位を低下させることによって前記第１の電源ラインに前記外部電位よりも低い前記電源電位を供給する内部電源生成回路を、更に備える、ことを特徴とする請求項１乃至６に記載の半導体装置。
【請求項１０】
前記入力信号は、前記半導体装置の外部から供給される信号である、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
第２の電源ラインと、
前記半導体装置の外部から供給される外部電位を低下させることによって前記第２の電源ラインに前記外部電位よりも低く、且つ前記電源電位よりも低い内部電源電位を供給する内部電源生成回路と、
前記判定部の出力信号が供給され、前記第２の電源ラインから供給される内部電源電位によって動作する信号出力部と、
前記信号出力部の出力信号が供給され、前記第２の電源ラインから供給される内部電源電位によって動作する内部回路と、を更に備える、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図１は、半導体記憶装置１００の機能ブロック図である。本実施形態による半導体記憶装置１００はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。半導体記憶装置１００は、電源端子としてＶＤＤ端子とＶＳＳ端子、信号入力端子としてＩＮ端子、データ入出力端子としてＤＱ端子を有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図２は、入力信号判定部１１６周辺の機能ブロック図である。入力信号判定部１１６は、電源電位ＶＤＤＩが供給される電源ライン（第１の電源ライン）と接地電位ＶＳＳが供給される電源ライン（第３の電源ライン）に接続される。入力信号判定部１１６には入力信号ＶＩＮが供給される。また、活性制御回路１０２のイネーブル信号ＥＮは、バッファ１４２によりＶＳＳ〜ＶＤＤＩの電圧振幅の信号に変換されて、入力信号判定部１１６に供給される。電源センサ回路１２０は電源電位ＶＤＤＩの変化を検出し、電源電位ＶＤＤＩの低下を入力信号判定部１１６に通知するための回路である。詳細については後述する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
判定部１２６は、ＰＭＯＳトランジスタＰ１、Ｐ２を介して電源電位ＶＤＤＩと接続され、ＮＭＯＳトランジスタＮ１、Ｎ２を介して接地電位ＶＳＳと接続される。ＰＭＯＳトランジスタＰ１、Ｐ２は電源電位ＶＤＤＩが供給される第１の電源ラインから動作電流を供給し、ＮＭＯＳトランジスタＮ１、Ｎ２は接地電位ＶＳＳが供給される第３の電源ラインへ動作電流を引き抜く。すなわち、入力信号判定部１１６は電源電位ＶＤＤＩ、接地電位ＶＳＳ間の電圧ＶＤＤＩに基づいて駆動される回路である。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は「第１の制御素子」、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２は「第２の制御素子」として機能する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
ＶＳＳ〜ＶＤＤＩの範囲で２値化された信号Ｖ０は、後段の信号出力部１１８によりＶＳＳ〜ＶＰＥＲＩの範囲の電圧振幅に変換され、出力信号ＶＯＵＴとして内部回路１０６に供給される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
第２の制御素子１２４は、イネーブル信号ＥＮと電源センサ回路１２０により制御される。電源センサ回路１２０はコンパレータ１２８（差動回路）を含み、コンパレータ１２８の非反転入力端子にはＶＤＤＩ、反転入力端子には基準電位ＶＸが供給される。本実施形態における基準電位ＶＸは、正常時のＶＤＤＩと同じでありＶＤＤＩの変動に左右されない１．２（Ｖ）である。２入力のＯＲ素子１３０の入力は、コンパレータ１２８の出力信号と、イネーブル信号ＥＮの反転信号である。このような構成により、ＯＲ素子１３０は、第１の電源ラインにおけるＶＤＤＩが基準電位ＶＸ未満、かつ、イネーブル信号ＥＮがハイレベルのときのみ、ローレベルの信号Ｖ１を出力する。なお、コンパレータ１２８は、ＶＤＤＩの所定比となる電位であって、バンドギャップ回路の出力などを利用したＶＤＤＩの変動に左右されない基準電位ＶＸ、に基づいて比較処理することも可能である。このような方法により、半導体装置１００のＶＤＤ端子へ供給される外部電位ＶＤＤの電位が恒常的に１．０Ｖであっても、判定部１２６は１．２Ｖで動作するときの判定部１２６と同等なパフォーマンスを実現できる。これにより、同一なシリコンバルクでありながらも１．２Ｖで動作する半導体装置と１．０Ｖで動作する半導体装置を両立させることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図４は、コンパレータ１２８の回路図である。コンパレータ１２８は、ＰＭＯＳトランジスタＰ７、Ｐ８、ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ０を含み、電源電位ＶＤＤＩと基準電位ＶＸを比較する差動回路である。ＮＭＯＳトランジスタＮ０のゲートには、バイアス電圧Ｖｂｉａｓが印加される。比較結果を示す出力電圧はＯＲ素子１３０の入力となる。ＶＤＤＩ＞ＶＸのときには出力電圧はハイレベルとなり、ＶＤＤＩ＜ＶＸのときには出力電圧はローレベルとなる。なお、ＯＲ素子１３０をアナログ対応の機能素子に置き換えることで、コンパレータ１２８の信号Ｖ１はデジタル出力からアナログ出力に変更できる。信号Ｖ１は、２つの論理値（２つの電位）を有するデジタル信号から、複数の電位を有するアナログ信号となる。この場合、これに連動してインバータＩＮＶ２（図３）も同様にアナログ対応の機能に変更する。これらの変更によって、第２の制御素子１２４（ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２）は、電源センサ回路１２０が検出する所定電位（ＶＸ）からの電源電位ＶＤＤＩの変動値に対応した補助的なアシスト電流値をアナログ的に判定部１２６に供給する。ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２は、外部電圧の所定値を境（閾値）として、それらゲート電極に供給されるリニアな電位の遷移を有する信号Ｖ１に対応して、アシスト電流値をアナログ的に判定部１２６へ供給する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図５は、入力信号判定部１１６および電源センサ回路１２０の回路図の変形例である。変形例における入力信号判定部１１６は、第１判定部１３２、第２判定部１３４を含む。第１判定部１３２は通常動作時に有効となるメイン動作の回路であり、第２判定部１３４は電源電位ＶＤＤＩが低下したときに有効となるアシスト用の回路である。イネーブル信号ＥＮがハイレベルとなると、第１電流源１３６が活性化され、第１判定部１３２には第１電流源１３６から動作電流が供給される。一方、第２電流源１３８は活性化されないので、第２判定部１３４は作動しない。イネーブル信号ＥＮがハイレベル、かつ、ＶＤＤＩ＜ＶＸのときには、第２電流源１３８が活性化され、第２判定部１３４には第２電流源１３８から動作電流が供給される。第１電流源１３６と第２電流源１３８が共に活性化されるので、第１判定部１３２と第２判定部１３４は共に作動する。このように、変形例においても、ＶＤＤＩが低下したとき、第２判定部１３４の作動により動作電流低下を補償できる。第１判定部１３２と第２判定部１３４の出力は合成回路部１４０により合成され、信号Ｖ０となる。なお、合成回路部１４０に含まれ、第１判定部１３２の出力および第２判定部１３４の出力をそれぞれ受ける２つのインバータは、それぞれに対応する第１判定部１３２および第２判定部１３４が作動しない時には、信号Ｖ０のノードに対してハイインピーダンスとなる様に構成されている。ハイインピーダンスへの制御は、たとえば、第１電流源１３６および第２電流源１３８の制御と連動する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図６は、入力信号判定部１１６周辺の機能ブロック図の変形例である。図２と異なり、図６においては、入力信号判定部１１６はＶＳＳ〜ＶＰＥＲＩの範囲で駆動される。入力信号判定部１１６は第２の電源ライン（ＶＰＥＲＩ）と第３の電源ライン（ＶＳＳ）に接続される。より具体的には、ＰＭＯＳトランジスタＰ１、Ｐ２は第２の電源ライン（ＶＰＥＲＩ）と接続される。電源センサ回路１２０は第２の電源ラインに接続され、電位ＶＤＤＩではなく電位ＶＰＥＲＩの低下を検出する。電源センサ回路１２０に入力される基準電位ＶＸは、正常時の電圧ＶＰＥＲＩと等しい１．０（Ｖ）に設定される。このようにＶＳＳ〜ＶＰＥＲＩの範囲で入力信号を判定する回路においても、電位ＶＰＥＲＩの低下による動作電流の減少を補償できる。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2011259062.tif 000009
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2011259062.tif 000010
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2011259062.tif 000011