(57)【要約】【課題】ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止する。【解決手段】Ｉ／Ｏライン８−１〜８−Ｎにスイッチ１１−１〜１１−Ｎを介して抵抗（プルアップ抵抗）１２−１〜１２−Ｎの一端を接続し、プルアップ抵抗１２−１〜１２−Ｎの他端を所定の電源電位Ｖｃｃに接続する。コントローラ１に、スイッチ１１−１〜１１−ＮのＯＮ／ＯＦＦモードを設定するＲＯＭ書きモード設定用レジスタ１０を設け、ソケットを使用してのメモリアレイ２へのプログラムの書き込み時に、スイッチ１１−１〜１１−ＮをＯＮモードとする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
メモリと、
このメモリへの第１〜第Ｎ（Ｎ≧２）のデータ入出力用のラインと、
この第１〜第Ｎのデータ入出力用のラインに第１〜第Ｎのスイッチング手段を介してその一端が接続されその他端が所定の電源電位に接続された第１〜第Ｎの抵抗と、
前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効を設定する設定手段と
を備えることを特徴とするＮＡＮＤフラッシュメモリ。
【請求項２】
請求項１に記載されたＮＡＮＤフラッシュメモリにおいて、
前記設定手段は、
ソケットを使用しての前記メモリへのデータの書き込み時に、前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするＮＡＮＤフラッシュメモリ。
【請求項３】
請求項１に記載されたＮＡＮＤフラッシュメモリにおいて、
前記設定手段は、
ソケットを使用しての前記メモリへのデータの書き込み時、このデータの書き込みを行うホストデバイスからの指令を受けて、前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするＮＡＮＤフラッシュメモリ。
【請求項４】
請求項１に記載されたＮＡＮＤフラッシュメモリにおいて、
外部入力端子の１つとしてモード判定用端子を備え、
前記設定手段は、
前記モード判定用端子への入力レベルに応じて、前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効の設定を行う
ことを特徴とするＮＡＮＤフラッシュメモリ。
【請求項５】
請求項１に記載されたＮＡＮＤフラッシュメモリにおいて、
前記設定手段は、
前記メモリへのデータの書き込みが所定のコマンドを使用して行われる場合、前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするＮＡＮＤフラッシュメモリ。
【請求項６】
請求項１〜５の何れか１項に記載されたＮＡＮＤフラッシュメモリにおいて、
第１〜第Ｍ（Ｍ≧２）の制御信号用の入力ラインと、
この第１〜第Ｍの制御信号用のラインに第１〜第Ｍのスイッチング手段を介してその一端が接続されその他端が所定の電源電位或いは接地電位に接続された第１〜第Ｍの抵抗とを備え、
前記設定手段は、
前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効の設定と同様に、前記第１〜第Ｍのスイッチング手段を介する前記第１〜第Ｍの抵抗と前記第１〜第Ｍの制御信号用のラインとの間の接続の有効／無効の設定を行う
ことを特徴とするＮＡＮＤフラッシュメモリ。
【請求項７】
メモリへの第１〜第Ｎ（Ｎ≧２）のデータ入出力用のラインに第１〜第Ｎのスイッチング手段を介して第１〜第Ｎの抵抗の一端を接続し、
この第１〜第Ｎの抵抗の他端を所定の電源電位に接続し、
ソケットを使用しての前記メモリへのデータの書き込み時に、前記第１〜第Ｎのスイッチング手段を介する前記第１〜第Ｎの抵抗と前記第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とする
ことを特徴とするＮＡＮＤフラッシュメモリへのデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、接触不良による誤書き込み防止機能を備えたＮＡＮＤフラッシュメモリおよびＮＡＮＤフラッシュメモリへのデータ書込方法に関するものである。
【背景技術】
【０００２】
電子機器等のプログラム格納用途において、従来はＮＯＲフラッシュメモリを使用する場合が多かった。しかしながら、製品のコスト削減の要求等から、ＮＯＲ型のフラッシュメモリに代わり、ビット単価の安いＮＡＮＤフラッシュメモリにプログラムコードを格納する機器が増加している。
【０００３】
ＮＡＮＤフラッシュメモリは、ＮＯＲフラッシュメモリと比較して、内部構造が簡単でビット単価を下げやすいという特徴があるが、その構造ゆえに欠陥のあるブロックをInvalidブロック（インバリッドブロック）とし、このインバリッドブロックを先天的または後天的に一定数内で許容している。そのため、メモリ内の所定の場所に特定パターンをプログラムすることにより、そのブロックがインバリッドブロックであることを示すように規則を決めて使用する必要がある。
【０００４】
このインバリッドブロックを示す規則は、ＮＡＮＤフラッシュメモリの品種により異なるが、多くのＮＡＮＤフラッシュメモリでは、ブロック内の先頭ページのスペアエリアの先頭１ワードに消去状態であるＦＦＦＦｈ以外のデータが書き込まれている場合に、インバリッドブロックと扱うように決められている（例えば、特許文献１，２，３参照）。インバリッドブロックの数量はＮＡＮＤフラッシュメモリの容量や品種により許容数が規定され、また先頭ブロック（ブロック０）は出荷時にはインバリッドではないことを保証する等、インバリッドブロックの発生箇所が規定されているものも存在する。
【０００５】
図８に一般的なＮＡＮＤフラッシュメモリの構成図を示す。このＮＡＮＤフラッシュメモリ１００は、ＣＰＵ等のホストデバイス（図示せず）とのインタフェースを担うコントローラ１と、メモリアレイ２と、メモリアレイ２とホストデバイスとの間でデータの入出力を行うバッファ３とから構成される。
【０００６】
メモリアレイ２は、基本的な書き込み単位をページ４とし、基本的な消去単位をブロック５として構成される。ブロック５は複数のページ４の集合とされる。ページ４は、通常のデータエリア６とスペアエリア７とで構成され、通常は、データエリア６はプログラムコードなどの情報（プログラムデータ）の格納用途として、スペアエリア７はデータエリア６のデータ管理のための情報（管理データ）の格納用途として使用される。
【０００７】
ＮＡＮＤフラッシュメモリ１００は仕様上、完全に消去できない、もしくはビットエラーにより書き込みができない、インバリッドブロックが存在、もしくは使用中に発生する可能性がある。装置のソフトウェアではこれを検知し、以降は使用不可とする管理が必要となる。インバリッドブロックの検知方法としては、多くの場合、ブロック５内の先頭ページのスペアエリア７の先頭ワード（インバリッドマーク）が「ＦＦＦＦｈ（消去状態）」か否かで判定され、ＦＦＦＦｈ以外の場合にはインバリッドブロックと判定される。
【０００８】
図９にＮＡＮＤフラッシュメモリ１００のブロック図を示す。同図において、８−１〜８−Ｎはメモリアレイ２へのデータ入出力用のライン（Ｉ／Ｏライン）、９−１〜９−Ｍはコントローラ１への制御信号用のラインである。このＮＡＮＤフラッシュメモリ１００では、ブロック５内のインバリッドマークへのデータの書き込み時、Ｉ／Ｏライン８−１〜８−ＮへのＩ／Ｏ信号を「Ｈ」レベルとし、インバリッドマークへ「ＦＦＦＦｈ（消去状態）」を書き込むようにする。この際、ブロック５内のインバリッドマークへＦＦＦＦｈ以外のデータが書き込まれれば、そのブロック５をインバリッドブロックと判定する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−０２２６８９号公報
【特許文献２】特開２００９−０８７０９４号公報
【特許文献２】特開平１０−２６１７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電子機器等を量産する場合は、フラッシュメモリにプログラムをＲＯＭライタで事前に書き込んでから、基板上に搭載する方法が一般的である。ＲＯＭライタは、ソケットを介してフラッシュメモリと接触を取るため、ソケットの汚れや老朽化による接触不良を完全に回避することは不可能である。
【００１１】
すなわち、ソケットはフラッシュメモリの端子と機械的に接触させることで導通をとるため、例えば埃等の異物や汚れ等により、接触不良が発生する可能性がある。接触不良に関しては、書き込み前から接触不良が発生している場合には、書き込みを行う前に検出することが可能であるが、実際には微小な異物や軽微な汚れや振動等の影響により、書き込み中に接触不良が顕在化することが起こり得る。
【００１２】
ＮＯＲ型のフラッシュメモリの場合には、接触不良が発生した場合は、ソケットとフラッシュメモリの端子を清掃等して接触を取り直した後、消去することで再書き込みが可能となる。しかしながら、ＮＡＮＤ型フラッシュメモリの書き込み中に接触不良が発生した場合には、インバリッドマークへ意図しない書き込みが行われる可能性がある。
【００１３】
例えば、図９において、Ｉ／Ｏライン８−１〜８−ＮへのＩ／Ｏ信号を「Ｈ」レベルとし、ブロック５内のインバリッドマークへ「ＦＦＦＦｈ（消去状態）」を書き込むものとする。この「ＦＦＦＦｈ（消去状態）」の書き込み時に、Ｉ／Ｏライン８−１に埃等の異物や汚れ等により接触不良が発生した場合、ＮＡＮＤフラッシュメモリ１００から見ると不定な信号となるが、多くの場合にはリーク電流によりＩ／Ｏライン８−１のＩ／Ｏ信号が「Ｌ」レベルに近づく。このため、ブロック５内のインバリッドマークには、ＦＦＦＦｈ以外のデータが書き込まれてしまう。
【００１４】
このようなインバリッドマークへの意図しない書き込みにより、本来の使えるはずの領域が使えないというだけではなく、その発生箇所や発生数によっては、ＮＡＮＤフラッシュメモリが不良品と判定されるため、ＲＯＭライタで再書き込みができなくなる場合がある。
【００１５】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能なＮＡＮＤフラッシュメモリおよびＮＡＮＤフラッシュメモリへのデータ書込方法を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するために、本発明に係るＮＡＮＤフラッシュメモリは、メモリと、このメモリへの第１〜第Ｎ（Ｎ≧２）のデータ入出力用のラインと、この第１〜第Ｎのデータ入出力用のラインに第１〜第Ｎのスイッチング手段を介してその一端が接続されその他端が所定の電源電位に接続された第１〜第Ｎの抵抗と、第１〜第Ｎのスイッチング手段を介する第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効を設定する設定手段とを設けたことを特徴とする。
【００１７】
この発明において、第１〜第Ｎのデータ入出力用のラインには、第１〜第Ｎのスイッチング手段を介して第１〜第Ｎの抵抗の一端が接続され、第１〜第Ｎの抵抗の他端は所定の電源電位に接続される。ここで、第１〜第Ｎのスイッチング手段を介する第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効は、設定手段によって設定される。例えば、本発明では、ソケットを使用するために接触不良の発生を完全に避けることができないような場合、第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とする。
【００１８】
第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とすると、埃等の異物や汚れ等によりデータ入出力用のラインに接触不良が発生しても、そのデータ入出力用のラインの電位が抵抗を介してプルアップされるので、そのデータ入出力用のラインに加えられる「Ｈ」レベルの信号が「Ｌ」レベルに変化してしまうことがない。これにより、第１〜第Ｎのデータ入出力用のラインへの信号を「Ｈ」レベルとした場合、第１〜第Ｎのデータ入出力用のライン上の信号を必ず「Ｈ」レベルとしてメモリに書き込むことができ、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能となる。
【発明の効果】
【００１９】
本発明によれば、第１〜第Ｎのデータ入出力用のラインに第１〜第Ｎのスイッチング手段を介して第１〜第Ｎの抵抗の一端を接続し、この第１〜第Ｎの抵抗の他端を所定の電源電位に接続し、第１〜第Ｎのスイッチング手段を介する第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続の有効／無効を設定できるようにしたので、例えば、ソケットを使用するために接触不良の発生を完全に避けることができないような場合、第１〜第Ｎの抵抗と第１〜第Ｎのデータ入出力用のラインとの間の接続を有効とすることにより、ソケットとの接触不良によるインバリッドマークへの意図しない書き込みを防止することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係るＮＡＮＤフラッシュメモリの一実施例をソケットにセットしてホストデバイス（ＲＯＭライタ）からプログラムの書き込みを行うようにした場合の概略を示す図である。
【図２】本発明に係るＮＡＮＤフラッシュメモリの一実施例のブロック図である。
【図３】このＮＡＮＤフラッシュメモリにおいてインバリッドマークへの書き込みを行う直前にＩ／Ｏラインに接触不良が発生した場合のデータの書き込み動作を説明するためのタイムチャートである。
【図４】通常モード設定時（ＲＯＭ書きモード解除時）に接触不良が発生した場合の図３に対応するタイムチャートである。
【図５】ＲＯＭ書きモードの設定を外部端子の入力レベルによって行うようにした例を示す図である。
【図６】制御信号用のラインへプルアップ抵抗／プルダウン抵抗を追加した例を示す図である。
【図７】図６に示したＮＡＮＤフラッシュメモリにおいてＲＯＭ書きモードの設定を外部端子の入力レベルによって行うようにした例を示す図である。
【図８】一般的なＮＡＮＤフラッシュメモリの構成図である。
【図９】一般的なＮＡＮＤフラッシュメモリのブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明を実施例に基づき詳細に説明する。図１はこの発明に係るＮＡＮＤフラッシュメモリの一実施例をソケットにセットしてホストデバイス（ＲＯＭライタ）からプログラムの書き込みを行うようにした場合の概略を示す図である。同図において、図８と同一符号は図８を参照して説明した構成要素と同一或いは同等構成要素を示し、その説明は省略する。
【００２２】
図１において、本実施例のＮＡＮＤフラッシュメモリには符号１０１を付し、従来のＮＡＮＤフラッシュメモリ１００と区別しているが、コントローラ１とメモリアレイ２とバッファ３とをその主要な構成要素とし、メモリアレイ２においてページ４がデータエリア６とスペアエリア７とを備えている点では同じである。このＮＡＮＤフラッシュメモリ１０１をソケット２００にセットし、ホストデバイス（ＲＯＭライタ）３００からプログラムの書き込みを行う。
【００２３】
図２にＮＡＮＤフラッシュメモリ１０１のブロック図を示す。このＮＡＮＤフラッシュメモリ１０１においては、Ｉ／Ｏライン８−１〜８−Ｎにスイッチ１１−１〜１１−Ｎを介して抵抗（プルアップ抵抗）１２−１〜１２−Ｎの一端を接続し、プルアップ抵抗１２−１〜１２−Ｎの他端を所定の電源電位Ｖｃｃに接続している。
【００２４】
また、コントローラ１に、スイッチ１１−１〜１１−ＮのＯＮ／ＯＦＦモードを設定するＲＯＭ書きモード設定用レジスタ１０を設けている。ＲＯＭ書きモード設定用レジスタ１０は、ソケット２００を使用してのメモリアレイ２へのプログラムの書き込み時、このプログラムの書き込みを行うホストデバイス３００からの指令を受けて、スイッチ１１−１〜１１−ＮをＯＮモード（ＲＯＭ書きモード）に設定する。すなわち、スイッチ１１−１〜１１−ＮをＯＮとして、プルアップ抵抗１２−１〜１２−ＮとＩ／Ｏライン８−１〜８−Ｎとの間の接続を有効とする。なお、この場合のホストデバイス３００からの指令は、コントローラ１への制御信号として与えられる。
【００２５】
このＮＡＮＤフラッシュメモリ１０１において、メモリアレイ２が本発明でいうメモリに相当し、Ｉ／Ｏライン８−１〜８−Ｎが第１〜第Ｎのデータ入出力用のラインに相当し、スイッチ１１−１〜１１−Ｎが第１〜第Ｎのスイッチング手段に相当し、抵抗１２−１〜１２−Ｎが第１〜第Ｎの抵抗に相当し、ＲＯＭ書きモード設定用レジスタ１０が設定手段に相当する。
【００２６】
〔ＲＯＭ書きモード設定時〕
ホストデバイス３００は、ソケット２００を使用してのＮＡＮＤフラッシュメモリ１０１のメモリアレイ２へのプログラムの書き込みに際し、コントローラ１に設けられているＲＯＭ書きモード設定用レジスタ１０へ指令を送り、スイッチ１１−１〜１１−ＮをＯＮモード（ＲＯＭ書きモード）に設定する。これにより、スイッチ１１−１〜１１−ＮがＯＮとされ、プルアップ抵抗１２−１〜１２−ＮとＩ／Ｏライン８−１〜８−Ｎとの間の接続が有効とされる。
【００２７】
〔接触不良が発生していない場合〕
そして、ホストデバイス３００は、Ｉ／Ｏライン８−１〜８−ＮへのＩ／Ｏ信号を「Ｈ」／「Ｌ」レベルに変化させ、メモリアレイ２のデータエリア６にプログラムコードを書き込んで行く。このプログラムの書き込み中、ホストデバイス３００は、Ｉ／Ｏライン８−１〜８−ＮへのＩ／Ｏ信号を全て「Ｈ」レベルとし、ブロック５内の先頭ページのスペアエリア７の先頭ワード（インバリッドマーク）へ「ＦＦＦＦｈ（消去状態）」を書き込む。
【００２８】
〔接触不良が発生した場合〕
図３にインバリッドマークへの書き込みを行う直前のｔ２時点でＩ／Ｏライン８−１に接触不良が発生した場合のタイムチャートを示す。なお、この例では、ＮＡＮＤフラッシュメモリ１０１として、１６ｂｉｔ品を想定している。
【００２９】
図３において、Ｉ／Ｏ（０）〜Ｉ／Ｏ（１５）はＩ／Ｏライン８−１〜８−Ｎ（Ｎ＝１６）上のＩ／Ｏ信号を示し、ＷＲＢは書き込み信号を示す。書き込み信号ＷＲＢは、ホストデバイス３００からのコントローラ１への制御信号として与えられ、書き込み信号ＷＲＢの立ち上がりタイミングで、Ｉ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされる。
【００３０】
Ｄａｔａはラッチされたデータを表し、一時的にバッファ３に取り込まれた後、メモリアレイ２に格納される。Ａｄｄｒｅｅｓ（ｎ−１），Ａｄｄｒｅｅｓ（ｎ），Ａｄｄｒｅｅｓ（ｎ＋１），Ａｄｄｒｅｅｓ（ｎ＋２）は、メモリアレイ２におけるアドレスを示す。Ａｄｄｒｅｅｓ（ｎ−１）までがブロック５内のデータエリア６とし、Ａｄｄｒｅｅｓ（ｎ）以降がブロック５内の先頭ページのスペアエリア７の先頭ワードとする。
【００３１】
図３において、書き込み信号ＷＲＢはｔ１，ｔ３，ｔ４，ｔ５点で立ち上がっており、この書き込み信号ＷＲＢの立ち上がりタイミングｔ１，ｔ３，ｔ４，ｔ５でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされる。この例では、ｔ１，ｔ３，ｔ４，ｔ５点において、ホストデバイス３００からのＩ／Ｏライン８−１〜８−ＮへのＩ／Ｏ信号は全て「Ｈ」レベルとされているものとする。また、ｔ２点において、埃等の異物や汚れ等により、Ｉ／Ｏライン８−１に接触不良が発生したものとする。
【００３２】
この場合、ｔ１点では、Ｉ／Ｏライン８−１には接触不良が発生しておらず、Ｉ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号は全て「Ｈ」レベルとされている。したがって、書き込み信号ＷＲＢの立ち上がりタイミングｔ１でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは「ＦＦＦＦｈ（消去状態）」となり、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ−１）には「ＦＦＦＦｈ」がデータとして書き込まれる。
【００３３】
ｔ２点で、Ｉ／Ｏライン８−１に接触不良が発生すると、Ｉ／Ｏライン８−１がプルアップ抵抗１２−１を介して所定の電源電位Ｖｃｃに接続されているので、このプルアップ抵抗１２−１を介してＩ／Ｏライン８−１の電位が「Ｈ」レベルを保つ。したがって、書き込み信号ＷＲＢの立ち上がりタイミングｔ３でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは「ＦＦＦＦｈ（消去状態）」となり、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ）には「ＦＦＦＦｈ」がデータとして書き込まれる。
【００３４】
同様にして、書き込み信号ＷＲＢの立ち上がりタイミングｔ４，ｔ５でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは何れも「ＦＦＦＦｈ（消去状態）」となり、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ＋１），Ａｄｄｒｅｅｓ（ｎ＋２）には「ＦＦＦＦｈ」がデータとして書き込まれる。したがって、このブロックは、インバリッドブロックと判定されることはない。
【００３５】
上述では、ｔ２点でＩ／Ｏライン８−１に接触不良が発生したものとしたが、他のＩ／Ｏラインにおいて接触不良が発生した場合でも同様である。このようにして、本実施例では、埃等の異物や汚れ等によりＩ／Ｏライン８−１〜８−Ｎに接触不良が発生しても、Ｉ／Ｏライン８−１〜８−Ｎに加えられる「Ｈ」レベルの信号が「Ｌ」レベルに変化してしまうことがなく、ソケット２００との接触不良によるインバリッドマークへの意図しない書き込みが防止されるものとなる。なお、接触不良時に本来「Ｌ」レベルである信号を「Ｈ」レベルとして書き込んでしまう可能性はあるが、この場合は未書き込みであることと同義であり、再書き込み時に影響を与えない。
【００３６】
〔通常モード設定時（ＲＯＭ書きモード解除時）〕
図４は通常モード設定時（ＲＯＭ書きモード解除時）に接触不良が発生した場合の図３に対応するタイムチャートである。通常、ＲＯＭ書きモード設定用レジスタ１０は、スイッチ１１−１〜１１−ＮをＯＦＦモードとする。この場合、スイッチ１１−１〜１１−ＮはＯＦＦとされ、プルアップ抵抗１２−１〜１２−ＮとＩ／Ｏライン８−１〜８−Ｎとの間の接続は無効とされる。
【００３７】
図４において、ｔ１点では、Ｉ／Ｏライン８−１には接触不良は発生しておらず、Ｉ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号は全て「Ｈ」レベルとされている。したがって、書き込み信号ＷＲＢの立ち上がりタイミングｔ１でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは「ＦＦＦＦｈ（消去状態）」となり、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ−１）には「ＦＦＦＦｈ」がデータとして書き込まれる。
【００３８】
ｔ２点で、Ｉ／Ｏライン８−１に接触不良が発生すると、Ｉ／Ｏライン８−１はプルアップ抵抗１２−１を介して所定の電源電位Ｖｃｃに接続されていないので、リーク電流により「Ｌ」レベルに近づく。したがって、書き込み信号ＷＲＢの立ち上がりタイミングｔ３でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは「ＦＦＦＦｈ（消去状態）」とならず、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ）には「ＦＦＦＦｈ」以外のデータが書き込まれる。
【００３９】
同様にして、書き込み信号ＷＲＢの立ち上がりタイミングｔ４，ｔ５でＩ／Ｏライン８−１〜８−Ｎ上のＩ／Ｏ信号がラッチされた場合、そのラッチされたデータは何れも「ＦＦＦＦｈ（消去状態）」とならず、メモリアレイ２におけるＡｄｄｒｅｅｓ（ｎ＋１），Ａｄｄｒｅｅｓ（ｎ＋２）には「ＦＦＦＦｈ」以外のデータが書き込まれる。したがって、このブロックはインバリッドブロックと判定されることになる。
【００４０】
通常モード設定時（ＲＯＭ書きモード解除時）は、接触不良に有効なプルアップ抵抗１２−１〜１２−ＮをＩ／Ｏライン８−１〜８−Ｎへ接続しないため、ＲＯＭ書きモード時のような消費電流の増加はなく、伝送信号への影響もない。
【００４１】
〔ＲＯＭ書きモードの設定を外部端子の入力レベルにより行う方法〕
なお、上述した実施例では、ホストデバイス３００よりＲＯＭ書きモード設定用レジスタ１０へ指令を送ってＲＯＭ書きモードへの設定を行うようにしたが、図５に示すように、外部入力端子の１つとしてモード判定用端子１３を設け、このモード判定用端子１３への入力レベルに応じてスイッチ１１−１〜１１−ＮのＯＮ／ＯＦＦモードの設定を行うようにしてもよい。
【００４２】
〔ＮＡＮＤフラッシュメモリのプログラムコマンドに追加する方法〕
また、既存の書き込みのコマンド（Page Program等）に加え、ＲＯＭ書きモードでのプログラムコマンドを追加するようにしてもよい。このコマンドを使用して書き込む場合は、プログラムサイクルの間はＲＯＭ書きモードと同じ動作を継続するようにする。
【００４３】
〔制御信号用のラインへのプルアップ抵抗／プルダウン抵抗の追加〕
また、上述した実施例では、Ｉ／Ｏライン８−１〜８−Ｎにスイッチ１１−１〜１１−Ｎを介してプルアップ抵抗１２−１〜１２−Ｎの一端を接続し、プルアップ抵抗１２−１〜１２−Ｎの他端を所定の電源電位Ｖｃｃに接続するようにしたが、これと同様の構成を制御信号用のライン９−１〜９−Ｍに追加するようにしてもよい。
【００４４】
例えば、図６に示すように、制御信号用のライン９−１，９−２にスイッチ１４−１，１４−２を介して抵抗（プルアップ抵抗）１５−１，１５−２の一端を接続し、制御信号用のライン９−Ｍにスイッチ１４−Ｍを介して抵抗（プルダウン抵抗）１５−Ｍの一端を接続し、プルアップ抵抗１５−１，１５−２の他端を所定の電源電位Ｖｃｃに接続し、プルダウン抵抗１５−Ｍの他端を接地電位ＧＮＤに接続するようにし、スイッチ１４−１〜１４−ＭのＯＮ／ＯＦＦモードをスイッチ１１−１〜１１−Ｎと同様にしてＲＯＭ書きモード設定用レジスタ１０によって設定するようにする。
【００４５】
このようにすることによって、制御信号用のライン９−１〜９−Ｍに接触不良が生じた場合、想定しないプログラムが行われる可能性を排除することが可能となる。例えば、制御信号用のライン９−１を書き込み信号ＷＲＢのラインとした場合、制御信号用のライン９−１に接触不良が生じると、書き込み信号ＷＲＢが「Ｈ」レベルを保ち、データの書き込みそのものが行われないようになる。なお、制御信号用のライン９−１〜９−Ｍの何れのラインを電源電位Ｖｃｃに接続するか、接地電位ＧＮＤに接続するかは、その制御信号用のライン９−１〜９−Ｍへの制御信号の種類によって適切に定めるものとする。
【００４６】
図６に示したＮＡＮＤフラッシュメモリ１０１において、メモリアレイ２が本発明でいうメモリに相当し、Ｉ／Ｏライン８−１〜８−Ｎが第１〜第Ｎのデータ入出力用のラインに相当し、制御信号用のライン９−１〜９−Ｍが第１〜第Ｍの制御信号用のラインに相当し、スイッチ１１−１〜１１−Ｎが第１〜第Ｎのスイッチング手段に相当し、スイッチ１４−１〜１４−Ｍが第１〜第Ｍのスイッチング手段に相当し、抵抗１２−１〜１２−Ｎが第１〜第Ｎの抵抗に相当し、抵抗１５−１〜１５−Ｍが第１〜第Ｍの抵抗に相当し、ＲＯＭ書きモード設定用レジスタ１０が設定手段に相当する。
【００４７】
図６に示したＮＡＮＤフラッシュメモリ１０１においても、図７に示すように、外部外部入力端子の１つとしてモード判定用端子１３を設け、このモード判定用端子１３への入力レベルに応じてスイッチ１１−１〜１１−Ｎおよびスイッチ１５−１〜１５−ＭのＯＮ／ＯＦＦモードの設定を行うようにしてもよい。
【産業上の利用可能性】
【００４８】
本発明のＮＡＮＤフラッシュメモリおよびＮＡＮＤフラッシュメモリへのデータ書込方法は、接触不良による誤書き込み防止機能を備えたＮＡＮＤフラッシュメモリおよびＮＡＮＤフラッシュメモリへのデータ書込方法として、様々な分野で利用することが可能である。
【符号の説明】
【００４９】
１…コントローラ、２…メモリアレイ、３…バッファ、４…ページ、５…ブロック、６…データエリア、７…スペアエリア、８−１〜８−Ｎ…データ入出力用のライン（Ｉ／Ｏライン）、９−１〜９−Ｍ…制御信号用のライン、１０…ＲＯＭ書きモード設定用レジスタ、１１−１〜１１−Ｎ…スイッチ（第１〜第Ｎのスイッチ）、１２−１〜１２−Ｎ…抵抗（第１〜第Ｎの抵抗）、１３…モード判定用端子、１４−１〜１４−Ｍ…スイッチ（第１〜第Ｍのスイッチ）、１５−１〜１５−Ｍ…抵抗（第１〜第Ｍの抵抗）、１０１…ＮＡＮＤフラッシュメモリ、２００…ソケット、３００…ホストデバイス（ＲＯＭライタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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