(57)【要約】      （修正有）【課題】トランジスタがスイッチ・オンされた時、スイッチング・ロスと、電磁干渉（電磁妨害）と、を削減するのに最適化された動作特性を有する、ＪＦＥＴタイプのトランジスタの制御装置を提案する。【解決手段】本発明は、ゲート、ドレイン及びソースを備えるＪＦＥＴタイプのトランジスタのゲート制御装置に関し、前記装置は、前記トランジスタの前記ゲート（Ｇ）に接続された出力（ｏｕｔ２）を備える電圧生成回路１１を備え、前記回路は、前記出力にて、所定の電圧ランプに追随する、基準ゲート・ソース電圧（ＶＲＥＦ）を生成するように設計され、前記基準ゲート・ソース電圧（ＶＲＥＦ）を所定の最大値（ＶＧＳ_ｍａｘ）に、前記ＪＦＥＴトランジスタの端子におけるゲート・ソース電圧（ＶＧＳ）が前記最大値に到達した時、制限するように設計された、電圧制限回路１２を備える。【選択図】図１
2011019390.tif 000002
【特許請求の範囲】
【請求項１】
ゲート、ドレイン及びソースを備えるＪＦＥＴタイプのトランジスタのゲート制御装置であって、
−  前記トランジスタの前記ゲート（Ｇ）に接続された出力（ｏｕｔ２）を備える電圧生成回路（１１）を備え、前記回路は、前記出力にて、所定の電圧ランプに追随する、基準ゲート・ソース電圧（ＶＲＥＦ）を生成するように設計され、
−  前記基準ゲート・ソース電圧（ＶＲＥＦ）を所定の最大値（ＶＧＳ_ｍａｘ）に、前記ＪＦＥＴトランジスタの端子におけるゲート・ソース電圧（ＶＧＳ）が前記最大値に到達した時、制限するように設計された、電圧制限回路（１２）を備える
ことを特徴とする装置。
【請求項２】
前記制限回路は、容量（Ｃ）の端子における電圧が供給される入力（ｉｎ１）と、前記基準ゲート・ソース電圧（ＶＲＥＦ）を生成するように設計された出力と、を有する
ことを特徴とする請求項１の装置。
【請求項３】
前記制限回路（１２）は、バイポーラトランジスタ（Ｑ３）と、前記ＪＦＥＴトランジスタの前記ゲート・ソース電圧（ＶＧＳ）および前記所定の最大値（ＶＧＳ_ｍａｘ）間の比較手段と、を有する
ことを特徴とする請求項１又は２の装置。
【請求項４】
前記制限回路（１２）は、ダイオード（Ｄ２）を有し、且つ、前記最大値は、前記バイポーラトランジスタ（Ｑ３）の伝導しきい値電圧（ＶＢＥ）と前記ダイオード（Ｄ２）の伝導しきい値電圧（ＶＤ２）との合計により決定される
ことを特徴とする請求項３の装置。
【請求項５】
前記電圧生成回路（１１）は、直列に接続されて、入力回路（１０）の出力と前記ＪＦＥＴトランジスタの前記ソースとの間に接続されたＲＬＣ回路を形成している、抵抗（Ｒ）、インダクタ（Ｌ）及び容量（Ｃ）と、前記制限回路（１２）の入力（ｉｎ１）と前記ＪＦＥＴトランジスタの前記ソースとの間における、前記ＲＬＣ回路の前記容量（Ｃ）と並列に接続されたクランピングダイオード（ＤＺ）と、を有する
ことを特徴とする請求項１から４の何れかの装置。
【請求項６】
前記電圧生成回路（１１）は２つのバイポーラトランジスタ（Ｑ１，Ｑ２）を直列に備え、それらの２つのベースは共通であると共に前記制限回路（１２）の前記出力（ｏｕｔ１）に接続されている
ことを特徴とする請求項５の装置。
【請求項７】
第１の前記バイポーラトランジスタ（Ｑ１）はＰＮＰタイプであり、且つ、第２の前記バイポーラトランジスタ（Ｑ２）はＮＰＮタイプであり、前記２つのバイポーラトランジスタ（Ｑ１，Ｑ２）のエミッタ端子は共通である
ことを特徴とする請求項６の装置。
【請求項８】
出力にて前記ＪＦＥＴトランジスタ用の制御信号を生成するように設計された入力回路（１０）を備える
ことを特徴とする請求項１の装置。
【請求項９】
前記ＪＦＥＴトランジスタの前記ゲート（Ｇ）と、前記電圧生成回路（１１）の前記出力（ｏｕｔ２）との間に接続されたゲート抵抗（ＲＧ）を備える
ことを特徴とする請求項１から８の何れかの装置。
【請求項１０】
前記制限回路（１２）の第１の入力（ｉｎ１）とグランドとの間に直列に接続された、ダイオード（ＤＢ）及び容量（ＣＢ）と、
前記容量（ＣＢ）に並列に接続された安定ダイオードと、を備える
ことを特徴とする請求項１の装置。
【請求項１１】
複数のＪＦＥＴタイプのトランジスタを有するインバーターステージを備える電力変換器であって、
各ＪＦＥＴトランジスタは、請求項１から請求項１０の何れかに記載の制御装置により制御される
ことを特徴とする電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワートランジスタ、より詳しくは接合型電界効果トランジスタＪＦＥＴの制御装置に関する。ＪＦＥＴトランジスタは、例えば、炭化シリコン又は窒化ガリウムの様な、高いバンドギャップエネルギーの物質で製造されるであろう。このタイプのトランジスタは、特に、パルス幅変調（ＰＷＭ）と共にインバータで用いられ得る。
【背景技術】
【０００２】
多数の出版物が、トランジスタの、特にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）タイプの、制御に関して書かれている。
【０００３】
トランジスタの制御において、解決されるべき主な問題は、トランジスタのスイッチングスピードの制御の仕方である。このことに関して、互いに独立に、時間の関数としての電流の変化（ｄｉ／ｄｔ）と、時間の関数としての電圧の変化（ｄＶ／ｄｔ）と、を制御できることが本質的である。トランジスタがスイッチ・オンされた時、目的は、例えば、ｄｉ／ｄｔを減らして、そして、ｄＶ／ｄｔを増加させることにある。しかし、大体の場合、周知の制御機能は十分ではない。
【０００４】
Petar J. Grbovicによる“An IGBT Gate Driver for Feed-Forward control Turn-on Losses and Reverse Recovery Current”と題された出版物（IEEE Transactions on Power Electronics, Vol 23, No2, March 2008, 643ページ）は、ＩＧＢＴタイプのトランジスタ用の十分な制御装置を記述している。このタイプの装置は、トランジスタがスイッチ・オンされた時に、特にロス（損失）を制限することを可能にする。ゲート抵抗は、トランジスタのスイッチング・ロスと、トランジスタと関連するフリーホイールダイオードの逆伝導電流の大きさと、生成された電磁干渉と、の間のトレードオフを提供するように選択される。しかし、この装置は、ＪＦＥＴタイプのトランジスタを制御するには依然として不適切である。実際には、ＪＦＥＴでは、トランジスタにサポート（支持）され得る最小のスイッチ・オン電圧と最大の電圧との間の電圧範囲は、非常に制限されている。このことが原因で、ＪＦＥＴトランジスタは、スイッチング動作特性が最適化されなければならない、非常に正確な制御装置を必要とする。トランジスタがスイッチ・オンされた時の動作特性を最適化することで、従ってスイッチング・ロスと電磁干渉とを削減することができる。
【発明の概要】
【０００５】
本発明の目的は、トランジスタがスイッチ・オンされた時、スイッチング・ロスと、電磁干渉（電磁妨害）と、を削減するのに最適化された動作特性を有する、ＪＦＥＴタイプのトランジスタの制御装置を提案することである。
【０００６】
この目的は、ゲート、ドレイン及びソースを備えるＪＦＥＴタイプのトランジスタのゲート制御装置であって、
−  前記トランジスタの前記ゲートに接続された出力を備える電圧生成回路を備え、前記回路は、前記出力にて、所定の電圧ランプに追随する、基準ゲート・ソース電圧を生成するように設計され、
−  前記基準ゲート・ソース電圧を所定の最大値に、前記ＪＦＥＴトランジスタの端子におけるゲート・ソース電圧が前記最大値に到達した時、制限するように設計された、電圧制限回路を備える
ことを特徴とする装置で達成される。
【０００７】
本発明の特有の特長によれば、前記制限回路は、容量の端子における電圧が供給される入力と、前記基準ゲート・ソース電圧が生成される出力と、を有する。
【０００８】
本発明の他の特有の特長によれば、前記制限回路は、バイポーラトランジスタと、前記ＪＦＥＴトランジスタの前記ゲート・ソース電圧および前記所定の最大値間の比較手段と、を有する。
【０００９】
本発明の他の特有の特長によれば、前記制限回路は、ダイオードを有し、且つ、前記最大値は、前記バイポーラトランジスタの伝導しきい値電圧と前記ダイオードの伝導しきい値電圧（ＶＤ２）との合計により決定される。
【００１０】
本発明の他の特有の特長によれば、前記電圧生成回路は、直列に接続されて、入力回路の出力と前記ＪＦＥＴトランジスタの前記ソースとの間に接続されたＲＬＣ回路を形成している、抵抗、インダクタ及び容量と、前記制限回路の入力と前記ＪＦＥＴトランジスタの前記ソースとの間における、前記ＲＬＣ回路の前記容量と並列に接続されたクランピングダイオードと、を有する。
【００１１】
本発明の他の特有の特長によれば、前記電圧生成回路は２つのバイポーラトランジスタを直列に備え、それらの２つのベースは共通であると共に前記制限回路の前記出力に接続されている。
【００１２】
本発明の他の特有の特長によれば、第１の前記バイポーラトランジスタはＰＮＰタイプであり、且つ、第２の前記バイポーラトランジスタはＮＰＮタイプであり、前記２つのバイポーラトランジスタのエミッタ端子は共通である。
【００１３】
本発明の他の特有の特長によれば、前記制御装置は、出力にて前記ＪＦＥＴトランジスタ用の制御信号を生成するように設計された入力回路を備える。
【００１４】
本発明の他の特有の特長によれば、前記制御装置は、前記ＪＦＥＴトランジスタの前記ゲートと、前記電圧生成回路の前記出力との間に接続されたゲート抵抗を備える。
【００１５】
本発明の他の特有の特長によれば、前記装置は、前記制限回路の第１の入力とグランドとの間に直列に接続された、ダイオード及び容量と、前記容量（ＣＢ）に並列に接続された安定ダイオードと、を備える。
【００１６】
本発明は、複数のＪＦＥＴタイプのトランジスタを有するインバーターステージを備える電力変換器であって、各ＪＦＥＴトランジスタは、以上で定義された制御装置により制御される電力変換器にも関する。
【００１７】
本発明は、ノーマリーオフタイプ又はノーマリーオンタイプのＪＦＥＴトランジスタの制御に適用され得る。
【００１８】
本発明の制御装置は、時間の関数としてのトランジスタを流れる電流の変化、及び、従ってこの変化により生成される電磁干渉、及び、トランジスタのドレインとソース間の電圧変化、及び、従ってスイッチング・ロスを、独立して制御できるようにする。
【図面の簡単な説明】
【００１９】
他の特長と利点は、一例として与えられ且つ添付の以下の図面で表された実施形態の説明から、明らかになるであろう。
【図１】図１は、ＪＦＥＴタイプのトランジスタの制御を対象とした、本発明の装置を表す。
【図２】図２は、図１に表された制御装置の様々な電流及び電圧パラメータの傾向を示す。
【図３】図３は、本発明の制御装置で用いられた電圧制限回路を、より詳しく表す。
【図４】図４は、本発明の装置の異なる実施形態を表す。
【図５】図５は、図４に表された装置の電源電圧及び電流の傾向曲線を示す。
【発明を実施するための形態】
【００２０】
本発明の装置は、ＪＦＥＴ（接合型電界効果トランジスタ）タイプのトランジスタの制御に適用できる。
【００２１】
ＪＦＥＴトランジスタは、制御電極（Ｇ）を備える周知のパワーエレクトロニクススイッチであり、その機能はドレイン（Ｄ）とソース（Ｓ）との間の電流の通過を可能にする又は妨げることである。このようなトランジスタは、ゲートとソースとの間の電圧ＶＧＳがゼロに近い場合、ノーマリーオンタイプである。このことは、ドレイン・ソースの経路が制御電圧ＶＧＳの無い時に通っている又は伝導している、ということを意味する。反対に、ＪＦＥＴトランジスタは、ドレイン・ソースの経路がゲートとソースとの間の電圧ＶＧＳの無い時に伝導していない場合、ノーマリーオフタイプである。
【００２２】
本発明によれば、制御されたＪＦＥＴトランジスタは、好ましくは広いバンドギャップの物質、例えば、炭化シリコン（silicon carbide）又は窒化ガリウム、から形成されても良く、それによりパス状態における低抵抗（ＲＤＳＯＮ）を示し、そして、それゆえ限定されたロスを生成すると共に高電圧（６００Ｖより高い）に耐える。
【００２３】
ノーマリーオンＪＦＥＴトランジスタは、負であるゲートとソースとの間の電圧ＶＧＳの供給を必要として、スイッチオフされる。この電圧は、通常、−５ボルトと−１５Ｖの間である。
【００２４】
ノーマリーオンＪＦＥＴトランジスタは、正であるゲートとソースとの間の電圧ＶＧＳの供給を必要として、スイッチ・オンされる。この正電圧は、通常、＋１ボルトと＋３Ｖの間である。
【００２５】
ＪＦＥＴトランジスタは、スピード変化、スイッチ・モード電源または無停電電源のような、電力変換タイプのアプリケーションのような、数キロヘルツから数百キロヘルツの範囲のスイッチングのアプリケーションに用いられ得る。
【００２６】
以下の明細書では、本発明の装置は、ノーマリーオフタイプのＪＦＥＴトランジスタの制御に関して記述される。明らかに、本発明の制御装置は、ノーマリーオンタイプのＪＦＥＴトランジスタの制御に完全に適合される。
【００２７】
本発明の制御装置は、入力回路１０、電圧生成回路１１、電圧制限回路１２およびゲート抵抗ＲＧを、特に備える。
【００２８】
入力回路１０は、ＪＦＥＴトランジスタのゲートにおける制御信号を生成するように設計されている。それは、ダイオードＤと２つのスイッチＳ１，Ｓ２とを直列に備える。入力回路１０の出力は、その２つのスイッチの間に位置された点に接続されている。入力回路１０は、例えば、＋５Ｖに等しく、ＪＦＥＴをスイッチ・オンする、ＶＣＣと称される正の値と、例えば、−１５Ｖから−２０Ｖの範囲であり、ＪＦＥＴトランジスタをスイッチオフする、ＶＥＥと称される負の値と、を取り得る電源入力電圧ＶＧＧを生成するように設計されている。
【００２９】
電圧生成回路１１は、入力回路１０の出力に接続されると共に、所定の電圧ランプに応じて、以下基準電圧ＶＲＥＦと称される、基準ゲート・ソース電圧ＶＲＥＦを生成するように設計されている。参照電圧ＶＲＥＦランプの傾きは、ほぼ一定である。
【００３０】
電圧生成回路１１は、受動ＲＬＣ回路と、クランピングダイオードＤＺと、を特に備える。ＲＬＣ回路の抵抗Ｒ、インダクタＬ及び容量Ｃは、入力回路１０の出力と、制御されたＪＦＥＴトランジスタのソースＳとの間に、直列に接続されている。その部分に関して、クランピングダイオードＤＺは、ＲＬＣ回路の容量Ｃと並列に接続されている。インダクタＬと容量Ｃとの間に位置された接続点は、電圧制限回路１２の第１の入力（ｉｎ１）に接続されている。電圧生成回路１０は、２つのバイポーラトランジスタＱ１，Ｑ２も直列に備える。トランジスタＱ１はＮＰＮタイプであると共に、それのコレクタ（Ｃ）は正電圧ＶＣＣに接続されている。トランジスタＱ２はＰＮＰタイプであり、トランジスタＱ１のエミッタ（Ｅ）に接続されたエミッタ（Ｅ）と、負電圧ＶＥＥに接続されたコレクタ（Ｃ）と、を有する。２つのトランジスタＱ１，Ｑ２のベース（B）は共通になっており、トランジスタＱ１，Ｑ２の２つのベースに接続された接続点は、電圧制限回路１２の出力（ｏｕｔ１）に接続されている。
【００３１】
その部分として図３に表される電圧制限回路１２は、抵抗Ｒ１，Ｒ２，Ｒ３と、ダイオードＤ１，Ｄ２と、容量Ｃ３と、ＮＰＮタイプのバイポーラトランジスタＱ３と、を備える。電圧制限回路１２の第１の入力（ｉｎ１）は、こうして、制限回路の出力（ｏｕｔ１）に抵抗Ｒ１を介して直接接続されている。制限回路の第２の入力（ｉｎ２）は、正の電源電圧ＶＣＣに接続されていると共に、制限回路の出力（ｏｕｔ１）に抵抗Ｒ２を介して接続されている。容量Ｃ３と抵抗Ｒ３は、直列に、第３の入力（ｉｎ３）と制限回路１２の共通端子（ｃｏｍ）との間に接続されている。制限回路１２の第３の入力（ｉｎ３）は、ＪＦＥＴトランジスタのゲートＧに接続されており、一方、共通端子（ｃｏｍ）は、ＪＦＥＴトランジスタのソースＳに接続されている。ダイオードＤ１は、制限回路１２の出力（ｏｕｔ１）と、トランジスタＱ３のコレクタＣとの間に接続されており、一方、トランジスタＱ３のエミッタは、共通端子（ｃｏｍ）に接続されている。ダイオードＤ２は、その部分として、トランジスタＱ３のベースと、直列の抵抗Ｒ３及び容量Ｃ３の間に位置する接続点と、の間に接続されている。
【００３２】
このようにして、容量Ｃの両端子における電圧ＶＣは、制限回路１２の第１の入力（ｉｎ１）と、ＪＦＥＴのソースＳに接続されている共通端子（ｃｏｍ）と、の間に加えられる。さらに、ＪＦＥＴトランジスタのゲート・ソース電圧ＶＧＳは、第３の入力（ｉｎ３）と、制限回路１２の共通端子（ｃｏｍ）と、の間に加えられる。
【００３３】
電圧生成回路の出力（ｏｕｔ２）は、ゲート抵抗ＲＧを介して、制御されたＪＦＥＴトランジスタのゲートに接続されている。電圧生成回路により供給される基準電圧ＶＲＥＦは、電圧生成回路１１の出力ｏｕｔ２と、ＪＦＥＴトランジスタのソースＳと、の間に加えられる。
【００３４】
本発明の原理は、ＪＦＥＴトランジスタのスイッチ・オンを最適化することである。ＪＦＥＴトランジスタのスイッチ・オンを速くするために、十分に大きいゲート電流ｉＧを有することが必須である。しかし、伝導損失及び電磁妨害は制限されていなければならない。
【００３５】
スイッチ・オンの順序は４つの別々の段階に分割され得、これらの詳細は図２を参照して以下に示される。
【００３６】
段階１
ＪＦＥＴトランジスタをスイッチ・オンする信号が制御装置に送られ、そのことがスイッチＳ２を閉じることと、ダイオードＤを介してＲＬＣ回路を充電することと、をもたらす。スイッチＳ２が閉じる後、容量Ｃの両端子における電圧ＶＣは、電源の負の値ＶＥＥからゼロに増加する。参照電圧ＶＲＥＦは傾きｄＶＲＥＦ／ｄｔの所定のランプに応じて増加し、このことは、わずかな遅延を有し、同じ傾きに応じて、制御されたＪＦＥＴトランジスタの端子におけるゲート・ソース電圧ＶＧＳの増加ももたらす。この第１段階の間、ゲート・ソース電圧ＶＧＳは、ＪＦＥＴをスイッチ・オンするためのしきい値ＶＧＳ＿ｔｈよりも低い。結果として、ドレイン電流ｉＤはゼロである。
【００３７】
段階２
ゲート・ソース電圧ＶＧＳは、ＪＦＥＴをスイッチ・オンするためのしきい値ＶＧＳ＿ｔｈに達する。ドレイン電流ｉＤは、従って、ＪＦＥＴをドレインＤとソースＳとの間で流れ始める。ゲート・ソース電圧ＶＧＳが増加し続けるにつれて、ゲート・ソース電圧ＶＧＳが増加する傾き及びＪＦＥＴトランジスタの特性に応じて、ドレイン電流ｉＤも増加する。結果として、ドレイン電流ｉＤの変化は、ゲート・ソース電圧ＶＧＳの変化、ひいては基準電圧ＶＲＥＦによって、制御される。
【００３８】
段階３
ドレイン電流ｉＤはチャージ電流ｉＬＯの値に達し、そして、ドレイン・ソース電圧ＶＤＳは低下し始める。ドレイン・ソース電圧ＶＤＳの低下は、ゲート電流ｉＧの大幅な増加に関連付けられている。このドレイン・ソース電圧ＶＤＳの低下は、ＪＦＥＴトランジスタのミラー効果（Miller effect）から生じる。ミラー・プラトー（Miller plateau）において、トランジスタはアクティブ領域にあるので、ゲート・ソース電圧ＶＧＳは一定であり、このことはドレイン電流ｉＤをチャージ電流ｉＬＯの値において一定に保たせる。基準電圧ＶＲＥＦは増加し続けて正の電圧ＶＣＣに達するので、ＪＦＥＴトランジスタのゲートＧに注入される電流ｉＧも増加する。実際、基準電圧ＶＲＥＦとゲート・ソース電圧ＶＧＳとの間の差は、ゲート抵抗ＲＧの両端子の電圧ＶＧに相当する。従って、基準電圧ＶＲＥＦとゲート・ソース電圧ＶＧＳとの間の差が大きいほど、ＪＦＥＴトランジスタのゲートに注入される電流ｉＧは大きくなる。さらに、ゲート抵抗ＲＧが特に小さい値を有している場合、ゲート電流ｉＧは著しく増加する。ゲート抵抗ＲＧが、例えば数オームの、低い値を有していると仮定した場合、ゲート電流ｉＧは従って大きくなり得、そして、ゲート電流ｉＧが大きいほど、ドレイン・ソース電圧ＶＤＳは速く減少する。従って、電圧ドリフト（voltage drift）は制限され、そして、ＪＦＥＴトランジスタをスイッチ・オンする時点でのスイッチング・ロスは削減される。
【００３９】
段階４
一旦ドレイン・ソース電圧ＶＤＳがゼロに近づくと、ゲート・ソース電圧ＶＧＳは、基準電圧ＶＲＥＦの連続（progression）に従って、その増加を続ける。しかし、ゲート・ソース電圧ＶＧＳが最大値ＶＧＳ＿ｍａｘに到達する時、ゲート・ソース電圧ＶＧＳは、コンポーネント（部品）を破損することを避ける目的で、制限されなければならない。このため、ゲート・ソース電圧を最大値ＶＧＳ＿ｍａｘに制限する目的で、基準電圧ＶＲＥＦは最大値ＶＧＳ＿ｍａｘに削減される。
【００４０】
トランジスタをスイッチ・オンする時に消費されるエネルギーは、次の関係で表現される：
【数１】
2011019390.tif 000003
【００４１】
この式から、スイッチング・ロスは、時間に応じたゲート・ソース電圧ＶＧＳの変化と、ゲート電流ｉＧの大きさと、に依存するということが分かる。
【００４２】
動作段階４の間、基準電圧ＶＲＥＦは、図３に示された制限回路１２のために、最大値ＶＧＳ＿ｍａｘに制限される。制限回路の第３の入力（ｉｎ３）と共通端子（ｃｏｍ）との間に加えられたゲート・ソース電圧ＶＧＳが、制限回路１２におけるトランジスタＱ３の伝導しきい電圧（conduction threshold voltage）ＶＢＥとダイオードＤ２の伝導しきい電圧ＶＤ２との合計より小さいとき、トランジスタＱ３は、その結果遮断され、そして、容量Ｃの両端子における電圧ＶＣは制限回路１２の出力（ｏｕｔ１）に直接受け渡される。ゲート・ソース電圧ＶＧＳがトランジスタＱ３の伝導しきい電圧とダイオードＤ２の伝導しきい電圧との合計より大きくなるとき、トランジスタＱ３は伝導し始め、このことは制限回路１２の出力（ｏｕｔ１）に加えられた電圧を制限する効果を有する。出力（ｏｕｔ１）に加えられる電圧は基準電圧ＶＲＥＦであるので、ゲート・ソース電圧ＶＧＳは自動的に制限され得る。
【数２】
2011019390.tif 000004
であるので、トランジスタＱ３の伝導しきい電圧ＶＢＥは０．７Ｖであり且つダイオードＤ２の伝導しきい電圧ＶＤ２は０．７Ｖであると仮定すると、最大ゲート・ソース電圧ＶＧＳ＿ｍａｘは１．４Ｖである。図３に示された制限回路１２において、抵抗Ｒ３と容量Ｃ３はローパスフィルタを形成し、それは、ゲート・ソース電圧ＶＧＳの高周波ノイズをフィルタする（濾過する）のに用いられ、且つ、最大ゲート・ソース電圧ＶＧＳ＿ｍａｘの調整の不安定度を制限できるようにする。抵抗Ｒ２は、一旦ＪＦＥＴトランジスタのスイッチングが終了すると、トランジスタＱ３用のバイアス抵抗として用いられる。
【００４３】
図４は、図１の装置の変形実施形態を示す。前述のように、ゲート・ソース電圧ＶＧＳは、ＪＦＥＴトランジスタをスイッチ・オンするために若干正でなければならない。このため、以上でＶＣＣと称された正の電源電圧を有することが必須である。図４の変形は、電源電圧の正の部分を除去することと、この正の電源電圧を制御装置で直接生成することと、を含み、このことは、制御装置の電源システムの複雑さを低減できるようにする。このため、制御装置は、ブーストダイオードと称されるダイオードＤＢと、ブーストキャパシタと称される容量ＣＢと、ダイオードＤＳとを含む。ダイオードＤＢと容量ＣＢは、制限回路１２の第１の入力ｉｎ１と、グランドとの間に直列に接続される。ダイオードＤＳは、容量ＣＢと並列に接続される。
【００４４】
図５を参照すると、ｔ０の瞬間にて、ＪＦＥＴトランジスタをスイッチ・オンする信号が制御装置に送られ、このことはスイッチＳ２を閉じ、そして、ゲート制御電圧ＶＧＧを現れるようにする。容量Ｃは充電され、それにより、それの電圧ＶＣは負の電源電圧ＶＥＥから正の電源電圧ＶＣＣに０を通過して増加する。ｔ１の瞬間にて、容量Ｃの両端子における電圧は、値ＶＣＣに達し、そして、ダイオードＤＢは電流を流し始める。最大電流ＩＭに依存して、その結果インダクタＬに蓄えられるエネルギーは、容量ＣＢに放出され得る。容量ＣＢに放出されたエネルギーの量は、その結果、ＪＦＥＴトランジスタがスイッチ・オンされた瞬間にかかわらず、同一である。このエネルギーは、従って、制御装置の電源の正の部分を補うことができるようにして、且つ、従って電圧ＶＣＣを維持できるようにする。最大電圧は、ツェナーダイオードＤＳのために安定化される。ｔ２の瞬間にて、ダイオードＤが遮断しているので、インダクタを流れる電流はゼロになり、そしてゼロにとどまる。容量Ｃは、正の電圧ＶＣＣに充電されたままである。
【図１】
2011019390.tif 000005
【図３】
2011019390.tif 000006
【図４】
2011019390.tif 000007
【図２】
2011019390.tif 000008
【図５】
2011019390.tif 000009
【外国語明細書】
2011019390000001.pdf