(57)【要約】【課題】並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法を提供する。【解決手段】支持体上にある、少なくとも１つの第１のゲート材料に基づく層内に、少なくとも１つの第１のトランジスタゲートブロックおよび少なくとも１つの犠牲ブロックを形成する段階であって、前記第１のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階ａと、前記所与のスペース内に、少なくとも１つの絶縁層および少なくとも１つの第２のゲート材料を含むスタックを形成する段階であって、前記スペース内に位置する前記ゲート材料が、第１のブロックから前記絶縁層だけ隔たった第２のゲートブロックを形成するように意図されている段階ｂと、前記犠牲ブロックを除去する段階ｃとを含む方法。【選択図】図１Ｐ
2011228713.tif 000002
【特許請求の範囲】
【請求項１】
並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法であって、
−第１のゲート材料に基づく層の上にジブロック共重合体層を形成する段階と、
−前記ジブロック共重合体層から前記共重合体のポリマーに基づくブロックを選択的に除去して、前記共重合体の他のポリマーに基づく、少なくとも１つの所与のパターンおよび前記所与のパターンから所与の距離だけ隔たった少なくとも１つの他の所与のパターンを保持する段階と、を含み、
ａ）前記所与のパターンおよび前記他の所与のパターンを介して前記第１のゲート材料をエッチングすることにより、少なくとも１つの第１のトランジスタゲートブロックおよび少なくとも１つの犠牲ブロックを形成する段階であって、前記第１のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階と、
ｂ）前記所与のスペース内に少なくとも１つの絶縁層および第２のゲート材料を形成する段階であって、前記スペース内の前記第２のゲート材料が、前記絶縁層により前記第１のブロックから隔てられた他のゲートブロックを形成する段階と、
ｃ）前記犠牲ブロックを除去する段階と、をさらに含む方法。
【請求項２】
段階ｂ）と段階ｃ）との間に、
−前記第１のゲートブロックおよび前記他のゲートブロックを覆う少なくとも１つのマスクを形成する段階であって、前記マスクは、前記第１のゲートブロックの一方の側の前記犠牲ブロックの一部を覆い、且つ前記第１のゲートブロックの他方の側を越えて延在している段階と、
−前記マスクを介して、前記第２のゲート材料および前記絶縁層を連続エッチングする段階と、をさらに含み、段階ｃ）で前記マスクを介してエッチングすることにより前記犠牲ブロックを除去する、請求項１に記載の方法。
【請求項３】
前記第１のゲート材料に基づいた層を、支持体上に形成されたゲート誘電体層上に形成してもよく、前記ジブロック共重合体層を、前記第１のゲート材料層上に形成されたハードマスク層上に形成し、段階ａ）での前記エッチングを、前記ハードマスクを介して実現し、
段階ａ）と段階ｂ）との間に、前記ハードマスクを介してエッチングすることによる、前記第１のブロックと前記犠牲ブロックとの間の前記ゲート誘電体層の除去をさらに含む、請求項１または２に記載の方法。
【請求項４】
前記所与のパターンおよび前記他の所与のパターンが平行六面体である、請求項１から３のいずれかに記載の方法。
【請求項５】
前記ジブロック共重合体は次の材料、ＰＳ−ｂ−ＰＭＭＡ、ＰＳ−ｂ−ＰＩのうち１つから選択される、請求項１から４のいずれかに記載の方法。
【請求項６】
前記絶縁層は、
−少なくとも１つの第１の誘電材料層と、
−前記第１の誘電材料層上に形成された、電荷を蓄積するための少なくとも１つの層と、
−前記電荷蓄積層上に形成された少なくとも１つの第２の誘電材料層と、を含むスタックで形成されている、請求項１から５のいずれかに記載の方法。
【請求項７】
段階ｂ）は、
−前記第１のゲート材料の前記ブロック上への前記絶縁層のコンフォーマブルな堆積と、
−前記所与のスペースを埋めるような前記第２のゲート材料の堆積と、のための段階を含む、請求項６に記載の方法。
【請求項８】
段階ｃ）の後に、
−前記マスクを除去する段階と、
−前記絶縁層を部分的に除去する段階であって、前記絶縁層は前記第１のゲートブロックと前記他のゲートブロックとの間および前記他のゲートブロックの下に残されている段階と、をさらに含む、請求項２に記載の方法。
【請求項９】
前記支持体が、前記トランジスタのチャネルが設けられる半導体領域を含み、前記半導体領域はゲート誘電体領域で覆われ、次いで前記第１のゲート材料の前記層で覆われる、請求項１から８のいずれかに記載の方法。
【請求項１０】
前記誘電体ゲート領域および前記第１のゲート材料の前記層を、前記支持体上にある絶縁層内に作られた空洞内に形成する、請求項９に記載の方法。
【請求項１１】
段階ａ）は、前記支持体上にある前記第１のゲート材料に基づく前記層内に、少なくとも１つの第２のトランジスタゲートブロックの形成を含み、前記第２のブロックと前記犠牲ブロックとが他の所与のスペースにより隔てられ、前記犠牲ブロックが前記第１のブロックと前記第２のゲートブロックとの間に位置し、
段階ｂ）は、前記他の所与のスペース内に、前記絶縁層および前記第２のゲート材料を含む前記スタックの形成を含み、前記他のスペース内に位置する前記ゲート材料が、前記第２のブロックに隣接し前記第２のブロックから前記絶縁層だけ隔たれたゲートブロックを形成する、請求項１から１０のいずれかに記載の方法。
【請求項１２】
前記第１のゲートブロックに隣接する前記他のゲートブロックが第１のメモリ記憶トランジスタのゲートブロックであり、前記第２のゲートブロックに隣接する前記ゲートブロックが第２のメモリ記憶トランジスタのゲートブロックであって、前記他のゲートブロックと並置されており、前記第１のメモリ記憶トランジスタと前記第２のメモリ記憶トランジスタとの間への共通コンタクト領域の形成をさらに含む、請求項１から１１のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクスの分野に関し、詳細にはメモリの分野に関する。
【０００２】
本発明は、並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクスデバイスを製作する方法に関する。本方法は、不揮発性メモリデバイスの製造に顕著に適用される。
【０００３】
本発明は、並置されたゲートの位置決め精度の向上をもたらす。このことは、こうしたゲートを備えた不揮発性メモリの電気的性能の向上として表される。
【背景技術】
【０００４】
電力供給なしに情報を保持する能力がある消去可能なメモリデバイスは、不揮発性メモリと呼ばれている。
【０００５】
理想的には、次の特徴、すなわち電気的書込みおよび消去の可能性、ビット当たりの低嵩高性および低コスト、ランダムアクセス、短い書込みおよび読出し時間、良好な耐久性、さらに低消費電力および低電源電圧を兼ね備えることになる不揮発性メモリの適用が求められる。
【０００６】
フラッシュメモリを用いると、上記基準のすべての間で良い妥協を得ることが可能である。
【０００７】
フラッシュメモリは、「ブロック」、「セクタ」または、「ページ」と呼ばれる多数のメモリセルを電気的に同時に消去しうる一方、メモリセルを個別に電気的にプログラムしうる不揮発性メモリである。
【０００８】
フラッシュメモリは、ＥＰＲＯＭメモリの低嵩高性要件およびＥＥＰＲＯＭメモリの電気的に消去可能であるという要件の両方を兼ね備えている。
【０００９】
大部分の不揮発性メモリは、浮遊ゲートと呼ばれる、電荷を蓄積する場所を含む構造を備える。
【００１０】
ＭＯＮＯＳ（ＭＯＮＯＳは「Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ（金属  酸化物  窒化物  酸化物  シリコン）」の略）タイプの不揮発性メモリデバイスが出現し、ポリシリコン中の従来の浮遊ゲート構造に取って代わっている。ＭＯＮＯＳタイプのメモリでは、電荷は窒化シリコン電荷トラップ層内に蓄積される。
【００１１】
メモリトランジスタおよび選択トランジスタの両方を備える「分離ゲート」と呼ばれるメモリ構造もまた出現している。「分離ゲート」タイプのメモリは、一般に、選択トランジスタの適用を必要とする機構によってプログラムされる。なお、選択トランジスタのゲートは、メモリトランジスタのゲートに隣接して置かれている。
【００１２】
こうした構造により、プログラミングレートの向上および消費電力の低減を得ることが可能である。
【００１３】
これらのメモリを適用する上での困難の１つは、ゲート相互の位置決め精度に関連する。ゲートは、一般に連続フォトリソグラフィで作られる。並置されたゲート相互の位置の制御が不十分であると、メモリトランジスタの電気特性の制御が不十分になり、したがってメモリの性能の制御が不十分になることが生じる。
【００１４】
「分離ゲート」と呼ばれるメモリ構造を適用するときは、並置されたゲートの位置の正確な制御が必要になる。
【００１５】
米国特許第７，１３０，２３３号では、スペーサの形状に類似の丸みのある形状を有し、他のゲートに隣接して置かれた平行六面体ゲートを備えるトランジスタメモリ記憶デバイスを作る方法が開示されている。
【００１６】
丸みのあるプロファイルを有するこうしたゲートを備えるデバイスを作ると、コンタクトを画定する際に著しく、ゲート寸法精度の問題が生じる。
【００１７】
ゲートの正確な位置決めおよびゲートパターンの正確な画定を伴って、並置されたゲートを有するトランジスタを備えるメモリデバイスを作る、新規な方法を見つけるという問題がもたらされる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許第７，１３０，２２３号
【発明の概要】
【課題を解決するための手段】
【００１９】
本発明は、並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法に関し、その方法は、
ａ）支持体上に置かれた第１のゲート材料に基づく層内に、少なくとも１つの第１のトランジスタゲートブロックおよび少なくとも１つの犠牲ブロックを形成する段階であって、前記第１のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階と、
ｂ）絶縁層および第２のゲート材料を含むスタックで前記の所与のスペースを埋め、前記スペース内の前記第２のゲート材料が、前記絶縁層により第１のブロックから隔てられた他のゲートブロックを形成する段階と、
ｃ）前記犠牲ブロックを除去する段階と、を含む。
【００２０】
それによって、制御された寸法を有する２つの独立なゲートを備えるメモリを作りうる。
【００２１】
ゲートブロックおよび犠牲ブロックは、段階ａ）で作り、この段階でこれらのブロック間の空きのスペースの寸法を制御することが可能であり、段階ｂ）でこの空きスペース内に他のゲートのブロックを形成する。
【００２２】
本発明によれば、本方法は、段階ａ）の前に、
−前記第１のゲート材料に基づく層の上にジブロック共重合体に基づくマスキング層を形成する段階と、
−ジブロック共重合体に基づくマスキング層において、少なくとも１つの所与のマスキングパターン、および前記所与のパターンの所与の距離だけ隔たれた少なくとも１つの他の所与のマスキングパターンを保持するために、前記ジブロック共重合体を形成するポリマーに基づくブロックを選択的に除去する段階であって、前記マスキングパターンは前記ジブロック共重合体を形成する他のポリマーに基づいている段階と、をさらに含み、
前記第１のゲートブロックおよび前記犠牲ブロックは、前記所与のパターンおよび前記他の所与のパターンを介して、前記第１のゲート材料の前記層をエッチングすることにより、段階ａ）で形成される。
【００２３】
それを介して第１のゲート材料をエッチングすることになるマスクキングパターンを形成するためにジブロック共重合体を用いることにより、前記第１のゲートブロックの位置決めは、前記第１のゲート材料内に形成された前記犠牲ブロックおよび前記他のゲートブロックに対して正確に制御しうる。それによって、前記所与のスペースは、正確に制御され、したがって、前記所与のスペースを埋めることによって形成されるゲートの寸法決めは正確に制御される。
【００２４】
また、第１のゲート材料内に形成される犠牲ブロックの位置決めを正確に制御する。
【００２５】
犠牲ブロックの精密な位置決めにより、本方法の後の段階で、このマスクの位置決めへの制約をより少なく保ちながら、マスクを介してエッチングすることで、これらのブロックを除去することが可能となりうる。
【００２６】
ジブロック共重合体を用いると、小さいサイズの、例えば１５ｎｍ程度のゲートを作ることもまた可能である。
【００２７】
所与のパターンおよび前記他の所与のパターンは、平行六面体の形状を有しうる。
【００２８】
ジブロック共重合体は、次の材料、ＰＳ−ｂ−ＰＭＭＡまたはＰＳ−ｂ−ＰＩまたはＰＳ−ｂ−ＰＢのうちから１つ選ばれうる。
【００２９】
可能な適用例によれば、絶縁層は、少なくとも１つの誘電体層および少なくとも１つの電荷蓄積層を含む層のスタックで形成されうる。
【００３０】
スタックは、例えば、
−少なくとも１つの第１の誘電材料層、
−前記第１の誘電材料層上に形成された少なくとも１つの電荷蓄積層、
−前記電荷蓄積層上に形成された少なくとも１つの第２の誘電材料層で形成された３層でありうる。
【００３１】
段階ｂ）は、
−前記第１のゲート材料の前記ブロック上への前記絶縁層のコンフォーマブルな堆積段階と、
−前記所与のスペースを埋めるための、前記第２のゲート材料の堆積段階と、を含む。
【００３２】
可能な一実施例では、本方法は、段階ｂ）と段階ｃ）との間に、
−前記第１のゲートブロックおよび前記第２のゲートブロックを覆う少なくとも１つのマスクを、第１のゲートブロックのある側の犠牲ブロックの一部を覆い、前記所与の距離ｌ２未満の所定の距離Δだけ第１のゲートブロックの他の側を越えて延在するように形成する段階と、
−マスクを介して、第２のゲート材料、絶縁層、および場合によりハードマスク層の連続エッチング段階と、を含むことができる。
【００３３】
次いで犠牲ブロックは、段階ｃ）で前記マスクを介してのエッチングで除去されうる。
【００３４】
このようなマスクを用いると、ずれ公差は従来技術の方法よりも大きくなる。この公差は、形成を望むゲートの寸法に依存する。
【００３５】
本方法の可能な一実施例では、第１のゲート材料に基づく層は、前記支持体上に形成されたゲート誘電体層上に形成しうる。次いでジブロック共重合体層は、前記第１のゲート材料層上に形成されたハードマスク層上に形成しうる。
【００３６】
段階ａ）でのエッチングは、ハードマスクを介して実現され、本方法は、段階ａ）と段階ｂ）との間に、前記ハードマスクを介してのエッチングによる、第１のブロックと前記犠牲ブロックとの間のゲート誘電体層の除去をさらに含む。
【００３７】
ハードマスク層は、段階ａ）で第１のゲート材料ブロックを保護するためと、エッチングマスクとしての両方で役立つことができる。
【００３８】
可能な適用例によれば、本方法は、段階ｂ）と段階ｃ）との間に、
−前記第２のゲートブロックを覆った状態で、前記第１のゲートブロック上に、および犠牲ブロックの一部上にある、少なくとも１つのマスクの形成と、
−マスクを介して、第２のゲート材料、絶縁層、およびハードマスク層の連続エッチングと、を含み、
犠牲ブロックが、段階ｃ）で前記マスクを介するエッチングにより除去される。
【００３９】
本方法は、段階ｃ）後に、
−前記マスクを除去する段階と、
−絶縁層を、前記第１のブロックと前記他のゲートブロックとの間および前記他のゲートブロックの下にそのまま残して、部分的に除去する段階と、をさらに含みうる。
【００４０】
１つの可能性によれば、段階ａ）は、前記支持体上にある前記第１のゲート材料に基づく前記層内への、少なくとも１つの第２のトランジスタゲートブロックの形成を含みうる。ここで、前記第２のブロックおよび前記犠牲ブロックは、他の所与のスペースだけ隔てられ、前記犠牲ブロックは、前記第１のブロックと前記第２のゲートブロックとの間に位置している。この場合、段階ｂ）は、前記他の所与のスペース内への、前記絶縁層および前記第２のゲート材料を含む前記スタックの形成を含みうる。ここで、前記他のスペース内に位置している前記ゲート材料は、前記第２のブロックに隣接して配置され、前記第２のブロックから前記絶縁層だけ隔てられたゲートブロックを形成する。
【００４１】
本方法の可能な適用例によれば、第１のゲートブロックに隣接して配置された前記他のゲートブロックは、第１のメモリ記憶トランジスタのゲートブロックであり、第２のゲートブロックに隣接して配置された前記ゲートブロックは、第２のメモリ記憶トランジスタのゲートブロックであり、前記他のゲートブロックに並置される。本方法は、第１のメモリ記憶トランジスタと前記第２のメモリ記憶トランジスタとの間への共通コンタクト領域の形成をさらに含む。
【００４２】
それによって、ソース線が２つの隣接するメモリトランジスタのソースに共通であるデバイス、例えばＮＯＲフラッシュメモリセルなどが作られうる。
【００４３】
本発明は、添付の図面を参照して、純粋に指示のためであり、決して制限するものではないが、所与の例示的な実施形態の説明を読むと、より良く理解されよう。
【図面の簡単な説明】
【００４４】
【図１Ａ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｂ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｃ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｄ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｅ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｆ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｇ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｈ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｉ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｊ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｋ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｌ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｍ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｎ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｏ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図１Ｐ】並置されたゲートを備えたトランジスタを有するマイクロエレクトロニクス不揮発性メモリデバイスを作る、本発明による第１の例示的な方法を示す図である。
【図２Ａ】並置されたゲートを有するトランジスタのいくつかの対が、同時に作られる代替の実施形態を示す図である。
【図２Ｂ】並置されたゲートを有するトランジスタのいくつかの対が、同時に作られる代替の実施形態を示す図である。
【図３Ａ】並置されたゲートを有するトランジスタのいくつかの対が作られ、トランジスタの各対がメモリトランジスタを備え、メモリトランジスタが配置され、共通ソース電位に設定されうるように対が配置されている、例示的な方法の代替方法を示す図である。
【図３Ｂ】並置されたゲートを有するトランジスタのいくつかの対が作られ、トランジスタの各対がメモリトランジスタを備え、メモリトランジスタが配置され、共通ソース電位に設定されうるように対が配置されている、例示的な方法の代替方法を示す図である。
【図４Ａ】本発明による方法において適用されるマスキングパターンの代替の実施形態を示す図である。
【図４Ｂ】本発明による方法において適用されるマスキングパターンの代替の実施形態を示す図である。
【図４Ｃ】本発明による方法において適用されるマスキングパターンの代替の実施形態を示す図である。
【図５Ａ】トランジスタのゲートを作る順序において著しく、第１の実施例とは異なる、本発明による他の例示的な方法を示す図である。
【図５Ｂ】トランジスタのゲートを作る順序において著しく、第１の実施例とは異なる、本発明による他の例示的な方法を示す図である。
【図５Ｃ】トランジスタのゲートを作る順序において著しく、第１の実施例とは異なる、本発明による他の例示的な方法を示す図である。
【図５Ｄ】トランジスタのゲートを作る順序において著しく、第１の実施例とは異なる、本発明による他の例示的な方法を示す図である。
【図５Ｅ】トランジスタのゲートを作る順序において著しく、第１の実施例とは異なる、本発明による他の例示的な方法を示す図である。
【００４５】
別々の図の同一、類似または等価の部分は、ある図から他の図への移行を容易にするために、同じ参照番号を有する。
【００４６】
図面の中に示されている別々の部分は、図面をより読みやすくするために、必ずしも均一の尺度で図示しているわけではない。
【発明を実施するための形態】
【００４７】
ここで、並置されたゲートを備えるトランジスタを有するマイクロエレクトロニクスデバイスを作る、本発明による例示的な方法を図１Ａ〜図１Ｐと関連付けて提示する。マイクロエレクトロニクスデバイスは、不揮発性メモリセル、例えばフラッシュメモリなどでありうる。
【００４８】
第一に、支持体１００上にその支持体１００上にある絶縁層１０２中に窪み１０３を作る。窪み１０３は、例えば矩形の形状を有してよく、例えば通例「浅いトレンチ分離」と呼ばれている方法で作りうる。絶縁層１０２は、例えばＳｉＯ２に基づきうる。窪み１０３は、例えば１μｍ程度の限界寸法ｄｃで作りうる。（ここで、寸法は、支持体１００および図１Ａ中で定義された直交基準系
【００４９】
【数１】
2011228713.tif 000003
【００５０】
のベクトル
【００５１】
【数２】
2011228713.tif 000004
【００５２】
に平行な方向に測る。）「限界寸法」とは、１つの層または層のスタック内に作られたパターンの、高さすなわち厚さを除く最小寸法を指す。窪み１０３は、そこに１つまたは複数の活性トランジスタ領域を作ることを意図した半導体領域１０１に面して形成する（図１Ａ）。
【００５３】
次に（図１Ｂ）、第１のタイプのトランジスタ、例えばメモリセルを選択またはアクセスするためのトランジスタの１つまたは複数のゲートを作るためにゲートスタックを形成する。ゲートスタックは、誘電体ゲート層１０７を含む。この誘電体ゲート層１０７は、例えば半導体領域１０１の熱酸化で作りうる。誘電体ゲート層１０７は、例えば５ｎｍ程度の厚さを有しうる。また、ゲートスタックは、誘電体層１０７上にゲート材料１０９の層、例えば、Ｎ型ドーピングによりドープされうるポリシリコンの層を含む。ゲート材料１０９の層は、例えば１００ナノメートルの厚さを有しうる（図１Ｂ）。
【００５４】
次いで（図１Ｃ）、例えば、ＳｉＯ２または、ＨｆＯ２または、Ａｌ２Ｏ３に基づくハードマスク層１１３をゲート材料１０９の層上に形成する。
【００５５】
ハードマスク層１１３は、ゲート材料１０９の層に対するその後のエッチング中にゲート材料１０９の層を保護するために使いうる。
【００５６】
ハードマスク層１１３上にＯＨサイトを作り出すようにハードマスク層１１３の表面を下処理する段階は、例えば、ハードマスク層１１３がＳｉＯ２から成るときには、ＨＦで処理することにより達成することができる。
【００５７】
次いで、第１のポリマー１１５に基づく限界寸法ｌ１の複数のブロック１１４および他のポリマー１１７に基づく限界寸法ｌ２の複数のブロック１１６を含むマスキング層を窪み１０３中に作る（それぞれの限界寸法ｌ１、ｌ２は、図１Ｄ中で定義された直交基準系
【００５８】
【数３】
2011228713.tif 000005
【００５９】
のベクトル
【００６０】
【数４】
2011228713.tif 000006
【００６１】
に平行な方向に測る）。ブロック１１４および１１６の寸法ｌ１、ｌ２は、メモリデバイスのゲートを形成することが望ましい寸法に応じて与え、それぞれ、メモリデバイスの少なくとも１つの第１のゲートおよび少なくとも１つの第２のゲートに与えられた寸法に等しくなりうる。寸法ｌ１、ｌ２は、例えば１５ナノメートルから４０ナノメートルの間に含まれうる。
【００６２】
マスキング層は、ブロック共重合体材料に基づいてよく、具体的にはジブロック共重合体材料を使用する。ジブロック共重合体材料は、相互結合した、異なる化学的性質の２つのポリマー１１５および１１７の組合せを含む材料であり、それらの分布は、規則的な周期構造に応じて作られる。
【００６３】
この規則的な周期分布は、規則的な分布を有するマスクのパターンを形成するために使用する。
【００６４】
可能な適用例によれば、ブロック１１４、１１６は、平行六面体の形状を有し、相互に平行であるように作りうる。
【００６５】
ハードマスク層１１３の表面処理により、共重合体ブロックの組織化を容易にすることができる。
【００６６】
平行六面体ブロックを得るために、ジブロック共重合体の組成を制御しうる。例えば、その組成が、５０％程度のポリマーブロック１１５および５０％程度のポリマーブロック１１７から成ると、図１Ｄに示すように、平行六面体ラメラへと共重合体の組織化を導く。
【００６７】
ジブロック共重合体材料は、例えばＰＳ−ｂ−ＰＭＭＡ（ポリスチレン−ｂ−ポリメチルメタクリレート）またはＰＳ−ｂ−ＰＩ（ポリスチレン−ｂ−ポリイソプレン）またはＰＳ−ｂ−ＰＢ（ポリスチレン−ｂ−ポリブタジエン）でありうる。
【００６８】
ジブロック共重合体材料がＰＳ−ｂ−ＰＭＭＡである場合、ＰＳ−ｂ−ＰＭＭＡは０．３程度の体積分率、６７，１００ｇｍｏｌ−１程度の重量モル質量、および１．０９の多分子性指数を有しうる。ジブロック共重合体鎖は、例えば１重量％程度の濃度を得るためにトルエンの溶液中に希釈しうる。次いでスピンナを用いて、例えば３，０００ｒｐｍ（回転数／分）程度の速度、１，０００（回転数／分）ｓ−１の加速度、および例えば３０ｓ程度の継続時間で堆積させうる。したがって、例えば３５ｎｍ程度のＰＳ−ｂ−ＰＭＭＡの一様な厚さの層を得ることが可能である。次いで、得られた層は、真空中に例えば４８時間程度の継続時間の間、例えば１７０℃程度の温度に置いておく。
【００６９】
共重合体層内のＰＭＭＡブロックの配向は、異なるブロックと絶縁層との間の表面相互作用効果により、具体的には絶縁層が酸化シリコンに基づくとき、支配される。
【００７０】
この相互作用は、図１Ｄに示すように、平行六面体ブロックの交代配置を形成するように、例えばランダムＰＳ−ＰＭＭＡ共重合体を堆積させることにより中性化されうる。
【００７１】
次いで、特定のマスクパターンを残すように、マスキング層の部分の除去を行う。
【００７２】
例えば共重合体がＰＳ−ＰＭＭＡである場合、除去する材料はＰＭＭＡである。このため、第２のポリマー１１７に基づくブロック１１６の除去において、第１のポリマー１１５に対する選択的が適用されうる（図１Ｅ）。
【００７３】
他の実施例によれば、ＰＳ−ｂ−ＰＩ系の場合、この選択的除去は、オゾンによる処理を使用して行いうる。なお、オゾンにより、ポリイソプレン（ＰＩ）ブロックは、ポリブタジエン（ＰＢ）ブロックに対して選択的に分解されうる。
【００７４】
ＰＳ−ｂ−ＰＭＭＡ系の場合、ＰＭＭＡブロックに対してＰＳブロックを選択的にエッチングすることもまた可能である。そのためには、ＣＦ４プラズマ、次にＯ２プラズマを用いる２段階のプラズマエッチング方法を使用しうる。
【００７５】
共重合体がＰＳ−ＰＭＭＡである場合、ＰＳ−ｂ−ＰＭＭＡタイプのジブロック共重合体内のＰＭＭＡブロックの選択的除去を、ＵＶ放射を用いて進めることがまた可能である。これらのＵＶ放射は、ＰＭＭＡ鎖の優先的な分裂を引き起こす。ＰＭＭＡブロックの除去は、例えば共重合体層を、例えば１．２Ｊｃｍ−２程度の線量で例えば１５分程度の継続時間の間ＨｇＸｅ紫外線照明にさらし、１０分間酢酸浴中へ浸漬し、次いで脱イオン水でリンスして、行いうる。ポリマー１１７のブロック１１６の残留成分を除去する目的で、プラズマ、具体的には、例えば４．２ｍＴｏｒｒであり、５０ｓｃｃｍ（「標準立方センチメートル毎分」）のＡｒおよび５ｓｃｃｍのＯ２に基づいており、例えば７０Ｗ程度でありうる供給源電力で、照射が例えば１５秒程度の継続時間でありうる誘導結合プラズマ（ＩＣＰ）中でエッチングを行いうる。
【００７６】
この選択的除去の最後に、ゲートスタック上に規則的に分布した、ポリマー１１５の平行六面体ブロック１１４（図１Ｅ）を得る。
【００７７】
代替の実施形態（図４Ａ〜図４Ｃ）によれば、非対称共重合体を使用することもまた可能である。非対称共重合体では、ポリマー１１５およびポリマー１１７の割合は、５０／５０とは異なっている。
【００７８】
こうした共重合体を用いると、第１のポリマー１１５に基づく層２１４内に円筒形の、または円形もしくは長円形の断面を有する、第２のポリマー１１７に基づく複数のブロック２１６を形成することが可能であり、これらの複数のブロック２１６は、支持体に平行に延在する（図４Ａ）。ＰＳ−ＰＭＭＡ共重合体の場合、こうした配置は、例えば３０％のＰＭＭＡおよび７０％のＰＳで得られうる。
【００７９】
次いでＰＭＭＡブロック２１６は、酢酸に基づく処理とＡｒ、Ｏ２プラズマエッチングに基づく処理とを結合させて、除去しうる（図４Ｂ）。
【００８０】
例えばＡｒ、Ｏ２を用いた異方性エッチングで、残ったＰＳ層２１４を薄くし、ゲートスタック上に規則的に分布した、ポリマー１１５の平行六面体ブロック２１４を得る（図４Ｃ）。
【００８１】
その後、エッチングマスクとしてポリマー１１５のブロック１１４または２１４を用いて、ゲート材料１０９のエッチングを行う。
【００８２】
ポリシリコンゲートの場合、このエッチングは、例えばエッチングマスクとしてポリマー１１５のブロック１１４または２１４を、エッチング停止層としてゲート誘電体１０７を用いて、ポリシリコンのドライエッチで行いうる。したがって、ゲート材料１０９の層をエッチングし、第１のタイプのトランジスタ用のゲートブロック１１０、例えばメモリセルを選択またはアクセスするためのトランジスタのゲートを形成する（図１Ｆ）。
【００８３】
このエッチングの間、ポリマー１１５のブロック１１４または２１４は、部分的に消費されうる（図１Ｆ）。
【００８４】
代替の一実施形態（図示せず）によれば、エッチングの終了時点では、ポリマー１１５のブロック１１４が完全に消費されているように、このエッチングを行いうる。ハードマスク１１３を用いれば、エッチングの間、第１のゲート材料１０９に基づくブロック１１０を保護することが可能である。
【００８５】
エッチングの終了時点でブロック１１４が完全に消費されてはいない場合、ポリマー１１５の除去は、例えばＯ２プラズマを用いて行う。
【００８６】
いったんエッチングを行い終えると、空きスペース１１９だけ相互に隔たり、誘電体層１０７上に規則的なピッチで分布した、第１のゲート材料１０９に基づく複数の独特なブロック１１０を得る。第１のゲート材料１０９に基づく、これらの複数の独特なブロック１１０の中で、少なくとも１つのブロック１１０ａは、トランジスタゲートを形成することを意図し、他方、１つまたは複数のブロックは後で除去されることを意図する。
【００８７】
誘電体層１０７は、ゲートブロック１１０の下にだけ残るように、前記ハードマスクを介してエッチングしうる（図１Ｇ）。
【００８８】
その後、第２のタイプのトランジスタの１つまたは複数のゲート、例えばメモリ記憶トランジスタを作る。
【００８９】
そのため、第一にＯＮＯスタックなど３層絶縁スタック１２１、１２２、１２３を窪み１０３内に形成する。
【００９０】
３層絶縁スタック１２１、１２２、１２３は、ブロック１１０を覆うようにコンフォーマブルな堆積で作りうる。
【００９１】
そのために、例えば酸化シリコンに基づき、例えば６ナノメートル程度の厚さの誘電材料層１２１を第一に堆積させる。次いで、電荷トラップ層を形成する。この電荷トラップ層は、例えば６ナノメートル程度の厚さの、例えば窒化シリコンなど誘電材料１２２に基づきうる。
【００９２】
さらに、例えば８ナノメートル程度厚い他の酸化シリコン層１２３を作る。
【００９３】
ゲートブロック１１０間の誘電体ゲート層１０７を除去して、第２のゲート用に特定の高品質なゲート誘電材料を形成できる。
【００９４】
次いで、ゲート材料１２９を窪み１０３内に堆積させる。ゲート材料１２９は、ゲートブロック１１０を隔てているスペース１１９を埋めるように、非コンフォーマブルな堆積により堆積されうる。材料１２９は、ＯＮＯスタック１２１−１２２−１２３で覆われたゲートブロック１１０を覆うように、堆積させうる。材料１２９は、例えばポリシリコン、具体的にはＮ型ドーパントでドープされたポリシリコンでありうる（図１Ｉ）。
【００９５】
その後、ゲート材料１２９の部分的除去は、異方性エッチングで行う。
【００９６】
このエッチングは、例えばＨＢｒ−Ｃｌを用いて達成されるドライエッチングまたは、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いるウエットエッチングでありうる。除去は、選択トランジスタのゲートのブロック１１０のいずれか一方の側でゲート材料１２９のブロック１３０を保存するように行う。除去は、ゲート材料１２９のブロック１３０がブロック１１０の高さに等しい、または実質的に等しい、または近い高さを有するように行いうる（図１Ｊ）。
【００９７】
次いで、例えばレジンに基づいたマスク１３３を作成する。そのマスクは、選択トランジスタのゲートブロック１１０のうちの少なくとも第１の所与のブロック１１０ａおよびメモリ記憶トランジスタのゲートブロック１３０のうちの少なくとも１つの他のブロック１３０ａを覆う。前記他のブロック１３０ａは、前記第１の所与のブロックに隣接し、前記第１の所与のブロックからＯＮＯスタックで隔てられている。レジンマスク１３３は、フォトリソグラフィで作りうる。この例示的な実施形態では、第１のブロック１１０ａおよび第２のブロック１３０ａとの、レジンマスク１３３の厳密な位置合わせは、不可欠ではない。したがって、マスク１３３は、ブロック１３０のうちの他のブロックを垂直下方に部分的に突き出させるように、任意に形成されてよく、また前記ブロック１１０のうちの少なくとも１つの他の所与のブロックの上にあってもよい。ブロック１１０および１３０の精密な位置決めのおかげで、マスク１３３の位置決め制約が軽減される。ブロック１３０のうちの前記ブロックを越える、マスク１３３の突出長さΔは、限界寸法ｌ２未満でありうる（図１Ｋ）。
【００９８】
マスクを生産するフォトリソグラフィ法では、従来技術による方法よりも大きなずれ公差がもたらされうる。これは、形成が所望されているゲートの寸法に依存する。
【００９９】
次いで、メモリデバイスのゲート材料１２９の除去は、例えばＴＭＡＨを用いてレジンマスク１３３で保護された領域の外で実行する。エッチングの停止は、層１２１−１２２−１２３のスタックの上層上で実施する（図１Ｌ）。層１２１−１２２−１２３のスタックの除去は、第一に、誘電体層１２３がＳｉＯ２に基づくとき、誘電体層１２３を除去するために例えばＨＦを用いるエッチングで達成しうる。次いで、層１２２を除去するために、層１２２がＳｉ３Ｎ４に基づくとき、酸Ｈ３ＰＯ４を用いたエッチングを行うことが可能である。その後、層１２１の除去は、層１２１がＳｉＯ２に基づくとき、例えばＨＦを用いるエッチングで達成しうる。層１２１の除去は、半導体領域１０１上の誘電体ゲート層１０７の少なくとも一部分を保持するように行いうる。
【０１００】
この除去の終了時点で、第１のブロック１１０ａおよび第２のブロック１３０ａは、頂面および側面がＯＮＯスタック１２１−１２２−１２３で覆われている。
【０１０１】
次いで、誘電体１０７から第１のゲート材料１０９に基づくブロック１１０ｂの除去は、レジンマスク１３３で保護された領域の外で行う。そのため、ＴＭＡＨに基づく選択的で等方的な化学エッチングを、半導体領域１０１が誘電体層１０７で保護されている部分であって、マスク１３３で完全に覆われておらず、層１２１−１２２−１２３のスタックで完全に覆われてもいないゲートブロック１１０ｂのエッチングのために使用されうる。また、ハードマスク１１３もこのエッチングの間に除去する（図１Ｎ）。
【０１０２】
次いで、レジンマスク１３３の除去を行う。
【０１０３】
さらに、レジンマスク１３３で保護されていたゲートブロック１１０ａ、１３０ａ上の層１２１−１２２−１２３のスタックの除去を行う。
【０１０４】
例えば、ＯＮＯすなわち「酸化物」、「窒化物」、「酸化物」スタックに対しては、酸化シリコン層１２３を除去するのにＨＦ酸を、その後、窒化シリコン層１２２を除去するのにＨ３ＰＯ４酸を、さらに酸化シリコン層１２１を除去するのにＨＦ酸を、使用することが可能である（図１Ｏ）。
【０１０５】
また、第１のブロック１１０ａ上のハードマスク１１３の除去を達成する。ハードマスク層１１３がＡｌ２Ｏ３またはＨｆＯ２に基づいている場合、ハードマスクを除去するのにＢＣｌ３−Ｃｌを用いうる。ハードマスク層１１３がＳｉＯ２に基づいて形成されている場合、この除去は、例えば酸化シリコン層１２１の除去と同時に行いうる。
【０１０６】
トランジスタの活性領域のドーピングは、例えば注入で、それから、隣接するゲートブロック１１０ａ、１３０ａのどちらの側にもスペーサ１５１、１５２を作成することで実行されうる。
【０１０７】
そこで、活性領域への注入のための他の段階を行う。
【０１０８】
ゲートのコンタクトポイントおよび活性領域のための領域１６１、１６２、１６３を形成するために、ゲートおよび活性領域のシリサイド化が行われうる（図１Ｐ）。
【０１０９】
次に、トランジスタの１つまたは複数の相互接続レベルを達成しうる。
【０１１０】
図２Ａおよび図２Ｂに、図１Ｊに関連する前述の段階の後、マスク１３３のタイプのいくつかのレジンマスク２３３ａ、２３３ｂを形成する代替の実施形態を示す。
【０１１１】
マスク２３３ａ、２３３ｂは、ポリマー１１７のブロック１１６の限界寸法ｌ１およびポリマー１１５の他のブロック１１４の限界寸法ｌ２の和に等しい距離だけ隔てうる。マスク２３３ａは、ゲート材料１０９に基づいて形成されたゲートブロック２１０ａ上、および第１のゲート材料１０９に基づく他のブロック上にあり、除去されることが意図されている。マスク２３３ｂは、第１のゲート材料１０９に基づいて形成されたゲートブロック２１０ｂ上、および第１のゲート材料１０９に基づく他のブロック上にあり、除去されることが意図されている。
【０１１２】
次いで、これらのマスク２３３ａ、２３３ｂを介して連続エッチングを行い、マスクの外の、ゲート材料１２９、層１２１−１２２−１２３のスタック、およびゲート材料１０９を除去する。
【０１１３】
前述の方法の他の代替方法を図３Ａおよび図３Ｂ中に提示する。この代替方法のために、第１のマスク３３３ａを材料２０９の第１のブロック２１０ａ上、およびゲート材料２２９の第２のブロック２３０ａの上方に形成する。また、マスク３３３ａは、ゲート材料２０９の犠牲ブロック２１１の一部の上にある。第２のマスク３３３ｂを材料２０９のブロック２１０ｂ上、およびゲート材料２２９のブロック２３０ｂの上方に形成する。また、マスク３３３ｂは、犠牲ブロック２１１の一部の上にある。なお、犠牲ブロック２１１は、ゲート材料２２９に基づくブロック２３０ａと２３０ｂとを隔てている。
【０１１４】
その後、これらのマスク３３３ａ、３３３ｂを介して連続エッチングを行い、マスクの外の、ゲート材料１２９、層１２１−１２２−１２３のスタック、およびゲート材料１０９を除去する。
【０１１５】
このようにして、隣接するゲート３１０ａおよび３３０ａを有する１対のトランジスタＴ１１およびＴ１２を作りうる。それらのトランジスタは、隣接するゲート３１０ｂおよび３３０ｂを有する他の対のトランジスタＴ２１およびＴ２２と共通電極を共有することになる。トランジスタの各対は、アクセストランジスタＴ１１もしくはＴ２２およびメモリ記憶トランジスタＴ１２もしくはＴ２１を備え、メモリ記憶トランジスタ同士が、隣接し、共通コンタクト３５０およびこのコンタクト３５０が接続される共通ソース領域を共有するように形成されている。
【０１１６】
図（図５Ａ〜図５Ｄ）に関連して説明される作成方法の代替方法によれば、ゲートブロック１１０ａおよび１３０ａを作る順序は、逆にされてもよい。
【０１１７】
したがって、第一に、窪み１０３内に３層スタック１２１、１２２、１２３を作り、それからゲート材料１２９の堆積を行う（図５Ａ）。
【０１１８】
次いで、ハードマスク１１３を形成し、それからポリマー１１５のブロック１１４およびポリマー１１７のブロック１１６の交代配置を有するジブロック共重合体層を形成する（図５Ｂ）。
【０１１９】
規則的に分布したゲートブロック１３０は、ポリマーパターン１１５を介してゲート材料１２９および３層１２１−１２２−１２３をエッチングして作られる。
【０１２０】
その後、これらのポリマーパターン１１５を除去する（図５Ｃ）。
【０１２１】
規則的に分布したブロック１３０の間に誘電体１０７およびゲート材料１０９で形成されたゲートスタックを作る（図５Ｄ）。
【０１２２】
次にブロック１３０ａに隣接してゲートブロック１１０ａを作るため、および犠牲ゲートブロックを除去するために、レジンマスクを介してエッチングを行う（図５Ｅ）。
【符号の説明】
【０１２３】
１００  支持体
１０１  半導体領域
１０２  絶縁層
１０３  窪み
１０７  誘電体ゲート層、ゲート誘電体（層）
１０９、２０９  第１のゲート材料
１１０、２１０ａ、２１０ｂ  ゲートブロック
１１３  ハードマスク層
１１４、１１６、１３０、２１６、２３０ａ、２３０ｂ  ブロック
１１５  第１のポリマー
１１７  他のポリマー
１１９  空いたスペース
１２１  第１の誘電材料層
１２２  電荷蓄積層
１２３  第２の誘電材料層
１２９、２２９  第２のゲート材料
１３３、２３３ａ、２３３ｂ、３３３ａ、３３３ｂ  マスク、レジンマスク
２１１  犠牲ブロック
３１０ａ、３１０ｂ、３３０ａ、３３０ｂ  ゲート
３５０  共通コンタクト
Ｔ１１、Ｔ２２  アクセストランジスタ
Ｔ１２、Ｔ２１  メモリ記憶トランジスタ
【図１Ａ】
2011228713.tif 000007
【図１Ｂ】
2011228713.tif 000008
【図１Ｃ】
2011228713.tif 000009
【図１Ｄ】
2011228713.tif 000010
【図１Ｅ】
2011228713.tif 000011
【図１Ｆ】
2011228713.tif 000012
【図１Ｇ】
2011228713.tif 000013
【図１Ｈ】
2011228713.tif 000014
【図１Ｉ】
2011228713.tif 000015
【図１Ｊ】
2011228713.tif 000016
【図１Ｋ】
2011228713.tif 000017
【図１Ｌ】
2011228713.tif 000018
【図１Ｍ】
2011228713.tif 000019
【図１Ｎ】
2011228713.tif 000020
【図１Ｏ】
2011228713.tif 000021
【図１Ｐ】
2011228713.tif 000022
【図２Ａ】
2011228713.tif 000023
【図２Ｂ】
2011228713.tif 000024
【図３Ａ】
2011228713.tif 000025
【図３Ｂ】
2011228713.tif 000026
【図４Ａ】
2011228713.tif 000027
【図４Ｂ】
2011228713.tif 000028
【図４Ｃ】
2011228713.tif 000029
【図５Ａ】
2011228713.tif 000030
【図５Ｂ】
2011228713.tif 000031
【図５Ｃ】
2011228713.tif 000032
【図５Ｄ】
2011228713.tif 000033
【図５Ｅ】
2011228713.tif 000034
【外国語明細書】
2011228713.tif 000035
2011228713.tif 000036
2011228713.tif 000037
2011228713.tif 000038
2011228713.tif 000039
2011228713.tif 000040
2011228713.tif 000041
2011228713.tif 000042
2011228713.tif 000043
2011228713.tif 000044
2011228713.tif 000045
2011228713.tif 000046
2011228713.tif 000047
2011228713.tif 000048
2011228713.tif 000049
2011228713.tif 000050
2011228713.tif 000051
2011228713.tif 000052
2011228713.tif 000053
2011228713.tif 000054
2011228713.tif 000055
2011228713.tif 000056
2011228713.tif 000057
2011228713.tif 000058
2011228713.tif 000059
2011228713.tif 000060
2011228713.tif 000061
2011228713.tif 000062
2011228713.tif 000063
2011228713.tif 000064
2011228713.tif 000065
2011228713.tif 000066
2011228713.tif 000067
2011228713.tif 000068
2011228713.tif 000069
2011228713.tif 000070
2011228713.tif 000071
2011228713.tif 000072