(57)【要約】【課題】信号伝送回路において信号の遷移方向による伝搬速度の差を縮小する。【解決手段】電源線２１，２２間に直列接続されたトランジスタ４１，４２を含むインバータと、電源線２２とトランジスタ４２との間に設けられ、制御信号に基づいて導通するソーストランジスタ３２と、電源線２１とトランジスタ４１との間に設けられた負荷回路となる負荷トランジスタ５１とを備える。本発明によれば、電源線２２とトランジスタ４２との間の負荷と、電源線２１とトランジスタ４１との間の負荷の差を縮小されることから、インバータに供給される入力信号がローレベルからハイレベルに遷移する場合の信号伝搬速度と、ハイレベルからローレベルに遷移する場合の信号伝搬速度との差が縮小される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１及び第２の電源線の間に直列接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含む第１の論理回路と、
前記第１の電源線と前記第１トランジスタとの間に設けられ、第１の制御信号に基づいて導通する前記第１導電型の第１ソーストランジスタと、
前記第２の電源線と前記第２トランジスタとの間に設けられた第１負荷回路と、を備えることを特徴とする信号伝送回路。
【請求項２】
前記第１負荷回路は常時オン状態となる負荷トランジスタを含み、前記負荷トランジスタの導電型は、前記第２導電型であることを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
前記第１ソーストランジスタの負荷と前記第１負荷回路の負荷が等しいことを特徴とする請求項１又は２に記載の信号伝送回路。
【請求項４】
前記第１の制御信号が第１の論理レベルである場合には前記第１ソーストランジスタがオン状態となり、これによって前記第１の論理回路は入力信号の論理レベルに応じた出力信号を生成し、
前記第１の制御信号が第２の論理レベルである場合には前記第１ソーストランジスタがオフ状態となり、これによって前記第１の論理回路の前記出力信号は所定の論理レベルに固定されることを特徴とする請求項１乃至３のいずれか一項に記載の信号伝送回路。
【請求項５】
前記第１の論理回路の出力信号が入力される第２の論理回路であって、前記第１及び第２の電源線の間に直列接続された前記第１導電型の第３トランジスタ及び前記第２導電型の第４トランジスタを含む第２の論理回路と、
前記第１の電源線と前記第３トランジスタとの間に設けられた第２負荷回路と、
前記第２の電源線と前記第４トランジスタとの間に設けられ、第２の制御信号に基づいて導通する第２ソーストランジスタと、をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の信号伝送回路。
【請求項６】
前記第１の制御信号と前記第２の制御信号は相補の信号であることを特徴とする請求項５に記載の信号伝送回路。
【請求項７】
前記第１負荷回路の負荷と前記第２ソーストランジスタの負荷が等しいことを特徴とする請求項５又は６に記載の信号伝送回路。
【請求項８】
前記第１負荷回路及び前記第２ソーストランジスタは、互いに特性の等しい前記第１導電型のトランジスタであることを特徴とする請求項７に記載の信号伝送回路。
【請求項９】
前記第２負荷回路の負荷と前記第１ソーストランジスタの負荷が等しいことを特徴とする請求項５乃至８のいずれか一項に記載の信号伝送回路。
【請求項１０】
前記第２負荷回路及び前記第１ソーストランジスタは、互いに特性の等しい前記第２導電型のトランジスタであることを特徴とする請求項９に記載の信号伝送回路。
【請求項１１】
前記第１の論理回路の出力信号が入力されるフリップフロップ回路をさらに備えることを特徴とする請求項１乃至１０のいずれか一項に記載の信号伝送回路。
【請求項１２】
アクティブ時においては論理レベルが変化し、スタンバイ時においては一方の論理レベルに固定される入力信号が供給される論理回路と、
前記論理回路に第１の動作電位を供給する第１の電源線と、
前記論理回路に第２の動作電位を供給する第２の電源線と、
前記論理回路と前記第１の電源線との間に接続され、前記アクティブ時にオンし前記スタンバイ時にオフするソーストランジスタと、
前記論理回路と前記第２の電源線との間に接続され、前記アクティブ時及び前記スタンバイ時のいずれにおいてもオンする負荷回路と、を備えることを特徴とする信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝送回路に関し、特に、スタンバイ時において論理レベルが固定される信号伝送回路に関する。
【背景技術】
【０００２】
近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１の図４には、電源線を主電源線と疑似電源線に分ける方法が提案されている。
【０００３】
特許文献１の図４には、４段のインバータＶ１〜Ｖ４が縦続接続された回路が開示されており、動作電圧は４つの電源線から供給される。４つの電源線とは、電源電位が供給される主電源線ＶＣＣ及び疑似電源線ＶＣＴと、接地電位が供給される主電源線ＶＳＳ及び疑似電源線ＶＳＴである。主電源線ＶＣＣと疑似電源線ＶＣＴとの間には、Ｐチャンネル型のソーストランジスタＰ１が設けられており、そのゲート電極には信号ＳＣＰＢが供給される。また、主電源線ＶＳＳと疑似電源線ＶＳＴとの間には、Ｎチャンネル型のソーストランジスタＮ１が設けられており、そのゲート電極には信号ＳＣＮが供給される。
【０００４】
ソーストランジスタＰ１，Ｎ１はアクティブ時にオン状態となり、これによって主電源線ＶＣＣと疑似電源線ＶＣＴがソーストランジスタＰ１を介して短絡されるとともに、主電源線ＶＳＳと疑似電源線ＶＳＴがソーストランジスタＮ１を介して短絡される。一方、スタンバイ時においては、ソーストランジスタＰ１，Ｎ１がいずれもオフ状態となり、これによって疑似電源線ＶＣＴ，ＶＳＴはそれぞれ主電源線ＶＣＣ，ＶＳＳから切り離され、ほとんど電源電位が供給されなくなる。
【０００５】
４つのインバータＶ１〜Ｖ４のうち、初段のインバータＶ１及び３段目のインバータＶ３については、疑似電源線ＶＣＴと主電源線ＶＳＳとの間に接続されており、２段目のインバータＶ２及び４段目のインバータＶ４については、主電源線ＶＣＣと疑似電源線ＶＳＴとの間に接続されている。上述の通り、アクティブ時においては主電源線ＶＣＣと疑似電源線ＶＣＴは短絡され、且つ、主電源線ＶＳＳと疑似電源線ＶＳＴは短絡されることから、全てのインバータＶ１〜Ｖ４の両電源ノードには電源電圧が正しく印加される。
【０００６】
これに対し、スタンバイ時においては、疑似電源線ＶＣＴが主電源線ＶＣＣから切り離されるとともに、疑似電源線ＶＳＴが主電源線ＶＳＳから切り離される。このため、初段のインバータＶ１及び３段目のインバータＶ３に含まれるＰチャンネル型ＭＯＳトランジスタＰ２，Ｐ４のソースには電源電位がほとんど供給されなくなる。同様に、２段目のインバータＶ２及び４段目のインバータＶ４に含まれるＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ５のソースには接地電位がほとんど供給されなくなる。
【０００７】
しかしながら、スタンバイ時においては入力信号ＲＯＢがハイレベルに固定されるよう構成されていることから、各インバータＶ１〜Ｖ４において導通状態となるトランジスタは、Ｎ２，Ｐ３，Ｎ４，Ｐ５となる。これらトランジスタのソースは、主電源線ＶＣＣ又は主電源線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。一方、スタンバイ時において非導通状態となるトランジスタＰ２，Ｎ３，Ｐ４，Ｎ５のソースについては、主電源線ＶＣＣ又は主電源線ＶＳＳから切り離された疑似電源線ＶＣＴ又は疑似電源線ＶＳＴに接続されているため、サブスレッショールド電流はほとんど流れなくなる。これにより、スタンバイ時における消費電力を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３１３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の図４に示す信号伝送回路は、入力信号ＲＯＢがローレベルからハイレベルに遷移する場合の信号伝搬速度と、入力信号ＲＯＢがハイレベルからローレベルに遷移する場合の信号伝搬速度との間に差があるという問題がある。これは、ソーストランジスタＰ１，Ｎ１の存在に起因するものであり、入力信号ＲＯＢがローレベルからハイレベルに遷移する場合、オンするトランジスタ（Ｎ２，Ｐ３，Ｎ４，Ｐ５）のソースは主電源線ＶＣＣ又は主電源線ＶＳＳに直接接続されていることから、ソーストランジスタＰ１，Ｎ１の影響を受けることなく電力供給されるのに対し、入力信号ＲＯＢがハイレベルからローレベルに遷移する場合には、オンするトランジスタ（Ｐ２，Ｎ３，Ｐ４，Ｎ５）のソースが疑似電源線ＶＣＴ又は疑似電源線ＶＳＴに接続されていることから、ソーストランジスタＰ１，Ｎ１を介して電力供給されるからである。
【００１０】
これにより、入力信号ＲＯＢがローレベルからハイレベルに遷移する場合の信号伝搬速度よりも、入力信号ＲＯＢがハイレベルからローレベルに遷移する場合の信号伝搬速度の方が若干遅くなる。かかる伝搬速度は、昨今の低電圧化技術に伴ってより大きくなり、タイミング制御におけるマージンを低下させる原因となる。つまり、半導体装置の多くは、ストローブ信号などのタイミングクロックを用いて信号の取り込み等を行うことから、信号の遷移方向によって遅延量に差が出てしまうと、タイミング信号を用いたデータを取り込みマージンが減少してしまう。
【００１１】
例えば、上記の例においてローレベルからハイレベルに遷移するデータをタイミングクロックで丁度取り込めるよう信号伝送回路の遅延量を調整しても、ハイレベルからローレベルに遷移するデータの遅延量はそれよりも大きいことから、セットアップ時間が不足するという問題が生じる。
【課題を解決するための手段】
【００１２】
本発明による信号伝送回路は、第１及び第２の電源線の間に直列接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含む論理回路と、前記第１の電源線と前記第１トランジスタとの間に設けられ、第１の制御信号に基づいて導通する前記第１導電型の第１ソーストランジスタと、前記第２の電源線と前記第２トランジスタとの間に設けられた第１負荷回路と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、第２の電源線と第２トランジスタとの間に第１負荷回路を接続していることから、第１の電源線と第１トランジスタとの間の負荷と、第２の電源線と第２トランジスタとの間の負荷の差を縮小することが可能となる。これにより、論理回路に供給される入力信号がローレベルからハイレベルに遷移する場合の信号伝搬速度と、ハイレベルからローレベルに遷移する場合の信号伝搬速度との差が縮小されることから、タイミング制御におけるマージンを十分に確保することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による信号伝送回路２の回路図である。
【図２】インバータの回路図であり、（ａ）は奇数番目のインバータ１１，１３・・・を示し、（ｂ）は偶数番目のインバータ１２，１４・・・を示している。
【図３】変形例によるインバータの回路図であり、（ａ）は奇数番目のインバータ１１，１３・・・を示し、（ｂ）は偶数番目のインバータ１２，１４・・・を示している。
【図４】変形例による信号伝送回路４の回路図である。
【図５】信号伝送回路２を用いた半導体メモリのデータ入力部の回路構成を示すブロック図である。
【図６】データ入力部の動作を説明するためのタイミング図である。
【図７】ラッチ回路８０−１の回路図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい実施形態による信号伝送回路２の回路図である。
【００１７】
図１に示す信号伝送回路２は、ｎ段のインバータ１１〜１ｎが縦続接続された伝送経路１０と、これら伝送経路１０に動作電圧を供給する一対の電源線２１，２２とを備えている。伝送経路１０は、入力信号ＩＮをｎ段のインバータ１１〜１ｎによって遅延させ、これを出力信号ＯＵＴとして出力する回路である。入力信号ＩＮは、アクティブ時においてはその論理レベルが変化し、スタンバイ時においては論理レベルがローレベルに固定される信号である。また、電源線２１は高位側の電源電位ＶＰＥＲＩを供給する配線であり、電源線２２は低位側の電源電位ＶＳＳを供給する配線である。
【００１８】
図１に示すように、奇数番目のインバータ１１，１３・・・については、高位側の電源ノードが電源線２１に直接接続されている一方、低位側の電源ノードがソーストランジスタ３２を介して電源線２２に接続されている。逆に、偶数番目のインバータ１２，１４・・・については、低位側の電源ノードが電源線２２に直接接続されている一方、高位側の電源ノードがソーストランジスタ３１を介して電源線２１に接続されている。ソーストランジスタ３１のゲートにはリセット信号ＲＳＴが供給されており、ソーストランジスタ３２のゲートには反転されたリセット信号／ＲＳＴが供給されている。リセット信号ＲＳＴは、アクティブ状態においてはローレベルとなり、スタンバイ状態においてはハイレベルとなる信号である。したがって、アクティブ状態（リセット信号ＲＳＴ＝Ｌ）である場合には全てのインバータ１１〜１ｎの両電源ノードに動作電位が供給される一方、スタンバイ状態（リセット信号ＲＳＴ＝Ｈ）である場合にはインバータ１１〜１ｎの一方の電源ノードにのみ動作電位が供給されることになる。
【００１９】
しかしながら、上述の通り、スタンバイ時においては入力信号ＩＮがローレベルに固定されるため、奇数番目のインバータ１１，１３・・・の出力はハイレベル、偶数番目のインバータ１２，１４・・・の出力はローレベルとなる。そして、ハイレベルを出力すべき奇数番目のインバータ１１，１３・・・については高位側の電源ノードが電源線２１に直接接続されており、ローレベルを出力すべき偶数番目のインバータ１２，１４・・・については低位側の電源ノードが電源線２２に直接接続されていることから、スタンバイ時における論理は正しく維持される。そして、奇数番目のインバータ１１，１３・・・の低位側の電源ノード、並びに、偶数番目のインバータ１２，１４・・・の高位側の電源ノードは、ソーストランジスタ３１，３２によって電源線２１，２２から切り離されることから、サブスレッショールド電流はほとんど流れなくなる。これにより、スタンバイ時における消費電力を低減することが可能となる。
【００２０】
図２はインバータの回路図であり、（ａ）は奇数番目のインバータ１１，１３・・・を示し、（ｂ）は偶数番目のインバータ１２，１４・・・を示している。
【００２１】
図２（ａ）に示すように、奇数番目のインバータ１１，１３・・・は、直列接続されたＰチャンネル型ＭＯＳトランジスタ４１及びＮチャンネル型ＭＯＳトランジスタ４２と、電源線２１とトランジスタ４１との間に接続された負荷回路である負荷トランジスタ５１によって構成されている。トランジスタ４１，４２のゲートは共通接続されており、前段のインバータの出力が供給される。また、トランジスタ４１，４２のドレインも共通接続されており、後段のインバータに出力を供給する。そして、トランジスタ４１のソースは負荷トランジスタ５１を介して電源線２１に接続されており、トランジスタ４２のソースはソーストランジスタ３２を介して電源線２２に接続されている。負荷トランジスタ５１は、Ｐチャンネル型のＭＯＳトランジスタであり、そのゲートは電源電位ＶＳＳに固定されている。このため、負荷トランジスタ５１は常時オンしている。
【００２２】
一方、図２（ｂ）に示すように、偶数番目のインバータ１２，１４・・・は、直列接続されたＰチャンネル型ＭＯＳトランジスタ４１及びＮチャンネル型ＭＯＳトランジスタ４２と、電源線２２とトランジスタ４２との間に接続された負荷回路である負荷トランジスタ５２によって構成されている。トランジスタ４１，４２の構成は通常のインバータと同様であり、上述の通りである。そして、トランジスタ４１のソースはソーストランジスタ３１を介して電源線２１に接続されており、トランジスタ４２のソースは負荷トランジスタ５２を介して電源線２２に接続されている。負荷トランジスタ５２は、Ｎチャンネル型のＭＯＳトランジスタであり、そのゲートは電源電位ＶＰＥＲＩに固定されている。このため、負荷トランジスタ５２は常時オンしている。
【００２３】
かかる構成により、アクティブ状態（リセット信号ＲＳＴ＝Ｌ）において図１に示す入力信号ＩＮがローレベルからハイレベルに遷移すると、奇数番目のインバータ１１，１３・・・に含まれるトランジスタ４２がオンし、偶数番目のインバータ１２，１４・・・に含まれるトランジスタ４１がオンすることになる。この場合、インバータ内においてオンするトランジスタと電源線２１，２２との間には、必ずソーストランジスタ３１，３２が介在することから、各インバータの遅延量には、ソーストランジスタ３１，３２の負荷成分が重畳されることになる。
【００２４】
一方、アクティブ状態（リセット信号ＲＳＴ＝Ｌ）において入力信号ＩＮがハイレベルからローレベルに遷移すると、奇数番目のインバータ１１，１３・・・に含まれるトランジスタ４１がオンし、偶数番目のインバータ１２，１４・・・に含まれるトランジスタ４２がオンすることになる。この場合、インバータ内においてオンするトランジスタと電源線２１，２２との間には、必ず負荷トランジスタ５１，５２が介在することから、各インバータの遅延量には、負荷トランジスタ５１，５２の負荷成分が重畳されることになる。
【００２５】
これにより、負荷トランジスタ５１，５２を設けない場合と比べ、入力信号ＩＮがローレベルからハイレベルに遷移する際の信号伝搬速度と、入力信号ＩＮがハイレベルからローレベルに遷移する際の信号伝搬速度との差が縮小される。特に、負荷トランジスタ５１，５２の負荷をソーストランジスタ３１，３２の負荷と一致させれば、上記の伝搬速度差が実質的にゼロとなることから、入力信号ＩＮの遷移方向にかかわらず、信号伝搬速度を一定とすることが可能となる。
【００２６】
具体的には、負荷トランジスタ５１の負荷を対応するインバータ内のソーストランジスタ３２の負荷と致させ、負荷トランジスタ５２の負荷を対応するインバータ内のソーストランジスタ３１の負荷と致させることが好ましい。これによれば、インバータごとに、ハイレベルからローレベルへの遷移速度と、ローレベルからハイレベルへの遷移速度を一致させることができる。
【００２７】
或いは、負荷トランジスタ５１の負荷を前段又は後段のインバータ内のソーストランジスタ３１の負荷と致させ、負荷トランジスタ５２の負荷を前段又は後段のインバータ内のソーストランジスタ３２の負荷と致させることがより好ましい。これによれば、前後のインバータ間において、ハイレベルからローレベルへの遷移速度と、ローレベルからハイレベルへの遷移速度を一致させることができる。これを実現するためには、負荷トランジスタ５１とソーストランジスタ３１のゲート長、ゲート幅、ゲート膜厚などを同一設計とすることによって両者の特性を一致させるとともに、負荷トランジスタ５２とソーストランジスタ３２のゲート長、ゲート幅、ゲート膜厚などを同一設計とすることによって両者の特性を一致させればよい。これによれば、プロセスばらつき（Ｐ変動）、電圧変動（Ｖ変動）、温度変化（Ｔ変動）等が生じても、両者の負荷を一致させることが可能となる。
【００２８】
尚、上記実施形態では、負荷回路として負荷トランジスタ５１，５２を用いているが、本発明がこれに限定されるものではなく、負荷トランジスタ５１，５２の代わりに抵抗や容量等の他の素子を用いても構わないし、これらを組み合わせた負荷回路を用いても構わない。一例として、負荷トランジスタ５１，５２の代わりに抵抗５１ａ，５２ａを用いた例を図３（ａ），（ｂ）に示す。
【００２９】
また、インバータ内のトランジスタ４１，４２については高速なスイッチングを実現するため相対的にしきい値の低いトランジスタを採用し、ソーストランジスタ３１，３２についてはスタンバイ時におけるサブスレッショルドリークを低減するため相対的にしきい値の高いトランジスタを採用することが望ましい。この場合、負荷トランジスタ５１，５２についても、ソーストランジスタ３１，３２に合わせて、しきい値の高いトランジスタを用いることが好ましい。
【００３０】
また、ソーストランジスタ３１，３２としてしきい値の高いトランジスタを用いない場合であっても、リセット信号ＲＳＴの電位レベルの絶対値を高くし、リセット信号／ＲＳＴの電位レベルの絶対値を低くすれば、スタンバイ時におけるサブスレッショルドリークを低減することができる。これは、図４に示す信号伝送回路４のように、レベルシフタＬＶ１，ＬＶ２を用いてリセット信号ＲＳＴ，／ＲＳＴのレベル変換を行うことにより実現できる。例えば、レベル変換前におけるリセット信号ＲＳＴの振幅がＶＰＥＲＩ−ＶＳＳである場合、レベルシフタＬＶ１を用いてリセット信号ＲＳＴの振幅をＶＰＰ（＞ＶＰＥＰＩ）−ＶＳＳに拡大し、レベルシフタＬＶ２を用いてリセット信号／ＲＳＴの振幅をＶＰＥＰＩ−ＶＫＫ（＜ＶＳＳ）に拡大すればよい。或いは、リセット信号ＲＳＴ，／ＲＳＴともに、振幅をＶＰＰ−ＶＫＫとしても構わない。このようにしてソーストランジスタ３１，３２として低しきい値のタイプとした場合には、負荷トランジスタ５１，５２についても低しきい値のタイプを用いることができる。また、この場合、ソーストランジスタ３１をＮチャンネル型とし、ソーストランジスタ３２をＰチャンネル型とすることも可能である。
【００３１】
図５は、半導体メモリのデータ入力部の回路構成を示すブロック図である。本例では、信号伝送回路２がライトデータＤＱを遅延させる「調整用遅延回路」として用いられている。
【００３２】
図５に示すデータ入力部は、外部からデータ端子１００〜１０ｍにそれぞれ供給されるライトデータＤＱ０〜ＤＱｍを、タイミング信号であるストローブ信号ＤＱＳ，／ＤＱＳに同期してラッチ回路ブロックＬＡＴに取り込むための回路である。ストローブ信号ＤＱＳ，／ＤＱＳは、それぞれストローブ端子１１０，１１１にそれぞれ供給される。ライトデータＤＱ０〜ＤＱｍは、それぞれ対応する入力レシーバ６０〜６ｍを介して、信号伝送回路２からなる「調整用遅延回路」に供給される。調整用遅延回路は、シリアルなライトデータＤＱ０〜ＤＱｍの所謂データウィンドウの中央が、入力レシーバ７０，７１から出力されるストローブ信号ＤＱＳ，／ＤＱＳのアクティブエッジに合うよう、内部ライトデータＩＤＱ０〜ＩＤＱｍの位相を調整するために用いられる。
【００３３】
ライトデータＤＱ０〜ＤＱｍはハイレベル又はローレベルであることから、調整用遅延回路として本実施形態による信号伝送回路２を用いることにより、スタンバイ時における消費電力を低減しつつ、アクティブ時における信号の伝搬速度を一定とすることが可能となる。また、調整用遅延回路は各ライトデータＤＱ０〜ＤＱｍに対して其々設けられており、其々互いに異なる調整が可能とされている。
【００３４】
調整用遅延回路を通過した内部ライトデータＩＤＱ０〜ＩＤＱｍは、内部ストローブ信号ＩＤＱＳ，／ＩＤＱＳに同期して、ラッチ回路ブロックＬＡＴ内の対応するラッチ回路に取り込まれる。
【００３５】
図６は、図５に示すデータ入力部の動作を説明するためのタイミング図である。
【００３６】
図６に示す例では、アクティブコマンドＡＣＴ及びライトコマンドＷＲＩＴＥがこの順に発行された後、４ビットのライトデータＤＱｉ（ｉ＝０〜ｍ）がシリアルに入力される。図６においては、４ビットのライトデータＤＱｉをＤ０〜Ｄ３と表記している。
【００３７】
まず第１のライトデータＤ０がストローブ信号ＤＱＳのライズエッジに同期してラッチ回路８ｉ−１に取り込まれる。ラッチ回路８ｉ−１に取り込まれたライトデータＤ０は、続くストローブ信号／ＤＱＳのライズエッジに同期してラッチ回路８ｉ−３に取り込まれ、同時に第２のライトデータＤ１がラッチ回路８ｉ−２に取り込まれる。ラッチ回路８ｉ−２，８ｉ−３に取り込まれたライトデータＤ１，Ｄ０は、図示しない他のデータラッチ回路に伝送され、保持される。
【００３８】
続いて、第３のライトデータＤ２が次のストローブ信号ＤＱＳのライズエッジに同期してラッチ回路８ｉ−１に取り込まれ、同様にラッチ回路８ｉ−３、８ｉ−２に其々第３のライトデータＤ２、第４のライトデータＤ３が其々取り込まれる。
【００３９】
このような動作を行うデータ入力部において、信号伝送回路２からなる調整用遅延回路を用いていることから、上述の通り、スタンバイ時における消費電力を低減しつつ、アクティブ時における信号の伝搬速度を一定とすることが可能となる。
【００４０】
図７は、ラッチ回路８０−１の回路図である。
【００４１】
図７に示すように、ラッチ回路８０−１は、内部ライトデータＩＤＱ０を受けるインバータ１２０と、インバータ１２０の出力を保持するフリップフロップ回路１５０とを備えている。インバータ１２０は、直列接続されたＰチャンネル型のＭＯＳトランジスタ１２１とＮチャンネル型のＭＯＳトランジスタ１２２からなり、トランジスタ１２１のソースはソーストランジスタ１３１を介して電源線２１に接続され、トランジスタ１２２のソースは負荷トランジスタ１３２を介して電源線２２に接続されている。ソーストランジスタ１３１のゲートには、リセット信号／ＲＳＴ及びストローブ信号ＤＱＳを受けるＮＡＮＤ回路１４１の出力が供給されている。また、負荷トランジスタ１３２のゲートには、トランスファゲート１４２を介してストローブ信号ＤＱＳが供給されている。
【００４２】
かかる構成により、リセット信号／ＲＳＴがローレベルである場合にはソーストランジスタ１３１がオフ状態となるため、非アクセス時におけるサブスレッショルドリークを低減することが可能となる。一方、リセット信号／ＲＳＴがハイレベルである場合には、ストローブ信号ＤＱＳのライズエッジに同期して内部ライトデータＩＤＱ０を取り込むことができる。この場合、内部ライトデータＩＤＱ０がハイレベルからローレベルに遷移する場合とローレベルからハイレベルに遷移する場合とで、インバータ１２０の信号伝搬時間に差が生じない。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４４】
例えば、上記実施形態では、信号伝送回路に含まれる論理回路がインバータである場合を例に説明したが、本発明がこれに限定されるものではなく、ＮＡＮＤ回路やＮＯＲ回路などの論理回路であっても構わない。
【符号の説明】
【００４５】
２，４      信号伝送回路
１０        伝送経路
１１〜１ｎ  インバータ
２１，２２  電源線
３１，３２  ソーストランジスタ
４１，４２  トランジスタ
５１，５２  負荷トランジスタ
５１ａ，５２ａ  抵抗
６０〜６ｍ  入力レシーバ
７０，７１  入力レシーバ
８０−１〜８ｍ−３  ラッチ回路
１００〜１０ｍ  データ端子
１１０，１１１  ストローブ端子
１２０      インバータ
１２１，１２２  トランジスタ
１３１      ソーストランジスタ
１３２      負荷トランジスタ
１４１      ＮＡＮＤ回路
１４２      トランスファゲート
１５０      フリップフロップ回路
【図１】
2011091543.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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