(57)【要約】【課題】切り出し動作の高速化及び低消費電力化を実現するとともに、全画素読み出し動作の制御を容易に行う。【解決手段】本発明に係る固体撮像装置５００は、列毎に１つ設けられ、対応する列に配置された画素から読み出されたアナログの画素信号をデジタル信号に変換する複数のＡＤ変換回路２００と、列毎に１つ設けられ、対応する列のＡＤ変換回路２００により変換されたデジタル信号を保持する複数のディレイ・フリップ・フロップ２０２と、バイパス信号線６０１と、最終段のディレイ・フリップ・フロップ２０２以外の１つのディレイ・フリップ・フロップ２０２に保持されるデジタル信号をバイパス信号線６０１に出力するバッファ６００と、最終段のディレイ・フリップ・フロップ２０２により保持されるデジタル信号と、バイパス信号線６０１のデジタル信号とのうち一方を出力する出力セレクタ６０３とを備える。【選択図】図２
2011019136.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置であって、
行列状に配置された複数の画素と、
前記複数の画素からアナログの画素信号を読み出す読み出し部と、
列毎に１つ設けられ、対応する列に配置された前記画素から読み出されたアナログの画素信号をデジタル信号に変換する複数の変換回路と、
列毎に１つ設けられ、対応する列の前記変換回路により変換されたデジタル信号を保持する複数のデータ保持部とを備え、
前記複数のデータ保持部は、直列に接続されており、
前記各データ保持部は、保持するデジタル信号を後段のデータ保持部に転送するとともに、前段のデータ保持部が保持するデジタル信号を受け取り、
前記固体撮像装置は、さらに、
バイパス信号線と、
前記複数のデータ保持部のうち、最終段のデータ保持部以外の１つのデータ保持部に接続され、当該１つのデータ保持部に保持されるデジタル信号を前記バイパス信号線に出力するバッファと、
前記最終段のデータ保持部により保持されるデジタル信号と、前記バイパス信号線のデジタル信号とから一方を選択し、選択したデジタル信号を出力する第１セレクタと、
前記第１セレクタにより出力されたデジタル信号を出力する出力回路とを備える
固体撮像装置。
【請求項２】
前記固体撮像装置は、前記複数の画素の全ての画素の画素信号に対応するデジタル信号を出力する第１動作モードと、前記複数の画素のうち一部である複数の第１画素の画素信号に対応するデジタル信号のみを出力する第２動作モードとを有し、
前記固体撮像装置は、さらに、
前記第１動作モード時には、前記第１セレクタに前記最終段のデータ保持部により保持されるデジタル信号を選択させ、前記第２動作モード時には、前記第１セレクタに前記バイパス信号線のデジタル信号を選択させる制御回路を備える
請求項１記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、
前記最終段のデータ保持部以外の複数のデータ保持部に含まれる複数の第１データ保持部のそれぞれに対応して接続され、対応する第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する、前記バッファを含む複数のバッファを備える
請求項２記載の固体撮像装置。
【請求項４】
前記複数のバッファは、トライステートバッファであり、
前記制御回路は、さらに、前記第２動作モード時には、前記複数のバッファのうちいずれか１個のバッファのみを、対応する第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する出力状態にし、他の全てのバッファをハイ・インピーダンス状態にする
請求項３記載の固体撮像装置。
【請求項５】
前記複数のバッファは、前記最終段のデータ保持部以外の全てのデータ保持部のそれぞれに対応して接続され、対応するデータ保持部に保持されるデジタル信号を前記バイパス信号線に出力する
請求項３又は４記載の固体撮像装置。
【請求項６】
前記制御回路は、前記第１動作モード及び前記第２動作モードの一方を指定するとともに、前記第２動作モードにおいて、前記複数のバッファのうちいずれか１個のバッファを指定する、前記列の数より少ないビット数の第１信号を生成し、
前記固体撮像装置は、さらに、
前記第１信号を、前記列の数と同じビット数の第２信号に変換するデコーダ回路を備え、
前記デコーダ回路は、前記第２信号の複数のビットのうち、１つのみを第１論理にするとともに、他の全てを第２論理にし、
前記第２信号の各ビットは、前記複数のバッファのいずれか又は前記第１セレクタに対応しており、
前記各バッファは、対応する前記第２信号のビットが前記第１論理の場合に前記出力状態となり、対応する前記第２信号のビットが前記第２論理の場合にハイ・インピーダンス状態となり、
前記第１セレクタは、対応する前記第２信号のビットが前記第１論理の場合に、前記最終段のデータ保持部により保持されるデジタル信号を選択し、対応する前記第２信号のビットが前記第２論理の場合に、前記バイパス信号線のデジタル信号を選択する
請求項５記載の固体撮像装置。
【請求項７】
前記バイパス信号線は、前記バッファのみから信号が供給される
請求項２記載の固体撮像装置。
【請求項８】
前記バッファは、トライステートバッファであり、
前記制御回路は、さらに、前記第１動作モード時には、前記バッファをハイ・インピーダンス状態にし、前記第２動作モード時には、前記バッファを、当該バッファに接続された第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する出力状態にする
請求項７記載の固体撮像装置。
【請求項９】
前記固体撮像装置は、さらに、
前記第２動作モード時に、前記第１画素が含まれない列の前記データ保持部の動作を停止する動作停止部を備える
請求項７又は８記載の固体撮像装置。
【請求項１０】
前記各データ保持部は、クロック信号が入力されるたびに、保持するデジタル信号を後段のデータ保持部に転送するとともに、前段のデータ保持部が保持するデジタル信号を受け取り、
前記動作停止部は、前記第２動作モード時に、前記第１画素が含まれない列の前記データ保持部への前記クロック信号の供給を停止する
請求項９記載の固体撮像装置。
【請求項１１】
前記バイパス信号線の長さは、前記バッファの位置から、前記出力回路の位置までの長さである
請求項７〜１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
前記バイパス信号線の水平方向の長さは、前記複数のデータ保持部が配置される領域の水平方向の長さの１／２以下である
請求項１１に記載の固体撮像装置。
【請求項１３】
前記各データ保持部はフリップフロップであり、
前記固体撮像装置は、さらに、
列毎に１つ設けられ、対応する列の前記変換回路により変換されたデジタル信号と、前段のデータ保持部に保持されるデジタル信号とから一方を選択し、選択したデジタル信号を対応する列のデータ保持部に出力する複数の第２セレクタを備える
請求項１〜１２のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、行列状に配置された複数の画素と、複数の画素から読み出されたアナログの画素信号をデジタル信号に変換する変換回路とを備える固体撮像装置に関する。
【背景技術】
【０００２】
アレイ状（マトリクス状）に複数個配列された、例えば、光及び放射線などの外部から入力される電磁波、又は圧力（接触など）などの物理量変化に対して感応する単位構成要素（例えば画素）を備え、物理量分布を検知する半導体装置が様々な分野で使われている。
【０００３】
一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ  ）型又はＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）型（ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型も含む）の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
このＭＯＳ型の撮像素子（ＭＯＳイメージセンサ）は、画素ごとに増幅素子であるフローティングディフュージョンアンプなどを備える。また、画素信号の読出しに当たっては、アドレス制御の一例として、所謂列並列出力型又はカラム型と称される方式が多く用いられている。この方式は、画素アレイ部の中のある１行を選択し、選択した１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素アレイ部から画素信号を読み出す方式である。
【０００５】
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置：Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
【０００６】
この点については、列並列出力型の固体撮像装置についても同様であり、その信号出力部については様々なものが考案されている。その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータの画素情報を外部に取り出す方式が考えられている。
【０００７】
図１０は、従来のＭＯＳ固体撮像装置（ＭＯＳイメージセンサ）の構成を示すブロック図である。
【０００８】
図１０に示すこの固体撮像装置１００は、画素部１０２と、複数のカラム信号線１０３と、ＣＤＳ処理部１０４と、ＡＤ変換部１０５と、デジタルメモリ１０６と、出力部１０７と、垂直駆動部１０８と、垂直デコーダ１０９と、制御回路１１０とを備える。
【０００９】
画素部１０２は、アレイ状（２次元マトリクス状）に配列され、入射光量に応じた電圧信号を出力する、受光素子１０１を含む複数個の画素を含む。この複数の画素は、複数のカラム信号線１０３に電圧信号を出力する。
【００１０】
ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理部１０４は、複数のカラム信号線１０３の電圧信号にＣＤＳ処理を行う。
【００１１】
ＡＤ変換部（ＡＤＣ：Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１０５は、ＣＤＳ処理されたアナログ信号をデジタル信号に変換する。
【００１２】
ＡＤ変換部１０５におり変換されたデジタル信号は、デジタルメモリ１０６に出力される。また、デジタルメモリ１０６の出力端子は、出力部１０７に接続される。
【００１３】
一方、画素部１０２にアレイ状に配置される受光素子１０１は、垂直駆動部１０８により駆動される。この垂直駆動部１０８は、垂直デコーダ１０９により制御される。
【００１４】
制御回路１１０には、外部制御信号１１１が入力される。また、制御回路１１０は、垂直デコーダ１０９、デジタルメモリ１０６、ＣＤＳ処理部１０４及びＡＤ変換部１０５を制御する。
【００１５】
図１１は、従来のデジタルメモリ１０６及び出力部１０７の詳細な構成を示す回路図である。
【００１６】
図１１に示すように、ＡＤ変換部１０５は、複数のＡＤ変換回路２００を含む。また、デジタルメモリ１０６は、複数のセレクタ２０１と、複数のディレイ・フリップ・フロップ２０２とを含む。また、出力部１０７は、複数の出力回路２０３を含む。
【００１７】
ＡＤ変換回路２００により出力されるデジタル信号ＡＤＯＵＴは、本従来例の場合、１２ビットである。なお、デジタル信号ＡＤＯＵＴのビット数は、必要に応じて、例えば、１０ビット及び１６ビット等であってもよい。
【００１８】
デジタルメモリ１０６には、画素部１０２内に配置される受光素子１０１の水平方向の画素数（ｎ個）と同じ数のＡＤ変換回路２００が接続される。
【００１９】
また、デジタルメモリ１０６内には、セレクタ２０１及びディレイ・フリップ・フロップ２０２がｎ列×ＡＤ変換部１０５のデジタル信号ＡＤＯＵＴのビット数（本従来例の場合は１２個）個、配置される。なお、以下では、図１１の左側から１列〜ｎ列とし、図１１の上側から０ビット〜１１ビットとする。
【００２０】
セレクタ２０１は、２入力のセレクタである。各セレクタ２０１の第１の入力端子には、対応する列のＡＤ変換回路２００により出力されるデジタル信号ＡＤＯＵＴの１ビットが入力される。また、各セレクタ２０１の制御端子には、ラッチ制御信号ＬＡＴＳＷが入力される。また、各セレクタ２０１の出力信号は、対応する列のディレイ・フリップ・フロップ２０２に入力される。
【００２１】
各ディレイ・フリップ・フロップ２０２には、クロック信号ＤＭＣＬＫが入力される。また、各セレクタ２０１の第２の入力端子には、隣の列（前列）の同じビットのディレイ・フリップ・フロップ２０２の出力信号が入力される。
【００２２】
このように、１列目のセレクタ２０１の出力信号が入力される１列目のディレイ・フリップ・フロップ２０２の出力信号は、２列目のセレクタ２０１に入力される。このように、各ビットのｎ個のディレイ・フリップ・フロップ２０２は、セレクタ２０１を介して、順次シリアルに接続される。また、このシリアルなチェーン状に接続された複数のディレイ・フリップ・フロップ２０２の組が、ＡＤ変換回路２００の出力ビット数（１２ビット）だけ並列に配置される。
【００２３】
ｎ列目のＡＤ変換回路２００に接続されるｎ列目の１２個のディレイ・フリップ・フロップ２０２は、並列に出力部１０７に信号を出力する。出力部１０７は、ＡＤ変換部１０５の出力ビット数と同じ数（１２個）の出力回路２０３を含む。各出力回路２０３には、各ビットのｎ列目のディレイ・フリップ・フロップ２０２の出力信号が入力される。
【００２４】
次に図１２を用いて従来の固体撮像装置１００の動作について説明する。図１２は、固体撮像装置１００の動作を示すタイミングチャートである。
【００２５】
図１２に示す、ＤＦ１［０：１１］は、１列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータである。このＤＦ１［０：１１］は、１２ビットでひとつのセットとなる。同様にＤＦ２［０：１１］は、２列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータであり、・・・ＤＦｎ［０：１１］はｎ列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータである。また、ＤＯＵＴ［０：１１］は、出力部１０７の出力信号である。
【００２６】
また、データＤ１〜Ｄｎは、それぞれ、１〜ｎ列目に配置された受光素子１０１のアナログ信号量をデジタル変換したデータである。
【００２７】
まず、固体撮像装置１００は、外部制御信号１１１に応じて、垂直デコーダ１０９を制御する。これにより、垂直駆動部１０８は、画素部１０２に配置される受光素子１０１を駆動する。受光素子１０１は、受光素子１０１自身が感知した物理量（光又は電磁波）を電位（アナログ信号）に変換する。このアナログ信号は、カラム信号線１０３に出力される。出力されたアナログ信号は、ＣＤＳ処理部１０４にてノイズが除去され、その後、ＡＤ変換部１０５に入力される。ＡＤ変換部１０５は、ＣＤＳ処理部１０４が出力するアナログ信号をデジタル信号に変換し、変換したデジタル信号をデジタルメモリ１０６に出力する。
【００２８】
ＡＤ変換部１０５から出力されたデジタル信号ＡＤＯＵＴは、複数のセレクタ２０１に入力される。ラッチ制御信号ＬＡＴＳＷがＨレベルの場合、セレクタ２０１は、ＡＤ変換部１０５からのデジタル信号ＡＤＯＵＴを出力する。また、ラッチ制御信号ＬＡＴＳＷがＬレベルの場合、セレクタ２０１は、入力端子に接続された、水平方向のシリアル・チェーンの前段のディレイ・フリップ・フロップ２０２から出力されるデータを出力する。
【００２９】
ここで、図１２に示す期間ｔ００〜ｔ０２の間、ラッチ制御信号ＬＡＴＳＷがＨレベルとなり、期間ｔ００〜ｔ０２に含まれる時刻ｔ０１においてクロック信号ＤＭＣＬＫがＨレベルに立ち上がる。これにより、ＡＤ変換部１０５に配置される全ＡＤ変換回路２００により出力されるデジタル信号ＡＤＯＵＴが、複数のディレイ・フリップ・フロップ２０２にラッチされる。その後、時刻ｔ０２においてラッチ制御信号ＬＡＴＳＷがＬレベルとなり、セレクタ２０１が出力する信号が切り替えられる。
【００３０】
その後、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、ディレイ・フリップ・フロップ２０２は、入力されている前列のディレイ・フリップ・フロップ２０２のデータをラッチする。例えば、クロック信号の入力前に２列目のディレイ・フリップ・フロップ２０２に保持されていたデータＤ２は、当該クロック信号の入力にともない３列目のディレイ・フリップ・フロップ２０２にラッチされる。同時に、２列目のディレイ・フリップ・フロップ２０２自身は、１列目のＡＤ変換回路２００の出力データＤ１を保持する。
【００３１】
このように、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、スキャンシフト動作が行われる。これにより、出力部１０７からｎ列目のＡＤ変換回路２００のデータＤｎから１列目のＡＤ変換回路２００のデータＤ１までが順次出力される。
【００３２】
例えば、固体撮像装置１００と類似する構成が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００８−１７２６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３４】
しかしながら、上述したようなＭＯＳ固体撮像装置には次のような課題がある。
【００３５】
図１３は、一般的な切り出し動作のイメージを示す図である。
【００３６】
ここで切り出し動作とは、画素部１０２に配置される複数の受光素子１０１のうち、すべての受光素子１０１のデータを使用するのではなく、必要な領域のデータのみを使用する動作である。
【００３７】
例えば、切り出し動作時には、図１３に示す切り出し領域４００に配置される受光素子１０１のデータのみを使用する。この切り出し動作は、不要な部分を動作させないことによる消費電力の低減、及び必要な領域のみを動作させることによる動作速度の向上（フレームレートの向上）を実現できる。
【００３８】
しかしながら、上述した従来の固体撮像装置１００で、この切り出し動作を行う場合、デジタルメモリ１０６は、水平方向にディレイ・フリップ・フロップ２０２のデータを転送する際に、切り出し領域４００を含む出力領域４０１の分のデータを全て転送する必要がある。図１３に示すように、出力領域４０１は、切り出し領域４００の右側に位置する必要でない領域を含む。よって、この領域のデータを転送に必要な転送時間が無駄となる。その分、データ転送の高速化を妨げることとなる。またその分の消費電力も多く消費してしまう。
【００３９】
また、デジタルデータの水平方向の転送を高速化する方法として、特許文献１のように例えば、デジタルメモリ（特許文献１では、データ保持部と記載）の全列をそれぞれが複数列を含む複数ブロックに分ける方法がある。具体的には、各ブロックのデジタルメモリの後段に出力ドライバをそれぞれ１つ設ける構成をとることができるし、又は、複数のブロックのデジタルメモリのうち何れか１つのデジタルメモリの後段にのみ出力ドライバを１つ設ける構成をとることができる。
【００４０】
このようにデジタルメモリを分割することで、切り出し動作に必要な部分のみを動作させることで、切り出し動作の低消費電力化が可能となる。しかし、デジタルメモリの全体のデータを使用する全画素読み出し動作の場合、ブロック間をまたがった動作が必要となり、制御が複雑になるという別の問題が生じる。
【００４１】
本発明は、上記課題を解決するためのものであり、切り出し動作の高速化及び低消費電力化を実現するとともに、全画素読み出し動作の制御を容易に行える固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００４２】
上記目的を達成するために、本発明に係る固体撮像装置は、固体撮像装置であって、行列状に配置された複数の画素と、前記複数の画素からアナログの画素信号を読み出す読み出し部と、列毎に１つ設けられ、対応する列に配置された前記画素から読み出されたアナログの画素信号をデジタル信号に変換する複数の変換回路と、列毎に１つ設けられ、対応する列の前記変換回路により変換されたデジタル信号を保持する複数のデータ保持部とを備え、前記複数のデータ保持部は、直列に接続されており、前記各データ保持部は、保持するデジタル信号を後段のデータ保持部に転送するとともに、前段のデータ保持部が保持するデジタル信号を受け取り、前記固体撮像装置は、さらに、バイパス信号線と、前記複数のデータ保持部のうち、最終段のデータ保持部以外の１つのデータ保持部に接続され、当該１つのデータ保持部に保持されるデジタル信号を前記バイパス信号線に出力するバッファと、前記最終段のデータ保持部により保持されるデジタル信号と、前記バイパス信号線のデジタル信号とから一方を選択し、選択したデジタル信号を出力する第１セレクタと、前記第１セレクタにより出力されたデジタル信号を出力する出力回路とを備える。
【００４３】
この構成によれば、本発明に係る固体撮像装置は、第１セレクタがバイパス信号線のデジタル信号を選択することにより、必要な切り出し領域に含まれる画素のデータのみを、複数のデータ保持部において転送することができる。これにより、本発明に係る固体撮像装置は、切り出し動作の高速化及び低消費電力化を実現できる。
【００４４】
さらに、本発明に係る固体撮像装置は、第１セレクタが、最終段のデータ保持部に保持されるデジタル信号を選択することにより、列数分直列に接続されたデータ保持部を用いて全画素のデータを転送できる。よって、本発明に係る固体撮像装置は、デジタルメモリの全列をそれぞれが複数列を含む複数ブロックに分ける場合等に比べて、容易な制御で全画素読み出し動作を実現できる。
【００４５】
また、前記固体撮像装置は、前記複数の画素の全ての画素の画素信号に対応するデジタル信号を出力する第１動作モードと、前記複数の画素のうち一部である複数の第１画素の画素信号に対応するデジタル信号のみを出力する第２動作モードとを有し、前記固体撮像装置は、さらに、前記第１動作モード時には、前記第１セレクタに前記最終段のデータ保持部により保持されるデジタル信号を選択させ、前記第２動作モード時には、前記第１セレクタに前記バイパス信号線のデジタル信号を選択させる制御回路を備えてもよい。
【００４６】
また、前記固体撮像装置は、前記最終段のデータ保持部以外の複数のデータ保持部に含まれる複数の第１データ保持部のそれぞれに対応して接続され、対応する第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する、前記バッファを含む複数のバッファを備えてもよい。
【００４７】
この構成によれば、本発明に係る固体撮像装置は、複数の切り出し位置及び複数の切り出しサイズから任意の切り出し位置及び切り出しサイズを選択できる。
【００４８】
また、前記複数のバッファは、トライステートバッファであり、前記制御回路は、さらに、前記第２動作モード時には、前記複数のバッファのうちいずれか１個のバッファのみを、対応する第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する出力状態にし、他の全てのバッファをハイ・インピーダンス状態にしてもよい。
【００４９】
また、前記複数のバッファは、前記最終段のデータ保持部以外の全てのデータ保持部のそれぞれに対応して接続され、対応するデータ保持部に保持されるデジタル信号を前記バイパス信号線に出力してもよい。
【００５０】
この構成によれば、本発明に係る固体撮像装置は、切り出し位置及び切り出しサイズを任意に変更できる。
【００５１】
また、前記制御回路は、前記第１動作モード及び前記第２動作モードの一方を指定するとともに、前記第２動作モードにおいて、前記複数のバッファのうちいずれか１個のバッファを指定する、前記列の数より少ないビット数の第１信号を生成し、前記固体撮像装置は、さらに、前記第１信号を、前記列の数と同じビット数の第２信号に変換するデコーダ回路を備え、前記デコーダ回路は、前記第２信号の複数のビットのうち、１つのみを第１論理にするとともに、他の全てを第２論理にし、前記第２信号の各ビットは、前記複数のバッファのいずれか又は前記第１セレクタに対応しており、前記各バッファは、対応する前記第２信号のビットが前記第１論理の場合に前記出力状態となり、対応する前記第２信号のビットが前記第２論理の場合にハイ・インピーダンス状態となり、前記第１セレクタは、対応する前記第２信号のビットが前記第１論理の場合に、前記最終段のデータ保持部により保持されるデジタル信号を選択し、対応する前記第２信号のビットが前記第２論理の場合に、前記バイパス信号線のデジタル信号を選択してもよい。
【００５２】
この構成によれば、制御回路は、第１動作モード及び第２動作モードの指定と、切り出し位置の指定とを第１信号を用いて行うことができるので、配線数を削減できる。さらに、固体撮像装置は、第１動作モード時に、全てのバッファをハイ・インピーダンス状態にすることにより、消費電力を低減できる。
【００５３】
また、前記バイパス信号線は、前記バッファのみから信号が供給されてもよい。
【００５４】
この構成によれば、本発明に係る固体撮像装置は、切り出し位置を可変にする場合に比べて、回路増加を抑制できる。
【００５５】
また、前記バッファは、トライステートバッファであり、前記制御回路は、さらに、前記第１動作モード時には、前記バッファをハイ・インピーダンス状態にし、前記第２動作モード時には、前記バッファを、当該バッファに接続された第１データ保持部に保持されるデジタル信号を前記バイパス信号線に出力する出力状態にしてもよい。
【００５６】
この構成によれば、本発明に係る固体撮像装置は、第１動作モード時にバッファが動作しないように制御できるので、消費電力を削減できる。
【００５７】
また、前記固体撮像装置は、さらに、前記第２動作モード時に、前記第１画素が含まれない列の前記データ保持部の動作を停止する動作停止部を備えてもよい。
【００５８】
この構成によれば、本発明に係る固体撮像装置は、第２動作モード時において必要のないデータ保持部を停止できるので、消費電力を削減できる。
【００５９】
また、前記各データ保持部は、クロック信号が入力されるたびに、保持するデジタル信号を後段のデータ保持部に転送するとともに、前段のデータ保持部が保持するデジタル信号を受け取り、前記動作停止部は、前記第２動作モード時に、前記第１画素が含まれない列の前記データ保持部への前記クロック信号の供給を停止してもよい。
【００６０】
また、前記バイパス信号線の長さは、前記バッファの位置から、前記出力回路の位置までの長さであってもよい。
【００６１】
この構成によれば、本発明に係る固体撮像装置は、切り出し位置に依存して、水平方向のバイパス信号線の転送時間を最適化できるので、より高速動作を実現できる。
【００６２】
また、前記バイパス信号線の水平方向の長さは、前記複数のデータ保持部が配置される領域の水平方向の長さの１／２以下であってもよい。
【００６３】
また、前記各データ保持部はフリップフロップであり、前記固体撮像装置は、さらに、
列毎に１つ設けられ、対応する列の前記変換回路により変換されたデジタル信号と、前段のデータ保持部に保持されるデジタル信号とから一方を選択し、選択したデジタル信号を対応する列のデータ保持部に出力する複数の第２セレクタを備えてもよい。
【００６４】
なお、本発明は、このような固体撮像装置として実現できるだけでなく、このような固体撮像装置を制御する固体撮像装置の制御方法として実現してもよい。
【００６５】
さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備えるカメラとして実現したりできる。
【発明の効果】
【００６６】
以上より、本発明は、切り出し動作の高速化及び低消費電力化を実現するとともに、全画素読み出し動作の制御を容易に行える固体撮像装置を提供できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１に係る固体撮像装置のブロック図である。
【図２】本発明の実施の形態１に係るデジタルメモリ及び出力部の回路図である。
【図３】本発明の実施の形態１に係る水平デコーダの回路図である。
【図４】本発明の実施の形態１に係る固体撮像装置のタイミングチャートである。
【図５】本発明の実施の形態１に係る固体撮像装置による切り出し動作のイメージを示す図である。
【図６】本発明の実施の形態２に係る固体撮像装置のブロック図である。
【図７】本発明の実施の形態２に係るデジタルメモリ及び出力部の回路図である。
【図８】本発明の実施の形態２に係る固体撮像装置のタイミングチャートである。
【図９】本発明の実施の形態３に係るデジタルメモリ及び出力部の回路図である。
【図１０】従来の固体撮像装置のブロック図である。
【図１１】従来のデジタルメモリ及び出力部の回路図である。
【図１２】従来の固体撮像装置のタイミングチャートである。
【図１３】従来の切り出し動作のイメージを示す図である。
【発明を実施するための形態】
【００６８】
以下、図面を使用して本発明の実施の形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＭＯＳ固体撮像装置を使用した場合を例に説明する。また、ＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳより構成されるとして説明する。
【００６９】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。例えば、ライン状又はマトリクス状に複数個配列された、光又は放射線などの外部から入力される電磁波に対して感応性を有する複数の単位構成要素を備える、物理量分布検知用の半導体装置の全てに、後述する全ての実施の形態が同様に適用できる。
【００７０】
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置は、全列数に相当する段数接続されたスキャンシフト回路の出力データと、切り出し動作で使用するバイパス信号線のデータとのうちいずれを出力するかを切り替える出力セレクタを備える。これにより、本発明に係る固体撮像装置は、切り出し動作の高速化及び低消費電力化を実現するとともに、全画素読み出し動作の制御を容易に行える。
【００７１】
まず、本発明の実施の形態１に係る固体撮像装置５００の構成を説明する。
【００７２】
図１は、本発明の実施の形態１に係る固体撮像装置５００の構成を示すブロック図である。なお、図１０と同様の要素には同一の符号を付している。
【００７３】
図１に示す固体撮像装置５００は、画素部１０２と、複数のカラム信号線１０３と、ＣＤＳ処理部１０４と、ＡＤ変換部１０５と、垂直駆動部１０８と、垂直デコーダ１０９と、デジタルメモリ５０１と、水平デコーダ５０２と、制御回路５０３と、出力部５０４とを備える。
【００７４】
この固体撮像装置５００は、複数の画素の全ての画素の画素信号に対応するデジタル信号を出力する全画素読み出し動作を行う第１動作モードと、複数の画素のうち一部である複数の第１画素の画素信号に対応するデジタル信号のみを出力する切り出し動作を行う第２動作モードとを有する。
【００７５】
画素部１０２は、行列状（２次元マトリクス状）に配列され、入射光量に応じたアナログの電圧信号（画素信号）を出力する複数個の画素を含む。各画素は、光を電気信号に変換する受光素子１０１を含む。なお、以下では、画素部１０２内に配置される受光素子１０１の列数（水平方向の画素数）はｎ列であるとする。
【００７６】
各カラム信号線１０３は、列毎に設けられ、対応する列に配置された複数の画素から画素信号が出力される。
【００７７】
ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理部１０４は、ｎ個のカラム信号線１０３の画素信号のそれぞれにＣＤＳ処理を行うことにより、ｎ個のアナログ信号を生成する。
【００７８】
ＡＤ変換部（ＡＤＣ：Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１０５は、ＣＤＳ処理部１０４によりＣＤＳ処理されたｎ個のアナログ信号を、それぞれデジタル信号ＡＤＯＵＴに変換し、変換したｎ個のデジタル信号ＡＤＯＵＴをデジタルメモリ５０１に出力する。
【００７９】
デジタルメモリ５０１は、ＡＤ変換部１０５により出力されるｎ個のデジタル信号ＡＤＯＵＴを保持するとともに、保持するｎ個のデジタル信号ＡＤＯＵＴを順時出力部５０４に出力する。言い換えると、このデジタルメモリ５０１は、ｎ個のデジタル信号ＡＤＯＵＴを並列に取得し、出力したｎ個のデジタル信号ＡＤＯＵＴを直列に出力するシフトレジスタである。
【００８０】
出力部５０４は、デジタルメモリ５０１により出力されるデジタル信号を固体撮像装置５００の外部に出力する。
【００８１】
水平デコーダ５０２は、デジタルメモリ５０１を制御する。具体的には、水平デコーダ５０２は、全画素読み出し動作と切り出し動作との切り替えを制御するとともに、切り出し動作時の切り出し位置を制御する。
【００８２】
垂直駆動部１０８は、本発明の読み出し部に相当し、複数の画素を駆動することにより、複数の画素から画素信号を読み出す。垂直デコーダ１０９は、垂直駆動部１０８を制御する。
【００８３】
制御回路５０３には、外部制御信号１１１が外部から入力される。この外部制御信号１１１は、全画素読み出し動作又は切り出し動作を指定する信号と、切り出し動作時の切り出し位置及び切り出し範囲を指定する信号とを含む。
【００８４】
制御回路５０３は、外部制御信号１１１に応じて、垂直デコーダ１０９、デジタルメモリ５０１、水平デコーダ５０２、ＣＤＳ処理部１０４及びＡＤ変換部１０５を制御する。
【００８５】
図２は、ＡＤ変換部１０５、デジタルメモリ５０１及び出力部５０４の詳細な構成を示す回路図である。
【００８６】
図２に示すように、ＡＤ変換部１０５は、ｎ個のＡＤ変換回路２００を含む。各ＡＤ変換回路２００は、画素部１０２の各列に対応し、対応する列に配置された画素の画素信号をデジタル信号ＡＤＯＵＴに変換する。また、このＡＤ変換回路２００は、本発明の変換回路に相当する。
【００８７】
各デジタル信号ＡＤＯＵＴは、本発明の実施の形態１の場合、１２ビットである。なお、デジタル信号ＡＤＯＵＴのビット数は１２ビットに限定されず、必要に応じて、例えば、１０ビット又は１６ビット等であってもよい。
【００８８】
また、ＡＤ変換部１０５は、ｎ個のデジタル信号ＡＤＯＵＴ[０：１１]をデジタルメモリ５０１に出力する。
【００８９】
デジタルメモリ５０１は、ｎ列×デジタル信号ＡＤＯＵＴのビット数ｘ（本発明の実施の形態１の場合は１２個）個のセレクタ２０１と、ｎ列×ｘビット個のディレイ・フリップ・フロップ２０２と、ｎ−１列×ｘビット個のバッファ６００と、ｘ本のバイパス信号線６０１とを含む。
【００９０】
また、ｎ列×ｘビットにおける列及びビットの組み合わせごとに、１つのセレクタ２０１及び１つのディレイ・フリップ・フロップ２０２が対応して配置されている。
【００９１】
同様に、ｎ−１列×ｘビットにおける列及びビットの組み合わせごとに、１つのバッファ６００が対応して配置されている。言い換えると、複数のバッファ６００は、最終段（ｎ列目）のディレイ・フリップ・フロップ２０２以外の全てのディレイ・フリップ・フロップ２０２のそれぞれに対応して接続される。また、ｘビットのビットごとに、１つのバイパス信号線６０１が対応して配置されている。
【００９２】
なお、以下では、図２の左側から１列〜ｎ列とし、図２の上側から０ビット〜１１ビットとする。
【００９３】
また、デジタルメモリ５０１には、ラッチ制御信号ＬＡＴＳＷと、クロック信号ＤＭＣＬＫと、バイパス制御信号ＢＰＥＮ［１：ｎ］とが入力される。
【００９４】
ラッチ制御信号ＬＡＴＳＷ及びクロック信号ＤＭＣＬＫは、制御回路５０３により生成される。また、バイパス制御信号ＢＰＥＮ［１：ｎ］は、水平デコーダ５０２により生成される。このバイパス制御信号ＢＰＥＮ［１：ｎ］は、ｎビットの信号である。
【００９５】
ディレイ・フリップ・フロップ２０２は、本発明のデータ保持部に対応する。このディレイ・フリップ・フロップ２０２は、対応する列のＡＤ変換回路２００により変換されたデジタル信号ＡＤＯＵＴを保持する。また、各ビットのｎ個のディレイ・フリップ・フロップ２０２は、直列に接続されている。各ディレイ・フリップ・フロップ２０２は、クロック信号ＤＭＣＬＫが入力されるたびに、保持するデジタル信号を後段のディレイ・フリップ・フロップ２０２に転送するとともに、前段のディレイ・フリップ・フロップ２０２が保持するデジタル信号を受け取る。
【００９６】
各セレクタ２０１は、２入力のセレクタである。このセレクタ２０１は、本発明の第２セレクタに相当し、対応する列のＡＤ変換回路２００により変換されたデジタル信号ＡＤＯＵＴと、前段のディレイ・フリップ・フロップ２０２に保持されるデジタル信号とから一方を選択し、選択した信号を対応する列のディレイ・フリップ・フロップ２０２に出力する。
【００９７】
具体的には、各セレクタ２０１の第１の入力端子には、対応する列のＡＤ変換回路２００により出力されたデジタル信号ＡＤＯＵＴ[０：１１]のうち、対応するビットの１ビットの信号が入力される。また、各セレクタ２０１の第２の入力端子には、前列の対応するビットのディレイ・フリップ・フロップ２０２の出力信号が入力される。また、各セレクタ２０１の制御端子には、ラッチ制御信号ＬＡＴＳＷが入力される。また、各セレクタ２０１の出力端子は、対応する列及びビットのディレイ・フリップ・フロップ２０２の入力端子に接続される。
【００９８】
また、各セレクタ２０１は、ラッチ制御信号ＬＡＴＳＷがＨ（ハイ）レベルの場合、第１の入力端子に入力されている、ＡＤ変換回路２００により出力されたデジタル信号ＡＤＯＵＴを出力する。また、セレクタ２０１は、ラッチ制御信号ＬＡＴＳＷがＬ（ロー）レベルの場合、第２の入力端子に接続されている水平方向のシリアル・チェーンにおける前段のディレイ・フリップ・フロップ２０２が出力する信号を出力する。
【００９９】
また、各ディレイ・フリップ・フロップ２０２のクロック端子には、クロック信号ＤＭＣＬＫが入力される。
【０１００】
このように、１列目のセレクタ２０１の出力信号が入力される１列目のディレイ・フリップ・フロップ２０２の出力信号は、２列目のセレクタ２０１に入力される。このように、各ビットのｎ個のディレイ・フリップ・フロップ２０２は、それぞれ、セレクタ２０１を介して、順次シリアルに接続される。また、このシリアルなチェーン状に接続された各ビットのｎ個のディレイ・フリップ・フロップ２０２の組が、ｘビット（１２ビット）個、並列に配置される。
【０１０１】
また、ｎ列目の１２個のディレイ・フリップ・フロップ２０２は、出力信号を並列に出力部５０４に出力する。
【０１０２】
バッファ６００は、対応するディレイ・フリップ・フロップ２０２に保持されるデジタル信号をバイパス信号線６０１に出力する。
【０１０３】
具体的には、各バッファ６００の入力端子は、対応する列及びビットのディレイ・フリップ・フロップ２０２の出力端子に接続される。各バッファ６００は、トライステートバッファであり、対応する列のバイパス制御信号ＢＰＥＮに応じて、出力状態（Ｈレベル又はＬレベルの信号を出力する状態）とハイ・インピーダンス状態（信号を出力しない状態）とを切り替えられる。例えば、１列目のバッファ６００にはバイパス制御信号ＢＰＥＮ［１］が接続される。同様にｋ列のバッファ６００にはバイパス制御信号ＢＰＥＮ［ｋ］が接続される（ｋ＝１〜ｎ−１）。
【０１０４】
また、各ビットのｎ−１個のバッファ６００の出力端子は、対応するビットの１つのバイパス信号線６０１に共通に接続される。
【０１０５】
出力部５０４は、ｘ個の出力回路６０２と、ｘ個の出力セレクタ６０３と、インバータ６０４とを備える。
【０１０６】
出力セレクタ６０３は、本発明の第１セレクタに相当する。この出力セレクタ６０３は、最終段のディレイ・フリップ・フロップ２０２により保持されるデジタル信号と、バイパス信号線６０１のデジタル信号とから一方を選択し、選択したデジタル信号を出力する。
【０１０７】
つまり、各出力セレクタ６０３の２つの入力端子には、対応するビットのスキャンチェーンの最終段（ｎ列目）のディレイ・フリップ・フロップ２０２の出力端子と、対応するビットのバイパス信号線６０１とが接続される。また、出力セレクタ６０３の出力端子は対応するビットの出力回路６０２の入力端子に接続される。また、各出力セレクタ６０３の制御端子には、バイパス制御信号ＢＰＥＮ［ｎ］がインバータ６０４を介して入力される。
【０１０８】
また、各出力セレクタ６０３は、バイパス制御信号ＢＰＥＮ［ｎ］がＨレベルの場合、ｎ列目の対応するビットのディレイ・フリップ・フロップ２０２の出力データを出力し、バイパス制御信号ＢＰＥＮ［ｎ］がＬレベルの場合、対応するビットのバイパス信号線６０１のデータを出力する。
【０１０９】
出力回路６０２は、対応するビットの出力セレクタ６０３により出力されたデジタル信号を外部に出力する。
【０１１０】
以下、水平デコーダ５０２の構成について説明する。
【０１１１】
図３は、水平デコーダ５０２の詳細な構成を示す回路図である。
【０１１２】
水平デコーダ５０２は、水平アドレス信号ＨＡＤ［０：ｙ］をバイパス制御信号ＢＰＥＮ［１：ｎ］に変換する。言い換えると、水平デコーダ５０２は、水平アドレス信号ＨＡＤ［０：ｙ］をデコードすることにより、バイパス制御信号ＢＰＥＮ［１：ｎ］を生成する。ここで、ｙ＜ｎである。
【０１１３】
また、水平アドレス信号ＨＡＤ［０：ｙ］は、制御回路５０３により生成される。この水平アドレス信号ＨＡＤ［０：ｙ］は、全画素読み出し動作及び切り出し動作の一方を指定するとともに、切り出し動作において、複数列のバッファ６００のうちいずれか１列のバッファを指定する（切り出し位置を指定する）信号である。
【０１１４】
また、バイパス制御信号ＢＰＥＮ［１：ｎ］の各ビットは、上述したように複数列のバッファ６００のいずれか又は出力セレクタ６０３に対応している。具体的には、バイパス制御信号ＢＰＥＮ［１：ｎ−１］の各ビットは、それぞれ、１〜ｎ−１列目のｘ個のバッファ６００に対応し、バイパス制御信号ＢＰＥＮ［ｎ］は出力セレクタ６０３に対応する。
【０１１５】
なお、上述したようにバイパス制御信号ＢＰＥＮ［ｎ］がＨレベルになった場合、全列のデータが転送される。これは切り出し位置としてｎ列目が選択されたことと等価である。つまり、バイパス制御信号ＢＰＥＮ［１：ｎ］の各ビットは、画素部１０２の各列に対応している。
【０１１６】
この水平デコーダ５０２は、ｙ個のインバータ７０１と、３×ｎ個の４入力ＮＡＮＤ素子７０２と、ｎ個の３入力ＮＯＲ素子７０３とを備える。
【０１１７】
水平アドレス信号ＨＡＤ［０：ｙ］は、水平方向の画素数を固有に選択するために必要な本数が用意される。ここでは、水平アドレス信号ＨＡＤは、１２ビットであり、ｙ＝１１であるとする。
【０１１８】
インバータ７０１は、水平アドレス信号ＨＡＤ[０：１１]の対応するビットの信号の論理を反転させた反転水平アドレス信号を生成する。
【０１１９】
３個のＮＡＮＤ素子７０２及び１個のＮＯＲ素子７０３が各列に対応して配置される。
【０１２０】
各列の３個の４入力ＮＡＮＤ素子７０２の１２個の入力端子は、１２ビットの水平アドレス信号ＨＡＤ［０：１１］の各ビットに対応し、対応するビットの水平アドレス信号ＨＡＤ及び反転水平アドレス信号のうちいずれか一方が入力される。また、この１２個の入力端子に入力される水平アドレス信号ＨＡＤ及び反転水平アドレス信号の組み合わせは、各列の３個の４入力ＮＡＮＤ素子７０２ごとに異なる。
【０１２１】
各ＮＯＲ素子７０３の入力端子は、対応する列の３個のＮＡＮＤ素子７０２の出力端子が接続される。また、各ＮＯＲ素子７０３は、対応する列のバイパス制御信号ＢＰＥＮ［ｋ］（ｋ＝１〜ｎ）を生成する。
【０１２２】
以上の構成により、水平デコーダ５０２は、水平アドレス信号ＨＡＤ［０：１１］の論理に応じて、バイパス制御信号ＢＰＥＮ［１：ｎ］のｎビットのうち、１ビットのみをＨレベルにし、その他の全てのビットをＬレベルにする。
【０１２３】
次に、図４を用いて本発明の実施の形態１に係る固体撮像装置５００の動作を説明する。
【０１２４】
まず、固体撮像装置５００の切り出し動作を説明する。
【０１２５】
図４は、固体撮像装置５００の切り出し動作を示すタイミングチャートである。
【０１２６】
図４に示す、ＤＦ１［０：１１］は、１列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータである。このＤＦ１［０：１１］は、１２ビットでひとつのセットとなる。同様にＤＦ２［０：１１］は、２列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータであり、・・・ＤＦｎ［０：１１］はｎ列目の１２個のディレイ・フリップ・フロップ２０２に保持されているデータである。また、ＤＯＵＴ［０：１１］は、出力部５０４の出力信号である。
【０１２７】
また、データＤ１〜Ｄｎは、それぞれ、１〜ｎ列目に配置された受光素子１０１のアナログ信号量をデジタル変換したデータである。
【０１２８】
まず、制御回路５０３は、外部制御信号１１１に応じて、垂直デコーダ１０９を制御する。これにより、垂直デコーダ１０９による制御に従い、垂直駆動部１０８は、画素部１０２に配置される受光素子１０１を駆動する。具体的には、垂直駆動部１０８は、垂直デコーダ１０９により指定された１つの行を選択する。また、垂直デコーダ１０９は、切り出し領域に含まれる行を順時指定する。
【０１２９】
垂直駆動部１０８により選択された行に配置されるｎ個の受光素子１０１は、受光素子１０１自身が感知した物理量（光又は電磁波）を変換した電位（アナログ信号）を、対応する列のカラム信号線１０３に出力する。
【０１３０】
次に、ＣＤＳ処理部１０４は、ｎ個のカラム信号線１０３のｎ個のアナログ信号にＣＤＳ処理を行うことによりノイズを除去する。次に、ＡＤ変換部１０５は、ＣＤＳ処理部１０４によりＣＤＳ処理されたｎ個のアナログ信号をｎ個のデジタル信号ＡＤＯＵＴに変換し、このｎ個のデジタル信号ＡＤＯＵＴをデジタルメモリ５０１に出力する。
【０１３１】
ＡＤ変換部１０５から出力されたｎ個のデジタル信号ＡＤＯＵＴは、それぞれ対応する列のセレクタ２０１に入力される。
【０１３２】
次に、制御回路５０３は、図４に示す期間ｔ１０〜ｔ１２の間、ラッチ制御信号ＬＡＴＳＷをＨレベルにし、当該期間ｔ１０〜ｔ１２に含まれる時刻ｔ１１においてクロック信号ＤＭＣＬＫをＨレベルに立ち上げる。これにより、ｎ×ｘ個のディレイ・フリップ・フロップ２０２は、ＡＤ変換部１０５により出力されるｎ個のデジタル信号ＡＤＯＵＴの全てをラッチする。
【０１３３】
同時に、時刻ｔ１１において、制御回路５０３は、切り出し動作を指定するとともに、切り出し位置に相当するｍ列（ｍ＝１〜ｎ−１）を指定する水平アドレス信号ＨＡＤ［０：１１］を生成する。これにより、水平デコーダ５０２は、水平アドレス信号ＨＡＤ［０：１１］に応じて、バイパス制御信号ＢＰＥＮ［ｍ］のみをＨレベルにし、その他のバイパス制御信号ＢＰＥＮ［ｋ］（ｋ＝１〜ｍ−１、ｍ＋１〜ｎ）をＬレベルにする。
【０１３４】
これにより、Ｈレベルとなるバイパス制御信号ＢＰＥＮ［ｍ］に接続されるｍ列目のｘ個のトライステートバッファ６００が出力状態となる。つまり、ｍ列目のｘ個のディレイ・フリップ・フロップ２０２が保持するデータが、それぞれｘ個のバイパス信号線６０１に出力される。
【０１３５】
また、バイパス制御信号ＢＰＥＮ［ｎ］がＬレベルであるため、ｘ個の出力セレクタ６０３のそれぞれは、対応するビットの出力回路６０２に、対応するビットのバイパス信号線６０１の信号を出力する。
【０１３６】
このように、制御回路５０３は、切り出し動作時には、複数の出力セレクタ６０３に複数のバイパス信号線６０１のデジタル信号を選択させるとともに、複数のバッファ６００のうちいずれか１列のバッファ６００のみを、ディレイ・フリップ・フロップ２０２に保持されるデジタル信号をバイパス信号線６０１に出力する出力状態にし、他の全ての列のバッファ６００をハイ・インピーダンス状態にする。
【０１３７】
これにより、ｍ列目のｘ個のディレイ・フリップ・フロップ２０２の出力信号が、それぞれ対応するビットのバイパス信号線６０１を通じて、対応するビットの出力回路６０２に出力される。
【０１３８】
その後、時刻ｔ１２において、制御回路５０３は、ラッチ制御信号ＬＡＴＳＷをＬレベルにする。これにより、各セレクタ２０１は、前段の対応するビットのディレイ・フリップ・フロップ２０２により出力されるデータを出力する。
【０１３９】
時刻ｔ１２以降、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、ディレイ・フリップ・フロップ２０２は、入力されているデータをラッチする。よって、クロック入力前に２列目のディレイ・フリップ・フロップ２０２に保持されていたデータＤ２は、３列目のディレイ・フリップ・フロップ２０２にラッチされる。また、２列目のディレイ・フリップ・フロップ２０２自身は、１列目のＡＤ変換回路２００の出力データＤ１を保持する。
【０１４０】
同様に、ｍ列目のディレイ・フリップ・フロップ２０２は最初、ｍ列目のデータＤｍを保持しているが、クロック信号ＤＭＣＬＫがＨレベルに立ち上がると、ｍ−１列目のデータＤｍ−１を保持し、このデータＤｍ−１を出力する。
【０１４１】
このように、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、スキャンシフト動作が行われることにより、出力部５０４は、ｍ列目のデータＤｍから、１列目のデータＤ１までを順次出力できる。
【０１４２】
図５は、本発明の実施の形態１に係る固体撮像装置５００の切り出し動作のイメージを示す図である。
【０１４３】
上述したように、水平アドレス信号ＨＡＤ［０：１１］に応じて、バイパス制御信号ＢＰＥＮ［ｍ］（ｍは目的の切り出し位置）がＨレベルになるため、クロック信号ＤＭＣＬＫに応じて、出力部５０４からは、切り出し位置ｍからのデータが出力される。
【０１４４】
よって、制御回路５０３は、切り出し領域９００の水平画素数に相当するｈ回、クロック信号ＤＭＣＬＫを入力することにより、必要な切り出し部分のデータのみを、出力部５０４から出力できる。
【０１４５】
一方、全画素読み出し動作時には、制御回路５０３は、全画素読み出し動作を指定する水平アドレス信号ＨＡＤ［０：１１］を生成する。これにより、水平デコーダ５０２は、バイパス制御信号ＢＰＥＮ［ｎ］のみがＨレベルとなるバイパス制御信号ＢＰＥＮ［１：ｎ］を生成する。よって、出力セレクタ６０３は、最終段のディレイ・フリップ・フロップ２０２により保持されるデジタル信号を選択する。
【０１４６】
このように、制御回路５０３は、全画素読み出し動作時には、出力セレクタ６０３に最終段のディレイ・フリップ・フロップ２０２により保持されるデジタル信号を選択させる。
【０１４７】
また、制御回路５０３は、全水平画素数に相当するｎ回、クロック信号ＤＭＣＬＫを入力することにより、全画素のデータを、出力部５０４から出力させることができる。
【０１４８】
以上より、本発明の実施の形態１に係る固体撮像装置５００は、必要な切り出し領域９００に含まれる画素のデータのみをデジタルメモリ５０１において転送することができる。これにより、切り出し領域９００以外の領域も転送することが必要となっていた従来の方式に比べ、消費する電力を削減することができる。また、本発明の実施の形態１に係る固体撮像装置５００は、必要な部分を転送する際に入力するクロック数に無駄がなく、高速な転送を実現できる。
【０１４９】
さらに、本発明の実施の形態１に係る固体撮像装置５００は、全列数に相当する段数接続されたスキャンシフト回路の出力データと、切り出し動作で使用するバイパス信号線６０１のデータとのうちいずれを出力するかを切り替える出力セレクタ６０３を備える。これにより、固体撮像装置５００は、全画素読み出し動作の際には、高速なクロック信号を用いて全画素のデータを転送できる。よって、固体撮像装置５００は、特許文献１記載のようにデジタルメモリの全列をそれぞれが複数列を含む複数ブロックに分ける場合等に比べて、容易な制御で通常の全画素読み出し動作を実現できる。
【０１５０】
さらに、制御回路５０３が、水平アドレス信号ＨＡＤを制御することで、任意のバイパス制御信号ＢＰＥＮを制御することが可能となる。つまり、固体撮像装置５００は、切り出し位置及び切り出しサイズを任意に変更できる。
【０１５１】
また、水平デコーダ５０２は、切り出し動作と全画素読み出し動作を指定するとともに、切り出し動作時の切り出し位置を指定する水平アドレス信号ＨＡＤ［０：１１］をバイパス制御信号ＢＰＥＮ［１：ｎ］に変換する。また、デジタルメモリ５０１は、このバイパス制御信号ＢＰＥＮ［１：ｎ］を用いて切り出し動作と全画素読み出し動作を切り替えるとともに、切り出し動作時の切り出し位置を切り替える。このように、動作モードを指定する信号と切り出し位置を指定する信号とを共用することにより、固体撮像装置５００は、配線数を削減できる。
【０１５２】
さらに、固体撮像装置５００は、全画素読み出し動作時には、全てのバッファ６００をハイ・インピーダンス状態にする。これにより、全画素読み出し動作時の消費電力を低減できる。
【０１５３】
（実施の形態２）
上記実施の形態１では、全ての列のディレイ・フリップ・フロップ２０２の出力に対してバッファ６００を配置する例を述べたが、本発明の実施の形態２では、１つの列のディレイ・フリップ・フロップ２０２の出力に対してのみバッファ６００を配置する例を説明する。
【０１５４】
図６は、本発明の実施の形態２に係る固体撮像装置１０００のブロック図である。なお、図１と同様の要素には、同一の符号を付しており、重複する説明は省略する。
【０１５５】
図６に示す固体撮像装置１０００は、図１に示す固体撮像装置５００に対して、デジタルメモリ１００１と、制御回路１００３と、出力部１００４との構成が異なる。また、固体撮像装置１０００は、図１に示す水平デコーダ５０２を備えない。
【０１５６】
制御回路１００３は、上述したｎビットのバイパス制御信号ＢＰＥＮ［１：ｎ］の代わりに、バイパス制御信号ＢＰＳＥＬを生成し、このバイパス制御信号ＢＰＳＥＬをデジタルメモリ１００１に出力する。
【０１５７】
デジタルメモリ１００１は、ＡＤ変換部１０５により出力されるｎ個のデジタル信号ＡＤＯＵＴを保持するとともに、保持するｎ個のデジタル信号ＡＤＯＵＴを順時出力部１００４に出力する。
【０１５８】
出力部１００４は、デジタルメモリ５０１により出力されるデジタル信号を固体撮像装置５００の外部に出力する。
【０１５９】
図７は、ＡＤ変換部１０５、デジタルメモリ１００１及び出力部１００４の詳細な構成を示す回路図である。なお、図２と同様の要素には同一の符号を付しており、重複する説明は省略する。
【０１６０】
上述した図２に示すデジタルメモリ５０１は、ｎ−１列×ｘビット個のバッファ６００を備えていたが、図７に示すデジタルメモリ１００１は、ｘ個のバッファ６００を備える点がデジタルメモリ５０１と異なる。
【０１６１】
また、ｘビットのビットごとに、１つのバッファ６００が対応して配置されている。
【０１６２】
このｘ個のバッファ６００のそれぞれの入力端子は、ｍ列目の対応するビットのディレイ・フリップ・フロップ２０２の出力端子に接続される。各バッファ６００は、トライステートバッファであり、バイパス制御信号ＢＰＳＥＬに応じて、出力状態（Ｈレベル又はＬレベルの信号を出力する状態）とハイ・インピーダンス状態（信号を出力しない状態）とを切り替える。
【０１６３】
また、ｘ個のバッファ６００それぞれの出力端子は、対応するビットのバイパス信号線６０１に接続される。言い換えると、ｘ本のバイパス信号線６０１それぞれには、対応するビットのバッファ６００のみから信号が供給される。
【０１６４】
出力部１００４は、ｘ個の出力回路６０２と、ｘ個の出力セレクタ６０３とを備える。
【０１６５】
各出力セレクタ６０３には、対応するビットのスキャンチェーンの最終段（ｎ列目）のディレイ・フリップ・フロップ２０２の出力端子と、対応するビットのバイパス信号線６０１とが接続される。また、出力セレクタ６０３の出力端子は出力回路６０２の入力端子に接続される。また、各出力セレクタ６０３の制御端子には、バイパス制御信号ＢＰＳＥＬが入力される。
【０１６６】
また、各出力セレクタ６０３は、バイパス制御信号ＢＰＳＥＬがＬレベルの場合、ｎ列目の対応するビットのディレイ・フリップ・フロップ２０２の出力データを出力し、バイパス制御信号ＢＰＥＮ［ｎ］がＨレベルの場合、対応するビットのバイパス信号線６０１のデータを出力する。
【０１６７】
また、制御回路１００３は、全画素読み出し動作時には、バイパス制御信号ＢＰＳＥＬをＬレベルにすることにより、各出力セレクタ６０３に、最終段の対応するビットのディレイ・フリップ・フロップ２０２に保持されるデジタル信号を選択させるとともに、ｘ個のバッファ６００をハイ・インピーダンス状態にする。また、制御回路１００３は、切り出し動作時には、バイパス制御信号ＢＰＳＥＬをＨレベルにすることにより、各出力セレクタ６０３に、対応するビットのバイパス信号線６０１のデジタル信号を選択させるとともに、ｘ個のバッファ６００を出力状態にする。
【０１６８】
ここでバイパス信号線６０１は、デジタルメモリ１００１の水平方向の長さと同程度の長さであってもよいし、切り出し位置ｍの位置（バッファ６００の配置位置）から出力セレクタ６０３に至る間にのみ配置されてもよい。言い換えると、バイパス信号線６０１の長さは、バッファ６００の位置から、対応するビットの出力回路６０２の位置までの長さでもよい。
【０１６９】
前者の場合は、設定した切り出し位置ｍに依存せず性能が一定となるため制御が容易である。一方、後者の場合は、切り出し位置ｍに依存して、水平方向のバイパス信号線６０１の転送時間を最適化できるので、より高速動作を実現できる。
【０１７０】
また、図５に示すように、通常、切り出し位置ｍは、水平方向において、全ｎ列の中心に対して出力部５０４が配置される側に位置する。つまり、上記後者の場合、バイパス信号線６０１の水平方向の長さは、デジタルメモリ１００１（複数のディレイ・フリップ・フロップ２０２が配置される領域）の水平方向の長さの１／２以下となる。
【０１７１】
次に、図８を用いて本発明の実施の形態２に係る固体撮像装置１０００の動作を説明する。
【０１７２】
まず、固体撮像装置１０００の切り出し動作を説明する。
【０１７３】
図８は、固体撮像装置１０００の動作を示すタイミングチャートである。
【０１７４】
まず、制御回路１００３は、外部制御信号１１１に応じて、垂直デコーダ１０９を制御する。これにより、垂直デコーダ１０９による制御に従い、垂直駆動部１０８は、画素部１０２に配置される受光素子１０１を駆動する。具体的には、垂直駆動部１０８は、垂直デコーダ１０９により指定された１つの行を選択する。また、垂直デコーダ１０９は、切り出し領域に含まれる行を順時指定する。
【０１７５】
垂直駆動部１０８により選択された行に配置されるｎ個の受光素子１０１は、受光素子１０１自身が感知した物理量（光又は電磁波）を変換した電位（アナログ信号）を、対応する列のカラム信号線１０３に出力する。
【０１７６】
次に、ＣＤＳ処理部１０４は、ｎ個のカラム信号線１０３のｎ個のアナログ信号にＣＤＳ処理を行うことによりノイズを除去する。次に、ＡＤ変換部１０５は、ＣＤＳ処理部１０４によりＣＤＳ処理されたｎ個のアナログ信号をｎ個のデジタル信号ＡＤＯＵＴに変換し、このｎ個のデジタル信号ＡＤＯＵＴをデジタルメモリ５０１に出力する。
【０１７７】
ＡＤ変換部１０５から出力されたｎ個のデジタル信号ＡＤＯＵＴは、それぞれ対応する列のセレクタ２０１に入力される。
【０１７８】
次に、制御回路１００３は、図８に示す期間ｔ２０〜ｔ１２の間、ラッチ制御信号ＬＡＴＳＷをＨレベルにし、当該期間ｔ１０〜ｔ１２に含まれる時刻ｔ１１においてクロック信号ＤＭＣＬＫをＨレベルに立ち上げる。これにより、ｎ×ｘ個のディレイ・フリップ・フロップ２０２は、ＡＤ変換部１０５により出力されるｎ個のデジタル信号ＡＤＯＵＴの全てをラッチする。
【０１７９】
同時に、時刻ｔ２１において、制御回路１００３は、バイパス制御信号ＢＰＳＥＬをＨレベルにする。
【０１８０】
これにより、ｘ個のトライステートバッファ６００は出力状態となる。よって、ｍ列目のディレイ・フリップ・フロップ２０２のデータが、バイパス信号線６０１に出力される。
【０１８１】
また、バイパス制御信号ＢＰＳＥＬがＨレベルであるため、ｘ個の出力セレクタ６０３のそれぞれは、対応するビットの出力回路６０２に、対応するビットのバイパス信号線６０１の信号を出力する。
【０１８２】
よって、ｍ列目のｘ個のディレイ・フリップ・フロップ２０２の出力信号が、それぞれ対応するビットのバイパス信号線６０１を通じて、対応する出力回路６０２に出力される。
【０１８３】
その後、時刻ｔ２２において、制御回路１００３は、ラッチ制御信号ＬＡＴＳＷをＬレベルにする。これにより、各セレクタ２０１は、前段の対応するビットのディレイ・フリップ・フロップ２０２により出力されるデータを出力する。
【０１８４】
時刻ｔ２２以降、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、ディレイ・フリップ・フロップ２０２は、入力されているデータをラッチする。よって、クロック入力前に２列目のディレイ・フリップ・フロップ２０２に保持されていたデータＤ２は、３列目のディレイ・フリップ・フロップ２０２にラッチされる。また、２列目のディレイ・フリップ・フロップ２０２自身は、１列目のＡＤ変換回路２００の出力データＤ１を保持することとなる。
【０１８５】
同様に、ｍ列目のディレイ・フリップ・フロップ２０２は最初、ｍ列目のデータＤｍを保持しているが、クロック信号ＤＭＣＬＫがＨレベルに立ち上がると、ｍ−１列目のデータＤｍ−１を保持し、このデータＤｍ−１を出力する。
【０１８６】
このように、クロック信号ＤＭＣＬＫがＨレベルに立ち上がるたびに、スキャンシフト動作が行われることにより、出力部１００４は、ｍ列目のデータＤｍから、１列目のデータＤ１までを順次出力できる。
【０１８７】
また、本発明の実施の形態２に係る固体撮像装置１０００の切り出し動作のイメージを示す図は、図５と同様である。
【０１８８】
上述したように、バイパス制御信号ＢＰＳＥＬがＨレベルになるため、クロック信号ＤＭＣＬＫに応じて、出力部１００４からは、切り出し位置ｍからのデータが出力される。
【０１８９】
よって、制御回路１００３は、切り出し領域９００の水平画素数に相当するｈ回、クロック信号ＤＭＣＬＫを入力することにより、必要な切り出し部分のデータのみを、出力部１００４から出力できる。
【０１９０】
一方、画素部１０２に含まれる全画素のデータを出力する全画素読み出し動作の場合には、制御回路１００３は、バイパス制御信号ＢＰＳＥＬをＬレベルにする。
【０１９１】
これにより、ｘ個の出力セレクタ６０３のそれぞれは、対応するビットのｎ列目のディレイ・フリップ・フロップ２０２の出力データを、対応する出力回路６０２に出力する。
【０１９２】
よって、制御回路１００３は、全水平画素数に相当するｎ回、クロック信号ＤＭＣＬＫを入力することにより、全画素のデータを、出力部１００４から出力させることができる。
【０１９３】
以上より、本発明の実施の形態２に係る固体撮像装置１０００は、実施の形態１に係る固体撮像装置５００と同様に、全列数に相当する段数接続されたスキャンシフト回路の出力データと、切り出し動作で使用するバイパス信号線６０１のデータとのうちいずれを出力するかを切り替える出力セレクタ６０３を備える。これにより、固体撮像装置１０００は、全画素読み出し動作の際には、高速なクロック信号を用いて全画素のデータを転送できる。よって、固体撮像装置１０００は、特許文献１記載のようにデジタルメモリの全列をそれぞれが複数列を含む複数ブロックに分ける場合等に比べて、容易な制御で通常の全画素読み出し動作を実現できる。
【０１９４】
さらに、本発明の実施の形態２に係る固体撮像装置１０００は、切り出し位置を固定位置（ｍ列目）とすることで、実施の形態１に係る固体撮像装置５００に比べて、回路増加を抑えることができる。
【０１９５】
また、固体撮像装置１０００は、全画素読み出し動作時には、全てのバッファ６００をハイ・インピーダンス状態にする。これにより、全画素読み出し動作時の消費電力を低減できる。
【０１９６】
（実施の形態３）
本発明の実施の形態３では、上記実施の形態２に係る固体撮像装置１０００の変形例を説明する。本発明の実施の形態３に係る固体撮像装置１０００は、実施の形態２に係る固体撮像装置１０００に対して、デジタルメモリ１００１の構成が異なる。
【０１９７】
図９は、本発明の実施の形態３に係るデジタルメモリ１００１Ａの回路図である。なお、図７と同様の要素には、同一の符号を付しており、重複する説明は省略する。
【０１９８】
図９に示すデジタルメモリ１００１Ａは、図７に示すデジタルメモリ１００１の構成に加え、さらに、動作停止部１４００を備える。
【０１９９】
動作停止部１４００は、切り出し動作時に、切り出し動作時にデータが読み出される第１画素が含まれない列のディレイ・フリップ・フロップ２０２の動作を停止する。具体的には、動作停止部１４００は、切り出し動作時に、第１画素が含まれない列のディレイ・フリップ・フロップ２０２へのクロック信号ＤＭＣＬＫの供給を停止する。
【０２００】
この動作停止部１４００は、複数のＡＮＤ素子１４０１と、インバータ１４０２とを備える。
【０２０１】
インバータ１４０２には、バイパス制御信号ＢＰＳＥＬが入力される。
【０２０２】
複数のＡＮＤ素子１４０１は、ｎ列のうち、切り出し動作時に使用されない列に配置される。また、この切り出し動作時に使用されない列のそれぞれに、１個のＡＮＤ素子１４０１が対応して配置される。
【０２０３】
また、各ＡＮＤ素子１４０１には、クロック信号ＤＭＣＬＫと、インバータ１４０２の出力信号とが入力される。また、各ＡＮＤ素子１４０１の出力端子は、対応する列のｘ個のディレイ・フリップ・フロップ２０２のクロック端子に接続される。
【０２０４】
なお、切り出し動作時に使用する領域に含まれる列に対応するｈ個のディレイ・フリップ・フロップ２０２のクロック端子には、上記実施の形態２と同様にクロック信号ＤＭＣＬＫがそのまま入力される。
【０２０５】
以上の構成により、切り出し動作時にバイパス制御信号ＢＰＳＥＬがＨレベルとなると、動作停止部１４００は、切り出し動作時に使用されない列のディレイ・フリップ・フロップ２０２のクロック入力端子をＬレベルに固定する。よって、切り出し動作時において、水平方向にデータを転送する際に、これらのディレイ・フリップ・フロップ２０２は動作しない。よって、本発明の実施の形態３に係る固体撮像装置１０００は、切り出し動作時の消費電力を抑制できる。
【０２０６】
なお、全画素読み出し動作時には、バイパス制御信号ＢＰＳＥＬがＨレベルとなるので、全てのディレイ・フリップ・フロップ２０２にクロック信号ＤＭＣＬＫが供給される。
【０２０７】
以上、本発明の実施の形態１〜３に係る固体撮像装置について説明したが、本発明は、この実施の形態１〜３に限定されるものではない。
【０２０８】
例えば、上記実施の形態１では、ｎ列目を除く全ての列にバッファ６００が配置される例を説明し、上記実施の形態２では、ｍ列目のみにバッファ６００が配置される例を説明したが、ｎ列目を除く１列目〜ｎ−１列目のうち、２列以上にバッファ６００が配置されてもよい。例えば、所定の列ごとに、バッファ６００が配置されてもよい。
【０２０９】
また、上記実施の形態１〜３に係る固体撮像装置は典型的には、集積回路であるＬＳＩとして実現される。なお、当該固体撮像装置に含まれる全ての処理部を含むように１チップ化されてもよいし、当該固体撮像装置を複数チップで構成してもよい。
【０２１０】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０２１１】
また、本発明の実施の形態１〜３に係る固体撮像装置の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０２１２】
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０２１３】
また、上記実施の形態１〜３に係る、固体撮像装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０２１４】
また、上記で用いた数字（ビット数等）は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０２１５】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０２１６】
本発明は、固体撮像装置に適用でき、特に、ＭＯＳ固体撮像装置に適用できる。また、本発明は、固体撮像装置を備えるデジタルスチルカメラ及びデジタルビデオカメラ等のカメラに適用できる。
【符号の説明】
【０２１７】
１００、５００、１０００  固体撮像装置
１０１  受光素子
１０２  画素部
１０３  カラム信号線
１０４  ＣＤＳ処理部
１０５  ＡＤ変換部
１０６、５０１、１００１、１００１Ａ  デジタルメモリ
１０７、５０４、１００４  出力部
１０８  垂直駆動部
１０９  垂直デコーダ
１１０、５０３、１００３  制御回路
１１１  外部制御信号
２００  ＡＤ変換回路
２０１  セレクタ
２０２  ディレイ・フリップ・フロップ
２０３、６０２  出力回路
４００、９００  切り出し領域
４０１  出力領域
５０２  水平デコーダ
６００  バッファ
６０１  バイパス信号線
６０３  出力セレクタ
６０４、７０１、１４０２  インバータ
７０２  ＮＡＮＤ素子
７０３  ＮＯＲ素子
１４００  動作停止部
１４０１  ＡＮＤ素子
ＡＤＯＵＴ  デジタル信号
ＢＰＥＮ、ＢＰＳＥＬ  バイパス制御信号
ＤＭＣＬＫ  クロック信号
ＬＡＴＳＷ  ラッチ制御信号
ＨＡＤ  水平アドレス信号
【図１】
2011019136.tif 000003
【図２】
2011019136.tif 000004
【図３】
2011019136.tif 000005
【図４】
2011019136.tif 000006
【図５】
2011019136.tif 000007
【図６】
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【図７】
2011019136.tif 000009
【図８】
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【図９】
2011019136.tif 000011
【図１０】
2011019136.tif 000012
【図１１】
2011019136.tif 000013
【図１２】
2011019136.tif 000014
【図１３】
2011019136.tif 000015