(57)【要約】【課題】  半導体集積回路の消費電力の低減とチップ面積の縮小を可能とするフリップフロップ回路を提供する。【解決手段】  マスタラッチ１の出力端子であるノードＡとスレーブラッチ２の出力端子であるノードＦとの間を、クロック信号ＣＫにより導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１により接続し、マスタラッチ１の出力端子であるノードＣとスレーブラッチ２の出力端子であるノードＥとの間を、クロック信号ＣＫにより導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ２により接続する。【選択図】  図１
2011228944.tif 000002
【特許請求の範囲】
【請求項１】
データ信号が入力される第１のＡＮＤ−ＮＯＲ型論理ゲート回路と、第１のインバータにより反転された自身の出力信号が入力される第２のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記第２の論理ゲート回路の出力信号が入力される第３のＡＮＤ−ＮＯＲ型論理ゲート回路と、前記第１のインバータの出力信号が入力される第４のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、
前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号が入力される第１のＰチャネル型トランジスタと、クロック信号が入力される第２のＰチャネル型トランジスタと、が共有され、
前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第１のインバータの出力信号が入力される第３のＰチャネル型トランジスタと、前記クロック信号が入力される第４のＰチャネル型トランジスタとが共有される
フリップフロップ回路であって、
前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子との間に、前記クロック信号により導通が制御される第１のＮチャネル型パストランジスタが接続され、
前記第１のインバータの出力端子と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子との間に、前記クロック信号により導通が制御される第２のＮチャネル型パストランジスタが接続されている
ことを特徴とするフリップフロップ回路。
【請求項２】
前記第２のＮチャネル型パストランジスタが、
前記第１のインバータの出力端子へ接続される代わりに、
前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号により導通が制御される第３のＮチャネル型パストランジスタを介して前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されている
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１のＮチャネル型パストランジスタと前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子との間に、さらに、
前記第１のインバータの出力信号により導通が制御される第４のＮチャネル型パストランジスタが直列に接続されている
ことを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
前記第２のＰチャネル型トランジスタと前記第４のＰチャネル型トランジスタの代わりに、前記第１のＰチャネル型トランジスタのドレイン端子と前記第３のＰチャネル型トランジスタのドレイン端子間に、前記クロック信号により導通が制御されるＰチャネル型パストランジスタが接続され、
前記第１のＰチャネル型トランジスタへ、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号の代わりに、前記第１のインバータの出力信号を反転させた第２のインバータの出力信号が入力される
ことを特徴とする請求項１乃至３のいずれか１項に記載のフリップフロップ回路。
【請求項５】
データ信号が入力される第１のＡＮＤ−ＮＯＲ型論理ゲート回路と、第１のインバータにより反転された自身の出力信号が入力される第２のＡＮＤ−ＮＯＲ型論理ゲート回路を、たすき掛け接続して構成されるマスタラッチと、前記第２の論理ゲート回路の出力信号が入力される第３のＡＮＤ−ＮＯＲ型論理ゲート回路と、前記第１のインバータの出力信号が入力される第４のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、
前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号が入力される第１のＰチャネル型トランジスタと、クロック信号が入力される第２のＰチャネル型トランジスタと、が共有され、
前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第１のインバータの出力信号が入力される第３のＰチャネル型トランジスタと、前記クロック信号が入力される第４のＰチャネル型トランジスタとが共有される
フリップフロップ回路であって、
クロック信号により導通が制御される第１のＮチャネル型パストランジスタの一端が、
前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号により導通が制御される第２のＮチャネル型パストランジスタ、および前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第１のインバータの出力信号により導通が制御される第３のＮチャネル型パストランジスタに共通に接続され、
前記第１のＮチャネル型パストランジスタの他端が、
前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号により導通が制御される第４のＮチャネル型パストランジスタ、および前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第１のインバータの出力信号により導通が制御される第５のＮチャネル型パストランジスタに共通に接続されている
ことを特徴とするフリップフロップ回路。
【請求項６】
前記第１のＮチャネル型パストランジスタの前記一端が共通に接続される接続先の１つを、前記第２のＮチャネル型パストランジスタに代えて前記第４のＮチャネル型パストランジとし、
前記第１のＮチャネル型パストランジスタの前記他端が共通に接続される接続先の１つを、前記第４のＮチャネル型パストランジスタに代えて前記第２のＮチャネル型パストランジスタとした
ことを特徴とする請求項５に記載のフリップフロップ回路。
【請求項７】
前記第２のＰチャネル型トランジスタと前記第４のＰチャネル型トランジスタの代わりに、前記第１のＰチャネル型トランジスタのドレイン端子と前記第３のＰチャネル型トランジスタのドレイン端子間に、前記クロック信号により導通が制御されるＰチャネル型パストランジスタが接続され、
前記第１のＰチャネル型トランジスタへ、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号の代わりに、前記第１のインバータの出力信号を反転させた第２のインバータの出力信号が入力される
ことを特徴とする請求項５または６に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップ回路は、順序回路を構成する基本的な回路であるため、半導体集積回路の中で多数使用される。したがって、フリップフロップ回路を構成するためのゲート数を削減することができれば、半導体集積回路のゲート数削減に対する効果が大きい。半導体集積回路のゲート数を削減できれば、半導体集積回路のチップ面積が小さくなり、製造歩留りの向上、チップコストの低減などのメリットが得られる。
【０００３】
そのため、従来、フリップフロップ回路を構成するマスタラッチとスレーブラッチの間で、それぞれのラッチを構成するフィードバック回路の一部を共有することにより、ゲート数を削減するようにしたフリップフロップ回路が提案されている（例えば、特許文献１参照。）。
【０００４】
ところで、ＣＭＯＳ型のフリップフロップ回路の動作時の消費電流は、回路を構成するＭＯＳトランジスタのゲート容量とドレイン容量の充放電電流が主なものである。この充放電電流は、入力されるクロックの周波数と入力されるデータの変化率に依存する。
【０００５】
一般に、論理ＬＳＩでは、フリップフロップ回路へ入力されるデータがクロックサイクルごとに変化する割合は、１０％から３０％程度であることが多い。したがって、入力データの平均周波数は、クロックの周波数の５％から１５％程度となる。すなわち、入力データの平均周波数は、クロックの周波数に比較して、一般的にかなり低い値となる。そのため、フリップフロップ回路のゲート数を削減する場合、クロックが入力されるＭＯＳトランジスタの数を削減した方が、消費電流削減効果がより大きい。
【０００６】
しかし、上述の提案のフリップフロップ回路のゲート数削減手法はデータ系の回路のゲートを削減するものであり、ゲート数の削減が、半導体集積回路全体の消費電流の削減に及ぼす効果が小さい、という問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１３５４４９号公報  （第３−４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、半導体集積回路の消費電力の低減とチップ面積の縮小を可能とするフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、データ信号が入力される第１のＡＮＤ−ＮＯＲ型論理ゲート回路と、第１のインバータにより反転された自身の出力信号が入力される第２のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるマスタラッチと、前記第２の論理ゲート回路の出力信号が入力される第３のＡＮＤ−ＮＯＲ型論理ゲート回路と、前記第１のインバータの出力信号が入力される第４のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号が入力される第１のＰチャネル型トランジスタと、クロック信号が入力される第２のＰチャネル型トランジスタとが共有され、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第１のインバータの出力信号が入力される第３のＰチャネル型トランジスタと、前記クロック信号が入力される第４のＰチャネル型トランジスタと、が共有されるフリップフロップ回路であって、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子との間に、前記クロック信号により導通が制御される第１のＮチャネル型パストランジスタが接続され、前記第１のインバータの出力端子と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子との間に、前記クロック信号により導通が制御される第２のＮチャネル型パストランジスタが接続されていることを特徴とするフリップフロップ回路が提供される。
【００１０】
また、本発明の別の一態様によれば、データ信号が入力される第１のＡＮＤ−ＮＯＲ型論理ゲート回路と、第１のインバータにより反転された自身の出力信号が入力される第２のＡＮＤ−ＮＯＲ型論理ゲート回路を、たすき掛け接続して構成されるマスタラッチと、前記第２の論理ゲート回路の出力信号が入力される第３のＡＮＤ−ＮＯＲ型論理ゲート回路と、前記第１のインバータの出力信号が入力される第４のＡＮＤ−ＮＯＲ型論理ゲート回路とを、たすき掛け接続して構成されるスレーブラッチとを備え、前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号が入力される第１のＰチャネル型トランジスタと、クロック信号が入力される第２のＰチャネル型トランジスタとが共有され、前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路と前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路との間で、電源端子に並列に接続される、前記第１のインバータの出力信号が入力される第３のＰチャネル型トランジスタと、前記クロック信号が入力される第４のＰチャネル型トランジスタと、が共有されるフリップフロップ回路であって、クロック信号により導通が制御される第１のＮチャネル型パストランジスタの一端が、前記第１のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号により導通が制御される第２のＮチャネル型パストランジスタ、および前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第１のインバータの出力信号により導通が制御される第３のＮチャネル型パストランジスタに共通に接続され、前記第１のＮチャネル型パストランジスタの他端が、前記第３のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第２のＡＮＤ−ＮＯＲ型論理ゲート回路の出力信号により導通が制御される第４のＮチャネル型パストランジスタ、および前記第４のＡＮＤ−ＮＯＲ型論理ゲート回路の出力端子へ接続されて前記第１のインバータの出力信号により導通が制御される第５のＮチャネル型パストランジスタに共通に接続されていることを特徴とするフリップフロップ回路が提供される。
【発明の効果】
【００１１】
本発明によれば、半導体集積回路の消費電力の低減とチップ面積の縮小が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係るフリップフロップ回路の構成の例を示す回路図。
【図２】本発明の実施例２に係るフリップフロップ回路の構成の例を示す回路図。
【図３】本発明の実施例３に係るフリップフロップ回路の構成の例を示す回路図。
【図４】本発明の実施例４に係るフリップフロップ回路の構成の例を示す回路図。
【図５】本発明の実施例５に係るフリップフロップ回路の構成の例を示す回路図。
【図６】本発明の実施例６に係るフリップフロップ回路の構成の例を示す回路図。
【図７】低電圧動作対応フリップフロップ回路の論理ゲートレベルの回路図。
【図８】本発明の実施例７に係るフリップフロップ回路の構成の例を示す回路図。
【図９】本発明の実施例８に係るフリップフロップ回路の構成の例を示す回路図。
【図１０】本発明の実施例９に係るフリップフロップ回路の構成の例を示す回路図。
【図１１】本出願人の先行出願に開示されたフリップフロップ回路の論理ゲートレベルの回路図。
【図１２】本出願人の先行出願に開示されたフリップフロップ回路の構成の例を示す回路図。
【発明を実施するための形態】
【００１３】
本発明のフリップフロップ回路は、本出願人による先行出願（特願２０１０−３２５６０）の改良に係るものである。そこで、本発明の実施形態を説明する前に、当該先行出願に開示されたフリップフロップ回路について説明する。
【００１４】
図１１は、上述の先行出願に開示されたフリップフロップ回路の論理ゲートレベルの回路図である。
【００１５】
図１１に示すフリップフロップ回路は、マスタラッチ１００と、スレーブラッチ２００とから構成されるＤ型フリップフロップ回路である。
【００１６】
マスタラッチ１００は、たすき掛け接続されたＡＮＤ−ＮＯＲ型の複合ゲートＡＮＲ１１およびＡＮＲ１２と、複合ゲートＡＮＲ１２の出力に接続されたインバータＩＶ１１により構成され、スレーブラッチ２００は、ＡＮＤ−ＮＯＲ型の複合ゲートＡＮＲ２１とＡＮＲ２２のたすき掛け回路で構成されている。
【００１７】
マスタラッチ１００では、複合ゲートＡＮＲ１１のＡＮＤゲートへクロック信号ＣＫと複合ゲートＡＮＲ１２の出力信号Ａが入力され、複合ゲートＡＮＲ１１のＮＯＲゲートへデータ信号Ｄが入力される。また、複合ゲートＡＮＲ１２のＡＮＤゲートへ、クロック信号ＣＫと、自身の出力信号Ａの反転信号であるインバータＩＶ１１の出力信号Ｃが入力され、複合ゲートＡＮＲ１２のＮＯＲゲートへ複合ゲートＡＮＲ１１の出力信号Ｂが入力される。
【００１８】
スレーブラッチ２００では、複合ゲートＡＮＲ２１のＡＮＤゲートへ複合ゲートＡＮＲ１２の出力信号Ａとクロック信号ＣＫが入力され、複合ゲートＡＮＲ２２のＡＮＤゲートへインバータＩＶ１１の出力信号Ｃとクロック信号ＣＫが入力される。また、複合ゲートＡＮＲ２１の出力信号Ｅが複合ゲートＡＮＲ２２のＮＯＲゲートへ入力され、複合ゲートＡＮＲ２２の出力信号Ｆが複合ゲートＡＮＲ２１のＮＯＲゲートへ入力される。
【００１９】
図１２は、図１１に示したフリップフロップ回路をＣＭＯＳ回路として構成したときの例であり、上述の先行出願にて、低消費電力化を図るために考案されたフリップフロップ回路の一例である。
【００２０】
図１２に示したフリップフロップ回路では、マスタラッチ１００の複合ゲートＡＮＲ１１と複合ゲートＡＮＲ１２の間で、クロック信号ＣＫがゲート端子へ入力されるＮＭＯＳトランジスタＮ１１５が共有され、スレーブラッチ２００の複合ゲートＡＮＲ２１と複合ゲートＡＮＲ２２の間で、クロック信号ＣＫがゲート端子へ入力されるＮＭＯＳトランジスタＮ２１５が共有されている。また、マスタラッチ１００とスレーブラッチ２００の間で、ＰＭＯＳトランジスタＰ２１１とＰＭＯＳトランジスタＰ２１２で構成される回路が共有され、ＰＭＯＳトランジスタＰ２１４とＰＭＯＳトランジスタＰ２１５で構成される回路が共有されている。ここで、ＰＭＯＳトランジスタＰ２１２およびＰＭＯＳトランジスタＰ２１４のゲート端子へはクロック信号ＣＫが入力されている。
【００２１】
このような図１２に示したフリップフロップ回路では、クロック信号ＣＫがゲート端子へ入力されるトランジスタの数を少なくすることにより、クロック信号のレベルの変化によって消費される電流が低減されている。
【００２２】
本発明は、図１２に示した本出願人による先行出願のフリップフロップ回路に対して、さらに、トランジスタの数の削減、消費電力の低減等の改良を施すものである。
【００２３】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００２４】
図１は、本発明の実施例１に係るフリップフロップ回路の構成の例を示す回路図である。図１に示す回路を図１２の先行出願の回路と比較すると、図１２のＮＭＯＳトランジスタＮ２１１、Ｎ２１３、Ｎ２１５で構成される回路部分が、図１では、ＮＭＯＳトランジスタＮＴ１、ＮＴ２で構成される回路に変換されている。この変換により、この回路部分のトランジスタの数を1個少なくすることができる。
【００２５】
ＮＭＯＳトランジスタＮＴ１は、複合ゲートＡＮＲ１１の出力端子Ａ（ノードＡ）と複合ゲートＡＮＲ２２の出力端子Ｆ（ノードＦ）との間に接続されたパストランジスタであり、その導通がクロック信号ＣＫにより制御される。
【００２６】
同様に、ＮＭＯＳトランジスタＮＴ２は、インバータＩＶ１１の出力端子Ｃ（ノードＣ）と複合ゲートＡＮＲ２１の出力端子Ｅ（ノードＥ）との間に接続されたパストランジスタであり、その導通がクロック信号ＣＫにより制御される。
【００２７】
ここで、図１２のＮＭＯＳトランジスタＮ２１１、Ｎ２１３、Ｎ２１５で構成される回路部分は、クロック信号ＣＫが‘Ｈ’（高）レベルに変化したとき、次のように動作する。
【００２８】
すなわち、クロック信号ＣＫが‘Ｈ’レベルに変化したときに、ノードＡが‘Ｌ’レベルでノードＣが‘Ｈ’レベルであるときは、ＮＭＯＳトランジスタＮ２１１、Ｎ２１５が導通して、ノードＦは‘Ｌ’（低）レベルとなる。これにより、ノードＦの信号が入力されるＮＭＯＳトランジスタＮ２１４は非導通となる。また、ノードＡの信号が入力されるＮＭＯＳトランジスタＮ２１３も、ノードＡが‘Ｌ’レベルであるため、非導通となる。したがって、ノードＥは‘Ｈ’レベルとなる。
【００２９】
一方、クロック信号ＣＫが‘Ｈ’レベルに変化したときに、ノードＡが‘Ｈ’レベルでノードＣが‘Ｌ’レベルであるときは、上述の動作とは逆の動作となり、ノードＦが‘Ｈ’レベルとなり、ノードＥが‘Ｌ’レベルとなる。
【００３０】
また、クロック信号ＣＫが‘Ｌ’レベルのときは、ＮＭＯＳトランジスタＮ２１５が非導通となるので、この場合、ノードＦは、ＮＭＯＳトランジスタＮ２１２によって‘Ｌ’レベルが制御され、ノードＥは、ＮＭＯＳトランジスタＮ２１４によって‘Ｌ’レベルが制御される。
【００３１】
これに対して、図１のＮＭＯＳトランジスタＮＴ１、ＮＴ２で構成される回路部分は、クロック信号ＣＫが‘Ｈ’（高）レベルに変化したとき、次のように動作する。
【００３２】
クロック信号ＣＫが‘Ｈ’レベルに変化したときに、ノードＡが‘Ｌ’レベルでノードＣが‘Ｈ’レベルであるときは、ＰＭＯＳトランジスタＰ２１、Ｐ２２がともに非導通、すなわち、Ｐチャネル側がオフしているため、ノードＦへは、パストランジスタであるＮＭＯＳトランジスタＮＴ１によりノードＡのレベルが伝達され、ノードＦは‘Ｌ’レベルとなる。また、ノードＥへは、パストランジスタであるＮＭＯＳトランジスタＮＴ２によりノードＣのレベルが伝達される。このとき、ノードＦが‘Ｌ’レベルに変化するまで、ＮＭＯＳトランジスタＮ２４には瞬間的な貫通電流が流れるが、ノードＦが‘Ｌ’レベルに達するとＮＭＯＳトランジスタＮ２４は非導通となり、ノードＥは‘Ｈ’レベルとなる。
【００３３】
一方、クロック信号ＣＫが‘Ｈ’レベルに変化したときに、ノードＡが‘Ｈ’レベルでノードＣが‘Ｌ’レベルであるときは、上述の動作とは逆の動作となり、ノードＦが‘Ｈ’レベルとなり、ノードＥが‘Ｌ’レベルとなる。
【００３４】
また、クロック信号ＣＫが‘Ｌ’レベルのときは、ＮＭＯＳトランジスタＮＴ１、ＮＴ２がともに非導通となるので、この場合、ノードＦは、ＮＭＯＳトランジスタＮ２２によって‘Ｌ’レベルが制御され、ノードＥは、ＮＭＯＳトランジスタＮ２４によって‘Ｌ’レベルが制御される。
【００３５】
上述したように、本実施例のＮＭＯＳトランジスタＮＴ１、ＮＴ２で構成される回路部分は、図１２の先行出願の回路のＮ２１１、Ｎ２１３、Ｎ２１５で構成される回路部分と同じ動作を行なう。
【００３６】
このような本実施例によれば、図１２に示す先行出願の回路に比べて、トランジスタの数を1個少なくすることができる。
【実施例２】
【００３７】
図２は、本発明の実施例２に係るフリップフロップ回路の構成の例を示す回路図である。本実施例のフリップフロップ回路は、図1に示した実施例１のフリップフロップ回路からＮＭＯＳトランジスタＮ１１を削除したものである。以下、このＮＭＯＳトランジスタＮ１１の削除について説明する。
【００３８】
実施例１のフリップフロップ回路において、ＮＭＯＳトランジスタＮ１５、Ｎ１１は、図１1の論理回路図からもわかるように、クロック信号ＣＫが‘Ｈ’レベルの場合でノードＡが‘Ｌ’レベルのときに、入力信号Ｄの変化によりノードＢが‘Ｈ’レベルから‘Ｌ’レベルに変化し、Ｎ１２が非導通になっても、ノードＡを‘Ｌ’レベルに保持する働きをする。
【００３９】
その一方で、実施例１のフリップフロップ回路では、ノードＡが‘Ｌ’レベルでクロック信号ＣＫが‘Ｈ’レベルへ立ち上がった場合、ノードＦが‘Ｌ’レベル、ノードＥが‘Ｈ’レベルになり、ＮＭＯＳトランジスタＮ２２が導通する。これにより、ＮＭＯＳトランジスタＮ２２およびＮＭＯＳトランジスタＮＴ１を介して、ノードＡは、接地電位電源と繋がることになる。
【００４０】
したがって、図１の回路からＮＭＯＳトランジスタＮ１１を削除しても、クロック信号ＣＫが‘Ｈ’レベルの場合に、ノードＡの‘Ｌ’レベルは保持されることになる。
【００４１】
このような本実施例によれば、実施例１のフリップフロップ回路から、さらにトランジスタを１個削減することができる。
【実施例３】
【００４２】
図３は、本発明の実施例３に係るフリップフロップ回路の構成の例を示す回路図である。
【００４３】
本実施例のフリップフロップ回路が実施例２のフリップフロップ回路と異なる点は、ＮＭＯＳトランジスタＮＴ２の一端を、ノードＣに接続する代わりに、ノードＡの出力信号により導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ３を介して、ノードＢに接続するようにした点である。この接続の変更により、実施例２のフリップフロップ回路からＮＭＯＳトランジスタＮ１５を削除することができ、ゲート端子へクロック信号ＣＫが入力されるトランジスタ数を削減することができる。また、この削減により、トランジスタの総数も削減される。以下、この、ＮＭＯＳトランジスタＮＴ２の接続先の変更について説明する。
【００４４】
クロック信号ＣＫが‘Ｌ’レベルの期間では、ノードＡの信号極性はノードＢの反転極性、ノードＣの信号極性はノードＡの反転極性との関係が成り立っている。この反転関係は、クロック信号ＣＫが‘Ｌ’から‘Ｈ’へ変化した直後も、クロックに対するデータのホールド時間内であれば、成り立つ。したがって、上述のホールド時間内では、ノードＢとノードＣの信号極性は同じである。
【００４５】
図２の回路で、ノードＥを‘Ｈ’レベルから‘Ｌ’レベルへ変化させるのは、ノードＣが‘Ｌ’レベルでクロック信号ＣＫが‘Ｌ’から‘Ｈ’へ変化した瞬間なので、上述のホールド時間内に限れば、ＮＭＯＳトランジスタＮＴ２を介したノードＥとノードＣの接続は、ＮＭＯＳトランジスタＮＴ２を介したノードＥとノードＢの接続に置き換えることができる。また、このホールド時間内に限れば、ノードＡは‘Ｈ’レベルなので、ノードＡの出力信号により導通が制御されるＮＭＯＳトランジスタＮＴ３は導通しており、ＮＭＯＳトランジスタＮＴ２とＮＭＯＳトランジスタＮＴ３を介してノードＥとノードＢを接続した図３の回路も、同等の働きを行う。
【００４６】
図３の回路で、ノードＥが‘Ｌ’レベルへ変化した後は、実施例１で説明したような瞬間的な貫通電流の発生はあるが、ノードＦは、‘Ｌ’レベルから‘Ｈ’レベルへ変化する。
【００４７】
また、図３の回路で、クロック信号ＣＫが‘Ｌ’から‘Ｈ’へ立ち上がった後にデータホールド期間が経過し、データ入力信号Ｄが変化することになっても、ノードＢと高電圧電源とのパスは、ＰＭＯＳトランジスタＰ２４、Ｐ２５がともに非導通となっているため、ノードＢが‘Ｈ’レベルになることはない。ノードＢへは、導通しているＮＭＯＳトランジスタＮＴ２、ＮＴ３を介して、ノードＥの‘Ｌ’レベルが供給されるので、クロック信号ＣＫが‘Ｈ’レベルである期間、ノードＢはＬ’レベルが保持される。したがって、スレーブラッチ２の状態も、クロック信号ＣＫが立ち上がった瞬間に変化した後、クロック信号ＣＫが‘Ｈ’レベルである期間は変化しない。
【００４８】
図３の回路で、ノードＢが‘Ｈ’レベル、ノードＡが‘Ｌ’レベル、ノードＣが‘Ｈ’レベルの場合には、クロック信号ＣＫが‘Ｌ’から‘Ｈ’へ変化したときにＮＭＯＳトランジスタＮＴ１が導通するので、ノードＦは、ノードＡの出力によって‘Ｌ’レベルに引かれる。このときＮＭＯＳトランジスタＮＴ３が非導通となっているため、瞬間的な貫通電流が生じることなく、ノードＥは‘Ｈ’レベルに変化する。
【００４９】
その後、データホールド時間の経過後にデータ入力信号Ｄが‘Ｈ’レベルに変化した場合、ノードＢは‘Ｌ’レベルへ変化する。しかし、ノードＡは、ＰＭＯＳトランジスタＰ２１、Ｐ２２がともに非導通となっているため、ＮＭＯＳトランジスタＮＴ１を介して供給されるノードＦの‘Ｌ’レベルによって、‘Ｌ’レベルを保持し続ける。その結果、ノードＣも‘Ｈ’レベルを保持し続ける。
【００５０】
クロック信号ＣＫが‘Ｌ’になると、ＮＭＯＳトランジスタＮＴ２が非導通となるため、ノードＢのレベルは、データ入力信号Ｄのレベルによって変化する。これは、図２においてＮＭＯＳトランジスタＮ１５が非導通となったときの動作と等価である。すなわち、本実施例のフリップフロップ回路は、実施例２のフリップフロップ回路と等価な動作を行なう。
【００５１】
このような本実施例によれば、実施例２のフリップフロップ回路から、さらにトランジスタを１個削減することができる。また、ゲート端子へクロック信号が入力されるトランジスタが１個削減されるので、クロック信号の変化に伴う電力消費も削減することができる。
【実施例４】
【００５２】
上述の各実施例では、クロック信号ＣＫで導通が制御されるパストランジスタを２個（ＮＭＯＳトランジスタＮＴ１、ＮＴ２）使用した例を示したが、本実施例では、そのパストランジスタを１個に削減する例を示す。
【００５３】
図４は、本発明の実施例４に係るフリップフロップ回路の構成の例を示す回路図である。
【００５４】
本実施例のフリップフロップ回路は、クロック信号ＣＫにより導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１１の一端が、ノードＢへ接続されてノードＡの出力信号により導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１２、およびノードＡへ接続されてノードＣの出力信号により導通が制御されるパストランジスタＮＭＯＳトランジスタＮＴ１３に共通に接続され、ＮＭＯＳトランジスタＮＴ１１の他端が、ノードＥへ接続されてノードＡの出力信号により導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１４、およびノードＦへ接続されてノードＣの出力信号により導通が制御されるパストランジスタであるＮＭＯＳトランジスタＮＴ１５に共通に接続されている。
【００５５】
本実施例では、クロック信号ＣＫが‘Ｈ’レベルのとき、ノードＢが‘Ｌ’レベル、ノードＡが‘Ｈ’レベル、ノードＣが‘Ｌ’レベルの場合、ＮＭＯＳトランジスタＮＴ１２、ＮＴ１１、ＮＴ１４が導通して、ノードＢとノードＥの間に伝導パスが形成される。一方、クロック信号ＣＫが‘Ｈ’レベルのときに、ノードＢが‘Ｈ’レベル、ノードＡが‘Ｌ’レベル、ノードＣが‘Ｈ’レベルであると、ＮＭＯＳトランジスタＮＴ１３、ＮＴ１１、ＮＴ１５が導通して、ノードＡとノードＦの間に伝導パスが形成される。
【００５６】
このように、本実施例では、クロック信号ＣＫが‘Ｈ’レベルのとき、マスタラッチ１０とスレーブラッチ２０の間に、ノードＢとノードＥを結ぶ伝導パスもしくはノードＡとノードＦを結ぶ伝導パスのいずれかが、必ず形成される。本実施例では、この伝導パスがマスタラッチ１０のフィードバックループ形成に利用され、マスタラッチ１０のデータ保持動作が行われる。
【００５７】
すなわち、クロック信号ＣＫが‘Ｌ’レベルのときマスタラッチ１０へ読み込まれ、クロック信号ＣＫが‘Ｈ’レベルのときスレーブラッチ２０へ転送されたデータは、上述の伝導パスによりマスタラッチ１０へフィードバックされ、マスタラッチ１０内に保持される。
【００５８】
このような本実施例によれば、実施例３のフリップフロップ回路に比べて、ゲート端子へクロック信号が入力されるトランジスタの数が１個少ないので、クロック信号の変化に伴う電力消費をさらに削減することができる。
【実施例５】
【００５９】
図５は、本発明の実施例５に係るフリップフロップ回路の構成の例を示す回路図である。
【００６０】
本実施例のフリップフロップ回路は、実施例４のフリップフロップ回路に対して、ＮＭＯＳトランジスタＮＴ１２とＮＭＯＳトランジスタＮＴ１４が、ＮＭＯＳトランジスタＮＴ１１との接続端子を交換したものである。
【００６１】
本実施例でも、実施例４と同じく、クロック信号ＣＫが‘Ｈ’レベルのとき、ノードＢが‘Ｌ’レベル、ノードＡが‘Ｈ’レベル、ノードＣが‘Ｌ’レベルの場合は、ＮＭＯＳトランジスタＮＴ１２、ＮＴ１１、ＮＴ１４が導通して、ノードＢとノードＥの間に伝導パスが形成され、ノードＢが‘Ｈ’レベル、ノードＡが‘Ｌ’レベル、ノードＣが‘Ｈ’レベルの場合は、ＮＭＯＳトランジスタＮＴ１３、ＮＴ１１、ＮＴ１５が導通して、ノードＡとノードＦの間に伝導パスが形成される。
【００６２】
このような本実施例においても、実施例４と同じ動作が行われ、実施例４と同じ効果が得られる。
【実施例６】
【００６３】
上述の各実施例では、クロック信号ＣＫで導通が制御されるＮＭＯＳトランジスタの数を削減する例を示したが、本実施例では、さらに、ＰＭＯＳトランジスタの数も削減する例を示す。
【００６４】
図６は、本発明の実施例６に係るフリップフロップ回路の構成の例を示す回路図である。本実施例のフリップフロップ回路は、図４に示した実施例４のフリップフロップ回路に対して、ＰＭＯＳトランジスタＰ２２とＰＭＯＳトランジスタＰ２４の代わりに、ＰＭＯＳトランジスタＰ２１のドレイン端子とＰＭＯＳトランジスタＰ２５のドレイン端子間に、クロック信号ＣＫにより導通が制御されるパストランジスタであるＰＭＯＳトランジスタＰＴ１を接続するようにしたものである。
【００６５】
図４の回路で、クロック信号ＣＫが‘Ｈ’レベルのとき、ＰＭＯＳトランジスタＰ２２、Ｐ２４は非導通であり、ＰＭＯＳトランジスタＰ２２、Ｐ２４は、マスタラッチ１０およびスレーブラッチ２０への‘Ｈ’レベルの供給に寄与しない。
【００６６】
同様に、図６の回路でも、クロック信号ＣＫが‘Ｈ’レベルのとき、ＰＭＯＳトランジスタＰＴ１は非導通であり、ＰＭＯＳトランジスタＰＴ１は、マスタラッチ１０およびスレーブラッチ２０Ａへの‘Ｈ’レベルの供給に寄与しない。
【００６７】
一方、図４の回路で、クロック信号ＣＫが‘Ｌ’レベルのときは、ＰＭＯＳトランジスタＰ２２、Ｐ２４が導通し、ＰＭＯＳトランジスタＰ２２、Ｐ２４は、マスタラッチ１０およびスレーブラッチ２０へ‘Ｈ’レベルを供給する。
【００６８】
これに対して、図６の回路では、クロック信号ＣＫが‘Ｌ’レベルときは、ＰＭＯＳトランジスタＰＴ１が導通して、ＰＭＯＳトランジスタＰ２１のドレイン端子とＰＭＯＳトランジスタＰ２５のドレイン端子を結ぶ伝導パスが形成される。このとき、ＰＭＯＳトランジスタＰ２１とＰＭＯＳトランジスタＰ２５は、そのゲート端子へ入力される信号が逆相であるので、ＰＭＯＳトランジスタＰ２１とＰＭＯＳトランジスタＰ２５のいずれかが必ず導通し、そのドレイン端子へ‘Ｈ’レベルを供給する。この‘Ｈ’レベルが、ＰＭＯＳトランジスタＰＴ１を介して、相手方のドレイン端子へ伝達される。
【００６９】
これにより、図６の回路でも、クロック信号ＣＫが‘Ｌ’レベルとき、マスタラッチ１０およびスレーブラッチ２０へ‘Ｈ’レベルが供給される。
【００７０】
このような本実施例によれば、実施例４のフリップフロップ回路から、さらにトランジスタを１個削減することができる。また、ゲート端子へクロック信号が入力されるトランジスタが１個削減されるので、クロック信号の変化に伴う電力消費をさらに削減することができる。
【実施例７】
【００７１】
実施例６では、ＰＭＯＳトランジスタを１個削減する例を示したが、クロック信号ＣＫが‘Ｌ’レベルで、ノードＡが‘Ｌ’レベルから‘Ｈ’レベルへ変化するとき、ノードＡがゲート端子へ入力されるＰＭＯＳトランジスタＰ２５およびＰＭＯＳトランジスタＰＴ１を介して、ノードＡに‘Ｈ’レベルが供給される。そのため、ＰＭＯＳトランジスタ２５のしきい値電圧分だけ、ノードＡに供給される‘Ｈ’レベルが低下し、電源電圧が低くなった場合、動作速度が大幅に低下することになる。そこで、本実施例では、電源電圧が低くなった場合でも動作速度の低下を少なくすることのできる回路の例を示す。
【００７２】
図７は、上述の動作速度低下問題への対策を施した、低電圧動作対応フリップフロップ回路の論理ゲートレベルの回路図である。
【００７３】
図７に示す回路は、図１１に示した本出願人による先行出願に開示のフリップフロップ回路に対して、マスタラッチ１００Ａに、ノードＣの出力信号を入力とするインバータＩＶ１２を追加し、このインバータＩＶ１２の出力端子をノードＡＡとして、このノードＡＡの出力信号をノードＡの出力信号に代えて、スレーブラッチ２００のＡＮＤ−ＮＯＲ型の複合ゲートＡＮＲ２１へ入力するようにしたものである。
【００７４】
図８は、図７に示した回路に対応した、本発明の実施例７に係るフリップフロップ回路の構成の例を示す回路図である。
【００７５】
図８に示す回路では、ＰＭＯＳトランジスタＰ１８およびＮＭＯＳトランジスタＮ１８により構成される回路部分が追加されたインバータＩＶ１２であり、その出力端子のノードＡＡが、ＰＭＯＳトランジスタＰ２５およびＮＭＯＳトランジスタＮＴ１２、ＮＴ１４へ入力されている。
【００７６】
ＰＭＯＳトランジスタＰ１８は電源電圧で直接駆動されるため、ノードＡＡの‘Ｈ’レベルの低下がなくなり、ノードＡの出力信号で負荷を駆動するよりも、フリップフロップ回路の動作速度が向上する。
【００７７】
このような本実施例によれば、電源電圧が低くなった場合でも、動作速度の低下を少なくすることができる。
【実施例８】
【００７８】
図９は、本発明の実施例８に係るフリップフロップ回路の構成の例を示す回路図である。本実施例は、図８に示した実施例７の回路構成に対して、実施例５と同様の置換を行ったものである。
【００７９】
すなわち、図８のＮＭＯＳトランジスタＮＴ１２およびＮＭＯＳトランジスタＮＴ１４が、ＮＭＯＳトランジスタＮＴ１１との接続端子を交換したものである。
【００８０】
したがって、本実施例においても、実施例７と同様の作用および効果が得られる。
【実施例９】
【００８１】
さらに、実施例７で示した回路の置換は、実施例１〜実施例３で示した回路にも適用することができる。本実施例では、その一例として、図１に示した実施例１の回路構成に対して、実施例７と同様の置換を行った例を示す。
【００８２】
図１０は、本発明の実施例９に係るフリップフロップ回路の構成の例を示す回路図である。
【００８３】
本実施例においても、実施例１のＰＭＯＳトランジスタＰ２２とＰＭＯＳトランジスタＰ２４で構成される回路をＰＭＯＳトランジスタＰＴ１に置換するとともに、実施例１においてノードＡの出力信号で駆動されていた部分を、ＰＭＯＳトランジスタＰ１８およびＮＭＯＳトランジスタＮ１８で構成されるインバータの出力端子であるノードＡＡの出力信号で駆動するようにしたものである。
【００８４】
このような本実施例によれば、実施例１に比べて、ゲート端子へクロック信号が入力されるＰＭＯＳトランジスタの数を１個削減できるとともに、電源電圧が低くなった場合でも、動作速度の低下を少なくすることができる。
【符号の説明】
【００８５】
１、１Ａ、１Ｂ、１０、１０Ａ、１０Ｂ  マスタラッチ
２、２０、２０Ａ、２０Ｂ  スレーブラッチ
Ｐ１３、Ｐ１６、Ｐ１７、Ｐ１８、Ｐ２１〜Ｐ２６、ＰＴ１  ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１５、Ｎ１７、Ｎ１８、ＮＴ１〜ＮＴ３、ＮＴ１１〜ＮＴ１５  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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