(57)【要約】【課題】安定性の高い半導体装置を提供すること。【解決手段】  本発明にかかる半導体装置は、第１導電型のドリフト領域１０２と、第２導電型の埋め込み領域１０３とが交互に配置されたスーパージャンクション型の耐圧維持領域２１０と、耐圧維持領域の上に形成された第２導電型のベース領域１０８と、ベース領域１０８に形成されたトレンチ１０４に設けられ、埋め込み領域１０３からずれて配置されているゲート電極１０７Ａと、ベース領域１０８と埋め込み領域１０３が接続された領域において、ゲート電極１０７Ａの底面よりも上方に配置され、ベース領域１０８の１０倍以上の不純物濃度を有する高濃度領域２０１と、を備えるものである。【選択図】図１
2011109021.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域と、第２導電型の埋め込み領域とが交互に配置されたスーパージャンクション型の耐圧維持領域と、
前記耐圧維持領域の上に形成された第２導電型のベース領域と、
前記ベース領域に形成されたトレンチに設けられ、前記埋め込み領域からずれて配置されているトレンチ型ゲートと、
前記ベース領域と前記埋め込み領域が接続された領域において、前記トレンチ型ゲートの底面よりも上方に配置され、前記ベース領域の１０倍以上の不純物濃度を有する第２導電型の高濃度領域と、を備える半導体装置。
【請求項２】
前記高濃度領域の不純物濃度が１×１０−１８ｃｍ−３以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度領域の下端が、前記ドリフト領域のドリフト端よりも上方に配置されていることを特徴とする請求項１、又は２に記載の半導体装置
【請求項４】
前記高濃度領域がチャネルから離間して設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
隣接する前記トレンチ型ゲート間に、離間して配置されて２つの前記高濃度領域が設けられており、
前記２つの前記高濃度領域がそれぞれ埋め込み領域の端部上に配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記埋め込み領域が前記ベース領域から離間していることを特徴とする請求項１乃至５に記載の半導体装置。
【請求項７】
深さ方向において、前記埋め込み領域が複数に分離して形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記ドリフト領域とベース領域とが形成するｐ／ｎ接合の形状が、下方に凸型に膨らんでいることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に詳しくはトレンチ型ゲートを有する半導体装置に関する。
【背景技術】
【０００２】
高耐圧と大電流容量を実現する代表的な半導体装置としてパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。基板の両面に形成したソース・ドレイン電極間にオン電流を流すタイプは縦型パワーＭＯＳＦＥＴと呼ばれている。縦型パワーＭＯＳＦＥＴは、低いオン抵抗を特徴とするスイッチングデバイスとして広く普及している。パワーＭＯＳＦＥＴの重要な特性はオフ耐圧である。したがって、オフ耐圧を保持しながらできるだけ低いオン抵抗を実現することが望ましい。オン抵抗の主要な要素の一つは、抵抗の高いドリフト領域である。このドリフト領域に、できるだけ均一な電流が流れるようにゲートピッチを縮小する。こうすることによって、低オン抵抗化を実現することができる。特にゲートをトレンチ側壁に形成するトレンチ型ゲートは、大幅なゲートピッチ縮小を可能にする。
【０００３】
一方、耐圧を維持しながらもドリフト領域の比抵抗や厚さを低減する技術として、いわゆるスーパージャンクション構造が提案されている。スーパージャンクション構造は、ｎ−型ドリフト領域とｐ−型埋め込み領域を交互に形成した構造を有している。スーパージャンクション構造において、不純物濃度を上げると同時にピッチを縮小することでオン抵抗を低減することができる。このため、スーパージャンクション構造を、トレンチ型ゲート構造と組み合わせることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４３４６号公報
【特許文献２】特開２００８−１０８９６２号公報
【特許文献３】特表平１１−５０１４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図５は、典型的な縦型パワーＭＯＳＦＥＴの構成を示す断面図である。図５の縦型パワーＭＯＳＦＥＴは、耐圧維持領域と、トレンチ型ゲートとを備えている。耐圧維持領域では、ｎ−型ドリフト領域とｐ−型埋め込み領域が交互に配置されている。図５は、周期的なストライプ状構造の１周期分を示している。図５の半導体装置は、ｎ＋型の半導体基板１０１と、ｎ型のドリフト領域１０２と、ｐ型のベース領域１０８と、ｎ型のソース領域１０９と、ゲート絶縁膜１０６Ａと、ゲート電極１０７Ａと、層間絶縁膜１１０と、ソース電極１１１と、トレンチ１０４と、ドレイン電極１１２と、を備えている。
【０００６】
ドリフト領域１０２は、ｎ＋型の半導体基板１０１上に形成されている。ベース領域１０８はドリフト領域１０２の上層に形成されている。ゲート電極１０７Ａは、ゲート絶縁膜１０６Ａ上に形成されている。層間絶縁膜１１０は、ゲート電極１０７Ａの上に形成されている。また、層間絶縁膜１１０は、ソース領域１０９の上に形成されている。ソース電極１１１は、層間絶縁膜１１０の上に形成されている。さらに、ソース電極１１１は層間絶縁膜１１０に設けられたコンタクトホール１１０Ａを介して、ベース領域１０８及びソース領域１０９と接続されている。ドレイン電極１１２は、半導体基板１０１の裏面に形成されている。
【０００７】
チップ全体では、ドリフト領域１０２とｐ型の埋め込み領域１０３は、ストライプ状に配置されている。すなわち、ストライプ状のドリフト領域１０２と埋め込み領域１０３とが交互に配置されている。また、ストライプ状のドリフト領域１０２と埋め込み領域１０３は、半導体基板１０１の面方位は垂直方向に形成されている。
【０００８】
本デバイスの耐圧を最大化するには、ドリフト領域１０２と埋め込み領域１０３において、それぞれのドナー不純物量とアクセプタ不純物量をおよそ同一に設定すればよい。この条件では、ドレイン電圧印加状態での等ポテンシャル面が、ほぼ等間隔かつほぼ平行となる。このため、素子形成領域内のどこかで局所電界が臨界値を超えてブレークダウンが発生するドレイン電圧、すなわち耐圧を最大化することができる。スーパージャンクション構造の設計では、所望の耐圧を確保できる構造にするとともに、両不純物濃度のバランスを最適化し、ドリフト抵抗を最小化する。
【０００９】
また、特許文献１にスーパージャンクション構造のＭＯＳＦＥＴが開示されている。特許文献１に記載されたＭＯＳＦＥＴの構成および動作を、図６を用いて説明する。図６のＭＯＳＦＥＴは、スーパージャンクション型の耐圧維持領域と、トレンチ型ゲートとを備えた縦型パワーＭＯＳＦＥＴである。スーパージャンクション型の耐圧維持領域では、ドリフト領域とｐ型の埋め込み領域が形成されている。
【００１０】
ｐ型埋め込み領域の不純物濃度を、ソースに近い側ほど高くしている。これによって、オフ時の電界集中箇所が埋め込みｐ型埋め込み領域の中間付近となる。よって、埋め込みフィールドプレート電極１１下端部の電界集中が緩和され、アバランシェ耐量が改善する。
【００１１】
スーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、熱的不安定性が増大することにより安全動作領域（ＳＯＡ）が狭まることがある（図７）。これについて、図７、及び図８を用いて説明する。近年、縦型パワーＭＯＳＦＥＴは高性能化している。この縦型パワーＭＯＳＦＥＴでは、ゲートの微細化でチャネル抵抗を低減していくと、高ＶＤＳ領域での安全動作領域が縮小する傾向がある（図７）。これは、寄生バイポーラ動作が起こりやすくなるためではなく、ドレイン電流ＩＤＳの温度依存性ｄＩＤＳ／ｄＴが増加したことにより、ＭＯＳＦＥＴ特有の熱不安定性が増したためである。そのメカニズムは次のように説明される。
【００１２】
チップへの入力パワーＰｉｎ＝ＩＤＳＶＤＳは、素子表面近傍の温度上昇をもたらす。しかしながら、素子表面と環境との温度差ΔＴは熱抵抗Ｒｔｈを介して、Ｐｏｕｔ＝ΔＴ／ＲＴＨの熱を散逸する。ｄＰｉｎ／ｄＴ＞ｄＰｏｕｔ／ｄＴの条件では、素子表面の温度上昇がさらなる入力パワーの上昇を招く。このため系は熱的に不安定となる。この条件は、次式のように書き換えられる。
ＶＤＳ・（ｄｌＤＳ／ｄＴ）＞１／ＲＴＨ
【００１３】
縦型パワーＭＯＳＦＥＴのＩＤＳの温度特性は、一般に（ｄＩＤＳ／ｄＴ）−ＩＤＳグラフ上の曲線で表すことができる（図８）。図８に示すように、ＶＤＳ、ＲＴＨが大きいほど熱不安定性が強まる。また、ＶＤＳ、ＲＴＨが一定ならば、ｄＩＤＳ／ｄＴが大きいほど熱的に不安定なＩＤＳの範囲が広がる
【００１４】
本件出願人の発明者が、スーパージャンクション型の耐圧維持領域を備えた構造について電気的特性の温度依存性を調べたところ、ゲートの微細化を行わなくてもｄＩＤＳ／ｄＴが大きく、熱不安定性が増していることを見出した。このことは、従来技術によるデバイスの熱不安定性の増大は、ゲートの微細化とは異なるメカニズムでｄＩＤＳ／ｄＴが増大することが原因であることを示している。次に、安全動作領域縮小のメカニズムについて考察する。
【００１５】
図９に示した半導体装置（パワーＭＯＳＦＥＴ）では、ｎ−型のドリフト領域とｐ−型の埋め込み領域が交互に配置した構造をスーパージャンクション型の耐圧維持領域としている。このようなパワーＭＯＳＦＥＴでは、ゲートオン状態でＶＤＳを印加していくと、ｐ／ｎ接合に沿って空乏領域が形成される。これにより、埋め込み領域に挟まれたドリフト領域が狭窄される（図９）。これはＪＦＥＴ効果と呼ばれる。シミュレーションによれば、ＶＤＳがさらに増加するとチャネル端からドリフト領域にかけての全体でキャリア速度の飽和が起こる。その結果、ゲート駆動力が低下する。ＩＤＳ−ＶＤＳの理想的な飽和特性（図１０（ａ））が現れずにＩＤＳがＶＤＳとともに増加していく（図１０（ｂ））。このとき、ドリフト領域とｐ型のベース底部の間の空乏層がＶＤＳの増加とともに広がる。そして、チャネルのピンチオフ点がソース側にシフトして、チャネル長Lが短くなる（図９の矢印）。
【００１６】
図９および図１０（ｂ）の状況では、高ＶＤＳ側でＩＤＳ−ΔＶＧＳカーブの勾配Ｋ（＝ｄＩＤＳ／ｄＶＧＳ）が増加する。これに伴って、ｄＩＤＳ／ｄＴも増加する。この状況を図１１で説明する。図１１は、ＩＤＳ−ＶＧＳカーブを示すグラフである。閾値ＶＴＨの温度係数が負であるために、一般にＩＤＳ−ＶＧＳカーブは、温度とともに低バイアス側にシフトする。ここで、ΔＴの温度上昇に伴うシフト量はΔＶＧＳ＝−｜ｄＶＴＨ／ｄＴ｜・ΔＴである。このとき電流増加量ΔＩＤＳは次式で表される。
【００１７】
ΔＩＤＳ＝Ｋ・ΔＶＧＳ＝−Ｋ・｜ｄＶＴＨ／ｄＴ｜・ΔＴ
【００１８】
ここで、｜ｄＶＴＨ／ｄＴ｜を一定値３〜４ｍＶ/Ｋとすることができる。したがって、ｄＩＤＳ／ｄＴはＫ（＝ｄＩＤＳ／ｄＶＧＳ）に比例する
【００１９】
上述のように、ｎ−型のドリフト領域とｐ−型の埋め込み領域が交互に形成した構造をスーパージャンクション型の耐圧維持領域としたパワーＭＯＳＦＥＴでは、高ＶＤＳ領域でｄＩＤＳ／ｄＴが増大する。よって、熱不安定性が増大して安全動作領域が縮小すると考えられる。このように、スーパージャンクション型の耐圧維持領域を有する半導体装置では、空乏層の拡がりを抑制することが困難であり、不安定性が増大になってしまう。
【００２０】
また、特許文献２の図７に記載のＭＯＳＦＥＴでは、ｐ−型接続層の不純物濃度が１．５×１０−１６ｃｍ−３になっている。例えば、ｐ型ベース層の典型的不純物濃度は２×１０−１６ｃｍ−３〜４×１０−１６ｃｍ−３である。このため、ｐ−型接続層１３ｂが加算されても重なり部分の不純物濃度の増加は１０％未満である。したがって、不純物濃度が十分でなく、空乏層の拡がりを抑制することが困難となる。
【００２１】
特許文献３の図１に記載のＭＯＳＦＥＴでは、ｐ＋領域がゲートトレンチよりも深いｎ−領域内にある。そして、ｎ−領域とｐ＋領域が交互に配置されている。この構造では、ｐ＋領域とｎ−領域間の各ｐ／ｎ接合から横方向に空乏層が広がる。しかしながら、ｐ＋領域内には空乏層がほとんど広がらない。このため、各空乏層が互いに接続されずに、ｎ−領域とｐ＋領域が交互に配置された領域がスーパージャンクション型の耐圧維持領域とはならない。
【課題を解決するための手段】
【００２２】
本発明に係る半導体装置は、第１導電型のドリフト領域と、第２導電型の埋め込み領域とが配置されたスーパージャンクション型の耐圧維持領域と、前記耐圧維持領域の上に形成された第２導電型のベース領域と、前記ベース領域に形成されたトレンチに設けられ、前記埋め込み領域からずれて配置されているトレンチ型ゲート、前記ベース領域と前記埋め込み領域が接続された領域において、前記トレンチ型ゲートの底面よりも上方に配置され、前記ベース領域の１０倍以上の不純物濃度を有する第２導電型の高濃度領域と、を備えるものである。
【００２３】
トレンチ型ゲートの底面よりも上方に、高濃度領域が設けられているため、高い安定性を有する半導体装置を提供することができる。
【発明の効果】
【００２４】
本発明によれば、安定性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】安定動作領域を比較する図である。
【図３】最大電圧４０ＶでのｄＩＤＳ／ｄＴ−ＩＤＳカーブを比較するための図である。
【図４】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図５】典型的な縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図６】特許文献１に記載の半導体装置の構成を示す断面図である。
【図７】熱的不安定性の増大により、安定動作領域が縮小する点を説明するための図である。
【図８】（ｄＩＤＳ／ｄＴ）−ＩＤＳを示すグラフである。
【図９】縦型パワーＭＯＳＦＥＴにおいて、ピンチオフ点がシフトする原理を説明するための図である。
【図１０】ＩＤＳ−ＶＤＳを示すグラフである。
【図１１】Ｖｇｓ−Ｉｄｓを示すグラフである。
【発明を実施するための形態】
【００２６】
半導体装置は、スーパージャンクション構造のパワーＭＯＳＦＥＴである。半導体装置は、スーパージャンクション型の耐圧維持領域と、トレンチ型ゲートとを備えている。スーパージャンクション型の耐圧維持領域では、ｎ−型ドリフト領域とｐ−型埋め込み領域とが交互に配置されている。すなわち、平面レイアウトにおいて、ｎ−型ドリフト領域の間に、ｐ−型埋め込み領域が形成されている。ｎ−型ドリフト領域とｐ−型埋め込み領域がストライプ状に形成されている。例えば、半導体装置は、セルサイズ４μｍのトレンチゲート型パワーＭＯＳＦＥＴデバイスである。
【００２７】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２８】
実施の形態１．
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。図１は、周期的なストライプ状構造の１周期分を示している。すなわち、実際のデバイスでは、図１に示す構造が複数配列されていることになる。図１の半導体装置は、ｎ＋型の半導体基板１０１と、ｎ−型のドリフト領域１０２と、ｐ−型の埋め込み領域１０３と、ｐ型のベース領域１０８と、ｎ＋型のソース領域１０９と、ゲート絶縁膜１０６Ａと、ゲート電極１０７Ａと、層間絶縁膜１１０と、ソース電極１１１と、トレンチ１０４と、ドレイン電極１１２と、を備えている。さらに、半導体装置には、高濃度領域２０１が形成されている。
【００２９】
ｎ−型のドリフト領域１０２は、ｎ＋型の半導体基板１０１上に形成されている。ドリフト領域１０２には、深いｐ型の埋め込み領域１０３が形成されている。チップ全体では、ｎ型のドリフト領域１０２とｐ−型の埋め込み領域１０３は、ストライプ状に配置されている。すなわち、平面レイアウトにおいて、ストライプ状のドリフト領域１０２と埋め込み領域１０３とが交互に配置されている。図１の紙面と垂直方向に沿ったストライプ状のドリフト領域１０２と埋め込み領域１０３が形成されている。また、ストライプ状のドリフト領域１０２と埋め込み領域１０３は、半導体基板１０１の面方位は垂直方向に形成されている。隣接するトレンチ１０４の間において、その中間には埋め込み領域１０３が形成されている。そして、平面レイアウトにおいて、埋め込み領域１０３の両側にドリフト領域１０２が配置されている。このように、平面レイアウトにおいて、埋め込み領域１０３とドリフト領域１０２を交互に配置することで、スーパージャンクション型の耐圧維持領域２１０が形成される。スーパージャンクション型の耐圧維持領域では、埋め込み領域１０３とドリフト領域１０２間の各ｐ／ｎ接合から横方向に埋め込み領域１０３まで空乏層が広がり、各空乏層が互いに接続される。
【００３０】
ベース領域１０８はドリフト領域１０２の上層に形成されている。ベース領域１０８およびドリフト領域１０２には、トレンチ１０４が形成されている。すなわち、トレンチ１０４はベース領域１０８を貫通して、ドリフト領域１０２まで到達している。そして、トレンチ１０４は、ドリフト領域１０２の一部にも形成されている。トレンチ１０４は、埋め込み領域１０３の両側に形成されている。すなわち、２つのトレンチ１０４の間に、埋め込み領域１０３が配置されている。トレンチ１０４の表面には、ゲート絶縁膜１０６Ａが形成されている。ゲート電極１０７Ａは、ゲート絶縁膜１０６Ａ上に形成されている。すなわち、ゲート電極１０７Ａをトレンチ１０４に埋設したトレンチ型ゲートが形成される。
【００３１】
層間絶縁膜１１０は、ベース領域１０８、及びゲート電極１０７Ａの上に形成されている。すなわち、層間絶縁膜１１０は、トレンチ１０３部分を覆うように形成されている。また、層間絶縁膜１１０は、ソース領域１０９の一部の上に形成されている。ソース電極１１１は、層間絶縁膜１１０の上に形成されている。さらに、ソース電極１１１は層間絶縁膜１１０に設けられたコンタクトホール１１０Ａを介して、ベース領域１０８及びソース領域１０９と接続されている。ドレイン電極１１２は、半導体基板１０１の裏面に形成されている。
【００３２】
さらに、ドリフト領域１０２とベース領域１０８との境界に、ｐ型の高濃度領域２０１が形成されている。ｐ＋型の高濃度領域２０１は、境界のベース領域１０８側に配置されている。すなわち、高濃度領域２０１は、ベース領域１０８中に形成され、ドリフト領域１０２と接している。高濃度領域２０１における不純物濃度は、ベース領域１０８における不純物濃度の１０倍以上となっている。高濃度領域２０１は、トレンチ型ゲートの底面よりも上方に形成されている。すなわち、トレンチ１０４の底部よりも浅い領域に高濃度領域２０１が形成されている。
【００３３】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。半導体基板１０１としては高濃度のｎ型基板を用いることができる。具体的には、半導体基板１０１の上にリンドープしたｎ型エピタキシャル層を有するウェハを用い、このｎ型エピタキシャル層がドリフト領域１０２となるようにデバイスを形成する。フォトリソグラフィ技術により、選択的にドリフト領域１０２をエッチングする。これにより、トレンチ１０４が形成される。すなわち、ドリフト領域１０２の一部を所定の厚さだけエッチングしてトレンチ１０４を形成する。トレンチ１０４の内壁には、熱酸化プロセスによりゲート絶縁膜１０６Ａを形成する。ゲート絶縁膜１０６Ａは例えば、シリコン酸化膜である。次にＣＶＤ法によってポリシリコンを全面に堆積する。そして、エッチバックによってトレンチ１０４内部にのみポリシリコンを残す。これにより、ゲート電極１０７Ａが形成される。すなわち、トレンチ１０４に埋設されたポリシリコンがゲート電極１０７Ａとなる。
【００３４】
次に、厚いレジスト膜を塗布する。フォトリソグラフィ技術によって、このレジスト膜に開口部を形成する。開口部が形成されたレジスト膜をマスクとして、不純物を導入する。例えば、高エネルギーのボロンイオンをウェハと垂直方向に注入する、こうすることで、ドリフト領域１０２の中に深いｐ型の埋め込み領域１０３が形成される。ここでは、開口部幅を１．５μｍとしている。この開口部幅によってストライプ状の埋め込み領域１０３の幅が決まる。
【００３５】
埋め込み領域１０３を、注入エネルギーを変えたボロンイオン注入を複数回行うことによって形成してもよい。各注入のエネルギーやドーズ量を所望の値に設定することで、耐圧とオン抵抗、アバランシェ耐量のトレードオフを最適化することができる。本実施形態では、２回に分けてイオン注入を行っている。まず１．５ＭｅＶのエネルギーでボロンイオン注入を行う。これにより、埋め込み領域１０３の深い領域を形成する。続いて、５００ｋｅＶのエネルギーで埋め込み領域１０３の浅い領域を形成する。２回の注入ともドーズ量を５×１０１２ａｔｏｍｓ／ｃｍ２とする。この２つの領域（浅い埋め込み領域と深い埋め込み領域）が連続した埋め込み領域１０３となるように、９００℃上の熱処理でボロン拡散を行う。この埋め込み領域１０３のピーク不純物濃度は、シミュレーションから１×１０１７ｃｍ−３と見積もられる
【００３６】
次にゲート電極１０７Ａをマスクとしてボロンイオン注入を行う。その後、熱処理を行う。これにより、ドリフト領域１０２の上層部にベース領域１０８を自己整合的に形成することができる。本実施形態では、埋め込み領域１０３を形成する際の最小の注入エネルギーを、ベース領域１０８形成時の注入エネルギーより大きく設定する。これにより、埋め込み領域１０３の上端は、ベース領域１０８の下端にほぼ接するようになる。
【００３７】
次に、フォトリソグラフィ技術により、ベース領域１０８上にレジストパターンを形成する。そして、このレジストパターンをマスクとして、ベース領域１０８内に、選択的にＡｓを注入する。そして、熱処理を行い、ベース領域１０８の周縁部における上層部をソース領域１０９に変化させる。次にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。これにより、層間絶縁膜１１０が形成される。そして、フォトリソグラフィ技術で層間絶縁膜１１０を選択的にエッチングする。こうすることによって、ベース領域１０８およびソース領域１０９を含む領域にコンタクトホール１１０Ａが形成される。
【００３８】
次に、ドリフト領域１０２とベース領域１０８との境界に、高濃度領域２０１を形成する。そのために、コンタクトホール１１０Ａからボロンイオンを注入する。そして、熱処理を行う。注入エネルギーを９０ｋｅＶとし、ドーズ量を最大４×１０１４ｃｍ−２とする。このとき形成された高濃度領域２０１のピーク不純物濃度は、シミュレーションから４×１０１８ｃｍ−３と見積もられる。また、その深さ位置は、ドリフト領域１０２とベース領域１０８とが形成するｐ／ｎ接合よりもベース領域１０８側にある。また高濃度領域２０１のピーク不純物濃度は、ベース領域１０８のピーク不純物濃度２×１７ｃｍ−３よりも十分高い。ここでは、高濃度領域２０１のピーク不純物濃度がベース領域１０８のピーク不純物濃度の１０倍以上となっている。さらに、不純物濃度は、チャネルのドリフト領域１０２端では十分低くなっている。すなわち、深さ方向において、ドリフト端に向かうにつれて、不純物濃度が低くなるように設定されている。このように、ＭＯＳＦＥＴ特性の閾値を増加させないように、各プロセス条件が設定されている。
【００３９】
その後、アルミニウム膜をスパッタで堆積する。これにより、層間絶縁膜１１０上に、ソース電極１１１が形成される。ソース電極１１１は、コンタクトホール１１０Ａの内側を含む表面に形成される。そして、半導体基板１０１の裏面に、ドレイン電極１１２を形成する。こうすることによって、図１に示す半導体装置を得ることができる。
【００４０】
以下に、高濃度領域２０１を形成した縦型ＭＯＳＦＥＴ（以下、デバイス１とする）と、高濃度領域２０１を形成しない縦型ＭＯＳＦＥＴ（以下、デバイス２として、デバイス１と比較するためのリファレンスとする）の比較をしながら、安全動作領域の改善効果と熱不安定性の影響について述べる。
【００４１】
特に熱不安定性が重要となる高ＶＤＳ領域では、安全動作領域の境界を引くことができる。そのため、パルス状のパワー入力直後の温度上昇ΔＴを計測する。そして、熱不安定状態に入る瞬間の（ＶＤＳ, ＩＤＳ）のデータ点をＶＤＳ−ＩＤＳ面内で結ぶ。こうすることによって安全動作領域の境界を引くことができる。温度計測には、パワーＭＯＳＦＥＴチップに内蔵されたダイオードの順方向電流ＩＦを用いる。パルス状のパワーを印加する前後で、一定のＩＦが得られる電圧の変化量ΔＶＦを測定する。
【００４２】
予め温度係数ｋ（ΔＶＦ＝ｋΔＴ）を決定しておけば、ΔＶＦから温度変化ΔＴを直ちに求めることができる。あるパルス幅での熱抵抗をＲｔｈとすると、熱安定状態の範囲内であれば、温度上昇はΔＴ=Ｒｔｈ・ＩＤＳ・ＶＤＳで与えられる。ＶＤＳ一定ではΔＴとＩＤＳは正比例の関係となる。熱不安定状態になるとΔＴ−ＩＤＳの関係が直線から上方に外れ、ΔＴ＞Ｒｔｈ・ＩＤＳ・ＶＤＳとなる。例えば直線からの外れが一定値に達した点を、熱不安定状態の境界と判定することができる。
【００４３】
図２は、デバイス１、２の安全動作領域の比較である。高ＶＤＳ領域ではパルス幅を１ｍｓとして熱不安定性に起因する境界を求める。定格電圧であるＶＤＳ＝４０Ｖでは、本発明の構造（デバイス１）のＩＤＳが約７０％拡大している。ただし、デバイスの１の耐圧は、埋め込み領域１０３のための高エネルギーイオン注入条件を最適化しているため、デバイス２の耐圧（５３Ｖ）よりも５Ｖ程度の低下となる。また、デバイス１の高濃度領域２０１が深く形成されるほど耐圧が低下する。このため、高濃度領域２０１は、ドリフト領域１０２とベース領域１０８との境界とが形成するｐ／ｎ接合よりも浅く形成される。
【００４４】
熱不安定性の違いを比べるために、最大電圧ＶＤＳ=４０ＶでのｄＩＤＳ／ｄＴ−ＩＤＳカーブをデバイス１、２で比較する（図３）。同じＩＤＳでのｄＩＤＳ／ｄＴを比較すると、デバイス１の方がデバイス２よりも３０％程度小さくなっている。パルス幅１ｍｓでの熱抵抗Ｒｔｈ=０．２８ Ｋ/Ｗを用いて熱不安定性の境界条件を求めると、ｄＩＤＳ／ｄＴ＝１／(ＶＤＳ・Ｒｔｈ)＝０．０８９（Ａ/Ｖ）である。ｄＩＤＳ／ｄＴ−ＩＤＳカーブとの交点から、デバイス１の境界条件はＩＤＳ＝８．２Ａ、デバイス２の境界条件はＩＤＳ＝４．６Ａと求められる。この数値が、図２のＶＤＳ＝４０Ｖでの安全動作領域の境界ラインと概ね一致する。このことから、図２に示されたデバイス１の安全動作領域拡大が、熱不安定性の改善によることが示される。
【００４５】
デバイス１は、デバイス２とは異なり、ドリフト領域１０２とベース領域１０８との境界に高濃度領域２０１が形成されている。この高濃度領域の濃度（４×１８ｃｍ−３）が十分高いため、高ＶＤＳ印加時でもチャネルのドリフト側で電位が上がりにくくなる。よって、空乏層拡大を抑制する効果が大きい。この点については、ＩＤＳ−ＶＤＳ特性が図１０（ｂ）のような短チャネル的特性から、図１０（ａ）のような理想に近い飽和特性に変化することからも確認できる。上記の構成によれば、スーパージャンクション型の耐圧維持領域２１０を設けた場合でも、高い安定性を有する半導体装置（縦型パワーＭＯＳＦＥＴ）を提供することができる。
【００４６】
実施の形態２．
本実施形態にかかる半導体装置について、図４を用いて説明する。図４は、半導体装置の構成を示す断面図である。半導体装置２は、ゲートピッチ２．４μｍのトレンチゲート型パワーＭＯＳＦＥＴである。
【００４７】
本実施の形態では、実施の形態１で示した高濃度領域２０１の代わりにｐ＋型の高濃度領域２０２が設けられている。なお、実施形態１と同様の構成については、適宜説明を省略する。
【００４８】
図４は、実施の形態２に係る半導体装置の構成を示す断面図である。図４は、周期的なストライプ状構造の１周期分を示している。すなわち、実際のデバイスでは、図４に示す構造が複数配列されていることになる。図４の半導体装置は、ｎ＋型の半導体基板１０１と、ドリフト領域１０２と、埋め込み領域１０３と、ベース領域１０８と、ソース領域１０９と、ゲート絶縁膜１０６Ａと、ゲート電極１０７Ａと、層間絶縁膜１１０と、ソース電極１１１と、トレンチ１０４と、ドレイン電極１１２と、を備えている。さらに、半導体装置には、高濃度領域２０２が形成されている。
【００４９】
高濃度領域２０２は、ドリフト領域１０２とベース領域１０８との境界に形成されている。図４に示すように、チャネルに近い領域に局所的な高濃度領域２０２が形成されている。具体的には、隣接するゲート電極１０７Ａの間には、２つの高濃度領域２０２が分離されて配置されている。そして、ストライプ状のｐ型埋め込み領域の両端部の上に、高濃度領域２０２がそれぞれ配置されている。換言すると、ｐ型埋め込み領域の中央部の上には、高濃度領域２０２が形成されていない。平面レイアウトにおいて、高濃度領域２０２の一部は、埋め込み領域１０３とトレンチ１０４の間に存在する。高濃度領域２０２は、トレンチ型ゲートの底面よりも上方に形成されている。また、４つの埋め込み領域１０３が設けられている。
【００５０】
ドリフト領域１０２は、ｎ＋型の半導体基板１０１上に形成されている。ドリフト領域１０２には、深いｐ−型の埋め込み領域１０３が形成されている。チップ全体では、ドリフト領域１０２と埋め込み領域１０３は、ストライプ状に配置されている。すなわち、平面レイアウトにおいて、ストライプ状のドリフト領域１０２と埋め込み領域１０３とが交互に配置されている。図１の紙面と垂直方向に沿ったストライプ状のドリフト領域１０２と埋め込み領域１０３が形成されている。また、ストライプ状のドリフト領域１０２と埋め込み領域１０３は、半導体基板１０１の面方位は垂直方向に形成されている。平面レイアウトにおいて、埋め込み領域１０３とドリフト領域１０２を交互に配置することで、スーパージャンクション型の耐圧維持領域２１０が形成される。
【００５１】
ｐ型のベース領域１０８はｎ型のドリフト領域１０２の上層に形成されている。ベース領域１０８およびドリフト領域１０２には、トレンチ１０４が形成されている。すなわち、トレンチ１０４はベース領域１０８を貫通して、ドリフト領域１０２まで到達している。そして、トレンチ１０４は、ドリフト領域１０２の一部にも形成されている。トレンチ１０４は、埋め込み領域１０３の両側に形成されている。すなわち、２つのトレンチ１０４の間に、埋め込み領域１０３が配置されている。トレンチ１０４の表面には、ゲート絶縁膜１０６Ａが形成されている。ゲート電極１０７Ａは、ゲート絶縁膜１０６Ａ上に形成されている。すなわち、ゲート電極１０７Ａはトレンチ１０４に埋設されている。
【００５２】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。半導体基板１０１としては高濃度のｎ型基板を用いることができる。具体的には、半導体基板１０１の上にリンドープしたｎ型エピタキシャル層を有するウェハを用い、このｎ型エピタキシャル層がドリフト領域１０２となるようにデバイスを形成する。まず、フォトリソグラフィ技術により、選択的にドリフト領域１０２をエッチングする。これにより、トレンチ１０４が形成される。すなわち、ドリフト領域１０２の一部を所定の厚さだけエッチングしてトレンチ１０４を形成する。トレンチ１０４の内壁には、熱酸化プロセスによりゲート絶縁膜１０６Ａを形成する。次にＣＶＤ法によってポリシリコンを全面に堆積する。そして、エッチバックによってトレンチ１０４内部にのみポリシリコンを残す。これにより、ゲート電極１０７Ａが形成される。すなわち、トレンチ１０４に埋設されたポリシリコンがゲート電極１０７Ａとなる。
【００５３】
次に、厚いレジスト膜を塗布する。フォトリソグラフィ技術によって、このレジスト膜に開口部を形成する。開口部が形成されレジスト膜をマスクとして、不純物を導入する。例えば、高エネルギーのボロンイオンをウェハと垂直方向に注入することで、ドリフト領域１０２の中に深いｐ型の埋め込み領域１０３が形成される。ここでは、開口部幅を１．０μｍとしている。すなわち、この開口部幅によってストライプ状の埋め込み領域１０３の幅が決まる。
【００５４】
埋め込み領域１０３を、注入エネルギーを変えたボロンイオン注入を複数回行うことによって形成してもよい。各注入のエネルギーやドーズ量を所望の値に設定することで、耐圧とオン抵抗、アバランシェ耐量のトレードオフを最適化することができる。本実施形態では、４回に分けてイオン注入を行っている。最大１．８ＭｅＶのエネルギーでボロンイオン注入を行う。そして、全４回で注入エネルギーを変えている。ここでドーズ量は４回の注入ともドーズ量を４×１０１２ａｔｏｍｓ／ｃｍ２とした。そして、１０００℃以上の急速熱処理でボロン拡散を行うと、深さ方向にほぼ一様なボロンプロファイルが得られる。この埋め込み領域１０３のピーク不純物濃度は、シミュレーションから２×１０１７ｃｍ−３と見積もられる
【００５５】
次にゲート電極１０７Ａをマスクとしてボロンイオン注入を行う。その後、熱処理を行って、ドリフト領域１０２の上層部にベース領域１０８を自己整合的に形成する。本実施形態では、埋め込み領域１０３を形成する際の最小の注入エネルギーを、ベース領域１０８形成時の注入エネルギーより大きく設定する。これにより、埋め込み領域１０３の上端は、ベース領域１０８の下端にほぼ接するようになる。
【００５６】
次に、ベース領域１０８上に、フォトリソグラフィ技術によりレジストパターンを形成する。ここでは、ドリフト領域１０２の上層部に、深さ０．８μｍのベース領域１０８を自己整合的に形成する。そして、このレジストパターンをマスクとして、ベース領域１０８内に、選択的にＡｓを注入する。そして、熱処理を行い、ベース領域１０８の周縁部における上層部をソース領域１０９に変化させる。次にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。ここでは、層間絶縁膜１１０として、厚さ１．０μｍのＢＰＳＧ膜を形成する。そして、これにより、層間絶縁膜１１０が形成される。フォトリソグラフィ技術で層間絶縁膜１１０を選択的にエッチングする。こうすることによって、ベース領域１０８およびソース領域１０９を含む領域にコンタクトホール１１０Ａが形成される。ここでは、フォトリソグラフィ技術で選択的にエッチングすることによって層間絶縁膜１１０に幅０．５μｍのコンタクトホール１１０Ａを形成する。そして、このコンタクトホール１１０Ａの直下のＳｉ結晶をプラズマエッチングする。これにより、ベース領域１０８に到達するトレンチ１０４が形成される。
【００５７】
次に、ドリフト領域１０２とベース領域１０８との境界に、高濃度領域２０２を形成する。そのために、トレンチ１０４から、２回のＢＦ２イオン注入を行う。このとき、注入角度をそれぞれ１５度と−１５度とする。注入エネルギーを７０ｋｅＶ、ドーズ量をそれぞれ１×１０１４ｃｍ−２とする。イオンは深いトレンチに対して斜めに注入される。このため、シャドー効果によりトレンチ底のコーナー部の直下付近に、局所的な高濃度領域２０２を形成することができる。このとき形成された高濃度領域２０２のピーク不純物濃度は、シミュレーションから６×１０１８ｃｍ−３と見積もられる。
【００５８】
最後に、層間絶縁膜１１０を等方的にエッチバックする。こうすることによってｎ＋型のソース領域１０９を表面に露出させることができる。そして、全表面にアルミニウム膜をスパッタで堆積する。これにより、ｎ＋型のソース領域１０９およびソース電極１１１を形成することができる。なお、ソース電極１１１は、ベース領域１０８に接続している。半導体基板１０１の裏面に、ドレイン電極１１２を形成する。このようにして、半導体装置（図４）を得ることができる。
【００５９】
本実施形態にかかる半導体装置でも、実施形態１の場合と同様に、熱不安定性が抑制され、安全動作領域が拡大することを確認することができる。本実施例では、耐圧が６８Vとなる。
【００６０】
本実施形態では、実施形態１に比べて、オン抵抗の増加や耐圧の低下がほとんど見られない点が特徴である。実施形態１では、高濃度のボロンを深く広い範囲に拡散させている。このため、特に埋め込み領域１０３の上端部付近でｐ型不純物が過剰となり、高ＶＤＳ印加時の最適電界分布を阻害する。このために、オフ耐圧が低下しまうことがある。これに対し本実施形態では、トレンチを形成した後に斜めイオン注入を行っている。このために、ボロンプロファイルは急峻かつ局所的となる。このことから、総不純物量を必要最小限にできる。これにより、高ＶＤＳ印加時の電界分布への影響は小さくすることができる。
【００６１】
縦型パワーＭＯＳＦＥＴの微細化による高性能化を進めていくと、低オン抵抗化と安全動作領域確保を両立することが次第に難しくなることが知られている。ｎ−型のドリフト領域とｐ型の埋め込み領域を交互に形成した、いわゆるスーパージャンクション構造のトレンチゲートＭＯＳＦＥＴは、低オン抵抗化実現には非常に有効なデバイス構造である。上記の構成によって、このデバイスの低オン抵抗特性を損なうことなく、安全動作領域を確保することができる。
【００６２】
実施の形態１、２において、高濃度領域２０１、２０２の不純物濃度は、チャネルのｎ型ドリフト端でＭＯＳＦＥＴ特性の閾値を増加させない程度に十分低くなっていることが好ましい。例えば、高濃度領域の下端を、ドリフト領域１０２のドリフト端よりも上方に配置する。高濃度領域がチャネル近傍に設けないようにするのが好ましい。すなわち、高濃度領域をチャネルから離間して設けるようにすることが好ましい。
【００６３】
埋め込み領域１０３が、ベース領域１０８から離間していてもよい。あるいは埋め込み領域１０３自体が深さ方向に複数の領域に分離していても良い。すなわち、深さ方向に複数のｐ型埋め込み領域が分離されて形成されていてもよい。埋め込み領域１０３の平面レイアウトは、ストライプ状の配置に限られるものではない。例えば、埋め込み領域１０３を３次元格子状に配置しても良い。ドリフト領域１０２とベース領域１０８との境界とが形成するｐ/ｎ接合の形状は、下方に膨らんでいても良い。すなわち、ｐ／ｎ接合の形状が、下に凸型になっていてもよい。また、上記の半導体装置における導電型は反対であってもよい。すなわち、ｐ型とｎ型が反対になっていてもよい。
【符号の説明】
【００６４】
１  ドレイン電極
２  ｎ＋ドレイン層
３  ｎピラー層
４  ｐピラー層
５  ｐベース層
６  ｎソース層
７  ゲート絶縁膜
８  ゲート電極
９  ソース電極
１０  埋込絶縁膜
１１  埋込フィールドプレート電極
２０  半導体基板
２１  トレンチ溝
１００  半導体装置
１０１  半導体基板
１０２  ドリフト領域
１０３  埋め込み領域
１０４  トレンチ
１０６Ａ  ゲート絶縁膜
１０７Ａ  ゲート電極
１０８  ベース領域
１０９  ソース領域
１１０  層間絶縁膜
１１０Ａ  コンタクトホール
１１１  ソース電極
１１２  ドレイン電極
２０１  高濃度領域
２０２  高濃度領域
２１０  耐圧維持領域
【図１】
2011109021.tif 000003
【図２】
2011109021.tif 000004
【図３】
2011109021.tif 000005
【図４】
2011109021.tif 000006
【図５】
2011109021.tif 000007
【図６】
2011109021.tif 000008
【図７】
2011109021.tif 000009
【図８】
2011109021.tif 000010
【図９】
2011109021.tif 000011
【図１０】
2011109021.tif 000012
【図１１】
2011109021.tif 000013