(57)【要約】      （修正有）【課題】酸化物半導体層を回路の配線に用いる場合、その表面に不要なチャネル保護層形成を抑制できる回路を提供する。【解決手段】基板１０の上に、ゲート電極層１１と蓄積容量下部電極層１２ｂとが形成され、それらの上に、ゲート絶縁層１３が形成され、ゲート絶縁層１３の上に、酸化物半導体層１４が形成され、酸化物半導体層１４の上に、チャネル保護層１５がゲート電極層１１に対して自己整合的に形成され、酸化物半導体層１４とチャネル保護層１５の上に、保護層１６が形成され、ゲート電極層１１は所定波長の光透過率が３０％以下、蓄積容量下部電極層１４ａは所定波長の光透過率が７０％以上であり、酸化物半導体層１４がソース領域、ドレイン領域、チャネル領域及び蓄積容量上部電極層を有する回路。【選択図】図８
2011091110.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、ゲート電極層と蓄積容量下部電極層とが形成され、
前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層が形成され、
前記ゲート絶縁層の上に、酸化物半導体層が形成され、
前記酸化物半導体層の上に、チャネル保護層が前記ゲート電極層に対して自己整合的に形成され、
前記酸化物半導体層と前記チャネル保護層の上に、保護層が形成され、
前記ゲート電極層は所定波長の光の透過率が３０％以下であり、前記蓄積容量下部電極層は前記所定波長の光の透過率が７０％以上であり、前記酸化物半導体層がソース領域、ドレイン領域、チャネル領域及び蓄積容量上部電極層を有することを特徴とする回路。
【請求項２】
前記酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、Ｓｎから選択される少なくとも１種類の元素を含むアモルファス酸化物半導体であることを特徴とする請求項１に記載の回路。
【請求項３】
前記所定波長の光が、波長４００ｎｍ未満の紫外光であることを特徴とする請求項１又は２に記載の回路。
【請求項４】
基板の上に、所定波長の光の透過率が３０％以下であるゲート電極層を形成する工程と、
前記基板の上に、前記所定波長の光の透過率が７０％以上である蓄積容量下部電極層を形成する工程と、
前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、酸化物半導体層を形成する工程と、
前記酸化物半導体層の上に、第１の保護層を形成し、前記所定波長の光を裏面露光し、前記第１の保護層をエッチングして、前記ゲート電極層に対して自己整合的なチャネル保護層を形成する工程と、
前記チャネル保護層によって保護されていない領域に水素添加処理を施して、前記酸化物半導体層の前記チャネル保護層によって保護されていない領域を低抵抗化する工程と、を含むことを特徴とする回路の製造方法。
【請求項５】
発光素子と駆動回路が接続されて成る表示装置であって、該駆動回路が請求項１乃至３のいずれか一項に記載の回路であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は酸化物半導体素子と複数の配線より成る回路及びその製造方法、並びにそのような回路を有する表示装置に関するものである。
【背景技術】
【０００２】
現在、アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示装置における駆動回路として、アモルファスシリコンや低温ポリシリコンを半導体層として用いた薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を用いた回路が広く使用されている。
しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板など耐熱性が低いとされるフレキシブルな基板の使用は困難である。
一方、近年、ＺｎＯを主成分として用いた酸化物半導体をチャネル層に用いたＴＦＴの開発が活発に行われている。
前記酸化物半導体は、低温での成膜が可能であり、プラスチック基板やフィルム基板上にフレキシブルなＴＦＴを形成することが可能である。
また、最近ではＩｎ、Ｇａ、Ｚｎ、Ｏからなるアモルファス酸化物半導体をＴＦＴのチャネル層に用いる技術が研究されている。
【０００３】
近年、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に高い電界効果移動度（６−９ｃｍ２Ｖ−１ｓ−１）を示すアモルファス酸化物半導体ＴＦＴを形成することが可能であることが知られている。
このように酸化物半導体ＴＦＴを用いた回路は、フレキシブル基板を使用した表示装置の駆動回路として非常に有望であると言える。
しかし、プラスチックやフィルムなどのフレキシブル基板は、ガラス基板などと比べて熱などによる基板の収縮や反りなどが大きい。そのため、駆動回路形成過程における基板の変形やそれに伴うアライメントずれにより、基板面内でのＴＦＴの電気特性や寄生容量のバラツキを生じやすい。そのため、ＴＦＴの特性を決定付けるチャネル領域およびソース・ドレイン領域を自己整合的に形成するのが望ましい。
【０００４】
ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴにおいて、ゲート絶縁層およびゲート電極をマスクとして利用して、半導体層に水素を含有する層間絶縁層を形成する方法が知られている。半導体層中の水素濃度が増大することにより、半導体層が低抵抗化し、自己整合的にソース・ドレイン電極が形成され、コプラナー構造のＴＦＴが得られる。この構造では、ソース・ドレイン領域からチャネル領域までの寄生抵抗を小さくすることが可能であり、電流制限の発生を抑制できる。また、ソース・ドレイン領域とゲート電極の寄生容量減少によるＴＦＴ動作速度の向上などの効果が得られる。
また、特許文献１にはトップゲート型アモルファス酸化物半導体ＴＦＴにおいてゲート絶縁層およびゲート電極をマスクとして利用して酸化物半導体層に水素プラズマ処理を行う方法が開示されている。これにより半導体層が低抵抗化し、自己整合的にソース・ドレイン電極が形成され、コプラナー構造のＴＦＴが得られる。
【０００５】
しかしながら、特許文献１で示されるような自己整合的にソース・ドレイン電極が形成されるトップゲート型コプラナー構造のＴＦＴの場合、酸化物半導体チャネル層上にゲート絶縁層を形成する必要がある。ゲート絶縁層をプラズマ化学気相蒸着法（ＣＶＤ法）やスパッタ法などを用いて形成する場合、ゲート絶縁層と酸化物半導体チャネル層との界面へのプラズマによるダメージが問題となる。また、このダメージが移動度、Ｓ値、電気的ストレスに対する安定性の低下などＴＦＴの特性に悪影響を及ぼす場合がある。
このことから、ゲート絶縁膜と酸化物半導体チャネル層との界面にダメージが入りにくい、ボトムゲート型ＴＦＴを自己整合的に形成するのが望ましい。
【０００６】
また、発明者らは、チャネル保護層をマスクに、層間絶縁層形成時の水素拡散により酸化物半導体層を低抵抗化させ、ソース・ドレイン領域を形成することにより、コプラナー構造のボトムゲート型アモルファス酸化物半導体ＴＦＴを作製する方法を実施している。この方法においても、紫外光を透過しないゲート電極をマスクにして、裏面露光を行うことによって、チャネル保護層のパターンを形成することで自己整合的にチャネル領域およびソース・ドレイン領域を形成することが可能である。また、低抵抗化したアモルファス酸化物半導体層を駆動回路の配線や蓄積容量などの電極に用いることも可能である。また、酸化物半導体層が可視光に対して透明であることを利用して、液晶表示素子やボトムエミッション型の有機ＥＬ素子を用いた表示装置の画素内配線や蓄積容量などの電極に用いることで、開口率を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２５０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、酸化物半導体層を回路の配線に用いる場合、裏面露光のみによりチャネル保護層のパターンを形成すると、酸化物半導体層より下層に形成される紫外光を透過しないゲート配線の上や蓄積容量などの下部電極の上に形成された酸化物半導体層の配線および電極上にチャネル保護層が残る。その残ったチャネル保護層がマスクとなり、層間絶縁膜形成による水素拡散を行っても、チャネル保護層下の酸化物半導体層配線および電極は低抵抗化しない。よって、その領域の配線は抵抗成分となり、配線や電極はその機能を持たなくなる。そこで本発明が解決しようとする課題は、酸化物半導体層配線および電極上における不要なチャネル保護層形成を抑制することである。
【課題を解決するための手段】
【０００９】
本発明の回路は、基板の上に、ゲート電極層と蓄積容量下部電極層とが形成され、前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層が形成され、前記ゲート絶縁層の上に、酸化物半導体層が形成され、前記酸化物半導体層の上に、チャネル保護層が前記ゲート電極層に対して自己整合的に形成され、前記酸化物半導体層と前記チャネル保護層の上に、保護層が形成され、前記ゲート電極層は所定波長の光の透過率が３０％以下であり、前記蓄積容量下部電極層は前記所定波長の光の透過率が７０％以上であり、前記酸化物半導体層がソース領域、ドレイン領域、チャネル領域及び蓄積容量上部電極層を有することを特徴とする。
【発明の効果】
【００１０】
本発明の回路によれば、裏面露光のみによるチャネル保護層パターンの形成を行っても、酸化物半導体層配線および電極として形成したい領域上に不要なチャネル保護層が残らないようにすることが可能である。
【図面の簡単な説明】
【００１１】
【図１】１つの蓄積容量に対して１つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する本発明の回路の構成例を模式的に示す図である。
【図２】酸化物半導体層有無による絶縁膜のリーク特性の比較を示す図である。
【図３】１つの蓄積容量に対して２つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する本発明の回路の構成例を模式的に示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。
【図４】本発明に係る表示装置の一例の断面図である。
【図５】本発明に係る表示装置の他の例の断面図である。
【図６】本発明に係る回路の製造工程を示すフローチャートである。
【図７】本発明に係る回路の製造工程を示す断面図である。
【図８】本発明に係る回路の構成を示す断面図である。
【図９】本発明に係る回路の製造工程を示す断面図である。
【図１０】本発明に係る回路の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下に、添付図面を参照して本発明を実施するための最良の形態を説明する。
図１は、本発明の回路における代表例の一部を抽出したものである。本発明においては、図１の回路を二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。図８は、図１の回路におけるＡ−Ａ’断面図であり、配線交差部、薄膜トランジスタ部、蓄積容量部を示している。
図１及び図８において、１０は基板、１１はゲート電極層、１２ａはゲート配線層、１２ｂは蓄積容量下部電極層、１３はゲート絶縁層、１４は酸化物半導体層（チャネル領域）、１４ａはソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極層である。そして、１５はチャネル保護層、１６は保護層である。
製造方法は六つの工程から構成され、その流れは図６のフローチャートに示すとおりである。図７は本発明の一実施形態としての回路の製造工程を示す断面図である。
【００１３】
基板１０には、フレキシブルなプラスチック基板を用いる。プラスチック基板としては、ポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネートなどのフィルム、並びに薄板が挙げられる。また、基板の表面が絶縁膜により構成されたバリアコート層でコーティングされていても構わない。また、ガラス基板や絶縁層をコーティングしたステンレス基板などを用いても良い。
【００１４】
（第１工程）
まず、基板１０の上にゲート電極層１１を形成する。ゲート電極層１１の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等を用いることができる。電極材料は、所定波長の光（例えば、４００ｎｍ未満の少なくとも一部の領域の紫外光）に対して遮光性を有する材料であり、かつ、良好な電気伝導性を有するものであればよい。遮光性を有するとは、透過率０％である必要はない。透過率が３０％以下であれば良く、好ましくは１０％以下、より好ましくは５％以下、更に好ましくは、０．０１％以下である。例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏなどの金属やそれらの合金などの金属電極材料およびそれらの積層膜を用いることができる。もちろん、材料自体の遮光性は低くても、膜厚を厚くすることで、上記透過率に相当する遮光性が確保できれるのであれば、本発明のゲート電極層の材料は特に限定されるものではない。
【００１５】
次にフォトリソグラフィー法等を用いてゲート電極層１１のパターンを形成する。また、ゲート電極層１１を、酸化物半導体配線１４ａとの交差部の下部に形成される領域および酸化物半導体配線１４ａを蓄積容量の上部電極に用いる場合の下部電極以外の領域における配線や電極に用いても構わない。
【００１６】
（第２工程）
そして、パターニングされたゲート電極層１１を有する基板１０の上にゲート配線層１２ａおよび蓄積容量下部電極層（以下、「容量下部電極層」とも記す）１２ｂを形成する。ゲート配線１２ａおよび容量下部電極１２ｂの形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等を用いることができる。電極材料は、所定波長の光（例えば、４００ｎｍ未満の少なくとも一部の領域の紫外光）に対して透明性を有する材料であり、かつ、良好な電気伝導性を有するものであればよい。透明性を有するとは、透過率が７０％以上であれば良く、好ましくは８０％以上、より好ましくは９０％以上である。例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの酸化物導電体を用いることができる。次にフォトリソグラフィー法等を用いて、ゲート配線１２ａおよび容量下部電極１２ｂのパターンを形成する。
前述の例では、ゲート電極層１１の形成後にゲート配線層１２ａおよび蓄積容量下部電極層１２ｂを形成しているが、逆の順番で形成しても構わない。
【００１７】
（第３工程）
そして、パターニングされたゲート配線層１２ａおよび蓄積容量下部電極層１２ｂを有する基板１０の上にゲート絶縁層１３を形成する。ゲート絶縁層の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法（ＰＥＣＶＤ法）等を用いることができる。ゲート絶縁材料は、４００ｎｍ未満の少なくとも一部の領域の紫外光に対して透明性を有する材料であり、かつ、良好な絶縁特性を有するものであればよい。例えば、ＰＥＣＶＤ法やスパッタ法などによるシリコン酸化膜やシリコン窒化膜を用いることができる。
【００１８】
（第４工程）
さらにゲート絶縁層１３の上に酸化物膜からなる酸化物半導体層１４を形成する。作製には、スパッタ法、ＰＬＤ法、電子ビーム蒸着法等を用いることができる。酸化物半導体層１４は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎから選択される少なくとも１種類の元素を含むアモルファス酸化物半導体を用いることが可能である。酸化物半導体層１４はフォトリソグラフィー法とエッチング法を用いてパターニングされる。
【００１９】
（第５工程）
次に酸化物半導体層１４の上にスパッタ法によりチャネル保護層１５を形成する。酸化物半導体層１４と直接接するチャネル保護層１５にはチャネル保護層形成の際に酸化物半導体を低抵抗化させない機能が要求される。さらにチャネル保護層１５の上に水素を含有する絶縁層（保護層１６）を形成した際にチャネル保護層の膜厚で水素の透過量を制御し、酸化物半導体の抵抗率を制御できる機能も必要である。具体的にはシリコン酸化膜やシリコン酸窒化膜などのＯを含有する絶縁層が望ましい。また、これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。チャネル保護層１５は、裏面露光を用いたフォトリソグラフィー法とエッチング法を用いてパターニングされる。このとき、ゲート電極層１１をマスクとして裏面露光が行われるので、チャネル保護層１５はゲート電極層１１が存在する領域上のみに自己整合的に形成される。
【００２０】
（第６工程）
次に保護層１６を成膜し、酸化物半導体層の所定領域を低抵抗化する。保護層１６には、酸化物半導体層上に直接形成した際に酸化物半導体層を低抵抗化させる機能が要求される。酸化物半導体は水素を添加することにより低抵抗化させることが可能である。よって、酸化物半導体層の上に水素を含む絶縁層を形成する。具体的には、水素を含むシリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜およびこれらの積層膜などが望ましい。また、これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。
【００２１】
形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため望ましい。この際、原料中の水素が酸化物半導体層に拡散し、チャネル保護層がない領域の酸化物半導体層が低抵抗化する。これにより、ソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極１４ａが形成される。また、自己整合的に形成されたチャネル保護層１５をマスクとしてドレイン領域・ソース領域１４ａが形成されるので、ゲート電極に対するドレイン領域・ソース領域の重なりを小さくすることができる。これにより、寄生容量の小さいＴＦＴの作製が可能である。また、ゲート電極層１１が存在しない領域上の酸化物半導体層の上にはチャネル保護層１５は形成されていないため、その領域上の酸化物半導体層はすべて低抵抗化する。
最後に外部と電気的な接続を行うために、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホールを形成する。
【００２２】
図２に、蓄積容量の上部電極の絶縁層と接する側に低抵抗化した酸化物半導体層を用いた場合（○）と金属のみを電極に用いた場合（◆）の電極間におけるリーク電流密度の比較を示す。図２に示すように、蓄積容量の上部電極の絶縁層と接する側に酸化物半導体層を用いた場合の方が、リーク電流密度が小さいことが分かる。このように低抵抗化した酸化物半導体層を蓄積容量の上部電極に用いる場合、リーク電流密度低減の効果も期待できる。
こうして、ボトムゲート型コプラナー構造酸化物半導体ＴＦＴを有する本発明の回路が完成する。
【実施例】
【００２３】
これより、本発明の実施例についてさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
（実施例１）
図１及び図８に示す１つの蓄積容量に対して１つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を作成する。ただし、図１は作成する回路の一部分を示すものであり、作成する回路は図１に示す蓄積容量とＴＦＴを二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。
【００２４】
まず、ＰＥＴ基板１０の上に、ゲート電極層１１を形成するための電極層をスパッタ法により成膜する。（図７（ａ））
電極材料にはＭｏを用い、膜厚は１００ｎｍである。その後、フォトリソグラフィー法とエッチング法とを用いて電極をパターニングし、ゲート電極層１１とする。
【００２５】
次に、ゲート配線層１２ａおよび容量下部電極層１２ｂをスパッタ法により形成する。（図７（ｂ））
ゲート配線１２ａおよび容量下部電極１２ｂの材料には、ＩＴＯを用い、膜厚は１００ｎｍである。
【００２６】
次に、ゲート絶縁層１３として２００ｎｍのシリコン酸化膜を、スパッタ法を用いて成膜。（図７（ｃ））
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温（２５℃）で形成する。ターゲットは４インチ径のＳｉＯ２を用い、投入ＲＦパワーは５００Ｗである。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ＝１００％である。
【００２７】
次に、ゲート絶縁層１３の上に形成される酸化物半導体層１４として、膜厚３０ｎｍのアモルファスＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を成膜する。（図７（ｄ））
該酸化物半導体層は、ＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成する。ターゲットは４インチ径のＩｎＧａＺｎＯ４組成を有する多結晶焼結体を用い、投入ＲＦパワーは１５０Ｗとする。成膜時の雰囲気は、全圧０．５Ｐａとし、その際のガス流量はＡｒ：Ｏ２＝９８：２とする。その後、フォトリソグラフィー法とエッチング法を用いて酸化物半導体層１４をパターニングする。
【００２８】
次に、酸化物半導体層１４の上にチャネル保護層１５として、スパッタ法により、膜厚１００ｎｍのシリコン酸化膜を成膜する。
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で形成する。ターゲットは４インチ径のＳｉＯ２を用い、投入ＲＦパワーは５００Ｗとする。シリコン酸化膜成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ：Ｏ２＝９０：１０である。そして、ゲート電極層１１をマスクとして裏面露光を用いたフォトリソグラフィー法とエッチング法により、チャネル保護層１５をパターニングする。（図７（ｅ））
【００２９】
さらに保護層１６として、プラズマＣＶＤ法により、膜厚３００ｎｍのシリコン窒化膜を成膜する。このプラズマＣＶＤ法によるシリコン窒化膜の形成時の基板温度は１５０℃とする。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２を用い、ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２＝１：２．５：２５とする。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとする。
保護層１６の形成と同時にチャネル保護層１５の無い領域の酸化物半導体層が、水素添加処理によって低抵抗化し、ソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極１４ａとなる。
【００３０】
最後に外部と電気的な接続を行うために、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホール（図示せず）を形成する。
以上の工程により、本発明の酸化物半導体ＴＦＴを有する回路が完成する。
本発明の回路の構成により、電気特性や寄生容量の基板内でのバラツキが小さい酸化物半導体ＴＦＴを有する回路を作製することが可能である。
【００３１】
（実施例２）
図３に示す１つの蓄積容量に対して２つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を作成する。ただし、図３は作成する回路の一部分を示すものであり、作成した回路は図３に示す蓄積容量とＴＦＴを二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。図１０は、図３の回路におけるＢ−Ｂ’断面図であり、配線交差部、薄膜トランジスタ部、蓄積容量部を示す。
【００３２】
まず、ＰＥＴ基板１０の上に、ゲート電極層１１を形成するための電極層をスパッタ法により形成する。電極材料にはＭｏを用い、膜厚は１００ｎｍである。その後、フォトリソグラフィー法とエッチング法とを用いて電極をパターニングし、ゲート電極層１１およびゲート配線層１１ａとする。（図９（ａ））
【００３３】
次に、画素内配線層１２ａおよび蓄積容量下部電極層１２ｂをスパッタ法により形成する。（図９（ｂ））
ゲート配線１２ａおよび容量下部電極１２ｂの材料には、ＩＴＯを用い、膜厚は１００ｎｍである。
実施例１と異なり、酸化物半導体配線層および蓄積容量上部電極層１４ａが上部に形成される領域周辺以外のゲート配線層のほとんどは第１のゲート配線層１１ａで形成される。
【００３４】
次に、ゲート絶縁層１３として２００ｎｍのシリコン酸化膜を、スパッタ法を用いて成膜する。（図９（ｃ））
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で成膜する。ターゲットにはＳｉＯ２を用い、投入ＲＦパワーは５００Ｗである。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ＝１００％である。
【００３５】
次にフォトリソグラフィー法とエッチング法により、ゲート絶縁層１３に第１のコンタクトホール１８を形成する。（図９（ｄ））
その後、酸化物半導体層１４、チャネル保護層１５及び保護層１６を実施例１と同様に形成する。（図９（ｅ））
次にフォトリソグラフィー法とエッチング法により、保護層１６に第２のコンタクトホール１９を形成する。
【００３６】
さらにソース・ドレイン配線層１７を形成するための電極層をスパッタ法により成膜する。電極材料にはＭｏを用い、膜厚は２００ｎｍとする。その後、フォトリソグラフィー法とエッチング法により、ソース・ドレイン配線層１７をパターニングする。
以上の工程により、本発明の酸化物半導体ＴＦＴを有する回路が完成となる。
本発明の回路の構成により、電気特性や寄生容量の基板内でのバラツキが小さい酸化物半導体ＴＦＴを有する回路を作製することが可能である。
【００３７】
（実施例３）
本実施例ではボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを用いた図４の表示装置について説明する。酸化物半導体ＴＦＴを有する回路（駆動回路）の製造工程は、前記実施例１と同様である。実施例１と同様の方法で、プラスチック基板１１０の上に酸化物半導体ＴＦＴ１２１を有する回路１２０を形成後、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホールを形成する。
さらに、画素電極１４０をスパッタ法により成膜する。電極材料には、ＩＴＯを用い、膜厚は１００ｎｍである。この上にポリイミド膜１５０を塗布し、ラビング工程を施す。
【００３８】
一方で、同じくプラスチック基板１９０の上にＩＴＯ膜１８０とポリイミド膜１７０を形成し、ラビング工程を施したものを用意する。さらに前記酸化物半導体ＴＦＴを有する回路１２０を形成した基板１１０と５μｍの空隙を空けて対向させ、間にネマチック液晶１６０を注入する。さらにこの構造体の両側に一対の偏光板１００、２００を設ける。ここで、信号線１３０に電圧を印加し、酸化物半導体ＴＦＴ１２１のゲート電極１３１の電圧を変化させると、画素電極ＩＴＯ１４０の領域のみ、光透過率が変化する。またその透過率は、酸化物半導体ＴＦＴ１２１がオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。このようにして、図４に示す液晶セルを表示素子（発光素子）とする表示装置を作成する。
本発明の回路の構成では、ゲート電極層以外、可視光に対して透明な材料で形成されているため、非常に開口率の高い回路を実現することが可能である。
【００３９】
（実施例４）
本実施例ではボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を用いた図５の表示装置について説明する。酸化物半導体ＴＦＴを有する回路の製造工程は、前記実施例２と同様である。まず本発明の酸化物半導体ＴＦＴを有する回路１２０の上に平坦化層３１０を形成する。平坦化層３１０にはポリイミド膜を用いる。そして、保護層１６および平坦化層３１０にフォトリソグラフィー法とエッチング法を用いてコンタクトホールを形成する。そして、酸化物半導体配線層３００上に保護層１６および絶縁層３１０に形成されたコンタクトホールを介して電極３２０を形成する。電極３２０にはスパッタ法により形成したＩＴＯを用いる。次に電極３２０の上に正孔輸送層３３０、発光層３４０を蒸着法により形成する。正孔輸送層３３０、発光層３４０にはそれぞれα‐ＮＰＤ（4,4’-bis[N-(1-naphthyl)-N-phenyl-amino]biphenyl）、Ａｌｑ３（tris(8-hydroxyquinoline)）を用いる。さらに発光層３４０の上に電極３５０を蒸着法により形成する。電極材料にはＡｌを用いる。このようにして、図５に示す、ボトムエミッション型の有機ＥＬ素子を表示素子とする表示装置を作製する。
本発明の回路の構成では、画素回路内はゲート電極層以外、可視光に対して透明な材料で形成されているため、非常に開口率の高い画素回路を実現することが可能である。
【産業上の利用可能性】
【００４０】
本発明の酸化物半導体ＴＦＴを有する回路は、液晶ディスプレイや有機ＥＬディスプレイの駆動回路として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル基板への適用に対して有利であり、フレキシブル・ディスプレイへの応用が可能である。
【符号の説明】
【００４１】
１０  基板
１１  ゲート電極層
１１ａ  ゲート配線層
１２ａ  ゲート配線層および画素内配線層
１２ｂ  蓄積容量下部電極
１３  ゲート絶縁層
１４  酸化物半導体層
１４ａ  ソース・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極
１５  チャネル保護層
１６  保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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