(57)【要約】【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。【選択図】図４
2011249721.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第２の主面側の第１導電型のシリコン系単結晶基板層を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して設けられたＬＤＭＩＳＦＥＴのゲート電極；
（ｃ）前記半導体基板の前記ゲート電極の両側の前記第１の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記ＬＤＭＩＳＦＥＴの前記第１導電型とは反対導電型の第２導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域；
（ｄ）前記ＬＤＭＩＳＦＥＴの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第１の主面から前記第２の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【請求項２】
前記１項の半導体装置において、前記シリコン系導電プラグは、第１導電型不純物がドープされている。
【請求項３】
前記２項の半導体装置において、前記第１導電型不純物は、ボロンである。
【請求項４】
前記３項の半導体装置において、更に、以下を含む：
（ｅ）前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【請求項５】
前記４項の半導体装置において、更に、以下を含む：
（ｆ）前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第１の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第１導電型不純物がドープされたプラグコンタクト領域。
【請求項６】
前記５項の半導体装置において、前記シリコン系単結晶基板層は、Ｐ型シリコン単結晶基板である。
【請求項７】
前記６項の半導体装置において、前記シリコン系エピタキシ半導体層は、Ｐ型シリコンエピタキシ半導体層である。
【請求項８】
前記７項の半導体装置において、前記ＬＤＭＩＳＦＥＴは、Ｎチャネル型ＬＤＭＩＳＦＥＴである。
【請求項９】
前記８項の半導体装置において、更に、以下を含む：
（ｇ）前記半導体基板の前記第２の主面に設けられた裏面メタルソース電極。
【請求項１０】
前記９項の半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【請求項１１】
前記１０項の半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【請求項１２】
前記１１項の半導体装置において、前記シリコン系導電プラグは、８１度以上、８８以下程度の下方に向けて細くなるテーパ角を有する。
【請求項１３】
前記１２項の半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【請求項１４】
前記１項の半導体装置において、更に、以下を含む：
（ｈ）前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第１導電型のプラグ下高濃度ドープ領域。
【請求項１５】
前記１４項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー系半導体装置（または、これを含む半導体集積回路装置）におけるデバイス技術等に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特表２００５−５２２０５２号公報（特許文献１）または、これに対応する国際公開第２００３／０８５７２２号パンフレット（特許文献２）には、縦型パワーＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）において、ソースドレインオン抵抗（Ｓｏｕｒｃｅ  Ｄｒａｉｎ  Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ）を下げるため、Ｎ型エピタキシ層にＰボディ領域を延長する形で、Ｐ型のストライプ状領域を隣接するゲート電極間に挿入したデバイス構造が開示されている。
【０００３】
日本特開平５−９０３９７号公報（特許文献３）には、エアギャップ（Ａｉｒ  Ｇａｐ）を絶縁層とするＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造において、エア絶縁層の上下を繋ぐ導電プラグを兼ねた支柱（Ｐｉｌｌａｒ）として、基板に到達しないポリシリコンプラグ（Ｐｏｌｙｓｉｌｉｃｏｎ  Ｐｌｕｇ）を利用するデバイス構造が開示されている。
【０００４】
日本特開２００７−５３１２４号公報（特許文献４）には、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）において、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５２２０５２号公報
【特許文献２】国際公開第２００３／０８５７２２号パンフレット
【特許文献３】特開平５−９０３９７号公報
【特許文献４】特開２００７−５３１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板内部に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍のエピタキシ層上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有するようにしたので、不所望な応力の発生を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（ゲート電極上面までが見えるもの）である。
【図２】本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（半導体基板上面の拡散構造が見えるも）である。
【図３】本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（プリメタル絶縁膜中のタングステンプラグまでが見えるも）である。
【図４】チップ化された時点の図１から図３のＸ−Ｘ’断面（ただし、両端の素子分離部分は省略している）に対応するデバイス模式断面図である。
【図５】本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。
【図６】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜形成工程）における図４に対応するデバイス断面図である。
【図７】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用レジスト膜加工工程）における図４に対応するデバイス断面図である。
【図８】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜エッチング工程）における図４に対応するデバイス断面図である。
【図９】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝エッチング工程）における図４に対応するデバイス断面図である。
【図１０】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用レジスト膜除去工程）における図４に対応するデバイス断面図である。
【図１１】本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜除去工程）における図４に対応するデバイス断面図である。
【図１２】本願の第１の実施の形態の半導体装置の製造プロセス（埋め込み用ポリシリコン膜成膜工程）における図４に対応するデバイス断面図である。
【図１３】本願の第１の実施の形態の半導体装置の製造プロセス（表面平坦化工程）における図４に対応するデバイス断面図である。
【図１４】本願の第１の実施の形態の半導体装置の製造プロセス（各種不純物ドープ領域及びゲート電極構造形成工程）における図４に対応するデバイス断面図である。
【図１５】本願の第１の実施の形態の半導体装置の製造プロセス（プリメタル絶縁膜及び下層配線層形成工程）における図４に対応するデバイス断面図である。
【図１６】本願の第１の実施の形態の半導体装置の製造プロセス（上層配線層および裏面メタル電極形成工程）における図４に対応するデバイス断面図である。
【図１７】本願の第２の実施の形態の半導体装置の製造プロセス（プラグ下高濃度ドープ領域導入工程）における図４に対応するデバイス断面図である。
【図１８】本願の第２の実施の形態の半導体装置のチップ化された時点の図１から図３のＸ−Ｘ’断面（ただし、両端の素子分離部分は省略している）に対応するデバイス模式断面図である。
【図１９】図２とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。
【図２０】本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。
【図２１】本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間での抵抗値データの比較を示すデータプロット図（その１）である。
【図２２】本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間での抵抗値データの比較を示すデータプロット図（その２）である。
【図２３】本願の第１の実施の形態の非貫通プラグ（具体例１）に対応する非ラウンド形状のプラグ埋め込み溝のＳＥＭ写真である。
【図２４】本願の第１の実施の形態の非貫通プラグ（具体例２）に対応するラウンド形状のプラグ埋め込み溝のＳＥＭ写真である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体装置：
（ａ）第１の主面、第２の主面、前記第１の主面側の第１導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高い前記第２の主面側の第１導電型のシリコン系単結晶基板層を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上にゲート絶縁膜を介して設けられたＬＤＭＩＳＦＥＴのゲート電極；
（ｃ）前記半導体基板の前記ゲート電極の両側の前記第１の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記ＬＤＭＩＳＦＥＴの前記第１導電型とは反対導電型の第２導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域；
（ｄ）前記ＬＤＭＩＳＦＥＴの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第１の主面から前記第２の主面に向けて前記シリコン系単結晶基板層の近傍まで下方へ延び、前記シリコン系エピタキシ半導体層内にその下端があるシリコン系導電プラグ。
【００１７】
２．前記１項の半導体装置において、前記シリコン系導電プラグは、第１導電型不純物がドープされている。
【００１８】
３．前記２項の半導体装置において、前記第１導電型不純物は、ボロンである。
【００１９】
４．前記１から３項のいずれか一つの半導体装置において、更に、以下を含む：
（ｅ）前記ソース不純物ドープ領域および前記シリコン系導電プラグの上端を相互に電気的に接続する相互接続メタル配線。
【００２０】
５．前記１から４項のいずれか一つの半導体装置において、更に、以下を含む：
（ｆ）前記シリコン系導電プラグの前記上端の周辺の前記半導体基板の前記第１の主面の前記表面領域に設けられた前記シリコン系エピタキシ半導体層よりも高濃度の前記第１導電型不純物がドープされたプラグコンタクト領域。
【００２１】
６．前記１から５項のいずれか一つの半導体装置において、前記シリコン系単結晶基板層は、Ｐ型シリコン単結晶基板である。
【００２２】
７．前記１から６項のいずれか一つの半導体装置において、前記シリコン系エピタキシ半導体層は、Ｐ型シリコンエピタキシ半導体層である。
【００２３】
８．前記１から７項のいずれか一つの半導体装置において、前記ＬＤＭＩＳＦＥＴは、Ｎチャネル型ＬＤＭＩＳＦＥＴである。
【００２４】
９．前記１から８項のいずれか一つの半導体装置において、更に、以下を含む：
（ｇ）前記半導体基板の前記第２の主面に設けられた裏面メタルソース電極。
【００２５】
１０．前記１から９項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、シリコンプラグである。
【００２６】
１１．前記１から１０項のいずれか一つの半導体装置において、前記シリコンプラグは、ポリシリコンを埋め込んで形成したものである。
【００２７】
１２．前記１から１１項のいずれか一つの半導体装置において、前記シリコン系導電プラグは、８１度以上、８８以下程度の下方に向けて細くなるテーパ角を有する。
【００２８】
１３．前記１から１２項のいずれか一つの半導体装置において、前記シリコン系導電プラグの前記下端は、ラウンド形状を呈する。
【００２９】
１４．前記１から１３項の半導体装置において、更に、以下を含む：
（ｈ）前記シリコン系導電プラグの前記下端とシリコン系単結晶基板層の間の前記シリコン系エピタキシ半導体層に設けられた、これよりも高濃度の第１導電型のプラグ下高濃度ドープ領域。
【００３０】
１５．前記１４項の半導体装置において、前記プラグ下高濃度ドープ領域は、前記シリコン系導電プラグを埋め込むためのプラグ埋め込み溝から、不純物をイオン注入することによって形成したものである。
【００３１】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３２】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３３】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００３４】
また、「パワー系半導体装置」または「パワー系半導体集積回路装置」というときは、たとえば、５ワット以上の電力を扱うことができる素子又は回路部分を有することを示す。本願の実施の形態の例は、これに属すると考えられる。
【００３５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３６】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３７】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３８】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
６．「ＬＤＭＩＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  ｄｉｆｆｕｓｅｄ  ＭＩＳＦＥＴ）」または「ＬＤＭＯＳＦＥＴ」は、一般に、ゲート電極のソース側からの横方向の２重拡散を利用して形成した横型ＭＩＳＦＥＴの一種であり、高濃度半導体基板がソース電極（半導体基板の下面）となることが第１の特徴であり、多段のドレイン領域によって高耐圧を実現しているのが第２の特徴である。縦型ＭＩＳＦＥＴと比較して、オン抵抗は若干高いが、ゲートの寄生容量が小さく、低インピーダンスで回路効率のよい回路（たとえば、高周波アンプ等）が構成できる外、ＣＭＯＳ型集積回路等と相性もよく、同一基板に集積しやすい等のメリットを有する。
【００４３】
なお、ＬＤＭＩＳＦＥＴ等の高濃度ソース不純物領域は、半導体基板上面のメタル電極等（相互接続メタル配線）によって基板（基板表面上の高濃度領域）とショートされている。本願の各実施の形態においては、上面ソース領域と下面ソース電極との抵抗を下げるために、ウエル領域（ボディ領域）の表面から高濃度基板領域の近傍に至る高濃度にドープされた埋め込みシリコンプラグ（シリコン系プラグ）が設けられている。
【００４４】
本願において、「相互接続メタル配線」というときは、以下の実施の形態に示すような、タングステンプラグと下層配線を組み合わせたものの外、相互接続すべき両表面領域に渡って形成された一体の電極等を含む。なお、前記高濃度ソース不純物領域とのショート又は相互接続は、シリコン系プラグとの間で行われても良い。ここで、相互接続メタル配線の構成要素には、ＴａＮ，ＴｉＮ等の金属窒化物の薄膜や各種の金属シリサイド（たとえば、サリサイドプロセス等のソース上シリサイデーション膜等）の薄膜を含み得る。
【００４５】
また、「ポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）」、「多結晶シリコン」等というときは、特に、そうでない旨明示したとき、および、明らかにそうでない場合を除き、通常の多結晶（Ｐｏｌｙ−Ｃｒｙｓｔａｌｉｎｅ）シリコン系部材の外、アモルファスシリコン系部材も含むものとする。これは、多結晶状態とアモルファス状態の境目は、必ずしも明確ではないからである。
【００４６】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４７】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４８】
なお、ＬＤＭＯＳＦＥＴのシリコン系埋め込みプラグについて開示した先行特許出願としては、たとえば日本特願第２００９−１５３２５４号（日本出願日２００９年６月２９日）がある。
【００４９】
１．本願の第１の実施の形態の半導体装置のデバイス構造等の説明（主に図１から図４、および図１９）
本願においては、主にＮチャネル型ＬＤＭＯＳＦＥＴについて、具体的に説明するが、本願発明は、Ｐチャネル型ＬＤＭＯＳＦＥＴにも同様に適用できることは言うまでもない。その場合には、原則として、全ての不純物領域（ポリシリコン領域等を含む）について、ＰＮ反転操作を行えばよい。また、以下では、オフセット構造（サイドウォール構造に由来する）を伴うソース不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。更に、以下の実施の形態においては、２段のオフセットドレイン構造（たとえば、１段でも３段でも良い）を伴うドレイン不純物領域構造を有する例を説明するが、本願発明は、そのような特定構造に限定されないことはいうまでもない。
【００５０】
図１は本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（ゲート電極上面までが見えるもの）である。図２は本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（半導体基板上面の拡散構造が見えるも）である。図３は本願の第１の実施の形態の半導体装置のデバイスの一例であるＬＤＭＩＳＦＥＴを内蔵する半導体集積回路装置におけるＬＤＭＩＳＦＥＴの周辺構造を示すデバイス上面図（プリメタル絶縁膜中のタングステンプラグまでが見えるも）である。なお、図１から図３においては、図示の都合上、平面的寸法のうち、縦方向（ゲート幅方向）を縮小している。因みに、図２において、埋め込みプラグの平面的長さＬは、ゲート幅と同程度であり、一例としては、たとえば、２００マイクロメートル程度である。図４はチップ化された時点の図１から図３のＸ−Ｘ’断面（ただし、両端の素子分離部分は省略している）に対応するデバイス模式断面図である。図１９は図２とともに本願の各実施の形態に共通する埋め込みプラグの幾何学的形状を説明するための埋め込みプラグ周辺ウエハ模式断面図である。これらに基づいて、本願の第１の実施の形態の半導体装置のデバイス構造等を説明する。
【００５１】
図１から図４に示すように、Ｎチャネル型ＬＤＭＩＳＦＥＴ（Ｑ）の主要部は、主として、たとえば、高濃度Ｐ型シリコン単結晶基板２上の比較的低濃度のＰ型シリコンエピタキシ層１ｅの上面１ａ及びその内部に形成されており、半導体チップ２の裏面１ｂには、裏面メタルソース電極５が設けられている。Ｐ型シリコンエピタキシ層１ｅの上面１ａ上には、ゲート絶縁膜４（たとえば、厚さ１１ｎｍ程度のシリコン酸化膜等）を介して、たとえば、ポリシリコン系ゲート電極２４（たとえば、厚さ２５０ｎｍ程度、幅すなわちゲート長２２０ｎｍ程度）が設けられており、その両側には、サイドウォール絶縁膜２５が設けられている。Ｐ型シリコンエピタキシ層１ｅの上面１ａの表面領域の内、ポリシリコン系ゲート電極２４のドレイン側には、Ｎ−型ドレイン不純物ドープ領域２２（イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ４０ｋｅＶ程度、濃度８ｘ１０１２/ｃｍ３程度）、Ｎ型ドレイン不純物ドープ領域２１（イオン注入条件としては、以下を例示することができる。イオン種は燐、打ち込みエネルギ４０ｋｅＶ程度、濃度８ｘ１０１２/ｃｍ３程度）およびＮ＋型ドレイン不純物ドープ領域１８（イオン注入条件としては、以下を例示することができる。イオン種Ａｓ、打ち込みエネルギ７０ｋｅＶ程度、濃度８ｘ１０１５/ｃｍ３程度）が設けられており、ポリシリコン系ゲート電極２４のソース側には、Ｎ＋型ソース不純物ドープ領域１７、Ｐ＋型プラグコンタクト領域１６（イオン注入条件としては、以下を例示することができる。イオン種ＢＦ２、打ち込みエネルギ７０ｋｅＶ程度、濃度２ｘ１０１５/ｃｍ３程度）、Ｎ−型ソース不純物ドープ領域１５（イオン注入条件としては、以下を例示することができる。イオン種Ａｓ、打ち込みエネルギ１５ｋｅＶ程度、濃度３ｘ１０１５/ｃｍ３程度）、およびＰ型非対称チャネル不純物ドープ領域１９（イオン注入条件としては、以下を例示することができる。イオン種はボロン、打ち込みエネルギ１５ｋｅＶ程度、濃度７ｘ１０１５/ｃｍ３程度）が設けられている。ここで、チャネル領域は、ゲート電極構造のソースサイドから導入されたＰ型ウエル領域３（いわゆるＰボディ領域であり、ボロン注入条件としては、以下を例示することができる。第１ステップ：打ち込みエネルギ２００ｋｅＶ程度、濃度２ｘ１０１３/ｃｍ３程度；第２ステップ：打ち込みエネルギ５０ｋｅＶ程度、濃度５ｘ１０１２/ｃｍ３程度）によって構成されており、Ｐ＋型プラグコンタクト領域１６の表面を上端として、ソース不純物ドープ領域（Ｎ＋型ソース不純物ドープ領域１７（イオン注入条件としては、以下を例示することができる。イオン種Ａｓ、打ち込みエネルギ７０ｋｅＶ程度、濃度８ｘ１０１５/ｃｍ３程度）、Ｎ−型ソース不純物ドープ領域１５）の近傍の半導体基板２の第１の主面１ａから第２の主面１ｂに向けてシリコン系単結晶基板層１ｓの近傍まで下方へ延び、シリコン系エピタキシ半導体層１ｅ内にその下端があるシリコン系導電プラグ７（主に高濃度ボロンドープポリシリコン部材等からなるが、全部又は一部が単結晶化している場合もある）が設けられている。すなわち、シリコン系導電プラグ７は、第１導電型不純物の一例であるボロンが高濃度にドープされている。
【００５２】
更に半導体基板２の上面１ａ上には、プリメタル絶縁膜６（たとえば、厚さ７５０ｎｍ程度）が設けられており、その中にはタングステンプラグ８（周辺には薄膜のチタン、チタンナイトライド等のバリアメタル層が設けられている）が設けられている。プリメタル絶縁膜６上には、たとえば、タングステン配線等の下層メタル配線９（たとえば、厚さ１００ｎｍ程度）が設けられており、たとえば、タングステンプラグ８と下層メタル配線９とでＮ＋型ソース不純物ドープ領域１７とＰ＋型プラグコンタクト領域１６の間の相互接続メタル配線を構成している。この下層メタル配線９上には、層間絶縁膜２０等を介して、上層メタル配線１０が形成されており、更にその上には、ボンディングパッド１２、ファイナルパッシベーション膜１３等が設けられている。
【００５３】
なお、アクティブ領域の周りには、図１から図３に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の酸化シリコン膜アイソレーション領域１４が設けられている。
【００５４】
次に、シリコン系埋め込み導電プラグ７の詳細構造および高濃度半導体基板部１ｅとの関係を図１９に示す。図１９（実線）に示すように、本願の各実施の形態のシリコン系埋め込み導電プラグ７の具体例２は、埋め込みプラグの上端幅Ｗが下端近傍幅ｗよりも広い下方に向けて比較的大きめで、ほぼ一定の傾きのテーパを有する形状をしており、先端部分は曲率半径Ｒのラウンド形状を呈している。また、埋め込みプラグの埋め込み深さ（全長）Ｄは、エピタキシ層厚さＴより小さいことが特徴（具体例１，２に共通、具体例１は図１９に破線で示す）となっており、埋め込みプラグ先端と高濃度基板の距離Ｇは、（エピタキシ層厚さＴにほぼ独立に）たとえば、０．２マイクロメートル程度から０．８マイクロメートル程度（更に望ましくは、０．３マイクロメートル程度から０．７マイクロメートル程度）が好適と考えられる。テーパ角度θについては、埋め込み特性の向上の観点からは、比較的大きい方がよいが、埋め込みプラグの上端幅Ｗと下端近傍幅ｗの差を０．２マイクロメートル程度から０．１マイクロメートル程度とする必要から、８１度から８８度程度の範囲が好適と考えられる。
【００５５】
２．本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置等の説明（主に図５、図２３および２４）
ここで説明するエッチング装置及び同プロセスは、一例であり、本願発明は、これらの特定の装置およびプロセスに限定されないことはいうまでもない。
【００５６】
図５は本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置の模式断面図である。図２３は本願の第１の実施の形態の非貫通プラグ（具体例１）に対応する非ラウンド形状のプラグ埋め込み溝のＳＥＭ写真である。図２４は本願の第１の実施の形態の非貫通プラグ（具体例２）に対応するラウンド形状のプラグ埋め込み溝のＳＥＭ写真である。これらに基づいて、本願の各実施の形態の半導体装置の製造に使用するドライエッチング装置５１（図５）等を説明する。
【００５７】
図５に各実施の形態のプラグ埋め込み溝３４（図９参照）の形成に用いた日立ハイテクニロジーズ社のマイクロ波ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）型のドライエチング装置（型式Ｍ５１１）の模式断面図を示す。図５に示すように、処理チャンバ５２の下半部にはウエハステージ５３が設けられており、処理時には、この上にウエハ１がその第１の主面１ａ（ゲート電極２４がある面）を上に向けて於かれている。処理チャンバ５２の上半部には、プラズマ励起部６１が設けられており、その周りには磁気発生コイル５９が設けられている。このプラズマ励起部６１には、マイクロ波導波管６２を介して、マイクロ波５８が導入され、そこでプラズマ６０が励起される。処理中は処理チャンバ５２に設けられたガス導入口５５から反応ガス５４が供給され、処理後のガスは真空排気系５６により、ガス排気口５７から排気される。
【００５８】
この装置によるプラグ埋め込み溝３４形成の結果（具体例２）のＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真を図２４（ラウンド形状プラグ埋め込み溝）に示す。なお、別のエッチング装置を用いた具体例１のＳＥＭの写真を図２３（非ラウンド形状プラグ埋め込み溝）に示す。
【００５９】
ここで、ラウンド形状プラグ埋め込み溝の形成条件の一例を示すと、使用装置：日立ハイテクニロジーズ（Ｈｉｔａｃｈｉ  Ｈｉｇｈ  Ｔｅｃｈｎｏｌｏｇｉｅｓ）社Ｍ５１１、ガス種：ＳＦ６/Ｏ２，ステージ温度：摂氏１００度、処理圧力：２パスカル、マイクロ波パワー：６００ワット（２．４５ＧＨｚ）、ＲＦパワー（下部電極に印加される高周波バイアス）：３０ワット（１３．５６ＭＨｚ）である。
【００６０】
一方、非ラウンド形状プラグ埋め込み溝（具体例１）の形成条件の一例を示すと、使用装置：アプライドマテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）社Ｃｅｎｔｕｒａ  ＭＸＰ（マグネトロンＲＩＥ型装置）、ガス種：ＨＢｒ/Ｈｅ/Ｏ２/ＳＦ６，ステージ温度：摂氏４５度、処理圧力：１３．３パスカル、ＲＦパワー（下部電極に印加される高周波バイアス）：６００ワット（１３．５６ＭＨｚ）である。
【００６１】
図２３からわかるように、非ラウンド形状プラグ埋め込み溝（具体例１：Ｄは１．５マイクロメートル程度、Ｗは０．５マイクロメートル程度、ｗは０．３６マイクロメートル程度、Ｒは０．８２マイクロメートル程度）では、孔底が角ばっており、側壁の傾きも上反部はほぼ垂直で、下端近くでカーブして、若干テーパ（平均としてのθは約８７度）を持っている。一方、図２４からわかるように、ラウンド形状プラグ埋め込み溝（具体例２：Ｄは１．５マイクロメートル程度、Ｗは０．５６マイクロメートル程度、ｗは０．４３マイクロメートル程度、Ｒは０．４１マイクロメートル程度）では、孔底がほぼ一定の曲率半径Ｒを有するラウンド形状をしており、側壁もやや大きめで全長に渡りほぼ一定の角度のテーパ形状（θは約８７．５度）を呈している。
【００６２】
３．本願の第１の実施の形態の半導体装置の要部製造プロセスの説明（主に図６から図１６）
図６は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜形成工程）における図４に対応するデバイス断面図である。図７は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用レジスト膜加工工程）における図４に対応するデバイス断面図である。図８は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜エッチング工程）における図４に対応するデバイス断面図である。図９は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝エッチング工程）における図４に対応するデバイス断面図である。図１０は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用レジスト膜除去工程）における図４に対応するデバイス断面図である。図１１は本願の第１の実施の形態の半導体装置の製造プロセス（プラグ埋め込み溝形成用ハードマスク膜除去工程）における図４に対応するデバイス断面図である。図１２は本願の第１の実施の形態の半導体装置の製造プロセス（埋め込み用ポリシリコン膜成膜工程）における図４に対応するデバイス断面図である。図１３は本願の第１の実施の形態の半導体装置の製造プロセス（表面平坦化工程）における図４に対応するデバイス断面図である。図１４は本願の第１の実施の形態の半導体装置の製造プロセス（各種不純物ドープ領域及びゲート電極構造形成工程）における図４に対応するデバイス断面図である。図１５は本願の第１の実施の形態の半導体装置の製造プロセス（プリメタル絶縁膜及び下層配線層形成工程）における図４に対応するデバイス断面図である。図１６は本願の第１の実施の形態の半導体装置の製造プロセス（上層配線層および裏面メタル電極形成工程）における図４に対応するデバイス断面図である。これらに基づいて、本願の第１の実施の形態の半導体装置の要部製造プロセスを説明する。
【００６３】
スターティングウエハとして、たとえば、Ｐ型の２００φのシリコン単結晶エピタキシャルウエハ１（シリコン系単結晶半導体基板）を準備する（なお、必要に応じて、３００φウエハでも４５０φウエハでもよい。また、エピタキシャルウエハではないウエハでもよい。更に、必要があるときは、Ｎ型のウエハでもよい）。エピタキシャルウエハ１は、下方のP＋型単結晶シリコン基板層１ｓ（厚さは、たとえば、７００マイクロメートル程度、範囲としては、たとえば、５００から１０００マイクロメートル）と、その第１の主面１ａ（裏面１ｂの反対側の主面）側にP型ウエハのエピタキシャル層１ｅ（厚さは、たとえば、２マイクロメートル程度、範囲としては、たとえば、１から２０マイクロメートル）等から構成される。ここで、シリコン基板層１ｓとエピタキシャル層１ｅは、境を接している。シリコン基板層１ｓの不純物濃度（ボロン濃度）としては、たとえば、５．７X１０１９/ｃｍ３を例示することができる。一方、エピタキシャル層１ｅの不純物濃度（ボロン濃度）としては、たとえば、６．７X１０１４/ｃｍ３を例示することができる。シリコン基板層１ｓの不純物濃度は、オン抵抗を下げるため、できるだけ高いことが要求され、エピタキシャル層１ｅの不純物濃度の方は、チャネル部の特性および耐圧等の確保の観点から比較的低いことが要求されている。従って、通常、シリコン基板層１ｓの不純物濃度は、エピタキシャル層１ｅの不純物濃度より高く、具体的にはエピタキシャル層１ｅの不純物濃度より１０００倍（望ましくは１００００倍）以上、高濃度である。なお、埋め込みプラグ７のボロン濃度は、通常、シリコン基板層１ｓの不純物濃度よりも更に高く、７X１０２０/ｃｍ３程度が一般的である。
【００６４】
次に、図６に示すように、プラグ埋め込み孔形成用ハードマスク膜３１を形成する。ハードマスク膜３１としては、たとえば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（たとえば、処理温度は摂氏６８０度程度）による１５０ｎｍ程度の厚さのＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）ＳｉＯ２等を例示することができる。
【００６５】
次に、図７に示すように、ウエハ１のほぼ全面に、プラグ埋め込み孔形成用レジスト膜３２を塗布する。続いて、通常のリソグラフィにより、レジスト膜３２にプラグ埋め込み孔形成用開口３３を開口する。
【００６６】
次に、図８に示すように、レジスト膜３２を対エッチングマスクとして、ドライエッチング（エッチングガス雰囲気としては、たとえば、フルオロカーボンガス−Ｏ２系等を例示することができる）により開口３３をハードマスク膜３１まで延長する。
【００６７】
次に、図９に示すように、不要になったレジスト膜３２を除去する。
【００６８】
次に、図１０に示すように、ハードマスク膜３１を対エッチングマスクとして、ドライエッチング（エッチングガス雰囲気としては、たとえば、Ｃｌ２−ＨＢｒ−Ｈｅ−Ｏ２系等を例示することができる）により開口３３に対応するウエハ１のデバイス面１ａにエピタキシャル層１ｅを貫通せず、エピタキシャル層１ｅ内に留まり、その下端がシリコン基板層１ｓに近接する（近傍まで至る）プラグ埋め込み孔３４を形成する（プラグ埋め込み孔３４の深さは、エピタキシャル層１ｅの厚さを２マイクロメートルとして、１．７マイクロメートル程度である）。
【００６９】
次に、図１１に示すように、不要になったハードマスク膜３１を除去する。
【００７０】
次に、図１２に示すように、ポリシリコンプラグ埋め込みのためのポリシリコンＣＶＤ工程を実施することにより、プラグ埋め込み孔３４およびウエハ１のデバイス面１ａのほぼ全面にポリシリコン膜３７を形成する。この工程は、たとえば、次の２段階で実施することができる。すなわち、ボロンドープポリシリコン膜（たとえば、処理温度摂氏４００度程度、膜厚４００ｎｍ程度）を形成し、続いて、ノンドープポリシリコン膜（たとえば、処理温度摂氏５３０度程度、膜厚１００ｎｍ程度）を形成する。
【００７１】
次に、図１３に示すように、ドライエッチング（エッチングガスは、たとえばＳＦ６，ステージ温度は、たとえば摂氏５度程度）によりポリシリコン膜３７のエッチバック（エッチング量５００ｎｍ程度）を実行する。これにより、埋め込みプラグ７が形成される。
【００７２】
次に、熱酸化により、表面酸化を実行し、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成用のパッド酸化シリコン膜を形成する。この酸化条件としては、酸化摂氏８００度程度、ウエット雰囲気、処理時間１０分、膜厚１０ｎｍ程度を例示することができる。次に、パッド酸化シリコン膜上に、ＣＶＤにより、ＳＴＩ窒化シリコン膜を形成する（処理温度摂氏７８０度程度、膜厚１２０ｎｍ程度）。次に、通常のリソグラフィにより、ＳＴＩ形成用レジスト膜をパターニングする。続いて、このレジスト膜をマスクとして、下地のパッド酸化シリコン膜および窒化シリコン膜を一括して、パターニングする。次に、レジスト膜、パッド酸化シリコン膜および窒化シリコン膜がある状態で、ドライエッチングにより、エピタキシャル層１ｅにＳＴＩ用溝（溝深さは、たとえば３８５ｎｍ程度）を形成する。ここで、不要になったＳＴＩ形成用レジスト膜を除去する。次に、ＳＴＩライナ酸化を実行して、ＳＴＩ用溝内に、熱酸化のより、ＳＴＩライナ酸化シリコン膜を形成（処理温度摂氏１０００度程度、処理時間２７分程度、膜厚３０ｎｍ程度）する。なお、これらの摂氏８００度以上の熱処理により、主に、埋め込みプラグ７の固相エピタキシャル領域が形成される（埋め込み当初は、アモルファスや多結晶シリコン状態）。続いて、ウエハ１のデバイス面１ａのほぼ全面に埋め込み用の酸化シリコン膜を形成する。この酸化シリコン膜としては、たとえば、モノシラン、アルゴン、酸素等を含有するガス雰囲気を用いたＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による膜厚３７０ｎｍ程度の酸化シリコン膜を例示することができる。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）等により、不要な酸化シリコン膜、パッド酸化シリコン膜８および窒化シリコン膜を除去すると、ＳＴＩ用溝１１内にＳＴＩ埋め込み絶縁膜１４が残る。
【００７３】
次に、図１４に示すように、順次、ＬＤＭＯＳＦＥＴ（Ｑ）を構成する主要な拡散領域（不純物ドープ領域）およびゲート電極構造（ゲート絶縁膜４、その上に形成されたポリシリコンまたはポリサイド等のゲート電極２４、これらの両側に形成されたサイドウォールスペーサ絶縁膜２５等からなる）等を形成する。ゲート絶縁膜４の下方のP型エピタキシャル層１ｅの内部には、P型ウエル領域３が形成されており、埋め込みプラグ７周辺のP型エピタキシャル層１ｅの表面領域には、P+型コンタクト領域１６が形成されている。ゲート電極構造のソース側には、N＋型ソース領域１７（Ｎ＋型ソース不純物ドープ領域）、N−型オフセットソース領域１５（Ｎ−型ソース不純物ドープ領域）およびＰ型非対称チャネル不純物ドープ領域１９が設けられており、同ドレイン側には、N＋型ドレイン領域１８（Ｎ＋型ドレイン不純物ドープ領域）、N型オフセットドレイン領域２１（Ｎ型ドレイン不純物ドープ領域）およびN−型オフセットドレイン領域２２（Ｎ−型ドレイン不純物ドープ領域）が設けられている。
【００７４】
次に、図１５に示すように、ウエハ１のデバイス面１ａ上には、プリメタル絶縁膜６が形成され、その中にタングステンプラグ８が埋め込まれている。プリメタル絶縁膜８上には、第１層タングステン配線膜９が形成される。
【００７５】
次に、図１６に示すように、配線層間絶縁膜２０、上層メタル配線１０、ボンディングパッド１２、ファイナルパッシベーション膜１３、パッド開口３８等が形成される。続いて、バックグラインディングにより、シリコン基板層１ｓの厚さは、たとえば、２００から２０マイクロメートル程度とされ、裏面１ｂにスパッタリング成膜等により、裏面メタルソース電極５（ソースメタル電極）が形成される。裏面メタル電極膜５としては、具体的には、たとえば、形成順に、ニッケル膜、チタン膜、ニッケル膜、および金膜から成る多層金属膜を例示することができる。
【００７６】
４．本願の第２の実施の形態の半導体装置のデバイス構造および要部製造プロセスの説明（主に図１７および図１８）
この例の製造プロセスは、セクション３に説明したところと、ほとんど同じであるので、このセクションでは、セクション３で説明した部分と異なる部分のみを説明する。この例と第１の実施の形態の相違は、図１０の状態で、以下に示すイオン注入領域（プラグ下高濃度ドープ領域）３５を形成するためのイオン注入工程を実施するか否かのみである。これにより、オン抵抗を更に下げることができる。
【００７７】
図１７は本願の第２の実施の形態の半導体装置の製造プロセス（プラグ下高濃度ドープ領域導入工程）における図４に対応するデバイス断面図である。図１８は本願の第２の実施の形態の半導体装置のチップ化された時点の図１から図３のＸ−Ｘ’断面（ただし、両端の素子分離部分は省略している）に対応するデバイス模式断面図である。これらに基づいて、本願の第２の実施の形態の半導体装置のデバイス構造および要部製造プロセスを説明する。
【００７８】
図１７に示すように、セクション３における図１０の状態で、プラグ埋め込み溝３４の底と高濃度半導体基板部３４の上方界面との間に、高濃度半導体基板部３４と同程度またはそれ以上の濃度のＰ型不純物をイオン注入することにより、図１８に示すように、シリコン系埋め込み導電プラグ７の下端と高濃度半導体基板部１ｓの上方界面との間にプラグ下高濃度ドープ領域３５を形成する。
【００７９】
５．本願の各実施の形態に対する考察並びに補足的説明（主に図２０から図２２、および図１９、図２３、図２４等を参照）
図２０は本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間でのドレインリーク不良率データの比較を示すデータプロット図である。図２１は本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間での抵抗値データの比較を示すデータプロット図（その１）である。図２２は本願の第１の実施の形態の非貫通プラグと比較例１の貫通プラグ間での抵抗値データの比較を示すデータプロット図（その２）である。なお、図２１及び図２２の比較例は、図１９に実線で示すラウンド形状のもの同士を比較したものである。これらに基づいて、本願の各実施の形態に対する考察並びに補足的説明を行う。
【００８０】
図４のような構造において、シリコン系埋め込み導電プラグ７が高濃度半導体基板部１ｓに到達している（言い換えると、低濃度エピタキシ層１ｅを貫通している）貫通プラグである場合と、シリコン系埋め込み導電プラグ７が高濃度半導体基板部１ｓに到達していない（言い換えると、低濃度エピタキシ層１ｅを貫通していない）非貫通プラグである場合とで、ドレインリーク不良の発生率を比較すると、図２０のようになる。ここで、横軸は、埋め込みシリコンプラグ７の深さである。これより、埋め込みシリコンプラグ７の深さが浅いほど不良率が低いことがわかる。これは、埋め込みシリコンプラグ７の深さが、エピタキシ層の深さよりも深いと、高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの界面に、シリコンプラグ７が存在することになり、その界面周辺から結晶欠陥が発生するからである。すなわち、高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの界面においては、不純物ドープ量の相違により、応力が発生している。一方、シリコンプラグ７は当初は、アモルファスや多結晶状態であるが、熱処理により結晶化する際に収縮し、応力を発生する。従って、貫通プラグの周辺の高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの界面では、３方向からの応力が集中することなり、結晶欠陥の発生に至る。これに対して、図１９に実線または破線で示すような非貫通プラグでは、高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの界面に埋め込みプラグがないので、そこに応力が集中することを回避することができる。
【００８１】
しかし、そのようにして、高濃度半導体基板部１ｓに到達しないプラグでは、抵抗値が急激に上昇するのではないかとの懸念があるが、その点については、以下に説明する。
【００８２】
図２１及び図２２は、標準抵抗値の異なる２種類の製品について、図２０に対応する各埋め込みシリコンプラグ７の深さのサンプルにおけるプラグ部分の抵抗値をプロットしたものである。これより、低濃度エピタキシ層１ｅの厚さＴが２マイクロメートル程度のとき、各埋め込みシリコンプラグ７の深さＤが１．３マイクロメートル程度以上であれば、非貫通プラグと貫通プラグの間で、実効的な抵抗値の差はないことがわかる。
【００８３】
このように、非貫通プラグ（プラグの深さ１．５マイクロメートル前後）と貫通プラグ（プラグの深さ１２．７マイクロメートル前後）で、ほとんど抵抗値に変化がないのは、高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの間の不純物濃度の大きな相違によって、高濃度半導体基板部１ｓ内の不純物が、相当程度、低濃度エピタキシ層１ｅ内に湧きあがっているためと考えられる。これを言い換えると、不純物濃度上の実効的基板＆エピタキシ界面４２は、結晶学的基板＆エピタキシ界面４１よりも、相当程度、上にあるということと推定できる。
【００８４】
なお、ラウンド形状の非貫通プラグと非ラウンド形状の非貫通プラグでは、抵抗値に関しては、ほぼ同様の結果を示すが、リーク不良率に関しては、ラウンド形状の非貫通プラグの方が、若干、低い傾向を示す。これは、図２３のような孔底が角ばっている場合には、結晶化による応力が当該部分に集中しやすいからと考えられる。
【００８５】
以上説明したように、第１の実施の形態（具体例１，２）および第２の実施の形態の埋め込みプラグは、第一義的には、高濃度半導体基板部１ｓと低濃度エピタキシ層１ｅの結晶学的界面４１に到達していないが、抵抗値が上昇しない程度に近接していることによって、導通プラグとしてのパフォーマンスを低下させることなく、結晶欠陥の低減の効果を達成している。従って、その他の特徴、すなわち、プラグ下高濃度ドープ領域、テーパ形状、ラウンド形状等は、副次的であり、必須の特徴ではない。
【００８６】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、前記実施の形態では、第１層配線として、タングステン配線を使用した例を具体的に説明したが、本願発明はそれに限定されるものではなく、タングステン配線の代わりに、銅その他のダマシン配線（埋め込み配線）やアルミニウム系非埋め込み配線を使用してもよい。また、ＬＤＭＩＳＦＥＴまたはＬＤＭＯＳＦＥＴを集積回路の一部の要素として使用する例を具体的に説明したが、単体デバイスとして使用してもよい。
【００８８】
更に、前記実施の形態では、シリコンやシリコンゲルマニウム等のシリコン系半導体（Ｓｉｌｉｃｏｎ  ｂａｓｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を基体（基板）として素子を形成する例を具体的に説明したが、本願発明はそれに限定されるものではなく、ＳｉＣ，ＧａＮ，ＧａＡｓ等を基体（基板）として素子を形成するものにも適用できることは言うまでもない。
【符号の説明】
【００８９】
１  半導体基板（ウエハ）
１ａ  （ウエハ又はチップの）第１の主面（表側主面）
１ｂ  （ウエハ又はチップの）第２の主面（裏側主面）
１ｅ  （ウエハ又はチップの）低濃度エピタキシ層
１ｓ  （ウエハ又はチップの）高濃度半導体基板部
２  デバイスチップ（半導体チップ）
３  Ｐ型ウエル領域（Ｐボディ領域）
４  ゲート絶縁膜
５  裏面メタルソース電極
６  プリメタル絶縁膜
７  シリコン系埋め込み導電プラグ
８  タングステンプラグ
９  下層メタル配線
１０  上層メタル配線
１１  チャネル領域
１２  ボンディングパッド
１３  ファイナルパッシベーション膜
１４  酸化シリコン膜アイソレーション領域
１５  Ｎ−型ソース不純物ドープ領域
１６  Ｐ＋型プラグコンタクト領域
１７  Ｎ＋型ソース不純物ドープ領域
１８  Ｎ＋型ドレイン不純物ドープ領域
１９  Ｐ型非対称チャネル不純物ドープ領域
２０  層間絶縁膜
２１  Ｎ型ドレイン不純物ドープ領域
２２  Ｎ−型ドレイン不純物ドープ領域
２４  ポリシリコン系ゲート電極
２５  サイドウォール絶縁膜
３１  プラグ埋め込み溝形成用ハードマスク膜
３２  プラグ埋め込み溝形成用レジスト膜
３３  開口
３４  プラグ埋め込み溝
３５  イオン注入領域（プラグ下高濃度ドープ領域）
３７  埋め込み用ポリシリコン膜
３８  パッド開口
４１  結晶学的基板＆エピタキシ界面
４２  不純物濃度上の実効的基板＆エピタキシ界面
５１  ドライエッチング装置
５２  処理チャンバ
５３  ウエハステージ
５４  反応ガス
５５  ガス導入口
５６  真空排気系
５７  ガス排気口
５８  マイクロ波
５９  磁気発生コイル
６０  プラズマ
６１  プラズマ励起部
６２  マイクロ波導波管
Ｄ  埋め込みプラグの埋め込み深さ（全長）
Ｇ  埋め込みプラグ先端と高濃度基板の距離
Ｌ  埋め込みプラグの平面的長さ
Ｑ  ＬＤＭＯＳＦＥＴ
Ｒ  埋め込みプラグの下端ラウンド部の曲率半径
Ｔ  エピタキシ層厚さ
Ｗ  埋め込みプラグの上端幅
ｗ  埋め込みプラグの下端近傍幅
θ  埋め込みプラグのテーパ角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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