(57)【要約】【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の結晶性を向上させることが可能な半導体装置の製造方法を提供すること。【解決手段】半導体基板１０の上に形成された絶縁膜２０と導電性プラグ２５のそれぞれの上面に下地導電膜３０を形成し、その下地導電膜３０の上面を研磨して平坦化した後に、結晶性導電膜３１を形成する。その後、結晶性導電膜３１の上に、下部電極３３ａ、強誘電体材料よりなるキャパシタ誘電体膜３４ａ、及び上部電極３５ａを順に積層してキャパシタＱを形成する。【選択図】図１１
2011091456.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に不純物拡散領域を形成する工程と、
前記半導体基板の上に絶縁膜を形成する工程と、
前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、
前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、
前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電  膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、
前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、
前記下地導電膜の上面を研磨して平坦化する工程と、
前記下地導電膜の上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝す工程、又は前記結晶性導電膜の上面を窒素含有プラズマに曝す工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒素含有プラズマはN2Oプラズマであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記結晶性導電膜を形成する工程は、前記下地導電膜上にチタン膜を形成する工程と、窒素含有雰囲気内において前記チタン膜を加熱して窒化する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記結晶性導電膜を形成した後に、該結晶性導電膜の上に酸素バリアメタル膜を形成する工程を有し、前記キャパシタを形成する工程において、前記酸素バリアメタル膜の上に前記キャパシタを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタを形成した後に、前記キャパシタ誘電体膜に対して酸素含有雰囲気中でアニールを行う工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記アニール行う工程の後に、前記キャパシタで覆われていない部分の前記酸素バリアメタル膜、前記結晶性導電膜、及び前記下地導電膜をエッチバックして、これらの膜を前記キャパシタの下に島状に残す工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタを形成した後に、該キャパシタ上と前記酸素バリアメタル上とにキャパシタ保護絶縁膜を形成する工程を有し、
前記酸素バリアメタル膜をエッチバックする工程において、前記キャパシタ保護絶縁膜もエッチバックして前記キャパシタの側面にのみ前記キャパシタ保護絶縁膜を残すことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
【０００５】
FeRAMは、その構造によりスタック型とプレーナ型とに大別される。後者のプレーナ型では、半導体基板に形成されたMOSトランジスタとキャパシタ下部電極とが、キャパシタの上方の金属配線を介して電気的に接続され、キャパシタの平面形状が大きくなり易い傾向がある。
【０００６】
これに対し、スタック型のFeRAMでは、MOSトランジスタのソース／ドレイン領域に繋がる導電性プラグの直上にキャパシタ下部電極が形成され、その導電性プラグを介して下部電極とMOSトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの平面形状を小さくすることができ、今後求められるFeRAMの微細化に有利となる。
【０００７】
スタック型のFeRAMが有するキャパシタ誘電体膜には、このように微細化されてもその結晶性が劣化せず、優れた強誘電体特性を呈することが求められる。
【０００８】
なお、本発明に関連する技術が、次の特許文献１〜４にも開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１４６７７２号公報
【特許文献２】特開平１１−３３０４１１号公報
【特許文献３】特開平１０−３４０８７１号公報
【特許文献４】特開平７−２２５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の結晶性を向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、半導体基板の表層に不純物拡散領域を形成する工程と、前記半導体基板の上に絶縁膜を形成する工程と、前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、前記下地導電膜の上面を研磨して平坦化する工程と、前記下地導電膜の上に結晶性導電膜を形成する工程と、前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１２】
本発明によれば、プラグ用導電膜を研磨してホール内に導電性プラグを形成する際に、過剰な研磨によってホールの周囲の絶縁膜にリセスが発生しても、この絶縁膜上に形成される下地導電膜を研磨してその上面を平坦化するので、上記のリセスに起因して下部電極の結晶性が乱れるのを防ぐことができる。
【００１３】
しかも、下地導電膜に対する研磨によって下地導電膜の結晶が歪んでも、結晶性金属膜を形成したことでその歪みが下部電極に伝わり難くなると共に、結晶性金属膜の作用によってその上の下部電極の配向を良好に保つことができる。
【００１４】
これにより、本発明では、良好な結晶性を有する下部電極の作用によりキャパシタ誘電体膜の結晶性を高めることができ、キャパシタ誘電体膜の強誘電体特性、例えば残留分極電荷量を向上させることが可能となる。
【００１５】
また、下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝し、平坦化によって下地導電膜に発生した結晶の歪みを解消するようにしてもよい。
【００１６】
更に、結晶性導電膜の上面を窒素含有プラズマに曝し、結晶性導電膜の結晶性を更に高めてもよい。
【００１７】
なお、窒素含有雰囲気内において窒化されたチタン膜を結晶性導電膜として採用する場合は、上記した二つのプラズマ処理を行わなくても、結晶性導電膜の結晶性を維持することができる。
【００１８】
更に、結晶性導電膜の上に酸素バリアメタル膜を形成し、その上にキャパシタを形成するようにしてもよい。キャパシタを構成する強誘電体膜には、FeRAMに特有な様々なアニール、例えば酸素含有雰囲気での回復アニールが行われるが、上記の酸素バリアメタル膜により酸素が導電性プラグに到達するのが阻止され、導電性プラグが酸化してコンタクト不良が発生するのを抑止することができる。
【００１９】
そのような酸素バリアメタル膜を形成する場合は、上記したアニールの後に、キャパシタで覆われていない部分の酸素バリアメタル膜、結晶性導電膜、及び下地導電膜をエッチバックして、これらの膜をキャパシタの下に島状に残すのが好ましい。
【発明の効果】
【００２０】
本発明によれば、下地導電膜を平坦化するので、その上方に形成される下部電極の結晶性が高められる。更に、平坦化により下地導電膜の結晶に歪みが発生しても、結晶性導電膜によってその歪みが下部電極に伝わるのが阻止されると共に、結晶性導電膜の結晶の作用によって下部電極の結晶性が良好になる。その結果、下部電極の上に形成されるキャパシタ誘電体膜の結晶性も高められ、その強誘電体特性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】図１（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その２）である。
【図３】図３は、仮想的な半導体装置の製造途中の断面図（その３）である。
【図４】図４は、絶縁膜に形成されたリセスにより、絶縁膜上の膜の結晶性が乱れることを示す図である。
【図５】図５（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】図１２は、窒化チタン膜上に形成されたイリジウム膜の(111)方向と(200)方向の配向の強度を示すロッキングカーブである。
【図１３】図１３は、窒化チタン膜上に形成されたイリジウム膜の(222)方向配向の強度を示すロッキングカーブである。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２３】
（１）予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
【００２４】
図１〜図３は、仮想的な半導体装置の製造途中の断面図である。この半導体装置は、スタック型のFeRAMであり、以下のようにして作成される。
【００２５】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２６】
まず、n型又はp型のシリコン（半導体）基板１０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜１１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜１１を形成してもよい。
【００２７】
次いで、シリコン基板１０の活性領域にp型不純物を導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１３となる熱酸化膜を形成する。
【００２８】
続いて、シリコン基板１０の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極１４を形成する。
【００２９】
pウェル１２上には、上記の２つのゲート電極１４が間隔をおいて平行に配置され、それらのゲート電極１４はワード線の一部を構成する。
【００３０】
次いで、ゲート電極１４をマスクにするイオン注入により、ゲート電極１４の横のシリコン基板１０にn型不純物を導入し、第１、第２ソース／ドレインエクステンション１５ａ、１５ｂを形成する。
【００３１】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４の横に絶縁性サイドウォール１６を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００３２】
続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしながら、シリコン基板１０にn型不純物を再びイオン注入することにより、二つのゲート電極１４の側方のシリコン基板１０の表層に第１、第２ソース／ドレイン領域（不純物拡散領域）１７ａ、１７ｂを形成する。
【００３３】
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１３、ゲート電極１４、及び第１、第２ソース／ドレイン領域１７ａ、１７ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３４】
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層１８を形成する。その高融点金属シリサイド層１８はゲート電極１４の表層部分にも形成され、それによりゲート電極１４が低抵抗化されることになる。
【００３５】
その後、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３６】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１９とする。次いで、このカバー絶縁膜１９の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜２０として酸化シリコン膜を厚さ約１１０００nmに形成する。その後に、第１絶縁膜２０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１絶縁膜１１の厚さは、シリコン基板１０の平坦面上で約８００nmとなる。
【００３７】
次に、図１（ｂ）に示すように、フォトリソグラフィによりカバー絶縁膜１９と第１絶縁膜２０とをパターニングして、第１ソース／ドレイン領域１７ａの上に第１コンタクトホール２０ａを形成する。
【００３８】
続いて、図１（ｃ）に示すように、第１絶縁膜２０の上面と第１コンタクトホール２０ａの内面に、グルー膜２３としてスパッタ法によりチタン膜と窒化チタン膜とをこの順にそれぞれ３０nm、２０nmの厚さに形成する。
【００３９】
更に、このグルー膜２３の上に、六フッ化タングステンガスを用いるCVD法によりプラグ用導電膜２４としてタングステン膜を形成し、そのプラグ用導電膜２４で第１コンタクトホール２０ａを完全に埋め込む。このプラグ用導電膜２４は、第１絶縁膜２０の平坦面上で約３００nmの厚さを有する。
【００４０】
次いで、図２（ａ）に示すように、第１絶縁膜２０の上の余分なグルー膜２３とプラグ用導電膜２４とをCMP法により研磨して除去する。これにより、グルー膜２３とプラグ用導電膜２４は、第１ソース／ドレイン領域１７ａと電気的に接続される第１導電性プラグ２５として第１コンタクトホール２０ａ内にのみ残される。
【００４１】
このCMPでは、研磨対象であるグルー膜２３とプラグ用導電膜２４の研磨速度が下地の第１絶縁膜２０よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。そして、第１絶縁膜２０上に研磨残を残さないために、このCMPの研磨量は各膜２３、２４の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【００４２】
その結果、図示のように、第１導電性プラグ２５の上面の高さが第１絶縁膜２０のそれよりも低くなり、第１導電性プラグ２５の周囲の第１絶縁膜２０にリセス２０ｂが形成されることになる。
【００４３】
次に、図２（ｂ）に示すように、窒化チタン膜等の結晶性導電膜３１と、第１導電性プラグ２５の酸化を防ぐ酸素バリアメタル膜３２とをこの順にスパッタ法により形成する。その酸素バリアメタル膜３２は、例えば窒化チタンアルミニウム(TiAlN)膜である。
【００４４】
そして、スパッタ法によりイリジウム膜等の第１導電膜３３を形成し、更にその上にMOCVD(Metal Organic CVD)法によりPZT(Lead Zirconate Titanate: PbZrTiO3)膜等の強誘電体膜３４を形成する。その後、スパッタ法により第２導電膜３５として酸化イリジウム膜を形成する。
【００４５】
この後に、図３に示すように、第２導電膜３５から結晶性導電膜３１までをパターニングすることにより、下部電極３３ａ、キャパシタ誘電体膜３４ａ、及び上部電極３５ａをこの順に積層してなるキャパシタQを形成する。
【００４６】
以上の工程により、スタック型FeRAMの基本構造が完成したことになる。
【００４７】
そのFeRAMでは、キャパシタQの下部電極３３ａが、その直下に形成された第１導電性プラグ２５と電気的に接続された構造となる。
【００４８】
ところで、第１導電性プラグ２５を形成する工程では、図２（ａ）を参照して説明したように、グルー膜２３とプラグ用導電膜２４のCMPがオーバー研磨となるように行われ、それによりコンタクトホール２０ａの周囲の第１絶縁膜２０にリセス２０ｂが形成される。
【００４９】
しかしながら、このようなリセス２０ｂが存在すると、リセス２０ｂの上の下部電極３３ａの結晶性が乱れ、それにつられてキャパシタ誘電体膜３４ａの結晶性も乱れてしまい、キャパシタ誘電体膜３４ａの強誘電体特性、例えば残留分極電荷量が低下することになる。
【００５０】
このような結晶性の乱れについて図４を参照して説明する。
【００５１】
図４の上側の図は、上記した半導体装置の製造途中において、その断面をTEM(Transmission Electron Microscopy)により観察して得られた像である。また、図４の下側の図は、上記の断面の点A〜Eにおける電子線回折像である。
【００５２】
図４の回折像から明らかなように、第１絶縁膜２０の平坦面上の点Cでは、酸素バリアメタル膜３２を構成する窒化チタンアルミニウム膜が(111)方向に配向していると共に、その上の第１導電膜３３が(111)方向に良好に配向している。
【００５３】
これに対し、第１導電性プラグ２５の上方における点A、Bでは、上記の点Cと比較して酸素バリアメタル膜３２や第１導電膜３３の(111)方向の回折線が弱く、更に(111)方向以外の回折像も現れている。このことから、第１導電性プラグ２５の上方では、他の部分と比較して各膜３２、３３の結晶性が乱れてしまうことが理解される。
【００５４】
また、強誘電体膜３４に注目すれば、第１導電性プラグ２５から離れている点Dでは、強誘電体膜３４を構成するPZTの(200)方向や(111)方向の回折線が強く現れている。これに対し、第１導電性プラグ２５に近い点Eでは、点Dと比較して回折線の強度が弱く、PZTの結晶性が乱れているのが理解される。
【００５５】
図４の結果から、第１導電性プラグ２５の周囲の第１絶縁膜２０に形成されるリセス２０ｂにより、その上の第１導電膜３３や強誘電体膜３４の結晶性が劣化することが裏付けられた。
【００５６】
ところで、キャパシタQ（図３参照）を形成した後には、プロセス中にキャパシタ誘電体膜３４ａが受けたダメージを回復させるために、酸素含有雰囲気中において回復アニールと呼ばれるアニールがキャパシタ誘電体膜３４ａに対して行われる。
【００５７】
酸素バリアメタル膜３２は、この回復アニールの際に、酸化し易いタングステンを主にして構成される第１導電性プラグ２５を保護して、第１導電性プラグ２５が酸化してコンタクト不良を引き起こすのを防止するように機能する。
【００５８】
ところが、既述のように第１絶縁膜２０にリセス２０ｂが形成されていると、このリセス２０ｂを反映した凹部が酸素バリアメタル膜３２に形成される。酸素バリアメタル膜３２は、ステップカバレッジ特性に乏しいスパッタ法で形成されるので、図３の点線円内に示されるように、上記の凹部の側面での膜厚が他の部分よりも薄くなる。こうなると、酸素バリアメタル膜３２の酸素透過阻止能力がその側面において低下し、矢印で示されるような経路で酸素が第１導電性プラグ２５に到達し易くなる。その結果、第１導電性プラグ２５が酸化されてコンタクト不良を引き起こし、半導体装置の歩留まりが低下してしまう。
【００５９】
本願発明者は、このような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
【００６０】
（２）本発明の実施の形態
図５〜図１１は、本実施形態に係る半導体装置の製造途中の断面図である。
【００６１】
その半導体装置を製造するには、まず、既述の図１（ａ）〜図２（ａ）の工程を行う。次いで、図５（ａ）に示すように、第１絶縁膜２０と第１導電性プラグ２５のそれぞれの上面に、下地導電膜３０としてスパッタ法により窒化チタン膜を形成し、この下地導電膜３０でリセス２０ｂを埋め込む。このような埋め込みを可能にするために、本実施形態では、リセス２０ｂの深さDよりも厚く下地導電膜３０を形成する。リセス２０ｂの深さDは典型的には約５０nm程度であるから、下地導電膜２０の厚さは１００〜３００nm、例えば約１００nmとされる。
【００６２】
また、下地導電膜２０は窒化チタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜３０として形成してもよい。
【００６３】
第１導電性プラグ２５の周囲の第１絶縁膜２０に既述のように形成されたリセス２０ｂを反映して、その下地導電膜３０の上面には凹部３０ｂが形成される。しかし、このような凹部３０ｂが形成されていると、図４で説明したように、下地導電膜３０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【００６４】
そこで、本実施形態では、CMP法により下地導電膜３０の上面を研磨して平坦化し、上記した凹部３０ｂを除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【００６５】
ところで、CMP後の下地導電膜３０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の下地導電膜３０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【００６６】
ところで、上記のように下地導電膜３０に対してCMPを行った後では、下地導電膜３０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜３０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【００６７】
このような不都合を回避するために、次の工程では、図５（ｂ）に示すように、下地導電膜３０の上面を窒素含有プラズマ、例えばN2Oプラズマに曝すことで、下地導電膜３０の結晶の歪みがその上の膜に伝わらないようにする。
【００６８】
このN2Oプラズマ処理の条件は特に限定されないが、本実施形態では、プラズマ処理チャンバ内の圧力を３．０Torr、基板温度を３５０℃、N2Oガス流量を７００sccm、N2ガス流量を２００sccmとし、周波数が１３．５６MHzでパワーが３００Wの高周波電力をチャンバ内に印加する。また、処理時間は約４分とされる。
【００６９】
次に、図５（ｃ）に示すように、上記のN2Oプラズマ処理によって結晶の歪みが解消された下地導電膜３０の上に、結晶性導電膜３１としてスパッタ法により窒化チタン膜を厚さ約２０nmに形成する。
【００７０】
結晶性導電膜３１は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。
【００７１】
その結晶性導電膜３１の成膜方法は上記したスパッタ法に限定されない。
【００７２】
例えば、スパッタ法により形成されたチタン膜に対し、窒素含有雰囲気中でアニールを施し、これにより窒化したチタン膜を結晶性導電膜３１として採用してもよい。そのアニールは、例えば基板温度を６７５℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)である。なお、このようにアニールによって窒化されたチタン膜を結晶性導電膜３１として形成する場合は、図５（ｂ）で説明したN2Oプラズマ処理を省いてもよい。
【００７３】
続いて、図６（ａ）に示すように、結晶性導電膜３１の上面を窒素含有プラズマ、例えばN2Oプラズマに曝し、結晶性導電膜３１の結晶性を更に高める。このN2Oプラズマ処理の条件は、図５（ｂ）で説明した下地導電膜３０に対するN2Oプラズマ処理の条件と同じなので、その説明は省略する。
【００７４】
なお、RTAにより窒化されたチタン膜を配向制御層３１とする場合、結晶性導電膜３１の結晶性が良好なので、このN2Oプラズマ処理を省いてもよい。
【００７５】
次いで、図６（ｂ）に示すように、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして使用し、且つチタンアルミニウムよりなるスパッタターゲットを用いるスパッタ法により、結晶性導電膜３１の上に窒化チタンアルミニウム膜を厚さ約１００nmに形成し、それを酸素バリアメタル膜３２とする。
【００７６】
この酸素バリアメタル膜３２は、酸素透過防止機能に優れており、酸化され易いタングステンを主に構成される第１導電性プラグ２５が外部の酸素により酸化してコンタクト不良が発生するのを抑制する役割を担う。そのような機能を有する膜としては、上記の窒化チタンアルミニウム膜の他に、窒化チタン膜、イリジウム膜、酸化イリジウム膜、プラチナ膜、ルテニウム膜、及びSRO(SrRuO3)膜があり、これらのうちのいずれか一つを酸素バリアメタル膜３２として形成してよい。
【００７７】
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００７８】
まず、スパッタ法により、酸素バリアメタル膜３２上に第１導電膜３３としてイリジウム膜を厚さ約５０〜２００nmに形成する。なお、イリジウム膜に代えて、プラチナ膜、ルテニウム膜、ロジウム膜、レニウム膜、オスミウム膜、及びパラジウム膜のいずれかを第１導電膜３３として形成してもよい。
【００７９】
次いで、第１導電膜３３の上に、MOCVD法によりPZT膜を厚さ約１２０nmに形成し、それを強誘電体膜３４とする。このMOCVD法では、Pb(DPM2)、Zr(dmhd)4、及びTi(O-iPr)2(DPM)2がPb、Zr、Tiの原料としてそれぞれ０．３２ml／分、０．２ml／分、及び０．２ml／分の流量でMOCVDチャンバに供給され、基板温度は約５８０℃とされる。また、成膜雰囲気には酸素も導入され、雰囲気中の酸素の分圧は約５Torrに設定される。
【００８０】
なお、強誘電体膜３４の成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。本実施形態のようにMOCVD法を用いる場合は成膜時に強誘電体膜３４が結晶化しているが、スパッタ法を採用する場合は、成膜時に強誘電体膜３４が結晶化していないので、結晶化を行うために酸素雰囲気中で結晶化アニールを行う。その結晶化アニールは、例えば、アルゴンと酸素との混合ガス雰囲気安価で基板温度６００℃、処理時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、処理時間６０秒の条件を第２ステップとする２ステップのRTAである。
【００８１】
更に、強誘電体膜３４の材料は上記のPZTに限定されず、一般式がABO3で表されるPZT以外のペロプスカイト構造の誘電体、例えばBLT(Bismuth Lanthanum Titanate: (Bi, La)4Ti3O12)や、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物で強誘電体膜３４を構成してもよい。更に、上記のPZTにランタン、カルシウム、ストロンチウム、及びシリコンのいずれかをドープしてもよい。
【００８２】
その後に、強誘電体膜３４の上にスパッタ法により酸化イリジウム(IrO2)膜を厚さ約２００nmに形成し、その酸化イリジウム膜を第２導電膜３４とする。第２導電膜２４として形成し得る膜としては、酸化イリジウム膜の他に、プラチナ膜、ルテニウム膜、ロジウム膜、レニウム膜、オスミウム膜、パラジウム膜、及びSRO膜もある。
【００８３】
既述のように、本実施形態では下地導電膜３０の上面を平坦化してあるので、上記した第１導電膜３３、強誘電体膜３４、及び第２導電膜３４の平坦性は良好となる。
【００８４】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、第２導電膜３５の上に第１マスク材料層３６としてスパッタ法で窒化チタン膜を形成し、更にその上にTEOSガスを使用するCVD法で酸化シリコン膜を形成し、その酸化シリコン膜を第２マスク材料層３７とする。
【００８６】
次いで、第２マスク材料層３７を島状にパターニングした後、この第２マスク材料層３７をマスクにして第１マスク材料層３６をエッチングすることにより、島状の第１、第２マスク材料層３７、３８で構成されるハードマスク３８を形成する。
【００８７】
次に、図８（ａ）に示すように、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスク３８で覆われていない部分の第１導電膜３３、強誘電体膜３４、及び第２導電膜３５をドライエッチングし、下部電極３３ａ、キャパシタ誘電体膜３４ａ、及び上部電極３４ａで構成されるキャパシタQを形成する。
【００８８】
このエッチングは酸素バリアメタル膜３２の上で停止し、エッチングが終了して後でもシリコン基板１０の全面が酸素バリアメタル膜３２で覆われた状態となっている。
【００８９】
続いて、図８（ｂ）に示すように、ドライエッチング又はウエットエッチングにより第２マスク材料層３７を除去した後、シリコン基板１０の上側全面にスパッタ法により第１キャパシタ保護絶縁膜４０としてアルミナ膜を２０〜５０nmの厚さに形成する。第１キャパシタ保護絶縁膜４０の成膜方法としては、スパッタ法の他に、MOCVD法やALD(Atomic Layer Dielectric)法もある。
【００９０】
第１キャパシタ保護絶縁膜４０を構成するアルミナ膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れており、還元性物質によってキャパシタ誘電体膜３４ａが還元されてその強誘電体特性が劣化するのを防止する役割を担う。
【００９１】
なお、この第１キャパシタ保護絶縁膜４０の膜剥がれを防止するために、第１キャパシタ保護絶縁膜４０の形成前に酸素を含む炉内でアニールを行ってもよい。そのアニールは、例えば基板温度３５０℃、処理時間１時間の条件で行われる。
【００９２】
ところで、キャパシタ誘電体膜３４ａは、スパッタやキャパシタQのパターニング等によってダメージを受け酸素欠乏の状態となっており、その強誘電体特性が劣化している。
【００９３】
そこで、キャパシタ誘電体膜３４ａのダメージを回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜３４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度５５０℃〜６５０℃として行われる。
【００９４】
このように、酸素含有雰囲気中で回復アニールを行っても、既述のようにシリコン基板１０の上側全面に酸素バリアメタル膜３２が残存しているので、アニール雰囲気中の酸素が酸素バリアメタル膜３２にブロックされ、第１導電性プラグ２５には至らない。これにより、非常に酸化され易いタングステンで主に構成される第１導電性プラグ２５が酸化してコンタクト不良を引き起こすのが防止され、半導体装置の歩留まりを向上させることが可能となる。
【００９５】
しかも、本実施形態では、下地導電膜３０を形成したことで、リセス２０ｂに起因した凹部が酸素バリアメタル膜３２に形成されないので、シリコン基板１０の上側全面に酸素バリア膜３２が均一な厚さで形成されている。そのため、酸素バリアメタル膜３２の全ての部分において酸素が効果的にブロックされるので、第１導電性プラグ２５の酸化を確実に防止しながら、回復アニールを十分に行うことが可能となる。
【００９６】
この酸素バリアメタル膜３２は、上記の回復アニールを終了した後には不要となる。
【００９７】
そこで、次の工程では、図９（ａ）に示すように、シリコン基板１０の上方から全面エッチバックを行い、キャパシタQで覆われていない部分の酸素バリアメタル膜３２、結晶性導電膜３１、及び下地導電膜３０をエッチングして除去し、これらの膜をキャパシタQの下にのみ島状に残す。
【００９８】
そのエッチバックは、例えば、ダウンフロー型プラズマエッチングチャンバ内に流量比で５％のCF4ガスと９５％のO2ガスとの混合ガスをエッチングガスとして供給すると共に、チャンバの上部電極に周波数が２．４５GHzでパワーが１４００Wの高周波電力を供給して、基板温度２００℃の条件で行われる。
【００９９】
或いは、H2O2、NH3OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより上記のエッチバックを行ってもよい。
【０１００】
なお、このエッチバックでは、キャパシタQの上面に残存していた第１マスク材料層３６も除去される。また、このエッチバックは異方的に行われるので、キャパシタQの側面には第１キャパシタ保護絶縁膜４０が残存し、キャパシタQの側面からキャパシタ誘電体膜３４ａにエッチングのダメージが入るのが防止される。
【０１０１】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１０２】
まず、シリコン基板１０の上側全面に、第２キャパシタ保護絶縁膜４２としてスパッタ法によりアルミナ膜を厚さ約２０〜１００nmに形成する。なお、スパッタ法に代えて、MOCVD法やALD法で第２キャパシタ保護絶縁膜４２を形成してもよい。
【０１０３】
また、この第２キャパシタ保護絶縁膜４２の膜剥がれを防止するために、第２キャパシタ保護絶縁膜４２の形成前に酸素含有雰囲気中でアニールを行ってもよい。そのアニールは、例えば酸素を含む炉の中において、基板温度３５０℃、処理時間１時間の条件で行われる。
【０１０４】
次いで、シランを反応ガスとして使用するHDPCVD(High Density Plasma CVD)法を用いて、第２キャパシタ保護絶縁膜４２上に第２絶縁膜４３を形成し、隣接する二つのキャパシタQの間の空間をその第２絶縁膜４３で埋め込む。その後に、CMP法により第２絶縁膜４３の上面を研磨して平坦化する。平坦化後の第２絶縁膜４３の厚さは、シリコン基板１０の平坦面上で約２０００nmとなる。
【０１０５】
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、フォトリソグラフィとエッチングにより、第２絶縁膜４３からカバー絶縁膜１９までをパターニングし、第２ソース／ドレイン領域１７ｂ上のこれらの絶縁膜に第２コンタクトホール２０ｂを形成する。
【０１０７】
そして、この第２コンタクトホール２０ｂの内面と第２絶縁膜４３の上面に、グルー膜としてスパッタ法により窒化チタン膜を形成し、更にそのグルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で第２コンタクトホール２０ｂを完全に埋め込む。その後に、第２絶縁膜４３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２コンタクトホール２０ｂ内にのみ第２導電性プラグ４５として残す。
【０１０８】
続いて、この第２コンタクトホール２０ｂと第２絶縁膜４３のそれぞれの上面にCVD法により酸窒化シリコン(SiON)膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜４６とする。
【０１０９】
次いで、図１０（ｂ）に示すように、酸化防止絶縁膜４６、第２絶縁膜４３、及び第２キャパシタ保護絶縁膜４２をパターニングし、これらの膜にホール４３ａを形成する。
【０１１０】
ホール４３ａを形成した後に、ここまでの工程でキャパシタ誘電体膜３４ａが受けたダメージを回復させるために、酸素含有雰囲気中で回復アニールを行ってもよい。その回復アニールの際、第２導電性プラグ４５の上面は酸化防止絶縁膜４６で覆われているので、第２導電性プラグ４５が酸化してコンタクト不良が発生するのを抑制できる。
【０１１１】
次に、図１１に示す断面構造を得るまでの工程について説明する。
【０１１２】
まず、上記の酸化防止絶縁膜４６をエッチングして除去する。
【０１１３】
次いで、第２絶縁膜４３の上面とホール４３ａの内面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、厚さ約５０nmの窒化チタン膜、厚さ約３６０nmの銅含有アルミニウム膜、及び厚さ約７０nmの窒化チタン膜をこの順に積層してなる。
【０１１４】
その後に、フォトリソグラフィとエッチングによりこの金属積層膜をパターニングして、上部電極３５ａと電気的に接続される一層目金属配線４７ａを形成すると共に、第２コンタクトプラグ４５の上にビット線用金属パッド４７ｂを形成する。
【０１１５】
この後は、一層目金属配線４７ａと金属パッド４７ｂの上に第３絶縁膜を形成する工程に移るが、その詳細については省略する。
【０１１６】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０１１７】
上記した本実施形態によれば、図５（ａ）を参照して説明したように、第１導電性プラグ２５と第１絶縁膜２０の上に下地導電膜３０を形成し、更にその下地導電膜３０の上面をCMPにより平坦化した。従って、この下地導電膜３０の上面には、第１導電性プラグ２５の周囲の第１絶縁膜２０に発生しているリセス２０ｂを反映した凹部が形成されない。
【０１１８】
そのため、図１１に示したように、下地導電膜３０の上方の下部電極３３ａも平坦に形成されるので、下部電極３３ａの結晶性が向上し、下部電極３３ａを構成するイリジウム膜の(111)方向への配向が強められる。そして、このような下部電極３３ａの良好な配向の作用によって、その上のキャパシタ誘電体膜３４ａがその分極方向である(111)方向に強く配向し、キャパシタ誘電体膜３４ａの強誘電体特性が高められ、キャパシタQへの情報の書き込みや読み出しが容易になる。
【０１１９】
ところで、本実施形態では、CMPで平坦化された下地導電膜３０の上に結晶性導電膜３１を形成し、その結晶性導電膜３１の上方に下部電極３３ａを形成したが、この結晶性導電膜３１を省き、下地導電膜３０の上に下部電極３３ａを直接形成することも考えられる。
【０１２０】
しかしながら、CMPが行われた下地導電膜３０の表面では、下地導電膜３０を構成する窒化チタンの結晶がCMPによって歪んでいるので、その上に下部電極３３ａを直接形成すると、窒化チタンの結晶の歪みを下部電極３３が拾い、下部電極３３の結晶性が乱される。
【０１２１】
図１２、図１３は、このことを確認するために本願発明者が行った実験の結果を示す図である。
【０１２２】
この実験では、平坦な窒化チタン膜にCMPを施さずにその上にイリジウム膜を直接形成した場合と、窒化チタン膜にCMPを施してからその上にイリジウム膜を形成した場合のそれぞれにおいて、イリジウムの配向の強度をXRD(X Ray Diffraction)により調査した。
【０１２３】
特に、図１２はイリジウムの(111)方向と(200)方向の配向の強度ついて、そして図１３は(222)方向の配向の強度について調査して得られたものである。なお、これらの図の横軸におけるθはX線の回折方向を示し、縦軸はX線のカウント数を示す。
【０１２４】
図１２から明らかなように、CMPを行った場合では、CMPを行わない場合と比較してイリジウムの(111)方向の配向の強度が低下している。
【０１２５】
また、図１３を見ると、CMPを行わない場合では、ロッキングカーブのピークが凡そ一つであり、イリジウムが(222)方向に良好に配向しているのが分かる。これに対し、CMPを行った場合では、ロッキングカーブのピークが二つ表れ、イリジウムに複数の配向が混在し、イリジウムの結晶性が乱れているのが分かる。
【０１２６】
これらの結果より、CMPを行った窒化チタン膜の上にイリジウム膜を形成すると、イリジウム膜の配向が乱れることが明らかとなった。
【０１２７】
この点に鑑み、本実施形態では、既述のようにCMP後の下地導電膜３０上に結晶性導電膜３１を形成し、その上方に下部電極３３ａを形成するようにしたので、CMPに起因する下地導電膜３０の結晶性の乱れを下部電極３３ａが拾わなくなり、下部電極３３ａの結晶性が向上する。
【０１２８】
しかも、上記の結晶性導電膜３１を形成する前と後に、N2Oプラズマ処理を行ったので、結晶性導電膜３１の結晶性が良好となり、その結晶性導電膜３１の作用によって下部電極３３ａの結晶性をより一層高めることが可能となる。
【０１２９】
また、本実施形態では、第１導電性プラグ２５の構成材料として、ロジック用半導体装置等において従来から広く使用されているタングステンを使用しており、その材料を変更する必要が無い。これにより、今まで蓄積されている半導体装置の設計資産を活かして第１導電性プラグ２５を設計することができ、第１導電性プラグ２５を新たに設計するのに要する労力やコストを削減することができる。
【０１３０】
以下に、本発明の特徴を付記する。
【０１３１】
（付記１） 半導体基板と、
前記半導体基板の表層に形成された不純物拡散領域と、
前記半導体基板上に形成され、前記不純物拡散領域の上にホールを備えた絶縁膜と、
前記ホール内に形成されて前記不純物拡散領域と電気的に接続された導電性プラグと、
前記導電性プラグ上とその周囲の前記絶縁膜上に形成され、上面が平坦な下地導電膜と、
前記下地導電膜の上に形成された結晶性導電膜と、
前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層して形成されたキャパシタと、
を有することを特徴とする半導体装置。
【０１３２】
（付記２） 前記下地導電膜は、タングステン膜、シリコン膜、窒化チタン膜、及び銅膜のいずれかであることを特徴とする付記１に記載の半導体装置。
【０１３３】
（付記３） 前記結晶性導電膜は、窒化チタン膜であることを特徴とする付記１に記載の半導体装置。
【０１３４】
（付記４） 前記導電性プラグの上面の高さが、前記絶縁膜の上面の高さよりも低いことを特徴とする付記１に記載の半導体装置。
【０１３５】
（付記５） 半導体基板の表層に不純物拡散領域を形成する工程と、
前記半導体基板の上に絶縁膜を形成する工程と、
前記不純物拡散領域の上の前記絶縁膜にホールを形成する工程と、
前記絶縁膜の上面と前記ホール内とに、プラグ用導電膜を形成する工程と、
前記プラグ用導電膜を研磨して前記ホール内にのみ残し、該ホール内の該プラグ用導電膜を前記不純物拡散領域と電気的に接続された導電性プラグとする工程と、
前記絶縁膜と前記導電性プラグのそれぞれの上面に下地導電膜を形成する工程と、
前記下地導電膜の上面を研磨して平坦化する工程と、
前記下地導電膜の上に結晶性導電膜を形成する工程と、
前記結晶性導電膜の上に、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３６】
（付記６） 前記下地導電膜の上面を平坦化した後に、該下地導電膜の上面を窒素含有プラズマに曝す工程、又は前記結晶性導電膜の上面を窒素含有プラズマに曝す工程を行うことを特徴とする付記５に記載の半導体装置の製造方法。
【０１３７】
（付記７） 前記窒素含有プラズマはN2Oプラズマであることを特徴とする付記６に記載の半導体装置の製造方法。
【０１３８】
（付記８） 前記結晶性導電膜を形成する工程は、前記下地導電膜上にチタン膜を形成する工程と、窒素含有雰囲気内において前記チタン膜を加熱して窒化する工程とを有することを特徴とする付記５に記載の半導体装置の製造方法。
【０１３９】
（付記９） 前記結晶性導電膜を形成した後に、該結晶性導電膜の上に酸素バリアメタル膜を形成する工程を有し、前記キャパシタを形成する工程において、前記酸素バリアメタル膜の上に前記キャパシタを形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０１４０】
（付記１０） 前記キャパシタを形成した後に、前記キャパシタ誘電体膜に対して酸素含有雰囲気中でアニールを行う工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１４１】
（付記１１） 前記アニール行う工程の後に、前記キャパシタで覆われていない部分の前記酸素バリアメタル膜、前記結晶性導電膜、及び前記下地導電膜をエッチバックして、これらの膜を前記キャパシタの下に島状に残す工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１４２】
（付記１２） 前記キャパシタを形成した後に、該キャパシタ上と前記酸素バリアメタル上とにキャパシタ保護絶縁膜を形成する工程を有し、
前記酸素バリアメタル膜をエッチバックする工程において、前記キャパシタ保護絶縁膜もエッチバックして前記キャパシタの側面にのみ前記キャパシタ保護絶縁膜を残すことを特徴とする付記１１に記載の半導体装置の製造方法。
【０１４３】
（付記１３） 前記キャパシタ保護絶縁膜としてアルミナ膜を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１４４】
（付記１４） 前記エッチバックは、CF4ガスとO2ガスとを含むエッチングガスを使用するドライエッチング、又はH2O2、NH3OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより行われることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１４５】
（付記１５） 前記酸素バリアメタル膜として、窒化チタンアルミニウム膜、窒化チタン膜、イリジウム膜、酸化イリジウム膜、プラチナ膜、ルテニウム膜、及びSRO(SrRuO3)膜のいずれかであることを特徴とする付記９に記載の半導体装置の製造方法。
【０１４６】
（付記１６） 前記下地導電膜として、タングステン膜、シリコン膜、窒化チタン膜、及び銅膜のいずれかを形成することを特徴とする付記５に記載の半導体装置の製造方法。
【０１４７】
（付記１７） 前記結晶性導電膜として窒化チタン膜を形成することを特徴とする付記５に記載の半導体装置の製造方法。
【符号の説明】
【０１４８】
１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１３…ゲート絶縁膜、１４…ゲート電極、１５ａ、１５ｂ…第１、第２ソース／ドレインエクステンション、１６…絶縁性サイドウォール、１７ａ、１７ｂ…第１、第２ソース／ドレイン領域、１８…高融点金属シリサイド層、１９…カバー絶縁膜、２０…第１絶縁膜、２０ａ…第１コンタクトホール、２３…グルー膜、２４…プラグ用導電膜、２５…導電性プラグ、３０…下地導電膜、３１…結晶性導電膜、３２…酸素バリアメタル膜、３３…第１導電膜、３１ａ…下部電極、３４…強誘電体膜、３４ａ…キャパシタ誘電体膜、３５…第２導電膜、３５ａ…上部電極、３６…第１マスク材料層、３７…第２マスク材料層、３８…ハードマスク、４０…第１キャパシタ保護絶縁膜、４２…第２キャパシタ保護絶縁膜、４３…第２絶縁膜、４３ａ…ホール、４５…第２導電性プラグ、４６…酸化防止絶縁膜、４７ａ…一層目金属配線、４７ｂ…ビット線用金属パッド。
【図１】
2011091456.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011091456.tif 000010
【図９】
2011091456.tif 000011
【図１０】
2011091456.tif 000012
【図１１】
2011091456.tif 000013
【図１２】
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【図１３】
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