(57)【要約】【課題】従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置を提供する。【解決手段】基準濃度層４及び低濃度層３から構成されるドリフト層５と、ゲート電極構造２０と、一対のソース領域８ａ，８ｂと、一対のベース領域７ａ，７ｂと、該ベース領域７ａ，７ｂの下部における基準濃度層４内に設けられた空乏層伸長領域６ａ，６ｂとを有し、空乏層伸長領域６ａ，６ｂが、当該空乏層伸長領域６ａ，６ｂの下面が低濃度層３及び基準濃度層４の界面位置より深く、かつ、低濃度層３に入り込んで形成されている半導体装置であって、基準濃度層４の表面には、基準濃度層４が含有する濃度よりも高い濃度のｎ型不純物を含有し、スイッチオフ時における「ｄＶＤＳ／ｄｔ」を低減するための「ｄＶＤＳ／ｄｔ」低減用拡散層３０が形成されている半導体装置１０。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物を第１基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第１基準濃度よりも低い濃度で前記第１導電型不純物を含む低濃度層から構成されるドリフト層と、
前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、
前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第１基準濃度よりも高い濃度の第１導電型不純物を含む一対の第１導電型半導体領域と、
当該第１導電型半導体領域各々を囲み、第２導電型不純物を第２基準濃度で含む一対のベース領域と、
前記第１導電型半導体領域及び前記ベース領域に電気的に接続された第１電極と、
該ベース領域の下部における前記基準濃度層内に設けられ、前記第２基準濃度より低い濃度の第２導電型不純物を含む空乏層伸長領域とを有し、
前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、
前記基準濃度層の表面には、前記基準濃度層が含有する濃度よりも高い濃度の第１導電型不純物を含有し、スイッチオフ時における「ｄＶＤＳ／ｄｔ」を低減するための「ｄＶＤＳ／ｄｔ」低減用拡散層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面よりも浅い領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面の深さの１／２の深さよりも浅い領域に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記ベース領域が含有する第２導電型不純物の濃度よりも低い濃度の第１導電型不純物を含有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記第１導電型半導体領域は、ソース領域であり、
前記第１電極は、ソース電極であり、
前記半導体装置は、前記低濃度層の下面に設けられ、前記第１基準濃度より高い濃度で第１導電型不純物を含むドレイン層と、
該ドレイン層の下面に設けられ、前記第１電極との間で電圧が印加されるドレイン電極とをさらに有し、
前記半導体装置は、ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれかに記載の半導体装置において、
前記第１導電型半導体領域は、エミッタ領域であり、
前記第１電極は、エミッタ電極であり、
前記半導体装置は、前記低濃度層の下面に設けられ、第２導電型不純物を含むコレクタ層と、
該コレクタ層の下面に設けられ、前記第１電極との間で電圧が印加されるコレクタ電極とを有し、
前記半導体装置は、ＩＧＢＴであることを特徴とする半導体装置。
【請求項７】
請求項１〜４のいずれかに記載の半導体装置において、
前記第１導電型半導体領域は、エミッタ領域であり、
前記第１電極は、エミッタ電極であり、
前記半導体装置は、前記低濃度層の下面に設けられ、前記第１電極との間で電圧が印加されるバリアメタル層を有し、
前記半導体装置は、ショットキー接合を有するＩＧＢＴであることを特徴とする半導体装置。
【請求項８】
第１導電型の不純物を含む低濃度層を含む半導体基板を用いて請求項１に記載の半導体装置を形成する製造方法であって、
前記低濃度層の不純物濃度より高い第１基準濃度により、第１導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成する工程と、
第２導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する工程と、
前記空乏層伸長領域に注入された第２導電型の不純物を活性化するための熱拡散を行う拡散工程と、
前記第１導電型の不純物を、前記基準濃度層へ注入し、熱拡散して前記「ｄＶＤＳ／ｄｔ」低減用拡散層を形成する工程と、
前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成する工程と、
前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第２基準濃度により、第２導電型の不純物を注入し、熱拡散を行いベース領域を形成する工程と、
前記ゲートパターンを第１導電型半導体領域を形成するためのマスクとして用い、第１導電型の不純物を前記第１基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第１導電型半導体領域を形成する工程とを有し、
前記空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、前記低濃度層に入り込む深さに形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記半導体装置は、ＭＯＳＦＥＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第１導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記半導体装置は、ＩＧＢＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第２導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記半導体装置は、ＩＧＢＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、
前記低濃度層の下面にバリアメタル層を形成する工程をさらに有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置が知られている（例えば、特許文献１参照。）。図８は、そのような従来の半導体装置９０の断面図である。
【０００３】
従来の半導体装置９０は、パワーＭＯＳＦＥＴであって、図８に示すように、ｎ型不純物（第１導電型不純物）を第１基準濃度で含む基準濃度層４及び当該基準濃度層４の下面に設けられ第１基準濃度よりも低い濃度でｎ型不純物を含む低濃度層３から構成されるドリフト層５と、基準濃度層４の上面にゲート絶縁膜９を介して形成されたゲート電極（ゲート電極構造２０のポリシリコン層１１）と、基準濃度層４の表面において、該ゲート電極構造２０のそれぞれの端部の近傍に設けられ、第１基準濃度よりも高い濃度のｎ型不純物を含む一対のソース領域（第１導電型半導体領域）８ａ，８ｂと、当該ソース領域８ａ，８ｂ各々を囲み、ｐ型不純物（第２導電型不純物）を第２基準濃度で含む一対のベース領域７ａ，７ｂと、ソース領域８ａ，８ｂ及びベース領域７ａ，７ｂに電気的に接続されたソース電極（第１電極）１４と、該ベース領域７ａ，７ｂの下部における基準濃度層４内に設けられ、第２基準濃度より低い濃度のｐ型不純物を含む空乏層伸長領域６ａ，６ｂと、低濃度層３の下面に設けられ、第１基準濃度より高い濃度でｎ型不純物を含むドレイン層２と、該ドレイン層２の下面に設けられ、ソース電極１４との間で電圧が印加されるドレイン電極１とを有し、空乏層伸長領域６ａ，６ｂが、当該空乏層伸長領域６ａ，６ｂの下面が低濃度層３及び基準濃度層４の界面位置より深く、かつ、低濃度層３に入り込んで形成されている。
【０００４】
従来の半導体装置９０によれば、ベース領域７ａ，７ｂの側面が空乏層伸長領域６ａ，６ｂで覆われてないため、対向するベース領域７ａ，７ｂ間の間隔を従来よりも狭くすることができ、従来（例えば、特許文献２参照。）よりも半導体装置を微細化することが可能となる。また、従来の半導体装置９０によれば、ベース領域７ａ，７ｂの側面が空乏層伸長領域６ａ，６ｂで覆われてないため、対向するベース領域７ａ，７ｂ間の間隔を従来よりも狭くしたとしても、半導体装置のオン抵抗を増加させることがない。
【０００５】
また、従来の半導体装置９０によれば、ベース領域７ａ，７ｂの側面を空乏層伸長領域６ａ，６ｂで覆う必要がないため、ｐ不純物を広域にわたって注入する必要がなく、第１基準濃度との兼ね合いにより指向性を有してｐ型不純物を深く注入することができ、ベース領域７ａ，７ｂの拡散層底部の直下に空乏層伸長領域６ａ，６ｂを十分な厚さの拡散層として伸長させることができる。このため、逆バイアス時にＰＮ接合から拡がる空乏層を空乏層伸長領域６ａ，６ｂに十分に伸長させることができる。その結果、伸長する空乏層により電界を十分に緩和することが可能となるため、電界集中によって起こる耐圧の低下を抑制することができ、良好な耐圧特性を得ることができる。
【０００６】
その結果、従来の半導体装置９０は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第ＷＯ２００８／０６９３０９号パンフレット
【特許文献２】特許第３４８４６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置９０においては、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能であるがゆえに、スイッチングスピードが速くなり、このことに起因して、使用条件によってはスイッチオフ時にゲート寄生発振が発生し易くなり、これを抑制するための回路定数を変更する必要が生じる場合があることがわかった。
【０００９】
そこで、本発明は、上記した事情に鑑みてなされたもので、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］本発明の半導体装置は、第１導電型不純物を第１基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第１基準濃度よりも低い濃度で前記第１導電型不純物を含む低濃度層から構成されるドリフト層と、前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第１基準濃度よりも高い濃度の第１導電型不純物を含む一対の第１導電型半導体領域と、当該第１導電型半導体領域各々を囲み、第２導電型不純物を第２基準濃度で含む一対のベース領域と、前記第１導電型半導体領域及び前記ベース領域に電気的に接続された第１電極と、該ベース領域の下部における前記基準濃度層内に設けられ、前記第２基準濃度より低い濃度の第２導電型不純物を含む空乏層伸長領域とを有し、前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、前記基準濃度層の表面には、前記基準濃度層が含有する濃度よりも高い濃度の第１導電型不純物を含有し、スイッチオフ時における「ｄＶＤＳ／ｄｔ」を低減するための「ｄＶＤＳ／ｄｔ」低減用拡散層が形成されていることを特徴とする。
【００１１】
本発明の半導体装置によれば、基準濃度層の表面には、基準濃度層が含有する濃度よりも高い濃度の第１導電型不純物を含有する「ｄＶＤＳ／ｄｔ」低減用拡散層が形成されているため、スイッチオフ時には、当該「ｄＶＤＳ／ｄｔ」低減用拡散層の働きにより、ゲート酸化膜及びベース領域から「ｄＶＤＳ／ｄｔ」低減用拡散層へ空乏層が拡がりにくくなるため、ゲート・ドレイン間の帰還容量Ｃｒｓｓが従来のようには急激に下がらなくなる。その結果、ドレイン・ソース間の電圧ＶＤＳが従来のようには急激に上がらなくなり、スイッチオフ時のゲート寄生発振が発生し難くなる。
【００１２】
また、本発明の半導体装置によれば、基本構造としては、従来の半導体装置と同様の構造を有するため、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。
【００１３】
また、本発明の半導体装置によれば、ゲート電極直下の抵抗が低くなるため、従来の半導体装置よりも、半導体装置のオン抵抗を低減することができる。
【００１４】
その結果、本発明の半導体装置は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有し、さらには、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置となる。
【００１５】
［２］本発明の半導体装置においては、前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面よりも浅い領域に形成されていることが好ましい。
【００１６】
このような構成とすることにより、「ｄＶＤＳ／ｄｔ」低減用拡散層を形成することに起因して基準濃度層がそれ程薄くなることがなくなり、半導体装置全体としての良好な耐圧特性を維持することが可能となる。
【００１７】
［３］本発明の半導体装置においては、前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記基準濃度層の表面における前記ベース領域の下面の深さの１／２の深さよりも浅い領域に形成されていることが好ましい。
【００１８】
このような構成とすることにより、基準濃度層を上記［２］の場合よりも厚くすることが可能となるため、半導体装置全体としての良好な耐圧特性を維持することが可能となる。
【００１９】
［４］本発明の半導体装置においては、前記「ｄＶＤＳ／ｄｔ」低減用拡散層は、前記ベース領域が含有する第２導電型不純物の濃度よりも低い濃度の第１導電型不純物を含有することが好ましい。
【００２０】
このような構成とすることにより、本発明の半導体装置を製造する際に、「ｄＶＤＳ／ｄｔ」低減用拡散層とベース領域との干渉を考慮することが不要となり、製造工程を単純なものにすることが可能となる。
【００２１】
［５］本発明の半導体装置においては、前記第１導電型半導体領域は、ソース領域であり、前記第１電極は、ソース電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第１基準濃度より高い濃度で第１導電型不純物を含むドレイン層と、該ドレイン層の下面に設けられ、前記第１電極との間で電圧が印加されるドレイン電極とをさらに有し、前記半導体装置は、ＭＯＳＦＥＴであってもよい。
【００２２】
［６］本発明の半導体装置においては、前記第１導電型半導体領域は、エミッタ領域であり、前記第１電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、第２導電型不純物を含むコレクタ層と、該コレクタ層の下面に設けられ、前記第１電極との間で電圧が印加されるコレクタ電極とを有し、前記半導体装置は、ＩＧＢＴであってもよい。
【００２３】
［７］本発明の半導体装置においては、前記第１導電型半導体領域は、エミッタ領域であり、前記第１電極は、エミッタ電極であり、前記半導体装置は、前記低濃度層の下面に設けられ、前記第１電極との間で電圧が印加されるバリアメタル層を有し、前記半導体装置は、ショットキー接合を有するＩＧＢＴであってもよい。
【００２４】
［８］本発明の半導体装置の製造方法は、第１導電型の不純物を含む低濃度層を含む半導体基板を用いて請求項１に記載の半導体装置を形成する製造方法であって、前記低濃度層の不純物濃度より高い第１基準濃度により、第１導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成する工程と、第２導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する工程と、前記空乏層伸長領域に注入された第２導電型の不純物を活性化するための熱拡散を行う拡散工程と、前記第１導電型の不純物を、前記基準濃度層へ注入し、熱拡散して前記「ｄＶＤＳ／ｄｔ」低減用拡散層を形成する工程と、前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成する工程と、前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第２基準濃度により、第２導電型の不純物を注入し、熱拡散を行いベース領域を形成する工程と、前記ゲートパターンを第１導電型半導体領域を形成するためのマスクとして用い、第１導電型の不純物を前記第１基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第１導電型半導体領域を形成する工程とを有し、前記空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、前記低濃度層に入り込む深さに形成されていることを特徴とする。
【００２５】
このような方法とすることにより、本発明の半導体装置（上記［１］に記載の半導体装置）を製造することが可能となる。
【００２６】
［９］本発明の半導体装置の製造方法においては、前記半導体装置は、ＭＯＳＦＥＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第１導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることが好ましい。
【００２７】
このような方法とすることにより、本発明の半導体装置（上記［５］に記載の半導体装置）を製造することが可能となる。
【００２８】
［１０］本発明の半導体装置の製造方法においては、前記半導体装置は、ＩＧＢＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第２導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることが好ましい。
【００２９】
このような方法とすることにより、本発明の半導体装置（上記［６］に記載の半導体装置）を製造することが可能となる。
【００３０】
［１１］本発明の半導体装置の製造方法においては、前記半導体装置は、ＩＧＢＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、前記低濃度層の下面にバリアメタル層を形成する工程をさらに有することが好ましい。
【００３１】
このような方法とすることにより、本発明の半導体装置（上記［７］に記載の半導体装置）を製造することが可能となる。
【図面の簡単な説明】
【００３２】
【図１】実施形態に係る半導体装置１０の断面図である。
【図２Ａ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｂ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｃ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｄ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｅ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｆ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｇ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｈ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｉ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｊ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｋ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｌ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｍ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｎ】実施形態に係る半導体装置の製造方法における工程図である。
【図２Ｏ】実施形態に係る半導体装置の製造方法における工程図である。
【図３】実施形態に係る半導体装置１０の特性を示す図である。
【図４】実施形態に係る半導体装置１０の効果を説明するために示す図である。
【図５】実施形態に係る半導体装置１０の作用を説明するために示す図である。
【図６】変形例１に係る半導体装置１０ａの断面図である。
【図７】変形例２に係る半導体装置１０ｂ断面図である。
【図８】従来の半導体装置９０の断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。
【００３４】
１．半導体装置１０の構成
図１は、実施形態に係る半導体装置１０の断面図である。
実施形態に係る半導体装置１０は、ゲート電極に印加する電圧によって電流を制御するＭＯＳＦＥＴ（電界効果型トランジスタ）であり、該ＭＯＳＦＥＴとして構成が並列的に配置され、複数のＭＯＳＦＥＴ構成を備えている。なお、並列配置された各ＭＯＳＦＥＴ構成は、同一の構成であることから、本実施形態ではＭＯＳＦＥＴ構成の一つを代表例に以降の説明を行なう。
【００３５】
実施形態に係る半導体装置１０は、図１に示すように第１導電型不純物としてのｎ型不純物を所定の第１基準濃度で含む基準濃度層４及び当該基準濃度層４に比較して低濃度のｎ型不純物を含む低濃度層３からなるドリフト層５と、基準濃度層４の表面上に形成されるゲート電極構造２０とを有している。また、このゲート電極構造２０の形成された基準濃度層４の表面近傍に、所定の離間間隔を有してゲート電極構造２０の対向する端部近傍の半導体基板表面に、それぞれ設けられた一対の拡散領域であり、第１基準濃度より高い濃度のｎ型不純物を含むソース領域（第１導電型半導体領域）８ａ，８ｂが形成されている。そして、このソース領域８ａ，８ｂそれぞれと低濃度層３との間には、このソース領域８ａ，８ｂ各々を覆う拡散層として、第２導電型不純物としてのｐ型不純物を第２基準濃度にて含んだベース領域７ａ、７ｂそれぞれが形成されている。
【００３６】
さらに、実施形態による半導体装置１０は、上記ベース領域７ａ、７ｂ各々の拡散層の底面領域にｐ型不純物を第２基準濃度より低濃度で含んだ空乏層伸張領域６ａ、６ｂがそれぞれ設けられている。ここで、底面領域とは、例えば、ベース領域７ａ，７ｂの拡散層の場合、半導体基板表面に対して平行となる、ベース領域７ａ，７ｂにおける拡散層底部の平面領域の面を示している。上記空乏層伸張領域６は、拡散層の下面が基準濃度層４と低濃度層３との界面に対して、低濃度層３側に食い込む形状、すなわち、上記拡散層下面（空防伸張領域６及び低濃度層３の界面）が低濃度層３と基準濃度層４との界面位置より深く形成されている。
【００３７】
ソース電極（第１電極）１４は、それぞれ上記ソース領域８ａ、８ｂ及びベース領域７ａ，７ｂに電気的に接続されている。ドレイン電極１は、上記ソース電極１４との間で電圧が印加される電極であり、半導体装置における半導体基板の裏面側に設けられている。また、上記ドレイン電極１と低濃度層３との間には、第１基準濃度より高い濃度でｎ型不純物を含むドレイン層２が設けられている。
【００３８】
上述した構成の実施形態の半導体装置１００においては、上記ソース電極１４及びドレイン電極１との間に電圧が印加され、ゲート電極（ゲート電極構造２０のポリシリコン層１１）に制御電圧を印加することにより、ソース領域８に隣接するソース領域８を覆うベース領域７にチャネル（反転層）が形成され、ソース電極１４とドレイン電極１との間にドリフト層５及びドレイン層２を介して電流が流れる。
【００３９】
また、上記ドリフト層５の基準濃度層４は、ｎ型不純物として例えばリンを１×１０１６ｃｍ−３の表面濃度で含み、層の厚さが約５〜７μｍで形成されている。また、低濃度層３は、ｎ型不純物として例えばリンを３×１０１４ｃｍ−３の濃度で含み、層の厚さが約４０μｍで形成されている。また、ドレイン層２は、ｎ型不純物として、例えばリン又はアンチモンを１×１０２０ｃｍ−３の濃度で含み、層の厚さが約２００〜３００μｍで形成されている。
【００４０】
ソース電極１４各々は、位置Ａにおいて、アルミニウムを主とする材料により形成されており、例えば４μｍの厚さ寸法を有して形成されている。また、ドレイン電極１は、Ｔｉ−Ｎｉ−Ａｇなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍを有するように形成されている。
【００４１】
ゲート電極構造２０は、図１に示すように、基準濃度層４の表面上に形成されており、その形成位置が、基準濃度層４の表面近傍に形成された一対のソース領域８において離間する位置に対応する基準濃度層４の表面上に形成されている。
【００４２】
ゲート電極構造２０は、順に積層されたゲート酸化膜９及びポリシリコン層１１を有し、さらに積層するこれらの表面を覆う酸化膜１２を有している。積層するゲート酸化膜９及びポリシリコン層１１の表面を覆う酸化膜１２は、ソース領域８上の一部に渡って延在しており、当該酸化膜１２上には絶縁性を有する層間絶縁膜としてのＰＳＧ１３が形成されている。ＰＳＧ１３を形成することで、後述するソース電極１４及びゲート電極２０が電気的に接続することを防止することができる。
【００４３】
ところで、ゲート電極構造２０のゲート酸化膜９は例えば０．１μｍの厚さ寸法、ポリシリコン層１１は例えば０．５μｍの厚さ寸法で形成されている。また酸化膜１２は例えば０．０５μｍの厚さ寸法、ＰＳＧ１３は例えば１μｍの厚さ寸法を有して形成されている。
【００４４】
ゲート電極構造２０直下の基準濃度層４の表面近傍において離間して対向するソース領域８ａ，８ｂは、約４〜６μｍの離間間隔を有して形成されており、該ソース領域８ａ，８ｂは、ｎ型不純物として例えば砒素（Ａｓ）を、２×１０２０ｃｍ−３の表面濃度で含んでおり、約０．３μｍの深さ寸法を有して形成されている。
【００４５】
ソース領域８ａ，８ｂを覆うベース領域７ａ，７ｂは、ドリフト層５の基準濃度層４を介して対向しており、当該ベース領域７ａ，７ｂはｐ型不純物として例えばホウ素（Ｂ）を３×１０１７ｃｍ−３の表面濃度で含み、約２〜２．５μｍの深さ寸法を有して形成されている。
【００４６】
ベース領域７ａ，７ｂ及び該ベース領域７ａ，７ｂの底面下に形成される空乏層伸長領域６ａ，６ｂは、ゲート電極構造２０直下のドリフト層５を介して対向するように形成されている。ベース領域７ａと７ｂとの間隔、すなわちベース領域７ａ，７ｂ間に挟まれたドリフト層５の横幅寸法を、離間間隔（対向距離）とし、以下の説明を行う。
【００４７】
ところで、対向する空乏層伸長領域６ａの一方の端部、すなわちドリフト層５を介して空乏層伸長領域６ｂと対向する側の端部は、離間間隔の中点（中間位置Ｂ）と当該空乏層伸長領域６のドリフト層５を介して対向してない他方の空乏層伸長領域６ｂの端部Ｅとの中点（基準位置Ｃ）付近に位置するように形成されている。この端部Ｅは、図１に示す複数のＭＯＳＦＥＴが連続して形成されている折り返し点である。すなわち、端部Ｅは、図１のＭＯＳＦＥＴと、このＭＯＳＦＥＴの左側に連続して形成されている他のＭＯＳＦＥＴと共通のベース領域７ａの中心点となる。同様に、図１のＭＯＳＦＥＴの右側に隣接する他のＭＯＳＦＥＴも、ベース領域７ｂを共通に使用している。より具体的には図１に示すように、当該ゲート電極２０の横幅寸法の１／２の中点Ｂから当該半導体装置１０の端までの距離を１とするとき、その距離の１／２となる位置Ｃ（基準位置）付近に空乏層伸長領域６の一方の端部が形成されている。
【００４８】
さらに詳細に説明すると、位置Ｃ付近に形成される空乏層伸長領域６ａ，６ｂは、半導体装置の断面を示す図１において、ベース領域７ａ，７ｂ底面下の上面側が位置Ｃより当該半導体装置の内側（位置Ｂ側の方向）に位置するように形成され、当該空乏層伸長領域６ａの下面側が、位置Ｃより当該半導体装置１０の外側（位置Ｄの方向）に位置するよう湾曲を有して形成されている。すなわち、ソース電極１４及びドレイン電極１間に電圧が印加され、ＭＯＳＦＥＴがオフ状態の場合、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合し、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合するように構成されている。
【００４９】
また、湾曲形状を有する空乏層伸長領域６ａ，６ｂの端部は、緩やかな湾曲形状より、できるだけ急峻な湾曲形状を有するように形成することが好ましく、より好ましくは上面側と下面側を除いては図１の位置Ｃに示す垂線に出来るだけ沿い、上面側で僅に位置Ｃより当該半導体装置の内側（位置Ｂ側）に位置し、かつ下面側で僅に位置Ｃより当該半導体装置の外側（位置Ｃ側）に位置する、いわゆる和菜切り包丁の切先に似た形状とし、対向する面を平行とすることが好ましい。上述のように、空乏層伸長領域６ａ，６ｂを形成することにより、従来の構造に比較して、空乏層伸長領域６ａ，６ｂの対向距離を広く確保することができ、半導体装置のオン状態の場合、電子（キャリア）が移動する領域を広くすることができ、半導体装置のオン抵抗を低下させることができる。
【００５０】
前記した形状により、ドリフト層５を介して互いに対向する空乏層伸長領域６ａ，６ｂの離間間隔は、図１に示すように、空乏層伸長領域６ａ，６ｂを形成する拡散層の湾曲部に対応し、上面側から下面側に向かうに従い、次第に離間間隔が増加する。
【００５１】
また、空乏層伸長領域６ａ，６ｂは、ｐ型不純物として例えばホウ素を約７×１０１６〜１０×１０１６ｃｍ−３の表面濃度で含み、約７〜８μｍの深さ寸法を有している。また、該空乏層伸長領域６ａ，６ｂは、下面までの深さ寸法（基準濃度層４表面から空乏層伸長領域６の底面までの深さ寸法）は、図１に示すように、ベース領域７の底面までの深さ寸法（基準濃度層４表面からベース領域７の底面までの深さ寸法ｄ）の２倍以上（２ｄ以上）を有するように設計されている。このため、空乏層伸長領域６ａ，６ｂは、対向する低濃度層３との間に逆バイアスが印加された際、低濃度層３との界面から、ベース領域７ａ，７ｂと、低濃度領域３との双方に十分な厚さの空乏層が延び、上記界面における耐圧が向上するように、十分な層厚寸法を有している。
【００５２】
また、基準濃度層４の表面には、基準濃度層４が含有する濃度よりも高い濃度のｎ型不純物（第１導電型不純物）を含有し、スイッチオフ時における「ｄＶＤＳ／ｄｔ」を低減するための「ｄＶＤＳ／ｄｔ低減用拡散層」３０が形成されている。「ｄＶＤＳ／ｄｔ」低減用拡散層３０は、基準濃度層４の表面におけるベース領域７ａ，７ｂの下面の深さよりも浅い領域に形成されている。また、「ｄＶＤＳ／ｄｔ」低減用拡散層３０は、ベース領域７ａ，７ｂが含有するｐ型不純物（第２導電型不純物）の濃度よりも低い濃度のｎ型不純物（第１導電型不純物）を含有する。具体的には、「ｄＶＤＳ／ｄｔ」低減用拡散層３０は、リンを約１．１×１０１６〜３×１０１６ｃｍ−３の濃度で含み、層の厚さが約１．０〜２．０μｍで形成されている。
【００５３】
２．半導体装置の製造方法
次に、本発明の半導体装置１０の製造方法を図２Ａ〜図２Ｏを用いて説明する。
【００５４】
先ず、ｎ型不純物として例えばアンチモン又はリンを１×１０２０ｃｍ−３の濃度で含む層と、層上にｎ型不純物として例えばリンを３×１０１４ｃｍ−３の濃度で含む層とが積層された半導体基板を用意する。用意した半導体基板の下層はドレイン層２のための層であり、上層はドリフト層５のための層である。尚、現段階において、ドリフト層５の基準濃度層４は未だ形成されていない（図２Ａ）。
【００５５】
用意した上記半導体基板の表面に対し、基準濃度領域４を形成するためのｎ型不純物の燐（Ｐ）を１００ｋｅＶのエネルギーにより、ドーズ量４×１０１２〜８×１０１２ｃｍ−２の条件にてイオン注入する（図２Ｂ）。そして、下地酸化膜を形成した後、イオン注入した上記燐の事前拡散を行い、予め所定の深さの拡散領域を形成しておく（図２Ｃ）。
【００５６】
下地酸化膜上にレジストを塗布し、フォトリソグラフィを行い、イオン注入を行うマスクパターンを形成する。
上記マスクパターンは空乏層伸長領域６ａ，６ｂを形成するためのものであり、このマスクパターンにおける開口部から不純物がイオン注入される（図２Ｄ）。ところで、当該マスクパターンにおけるイオン注入のための開口は、その開口寸法が所定値以下になるように形成されており、具体的には、図１を参照して、ゲート電極構造２０の横幅寸法の１／２の位置Ｂ（中間位置）から当該半導体装置１０の端部Ｅまでの距離を１とするとき、その１／４以下になるように形成されており、本実施例では、０．５〜２μｍ（なお、実際の製造では図１に示す半導体装置をすでに述べたように連続してつなげて配置するので、この部分の窓空けは１〜４μｍとなる）の開口寸法を有するようにマスクパターンが形成されている。
【００５７】
なお、前記したマスクパターンにおけるイオン注入のための開口を１／４以下とする条件は、発明者が実験を繰り返すことで見出したものである。すなわち、このマスクパターンにおける開口部は、位置Ｂと基準位置Ｃとの距離の１／２以上、基準位置Ｃからポリシリコン層１１の方向と逆方向に形成することにより、後述する熱拡散等による不純物拡散面の横方向の端部を、ベース領域７の拡散層の湾曲部に達しない位置に形成することができる。これにより、後に形成される空乏層伸長領域６ａ，６ｂの対向距離が必要以上に狭くなることを抑制し、オン抵抗を維持することができる。
【００５８】
上述したように、空乏層伸長領域６のためのｐ型不純物のホウ素（Ｂ）は、ドーズ量１×１０１３〜４×１０１３ｃｍ−２の条件により、上記マスクパターンをマスクとし、上記基準濃度領域４において一定間隔離にて離れた領域に対してイオン注入される。
【００５９】
なお、前記した開口寸法が１／４以下となるようにパターン加工を施し、前記した注入条件でイオン注入することにより、その後の熱拡散によって形成される空乏層伸長領域６が所望形状に形成され、良好な特性を得ることができることが度重なる実験で確認されている。
【００６０】
後述するｐ層である空乏層伸長領域６ａ，６ｂにおける不純物のホウ素（Ｂ）を活性化させる熱工程において、事前にある程度の深さのｎ型不純物の拡散領域を形成しておくことにより、半導体装置面に平行な方向（横方向）に対するｐ型不純物の拡散を抑制させることができる。これにより、一方の空乏層伸長領域６ａが対向する他方の空乏層伸長領域６ｂとの間隔を、広く、設計値の幅にて形成することができるため、基準濃度領域４の幅が従来例に比較して広く取れ、ＭＯＳＦＥＴのオン抵抗を増加させることがない。また、燐（Ｐ）のイオン注入量とホウ素（Ｂ）のイオン注入量とにおいて、ホウ素（Ｂ）の注入量がイオンの注入量に対して約１桁ほど多いため、燐に比較してホウ素（Ｂ）の拡散速度が速く、空乏層伸長領域６ａ，６ｂをｎ型の基準濃度層４より深く拡散することができる。
【００６１】
その後、注入した不純物を活性化すべく、長時間拡散が行なわれる。これによって、半導体基板に基準濃度層４及び空乏層伸長領域６ａ，６ｂのための領域が形成される（図２Ｅ）。上記基準濃度層４（ｎ層）は、低濃度層３（ｎ−層）より不純物濃度が高く設定されている。また、低濃度層３及び基準濃度層４は、オン状態の場合に、電子が電界により移動するドリフト層５を形成している。
【００６２】
その後、下地酸化膜をエッチングにより除去した後、ｎ型不純物のリン（Ｐ）のイオン注入を、エネルギー量１００ｋｅＶ、ドーズ量５×１０１１〜５×１０１２ｃｍ−２の条件で行う（図２Ｆ）。リンイオンの注入は、後に「ｄＶＤＳ／ｄｔ」低減用拡散層３０となる層３０’を形成するためのものである。
【００６３】
その後、新たに、ゲート酸化膜９となる酸化膜を形成する（図２Ｇ）。このとき、イオン注入されたリンの拡散がある程度起こる（図２Ｇ中符号３０’’参照。）。
その後、当該酸化膜上に、さらにゲート電極を形成するためのポリシリコン層を形成し、さらにその後、所定の位置にゲート電極を形成すべく、レジストを塗布し、ゲート電極のパターンを形成するマスクによるフォトリソグラフィ（写真工程）を行い、ポリシリコンをエッチングするためのレジストパターンを形成する（図２Ｈ）。上記ポリシリコン層のエッチングを、上記レジストパターンをマスクとして、異方性エッチングまたは等方性エッチング等により行う。これにより、所定位置に所定形状のゲート酸化膜９及びゲート電極としてのポリシリコン層１１が形成される（図２Ｉ）。その後、形成に用いた上記レジストを取除く。
【００６４】
その後、上記ポリシリコン層１１をマスクとしてベース領域７ａ，７ｂの拡散層を形成するためのホウ素（Ｂ）を、８０ｋｅＶのエネルギーにより、ドーズ量４×１０１３〜５×１０１３ｃｍ−２の条件にてイオン注入する（図２Ｊ）。
【００６５】
その後、拡散処理（チャネル拡散）を行ないベース領域７ａ，７ｂのための拡散層を形成した後、ポリシリコン層の周囲に酸化膜１２を形成する（図２Ｋ）。これにより、ゲート酸化膜９、ポリシリコン層１１及び酸化膜１２から或るゲート電極構造２０が形成される。なお、上記拡散処理の際には、「ｄＶＤＳ／ｄｔ」低減用拡散層３０となる層３０’からのリンの拡散により、「ｄＶＤＳ／ｄｔ」低減用拡散層３０も形成される。
【００６６】
その後、ソース領域８ａ，８ｂを形成するため、レジストを塗布し、ソース領域形成のマスクによりフォトリソグラフィを行いレジストパターンを形成する。そして、上記ゲート電極２０及び形成したレジストパターンを、マスクとして、ソース領域８ａ，８ｂの拡散層を形成するための砥素（Ａｓ）を、１００ｋｅＶのエネルギーにより、ドーズ量８×１０１５〜１０×１０１５ｃｍ−２の条件にてイオン注入した後（図２Ｌ）、マスクに用いたレジストパターンを除去する。
【００６７】
次に、半導体基板の表面一面に層間絶縁膜の層として、ＰＳＧ（Phosphorus Silicon Glass）１３をＣＶＤ（Chemical Vapor Deposition）で積層形成する。その後、熱処理により、ソース領域８ａ，８ｂの拡散層を形成する拡散処理と、ＰＳＧ１３の焼き締め（膜表面を平坦化させるreflow処理）とを同時に行う（図２Ｍ）。
【００６８】
その後、ベース領域７ａ，７ｂ及びソース領域８ａ，８ｂに対するコンタクトを形成するため、レジストを半導体基板全面に塗布し、コンタクト形成のためのマスクにより、フォトリソグラフィを行い、コンタクトのレジストパターンを形成する。そして、一面に形成したＰＳＧ１３及び酸化膜１２を上記コンタクトのレジストパターンを用いてエッチングし、ベース領域７ａ，７ｂ及びソース領域８ａ，８ｂの一部が露出するようにコンタクトホール２１を、ＰＳＧ１３及び酸化膜１２に対して形成し、その後レジストを除去する（図２Ｎ）。
【００６９】
次に、ＰＳＧ１３が形成された半導体基板の表面に対し、スパッタ法（又は蒸着法）によりＡl（アルミニウム）を堆積し、ソース電極１４（表面電極）を形成する。このソース電極１４は、ソース領域８ａ，８ｂ及びベース領域７ａ，７ｂに対し、コンタクトホール２１内に堆積させたアルミニウムにより電気的に接続されており、かつ層間絶縁層のＰＳＧ１３により、ゲート電極構造２０のポリシリコン層１１と絶縁されている。なお、ゲート電極構造２０のポリシリコン層１１は、ソース電極１４との間で短絡することのないように加工が施された図示されないコンタクトホール内に埋設された導電物を介しで外部と電気的に接続される。
【００７０】
また、ゲート電極構造２０等が形成されていない半導体基板の裏面に対し、スパッタ法（又は蒸着法）により、Ｔｉ−Ｎｉ−Ａｇの多層金属膜を堆積し、ドレイン層２と電気的に接続されたドレイン電極１（裏面電極）を形成する（図２Ｏ）。
以上の工程を経て、実施形態に係る半導体装置１０を形成することができる（図１）。
【００７１】
３．半導体装置１０の効果
図３は、実施形態に係る半導体装置１０の特性を示す図である。図３中、ＶＤＳＳはゲート・ソース間を短絡した状態でドレイン・ソース間に印加できる最大の電圧を示し、ＲｏｎＡは、単位活性領域当りのオン抵抗を示す。なお、比較例１のデータは、特許文献２に記載の半導体装置におけるデータである。
【００７２】
図４は、実施形態に係る半導体装置１０の効果を説明するために示す図である。図４中、符号ｔ２はスイッチオフ時を示す。図４（ａ）はゲート制御電圧を示す図であり、図４（ｂ）は比較例２に係る半導体装置（特許文献１に記載の半導体装置９０）におけるドレイン・ソース間電圧ＶＤＳ、ドレイン・ソース間電流ＩＤＳ及びゲート・ソース間電圧ＶＧＳの時間変化を示す図であり、図４（ｃ）は実施形態に係る半導体装置１０におけるドレイン・ソース間電圧ＶＤＳ、ドレイン・ソース間電流ＩＤＳ及びゲート・ソース間電圧ＶＧＳの時間変化を示す図である。
【００７３】
図５は、実施形態に係る半導体装置１０の作用を説明するために示す図である。図５（ａ）は比較例２に係る半導体装置（特許文献１に記載の半導体装置９０）におけるドレイン・ソース間電圧ＶＤＳと、ゲート・ドレイン間の各容量（入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓ）を示す図であり、図５（ａ）は実施形態に係る半導体装置１０におけるドレイン・ソース間電圧ＶＤＳと、ゲート・ドレイン間の各容量（入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓ）を示す図である。
【００７４】
上記した構成を備えた実施形態に係る半導体装置１０は、ソース電極１４及びドレイン電極１間に電圧を印加し、ゲート電極（ゲート電極構造２０のポリシリコン層１１）にオンの制御電圧を印加したとき、すなわちソース電極１４に負極の電圧（負電位）を印加し、ドレイン電極１に正極の電圧（正電位）を印加し、ソース電極１４及びゲート電極間においてゲート電極に正極の電圧を印加し、負極の電圧をソース電極１４に接続したとき、バックゲートとなるベース領域７ａ，７ｂにおいて、ゲート電極との界面に反転層が形成される。
【００７５】
ソース電極１４及びドレイン電極１間に電圧が印加された状態で、反転層が形成されると、ソース電極１４から供給される電子は、ソース領域８ａ，８ｂ、ベース領域７ａ，７ｂの反転層、基準濃度層４、低濃度層３及びドレイン層２を介してドレイン電極１へと順に移勤し、当該電子の移動により、ドレイン電極１からソース電極１４に電流が流れる。
【００７６】
一方、ソース電極１４及びドレイン電極１間に電圧を印加し、ゲート電極（ポリシリコン層１１）にオフ制御電圧を印加したとき、すなわちソース電極１４に負極の電圧及びドレイン電極１に正極の電圧を印加し、ソース電極１４及びゲート電極間に電圧が印加されないようにソース電極１４及びゲート電極間の電圧を０Ｖにした時、ゲート電極に電圧が印加されないことにより、ベース領域７におけるゲート電極との界面に反転層が形成されない。
【００７７】
これにより、ソース電極１４及びドレイン電極１間に印加される電圧により、上述したように、ｐ型のベース領域７ａ，７ｂ及び空乏層伸長領域６ａ，６ｂと、ｎ型のドリフト層５との接合部より空乏層が形成される。空乏層はソース電極１４及びドレイン電極１間に印加される電圧に応じて次第に広がり、所定以上の電圧が印加されると、対向する空乏層伸長領域６ａ，６ｂ及びベース領域７ａ，７ｂ間に設けられたドリフト層５の基準濃度層４は広がる空乏層で満たされる。また、空乏層はドリフト層５の低濃度層３においても広がる。
【００７８】
ところで、実施形態に係る半導体装置１０は、ｐ型不純物を低濃度で含み、かつ十分な層厚寸法を有する空乏層伸長領域６ａ，６ｂを備えている。これにより、実施形態に係る半導体装置１０は、ソース電極１４及びドレイン電極１に対して、逆バイアスが印加された際、従来の半導体装置に比較して耐圧を向上させるため、空乏層伸長領域６ａ，６ｂ及び低濃度層３間の電界強度、また空乏層伸長領域６ａ，６ｂ及び基準濃度層４間の電界強度の増加を抑制させるように、空乏層伸長領域６ａ，６ｂ内に空乏層の伸長を促すことを目的としている。上述したように、実施形態に係る半導体装置１０においては、特許文献２のように空乏層の広がりを抑制することを目的としておらず、逆に空乏層の広がる距離を伸ばすことにより、空乏層内の電界強度を緩和させる構造を用いている。
【００７９】
すなわち、実施形態における空乏層伸長領域６ａ，６ｂは、拡散層が十分伸長するように、ｐ型不純物を低濃度で含み、かつ拡散層の厚さが従来例に比較して、より半導体装置表面からの距離、例えばベース領域７ａ，７ｂの深さの２倍以上の十分な深さ寸法を有している。これにより、実施形態においては、上記空乏層伸長領域６ａ，６ｂに広がる空乏層を、電界強度を緩和させるために十分に伸長させることができ、伸長する空乏層により電界を緩和することができる。これにより、実施形態に係る半導体装置１０によれば、電界集中によって起こる耐圧の低下を改善することができ、良好な耐圧特性を得ることができる。
【００８０】
そのため、ソース電極１４及びドレイン電極１間に対し、逆バイアスが印加された場合、空乏層伸長領域６ａ，６ｂ及び低濃度層３の界面から、空乏層伸長領域６ａ，６ｂ及び低濃度層３双方に対して空乏層（空乏層Ｃ）が延びる。この空乏層は、印加される逆バイアスの電圧が増加するにつれて延びる距離も増加する。このとき、同様に、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ａ）が伸び、また、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ｂ）が伸び、中間位置Ｂにて接合する。したがって、従来のように極端に電界が集中する部分を無くすことにより、すなわち、上記空乏層Ａ、空乏層Ｂ及び空乏層Ｃ各々における電界強度を同様の数値にて増加させていくことにより、半導体装置１０全体の耐圧を増加させることができる。そのため、実施形態に係る半導体装置１０によれば、各ＰＮ接合部分の電界の上昇をほぼ同様とすることができ、半導体装置全体の耐圧を、オン抵抗を増加させずに向上させることができる。
【００８１】
なお、上述した半導体装置の構造における各種の設定条件は、発明者が実際のデバイスを作成し、デザインルール及び濃度をパラメータとして、実験を繰り返すことで見出したものである。上記設定条件に基づいて製造された半導体装置は、ベース領域７ａ，７ｂの側面を空乏層伸長領域６ａ，６ｂで覆わなくとも、ゲート・ソース間を短絡した状態でドレイン・ソース間に印加できる最大の電圧（以降、ＶＤＳＳと略称する）を高くすることができ、かつ単位活性領域当りのオン抵抗（以降、ＲｏｎＡと略称する）を低く、図３に示すような良好な特性を得ることができる。
【００８２】
上述したように、実施形態に係る半導体装置１０は、空乏層伸長領域６ａ，６ｂをベース領域７ａ，７ｂの対向する端部（拡散層の湾曲領域を含む）に設けないことにより、従来の半導体装置のベース領域の側面に空乏層伸長領域（特許文献２の電界緩和層）を形成する場合と異なり、ソース領域８ａ，８ｂを覆うベース領域７ａ，７ｂ間の離間間隔を狭めることができ、これによりオン抵抗を増加させずに維持したままで微細化を図ることができる。すなわち、実施形態に係る半導体装置１０は、ゲート電圧が０Ｖで、ソース電極１４とドレイン電極１との間に印加された逆バイアスの電圧が増加する過程において、ベース領域７ａ，７ｂと基準濃度領域４との界面から空乏層Ａが伸び、空乏層伸長領域６ａ，６ｂと基準濃度領域４との界面から空乏層Ｂが伸び、空乏層伸長領域６ａ，６ｂと低濃度層３との界面から空乏層Ｃが伸びる際、各空乏層Ａ、Ｂ及びＣのそれぞれ対応するＰＮ接合が絶縁破壊を起こす電界強度に達するまで、各空乏層内の電界を同様の強度とするよう空乏層を伸張させる厚さ及び不純物濃度により、ベース領域、空乏層伸張領域、基準濃度層及び低濃度層の各拡散領域が形成されている。
【００８３】
また、実施形態に係る半導体装置１０によれば、基準濃度層４の表面には、基準濃度層４が含有する濃度よりも高い濃度のｎ型不純物を含有する「ｄＶＤＳ／ｄｔ」低減用拡散層３０が形成されているため、スイッチオフ時には、当該「ｄＶＤＳ／ｄｔ」低減用拡散層３０の働きにより、ゲート酸化膜９直及びベース領域７ａ，７ｂから「ｄＶＤＳ／ｄｔ」低減用拡散層３０へ空乏層が拡がりにくくなるため、図５に示すように、ゲート・ドレイン間の帰還容量Ｃｒｓｓが従来のようには急激に下がらなくなる。その結果、図４に示すように、ドレイン・ソース間の電圧ＶＤＳが従来のようには急激に上がらなくなり、スイッチオフ時のゲート寄生発振が発生し難くなる。これにより、「比較例に係る半導体装置９０のように、スイッチオフ時のゲート寄生発振により、ゲート・ソース間電圧ＶＧＳが再びオン電圧の範囲に入ってしまう場合がある」といったことが効果的に抑制されるようになる。
【００８４】
また、実施形態に係る半導体装置１０によれば、基本構造としては、従来の半導体装置９０（特許文献１に記載の半導体装置）と同様の構造を有するため、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。
【００８５】
また、実施形態に係る半導体装置１０によれば、ゲート電極２０直下の抵抗が低くなるため、従来の半導体装置９０（特許文献１に記載の半導体装置）よりも、半導体装置のオン抵抗を低減することができる。
【００８６】
その結果、実施形態に係る半導体装置１０は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有し、さらには、従来の半導体装置よりもゲート寄生発振が発生し難い半導体装置となる。
【００８７】
また、実施形態に係る半導体装置１０によれば、「ｄＶＤＳ／ｄｔ」低減用拡散層３０が、基準濃度層４の表面におけるベース領域７ａ，７ｂの下面の深さよりも浅い領域に形成されているため、「ｄＶＤＳ／ｄｔ」低減用拡散層３０を形成することに起因して基準濃度層４がそれ程薄くなることがなくなり、半導体装置全体としての良好な耐圧特性を維持することが可能となる。
【００８８】
また、実施形態に係る半導体装置１０によれば、「ｄＶＤＳ／ｄｔ」低減用拡散層３０が、ベース領域７ａ，７ｂが含有するｐ型不純物（第２導電型不純物）の濃度よりも低い濃度のｎ型不純物（第１導電型不純物）を含有するため、半導体装置を製造する際に、「ｄＶＤＳ／ｄｔ」低減用拡散層３０とベース領域７ａ，７ｂとの干渉を考慮することが不要となり、製造工程を単純なものにすることが可能となる。
【００８９】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。
【００９０】
（１）上記実施形態においては、「ｄＶＤＳ／ｄｔ」低減用拡散層３０は、基準濃度層４の表面におけるベース領域７ａ，７ｂの下面の深さよりも浅い領域に形成されているが、基準濃度層４の表面におけるベース領域７ａ，７ｂの下面の深さの２分の１の深さよりもさらに浅い領域に形成されていてもよい。このようにすることにより、基準濃度層４（「ｄＶＤＳ／ｄｔ」低減用拡散層３０を除く部分）を実施形態の場合よりも厚くすることが可能となるため、半導体装置全体としての良好な耐圧特性を維持することが可能となる。この場合、ｎ型不純物としては、リンに代えて、より小さな拡散係数を有するヒ素又はアンチモンを用いることが好ましい。
【００９１】
（２）上記実施形態においては、「ｄＶＤＳ／ｄｔ」低減用拡散層３０は、ベース領域７ａ，７ｂが含有するｐ型不純物（第２導電型不純物）の濃度よりも低い濃度のｐ型不純物（第１導電型不純物）を含有するが、本発明はこれに限定されるものではない。ベース領域７ａ，７ｂが含有するｐ型不純物（第２導電型不純物）の濃度と同じ濃度又は当該濃度よりも高い濃度のｐ型不純物（第１導電型不純物）を含有してもよい。
【００９２】
（３）上記実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型として本発明を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【００９３】
（４）上記実施形態においては、ＭＯＳＦＥＴからなる半導体装置１０を用いて本発明を説明したが、本発明はこれに限定されるものではない。図６は、変形例１に係る半導体装置１０ａの断面図である。図７は、変形例２に係る半導体装置１０ｂの断面図である。なお、図６及び図７中、符号８ｃ，８ｄはエミッタ領域を示し、符号１４ａはエミッタ電極を示す。また、図６中、符号１ａはコレクタ電極を示し、符号２ａはコレクタ層を示す。また、図７中、符号１ｂはバリアメタル層を示す。図６及び図７に示すように、低濃度層３の下面側にコレクタ層２ａやバリアメタル層１ｂを有する半導体装置１０ａ，１０ｂ（ＩＧＢＴ又はショットキー接合を有するＩＧＢＴ）に本発明を適用することもできる。
【符号の説明】
【００９４】
１…ドレイン電極、１ａ…コレクタ電極、１ｂ…バリアメタル層、２…ドレイン層、２ａ…コレクタ層、３…低濃度層、４…基準濃度層、５…ドリフト層、６ａ，６ｂ…空乏層伸長領域、７ａ，７ｂ…ベース領域、８ａ，８ｂ…ソース領域、８ｃ，８ｄ…エミッタ領域、９…ゲート酸化膜、１０，１０ａ，１０ｂ，９０…半導体装置、１１…ポリシリコン層、１２…酸化膜、１３…ＰＳＧ、１４…ソース電極、１４ａ…エミッタ電極、２０…ゲート電極構造、３０…「ｄＶＤＳ／ｄｔ」低減用拡散層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図４】
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