(57)【要約】      （修正有）【課題】省面積かつ低消費電流で高精度のデータ処理が可能なアナログフロントエンド回路を提供する。【解決手段】アナログフロントエンド回路１０３を構成するＣＤＳ２０９にＰＧＡの一部の機能を実装してＰＧＡでのゲインエラーを極力減らし、残りのＰＧＡの機能をデジタルＰＧＡ２１２に実装して線形的な理論式に近づけ、全体のＰＧＡとして直線的な特性とする。ＣＤＳ２０９は、１つの差動オペアンプとスイッチトキャパシタで構成され、アナログＰＧＡ機能を有し、ＰＧＡ２１２のゲインを制御ブロック２１７からの制御コードによって線形的に変化させる構成とし、ＣＤＳ２０９において、イメージセンサ１０２からの画素データをサンプリングすると共に、この画素データを、具備したアナログＰＧＡ機能により粗く指数関数的に増幅し、その後、ＡＤＣ２１０においてデジタル化した画素データを、デジタルＰＧＡ２１２において線形的に細かく増幅させる。【選択図】図３
2011109352.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサから出力されたイメージ信号を相関二重サンプリングする相関二重サンプリング回路と、
該相関二重サンプリング回路でサンプリングされたイメージ信号をデジタル変換するアナログデジタル変換回路と、
該アナログデジタル変換回路で変換されたデジタル信号を増幅するプログラマブルゲイン増幅回路とを具備し、
上記相関二重サンプリング回路は、差動オペアンプとスイッチトキャパシタで構成され、上記プログラマブルゲイン増幅回路における増幅機能の一部を有する
ことを特徴とするアナログフロントエンド回路。
【請求項２】
請求項１に記載のアナログフロントエンド回路であって、
上記相関二重サンプリング回路が有する増幅機能のゲインは、制御コードによって指数関数的に変化することを特徴とするアナログフロントエンド回路。
【請求項３】
請求項２に記載のアナログフロントエンド回路であって、
上記相関二重サンプリング回路が有する増幅機能のゲインを変化させる制御コードは、
上記プログラマブルゲイン増幅回路における増幅機能のゲインを変化させる制御コードを含む、ＰＧＡ制御コード全体Ｎｂｉｔの内の上位Ａｂｉｔ（Ｎ＞Ａ）を使用することを特徴とするアナログフロントエンド回路。
【請求項４】
請求項３に記載のアナログフロントエンド回路であって、
上記プログラマブルゲイン増幅回路における増幅機能のゲインを変化させる制御コードは、
上記ＰＧＡ制御コード全体Ｎｂｉｔの内の、上記上位Ａｂｉｔに依り、下位Ｂｂｉｔに対して線形的に変化することを特徴とするアナログフロントエンド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサやＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）からの画素データ等を処理するためのアナログフロントエンド回路（ＡＦＥ：Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）に係り、特に、回路構成を簡略化して集積回路の設置面積を減らすのに好適な技術に関するものである。
【背景技術】
【０００２】
ＣＣＤイメージセンサからの画素データを処理する前置回路であるアナログフロントエンド回路（ＡＦＥ）においては、例えば、特許文献１において記載のように、アナログ回路とデジタル回路がオンチップ（ｏｎ−ｃｈｉｐ）化されている。
【０００３】
この特許文献１に記載のアナログフロントエンド回路における技術では、イメージセンサから出力されたイメージ信号を相関二重サンプリングし、サンプリングした画素データを、相関二重サンプリング回路（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）において、ｋビットのゲイン制御信号の上位ｍビットに応答して全体ゲイン範囲を２ｍ段階に増幅し、このサンプル増幅した信号を、プログラマブルゲインアンプ（ＰＧＡ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）において、ゲイン制御信号の下位ｎビットに応答して２ｍ個のサブゲイン範囲のそれぞれを２ｎ段階に増幅する構成とし、このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
【０００４】
以下、図１，２を用いて、この特許文献１に記載の技術の詳細について説明する。
【０００５】
図１に示すように、アナログフロントエンド回路（ＡＦＥ）１０１は、クランプ部（ＣＬＡＭＰ）２０６、デジタルアナログ変換器（ＤＡＣ）２０２、ＣＤＳ２００、デジタルアナログ変換器（ＡＤＣ）２０３、ＰＧＡ２０１、デジタルアナログ変換器（ＤＡＣ）２０５、並列データ入出力部（外部Ｉ／Ｆ）２０４、基準電圧生成回路２０７、制御ブロック２０８を含む。
【０００６】
クランプ部２０６は、ＶＣ端子３００を通じて外部から提供されたクランプ電圧（ＶＲＬＣ／ＶＢＩＡＳ）の入力を受けるか、４ビットデジタルアナログ変換機２０５から提供を受ける。
【０００７】
デジタルアナログ変換機２０５は、外部モードではディセイブル（ｄｉｓａｂｌｅ）状態に維持され、内部モードではイネイブル（ｅｎａｂｌｅ）状態に動作され、クランプ電圧は、制御ブロック２０８からの４ビットクランプレベル制御信号に応答して、１６種類のレベルのうち、選択された一つのレベルにプログラムされる。
【０００８】
クランプ部２０６は、イメージセンサ１００のリセット周期の間、ＡＦＥＩＮ端子をセッティングされたクランプ電圧にクランピングしてＡＦＥＩＮ端子電圧が変動されることを防止する。
【０００９】
ＣＤＳ２００は、ＡＦＥＩＮ端子を通じて入力されたアナログ信号（イメージ信号）を相関二重サンプリングして、サンプリングされた信号をプログラムされたゲイン増幅して、ＣＤＳポジティブ信号（ＶＣＰ）とＣＤＳネガティブ信号（ＶＣＮ）をＰＧＡ２０１に提供する。
【００１０】
また、ＣＤＳ２００は、ＤＡＣ２０２を通じて提供されたオフセット補正信号（Ｖｄａｃ_ｉｎ）と、基準電圧生成回路２０７からの低レベル基準信号（ＶＲＬ）を入力する。
【００１１】
また、ＣＤＳ２００は、制御ブロック２０９から入力される８ビットゲイン制御信号のうち、上位２ビット（ＣＤ３［７：６］）によりプログラムされる。また、ＣＤＳ２００は、制御ブロック２０９から入力される２ビットフルスケール制御信号によりフルスケールがプログラムされる。
【００１２】
ＤＡＣ２０２は、制御ブロック２０８で生成される８ビットオフセット調整制御信号（ＣＤ１）と、基準電圧生成回路２０７で生成される高レベル基準信号ＶＲＨと低レベル基準信号ＶＲＬとを入力し、高レベル基準信号ＶＲＨと低レベル基準信号ＶＲＬとの間のオフセット補正信号（Ｖｄａｃ_ｉｎ）を発生する。
【００１３】
ＰＧＡ２０１は、ＣＤＳ２０６からＶＣＰ及びＶＣＮ信号の提供を受けて、プログラムされたゲインに増幅してＰＧＡポジティブ信号ＶＰＰとＰＧＡネガティブ信号ＶＰＮをＡＤＣ２１２に提供する。また、ＰＧＡ２０１は、制御ブロック２０８から入力される８ビットゲイン制御信号（ＣＤ３）のうち、下位６ビット（ＣＤ３［５：０］）によりゲインがプログラムされる。
【００１４】
ＡＤＣ２０３は、入力アナログ信号を１２ビットデータ信号に変換して出力する。
【００１５】
外部Ｉ／Ｆ（並列データ入出力部）２０４は、１２ビットデータを、１２：８マルチプレクサを通じて８ビット＋４ビットでマルチプレクシングし、上位８ビット（Ｄ１１〜Ｄ４）、下位８ビット（Ｄ３〜Ｄ０、Ｘ、Ｘ、Ｘ、Ｘ）の１ワードデータを８つの端子（ＡＦＥＯＵＴ）を通じて並列に出力する。下位８ビットのうち、４ビットはドントケア（Ｄｏｎ’ｔ ｃａｒｅ）ビットである。
【００１６】
基準電圧生成回路２０７は、低レベル基準信号ＶＲＬ、中レベル基準信号ＶＲＭ、高レベル基準信号ＶＲＨを発生する。ＶＲＨ端子、ＶＲＭ端子、ＶＲＬ端子は、基準電圧生成回路２０７の各レベルの基準信号を外部とデカップリング（ｄｅ−ｃｏｕｐｌｉｎｇ）するための端子である。ここで、低レベルはイメージ信号のブラックレベルでＡＤＣ２０３の最低レベルであり、高レベルはホワイトレベルでＡＤＣ２０３の最高レベルであり、中レベルは共通電圧レベルである。
【００１７】
制御ブロック２０８は、外部端子３０１を通じて外部からシリアルイネイブル信号ＳＥＮ、シリアルクロックＳＣＬＫ、シリアルデータＳＩＮを入力する。また、制御ブロック２０８は、入力されたシリアルデータのうち、命令データを解読して各部の動作モードを制御して、情報データはクランプレベルレジスタ、オフセット補正レジスタ、ゲインレジスタ、フルスケールレジスタ等に保存して、外部端子３０２から入力されるＣＬＫ信号に応答して、外部端子（ＳＯＵＴ）３０１から各部に対応される情報を提供する。
【００１８】
このように、イメージセンサ１００からの画素データを処理する一般的なアナログフロントエンド回路（ＡＦＥ）１０１では、イメージセンサ１００での熱雑音や１／ｆ雑音を除去するために、基準レベルと画素信号レベルの差分をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路２００で取り出す。
【００１９】
その際、画素デーイメージセンサ００に入力される前に、オフセット制御用のＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）２０２によって、イメージセンサや回路内のＤＣオフセットを除去する。
【００２０】
さらに、ＣＤＳ回路２００からの出力信号を、後段のＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）２０３の動作範囲に収めるべく、プログラマブルゲインアンプ（ＰＧＡ）２０１で増幅させる。
【００２１】
そして、ＰＧＡ２０１で増幅した信号を、ＡＤＣ２０３においてデジタル値に変換した後、外部Ｉ／Ｆ回路２０４を経由し、図示しない画像処理ブロックに出力する。この画像処理ブロックにおいて、画像処理が施されデータが読み取られる。
【００２２】
イメージセンサ１００は、ＣＣＤイメージセンサまたはＣＩＳからなり、基準レベルを持たイメージセンサ、基準レベルクランプ用のＤＡＣ２０５または外部供給電圧ＶＣ３００をクランプ回路（ＣＬＡＭＰ）２０６でクランプして、シングルエンドでサンプリングする。
【００２３】
基準電圧生成回路２０７は、各ブロック用の基準電圧を生成し、また、制御ブロック２０８は、ＡＦＥ１０１外部からの外部端子３０１を介しての各制御信号によって制御され、オフセット制御用のＤＡＣ２０２やＰＧＡ回路２０１、基準レベルクランプ用のＤＡＣ２０５のコード設定、および、外部端子３０２からの基準レベルや画素信号レベルのサンプリング信号等を基に、各ブロックの制御を行なう。
【００２４】
このオフセットとゲイン制御によって、ＣＤＳ回路２００からの出力信号を、ＡＤＣ２０３の動作範囲に収め、且つターゲットの黒レベルと白レベルに合うように、黒又は白のターゲットエリアをスキャンすることで、ＰＧＡ２０１とオフセット制御用ＤＡＣ２０２のキャリブレーション（校正・調整）動作を行なうことになる。
【００２５】
この際のキャリブレーション動作を、図２を用いて説明する。
【００２６】
まず、ＰＧＡ２０１を最小値（Ｇｉｎｉｔ）に、オフセット制御用ＤＡＣ２０２を画素データ最大側に最小値（Ｖｉｎｉｔ）に設定する（ステップＳ２０１）。その後、黒レベル（Ｂｉｎｉｔ）と白レベル（Ｗｉｎｉｔ）を測定し（ステップＳ２０２）、その結果を用いて、ターゲット黒レベル（Ｂｔｇｔ）と白レベル（Ｗｔｇｔ）との比で、設定すべきゲイン値を特定する（ステップＳ２０３）。すなわち、設定すべきゲイン（Ｇ）を、Ｇ＝Ｇｉｎｉｔ×｜Ｂｔｇｔ−Ｗｔｇｔ｜／｜Ｂｉｎｉｔ−Ｗｉｎｉｔ｜で求める。
【００２７】
ＰＧＡ２０１のゲイン特性式を、「（Ｇ＝）ａ×ＰＧＡ＋ｂ」（ａ，ｂ：定数、ＰＧＡ：コード数）とした場合、「ＰＧＡ＝（Ｇ−ｂ）／ａ」とすれば、設定すべきＰＧＡコードを求めることができる。
【００２８】
そして、このＰＧＡコードを設定した状態で、黒レベルを再測定し（ステップＳ２０４）、その結果と、Ｂｔｇｔの差をとり、ＡＤＣ２０３のｂｉｔ数と入力レンジ及びオフセット制御用ＤＡＣの理論式から逆算し、設定すべきオフセット値を求める（ステップＳ２０５）。
【００２９】
ここで、ステップＳ２０３でのＰＧＡゲイン理論式が、設定コードに対して線形的であった場合、当然のことながら、ＰＧＡ２０１回路自体もこの式の特性でなければならない。例えば、ＰＧＡ２０１回路の特性値が理論式の値よりも小さな場合は、ターゲットの白レベルおよび黒レベルに対して満たないケースが発生していまいかねず、また、ＰＧＡ２０１回路の特性値が理論式よりも大きな場合は、ターゲットレベルに対してオーバーするケースが発生してしまいかねない。
【００３０】
特許文献１に記載の技術では、ＣＤＳ２００側とＰＧＡ２０１側で、スイッチトキャパシタ構成によってゲインを切り替えている。この場合、ＰＧＡ２０１入力側の容量を大きくすると、オペアンプのスピードマージンがなくなり高速化ができない。
【００３１】
逆に、ＰＧＡ２０１入力側の容量を小さくすると寄生容量の割合が高くなり、所望のゲインを得にくくなってしまい、理論式から大きく外れてしまいゲインエラーとなる可能性がある。
【００３２】
また、ＣＤＳ２００側とＰＧＡ２０１側共に指数関数的な特性の場合は、全体のゲインとして線形的に近くなるというだけで、理論式とは一致することはない。
【００３３】
さらに、オペアンプの２段構成となっており、回路規模や消費電流にも不利になることが考えられる。
【発明の概要】
【発明が解決しようとする課題】
【００３４】
解決しようとする問題点は、従来の技術では、ＣＤＳ側とＰＧＡ側で、スイッチトキャパシタ構成によってゲインを切り替えており、ゲインエラーとなる可能性がある点と、ＰＧＡ機能がアナログで実装されており、線形的な理論式に近づけることができず、全体のＰＧＡとして直線的な特性とすることができない点である。
【００３５】
本発明の目的は、これら従来技術の課題を解決し、省面積かつ低消費電流で高精度のデータ処理が可能なアナログフロントエンド回路を提供することである。
【課題を解決するための手段】
【００３６】
上記目的を達成するため、本発明では、アナログフロントエンド回路を構成するＣＤＳにおいてＰＧＡの一部の機能を実装する構成とすることで、ＰＧＡでのゲインエラーを極力減らし、残りのＰＧＡの機能をデジタルＰＧＡに実装することで、線形的な理論式に近づけ、全体のＰＧＡとして直線的な特性とすることを特徴とする。すなわち、サンプリングされた画素データ（イメージ信号）を、相関二重サンプリング回路において増幅する際に、アナログ入力信号を増幅するためのＰＧＡでの処理を、まず、アナログＰＧＡにて粗く指数関数的に増幅し、その後、デジタルＰＧＡにて線形的に細かく増幅させる構成とし、ゲインエラーを少なくし、より高速なデータ処理を可能とする。
【発明の効果】
【００３７】
本発明によれば、アナログ信号を分割増幅することにより、アナログフロントエンド回路における回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
【図面の簡単な説明】
【００３８】
【図１】従来のアナログフロントエンド回路の構成例を示すブロック図である。
【図２】図１および図３におけるアナログフロントエンド回路のキャリブレーション動作例を示すフローチャートである。
【図３】本発明に係るアナログフロントエンド回路の構成例を示すブロック図である。
【図４】図３におけるアナログフロントエンド回路の第１のゲイン特性例を示す説明図である。
【図５】図３のアナログフロントエンド回路におけるＣＤＳの回路構成例を示す回路図である。
【図６】図５におけるＣＤＳの動作制御に用いる信号のオンオフ動作例を示すタイミングチャートである。
【図７】図３におけるアナログフロントエンド回路の第２のゲイン特性例を示す説明図である。
【図８】図３におけるアナログフロントエンド回路の第３のゲイン特性例を示す説明図である。
【図９】図３におけるアナログフロントエンド回路の精度特性例を示す説明図である。
【図１０】図３におけるアナログフロントエンド回路の本発明に係る動作例を示す説明図である。
【発明を実施するための形態】
【００３９】
以下、図を用いて本発明を実施するための形態例を説明する。図３に示すように、本発明に係るアナログフロントエンド回路（ＡＦＥ）１０３は、ＣＤＳ（相関二重サンプリング回路）２０９、ＡＤＣ（アナログデジタル変換器）２１０、ＤＡＣ（８ビットデジタルアナログ変換器）２１１、ＰＧＡ（プログラマブルゲインアンプ）２１２、外部Ｉ／Ｆ２１３、ＤＡＣ（４ビットデジタルアナログ変換器）２１４、ＣＬＡＭＰ（クランプ）２１５、基準電圧生成回路２１６、制御ブロック２１７からなる。
【００４０】
図３のアナログフロントエンド回路１０３におけるＤＡＣ２１１、外部Ｉ／Ｆ２１３、ＤＡＣ２１４、ＣＬＡＭＰ２１５は、図１に示した従来の特許文献１に記載のアナログフロントエンド回路１０１におけるＤＡＣ２０２、外部Ｉ／Ｆ２０４、ＤＡＣ２０５、ＣＬＡＭＰ２０６と同じものである。
【００４１】
すなわち、ＣＬＡＭＰ２１５は、ＶＣ端子３０３を通じて提供されたクランプ電圧（ＶＣ）の入力を受けるか、ＤＡＣ２１４からの出力を受ける。外部モードではＤＡＣ２１４はディセイブル（ｄｉｓａｂｌｅ）状態に維持され、内部モードではＤＡＣ２１４がイネイブル（ｅｎａｂｌｅ）状態に動作され、クランプ電圧は、制御ブロック２１７からの４ビットクランプレベル制御信号に応答して、１６種類のレベルのうち、選択された一つのレベルにプログラムされる。ＣＬＡＭＰ２１５は、イメージセンサ１０２のリセット周期の間、ＡＦＥＩＮ端子をセッティングされたクランプ電圧にクランピングしてＡＦＥＩＮ端子電圧が変動されることを防止する。
【００４２】
ＤＡＣ２１１は、８ビットオフセット調整制御信号を、高レベル基準信号ＶＲＨと低レベル基準信号ＶＲＬとの間のオフセット補正信号を発生して、ＣＤＳ２０９に入力する。
【００４３】
ＡＤＣ２１０は、ＣＤＳ２０９からの入力アナログ信号を１２ビットデータ信号に変換して出力する。
【００４４】
外部Ｉ／Ｆ２１３は、１６ビットデータを、１６：８マルチプレクサを通じて８ビット＋８ビットでマルチプレクシングし、上位８ビット（Ｄ１５〜Ｄ８）、下位８ビット（Ｄ７〜Ｄ０）の１ワードデータを８つのＴＭ１１端子を通じて並列に出力する。
【００４５】
制御ブロック２１７は、外部端子３０５を通じてＳＲ信号とＳＶ信号およびＣＬＫ信号を入力して、サンプリングクロックやリセットクロック（ＲＣＬ）等を発生し、外部端子３０５を介して、ＳＣＬＫ信号とＳＩＮ信号、および、ＳＥＮ信号とＳＯＵＴ信号等を入力して、ＣＤＳ２０９やＡＤＣ２１０、ＰＧＡ２１２，ＤＡＣ２１１，２１４等の動作制御を行う。
【００４６】
基準電圧生成回路２１６は、低レベル基準信号ＶＲＬ、中レベル基準信号ＶＲＭ、高レベル基準信号ＶＲＨを発生する。外部端子ＶＲＨ，ＶＲＭ，ＶＲＬは、基準電圧生成回路２１６の各レベルの基準信号を外部とデカップリング（ｄｅ−ｃｏｕｐｌｉｎｇ）するための端子である。ここで、低レベルはイメージ信号のブラックレベルでＡＤＣ２１０の最低レベルであり、高レベルはホワイトレベルでＡＤＣ２１０の最高レベルであり、中レベルは共通電圧レベルである。
【００４７】
制御部ブロック２１７は、外部端子ＳＣＬＫ，ＳＩＮ，ＳＥＮ，ＳＯＵＴを通じて外部からシリアルクロックＳＣＫ、シリアルデータＳＩＮ、シリアルイネイブル信号ＳＥＮ、シリアルデータＳＯＵＴを入力する。制御部２１７は、入力されたシリアルデータのうち、命令データを解読して各部の動作モードを制御して、情報データはクランプレベルレジスタ、オフセット補正レジスタ、ゲインレジスタ、フルスケールレジスタ等に保存して、ＭＣＬＫ信号に応答して、各部に対応する情報を提供する。
【００４８】
図１において、ＣＤＳ２０９とＡＤＣ２１０およびＰＧＡ２１２は、本発明に特徴的な機能を有するものであり、本例では、ＣＤＳ２０９において、図１におけるＰＧＡ２０１の一部の機能を実装する構成とすることで、ＰＧＡ２０１でのゲインエラーを極力減らし、ＰＧＡ２０１の残りの機能をＰＧＡ２１２に実装することで、線形的な理論式に近づけ、全体のＰＧＡとして直線的な特性とする。
【００４９】
すなわち、イメージセンサ１０２でサンプリングされた画素データ（イメージ信号、アナログ信号）を、ＣＤＳ２０９において相関二重サンプリングする際に、ＣＤＳ２０９に設けたアナログＰＧＡ機能により粗く指数関数的に増幅し、その後、ＡＤＣ２１０でディジタル化した画素データを、デジタルＰＧＡ２１２にて線形的に細かく増幅させる構成とすることで、ゲインエラーを少なくし、より高速なデータ処理を可能とする。このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
【００５０】
以下、このようなＣＤＳ２０９とＡＤＣ２１０およびＰＧＡ２１２を具備したアナログフロントエンド回路１０３の本発明に特徴的な動作について説明する。
【００５１】
図３に示すように、イメージセンサ１０２からの画素データがＡＦＥ１０３に入力され、イメージセンサでの熱雑音や１／ｆ雑音を除去するために基準レベルと画素信号レベルの差分をＣＤＳ回路２０９で取り出す。尚、図３では１ｃｈを示しているが、複数ｃｈとした場合は、ＡＤＣ２１０での処理の前段でマルチプレクスするなどすれば良い。
【００５２】
ここで、ＰＧＡ全体で９ｂｉｔ（０〜５１１）の分解能をもっている場合を考える。今、９ｂｉｔのうち上位２ｂｉｔを使用してＣＤＳ２０８において粗く指数関数的にゲインを設定する。すなわち、図４において示すように、ＰＧＡ［８：０］＝０〜１２７，１２８〜２５５，２５６〜３８３，３８４〜５１１で、点線で示すゲイン特性となる。
【００５３】
この特性は、差動オペアンプとスイッチトキャパシタで構成した場合、ＣＤＳ回路２０９は、例えば、図５に示すような容量配分の回路となる。
【００５４】
この図５の回路における各信号のオンオフ動作は、図６に示すタイミングに対応しており、基準レベルをＳＲ信号でサンプリングし、画素信号レベルをＳＶ信号でサンプリングし、これらを、差動オペアンプ５０によりスイッチトキャパシタで増幅する。
【００５５】
また、図５におけるＶＲＭはオペアンプのコモン電圧、ＶＲＨ，ＶＲＬはＣＤＳの出力最大，最小に対応する基準電圧であり、それぞれ、図３における基準電圧生成回路２１６から供給される。
【００５６】
尚、オフセット制御用ＤＡＣ（２１１）や基準レベルクランプＤＡＣ（２１４，２１５）からのパスに関しては図５には図示していない。
【００５７】
ここで、ゲインはＣｉｎ／Ｃｆｂ［Ｖ／Ｖ］となるため、制御ブロック２１７でＧ［２：０］＝（２＾ＰＧＡ［８：７］）−１の変換を行なっているものとすると、ＰＧＡ［８：７］＝００では０．５［Ｖ／Ｖ］，ＰＧＡ［８：７］＝０１では１．０［Ｖ／Ｖ］，ＰＧＡ［８：７］＝１０では２．０［Ｖ／Ｖ］，ＰＧＡ［８：７］＝１１では４．０［Ｖ／Ｖ］となる。
【００５８】
ＰＧＡ全体で図４の実線に示すような線形的なゲイン特性を得ようとした場合、ＣＤＳ２０９でのゲインをＧｃ，第２のＰＧＡとしてのＰＧＡ２１２でのゲインをＧｐとすると、このＰＧＡ２１２が、「Ｇｐ＝（Ｓ×ＰＧＡ［８：０］＋Ｃ）／Ｇｃ」（Ｓ，Ｃ：定数）というゲイン特性であれば、ＰＧＡ全体のゲインＧｐｇａは、「Ｇｐｇａ＝Ｓ×ＰＧＡ［８：０］＋Ｃ」となり、線形的な特性が得られる。
【００５９】
この時、ＰＧＡ２１２を、図５に示すＣＤＳ２０９のようなスイッチトキャパシタで構成することもできるが、そうした場合、９ｂｉｔの分解能をＰＧＡ２１２で持たないといけなくなるので、回路面積的にも消費電流的にも不利になるため、ＰＧＡ機能をＣＤＳ２０９とＰＧＡ２１２の２つに分けた意味がなくなる。
【００６０】
そこで、以下に説明するようにして、ゲイン式「Ｇｐｇａ＝Ｓ×ＰＧＡ［８：０］＋Ｃ」における定数「Ｓ」と「Ｃ」を適切に決めることで、ＣＤＳ２０９で増幅した信号を、ＡＤＣ２１０でディジタルデータに変換した後、デジタル処理する第２のＰＧＡとしてのＰＧＡ２１２を設けることにする。
【００６１】
ＣＤＳ２０９によるＰＧＡ機能とＰＧＡ２１２からなるＰＧＡ全体のゲイン式「Ｇｐｇａ＝Ｓ×ＰＧＡ［８：０］＋Ｃ」において、「Ｃ」に関しては、Ｇｐｇａの図４におけるＹ切片を決定するものであるため、ここでは、ＰＧＡ［８：０］＝０〜１２７のＧｃと同様の０．５とする。また、「Ｓ」に関しては、Ｇｐｇａの傾きを決定するものであり、全体のＰＧＡの分解能が９ｂｉｔであることと、デジタル処理を行なうことを考慮して、ここでは「Ｓ＝Ｍ／５１２」（Ｍ：定数）とする。
【００６２】
これに従って上述のゲイン式を変形すると、「Ｇｐｇａ＝（Ｍ／５１２）×ＰＧＡ［８：０］＋０．５＝Ｍ×（ＰＧＡ［８：７］＋ＰＧＡ［６：０］／１２８）／４＋０．５」となり、ＰＧＡ［８：０］の上位２ｂｉｔに依って下位６ｂｉｔの制御に対して線形的なＧｐにできることがわかる（図４の２点破線を参照）。
【００６３】
ここで、定数「Ｍ」は、デジタル処理がし易い２のべき乗の値を入れれば良いのであるが、例えば、「Ｍ＝２＾２＝４」とした場合、ＰＧＡ全体のゲイン式としては、「Ｇｐｇａ＝ＰＧＡ［８：７］＋ＰＧＡ［６：０］／１２８＋０．５」となり、図７に示すように、ＰＧＡコードが「３８６〜４４７」の区間でＧｃがＧｐｇａを超えてしまう。
【００６４】
これは、図２のキャリブレーションフローにおいて、ステップＳ２０３の動作で、「３８６〜４４７」のＰＧＡコードを設定する場合、ステップＳ２０４の動作で、ＡＤＣ２１０の入力レンジを越えて、黒レベル再測定する可能性があることを意味する。
【００６５】
以上に注意し、常に、「Ｇｐｇａ＞Ｇｃ」とする必要がある。
【００６６】
また、逆に、定数「Ｍ」が大きすぎた場合、例えば、「Ｍ＝３２＝２＾５」とした場合は、ＰＧＡ全体のゲイン式としては、「Ｇｐｇａ＝８×ＰＧＡ［８：７］＋ＰＧＡ［６：０］／１６＋０．５」となり、「Ｇｐｇａ＞Ｇｃ」となるが、Ｇｃに対するＧｐｇａの割合が最大となるところが、図８に示すように、「ＰＧＡ［８：０］＝１２７」であり、「Ｇｃ：Ｇｐｇａ＝０．５：８．４３７５」の比率となる。
【００６７】
これは、ＡＤＣ２１０の入力フルスケールに対して、信号振幅が「１／１６．８７５倍」となることを意味し、例えば、ＡＤＣ２１０が１６ｂｉｔだとすると、０〜６５５３５のうち、６１６５２〜６５５３５だけを使用することになる。
【００６８】
従って、「Ｃ」の値が０．５の場合の最適な「Ｍ」の値は、ＰＧＡ［８：０］＝３８４の時に、「Ｇｃ＝Ｇｐｇａ」となるＧｐから算出すれば良い。
【００６９】
この場合、「４＝Ｍ×（２＋０／１２８）／４＋０．５」となるので、「Ｍ＝１４／３」となる。
【００７０】
また、デジタル処理のし易さを考慮した場合には、常に、「Ｇｐｇａ＞Ｇｃ」でなければならないので、例えば、「Ｍ＝４．７５」などを適用すれば良い。
【００７１】
ここで、Ｍ＝４．７５の場合、Ｇｃに対するＧｐｇａの割合が最大となる「ＰＧＡ［８：０］＝１２７」では、「Ｇｃ：Ｇｐｇａ＝０．５：８５９．２５／５１２」の比率となる。
【００７２】
これは、ＡＤＣ２１０の入力フルスケールに対して、信号振幅が「２５６／８５９．２５倍」となることを意味し、例えば、ＡＤＣ２１０が１６ｂｉｔだとすると、０〜６５５３５のうち、４６０１０〜６５５３６だけを使用することになる。
【００７３】
要するに、ＰＧＡ［８：０］＝１２７では、図９に示すように、１４．２５ｂｉｔ精度で頭打ちすることになる。
【００７４】
逆に言うと、アナログフロントエンド回路（ＡＦＥ）１０３に、１４．２５ｂｉｔ精度以上必要であるなら、この構成では実現できない。
【００７５】
しかし、現時点では、イメージセンサの特性上、これほどまでの精度を必要としない（出せない）ため、１４．２５ｂｉｔが限界でも実用上、特に問題はない。
【００７６】
また、アナログフロントエンド回路（ＡＦＥ）１０３のスペックをもっと下げても良い場合は、回路面積削減や消費電流低減のために、Ｍの値として、小数ｂｉｔのない「Ｍ＝８」と設定したり、ＡＤＣ２１０を１２ｂｉｔにするなどすれば良い。
【００７７】
以下、これらの例の内容で、図２に基づいて、ＰＧＡ（２０９，２１２）とオフセット制御用ＤＡＣ（２１１）のキャリブレーション動作を説明する。
【００７８】
ここで、ＰＧＡゲインは先に述べた「Ｍ＝４．７５」を適用し、「Ｇｐｇａ＝（４．７５／５１２）×ＰＧＡ［８：０］＋０．５［Ｖ／Ｖ］」とし、オフセット制御用ＤＡＣ２１１を８ｂｉｔ分解能とし、この特性を、「Ｖｏｆｆ＝０．２５６×（ＤＡＣ［７：０］−１２７．７）／１２７．５［Ｖ］」とし、ＡＤＣ２１０の分解能を１６ｂｉｔ、ＡＤＣ２１０の入力レンジＶｆ＝１．０［Ｖ］とする。
【００７９】
また、図１０に示すように、ＣＣＤの基準レベルをＶｒ［Ｖ］、画素信号レベルをＶｖ［Ｖ］とし、ＣＤＳ１００２のＰＧＡ機能でのゲインをＧｃ［Ｖ／Ｖ］、第２のＰＧＡ１００４のゲインをＧｐ［Ｖ／Ｖ］とし、ＣＤＳ１００２固有のオフセット誤差をΔＶｏ＝２０［ｍＶ］とする。また、図５における「ＶＲＨ−ＶＲＬ＝０．５［Ｖ］」とする。
【００８０】
ステップＳ２０１でのＰＧＡ最小ゲイン、オフセット制御用ＤＡＣ最小設定では、ＰＧＡ［８：０］＝０、ＤＡＣ［７：０］＝０とした時、ＰＧＡ最小ゲインはＧｉｎｉｔ＝０．５［Ｖ／Ｖ］、Ｖｏｉｎｉｔ＝−２５６［ｍＶ］と設定される。
【００８１】
ステップＳ２０２での黒レベル、白レベル測定では、Ｖｏｉｎｉｔ設定の状態で、黒のターゲットとなるエリアおよび白のターゲットとなるエリアをスキャンする。黒レベルがＶｒ＝２．０［Ｖ］，Ｖｖ＝１．８［Ｖ］、白レベルがＶｒ＝２．０［Ｖ］，Ｖｖ＝０．８［Ｖ］で、アナログフロントエンド回路（ＡＦＥ）１０３に入力されるとする。
【００８２】
黒レベル測定時のＣＤＳ２０９，１００２からの出力は、理論上、「Ｖｃｄｓ＝（Ｖｖ−Ｖｒ＋Ｖｄｐ−Ｖｄｍ＋ΔＶｏ）×Ｇｃ＋０．５＝（１．８−２．０−０．２５６＋０．０２）×０．５＋０．５＝０．２８２［Ｖ］」となり、ＡＤＣ２１０，１００３の出力後は、「ＡＤＣＯＵＴ［１５：０］＝０．２８２×６５５３５＋３２７６７＝５１２４８」となる。
【００８３】
また、白レベル測定時のＣＤＳ２０９，１００２からの出力は、理論上、「Ｖｃｄｓ＝（Ｖｖ−Ｖｒ＋Ｖｄｐ−Ｖｄｍ＋ΔＶｏ）×Ｇｃ＋０．５＝（０．８−２．０−０．２５６＋０．０２）×０．５＋０．５＝−０．２１８［Ｖ］」となり、ＡＤＣ２１０，１００３の出力後は、「ＡＤＣＯＵＴ［１５：０］＝−０．２１８×６５５３５＋３２７６７＝１８４８０」となる。
【００８４】
この時、Ｇｐ＝１．０［Ｖ／Ｖ］なので、アナログフロントエンド回路（ＡＦＥ）１０３の出力コードとしては、黒レベルが、「Ｂｉｎｉｔ＝（６５５３５−ＡＤＣＯＵＴ［１５：０］）×Ｇｐ＝（６５５３５−５１２４８）×１．０＝１４２８７」、白レベルが、「Ｗｉｎｉｔ＝（６５５３５−ＡＤＣＯＵＴ［１５：０］）×Ｇｐ＝（６５５３５−１８４８０）１．０＝４７０５５」と測定されたことになる。
【００８５】
ステップＳ２０３でのＰＧＡゲイン算出、設定では、今、ターゲット黒レベルがＢｔｇｔ＝５０００、ターゲット白レベルがＷｔｇｔ＝６００００とした場合、設定すべきゲインは、「Ｇ＝Ｇｉｎｉｔ×｜Ｂｔｇｔ−Ｗｔｇｔ｜／｜Ｂｉｎｉｔ−Ｗｉｎｉｔ｜＝０．５×｜５０００−６００００｜／｜１４２８７−４７０５５｜＝０．８３９［Ｖ／Ｖ］」となり、ゲイン式から逆算すると、設定すべきＰＧＡコードは、「ＰＧＡｓｅｔ＝（Ｇ−０．５）×５１２／４．７５≒３７」となる。
【００８６】
ステップＳ２０４での黒レベル再測定では、ＰＧＡ［８：０］にＰＧＡｓｅｔをセットした後、黒レベル再測定時のＣＤＳ２０９，１００２の出力は、理論上、「Ｖｃｄｓ＝（Ｖｖ−Ｖｒ＋Ｖｄｐ−Ｖｄｍ＋ΔＶｏ）×Ｇｃ＋０．５＝（１．８−２．０−０．２５６＋０．０２）×０．５＋０．５＝０．２８２［Ｖ］」となり、ＡＤＣ２１０，１００３の出力後は、「ＡＤＣＯＵＴ［１５：０］＝０．２８２×６５５３５＋３２７６７＝５１２４８」となり、黒レベル再測定結果「Ｂｓｅｔ＝（６５５３５−ＡＤＣＯＵＴ［１５：０］）×Ｇｐ＝（６５５３５−５１２４８）×１．６８７＝２４１０２」となる。
【００８７】
そして、ステップＳ２０５でのオフセット値算出では、以上より、調整すべきオフセット制御用ＤＡＣ２１１の設定値は、「ＤＡＣｓｅｔ＝（（Ｂｔｇｔ−Ｂｓｅｔ）×Ｖｆ）／（Ｇ×６５５３６）／（０．５１２／２５６）＝（（５０００−２４１０２）×１．０）／（０．８３９×６５５３６）／（０．５１２／２５６）≒１７４」となる。
【００８８】
ＤＡＣ［７：０］＝１７４と設定した時、ターゲット黒レベルおよびターゲット白レベルとどれだけギャップがあるか確認してみる。
【００８９】
黒レベルでは、ＣＤＳ２０９，１００２の出力は、理論上、「Ｖｃｄｓ＝（Ｖｖ−Ｖｒ＋Ｖｄｐ−Ｖｄｍ＋ΔＶｏ）×Ｇｃ＋０．５＝（１．８−２．０＋０．０９３＋０．０２）×０．５＋０．５＝０．４５６５［Ｖ］」となり、ＡＤＣ２１０，１００３の出力後は、「ＡＤＣＯＵＴ［１５：０］＝０．４５６５×６５５３５＋３２７６７＝６２６８４」となり、Ｇｐにて増幅した結果、「（６５５３５−ＡＤＣＯＵＴ［１５：０］）×Ｇｐ＝（６５５３５−６２６８４）×１．６８７＝４８１０≒５０００」（ターゲット黒レベル）となる。
【００９０】
また、白レベルでは、ＣＤＳ２０９，１００２の出力は、理論上、「Ｖｃｄｓ＝（Ｖｖ−Ｖｒ＋Ｖｄｐ−Ｖｄｍ＋ΔＶｏ）×Ｇｃ＋０．５＝（０．８−２．０＋０．０９３＋０．０２）×０．５＋０．５＝−０．０４３５［Ｖ］」となり、ＡＤＣ２１０，１００３の出力後は、「ＡＤＣＯＵＴ［１５：０］＝−０．０４３５×６５５３５＋３２７６７＝２９９１６」となり、Ｇｐにて増幅した結果、「（６５５３５−ＡＤＣＯＵＴ［１５：０］）×Ｇｐ＝（６５５３５−２９９１６）×１．６８７＝６００８９≒６００００」（ターゲット白レベル）となる。
【００９１】
黒レベルおよび白レベルがターゲットに対して理論計算でも少しずれているのは、オフセット制御用ＤＡＣ２１１やＰＧＡ２１２，１００４の分解能、計算途中での演算誤差、量子化誤差などによるものである。
【００９２】
以上、各図を用いて説明したように、本例のアナログフロントエンド回路１０３では、アナログフロントエンド回路１０３を構成するＣＤＳ２０９においてＰＧＡの一部の機能を実装する構成とすることで、ＰＧＡでのゲインエラーを極力減らし、残りのＰＧＡの機能をデジタルＰＧＡ２１２に実装することで、線形的な理論式に近づけ、全体のＰＧＡとして直線的な特性とする。
【００９３】
すなわち、図３に示す本例のアナログフロントエンド回路（ＡＦＥ）１０３に設けたＣＤＳ２０９は、図５に示すように、１つの差動オペアンプとスイッチトキャパシタで構成され、アナログＰＧＡ機能を有し、また、ＰＧＡ２１２のゲインを制御ブロック２１７からの制御コードによって線形的に変化させる構成とし、まず、ＣＤＳ２０９において、ＣＣＤやＣＩＳ等からなるイメージセンサ１０２からの画素データをサンプリングすると共に、この画素データを、具備したアナログＰＧＡ機能により粗く指数関数的に増幅し、その後、増幅した画素データをＡＤＣ２１０においてデジタル化した後、デジタルＰＧＡ２１２において線形的に細かく増幅させる。これにより、ゲインエラーを少なくし、より高速なデータ処理を可能とすることができる。
【００９４】
尚、ＣＤＳ２０９に備えた一部のＰＧＡ機能は、制御ブロック２１７からの制御コードによって指数関数的に変化させる。
【００９５】
また、ＣＤＳ２０９に備えた一部のＰＧＡ機能を制御するコードは、ＰＧＡ制御コード全体Ｎｂｉｔの内の上位Ａｂｉｔ（Ｎ＞Ａ）を使用する。
【００９６】
また、ＰＧＡ２１２のゲイン特性は、ＰＧＡ制御コード全体Ｎｂｉｔのうち、上位Ａｂｉｔに依り、下位Ｂｂｉｔに対して線形的に変化するものとする。
【００９７】
このように、本例のアナログフロントエンド回路（ＡＦＥ）１０３では、ＣＤＳ２０９において１つの差動オペアンプとスイッチトキャパシタの構成で一部のＰＧＡ機能を備えた構成としており、ゲインエラーを極力抑えることができ、ＰＧＡ２１２をデジタル回路で構成することができるので、アナログ的な誤差をなくすことができる。
【００９８】
また、このように、アナログ信号を分割増幅することにより、回路構成を簡略化して集積回路の設計時、設置面積を減らすことができる。
【００９９】
また、ＣＤＳ２０９に備えた一部のＰＧＡ機能は、制御コードによって指数関数的に変化することで、スイッチトキャパシタの容量比が２のべき乗で選択でき、デジタル処理をし易い構成とすることができる。
【０１００】
また、上位ＡｂｉｔのみでＣＤＳ２０９に備えた一部のＰＧＡ機能を制御することができるので、ＣＤＳ２０９の制御を単純化することができる。
【０１０１】
また、ＰＧＡ２１２のゲイン特性を、ＰＧＡ制御コード全体Ｎｂｉｔのうちの下位Ｂｂｉｔのみで線形的に変化させることによって、ＰＧＡ全体で線形的な特性を得ることができる。
【０１０２】
尚、本発明は、各図を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【０１０３】
５０：差動オペアンプ、１００，１０２：イメージセンサ、１０１，１０３：アナログフロントエンド回路（ＡＦＥ）、２００，２０９，１００２：ＣＤＳ、２０１，２１２，１００４：ＰＧＡ、２０２，２１１，１００１：ＤＡＣ（８−bit）、２０３，２１０，１００３：ＡＤＣ、２０４，２１３：外部Ｉ／Ｆ、２０５，２１４：ＤＡＣ（４−bit）、２０６，２１５：ＣＬＡＭＰ（クランプ）、２０７，２１６：基準電圧生成回路、２０８，２１７：制御ブロック、３００，３０３：ＶＣ端子、３０１，３０２，３０４，３０５：外部端子、ＳＷ０〜ＳＷ１８：スイッチ。
【先行技術文献】
【特許文献】
【０１０４】
【特許文献１】特開２００５−０４５７８６号公報
【図１】
2011109352.tif 000003
【図２】
2011109352.tif 000004
【図３】
2011109352.tif 000005
【図４】
2011109352.tif 000006
【図５】
2011109352.tif 000007
【図６】
2011109352.tif 000008
【図７】
2011109352.tif 000009
【図８】
2011109352.tif 000010
【図９】
2011109352.tif 000011
【図１０】
2011109352.tif 000012