(57)【要約】【課題】高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成すること。【解決手段】入出力バッファ回路を備えた半導体集積回路装置であって、入出力バッファ回路は、低スルーレートを実現するための帰還容量素子として、直列に接続された第１の容量素子及び第２の容量素子を有するとともに、第１の容量素子と第２の容量素子との間のノードの電位を入出力モードに応じて調整する電位調整回路を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入出力バッファ回路を備えた半導体集積回路装置であって、
前記入出力バッファ回路は、低スルーレートを実現するための帰還容量素子として、直列に接続された第１の容量素子及び第２の容量素子を有するとともに、
前記第１の容量素子と前記第２の容量素子との間のノードの電位を入出力モードに応じて調整する電位調整回路を有することを特徴とする半導体集積回路装置。
【請求項２】
前記電位調整回路は、入出力モードを切り替えるモード信号が入力モードの場合には前記ノードを低抵抗で電源電圧にプルアップし、該モード信号が出力モードの場合には前記ノードを高抵抗で電源電圧にプルアップすることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
前記電位調整回路は、入出力モードを切り替えるモード信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続され、ドレイン端子が前記ノードに接続された第１のトランジスタと、
前記モード信号を入力とする論理反転回路と、
前記論理反転回路の出力信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続された第２のトランジスタと、
ソース端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子及びドレイン端子が前記ノードに接続された第３のトランジスタと、を備えていることを特徴とする、請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記電位調整回路は、入出力モードを切り替えるモード信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続され、ドレイン端子が前記ノードに接続された第１のトランジスタと、
前記モード信号を入力とする論理反転回路と、
前記論理反転回路の出力信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続された第２のトランジスタと、
前記第２のトランジスタのドレイン端子と前記ノードとの間に接続された抵抗素子と、を備えていることを特徴とする、請求項１又は２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、低スルーレートの入出力バッファ回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
非特許文献１において、デジタルテレビ等の電気機器間におけるインターフェースである、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）バス規格のインターフェース、及び、Ｉ２Ｃバス規格に準拠した入出力バッファ回路が記載されている。Ｉ２Ｃバス規格では、抵抗素子でプルアップされた信号線に対して複数の電気機器が接続される。例えば、５Ｖ振幅で動作する電気機器が接続された場合には、信号線は最大５Ｖ±１０％の電圧で使用される。
【０００３】
一方、近年の低消費電力化の要求と加工微細化により、半導体集積回路装置（以下「ＬＳＩ」という）の電源電圧及び入出力信号の低電圧化が進んでおり、使用される半導体回路素子は、低い耐圧（例えば３．３Ｖの耐圧、以下「中耐圧」という）を有する。
【０００４】
中耐圧の素子で製造されたＬＳＩに対してＩ２Ｃバス規格の５Ｖ電圧の信号が印加されると、素子が破壊されるおそれがある。したがって、入出力（ＩＯ）回路を高い耐圧（例えば５Ｖの耐圧、以下「高耐圧」という）を有する素子を用いて製造する必要がある。
【０００５】
しかし、中耐圧の素子と高耐圧の素子を同一のＬＳＩ上に製造する場合には、拡散工程を増やす必要があり、製造コストが増大する。そこで、中耐圧の素子で高電圧（５Ｖ）の信号の入出力を実現することが望ましい。一例として、特許文献１において、中耐圧の素子で高電圧信号を入出力する双方向バッファ回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０９７０３５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，“Ｔｈｅ  Ｉ２Ｃ−Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  ｖｅｒｓｉｏｎ  ２．１，”  Ｊａｎｕａｒｙ  ２０００（Ｆｉｇｓ．３３，４１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明者によってなされたものである。
【０００９】
Ｉ２Ｃ用の入出力バッファ回路は、負荷容量に応じて低スルーレートの出力波形を実現する必要がある。しかしながら、特許文献１に記載された双方向バッファ回路によると、出力波形のスルーレートが外部負荷に大きく依存するという問題がある。
【００１０】
図６は、非特許文献１に記載された入出力バッファ回路の構成を示すブロック図である。
【００１１】
出力側回路３０はＬＳＩ内部の回路であり、ＬＳＩ外部にデータラインＳＤＡ又はクロックラインＳＣＬのいずれか一方が接続されている。データラインＳＤＡ（又はクロックラインＳＣＬ）には、データラインＳＤＡ（又はクロックラインＳＣＬ）を５Ｖ電源電圧ＶＤＤにプルアップする抵抗素子Ｒｐと、データラインＳＤＡ（又はクロックラインＳＣＬ）の負荷容量素子Ｃｂとが接続されている。
【００１２】
図７は、Ｉ２ＣのデータラインＳＤＡ及びクロックラインＳＣＬの接続構成を示す。
【００１３】
図７を参照すると、データラインＳＤＡ及びクロックラインＳＣＬに複数のＬＳＩが接続されている。図７に示すように、各ＬＳＩが異なる電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４に接続された構成もあり得ることから、出力側回路３０の内部の電源は、必ずしも５Ｖ電源電圧ＶＤＤとは限らず、外部プルアップ電源と異なる場合がある。
【００１４】
出力側回路３０の構成について、図面を参照して説明する。図６を参照すると、出力側回路３０は、ＩＯ内部からの信号ＤＩＮをゲート入力とするＰ型トランジスタＰ１とＮ型トランジスタＮ１を有する。Ｐ型トランジスタＰ１のソース端子は５Ｖ電源電圧ＶＤＤに接続され、ドレイン端子は抵抗素子Ｒ１の一端に接続されている。抵抗素子Ｒ１の他端は、ノードｎ９に接続されている。Ｎ型トランジスタＮ１のソース端子は接地電圧ＶＳＳに接続され、ドレイン端子はノードｎ９に接続されている。Ｎ型トランジスタＮ２のゲートはノードｎ９に接続され、ソース端子は接地電圧ＶＳＳに接続され、ドレイン端子はノードｎ１０に接続されている。容量素子Ｃ１は、ノードｎ９とノードｎ１０の間に接続されている。
【００１５】
図８は、非特許文献１に記載されたＩＯバッファ回路の動作を示すタイミングチャートである。図８（ａ）はノードｎ９の電位を示し、図８（ｂ）はノードｎ１０の電位を示す。図８（ａ）、（ｂ）の破線は容量素子Ｃ１がない場合におけるノードｎ９、ｎ１０の電位を示し、実線は容量素子Ｃ１がある場合におけるノードｎ９、ｎ１０の電位を示す。
【００１６】
図８を参照して、非特許文献１に記載されたＩＯバッファ回路（図６）の動作について説明する。
【００１７】
容量素子Ｃ１がない場合には、ＩＯ内部からの信号ＤＩＮがＨｉｇｈからＬｏｗに変化すると、Ｐ型トランジスタＰ１がＯＮし、ノードｎ９は５Ｖ電源電圧ＶＤＤとなり、Ｎ型トランジスタＮ２がＯＮし、ノードｎ１０は接地電圧ＶＳＳとなる（図８（ａ）、（ｂ）の破線）。
【００１８】
一方、ノードｎ１０とノードｎ９の間に容量素子Ｃ１を挿入した場合には、ノードｎ１０の電位変化は容量素子Ｃ１を通じてノードｎ９に戻される。ノードｎ９とノードｎ１０における電位変化は、互いに抑制し合うように作用するため（図８（ａ）、（ｂ）の実線）、ノードｎ１０における電位の変化（遷移）は緩やかになる。すなわち、容量素子Ｃ１により、低スルーレートが実現される。
【００１９】
また、非特許文献１の回路によると、容量素子Ｃ１によるフィードバック機構とともに、Ｎ型トランジスタＮ２のゲート端子（ノードｎ９）とＰ型トランジスタＰ１のドレイン端子とＮ型トランジスタＮ２のゲート端子との間に設けられた抵抗素子Ｒ１と、ノードｎ９とノードｎ１０との間に設けられた容量素子Ｃ１とで決まる時定数により、ノードｎ９の遷移時間を制御することができる。すなわち、図８における期間２は、抵抗素子Ｒ１の抵抗値と容量素子Ｃ１の容量とによって決まる。また、ノードｎ９の遷移時間を制御することで、容量素子Ｃ１によるフィードバック機構によって、ノードｎ１０の遷移時間も制御することができる。
【００２０】
以上のように、非特許文献１に記載された回路では、容量素子Ｃ１を介したフィードバックによって、低スルーレートを実現している。
【００２１】
しかし、非特許文献１に記載された回路によると、中耐圧の素子と高耐圧の素子を単一のＬＳＩ上に形成する必要があり、製造コストが上昇するという問題がある。
【００２２】
３．３Ｖ電源電圧ＶＣＣのＬＳＩは、中耐圧の素子で構成される。しかし、図７に示すように、Ｉ２Ｃバス規格では、ＬＳＩは最大５Ｖの入力信号（バス全体のプルアップ電位）で使用される場合がある。
【００２３】
図９は、非特許文献１に記載されたＩＯバッファ回路の出力ＨｉＺ（ＤＩＮ＝１）時における動作を示す図である。ノードｎ１０が抵抗素子Ｒｐにより５Ｖ電源電圧ＶＤＤまでプルアップされた場合、ノードｎ９は０Ｖであるため、容量素子Ｃ１の端子間の差電位、並びに、Ｎ型トランジスタＮ２のソース−ドレイン間及びゲート−ドレイン間の差電位は、いずれも５Ｖとなる。したがって、容量素子Ｃ１及びＮ型トランジスタＮ２は、いずれも高耐圧の素子とする必要がある。
【００２４】
このとき、中耐圧の素子と高耐圧の素子を同一のＬＳＩ上に形成する必要があり、拡散工程が増えることによって製造コストが増大してしまう。
【００２５】
なお、ここでは、ノードｎ１０に５Ｖが印加された場合について説明したが、ノードｎ１０に他のＬＳＩから０Ｖが入力された場合には、容量素子Ｃ１の端子間の差電位、並びに、Ｎ型トランジスタＮ２のソース−ドレイン間及びゲート−ドレイン間の差電位はいずれも０Ｖであるため、素子の耐圧は問題を生じない。
【００２６】
そこで、高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成することが課題となる。本発明の目的は、かかる課題を解決する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の１視点に係る半導体集積回路装置は、
入出力バッファ回路を備えた半導体集積回路装置であって、
入出力バッファ回路は、低スルーレートを実現するための帰還容量素子として、直列に接続された第１の容量素子及び第２の容量素子を有するとともに、
第１の容量素子と前記第２の容量素子との間のノードの電位を入出力モードに応じて調整する電位調整回路を有する。
【発明の効果】
【００２８】
本発明によると、高い耐圧を有する入出力バッファ回路を備えた半導体集積回路装置を、中耐圧の素子のみで構成することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体集積回路装置における入出力バッファ回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置における入出力バッファ回路の電位調整回路の構成を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体集積回路装置における入出力バッファ回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係る半導体集積回路装置における入出力バッファ回路の出力ＨｉＺ時の動作について説明するための図である。
【図５】本発明の第２の実施形態に係る半導体集積回路装置における入出力バッファ回路における電位調整回路の構成を示す回路図である。
【図６】非特許文献１に記載された入出力バッファ回路の構成を示すブロック図である。
【図７】非特許文献１に記載された入出力バッファ回路におけるデータラインＳＤＡ及びクロックラインＳＣＬの接続を示す図である。
【図８】非特許文献１に記載された入出力バッファ回路の動作を示すタイミングチャートである。
【図９】非特許文献１に記載された入出力バッファ回路の出力ＨｉＺ時における動作を示す図である。
【発明を実施するための形態】
【００３０】
本発明の第１の展開形態によると、上記第１の視点に係る半導体集積回路装置が提供される。
【００３１】
本発明の第２の展開形態によると、電位調整回路は、入出力モードを切り替えるモード信号が入力モードの場合には前記ノードを低抵抗で電源電圧にプルアップし、該モード信号が出力モードの場合には前記ノードを高抵抗で電源電圧にプルアップする、半導体集積回路装置が提供される。
【００３２】
本発明の第３の展開形態によると、
電位調整回路は、入出力モードを切り替えるモード信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続され、ドレイン端子が前記ノードに接続された第１のトランジスタと、
モード信号を入力とする論理反転回路と、
論理反転回路の出力信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続された第２のトランジスタと、
ソース端子が第２のトランジスタのドレイン端子に接続され、ゲート端子及びドレイン端子が前記ノードに接続された第３のトランジスタと、を備えている、半導体集積回路装置が提供される。
【００３３】
本発明の第４の展開形態によると、
電位調整回路は、入出力モードを切り替えるモード信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続され、ドレイン端子が前記ノードに接続された第１のトランジスタと、
モード信号を入力とする論理反転回路と、
論理反転回路の出力信号をゲート端子で受信するとともに、ソース端子が中電圧電源に接続された第２のトランジスタと、
第２のトランジスタのドレイン端子と前記ノードとの間に接続された抵抗素子と、を備えている、半導体集積回路装置が提供される。
【００３４】
本発明の入出力バッファ回路は、直列容量素子間の電位を入力モードの時には低抵抗で電源にプルアップし、出力モードの時には高抵抗で電源にプルアップすることで低スルーレートを実現し、中耐圧の直列容量素子の端子間に高電圧を印加しても個々の容量素子電極間の電位差は容量素子の耐電圧を超えない。したがって、本発明に係る入出力バッファ回路によると、中耐圧の素子と高耐圧の素子を単一のＬＳＩ上で混在させることなく、中耐圧の素子のみでＬＳＩを製造することができる。
【００３５】
（実施形態１）
本発明の第１の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図１は、本実施形態に係る半導体集積回路における入出力バッファ回路の構成を示すブロック図である。図１は、Ｉ２Ｃバス規格対応の入出力バッファ回路の構成を示す。図１を参照すると、入出力バッファ回路は、電位調整回路１０及び出力側回路２０を有する。出力側回路２０は、さらに、否定論理和回路ＮＯＲ１、Ｎ型トランジスタＮ３、Ｎ４、及び、容量素子Ｃ２、Ｃ３を有する。
【００３６】
否定論理和回路ＮＯＲ１は、入出力（ＩＯ）の動作状態を示す信号ＥＮの反転論理とＩＯ内部からの信号ＤＩＮを入力とする。否定論理和回路ＮＯＲ１の出力は、ノードｎ２を介しＮ型トランジスタＮ３のゲート端子に接続されている。
【００３７】
Ｎ型トランジスタＮ３のソース端子は接地電圧ＶＳＳに接続され、ドレイン端子はノードｎ３に接続されている。
【００３８】
Ｎ型トランジスタＮ４のソース端子はノードｎ３に接続され、ドレイン端子はノードｎ４に接続されている。Ｎ型トランジスタＮ４のゲート端子は、３．３Ｖ電源電圧ＶＣＣに接続され、つねにＯＮ状態を保つ。
【００３９】
ノードｎ４は、ＬＳＩ外部と接続され、ＬＳＩ外部にはノードｎ４を５Ｖ電源電圧ＶＤＤにプルアップする抵抗素子Ｒｏが接続されている。
【００４０】
容量素子Ｃ３は、ノードｎ４とノードｎ１の間に接続されている。一方、容量素子Ｃ２は、ノードｎ１とノードｎ２の間に接続されている。
【００４１】
電位調整回路１０は、ＩＯの動作状態を示す信号ＥＮを入力とし、ノードｎ１に接続されている。
【００４２】
電位調整回路１０及び出力側回路２０内の３．３Ｖ電源電圧ＶＣＣは、外部のプルアップ用５Ｖ電源電圧ＶＤＤとは異なる電圧を有する。
【００４３】
図２は、本実施形態の入出力バッファ回路における電位調整回路１０の構成を示す回路図である。
【００４４】
図２を参照すると、電位調整回路１０は、Ｐ型トランジスタＰ２〜Ｐ４、及び、論理反転回路ＩＮＶ１を有する。
【００４５】
Ｐ型トランジスタＰ４のゲート端子は、ＩＯの動作状態を示すモード信号ＥＮを受信する。Ｐ型トランジスタＰ４のソース端子は３．３Ｖ電源電圧ＶＣＣに接続され、ドレイン端子はノードｎ１に接続されている。
【００４６】
論理反転回路ＩＮＶ１は、ＩＯの動作状態を示すモード信号ＥＮを入力とする。論理反転回路ＩＮＶ１の出力は、ノードｎ５に接続されている。
【００４７】
Ｐ型トランジスタＰ３のゲート端子はノードｎ５に接続され、ソース端子は３．３Ｖ電源ＶＣＣに接続され、ドレイン端子はノードｎ６に接続されている。
【００４８】
Ｐ型トランジスタＰ２のソース端子はノードｎ６に接続され、ゲート端子及びドレイン端子はノードｎ１に接続されている。
【００４９】
まず、本実施形態の入出力バッファ回路における電位調整回路１０の動作について、図２を参照して説明する。
【００５０】
モード信号ＥＮ＝０（入力モード）のとき、Ｐ型トランジスタＰ４がＯＮ状態となるため、ノードｎ１はＶＣＣと同電位に固定される。このとき、ノードｎ５が１となるため、Ｐ型トランジスタＰ３はＯＦＦ状態となる。
【００５１】
一方、モード信号ＥＮ＝１（出力モード）のとき、Ｐ型トランジスタＰ４がＯＦＦ状態となる。このとき、ノードｎ５が０Ｖとなるため、Ｐ型トランジスタＰ３はＯＮ状態となる。Ｐ型トランジスタＰ２は、ゲート端子とドレイン端子が同電位となることで、実質的には高抵抗として作用する。したがって、ノードｎ１は高抵抗を介して３．３Ｖ電源電圧ＶＣＣと接続されているのと等価であり、ノードｎ１を高抵抗で３．３Ｖ電源電圧ＶＣＣにクランプすることで容量素子Ｃ３の動作を阻害しない。
【００５２】
次に、本実施形態の入出力バッファ回路における出力側回路２０の動作について説明する。
【００５３】
モード信号ＥＮ＝０（入力モード）のとき、信号ＤＩＮの論理に依らず、ノードｎ２は０Ｖとなる。このとき、ノードｎ２が０Ｖであるため、Ｎ型トランジスタＮ３はＯＦＦ状態となる。Ｎ型トランジスタＮ４は、常時３．３Ｖ電源電圧ＶＣＣがゲート端子に印加されているため、ＯＮ状態である。ノードｎ３は、３．３Ｖ電源電圧ＶＣＣからＮ型トランジスタＮ４の閾値を引いた電位となる。
【００５４】
モード信号ＥＮ＝１（出力モード）のとき、ノードｎ２はＤＩＮの反転論理となる。
【００５５】
図３は、本実施形態の入出力バッファ回路の動作を示すタイミングチャートである。図３（ａ）はノードｎ２の動作を示し、図８（ｂ）はノードｎ４の動作を示す。図３（ａ）、（ｂ）の破線は容量素子Ｃ２、Ｃ３がない場合の動作を示し、実線は容量素子Ｃ２、Ｃ３がある場合の動作を示す。
【００５６】
図３及び図８を参照すると、ノードｎ２及びノードｎ４の動作は、それぞれ、非特許文献１に記載されたＩＯバッファ回路（図６）におけるノードｎ９及びノードｎ１０の動作と同様である。
【００５７】
これは、図１の容量素子Ｃ２、Ｃ３が図６の容量素子Ｃ１と同様に、ノードｎ４をノードｎ２にフィードバック制御するためである。なお、かかる動作は非特許文献１のＩＯバッファ回路の動作と同様であるため、詳細な説明を省略する。ノードｎ２がフィードバック制御されるため、出力ノードｎ４を低スルーレートにすることができる。
【００５８】
Ｎ型トランジスタＮ４は、３．３Ｖ電源電圧ＶＣＣがつねにゲートに印加されているため、ＯＮ状態である。これは、Ｎ型トランジスタＮ３がＯＮ状態のときのディスチャージにより、ノードｎ４の電位がＶＤＤから０Ｖに遷移するときには、Ｎ型トランジスタＮ３の動作を阻害しない。
【００５９】
一方、ＩＯ内部からの信号ＤＩＮ＝０の場合において、Ｎ型トランジスタＮ３がＯＦＦ状態のとき、ノードｎ４の電位が抵抗素子Ｒｏによるプルアップにより０ＶからＶＤＤに遷移する際、モード信号ＥＮ＝０（入力モード）のときと同様に、ノードｎ３の電位は、最大で３．３Ｖ電源電圧ＶＣＣからＮ型トランジスタＮ４の閾値を引いた電位となる。したがって、ノードｎ４とノードｎ３、ノードｎ３とノードｎ２、ノードｎ４とＮ型トランジスタＮ４のゲート端子（ＶＣＣ）、及び、ノードｎ３とＮ型トランジスタＮ３のソース端子（ＶＳＳ）の間の電位差は、いずれも３．３Ｖ以内となる。
【００６０】
Ｎ型トランジスタＮ３の動作は、非特許文献１に記載されたＩＯバッファ回路（図６）におけるＮ型トランジスタＮ２の動作と同様であるため、詳細な説明を省略する。
【００６１】
本実施形態の入出力バッファ回路は、低スルーレートの入出力バッファ回路であって、ディスチャージ用Ｎ型トランジスタのゲート端子と入出力バッファの入出力ノードとの間に直列に接続した直列容量素子と、入出力モードに応じ直列容量素子の容量素子間の電位を調整する電位調整回路とを有する。
【００６２】
かかる入出力バッファによると、入力モードのときには容量素子間の電位を低抵抗で電源にプルアップし、出力モードのときには高抵抗で電源電圧にプルアップすることで、低スルーレートを実現するとともに、中耐圧の直列容量素子の端子間に高電圧を印加しても、個々の容量素子電極間の電位差は容量素子の耐電圧を超えない。
【００６３】
したがって、本実施形態の入出力バッファ回路によると、中耐圧の素子と高耐圧の素子を単一のＬＳＩ上で混在させる必要がなく、中耐圧の素子のみでＬＳＩを構成することができる。かかる入出力バッファは、低い製造コストで製造することができる。
【００６４】
図４は、本実施形態の入出力バッファの出力ＨｉＺ時（ＥＮ＝０又はＥＮ＝１でＤＩＮ＝０）の動作について説明するための図である。
【００６５】
ノードｎ４が抵抗素子Ｒｏにより５Ｖ電源電圧ＶＤＤまでプルアップされた場合、ノードｎ２は０Ｖ、ノードｎ１は３．３Ｖ、ノードｎ３は３．３Ｖ電源電圧ＶＣＣ−Ｖｔとなる（ＶｔはＮ型トランジスタＮ４の閾値電圧であり例えば１Ｖ程度）。したがって、容量素子Ｃ２の端子間の差電位、容量素子Ｃ３の端子間の差電位、Ｎ型トランジスタＮ４のソース−ドレイン間及びゲート−ドレイン間の差電位、並びに、Ｎ型トランジスタＮ３のソース−ドレイン間及びゲート−ドレイン間の差電位は、いずれも３．３Ｖ以下となる。したがって、容量素子Ｃ２、Ｃ３、及び、Ｎ型トランジスタＮ３、Ｎ４は、いずれも中耐圧の素子で形成することができる。
【００６６】
なお、ノードｎ４に他のＬＳＩから０Ｖが入力された場合には、ノードｎ２は０Ｖ、ノードｎ１は３．３Ｖ、ノードｎ３は０Ｖとなる。したがって、容量素子Ｃ２、Ｃ３、及び、Ｎ型トランジスタＮ３、Ｎ４は、いずれも中耐圧の素子で形成することができる。
【００６７】
以上のことから、３．３Ｖ電源電圧ＶＣＣを使用するＬＳＩにおいて、外部から５Ｖの電圧が印加された場合においても、各素子の端子間の差電位は３．３Ｖ以下となる。したがって、本実施形態によると、中耐圧素子のみで半導体集積回路装置を構成することができる。このとき、単一のＬＳＩ上に高耐圧素子と中耐圧素子とを混在させる必要がなくなり、拡散工程を削減でき、ＬＳＩの製造コストを抑えることができる。
【００６８】
（実施形態２）
本発明の第２の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図５は、本実施形態に係る半導体集積回路における入出力バッファ回路の電位調整回路１２の構成を示す回路図である。
【００６９】
本実施形態では、実施形態１で出力モード時に高抵抗部として機能するＰ型トランジスタを、抵抗素子で構成している。
【００７０】
本実施形態の電位調整回路１２は、第１の実施形態の電位調整回路１０（図２）のように、ノードｎ６とノードｎ１の間にＰ型トランジスタＰ２を接続する代わりに、ノードｎ６とノードｎ１間に抵抗素子Ｒ２が接続されている。また、電位調整回路１２の他の構成は、第１の実施形態の電位調整回路１０と同一であることから、説明を省略する。
【００７１】
電位調整回路１２の動作について、図５を参照して説明する。
【００７２】
モード信号ＥＮ＝０（入力モード）のとき、Ｐ型トランジスタＰ４がＯＮ状態となるため、ノードｎ１は３．３Ｖ電源電圧ＶＣＣに固定される。このとき、ノードｎ５が１となるため、Ｐ型トランジスタＰ３はＯＦＦ状態となる。ノードｎ１が３．３Ｖになるため、図１の容量素子Ｃ３の差電位は、外部端子が０Ｖから５Ｖに遷移するときに、最大の３．３Ｖとなる。したがって、容量素子Ｃ３を中耐圧素子とすることができる。
【００７３】
一方、モード信号ＥＮ＝１（出力モード）とき、Ｐ型トランジスタＰ４がＯＦＦ状態となる。このとき、ノードｎ５が０となるため、Ｐ型トランジスタＰ３はＯＮ状態となる。抵抗素子Ｒ２は、図２のＰ型トランジスタＰ２と同様に作用する。ノードｎ１を高抵抗で３．３Ｖ電源電圧ＶＣＣにクランプすることで、容量素子Ｃ３の動作を阻害しない。
【００７４】
なお、本実施形態における出力側回路２０の動作は、第１の実施形態１における出力側回路２０の動作と同様であることから、説明を省略する。
【００７５】
上述のように、電位調整回路１０は、Ｎ型トランジスタＮ４のドレイン端子とＮ型トランジスタＮ３のゲート端子間に直列接続したフィードバック容量素子の容量素子間の電位を入出力（ＩＯ）の状態に応じて調整する。電位調整回路１０は、入力モードにおいて電源電圧にクランプし、出力モードにおいて高抵抗で電源電圧に接続するように動作するものであればよい。したがって、電位調整回路１２は、実施形態１の電位調整回路１０のように、必ずしもトランジスタのみで構成する必要はない。
【００７６】
本実施形態によると、第１の実施形態の電位調整回路１０におけるＰ型トランジスタＰ２を抵抗素子Ｒ２に置き換えることができる。
【００７７】
上記第１及び第２の実施形態によると、容量素子を直列に接続し、直列容量素子間の電位を入出力モードに応じて切り替えることで、中耐圧の直列容量素子の端子間に高電圧を印加しても、個々の容量素子電極間の電位差は容量素子の耐電圧を超えないようにすることができる。したがって、これらの実施形態によると、中耐圧の素子と高耐圧の素子を同一ＬＳＩ上で混在させることなく、中耐圧の素子のみでＬＳＩを製造することができ、中耐圧の素子と高耐圧の素子とが混在するＬＳＩと比較して、ＬＳＩの製造コストを削減することができる。
【００７８】
なお、上記の特許文献及び非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７９】
１０、１２    電位調整回路
２０、３０    出力側回路
Ｃ１〜Ｃ３、Ｃｂ    容量素子
ＤＩＮ    ＩＯ内部からの信号
ＥＮ    モード信号
ＩＮＶ１    論理反転回路
ＮＯＲ１    否定論理和回路
Ｎ１〜Ｎ４    Ｎ型トランジスタ
ｎ１〜ｎ６、ｎ９、ｎ１０    ノード
Ｐ１〜Ｐ４    Ｐ型トランジスタ
Ｒ１、Ｒ２、Ｒｏ、Ｒｐ    抵抗素子
ＳＣＬ    クロックライン
ＳＤＡ    データライン
ＶＣＣ    ３．３Ｖ電源電圧（中電圧）
ＶＤＤ    ５Ｖ電源電圧（高電圧）
ＶＤＤ１〜ＶＤＤ４    電源電圧
ＶＳＳ    接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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