(57)【要約】【課題】簡易な回路構成で、過電流制御やソフトスタート制御等の機能を付加させることができ、低コスト且つ高機能なスイッチング電源装置を構成する。【解決手段】  フルブリッジ回路を内部に構成した制御ＩＣを１次側と２次側に配置し、両者を絶縁を維持した状態で双方向通信可能な構成とし、双方のうち先に制御信号を出力した方を優先させる構成とすることで、スイッチ素子の制御の主導権を１次側制御ＩＣと２次側制御ＩＣの間で融通し合うことができ、あらゆる制御がソフトウェアで実装できるようにした。【選択図】図３
2011259673.tif 000002
【特許請求の範囲】
【請求項１】
直流入力電源と、
少なくとも１次巻線と２次巻線を含む電力伝送トランスと、
前記電力伝送トランスの１次巻線に印加される直流電圧をスイッチング制御する少なくとも１つの主スイッチ素子と、
前記電力伝送トランスの２次巻線に接続される、少なくとも１つの整流スイッチ素子を含む整流回路、及び平滑回路と、を有し、
前記主スイッチ素子の時比率によって入出力変換比を制御する絶縁型スイッチング電源装置であって、
前記主スイッチ素子を制御する１次制御部と、前記整流スイッチ素子を制御する２次制御部と、該１次制御部と該２次制御部との間に接続された絶縁信号双方向伝送素子とで構成された制御回路と、
前記絶縁信号双方向伝送素子は、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミング信号を１次側から２次側、及び２次側から１次側へ双方向に伝送可能な信号伝送経路を形成し、
前記１次制御部には前記絶縁信号双方向伝送素子を駆動する少なくとも１つの１次駆動スイッチと、該１次駆動スイッチの駆動タイミングを制御する１次ディジタル制御部と、前記絶縁信号双方向伝送素子の出力を検出する１次検出部が設けられ、
前記２次制御部には前記絶縁信号双方向伝送素子を駆動する少なくとも１つの２次駆動スイッチと、該２次駆動スイッチの駆動タイミングを制御する２次ディジタル制御部と、前記絶縁信号双方向伝送素子の出力を検出する２次検出部が設けられ、
前記１次検出部及び前記２次検出部はそれぞれ、前記タイミング信号を検出すると、それに基づいて前記主スイッチ素子及び前記整流スイッチ素子をそれぞれターンオン、もしくはターンオフさせるように構成されており、前記１次制御部と２次制御部のどちらかから先に送出されたタイミング信号に基づいて、前記主スイッチ素子、もしくは整流スイッチ素子がターンオン、もしくはターンオフされる事を特徴とする絶縁型スイッチング電源装置。
【請求項２】
前記タイミング信号は、前記主スイッチ素子のターンオンに応じたタイミングに発生するオンタイミング信号と、前記主スイッチ素子のターンオフに応じたタイミングに発生するオフタイミング信号とで構成され、
前記１次制御部と２次制御部の内、前記オンタイミング信号を先に送出する方の制御部によってスイッチング周波数が決定され、
前記１次制御部と２次制御部の内、前記オフタイミング信号を先に送出する方の制御部によってフィードバック動作が行われて前記主スイッチ素子の時比率によって入出力変換比が制御される事を特徴とする請求項１に記載の絶縁型スイッチング電源装置。
【請求項３】
前記１次制御部と２次制御部の内、前記オンタイミング信号を先に送出しない方の制御部が、オンタイミング信号の発生を停止させてスイッチング動作を停止させるスイッチング動作停止手段を備える事を特徴とする請求項２に記載の絶縁型スイッチング電源装置。
【請求項４】
出力電流を直接的、もしくは間接的に検出する出力電流検出手段を備え、
前記出力電流検出手段が軽負荷状態を検知すると、前記オンタイミング信号の発生する周期を重負荷状態の周期より長くしてスイッチング周波数を低減し、各スイッチ素子のスイッチングに伴う固定損失を低減するパワーセーブ動作を行う事を特徴とする請求項１乃至３に記載の絶縁型スイッチング電源装置。
【請求項５】
前記少なくとも１つの整流スイッチ素子は同期整流器で構成され、軽負荷状態が検知されると、重負荷状態より前記同期整流器のオン期間を縮小するか、もしくは前記同期整流器をオフ状態に維持して前記同期整流器を逆流する電流を抑制する事を特徴とする請求項４に記載の絶縁型スイッチング電源装置。
【請求項６】
前記絶縁信号双方向伝送素子は、１次制御部と２次制御部との間に接続された、少なくとも１次巻線及び２次巻線を有する信号伝送トランスで構成される事を特徴とする請求項１乃至５に記載の絶縁型スイッチング電源装置。
【請求項７】
前記絶縁信号双方向伝送素子は、１次制御部と２次制御部との間に接続された、第１のコンデンサで構成され、前記１次制御部のグランドと前記２次制御部のグランドとの間には前記第１のコンデンサを流れる電流のリターンパスとなる第２のコンデンサが接続される事を特徴とする請求項１乃至５に記載の絶縁型スイッチング電源装置。
【請求項８】
（追加しました）
前記２次制御部における前記スイッチング動作停止手段は、前記絶縁信号双方向伝送素子を介して１次側から２次側へ伝送される前記２次制御部の駆動電力を止めることによって前記スイッチング動作を停止させることを特徴とする請求項３乃至７に記載の絶縁型スイッチング電源装置。
【請求項９】
前記絶縁信号双方向伝送素子で１次−２次間で双方向に伝送されるタイミング信号は、スイッチング周波数を基本波とする方形波信号で、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミングでＨレベルからＬレベル、もしくはＬレベルからＨレベルに切り換える事を特徴とする請求項１乃至８に記載の絶縁型スイッチング電源装置。
【請求項１０】
前記絶縁信号双方向伝送素子で１次−２次間で双方向に伝送されるタイミング信号は、スイッチング周波数より高い周波数を基本波とするエッジ信号で、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミングに発生する事を特徴とする請求項１乃至８に記載の絶縁型スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトスタート、スリープモード、ヒカップモード、ラッチモード等の複数の制御を行うことのできる絶縁型スイッチング電源装置に関するものである。
【背景技術】
【０００２】
絶縁型スイッチング電源装置では、１次回路と２次回路とで異なるグランド電位に対応したり、安全規格を満たすために、トランスで１次−２次間を絶縁する。２次側の出力電圧や出力電流を制御する場合、それらを検出して１次側にフィードバックし、１次側のスイッチング回路を制御することになるが、このフィードバック回路にも１次−２次間の絶縁が求められる。
【０００３】
また、２次側に同期整流回路を採用する場合、メインスイッチと転流側同期整流器が共にオン状態となって貫通電流が流れるのを防ぐために、メインスイッチのターンオン直前に、２次側同期整流回路の転流側同期整流器をターンオフさせる動作が必要となり、メインスイッチのターンオン直前のタイミングを示す信号を１次側から２次側に伝送し、２次側同期整流器のスイッチングタイミングを制御する必要がある。（特許文献１参照）
ここで特許文献１に示されている絶縁型ＤＣ−ＤＣコンバータの基本的な構成を図１に示す。
【０００４】
図１において、メインスイッチ２は、１次側制御回路５から出力される制御信号に応じてスイッチング制御される。１次側制御回路５は、出力電圧Ｖｏを絶縁回路１０を介して検出し、これに基づいてメインスイッチ２のデューティ比を制御する信号Ｃ１を出力する。さらに制御信号Ｃ１は、駆動回路７、８及びトランス９を介して２次側にも伝達されて制御信号Ｃ２となり、かかる制御信号Ｃ２は２次側制御回路２１に供給される。２次側制御回路２１に供給された制御信号Ｃ２は、駆動回路１３の入力端及びトランジスタ１５のゲート電極に印加され、これによって整流側同期整流器３はメインスイッチ２と同相に駆動され、転流側同期整流器４はメインスイッチ２と逆相に駆動される。
【０００５】
ここで、駆動回路７、８及びトランス９が介在することによって生じる制御信号Ｃ１と制御信号Ｃ２との間のタイミングのズレ、及び転流側同期整流器を構成するＭＯＳＦＥＴのターンオフ遅延時間は、メインスイッチのターンオンタイミングを遅延させる遅延回路１１によって調整されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１に示されているように、２次側に同期整流回路を用いる場合、出力電圧検出信号を１次側にフィードバックさせる手段を含め、１次−２次間を絶縁した状態で信号を伝達させる手段が少なくとも２つ必要になり、回路構成が複雑になるという問題がある。
【０００８】
また、特許文献１にも記載されているように、電源投入時等の起動時（ソフトスタート）には、２次側制御回路に駆動電圧Ｖｃｃが供給されていないので１次側制御回路が主スイッチのターンオンタイミングとターンオフタイミングの両方を決定する方式が良いが、軽負荷動作時にスイッチング周波数を低下させて固定損失を軽減するスリープモードにおいては、１次側制御回路と２次側制御回路の内、出力電流検出素子を備える方の制御回路が主スイッチのターンオンタイミングを決定する方式の方が、軽負荷状態に応じてスイッチング周波数を低下させることができて好都合である。特に、２次側の同期整流器やチョークコイルの電圧降下によって出力電流を検出してスイッチング周波数を低下させる場合は２次側制御回路がターンオンタイミングを決定する方式の方が好都合であり、かつ、出力電圧を直接検出して主スイッチの時比率の調整により出力電圧を安定化するためには２次側制御回路がターンオフタイミングを決定した方が好都合である。しかしながら、主スイッチのターンオンタイミングとターンオフタイミングの決定権を１次側制御回路と２次側制御回路との間で融通し合うことは容易ではないという問題があった。
【０００９】
そこで、この発明の目的は、１次側制御回路と２次側制御回路の双方が、主スイッチのターンオンタイミングとターンオフタイミングの決定権を容易に融通し合うことで、あらゆる状況で最適な制御が可能な絶縁型スイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の絶縁型スイッチング電源装置は、直流入力電源と、少なくとも１次巻線と２次巻線を含む電力伝送トランスと、前記電力伝送トランスの１次巻線に印加される直流電圧をスイッチング制御する少なくとも１つの主スイッチ素子と、前記電力伝送トランスの２次巻線に接続される、少なくとも１つの整流スイッチ素子を含む整流回路、及び平滑回路と、を有し、前記主スイッチ素子の時比率によって入出力変換比を制御する絶縁型スイッチング電源装置であって、  前記主スイッチ素子を制御する１次制御部と、前記整流スイッチ素子を制御する２次制御部と、該１次制御部と該２次制御部との間に接続された絶縁信号双方向伝送素子とで構成された制御回路と、前記絶縁信号双方向伝送素子は、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミング信号を１次側から２次側、及び２次側から１次側へ双方向に伝送可能な信号伝送経路を形成し、前記１次制御部には前記絶縁信号双方向伝送素子を駆動する少なくとも１つの１次駆動スイッチと、該１次駆動スイッチの駆動タイミングを制御する１次ディジタル制御部と、前記絶縁信号双方向伝送素子の出力を検出する１次検出部が設けられ、前記２次制御部には前記絶縁信号双方向伝送素子を駆動する少なくとも１つの２次駆動スイッチと、該２次駆動スイッチの駆動タイミングを制御する２次ディジタル制御部と、前記絶縁信号双方向伝送素子の出力を検出する２次検出部が設けられ、前記１次検出部及び前記２次検出部はそれぞれ、前記タイミング信号を検出すると、それに基づいて前記主スイッチ素子及び前記整流スイッチ素子をそれぞれターンオン、もしくはターンオフさせるように構成されており、前記１次制御部と２次制御部のどちらかから先に送出されたタイミング信号に基づいて、前記主スイッチ素子、もしくは整流スイッチ素子がターンオン、もしくはターンオフされる事を特徴とする。
さらには、前記タイミング信号は、前記主スイッチ素子のターンオンに応じたタイミングに発生するオンタイミング信号と、前記主スイッチ素子のターンオフに応じたタイミングに発生するオフタイミング信号とで構成され、前記１次制御部と２次制御部の内、前記オンタイミング信号を先に送出する方の制御部によってスイッチング周波数が決定され、前記１次制御部と２次制御部の内、前記オフタイミング信号を先に送出する方の制御部によってフィードバック動作が行われて前記主スイッチ素子の時比率によって入出力変換比が制御される事を特徴とする。
【００１１】
さらには、前記１次制御部と２次制御部の内、前記オンタイミング信号を先に送出しない方の制御部が、オンタイミング信号の発生を停止させてスイッチング動作を停止させるスイッチング動作停止手段を備える事を特徴とする。
【００１２】
さらには、出力電流を直接的、もしくは間接的に検出する出力電流検出手段を備え、前記出力電流検出手段が軽負荷状態を検知すると、前記オンタイミング信号の発生する周期を重負荷状態の周期より長くしてスイッチング周波数を低減し、各スイッチ素子のスイッチングに伴う固定損失を低減するパワーセーブ動作を行う事を特徴とする。
【００１３】
さらには、前記少なくとも１つの整流スイッチ素子は同期整流器で構成され、軽負荷状態が検知されると、重負荷状態より前記同期整流器のオン期間を縮小するか、もしくは前記同期整流器をオフ状態に維持して前記同期整流器を逆流する電流を抑制する事を特徴とする。
【００１４】
さらには、前記絶縁信号双方向伝送素子は、１次制御部と２次制御部との間に接続された、少なくとも１次巻線及び２次巻線を有する信号伝送トランスで構成される事を特徴とする。
【００１５】
さらには、前記絶縁信号双方向伝送素子は、１次制御部と２次制御部との間に接続された、第１のコンデンサで構成され、前記１次制御部のグランドと前記２次制御部のグランドとの間には前記第１のコンデンサを流れる電流のリターンパスとなる第２のコンデンサが接続される事を特徴とする。
【００１６】
さらには、前記２次制御部における前記スイッチング動作停止手段は、前記絶縁信号双方向伝送素子を介して１次側から２次側へ伝送される前記２次制御部の駆動電力を止めることによって前記スイッチング動作を停止させることを特徴とする。
【００１７】
さらには、前記絶縁信号双方向伝送素子で１次−２次間で双方向に伝送されるタイミング信号は、スイッチング周波数を基本波とする方形波信号で、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミングでＨレベルからＬレベル、もしくはＬレベルからＨレベルに切り換える事を特徴とする。
【００１８】
さらには、前記絶縁信号双方向伝送素子で１次−２次間で双方向に伝送されるタイミング信号は、スイッチング周波数より高い周波数を基本波とするエッジ信号で、前記主スイッチ素子のターンオン、もしくはターンオフのタイミングに応じたタイミングに発生する事を特徴とする。
【発明の効果】
【００１９】
本発明は、
（ａ）２次側制御回路用の補助電源を必要としない。
（ｂ）１次側からの制御を主体に動作することも、２次側からの制御を主体に動作することも可能なので、対応可能な制御動作、保護動作の応用範囲が広い。
（ｃ）絶縁信号伝送素子が１個で構成できるので、実装面積、コストを低減できる。
【図面の簡単な説明】
【００２０】
【図１】特許文献１に示されている絶縁型ＤＣ−ＤＣコンバータの基本的な構成を示す図である。
【図２】第１の実施形態に係るスイッチング電源装置に用いられる制御ＩＣ１０１の内部ブロック図である。
【図３】第１の実施形態に係るスイッチング電源装置の回路例である。
【図４】第１の実施形態に係るスイッチング電源装置において、１スイッチング周期あたりの各部の波形図である。
【図５】ｔ０〜ｔ１区間における制御ＩＣ内部の動作説明図である。
【図６】時間ｔ１における制御ＩＣ内部の動作説明図である。
【図７】時間ｔ１〜ｔ２区間における制御ＩＣ内部の動作説明図である。
【図８】時間ｔ２における制御ＩＣ内部の動作説明図である。
【図９】時間ｔ２〜ｔ３区間における制御ＩＣ内部の動作説明図である。
【図１０】時間ｔ３〜ｔ４区間における制御ＩＣ内部の動作説明図である。
【図１１】時間ｔ４〜ｔ５区間における制御ＩＣ内部の動作説明図である。
【図１２】時間ｔ５における制御ＩＣ内部の動作説明図である。
【図１３】時間ｔ５〜ｔ６区間における制御ＩＣ内部の動作説明図である。
【図１４】時間ｔ６における制御ＩＣ内部の動作説明図である。
【図１５】時間ｔ６〜ｔ７区間における制御ＩＣ内部の動作説明図である。
【図１６】時間ｔ７〜ｔ８区間における制御ＩＣ内部の動作説明図である。
【図１７】第１の実施形態におけるソフトスタート時の動作波形図である。
【図１８】第１の実施形態におけるスリープモード時の動作波形図である。
【図１９】第１の実施形態におけるヒカップモード時の動作波形図である。
【図２０】第２の実施形態に係るスイッチング電源装置の他の回路例である。
【発明を実施するための形態】
【００２１】
《第１の実施形態》
図２は第１の実施形態に係る絶縁型スイッチング電源装置に用いられる制御ＩＣ１０１の内部ブロック図である。制御ＩＣ１０１は、少なくとも第１のスイッチング素子Ｑ１と第１のダイオードＤ１の並列回路からなる第１のスイッチ回路Ｓ１、及び少なくとも第２のスイッチング素子Ｑ２と第２のダイオードの並列回路からなる第２のスイッチ回路Ｓ２、とからなる直列回路と、少なくとも第３のスイッチング素子Ｑ３と第３のダイオードＤ３の並列回路からなる第３のスイッチ回路Ｓ３、及び少なくとも第４のスイッチング素子Ｑ４と第４のダイオードＤ４の並列回路からなる第４のスイッチ回路Ｓ４とからなる直列回路と、を備え、各スイッチ回路Ｓ１〜Ｓ４のターンオン及びターンオフを制御する制御信号を出力するディジタル制御部を備える。
【００２２】
第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点と、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４の接続点には、両者間にインダクタンス素子を接続するための第１のパルス信号端子ＰＳ１及び第２のパルス信号端子ＰＳ２が設けられている。また、第１のスイッチ回路Ｓ１及び第２のスイッチ回路Ｓ２とからなる直列回路と、第３のスイッチ回路Ｓ３及び第４のスイッチ回路Ｓ４とからなる直列回路は、それぞれの一端が共通接続されて接地端子ＧＮＤに接続され他端はそれぞれ第１の電源供給端子Ｖｄｒ１及び第２の電源供給端子Ｖｄｒ２に接続されている。すなわち、各スイッチ回路Ｓ１〜Ｓ４はフルブリッジ型を形成することとなるので、ハイサイド側スイッチとなる第１のスイッチ回路Ｓ１及び第３のスイッチ回路Ｓ３は、ハイサイドドライバとしてのバッファを介してディジタル制御部からの制御信号が伝達される。
【００２３】
さらに、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４の接続点には、ディジタル制御部から出力される信号により第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオン、第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオフ状態となった時に、第１のパルス信号端子ＰＳ１及び第２のパルス信号端子ＰＳ２を介して、第１の電源供給端子Ｖｄｒ１から供給されるエネルギーを第１のドライブ信号として出力するための第１のドライブ端子ＤＲ１が設けられ、第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点には、該接続点の電位を検出するための検出端子Ｖｄｅｔが設けられ、ディジタル制御部に入力されるように構成されている。
【００２４】
さらに、例えば第２の電源供給端子Ｖｄｒ２から電力を得て、ディジタル制御部から出力される信号により第２のドライブ信号を出力するためのサブドライバＳｕｂｄｒと、該第２のドライブ信号が出力される第２のドライブ端子ＤＲ２を備えている。
【００２５】
さらに、第１の比較器ＣＯＭＰ１、該第１の比較器ＣＯＭＰ１に入力される第１の基準電圧源Ｖｒｅｆ１を備え、該第１の比較器の出力信号がディジタル制御部に入力される構成になっている。
【００２６】
さらに、制御ＩＣの駆動電源端子Ｖｃｃと、該ディジタル制御部の駆動電源端子ＤＲＰＷＲがそれぞれ設けられているが、一般的にディジタル制御回路の駆動電圧は０．８Ｖ〜３．３Ｖ程度と低く、パワー半導体素子の駆動電圧は５Ｖ〜１５Ｖ程度と高いため、供給される電源電圧が１種類の場合は、制御ＩＣの駆動電源端子Ｖｃｃから供給される電圧を、ディジタル制御部の駆動電圧までリニアレギュレータ、もしくは前記インダクタンス素子と第９のダイオードＤ９と第９のスイッチ回路Ｓ９で構成されるスイッチングレギュレータを介して降圧して供給するように構成され、第９のスイッチ回路Ｓ９は該ディジタル制御部によって制御される。
【００２７】
図３に図２で示した制御ＩＣを用いた絶縁型ＤＣ−ＤＣコンバータ装置の第１の実施形態に係る回路図を示す。
【００２８】
直流入力電源Ｖｉｎの両端に対して、トランスＴの１次巻線Ｎｐ１と、第１１のスイッチング素子Ｑ１１と第１の抵抗Ｒ１とからなる直列回路が接続されており、該第１１のスイッチング素子に対して、第１のキャパシタＣ１とＰチャネルＭＯＳＦＥＴで形成された第１２のスイッチング素子Ｑ１２とからなる直列回路が並列に接続されている。
【００２９】
トランスＴの２次巻線Ｎｓ１の両端に対しては、整流側同期整流器として機能する第１３のスイッチング素子Ｑ１３及び転流側同期整流器として機能する第１４のスイッチング素子Ｑ１４とからなる同期整流回路が接続され、第１のインダクタＬ１及び第６のキャパシタＣ６とからなる平滑回路を介して直流電圧が出力端子Ｖｏｕｔに出力される。
【００３０】
１次側制御ＩＣ１０１は、駆動電源端子Ｖｃｃ、第１の電源供給端子Ｖｄｒ１、第２の電源供給端子Ｖｄｒ２に駆動電圧を得て、第１１のスイッチング素子Ｑ１１を制御するために、第１１のスイッチング素子Ｑ１１の制御端子と第１のドライブ端子ＤＲ１とが接続され、第１２のスイッチング素子Ｑ１２を制御するために、第１２のスイッチング素子Ｑ１２の制御端子と第２のドライブ端子ＤＲ２とが、第３のキャパシタＣ３と第１３のダイオードＤ１３からなるレベルシフト回路を介して接続され、第１の抵抗Ｒ１を電流検出抵抗として第１１のスイッチング素子Ｑ１１に流れる電流を検出するために、第１１のスイッチング素子Ｑ１１と第１の抵抗Ｒ１との接続点がＦＢ１端子に接続され、第１のパルス信号端子ＰＳ１及び第２のパルス信号端子ＰＳ２には、パルストランスＰＴの１次巻線Ｎｐ２の両端が接続されている。また、接地端子ＧＮＤがＧＮＤラインに接続されている。
【００３１】
２次側制御ＩＣ１０２の駆動電源は、出力端子Ｖｏｕｔから直接もしくはレギュレータ回路を介して供給しても良いし、トランスＴに別途補助巻線を設けて、該補助巻線に発生する電圧を整流・平滑したものを供給しても良いし、またはパルストランスＰＴを介して１次側制御回路から供給してもよい。そのようにして駆動電源端子Ｖｃｃ、第１の電源供給端子Ｖｄｒ３、第２の電源供給端子Ｖｄｒ４に駆動電圧を得て、第１３のスイッチング素子Ｑ１３を制御するために、第１３のスイッチング素子Ｑ１３の制御端子と第１のドライブ端子ＤＲ３とが接続され、第１４のスイッチング素子Ｑ１４を制御するために、第１４のスイッチング素子Ｑ１４の制御端子と第２のドライブ端子ＤＲ４とが接続され、出力電圧を第４の抵抗Ｒ４と第５の抵抗Ｒ５とで分圧したものと、第１のインダクタＬ１両端の電圧を積分するための、第２の抵抗Ｒ２、第３の抵抗Ｒ３、第４のキャパシタＣ４、及び第５のキャパシタＣ５とからなるランプ波形成回路からの信号とを合成したものがＦＢ２端子に入力されるように接続され、第１のパルス信号端子ＰＳ３及び第２のパルス信号端子ＰＳ４には、パルストランスＰＴの２次巻線Ｎｓ２の両端が接続されている。
【００３２】
少なくとも第１のスイッチ回路Ｓ１〜第８のスイッチ回路Ｓ８の各スイッチ回路は、ＭＯＳＦＥＴで構成することによって、第１のダイオードＤ１〜第８のダイオードＤ８をＭＯＳＦＥＴのボディダイオードで代替させることができる。パワー半導体素子である第１１のスイッチング素子Ｑ１１〜第１４のスイッチング素子Ｑ１４に関しては、ＭＯＳＦＥＴに限らず、ＢＪＴ（バイポーラジャンクショントランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等も適用できる。なお、図３においては、第１２のスイッチング素子Ｑ１２にのみＰチャネル型ＦＥＴが用いられ、他のスイッチング素子にはＮチャネル型ＦＥＴが用いられているが、必要に応じて適宜使い分ければよい。
【００３３】
なお、詳細は後述するが、１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２には同一のハードウェアのＩＣを利用することができる。
【００３４】
図４に、第１１のスイッチング素子Ｑ１１の１スイッチング周期における、第１のスイッチング素子Ｑ１〜第４のスイッチング素子Ｑ４のゲート−ソース間電圧、第１１のスイッチング素子Ｑ１１のドレイン−ソース間電圧、及びパルストランスＰＴの１次巻線Ｎｐ２の両端電圧の各波形図を示す。
【００３５】
第１１のスイッチング素子Ｑ１１の１スイッチング周期をｔ０〜ｔ８の計１０区間に分けて各部の動作を説明する。
［時間ｔ０〜ｔ１区間における動作］
図５に、この区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。回路動作を理解しやすくするために、図２のブロック図と比較して、Ｖｃｃ、ＤＲＰＷＲ、ＦＢ１、ＦＢ２、ＤＲ２、ＣＯＭＰ１、ディジタル制御部、第９のダイオードＤ９、第９のスイッチ回路Ｓ９を省略している。また、パルストランスＰＴの１次２次間巻き数比を１と仮定すると、Ｖｄｒ１≒Ｖｄｒ２である事から、簡略化のため、Ｖｄｒ１とＶｄｒ２、及びＶｄｒ３とＶｄｒ４は共に共通の電源電圧端子に接続されているものとする。さらに、第１のスイッチ回路Ｓ１〜第８のスイッチ回路Ｓ８のゲート端子は、省略したディジタル制御部から出力される信号によって制御されるものとする。１次側制御ＩＣ１０１と２次側制御ＩＣ１０２は同一のハードウェアを有するものとする。
【００３６】
この時、第１のスイッチ回路Ｓ１、第２のスイッチ回路Ｓ２、及び第３のスイッチ回路Ｓ３はオフ、第４のスイッチ回路Ｓ４はオン状態となっている。これにより、１次側制御ＩＣ１０１における第１のドライブ端子ＤＲ１に接続されている第１１のスイッチング素子Ｑ１１のゲート−ソース間は第４のスイッチ回路Ｓ４がオンしていることによりショート状態となり、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓには電荷が蓄積されていない。すなわち第１１のスイッチング素子Ｑ１１はオフ状態である。
【００３７】
なお、第１２のスイッチング素子Ｑ１２は、クランプ回路用スイッチであり、実質的に第１１のスイッチング素子Ｑ１１と、デッドタイムを挟んで相補的に動作するため、オン状態になる。
【００３８】
２次側制御ＩＣ１０２内においても同様で、第５のスイッチ回路Ｓ５、第６のスイッチ回路Ｓ６及び第７のスイッチ回路Ｓ７はオフ、第８のスイッチ回路Ｓ８はオン状態となっている。これにより、２次側制御ＩＣ１０２における第１のドライブ端子ＤＲ３に接続されている第１３のスイッチング素子Ｑ１３のゲート−ソース間は第８のスイッチ回路Ｓ８がオンしていることによりショート状態となり、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓには電荷が蓄積されていない。すなわち整流側同期整流器として機能する第１３のスイッチング素子Ｑ１３はオフ状態である。
【００３９】
なお、転流側同期整流器として機能する第１４のスイッチング素子Ｑ１４は、第１３のスイッチング素子Ｑ１３とはデッドタイムを挟んで相補的に動作するため、オン状態である。
［時間ｔ１における動作］
図６に、時間ｔ１における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４０】
時間ｔ１において、１次側制御ＩＣ１０１内の第１のスイッチ回路Ｓ１をターンオンさせる。すると、Ｖｄｒ１から供給される電流が第１のスイッチ回路Ｓ１、パルストランスＰＴの１次巻線Ｎｐ２、第４のスイッチ回路Ｓ４を介して流れる。パルストランスＰＴの１次巻線Ｎｐ２が励磁されることによって、パルストランスＰＴの２次巻線Ｎｓ２には電圧が生じるので、２次側制御ＩＣ１０２において、これを第５のスイッチ回路Ｓ５と第６のスイッチ回路Ｓ６の接続点に位置するＶｄｅｔ端子にて検出する。
［時間ｔ１〜ｔ２区間における動作］
図７に、時間ｔ１〜ｔ２区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４１】
２次側制御ＩＣ１０２内のディジタル制御部は、Ｖｄｅｔ端子に電圧が入力されたことに応じて、第５のスイッチ回路Ｓ５をターンオンさせる。この動作により、２次側制御ＩＣ１０２においても、Ｖｄｒ２から供給される電流が、第５のスイッチ回路Ｓ５、パルストランスＰＴの２次巻線Ｎｓ２、第８のスイッチ回路Ｓ８を介して流れる。
［時間ｔ２における動作］
図８に、時間ｔ２における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４２】
時間ｔ２において、１次側制御ＩＣ１０１内のディジタル制御部は、第４のスイッチ回路Ｓ４を、また２次側制御ＩＣ１０２内のディジタル制御部は、第８のスイッチ回路Ｓ８を、それぞれターンオフさせる。この動作により、１次側制御ＩＣ１０１内においては、Ｖｄｒ１から供給される電流が、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓに流れて電荷が充電され、第１１のスイッチング素子Ｑ１１がターンオンする。同時に２次側制御ＩＣ１０２内においては、Ｖｄｒ２から供給される電流が、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓに流れて電荷が充電され、第１３のスイッチング素子Ｑ１３がターンオンする。
［時間ｔ２〜ｔ３区間における動作］
図９に、時間ｔ２〜ｔ３区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４３】
時間ｔ２〜ｔ３において、第１１のスイッチング素子Ｑ１１のゲート電圧がＶｄｒ１、Ｖｄｒ２の電圧に到達し、第１３のスイッチング素子Ｑ１３のゲート電圧がＶｄｒ３、Ｖｄｒ４の電圧に到達すると、１次側制御ＩＣ１０１内においてＶｄｒ１から供給される電流は、第１のスイッチング素子Ｑ１、パルストランスＰＴの１次巻線Ｎｐ２、第３のダイオードＤ３を介してＶｄｒ１に還流する。また、２次側制御ＩＣ１０２内においても同様に、Ｖｄｒ２から供給される電流は、第５のスイッチ回路Ｓ５、パルストランスＰＴの２次巻線Ｎｓ２、第７のダイオードＤ７を介して還流する。
［時間ｔ３〜ｔ４区間における動作］
図１０に、時間ｔ３〜ｔ４区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４４】
時間ｔ３において、１次側制御ＩＣ１０１においては第１のスイッチ回路Ｓ１が、２次側制御ＩＣ１０２においては第５のスイッチ回路Ｓ５がそれぞれターンオフすると、パルストランスＰＴに蓄えられていた電磁エネルギーが回生される。パルストランスＰＴの１次２次巻き数比を１と仮定すると、前記電磁エネルギーはＶｄｒ１、Ｖｄｒ２、もしくはＶｄｒ３、Ｖｄｒ４のどちらか電圧が低いノードに回生される。第１実施例では２次側には駆動電力供給端子Ｖｄｒ３、Ｖｄｒ４に直接電力を供給する回路が設けられていないため、駆動電力供給端子Ｖｄｒ３、Ｖｄｒ４の電圧は１次側制御回路の駆動制御電力供給端子Ｖｄｒ１、Ｖｄｒ２の電圧よりわずかに低い。従って、前記電磁エネルギーは主に２次制御回路に回生される。時間ｔ３〜ｔ４の間、パルストランスＰＴの２次巻線Ｎｓ２に流れる電流は減少しながら、２次側制御ＩＣ１０２においては第６のダイオードＤ６、パルストランスＰＴの２次巻線Ｎｓ２、第７のダイオードＤ７を介して流れ、パルストランスＰＴに蓄えられた電磁エネルギーをＶｄｒ３、Ｖｄｒ４に回生する。
［時間ｔ４〜ｔ５区間における動作］
図１１に、時間ｔ４〜ｔ５区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４５】
その後、時間ｔ４において、パルストランスＰＴ２次巻線Ｎｓ２に流れる電流がゼロに近づき、２次側制御ＩＣ１０２における第６のダイオードＤ６、及び第７のダイオードＤ７のそれぞれに順方向電流が流れなくなると、１次側制御ＩＣ１０１における第３のスイッチ回路Ｓ３及び２次側制御ＩＣ１０２における第７のスイッチ回路Ｓ７をそれぞれターンオンさせる。この動作により、第１１のスイッチング素子Ｑ１１のゲート電位は、Ｖｄｒ１またはＶｄｒ２に維持され、第１３のスイッチング素子Ｑ１３のゲート電位は、Ｖｄｒ３またはＶｄｒ４に維持されることとなり、常にオン状態が維持されることになる。
［時間ｔ５における動作］
図１２に、時間ｔ５における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４６】
時間ｔ５において、２次側制御ＩＣ１０２内の第６のスイッチ回路Ｓ６をターンオンさせる。すると、Ｖｄｒ３から供給される電流が第７のスイッチ回路Ｓ７、パルストランスＰＴの２次巻線Ｎｓ２、第６のスイッチ回路Ｓ６を介して流れる。パルストランスＰＴの２次巻線Ｎｓ２が励磁されることによって、パルストランスＰＴの１次巻線Ｎｐ２には電圧が生じるので、１次側制御ＩＣ１０１において、これを第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点に位置するＶｄｅｔ１端子にて検出する事で２次側から１次側にタイミング信号を伝送する。
［時間ｔ５〜ｔ６区間における動作］
図１３に、時間ｔ５〜ｔ６区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４７】
１次側制御ＩＣ１０１内のディジタル制御部は、Ｖｄｅｔ１端子に電圧が入力されたことに応じて、第２のスイッチ回路Ｓ２をターンオンさせる。この動作により、１次側制御ＩＣ１０１においても、Ｖｄｒ２から供給される電流が、第３のスイッチ回路Ｓ３、パルストランスＰＴの１次巻線Ｎｐ２、第２のスイッチ回路Ｓ２を介して流れる。
［時間ｔ６における動作］
図１４に、時間ｔ６における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
時間ｔ６において、１次側制御ＩＣ１０１内のディジタル制御部は、第３のスイッチ回路Ｓ３を、また２次側制御ＩＣ１０２内のディジタル制御部は、第７のスイッチ回路Ｓ７を、それぞれターンオフさせる。この動作により、１次側制御ＩＣ１０１内においては、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓに蓄積されていた電荷が放電され、第１１のスイッチング素子Ｑ１１がターンオフする。同時に２次側制御ＩＣ内においては、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓに蓄積されていた電荷が放電され、第１３のスイッチング素子Ｑ１３がターンオフする。
［時間ｔ６〜ｔ７区間における動作］
図１５に、時間ｔ６〜ｔ７区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４８】
時間ｔ６〜ｔ７において、第１１のスイッチング素子Ｑ１１及び第１３のスイッチング素子Ｑ１３のゲート−ソース間電圧が０Ｖに到達すると、１次側制御ＩＣ１０１内において、第４のダイオードＤ４、パルストランスＰＴの１次巻線Ｎｐ２、第２のスイッチ回路Ｓ２を介してＧＮＤに向かって電流が流れる。また、２次側制御ＩＣ１０２内においても同様に、第８のダイオードＤ８、パルストランスＰＴの２次巻線Ｎｓ２、第６のスイッチ回路Ｓ６を介してＧＮＤに向かって電流が流れる。
［時間ｔ７〜ｔ８区間における動作］
図１６に、時間ｔ７〜ｔ８区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４９】
時間ｔ７において、１次側制御ＩＣ１０１においては第４のスイッチ回路Ｓ４が、２次側制御ＩＣ１０２においては第８のスイッチ回路Ｓ８がそれぞれターンオンすると同時に、第２のスイッチ回路Ｓ２と第６のスイッチ回路Ｓ６がターンオフすると、パルストランスＰＴに蓄えられていた電磁エネルギーが回生される。パルストランスＰＴの１次２次巻き数比を１と仮定すると、前記電磁エネルギーはＶｄｒ１、Ｖｄｒ２、もしくはＶｄｒ３、Ｖｄｒ４のどちらか電圧が低いノードに回生される。第１実施例では２次側には駆動電力供給端子Ｖｄｒ３、Ｖｄｒ４に直接電力を供給する回路が設けられていないため、駆動電力供給端子Ｖｄｒ３、Ｖｄｒ４の電圧は1次側制御回路の駆動制御電力供給端子Ｖｄｒ１、Ｖｄｒ２の電圧よりわずかに低い。従って、前記電磁エネルギーは主に２次制御回路に回生される。時間ｔ７〜ｔ８の間、パルストランスＰＴの２次巻線Ｎｓ２にそれぞれ流れる電流は減少しながら、２次側制御ＩＣ１０２においては第８のダイオードＤ８、パルストランスＰＴの２次巻線Ｎｓ２、第１のダイオードＤ１を介して流れ、パルストランスＰＴに蓄えられた電磁エネルギーをＶｄｒ３、Ｖｄｒ４に回生する。
［時間ｔ８以降における動作］
時間ｔ８以降時間ｔ１までの区間における動作は、上記［時間ｔ０〜ｔ１区間における動作］と同一の動作になる。
【００５０】
上述した動作により、１次側制御ＩＣから出力される、１次側の主スイッチに相当する第１１のスイッチング素子Ｑ１１をターンオンさせる直前のタイミングを示す信号を、パルストランスＰＴを介して１次側から２次側、もしくは２次側から１次側に伝送し、第１１のスイッチング素子Ｑ１１と整流側同期整流器に相当する第１３のスイッチング素子Ｑ１３をターンオンさせるタイミングをほぼ同期させるとともに、第１１のスイッチング素子Ｑ１１がターンオンする直前のタイミングに転流側同期整流器に相当する第１４のスイッチング素子Ｑ１４をターンオフさせる。主スイッチのターンオン直前のタイミングで転流側同期整流器がターンオフされる事で、主スイッチと転流側同期整流器の同時オンによる貫通電流の発生が防止される。さらに、整流側同期整流器をターンオフさせる直前のタイミング、もしくは主スイッチをターンオフする直前のタイミングを示す信号を、パルストランスＰＴを介して１次側から２次側、もしくは２次側から１次側に伝送し、１次側の主スイッチと整流側同期整流器をターンオフさせるタイミングをほぼ同期させるとともに、主スイッチがターンオフした直後のタイミングに転流側同期整流器をターンオンさせる。図５から図１６にて図示した本実施形態においては、主スイッチのターンオン直前のタイミングを示す信号、及び主スイッチのターンオフ直前のタイミングを示す信号のいずれも、１次側から２次側へ伝送する例を示したが、主スイッチのターンオン直前のタイミングを示す信号、及び主スイッチのターンオフ直前のタイミングを示す信号のいずれも、１次側から２次側に伝送する事もできるし、２次側から１次側に伝送する事もできる。１次側と２次側の内、先に送出された信号が優先して実行される。すなわち、１つのパルストランスＰＴを用いた完全な双方向通信が可能となる。例えば、１次側制御ＩＣ１０１の第１のスイッチ回路Ｓ１よりも、２次側制御ＩＣ１０２の第５のスイッチ回路Ｓ５の方が先にターンオンした場合は、図６における１次側制御ＩＣ１０１と２次側制御ＩＣ１０２の関係がちょうど逆の関係になる。また、１次側制御ＩＣ１０１の第２のスイッチ回路Ｓ２よりも、２次側制御ＩＣ１０２の第６のスイッチ回路Ｓ６の方が先にターンオンした場合は、図１２における１次側制御ＩＣ１０１と２次側制御ＩＣ１０２の関係がちょうど逆の関係になる。
【００５１】
なお、上述した動作例では、図１０に示したｔ３〜ｔ４区間、及び図１６に示したｔ７〜ｔ８区間において、パルストランスＰＴに蓄積された電磁エネルギーを回生しているため、回路効率が向上するが、同時に回生期間においては双方向通信が出来ないという問題もあるため、ｔ３〜ｔ４区間をｔ４〜ｔ５区間と同様の動作とし、ｔ７〜ｔ８区間をｔ０〜ｔ１区間と同様の動作とすることで、回生モードではなく還流モードとして動作させ、双方向通信ができる範囲を広くすることも可能である。こうすることで、回路効率は多少悪化するものの、第１１のスイッチング素子Ｑ１１のスイッチング周波数が高く、かつ時比率が極端に小さい、もしくは時比率が極端に大きいような動作をする場合に、１次−２次間の双方向通信が行えなくなるといった問題を解消できる。
【００５２】
また１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２は、それぞれ独立して各スイッチング素子の駆動タイミングを制御できるので、第１の実施形態に示すように、１次側と２次側両方に制御ＩＣを搭載した場合、１次側制御ＩＣ１０１と、２次側制御ＩＣ１０２とでどちらが先にターンオン信号及びターンオフ信号を発生して伝送するかを自由に設定することができる。
【００５３】
例えば、図１７に、図３に示した回路の起動時における動作波形図を示す。図１７に示した波形図は、上から順に、１次側制御ＩＣ１０１が出力するパルス信号波形、２次側制御ＩＣ１０２が出力するパルス信号波形、第１１のスイッチング素子Ｑ１１のゲート−ソース間電圧、出力端子Ｖｏｕｔに生じる出力電圧波形である。
【００５４】
２次側制御ＩＣ１０２にプリバイアスが供給されない絶縁型スイッチング電源の動作モードにおいては、起動した瞬間に２次側制御ＩＣ１０２には駆動電圧が供給されておらず、１次側制御ＩＣ１０１しか駆動していない状態である。すなわち、第１１のスイッチング素子Ｑ１１、第１２のスイッチング素子Ｑ１２のターンオン及びターンオフのタイミングは全て１次側制御ＩＣ１０１からの指令により行われ、駆動電力を供給できない第１３のスイッチング素子Ｑ１３、及び第１４のスイッチング素子Ｑ１４は寄生ダイオードの作用により単なるダイオードとして動作する。（１次側ＩＣが支配する期間として図示）
その後、１次側制御ＩＣ１０１の各スイッチ回路がスイッチング動作を行なう事でパルストランスＰＴを介して２次側に電力供給がなされ、２次側制御ＩＣ１０２の各スイッチ回路が駆動し始める。出力電圧が制御の目標値に到達すると、２次側の出力電圧を１次側にフィードバックさせる機能が働き始め、第１１のスイッチング素子Ｑ１１のターンオフタイミングを２次側制御ＩＣ１０２が指令する状態になる。（引継ぎ期間として図示）
さらには、定常状態に移行した後、第１１のスイッチング素子Ｑ１１及び第１２のスイッチング素子Ｑ１２のターンオン及びターンオフタイミングをも、２次側制御ＩＣ１０２からの指令で決定することもできる。（２次側ＩＣが支配する期間として図示）この場合、第１１のスイッチング素子Ｑ１１のターンオンタイミングとターンオフタイミングの決定権を１次側制御ＩＣ１０１から２次側制御ＩＣ１０２に移行させるには、第１１のスイッチング素子Ｑ１１のゲート端子に対して、１次側制御ＩＣ１０１内のディジタル制御部と２次側制御ＩＣ１０２内のディジタル制御部のうち、先にスイッチング素子を駆動させるための駆動信号を発生した方が優先される仕組みを利用して、１次側制御ＩＣ１０１より２次側制御ＩＣ１０２が早くタイミング信号を発生させるようにすれば良い。例えば、起動時のソフトスタート動作においては、１次側制御ＩＣ１０１内のディジタル制御部が出力するターンオフ指令信号を徐々に遅くしていくと、出力電圧が目標値に到達したところで、２次側制御ＩＣ１０２が１次側制御ＩＣ１０１より早く第１１のスイッチング素子Ｑ１１のターンオフ指令信号を送出するようになるので、１次側制御ＩＣ１０１から２次側制御ＩＣ１０２にターンオフタイミングの決定権が移行される。また、第１１のスイッチング素子Ｑ１１のターンオン指令信号の決定権を１次側から２次側に移行するには、１次側の発振周波数よりも２次側の発振周波数を高く設定しておけば、２次側制御ＩＣ１０２が動作し始めると２次側の方が早く信号を送出するので、第１１のスイッチング素子Ｑ１１のターンオン指令信号の決定権が１次側から２次側に移行される。ソフトスタート終了後に１次側制御ＩＣ１０１の発振周波数を徐々に低減するように設定しておいても同様の効果が得られる。このようにすれば、起動時には１次側制御ＩＣ１０１から出力される制御信号の方が優先され、定常状態に近づくにつれて、２次側制御ＩＣ１０２から出力される制御信号が優先されるようになる。
【００５５】
さらには、ソフトウェア的に、起動後ある一定時間は１次側制御ＩＣ１０１からの制御信号に基づき、一定時間経過後は２次側制御ＩＣ１０２からの制御信号に基づいて各スイッチング素子が制御されるようにプログラミングしてもよい。
【００５６】
また、このような構成にすることにより、１次側回路に抵抗やカレントトランス等の電流検出素子を設けなくても、２次側の第１のインダクタＬ１や同期整流器の電圧降下を検出する事で過電流保護機能や軽負荷時におけるスリープモードなどの制御にも利用できる。すなわち、２次側電力部品の電圧降下によって検出した出力電流値が一定値以下の場合は第１１のスイッチング素子Ｑ１１のターンオン指令信号の送出を遅らせるようにすればスイッチング周波数を下げることができ、スイッチングに伴う固定損失を減らす事で軽負荷時の効率を高めることができる。この場合の動作波形図を図１８に示す。図１８に示した波形図は、上から順に、２次側制御ＩＣ１０２が出力するパルス信号波形、第１１のスイッチング素子Ｑ１１のゲート−ソース間電圧、第１２のスイッチング素子Ｑ１２のゲート−ソース間電圧、第１３のスイッチング素子Ｑ１３のゲート−ソース間電圧、第１４のスイッチング素子Ｑ１４のゲート−ソース間電圧、出力端子Ｖｏｕｔに流れる負荷電流である。
【００５７】
電子機器が待機状態になっている時などの軽負荷状態は、出力電流の低下を検出することで判別できる。出力電流が一定値以下に低下したことを検出すると、２次側制御ＩＣ１０２から出力されるターンオン指令信号を間欠的に発振させるように構成する。この場合、第１１のスイッチング素子Ｑ１１のターンオンタイミングとターンオフタイミングの決定権は２次側制御ＩＣ１０２側にあるようにし、１次側制御ＩＣ１０１からは制御信号を出力しないように構成しておけば、軽負荷時の第１１のスイッチング素子Ｑ１１のスイッチング周波数を下げることができ、スイッチングに伴う固定損失を減らして効率を上げることが可能となる（スリープモード）。電子機器が待機状態から復帰し、軽負荷状態が解除されれば、負荷電流が増大するので、それを検出することで再び２次側制御ＩＣから出力される制御信号を定常動作に戻せば、スリープモードを解除できる。
【００５８】
前述の動作とは逆に、１次側に電流検出抵抗やカレントトランスを備え、出力電流を間接的に検出できる場合は、１次側制御ＩＣがターンオン指令信号を出力するようにすれば、軽負荷時にスイッチング周波数を低減するスリープモード動作を実現できる。
【００５９】
さらに、前述の構成に加えて、前記１次制御部と２次制御部の内、前記オンタイミング信号を先に送出しない方の制御部が、オンタイミング信号の発生を停止させてスイッチング動作を停止させるスイッチング動作停止手段を備えるように構成すれば、１次側からでも２次側からでもスイッチング動作を停止する事が可能になり、融通性の高い保護回路動作やスイッチング動作／停止の制御が可能になる。一例として、入力の低電圧状態、もしくは入力の過電圧状態、もしくは１次側部品の過熱状態を１次側制御ＩＣ１０１が検知した場合、１次側制御回路が各スイッチ素子のスイッチング動作を停止すれば、パルストランスＰＴを介して２次側制御回路に駆動電力が供給されなくなるため、２次側制御ＩＣ１０２の駆動電源がプリバイアスされていない場合は、２次側制御ＩＣ１０２も停止して絶縁型スイッチング電源のスイッチング動作が停止する。一方で、出力の低電圧状態、もしくは出力の過電圧状態、もしくは２次側部品の過熱状態を２次側制御ＩＣ１０２が検知した場合、２次側制御ＩＣ１０２が第１１のスイッチング素子Ｑ１１のターンオン指令信号を送出しなければ、１次側制御ＩＣ１０１が代わりにターンオン指令信号を送出しない限りスイッチング動作は停止し続ける。このような仕組みにより、１次側制御ＩＣ１０１からでも２次側制御ＩＣ１０２からでもスイッチング動作を停止する事ができる。また、一定の休止期間終了後に１次側制御ＩＣ１０１が再度発振して起動する仕組みにすればヒカップ動作となる。なお、再起動した後の動作は、上述したソフトスタート動作と同様になる。
この場合の動作波形図を図１９に示す。図１９に示した波形図は、上から順に、１次側制御ＩＣ１０１が出力するパルス信号波形、２次側制御ＩＣ１０２が出力するパルス信号波形、第１１のスイッチング素子Ｑ１１のゲート−ソース間電圧、出力端子Ｖｏｕｔに生じる出力電圧波形である。また、一旦スイッチング動作が停止した後、ラッチ状態を解除する信号が入力するまで１次側制御ＩＣ１０１が再発振しなければラッチ停止動作になる。
【００６０】
第１の実施形態に係る発明は、上述した（ａ）、（ｂ）、（ｃ）の効果を有する。
《第２の実施形態》
図２０に図２で示した制御ＩＣを用いた絶縁型ＤＣ−ＤＣコンバータ装置の第２の実施形態に係る回路図を示す。
【００６１】
第２の実施形態は、図３に示した第１の実施形態に比べて、パルストランスＰＴの代わりに、第７のキャパシタＣ７及び第８のキャパシタＣ８を用いた点が相違する。すなわち、第１の実施形態においては、励磁インダクタンスが比較的小さいパルストランスＰＴを介して、１次側から２次側、もしくは２次側から１次側へ、スイッチング周波数より高周波の基本波成分によって構成されるパルス信号をタイミング信号として伝送していたのに対し、第２の実施形態では、キャパシタを用いることで、絶縁を維持しつつパルス信号を双方向に伝送している。この場合、１次側制御ＩＣ１０１のＰＳ１端子と２次側制御ＩＣ１０２のＰＳ１端子とが第８のキャパシタＣ８を介して接続され、１次側回路のＧＮＤラインと２次側回路のＧＮＤラインとがコモンモードノイズ低減用フィルタとして構成された第７のキャパシタＣ７を介して接続され、Ｃ８≪Ｃ７となるような容量値に選定する。Ｃ８を経由して１次−２次間で流れる電流は、Ｃ７をリターンパスとして流れる。第２実施例は、１次制御ＩＣ１０１のグランドも、２次制御ＩＣのグランドもスイッチング動作による電位変動が生じない場合に適用可能である。
【００６２】
第２の実施形態に係る発明は、上述した（ａ）、（ｂ）、（ｃ）の効果を奏する。
【符号の説明】
【００６３】
Ｌ１…第１のインダクタ
Ｌ２…第２のインダクタ
Ｃ１…第１のキャパシタ
Ｃ２…第２のキャパシタ
Ｃ３…第３のキャパシタ
Ｃ４…第４のキャパシタ
Ｃ５…第５のキャパシタ
Ｃ６…第６のキャパシタ
Ｃ７…第７のキャパシタ
Ｃ８…第８のキャパシタ
Ｃｉｓｓ…スイッチング素子のゲート−ソース間容量
Ｄ１…第１のダイオード
Ｄ２…第２のダイオード
Ｄ３…第３のダイオード
Ｄ４…第４のダイオード
Ｄ５…第５のダイオード
Ｄ６…第６のダイオード
Ｄ７…第７のダイオード
Ｄ８…第８のダイオード
Ｄ９…第９のダイオード
Ｄ１０…第１０のダイオード
Ｄ１１…第１１のダイオード
Ｄ１２…第１２のダイオード
Ｄ１３…第１３のダイオード
Ｄ１４…第１４のダイオード
Ｑ１…第１のスイッチング素子
Ｑ２…第２のスイッチング素子
Ｑ３…第３のスイッチング素子
Ｑ４…第４のスイッチング素子
Ｑ５…第５のスイッチング素子
Ｑ６…第６のスイッチング素子
Ｑ７…第７のスイッチング素子
Ｑ８…第８のスイッチング素子
Ｑ９…第９のスイッチング素子
Ｑ１０…第１０のスイッチング素子
Ｑ１１…第１１のスイッチング素子
Ｑ１２…第１２のスイッチング素子
Ｑ１３…第１３のスイッチング素子
Ｑ１４…第１４のスイッチング素子
Ｓ１…第１のスイッチ回路
Ｓ２…第２のスイッチ回路
Ｓ３…第３のスイッチ回路
Ｓ４…第４のスイッチ回路
Ｓ５…第５のスイッチ回路
Ｓ６…第６のスイッチ回路
Ｓ７…第７のスイッチ回路
Ｓ８…第８のスイッチ回路
Ｓ９…第９のスイッチ回路
Ｓ１０…第１０のスイッチ回路
Ｒ１…第１の抵抗
Ｒ２…第２の抵抗
Ｒ３…第３の抵抗
Ｒ４…第４の抵抗
Ｒ５…第５の抵抗
Ｔ…トランス
ＰＴ…パルストランス
Ｎｐ１…第１の１次巻線
Ｎｐ２…第２の１次巻線
Ｎｓ１…第１の２次巻線
Ｎｓ２…第２の２次巻線
Ｖｉｎ…直流入力電源
Ｖｏｕｔ…出力端子
Ｖｄｅｔ…パルス電圧検出端子
Ｖｄｒ１…第１の電源電圧供給端子
Ｖｄｒ２…第２の電源電圧供給端子
ＤＲ１…第１のドライブ信号出力端子
ＤＲ２…第２のドライブ信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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