(57)【要約】【課題】出力波形のリップルを低減可能な半導体集積回路を提供する。【解決手段】例えば、高周波スイッチ回路ＲＦＳＷと、そのオン・オフを制御するスイッチ制御回路ＳＷＣＴＬを備え、ＳＷＣＴＬは、２個のダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２と、レベルシフト回路ＬＳ［１］〜ＬＳ［４］を備える。各ＬＳ［ｎ］は、レベルシフト段ＬＳＳＧ［ｎ］とその後段に接続された出力段ＯＴＳＧ［ｎ］を持ち、ＲＦＳＷは、ＯＴＳＧ［ｎ］からの制御信号ＯＵＴ［ｎ］によって制御される。ＬＳＳＧ［ｎ］は、ＶＧＥＮ１からの負の電源電圧（−ＶＳＳ１）を用いて動作し、ＯＴＳＧ［ｎ］は、ＶＧＥＮ２からの負の電源電圧（−ＶＳＳ２）を用いて動作する。−ＶＳＳ１では、ＬＳＳＧ［ｎ］のレベルシフト動作に伴いリップルが生じ得るが、−ＶＳＳ２ではＯＴＳＧ［ｎ］の動作がスイッチング動作であるためリップルが生じ難い。【選択図】図１
2011239271.tif 000002
【特許請求の範囲】
【請求項１】
論理レベルに応じて第１電圧振幅で遷移する第１入力信号が入力される第１ノードと、
前記論理レベルに応じて、前記第１電圧振幅よりも大きい第２電圧振幅で遷移する出力信号が出力される第２ノードと、
第１電源電圧を生成する第１電源電圧生成回路と、
第２電源電圧を生成する第２電源電圧生成回路と、
前記第１入力信号を受けて、前記第１電圧振幅の各電圧レベルに所定のオフセットを加えることで前記論理レベルに応じて第３電圧振幅で遷移する第２入力信号を生成するレベルシフト回路と、
前記第１入力信号に応じてスイッチング動作を行い、前記第１入力信号の前記論理レベルが第１論理レベルであった場合に前記第２電圧振幅の一方の電圧レベルを前記第２ノードに出力し、第２論理レベルであった場合に前記第２ノードとの導通を遮断する第１出力回路と、
前記第２入力信号に応じてスイッチング動作を行い、前記第２入力信号が前記第１論理レベルであった場合に前記第２ノードとの導通を遮断し、前記第２論理レベルであった場合に前記第２電圧振幅の他方の電圧レベルを前記第２ノードに出力する第２出力回路とを備え、
前記レベルシフト回路は、前記第１電源電圧を用いて前記第３電圧振幅の前記第２入力信号を生成し、
前記第２出力回路は、前記第２電源電圧を用いて前記第２電圧振幅の他方の電圧レベルを生成することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第１および第２電源電圧は、負の電源電圧であり、
前記第１電圧振幅は、接地電源電圧と正の電源電圧の間の振幅であり、
前記第２電圧振幅は、負の電源電圧と正の電源電圧の間の振幅であり、
前記第３電圧振幅は、負の電源電圧と前記接地電源電圧の間の振幅であることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記レベルシフト回路は、前記第１ノードと前記第１電源電圧の間に、ダイオード接続とされたトランジスタを備えることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記第１電源電圧は、前記第２電源電圧よりも低い負の値を持つことを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記第１電源電圧生成回路は、クロック信号の遷移に応じて一端が前記接地電源電圧に接続された第１容量にスイッチを介して負電圧の電荷を転送する第１チャージポンプ回路を備え、
前記第２電源電圧生成回路は、前記クロック信号の遷移に応じて一端が前記接地電源電圧に接続された第２容量にダイオードを介して負電圧の電荷を転送する第２チャージポンプ回路を備えることを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記第１チャージポンプ回路は、
一端に前記クロック信号が入力される第３容量と、
前記第３容量の他端を前記接地電源電圧に接続する第１スイッチと、
一端が前記第３容量の他端に接続され、前記第１容量に負電圧の電荷を転送する第２スイッチと、
一端に前記クロック信号を反転した反転クロック信号が入力される第４容量と、
前記第４容量の他端を前記接地電源電圧に接続する第３スイッチと、
一端が前記第４容量の他端に接続され、前記第１容量に負電圧の電荷を転送する第４スイッチとを有することを特徴とする半導体集積回路。
【請求項７】
請求項５記載の半導体集積回路において、
前記第１電源電圧生成回路は、更に、前記クロック信号の遷移に応じて一端が前記接地電源電圧に接続された第５容量にスイッチを介して負電圧の電荷を転送する第３チャージポンプ回路を備え、
前記第３チャージポンプ回路は、前記第１チャージポンプ回路における前記第１容量の負電圧を基準として動作することで、前記第５容量に前記第１容量よりも低い負電圧を生成することを特徴とする半導体集積回路。
【請求項８】
請求項４記載の半導体集積回路において、
前記レベルシフト回路は、更に、前記第２電源電圧よりも低い前記第１電源電圧の値を前記第２電源電圧と同等の大きさに設定する負電圧設定回路を備え、
前記負電圧設定回路は、
前記第１電源電圧の変動に追従して電圧値が変動する第３ノードと、
正の電源電圧と前記第１電源電圧の間に電流経路を持つ第１トランジスタと、
出力が前記第１トランジスタの制御入力ノードに接続され、入力の一方が前記第３ノードに接続され、他方に所定の基準電圧が印加されたアンプ回路とを有することを特徴とする半導体集積回路。
【請求項９】
請求項２記載の半導体集積回路において、更に、
前記第２ノードの前記出力信号によってオン・オフが制御され、一端がアンテナ接続用の端子となるスイッチ用トランジスタを有することを特徴とする半導体集積回路。
【請求項１０】
第１半導体チップと第２半導体チップが実装されたモジュール配線基板を備え、
前記第１半導体チップには、送信信号を増幅する高周波電力増幅回路が形成され、
前記第２半導体チップには、
前記高周波電力増幅回路によって増幅された送信信号をアンテナに伝送する第１スイッチ用トランジスタと、
前記アンテナからの受信信号を伝送する第２スイッチ用トランジスタと、
前記第１および第２スイッチ用トランジスタのオン・オフをそれぞれ制御するスイッチ制御回路と、
クロック信号を生成する発振回路とが形成され、
前記スイッチ制御回路は、
論理レベルに応じて第１電圧振幅で遷移する第１入力信号が入力される第１ノードと、
前記論理レベルに応じて、前記第１電圧振幅よりも大きい第２電圧振幅で遷移し、前記第１および第２スイッチ用トランジスタに向けたオン・オフの制御信号が出力される第２ノードと、
前記クロック信号を用いて第１電源電圧を生成する第１電源電圧生成回路と、
前記クロック信号を用いて第２電源電圧を生成する第２電源電圧生成回路と、
前記第１入力信号を受けて、前記第１電圧振幅の各電圧レベルに所定のオフセットを加えることで前記論理レベルに応じて第３電圧振幅で遷移する第２入力信号を生成するレベルシフト回路と、
前記第１入力信号に応じてスイッチング動作を行い、前記第１入力信号の前記論理レベルが第１論理レベルであった場合に前記第２電圧振幅の一方の電圧レベルを前記第２ノードに出力し、第２論理レベルであった場合に前記第２ノードとの導通を遮断する第１出力回路と、
前記第２入力信号に応じてスイッチング動作を行い、前記第２入力信号が前記第１論理レベルであった場合に前記第２ノードとの導通を遮断し、前記第２論理レベルであった場合に前記第２電圧振幅の他方の電圧レベルを前記第２ノードに出力する第２出力回路とを備え、
前記第１および第２電源電圧は、負の電源電圧であり、
前記第１電圧振幅は、接地電源電圧と正の電源電圧の間の振幅であり、
前記第２電圧振幅は、負の電源電圧と正の電源電圧の間の振幅であり、
前記第３電圧振幅は、負の電源電圧と前記接地電源電圧の間の振幅であり、
前記レベルシフト回路は、前記第１電源電圧を用いて前記第３電圧振幅の前記第２入力信号を生成し、
前記第２出力回路は、前記第２電源電圧を用いて前記第２電圧振幅の負の電源電圧側のレベルを生成することを特徴とする高周波モジュール。
【請求項１１】
請求項１０記載の高周波モジュールにおいて、
前記レベルシフト回路は、前記第１ノードと前記第１電源電圧の間に、ダイオード接続とされたトランジスタを備えることを特徴とする高周波モジュール。
【請求項１２】
請求項１１記載の高周波モジュールにおいて、
前記第１電源電圧は、前記第２電源電圧よりも低い負の値を持つことを特徴とする高周波モジュール。
【請求項１３】
請求項１２記載の高周波モジュールにおいて、
前記レベルシフト回路は、更に、前記第２電源電圧よりも低い前記第１電源電圧の値を前記第２電源電圧と同等の大きさに設定する負電圧設定回路を備え、
前記負電圧設定回路は、
前記第１電源電圧の変動に追従して電圧値が変動する第３ノードと、
正の電源電圧と前記第１電源電圧の間に電流経路を持つ第１トランジスタと、
出力が前記第１トランジスタの制御入力ノードに接続され、入力の一方が前記第３ノードに接続され、他方に所定の基準電圧が印加されたアンプ回路とを有することを特徴とする高周波モジュール。
【請求項１４】
請求項１０記載の高周波モジュールにおいて、
前記第２半導体チップは、ＳＯＩ基板で実現されることを特徴とする高周波モジュール。
【請求項１５】
請求項１２記載の高周波モジュールにおいて、
前記モジュール配線基板には、更に、前記第１電源電圧生成回路によって生成された前記第１電源電圧を保持する第１容量が実装され、
前記第２半導体チップには、更に、前記第２電源電圧生成回路によって生成された前記第２電源電圧を保持する第２容量が形成されることを特徴とする高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および高周波モジュールに関し、特に、振幅レベルを正負電圧に変換するレベルシフト回路およびそれを含んだ無線通信向けの高周波モジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、正・負電圧の制御信号を用いてオン・オフが制御されるＲＦスイッチ回路が示されている。負電圧は、当該文献のＦＩＧ．１２に示されるように、各種クロック信号でチャージポンプ回路を駆動することで生成され、当該クロック信号は、クロック生成回路内で出力を入力に帰還することで生成される。また、ＲＦスイッチ回路の制御信号も、当該文献のＦＩＧ．１１Ｂに示されるように、駆動回路内で出力を入力に帰還することで生成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６８０４５０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
携帯電話機を代表とする無線通信機器では、アンテナと送信系・受信系回路との接続を制御する高周波スイッチ回路が広く用いられる。高周波スイッチ回路は、例えば、ＧＳＭやＤＣＳ等のＴＤＭＡ（Time Division Multiple Access）方式において送信と受信を切り替える際や、あるいは、Ｗ−ＣＤＭＡ等を含めて複数のバンドに対応した所謂マルチバンド方式の携帯電話機において各バンドを選択する際などで必要となる。高周波スイッチ回路には、様々な性能が要求されるが、その一つとしてスプリアス（不要輻射）成分の低減等が挙げられる。
【０００５】
図７（ａ）は、本発明の前提として検討した高周波モジュールにおいて、その高周波スイッチ回路周りの構成例を示す回路図であり、図７（ｂ）は、図７（ａ）における送信時の動作例を示す説明図である。図７（ａ）に示す高周波スイッチ回路ＲＦＳＷは、例えば、４個のスイッチ用トランジスタ（ここではＮチャネル型のトランジスタ）ＴＳＷ１〜ＴＳＷ４を備えている。ＴＳＷ２とＴＳＷ３の一端は、アンテナＡＮＴに共通接続され、ＴＳＷ２の他端はＴＳＷ１の一端に、ＴＳＷ３の他端はＴＳＷ４の一端にそれぞれ接続される。ＴＳＷ１とＴＳＷ４の他端は、接地電源電圧ＧＮＤ（０Ｖ）に接続される。スイッチ制御回路ＳＷＣＴＬは、制御信号ＯＵＴ１，ＯＵＴ１Ｂ，ＯＵＴ２，ＯＵＴ２Ｂを用いてＴＳＷ１〜ＴＳＷ４のオン・オフをそれぞれ制御する。送信時には、ＴＳＷ２，ＴＳＷ４がオンに、ＴＳＷ１，ＴＳＷ３がオフにそれぞれ制御され、受信時には、ＴＳＷ１，ＴＳＷ３がオンに、ＴＳＷ２，ＴＳＷ４がオフにそれぞれ制御される。
【０００６】
ここで、例えば送信時には、数Ｖレベル等の振幅を持った送信信号ＴＸが結合容量Ｃｔｘを介してＴＳＷ１，ＴＳＷ２の共通接続ノードＮａに伝送され、ＴＳＷ２を介してＡＮＴに伝送される。この際に、ノードＮａは、ＴＳＷ１の両端の間に備わっている高抵抗素子を介して０Ｖレベルにバイアスされているため、Ｎａでは、図７（ｂ）に示すように０Ｖを中心とした数Ｖレベルの振幅が生じることになる。そうすると、ＴＳＷ１の制御信号ＯＵＴ１（ゲート電圧）が仮に０Ｖであった場合、Ｎａが負電圧の際にＴＳＷ１がオンとなり、送信信号ＴＸに波形歪み（ＧＮＤへのクリップ）が生じる恐れがある。そこで、このような事態を防止するため、ＴＳＷ１〜ＴＳＷ４をオフに制御する際には、スイッチ制御回路ＳＷＣＴＬの制御信号を負電圧とする必要がある。
【０００７】
図８は、本発明の前提として検討した高周波モジュールにおいて、図７（ａ）におけるスイッチ制御回路の詳細な構成例を示すブロック図である。図９は、図８における各レベルシフト回路の詳細な構成例を示す回路図である。図８に示すスイッチ制御回路ＳＷＣＴＬ’は、ダウンコンバータ回路ＶＧＥＮ’と、レベルシフト回路ブロックＬＳＢＫ’を備えている。ＶＧＥＮ’は、容量Ｃ１に負の電源電圧（−ＶＳＳ）を蓄える。ＬＳＢＫ’は、複数（ここでは４個）のレベルシフト回路ＬＳ’［１］〜ＬＳ’［４］を備え、ＬＳ’［１］〜ＬＳ’［４］のそれぞれは、高周波スイッチ回路ＲＦＳＷに向けて制御信号を出力する。この際、前述したようにスイッチをオフに制御する際には、Ｃ１に保持された負の電源電圧（−ＶＳＳ）を用いて、この電圧レベルの制御信号を出力する。
【０００８】
各レベルシフト回路ＬＳ’［ｎ］は、例えば図９に示すように、レベルシフト段ＬＳＳＧ’と、出力段ＯＴＳＧ’と、インバータ回路ＩＶ１，ＩＶ２から構成される。ＬＳＳＧ’は、ＮＭＯＳトランジスタＭＮｃ３，ＭＮｃ４，ＭＮｄ５［１］〜ＭＮｄ５［ｊ］と、抵抗Ｒ２０を備えている。ＭＮｃ３，ＭＮｃ４は、ソースが負の電源電圧（−ＶＳＳ）に接続され、カレントミラー回路を構成する。Ｒ２０は、接地電源電圧ＧＮＤとＭＮｃ３のドレイン（ゲート）の間に設けられ、カレントミラー回路の電流を設定する。ＭＮｄ５［１］〜ＭＮｄ５［ｊ］は、それぞれダイオード接続となっており、ＩＶ２の出力ノードとＭＮｃ４のドレインの間に直列接続される。これにより、デコーダ回路（図示せず）からＩＶ１，ＩＶ２を介して伝送されたＧＮＤ〜ＶＤＤ（正の電源電圧）振幅の信号は、カレントミラー回路の電流に応じたＭＮｄ５［１］〜ＭＮｄ５［ｊ］の順方向電圧降下によっておよそ−ＶＳＳ〜ＧＮＤ振幅にレベル変換される。
【０００９】
ＯＴＳＧ’は、インバータ回路ＩＶｐ１，ＩＶｐ２，ＩＶｎ１，ＩＶｎ２と、ＰＭＯＳトランジスタＭＰｐ１，ＭＰｐ２，ＭＰｎ１と、ＮＭＯＳトランジスタＭＮｎ１，ＭＮｎ２，ＭＮｐ１を備えている。ＩＶｐ１，ＩＶｐ２，ＭＰｐ１，ＭＰｐ２，ＭＮｐ１は、ＧＮＤ〜ＶＤＤ振幅の回路系となり、ＩＶｎ１，ＩＶｎ２，ＭＮｎ１，ＭＮｎ２，ＭＰｎ１は、−ＶＳＳ〜ＧＮＤ振幅の回路系となる。ＧＮＤ〜ＶＤＤ振幅の回路系において、ＭＰｐ１，ＭＮｐ１は、ＶＤＤとＧＮＤの間にソース・ドレイン経路が直列接続され、その共通接続ノードＮｐの電圧が、ゲートをＧＮＤとするＭＰｐ２を介して出力ノードＮｏに伝送される。ＩＶｐ１は、ＩＶ２の出力を入力としてＭＰｐ１のゲートを制御し、ＩＶｐ２は、ＩＶ２の出力を入力としてＭＮｐ１のゲートを制御する。したがって、ＩＶ２の出力が‘Ｈ’レベル（ＶＤＤレベル）の場合、ＭＰｐ１，ＭＰｐ２を介して出力ノードＮｏがＶＤＤレベルとなり、‘Ｌ’レベル（ＧＮＤレベル）の場合、ＭＰｐ２がオフとなるためＮｏはハイインピーダンスとなる。
【００１０】
一方、−ＶＳＳ〜ＧＮＤ振幅の回路系においては、ＩＶｎ１，ＩＶｎ２がレベルシフト段ＬＳＳＧ’を介した信号を入力とすることで、前述したＧＮＤ〜ＶＤＤ振幅の回路系と相補的な動作を行う。すなわち、ＩＶ２の出力が‘Ｈ’レベル（ＶＤＤレベル）の場合、ＭＮｎ２がオフとなるため出力ノードＮｏはハイインピーダンスとなり、‘Ｌ’レベル（ＧＮＤレベル）の場合、ＭＮｎ１，ＭＮｎ２を介してＮｏが−ＶＳＳレベルとなる。これによって、Ｎｏには、デコーダ回路（図示せず）の出力に応じて−ＶＳＳ〜ＶＤＤ振幅の制御信号が生成され、これが高周波スイッチ回路ＲＦＳＷに出力される。
【００１１】
この図９のようなレベルシフト回路ＬＳ’［ｎ］を用いると、その各回路には−ＶＳＳ〜ＶＤＤの１／２の電位差しか印加されないため、各回路の耐圧確保が容易となる。高周波回路では、例えばＳＯＩ(Silicon on Insulator)基板等を用いて周波数特性等を向上させている。このＳＯＩ基板を代表とする耐圧が低い基板上にレベルシフト回路を形成する際、図９のようなＬＳ’［ｎ］を用いることが有益となる。しかしながら、図８、図９のようなＳＷＣＴＬ’では、図９のレベルシフト段ＬＳＳＧ’を介した放電電流が容量Ｃ１に流れ、当該放電電流に伴うＣ１の電圧変動分を回復すべくダウンコンバータ回路ＶＧＥＮ’が動作するため、充放電の繰り返しによりＣ１の電圧波形（すなわち、ＲＦＳＷのオフレベルの制御信号）にリップルが生じてしまう。このようなリップルは、図７の各スイッチ用トランジスタＴＳＷ１〜ＴＳＷ４を介してスプリアス成分を生じさせる。
【００１２】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、出力波形のリップルを低減可能なレベルシフト回路（半導体集積回路）を提供することにある。また、他の目的の一つは、スプリアス成分を低減可能な高周波モジュールを提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態による半導体集積回路は、レベルシフト回路と、その後段に接続された出力回路と、第１および第２電源電圧生成回路とを備え、レベルシフト回路には第１電源電圧生成回路で生成された第１電源電圧が供給され、出力回路には第２電源電圧生成回路で生成された第２電源電圧が供給された構成となっている。レベルシフト回路は、第１電圧振幅で遷移する第１入力信号を受け、この第１入力信号の２値レベルに対して第１電源電圧を用いてそれぞれ所定のオフセット電圧を加えることで第２入力信号を生成する。出力回路は、第１入力信号を受けてスイッチング動作を行う第１出力回路と、第２入力信号を受けてスイッチング動作を行う第２出力回路とを含み、第１電圧振幅よりも大きい第２電圧振幅で遷移する出力信号を出力する。この際に、第２出力回路は、出力信号における２値レベルの一方の電圧レベルを第２電源電圧を用いて生成する。
【００１５】
このような構成を用いると、仮にレベルシフト回路におけるレベルシフト動作に伴い第１電源電圧にリップルが生じた場合でも、出力信号の電圧レベルを、第２電源電圧によって定めることができる。出力回路の動作はスイッチング動作であるため、第２電源電圧は第１電源電圧に比べてリップルが非常に小さく、その結果、出力信号の電圧レベルを安定化させることが可能となる。
【００１６】
また、本実施の形態による半導体集積回路は、前述した構成に加えて、更に、アンテナに接続されるスイッチ用トランジスタを備え、このスイッチ用トランジスタのオン・オフを前述した出力信号によって制御するものとなっている。この場合、第１および第２電源電圧は負の電源電圧であり、これに伴う出力信号の負の電圧レベルによってスイッチ用トランジスタがオフに制御される。このような構成を用いると、スイッチ用トランジスタが発生するスプリアス成分を低減することが可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、出力波形のリップルを低減可能なレベルシフト回路（半導体集積回路）が実現可能となる。また、スプリアス成分を低減可能な高周波モジュールが実現可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１による半導体集積回路において、その主要部の構成例を示すブロック図である。
【図２】図１における各レベルシフト回路の詳細な構成例を示す回路図である。
【図３】図１におけるダウンコンバータ回路の詳細な構成例を示す回路図である。
【図４】本発明の実施の形態２による高周波モジュールにおいて、それを含めた無線通信システムの構成例を示すブロック図である。
【図５】図４の高周波モジュールにおいて、そのアンテナスイッチチップの詳細な構成例を示すブロック図である。
【図６】図５における発振器の詳細を示すものであり、（ａ）、（ｂ）は、それぞれ異なるタイプの構成例を示す回路図である。
【図７】（ａ）は、本発明の前提として検討した高周波モジュールにおいて、その高周波スイッチ回路周りの構成例を示す回路図であり、（ｂ）は、（ａ）における送信時の動作例を示す説明図である。
【図８】本発明の前提として検討した高周波モジュールにおいて、図７（ａ）におけるスイッチ制御回路の詳細な構成例を示すブロック図である。
【図９】図８における各レベルシフト回路の詳細な構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路において、その主要部の構成例を示すブロック図である。図１には、高周波スイッチ回路ＲＦＳＷと、スイッチ制御回路ＳＷＣＴＬが示されている。ＲＦＳＷは、図７（ａ）に示したように、複数のスイッチ用トランジスタ（例えば、Ｎチャネル型トランジスタ）ＴＳＷを備える。ＳＷＣＴＬは、ダウンコンバータ回路ブロックＶＧＥＮＢＫと、レベルシフト回路ブロックＬＳＢＫと、一端が接地電源電圧ＧＮＤに接続された２個の容量Ｃ１，Ｃ２を備え、ＲＦＳＷ内の各ＴＳＷのオン・オフを制御する。
【００２３】
ＶＧＥＮＢＫは、２個のダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２を備える。ＶＧＥＮ１は、容量Ｃ１に負の電源電圧（−ＶＳＳ１）を蓄え、ＶＧＥＮ２は、容量Ｃ２に負の電源電圧（−ＶＳＳ２）を蓄える。ＬＳＢＫは、複数（ここでは４個）のレベルシフト回路ＬＳ［１］〜ＬＳ［４］を備える。各ＬＳ［ｎ］（ｎ＝１〜４）は、レベルシフト段ＬＳＳＧ［ｎ］と、その後段に接続された出力段ＯＴＳＧ［ｎ］を持つ。各ＬＳＳＧ［ｎ］には、Ｃ１から−ＶＳＳ１が供給され、各ＯＴＳＧ［ｎ］には、Ｃ２から−ＶＳＳ２が供給される。各ＬＳＳＧ［ｎ］は、入力信号（図示せず）に対してレベルシフト動作を行い、入力信号の２値レベルに対してそれぞれオフセット電圧を加えた信号を出力する。各ＯＴＳＧ［ｎ］は、ＬＳＳＧ［ｎ］からの出力を入力として所定のスイッチング動作を行い、高周波スイッチ回路ＲＦＳＷに向けてそれぞれ制御信号ＯＵＴ［ｎ］を出力する。この際、図７等で述べたように、スイッチ用トランジスタＴＳＷをオフに制御する際には、Ｃ２に保持された負の電源電圧（−ＶＳＳ２）を用いて、この電圧レベルの制御信号を出力する。
【００２４】
このように、図１のスイッチ制御回路ＳＷＣＴＬは、負の電源電圧を２系統（−ＶＳＳ１，−ＶＳＳ２）持ち、その一方がレベルシフト段ＬＳＳＧ［ｎ］に供給され、他方が出力段ＯＴＳＧ［ｎ］に供給されることが主要な特徴となっている。図８、図９で述べたように、−ＶＳＳ１では、ＬＳＳＧ［ｎ］における放電電流に伴いリップルが生じ得る。一方、−ＶＳＳ２では、ＯＴＳＧ［ｎ］においてこのような放電電流経路が存在しないため、安定した電圧レベルが得られる。これにより、制御信号ＯＵＴ［ｎ］のリップルの低減が可能となり、ＲＦＳＷ内の各スイッチ用トランジスタＴＳＷにおいてスプリアス成分の低減が可能となる。なお、ここでは、ＲＦＳＷが図７（ａ）に示したようなＳＰＤＴ（Single Pole Double Throw）である場合を例としたが、勿論、レベルシフト回路ＬＳの数を変えてＳＰ３Ｔ（single pole three throw）等に対応することも可能である。
【００２５】
図２は、図１における各レベルシフト回路ＬＳ［ｎ］の詳細な構成例を示す回路図である。図３は、図１におけるダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２の詳細な構成例を示す回路図である。まず、図３において、ＶＧＥＮ１は、２段構成のチャージポンプ回路を備えている。１段目のチャージポンプ回路は、容量Ｃ４〜Ｃ６と、ＰＭＯＳトランジスタＭＰ１ａ，ＭＰ１ｂと、ＮＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂから構成される。Ｃ５は、一端に発振器（図示せず）からのクロック信号ＣＫが入力され、Ｃ６は、一端にＣＫの反転クロック信号ＣＫＢが入力される。ＭＰ１ａは、ソースがＧＮＤに、ゲートがＣ５の他端に、ドレインがＣ６の他端にそれぞれ接続され、ＭＰ１ｂは、ソースがＧＮＤに、ゲートがＣ６の他端に、ドレインがＣ５の他端にそれぞれ接続される。ＭＮ１ａは、ソースがＣ４の一端に、ゲートがＣ６の他端に、ドレインがＣ５の他端にそれぞれ接続され、ＭＮ１ｂは、ソースがＣ４の一端に、ゲートがＣ５の他端に、ドレインがＣ６の他端にそれぞれ接続される。Ｃ４の他端は、ＧＮＤに接続される。
【００２６】
この１段目のチャージポンプ回路において、ＣＫの半周期（ＣＫ＝‘Ｌ’）の間は、ＭＰ１ａ，ＭＮ１ａがオン、ＭＰ１ｂ，ＭＮ１ｂがオフとなり、残りの半周期（ＣＫ＝‘Ｈ’）の間は、逆に、ＭＰ１ａ，ＭＮ１ａがオフ、ＭＰ１ｂ，ＭＮ１ｂがオンとなる。ＣＫの振幅をＧＮＤ〜ＶＤＤとすると、Ｃ５では、ＣＫ＝‘Ｈ’の間、他端がＭＰ１ｂを介してＧＮＤに接続されるため、両端にＶＤＤレベルの電荷が蓄えられ、この電荷がＣＫ＝‘Ｌ’への遷移に伴いＭＮ１ａを介してＣ４に転送される。同様に、Ｃ６では、ＣＫＢ＝‘Ｈ’の間、他端がＭＰ１ａを介してＧＮＤに接続されるため、両端にＶＤＤレベルの電荷が蓄えられ、この電荷がＣＫＢ＝‘Ｌ’への遷移に伴いＭＮ１ｂを介してＣ４に転送される。ここで、ＭＰ１ａ，ＭＮ１ａ，ＭＰ１ｂ，ＭＮ１ｂは、それぞれスイッチとして機能するため、このような半周期毎のインターリーブ方式でのチャージポンプ動作により、Ｃ４の一端には、原理上、−ＶＤＤ程度の電圧が生成される。
【００２７】
これと同様に、２段目のチャージポンプ回路は、容量Ｃ１，Ｃ３，Ｃ７，Ｃ８と、ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂと、ＮＭＯＳトランジスタＭＮ２ａ，ＭＮ２ｂから構成される。Ｃ７は、一端にクロック信号ＣＫが入力され、Ｃ８は、一端にＣＫＢが入力される。ＭＰ２ａは、ソースがＣ４の一端に、ゲートがＣ７の他端に、ドレインがＣ８の他端にそれぞれ接続され、ＭＰ２ｂは、ソースがＣ４の一端に、ゲートがＣ８の他端に、ドレインがＣ７の他端にそれぞれ接続される。ＭＮ２ａは、ソースがＣ１およびＣ３の一端に、ゲートがＣ８の他端に、ドレインがＣ７の他端にそれぞれ接続され、ＭＮ２ｂは、ソースがＣ１およびＣ３の一端に、ゲートがＣ７の他端に、ドレインがＣ８の他端にそれぞれ接続される。Ｃ１およびＣ３の他端は、ＧＮＤに接続される。
【００２８】
この２段目のチャージポンプ回路では、１段目のチャージポンプ回路の出力電圧（Ｃ４の一端）を基準として１段目のチャージポンプ回路と同様のスイッチング動作が行われる。これにより、Ｃ１およびＣ３の一端には、原理上、−２×ＶＤＤ程度の電圧が生成され、これが前述した負の電源電圧（−ＶＳＳ１）となる。なお、ここでは、Ｃ３〜Ｃ８は、半導体チップ内に形成した内部容量とし、Ｃ１は、半導体チップ外部の外付け容量としている。−ＶＳＳ１を保持する容量は、前述したように、比較的高い電圧が印加されると共に、レベルシフト段ＬＳＳＧを介して放電電流が流れ込むため、電圧変動を抑制するため等からサイズが比較的大きくなり得る。そこで、ここでは外付け容量Ｃ１を用いているが、必ずしも限定されるものではない。また、ここでは、動作の安定性等の観点から、Ｃ１よりも容量値が小さいＣ３を内部容量として設けているが、Ｃ３を削除することも可能である。
【００２９】
一方、ダウンコンバータ回路ＶＧＥＮ２は、１段構成のチャージポンプ回路であり、容量Ｃ２，Ｃ９，Ｃ１０と、ＰＭＯＳトランジスタＭＰ３ａ，ＭＰ３ｂと、ＮＭＯＳトランジスタＭＮ３ａ，ＭＮ３ｂから構成される。Ｃ９は、一端にクロック信号ＣＫが入力され、Ｃ１０は、一端に反転クロック信号ＣＫＢが入力される。ＭＰ３ａは、ソースがＧＮＤに、ゲートがＣ９の他端に、ドレインがＣ１０の他端にそれぞれ接続され、ＭＰ３ｂは、ソースがＧＮＤに、ゲートがＣ１０の他端に、ドレインがＣ９の他端にそれぞれ接続される。ＭＮ３ａは、ソースとゲートがＣ２の一端に共通接続され、ドレインがＣ９の他端に接続される。ＭＮ３ｂは、ソースとゲートがＣ２の一端に共通接続され、ドレインがＣ１０の他端に接続される。Ｃ２の他端は、ＧＮＤに接続される。
【００３０】
このＶＧＥＮ２において、ＣＫの半周期（ＣＫ＝‘Ｌ’）の間は、ＭＰ３ａがオン、ＭＰ３ｂがオフとなり、残りの半周期（ＣＫ＝‘Ｈ’）の間は、逆に、ＭＰ３ａがオフ、ＭＰ３ｂがオンとなる。一方、ＭＮ３ａ，ＭＮ３ｂは、Ｃ２の一端側をアノード、Ｃ９，Ｃ１０側をカソードとするダイオードとして機能する。したがって、Ｃ９では、ＣＫ＝‘Ｈ’の間、他端がＭＰ３ｂを介してＧＮＤに接続されるため、両端にＶＤＤレベルの電荷が蓄えられ、この電荷がＣＫ＝‘Ｌ’への遷移に伴いＭＮ３ａを介してＣ２に転送される。同様に、Ｃ１０では、ＣＫＢ＝‘Ｈ’の間、他端がＭＰ３ａを介してＧＮＤに接続されるため、両端にＶＤＤレベルの電荷が蓄えられ、この電荷がＣＫＢ＝‘Ｌ’への遷移に伴いＭＮ３ｂを介してＣ２に転送される。
【００３１】
ＶＧＥＮ２では、ＶＧＥＮ１と異なりＭＮ３ａ，ＭＮ３ｂがそれぞれダイオードとして機能するため、このような半周期毎のインターリーブ方式でのチャージポンプ動作により、Ｃ２の一端には、原理上、−ＶＤＤ＋Ｖｔｈ程度の電圧が生成される。Ｖｔｈは、当該ダイオードの順方向電圧である。なお、Ｃ２，Ｃ９，Ｃ１０は、ここでは、半導体チップ内に形成した内部容量となっている。Ｃ２は、前述したように、レベルシフト段ＬＳＳＧに伴う放電電流が流れないため、電圧変動（リップル）が少なく、比較的小さい容量を用いることができる。そこで、内部容量を用いることで、高周波モジュールとしての部品コストの低減や、小型化等が図れる。
【００３２】
ここで、ＶＧＥＮ１とＶＧＥＮ２を対比すると、ＶＧＥＮ１は、前述したようにレベルシフト段ＬＳＳＧに伴う放電電流を充電によって補完する必要があるため、高い変換効率や、早い応答速度等が求められる。そこで、ここでは、ＭＮ１ａ，ＭＮ１ｂ，ＭＮ２ａ，ＭＮ２ｂをスイッチとして機能させることで変換効率を高めると共に、インターリーブ動作や２段構成のチャージポンプ回路を用いることで、変換効率の向上に加えて応答速度の高速化を実現している。一方、ＶＧＥＮ２は、１段構成とすることで、回路面積の低減を図っている。
【００３３】
次に、図２のレベルシフト回路ＬＳ［ｎ］について説明する。図２のレベルシフト回路ＬＳ［ｎ］は、レベルシフト段ＬＳＳＧ［ｎ］と、出力段ＯＴＳＧ［ｎ］から構成される。ＬＳＳＧ［ｎ］は、電圧降下部ＶＤＣと、負電圧設定部ＶＳＥＴと、インバータ回路ＩＶ１，ＩＶ２を備えている。ＶＤＣは、ＮＭＯＳトランジスタＭＮｃ１，ＭＮｃ２，ＭＮｄ１，ＭＮｄ２［１］〜ＭＮｄ２［ｍ］と、ＰＭＯＳトランジスタＭＰ１と、抵抗Ｒ１，Ｒ２を備える。ＭＮｃ１，ＭＮｃ２は、ソースが負の電源電圧（−ＶＳＳ１）に接続され、カレントミラー回路を構成する。
【００３４】
ＭＮｄ１は、ダイオード接続（ゲート−ドレイン間短絡）となっており、ドレイン（ゲート）がＧＮＤに、ソースがＲ１の一端にそれぞれ接続され、Ｒ１の他端は、ＭＮｃ１のゲート（ドレイン）に接続される。ＭＰ１は、ソースがＩＶ２の出力ノード（出力段第１入力ノードＮｉｎｐ）に、ドレインがＲ２の一端に、ゲートがＧＮＤにそれぞれ接続される。ＭＮｄ２［１］〜ＭＮｄ２［ｍ］は、それぞれダイオード接続となっており、Ｒ２の他端とＭＮｃ２のドレイン（出力段第２入力ノードＮｉｎｎ）の間で順に直列接続される。
【００３５】
このＶＤＣにおいて、抵抗Ｒ１は、カレントミラー回路の電流値を設定する。例えば、デコーダ回路（図示せず）からＩＶ１，ＩＶ２を介してノードＮｉｎｐに‘Ｈ’レベル（ＶＤＤレベル）の信号が伝送された場合、ＭＰ１がオンとなり、Ｒ２およびＭＮｄ２［１］〜ＭＮｄ２［ｍ］を介してカレントミラー電流に応じたレベルシフトが行われる。したがって、ノードＮｉｎｐにおけるＶＤＤレベルの‘Ｈ’レベル信号は、レベルシフトに伴い−ＶＤＤレベルのオフセット電圧が加えられ、ノードＮｉｎｎにおいて、ほぼＧＮＤレベルの‘Ｈ’レベル信号に変換される。一方、ノードＮｉｎｐに‘Ｌ’レベル（ＧＮＤレベル）の信号が伝送された場合、ＭＰ１がオフとなり、ノードＮｉｎｎの電圧がＭＮｃ２を介して−ＶＳＳ１レベルに放電される。したがって、ノードＮｉｎｐにおけるＧＮＤレベルの‘Ｌ’レベル信号は、ＭＰ１のオフ動作を利用して−ＶＤＤレベルのオフセット電圧が加えられ、ノードＮｉｎｎにおいて、−ＶＳＳ１レベルの‘Ｌ’レベル信号に変換される。
【００３６】
このようなＶＤＣを用いると、前述した図９の構成例と比較して、ノードＮｉｎｎでの‘Ｌ’レベル信号をより−ＶＳＳ１に近づけることができるため、レベルシフト段ＬＳＳＧ［ｎ］と出力段ＯＴＳＧ［ｎ］における負の電圧値を同等とした場合、ＯＴＳＧ［ｎ］における論理しきい値の製造ばらつき等に対してマージンを確保することが可能となる。また、ノードＮｉｎｐ（ノードＮｉｎｎ）が‘Ｌ’レベル信号の場合に、−ＶＳＳ１に向けた放電電流を低減することが可能となる。
【００３７】
負電圧設定部ＶＳＥＴは、ＰＭＯＳトランジスタＭＰｃ１，ＭＰｃ２と、ＮＭＯＳトランジスタＭＮｄ３［１］〜ＭＮｄ３［ｋ］，ＭＮｄ４と、抵抗Ｒ３〜Ｒ６と、アンプ回路ＡＭＰ２と、インバータ回路ＩＶ３と、電圧電流変換回路ＶＩＣを備える。ＭＰｃ１，ＭＰｃ２は、ソースが正の電源電圧ＶＤＤに接続され、カレントミラー回路を構成する。ＭＮｄ４は、ダイオード接続となっており、ソースがＧＮＤに、ドレイン（ゲート）がＲ４の一端にそれぞれ接続される。Ｒ４の他端は、Ｒ３の一端に接続され、Ｒ３の他端は、ＭＰｃ１のゲート（ドレイン）に接続される。Ｒ３，Ｒ４は、カレントミラー回路の電流値を設定し、これに伴いＭＮｄ４のドレイン（ゲート）に基準電圧Ｖｒｅｆが生成される。
【００３８】
Ｒ５は、一端がＭＰｃ２のドレインに接続され、他端がＲ６の一端に接続される。ＭＮｄ３［１］〜ＭＮｄ３［ｋ］は、それぞれダイオード接続となっており、Ｒ６の他端と負の電源電圧（−ＶＳＳ１）の間で順に直列接続される。このＲ５，Ｒ６，ＭＮｄ３［１］〜ＭＮｄ３［ｋ］は、負の電源電圧（−ＶＳＳ１）の大きさを検出すると共に、それを所定の電圧レベルに変換するための回路群であり、ＭＰｃ２のドレイン（Ｒ５の一端）における検出電圧Ｖｓｅｎ１や、Ｒ５の他端（Ｒ６の一端）における検出電圧Ｖｓｅｎ２は、−ＶＳＳ１の増減に追従して増減する。
【００３９】
電圧電流変換回路ＶＩＣは、アンプ回路ＡＭＰ１と、ＰＭＯＳトランジスタＭＰｅ１，ＭＰｅ２を備えている。ＡＭＰ１は、前述した基準電圧Ｖｒｅｆと検出電圧Ｖｓｅｎ１の電位差を増幅し、ＭＰｅ１のゲート電圧を制御する。ＭＰｅ１は、ソースがＶＤＤに、ドレインがＭＰｅ２のソースに接続され、ＭＰｅ２は、ゲートがＧＮＤにドレインが−ＶＳＳ１に接続される。このような構成により、ＶＩＣは、Ｖｓｅｎ１＝Ｖｒｅｆとなるように（すなわち、−ＶＳＳ１が所定の電圧となるように）、ＶＤＤから−ＶＳＳ１に向けた電流量を制御する。このように、ＶＩＣは、ダウンコンバータ回路ＶＧＥＮ１によって生成した電源電圧（−ＶＳＳ１）を別電源（ＶＤＤ）からの電流を用いて安定化する回路であり、電源電圧自体を生成する所謂降圧型のシリーズレギュレータ回路等とは機能が異なるものである。なお、ＭＰｅ２は、ＭＰｅ１の耐圧を低減するために備わっている。
【００４０】
アンプ回路ＡＭＰ２は、前述した基準電圧Ｖｒｅｆと検出電圧Ｖｓｅｎ２の電位差を検出し、その検出結果をインバータ回路ＩＶ３を介して出力する。例えば、前述したダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２の起動時において、−ＶＳＳ１（−ＶＳＳ２）が所望の電圧レベルに達していない場合、ＡＭＰ２は、‘Ｌ’レベル（ＩＶ３を介して‘Ｈ’レベル）を出力する。これによって、後述するように出力段ＯＴＳＧ［ｎ］における貫通電流の発生を防止することが可能となる。
【００４１】
出力段ＯＴＳＧ［ｎ］は、ここでは、高周波スイッチ回路ＲＦＳＷに向けて制御信号ＯＵＴ［ｎ］を出力する回路ブロックＯＴＴと、ＯＵＴ［ｎ］を反転した制御信号ＯＵＴＢ［ｎ］を出力する回路ブロックＯＴＢを備えている。この場合、例えば、ＲＦＳＷに図７（ａ）の構成を適用する場合には、２個のレベルシフト回路ＬＳ［１］，ＬＳ［２］を設ければよい。
【００４２】
回路ブロックＯＴＢは、インバータ回路ＩＶｐ１，ＩＶｐ２，ＩＶｎ１，ＩＶｎ２と、ＰＭＯＳトランジスタＭＰｐ１，ＭＰｐ２，ＭＰｎ１と、ＮＭＯＳトランジスタＭＮｎ１，ＭＮｎ２，ＭＮｐ１と、ノア演算回路ＮＲ１ならびにインバータ回路ＩＶｎ０を備えている。ＩＶｐ１，ＩＶｐ２，ＭＰｐ１，ＭＰｐ２，ＭＮｐ１，ＮＲ１は、ＧＮＤ〜ＶＤＤ振幅の回路系（第１出力回路ＯＴＰ）となり、ＩＶｎ１，ＩＶｎ２，ＭＮｎ１，ＭＮｎ２，ＭＰｎ１，ＩＶｎ０は、−ＶＳＳ２〜ＧＮＤ振幅の回路系（第２出力回路ＯＴＮ）となる。ＧＮＤ〜ＶＤＤ振幅の回路系において、ＭＰｐ１，ＭＮｐ１は、ＶＤＤとＧＮＤの間にソース・ドレイン経路が直列接続され、その共通接続ノード（ドレインノード）Ｎｐｐが、ゲートをＧＮＤとするＭＰｐ２のソースに接続される。そして、ＭＰｐ２のドレインからＯＵＴＢ［ｎ］が出力される。ＩＶｐ１は、ＮＲ１の出力を入力としてＭＰｐ１のゲートを制御し、ＩＶｐ２は、ＮＲ１の出力を入力としてＭＮｐ１のゲートを制御する。ＮＲ１は、２入力の一方が前述した出力段第１入力ノードＮｉｎｐに接続され、他方が前述した負電圧設定部ＶＳＥＴにおけるＩＶ３の出力に接続される。
【００４３】
一方、−ＶＳＳ２〜ＧＮＤ振幅の回路系においてもほぼ同様に、ＭＰｎ１，ＭＮｎ１は、ＧＮＤと−ＶＳＳ２の間にソース・ドレイン経路が直列接続され、その共通接続ノード（ドレインノード）Ｎｎｎが、ゲートをＧＮＤとするＭＮｎ２のソースに接続される。そして、ＭＮｎ２のドレインからＯＵＴＢ［ｎ］が出力される。ＩＶｎ１は、ＩＶｎ０の出力を入力としてＭＰｎ１のゲートを制御し、ＩＶｎ２は、ＩＶｎ０の出力を入力としてＭＮｎ１のゲートを制御する。ＩＶｎ０の入力は、前述した出力段第２入力ノードＮｉｎｎに接続される。
【００４４】
これにより、ＧＮＤ〜ＶＤＤ振幅の回路系においては、ＩＶ３の出力を仮に‘Ｌ’レベルとして、ノードＮｉｎｐが‘Ｌ’レベル（ＧＮＤレベル）の場合、ＭＰｐ１，ＭＰｐ２を介してＯＵＴＢ［ｎ］がＶＤＤレベルとなり、Ｎｉｎｐが‘Ｈ’レベル（ＶＤＤレベル）の場合、ＭＮｐ１がオン、ＭＰｐ２がオフとなるためＯＵＴＢ［ｎ］はハイインピーダンスとなる。その逆に、−ＶＳＳ２〜ＧＮＤ振幅の回路系においては、ノードＮｉｎｎが‘Ｌ’レベル（−ＶＳＳ１レベル）の場合、ＭＮｎ２がオフとなるためＯＵＴＢ［ｎ］はハイインピーダンスとなり、Ｎｉｎｎが‘Ｈ’レベル（ＧＮＤレベル）の場合、ＭＮｎ１，ＭＮｎ２を介してＯＵＴＢ［ｎ］が−ＶＳＳ２レベルとなる。したがって、ＯＵＴＢ［ｎ］として、−ＶＳＳ２〜ＶＤＤ振幅の信号が生成される。
【００４５】
回路ブロックＯＴＴは、インバータ回路ＩＶｐ１’，ＩＶｐ２’，ＩＶｎ１’，ＩＶｎ２’と、ＰＭＯＳトランジスタＭＰｐ１’，ＭＰｐ２’，ＭＰｎ１’と、ＮＭＯＳトランジスタＭＮｎ１’，ＭＮｎ２’，ＭＮｐ１’を備えている。ＯＴＴは、前述したＯＴＢにおいて入力部分に備わったノア演算回路ＮＲ１およびインバータ回路ＩＶｎ０が存在しないことを除いてＯＴＢと同様の構成を持ち、同様の動作を行う。すなわち、ＩＶｐ１’，ＩＶｐ２’の入力は、反転回路（ＮＲ１）を介さずにノードＮｉｎｐが直接接続され、ＩＶｎ１’，ＩＶｎ２’の入力にも、反転回路（ＩＶｎ０）を介さずにノードＮｉｎｎが直接接続される。これによって、ＯＵＴＢ［ｎ］と極性が異なる制御信号ＯＵＴ［ｎ］が生成可能となる。
【００４６】
このように、出力段ＯＴＳＧ［ｎ］を構成する各回路は、それぞれスイッチとして機能するため、−ＶＳＳ２には−ＶＳＳ１と異なり放電電流は流れない。ただし、厳密には、スイッチング動作の際に瞬間的な放電電流が流れるが、−ＶＳＳ１と比較すると、実質的には無視できるレベルである。これによって、制御信号ＯＵＴ［ｎ］，ＯＵＴＢ［ｎ］に‘Ｌ’レベルを出力する際に、リップルが無い安定した電圧レベルを維持することが可能となる。
【００４７】
ここで、ノア演算回路ＮＲ１に関し、仮にＮＲ１がノードＮｉｎｐを入力とするインバータ回路であった場合を想定する。ダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２の起動時等において、負の電源電圧が十分なレベルに達していない場合、ノードＮｉｎｎの‘Ｌ’レベルが出力段ＯＴＳＧ［ｎ］のインバータ回路ＩＶｎ０によって‘Ｈ’レベルに誤認識される恐れがある。そうすると、ノードＮｉｎｐ，Ｎｉｎｎが‘Ｌ’レベルであった場合、ＭＰｐ１，ＭＰｐ２がオンになると共に、誤ってＭＮｎ１，ＭＮｎ２がオンとなり、ＶＤＤから−ＶＳＳ２に向けた貫通電流が流れる恐れがある。そうすると、−ＶＳＳ２の生成が困難になり得る。そこで、ＮＲ１を設け、負の電源電圧が十分なレベルに達していない間は、前述した負電圧設定部ＶＳＥＴのアンプ回路ＡＭＰ２によってＮＲ１の出力を‘Ｌ’レベルに固定し、ＭＰｐ１，ＭＰｐ２をオフに保つことでこのような貫通電流を防止する。なお、ＩＶｎ１’，ＩＶｎ２’においても同様に誤認識が生じ得るが、この場合は、ＯＴＴ内の各トランジスタのオン・オフの関係上、特に問題は生じない。
【００４８】
この図２のレベルシフト回路ＬＳ［ｎ］は、レベルシフト段ＬＳＳＧ［ｎ］と出力段ＯＴＳＧ［ｎ］で用いる負の電源電圧がそれぞれ異なること以外に様々な特徴を持つが、その中でも特に電圧電流変換回路ＶＩＣを備えることが大きな特徴となっている。具体例で説明すると、例えば、電源電圧ＶＤＤを３．１Ｖ等として、図３のダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２を用いた場合、−ＶＳＳ２として例えば−２．５Ｖ程度、−ＶＳＳ１として例えば−５Ｖ程度の電圧を生成することが可能である。出力段ＯＴＳＧ［ｎ］とレベルシフト段ＬＳＳＧ［ｎ］の論理しきい値の関係から、例えば−ＶＳＳ２≧−ＶＳＳ１であれば正常な動作が可能である。ただし、各素子の耐圧等を考慮すると、−ＶＳＳ１の電圧を−ＶＳＳ２と同等とすることが望ましい。そこで、本来、−５Ｖ程度の値を取ることが可能な−ＶＳＳ１をＶＩＣによって−２．５Ｖ程度に設定する。
【００４９】
これによって、まず、−ＶＳＳ１におけるリップルの低減が可能となる。すなわち、電圧降下部ＶＤＣによって−ＶＳＳ１の電圧値が変動しても、その変動を即座にＶＩＣによって押さえ込むことが可能となる。この際に、−ＶＳＳ１の本来の値（−５Ｖ程度）を抑えた電圧（−２．５Ｖ程度）に設定しているため、その応答速度も高速となる。また、ＶＩＣを用いない場合（例えばダウンコンバータ回路のみで−２．５Ｖを設定するような場合）と比べて、レベルシフト回路ＬＳ［ｎ］毎ならびに半導体チップ毎の製造ばらつき等に伴う−ＶＳＳ１の設定値ばらつきを低減することが可能となる。
【００５０】
なお、図１等で述べたように、本実施の形態では、レベルシフト段ＬＳＳＧ［ｎ］で用いる負の電源電圧（−ＶＳＳ１）と、出力段ＯＴＳＧ［ｎ］で用いる負の電源電圧（−ＶＳＳ２）とを分離しているため、前述した図９の場合よりは、−ＶＳＳ１の変動は問題とならない。しかしながら、−ＶＳＳ１にリップルが生じると、その分、ＯＴＳＧ［ｎ］の入力部分における論理しきい値のマージンが減ることになる。また、ＬＳＳＧ［ｎ］とＯＴＳＧ［ｎ］を同一の半導体チップで形成した場合、ノイズの周り込み等が生じる恐れがある。そこで、−ＶＳＳ１においても可能な限りリップルを低減することが望ましく、図２の構成例が有益となる。
【００５１】
以上、本実施の形態１の半導体集積回路を用いることで、代表的には、出力波形のリップルを低減可能なレベルシフト回路が実現可能となる。また、このレベルシフト回路と高周波スイッチ回路を組み合わせることで、スプリアス成分の低減が実現可能となる。
【００５２】
（実施の形態２）
本実施の形態２では、実施の形態１の半導体集積回路を適用した無線通信用の高周波モジュールについて説明する。図４は、本発明の実施の形態２による高周波モジュールにおいて、それを含めた無線通信システムの構成例を示すブロック図である。図４には、無線通信システムの一例として携帯電話システムが示されている。図４の携帯電話システムは、ベースバンドブロックＢＢＢＫ、高周波システム部ＲＦＳＹＳ、アンテナＡＮＴ、スピーカＳＰＫ、およびマイクＭＩＣを備えている。ＢＢＢＫは、例えば、ＳＰＫやＭＩＣで用いるアナログ信号をデジタル信号に変換したり、通信に伴う様々なデジタル信号処理を行ったり、通信に伴う各種制御信号の出力等を行う。
【００５３】
ＲＦＳＹＳは、高周波信号処理部ＲＦＢＫと、ＳＡＷフィルタと、高周波モジュールＲＦＭＤを備えている。ＲＦＢＫは、主に、ＢＢＢＫで用いるベースバンド信号と、ＲＦＭＤで用いる高周波信号との間で変調や復調等を行う。ＲＦＭＤは、例えば、一つのモジュール配線基板で実現され、当該基板上に、パワーアンプチップＨＰＡＩＣ、カプラーＣＰＬ、ロウパスフィルタＬＰＦ、アンテナスイッチチップＡＮＴＳＷ等が実装されている。
【００５４】
ＨＰＡＩＣは、ＲＦＢＫによって変調された送信信号を増幅するパワーアンプ回路ＨＰＡと、その送信電力を制御するパワー制御回路ＡＰＣを備えている。カプラーＣＰＬは、ＨＰＡの送信電力を検出し、その検出結果をＡＰＣに出力する。ＡＰＣは、ＢＢＢＫから通知されたパワー制御信号（Ｖｒａｍｐ）とＣＰＬによる検出結果に基づいてＨＰＡの制御を行う。ＬＰＦは、ＨＰＡの送信信号に対してフィルタリングやインピーダンス整合等を行い、ＡＮＴＳＷに出力する。ＡＮＴＳＷは、スイッチの切り替えを用いて、ＬＰＦを経た送信信号ＴＸをアンテナＡＮＴに伝送し、ＡＮＴからの受信信号ＲＸをＳＡＷフィルタに伝送する。この送信と受信の切り替えは、例えば、ＢＢＢＫからの制御信号等に基づいて行われる。ＳＡＷフィルタは、受信信号ＲＸから必要な帯域のみを抽出し、ＲＦＢＫに出力する。
【００５５】
図５は、図４の高周波モジュールＲＦＭＤにおいて、そのアンテナスイッチチップＡＮＴＳＷの詳細な構成例を示すブロック図である。図５に示すアンテナスイッチチップＡＮＴＳＷは、発振器ＯＳＣと、デコーダ回路ＤＥＣと、スイッチ制御回路ＳＷＣＴＬと、高周波スイッチ回路ＲＦＳＷを備え、例えば一つのＳＯＩ（Silicon On Insulator）基板上などに形成される。ＳＷＣＴＬおよびＲＦＳＷは、実施の形態１の図１〜図３に示したような構成を備えている。なお、ここでは、ＳＷＣＴＬ内に容量Ｃ１を備えているが、図３で述べたように、Ｃ１は、通常の場合、図４の高周波モジュールＲＦＭＤ上に外付け部品として実装される。ＯＳＣは、クロック信号ＣＫを生成し、それをＳＷＣＴＬ内のダウンコンバータ回路ＶＧＥＮ１，ＶＧＥＮ２に供給する。デコーダ回路ＤＥＣは、例えば図４のベースバンドブロックＢＢＢＫ等から送信された制御信号をデコードし、デコード後の制御信号をＳＷＣＴＬ内のレベルシフト回路ブロックＬＳＢＫに出力する。
【００５６】
このような携帯電話システムでは、アンテナスイッチチップＡＮＴＳＷ内のスイッチ用トランジスタＴＳＷ等を介してスプリアス成分が生じると、それが送信信号に重畳して電波障害の要因となったり、あるいは、受信信号に重畳して受信感度低下の要因となり得る。また、リップルの大きさによっては、ＴＳＷのオフ度合いが弱くなり、アイソレーションの低下等を招き得る。また、小型化や低コスト化のため、高周波スイッチ回路ＲＦＳＷとスイッチ制御回路ＳＷＣＴＬを一つの半導体チップ上に形成した場合、ＲＦＳＷからスプリアス成分を生じさせないように、可能な限り半導体チップ内のノイズ成分を低減することが望ましい。そこで、本実施の形態による高周波モジュールＲＦＭＤを用いることが有益となる。
【００５７】
図６は、図５における発振器ＯＳＣの詳細を示すものであり、（ａ）、（ｂ）は、それぞれ異なるタイプの構成例を示す回路図である。図６（ａ）に示す発振器ＯＳＣａは、リングオシレータ回路ＲＯＳＣと、その後段に接続されたフリップフロップＤＦＦを備えている。ＲＯＳＣは、縦続接続された複数（通常は奇数個）のインバータ回路ＩＶ［１］〜ＩＶ［ｘ］を含み、その最終段の出力が初段の入力に帰還される。ＲＯＳＣは、この各インバータ回路の遅延量に応じた発振周波数のクロック信号ＣＫｉｎを生成する。ＤＦＦは、このＣＫｉｎをクロック入力として、反転出力ノード（ＱＢ）を入力ノード（Ｄ）に帰還した構成となっている。これによって、ＤＦＦは、ＣＫｉｎを１／２分周したクロック信号ＣＫを出力ノード（Ｑ）に生成する。
【００５８】
図６（ｂ）に示す発振器ＯＳＣｂは、コンパレータ回路ＣＭＰ１と、抵抗Ｒ１０〜Ｒ１２，Ｒｆと、容量Ｃｆを備え、所謂ＲＣ型の発振器となっている。Ｒ１０，Ｒ１１は、ＶＤＤとＧＮＤの間に直列接続され、その共通接続ノードがＣＭＰ１の（＋）入力ノードに接続される。Ｒ１２は、ＣＭＰ１の出力ノードと（＋）入力ノードの間に接続される。Ｒｆは、ＣＭＰ１の出力ノードと（−）入力ノードの間に接続され、Ｃｆは、ＣＭＰ１の（−）入力ノードとＧＮＤの間に接続される。Ｒ１０〜Ｒ１２は、ＣＭＰ１の出力論理レベルに応じてＣＭＰ１の（＋）入力ノードにヒステリシス特性のしきい値を設定する。ＣＭＰ１の出力論理レベルが‘Ｈ’レベルの場合、（−）入力ノードの電圧がＲｆとＣｆの値に応じて徐々に上昇し、それが（＋）入力ノードのしきい値を上回った際にＣＭＰ１の出力論理レベルが‘Ｌ’レベルに反転する。そうすると、（−）入力ノードの電圧がＲｆとＣｆの値に応じて徐々に下降し、それが（＋）入力ノードのしきい値を下回った際にＣＭＰ１の出力論理レベルが‘Ｈ’レベルに反転する。ＯＳＣｂは、このような動作を繰り返すことで、クロック信号ＣＫを生成する。
【００５９】
クロック信号ＣＫの発振周波数は、特に限定はされないが、例えば数百ｋＨｚ等である。発振器の種類は、勿論、図６（ａ）、（ｂ）に示したものに限らず、面積、ノイズ、消費電力等を勘案して適切な方式のものを用いることができる。ただし、当該クロック信号ＣＫは、ダウンコンバータ回路ＶＧＥＮ内のチャージポンプ回路を駆動するため、５０％のデューティ比を持つ方形波であることが望ましい。例えば、図６（ａ）、（ｂ）のような発振器ＯＳＣａ，ＯＳＣｂを用いるとこのような要求を十分に満たすことが可能となる。
【００６０】
以上、本実施の形態２の高周波モジュールを用いることで、代表的には、高周波スイッチ回路におけるスプリアス成分の低減が実現可能となる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００６２】
例えば、ここでは、レベルシフト回路を高周波スイッチ回路の駆動用として用いたが、勿論、このような用途に限らず、負の電圧信号を用いて動作する電子機器全般に対して、その安定化技術として適用可能である。また、ここでは、負の電圧信号を安定化させたが、場合によっては、同様な方式を正の電圧信号に応用することも可能である。すなわち、例えば、図１のダウンコンバータ回路の代わりにアップコンバータ回路（昇圧回路）を用いて２系統の昇圧電圧を生成し、この２系統の昇圧電圧を図１のレベルシフト段と、出力段にそれぞれ供給する。レベルシフト段および出力段では、図２と同様にして、ＧＮＤ〜昇圧電圧レベル間を１／２に分割した回路構成とする。
【産業上の利用可能性】
【００６３】
本実施の形態による半導体集積回路および高周波モジュールは、特に、レベルシフト回路を介して高周波スイッチを駆動する製品に適用して有益なものであり、これに限らず、入力信号のレベル変換を行う製品全般に対して広く適用可能である。
【符号の説明】
【００６４】
−ＶＳＳ，ＶＤＤ  電源電圧
ＡＭＰ  アンプ回路
ＡＮＴ  アンテナ
ＡＮＴＳＷ  アンテナスイッチチップ
ＡＰＣ  パワー制御回路
ＢＢＢＫ  ベースバンドブロック
Ｃ  容量
ＣＫ，ＣＫＢ  クロック信号
ＣＭＰ  コンパレータ回路
ＣＰＬ  カプラー
ＤＥＣ  デコーダ回路
ＤＦＦ  フリップフロップ
ＧＮＤ  接地電源電圧
ＨＰＡ  パワーアンプ回路
ＨＰＡＩＣ  パワーアンプチップ
ＩＶ  インバータ回路
ＬＰＦ  ロウパスフィルタ
ＬＳ  レベルシフト回路
ＬＳＢＫ  レベルシフト回路ブロック
ＬＳＳＧ  レベルシフト段
ＭＩＣ  マイク
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
Ｎ  ノード
ＮＲ  ノア演算回路
ＯＳＣ  発振器
ＯＴＢ，ＯＴＴ  回路ブロック
ＯＴＰ，ＯＴＮ  出力回路
ＯＴＳＧ  出力段
ＯＵＴ  制御信号
Ｒ  抵抗
ＲＦＢＫ  高周波信号処理部
ＲＦＭＤ  高周波モジュール
ＲＦＳＷ  高周波スイッチ回路
ＲＦＳＹＳ  高周波システム部
ＲＯＳＣ  リングオシレータ回路
ＲＸ  受信信号
ＳＰＫ  スピーカ
ＳＷＣＴＬ  スイッチ制御回路
ＴＳＷ  スイッチ用トランジスタ
ＴＸ  送信信号
ＶＤＣ  電圧降下部
ＶＧＥＮ  ダウンコンバータ回路
ＶＧＥＮＢＫ  ダウンコンバータ回路ブロック
ＶＩＣ  電圧電流変換回路
ＶＳＥＴ  負電圧設定部
【図１】
2011239271.tif 000003
【図２】
2011239271.tif 000004
【図３】
2011239271.tif 000005
【図４】
2011239271.tif 000006
【図５】
2011239271.tif 000007
【図６】
2011239271.tif 000008
【図７】
2011239271.tif 000009
【図８】
2011239271.tif 000010
【図９】
2011239271.tif 000011