(57)【要約】【課題】絶縁ゲート型電界効果トランジスタのスイッチング速度低下を防止し、省スペース化を実現する半導体装置を提供する。【解決手段】本発明に係る半導体装置９０は、絶縁ゲート型電界効果トランジスタとコンデンサが同一チップ上に形成されたものであって、表層において、ｎ−型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ＋型ソース領域６の当該ｎ−型エピタキシャル層２に最近接する端部間に亘る領域上に配設された絶縁層７と、絶縁層７を介してｎ−型エピタキシャル層２と対向されるコンデンサ上部電極４０と、絶縁層７上でコンデンサ上部電極４０の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極３１を備える。コンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、これと絶縁層７を介して対向配置されるｎ−型エピタキシャル層２を下部電極とする。【選択図】図１Ａ
2011204743.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果トランジスタとコンデンサとが同一チップ上に形成された半導体装置であって、
第１導電型の第１半導体層と、
前記第１半導体層の表面層の所定領域に形成された前記第１導電型と反対の導電型である第２導電型の第２半導体層と、
前記第２半導体層の表面層の所定領域に形成された前記第１導電型の第３半導体層と、
表層において、前記第１半導体層を挟持する前記第２半導体層内にそれぞれ配設された前記第３半導体層の当該第１半導体層に最近接する端部間に亘る領域上に配設された絶縁層と、
前記絶縁層上であって、前記第１半導体層と対向する位置に配設された導電体と、
前記絶縁層上であって、前記導電体の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極と、を備え、
前記コンデンサは、前記導電体を上部電極とし、前記導電体と前記絶縁層を介して対向配置される前記第１半導体層を下部電極とする半導体装置。
【請求項２】
前記コンデンサは、前記絶縁ゲート型電界効果トランジスタのオン・オフ動作を制御するチャージポンプを備えた制御部の回路素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンデンサは、電源ラインとグランドライン間に接続されたノイズ抑制用コンデンサであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極の下層に配置される前記絶縁層と、前記導電体の下層に配置される前記絶縁層は、同種材料からなり一体的に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極と前記導電体は、同種材料からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極の下層に配置される前記絶縁層と、前記導電体の下層に配置される前記絶縁層は、異種材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート電極の下層に配置される前記絶縁層と、前記導電体の下層に配置される前記絶縁層は、互いに異なる膜厚であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極と前記導電体とは、異種材料からなる請求項１〜４、６、７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタとコンデンサとが同一チップ上に形成された半導体装置に関する。
【背景技術】
【０００２】
集積度を高めるために、同一チップ内に絶縁ゲート型電界効果トランジスタと、その動作を制御する制御部とが形成された半導体装置が知られている（例えば、特許文献１）。
【０００３】
図８に、特許文献１に開示された半導体装置の要部断面図を示す。半導体装置１００は、同図に示すように、パワーＭＯＳＦＥＴ部Ａと制御部Ｂを有する。制御部Ｂは、パワーＭＯＳＦＥＴのオン、オフを制御する制御回路が配設されている。
【０００４】
図８中の符号１０１はｎ＋型半導体基板、１０２はｎ−型エピタキシャル層、１０３はｐ型埋込み層、１０４はｐ＋型分離領域、１０５はｐ型ボディ領域、１０６はｎ＋型ソース領域、１０７はシリコン酸化膜、１０８はゲート電極、１０９はソース電極である。また、図８中の符号１１０はｐ＋ 型分離領域１０４表面に形成された電極、１１１はドレイン電極、１１２はｐ型ウェル領域、１１３はｎ＋型ソース領域、１１４はｎ＋型ドレイン領域、１１５はシリコン酸化膜、１１６はゲート電極、１１７は層間絶縁膜である。
【０００５】
ｎ−型エピタキシャル層１０２は、ｎ＋型半導体基板１０１上に形成されている。ｎ−型エピタキシャル層１０２は、ｐ型埋込み層１０３及びｐ＋型分離領域１０４によって２つの領域に区画されている。ｐ型埋込み層１０３及びｐ＋型分離領域１０４によって囲まれたｎ−型半導体領域１０２には、制御部Ｂが形成され、それ以外の領域にパワーＭＯＳＦＥＴ部Ａが形成されている。
【０００６】
パワーＭＯＳＦＥＴ部Ａにおいては、ｎ−型エピタキシャル層１０２の表面層に、複数のｐ型ボディ領域１０５が所定間隔で形成されている。そして、ｐ型ボディ領域１０５の表面層には、選択的にｎ＋型ソース領域１０６が形成されている。
【０００７】
シリコン酸化膜１０７は、ｎ＋型ソース領域１０６とｎ−型エピタキシャル層１０２の間のｐ型ボディ領域１０５の上面、及び２つのｐ型ボディ領域１０５間に配設されたｎ−型エピタキシャル層１０２の上面に、ｎ＋型ソース領域１０６の端部にまで延在するように形成されている（図８参照）。ゲート電極１０８は、シリコン酸化膜１０７上に形成されている。
【０００８】
層間絶縁膜１１７は、シリコン酸化膜１０７及びゲート電極１０８を被覆するように形成されている。ソース電極１０９は、ｎ＋型ソース領域１０６の表面、及びｐ型ボディ領域１０５の表面と接続するように形成されている。ソース電極１０９は、ｐ＋型分離領域１０４の表面に形成されている電極１１０に接続されている。ソース電極１０９とゲート電極１０８は、層間絶縁膜１１７により絶縁分離されている。ドレイン電極１１１は、ｎ＋型半導体基板１０１の裏面側に形成されている。
【０００９】
パワーＭＯＳＦＥＴ部Ａは、並列接続された複数の縦型ＭＯＳＦＥＴによって構成されている。制御部Ｂは、図８の例においては、ｎ型ＭＯＳＦＥＴ１２０のみを図示しているが、実際には、パワーＭＯＳＦＥＴのオン・オフ動作を制御するための回路素子が種々形成されている。
【００１０】
制御部Ｂ内のｎ型ＭＯＳＦＥＴ１２０は、ｎ−型半導体領域１０２の表面層に形成されたｐ型ウェル領域１１２、このｐ型ウェル領域１１２の表面層に所定間隔で形成されたｎ＋型ソース領域１１３、及びｎ＋型ドレイン領域１１４を具備する。
【００１１】
シリコン酸化膜１１５は、ｐ型ウェル領域１１２近傍のｎ＋型ソース領域１１３の端部からｎ＋型ドレイン領域１１４の端部にまで亘る領域に形成されている。ゲート電極１１６は、シリコン酸化膜１１５上に形成されている。
【００１２】
上記のパワーＭＯＳＦＥＴのターンオン動作は、ゲート端子Ｇから正のゲート電圧を印加し、ｐ型ボディ領域１０５の表面近傍の導電型を反転させてｎ型チャネルを形成し、ドレイン・ソース間を導通させることにより行う。図８中の矢印線は、電流経路を示す。
【００１３】
ここで、互いに隣り合う２つのｐ型ボディ領域１０５間の離間距離ｗ（図８参照）は、一定以上の大きさに設定する必要がある。その理由は、離間距離ｗがあまり小さいと、電流経路（矢印線）の幅が狭くなるため、オン抵抗が増大してしまうためである。
【００１４】
但し、離間距離ｗをあまり大きくすると、それに伴ってゲート−ドレイン間に生じる寄生容量も大きくなる。すなわち、シリコン酸化膜１０７を介してゲート電極１０８と基板間に生じる容量も大きくなる。その結果、ＭＯＳＦＥＴのスイッチング速度が遅くなるという問題が生じる。
【００１５】
図９Ａに、ゲート−ドレイン間の寄生容量を低減させてＭＯＳＦＥＴのスイッチング速度を改善した縦型ＭＯＳＦＥＴの要部断面図を、図９Ｂにゲート電極部の斜視図を示す（特許文献２）。図９Ａは、図９ＢのＩＸＡ-ＩＸＡ線における断面図に相当する。
【００１６】
図９Ａ中の符号２０１はｎ＋型基板、２０２はｎ−型エピタキシャル層、２０３はｐ−型ベース層、２０４はフィールド酸化膜、２０５はゲート酸化膜、２０６はゲート電極、２０７は中間絶縁膜、２０８は保護膜、２０９はｎ＋型ソース層である。
【００１７】
図９Ａに示すように、ｎ＋型基板２０１上にｎ−型エピタキシャル層２０２が形成されてドレイン層をなす。ｎ−型エピタキシャル層２０２の表面層の所定領域にはｐ−型ベース層２０３が形成され、そのｐ−型ベース層２０３の表面層の所定領域にはｎ＋型ソース層２０９が形成されて２重拡散層をなしている。
【００１８】
２重拡散層上には、ゲート酸化膜２０５が２重拡散層より若干広く形成されている。また、隣り合う２重拡散層間のｎ−型エピタキシャル層２０２上には、フィールド酸化膜２０４が形成されている。
【００１９】
ゲート酸化膜２０５上には、フィールド酸化膜２０４の側壁にサイドウォールとして形成されたポリシリコンからなるゲート電極２０６が形成されている。ゲート電極２０６は、ゲート酸化膜２０５を介して、ｐ−型ベース層２０３表面上に形成され、その両側のｎ−型エピタキシャル層２０２及びｎ＋型ソース層２０９上にまで若干延在している。ここで、ｐ−型ベース層２０３、ｎ＋型ソース層２０９、及びフィールド酸化膜２０４はいずれもストライプ状である。
【００２０】
多数のストライプ状のゲート電極２０６は、図９Ｂに示すように、その一端部で連結された「くし歯状」となっている。また、ストライプ状のゲート電極２０６の先端（他方端）は、隣り合う２本ずつがフィールド酸化膜２０４を囲むように連結されている。
【００２１】
中間絶縁膜２０７は、図９Ａに示すようにフィールド酸化膜２０４，ゲート酸化膜２０５，ゲート電極２０６を覆うように形成されている。さらに、保護膜２０８が中間絶縁膜２０７上に形成されている。
【００２２】
ゲート電極２０６の形状は、あたかも図８で示したゲート電極１０８の中央部だけを除去してフィールド酸化膜２０４で埋め込んだ格好となっている。このため、図９Ａの構造においては、図８中のゲート電極１０８を除去した分だけ、ゲート−ドレイン間の寄生容量を低減することができる。
【００２３】
図１０に、負荷に電流を供給する出力トランジスタ（パワーＭＯＳＦＥＴ）と、それをオン・オフ制御する制御部とを備えた負荷駆動回路の回路構成図を示す（特許文献３参照）。負荷駆動回路３００は、図１０に示すように、負荷３０１、入力信号端子３０２、チャージポンプ３０３、ハイサイドスイッチとして使用される出力トランジスタであるＮチャネル型パワーＭＯＳＦＥＴ（以下、「パワーＭＯＳＦＥＴ」と称する）３０４、発振回路３０５、電源Ｖｃｃ等を備えている。
【００２４】
ハイサイドスイッチにおいては、ＭＯＳＦＥＴのソース電位は電源電位とほぼ等しくなる。このため、ターンオンさせるためにはゲート電位を電源電位よりも高くする必要があり、その手段としてチャージポンプ３０３が使用される。
【００２５】
パワーＭＯＳＦＥＴ３０４は、ソースを負荷３０１に接続し、ドレインを電源Ｖｃｃに接続する。チャージポンプ３０３は、パワーＭＯＳＦＥＴ３０４のゲートを充電する役割を担う。発振回路３０５は、クロック信号を生成してチャージポンプ３０３を駆動する役割を担う。チャージポンプ３０３は、発振回路３０５からクロック信号が入力される毎に、電源Ｖｃｃの電圧を基にしてチャージパルスを生成し、パワーＭＯＳＦＥＴ３０４のゲートを充電する。そして、パワーＭＯＳＦＥＴ３０４のゲート電圧（ゲート・ソース間電圧）がオン電圧に達するとターンオンして、電源Ｖｃｃから負荷３０１への給電がなされる。パワーＭＯＳＦＥＴ３０４をオフにするには、ゲート電荷を放電し、ゲート電圧をオン電圧未満にする。これにより、電源Ｖｃｃから負荷３０１への給電が停止される。
【００２６】
上記負荷駆動回路３００においては、発振回路３０５が発生するクロックが、チャージポンプ３０３に内蔵されたバッファ（不図示）などを流れる貫通電流を変動させていた。この貫通電流の変動は、ノイズとなり、周辺回路に悪影響を及ぼす原因となっていた。
【００２７】
図１１に、上記問題を改善するチャージポンプ回路の回路構成図を示す（特許文献４参照）。チャージポンプ回路４００は、電源線４０１にエミッタが接続されたＰＮＰトランジスタからなる放電用スイッチ素子４０２と、グランド線４０９にエミッタが接続され、コレクタが放電用スイッチ素子４０２のコレクタに接続されたＮＰＮトランジスタからなる充電用スイッチ素子４０３を備える。また、チャージポンプ回路４００は、電源線４０１にアノードが接続された入力側逆流防止用ダイオード（以下、「ダイオード」と称する）４０４と、そのダイオード４０４のカソードにアノードが接続された出力側逆流防止用ダイオード（以下、「ダイオード」と称する）４０５を具備する。さらに、チャージポンプ回路４００は、放電用スイッチ素子４０２及び充電用スイッチ素子４０３のそれぞれのコレクタとダイオード４０４のカソードとの間に接続された昇圧用コンデンサ４０６、ダイオード４０５のカソードとグランド線４０９との間に接続された昇圧電圧出力用コンデンサ４０７も備えている。
【００２８】
放電用スイッチ素子４０２及び充電用スイッチ素子４０３は、チャージポンプの動作を制御する制御部４０８からの出力信号により、所定の動作周期で互いに反対の状態にオン／オフされる。すなわち、放電用スイッチ素子４０２がオフ、充電用スイッチ素子４０３がオンの状態の場合、コンデンサ４０６が充電される。また、充電用スイッチ素子４０３がオフ、放電用スイッチ素子４０２がオンの状態の場合、コンデンサ４０６が放電されると共にコンデンサ４０７が充電される。
【００２９】
上記動作の繰り返しにより、コンデンサ４０７は、コンデンサ４０６の充電電圧が足し合わされる。そしてコンデンサ４０７は、電源線４０１の電圧（電源電圧）よりも高電圧に充電され、コンデンサ４０７の電圧が昇圧電圧として出力される。
【００３０】
チャージポンプ回路４００が発生するノイズは、電源線４０１とグランド線４０９間に配設されたコンデンサＣ１によって抑制される。すなわち、コンデンサＣ１が、ノイズ抑制用コンデンサとして機能する。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開平６−３４２９１３号公報  第２図
【特許文献２】特開平９−８２９６５号公報  第１、２図
【特許文献３】特開２００３−１６８９６３号公報  第５図
【特許文献４】特開２００５−１０１５３２号公報  第１５図
【発明の概要】
【発明が解決しようとする課題】
【００３２】
図１１に示したように、コンデンサＣ１を追加する構成とする場合、半導体チップ上にコンデンサを形成するための専用スペースを確保する必要があった。すなわち、ノイズ抑制用コンデンサを備えた負荷駆動回路を１つの半導体チップ上に集積形成する場合、半導体チップ上にコンデンサを形成するための専用スペースを確保する必要があった。
【課題を解決するための手段】
【００３３】
本発明に係る半導体装置は、絶縁ゲート型電界効果トランジスタとコンデンサとが同一チップ上に形成された半導体装置であって、第１導電型の第１半導体層と、前記第１半導体層の表面層の所定領域に形成された前記第１導電型と反対の導電型である第２導電型の第２半導体層と、前記第２半導体層の表面層の所定領域に形成された前記第１導電型の第３半導体層と、表層において、前記第１半導体層を挟持する前記第２半導体層内にそれぞれ配設された前記第３半導体層の当該第１半導体層に最近接する端部間に亘る領域上に配設された絶縁層と、前記絶縁層上であって、前記第１半導体層と対向する位置に配設された導電体と、前記絶縁層上であって、前記導電体の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極とを備える。前記コンデンサは、前記導電体を上部電極とし、前記導電体と前記絶縁層を介して対向配置される前記第１半導体層を下部電極とするとするものである。
【００３４】
本発明に係る半導体装置によれば、チャネル形成に寄与するゲート電極の領域を残し、チャネル形成への寄与度の小さい第１半導体層上の領域をコンデンサの上部電極とする構成を採用している。これにより、コンデンサを形成するための専用スペースを設けず、従来、単にゲート電極の延在部であった領域をコンデンサ上部電極の形成領域として有効利用できる。その結果、省スペース化が図れる。しかも、ゲート電極の配設部位を削減しているので、絶縁ゲート型電界効果トランジスタの寄生容量を低減できるという優れた効果を有する。すなわち、ゲート電極と基板間に生じる容量を小さくすることができる。その結果、不所望な寄生容量を低減させることが可能となり、ＭＯＳＦＥＴのスイッチング速度が遅くなるという問題を抑制することができる。
【発明の効果】
【００３５】
本発明によれば、絶縁ゲート型電界効果トランジスタのスイッチング速度の低下を防止し、かつ省スペース化を実現できる半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００３６】
【図１Ａ】実施形態１に係る半導体装置の要部断面図。
【図１Ｂ】実施形態１に係る半導体装置及び負荷の回路構成図。
【図２】実施形態１に係るゲート電極部及びコンデンサ部の斜視図。
【図３Ａ】実施形態１に係る半導体装置の要部の製造工程断面図。
【図３Ｂ】実施形態１に係る半導体装置の要部の製造工程断面図。
【図３Ｃ】実施形態１に係る半導体装置の要部の製造工程断面図。
【図４】実施形態２に係る半導体装置の要部断面図。
【図５】実施形態２に係る半導体装置の要部の製造工程断面図。
【図６】実施形態３に係る半導体装置の要部断面図。
【図７Ａ】実施形態３に係る半導体装置の要部の製造工程断面図。
【図７Ｂ】実施形態３に係る半導体装置の要部の製造工程断面図。
【図８】特許文献１に記載された半導体装置の要部断面図。
【図９Ａ】特許文献２に開示された半導体装置の要部断面図。
【図９Ｂ】特許文献２に記載されたゲート電極部の斜視図。
【図１０】特許文献３に記載された半導体装置及び負荷の回路構成図。
【図１１】特許文献４に記載されたノイズ抑制用のコンデンサが接続された半導体装置の回路構成図。
【発明を実施するための形態】
【００３７】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００３８】
［実施形態１］
図１Ａに、本実施形態１に係る半導体装置の要部断面図を、図１Ｂに、本実施形態１に係る半導体装置の回路構成図を示す。また、図２に、本実施形態１に係るゲート電極部、及びコンデンサ部の斜視図を示す。
【００３９】
本実施形態１に係る半導体装置９０は、同一チップ上にパワーＭＯＳＦＥＴ部Ａと、制御部Ｂが形成されている。パワーＭＯＳＦＥＴ部Ａには、負荷駆動回路の出力トランジスタとして機能するパワーＭＯＳＦＥＴ５０が配設されている。
【００４０】
制御部Ｂは、パワーＭＯＳＦＥＴのオン・オフ動作を制御する役割を担う。図１Ａ中のｎ型ＭＯＳＦＥＴ５１は、制御部Ｂの回路素子として機能する。本実施形態１においては、図１Ａに示すように、パワーＭＯＳＦＥＴ５０が形成されている領域の一部に制御部Ｂの回路要素の１つであるコンデンサＣ１が配設されている。すなわち、コンデンサＣ１は、パワーＭＯＳＦＥＴ部Ａ内に配設されているが、制御部Ｂの回路素子として機能する。
【００４１】
なお、制御部Ｂの回路要素として、図１Ａ中にコンデンサＣ１と、ｎ型ＭＯＳＦＥＴ５１を図示しているが、実際にはパワーＭＯＳＦＥＴのオン・オフ動作を制御するための回路素子が種々形成されている。また、図１Ａ中のパワーＭＯＳＦＥＴ部Ａと制御部Ｂの領域は、説明の便宜上のものであって、上述したように、これらの領域を区画するものではなく、本発明の趣旨を逸脱しない範囲において種々の配置、及び構成が可能である。
【００４２】
本実施形態１に係る半導体装置９０は、図１０に示した負荷駆動回路に、さらにノイズ抑制用コンデンサＣ１が集積形成された半導体チップである。すなわち、半導体装置９０は、図１Ｂに示すように、電源Ｖｃｃ端子、ハイサイドスイッチとして使用される出力トランジスタであるＮチャネル型パワーＭＯＳＦＥＴ（以下、「パワーＭＯＳＦＥＴ」と称する）５０、チャージポンプ５２、発振回路５３、入力信号端子５４、電源ライン５６、グランドライン５７等を備えている。パワーＭＯＳＦＥＴ５０から、半導体装置９０の外部に接続された負荷５５に電流が供給される。チャージポンプ５２、発振回路５３は、制御部Ｂの回路素子として機能する。
【００４３】
チャージポンプ５２は、出力トランジスタであるパワーＭＯＳＦＥＴ５０がハイサイドスイッチとして使用されるＮチャネル型ＭＯＳＦＥＴのゲートに十分な電圧を付与してフルオンさせるために備えられている。すなわち、ハイサイドスイッチにおいては、ＭＯＳＦＥＴのソース電位は電源電位とほぼ等しくなるため、ターンオンさせるためにはゲート電位を電源電位よりも高くする必要があり、その手段としてチャージポンプ５２が使用される。しかしながら、チャージポンプ５２はノイズの発生源となって周辺回路に悪影響を及ぼす恐れがある。このため、チャージポンプ５２と並列に、電源ライン５６とグランドライン５７間にコンデンサＣ１を接続する。
【００４４】
パワーＭＯＳＦＥＴ５０は、ソースを負荷５５に接続し、ドレインを電源Ｖｃｃに接続する。チャージポンプ５２は、パワーＭＯＳＦＥＴ５０のゲートを充電する役割を担う。発振回路５３は、クロック信号を生成してチャージポンプ５２を駆動する役割を担う。チャージポンプ５２は、発振回路５３からクロック信号が入力される毎に、電源Ｖｃｃの電圧を基にしてチャージパルスを生成し、パワーＭＯＳＦＥＴ５０のゲートを充電する。そして、パワーＭＯＳＦＥＴ５０のゲート電圧（ゲート・ソース間電圧）がオン電圧に達するとターンオンして、電源Ｖｃｃから負荷５５への給電がなされる。パワーＭＯＳＦＥＴ５０をオフにするには、ゲート電荷を放電し、ゲート電圧をオン電圧未満にする。これにより、電源Ｖｃｃから負荷５５への給電が停止される。
【００４５】
上記半導体装置９０においては、コンデンサＣ１を電源ライン５６とグランドライン５７間に配設しているので、チャージポンプ回路５２によって発生するノイズを抑制することができる。
【００４６】
図１Ａ中の符号１はｎ＋型半導体基板、２は第１半導体層であるｎ−型エピタキシャル層、３はｐ型埋込み層、４はｐ＋型分離領域、５は第２半導体層であるｐ型ボディ領域、６は第３半導体層であるｎ＋型ソース領域、７は絶縁層として機能するシリコン酸化膜である。また、符号９はソース電極、１０はｐ＋型分離領域４表面に形成された電極、１１はドレイン電極である。さらに、符号１２はｐ型ウェル領域、１３はｎ＋型ソース領域、１４はｎ＋型ドレイン領域、１５はシリコン酸化膜、１６はゲート電極、１７は層間絶縁膜である。また、符号２６はプラグ部、２３，２７は金属配線、２５はｎ＋型コンタクト領域である。
【００４７】
図１Ａ又は図２中の符号３１はストライプ状のゲート電極、２２はプラグ部、３２は複数のゲート電極３１を一方端で連結するゲート電極連結部を示す。また、符号４０は導電体からなるコンデンサ上部電極、４１は上部電極ストライプ状部、４２は上部電極連結部である。
【００４８】
ｎ−型エピタキシャル層２は、ｎ＋型半導体基板１上に形成されている。ｎ−型エピタキシャル層２は、ｐ型埋込み層３及びｐ＋型分離領域４によって２つの領域に区画されている。ｐ型埋込み層３及びｐ＋型分離領域４によって囲まれたｎ−型半導体領域２には、制御部Ｂのｎ型ＭＯＳＦＥＴ５１が形成され、それ以外の領域にパワーＭＯＳＦＥＴ５０、制御部ＢのコンデンサＣ１が形成されている。
【００４９】
パワーＭＯＳＦＥＴ５０が形成された近傍には、ｎ−型エピタキシャル層２の表面層に、複数のｐ型ボディ領域５が所定間隔で形成されている。そして、ｐ型ボディ領域５の表面層には、選択的にｎ＋型ソース領域６が形成されている。
【００５０】
シリコン酸化膜７は、表層においてｎ−型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ＋型ソース領域６の前述のｎ−型エピタキシャル層２側の端部間（ｎ−型エピタキシャル層２に最近接する端部間）に亘る領域上に配設されている。
【００５１】
ゲート電極３１は、シリコン酸化膜７上であって、ｎ＋型ソース領域６の端部から、ｎ−型エピタキシャル層２のｐ型ボディ領域５の隣接部まで延在する領域と対向する位置に配設されている。すなわち、１つのシリコン酸化膜７上にストライプ状のゲート電極３１が２つ配設されている。
【００５２】
層間絶縁膜１７は、シリコン酸化膜７及びゲート電極３１を被覆するように形成される。ソース電極９は、ｎ＋型ソース領域６の表面、及びｐ型ボディ領域５の表面に接続するように形成されている。ソース電極９は、ｐ＋型分離領域４の表面に形成されている電極１０に接続されている。ソース電極９とゲート電極３１は、層間絶縁膜１７により絶縁分離されている。ドレイン電極１１は、ｎ＋型半導体基板１の裏面側に形成されている。
【００５３】
パワーＭＯＳＦＥＴ５０は、並列接続された複数の縦型ＭＯＳＦＥＴによって構成されている。上記のパワーＭＯＳＦＥＴ５０のターンオン動作は、ゲート端子Ｇから正のゲート電圧を印加し、ｐ型ボディ領域５の表面近傍の導電型を反転させてｎ型チャネルを形成し、ドレイン・ソース間を導通させることにより行う。
【００５４】
制御部Ｂ内のｎ型ＭＯＳＦＥＴ５１は、ｎ−型半導体領域２の表面層に形成されたｐ型ウェル領域１２、このｐ型ウェル領域１２の表面層に所定間隔で形成されたｎ＋型ソース領域１３、及びｎ＋型ドレイン領域１４を具備する。
【００５５】
シリコン酸化膜１５は、ｎ＋型ソース領域１３とｎ＋型ドレイン領域１４との間のｐ型ウェル領域１２の表面上に、互いに近接するｎ＋型ソース領域１３の端部からｎ＋型ドレイン領域１４の端部に亘る領域に形成されている。ゲート電極１６は、シリコン酸化膜１５上に形成されている。
【００５６】
本実施形態１に係るゲート電極３１は、図８を用いて説明した従来のゲート電極１０８と以下の点において異なる。図８に係る半導体装置においては、ストライプ状のゲート電極１０８は、その幅方向において、隣り合う２つのｐ型ボディ領域１０５間に亘って一体的／連続的に設けられていた。換言すると、シリコン酸化膜１０７上の全領域にゲート電極１０８が設けられていた。
【００５７】
一方、本実施形態１に係る半導体装置９０においては、ゲート電極３１は、シリコン酸化膜７を介して、ｎ−型エピタキシャル層２とｎ＋型ソース領域６とに挟まれたｐ型ボディ領域５、及びこのｐ型ボディ領域５近傍のｎ−型エピタキシャル層２とｎ＋型ソース領域６に亘る領域に設けられている。あたかも図８に係る半導体装置のストライプ状のゲート電極１０８の中央部を除去した形状となっている。
【００５８】
上部電極ストライプ状部４１は、図２に示すように、２つのゲート電極３１の間に、一定距離だけ離間し、かつゲート電極３１と絶縁分離されるように配設されている。上部電極ストライプ状部４１は、名称の如くストライプ形状に形成され、ゲート電極３１と同様に導電体から構成される。すなわち、シリコン酸化膜７上に、２本のゲート電極３１、及びこのゲート電極３１と絶縁分離された１本の上部電極ストライプ状部４１が並列するように形成されている（図１Ａ参照）。
【００５９】
ゲート電極３１は、図２に示すように、多数のストライプ状のゲート電極３１が一方端でゲート電極連結部３２により連結された「くし歯状」となっている。ゲート電極連結部３２により多数のストライプ状のゲート電極３１が電気的に接続されている。
【００６０】
上部電極ストライプ状部４１は、図２に示すように多数のストライプ状の上部電極ストライプ状部４１が一方端で上部電極連結部４２により連結された「くし歯状」となっている。上部電極連結部４２により多数の上部電極ストライプ状部４１が電気的に接続されている。  
【００６１】
ゲート電極３１と上部電極ストライプ状部４１は、交互に絶縁分離された状態で並列に配設されている。ゲート電極連結部３２と上部電極連結部４２は、ゲート電極３１及び上部電極ストライプ状部４１を介して互いに対向配置されている。上部電極ストライプ状部４１、上部電極連結部４２によりコンデンサ上部電極４０が構成される。なお、ゲート電極連結部３２は、ゲートコンタクト部３３で上層配線（不図示）と接続されている。
【００６２】
本実施形態１に係るコンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、絶縁層であるシリコン酸化膜７を介してコンデンサ上部電極４０と対向配置されるｎ−型エピタキシャル層２を下部電極とする。
【００６３】
コンデンサＣ１の上部電極である上部電極連結部４２は、その上に形成された層間絶縁膜１７の開口に設けられたプラグ部２２を介して、層間絶縁膜１７上に形成された金属配線２３に接続され、さらにチップ上でグランドラインに接続されている（図２参照）。
【００６４】
コンデンサＣ１の下部電極であるｎ−型エピタキシャル層２は、その表面層の所定領域にｎ＋型コンタクト領域２５が形成されている。そして、層間絶縁膜１７の開口に設けられたプラグ部２６を介して、層間絶縁膜１７上に形成された金属配線２７に接続され、さらにチップ上で電源ラインに接続されている。
【００６５】
本実施形態１に係るゲート電極３１の下層の絶縁層と、コンデンサ上部電極４０の下層の絶縁層とは、共に同種の材料であるシリコン酸化膜７を用いて一体的／連続的に形成されている。また、ゲート電極３１とコンデンサ上部電極４０とは、共に同種の材料であるポリシリコンからなる電極である。このポリシリコンには低抵抗化のために所定の不純物が導入されている。
【００６６】
コンデンサＣ１の容量値は、上部電極ストライプ状部４１の長さＬや幅Ｗａ及び、上部電極連結部４２の幅Ｗｂを変更することで適宜設定できる。あるいは、上部電極ストライプ状部４１の本数を可変としてもよい。各部寸法としては、例えば、ストライプ状ゲート電極３１の幅２μｍ、ゲート電極３１の長さ２ｍｍ、上部電極ストライプ状部４１の幅２μｍ、ゲート電極３１と上部電極ストライプ状部４１とのギャップ１μｍ程度とする。上記構成により、ゲート電極３１と上部電極ストライプ状部４１との耐圧や、コンデンサＣ１のノイズ抑制のための実用的な容量値が確保できる。
【００６７】
次に、本実施形態１に係る半導体装置の製造方法について図３Ａ〜図３Ｃの製造工程断面図を用いつつ説明する。
【００６８】
先ず、従来公知の製法により基板表面層に各拡散層を形成する。ここで、ｎ＋型コンタクト領域２５はｎ＋型ソース領域６と同時に形成するとよい。
【００６９】
次に、図３Ａに示すように、基板表面にシリコン酸化膜７及びポリシリコン層２０をこの順に形成する。その後、低抵抗化のために、ポリシリコン層２０に所定の不純物を導入する。
【００７０】
続いて、図３Ｂに示すように、ポリシリコン層２０上にレジストマスクＭ１を形成し、それをエッチングマスクとしてポリシリコン層２０をプラズマエッチングして、所定パターンのゲート電極３１やゲート配線（不図示）やコンデンサ上部電極４０を形成する。この製造方法によれば、従来のゲート電極の形成工程で用いるマスクパターンを変更するだけでよく、製造工程数の増加を招かない。従って、製造工程数の増加を招かずに製造することができるという優れたメリットがある。
【００７１】
次いで、レジストマスクＭ１を除去後、図３Ｃに示すように、所定のレジストマスクＭ２を形成する。その後、シリコン酸化膜７を所定パターンにエッチングする。レジストマスクＭ２を除去した後は、従来公知の製法を用いて、層間絶縁膜１７を形成し、層間絶縁膜１７に所定の開口部を設けて、プラグ部２２，２６及び上層配線２３，２７、ソース電極９などを形成する。
【００７２】
なお、ゲート電極３１の中央部を除去した分、ゲート抵抗の増大を招く恐れがあるが、これに対しては、ゲート電極３１（ポリシリコン層２０）に導入する低抵抗化のための不純物濃度を大きくしたり、ゲート電極３１（ポリシリコン層２０）の膜厚を厚くしたりすることで調整することができる。
【００７３】
本実施形態１によれば、チャネル形成に寄与するゲート電極の領域を残し、チャネル形成への寄与度の小さいｎ−型エピタキシャル層上の領域を上部電極ストライプ状部とする構成を採用している。これにより、コンデンサを形成するための専用スペースを必要とせず、従来、単にゲート電極の延在部であった領域をコンデンサ上部電極の形成領域として有効利用できる。その結果、省スペース化が図れる。しかも、ＭＯＳＦＥＴのゲート−ドレイン間の寄生容量を低減できるという優れた効果を有する。
【００７４】
本実施形態１によれば、図８のゲート電極１０８に相当する領域の中央部に上部電極ストライプ状部４１を形成し、その両サイドに絶縁分離されたゲート電極３１を配設した。これにより、互いに隣り合う２つのｐ型ボディ領域５間の離間距離（図１Ａ中の離間距離Ｗ）を十分に確保して、電流経路の幅を十分に保ち、オン抵抗の増大を防ぐことができる。また、図８のゲート電極１０８に比して、ゲート電極の配設部位を削減しているので、ゲート−ドレイン間に生じる寄生容量を小さくすることができる。すなわち、シリコン酸化膜７を介してゲート電極３１と基板間に生じる容量を小さくすることができる。その結果、不所望な寄生容量を低減させることが可能となり、ＭＯＳＦＥＴのスイッチング速度が遅くなるという問題を抑制することができる。
【００７５】
なお、本実施形態１においては、負荷駆動回路が形成された半導体チップの例について説明したが、これに限るものではなく、回路構成は、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。また、絶縁ゲート型電界効果トランジスタとしては、パワーＭＯＳＦＥＴに限るものではなく、ＩＧＢＴ等を備えた半導体装置であってもよい。さらに、コンデンサＣ１を構成する絶縁層としてシリコン酸化膜の例を説明したが、公知の材料を制限なく利用することができる。コンデンサＣ１を構成する絶縁層との好ましい例としては、ＳｉＮ膜（窒化シリコン膜）やＳｉＯＮ膜（シリコン酸窒化膜）などの誘電率が比較的高い絶縁材料を挙げることができる。また、上記製造方法は一例であって、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。
【００７６】
[実施形態２]
次に、上記実施形態１とは異なる構造の半導体装置の一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００７７】
本実施形態２に係る半導体装置は、以下の点を除く基本的な構造、及び製造方法は上記実施形態１と同様である。すなわち、上記実施形態１においては、コンデンサ上部電極４０をゲート電極３１と同種の材料により形成した例を説明したが、本実施形態２においては、ゲート電極の材料とコンデンサ上部電極の材料とを異種材料で構成する点において相違する。
【００７８】
図４に、本実施形態２に係る半導体装置９０ａの要部断面図を示す。また、図５に、本実施形態２に係る半導体装置９０ａの製造工程断面図を示す。本実施形態２に係る半導体装置９０ａは、コンデンサ上部電極４０ａを備える。
【００７９】
コンデンサ上部電極４０ａは、例えば、アルミニウムや銅や金、及び、それらのいずれかが含まれる合金からなる低抵抗金属膜とする。コンデンサ上部電極４０ａを低抵抗金属で形成する。これにより、不純物導入したポリシリコンをコンデンサ上部電極に用いる場合に比較して、コンデンサＣ１の電極の抵抗成分を減少させることができる。その結果、時定数を小さくしてノイズ抑制効果を向上させることができる。
【００８０】
本実施形態２に係る半導体装置は、図３Ａの工程で、コンデンサ上部電極４０ａ以外のゲート電極３１やポリシリコン配線を形成した後、図５に示す工程を追加することにより製造することができる。すなわち、図５に示すように、所定パターンのレジストマスクＭ３を形成する。その後、金属層２１を蒸着法やスパッタ法で形成し、リフトオフ法を用いてコンデンサ上部電極４０ａを形成する工程を追加する。その後の工程は、上記実施形態１と同様である。
【００８１】
本実施形態２によれば、絶縁ゲート型電界効果トランジスタと同一チップ上に形成されたコンデンサのための専用スペースを必要としない半導体装置を提供することができる。しかも、絶縁ゲート型電界効果トランジスタのゲート−ドレイン間に生じる寄生容量を低減することができるという優れた効果も兼ね備える。
【００８２】
[実施形態３]
本実施形態３に係る半導体装置は、以下の点を除く基本的な構造、及び製造方法は上記実施形態１と同様である。すなわち、上記実施形態１においては、コンデンサ上部電極４０の下層の絶縁層と、ゲート電極３１の下層の絶縁層とを同種の材料により形成した例を説明したが、本実施形態３においては、ゲート電極３１の下層の絶縁層の材料と、コンデンサ上部電極４０の下層の絶縁層の材料とを異種材料で構成する点において相違する。
【００８３】
図６に、本実施形態３に係る半導体装置９０ｂの要部断面図を示す。また、図７Ａ及び図７Ｂに、本実施形態３に係る半導体装置９０ｂの製造工程断面図を示す。本実施形態３に係る半導体装置９０ｂは、ゲート電極３１の下層の絶縁層（ゲート絶縁層）としてシリコン酸化膜７ｂを、コンデンサ上部電極４０の下層の絶縁層としてシリコン窒化膜７１を具備する。
【００８４】
ゲート電極３１の下層の絶縁層（ゲート絶縁層）とコンデンサ上部電極４０の下層の絶縁層とを異種材料にすることにより、誘電材料（誘電率）の選択の自由度が増すことができる。しかも、コンデンサ上部電極４０の下層の絶縁層を、ゲート絶縁層と異なる任意の膜厚に設定することが可能となる。これにより、コンデンサＣ１の容量値の調整や設定の自由度をさらに高めることができる。
【００８５】
本実施形態３に係る半導体装置は、図３Ａの工程において、ポリシリコン層２０を形成する前に、図７Ａに示すように所定パターンのレジストマスクＭ４を形成する。そして、シリコン酸化膜７の所定領域（コンデンサ上部電極４０を形成する領域）を除去した後、図７Ｂに示すようにシリコン窒化膜７１を全面形成し、エッチバックしてコンデンサ上部電極４０の下層の絶縁層を形成する。その後の工程は、上記実施形態１と同様である。
【００８６】
本実施形態３によれば、絶縁ゲート型電界効果トランジスタと同一チップ上に形成されたコンデンサのための専用スペースを必要としない半導体装置を提供することができる。しかも、絶縁ゲート型電界効果トランジスタのゲート−ドレイン間に生じる寄生容量を低減することができるという優れた効果も兼ね備える。
【００８７】
なお、上記実施形態２と実施形態３を組み合わせた例も好適に適用することができる。コンデンサ上部電極４０の下層の絶縁層として、シリコン窒化膜７１の例を挙げたが、絶縁層の材料としては、本発明の趣旨を逸脱しない範囲において、公知の材料を制限なく用いることができることは言うまでもない。
【符号の説明】
【００８８】
１      ｎ＋型半導体基板
２      ｎ−型エピタキシャル層
３      ｐ型埋込み層
４      ｐ＋型分離領域
５      ｐ型ボディ領域
６      ｎ＋型ソース領域
７      シリコン酸化膜
９      ソース電極
１０    電極
１１    ドレイン電極
１２    ｐ型ウェル領域
１３    ｎ＋型ソース領域
１４    ｎ＋型ドレイン領域
１５    シリコン酸化膜
１６    ゲート電極
１７    層間絶縁膜
２０    ポリシリコン層
２１    シリコン窒化膜
２２，２６    プラグ部
２３、２７    金属配線
２５    ｎ＋型コンタクト領域
３１    ゲート電極
３２    ゲート電極連結部
３３    ゲートコンタクト部
４０    コンデンサ上部電極
４１    上部電極ストライプ状部
４２    上部電極連結部
５０    パワーＭＯＳＦＥＴ
５１    ｎ型ＭＯＳＦＥＴ
５２    チャージポンプ
５３    発振回路
５４    入力端子
５５    負荷
５６    電源ライン
５７    グランドライン
７１    シリコン窒化膜
９０    半導体装置
Ｃ１    コンデンサ
Ｇ      ゲート端子
Ｍ１〜Ｍ４    レジストマスク
【図１Ａ】
2011204743.tif 000003
【図１Ｂ】
2011204743.tif 000004
【図２】
2011204743.tif 000005
【図３Ａ】
2011204743.tif 000006
【図３Ｂ】
2011204743.tif 000007
【図３Ｃ】
2011204743.tif 000008
【図４】
2011204743.tif 000009
【図５】
2011204743.tif 000010
【図６】
2011204743.tif 000011
【図７Ａ】
2011204743.tif 000012
【図７Ｂ】
2011204743.tif 000013
【図８】
2011204743.tif 000014
【図９Ａ】
2011204743.tif 000015
【図９Ｂ】
2011204743.tif 000016
【図１０】
2011204743.tif 000017
【図１１】
2011204743.tif 000018