(57)【要約】【課題】本発明は、レベルシフト高圧トランジスタのゲートに接続される電源の電圧が高い場合にも低い場合にも弊害なく稼動するゲート駆動回路を提供することを目的とする。【解決手段】ゲート電圧の波形がパルス信号で制御されるレベルシフト高圧トランジスタと、該レベルシフト高圧トランジスタのゲートと電源を接続する抵抗と、該レベルシフト高圧トランジスタのドレインと接続され、該レベルシフト高圧トランジスタのドレイン電流に応じてゲート駆動信号を出力する高電圧回路と、該レベルシフト高圧トランジスタのソース及びゲートと接続され、該ドレイン電流が増大すると該抵抗を流れる電流を増大させるように構成されたカレントミラー回路と、該電源の電源電圧が低い場合は該抵抗の抵抗値を低減させ、該電源の電源電圧が高い場合は該抵抗の抵抗値を維持する抵抗調整手段とを有する。【選択図】図１
2011234275.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電圧の波形がパルス信号で制御されるレベルシフト高圧トランジスタと、
前記レベルシフト高圧トランジスタのゲートと電源を接続する抵抗と、
前記レベルシフト高圧トランジスタのドレインと接続され、前記レベルシフト高圧トランジスタのドレイン電流に応じてゲート駆動信号を出力する高電圧回路と、
前記レベルシフト高圧トランジスタのソース及びゲートと接続され、前記ドレイン電流が増大すると前記抵抗を流れる電流を増大させるように構成されたカレントミラー回路と、
前記電源の電源電圧が低い場合は前記抵抗の抵抗値を低減させ、前記電源の電源電圧が高い場合は前記抵抗の抵抗値を維持する抵抗調整手段と、を備えたことを特徴とするゲート駆動回路。
【請求項２】
前記抵抗調整手段は、
前記抵抗に並列に接続されたスイッチと、
前記スイッチのオンオフを制御するように前記スイッチに接続されたヒステリシス付きコンパレータと、を備え、
前記ヒステリシス付きコンパレータの入力は抵抗を介して前記電源に接続されたことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記抵抗調整手段を複数備えたことを特徴とする請求項１又は２に記載のゲート駆動回路。
【請求項４】
ゲート電圧の波形がパルス信号で制御されるレベルシフト高圧トランジスタと、
前記レベルシフト高圧トランジスタのゲートと電源を接続する抵抗と、
前記レベルシフト高圧トランジスタのドレインと接続され、前記レベルシフト高圧トランジスタのドレイン電流に応じてゲート駆動信号を出力する高電圧回路と、
前記レベルシフト高圧トランジスタのソース及びゲートと接続され、前記ドレイン電流が増大すると前記抵抗を流れる電流を増大させるように構成されたカレントミラー回路と、を有し、
前記カレントミラー回路は、前記抵抗を経由した電流を流す複数の経路を有し、
前記複数の経路のうちの少なくとも１つの経路を、前記電源の電源電圧が低い場合は遮断し、前記電源の電源電圧が高い場合は導通させる電流調整手段、を備えたことを特徴とするゲート駆動回路。
【請求項５】
前記電流調整手段は、
前記複数の経路のうちの少なくとも１つの経路に直列に接続されたスイッチと、
前記スイッチのオンオフを制御するように前記スイッチに接続されたヒステリシス付きコンパレータと、を備え、
前記ヒステリシス付きコンパレータの入力は抵抗を介して前記電源に接続されたことを特徴とする請求項４に記載のゲート駆動回路。
【請求項６】
前記電流調整手段を複数備えたことを特徴とする請求項４又は５に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
ゲート駆動回路は、ＩＧＢＴなどのスイッチング素子（以後、ＩＧＢＴという）のゲートにゲート駆動信号を伝送する回路である。ゲート駆動回路には、ＣＰＵなどから低電位の入力信号が供給される。ゲート駆動回路は、この入力信号を高電位の信号に変換するためのレベルシフト高圧トランジスタを備える。
【０００３】
レベルシフト高圧トランジスタのゲートは、一般に、トランジスタを介して電源の高電圧側に接続される。レベルシフト高圧トランジスタのドレインには高電圧回路が接続される。このトランジスタのオンオフは前述の入力信号により切り替えられる。これにより、レベルシフト高圧トランジスタには入力信号を反映したドレイン電流が流れる。そしてこのドレイン電流に応じて、高電圧回路はＩＧＢＴのゲートにゲート駆動信号を伝送する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５４６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レベルシフト高圧トランジスタのゲートと接続される電源は、ゲート駆動回路専用でなく、他の回路と共用されることがある。そのため、設計の都合上、ゲート駆動回路は電源電圧の低い電源に接続された場合でも、電源電圧の高い電源に接続された場合でも弊害なく稼動することが好ましい。
【０００６】
しかしながら、レベルシフト高圧トランジスタのゲートと接続される電源の電圧が低いと、レベルシフト高圧トランジスタのターンオンが遅れ入力信号をＩＧＢＴのゲートに伝達する能力が不足することがある。この場合、入力信号の遅延時間が増大する。一方、電源の電圧が高い場合は、レベルシフト高圧トランジスタに過大なドレイン電流が流れ、損失が増大することがあった。また、この損失増大はレベルシフト高圧トランジスタの劣化を進めてしまうことがある。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、レベルシフト高圧トランジスタのゲートに接続される電源の電圧が高い場合にも低い場合にも弊害なく稼動するゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明にかかるゲート駆動回路は、ゲート電圧の波形がパルス信号で制御されるレベルシフト高圧トランジスタと、該レベルシフト高圧トランジスタのゲートと電源を接続する抵抗と、該レベルシフト高圧トランジスタのドレインと接続され、該レベルシフト高圧トランジスタのドレイン電流に応じてゲート駆動信号を出力する高電圧回路と、該レベルシフト高圧トランジスタのソース及びゲートと接続され、該ドレイン電流が増大すると該抵抗を流れる電流を増大させるように構成されたカレントミラー回路と、該電源の電源電圧が低い場合は該抵抗の抵抗値を低減させ、該電源の電源電圧が高い場合は該抵抗の抵抗値を維持する抵抗調整手段と、を備えたことを特徴とする。
【０００９】
第２の発明にかかるゲート駆動回路は、ゲート電圧の波形がパルス信号で制御されるレベルシフト高圧トランジスタと、該レベルシフト高圧トランジスタのゲートと電源を接続する抵抗と、該レベルシフト高圧トランジスタのドレインと接続され、該レベルシフト高圧トランジスタのドレイン電流に応じてゲート駆動信号を出力する高電圧回路と、該レベルシフト高圧トランジスタのソース及びゲートと接続され、該ドレイン電流が増大すると該抵抗を流れる電流を増大させるように構成されたカレントミラー回路と、を有し、該カレントミラー回路は、該抵抗を経由した電流を流す複数の経路を有し、該複数の経路のうちの少なくとも１つの経路を、該電源の電源電圧が低い場合は遮断し、該電源の電源電圧が高い場合は導通させる電流調整手段、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、レベルシフト高圧トランジスタのゲートに接続される電源の電圧が高い場合にも低い場合にも弊害なく稼動するゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るゲート駆動回路及びその周辺の回路図である。
【図２】比較例のゲート駆動回路及びその周辺の回路図である。
【図３】比較例のゲート駆動回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態１に係るゲート駆動回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態１に係るゲート駆動回路の変形例を示す回路図である。
【図６】変形例のゲート駆動回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態１に係るゲート駆動回路の変形例を示す回路図である。
【図８】本発明の実施の形態１に係るゲート駆動回路の変形例を示す回路図である。
【図９】本発明の実施の形態２に係るゲート駆動回路及びその周辺の回路図である。
【図１０】本発明の実施の形態２に係るゲート駆動回路の動作を説明するタイミングチャートである。
【図１１】本発明の実施の形態２に係るゲート駆動回路の変形例を示す回路図である。
【図１２】変形例のゲート駆動回路の動作を説明するタイミングチャートである。
【図１３】本発明の実施の形態２に係るゲート駆動回路の変形例を示す回路図である。
【図１４】本発明の実施の形態２に係るゲート駆動回路の変形例を示す回路図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
まず図１を参照して本発明の実施の形態１を説明する。なお、同一又は対応する構成要素には同一の符号を付して説明の繰り返しを省略する場合がある。他の実施の形態でも同様である。
【００１３】
図１は本発明の実施の形態１に係るゲート駆動回路及びその周辺の回路図である。ゲート駆動回路１０は外部との接続のための端子、すなわち、入力端子１２、入力信号端子１４、高圧端子１６、出力端子１８、及び仮想接地端子２０を備えている。入力端子１２には電源２２の高電圧側が接続されている。入力信号端子１４は例えばＣＰＵと接続される。高圧端子１６はフローティング電源２４の高電圧側に接続されている。出力端子１８はＩＧＢＴ２６のゲートに接続されている。仮想接地端子２０はトーテムポール接続されたＩＧＢＴ２６及び２８の中点に接続されている。
【００１４】
次いで、ゲート駆動回路１０の構成について説明する。入力端子１２にはＰＭＯＳトランジスタ３０（以後、ＰＭＯＳ３０と称する）のソースが接続されている。ＰＭＯＳ３０のドレインには抵抗３２の一端が接続されている。抵抗３２の他端には抵抗３４の一端が接続されている。抵抗３４の他端にはＮＭＯＳトランジスタ３６（以後、ＮＭＯＳ３６と称する）のドレインが接続されている。ＮＭＯＳ３６のソースは接地されている。
【００１５】
抵抗３２にはスイッチ３８が並列に接続されている。このように抵抗３２とスイッチ３８が並列に接続されているため、抵抗３２は切り離し可能となっている。さらに、スイッチ３８を制御するために、スイッチ３８にはヒステリシス付きコンパレータ４０が接続されている。ヒステリシス付きコンパレータ４０の入力は、閾値電圧Ｖｔと、電圧Ｖｄｅｔである。電圧Ｖｄｅｔは、一端が電源２２と接続された抵抗４２の他端の電圧である。Ｖｄｅｔは、電源２２との間に抵抗４２しか介在しない部分の電圧であるため、電源２２の電圧ＶＣＣ（以後、ＶＣＣと称する）を正確に反映する。  
【００１６】
ＰＭＯＳ３０及びＮＭＯＳ３６のゲートにはパルス発生回路４４が接続されている。パルス発生回路４４は、入力信号端子１４に入力される低電位の入力信号をパルス信号に変換しＰＭＯＳ３０及びＮＭＯＳ３６のゲートに印加する回路である。パルス発生回路４４は入力回路４６を備えている。入力回路４６には入力信号端子１４が接続されている。入力回路４６は、入力信号端子１４からの入力信号の波形を整形する回路である。入力回路４６にはワンショットパルス発生回路４８が接続されている。ワンショットパルス発生回路４８は整形された波形に応じたパルス信号を発生する回路である。ワンショットパルス発生回路４８にはインバータ５０が接続されている。インバータ５０はパルス信号を伝送するものである。インバータ５０の出力は、ＰＭＯＳ３０のゲートとＮＭＯＳ３６のゲートに接続されている。
【００１７】
ＮＭＯＳ３６のドレインと抵抗３４との間には、レベルシフト高圧トランジスタ５２のゲートが接続されている。レベルシフト高圧トランジスタ５２はパルス発生回路４４で生成されたパルス信号のレベルシフトを行うトランジスタである。レベルシフト高圧トランジスタ５２のゲートと電源２２とは、ＰＭＯＳ３０、抵抗３２、及び抵抗３４を介して接続されている。この接続はパルス信号を反映したＰＭＯＳ３０のオンオフにより制御される。そのため、レベルシフト高圧トランジスタ５２のゲートに印加される電圧波形はパルス信号を反映したものとなる。
【００１８】
レベルシフト高圧トランジスタ５２のソース及びゲートにはカレントミラー回路５４が接続されている。カレントミラー回路５４は、ＮＰＮトランジスタ５６、５８、及び６０を備えている。ＮＰＮトランジスタ５６は、エミッタが接地され、コレクタが抵抗４２を介して電源２２に接続され、ベースがＮＰＮトランジスタ６０のベースと接続されている。ＮＰＮトランジスタ５８はエミッタが接地され、コレクタがレベルシフト高圧トランジスタ５２のゲートに接続され、ベースがＮＰＮトランジスタ６０のベースと接続されている。ＮＰＮトランジスタ６０はエミッタが接地され、コレクタとベースがレベルシフト高圧トランジスタ５２のソースに接続されている。
【００１９】
レベルシフト高圧トランジスタ５２のドレインには高電圧回路６２が接続されている。高電圧回路６２は、レベルシフト高圧トランジスタ５２のスイッチングに応じ、出力端子１８からゲート駆動信号を出力するための回路である。高電圧回路６２はレベルシフト抵抗６４を備えている。レベルシフト抵抗６４の一端は高圧端子１６を介してフローティング電源２４の高電圧側に接続され、他端はレベルシフト高圧トランジスタ５２のドレインに接続されている。レベルシフト高圧トランジスタ５２のドレインとレベルシフト抵抗６４の間にはインバータ６６の一端が接続されている。インバータ６６の他端は出力端子１８に接続されている。
【００２０】
レベルシフト抵抗６４に過大な電圧が印加されないように、仮想接地端子２０とレベルシフト高圧トランジスタ５２のドレインとの間にクランプダイオード６８が接続されている。
【００２１】
以下、本発明の実施の形態１に係るゲート駆動回路１０の動作説明に先立って、本発明の理解を容易にするため、比較例について説明する。図２は比較例のゲート駆動回路及びその周辺の回路図である。ゲート駆動回路２００では、レベルシフト高圧トランジスタ５２のゲートは、ＰＭＯＳ３０及び抵抗３４を介して電源２２に接続されている。また、カレントミラー回路２０２はＮＰＮトランジスタ５８及び６０を備えている。
【００２２】
ゲート駆動回路２００の動作について、図２とともに図３を参照して説明する。図３は比較例のゲート駆動回路２００の動作を示すタイミングチャートである。図３の左側に示すのは、ゲート駆動回路２００がＶＣＣの低い電源２２に接続された場合のタイミングチャートである。一方、図３の右側に示すのは、ゲート駆動回路２００がＶＣＣの高い電源２２に接続された場合のタイミングチャートである。
【００２３】
まず図３の左側に示されるＶＣＣが低い場合を説明する。パルス発生回路４４で生成されたパルス信号がＰＭＯＳ３０に伝送されＰＭＯＳ３０がオンとなるとＶｇｓ（レベルシフト高圧トランジスタ５２のゲート電圧をいう、以下同じ）が上昇する。そうすると、レベルシフト高圧トランジスタ５２にドレイン電流Ｉ１（図２の破線の矢印を参照）が流れる。Ｉ１はフローティング電源２４から高圧端子１６及びレベルシフト抵抗６４を経由してレベルシフト高圧トランジスタ５２のドレインを流れる電流である。
【００２４】
このＩ１はＮＰＮトランジスタ６０にも流れ込む。このとき、ＮＰＮトランジスタ６０とともにカレントミラー回路２０２を構成するＮＰＮトランジスタ５８にも相応の電流Ｉ２（図２の破線の矢印を参照）が流れる。Ｉ２により抵抗３４の両端に電位差ΔＶが発生する。ΔＶは抵抗３４の抵抗値とＩ２の積で算出できる。そして、発生したΔＶの分だけＶｇｓの上昇が抑制される。そのため、入力信号の出力端子１８への伝達能力（信号伝達能力）が不足し伝達遅延時間が増大する。
【００２５】
次に、図３の右側に示されるＶＣＣが高い場合について説明する。ＶＣＣが高い場合でも前述のとおりΔＶの分だけＶｇｓの上昇が抑制される。しかしながら、ＶＣＣが高い場合にはΔＶが不十分となり、Ｖｇｓの抑制が十分に行われない。そしてＶｇｓが十分抑制されず上昇していくと、Ｉ１が過大となるため電力損失が増大する。また、レベルシフト高圧トランジスタ５２に過大な電流が流れることによりレベルシフト高圧トランジスタ５２が劣化することが考えられる。
【００２６】
次に、本発明の実施の形態１のゲート駆動回路１０の動作について説明する。ゲート駆動回路１０の動作については、図１とともに図４を参照して説明する。図４は本発明の実施の形態１に係るゲート駆動回路１０の動作を示すタイミングチャートである。
【００２７】
まず図４の左側に示されるＶＣＣが低い場合を説明する。パルス発生回路４４で生成されたパルス信号が、ＰＭＯＳ３０をオンとし、ＮＭＯＳ３６をオフとする。そうすると、Ｖｇｓが上昇し、レベルシフト高圧トランジスタ５２がオンとなり、高電圧回路６２にＩ１が流れる。高電圧回路６２における動作は比較例と同様である。
【００２８】
Ｉ１はＮＰＮトランジスタ６０にも流れ込む。そのため、カレントミラー回路５４を構成するＮＰＮトランジスタ５６及び５８にもＩ１に応じた電流が流れる。このときＮＰＮトランジスタ５８にＩ２が流れる。また、ＮＰＮトランジスタ５６には電流Ｉ３（図１の破線の矢印を参照）が流れる。Ｉ３は電源２２から抵抗４２を経由してＮＰＮトランジスタ５６へ流れる電流である。
【００２９】
そして、Ｉ３により抵抗４２の両端に電位差ΔＶ４２が発生する。ΔＶ４２は抵抗４２の抵抗値とＩ３の積で求まる。ＶＣＣからΔＶ４２を減じた電圧がヒステリシス付きコンパレータ４０の入力Ｖｄｅｔとなる。Ｉ３が低いうちはΔＶ４２が低いのでＶｄｅｔはＶｔより大きい値となる。この状態では、ヒステリシス付きコンパレータ４０はスイッチ３８のオフ状態を維持するようにスイッチ３８を制御する（Ｖｄｅｔが上がっているがスイッチ３８はオフ状態である期間を期間１という）。
【００３０】
期間１においてＩ２は、電源２２からＰＭＯＳ３０、抵抗３２、及び抵抗３４を経由してＮＰＮトランジスタ５８へ流れる。Ｉ２により抵抗３２と抵抗３４からなる抵抗の両端に電位差ΔＶ３２３４が発生する。そして、ＶＣＣからΔＶ３２３４を減じた電圧が、Ｖｇｓとしてレベルシフト高圧トランジスタ５２のゲートに印加される。
【００３１】
その後も、Ｖｇｓが上昇を続けΔＶ４２が高まってくると、それに伴いＶｄｅｔがＶｔにまで低下する。これは、ＶＣＣが低い場合においてＶｄｅｔが閾値電圧Ｖｔに到達するようにＶｔが設定されているためである。ＶｄｅｔがＶｔに達すると、ヒステリシス付きコンパレータ４０はスイッチ３８をオンするようにスイッチ３８を制御する（スイッチ３８がオン状態の期間を期間２という）。
【００３２】
期間２においてＩ２は、抵抗３２ではなく、より低抵抗なスイッチ３８を経由して流れる。つまり、Ｉ２は、電源２２からＰＭＯＳ３０、スイッチ３８、抵抗３４を経由してＮＰＮトランジスタ５８へ流れる。期間１では抵抗３２と抵抗３４の両端に電位差Δ３２３４が発生したが、期間２では抵抗３２は切り離されているため、抵抗３４の両端に電位差Δ３４のみが発生する。よって、期間２ではＶｇｓの抑制効果は小さくなり、期間１よりはＶｇｓ及びＩ１が上昇する。
【００３３】
このように、ＶＣＣが低い場合に、Ｉ２の経路の抵抗値を低減することで、レベルシフト高圧トランジスタ５２のゲートに十分なＶｇｓを供給できる。よって、ＶＣＣが低い場合に、高電圧回路６２への信号伝達能力が不足し伝達遅延時間が増大することを防止できる。
【００３４】
次に、図４の右側に示されるＶＣＣが高い場合を説明する。ＶＣＣが高い場合にも、Ｉ３は流れ、抵抗４２の両端に電圧ΔＶ４２が発生する。しかしながらＶＣＣが高いので、ＶｄｅｔはＶｔに達するほどは低下しない。よって、ヒステリシス付きコンパレータ４０は、スイッチ３８のオフ状態を維持するようにスイッチ３８を制御する。
【００３５】
スイッチ３８がオフ状態を維持するため、Ｉ２が流れると、抵抗３２と抵抗３４の両端に電位差Δ３２３４が発生する。よって、Ｖｇｓの上昇を２つの抵抗（抵抗３２と抵抗３４）により抑制することができるので、Ｖｇｓ（及びＩ１）が過大となって電力損失が増大することを防止できる。
【００３６】
このように、本発明の実施の形態１に係るゲート駆動回路１０は、レベルシフト高圧トランジスタ５２のゲートと電源２２との間の抵抗値を調整する抵抗調整手段（抵抗３２、スイッチ３８、及びヒステリシス付きコンパレータ４０）を備えていることが特徴である。この特徴により、レベルシフト高圧トランジスタのゲートに接続される電源の電圧が高い場合にも低い場合にも弊害なく稼動するゲート駆動回路を提供することができる。
【００３７】
図５及び図６を参照して本発明の実施の形態１の変形例について説明する。図５は本発明の実施の形態１に係るゲート駆動回路１０の変形例を示す回路図である。ゲート駆動回路７０は抵抗を２つ備える点が特徴である。つまり、抵抗３４とＮＭＯＳ３６のドレインの間には抵抗７２が接続されている。抵抗７２には抵抗７２と並列になるようにスイッチ７４が接続されている。スイッチ７４はヒステリシス付きコンパレータ７６の出力によりオンオフが制御される。ここで、ヒステリシス付きコンパレータ４０の閾値はＶｔであり、ヒステリシス付きコンパレータ７６の閾値はＶｔａである。ＶｔａはＶｔより小さい値となるように設定されている。
【００３８】
図６は変形例のゲート駆動回路７０の動作を示すタイミングチャートである。ＶＣＣが低い場合において、Ｖｇｓが上昇していくと、まずＶｄｅｔがＶｔに達する。これによりスイッチ３８がオン状態となり抵抗３２が切り離される。このときのＩ２は、電源２２、ＰＭＯＳ３０、スイッチ３８、抵抗３４、及び抵抗７２を経由してＮＰＮトランジスタ５８へ流れる（第１のＩ２という）。
【００３９】
さらにＶｇｓが上昇していくと、ＶｄｅｔがＶｔａに達する。これによりスイッチ７４がオン状態となり抵抗７２が切り離される。このときのＩ２は、電源２２、ＰＭＯＳ３０、スイッチ３８、抵抗３４、及びスイッチ７４を経由してＮＰＮトランジスタ５８へ流れる（第２のＩ２という）。この場合、電流Ｉ２の経路の抵抗は抵抗３４だけとなるため、ＶＣＣは低いもののレベルシフト高圧トランジスタ５２に十分なＶｇｓを印加できる。
【００４０】
一方、ＶＣＣが高い場合は、ＶｄｅｔがＶｔやＶｔａまで減少することはない。そのため、スイッチ３８及び７４はともにオフ状態を維持する。このときのＩ２は、電源２２、ＰＭＯＳ３０、抵抗３２、抵抗３４、及び抵抗７２を経由してＮＰＮトランジスタ５８へ流れる（第３のＩ２という）。Ｉ２の経路において、抵抗３２、抵抗３４、抵抗７２の両端に電位差が発生するため、Ｖｇｓを抑制できる。
【００４１】
このように、ＶＣＣに応じてＩ２は３通りの値をとり得る（第１のＩ２、第２のＩ２、第３のＩ２）。各Ｉ２の値に応じてＶｇｓも変わるため、３通りのＶｇｓの中から最適なＶｇｓがレベルシフト高圧トランジスタ５２のゲートに印加される。よって、精度の高いＶｇｓ制御が可能となり、ゲート駆動回路７０の信頼性を高めることができる。なお、このように精度良くＶｇｓを制御するために抵抗調整手段をさらに増やしても良い。
【００４２】
図７及び図８を参照して本発明の実施の形態１の別の変形例について説明する。図７及び図８は本発明の実施の形態１に係るゲート駆動回路１０の変形例を示す回路図である。ゲート駆動回路８０はヒステリシス付きコンパレータ４０の入力が、抵抗８２を介して接地されることが特徴である。これにより本発明の実施の形態１のゲート駆動回路１０と同等の効果を得つつ、構成を簡素化できる。図８に示すゲート駆動回路９０は、ヒステリシス付きコンパレータが複数の場合に前述と同様の簡素化を行ったものである。この場合については、図５のゲート駆動回路７０と同等の効果を得つつ、構成を簡素化できる。
【００４３】
なお、本発明のゲート駆動回路１０の出力端子１８はＩＧＢＴ２６のゲートに接続することとしたが、ＩＧＢＴ２８のゲートに接続することもできる。
【００４４】
実施の形態２．
本発明の実施の形態２は図９及び図１０を参照して説明する。図９は本発明の実施の形態２に係るゲート駆動回路１００およびその周辺の回路図である。ゲート駆動回路１００は、カレントミラー回路に流れる電流の量を調整してＶｇｓを調整する点が特徴である。
【００４５】
ゲート駆動回路１００はＮＰＮトランジスタ１０２を有する。ＮＰＮトランジスタ１０２は、ＮＰＮトランジスタ５６、５８、及び６０とともにカレントミラー回路１０６を形成している。ＮＰＮトランジスタ１０２のエミッタは接地されている。ＮＰＮトランジスタ１０２のベースはＮＰＮトランジスタ６０のベースと接続されている。ＮＰＮトランジスタ１０２のコレクタはスイッチ１０４の一端と接続されている。スイッチ１０４の他端は、レベルシフト高圧トランジスタ５２のゲートに接続されている。スイッチ１０４はヒステリシス付きコンパレータ４０の出力によりオンオフが制御される。
【００４６】
図１０は本発明の実施の形態２に係るゲート駆動回路１００の動作を説明するタイミングチャートである。まず、図１０の左側に示されるＶＣＣが低い場合について説明する。ＶＣＣが低い場合において、Ｖｇｓが緩やかに上昇しているときは、スイッチ１０４はオン状態となっている。このときＮＰＮトランジスタ５８及び１０２に電流が流れる。ＮＰＮトランジスタ５８に流れる電流はＩ２であり、前述のとおりの経路で流れる。ＮＰＮトランジスタ１０２には電流Ｉ４が流れる。Ｉ４は電源２２、ＰＭＯＳ３０、抵抗３４、及びＮＰＮトランジスタ１０２を経由して流れる。
【００４７】
Ｖｇｓがさらに上昇していくと電流Ｉ１が上昇することで電流Ｉ３も上昇する。その結果ΔＶ４２が上昇し、Ｖｄｅｔが低下する。Ｖｄｅｔが閾値電圧Ｖｔに達するとヒステリシス付きコンパレータ４０はスイッチ１０４をオフ状態とするようにスイッチ１０４を制御する。スイッチ１０４がオフとなるとＩ４は０となる。そして、電流Ｉ４が流れなくなった分だけ抵抗３４の両端の電位差ΔＶ３４が下がる。よってＶｇｓを高めることができる。
【００４８】
一方、図１０の右側に示されるＶＣＣが高い場合には、Ｖｄｅｔが閾値電圧Ｖｔに達することはなく、スイッチ１０４がオン状態を維持する。よって前述の電流Ｉ４が流れ続ける。このとき抵抗３４の両端の電位差ΔＶ３４は、Ｉ２とＩ４の和に抵抗３４の抵抗値を乗じた値となる。この場合、Ｉ２のみが流れる場合と比較してΔ３４が大きくなるため、Ｖｇｓを低減することができる。
【００４９】
このように、ゲート駆動回路１００は、レベルシフト高圧トランジスタ５２のゲートと電源２２との間の電流をＶＣＣに応じて上述のように調整する電流調整手段（ＮＰＮトランジスタ１０２、スイッチ１０４、及びヒステリシス付きコンパレータ４０）を備えていることが特徴である。ゲート駆動回路１００の構成によればカレントミラー回路１０６を構成するＮＰＮトランジスタの数を増やすという簡便な方法で、本発明の実施の形態１のゲート駆動回路１０と同様の効果を得ることができる。
【００５０】
図１１及び図１２を参照して本発明の実施の形態２の変形例について説明する。図１１は本発明の実施の形態２に係るゲート駆動回路の変形例を示す回路図である。ゲート駆動回路１１０は、前述の電流調整手段を２つ有する構成である。具体的には、ゲート駆動回路１１０は、図９の構成にさらに、ＮＰＮトランジスタ１１２、スイッチ１１４、及びヒステリシス付きコンパレータ１１８が付加されたものである。ＮＰＮトランジスタ１１２はＮＰＮトランジスタ１０２に対応し、スイッチ１１４はスイッチ１０４に対応し、ヒステリシス付きコンパレータ１１８はヒステリシス付きコンパレータ４０に対応する。ここで、ヒステリシス付きコンパレータ１１８の閾値電圧Ｖｔａは、ヒステリシス付きコンパレータ４０の閾値電圧Ｖｔより小さくなるように設定されている。
【００５１】
図１２は本発明の実施の形態２の変形例のゲート駆動回路１１０の動作を示すタイミングチャートである。まず、ＶＣＣが低い場合について説明する。ＶＣＣが低い場合において、Ｖｇｓが緩やかに上昇しているときは、スイッチ１０４及び１１４はオン状態となっている。このとき前述の電流Ｉ２と電流Ｉ４に加えて、ＮＰＮトランジスタ１１２に電流Ｉ５が流れる。Ｉ５は電源２２、ＰＭＯＳ３０、抵抗３４、スイッチ１１４、及びＮＰＮトランジスタ１１２を流れる電流である。
【００５２】
その後、Ｖｇｓが上昇していくとＶｄｅｔが閾値電圧Ｖｔに達し、ヒステリシス付きコンパレータ４０はスイッチ１０４をオフ状態とする。スイッチ１０４がオフとなるとＩ４が０となる。よってＶｇｓを上昇させることができる。
【００５３】
その後、Ｖｇｓがさらに上昇していくとＶｄｅｔが閾値電圧Ｖｔａに達し、ヒステリシス付きコンパレータ１１８はスイッチ１１４をオフ状態とする。スイッチ１１４がオフとなるとＩ５も０となる。よってＶｇｓをさらに上昇させることができる。
【００５４】
一方、図１２の右側に示されるＶＣＣが高い場合には、Ｖｄｅｔが閾値電圧Ｖｔ又はＶｔａに達することはなく、スイッチ１０４及び１１４はオン状態を維持する。よって前述の電流Ｉ４及びＩ５が流れ続ける。そのためＶｇｓを低減することができる。
【００５５】
ゲート駆動回路１１０の構成によれば、ＶＣＣに応じて抵抗３４を流れる電流の経路の数を３通りに変化させることがでる。具体的には、Ｉ２、Ｉ４及びＩ５が流れる場合と、Ｉ２とＩ５が流れる場合と、Ｉ２が流れる場合の３通りである。よって、Ｖｇｓの値をＶＣＣに応じて精度高く調整できる。
【００５６】
図１３及び図１４を参照して本発明の実施の形態２の別の変形例について説明する。図１３及び図１４は本発明の実施の形態２に係るゲート駆動回路１００の変形例を示す回路図である。ゲート駆動回路１３０はヒステリシス付きコンパレータ４０の入力が、抵抗１３２を介して接地されることが特徴である。これにより本発明の実施の形態２のゲート駆動回路１００と同等の効果を得つつ、構成を簡素化できる。図１４に示すゲート駆動回路１４０は、ヒステリシス付きコンパレータが複数の場合に前述と同様の簡素化を行ったものである。この場合については図１１のゲート駆動回路１１０と同等の効果を得つつ、構成を簡素化できる。
【符号の説明】
【００５７】
１０  ゲート駆動回路、  ２２  電源、  ３０  ＰＭＯＳトランジスタ、  ３２  抵抗、  ３４  抵抗、  ３８  スイッチ、  ４０  ヒステリシス付きコンパレータ、  ５４  カレントミラー回路、  ６２  高電圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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