(57)【要約】【課題】複数のフリップフロップから構成されるスキャンチェインを有する被試験デバイスの試験の試験時間の短縮化を図ることを目的とする。【解決手段】スキャン入力部１２Ａ、１２Ｂと複数のフリップフロップが接続されたスキャンチェインＦＡ、ＦＢとスキャン出力部１５Ａ、１５Ｂとを有して構成されるスキャンパスを複数備えた半導体試験装置であって、スキャンチェインＦＡ、ＦＢを複数に分割して、分割したスキャンチェインＦＡ１、ＦＡ２、ＦＢ１、ＦＢ２をそれぞれ複数のスキャン出力部１５Ａ、１５Ｂに接続する接続経路ＬＡＢ１、ＬＢＡ１、ＬＡＢ２、ＬＢＡ２と、１つのスキャンパスのスキャンチェインＦＡ１、ＦＡ２またはＦＢ１、ＦＢ２がそれぞれ異なるスキャン出力部１５Ａ、１５Ｂに接続するように接続経路の選択を行う経路選択部と、を備えている。【選択図】  図１
2011058862.tif 000002
【特許請求の範囲】
【請求項１】
スキャン入力部と複数のフリップフロップが接続されたスキャンチェインとスキャン出力部とを有して構成されるスキャンパスを複数備えた半導体試験装置であって、
前記スキャンチェインを複数に分割して、分割したスキャンチェインをそれぞれ複数のスキャン出力部に接続する接続経路と、
１つのスキャンパスの各スキャンチェインがそれぞれ異なるスキャン出力部に接続されるように接続経路の選択を行う経路選択部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記分割したスキャンチェインをそれぞれ複数のスキャン入力部に接続する接続経路を備え、
前記経路選択部は、１つのスキャンパスの各スキャンチェインがそれぞれ異なるスキャン入力部に接続されるように接続経路の選択を行うこと
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記経路選択部は、
同一のスキャンパスのスキャンチェイン同士を接続する経路と前記接続経路とが合流する箇所に設けられる経路選択セレクタと、
この経路選択セレクタの制御を行うスキャンチェイン制御部と、
を備えていることを特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記スキャンチェインのフリップフロップを縮退故障モードと遷移遅延故障モードとの何れかのモードで動作させるテストモード選択部と、
このテストモード選択部により制御され、テスト用クロックとこのテスト用クロックよりも高速なクロックとのうち何れかを選択するクロック選択セレクタと、
を備えていることを特徴とする請求項１または２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における縮退故障・遅延故障により試験を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路（被試験デバイス）に対しては所定の試験が行われる。この試験としては、主に縮退故障（stack-at fault）試験と遷移遅延故障（transition delay fault）試験との２種類の試験がある。縮退故障とは論理回路の出力が「１」または「０」に固定されている故障であり、遷移遅延故障とは低速動作時には検出されないが高速動作（実速度動作）時に検出される故障である。縮退故障試験と遷移遅延故障試験とはそれぞれの故障を検出する試験になる。
【０００３】
縮退故障試験のみでも十分に高い故障検出率が得られるが、近年の半導体集積回路は動作速度の高速化が顕著になっており、遷移遅延故障試験を用いることで、高速動作を行う半導体集積回路の試験においても高い故障検出率を確保するようにしている。従って、縮退故障試験と遷移遅延故障試験との両者の試験を行うことが可能な構成を採用するようになっている。このうち遷移遅延故障試験を行う技術としては例えば特許文献１に開示されている技術がある。
【０００４】
図３を用いて、縮退故障試験と遷移遅延故障試験とを行う半導体試験装置について説明する。この図に示す半導体試験装置は、第１のスキャンパス１０１Ａと第２のスキャンパス１０１Ｂとテストモード選択部１０２とを備えて概略構成している。
【０００５】
第１のスキャンパス１０１Ａは第１のクロック入力部１１１Ａと第１のスキャン入力部１１２Ａと第１のフリップフロップ群１１３Ａと第１のスキャン出力部１１４Ａと第１のクロック選択セレクタ１１５Ａとを備えて概略構成している。第１のクロック入力部１１１Ａはクロック周波数ＣＡのクロックを入力する入力端子になる。第１のスキャン入力部１１２Ａは第１のフリップフロップ群１１３Ａに対して入力するシフトデータの入力端子になる。
【０００６】
第１のフリップフロップ群１１３ＡはＮ（Ｎは２以上の整数）個のフリップフロップＦＡ（１）〜ＦＡ（Ｎ）（総称してフリップフロップＦＡとする）を有しており、Ｎ個のフリップフロップＦＡが接続されてスキャンチェインを構成している。第１のスキャン出力部１１４Ａは各フリップフロップＦＡから出力されるシフトデータを出力する出力端子になる。第１のクロック選択セレクタ１１５Ａはクロック周波数ＣＡと後述するテストクロックＣＴとのうち何れかのクロック周波数を選択して出力を行う。
【０００７】
第２のスキャンパス１０１Ｂは第２のクロック入力部１１１Ｂと第２のスキャン入力部１１２Ｂと第２のフリップフロップ群１１３Ｂと第２のスキャン出力部１１４Ｂと第２のクロック選択セレクタ１１５Ｂとを備えて概略構成している。第２のクロック入力部１１１Ｂはクロック周波数ＣＢのクロックを入力する入力端子になる。第２のスキャン入力部１１２Ｂは第２のフリップフロップ群１１３Ｂに対して入力するシフトデータの入力端子になる。
【０００８】
第２のフリップフロップ群１１３ＢはＭ（Ｍは２以上の整数）個のフリップフロップＦＢ（１）〜ＦＢ（Ｍ）（総称してフリップフロップＦＢとする）を有しており、Ｍ個のフリップフロップＦＢによりスキャンチェインを構成している。第２のスキャン出力部１１４Ｂは各フリップフロップＦＢから出力されるシフトデータを出力する出力端子になる。第２のクロック選択セレクタ１１５Ｂはクロック周波数ＣＢと後述するテストクロックＣＴとのうち何れかのクロック周波数を選択して出力を行う。
【０００９】
テストモード選択部１０２はテストクロック入力部１２１とクロック選択部１２２とを備えて概略構成している。テストクロック入力部１２１はテストクロックＣＴを入力する入力端子になる。クロック選択部１２２は第１のクロック選択セレクタ１１５Ａおよび第２のクロック選択セレクタ１１５Ｂの制御を行っており、各クロック選択セレクタがクロック周波数ＣＡ、ＣＢとテストクロックＣＴとのうち何れを選択するかの選択制御を行う。
【００１０】
以上の構成により縮退故障試験と遷移遅延故障試験との両者の試験を行うことが可能になっている。縮退故障試験および遷移遅延故障試験は、設定動作（各フリップフロップＦＡ、ＦＢにシフトデータを設定するシフト動作）とキャプチャ動作（フリップフロップＦＡ、ＦＢを動作させる動作）と出力動作（各フリップフロップＦＡ、ＦＢからシフトデータを出力するシフト動作）との３つの動作を有して構成される。
【００１１】
縮退故障試験を行う場合には、クロック選択部１２２は第１のクロック選択セレクタ１１５Ａおよび第２のクロック選択セレクタ１１５Ｂに「Ｈ」を設定する。これにより、各クロック選択セレクタはそれぞれテストクロックＣＴを選択的に出力する。縮退故障試験の場合には、実速度よりも低速なテストクロックＣＴで各フリップフロップＦＡ、ＦＢの試験を行う。つまり、設定動作とキャプチャ動作と出力動作との全ての動作についてテストクロックＣＴにより動作を行う。
【００１２】
一方、遷移遅延故障試験は、設定動作および出力動作はテストクロックＣＴで動作させるが、キャプチャ動作はテストクロックＣＴよりも高い周波数であるクロック周波数ＣＡ、ＣＢにより動作させて試験を行う。なお、ここでは、説明のために、クロック周波数ＣＡ＝ＣＢであるものとして説明する。
【００１３】
このために、設定動作のタイミングおよび出力動作のタイミングでは、クロック選択部１２２は「Ｈ」を設定するように制御を行い、キャプチャ動作のタイミングでは、クロック選択部１２２は「Ｌ」を設定するように制御を行う。前述したように、クロック選択部１２２が「Ｈ」を設定しているときにはフリップフロップＦＡ、ＦＢはテストクロックＣＴで動作を行う。
【００１４】
一方、クロック選択部１２２が「Ｌ」を設定しているときには、第１のクロック選択セレクタ１１５Ａはクロック周波数ＣＡを選択し、第２のクロック選択セレクタ１１５Ｂはクロック周波数ＣＢを選択する。これにより、キャプチャ動作のタイミングでは、フリップフロップＦＡおよびフリップフロップＦＢはクロック周波数ＣＡ（＝ＣＢ）で動作を行う。
【００１５】
設定動作はフリップフロップＦＡ、ＦＢにシフトデータを設定する動作であり、フリップフロップＦＡ、ＦＢの個数分のサイクル数が必要になる。また、出力動作はキャプチャ動作を実行済みのフリップフロップＦＡ、ＦＢからシフトデータを取り出す動作になる。従って、設定時間（設定動作に要する時間）および出力時間（出力動作に要する時間）はスキャンチェインの長さ（フリップフロップＦＡ、ＦＢの個数）に依存する。
【００１６】
一方、キャプチャ動作はフリップフロップＦＡ、ＦＢをクロック周波数ＣＡ、ＣＢで動作させるための処理である。この動作は各フリップフロップＦＡ、ＦＢが並列的に動作するため、フリップフロップＦＡ、ＦＢの個数には依存しない。
【００１７】
そして、設定動作と出力動作とは並列的に処理可能であるため、設定時間と出力時間とをオーバラップさせることができる。ここで、設定時間および出力時間はスキャンチェインの長さに依存する。つまり、スキャンチェインを構成するフリップフロップの個数にテストクロックＣＴを乗じた時間が設定時間および出力時間となる。
【００１８】
第１のスキャンパス１０１Ａの設定時間および出力時間はＮ×ＣＴになり、第２のスキャンパス１０１Ｂの設定時間および出力時間はＭ×ＣＴになる。そして、キャプチャ時間はそれぞれクロック周波数ＣＡ（＝ＣＢ）で実行する時間であり、各フリップフロップは独立して動作を行う。このキャプチャ時間をＥＴとする。そうすると、第１のスキャンパス１０１Ａの１つのテストパターンあたりの試験時間は「Ｎ×ＣＴ＋ＥＴ」になり、第２のスキャンパス１０１Ｂの１つのテストパターンあたりの試験時間は「Ｍ×ＣＴ＋ＥＴ」になる。
【００１９】
そして、テストパターンの個数をＬ（Ｌは自然数）とすると、第１のスキャンパス１０１Ａの全体の試験時間は「Ｌ×（Ｎ×ＣＴ＋ＥＴ）」になり、第２のスキャンパス１０１Ｂの全体の試験時間は「Ｌ×（Ｍ×ＣＴ＋ＥＴ）」になる。
【００２０】
図３からも明らかなように、第１のスキャンパス１０１Ａと第２のスキャンパス１０１Ｂとは並列的に動作可能になっている。従って、Ｎ＞Ｍならば第１のスキャンパス１０１Ａの試験時間が全体の試験時間になり、Ｎ＜Ｍならば第２のスキャンパス１０１Ｂの試験時間が全体の試験時間になる。以上のことから、全体の試験時間はスキャンチェインの長さ（フリップフロップＦＡ、ＦＢの個数）に依存することになる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００２−７１７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところで、フリップフロップＦＡの個数Ｎに対してフリップフロップＦＢの個数Ｍが小さい場合或いは大きい場合には、第１のスキャンパス１０１Ａの試験時間と第２のスキャンパス１０１Ｂの試験時間とで時間差を生じるようになる。例えば、第１のスキャンパス１０１Ａの試験時間が長い場合（つまり、ＭよりもＮが大きい場合）、第２のスキャンパス１０１Ｂは第１のスキャンパス１０１Ａの試験時間が経過するまで待機しているか或いはダミーデータの処理を行うようにしなければならず、無駄な時間を消費していることになる。
【００２３】
一方で、Ｎ＝Ｍとした半導体試験装置が用いられるような場合であっても、同様に無駄な時間の消費が生じることがある。これは、フリップフロップＦＡ、ＦＢは全て同種の素子が用いられるとは限らず、異種類の素子が混在していることもあるためである。このとき、極めて高速に動作する素子が混在している場合には、実速度で動作させることができないことから、当該素子を除外して遷移遅延故障試験を行う。従って、ＮとＭとの間に差を生じてしまうことから、試験時間が異なり、前述した無駄な時間を消費するようになる。
【００２４】
例えば、Ｎ＝１０００、Ｍ＝１００（もともと素子の個数が異なる場合、または９００個の素子が除外された場合）であるとすると、全体的な試験時間は第１のスキャンパス１０１Ａのスキャンチェインに依存した試験時間「Ｌ×（１０００×ＣＴ＋ＥＴ）」になる。このとき、第２のスキャンパス１０１ＢのフリップフロップＦＢの個数は１００であり、スキャンチェインの長さとしては９００の差を生じている。このため、第２のスキャンパス１０１Ｂは待機時間或いはダミーデータの処理時間を生じており、無駄な時間を消費している。近年の半導体試験装置は短時間に大量の試験を行う要請があり、試験時間の短縮化という必須の命題があるため、前述したような無駄な時間を削減しなければならない。
【００２５】
そこで、本発明は、複数のフリップフロップから構成されるスキャンチェインを有する被試験デバイスの試験の試験時間の短縮化を図ることを目的とする。
【課題を解決するための手段】
【００２６】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、スキャン入力部と複数のフリップフロップが接続されたスキャンチェインとスキャン出力部とを有して構成されるスキャンパスを複数備えた半導体試験装置であって、前記スキャンチェインを複数に分割して、分割したスキャンチェインをそれぞれ複数のスキャン出力部に接続する接続経路と、１つのスキャンパスの各スキャンチェインがそれぞれ異なるスキャン出力部に接続されるように接続経路の選択を行う経路選択部と、を備えたことを特徴とする。
【００２７】
この半導体試験装置によれば、分割されたスキャンチェインはそれぞれ異なるスキャン出力部に接続されるようになる。これにより、スキャンパスの内部を分割したスキャンチェインを並列的に動作をさせることができ、スキャンパス間のスキャンチェイン長が異なるような場合でも、無駄な時間の消費を抑制できるようになる。これにより、試験時間の短縮化を図ることができるようになる。
【００２８】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記分割したスキャンチェインをそれぞれ複数のスキャン入力部に接続する接続経路を備え、前記経路選択部は、１つのスキャンパスの各スキャンチェインがそれぞれ異なるスキャン入力部に接続されるように接続経路の選択を行うことを特徴とする。
【００２９】
この半導体試験装置によれば、各スキャンチェインはそれぞれ異なるスキャン入力部に接続されている。これにより、異なるシフトデータを各スキャンチェインに入力でき、スキャンチェインごとに異なるデータにより試験を行うことができるようになる。
【００３０】
本発明の請求項３の半導体試験装置は、請求項１または２記載の半導体試験装置であって、前記経路選択部は、同一のスキャンパスのスキャンチェイン同士を接続する経路と前記接続経路とが合流する箇所に設けられる経路選択セレクタと、この経路選択セレクタの制御を行うスキャンチェイン制御部と、を備えていることを特徴とする。
【００３１】
この半導体試験装置によれば、スキャンチェイン制御部が各セレクタを制御することにより、スキャンチェインとスキャン出力部、スキャン入力部との接続関係をコントロールすることができるようになる。
【００３２】
本発明の請求項４の半導体試験装置は、請求項１または２記載の半導体試験装置であって、前記スキャンチェインのフリップフロップを縮退故障モードと遷移遅延故障モードとの何れかのモードで動作させるテストモード選択部と、このテストモード選択部により制御され、テスト用クロックとこのテスト用クロックよりも高速なクロックとのうち何れかを選択するクロック選択セレクタと、を備えていることを特徴とする。
【００３３】
この半導体試験装置によれば、縮退故障モードと遷移遅延故障モードとで低速なテスト用クロックと素子の実速度に近い高速なクロックとを適宜切り替えることにより、両者のテストモードを切り替えて試験できるようになる。
【発明の効果】
【００３４】
本発明は、スキャンパスを構成するフリップフロップを複数のスキャンチェインに分割して、各スキャンチェインを異なるスキャン出力部に出力させるようにしていることから、分割されたスキャンチェインを並列的に試験させることができるようになる。これにより、スキャンパス間のスキャンチェイン長が異なるような場合であっても、スキャンパス内部で分割したスキャンチェインを並列的に動作させることができることから、無駄な時間の消費を抑制し、試験時間の短縮化を図ることができるようになる。
【図面の簡単な説明】
【００３５】
【図１】本発明の半導体試験装置の概略構成を示すブロック図である。
【図２】実施例１の半導体試験装置の概略構成を示すブロック図である。
【図３】従来の半導体試験装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について図面を参照して説明する。図１に示すように、本発明の半導体試験装置は第１のスキャンパス１Ａと第２のスキャンパス１Ｂとテストモード選択部２とスキャンチェイン制御部３とを備えて概略構成している。
【００３７】
第１のスキャンパス１Ａは第１のクロック入力部１１Ａと第１のスキャン入力部１２Ａと第１の前段側フリップフロップ群１３Ａと第１の後段側フリップフロップ群１４Ａと第１のスキャン出力部１５Ａと第１のクロック選択セレクタ１６Ａと第１の前段側経路選択セレクタ１７Ａと第１の後段側経路選択セレクタ１８Ａとを備えて概略構成している。第１のクロック入力部１１Ａはクロック周波数ＣＡを入力する入力端子になる。第１のスキャン入力部１２Ａはフリップフロップに設定されるシフトデータを入力する入力端子になる。
【００３８】
第１の前段側フリップフロップ群１３Ａと第１の後段側フリップフロップ群１４Ａとはそれぞれ複数のフリップフロップを有して構成されるスキャンチェインである。第１の前段側フリップフロップ群１３ＡはＮ１（Ｎ１は自然数）個のフリップフロップＦＡ１（１）〜ＦＡ１（Ｎ１）を有して構成しており、第１の後段側フリップフロップ群１４ＡはＮ２（Ｎ２は自然数）個のフリップフロップＦＡ２（１）〜ＦＡ２（Ｎ２）を有して構成している。従って、第１の前段側フリップフロップ群１３Ａのスキャンチェイン長（フリップフロップの個数）はＮ１であり、第１の後段側フリップフロップ群１４Ａのスキャンチェイン長はＮ２になる。
【００３９】
第１の前段側フリップフロップ群１３Ａと第１の後段側フリップフロップ群１４Ａとはそれぞれ第１のスキャンパス１Ａを構成するフリップフロップを２つのグループに分割したものになる。つまり、１つのスキャンチェインを２つのスキャンチェインに分割したことになる。第１のスキャンパス１Ａのフリップフロップの数をＮとしたときに、Ｎ＝Ｎ１＋Ｎ２になる。以下、第１の前段側フリップフロップ群１３ＡのフリップフロップＦＡ１（１）〜ＦＡ１（Ｎ１）を総称してフリップフロップＦＡ１（またはスキャンチェインＦＡ１）とし、第１の後段側フリップフロップ群１４ＡのフリップフロップＦＡ２（１）〜ＦＡ２（Ｎ２）を総称してフリップフロップＦＡ２（またはスキャンチェインＦＡ２）とする。
【００４０】
第１のスキャン出力部１５Ａはシフトデータを出力する出力端子になる。第１のクロック選択セレクタ１６Ａは第１のクロック入力部１１Ａからクロック周波数ＣＡと後述するテストクロックＣＴとを入力しており、何れか一方を選択的に出力する。
【００４１】
第１の前段側経路選択セレクタ１７Ａは第１の前段側フリップフロップ群１３Ａからの経路と後述する第２のスキャン入力部１２Ｂからの経路とに接続され、何れかの経路のシフトデータを選択的に出力する。また、第１の後段側経路選択セレクタ１８Ａは第１の後段側フリップフロップ群１４Ａからの経路と後述する第２の前段側フリップフロップ群１３Ｂからの経路とに接続され、何れかの経路のシフトデータを選択的に出力する。
【００４２】
次に、第２のスキャンパス１Ｂについて説明する。第２のスキャンパス１Ｂの構成は第１のスキャンパス１Ａとほぼ同じ構成となっており、第２のクロック入力部１１Ｂと第２のスキャン入力部１２Ｂと第２の前段側フリップフロップ群１３Ｂと第２の後段側フリップフロップ群１４Ｂと第２のスキャン出力部１５Ｂと第２のクロック選択セレクタ１６Ｂと第２の前段側経路選択セレクタ１７Ｂと第２の後段側経路選択セレクタ１８Ｂとを備えて概略構成している。第２のクロック入力部１１Ｂはクロック周波数ＣＢを入力する入力端子になる。第２のスキャン入力部１２Ｂはフリップフロップに設定されるシフトデータを入力する入力端子になる。
【００４３】
なお、以下において、説明のため、クロック周波数ＣＡとＣＢとは同じ周波数であるものとしているが、勿論ＣＡとＣＢとは異なる周波数であってもよい。ＣＡとＣＢとを異なる周波数とすることで、複数のクロック周波数（クロックドメイン）で試験を行うことが可能になる。
【００４４】
第２の前段側フリップフロップ群１３Ｂと第２の後段側フリップフロップ群１４Ｂとはそれぞれフリップフロップを有して構成されるスキャンチェインである。第２の前段側フリップフロップ群１３ＢはＭ１（Ｍ１は自然数）個のフリップフロップＦＢ（１）〜ＦＢ（Ｍ１）を有して構成しており、第２の後段側フリップフロップ群１４ＢはＭ２（Ｍ２は自然数）個のフリップフロップＦＢ（１）〜ＦＢ（Ｍ２）を有して構成している。従って、第２の前段側フリップフロップ群１３Ｂのスキャンチェイン長はＭ１であり、第２の後段側フリップフロップ群１４Ｂのスキャンチェイン長はＭ２になる。
【００４５】
第２の前段側フリップフロップ群１３Ｂと第２の後段側フリップフロップ群１４Ｂとはそれぞれ第２のスキャンパス１Ｂの各フリップフロップを２つのグループに分割したものになる。つまり、１つのスキャンチェインを２つのスキャンチェインに分割したものになる。第２のスキャンパス１Ｂのフリップフロップの数をＭとしたときに、Ｍ＝Ｍ１＋Ｍ２になる。以下、第２の前段側フリップフロップ群１３ＢのフリップフロップＦＢ１（１）〜ＦＢ１（Ｍ１）を総称してフリップフロップＦＢ１（またはスキャンチェインＦＢ１）とし、第２の後段側フリップフロップ群１４ＢのフリップフロップＦＢ２（１）〜ＦＢ２（Ｍ２）を総称してフリップフロップＦＢ２（またはスキャンチェインＦＢ２）とする。
【００４６】
第２のスキャン出力部１５Ｂはシフトデータを出力する出力端子になる。第２のクロック選択セレクタ１６Ｂは第２のクロック入力部１１Ｂからのクロック周波数ＣＢと後述するテストクロックＣＴとを入力しており、何れか一方を選択的に出力する。
【００４７】
第２の前段側経路選択セレクタ１７Ｂは第２の前段側フリップフロップ群１３Ｂからの経路と第１のスキャン入力部１２Ａとに接続されており、何れかの経路のシフトデータを選択的に出力する。また、第２の後段側経路選択セレクタ１８Ｂは第２の後段側フリップフロップ群１４Ｂからの経路と第１の前段側フリップフロップ群１３Ａからの経路とに接続されており、何れかの経路のシフトデータを選択的に出力する。
【００４８】
ここで、図１に示すように、第１のスキャン入力部１２Ａからの経路は２つに分岐しており、１つが第１の前段側フリップフロップ群１３Ａに入力される経路となり、もう１つが第２の前段側経路選択セレクタ１７Ｂに入力される経路となる。この第２の前段側経路選択セレクタ１７Ｂは第２の後段側フリップフロップ群１４Ｂに選択的に入力される経路になり、この経路を接続経路ＬＡＢ１とする。
【００４９】
同様に、第２のスキャン入力部１２Ｂから第１の前段側経路選択セレクタ１７Ａに入力される経路を接続経路ＬＢＡ１、第１の前段側フリップフロップ群１３Ａから第２の後段側経路選択セレクタ１８Ｂに入力される経路を接続経路ＬＡＢ２、第２の前段側フリップフロップ群１３Ｂから第１の後段側経路選択セレクタ１８Ａに入力される経路を接続経路ＬＢＡ２とする。なお、これらのうち、ＬＡＢ１およびＬＢＡ１は前段側を接続している前段側接続経路であり、ＬＡＢ２およびＬＢＡ２は後段側で接続している後段側接続経路になる。
【００５０】
これら接続経路ＬＡＢ１、ＬＢＡ１、ＬＡＢ２、ＬＢＡ２は異なるスキャンパスを接続する経路になっており、各接続経路によりスキャンチェインを切り替えられるようになっている。そして、各経路選択セレクタ１７Ａ、１７Ｂ、１８Ａ、１８Ｂにより各接続経路ＬＡＢ１、ＬＢＡ１、ＬＡＢ２、ＬＢＡ２または同一のスキャンパスの経路の何れかを切り替える制御を行う。そして、各経路選択セレクタはスキャンチェイン制御部３により制御されており、従って経路選択セレクタとスキャンチェイン制御部とにより経路選択部が構成される。
【００５１】
次に、テストモード選択部２について説明する。テストモード選択部２はテストクロック入力部２１とクロック選択部２２とを備えて概略構成している。テストクロック入力部２１はテストクロックＣＴを入力する入力端子になる。このテストクロックＣＴはクロック周波数ＣＡ、ＣＢに比較して低い周波数に設定されている。
【００５２】
そして、クロック選択部２２は第１のクロック選択セレクタ１６Ａおよび第２のクロック選択セレクタ１６Ｂに接続されており、これらのセレクタの選択制御を行う。図１の例では、クロック選択部２２が「Ｈ」を設定したときには、第１のクロック選択セレクタ１６Ａおよび第２のクロック選択セレクタ１６ＢはテストクロックＣＴを選択的に出力する。一方、「Ｌ」を設定したときには、第１のクロック選択セレクタ１６Ａはクロック周波数ＣＡを選択的に出力し、第２のクロック選択セレクタ１６Ｂはクロック周波数ＣＢを選択的に出力する。
【００５３】
スキャンチェイン制御部３について説明する。スキャンチェイン制御部３はＡモード選択部３１とＢモード選択部３２とを備えて概略構成している。
【００５４】
Ａモード選択部３１は第１の前段側経路選択セレクタ１７Ａおよび第２の後段側経路選択セレクタ１８Ｂの制御を行っており、これらのセレクタに「Ｈ」または「Ｌ」を設定する。第１の前段側経路選択セレクタ１７Ａに「Ｈ」が設定されたときには、第２のスキャン入力部１２Ｂから入力したシフトデータを選択的に出力し、「Ｌ」が設定されたときには、第１の前段側フリップフロップ群１３Ａから出力されるシフトデータを選択的に出力する。また、第２の後段側経路選択セレクタ１８Ｂに「Ｈ」が設定されたときには、第１の前段側フリップフロップ群１３Ａから出力されるシフトデータを選択的に出力し、「Ｌ」が設定されたときには、第２の後段側フリップフロップ群１４Ｂから出力されるシフトデータを選択的に出力する。
【００５５】
Ｂモード選択部３２は第２の前段側経路選択セレクタ１７Ｂおよび第１の後段側経路選択セレクタ１８Ａの制御を行っており、これらのセレクタに「Ｈ」または「Ｌ」を設定する。第２の前段側経路選択セレクタ１７Ｂに「Ｈ」が設定されたときには、第１のスキャン入力部１２Ａから入力したシフトデータを選択的に出力し、「Ｌ」が設定されたときには、第２の前段側フリップフロップ群１３Ｂから出力されるシフトデータを選択的に出力する。また、第１の後段側経路選択セレクタ１８Ａに「Ｈ」が設定されたときには、第２の前段側フリップフロップ群１３Ｂから出力されるシフトデータを選択的に出力し、「Ｌ」が設定されたときには、第１の後段側フリップフロップ群１４Ａから出力されるシフトデータを選択的に出力する。
【００５６】
以下において、全てのフリップフロップ群の個数は５００個であるものとする（つまり、Ｎ１＝Ｎ２＝Ｍ１＝Ｍ２＝５００）。また、フリップフロップＦＢ１およびＦＢ２の動作周波数はフリップフロップＦＡ１およびＦＡ２と比較して非常に高いものとし、従ってフリップフロップＦＢ１およびＦＢ２は遷移遅延故障試験の対象から除外するものとする。なお、フリップフロップＦＢ１およびＦＢ２は遷移遅延故障試験を行わないが、縮退故障試験は行われる。このため、高い故障検出率は確保できる。
【００５７】
次に、動作について説明する。試験動作としては、本実施形態の半導体試験装置は縮退故障試験と遷移遅延故障試験とを行うことが可能になっている。まず、縮退故障試験を行う場合について説明する。この縮退故障試験はテストクロックＣＴの周波数で行われる試験であり、第１のスキャンパス１Ａおよび第２のスキャンパス１Ｂの全てのフリップフロップに対して行われる。
【００５８】
縮退故障試験を行う場合には、テストモード選択部２のクロック選択部２２から「Ｈ」が出力されるようにする。これにより、第１のクロック選択セレクタ１６Ａおよび第２のクロック選択セレクタ１６Ｂに「Ｈ」が設定され、これらのクロック選択セレクタは何れもテストクロックＣＴを出力するようになる。これにより、第１のスキャンパス１Ａおよび第２のスキャンパス１Ｂの全てのフリップフロップはテストクロックＣＴの周波数で動作を行うようになる。
【００５９】
また、Ａモード選択部３１およびＢモード選択部３２は何れも「Ｌ」が出力されるように制御する。これにより、第１の前段側経路選択セレクタ１７Ａと第１の後段側経路選択セレクタ１８Ａと第２の前段側経路選択セレクタ１７Ｂと第２の後段側経路選択セレクタ１８Ｂとに「Ｌ」が設定される。このため、第１の前段側フリップフロップ群１３Ａと第１の後段側フリップフロップ群１４Ａとが接続され、第２の前段側フリップフロップ群１３Ｂと第２の後段側フリップフロップ群１４Ｂとが接続される。
【００６０】
第１の前段側フリップフロップ群１３ＡはスキャンチェインＦＡ１（スキャンチェイン長５００）を構成し、第１の後段側フリップフロップ群１４ＡはスキャンチェインＦＡ２（スキャンチェイン長５００）を構成し、第２の前段側フリップフロップ群１３ＢはスキャンチェインＦＢ１（スキャンチェイン長５００）を構成し、第２の後段側フリップフロップ群１４ＢはスキャンチェインＦＢ２（スキャンチェイン長５００）を構成する。
【００６１】
前述したように、全ての経路選択セレクタに「Ｌ」が設定されることにより、スキャンチェインＦＡ１とＦＡ２とが接続されたスキャンチェインに、第１のスキャン入力部１２Ａと第１のスキャン出力部１５Ａとが接続される。同様に、スキャンチェインＦＢ１とＦＢ２とが接続されたスキャンチェインに、第２のスキャン入力部１２Ｂと第２のスキャン出力部１５Ｂとが接続される。つまり、第１のスキャンパス１Ａと第２のスキャンパス１Ｂとが構成された状態になる。
【００６２】
この状態で、最初に設定動作（シフトデータをフリップフロップに設定するシフト動作）が行われる。設定動作を行うために、第１のスキャン入力部１２ＡからスキャンチェインＦＡ１およびＦＡ２にシフトデータが設定され、第２のスキャン入力部１２ＢからスキャンチェインＦＢ１およびＦＢ２にシフトデータが設定される。次に、キャプチャ動作（実際にフリップフロップを実行させる動作）が行われ、最後に出力動作（実行済みのシフトデータを取り出す動作）が行われる。
【００６３】
縮退故障試験については、設定動作とキャプチャ動作と出力動作とは全てテストクロックＣＴに同期した周波数で動作する。このとき、第１のスキャンパス１Ａおよび第２のスキャンパス１Ｂのフリップフロップの個数はそれぞれ１０００個であり、テストクロックがＣＴであるため、設定時間（設定動作に要する時間）および出力時間（出力動作に要する時間）はそれぞれ１０００×ＣＴとなる。
【００６４】
以上の縮退故障試験は第１のスキャンパス１Ａおよび第２のスキャンパス１Ｂの全てのフリップフロップに対して行われる。一方、遷移遅延故障試験は第１のスキャンパス１ＡのフリップフロップＦＡ１およびＦＡ２に限定して行われ、第２のスキャンパス１ＢのフリップフロップＦＢ１およびＦＢ２に対しては行われない。
【００６５】
遷移遅延故障試験について説明する。遷移遅延故障試験を行うときには、スキャンチェインの接続を切り替えている。そして、スキャンチェインＦＡ１およびＦＡ２を有効にして、スキャンチェインＦＢ１およびＦＢ２を無効にすべく、Ａモード選択部３１を「Ｈ」に設定し、Ｂモード選択部３２を「Ｌ」に設定する。これにより、第１の前段側経路選択セレクタ１７Ａおよび第２の後段側経路選択セレクタ１８Ｂは「Ｈ」に設定され、第１の後段側経路選択セレクタ１８Ａおよび第２の前段側経路選択セレクタ１７Ｂは「Ｌ」に設定される。
【００６６】
第１の前段側経路選択セレクタ１７Ａが「Ｈ」に設定されることにより、接続経路ＬＢＡ１が有効になる。つまり、第２のスキャン入力部１２ＢとスキャンチェインＦＡ２とが接続される。そして、第１の後段側経路選択セレクタ１８Ａが「Ｌ」に設定されていることから、スキャンチェインＦＡ２と第１のスキャン出力部１５Ａとが接続され、これにより第２のスキャン入力部１２ＢとスキャンチェインＦＡ２と第１のスキャン出力部１５Ａとが接続される。
【００６７】
一方、第２の後段側経路選択セレクタ１８Ｂが「Ｌ」に設定されることから、接続経路ＬＡＢ２が有効になる。よって、第１のスキャン入力部１２ＡとスキャンチェインＦＡ１と第２のスキャン出力部１５Ｂとが接続される。
【００６８】
この状態で遷移遅延故障試験を行う。なお、遷移遅延故障試験の場合も縮退故障試験と同様に設定動作とキャプチャ動作と出力動作との３つの動作が行われる。まず、設定動作について説明する。
【００６９】
設定動作を行うときにはフリップフロップをテストクロックＣＴで動作させる。このため、クロック選択部２２は「Ｈ」を出力し、第１のクロック選択セレクタ１６Ａを設定する。これにより、スキャンチェインＦＡ１およびスキャンチェインＦＡ２はテストクロックＣＴで動作を行う。
【００７０】
そして、第１のスキャン入力部１２Ａおよび第２のスキャン入力部１２Ｂからシフトデータを入力させる。第１のスキャン入力部１２ＡからはスキャンチェインＦＡ１の各フリップフロップに対してシフトデータが設定される。スキャンチェインＦＡ１の個数は５００であり、テストクロックＣＴで動作を行っているため、スキャンチェインＦＡ１に関する設定時間は５００×ＣＴになる。
【００７１】
また、第２のスキャン入力部１２ＢからはスキャンチェインＦＡ２に対してシフトデータが設定される。スキャンチェインＦＡ２のフリップフロップの個数は５００であり、テストクロックＣＴで動作を行っているため、スキャンチェインＦＡ２に関する設定時間は５００×ＣＴになる。
【００７２】
スキャンチェインＦＡ１は第１のスキャン入力部１２Ａからシフトデータを設定され、スキャンチェインＦＡ２は第２のスキャン入力部１２Ｂからシフトデータを設定される。これにより、２つのスキャンチェインの設定動作を並列的に行うことができる。これにより、２つのスキャンチェインの設定時間は５００×ＣＴになる。そして、設定動作を完了する。
【００７３】
次はキャプチャ動作が行われる。キャプチャ動作はクロック周波数ＣＡでフリップフロップを動作させることにより行われる。このため、クロック選択部２２を「Ｈ」から「Ｌ」に切り替える。これにより、第１のクロック選択セレクタ１６Ａは「Ｌ」が設定されることにより、クロック周波数ＣＡが選択されてスキャンチェインＦＡ１およびＦＡ２はクロック周波数ＣＡで動作する。この状態で、キャプチャ動作が行われる。このキャプチャ動作に要するキャプチャ時間をＥＴとする。キャプチャ時間ＥＴは前述した背景技術で説明した図３と同じ時間になる。
【００７４】
キャプチャ動作が終了した後には出力動作が行われる。出力動作はテストクロックＣＴで行う。このために、クロック選択部２２は再び「Ｌ」から「Ｈ」に切り替えることで、スキャンチェインＦＡ１およびＦＡ２はテストクロックＣＴで動作を行うようになる。出力動作は設定動作と同じように、フリップフロップの個数分だけシフトデータを出力させる動作になる。従って、スキャンチェインＦＡ１の出力時間は５００×ＣＴになり、スキャンチェインＦＡ２の出力時間も５００×ＣＴになる。
【００７５】
スキャンチェインＦＡ１は第２のスキャン出力部１５Ｂにシフトデータを出力し、スキャンチェインＦＡ２は第１のスキャン出力部１５Ａにシフトデータを出力している。これにより、２つのスキャンチェインの出力動作を並列的に行うことができることから、出力動作に要する出力時間は５００×ＣＴになる。
【００７６】
そして、設定動作と出力動作とは同じテストクロックＣＴで動作するものであり、設定動作と出力動作とを並列的に処理することも可能になる。このため、設定動作と出力動作とに要する時間はオーバラップさせることができるため、これらの動作に要する時間として５００×ＣＴとすることができる。
【００７７】
以上により、設定時間とキャプチャ時間と出力時間との合計はＥＴ＋５００×ＣＴになる。これは、１つのテストパターンに要する時間であり、通常は複数のテストパターンを用いて試験を行うことから、テストパターン数をＬ（Ｌは自然数）としたときに、試験時間はＬ×（ＥＴ＋５００×ＣＴ）になる。そして、前述したように、スキャンチェインＦＢ１およびＦＢ２は高速動作する素子であり、当該スキャンチェインの試験は行わないため、全体的な試験時間はＬ×（ＥＴ＋５００×ＣＴ）になる
【００７８】
一方、背景技術で説明した例では、第２のスキャンパスのフリップフロップの試験の有無にかかわらず、スキャンチェイン長が長いスキャンチェインに試験時間が依存する。つまり、試験時間は第１のスキャンパス１Ａのスキャンチェイン長１０００に依存した時間Ｌ×（ＥＴ＋１０００×ＣＴ）になる。
【００７９】
本実施形態では、第１のスキャンパス１Ａのスキャンチェインを２つに分割している。そして、スキャンチェイン長を短くした状態（ここでは、半分にした状態）でそれぞれを並列的に動作させていることから、実質的に設定時間および出力時間を半分の時間にすることができる。つまり、スキャンパス内部のスキャンチェインを分割して、分割したスキャンチェインの動作時間をオーバラップさせることで、大幅な時間短縮効果を得ている。
【００８０】
ここでは、スキャンチェインＦＡ１の長さ（フリップフロップＦＡ１の個数Ｎ１）とスキャンチェインＦＡ２の長さ（フリップフロップＦＡ２の個数Ｎ２）とを同じ５００に設定した場合について説明した。このように、半分にすることにより、分割した２つのスキャンパスを完全にオーバラップさせることができる。
【００８１】
勿論、Ｎ１とＮ２とを異なる数に設定してもよい。Ｎ１＞Ｎ２のときには、設定時間と出力時間とに要する時間は「Ｎ１×ＣＴ」になり、最終的な試験時間は「Ｌ×（ＥＴ＋Ｎ１×ＣＴ）」になる。一方、Ｎ１＜Ｎ２のときには、設定時間と出力時間とに要する時間は「Ｎ２×ＣＴ」になり、最終的な試験時間は「Ｌ×（ＥＴ＋Ｎ２×ＣＴ）」になる。つまり、スキャンチェインの長さに依存するが、短い方のスキャンチェインに要する時間については長い方のスキャンチェインにオーバラップさせることができ、その分の時間短縮効果が得られる。
【００８２】
また、フリップフロップＦＢ１およびＦＢ２については動作周波数が高いことから遷移遅延故障試験の対象にはならない場合について説明したが、フリップフロップＦＢ１およびＦＢ２について遷移遅延故障試験を行うようにしてもよい。
【００８３】
ここでは、Ｎ１＝Ｎ２＝５００、Ｍ１＝Ｍ２＝３００であるものとして説明する。この場合には、スキャンチェインＦＡ１、ＦＡ２、ＦＢ１、ＦＢ２の４つのスキャンパスについて試験が行われる。ただし、スキャン入力部とスキャン出力部とはそれぞれ２つが設けられているため、同時に試験可能なスキャンパスは２つになる。よって、試験の動作を２回に分けて行うようにする。
【００８４】
最初に、スキャンチェインＦＡ１およびＦＡ２について試験を行う。これは前述したとおりであり、試験時間はＬ×（ＥＴ＋５００×ＣＴ）になる。次に、スキャンチェインＦＢ１およびＦＢ２の設定動作および出力動作を行うために、Ａモード選択部を「Ｌ」に設定し、Ｂモード選択部を「Ｈ」に設定する。
【００８５】
第１の後段側経路選択セレクタ１８Ａには「Ｈ」が設定されることから、接続経路ＬＢＡ２が有効になり、第２のスキャン入力部１２ＢとスキャンチェインＦＢ１と第１のスキャン出力部１５Ａとが接続される。また、第２の前段側経路選択セレクタ１７Ｂに「Ｈ」が設定されることから、第１のスキャン入力部１２ＡとスキャンチェインＦＢ２と第２のスキャン出力部１５Ｂとが接続される。
【００８６】
これにより、スキャンチェインＦＢ１とＦＢ２とは並列的に動作させることが可能になる。そして、設定動作および出力動作はテストクロックＣＴにより行われる。スキャンチェインＦＢ１とＦＢ２とはそれぞれフリップフロップの個数は３００であり、しかも並列的に動作させることができることから、設定時間と出力時間とに要する時間は３００×ＣＴになる。
【００８７】
また、クロック周波数ＣＡとＣＢとは同じであり、各フリップフロップは独立して動作可能であることから、スキャンチェインＦＢ１およびＦＢ２とのキャプチャ時間もＥＴになる。なお、ＣＡ≒ＣＢのときには、スキャンチェインＦＡ１およびＦＡ２とスキャンチェインＦＢ１およびＦＢ２とでキャプチャ時間は異なる。
【００８８】
そして、１つのテストパターンについての試験時間は（ＥＴ＋３００×ＣＴ）になり、Ｌ個のテストパターンの試験を行うことから、試験時間はＬ×（ＥＴ＋３００×ＣＴ）になる。
【００８９】
前述したように、同時に試験可能なスキャンパスは２つになる。つまり、スキャンチェインＦＡ１およびＦＡ２で１つ、スキャンチェインＦＢ１およびＦＢ２で１つになる。このため、２回の試験が行われ、合計の試験時間はそれぞれの試験時間の和になり、Ｌ×（ＥＴ＋５００×ＣＴ）＋Ｌ×（ＥＴ＋５００×ＣＴ）＝Ｌ×（ＥＴ＋８００×ＣＴ）になる。背景技術ではＬ×（ＥＴ＋１０００×ＣＴ）の試験時間を要したが、この例では、Ｌ×（ＥＴ＋８００×ＣＴ）になり、試験時間の短縮化が達成される。
【００９０】
以上の例において、２つのスキャンパスのそれぞれのスキャンチェインを２つに分割して、合計４つのスキャンチェインを構成したが、もともとのスキャンパスの個数および各スキャンパスを分割する数（スキャンチェインの数）は任意に設定してもよい。そこで、図２を用いて、３つのスキャンパスをそれぞれ３つのスキャンチェインに分割した変形例について説明する。
【００９１】
図２に示すように、変形例では、第１のスキャンパス１Ａと第２のスキャンパス１Ｂと第３のスキャンパス１Ｃとを備えている。第１のスキャンパス１Ａを構成する第１の前段側フリップフロップ群１３ＡはスキャンチェインＦＡ１を構成し、第１の中段側フリップフロップ群１４ＡはスキャンチェインＦＡ２を構成し、第１の後段側フリップフロップ群１９ＡはスキャンチェインＦＡ３を構成する。
【００９２】
同様に、第２のスキャンパス１Ｂを構成する第２の前段側フリップフロップ群１３ＢはスキャンチェインＦＢ１を構成し、第２の中段側フリップフロップ群１４ＢはスキャンチェインＦＢ２を構成し、第２の後段側フリップフロップ群１９ＢはスキャンチェインＦＢ３を構成する。そして、第３のスキャンパス１Ｃを構成する第３の前段側フリップフロップ群１３ＣはスキャンチェインＦＣ１を構成し、第３の中段側フリップフロップ群１４ＣはスキャンチェインＦＣ２を構成し、第３の後段側フリップフロップ群１９ＣはスキャンチェインＦＣ３を構成する。
【００９３】
そして、スキャンチェインＦＡ１、ＦＡ２、ＦＡ３とスキャンチェインＦＢ１、ＦＢ２、ＦＢ３とを構成するフリップフロップの数は全て５００とし、スキャンチェインＦＣ１、ＦＣ２、ＦＣ３を構成するフリップフロップの数は全て１００であるとする。また、スキャンチェインＦＡ１、ＦＡ２、ＦＡ３の動作周波数はクロック周波数ＣＡ、スキャンチェインＦＢ１、ＦＢ２、ＦＢ３の動作周波数はクロック周波数ＣＢ、スキャンチェインＦＣ１、ＦＣ２、ＦＣ３の動作周波数はクロック周波数ＣＣとするが、ここでは説明のためＣＡ＝ＣＢ＝ＣＣであるものとする。勿論、ＣＡとＣＢとＣＣとが全て異なる場合には、３つのクロックドメインでの試験が可能になる。
【００９４】
前述した実施形態と同様に、スキャンチェインの切り替えを行う。このために、それぞれのスキャンパスにつき４つの経路選択セレクタ、そして３つのスキャンパスについて合計１２個の経路選択セレクタ６１〜７２が設けられている。また、各経路選択セレクタを制御するために、Ａモード選択部３１とＢモード選択部３２とＣモード選択部３３とを有するテストモード選択部２が備えられ、また論理回路８４〜８９が備えられている。
【００９５】
経路選択セレクタ６１および６４はＡモード選択部３１により制御され、経路選択セレクタ６２および６５はＢモード選択部３２により制御され、経路選択セレクタ６３および６６はＣモード選択部３３により制御される。経路選択セレクタ６７〜７２はそれぞれ論理回路８４〜８９により制御される。
【００９６】
論理回路８４はＢモード選択部３２からの反転信号とＣモード選択部３３からの信号との論理和を出力し、論理回路８５はＡモード選択部３１からの反転信号とＣモード選択部３３からの信号との論理和を出力し、論理回路８６はＡモード選択部３１からの反転信号とＢモード選択部３２からの信号との論理和を出力している。
【００９７】
また、論理回路８７はＢモード選択部３２からの信号とＣモード選択部３３からの信号との論理和を出力し、論理回路８８はＡモード選択部３１からの信号とＣモード選択部３３からの信号との論理和を出力し、論理回路８９はＡモード選択部３１からの信号とＢモード選択部３２からの信号との論理和を出力している。
【００９８】
また、クロック選択部２２により制御されるセレクタをそれぞれクロック選択セレクタ９１、９２、９３とする。なお、その他のブロックについて前述した実施形態と同様のものは説明を省略する。
【００９９】
以上の構成において、縮退故障試験を行うときには、クロック選択部２２によりクロック選択セレクタ９１、９２、９３に対して「Ｈ」を設定する。また、Ａモード選択部３１とＢモード選択部３２とＣモード選択部３３とは全て「Ｌ」に設定する。これにより、スキャンチェインＦＡ１〜ＦＡ３、ＦＢ１〜ＦＢ３、ＦＣ１〜ＦＣ３が接続され、全てのフリップフロップはテストクロックＣＴで動作して試験を行う。
【０１００】
次に、遷移遅延故障試験を行うときには、スキャンチェインを切り替えて行う。１回の試験で３つのスキャンチェインが試験される。よって、全てのスキャンチェインの試験を行うためには、合計３回の試験が行われる。
【０１０１】
前述したように、遷移遅延故障試験は設定動作とキャプチャ動作と出力動作とから構成されており、設定動作と出力動作とはテストクロックＣＴで動作を行う。このため、クロック選択部２２の出力を「Ｌ」に設定する。一方、キャプチャ動作は各クロック周波数で動作を行うべく、クロック選択部２２の出力を「Ｈ」に設定する。
【０１０２】
そして、スキャンチェインＦＡ１、ＦＡ２、ＦＡ３の試験（設定動作、キャプチャ動作、出力動作）を行う。このために、Ａモード選択部３１は「Ｈ」を、Ｂモード選択部３２およびＣモード選択部３３は「Ｌ」を出力する。
【０１０３】
これにより、経路選択セレクタ６１は「Ｈ」、６８は「Ｌ」、７１は「Ｈ」が設定されることにより、スキャンチェインＦＡ１と経路選択セレクタ６８とを接続する接続経路が有効になり、第１のスキャン入力部１２ＡとスキャンチェインＦＡ１と第２のスキャン出力部１５Ｂとが接続される。また、経路選択セレクタ６１が「Ｈ」、６９が「Ｌ」、７２が「Ｈ」に設定されることにより、第２のスキャン入力部１２ＢとスキャンチェインＦＡ２と第３のスキャン出力部１５Ｃとが接続される。そして、経路選択セレクタ６４が「Ｈ」、７０が「Ｌ」に設定されることにより、第３のスキャン入力部１２ＣとスキャンチェインＦＡ３と第１のスキャン出力部１５Ａとが接続される。この状態で設定動作とキャプチャ動作と出力動作とを行う。
【０１０４】
次に、Ａモード選択部３１およびＣモード選択部３３は「Ｌ」、Ｂモード選択部３２は「Ｈ」を出力する。経路選択セレクタ６９および７２は「Ｈ」になることから、第２のスキャン入力部１２ＢとスキャンチェインＦＢ１と第３のスキャン出力部１５Ｃとが接続される。また、経路選択セレクタ６２が「Ｈ」、６７が「Ｌ」、７０が「Ｈ」になることから、第３のスキャン入力部１２ＣとスキャンチェインＦＢ２と第１のスキャン出力部１５Ａとが接続される。そして、経路選択セレクタ６５が「Ｈ」、７１が「Ｌ」になることから、第１のスキャン入力部１２ＡとスキャンチェインＦＢ３と第２のスキャン出力部１５Ｂとが接続される。この状態で設定動作とキャプチャ動作と出力動作とを行う。
【０１０５】
次に、Ａモード選択部３１およびＢモード選択部３２は「Ｌ」、Ｃモード選択部３３は「Ｈ」を出力する。経路選択セレクタ６７および７０が「Ｈ」になることから、第３のスキャン入力部１２ＣとスキャンチェインＦＣ１と第１のスキャン出力部１５Ａとが接続される。また、経路選択セレクタ６３、６８および７１が「Ｈ」になることから、第１のスキャン入力部１２ＡとスキャンチェインＦＣ２と第２のスキャン出力部１５Ｂとが接続される。そして、経路選択セレクタ６６が「Ｈ」、７２が「Ｌ」になることから、第２のスキャン入力部１２ＢとスキャンチェインＦＣ３と第３のスキャン出力部１５Ｃとが接続される。この状態で設定動作とキャプチャ動作と出力動作とを行う。
【０１０６】
以上のような接続関係で試験を行うことにより、スキャンチェインＦＣ１、ＦＣ２、ＦＣ３の試験が行われ、しかもこれらは並列的に行われる。従って、合計３回の試験が行われる。
【０１０７】
このとき、スキャンチェインを切り替えないで試験を行う場合には、最も長いスキャンチェインのスキャンパスの試験時間に全体の試験時間が依存する。つまり、このときの最も長いスキャンチェイン長は、スキャンチェインＦＡ１、ＦＡ２、ＦＡ３（およびＦＢ１、ＦＢ２、ＦＢ３）のスキャンチェイン長の合計、つまり５００＋５００＋５００＝１５００になる。このときには、スキャンチェインＦＣ１、ＦＣ２、ＦＣ３は無駄な時間を消費している。
【０１０８】
一方、スキャンチェインを切り替えた本変形例の場合は、合計３回のうち最初の試験でスキャンチェインＦＡ１、ＦＡ２、ＦＡ３を並列的に行うことから、この試験のスキャンチェインの長さは５００になる。また、次の試験でスキャンチェインＦＢ１、ＦＢ２、ＦＢ３を並列的に行うことから、この試験のスキャンチェインの長さは５００になる。そして、最後の試験でスキャンチェインＦＣ１、ＦＣ２、ＦＣ３を並列的に行うことから、この試験のスキャンチェインの長さは１００になる。よって、合計では、５００＋５００＋１００＝１１００になる。これにより、スキャンチェインの長さを実質的に４００の分だけ削減できるようになる。
【０１０９】
合計の試験時間としては、従来の場合には、Ｌ×（ＥＴ＋１５００×ＣＴ）であったものをＬ×（ＥＴ＋１１００×ＣＴ）に短縮できるようになる。このように３つのスキャンパスを設定し、スキャンチェインの個数を９個以上に設定した場合であっても、無駄な時間の消費を抑制でき、試験時間の短縮化を図ることができるようになる。勿論、クロック周波数の個数もフリップフロップ群の個数も任意に設定することができる。
【０１１０】
以上の例においては、各スキャンパスについてスキャンパスの数の分だけスキャンチェインを分割した例を示した。つまり、２つのスキャンパスについてスキャンチェインを２つに分割した例を実施形態で示し、３つのスキャンパスについてスキャンチェインを３つに分割した例を変形例で示した。勿論、スキャンパスの個数とスキャンチェインの分割数を一致させなくてもよい。
【０１１１】
例えば、スキャンパスの数をＸ（Ｘは２以上の整数）、スキャンチェインの分割数をＹ（Ｙは２以上の整数）としたときに、Ｘ＞Ｙのときには、一部のスキャン入力部とスキャン出力部とが未使用になるが、Ｙ個に分割したスキャンチェインは全て並列的に動作可能である。一方、Ｘ＜Ｙのときには、並列的に動作させるスキャンチェインの数に対してスキャン入力部およびスキャン出力部の数が不足するため、１つのスキャンパスの分割されたスキャンチェインを２回以上に分けて動作させることになる。なお、このときには、不足分のスキャン入力部およびスキャン出力部を別途に設けることにより、スキャンパスの数にかかわらず、任意の数にスキャンチェインを分割することができる。
【０１１２】
また、スキャンチェインの分割数Ｙを大きく設定することもできる。これにより、１つのスキャンパスのフリップフロップが多くのスキャンチェインに分割される。そして、各スキャンチェインを全てのスキャン入力部とスキャン出力部とに接続する接続経路を設け、各接続経路を選択するための経路選択セレクタをそれぞれに設けるようにする。これにより、スキャンチェイン長のコントロールも可能になる。
【０１１３】
例えば、Ｙ個に分割されたスキャンチェインのうち相互に隣接する２つ（３つ以上でもよい）のスキャンチェインを接続したスキャンチェインを１つのスキャンチェインとすることで、長いスキャンチェインと短いスキャンチェインとを形成することができる。つまり、Ｙの数を大きくし、経路選択セレクタを制御することで、分割したスキャンチェイン同士を連結した１つのスキャンチェインと見ることで、スキャンチェインの長さを自在に制御することもできる。
【０１１４】
また、以上説明してきた例では、スキャン入力部とスキャンチェインとスキャン出力部とを接続して並列的に動作させている。このため、並列動作させるスキャン入力部とスキャンチェインとスキャン出力部とは全て異なっている。例えば、実施形態の例でいえば、第１のスキャン入力部１２ＡとスキャンチェインＦＡ１と第２のスキャン出力部１５Ｂとを接続して試験動作を行い、これと並列的に第２のスキャン入力部１２ＢとスキャンチェインＦＡ２と第１のスキャン出力部１５Ａとを接続して試験を行うようにしている。
【０１１５】
つまり、並列動作を行わせるためのスキャン入力部とスキャンチェインとスキャン出力部とは全て異なったものを使用している。このとき、スキャンチェインとスキャン出力部とは全て異なるものでなくてはならないが、スキャン入力部については同じものを用いてもよい。例えば、実施形態の例でいえば、第１のスキャン入力部１２Ａのみが用いられるものであってもよい。
【０１１６】
このときには、第１のスキャン入力部１２ＡからスキャンチェインＦＡ２に接続する接続経路およびこの接続経路を制御する経路選択セレクタを設けるようにする。これにより、１つのスキャン入力部だけを使用して分割したスキャンチェインを並列的に動作させることが可能になる。ただし、この場合は、各スキャンチェインに対して同じシフトデータが設定されるため、異なるシフトデータを設定して試験を行う場合には、図１のようにスキャン入力部を複数設けるようにする。
【符号の説明】
【０１１７】
１Ａ    第１のスキャンパス        １Ｂ    第２のスキャンパス
１Ｃ    第３のスキャンパス        ２    テストモード選択部
３    スキャンチェイン制御部    ２１    テストクロック入力部
２２    クロック選択部            ３１    Ａモード選択部
３２    Ｂモード選択部            ３３    Ｃモード選択部
９１    クロック選択セレクタ        ＣＡ〜ＣＣ    クロック周波数
ＦＡ１〜ＦＡ３、ＦＢ１〜ＦＢ３、ＦＣ１〜ＦＣ３    スキャンチェイン
ＬＡＢ１、ＬＢＡ１、ＬＡＢ２、ＬＢＡ２    各接続経路
【図１】
2011058862.tif 000003
【図２】
2011058862.tif 000004
【図３】
2011058862.tif 000005