(57)【要約】【課題】メモリセルアレイの耐ストレス性を向上できるようにする。【解決手段】局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ0〜ＭＴ7）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ8〜ＭＴ63）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。【選択図】図５
2011204856.tif 000002
【特許請求の範囲】
【請求項１】
表層に第１活性領域が形成された半導体基板と、
前記半導体基板の第１活性領域上にゲート絶縁膜を介して形成された局所セル群選択ゲート電極であって、両脇に第１活性領域が位置する局所セル群選択ゲート電極と、
前記局所セル群選択ゲート電極の直上に複数のメモリセルゲート電極が絶縁膜を介して積層された積層体と、
前記局所セル群選択ゲート電極の両脇に位置した第１活性領域に接触する第２活性領域であって、前記積層体の一側方、上方、他側方のいずれか少なくとも１面で前記複数のメモリセルゲート電極と対向して構造的に連続形成された第２活性領域と、
前記対向した第２活性領域および複数のメモリセルゲート電極間に位置する電荷蓄積層とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
一対の選択ゲート電極を備え、
前記局所セル群選択ゲート電極は、前記一対の選択ゲート電極間に複数設けられており、
前記複数のメモリセルゲート電極は、前記複数の局所セル群選択ゲート電極の上方に互いに同一構造で逆Ｕ字状に配列されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記一対の選択ゲート電極は、前記局所セル群選択ゲート電極と同一構造により形成され、
前記一対の選択ゲート電極の上には、前記複数の局所セル群選択ゲート電極の上方の構造と同一構造で前記複数のメモリセルゲート電極に対応してダミートランジスタのゲート電極が配列されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
ビット線およびソース線間に一対形成された選択ゲートトランジスタと、前記一対の選択ゲートトランジスタ間に電気的に接続された複数の局所セル群選択ゲートトランジスタと、前記局所セル群選択ゲートトランジスタに並列接続された複数の局所メモリセルトランジスタと、を備え、前記複数の局所セル群選択ゲートトランジスタにそれぞれ対応して前記複数の局所メモリセルトランジスタを備えると共に一対の選択ゲートトランジスタにより選択可能に構成されたセルユニットを備え、
前記局所セル群選択ゲートトランジスタをオンオフ制御することによって前記局所メモリセルトランジスタを電気的に選択／非選択可能にする制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜および局所セル群選択ゲート電極用の導電膜を介して、絶縁層、メモリセルゲート電極用の導電膜を複数繰り返し積層することによって積層体を形成する工程と、
前記積層体を複数に分断し複数の積層体の側壁を露出するように形成することで、当該複数の積層体における最下層の導電膜を局所セル群選択ゲート電極として構成する工程と、
前記複数の積層体の両脇の前記半導体基板の表層に第１活性領域を構成する拡散層を形成する工程と、
前記複数の積層体の側壁に沿って電荷蓄積層を形成する工程と、
前記電荷蓄積層の外側壁面上、前記複数の積層体の上面上に沿って第２活性領域となる半導体層を形成する工程であって、前記電荷蓄積層を挟んで前記メモリセルゲート電極に対向すると共に前記拡散層の上面に接触するように半導体層を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型メモリセル構造を有した不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の不揮発性半導体記憶装置として積層型メモリセル構造が提案されている（例えば、特許文献１〜５参照）。これらの特許文献１〜５記載の技術思想によれば、メモリセルを半導体基板の上に順に積層形成することでＮＡＮＤ型フラッシュメモリのセルユニット構造を構成している。
【０００３】
例えば、特許文献１記載の技術思想では、複数の第１のメモリセルに含まれる複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、複数の第２のメモリセルに含まれる複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、第１及び第２の積層体の側面上にそれぞれ設けられ、かつ、電荷蓄積層を内部に含む第１及び第２のゲート絶縁膜と、第１のゲート絶縁膜の側面上に設けられた第１のピラーと、第２のゲート絶縁膜の側面上に設けられかつ第１のピラーに電気的に接続された第２のピラーとを含む第１の半導体層と、第１のメモリセルに直列に接続され、かつ第１のピラー上に設けられた第１の選択トランジスタと、第２のメモリセルに直列に接続され、かつ第２のピラー上に設けられた第２の選択トランジスタとを具備して構成されている。
【０００４】
しかしながら、メモリセル構造を接続する各ワード線にプログラム時または／および読出時に電圧を度々印加する必要があるため、各メモリセルに与えられるストレスが大きくなってしまい、メモリセルアレイの耐ストレス性に劣る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１７８７４号公報
【特許文献２】特開２００８−１５９６９９号公報
【特許文献３】特開２００９−２２４５７４号公報
【特許文献４】特開２００９−２２４６３３号公報
【特許文献５】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、メモリセルアレイの耐ストレス性を向上した不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、表層に第１活性領域が形成された半導体基板と、前記半導体基板の第１活性領域上にゲート絶縁膜を介して形成された局所セル群選択ゲート電極であって、両脇に第１活性領域が位置する局所セル群選択ゲート電極と、前記局所セル群選択ゲート電極の上に複数のメモリセルゲート電極が絶縁膜を介して積層された積層体と、前記局所セル群選択ゲート電極の両脇に位置した第１活性領域に接触する第２活性領域であって、前記積層体の一側方、上方、他側方のいずれか少なくとも１面で前記複数のメモリセルゲート電極と対向して構造的に連続形成された第２活性領域と、前記対向した第２活性領域および複数のメモリセルゲート電極間に位置する電荷蓄積層とを備えたことを特徴としている。
【０００８】
本発明の別の態様は、ビット線およびソース線間に一対形成された選択ゲートトランジスタと、前記一対の選択ゲートトランジスタ間に電気的に接続された複数の局所セル群選択ゲートトランジスタと、前記局所セル群選択ゲートトランジスタに並列接続された複数の局所メモリセルトランジスタと、を備え、前記複数の局所セル群選択ゲートトランジスタにそれぞれ対応して前記複数の局所メモリセルトランジスタを備えると共に一対の選択ゲートトランジスタにより選択可能に構成されたセルユニットを備え、前記局所セル群選択ゲートトランジスタをオンオフ制御することによって前記局所メモリセルトランジスタを電気的に選択／非選択可能にする制御回路を備えたことを特徴としている。
【０００９】
本発明の別の態様は、半導体基板上にゲート絶縁膜および局所セル群選択ゲート電極用の導電膜を介して、絶縁層、メモリセルゲート電極用の導電膜を複数繰り返し積層することによって積層体を形成する工程と、前記積層体を複数に分断し複数の積層体の側壁を露出するように形成することで、当該複数の積層体における最下層の導電膜を局所セル群選択ゲート電極として構成する工程と、前記複数の積層体の両脇の前記半導体基板の表層に第１活性領域を構成する拡散層を形成する工程と、前記複数の積層体の側壁に沿って電荷蓄積層を形成する工程と、前記電荷蓄積層の外側壁面上、前記複数の積層体の上面上に沿って第２活性領域となる半導体層を形成する工程であって、前記電荷蓄積層を挟んで前記メモリセルゲート電極に対向すると共に前記拡散層の上面に接触するように半導体層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、メモリセルアレイの耐ストレス性を向上できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態について不揮発性半導体記憶装置の電気的構成を概略的に示すブロック図
【図２】メモリセル領域内におけるセルユニットの電気的接続関係を概略的に示す回路図
【図３】セルユニットの電気的構成を示す回路図
【図４】メモリセル領域内の選択ゲート電極の構造を模式的に示す平面図
【図５】セルユニットの図４のＡ−Ａ線に沿う断面構造を模式的に示す切断面図
【図６】セルユニットの図４のＢ−Ｂ線に沿う断面構造を模式的に示す切断面図
【図７】書込／読出／消去時におけるセルユニット印加電圧の説明図
【図８】一製造段階を示す模式図（その１）
【図９】一製造段階を示す模式図（その２）
【図１０】一製造段階を示す模式図（その３）
【図１１】一製造段階を示す模式図（その４）
【図１２】一製造段階を示す模式図（その５）
【図１３】一製造段階を示す模式図（その６）
【図１４】一製造段階を示す模式図（その７）
【図１５】一製造段階を示す模式図（その８）
【図１６】一製造段階を示す模式図（その９）
【図１７】一製造段階を示す模式図（その１０）
【図１８】一製造段階を示す模式図（その１１）
【図１９】一製造段階を示す模式図（その１２）
【図２０】一製造段階を示す模式図（その１３）
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態について図面を参照しながら説明する。図１は、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置１の電気的構成をブロック図によって概略的に示している。
【００１３】
この図１に示すように、フラッシュメモリ装置１は、多数のメモリセルトランジスタＭＴをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルトランジスタＭＴの読出処理／書込処理／消去処理を行う周辺回路ＰＣとを備えている。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣはメモリセル領域Ｍの周辺領域に構成されている。
【００１４】
図１に示すように、周辺回路ＰＣは、制御回路ＣＣと、この制御回路ＣＣに電気的に接続されたロウ駆動回路ＲＤと、カラム駆動回路ＣＤと、センスアンプ回路ＳＡとを接続して構成されている。制御回路ＣＣは、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤに制御信号を送信し、メモリセルアレイＡｒを構成する各メモリセルトランジスタＭＴの書込／読出／消去を行うようになっている。
【００１５】
まず、図２を参照してメモリセルアレイ全体の基本的な電気的構成を説明する。図２は、メモリセルアレイ内におけるセルユニットの電気的接続関係を概略的に示している。図２に示すように、メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣ（ＮＡＮＤセルユニット）が多数配列されることにより構成される。
【００１６】
これらのセルユニットＵＣは、ビット線ＢＬの配列方向に所定列（ｎ列）並列に配列されることによって１つのブロックＢｊを構成している。メモリセルアレイＡｒは、１ブロックＢｊがビット線ＢＬ方向に複数列（ｚ列）配列されることによって構成されている。
【００１７】
図２では、メモリセルアレイ中のセルユニット内の選択ゲート電極の電気的接続関係を示している。セルユニットＵＣは、列方向に延出するビット線ＢＬ（ＢＬ0…ＢＬn-1）に接続された選択ゲートトランジスタＳＴＤと、ソース線ＣＳＬに接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に複数個直列接続された局所セル群選択ゲートトランジスタＣＳＧＴ（ＣＳＧＴ0〜ＣＳＧＴ7：以下、局所選択トランジスタ）とを含んでなる。
【００１８】
複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、それらの選択ゲート電極ＳＧＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、それらの選択ゲート電極ＳＧＳによって電気的に接続されている。
【００１９】
また、行方向に配列された複数のセルユニットＵＣの局所選択ゲートトランジスタＣＳＧＴは、それらの局所セル群選択ゲート電極ＣＳＧ（ＣＳＧ0…ＣＳＧn-1：以下、局所選択ゲート電極）によって電気的に接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＣＳＬに接続されている。図１に示すセンスアンプＳＡは、ビット線ＢＬ（ＢＬ0〜ＢＬn-1）に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２１】
本実施形態では、個々のセルユニットＵＣの電気的構成および構造に特徴を備えている。以下、図３を参照して、１つのセルユニットＵＣの電気的構成を詳細説明する。図３は、セルユニットＵＣの電気的構成を示している。図２に記した電気的構成と同一機能を備えた電気的構成には同一符号を付して説明を行う。
【００２２】
セルユニットＵＣは、２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に、複数個（例えば、ｍ＝２のｋ乗＝６４個）直列接続されたメモリセルトランジスタＭＴ（ＭＴ0…ＭＴm-1）を含んでなる。
【００２３】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ（ＭＴ0〜ＭＴm-1）は、それぞれ、そのゲート電極がワード線ＷＬ（ＷＬ0〜ＷＬm-1）によって電気的に接続されている。なお、ワード線ＷＬ（ＷＬ0〜ＷＬm-1）は、図３には簡略化して示しているが、図２に示す行方向（Ｘ方向）に延伸して形成されている。
【００２４】
図３に示すように、１つのセルユニットＵＣは、選択ゲートトランジスタＳＴＤ、ＳＴＳ、局所選択トランジスタＣＳＧＴ（ＣＳＧＴ0〜ＣＳＧＴ7）、メモリセルトランジスタＭＴ（ＭＴ0〜ＭＴm-1）と共に、ダミートランジスタＤＭ（ＤＭ0〜ＤＭ15）、複数の相互干渉抑制用ダミーゲート電極ＩＤＧ、ＩＤＧ2を含んでいる。
【００２５】
局所選択トランジスタＣＳＧＴは、１つのセルユニットＵＣについてメモリセルトランジスタＭＴの個数（例えば６４個）の約数となる個数（例えば８個）分設けられている。本実施形態では、局所選択トランジスタＣＳＧＴb（但しｂは０〜７）は、メモリセルトランジスタＭＴb×8〜ＭＴb×8+7に対応して設けられている。
【００２６】
局所選択トランジスタＣＳＧＴbは、そのソース／ドレインが直列接続されたメモリセルトランジスタＭＴb×8〜ＭＴb×8+7（局所メモリセルトランジスタ）の両端に接続されている。したがって、局所選択トランジスタＣＳＧＴbとメモリセルトランジスタＭＴb×8〜ＭＴb×8+7とは並列接続されており、制御回路ＣＣが局所選択トランジスタＣＳＧbをオンすると、対応したメモリセルトランジスタＭＴb×8〜ＭＴb×8+7を非選択可能になっている。すなわち、これらの局所選択トランジスタＣＳＧbは、対応して設けられたメモリセルトランジスタＭＴb×8〜ＭＴb×8+7を選択／非選択可能にしている。
【００２７】
ダミートランジスタＤＭ0〜ＤＭ7は、選択ゲートトランジスタＳＴＤに対応して設けられている。これらのダミートランジスタＤＭ0〜ＤＭ7は、リソグラフィ処理の周期性を保持するため設けられるもので、セルユニットＵＣ内では電気的に機能しない。同様に、ダミートランジスタＤＭ8〜ＤＭ15は、選択ゲートトランジスタＳＴＳに対応して設けられている。これらのダミートランジスタＤＭ8〜ＤＭ15もまたリソグラフィ処理の周期性を保持するため設けられるもので、セルユニットＵＣ内では電気的に機能しない。
【００２８】
図４は、セルユニットの一部の平面構造を模式的に示している。図５は、図４のＡ−Ａ線に沿う切断面図によりセルユニットの断面構造を模式的に示しており、図６は、図４のＢ−Ｂ線に沿う切断面図を模式的に示している。
【００２９】
図４に示すように、局所セル群選択ゲート電極ＣＳＧ0〜ＣＳＧ7（以下、局所選択ゲート電極ＣＳＧと略す）は、活性領域１ｅ（後述図５、図６参照）に交差して構成されている。選択ゲート電極ＳＧＤ、ＳＧＳは、活性領域１ｅに交差して構成されており、局所選択ゲート電極ＣＳＧに平行に設けられる。
【００３０】
図５に示すように、半導体基板１の上には複数個（１０個）の積層体２が併設されている。この積層体２は、互いにほぼ同一構造の積層体により構成される。同一構造の積層体２で形成する理由は、周期性をできる限り保つためであり、これによりリソグラフィ処理に伴うパターン形成を容易としながらＹ方向に構造を微細化できる。
【００３１】
積層体２は、ゲート絶縁膜３上に導電層４が形成され、当該導電層４上にそれぞれ絶縁層を介して導電層が複数積層された構造をなしている。具体的には、積層体２は、導電層４の上に、絶縁層５、導電層６、絶縁層７、導電層８、絶縁層９、導電層１０、絶縁層１１、導電層１２、絶縁層１３、導電層１４、絶縁層１５、導電層１６、絶縁層１７が順に構成される。
【００３２】
導電層４は、選択ゲート電極ＳＧＤ、ＳＧＳ、局所選択ゲート電極ＣＳＧを構成する。導電層６は、ダミーゲート電極ＩＤＧを構成する。導電層（８、１０、１２、１４）は、メモリセルゲート電極ＭＧ（ＭＧ0〜ＭＧ63）を構成する。導電層１６は、ダミーゲート電極ＩＤＧ2を構成する。
【００３３】
導電層（６、８、１０、１２、１４、１６）、絶縁層（７、９、１１、１３、１５、１７）は、それぞれの積層体２内においてＹ方向の平面方向に離間して一対形成されている。一対の導電層（６、８、１０、１２、１４、１６）の一方は、導電層４の一方の側面に面一に形成されており、一対の導電層（６、８、１０、１２、１４、１６）の他方は、導電層４の他方の側面に面一に形成されている。導電層４は、その幅が上方に位置する他の導電層（６、８、１０、１２、１４、１６）の幅の２倍以上の幅に形成されると共に、その厚さが他の導電層（６、８、１０、１２、１４、１６）よりも厚く形成されている。
【００３４】
局所選択ゲート電極ＣＳＧ、メモリセルゲート電極ＭＧは共に縦型に形成されている。各選択ゲート電極ＳＧＤ、ＳＧＳ、ＣＳＧを構成する導電層４は、その膜厚がメモリセルゲート電極ＭＧを構成する他の導電層（８、１０、１２、１４）の膜厚よりも厚く形成されているため、当該選択ゲートトランジスタＳＴＤ、ＳＴＳ、ＣＳＧＴのゲート長がメモリセルトランジスタＭＴのゲート長よりも大きく設定されている。これは、選択ゲートトランジスタＳＴＤ、ＳＴＳ、ＣＳＧＴのカットオフ特性を良好なものとするためである。選択ゲート電極ＳＧＤ、ＳＧＳ、局所選択ゲート電極ＣＳＧは、半導体基板１の表層を活性領域１ｅとして横型にも機能する。
【００３５】
各導電層（４、６、８、１０、１２、１４、１６）は図５の奥行方向（Ｘ方向）に向けて互いに平行に延設されている。図５に示す断面では、導電層（６、８、１０、１２、１４、１６）は、平面的に局所選択ゲート電極ＣＳＧの形成領域内に構成される。
【００３６】
一対の導電層４は、それぞれシリコン膜（導電膜）４ａおよびシリサイド層４ｂを含んで構成される。一対の導電層６は、それぞれシリコン層６ａおよびシリサイド層６ｂを含んで構成されシリサイド層６ｂが対向配置されている。一対の導電層８は、それぞれシリコン層８ａおよびシリサイド層８ｂを含んで構成され、シリサイド層８ｂが対向配置されている。一対の導電層１０は、それぞれシリコン層１０ａおよびシリサイド層１０ｂを含んで構成されシリサイド層１０ｂが対向配置されている。
【００３７】
一対の導電層１２は、それぞれシリコン層１２ａおよびシリサイド層１２ｂを含んで構成されシリサイド層１２ｂが対向配置されている。一対の導電層１４は、それぞれシリコン層１４ａおよびシリサイド層１４ｂを含んで構成されシリサイド層１４ｂが対向配置されている。一対の導電層１６は、それぞれシリコン層１６ａおよびシリサイド層１６ｂを含んで構成されシリサイド層１６ｂが対向配置されている。
【００３８】
電荷トラップ積層膜１８は、積層体２を覆うように形成されている。電荷トラップ積層膜１８は、導電層４の一側面と、一方の導電層（６、８、１０、１２、１４、１６）の側面に沿って上下方向に延設されている。また、電荷トラップ積層膜１８は、導電層４の他側面と、一対の他方の導電層（６、８、１０、１２、１４、１６）の側面に沿って上下方向に延設されている。
【００３９】
電荷トラップ積層膜１８は、導電層（４、６、８、１０、１２、１４、１６）の直側面側から外方にかけて絶縁膜、電荷トラップ膜、絶縁膜の順に形成されており、これにより電荷トラップ膜が絶縁膜間に挟まれた構造をなしている。電荷トラップ膜は例えばシリコン窒化膜により形成され、この電荷トラップ膜を挟む絶縁膜は例えばシリコン酸化膜により構成される。すなわち、電荷トラップ積層膜１８にはＯＮＯ膜（酸化膜、窒化膜、酸化膜による積層膜）が用いられる。電荷トラップ積層膜１８は、特に例えば中間層（例えばシリコン窒化膜）に電荷（電子）を捕捉（トラップ）し蓄積する電荷蓄積層として機能する。
【００４０】
局所選択ゲート電極ＣＳＧの両脇、選択ゲート電極ＳＧＤ、ＳＧＳの両脇には、ソース／ドレインとなる拡散層１ｃが形成されている。選択ゲート電極ＳＧＤの脇の拡散層１ｃの直上にはビット線コンタクトＣＢが形成されており、当該ビット線コンタクトＣＢの上にはビット線ＢＬが形成される。選択ゲート電極ＳＧＳの脇の拡散層１ｃの直上にはソース線コンタクトＣＳが形成されている。
【００４１】
ｎ−半導体層２２が、各積層体２の左側方、上方、右側方に渡り、各メモリセルゲート電極ＭＧと対向して連続形成されている。このｎ−半導体層２２は、積層体２および電荷トラップ積層膜１８を覆うように形成されているが、選択ゲート電極ＳＧＤ、ＳＧＳの上方位置において一部分断されている。具体的には、ｎ−半導体層２２は、ビット線コンタクトＣＢが接触する半導体基板１の上面に一部構造的に接触するように形成されている。
【００４２】
ｎ−半導体層２２は、複数の積層体２の上面および側面を渡って連続して形成され、複数の積層体２に接触した電荷トラップ積層膜１８の外側面に沿って形成されている。ｎ−半導体層２２は、ソース線コンタクトＣＳが接触する半導体基板１の上面に一部構造的に接触するように形成されている。ｎ−半導体層２２が積層体２の側壁に沿う側壁膜は、積層体２の上方に位置するｎ−半導体層２２、半導体基板１上に沿うｎ−半導体層２２よりも厚く形成されている。
【００４３】
これは、後述するように一旦ｎ−半導体層２２ａを信頼性向上のため形成してから本来の機能膜を形成するためのものであり、ｎ−半導体層２２は第２活性領域として機能する。拡散層１ｃは、複数の積層体２間において半導体基板１の表層に位置して形成されているが、ｎ−半導体層２２は、この拡散層１ｃの上面に接触して構成される。
【００４４】
ここで、各ゲート電極を構成する導電層の厚さと、導電層間に介在する絶縁層の厚さについて説明する。導電層の厚さの関係は、導電層１６が導電層４より薄く、導電層（６、８、１０、１２、１４）が導電層１６より薄く形成されている。導電層６、８、１０、１２、１４は互いにほぼ同一厚さに形成されている。絶縁膜の厚さの関係は、絶縁膜（５、７、１５、１７）が、絶縁膜（９、１１、１３）よりも厚く形成されている。
【００４５】
したがって、ダミーゲート電極ＩＤＧ−メモリセルゲート電極ＭＧ間の距離は、各メモリセルゲート電極ＭＧ−ＭＧ間の距離よりも長い。これは、局所選択ゲート電極ＣＳＧとメモリセルゲート電極ＭＧとの間は耐圧特性確保のため極力離間すると良く、また、上端に位置するメモリセルゲート電極ＭＧ（例えば、ＭＧ3、ＭＧ4）とその上方に位置するｎ−半導体層２２との間も耐圧特性確保のため極力離間すると良い。ｎ−半導体層２２はチャネル、第２活性領域として機能するが、ｎ−半導体層２２に流れる電荷移動特性を良好に確保しつつ、ゲート電極ＣＳＧ−ＭＧ間の距離やゲート電極ＭＧとその上方に位置するｎ−半導体層２２との間の距離を離間して構成すると良い。
【００４６】
図６は、図４のＢ−Ｂ線に沿う断面構造を模式的に示している。この図６に示すように、半導体基板（例えばｐ型のシリコン基板）１の表層には、ウェル（深層側から表層に向けてｎウェル１ａ、ｐウェル１ｂ）が形成されている。半導体基板１の表層のｐウェル１ｂには素子分離溝１ｄが形成されており、当該素子分離溝１ｄ内には素子分離膜２３が構成されている。この素子分離膜２３は例えばシリコン酸化膜により構成されている。素子分離膜２３は、その上面が半導体基板１の上面より下方に位置している。
【００４７】
半導体基板１の上面は、その活性領域１ｅ（第１活性領域に相当）となる部分が素子分離膜２３の上面より上方に突出して構成されている。半導体基板１の活性領域１ｅは、その上面および側面がゲート絶縁膜３により覆われており、局所選択ゲート電極ＣＳＧがこの上を渡って構成されている。
【００４８】
電気的構成については以下の特徴的な構成を備える。すなわち、図３の電気的構成および図５の断面構造に示すように、メモリセルゲート電極ＭＧは、局所選択ゲート電極ＣＳＧの上方に位置して逆Ｕ字状に配列されている。各メモリセルゲート電極ＭＧ（ＭＧ0〜ＭＧ3、ＭＧ4〜ＭＧ7間など）は互いに同一間隔に設定されている。このように構成すれば、互いに隣接するメモリセルトランジスタＭＴの特性をほぼ同一特性に保つことができる。
【００４９】
また、メモリセルゲート電極ＭＧと局所選択ゲート電極ＣＳＧとの間には、ダミーゲート電極ＩＤＧが構成されている。このダミーゲート電極ＩＤＧは、局所選択ゲート電極ＣＳＧ（例えばＣＳＧＴ0）と、メモリセルゲート電極ＭＧ（例えばＭＧ0、ＭＧ7）との間に介在して設けられることで、当該局所選択ゲート電極ＣＳＧおよびメモリセルゲート電極ＭＧに印加電圧が互いに異なることにより生じる電界相互作用を極力緩和し外来ノイズを低減する効果を奏する。
【００５０】
また、ダミーゲート電極ＩＤＧは、制御回路ＣＣから所定電圧が印加されることで、局所選択ゲート電極ＣＳＧおよびメモリセルゲート電極ＭＧ0の側面にそれぞれ対向するｎ−半導体層２２を通じて安定して電荷を移動させることができる。
【００５１】
さらに、ダミーゲート電極ＩＤＧと当該ダミーゲート電極ＩＤＧの上方に隣接するメモリセルゲート電極ＭＧとの間の距離は、複数のメモリセルゲート電極ＭＧ間の距離よりも長く設定されているため、耐圧特性を保持しながらｎ−半導体層２２に流れる電荷移動特性を安定化できる。
【００５２】
積層体２の上端に位置するメモリセルゲート電極ＭＧ（ＭＧ3、ＭＧ4）とその上方を渡るｎ−半導体層２２との間に介在してダミーゲート電極ＩＤＧ2が構成されているため、積層体２の上方を渡るｎ−半導体層２２にメモリセルゲート電極ＭＧ（ＭＧ3、ＭＧ4）から与えられる電界の影響を極力抑制しながら、積層体２の上方を渡るｎ−半導体層２２を通じて安定して電荷を移動させることができる。
【００５３】
このダミーゲート電極ＩＤＧ2の導電層１６とその下に位置するメモリセルゲート電極ＭＧの導電層１４との間の距離は、複数のメモリセルゲート電極ＭＧ−ＭＧ間の距離よりも長く設定されているため、耐圧特性を保持しながらｎ−半導体層２２に流れる電荷移動特性を安定化できる。
【００５４】
図７は、メモリセルの書込動作／読出動作／消去動作時における各電気的構成に印加する電圧を示している。例えば、ワード線ＷＬ4を通じてメモリセルトランジスタＭＴ4にデータを書込み／読出す場合、また、ブロック消去する場合を例に挙げて説明する。
【００５５】
この図７に示すように、書込処理時においては、制御回路ＣＣは局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7にオン電圧ＶＳＧを印加すると共に選択ゲート電極ＳＧＤ、ＳＧＳにオン電圧ＶＳＧを印加し、局所選択ゲート電極ＣＳＧ0にオフ電圧となる０Ｖを印加する。すると、局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7の両脇の拡散層１ｃ−１ｃ間にチャネルが形成される。
【００５６】
また、制御回路ＣＣは非書込選択ワード線ＷＬ0〜ＷＬ3、ＷＬ5〜ＷＬ7にパス電圧Ｖｐａｓｓを印加しつつ書込選択ワード線ＷＬ4に高電圧となる書込電圧Ｖｐｇｍを印加する。
【００５７】
この場合、局所選択ゲート電極ＣＳＧ0がオフしているため、データ書込時に実質的な活性領域となる半導体領域は、局所選択ゲート電極ＣＳＧ0を含む積層体２に覆われるｎ−半導体層２２（第２活性領域）、選択ゲート電極ＳＴＤ、局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7の下および両脇の半導体基板１の表層領域（第１活性領域１ｅ）となっている。すなわち、導電層１４（ワード線ＷＬ4）がｎ−半導体層２１と対向して挟まれた電荷蓄積層２０には電荷が注入されることになりデータを書込むことができる。
【００５８】
また、読出処理時においては、制御回路ＣＣは、局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7にオン電圧ＶＳＧを印加すると共に選択ゲート電極ＳＧＤ、ＳＧＳにオン電圧ＶＳＧを印加し、局所選択ゲート電極ＣＳＧ0にオフ電圧となる０Ｖを印加する。すると、局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7の両脇の拡散層１ｃ−１ｃ間にチャネルが形成される。
【００５９】
また、制御回路ＣＣは非読出選択ワード線ＷＬ0〜ＷＬ3、ＷＬ5〜ＷＬ7に読出電圧Ｖｒｅａｄを印加しつつ読出対象ワード線ＷＬ4に読出対象電圧Ｖｗｌ（＜Ｖｒｅａｄ）を印加する。この場合、局所選択ゲート電極ＣＳＧ0がオフしているため、データ読出時に実質的な活性領域となる半導体領域は、前述と同様に局所選択ゲート電極ＣＳＧ0を含む積層体２に覆われるｎ−半導体層２２（第２活性領域）、選択ゲート電極ＳＴＤ、局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7の下および両脇の半導体基板１の表層領域（第１活性領域１ｅ）となっている。
【００６０】
制御回路ＣＣが読出対象ワード線ＷＬ4に読出対象電圧Ｖｗｌを印加し、その他のワード線ＷＬ0〜ＷＬ3、ＷＬ5〜ＷＬ7に読出電圧Ｖｒｅａｄを印加しているため、読出対象ワード線ＷＬ4付近における電荷蓄積層２０の蓄積電荷の影響によって活性領域内の電圧低下度合が変化する。制御回路ＣＣは、読出対象ワード線ＷＬ4付近の電圧低下度合を検出することで、メモリセルトランジスタＭＴ4に記憶されているデータを読出すことができる。
【００６１】
消去処理時には、制御回路ＣＣは図７に示す電圧（Ｆｌｇはフローティング、Ｖｅｒａは消去電圧）をｐウェル１ｂに印加する。制御回路ＣＣは局所選択ゲート電極ＣＳＧ1〜ＣＳＧ7の印加電位をフローティング状態とするため、電荷トラップ積層膜１８に蓄積される電荷が、ｎ−半導体層２２、ｐウェル１ｂを通じて放出されることになる。
【００６２】
上記構造の製造方法について図８〜図２０を参照しながら説明する。なお、以下の製造方法の説明では、ロウ駆動回路ＲＤ内の高電圧トランジスタ、低電圧トランジスタなどの各種周辺トランジスタＴｒＰも同時に形成するため、この説明も行う。尚、以下の説明では、前述説明で各構造膜に付した符号と同一機能を有する部分については、同一または類似の符号を付して説明を行う。
【００６３】
また、以下の説明では、（ａ）を付した図面では、選択ゲート電極ＳＧＤ、局所セル群選択ゲート電極ＣＳＧおよびその上方構造の断面を示し、（ｂ）を付した図面では、局所選択ゲート電極ＣＳＧおよびワード線ＷＬに沿う断面構造を示し、（ｃ）を付した図面では、周辺トランジスタＴｒＰの構造断面を模式的に示す。
【００６４】
まず図８に示すように、半導体基板１の表層にｎウェル１ａ、ｐウェル１ｂを順に形成した後、半導体基板１内に素子分離溝１ｄを形成し、当該素子分離溝１ｄ内に素子分離膜２３を埋込み形成する。この場合、素子分離膜２３の上面を半導体基板１の上面に面一に形成しても良いし、その上面を半導体基板１の上面から上方に突出するように形成しても上面から下方に位置するように形成しても良い。
【００６５】
次に、図９（ａ）〜図９（ｃ）に示すように、半導体基板１の上面上に、ゲート絶縁膜３ａをシリコン酸化膜により形成し、次に例えば非晶質シリコンを堆積することでシリコン膜（導電膜）４ａを堆積する。
【００６６】
このシリコン膜４ａ（最下層導電膜）は、例えば後に形成するシリコン膜（６ａ、８ａ、１０ａ、１２ａ、１４ａ：導電膜）よりも厚く、局所選択トランジスタＣＳＧＴ、選択ゲート電極ＳＧＤ、ＳＧＳの基層として形成される。次に、シリコン膜４ａの上面上に、絶縁膜（５ａ、７ａ、９ａ、１１ａ、１３ａ、１５ａ、１７ａ）と、メモリセルゲート電極ＭＧの基層となるシリコン膜（６ａ、８ａ、１０ａ、１２ａ、１４ａ）とを例えばＣＶＤ法によって交互に積層する。
【００６７】
次に、図１０（ａ）〜図１０（ｃ）に示すように、シリコン膜（６ａ、８ａ、１０ａ、１２ａ、１４ａ）、絶縁膜（５ａ、７ａ、９ａ、１１ａ、１３ａ、１５ａ、１７ａ）による積層体２ａを、ワード線ＷＬ方向に沿って当該ワード線ＷＬ方向に交差する方向に分断し複数の積層体２ａの側壁を露出するように形成する。
【００６８】
次に、図１１（ａ）〜図１１（ｃ）に示すように、複数の積層体２ａの側壁に沿って保護膜２４を形成する。この保護膜２４は、酸化膜またはシリコン窒化膜により形成すると良い。
【００６９】
次に、図１２（ａ）〜図１２（ｃ）に示すように、複数の積層体２ａの両脇にｎ型不純物をイオン注入する。なお、この不純物導入領域は、後の熱処理によって拡散層１ｃが形成される。
【００７０】
次に、図１３（ａ）〜図１３（ｃ）に示すように、リソグラフィおよび異方性エッチング処理をすることで、保護膜２４、複数の積層体２ａのそれぞれに対し溝状に穴部２５を形成する。この穴部２５は、シリコン層４ａの上面に達するまで形成される。
【００７１】
次に、図１４（ａ）〜図１４（ｃ）に示すように、穴部２５内に金属（例えばプラチナ、パラジウム、コバルト、ニッケルなど）を形成し熱処理することで、各シリコン膜（４ａ、６ａ、８ａ、１０ａ、１２ａ、１４ａ、１６ａ）の側面の露出部分に当該金属のシリサイド層（４ｂ、６ｂ、８ｂ、１０ｂ、１２ｂ、１４ｂ、１６ｂ）を形成し、余分な金属を除去処理する。
【００７２】
次に、図１５（ａ）〜図１５（ｃ）に示すように、穴部２５内に層間絶縁膜２０を埋込み形成し、保護膜２４の上面上および複数の積層体２ａ間に積層された余分な層間絶縁膜２０の一部を除去処理する。このとき、層間絶縁膜２０は各積層体２ａの両脇にスペーサ状に残留する。次に、層間絶縁膜２０および保護膜２４を剥離する。この剥離処理にはウェットエッチング処理を適用する。この場合、層間絶縁膜２０の上部の一部が除去処理されるようになる。
【００７３】
次に、図１６（ａ）〜図１６（ｃ）に示すように、積層体２ａの側面上、上面上に沿って当該積層体２ａを覆うように電荷トラップ積層膜１８を形成する。この場合、例えばＣＶＤ法、ＡＬＤ法などを適用してシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成することで電荷トラップ積層膜１８を形成する。
【００７４】
次に、図１７（ａ）〜図１７（ｃ）に示すように、電荷トラップ積層膜１８の上に、一旦ｎ−半導体層２２ａを信頼性向上のため堆積し、ｎ−半導体層２２ａを例えばＲＩＥ法により異方性エッチング処理することで、積層体２の両脇に位置する半導体基板１の拡散層１ｃの上面を露出させる。
【００７５】
次に、図１８（ａ）〜図１８（ｃ）に示すように、ｎ−半導体層２２ａ上にｎ−半導体層２２を本来の機能膜として例えばＣＶＤ法により積層する。すると、ｎ−半導体層２２が露出した半導体基板１の拡散層１ｃの上面に接触する。
【００７６】
次に、図１９（ａ）〜図１９（ｃ）に示すように、リソグラフィ法およびＲＩＥ法を用いてｎ−半導体層２２を選択的にエッチング処理する。このエッチング処理領域は、各セルユニットＵＣ間の分断領域、および、セルユニットＵＣの選択ゲート電極ＳＧＤの上方中央部からビット線コンタクトＣＢ側の形成領域、選択ゲート電極ＳＧＳの上方中央部からソース線コンタクトＣＳ側の形成領域、とする。この領域においてｎ−半導体層２２を除去処理する。
【００７７】
図１９（ｄ）は、各積層体２の分断領域の断面をワード線ＷＬ方向に沿って模式的に示している。
上述した工程を適用すると、半導体基板１内に素子分離膜２３を埋込んで数工程を経た後、ｎ−半導体層２２を堆積し、当該ｎ−半導体層２２をパターンニングしているため、図１９（ｄ）に示すように、拡散層１ｃとｎ−半導体層２２との間に合わせずれを生じることもある。しかし、素子分離膜２３の上面が拡散層１ｃの上面よりも低くなっている場合には、ｎ−半導体層２２と拡散層１ｃの上部側面とが接触するようになり、接触面積を拡大でき接触抵抗を低減できる。
【００７８】
次に、上記構造上に層間絶縁膜（図示せず）を堆積した後、図２０（ａ）〜図２０（ｃ）に示すように、ビット線コンタクトＣＢの形成領域に貫通穴を拡散層１ｃの上面に通ずるように形成し、この前後、または、これと同時に、周辺回路領域の周辺ゲート電極（導電膜４）の上面に通ずる貫通穴を形成する。その後、貫通穴にビット線コンタクトＣＢ、ソース線コンタクトＣＳ、周辺回路ＰＣ領域のトランジスタＴｒＰのゲート電極（導電膜４）の上部に接触させるように周辺回路のヴィアプラグＣＰをそれぞれ形成する。このようにして、セルユニットＵＣおよび周辺回路領域の周辺トランジスタＴｒＰを形成できる。この後の工程は、本実施形態の特徴部分とは関係しないためその説明を省略する。
【００７９】
本実施形態によれば、局所選択ゲート電極ＣＳＧの形成領域に複数個のメモリセルゲート電極ＭＧを積層して形成できるため、平面方向の集積度を向上できる。また、局所選択ゲート電極ＣＳＧが、周辺回路ＰＣからオンオフ制御されることにより、半導体基板１の表層の第１活性領域を通じてチャネルを形成する場合と、積層体２を覆うｎ−半導体層２２による第２活性領域を通じてチャネルを形成する場合とに分けて、局所セル群メモリセルトランジスタ（ＭＴ0〜ＭＴ7、ＭＴ8〜ＭＴ15、ＭＴ16〜ＭＴ23、ＭＴ24〜ＭＴ31、ＭＴ32〜ＭＴ39、ＭＴ40〜ＭＴ47、ＭＴ48〜ＭＴ55、ＭＴ56〜ＭＴ63）を選択的に制御することができる。
【００８０】
したがって、局所選択ゲート電極ＣＳＧが、メモリセルトランジスタＭＴを部分的に選択（例えばメモリセルトランジスタＭＴ0〜ＭＴ7）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ8〜ＭＴ63）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴのゲート電極（ワード線ＷＬ）に高電圧を与える必要がなくなる。したがって、非選択メモリセルゲート電極ＭＧに不要な書込電圧、読出電圧などを毎回印加する必要がなくなり、例えば書込時の書換可能回数を実質的に増すことができる。プログラムディスターブ、リードディスターブの諸問題に対処することができ、メモリセルアレイＡｒの耐ストレス性を向上できる。
【００８１】
局所選択ゲート電極ＣＳＧは、一対の選択ゲート電極ＳＧＤ−ＳＧＳ間に複数設けられており、各局所選択ゲート電極ＣＳＧの上方には同一構造で複数のメモリセルトランジスタＭＴのゲート電極ＭＧが離間して逆Ｕ字状に形成されているため、Ｙ方向に構造周期性を保持できる。これにより、製造時にリソグラフィ法によるパターン周期性を極力確保でき、集積度を向上できる。
【００８２】
選択ゲート電極ＳＧＤ、ＳＧＳの上方においても、ダミートランジスタＤＭ（ＤＭ0〜ＤＭ7、ＤＭ8〜ＤＭ15）のゲート電極が各局所選択ゲート電極ＣＳＧの上方の構造と同一構造で構成されているため、Ｙ方向に構造の周期性を保持することができ、リソグラフィ法によるパターン周期性を極力確保でき、集積度を向上できる。
【００８３】
また、周辺トランジスタＴｒＰが、積層体２の導電層（４、６、８、１０、１２、１４、１６）をコンタクトプラグＣＰにより互いに電気的に導通接続することによってほぼ同電位となるゲート電極を備えて構成されている。このため、メモリセル領域Ｍの構造を形成するときに、ほぼ同一工程を適用して周辺回路領域の周辺トランジスタＴｒＰを形成でき、製造工程数の削減に繋がる。
【００８４】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
ゲート電極ＭＧ−ＩＤＧ、ＩＤＧ2−ＭＧ間の距離が、ゲート電極ＭＧ−ＭＧ間の距離よりも長く設定されている実施形態を示したが、絶縁層（５、７、９、１１、１３、１５、１７）を適宜同一膜厚として、各ゲート電極間の距離を同一距離に設定しても良い。これにより、各ゲート電極ＭＧ−ＭＧ、ＭＧ−ＩＤＧ、ＩＤＧ2−ＭＧ間に対向した半導体層２２の電荷移動特性を同一特性にできる。
【００８５】
局所選択ゲート電極ＣＳＧ−ＣＳＧ間の拡散層１ｃを形成しなくても良い。なお拡散層１ｃが形成されていた方がキャリアの移動度が大きくなるため必要に応じて形成すると良い。各メモリセルゲート電極ＭＧの縦方向脇に拡散層を形成した形態に適用しても良い。ダミートランジスタＤＭは必要に応じて設ければ良い。ダミーゲート電極ＩＤＧ、ＩＤＧ2は必要に応じて設けると良い。
【符号の説明】
【００８６】
図面中、１は半導体基板、２は積層体、３はゲート絶縁膜、４、６、８、１０、１２、１４、１６は導電層、５、７、９、１１、１３、１５、１７は絶縁層、１８は電荷トラップ積層膜（電荷蓄積層）、２０は層間絶縁膜（埋込絶縁膜）、２２、２２ａはｎ−半導体層（第２活性領域）、２４は保護膜、ＭＧはメモリセルゲート電極、ＭＴはメモリセルトランジスタ（局所メモリセルトランジスタ）、ＳＧＤ、ＳＧＳは選択ゲート電極、ＤＭはダミートランジスタ、ＣＳＧは局所セル群選択ゲート電極、ＩＤＧ、ＩＤＧ2はダミーゲート電極、ＣＳＧＴは局所セル群選択ゲートトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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