(57)【要約】      （修正有）【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。【選択図】図３
2011204734.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域および周辺回路領域のそれぞれにトランジスタを含む回路素子が形成された不揮発性半導体記憶装置であって、
前記回路素子は、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、ゲルマニウム（Ｇｅ）を含む下層導体膜およびシリコン（Ｓｉ）を含みゲルマニウムを含まない上層導体膜の積層構造からなり少なくとも上面部が金属との反応により金属反応層として形成された第２の導電膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第２の導電膜の下層導体膜は、ゲルマニウム膜により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記第２の導電膜の下層導体膜は、ゲルマニウムとシリコンとを含む膜からなり、上面側から下面側に向かってゲルマニウムの含有量が多くなるように組成比が変化された状態に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置において、
前記周辺回路領域の前記回路素子として形成された容量性素子を有し、
前記容量性素子は、
前記半導体基板と前記第１の絶縁膜を介して対向する前記第１の導電膜とにより構成される第１の容量素子部、および前記第１の導電膜と前記第２の絶縁膜を介して対向する前記第２の導電膜とにより構成される第２の容量素子部の少なくとも一つを含む構成とされることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にゲルマニウムを含んだ下層導体膜を形成する工程と、
前記半導体基板のメモリセル領域および周辺回路領域のうち前記周辺回路領域の前記下層導体膜および前記第２の絶縁膜を加工して前記第１の導電膜を露出させる工程と、
前記第１の導電膜を露出させる工程の後、前記下層導体膜上にシリコンを含みゲルマニウムを含まない上層導体膜を形成する工程と、
前記上層導体膜上に金属膜を形成して熱処理を行うことで前記下層導体膜および前記上層導体膜に金属反応層を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体と金属の反応層を備える構成の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリにおいては、集積度が高くなるにしたがってメモリセルの面積が小さくなり、ワード線の抵抗値増大を抑制するために上層にシリサイド層などを形成して低抵抗化を図っている。この場合、ワード線を構成する多結晶シリコン膜の上面を露出させて金属膜を形成し、熱処理を行うことで金属と反応させてシリサイド層を形成する。
【０００３】
例えば特許文献１には、ＮＡＮＤ型フラッシュメモリなどの半導体装置に対して、多結晶シリコン膜と金属膜との反応により形成されるシリサイド層の膜厚の制御性を高めるようにした製造方法が提案されている。
【０００４】
しかしながら特許文献１では、ＮＡＮＤ型フラッシュメモリのメモリセル領域について得られるシリサイド層の幅寸法を制御することによりその膜厚が適正化できることが示されているものの、一般にメモリセル領域とはパターン寸法の異なる周辺回路領域でも、適正な膜厚のシリサイド層を形成できるか明らかではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−０９８５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセル領域および周辺回路領域の両者においてシリサイド成長量を制御することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板のメモリセル領域および周辺回路領域のそれぞれにトランジスタを含む回路素子が形成された不揮発性半導体記憶装置であって、前記回路素子は、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の導電膜と、前記第１の導電膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、ゲルマニウム（Ｇｅ）を含む下層導体膜およびシリコン（Ｓｉ）を含みゲルマニウムを含まない上層導体膜の積層構造からなり少なくとも上面部が金属との反応により金属反応層として形成された第２の導電膜とを備えたところに特徴を有する。
【０００８】
本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にゲルマニウムを含んだ下層導体膜を形成する工程と、前記半導体基板のメモリセル領域および周辺回路領域のうち前記周辺回路領域の前記下層導体膜および前記第２の絶縁膜を加工して前記第１の導電膜を露出させる工程と、前記第１の導電膜を露出させる工程の後、前記下層導体膜上にシリコンを含みゲルマニウムを含まない上層導体膜を形成する工程と、前記上層導体膜上に金属膜を形成して熱処理を行うことで前記下層導体膜および前記上層導体膜に金属反応層を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、メモリセル領域および周辺回路領域の両者においてシリサイド成長量を制御することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る電気的構成を示すブロック図
【図２】（ａ）はメモリセル領域のトランジスタの平面レイアウトパターン、（ｂ）は周辺回路領域のトランジスタの平面レイアウトパターンを模式的に示す図
【図３】（ａ）は図２（ａ）中切断線３Ａ−３Ａで示す部分、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分、（ｃ）は図２（ｂ）中切断線３Ｃ−３Ｃで示す部分の模式的な縦断側面図であり、（ｄ）は周辺回路領域のキャパシタの模式的な縦断側面図
【図４】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その１）
【図５】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その２）
【図６】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その３）
【図７】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その４）
【図８】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その５）
【図９】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その６）
【図１０】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その７）
【図１１】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その８）
【図１２】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その９）
【図１３】第１の実施形態の変形例にかかる製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図
【図１４】本発明の第２の実施形態にかかる製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その１）
【図１５】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その２）
【図１６】製造工程の一段階における図３（ａ）〜（ｄ）に対応する部分の模式的な縦断面図（その３）
【発明を実施するための形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態として、ＮＡＮＤ型フラッシュメモリ装置に適用した場合について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に形成され、周辺回路ＰＣは周辺回路領域Ｐ内に形成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）直列接続されたメモリセルトランジスタＭＴとからなる。
【００１４】
これらセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、図１には、説明の簡略化のため１つのブロックのみを示している。
【００１５】
周辺回路領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置形成されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプにより構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００１６】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックを選択する選択信号ＳＥＬを出力する。昇圧回路ＢＳは、外部から駆動電圧が供給され、これを昇圧して転送ゲート線ＴＧを介して転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳおよびＷＴにゲート電圧を与える。
【００１７】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴに対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴとから構成されている。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、ワード線転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬにそれぞれ接続されている。
【００１９】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通に接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通に接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００２０】
メモリセルトランジスタＭＴは、行方向に配列された複数のセルユニットＵＣの対応するゲート電極同士がワード線ＷＬにより共通に接続されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され、昇圧回路ＢＳに接続されている。センスアンプＳＡは、各ビット線ＢＬに接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２１】
次に、上記電気的構成の平面的なレイアウトパターンについて図２（ａ）、（ｂ）を参照して説明する。図２（ａ）はメモリセル領域の一部として、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを示す平面図である。
【００２２】
半導体基板としてのシリコン基板１に、素子分離のためにＳＴＩ（shallow trench isolation）構造を採用した素子分離絶縁膜２が図２中列方向に沿って複数本形成され、行方向に所定間隔で配置され、これにより活性領域３が分離形成されている。メモリセルトランジスタＭＴの各ゲート電極ＭＧを接続するワード線ＷＬは、活性領域３と直交するように図２中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線ＳＧＬＤは、ワード線ＷＬに隣接する位置に図２中行方向に沿って形成されている。
【００２３】
一対の選択ゲート線ＳＧＬＤ間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＭＴの各ゲート電極ＭＧが形成され、選択ゲート線ＳＧＬＤと交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００２４】
図２（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。周辺回路領域に形成されるトランジスタとしては、図１の構成で説明した転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに加えて、図示しない低電圧トランジスタがある。これらの周辺トランジスタＰＴは、平面レイアウトではほぼ同じパターンに形成されている。
【００２５】
これらの周辺トランジスタＰＴにおいては、シリコン基板１にＳＴＩ構造を採用した素子分離絶縁膜２ａが矩形状をなす活性領域３ａを囲うように形成されており、他の周辺トランジスタＰＴの活性領域３ａとの間が素子分離絶縁膜２ａによって分離されている。ゲート電極ＰＧは、活性領域３ａを横切って縁部に位置する素子分離絶縁膜２ａに架け渡されるように形成されている。また、図２（ｂ）には示していないが、周辺回路領域には、同様にして作りこまれる回路素子として容量性素子や抵抗素子などがある。
【００２６】
図３（ａ）〜（ｃ）は、それぞれ図２（ａ）、（ｂ）中切断線３Ａ−３Ａ、３Ｂ−３Ｂ、３Ｃ−３Ｃで切断した場合の模式的な縦断側面図である。図３（ａ）は、メモリセル領域のメモリセルトランジスタＭＴのワード線ＷＬに沿って活性領域３を横切るように切断している。図３（ｂ）は、メモリセル領域の活性領域３に沿ってメモリセルトランジスタＭＴのゲート電極ＭＧの部分を横切るように切断している。図３（ｃ）は、周辺トランジスタＰＴのゲート電極ＰＧを横切るように切断している。また、図３（ｄ）は、周辺回路領域の回路素子として形成される容量性素子Ｃａｐの模式的な縦断側面図を示している。
【００２７】
メモリセル領域の概略的構成を示す図３（ａ）、（ｂ）において、シリコン基板１の表層部分にはトレンチ１ｄが形成され、そのトレンチ１ｄ内に素子分離絶縁膜２が埋め込まれている。これにより、シリコン基板１の表層部に、素子分離絶縁膜２により分離された活性領域３が形成されている。活性領域３の上面には第１の絶縁膜であるゲート絶縁膜４が形成されている。ゲート絶縁膜４の上面にメモリセルトランジスタＭＴの各ゲート電極ＭＧが形成されている。
【００２８】
各ゲート電極ＭＧは、所定間隔で形成されており、それらの間のシリコン基板１の表層部にはソース／ドレイン領域に相当する不純物拡散領域１ａが形成されている。ゲート電極ＭＧは、複数の膜の積層構造であり、ゲート絶縁膜４の上面に、第１の導電膜５、第２の絶縁膜である電極間絶縁膜６、第２の導電膜を構成する下層導体膜７、酸化膜８および上層導体膜９を順次積層した構成である。第１の導電膜５は浮遊ゲート電極として機能し、第２の導電膜を構成する下層導体膜７および上層導体膜９は制御ゲート電極すなわちワード線ＷＬとして機能する。
【００２９】
第１の導電膜５は、多結晶シリコン膜あるいは非晶質シリコン膜などの導電膜により形成されている。電極間絶縁膜６は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などにより形成されている。下層導体膜７は、下側にゲルマニウム（Ｇｅ）膜７ａ、上側にゲルマニウムの金属反応層からなるジャーマナイド膜７ｂが積層された構成である。ジャーマナイドを形成する金属は例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）などである。酸化膜８は製造工程上で形成されるごく薄い絶縁膜である。上層導体膜９は多結晶シリコン膜を金属と反応させて形成したシリサイド膜である。
【００３０】
また、図３（ａ）に示しているように、素子分離絶縁膜２は、その上面の高さが第１の導電膜５の中間部位程度となるように形成されている。電極間絶縁膜６は第１の導電膜５の上面および側面に沿うと共に素子分離絶縁膜２の上面に沿うように形成されている。下層導体膜７は、第１の導電膜５の間の低くなった素子分離絶縁膜２が落とし込まれた部分を埋めるように形成されている。
【００３１】
また、ゲート電極ＭＧ−ＭＧ間には、図３（ｂ）に示しているように、ＴＥＯＳ（tetraethyl orthosilicate）酸化膜などの第１の層間絶縁膜１０が埋め込み形成されている。第１の層間絶縁膜１０は、ゲート電極ＭＧの上層導体膜９の中間部位程度の高さまで形成されている。そして、その上部にさらに上層導体膜９および第１の層間絶縁膜１０を覆うようにシリコン酸化膜などからなる第２の層間絶縁膜１１が形成されている。
【００３２】
次に、図３（ｃ）に示す周辺回路領域の周辺トランジスタＰＴのゲート電極ＰＧ部分について説明する。周辺回路領域においては、シリコン基板１の表層部分にはトレンチ１ｅが形成され、そのトレンチ１ｅ内に素子分離絶縁膜２ａが埋め込まれている。これにより、シリコン基板１には、表層部が素子分離絶縁膜２ａにより島状に分離された活性領域３ａが設けられている。活性領域３ａの上面にはゲート絶縁膜４が形成され、その上面に図２（ｂ）にも示したように、活性領域３ａを横切って素子分離絶縁膜２ａに掛け渡されるように周辺トランジスタＰＴのゲート電極ＰＧが形成されている。尚、高電圧トランジスタの場合には、ゲート絶縁膜４に代えて膜厚の厚いゲート絶縁膜が形成される。
【００３３】
ゲート電極ＰＧの両側のシリコン基板１の活性領域３ａには、表層部にソース／ドレイン領域となるＬＤＤ（lightly doped drain）構造を形成する不純物拡散領域１ｂ、１ｃが形成されている。ゲート電極ＰＧは、複数の膜の積層構造であり、ゲート絶縁膜４の上面に、第１の導電膜５、電極間絶縁膜６、ゲルマニウム膜７ａ、酸化膜８および上層導体膜９を順次積層した構成である。ゲート電極ＰＧにおいては、ゲート電極ＭＧにおける下層導体膜７に相当する構成としてゲルマニウム膜７ａの一層で構成されている。また、上層導体膜９は、下側が多結晶シリコン膜９ａ、上側がシリサイド膜９ｂからなる二層の膜構成である。
【００３４】
そして、ゲート電極ＰＧの中央部には、ゲルマニウム膜７ａ、電極間絶縁膜６を除去する開口６ａが形成され、上層導体膜９の多結晶シリコン膜９ａが開口６ａを介して第１の導電膜５の途中の深さまで達するように形成され、第１の導電膜５と多結晶シリコン膜９ａとが実質的に電気的に導通した状態とされている。酸化膜８は開口６ａを形成する工程の後に行われる酸処理で形成されたものである。
【００３５】
なお、図３（ａ）、（ｂ）に図示はしていないが、メモリセル領域にはゲート電極ＭＧの他に図１、図２で示した選択ゲートトランジスタが形成されており、その選択ゲート電極は、上記したゲート電極ＰＧと同様に、電極間絶縁膜６に開口が形成されて、同様にして第１の導電膜５と多結晶シリコン膜９ａとが電気的に導通した状態とされている。
【００３６】
次に、図３（ｄ）において、周辺回路領域に形成される容量性素子Ｃａｐは、同じく素子分離絶縁膜２ａによりシリコン基板１の表層部を矩形島状に分離した活性領域３ａに形成されている。ゲート電極ＰＧとほぼ同様の膜構成で、シリコン基板１の活性領域３ａの上面に、ゲート絶縁膜４、第１の導電膜５、電極間絶縁膜６、ゲルマニウム膜７ａ、酸化膜８、上層導体膜９を構成する多結晶シリコン膜９ａおよびシリサイド膜９ｂを積層した構成である。
【００３７】
容量性素子Ｃａｐは、第１の導電膜５とゲート絶縁膜４を介して対向するシリコン基板１とにより第１の容量部を形成しており、また、第１の導電膜５と電極間絶縁膜６を介して対向するゲルマニウム膜７ａ、多結晶シリコン膜９ａおよびシリサイド膜９ｂ（第２の導電膜）とにより第２の容量部を形成している。また、図示はしていないが、第１の導電膜５にコンタクトを形成するとともに、シリコン基板１並びにゲルマニウム膜７ａ、多結晶シリコン膜９ａおよびシリサイド膜９ｂが積層された第２の導電膜の少なくとも一方にコンタクトを形成することで第１の容量部および／または第２の容量部を容量性素子として機能させるものである。
【００３８】
なお、上記構成は、製造工程の途中段階のものであり、上記構成まで形成した後に、層間絶縁膜１１あるいは１０にコンタクトホールを形成したうえで、コンタクトプラグの形成、さらには配線パターンなどの形成工程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３９】
上記構成において、上層導体膜９、下層導体膜７は同じ加工工程で同時にシリサイド膜９、９ｂやジャーマナイド膜７ｂが形成されたものであるが、メモリセル領域と周辺回路領域とのパターンの相違に起因してシリサイド反応の進行あるいはジャーマナイド反応の進行が異なるため、第２の導電膜の膜構成が異なるものとなっている。ここで、下層導体膜７にゲルマニウム膜７ａを用いることなく上層導体膜９と同様の多結晶シリコン膜を用いてシリサイド反応を進行させた場合の問題について、以下に上記構成と対比させて説明する。
【００４０】
一般に、微細パターンのメモリセル領域においては、周辺回路領域よりも多結晶シリコン単位体積当たりの金属の供給量が多くなり、シリサイド反応の速度もメモリセル領域の多結晶シリコンの方が大きくなる傾向がある。これは、多結晶シリコン膜の上部を層間絶縁膜の上面よりも突出するようにしていることや、メモリセル領域でセル間の層間絶縁膜上の金属が隣接する多結晶シリコン膜に供給される量の割合が周辺回路領域の場合よりも多くなることなどパターン寸法の違いに起因する現象である。
【００４１】
すなわち、周辺回路領域のトランジスタのゲート電極に用いる多結晶シリコン膜と金属の量の比を、例えば、１対１とした場合には、メモリセル領域のトランジスタのゲート電極部分では、多結晶シリコンと金属の量の比が１対２程度まで大きくなる。
【００４２】
シリサイドの成長量としては、メモリセル領域では電極間絶縁膜上の多結晶シリコン膜が全てシリサイド化（full silicide）した後、さらにシリサイド成長が進行する場合には、多結晶シリコンが不足してくるため、金属の供給割合がさらに上昇することになる。このため、金属膜側において多結晶シリコンを吸収してしまうことになり、この現象が進行すると、多結晶シリコン膜中にボイドが発生することがある。このような現象を回避するために、メモリセル領域ではシリサイドの成長量を抑制するように金属の量を低減することが望まれる。
【００４３】
ところが、周辺回路領域においてはシリサイドの成長量が小さいため、メモリセル領域に対応してシリサイド形成のための金属の量を低減させると、十分なシリサイドの成長量を得ることが出来なくなり、この結果として多結晶シリコン膜の上部に金属の凝集が起こるおそれが生ずる。これに対し、上記構成においては、シリサイド反応とジャーマナイド反応の速度の違いを利用してメモリセル領域と周辺回路領域でのシリサイド反応の進行の差異を吸収することで、シリサイド反応のみを進行させた場合には、メモリセル領域と周辺回路領域との両者において望ましいシリサイド成長量の確保が難しいという問題を克服している。
【００４４】
次に、上記構成の製造工程について図４〜図１２も参照して説明する。なお、図４〜図１２の各分図（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ図３（ａ）、（ｂ）、（ｃ）、（ｄ）の各分図で示した部分と同じ部分の断面を示している。
まず、図４（ａ）〜（ｄ）に示すように、シリコン基板１の上面にシリコン酸化膜あるいはシリコン酸窒化膜などからなるゲート絶縁膜４を所定膜厚で形成する。続いて、ゲート絶縁膜４の上に第１の導電膜５として多結晶シリコン膜を形成し、その第１の導電膜５の上面に加工用のシリコン窒化膜１２を形成する。
【００４５】
次に、図５（ａ）、（ｃ）、（ｄ）に示すように、メモリセル領域にラインアンドスペースのパターンでトレンチ１ｄを形成すると共に、周辺回路領域に島状に活性領域３ａを形成するためのトレンチ１ｅを形成する。トレンチ１ｄ、１ｅは、フォトリソグラフィ技術により、例えばＲＩＥ（reactive ion etching）法を用いて、シリコン窒化膜１２、第１の導電膜５、ゲート絶縁膜４をエッチングで除去すると共に、シリコン基板１を所定深さまでエッチングして形成される。
【００４６】
続いて、図６（ａ）〜（ｄ）に示すように、上記のようにして形成したトレンチ１ｄ、１ｅ内のそれぞれに素子分離絶縁膜２、２ａを埋め込み形成した後、シリコン窒化膜１２を除去する。素子分離絶縁膜２、２ａは、例えばＴＥＯＳ酸化膜などの堆積系の絶縁膜もしくはポリシラザンなどの塗布膜あるいはその他のＳＯＧ（spin on glass）膜などを用いる。この場合、メモリセル領域の素子分離絶縁膜２は、図６（ａ）に示すように、第１の導電膜５の中間部位程度の高さとなるようにエッチバックで落とし込み加工される。また、周辺回路部の素子分離絶縁膜２ａは、図６（ｃ）、（ｄ）に示すように、第１の導電膜５の上面と略同じ高さになるようにエッチバックで加工される。
【００４７】
次に、図７（ａ）〜（ｄ）に示すように、上記加工した上面に電極間絶縁膜６を形成する。この場合、メモリセル領域の素子分離絶縁膜２は、第１の導電膜５の高さよりも低く落とし込み加工がなされているので、電極間絶縁膜６は、その形状に沿うように形成される。この後、上記の電極間絶縁膜６の上面に第２の導電膜の下層導体膜７としてゲルマニウム膜７ｃをＣＶＤ（chemical vapor deposition）法などにより形成する。
【００４８】
次に、図８（ｃ）に示すように、周辺回路領域のゲート電極ＰＧ部分の中央に対応する位置に部分的に所定幅の開口６ａを形成する。フォトリソグラフィ技術により開口パターンをレジストにより形成し、その後、ＲＩＥ法などによりゲルマニウム膜７ｃおよび電極間絶縁膜６を貫通するようにエッチングすると共に、第１の導電膜５を所定深さまでエッチングする。これは、周辺トランジスタＰＴのように浮遊ゲート電極を用いない構成のトランジスタについて、第１の導電膜５と多結晶シリコン膜９ａとが電気的に導通するように加工するためである。
【００４９】
この後、図９（ａ）〜（ｄ）に示すように、上記構成の上面に多結晶シリコン膜９ｃ、加工用のシリコン窒化膜１３を順次積層形成する。この場合、上記の工程で開口６ａを形成するときに、ＲＩＥ法によるエッチング処理の後に、希フッ酸（ＤＨＦ）を使った処理を実施する関係で、加工後のゲルマニウム膜７ｃの表面および凹部が形成された第１の導電膜５の部分に薄い酸化膜８が形成された状態となっている。
【００５０】
次に、図１０（ｂ）〜（ｄ）に示すように、フォトリソグラフィ技術およびＲＩＥ法によるエッチング技術を用いてゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐのパターニングを行う。まず、メモリセル領域ではゲート電極ＭＧを形成すべくラインアンドスペースのパターンに、また、周辺回路領域ではゲート電極ＰＧや容量性素子Ｃａｐを形成すべく活性領域３ａを横切るようなパターンにフォトレジストを形成する。続いてパターニングされたフォトレジストをマスクとしてシリコン窒化膜１３をエッチングする。さらに、エッチングによりパターニングされたシリコン窒化膜１３をハードマスクとして多結晶シリコン膜９ｃ、酸化膜８、ゲルマニウム膜７ｃ、電極間絶縁膜６、第１の導電膜５を順次エッチングしてゲート絶縁膜４を露出させる。
【００５１】
続いて、メモリセル領域のゲート電極ＭＧおよび周辺回路領域のトランジスタＰＴのゲート電極ＰＧや容量性素子Ｃａｐの脇のシリコン基板１の表層部に、ゲート電極ＭＧ、ＰＧ、および容量性素子Ｃａｐのパターンをマスクとして自己整合的にイオン注入法により不純物イオンを注入し、ソース／ドレイン領域となる不純物拡散領域１ａ、１ｂなどを形成する。
【００５２】
この後、図１１（ｂ）〜（ｄ）に示すように、後酸化工程を経た後に、メモリセル領域のゲート電極ＭＧ間およびゲート電極ＰＧ、容量性素子Ｃａｐの周囲を埋めるように層間絶縁膜１０を形成する。この層間絶縁膜１０は２段階に分けて形成されるもので、まず、メモリセル領域のゲート電極ＭＧ間を埋め込むと共に、周辺回路領域のゲート電極ＰＧや容量性素子Ｃａｐにはスペーサ形成をするための絶縁膜を形成する。この後、エッチバック処理によりゲート電極ＰＧや容量性素子Ｃａｐの側壁にスペーサを形成し、これをマスクとして不純物をイオン注入して不純物拡散領域１ｃを形成する。これによりＬＤＤ構造が形成される。
【００５３】
この後、ゲート電極ＰＧや容量性素子Ｃａｐの周囲も埋め込むように絶縁膜が形成され、これにより層間絶縁膜１０が形成される。層間絶縁膜１０は、シリコン窒化膜１３を除去した後に、図１１（ｂ）〜（ｄ）に示しているように、エッチバック処理によりゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの多結晶シリコン膜９ｃの上部が露出する所定高さまで落とし込まれた状態に形成される。
【００５４】
次に、図１２（ａ）〜（ｄ）に示すように、層間絶縁膜１０の上部に露出している多結晶シリコン膜９ｃをシリサイド膜９、９ｂに転換させる処理を行う。まず、多結晶シリコン膜９ｃの露出した部分の表面の自然酸化膜をウェット処理あるいはドライエッチング処理などにより除去して清浄な状態とする。次に、シリサイドあるいはジャーマナイドに用いる金属膜を上面に形成する。金属膜としては、例えばニッケル（Ｎｉ）あるいはコバルト（Ｃｏ）などを用いスパッタ法により形成する。
【００５５】
この後、例えば低温処理と高温処理の２段階で熱処理を施すことにより、金属膜と多結晶シリコン膜９ｃとを反応させてシリサイド膜９あるいは９ｂを形成し、未反応の金属膜を薬液により除去する。金属膜として例えばニッケル膜を用いる場合には、２段階で熱処理を行うニッケルシリサイド層の形成の方法として例えば特開２００５−１９７０５号公報などに示される技術がある。これは高温熱処理を実施することで金属層が凝集するのを回避しようというものである。
【００５６】
多結晶シリコン膜９ｃのシリサイド反応の進行は、前述したように、メモリセル領域と周辺回路領域とではメモリセル領域の方が速い。しかし、多結晶シリコン膜９ｃの下には酸化膜８を介してゲルマニウム膜７ｃが形成されている。このゲルマニウム膜７ｃと金属膜との反応速度はシリサイド反応の速度よりも遅いので、メモリセル領域においてはゲルマニウム膜７ｃの上部がジャーマナイド膜７ｂとなるが下部には反応が進まずゲルマニウム膜７ａとして残存させることができる。
【００５７】
一方、周辺回路領域のゲート電極ＰＧあるいは容量性素子Ｃａｐの多結晶シリコン膜９ｃのシリサイド反応は、メモリセル領域のシリサイド反応と同時に行うが、多結晶シリコン膜９ｃのうち酸化膜８に接する側の一部が多結晶シリコン膜９ａとして残存し、その上の部分がシリサイド膜９ｂとして形成される。この場合、メモリセル領域のシリサイド反応が終わった後のゲルマニウム膜７ｃのジャーマナイド反応の進行が遅くなる分、ジャーマナイド反応が電極間絶縁膜６に達するまでの時間が長くなり、これによって周辺回路領域のシリサイド反応の時間を長くとることができ、シリサイド膜９ｂの膜厚を厚く形成することができる。また、周辺回路領域では、ゲルマニウム膜７ｃまで金属反応が進行しないので、そのままゲルマニウム膜７ａとして残存することになる。
【００５８】
この後、図３（ａ）〜（ｄ）に示すように、層間絶縁膜１１としてシリコン酸化膜を形成する。さらに、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００５９】
尚、シリサイド反応あるいはジャーマナイド反応の進行は、図１２に示した状態に形成される場合に限らず、図１３に示した状態に形成することもできる。図１３に示した状態は、メモリセル領域でのシリサイド反応およびジャーマナイド反応がさらに進んだ場合である。図１３（ａ）、（ｂ）に示すように、多結晶シリコン膜９ｃがすべてシリサイド膜９になり、さらに、ゲルマニウム膜７ｃのジャーマナイド反応がメモリセル領域においては電極間絶縁膜６まで達してジャーマナイド膜７ｂが形成された状態である。
【００６０】
一方、図１３（ｃ）、（ｄ）に示すように、周辺回路領域においては、多結晶シリコン膜９ｃはすべてシリサイド膜９に転換しており、さらに酸化膜８の下のゲルマニウム膜７ｃがジャーマナイド化されてジャーマナイド膜７ｂが形成され、電極間絶縁膜６側に未反応のゲルマニウム膜７ａが残存した状態に形成されている。
【００６１】
このようにジャーマナイド膜７ｂが電極間絶縁膜６に達する状態に形成されても、それ以上ジャーマナイド反応が進行しないように制御することができれば凝集などの不具合の発生を回避して良好な特性のメモリセルトランジスタＭＴを形成することができる。
【００６２】
このような第１の実施形態によれば、制御ゲート電極を形成するための第２の導電膜を、下層導体膜としてゲルマニウム膜７ｃ、上層導体膜として多結晶シリコン膜９ｃを用いるので、多結晶シリコン膜９ｃのシリサイド反応が進行してゲルマニウム膜７ｃに達すると、ジャーマナイド反応が進行するのが遅くなり、メモリセル領域の第２の導電膜であるワード線ＷＬのシリサイド形成量を抑制し、且つ同時に形成する周辺回路領域での十分な膜厚のシリサイド形成量を確保でき、凝集の発生を抑制することができる。
【００６３】
また、これによって、容量性素子Ｃａｐにおいては、シリサイド膜９ｂを凝集させることなく適切な膜厚に形成できるので、コンタクト形成時にシリサイド膜９ｂをストッパとして利用することができるので、工程能力の向上を図ることができる。
【００６４】
さらに、第２の導電膜の形成を下層導体膜７としてゲルマニウム膜７ｃを形成する工程と上層導体膜９として多結晶シリコン膜９ｃを形成する工程とに分けているが、これは、途中に電極間絶縁膜６に開口６ａを形成する工程を入れているためであり、この点、下層導体膜７の形成を多結晶シリコン膜からゲルマニウム膜７ｃの形成工程に変更するだけで良いので、新たな工程を追加することなく実施することができる。
【００６５】
（第２の実施形態）
図１４ないし図１６は本発明の第２の実施形態を示すものであり、以下、第１の実施形態と異なる部分について説明する。
この実施形態では、図７に示した工程で形成するゲルマニウム膜７ｃに代えて、シリコンとゲルマニウムとを共に含みその組成比が膜厚方向に徐々に変化するように形成されたシリコンゲルマニウム（ＳｉXＧｅ1-X）膜１４を設けている点が第１の実施形態と異なる。
【００６６】
図１４は第１の実施形態では図７の工程に相当するもので、電極間絶縁膜６を形成した後に、電極間絶縁膜６の上部に第２の導電膜の下層導体膜１４を形成している。下層導体膜１４は、シリコンゲルマニウム（ＳｉXＧｅ1-X）膜のシリコンとゲルマニウムの組成比が底面側から上面側に向かって６段階（Ｘ＝0、0.2、0.4、0.6、0.8、1.0）に変化する第１層１４ａ〜第６層１４ｆを積層した構成とされている。最下層の第１層１４ａはゲルマニウム膜であり、第２層１４ｂ〜第５層１４ｅはシリコンゲルマニウム膜であり、最上層の第６層１４ｆはシリコン膜である。また、第２層１４ｂ〜第６層１４ｆの膜厚はほぼ同じに設定され、最下層の第１層１４ａは、他の層１４ｂ〜１４ｆの膜よりも厚く形成されている。
【００６７】
この後、第１の実施形態と同様の加工を進め、図１１に示した状態に相当する図１５に示した状態に至る。ゲルマニウム膜７ｃに代えて下層導体膜１４が形成されている構成である。この状態で、図１６に示すように、金属膜を形成して多結晶シリコン膜９ｃのシリサイド膜を形成する。このシリサイド反応では、メモリセル領域において多結晶シリコン膜９ｃが全部シリサイド膜９に転換した後に、下層導体膜１４の上部からシリサイド反応およびジャーマナイド反応が進行することになる。
【００６８】
この時、下層導体膜１４において、反応の進み方は、最上部の第６層１４ｆが最も進みやすく、第１層１４ａはゲルマニウム膜のジャーマナイド反応であるから最も遅い。この実施形態では、メモリセル領域の下層導体膜１４においては、第６層１４ｆ〜第３層１４ｃまで反応が進んだ結果ジャーマナイド膜１４ｇが形成され、その下のゲルマニウムのみからなる第１層１４ａおよびシリコンゲルマニウム膜である第２層１４ｂが残った構成となる。
【００６９】
一方、周辺回路領域では、第１の実施形態と同様に、上層導体膜としての多結晶シリコン膜９ｃの途中までがシリサイド膜９ｂに形成され、その下の酸化膜８までの部分が多結晶シリコン膜９ａとして残存した構成となる。また、下層導体膜１４はジャーマナイド反応がおこらず、そのまま残存している。
【００７０】
このような第２の実施形態によっても、第１の実施形態と同様にして下層導体膜１４に含まれるゲルマニウムの性質によって金属が拡散する速度が低いことを利用してメモリセル領域の下層導体膜１４のジャーマナイド反応の進行を抑制することができ、これによって、周辺回路領域の多結晶シリコン膜９ｃのシリサイド反応の進行を進めることができる。
【００７１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第１の実施形態では、下層導体膜７として、ゲルマニウム膜７ｃを形成することで金属との反応を遅らせるようにしたが、ゲルマニウムのみを含む膜以外に、所定の組成比でゲルマニウムを含むシリコンゲルマニウム膜を用いることもできる。
また、ゲルマニウム膜７ｃの膜厚は、多結晶シリコン膜９ｃのシリサイド反応の進行の程度に応じて制御性を考慮した適宜の厚さに設定してジャーマナイド反応の進行をコントロールすることができる。
【００７２】
第２の実施形態では、下層導体膜１４を６段階にシリコンとゲルマニウムの組成比が変化する積層構成としたが、５段階以下に変化させることもできるし、７段階以上の多段階に変化させることもできるし、さらには、段階的ではなく連続的に組成比を変化させる膜として構成することもできる。また、段階的な変化と連続的な変化を組み合わせることもできる。
【００７３】
下層導体膜１４は、各層１４ａ〜１４ｆの膜厚を、等しく設定しても良いし、適宜異なる膜厚に設定することもできる。シリサイド反応あるいはジャーマナイド反応の進行の程度を勘案して膜厚や膜の層数を設定することでさらに制御性の高い工程とすることができる。このとき、第１の実施形態の変形例と同様に、メモリセル領域における下層導体層１４のシリサイド反応あるいはジャーマナイド反応が電極間絶縁膜６まで達するように制御しても良い。
【００７４】
ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリ装置などメモリセル領域と周辺回路領域とを備える不揮発性半導体記憶装置に適用できる。
【符号の説明】
【００７５】
図面中、１はシリコン基板（半導体基板）、２、２ａは素子分離絶縁膜、３、３ａは活性領域、４はゲート絶縁膜（第１の絶縁膜）、５は第１の導電膜、６は電極間絶縁膜（第２の絶縁膜）、７は下層導体膜、１４は下層導体膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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