(57)【要約】【課題】リレーとＤＵＴとの間の伝送経路による波形劣化を反映したストローブ信号のタイミング調整を行うことを目的とする。【解決手段】ドライバ部とコンパレータ部とを設けたユニット２を有する半導体試験装置１であって、ユニット２は、コンパレータ部の判定タイミングを規定するストローブ信号を遅延させて判定タイミングを調整するストローブ信号遅延回路１７と、判定タイミングの調整を行うときに、ドライバ部とＤＵＴ３との間の接続をオフにするリレー部１４と、リレー部１４とＤＵＴ３との間の伝送経路の波形劣化に基づくタイミングのずれを補正するための補正データを記憶する補正データ記憶部２１と、ドライバ部の駆動タイミングを規定するタイミング信号またはストローブ信号を発生するときに、補正データの分を遅延させて発生させるタイミング発生器１１と、を備えている。【選択図】  図１
2011242235.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を印加するドライバ部と前記被試験デバイスから出力される応答信号に基づいて良否判定を行うコンパレータ部とを設けたユニットを有する半導体試験装置であって、
前記ユニットは、
前記コンパレータ部の判定タイミングを規定するストローブ信号を遅延させて前記判定タイミングを調整するストローブ信号遅延部と、
前記判定タイミングの調整を行うときに、前記ドライバ部と前記被試験デバイスとの間の接続をオフにするリレー部と、
このリレー部と前記被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを補正するための補正データを記憶する補正データ記憶部と、
前記ドライバ部の駆動タイミングを規定するタイミング信号または前記ストローブ信号を発生するときに、前記補正データの分を遅延させて発生させるタイミング発生部と、
を備えていることを特徴とする半導体試験装置。
【請求項２】
前記ユニットを複数備え、
各ユニットの前記タイミング補正部は、自身のユニットの伝送経路の前記タイミングのずれを補正データとして記憶していること
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
被試験デバイスに対して試験信号を印加するドライバ部と前記被試験デバイスから出力される応答信号に基づいて良否判定を行うコンパレータ部とを設けたユニットを有する半導体試験装置のタイミング調整方法であって、
前記ドライバ部と前記被試験デバイスとの間に設けたリレー部をオフにした状態で、前記ドライバ部から出力したタイミング調整用の信号を前記コンパレータ部に入力させて、このコンパレータ部の判定タイミングを規定するストローブ信号を遅延させて前記判定タイミングを調整するときに、
前記ドライバ部の駆動タイミングを規定するタイミング信号または前記ストローブ信号に対して、前記リレー部と前記被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを補正する補正データの分を遅延させて発生すること
を特徴とする半導体試験装置のタイミング調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに試験信号を印加して試験を行う半導体試験装置および半導体試験装置のタイミング調整方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の良否判定の試験を行うための半導体試験装置が用いられている。この種の半導体試験装置は、ドライバとコンパレータとを設けたユニット（例えば、ピンエレクトロニクスカード）にＤＵＴを接続している。ドライバはＤＵＴの試験信号を印加し、ＤＵＴは試験信号に基づいて応答信号を出力する。
【０００３】
コンパレータは所定の期待値と応答信号とを比較して良否判定（パスフェイル判定）を行う。このとき、コンパレータは所定のストローブ信号のタイミングでパスフェイル判定を行っている。つまり、ストローブ信号は判定タイミングを規定する。従って、ストローブ信号のタイミングにずれを生じると、正確なパスフェイル判定ができなくなる。
【０００４】
このため、ストローブ信号の調整を行う。ストローブ信号の調整を行う技術が、例えば特許文献１に開示されている。この文献の技術では、ドライバからＤＵＴに試験信号を出力している。ただし、同文献に開示されているように、ドライバとＤＵＴとの間を遮断するためのスイッチ部を設けており、タイミング調整時には当該スイッチ部をオフにする。
【０００５】
これにより、ドライバから出力された試験信号はコンパレータを構成する判定部に入力される。判定部はストローブ信号を入力しており、このストローブ信号のタイミングを微調整することにより、パスとフェイルとの変化点を検出している。そして、検出した変化点の遅延時間をストローブ信号に与えることで、タイミング調整を行っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５２９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述した特許文献１に開示されているように、ストローブ信号のタイミング調整を行うときにはドライバとＤＵＴとの間を遮断した状態で行う必要がある。タイミング調整を行うために、ドライバからタイミング調整用の信号を出力させているが、当該信号は本来的にはＤＵＴに印加すべきでない信号になる。このために、スイッチ部（リレー）を設けてＤＵＴとの間を遮断状態にすることで、ＤＵＴに予期しない信号が印加されることを回避している。
【０００８】
従って、ストローブ信号の調整はリレーをオフにして行う。このため、ドライバから出力された信号はリレーとＤＵＴとの間の伝送経路（コネクタやケーブル等）を伝送した信号にはなっていない。実際にＤＵＴの試験を行うときには、ＤＵＴからの応答信号は伝送経路を伝送した信号になっており、この伝送経路を伝送していない信号に基づいてタイミング調整を行っている。
【０００９】
前記のコネクタやケーブル、リレー等を信号が通過すると、当該信号の波形には劣化が生じるようになる。つまり、短い立ち上がり時間または立ち下り時間の波形であったものが、伝送経路を通過することにより、本来的な時間よりも立ち上がり時間または立ち下り時間が長くなる。これにより、波形劣化を生じる。
【００１０】
この波形劣化を生じると、判定電圧に到達するまでの時間にずれを生じる。応答信号は電圧の波形となっており、設定した判定電圧を閾値として、当該閾値よりも応答信号の電圧が高ければ「Ｈ」になり、低ければ「Ｌ」になる。従って、応答信号の波形に劣化が生じることで、判定電圧に到達するまでの時間にも変化を生じる。これにより、当該波形劣化分を考慮した場合とそうでない場合とではタイミングのずれを生じる。このため、リレーをオフにしたタイミング調整は波形劣化によるタイミングのずれを反映していないタイミング調整であり、実際にＤＵＴの試験を行うときに正しいパスフェイルの判定結果を得ることができなくなる。
【００１１】
そこで、本発明は、リレーとＤＵＴとの間の伝送経路による波形劣化を反映したストローブ信号のタイミング調整を行うことを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスに試験信号を印加するドライバ部と前記被試験デバイスから出力される応答信号に基づいて良否判定を行うコンパレータ部とを設けたユニットを有する半導体試験装置であって、前記ユニットは、前記コンパレータ部の判定タイミングを規定するストローブ信号を遅延させて前記判定タイミングを調整するストローブ信号遅延部と、前記判定タイミングの調整を行うときに、前記ドライバ部と前記被試験デバイスとの間の接続をオフにするリレー部と、このリレー部と前記被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを補正するための補正データを記憶する補正データ記憶部と、前記ドライバ部の駆動タイミングを規定するタイミング信号または前記ストローブ信号を発生するときに、前記補正データの分を遅延させて発生させるタイミング発生部と、を備えていることを特徴とする。
【００１３】
この半導体試験装置によれば、リレー部と被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを予め補正していることから、波形劣化を反映した正確なストローブ信号のタイミング調整を行うことができるようになる。
【００１４】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記ユニットを複数備え、各ユニットの前記タイミング補正部は、自身のユニットの伝送経路の前記タイミングのずれを補正データとして記憶していることを特徴とする。
【００１５】
この半導体試験装置によれば、伝送経路の波形劣化に基づくタイミングのずれがユニットによって異なる場合に、それぞれのユニットに応じた正確なストローブ信号のタイミング調整を行うことができるようになる。
【００１６】
本発明の第３の半導体試験方法は、被試験デバイスに対して試験信号を印加するドライバ部と前記被試験デバイスから出力される応答信号に基づいて良否判定を行うコンパレータ部とを設けたユニットを有する半導体試験装置のタイミング調整方法であって、前記ドライバ部と前記被試験デバイスとの間に設けたリレー部をオフにした状態で、前記ドライバ部から出力したタイミング調整用の信号を前記コンパレータ部に入力させて、このコンパレータ部の判定タイミングを規定するストローブ信号を遅延させて前記判定タイミングを調整するときに、前記ドライバ部の駆動タイミングを規定するタイミング信号または前記ストローブ信号に対して、前記リレー部と前記被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを補正する補正データの分を遅延させて発生することを特徴とする。
【発明の効果】
【００１７】
本発明は、リレー部と被試験デバイスとの間の伝送経路の波形劣化に基づくタイミングのずれを反映したストローブ信号の調整を行うことで、実際の被試験デバイスの試験を行うときに、正確なパスフェイル判定が可能になる。
【図面の簡単な説明】
【００１８】
【図１】半導体試験装置の概略構成を示す図である。
【図２】補正データを反映していない場合の各信号のタイミングを示す図である。
【図３】タイミングのずれを説明するための波形を示す図である。
【図４】補正データを反映した場合の各信号のタイミングを示す図である。
【図５】タイミングのずれを補正した場合の波形を示す図である。
【図６】変形例の半導体試験装置の概略構成を示す図である。
【図７】変形例のタイミングのずれを補正した場合の波形を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の半導体試験装置１の概略構成を示している。なお、この構成はあくまでも一例であり、当該構成には限定されることはない。半導体試験装置１はユニット２にＤＵＴ３を接続して構成している。ユニット２はＤＵＴ３の試験を行うための装置であり、例えばピンエレクトロニクスカードがある。ＤＵＴ３は試験対象となる被試験デバイス（ＤＵＴ：Device Under Test）である。
【００２０】
ユニット２にはテスタ側のコネクタ４が設けられており、コネクタ４にケーブル５の一端が接続される。ケーブル５の他端にはＤＵＴ側のコネクタ６が接続されており、このコネクタ６にＤＵＴ３が接続される。これにより、ユニット２とＤＵＴ３との間が接続され、ＤＵＴ３の試験を行うことが可能になる。
【００２１】
図１に示すように、ユニット２はタイミング発生器１１と論理波形生成回路１２とドライバ回路１３とリレー部１４と判定電圧発生回路１５とコンパレータ回路１６とストローブ信号遅延回路１７とデジタルコンパレータ１８とＤＣ回路１９とＤＣリレー２０と補正データ記憶部２１とを備えて概略構成した装置（テストユニット）である。
【００２２】
タイミング発生器１１はタイミングジェネレータ（タイミング発生部）である。タイミング発生器１１は、試験信号を印加するタイミングを規定するドライバタイミングデータ（図中ではＤＲＶＤａｔａ）を入力しており、このドライバタイミングデータに基づいてタイミング信号を発生する。また、ＤＵＴ３の良否判定を行うタイミングを規定するストローブタイミングデータ（図中ではＳＴＢＤａｔａ）の入力も行っており、このストローブタイミングデータに基づいてストローブ信号を発生する。
【００２３】
論理波形生成回路１２はタイミング信号に基づいてＨｉｇｈまたはＬｏｗの論理波形を生成して、生成した論理波形をドライバ回路１３がＤＵＴ３に印加する。この論理波形はＤＵＴ３の試験を行うための試験信号になる。論理波形生成回路１２とドライバ回路１３とにより試験信号を印加するためのドライバ部が構成される。
【００２４】
リレー部１４はファンクションリレーであり、ドライバ回路１３の出力側の経路に設けられる。リレー部１４がオンになっているときにはＤＵＴ３との間が接続された状態になっており、論理波形がＤＵＴ３に印加される。一方、オフになっているときには、ＤＵＴ３との間は遮断され、論理波形はＤＵＴ３に印加されない。
【００２５】
ドライバ回路１３とリレー部１４との間の経路にはコンパレータ回路１６が接続される。コンパレータ回路１６はＤＵＴ３から出力される波形を入力する。ＤＵＴ３から出力される波形は試験信号に基づく応答信号の波形である。コンパレータ回路１６が入力する波形を入力波形とする。
【００２６】
コンパレータ回路１６は入力波形および判定電圧を入力している。判定電圧発生回路１５は入力波形がＨｉｇｈレベルとＬｏｗレベルとの何れであるかを判定するための閾値を判定電圧として出力する回路である。コンパレータ回路１６は入力波形の電圧が判定電圧よりも高ければＨｉｇｈであると判定し、低ければＬｏｗであると判定する。そして、判定結果をＨｉｇｈまたはＬｏｗのロジック信号（判定信号）として出力する。
【００２７】
ストローブ信号遅延回路（図中ではＳＴＢ信号遅延回路）１７はタイミング発生器１１から出力されるストローブ信号に対して所定の遅延時間を与えるストローブ信号遅延部である。与える遅延時間は設定遅延データとして入力しており、設定遅延データはテスト周期を規定するテストレートごとに変化させることができるようになっている。そして、ストローブ信号遅延回路１７はストローブ信号を遅延させたストローブ遅延信号を出力する。
【００２８】
デジタルコンパレータ（図中ではデジタルＣＭＰ）１８はコンパレータ回路１６が出力する判定信号を所定の期待値と比較して良否判定（パスフェイル判定）を行って、パスであるかフェイルであるかを示すパスフェイル信号を生成する。期待値は判定信号を比較するための基準となる値であり、この期待値と判定信号とを比較することにより、パスフェイル判定を行っている。また、デジタルコンパレータ１８はストローブ信号遅延回路１７からストローブ遅延信号を入力しており、このストローブ遅延信号のタイミングでパスフェイル判定を行う。このデジタルコンパレータ１８とコンパレータ回路１６とによりコンパレータ部が構成される。
【００２９】
ＤＣ回路１９はドライバ回路１３とコンパレータ回路１６とＤＵＴ３とのうち一部または全部に対して電圧印加を行うための回路であり、リレー部１４とコネクタ４との間の経路に接続されている。ＤＣ回路１９にはＤＣリレー２０が接続されており、ＤＣ回路１９との接続をオンまたはオフに制御している。
【００３０】
補正データ記憶部２１は補正データを記憶する。この補正データはリレー部１４とＤＵＴ３との間の伝送経路の波形劣化に基づくタイミングのずれ（時間）を補正するためのデータであり、この補正データをＴＡとする。そして、記憶している補正データＴＡをタイミング発生器１１に出力する。タイミング発生器１１はドライバタイミングデータに補正データＴＡの時間分を遅延させてタイミング信号を出力する。
【００３１】
以上が概略構成である。次に動作について説明する。デジタルコンパレータ１８は正確なタイミングでパスフェイル判定を行わなければならない。このために、判定タイミング（パスフェイル判定のタイミング）の調整を行っている。これがタイミング調整になる。
【００３２】
タイミング調整を行うときには、ドライバ回路１３から信号（論理波形）を出力させて行う。この信号はあくまでもタイミング調整用の信号（タイミング調整信号）であり、ＤＵＴ３には予期しない信号である。従って、タイミング調整時はリレー部１４をオフにする。
【００３３】
図２は各信号のタイミングを示している。タイミング発生器１１はテストレートを基準として、ドライバタイミングデータＤＲＶＤａｔａの分だけ遅延させてタイミング信号を発生させている（図中のタイミング信号の矢印で示した時間を遅延させている）。発生したタイミング信号に基づいて、論理波形生成回路１２は論理波形を生成している。そして、生成した論理波形をドライバ回路１３が出力し、リレー部１４がオフになっていることから、所定時間後に論理波形はコンパレータ回路１６に入力波形として入力する。コンパレータ回路１６は判定電圧と入力波形とを比較して所定時間後に判定信号を生成している。この判定信号はデジタルコンパレータ１８に入力される。
【００３４】
一方、タイミング発生器１１はテストレートを基準としてストローブタイミングデータＳＴＢＤａｔａの分だけ遅延させてストローブ信号を発生させる（図中のストローブ信号の矢印で示した時間を遅延させている）。このストローブ信号はストローブ信号遅延回路１７で所定の遅延時間が与えられる。この遅延時間はテストレートごとに変化し、ＴＤ０、ＴＤ１、・・・、ＴＤｎ、・・・、ＴＤｘのように徐々に長くなる（図中のパスフェイル信号の下部に示すように徐々に遅延時間が長くなっている）。これにより、ストローブ信号遅延信号のタイミングは徐々に遅れていく。
【００３５】
ストローブ遅延信号のタイミングを徐々に遅らせることで、パスフェイル信号のパスとフェイルとの変化点を検出する。ここでは、設定遅延データＴＤｎを与えたときに、パスフェイル信号がフェイルからパスに変化している。このパスとフェイルとの変化点を検出して、このときの設定遅延データＴＤｎを調整データとする。
【００３６】
そして、実際にＤＵＴ３の試験を行うときには、ストローブ信号遅延回路１７はストローブ信号に対して常に調整データＴＤｎの分の遅延を与える。そして、デジタルコンパレータ１８は調整データＴＤｎの分を遅延したストローブ遅延信号のタイミングでパスフェイル判定を行う。これにより、タイミング調整が行われる。
【００３７】
リレー部１４をオフにした状態で行うタイミング調整は、リレー部１４とＤＵＴ３との間の伝送経路に基づくタイミングのずれを反映した調整ではない。つまり、実際に伝送経路を伝送した信号に基づいて行ったものではない。伝送経路はリレー部１４やコネクタ４、６、ケーブル５等を有するものであり、伝送する信号の波形を劣化させる要因となる。このため、ＤＵＴ３から伝送経路を介してコンパレータ回路１６に入力される信号の入力波形には波形劣化を生じている。
【００３８】
図３において、二点鎖線はリレー部１４をオフにした状態でドライバ回路１３からコンパレータ回路１６に入力させたタイミング調整信号の入力波形であり、一点鎖線は、リレー部１４をオンにした状態でコネクタ６から伝送経路を介して入力させたときの信号の入力波形になる。同図に示すように、二点鎖線の波形に比べて一点鎖線の波形には劣化が生じており、立ち上がりの時間が遅くなっている。
【００３９】
コンパレータ回路１６は判定電圧と入力波形とを比較して判定信号を生成している。よって、波形劣化を生じることにより、判定電圧に到達するまでの時間に差を生じる。この時間差をＴＡとする。時間差ＴＡは一点鎖線の波形（リレー部１４をオフにしたときの入力波形）が判定電圧に到達したときの時刻ＴＡｎと二点鎖線の波形（リレー部１４をオンにしたときの入力波形）が判定電圧に到達したときの時刻ＴＡｓとの差分になり、「ＴＡ＝ＴＡｓ−ＴＡｎ」になる。
【００４０】
これにより、判定信号がＬｏｗからＨｉｇｈに変化するタイミング、ＨｉｇｈからＬｏｗに変化するタイミングにずれを生じる。これが、リレー部１４とＤＵＴ３との間の波形劣化に基づくタイミングのずれである。このタイミングのずれ（時間差ＴＡ）を補正データＴＡとして補正データ記憶部２１に記憶させる。
【００４１】
時刻ＴＡｎはリレー部１４をオフにした状態でドライバ回路１３からタイミング調整信号を出力して、コンパレータ回路１６に入力したときの入力波形に基づいて取得できる。時刻ＴＡｓはリレー部１４をオンにして、コネクタ６に別途の信号入力手段を接続して、当該手段から伝送経路を介してコンパレータ回路１６に入力させたときの信号の入力波形に基づいて取得できる。
【００４２】
そこで、補正データＴＡを予め取得しておき、補正データ記憶部２１に記憶させておく。タイミング調整を行うときには、タイミング発生器１１が補正データ記憶部２１から補正データを取得して、ドライバタイミングデータＤＲＶＤａｔａに補正データＴＡの時間分を遅延させたタイミングでタイミング信号を出力する。このときの各信号のタイミングを図４に示す。
【００４３】
図４に示すように、タイミング信号は図２の場合と比較して、補正データＴＡの分だけ遅れている（図中のタイミング信号の矢印で示した時間：図２の矢印で示した時間よりも長くなっている）。従って、論理波形、入力波形および判定信号のタイミングもそれぞれ補正データＴＡの分だけ図２の場合と比較して遅れている。このときの入力波形には実際には波形劣化を生じていないが、補正データＴＡにより波形劣化を反映した遅延時間を生じている。
【００４４】
図５の二点鎖線はリレー部１４をオフにしており且つ補正データＴＡの分を遅延させていないときの入力波形（図３の二点鎖線と同じ）であり、一点鎖線はリレー部１４をオンにしてコネクタ６から信号を入力したときの入力波形（図３の一点鎖線と同じ）である。そして、実線はリレー部１４をオフにしており且つ補正データＴＡの分を遅延させたときの入力波形である。
【００４５】
この図に示すように、実線の波形と一点鎖線の波形とは異なる波形となっているが、判定電圧に到達するタイミングは同じになっている。これは、実際には波形劣化を生じていないが、補正データＴＡを反映させることにより、波形劣化に基づくタイミングのずれ分を補正しているためである。このため、時刻ＴＡｓにおいて、コンパレータ回路１６に入力する入力波形が判定電圧に到達するようになっている。
【００４６】
図４に示すように、設定遅延データを「ＴＤ０、ＴＤ１、・・・、ＴＤｎ、・・・、ＴＤｙ、・・・、ＴＤｘ」のように徐々に変化させているが、図２の場合のようにＴＤｎにおいてパスとフェイルとの変化点は検出されない。そして、ＴＤｎよりも遅いタイミングであるＴＤｙ（ＴＤｎ＜ＴＤｙ＜ＴＤｘ）において、パスフェイル信号はフェイルからパスに変化している。なお、図４のストローブ遅延信号およびストローブ遅延信号の遅延時間は図２のときと同じ遅延時間になっている。
【００４７】
つまり、補正データＴＡを反映させたときに検出される設定遅延データＴＤｙを調整データとすることで、伝送経路の波形劣化を反映させたタイミング調整を行うことができる。そして、実際にＤＵＴ３の試験を行うときには、ストローブ信号遅延回路１７は常に調整データＴＤｙの分だけストローブ信号を遅延させ、ストローブ遅延信号のタイミングでデジタルコンパレータ１８はパスフェイル判定を行うようにする。これにより、伝送経路の波形劣化を反映した正確なタイミング調整を行うことができるようになる。
【００４８】
従って、伝送経路に基づく波形劣化が大きいか小さいかにかかわらず、正確なパスフェイル判定を行うことが可能になる。特に、近年では、ＤＵＴ３の高速化の傾向が顕著であり、波形劣化により僅かなタイミングのずれを生じただけでも、正確にパスフェイル判定を行うことができなくなる。そこで、補正データＴＡを反映させてタイミング調整を行うことで、高速なＤＵＴ３の試験を行うときにも正確なパスフェイル判定が可能になる。
【００４９】
図６は複数のユニット２（同図では２Ａおよび２Ｂ）を設けた場合の変形例を示している。半導体試験装置１には複数のユニット２を装着して並列的に試験を行うことで、試験速度の高速化を図っている。ユニット２は１つの回路基板を構成し、筐体内部に複数装着可能な構成を採用している。なお、ユニット２の数は３枚以上であってもよい。
【００５０】
筐体内部ではユニット２の配置態様に物理的な制約があり、全てのユニット２のケーブル５の長さを等しくすることが難しい。例えば、中央部に装着されたユニット２と端部に装着されたユニット２とでは必然的にケーブル５の長さにばらつきを生じる。これにより、各ユニット２において、伝送経路の波形劣化によるタイミングのずれが不均一になる。
【００５１】
そこで、図５のように、複数のユニット２Ａ、２Ｂにそれぞれ固有の補正データＴＡ１、ＴＡ２を持たせ、各ユニット２Ａ、２Ｂのそれぞれの伝送経路の長さに応じたタイミング調整を行うようにする。同図では、ユニット２Ａよりもユニット２Ｂの方がケーブル５は長いため、ユニット２Ａよりもユニット２Ｂの波形劣化に基づくタイミングのずれが大きくなる。
【００５２】
このため、それぞれのユニット２に応じた補正データＴＡ１、ＴＡ２の分を補正してタイミング調整を行う。図７はユニット２Ａ、２Ｂの波形を示している。なお、図中において、（Ａ）はユニット２Ａにおける波形、（Ｂ）はユニット２Ｂにおける波形を示している。この図に示すように、ユニット２Ａと２Ｂとでは判定電圧に到達するまでに時間差を生じている。ただし、ユニット２Ａであっても、２Ｂであっても、補正データＴＡ１、ＴＡ２を反映させることで、二点鎖線の波形と実線の波形とが判定電圧に到達する時刻を同じにしている。
【００５３】
これにより、ユニット２のケーブル５に長さの違いによるタイミングのずれを解消することができ、正確且つ均一なタイミングでパスフェイル判定を行うことができる。換言すれば、ユニット２の配置態様の物理的な制約から解放され、ユニット２の配置態様の自由度が大幅に向上するようになる。
【００５４】
また、前述したように、伝送経路の波形劣化に基づく入力波形をコンパレータ回路１６に入力させるために、コネクタ６に適宜の波形入力手段を設けるようにしているが、この波形入力手段に他のユニット２を用いることができる。例えば、ユニット２Ａを波形入力手段として使用する波形入力ユニット２Ａとし、ユニット２Ｂをタイミング調整の対象となる被調整ユニット２Ｂとする。
【００５５】
そして、波形入力ユニット２Ａのコネクタ４と被調整ユニット２Ｂのコネクタ６とを接続して、波形入力ユニット２Ａのドライバ回路１３から被調整ユニット２Ｂのコンパレータ回路１６に波形を入力させる。これにより、筐体内部に装着されている複数のユニット２のうち１つ（複数でもよい）を波形入力手段として代替させることで、別途の波形入力手段を設ける必要がなくなる。
【００５６】
以上において本発明では、伝送経路の波形劣化に基づくタイミングのずれを補正するために、タイミング発生器１１から出力するタイミング信号に補正データＴＡの分を遅延させているが、タイミング発生器１１から出力するストローブ信号を補正データＴＡの分を遅延させるようにしてもよい。
【符号の説明】
【００５７】
１    半導体試験装置              ２      ユニット
３    ＤＵＴ                      ４      コネクタ
５    ケーブル                    ６      コネクタ
１１    タイミング発生器          １２    論理波形生成回路
１３    ドライバ回路              １４    リレー部
１５    判定電圧発生回路          １６    コンパレータ回路
１７    ストローブ信号遅延回路    １８    デジタルコンパレータ
２１    補正データ記憶部
【図１】
2011242235.tif 000003
【図２】
2011242235.tif 000004
【図３】
2011242235.tif 000005
【図４】
2011242235.tif 000006
【図５】
2011242235.tif 000007
【図６】
2011242235.tif 000008
【図７】
2011242235.tif 000009