(57)【要約】【課題】電源投入時において誤って設定されたレベル調整回路の出力を、テストモードを用いて初期化し、目標レベルである正規の設定値へと高速に調整する半導体装置を提供する。【解決手段】テストモード時に外部から入力されるテストデータを保持する複数のラッチ回路２と、ラッチ回路２が保持するテストデータが入力され、テストデータの論理の組合せによりコードを発生するデコード回路３と、ラッチ回路２が保持するテストデータの論理レベルに変化があった時、予め設定された期間の間、ＨレベルまたはＬレベルとなるゲート駆動信号ＵＰＤＮ＿Ｂ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ−１＞を出力し、電流供給回路（引き下げ回路８、引き上げ回路９）を駆動する遷移検出回路７と、を備える。【選択図】図１
2011252802.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるテストデータを保持するラッチ回路と、
前記ラッチ回路に保持された前記テストデータに基づいてコード設定部に設定される電圧レベルコードの示すレベルの電圧を、半導体装置内の回路に供給する電圧発生回路と、
電源投入時に前記ラッチ回路に誤って保持されるテストデータと、回路起動後に前記ラッチ回路に保持されるテストデータとの差分に基づいて、前記半導体装置内の回路に供給する電圧を前記電圧レベルコードの示すレベルの電圧とするための電流を、前記回路を含む負荷に対して供給する電流供給回路と、
を有することを特徴とする半導体装置。
【請求項２】
テストモード時に外部から入力される１ビットのテストデータをそれぞれ保持するｎ（ｎは自然数）個の前記ラッチ回路と、
前記ｎ個のラッチ回路がそれぞれ保持するテストデータが入力され、ｎビットのテストデータの論理の組合せにより最大ｊ（ｊ＝２ｎ）個の前記電圧レベルコードを発生し、前記コード設定部に設定するデコード回路と、
前記ラッチ回路が保持するテストデータが入力され、入力される前記テストデータの論理レベルに変化があった時、予め設定された期間の間ＨレベルまたはＬレベルとなるゲート駆動信号を出力し、前記電流供給回路を駆動する遷移検出回路と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電流供給回路は、
前記電圧発生回路の出力と電源との間に並列に接続される複数のＰ型トランジスタと、
前記電圧発生回路の出力と接地との間に並列に接続される複数のＮ型トランジスタと、を有し
前記複数のＰ型トランジスタまたは前記複数のＮ型トランジスタは、前記遷移検出回路が出力するゲート駆動信号により導通制御されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記遷移検出回路は、
電源投入時に前記ラッチ回路に誤って保持されるテストデータと、回路起動後に前記ラッチ回路に保持されるテストデータとの差分に基づいて、前記複数のＰ型トランジスタまたは前記複数のＮ型トランジスタのオンする数を制御することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源電圧の調整機能を有する半導体装置に関する。
【背景技術】
【０００２】
半導体チップは、チップ内部の回路で使用する複数の内部電源電圧を生成している。そのため、半導体チップは、生成される各種内部電源電圧のレベル調整を行うためのレベル調整回路（電圧発生回路）を有している。レベル調整回路は、テストコード設定部を有し、テストコード設定部に設定されるテストコードにより、レベル調整回路の出力（内部基準電位信号）の出力電圧レベルを所定の電圧レベル（正規の設定値）に調整する。テストコード設定部に設定されるテストコードは、半導体チップ内部のラッチ回路で構成されるテストデータ設定部に、電源投入時に設定されるテストデータに基づいて生成される
【０００３】
しかし、電源投入時の電源電圧が所定電圧となるまでの過渡状態において、上記テストデータ設定部のラッチ回路にテストデータとして不明なデータが誤って保持され、このテストデータにより得られるレベル調整回路に設定されるテストコードが誤コードとなる。この結果、レベル調整回路は、内部基準電位信号の出力電圧レベルを、回路駆動に必要な所定の電圧レベルに調整することができない。そのため、電源投入後の回路起動時に、テストモードを用いて、レベル調整回路に電源投入時に誤って設定された誤コードを、正規のテストコード（コード設定部に設定される電圧レベルコード）へと設定し直す必要がある。正規のテストコードが設定されると、レベル調整回路は、内部基準電位信号の出力電圧レベルを、所定の電圧レベルに初期化（リセット）する。
なお、電源投入時において、テストモードへのエントリを制御するための回路としては、下記特許文献記載のパワーオンリセット回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２３３０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来、電源投入時において誤ってテストコードが設定されたレベル調整回路が出力する内部基準信号を、正規のテストコードにより、所定の電圧レベル（以下、正規の設定値）に初期化するまでに、数μ秒〜数十μ秒必要であった。そのため、修正されたテストコードによりチップ内部で生成する内部電源電圧を回路駆動に必要な所定の電圧レベルに設定するまでの時間も伸び、内部電源電圧が供給される回路が高速に通常動作へ移行することが困難であった。
以下に、図面を用いて従来における半導体装置の問題点を説明する。
図６は、従来における内部基準信号（内部基準信号ＶＦ）を発生するための基準電位発生回路６００のブロック図である。図６において、基準電位発生回路６００は、ラッチ信号生成回路１、複数のラッチ回路２、デコード回路３、基準電位発生回路４、及びレベル調整回路５から構成される。
【０００６】
図７は、図６におけるラッチ信号生成回路１の回路構成図である。ラッチ信号生成回路１は、電源投入時において、電源電圧の上昇と共にＬレベルからＨレベルに変化するパワーオンリセット信号ＰＯＮが入力されると、ＨレベルからＬレベルへと変化するリセット信号ＴＲＳＴ＿Ｂを出力する。また、ラッチ信号生成回路１は、電源投入後の初期化時において、ＬレベルからＨレベルに変化するモードレジスタ信号ＭＲＳが入力されると、電源投入時と同様にＨレベルからＬレベルへと変化するリセット信号ＴＲＳＴ＿Ｂを出力する。
【０００７】
図８は、図６におけるラッチ回路２の回路構成図である。ラッチ回路２は、制御信号ＴＳＥＬ＿Ｔと入力信号ＴＳＥＴ＿Ｔが入力されると、入力信号ＴＳＥＴ＿Ｔの論理レベルに応じて、出力信号ＴＥＳＴ＜ｉ＞＿Ｂ、出力信号ＴＥＳＴ＜ｉ＞＿Ｔの論理レベルを変化させる。例えば、入力信号ＴＳＥＴ＿ＴがＨレベルのとき、出力信号ＴＥＳＴ＜ｉ＞＿ＢはＬレベル、出力信号ＴＥＳＴ＜ｉ＞＿ＴはＨレベルとなる。なお、ラッチ回路２は複数回路あり、上記出力信号に用いた符号ｉは１以上の整数である。
また、ラッチ回路２は、リセット信号ＴＲＳＴ＿ＢがＨレベルにある間は、入力された
入力信号ＴＳＥＴ＿Ｔの論理レベルを、ラッチ回路２を構成するナンド回路８０１及びインバータ回路８０２により保持する。
【０００８】
図９は、図６におけるデコード回路３の回路構成図である。
図９において、ｉ＝２の場合を示し、デコード回路３は、ラッチ回路２の出力信号ＴＥＳＴ＜ｉ＞＿Ｂ、出力信号ＴＥＳＴ＜ｉ＞＿Ｔが入力され、出力信号ＴＣＯＤＥ＜ｊ：０＞のいずれか一つの信号をＬレベルからＨレベルへと遷移させる。ここで、ｊは、最大（２ｉ−１）となり、図９においてはｊ＝７である。
【０００９】
図１０は、図６におけるレベル調整回路５の回路構成図である。
レベル調整回路５は、図６に示す基準電位発生回路４の出力である出力信号ＶＦ−ＯＲＧが基準信号として入力され、内部基準信号ＶＦを発生する。ここで、上記デコード回路３の出力信号ＴＣＯＤＥ＜ｊ：０＞のうちＨレベルとなる信号がゲート入力となるトランジスタ（コード設定部）により、図中のＦＢ節点とレベル調整回路５の出力とが短絡される。従って、内部基準信号ＶＦの電圧レベルは、ＦＢ節点とレベル調整回路５の出力との間の抵抗値と、レベル調整回路５の出力と接地との間の抵抗値との比率により決定される。
【００１０】
次に、図１１〜図１４を用いて、上記のように構成された基準電位発生回路６００の電源投入時の動作、及び電源投入後の出力（内部基準電位信号）を目標レベルである正規の設定値へと調整する際の動作について説明する。
なお、図１１〜図１４においては、上記ｉ＝２、ｊ＝７の場合を示し、出力信号ＴＣＯＤＥ＜４＞がＬレベルからＨレベルへと遷移することで、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整されるものとする。
【００１１】
図１１は、電源投入時の正常動作（正常にコードが設定される動作）における内部波形を示すタイミングチャートである。
ラッチ回路２の各内部節点は電源投入時には論理的に不定状態である。しかし、図８に示す内部節点ＦＢ２と電源との間に設けられたコンデンサと、インバータ回路８０２の出力と接地との間に設けられたコンデンサにより、節点ＦＢ２の電位はＨレベルへ、インバータ回路８０２の出力がＬレベルとなる。また、電源投入時の外部電源ＶＤＤが立ちあがるにつれて、図７に示すパワーオンリセット信号ＰＯＮもＨレベルへと遷移するが、この間ラッチ信号生成回路１はリセット信号ＴＲＳＴ＿ＢをＬレベルに維持する。このため、ラッチ回路２に入力される制御信号ＴＳＥＬ＿ＴがＬレベルである場合、節点ＦＢ２を強制的にＨレベルとする。これらの動作により、ラッチ回路２の出力信号ＴＥＳＴ＜ｉ＞＿Ｂ、出力信号ＴＥＳＴ＜ｉ＞＿Ｔは、それぞれＨレベル、Ｌレベルとなる。
そして、パワーオンリセット信号ＰＯＮが、時刻Ｔ０においてＬレベルへと遷移すると、ラッチ信号生成回路１は、ｄｅｌａｙ回路で設定された期間経過後、リセット信号ＴＲＳＴ＿ＢをＬレベルからＨレベルへと遷移させる。これにより、ラッチ回路２において、テストデータが、出力信号ＴＥＳＴ＜ｉ＞＿ＢがＨレベル、出力信号ＴＥＳＴ＜ｉ＞＿ＴがＬレベルの状態で保持される。そして、デコード回路３は、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させ、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整される。
【００１２】
図１２は、電源投入時の異常動作（正常にコードが設定されない動作）における内部波形を示すタイミングチャートである。
図１１のタイミングチャートと相違する点は、外部電源ＶＤＤの立ち上がりを検知して外部電源ＶＤＤとともにＨレベルへと遷移するパワーオンリセット信号ＰＯＮが、製造時のバラつき等に起因して、時刻Ｔ０より早い時刻である時刻Ｔ０’において、Ｌレベルへと遷移している点である。このため、ラッチ信号生成回路１はリセット信号ＴＲＳＴ＿Ｂを早くＨレベルへと遷移させてしまい、ラッチ回路２において、リセット（出力信号ＴＥＳＴ＜ｉ＞＿ＢをＨレベルにすること）が充分行われないまま、テストデータが、出力信号ＴＥＳＴ＜ｉ＞＿ＢがＬレベル、出力信号ＴＥＳＴ＜ｉ＞＿ＴがＨレベルの状態で保持される。そして、デコード回路３は、出力信号ＴＣＯＤＥ＜０＞をＬレベルからＨレベルへと遷移させるので、レベル調整回路５の出力である内部基準信号ＶＦは、上記と異なり、目標レベルである正規の設定値へと調整されない。
【００１３】
図１２に示す異常動作に対する対策として、ラッチ信号生成回路１においては、外部からテストモード信号ＭＲＳが入力され、電源投入後におけるテストモード時において、リセット信号ＴＲＳＴ＿Ｂを制御できる構成としている。
図１３は、電源投入後に続くテストモード時のリセット動作（正常にコードを設定する動作）における内部波形を示すタイミングチャートである。ここで、図１３においては、図１２と同様に電源投入時Ｔ０において誤動作を起こした状態を示している。
電源投入後の時刻Ｔ１において、ラッチ信号生成回路１は、外部からＬレベルからＨレベルとなるテストモード信号ＭＲＳが入力されると、リセット信号ＴＲＳＴ＿ＢをＬレベルへと遷移させる。リセット信号ＴＲＳＴ＿ＢがＬレベルである期間（ｄｅｌａｙ回路で設定された期間）、ラッチ回路２において、ナンド回路８０１の出力はＨレベルとなる。
このとき、ラッチ回路２には、すでにＬレベルからＨレベルとなる制御信号ＴＳＥＬ＿Ｔが入力されているので、節点ＦＢ２とナンド回路８０１が電気的に非接続となっている。そのため、入力信号ＴＳＥＴ＿Ｔが入力されると、その入力信号ＴＳＥＴ＿Ｔの論理レベルに応じて、出力信号ＴＥＳＴ＜ｉ＞＿Ｂ、出力信号ＴＥＳＴ＜ｉ＞＿Ｔの論理レベルが遷移する。そして、リセット信号ＴＲＳＴ＿ＢをＬレベルからＨレベルへと遷移すると、このとき制御信号ＴＳＥＬ＿ＴはＬレベルとなり、節点ＦＢ２とナンド回路８０１が電気的に接続され、ラッチ回路２にはテストデータが保持される。
この場合、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させるため、入力信号ＴＳＥＴ＿ＴはＬレベルが入力され、テストデータが、出力信号ＴＥＳＴ＜ｉ＞＿ＢがＨレベル、出力信号ＴＥＳＴ＜ｉ＞＿ＴがＬレベルの状態で保持される。そして、デコード回路３は、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させ、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整される。
【００１４】
図１４も、図１３と同様に、電源投入後に続くテストモード時のリセット動作（正常にコードを設定する動作）における内部波形を示すタイミングチャートである。ここで、図１４においては、図１３と同様に電源投入時Ｔ０において誤動作を起こした状態を示しているが、複数のラッチ回路２のうち、出力信号ＴＥＳＴ＜２＞＿Ｔと出力信号ＴＥＳＴ＜２＞＿Ｂを発生するラッチ回路２は正常にテストデータを保持している場合を示している。しかし、デコード回路３は、出力信号ＴＣＯＤＥ＜７＞をＬレベルからＨレベルへと遷移させている。そのため、リセット動作において、ラッチ回路２において、出力信号ＴＥＳＴ＜１：０＞＿ＴをＬレベルへ、出力信号ＴＥＳＴ＜１：０＞＿ＢをＨレベルへリセットする。そして、デコード回路３が、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させ、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整される。
【００１５】
ここで、図１４に示す場合、図１０に示すレベル調整回路５において、ＦＢ節点とレベル調整回路５の出力とを短絡するトランジスタのゲート入力が、デコード回路３の出力信号ＴＣＯＤＥ＜７＞から出力信号ＴＣＯＤＥ＜４＞へと変わる。そのため、リセット時において、内部基準信号ＶＦを正規の設定値より電圧レベルが低い状態から、正規の設定値へと遷移させている。これに対し、図１３に示す場合は、内部基準信号ＶＦを正規の設定値より電圧レベルが高い状態から、正規の設定値へと遷移させている。
つまり、図１３、図１４いずれに示す場合においても、電源投入時においてレベル調整回路５に誤ったコードが設定された場合、リセット動作においてテストモード信号ＭＲＳを入力して、正しいコードをレベル調整回路５に再設定することで、内部基準信号ＶＦの電圧レベルを正規の設定値へと遷移させている。
【００１６】
しかしながら、内部基準信号ＶＦは電源電圧降圧回路等を構成するトランジスタのゲートに入力されるだけであるので、レベル調整回路５の負荷容量は軽く、駆動能力を上げる必要はない。また、レベル調整回路５の低消費電力化、あるいはレイアウトサイズ縮小のため、レベル調整回路５を構成するトランジスタのトランジスタ定数（チャネル幅Ｗ）を小さくする必要もある。そのため、リセット時においては、駆動能力及び応答能力の低いレベル調整回路５により、内部基準信号ＶＦを駆動することとなり、内部基準信号ＶＦの電圧レベルを正規の設定値へと安定させるまでに、数μ秒〜数十μ秒（図１３及び図１４に示す時間ｔＴ）必要であった。これにより、チップ内部で生成する内部電源電圧を所定の値に設定する迄の時間も伸びてしまい、この内部電源電圧が供給される回路が所定の値で動作する通常動作へ高速に移行できないという問題があった。
【課題を解決するための手段】
【００１７】
本発明は、外部から入力されるテストデータを保持するラッチ回路と、前記ラッチ回路に保持された前記テストデータに基づいてコード設定部に設定される電圧レベルコードの示すレベルの電圧を、半導体装置内の回路に供給する電圧発生回路と、電源投入時に前記ラッチ回路に誤って保持されるテストデータと、回路起動後に前記ラッチ回路に保持されるテストデータとの差分に基づいて、前記負荷の電圧を前記電圧レベルコードの示すレベルの電圧とするための電流を、前記回路を含む負荷に対して供給する電流供給回路と、を有することを特徴とする半導体装置。である。
【発明の効果】
【００１８】
本発明の半導体装置によれば、電源投入時において電圧発生回路に誤ったコードが設定された場合、回路起動後のリセット動作においてテストモード信号を入力して、正しいコードを電圧発生回路に再設定し、内部基準信号ＶＦの電圧レベルを正規の設定値へと遷移させる。その際、ラッチ回路に誤って保持されるテストデータと電圧レベルコードに対応するテストデータとの差分に基づいて、電圧発生回路の出力と電源または接地との間に設けられた電流供給回路を駆動し、電圧発生回路の出力を、電圧レベルコードにより調整される出力レベルへと遷移させる。このため、上記回路起動後のリセット動作において内部基準信号ＶＦの電圧レベルを正規の設定値へと、高速に遷移させることができ、チップ内部で生成する内部電源電圧を、回路駆動に必要な所定の電圧レベルに設定するまでの時間を短縮できる。これにより、内部電源電圧が供給される回路が高速に通常動作へ移行することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】基準電位発生回路１００のブロック図である。
【図２】図１におけるＭＲＳパルス信号生成回路６の回路構成図である。
【図３】図１における遷移検出回路７の回路構成図である。
【図４】遷移検出回路７の動作説明のための真理値表である。
【図５】電源投入後に続くテストモード時のリセット動作における内部波形を示すタイミングチャートである。
【図６】基準電位発生回路６００のブロック図である。
【図７】図６におけるラッチ信号生成回路１の回路構成図である。
【図８】図６におけるラッチ回路２の回路構成図である。
【図９】図６におけるデコード回路３の回路構成図である。
【図１０】図６におけるレベル調整回路５の回路構成図である。
【図１１】電源投入時の正常動作における内部波形を示すタイミングチャートである。
【図１２】電源投入時の異常動作における内部波形を示すタイミングチャートである。
【図１３】電源投入後に続くテストモード時のリセット動作における内部波形を示すタイミングチャートである。
【図１４】電源投入後に続くテストモード時のリセット動作における内部波形を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の基準電位発生回路１００のブロック図である。図１において、図６に示す基準電位発生回路６００と同一の部分には同一の符号を付し、その説明を省略する。
図１における基準電位発生回路１００は、図６における基準電位発生回路６００に加えて、ＭＲＳパルス信号生成回路６、遷移検出回路７、引き下げ回路８、及び引き上げ回路９を備えている。
図２は、図１におけるＭＲＳパルス信号生成回路６の回路構成図である。ＭＲＳパルス信号生成回路６は、電源投入後に続くテストモード時のリセット動作において、ＬレベルからＨレベルに変化するモードレジスタ信号ＭＲＳが入力されると、出力信号ＭＲＳＯＳ＿ＢをＨレベルからＬレベルへと遷移させ、出力信号ＭＲＳＯＳ＿ＴをＬレベルからＨレベルへと遷移させる。また、ＭＲＳパルス信号生成回路６は、入力されるモードレジスタ信号ＭＲＳがＨレベルからＬレベルに変化すると、ｄｅｌａｙ回路で決まる遅延時間経過後、出力信号ＭＲＳＯＳ＿ＢをＬレベルからＨレベルへと遷移させ、出力信号ＭＲＳＯＳ＿ＴをＨレベルからＬレベルへと遷移させる。
【００２１】
図３は、図１における遷移検出回路７の回路構成図である。
図３(ａ)に示す遷移検出回路７は、複数のラッチ回路２のうちの最上位ビットに対応する遷移検出回路である。本実施形態においては、ｉ＝２であるので、ラッチ回路が保持するテストデータにおいて、ｉ＝２を最上位とし、ｉ＝０を最下位とする。
図３(ａ)に示す遷移検出回路７は、ラッチ回路２の保持する出力信号ＴＥＳＴ＜２＞＿Ｂがテストデータとして入力される。
遷移検出回路７は、電源投入後におけるテストモード時に、ラッチ回路２の出力信号ＴＥＳＴ＜２＞＿Ｂの論理レベルが遷移すると、図中のｄｅｌａｙ回路で決まる遅延時間の間、論理‘１’（Ｈレベルとする）の信号である内部信号ＵＰＤＮＰ＿Ｔ＜２＞を出力する。なお、遷移検出回路７は、ラッチ回路２の出力信号ＴＥＳＴ＜２＞＿Ｂの論理レベルが遷移しない場合、内部信号ＵＰＤＮＰ＿Ｔ＜２＞を論理‘０’（Ｌレベルとする）のまま維持する。
【００２２】
また、遷移検出回路７は、内部信号ＵＰＤＮＰ＿Ｔ＜２＞と、上記ＭＲＳパルス信号生成回路６の出力信号ＭＲＳＯＳ＿ＢとのＯＲ論理をとり、出力信号ＵＰＤＮ＿Ｂ＜２＞を
生成する。また、遷移検出回路７は、内部信号ＵＰＤＮＰ＿Ｔ＜２＞と、上記ＭＲＳパルス信号生成回路６の出力信号ＭＲＳＯＳ＿ＴとのＡＮＤ論理をとり、出力信号ＵＰＤＮ＿Ｔ＜２＞を生成する。
従って、図３(ａ)に示す遷移検出回路７は、電源投入後におけるテストモード時に、ラッチ回路２の出力信号ＴＥＳＴ＜２＞＿Ｂの論理レベルが遷移した場合、ＭＲＳパルス信号生成回路６におけるｄｅｌａｙ回路で決まる遅延時間、Ｈレベルとなる出力信号ＵＰＤＮ＿Ｔ＜２＞を発生する。また、遷移検出回路７は、ラッチ回路２の出力信号ＴＥＳＴ＜２＞＿Ｂの論理レベルが遷移しない場合、ＭＲＳパルス信号生成回路６におけるｄｅｌａｙ回路で決まる遅延時間、Ｌレベルとなる出力信号ＵＰＤＮ＿Ｂ＜２＞を発生する。
【００２３】
図３(ｂ)に示す遷移検出回路７は、複数のラッチ回路２のうちの最上位ビット以外にそれぞれ対応する遷移検出回路である。本実施形態においては、ｉ＝２であるので、遷移検出回路７は、２個のラッチ回路２の保持する出力信号ＴＥＳＴ＜１：０＞＿Ｂがテストデータとして、それぞれ２個の遷移検出回路７に入力される。なお、ＴＥＳＴ＜１：０＞＿Ｂは、ＴＥＳＴ＜１＞＿Ｂ及びＴＥＳＴ＜０＞＿ＢをＴＥＳＴ＜１＞＿Ｂを上位側として表わすものとする。
遷移検出回路７は、電源投入後におけるテストモード時に、ラッチ回路２の出力信号ＴＥＳＴ＜１：０＞＿Ｂの論理レベルが遷移すると、図中のｄｅｌａｙ回路で決まる遅延時間の間、Ｈレベルの信号である内部信号ＵＰＤＮ＿Ｔ＜１：０＞を出力する。なお、遷移検出回路７は、ラッチ回路２の出力信号ＴＥＳＴ＜１：０＞＿Ｂの論理レベルが遷移しない場合、内部信号ＵＰＤＮ＿Ｔ＜１：０＞をＬレベルのまま維持する。
従って、図３(ｂ)に示す遷移検出回路７は、電源投入後におけるテストモード時に、ラッチ回路２の出力信号ＴＥＳＴ＜１：０＞＿Ｂの論理レベルが遷移した場合にのみ、遷移検出回路７におけるｄｅｌａｙ回路で決まる遅延時間、Ｈレベルの出力信号ＵＰＤＮ＿Ｔ＜１：０＞を発生する。
【００２４】
図１に戻って、引き下げ回路８は、Ｎ型トランジスタ１０、Ｎ型トランジスタ１１、Ｎ型トランジスタ１２、及びＮ型トランジスタ１３より構成される。
Ｎ型トランジスタ１０は、ドレインがレベル調整回路５の出力に接続され、ゲートには上記遷移検出回路７（図３（ａ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｔ＜２＞が入力される。
Ｎ型トランジスタ１１は、ドレインがＮ型トランジスタ１０のソースに接続され、ソースは接地され、ゲートは電源と接続される。
Ｎ型トランジスタ１２は、ドレインがＮ型トランジスタ１０のソースに接続され、ソースは接地され、ゲートには上記遷移検出回路７（図３（ｂ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｔ＜０＞が入力される。
Ｎ型トランジスタ１３は、ドレインがＮ型トランジスタ１０のソースに接続され、ソースは接地され、ゲートには上記遷移検出回路７（図３（ｂ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｔ＜１＞が入力される。
【００２５】
引き上げ回路９は、Ｐ型トランジスタ１４、Ｐ型トランジスタ１５、及びＰ型トランジスタ１６より構成される。
Ｐ型トランジスタ１４は、ドレインがレベル調整回路５の出力に接続され、ゲートには上記遷移検出回路７（図３（ａ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｂ＜２＞が入力される。
Ｐ型トランジスタ１５は、ドレインがＰ型トランジスタ１４のソースに接続され、ソースは電源と接続され、ゲートには上記遷移検出回路７（図３（ｂ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｔ＜０＞が入力される。
Ｐ型トランジスタ１６は、ドレインがＰ型トランジスタ１４のソースに接続され、ソースは電源と接続され、ゲートには上記遷移検出回路７（図３（ｂ）に示す遷移検出回路７）の出力信号ＵＰＤＮ＿Ｔ＜１＞が入力される。
【００２６】
次に、ＭＲＳパルス信号生成回路６、遷移検出回路７、引き下げ回路８、及び引き上げ回路９の動作を、図４の真理値表を用いて詳細に説明する。
図４は、電源投入時に複数のラッチ回路２に保持されるデータ、電源投入後のテストモードにおいて複数のラッチ回路２に保持されるデータ、電源投入後のテストモードにおける遷移検出回路７の出力値を、レベル調整回路５に設定されるコード（Ｃｏｄｅ０〜７）毎に示した真理値表である。
ここで、コード（Ｃｏｄｅ０〜７）は、図１０に示すレベル調整回路５に入力されるデコード回路３の出力信号ＴＣＯＤＥ＜ｊ：０＞を示している。また、レベル調整回路５に示すように、コードの番号が小さいほど内部基準信号ＶＦの電圧レベルは高く設定され、コードの番号が大きいほど内部基準信号ＶＦの電圧レベルは低く設定される。なお、本実施形態において、Ｃｏｄｅ４（デコード回路３の出力信号ＴＣＯＤＥ＜４＞）がレベル調整回路５に設定されるとき、内部基準信号ＶＦの電圧レベルが正規の設定値に調整されるものとする。
【００２７】
図４において、電源投入時に複数のラッチ回路２に保持されるデータを、「リセット前」における出力信号ＴＥＳＴ＜ｉ＞＿Ｂ（ｉ＝２，１，０）として、最上位ビット側から順に示している。また、電源投入後のテストモードにおいて複数のラッチ回路２に保持されるデータを、図中、「リセット後」における出力信号ＴＥＳＴ＜ｉ＞＿Ｂ（ｉ＝２，１，０）として、最上位ビット側から順に示している。
また、図４において、電源投入後のテストモードにおける遷移検出回路７の出力値については、最上位ビットに相当する遷移検出回路７の出力信号ＵＰＤＮ＿Ｂ＜２＞、出力信号ＵＰＤＮ＿Ｔ＜２＞、最上位を除くビットに相当する２個の遷移検出回路７の出力である出力信号ＵＰＤＮ＿Ｔ＜１＞、出力信号ＵＰＤＮ＿Ｔ＜０＞の順に、それぞれの出力値を論理レベルで記載している。なお、出力値を示す欄に記載の記号「○」は、引き下げ回路８又は引き上げ回路９におけるトランジスタのゲートに、遷移検出回路７の出力がリセット時に入力され、該トランジスタが一定期間オン状態になることを示している。例えば、Ｃｏｄｅ４〜７の場合、ＵＰＤＮ＿Ｂ＜２＞がＬレベル（論理０）となり、図１における引き上げ回路９のＰ型トランジスタ１４がオン状態になることを示している。また、Ｃｏｄｅ０〜３の場合、ＵＰＤＮ＿Ｔ＜２＞がＨレベル（論理１）となり、図１における引き下げ回路８のＮ型トランジスタ１０がオン状態になることを示している。
【００２８】
電源投入時において、Ｃｏｄｅ４（デコード回路３の出力信号ＴＣＯＤＥ＜４＞）がレベル調整回路５に設定されない場合、すなわち、内部基準信号ＶＦの電圧レベルが正規の設定値に調整されていない場合、複数のラッチ回路２の出力信号ＴＥＳＴ＜２：０＞＿Ｂのうち、少なくとも１つは、図４の「リセット前」に示すように、論理０（Ｌレベル）に保持されている。
電源投入後におけるテストモードにおいて、複数のラッチ回路２各々に外部からＬレベルの入力信号ＴＳＥＴ＿Ｔを入力することで、それぞれの複数のラッチ回路２は、図４の「リセット後」に示すように、論理０にある出力信号ＴＥＳＴ＜２：０＞＿Ｂを、論理１（Ｈレベル）へと遷移させる。
これによって、デコード回路３は、レベル調整回路５に設定されるコードをＣｏｄｅ４とする。
【００２９】
まず、図４に示すＣｏｄｅ０〜３がレベル調整回路５に設定された場合について、順に説明する。
電源投入時において、Ｃｏｄｅ０〜３がレベル調整回路５に設定された場合、テストデータの最上位に対応するラッチ回路２には、Ｌレベル（論理０）の出力信号ＴＥＳＴ＜２＞＿Ｂが、テストデータとして保持されている。図３（ａ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜２＞＿ＢがＬレベルからＨレベルと変わるので、出力信号ＵＰＤＮ＿Ｔ＜２＞を所定期間Ｈレベルとし、引き下げ回路８のＮ型トランジスタ１０をオンさせる。なお、図３（ａ）に示す遷移検出回路７は、出力信号ＵＰＤＮ＿Ｂ＜２＞をＨレベルのまま維持し、引き上げ回路９のＰ型トランジスタ１４のオフ状態を維持する。
【００３０】
Ｃｏｄｅ０が電源投入時においてレベル調整回路５に設定された場合、テストデータの最上位に対応するラッチ回路２以外の２個のラッチ回路２には、それぞれＬレベルのテストデータＴＥＳＴ＜１＞＿Ｂ、ＬレベルのテストデータＴＥＳＴ＜０＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜１：０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜１：０＞を所定期間Ｈレベルとし、引き下げ回路８のＮ型トランジスタ１２及びＮ型トランジスタ１３をオンさせる。引き下げ回路８は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＮ型トランジスタ１０〜１３により、Ｃｏｄｅ４で設定されるレベルまで引き下げる。
【００３１】
Ｃｏｄｅ１が電源投入時においてレベル調整回路５に設定された場合、テストデータＴＥＳＴ＜１＞＿Ｂに対応するラッチ回路２には、ＬレベルのテストデータＴＥＳＴ＜１＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜１＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜１＞を所定期間Ｈレベルとし、引き下げ回路８のＮ型トランジスタ１３をオンさせる。引き下げ回路８は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＮ型トランジスタ１０、１１、１３により、Ｃｏｄｅ４で設定されるレベルまで引き下げる。
【００３２】
Ｃｏｄｅ２が電源投入時においてレベル調整回路５に設定された場合、テストデータＴＥＳＴ＜０＞＿Ｂに対応するラッチ回路２には、ＬレベルのテストデータＴＥＳＴ＜０＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜０＞を所定期間Ｈレベルとし、引き下げ回路８のＮ型トランジスタ１２をオンさせる。引き下げ回路８は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＮ型トランジスタ１０〜１２により、Ｃｏｄｅ４で設定されるレベルまで引き下げる。
【００３３】
Ｃｏｄｅ３が電源投入時においてレベル調整回路５に設定された場合、テストデータの最上位に対応するラッチ回路２以外の２個のラッチ回路２には、それぞれＨレベルのテストデータＴＥＳＴ＜１＞＿Ｂ、ＬレベルのテストデータＴＥＳＴ＜０＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜１：０＞＿Ｂが遷移しないので、出力信号ＵＰＤＮ＿Ｔ＜１：０＞をＬレベルに維持し、引き下げ回路８のＮ型トランジスタ１２及びＮ型トランジスタ１３のオフ状態を維持する。引き下げ回路８は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＮ型トランジスタ１０、１１により、Ｃｏｄｅ４で設定されるレベルまで引き下げる。
【００３４】
以上の様に、電源投入時において、内部基準信号ＶＦが正規の設定値より大きく設定された場合（Ｃｏｄｅ０〜３が設定された場合）であっても、電源投入後のテストモードにおいて、遷移検出回路７により引き下げ回路８を構成するＮ型トランジスタの少なくともＮ型トランジスタ１０、１１をオンさせ、接地への電流パスを形成する。これにより、内部基準信号ＶＦの電圧レベルを、Ｃｏｄｅ４で設定されるレベルまで高速に引き下げることができる。
また、図１に示すように、Ｎ型トランジスタ１３のトランジスタ定数（チャネル幅Ｗ）が２×Ｗｎと、Ｎ型トランジスタ１２のチャネル幅Ｗｎの２倍となっている。そのため、電源投入時における内部基準信号ＶＦが正規の設定値より大きくなるにつれて、電源投入後のテストモードにおいてレベル調整回路５の出力と接地との間に流れる電流を増加させることができるので、出力電圧レベルを大きくする調整する場合にも高速に調整できる。なお、Ｎ型トランジスタ１１〜１３のチャネル幅Ｗは、図１に例に限られるものではない。
引き下げ回路８において、リセット時にＨレベルに遷移するＵＰＤＮ＿Ｔ＜２：０＞によってオンするＮ型トランジスタ１０〜１３のトランジスタ定数（チャネル幅Ｗ，チャネル長Ｌ）を予め設定しておくことで、Ｃｏｄｅ０〜３各々に対応するリセット時の電圧レベル引き下げ時間を自由に、例えば各Ｃｏｄｅ間で全て等しい時間となるように制御することもできる。
【００３５】
次に、図４に示すＣｏｄｅ５〜７がレベル調整回路５に設定された場合について、順に説明する。
電源投入時において、Ｃｏｄｅ５〜７がレベル調整回路５に設定された場合、テストデータの最上位に対応するラッチ回路２には、Ｈレベル（論理１）の出力信号ＴＥＳＴ＜２＞＿Ｂが、テストデータとして保持されている。図３（ａ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜２＞＿Ｂが遷移せずＨレベルのままであるので、出力信号ＵＰＤＮ＿Ｂ＜２＞を所定期間Ｌレベルとし、引き上げ回路９のＰ型トランジスタ１４をオンさせる。なお、図３（ａ）に示す遷移検出回路７は、出力信号ＵＰＤＮ＿Ｔ＜２＞をＬレベルのまま維持し、引き下げ回路８のＮ型トランジスタ１０のオフ状態を維持する。
【００３６】
Ｃｏｄｅ７が電源投入時においてレベル調整回路５に設定された場合、テストデータの最上位に対応するラッチ回路２以外の２個のラッチ回路２には、それぞれＬレベルのテストデータＴＥＳＴ＜１＞＿Ｂ、ＬレベルのテストデータＴＥＳＴ＜０＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜１：０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜１：０＞を所定期間Ｈレベルとし、引き上げ回路９のＰ型トランジスタ１５及びＰ型トランジスタ１６をオンさせる。引き上げ回路９は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＰ型トランジスタ１４〜１６により、Ｃｏｄｅ４で設定されるレベルまで引き上げる。
【００３７】
Ｃｏｄｅ６が電源投入時においてレベル調整回路５に設定された場合、テストデータＴＥＳＴ＜１＞＿Ｂに対応するラッチ回路２には、ＬレベルのテストデータＴＥＳＴ＜１＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜１＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜１＞を所定期間Ｈレベルとし、引き上げ回路９のＰ型トランジスタ１６をオンさせる。引き上げ回路９は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＰ型トランジスタ１４、１６により、Ｃｏｄｅ４で設定されるレベルまで引き上げる。
【００３８】
Ｃｏｄｅ５が電源投入時においてレベル調整回路５に設定された場合、テストデータＴＥＳＴ＜０＞＿Ｂに対応するラッチ回路２には、ＬレベルのテストデータＴＥＳＴ＜０＞＿Ｂが保持されている。図３（ｂ）に示す遷移検出回路７は、電源投入後におけるテストモードにおいて、入力されるＴＥＳＴ＜０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜０＞を所定期間Ｈレベルとし、引き上げ回路９のＰ型トランジスタ１５をオンさせる。引き上げ回路９は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＰ型トランジスタ１４、１５により、Ｃｏｄｅ４で設定されるレベルまで引き上げる。
【００３９】
以上の様に、電源投入時において、内部基準信号ＶＦが正規の設定値より小さく設定された場合（Ｃｏｄｅ５〜７が設定された場合）であっても、電源投入後のテストモードにおいて、遷移検出回路７により引き上げ回路９を構成するＰ型トランジスタ１５、１６のうちの少なくとも一方をオンさせ、電源からの電流パスを形成する。これにより、内部基準信号ＶＦの電圧レベルを、Ｃｏｄｅ４で設定されるレベルまで高速に引き上げることができる。
また、図１に示すように、Ｐ型トランジスタ１６のトランジスタ定数（チャネル幅Ｗ）が２×Ｗｐと、Ｐ型トランジスタ１５のチャネル幅Ｗｐの２倍となっている。そのため、電源投入時における内部基準信号ＶＦが正規の設定値より小さくなるにつれて、電源投入後のテストモードにおいて電源からレベル調整回路５の出力へと流れる電流を増加させることができるので、出力電圧レベルを大きくする調整する場合にも高速に調整できる。なお、Ｐ型トランジスタ１５、１６のチャネル幅Ｗは、図１に例に限られるものではない。
引き上げ回路９において、リセット時にＨレベルに遷移するＵＰＤＮ＿Ｔ＜２：０＞によってオンするＰ型トランジスタ１４〜１６のトランジスタ定数（チャネル幅Ｗ，チャネル長Ｌ）を予め設定しておくことで、Ｃｏｄｅ５〜７各々に対応するリセット時の電圧レベル引き上げ時間を自由に、例えば各Ｃｏｄｅ間で全て等しい時間となるように制御することもできる。
【００４０】
図５は、基準電位発生回路１００の電源投入後に続くテストモード時のリセット動作（正常にコードを設定する動作）における内部波形を示すタイミングチャートである。ここで、図５（ａ）においては、図１２と同様に電源投入時Ｔ０において誤動作を起こし、レベル調整回路５にＣｏｄｅ０が設定された状態を示している。
電源投入後の時刻Ｔ１において、ラッチ信号生成回路１は、外部からＬレベルからＨレベルとなるテストモード信号ＭＲＳが入力されると、リセット信号ＴＲＳＴ＿ＢをＬレベルへと遷移させる。リセット信号ＴＲＳＴ＿ＢがＬレベルである期間（ｄｅｌａｙ回路で設定された期間）、ラッチ回路２において、ナンド回路８０１の出力はＨレベルとなる。
このとき、ラッチ回路２には、すでにＬレベルからＨレベルとなる制御信号ＴＳＥＬ＿Ｔが入力されているので、節点ＦＢ２とナンド回路８０１が電気的に非接続となっている。そのため、入力信号ＴＳＥＴ＿Ｔが入力されると、その入力信号ＴＳＥＴ＿Ｔの論理レベルに応じて、出力信号ＴＥＳＴ＜ｉ＞＿Ｂ、出力信号ＴＥＳＴ＜ｉ＞＿Ｔの論理レベルが遷移する。そして、リセット信号ＴＲＳＴ＿ＢをＬレベルからＨレベルへと遷移すると、このとき制御信号ＴＳＥＬ＿ＴはＬレベルとなり、節点ＦＢ２とナンド回路８０１が電気的に接続され、ラッチ回路２にはテストデータが保持される。
この場合、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させるため、入力信号ＴＳＥＴ＿ＴはＬレベルが入力され、テストデータが、出力信号ＴＥＳＴ＜ｉ＞＿ＢがＨレベル、出力信号ＴＥＳＴ＜ｉ＞＿ＴがＬレベルの状態で保持される。そして、デコード回路３は、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させ、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整される。
この際、図３（ａ）及び図３（ｂ）に示す遷移検出回路７は、入力されるＴＥＳＴ＜２：０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜２：０＞を時刻Ｔ２〜Ｔ３の期間Ｈレベルとし、引き下げ回路８のＮ型トランジスタ１０、１２、１３をオンさせる。引き下げ回路８は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＮ型トランジスタ１０〜１３により、Ｃｏｄｅ４で設定されるレベルまで高速に引き下げる。
【００４１】
また、図５（ｂ）においては、図５（ａ）と同様に電源投入時Ｔ０において誤動作を起こした状態を示しているが、レベル調整回路５にＣｏｄｅ７が設定された状態を示している。つまり、複数のラッチ回路２のうち、出力信号ＴＥＳＴ＜２＞＿Ｔと出力信号ＴＥＳＴ＜２＞＿Ｂを発生するラッチ回路２は正常にテストデータを保持している。また、デコード回路３は、出力信号ＴＣＯＤＥ＜７＞をＬレベルからＨレベルへと遷移させている。
そこで、レベル調整回路５にＣｏｄｅ４を設定するため、リセット動作において、ラッチ回路２において、出力信号ＴＥＳＴ＜１：０＞＿ＴをＬレベルへ、出力信号ＴＥＳＴ＜１：０＞＿ＢをＨレベルへリセットする。そして、デコード回路３が、出力信号ＴＣＯＤＥ＜４＞をＬレベルからＨレベルへと遷移させ、レベル調整回路５の出力である内部基準信号ＶＦは、目標レベルである正規の設定値へと調整される。
この際、図３（ｂ）に示す遷移検出回路７は、入力されるＴＥＳＴ＜１：０＞＿ＢがＬレベルからＨレベルと遷移するので、出力信号ＵＰＤＮ＿Ｔ＜１：０＞を時刻Ｔ２〜Ｔ３の期間Ｈレベルとし、引き上げ回路９のＰ型トランジスタ１５、１６をオンさせる。引き上げ回路９は、レベル調整回路５の出力レベルを、オンしているトランジスタであるＰ型トランジスタ１４〜１６により、Ｃｏｄｅ４で設定されるレベルまで高速に引き上げる。
【００４２】
このように、本実施形態による半導体装置は、外部から入力されるテストデータを保持するラッチ回路（ラッチ回路２）と、前記ラッチ回路に保持された前記テストデータに基づいてコード設定部に設定される電圧レベルコード（デコード回路３の出力であるＴＣＯＤＥ＜ｊ＞）の示すレベルの電圧を、半導体装置内の回路に供給する電圧発生回路（レベル調整回路５）と、電源投入時に前記ラッチ回路に誤って保持されるテストデータ（上記例ではＣｏｄｅ４以外のＣｏｄｅに相当するＴＥＳＴ＜ｉ＞＿Ｔ／＿Ｂ）と、回路起動後にレベル調整のため前記電圧レベルコードに対応して前記ラッチ回路に保持されるテストデータ（上記例ではＣｏｄｅ４に相当するＴＥＳＴ＜ｉ＞＿Ｔ／＿Ｂ）との差分に基づいて、前記負荷の電圧を前記電圧レベルコードの示すレベルの電圧とするための電流を、前記回路を含む負荷に対して供給する電流供給回路（引き下げ回路８、引き上げ回路９）と、を有することを特徴とする半導体装置である。
【００４３】
本発明の半導体装置によれば、電源投入時において電圧発生回路（レベル調整回路５）に誤ったコードが設定された場合、回路起動後のリセット動作においてテストモード信号を入力して、正しいコードを電圧発生回路に再設定し、内部基準信号ＶＦの電圧レベルを正規の設定値へと遷移させる。その際、ラッチ回路（ラッチ回路２）に誤って保持されるテストデータと電圧レベルコードに対応するテストデータとの差分に基づいて、電圧発生回路の出力と電源または接地との間に設けられた電流供給回路（引き下げ回路８、引き上げ回路９）を駆動し、電圧発生回路の出力を、電圧レベルコードにより調整される出力レベルへと遷移させる。このため、上記回路起動後のリセット動作において内部基準信号ＶＦの電圧レベルを正規の設定値へと、高速に遷移させることができ、チップ内部で生成する内部電源電圧を、回路駆動に必要な所定の電圧レベルに設定するまでの時間を短縮できる。これにより、内部電源電圧が供給される回路が高速に通常動作へ移行することが可能となる。
【００４４】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００４５】
１００，６００…基準電位発生回路、１…ラッチ信号生成回路、２…ラッチ回路、３…デコード回路、４…基準電位発生回路、５…レベル調整回路、６…ＭＲＳパルス信号生成回路、７…遷移検出回路、８…引き下げ回路、９…引き上げ回路、１０，１１，１２，１３…Ｎ型トランジスタ、１４，１５，１６…Ｐ型トランジスタ、８０１…ナンド回路、８０２…インバータ回路
【図１】
2011252802.tif 000003
【図２】
2011252802.tif 000004
【図３】
2011252802.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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