(57)【要約】【課題】ＰＩＮダイオードの光電流出力制御トランジスタのリーク電流を増大させることなくＰＩＮダイオードの光遮断時の光電流出力立下り特性改善を行う。【解決手段】Ｐ−型半導体基板１にＰ＋型埋め込み層２を形成する。次にＰ−型半導体基板１上にＰ−型エピタキシャル層３を形成し、該Ｐ−型エピタキシャル層３内にＰ＋型埋め込みコンタクト層５を形成する。次にＰ＋型埋め込み層２からＰ−型エピタキシャル層３内のＰ＋型埋め込みコンタクト層５に連結するＰ＋型這い上がり層２ｂを形成する。これによりＰＩＮダイオードに光を入射した場合に発生する正孔がアノード電極まで流れる経路の電気抵抗の低減を図る。この場合、Ｐ＋型埋め込み層２形成のためのボロンイオンのドーズ量を制御部のＮＰＮトランジスタ６０のコレクタ−エミッタ間リーク電流が増大しない範囲に調節する。【選択図】  図１
2011204873.tif 000002
【特許請求の範囲】
【請求項１】
ＰＩＮダイオードとトランジスタを有する半導体装置の製造方法において、
第１導電型の半導体基板にイオン注入により第１導電型の高濃度の埋め込み層を形成する工程と、
前記埋め込み層の表面に第１導電型の低濃度の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層の内、ＰＩＮダイオードの光照射部を除く領域に第１導電型の埋め込みコンタクト層を形成する工程と、
前記第１のエピタキシャル層の内、トランジスタ形成領域に第２導電型の埋め込み層を形成する工程と、
前記第１のエピタキシャル層の表面に低濃度の第２のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層内から前記第２のエピタキシャル層内まで延在する第１導電型の埋め込み分離層を形成する工程と、
前記埋め込み分離層と連結し前記第２のエピタキシャル層の表面まで延在する第１導電型の分離層を形成する工程と、
前記第１のエピタキシャル層内に前記埋め込み層から這い上がり前記埋め込みコンタクト層と連結する第１導電型の這い上がり層を形成する工程と、
前記第２のエピタキシャル層の表面に第２導電型のカソード層及び第１導電型のアノード層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＰＩＮダイオードの前記カソード層と前記アノード層間に印加される所定の逆バイアスにより前記第１及び第２のエピタキシャル層内に拡がる空乏層が前記這い上がり層まで延在することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み層を形成するためのイオン注入時の不純物のドーズ量が前記ＰＩＮダイオードの光遮断時の光電流出力立下り特性を所定の規格を満たすまで改善し、且つ前記トランジスタのリーク電流を増大させる事がない範囲であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記トランジスタがバイポーラトランジスタであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記バイポーラトランジスタの前記リーク電流がコレクタ−エミッタ間リーク電流又はコレクタ−半導体基板間リーク電流であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み層の不純物濃度が前記トランジスタの形成領域で前記ＰＩＮダイオードの形成領域より低くなることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記埋め込み層が、前記ＰＩＮダイオード形成領域上が開口又は薄く、トランジスタ形成領域上が厚い絶縁膜マスクを介して不純物をイオン注入することにより形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
ＰＩＮダイオードとトランジスタを有する半導体装置において、
第１導電型の半導体基板にイオン注入により形成された第１導電型の高濃度の埋め込み層と、
前記埋め込み層の表面に形成された第１導電型の低濃度の第１のエピタキシャル層と、
前記第１のエピタキシャル層の内、ＰＩＮダイオードの光照射部を除く領域に形成された第１導電型の埋め込みコンタクト層と、
前記第１のエピタキシャル層の内、トランジスタ形成領域に形成された第２導電型の埋め込み層と、
前記第１のエピタキシャル層の表面に形成された低濃度の第２のエピタキシャル層と、
前記第１のエピタキシャル層内から前記第２のエピタキシャル層内まで延在して形成された第１導電型の埋め込み分離層と、
前記埋め込み分離層と連結し前記第２のエピタキシャル層の表面まで延在して形成された第１導電型の分離層と、
前記第１のエピタキシャル層内に前記埋め込み層から這い上がって形成された前記埋め込みコンタクト層と連結する第１導電型の這い上がり層と、
前記第２のエピタキシャル層の表面に形成された第２導電型のカソード層及び第１導電型のアノード層と、を具備し、前記ＰＩＮダイオードの前記カソード層と前記アノード層間に印加される所定の逆バイアスにより前記第１及び第２のエピタキシャル層内に拡がる空乏層が前記這い上がり層まで延在し、且つ前記埋め込み層を形成するためのイオン注入時の不純物のドーズ量が前記ＰＩＮダイオードの光遮断時の光電流出力立下り特性を所定の規格を満たすまで改善し、且つ前記トランジスタのリーク電流を増大させる事がない範囲であることを特徴とする半導体装置。
【請求項９】
前記埋め込み層が、前記ＰＩＮダイオード形成領域上が開口又は薄く、トランジスタ形成領域上が厚い絶縁膜マスクを介して不純物をイオン注入し形成されることにより、当該埋め込み層の濃度が前記トランジスタの形成領域で前記ＰＩＮダイオードの形成領域より低くなることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にトランジスタのリーク電流の増大を防止しつつＰＩＮダイオードの特性改善を図る半導体装置及びその製造方法に係るものである。
【背景技術】
【０００２】
近年コンパクトディスク等の光ディスクのデータ読み出し装置において、光ディスクの高速読み出し、短波長光に対する市場の要求が益々強まっている。この要求に応えるため受光素子としてのＰＩＮダイオードと、光が照射されたＰＩＮダイオードからの出力を増幅、制御するトランジスタ等からなる制御回路を一体化した光電子集積回路において、ＰＩＮ ダイオードとトランジスタの双方の特性の向上が望まれている。
【０００３】
ＰＩＮダイオードの高速化を実現するためＰ−型半導体基板に高濃度Ｐ＋型埋め込み層を形成する方法及び高耐圧ＰＮＰトランジスタを実現するためのエピタキシャル層の構成等について特許文献１に以下の内容が記載されている。その内容の概略を以下に図９に基づいて説明する。
【０００４】
図９はＰＩＮダイオード７０とその出力を制御する素子の代表としてＰＮＰトランジスタ８０を有する半導体装置の断面図である。ＰＩＮダイオード７０に光が入射するとアノード電極６９とカソード電極６８の間に光電流が流れ、その出力がＰＮＰトランジスタ８０等からなる制御回路により増幅、制御される。
【０００５】
開示された発明は、Ｐ−型半導体基板６１上に該半導体基板６１より不純物濃度が２桁以上高いＰ＋型埋め込み層６２と、その上に形成したＰ−型の１段又は２段構成のエピタキシャル層６３、６４と、その上に形成されたＮ−型エピタキシャル層６５から構成される。Ｎ−型エピタキシャル層６５の濃度をＰ−型エピタキシャル層６４の濃度より１桁高くすることによりＰＩＮダイオード７０に印加される逆バイアスによる空乏層がＰ−型エピタキシャル層６４側に拡がるようにしている。
【０００６】
また、Ｎ−型エピタキシャル層６５を薄くすることによりその部分に照射される光で発生する電子−正孔対からなるキャリアを減少させる事が可能となり、当該キャリアによる拡散電流が減少するためＰＩＮダイオード７０の高速化が可能となる。更に、Ｎ−型エピタキシャル層６５とＰ−型エピタキシャル層６４の膜厚を独立に設定できるので、第２のＰ−型エピタキシャル層６４の膜厚を１．５μｍ以上にすれば所定の耐圧からなる制御部のＰＮＰトランジスタ８０の実現が可能になる。
【０００７】
また、Ｐ＋型埋め込み層６２が高濃度のアノードコンタクト層６６と接続されるため光電流の経路を低抵抗にする事が可能となりＰＩＮダイオード７０の高速化を図る事ができる。赤外光に対応する場合、第１、第２のＰ−型エピタキシャル層６３、６４の合計の膜厚は最大１０μｍ程度まで厚くなるが第２のＰ−型エピタキシャル層６４の膜厚を数μｍ以上にすれば第１のＰ−型エピタキシャル層６３の膜厚を５μｍ以下にする事ができる。従って、Ｐ＋型アノードコンタクト埋め込み層６７の形成をイオン注入により第１のＰ−型エピタキシャル層６３の表面から容易に実現できる。
【０００８】
また、赤外光の場合、シリコン半導体層を深さ方向で３０μｍ程度浸入するため、Ｐ−型半導体基板６１内まで浸入してその領域でキャリアとなる電子−正孔対を発生させる。かかるキャリアは、高濃度のＰ＋型埋め込み層６２とＰ−型半導体基板６１との不純物濃度差によるポテンシャルバリアがあるため、Ｐ＋型埋め込み層６２内に侵入する事ができず再結合して消滅し拡散電流成分を構成しない。従って、その点からもＰＩＮダイオード７０の高速化を可能にしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４１４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献１にはＰ＋型埋め込み層６２が形成されることによるＰＩＮダイオード７０の高速化への効果は記載されているが、該埋め込み層６２の不純物濃度とＰＩＮダイオード７０への入射光遮断時の光電流出力立下り特性との関係や、該埋め込み層６２が形成されることによる制御部のトランジスタ８０のリーク電流への影響に関して詳細な言及はなされていない。また、近年要求の高いブルーレイディスクにかかる短波長の青色光に対する言及も無い。
【００１１】
然るに、使用用途や使用ＤＶＤセット等によっては、ＰＩＮダイオード７０の入射光遮断時の光電流出力立下り特性が現実に問題となっている。そこで、制御部のトランジスタのリーク電流を増大させること無くＰＩＮダイオード７０の光電流出力立下り特性の改善を実現するための適正なＰ＋型埋め込み層６２の形成が課題となる。また、Ｐ＋型埋め込み層６２を利用した青色光、赤色光及び赤外光に共通に対応可能なＰＩＮダイオード７０の実現も課題となる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、ＰＩＮダイオードとトランジスタを有する半導体装置の製造方法において、第１導電型の半導体基板にイオン注入により第１導電型の高濃度の埋め込み層を形成する工程と、前記埋め込み層の表面に第１導電型の低濃度の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層の内、ＰＩＮダイオードの光照射部を除く領域に第１導電型の埋め込みコンタクト層を形成する工程と、前記第１のエピタキシャル層の内、トランジスタ形成領域に第２導電型の埋め込み層を形成する工程と、前記第１のエピタキシャル層の表面に低濃度の第２のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層内から前記第２のエピタキシャル層内まで延在する第１導電型の埋め込み分離層を形成する工程と、前記埋め込み分離層と連結し前記第２のエピタキシャル層の表面まで延在する第１導電型の分離層を形成する工程と、前記第１のエピタキシャル層内に前記埋め込み層から這い上がり前記埋め込みコンタクト層と連結する第１導電型の這い上がり層を形成する工程と、前記第２のエピタキシャル層の表面に第２導電型のカソード層及び第１導電型のアノード層を形成する工程と、を有することを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、前記ＰＩＮダイオードの前記カソード層と前記アノード層間に印加される所定の逆バイアスにより前記第１及び第２のエピタキシャル層内に拡がる空乏層が前記這い上がり層まで延在することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、前記埋め込み層を形成するためのイオン注入時のドーズ量が前記ＰＩＮダイオードの光遮断時の立下り特性を所定の規格を満たすまで改善し、且つ前記トランジスタのリーク電流を増大させる事がない範囲にあることを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法は、前記トランジスタがバイポーラトランジスタであることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、前記バイポーラトランジスタの前記リーク電流がコレクタ−エミッタ間リーク電流又はコレクタ−半導体基板間リーク電流であることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、前記埋め込み層の不純物濃度が前記トランジスタの形成領域で前記ＰＩＮダイオードの形成領域より低くなることを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、前記埋め込み層が、前記ＰＩＮダイオード形成領域上が開口又は薄く、前記トランジスタ形成領域上が厚い絶縁膜マスクを介して不純物をイオン注入することにより形成されることを特徴とする。
【００１９】
また、本発明の半導体装置は、ＰＩＮダイオードとトランジスタを有する半導体装置において、第１導電型の半導体基板にイオン注入により形成された第１導電型の高濃度の埋め込み層と、前記埋め込み層の表面に形成された第１導電型の低濃度の第１のエピタキシャル層と、前記第１のエピタキシャル層の内、ＰＩＮダイオードの光照射部を除く領域に形成された第１導電型の埋め込みコンタクト層と、前記第１のエピタキシャル層の内、トランジスタ形成領域に形成された第２導電型の埋め込み層と、前記第１のエピタキシャル層の表面に形成された低濃度の第２のエピタキシャル層と、前記第１のエピタキシャル層内から前記第２のエピタキシャル層内まで延在して形成された第１導電型の埋め込み分離層と、前記埋め込み分離層と連結し前記第２のエピタキシャル層の表面まで延在して形成された第１導電型の分離層と、前記第１のエピタキシャル層内に前記埋め込み層から這い上がって形成された前記埋め込みコンタクト層と連結する第１導電型の這い上がり層と、前記第２のエピタキシャル層の表面に形成された第２導電型のカソード層及び第１導電型のアノード層と、を具備し、前記ＰＩＮダイオードの前記カソード層と前記アノード層間に印加される所定の逆バイアスにより前記第１及び第２のエピタキシャル層内に拡がる空乏層が前記這い上がり層まで延在し、且つ前記埋め込み層を形成するためのイオン注入時の不純物のドーズ量が前記ＰＩＮダイオードの光遮断時の光電流出力立下り特性を所定の規格を満たすまで改善し、且つ前記トランジスタのリーク電流を増大させる事がない範囲であることを特徴とする。
【００２０】
また、本発明の半導体装置は、前記埋め込み層が、前記ＰＩＮダイオード形成領域上が開口又は薄く、トランジスタ形成領域上が厚い絶縁膜マスクを介して不純物をイオン注入し形成されることにより、当該埋め込み層の濃度が前記トランジスタの形成領域で前記ＰＩＮダイオードの形成領域より低くなることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置及びその製造方法によれば、光を遮断したときの光電流出力立下り特性が良好で且つ高速性を有するＰＩＮダイオードとリーク電流の増大の無いトランジスタとを有する半導体装置を製造する事ができる。また、青色光に対する特性を改善しつつ、青色、赤色光及び赤外光に対応できるＰＩＮダイオードが実現できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態における半導体装置及びその製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第２の実施形態における半導体装置及びその製造方法を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態の半導体装置のＰＩＮダイオードに対する入射光を遮断したときの光電流出力の立下り特性を測定する回路図である。
【図７】本発明の実施形態の半導体装置のＰＩＮダイオードに対する入射光の波形と光電流出力の関係を示す図面である。
【図８】本実施形態におけるＰ＋型埋め込み層へのイオン注入ドーズ量とＰＩＮダイオードの光電流出力立下り特性を残存電圧で表示した関係、並びに同Ｐ＋型埋め込み層へのイオン注入ドーズ量とトランジスタのコレクタ−エミッタ間のリーク電流不良率の関係を示すグラフである。
【図９】従来のＰＩＮダイオードとトランジスタを有する半導体装置の断面図である。
【発明を実施するための形態】
【００２３】
〔第１の実施形態〕
本発明の第１の実施形態について図１に基づいて説明する。先ず、ＰＩＮダイオード５０の構成について説明する。本実施形態のＰＩＮダイオード５０は青色光、赤色光及び赤外光に共用して使用することができる。Ｐ−型半導体基板１上にＰ＋型埋め込み層２を有し、その上にＰ−型エピタキシャル層３及びＰ−型エピタキシャル層４が形成され、Ｐ−エピタキシャル層４内にＮ＋型カソード層１１ｃが形成される。
【００２４】
Ｐ−型エピタキシャル層３内部からＰ−型エピタキシャル層４内部に延在するＰ＋型埋め込み分離層７ｂとＰ−型エピタキシャル層４の表面に形成されたＰ＋型アノード層１６とはＰ−型エピタキシャル層４に形成されたＰ＋型分離層１０ｂで連結される。Ｐ＋型埋め込み層２はＰ−型半導体基板１側にＰ＋型埋め込み拡散層２ａを形成すると共にＰ−型エピタキシャル層３側にＰ＋型這い上がり層２ｂを形成する。Ｐ＋型這い上がり層２ｂとＰ＋型埋め込み分離層７ｂとはＰ−型エピタキシャル層３の表面から内部に形成されたＰ＋型埋め込みコンタクト層５で連結される。
【００２５】
ＰＩＮダイオード５０のカソード電極１４ｄとアノード電極１４ｅ間に、カソード電極１４ｄ側が正電位、アノード電極１４ｅ側が接地電位となる逆バイアスを印加することにより、Ｎ＋型カソード層１１ｃの底面からＰ−型エピタキシャル層４、Ｐ−型エピタキシャル層３及びＰ＋型這い上がり層２ｂのすその部分まで延在する空乏層が形成される。この状態でＰＩＮダイオード５０に光が照射されると該空乏層内に電子−正孔対が発生し電子はＮ＋型カソード層１１ｃを経て直ちにカソード電極１４ｄに流れ込む。
【００２６】
それに対して正孔はＰ＋型埋め込み層２に流れ込み、Ｐ＋型這い上がり層２ｂからＰ＋型埋め込みコンタクト層５、Ｐ＋型埋め込み分離層７ｂ、Ｐ＋型分離層１０ｂを経由しＰ＋型アノード層１６を通りアノード電極１４ｂに流れでる。正孔の流れる上記経路は高濃度のＰ＋型這い上がり層２ｂ等から形成されており比較的低抵抗になっているためＰＩＮダイオードの高速化に寄与している。特に、Ｐ＋型這い上がり層２ｂとＰ＋型埋め込みコンタクト層５を連結することにより正孔の流れる経路の低抵抗化を図っているのが本実施形態の特徴の１つである。
【００２７】
次に、本実施形態の第２の特徴である青色光と赤色光及び赤外光との共用化を図るための構成について以下に説明する。本実施形態の半導体装置はピックアップ用でありＰＩＮダイオード５０のカソード電極１４ｄとアノード電極１４ｅ間に印加される電圧は２Ｖになる。Ｐ−型エピタキシャル層３及びＰ−型エピタキシャル層４はノンドープ又は低濃度のＰ−型層からなり、その比抵抗は空乏層が広がりやすいように１００Ω・ｃｍ程度、不純物濃度でいえばＮａ＝１Ｅ１４/ｃｍ３以下程度にしている。
【００２８】
この場合、Ｎ＋型カソード層１１ｃの底面からＰ−型エピタキシャル層４及びＰ−型エピタキシャル層３側に拡がる空乏層は低濃度のＰ−型エピタキシャル層３、４の不純物濃度Ｎａで決まる。空乏層の幅≒√（２εＶ/ｑＮａ）となり、半導体基板がシリコン基板の場合の誘電率ε＝１２×８．８５×１０−１２Ｆ/ｍ、電子の電荷量ｑ＝１．６×１０−１９Ｃ、印加電圧Ｖ＝２Ｖ、不純物濃度Ｎａ＝１Ｅ１４/ｃｍ３（１Ｅ２０/ｍ３）を代入して概算すると空乏層幅≒５〜６μｍ近傍となる。
【００２９】
一方、ＰＩＮダイオード５０への強度Ｆ０の入射光が半導体層内の距離ｘの位置で示す光の強度Ｆ＝Ｆ０ｅｘｐ（−αｘ）である。青色光の場合、αは１０４/ｃｍ台後半の値となることから入射光の殆どはＰ−型エピタキシャル層４の表面から０．４μｍ近辺で吸収されそれより奥側のＰ−型エピタキシャル層４内には入射する事ができない。
【００３０】
従って、Ｎ＋型カソード層１１ｃはＰ−型エピタキシャル層４の表面から０．２μｍより浅い領域に形成され、該Ｎ＋型カソード層１１ｃの底面からＰ−型エピタキシャル層４に拡がる空乏層の極浅い領域でのみ電子−正孔対が発生することになる。そのため、青色光対応のＰＩＮダイオードでは、それより下側に拡がる空乏層は正孔がＰ＋型埋め込み層２に到達するまでの余分な経路となる。従ってＰ＋型這い上がり層２ｂはできるだけＮ＋型カソード層１１ｃに近い領域まで形成するのが好ましい。
【００３１】
それに対して赤色光の場合のαは１０３/ｃｍ台となることから入射光はＰ−型エピタキシャル層４の表面から深さ９μｍ近辺まで進行し吸収される。従って、カソード電極１４ｄとアノード電極１４ｅ間に印加される２Ｖの逆電圧でＰ−型エピタキシャル層４、Ｐ−型エピタキシャル層３及びＰ＋型這い上がり層２ｂのすそ部分まで拡がる空乏層全てを利用してできるだけ多くの電子−正孔対を発生させ感度を確保する必要がある。赤外光の場合も同様である。
【００３２】
そこで、トランジスタ６０との関係も考慮して、カソード電極１４ｄとアノード電極１４ｅ間に逆電圧２Ｖが印加されたとき、Ｐ＋型埋め込み層２から這い上がるＰ＋型這い上がり層２ｂの先端部分とＮ＋型カソード層１１ｃ間に５〜６μｍの空乏層が拡がるように、Ｐ＋型這い上がり層２ｂの這い上がり量を決定している。
【００３３】
仮に、青色光に対する不要な空乏層の拡がりを抑えるためＰ＋型這い上がり層２ｂの這い上がり量を大きくした場合、Ｐ＋型這い上がり層２ｂとトランジスタ６０のＮ＋埋め込み層６との間で低耐圧のツェナーダイオードが形成される恐れがあるからである。この場合、這い上がり量の少ないＰ＋型這い上がり層２ｂとＰ＋型埋め込み分離層７ｂを低抵抗で接続するためＰ＋型埋め込みコンタクト層５が有効な役割を果たしている。
【００３４】
次に、ＰＩＮダイオード５０の光電流出力を増幅、制御する制御部を代表してＮＰＮバイポーラトランジスタ６０を例として取り上げ説明する。Ｐ−型半導体基板１、Ｐ＋型埋め込み層２、Ｐ＋型這い上がり層２ｂ、Ｐ−型エピタキシャル層３、Ｐ−型エピタキシャル層４、Ｐ＋型埋め込みコンタクト層５、Ｐ＋型埋め込み分離層７ａ、Ｐ＋型分離層１０ａ、素子分離絶縁膜１２を採る構成はＰＩＮダイオード５０の構成と同じである。Ｐ＋型這い上がり層２ｂとＰ＋型埋め込み分離層７ａとをＰ＋型埋め込みコンタクト層５で接続することにより、各デバイスを分離しているＰ＋型分離層１０ａ間の電位をＰ型半導体基板１の電位に共通に固定している。
【００３５】
ＰＩＮダイオード５０の構成との相違点は、Ｐ−型エピタキシャル層３とＰ−型エピタキシャル層４に跨るＮ＋型埋め込み層６と、該Ｎ＋型埋め込み層６と接続しＰ−型エピタキシャル層４の表面まで延在するＮ＋型コンタクト層９と、該Ｎ＋型コンタクト層９と接続するＮ＋型コレクタ層１１ａと、Ｐ−型エピタキシャル層４内に形成されＮ＋型埋め込み層６と接続されたＮ型コレクタ層８と、該Ｎ型コレクタ層８内に形成されたＰ型ベース層１５及び該Ｐ型ベース層１５内に形成されたＮ＋型エミッタ層１１ｂとを有する点である。また、エミッタ電極１４ｂ、コレクタ電極１４ａ、ベース電極１４ｃはカソー電極１４ｄ等と同様に形成される。
【００３６】
それでは本実施形態の最も大きな特徴について以下に図６乃至図８に基づいて説明する。図６はＰＩＮダイオード５０に波長７８０ｎｍの赤色光を入射し、該ＰＩＮダイオード５０に光電流出力を発生させた後、光を遮断した場合の光電流出力の立下り状況を測定する回路図である。ＰＩＮダイオード５０に光を入射した場合、該ＰＩＮダイオード５０に電圧発生部５１の抵抗を通り接地ラインに向かう光電流Ｉが流れる。その結果、電圧発生部５１に光電流出力が発生する。当該出力は出力増減衰器５２で出力調整が行われ、光電流出力部５３でその正逆出力を加え合わせることにより微小な立下り残存電圧を検出している。
【００３７】
上記測定回路でＰＩＮダイオード５０に図７（Ａ）に示すパルス状の赤色光を入射した場合、図７（Ｂ）に示すような光電流出力電圧波形が得られた。なお、この場合の光の周波数は１０ＭＨＺであった。入射光がシャープに遮断されているにもかかわらず出力電圧は光を遮断した時間からの経過時間と共に小さくなる裾を引くような形状を示し、シャープな波形を示していない。光を遮断した時からの経過時間ｔｄ＝３０ｎｓの出力電圧を残存電圧Ｖｄとすると、残存電圧Ｖｄが小さいほど立下りがシャープになり立下り特性良好と言うことになる。残存電圧Ｖｄが所定の値を超えるとＤＶＤセットによっては弊害が生じる。
【００３８】
図８に残存電圧ＶｄとＰ＋型埋め込み層２を形成するときのボロンイオンのドーズ量の関係が規格化された値で示される。同図に示すようにＰ＋型埋め込み層２のドーズ量が増加するに従い光電流出力の残存電圧Ｖｄはエクスポーネンシャルに減少している。ドーズ量の増加によりＰ＋型埋め込み層２の電気抵抗が小さくなりＰ＋型這い上がり層２ｂからＰ＋型埋め込みコンタクト層５、Ｐ＋型埋め込み分離層７ｂ、Ｐ＋型分離層１０ｂ、Ｐ＋型アノード層１６を経てアノード電極１４ｂに至る正孔の流れに対する抵抗が小さくなることによる。
【００３９】
次に、図１に示すＮＰＮトランジスタ６０のコレクタ電極１４ａからエミッタ電極１４ｂに流れるリーク電流について説明する。リーク電流は微小なため実際の素子の大きさと同じ大きさのトランジスタ又は数倍程度の大きさのトランジスタを数百個並列に接続し、コレクタ電極１４ａに７Ｖ印加、エミッタ電極１４ｂを接地状態にして測定した。なお、ベース電極１４ｃとＰ型半導体基板１はオープン状態にした。１００ｐＡ以上の電流が流れた場合不良と判定した。
【００４０】
その結果は、図８にコレクタ−エミッタ間リーク電流不良率で示したとおりである。Ｐ＋埋め込み層２形成のためのボロンイオンのドーズ量が所定の量以下ではコレクタ−エミッタ間リーク電流不良率は低く一定の値に近い。しかし、規格化されたドーズ量が１を超えると大幅にリーク電流不良率が上昇する。原因としてはドーズ量が増加するに従いＰ型半導体基板１に結晶欠陥が発生しそれがＰ−型エピタキシャル層に転写されることによる場合や、Ｐ＋型這い上がり層２ｂの高濃度領域がＮ＋型埋め込み層６と接近し低耐圧のツェナーダイオードが形成される等が考えられる。
【００４１】
本実施形態の特徴は、ＮＰＮトランジスタ６０のコレクタ−エミッタ間リーク電流の増大を防止しつつ、ＰＩＮダイオード５０の入射光を遮断した時の光電流出力立下り時の残存電圧Ｖｄを所定の規格内に収めたことである。そのために、Ｐ＋型埋め込み層２形成のためのボロンイオンのドーズ量をトランジスタ６０特性とＰＩＮダイオード５０特性のバランスのもと、最適な条件に決定した事が具体的な特徴になる。本実施形態ではＰ＋型埋め込み層２のボロンイオンのドーズ量を規格化された値で０．６にしている。
【００４２】
それでは本実施形態の半導体装置の製造方法について、図１及び図２に基づいて以下に概略の工程について説明する。先ず、図２に示すように、Ｐ−型半導体基板１を準備してその表面全面にボロンイオンをイオン注入する。ドーズ量は上述したようにＰＩＮダイオード５０の入射光を遮断した時の光電流出力の立下り遅れを示す残存電圧Ｖｄが所定の規格内になり、且つ、制御回路のトランジスタ６０のコレクタ−エミッタ間リーク電流が増大しない範囲、安全を見て、図８で示す規格化されたドーズ量０．６に設定する。
【００４３】
その後、高温炉の中でイオン注入層のアニールと活性化を行いＰ＋型埋め込み層２を形成する。係るボロンイオンがイオン注入されたＰ＋型埋め込み層２は本工程でのアニール及び後続工程の熱処理によりＰ−型半導体基板１側へのＰ＋型埋め込み拡散層２ａを、また後続のＰ−型エピタキシャル層３内にＰ＋型這い上がり層２ｂを形成する。
【００４４】
次に、Ｐ−型半導体基板１を洗浄してから、その上に所定のエピタキシャル法によりノンドープ又はＰ−型エピタキシャル層３を形成する。次に該Ｐ−型エピタキシャル層３の表面から酸化膜等をマスクに所定の領域にボロンイオンをイオン注入し、その後熱処理を行うことによりＰ＋型埋め込みコンタクト層５を形成する。この段階で、図２ではＰ＋型這い上がり層２ａとＰ＋型埋め込みコンタクト層５は離間しているが、Ｐ＋型這い上がり層２ａも相当這い上がってきており、Ｐ＋型埋め込みコンタクト層５と接触するようにすることもできる。
【００４５】
次にＮＰＮトランジスタ６０の形成領域に所定のアンチモンドープのスピンオングラス等を塗布し拡散源として高温炉の中で拡散してＮ＋型埋め込み層６を形成する。次に、レジストマスク等を使用してボロンイオンのイオン注入により所定の領域にＰ＋型埋め込み分離層７ａ及びＰＩＮダイオードのアノード引き出し用のＰ＋型埋め込み分離層７ｂを形成する。
【００４６】
次に、図１に示すように、Ｐ−型エピタキシャル層４をＰ−型エピタキシャル層３上に形成する。Ｐ−型エピタキシャル層４にはＮＰＮトランジスタ６０が形成される。先ず、Ｎ＋型コンタクト層９が形成される領域に所定のレジストマスクによりリンイオンがイオン注入され、続いてＮ型コレクタ層８が形成される領域に所定のレジストマスクによりリンイオンがイオン注入され、最後にＰ＋型分離層１０ａ、１０ｂが形成される領域に所定のレジストマスクによりボロンイオンがイオン注入され、その後高温炉で注入された不純物のアニール、拡散が行われる。その後、素子分離絶縁膜１２が所定のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成される。
【００４７】
その結果、同図に示すように、Ｐ＋型這い上がり層２ｂはＰ＋型埋め込みコンタクト層５を介してＰ＋型埋め込み分離層７ａ、７ｂと接続され、更にＰ＋型分離層１０ａ、１０ｂと接続される。また、ＮＰＮトランジスタ６０部ではＮ＋型コンタクト層９及びＮ型コレクタ層８がＮ＋型埋め込み層６と接続される。
【００４８】
次に、ＮＰＮトランジスタ６０部ではＮ型コレクタ層８内にボロンイオンのイオン注入によりＰ型ベース層１５が形成され、該Ｐ型ベース層１５内に砒素イオンのイオン注入によりＮ＋型エミッタ層１１ｂが形成され、併せてＮ＋型コンタクト層９内にＮ＋型コレクタ層１１ａが形成される。この際、ＰＩＮダイオード５０部にＮ＋型カソード層１１ｃも形成される。また、ＰＩＮダイオード５０のＰ＋型分離層１０ｂ内にボロンイオン等をイオン注入することによりＰ＋型アノード層１６を形成する。
【００４９】
次に、Ｎ＋型カソード層１１ｃ等が形成されたＰ−型半導体基板１の表面全体にＣＶＤ法等により層間絶縁膜１３を堆積し、所定のフォトエッチング工程を経てコンタクトホールを形成する。その後アルミニューム等を所定の方法で堆積し、所定のフォトエッチング工程を経てＮＰＮトランジスタ６０部にＮ＋型コレクタ層１１ａと接続するコレクタ電極１４ａ、Ｎ＋型エミッタ層１１ｂと接続するエミッタ電極１４ｂ、Ｐ型ベース層１５と接続するベース電極１４ｃが、またＰＩＮダイオード５０部にＮ＋型カソード層と接続するカソード電極１４ｄ、Ｐ＋型アノード層１６と接続するアノード電極１４ｅが形成される。
【００５０】
最後に各電極が形成されたＰ−型半導体基板１の表面全体を不図示の保護膜で被覆することにより所望の半導体装置が製造される。
【００５１】
〔第２の実施形態〕
第２の実施形態について図３に基づいて説明する。本実施形態と第１の実施形態の相違点は、ＰＩＮダイオード５０直下のＰ−型半導体基板１へのボロンイオンのイオン注入量をＮＰＮトランジスタ６０直下へのイオン注入量より多くすることより、ＰＩＮダイオード５０部の直下のＰ＋型埋め込み層２１の不純物濃度をＮＰＮトランジスタ５０部のＰ＋型埋め込み層２２より高くしたことである。
【００５２】
その結果、同図に示すように、ＰＩＮダイオード５０部の直下のＰ＋型埋め込み層２１からのＰ＋型這い上がり層２ｂの這い上がり量を、ＮＰＮトランジスタ６０の直下のＰ＋型埋め込み層２２からのＰ＋型這い上がり層２ｃの這い上がり量より大きくする事ができる。
【００５３】
このようにＮＰＮトランジスタ６０部のＰ＋型埋め込み層２２の濃度をＰＩＮダイオード５０部の直下のＰ＋型埋め込み層２１の濃度より低くしたこと、及びＰ＋型這い上がり層２ｃの這い上がり量を小さくしたことは、いずれもＮＰＮトランジスタのリーク電流の増大防止に有効である。
【００５４】
従って、図８に示される関係から、ＮＰＮトランジスタ６０部のＰ＋型埋め込み層２２へのボロンイオンのドーズ量を規格化されたドーズ量０．６程度にしてリーク電流の増大を防止する一方で、ＰＩＮダイオード５０部のＰ＋型埋め込み層２１へのボロンイオンのドーズ量を規格化されたドーズ量１以上にして光遮断時の光電流出力の立下り残存電圧Ｖｄを第１の実施形態の場合より小さな値にすることができる。
【００５５】
それでは本実施形態の半導体装置の製造方法について図３乃至図５に基づいて以下に簡単に説明する。本実施形態の特徴は、先ず、図４に示すように、Ｐ−型半導体基板１にＰ＋型埋め込み層２１、２２を形成するためのボロンイオンのイオン注入を、ＮＰＮトランジスタ６０部直下においてＰＩＮダイオード５０部直下より膜厚の厚い絶縁膜１７を介して行なうことである。
【００５６】
同図に示す絶縁膜１７の膜厚を適切な膜厚に調整することによりＰＩＮダイオード５０直下のＰ＋型埋め込み層２１の不純物濃度をＮＰＮトランジスタ６０直下のＰ＋型埋め込み層２２の不純物濃度より高くすることができる。その結果、それぞれの領域のＰ−型半導体基板１中に、ＮＰＮトランジスタ６０のコレクタ−エミッタ間リーク電流不良率を増大させず、且つＰＩＮダイオード５０への入射光を遮断したときの光電流出力の立ち下がり残存電圧Ｖｄを所望の値にするＰ＋型埋め込み層２２、２１を形成することが可能となる。
【００５７】
次に、図５に示すように、第１の実施形態の場合と同様に、Ｐ＋型埋め込み層２１、２２が形成されたＰ−型半導体基板１上にＰ−型エピタキシャル層３を形成し、続いてＰ＋型埋め込みコンタクト層５、Ｎ＋型埋め込み層６、Ｐ＋型埋め込み分離層７ａ、７ｂを形成する。その結果、ＰＩＮダイオード５０部には這い上がり量の大きいＰ＋型這い上がり層２ｂが、ＮＰＮトランジスタ６０部には、それより這い上がり量の小さいＰ＋型這い上がり層２ｄが形成される。また、Ｐ＋型埋め込み層２１、２２からはそれぞれＰ−型半導体基板１内にＰ＋型埋め込み拡散層２ａ、２ｃが形成される。
【００５８】
その後、第１の実施形態と同様の工程を経ることにより図３に示す半導体装置の構成が得られる。最後に種々の積層物が形成されたＰ−型半導体基板１上に不図示の保護膜を形成することにより半導体装置は完成する。
【００５９】
なお、第１、第２の実施形態におけるＰ型とＮ型を入れ替えてＰＩＮダイオード５０、ＰＮＰトランジスタ６０等とした場合や、ＮＰＮトランジスタ６０をＭＯＳトランジスタとした場合でも技術的思想が同一である限り本発明の範囲に含まれることは言うまでも無い。
【符号の説明】
【００６０】
１  Ｐ−型半導体基板    ２、２１、２２  Ｐ＋型埋め込み層    
２ａ、２ｃ  Ｐ＋型埋め込み拡散層    ２ｂ、２ｄ  Ｐ＋型這い上がり層    
３  Ｐ−型エピタキシャル層    ４  Ｐ−型エピタキシャル層    
５  Ｐ+型埋め込みコンタクト層    ６  Ｎ＋型埋め込み層    
７ａ、７ｂ  Ｐ＋型埋め込み分離層    ８  Ｎ型コレクタ層    ９  Ｎ＋型コンタクト層
１０ａ、１０ｂ  Ｐ＋型分離層    １１ａ  Ｎ＋型コレクタ層    
１１ｂ  Ｎ＋型エミッタ層    １１ｃ  Ｎ＋型カソード層    １２  素子分離絶縁膜
１３  層間絶縁膜    １４ａ  コレクタ電極    １４ｂ  エミッタ電極    
１４ｃ  ベース電極    １４ｄ  カソード電極    １４ｅ  アノード電極
１５  Ｐ型ベース層    １６  Ｐ＋型アノード層    １７  絶縁膜
５０  ＰＩＮダイオード    ５１  電圧発生部    ５２  出力増減衰器    
５３  光電流出力部    Ｖｄ  残存電圧    ｔｄ  残存電圧検出時間    ６０  ＮＰＮトランジスタ    ６１  Ｐ−型半導体基板    ６２  Ｐ＋型埋め込み層    
６３  Ｐ−型エピタキシャル層    ６４  Ｐ−型エピタキシャル層    
６５  Ｎ−型エピタキシャル層    ６６  アノードコンタクト層    
６７  アノードコンタクト埋め込み層    ６８  カソード電極    
６９  アノード電極    ７０  ＰＩＮダイオード    ８０  ＰＮＰトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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