(57)【要約】【課題】面積を縮小させることが出来、また歩留まりを向上させる半導体装置及びそれを用いた論理回路を提供すること。【解決手段】第１トランジスタＴｒ１と第２トランジスタＴｒ２とが形成され、前記第１トランジスタＴｒ１はソース及びドレインとして機能する第１拡散層群１０３と、第１ゲート電極１０２と、第２ゲート電極１０４とを備え、前記第２トランジスタＴｒ２はソース及びドレインとして機能する第２拡散層群２０１と、電荷を蓄積可能な浮遊ゲート２０２と、第３ゲート電極２００とを備え第２ゲート電極２００は、前記第１トランジスタＴｒ１の閾値Ｖｔｈを制御可能とし、この第２ゲート電極１０４の電位は、前記浮遊ゲート２０２が蓄積する電荷量に応じた値である。【選択図】図３
2011204770.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に形成された第１トランジスタと、
前記半導体基板の第２領域上に形成された第２トランジスタと
を具備し、前記第１トランジスタは、
前記半導体基板上に設けられ、第１ソース、第１チャネルが形成される領域、及び第１ドレインが順次形成されたフィン型の形状を有する第１半導体層と、
前記第１半導体層の前記第１チャネルが形成される領域に、第１ゲート絶縁膜を介在して隣接する第１ゲート電極と、
前記第１半導体層を介在して前記第１ゲート電極と相対する第２ゲート電極と
を備え、前記第２トランジスタは、
前記半導体基板上に設けられ、第２ソース、第２チャネルが形成される領域、及び第２ドレインが順次形成された、フィン型の形状を有する第２半導体層と、
前記第２半導体層の、前記第２チャネルが形成される領域に、第２ゲート絶縁膜を介在して隣接する電荷蓄積層と、
前記電化蓄積層を介在して前記第２半導体層と相対する第３ゲート電極と
を備え、
前記第２ゲート電極と前記電荷蓄積層とは電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極は、前記第１半導体層の側壁に沿って設けられ、
前記電荷蓄積層は、前記第２半導体層の側壁に沿って設けられ、
前記半導体基板面に沿って設けられ、前記第２ゲート電極と前記電荷蓄積層とを接続する導電層を更に備え、
前記第３ゲート電極は、前記第２ゲート電極と前記電荷蓄積層とによって挟まれる空間内に設けられる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１トランジスタの閾値電圧は、前記電荷蓄積層内の電荷量に応じた値である
ことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１トランジスタは、
前記第１及び第２ゲート電極、並びにＦｉｎ形状の前記第１半導体層を備えたＦｉｎ型４端子トランジスタである
ことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
請求項１記載の半導体装置を複数備えた書き換え可能な論理回路と、
前記論理回路の閾値を調整可能な閾値調整回路と
を備え、
前記論理回路は、
電流経路が直列接続されるように前記第１トランジスタの前記第１半導体層同士が共通接続された複数のトランジスタユニットを備え、
前記閾値調整回路は、
複数の前記トランジスタユニットの各々が備える前記第１トランジスタの閾値を調整し、前記論理回路のロジックを書き換える
ことを具備することを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いた論理回路に関する。
【背景技術】
【０００２】
従来から、制御信号によって書き換え可能な回路（例えば、ＦＰＧＡ（Field Programmable Gate Array））がある。これらＦＰＧＡは、例えば複数のトランジスタで構成されている。この複数のトランジスタ間には、例えば閾値などの素子性能にバラつきが生じている（非特許文献１、２参照）。
【０００３】
そこで、これら素子特性のバラつきをなくす構造をとると、回路規模が膨大となってしまうといった課題がある。また電源の低電圧化に伴い、この素子性能のバラつきが原因でオン・オフ比が取れなくなり、歩留まりが低下する等の課題があった。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】大内真一、外４名、“フィン型トランジスタのばらつき要因を解決した新型ＳＲＡＭ回路の試作に成功”、[online]、平成２０年１２月１８日、[平成２２年３月９日検索]、インターネット＜URL://http://www.aist.go.jp/aist_j/press_release/pr2008/pr20081218_2/pr20081218_2.html＞
【非特許文献２】大内真一、外３名、“フィン型トランジスタを用いたＳＲＡＭの新回路構成を考案”、［online］、平成１９年９月１８日、［平成２２年３月９日検索］、インターネット＜URL：http://www.aist.go.jp/aist_j/press_release/pr2007/pr20070918/pr20070918.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、素子面積を縮小させることが出来、また歩留まりを向上させることが可能な半導体装置及びそれを用いた論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体装置は、半導体基板の第１領域上に形成された第１トランジスタと、前記半導体基板の第２領域上に形成された第２トランジスタとを具備し、前記第１トランジスタは、前記半導体基板上に設けられ、第１ソース、第１チャネルが形成される領域、及び第１ドレインが順次形成されたフィン型の形状を有する第１半導体層と、前記第１半導体層の前記第１チャネルが形成される領域に、第１ゲート絶縁膜を介在して隣接する第１ゲート電極と、前記第１半導体層を介在して前記第１ゲート電極と相対する第２ゲート電極とを備え、前記第２トランジスタは、前記半導体基板上に設けられ、第２ソース、第２チャネルが形成される領域、及び第２ドレインが順次形成された、フィン型の形状を有する第２半導体層と、前記第２半導体層の、前記第２チャネルが形成される領域に、第２ゲート絶縁膜を介在して隣接する電荷蓄積層と、前記電荷蓄積層を介在して前記第２半導体層と相対する第３ゲート電極とを備え、前記第２ゲート電極と前記電荷蓄積層とは電気的に接続されている。
【０００７】
この発明の一態様に係る論理回路は、前記第１トランジスタ及び前記第２トランジスタを複数備えた書き込み可能な論理回路と、前記論理回路を書き込み可能とする閾値調整回路とを備え、前記論理回路は、電流経路が直列接続されるように前記第１トランジスタの前記第１半導体層同士が共通接続された複数のトランジスタユニットを備え、前記閾値調整回路は、複数の前記トランジスタユニットの各々が備える前記第１トランジスタの閾値に応じて、この第１トランジスタとトランジスタグループを構成する前記第２トランジスタの前記浮遊ゲートに蓄積される前記電荷量を制御し、この第１トランジスタの閾値電圧を調整することで、前記論理回路を書き込み可能とする。
【発明の効果】
【０００８】
本発明によれば、素子面積を縮小させることが出来、また歩留まりを向上させることが可能な半導体装置及びそれを用いた論理回路を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施形態に係る半導体装置の斜視図。
【図２】この発明の一実施形態に係る半導体装置の平面図。
【図３】この発明の一実施形態に係る半導体装置の側面図。
【図４】この発明の一実施形態に係る回路図。
【図５】この発明の一実施形態に係る論理回路の構成表であり、（ａ）、（ｂ）はＮＡＮＤを構成し、（ｃ）、（ｄ）はＮＯＲを構成する構成図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
＜１．構成例＞  
この発明の実施形態に係る半導体装置及びそれを用いた論理回路について説明する。本実施形態に係る半導体装置１は、Ｆｉｎ型４端子トランジスタと、このＦｉｎ型４端子トランジスタの第２ゲート電極に電気的に接続された浮遊ゲートとを備え、浮遊ゲートに蓄積させる電荷を制御することにより、Ｆｉｎ型４端子トランジスタの閾値を制御する構成を有する。
【００１２】
図１は、本実施形態に係る半導体装置１の構造を示す斜視図であり、図２は、図１における平面図を示し、図３は図１、図２（図中ａ−ａ方向）の断面図を示す。なお、図１、図２において、第１方向と、第２方向は略直交する。
【００１３】
図１〜図３に示すように、本実施形態に係る半導体装置１は、絶縁膜１０１を介在して、半導体基板１００上に形成された制御トランジスタＴｒ１及びＦｉｎ型４端子トランジスタＴｒ２を備える。制御トランジスタＴｒ１は、半導体基板１００上の領域１に形成され、Ｆｉｎ型４端子トランジスタは、半導体基板１００上の領域２に形成されている。
【００１４】
まず、制御トランジスタＴｒ１について説明する。図１〜図３に示すように、制御トランジスタＴｒ１は、Ｆｉｎ型の導電層２０４、浮遊ゲート２０２（電荷蓄積部２０２とも呼ぶことがある）、及びゲート電極２００を備える。
【００１５】
Ｆｉｎ型の導電層２０４は、第２方向に沿って形成され、ソース及びドレインとして機能する不純物拡散層２０１、及びこれら不純物拡散層２０１に挟まれた導電層２０３を備える。導電層２０３には、例えばｐ型の不純物がドープされ、必要に応じてチャネルとして機能する。すなわち、ゲート電極２００に所定の電圧が印加されると、導電層２０３表面には電子が誘起され、ドレイン及びソースとして機能する不純物拡散層２０１を電気的に接続するチャネルとして機能する。
【００１６】
浮遊ゲート２０２は、絶縁膜（図示せず）を介して、導電層２０３に隣接して形成されている。浮遊ゲート２０２は、導電層２０３に対して第１方向に形成されている。
【００１７】
ゲート電極２００は、絶縁膜（図示せず）を介して、浮遊ゲート２０２に隣接して形成されている。ゲート電極２００は、浮遊ゲート２０２に対して第１方向に形成されている。ゲート電極２００は、制御トランジスタＴｒ１とＦｉｎ型４端子トランジスタＴｒ２を覆うように形成される。
【００１８】
次に、制御トランジスタＴｒ１の浮遊ゲート２０２に電子を注入（蓄積）させる動作、及び浮遊ゲート２０２から電子を引き抜く動作を説明する。図１〜３に示す半導体装置１の構成では、制御トランジスタＴｒ１は、絶縁膜１０１を介在して半導体基板１００上に形成されている。このため、浮遊ゲート電極２０２への電子の注入、及び浮遊ゲート電極２０２からの電子の引き抜きは、Ｆｉｎ型の導電層２０４、浮遊ゲート２０２、及びゲート電極２００から構成されるトランジスタで行う。
【００１９】
まず、浮遊ゲート２０２に電子を蓄積させる場合には、ゲート電極２００には、所定の電圧（導電層２０３に対し正の電圧）を印加し、さらに、ドレイン（不純物拡散層２０１）の電位がソース（不純物拡散層２０１）の電位よりも高く（正電位）なるよう不純物拡散層２０１に電圧を印加する。これにより、ソースからドレインに向かって加速された電子の一部が、ゲート電極２００側に引き寄せられ、図示せぬ絶縁膜をトンネルし、浮遊ゲート２０２内に注入される。この結果、浮遊ゲート２０２内の電子が蓄積（増加）する。
【００２０】
一方、浮遊ゲート２０２から電子を引き抜く場合には、ゲート電極２００には、所定の電圧（例えば０Ｖ）を印加し、さらに、ドレイン２０１（不純物拡散層２０１のいずれか一方または両方）に、例えば２０Ｖの高電圧を印加する。これにより、浮遊ゲート２０２に蓄積された電子がドレイン領域に引き抜かれる。この結果、浮遊ゲート２０２に蓄積された電子が減少する。
【００２１】
次に、Ｆｉｎ型４端子トランジスタＴｒ２について説明する。図１〜図３に示すように、Ｆｉｎ型４端子トランジスタＴｒ２は、絶縁膜１０１を介在して半導体基板１００上に形成される第１ゲート電極１０２、Ｆｉｎ型の導電層１０６、及び第２ゲート電極１０４を備える。
【００２２】
第１ゲート電極１０２は、Ｌ字形状をとる。つまり、図３に示すように、第１ゲート電極１０２の底面は絶縁膜１０１表面上に沿いつつ、頂点ｐは、第１方向と第２方向とのそれぞれに対して垂直方向に延びるように形成され、且つ側面がＦｉｎ型の導電層１０６の側壁に沿うように形成された電極である。
【００２３】
Ｆｉｎ型の導電層１０６は、第２方向に沿って形成され、ソース及びドレインとして機能する不純物拡散層１０３、及びこれら不純物拡散層１０３に挟まれた導電層１０５を備える。導電層１０５は絶縁膜（図示せず）を介して第１ゲート電極１０２に隣接して形成される。また、この不純物拡散層１０３及び導電層１０５は、この第１ゲート電極１０２に対し第１方向に形成される。導電層１０５は、例えばｐ型の不純物がドープされ、必要に応じてチャネルとして機能する。つまり、第１ゲート電極１０２に所定の電圧（閾値電圧）以上の電圧が印加されると、導電層１０５表面には電子が誘起され、ドレイン及びソースとして機能する不純物拡散層１０３を電気的に接続するチャネルとして機能する。また、後述する第２ゲート電極１０４の電圧（電位）により、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧を制御可能である。
【００２４】
第２ゲート電極１０４は、絶縁膜（図示せず）を介して、導電層１０５に隣接して形成されている。第２ゲート電極１０４は、導電層１０５に対して第１方向に形成されている。前述のように、本実施形態に係る半導体装置１は、ゲート電極２００に電圧（電位）を印加することで、Ｆｉｎ型の導電層１０６の閾値電圧を制御可能な構成を有する。詳細は後述する。
【００２５】
そして、図１、図３に示すように、第２ゲート電極１０４は、前述の浮遊ゲート２０２と電気的に接続された構成を有する。第２ゲート電極１０４は、図１、図３に示すように、例えば、絶縁膜１０１上で、浮遊ゲート２０２と電気的に接続される。以下では、電気的に互いに接続された浮遊ゲート２０２と第２ゲート電極１０４とを合わせてゲート群２０５と呼ぶ。
【００２６】
上記の構成において、ゲート群２０５は、制御トランジスタＴｒ１側において電荷蓄積層として機能し、Ｆｉｎ型４端子トランジスタＴｒ２側においてＦｉｎ型４端子トランジスタＴｒ２の閾値を制御させる第２ゲート電極として機能する。
【００２７】
＜半導体装置１の閾値について＞  
次に、上記説明したＦｉｎ型４端子トランジスタＴｒ２の閾値電圧について説明する。
【００２８】
まず、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧を低くする場合について説明する。前述したように、制御トランジスタＴｒ１のゲート電極２００、不純物拡散層２０１、導電層２０３に所定の電圧を印加することにより、浮遊ゲート２０２に蓄積された電子を引き抜くことで、浮遊ゲート２０２に蓄積された電子を減少させる。これにより、浮遊ゲート２０２内に蓄積された負の電荷が減少することから第２ゲート電極１０４の電位が上昇する。これにより、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧が低下する。従って、第１ゲート電極１０２に印加する電圧が低い値であっても、Ｆｉｎ型４端子トランジスタＴｒ２はオン状態（導電層１０５にチャネルが形成される状態）となる。なお、この低い電圧でオン状態とされる場合の閾値を、例えばＶｔｈＬ（＜０Ｖ）とする。すなわち、Ｆｉｎ型４端子トランジスタＴｒ２は、例えばゼロ電位よりも大きな電圧が第１ゲート電極に印加されていれば常にオン状態とされる。
【００２９】
次に、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧を高くする場合について説明する。前述したように、制御トランジスタＴｒ１のゲート電極２００、不純物拡散層２０１に所定の電圧を印加することにより、浮遊ゲート２０２に電子を注入することで、浮遊ゲート２０２に蓄積された電子を増加させる。これにより、浮遊ゲート２０２には、浮遊ゲート２０２内に蓄積された負の電荷が増加することから第２ゲート電極１０４の電位が下降する。これにより、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧が上昇する。従って、第１ゲート電極１０２に少なくとも上記場合（Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧が低下した場合）よりも高い電圧を印加しなければ、オン状態とならない。これは、第１ゲート電極１０２下に位置するＦｉｎ型の導電層１０５の空乏層幅を広げることにより、増加した固定電荷と電気的に平衡を保ち、反転条件を達成するためである。このため、第１ゲート電極１０２に印加する電圧は、高い電圧が必要とされる。
【００３０】
上記説明した閾値電圧の値は、浮遊ゲート２０２に蓄積させる電子の量に起因する。そして、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧は、浮遊ゲート２０２内に蓄積させる電子の増加に伴い高くなる。この浮遊ゲート２０２内に蓄積させる電子の量を多くするには、一例としてゲート電極２００に印加する電圧の時間を長くする方法がある。
【００３１】
換言すれば、ゲート電極２００に印加する電圧の時間を調整することで、浮遊ゲート２０２内に蓄積させる電子の量を調整し、目的とする閾値電圧とすることが可能となる。
【００３２】
例えば、閾値電圧を閾値ＶｔｈＬよりも高い閾値ＶｔｈＣとしたい場合には、ゲート電極２００に所定の電圧を、例えば時間ｔ１だけ印加する。
【００３３】
更に、閾値電圧を閾値ＶｔｈＣよりも高い閾値ＶｔｈＨとしたい場合には、ゲート電極２００に所定の電圧を、例えば時間ｔ２（＞時間ｔ１）だけ印加する。
【００３４】
なお、（０Ｖ＜）ＶｔｈＣ（＜電圧ＶＤＤ）、ＶｔｈＨ（＞電圧ＶＤＤ）とする。つまり、閾値電圧がＶｔｈＣである場合、Ｆｉｎ型４端子トランジスタＴｒ２は、少なくとも０Ｖよりも大きい（閾値ＶｔｈＣ以上の）電圧を第１ゲート電極に印加するとオン状態とされる。
【００３５】
また、閾値電圧がＶｔｈＨである場合、Ｆｉｎ型４端子トランジスタＴｒ２は、電圧ＶＤＤを第１ゲート電極に印加したとしてもオフ状態となり、電圧ＶＤＤ以上の電圧が第１ゲート電極に印加されることで始めてオン状態とされる。
【００３６】
このように、制御トランジスタＴｒ１の浮遊ゲート２０２に蓄積させる電荷を制御することにより、Ｆｉｎ型４端子トランジスタＴｒ２の第２ゲート電極１０４の電位を制御する。これにより、Ｆｉｎ型４端子トランジスタＴｒ２の閾値電圧を制御することが可能である。
【００３７】
＜半導体装置１を用いた応用例について＞  
次に、上記図１〜図３で示した上記制御トランジスタＴｒ１とＦｉｎ型トランジスタＴｒ２とを備える半導体装置１の応用例について、図４を用いて説明する。
【００３８】
図４は、上記半導体基板１００上に上記制御トランジスタＴｒ１とＦｉｎ型４端子トランジスタＴｒ２と、例えば４つの半導体装置１を配置することにより形成される回路例を示す。図４に示すように、この半導体装置１から構成された回路には、閾値調整回路４００、制御部５００、及びシステム回路６００が設けられている。なお、以下において、半導体装置が備えるＦｉｎ型４端子トランジスタの閾値電圧を、半導体装置の閾値電圧という。
【００３９】
まず、半導体装置１について説明する。  
図４に示すこれら半導体装置１を、それぞれ半導体装置ＴＧ１１〜ＴＧ２２とする。なお、ここでは半導体装置ＴＧ１１が備えるＦｉｎ型４端子トランジスタＴｒ２及びその第２ゲート電極（浮遊ゲート２０２）を、それぞれＦｉｎ型４端子トランジスタＴｒ１１及び第２ゲート電極（浮遊ゲート２０２）Ｇ１１とする。なお、第２ゲート電極Ｇ１１と電気的に接続される制御トランジスタＴｒ１については省略する。
【００４０】
同様に、半導体装置ＴＧ１２〜ＴＧ２２においても、それぞれをＦｉｎ型４端子トランジスタＴｒ１２〜Ｔｒ２２、第２ゲート電極Ｇ１２〜Ｇ２２とする。
【００４１】
図４に示すように、抵抗素子３００の電流経路の一端にはノードＮ１（電圧ＶＤＤ）が接続され、他端がノードＮ２に接続される。このノードＮ２を下記一例で説明するＮＡＮＤ回路、ＮＯＲ回路の出力端とする。
【００４２】
Ｆｉｎ型４端子トランジスタＴｒ１１の電流経路の一端は、ノードＮ２を介して上記抵抗素子３００の他端に接続され、第１ゲート電極１０２にはノードＮ３を介して信号線Ｓ１が接続される。この信号線Ｓ１には後述するシステム回路６００から入力信号Ｓｉｇ１が転送される。入力信号Ｓｉｇ１は‘Ｈ’レベルに相当する、例えば電圧ＶＤＤまたは‘Ｌ’レベルに相当する、例えばゼロ電位である。また閾値調整回路４００により、半導体装置ＴＧ１１の第２ゲート電極Ｇ１１は所定の電圧が書き込まれる。これは、後述する閾値調整回路４００が不純物拡散層２１０及びゲート電極２００に所定の電圧をそれぞれ印加することにより、第２ゲート電極と電気的に接続される浮遊ゲート２０２に蓄積される電子の量が調整されるからである。なおＦｉｎ型４端子トランジスタＴｒ１１を有する半導体装置ＴＧ１１の閾値をＶｔｈ１１とする。そして、半導体装置ＴＧ１１は、閾値Ｖｔｈ１１として、Ｖｔｈ１１Ｌ、Ｖｔｈ１１Ｃ、及びＶｔｈ１１Ｈのいずれか閾値電圧を取るものとする。また、Ｖｔｈ１１Ｌ＜Ｖｔｈ１１Ｃ＜Ｖｔｈ１１Ｈの関係が成り立つものとし、（０Ｖ＞）Ｖｔｈ１１Ｌ、（０Ｖ＜）Ｖ１１ｔｈＣ（＜電圧ＶＤＤ）、Ｖ１１ｔｈＨ（＞電圧ＶＤＤ）とされる。
【００４３】
つまり、半導体装置ＴＧ１１の閾値電圧が閾値Ｖｔｈ１１Ｌであるとき、常にオン状態とされる。従って、半導体装置ＴＧ１１は、配線としてみなすことが出来る。
【００４４】
また、半導体装置ＴＧ１１の閾値電圧が閾値Ｖｔｈ１１Ｃであるとき、この半導体装置ＴＧ１１はトランジスタとして機能する。つまり、信号線Ｓ１に転送される入力信号Ｓｉｇ１の電圧レベル（‘Ｌ’または‘Ｈ’レベル）に応じてオンまたはオフ状態とされる。
【００４５】
更に、この半導体装置ＴＧ１１の閾値電圧が閾値Ｖｔｈ１１Ｈであるとき、この半導体装置ＴＧ１１は常にオフ状態とされる。従って、半導体装置ＴＧ１１はオープン（断線）とされた状態とみなすことが出来る。
【００４６】
Ｆｉｎ型４端子トランジスタＴｒ２１の電流経路の一端は、ノードＮ２を介して上記抵抗素子３００の他端が接続され、第１ゲート１０２はノードＮ３を介して信号線Ｓ１が接続される。前述したように、この信号線Ｓ１には‘Ｌ’または‘Ｈ’レベルの入力信号Ｓｉｇ１が転送される。また、閾値調整回路４００により、Ｆｉｎ型４端子トランジスタＴｒ２１の第２ゲート電極Ｇ２１は所定の電圧に書き込まれる。これは、上述したように閾値調整回路４００が不純物拡散層２１０及びゲート電極２００に所定の電圧をそれぞれ印加することで、第２ゲート電極と電気的に接続される浮遊ゲート２０２が蓄積する電子の量を調整するからである。なお、このＦｉｎ型４端子トランジスタＴｒ２１を有する半導体装置ＴＧ２１の閾値をＶｔｈ２１とする。そして、半導体装置ＴＧ２１は、閾値Ｖｔｈ２１として、Ｖｔｈ２１Ｌ、Ｖｔｈ２１Ｃ、及びＶｔｈ２１Ｈのいずれか閾値電圧を取るものとする。また、Ｖｔｈ２１Ｌ＜Ｖｔｈ２１Ｃ＜Ｖｔｈ２１Ｈの関係が成り立つものとし、（０Ｖ＞）Ｖｔｈ２１Ｌ、（０Ｖ＜）Ｖｔｈ２１Ｃ（＜電圧ＶＤＤ）、Ｖｔｈ２１Ｈ（＞電圧ＶＤＤ）とされる。
【００４７】
つまり、半導体装置ＴＧ２１の閾値電圧が閾値Ｖｔｈ２１Ｌであるとき、常にオン状態とされる。従って、半導体装置ＴＧ２１は、配線としてみなすことが出来る。
【００４８】
また、半導体装置ＴＧ２１の閾値電圧が閾値Ｖｔｈ２１Ｃであるとき、この半導体装置ＴＧ２１はトランジスタとして機能する。つまり、信号線Ｓ１に転送される入力信号Ｓｉｇ１の電圧レベル（‘Ｌ’または‘Ｈ’レベル）に応じてオンまたはオフ状態とされる。
【００４９】
更に、この半導体装置ＴＧ２１の閾値電圧が閾値Ｖｔｈ２１Ｈであるとき、この半導体装置ＴＧ２１は常にオフ状態とされる。従って、半導体装置ＴＧ２１はオープン（断線）とされた状態とみなすことが出来る。
【００５０】
またこの信号線Ｓ１は、下記一例で説明するＮＡＮＤ回路、ＮＯＲ回路の一方の入力端として機能する。
【００５１】
Ｆｉｎ型４端子トランジスタＴｒ１２の電流経路の一端は、上記Ｆｉｎ型４端子トランジスタＴｒ１１の電流経路の他端に接続され、他端は接地され、第１ゲート電極１０２はノードＮ４を介して信号線Ｓ２に接続される。この信号線Ｓ２には入力信号Ｓｉｇ２が転送される。入力信号Ｓｉｇ２は‘Ｈ’レベルに相当する、例えば電圧ＶＤＤまたは‘Ｌ’レベルに相当する、例えばゼロ電位である。
【００５２】
また閾値調整回路４００により、半導体装置ＴＧ１２の第２ゲート電極Ｇ１２は所定の電圧に書き込まれる。これは、前述の通り閾値調整回路４００が不純物拡散層２１０及びゲート電極２００に所定の電圧をそれぞれ印加することで、第２ゲート電極と電気的に接続される浮遊ゲート２０２が蓄積する電子の量を調整するからである。なお、このＦｉｎ型４端子トランジスタＴｒ１２を有する半導体装置ＴＧ１２の閾値をＶｔｈ１２とする。そして、半導体装置ＴＧ１２は、閾値Ｖｔｈ１２として、Ｖｔｈ１２Ｌ、Ｖｔｈ１２Ｃ、及びＶｔｈ１２Ｈのいずれかの閾値電圧を取るものとする。また、Ｖｔｈ１２Ｌ＜Ｖｔｈ１２Ｃ＜Ｖｔｈ１２Ｈの関係が成り立つものとし、（０Ｖ＞）Ｖｔｈ１２Ｌ、（０Ｖ＜）Ｖｔｈ１２Ｃ（＜電圧ＶＤＤ）、Ｖｔｈ１２Ｈ（＞電圧ＶＤＤ）とされる。
【００５３】
つまり、半導体装置ＴＧ１２の閾値電圧が閾値Ｖｔｈ１２Ｌであるとき、常にオン状態とされる。従って、半導体装置ＴＧ１２は、配線としてみなすことが出来る。
【００５４】
また、半導体装置ＴＧ１２の閾値電圧が閾値Ｖｔｈ１２Ｃであるとき、この半導体装置ＴＧ１２はトランジスタとして機能する。つまり、信号線Ｓ２に転送される入力信号Ｓｉｇ２の電圧レベル（‘Ｌ’または‘Ｈ’レベル）に応じてオンまたはオフ状態とされる。
【００５５】
更に、この半導体装置ＴＧ１２の閾値電圧が閾値Ｖｔｈ１２Ｈであるとき、この半導体装置ＴＧ１２は常にオフ状態とされる。従って、半導体装置ＴＧ１２はオープン（断線）とされた状態とみなすことが出来る。
【００５６】
Ｆｉｎ型４端子トランジスタＴｒ２２の電流経路の一端は、上記Ｆｉｎ型４端子トランジスタＴｒ２１の電流経路の他端に接続され、他端は接地され、第１ゲートはノードＮ４を介して信号線Ｓ２に接続される。前述したように、この信号線Ｓ１には‘Ｌ’または‘Ｈ’レベルの入力信号Ｓｉｇ１が転送される。
【００５７】
また、閾値調整回路４００により、Ｆｉｎ型４端子トランジスタＴｒ２２の第２ゲート電極Ｇ２２は所定の電圧に書き込まれる。これは、上述したように閾値調整回路４００が不純物拡散層２１０及びゲート電極２００に所定の電圧をそれぞれ印加することで、浮遊ゲート２０２が蓄積する電子の量を調整するからである。このＦｉｎ型４端子トランジスタＴｒ２２を有する半導体装置ＴＧ２２の閾値をＶｔｈ２２とする。そして、半導体装置ＴＧ２２は、閾値Ｖｔｈ２２として、Ｖｔｈ２２Ｌ、Ｖｔｈ２２Ｃ、及びＶｔｈ２２Ｈのいずれかの閾値を取るものとする。また、Ｖｔｈ２２Ｌ＜Ｖｔｈ２２Ｃ＜Ｖｔｈ２２Ｈの関係が成り立つものとし、（０Ｖ＞）Ｖｔｈ２２Ｌ、（０Ｖ＜）Ｖｔｈ２２Ｃ（＜電圧ＶＤＤ）、Ｖｔｈ２２Ｈ（＞電圧ＶＤＤ）とされる。
【００５８】
つまり、半導体装置ＴＧ２２の閾値電圧が閾値Ｖｔｈ２２Ｌであるとき、常にオン状態とされる。従って、半導体装置ＴＧ２２は、配線としてみなすことが出来る。
【００５９】
また、半導体装置ＴＧ２２の閾値電圧が閾値Ｖｔｈ２２Ｃであるとき、この半導体装置ＴＧ２２はトランジスタとして機能する。つまり、信号線Ｓ２に転送される入力信号Ｓｉｇ２の電圧レベル（‘Ｌ’または‘Ｈ’レベル）に応じてオンまたはオフ状態とされる。
【００６０】
更に、この半導体装置ＴＧ２２の閾値電圧が閾値Ｖｔｈ２２Ｈであるとき、この半導体装置ＴＧ２２は常にオフ状態とされる。従って、半導体装置ＴＧ２２はオープン（断線）とされた状態とみなすことが出来る。
【００６１】
またこの信号線Ｓ２は、下記一例で説明するＮＡＮＤ回路、ＮＯＲ回路の他方の入力端として機能する。
【００６２】
なお、上記説明した半導体装置ＴＧ１１〜ＴＧ２２がそれぞれ備えるＦｉｎ型４端子トランジスタＴｒ２の電流経路の一端及び他端は、図１における不純物拡散層１０３である。
【００６３】
次に、上記閾値調整回路４００について説明する。閾値調整回路４００は、不純物拡散層２０１及びゲート電極２００に所定の電圧を印加することで、半導体装置ＴＧ１１〜ＴＧ２２が目的とする閾値Ｖｔｈ１１〜Ｖｔｈ２２に応じた値の電圧を第２ゲート電極Ｇ１１〜Ｇ２２に書き込む。すなわち、閾値調整回路４００は、浮遊ゲート２０２内に蓄積される電子の量を調整することで、第２ゲート電極の電位を変化させ、目的とする閾値電位に到達させる。
【００６４】
閾値調整回路４００は、閾値電圧Ｖｔｈ１１〜Ｖｔｈ２２の各々が、ゼロ電位＞Ｖｔｈ１１Ｌ〜Ｖｔｈ２２Ｌ、ゼロ電位＜Ｖｔｈ１１Ｃ〜Ｖｔｈ２２Ｃ＜電圧ＶＤＤ、またはＶｔｈ１１Ｈ〜Ｖｔｈ２２Ｈ＞電圧ＶＤＤを満たす様な電圧を半導体装置ＴＧ１１〜ＴＧ２２の不純物拡散層２１０及びゲート電極２００の各々に転送する。前述したように、これら閾値電位を満たすため、閾値調整回路４００は、ゲート電極２００に印加する電圧の時間を調整する。このようにたとえＦｉｎ型４端子トランジスタＴｒ２の閾値特性が製造後においてバラついていたとしても、閾値調整回路４００がＦｉｎ型４端子トランジスタＴｒ２と半導体装置１を構成するゲート電極２００に所定の電圧を印加する時間を変化させることにより、４つの半導体装置ＴＧ１１〜ＴＧ２２のオン・オフ比を取ることが出来る回路である。つまり、閾値電圧のバラつきが半導体装置ＴＧ１１〜Ｔ２２間であったとしても、各々の浮遊ゲート２０２に蓄積された電子量を調整することで例えばＶｔｈ１１Ｈ＝Ｖｔｈ１２Ｈ＝Ｖｔｈ２１Ｈ＝Ｖｔｈ２２Ｈとすることが可能な回路である。同様にＶｔｈ１１Ｃ＝Ｖｔｈ１２Ｃ＝Ｖｔｈ２１Ｃ＝Ｖｔｈ２２Ｃ、並びにＶｔｈ１１Ｌ＝Ｖｔｈ１２Ｌ＝Ｖｔｈ２１Ｌ＝Ｖｔｈ２２Ｌについても同様である。
【００６５】
次に、制御部５００について説明する。制御部５００は、閾値調整回路４００を制御する。つまり、閾値調整回路４００がゲート電極２００に転送する電圧の大きさ、及びその印加する時間の長さ、並びに電圧を印加するタイミングを制御する。
【００６６】
次に、システム回路６００について説明する。システム回路６００は、信号線Ｓ１、Ｓ２にそれぞれ入力信号Ｓｉｇ１、Ｓｉｇ２とする信号を出力する。前述したように、入力信号Ｓｉｇ１、Ｓｉｇ２は、ゼロ電位（‘Ｌ’レベル）または電圧ＶＤＤ（‘Ｈ’レベル）の電圧である。
【００６７】
＜回路のロジックの書き換え方法＞  
次に上記図４で説明した回路のロジックの書き換え方法の一例について図５(ａ)〜(ｄ)を用いて説明する。  
一例として以下では、図５(ａ)〜(ｄ)に示す対応表に従って図４に示す回路を、ＮＡＮＤ回路またはＮＯＲ回路として機能させる場合を一例とする。上述したように図示せぬ半導体装置１からは信号線Ｓ１及びＳ２を介して半導体装置ＴＧ１１〜ＴＧ２２の第１ゲート電極１０２に電圧ＶＤＤまたはゼロ電位のいずれかとされる信号Ｓｉｎ１、Ｓｉｎｇ２が印加される。
【００６８】
また、閾値調整回路４００は半導体装置ＴＧ１１〜ＴＧ２２がそれぞれ目的とする閾値に応じた電圧をゲート電極２００に印加する。なお、前述したように閾値調整回路４００がソース、ドレインとして機能する不純物拡散層２０１に所定の電圧を印加して、浮遊ゲート２０２内の電子量を調整するが、以下では、特にゲート電極２００への電圧印加に着目して説明する。またなお、閾値調整回路４００が電圧を転送するタイミングは、制御部５００が制御するものとする。
【００６９】
まず、ＮＡＮＤ回路として機能する場合について説明する。  
図５(ａ)、(ｂ)に示すように、閾値調整回路４００は第２ゲート電極Ｇ２１及びＧ２２の電位が降下（図中、Ｌレベル）するよう、半導体装置ＴＧ２１、２２のゲート電極２００に所定の電圧（導電層２０３に対し正の電圧）を印加する。つまり、半導体装置ＴＧ２１、ＴＧ２２の閾値電圧がそれぞれ閾値ＶｔｈＨ２１、ＶｔｈＨ２２となるよう、浮遊ゲート２０２内に電子を蓄積（電子を注入（増加）させる。）させる。
【００７０】
すなわち、閾値調整回路４００は、ゲート電極２００に所定の電圧を印加することで、半導体装置ＴＧ２１、ＴＧ２２の閾値Ｖｔｈ２１、Ｖｔｈ２２がそれぞれ（電圧ＶＤＤ＜）Ｖｔｈ２１Ｈ、（電圧ＶＤＤ＜）Ｖｔｈ２２Ｈとなるような電圧を浮遊ゲート２０２に書き込む。
【００７１】
従って、半導体装置ＴＧ２１、ＴＧ２２の第１ゲート電極１０２にそれぞれ入力信号Ｓ１、Ｓ２として電圧ＶＤＤが転送された場合であっても、この半導体装置ＴＧ２１、ＴＧ２２はそれぞれオフ状態とされる（図５（ｂ）参照）。なお、この際、Ｖｔｈ２１Ｈ（＞電圧ＶＤＤ）、Ｖｔｈ１２Ｈ（＞電圧ＶＤＤ）であれば、Ｖｔｈ２１Ｈ＝Ｖｔｈ２２Ｈであっても、そうでなくでもよい。
【００７２】
これに対し、閾値調整回路４００は、第２ゲート電極Ｇ１１、Ｇ１２の電位が上昇（図中（ａ）、Ｃレベル）するよう、半導体装置ＴＧ１１、ＴＧ１２のゲート電極２００に所定の電圧（導電層２０３に対し負の電圧）を印加する。つまり、半導体装置ＴＧ１１、ＴＧ１２の閾値電圧がそれぞれ閾値Ｖｔｈ１１Ｃ、Ｖｔｈ１２Ｃとなるよう、浮遊ゲート２０２内に蓄積された電子を調整（電子を放出させる）する。具体的には、ゲート電極２００に例えば時間ｔ１だけ所定の電圧（導電層２０３に対し負の電圧）を印加し、浮遊ゲート２０２内の電子を放出させることで半導体装置ＴＧ１１、１２の閾値電圧を上昇させる。
【００７３】
すなわち、閾値調整回路４００は、例えば半導体装置ＴＧ１１、ＴＧ１２の閾値Ｖｔｈ１１、Ｖｔｈ１２が、それぞれ（ゼロ電位＜）Ｖｔｈ１１Ｃ（＜電圧ＶＤＤ）、（ゼロ電位＜）Ｖｔｈ１２Ｃ（＜電圧ＶＤＤ）となるような電圧を時間ｔ１だけ浮遊ゲート２０２に書き込む。
【００７４】
そして、入力信号Ｓｉｇ１、Ｓｉｇ２としてそれぞれ電圧ＶＤＤが印加されると、半導体装置ＴＧ１１、ＴＧ１２はそれぞれオン状態とされる（図５（ａ）参照）。すなわち、ノードＮ２（ＯＵＴ）の電位は、半導体装置ＴＧ１２におけるＦｉｎ型４端子トランジスタＴｒ１２の電流経路の他端における接地電位（ゼロ電位、論理レベルとして‘Ｌ’）とされる（図４参照）。
【００７５】
これに対し、入力信号Ｓｉｇ１、Ｓｉｇ２として、（Ｓｉｇ１、Ｓｉｇ２）＝（電圧ＶＤＤ、ゼロ電位）、（ゼロ電位、電圧ＶＤＤ）、並びに（ゼロ電位、ゼロ電位）のいずれか組み合わせが印加されると半導体装置ＴＧ２１またはＴＧ２２のいずれかがオフ状態とされる（図５（ａ）参照）。従って、出力端として機能するノードＮ２は、電圧ＶＤＤから抵抗素子３００で降下する電圧分を差し引いた値（論理レベルとして‘Ｈ’）を出力する（図４参照）。
【００７６】
以上から半導体装置ＴＧ１１、Ｔ１２の閾値をＶｔｈ１１Ｃ、Ｖｔｈ１２Ｃとすることで、図４に示す回路はＮＡＮＤとして機能する。
【００７７】
なお、この際、少なくとも（ゼロ電位＜）Ｖｔｈ１１Ｃ、Ｖｔｈ１２Ｃ（＜電圧ＶＤＤ）であれば、Ｖｔｈ１１Ｃ＝Ｖｔｈ１２Ｃであっても、そうでなくでもよい。
【００７８】
次に、図４に示す回路がＮＯＲ回路として機能する場合について説明する。  
閾値調整回路４００は、第２ゲート電極Ｇ２１、Ｇ１２の電位が上昇（図５（ｄ）、Ｃレベル）するよう、半導体装置ＴＧ２１、１２のゲート電極２００に所定の電圧（導電層２０３に対し負の電圧）を印加する。つまり、半導体装置ＴＧ２１、ＴＧ１２の閾値電圧がそれぞれ閾値Ｖｔｈ２１Ｃ、Ｖｔｈ１２Ｃとなるよう、浮遊ゲート２０２が蓄積する電子の量を調整する。具体的には、ゲート電極２００に、例えば時間ｔ１だけ所定の電圧（導電層２０３に対し負の電圧）を印加することで、浮遊ゲート２０２から電子を放出させ、半導体装置ＴＧ２１、１２の閾値電圧を上昇させる。
【００７９】
具体的には、閾値調整回路４００は、例えば半導体装置ＴＧ１２、ＴＧ２１の閾値Ｖｔｈ１２、Ｖｔｈ２１が、それぞれ（ゼロ電位＜）Ｖｔｈ１２Ｃ（＜電圧ＶＤＤ）、（ゼロ電位＜）Ｖｔｈ２１Ｃ（＜電圧ＶＤＤ）となるような電圧を例えば時間ｔ１だけ浮遊ゲート２０２に書き込む。
【００８０】
従って、入力信号Ｓｉｇ１、Ｓｉｇ２としてそれぞれ電圧ＶＤＤが印加されると、半導体装置ＴＧ１２、ＴＧ２１はそれぞれオン状態とされ、それぞれゼロ電位が印加されると、半導体装置ＴＧ１２、ＴＧ２１はそれぞれオフ状態とされる。すなわち、半導体装置ＴＧ１２、ＴＧ２１はトランジスタとして機能する。なおこの際、（ゼロ電位＜）Ｖｔｈ２１Ｃ（＜電圧ＶＤＤ）、（ゼロ電位＜）Ｖｔｈ１２Ｃ（＜電圧ＶＤＤ）であれば、Ｖｔｈ２１Ｃ＝Ｖｔｈ２２Ｃであっても、そうでなくでもよい。
【００８１】
そして、閾値調整回路４００は第２ゲート電極Ｇ１１、Ｇ２２の電位が上昇（図５（ｃ）、Ｈレベル）するよう、半導体装置ＴＧ１１、ＴＧ２２のゲート電極２００に所定の電圧（導電層２０３に対し負の電圧）を印加する。つまり、半導体装置ＴＧ１１、ＴＧ２２の閾値電圧がそれぞれをＶｔｈ１１Ｌ、Ｖｔｈ２２Ｌとなるよう浮遊ゲート２０２に注入される電子の量を調整する。具体的には、ゲート電極２００に例えばより長い時間ｔ２だけ所定の電圧（導電層２０３に対し負の電圧）を印加することで、浮遊ゲート２０２内の電子を放出させ、半導体装置ＴＧ２１、１２の閾値電圧を上昇させる。
【００８２】
すなわち、閾値調整回路４００は、例えば半導体装置ＴＧ１１、ＴＧ２２の閾値Ｖｔｈ１１、Ｖｔｈ２２が、それぞれ（ゼロ電位＞）Ｖｔｈ１１Ｌ、（ゼロ電位＞）Ｖｔｈ２２Ｌとなるような電圧を、浮遊ゲート２０２に書き込む。
【００８３】
従って、入力信号Ｓｉｇ１、Ｓｉｇ２は少なくともそれぞれゼロ電位が転送されることから、半導体装置ＴＧ１１、ＴＧ２２はそれぞれ常にオン状態とされる（図５（ｃ）参照）。
【００８４】
以上より、入力信号Ｓｉｇ１、Ｓｉｇ２として、（Ｓｉｇ１、Ｓｉｇ２）＝（電圧ＶＤＤ、ゼロ電位）、または（ゼロ電位、電圧ＶＤＤ）のいずれか組み合わせが印加されると半導体装置ＴＧ１２またはＴＧ２１のいずれがオン状態とされる（図５（ｄ）参照）。そして、半導体装置ＴＧ１１またはＴＧ２２は常にオン状態であることから、出力端として機能するノードＮ２は、半導体装置ＴＧ１２またはＴＧ２１におけるＦｉｎ型４端子トランジスタＴｒ１２またはＴｒ２１の電流経路の他端における接地電位（ゼロ電位、論理レベルとして‘Ｌ’）とされる（図４参照）。
【００８５】
これに対し、入力信号Ｓｉｇ１、Ｓｉｇ２として、（Ｓｉｇ１、Ｓｉｇ２）＝（ゼロ電位、ゼロ電位）が印加されると、半導体装置ＴＧ１２、ＴＧ２１はそれぞれオフ状態とされることから、出力端として機能するノードＮ２は、電圧ＶＤＤから抵抗素子３００で降下する電圧分を差し引いた値（論理レベルとして‘Ｈ’）を出力する（図４（ｄ）参照）。
【００８６】
以上から半導体装置ＴＧ１１、Ｔ２２の閾値をＶｔｈ１１Ｌ、Ｖｔｈ２２Ｌ、ＴＧ１２、ＴＧ２１の閾値をＶｔｈ１２Ｃ、Ｖｔｈ２１Ｃとすることで、図４に示す回路はＮＯＲとして機能する。
【００８７】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置及びそれを用いた論理回路であると、下記（１）〜（３）の効果を奏することが出来る。  
（１）閾値のバラつきを制御することが出来る。  
本実施形態に係る半導体装置であると、製造後において、例え複数の半導体装置１間で、それぞれの半導体装置１が有する、例えば閾値などの素子性能にバラつきが生じていた場合であっても、浮遊ゲートに蓄積する電子の量を制御することで個々の閾値電圧制御することが出来、閾値電圧のばらつきを低減することが可能となる。このため図４に示すような回路において、必要に応じて、半導体装置ＴＧ１１〜ＴＧ２２の閾値特性を、例えばＶｔｈＨまたはＶｔｈＬのように値を揃えることが出来る。つまり、閾値調整回路４００による電圧が低電圧であったとしても、これら半導体装置１〜ＴＧ２２の閾値を制御することが出来ることから、不安定とならず、十分なオン・オフ比をとることが出来る。
【００８８】
（２）動作信頼性を向上させることが出来る。  
上記説明したように制御部５００により図４に示す回路構成をＮＡＮＤ回路、ＮＯＲ回路等の構成にした場合、この半導体装置ＴＧ１１〜ＴＧ２２のオン・オフ比を取ることができる。すなわち、第１ゲートに信号線Ｓ１、Ｓ２を介してそれぞれ電圧ＶＤＤまたはゼロ電位を第１ゲート電極１０２に転送した場合、必要に応じた半導体装置１をオンまたはオフさせることが出来る。
【００８９】
（３）素子面積を縮小させることが出来る。  
従来から、例えばＳＲＡＭの例でもあるように、スイッチ素子として機能する複数の４端子トランジスタのバックゲート電極には、同一の電圧が転送されている。つまり、製造後において、これら複数の４端子トランジスタ間において閾値のバラつきがあると、読み出し、または書き込みの際、これらスイッチ素子が不安定とされることがある。また、場合によっては十分にオン・オフ比が取れないといったことがある。
【００９０】
そこで、個々の４端子トランジスタの有する閾値に応じてこれらバックゲート電極に異なる電圧を印加可能とするため、単にＦＧ型のメモリセルトランジスタの構造を採用すると、膨大な面積になってしまう。つまり、通常ＦＧ型のトランジスタとは、第１ゲート間絶縁膜を介在して半導体基板上に、順に浮遊拡散層、第２ゲート絶縁膜、及びゲート電極が形成された構成をとる。このＦＧ型のトランジスタの浮遊ゲートを４端子トランジスタのバックゲートと接続しようとすると、配線が必要以上に多くなり、これに伴い占有面積が大きくなる。
【００９１】
しかし、本実施形態に係る半導体装置及びそれを用いた転送回路であると、図１〜図３に示すような構成をとる。つまり、半導体基板１００上で電荷蓄積層２０２と第２ゲート電極１０４とが電気的に接続されており、必要な配線を排除することが出来る。つまり、製造後であって、複数の半導体装置ＴＧ１１〜ＴＧ２２間でそれぞれ閾値が個々にばらついていたとしても、本実施形態に係る構成であれば、半導体装置ＴＧ１１〜ＴＧ２２を個々に制御可能としつつ、素子面積（回路面積）が増大するのを抑制できる。
【００９２】
なお、上記実施形態に係る半導体装置及びそれを用いた論理回路では、一例としてＦｉｎ型４端子トランジスタＴｒに着目して説明したが、構造はこれに限られない。つまり、Ｆｉｎ型４端子トランジスタＴｒでなくとも、４端子を備えたトランジスタであればトランジスタの構造はＦｉｎ型に限らなくてもよい。
【００９３】
また、上記実施形態に係る半導体装置及びそれを用いた論理回路は、ＳＯＩ上に形成された半導体装置１であるが、これに限られない。つまり、素子分離膜が半導体基板上に形成されたバルクフィントランジスタであってもよい。この場合、図１においてＦｉｎ型の導電層１０６及び２０４は、半導体基板１００から突起状に加工される素子領域となる。
【００９４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９５】
１００…半導体基板、１０１…絶縁膜、１０２、１０４、２００…ゲート電極、１０３…不純物拡散層、１０４…第２ゲート電極、２０１…不純物拡散層、２０２…浮遊（ＦＧ）ゲート、２０３、１０５…導電層、４００…閾値調整回路、５００…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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