(57)【要約】【課題】選択メモリセルの抵抗状態の変化を確実に検知することのできる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルＭＣが配置されたメモリセルアレイと、選択メモリセルＭＣに所定の電位差がかかるよう、ビット線４及びワード線３に電圧を印加する制御回路１０４とを備える。制御回路１０４は、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌと同一の電流値のミラー電流を流す電流ミラー回路２０と、ミラー電流の電流値よりも所定の電流値だけ異なる電流値を有し且つミラー電流よりも変化のタイミングが遅延した参照電流Ｉｒｅｆを流す参照電流生成回路３０と、ミラー電流と参照電流Ｉｒｅｆとの大小関係に基づいて選択メモリセルの抵抗状態の遷移を検知する検知回路４０とを備える。制御回路１０４は、検知回路４０の検知結果に基づいてビット線４及びワード線３に対する電圧印加を停止する。【選択図】図３
2011134383.tif 000002
【特許請求の範囲】
【請求項１】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、
前記制御回路は、
前記選択メモリセルに流れるセル電流と同一の電流値のミラー電流を流す電流ミラー回路と、
前記ミラー電流の電流値よりも所定の電流値だけ異なる電流値を有し且つ前記ミラー電流よりも変化のタイミングが遅延した参照電流を流す参照電流生成回路と、
前記ミラー電流と前記参照電流との大小関係に基づいて前記選択メモリセルの抵抗状態の遷移を検知する検知回路とを備え、
前記制御回路は、前記検知回路の検知結果に基づいて選択された前記第１配線及び選択された前記第２配線に対する電圧印加を停止する
ことを特徴とする半導体記憶装置。
【請求項２】
前記参照電流生成回路は、前記ミラー電流により充電されるキャパシタと、
前記キャパシタの一端の電圧が第３の電圧となったとき導通し前記参照電流を流すトランジスタとを備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記参照電流生成回路は、前記キャパシタへのミラー電流の流入を遮断して前記参照電流の電流値を一定に保つスイッチを備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記キャパシタは、前記参照電流生成回路内に複数設けられ、
前記参照電流生成回路は、複数の前記キャパシタを切り替えることにより前記参照電流を遅延させる時間を可変とする
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記参照電流生成回路は、
前記キャパシタの一端の電圧が第３の電圧となったとき導通し前記参照電流を流す複数のトランジスタと、
複数の前記トランジスタを切り替えることにより前記参照電流の電流値を変化させるスイッチとを備える
ことを特徴とする請求項２乃至４のいずれか記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする（特許文献１参照）。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
ユニポーラ型のＲｅＲＡＭの場合を例として説明すると、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００５】
ここで、メモリセルに対し動作を実行して抵抗状態を変化させる場合、メモリセル内の可変抵抗素子の抵抗状態が変化した後に、動作電圧の印加を停止する必要がある。可変抵抗素子の抵抗値変化の検出は、通常はメモリセルに流れる電流値の変化をもちいて行われる。従来は、ある参照電流を用意し、素子を流れるセル電流の電流値と、参照電流の電流値との大小が逆転することを検知して素子の抵抗値の変化を検出している。可変抵抗素子を用いたメモリセルでは、可変抵抗素子の特性を均一にすることが難しく、動作後の可変抵抗素子の抵抗値がメモリセル毎にばらつく。可変抵抗素子の抵抗値のばらつきを考慮すると、参照電流はかなりのマージンをもって設計しなくてはならない。そのため、選択メモリセルの抵抗状態が遷移したか否かを検知するために用いる参照電流の設定が困難となる。参照電流の電流値が、動作の前後での選択メモリセルに流れるセル電流から外れている場合には、抵抗状態の変化が検知できず、正常に動作を終了できないという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９１０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、選択メモリセルの抵抗状態の変化を確実に検知することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、前記制御回路は、前記選択メモリセルに流れるセル電流と同一の電流値のミラー電流を流す電流ミラー回路と、前記ミラー電流の電流値よりも所定の電流値だけ異なる電流値を有し且つ前記ミラー電流よりも変化のタイミングが遅延した参照電流を流す参照電流生成回路と、前記ミラー電流と前記参照電流との大小関係に基づいて前記選択メモリセルの抵抗状態の遷移を検知する検知回路とを備え、前記制御回路は、前記検知回路の検知結果に基づいて選択された前記第１配線及び選択された前記第２配線に対する電圧印加を停止することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、選択メモリセルの抵抗状態の変化を確実に検知することのできる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図３】第１の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図４】第１の実施の形態に係る半導体記憶装置の制御回路の動作波形図である。
【図５】第２の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図６】実施の形態に係る半導体記憶装置の制御回路の動作波形図である。
【図７】第３の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図８】第４の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図９】実施の形態に係る半導体記憶装置の制御回路の動作波形図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【００１２】
（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１は、本発明の実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルが配置されたメモリセルアレイ１０１を有する。また、ワード線を選択するロウデコーダ１０２、ビット線を選択するカラムデコーダ１０３を備える。また、ロウデコーダ１０２、カラムデコーダ１０３にそれぞれロウアドレス、カラムアドレスを与え、メモリセルアレイ１０１中の読み書きを行うメモリセルを選択する制御回路１０４を備える。制御回路１０４は、選択メモリセルの状態に基づき、選択メモリセルに対する動作の開始・終了を制御する。電源１０５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、ロウデコーダ１０２、カラムデコーダ１０３に供給する。
【００１３】
図２は、図１に示したメモリセルアレイ１０１の一部を示す斜視図である。メモリセルアレイ１０１は、平行配置された複数本のワード線３と、このワード線３と交差するように配置された複数本のビット線４を備える。これらワード線３及びビット線４の各交差部には、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子１と、非オーミック素子からなる選択素子、例えばダイオード２とからなるユニポーラ型のメモリセルＭＣが配置されている。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。図２に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。
【００１４】
この構成の場合、ワード線３及びビット線４は単なるラインアンドスペースのパターンとなり、ワード線３とビット線４とは直交する位置関係で足りるため、ワード線３方向及びビット線４方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。
【００１５】
可変抵抗素子１としては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。特に、ＲｅＲＡＭの場合、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００１６】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子１に例えば３．５Ｖ（ダイオード２の電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子１が高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００１７】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子１に対し、０．８Ｖ（ダイオード２の電圧降下分を含めると実際には２．０Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子１が低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００１８】
メモリセルＭＣのリード動作は、可変抵抗素子１に０．４Ｖ（ダイオード２の電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子１を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子１が低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００１９】
図１に示すメモリセルアレイ１０１のビット線には、制御回路１０４から送られたアドレスに基づき、カラムデコーダ１０３を介して上述の各動作に対応した電圧が印加される。
【００２０】
メモリセルＭＣに対しセット動作、又はリセット動作を実行する場合、可変抵抗素子１の抵抗値がばらつくため、抵抗値変化の状態を検出する参照電流の設定が困難となる。参照電流の電流値が、セット動作やリセット動作の前後での選択メモリセルＭＣに流れるセル電流から外れている場合には、セット動作やリセット動作の終了が検知できず、正常に動作を終了できないという問題がある。以下では、可変抵抗素子１を用いたメモリセルＭＣを有する半導体記憶装置において、選択メモリセルの抵抗状態の変化を確実に検知して、セット動作やリセット動作を終了するための制御回路１０４の構成について説明する。
【００２１】
本実施の形態の半導体記憶装置は、図１に示す制御回路１０４がセット電圧やリセット電圧の印加の終了を制御する。制御回路１０４は、選択ビット線に電圧を印加して、選択メモリセルＭＣに対してセット動作やリセット動作を実行するようにロウデコーダ１０２及びカラムデコーダ１０３を制御する。これとともに、制御回路１０４は、選択メモリセルＭＣに対するセット動作やリセット動作が終了した際には、電圧の印加を終了するようにロウデコーダ１０２及びカラムデコーダ１０３を制御する。以下、この選択メモリセルＭＣに対するセット動作やリセット動作が終了した際に電圧の印加を終了するようにロウデコーダ１０２及びカラムデコーダ１０３を制御する構成について説明する。
【００２２】
図３は、本実施の形態に係る半導体記憶装置の制御回路１０４の回路図である。制御回路１０４は、電流ミラー回路１０、電流ミラー回路２０、参照電流生成回路３０、検知回路４０、電流ミラー回路５０を備える。
【００２３】
制御回路１０４の入力ノードＩＮには、所定の電流ミラー回路６０等を介して、メモリセルアレイ１０１の選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌと同一の電流値の電流が流れ込む。
【００２４】
入力ノードＩＮは、電流ミラー回路１０に接続されている。電流ミラー回路１０は、２つのＮＭＯＳトランジスタ１１、１２がカレントミラー接続されて構成されている。ＮＭＯＳトランジスタ１１のドレイン及びゲートは入力ノードＩＮに接続され、ソースは接地されている。また、ＮＭＯＳトランジスタ１２のゲートは入力ノードＩＮ及びＮＭＯＳトランジスタ１１のゲートに接続され、ソースは接地されている。これにより、ＮＭＯＳトランジスタ１１、１２のドレインからソースへとセル電流Ｉｃｅｌｌが流れる。
【００２５】
ＮＭＯＳトランジスタ１２のドレインは、電流ミラー回路２０に接続されている。電流ミラー回路２０は、ＰＭＯＳトランジスタ２１、２２、２３、２４、２５及び電源がカレントミラー接続されて構成されている。ＰＭＯＳトランジスタ２１のドレインはＮＭＯＳトランジスタ１２のドレインに接続されている。ＰＭＯＳトランジスタ２１、２２、２３、２４、２５のソースはそれぞれ電源に接続され、ゲートは共通に接続されている。これによりＰＭＯＳトランジスタ２１に流れるセル電流Ｉｃｅｌｌと同一の電流値の電流が他のＰＭＯＳトランジスタ２２〜２５にも流れる。ＰＭＯＳトランジスタ２３のドレインからは、ノードＸに向けてセル電流Ｉｃｅｌｌが流れ、ＰＭＯＳトランジスタ２５のドレインからは、ノードＹに向けてセル電流Ｉｃｅｌｌが流れる。
【００２６】
ＰＭＯＳトランジスタ２２のドレイン及びノードＸは、参照電流生成回路３０に接続されている。参照電流生成回路３０は、２つのＮＭＯＳトランジスタ３１、３２がカレントミラー接続されて構成されている。ＮＭＯＳトランジスタ３１のドレイン及びゲートはＰＭＯＳトランジスタ２２のドレインに接続され、ソースは接地されている。また、ＮＭＯＳトランジスタ３２のゲートはＰＭＯＳトランジスタ２２のドレイン及びＮＭＯＳトランジスタ３１のゲートに接続され、ソースは接地されている。そして、ＮＭＯＳトランジスタ３２のドレインはノードＸに接続されている。これにより、ＮＭＯＳトランジスタ３２のドレインからソースへと参照電流Ｉｒｅｆが流れる。
ここで、ＮＭＯＳトランジスタ３２のトランジスタサイズは、他のＮＭＯＳトランジスタ１１、１２、３１等のトランジスタサイズよりも大きく形成されている。そのため、ＮＭＯＳトランジスタ３２に流れる参照電流Ｉｒｅｆの電流値は、他のＮＭＯＳトランジスタ１１、１２等に流れるセル電流Ｉｃｅｌｌより大きな電流値を有する。例えば、参照電流Ｉｒｅｆの電流値は、（１＋ａ）Ｉｃｅｌｌとなるように設定される（ここで、０＜ａ）。
また、接続されたＮＭＯＳトランジスタ３１、３２のゲートには、キャパシタ３３の一方の端子が接続されている。キャパシタ３３の他方の端子は、接地されている。
【００２７】
ノードＸ及びノードＹは、検知回路４０に接続されている。検知回路４０は、１つの差動増幅器４１から構成され、差動増幅器４１の反転入力端子がノードＹに接続され、非反転入力端子がノードＸに接続されている。この差動増幅器４１の出力信号が、制御回路１０４の出力信号ＯＵＴとなる。検知回路４０の基本的な動作は、次の通りである。すなわち、ビット線４の電位をクランプトランジスタでクランプしながら、選択メモリセルＭＣにセル電流Ｉｃｅｌｌを流す。ノードＸには、セル電流Ｉｃｅｌｌが流れ込むとともに、参照電流生成回路３０を介して参照電流Ｉｒｅｆが流れ出ている。このセル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとの差分によるノードＸの電位の変化を差動増幅器４１により判定する。
【００２８】
ＰＭＯＳトランジスタ２４のドレイン及びノードＹは、電流ミラー回路５０に接続されている。電流ミラー回路５０は、２つのＮＭＯＳトランジスタ５１、５２がカレントミラー接続されて構成されている。ＮＭＯＳトランジスタ５１のドレイン及びゲートはＰＭＯＳトランジスタ２４のドレインに接続され、ソースは接地されている。また、ＮＭＯＳトランジスタ５２のゲートはＰＭＯＳトランジスタ２４のドレイン及びＮＭＯＳトランジスタ５１のゲートに接続され、ソースは接地されている。そして、ＮＭＯＳトランジスタ５２のドレインはノードＹに接続されている。これにより、ＮＭＯＳトランジスタ５２のドレインからソースへとセル電流Ｉｃｅｌｌが流れる。
【００２９】
［第１の実施の形態に係る半導体記憶装置の動作］
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図３及び図４を参照して説明する。図４は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。
【００３０】
半導体記憶装置の動作では、メモリセルアレイ１０１内に設けられた複数のメモリセルＭＣから、選択ビット線４及び選択ワード線３に接続された一つのメモリセルＭＣを選択し、その選択メモリセルＭＣにのみセット動作又はリセット動作を実行する。以下では、選択メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、制御回路１０４の動作を説明する。
【００３１】
半導体記憶装置の動作において、まず全てのワード線を“Ｈ”状態にした後、時刻ｔ１において、選択メモリセルＭＣに接続された選択ワード線３を“Ｌ”状態にして、例えば電圧Ｖｓｓとする。
【００３２】
時刻ｔ２において、選択ワード線３が“Ｌ”状態のまま、選択ビット線４を“Ｌ”状態（電圧Ｖｓｓ）から“Ｈ”状態にして、動作に必要な電圧（例えばセット電圧Ｖｓｅｔ）を印加する。この選択ビット線４への電圧印加により、選択メモリセルＭＣのダイオード２の順バイアス方向に電圧が印加され、セル電流Ｉｃｅｌｌが流れる。
電流ミラー回路６０、１０、２０によりミラーされたセル電流Ｉｃｅｌｌが参照電流生成回路３０に流れる。このセル電流Ｉｃｅｌｌにより、参照電流生成回路３０のキャパシタ３３が充電される。所定時間が経過して、キャパシタ３３が充電された後、ＮＭＯＳトランジスタ３２に参照電流Ｉｒｅｆが流れ始める。このキャパシタ３３が充電される所定時間だけ、参照電流Ｉｒｅｆはミラーされたセル電流Ｉｃｅｌｌよりも変化のタイミングが遅延する。上述のように、この参照電流Ｉｒｅｆは、セル電流Ｉｃｅｌｌより電流値が大きい。例えば、参照電流Ｉｒｅｆの電流値はセル電流Ｉｃｅｌｌの（１＋ａ）倍に設定される。ノードＸにもセル電流Ｉｃｅｌｌがミラーされているが、ＮＭＯＳトランジスタ３２を介して流れ出る参照電流Ｉｒｅｆのほうが多いため、ノードＸの電位は接地電位のままである。
一方、ノードＹには、セル電流Ｉｃｅｌｌが流れ込み、電流ミラー回路２０に用いられる電源電位まで上昇する。
【００３３】
セット動作により、時刻ｔｘにおいて選択メモリセルＭＣが高抵抗状態から低抵抗状態へと遷移すると、選択ビット線４から選択ワード線３に流れるセル電流Ｉｃｅｌｌが増大する。このときノードＸに流れ込むセル電流Ｉｃｅｌｌが増大しても、参照電流生成回路３０のキャパシタ３３がさらにその増大の分だけ充電されるまでは、ＮＭＯＳトランジスタ３２を介して流れる参照電流Ｉｒｅｆの電流値は一定である。従って、時刻ｔ３において、セル電流Ｉｃｅｌｌの電流値が、参照電流Ｉｒｅｆの電流値を上回る。その結果、ノードＸは流れ出す参照電流Ｉｒｅｆより、流れ込むセル電流Ｉｃｅｌｌのほうが多くなり、従ってノードＸの電位は、電流ミラー回路２０に用いられる電源電位まで上昇する。
【００３４】
時刻ｔ４において、ノードＸの電位の変化とともに、検知回路４０の出力信号ＯＵＴも反転する。この反転した出力信号ＯＵＴに基づいて、選択ビット線４への電圧印加が停止されて、セット動作が終了する。
【００３５】
［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、選択メモリセルＭＣの抵抗状態の遷移の前後におけるセル電流Ｉｃｅｌｌの変化を識別するために、参照電流Ｉｒｅｆを生成する。この参照電流Ｉｒｅｆの電流値は、その選択メモリセルＭＣの抵抗状態が遷移する前に流していたセル電流Ｉｃｅｌｌの電流値に基づき決定される。そのため、参照電流Ｉｒｅｆの電流値は、選択メモリセルＭＣ毎に異なる電流値となる。
【００３６】
半導体記憶装置においては、動作を実行するメモリセルＭＣの特性のばらつきにより、メモリセルＭＣ毎に実質的な動作条件が異なる。参照電流Ｉｒｅｆの電流値として、全てのメモリセルＭＣに対して、ある１つの電流値を設定すると、あるメモリセルＭＣに流れる電流は最初から参照電流Ｉｒｅｆを超えていたり、又は動作を終えても参照電流Ｉｒｅｆを超えなかったりするという事態が生じうる。
【００３７】
これに対し、本実施の半導体記憶装置は、選択メモリセルＭＣ毎にその選択メモリセルＭＣに対応した参照電流Ｉｒｅｆが生成されるため、選択メモリセルＭＣの抵抗状態の遷移を確実に検知することができる。そのため、抵抗状態が変化するとともにメモリセルＭＣへの電圧印加を停止させ、動作を確実に終了させることが可能となる。
【００３８】
（第２の実施の形態）
［第２の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第２の実施の形態の半導体記憶装置の制御回路について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３等の周辺回路の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。
【００３９】
図５は、本実施の形態に係る半導体記憶装置の制御回路１０４の回路図である。この制御回路１０４において、上述の第１の実施の形態と同一の構成を有する箇所については、同一の符号を付して重複する説明を省略する。
【００４０】
本実施の形態に係る半導体記憶装置の制御回路１０４は、参照電流生成回路３０において、ＮＭＯＳトランジスタ３１のゲートとＮＭＯＳトランジスタ３２のゲートとの間に、キャパシタ３３へのセル電流Ｉｃｅｌｌの流入を遮断するスイッチＡ１が設けられている点で、第１の実施の形態と異なる。このスイッチＡ１は、制御回路１０４の動作開始時には閉じており、ＮＭＯＳトランジスタ３２が参照電流Ｉｒｅｆを流し始めた後に開かれる。スイッチＡ１が開かれると参照電流生成回路３０は、セル電流Ｉｃｅｌｌの変化に関らず、キャパシタ３３に蓄えられた電荷に基づいて、参照電流Ｉｒｅｆを流し続ける。この参照電流Ｉｒｅｆの電流値は、ＮＭＯＳトランジスタ３２のトランジスタサイズで決定され、スイッチＡ１が開いた後に、セル電流Ｉｃｅｌｌの電流値が変化しても参照電流Ｉｒｅｆの電流値は一定に保たれる。この構成によれば、ある時間における選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌの電流値に基づく参照電流Ｉｒｅｆの電流値情報を、保存することが可能となる。
【００４１】
［第２の実施の形態に係る半導体記憶装置の動作］
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図６を参照して説明する。図６は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。
図６は、図４に示す動作波形図と同様に、選択メモリセルＭＣにセット動作を実行した場合の波形図である。ここで、図６にはセル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆの電流波形図のみを示している。その他の動作波形は、図４に示す動作波形と同様であるため、その記載は省略している。
【００４２】
図５に示す制御回路１０４を用いて、選択メモリセルＭＣにセット動作を実行した場合、ＮＭＯＳトランジスタ３２が参照電流Ｉｒｅｆを流し始めた後に、参照電流生成回路３０のスイッチＡ１が開かれる。そのため、参照電流生成回路３０は、一定の電流値に保たれた参照電流ＩｒｅｆをノードＸから流し続ける。その結果、時刻ｔ３以降において、セル電流Ｉｃｅｌｌが変化しても、参照電流Ｉｒｅｆの電流値は変化せず、制御回路１０４は一定の電流値を有する参照電流ＩｒｅｆをノードＸから流し続ける。
【００４３】
上述の第１の実施形態と同様に、時刻ｔ３において、セル電流Ｉｃｅｌｌの電流値が、参照電流Ｉｒｅｆの電流値を上回り、ノードＸの電位が変化する。ノードＸの電位の変化とともに、検知回路４０の出力信号ＯＵＴも反転する。この反転した出力信号ＯＵＴに基づいて、選択ビット線４への電圧印加が停止されて、セット動作が終了する。
【００４４】
［第２の実施の形態に係る半導体記憶装置の効果］
本実施の半導体記憶装置も、選択メモリセルＭＣ毎にその選択メモリセルＭＣに対応した参照電流Ｉｒｅｆが生成されるため、選択メモリセルＭＣの抵抗状態の遷移を確実に検知することができる。そのため、抵抗状態が変化するとともにメモリセルＭＣへの電圧印加を停止させ、動作を確実に終了させることが可能となる。
【００４５】
ここで、第１の実施の形態のようにセル電流Ｉｃｅｌｌの変化に常に対応して参照電流Ｉｒｅｆを変化させる構成の場合、次のような問題がある。それは、メモリセルＭＣの抵抗状態の遷移によるセル電流Ｉｃｅｌｌの変化が緩やかであると、図４の時刻ｔ３におけるセル電流Ｉｃｅｌｌの電流値と参照電流Ｉｒｅｆの電流値とが逆転する位置が判別しづらくなり、ノードＸの電位変化が検出できなくなるということである。その結果、動作を確実に終了させることが困難になる。
【００４６】
これに対し、本実施の形態の制御回路１０４では、参照電流Ｉｒｅｆの電流値は変化しない。そのため、セル電流Ｉｃｅｌｌの変化が緩やかであっても、セル電流Ｉｃｅｌｌの電流値と参照電流Ｉｒｅｆの電流値とは確実に逆転して、ノードＸの電位変化を検出することができる。本実施の形態の制御回路１０４によれば、確実に動作を終了させることができる。
【００４７】
（第３の実施の形態）
［第３の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第３の実施の形態の半導体記憶装置の制御回路について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３等の周辺回路の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。
【００４８】
図７は、本実施の形態に係る半導体記憶装置の制御回路１０４の回路図である。この制御回路１０４において、上述の第１の実施の形態と同一の構成を有する箇所については、同一の符号を付して重複する説明を省略する。
【００４９】
本実施の形態に係る半導体記憶装置の制御回路１０４は、参照電流生成回路３０内に、キャパシタ３３とともにキャパシタ３４がさらに設けられている点において、第１の実施の形態と異なる。
【００５０】
ＮＭＯＳトランジスタ３１、３２の接続されたゲートには、キャパシタ３４の一方の端子がスイッチＡ２を介して接続されている。キャパシタ３４の他方の端子は、接地されている。このスイッチＡ２は、制御回路１０４の動作において任意に開閉が制御される。このスイッチＡ２が閉じている場合、セル電流Ｉｃｅｌｌがキャパシタ３３、３４を充電する時間は、第１の実施の形態においてキャパシタ３３のみを充電する時間よりも長くなる。一方、スイッチＡ２が開いている場合、セル電流Ｉｃｅｌｌがキャパシタ３３を充電する時間は、第１の実施の形態においてキャパシタ３３を充電する時間と同一である。この構成によれば、選択メモリセルにセル電流Ｉｃｅｌｌが流れ始めてから、参照電流Ｉｒｅｆが流れ始めるまでの遅延時間を任意に変更することができる。これは、図６に示す動作波形図において、参照電流Ｉｒｅｆがセル電流Ｉｃｅｌｌから遅延する時間ｄｔの値の変更が可能であることを意味する。
【００５１】
［第３の実施の形態に係る半導体記憶装置の効果］
本実施の半導体記憶装置も、選択メモリセルＭＣ毎にその選択メモリセルＭＣに対応した参照電流Ｉｒｅｆが生成されるため、選択メモリセルＭＣの抵抗状態の遷移を確実に検知することができる。そのため、抵抗状態が変化するとともにメモリセルＭＣへの電圧印加を停止させ、動作を確実に終了させることが可能となる。また、本実施の形態の制御回路では、参照電流Ｉｒｅｆを生成するタイミングを可変とすることができる。
【００５２】
（第４の実施の形態）
［第４の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第４の実施の形態の半導体記憶装置の制御回路について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３等の周辺回路の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。
【００５３】
図８は、本実施の形態に係る半導体記憶装置の制御回路１０４の回路図である。この制御回路１０４において、上述の第１の実施の形態と同一の構成を有する箇所については、同一の符号を付して重複する説明を省略する。
【００５４】
本実施の形態に係る半導体記憶装置の制御回路１０４は、参照電流生成回路３０内に、ＮＭＯＳトランジスタ３２とともにＮＭＯＳトランジスタ３５がさらに設けられている点において、第１の実施の形態と異なる。
【００５５】
ＮＭＯＳトランジスタ３５のドレインは、ＮＭＯＳトランジスタ３２と並列に、スイッチＡ３を介してノードＸに接続されている。また、ＮＭＯＳトランジスタ３５のゲートは、ＮＭＯＳトランジスタ３２のゲートと共通に、ＮＭＯＳトランジスタ３１のゲートに接続され、ソースは接地されている。スイッチＡ３は、制御回路１０４の動作において任意に開閉が制御される。このスイッチＡ３が閉じている場合、ノードＸから流れる参照電流Ｉｒｅｆの電流値は、ＮＭＯＳトランジスタ３２及び３５を流れる電流の電流値により決まる。一方、スイッチＡ３が開いている場合、ノードＸから流れる参照電流Ｉｒｅｆの電流値は、ＮＭＯＳトランジスタ３２のみを流れる電流の電流値により決まる。この場合、参照電流生成回路３０により生成される参照電流Ｉｒｅｆの電流値は、第１の実施の形態においてＮＭＯＳトランジスタ３２により生成される参照電流Ｉｒｅｆの電流値と同一である。この構成によれば、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌに基づいて参照電流Ｉｒｅｆを生成する際の、参照電流Ｉｒｅｆの電流値を任意に変更することができる。これは、図６に示す動作波形図において、参照電流Ｉｒｅｆの電流値と、セル電流Ｉｃｅｌｌの電流値との差ｄＩの値の変更が可能であることを意味する。
【００５６】
［第４の実施の形態に係る半導体記憶装置の効果］
本実施の半導体記憶装置も、選択メモリセルＭＣ毎にその選択メモリセルＭＣに対応した参照電流Ｉｒｅｆが生成されるため、選択メモリセルＭＣの抵抗状態の遷移を確実に検知することができる。そのため、抵抗状態が変化するとともにメモリセルＭＣへの電圧印加を停止させ、動作を確実に終了させることが可能となる。また、本実施の形態の制御回路１０４では、参照電流Ｉｒｅｆの電流値を可変とすることができるため、選択メモリセルＭＣの抵抗状態が変化した際のセル電流Ｉｃｅｌｌの変化に対する感度を変更することができる。
【００５７】
参照電流Ｉｒｅｆの電流値を大きくして、セル電流Ｉｃｅｌｌの電流値との差ｄＩを大きくした場合、選択メモリセルＭＣを流れるセル電流Ｉｃｅｌｌが多少変化しても、制御回路１０４は動作を実行し続ける。一方、参照電流Ｉｒｅｆの電流値を小さくして、セル電流Ｉｃｅｌｌの電流値との差ｄＩを小さくした場合、セル電流Ｉｃｅｌｌがわずかに変化した場合でも、制御回路１０４は動作を終了する。このように本実施の形態に係る半導体記憶装置は、選択メモリセルＭＣの抵抗状態が変化した際のセル電流Ｉｃｅｌｌの変化に対する感度を変更することができる。
【００５８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態では、セット動作を例にして説明をしたが、この半導体記憶装置は、リセット動作に用いることも可能である。
【００５９】
この場合、図３に示す参照電流生成回路３０内のＮＭＯＳトランジスタ３２のトランジスタサイズを、他のＮＭＯＳトランジスタ１１、１２等のトランジスタサイズより小さくして、参照電流Ｉｒｅｆの電流値をセル電流Ｉｃｅｌｌの電流値より小さくする。例えば、参照電流Ｉｒｅｆの電流値を、（１＋ａ）Ｉｃｅｌｌ（ここで、−１＜ａ＜０）となるように設定する。
【００６０】
このように設定された半導体記憶装置のリセット動作を、図９を参照して説明する。図９は、半導体記憶装置の動作を説明するための波形図である。
【００６１】
半導体記憶装置の動作において、まず全てのワード線を“Ｈ”状態にした後、時刻ｔ１において、選択メモリセルＭＣに接続された選択ワード線３を“Ｌ”状態にして、例えば電圧Ｖｓｓとする。
【００６２】
時刻ｔ２において、選択ワード線３が“Ｌ”状態のまま、選択ビット線４を“Ｌ”状態（電圧Ｖｓｓ）から“Ｈ”状態にして、動作に必要な電圧（例えばリセット電圧Ｖｒｅｓｅｔ）を印加する。この選択ビット線４への電圧印加により、選択メモリセルＭＣのダイオード２の順バイアス方向に電圧が印加され、セル電流Ｉｃｅｌｌが流れる。
【００６３】
このセル電流Ｉｃｅｌｌにより、参照電流生成回路３０のキャパシタ３３が充電され、所定時間が経過した後、ＮＭＯＳトランジスタ３２に参照電流Ｉｒｅｆが流れ始める。上述のように、この参照電流Ｉｒｅｆは、セル電流Ｉｃｅｌｌより電流値が小さい。例えば、参照電流Ｉｒｅｆの電流値はセル電流Ｉｃｅｌｌの（１＋ａ）倍に設定される（ここで、−１＜ａ＜０）。ノードＸには、ＮＭＯＳトランジスタ３２を介して流れ出る参照電流Ｉｒｅｆより多いセル電流Ｉｃｅｌｌがミラーされているため、電流ミラー回路２０に用いられる電源電位まで上昇する。一方、ノードＹにも、セル電流Ｉｃｅｌｌが流れ込み、電流ミラー回路２０に用いられる電源電位まで上昇する。
【００６４】
リセット動作により、時刻ｔｘにおいて選択メモリセルＭＣが低抵抗状態から高抵抗状態へと遷移すると、選択ビット線４から選択ワード線３に流れるセル電流Ｉｃｅｌｌが減少する。このときノードＸに流れ込むセル電流Ｉｃｅｌｌが減少しても、キャパシタ３３に蓄積された電荷が放出されるまでの所定時間だけ参照電流Ｉｒｅｆの電流値は一定に保たれる。従って、時刻ｔ３において、セル電流Ｉｃｅｌｌの電流値が、参照電流Ｉｒｅｆの電流値を下回る。その結果、ノードＸは流れ出す参照電流Ｉｒｅｆが、流れ込むセル電流Ｉｃｅｌｌより多くなり、従ってノードＸの電位は、接地電位まで低下する。
【００６５】
時刻ｔ４において、ノードＸの電位の変化とともに、検知回路４０の出力信号ＯＵＴも反転する。この反転した出力信号ＯＵＴに基づいて、選択ビット線４への電圧印加が停止されて、リセット動作が終了する。
【００６６】
このように、半導体記憶装置は、選択メモリセルＭＣ毎にその選択メモリセルＭＣに対応した参照電流Ｉｒｅｆが生成されるため、選択メモリセルＭＣの抵抗状態の遷移を確実に検知することができる。そのため、抵抗状態が変化するとともにメモリセルＭＣへの電圧印加を停止させ、動作を確実に終了させることが可能となる。
【符号の説明】
【００６７】
ＭＣ・・・メモリセル、  １・・・可変抵抗素子、  ２・・・ダイオード、  ３・・・ワード線、  ４・・・ビット線、  １０・・・電流ミラー回路、  １１、１２・・・ＮＭＯＳトランジスタ、  ２０・・・電流ミラー回路、  ２１、２２、２３、２４、２５・・・ＰＭＯＳトランジスタ、  ３０・・・参照電流生成回路、  ３１、３２・・・ＮＭＯＳトランジスタ、  ３３、３４・・・キャパシタ、  ３５・・・ＮＭＯＳトランジスタ、  ４０・・・検知回路、  ４１・・・差動増幅器、  ５０・・・電流ミラー回路、  ５１、５２・・・ＮＭＯＳトランジスタ、  ６０・・・電流ミラー回路、  １０１・・・メモリセルアレイ、  １０２・・・ロウデコーダ、  １０３・・・カラムデコーダ、  １０４・・・制御回路、  １０５・・・電源。
【図１】
2011134383.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011134383.tif 000007
【図６】
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【図７】
2011134383.tif 000009
【図８】
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【図９】
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