(57)【要約】      （修正有）【課題】素子領域内に含まれる不純物の拡散を抑制する。【解決手段】不揮発性半導体記憶装置は、基板１０１と、前記基板１０１内に形成されたウェル領域１０２とを備える。前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。前記装置は、前記複数の素子領域１０３の内部に、前記複数の素子領域のそれぞれを上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断するよう形成され、前記ウェル領域１０２内に注入された不純物の拡散を抑制する第１の拡散抑制層１１１と、前記上部素子領域１０３Ａの前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層１１２とを備える。【選択図】図２
2011253881.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に形成されたウェル領域と、
前記ウェル領域内において、前記ウェル領域内に形成された素子分離溝により、前記基板の主面に平行な第１方向に延び、かつ、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域と、
前記素子分離溝内に埋め込まれ、前記素子領域同士を分離する素子分離絶縁膜と、
前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲート上にゲート間絶縁膜を介して形成された制御ゲートと、
前記複数の素子領域のそれぞれの内部に、前記複数の素子領域のそれぞれを上部素子領域と下部素子領域とに分断するよう形成され、前記ウェル領域内に注入された不純物の拡散を抑制する第１の拡散抑制層と、
前記それぞれの上部素子領域の前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２の拡散抑制層は、ＳｉＣ（シリコンカーバイド）層であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の拡散抑制層付近の不純物濃度は、前記上部素子領域内の前記ゲート絶縁膜付近の不純物濃度、及び前記下部素子領域内の前記素子分離絶縁膜の底部よりやや浅い位置の不純物濃度よりも低いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の拡散抑制層は、前記それぞれの上部素子領域、前記第１の拡散抑制層、及び前記それぞれの下部素子領域の前記第２方向に垂直な側面に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の拡散抑制層は、前記複数の素子領域のそれぞれ及び前記浮遊ゲートの前記第２方向に垂直な側面のうち、前記複数の素子領域のそれぞれの前記側面のみに形成されており、
前記ゲート間絶縁膜は、前記浮遊ゲートの前記側面に直接接するよう形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば、浮遊ゲートに電荷を蓄積することでデータを記録するＮＡＮＤ型不揮発性メモリに適用されるものである。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリの製造工程では、基板内にウェル領域を形成する際、所望のチャネルプロファイルが得られるよう不純物注入を行う。使用する不純物（ドーパント）の例としては、Ｂ（ボロン）等が挙げられる。
【０００３】
しかしながら、理想的なチャネルプロファイルが得られるよう不純物注入を行っても、その後のプロセスによる熱工程によって、注入した不純物が拡散し、チャネルプロファイルが理想的なプロファイルから逸脱してしまう。例えば、チャネル表面の不純物が熱工程によって深い方向に拡散してしまうと、非選択ビット線のチャネル電位が、空乏層が伸びないために上昇せず、メモリのブースト効率が悪化し、記録時（プログラム時）の誤書き込みが増大するという問題が生じてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３１４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、素子領域（チャネル領域）内に含まれる不純物の拡散を抑制することが可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様の不揮発性半導体記憶装置は、例えば、基板と、前記基板内に形成されたウェル領域とを備える。更に、前記装置は、前記ウェル領域内において、前記ウェル領域内に形成された素子分離溝により、前記基板の主面に平行な第１方向に延び、かつ、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域と、前記素子分離溝内に埋め込まれ、前記素子領域同士を分離する素子分離絶縁膜とを備える。更に、前記装置は、前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介して形成された制御ゲートとを備える。そして、前記装置は更に、前記複数の素子領域のそれぞれの内部に、前記複数の素子領域のそれぞれを上部素子領域と下部素子領域とに分断するよう形成され、前記ウェル領域内に注入された不純物の拡散を抑制する第１の拡散抑制層と、前記それぞれの上部素子領域の前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図２】図１の不揮発性半導体記憶装置の断面を示す側方断面図である。
【図３】図１の不揮発性半導体記憶装置の別の断面を示す側方断面図である。
【図４】素子領域内の不純物濃度の深さ方向のプロファイルを示したグラフである。
【図５】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(1/4)である。
【図６】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(2/4)である。
【図７】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(3/4)である。
【図８】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(4/4)である。
【図９】第１実施形態の不揮発性半導体記憶装置の製造方法の変形例を説明するための側方断面図(1/1)である。
【図１０】第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図１１】第２実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(1/2)である。
【図１２】第２実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(2/2)である。
【図１３】第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図１４】第４実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図１５】第５実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【０００８】
本発明の実施形態を、図面に基づいて説明する。
【０００９】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性メモリとなっている。
【００１０】
本実施形態の不揮発性半導体記憶装置のメモリセルアレイ内では、図１に示すように、セルトランジスタ２０１及び選択トランジスタ２０２が、基板１０１上に２次元アレイ状に配置されている。図１には、基板１０１の主面に平行で、互いに直交するＸ方向及びＹ方向が示されている。Ｘ方向は、これらのトランジスタのチャネル幅方向、Ｙ方向は、これらのトランジスタのゲート長方向に相当する。図１には更に、基板１０１の主面に垂直で、基板１０１の深さ方向に相当するＺ方向が示されている。
【００１１】
図１に示すメモリセルアレイ内では、基板１０１内にウェル領域１０２が形成され、ウェル領域１０２内に複数の素子領域１０３が形成されている。これら素子領域１０３は、ウェル領域１０２内において、Ｙ方向に延び、Ｘ方向に互いに隣接するよう区画されている。Ｙ方向は、本発明の第１方向の例であり、Ｘ方向は、本発明の第２方向の例である。素子領域１０３は、ＡＡ（Active Area）とも呼ばれる。セルトランジスタ２０１及び選択トランジスタ２０２は、図１に示すように、素子領域１０３上に形成されている。
【００１２】
図１には更に、ウェル領域１０２内に形成され、素子領域１０３同士を分離する素子分離絶縁膜１０４が示されている。本実施形態の素子分離絶縁膜１０４は、ＳＴＩ（Shallow Trench Isolation）絶縁膜となっている。
【００１３】
図１には更に、Ｘ方向に延びるワード線ＷＬ1〜ＷＬN（Ｎは２以上の整数）と、Ｘ方向に延びる選択線ＳＬ1，ＳＬ2が示されている。本実施形態では、セルトランジスタ２０１の制御ゲートが、Ｘ方向に延びる形状に加工され、ワード線ＷＬ1〜ＷＬNとなっている。同様に、選択トランジスタ２０２の制御ゲートも、Ｘ方向に延びる形状に加工され、選択線ＳＬ1，ＳＬ2となっている。
【００１４】
図１には更に、Ｙ方向に延びるビット線ＢＬ1〜ＢＬ3が示されている。図１に示すように、セルトランジスタ２０１は、ワード線ＷＬ1〜ＷＬNとそれぞれの素子領域１０３との交点に設けられ、選択トランジスタ２０２は、選択線ＳＬ1，ＳＬ2とそれぞれの素子領域１０３との交点に設けられている。
【００１５】
それぞれの素子領域１０３上では、選択トランジスタ２０２と、選択トランジスタ２０２間に挟まれた複数のセルトランジスタ２０１により、ＮＡＮＤストリングが構成されている。図１では、ＮＡＮＤストリングがＸ方向に複数本配置されてメモリセルアレイが構成されている。
【００１６】
図２は、図１の不揮発性半導体記憶装置の断面を示す側方断面図である。図２は、図１に示すＩ−Ｉ’線に沿ったＡＡ（Active Area）断面図となっている。図２には、不揮発性半導体記憶装置のＸ方向に平行な断面が示されている。
【００１７】
図２には、図１と同様、基板１０１と、ウェル領域１０２と、素子領域１０３と、素子分離絶縁膜１０４が示されている。本実施形態では、基板１０１は、半導体基板、より詳細には、シリコン基板となっており、ウェル領域１０２は、Ｐ型不純物が注入されたＰ型ウェルとなっている。Ｐ型不純物は、ここではＢ（ボロン）である。また、基板１０１とウェル領域１０２との間には、埋め込みウェル領域１０２Ｎが形成されている。埋め込みウェル領域１０２は、Ｎ型不純物が注入されたＮ型ウェルとなっている。Ｎ型不純物は、例えばＰ（リン）である。
【００１８】
図２には更に、ウェル領域１０２内に形成された素子分離溝Ｔが示されている。素子分離溝Ｔにより、素子領域１０３は、ウェル領域１０２内において、Ｙ方向に延び、Ｘ方向に隣接し合うよう区画されている。また、素子分離絶縁膜１０４は、素子分離溝Ｔ内に埋め込まれ、これら素子領域１０３同士を分離している。
【００１９】
図２には更に、図１と同様、素子領域１０３上に形成されたセルトランジスタ２０１が示されている。
【００２０】
セルトランジスタ２０１はそれぞれ、ゲート絶縁膜１２１、浮遊ゲート１２２、ゲート間絶縁膜１２３、及び制御ゲート１２４を含んでいる。浮遊ゲート１２２は、素子領域１０３上にゲート絶縁膜１２１を介して形成されており、制御ゲート１２４は、浮遊ゲート１２２上にゲート間絶縁膜１２３を介して形成されている。ゲート絶縁膜１２１は、トンネル絶縁膜とも呼ばれ、ゲート間絶縁膜１２３は、ＩＰＤ（Inter Poly-Si Dielectric）膜とも呼ばれる。
【００２１】
ゲート絶縁膜１２１と浮遊ゲート１２２が、個々のセルトランジスタ２０１ごとに分断されているのに対し、ゲート間絶縁膜１２３と制御ゲート１２４は、Ｘ方向に隣接し合うセルトランジスタ２０１間で共有されている。本実施形態では、図２に示すように、素子分離絶縁膜１０４の上面が、浮遊ゲート１２２の上面よりも低くなっている。その結果、素子分離絶縁膜１０４上に位置するゲート間絶縁膜１２３の下面は、浮遊ゲート１２２上に位置するゲート間絶縁膜１２３の下面よりも低くなっており、同様に、素子分離絶縁膜１０４上に位置する制御ゲート１２４の下面は、浮遊ゲート１２２上に位置する制御ゲート１２４の下面よりも低くなっている。
【００２２】
図２には更に、基板１０１上に、セルトランジスタ２０１を覆うよう形成された層間絶縁膜１３１が示されている。層間絶縁膜１３１は、例えばシリコン酸化膜である。
【００２３】
図２には更に、ウェル領域１０２内に注入された不純物の拡散を抑制する第１及び第２の拡散抑制層１１１，１１２が示されている。
【００２４】
第１の拡散抑制層１１１は、図２に示すように、素子領域１０３を上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断するよう、素子領域１０３内に形成されている。これにより、上部素子領域１０３Ａに含まれる不純物が、第１の拡散抑制層１１１や下部素子領域１０３Ｂに拡散することや、逆に下部素子領域１０３Ｂに含まれる不純物が、第１の拡散抑制層１１１や上部素子領域１０３Ａに拡散することが抑制される。
【００２５】
図２では、素子領域１０３のＸ方向に垂直な側面が、Ｓ1で示されており、更に、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３ＢのＸ方向に垂直な側面がそれぞれ、Ｓ1A，Ｓ1B，及びＳ1Cで示されている。更には、浮遊ゲート１２２のＸ方向に垂直な側面が、Ｓ2で示され、素子分離溝Ｔの底面が、Ｓ3で示されている。更には、基板１０１の表面（素子領域１０３の上面）が、Ｓで示されている。
【００２６】
第２の拡散抑制層１１２は、図２に示すように、素子領域１０３のＸ方向に垂直な側面Ｓ1に形成されており、より詳細には、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３ＢのＸ方向に垂直な側面Ｓ1A，Ｓ1B，及びＳ1Cに形成されている。これにより、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３Ｂに含まれる不純物が、素子分離絶縁膜１０４に拡散することが抑制される。
【００２７】
第２の拡散抑制層１１２は更に、図２に示すように、素子分離溝Ｔの底面Ｓ3にも形成されている。これにより、素子分離溝Ｔの下部のウェル領域１０２に含まれる不純物が、素子分離絶縁膜１０４に拡散することが抑制される。
【００２８】
図２では、上部素子領域１０３Ａの下面及びＸ方向に垂直な側面Ｓ1Aが、第１及び第２の拡散抑制層１１１，１１２で完全に囲われている。これにより、上部素子領域１０３Ａに含まれる不純物が、上部素子領域１０３Ａの下面や側面Ｓ1Aを介して、外部に拡散することが抑制される。後述するように、本実施形態では、特に、上部素子領域１０３Ａ内の不純物の拡散を抑制することが望まれるため、上部素子領域１０３Ａの下面及び側面Ｓ1Aを、第１及び第２の拡散抑制層１１１，１１２で完全に囲うことの利点は大きい。
【００２９】
本実施形態では、第１及び第２の拡散抑制層１１１，１１２は、ＳｉＣ（シリコンカーバイド）層、より詳細には、ＳｉXＣ1-X層（ただし０＜Ｘ＜１）となっている。炭素原子Ｃは、シリコン原子Ｓｉと同じIV族原子であるが、シリコン原子Ｓｉよりも原子のサイズが小さい。よって、ＳｉＣ層は、Ｓｉ原子による格子間にＣ原子が埋まったような構造を有しており、格子間にＣ原子が存在することで、格子間にＢ原子等の不純物原子が入りにくくなっている。その結果、ウェル領域１０２内の不純物が、第１及び第２の拡散抑制層１１１，１１２の内部に拡散することや、第１及び第２の拡散抑制層１１１，１１２を介して拡散することが抑制される。
【００３０】
本実施形態では、上記のＳｉＣ層内に含まれるＣ原子の濃度は、1.0×1018［atoms/cm3］から1.0×1020［atoms/cm3］の範囲内とし、望ましくは、1.0×1019［atoms/cm3］とする。これにより、本実施形態では、ＳｉＣ層により、不純物の拡散を効果的に抑制することができる。
【００３１】
図３は、図１の不揮発性半導体記憶装置の別の断面を示す側方断面図である。図３は、図１に示すＪ−Ｊ’線に沿ったＧＣ（Gate Conductor）断面図となっている。図３には、不揮発性半導体記憶装置のＹ方向に平行な断面が示されている。
【００３２】
図３には、図２と同様、基板１０１と、ウェル領域１０２と、ウェル領域１０２（素子領域１０３）内に形成された第１の拡散抑制層１１１が示されている。
【００３３】
図３には更に、Ｙ方向に隣接し合うセルトランジスタ２０１と、これらのセルトランジスタ２０１を覆う層間絶縁膜１３１と、層間絶縁膜１３１上に形成されたビット線ＢＬ1が示されている。図３に示すように、第１の拡散抑制層１１１は、これらのセルトランジスタ２０１の下部に連続して形成されている。図３には更に、ウェル領域１０２内に、これらのセルトランジスタ２０１を挟むよう形成されたソース／ドレイン領域１４１が示されている。
【００３４】
ここで、図２に示す素子領域１０３内の不純物濃度の深さ方向のプロファイル（不純物濃度プロファイル）について説明する。図２では、この深さ方向が、Ｚ方向として示されている。
【００３５】
図４は、素子領域１０３内の不純物濃度の深さ方向のプロファイルを示したグラフである。図４において、横軸は、基板１０１の表面Ｓからの深さ（nm）を表し、縦軸は、素子領域１０３内の不純物濃度（atoms/cm3）をログスケールで表す。
【００３６】
本実施形態では、素子領域１０３内の不純物は、Ｂ（ボロン）原子である。図４では、Ｂ原子濃度の理想的なプロファイルが、曲線Ｃ1で示されている。図４では更に、素子領域１０３の内部及び側面に第１及び第２の拡散抑制層１１１，１１２を形成せず、Ｂ原子の拡散が生じた様子を内製シミュレータを用いて計算して得られたＢ原子濃度のプロファイルが、曲線Ｃ2で示されている。更には、同様のシミュレーションにより得られたＡｓ（ヒ素）原子濃度及びＰ（リン）原子濃度のプロファイルが、それぞれ曲線Ｃ3及びＣ4で示されている。なお、「深さ」とは、基板１０１（ウェル領域１０２）の表面Ｓからの深さを意味する。
【００３７】
ここで、理想的プロファイルＣ1について説明する。
【００３８】
理想的プロファイルＣ1は、図４に示すように、２つの極大点Ｐ1，Ｐ3と、これらに挟まれた位置にある極小点Ｐ2を有している。より詳細には、理想的プロファイルＣ1は、基板１０１の表面付近、例えば、深さ約１０ｎｍの地点に極大点Ｐ1を有し、極大点Ｐ1よりやや深い位置、例えば、深さ約３０ｎｍ〜６０ｎｍ（例えば５０ｎｍ）の地点に極小点Ｐ2を有し、素子分離絶縁膜１０４の底部（素子分離溝Ｔの底面Ｓ3）よりもやや浅い位置、例えば、深さ約１５０ｎｍの地点に極大点Ｐ3を有している。
【００３９】
このようなプロファイルには、次のような利点がある。
【００４０】
まず、基板１０１の表面付近の不純物濃度が濃いことには、短チャネル効果を抑制する効果や、セルトランジスタ２０１の中性閾値Vthを向上させる効果がある。
【００４１】
また、極大点Ｐ1よりやや深い位置の不純物濃度が薄いことには、メモリのブースト効率を向上させ、記録時（プログラム時）の誤書き込みを減らす効果がある。理由は、書き込み時において、非選択メモリセルのチャネル付近まで空乏層が延びるからである。その結果、非選択メモリセルには電子が注入されず、誤書き込みを起こす可能性が低くなる。なお、極小点Ｐ2の位置は、書き込み時において、非選択メモリセルのチャネル付近まで空乏層が延びる位置、と言うことができる。
【００４２】
そして、素子分離絶縁膜１０４の底部よりもやや浅い位置の不純物濃度が濃いことには、ビット線間（素子領域１０３間）でのパンチスルーを抑制する効果がある。書き込み時において、一のＮＡＮＤストリングのセルトランジスタ２０１が選択され、他のＮＡＮＤストリングのセルトランジスタ２０１が非選択の場合、これらのＮＡＮＤストリング間には大きな電位差が発生する。ここで、極大点Ｐ3が素子分離絶縁膜１０４の底部よりも深い位置にあると、他のＮＡＮＤストリングの空乏層が、素子分離絶縁膜１０４の底部を越えて、一のＮＡＮＤストリングにまで広がる可能性が高くなる。その結果、Ｘ方向に隣接するＮＡＮＤストリング間でパンチスルーが発生する可能性が高くなる。一方、素子分離絶縁膜１０４の底部よりもやや浅い位置に極大点Ｐ3があれば、他のＮＡＮＤストリングの空乏層が、素子分離絶縁膜１０４の底部を超えにくくなる。その結果、他のＮＡＮＤストリングの空乏層が、隣接する一のＮＡＮＤストリングにまで広がることを防止することができ、パンチスルーを抑制することができる。
【００４３】
よって、一般に、ＮＡＮＤ型不揮発性メモリを製造する際には、Ｂ原子のプロファイルがこのような理想的プロファイルＣ1となるよう、Ｂ原子の注入工程を行う。しかしながら、従来の製造方法によれば、このような理想的プロファイルＣ1が、その後のプロセスによる熱工程により、プロファイルＣ2のように崩れてしまう。
【００４４】
この主な原因は、極大点Ｐ1付近や極大点Ｐ3付近のＢ原子が、熱工程によって、極小点Ｐ2付近に拡散してしまうことにあると考えられる。特に、極大点Ｐ1から極小点Ｐ2までの距離は比較的短いにもかかわらず、両者のＢ原子濃度差は大きいため、極大点Ｐ1付近から極小点Ｐ2付近へは、Ｂ原子が拡散しやすいと考えられる。
【００４５】
そこで、本実施形態では、図１の不揮発性半導体記憶装置を製造する際、図４に示すように、第１の拡散抑制層１１１を、例えば、深さ５０ｎｍの地点を含む位置に形成する。本実施形態では、このような第１の拡散抑制層１１１により、素子領域１０３が、基板１０１の表面付近を含む上部素子領域１０３Ａと、素子分離絶縁膜１０４の底部よりもやや浅い位置を含む下部素子領域１０３Ｂとに分断される。
【００４６】
本実施形態では、このような第１の拡散抑制層１１１により、上部素子領域１０３Ａや下部素子領域１０３Ｂ内のＢ原子が、第１の拡散抑制層１１１内に拡散することが抑制される。更には、上部素子領域１０３Ａ内のＢ原子が、下部素子領域１０３Ｂへと拡散することや、下部素子領域１０３Ｂ内のＢ原子が、上部素子領域１０３Ａへと拡散することも抑制される。これにより、本実施形態では、理想的プロファイルＣ1が、熱工程により崩れることを抑制することが可能となる。
【００４７】
本実施形態では更に、上述のように、第２の拡散抑制層１１２を、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３Ｂの側面Ｓ1A，Ｓ1B，及びＳ1Cに形成する（図２参照）。これにより、これらの内部のＢ原子が素子分離絶縁膜１０４へと拡散することも抑制され、理想的プロファイルＣ1が熱工程により崩れることが、更に抑制される。このような効果には、素子分離溝Ｔの底面Ｓ3に形成された第２の拡散抑制層１１２も同様に寄与する。
【００４８】
また、本実施形態では、上述のように、上部素子領域１０３Ａの下面及び側面Ｓ1Aが、第１及び第２の拡散抑制層１１１，１１２で完全に囲われている（図２参照）。理想的プロファイルＣ1では、図４に示すように、極大点Ｐ1付近のＢ原子濃度が、極小点Ｐ2付近（更には極大点Ｐ3付近）のＢ原子濃度に比べて高く、また、極大点Ｐ1から極小点Ｐ2までの距離は比較的短いにもかかわらず、両者のＢ原子濃度差は大きい。よって、上部素子領域１０３Ａから第１の拡散抑制層１１１や素子分離絶縁膜１０４へは、Ｂ原子が拡散しやすいと考えられる。
【００４９】
よって、本実施形態では、上部素子領域１０３Ａの下面及び側面Ｓ1Aを、第１及び第２の拡散抑制層１１１，１１２で完全に囲い、上部素子領域１０３ＡからのＢ原子の拡散を抑制している。これにより、上部素子領域１０３ＡからのＢ原子の拡散に起因する理想的プロファイルＣ1の崩れを抑制することが可能となる。
【００５０】
ここで、図４を参照して、素子領域１０１の内部及び側面に、第１及び第２の拡散抑制層１１１，１１２を形成することの利点について、より詳細に説明する。
【００５１】
本実施形態では、図１の不揮発性半導体記憶装置を製造する際、第１の拡散抑制層１１１を、おおよそ深さ５０ｎｍの地点を含む位置に形成する。これにより、熱工程による極小点Ｐ2付近へのＢ原子濃度の拡散が抑制される。その結果、本実施形態では、メモリのブースト効率が向上し、記録時の誤書き込みが少なくなる。
【００５２】
また、本実施形態では、第１の拡散抑制層１１１により、素子領域１０３が、深さ１０ｎｍの地点を含む上部素子領域１０３Ａと、素子分離絶縁膜１０４の底部よりやや浅い地点を含む下部素子領域１０３Ｂとに分断される。
【００５３】
これにより、上部素子領域１０３Ａ内のＢ原子が、第１の拡散抑制層１１１（更には下部素子領域１０３Ｂ）に拡散することが抑制される。その結果、本実施形態では、短チャネル効果が抑制されると共に、セルトランジスタ２０１の中性閾値Vthが向上する。
【００５４】
更には、下部素子領域１０３Ｂ内のＢ原子が、第１の拡散抑制層１１１（更には上部素子領域１０３Ａ）に拡散することが抑制される。その結果、本実施形態では、書き込み時における隣接するＮＡＮＤストリング間でのパンチスルーが抑制される。
【００５５】
このように、本実施形態では、素子領域１０１の内部及び側面に、第１及び第２の拡散抑制層１１１，１１２を形成することで、素子領域１０３内の不純物濃度プロファイルが理想的プロファイルＣ1から逸脱することを抑制することが可能となる。
【００５６】
よって、本実施形態によれば、第１の拡散抑制層１１１内のＢ原子濃度が、上部素子領域１０３Ａ内のＢ原子濃度や、下部素子領域１０３Ｂ内のＢ原子濃度よりも低い不揮発性半導体記憶装置を製造することが可能となる。このような不純物濃度プロファイルによれば、上述のように、メモリのブースト効率の向上、記録時の誤書き込みの減少、短チャネル効果の抑制、セルトランジスタ２０１の中性閾値Vthの向上、ビット線間でのパンチスルーの抑制等の効果が得られる。
【００５７】
より詳細に言うと、上記の不純物濃度プロファイルでは、第１の拡散抑制層１１１付近のＢ原子濃度が、上部素子領域１０３Ａ内のゲート絶縁膜１２１付近のＢ原子濃度や、下部素子領域１０３Ｂ内の素子分離絶縁膜１０４の底部よりやや浅い位置のＢ原子濃度よりも低くなる。下部素子領域１０３内における素子分離絶膜１０４の底部と同じ高さの地点を底部地点と呼ぶ場合、下部素子領域１０３Ｂ内の素子分離絶縁膜１０４の底部よりやや浅い位置は、例えば、底部地点よりも上方における底部地点近傍の地点と表現することができる。
【００５８】
本実施形態では、第１及び第２の拡散抑制層１１１，１１２は、上述のように、ＳｉＣ層となっている。Ｃ原子は、Ｂ原子に対して拡散を抑制する効果を有するが、Ａｓ原子の拡散に対する影響は小さい。よって、第１及び第２の拡散抑制層１１１，１１２をＳｉＣ層とすることには、ソース／ドレイン領域１４１等のセル拡散層内のＡｓ原子への影響が小さいという利点がある。このことも、メモリのブースト効率を向上させる点において有利である。
【００５９】
なお、図４では、第１の拡散抑制層１１１の上面は、深さ約３０ｎｍの地点に位置しているが、これとは別の深さに位置していても構わない。同様に、図４では、第１の拡散抑制層１１１の下面は、深さ約７０ｎｍの地点に位置しているが、これとは別の深さに位置していても構わない。
【００６０】
ここで、図２を参照して、第２の拡散抑制層１１２の形成位置について、より詳細に説明する。
【００６１】
上述のように、本実施形態では、上部素子領域１０３Ａの下面及び側面Ｓ1Aを、第１及び第２の拡散抑制層１１１，１１２で完全に囲い、上部素子領域１０３ＡからのＢ原子の拡散を抑制している。
【００６２】
本実施形態では、この第２の拡散抑制層１１２は、図２に示すように、上部素子領域１０３Ａの側面Ｓ1Aだけでなく、素子領域１０３の側面Ｓ1全体を覆うよう形成することが望ましい。即ち、第２の拡散抑制層１１２は、上部素子領域１０３Ａの側面Ｓ1Aだけでなく、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３Ｂの側面Ｓ1A，Ｓ1B，及びＳ1Cに形成することが望ましい。これにより、素子領域１０３から素子分離絶縁膜１０４へのＢ原子の拡散を抑制し、セルトランジスタ２０１のパンチスルー耐圧やカットオフ特性を向上させることが可能となる。
【００６３】
また、本実施形態では、第２の拡散抑制層１１２は、図２に示すように、素子領域１０３及び浮遊ゲート１２２のＸ方向に垂直な側面Ｓ1及びＳ2のうち、素子領域１０３の側面Ｓ1のみに形成されている。その結果、ゲート間絶縁膜１２３は、浮遊ゲート１２２の側面Ｓ2に直接接するよう形成されている。その結果、セルトランジスタ２０１のカップリング比が低減されずに済むという利点が得られる。
【００６４】
以下、第１実施形態の不揮発性半導体記憶装置の製造方法について説明する。
【００６５】
図５から図８は、第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図である。図５(Ａ)から図８(Ｂ)に示す側方断面図は、いずれも図１に示すＩ−Ｉ’線に沿ったＡＡ断面図に相当する。
【００６６】
まず、基板１０１上に、犠牲層３０１を形成する（図５(Ａ)）。基板１０１はここでは、半導体基板、より詳細には、シリコン基板である。次に、基板１０１内に不純物を注入して、基板１０１内にウェル領域１０２を形成する（図５(Ａ)）。この不純物はここでは、Ｐ型不純物、より詳細には、Ｂ（ボロン）原子である。更には、基板１０１内に不純物を注入して、基板１０１内に埋め込みウェル領域１０２Ｎを形成する（図５(Ａ)）。この不純物はここでは、Ｎ型不純物、例えば、Ｐ（リン）原子である。
【００６７】
次に、ウェル領域１０２内に、不純物の拡散抑制用の原子（ここでは炭素原子Ｃ）を注入する（図５(Ｂ)）。これにより、ウェル領域１０２内に、ウェル領域１０２を上部ウェル領域１０２Ａと下部ウェル領域１０２Ｂとに分断するよう、第１の拡散抑制層１１１が形成される（図５(Ｂ)）。第１の拡散抑制層１１１は、その後の種々のアニール工程によって結晶化される。
【００６８】
なお、図５(Ａ)の工程において、Ｂ原子の注入は、Ｂ原子のプロファイルが、図４に示す理想的プロファイルＣ1となるよう行われる。また、図５(Ｂ)の工程において、Ｃ原子の注入は、基板１０１の表面から深さ約５０ｎｍの地点がＣ原子濃度のピーク（極大点）となるよう行われる。これにより、第１の拡散抑制層１１１は、基板１０１の表面から深さ５０ｎｍの地点を含む位置に形成される。
【００６９】
次に、犠牲層３０１を除去した後、ウェル領域１０２上に、ゲート絶縁膜１２１の材料となる第１絶縁膜３１１を形成する（図６(Ａ)）。次に、第１絶縁膜３１１上に、浮遊ゲート１２２の材料となる第１電極層３１２を形成する（図６(Ａ)）。第１電極層３１２はここでは、ポリシリコン層とする。次に、第１電極層３１２上に、ハードマスクの材料となるマスク層３２１を形成する（図６(Ａ)）。
【００７０】
次に、リソグラフィ及びＲＩＥ（Reactive Ion Etching）により、マスク層３２１、第１電極層３１２、第１絶縁膜３１１、及び第１の拡散抑制層１１１を貫通する素子分離溝Ｔを形成する（図６(Ｂ)）。これにより、ウェル領域１０２内に、Ｙ方向に延び、Ｘ方向に互いに隣接するよう区画された複数の素子領域１０３が形成される（図６(Ｂ)）。
【００７１】
素子分離溝Ｔは、その底面Ｓ3を、下部ウェル領域１０２Ｂの上面と下面との間に有するよう形成される。その結果、図６(Ｂ)に示すように、素子分離溝Ｔの形成後に残った上部ウェル領域１０２Ａが、上部素子領域１０３Ａとなり、素子分離溝Ｔの形成後に残った下部ウェル領域１０２Ｂの上方部分が、下部素子領域１０３Ｂとなる。
【００７２】
図６(Ｂ)には、素子分離溝Ｔ内に露出した、素子領域１０３のＸ方向に垂直な側面Ｓ1と、第１電極層３１２のＸ方向に垂直な側面Ｓ2が示されている。更には、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３ＢのＸ方向に垂直な側面Ｓ1A，Ｓ1B，及びＳ1Cが示されている。
【００７３】
次に、上部素子領域１０３Ａの側面Ｓ1Aに第２の拡散抑制層１１２を形成するための処理を行う。本実施形態では、第２の拡散抑制層１１２を、ＳＥＧ（選択成長）により形成する。その結果、第２の拡散抑制層１１２が、素子領域１０３の側面Ｓ1と素子分離溝Ｔの底面Ｓ3の全体を覆うよう形成される（図７(Ａ)）。
【００７４】
また、本実施形態では、第２の拡散抑制層１１２をＳＥＧで形成するため、第２の拡散抑制層１１２が、素子領域１０３の側面Ｓ1と第１電極層３１２の側面Ｓ2のうち、素子領域１０３の側面Ｓ1のみに選択的に形成される（図７(Ａ)）。このことには、後述するように、ゲート間絶縁膜１２３が浮遊ゲート１２２の側面Ｓ2に接するよう形成され、セルトランジスタ２０１のカップリング比が低減されずに済むという利点がある。
【００７５】
本実施形態では、第２の拡散抑制層１１２の厚さは、素子分離溝Ｔが完全に埋まらない厚さとする。素子分離絶縁膜１０４を素子分離溝Ｔに埋め込まないと、素子領域１０３の素子分離ができないからである。また、本実施形態では、第２の拡散抑制層１１２は、ＳｉＣ層とする。本実施形態では、こうして形成された第１及び第２の拡散抑制層１１１，１１２により、その後行われる種々の熱工程によるＢ原子の拡散を抑制することが可能となる。
【００７６】
次に、第２の拡散抑制層１１２の形成後に、素子分離溝Ｔ内に、素子領域１０３同士を分離する素子分離絶縁膜１０４を埋め込む（図７(Ｂ)）。素子分離絶縁膜１０４は、基板１０１の全面に素子分離絶縁膜１０４の材料を堆積し、この材料を、マスク層３２１をストッパとして、ＣＭＰ（化学機械研磨）により平坦化することで形成される。なお、マスク層３２１は、このＣＭＰに続いて行われるＲＩＥにより除去される（図７(Ｂ)）。
【００７７】
次に、素子分離絶縁膜１０４のエッチング加工を行い、素子分離絶縁膜１０４の上面σ1を、第１電極層３１２の上面σ2よりも低くする（図８(Ａ)）。これにより、第１電極層３１２のＸ方向に垂直な側面の一部が露出する。図８(Ａ)では、第１電極層３１２のこの露出した側面が、σ3で示されている。
【００７８】
次に、第１電極層３１２及び素子分離絶縁膜１０４上に、ゲート間絶縁膜１２３の材料となる第２絶縁膜３１３を形成する（図８(Ｂ)）。次に、第２絶縁膜３１３上に、制御ゲート１２４の材料となる第２電極層３１４を形成する（図８(Ｂ)）。第２電極層３１４はここでは、ポリシリコン層とする。
【００７９】
本実施形態では、図８(Ａ)に示すエッチング工程により、素子分離絶縁膜１０４の上面σ1が、第１電極層３１２の上面σ2よりも低くなっている。
【００８０】
その結果、素子分離絶縁膜１０４上に位置する第２絶縁膜３１３の下面は、第１電極層３１２上に位置する第２絶縁膜３１３の下面よりも低くなり、第２絶縁膜３１３は、第１電極層３１２の上面σ2及び露出側面σ3に接するよう形成される。また、素子分離絶縁膜１０４上に位置する第２電極層３１４の下面は、第１電極層３１２上に位置する第２電極層３１４の下面よりも低くなる。
【００８１】
このように、本実施形態では、第２絶縁膜３１３が、第１電極層３１２の露出側面σ3に直接接するよう形成されるため、第１電極層３１２と第２電極層３１４との間の距離が短くなる。これにより、本実施形態では、セルトランジスタ２０１（図２）のカップリング比が向上される。
【００８２】
本実施形態では更に、第１絶縁膜３１１、第１電極層３１２、第２絶縁膜３１３、及び第２電極層３１４のゲート加工、ソース／ドレイン領域１４１（図３）の形成、種々の層間絶縁膜、コンタクトプラグ、及び配線層の形成等が行われる。これにより、本実施形態の不揮発性半導体記憶装置が製造される。
【００８３】
図９は、第１実施形態の不揮発性半導体記憶装置の製造方法の変形例を説明するための側方断面図である。図９(Ａ)及び図９(Ｂ)に示す側方断面図は、いずれもＡＡ断面図に相当する。
【００８４】
まず、結晶成長により、半導体基板４０１上に、第１の拡散抑制層１１１を形成する（図９(Ａ)）。半導体基板４０１はここでは、シリコン基板であり、第１の拡散抑制層１１１はここでは、ＳｉＣ層である。半導体基板４０１は、本発明の第１の半導体層の例である。
【００８５】
次に、第１の拡散抑制層１１１上に、半導体層４０２を形成する（図９(Ａ)）。半導体層４０２はここでは、シリコン層である。半導体層４０２は、本発明の第２の半導体層の例である。
【００８６】
このようにして、半導体基板４０１、第１の拡散抑制層１１１、及び半導体層４０２が積層された基板が形成される。この基板が、図２に示す基板１０１に相当する。
【００８７】
次に、基板１０１上に、犠牲層３０１を形成する（図９(Ｂ)）。次に、基板１０１内に不純物を注入して、基板１０１内にウェル領域１０２を形成する（図９(Ｂ)）。ウェル領域１０２は、ウェル領域１０２の底面が、第１の拡散抑制層１１１の下面よりも低くなるよう形成される。これにより、第１の拡散抑制層１１１の上部に位置する上部ウェル領域１０２Ａと、第１の拡散抑制層１１１の下部に位置する下部ウェル領域１０２Ｂと、を含むウェル領域１０２が形成される（図９(Ｂ)）。不純物はここでは、Ｐ型不純物、より詳細には、Ｂ（ボロン）原子である。また、埋め込みウェル領域１０２Ｎも形成されるが、第１実施形態の不揮発性半導体記憶装置の製造方法（図５〜図８）と同様であるため省略する。
【００８８】
なお、図９(Ａ)の工程において、第１の拡散抑制層１１１及び半導体層４０２は、第１の拡散抑制層１１１が、基板１０１の表面から深さ約５０ｎｍの地点を含むこととなるよう形成される。また、図９(Ｂ)の工程において、Ｂ原子の注入は、Ｂ原子のプロファイルが、図４に示す理想的プロファイルＣ1となるよう行われる。これにより、理想的プロファイルＣ1の極小点Ｐ2が、第１の拡散抑制層１１１内に形成される。
【００８９】
以降、本変形例では、図６(Ａ)から図８(Ｂ)に示す工程が行われる。これにより、本実施形態の不揮発性半導体記憶装置が製造される。このように、第１の拡散抑制層１１１は、Ｃ原子の注入だけでなく、結晶成長によるＳｉＣ層の形成によっても形成することが可能である。
【００９０】
以上のように、本実施形態では、素子領域１０３内に、不純物の拡散を抑制する第１の拡散抑制層１１１を形成し、素子領域１０３を、上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断する。更に、上部素子領域１０３ＡのＸ方向に垂直な側面Ｓ1Aに、第２の拡散抑制層１１２を形成する。
【００９１】
これにより、本実施形態では、上部素子領域１０３Ａ内の不純物が、第１の拡散抑制層１１１（更には下部素子領域１０３Ｂ）に拡散することや、素子分離絶縁膜１０４に拡散することを抑制することが可能となる。更には、下部素子領域１０３Ｂ内の不純物が、第１の拡散抑制層１１１や上部素子領域１０３Ａに拡散することを抑制することが可能となる。更には、第１及び第２の拡散抑制層１１１、１１２の形成後の種々の熱工程による不純物のアウトディフュージョンによるドースロスを低減することが可能となる。
【００９２】
また、本実施形態では、第２の拡散抑制層１１２を、上部素子領域１０３Ａの側面Ｓ1Aだけでなく、上部素子領域１０３Ａ、第１の拡散抑制層１１１、及び下部素子領域１０３Ｂの側面Ｓ1A，Ｓ1B，及びＳ1Cに形成する。これにより、素子領域１０３から素子分離絶縁膜１０４への不純物の拡散を抑制し、不揮発性半導体記憶装置のパンチスルー耐圧を向上させることが可能となる。
【００９３】
また、本実施形態では、第２の拡散抑制層１１２を、素子領域１０３及び浮遊ゲート１２２のＸ方向に垂直な側面Ｓ1及びＳ2のうち、素子領域１０３の側面Ｓ1のみに形成する。これにより、ゲート間絶縁膜１２３を、浮遊ゲート１２２の側面Ｓ2に接するよう形成することが可能となり、セルトランジスタ２０１のカップリング比が、側面Ｓ2上に第２の拡散抑制層１１２が存在する場合のように低減されずに済む。
【００９４】
また、本実施形態では、第２の拡散抑制層１１２を、ＳＥＧにより形成する。これにより、第２の拡散抑制層１１２を、素子領域１０３及び浮遊ゲート１２２の側面Ｓ1及びＳ2のうち、素子領域１０３の側面Ｓ1のみに選択的に形成することが可能となる。
【００９５】
本実施形態では、このような第１及び第２の拡散抑制層１１１，１１２により、素子領域１０３内の不純物濃度プロファイルが理想的プロファイルから逸脱することを抑制することが可能となる。
【００９６】
よって、本実施形態によれば、第１の拡散抑制層１１１内の不純物濃度が、上部素子領域１０３Ａ内の不純物濃度や、下部素子領域１０３Ｂ内の不純物濃度よりも低い不揮発性半導体記憶装置を製造することが可能となる。このような不純物濃度プロファイルによれば、不揮発性半導体記憶装置のブースト効率の向上、記録時の誤書き込みの減少、短チャネル効果の抑制、セルトランジスタ２０１の中性閾値Vthの向上、書き込み時における隣接するＮＡＮＤストリング間でのパンチスルーの抑制等の効果を得ることが可能となる。
【００９７】
以下、本発明の第２から第５実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。なお、図１に示す構成は、第１実施形態と第２から第５実施形態で共通であるとする。
【００９８】
（第２実施形態）
図１０は、第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図１０は、図１に示すＩ−Ｉ’線に沿ったＡＡ断面図となっている。
【００９９】
第１実施形態では、図２に示すように、第２の拡散抑制層１１２が、素子領域１０３及び浮遊ゲート１２２のＸ方向に垂直な側面Ｓ1及びＳ2のうち、素子領域１０３の側面Ｓ1のみに形成されている。その結果、ゲート間絶縁膜１２３が、浮遊ゲート１２２の側面Ｓ2に接するよう形成されている。
【０１００】
一方、第２実施形態では、図１０に示すように、第２の拡散抑制層１１２が、素子領域１０３及び浮遊ゲート１２２のＸ方向に垂直な側面Ｓ1及びＳ2に連続して形成されている。その結果、ゲート間絶縁膜１２３が、浮遊ゲート１２２の側面Ｓ2に、第２の拡散抑制層１１２を介して形成されている。このような構成には、素子分離絶縁膜１０４やゲート間絶縁膜１２３を形成する際に、浮遊ゲート１１２の下面と側面Ｓ2との間のエッジＥに、バーズビークが入ることを防止できるという利点がある。
【０１０１】
以下、第２実施形態の不揮発性半導体記憶装置の製造方法について説明する。
【０１０２】
図１１及び図１２は、第２実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図である。図１１(Ａ)から図１２(Ｂ)に示す側方断面図は、いずれも図１に示すＩ−Ｉ’線に沿ったＡＡ断面図に相当する。
【０１０３】
本実施形態では、まず、図５(Ａ)から図６(Ｂ)に示す工程が行われる。この際、図５(Ａ)及び(Ｂ)の工程は、図９(Ａ)及び(Ｂ)の工程と差し替えても構わない。
【０１０４】
次に、上部素子領域１０３Ａの側面Ｓ1Aに第２の拡散抑制層１１２を形成するための処理を行う。本実施形態では、第２の拡散抑制層１１２を、ＳＥＧ以外の方法、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成する。その結果、第２の拡散抑制層１１２が、基板１０１の全面に形成される（図１１(Ａ)）。これにより、第２の拡散抑制層１１２は、図１１(Ａ)に示すように、素子領域１０３及び浮遊ゲート１２２の側面Ｓ1及びＳ2に連続して形成される。本実施形態では、こうして形成された第１及び第２の拡散抑制層１１１，１１２により、その後行われる種々の熱工程によるＢ原子の拡散を抑制することが可能となる。
【０１０５】
次に、第２の拡散抑制層１１２の形成後に、素子分離溝Ｔ内に、素子領域１０３同士を分離する素子分離絶縁膜１０４を埋め込む（図１１(Ｂ)）。素子分離絶縁膜１０４は、基板１０１の全面に素子分離絶縁膜１０４の材料を堆積し、この材料を、マスク層３２１をストッパとして、ＣＭＰにより平坦化することで形成される。このＣＭＰにより、マスク層３２１上の第２の拡散抑制層１１２が除去される。なお、マスク層３２１は、このＣＭＰに続いて行われるＲＩＥにより除去される（図１１(Ｂ)）。
【０１０６】
ここで、素子分離絶縁膜１０４を熱酸化により形成する場合には、酸化剤が浮遊ゲート１２２とゲート絶縁膜１２１との界面に進入し、エッジＥにバーズビークが入る。素子分離絶縁膜１０４を熱酸化で形成する場合の例としては、素子分離絶縁膜１０４に高温酸化膜（ＨＴＯ膜）を使用する場合等が挙げられる。一方、図１１(Ｂ)では、素子分離絶縁膜１０４の材料を堆積する際、浮遊ゲート１１２の下面と側面Ｓ2との間のエッジＥは、第２の拡散抑制層１１２で覆われている。その結果、浮遊ゲート１１２の下面と側面Ｓ2との間のエッジＥに酸化剤が侵入することを防止することができる。これにより、エッジＥにバーズビークが入ることが防止される。
【０１０７】
次に、素子分離絶縁膜１０４のエッチング加工を行い、素子分離絶縁膜１０４の上面σ1を、第１電極層３１２の上面σ2よりも低くする（図１２(Ａ)）。これにより、第２の拡散抑制層１１２のＸ方向に垂直な側面の一部が露出する。図１２(Ａ)では、第２の拡散抑制層１１２のこの露出した側面が、σ4で示されている。
【０１０８】
なお、図１２(Ａ)のエッチング加工は、素子分離絶縁膜１０４の上面σ1の高さが、第１電極層３１２の上面と下面の間の高さとなるよう行われる。また、このとき、第１電極層３１２のＸ方向に垂直な側面の一部に露出した第２の拡散抑制層１１２をエッチングすることにより、図１３(Ｂ)で第１電極層３１２の側面Ｓ2に第２絶縁膜３１３を直接接するようにすることができる。その結果、ゲート間絶縁膜１２３は、浮遊ゲート１２２の側面Ｓ2に直接接するよう形成され、セルトランジスタ２０１のカップリング比が低減されないこととなる。
【０１０９】
次に、第１電極層３１２及び素子分離絶縁膜１０４上に、ゲート間絶縁膜１２３の材料となる第２絶縁膜３１３を形成する（図１２(Ｂ)）。次に、第２絶縁膜３１３上に、制御ゲート１２４の材料となる第２電極層３１４を形成する（図１２(Ｂ)）。
【０１１０】
本実施形態では、図１２(Ａ)に示すエッチング工程により、素子分離絶縁膜１０４の上面σ1が、第１電極層３１２の上面σ2よりも低くなっている。
【０１１１】
その結果、素子分離絶縁膜１０４上に位置する第２絶縁膜３１３の下面は、第１電極層３１２上に位置する第２絶縁膜３１３の下面よりも低くなり、第２絶縁膜３１３は、第１電極層３１２の上面σ2及び第２の拡散抑制層１１２の露出側面σ4に接するよう形成される。また、素子分離絶縁膜１０４上に位置する第２電極層３１４の下面は、第１電極層３１２上に位置する第２電極層３１４の下面よりも低くなる。
【０１１２】
なお、第２絶縁膜３１３を形成する際、浮遊ゲート１１２の下面と側面Ｓ2との間のエッジＥは、第２の拡散抑制層１１２で覆われている。これにより、エッジＥにバーズビークが入ることが防止される。
【０１１３】
本実施形態では更に、第１絶縁膜３１１、第１電極層３１２、第２絶縁膜３１３、及び第２電極層３１４のゲート加工、ソース／ドレイン領域１４１（図３）の形成、種々の層間絶縁膜、コンタクトプラグ、及び配線層の形成等が行われる。これにより、本実施形態の不揮発性半導体記憶装置が製造される。
【０１１４】
以上のように、本実施形態では、素子領域１０３内に、不純物の拡散を抑制する第１の拡散抑制層１１１を形成し、素子領域１０３を、上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断する。更に、上部素子領域１０３ＡのＸ方向に垂直な側面Ｓ1Aに、第２の拡散抑制層１１２を形成する。
【０１１５】
これにより、本実施形態では、第１実施形態と同様、上部素子領域１０３Ａ内の不純物が、第１の拡散抑制層１１１（更には下部素子領域１０３Ｂ）に拡散することや、素子分離絶縁膜１０４に拡散することを抑制することが可能となる。更には、下部素子領域１０３Ｂ内の不純物が、第１の拡散抑制層１１１や上部素子領域１０３Ａに拡散することを抑制することが可能となる。更には、第１及び第２の拡散抑制層１１１、１１２の形成後の種々の熱工程による不純物のアウトディフュージョンによるドースロスを低減することが可能となる。
【０１１６】
また、本実施形態では、第２の拡散抑制層１１２を、素子領域１０３及び浮遊ゲート１２２のＸ方向に垂直な側面Ｓ1及びＳ2に連続して形成する。これにより、素子分離絶縁膜１０４やゲート間絶縁膜１２３を形成する際に、浮遊ゲート１１２の下面と側面Ｓ2との間のエッジＥに、バーズビークが入ることを防止することが可能となる。
【０１１７】
（第３から第５実施形態）
図１３は、第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図１３は、図１に示すＩ−Ｉ’線に沿ったＡＡ断面図となっている。
【０１１８】
第１及び第２実施形態では、第１及び第２の拡散抑制層１１１，１１２により不純物の拡散を抑制する構成を示した。これに対し、図１３（第３実施形態）には、第１及び第２の拡散抑制層１１１，１１２のうち、第１の拡散抑制層１１１のみが設けられた構成が示されている。このような構成は、例えば、素子領域１０３から素子分離絶縁膜１０４への不純物の拡散が、あまり問題とならない場合に有効である。
【０１１９】
このような場合の例としては、素子分離絶膜１０４にもＢ（ボロン）が打ち込まれている場合が挙げられる。具体的には、素子分離絶縁膜１０４中のボロンの不純物濃度が、上部素子領域１０３Ａ中のボロンの不純物濃度よりも高い場合である。理由は、この場合には、上部素子領域１０３Ａ中のボロンの不純物濃度よりも素子分離絶縁膜１０４中のボロンの不純物濃度が高いため、上部素子領域１０３Ａ中のボロンが、素子分離絶縁膜１０４へ拡散することはないからである。
【０１２０】
図１４及び図１５はそれぞれ、第４及び第５実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図１４及び図１５は、図１に示すＩ−Ｉ’線に沿ったＡＡ断面図となっている。
【０１２１】
図１４及び図１５には、図１３とは逆で、第１及び第２の拡散抑制層１１１，１１２のうち、第２の拡散抑制層１１２のみが設けられた構成が示されている。図１４には、図２の構成から第１の拡散抑制層１１１を除去した構成が示され、図１５には、図１０の構成から第１の拡散抑制層１１１を除去した構成が示されている。これらの構成は、例えば、素子領域１０３から素子分離絶縁膜１０４への不純物の拡散を抑制し、メモリのパンチスルー耐圧を向上させることが望まれる場合に有効である。
【０１２２】
以上のように、第３から第５実施形態では、素子領域１０３の内部に第１の拡散抑制層１１１を形成する、又は素子領域１０３のＸ方向に垂直な側面Ｓ1に第２の拡散抑制層１１２を形成することで、素子領域１０３内の不純物の拡散を抑制することが可能となる。
【０１２３】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１２４】
１０１  基板
１０２  ウェル領域
１０２Ａ  上部ウェル領域
１０２Ｂ  下部ウェル領域
１０２Ｎ  埋め込みウェル領域
１０３  素子領域
１０３Ａ  上部素子領域
１０３Ｂ  下部素子領域
１０４  素子分離絶縁膜
１１１  第１の拡散抑制層
１１２  第２の拡散抑制層
１２１  ゲート絶縁膜
１２２  浮遊ゲート
１２３  ゲート間絶縁膜
１２４  制御ゲート
１３１  層間絶縁膜
１４１  ソース／ドレイン領域
２０１  セルトランジスタ
２０２  選択トランジスタ
３０１  犠牲層
３１１  第１絶縁膜
３１２  第１電極層
３１３  第２絶縁膜
３１４  第２電極層
３２１  マスク層
４０１  半導体基板
４０２  半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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