(57)【要約】【課題】比誘電率が高く、リーク耐圧に優れた容量絶縁膜を用いたキャパシタを提供する。【解決手段】下部電極１と、下部電極１上の容量絶縁膜２と、容量絶縁膜２上の上部電極３とを備えるキャパシタにおいて、容量絶縁膜２として、ＴｉＯ２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜を使用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
下部電極と、該下部電極上の容量絶縁膜と、該容量絶縁膜上の上部電極とを備えるキャパシタにおいて、
前記容量絶縁膜が、ＴｉＯ２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜であるキャパシタ。
【請求項２】
前記容量絶縁膜が、ＴｉＯ２膜にＺｒをＺｒ／（Ｚｒ＋Ｔｉ）で表される原子数比で１０〜４０％含む請求項１に記載のキャパシタ。
【請求項３】
前記容量絶縁膜が、ＴｉＯ２膜にＡｌをＡｌ／（Ａｌ＋Ｔｉ）で表される原子数比で１０〜４０％含む請求項１に記載のキャパシタ。
【請求項４】
前記下部電極及び上部電極が、Ｒｕ、Ｐｔ、Ｉｒ、Ｔｉ、Ｗ及びＴａのいずれかを含有する金属膜から選択される請求項１乃至３のいずれかに記載のキャパシタ。
【請求項５】
下部電極上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極を形成するキャパシタの製造方法において、
前記容量絶縁膜を、ＴｉＯ２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜となるように形成するキャパシタの製造方法。
【請求項６】
前記容量絶縁膜は、Ｔｉと酸素を含む第１のターゲットと、Ｚｒ又はＡｌと酸素を含む第２のターゲットを用い、各ターゲットに供給されるＲＦパワーを制御して、同時に下部電極上にスパッタ成膜する請求項５に記載のキャパシタの製造方法。
【請求項７】
前記容量絶縁膜の形成は、
原子層堆積法によって、
Ｔｉを含む第１の原料と、Ｚｒ又はＡｌを含む第２の原料の成膜空間への導入量を制御して、下部電極上にＺｒ又はＡｌと、Ｔｉとを含有する堆積物を被着する工程と、
酸化ガスを前記成膜空間に導入して前記堆積物を酸化する工程を含む請求項５に記載のキャパシタの製造方法。
【請求項８】
前記第１の原料と前記第２の原料を共に液体状態で用意し、噴霧ノズルによって霧化すると共に所定の割合で混合した後に、気化室を経てＺｒ又はＡｌと、Ｔｉとを含有するソースガスを生成し、前記成膜空間に供給する請求項７に記載のキャパシタの製造方法。
【請求項９】
前記第１の原料からＴｉを含む第１のソースガスを生成し、
前記第２の原料からＺｒ又はＡｌを含む第２のソースガスを生成し、
前記第１のソースガスと前記第２のソースガスを所定の割合で混合した後に、前記成膜空間に供給する請求項７に記載のキャパシタの製造方法。
【請求項１０】
前記下部電極上に前記容量絶縁膜を堆積した後に、４００〜７００℃の酸素を含む雰囲気中でアニールする工程を有する請求項５乃至９のいずれかに記載のキャパシタの製造方法。
【請求項１１】
前記容量絶縁膜が、ＴｉＯ２膜にＺｒをＺｒ／（Ｚｒ＋Ｔｉ）で表される原子数比で１０〜４０％含むように形成する請求項５乃至１０のいずれかに記載のキャパシタの製造方法。
【請求項１２】
前記容量絶縁膜が、ＴｉＯ２膜にＡｌをＡｌ／（Ａｌ＋Ｔｉ）で表される原子数比で１０〜４０％含むように形成する請求項５乃至１１のいずれかに記載のキャパシタの製造方法。
【請求項１３】
半導体基板上に、スイッチング素子と該スイッチング素子に電気的に接続されたキャパシタとを備える半導体装置であって、
前記キャパシタは、下部電極と、該下部電極上の容量絶縁膜と、該容量絶縁膜上の上部電極とを備え、
前記容量絶縁膜が、ＴｉＯ２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜である半導体装置。
【請求項１４】
前記容量絶縁膜が、ＴｉＯ２膜にＺｒをＺｒ／（Ｚｒ＋Ｔｉ）で表される原子数比で１０〜４０％含む請求項１３に記載の半導体装置。
【請求項１５】
前記容量絶縁膜が、ＴｉＯ２膜にＡｌをＡｌ／（Ａｌ＋Ｔｉ）で表される原子数比で１０〜４０％含む請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、キャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置に関し、特に、ＤＲＡＭ等のキャパシタに用いられる容量絶縁膜とその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子等の半導体装置の微細化に伴い、静電容量の大きいキャパシタを形成するための高誘電体膜として、ＴｉＯ２の適用が検討されている。ＤＲＡＭのメモリセルに用いるキャパシタについては、静電容量の大きさに加えて、リーク電流が少ないことも要求される。ＴｉＯ２膜は、約８０程度の大きな比誘電率を有する絶縁膜であるが、バンドギャップ幅が狭いために、リーク電流が大きいという問題があった。そのため、純粋なＴｉＯ２膜を容量絶縁膜としてそのまま用いたキャパシタでは、ＤＲＡＭのメモリセルに適用することができなかった。
【０００３】
これを解決するため、ＴｉＯ２膜にバンドギャップ幅の広い他の材料を組み合わせることが提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０１３０８６号公報
【特許文献２】特開２００９−０２７０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、ＴｉＯ２膜とＺｒＯ２膜を交互にナノ積層して形成する方法が提案されている。しかしながら、この方法では、リーク電流の低減効果が十分ではないという問題があった（詳細は、実施例３の説明内で比較検討する）。
【課題を解決するための手段】
【０００６】
本発明者は、先に、ＴｉＯ２膜中に他の元素、特にランタノイド系元素を添加することで、リーク電流を低減できる効果を見出している（特許文献２）。本発明者は、特許文献２で開示していない元素の添加についての検討を引き続き行い、本発明に到達した。
【０００７】
すなわち、本発明の一実施形態によれば、
下部電極と、該下部電極上の容量絶縁膜と、該容量絶縁膜上の上部電極とを備えるキャパシタにおいて、
前記容量絶縁膜が、ＴｉＯ２膜にＺｒ又はＡｌが４０％以下の濃度で均等に分布して添加された膜であるキャパシタが提供される。
【０００８】
また、本発明の一実施形態によれば、
下部電極上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極を形成するキャパシタの製造方法において、
前記容量絶縁膜を、ＴｉＯ２膜にＺｒ又はＡｌが４０％以下の濃度で均等に分布して添加された膜となるように形成するキャパシタの製造方法が提供される。
【０００９】
さらに、本発明の一実施形態によれば、
半導体基板上に、スイッチング素子と該スイッチング素子に電気的に接続されたキャパシタとを備える半導体装置であって、
前記キャパシタは、下部電極と、該下部電極上の容量絶縁膜と、該容量絶縁膜上の上部電極とを備え、
前記容量絶縁膜が、ＴｉＯ２膜にＺｒ又はＡｌが４０％以下の濃度で均等に分布して添加された膜である半導体装置が提供される。
【発明の効果】
【００１０】
リーク電流が小さく、静電容量が大きいキャパシタを容易に形成できる。ＤＲＡＭ素子のメモリセルに本発明のキャパシタを用いることにより、微細化によってメモリセルサイズを縮小した場合にも、リフレッシュ特性（データ保持特性）に優れたＤＲＡＭ素子を容易に形成できる。
【図面の簡単な説明】
【００１１】
【図１】キャパシタの積層構造を示す断面図である。
【図２】試験体の積層構造を示す断面図である。
【図３】Ｚｒの添加量と、ＴｉＯ２膜の比誘電率とリーク耐圧の関係を示すグラフである。
【図４】Ａｌの添加量と、ＴｉＯ２膜の比誘電率とリーク耐圧の関係を示すグラフである。
【図５】本発明の実施例で使用されるＡＬＤ法による成膜装置の概要を示す図である。
【図６】図５の装置を用いる本実施例の製造工程を示すフローチャートである。
【図７】従来例になるＡＬＤ法の製造工程を示すフローチャートである。
【図８】本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。
【図９】本発明の半導体装置の一実施形態における断面構造の一部を説明するための図であって、ビット配線層に平行な方向の断面図である。
【図１０】本発明の一実施形態になるキャパシタの製造方法を説明する工程断面図である。
【図１１】本発明の一実施形態になるキャパシタの製造方法を説明する工程断面図である。
【図１２】本発明の一実施形態になるキャパシタの製造方法を説明する工程断面図である。
【発明を実施するための形態】
【００１２】
本発明を用いて形成したキャパシタの縦断面図を、図１に模式的に示す。
本発明のキャパシタは、下部電極１および上部電極３の間に、容量絶縁膜２を挟んだ構造を有する。下部電極１及び上部電極３は金属膜によって形成され、Ｒｕ、Ｐｔ、Ｉｒ、Ｔｉ、Ｗ、Ｔａ等の金属膜やその窒化物（ＴｉＮ、ＷＮ、ＴａＮなど）を用いることができる。複数の金属材料を含有した膜や、複数の材料の積層構造膜で電極を形成してもよい。
【００１３】
容量絶縁膜２は、ＴｉＯ２にＺｒまたはＡｌのいずれかの元素が、ＴｉＯ２膜中での分布が均等になるように４０％以下の濃度で添加混合された絶縁膜である。
【００１４】
〔実施例１〕
本発明者は、キャパシタの特性を調べるため、図２に示す積層構造からなる複数の試験体を作成し、評価を行なった。
【００１５】
図２において、１０はＳｉからなる半導体基板、１１はＳｉＯ２からなる絶縁膜、１は下部電極、２は容量絶縁膜、３は上部電極を示している。
【００１６】
図２に示す積層構造を得るために、まず、上面に、相互拡散防止用の絶縁膜１１が形成された半導体基板１０を用意した。次に、絶縁膜１１上に、スパッタリング法により膜厚１００ｎｍのＰｔ膜を形成することにより、下部電極１を形成した。
【００１７】
次に、比較実験のため、ＺｒおよびＡｌのいずれも含有しないＴｉＯ２膜のみからなる容量絶縁膜を以下のようにして形成した。
【００１８】
スパッタリング法により、下部電極１上にＴｉＯ２のみからなる容量絶縁膜２を次のようにして形成した。まず、スパッタリング装置のチャンバー内に、ＴｉＯ２ターゲットを配置して、下部電極１まで形成された半導体基板１０の温度を３００℃とし、ＡｒとＯ２ガスとを同時に流した状態でチャンバー圧力を０．５Ｐａに保持した。ターゲットと対向する位置に配置された半導体基板１０を自転させながら、ＴｉＯ２ターゲットに１５０ＷのＲＦ（高周波）パワーを配給して放電させることで、ＴｉＯ２膜を下部電極１上に堆積し、容量絶縁膜２を得た。
【００１９】
次いで、容量絶縁膜２まで形成された半導体基板１０上に、スパッタリング法により膜厚３０ｎｍのＰｔ膜を形成することにより、上部電極３を形成した。
【００２０】
続いて、ポストアニールとして、６００℃のＯ２雰囲気中で、３分間の熱処理を行なった。このようにして、Ｚｒの添加量が０％のＴｉＯ２膜からなる容量絶縁膜２を有する積層構造を得た。
【００２１】
次に、以下に示すようにして、Ｚｒの添加量（Ｚｒ/（Ｚｒ＋Ｔｉ））を１００％までの範囲で個々に設定した容量絶縁膜２を有する積層構造を形成した。
【００２２】
まず、Ｚｒの添加量が０％のＴｉＯ２膜からなる容量絶縁膜２を有する積層構造と同様にして、下部電極１まで形成されたＳｉ基板１０を用意した。
【００２３】
容量絶縁膜２の形成は、まず、スパッタリング装置のチャンバー内に、ＴｉＯ２ターゲットと、ＺｒＯ２ターゲットの２つを配置して、下部電極１まで形成された半導体基板１０の温度を３００℃とし、ＡｒとＯ２ガスとを同時に流してチャンバー圧力を０．５Ｐａに保持した。この状態で半導体基板１０を自転させながら、ＴｉＯ２ターゲットおよびＺｒＯ２ターゲットにそれぞれＲＦ（高周波）パワーを配給して放電させることによって、Ｚｒを含有したＴｉＯ２膜の堆積を行なった。各ターゲットに配給するＲＦパワーの値を独立して制御することにより、ＴｉＯ２膜中に含有されるＺｒ元素の濃度を調節することができる。また、この方法で形成したＴｉＯ２膜中には、Ｚｒがほぼ均等に分布している。
【００２４】
次いで、容量絶縁膜２まで形成された半導体基板１０上に、上部電極３を形成し、同様のポストアニールを行なった。
【００２５】
個々の試験体の容量絶縁膜２の膜厚を約４０ｎｍとなるようにし、含有するＺｒの濃度を変えて形成した複数のキャパシタについて、電気特性を測定した結果を図３に示す。横軸にＴｉＯ２膜中に含有されるＺｒ濃度、左縦軸に比誘電率、右縦軸にリーク耐圧の測定結果を示す。
【００２６】
Ｚｒ濃度は（Ｚｒ/（Ｚｒ＋Ｔｉ））に対応した値であり、ラザフォード後方散乱顕微鏡（ＲＢＳ）法を用いて測定することができる。Ｚｒ濃度１００％の絶縁膜は、ＺｒＯ２に相当する。Ｚｒ濃度０％の絶縁膜は、ＴｉＯ２に相当する。
【００２７】
リーク耐圧は、電極間に流れるリーク電流密度が１×１０-８Ａ／ｃｍ２となったときに電極間に印加されていた電界の値で定義した。
【００２８】
図３より、リーク耐圧はＺｒの添加量が０％の状態で最小値を有し、概略４０〜６０％の濃度範囲でピーク値をもつことが分かる。
【００２９】
一方、比誘電率はＺｒの添加量が０％の状態で最大値を有し、Ｚｒを添加することによって低下することが分かる。比誘電率は、Ｚｒ濃度が３０％の場合に、約４５程度となっている。これは現在、容量絶縁膜として一般に用いられているＺｒＯ２の比誘電率（約２５）と比較して十分に大きな値である。
【００３０】
設計ルール４０ｎｍ世代以降のＤＲＡＭのメモリセルに搭載するキャパシタとしては、現状で使用されているＺｒＯ２よりも誘電率の大きいことが必要となる。さらに具体的には、比誘電率が３０よりも大きいことが必要である。比誘電率の条件を満たし、何も添加していないＴｉＯ２膜に対してリーク耐圧の向上も得られる条件としては、ＴｉＯ２膜中のＺｒ濃度が約１０〜４０％、好ましくは２０〜３０％となるように設定すればよい。
【００３１】
また、ポストアニールの温度は６００℃には限定されないが、４００〜７００℃の範囲の酸素雰囲気中でアニールすることが好ましい。
【００３２】
〔実施例２〕
Ｚｒを添加する代わりに、ＴｉＯ２膜にＡｌを添加した容量絶縁膜を用いて形成したキャパシタについて評価を行った。
【００３３】
実施例１と同様にして、ＴｉＯ２膜中のＡｌ濃度を変えて複数のキャパシタを形成した。
【００３４】
Ａｌを添加するために、スパッタリング法においてＡｌ２Ｏ３ターゲットとＴｉＯ２ターゲットを用い、配給するＲＦパワーを独立して制御した。
【００３５】
図２の構造を有し、Ａｌの添加量（Ａｌ/（Ａｌ＋Ｔｉ））を約７０％までの範囲で変更したＴｉＯ２膜からなる容量絶縁膜２を有する積層構造を形成した。ポストアニールは５００℃に設定した酸素雰囲気中で行った。
【００３６】
実施例１と同様にして、形成したキャパシタの比誘電率とリーク耐圧を測定した結果を図４に示す。横軸はＡｌ濃度で、（Ａｌ/（Ａｌ＋Ｔｉ））に対応した値である。
【００３７】
図４より、リーク耐圧はＡｌの添加量が０％の状態で最小値を有し、Ａｌの添加量を増やすに従って、リーク耐圧が上昇することが分かる。
【００３８】
一方、比誘電率はＡｌの添加量が０％の状態で最大値を有し、Ａｌを添加することによって減少することが分かる。比誘電率は、Ａｌ濃度が約４０％の場合に、約３０程度となっている。これは、Ａｌ２Ｏ３の比誘電率（約９）と比較して十分に大きな値であり、ＺｒＯ２の比誘電率（約２５）と比較しても大きな値である。
【００３９】
設計ルール４０ｎｍ世代以降のＤＲＡＭのメモリセルに搭載するキャパシタとしては、現状で使用されているＺｒＯ２よりも誘電率の大きいことが必要となる。比誘電率が３０よりも大きくなり、添加元素を含まないＴｉＯ２よりもリーク耐圧が向上する条件としては、ＴｉＯ２膜中のＡｌ濃度が約１０〜４０％、好ましくは２０〜３０％となるように設定すればよい。
【００４０】
〔実施例３〕
ＡＬＤ（原子層堆積：Atomic Layer Deposition）法を用いて、本発明のキャパシタに用いる容量絶縁膜を形成する方法について説明する。
【００４１】
具体例として、Ｚｒを含有したＴｉＯ２膜の形成方法について説明する。
図５に、炉体を用いた縦型バッチ処理方式のＡＬＤ装置の一例を模式図として示す。
縦型バッチ処理方式のＡＬＤ装置は、複数枚の半導体基板上に同時に容量絶縁膜を形成できる。
【００４２】
図５に示したＡＬＤ装置では、反応室１０３を構成する反応管１０３ａの頂上部に、真空排気口が設けられ、接続部１０５を介して真空バルブ１０６に接続され、さらに圧力調整弁１０７、真空配管１０８を介して真空ポンプ１０９に接続されている。また、反応室１０３には、ボートローダー１０２で支持され、複数の半導体基板１００を搭載することが可能なボート１０１が設置されている。また、半導体基板を加熱するためのヒータ１０４が反応管１０３ａに外接されている。
【００４３】
成膜原料として、ＴＥＭＡＴ（テトラエチルメチルアミノ・チタニウム：Ｔｉ［Ｎ（ＣＨ３）（Ｃ２Ｈ５）］４）供給源と、ＴＥＭＡＺ（テトラエチルメチルアミノ・ジルコニウム：Ｚｒ［Ｎ（ＣＨ３）（Ｃ２Ｈ５）］４）供給源を備えている。ＴＥＭＡＴ供給源は、ＴＥＭＡＴ導入バルブ１３０、液体流量調整器（ＬＭＦＣ１）１３１を介して気化器１４０に接続されている。ＴＥＭＡＺ供給源は、ＴＥＭＡＺ導入バルブ１３２、液体流量調整器（ＬＭＦＣ２）１３３を介して気化器１４０に接続されている。気化器１４０では、液体流量調整器１３１、１３２によって所定の流量で供給されたＴＥＭＡＴ（Ｔｉ原料）とＴＥＮＡＺ（Ｚｒ原料）がそれぞれ噴霧ノズルによって霧化されると共に混合が行われ、その後に気化室によって気化し、ＴｉおよびＺｒを所定の割合で含有する原料ガスが生成される。
気化器１４０を介して混合気化された原料ガスは、バルブ１１３を介して、複数の小孔を備えたガスインジェクタ１１４から反応室１０３に供給される。ガスインジェクタ１１４の複数の小孔は、複数の半導体基板１００の個々の基板設置場所に対応するように設けられている。また、気化器１４０には、キャリアガス導入用のバルブ１３５、流量調整器（ＭＦＣ）１３６を介してＮ２もしくはＡｒ供給源が接続されている。原料ガスはキャリアガスで希釈した状態で供給してもよい。
【００４４】
なお、Ｔｉ原料とＺｒ原料はガス状態にした後に混合することも可能である。すなわち、ＴＥＭＡＴ（Ｔｉ原料）のみから気化器を介してＴｉ原料ガス（第１ソースガス）を生成し、ＴＥＭＡＺ（Ｚｒ原料）のみから別の気化器を介してＺｒ原料ガス（第２ソースガス）を生成した後に、第1および第２の原料ガスを所定の割合で混合して反応室１０３に供給するようにしてもよい。
【００４５】
反応ガス（酸化ガス）の一つであるＯ３ガスは、Ｏ２供給源から流量調整器（ＭＦＣ）１１７、Ｏ３発生器（オゾナイザ）１１８、Ｏ３導入バルブ１１９を介してガスインジェクタ１２２から反応室に供給される。Ｏ３供給配管をパージするために、Ｎ２もしくはＡｒ供給源から流量調整器（ＭＦＣ）１２０、バルブ１２１を介してＮ２もしくはＡｒが供給される。
【００４６】
他の反応ガスとなる水蒸気（Ｈ２Ｏ）は、Ｈ２Ｏ供給源から流量調整器（ＭＦＣ）１２２、バルブ１２３を介してガスインジェクタ１２４に接続されている。Ｈ２Ｏ供給配管をパージするために、Ｎ２、もしくはＡｒ供給源から流量調整器（ＭＦＣ）１２５、バルブ１２６を介してＮ２もしくはＡｒが供給される。
【００４７】
酸化ガスとしては、オゾン、水蒸気のいずれも使用可能である。また、酸素ガスの供給系を配置して、酸素とオゾンの混合ガスや、窒素と酸素の混合ガスを用いて酸化を行うようにしてもよい。
【００４８】
図６に、本発明を用いてＺｒを含有した容量絶縁膜を形成する際の工程フローチャートを示す。
【００４９】
具体例として、パージガスにはＮ２を使用し、酸化ガスにはＯ３を使用する場合を説明する。
【００５０】
下部電極まで形成した半導体基板をＡＬＤ装置のボート１０１上に載置した後、反応室１０３内に設置する。
反応室内は所定の圧力とし、温度は２００〜２５０℃程度に保持する。
【００５１】
液体流量調整器（１３１、１３３）によって、ＴＥＭＡＴおよびＴＥＭＡＺの流量を個別に制御することで、気化器１４０に導入する原料の混合比を調整する。
気化器１４０によってガス化されたＴｉおよびＺｒの混合原料ガスはバルブ１１３によってガス流量を調整して、反応室１０３内に供給される。この際に、キャリアガスとしてＮ２またはＡｒをバルブ１３５を介して気化器１４０に導入し、混合ガスを希釈して反応室内に供給してもよい。
【００５２】
図６の工程Ｓ１として、所定の時間、混合原料ガスを供給することで、下部電極上にＴｉおよびＺｒを吸着させる。
【００５３】
次に、工程Ｓ２として、バルブ１２６を介してＮ２ガスを所定の時間、反応室内に供給しパージを行う。これにより、半導体基板上に吸着せずに残存している混合原料ガスが真空ポンプ１０９を介して外部に排出される。
【００５４】
次に、工程Ｓ３として、バルブ１１９を介してオゾンガスを所定の時間、反応室内に供給し、ＴｉおよびＺｒの酸化を行う。これにより原子層レベルの膜厚で、Ｚｒを含有したＴｉＯ２膜が形成される。
【００５５】
次に、工程Ｓ４として、バルブ１２６を介してＮ２ガスを所定の時間、反応室内に供給しパージを行う。これにより、反応室内に残存しているオゾンガスが真空ポンプ１０９を介して外部に排出される。
【００５６】
この一連の工程Ｓ１〜Ｓ４をＮ回（Ｎは正の整数）繰り返すことにより、所定の膜厚で、Ｚｒを含有したＴｉＯ２膜を形成することができる。
【００５７】
容量絶縁膜を形成した半導体基板をＡＬＤ装置から取り出し、酸素雰囲気中でアニール処理を行った後に、上部電極を形成すればキャパシタが完成する。
【００５８】
ここで、比較のため、特許文献１に記載されている、ナノ混合法で容量絶縁膜を形成する方法を、従来例として示す。
【００５９】
図７は、ＡＬＤ装置を用い、ナノ混合法で容量絶縁膜を形成する場合の工程フローチャートである。
【００６０】
ナノ混合法とは、特許文献１に記載されているように、１ｎｍ未満の膜厚でＺｒＯ２膜とＴｉＯ２膜を交互に堆積していく手法である。
【００６１】
まず、工程Ｔ１として、Ｚｒ原料の供給、Ｎ２パージ、酸化ガスの供給、Ｎ２パージからなる一連の工程をｍ回（ｍは正の整数）繰り返し、１ｎｍ未満の所定の膜厚でＺｒＯ２膜を形成する。
【００６２】
次に、工程Ｔ２として、Ｔｉ原料の供給、Ｎ２パージ、酸化ガスの供給、Ｎ２パージからなる一連の工程をｎ回（ｎは正の整数）繰り返し、１ｎｍ未満の所定の膜厚でＴｉＯ２膜を形成する。
【００６３】
この、工程Ｔ１および工程Ｔ２からなる大きなサイクルをＱ回（Ｑは正の整数）繰り返すことで、ＺｒＯ２膜とＴｉＯ２膜がナノ混合状態にある絶縁膜が形成される。これは、微視状態では、１ｎｍ未満の膜の積層状態とみなすことができる。
【００６４】
この手法では、ｍおよびｎの値を調整することによって最終的に形成される絶縁膜中のＺｒとＴｉの比率を変更することができる。
【００６５】
しかしながら、この方法では、ＺｒとＴｉが均等に含有される場合（Ｚｒ濃度５０％）にはよいが、Ｚｒの含有比率を５０％未満に設定しようとすると、ＴｉＯ２の連続する層の膜厚がＺｒＯ２の連続する層の膜厚に比して厚くなってしまい、絶縁膜全体としてのバランスが崩れてしまう。このため、所望の電気特性が得られないという問題がある。これは、ＴｉＯ２の連続する層の膜厚が厚くなることによって、バンドギャップ幅を拡大する効果が十分に発揮できないからである。
【００６６】
さらに、特許文献１には、第２の実施形態として、ＺｒＴｉ（ＭＭＰ）２（ＯｉＰｒ）５を原料として用い、ＺｒＯ２とＴｉＯ２とがナノ混合の状態に混合された非晶質の[ＺｒＯ２]ｘ［ＴｉＯ２］（１−ｘ）膜を形成する方法が開示されている。しかしながら、このように最初からＺｒとＴｉを１：１で含有した原料を用いる方法では、膜中のＺｒの含有比率を任意に設定することが困難である。すなわち、本発明の実施例１で示したような、Ｚｒ含有率が４０％以下の容量絶縁膜を形成することは困難であった。
【００６７】
これに対して本発明では、Ｚｒ含有材料とＴｉ含有材料の２つを用い、ナノ混合ではなく、原子レベルでＺｒとＴｉが混合された絶縁膜を形成するものである。
【００６８】
すなわち、本発明は１ｎｍ未満の膜厚の薄膜を交互に形成して行くのではなく、Ｚｒ含有材料とＴｉ含有材料の２つを用いて、最初からＴｉＯ２膜中に原子レベルでＺｒが所定の比率で均等に含有された状態で膜を堆積していくものである。
【００６９】
これにより、ＴｉＯ２膜中のＺｒ濃度を自由に可変できる。また、バンドギャップ幅を拡大する効果が十分に発揮されることにより、リーク耐圧に優れた容量絶縁膜を容易に形成することが可能となる。
【００７０】
ＡＬＤ法を用いて容量絶縁膜を形成することにより、下部電極が３次元の立体構造を有している場合にも、均一な膜厚で下部電極の表面を覆う容量絶縁膜を形成することができる。
【００７１】
この実施例では、ＡＬＤ装置を用いてＺｒを含有したＴｉＯ２膜を形成する方法について説明した。
【００７２】
Ａｌを含有したＴｉＯ２膜を形成する場合には、Ａｌ原料として、例えばＴＭＡ（トリメチル・アルミニウム：Ａｌ（ＣＨ３）３）を用いて気化したガスを形成し、Ｔｉ原料ガスと所定の割合で混合したものをＡＬＤ装置に供給すればよい。
【００７３】
Ａｌを含有したＴｉＯ２膜の場合にも、ＡＬＤ装置を用いて、同様に形成することができる。半導体デバイスに適用する際には、キャパシタに要求される特性および、製造の際の量産性を考慮して、ＡｌもしくはＺｒのどちらか最適な方を選択して、ＴｉＯ２膜に添加すればよい。
【００７４】
〔実施例４〕
次に、本発明を適用したさらに具体的な例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタを形成する場合について説明する。
【００７５】
図８は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図８の右手側は、後述する、ワード配線Ｗとなるゲート電極３０５とサイドウォール３０５ｂとを切断する面を基準とした透過断面図として示している。
【００７６】
また、簡略化のために、キャパシタの記載は図８においては省略し、断面図にのみ記載した。
【００７７】
図９は、メモリセル部（図８）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００７８】
メモリセル部は、図９に示すように、メモリセル用のＭＯＳトランジスタＴｒ１などのスイッチング素子と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタＣａｐとから概略構成されている。
【００７９】
図８、図９において、半導体基板３０１は、所定濃度のＰ型不純物を含有するＳｉによって形成されている。この半導体基板３０１には、素子分離領域３０３が形成されている。素子分離領域３０３は、半導体基板３０１の表面にＳＴＩ（Shallow Trench Isolation）法によりＳｉＯ２等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００８０】
本実施形態では図８に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００８１】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン電極として機能する。ソース・ドレイン電極（不純物拡散層）の真上に配置されるように基板コンタクト部４０５a、４０５ｂ、４０５ｃの位置が規定されている。
【００８２】
図８の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線３０６が延設され、このビット配線３０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図８の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図８の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図９に示されるゲート電極３０５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００８３】
図９の断面構造に示す如く、半導体基板３０１において素子分離領域３０３に区画された活性領域Ｋにソース・ドレイン電極として機能する不純物拡散層３０８が離間して形成され、個々の不純物拡散層３０８の間に、溝型のゲート電極３０５が形成されている。
【００８４】
ゲート電極３０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板３０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、ＷやＷＮ（窒化タングステン）、ＷＳｉ（タングステンシリサイド）等の高融点金属を用いることができる。
【００８５】
また、図９に示すように、ゲート電極３０５と半導体基板３０１との間にはゲート絶縁膜３０５ａが形成されている。また、ゲート電極３０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール３０５ｂが形成されている。ゲート電極３０５上にも窒化シリコンなどの絶縁膜３０５ｃが形成されており、ゲート電極３０５の上面を保護している。
【００８６】
不純物拡散層３０８は、半導体基板３０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層３０８と接触するように基板コンタクトプラグ３０９が形成されている。この基板コンタクトプラグ３０９は、図８に示した基板コンタクト部４０５c、４０５ａ、４０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ３０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール３０５ｂによって規定される、セルフアライン構造となっている。
【００８７】
図９に示すように、ゲート電極上の絶縁膜３０５ｃ及び基板コンタクトプラグ３０９を覆うように第１の層間絶縁膜３０４が形成され、第１の層間絶縁膜３０４を貫通するようにビット線コンタクトプラグ３０４Ａが形成されている。ビット線コンタクトプラグ３０４Ａは、基板コンタク部４０５ａの位置に配置され、基板コンタクトプラグ３０９と導通している。ビット線コンタクトプラグ３０４Ａは、Ｔｉ及びＴｉＮの積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にＷ等の金属膜を積層して形成されている。ビット線コンタクトプラグ３０４Ａに接続するようにビット配線３０６が形成されている。ビット配線３０６はＷＮおよびＷからなる積層膜で構成されている。
【００８８】
ビット配線３０６を覆うように、第２の層間絶縁膜３０７が形成されている。第１の層間絶縁膜３０４及び第２の層間絶縁膜３０７を貫通して、基板コンタクトプラグ３０９に接続するように容量コンタクトプラグ３０７Ａが形成されている。容量コンタクトプラグ３０７Ａは、基板コンタクト部４０５ｂ、４０５ｃの位置に配置される。
【００８９】
第２の層間絶縁膜３０７上には、窒化シリコンを用いた第３の層間絶縁膜３１１およびシリコン酸化膜を用いた第４の層間絶縁膜３１２が形成されている。
【００９０】
第３の層間絶縁膜３１１および第４の層間絶縁膜３１２を貫通して、容量コンタクトプラグ３０７Ａと接続するようにキャパシタＣａｐが形成されている。
【００９１】
キャパシタＣａｐは下部電極３１３と上部電極３１５の間に、本発明を適用して形成した容量絶縁膜３１４を挟んだ構造となっている。下部電極３１３は容量コンタクトプラグ３０７Ａと導通している。下部電極３１３とコンタクトプラグ３０７Ａの間は、導電膜で形成したパッドを介して接続する構造としてもよい。
【００９２】
第４の層間絶縁膜３１２上には、酸化シリコン等で形成した第５の層間絶縁膜３２０、Ａｌ、Ｃｕ等で形成した金属配線層３２１、表面保護膜３２２が形成されている。
【００９３】
キャパシタの上部電極３１５には、所定の電位が与えられており、キャパシタに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００９４】
次に、キャパシタＣａｐの具体的な形成方法について説明する。
図１０〜１２に、第３の層間絶縁膜３１１から上の部分のみを断面図として記載した。
【００９５】
まず、図１０に示したように、第３の層間絶縁膜３１１および第４の層間絶縁膜３１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するためのシリンダホールとなる開孔３１２Ａを形成する。
【００９６】
下部電極３１３として、Ｒｕ膜を堆積し、ドライエッチング技術またはＣＭＰ（Chemical Mechanical Polishing）技術を用いて、下部電極３１３を開孔３１２Ａの内壁部分にのみ残すように形成する。
【００９７】
下部電極３１３を形成するための他の材料としては、Ｐｔ、Ｔｉ、Ｉｒ、Ｗ、Ｔａ等の金属膜やこれらの窒化物も例示できる。複数の元素を含有した金属膜や、複数の材料の積層膜として下部電極を形成してもよい。
【００９８】
次に、図１１に示したように容量絶縁膜１１４として、実施例３で説明したＡＬＤ法を用い、Ｚｒを４０％以下の濃度で含有したＴｉＯ２膜を、６〜１０ｎｍの厚さに堆積する（第４の層間絶縁膜３１２上の容量絶縁膜は記載を省略した）。この後に５００℃に設定した酸素雰囲気中でアニール処理を行う。
【００９９】
アニールの際の下部電極へのダメージを防止するため、耐酸化性の高い材料（Ｐｔ、Ｒｕ等）で下部電極を形成しておくことが好ましい。また、耐酸化性を備えたバリア膜を下部電極と容量絶縁膜との間に配置してもよい。
【０１００】
次に、図１２に示したように、開孔（３１２Ａ）内を充填するように、Ｒｕ膜を堆積して、パターニングを行い、上部電極３１５を形成する。
【０１０１】
上部電極３１５を形成するための他の材料としては、Ｐｔ、Ｔｉ、Ｉｒ、Ｗ、Ｔａ等の金属膜やこれらの窒化物も例示できる。また複数の材料の積層膜として上部電極を形成してもよい。下部電極と上部電極が別の材料で形成されていてもよい。
これにより、キャパシタＣａｐが完成する。
【０１０２】
本実施例ではキャパシタＣａｐは、下部電極の内壁のみを電極として利用するシリンダー型としたが、下部電極の外壁と内壁の双方を電極として利用するクラウン型や、下部電極の外壁のみを電極として利用するペデスタル型のキャパシタを形成することも可能である。
【０１０３】
容量絶縁膜としては、Ａｌを４０％以下の濃度で含有したＴｉＯ２膜を用いてもよい。
【符号の説明】
【０１０４】
１  下部電極
２  容量絶縁膜
３  上部電極
１０、３０１  半導体基板
３０３  素子分離領域
３０４  第１の層間絶縁膜
３０４Ａ  ビット線コンタクトプラグ
３０５  ゲート電極
３０６  ビット配線
３０７  第２の層間絶縁膜
３０７Ａ  容量コンタクトプラグ
３０８  不純物拡散層
３０９  基板コンタクトプラグ
３１１  第３の層間絶縁膜
３１２  第４の層間絶縁膜
３１３  下部電極
３１４  容量絶縁膜
３１５  上部電極
３２０  第５の層間絶縁膜
３２１  金属配線層
３２２  表面保護層
Ｔｒ  ＭＯＳトランジスタ
Ｃａｐ  キャパシタ
【図３】
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【図１２】
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【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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