(57)【要約】【課題】入力アナログ電圧とデジタル出力信号との間の精度を向上する。【解決手段】バックグランドデジタル補正型Ａ／Ｄ変換器は、参照用Ａ／Ｄ変換ユニット１０とメインＡ／Ｄ変換ユニット１３とデジタル補正部１８を具備する。メインＡ／Ｄ変換ユニット１３は高速でＡ／Ｄ変換動作を、参照用Ａ／Ｄ変換ユニット１０は高分解能でＡ／Ｄ変換動作をそれぞれ実行する。メインＡ／Ｄ変換ユニット１３のメインデジタル出力信号と参照用Ａ／Ｄ変換ユニット１０の参照デジタル出力信号はデジタル補正部１８の一方の入力端子と他方の入力端子にそれぞれ供給され、デジタル補正部１８は補正処理デジタル出力信号を出力する。参照用Ａ／Ｄ変換ユニット１０はΣΔＡ／Ｄ変換器２２とナイキストフィルタ２３とを含み、ナイキストフィルタ２３はΣΔアナログデジタル変換器２２の高周波量子化誤差を抑圧する。【選択図】図３
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【特許請求の範囲】
【請求項１】
バックグランドデジタル補正型アナログデジタル変換器として構成されたアナログデジタル変換器であって、
前記バックグランドデジタル補正型アナログデジタル変換器は、参照用アナログデジタル変換ユニットとメインアナログデジタル変換ユニットとデジタル補正部とを具備して、
前記参照用アナログデジタル変換ユニットの入力端子と前記メインアナログデジタル変換ユニットの入力端子とが前記アナログデジタル変換器のアナログ入力端子に接続されることによって、前記参照用アナログデジタル変換ユニットと前記メインアナログデジタル変換ユニットとは前記アナログ入力端子に供給される実質的に同一のアナログ入力電圧に関してアナログデジタル変換動作を実行するものであり、
前記メインアナログデジタル変換ユニットは前記参照用アナログデジタル変換ユニットよりも高速でアナログデジタル変換動作を実行可能に構成される一方、前記参照用アナログデジタル変換ユニットは前記メインアナログデジタル変換ユニットよりも高分解能でアナログデジタル変換動作を実行可能に構成されたものであり、
前記メインアナログデジタル変換ユニットによる前記アナログデジタル変換動作によって生成されるメインデジタル出力信号は前記デジタル補正部の一方の入力端子に供給可能とされ、前記参照用アナログデジタル変換ユニットによる前記アナログデジタル変換動作によって生成される参照デジタル出力信号は前記デジタル補正部の他方の入力端子に供給可能とされ、
前記デジタル補正部は、前記メインデジタル出力信号と前記参照デジタル出力信号に応答して生成する補正処理デジタル出力信号を前記アナログデジタル変換器のデジタル変換出力信号として出力可能に構成されたものであり、
前記参照用アナログデジタル変換ユニットは、前記アナログ入力端子に供給される前記アナログ入力電圧に応答可能とされたΣΔアナログデジタル変換器と、前記ΣΔアナログデジタル変換器の出力信号に応答可能とされその出力信号が前記参照デジタル出力信号として前記デジタル補正部の前記他方の入力端子に供給可能とされるナイキストフィルタとを含む
ことを特徴とするアナログデジタル変換器。
【請求項２】
請求項１において、
前記メインアナログデジタル変換ユニットは、逐次比較型アナログデジタル変換器とパイプライン型アナログデジタル変換器とのいずれか一方で構成された
ことを特徴とするアナログデジタル変換器。
【請求項３】
請求項２において、
前記参照用アナログデジタル変換ユニットは、前記アナログ入力端子に供給される前記アナログ入力電圧を所定のシンボル期間毎にサンプリングすることによってパルス信号を生成して前記ΣΔアナログデジタル変換器の入力端子に供給可能な信号ホールド回路を更に含む
ことを特徴とするアナログデジタル変換器。
【請求項４】
請求項３において、
前記ナイキストフィルタは前記所定のシンボル期間の時間ゼロのシンボル・タイミングでは振幅波形は所定の大きさとなり、前記所定のシンボル期間の整数倍の他のシンボル・タイミングでは前記振幅波形は略ゼロとなるようにそのインパルスレスポンスが設定された
ことを特徴とするアナログデジタル変換器。
【請求項５】
請求項４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間よりも短いパルス幅を有するインパルス信号を生成するインパルスホールド回路である
ことを特徴とするアナログデジタル変換器。
【請求項６】
請求項４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間と実質的に等しいパルス幅を有する矩形パルス信号を生成する矩形ホールド回路である
ことを特徴とするアナログデジタル変換器。
【請求項７】
請求項６において、
前記参照用アナログデジタル変換ユニットは、前記ナイキストフィルタの出力端子と前記デジタル補正部の前記他方の入力端子との間に接続された等価フィルタを更に含む
ことを特徴とするアナログデジタル変換器。
【請求項８】
請求項４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間よりも短いホールド期間を有するホールドパルス信号を生成する期間ホールド回路であることを特徴とするアナログデジタル変換器。
【請求項９】
請求項８において、
前記参照用アナログデジタル変換ユニットは、前記ナイキストフィルタの出力端子と前記デジタル補正部の前記他方の入力端子との間に接続された等価フィルタを更に含む
ことを特徴とするアナログデジタル変換器。
【請求項１０】
請求項１乃至請求項９のいずれかに記載のアナログデジタル変換器において、
前記参照用アナログデジタル変換ユニットは、前記ΣΔアナログデジタル変換器の出力端子と前記ナイキストフィルタの入力端子との間に接続された間引きフィルタを更に含む
ことを特徴とするアナログデジタル変換器。
【請求項１１】
バックグランドデジタル補正型アナログデジタル変換器として構成されたアナログデジタル変換器の動作方法であって、
前記バックグランドデジタル補正型アナログデジタル変換器は、参照用アナログデジタル変換ユニットとメインアナログデジタル変換ユニットとデジタル補正部とを具備して、
前記参照用アナログデジタル変換ユニットの入力端子と前記メインアナログデジタル変換ユニットの入力端子とが前記アナログデジタル変換器のアナログ入力端子に接続されることによって、前記参照用アナログデジタル変換ユニットと前記メインアナログデジタル変換ユニットとは前記アナログ入力端子に供給される実質的に同一のアナログ入力電圧に関してアナログデジタル変換動作を実行するものであり、
前記メインアナログデジタル変換ユニットは前記参照用アナログデジタル変換ユニットよりも高速でアナログデジタル変換動作を実行可能に構成される一方、前記参照用アナログデジタル変換ユニットは前記メインアナログデジタル変換ユニットよりも高分解能でアナログデジタル変換動作を実行可能に構成されたものであり、
前記メインアナログデジタル変換ユニットによる前記アナログデジタル変換動作によって生成されるメインデジタル出力信号は前記デジタル補正部の一方の入力端子に供給可能とされ、前記参照用アナログデジタル変換ユニットによる前記アナログデジタル変換動作によって生成される参照デジタル出力信号は前記デジタル補正部の他方の入力端子に供給可能とされ、
前記デジタル補正部は、前記メインデジタル出力信号と前記参照デジタル出力信号に応答して生成する補正処理デジタル出力信号を前記アナログデジタル変換器のデジタル変換出力信号として出力可能に構成されたものであり、
前記参照用アナログデジタル変換ユニットは、前記アナログ入力端子に供給される前記アナログ入力電圧に応答可能とされたΣΔアナログデジタル変換器と、前記ΣΔアナログデジタル変換器の出力信号に応答可能とされその出力信号が前記参照デジタル出力信号として前記デジタル補正部の前記他方の入力端子に供給可能とされるナイキストフィルタとを含み、
前記ナイキストフィルタは、前記ΣΔアナログデジタル変換器の高周波の量子化誤差を抑圧するように動作する
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１２】
請求項１１において、
前記メインアナログデジタル変換ユニットは、逐次比較型アナログデジタル変換器とパイプライン型アナログデジタル変換器とのいずれか一方で構成された
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１３】
請求項１２において、
前記参照用アナログデジタル変換ユニットは、前記アナログ入力端子に供給される前記アナログ入力電圧を所定のシンボル期間毎にサンプリングすることによってパルス信号を生成して前記ΣΔアナログデジタル変換器の入力端子に供給可能な信号ホールド回路を更に含む
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１４】
請求項１３において、
前記ナイキストフィルタは前記所定のシンボル期間の時間ゼロのシンボル・タイミングでは振幅波形は所定の大きさとなり、前記所定のシンボル期間の整数倍の他のシンボル・タイミングでは前記振幅波形は略ゼロとなるようにそのインパルスレスポンスが設定された
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１５】
請求項１４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間よりも短いパルス幅を有するインパルス信号を生成するインパルスホールド回路である
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１６】
請求項１４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間と実質的に等しいパルス幅を有する矩形パルス信号を生成する矩形ホールド回路である
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１７】
請求項１６において、
前記参照用アナログデジタル変換ユニットは、前記ナイキストフィルタの出力端子と前記デジタル補正部の前記他方の入力端子との間に接続された等価フィルタを更に含む
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項１８】
請求項１４において、
前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間毎にサンプリングすることによって前記所定のシンボル期間よりも短いホールド期間を有するホールドパルス信号を生成する期間ホールド回路であることを特徴とするアナログデジタル変換器の動作方法。
【請求項１９】
請求項１８において、
前記参照用アナログデジタル変換ユニットは、前記ナイキストフィルタの出力端子と前記デジタル補正部の前記他方の入力端子との間に接続された等価フィルタを更に含む
ことを特徴とするアナログデジタル変換器の動作方法。
【請求項２０】
請求項１１乃至請求項１９のいずれかに記載のアナログデジタル変換器の動作方法において、
前記参照用アナログデジタル変換ユニットは、前記ΣΔアナログデジタル変換器の出力端子と前記ナイキストフィルタの入力端子との間に接続された間引きフィルタを更に含む
ことを特徴とするアナログデジタル変換器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器およびその動作方法に関し、特に、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニットとして使用する際に、ΣΔ型アナログデジタル変換器の入力アナログ電圧とデジタル出力信号との間の精度を向上するのに有効な技術に関するものである。
【背景技術】
【０００２】
次世代の医療用装置、産業用検査装置、無線通信システム等では、１１ビット程度以上の極めて高い分解能と１００メガサンプル／秒(１００Ｍｓ／ｓ)以上の高いサンプル・レートとを両立することが可能なアナログデジタル変換器が要求される。
【０００３】
従来の高速高分解能アナログデジタル変換器の一例としては、下記非特許文献１、下記非特許文献２、下記非特許文献３、下記特許文献１等には、参照用アナログデジタル変換ユニットを使用したバックグランドデジタル補正型アナログデジタル変換器が記載されている。
【０００４】
このバックグランドデジタル補正型アナログデジタル変換器は、高速動作可能なメインのアナログデジタル変換器と、低速動作可能なサブの参照用のアナログデジタル変換器と、デジタルバックグラウンド誤差補正部と、デジタル値再生部とを含んでいる。メインのアナログデジタル変換器のメインデジタル信号はデジタル値再生部の一方の入力端子に供給され、サブの参照用のアナログデジタル変換器のサブデジタル信号はデジタルバックグラウンド誤差補正部の誤差減算器の一方の入力端子に供給され、デジタル値再生部の再生出力信号は誤差減算器の他方の入力端子に供給される。誤差減算器の出力信号の結果を使用して、デジタルバックグラウンド誤差補正部はＬＭＳ(Least Mean Square)アルゴリズムに従ってデジタル値再生部の係数を更新して、更新した係数をデジタル値再生部の他方の入力端子に供給する。
【０００５】
一方、下記非特許文献４には、単純なアナログハードウェア構成要素を使用してアナログ信号とデジタル信号の間の線型変換が可能なΣΔアナログデジタル変換器が記載されている。ΣΔアナログデジタル変換器とデシメーションフィルタを組み合わせることによって、良好な信号解像度を得ることが可能である。ΣΔアナログデジタル変換器の出力の高周波シングルビットストリームは、デシメーションフィルタによって、パルス符号変調(ＰＣＭ)信号に変換されることが可能である。
【０００６】
更に、下記特許文献２には、デジタル通信システムでの符号間干渉(ＩＳＩ：Inter-Symbol Interference)を低減するための送信フィルタと受信フィルタとして、ナイキストフィルタと呼ばれるパルスシェーピングフィルタが記載されている。ナイキストフィルタのインパルスレスポンスにおいて、時間ゼロのシンボル・タイミングで波形振幅は最大値１となり、シンボル・クロック周波数の１周期の整数倍離間した他のシンボル・タイミングで波形振幅はゼロとなる。ナイキストフィルタの周波数レスポンスにおいて、ロールオフファクタα＝０の場合には、特性周波数を境界にして振幅が急峻に変化するブリックウォール(“brick wall”)フィルタとなり、ロールオフファクタα＝０．５または１．０の場合には、特性周波数を境界にして振幅が穏やかに変化するナイキストフィルタとなるものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１３０４４４号  公報
【特許文献２】米国特許  第６，６２８，７２８  Ｂ１号  明細書
【非特許文献】
【０００８】
【非特許文献１】大島  俊  他、「パイプライン型ＡＤＣの高速デジタルバックグランドキャリブレーション」、電子情報通信学会  信学技報  ＩＥＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＶＬＤ２００６−１３８，  ＩＣＤ２００６−２２９，  ＰＰ．１１５−１２０．２００７年３月
【非特許文献２】Ｗｅｎｂｏ  Ｌｉｕ  ｅｔ  ａｌ，  “Ａｎ  Ｅｑｕａｌｉｚａｔｉｏｎ−Ｂａｓｅｄ  Ａｄａｐｔｉｖｅ  Ｄｉｇｉｔａｌ  Ｂａｃｋｇｒｏｕｎｄ  Ｃａｌｉｂｒａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｓｕｃｃｓｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ”，  ７ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＡＳＩＣ，  ２００７，  ＰＰ．２８９−２９２．  ２２−２５  Ｏｃｔ，  ２００７．
【非特許文献３】Ｔａｋａｓｈｉ  Ｏｓｈｉｍａ  ｅｔ  ａｌ，  “Ｆａｓｔ  Ｎｏｎｌｉｎｅａｒ  Ｄｅｔｅｒｍｉｎｉｓｔｉｃ  Ｃａｌｉｂｒａｔｉｏｎ  ｏｆ  Ｐｉｐｅｌｉｎｅｄ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒｓ”，  ２００８  ＩＥＥＥ  Ｍｉｄｗｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｉｕｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  ＰＰ．９１４−９１７．
【非特許文献４】Ｅ．  Ｐｆａｎｎ  ｅｔ  ａｌ，  “Ｏｖｅｒｓａｍｐｌｅｄ  ｓｉｇｍａ−ｄｅｌａｔ  ＬＭＳ  ａｄａｐｔｉｖｅ  ＦＩＲ  ｆｉｌｔｅｒｓ”，  ＩＥＥ  ｐｒｏｃｅｅｄｉｎｇｓ−Ｖｉｓｏｎ，  Ｉｍａｇｅ  ａｎｄ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，  Ｖｏｌ．  １４７，  Ｎｏ．５，  ＰＰ．３８５−３９２．  Ｏｃｔｏｂｅｒ  ２０００．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って１１ビット程度以上の極めて高い分解能と１００Ｍｓ／ｓ以上の高いサンプル・レートとを両立することが可能なアナログデジタル変換器の研究・開発に従事した。
【００１０】
図１は、本発明に先立って本発明者等により検討された高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【００１１】
図１に示すようにバックグランドデジタル補正型アナログデジタル変換器は、参照用アナログデジタル変換ユニット１０とメインアナログデジタル変換ユニット１３とデジタル補正部１８とから構成されている。メインアナログデジタル変換ユニット１３は高速Ａ／Ｄ変換動作を低精度で実行することで消費電力を削減する一方、参照用アナログデジタル変換ユニット１０は低速で高分解能のＡ／Ｄ変換動作をバックグランドで実行してデジタル補正部１８がデジタル補正をバックグランドで実行する。従って、図１に示したバックグランドデジタル補正型アナログデジタル変換器は、高分解能と高サンプル・レートとを比較的低い消費電力で両立することが可能となる。
【００１２】
すなわち、参照用アナログデジタル変換ユニット１０の入力端子とメインアナログデジタル変換ユニット１３の入力端子はアナログ入力端子ＩＮに接続されているで、両方のアナログデジタル変換ユニットはアナログ入力端子ＩＮに供給される実質的に同一のアナログ入力電圧に関してサンプリング動作とアナログデジタル変換動作とをそれぞれ実行する。
【００１３】
一方、メインアナログデジタル変換ユニット１３は要求される高いサンプル・レートで高速動作する必要があるので、メインアナログデジタル変換ユニット１３は上記非特許文献１と上記非特許文献３等とに記載されたパイプライン型アナログデジタル変換器が使用されるか、もしくは上記非特許文献２等に記載された逐次比較型アナログデジタル変換器が使用されるものである。
【００１４】
図１に示したバックグランドデジタル補正型アナログデジタル変換器では、例として、メインアナログデジタル変換ユニット１３は逐次比較型アナログデジタル変換器によって構成されるので、サンプル・ホールド回路１４とコンパレータ１５と制御部１６と局部デジタルアナログ変換器１７を含んでいる。すなわち、サンプル・ホールド回路１４の入力端子はアナログ入力端子ＩＮに接続され、サンプル・ホールド回路１４の出力端子はコンパレータ１５の非反転入力端子＋に接続されている。コンパレータ１５の出力端子は制御部１６の入力端子に接続され、制御部１６の多ビットデジタル出力信号は局部デジタルアナログ変換器１７の多ビットデジタル入力端子に接続され、局部デジタルアナログ変換器１７の局部アナログ出力信号はコンパレータ１５の反転入力端子−に供給される。サンプル期間の後のホールド期間にサンプル・ホールド回路１４を介してアナログ入力端子ＩＮからコンパレータ１５の非反転入力端子に供給されるホールド状態のアナログ入力信号にコンパレータ１５の反転入力端子に供給される局部デジタルアナログ変換器１７の局部アナログ出力信号が追従するような多ビットのデジタル出力信号が制御部１６から生成されるので、メインアナログデジタル変換ユニット１３は逐次比較型アナログデジタル変換器として動作するものである。
【００１５】
また、メインアナログデジタル変換ユニット１３の制御部１６からの多ビットデジタル出力信号Ｄ1〜ＤNがデジタル補正部１８に供給されるので、多ビットデジタル出力信号Ｄ1〜ＤNのデジタル補正部１８による補正処理が実行されて、その補正処理出力信号が図１に示すバックグランドデジタル補正型アナログデジタル変換器の全体のデジタル変換出力信号として、外部に出力される。すなわち、メインアナログデジタル変換ユニット１３の多ビットデジタル出力信号Ｄ1〜ＤNはデジタル補正部１８の内部のデジタル出力生成部１１３に供給されるので、デジタル補正部１８の内部で多ビットデジタル出力信号Ｄ1〜ＤNと補正係数Ｗiとの乗算演算が実行されて、更にオフセット直流成分ＷOFSが加算される。上述した乗算演算によって、メインアナログデジタル変換ユニット１３が図１のように逐次比較型アナログデジタル変換器の場合には、内部の局部デジタルアナログ変換器１７で使用される各素子値のバラツキ等が補償されることが可能となる。一方、メインアナログデジタル変換ユニット１３がパイプライン型のアナログデジタル変換器によって構成された場合には、その内部のオペアンプの低利得性と非線形性特性等やサンプリング容量値のバラツキ等が補償されることが可能となる。また、上述したオフセット直流成分ＷOFSによる補正によって、メインアナログデジタル変換ユニット１３のＤＣオフセットが補正されることが可能となる。
【００１６】
デジタル補正部１８での補正係数Wiの探索は、例えば、以下のようにＬＭＳ(Least Mean Square)アルゴリズムによって実行される。デジタル補正部１８の出力信号としてのデジタル出力生成部１１３の出力信号と参照用アナログデジタル変換ユニット１０からの参照アナログデジタル変換出力信号との変換誤差を減算器１９によって算出して、その結果に基づいて現在の補正係数Wiの値を更新する負帰還ループを形成する。具体的には、補正係数Wiを探索するために、減算器１９の出力の変換誤差とメインアナログデジタル変換ユニット１３からのデジタル出力信号Diとを乗算器１１０によって乗算する。更に、所望のループ利得を有する負帰還制御を実現するために、定数倍器１１１で負の固定値−μを乗算する。定数倍器１１１の乗算出力信号の積分器１１２での積分により、積分器１１２の出力から補正係数Wiを得ることが可能となる。上述の負帰還制御ループを形成することで、デジタル補正部１８の出力信号が参照用アナログデジタル変換ユニット１０からの参照アナログデジタル変換出力信号と高い精度で一致するまで補正係数Wiの値が自動的に更新制御される。尚、複数の補正係数Wi(i=1〜N個)の並列探索のために、デジタル補正部１８は上述した減算器１９、乗算器１１０、定数倍器１１、積分器１１２を複数個、有するものである。
【００１７】
一方、上述したように参照用アナログデジタル変換ユニット１０は高精度・高分解能のＡ／Ｄ変換動作を実行する必要があるので、低消費電力化のために低速動作が必要となる。この参照用アナログデジタル変換ユニット１０に含まれる参照用アナログデジタル変換器１２として、メインアナログデジタル変換ユニット１３で使用されているパイプライン型アナログデジタル変換器もしくは逐次比較型アナログデジタル変換器の使用が検討された。しかし、いずれの場合も半導体集積回路に構成した場合の回路規模が大となって、消費電力が大きいと言う問題が本発明者等の検討によって明らかとされた。この検討結果に従って、参照用アナログデジタル変換ユニット１０に含まれる参照用アナログデジタル変換器１２として、上記非特許文献４に記載されたΣΔ型アナログデジタル変換器を使用することが検討された。ΣΔ型アナログデジタル変換器を使用する参照用アナログデジタル変換器１２は、回路規模が小となり、消費電力の削減が可能となる。
【００１８】
しかしながら、高精度・高分解能のＡ／Ｄ変換動作を実行する参照用アナログデジタル変換ユニット１０に含まれる参照用アナログデジタル変換器１２としてΣΔ型アナログデジタル変換器を使用することにより、新しい課題が本発明者等の検討によって明らかとされた。
【００１９】
すなわち、それはΣΔ型アナログデジタル変換器の内部の量子化器によって生成される高周波量子化雑音の影響である。図２は、図１に示した本発明に先立って本発明者等によって検討されたバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換器１２のΣΔ型アナログデジタル変換器によって生成される高周波量子化雑音の様子を示す図である。
【００２０】
良く知られているように、ΣΔ型アナログデジタル変換器(シグマデルタ型アナログデジタル変換器)では、必要な変換レートまたは入力信号帯域よりも１０倍から数１００倍程度高速な内部動作クロック(すなわち、オーバーサンプリング動作クロック)で内部動作を実行することによって、１ビットから４ビット程度の比較的粗い分解能の量子化器を使用しても高い分解能を得られるものである。従って、ΣΔ型アナログデジタル変換器は、そのアナログ部のΣΔ変調器において、内部の比較的粗い量子化器で発生する大きな量子化誤差を図２のように高周波域に拡散するノイズシェーピングを行うことによって信号帯域内の量子化誤差成分を著しく低減するものである。上述のノイズシェーピングは、ΣΔ変調器のアナログ回路によるオーバーサンプル動作クロックに応答する微分演算と積分演算とを実行することで実現される。ΣΔ変調器の量子化デジタル出力を出力に接続したデジタル低域通過フィルタによって信号帯域に帯域制限することで、高い信号対量子化誤差比をフィルタ出力において回復できるので、高い分解能が得られることが可能となる。この時のデジタル出力信号は、上述のデジタル低域通過フィルタによって振幅と位相とがわずかに変化しているが、ΣΔ型アナログデジタル変換器の通常の用途では、アナログ入力信号とデジタル出力信号との間の高い一致精度は要求されず高い信号対量子化誤差比が重視されるため、問題とされることはない。すなわち、狭帯域デジタル低域通過フィルタによる帯域制限によってアナログ入力信号の高周波成分に応答するデジタル出力信号が減衰されるので、アナログ入力信号とデジタル出力信号の間の一致精度が低下する。
【００２１】
しかしながら、ΣΔ型アナログデジタル変換器を上述したデジタル補正のための参照用アナログデジタル変換ユニットとして使用する場合には、参照用アナログデジタル変換ユニットでのアナログ信号とデジタル出力信号とが高精度に一致する必要があるため、アナログ入力信号とデジタル出力信号との不一致は大きな問題として顕在化することが本発明に先立った本発明者等による検討によって明らかとされた。この問題の解消のために広帯域デジタル低域通過フィルタによる帯域制限も本発明に先立った本発明者等によって検討されたが、量子化器の高周波量子化誤差成分に応答するデジタル出力信号が広帯域デジタル低域通過フィルタから出力されると言う他の問題も本発明に先立った本発明者等による検討によって明らかとされた。
【００２２】
このような背景から、図１に示すように、ΣΔ型アナログデジタル変換器１２を参照用アナログデジタル変換ユニット１０として使用する場合に、低速サンプル・ホールド回路１１をΣΔ型アナログデジタル変換器１２の入力端子に接続することよって入力信号波形をステップ状に保持する前信号処理が本発明に先立った本発明者等によって検討された。すなわち、低速サンプル・ホールド回路１１はアナログ入力端子ＩＮのアナログ入力信号の振幅電圧をサンプリングタイミングで検出して保持した出力信号に変換するので、低速サンプル・ホールド回路１１の出力信号には、アナログ入力端子ＩＮのアナログ入力信号の高周波成分が含まれなくなる。
【００２３】
従って、図１に示すように、参照用アナログデジタル変換ユニット１０としてのΣΔ型アナログデジタル変換器１２の入力に低速サンプル・ホールド回路１１を接続することよって、ΣΔ型アナログデジタル変換器１２の入力にはアナログ入力信号の高周波成分が含まれなくなるので、以下に説明するサイドローブの処理を可能とすることによって、参照用アナログデジタル変換ユニット１０のアナログ入力信号とデジタル出力信号との間の実効的な一致精度は向上するものとなる。
【００２４】
また、実際、図１に示す上述のバックグラウンドデジタル補正アナログデジタル変換器では、参照用アナログデジタル変換ユニット１０に供給される信号周波数は、メインアナログデジタル変換ユニット１３のナイキスト周波数(すなわち、メインアナログデジタル変換ユニット１３の高速サンプリングクロック周波数の１／２)の値まで想定する必要があるので、上述の参照用アナログデジタル変換ユニット１０のアナログ入力信号とデジタル出力信号との間の一致精度の問題はバックグラウンドデジタル補正アナログデジタル変換器の通常の使用条件において発生するものである。従って、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器での参照用アナログデジタル変換ユニット１０として使用する場合は、上述の低速サンプル・ホールド回路１１による前信号処理が必要になるものである。更に低速サンプル・ホールド回路１１が時間間隔Ｔ毎に保持動作を実行する場合には、参照用アナログデジタル変換ユニット１１の変換レートは１／Ｔとなる。しかし、実際には、この時に、低速サンプル・ホールド回路１１により保持されたステップ状の波形信号を周波数成分で表示すると、図２に示すように、周波数帯域０〜１／(２Ｔ)のメインローブ以外にも、ｎ／Ｔを中心とした高周波領域のサイドローブが含まれている。尚、ｎは、１以上の整数である。
【００２５】
従って、参照用アナログデジタル変換ユニット１０として必要なアナログ入力とデジタル出力との間の高い一致精度を優先すると、高周波領域のサイドローブを帯域内に収容できるように図２に示す広帯域のデジタル低域通過フィルタを採用する必要がある。その結果、ΣΔ変調器によりノイズシェーピングされて高周波域に拡散された量子化誤差の多くをデジタル低域通過フィルタの出力に含んでしまうため、信号対量子化誤差比(すなわち、有効分解能)が低下するので、バックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニット１０として十分に機能できないと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００２６】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２７】
従って、本発明の目的とするところは、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニットとして使用する際に、ΣΔ型アナログデジタル変換器の入力アナログ電圧とデジタル出力信号との間の精度を向上することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３０】
すなわち、本発明の代表的な実施の形態は、バックグランドデジタル補正型Ａ／Ｄ変換器として構成されたＡ／Ｄ変換器である。
【００３１】
前記バックグランドデジタル補正型Ａ／Ｄ変換器は、参照用Ａ／Ｄ変換ユニット(１０)とメインＡ／Ｄ変換ユニット(１３)とデジタル補正部(１８)とを具備する。
【００３２】
前記参照用Ａ／Ｄ変換ユニット(１０)の入力端子と前記メインＡ／Ｄ変換ユニット(１３)の入力端子とが前記Ａ／Ｄ変換器のアナログ入力端子(ＩＮ)に接続され、前記参照用Ａ／Ｄ変換ユニット(１０)と前記メインＡ／Ｄ変換ユニット(１３)とは前記アナログ入力端子(ＩＮ)に供給される実質的に同一のアナログ入力電圧に関してＡ／Ｄ変換動作を実行する。
【００３３】
前記メインＡ／Ｄ変換ユニット(１３)は前記参照用Ａ／Ｄ変換ユニット(１０)よりも高速でＡ／Ｄ変換動作を実行する一方、前記参照用Ａ／Ｄ変換ユニット(１０)は前記メインＡ／Ｄ変換ユニット(１３)よりも高分解能でＡ／Ｄ変換動作を実行する。
【００３４】
前記メインＡ／Ｄ変換ユニット(１３)による前記Ａ／Ｄ変換動作によって生成されるメインデジタル出力信号(Ｄ1〜ＤN)は前記デジタル補正部(１８)の一方の入力端子に供給され、前記参照用Ａ／Ｄ変換ユニット(１０)による前記Ａ／Ｄ変換動作によって生成される参照デジタル出力信号は前記デジタル補正部(１８)の他方の入力端子に供給される。
【００３５】
前記デジタル補正部(１８)は、前記メインデジタル出力信号(Ｄ1〜ＤN)と前記参照デジタル出力信号に応答して生成する補正処理デジタル出力信号を前記Ａ／Ｄ変換器のデジタル変換出力信号として出力する。
【００３６】
前記参照用Ａ／Ｄ変換ユニット(１０)は、前記アナログ入力端子(ＩＮ)に供給される前記アナログ入力電圧に応答可能とされたΣΔＡ／Ｄ変換器(２２)と、前記ΣΔＡ／Ｄ変換器(２２)の出力信号に応答可能とされその出力信号が前記参照デジタル出力信号として前記デジタル補正部(１８)の前記他方の入力端子に供給可能とされるナイキストフィルタ(２３)とを含むことを特徴とする(図３参照)。
【発明の効果】
【００３７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３８】
すなわち、本発明によれば、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニットとして使用する際に、ΣΔ型アナログデジタル変換器の入力アナログ電圧とデジタル出力信号との間の精度を向上することができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明に先立って本発明者等により検討された高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【図２】図２は、図１に示した本発明に先立って本発明者等によって検討されたバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換器１２のΣΔ型アナログデジタル変換器によって生成される高周波量子化雑音の様子を示す図である。
【図３】図３は、本発明の実施の形態１による高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【図４】図４は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたインパルスホールド回路２１とΣΔアナログデジタル変換器２２とナイキストフィルタ２３の動作を更に説明する図である。
【図５】図５は、図４のナイキストフィルタ２３の伝達特性と、図４のΣΔアナログデジタル変換器２２から出力される周波数帯域０〜１／２Ｔのメインローブの信号とそれより高いサイドローブの信号と量子化誤差とを示す図である。
【図６】図６は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたナイキストフィルタ２３の帯域制限のための周波数特性を示す図である。
【図７】図７は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたナイキストフィルタ２３のインパルスレスポンスを示す図である。
【図８】図８は、本発明の実施の形態２による高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【図９】図９は、図８に示した本発明の実施の形態２によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれた矩形ホールド回路２４とΣΔアナログデジタル変換器２２とナイキストフィルタ２３と等価フィルタ２５の動作を更に説明する図である。
【図１０】図１０は、本発明の実施の形態３による高分解能と高サンプル・レートを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示す図である。
【図１１】図１１は、図１０に示した本発明の実施の形態３によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたＭ期間ホールド回路２６とΣΔアナログデジタル変換器２２とナイキストフィルタ２３と等価フィルタ２５の動作を更に説明する図である。
【図１２】図１２は、本発明の実施の形態４による高分解能と高サンプル・レートを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示す図である。
【図１３】図１３は、図１２に示す参照用アナログデジタル変換ユニット１０に含まれる間引きフィルタ２７とナイキストフィルタ２３と等価フィルタ２５の構成を示す図である。
【図１４】図１４は、上述した本発明の実施の形態１乃至実施の形態４の全ての形態のバックグランドデジタル補正型アナログデジタル変換器のメインアナログデジタル変換ユニット１３として使用が可能なパイプライン型アナログデジタル変換器の構成を示す図である。
【発明を実施するための形態】
【００４０】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００４１】
〔１〕本発明の代表的な実施の形態は、バックグランドデジタル補正型アナログデジタル変換器として構成されたアナログデジタル変換器である。
【００４２】
前記バックグランドデジタル補正型アナログデジタル変換器は、参照用アナログデジタル変換ユニット(１０)とメインアナログデジタル変換ユニット(１３)とデジタル補正部(１８)とを具備する。
【００４３】
前記参照用アナログデジタル変換ユニット(１０)の入力端子と前記メインアナログデジタル変換ユニット(１３)の入力端子とが前記アナログデジタル変換器のアナログ入力端子(ＩＮ)に接続されることによって、前記参照用アナログデジタル変換ユニット(１０)と前記メインアナログデジタル変換ユニット(１３)とは前記アナログ入力端子(ＩＮ)に供給される実質的に同一のアナログ入力電圧に関してアナログデジタル変換動作を実行するものである。
【００４４】
前記メインアナログデジタル変換ユニット(１３)は前記参照用アナログデジタル変換ユニット(１０)よりも高速でアナログデジタル変換動作を実行可能に構成される一方、前記参照用アナログデジタル変換ユニット(１０)は前記メインアナログデジタル変換ユニット(１３)よりも高分解能でアナログデジタル変換動作を実行可能に構成されたものである。
【００４５】
前記メインアナログデジタル変換ユニット(１３)による前記アナログデジタル変換動作によって生成されるメインデジタル出力信号(Ｄ1〜ＤN)は前記デジタル補正部(１８)の一方の入力端子に供給可能とされ、前記参照用アナログデジタル変換ユニット(１０)による前記アナログデジタル変換動作によって生成される参照デジタル出力信号は前記デジタル補正部(１８)の他方の入力端子に供給可能とされる。
【００４６】
前記デジタル補正部(１８)は、前記メインデジタル出力信号(Ｄ1〜ＤN)と前記参照デジタル出力信号に応答して生成する補正処理デジタル出力信号を前記アナログデジタル変換器のデジタル変換出力信号として出力可能に構成されたものである。
【００４７】
前記参照用アナログデジタル変換ユニット(１０)は、前記アナログ入力端子(ＩＮ)に供給される前記アナログ入力電圧に応答可能とされたΣΔアナログデジタル変換器(２２)と、前記ΣΔアナログデジタル変換器(２２)の出力信号に応答可能とされその出力信号が前記参照デジタル出力信号として前記デジタル補正部(１８)の前記他方の入力端子に供給可能とされるナイキストフィルタ(２３)とを含むことを特徴とする(図３参照)。
【００４８】
前記実施の形態によれば、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニットとして使用する際に、前記ナイキストフィルタ(２３)は、前記ΣΔアナログデジタル変換器(２２)の高周波の量子化誤差を抑圧するように動作するものである。その結果、ΣΔ型アナログデジタル変換器の入力アナログ電圧とデジタル出力信号との間の精度を向上することができる。
【００４９】
好適な実施の形態によれば、前記メインアナログデジタル変換ユニット(１３)は、逐次比較型アナログデジタル変換器とパイプライン型アナログデジタル変換器とのいずれか一方で構成されたことを特徴とする(図１、図１４参照)。
【００５０】
他の好適な実施の形態によれば、前記参照用アナログデジタル変換ユニット(１０)は、前記アナログ入力端子(ＩＮ)に供給される前記アナログ入力電圧を所定のシンボル期間(Ｔ)毎にサンプリングすることによってパルス信号を生成して前記ΣΔアナログデジタル変換器(２２)の入力端子に供給可能な信号ホールド回路(２１、２４、２６)を更に含むことを特徴とする(図３、図８、図１０、図１２参照)。
【００５１】
より好適な実施の形態によれば、前記ナイキストフィルタ(２３)は前記所定のシンボル期間(Ｔ)の時間ゼロのシンボル・タイミングでは振幅波形は所定の大きさとなり、前記所定のシンボル期間(Ｔ)の整数倍の他のシンボル・タイミングでは前記振幅波形は略ゼロとなるようにそのインパルスレスポンスが設定されたことを特徴とする(図７参照)。
【００５２】
他のより好適な実施の形態によれば、前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間(Ｔ)毎にサンプリングすることによって前記所定のシンボル期間(Ｔ)よりも短いパルス幅(１／ｆCLK)を有するインパルス信号を生成するインパルスホールド回路(２１)であることを特徴とする(図３参照)。
【００５３】
更に他のより好適な実施の形態によれば、前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間(Ｔ)毎にサンプリングすることによって前記所定のシンボル期間(Ｔ)と実質的に等しいパルス幅(Ｔ)を有する矩形パルス信号を生成する矩形ホールド回路(２４)であることを特徴とする(図８参照)。
【００５４】
具体的な実施の形態によれば、前記参照用アナログデジタル変換ユニット(１０)は、前記ナイキストフィルタ(２３)の出力端子と前記デジタル補正部(１８)の前記他方の入力端子との間に接続された等価フィルタ(２５)を更に含むことを特徴とする(図８参照)。
【００５５】
また更に他のより好適な実施の形態によれば、前記信号ホールド回路は、前記アナログ入力電圧を前記所定のシンボル期間(Ｔ)毎にサンプリングすることによって前記所定のシンボル期間(Ｔ)よりも短いホールド期間(Ｍ)を有するホールドパルス信号を生成する期間ホールド回路(２６)であることを特徴とする(図１０、図１２参照)。
【００５６】
他の具体的な実施の形態によれば、前記参照用アナログデジタル変換ユニット(１０)は、前記ナイキストフィルタ(２３)の出力端子と前記デジタル補正部(１８)の前記他方の入力端子との間に接続された等価フィルタ(２５)を更に含むことを特徴とする(図１２参照)。
【００５７】
また更に他の具体的な実施の形態によれば、前記参照用アナログデジタル変換ユニット(１０)は、前記ΣΔアナログデジタル変換器(２２)の出力端子と前記ナイキストフィルタ(２３)の入力端子との間に接続された間引きフィルタ(２５)を更に含むことを特徴とする(図１２参照)。
【００５８】
〔２〕本発明の別の観点の代表的な実施の形態は、バックグランドデジタル補正型アナログデジタル変換器として構成されたアナログデジタル変換器の動作方法である。
【００５９】
前記バックグランドデジタル補正型アナログデジタル変換器は、参照用アナログデジタル変換ユニット(１０)とメインアナログデジタル変換ユニット(１３)とデジタル補正部(１８)とを具備する。
【００６０】
前記参照用アナログデジタル変換ユニット(１０)の入力端子と前記メインアナログデジタル変換ユニット(１３)の入力端子とが前記アナログデジタル変換器のアナログ入力端子(ＩＮ)に接続されることによって、前記参照用アナログデジタル変換ユニット(１０)と前記メインアナログデジタル変換ユニット(１３)とは前記アナログ入力端子(ＩＮ)に供給される実質的に同一のアナログ入力電圧に関してアナログデジタル変換動作を実行するものである。
【００６１】
前記メインアナログデジタル変換ユニット(１３)は前記参照用アナログデジタル変換ユニット(１０)よりも高速でアナログデジタル変換動作を実行可能に構成される一方、前記参照用アナログデジタル変換ユニット(１０)は前記メインアナログデジタル変換ユニット(１３)よりも高分解能でアナログデジタル変換動作を実行可能に構成されたものである。
【００６２】
前記メインアナログデジタル変換ユニット(１３)による前記アナログデジタル変換動作によって生成されるメインデジタル出力信号(Ｄ1〜ＤN)は前記デジタル補正部(１８)の一方の入力端子に供給可能とされ、前記参照用アナログデジタル変換ユニット(１０)による前記アナログデジタル変換動作によって生成される参照デジタル出力信号は前記デジタル補正部(１８)の他方の入力端子に供給可能とされる。
【００６３】
前記デジタル補正部(１８)は、前記メインデジタル出力信号(Ｄ1〜ＤN)と前記参照デジタル出力信号に応答して生成する補正処理デジタル出力信号を前記アナログデジタル変換器のデジタル変換出力信号として出力可能に構成されたものである。
【００６４】
前記参照用アナログデジタル変換ユニット(１０)は、前記アナログ入力端子(ＩＮ)に供給される前記アナログ入力電圧に応答可能とされたΣΔアナログデジタル変換器(２２)と、前記ΣΔアナログデジタル変換器(２２)の出力信号に応答可能とされその出力信号が前記参照デジタル出力信号として前記デジタル補正部(１８)の前記他方の入力端子に供給可能とされるナイキストフィルタ(２３)とを含むものである(図３参照)。
【００６５】
前記ナイキストフィルタ(２３)は、前記ΣΔアナログデジタル変換器(２２)の高周波の量子化誤差を抑圧するように動作することを特徴とする(図５参照)。
【００６６】
前記実施の形態によれば、ΣΔ型アナログデジタル変換器をバックグラウンドデジタル補正アナログデジタル変換器の参照用アナログデジタル変換ユニットとして使用する際に、ΣΔ型アナログデジタル変換器の入力アナログ電圧とデジタル出力信号との間の精度を向上することができる。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６７】
［実施の形態１］
《実施の形態１のアナログデジタル変換器の構成》
図３は、本発明の実施の形態１による高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【００６８】
図３に示す本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器は、図１に示した本発明に先立って本発明者等によって検討されたバックグランドデジタル補正型アナログデジタル変換器と同様に、参照用アナログデジタル変換ユニット１０とメインアナログデジタル変換ユニット１３とデジタル補正部１８とから構成されている。
【００６９】
図３に示す参照用アナログデジタル変換ユニット１０とメインアナログデジタル変換ユニット１３とデジタル補正部１８とから構成された本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の動作は、図１と全く同様であるので、その説明は省略する。
【００７０】
《メインアナログデジタル変換ユニットとしての逐次比較型Ａ／Ｄ変換器》
図３には図示されていないが、図１と同様に、メインアナログデジタル変換ユニット１３は、逐次比較型アナログデジタル変換器を構成するために、サンプル・ホールド回路１４とコンパレータ１５と制御部１６と局部デジタルアナログ変換器１７を含むものである。制御部１６は内部に制御レジスタを含み、この制御レジスタは制御部１６の多ビットデジタル出力信号Ｄ1〜ＤNを生成する。また制御部１６の内部の制御レジスタの多ビットデジタル出力信号Ｄ1〜ＤNのデジタル値(制御レジスタの内容)は、例えばバイナリーサーチと呼ばれるサーチアルゴリズムによって更新される。
【００７１】
逐次比較型アナログデジタル変換器のＡ／Ｄ変換の第１ステップでは、制御レジスタの内容はＡ／Ｄ変換の入力ダイナミックレンジの１／２の入力電圧値に対応するデジタル値に設定されるものである。従って、コンパレータ１５の反転入力端子−に供給される局部デジタルアナログ変換器１７の局部アナログ出力電圧は、入力ダイナミックレンジの１／２の入力電圧値に設定される。この状態で、ホールド期間にサンプル・ホールド回路１４からコンパレータ１５の非反転入力端子＋に供給されるアナログ入力電圧と反転入力端子−の局部アナログ出力電圧とが比較される。アナログ入力電圧が局部アナログ出力電圧よりも高い場合には、制御レジスタの内容はＡ／Ｄ変換の入力ダイナミックレンジの３／４の入力電圧値に対応するデジタル値に変更される。一方、アナログ入力電圧が局部アナログ出力電圧よりも低い場合には、制御レジスタの内容はＡ／Ｄ変換の入力ダイナミックレンジの１／４の入力電圧値に対応するデジタル値に変更される。ここでは、一例として、アナログ入力電圧が局部アナログ出力電圧よりも高い場合を想定する。
【００７２】
逐次比較型アナログデジタル変換器のＡ／Ｄ変換の第２ステップで、ホールド期間にサンプル・ホールド回路１４からコンパレータ１５の非反転入力端子＋に供給されるアナログ入力電圧とＡ／Ｄ変換の入力ダイナミックレンジの３／４の入力電圧値に対応する反転入力端子−の局部アナログ出力電圧とが比較される。アナログ入力電圧が局部アナログ出力電圧よりも高い場合には制御レジスタの内容はＡ／Ｄ変換の入力ダイナミックレンジの７／８の入力電圧値に対応するデジタル値に変更され、アナログ入力電圧が局部アナログ出力電圧よりも低い場合には制御レジスタの内容はＡ／Ｄ変換の入力ダイナミックレンジの５／８の入力電圧値に対応するデジタル値に変更される。以上のようにして制御部１６の内部の制御レジスタの内容は逐次比較によってアナログ入力電圧の電圧レベルに追従するので、制御部１６から生成される多ビットデジタル出力信号Ｄ1〜ＤNはアナログ入力電圧の電圧振幅レベルに追従するものである。
【００７３】
《デジタル補正部》
図３には図示されていないが、図１と同様に、図３に示したバックグランドデジタル補正型アナログデジタル変換器に含まれたデジタル補正部１８は、減算器１９と乗算器１１０と定数倍器１１１と積分器１１２とデジタル出力生成部１１３とを含んでいる。図３に示すバックグランドデジタル補正型アナログデジタル変換器に含まれたデジタル補正部１８によるデジタル補正の動作は、図１と全く同様であるので、その説明は省略する。
【００７４】
《参照用アナログデジタル変換ユニットのΣΔＡ／Ｄ変換器》
図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０は、インパルスホールド回路２１とΣΔアナログデジタル変換器２２とナイキストフィルタ２３との従属接続を含んでいる。
【００７５】
参照用アナログデジタル変換ユニット１０のＡ／Ｄ変換器の回路規模と消費電力を削減するために、参照用アナログデジタル変換ユニット１０のＡ／Ｄ変換器としてΣΔアナログデジタル変換器２２が採用されている。その結果、参照用アナログデジタル変換ユニット１０のＡ／Ｄ変換器としてパイプライン型アナログデジタル変換器もしくは逐次比較型アナログデジタル変換器を採用する場合と比較して、ΣΔアナログデジタル変換器２２の採用によって、参照用アナログデジタル変換ユニット１０の回路規模と消費電力とを大幅に削減することが可能となる。
【００７６】
しかし、参照用アナログデジタル変換ユニット１０でのΣΔアナログデジタル変換器２２の採用によって、冒頭で説明したように、ΣΔアナログデジタル変換器２２でのノイズシェーピングによって高周波域に拡散された量子化誤差に起因する信号対量子化誤差比の低下と有効分解能の低下とが問題となる。
【００７７】
この問題を解消するためには、図５のように、周波数帯域０〜１／(２Ｔ)の狭帯域のフィルタにより量子化誤差を十分に抑圧する一方、その結果としてサイドローブの周波数軸上の情報が抑圧されても時間軸上では変換サンプル点の情報を維持できるナイキストフィルタ２３が有効となる。
【００７８】
一方、ナイキストフィルタ２３は一定のシンボル期間Ｔ毎のパルス入力信号の供給を前提としているので、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器において、ΣΔアナログデジタル変換器２２の入力端子にはインパルスホールド回路２１が接続されている。このインパルスホールド回路２１は、アナログ入力端子ＩＮに供給される連続時間のアナログ入力電圧を一定のシンボル期間Ｔ毎にサンプリングすることによってインパルス信号を生成してΣΔアナログデジタル変換器２２の入力端子に供給する。
【００７９】
図４は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたインパルスホールド回路２１とΣΔアナログデジタル変換器２２とナイキストフィルタ２３の動作を更に説明する図である。
【００８０】
図４には示されていないが、ΣΔアナログデジタル変換器２２に供給される周波数ｆCLKのオーバーサンプリングクロック信号が、インパルスホールド回路２１にも供給されている。従って、インパルスホールド回路２１は、アナログ入力端子ＩＮに供給される連続時間のアナログ入力電圧を一定のシンボル期間Ｔ毎にサンプリングすることによってインパルス信号を生成して、ΣΔアナログデジタル変換器２２の入力端子に供給する。インパルス信号のサンプリング周期であるシンボル期間Ｔは期間１／ｆCLKの整数倍に設定可能であり、インパルス信号のホールド期間(パルス幅)は期間１／ｆCLKに設定される。尚、この時には、１／Ｔが参照用アナログデジタル変換ユニット１０としての実効的な変換レートになる。
【００８１】
図４に示すように、ΣΔアナログデジタル変換器２２は減算器２２１と加算器２２２と遅延器２２３と量子化器２２４とＤ／Ａ変換器２２５とを含んでいる。
【００８２】
減算器２２１の一方の入力端子にはインパルスホールド回路２１から生成されるアナログインパルス信号が供給され、減算器２２１の他方の入力端子にＤ／Ａ変換器２２５から生成されるアナログ遅延負帰還信号が供給され、減算器２２１はアナログ入力信号の微分演算(Δ)を実行する。加算器２２２と遅延器２２３とは、減算器２２１のアナログ微分出力信号のアナログ積分演算(Σ)を実行する。１ビットの量子化器２２４は、加算器２２２と遅延器２２３のアナログ積分出力信号を１ビットのデジタル信号に変換する。１ビットのデジタル信号のパルス密度は、ΣΔアナログデジタル変換器２２の入力電圧レベルに依存する。
【００８３】
図４に示すように、ナイキストフィルタ２３は、一定のシンボル期間Ｔ毎にΣΔアナログデジタル変換器２２の出力端子から生成される１ビットのデジタル信号に応答することによって、デジタルフィルタ出力信号ＯＵＴを生成するものである。
【００８４】
図７は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたナイキストフィルタ２３のインパルスレスポンスを示す図である。
【００８５】
図７に示すように、インパルスホールド回路２１により生成されるインパルス信号のホールド期間(パルス幅)１／ｆCLKの整数倍に設定に設定されたシンボル期間Ｔの時間ゼロのシンボル・タイミングで波形振幅は最大値１となり、シンボル期間Ｔの整数倍(−４Ｔ〜−Ｔ、Ｔ〜４Ｔ)の他のシンボル・タイミングでは波形振幅はゼロとなる。一方、ΣΔアナログデジタル変換器２２の１ビットのデジタル出力信号は、実質的には、その入力であるインパルスホールドされたアナログ信号とノイズシェーピングされた高周波量子化誤差の和である。その結果、図７に示したインパルスレスポンス特性を有する図４のナイキストフィルタ２３は、１ビットのデジタル出力信号中に実質含まれるインパルスホールドされたアナログ信号に対して、シンボル間干渉を起こさず、つまり、ホールドされた値を変化させずにそのまま通過させることができる。
【００８６】
一方、１ビットのデジタル出力信号中に含まれる量子化誤差に対してナイキストフィルタ２３は、１／２Ｔの狭帯域の低域通過フィルタとして、十分に抑圧できる。図７に示すように、ナイキストフィルタ２３のロールオフファクタαは０≦α≦１の値とされることが可能であり、α＝０の場合はインパルスレスポンスのリンキングは最大となり、α＝１の場合はインパルスレスポンスのリンキングは最小となる。
【００８７】
図６は、図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたナイキストフィルタ２３の帯域制限のための周波数特性を示す図である。
【００８８】
図６に示すように、シンボル期間Ｔの時間ゼロのシンボル・タイミングに対応するゼロ周波数ではナイキストフィルタ２３のゲインは最大値１となり、シンボル期間Ｔの２倍に対応する周波数±１／２Ｔにおいてナイキストフィルタ２３のゲインは半分の０．５となり、シンボル期間Ｔの１倍に対応する周波数±１／Ｔにおいてナイキストフィルタ２３のゲインは略ゼロとなる。尚、図６に示すように、α＝０の場合は、特性周波数±１／２Ｔで振幅が急峻に変化するブリックウォールフィルタとなり、α＝０．５またはα＝１．０の場合には、特性周波数を境界にして振幅が穏やかに変化するものである。
【００８９】
尚、また、後述する図１２と図１３で説明するように、図３と図４に示したナイキストフィルタ２３は、ＦＩＲデジタルフィルタによって実現されることが可能である。尚、ＦＩＲは、Infinite Impulse Responseの略である。更にナイキストフィルタ２３のロールオフファクタαの値が大きいほど、ナイキストフィルタ２３を実現するＦＩＲデジタルフィルタで必要とされる接続タップ数を低減でき、ナイキストフィルタ２３の回路規模と消費電力とを削減することが可能となる。また、αの値が小さいほど狭帯域となるため量子化誤差をより抑圧できる。ナイキストフィルタ２３のシンボル間干渉の低減の効果はαによらず有効である。尚、ΣΔアナログデジタル変換器２２の量子化器２２４としては、１ビット以外でも本発明は有効である。
【００９０】
［実施の形態２］
《実施の形態２のアナログデジタル変換器の構成》
図８は、本発明の実施の形態２による高分解能と高サンプル・レートとを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示すである。
【００９１】
図８に示す本発明の実施の形態２によるバックグランドデジタル補正型アナログデジタル変換器が図３に示した本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器と相違するのは、図３のインパルスホールド回路２１が図８の矩形ホールド回路２４に置換され、ナイキストフィルタ２３の出力とデジタル補正部１８の入力との間に等価フィルタ２５が追加されていることである。また図８に示す本発明の実施の形態２によるバックグランドデジタル補正型アナログデジタル変換器のその他の構成は、図３に示した本発明の実施の形態１と同一であり、その説明は省略する。
【００９２】
図９は、図８に示した本発明の実施の形態２によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれた矩形ホールド回路２４とΣΔアナログデジタル変換器２２とナイキストフィルタ２３と等価フィルタ２５の動作を更に説明する図である。
【００９３】
図９には示されていないが、ΣΔアナログデジタル変換器２２に供給される周波数ｆCLKのオーバーサンプリングクロック信号が、矩形ホールド回路２４にも供給されている。従って、矩形ホールド回路２４は、アナログ入力端子ＩＮに供給される連続時間のアナログ入力電圧を一定のシンボル期間Ｔ毎にサンプリングすることによって矩形ホールド信号を生成して、ΣΔアナログデジタル変換器２２の入力端子に供給する。矩形ホールド信号のサンプリング周期であるシンボル期間Ｔは期間１／ｆCLKの整数倍に設定可能であり、矩形ホールド信号のホールド期間(パルス幅)はシンボル期間Ｔ(期間１／ｆCLKの整数倍)に設定される。
【００９４】
図９に示した参照用アナログデジタル変換ユニット１０のΣΔアナログデジタル変換器２２は、図４と全く同様に減算器２２１と加算器２２２と遅延器２２３と量子化器２２４とＤ／Ａ変換器２２５を含み、図４と全く同様に動作するので、その説明は省略する。
【００９５】
図９に示した参照用アナログデジタル変換ユニット１０のナイキストフィルタ２３は、図４と図５と図６と図７で説明したナイキストフィルタ２３と全く同様に構成され全く同様に動作するので、その説明は省略する。
【００９６】
図９に示した参照用アナログデジタル変換ユニット１０の等価フィルタ２５は、図３に示した参照用アナログデジタル変換ユニット１０の第１段回路が図３のインパルスホールド回路２１から図８の矩形ホールド回路２４に置換されたにもかかわらず、図３のナイキストフィルタ２３のデジタルフィルタ出力信号ＯＵＴと全く同一のデジタルフィルタ出力信号ＯＵＴを生成するために、図８に示したようにナイキストフィルタ２３の出力とデジタル補正部１８の入力との間に接続されたものである。すなわち、等価フィルタ２５の周波数特性は、インパルス矩形変換の周波数特性の逆数、つまりｓｉｎ(πｆ／ｆＣＬＫ)／ｓｉｎ(πｆＴ)に選択される。従って、等価フィルタ２５の出力端子のデジタルフィルタ出力信号ＯＵＴは、実施の形態１と同様にシンボル間干渉が低減されるものである。
【００９７】
更に、図８と図９のナイキストフィルタ２３の周波数特性と等価フィルタ２５の周波数特性との積の周波数特性は、やはり周波数帯域０〜１／２Ｔ程度の狭帯域であるため、量子化誤差を十分抑圧するものである。その結果、ΣΔアナログデジタル変換器２２と等価フィルタ２５とによって、ノイズシェーピングされて高周波領域に拡散された量子化誤差が等価フィルタ２５のデジタルフィルタ出力信号ＯＵＴで十分抑圧されて、バックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０の有効分解能の低下を解消することが可能となる。また、後述する図１２と図１３で説明するように、図８と図９とに示したナイキストフィルタ２３と等価フィルタ２５とはＦＩＲデジタルフィルタによって実現されることが可能である。尚、この両者のフィルタは、両者の積の周波数特性を持つ一つのＦＩＲデジタルフィルタで実現されることも可能である。
【００９８】
［実施の形態３］
《実施の形態３のアナログデジタル変換器の構成》
図１０は、本発明の実施の形態３による高分解能と高サンプル・レートを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示す図である。
【００９９】
図１０に示す本発明の実施の形態３によるバックグランドデジタル補正型アナログデジタル変換器が図３に示す本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器と相違するのは、図３のインパルスホールド回路２１が図１０のＭ期間ホールド回路２６に置換され、ナイキストフィルタ２３の出力とデジタル補正部１８の入力との間に等価フィルタ２５が追加されていることである。また図１０に示す本発明の実施の形態２によるバックグランドデジタル補正型アナログデジタル変換器のその他の構成は、図３に示した本発明の実施の形態１と同一であり、その説明は省略する。
【０１００】
図１１は、図１０に示した本発明の実施の形態３によるバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０に含まれたＭ期間ホールド回路２６とΣΔアナログデジタル変換器２２とナイキストフィルタ２３と等価フィルタ２５の動作を更に説明する図である。
【０１０１】
図１０で示されていないが、ΣΔアナログデジタル変換器２２に供給される周波数ｆCLKのオーバーサンプリングクロック信号が、Ｍ期間ホールド回路２６にも供給されている。従って、Ｍ期間ホールド回路２６は、アナログ入力端子ＩＮに供給される連続時間のアナログ入力電圧を一定のシンボル期間Ｔ毎にサンプリングすることによってＭ期間ホールド信号を生成して、ΣΔアナログデジタル変換器２２の入力端子に供給する。Ｍ期間ホールド信号のサンプリング周期であるシンボル期間Ｔは期間１／ｆCLKの整数倍に設定可能であり、Ｍ期間ホールド信号のホールド期間(パルス幅)は期間１／ｆCLKのＭ倍に設定されている。尚、Ｍは、奇数または偶数の整数である。
【０１０２】
図１１に示した参照用アナログデジタル変換ユニット１０のΣΔアナログデジタル変換器２２は、図４と全く同様に減算器２２１と加算器２２２と遅延器２２３と量子化器２２４とＤ／Ａ変換器２２５とを含み、図４と全く同様に動作するので、その説明は省略する。
【０１０３】
図１１に示した参照用アナログデジタル変換ユニット１０のナイキストフィルタ２３は、図４と図５と図６と図７で説明したナイキストフィルタ２３と全く同様に構成され全く同様に動作するので、その説明は省略する。
【０１０４】
図１１に示した参照用アナログデジタル変換ユニット１０の等価フィルタ２５は、図３の参照用アナログデジタル変換ユニット１０の第１段回路が図３のインパルスホールド回路２１から図１０のＭ期間ホールド回路２６に置換されたにもかかわらず、図３のナイキストフィルタ２３のデジタルフィルタ出力信号ＯＵＴと全く同一のデジタルフィルタ出力信号ＯＵＴを生成するために、図１０に示すようにナイキストフィルタ２３の出力とデジタル補正部１８の入力との間に接続されたものである。すなわち、等価フィルタ２５の周波数特性は、インパルス矩形変換の周波数特性の逆数、つまりｓｉｎ(πｆ／ｆＣＬＫ)／ｓｉｎ(πｆＴ)に選択される。従って、等価フィルタ２５の出力端子からのデジタルフィルタ出力信号ＯＵＴは、実施の形態１と同様にシンボル間干渉が低減されるものである。
【０１０５】
更に、図１０と図１１のナイキストフィルタ２３の周波数特性と等価フィルタ２５の周波数特性との積の周波数特性は、やはり周波数帯域０〜１／２Ｔ程度の狭帯域であるため、量子化誤差を十分抑圧するものである。その結果、ΣΔアナログデジタル変換器２２と等価フィルタ２５とによって、ノイズシェーピングされて高周波領域に拡散された量子化誤差が等価フィルタ２５のデジタルフィルタ出力信号ＯＵＴで十分抑圧され、バックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０の有効分解能の低下を解消することが可能となる。また、後述する図１２と図１３とで説明するように、図１０と図１１に示したナイキストフィルタ２３と等価フィルタ２５とは、ＦＩＲデジタルフィルタによって実現されることが可能である。尚、この両者のフィルタは、両者の積の周波数特性を持つ一つのＦＩＲデジタルフィルタで実現されることも可能である。
【０１０６】
［実施の形態４］
《実施の形態４のアナログデジタル変換器の構成》
図１２は、本発明の実施の形態４による高分解能と高サンプル・レートを両立することが可能なアナログデジタル変換器としてのバックグランドデジタル補正型アナログデジタル変換器の構成を示す図である。
【０１０７】
図１２の本発明の実施の形態４によるバックグランドデジタル補正型アナログデジタル変換器が図１０に示した本発明の実施の形態３によるバックグランドデジタル補正型アナログデジタル変換器と相違するのは、ΣΔアナログデジタル変換器２２との出力とナイキストフィルタ２３の入力との間に間引きフィルタ２７が追加されていることである。また図１２に示す本発明の実施の形態４によるバックグランドデジタル補正型アナログデジタル変換器のその他の構成は、図１２に示した本発明の実施の形態３と同一であり、その説明は省略する。
【０１０８】
図１２に示すバックグランドデジタル補正型アナログデジタル変換器の参照用アナログデジタル変換ユニット１０では、ΣΔアナログデジタル変換器２２に供給されるオーバーサンプリングクロック信号の周波数ｆCLKと比較するとナイキストフィルタ２３と等価フィルタ２５とから構成されるデジタルフィルタの信号帯域の周波数は低くなっている。オーバーサンプリングクロック信号の高周波数ｆCLKと低周波数の信号帯域の比が大きいほど、ナイキストフィルタ２３と等価フィルタ２５とで構成されるデジタルフィルタを実現するＦＩＲフィルタで必要な接続タップ数が大きくなり、回路規模と消費電力とが増大する。
【０１０９】
上記非特許文献４等に記載されているように、ΣΔアナログデジタル変換器の出力にデシメーションフィルタと呼ばれる間引きフィルタが接続されることによって、オーバーサンプリングクロック信号の高周波数ｆCLKから、より低周波数へ周波数変換が実行される。
【０１１０】
図１２に示した参照用アナログデジタル変換ユニット１０でも、上記非特許文献４等に記載されたデシメーションフィルタと同様な間引きフィルタ２７が、ΣΔアナログデジタル変換器２２の出力とナイキストフィルタ２３の入力との間に接続されている。従って、間引きフィルタ２７が間引き信号処理により周波数変換を実行するので、図１２に示す参照用アナログデジタル変換ユニット１０ではナイキストフィルタ２３と等価フィルタ２５で構成されるデジタルフィルタを実現するＦＩＲフィルタで必要な接続タップ数を削減できて、回路規模と消費電力とを削減することが可能となる。尚、間引きフィルタ２７の追加による周波数特性への影響は、等価フィルタ２５の周波数特性を適宜変更することによって相殺もしくは補償されることが可能となる。
【０１１１】
図１３は、図１２に示す参照用アナログデジタル変換ユニット１０に含まれる間引きフィルタ２７とナイキストフィルタ２３と等価フィルタ２５の構成を示す図である。
【０１１２】
図１３に示すように、間引きフィルタ２７は、複数の遅延器と複数の加算器で構成されたフィードバック型積分器２１７と、間引きのためのダウンサンプラー２７２と、複数の遅延器と複数の減算器で構成されたフィードフォワード型微分器２１７を含んでいる。この間引きフィルタ２７は、ダウンサンプリング処理によるデシメーション処理を実行するＣＩＣフィルタと呼ばれるものである。尚、ＣＩＣは、Cascaded Integrated Combの略である。
【０１１３】
更に図１３に示すように、ナイキストフィルタ２３と等価フィルタ２５の各フィルタは、複数の遅延器と複数の乗算器と加算器とを含むことで、積和演算を実行可能なＦＩＲフィルタで構成されている。
【０１１４】
［実施の形態５］
《実施の形態５のアナログデジタル変換器の構成》
図１４は、上述した本発明の実施の形態１乃至実施の形態４の全ての形態のバックグランドデジタル補正型アナログデジタル変換器のメインアナログデジタル変換ユニット１３として使用が可能なパイプライン型アナログデジタル変換器の構成を示す図である。
【０１１５】
図１４に示すように、メインアナログデジタル変換ユニット１３として使用が可能なパイプライン型アナログデジタル変換器は、複数の単位回路３０、３１…３Ｎと、遅延制御・データ出力部３Ｍとを含んでいる。
【０１１６】
図１４の上部に示したように複数の単位回路３０、３１…３Ｎの各単位回路は、サンプル・ホールド回路３１１と、Ａ／Ｄ変換器３１２と、Ｄ／Ａ変換器３１３と、減算器３１４と、増幅器３１５を含んでいる。各単位回路の入力端子３１６に供給されるアナログ入力信号はサンプル・ホールド回路３１１の入力端子に供給され、サンプル・ホールド回路３１１の出力端子のホールドアナログ出力信号はＡ／Ｄ変換器３１２によって基準電圧Ｖrefと比較され、Ａ／Ｄ変換器３１２からデジタル出力信号３１７が生成される。
【０１１７】
サンプル・ホールド回路３１１からのホールドアナログ出力信号は減算器３１４の一方の入力端子に供給される一方、Ａ／Ｄ変換器３１２からのデジタル出力信号３１７はＤ／Ａ変換器３１３によりアナログ出力信号に変換され、Ｄ／Ａ変換器３１３のアナログ出力信号は減算器３１４の他方の入力端子に供給される。減算器３１４の出力の差分信号はゲインが２に設定された増幅器３１５によって増幅され、増幅器３１５の出力から生成される残差信号３１８が次段の単位回路の入力端子３１６に供給される。
【０１１８】
従って、バックグランドデジタル補正型アナログデジタル変換器のアナログ入力端子ＩＮのアナログ入力電圧は初段の単位回路３０の入力端子３１６に供給されて、初段の単位回路３０のデジタル出力信号３１７はＭＳＢ(最上位ビット)のデジタル信号として遅延制御・データ出力部３Ｍの第１入力端子に供給される。初段の単位回路３０の残差信号３１８は第２段の単位回路３１の入力端子３１６に供給され、第２段の単位回路３０のデジタル出力信号３１７は２ビット目のデジタル信号として遅延制御・データ出力部３Ｍの第２入力端子に供給される。以下、同様にしてＮ−１段の単位回路３(Ｎ−１)の残差信号３１８は第Ｎ段の単位回路３Ｎの入力端子３１６に供給されて、第Ｎ段の単位回路３Ｎのデジタル出力信号３１７はＬＳＢ(最下位ビット)のデジタル信号として遅延制御・データ出力部３Ｍの第Ｎ入力端子に供給される。
【０１１９】
遅延制御・データ出力部３Ｍは第１入力端子から第Ｎ入力端子に供給される複数の入力信号の遅延時間の相違を調整して、タイミングが一致した多ビットデジタル出力信号Ｄ1〜ＤNを生成してデジタル補正部１８に供給するものである。
【０１２０】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２１】
例えば、図３に示す本発明の実施の形態１によるバックグランドデジタル補正型アナログデジタル変換器のメインアナログデジタル変換ユニット１３としての逐次比較型アナログデジタル変換器における制御部１６の内部の制御レジスタの多ビットデジタル出力信号Ｄ1〜ＤNのデジタル値のサーチ・アルゴリズムはバイナリーサーチに限定されるものではなく、非バイナリーサーチ等のその他のサーチ・アルゴリズムを使用することが可能であることは言うまでもない。
【０１２２】
更に、図１２を使用して説明した本発明の実施の形態４によるΣΔアナログデジタル変換器２２との出力とナイキストフィルタ２３の入力との間に間引きフィルタ２７は、図３の本発明の実施の形態１と図８の本発明の実施の形態２と図１０の本発明の実施の形態３とでも、同様に採用可能なものである。
【符号の説明】
【０１２３】
１０…参照用アナログデジタル変換ユニット
１１…低速サンプル・ホールド回路
１２…参照用アナログデジタル変換器
１３…メインアナログデジタル変換ユニット
１４…サンプル・ホールド回路
１６…制御部
１８…デジタル補正部
１９…減算器
１１０…乗算器
１１１…定数倍器
１１２…積分器
１１３…デジタル出力生成部
２１…インパルスホールド回路
２２…ΣΔアナログデジタル変換器
２３…ナイキストフィルタ
２２１…減算器
２２２…加算器
２２３…遅延器
２２４…量子化器
２２５…Ｄ／Ａ変換器
２４…矩形ホールド回路
２５…等価フィルタ
２６…Ｍ期間ホールド回路
２７…間引きフィルタ
【図１】
2011234154.tif 000003
【図２】
2011234154.tif 000004
【図３】
2011234154.tif 000005
【図４】
2011234154.tif 000006
【図５】
2011234154.tif 000007
【図６】
2011234154.tif 000008
【図７】
2011234154.tif 000009
【図８】
2011234154.tif 000010
【図９】
2011234154.tif 000011
【図１０】
2011234154.tif 000012
【図１１】
2011234154.tif 000013
【図１２】
2011234154.tif 000014
【図１３】
2011234154.tif 000015
【図１４】
2011234154.tif 000016