(57)【要約】【課題】低コストでＳ／Ｎ比を向上させる検出装置、物理量測定装置及び電子機器等を提供する。【解決手段】発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号を検出する検出装置は、前記駆動振動及び前記物理量に対応した信号を増幅する増幅回路と、発振ループ内の発振信号に同期して増幅回路の増幅信号を検波する同期検波回路と、同期検波回路の出力インピーダンスを変換するインピーダンス変換回路と、インピーダンス変換回路の出力信号が供給され、第１の検出信号及び第２の検出信号を出力する第１のＬＰＦ及び第２のＬＰＦとを含み、第１のＬＰＦ及び第２のＬＰＦの各々は、スイッチトキャパシターフィルター回路により構成され、第１のＬＰＦのゲインと第２のＬＰＦのゲインとが異なる。【選択図】図２
2011058990.tif 000002
【特許請求の範囲】
【請求項１】
発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号を検出する検出装置であって、
前記駆動振動及び前記物理量に対応した信号を増幅する増幅回路と、
前記発振ループ内の発振信号に同期して前記増幅回路の増幅信号を検波する同期検波回路と、
前記同期検波回路の出力インピーダンスを変換するインピーダンス変換回路と、
前記インピーダンス変換回路の出力信号が供給され、第１の検出信号を出力する第１の低域通過型フィルターと、
前記インピーダンス変換回路の前記出力信号が供給され、第２の検出信号を出力する第２の低域通過型フィルターとを含み、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、スイッチトキャパシターフィルター回路により構成され、
前記第１の低域通過型フィルターのゲインと前記第２の低域通過型フィルターのゲインとが異なることを特徴とする検出装置。
【請求項２】
請求項１において、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、
第１のオペアンプを有するスイッチトキャパシター回路で構成された第１の積分器と、
第２のオペアンプを有するスイッチトキャパシター回路で構成され、前記第１の積分器の出力に接続される第２の積分器と、
前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入される第３の帰還キャパシターを有する帰還キャパシター回路と、
前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、
前記第１の積分器は、
前記インピーダンス変換回路の出力と前記第１のオペアンプの仮想接地端との間に接続される第１の入力キャパシター回路と、
前記第１のオペアンプの出力と前記第１のオペアンプの仮想接地端との間に接続される第１の帰還キャパシターとを含み、前記インピーダンス変換回路の出力と前記第１のオペアンプの仮想接地端との間の電圧差と、前記第１の積分器の複数のキャパシターにより蓄積された電荷の一部を前記第１のオペアンプの仮想接地端にスイッチを介して入力し、前記第１の帰還キャパシターによって前記第１のオペアンプの出力電位を変化させ、
前記第２の積分器は、
前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される第２の入力キャパシター回路と、
前記第２のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される第２の帰還キャパシターとを含み、前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間の電圧差と、前記第２の積分器の複数のキャパシターにより蓄積された電荷の一部を前記第２のオペアンプの仮想接地端にスイッチを介して入力し、前記第２の帰還キャパシターによって前記第２のオペアンプの出力電位を変化させることを特徴とする検出装置。
【請求項３】
請求項１において、
第１の入力キャパシターと、前記第１の入力キャパシターと同じ容量値に設定される第２の入力キャパシターとを有し、前記インピーダンス変換回路の出力信号が供給される第１の入力キャパシター回路と、
前記第１の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第１のオペアンプと、
前記第１のオペアンプの仮想接地端と出力との間に挿入された第１の帰還キャパシターとを含む第１の積分器と、
第３の入力キャパシターと、前記第３の入力キャパシターと同じ容量値に設定される第４の入力キャパシターとを有し、前記第１のオペアンプの出力に接続される第２の入力キャパシター回路と、
前記第２の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第２のオペアンプと、
前記第２のオペアンプの仮想接地端と出力との間に挿入された第２の帰還キャパシターとを含む第２の積分器と、
前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入可能に構成される第３の帰還キャパシターを有する帰還キャパシター回路と、
前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、
前記第１の入力キャパシター回路は、
第１のクロックに同期して、前記第１のクロックと逆相の第２のクロックに同期して前記第２の入力キャパシターに充電された電荷を前記第１の入力キャパシターに転送し、前記第２のクロックに同期して、前記第１の入力キャパシターに充電された電荷を前記第１の帰還キャパシターに転送し、
前記第２の入力キャパシター回路は、
前記第２のクロックに同期して、前記第１のクロックに同期して第４の入力キャパシターに充電された電荷を前記第３の入力キャパシターに転送し、前記第１のクロックに同期して、前記第３の入力キャパシターに充電された電荷を前記第２の帰還キャパシターに転送し、
前記帰還キャパシター回路は、
前記第１のクロックに同期して前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入され、前記第２のクロックに同期して前記第３の帰還キャパシターに充電された電荷を放電することを特徴とする検出装置。
【請求項４】
請求項３において、
前記第１の入力キャパシター回路は、
前記インピーダンス変換回路の出力信号が供給される信号入力ノードと前記第１の入力キャパシターの一端との間に挿入される第１のスイッチと、
前記第１の入力キャパシターの一端と基準電位との間に挿入される第２のスイッチと、
前記信号入力ノードと前記第２の入力キャパシターの一端との間に挿入される第３のスイッチと、
前記第２の入力キャパシターの一端と基準電位との間に挿入される第４のスイッチと、
前記第２の入力キャパシターの他端と基準電位との間に挿入される第５のスイッチと、
前記第２の入力キャパシターの他端と前記第１の入力キャパシターの他端との間に挿入される第６のスイッチと、
前記第１の入力キャパシターの他端と前記第１のオペアンプの仮想接地端との間に挿入される第７のスイッチとを有し、
前記第２の入力キャパシター回路は、
前記第１のオペアンプの出力が供給される接続ノードと前記第３の入力キャパシターの一端との間に挿入される第８のスイッチと、
前記第３の入力キャパシターの一端と基準電位との間に挿入される第９のスイッチと、
前記接続ノードと前記第４の入力キャパシターの一端との間に挿入される第１０のスイッチと、
前記第４の入力キャパシターの一端と基準電位との間に挿入される第１１のスイッチと、
前記第４の入力キャパシターの他端と基準電位との間に挿入される第１２のスイッチと、
前記第４の入力キャパシターの他端と前記第３の入力キャパシターの他端との間に挿入される第１３のスイッチと、
前記第３の入力キャパシターの他端と前記第２のオペアンプの仮想接地端との間に挿入される第１４のスイッチとを有し、
前記帰還キャパシター回路は、
前記第１のオペアンプの仮想接地端と前記第３の帰還キャパシターの一端との間に挿入される第１５のスイッチと、
前記第３の帰還キャパシターの一端と基準電位との間に挿入される第１６のスイッチと、
前記第３の帰還キャパシターの他端と基準電位との間に挿入される第１７のスイッチと、
前記第３の帰還キャパシターの他端と前記第２のオペアンプの出力との間に挿入される第１８のスイッチとを有することを特徴とする検出装置。
【請求項５】
請求項４において、
前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチ、前記第１２のスイッチ、前記第１４のスイッチ、前記第１５のスイッチ、及び前記第１８のスイッチの各々は、前記第１のクロックによってスイッチ制御され、
前記第２のスイッチ、前記第３のスイッチ、前記第５のスイッチ、前記第７のスイッチ、前記第８のスイッチ、前記第１１のスイッチ、前記第１３のスイッチ、前記第１６のスイッチ、及び前記第１７のスイッチの各々は、前記第２のクロックによってスイッチ制御されることを特徴とする検出装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記第３の入力キャパシター、前記第４の入力キャパシター、及び前記第３の帰還キャパシターの形状及び面積は同一に設定され、且つ、前記第３の入力キャパシター、前記第４の入力キャパシター、及び前記第３の帰還キャパシターは共通の製造工程により製造されることを特徴とする検出装置。
【請求項７】
請求項３乃至６のいずれかにおいて、
前記第１の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と前記第３の帰還キャパシターの容量値との比を、前記第２の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と前記第３の帰還キャパシターの容量値との比と異ならせることを特徴とする検出装置。
【請求項８】
請求項７において、
前記第１の低域通過型フィルターにおける前記第３の帰還キャパシターの容量値は前記第２の低域通過型フィルターにおける前記第３の帰還キャパシターの容量値と同一に設定され、
前記第１の低域通過型フィルターにおける前記第１の入力キャパシターの容量値が、
前記第２の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と異なることを特徴とする検出装置。
【請求項９】
請求項８において、
前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターは、
各低域通過型フィルターにおける前記第１の入力キャパシター及び前記第２の入力キャパシターの容量値を除いて、各低域通過型フィルターを構成する素子の形状及び面積は同一に設定されることを特徴とする検出装置。
【請求項１０】
請求項３乃至９のいずれかにおいて、
前記第１のクロック及び前記第２のクロックの周波数をＴ、前記第１の低域通過型フィルターのＱ値をＱ、前記第３の帰還キャパシターの容量値を「１」、ωをｓ平面におけるカットオフ周波数とすると、前記第１の帰還キャパシターの容量値Ｄと前記第２の帰還キャパシターの容量値Ｂは、次式の関係にあることを特徴とする検出装置。
【数２１】
2011058990.tif 000023
【請求項１１】
請求項３乃至１０のいずれかにおいて、
前記第１の低域通過型フィルターにおける前記第１のクロック及び前記第２のクロックの各々は、前記第２の低域通過型フィルターにおける前記第１のクロック及び前記第２のクロックの各々と同相で、且つ、同一周波数であることを特徴とする検出装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記物理量は、角速度であることを特徴とする検出装置。
【請求項１３】
前記振動子と発振ループを形成し、該振動子に駆動振動を励振する駆動回路と、
請求項１乃至１２のいずれか記載の検出装置とを含み、
前記駆動回路が、
前記検出装置に対して、前記発振信号を２値化した参照信号を出力し、
前記同期検波回路が、
前記参照信号に同期して前記増幅信号を検波することを特徴とする物理量測定装置。
【請求項１４】
請求項１乃至１２のいずれか記載の検出装置を含むことを特徴とする電子機器。
【請求項１５】
請求項１３記載の物理量測定装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置、物理量測定装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、角速度等の物理量を測定するセンサー回路は、車両や電子機器等に搭載され、車両運動や手振れ等による振動の検出に用いられている。近年では、このセンサー回路の用途が広まる一方であり、例えば、センサー回路から複数の出力を行って、用途に応じて各出力を用いて物理量の測定を行う場合がある。
【０００３】
このような複数の出力を行うセンサー回路については、種々提案されている。例えば特許文献１には、互いに極性が異なる検出信号を検出する２つの検出手段を備え、検出信号を監視することで故障、劣化による感度変化を検出して信頼性を向上させる角速度センサーが開示されている。また特許文献２には、第１ＧＡＩＮ回路と、該第１ＧＡＩＮ回路の出力を増幅し、加速度検出時と自己診断時とで増幅率が変更可能な第２ＧＡＩＮ回路とを備えて、第１ＧＡＩＮ回路の出力と第２ＧＡＩＮ回路の出力の双方を同時に自己診断できるようにした容量式物理量センサーが開示されている。また特許文献３には、増幅度の異なる第１増幅手段及び第２増幅手段を備え、第２増幅手段の出力により第１増幅手段のオフセットを除去するようにした振動検出装置が開示されている。また特許文献４には、センサーの出力の振幅に応じて増幅度を切り替え、Ａ／Ｄ変換手段の分解能を実質的に変化させるディジタル式フィードバック制御装置が開示されている。更に、特許文献５には、２つの検出用圧電素子の信号をそれぞれスイッチトキャパシター回路で増幅し、演算増幅器の仮想接地端と出力との間に接続されたキャパシターと入力キャパシターの容量比を可変にした車両運動検出装置が開示されている。更にまた、非特許文献１には、スイッチトキャパシター回路で構成され、素子値の広がりを抑えた２次のスイッチトキャパシターフィルターが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−８８５７８号公報
【特許文献２】特開２００６−２９２４６９号公報
【特許文献３】特開２００２−２６７４５２号公報
【特許文献４】特開平１１−２８２５０２号公報
【特許文献５】特開平７−２１８２７０２号公報
【非特許文献】
【０００５】
【非特許文献１】電子情報通信学会技術研究報告ＣＡＳ８９−１６３／／ＣＳ８９−１２３／／ＤＳＰ８９−６２『素子値の広がりを抑えた２次ＳＣＦ』石川、安斎、藤井
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、センサー回路の用途によっては、広い検出範囲と高感度とを両立させるものが求められる。この場合、センサー回路の１出力を分岐させて、一方の感度を上げるように構成することが考えられる。しかしながら、一般的には回路を付加する必要があり、ノイズが増えてしまい、Ｓ／Ｎ比を向上させることはできない。従って、外付け回路を設けることなく、センサー回路から、例えば２出力を互いに異なる感度で出力させることで、低コストで、センサー回路の検出範囲（ダイナミックレンジ）を異ならせることが望ましい。
【０００７】
しかしながら、特許文献１〜特許文献４では、スイッチトキャパシター回路ではなく抵抗素子を用いて信号を増幅するため、単純にゲインを変更しても消費電力が増大してしまう。また、特許文献５ではゲインを調整できるものの検出信号をサンプルホールドしているに過ぎないため、特許文献１〜特許文献５では、ノイズをそのまま増幅してしまう。従って、高感度の出力を得たいにもかかわらず、ノイズも増幅されてしまい高感度な出力が得られないという問題がある。また、特許文献１〜特許文献５では、各出力を増幅する演算増幅器のオフセット電圧差が生じ、例えば静止状態であっても両出力が異なってしまい、後段の信号処理が煩雑となり、使い勝手が悪くなるという問題がある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、複数種類の感度で出力する場合に、低コストでＳ／Ｎ比を向上させる検出装置、物理量測定装置及び電子機器等を提供することができるようになる。
【課題を解決するための手段】
【０００９】
（１）本発明の一態様は、発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号を検出する検出装置は、前記駆動振動及び前記物理量に対応した信号を増幅する増幅回路と、前記発振ループ内の発振信号に同期して前記増幅回路の増幅信号を検波する同期検波回路と、前記同期検波回路の出力インピーダンスを変換するインピーダンス変換回路と、前記インピーダンス変換回路の出力信号が供給され、第１の検出信号を出力する第１の低域通過型フィルターと、前記インピーダンス変換回路の前記出力信号が供給され、第２の検出信号を出力する第２の低域通過型フィルターとを含み、前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、スイッチトキャパシターフィルター回路により構成され、前記第１の低域通過型フィルターのゲインと前記第２の低域通過型フィルターのゲインとが異なる。
【００１０】
本態様によれば、キャパシターの容量の相対値で特性を精度良く決めることができるので、複数種類の感度で出力する場合に、それぞれ検出範囲と検出感度とを異ならせ、低コストで、オフセット電圧差を小さくし、且つＳ／Ｎ比を向上させた、集積化に好適な検出装置を提供できるようになる。
【００１１】
（２）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、第１のオペアンプを有するスイッチトキャパシター回路で構成された第１の積分器と、第２のオペアンプを有するスイッチトキャパシター回路で構成され、前記第１の積分器の出力に接続される第２の積分器と、前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入される第３の帰還キャパシターを有する帰還キャパシター回路と、前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、前記第１の積分器は、前記インピーダンス変換回路の出力と前記第１のオペアンプの仮想接地端との間に接続される第１の入力キャパシター回路と、前記第１のオペアンプの出力と前記第１のオペアンプの仮想接地端との間に接続される第１の帰還キャパシターとを含み、前記インピーダンス変換回路の出力と前記第１のオペアンプの仮想接地端との間の電圧差と、前記第１の積分器の複数のキャパシターにより蓄積された電荷の一部を前記第１のオペアンプの仮想接地端にスイッチを介して入力し、前記第１の帰還キャパシターによって前記第１のオペアンプの出力電位を変化させ、前記第２の積分器は、前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される第２の入力キャパシター回路と、前記第２のオペアンプの出力と前記第２のオペアンプの仮想接地端との間に接続される第２の帰還キャパシターとを含み、前記第１のオペアンプの出力と前記第２のオペアンプの仮想接地端との間の電圧差と、前記第２の積分器の複数のキャパシターにより蓄積された電荷の一部を前記第２のオペアンプの仮想接地端にスイッチを介して入力し、前記第２の帰還キャパシターによって前記第２のオペアンプの出力電位を変化させる。
【００１２】
本態様によれば、互いにゲインの異なる第１の低域通過型フィルター及び第２の低域通過型フィルターの各々を、それぞれがオペアンプを有するスイッチトキャパシター回路で構成された第１の積分器及び第２の積分器、帰還キャパシター回路、及び第４の帰還キャパシターを用いて２次の低域通過型フィルターとして構成したので、キャパシターの容量値の相対的な値のみで、高精度なフィルター効果で第１の検出信号及び第２の検出信号を出力する検出装置を提供できるようになる。
【００１３】
（３）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターの各々は、第１の入力キャパシターと、前記第１の入力キャパシターと同じ容量値に設定される第２の入力キャパシターとを有し、前記インピーダンス変換回路の出力信号が供給される第１の入力キャパシター回路と、前記第１の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第１のオペアンプと、前記第１のオペアンプの仮想接地端と出力との間に挿入された第１の帰還キャパシターとを含む第１の積分器と、第３の入力キャパシターと、前記第３の入力キャパシターと同じ容量値に設定される第４の入力キャパシターとを有し、前記第１のオペアンプの出力に接続される第２の入力キャパシター回路と、前記第２の入力キャパシター回路に充電された電荷量に対応した信号を増幅する第２のオペアンプと、前記第２のオペアンプの仮想接地端と出力との間に挿入された第２の帰還キャパシターとを含む第２の積分器と、前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入可能に構成される第３の帰還キャパシターを有する帰還キャパシター回路と、前記帰還キャパシター回路と並列に接続される第４の帰還キャパシターとを含み、前記第１の入力キャパシター回路は、第１のクロックに同期して、前記第１のクロックと逆相の第２のクロックに同期して前記第２の入力キャパシターに充電された電荷を前記第１の入力キャパシターに転送し、前記第２のクロックに同期して、前記第１の入力キャパシターに充電された電荷を前記第１の帰還キャパシターに転送し、前記第２の入力キャパシター回路は、前記第２のクロックに同期して、前記第１のクロックに同期して第４の入力キャパシターに充電された電荷を前記第３の入力キャパシターに転送し、前記第１のクロックに同期して、前記第３の入力キャパシターに充電された電荷を前記第２の帰還キャパシターに転送し、前記帰還キャパシター回路は、前記第１のクロックに同期して前記第２の積分器の出力と前記第１のオペアンプの仮想接地端との間に挿入され、前記第２のクロックに同期して前記第３の帰還キャパシターに充電された電荷を放電する。
【００１４】
本態様によれば、上記の効果に加えて、互いにゲインの異なる第１の低域通過型フィルター及び第２の低域通過型フィルターの各々を、第１の入力キャパシター〜第４の入力キャパシター、及び第１の帰還キャパシター〜第４の帰還キャパシターを用いたスイッチトキャパシターフィルター回路を用いた２次の低域通過型フィルターとして構成したので、キャパシターの容量値の相対的な値のみで高精度なフィルター効果で第１の検出信号及び第２の検出信号を出力する検出装置を提供できるようになる。
【００１５】
（４）本発明の他の態様に係る検出装置では、前記第１の入力キャパシター回路は、前記インピーダンス変換回路の出力信号が供給される信号入力ノードと前記第１の入力キャパシターの一端との間に挿入される第１のスイッチと、前記第１の入力キャパシターの一端と基準電位との間に挿入される第２のスイッチと、前記信号入力ノードと前記第２の入力キャパシターの一端との間に挿入される第３のスイッチと、前記第２の入力キャパシターの一端と基準電位との間に挿入される第４のスイッチと、前記第２の入力キャパシターの他端と基準電位との間に挿入される第５のスイッチと、前記第２の入力キャパシターの他端と前記第１の入力キャパシターの他端との間に挿入される第６のスイッチと、前記第１の入力キャパシターの他端と前記第１のオペアンプの仮想接地端との間に挿入される第７のスイッチとを有し、前記第２の入力キャパシター回路は、前記第１のオペアンプの出力が供給される接続ノードと前記第３の入力キャパシターの一端との間に挿入される第８のスイッチと、前記第３の入力キャパシターの一端と基準電位との間に挿入される第９のスイッチと、前記接続ノードと前記第４の入力キャパシターの一端との間に挿入される第１０のスイッチと、前記第４の入力キャパシターの一端と基準電位との間に挿入される第１１のスイッチと、前記第４の入力キャパシターの他端と基準電位との間に挿入される第１２のスイッチと、前記第４の入力キャパシターの他端と前記第３の入力キャパシターの他端との間に挿入される第１３のスイッチと、前記第３の入力キャパシターの他端と前記第２のオペアンプの仮想接地端との間に挿入される第１４のスイッチとを有し、前記帰還キャパシター回路は、前記第１のオペアンプの仮想接地端と前記第３の帰還キャパシターの一端との間に挿入される第１５のスイッチと、前記第３の帰還キャパシターの一端と基準電位との間に挿入される第１６のスイッチと、前記第３の帰還キャパシターの他端と基準電位との間に挿入される第１７のスイッチと、前記第３の帰還キャパシターの他端と前記第２のオペアンプの出力との間に挿入される第１８のスイッチとを有する。
【００１６】
本態様によれば、上記の効果に加えて、複数のスイッチを設けるだけで、上記のキャパシターを用いたスイッチトキャパシター動作を簡素な構成で実現できる検出装置を提供できるようになる。
【００１７】
（５）本発明の他の態様に係る検出装置では、前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチ、前記第１２のスイッチ、前記第１４のスイッチ、前記第１５のスイッチ、及び前記第１８のスイッチの各々は、前記第１のクロックによってスイッチ制御され、前記第２のスイッチ、前記第３のスイッチ、前記第５のスイッチ、前記第７のスイッチ、前記第８のスイッチ、前記第１１のスイッチ、前記第１３のスイッチ、前記第１６のスイッチ、及び前記第１７のスイッチの各々は、前記第２のクロックによってスイッチ制御される。
【００１８】
本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆相の第１のクロック及び第２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記の効果が得られる検出装置を提供できるようになる。
【００１９】
（６）本発明の他の態様に係る検出装置では、前記第３の入力キャパシター、前記第４の入力キャパシター、及び前記第３の帰還キャパシターの形状及び面積は同一に設定され、且つ、前記第３の入力キャパシター、前記第４の入力キャパシター、及び前記第３の帰還キャパシターは共通の製造工程により製造される。
【００２０】
本態様によれば、上記の効果に加えて、互いにゲインが異なるように設定される第１の低域通過型フィルターと第２の低域通過型フィルターの特性を揃える場合に、第３の帰還キャパシターの容量値を最小容量値とすることができ、第１の低域通過型フィルターと第２の低域通過型フィルターの面積を最小化できるようになる。
【００２１】
（７）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と前記第３の帰還キャパシターの容量値との比を、前記第２の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と前記第３の帰還キャパシターの容量値との比と異ならせる。
【００２２】
本態様によれば、第１の低域通過型フィルターにおける第１の入力キャパシターの容量値と第３の帰還キャパシターの容量値との比を、第２の低域通過型フィルターにおける第１の入力キャパシターの容量値と第３の帰還キャパシターの容量値との比と異ならせることで、他のキャパシターの容量値が共通で、互いにゲインが異なるように設定される第１の低域通過型フィルターと第２の低域通過型フィルターとを提供できるようになる。
【００２３】
（８）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルターにおける前記第３の帰還キャパシターの容量値は前記第２の低域通過型フィルターにおける前記第３の帰還キャパシターの容量値と同一に設定され、前記第１の低域通過型フィルターにおける前記第１の入力キャパシターの容量値が、前記第２の低域通過型フィルターにおける前記第１の入力キャパシターの容量値と異なる。
【００２４】
本態様によれば、上記の効果に加えて、第１の入力キャパシター（及び第２の入力キャパシター）の容量値が異なるのみで、その他の容量値が同一である、互いにゲインが異なる第１の低域通過型フィルター及び第２の低域通過型フィルターを有する検出装置を提供できるようになる。
【００２５】
（９）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルター及び前記第２の低域通過型フィルターは、各低域通過型フィルターにおける前記第１の入力キャパシター及び前記第２の入力キャパシターの容量値を除いて、各低域通過型フィルターを構成する素子の形状及び面積は同一に設定される。
【００２６】
本態様によれば、上記の効果に加えて、第１のオペアンプ及び第２のオペアンプのオフセット電圧差がほとんど無くなり、後段の処理を簡素化し、極めて微少な検出信号も検出できるようになり、複数種類の感度の検出信号が出力可能で、Ｓ／Ｎ比に優れた検出装置を提供できるようになる。
【００２７】
（１０）本発明の他の態様に係る検出装置では、前記第１のクロック及び前記第２のクロックの周波数をＴ、前記第１の低域通過型フィルターのＱ値をＱ、前記第３の帰還キャパシターの容量値を「１」、ωをｓ平面におけるカットオフ周波数とすると、前記第１の帰還キャパシターの容量値Ｄと前記第２の帰還キャパシターの容量値Ｂは、次式の関係にある。
【数１】
2011058990.tif 000003
【００２８】
本態様によれば、上記の効果に加えて、互いにゲインが異なるように設定される第１の低域通過型フィルターと第２の低域通過型フィルターの特性を揃える場合に、第３の帰還キャパシターの容量値を最小容量値とすることができ、第１の低域通過型フィルターと第２の低域通過型フィルターの面積を最小化できるようになる。
【００２９】
（１１）本発明の他の態様に係る検出装置では、前記第１の低域通過型フィルターにおける前記第１のクロック及び前記第２のクロックの各々は、前記第２の低域通過型フィルターにおける前記第１のクロック及び前記第２のクロックの各々と同相で、且つ、同一周波数である。
【００３０】
本態様によれば、上記の効果に加えて、クロックの漏れを最小限にする２次の第１の低域通過型フィルター及び第２の低域通過型フィルターを有する検出装置を提供できるようになる。
【００３１】
（１２）本発明の他の態様に係る検出装置では、前記物理量は、角速度である。
【００３２】
本態様によれば、低コストで、オフセット電圧差を小さくし、Ｓ／Ｎ比を向上させる、複数種類の感度で出力可能な角速度センサーを提供できるようになる。
【００３３】
（１３）本発明の他の態様は、物理量測定装置が、前記振動子と発振ループを形成し、該振動子に駆動振動を励振する駆動回路と、上記のいずれか記載の検出装置とを含み、前記駆動回路が、前記検出装置に対して、前記発振信号を２値化した参照信号を出力し、前記同期検波回路が、前記参照信号に同期して前記増幅信号を検波する。
【００３４】
本態様によれば、低コストで、オフセット電圧差を小さくし、Ｓ／Ｎ比を向上させる、複数種類の感度で物理量の測定が可能な物理量測定装置を提供できるようになる。
【００３５】
（１４）本発明の他の態様は、電子機器が、上記のいずれか記載の検出装置を含む。
【００３６】
本態様によれば、低コストで、オフセット電圧差を小さくし、Ｓ／Ｎ比を向上させる、複数種類の感度で出力可能な検出装置が適用された電子機器を提供できるようになる。
【００３７】
（１５）本発明の他の態様は、電子機器が、上記記載の物理量測定装置を含む。
【００３８】
本態様によれば、低コストで、オフセット電圧差を小さくし、Ｓ／Ｎ比を向上させる、複数種類の感度で物理量の測定が可能な物理量測定装置が適用された電子機器を提供できるようになる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態におけるセンサー回路の構成例を示す図。
【図２】本実施形態における第１のＬＰＦの構成例のブロック図。
【図３】本実施形態における第１のＬＰＦの構成例の回路図。
【図４】本実施形態における第１のクロック及び第２のクロックの説明図。
【図５】Ｆｌｅｉｓｈｅｒ＆ＬａｋｅｒのＬＰＦの構成例の回路図。
【図６】第１のＬＰＦのシグナルフローグラフを示す図。
【図７】図７（Ａ）、図７（Ｂ）、図７（Ｃ）は、容量値Ａ、容量値Ｂ及び容量値Ｄの関係を示すシグナルフローを示す図。
【図８】図３の第１の入力キャパシター回路を構成する上での好ましい条件の一例を説明するための図。
【図９】図９（Ａ）、図９（Ｂ）は第１の電極と第２の電極の説明図。
【図１０】第１のＬＰＦにおけるキャパシターの好ましい結線の例を説明するための図。
【図１１】本実施形態の変形例におけるセンサー回路の構成例を示す図。
【図１２】本実施形態における電子機器の構成例のブロック図。
【図１３】本実施形態における電子機器のハードウェア構成例のブロック図。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４１】
１．  センサー回路
図１に、本発明の一実施形態におけるセンサー回路の構成例を示す。なお、この回路構成は一例であり、例えば、回路の細部の構成が変形される場合もあり得る。
【００４２】
センサー回路１０は、角速度を測定対象の物理量とする物理量測定装置である。センサー回路１０は、駆動回路（駆動装置）１００と、検出回路（検出装置）２００とを含む。センサー回路１０は、圧電材料で形成され、駆動振動片及び検出振動片を有する振動片（振動子）２０を含む。駆動回路１００は、駆動振動片に設けられた駆動電極２２ａ、２２ｂを介して駆動振動片を発振ループ内に設け、駆動振動片（広義には振動子）を励振させる。駆動回路１００は、電流電圧変換器１１０、オートゲインコントロール（Auto Gain Control：以下、ＡＧＣと略す）回路１２０、帯域通過フィルター（Band Pass Filter：以下、ＢＰＦと略す）１３０、ゲインコントロールアンプ（Gain Control Amplifier：以下、ＧＣＡと略す）１４０、２値化回路１５０を含む。駆動振動片の駆動電極２２ａは、電流電圧変換器１１０の入力に電気的に接続され、電流電圧変換器１１０の出力は、ＡＧＣ回路１２０及びＢＰＦ１３０に入力される。ＢＰＦ１３０は、発振ループ内の発振信号の位相調整回路として機能し、ＢＰＦ１３０の出力は、ＧＣＡ１４０及び２値化回路１５０に入力される。ＡＧＣ回路１２０は、電流電圧変換器１１０の出力に基づいて、ＧＣＡ１４０のゲインを制御する。ＧＣＡ１４０の出力は、駆動振動片の駆動電極２２ｂに電気的に接続される。２値化回路１５０は、発振ループ内の発振信号を２値化し、参照信号として検出回路２００に出力する。なお、図１では、駆動回路１００の内部に振動片２０の駆動振動片を設けるものとして説明したが、駆動回路１００の外部に振動片２０の駆動振動片が設けられていてもよい。
【００４３】
このような駆動回路１００では、上記の構成の発振ループ内のゲインが「１」より大きい状態で発振スタートする。この時点では、駆動振動片への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。振動片２０の駆動振動片の周波数フィルター作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器１１０において電圧値に変換され、ＡＧＣ回路１２０は、この電圧値に基づいてＧＣＡ１４０のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、ＧＣＡ１４０のゲイン制御によって、次第に、発振ループを信号が１周する間の利得（ループゲイン）が「１」となり、この状態で駆動振動片が安定発振する。
【００４４】
駆動振動片を励振させて安定発振状態になり、振動片２０を所与の方向に回転させると、コリオリ力が振動片２０に作用し、検出振動片が屈曲振動する。検出振動片には検出電極が設けられ、検出回路２００は、２つの検出電極から互いに極性が異なる検出信号を交流増幅した後、駆動回路１００からの参照信号を用いて同期検波して、感度の異なる２つの低域通過型フィルター（Low Pass Filter：以下、ＬＰＦと略す）で検出信号ＯＵＴ１（第１の検出信号）、検出信号ＯＵＴ２（第２の検出信号）を出力する。
【００４５】
２．  検出回路
検出回路２００は、交流増幅回路２１０と、同期検波回路２２０と、直流増幅器２３０と、第１のＬＰＦ２４０と、第２のＬＰＦ２５０とを含む。交流増幅回路２１０は、第１の電流電圧変換器２１２と、第２の電流電圧変換器２１４と、交流増幅器２１６と、ＢＰＦ２１８とを含む。第１の電流電圧変換器２１２の入力には、振動片２０の検出振動片に設けられた検出電極２４ａで発生した信号が供給され、第２の電流電圧変換器２１４の入力には、振動片２０の検出振動片に設けられた検出電極２６ａで発生した信号（検出電極２４ａで発生した信号と逆極性の信号）が供給される。なお、振動片２０の検出振動片に設けられた検出電極２４ｂ、２６ｂには、接地電源電圧が供給される。第１の電流電圧変換器２１２及び第２の電流電圧変換器２１４の各々は、検出電極２４ａ、２６ａで発生した信号を電圧値に変換し、変換された２つの電圧値を用いて交流増幅器２１６により交流増幅される。ＢＰＦ２１８は、交流増幅器２１６によって増幅された信号の周波数帯域のうち、駆動回路１００の発振信号の発振周波数を含む所定の帯域のみを通過させる。同期検波回路２２０は、２値化回路１５０によって２値化された参照信号に同期して、発振信号に対して９０度位相がずれた検波信号を取り出す。直流増幅器２３０は、インピーダンス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検波信号を増幅する。これにより、第１のＬＰＦ２４０及び第２のＬＰＦ２５０には、タイミングに応じて出力インピーダンスが変化する同期検波回路２２０ではなく、直流増幅器２３０の出力信号から所定の低周波数帯域の信号のみを取り出して増幅した後、それぞれ検出信号ＯＵＴ１、ＯＵＴ２として出力する。
【００４６】
第１のＬＰＦ２４０は、直流増幅器２３０によって増幅された検波信号の高周波成分を除去するフィルター機能を有し、フィルター後の信号を検出信号ＯＵＴ１として出力する。第２のＬＰＦ２５０は、第１のＬＰＦ２４０と同様に、直流増幅器２３０によって増幅された検波信号の高周波成分を除去するフィルター機能を有し、フィルター後の信号を検出信号ＯＵＴ２として出力する。
【００４７】
第１のＬＰＦ２４０及び第２のＬＰＦ２５０は、スイッチトキャパシターフィルター（Switched Capacitor Filter：以下、ＳＣＦと略す）回路により構成され、第１のＬＰＦ２４０のゲインが、第２のＬＰＦ２５０のゲインと異なるように設定されている。より具体的には、本実施形態では、第１のＬＰＦ２４０のゲインが、第２のＬＰＦ２５０のゲインより小さくなるように設定されている。角速度を検出するセンサー回路の場合には、回転角度が１度当たりの出力電圧幅を異ならせることで、検出できる角速度の範囲を異ならせることができる。そのため、同じ電源電圧内で、各ＬＰＦのゲインを異ならせることで検出範囲を異ならせることができる。これにより、第１のＬＰＦ２４０からの検出信号ＯＵＴ１による検出範囲（ダイナミックレンジ）は、第２のＬＰＦ２５０からの検出信号ＯＵＴ２による検出範囲より大きくなる。その一方、第１のＬＰＦ２４０からの検出信号ＯＵＴ１による検出感度は、第２のＬＰＦ２５０からの検出信号ＯＵＴ２による検出感度より低くなる。
【００４８】
また、第１のＬＰＦ２４０の構成は、第２のＬＰＦ２５０を２５０の構成と同様であり、ゲインだけが異なるように設定される。
【００４９】
ここで、第１のＬＰＦ２４０及び第２のＬＰＦ２５０と同様の機能を有するＬＰＦを、入力抵抗（Ｒ）ならびに容量（Ｃ）の時定数を利用したＲＣ積分回路で実現する場合について考える。このＲＣ積分回路のカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・Ｒ））のように表される。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシター（積分容量）である。カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、入力抵抗Ｒの抵抗値を大きくする必要がある上、構成素子の製造ばらつきによって、特性が変動する幅が大きくなる。
【００５０】
これに対して、入力抵抗Ｒをスイッチトキャパシター（Switched Capacitor：以下、ＳＣと略す）回路で構成したＳＣＦ回路では、その入力抵抗Ｒの抵抗値は、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチトキャパシターの容量）のように表される。ここで、サンプリングクロック周波数ｆｓを低くすれば、ＳＣ回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化することができる。従って、ＳＣＦ回路で第１のＬＰＦ２４０及び第２のＬＰＦ２５０を構成することで、キャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好適な検出回路２００（或いはセンサー回路１０）を提供できるようになる。
【００５１】
２．１  第１のＬＰＦ、第２のＬＰＦ
本実施形態では、第１のＬＰＦ２４０の構成と第２のＬＰＦ２５０の構成は同様であるため、以下では第１のＬＰＦ２４０の構成について説明する。
【００５２】
図２に、本実施形態における第１のＬＰＦ２４０の構成例のブロック図を示す。
【００５３】
第１のＬＰＦ２４０は、第１の積分器２４２と、第２の積分器２４４と、帰還キャパシター回路２４６と、第４の帰還キャパシターＣｒ４とを含んで構成される２次ＬＰＦである。
【００５４】
第１の積分器２４２は、第１のオペアンプＯＰ１を有するＳＣ回路で構成される。即ち、第１の積分器２４２は、スイッチと、キャパシターと、第１のオペアンプＯＰ１とを含む。第１の積分器２４２は、インピーダンス変換回路としての直流増幅器２３０の出力と第１のオペアンプＯＰ１の仮想接地端との間に接続される第１の入力キャパシター回路２４３と、第１のオペアンプＯＰ１の出力と第１のオペアンプの仮想接地端との間に接続される第１の帰還キャパシターＣｒ１とを含む。そして、第１の積分器２４２は、直流増幅器２３０の出力と第１のオペアンプＯＰ１の仮想接地端との間の電圧差と、第１の積分器２４２の複数のキャパシターにより蓄積された電荷の一部を第１のオペアンプＯＰ１の仮想接地端にスイッチを介して入力し、第１の帰還キャパシターＣｒ１によって第１のオペアンプＯＰ１の出力電位を変化させる。
【００５５】
第２の積分器２４４は、第２のオペアンプＯＰ２を有するＳＣ回路で構成され、第１の積分器２４２の出力に接続される。即ち、第２の積分器２４４も、スイッチと、キャパシターと、第２のオペアンプＯＰ２とを含む。第２の積分器２４４は、第１のオペアンプＯＰ１の出力と第２のオペアンプＯＰ２の仮想接地端との間に接続される第２の入力キャパシター回路２４５と、第２のオペアンプＯＰ２の出力と第２のオペアンプＯＰ２の仮想接地端との間に接続される第２の帰還キャパシターＣｒ２とを含む。そして、第２の積分器２４４は、第１のオペアンプＯＰ１の出力と第２のオペアンプＯＰ２の仮想接地端との間の電圧差と、第２の積分器２４４の複数のキャパシターにより蓄積された電荷の一部を第２のオペアンプＯＰ２の仮想接地端にスイッチを介して入力し、第２の帰還キャパシターＣｒ２によって第２のオペアンプＯＰ２の出力電位を変化させる。
【００５６】
帰還キャパシター回路２４６は、第２の積分器２４４の出力と第１のオペアンプＯＰ１の仮想接地端との間に挿入される第３の帰還キャパシターＣｒ３を有する。第４の帰還キャパシターＣｒ４は、帰還キャパシター回路２４６と並列に接続される。
【００５７】
このように、第１のＬＰＦ２４０は、ＳＣ積分器である第１の積分器２４２及び第２の積分器２４４、帰還キャパシター回路２４６、及び第４の帰還キャパシターＣｒ４を含むＳＣＦ回路として構成される。これにより、キャパシターの容量の相対値で特性を精度良く決めることができるようになる。そして、ＳＣＦ回路を構成するスイッチのスイッチ制御によって、ＳＣＦ回路を構成するキャパシターの電荷の充電及び転送を繰り返し行うことで、２次ＬＰＦの機能を実現することができる。
【００５８】
そこで、図２の第１のＬＰＦ２４０は、次のように構成されることが望ましい。
【００５９】
即ち、第１の積分器２４２は、互いに同じ容量値に設定された第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２を有する第１の入力キャパシター回路２４３と、第１の入力キャパシター回路２４３に充電された電荷量に対応した信号を増幅する第１のオペアンプＯＰ１と、第１のオペアンプＯＰ１の仮想接地端（入力ノード、反転入力端子）と出力との間に挿入された第１の帰還キャパシターＣｒ１とを含むＬＰＦである。第１の入力キャパシター回路２４３には、図１のインピーダンス変換回路としての直流増幅器２３０の出力信号（インピーダンス変換回路からのインピーダンス変換信号）が供給される。そして、第１の入力キャパシター回路２４３（第１の積分器２４２）には、第１のクロックＣＬＫ１と、該第１のクロックＣＬＫ１の第２のクロックＣＬＫ２とが入力されており、第１のクロックＣＬＫ１がＨレベルである第１の期間Ｔ１において（即ち、第１のクロックＣＬＫ１に同期して）、第２のクロックＣＬＫ２がＨレベルである第２の期間Ｔ２に（即ち、第２のクロックＣＬＫ２に同期して）第２の入力キャパシターＣ２に充電された電荷を第１の入力キャパシターＣ１に転送し、第２の期間Ｔ２において、第１の入力キャパシターＣ１に充電された電荷を第１の帰還キャパシターＣｒ１に転送する。この動作を繰り返すことで、ＬＰＦとして動作する。
【００６０】
一方、第２の積分器２４４は、互いに同じ容量値に設定された第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４を有する第２の入力キャパシター回路２４５と、第２の入力キャパシター回路２４５に充電された電荷量に対応した信号を増幅する第２のオペアンプＯＰ２と、第２のオペアンプＯＰ２の仮想接地端と出力との間に挿入された第２の帰還キャパシターＣｒ２とを含むＬＰＦである。第２の入力キャパシター回路２４５には、図１のインピーダンス変換回路としての直流増幅器２３０の出力信号が供給される。そして、第２の入力キャパシター回路２４５（第２の積分器２４４）には、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２とが入力されており、第２の期間Ｔ２において、第１の期間Ｔ１に（即ち、第１のクロックＣＬＫ１に同期して）第４の入力キャパシターＣ４に充電された電荷を第３の入力キャパシターＣ３に転送し、第１の期間Ｔ１において、第３の入力キャパシターＣ３に充電された電荷を第２の帰還キャパシターＣｒ２に転送する。この動作を繰り返すことで、ＬＰＦとして動作する。
【００６１】
帰還キャパシター回路２４６は、第１の期間Ｔ１において、第２の積分器２４４の出力と第１のオペアンプＯＰ１の仮想接地端との間に挿入され、第２の期間Ｔ２において第３の帰還キャパシターＣｒ３に充電された電荷を放電する。
【００６２】
なお、第１の入力キャパシター回路２４３は、３以上の入力キャパシターを備え、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２に同期して、上記のように電荷の充放電や転送を行うようにしてもよい。第１の入力キャパシター回路２４３は、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２を含むＳＣ回路であり、その構成に限定されるものではないが、以下で述べる構成を採用することで、素子値の広がりを抑え、且つ、総容量和が小さく素子面積が極めて小さいＬＰＦを実現できる。
【００６３】
同様に、第２の入力キャパシター回路２４５は、３以上の入力キャパシターを備え、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２に同期して、上記のように電荷の充放電や転送を行うようにしてもよい。第２の入力キャパシター回路２４５は、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４を含むＳＣ回路であり、その構成に限定されるものではないが、以下で述べる構成を採用することで、素子値の広がりを抑え、且つ、総容量和が小さく素子面積が極めて小さいＬＰＦを実現できる。
【００６４】
更に、帰還キャパシター回路２４６は、第３の帰還キャパシターＣｒ３を有するＳＣ回路であり、同様にＳＣ回路で構成される第１の入力キャパシター回路２４３及び第２の入力キャパシター回路２４５に含まれるスイッチに対するスイッチ制御に対応した制御が行われるスイッチを含んで構成される。
【００６５】
図３に、本実施形態における第１のＬＰＦ２４０の構成例の回路図を示す。図３は、第１のＬＰＦ２４０の構成を示すが、第２のＬＰＦ２５０の構成も図３と同様である。なお、図３において、図２と同一部分には同一符号を付し、適宜説明を省略する。
図４に、本実施形態における第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２の説明図を示す。
【００６６】
なお、図３では、ＳＣ回路に複数のスイッチが設けられるが、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。即ち、「１」と表記されたスイッチは、第１のクロックＣＬＫ１のアクティブ期間（Ｈレベルの期間）に導通状態になり、第１のクロックＣＬＫ１の非アクティブ期間（Ｌレベルの期間）に非導通状態になる。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。即ち、「２」と表記されたスイッチは、第２のクロックＣＬＫ２のアクティブ期間（Ｈレベルの期間）に導通状態になり、第２のクロックＣＬＫ２の非アクティブ期間（Ｌレベルの期間）に非導通状態になる。
【００６７】
また、図３では、第１のＬＰＦ２４０を構成するキャパシターに対して、括弧で容量値を付している。即ち、第１の入力キャパシターＣ１の容量値は第２の入力キャパシターＣ２の容量値と同じになるように設定されており、それぞれ容量値Ｇを有する。第１の帰還キャパシターＣｒ１は、容量値Ｄに設定されている。第３の入力キャパシターＣ３の容量値は第４の入力キャパシターＣ４の容量値と同じになるように設定されており、それぞれ容量値Ａを有する。第２の帰還キャパシターＣｒ２は、容量値Ｂに設定されている。第３の帰還キャパシターＣｒ３は、容量値Ｃに設定されている。第４の帰還キャパシターＣｒ４は、容量値Ｅに設定されている。
【００６８】
第１のＬＰＦ２４０では、ＳＣ回路を構成するスイッチのスイッチ動作を制御する動作クロックとして、図４に示すように、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２とが入力されている。第２のクロックＣＬＫ２は、第１のクロックとは逆相のクロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチと第２のクロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないように各クロックが変化するようになっている。なお、第２のＬＰＦ２５０にも、第１のＬＰＦ２４０の第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２の各々と同相で、且つ、同一周波数の２つの動作クロックが供給される。これにより、クロックの漏れを最小限にする２次の第１のＬＰＦ２４０及び第２のＬＰＦ２５０を提供できるようになる。
【００６９】
図３に示すように、第１の入力キャパシター回路２４３は、直流増幅器２３０の出力信号（インピーダンス変換信号）が供給される信号入力ノードＮＤ１と第１の入力キャパシターＣ１の一端との間に挿入される第１のスイッチＳＷ１と、第１の入力キャパシターＣ１の該一端と基準電位（例えばアナログ接地電位、ＡＧＮＤ）との間に挿入される第２のスイッチＳＷ２と、信号入力ノードＮＤ１と第２の入力キャパシターＣ２の一端との間に挿入される第３のスイッチＳＷ３と、第２の入力キャパシターＣ２の該一端と基準電位との間に挿入される第４のスイッチＳＷ４と、第２の入力キャパシターＣ２の他端と基準電位との間に挿入される第５のスイッチＳＷ５と、第２の入力キャパシターＣ２の該他端と第１の入力キャパシターＣ１の他端との間に挿入される第６のスイッチＳＷ６と、第１の入力キャパシターＣ１の該他端と第１のオペアンプＯＰ１の仮想接地端との間に挿入される第７のスイッチＳＷ７とを有する。
【００７０】
図３に示すように、第１のスイッチＳＷ１、第４のスイッチＳＷ４、及び第６のスイッチＳＷ６の各々は、第１のクロックＣＬＫ１によってスイッチ制御され、第１のクロックＣＬＫ１のアクティブ期間に導通状態に設定され、第１のクロックＣＬＫ１の非アクティブ期間に非導通状態に設定される。第２のスイッチＳＷ２、第３のスイッチＳＷ３、第５のスイッチＳＷ５、及び第７のスイッチＳＷ７の各々は、第２のクロックＣＬＫ２によってスイッチ制御され、第２のクロックＣＬＫ２のアクティブ期間に導通状態に設定され、第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に設定される。
【００７１】
第２の入力キャパシター回路２４５は、第１のオペアンプＯＰ１の出力が供給される接続ノードＮＤ２と第３の入力キャパシターＣ３の一端との間に挿入される第８のスイッチＳＷ８と、第３の入力キャパシターＣ３の該一端と基準電位との間に挿入される第９のスイッチＳＷ９と、接続ノードＮＤ２と第４の入力キャパシターＣ４の一端との間に挿入される第１０のスイッチＳＷ１０と、第４の入力キャパシターＣ４の該一端と基準電位との間に挿入される第１１のスイッチＳＷ１１と、第４の入力キャパシターＣ４の他端と基準電位との間に挿入される第１２のスイッチＳＷ１２と、第４のキャパシターの該他端と第３の入力キャパシターＣ３の他端との間に挿入される第１３のスイッチＳＷ１３と、第３のキャパシターの該他端と第２のオペアンプの仮想接地端との間に挿入される第１４のスイッチＳＷ１４とを有する。
【００７２】
図３に示すように、第９のスイッチＳＷ９、第１０のスイッチＳＷ１０、第１２のスイッチＳＷ１２、及び第１４のスイッチＳＷ１４の各々は、第１のクロックＣＬＫ１によってスイッチ制御され、第１のクロックＣＬＫ１のアクティブ期間に導通状態に設定され、第１のクロックＣＬＫ１の非アクティブ期間に非導通状態に設定される。第８のスイッチＳＷ８、第１１のスイッチＳＷ１１、及び第１３のスイッチＳＷ１３の各々は、第２のクロックＣＬＫ２によってスイッチ制御され、第２のクロックＣＬＫ２のアクティブ期間に導通状態に設定され、第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に設定される。
【００７３】
帰還キャパシター回路２４６は、第１のオペアンプＯＰ１の仮想接地端と第３の帰還キャパシターＣｒ３の一端との間に挿入される第１５のスイッチＳＷ１５と、第３の帰還キャパシターＣｒ３の該一端と基準電位との間に挿入される第１６のスイッチＳＷ１６と、第３の帰還キャパシターＣｒ３の他端と基準電位との間に挿入される第１７のスイッチＳＷ１７と、第３の帰還キャパシターＣｒ３の該他端と第２のオペアンプＯＰ２の出力との間に挿入される第１８のスイッチＳＷ１８とを有する。
【００７４】
図３に示すように、第１５のスイッチＳＷ１５及び第１８のスイッチＳＷ１８の各々は、第１のクロックＣＬＫ１によってスイッチ制御され、第１のクロックＣＬＫ１のアクティブ期間に導通状態に設定され、第１のクロックＣＬＫ１の非アクティブ期間に非導通状態に設定される。第１６のスイッチＳＷ１６及び第１７のスイッチＳＷ１７の各々は、第２のクロックＣＬＫ２によってスイッチ制御され、第２のクロックＣＬＫ２のアクティブ期間に導通状態に設定され、第２のクロックＣＬＫ２の非アクティブ期間に非導通状態に設定される。
【００７５】
図３に示す構成において、第１クロックＣＬＫ１又は第２のクロックＣＬＫ２のタイミングでキャパシターに電荷を蓄積したり、キャパシターの蓄積電荷を放電（放出）させたりして、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという動作が行われる。キャパシターに蓄積される電荷と、キャパシターから放出される電荷は同じである。
【００７６】
図５に、ＳＣ回路を用いたＬＰＦとして一般的に良く知られているＦｌｅｉｓｈｅｒ＆ＬａｋｅｒのＬＰＦの構成例の回路図を示す。図５は、２次ＬＰＦの構成例を表したものであり、図３に対応する部分には同一の符号を付している。
【００７７】
図５に示すＦｌｅｉｓｈｅｒ＆ＬａｋｅｒのＬＰＦでは、信号入力ノードに供給される入力信号Ｖｉｎが、第２の積分器にも供給される。従って、図４に示す容量値Ｄのキャパシター、容量値Ａのキャパシター、及び容量値Ｂのキャパシターの素子値には、入力信号Ｖｉｎが供給された容量値Ｉのキャパシターや容量値Ｊのキャパシターの素子値が影響する。
【００７８】
これに対して、図３に示す構成では、信号入力ノードに供給される入力信号Ｖｉｎが、第２の積分器２４４に供給されることはない。即ち、第１の帰還キャパシターＣｒ、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第２の帰還キャパシターＣｒ２の間には他の入力キャパシター素子が関与しない。これによって、第１の帰還キャパシターＣｒと第３の入力キャパシターＣ３（又は第４の入力キャパシターＣ４）のサイジング、第３の入力キャパシターＣ３（又は第４の入力キャパシターＣ４）と第２の帰還キャパシターＣｒ２のサイジングが可能となり、ひいては第３の入力キャパシターＣ３（又は第４の入力キャパシターＣ４）と第３の帰還キャパシターＣｒ３の容量値を一致させるができ、第１の帰還キャパシターＣｒ１及び第２の帰還キャパシターＣｒ２の容量値を一意に決めることができるようになる。この結果、ＬＰＦを構成する各素子の素子値の広がりを抑え、第１のＬＰＦ２４０の高精度な設計を容易化できるようになる。
【００７９】
２．２  第１のＬＰＦの伝達関数
第１のＬＰＦ２４０の伝達関数は、次のように求められる。
【００８０】
図６に、第１のＬＰＦ２４０のシグナルフローグラフを示す。図６において、第１のオペアンプＯＰ１の出力ノードの電圧をＶｘ、Ｖｙと表す。なお、図６では、図３の各素子の素子値をそのまま表している。
【００８１】
まず、第１のＬＰＦ２４０の出力電圧Ｖｏｕｔと、第１のオペアンプＯＰ１の出力ノードの電圧Ｖｘとの関係は、ｚ平面において次のようになる。
【数２】
2011058990.tif 000004
【００８２】
同様に、第１のＬＰＦ２４０の入力電圧Ｖｉｎと、第１のオペアンプＯＰ１の出力ノードの電圧Ｖｙとの関係は、ｚ平面において次のようになる。
【数３】
2011058990.tif 000005
【００８３】
また、第１のＬＰＦ２４０の出力電圧Ｖｏｕｔは、電圧Ｖｘ、Ｖｙを用いると、ｚ平面において次のように表される。
【数４】
2011058990.tif 000006
【００８４】
式（１）、式（２）を式（３）に代入することで、第１のＬＰＦ２４０の伝達関数Ｔ（ｚ）＝Ｖｏｕｔ／Ｖｉｎは、次式のようになる。なお、ＶｘとＶｙは、半クロックがずれているため、ｚ−１／２を考慮する。
【数５】
2011058990.tif 000007
【００８５】
式（４）に示す通り、第１のＬＰＦ２４０の伝達関数Ｔ（ｚ）は、いわゆる一般的な２次ＬＰＦ関数となり、第１のＬＰＦ２４０は、２次ＬＰＦとして機能することを意味する。なお、上記は第１のＬＰＦ２４０の伝達関数について説明したが、第２のＬＰＦ２５０の構成は第１のＬＰＦ２４０の構成と同様であるため、同様に２次ＬＰＦとして機能することがわかる。
【００８６】
２．３  第１のＬＰＦの各素子値
２．３．１  容量値Ｃと容量値Ｇとの関係
式（４）より、第１のＬＰＦ２４０のＤＣゲイン（ＤＣ＿Ｇａｉｎ）が求められる。
【数６】
2011058990.tif 000008
【００８７】
即ち、第１のＬＰＦ２４０のゲインは、第１の入力キャパシターＣ１（第２の入力キャパシターＣ２）（容量値Ｇ）と第３の帰還キャパシターＣｒ３（容量値Ｃ）との容量値の比によって決まる。第２のＬＰＦ２５０は第１のＬＰＦ２４０の構成と同じであるため伝達関数も式（４）のように求められるため、第１のＬＰＦ２４０と第２のＬＰＦ２５０の各ＬＰＦを構成するキャパシターのサイズや形状を全く同一とすることで、第１のＬＰＦ２４０のゲインと第２のＬＰＦ２５０のゲインとを、第１のＬＰＦ２４０におけるＧ／Ｃと第２のＬＰＦ２４０におけるＧ／Ｃとを異ならせることで容易に実現できるようになる。
【００８８】
ここで、第１のＬＰＦ２４０における第３の帰還キャパシターＣｒ３と第２のＬＰＦ２５０における第３の帰還キャパシターＣｒ３について、サイズ及び形状を全く同一とすることで、第１のＬＰＦ２４０における第１の入力キャパシターＣ１（第２の入力キャパシターＣ２）（容量値Ｇ）と第２のＬＰＦ２５０における第１の入力キャパシターＣ１（第２の入力キャパシターＣ２）（容量値Ｇ）のみを異ならせればよいことがわかる。本実施形態では、第１のＬＰＦ２４０のゲインが第２のＬＰＦ２５０のゲインより小さくするため、第１のＬＰＦ２４０における第１の入力キャパシターＣ１（第２の入力キャパシターＣ２）の容量値を、第２のＬＰＦ２５０における第１の入力キャパシターＣ１（第２の入力キャパシターＣ２）の容量値より小さくする。これにより、第１のＬＰＦ２４０の構成と第２のＬＰＦ２５０の構成とはほぼ同様であるため、各出力を増幅するオペアンプのオフセット電圧差がほとんど無くなり、例えば静止状態であっても両出力が異なる事態がなくなり、後段の信号処理が簡素化される。
【００８９】
２．３．２  容量値Ａ〜容量値Ｅ、容量値Ｇについて
２．３．２．１  容量値Ｃ、容量値Ｅ及び容量値Ｇについて
ｓ平面における２次ＬＰＦの状態変数型の一般的な伝達関数は、次式で表される。以下の式において、ωはｓ平面におけるカットオフ周波数、ＱはＱ値、ｋはゲインを表す。
【数７】
2011058990.tif 000009
【００９０】
ここで、式（６）をｚ変換して得られたｚ平面における伝達関数と、図６のシグナルフローから求められた式（４）の伝達関数における係数を比較することで、図４の各素子の素子値（Ａ〜Ｅ、Ｇ）を求めることを考える。まず、次式を用いて、式（６）に対して双一次変換を行うことを考える。
【数８】
2011058990.tif 000010
【００９１】
式（７）は、ｓ平面の左半面の全領域をｚ平面の単位円内に写像し、ｓ平面の虚軸をｚ平面の単位円上に写像する双一次変換を表す。式（７）において、Ｔは、ＬＰＦのクロック周波数の逆数に相当する。このとき、ｓの実周波数Ωと、ｚ＝ｅｊωＴのωとの対応は、式（８）となる。
【数９】
2011058990.tif 000011
【００９２】
ここで、式（８）より、ｚ平面におけるカットオフ周波数をω０とすると、式（９）のように表される。
【数１０】
2011058990.tif 000012
【００９３】
式（６）に、式（７）及び式（９）を代入すると、２次ＬＰＦの状態変数型の伝達関数をｚ変換した結果Ｔ（ｚ）が求められる。
【数１１】
2011058990.tif 000013
【００９４】
式（１０）と式（４）のｚの項の係数を比較することで、式（４）のＡ〜Ｄ、Ｇの関係を決定することができる。本実施形態では、図５を用いて説明したように、第１の帰還キャパシターＣｒ１の容量値Ｄ、第３の入力キャパシターＣ３の容量値Ａ、第４の入力キャパシターＣ４の容量値Ａ、及び第２の帰還キャパシターＣｒ２の容量値Ｂについては、他の入力キャパシター素子が関与しない。そこで、まず、Ａ＝Ｂ＝Ｄ＝１と仮定することで、Ｃ、Ｅ、Ｇの関係を求める。この場合、後述のように伝達関数に影響を与えることなく、内部電圧が変更されるように素子値を変更することで、実質的に制約を与えることなく自由に各素子の素子値を決定することができる。
【００９５】
まず、式（４）に、Ａ＝Ｂ＝Ｄ＝１を代入すると、伝達関数は次式のように表される。
【数１２】
2011058990.tif 000014
【００９６】
式（１１）と、式（１０）とを比較すると、式（１１）のＣ、Ｅ、Ｇは、式（１２）、式（１３）、式（１４）のようになる。
【数１３】
2011058990.tif 000015
【数１４】
2011058990.tif 000016
【数１５】
2011058990.tif 000017
【００９７】
２．３．２．２  素子値の決定
続いて、式（４）の伝達関数に影響を与えずに、容量値Ａ、容量値Ｂ及び容量値Ｄの素子値について望ましい値について考える。ここで、素子値として望ましい値は、回路面積を最小限に抑えることができる値である。
【００９８】
図７（Ａ）、図７（Ｂ）、図７（Ｃ）に、容量値Ａ、容量値Ｂ及び容量値Ｄの関係を示すシグナルフローを示す。図７（Ａ）は、容量値Ａと容量値Ｄの関係を表す。図７（Ｂ）は、容量値Ａと容量値Ｂの関係を表す。図７（Ｃ）は、容量値Ｃ、容量値Ｄ、容量値Ｅ及び容量値Ｇの関係を表す。図７（Ａ）〜図７（Ｃ）において、図６と同一部分には同一符号を付し、適宜説明を省略する。
【００９９】
式（４）において、容量値Ａをγ倍（Ａ´＝γＡ）すると、図７（Ａ）に示すように容量値Ｄをγ倍（Ｄ´＝γＤ）することで、伝達関数を変更することなく、容量値Ａと容量値Ｄの素子値を変更することができる。また、式（４）において、容量値Ａをα倍（Ａ´＝αＡ）すると、図７（Ｂ）に示すように容量値Ｂをα倍（Ｂ´＝αＢ）することで、伝達関数を変更することなく、容量値Ａと容量値Ｂの素子値を変更することができる。更に、式（４）において、容量値Ｄをβ倍（Ｄ´＝βＤ）すると、図７（Ｃ）に示すように、容量値Ｃをβ倍（Ｃ´＝βＣ）、容量値Ｅをβ倍（Ｅ´＝βＥ）、容量値Ｇをβ倍（Ｇ´＝βＧ）することで、伝達関数を変更することなく、容量値Ｃ、容量値Ｄ、容量値Ｅ及び容量値Ｇを変更することができる。
【０１００】
そこで、式（４）の容量値Ａ、容量値Ｂ、容量値Ｃ、容量値Ｄ、容量値Ｅ及び容量値Ｇに、式（１５）を代入すると、式（４）は式（１６）のように表される。
【数１６】
2011058990.tif 000018
【数１７】
2011058990.tif 000019
【０１０１】
式（１６）では、第１のＬＰＦ２４０を構成する各キャパシターに蓄積され放電される電荷量が異なって内部電圧が変化するものの、分母と分子をαβγで割りきれるため、伝達関数は式（４）に影響を与えないことを意味する。従って、式（１５）に従って、第１のＬＰＦ２４０を構成する各キャパシターの容量値を決定することができるようになる。
【０１０２】
式（１２）〜式（１４）では、それぞれ分母が共通しているが、ＧはＣのｋ倍であり、Ｇ＞Ｃの関係（ｋ＞１）を有することが望ましい。また、Ｑ値がそれほど大きくなく、Ｔが小さくなるため、Ｅ＞Ｃの関係を有する。従って、Ｃを最小容量値として、他の素子を決定することで、第１のＬＰＦ２４０を構成するキャパシターの面積を最小限に抑えることができる。そこで、式（１５）よりβ＝１として、他の素子値を決定することが望ましい。
【０１０３】
このとき、容量値Ａを容量値Ｃと等しくして、容量値Ａもまた最小容量値とすることで、第１のＬＰＦ２４０の面積を最小化できる。また、容量値Ｂと容量値Ｄとを等しくすることで、製造誤差を最小限に抑えることができる上に、第１のＬＰＦ２４０の面積も最小化できる。この場合、αとγは、次式の関係を有する。
【数１８】
2011058990.tif 000020
【０１０４】
従って、容量値Ａ、容量値Ｂ、容量値Ｃ、容量値Ｄ、容量値Ｅ及び容量値Ｇは、次のように決定することができる。
【数１９】
2011058990.tif 000021
【０１０５】
また、式（１８）より、Ｃ＝Ｂ×Ｄの関係を有する。そのため、Ｃを１としたとき、Ｂ×Ｄは、式（１２）より、次式の関係を有することが望ましい。
【数２０】
2011058990.tif 000022
【０１０６】
以上のように、第１のＬＰＦ２４０の面積を最小化し、且つ、ＬＰＦとしてのフィルター機能を有する素子値を決定することができる。また、第２のＬＰＦ２５０についても、第１のＬＰＦ２４０と同様の構成とすることで、上記と同様に素子値を決定することができる。この場合、第１のＬＰＦ２４０における第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇに対して、第２のＬＰＦ２５０における第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇのみを変更してゲインを異ならせることで、第２のＬＰＦ２５０の面積を最小化し、且つ、ＬＰＦとしてのフィルター機能を有する素子値を決定することができる。
【０１０７】
本実施形態では、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２を除いて、第１のＬＰＦ２４０と第２のＬＰＦ２５０の各素子の形状、サイズが同一で共通の製造工程により製造され、第２のＬＰＦ２５０における第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇが、第１のＬＰＦ２４０における第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇに比べてサイズが大きく設定される。
【０１０８】
また、第１のＬＰＦ２４０と第２のＬＰＦ２５０の構成を、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇを除き同様の構成としたので、第１のＬＰＦ２４０の第１のオペアンプＯＰ１と第２のＬＰＦ２５０の第２のオペアンプＯＰ２のオフセット電圧差がほとんど無くなり、後段の処理を簡素化し、極めて微少な検出信号も検出できるようになる。これは、非反転増幅器１つでゲインの異なる２出力を得る構成では、オフセット電圧が大きくなり、１／ｆノイズが大きくなる点に比べて有利な点である。また、２つのオペアンプでゲインの異なる２出力を得る構成では、互いに出力負荷容量又はフィルター特性が異なってしまう点に比べて有利な点である。
【０１０９】
しかも、ゲインが大きい方（高感度）が、容量値Ｇが大きくなり総容量和が大きくなるので、一般的にｋｔ／Ｃで表されるノイズを小さくすることができるようになる。即ち、本実施形態では、容量値Ｃを一定にすると、容量値Ｇが大きいほどゲインを大きくできるので、ゲインの高いＬＰＦのノイズをより小さくできる。
【０１１０】
２．４  その他
本実施形態において、第１のＬＰＦ２４０及び第２のＬＰＦ２５０では、複数のキャパシターが接続されている。特に、集積回路装置では、面内の容量ばらつきによって、キャパシターの素子数の増加は、電荷の高精度な移動制御を困難にする。従って、キャパシターの素子数が増えたとしても、できるだけ特性を設計通りと同等の特性を実現できることが望ましい。そこで、本実施形態では、以下のように第１のＬＰＦ２４０及び第２のＬＰＦ２５０を構成する各キャパシターの形状、面積に加えて、各スイッチのサイズが、次のように設定されていることが望ましい。
【０１１１】
２．４．１  キャパシターの形状、面積及びスイッチのサイズ
図８に、図３の第１のＬＰＦ２４０の第１の入力キャパシター回路２４３を構成する上での好ましい条件の一例を説明するための図を示す。図８において、図３と同一部分には同一符号を付し、適宜説明を省略する。なお、図８では、第１の入力キャパシター回路２４３について説明するが、第１のＬＰＦ２４０の第２の入力キャパシター回路２４５、第２のＬＰＦ２５０の第１の入力キャパシター回路及び第２の入力キャパシター回路についても同様である。
【０１１２】
図８において、第１の入力キャパシターＣ１及び第２入力の入力キャパシターＣ２の形状、面積（サイズ）は同一に設定されることが好ましい。第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２は、スイッチの状態により、蓄積した電荷を別のキャパシターに転送する機能を果たす。このようなキャパシターに寄生し、特性に影響を与える可能性がある寄生容量を考慮したとき、集積回路装置内に形成されたキャパシターとその寄生容量の大きさの比はほぼ一定と見なすことができる。そして、非特許文献１に開示されているように、スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視することで、上記のキャパシターの寄生容量の影響を補償できることが知られている。
【０１１３】
そこで、本実施形態では、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズは同一に設定されるのが好ましい。これによって、第１〜第７のスイッチＳＷ１〜ＳＷ７の各スイッチに接続される寄生容量の容量値を揃えることができる。スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視できなくても、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことができる。
【０１１４】
そして、本実施形態では、各スイッチの寄生容量Ｃｇ１〜Ｃｇ３を考慮して、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の面積（サイズ）は同一に設定することで、各キャパシターの寄生容量の影響を補償し、且つ、電荷の移動制御を高精度に実現できるようになる。
【０１１５】
そのため、本実施形態では、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の形状及び面積は同一に設定され、且つ、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２は共通の製造工程により製造されるのがよい。
【０１１６】
キャパシターの面積（占有面積）のみならず、形状（例えば、電極の形状、電極に接続される配線の形状等）を同一化し、且つ、製造工程（製造プロセス）も共通化することによって、キャパシターとその寄生容量の大きさの比の精度を、より高精度に制御することが可能である。その結果、より高精度な回路設計が可能となる。
【０１１７】
第２の入力キャパシター回路２４５についても同様であり、第８〜第１４のスイッチＳＷ８〜ＳＷ１４の各々のサイズは同一に設定されるのが好ましい。これによって、第８〜第１４のスイッチＳＷ８〜ＳＷ１４の各スイッチに接続される寄生容量の容量値を揃えることができる。スイッチの寄生容量Ｃｇ１〜Ｃｇ３を無視できなくても、例えば、各スイッチの特性が同じものとして扱って回路の伝達関数を導くことができる。
【０１１８】
そして、本実施形態では、各スイッチの寄生容量Ｃｇ１〜Ｃｇ３を考慮して、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４の面積（サイズ）は同一に設定することで、各キャパシターの寄生容量の影響を補償し、且つ、電荷の移動制御を高精度に実現できるようになる。そのため、本実施形態では、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４の形状及び面積は同一に設定され、且つ、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４は共通の製造工程により製造されるのがよい。
【０１１９】
同様の理由によって、図３の帰還キャパシター回路２４６を構成する第１５〜第１８のスイッチＳＷ１５〜ＳＷ１８の各々についても、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズと同一に設定されるのが好ましい。
【０１２０】
以上のように、第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の面積（サイズ）が同一に設定され、且つ、第１〜第７のスイッチＳＷ１〜ＳＷ７の各々のサイズが同一に設定され、第３の入力キャパシターＣ３及び第４の入力キャパシターＣ４の面積（サイズ）が同一に設定され、且つ、第８〜第１４のスイッチＳＷ８〜ＳＷ１４の各々のサイズが同一に設定されることで、寄生容量の影響を無視できるほど小さくする回路構成を実現し易くなる。
【０１２１】
更に、上記のように、容量値Ｃと容量値Ａとを高精度に一致させるために、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第３の帰還キャパシターＣｒ３の形状及び面積は同一に設定され、且つ、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第３の帰還キャパシターＣｒ３は共通の製造工程により製造されることが望ましい。
【０１２２】
同様に、容量値Ａ、容量値Ｂ、容量値Ｄを高精度に一致させるために、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、第１の帰還キャパシターＣｒ１、及び第２の帰還キャパシターＣｒ２の形状及び面積は同一に設定され、且つ、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、第１の帰還キャパシターＣｒ１、及び第２の帰還キャパシターＣｒ２は共通の製造工程により製造されることが望ましい。
【０１２３】
２．４．２  キャパシターの方向性
更に、本実施形態では、集積回路装置内に形成されるキャパシターの寄生容量を考慮して、その方向性を設けることが好ましい。
【０１２４】
図９（Ａ）、図９（Ｂ）に、キャパシターの構造上、大きな寄生容量の第１の電極と小さな寄生容量の第２の電極が存在することを説明するための図を示す。図９（Ａ）は、集積回路装置内に形成されるキャパシターの断面構造を模式的に表す。図９（Ｂ）は、第１のＬＰＦ２４０及び第２のＬＰＦ２５０を構成するキャパシターの説明図を表す。
【０１２５】
図９（Ａ）、図９（Ｂ）において、第１の電極ＭＥ１は大きな寄生容量が接続される電極であり、第２の電極ＭＥ２は、寄生容量がより小さい電極である。即ち、第２の電極ＭＥ２は、第１の電極ＭＥ１に比べて、基板（例えば半導体基板）ＳＵＢからの距離が遠い位置にある。よって、基板ＳＵＢや、基板上に形成される絶縁膜（フィールド酸化膜等）ＩＮＳ等に起因する寄生容量（Ｃｐｐａ，Ｃｐｐｂ，Ｃｐｃｃ）の影響を受けにくい。なお、図９（Ａ）のＣｘは、正規の容量を示す。
【０１２６】
そこで、第１の電極ＭＥ１と第２の電極ＭＥ２とを区別するために、１つのキャパシターを図９（Ｂ）のように表記し、図９（Ｂ）では第１の電極ＭＥ１に接続される端子Ｙ１の信号が寄生容量Ｃｐｐｎの影響を受けやすいことを表している。
【０１２７】
図１０に、第１のＬＰＦ２４０におけるキャパシターの好ましい結線の例を説明するための図を示す。図１０において、図３と同一部分には同一符号を付し、適宜説明を省略する。
【０１２８】
第１の入力キャパシターＣ１、第２の入力キャパシターＣ２、及び第１の帰還キャパシターＣｒ１の各々には、仮想的に寄生容量Ｃｐ１〜Ｃｐ６が接続される。ここで、第１のオペアンプＯＰ１の入力ノードであるノードＮ１０の電位は、第１の帰還キャパシターＣｒ１に転送される電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響を受けないようにするのが好ましい。
【０１２９】
また、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第２の帰還キャパシターＣｒ２の各々には、仮想的に寄生容量Ｃｐ７〜Ｃｐ１２が接続される。ここで、第２のオペアンプＯＰ２の入力ノードであるノードＮ１１の電位は、第２の帰還キャパシターＣｒ２に転送される電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響を受けないようにするのが好ましい。
【０１３０】
更に、第３の帰還キャパシターＣｒ３及び第４の帰還キャパシターＣｒ４の各々には、仮想的に寄生容量Ｃｐ１３〜Ｃｐ１６が接続される。ここで、オペアンプＯＰ１の入力ノードであるノードＮ１１及び第２のオペアンプＯＰ２の出力ノードであるノードＮ１２の電位は、第３の帰還キャパシターＣｒ３及び第４の帰還キャパシターＣｒ４が充放電する電荷量に大きく影響するため、回路特性を高精度に実現しようとする場合、できるだけ寄生容量の影響を受けないようにするのが好ましい。
【０１３１】
そこで、図１０に示す各キャパシターが、基板に近い位置に設けられる第１の電極ＭＥ１と、基板から遠い位置に設けられる第２の電極ＭＥ２とを有する場合に、第１の帰還キャパシターＣｒ１と第４の帰還キャパシターＣｒ４の各々の第２の電極ＭＥ２同士が共通に接続され、第１のオペアンプＯＰ１の入力ノードであるノードＮ１０に接続されることが好ましい。また、第２の帰還キャパシターＣｒ２と第４の帰還キャパシターＣｒ４の各々の第１の電極ＭＥ１同士が共通に接続され、第２のオペアンプＯＰ２の出力ノードであるノードＮ１１に接続されることが好ましい。
【０１３２】
更に、スイッチを介して接続されるキャパシター同士についても、第１フェーズスイッチ又は第２フェーズスイッチにより導通状態に設定されたとき、第１の入力キャパシターＣ１、第２の入力キャパシターＣ２、第１の帰還キャパシターＣｒ１、及び第３の帰還キャパシターＣｒ３の各々は、第２の電極ＭＥ２同士が接続されるように方向性を有していることが好ましい。更にまた、第３の入力キャパシターＣ３、第４の入力キャパシターＣ４、及び第２の帰還キャパシターＣｒ２の各々は、第２の電極ＭＥ２同士が接続されるように方向性を有していることが好ましい。
【０１３３】
こうすることで、第１のオペアンプＯＰ１の入力ノードであるノードＮ１０に接続される可能性がある寄生容量Ｃｐ２、Ｃｐ４、Ｃｐ５、Ｃｐ１３、Ｃｐ１５が小さくなり、これらの寄生容量の影響を最小限に抑えて、第１のオペアンプＯＰ１の入力ノードの電位を高精度に制御できるようになる。また、第２のオペアンプＯＰ２の入力ノードであるノードＮ１１に接続される可能性がある寄生容量Ｃｐ８、Ｃｐ１０、Ｃｐ１１が小さくなり、これらの寄生容量の影響を最小限に抑えて、第２のオペアンプＯＰ２の入力ノードの電位を高精度に制御できるようになる。
【０１３４】
一方、第１の電極ＭＥ１には、低インピーダンスのノード（例えば、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２の出力ノード、信号入力ノードＮＤ１等）が接続されるため、第１の電極ＭＥ１に接続される可能性がある寄生容量Ｃｐ１、Ｃｐ３、Ｃｐ６、Ｃｐ７、Ｃｐ９、Ｃｐ１２、Ｃｐ１４、Ｃｐ１６は、回路特性に影響を与えず、無視することができるようになる。
【０１３５】
３．  変形例
本実施形態における検出回路２００は、直流増幅器２３０によって増幅された検出信号を、ゲインの異なる第１のＬＰＦ２４０及び第２のＬＰＦ２５０を介してフィルター処理後に出力する例を説明したが、本実施形態はこれに限定されるものではない。
【０１３６】
図１１に、本実施形態の変形例におけるセンサー回路の構成例を示す。図１１において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【０１３７】
本変形例におけるセンサー回路３００が、図１に示す本実施形態におけるセンサー回路１０と異なる点は、検出回路が、Ｎ（Ｎは３以上の整数）種類の検出信号ＯＵＴ１〜ＯＵＴＮを出力する点である。即ち、センサー回路３００は、駆動回路１００と、検出回路３１０とを含み、検出回路３１０は、図１の検出回路２００の構成に加えて、直流増幅器２３０によって増幅された検出信号が入力される第３のＬＰＦ〜第ＮのＬＰＦ２８０が設けられ、第３のＬＰＦ〜第ＮのＬＰＦ２８０の各々は、検出信号ＯＵＴ３〜ＯＵＴＮを出力する。ここで、検出回路３１０が有する第１のＬＰＦ２４０〜第ＮのＬＰＦ２８０の各々は、本実施形態の第１のＬＰＦ２４０と同様の構成を有しているが、互いにゲインが異なる。
【０１３８】
本変形例における第１〜第ＮのＬＰＦ２４０〜２８０のうち互いにゲインの異なるＬＰＦは、本実施形態と同様に、第１の入力キャパシター回路を構成する第１の入力キャパシターＣ１及び第２の入力キャパシターＣ２の容量値Ｇが異なるのみで、他の素子の形状及び素子は互いに同一となるように設定されている。
【０１３９】
本変形例においても、各ＬＰＦのオペアンプのオフセット電圧差がほとんど無くなり、後段の処理を簡素化し、極めて微少な検出信号も検出できるようになる。また、ゲインが大きい方（高感度）が、容量値Ｇが大きくなり総容量和が大きくなるので、一般的にｋｔ／Ｃで表されるノイズを小さくすることができるようになる。
【０１４０】
４．  電子機器
本実施形態又はその変形例における検出回路が適用されたセンサー回路は、電子機器に搭載することができる。以下では、本実施形態におけるセンサー回路１０が電子機器に搭載される例について説明するが、本変形例におけるセンサー回路３００も同様に搭載される。
【０１４１】
図１２に、本実施形態における電子機器の構成例のブロック図を示す。
【０１４２】
電子機器４００は、センサー回路１０と、Ａ／Ｄ変換回路４１０と、演算処理回路４４０とを含む。Ａ／Ｄ変換回路４１０は、ＬＰＦ４２０、４２２、第１のＡＤＣ（Ａ／Ｄ変換器）４３０、第２のＡＤＣ４３２を含む。センサー回路１０の第１のＬＰＦ２４０から出力される検出信号ＯＵＴ１は、ＬＰＦ４２０によって高周波成分が除去され、第１のＡＤＣ４３０によりディジタル値に変換される。センサー回路１０の第２のＬＰＦ２５０から出力される検出信号ＯＵＴ２は、ＬＰＦ４２２によって高周波成分が除去され、第２のＡＤＣ４３２によりディジタル値に変換される。演算処理回路４４０は、センサー回路１０で検出された検出信号の振幅又は感度に応じて、第１のＡＤＣ４３０又は第２のＡＤＣ４３２からのディジタル値を用いて積分を行うことで角速度及び回転角度を算出し、該角速度又は回転角度に対応した処理を実行する。
【０１４３】
これにより、高感度で、振幅の大きい検出信号に対して、高精度な処理を実現する電子機器を提供できるようになる。しかも、感度が異なる検出信号に対して、付加回路を設ける必要がなくなり、低コスト化も実現できるようになる。
【０１４４】
図１３に、本実施形態における電子機器４００のハードウェア構成例のブロック図を示す。図１３において、図１２と同一部分には同一符号を付し、適宜説明を省略する。
【０１４５】
電子機器４００は、センサー回路１０と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。電子機器４００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。図１２の演算処理回路４４０は、例えばメモリー５３０に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行する処理部５２０によって実現される。なお、Ａ／Ｄ変換回路４１０は、処理部５２０に内蔵されていてもよい。
【０１４６】
例えば、処理部５２０は、メモリー５３０から読み込んだプログラムに従って処理を実行し、センサー回路１０で検出された検出信号の振幅又は感度に応じてＡ／Ｄ変換回路４１０で変換されたディジタル値を用いて積分を行うことで角速度及び回転角度を算出し、該角速度又は回転角度に対応した処理を実行する。
【０１４７】
本実施形態では、感度の異なる２種類の検出信号を出力する際に、オペアンプのオフセット電圧差をほとんど無くし、しかも、高感度の出力の方がよりノイズを低減できるので、極めて微少な検出信号も検出でき、微少な角速度に基づいて処理を行う電子機器を提供できるようになる。また、検出回路２００を構成するキャパシターの面積を最小限に抑えることができるので、例えば、カットオフ周波数を極端に低い周波数（例えば１Ｈｚ）に設定する場合であっても、小型、且つ、高性能なＩＣを実現し、このＩＣを搭載する電子機器４００も、小型で高性能な電子機器となる。
【０１４８】
以上、本発明に係る検出装置、物理量測定装置及び電子機器を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１４９】
（１）例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタースイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従って、このような変形例は、すべて本発明に含まれるものとする。
【０１５０】
（２）上記の実施形態又はその変形例では、第１の入力キャパシター回路２４３及び第２の入力キャパシター回路２４５の各々は、２つの入力キャパシターを含む例について説明したが、本発明はこれに限定されるものではない。例えば、第１の入力キャパシター回路２４３及び第２の入力キャパシター回路２４５の各々は、３以上のキャパシターを備えたＳＣ回路を採用してもよい。
【符号の説明】
【０１５１】
１０，３００…センサー回路、  ２０…振動片、  ２２ａ，２２ｂ…駆動電極、
２４ａ，２４ｂ，２６ａ，２６ｂ…検出電極、  １００…駆動回路、
１１０…電流電圧変換器、  １２０…ＡＧＣ回路、  １３０，２１８…ＢＰＦ、
１４０…ＧＣＡ、  １５０…２値化回路、  ２００，３１０…検出回路、
２１０…交流増幅回路、  ２１２…第１の電流電圧変換器、
２１４…第２の電流電圧変換器、  ２１６…交流増幅器、  ２２０…同期検波回路、
２３０…直流増幅器、  ２４０…第１のＬＰＦ、  ２４２…第１の積分器、
２４３…第１の入力キャパシター回路、  ２４４…第２の積分器、
２４５…第２の入力キャパシター回路、  ２４６…帰還キャパシター回路、
２５０…第２のＬＰＦ、  ２８０…第ＮのＬＰＦ、  ４００…電子機器、
４１０…Ａ／Ｄ変換回路、  ４２０，４２２…ＬＰＦ、  ４３０…第１のＡＤＣ、
４３２…第２のＡＤＣ、  ４４０…演算処理回路、  ５１０…クロック生成回路、
５２０…処理部、  ５３０…メモリー、  ５４０…操作部、  ５５０…表示部、
Ｃ１…第１の入力キャパシター、  Ｃ２…第２の入力キャパシター、
Ｃ３…第３の入力キャパシター、  Ｃ４…第４の入力キャパシター、
ＣＬＫ１…第１のクロック、  ＣＬＫ２…第２のクロック、
Ｃｐ１〜Ｃｐ１６…寄生容量、  Ｃｒ１…第１の帰還キャパシター、
Ｃｒ２…第２の帰還キャパシター、  Ｃｒ３…第３の帰還キャパシター、
Ｃｒ４…第４の帰還キャパシター、  ＩＮＳ…絶縁膜、  ＭＥ１…第１の電極、
ＭＥ２…第２の電極、  ＯＰ１…第１のオペアンプ、  ＯＰ２…第２のオペアンプ、
ＯＵＴ１…第１の検出信号、  ＯＵＴ２…第２の検出信号、  ＳＵＢ…基板、
ＳＷ１〜ＳＷ１８…第１のスイッチ〜第１８のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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