(57)【要約】【課題】エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるようにする。【解決手段】エピタキシャル成長を行わず、素子を構成する各領域をイオン注入のみによって形成すると共に、ＳｉＣ基板１としてオフ角を有しないオン基板を用いる。これにより、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置とすることができる。【選択図】図２
2011134969.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性のオフ角を有しないオン基板からなる炭化珪素基板（１）を用意する工程と、
前記炭化珪素基板（１）の表層部に対して不純物のイオン注入を行うことで、第１導電型のソース領域（２）およびドレイン領域（３）を形成すると共に、これらソース領域（２）およびドレイン領域（３）よりも不純物濃度が低い第１導電型のチャネル層（４）を形成する工程と、
前記イオン注入を行ったのち、平坦化熱エッチングによって、前記炭化珪素基板（１）の表面を平坦化すると共に、注入されたイオンを活性化させる平坦化熱エッチング工程と、
前記平坦化熱エッチング後に、前記炭化珪素基板（１）の表面にパッシベーション膜（６）を形成するパッシベーション膜形成工程と、
前記パッシベーション膜（６）を形成したのち、前記チャネル層（４）に対してチャネル領域を設定するためのゲート電圧が印加されるゲート電極（７）と、前記ソース領域（２）に電気的に接続されるソース電極（８）と、前記ソース領域（３）に電気的に接続されるドレイン電極（９）を形成する電極形成工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記平坦化熱エッチング工程では、１６００℃以上の不活性ガス雰囲気で前記平坦化熱エッチングを行い、
前記パッシベーション膜形成工程では、前記パッシベーション膜の形成初期時に熱酸化工程を行うことで、該パッシベーション膜の少なくとも一部として熱酸化膜（６）を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記平坦化熱エッチング工程では、水素を含む不活性ガス雰囲気で前記平坦化熱エッチングを行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
半絶縁性のオフ角を有しないオン基板からなる炭化珪素基板（１）と、
前記炭化珪素基板（１）の表層部に対して不純物のイオン注入を行うことによって形成され、互いに離間して配置された第１導電型のソース領域（２）およびドレイン領域（３）と、
前記ソース領域（２）および前記ドレイン領域（３）よりも不純物濃度が低く、かつ、前記ソース領域（２）および前記ドレイン領域（３）を繋ぐ第１導電型のチャネル層（４）と、
前記炭化珪素基板（１）の表面に形成されたパッシベーション膜（６）膜と、
前記チャネル層（４）に対してチャネル領域を設定するためのゲート電圧が印加されるゲート電極（７）と、
前記ソース領域（２）に電気的に接続されるソース電極（８）と、
前記ソース領域（３）に電気的に接続されるドレイン電極（９）と、を備えたＪＦＥＴ、ＭＥＳＦＥＴもしくはＭＯＳＦＥＴの少なくとも１つを備え、
前記炭化珪素基板（１）の表面の凹凸が０．２μｍ以下とされていることを特徴とする炭化珪素半導体装置。
【請求項５】
前記炭化珪素基板（１）には、金属薄膜抵抗、拡散抵抗、キャパシタおよびインダクタのうちの少なくとも１つが形成されることで、高周波回路が構成されていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル成長を用いずにイオン注入のみによって素子形成を行う炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１〜３等において、エピタキシャル成長とイオン注入を組み合わせた製造方法によりＪＦＥＴ等を作成することが提案されている。例えば、低濃度のチャネル層をエピタキシャル成長にて形成し、高濃度層についてはイオン注入にて形成している。そして、ＳｉＣでは、エピタキシャル成長がステップフロー成長で行われるため、オフ基板でしか良好なエピタキシャル成長が行えない。このため、特許文献１〜３等に示される製造方法でもオフ基板が使用されることになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５６０３２５号明細書
【特許文献２】特開２００１−１７７１１１号公報
【特許文献３】特開平１０−２８４５０７号公報
【特許文献４】特開２００８−３４４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、オフ基板では、イオン注入領域の活性化や電極アニールの際に、表面凹凸が増大するバンチングが発生してしまい、表面リークが発生してＪＦＥＴの高周波特性が劣化するという問題が発生する。
【０００５】
このような問題を解決する手法として、イオン注入領域の活性化を不要にし、エピタキシャル成長のみによってデバイス作成を行うという製造方法が考えられる。ところが、このような製造方法では、メサ加工によって表面段差が大きくなるため、微細加工が困難であり、高周波化が困難になるという問題が発生する。また、エピタキシャル成長によって形成したエピタキシャル層のエッチングは、工程間での膜厚バラツキが大きく、素子特性のバラツキを発生させるため、歩留まりを低下させるという問題もある。
【０００６】
このような問題は、エピタキシャル成長を行うこと自体が要因であり、エピタキシャル成長を行わないようにしなければ解消されない。
【０００７】
したがって、エピタキシャル成長を行わないようにしつつ、イオン注入領域の活性化や電極アニールの際が行われても、上記問題が発生しないようにすることが要求される。つまり、イオン注入によって素子を構成する各領域を形成しつつ、イオン注入領域の活性化等を行ってもバンチングが発生しないようにしなければならない。
【０００８】
なお、素子を構成する各領域をイオン注入のみによって形成する製造方法が特許文献４に開示されている。しかしながら、この製造方法では、イオン注入後にＳｉおよびＣ雰囲気中で活性化熱処理をして表目荒れを防止する活性化熱処理を行った後、ＳｉＣの半導体層を堆積する工程が含まれており、ＳｉＣを堆積するということはエピタキシャル成長が行われているということである。したがって、オフ基板を用いてエピタキシャル成長を行わなければならず、イオン注入領域の活性化や電極アニールの際のバンチングを抑制することはできない。
【０００９】
本発明は上記点に鑑みて、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性のオフ角を有しないオン基板からなるＳｉＣ基板（１）を用意する工程と、ＳｉＣ基板（１）の表層部に対して不純物のイオン注入を行うことで、第１導電型のソース領域（２）およびドレイン領域（３）を形成すると共に、これらソース領域（２）およびドレイン領域（３）よりも不純物濃度が低い第１導電型のチャネル層（４）を形成する工程と、イオン注入を行ったのち、平坦化熱エッチングによって、ＳｉＣ基板（１）の表面を平坦化すると共に、注入されたイオンを活性化させる平坦化熱エッチング工程と、平坦化熱エッチング後に、ＳｉＣ基板（１）の表面にパッシベーション膜（６）を形成するパッシベーション膜形成工程と、パッシベーション膜（６）を形成したのち、チャネル層（４）に対してチャネル領域を設定するためのゲート電圧が印加されるゲート電極（７）と、ソース領域（２）に電気的に接続されるソース電極（８）と、ソース領域（３）に電気的に接続されるドレイン電極（９）を形成する電極形成工程と、を含むことを特徴としている。
【００１１】
このような製造方法では、エピタキシャル成長を行わず、イオン注入のみによって素子を構成する各領域を形成していると共に、ＳｉＣ基板（１）としてオフ角を有しないオン基板を用いるようにしている。このため、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置とすることができる。
【００１２】
請求項２に記載の発明では、平坦化熱エッチング工程では、１６００℃以上の不活性ガス雰囲気で平坦化熱エッチングを行い、パッシベーション膜形成工程では、パッシベーション膜の形成初期時に熱酸化工程を行うことで、該パッシベーション膜の少なくとも一部として熱酸化膜（６）を形成することを特徴としている。
【００１３】
このように、オン基板を用いた場合には、不活性ガス雰囲気下の平坦加熱エッチングによって原子レベルで平坦化することが可能となる。そして、熱酸化を行うことで、不活性ガス雰囲気での平坦化熱エッチングによって残留したカーボン層を除去することが可能となる。
【００１４】
請求項３に記載の発明では、平坦化熱エッチング工程では、水素を含む不活性ガス雰囲気で平坦化熱エッチングを行うことを特徴としている。
【００１５】
このように、水素を含む不活性ガス雰囲気で平坦化熱エッチングを行えば、基板表面にカーボン層が残留しないため、パッシベーション膜の形成初期での熱酸化を省略することができる。この場合にも、オン基板を用いているため、不活性ガス雰囲気下の平坦加熱エッチングによって原子レベルで平坦化することが可能となる。
【００１６】
請求項４に記載の発明では、半絶縁性のオフ角を有しないオン基板からなるＳｉＣ基板（１）と、ＳｉＣ基板（１）の表層部に対して不純物のイオン注入を行うことによって形成され、互いに離間して配置された第１導電型のソース領域（２）およびドレイン領域（３）と、ソース領域（２）およびドレイン領域（３）よりも不純物濃度が低く、かつ、ソース領域（２）およびドレイン領域（３）を繋ぐ第１導電型のチャネル層（４）と、ＳｉＣ基板（１）の表面に形成されたパッシベーション膜（６）膜と、チャネル層（４）に対してチャネル領域を設定するためのゲート電圧が印加されるゲート電極（７）と、ソース領域（２）に電気的に接続されるソース電極（８）と、ソース領域（３）に電気的に接続されるドレイン電極（９）と、を備えたＪＦＥＴ、ＭＥＳＦＥＴもしくはＭＯＳＦＥＴの少なくとも１つを備え、ＳｉＣ基板（１）の表面の凹凸が０．２μｍ以下とされていることを特徴とすしている。
【００１７】
このように、エピタキシャル成長を行わず、イオン注入のみによって素子を構成する各領域を形成していると共に、ＳｉＣ基板（１）としてオフ角を有しないオン基板を用いるようにしている。このため、ＳｉＣ基板（１）の表面の凹凸が０．２μｍ以下となっている。また、オン基板上に素子を形成しているため、イオン注入の活性化熱処理でも表面荒れが発生しないため、素子全域において表面荒れのない原子レベルでの平坦な表面となる。そして、ＦＥＴの電気特性として理想的な特性を得ることができるし、バンチング防止のためにカーボンとシリコン雰囲気を意図的に整える必要もなく、意図しないデポジション膜が形成されることもないため、閾値電圧にバラツキが発生することもない。
【００１８】
請求項５に記載の発明では、ＳｉＣ基板（１）には、金属薄膜抵抗、拡散抵抗、キャパシタおよびインダクタのうちの少なくとも１つが形成されることで、高周波回路が構成されていることを特徴としている。
【００１９】
このように、イオン注入だけで各素子を形成していて、かつ、半絶縁性のＳｉＣ基板（１）を用いていることから、例えばトランジスタと受動素子から構成される高周波回路に素子分離のための段差がなくて済み、回路面積が小さくできて製品コスト削減を図ることもできる。さらに、下地となるＳｉＣ基板（１）に余分な導電性領域が形成されないため、不要な寄生容量も発生しない。また、基板表面に不要な意図しないデポジション膜が形成されることもないため、それによる不要な寄生容量も発生しないようにできる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】従来のようにオフ角を有するオフ基板を用いる場合と本実施形態のようにオフ角を有しないオン基板を用いる場合の基板表面の様子を模式的に示した断面図である。
【図４】本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図５】図４に示すＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】本発明の第３実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図７】図６に示すＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】本発明の第４実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図９】ＪＦＥＴなどと共に備えられることにより高周波回路を構成するができる他の素子の例を示した断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、素子としてＪＦＥＴを備えたＳｉＣ半導体装置について説明する。
【００２４】
図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すＳｉＣ半導体装置は、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面のオフ角を有しないオン基板からなる半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているが絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態で用いている半絶縁性のＳｉＣ基板１は、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。
【００２５】
図１に示すように、ＳｉＣ基板１の表層部には、互いに離間して配置されたｎ+型ソース領域２およびｎ+型ドレイン領域３が形成されている。これらｎ+型ソース領域２およびｎ+型ドレイン領域３は、同じ不純物濃度かつ同じ厚さとされ、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば１×１０20ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．６μｍ程度）とされている。
【００２６】
また、ＳｉＣ基板１の表層部のうちｎ+型ソース領域２およびｎ+型ドレイン領域３の間には、これらｎ+型ソース領域２およびｎ+型ドレイン領域３を繋ぐようにｎ-型チャネル層４が形成されている。このｎ-型チャネル層４は、ｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）厚さ０．１〜１．０μｍ（例えば０．４μｍ程度）とされている。
【００２７】
さらに、ＳｉＣ基板１のうちｎ-型チャネル層４の表層部に位置する場所には、ｐ+型ゲート領域５が形成されている。ｐ+型ゲート領域５は、ｎ-型チャネル層４によってｎ+型ソース領域２およびｎ+型ドレイン領域３から離間して配置された状態となっている。このｐ+型ゲート領域５は、ｐ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば１×１０20ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．２μｍ）とされている。
【００２８】
また、ＳｉＣ基板１の表面には、パッシベーション膜の一部に相当する熱酸化膜６が形成されている。そして、この熱酸化膜６に形成された各コンタクトホールを通じて、ｐ+型ゲート領域５がゲート電極７に電気的に接続され、ｎ+型ソース領域２がソース電極８に電気的に接続され、ｎ+型ドレイン領域３がドレイン電極９に電気的に接続されている。
【００２９】
このような構造によってＪＦＥＴが構成されている。そして、図示しないがパッシベーション膜や保護膜等によって覆われることで、本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置が構成されている。
【００３０】
このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極７に対してゲート電圧を印加していないときには、ｐ+型ゲート領域５からｎ-型チャネル層４側に伸びる空乏層によってｎ-型チャネル層４がピンチオフされている。そして、この状態からゲート電極７に対してゲート電圧を印加すると、ｐ+型ゲート領域５から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層４内にチャネル領域が形成され、チャネル領域を介してソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
【００３１】
次に、本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。この図を参照して、図１に示すＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。
【００３２】
〔図２（ａ）の工程〕
まず、ＳｉＣ基板１を用意する。具体的には、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面のオフ角を有しないオン基板からなる半絶縁性のＳｉＣ基板１を用意する。例えば、オフ角を有する種結晶上にＳｉＣ単結晶を結晶成長させることで得たＳｉＣインゴットを（０００１）Ｓｉ面もしくは（０００−１）Ｃ面丁度の面、つまりオフ角の無いジャスト面で切り出すことでＳｉＣ基板１を得る。
【００３３】
〔図２（ｂ）の工程〕
ＳｉＣ基板１の主表面にＬＴＯ等のイオン注入用のマスク１０を配置する。そして、マスク１０に対してｎ-型チャネル層４の形成予定領域を開口させるパターニングを施したのち、マスク１０の上から窒素（Ｎ）をイオン注入する。これにより、ｎ型不純物濃度が例えば１×１０17ｃｍ-3、厚さが例えば０．４μｍのｎ-型チャネル層４が形成される。
【００３４】
〔図２（ｃ）の工程〕
マスク１０を除去したのち、再びＳｉＣ基板１の主表面にＬＴＯ等のイオン注入用のマスク１１を配置する。そして、マスク１１に対してｎ+型ソース領域２およびｎ+型ドレイン領域３の形成予定領域を開口させるパターニングを施したのち、マスク１１の上から窒素（Ｎ）をイオン注入する。これにより、ｎ型不純物濃度が例えば１×１０20ｃｍ-3、厚さが例えば０．６μｍのｎ+型ソース領域２およびｎ+型ドレイン領域３が形成される。
【００３５】
〔図２（ｄ）の工程〕
マスク１１を除去したのち、さらにＳｉＣ基板１の主表面にＬＴＯ等のイオン注入用のマスク１２を配置する。そして、マスク１２に対してｐ+型ゲート領域５の形成予定領域を開口させるパターニングを施したのち、マスク１２の上からアルミニウム（Ａｌ）をイオン注入する。これにより、ｐ型不純物濃度が例えば１×１０20ｃｍ-3、厚さが例えば０．２μｍのｐ+型ゲート領域５が形成される。
【００３６】
〔図２（ｅ）の工程〕
マスク１２を除去したのち、平坦化熱処理エッチング工程を行う。例えば、不活性ガス雰囲気にて１６００℃の熱処理を行うことにより、表面から０．０５μｍ分の厚みを熱エッチングする。例えば、不活性ガスとしては、アルゴン（Ａｒ）等を用いることができる。このような平坦化熱処理エッチング工程により、図２（ｂ）〜（ｄ）に示す工程で注入しておいたイオンを活性化させると共に、イオン注入時等に生じた表面の凹凸を平坦化することができる。このとき、本実施形態では、ＳｉＣ基板１としてオフ角を有しないオン基板を用いていることから、平坦化熱処理時の高温によってバンチングが発生しないようにすることができると共に、原子レベルで平坦化を行うことが可能となる。具体的には、表面の凹凸が０．２μｍ以下となり、素子全域において表面荒れのない原子レベルでの平坦な表面となる。
【００３７】
図３は、従来のようにオフ角を有するオフ基板を用いる場合と本実施形態のようにオフ角を有しないオン基板を用いる場合の基板表面の様子を模式的に示した断面図である。この図に示されるように、オフ角を有するオフ基板が用いられる場合、元々ステップバンチングがあるが、活性化の熱処理によってさらに表面凹凸が増大してバンチングが発生する。これに対して、オフ角を有しないオン基板は、エピタキシャル成長が行えないため一般的には用いられないが、ステップバンチングが無いことから、イオン注入を行ったのち活性化熱処理を行っても、原子レベルで平坦化されることになり、バンチングが発生することはない。具体的には、基板表面の凹凸が０．２μｍ以下となるようにできる。
【００３８】
〔図２（ｆ）の工程〕
熱酸化により、表面にパッシベーション膜の一部に相当する熱酸化膜６を形成する。平坦化熱処理エッチング工程が終わると、基板表面にカーボン層が残留する。この残留したカーボン層を除去するために、熱酸化を行っている。なお、平坦化熱処理エッチング工程では、不活性ガス雰囲気を用いる場合について説明したが、不活性ガス中に、エッチングガスである水素を含むこともできる。このようにすれば、平坦化熱処理エッチング工程時にカーボン層が残留しないため、パッシベーション膜形成初期時に熱酸化工程、つまり図２（ｆ）に示す工程を行わなくても済むようにできる。
【００３９】
この後、ゲート電極７やソース電極８およびドレイン電極９を形成する電極形成工程、パッシベーション膜の残りの部分を形成するための工程、保護膜の形成工程等を行うことにより、図１に示すＪＦＥＴを備えたＳｉＣ半導体装置が完成する。
【００４０】
以上説明したように、本実施形態では、エピタキシャル成長を行わず、イオン注入のみによって素子を構成する各領域を形成していると共に、ＳｉＣ基板１としてオフ角を有しないオン基板を用いるようにしている。このため、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるＳｉＣ半導体装置とすることができる。
【００４１】
また、このようにバンチングが発生することを防止できるため、ＪＦＥＴの電気特性として理想的な特性を得ることができるし、バンチング防止のためにカーボンとシリコン雰囲気を意図的に整える必要もなく、意図しないデポジション膜が形成されることもないため、閾値電圧にバラツキが発生することもない。
【００４２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＪＦＥＴを構成する各領域がｐ-型ベース領域内に形成されるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４３】
図４は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、ＳｉＣ基板１の表層部にｐ-型ベース領域２０が形成されており、このｐ-型ベース領域２０内にｎ+型ソース領域２、ｎ+型ドレイン領域３、ｎ-型チャネル層４およびｐ+型ゲート領域５が形成された構造とされている。このように、ｐ-型ベース領域２０を備えた構造とすることもできる。
【００４４】
図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。なお、ここに示す製造工程は、ほぼ第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４５】
まず、オフ角を有しないオン基板からなるＳｉＣ基板１を用意し、その上にマスク２１を配置する。その後、図５（ａ）に示すように、ＳｉＣ基板１の主表面にＬＴＯ等のイオン注入用のマスク２１を配置する。そして、マスク２１に対してｐ-型ベース領域２０の形成予定領域を開口させるパターニングを施したのち、マスク２１の上からアルミニウム（Ａｌ）をイオン注入する。これにより、ｐ型不純物濃度が例えば１×１０16ｃｍ-3、厚さが例えば０．８μｍのｐ-型ベース領域２０が形成される。
【００４６】
この後は、図５（ｂ）〜（ｆ）に示す工程において、上述した図２（ｂ）〜（ｆ）と同様の工程を行うことにより、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる（図５（ｅ）に示す工程ではｐ-型ベース領域２０に注入されたイオンも同時に活性化される）。
【００４７】
このように、ｐ-型ベース領域２０を備え、ｐ-型ベース領域２０内にＪＦＥＴを構成する各領域を配置した構造とすることもできる。このような場合でも、すべてイオン注入によってＪＦＥＴを構成する各領域を形成しているため、第１実施形態と同様の効果を得ることができる。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態の構造をＪＦＥＴではなくＭＥＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図６は、本実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、図１に示したｐ+型ゲート領域５をなくして、ｎ-型チャネル層４の表面に直接ゲート電極７を形成した構造としてある。ゲート電極７は、ショットキー電極とされており、ｎ型ＳｉＣに対してショットキー接触させられる金属にて構成されている。このような構造のＭＥＳＦＥＴを備えたＳｉＣ半導体装置についても、ＳｉＣ基板１としてオフ角を有しないオン基板を用いることができる。
【００５０】
このように構成されるＳｉＣ半導体装置に備えられたＭＥＳＦＥＴは、ショットキー電極とされたゲート電極７に対してゲート電圧を印加していないときには、ゲート電極７からｎ-型チャネル層４に対して仕事関数差に基づいて伸びる空乏層によってｎ-型チャネル層４がピンチオフされる。そして、ショットキー障壁を超えるゲート電圧を印加すると、ｎ-型チャネル層４内にチャネル領域が形成され、ソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＭＥＳＦＥＴも、ノーマリオフ型の素子として機能することができる。
【００５１】
続いて、本実施形態のＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図７は、本実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。この図を参照して、図６に示すＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明するが、基本的な製造工程に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
まず、図７（ａ）に示す工程において、オフ角を有しないオン基板からなるＳｉＣ基板１を用意し、図７（ｂ）〜（ｅ）に示す工程において、上述した図２（ｂ）〜（ｅ）と同様の工程を行う。これにより、基板表面に熱酸化膜６が形成された状態となる。そして、図７（ｆ）に示す工程では、ｎ+型ソース領域２およびｎ+型ドレイン領域３と対応する箇所が開口させられた図示しないマスクを配置したのち、そのマスクを用いて熱酸化膜６を選択的にエッチングすることでコンタクトホールを形成する。そして、マスクを除去したのち、熱酸化膜６の上にｎ型ＳｉＣとオーミック接触させられる金属膜を配置してからパターニング、もしくは、リフトオフによってソース電極８およびドレイン電極９を形成する。
【００５３】
この後の工程については図示しないが、再びｎ-型チャネル層４と対応する箇所が開口させられたマスクを配置した後、そのマスクを用いて熱酸化膜６を選択的にエッチングすることでコンタクトホールを形成する。そして、マスクを除去したのち、熱酸化膜６の上にｎ型ＳｉＣとショットキー接触させられる金属膜を配置してからパターニング、もしくは、リフトオフによってゲート電極７を形成する。さらに、パッシベーション膜の残りの部分を形成するための工程、保護膜の形成工程等を行うことにより、図６に示すＭＥＳＦＥＴを備えたＳｉＣ半導体装置が完成する。
【００５４】
以上のようにしてＭＥＳＦＥＴを備えたＳｉＣ半導体装置を製造する場合においても、すべてイオン注入によってＭＥＳＦＥＴを構成する各領域を形成しているため、第１実施形態と同様の効果を得ることができる。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態の構造をＪＦＥＴではなく蓄積型のＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図８は、本実施形態にかかる蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、図１に示したｐ+型ゲート領域５をなくして、ｎ-型チャネル層４の表面にゲート絶縁膜を構成する熱酸化膜６を介してゲート電極７を形成した構造としてある。このような構造の蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても、ＳｉＣ基板１としてオフ角を有しないオン基板を用いることができる。
【００５７】
このように構成されるＳｉＣ半導体装置に備えられた蓄積型のＭＯＳＦＥＴは、ゲート電極７に対してゲート電圧を印加していないときには、ゲート絶縁膜を構成する熱酸化膜６からｎ-型チャネル層４に対して仕事関数差に基づいて伸びる空乏層によってｎ-型チャネル層４がピンチオフされる。そして、ゲート電極７にゲート電圧を印加すると、ｎ-型チャネル層４内に蓄積型チャネルが形成され、ソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＭＯＳＦＥＴも、ノーマリオフ型の素子として機能することができる。
【００５８】
なお、本実施形態のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法は、ほぼ図７に示したＭＥＳＦＥＴを備えたＳｉＣ半導体装置の製造方法と同様である。すなわち、図７（ｆ）に示す工程まで行った後、ドープトＰｏｌｙ−Ｓｉ層を成膜し、その後、それをパターニングにしてゲート電極７を形成する。この後は、パッシベーション膜の残りの部分を形成するための工程、保護膜の形成工程等を行うことにより、図８に示すＭＯＳＦＥＴを備えたＳｉＣ半導体装置が完成する。
【００５９】
以上のようにしてＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造する場合においても、すべてイオン注入によってＭＯＳＦＥＴを構成する各領域を形成しているため、第１実施形態と同様の効果を得ることができる。
【００６０】
（他の実施形態）
上記各実施形態では、ｎ-型チャネル層４をチャネルとするｎチャネルタイプのＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴに対して本発明を適用しても良い。
【００６１】
また、上記実施形態では、ＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴを単独で形成した構造について説明したが、これらに対して他の素子を同じＳｉＣ基板１上に形成するような構造としても良い。例えば、他の素子としては、以下のような素子が挙げられる。
【００６２】
図９は、ＪＦＥＴなどと共に備えられることにより高周波回路を構成するができる他の素子の例を示した断面図である。具体的には、図９（ａ）は金属薄膜抵抗、図９（ｂ）は拡散抵抗、図９（ｃ）はキャパシタ、図９（ｄ）はインダクタである。
【００６３】
図９（ａ）に示す金属薄膜抵抗は、ＳｉＣ基板１の表面に形成された金属薄膜３０とこの金属薄膜３０の両端に配置された金属製のパッド部３１、３２にて構成されている。金属薄膜３０やパッド部３１、３２は、例えばＳｉＣ基板１の表面に形成した金属薄膜形成用の金属層やパッド部形成用の金属層をパターニングすることで構成される。
【００６４】
図９（ｂ）に示す拡散抵抗は、ＳｉＣ基板１の表層部に離間して形成されたｎ+型コンタクト領域３３、３４と、ＳｉＣ基板１の表層部においてｎ+型コンタクト領域３３、３４を繋ぐように形成されたｎ-型拡散層３５と、ｎ+型コンタクト領域３３、３４に対して電気的に接続されたパッド部３６、３７によって構成される。ｎ+型コンタクト領域３３、３４およびｎ-型拡散層３５は、ＳｉＣ基板１に対してｎ型不純物をイオン注入した後、熱処理によって活性化することにより形成される。パッド部３６、３７は、ｎ+型コンタクト領域３３、３４およびｎ-型拡散層３５を形成したのち、ＳｉＣ基板１の表面に形成したパッド部形成用の金属層をパターニングすることで構成される。
【００６５】
なお、ｎ+型コンタクト領域３３、３４およびｎ-型拡散層３５の形成工程については、ＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴを構成する各領域の形成工程と兼ねることもできる。例えば、ｎ+型コンタクト領域３３、３４についてはｎ+型ソース領域２やｎ+型ドレイン領域３を形成する際のイオン注入時に同時に形成でき、ｎ-型拡散層３５についてはｎ-型チャネル層４を形成する際のイオン注入時に同時に形成できる。そして、これらの活性化に関しては、平坦化熱処理エッチング工程の際に同時に行うことができる。
【００６６】
図９（ｃ）に示すキャパシタは、第１電極３８と第２電極３９とが絶縁膜４０を挟んで配置されることにより構成されている。例えば第１電極３８が正極、第２電極３９が負極とされ、これらが対向配置されている箇所に容量を構成する。このようなキャパシタは、例えば第１電極３８の下層部分をパターニングしたのち、パッシベーション膜等によって絶縁膜４０を形成し、さらに絶縁膜４０に対してコンタクトホールを形成してから金属層を成膜後にパターニングして第１電極３８の上層部分および第２電極３９を形成することで構成される。
【００６７】
図９（ｄ）に示すインダクタは、金属膜４１とその両端に配置されたパッド部４２、４３にて構成され、例えば金属膜４１の上面形状がコイル状にレイアウトされた構造とされている。金属膜４１やパッド部４２、４３は、例えばＳｉＣ基板１の表面に形成した金属薄膜形成用の金属層やパッド部形成用の金属層をパターニングすることで構成される。
【００６８】
これらに示したような金属薄膜抵抗、拡散抵抗、キャパシタ、インダクタをＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴと共に同じＳｉＣ基板１上に形成した集積回路等を形成することもできる。このような構成としても、エピタキシャル成長工程を行わなくても良いため、基板表面の凹凸を０．２μｍ以下の回路とすることが可能となる。
【００６９】
また、この場合、イオン注入だけで各素子を形成していて、かつ、半絶縁性のＳｉＣ基板１を用いていることから、例えばトランジスタと受動素子から構成される高周波回路に素子分離のための段差がなくて済み、回路面積が小さくできて製品コスト削減を図ることもできる。さらに、下地となるＳｉＣ基板１に余分な導電性領域が形成されないため、不要な寄生容量も発生しない。また、基板表面に不要な意図しないデポジション膜が形成されることもないため、それによる不要な寄生容量も発生しないようにできる。
【００７０】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００７１】
１          ＳｉＣ基板
２          ｎ+型ソース領域
３          ｎ+型ドレイン領域
４          ｎ-型チャネル層
５          ｐ+型ゲート領域
６          熱酸化膜
７          ゲート電極
８          ソース電極
９          ドレイン電極
１０〜１２  マスク
２０        ｐ-型ベース領域
２１        マスク
【図１】
2011134969.tif 000003
【図２】
2011134969.tif 000004
【図３】
2011134969.tif 000005
【図４】
2011134969.tif 000006
【図５】
2011134969.tif 000007
【図６】
2011134969.tif 000008
【図７】
2011134969.tif 000009
【図８】
2011134969.tif 000010
【図９】
2011134969.tif 000011