(57)【要約】【課題】アクティブロードの低消費電力化が図れ、より少ない消費電力でＤＵＴの同時測定個数を大幅に増加させることができる半導体試験装置を実現すること。【解決手段】測定対象デバイスの出力信号を検出するコンパレータと並列に、バッファアンプを介して入力される設定電圧に応じて負荷電流を制御するアクティブロードが接続された半導体試験装置において、  前記バッファアンプはＤ級アンプで構成されていることを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
測定対象デバイスの出力信号を検出するコンパレータと並列に、バッファアンプを介して入力される設定電圧に応じて負荷電流を制御するアクティブロードが接続された半導体試験装置において、
前記バッファアンプはＤ級アンプで構成されていることを特徴とする半導体試験装置。
【請求項２】
前記Ｄ級アンプは、
前記設定電圧信号に基づきパルス幅信号を生成出力するＰＷＭ信号発生器と、直列接続された２個のスイッチ素子と、これら２個のスイッチ素子を相補的にオン／オフ駆動するように前記ＰＷＭ信号発生器から生成出力されるパルス幅信号を増幅するとともにタイミング調整を行うレベルシフタと、前記２個のスイッチ素子の出力信号が入力されるローパスフィルタ、
とで構成されていることを特徴とする請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、アクティブロードの低消費電力化に関するものである。
【０００２】
半導体試験装置における測定対象デバイス（以下ＤＵＴという）の機能試験として、ピンエレクトロニクス部からＤＵＴに対して所定の試験信号を印加するとともにＤＵＴの出力信号をピンエレクトロニクス部に取り込み、出力信号が所定の期待値の範囲内か否かを判定することが行われている。
【０００３】
図３は、従来のこのような半導体試験装置の一例を示すブロック図である。図３において、制御部１０はＣＰＵを含むユーザーインターフェイスとして機能するものであり、テスタバスＴＢを介してパターン発生器２０、タイミング発生器３０、ドライバ４０、アクティブロード６０と接続されている。
【０００４】
パターン発生器２０は、制御部１０から入力されるデータに基づいて所定のテストパターン信号を生成し、タイミング発生器３０に出力する。
【０００５】
タイミング発生器３０は、制御部１０から入力されるデータおよびパターン発生器２０から入力されるテストパターン信号に基づき、所定のタイミング信号を生成し、ドライバ４０に出力する。
【０００６】
ドライバ４０は、タイミング発生器３０で生成されたタイミング信号を、コンパレータ５０の一方の入力端子とアクティブロード６０および出力リレー７０に出力する。
【０００７】
コンパレータ５０の他方の入力端子にはケーブ８０および出力リレー７０を介してＤＵＴ９０の出力信号が入力され、コンパレータ５０の出力端子はタイミング発生器３０に接続されている。
【０００８】
アクティブロード６０は、ＤＵＴ９０の負荷回路として動作するものであり、ＤＵＴ９０の出力ピンのそれぞれに個別に接続されている。
【０００９】
出力リレー７０は、制御部１０により選択的にオン／オフ駆動されるものであり、ケーブル８０を介してＤＵＴ９０のそれぞれのピンに接続されている。
【００１０】
図４は、従来のアクティブロード６０の一例を示すブロック図である。レジスタ６１ａ〜６１ｃはテスタバスＴＢを介して制御部１０に接続されている。レジスタ６１ａにはＤ／Ａ変換器６２ａが接続され、レジスタ６１ｂにはバッファアンプ６３が接続され、レジスタ６１ｃにはＤ／Ａ変換器６２ｂが接続されている。
【００１１】
Ｄ／Ａ変換器６２ａは可変電流源６４ａの一端に接続され、可変電流源６４ａの他端はダイオードブリッジ６５の一端に接続され、ダイオードブリッジ６５の他端は可変電流源６４ｂの一端に接続され、可変電流源６４ｂの他端はＤ／Ａ変換器６２ｂに接続されている。
【００１２】
ダイオードブリッジ６５の一方の接続中点にはバッファアンプ６３の出力端子が接続され、他方の接続中点にはＤＵＴ９０のピンが接続されている。
【００１３】
これらの動作を説明する。
ＣＰＵ１０は、ユーザーが作成したテストプログラムに基づいて所定のテストパターンをパターン発生器２０に格納するとともに、テスタバスＴＢを介して各ユニットの動作を制御する。
【００１４】
パターン発生器２０はテストパターンを生成してタイミング発生器３０に出力し、タイミング発生器３０はテストパターンのテストタイミングに基づいて試験信号を生成して各ユニットに出力する。
【００１５】
ドライバ４０は、出力リレー７０およびケーブル８０を介してＤＵＴ９０に試験信号を供給する。ＤＵＴ９０の出力信号は出力リレー７０およびケーブル８０を介してコンパレータ５０の一方の入力端子に入力され、他方の入力端子に入力される比較電圧と比較される。コンパレータ５０の比較結果はタイミング発生器３０に入力され、内部に設けられている図示しない判定回路でＤＵＴ９０の良品／不良品判定が行われる。
【００１６】
アクティブロード６０は、以下に示すようにＤＵＴ９０の負荷回路として動作する。
レジスタ６１ａには出力電流ＩＯＬ側の設定値が格納され、レジスタ６１ｃには出力電流ＩＯＨ側の設定値が格納されている。ＤＡＣ６２ａと６２ｃはこれらレジスタ６１ａと６１ｃに格納された設定値に応じた電圧を出力する。電流源６４ａと６４ｂはＤＡＣ６２ａと６２ｃの出力電圧に応じた電流を出力する。
【００１７】
レジスタ６１ｂには比較電圧ＶＴＨの設定値が格納されている。ＤＡＣ６２ｂはレジスタ６１ｂに格納された設定値に応じた比較電圧ＶＴＨを出力する。ＤＡＣ６２ｂの出力される比較電圧ＶＴＨは、バッファアンプ６３を介してダイオードブリッジ６５の一方の接続中点に印加される。
【００１８】
ダイオードブリッジ６５は、図５に示すように、ＤＵＴ１０の出力電圧ＶＯＵＴがバッファアンプ６３を介して印加される比較電圧ＶＴＨより高い場合はＩＯＨを出力し、出力電圧ＶＯＵＴが比較電圧ＶＴＨより低い場合はＩＯＬを出力する。
【００１９】
図６は従来のバッファアンプ６３の一例を示すブロック図であり、ＡＢ級プッシュプルのリニアアンプとして構成されている。すなわち、ＰＮＰトランジスタ６３ａのベースとＮＰＮトランジスタ６３ｂのベースは共通に接続されている。
【００２０】
ＰＮＰトランジスタ６３ａのエミッタには電流源６３ｃが接続されるとともにＮＰＮトランジスタ６３ｄのベースが接続され、ＮＰＮトランジスタ６３ｂのエミッタには電流源６３ｅが接続されるとともにＰＮＰトランジスタ６３ｆのベースが接続されている。
【００２１】
ＰＮＰトランジスタ６３ａのコレクタとＰＮＰトランジスタ６３ｆのコレクタは共通に接続され、ＮＰＮトランジスタ６３ｂのコレクタとＮＰＮトランジスタ６３ｄのコレクタは共通に接続され、ＮＰＮトランジスタ６３ｄのエミッタとＰＮＰトランジスタ６３ｆのエミッタは共通に接続されている。
【００２２】
特許文献１には、アクティブロードを用いた半導体試験装置の構成が記載されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００９−５３００３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
ところで、近年、半導体デバイスの低価格化に伴い、ＤＵＴの多数個同時測定の増加が強く求められており、半導体試験装置は大規模化の一途をたどっている。そのため、半導体試験装置を構成している各ユニットの低消費電力化が重要課題である。特に、アクティブロードはＤＵＴの出力ピンの数だけ必要になることから、低消費電力化が図れた場合の消費電力低減の効果は大きい。
【００２５】
しかし、図６に示した従来のアクティブロードのバッファアンプはリニアアンプ構成であるため、消費電力の低減は困難である。
【００２６】
本発明は、このような問題点を解決するものであり、その目的は、アクティブロードの低消費電力化が図れ、より少ない消費電力でＤＵＴの同時測定個数を大幅に増加させることができる半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明のうち請求項１に記載の発明は、
測定対象デバイスの出力信号を検出するコンパレータと並列に、バッファアンプを介して入力される設定電圧に応じて負荷電流を制御するアクティブロードが接続された半導体試験装置において、
前記バッファアンプはＤ級アンプで構成されていることを特徴とする。
【００２８】
請求項２記載の発明は、請求項１に記載の半導体試験装置において、
前記Ｄ級アンプは、
前記設定電圧信号に基づきパルス幅信号を生成出力するＰＷＭ信号発生器と、直列接続された２個のスイッチ素子と、これら２個のスイッチ素子を相補的にオン／オフ駆動するように前記ＰＷＭ信号発生器から生成出力されるパルス幅信号を増幅するとともにタイミング調整を行うレベルシフタと、前記２個のスイッチ素子の出力信号が入力されるローパスフィルタ、
とで構成されていることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、バッファアンプの消費電力を、リニアアンプと比べて、かなり小さくできる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のダイオードブリッジの動作説明図である。
【図３】従来の半導体試験装置の一例を示すブロック図である。
【図４】従来のアクティブロードの一例を示すブロック図である。
【図５】従来のダイオードブリッジの出力電圧の説明図である。
【図６】従来のバッファアンプの一例を示すブロック図である。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して、本発明を詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１のバッファアンプ６３は、スイッチング技術を応用することにより消費電力が大幅に低減できるＤ級アンプ（デジタルアンプ）で構成されている。
【００３２】
図１において、ＰＷＭ(Pulse Width Modulation：パルス幅変調)信号発生器６３ｇは、Ｄ／Ａ変換器６２ｂから入力されるＶＴＨ信号のレベル情報をパルス幅情報を有するＰＷＭ信号としてレベルシフタ６３ｈに出力する。
【００３３】
レベルシフタ６３ｈは、スイッチ素子として動作するように直列接続されたパワートランジスタ６３ｉと６３ｊを相補的にオン／オフ駆動するために、ＰＷＭ信号発生器６３ｇから出力されるＰＷＭ信号を増幅するとともにタイミング調整を行う。図１では、パワートランジスタ６３ｉと６３ｊとしてＭＯＳＦＥＴを用いる例を示しているが、バイポーラであってもよい。
【００３４】
直列接続されたパワートランジスタ６３ｉと６３ｊの接続中点にはインダクタ６３ｋの一端が接続され、インダクタ６３ｋの他端はダイオードブリッジ６５の一方の接続中点に接続されるとともにキャパシタ６３ｍを介して共通電位点に接続されている。
【００３５】
これらインダクタ６３ｋとキャパシタ６３ｍはローパスフィルタを構成するものであって、パワートランジスタ６３ｉと６３ｊの接続中点の出力信号を入力することにより、Ｄ／Ａ変換器６２ｂからＰＷＭ信号発生器６３ｇに入力されるＶＴＨ信号を再現できる。
【００３６】
図２は、図１の具体的な動作例に基づく消費電力低減の説明図である。図２において、出力電流を±３０ｍＡ、電圧範囲（ＶＴ  ＶＯＵＴ）を−２Ｖ〜＋６Ｖ、電源電圧は電圧範囲が±２Ｖで−４Ｖ〜＋８Ｖとし、Ｄ級アンプの電力効率は８０％とした。電流源６４ａの一端はバッファアンプ６３の一方の駆動電源ＶＣＣ（８Ｖ）に接続され、電流源６４ｂの一端はバッファアンプ６３の他方の駆動電源ＶＥＥ（−４Ｖ）に接続されている。
【００３７】
ダイオードブリッジ６５は、図５と同様に、ＤＵＴ１０の出力電圧ＶＯＵＴ（６Ｖ）がバッファアンプ６３を介して印加される比較電圧ＶＴＨ（−２Ｖ）より高い場合は電流源６４ｂを介してＩＯＨ（３０ｍＡ）を出力し、出力電圧ＶＯＵＴ（６Ｖ）が比較電圧ＶＴＨ（−２Ｖ）より低い場合は電流源６４ａを介してＩＯＬ（３０ｍＡ）を出力する。
【００３８】
ここで、バッファアンプ６３の出力電力は、
２Ｖ＊３０ｍＡ＝６０ｍＷ
になる。
【００３９】
一方、バッファアンプ６３がＤ級アンプの内部消費電力は、
（６０ｍＷ／０．８）−６０ｍＷ＝１５ｍＷ
になる。
【００４０】
これに対し、バッファアンプ６３がリニアアンプの内部消費電力は、
２Ｖ＊３０ｍＡ＝６０ｍＷ
になる。
【００４１】
一般に、半導体試験装置は、ＤＵＴの数千本の出力ピンに対応できるように数千個のアクティブロードを搭載することから、本発明のようにバッファアンプがＤ級アンプで構成されたアクティブロードを実装することにより、装置全体としては数十Ｗの電力低減が図れることになる。
【００４２】
すなわち、アクティブロードを構成するバッファアンプを電力効率が高いＤ級アンプ化することで、アクティブロードを低消費電力化でき、より少ない消費電力でＤＵＴの同時測定個数を大幅に増加させることができる。
【００４３】
以上説明したように、本発明によれば、アクティブロードの低消費電力化が図れることから、より少ない消費電力で同時に多数のＤＵＴを測定できる半導体試験装置が実現できる。
【符号の説明】
【００４４】
１０  制御部（ＣＰＵ）
２０  パターン発生器
３０  タイミング発生器
４０  ドライバ
５０  コンパレータ
６０  アクティブロード
６３  バッファアンプ
６３ｇ  ＰＷＭ信号発生器
６３ｈ  レベルシフタ
６３ｉ、６３ｊ  パワートランジスタ
６３ｋ  インダクタ
６３ｍ  キャパシタ
７０  出力リレー
８０  ケーブル
９０  測定対象デバイス（ＤＵＴ）
【図１】
2011117790.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011117790.tif 000007
【図６】
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