(57)【要約】【課題】低電力消費のシフトレジスタを提供する。【解決手段】シフトレジスタは複数段を含む。一実施例において、それぞれの段は、第１出力端、第２出力端、節点と第２出力端の間に電気的に結合されるプルアップ回路、節点に電気的に結合されるプルアップ制御回路、節点と第１出力端の間に電気的に結合されるプルダウン制御回路および節点と第１出力端に電気的に結合される制御回路を含む。【選択図】図１
2011204343.tif 000002
【特許請求の範囲】
【請求項１】
相互直列に接続される複数段｛Sn｝（n＝1、2、…、N、Nは正整数である）を含むシフトレジスタであって、前記各段Snは、
ゲート信号G(n)を出力する第１出力端と、
段搬送（stage carry）信号ST(n)を出力する第２出力端と、
節点Q(n)と前記第２出力端との間に電気的に結合されるプルアップ回路と、
前記節点Q(n)に電気的に結合されるプルアップ制御回路と、
節点Q(n)と前記第１出力端との間に電気的に結合されるプルダウン回路と、
前記節点Q(n)と前記第１出力端との間に電気的に結合されるとともに、前記節点Q(n)に電気的に結合されるゲートと、直流(DC)電圧信号VGHを受信するソースと、前記第１出力端に電気的に結合されるドレインとを有するトランジスタを含む制御回路と、
を備えることを特徴とするシフトレジスタ。
【請求項２】
前記Sn段の前記プルアップ制御回路は、さらに前記節点Q(n-1)と前記Sn-1段の前記第２出力端に電気的に結合され、前記Sn段の前記プルダウン回路は、さらに前記Sn＋1段の前記第２出力端に電気的に結合されることを特徴とする請求項1に記載のシフトレジスタ。
【請求項３】
前記プルアップ回路は、前記節点Q(n)に電気的に結合されるゲートと、複数の制御信号{HCj}（j＝1、2、…、M、Mは正整数である）のうちのいずれかを受信するソースと、前記第２出力端に電気的に結合されるドレインとを有するトランジスタT21を含むことを特徴とする請求項2に記載のシフトレジスタ。
【請求項４】
前記プルアップ回路は、さらに前記トランジスタT21における前記ゲートと前記ドレインとの間に電気的に結合されるコンデンサを含むことを特徴とする請求項3に記載のシフトレジスタ。
【請求項５】
前記プルアップ制御回路は、
ゲートと、前記Sn-1段の前記第２出力端に電気的に結合され、その中から前記段搬送信号ST(n-1)を受信するソースと、前記入力節点Q(n)に電気的に結合されるドレインとを有する第１トランジスタT11と、
前記Sn-1段の前記節点Q(n-1)に電気的に結合されるゲートと、複数の制御信号{HCj}のうちのいずれかを受信するソースと、前記第１トランジスタT11の前記ゲートに電気的に結合されるドレインとを有する第２トランジスタT12と、
を含むことを特徴とする請求項3に記載のシフトレジスタ。
【請求項６】
前記プルダウン回路は、第１プルダウン制御回路と第２プルダウン制御回路を有するプルダウン制御回路を含み、それぞれの前記第１プルダウン制御回路と第２プルダウン制御回路は、
第１クロック信号LC1または第２クロック信号LC2を受信するゲートと、前記ゲートに電気的に結合されるソースと、ドレインと、を有する第１トランジスタT51/T61と、
前記節点Q(n)に電気的に結合されるゲートと、前記第１トランジスタT51/T61の前記ドレインに電気的に結合されるソースと、供給電圧VSSを受けるドレインとを有する第２トランジスタT52/T62と、
前記第１トランジスタT51/T61の前記ドレインに電気的に結合されるゲートと、前記第１トランジスタT51/T61の前記ソースに電気的に結合されるソースと、節点P(n)/K(n)に電気的に結合されるドレインとを有する第３トランジスタT53/T63と、
前記節点Q(n)に電気的に結合されるゲートと、前記第３トランジスタT53/T63の前記ドレインに電気的に結合されるソースと、供給電圧VSSを受けるドレインとを有する第４トランジスタT54/T64と、
を含むことを特徴とする請求項5に記載のシフトレジスタ。
【請求項７】
前記プルダウン回路は、さらに第１プルダウン回路と第２プルダウン回路を含み、そのうち、
前記第１プルダウン回路は、
前記第１プルダウン制御回路の前記節点P(n)に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記第１出力端に電気的に結合されるドレインとを有する第１トランジスタT31と、
前記第１プルダウン制御回路の前記節点P(n)に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第２トランジスタT32と、
を含み、
前記第２プルダウン回路は、
前記第２プルダウン制御回路の前記節点K(n)に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記第１出力端に電気的に結合されるドレインとを有する第１トランジスタT41と、
前記第２プルダウン制御回路の前記節点K(n)に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第２トランジスタT42と、
前記Sn+1段の前記第２出力端に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインを有する第３トランジスタT43と、
前記Sn+1段の前記第２出力端に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第４トランジスタT44と、
を含むことを特徴とする請求項６に記載のシフトレジスタ。
【請求項８】
液晶ディスプレイ（ＬＣＤ）であって、
マトリクス状を形成する複数の画素を有する液晶パネルと、
行方向に沿って配置され、各二本の隣接する線が一画素行を定義する複数の走査線と、
複数のゲート信号を発生して前記複数の画素を駆動するように構成され、相互直列に接続される複数段｛Sn｝（n＝1、2、…、N、Nは正整数である）を有するシフトレジスタを含むゲートドライバと、
を含み、そのうち、各段Snは、
対応するゲートラインに電気的に結合され、ゲート信号Ｇ(n)を出力する第１出力端と、
段搬送信号ST(n)を出力する第２出力端と、
節点Q(n)と前記第２出力端との間に電気的に結合されるプルアップ回路と、
前記節点Q(n)に電気的に結合されるプルアップ制御回路と、
前記節点Q(n)と前記第１出力端との間に電気的に結合されるプルダウン回路と、
前記節点Q(n)と前記第１出力端との間に電気的に結合され、前記節点Q(n)に電気的に結合されるゲートと、直流(DC)電圧信号VGHを受信するソースと、前記第１出力端に電気的に結合されるドレインとを有するトランジスタを含む制御回路と、
を含むことを特徴とする液晶ディスプレイ（ＬＣＤ）。
【請求項９】
前記Sn段の前記プルアップ制御回路は、さらに前記節点Q(n-1)と前記Sn-1段の前記第２出力端とに電気的に結合され、前記Sn段の前記プルダウン回路は、さらに前記Sn＋1段の前記第２出力端に電気的に結合されることを特徴とする請求項８に記載の液晶ディスプレイ。
【請求項１０】
前記プルアップ回路は、前記節点Q(n)に電気的に結合されるゲートと、複数の制御信号{HCj}（j＝1、2、…、M、Mは正整数である）のうちのいずれかを受信するソースと、前記第２出力端に電気的に結合されるドレインとを有するトランジスタT21を含むことを特徴とする請求項９に記載の液晶ディスプレイ。
【請求項１１】
前記プルアップ回路は、さらに前記トランジスタT21における前記ゲートと前記ドレインとの間に電気的に結合されるコンデンサを含むことを特徴とする請求項10に記載の液晶ディスプレイ。
【請求項１２】
前記プルアップ制御回路は、
ゲートと、前記Sn-1段の前記第２出力端に電気的に結合され、その中から前記段搬送信号ST(n-1)を受信するソースと、前記入力節点Q(n)に電気的に結合されるドレインとを有する第１トランジスタT11と、
前記Sn-1段の前記節点Q(n-1)に電気的に結合されるゲートと、複数の制御信号{HCj}のうちのいずれかを受信するソースと、前記第１トランジスタT11の前記ゲートに電気的に結合されるドレインとを有する第２トランジスタT12と、
を含むことを特徴とする請求項10に記載の液晶ディスプレイ。
【請求項１３】
前記プルダウン回路は、第１プルダウン制御回路および第２プルダウン制御回路を有するプルダウン制御回路を含み、それぞれの前記第１プルダウン制御回路および前記第２プルダウン制御回路は、
第１クロック信号LC1または第２クロック信号LC2を受信するゲートと、前記ゲートに電気的に結合されるソースと、ドレインとを有する第１トランジスタT51/T61と、
前記節点Q(n)に電気的に結合されるゲートと、前記第１トランジスタT51/T61の前記ドレインに電気的に結合されるソースと、供給電圧VSSを受けるドレインを有する第２トランジスタT52/T62と、
前記第１トランジスタT51/T61の前記ドレインに電気的に結合されるゲートと、前記第１トランジスタT51/T61の前記ソースに電気的に結合されるソースと、節点P(n)/K(n)に電気的に結合されるドレインとを有する第３トランジスタT53/T63と、
前記節点Q(n)に電気的に結合されるゲートと、前記第３トランジスタT53/T63の前記ドレインに電気的に結合されるソースと、供給電圧VSSを受けるドレインを有する第４トランジスタT54/T64と、
を含むことを特徴とする請求項12に記載の液晶ディスプレイ。
【請求項１４】
前記プルダウン回路は、さらに第１プルダウン回路および第２プルダウン回路を含み、
前記第１プルダウン回路は、
前記第１プルダウン制御回路の前記節点P(n)に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記第１出力端に電気的に結合されるドレインとを有する第１トランジスタT31と、
前記第１プルダウン制御回路の前記節点P(n)に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第２トランジスタT32と、
を含み、
前記第２プルダウン回路は、
前記第２プルダウン制御回路の前記節点K(n)に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記第１出力端に電気的に結合されるドレインとを有する第１トランジスタT41と、
前記第２プルダウン制御回路の前記節点K(n)に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第２トランジスタT42と、
前記Sn+1段の前記第２出力端に電気的に結合されるゲートと、前記節点Q(n)に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第３トランジスタT43と、
前記Sn+1段の前記第２出力端に電気的に結合されるゲートと、前記第１出力端に電気的に結合されるソースと、前記供給電圧VSSを受けるドレインとを有する第４トランジスタT44と、
を含むことを特徴とする請求項13に記載の液晶ディスプレイ。
【請求項１５】
液晶パネル、これらの走査線および前記ゲートドライバはいずれもガラス基板上に形成され、これらの段｛Sn｝を前記液晶パネルの少なくとも片側に位置させることを特徴とする請求項８に記載の液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに関し、特に、相互直列に接続され複数段を有するシフトレジスタに関する。それぞれの段はいずれも薄膜トランジスタを使用し、直流(DC)電圧信号により駆動され、さらに、動的電力消費を低減するとともに、シフトレジスタの操作における信頼性を改善する。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）は、ＬＣＤパネルおよび画素素子を含み、ＬＣＤパネルは液晶セルにより形成され、それぞれの画素素子はそれに対応する液晶セルと関係する。画素素子は、空間的に配置されマトリクスを形成し、行方向においてゲートラインを有し、列方向においてデータラインを有する。ＬＣＤパネルは、ゲートドライバとデータドライバを含む駆動回路により駆動される。ゲートドライバは複数のゲート信号（走査信号）を発生し、順にゲートラインに印加され、さらに、一行ずつ連続して画素素子を始動する。データドライバは、複数のソース信号（データ信号）を発生し、例えば、連続して画像信号に対するサンプリングを行い、順にデータラインに印加されるとともに、ゲートライン上のゲート信号に印加され、ＬＣＤパネルにおける液晶セルを調整し、その光線透過率を制御することにより、ＬＣＤ上に画像を表示する。
【０００３】
従って、この駆動回路において、シフトレジスタはゲートドライバに用いられ、複数のゲート信号を発生して、ゲートラインを連続して駆動する。しかしながら、製造コストを低減させるために、その関連技術開発と展開において、シフトレジスタとゲートドライバをＬＣＤパネルに統合させることに力を尽くしている。例えば、その一つの方法として、シフトレジスタとゲートドライバをＬＣＤパネルのガラス基板上に製造・形成し、言い換えれば、つまり、ゲートアレイ（gate  on  array；GOA）の配置であり、且つ、非晶質シリコン（a-Si）薄膜トランジスタ（TFTS）を使用することである。
【０００４】
ＬＣＤパネル上のゲートラインを有効的に駆動させるために、非晶質シリコン薄膜トランジスタ（a-Si TFTS）は、通常、大きい寸法（チャンネル幅）を有するように設計し、そのうち、非晶質シリコン材料のキャリアの移動率が非常に低い。しかしながら、非晶質シリコン薄膜トランジスタの寸法が大きければ大きいほど、非晶質シリコン薄膜トランジスタの寄生容量も多くなり、これはＬＣＤパネル上のデータラインの電力消費を大幅に増加させる。
【０００５】
そのため、今まで、当該技術を熟知する者なら誰でも努力を尽くしてその解決方法を探し、上記問題の欠陥を改善しようとして来た。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、低電力消費のシフトレジスタを提供する。
【課題を解決するための手段】
【０００７】
本発明の一つの態様は、シフトレジスタに関する。一実施例において、シフトレジスタは複数段｛Sn｝（n＝1、2、、、、N、Nは正整数である）を含む。それぞれの段は、ゲート信号を出力するための第１出力端、段搬送信号を出力するための第２出力端、一節点と第２出力端の間に電気的に結合されるプルアップ回路、節点に電気的に結合されるプルアップ制御回路、節点と第１出力端の間に電気的に結合されるプルダウン回路、節点とプルダウン回路の間に電気的に結合されるプルダウン制御回路、および節点と第１出力端の間に電気的に結合される制御回路を含む。制御回路は、節点に電気的に結合されるゲート、直流電圧信号を受信するためのソースおよび第１出力端に電気的に結合されるドレインを有するトランジスタを含む。Sn段のプルアップ制御回路は、さらに節点とSn-1段の第２出力端に電気的に結合され、Sn段のプルダウン回路は、さらにSn＋1の第２出力端に電気的に結合される。
【０００８】
一実施例において、プルアップ回路は、節点に電気的に結合されるゲート、複数の制御信号{HCj}（（j＝1、2、、、、M、Mは正整数である）のうちのいずれかを受信するためのソースおよび第２出力端に電気的に結合されるドレインを有するトランジスタを含む。プルアップ回路は、さらにトランジスタのゲートとドレインの間に電気的に結合されるコンデンサを含む。
【０００９】
一実施例において、プルアップ制御回路は、第１トランジスタと第２トランジスタを含む。第１トランジスタは、ゲート、Sn-1段の第２出力端に電気的に結合され、その中から段搬送信号を受信するためのソースおよび入力節点に電気的に結合されるドレインを有する。第２トランジスタは、Sn-1段の節点に電気的に結合されるゲート、複数の制御信号{HCj}のうちのいずれかを受信するためのソースおよび第１トランジスタのゲートに電気的に結合されるドレインを有する。
【００１０】
一実施例において、プルダウン制御回路は、第１プルダウン制御回路と第２プルダウン制御回路を含む。それぞれの第１プルダウン制御回路と第２プルダウン制御回路は、いずれも第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを有する。第１トランジスタは、第１クロック信号または第２クロック信号を受信するためのゲート、ゲートに電気的に結合されるソースおよびドレインを有する。第２トランジスタは、節点に電気的に結合されるゲート、第１トランジスタのドレインに電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第３トランジスタは、第１トランジスタのドレインに電気的に結合されるゲート、第１トランジスタのソースに電気的に結合されるソースおよび節点に電気的に結合されるドレインを有する。第４トランジスタは、節点に電気的に結合されるゲート、第３トランジスタのドレインに電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。
【００１１】
一実施例において、プルダウン回路は、第１プルダウン回路と第２プルダウン回路を含む。第１プルダウン回路は、第１トランジスタと第２トランジスタを含む。第１トランジスタは、第１プルダウン制御回路の節点に電気的に結合されるゲート、節点に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタは、第１プルダウン制御回路の節点に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第２プルダウン回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含む。第１トランジスタは、第２プルダウン制御回路の節点に電気的に結合されるゲート、節点に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタは、第２プルダウン制御回路の節点に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第３トランジスタは、Sn＋1段の第２出力端に電気的に結合されるゲート、節点に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第４トランジスタは、Sn＋1段の第２出力端に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。
【００１２】
本発明のもう一つの態様は、液晶パネルと複数の走査線およびゲートドライバを含む液晶ディスプレイ（ＬＣＤ）に関する。液晶パネルは、空間的に配置されマトリクス状を形成する複数の画素を有する。走査線は、行方向に沿って空間的に配置され、そのうち、それぞれ二本の隣接する走査線は一画素行を定義する。ゲートドライバは、複数のゲート信号を発生することにより、画素を駆動する。ゲートドライバは、相互直列に接続される複数段｛Sn｝（n＝1、2、、、、N、Nは正整数である）を有するシフトレジスタを含む。
【００１３】
それぞれの段は、第１出力端、第２出力端、プルアップ回路、プルアップ制御回路、プルダウン回路および制御回路を含む。第１出力端は、対応するゲートラインに電気的に結合され、さらに、ゲート信号を出力する。第２出力端は、段搬送信号を出力するのに用いられる。プルアップ回路は、節点と第２出力端の間に電気的に結合される。プルアップ制御回路は、節点に電気的に結合される。プルダウン回路は、節点と第１出力端の間に電気的に結合される。プルダウン制御回路は、節点とプルダウン回路の間に電気的に結合される。制御回路は、節点と第１出力端の間に電気的に結合される。制御回路は、節点に電気的に結合されるゲート、DC電圧信号を受信するためのソースおよび第１出力端に電気的に結合されるドレインを有するトランジスタを含む。Sn段のプルアップ制御回路は、さらに節点およびSn−1段の第２出力端に電気的に結合され、Sn段のプルダウン回路は、さらにSn＋1段の第２出力端に電気的に結合される。
【００１４】
一実施例において、プルアップ回路は、節点に電気的に結合されるゲート、複数の制御信号{HCj}（j＝1、2、、、、M、Mは正整数である）のうちのいずれかを受信するためのソースおよび第２出力端に電気的に結合されるドレインを有するトランジスタを含む。プルアップ回路は、さらにトランジスタにおけるゲートとドレインに電気的に結合されるコンデンサを含む。
【００１５】
一実施例において、プルアップ制御回路は、第１トランジスタと第２トランジスタを含む。第１トランジスタは、ゲート、Sn-1段の第２出力端に電気的に結合され、段搬送信号を受信するソースおよび入力節点に電気的に結合されるドレインを有する。第２トランジスタは、Sn-1段の節点に電気的に結合されるゲ―ト、複数の制御信号{HCj}のうちのいずれかを受信するためのソースおよび第１トランジスタのゲートに電気的に結合されるドレインを有する。
【００１６】
一実施例において、プルダウン制御回路は、第１プルダウン制御回路と第２プルダウン制御回路を含む。それぞれの第１プルダウン制御回路と第２プルダウン制御回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを有する。第１トランジスタは、第１クロック信号または第２クロック信号を受信するためのゲート、ゲートに電気的に結合されるソースおよびドレインを有する。第２トランジスタは、節点に電気的に結合されるゲート、第１トランジスタのドレインに電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第３トランジスタは、第１トランジスタのドレインに電気的に結合されるゲート、第１トランジスタのソースに電気的に結合されるソースおよび節点に電気的に結合されるドレインを有する。第４トランジスタは、節点に電気的に結合されるゲート、第３トランジスタのドレインに電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。
【００１７】
一実施例において、プルダウン回路は、第１プルダウン回路と第２プルダウン回路を含む。
【００１８】
第１プルダウン回路は、第１トランジスタと第２トランジスタを含む。第１トランジスタは、第１プルダウン制御回路の節点に電気的に結合されるゲート、節点に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタは、第１プルダウン制御回路の節点に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。
【００１９】
第２プルダウン回路は、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含む。第１トランジスタは、第２プルダウン制御回路の節点に電気的に結合されるゲート、節点に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタは、第２プルダウン制御回路の節点に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第３トランジスタは、Sn＋1段の第２出力端に電気的に結合されるゲート、節点に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。第４トランジスタは、Sn＋1段の第２出力端に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧を受け取るためのドレインを有する。
【００２０】
一実施例において、液晶パネル、走査線およびゲートドライバはいずれもガラス基板上に形成され、これらの段｛Sn｝を前記液晶パネルの少なくとも片側に配置させる。
【００２１】
しかしながら、上記本発明の各態様とその他の態様に関しては、下記各実施形態とそれに対応する図面に合わせて詳しく説明する。
【発明を実施するための形態】
【００２２】
本発明の説明がより詳しく完璧であり、当該技術を熟知する者ならその中の相違と変化をより理解するようにさせるため、以下に示す実施例を参照することが出来る。下記段落では、本発明の各種実施形態に対して詳細に説明する。添付の図面において、同じ符号は同様または類似の素子を代表する。なお、実施形態と請求項において、本文に冠詞に対する特別な限定がない限り、「一」と「前記」は一般的に一個または複数を指す。また、実施形態と請求項において、本文に特別な限定がない限り、言及する「…において」も「…の中で」と「…上に」の意味を含む。
【００２３】
本発明の説明がより詳しく完備であるように、添付の図面および下記に示す各種実施例を参照することができ、図面における同じ符号は同様または類似の素子を代表する。一方、本発明に対する余計な制約を避けるために、公知の素子とステップは実施例において記載しない。
【００２４】
本文で使用する「約」、「大体」または「およそ」は、一般的に数値の誤差または範囲が20％以内であることを指し、10％以内であることが好ましく、5％以内であることがより好ましい。本文において明確な説明がない限り、言及される数値はいずれも近似値、すなわち、「約」、「大体」または“およそ”に示すような誤差または範囲と見なす。
【００２５】
しかしながら、本文で使用する「含む」、「含んで」、「有する」および類似の語彙はいずれも制約のない接続語と認定される。例えば、「含む」は素子、成分またはステップの組み合わせにおいて、請求項に記載されていない素子、成分またはステップを除外しないことを示す。
【００２６】
以下、本発明の実施形態およびそれに対応する図１〜５に対して、詳しく説明する。本開示の目的により、より具体的且つ幅広く本発明の一種の態様を説明し、すなわち、シフトレジスタおよびシフトレジスタを用いる液晶ディスプレイＬＣＤに対して説明する。
【００２７】
図１は本発明の一実施例によるシフトレジスタ１００のブロック図（またはGOAレイアウト設計）を示す。シフトレジスタ１００は、相互直列に接続される複数段｛Sn｝（n＝1、2、、、、N、Nは正整数である）を含む。これらの複数段｛Sn｝はガラス基板（図示せず）上に配置/形成される。図１に示すような一実施例において、シフトレジスタ１００における四つの段Sn、Sn＋1、Sn＋2、およびSn＋3のみを示す。
【００２８】
それぞれのSnは、ゲート信号Ｇ(n)を出力するための第１出力端１１１および段搬送（stage carry）信号ST(n)を出力するための第２出力端１１２を有する。それぞれの段Snの第１出力端は、ＬＣＤパネル（図示せず）の対応するゲートラインに電気的に結合され、よってゲート駆動信号を出力する。それぞれの段Snは、また、対応する一個または複数の制御/クロック信号を受信するための複数の出力端、例えば、LC1、LC2、ＨＣ1、ＨＣ2、ＨＣ3、ＨＣ4および供給電圧VSSを有する。
【００２９】
さらに、それぞれの段Snは、プルアップ制御回路１３０、プルアップ回路１２０、プルダウン制御回路１５０、プルダウン回路１４０および制御回路を有し、そのうち、制御回路は互いに隣接するガラス基板上に形成されるトランジスタT22を含む。それぞれの段Snにおいて、プルアップ回路１２０は、節点Q(n)と第２出力端１１２の間に電気的に結合される。プルアップ制御回路１３０は、節点Q(n)を介してプルアップ回路１２０に電気的に結合される。プルダウン回路１４０は、節点Q(n)と第１出力端１１１の間に電気的に結合される。プルダウン制御回路１５０は、節点Q(n)とプルダウン回路１４０の間に電気的に結合される。プルアップ回路１２０は、対応する制御/クロック信号ＨＣ1、ＨＣ2、ＨＣ3またはＨＣ4を受信するのに用いられる。例えば、Sn段、Sn＋1段、Sn＋2段およびSn＋3段におけるプルアップ回路１２０は、図１に示すように、それぞれ制御/クロック信号ＨＣ1、ＨＣ2、ＨＣ3およびＨＣ4を受信する。プルダウン制御回路１５０は、また制御/クロック信号LC1とLC2を受信するのに用いられる。トランジスタT22は、節点Q(n)に電気的に結合されるゲート、直流電圧信号VGHを受信するためのソースおよび第１出力端１１１に電気的に結合されるドレインを有する。さらに、Sn段のプルアップ制御回路１３０は、また前の段Sn−1段の節点Q(n‐1)と第２出力端１１２に電気的に結合される。Sn段のプルダウン回路１４０は、次の段Sn＋1段の第２出力端１１２に電気的に結合される。
【００３０】
図２は本発明の一実施例によるシフトレジスタ１００のSn段の回路図である。プルアップ回路１２０は、節点Q(n)に電気的に結合されるゲート、制御信号ＨＣ1を受信するためのソースおよび第２出力端１１２に電気的に結合されるドレインを有するトランジスタT21を含む。プルアップ回路１２０は、さらにトランジスタT21のゲートとドレインの間に電気的に結合されるコンデンサＣを含む。
【００３１】
プルアップ制御回路１３０は、第１トランジスタT11および第２トランジスタT12を含む。第１トランジスタT11は、ゲ―ト、Sn-1段の第２出力端１１２に電気的に結合され、段搬送信号ST(n-1)を受信するのに用いられるソースおよび節点Q(n)に電気的に結合されるドレインを有する。第２トランジスタT12は、Sn−1段の節点Q(n-1)に電気的に結合されるゲート、制御信号ＨＣ4を受信するためのソースおよび第１トランジスタT11におけるゲートに電気的に結合されるドレインを有する。
【００３２】
プルダウン制御回路１４０は、第１プルダウン制御回路１４１および第２プルダウン制御回路１４２を含む。
【００３３】
第１プルダウン制御回路１４１は、第１トランジスタT51、第２トランジスタT52、第３トランジスタT53および第４トランジスタT54を有する。第１トランジスタT51は、第１クロック信号LC1を受信するためのゲート、ゲートに電気的に結合されるソースおよびドレインを有する。第２トランジスタT52は、前記節点Q(n)に電気的に結合されるゲート、第１トランジスタT51のドレインに電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。第３トランジスタT53は、第１トランジスタT51のドレインに電気的に結合されるゲート、第１トランジスタT51のソースに電気的に結合されるソースおよび節点P(n)に電気的に結合されるドレインを有する。第４トランジスタT54は、節点Q(n)に電気的に結合されるゲート、第３トランジスタT53のドレインに電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。
【００３４】
第２プルダウン制御回路１４２は、第１トランジスタT61、第２トランジスタT62、第３トランジスタT63および第４トランジスタT64を有する。第１トランジスタT61は、第２クロック信号LC2を受信するためのゲート、ゲートに電気的に結合されるソースおよびドレインを有する。第２トランジスタT62は、節点Q(n)に電気的に結合されるゲート、第１トランジスタT61のドレインに電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。第３トランジスタT63は、第１トランジスタT61のドレインに電気的に結合されるゲート、第１トランジスタT61のソースに電気的に結合されるソースおよび節点K(n)に電気的に結合されるドレインを有する。第４トランジスタT64は、節点Q(n)に電気的に結合されるゲート、第３トランジスタT63のドレインに電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。
【００３５】
プルダウン回路１５０は、第１プルダウン回路１５１および第２プルダウン回路１５２を含む。
【００３６】
第１プルダウン回路１５１は、第１トランジスタT31および第２トランジスタT32を含む。第１トランジスタT31は、第１プルダウン制御回路の節点P(n)に電気的に結合されるゲート、節点Q(n)に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタT32は、第１プルダウン制御回路の節点P(n)に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。
【００３７】
第２プルダウン回路１５２は、第１トランジスタT41、第２トランジスタT42、第３トランジスタT43および第４トランジスタT44を有する。第１トランジスタT41は、第２プルダウン制御回路の節点K(n)に電気的に結合されるゲート、節点Q(n)に電気的に結合されるソースおよび第１出力端に電気的に結合されるドレインを有する。第２トランジスタT42は、第２プルダウン制御回路の節点K(n)に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。第３トランジスタT43は、Sn＋1段の第２出力端に電気的に結合されるゲート、節点Q(n)に電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。第４トランジスタT44は、Sn＋1段の第２出力端に電気的に結合されるゲート、第１出力端に電気的に結合されるソースおよび供給電圧VSSを受け取るためのドレインを有する。
【００３８】
トランジスタT22は、節点Q(n)に電気的に結合されるゲート、DC電源に電気的に結合され、高電圧DC信号VGHを受信するソースおよび第１出力端１１１に電気的に結合され、ゲート信号を対応するゲートラインに出力し、さらにゲートラインと関係する画素を駆動するドレインを有する。
【００３９】
上記に開示されたトランジスタは、トランジスタT22を含む薄膜トランジスタ（TFTS）であるが、さらに好適な選択は非晶質シリコン薄膜トランジスタ（a-Si TFTs）を用いることである。
【００４０】
図１と図２に示すシフトレジスタの配置構造において、プルアップ回路１２０のトランジスタT21は、隣接する段の負荷電位を引き上げるのに用いられる。従って、トランジスタT21のチャンネル幅を非常に狭く設計することにより、その動的電力消費を無視できるほど小さくさせることができる。また、トランジスタT22の入力信号は直流電圧信号であるため、動的電力消費を発生することはない。そのため、シフトレジスタの全部電力消費は実質的且つ有効的に減少される。
【００４１】
図３は、図１と図２に示すシフトレジスタの運転における第２段S2(n=2)の信号の波形図を示す。
【００４２】
一定時間P1内において、第１段S1の節点Q(1)における電圧（電位）は高電圧レベルにあり、且つトランジスタT12は応答可能に作動される。従って、トランジスタT11のゲートは第１クロック信号ＨＣ1により充電され、作動される。このようにして、節点Q(2)は互いに隣接する前の段S1の段搬送信号ST(1)により充電される。節点Q(2)上の電圧がハイレベルに充電（プルアップ）される時、トランジスタT12とトランジスタT22は作動し始める。しかしながら、一定時間P1内において、第２クロック信号ＨＣ2は低電圧レベルＶＧＬにあるトランジスタT21のドレインに結合されるため、段搬送信号ST(2)を出力しない。トランジスタT22に対して、電流はトランジスタT22のドレインからソースへ流れ、走査線Ｇ(2)に対する充電を行い、そのうち、ドレインは直流電圧信号VGHの高電圧レベルに電気的に接続され、ソースは第１出力端に電気的に結合される。
【００４３】
一定時間P2内において、第１クロック信号HC1が低電圧レベルにある時、トランジスタT11はオフされ、節点Q(2)は浮動状態になる。一方、トランジスタT21とトランジスタT22は作動状態を維持する。第２クロック信号HC2が高電圧レベルVGHにある時、段搬送信号ST(2)はトランジスタT21によって出力される。段搬送信号ST(2)は、コンデンサCに結合され、交互に節点Q(2)をより高い電圧レベルまで充電する。そのため、節点Q(2)上の波形は二段階で上昇される。節点Q(2)上の電圧がより高い電圧レベルにある時、トランジスタT22から流れる/出力される電流は一定時間P1内における電流よりも大きい。そのため、第１出力端G(2)における出力電圧はさらに高くなる。
【００４４】
一定時間P3内において、第３クロック信号HC3が高電圧レベルVGHにある時、次の段S3における段搬送信号ST(3)の出力があり、トランジスタT43によって、節点Q(2)上の電圧レベルを基準電圧VSSまで引き下ろす。一方、段搬送信号ST(3)は、トランジスタT44を通じて、走査線G(2)上の電圧レベルを基準電圧VSSまで引き下ろす。この場合、節点P(2)/K(2)は節点Q(2)/G(2)を調整する電圧レベルにおいて、非常に重要な役割を果たす。一般的に、節点Q(2)/G(2)の電圧レベルはトランジスタT31/T32/T41/T42を通じて基準電圧VSSに調整される。しかしながら、この段の出力端が節点Q(2)として作用する場合、節点P(2)/K(2)は基準電圧VSSまでに引き下ろされ、調整回路をオフさせる。
【００４５】
以上開示された操作原理はシフトレジスタにおける他の段にも適用される。
【００４６】
図４は、図１および図２に示すシフトレジスタにおいて、それぞれSn段、Sn＋1段およびSn＋2段により発生される出力信号G(n)、G(n＋1)およびG(n＋2)を示すシミュレーション波形図である。
【００４７】
図５は、シフトレジスタが約１００℃の状態で７２時間経った後、そのSn段における出力信号のRAテストを行った結果、G(n)とG‘(n)はそれぞれRAテスト後の初期出力信号と段出力信号に対応することを示す。本発明によれば、RAテスト後に表示された段出力信号G’(n)はRAテスト後の初期出力信号G(n)とほぼ同じく、これは前記シフトレジスタは信頼性が非常に高く安定しており、その消費する電力も非常に低いということを示す。
【００４８】
本発明のもう一つの態様は、上記の開示されたシフトレジスタを用いたＬＣＤに関する。一実施例において、ＬＣＤは液晶パネル、複数の走査線およびゲートドライバを含む。液晶パネルは、複数の画素を有し、且つ、空間的に配置されマトリクス状を形成する。複数の走査線は、行方向に沿って空間的に配置され、それぞれ二本の隣接する走査線は一画素行を定義する。ゲートドライバは、複数のゲート信号を発生することにより画素を駆動する。ゲートドライバは、相互直列に接続される複数段｛Sn｝を有するシフトレジスタを含む。それぞれの段Snの出力端は、対応するゲートラインに電気的に結合され、さらに、ゲート信号G(n)を出力する。
【００４９】
一実施例において、液晶パネル、走査線およびゲートドライバはいずれもガラス基板上に形成され、複数段｛Sn｝は液晶パネルの片側または液晶パネルの両側に配置されるようにする。従って、GOA設計構造を簡単にしただけではなく、ＬＣＤパネルの製造コストを削減させた。さらに、電力消費をさらに下げるとともに、ＬＣＤパネルの操作における信頼性を向上することができる。
【００５０】
要するに、本発明はシフトレジスタおよびそれを用いるＬＣＤを開示する。シフトレジスタは、相互直列に接続される複数段を有する。それぞれの段は、直流電圧信号により駆動され、さらに動的電力消費を削減し、操作における信頼性を向上させる薄膜トランジスタを用いる。上記の本発明の典型的な実施形態に対する説明は単に図面と文字により本発明を説明するためであり、本発明を徹底的に説明するためまたは本発明を完全に開示の形態に限定するためではない。上記の教示された内容から、各種修正と改良をすることが出来る。
【００５１】
ここで選択された具体的実施形態及びその説明は、本発明の原理と実際の応用を解釈するためであり、よって当該技術分野における一般的な知識を有する他の者に対して、本発明とその各種具体的実施形態を利用するとともに、各種具体的実施形態によって最適な特定の使用方式を考えさせようとしている。本発明を維持し、その精神および範囲を逸脱しない限り、当該技術には一般的な知識者がその他の具体的実施形態を発見することも可能であり。従って、本発明の範囲は上記の請求項により定義されるものであり、上記に例示された具体的実施形態の説明により定義されるものではない。
【図面の簡単な説明】
【００５２】
本発明の上述とその他の目的、特徴、利点、及び実施例がより一層明確に判るよう、添付の図面に対して、下記のように説明する。
【図１】本発明の一実施例によるシフトレジスタのブロック図である。
【図２】図1におけるシフトレジスタのSn段の回路図を示す。
【図３】図1におけるシフトレジスタの信号波形図を示す。
【図４】図1におけるシフトレジスタのシュミレーション出力信号を示す。
【図５】図1におけるシフトレジスタの出力信号のＲＡテスト結果を示す。
【符号の説明】
【００５３】
１００    シフトレジスタ
１１１    第１出力端
１１２    第２出力端
１２０    プルアップ回路
１３０    プルアップ制御回路
１４０    プルダウン回路
１４１    第１プルダウン制御回路
１４２    第２プルダウン制御回路
１５０    プルダウン制御回路
１５１    第１プルダウン回路
１５２    第２プルダウン回路 
【図１】
2011204343.tif 000003
【図２】
2011204343.tif 000004
【図３】
2011204343.tif 000005
【図４】
2011204343.tif 000006
【図５】
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