(57)【要約】【課題】半導体装置の検査装置においては、非接触通信に適した構成を得ることが困難で、かつ高い信頼性を得ることが困難である。【解決手段】本発明の半導体装置の検査用素子は、基材と、基材上に配置され検査回路と非接触結合回路を備えた回路層を有する検査回路基板と、検査回路基板との一の主面に接続され貫通電極を備えた支持基板とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基材と、前記基材上に配置され検査回路と非接触結合回路を備えた回路層を有する検査回路基板と、
前記検査回路基板の一の主面に接続され貫通電極を備えた支持基板
とを有する半導体装置の検査用素子。
【請求項２】
前記検査回路基板の厚さが１００μｍ以下であることを特徴とする、
請求項１に記載の半導体装置の検査用素子。
【請求項３】
前記非接触結合回路は、インダクタを備える
請求項１または２に記載の半導体装置の検査用素子。
【請求項４】
前記検査回路基板の厚さが、前記インダクタの中心を通る両端の距離の略２倍以下である
請求項３に記載の半導体装置の検査用素子。
【請求項５】
前記回路層は、少なくとも検査回路を備えた第一の回路層と、前記インダクタを備えた第二の回路層を有する
請求項３または４に記載の半導体装置の検査用素子。
【請求項６】
前記貫通電極に接続された第一の電極端子と、前記検査回路基板に接続された第二の電極端子を有し、前記第一の電極端子と前記第二の電極端子が接合した
請求項１乃至４記載の半導体装置の検査用素子。
【請求項７】
基材上に、検査回路および非接触結合回路を備えた回路層を形成することによって検査回路基板を形成し、
支持基材に貫通電極を形成することにより支持基板を形成し、
前記検査回路基板の前記回路層と前記支持基板の一の主面とを接合し、
前記検査回路基板の前記回路層が形成された面と対向する主面側から前記基材の一部を除去する
半導体装置の検査用素子の製造方法。
【請求項８】
基材上に、検査回路を備えた第一の回路層と、非接触結合回路を備えた第二の回路層を形成することにより検査回路基板を形成し、
支持基材に貫通電極を形成することにより支持基板を形成し、
前記検査回路基板の前記第二の回路層が形成された主面と前記支持基板の一の主面とを接合し、
前記検査回路基板の前記第二の回路層が形成された主面と対向する主面側から基材の一部を除去する
半導体装置の検査用素子の製造方法。
【請求項９】
基板上に、検査回路を備えた回路層を形成することにより検査回路基板を形成し、
支持基材に貫通電極を形成し、前記支持基材の一の主面上に非接触結合回路を形成することにより支持基板を形成し、
前記検査回路基板の前記回路層が形成された主面と前記支持基板の非接触結合回路が形成された一の主面とを接合し、
前記検査回路基板の前記回路層が形成された主面と対向する主面側から前記基材の一部を除去する
半導体装置の検査用素子の製造方法。
【請求項１０】
前記検査回路基板の前記回路層が形成された主面と前記支持基板の一の主面を接合する工程が、
前記回路層が形成された主面および前記支持基板の一の主面のそれぞれに電極端子を形成し、
前記電極端子の少なくとも一方に、導電性ペーストを供給し、前記導電性ペーストを焼結させる工程を含む請求項７及至９に記載の半導体装置の検査用素子の製造方法。
【請求項１１】
前記導電性ペーストの供給が、凹版印刷法、凸版印刷法、スクリーン印刷法、ディスペンス法、またはインクジェット法のいずれかの方法により行う請求項１０に記載した半導体装置の検査用素子の製造方法。
【請求項１２】
前記検査回路基板の前記回路層が形成された主面と前記支持基板の一の主面を接合する工程が、
前記検査回路基板、または前記支持基板に形成された前記電極端子の少なくとも一方に、はんだ層を形成し、
所定の温度履歴を加えて前記はんだ層を溶融させ、
前記電極端子の表面に化合物層を形成することにより接着させる工程と、を少なくとも含む
請求項１０または１１に記載の半導体装置の検査用素子基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査装置に関し、特に半導体装置を非接触で検査する装置に用いられる半導体装置の検査用素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器は継続的に高性能化、高機能化、さらには軽薄短小化の面で発展を遂げている。この発展は電子機器を構成する電子部品や半導体パッケージ部品などの発展に支えられている。
【０００３】
電子部品の中でも集積回路における素子および配線の微細化に伴い、半導体パッケージの接続端子は多ピン化、狭ピッチ化が進んでいる。また、複数の機能素子を１つのパッケージに収納したシステム・イン・パッケージ（ＳｉＰ：Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）が、パッケージによる高機能化の実現、もしくはコストパフォーマンス向上といった観点から注目を集めている。
【０００４】
一方、集積回路の素子作製プロセスの世代交代が進む中で、脆弱な低誘電率（Ｌｏｗ−ｋ）層間絶縁膜が採用されるなど、デバイスの機械的強度は確実に低下している。そのため、集積回路素子の組立プロセスの難易度や、組立後に信頼性を確保する際の難易度が上昇している。
【０００５】
このような背景の中で、半導体装置の検査技術が非常に重要になってきている。これは、組立前の電気検査により、組立の歩留まりを高め、ひいては生産性向上による低コスト化を図ることができるからである。すなわち、組立プロセスに供する集積回路デバイスを組立前にウェハ状態で電気検査によって選別することにより、一定の品質基準を満たしたベアチップ（ＫＧＤ：Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）であることを確認した上で組立プロセスに供することができる。特に上述したＳｉＰの場合、ＳｉＰの歩留まりは、ＳｉＰを構成する個々のデバイスの歩留まりの積に大きく依存するため、かかる検査技術が重要となる。
【０００６】
ウェハ状態での半導体装置の検査技術としては、接触方式で信号の送受信を行う技術が知られている。接触方式では、被検査体であるウェハとテスター間の信号の送受信を行うために、プローブカードを用いてウェハ上の電極に金属針や金属突起付きのメンブレンシートなどを押し付けて導通を得ている。
【０００７】
しかしながら、金属針などを用いて導通を得る場合、スクラブするなどして接触面の新生面を出すことで接触抵抗を下げ、安定した導通を得ようとするのが一般的であり、その際に加える応力や、結果として生じる接触痕によるダメージが大きいという問題点があった。このダメージの影響は、集積回路素子に低誘電率（Ｌｏｗ−ｋ）膜などからなる脆弱な層間絶縁膜を用いた場合に特に大きくなる。
【０００８】
このような問題を解決するために、物理的接触を必要とせずに検査する非接触の信号伝送方式が提案されており、その一例が特許文献１に記載されている。
【０００９】
特許文献１に記載された半導体装置の検査装置は、検査用素子と、電源供給ユニットと、検査用素子及び電源供給ユニットとテスター間の接続用に配置した中間基板とから構成されている。そして、検査用素子と被検査素子との間のインターフェース構造は、検査用素子及び被検査素子の各外部信号電極を近接させて容量結合により信号伝送を行う、ｆａｃｅ−ｆａｃｅ方式による構造としている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００７／０２９４２２号（段落「００７３」、「００９４」）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した特許文献１に記載された半導体装置の検査装置では、検査用素子と中間基板とを電気的に接続するために、検査用素子を備える基材に貫通電極を設ける必要がある。そのため、検査用素子の設計に制約を与え、また貫通電極とシリコン基板間の絶縁膜破壊による基板汚染、デバイス破壊リスクがあるという問題があった。
【００１２】
そこで、検査用素子を備える基材に貫通電極を配置せずに、非接触方式の検査方法を実現する構造としてｆａｃｅ−ｂａｃｋ方式が考えられる。その一例を図１１に示す。図１１に示す構成では、基材１０５上に回路層１０６と非接触インターフェース１２３を形成し、中間基板１０９と電気的に接続させる。特許文献１に記載のｆａｃｅ−ｆａｃｅ方式による構造に比べ、貫通電極を有しないため、装置コストが低く信頼性の高い検査を行うことができる。
【００１３】
しかしながら、図１１に示す検査用素子は、以下の課題を有する。
【００１４】
第１の課題は、検査用素子と被検査素子間の必要な無線通信の距離がｆａｃｅ−ｆａｃｅ方式と比較して長くなり、信頼性の高い検査が困難になる点である。以下にその理由を述べる。
【００１５】
半導体装置の製造コストの低減を図る観点から、ウェハサイズは増大する傾向にある。そして、ウェハ単位で効率的に良好かつ安定した検査を実現するために、非接触通信が可能な距離を、繰り返し安定して接近させられる検査用素子と被検査素子間の距離以上確保することが、信頼性の高い検査の要素となる。ここで、非接触通信の距離とは、被検査素子から、検査用素子までの距離をいう。図１１に示す検査用素子では、非接触インターフェースが被検査素子と反対の面に配置されている。そのため、非接触通信の距離は、検査用素子の基材厚さにロケーションによる高さばらつき（中間基板全体としての反り、うねり）と設定間隙を加えたものになる。すなわち、検査用素子と被検査素子が対向しているｆａｃｅ−ｆａｃｅ方式と比較して、検査用素子の基材の厚さ分の距離だけ長くなる。
【００１６】
ここで、非接触通信できる距離は誘導性結合を用いる場合、検査用素子、被検査素子の双方に形成される非接触インターフェースを構成するインダクタの性能、特にそのサイズは電気抵抗に大きく依存する。つまり、インダクタのサイズが大きい方がより遠い距離でも非接触通信が可能になる。
【００１７】
しかしながら、関連する半導体装置の検査装置では、検査用素子の回路層の形成と同時にインダクタを形成することになるため、その配置、サイズには制約がある。そのため、非接触通信距離の拡大に最適な設計を採用するのは困難である。
【００１８】
また、検査用素子の検査回路と同時に形成するため、検査回路のプロセス仕様に準じる必要がある。そのため、微細な断面構造を有する配線、すなわち単位長さ当りの抵抗が大きな配線を用いてインダクタを形成せざるを得ないことになり、これもインダクタ間の通信距離に制限を与える要因になる。すなわち、非接触通信の距離が長くなると、検査に必要な磁束密度が低下するため信頼性の高い検査が困難になる。
【００１９】
第２の課題は、検査用素子の機械的強度が低下し、ハンドリング性の維持が困難な点である。図１１に示す検査用素子の構成では、必要な非接触通信の距離を短縮する手段として、検査用素子の基材厚さを薄くすることが有効である。しかしながら、基材は検査用素子の剛性を保つ役目を持っているため、その薄化は検査用素子の強度低下に直結する。
【００２０】
また、薄化した検査用素子は、脆性材料ということもあり組み立て時などハンドリングする際に、破損させてしまう危険性が増す。この危険性は、個片サイズが大きくなればなるほど増し、ハンドリングの難易度は厚さ１００μｍを切った領域から急激に増す傾向にある。
【００２１】
第３の課題は、検査用素子の信頼性の維持が困難な点である。検査用素子の低強度化は長期信頼性の低下を招く。半導体装置を検査する際には、検査用素子は中間基板など検査系の他の部品に電気的、機械的に接続され、検査データをテスターと送受信する。その際、検査用素子で消費されるエネルギーは、大部分が熱エネルギーに変換され、検査用素子の温度を上昇させる。
【００２２】
しかしながら、通常有機材料を主材料とする中間基板と検査用素子とは熱膨張係数が異なり、その差が熱応力となってはんだバンプなどの機械的接続点を通して検査用素子に加えられることになる。検査用素子の機械的強度が低下した場合、この熱応力が検査用素子の破壊限界を超え易くなり、信頼性の維持が困難になる。
【００２３】
以上述べたように、関連する非接触方式を用いた半導体装置の検査用素子には、非接触通信に適した構成を得ることが困難で、かつ高い信頼性を得ることが困難であるという問題があった。
【００２４】
本発明の目的は、上述した課題である、非接触通信に適した構成を得ることができ、かつ高い信頼性が得られる検査用素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の半導体装置の検査用素子は、基材と、基材上に配置され検査回路と非接触結合回路を備えた回路層を有する検査回路基板と、検査回路基板との一の主面に接続され貫通電極を備えた支持基板とを有する。
【００２６】
本発明の半導体装置の検査用素子の製造方法は、基材上に、検査回路および非接触結合回路を備えた回路層を形成することによって検査回路基板を形成し、支持基材に貫通電極を形成することにより支持基板を形成し、検査回路基板の回路層と支持基板の一の主面とを接合し、検査回路基板の回路層の形成された面と対向する主面側から基材の一部を除去する。
【発明の効果】
【００２７】
本発明の半導体装置の検査用素子によれば、非接触通信に適した構成を得ることができ、かつ高い信頼性が得られる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第一の実施形態に係る半導体装置の検査用素子の構成を示す断面図である。
【図２】本発明の第一の実施形態に係る半導体装置の検査装置の構成を示す断面図である。
【図３】本発明の第一の実施形態に係るインダクタパターンを示す半導体平面図である。
【図４】本発明の第一の実施形態に係る半導体装置の検査用素子の製造方法を説明するための断面図である。
【図５】本発明の第一の実施形態に係る半導体装置の検査用素子の製造方法を説明するための断面図である。
【図６】本発明の第二の実施形態に係る半導体装置の検査装置の構成を示す断面図である。
【図７】本発明の第二の実施形態に係る別の半導体装置の検査装置の構成を示す断面図である。
【図８】本発明の第一および第二に実施形態を係るインダクタパターンを示す半導体平面図である。
【図９】本発明の第三の実施形態に係る半導体装置の検査装置の構成を示す断面図である。
【図１０】本発明の第三の実施形態に係るインダクタパターンを示す半導体平面図である。
【図１１】関連する半導体装置の検査装置の構成を示す断面図である。
【発明を実施するための最良の形態】
【００２９】
以下に図面を参照しながら、本発明の実施形態について説明する。
【００３０】
［第一の実施形態］
図１は、本発明の第一の実施形態に係る半導体装置の検査用素子１の構成を示す断面図である。本発明の半導体装置の検査用素子１は、支持基板１０１と支持基板１０１の主面に配置された検査回路基板１０２とを有する。支持基板１０１は、支持基材１０３と支持基材１０３を貫通する貫通電極１０４を備える。検査回路基板１０２は、基材１０５と回路層１０６とを有する。回路層１０６は、検査信号の入出力を行うための検査回路１２２と非接触結合回路１０７を備えている。回路層１０６は、支持基材１０３を貫通する貫通電極１０４と電気的に接続されている。
【００３１】
検査信号は、テスターから貫通電極１０４を通して回路層１０６に伝送され、非接触通信を行う非接触結合回路１０７を介して検査対象となる被検査半導体装置に入力される。被検査半導体装置から出力された検査信号は、非接触結合回路１０７を介して検査回路１２２から貫通電極１０４を経由してテスターへ伝達される。非接触結合回路１０７には、誘導性結合を利用した信号伝送回路または容量性結合を利用した信号伝送回路を用いることができる。
【００３２】
本実施形態による半導体装置の検査用素子１では、検査回路基板１０２が支持基板１０１の一方の主面に配置される。そのため、検査回路基板１０２は支持基板１０１に支持され、機械的強度を保つことができる。すなわち、検査回路基板を薄化しても機械的強度を低下させることがないため、検査回路基板１０２と被検査半導体装置１０８の距離を短縮することができる。
【００３３】
以上述べたように、本実施形態の半導体装置の検査用素子によれば、非接触通信に適した構成を得ることができ、かつ高い信頼性が得られる。
【００３４】
次に本実施形態による検査用素子を用いた半導体装置の検査について具体的に説明する。図２は、本発明の第二の実施形態に係る半導体装置の検査装置の構成を示す断面図である。
【００３５】
検査用素子２の検査回路基板１０２に対向する面には、検査対象となる被検査半導体装置１０８が配置される。一方、検査用素子２の被検査半導体装置１０８と反対の面には、中間基板１０９が配置される。この中間基板１０９を介してテスターに接続される。また、検査には被検査半導体装置１０８を動作させるために電源を供給する必要があるが、電源供給方式は特に制限されない。以下では非接触結合回路としてインダクタ１１０を用いた場合について説明する。
【００３６】
図３に、本実施形態によるインダクタ１１０のパターンの一例を示す。図３に示したように、貫通電極１０４を囲んでインダクタ１１０を形成し、回路層１０６に接続される。
【００３７】
検査用素子２は、中間基板側電極端子１１１を介して中間基板１０９と例えば半田を用いて接続され、中間基板１０９を介してテスターに接続される。中間基板１０９との接続には他に、導電性樹脂による接続、ビアと突起電極とのかしめ接続、または絶縁物質中に導電繊維が並べられたコンタクタによる接続などを用いることができる。
【００３８】
貫通電極１０４は、銅（Ｃｕ）材料がメッキによりフル充填されており、その側面には例えば熱酸化によって形成された良好な膜質のシリコン酸化（ＳｉＯ２）膜からなる絶縁層が形成されている。
【００３９】
支持基板２０１と検査回路基板１０２との電気的接続は、検査回路基板１０２上に配設された支持基板側電極端子１１２と、支持基板１０２上の検査回路基板側電極端子１１３により接続される。
【００４０】
一方、中間基板１０９との電気的接続は、中間基板側電極端子１１１によって中間基板１０９と例えば半田を用いて接続され、中間基板１０９を介してテスターに接続される。中間基板１０９との接続には他に、導電性樹脂による接続、ビアと突起電極とのかしめ接続、または絶縁物質中に導電繊維が並べられたコンタクタによる接続などを用いることができる。上述した各電極端子には、銅メッキの上にニッケル（Ｎｉ）／金（Ａｕ）やニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）などの層を重ねて形成し、多層膜とすることで接続信頼性を更に向上することができる。
【００４１】
検査回路基板１０２を検査用素子として単独で用いるとした場合、基材１０５を過度に薄くすると、組み立て時のハンドリングにおいて検査回路基板１０２が破損する危険性がある。また、中間基板１０９に実装した後も、中間基板との熱膨張率差に起因した熱応力を始めとする応力付加により、破損する危険性が増大する。この危険性は、個片サイズが大きくなればなるほど増し、ハンドリングの難易度は厚さ１００μｍを切った領域から急激に増す傾向にある。
【００４２】
しかしながら、本実施形態による検査用素子２よれば、支持基板２０１により機械的強度が補強されるので、検査用素子２を構成する基材１０５を薄化することができる。また、後述する製造方法にも示すが、基材１０５の薄化は検査回路基板１０２を支持基板２０１に接着した後に行うことができるため、基材１０５単独での機械的強度を保てる限界を超えて薄くすることが可能になる。
【００４３】
本実施形態の好ましい検査回路基板１０２の厚さは、１〜１００μｍである。特に、検査回路基板１０２の厚さを、貫通電極１０４を囲むインダクタ１１０の中心を通る両端間の距離の２倍以下の距離とすることが望ましい。本実施形態では、約３０μｍとした。
【００４４】
以上述べたように、本実施形態による半導体装置の検査用素子によれば、検査用素子の機械的強度を保ちつつ、非接触通信の距離を短縮することができ良好な非接触通信が可能となる。すなわち、非接触通信に適した構成を得ることが可能であり、かつ信頼性に優れる検査を行うことが可能となる。
【００４５】
本実施形態では、非接触結合回路としてインダクタ１１０を用いた場合について説明したが、これに限らず、容量性結合を利用した信号伝送回路を用いることとしてもよい。
【００４６】
なお、図３では、インダクタ１１０のパターンは八角形に近い形状としたが、これに限らず、四角形や円形など他の形状パターンを有するインダクタであっても、本実施形態による効果が得られる。
【００４７】
次に、本実施形態による検査用素子２の製造方法について、図４および図５を用いて説明する。
【００４８】
まず、図４（ａ）に示すように、支持基材１０３の一方の表面に、開口を有するレジストパターン１１４を形成する。このレジストパターン１１４をマスクとして、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いた異方性エッチングにより孔部１１５を形成する。本実施形態では、支持基材１０３として厚さが約７００μｍのシリコン材料を用い、孔部１１５の直径は約１００μｍ、深さは約２００μｍとした。なお、孔部１１５の形成には、機械加工法、レーザー加工法、ブラスト加工法等を用いることとしてもよく、支持基材１０３の材料、孔部１１５の寸法精度などを考慮し、より低コストな加工法を選択することができる。
【００４９】
次に、支持基材１０３の孔部１１５が開口した面と反対側の面に対して、機械研磨処理および化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う。孔部１１５に達するまで薄化し、孔部１１５を貫通させる（図４（ｂ））。
【００５０】
続いて、熱酸化処理により孔部１１５を含む支持基材１０３の表面に厚さ約１μｍのシリコン酸化膜（ＳｉＯ２）１１６を形成する（図４（ｃ））。その後、スパッタリング法等を用いて銅（Ｃｕ）材料からなるシード層を形成し、メッキ用レジストによりパターニングした後に、銅（Ｃｕ）材料を孔部１１５に充填するビアフィルメッキ処理を行う。化学機械研磨処理により支持基材５４の上下両面に堆積した銅（Ｃｕ）材料を所定位置まで除去し、貫通電極１０４を形成する（図４（ｄ））。
【００５１】
その後、支持基材１０３の一方の面に中間基板側電極端子１１１を、他方の面に検査回路基板側電極端子１１３を形成する。さらに、支持基材１０３上に配線構造をパターニング処理法によって形成する。本実施形態では、両側のＣｕ電極上にＮｉ（２μｍ）／Ａｕ（０．０５μｍ）をそれぞれ形成した。最後に、中間基板側電極端子１１１以外の部分をソルダーレジストで覆い、支持基板２０１が完成する（図４（ｅ））。
【００５２】
支持基板１０１の作製と並んで、検査用素子２となる検査回路基板１０２を作製する。基材１０５の一方の表面上に検査回路を含む回路層１０６を形成し、回路層１０６の上に支持基板側電極端子１１２を形成することにより検査回路基板（未研削状態）１２０を作成する。本実施形態では、基材１０５として厚さ約７００μｍのシリコン材料を用いた（図５（ａ））。
【００５３】
続いて、支持基板２０１の検査回路基板側電極端子１１３上に導電フィラーを含む導電性ペーストをスクリーン印刷法により供給する。検査回路基板（未研削状態）１２０上の支持基板側電極端子１１２と支持基板２０１の検査回路基板側電極端子１１３とを位置合わせし、支持基板２０１に回路層１０６を搭載する。その後、例えば１８０℃、１時間程度の硬化（キュア）処理工程により導電性ペーストを焼結させ、支持基板２０１と検査回路基板（未研削状態）１２０の電極端子同士を接合する（図５（ｂ））。なお、支持基板２０１と検査回路基板（未研削状態）１２０は、電極端子同士の端子が電気的に接合されていればよく、支持基板２０１と検査回路基板（未研削状態）１２０の接合層の間隙に、適宜絶縁材料を注入して接着面を拡大することも可能である。
【００５４】
最後に、検査回路基板（未研削状態）１２０の裏面側から基材１０５を研削加工し、基材１０５の厚さが約３０μｍになるまで薄化する。表面の加工層を除去するため約１から２μｍドライポリッシングにより削り、検査用素子２が完成する（図５（ｃ））。
【００５５】
本実施形態では、支持基板２０１と検査回路基板（未研削状態）１２０を接合する工程において、導電を含む導電性ペーストをスクリーン印刷法により供給することとした。導電フィラーとしてナノメートルサイズの銀（Ａｇ）粒子を用いることにより、より低温での焼成が可能となる。印刷後の導電性ペーストの膜厚は約８μｍとした。なお、導電性ペーストの供給にはスクリーン印刷法に限らず、凹版印刷法、凸版印刷法、ディスペンス法、またはインクジェット法等を用いることができる。
【００５６】
支持基板２０１と検査回路基板（未研削状態）１２０を接合は、導電性ペーストの各種印刷法による供給に限らず、所定の電極位置にパンチング加工などで貫通孔を開けた非導電性フィルム（ＮＣＦ：Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）を用いることとしてもよい。
【００５７】
すなわち、支持基板２０１または検査回路基板（未研削状態）１２０の電極端子と位置合わせした後に所定の条件でＮＣＦを貼り付け、ＮＣＦをマスクにして導電性ペーストをすり込むことにより供給することができる。この場合には電極端子同士の接合と同時に、電極端子以外の領域がＮＣＦによって一括封止される。また、支持基板側電極端子１１２および検査回路基板側電極端子１１３の各表面に、電解めっき法や無電解めっき法を用いて半田などの金属層を形成し、加熱または加圧処理を施すことにより金属接合を得ることとしてもよい。
【００５８】
本実施形態では、支持基板２０１に物理的に接着された状態で基材１０５を研削加工することで、基材１０５単独では機械的強度を保てない厚さまで薄化を進めることが可能になる。これにより、被検査半導体装置物理的に接触することなく接近できる距離を縮め、インダクタ間の良好な非接触通信の実現が可能となる。
【００５９】
［第二の実施形態］
図６は、本発明の第二の実施形態に係る半導体装置の検査装置の構成を示す断面図である。本実施形態の検査用素子３では、回路層が第一の回路層１１７と第二の回路層１１８から構成される。その他の構造は、第一の実施形態と同様である。
【００６０】
第一の回路層１１７は、検査信号の入出力を行うための検査回路１２２を備え、第二の回路層１１８に非接触結合回路としてのインダクタ１１０が配置されている。第一の実施形態では、インダクタ１１０は半導体の前工程プロセスにより作製する第一の回路層内のグローバル配線層に形成する場合を示した。本実施形態では、第一の回路層１１７上に絶縁樹脂のパターニング技術とＣｕめっき技術により形成する第二の回路層１１８にインダクタを形成することにした。本実施形態では、インダクタのパターンはライン／スペースを１０μｍ／１０μｍ、およびその厚さを約７μｍとした。この構成により、他の配線との干渉などの制約から解放され、より大きなサイズのインダクタを形成することが可能になる。
【００６１】
第一の回路層１１７を形成する最上層のメタル配線の厚さが約１．２μｍであるのに比べ、本実施形態によれば、インダクタ１１０を形成する銅（Ｃｕ）線パターンの膜厚を充分に大きくすることができる。これは、第二の回路層１１８にインダクタ１１０が形成されるため、第一の回路層１１７を形成する際のプロセスルールの制約を受けないからである。その結果、膜厚が厚く、単位長さ当りの配線抵抗が小さな配線パターンを用いてインダクタを形成することができるので、インダクタのＱ値を増大させることができる。
【００６２】
上述した場合においては、インダクタ１１０を構成する銅（Ｃｕ）線の厚さは約７μｍとしたが、これに限らず、本実施形態によれば、最上層のメタル配線の厚さの少なくとも３倍以上の膜厚を有する銅（Ｃｕ）線を用いてインダクタを構成することができる。そのため、Ｑ値の高いインダクタを形成することができる。すなわち、インダクタ１１０の品質を向上し、通信可能な距離を拡大することが可能となる。
【００６３】
第二の回路層１１８に形成するインダクタ１１０は、多層化してもよい。図７に、二層構成の第二の回路層１１８それぞれにインダクタ１１０を配設し、インダクタ１１０の中心位置同士を合わせた場合の半導体装置の検査装置の断面図を示す。この構成により、インダクタ１１０より発生する磁束密度が増大し、また磁束に対する感度が上昇することで、非接触通信可能な距離を伸ばすことができる。
【００６４】
図８にインダクタ１１０のパターンイメージの一例を示す。第一の回路層内のパターンから第二の回路層に伸びるビアを形成し、そのビアを囲んでインダクタを形成し、再びビアを通して第一の回路層内のパターンに接続する場合を表している。なお、インダクタから直接電極端子にビアを介して接続することとしてもよい。なお、図８はインダクタを八角形に近い形状で構成しているが、これに限らず、四角形や円形など他の形状のインダクタの場合においても、本発明の効果が得られる。
【００６５】
本実施形態における製造プロセスは、支持基板２０１に検査回路基板２０２を接着するに際して、回路層１０６上にインダクタ１１０を備えた第二の回路層１１８を予め形成する工程を第一の実施形態に追加するのみであるため、詳細な説明は省略する。
【００６６】
［第三の実施形態］
図９は、本発明の第三の実施形態に係る半導体装置の検査装置の構成を示す断面図である。本実施形態の検査用素子４では、被検査半導体装置と非接触結合するためのインダクタ１１９を、支持基板２０５の検査回路基板側電極端子１１３形成面と同一面に備える。このインダクタ１１９は、検査回路基板側電極端子１１３のパターニングと同時に形成することができる。その他の構成は、第三の実施の形態と同様である。
【００６７】
本実施形態の検査用素子においても、他の配線との共存という制約から解放され、より大きなインダクタ１１９の形成が可能になり、インダクタ１１９のＱ値を向上することができる。さらに、第二の実施形態は第一の回路層上に新たに第二の回路層を形成するのに対し、本実施形態では、コストアップすることなく、上記のインダクタの大径化による非接触通信の距離の拡大することが可能になる。
【００６８】
図１０にインダクタ１１９のパターンイメージの一例を示す。貫通電極１０４を囲む形にインダクタを形成し、回路層１２４の配線と接続されている。これ以外にも、支持基板２０５上にはインダクタ１１９のみをパターニングし、そのパターン両端を検査回路基板２０４上の支持基板側電極端子１１２と接続することもできる。
【００６９】
本第実施形態における製造プロセスは、第二の実施形態において、支持基板２０１の検査回路基板２０２と接着する面の導体パターニング時に、インダクタ１１９を形成する点が異なるのみであるので、詳細な説明は省略する。
【００７０】
以上、本発明の実施形態について説明したが、上記記載に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。
【符号の説明】
【００７１】
１、２、３、４  検査用素子
１０１、２０１、２０３、２０５  支持基板
１０２、２０２、２０４  検査回路基板
１０３  支持基材
１０４  貫通電極
１０５  基材
１０６、１２４  回路層
１０７  非接触結合回路
１０８  被検査半導体装置
１０９  中間基板
１１０、１１９  インダクタ
１１１  中間基板側電極端子
１１２  支持基板側電極端子
１１３  検査回路基板側電極端子
１１４  レジストパターン
１１５  孔部
１１６  シリコン酸化膜
１１７  第一の回路層
１１８  第二の回路層
１２０  検査回路基板（未研削状態）
１２１  非検査インダクタ
１２２  検査回路
１２３  非接触インターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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