(57)【要約】【課題】  制御情報の種類や制御情報量の増加に伴い、データ転送の高速化を実現する。【解決手段】  クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットのフラグを含むデータ信号を入力する第１シフトレジスタと、トリガ信号に基づいて、第１情報をラッチする第１ラッチ回路と、第１パルス信号に基づいて、第１シフトレジスタから前記第２情報を入力する第２シフトレジスタと、第２パルス信号に基づいて、第２情報をラッチする第２ラッチ回路と、フラグがセットされていれば前記トリガ信号の入力に応じて第１パルス信号を出力し、フラグがセットされていなければ前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路とを備える受信装置。【選択図】  図１
2011239168.tif 000002
【特許請求の範囲】
【請求項１】
シリアル転送されたデータを受信する受信装置であって、
クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットのフラグを含むデータ信号を入力する第１シフトレジスタと、
トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、
第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、
第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、
前記第１シフトレジスタに入力された前記フラグがセットされていれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記フラグがセットされていなければ前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路とを備えることを特徴とする受信装置。
【請求項２】
シリアル転送されたデータを受信する受信装置であって、
クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットの第３情報及び第４情報を含むデータ信号を入力する第１シフトレジスタと、
トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、
第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、
第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、
前記第１シフトレジスタに入力された前記第３情報の値が第１の値であれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記第４情報の値が第１の値であれば前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路とを備えることを特徴とする受信装置。
【請求項３】
シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、
クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットのフラグを含むデータ信号を入力する第１シフトレジスタと、
トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、
第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、
第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、
前記第１シフトレジスタに入力された前記フラグがセットされていれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記フラグがセットされていなければ前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路と、
前記第１ラッチ回路から出力された情報と、前記第２ラッチ回路から出力された情報に基づいて前記駆動素子の駆動を行う駆動回路とを備えることを特徴とする機器。
【請求項４】
シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、
クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットの第３情報及び第４情報を含むデータ信号を入力する第１シフトレジスタと、
トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、
第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、
第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、
前記第１シフトレジスタに入力された前記第３情報の値が第１の値であれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記第４情報の値が第１の値であれば前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路と、
前記第１ラッチ回路から出力された情報に基づいて、前記駆動素子を駆動する期間を制御する信号を生成する信号生成回路と、
前記第２ラッチ回路から出力された情報と前記信号生成回路で生成された信号に基づいて、前記駆動素子の駆動を行う駆動回路とを備えることを特徴とする機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータの転送制御に関するもので、機器間のデータ転送に関する。
【背景技術】
【０００２】
デバイス（装置）間の通信において、シリアル転送が利用されている。デバイス（装置）間のインターフェースの信号線の数や端子の数を抑制しつつ、多ビットのデータ信号を転送することができるからである。特許文献１では、記録装置と記録ヘッドとの間の通信においてシリアル転送を行うことが開示されている。このシリアル転送においては、記録ヘッドの駆動期間を定める情報と記録データを転送することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２５６８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、記録ヘッドの駆動制御の高速化、複雑化を満足するために、記録ヘッドを制御する情報量の増加や転送速度の高速化が求められている。一方で、記録装置などデバイスの小型化やコストダウンも求められている。
【０００５】
本発明は、上記課題を解決するためにさなれたものであり、機器を結ぶインターフェースの信号線や端子の増加を抑制し、効率良くデータ転送を行う受信装置、機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための、本発明の受信装置は、シリアル転送されたデータを受信する受信装置であって、クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットのフラグを含むデータ信号を入力する第１シフトレジスタと、トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、前記第１シフトレジスタに入力された前記フラグがセットされていれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記フラグがセットされていなければ前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路とを備える。本発明の別の受信装置は、シリアル転送されたデータを受信する受信装置であって、クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットの第３情報及び第４情報を含むデータ信号を入力する第１シフトレジスタと、トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、前記第１シフトレジスタに入力された前記第３情報の値が第１の値であれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記第４情報の値が第１の値であれば前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路とを備える。
【０００７】
本発明の機器は、シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットのフラグを含むデータ信号を入力する第１シフトレジスタと、トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、前記第１シフトレジスタに入力された前記フラグがセットされていれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記フラグがセットされていなければ前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路と、前記第１ラッチ回路から出力された情報と、前記第２ラッチ回路から出力された情報に基づいて前記駆動素子の駆動を行う駆動回路とを備える。本発明の別の機器は、シリアル転送されたデータに基づいて、駆動素子の駆動を行う機器であって、クロック信号に基づいて、複数ビットで構成される第１情報と前記複数ビットより少ないビット数で構成されている第２情報と少なくとも１ビットの第３情報及び第４情報を含むデータ信号を入力する第１シフトレジスタと、トリガ信号に基づいて、前記第１シフトレジスタに入力された前記第１情報をラッチする第１ラッチ回路と、第１パルス信号に基づいて、前記第１シフトレジスタに入力された前記第２情報を入力する第２シフトレジスタと、第２パルス信号に基づいて、前記第２シフトレジスタに入力された第２情報をラッチする第２ラッチ回路と、前記第１シフトレジスタに入力された前記第３情報の値が第１の値であれば前記トリガ信号の入力に応じて第１パルス信号を出力し、前記第１シフトレジスタに入力された前記第４情報の値が第１の値であれば前記トリガ信号の入力に応じて第２パルス信号を出力する制御回路と、前記第１ラッチ回路から出力された情報に基づいて、前記駆動素子を駆動する期間を制御する信号を生成する信号生成回路と、前記第２ラッチ回路から出力された情報と前記信号生成回路で生成された信号に基づいて、前記駆動素子の駆動を行う駆動回路とを備える。
【発明の効果】
【０００８】
本発明の構成により、機器を結ぶインターフェースの信号線や端子の増加を抑制し、効率良くデータ転送を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】機器の回路構成を説明する図である。
【図２】データ転送を説明する図である。
【図３】入力したデータの処理を説明する図である。
【図４】機器の回路構成を説明する図である。
【図５】記録素子を駆動する信号の説明図である。
【図６】データ転送を説明する図である。
【図７】入力したデータの処理を説明する図である。
【図８】機器の回路構成を説明する図である。
【図９】機器の回路構成を説明する図である。
【図１０】データ転送を説明する図である。
【図１１】入力したデータの処理を説明する図である。
【図１２】実施形態で適用する機器１０の外観を説明する図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、シリアル形式でデータ転送を行う機器の回路構成を説明する図である。機器１０は、クロック信号（ＣＬＫ）とトリガ信号（Ｌａｔ）を用いてデータ信号（ＤＡＴＡ）をシリアル受信する。機器１０は、第１の信号線を用いてクロック信号（ＣＬＫ）を入力し、第２の信号線を用いてトリガ信号（Ｌａｔ）を入力し、第３の信号線を用いてデータ信号（ＤＡＴＡ）を入力する。
【００１１】
機器１０は、外部から信号を受信する受信回路と受信したデータを用いて、駆動素子を駆動する駆動回路を備えている。受信回路は、制御回路２、シフトレジスタ３、ラッチ回路（ＬＡＴ）４、シフトレジスタ５、ラッチ回路６を備えている。シフトレジスタ３（第１シフトレジスタ）は、クロック信号（ＣＬＫ）に基づいて、データ信号（ＤＡＴＡ）を入力する。データ信号（ＤＡＴＡ）はＢ０からＢ９の１０ビットの情報で構成されている。ラッチ回路４（第１ラッチ回路）は、トリガ信号（Ｌａｔ）に基づき、信号線１０１を用いてシフトレジスタ３が入力したＢ０からＢ７の８ビットのデータをラッチする。ラッチ回路（ＬＡＴ）４がラッチしたデータは駆動回路（ＤＲＶ）１へ出力される。シフトレジスタ５（第２シフトレジスタ）は、制御回路２が出力するパルス信号に基づいて、シフトレジスタ３が入力したＢ８のデータを入力する。シフトレジスタ５は、４ビット分のデータを保持できる。ラッチ回路６（第２ラッチ回路）は、シフトレジスタ５が入力した４ビットのデータをラッチする。ラッチ回路６がラッチしたデータは駆動回路（ＤＲＶ）１へ出力される。制御回路２（受信制御回路）は、シフトレジスタ５とラッチ回路６の動作を制御する。制御回路２は、トリガ信号（Ｌａｔ）の入力に応じて、シフトレジスタ５が入力したＢ９のデータを入力する。
【００１２】
機器２０は、制御回路２１と送信制御回路２２を備えている。制御回路２１は、図１（Ｂ）に示すように複数ビット（例えば８ビット）の第１情報を保持するレジスタ２１ａと４ビットの第２情報を保持するレジスタ２１ｂを備えている。制御回路２１はレジスタ２１ａとレジスタ２１ｂに保持されている情報を送信回路２２へ送信する。送信回路２２は、図２に示す方法で機器１０へデータを転送する。図１（Ａ）で示される構成を別の表現すると、送信装置（送信機器）２０と受信装置（受信機器）１０のシステムである。
【００１３】
この実施形態では、機器１０の駆動回路に対して、第１情報を４回設定する毎に、第２情報を１回設定すればよい。従って、機器２０は、第１情報を転送するときに、第２情報の一部を転送する。このように、第２情報については、複数回に分けて転送を行う制御を行うことにより、機器２０は、１回のシリアル転送で転送するビット数を少なくすることができる。
【００１４】
図２は、データ信号（ＤＡＴＡ）、クロック信号（ＣＬＫ）、トリガ信号（Ｌａｔ）のタイミングの説明図である。データ信号（ＤＡＴＡ）はＢ０からＢ９の９ビットの情報が転送される。シフトレジスタ３は、クロック信号の立ち上りエッジと立下りエッジを検知して入力する。トリガ信号（Ｌａｔ）のパルスＰは周期Ｔで転送される。データ信号はＢ０（Ｄ０）からＢ７（Ｄ７）の８ビットの第１情報とＢ８（Ｃｘ、ｘは０、１，２、３）の１ビットの第２情報、Ｂ９（Ｆ）の１ビットの第３情報で構成される。第１情報と第２情報は、機器１０の駆動回路に対して設定される情報であり、第３情報は、受信回路の制御のために使用される制御情報である。Ｂ９（Ｆ）は、フラグであり、Ｂ９が“１”であれば、フラグがセットされていると表現し、Ｂ９が“０”であれば、フラグがリセットされていると表現する。
【００１５】
図１と図３を用いて、機器１０内部のデータ転送の説明をする。タイミングｔ１より以前に、データ信号（ＤＡＴＡ）がシフトレジスタ３に入力を完了しているものとする。タイミングｔ１のパルス信号Ｐの入力により、データ信号（ＤＡＴＡ）のＢ０（Ｄ０）〜Ｂ７（Ｄ７）がラッチ回路４でラッチされ、駆動回路（ＤＲＶ）１へ出力される。
【００１６】
シフトレジスタ３に入力されたデータ信号（ＤＡＴＡ）のＢ９が“１”（フラグがセットされている）の場合には、制御回路２は、トリガ信号（Ｌａｔ）の立ち上りエッジを検知すると、信号線１０４の論理レベルを所定時間ハイレベルに保持する。その後、制御回路２は、信号線１０４の論理レベルをロウレベルにする。このような制御回路２の働きにより、パルス信号Ｐ１（第１パルス信号）がシフトレジスタ５へ転送される。シフトレジスタ５は、パルス信号Ｐ１の立ち上りエッジを検知して、シフトレジスタ３のデータを入力する。一方で、シフトレジスタ３に入力されたデータ信号（ＤＡＴＡ）のＢ９が“０”（フラグがリセットされている）の場合には、制御回路２は、トリガ信号（Ｌａｔ）の立ち上りエッジを検知すると、信号線１０５の論理レベルを所定時間ハイレベルに保持する。その後、制御回路２は、信号線１０５の論理レベルをロウレベルにする。このような制御回路２の働きにより、パルス信号Ｐ２がラッチ回路６へ転送される。
【００１７】
従って、タイミングｔ１のパルスＰの入力により、制御回路２は、Ｂ９の“１”を入力して、タイミングｔ２でパルスＰ１を出力する。シフトレジスタ５は、タイミングｔ２のパルスＰ１に応じて、信号線１０２を介してシフトレジスタ３から“Ｃ０”を入力する。次に、タイミングｔ２のパルスＰの入力により、制御回路２は、Ｂ９の“１”を入力して、タイミングｔ３でパルスＰ１を出力する。シフトレジスタ５は、タイミングｔ３のパルスＰ１に応じて、信号線１０２を介してシフトレジスタ３から“Ｃ１”を入力する。制御回路２は、以下“０”を入力するまで同様に動作を行い、“Ｃ２”、“Ｃ３”が順にシフトレジスタ５へ転送される。その後、タイミングｔ５のパルスＰの入力により、制御回路２は、Ｂ９の“０”を入力して、タイミングｔ６でパルスＰ２を出力する。
パルス信号Ｐ２（第２パルス信号）がラッチ回路６へ転送されると、ラッチ回路６に４ビットのデータがラッチされ、駆動回路（ＤＲＶ）１へ出力される。
【００１８】
以上のように、タイミングｔ１〜ｔ７までの期間で、機器２０から９ビットを単位とする４回分のデータ処理を行うことができる。
【００１９】
（第２の実施形態）
図４は、第２の実施形態の機器１０を説明する図である。機器１０として記録装置、機器２０として記録ヘッドとした構成である。図４において、シフトレジスタ（ＳＲ）４０１は、図１のシフトレジスタ（ＳＲ）３に対応する。ラッチ回路（ＬＡＴ）４０３は、図１のラッチ回路（ＬＡＴ）４に対応する。シフトレジスタ（ＳＲ）４０２は、図１のシフトレジスタ（ＳＲ）５に対応する。ラッチ回路（ＬＡＴ）４０５Ａ及びラッチ回路（ＬＡＴ）４０５Ｂは、図１の制御回路２に対応する。信号生成回路４０６と駆動回路４０７は、図１の駆動回路（ＤＲＶ）１に対応する。
【００２０】
シフトレジスタ（ＳＲ）４０１はＣＬＫ信号１０１の両エッジのタイミングでＤＡＴＡ信号を取り込む。ラッチ回路（ＬＡＴ）４０３は制御信号（ＬＴ信号）の入力に応じてシフトレジスタ４０１の出力データを保持する。ラッチ回路（ＬＡＴ）４０３は、シフトレジスタ４０１が入力したデータのうち１２８ビット（Ｄ０〜Ｄ１２７）のデータを駆動回路４０７へ出力し、シフトレジスタ４０１が入力したうちの１８ビット（ＰＴ１Ｄ０〜ＰＴ１Ｄ８、ＰＴ２Ｄ０〜ＰＴ２Ｄ８）のデータを信号生成回路４０６へ出力する。ラッチ回路４０５Ａは、シフトレジスタ４０１に保持されているＰＴＣＬＫの値に基づいて、信号１０４を生成する。ラッチ回路４０５Ｂは、シフトレジスタ４０１に保持されているＰＴＬＴの値に基づいて、信号１０５を生成する。シフトレジスタ（ＳＲ）４０２Ａは、信号１０４に基づいて、シフトレジスタ４０１に保持されているＰＴ０Ｄｘを入力する。シフトレジスタ（ＳＲ）４０２Ｂは、信号１０４に基づいて、シフトレジスタ４０１に保持されているＰＴ３Ｄｘを入力する。ラッチ回路４０４Ａは、信号１０５の入力（立ち上り）に基づいて、シフトレジスタ（ＳＲ）４０２Ａのデータをラッチする。ラッチ回路４０４Ｂも同様に、信号１０５の入力（立ち上り）に基づいて、シフトレジスタ（ＳＲ）４０２Ｂのデータをラッチする。ラッチ回路４０４Ａとラッチ回路４０４Ｂはラッチしたデータを信号生成回路４０６へ出力する。
【００２１】
図５は、信号生成回路４０６が生成するＨＥ信号の説明図である。信号生成回路４０６は、ＰＴ０Ｄ０〜ＰＴ０Ｄ８、ＰＴ１Ｄ０〜ＰＴ１Ｄ８、ＰＴ２Ｄ０〜ＰＴ２Ｄ８、ＰＴ３Ｄ０〜ＰＴ３Ｄ８の値はそれぞれ、ＣＬＫ信号の情報である。ここでは、この情報は、信号のエッジの数である。例えば、ＰＴ３Ｄ０〜ＰＴ３Ｄ８の値は７であり、ＰＴ２Ｄ０〜ＰＴ２Ｄ８の値は１２である。これらの情報により、７個目のエッジのタイミングから１２個目のエッジのタイミングまで、プレパルス１０３を生成する。同様に、ＰＴ１Ｄ０〜ＰＴ１Ｄ８の値は２３であり、ＰＴ０Ｄ０〜ＰＴ０Ｄ８の値は２５５である。これらの情報により、２３個目のエッジのタイミングから２５５個目のエッジのタイミングまで、メインパルス１０４を生成する。
【００２２】
図６は、ＤＡＴＡ信号に含まれる情報を説明する図である。ＤＡＴＡ信号には、１２８ビットの画像データと、ＰＴ０Ｄｘ、ＰＴ１Ｄ０〜ＰＴ１Ｄ８、ＰＴ２Ｄ０〜ＰＴ２Ｄ８、ＰＴ３Ｄｘで構成される２０ビットのデータとＰＴＣＬＫとＰＴＬＴの２ビットの、合計１５０ビットのデータを含む。
【００２３】
図７は、記録ヘッド内部の処理の説明をする図である。データ転送処理は、第１の実施形態と同様である。説明を簡単にするために、ＣＬＫ信号やＤＡＴＡ信号に含まれる画像データの説明は省く。まず、ＰＴ０Ｄ０〜ＰＴ０Ｄ８、ＰＴ３Ｄ０〜ＰＴ３Ｄ８の処理について説明する。第１の実施形態で説明したように、ＰＴ０Ｄ０〜ＰＴ０Ｄ８、ＰＴ３Ｄ０〜ＰＴ３Ｄ８のデータそれぞれ、１ビットづつ受信をする。このために、ＤＡＴＡ信号に含まれるＰＴＣＬＫの値が“１”であるので、ラッチ回路４０５Ａは、信号線１０４にパルス信号Ｐ１を出力する。このパルス信号Ｐ１に基づいて、シフトレジスタ（ＳＲ）４０２Ａは、ＰＴ０Ｄ０を入力する（信号３０５）。同様に、シフトレジスタ（ＳＲ）４０２Ｂは、ＰＴ３Ｄ０を入力する（信号３０６）。次に受信したＤＡＴＡ信号に含まれるＰＴＣＬＫの値が“１”であるので、同様に、パルス信号Ｐ１に基づいて、シフトレジスタ（ＳＲ）４０２ＡはＰＴ０Ｄ１を入力し、シフトレジスタ（ＳＲ）４０２ＢはＰＴ３Ｄ１を入力する。最後に、シフトレジスタ（ＳＲ）４０２ＡはＰＴ０Ｄ８を入力し、シフトレジスタ（ＳＲ）４０２ＢはＰＴ３Ｄ８を入力する。ＰＴＬＴの値が第１の値である“１”であるので、ラッチ回路４０５Ｂは、信号線１０５にパルス信号Ｐ２を出力する。ＰＴＬＴの値が第２の値である“０”であれば、ラッチ回路４０５Ｂは、信号線１０５にパルス信号Ｐ２は出力しない。このパルス信号Ｐ２に基づき、ラッチ回路４０４Ａは、信号線１０６Ａを介してＰＴ０Ｄ０〜ＰＴ０Ｄ８を信号生成回路４０６へ出力する。ラッチ回路４０４Ｂは、信号線１０６Ｂを介してＰＴ３Ｄ０〜ＰＴ３Ｄ８を信号生成回路４０６へ出力する。これにより、ｔ１９以降のＨＥ信号のＰＴ０のタイミングとＰＴ３のタイミングは設定される。次の設定タイミングは、ＰＴＬＴの値が“１”の信号を受信する場合である。
【００２４】
次に、ＰＴ１（ＰＴ１Ｄ０〜ＰＴ１Ｄ８）、ＰＴ２（ＰＴ２Ｄ０〜ＰＴ２Ｄ８）の処理について説明する。図面の都合で、ｔ１９〜ｔ２０で受信したデータ信号を例にして説明する。ＤＡＴＡ信号に含まれるＰＴ１とＰＴ２のデータは、タイミングｔ２０の信号ＬＴが入力されると、ラッチ回路４０３は、信号線１０１Ｂを介して信号生成回路４０６へ出力する。以上のように、トリガ信号Ｌａｔが入力される毎に、信号生成回路４０６に設定が行われる。
【００２５】
（第３の実施形態）
図８は、第３の実施形態の機器（記録ヘッド）１０を説明する図である。記録ヘッド１０は、例えば４つのセンサ８ａ、８ｂ、８ｃ、８ｄを備えている。これらのセンサは、温度センサである。センサ制御回路７は、データ信号に含まれる値に基づいて、情報を取得するセンサを選択し、そのセンサの情報を出力する。
【００２６】
機器２０はいずれか１つのセンサを選択するために、４ビットのデータ（Ｃ０、Ｃ１、Ｃ２、Ｃ３）を１ビットづつ転送する。このデータの処理方法は、図３と同様である。
【００２７】
図９は、図８の回路構成の一例である。センサ制御回路７は、デコーダ回路６０５とマルチプレクサ６０９を備えている。マルチプレクサ６０９は３２個のアナログスイッチ６０８で構成されており、３２個までセンサを選択できる。マルチプレクサ６０９を介して、センサから出力する基板温度や電圧などのアナログ信号が、記録装置の制御部へ出力される。デコーダ回路６０５は、ラッチ回路（ＬＴ）６０４からの信号を入力し、マルチプレクサ６０９を制御する。
【００２８】
図１０は、データ転送を説明する図である。１２８ビットの画像データ（画像ＤＡＴＡ）とともに３ビットのマルチプレクサ出力選択ＤＡＴＡが転送される。図１１は、図１０のデータ転送シーケンス（ＳＥＱ０からＳＥＱ３）で転送されるデータとその処理を説明する図である。
【００２９】
図１１において、ＭＰＣＬＫが“１”であるので、ＳＲ６０２にクロック信号として入力される。これにより、転送シーケンスＳＥＱ０では、ＭＰＤ０が転送され、図９のＳＲ６０２に入力する。ＳＲ６０２には、以後順に、ＭＰＤ１、ＭＰＤ２、ＭＰＤ３が入力する。そして、転送シーケンスＳＥＱ３では、ＭＰＤ３が転送されるとともＭＰＬＴの“１”が転送されるため、信号ライン１０５にパルスＰ２が出力される。これにより、ＬＴ６０４から信号ライン１０６へＭＰＤ０からＭＰＤ４へパラレルに出力される。以上のように、４回の転送シーケンスに分けて転送されたデータ（ＭＰＤｘ）に基づいて、デコーダ６０５は、選択信号を出力する。
【００３０】
（機器の説明）
以上、シリアル形式でデータ転送に適用される実施形態を説明する。図１２は、上述した機器１０の一例としてラインヘッド（記録ヘッド）Ｈを説明する図である。複数の記録素子基板１０１が配置される。１０２はヘッド基板を示し、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）やＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）やセラミックの配線体等の電気配線構造をもつ配線基板である。記録素子基板１０１はヘッド基板１０２にワイヤボンディング等により電気的に接続される。例えば、図１に示す回路は、記録素子基板１０１に配置されている。接続電極１０４は、図１に示すＤＡＴＡ信号、Ｌａｔ信号、ＣＬＫ信号などを入力する端子を含む。
【００３１】
機器２０は、記録媒体を搬送する搬送手段を備えている。機器２０は、記録媒体を搬送手段へ給送する給送手段や、記録済みの記録媒体を排出する排出手段等を備えている記録装置である。
【００３２】
（その他の実施形態）
以上、シリアル形式のデータ転送について説明したが、上述した駆動素子は、記録素子に限定するものではなく、表示装置に用いられる発光素子や読取装置に適用されるラインセンサ、ＤＣモータやステッピングモータ等でも構わない。従って、駆動回路は、記録素子を駆動する回路に限定するものではなく、表示装置に用いられる発光素子や読取装置に適用されるラインセンサ、ＤＣモータやステッピングモータ等でも構わない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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