(57)【要約】【課題】トレンチ分離されたＳＯＩ基板にＩＧＢＴとその制御回路等が形成される半導体装置において、ＩＧＢＴの高耐圧化及びターンオフ特性の改善等が必要になる。【解決手段】ダミー半導体基板１６にＮ型エピタキシャル層８を形成し、Ｎ型エピタキシャル層８にトレンチ３０を形成し、トレンチ３０側壁及びＮ型エピタキシャル層８表面にＮ型バッファ層７、次にＰ型埋め込みコレクタ層６を形成し、トレンチ３０底面及びＰ＋型埋め込みコレクタ層６上を埋め込み絶縁膜５で被覆する。埋め込み絶縁膜５上をポリシリコン膜３で被覆し、該ポリシリコン膜３と絶縁膜２を介してＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を除去し、略同一平面状に露出するトレンチ３０底面の埋め込み絶縁膜５、Ｐ＋型埋め込みコレクタ層６、Ｎ型バッファ層７、Ｎ型ドリフト層８ａ等を具備するＳＯＩ基板を形成する。該ＳＯＩ基板にＩＧＢＴ等を形成する。【選択図】  図１
2011253883.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のエピタキシャル層及び該エピタキシャル層に形成された第１導電型のドリフト層と、
前記エピタキシャル層に、その底面から表面まで延在して形成されたトレンチと、
前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の底面まで延在して形成された第１導電型のバッファ層と、
前記バッファ層上に形成された第２導電型の埋め込みコレクタ層と、
前記トレンチの底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜と、
前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜と、
前記ポリシリコン膜と、その表面に形成された絶縁膜を介して貼り合わされた第２導電型の半導体基板と、を具備することを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル層がノンドープ層からなる高抵抗エピタキシャル層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第２のエピタキシャル層に第２導電型の不純物を拡散して形成されたことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
ダミー半導体基板に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層に前記ダミー半導体基板の表面まで延在するトレンチを形成する工程と、
前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の表面まで延在する第１導電型のバッファ層を形成する工程と、
前記バッファ層を被覆する第２導電型の埋め込みコレクタ層を形成する工程と、
前記トレンチ底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜を形成する工程と、
前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜を形成する工程と、
前記ポリシリコン膜と、その表面に形成された絶縁膜を介して第２導電型の半導体基板を貼り合わせる工程と、
前記半導体基板の貼り合わせ後に前記ダミー半導体基板を除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記ダミー半導体基板が高濃度アンチモンドープ半導体基板であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ダミー半導体基板上に前記トレンチ形成時のエッチングストッパとなり、且つ該ダミー半導体基板の除去時に同時に除去される第２導電型のトレンチエッチストッパ層を形成する工程を有することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を形成することを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第２エピタキシャル層に第２導電型の不純物を拡散して形成することを特徴とする請求項５乃至請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記埋め込み絶縁膜が前記埋め込みコレクタ層を熱酸化することにより形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ分離されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成されたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｉｔｏｒ）を内蔵する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
トレンチ分離されたＳＯＩ基板に形成された、ＩＧＢＴとその制御回路・ドライブ回路等を内蔵する半導体装置について図１０に基づいて説明する。ＩＧＢＴ５４や制御回路５５等が誘電体分離層５６等で分離して形成されたＰ−型半導体基板５１が、埋め込み絶縁膜５２を介して、該Ｐ−型半導体基板５１と絶縁された支持基板であるＰ−型半導体基板５３に貼り合わされる。
【０００３】
埋め込み絶縁膜５２と隣接するＰ−型半導体基板５１の底面部には、ＩＧＢＴ５４形成領域にＰ＋型埋め込みエミッタ層５９ａ、制御回路５５等形成領域にＰ＋型埋め込み層５９ｂが形成される。ＩＧＢＴ５４形成領域には、Ｐ＋型埋め込み層５９ａと接続され誘電体分離層５６等の側壁をＰ−型半導体基板５１の表面まで延在しエミッタ電極Ｅと接続するＰ＋型エミッタ層６０が形成される。
【０００４】
ＩＧＢＴ５４は、Ｎ＋型エミッタ層、Ｐ型ベース層、及び前記Ｐ＋型エミッタ層６０と接続されるエミッタ電極Ｅ、Ｐ＋型コレクタ層と接続されるコレクタ電極Ｃ、Ｐ＋型コレクタ層を取り囲むＮ型ドリフト層及びＮ−型ドリフト層、及びＮ−型ドリフト層上からＮ＋型エミッタ層上までゲート絶縁膜を介して延在するゲート電極Ｇから構成される。
【０００５】
制御回路５５は、種々のデバイス素子から形成されるが代表してＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタについて図示する。ＮＰＮバイポーラトランジスタは、Ｐ＋型埋め込み層５９ｂ上のＰ−型半導体基板５１に形成されたＮ＋型エミッタ層と接続されるエミッタ電極Ｅ、Ｎ＋型エミッタ層を取り囲むＰ型ベース層と接続されるベース電極Ｂ、Ｐ型ベース層を取り囲むＮ型コレクタ層、及びＮ＋型埋め込み層と接続されるコレクタ電極Ｃから構成される。
【０００６】
また、ＰＮＰバイポーラトランジスタは、Ｐ型エミッタ層と接続されるエミッタ電極Ｅと、Ｐ型コレクタ層と接続されるコレクタ電極Ｃと、Ｎ型ベース層を取り囲むＮ＋型埋め込み層と接続されるベース電極Ｂから構成される。この場合、ＮＰＮバイポーラトランジスタのＮ＋型埋め込みコレクタ層等はＰ−型半導体基板５１の表面から数μｍ程度の内部に入った領域に形成される。
【０００７】
同図におけるＩＧＢＴ５４は誘電体分離層５６、５７に隣接してエミッタ領域が形成され、誘電体分離層５６、５７の間のＳＯＩアイランドの中央部分にコレクタ領域が形成されている。この構成ではコレクタ電流が横方向に流れるためチャネル密度が低くなる。そのため、エミッタ領域をＳＯＩアイランド中央に複数形成しチャネル密度を上げ、誘電体分離層５６、５７に隣接してコレクタ領域を形成し、縦方向にコレクタ電流を流す構成が採用される。
【０００８】
この場合、Ｐ＋型埋め込みエミッタ層５９ａはＰ＋型埋め込みコレクタ層５９ａとなるが、該Ｐ＋型埋め込みコレクタ層５９ａの不純物濃度はオン抵抗を低下させるためできるだけ高くする必要がある。ＳＯＩアイランド内のＰ−型半導体基板５１はＮ−型半導体基板を使用する等によりＮ型ドリフト層になる。
【０００９】
係るトレンチ分離されたＳＯＩ基板に形成されたＩＧＢＴとその制御回路・ドライブ回路を内蔵する半導体装置については、以下の特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−４５６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載のＩＧＢＴの変形である、ＳＯＩ基板のアイランドの中央部にエミッタ領域を、誘電体分離層５６等に隣接してコレクタ領域を構成した前述のＩＧＢＴにおいては、前述のようにオン抵抗低減のためＰ＋型埋め込みコレクタ層５９ａの不純物濃度をより高くした構成にする。
【００１２】
このことはＩＧＢＴ５４がオン状態のときＰ＋型埋め込みコレクタ層５９ａからのＮ型ドリフト層への正孔注入量が増加し低濃度のＮ型ドリフト層のオン抵抗を低減させることになり、いわゆる導電変調効果に対して有利となる。しかし、逆に言えばＩＧＢＴがオフしたとき過剰に注入された正孔が完全に再結合して消滅するまでの時間が長くなりターンオフ特性の劣化へとつながるという問題がある。
【００１３】
また、高耐圧ＩＧＢＴを形成する場合、Ｐ−型半導体基板５１は酸素等の不純物濃度の低いＦＺウエハを使用することが望ましいが、半導体ウエハの大口径化が進む中、大口径化の難しいＦＺウエハに換えてＣＺウエハを使用せざるを得ない。そのため、高耐圧化やリーク電流の低減の観点で問題を抱える。
【００１４】
また、Ｐ−型半導体基板５１内に制御回路を構成するＮＰＮバイポーラトランジスタの埋め込みコレクタ層等を形成する場合やレベルシフタに用いられる高耐圧接合型ＦＥＴのＰ型低濃度埋め込みを形成する等の場合は、Ｐ−型半導体基板５１の表面から数μｍ程度内部に入った領域に形成する必要がある。そのためには、高電流、高加速エネルギーを有するイオン注入装置が必要になり、イオン注入時の結晶欠陥発生防止のための対策も必要になる。係るＰ−型半導体基板５１を使用することによる諸問題への対応も必要になる。
【００１５】
また、高耐圧ＩＧＢＴの場合、ＳＯＩ層の膜厚が厚くなるため、該ＳＯＩ層に深いトレンチを形成する必要がある。深いトレンチの場合、該トレンチ内を充填するポリシリコンの膜厚も厚くなり、またトレンチ部分のポリシリコンに窪み部が生じる。係るＰ−型半導体基板にＩＧＢＴ等のデバイス素子を形成する場合、ポリシリコン膜上から平坦化処理を行わなければならないとの問題もある。
【００１６】
上記のターンオフ特性劣化、Ｐ−型半導体基板５１の使用に伴う諸問題、及びトレンチを被覆する厚いポリシリコン膜形成に伴う問題等の解決が課題となる。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、第１導電型のエピタキシャル層及び該エピタキシャル層に形成された第１導電型のドリフト層と、前記エピタキシャル層に、その底面から表面まで延在して形成されたトレンチと、前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の底面まで延在して形成された第１導電型のバッファ層と、前記バッファ層上に形成された第２導電型の埋め込みコレクタ層と、前記トレンチの底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜と、前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜と、前記ポリシリコン膜と、その表面に形成された絶縁膜を介して貼り合わされた第２導電型の半導体基板と、を具備することを特徴とする。
【００１８】
また、本発明の半導体装置は、前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を具備することを特徴とする。
【００１９】
また、本発明の半導体装置は、前記エピタキシャル層がノンドープ層からなる高抵抗エピタキシャル層であることを特徴とする。
【００２０】
また、本発明の半導体装置は、前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第２エピタキシャル層に第２導電型の不純物を拡散して形成されたことを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、ダミー半導体基板に第１導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層に前記ダミー半導体基板の表面まで延在するトレンチを形成する工程と、前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の表面まで延在する第１導電型のバッファ層を形成する工程と、前記バッファ層を被覆する第２導電型の埋め込みコレクタ層を形成する工程と、前記トレンチ底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜を形成する工程と、前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜を形成する工程と、前記ポリシリコン膜と、その表面に形成された絶縁膜を介して第２導電型の半導体基板を貼り合わせる工程と、前記半導体基板の貼り合わせ後に前記ダミー半導体基板を除去する工程と、を有することを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、前記ダミー半導体基板が高濃度アンチモンドープ半導体基板であることを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、前記ダミー半導体基板上に前記トレンチ形成時のエッチングストッパとなり、且つ該ダミー半導体基板の除去時に同時に除去される第２導電型のトレンチエッチストッパ層を形成する工程を有することを特徴とする。
【００２４】
また、本発明の半導体装置の製造方法は、前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を形成することを特徴とする。
【００２５】
また、本発明の半導体装置の製造方法は、前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第２エピタキシャル層に第２導電型の不純物を拡散して形成することを特徴とする。
【００２６】
また、本発明の半導体装置の製造方法は、前記埋め込み絶縁膜が前記埋め込みコレクタ層を熱酸化して形成されたことを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置及びその製造方法によれば、ＩＧＢＴの導電変調効果を高めつつターンオフ特性の劣化を防止することができ、Ｐ−型半導体基板の使用に伴う諸問題の解決、及びトレンチを充填するポリシリコン膜の有効活用が可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１乃至第３の実施形態における半導体装置及びその製造方法を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の第３の実施形態における半導体装置のＳＯＩ基板の不純物プロファイルを示すグラフである。
【図１０】従来の半導体装置及びその製造方法を示す断面図である。
【発明を実施するための形態】
【００２９】
［第１の実施形態］
本発明の第１の実施形態について図１に基づいて説明する。図１はトレンチ３０等からなる誘電体分離層３１と埋め込み絶縁膜５等で分離されたＩＧＢＴ形成領域４０とその制御回路等形成領域４１を拡大して示す半導体装置の断面図である。実際のＩＧＢＴ形成領域４０は同図のエミッタ電極１５ａの左側に右側部分と対称部分を有し、全体としてＩＧＢＴ形成用のＳＯＩアイランドを形成している。
【００３０】
本実施形態のＩＧＢＴ形成領域４０のＳＯＩ基板は以下の構成を採用している。ＳＯＩ層の中のＳ（Ｓｉｌｉｃｏｎ）層が、Ｎ型ドリフト層８ａとＮ型バッファ層７とＰ＋型埋め込みコレクタ層６から構成され、ＳＯＩ層の中のＩ（Ｉｎｓｕｌａｔｅｒ）層が埋め込み絶縁膜５と後述のポリシリコン膜３及びＳＯＩ層の支持基板となるＰ型半導体基板１上に形成された絶縁膜２から構成される。
【００３１】
また、上記Ｓ層は、誘電体分離層３１で分離されたＮ型エピタキシャル層８にＮ型ドリフト層８ａ及びＮ型バッファ層７が形成され、Ｎ型バッファ層７上にＰ＋型埋め込みコレクタ層６が形成され構築される。Ｎ型バッファ層７及びＰ＋型埋め込みコレクタ層６は同図に示すように、この順序でトレンチ３０の側壁をＮ型ドリフト層８ａの底面まで延在する。
【００３２】
誘電体分離層３１は、Ｎ型エピタキシャル層８の表面と略同一平面状態でトレンチ３０の底面を被覆しＰ＋型埋め込みコレクタ層６上を延在する埋め込み絶縁膜５と、Ｐ＋型埋め込みコレクタ層６上からトレンチ３０の底面まで延在する埋め込み絶縁膜５上に形成されトレンチ３０内を完全又は不完全に埋め込むポリシリコン膜３から構成される。
【００３３】
また、本実施形態のＩＧＢＴは高耐圧なのでＮ型ドリフト層８ａとなるＮ型エピタキシャル層８の膜厚は厚くなる。そのためトレンチ３０も深くなり、トレンチエッチング時のアスペクト比にもよるがトレンチ３０の開口幅も大きくなる。従って、前述のポリシリコン膜３の膜厚も厚くなり、トレンチ３０上を被覆するポリシリコン膜３には、同図に示すように窪み部４が形成される。トレンチ３０の開口幅の大きさによっては、窪み部４はトレンチ３０の内部まで形成される。
【００３４】
上記構成をとるＳＯＩ構造のＳ層を構成するＮ型エピタキシャル層８は、ＩＧＢＴ形成領域４０では、前述のようにＮ型ドリフト層８ａ等となる。Ｎ型ドリフト層８ａにはＰ型ベース層９が形成される。また、Ｐ型ベース層９と同時にＰ型フィールドリング１０が形成される。Ｐ型フィールドリング１０は、ＩＧＢＴに高電圧が印加されたときＮ型ドリフト層８ａの表面に空乏層を拡げる役目を有し、ＩＧＢＴが表面で絶縁破壊するのを防止している。
【００３５】
Ｐ型ベース層９にはＮ＋型エミッタ層１１が形成される。また、Ｎ＋型エミッタ層１１の端部からＮ型ドリフト層８ａ上まで、ゲート絶縁膜１２を介してＰ型ベース層９上を延在するゲート電極１３が形成される。ゲート電極１３の下部のゲート絶縁膜１２と隣接するＰ型ベース層９はゲート電極１３に正電圧を印加した時にＮ型層に反転するチャネル層となる。
【００３６】
層間絶縁膜１４等に形成されたコンタクトホールを介して、エミッタ電極１５ａとＮ＋型エミッタ層１１とを接続し、コレクタ電極１５ｂとＰ＋型埋め込みコレクタ層６とを接続することによりＩＧＢＴが形成される。また制御回路等形成領域４１には、例えば不図示のＮＰＮバイポーラトランジスタ等が形成される。
【００３７】
なお、同図ではＮ＋型エミッタ層１１は１個しか形成されていないが、実際は複数形成されておりチャネル密度を高めている。また、Ｐ型フィールドリング層１０も１個のみしか記載していないが耐圧が高くなるに従い、その個数も増やすことになる。
【００３８】
本実施形態のＳ層を構成するエピタキシャル層８等は、該エピタキシャル層８を堆積させた後述のダミー半導体基板１６が存在しない状態でＩ層を介してＰ形半導体基板１に貼り合わされているが、実際は後述の半導体装置の製造方法で詳述するようにダミー半導体基板１６上に堆積される。そして、ダミー半導体基板１６の存在しないＮ型エピタキシャル層８は、Ｎ型エピタキシャル層８等の形成された面側にＳＯＩ層の支持基板となるＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を研削等して除去することにより形成される。
【００３９】
以下に、本実施形態の半導体装置を構成するＩＧＢＴの備える特徴について説明する。特許文献１と大きく異なる第１の特徴は、ＳＯＩ層のＳ層が引例と異なりＮ型エピタキシャル層８で構成され、高耐圧ＩＧＢＴを実現していることである。半導体集積回路を形成する場合、通常、引例も含め半導体基板としてＣＺ法で形成されたＣＺ型半導体基板が使用される。
【００４０】
比較的低耐圧のＩＧＢＴを備える半導体集積回路の場合はＣＺ型半導体基板でも問題ない。しかし、ＩＧＢＴの耐圧が高くなると、通常のＣＺ型半導体基板の場合、不純物濃度、特に酸素濃度が高いため、それらが核となり結晶欠陥を発生させることからリーク電流が増大し耐圧の低下をきたしてしまう。
【００４１】
通常、ディスクリートタイプの高耐圧ＩＧＢＴは、ＦＺ法で形成された酸素濃度等の不純物濃度の低いＦＺ型半導体基板に形成される。一方で、半導体集積回路製造ラインでは半導体基板の大口径化の進展が著しく３００ｍｍφ以上のＣＺ型半導体基板が主流となり製造ラインが構築されている。
【００４２】
しかし、ＦＺ型半導体基板は大口径化が難しく、ＩＧＢＴとその制御回路等の周辺回路等を一体化した半導体集積回路からなる半導体装置を実現するためには、半導体集積回路製造ラインで主流となる大口径ＣＺ型半導体基板を使用する必要がある。この場合、ＣＺ型半導体基板では、前述したように高耐圧ＩＧＢＴを実現するのが困難になる。
【００４３】
そこでＣＺ型半導体基板上に成長させた酸素濃度等の不純物濃度の低いＮ型エピタキシャル層８をＳＯＩ層のＳ層として採用し高耐圧ＩＧＢＴの実現を図っている。
【００４４】
また本実施形態の高耐圧ＩＧＢＴは、厚いＮ型エピタキシャル層８でＩＧＢＴのＮ型ドリフト層８ａが構成されることから、ＩＧＢＴに高電圧が印加された場合でも空乏層がＰ＋型埋め込みコレクタ層６まで到達しない構造となっている。従って、オン抵抗の低減を図るため、Ｎ型ドリフト層８ａの外側を取り囲み、且つＮ型ドリフト層８ａより不純物濃度の高いＮ型バッファ層７を形成していることが第２の特徴である。
【００４５】
また、高濃度のＰ＋型埋め込みコレクタ層６を設けたことにより、ＩＧＢＴのオン時に該Ｐ＋型埋め込みコレクタ層６から多数の正孔がＮ型ドリフト層８ａ内に注入され、大きな導電変調効果を得ることができる。しかし、このことはＩＧＢＴがオフしたときに
過剰にＮ型ドリフト層８ａ内に注入された正孔の再結合による消滅が遅れ、ターンオフ特性の劣化を招く結果になる。
【００４６】
そのため、Ｎ型ドリフト層８ａより不純物濃度の高いＮ型バッファ層７を設けて、Ｐ＋型埋め込みコレクタ層６からＮ型ドリフト層８ａに注入された過剰な正孔の再結合速度を高め、ターンオフ特性の劣化を防止しているのが第３の特徴となる。
【００４７】
このようなＮ型バッファ層７やＰ＋型埋め込みコレクタ層６をＮ型エピタキシャル層８の底面に過剰な這い上がり層を発生させることなく形成したことが第４の特徴となる。ここで、Ｎ型エピタキシャル層８の底面とはＩＧＢＴのエミッタ電極１５ａ等が形成されたＮ型エピタキシャル層８の面と相対する面のことである。
【００４８】
通常のＮ型エピタキシャル層の成長方法では、厚いＮ型エピタキシャル層８の底面に過剰な這い上がり層を有さないようにＰ＋型埋め込みコレクタ層６のようなものを形成することは困難である。本実施形態の製造方法では厚いＮ型エピタキシャル層８の底面に過剰な這い上がり層を有さないようにＰ＋型埋め込みコレクタ層６等を形成することができる。この製造方法が第５の特徴となる。
【００４９】
また、埋め込み絶縁膜５上を被覆するポリシリコン膜３とＳＯＩ層の支持基板となるＰ型半導体基板１とが、該Ｐ型半導体基板１上に形成された絶縁膜２を介して貼り合わされていることが第６の特徴となる。埋め込み絶縁膜５及び絶縁膜２のそれぞれの膜厚を薄くすることができ、埋め込み絶縁膜５と絶縁膜２に挟まれたポリシリコン膜３と共にＩ層が形成される。その結果、薄い埋め込み絶縁膜５等とポリシリコン膜３のバッファ効果によりＮ型エピタキシャル層８が熱処理等でＰ型半導体基板１から受ける応力を緩和することができる。
【００５０】
また、特許文献１のように、Ｐ−型半導体基板５１のエミッタ電極Ｅ等を形成する面側からトレンチ内を含むＰ−型半導体基板５１の表面にポリシリコン膜を形成した場合、トレンチ内等に形成されるポリシリコン膜の窪み部を平坦化する処理が必要になる。しかし、本実施形態では、その上に絶縁膜２を介してＰ型半導体基板１を貼り合わせるだけなので、例え窪み部４が多少トレンチ３０内に入り込んで形成されても平坦化処理は必要でない。これが第７の特徴となる。
【００５１】
最後の特徴は、特許文献１の場合に比べ、本実施形態ではＳＯＩ層の中のＳ層の膜厚のばらつき幅が４分の１程度に改善されることである。本実施形態におけるＳ層のばらつきはＮ型エピタキシャル層８の膜厚のばらつきがメインであり±１０％以内である。それに対して引例ではＰ−型半導体基板５１の膜厚のばらつきに加えＰ−型半導体基板１を研削、エッチングするときのばらつき等が重畳され全体として少なくとも±４０％程度のばらつきとなる。本実施形態のＩＧＢＴはその分だけＩＧＢＴのオン抵抗、耐圧等の設計自由度が高くなる。
【００５２】
本実施形態の半導体装置の製造方法について、図１〜図６に基づいて以下に説明する。先ず、図２に示すように、ダミー半導体基板１６上にＮ型エピタキシャル層８を所定のエピタキシャル法で成長させる。次に、Ｎ型エピタキシャル層８の表面からダミー半導体基板１６の表面まで延在するトレンチ３０を、不図示の絶縁膜マスクにより所定の異方性ドライエッチング法等により形成する。
【００５３】
次に、トレンチ３０の側壁に露出したＮ型エピタキシャル層８から該Ｎ型エピタキシャル層８の表面に延在するＮ型バッファ層７を三塩化オキシリン（ＰＯＣｌ３）等の熱拡散、又はリン（Ｐ）のイオン注入及び熱拡散により形成する。前述の絶縁膜マスクによりトレンチ３０の側壁部分はＰＯＣｌ３からのリン（Ｐ）拡散により、Ｎ型エピタキシャル層の表面はリン（Ｐ）のイオン注入のよりＮ型バッファ層７を形成しても良い。この場合、側壁部は表面部分より高濃度で抵抗の低いＮ型バッファ層７にすることができる。なお、Ｎ型バッファ層７の内側のＮ型エピタキシャル層８はＮ型ドリフト層８ａになる。
【００５４】
次に、トレンチ３０の底面から延在してＮ型バッファ層７を被覆する第２のエピタキシャル層８ｂを所定の方法により形成する。次に図３に示すように、エピタキシャル層８ｂ内に三臭化ボロン（ＢＢｒ３）等を不純物源としてボロン（Ｂ）を熱拡散してエピタキシャル層８ｂを高濃度のＰ＋型埋め込みコレクタ層６に変換する。
【００５５】
次に、Ｐ＋型埋め込みコレクタ層６の表面に熱酸化等により埋め込み絶縁膜５を形成する。その後、トレンチ３０内を含む埋め込み絶縁膜５上を被覆するポリシリコン膜３を所定の減圧ＣＶＤ法等により形成する。この場合、トレンチ３０上のポリシリコン膜３には窪み部４が形成される。
【００５６】
なお、Ｐ＋型埋め込みコレクタ層６を形成する場合、必ずしも図２における第２のエピタキシャル層８ｂを形成しなくとも良い。Ｎ型エピタキシャル層８の更におくまでリン（Ｐ）等の不純物を拡散させＮ型バッファ層７を形成し、該Ｎ型バッファ層７にＢＢｒ３等を不純物源としてボロン（Ｂ）を熱拡散して形成することができる。この場合、埋め込み絶縁膜５は、トレンチ３０底面においてダミー半導体基板１６に形成されることになる。
【００５７】
膜厚の厚いＮ型エピタキシャル層８に形成されるトレンチ３０は深さが深く、またドライエッチング等のアスペクト比にもよるがその開口幅も大きくなる。開口幅が大きくなった場合、ポリシリコン膜３がトレンチ３０内を十分に充填することができず不完全埋め込み状態となる。この場合、窪み部４がトレンチ３０の内部まで延在する。
【００５８】
次に、図４に示すように、トレンチ３０の内部を含む埋め込み絶縁膜５上に形成されたポリシリコン膜３とＰ型半導体基板１とを、該Ｐ型半導体基板１上に形成された絶縁膜２を介して貼り合わせる。その後、高温炉中で熱処理することにより支持基板としてのＰ型半導体基板１と上記構成のＳＯＩ層とが一体物となりＳＯＩ基板が形成される。この場合、Ｐ型半導体基板１とＳＯＩ層のトレンチ３０形成部分との間にポリシリコン膜３の窪み部４が挟み込まれ平坦性が悪くなるが、この部分にデバイス素子等が形成されることがないので特に問題となることはない。
【００５９】
ＳＯＩ層のＩ層は、前述のように埋め込み絶縁膜５、絶縁膜２、及び埋め込み絶縁膜５と絶縁膜２に挟まれたポリシリコン膜３からなる構成を採っている。埋め込み絶縁膜５や絶縁膜２の膜厚がそれぞれ特許文献１の埋め込み絶縁膜５１の半分程度の薄い膜からなり、且つポリシリコン膜３がバッファとなるため、ＳＯＩ層が熱処理時にＰ型半導体基板１から受ける応力が小さくなる。従って、ＳＯＩ層が反ることもなくＳＯＩ層に形成されたＩＧＢＴ等の特性も安定化する。
【００６０】
次に、図５に示すように、Ｎ型エピタキシャル層８が堆積されたダミー半導体基板１６を所定の方法で所定の厚さ分だけ研削し、残りのダミー半導体基板１６、及びＮ型エピタキシャル層８、Ｎ型バッファ層７、Ｐ＋型埋め込みコレクタ層６の一部を所定の方法でエッチバック処理する。
【００６１】
この結果、裏面側に支持基板としてのＰ型半導体基板１が貼り合わされ、表面側にＮ型ドリフト層８ａを含むＮ型エピタキシャル層８、Ｎ型バッファ層７、Ｐ＋型埋め込み層６、及びトレンチ３０の底面の埋め込み絶縁膜５が露出したＳＯＩ基板が完成する。
【００６２】
なお、ダミー半導体基板１６としては高濃度アンチモン（Ｓｂ）ドープのダミー半導体基板１６の使用が有効である。Ｐ型半導体基板１を貼り合わせた後でダミー半導体基板１６を一部残して研削等するが、残存する高濃度アンチモン（Ｓｂ）ドープされたダミー半導体基板１６をフッ酸、硝酸、酢酸等からなる混酸で十分オーバーエッチングすることができる。Ｎ型エピタキシャル層８に対してエッチング速度が２桁程度速いからである。従って、ダミー半導体基板１６の膜厚がばらついていてもＳ層の膜厚ばらつきへの影響が少ないという利点が有る。
【００６３】
第２のエピタキシャル層８ｂを形成せず、Ｐ＋型埋め込みコレクタ層６をＮ型バッファ層７に形成した場合は、前述したようにトレンチ３０の底面の埋め込み絶縁膜５はダミー半導体基板１６に形成される。従って、ダミー半導体基板１６等を研削、エッチングしてＮ型エピタキシャル層等を露出させると、トレンチ３０の底面の埋め込み絶縁膜５はＮ型エピタキシャル層８等より該埋め込み絶縁膜５の膜厚の４割程度高い面を持って露出する。しかし、その段差は小さく平坦化への影響は少ない。
【００６４】
前述したように、ＩＧＢＴ形成領域４０のＮ型エピタキシャル層８であってＮ型バッファ層７に囲まれた領域はＩＧＢＴのＮ型ドリフト層８ａとなる。次に、Ｎ型ドリフト層８ａにＰ型ベース層９及びＰ型フィールドリング１０を形成する。その後ゲート絶縁膜１２を形成し、Ｐ型ベース層９上にゲート絶縁膜１２を介してＮ型ドリフト層８ａ上まで延在するゲート電極１３を形成する。次にゲート電極１３をマスクとしてＰ型ベース層９にＮ＋型エミッタ層１１を形成する。
【００６５】
制御回路等形成領域４１のＳ層にも例えば不図示のＮＰＮバイポーラトランジスタ等、必要なデバイス素子を形成する。次に、図１に示すように、層間絶縁膜１４を所定のＣＶＤ法等により形成し、該層間絶縁膜１４等に所定のフォトエッチング工程を経てコンタクトホールを形成する。次に、所定のＣＶＤ法やスパッタ法で金属膜を形成し、該金属膜から所定のフォトエッチング工程を経て、ＳＯＩ層のＮ＋型エミッタ層１１等と接続されるエミッタ電極１５ａ等を形成する。
【００６６】
その後多層配線構造等を所定の方法で形成した後、パッシベーション用のシリコン窒化膜等からなる保護膜を形成することによりウエハ状態でのＩＧＢＴ及びその制御回路等を内蔵する半導体装置は完成する。
【００６７】
［第２の実施形態］
本発明の第２の実施形態について図１、図５、図６〜図８に基づいて説明する。本実施形態の半導体装置の断面図は第１の実施形態を示す図１と同一である。従って、ＳＯＩ基板の構成、及びＩＧＢＴの特徴も第１の実施形態と同一である。製造方法に第１の実施形態との相違点がある。
【００６８】
第１の実施形態との相違点を半導体装置の製造方法を示す図６〜図８に基づいて説明する。先ず、図６に示すように、ダミー半導体基板１６を準備するがこれは第１の実施形態と同様である。次に、Ｎ型エピタキシャル層８を成長する前にダミー半導体基板１６に所定の方法によりボロン（Ｂ）を拡散等してＰ＋型トレンチエッチストッパ１７を形成する。この工程を採用することにより後述の特徴がもたらされる。その後、Ｎ型エピタキシャル層８を形成し、次に該Ｎ型エピタキシャル層にダミー半導体基板１６の表面にいたるトレンチ３０を形成する。
【００６９】
この場合、トレンチ３０形成のため通常のドライエッチング法等が採用されるが、完全にＮ型エピタキシャル層８をエッチングせず、所定の膜厚分だけ残す。その後、高濃度のＰ＋型チャネルストッパ１７のエッチングレートがＮ型エピタキシャル層８に対するエッチングレートに対して１０分の１程度と遅いアルカリ系エッチング液で仕上げのエッチングを行う。
【００７０】
この結果、トレンチ形成時にアルカリ系エッチング液でオーバーエッチングしてもＮ型エピタキシャル層８の表面からダミー半導体基板１６の表面まで、ダミー半導体基板１６をエッチングすることなくトレンチ３０を形成することができる。これが本実施形態の特徴である。
【００７１】
第１の実施形態の場合はオーバーエッチングした分だけトレンチ３０底面のダミー半導体基板１６がエッチングされ窪みが形成される。従って、トレンチ３０底面の埋め込み絶縁膜５にも窪み部が残る。この後のＮ型バッファ層７、第２のエピタキシャル層８ａの形成は第１の実施形態と同様である。
【００７２】
次に、図７に示すように、Ｐ＋型埋め込みコレクタ層６、埋め込み絶縁膜５ポリシリコン膜３を形成するが、これも第１の実施形態と同様である。Ｐ＋型トレンチエッチストッパ１７の有無だけが異なる。トレンチ３０上のポリシリコン膜３の窪み部４は、第１の実施形態に比べて、トレンチ３０形成時のオーバーエッチングによるダミー半導体基板１６の窪みが存在しないだけ浅くなる。
【００７３】
次に図８に示すようにＳＯＩ層の支持基板となるＰ型半導体基板１にＳＯＩ層を貼り合わせるが、その内容は第１の実施形態と同様である。この段階でもダミー半導体基板１６上にはＰ＋型トレンチエッチストッパ１７は残存している。
【００７４】
次に、図５に示すように、ダミー半導体基板１６を研削、エッチングするが、この時点でダミー半導体基板１６の表面に形成されていたＰ＋型トレンチエッチストッパ１７もエッチバックして除去される。その後の工程は第１の実施形態と同様であり、本実施形態の半導体装置が完成する。
【００７５】
［第３の実施形態］
本発明の実施形態に係る半導体装置の断面図は第１の実施形態の図１とほぼ同様である。従って、その特徴も第１の実施形態の特徴を全て備えている。第１の実施形態との相違点はＮ型エピタキシャル層８の不純物プロファイルがＮ型エピタキシャル層８の両端から中央部に向かい傾斜している点である。
【００７６】
その様子を図９に、規格化されたエピタキシャル層の膜厚と規格化された不純物濃度の関係として示す。同図のＡはＰ型ベース層９、ＤはＰ＋型埋め込みコレクタ層６、ＣはＮ型バッファ層７、そしてＢはＮ型エピタキシャル層８の不純物プロファイルを示している。Ｎ型エピタキシャル層８は、その両端から中央に向かい不純物濃度が徐々に低下しており不純物濃度の最低部を有する。該不純物濃度の最低部はＮ型エピタキシャル層８の中央部からＰ型ベース層９よりの部分に形成される方が望ましい。
【００７７】
Ｎ型エピタキシャル層８はＩＧＢＴのＮ型ドリフト層８ａを構成しており、ＩＧＢＴがオン状態のときＮ＋型エミッタ層１１から電子が注入され、Ｐ＋型埋め込みコレクタ層６から正孔が注入され、いわゆる導電変調効果を発揮しＩＧＢＴのオン抵抗を低減している。
【００７８】
この場合、第１図に示すＮ型ドリフト層８ａの上下両端から徐々に不純物濃度が低下し、Ｎ型ドリフト層８ａの内部に不純物濃度の低い窪み部が形成されると、Ｐ＋型埋め込みコレクタ層６からその窪み部に注入された正孔はその中から脱出しにくくなる。その結果、Ｎ型ドリフト層８ａの内部に正孔の多い領域が形成され、更に導電変調効果を高めることになる。これが本実施形態の特徴である。
【００７９】
本実施形態の半導体装置の製造方法もＮ型エピタキシャル層８の不純物濃度をその中央部に向かって低下させている以外は第１の実施形態と同様である。Ｎ型エピタキシャル層８の不純物濃度をその中央部に向かって低下させるためにはＮ型エピタキシャル層８の成長時間と共にフォスフィンガス（ＰＨ３）の流量を変化するだけでよい。
【００８０】
［第４の実施形態］
本発明の実施形態に係る半導体装置の断面図も第１の実施形態と同様である。従って、その特徴も第１の実施形態と変わらない。第１の実施形態との相違点はＮ型エピタキシャル層８をノンドープエピタキシャル層に変更した点である。この効果はエピタキシャル層の膜厚を薄くできることであり、その結果トレンチ３０の深さを浅くでき、またその開口幅を小さくできる。従ってその分だけチャネル密度等を高めることができる。
【符号の説明】
【００８１】
１  Ｐ型半導体基板    ２  絶縁膜    ３  ポリシリコン膜    ４  窪み部
５  埋め込み絶縁膜    ６  Ｐ＋型埋め込みコレクタ層    ７  Ｎ型バッファ層    
８  Ｎ型エピタキシャル層    ８ａ  Ｎ型ドリフト層    ８ｂ  第２のエピタキシャル層
９  Ｐ型ベース層    １０  Ｐ型フィールドリング    １１  Ｎ＋型エミッタ層
１２  ゲート絶縁膜    １３  ゲート電極    １４  層間絶縁膜    
１５ａ  エミッタ電極    １５ｂ  コレクタ電極    １６  ダミー半導体基板    
３０  トレンチ    ３１  誘電体分離層    ４０  ＩＧＢＴ形成領域    
４１  制御回路等形成領域    ５１  Ｐ−型半導体基板    ５２  埋め込み絶縁膜    
５３  Ｐ−型半導体基板    ５４  ＩＧＢＴ    ５５  制御回路    
５６，５７，５８  誘電体分離層    ５９ａ  Ｐ＋型埋め込みエミッタ層    
５９ｂ  Ｐ＋型埋め込み層    ６０  Ｐ＋型エミッタ層  
【図１】
2011253883.tif 000003
【図２】
2011253883.tif 000004
【図３】
2011253883.tif 000005
【図４】
2011253883.tif 000006
【図５】
2011253883.tif 000007
【図６】
2011253883.tif 000008
【図７】
2011253883.tif 000009
【図８】
2011253883.tif 000010
【図９】
2011253883.tif 000011
【図１０】
2011253883.tif 000012