(57)【要約】【課題】動作時の電流の上限値を適切に設定してメモリセルの破壊等を防止しつつも、動作時間を短縮する。【解決手段】メモリセルは、第１配線と第２配線との間に配置され可変抵抗素子を有する。制御回路は、第１及び第２配線を介してメモリセルの動作に必要な電圧を印加する。電流制限回路は、第１配線に接続され動作時にメモリセルに流れる電流を所定の制限値に制限する。制御回路は、第１配線に第１の電圧を与える一方、第２配線には前記第１の電圧よりも小さくその電圧値が時間の経過と共に低下する第２の電圧を与える。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１配線と第２配線との間に配置され且つ可変抵抗素子を有するメモリセルを配列してなるメモリセルアレイと、
前記第１及び第２配線を介して前記メモリセルの動作に必要な電圧を印加する制御回路と、
前記第１配線に接続され前記動作時に前記メモリセルに流れる電流を所定の制限値に制限する電流制限回路と
を備え、
前記制御回路は、前記第１配線に第１の電圧を与える一方、前記第２配線には電圧値が時間の経過と共に低下する第２の電圧を与える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記メモリセルに流れる電流が前記制限値に達したことを前記電流制限回路が検知した場合、前記第１の電圧の供給を停止することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第２配線に一端を接続され他端を接地端子に接続されるキャパシタと、
前記第２配線に一端を接続され他端を接地端子に接続され所定のタイミングで前記第２配線の電圧を放電させるスイッチ回路と
を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
時間の経過と共に低下する第３の電圧を供給する電圧生成回路と、
前記第３の電圧と前記第２配線の電圧とを差動増幅して差動増幅信号を出力する差動増幅回路と、
前記第２配線と接地端子との間に電流経路を形成し制御端子に入力される前記差動増幅信号に従ってその電流経路に流れる電流を制御するトランジスタと
を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧生成回路は、
時間の経過に従って連続的に前記第３の電圧の電圧値を低下させる第１の電圧生成回路と、
時間の経過に従ってステップ状に前記第３の電圧値を低下させる第２の電圧生成回路と
を備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。たとえば、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が知られている。
メモリセルに対するデータの書き込みは、いわゆるユニポーラ型素子においては、可変抵抗素子に所定のセット電圧Ｖｓｅｔを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００５】
一方、メモリセルＭＣに対するデータの消去は、いわゆるユニポーラ型素子においては、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Ｖｓｅｔよりも低いリセット電圧Ｖｒｅｓｅｔを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
このような抵抗変化メモリにおいては、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態、すなわち、高抵抗状態と低抵抗状態との間で遷移可能な状態にするため、書き込み電圧よりも大きい電圧であるフォーミング電圧を印加するフォーミング動作を実行する必要がある。
【０００７】
このフォーミング動作におけるフォーミング電圧・電流が大きくなり過ぎると、フォーミング完了後のメモリセルの抵抗値が過度に低抵抗となったり、場合によってはメモリセルを破壊してしまったりする。特に、フォーミング動作時の電流は、フォーミング動作の前後において大きく変化するので、上限値を制限するなどの制御が必要である。一方で、フォーミング動作の時間を短縮させることも望まれる。
また、セット動作時、リセット動作時においても、セット動作又はリセット動作の完了の前後においてセル電流が大きく変化するので、セル電流の上限値を制限する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、動作時の電流の上限値を適切に設定してメモリセルの破壊等を防止しつつも、動作時間を短縮することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を有するメモリセルを配列してなるメモリセルアレイと、前記第１及び第２配線を介して前記メモリセルの動作に必要な電圧を印加する制御回路と、前記第１配線に接続され前記動作時に前記メモリセルに流れる電流を所定の制限値に制限する電流制限回路とを備え、前記制御回路は、前記動作時において、前記第１配線に第１の電圧を与える一方、前記第２配線に電圧値が時間の経過と共に低下する第２の電圧を与えることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、動作時の電流の上限値を適切に設定してメモリセルの破壊等を防止しつつも、動作時間を短縮することができる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１の別の構成例を示す。
【図５】メモリセルアレイ１の別の構成例を示す。
【図６】メモリセルアレイ１及びその周辺回路の回路図である。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の、フォーミング動作時における動作を示す。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す。
【図９】図８のレギュレータ１１の具体的構成例を示す回路図である。
【発明を実施するための形態】
【００１３】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１４】
[全体構成] 
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１５】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１６】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１７】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１８】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１９】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００２０】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によって電圧生成回路９が制御される。この制御により、電圧生成回路９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２１】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２２】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２３】
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲは、例えば炭素（Ｃ）から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなり、電極ＥＬ２とＥＬ３との間に挟まれるように形成されている。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
【００２４】
電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
[メモリセルアレイの変形例]
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２６】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２７】
図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００２８】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、ドレイン側ドライブ線ＢＳＤに共通接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、接地端子に接続されている。
トランジスタＱＰ１のドレイン，及びトランジスタＱＮ１のドレインは、ビット線ＢＬに接続され、ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００２９】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブ線ＢＳＥに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、接地端子（接地電圧Ｖｓｓ）に接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号ＷＳｉが供給されている。
【００３０】
なお、メモリセルアレイ１は、図６に示した回路とはダイオードＳＤの極性を逆にして（ワード線ＷＬからビット線ＢＬに向かう方向が順方向となるよう接続して）、ワード線ＷＬ側からビット線ＷＬ側に電流が流れるようにしても良い。
【００３１】
カラム制御回路２は、図６に示すような電流制限回路２ｂを備えている。この電流制限回路２ｂは、メモリセルＭＣに流れる電流Ｉｃｅｌｌが、上限値Ｉｃｏｍｐを超えないようにするための回路である。
【００３２】
電流制限回路２ｂは、一例として、ＰＭＯＳトランジスタＱＰ２及びＱＰ３からなる電流ミラー回路を備えている。ＰＭＯＳトランジスタＱＰ２はダイオード接続されると共に、そのソースは、カラム制御回路２に接続されて所定の定電圧を供給される。ＰＭＯＳトランジスタＱＰ２のドレインは接地端子に接続されている。
【００３３】
また、ＰＭＯＳトランジスタＱＰ３のソースも、カラム制御回路２ｂから所定の定電圧を供給される。ＰＭＯＳトランジスタＱＰ３のゲートはＰＭＯＳトランジスＱＰ２のゲートに接続されており、そのドレインはドレイン側ドライブ線ＢＳＤに接続されている。これにより、ビット線ＢＬ及びドレイン側ドライブ線ＢＳＤを介してメモリセルＭＣに流れる電流Ｉｃｅｌｌは、制限電流Ｉｃｏｍｐ以下に制限される。
【００３４】
また、この電流制限回路２ｂは、ＯＰアンプ（差動増幅回路）ＯＰ１を備えている。このＯＰアンプＯＰ１は、１つの入力端子をドレイン側ドライブ線ＢＳＤに接続され、他の入力端子は図示しない定電圧発生回路から参照電圧ＶＲＥＦを与えられている。ドレイン側ドライブ線ＢＳＤに流れる電流Ｉｃｅｌｌが増大した場合において、ＯＰアンプＯＰ１は、このドレイン側ドライブ線ＢＳＤの電圧と参照電圧ＶＲＥＦを差動増幅し、差動増幅信号ＯＵＴ１を出力する。この差動増幅信号ＯＵＴ１は、コマンドＩ／Ｆ６を介してステートマシン７に入力され、ステートマシン７は、内部制御信号に従ってカラム制御回路２及び電圧生成回路９を制御し、ビット線ＢＬへの電圧供給を停止する。
【００３５】
一方、ロウ制御回路３は、その一部に、ワード線ＷＬに与える電圧を時間の経過と共に低下させるための電圧制御回路３ｂを備えている。この電圧制御回路３ｂは、キャパシタＣ１、放電用ＮＭＯＳトランジスタＱＮ２、及びイネーブル用ＮＭＯＳトランジスタＱＮ３を備えている。キャパシタＣ１及びトランジスタＡＮ２は、いずれもノードＮ１と接地端子との間に接続されている。トランジスタＱＮ３は、ノードＮ１とワード線側ドライブ線ＢＳＥとの間に電流経路を形成するように接続されており、イネーブル信号Ｅｎｆに従い導通する。ロウ制御回路３によりドライブ線ＢＳＥが所定の電圧まで充電された後、トランジスタＱＮ３が導通すると、キャパシタＣ１も充電され、キャパシタＣ１の両端電圧は所定の電圧まで上昇する。
【００３６】
その後、フォーミング動作などが開始された後、トランジスタＱＮ２が導通すると、キャパシタＣ１は放電され、ドライブ線ＢＳＥの電圧も徐々に低下する。これにより、ワード線ＷＬの電圧も、時間の経過と共に低下する。このときのワード線ＷＬの電圧の低下の速度は、トランジスタＱＮ２のゲート信号の大きさを制御することにより、調整することができる。
【００３７】
続いて、図７を参照して、本実施の形態の不揮発性半導体記憶装置のフォーミング動作を説明する。
まず、時刻ｔ１において、ビット線ＢＬの電圧が電圧Ｖｆｏｒｍまで上昇する。同時に、ワード線ＷＬの電圧も、電圧Ｖｆｏｒｍまで上昇する。続いて、時刻ｔ２において、電圧制御回路３ｂにより、ワード線ＷＬの電圧が接地電圧Ｖｓｓに向けて徐々に低下を開始する。ワード線ＷＬの電圧は、時刻ｔ３において接地電圧Ｖｓｓになる。この時刻ｔ２とｔ３の間の時刻、例えば時刻ｔ５において、メモリセルＭＣの電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達したことが電流制限回路２ｂにより検知されると、ビット線ＢＬの電圧は電圧Ｖｆｏｒｍから接地電圧Ｖｓｓに低下し、フォーミング動作が終了する。
【００３８】
時刻ｔ２〜ｔ３の間で、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達しない場合には、時刻ｔ４においてビット線ＢＬの電圧が接地電圧Ｖｓｓに低下する。この場合には、電圧Ｖｆｏｒｍの値を上昇させ、また制限電流Ｉｃｏｍｐをより大きい値に設定するなどして、再度フォーミング動作を実行する。以下、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達するまで、フォーミング動作が繰り返される。なお、時刻ｔ２とｔ３の間の時間Ｔは、通常のワード線ＷＬのスルーレートの１００倍程度、例えば２００ｍＳ程度に設定するのが好ましい。
【００３９】
このように、本実施の形態では、フォーミング動作時において、ビット線ＢＬの電圧は一定値に維持する一方、ワード線ＷＬの電圧は時間の経過とともに低下させることにより、メモリセルに電圧を印加する。メモリセルに印加される電圧は連続的に変化するので、制限電流Ｉｃｏｍｐを頻繁に変更する必要がない。従って、フォーミング時間を短縮することができる。
なお、ビット線ＢＬには、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐを越えたか否かを検知するための電流制限回路２ｂが設けられており、この電流制限回路２ｂは、カレントミラー回路を有する。このカレントミラー回路が正常に動作するためには、ビット線ＢＬの電圧をフォーミング動作の間一定値に維持する必要がある。このため、本実施の形態では、フォーミング動作時において、ビット線ＢＬの電圧を時間の経過とともに上昇させる代わりに、ワード線ＷＬの電圧を時間の経過とともに下降させている。この形式によれば、フォーミング動作のためにメモリセルに印加される電圧を連続的に変化させつつも、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐを越えたか否かを正確に検知することができる。従って、メモリセルの破壊を防止しつつも、フォーミング動作に要する時間を短縮することができる。
以上、フォーミング動作が実行される場合における各回路の動作を例にとって説明したが、セット動作、リセット動作においても同様の動作を各回路に実行させることにより、メモリセルの破壊を防止しつつ、動作に要する時間を短縮することが可能である。
【００４０】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を、図８を参照して説明する。この実施の形態は、電圧制御回路３ｂの構成が第１の実施の形態とは異なっている。その他は第１の実施の形態と同一であり、図８でも、第１の実施の形態と同一の構成要素については同一の符号を付しており、以下でもその詳細な説明は省略する。
【００４１】
この実施の形態の電圧制御回路３ｂは、レギュレータ１１と、スイッチ回路ＱＳ１とを備えている。レギュレータ１１は、スイッチ回路ＱＳ１がオンとされた場合に、一定の電圧まで充電されたドライブ線ＢＳＥを、所定の電圧まで能動的に駆動する機能を有している。
【００４２】
図９は、電圧制御回路３ｂのレギュレータ１１の具体的構成例を示している。このレギュレータ１１は、電圧生成回路２０、３０と放電制御回路４０とを備えている。電圧生成回路２０は、フォーミング動作、セット動作、リセット動作時において、時間の経過に従って連続的に低下する電圧Ｖ２を供給する。一方、電圧生成回路３０は、フォーミング動作、セット動作、リセット動作時において、時間の経過に従ってステップ状に低下する電圧Ｖ３を提供する。電圧生成回路２０、３０は、ステートマシン７からの制御信号に従い、どちらか一方が選択的に動作状態にされる。
【００４３】
電圧生成回路２０は、ＮＭＯＳトランジスタ２１、複数のスイッチング回路２２、複数のスイッチング回路２３、複数のＮＭＯＳトランジスタ２４、及び複数のキャパシタ２５とを備えている。
ＮＭＯＳトランジスタ２１は、ドレインに電圧ＶＵＸ（５Ｖ程度）を供給される一方、ソースをノードＮ２に接続されている。電圧ＶＵＸは、例えば非選択のワード線ＷＬに供給される電圧と同一の電圧とすることができるが、これに限定されるものではない。ＮＭＯＳトランジスタ２１は、ゲートにゲート信号ＶＳＥＴＨ（＝ＶＵＸ＋Ｖｔｈ（ＮＭＯＳトランジスタ２１の閾値電圧））を供給されて導通し、ノードＮ２を電圧ＶＵＸまで充電する。
【００４４】
スイッチ回路２２、２３は、それぞれノードＮ２とＮＭＯＳトランジスタ２４の間、及びノードＮ２とキャパシタ２５との間に接続されている。ＮＭＯＳトランジスタ２４の他端、及びキャパシタ２５の他端は接地されている。
複数のスイッチング回路２３のうちの何個をオンにするかにより、キャパシタ２５の容量が変化し、これにより、電圧Ｖ２の低下の速さを変化させることができる。
【００４５】
ノードＮ２の充電後、複数のスイッチング回路２２の一部又は全部がオンとなり、さらにゲート信号ＩＲＥＦが”Ｈ”となってトランジスタ２４が導通状態に切り替わることにより、ノードＮ２の電圧は電圧ＶＵＸから接地電圧ＶＳＳに向けて低下する。このとき、オンとなるスイッチング回路２２の個数を変化させることにより、電圧Ｖ２の低下の速さを変化させることができる。
【００４６】
また、電圧生成回路３０は、ＰＭＯＳトランジスタ３１と、分割抵抗回路を構成する可変抵抗３２〜３４と、スイッチング回路３５、３６と、ＯＰアンプ（差動増幅回路）３７を備えている。ＰＭＯＳトランジスタ３１は、ソースに電圧ＶＳＥＴＨを与えられる一方、ドレインは抵抗３２の一端に接続されている。可変抵抗３２〜３４は直列接続されており、可変抵抗３４の他端は接地されている。スイッチング回路３５は、ＰＭＯＳトランジスタと可変抵抗３２の接続ノードＮ３に一端を接続され、他端をノードＮ２に接続されている。スイッチング回路３６は、可変抵抗３３と３４の間の接続ノードＮ５に一端を接続され、他端をノードＮ２に接続されている。
【００４７】
また、ＯＰアンプ３７は、反転入力端子に図示しない定電圧発生回路から供給される基準電圧ＶＲＥＦを与えられる一方、非反転入力端子には、可変抵抗３２と３３の間のノードＮ４の電圧が供給されている。そして、ＯＰアンプ３７は、この２つの電圧を差動増幅し、その差動増幅信号をＰＭＯＳトランジスタ３１のゲートに供給する。
【００４８】
可変抵抗３２〜３４は、ステートマシン７から与えられる制御信号に従い、図示しないクロック生成回路から与えられるクロック信号のタイミングで、その抵抗値ｒ１、ｒ２、ｒ３を変化させる。抵抗値ｒ１〜ｒ３は、ノードＮ３、Ｎ５の電圧Ｖ４、Ｖ５がステップ状にその電圧レベルを低下させるよう、変化させられる。この電圧Ｖ４、Ｖ５が、スイッチング回路３５及び３６が切り換え制御されることにより、電圧Ｖ３としてノードＮ２に与えられる。
【００４９】
また、放電制御回路４０は、ＰＭＯＳトランジスタ４１と、選択用ＮＭＯＳトランジスタ４２と、ＯＰアンプ（差動増幅回路）４３と、ＮＭＯＳトランジスタ４４とを備えている。
ＰＭＯＳトランジスタ４１は、ソースに電圧ＶＵＸを供給され、ドレインはノードＮ６に接続されている。ＰＭＯＳトランジスタ４１は、ゲートに制御信号ＬＯＡＤを与えられて導通し、ノードＮ６を電圧ＶＵＸまで充電する。ＮＭＯＳトランジスタ４２は、ワード線ＷＬとノードＮ６との間に電流経路を形成するように接続され、ゲートには適宜電圧ＶＳＥＴＨを与えられて導通する。
ＯＰアンプ４３は、反転入力端子をノードＮ６に接続され、非反転入力端子はノードＮ２に接続されている。ＯＰアンプ４３が出力する差動増幅信号は、ＮＭＯＳトランジスタ４４のゲートに供給される。ＮＭＯＳトランジスタ４４は、ノードＮ６と接地端子との間に電流経路を形成している。
【００５０】
ＯＰアンプ４３は、電圧Ｖ２又はＶ３が時間の経過とともに低下した場合に出力端子から出力する差動増幅信号の電圧レベルを大きくし、これによりトランジスタ４４のソース・ドレイン間電流を制御する。電圧Ｖ２又はＶ３が低下すると、ワード線ＷＬからの放電電流も大きくなり、ワード線ＷＬの電圧の低下の速度も速くなる。この第２の実施の形態によれば、電圧生成回路２０又は３０において各種調整を行うことによりワード線ＷＬの電圧の降下の早さを制御することができ、第１の実施の形態に比べワード線ＷＬの電圧を正確に制御することができる。
【００５１】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、改変、置換、削除、組合せ等が可能である。
【符号の説明】
【００５２】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ２ａ・・・選択回路、  ２ｂ・・・電流制限回路、  ３・・・ロウ制御回路、  ３ａ・・・選択回路、  ３ｂ・・・電圧制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェース、  ７・・・ステートマシン、  ９・・・電圧生成回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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