(57)【要約】【課題】メインビット線間にシールド線を設ける必要のない不揮発性半導体装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルに接続される複数のローカルビット線と、複数のローカルビット線から選択されたローカルビット線に接続される複数のメインビット線と、複数のメインビット線から２本のメインビット線を選択する選択ゲートと、選択ゲートが選択した２本のメインビット線に接続されるセンスアンプと、２本のメインビット線の一方に接続されるリファレンスセルとを含み、選択ゲートは、２本のメインビット線の間に非選択のメインビット線が挟まれるように２本のメインビット線を選択することを特徴とする。【選択図】図３
2011134380.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続される複数のローカルビット線と、
前記複数のローカルビット線から選択されたローカルビット線に接続される複数のメインビット線と、
前記複数のメインビット線から２本のメインビット線を選択する選択ゲートと、
前記選択ゲートが選択した前記２本のメインビット線に接続されるセンスアンプと、
前記２本のメインビット線の一方に接続されるリファレンスセルと
を含み、前記選択ゲートは、前記２本のメインビット線の間に非選択のメインビット線の少なくとも１本が挟まれるように前記２本のメインビット線を選択することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメインビット線のうち前記２本のメインビット線以外の非選択のメインビット線はグラウンドに接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択ゲートは、前記２本のメインビット線の間に偶数本の非選択のメインビット線が挟まれるように前記２本のメインビット線を選択することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記２本のメインビット線のうち前記リファレンスセルが接続される側とは異なる側のメインビット線は、入力アドレスのうちメインビット線を指定する部分のアドレスが１つ変化すると、１つ隣にずれることを特徴とする請求項１乃至３何れか一項記載の不揮発性半導体記憶装置。
【請求項５】
前記選択ゲートに供給され前記２本のメインビット線を指定する信号は、偶数番目のメインビット線を指定する信号と奇数番目のメインビット線を指定する信号とが別個であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に記憶装置に関し、詳しくは不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体装置においては、マトリクス状に配置されたメモリセルのうちで、選択されたワード線に接続されるメモリセルに対して、選択されたローカルビット線から流れ込む電流値を判定する。ワード線の選択は、アドレスに応じてＸデコーダが選択したワード線を選択的に活性化することにより行なう。ローカルビット線の選択は、アドレスに応じてセクタセレクトが選択したローカルビット線をメインビット線に接続し、更に、アドレスに応じてＹゲートが選択したメインビット線をセンスアンプに接続することにより行なう。センスアンプが、選択メインビット線から選択メモリセルに流れ込む電流と参照用のリファレンスセルに流れる電流とを比較することにより、データ判定を行なう。
【０００３】
データ比較の対象となるリファレンス側の信号線には、読出し対象であるデータ側に接続されるメモリセル配列の負荷と等しい負荷を与えるために、データ側と同一構造のメモリセル配列を繋げる。この際、リファレンス側に負荷専用のメモリセルを設けるのではなく、データ格納用のメモリセル配列の一部を、リファレンス側の負荷として用いる構成がある。この構成では、データ読出し対象のローカルビット線がメインビット線を介してセンスアンプに接続されると共に、非活性状態であるメモリセル配列部分のローカルビット線がメインビット線を介してリファレンス用としてセンスアンプに接続される。データ読出し側及びリファレンス側の双方において、セクタセレクトが選択したローカルビット線をメインビット線に接続し、更に、Ｙゲートが選択したメインビット線をセンスアンプに接続する。またリファレンス側のメインビット線には、比較用のリファレンス電流を流すリファレンスセルを接続する。
【０００４】
上記の構成では、センスアンプに接続されるメインビット線の対としては、互いに隣接する２本のメインビット線が選択される。例えば、センスアンプに接続されるメインビット線の対の一方が第３番目のメインビット線であるならば、もう一方は第４番目のメインビット線となる。この方式では、リファレンス専用のメインビット線を設ける必要がなく回路面積が小さくてすむという利点があるが、ノイズ対策のために各メインビット線間にシールド線を設けることが必要となる。しかし最近の半導体プロセス技術の進歩により、メインビット線とシールド線との間の配線間隔が微小になってきており、この配線間の容量が動作速度に与える影響が無視できない大きさになっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７８６９８号公報
【特許文献２】特開２００５−２２８４４６号公報
【特許文献３】特開平５−２０８８４号公報
【特許文献４】特開２００６−１４７１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、メインビット線間にシールド線を設ける必要のない不揮発性半導体装置が望まれる。
【課題を解決するための手段】
【０００７】
不揮発性半導体記憶装置は、メモリセルに接続される複数のローカルビット線と、前記複数のローカルビット線から選択されたローカルビット線に接続される複数のメインビット線と、前記複数のメインビット線から２本のメインビット線を選択する選択ゲートと、前記選択ゲートが選択した前記２本のメインビット線に接続されるセンスアンプと、前記２本のメインビット線の一方に接続されるリファレンスセルとを含み、前記選択ゲートは、前記２本のメインビット線の間に非選択のメインビット線が挟まれるように前記２本のメインビット線を選択することを特徴とする。
【発明の効果】
【０００８】
本願開示の少なくとも１つの実施例によれば、選択ゲートにより選択されてセンスアンプに接続される２本のメインビット線は、その間に他のメインビット線が挟まれるように選択される。これにより、センスアンプに接続される２本のメインビット線の間に挟まれるメインビット線がシールド線として機能することが可能となり、各メインビット線の間に別個にシールド線を設ける必要がない。
【図面の簡単な説明】
【０００９】
【図１】不揮発性半導体記憶装置の構成の一例を示す図である。
【図２】メモリセルアレイの構成を示す図である。
【図３】メインビット線のシールド線効果を説明するための図である。
【図４】データ読出し動作時のメインビット線の電位変化を示す図である。
【図５】Ｙゲートの構成の一例を示す図である。
【図６】図５に示すＹゲートの動作を示す表である。
【図７】リファレンスセルのメインビット線への接続を説明するための図である。
【図８】Ｙゲートの構成の別の一例を示す図である。
【図９】センスアンプに接続するメインビット線として選択不可の組み合わせを説明するための図である。
【図１０】Ｙゲートの構成の更に別の一例を示す図である。
【図１１】アドレスビット、Ｙゲートで用いるデコード信号、及び選択メインビット線との関係を示す図である。
【図１２】偶数番選択用のデコード信号を生成する回路の一例である。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、不揮発性半導体記憶装置の構成の一例を示す図である。図１の不揮発性半導体記憶装置１０は、制御回路１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ１４、Ｙデコーダ１５、Ｙゲート１６、メモリセルアレイ１７、及びセンスアンプ＆データラッチ１８を含む。
【００１２】
制御回路１１は、チップイネーブル、アウトプットイネーブル、ライトイネーブル等の制御信号を外部からコマンド入力として受け取る。制御回路１１は、これら制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００１３】
入出力バッファ１２は、外部からデータを受け取り、このデータをセンスアンプ＆データラッチ１８に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードし、メモリセルアレイ１７に設けられたワード線をデコード結果に応じて選択活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいてＹゲート１６を選択的に開閉する。これによりＹゲート１６は、メモリセルアレイ１７のメインビット線を選択的にセンスアンプ＆データラッチ１８のセンスアンプに接続する。
【００１４】
センスアンプ＆データラッチ１８のセンスアンプは、Ｘデコーダ１４及びＹデコーダ１５によって指定されメモリセルアレイ１７から供給されるデータの電流を、リファレンス電流と比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。
【００１５】
メモリセルアレイ１７は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。書込み或いは消去時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する書き込み動作（例えば電荷注入或いは電荷抜き取りの動作）を実行する。メモリセルアレイ１７は、各々がメモリセル配列を含む複数のブロックに分割されており、ブロック毎に消去動作が実行される構成であってもよい。
【００１６】
図２は、メモリセルアレイ１７の構成を示す図である。図２のメモリセルアレイ１７は、セルアレイセクタ１７−０及び１７−１、セクタセレクト２０−０及び２０−１、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）、リファレンスセレクト２３−０乃至２３−７、及びリファレンスセル２４を含む。セルアレイセクタ１７−０及びセルアレイセクタ１７−１の各々は、データ記憶用のメモリセル（メモリセルトランジスタ）２１が縦横に配列された構成となっている。図２の例では、２つのセルアレイセクタが示されるが、２つ以上の任意の数のセルアレイセクタが設けられてよい。
【００１７】
横方向に並んだ同一行のメモリセル２１のゲートが同一のワード線ＷＬｘ（ｘ：０，１，２，又は３）に接続される。なおセルアレイセクタ１７−０には４本のワード線が示されるが、４本に限られず、任意の数の複数のワード線が設けられてよい。またセルアレイセクタ１７−１には、セルアレイセクタ１７−０に設けられるワード線の本数と同一の本数のワード線が設けられてよい。
【００１８】
縦方向に並んだ同一列のメモリセル２１のドレインが同一のローカルビット線ＬＢＬｙ（ｙ：０，１，２，３，４，５，６，又は７）に接続される。メインビット線ＭＢＬ（０）に対してローカルビット線ＬＢＬ０乃至ＬＢＬ３が接続対象であり、メインビット線ＭＢＬ（１）に対してローカルビット線ＬＢＬ４乃至ＬＢＬ７が接続対象である。同様に、メインビット線ＭＢＬ（２）及びＭＢＬ（３）の対、ＭＢＬ（４）及びＭＢＬ（５）の対、ＭＢＬ（６）及びＭＢＬ（７）の対の各対に対して、ローカルビット線ＬＢＬ０乃至ＬＢＬ７が設けられる。なおセルアレイセクタ１７−０及び１７−１の各々において、ソース線ＳＬはグラウンドに接地される。
【００１９】
図１のＸデコーダ１４によりメモリセルアレイ１７中の一行が選択される。即ち、Ｘデコーダ１４により、入力アドレスに対応するワード線がＨＩＧＨに選択活性化される。例えば、セルアレイセクタ１７−０中の一本のワード線が活性化されたとき、セルアレイセクタ１７−１中のワード線は活性化されない。逆に、セルアレイセクタ１７−１中の一本のワード線が活性化されたとき、セルアレイセクタ１７−０中のワード線は活性化されない。これにより、セルアレイセクタ１７−０及び１７−１の一方をデータ選択する活性化状態とし、他方をデータ選択しない非活性化状態とすることができる。また或いは、ソース線ＳＬをグラウンドに接地するか否かにより、活性化状態とするか非活性化状態とするかを切り替えてもよい。
【００２０】
また図１のＹデコーダ１５によりメモリセルアレイ１７中の一列が指定される。即ち、セクタセレクト２０−０及び２０−１の各々において、複数のセレクトトランジスタ２２のうちの入力アドレスに対応する１つが、Ｙデコーダ１５からのデコード信号Ｙ０乃至Ｙ７により導通する。例えば、デコード信号Ｙ０がＨＩＧＨにアサートされると、セルアレイセクタ１７−０のローカルビット線ＬＢＬ０がメインビット線ＭＢＬ（０）に接続される。またそれと同時に、セルアレイセクタ１７−１のローカルビット線ＬＢＬ７がメインビット線ＭＢＬ（１）に接続される。同様のローカルビット線とメインビット線との接続が、各メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）に対して、並列に実行される。この際、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）のうちの偶数番目が活性化状態のセルアレイセクタに接続されるとき、奇数番目のメインビット線が非活性化状態のセルアレイセクタに接続される。逆に、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）のうちの偶数番目が非活性化状態のセルアレイセクタに接続されるとき、奇数番目のメインビット線が活性化状態のセルアレイセクタに接続される。
【００２１】
また更に図１のＹデコーダ１５からのデコード信号に応じて、複数のメインビット線ＭＢＬ（０）乃至ＭＢＬ（７）のうち、入力アドレスに対応するデータ読出し対象の一本のメインビット線が、Ｙゲート１６を介してセンスアンプ２５に接続される。またこの選択されたメインビット線と対になるメインビット線が、リファレンス用として、Ｙゲート１６を介してセンスアンプ２５に接続される。ここで、リファレンス用のメインビット線は、非活性化状態のセルアレイセクタに接続されているメインビット線である。なお図２に示すセンスアンプ２５は、図１のセンスアンプ＆データラッチ１８の一部である。またリファレンスセレクト２３−０乃至２３−７のうちの１つが導通することにより、リファレンス用のメインビット線は、導通したリファレンスセレクトを介してリファレンスセル２４に接続される。センスアンプ２５は、データ読出し対象のメモリセル２１に流れる電流量とリファレンスセル２４に流れる電流量とを比較し、比較結果に基づいて、メモリセル２１の格納データが０であるか１であるかのデータ判定を行なう。
【００２２】
入力アドレスに対応するデータ読出し対象のメインビット線とそれと対になるメインビット線とは、両メインビット線の間に２ｎ（ｎ：自然数）本のメインビット線が挟まれるように選択される。即ち、Ｙゲート１６により選択されてセンスアンプ２５に接続される２本のメインビット線は、一方が奇数番目のメインビット線、他方が偶数番目のメインビット線であり、その間に偶数本のメインビット線が挟まれるように選択される。また、センスアンプ２５に接続されるメインビット線以外の全てのメインビット線は、グラウンドに接続される。これにより、センスアンプ２５に接続される２本のメインビット線の間に挟まれるメインビット線がシールド線として機能する。従って、各メインビット線の間に別個にシールド線を設ける必要がない。
【００２３】
図３は、メインビット線のシールド線効果を説明するための図である。図３において、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）のうち、例えばメインビット線ＭＢＬ（２）がデータ読出し用として選択され、メインビット線ＭＢＬ（５）がリファレンス用として選択されたとする。この場合、メインビット線ＭＢＬ（２）とメインビット線ＭＢＬ（５）との間には、メインビット線ＭＢＬ（３）及びＭＢＬ（４）が介在する。これらのメインビット線ＭＢＬ（３）及びＭＢＬ（４）をグラウンドに接続することにより、メインビット線ＭＢＬ（３）及びＭＢＬ（４）がシールド線として機能する。従って、メインビット線ＭＢＬ（２）とメインビット線ＭＢＬ（５）との間でのクロストーク等の雑音を遮断することができる。またメインビット線ＭＢＬ（０）乃至ＭＢＬ（７）の各々の間に別個のシールド線を設ける必要がないので、配線間の間隔を比較的大きく取ることができる。従って、配線間の容量が動作速度に与える影響を無視可能な程度に抑えることができる。
【００２４】
図４は、データ読出し動作時のメインビット線の電位変化を示す図である。図４に示すように、不揮発性半導体記憶装置１０が実行する各読出しサイクルにおいて、メインビット線には、読出し対象のメモリセルを流れるデータ電流に応じた電位波形３０が現れる。具体的には、データ０を保持するメモリセルには電流が流れるので、メインビット線の電位はグラウンド電位となる。それに対して、データ１を保持するメモリセルには電流が流れないので、メインビット線はセンスアンプ２５の入力端が供給する電荷に応じた電位に充電される。ここで、ある着目メインビット線がゼロでない電位に充電されている状態で、次の読出しサイクルを実行するとする。このときの読出し用のメインビット線が、上記着目メインビット線に隣接するような場合、着目メインビット線の電位をグラウンドに落とす動作が、配線間容量により、読出し用のメインビット線の読出し動作に影響を与える恐れがある。そこで、図４に示すように、各読出しサイクルが始まる前の期間Ｔにおいて、全てのメインビット線をグラウンドに接続して電位をゼロに設定しておくことが好ましい。なおこのような動作の制御は、図１の制御回路１１により行なわれる。
【００２５】
図５は、Ｙゲート１６の構成の一例を示す図である。図５のＹゲート１６は、トランジスタ４０−１乃至４７−１及び４０−２乃至４７−２を含む。各トランジスタのゲートには、Ｙデコーダ１５からのデコード信号が印加される。デコード信号ＹＤ（０）乃至ＹＤ（３）は、そのうちの１つがＨＩＧＨとなり、残りがＬＯＷとなる。デコード信号／ＹＤ（０）乃至／ＹＤ（３）は、それぞれデコード信号ＹＤ（０）乃至ＹＤ（３）の反転信号である。各トランジスタは、ゲートに印加されるデコード信号がＨＩＧＨの時に導通し、ＬＯＷの時に非導通となる。例えば、デコード信号ＹＤ（０）がＨＩＧＨのとき、トランジスタ４０−１及び４３−１が導通し、メインビット線ＭＢＬ（０）とＭＢＬ（３）とが、センスアンプ２５に接続される。それ以外のメインビット線は全て、デコード信号／ＹＤ（１）乃至／ＹＤ（３）が印加されるトランジスタを介して、グラウンドＧＮＤに接続される。
【００２６】
図６は、図５に示すＹゲート１６の動作を示す表である。図６に示すように、Ｙゲート１６においては、デコード信号ＹＤ（０）がＨＩＧＨ（“１”）のときに、メインビット線ＭＢＬ（０）とＭＢＬ（３）とがセンスアンプ２５に接続される。デコード信号ＹＤ（１）がＨＩＧＨ（“１”）のときに、メインビット線ＭＢＬ（２）とＭＢＬ（５）とがセンスアンプ２５に接続される。またデコード信号ＹＤ（２）がＨＩＧＨ（“１”）のときに、メインビット線ＭＢＬ（４）とＭＢＬ（７）とがセンスアンプ２５に接続される。また更に、デコード信号ＹＤ（３）がＨＩＧＨ（“１”）のときに、メインビット線ＭＢＬ（６）とＭＢＬ（１）とがセンスアンプ２５に接続される。
【００２７】
図７は、リファレンスセルのメインビット線への接続を説明するための図である。図７に示されるように、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）は、それぞれ対応するリファレンスセレクト２３−０乃至２３−７を介して、リファレンスセル２４に結合される。なお図示の都合上、図７では、メインビット線ＭＢＬ（０）乃至ＭＢＬ（５）及びリファレンスセレクト２３−０乃至２３−５のみが示される。図５に示すＹゲート１６の構成において、デコード信号ＹＤ（０）がＨＩＧＨ（“１”）のときに、メインビット線ＭＢＬ（０）とＭＢＬ（３）とが選択されたとする。またこのとき、ＭＢＬ（０）がデータ読み出し用のメインビット線であり、ＭＢＬ（３）がリファレンス用のメインビット線であるとする。この場合、リファレンスセレクト２３−３が導通してＭＢＬ（３）がリファレンスセル２４に接続されるように、デコード信号ＹＲ０乃至ＹＲ７が生成される。逆に、ＭＢＬ（０）がリファレンス用のメインビット線であり、ＭＢＬ（３）がデータ読出し用のメインビット線であるとする。この場合には、リファレンスセレクト２３−０が導通してＭＢＬ（３）がリファレンスセル２４に接続されるように、デコード信号ＹＲ０乃至ＹＲ７が生成される。このようなデコード信号ＹＲ０乃至ＹＲ７の生成及び制御は、Ｙデコーダ１５により行なわれてよい。
【００２８】
図８は、Ｙゲート１６の構成の別の一例を示す図である。図８のＹゲート１６は、トランジスタ５０−１乃至５７−１及び５０−２乃至５７−２を含む。各トランジスタのゲートには、Ｙデコーダ１５からのデコード信号が印加される。デコード信号ＹＤ（０）乃至ＹＤ（３）は、そのうちの１つがＨＩＧＨとなり、残りがＬＯＷとなる。デコード信号／ＹＤ（０）乃至／ＹＤ（３）は、それぞれデコード信号ＹＤ（０）乃至ＹＤ（３）の反転信号である。各トランジスタは、ゲートに印加されるデコード信号がＨＩＧＨの時に導通し、ＬＯＷの時に非導通となる。例えば、デコード信号ＹＤ（０）がＨＩＧＨのとき、トランジスタ５０−１及び５５−１が導通し、メインビット線ＭＢＬ（０）とＭＢＬ（５）とが、センスアンプ２５に接続される。それ以外のメインビット線は全て、デコード信号／ＹＤ（１）乃至／ＹＤ（３）が印加されるトランジスタを介して、グラウンドＧＮＤに接続される。図５のＹゲート１６の構成では、２本のメインビット線を間に挟む２本のメインビット線が選択されるが、図８のＹゲート１６の構成では、４本のメインビット線を間に挟む２本のメインビット線が選択される。
【００２９】
図９は、センスアンプに接続するメインビット線として選択不可の組み合わせを説明するための図である。図１に示すメモリセルアレイ１７は、通常、複数のＩＯ（入出力）構成に対応して、複数のセルブロックに分割されている。例えば８ビットの入出力のメモリ装置である場合、メモリセルアレイ１７は、８つのセルブロックに分割されている。図９には、一例として、隣接する２つのセルブロック１７Ａ及び１７Ｂを示す。セルブロック１７Ａ及び１７Ｂの各々は、例えば図２に示されるセルアレイセクタ１７−０及び１７−１及びセクタセレクト２０−０及び２０−１を含んでよい。図９に示すセルブロック１７Ａにおいて、メインビット線ＭＢＬ（０）及びＭＢＬ（７）を選択してセンスアンプに接続する場合を考える。メインビット線ＭＢＬ（０）及びＭＢＬ（７）に挟まれるメインビット線の本数は６本である。セルブロック１７Ａのみに着目した場合、このようにメインビット線ＭＢＬ（０）及びＭＢＬ（７）を選択してセンスアンプに接続することに何ら問題はない。しかしながら、セルブロック１７Ａに隣接するセルブロック１７Ｂにおいても、同様にメインビット線ＭＢＬ（０）及びＭＢＬ（７）を選択することになる。この場合、セルブロック１７Ａで選択したメインビット線ＭＢＬ（７）とセルブロック１７Ｂで選択したメインビット線ＭＢＬ（０）とが、図９に示すように互いに隣接する位置関係となる。従って、セルブロック間で隣接するメインビット線同士が、配線間容量を介して互いにノイズ源として働くことになる。従って、図９に示すように、セルブロック間で隣接するメインビット線同士を選択するような組み合わせは避けることが好ましい。
【００３０】
図１０は、Ｙゲート１６の構成の更に別の一例を示す図である。図１０のＹゲート１６は、トランジスタ６０−１乃至６７−１及び６０−２乃至６７−２を含む。各トランジスタのゲートには、Ｙデコーダ１５からのデコード信号が印加される。但し図１０の構成の場合、デコード信号は偶数番目のメインビット線用と奇数番目のメインビット線用とで別個の信号となっている。各トランジスタは、ゲートに印加されるデコード信号がＨＩＧＨの時に導通し、ＬＯＷの時に非導通となる。偶数番目のメインビット線用のデコード信号ＹＤ＿Ｅ（０）乃至ＹＤ＿Ｅ（３）は、偶数番目のメインビット線を選択するときに、そのうちの１つがＨＩＧＨとなり、残りがＬＯＷとなる。デコード信号／ＹＤ＿Ｅ（０）乃至／ＹＤ＿Ｅ（３）は、それぞれデコード信号ＹＤ＿Ｅ（０）乃至ＹＤ＿Ｅ（３）の反転信号である。また奇数番目のメインビット線用のデコード信号ＹＤ＿Ｏ（０）乃至ＹＤ＿Ｏ（３）は、奇数番目のメインビット線を選択するときに、そのうちの１つがＨＩＧＨとなり、残りがＬＯＷとなる。デコード信号／ＹＤ＿Ｏ（０）乃至／ＹＤ＿Ｏ（３）は、それぞれデコード信号ＹＤ＿Ｏ（０）乃至ＹＤ＿Ｏ（３）の反転信号である。
【００３１】
図１１は、アドレスビット、図１０のＹゲート１６で用いるデコード信号、及び選択メインビット線との関係を示す図である。図６に示す動作の場合、Ｙゲート１６により、（ＭＢＬ（０），ＭＢＬ（３）），（ＭＢＬ（２），ＭＢＬ（５）），（ＭＢＬ（４），ＭＢＬ（７）），（ＭＢＬ（６），ＭＢＬ（１））の４通りの組み合わせのうちの１つを、センスアンプに接続する組み合わせとして選択している。これらの複数の組み合わせから選択された組み合わせに対応する２本のメインビット線のうちで、奇数番側或いは偶数番側の何れをデータ読出し側とするかは、入力アドレスのうち偶奇を示す１ビットにより決定している。それに対して、図１１に示す動作の場合、偶奇を示す１ビット“ＥＯ”を含めた３ビットのアドレスビット（Ａ２，Ａ１，ＥＯ）により、センスアンプに接続する組み合わせを決定している。この場合の組み合わせは、図１１の表において一番右のＭＢＬの欄に示すように、８通りの組み合わせとなっている。「選択」として示されるのがデータ読出し側のメインビット線であり、「リファレンス」として示されるのがリファレンス側のメインビット線である。
【００３２】
図１１の表の動作を実現するＹゲート１６の構成としては、幾つか考えることができる。例えば、表の一番左のアドレス欄に示す（Ａ２，Ａ１，ＥＯ）をデコードしてアドレス昇順に順番にＨＩＧＨになる８つのデコード信号を生成し、それらデコード信号をＭＢＬ（０）乃至ＭＢＬ（７）を選択するトランジスタのゲートにそれぞれ入力すればよい。更にそれら８つのデコード信号を、３つずれた位置のＭＢＬを選択するトランジスタにＯＲゲートを介してそれぞれ入力し、リファレンス用のメインビット線を選択するようにすればよい。例えば、（Ａ２，Ａ１，ＥＯ）が（０，０，０）のときにＨＩＧＨになるデコード信号は、メインビット線ＭＢＬ（０）を選択するトランジスタのゲート及びメインビット線ＭＢＬ（３）を選択するトランジスタのゲートに入力すればよい。また例えばメインビット線ＭＢＬ（３）を選択するトランジスタのゲートには、（Ａ２，Ａ１，ＥＯ）が（０，０，０）のときにＨＩＧＨになるデコード信号と、（Ａ２，Ａ１，ＥＯ）が（０，１，１）のときにＨＩＧＨになるデコード信号とのＯＲを入力すればよい。
【００３３】
図１０の構成では、図１１の表の動作を、偶数番目のメインビット線選択用と奇数番目のメインビット線選択用とで別個のデコード信号を設けることにより実現している。即ち、図１１の表の中央部に“ｅｖｅｎ”及び“ｏｄｄ”として示すような偶数番用のデコード信号及び奇数番用のデコード信号を生成する。例えば、（Ａ２，Ａ１，ＥＯ）が（０，０，０）のときには、偶数番用のデコード信号ＹＤ＿Ｅ（０）と奇数番用のデコード信号ＹＤ＿Ｏ（１）がＨＩＧＨになる。また例えば、（Ａ２，Ａ１，ＥＯ）が（０，１，１）のときには、偶数番用のデコード信号ＹＤ＿Ｅ（３）と奇数番用のデコード信号ＹＤ＿Ｏ（１）がＨＩＧＨになる。例えば偶数番用のデコード信号ＹＤ＿Ｅ（１）については、（Ａ２，Ａ１，ＥＯ）が（０，１，０）のとき及び（Ａ２，Ａ１，ＥＯ）が（１，１，１）のときにＨＩＧＨになる。
【００３４】
図１０に示す偶数番選択用のデコード信号及び奇数番選択用のデコード信号は、容易に生成することができる。例えば偶数番選択用のデコード信号ＹＤ＿Ｅ（１）については、（Ａ２，Ａ１，ＥＯ）が（０，１，０）のとき及び（Ａ２，Ａ１，ＥＯ）が（１，１，１）のときにＨＩＧＨになるような論理回路を組めばよい。図１２は、偶数番選択用のデコード信号ＹＤ＿Ｅ（１）を生成する回路の一例である。他の偶数番選択用のデコード信号を生成する回路及び奇数番選択用のデコード信号を生成する回路についても、同様にして構成することができる。このように偶数番選択用のデコード信号及び奇数番選択用のデコード信号を別個に生成することで、回路構成を単純化することができる。
【００３５】
図５及び図６に示すＹゲート１６の場合、アドレス（Ａ２，Ａ１，ＥＯ）が０から７まで順に増加した場合、メインビット線ＭＢＬ（０），ＭＢＬ（３），ＭＢＬ（２），ＭＢＬ（５），ＭＢＬ（４），ＭＢＬ（７），ＭＢＬ（１），ＭＢＬ（６）が順に読出し対象となる。即ち、アドレスを連続的に増加したときに、読出し対象のメモリセルの物理的なＹ方向位置が、飛び飛びに変化してしまう。不揮発性半導体記憶装置を製造した際には、工場出荷前にテスタにより種々のテストを実行し、動作に不良がないことを確認する。この際、連続したアドレスをテスタから印加いた場合、アクセスされるメモリセルの物理的な位置もまた連続していることが望ましい。これは、ある着目メモリセルにデータを書き込んで、更に隣接するメモリセルに対するデータ読み書き動作を実行することにより、着目メモリセルの格納データに影響があるか否かを調べるテスト等を実行する必要があるからである。
【００３６】
図１０及び図１１に示すＹゲート１６の場合、アドレス（Ａ２，Ａ１，ＥＯ）が０から７まで順に増加した場合、メインビット線ＭＢＬ（０），ＭＢＬ（１），ＭＢＬ（２），ＭＢＬ（３），ＭＢＬ（４），ＭＢＬ（５），ＭＢＬ（６），ＭＢＬ（７）が順に読出し対象となる。即ち、アドレスを連続的に増加したときに、読出し対象のメモリセルの物理的なＹ方向位置も連続的に増加することになる。言葉を換えて言えば、メインビット線を指定するアドレスが１つ増加又は減少したときに、読出し対象のメインビット線が１つ隣にずれることになる。従って、工場出荷前等のテスタによるテスト時に、適切なテスト動作を容易に行なうことができる。
【００３７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００３８】
例えば、上記実施例では、Ｙゲートにより選択されてセンスアンプに接続される２本のメインビット線は、一方が奇数番目のメインビット線、他方が偶数番目のメインビット線であり、その間に偶数本のメインビット線が挟まれるように選択される。これは、図２に示すセクタセレクトの構成により、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）のうちの偶数番目と奇数番目とが、交互に活性化状態のセルアレイセクタと非活性化状態のセルアレイセクタとに接続されるからである。セクタセレクトの構成が異なれば、Ｙゲートにより選択されてセンスアンプに接続される２本のメインビット線の組み合わせも異なってよい。例えば仮に、メインビット線ＭＢＬ（０）乃至ＭＢＬ（７）が、活性、非活性、非活性、活性、活性、非活性、非活性、活性のセルアレイセクタに接続されるのであれば、ＭＢＬ（０）とＭＢＬ（２）とを選択してセンスアンプに接続するという構成もあり得る。このように、センスアンプに接続される２本のメインビット線は、その間に少なくとも一本のメインビット線が挟まれる場合も有り得る。
【００３９】
なお本願発明は以下の内容を含むものである。
（付記１）
メモリセルに接続される複数のローカルビット線と、
前記複数のローカルビット線から選択されたローカルビット線に接続される複数のメインビット線と、
前記複数のメインビット線から２本のメインビット線を選択する選択ゲートと、
前記選択ゲートが選択した前記２本のメインビット線に接続されるセンスアンプと、
前記２本のメインビット線の一方に接続されるリファレンスセルと
を含み、前記選択ゲートは、前記２本のメインビット線の間に非選択のメインビット線の少なくとも１本が挟まれるように前記２本のメインビット線を選択することを特徴とする不揮発性半導体記憶装置。
（付記２）
前記複数のメインビット線のうち前記２本のメインビット線以外の非選択のメインビット線はグラウンドに接続されることを特徴とする付記１記載の不揮発性半導体記憶装置。
（付記３）
前記選択ゲートは、前記２本のメインビット線の間に偶数本の非選択のメインビット線が挟まれるように前記２本のメインビット線を選択することを特徴とする付記１又は２記載の不揮発性半導体記憶装置。
（付記４）
前記２本のメインビット線のうち前記リファレンスセルが接続される側とは異なる側のメインビット線は、入力アドレスのうちメインビット線を指定する部分のアドレスが１つ変化すると、１つ隣にずれることを特徴とする付記１乃至３何れか一項記載の不揮発性半導体記憶装置。
（付記５）
前記選択ゲートに供給され前記２本のメインビット線を指定する信号は、偶数番目のメインビット線を指定する信号と奇数番目のメインビット線を指定する信号とが別個であることを特徴とする付記４記載の不揮発性半導体記憶装置。
（付記６）
前記複数のメインビット線の間にシールド線を有さないことを特徴とする付記１乃至５何れか一項記載の不揮発性半導体記憶装置。
（付記７）
読出し動作の開始前に前記複数のメインビット線をグラウンドに接続して電位をゼロに設定することを特徴とする付記１乃至６何れか一項記載の不揮発性半導体記憶装置。
【符号の説明】
【００４０】
１０  不揮発性半導体記憶装置
１１  制御回路
１２  入出力バッファ
１３  アドレスラッチ
１４  Ｘデコーダ
１５  Ｙデコーダ
１６  Ｙゲート
１７  メモリセルアレイ
１８  センスアンプ＆データラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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