(57)【要約】【課題】表面から裏面に電気信号を伝播させる接続用配線を有する半導体チップを提供するにあたり、従来周知の半導体技術を利用して、製造時間やコストを増加させることなく、電気信号の減衰を抑制する。【解決手段】半導体基板２０と、表面配線３０と、接続用配線４０を備えている。半導体基板は、第１主表面２０ａから第２主表面２０ｂに向けて面積が小さくなる開孔２５を有している。表面配線は、半導体基板の第１主表面上に形成されている。また、接続用配線は、開孔の側面上に形成されていて、表面配線と接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１主表面から第２主表面に向けて面積が小さくなる開孔を有する半導体基板と、
前記半導体基板の第１主表面上に形成された表面配線と、
前記開孔の側面上に形成された、前記表面配線と接続されている接続用配線と
を備えることを特徴とする半導体チップ。
【請求項２】
前記開孔の側面の傾斜角度が、前記第１主表面に対して、３０〜６０度の範囲内の角度である
ことを特徴とする請求項１に記載の半導体チップ。  
【請求項３】
半田バンプを備える下部基板と、
半導体チップであって、第１主表面から第２主表面に向けて面積が小さくなる開孔を有する半導体基板、前記半導体基板の第１主表面上に形成された表面配線、及び、前記開孔の側面上に形成された、前記表面配線と接続されている接続用配線を備える当該半導体チップと
を備え、
前記半導体チップが前記下部基板上に設けられ、及び、前記接続用配線が前記半田バンプに接続されている
ことを特徴とする半導体多層回路。
【請求項４】
前記開孔の側面の傾斜角度が、前記第１主表面に対して、３０〜６０度の範囲内の角度である
ことを特徴とする請求項３に記載の半導体多層回路。  
【請求項５】
前記下部基板と前記半導体チップの間に樹脂が充填されている
ことを特徴とする請求項３又は４に記載の半導体多層回路。  
【請求項６】
半導体基板の第１主表面側に、第２主表面に向けて面積が小さくなる凹部を形成する工程と、
前記半導体基板の第１主表面上に表面配線を形成し、及び、前記凹部の側面上に、前記表面配線と接続される接続用配線を形成する工程と、
前記半導体基板を第２主表面側から少なくとも前記凹部に達するまで薄層化する工程とを備えることを特徴とする半導体チップの製造方法。
【請求項７】
半導体基板の第１主表面側に、第２主表面に向けて面積が小さくなる凹部を形成する工程と、
前記半導体基板を、第２主表面側から少なくとも前記凹部に達するまで薄層化することにより、開孔を形成する工程と、
前記半導体基板の第１主表面上に表面配線を形成し、及び、前記開孔の側面上に、前記表面配線と接続される接続用配線を形成する工程と
を備えることを特徴とする半導体チップの製造方法。
【請求項８】
前記凹部を形成するにあたり、前記凹部の側面の傾斜角度を、前記第１主表面に対して、３０〜６０度の範囲内の角度にする
ことを特徴とする請求項６又は７に記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表面側から裏面側に信号を伝送するための配線構造を有する半導体チップと、この半導体チップが実装された半導体多層回路、及び、半導体チップの製造方法に関する。
【背景技術】
【０００２】
情報通信量の爆発的な増加により、電気信号を処理するＬＳＩ自体にも、高速動作化や省スペース化のための技術が求められている。このような技術の実現のため、半導体チップを多層基板に実装するなどの、半導体チップの三次元実装の試みがなされている。
【０００３】
半導体チップを下部基板上に実装する場合には、半導体チップの表面（上面）側で処理した電気信号を、裏面（下面）側の下地基板や他の半導体チップに伝送するための配線構造が必要となる。この裏面側に電気信号を伝送するための配線構造として、貫通ビア構造が知られている。
【０００４】
図７を参照して、この貫通ビア構造の形成方法について説明する。図７は、従来の貫通ビア構造の形成方法を説明するための工程図であって、主要部の切断端面を示している。
【０００５】
先ず、シリコン基板１２２に対して、深い開口１２５を形成する（図７（Ａ））。
【０００６】
高周波の電気信号（高周波信号）を伝送するには、半導体チップの表面を伝播する高周波信号が、ビアホールで反射あるいは減衰しないことが要求させる。例えば、開口１２５の入口付近がオーバーハングした形状になるなど、後の工程でビアホールとなる開口１２５の中間付近の径が大きくなると、ビアホール内に設けられた貫通電極の特性インピーダンスが所望の値にならず、高周波信号の反射が大きくなる可能性がある（例えば、非特許文献１参照）。
【０００７】
側面が垂直となり径が一定であるような開口、すなわち、アスペクト比が大きい開口を形成する方法として、ボッシュ法が知られている。ボッシュ法は、ＳＦ６とＣ４Ｆ８を交互に流して行うエッチング方法である。
【０００８】
次に、開口１２５の内部を金属メッキにより充填して貫通電極１４０を形成する（図７（Ｂ））。金属メッキとして銅メッキを施す配線技術として、ダマシンプロセスが有名である。しかしながら、開口１２５の内部への銅メッキは、開口１２５の径、深さ、分布密度などによって、ダマシンプロセスの最適条件が異なるので、この条件の最適化は容易ではない。十分な最適条件を見出さないまま銅メッキを行うと、開口１２５の内部に空隙が残ってしまう。
【０００９】
これを防ぐために、促進剤、抑制剤、平滑剤と呼ばれる様々な添加剤を銅メッキ液に添加し、銅メッキの成長を制御する工夫がなされている。
【００１０】
また、他の銅メッキの技術として無電解メッキがある（例えば、非特許文献２参照）。
【００１１】
次に、不要な領域にメッキされた金属を研磨によって除去し、さらに、シリコン基板１２０の裏面を研磨して貫通ビア構造を完成させる（図７（Ｃ））。
【００１２】
シリコン基板の研磨は現状では確立された技術である。しかし、銅メッキ後に表面に析
出した不要な銅を除去する場合と、シリコン基板１２０の裏面の研磨において、貫通電極１４０の近傍の研磨を行うと、貫通電極１４０の断面が皿上にくぼむディッシングや、貫通電極１４０とともにシリコン基板１２０も必要以上に削れてしまうエロージョンと呼ばれる現象が起こる。これらの現象を防ぐために、研磨液、研磨装置に工夫が施されており、ある程度の軽減がなされている（例えば、非特許文献３参照）。
【００１３】
このように、貫通ビア構造を形成するのに用いられる、開口を形成するエッチング技術、金属メッキ技術、並びに、金属及び半導体の研磨技術のそれぞれについて、良好な結果が報告されている。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】富坂学他著「３次元実装に用いるチップ貫通電極形成技術」デンソーテクニカルレビュー  Ｖｏｌ．６、Ｎｏ．２、２００１
【非特許文献２】Ｚ．Ｗａｎｇ  ｅｔ  ａｌ．，“Ｂｏｔｔｏｍ−Ｕｐ  Ｆｉｌｌ  ｆｏｒ  Ｓｕｂｍｉｃｒｏｍｅｔｅｒ  Ｃｏｐｐｅｒ  Ｖｉａ  Ｈｏｌｅｓ  ｏｆ  ＵＬＳＩｓ  ｂｙ  Ｅｌｅｃｔｒｏｌｅｓｓ  Ｐｌａｔｉｎｇ”，  Ｊｏｕｒｎａｌ  ｏｆ  Ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，  １５１（１２）Ｃ７８１−Ｃ７８５（２００４）
【非特許文献３】富永茂他著「Ｃｕ配線材の電気化学的ポリシング法の基礎的研究（３）」埼玉大学地域共同研究センター紀要Ｖｏｌ．６（２００５）ｐ．１０−１５
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述の従来例のエッチング、金属メッキ及び研磨技術での良好な結果は、それぞれ特殊な条件下で得られているに過ぎず、一般的な半導体製造工程にこれら全ての技術を適用し、最適化するには、時間及びコストの増加が予想される。
【００１６】
エッチング技術については、アスペクト比が大きい開口を形成できるボッシュ法は、特殊なエッチング装置でしか実現できない。また、開口の側面に、ＳＦ６とＣ４Ｆ８を交互に流すことに起因する微細な凹凸が生じることが避けられない。この凹凸によって貫通電極における特性インピーダンスが所望の値にならないので、電気信号の反射の原因になりうる。
【００１７】
ボッシュ法におけるエッチング条件を最適化することにより凹凸を軽減することが可能であるが、そのために工程が長時間化する可能性がある。
【００１８】
また、ダマシンプロセスによる金属メッキ技術では、開口内に空隙が残存するのを防ぐために用いられる添加剤が各種多様である。このため、添加剤の種類や添加量の最適条件を見出すには時間がかかり、また、専門の知識や経験を有しない者が最適条件を見出すのは非常に困難である。
【００１９】
一方、無電解メッキの場合は、メッキ工程にかかる時間が長くなる。非特許文献２では１時間程度のメッキ時間で充填を実現した例が記載されているが、開口の深さは数μｍ程度であるため、貫通ビア構造を実現するには、最終的に半導体基板を数μｍ厚に研磨しなければならない。このような薄層化は、後の工程において半導体チップの破損につながり、半導体チップのハンドリングに対する問題が大きくなってくる。
【００２０】
研磨工程については、研磨液、研磨装置に工夫を施し、ある程度ディッシングやエロージョンを軽減している。しかし、汎用性の高い研磨技術は知られていない。
【００２１】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、従来周知の半導体技術を利用可能であって、製造時間やコストを増加させることのない、電気信号の減衰を抑制できる半導体チップ、この半導体チップが実装された半導体多層回路、及び、半導体チップの製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上述した目的を達成するために、この発明の半導体チップは、半導体基板と、表面配線と、接続用配線を備えている。半導体基板は、第１主表面から第２主表面に向けて面積が小さくなる開孔を有している。表面配線は、半導体基板の第１主表面上に形成されている。また、接続用配線は、開孔の側面上に形成されていて、表面配線と接続されている。
【００２３】
また、この発明の半導体多層回路は、上記半導体チップが、半田バンプを備える下部基板上に設けられ、接続用配線が半田バンプに接続されて構成される。
【００２４】
また、この発明の半導体チップの製造方法は、以下の工程を備えている。先ず、半導体基板の第１主表面側に、第２主表面に向けて面積が小さくなる凹部を形成する。次に、半導体基板の第１主表面上に表面配線を形成し、及び、凹部の側面上に、表面配線と接続される接続用配線を形成する。次に、半導体基板を第２主表面側から少なくとも凹部に達するまで薄層化する。また、この発明の半導体チップの製造方法の他の実施形態は、以下の工程を備えている。先ず、半導体基板の第１主表面側に、第２主表面に向けて面積が小さくなる凹部を形成する。次に、半導体基板を第２主表面側から少なくとも凹部に達するまで薄層化することにより、開孔を形成する。次に、半導体基板の第１主表面上に表面配線を形成し、及び、開孔の側面上に、表面配線と接続される接続用配線を形成する。
【発明の効果】
【００２５】
この発明の半導体チップ、半導体多層回路及び半導体チップの製造方法によれば、接続用配線が、半導体チップの第１主表面から第２主表面に向けて面積が小さくなる開孔の側面上に形成されている。この構成によれば、開孔の側面が、第１主表面に対して傾斜して形成されるので、側面上への接続用配線の形成は、通常の金属蒸着技術によって行うことができる。このため、ダマシンプロセスや無電解メッキを用いる従来技術に比べて、容易に接続用配線を形成することができる。
【００２６】
また、接続用配線を蒸着により形成するので、凹部の形成にあたり、高アスペクト比が要求されず、通常のエッチング技術を用いて凹部を形成することができる。さらに、半導体基板の研磨の際にディッシングやエロージョンが起こらない。
【図面の簡単な説明】
【００２７】
【図１】半導体チップ及び半導体多層回路の一実施形態を説明するための概略図である。
【図２】半導体チップが備える接続用配線を説明するための概略図である。
【図３】半導体チップの製造方法を説明するための工程図である。
【図４】インピーダンスの計算に用いる多層回路の模式図である。
【図５】半導体基板の厚さに対する特性インピーダンスの計算結果を示す図である。
【図６】コプレーナ線路の周囲が、樹脂で満たされた構造を示す概略図である。
【図７】従来の貫通ビア構造の形成方法を説明するための工程図である。
【発明を実施するための形態】
【００２８】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎ
ない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２９】
図１及び図２を参照して、半導体チップ及び半導体多層回路について説明する。図１は、半導体チップ及び半導体多層回路の一実施形態を説明するための概略図である。図１（Ａ）は、半導体チップを立体的に示しており、図１（Ｂ）は、半導体チップが搭載された半導体多層回路の主要部の切断端面を示している。また、図２は、半導体チップが備える接続用配線を説明するための概略図である。図２（Ａ）は、半導体チップの主要部の切断端面を示しており、図２（Ｂ）は、図２（Ａ）の接続用配線の部分を拡大して示している。なお、図１（Ａ）中、構成要素にハッチングを施してあるが、このハッチングは断面を表示するのではなく、各構成要素の領域を強調して示してあるに過ぎない。
【００３０】
半導体チップ１０は、半導体基板２０、表面配線３０及び接続用配線４０を備えて構成される。この、半導体チップ１０は、下地基板あるいは他の半導体チップ上に配置される。以下の説明では、下地基板あるいは他の半導体チップを下部基板５０と称する。この下部基板５０の半導体チップ１０が搭載される側の主表面５０ａ上には、配線パターン６２が形成されている。また、下部基板５０の主表面５０ａ上には、配線パターン６２に接続された半田バンプ６０が形成されている。
【００３１】
半導体基板２０として、例えば、シリコン基板（シリコンウエハ）が用いられる。シリコンウエハの厚さは、ＳＥＭＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｅｑｕｉｐｍｅｎｔ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  Ｉｎｔｅｒｎａｔｉｏｎａｌ）等の業界団体で標準化されている。シリコンウエハの厚さは、径に比例して厚くなるように定められていて、直径３インチのシリコンウエハの厚さは３８０μｍであり、直径４インチのシリコンウエハの厚さは５２５μｍとなっている。
【００３２】
なお、ここでは、半導体基板としてシリコン基板を用いる例について説明するが、半導体基板はシリコン基板に限られない。半導体基板として、ＧａＡｓ基板やＩｎＰ基板などの化合物半導体基板としても良い。
【００３３】
半導体基板２０には、一方の主表面である第１主表面（表面）２０ａから、他方の主表面である第２主表面（裏面）２０ｂに至る開孔２５が形成されている。この開孔２５の側面２５ａは、表面２０ａ及び裏面２０ｂに対して傾斜していて、開孔２５の面積は、表面２０ａから裏面２０ｂに向けて小さくなる。
【００３４】
表面配線３０は、電気信号の伝送に用いられ、半導体基板２０の表面２０ａ上に形成される。この表面配線３０は、例えば伝送線路３２と、伝送線路３２を挟む位置に一対の接地線路３４を備える、いわゆるコプレーナ線路として構成することができる。
【００３５】
接続用配線４０は、表面配線３０と、下部基板５０が備える半田バンプ６０との接続に用いられる。すなわち、接続用配線４０は、開孔２５の側面２５ａ上に、半導体基板２０の表面２０ａから裏面２０ｂにかけて形成されている。この接続用配線４０は、表面配線３０と同様に、伝送線路４２と、伝送線路４２を挟む位置に一対の接地線路４４を備える、いわゆるコプレーナ線路として構成することができる。接続用配線４０の伝送線路４２が、表面配線３０の伝送線路３２に接続され、接続用配線４０の一対の接地線路４４が、表面配線３０の一対の接地線路３４にそれぞれ接続される。半導体チップ１０を下部基板５０上に実装するに当たり、半導体チップ１０は、接続用配線４０が半田バンプ６０に接続されるように配置される。
【００３６】
ここで、開孔２５の側面２５ａの傾斜角度θは、半導体基板２０の表面２０ａ及び裏面２０ｂに対して、３０〜６０度の範囲内の角度であるのが良い。
【００３７】
これは、開孔２５の側面２５ａの傾斜角度θが９０度に近くなると、側面２５ａがほぼ垂直の状態となり、フォトリソグラフィと金属蒸着による接続用配線４０の形成が不可能になるからである。
【００３８】
一方、接続用配線４０の長さが定められている場合、傾斜角度θが１〜２０度である場合、半導体基板２０を薄くする必要がある。従って、半導体チップの割れや欠けが生じやすくなり、取扱いが困難になる。また、半導体基板２０の厚さを一定以上にする場合、必然的に開孔２５の面積も大きくならざるを得ない。開孔２５の面積が大きくなるにつれて、半導体チップ１０の面積が大きくなるのでコスト増につながり、また、省スペース化の観点からも好ましくない。
【００３９】
これに対し、傾斜角度θを３０〜６０度の範囲内の角度にすると、強度が十分な半導体基板２０として、その厚さを１００μｍとすると、開孔２５の側面２５ａの、半導体基板２０の表面２０ａから裏面２０ｂまでの長さは、最大でも半導体基板２０の厚さの２倍程度であり、その長さは１２０〜２００μｍ程度となる。
【００４０】
半田バンプ６０の形成技術では、高さ２０μｍ以上、間隔が２５μｍ以上のものが製造可能である。この半田バンプ６０の構造に合わせて、コプレーナ線路として構成される表面配線３０及び接続用配線４０の伝送線路３２及び４２の線路幅や、伝送線路３２及び４２と接地線路３４及び４４の距離を調整するなどして、特性インピーダンスが制御できる。
【００４１】
図３を参照して、半導体チップの製造方法について説明する。図３（Ａ）〜（Ｄ）は、半導体チップの製造方法を説明するための工程図であって、主要部の切断端面を示している。
【００４２】
先ず、半導体基板２２の第１主表面２２ａ上に、フォトリソグラフィ技術を用いて、レジストパターン１００を形成する。このレジストパターン１００は、開孔が形成される領域（開孔形成領域）２３の半導体基板２２を露出し、それ以外の部分を覆っている。なお、このレジストパターン１００の形成にあたっては、露光及び現像の後、リフローによりそのエッジ部分を丸めても良い（図３（Ａ））。
【００４３】
次に、例えば、電子サイクロトロン共鳴プラズマエッチング法（ＥＣＲプラズマエッチング法）を用いた、アルゴン（Ａｒ）イオンによるエッチングにより、凹部２６を形成する。この場合、半導体基板２４をエッチングガスの運動方向（図３（Ｂ）中、矢印Ｉで示す。）に対して傾けることにより、凹部２６の側面２６ａの傾斜角度を制御できる。このようにして形成された凹部２６は、半導体基板２４の第１主表面（表面）２４ａから第２主表面（裏面）２４ｂに向けて、面積が小さくなる（図３（Ｂ））。
【００４４】
次に、半導体基板２４の第１主表面２４ａ上に表面配線３０を形成するとともに、凹部２６の側面２６ａ上に接続用配線４０を形成する。この接続用配線４０は、凹部２６の側面２６ａ上に、半導体基板２４の第１主表面２４ａから凹部２６の底面２６ｂに向けて形成される。この表面配線３０及び接続用配線４０の形成は、従来周知のフォトリソグラフィ、金属蒸着及びリフトオフにより行われる。なお、フォトリソグラフィは、露光装置としてステッパを用いて行われる（図３（Ｃ））。
【００４５】
次に、半導体基板２０を第２主表面２０ｂ側から研磨して薄層化する。この研磨は、凹部２６に達するまで、すなわち、凹部２６の底面２６ｂが除去されて開孔２５が形成されるまで行われる。この実施形態の構成では、ビアホール内を貫通電極で埋め込む、従来の貫通ビア構造を用いていないので、ディッシングやエロージョンなどの発生を考慮することがなく、この研磨は、ＣＭＰ法など、任意好適な従来周知の技術を用いて行うことができる（図３（Ｄ））。
【００４６】
以上説明したように、この実施形態の半導体チップ、半導体多層回路及び半導体チップの製造方法によれば、接続用配線が、半導体チップの第１主表面から第２主表面に向けて面積が小さくなる開孔の側面上に形成されている。この構成によれば、開孔の側面が、第１主表面に対して傾斜して形成されるので、側面上への接続用配線の形成は、通常の金属蒸着技術によって行うことができる。このため、ダマシンプロセスや無電解メッキを用いる従来技術に比べて、容易に接続用配線を形成することができる。
【００４７】
また、接続用配線を蒸着により形成するので、凹部の形成にあたり、高アスペクト比が要求されず、通常のエッチング技術を用いて凹部を形成することができる。さらに、半導体基板の研磨の際にディッシングやエロージョンが起こらない。
【００４８】
また、この製造方法では、新規な装置を導入することなく、従来の半導体チップ製造装置を用いて、裏面接続用配線を有する半導体チップを容易に製造することができる。また、エッチング、金属メッキ、研磨の各工程において、最適条件の取得に時間をかけることなく、半導体チップを製造することができる。
【００４９】
図３を参照して説明した製造方法では、エッチングによる凹部の形成、表面配線及び接続用配線の形成、半導体基板の裏面からの研磨の順に行ったが、これに限定されない。エッチングによる凹部の形成を行った後、先に、半導体基板を裏面から研磨し、開孔を形成し、その後、表面配線及び接続用配線を形成する工程を行っても良い。
【００５０】
図１を参照して説明した構成では、半導体チップ１０と下部基板５０の間は、空気で満たされる。しかし、周囲が空気で満たされた伝送線路３２及び４２や、半田バンプ６０は特性インピーダンスが大きくなる傾向にある。そこで、この半導体チップ１０と下部基板５０の間の空間を、紫外線硬化樹脂等の絶縁性材料で満たすのが良い。
【００５１】
半導体チップ１０と下部基板５０の間を、樹脂で満たした場合の特性インピーダンスについて、空気で満たした場合と比較して説明する。
【００５２】
樹脂としては、例えば、スリーボンド社製の紫外線硬化性シリコーン樹脂や、旭硝子社製ＡＬ  Ｐｏｌｙｍｅｒ（商品名）などの市販されている樹脂を用いることができる。これらの樹脂は、液体の形態で、半導体チップ１０と下部基板５０の間に、スポイト等で滴下・充填した後、紫外線照射をするかあるいは２００〜３００℃の温度にすることで硬化させることができる。
【００５３】
Ｅ．Ｃｈｅｎ  ｅｔ  ａｌ．，“Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｃｏｐｌａｎａｒ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅｓ  ｏｎ  Ｍｕｌｔｉｌａｙｅｒ  Ｓｕｂｓｔｒａｔｅｓ：  Ｍｏｄｅｌｉｎｇ  ａｎｄ  Ｅｘｐｅｒｉｍｅｎｔｓ”，ＩＥＥＥ  Ｔｒａｎｓ．  Ｍｉｃｒｏｗａｖｅ  Ｔｈｅｏｒｙ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ，  Ｖｏｌ．４５，  ９３９（１９９７）では、５層の多層基板に形成されたコプレーナ線路の特性インピーダンスを計算する式が開示されている。ここでは、図４（Ａ）及び（Ｂ）に示す、３層の多層基板について検討する。図４（Ａ）及び（Ｂ）は、インピーダンスの計算に用いる多層基板の模式図である。図４（Ａ）は斜視図であり、図４（Ｂ）は、主要
部の、伝送線路に直交する方向の切断端面を示している。
【００５４】
この多層基板は、下部基板５０、樹脂７０、半導体基板２０の３層構造である。下部基板５０をシリコン基板とし、その厚さｈ１を３００μｍとする。樹脂７０は、旭硝子社製のＡＬ  Ｐｏｌｙｍｅｒとし、その厚さｈ２を１００μｍとする。この樹脂の厚さｈ２は、半田バンプ６０の高さに対応する。半導体基板２０は、シリコン基板で構成され、その厚さｈ３は、研磨後の厚さであり、１００μｍとする。
【００５５】
下部基板５０及び半導体基板２０の比誘電率をε１とし、樹脂７０の比誘電率をε２とする。下部基板５０及び半導体基板２０をシリコン基板とした場合は、比誘電率ε１は、約１１．９である。また、樹脂７０をＡＬ  Ｐｏｌｙｍｅｒとした場合は、比誘電率ε２は、約２．５である。また、ここでは、表面配線３０及び接続用配線４０をコプレーナ線路としている。ここで、第１主表面２０ａに平行する方向であって、伝送線路３２に直交する方向をｘ軸とする。伝送線路３２のｘ軸方向の中心のｘ座標を原点０とする。コプレーナ線路は、この原点０を通り第１主表面２０ａに直交する軸（図４（Ｂ）中、Ｉで示す。）に対して、線対称であるとして、ｘ座標が０以上の領域について検討する。
【００５６】
伝送線路３２の端部の座標をｘａとし、接地線路３４の伝送線路３２側の端部の座標、及び反対側の端部の座標を、それぞれｘｂ及びｘｃとする。伝送線路３２及び接地線路３４の幅をそれぞれ１００μｍ、伝送線路３２と接地線路３４の間隔を５０μｍとすると、ｘａ、ｘｂ及びｘｃは、それぞれ、５０、１００及び２００となる。
【００５７】
コプレーナ線路の周囲に誘電体が存在しない場合のコプレーナ線路の静電容量をＣ０、下部基板が形成する静電容量をＣ１、樹脂が形成する静電容量をＣ２、半導体基板が形成する静電容量をＣ３とすると、コプレーナ線路全体の静電容量Ｃｃｐｗは、以下の式（１）で表される。
【００５８】
Ｃｃｐｗ＝Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３      （１）
ここで、Ｃ０、Ｃ１、Ｃ２及びＣ３は、それぞれ、以下の式（２）〜（５）で与えられる。ただし、Ｋ（ｋ）は第１種完全楕円積分を表す。
【００５９】
【数１】
2011204979.tif 000003
【００６０】
【数２】
2011204979.tif 000004
【００６１】
【数３】
2011204979.tif 000005
【００６２】
【数４】
2011204979.tif 000006
【００６３】
これらを用いると、コプレーナ線路の有効誘電率εｅｆｆは、以下の式（６）で与えられ、特性インピーダンスＺ０は、以下の式（７）で表すことができる。
【００６４】
【数５】
2011204979.tif 000007
【００６５】
従って、上記式（１）〜（７）から、表面配線３０における特性インピーダンスとして５２〜５３Ωが得られる。ここで、接続用配線４０における特性インピーダンスは、半導体基板２０の厚さｈ３を１００μｍ〜０μｍまで変化させて同様に計算すれば良い。
【００６６】
図５は、半導体基板の厚さに対する特性インピーダンスの計算結果を示している。図５では、横軸に半導体基板の厚さを採って示し、縦軸に特性インピーダンスを採って示している。図５中、曲線Ｉは、半導体基板と下地基板の間を樹脂で満たした場合、すなわち、樹脂層を有する場合の計算結果を示している。また、図５中、曲線ＩＩは、樹脂層を備えない場合の計算結果を示している。
【００６７】
通常のシリコン基板上に形成されたコプレーナ線路では、特性インピーダンスは、シリコン基板の厚さが１００μｍ以上の場合ほとんど変化せず、１００μｍ以下になると厚さが減るとともに特性インピーダンスが増大する傾向にある。そこで、ここでは特に、シリコン基板の厚みが１００μｍ以下の場合について示している。また、半導体チップ１０と、下部基板５０の間が空気で満たされているか、樹脂で満たされているかにより特性インピーダンスの比較を行う。
【００６８】
樹脂７０を有しない場合（曲線ＩＩ）、特性インピーダンスは１００Ωを超えることがあるが、樹脂７０を有する場合（曲線Ｉ）、特性インピーダンスを９０Ω以下に抑えることができる。
【００６９】
次に、半田バンプの特性インピーダンスについて説明する。半田の大きさを無視すると、図６に示されるように、半田バンプ６０は周囲を樹脂７０で満たされた構造になる。図６は、半田バンプ６０の周囲が、樹脂７０で満たされた構造を示す概略図である。Ｃ．Ｐ．Ｗｅｎ，“Ｃｏｐｌａｎａｒ  Ｗａｖｅｇｕｉｄｅ：Ａ  Ｓｕｒｆａｃｅ  Ｓｔｒｉｐ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｓｕｉｔａｂｌｅ  ｆｏｒ  Ｎｏｎｒｅｃｉｐｒｏｃａｌ  Ｇｙｒｏｍａｇｎｅｔｉｃ  Ｄｅｖｉｃｅ  Ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＥＥ  Ｔｒａｎｓ．  Ｍｉｃｒｏｗａｖｅ  Ｔｈｅｏｒｙ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ，  Ｖｏｌ．１７  １０８７（１９６９）によれば、等角写像により、ｘａおよびｘｂがそれぞれａ，ｂに変換されるとすると、コプレーナ線路の静電容量Ｃは、以下の式（８）で与えられる。
【００７０】
【数６】
2011204979.tif 000008
【００７１】
この場合、コプレーナ線路における位相速度νは、以下の式（９）で与えられ、特性インピーダンスＺ０は、以下の式（１０）で得られる。
【００７２】
【数７】
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【００７３】
各半田バンプ６０の幅Ｗを１００μｍ、間隔Ｇを５０μｍとして計算すると、半田バンプ６０の周囲が樹脂（ε２＝２．５）で満たされている場合、半田バンプの特性インピーダンスＺ０は７６．２オームとなる。一方、樹脂で満たされていない場合、半田バンプの特性インピーダンスＺ０は１２０．５Ωとなり、５０Ωから大きくずれることがわかる。
【００７４】
従って、半導体基板２０の表面２０ａから、下部基板５０に伝播する電気信号の減衰をできるだけ低減するには、半導体基板２０と下部基板５０の間を樹脂で満たしたほうが有利である。
【００７５】
さらに、下部基板５０の主表面に形成される線路についても、５０Ωの特性インピーダンスを実現するには、表面に樹脂を厚さ１０μｍで塗布するのが良い。
【００７６】
以上説明したように、半導体チップを構成する半導体基板と下部基板の間を樹脂で満たすと、接続用配線や、半田バンプなどで、特性インピーダンスＺ０を５０Ωに近づけることができる。
【符号の説明】
【００７７】
１０    半導体チップ
２０、２２、２４    半導体基板
２５    開孔
２６    凹部    
３０    表面配線
３２、４２    伝送線路
３４、４４    接地線路    
４０    接続用配線    
５０    下部基板
６０    半田バンプ
６２    配線パターン
７０    樹脂    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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