(57)【要約】【課題】クロック配線からのクロストークを抑制できるクロック送受信回路を提供する。【解決手段】クロックを送信し送信した前記クロックを受信するクロック送受信回路において，入力クロックを入力し擬似乱数ビット列に基づく第１のクロックを生成する擬似乱数ビット列生成ユニットと，第１のクロックと入力クロックとを入力し排他的論理演算を行い第２のクロックを生成する送信側排他的論理演算器とを有する送信ユニットと，送信ユニットが生成する前記第１，第２のクロックを伝播する第１，第２のクロック配線と，第１，第２のクロック配線を伝播してきた第１，第２のクロックを入力し排他的論理演算を行い出力クロックを生成する受信側排他的論理演算器を有する受信ユニットとを有する。【選択図】  図２
2011134077.tif 000002
【特許請求の範囲】
【請求項１】
クロックを送信し送信した前記クロックを受信するクロック送受信回路において，
入力クロックを入力し擬似乱数ビット列に基づく第１のクロックを生成する擬似乱数ビット列生成ユニットと，前記第１のクロックと入力クロックとを入力し排他的論理演算を行い第２のクロックを生成する送信側排他的論理演算器とを有する送信ユニットと，
前記送信ユニットが生成する前記第１，第２のクロックを伝播する第１，第２のクロック配線と，
前記第１，第２のクロック配線を伝播してきた前記第１，第２のクロックを入力し排他的論理演算を行い出力クロックを生成する受信側排他的論理演算器を有する受信ユニットとを有するクロック送受信回路。
【請求項２】
請求項１において，
前記送信ユニットは，更に，前記擬似乱数ビット列生成ユニットが出力する第１のクロックと，前記送信側排他的論理演算器が出力する第２のクロックとをそれぞれ，前記入力クロックに同期して前記第１，第２のクロック配線に出力する第１，第２のタイミング調整ユニットを有するクロック送受信回路。
【請求項３】
請求項１または２において，
前記送信側及び受信側排他的論理演算器の前記排他的論理演算は，ＥＯＲ演算であるクロック送受信回路。
【請求項４】
請求項１または２において，
前記送信側及び受信側排他的論理演算器の前記排他的論理演算は，ＥＮＯＲ演算であり，
前記受信側排他的論理演算器は，前記第２のクロックを反転して入力するクロック送受信回路。
【請求項５】
請求項１または２において，
前記第１，第２のクロック配線は，それぞれのクロックの伝播時間が等しくなるように構成されているクロック送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，クロック送受信回路に関する。
【背景技術】
【０００２】
集積回路（ＬＳＩ）チップやチップを搭載するマザーボードにおいては，信号配線に近接してクロック配線を有する場合がある。このとき，クロック配線と信号配線間に生じる寄生容量や寄生インダクタンスにより，信号配線にはクロックに起因するクロストークノイズが発生する。
【０００３】
信号配線にアナログ信号が伝播する場合，かかるクロストークノイズによりアナログ信号のＳＮ比が劣化する。特に，アナログ信号の周波数帯域とクロストークノイズの周波数帯域とが重なると，フィルタ等によってクロストークノイズを除去することが困難であるため，クロストークは深刻な問題となる。
【０００４】
このようなクロストークノイズを抑制する方法としては，例えば，（１）クロック配線を信号配線から一定距離離間する，（２）クロック配線や信号配線をシールドする，（３）差動クロックにしてクロストークを相殺する，（４）クロックの周波数帯域を信号の周波数帯域からずらす，（５）できるだけクロックを停止する，などが一般的に用いられている。
【０００５】
さらに，（６）クロック源で生成するクロックにジッタを意図的に加えてその周波数スペクトラムを拡散させて，ピーク電力を抑制する方法もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１１１６３６号公報
【特許文献２】特表平２−５０１４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，上記の（４）（５）は採用できない場合があり，上記（３）は信号配線に対するクロック配線の位置によっては十分な効果を得ることができない。そのため，設計者の経験に基づいて上記（１）（２）を採用するしか抑制手段がないことが多い。また，上記（６）のクロックにジッタを意図的に加える方法は，ジッタが許されない通信回路などでは不適切である。
【０００８】
そこで，本発明の目的は，クロック配線からのクロストークを抑制できるクロック送受信回路を提供することにある。
【課題を解決するための手段】
【０００９】
第１の側面によれば，クロックを送信し送信した前記クロックを受信するクロック送受信回路において，入力クロックを入力し擬似乱数ビット列に基づく第１のクロックを生成する擬似乱数ビット列生成ユニットと，前記第１のクロックと入力クロックとを入力し排他的論理演算を行い第２のクロックを生成する送信側排他的論理演算器とを有する送信ユニットと，前記送信ユニットが生成する前記第１，第２のクロックを伝播する第１，第２のクロック配線と，前記第１，第２のクロック配線を伝播してきた前記第１，第２のクロックを入力し排他的論理演算を行い出力クロックを生成する受信側排他的論理演算器を有する受信ユニットとを有する。
【発明の効果】
【００１０】
第１の側面によれば，クロック配線を伝播する第１，第２のクロックが擬似ランダムなクロックであるので，その周波数スペクトラムは拡散され，ピーク電圧が低減される。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態が適用される電子回路である。
【図２】本実施の形態におけるクロック送受信回路とその動作波形を示す図である。
【図３】ＬＳＩチップ内のクロック配線と信号配線の一例を示す図である。
【図４】２つのクロックによるクロストークノイズについて説明する図である。
【図５】本実施の形態における電子回路の構成例を示す図である。
【図６】本実施の形態におけるクロック送受信回路の回路図である。
【図７】図６のクロック送受信回路における信号波形の一例を示す図である。
【図８】本実施の形態における別のクロック送受信回路の回路図である。
【図９】Ｍ系列発生器の回路図である。
【図１０】Ｇｏｌｄ系列発生器の回路図である。
【図１１】デルタシグマ変調器の回路図である。
【図１２】シミュレーションモデルを示す図である。
【図１３】送信ユニット１０が差動クロックを２つのクロック配線２１，２２に出力した場合に発生するクロストークの周波数スペクトラムを示す図である。
【図１４】図６に示した送信ユニット１０の排他的論理演算器１２がＥＮＯＲゲートの例におけるクロストークの周波数スペクトラムを示す図である。
【図１５】図８に示した送信ユニット１０の排他的論理演算器１２がＥＮＯＲゲートの例におけるクロストークの周波数スペクトラムを示す図である。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態が適用される電子回路である。この電子回路は，回路ブロック４１，４２が設けられ，回路ブロック４１が回路ブロック４２にアナログ信号をアナログ信号配線４４を介して供給する。さらに，回路ブロック４１，４２には，クロック源１４が生成するクロックＣＬＫがクロック配線２０を介して供給される。
【００１３】
クロックＣＬＫは，所定の周波数でＨレベルとＬレベルを繰り返す信号であり，その立ち上がりエッジと立ち下がりエッジで近接する信号配線４４にクロストークノイズＮＺを発生させる。
【００１４】
クロックＣＬＫの周波数スペクトラムは，１次周波数に加えて，３次，５次など高次の周波数において電圧ピークを有するので，クロストークノイズＮＺも同様に高次の周波数帯域で電圧ピークを持つ。もしクロストークノイズの周波数帯域がアナログ信号の周波数帯域と重なると，アナログ信号に重畳したクロストークノイズ成分はフィルタ回路によって除去することは困難である。
【００１５】
図２は，本実施の形態におけるクロック送受信回路とその動作波形を示す図である。クロック送受信回路は，クロック源１４が生成する入力クロックＣＬＫｉｎを入力し擬似乱数ビット列に基づく第１のクロックＳＡを生成する擬似乱数ビット列生成器１１と，第１のクロックＳＡと入力クロックＣＬＫｉｎとを入力しそれらの排他的論理演算を行い第２のクロックＳＢを生成する送信側排他的論理演算器１２とを含む送信ユニット１０を有する。
【００１６】
さらに，クロック送受信回路は，第１，第２のクロックＳＡ，ＳＢをそれぞれ伝播する第１，第２のクロック配線２０を有する。この第１，第２のクロック配線２０は，例えば同じ線幅，膜厚，長さで構成され，クロックが伝播する時間が等しくなるように構成される。クロック送受信回路は，さらに，第１，第２のクロック配線２０を伝播してきた第１，第２のクロックＳＡ，ＳＢを入力し，それらの排他的論理演算を行って出力クロックＣＬＫｏｕｔを生成する受信側排他的論理演算器３１を含む受信ユニット３０を有する。
【００１７】
排他的論理演算器１２，３１は，この例では，ＥＯＲ（Exclusive OR）ゲートであり，両入力クロックのＨ，Ｌレベルが異なる場合にＨレベルを，同じ場合にＬレベルを出力する。
【００１８】
図２中の動作波形に示されるとおり，擬似乱数ビット列生成器１１は，水晶発振器やＰＬＬシンセサイザなどのクロック源１４が生成する入力クロックＣＬＫｉｎに基づいて，擬似ランダムな第１のクロックＳＡを生成する。そして，ＥＯＲゲート１２は，第１のクロックＳＡを入力クロックＣＬＫｉｎに応じて反転して第２のクロックＳＢを生成する。したがって，第２のクロックＳＢも擬似ランダムなクロックである。
【００１９】
そして，第１，第２のクロックＳＡ，ＳＢが，第１，第２のクロック配線２０を伝播し，クロックを受信する回路ユニット内の受信ユニット３０に入力される。受信ユニット３０内の受信側排他的論理演算器１３は，第１，第２のクロック配線２０を伝播してきた第１，第２のクロックＳＡ，ＳＢを入力し，それらのＥＯＲ信号を出力クロックＣＬＫｏｕｔとして 再生し，出力する。ＥＯＲゲート３１は，第１のクロックＳＡを第２のクロックＳＢに応じて反転し，その結果，出力クロックＣＬＫｏｕｔは，クロック源１４が生成した入力クロックＣＬＫｉｎと同じになる。
【００２０】
電子回路を構成するＬＳＩチップでは，クロック配線２０の近傍に多数のアナログ信号配線が存在する場合がある。そこで，図２の第１，第２のクロック配線２０の近傍に存在する信号配線でのクロストークノイズについて説明する。
【００２１】
図３は，ＬＳＩチップ内のクロック配線と信号配線の一例を示す図であり，集積回路多層配線の断面を示している。２つのクロック配線２０には，クロックＳＡ，ＳＢが伝播している。また，クロック配線２０の周りには，信号配線４４Ａ，４４Ｂ，４４Ｃなどが存在していると仮定する。これらの配線間は図示しない絶縁膜や配線層が形成される。
【００２２】
２つのクロック配線２０を伝播するクロックＳＡ，ＳＢに起因して発生する信号配線４４上のクロストークノイズは，信号配線４４の位置に依存して異なる。例えば，信号配線４４Ａでは，第１のクロックＳＡを伝播するクロック配線２０からのクロストークの影響が第２のクロックＳＢよりも大きく，信号配線４４Ｃでは，第２のクロックＳＢを伝播するクロック配線２０からのクロストークの影響が第１のクロックＳＡよりも大きい。さらに，信号配線４４Ｂでは，２つのクロック配線２０からほぼ等距離に位置するので，両方のクロック配線２０からのクロストークの影響を同等に受ける。
【００２３】
したがって，信号配線４４Ａには，主に第１のクロックＳＡのクロストークノイズが発生し，第１のクロックＳＡが擬似ランダムであれば，そのクロストークノイズも擬似ランダムになる。その結果，クロストークノイズの周波数スペクトラムは，１次，３次，５次などの高次の周波数帯における電力ピークが抑制される。同様に，信号配線４４Ｃには，主に第２のクロックＳＢのクロストークノイズが発生し，このクロストークノイズの高次の周波数帯における電力ピークも抑制される。
【００２４】
さらに，信号配線４４Ｂには，第１，第２のクロックＳＡ，ＳＢのクロストークノイズが等しく発生するので，信号配線４４Ｂのクロストークノイズも擬似ランダムになる。それにより，そのクロストークノイズの高次の周波数帯における電力ピークも抑制される。
【００２５】
図４は，２つのクロックによるクロストークノイズについて説明する図である。図４には，図２と同じ２つのクロックＳＡ，ＳＢが示されている。そして，信号配線４４Ｂには，これら２つのクロックＳＡ，ＳＢからそれぞれクロストークノイズが発生する。信号配線４４でのクロストークノイズ電圧は，ＳＡとＳＢから生じるクロストークノイズ電圧の線形和となるため，クロックＳＡとＳＢの和ＳＡ＋ＳＢから生じるクロストークに等しいと考えることができる。
【００２６】
クロックＳＢは，前述のとおりクロックＳＡを入力クロックＣＬＫｉｎに応じて反転したクロックである。そして，クロックＳＢは，ＨレベルまたはＬレベルのみを有し，中間レベル（ゼロレベル）になることがない，一種のＮＲＺ（Non-Return to Zero）信号である。
【００２７】
それに対して，信号ＳＡ＋ＳＢは，クロックＳＢがＬからＨに，またはＨからＬに変化したときに，中間レベル（ゼロレベル）からＨに，またはＬに変化し，半クロック周期後に中間レベル（ゼロレベル）に戻る。そして，図中信号ＳＡ＋ＳＢを破線で修正した信号は，一種のＲＺ（Return to Zero）信号である。したがって，信号ＳＡ＋ＳＢは信号ＳＢのＲＺ信号と非常に類似していることが理解できる。
【００２８】
一般に，ある信号がランダムであれば，その信号のＲＺ信号もランダムである。従って，信号ＳＡ＋ＳＢもランダムであるといえる。その結果，信号ＳＡ＋ＳＢの周波数スペクトラムは，クロックＳＢのＲＺ信号とよく似たものになり，周波数が拡散されて電力ピークが抑制される。
【００２９】
図４には，信号ＳＡ＋０．５ＳＢが示されている。つまり，図３において，信号配線４４ＢがクロックＳＡを伝播するクロック配線により近い位置に配置されていると，クロックＳＡからの影響のほうがクロックＳＢからの影響よりも大きくなる。この信号ＳＡ＋０．５ＳＢは，クロックＳＢからの影響が小さくなっただけであり，中間レベル（ゼロレベル）が，信号ＳＡ＋ＳＢの中間レベル（ゼロレベル）よりずれただけである。したがって，信号ＳＡ＋０．５ＳＢもそのランダム性が保たれることになる。
【００３０】
以上のように，図２のクロック送受信回路によれば，少なくとも２つの擬似ランダムクロックＳＡ，ＳＢがクロック配線２１，２２を伝播するので，それにより発生するクロストークの周波数スペクトラムにおける特定の周波数の電力ピーク値を低減することができる。しかも，２つの擬似ランダムクロックＳＡ，ＳＢの両方から影響を受ける信号配線におけるクロストークも，同様に周波数スペクトラムにおける特定周波数の電力ピーク値を低減できるので，信号配線の位置に依存せず特定周波数の電力ピーク値が低減できる。
【００３１】
これに対して，単に差動のクロックを伝播する場合には，信号配線の位置によっては一方のクロックからのクロストークが強くなりすぎて，クロストークに特定周波数の電力ピークが生成される場合がある。また，クロック自体に変調をかけてスペクトラム拡散する場合に比較すると，本実施の形態のクロック送受信回路では，受信ユニットで無変調クロックを再生できるので，通信回路のクロックとしても利用可能である。さらに，本実施の形態によれば，クロック配線に設けたバッファの動作に起因する電源ノイズは，擬似ランダムクロックに起因しているので，その周波数スペクトラムは拡散される。
【００３２】
図５は，本実施の形態における電子回路の構成例を示す図である。図５の電子回路は，クロックＣＬＫが供給される３つの回路ユニット４１，４２，４３を有する。回路ユニット４１から回路ユニット４２，４３に，アナログ信号が伝播する信号配線４４が設けられている。そして，クロックの供給のために，図２で説明した本実施の形態のクロック送受信回路が設けられている。
【００３３】
クロック送受信回路は，送信ユニット１０とクロック配線２０と受信ユニット３１，３２，３３とを有する。送信ユニット１０が，クロック源１４で生成された入力クロックＣＬＫｉｎから２つの擬似ランダムクロックＣＬＫ（ＳＡ，ＳＢ）を生成し，２本のクロック配線２０に出力する。そして，出力された擬似ランダムクロックＣＬＫは，回路ユニット４１，４２内の受信ユニット３１に伝播し，回路ユニット４３内の受信ユニット３３にクロックバッファ４６を介して伝播する。クロックバッファ４６は，クロック配線２０が長い場合に，クロックの波形整形をするために設けられる。そして，受信ユニット３１，３２，３３は，伝播してきた２つの擬似ランダムクロックＣＬＫ（ＳＡ，ＳＢ）から，元のクロックＣＬＫｉｎを再生する。
【００３４】
図６は，本実施の形態におけるクロック送受信回路の回路図である。図６（Ａ）は，図２に示したクロック送受信回路と同じであり，図６（Ｂ）は，その変型例である。
【００３５】
図６（Ａ）のクロック送受信回路は，図２で説明したとおりであり，送信ユニット１０では，入力端子０１の入力クロックＣＬＫｉｎから，擬似乱数ビット列生成器１１と送信側排他的論理演算器１２とにより擬似ランダムクロックＳＡ，ＳＢが生成される。そして，受信ユニット３０では，受信側排他的論理演算器３１により，クロック配線２１，２２を伝播してきたクロックＳＡ，ＳＢから元のクロックＣＬＫｏｕｔが再生され，出力端子０２から出力される。
【００３６】
図６（Ｂ）の変型例であるクロック送受信回路では，送信ユニット１０が，擬似乱数ビット列生成器１１と送信側排他的論理演算器１２に加えて，入力クロックＣＬＫｉｎの周波数を１／２に分周する分周器１４と，クロックＳＡ，ＳＢを入力クロックＣＬＫｉｎの立ち上がりエッジでラッチするフリップフロップまたはラッチ回路１５，１６を有する。このラッチ回路１５，１６は一種のタイミング調整ユニットであり，これにより，擬似ランダムクロックＳＡ，ＳＢのＨ，Ｌレベル変動のタイミングが一致するように調整される。そして，並列に設けられるクロック配線２１，２２を伝播した両クロックＳＡ，ＳＢは，受信ユニット３０の受信側排他的論理演算器３１にタイミング整合された状態で入力する。それにより，受信ユニットで元のクロックＣＬＫｏｕｔが精度良く再生される。
【００３７】
図６（Ａ）（Ｂ）のいずれの場合も，送信ユニットと受信ユニット内の排他的論理演算器１２，３１は，ＥＯＲ回路である。
【００３８】
図７は，図６のクロック送受信回路における信号波形の一例を示す図である。送信ユニット１０では，入力クロックＣＬＫｉｎ（５０）から，第１の擬似ランダムクロックＳＡ（５１）が生成され，そのクロックＳＡと入力クロックＣＬＫｉｎとのＥＯＲをとることで，第２の擬似ランダムクロックＳＢ（５２）が生成される。そして，受信ユニット３０では，これらのクロックＳＡ，ＳＢのＥＯＲが演算されて元のクロックＣＬＫｏｕｔ（５７）が再生される。
【００３９】
これらのクロック配線２１，２２の近傍に配置された信号配線でのクロックＳＡ，ＳＢによるクロストークは，クロックＳＡ，ＳＢの両方から影響を受ける場合は，図７中のクロストーク５３に示されるように，クロックＳＡ，ＳＢそれぞれから生じたクロストークの線形和になる。すなわち，クロストーク５３は，クロックＳＡとＳＢとを足し合わせた信号ＳＡ＋ＳＢ（図中５５）から生じたクロストーク５６と同じになる。図７の例では，クロックＳＡの影響がクロックＳＢよりやや大きい例である。
【００４０】
この信号ＳＡ＋ＳＢ（５５）は，クロックＳＢをＲＺ（Return-to-Zero）信号に変換した信号５４と信号のＨ，Ｌレベルの遷移タイミングが等しい。したがって，信号ＳＡ＋ＳＢ（５５）は，クロックＳＢと同様にランダムなクロックであり，周波数スペクトラムの周波数帯が拡散されている。それに伴って，信号ＳＡ＋ＳＢ（５５）によるクロストーク５６及びそれと等しいクロストーク５３は，その周波数スペクトラムの周波数帯が拡散され，特定の周波数での電力ピーク値が低減する。
【００４１】
図８は，本実施の形態における別のクロック送受信回路の回路図である。この例では，送信ユニットと受信ユニット内の排他的論理演算器１３，３２は，ＥＮＯＲ回路であり，受信ユニット内の排他的論理演算器３２は，クロックＳＢを反転して入力する。それ以外の構成は，図６と同じである。そして，図８（Ｂ）は，図８（Ａ）と異なり，送信ユニット１０内に分周器１４とタイミング整合のためのラッチ回路またはフリップフロップ１５，１６を有する。
【００４２】
排他的論理演算器１３，３２としてＥＮＯＲ回路を採用したことで，第２の擬似ランダムクロックＳＢは，図６のクロックＳＢとは論理が反転しているだけである。したがって，クロックのランダム性は同じであり，したがって，第１，第２の擬似ランダムクロックＳＡ，ＳＢによるクロストークも，ランダムであり，周波数スペクトラムが拡散され，特定周波数のピーク値が低減される。
【００４３】
図６，８の擬似乱数ビット列生成器１１は，例えば，Ｍ系列（Maximal-length sequence）発生器，Ｇｏｌｄ系列発生器，デルタシグマ変調器のいずれかで実現可能である。いずれの発生器も当業者には知られているが，以下それらの一例を示す。
【００４４】
図９は，Ｍ系列発生器の回路図である。Ｍ系列発生器は，データ出力Ｑとデータ入力Ｄとが互いに接続されたＫ個の（Ｋ＝７）Ｄフリップフロップ５１〜５７と，Ｄフリップフロップ５５と５７のデータ出力Ｑの排他的論理和（ＥＯＲ）をとるＥＯＲゲート５８とを有する。ＥＯＲゲート５８にはＫ段目のＤフリップフロップ５７の出力とＬ段目（Ｋ＞Ｌ）のＤフリップフロップ５５の出力が入力する。Ｄフリップフロップのクロック端子には入力クロックＣＬＫｉｎが供給され，ＥＯＲゲート５８の出力が初段のＤフリップフロップ５１のデータ入力Ｄに接続されるとともに，ＥＯＲゲート５８が擬似ランダムクロックＳＡを出力する。Ｄフリップフロップ５１〜５７は，リセット時に少なくとも１つのＤフリップフロップがデータ出力Ｑ＝１にリセットされ，クロックＣＬＫｉｎに同期してそのデータ出力Ｑが伝播され，ＥＯＲゲート５８から擬似ランダムなクロックＳＡが生成される。この擬似ランダムクロックＳＡは，Ｌ＝２７−１ビットのビット列を周期とするランダムなビット列のクロックである。
【００４５】
図１０は，Ｇｏｌｄ系列発生器の回路図である。このＧｏｌｄ系列発生器は，図９のＭ系列発生器と同じＤフリップフロップ５１〜５７とＥＯＲゲート５８とからなるＭ系列発生器と，Ｄフリップフロップ６１〜６７とＥＯＲゲート６８とからなるＭ系列発生器と，それぞれが生成するＭ系列Ｍ１，Ｍ２を加算する加算器６９とを有し，加算器６９が擬似ランダムクロックＳＡを出力する。２つのＭ系列発生器は，ＥＯＲゲート５８，６８の一方の入力がＤフリップフロップ５５，６４と異なっている。
【００４６】
図１１は，一次のデルタシグマ変調器の回路図である。このデルタシグマ変調器は，加減算器７０と，積分回路７２と，比較器からなる量子化回路７４と，遅延回路７６とを有する。これらの回路は，入力クロックＣＬＫｉｎに同期して動作する。量子化回路７４は，入力値を基準値と比較してその大小関係に応じて１レベルまたは０レベルの擬似ランダムクロックＳＢを出力する。そして，出力が遅延回路７６を経由して入力側にフィードバックされ，入力信号ＣＯＮＴに減算される。そして，制御信号ＣＯＮＴの値に応じた比率の１レベルまたは０レベルの擬似ランダム信号ＳＢが生成される。
【００４７】
［シミュレーション］
以下，本実施の形態のクロック送受信回路をシミュレーションした場合のクロストークの周波数スペクトラムについて説明する。
【００４８】
図１２は，シミュレーションモデルを示す図である。本実施の形態のクロック送受信回路である，シミュレーションモデルは，送信ユニット１０と２つのクロック配線２１，２２と受信ユニット３０と，それらのクロック配線２１，２２からクロストークを受ける信号線４４と，信号線４４の終端抵抗Ｒとを有する。そして，クロック配線２１，２２と信号線４４との間に容量Ｃ１，Ｃ２を有する。
【００４９】
シミュレーションでは，この容量Ｃ１，Ｃ２を０から１０ｆＦまで変化させて，それぞれの容量で信号線４４に発生するクロストークの周波数スペクトラムを求めた。送信ユニット１０から出力されるクロックの振幅は１．２Ｖｐｐ，立ち上がり時間と立ち下がり時間は１ｎｓ，入力クロックの周波数は５０ＭＨｚ，配線４４は無損失，抵抗Ｒは１００ｋΩである。
【００５０】
図１３は，送信ユニット１０が差動クロックを２つのクロック配線２１，２２に出力した場合に発生するクロストークの周波数スペクトラムを示す図である。この周波数スペクトラムは，容量Ｃ１，Ｃ２を０から１０ｆＦまで変化させた時の最大クロストーク電圧を発生するワーストケースである。横軸が周波数，縦軸が電圧値である。図１３の例では，差動クロックの１次周波数５０ＭＨｚ，３次周波数１５０ＭＨｚ，５次周波数２５０ＭＨｚ，７次周波数３５０ＭＨｚのそれぞれで高い電圧ピーク値を有する。したがって，信号線４４の信号の周波数帯域にこれらの周波数が重複すると，信号線４４に発生するクロストークノイズを除去することは困難になる。
【００５１】
図１４は，図６に示した送信ユニット１０の排他的論理演算器１２がＥＯＲゲートの例におけるクロストークの周波数スペクトラムを示す図である。この例も，容量Ｃ１，Ｃ２を上記と同様に変化させた時の最大クロストーク電圧を発生するワーストケースである。一次周波数５０ＭＨｚではスペクトラム拡散により，最大ピーク電圧が１８．１ｍＶと，図１３に比較して２０ｄＢほど低くなっている。それ以外の３次，５次，７次の周波数でもスペクトラム拡散によりピーク電圧が図１３に比較して低くなっている。
【００５２】
図１５は，図８に示した送信ユニット１０の排他的論理演算器１２がＥＮＯＲゲートの例におけるクロストークの周波数スペクトラムを示す図である。この例も，容量Ｃ１，Ｃ２を上記と同様に変化させた時の最大クロストーク電圧を発生するワーストケースである。一次周波数５０ＭＨｚではスペクトラム拡散により，最大ピーク電圧が１８．１ｍＶと，図１３に比較して２０ｄＢほど低くなっている。それ以外の３次，５次，７次の周波数でもスペクトラム拡散によりピーク電圧が図１３に比較して低くなっている。この結果から，ＥＮＯＲゲートを利用した場合も，クロストークはスペクトラム拡散されて各周波数での最大ピーク値が低減されている。
【００５３】
以上の通り，本実施の形態におけるクロック送受信回路によれば，クロック源のクロックの位相や周波数に変調をかけることなく，スペクトラム拡散された擬似ランダムクロックを伝播することができ，クロストークの最大ピーク電圧を低減することができ，さらに，受信ユニットでは元のクロックに再生することができる。また，差動クロックを伝播させる場合よりもクロストークの最大ピーク電圧を低減することができる。また，送信ユニット，受信ユニットは共に，擬似乱数ビット列生成器と排他的論理ゲートを設けるだけであり，小さな面積で実現可能である。
【００５４】
本実施の形態のクロック送受信回路は，例えば，ＬＳＩチップ内のクロック供給回路として利用することができ，ＬＳＩ内の多層配線構造内にクロック配線が設けられても，その近傍の信号配線のクロストークのピーク電圧を低減することができる。さらに，クロック送受信回路は，ＬＳＩチップ間のマザーボードにも利用可能である。その場合は，マザーボード内のクロック配線近傍の信号配線のクロストークのピーク電圧を低減することができる。また，クロック配線と信号配線が同じ同軸ケーブル内に設けられる場合にも信号配線のクロストークのピーク電圧を低減できる。
【００５５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５６】
（付記１）
クロックを送信し送信した前記クロックを受信するクロック送受信回路において，
入力クロックを入力し擬似乱数ビット列に基づく第１のクロックを生成する擬似乱数ビット列生成ユニットと，前記第１のクロックと入力クロックとを入力し排他的論理演算を行い第２のクロックを生成する送信側排他的論理演算器とを有する送信ユニットと，
前記送信ユニットが生成する前記第１，第２のクロックを伝播する第１，第２のクロック配線と，
前記第１，第２のクロック配線を伝播してきた前記第１，第２のクロックを入力し排他的論理演算を行い出力クロックを生成する受信側排他的論理演算器を有する受信ユニットとを有するクロック送受信回路。
【００５７】
（付記２）
付記１において，
前記送信ユニットは，更に，前記擬似乱数ビット列生成ユニットが出力する第１のクロックと，前記送信側排他的論理演算器が出力する第２のクロックとをそれぞれ，前記入力クロックに同期して前記第１，第２のクロック配線に出力する第１，第２のタイミング調整ユニットを有するクロック送受信回路。
【００５８】
（付記３）
付記１または２において，
前記送信側及び受信側排他的論理演算器の前記排他的論理演算は，ＥＯＲ演算であるクロック送受信回路。
【００５９】
（付記４）
付記１または２において，
前記送信側及び受信側排他的論理演算器の前記排他的論理演算は，ＥＮＯＲ演算であり，
前記受信側排他的論理演算器は，前記第２のクロックを反転して入力するクロック送受信回路。
【００６０】
（付記５）
付記１または２において，
前記第１，第２のクロック配線は，それぞれのクロックの伝播時間が等しくなるように構成されているクロック送受信回路。
【００６１】
（付記６）
付記１または２において，
前記擬似乱数ビット列生成ユニットは，Ｍ系列生成器，Ｇｏｌｄ系列生成器，デルタシグマ変調器のうちのいずれかであるクロック送受信回路。
【００６２】
（付記７）
付記６において，
前記Ｍ系列生成器は，縦列に接続されたＫ段のフリップフロップと，前記Ｋ段のフリップフロップのＫ段目の出力とＬ段目の出力との排他的論理和を前記Ｋ段のフリップフロップの入力に供給するゲートとを有し，前記ＬはＫより小さく，前記ゲートが前記第１のクロックを出力するクロック送受信回路。
【００６３】
（付記８）
付記６において，
前記Ｇｏｌｄ系列生成器は，構成が異なる第１，第２のＭ系列生成器と，前記第１，第２のＭ系列生成器の出力を加算して前記第１のクロックを出力する加算器とを有するクロック送受信回路。
【００６４】
（付記９）
付記６において，
前記デルタシグマ変調器は，入力信号とフィードバックされる量子化誤差とを加算する加算器と，前記加算器の出力を積分する積分回路と，前記積分回路の出力と所定の基準値とを比較して量子化出力を生成する量子化回路と，前記量子化回路の量子化誤差を遅延して前記加算器にフィードバックする遅延回路とを有し，前記入力クロックに同期して動作するクロック送受信回路。
【符号の説明】
【００６５】
１０：送信ユニット                  １１：擬似乱数ビット列生成回路
１２：排他的論理演算器              ＳＡ，ＳＢ：第１，第２のクロック
２０：クロック配線                  ３０：受信ユニット
３１：排他的論理演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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