(57)【要約】【課題】電源変動などに起因して出力アナログ信号に変動成分が発生してＤＡＣの変換精度が低下することを抑制する。【解決手段】デジタルアナログ変換器は，複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号に変換する変調器と，パルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成する第１のＲＺ変換回路と，第１のＲＺパルス信号を積分して第１のアナログ信号を出力する第１の積分回路と，パルス信号の第１のレベルを規定数有する第１レベル信号を第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成する第２のＲＺ変換回路と，第２のＲＺパルス信号を積分して第２のアナログ信号を出力する第２の積分回路と，第２のアナログ信号が所定の基準レベルに近づくように第１のクロック信号のデューティ比を制御するクロックデューティ制御回路とを有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号に変換する変調器と，
前記パルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成する第１のＲＺ変換回路と，
前記第１のＲＺパルス信号を積分して第１のアナログ信号を出力する第１の積分回路と，
前記パルス信号の第１のレベルを規定数有する第１レベル信号を前記第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成する第２のＲＺ変換回路と，
前記第２のＲＺパルス信号を積分して第２のアナログ信号を出力する第２の積分回路と，
前記第２のアナログ信号が所定の基準レベルに近づくように前記第１のクロック信号のデューティ比を制御するクロックデューティ制御回路とを有するデジタルアナログ変換器。
【請求項２】
請求項１において，
前記第１，第２の積分回路は，前記第１，第２のＲＺパルス信号のパルス密度に応じて第１，第２のアナログ信号をそれぞれ出力する第１，第２のローパスフィルタを有するデジタルアナログ変換器。
【請求項３】
請求項１または２において，
前記クロックデューティ制御回路は，第２のクロック信号に基づいて三角波を生成する三角波生成回路と，前記第２のアナログ信号と前記三角波とを比較して前記第１のクロック信号を生成するコンパレータとを有するデジタルアナログ変換器。
【請求項４】
請求項３において，
前記三角波生成回路は，前記第２のクロック信号によって交互に導通または非導通するプルアップスイッチとプルダウンスイッチとを有し，前記プルアップスイッチとプルダウンスイッチの接続ノードに前記三角波を生成するデジタルアナログ変換器。
【請求項５】
請求項１または２において，
前記クロックデューティ制御回路は，第２のクロック信号に基づいて前記第２のアナログ信号の電位に対応する電位を有する三角波を生成する三角波生成回路と，前記三角波と基準電圧とを比較して前記第１のクロック信号を生成するコンパレータとを有するデジタルアナログ変換器。
【請求項６】
請求項１または２において，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルより高い場合に前記第１のクロック信号のパルス幅を所定幅減少または増加し，前記第２のアナログ信号のレベルが前記基準レベルより低い場合に前記第１のクロック信号のパルス幅を所定幅増加または減少するデジタルアナログ変換器。
【請求項７】
請求項６において，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルより高い間は，前記第１のクロック信号のパルス幅の所定幅減少または増加を繰り返し，前記第２のアナログ信号のレベルが前記基準レベルより低い間は，前記第１のクロック信号のパルス幅の所定幅増加または減少を繰り返すデジタルアナログ変換器。
【請求項８】
請求項６において，
前記基準レベルは第１の基準レベルとそれより低い第２の基準レベルとを有し，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルのうち前記第１の基準レベルより高い場合に前記第１のクロック信号のパルス幅を所定幅減少または増加し，前記第２のアナログ信号のレベルが前記基準レベルのうち前記第２の基準レベルより低い場合に前記第１のクロック信号のパルス幅を所定幅増加または減少し，前記第２のアナログ信号のレベルが前記第１，第２の基準レベルの間の場合には前記第１のクロック信号のパルス幅を維持するデジタルアナログ変換器。
【請求項９】
請求項１に記載のデジタルアナログ変換器と，
記憶手段からデジタルオーディオデータを読み出し前記デジタル信号として前記デジタルアナログ変換器に入力するデジタル信号処理部と，
前記デジタルアナログ変換器が生成する前記第１のアナログ信号をオーディオ再生手段に供給するアナログ信号処理部とを有するデジタルオーディオ処理回路。
【請求項１０】
複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成し，
前記第１のＲＺパルス信号を積分して第１のアナログ信号を出力し，
前記パルス信号の第１のレベルを有する第１レベル信号を前記第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成し，
前記第２のＲＺパルス信号を積分して第２のアナログ信号を出力し，
前記第２のアナログ信号が所定の基準レベルに近づくように前記第１のクロック信号のデューティ比を制御することを特徴とするデジタルアナログ変換の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，デジタルアナログ変換器及びそれを有するデジタルオーディオ処理回路に関する。
【背景技術】
【０００２】
デジタルアナログ変換器（ＤＡＣ）は，デジタル信号をアナログ信号に変換する回路である。近年，音楽などオーディオデジタル信号をアナログ信号に変換し，そのアナログ信号によりオーディオを再生するデジタルオーディオ処理回路が広く普及している。例えば，ボイスレコーダ，音楽再生機器，携帯電話などである。
【０００３】
ＤＡＣには様々な構成のものがあるが，その中でもΔΣ変調器を利用したΔΣ変調型ＤＡＣが広く普及している。例えば，特許文献１である。
【０００４】
ΔΣ変調型ＤＡＣは，ΔΣ変調器と積分器とを有する。ΔΣ変調器は，デジタル信号をそのデジタル値に対応したパルス密度を有するパルス列に変換する。このパルス列を積分器で積分することで，アナログ信号を生成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６７０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ΔΣ変調器が生成するパルス信号の電圧は，電源ノイズの影響で変動する。このパルス信号の電圧変動が積分器により生成されるアナログ信号の変動を招き，アナログ信号の変換精度の低下を招く。
【０００７】
そこで，本発明の目的は，電源ノイズなどによる変換精度低下を抑制したデジタルアナログ変換器とそれを有するデジタルオーディオ処理回路を提供することにある。
【課題を解決するための手段】
【０００８】
デジタルアナログ変換器の第１の側面は，複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号に変換する変調器と，
前記パルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成する第１のＲＺ変換回路と，
前記第１のＲＺパルス信号を積分して第１のアナログ信号を出力する第１の積分回路と，
前記パルス信号の第１のレベルを規定数有する第１レベル信号を前記第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成する第２のＲＺ変換回路と，
前記第２のＲＺパルス信号を積分して第２のアナログ信号を出力する第２の積分回路と，
前記第２のアナログ信号が所定の基準レベルに近づくように前記第１のクロック信号のデューティ比を制御するクロックデューティ制御回路とを有する。
【発明の効果】
【０００９】
第１の側面によれば，変換精度の低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に関連するデジタルアナログ変換器（ＤＡＣ）の構成図である。
【図２】ＲＺ変換器２のＲＺ変換を示す図である。
【図３】本実施の形態におけるΔΣ変調型ＤＡＣの構成図である。
【図４】クロックデューティ制御回路２２によるデューティ比の制御を示す図である。
【図５】図１，図３のΔΣ変調型ＤＡＣの第１の具体例を示す図である。
【図６】図５のクロックデューティ制御回路２２の構成と動作を示す図である。
【図７】図１，図３のΔΣ変調型ＤＡＣの第２の具体例を示す図である。
【図８】図７の動作を示す図である。
【図９】図１，図３のΔΣ変調型ＤＡＣの第３の具体例を示す図である。
【図１０】図９の動作を示す図である。
【図１１】図１，図３のΔΣ変調型ＤＡＣの第４の具体例を示す図である。
【図１２】第２の実施の形態におけるΔΣ変調型ＤＡＣの構成図である。
【図１３】図１２のＤＡＣにおけるクロックデューティ制御回路３０のデューティ比制御を示すフローチャート図である。
【図１４】第２の実施の形態のＤＡＣのクロック信号のデューティ比の制御を示す図である。
【図１５】第２の実施の形態のＤＡＣのクロックデューティ制御回路３０の構成図である。
【図１６】図１５のクロックデューティ制御回路３０の動作を説明する図である。
【図１７】第２の実施の形態におけるＤＡＣでの，クロックデューティ制御回路３０のデューティ比制御の第１の変形例を示す図である。
【図１８】第２の実施の形態におけるＤＡＣでの，クロックデューティ制御回路３０のデューティ比制御の第２の変形例を示す図である。
【図１９】ΔΣ変調器の構成例を示す図である。
【図２０】第１または第２の実施の形態のΔΣ変調型ＤＡＣを有するデジタルオーディオ処理回路の構成図である。
【発明を実施するための形態】
【００１１】
図１は，本実施の形態に関連するデジタルアナログ変換器（ＤＡＣ）の構成図である。このＤＡＣは，デジタル信号Ｄｉｎをアナログ信号Ａｏｕｔ１に変換する。図１に示されたＤＡＣはデルタシグマ変調型のＤＡＣであり，デジタル信号Ｄｉｎを変調してデジタル信号のデジタル値に対応するパルス密度を有するパルス信号ＰＳＴに変換するΔΣ変調器１と，そのパルス信号ＰＳＴをクロックＣＬＫ２に基づいてＲＺ（Return to Zero）変換してＲＺ変換パルスＲＺ−ＰＳＴを生成するＲＺ変換器２とを有する。ＲＺ変換器２は，例えばＡＮＤ回路である。
【００１２】
さらに，ＤＡＣは，ＲＺパルス信号ＲＺ−ＰＳＴの波形整形をするドライバ回路３と，ドライバの出力信号を積分してアナログ信号Ａｏｕｔ１を出力する積分回路４とを有する。ドライバ回路３は，例えば電源ＶＤＤとグランドＶＳＳとに接続されたＣＭＯＳバッファ回路であり，ＲＺパルス信号ＲＺ−ＰＳＴがＨレベルの時に電源ＶＤＤから電流を供給し，Ｌレベルの時にグランドＶＳＳに電流を吸収する。したがって，積分回路４は，ＲＺパルス信号ＲＺ−ＰＳＴのＨレベルの密度が高いほど高い電圧のアナログ信号Ａｏｕｔ１を生成し，Ｌレベルの密度が高いほど低い電圧のアナログ信号Ａｏｕｔ１を生成する。
【００１３】
そして，積分回路４は，例えば抵抗Ｒ１とキャパシタＣ１とからなるローパスフィルタＬＰＦである。その結果，積分回路４が生成するアナログ信号Ａｏｕｔ１は，ＲＺパルス信号ＲＺ−ＰＳＴのパルス密度に応じた電圧レベルを有するアナログ信号になる。
【００１４】
図２は，ＲＺ変換器２のＲＺ変換を示す図である。図１のＲＺ変換器２はＡＮＤゲートである。図２に示されるとおり，パルス信号ＰＳＴはΔΣ変調器１が生成する「１」と「０」のビットストリームのパルス信号である。ＡＮＤゲート２は，このパルス信号ＰＳＴと同じ周波数のクロック信号ＣＬＫ２とパルス信号ＰＳＴとでＡＮＤ演算してＲＺパルス信号ＲＺ−ＰＳＴを出力する。
【００１５】
ＲＺパルス信号ＲＺ−ＰＳＴは，クロック信号ＣＬＫ２の周期毎に必ずゼロ電位（Ｌレベル）に戻るパルス信号になる。その結果，パルス信号ＰＳＴが「０」の後の「１」の場合のＲＺパルス信号と，「１」の後の「１」の場合のＲＺパルス信号とが同じ波形になるので，積分回路４が生成するアナログ信号の電圧レベルにパルス信号ＰＳＴのパターン依存性が生じるのを回避できる。
【００１６】
ＲＺ変換器２は，同様の原理でクロック信号周期毎に必ず電源電圧（Ｈレベル）に戻るパルス信号に変換してもよい。その場合は，ＲＺ変換器は，ＡＮＤゲートではなくＮＡＮＤゲートにすればよい。ただし，その場合のＲＺパルス信号は，パルス信号ＰＳＴが「０」の時はＨレベル，「１」の時はＬレベルとＨレベルになる。そのため，アナログ信号Ａｏｕｔ１は図２の例とは反転する。
【００１７】
図１９は，ΔΣ変調器の構成例を示す図である。ΔΣ変調器は，加算器１９０と量子化器１９２と遅延回路１９４とを有する。加算器１９０は，デジタル信号Ｄｉｎに１つ前のデジタル信号ｄ１を加算することで，デジタル信号Ｄｉｎの積分値を出力する。そして，量子化器１９２は，積分値をある基準値と比較して量子化し，「１」と「０」のビットストリームからなるパルス信号ＰＳＴを出力する。量子化器１９２が「１」を出力する場合は積分値と基準値の差分がデジタル信号ｄ１としてフィードバックされる。かかる構成にすることで，ΔΣ変調器は，入力されるデジタル信号Ｄｉｎのデジタル値に対応したパルス密度のパルス信号ＰＳＴを生成する。
【００１８】
図１に戻り，電源ＶＤＤやグランドＶＳＳにノイズが発生して，電圧（ＶＤＤ−ＶＳＳ）が変動すると，それに依存してアナログ信号Ａｏｕｔ１の電位も変動する。図１に示されているとおり，所定期間においてパルス信号ＰＳＴが全て「１」の場合にアナログ信号Ａｏｕｔ１は最大電位Ｖｍａｘになり，全て「０」の場合に最小電位Ｖｍｉｎになり，パルス信号ＰＳＴの「１」の数が増加するにしたがってアナログ信号Ａｏｕｔ１の電位はリニアに増加する。
【００１９】
しかし，電源ノイズの発生により破線で示されるとおりアナログ信号Ａｏｕｔ１の電位は上下する。その結果，電源ノイズに依存してアナログ信号Ａｏｕｔ１の電位も変動しその精度が低下する。このアナログ信号の変動は，電源ノイズ以外にも，クロック信号ＣＬＫ２のジッター（ゆらぎ）によっても生じる。クロック信号ＣＬＫ２はＰＬＬシンセサイザなどにより生成されるが，一般的にジッターの発生を避けることは容易ではない。このようなアナログ信号の変動は，デジタルアナログ変換誤差となり好ましくない。
【００２０】
図３は，本実施の形態におけるΔΣ変調型ＤＡＣの構成図である。このデジタルアナログ変換器（ＤＡＣ）は，図１と同様に，入力デジタル信号Ｄｉｎからビットストリームであるパルス信号ＰＳＴを生成するΔΣ変調器１と，パルス信号をＲＺパルス信号に変換するＲＺ変換器２と，ドライバ３と，積分器４とを有し，積分器４がアナログ信号Ａｏｕｔ１を出力する。その構成と動作は，図１と同様である。
【００２１】
さらに，図３のＤＡＣでは，常時Ｈレベルのパルス信号ＨＰをＲＺ変換し，それを積分してレプリカのアナログ信号Ａｏｕｔ２を生成するレプリカ回路１０と，レプリカアナログ信号Ａｏｕｔ２のレベルに応じてＡｏｕｔ２が基準信号に近づくようにクロック信号ＣＬＫ２のデューティ比を制御するクロックデューティ制御回路２０とを有する。レプリカのアナログ信号Ａｏｕｔ２を生成するレプリカ回路１０は，回路５と同様に，ＲＺ変換器１２とドライバ１３と積分器１４とを有し，回路５と同じ回路構成である。ただし，レプリカ回路１０のＲＺ変換器１２にはパルス信号ＰＳＴの代わりに常にＨレベルのパルス信号ＨＰが入力されているので，レプリカのアナログ信号Ａｏｕｔ２の電位は，図１に示した最大値Ｖｍａｘになる。
【００２２】
このレプリカのアナログ信号Ａｏｕｔ２には，アナログ信号Ａｏｕｔ１と同様に，電源ノイズやクロック信号のジッターに依存した変動成分が含まれる。特に，常時Ｈレベルのパルス信号ＨＰを利用することでレプリカアナログ信号Ａｏｕｔ２に含まれる変動成分は，最大化される。したがって，パルス信号ＨＰは少なくとも「１」を含む「１」「０」の既知のビットストリームであっても良い。全て「１」の場合は，変動成分を最大化することができ，デューティ比制御の感度を高くすることができる。
【００２３】
このレプリカアナログ信号Ａｏｕｔ２は，誤差検出器２４で基準電圧Ｖｒと比較され，その差分Ｖｒ−Ａｏｕｔ２が誤差としてクロックデューティ制御回路２２に入力される。クロックデューティ制御回路２２は，ＰＬＬシンセサイザなどクロック発生器からのクロック信号ＣＬＫ１のデューティ比を，この誤差に応じて調整し，デューティ比が制御されたクロック信号ＣＬＫ２を生成する。このデューティ比の調整は，レプリカアナログ信号Ａｏｕｔ２の電位が基準電圧Ｖｒに近づくように行われる。
【００２４】
図４は，クロックデューティ制御回路２２によるデューティ比の制御を示す図である。横軸がクロック信号ＣＬＫ２のデューティ比，縦軸がレプリカアナログ信号Ａｏｕｔ２である。図４の例では，回路５，１０の論理が，クロック信号ＣＬＫ２のデューティ比が大きくなれば，つまりＨレベルのパルス幅が広くなれば，アナログ信号Ａｏｕｔ１及びレプリカアナログ信号Ａｏｕｔ２の電圧レベルが大きくなることを前提にしている。
【００２５】
図４に示されるとおり，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒと一致している場合は，クロック信号ＣＬＫ２のデューティ比は例えば５０％に制御される。そして，クロックデューティ制御回路２２は，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒよりも大きくなると，クロック信号ＣＬＫ２のデューティ比を小さくするように制御し，Ａｏｕｔ２が基準電圧Ｖｒよりも小さくなると，クロック信号ＣＬＫ２のデューティ比を大きくするように制御する。このようにクロック信号ＣＬＫ２のデューティ比を制御することで，レプリカアナログ信号Ａｏｕｔ２に含まれる誤差成分は抑制され，同様にアナログ信号Ａｏｕｔ１に含まれる変動成分も抑制される。その結果，デジタルアナログ変換精度を高めることができる。
【００２６】
レプリカアナログ信号Ａｏｕｔ２の変動成分がアナログ信号Ａｏｕｔ１の変動成分と同じ傾向を持つようにするためには，回路５と回路１０とは，トランジスタレベルで同じ回路構成，回路サイズにすることが望ましく，さらに，レイアウトレベルで配線インピーダンスを同じにし，電源，グランド配線を基準にしてできるだけ対象に配置することが望ましい。
【００２７】
図５は，図１，図３のΔΣ変調型ＤＡＣの第１の具体例を示す図である。ドライバ回路２，１２は，電源ＶＤＤとグランドＶＳＳとの間に設けられたバッファ回路であり，例えば２段のＣＭＯＳインバータで構成される。また，積分器４，１４は，図１と同様に，抵抗Ｒ１，Ｒ２とキャパシタＣ１，Ｃ２とで構成されるローパスフィルタである。積分器４，１４は，ドライバ３，１３からのＨレベル信号とＬレベル信号を積分し平滑化されたアナログ信号Ａｏｕｔ１，Ａｏｕｔ２を生成する。
【００２８】
さらに，図５の誤差検出器２４は，オペアンプで構成された誤差アンプ２５を有し，レプリカアナログ信号Ａｏｕｔ２と基準電圧Ｖｒとが入力され，それらの差分Ｖｒ−Ａｏｕｔ２が出力される。クロックデューティ制御回路２２は，この差分Ｖｒ−Ａｏｕｔ２が正になればクロックＣＬＫ２のデューティ比を大きく制御し，負になれば小さく制御する。つまり，ネガティブフィードバック制御により，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒに近づくようにされる。
【００２９】
図６は，図５のクロックデューティ制御回路２２の構成と動作を示す図である。クロックデューティ制御回路２２は，クロック信号ＣＬＫ１から三角波Ｓ２６を生成する三角波生成回路２６と，その三角波Ｓ２６と誤差Ｖｒ−Ａｏｕｔ２とを比較するコンパレータ２７とを有する。クロック信号ＣＬＫ１は，例えばデューティ比が５０％のクロックであり，それから生成される三角波Ｓ２６は，図示されるとおりである。そして，誤差Ｖｒ−Ａｏｕｔ２＝０の場合は，コンパレータ２７が出力するクロック信号ＣＬＫ１はデューティ比がクロック信号ＣＬＫ１と同じ５０％である。一方，誤差Ｖｒ−Ａｏｕｔ２＜０の場合は，コンパレータ２７が出力するクロック信号ＣＬＫ１のデューティ比は５０％より小さく調整される。逆に，誤差Ｖｒ−Ａｏｕｔ２＞０の場合は，コンパレータ２７が出力するクロック信号ＣＬＫ１のデューティ比は５０％より大きく調整される。
【００３０】
ただし，ＲＺ変換器１２，ドライバ回路１３，積分器１４などに反転論理が入る構成の場合は，上記のクロック信号ＣＬＫ２のデューティ比の制御は逆になる。つまり，誤差Ｖｒ−Ａｏｕｔ２＜０の場合は，コンパレータ２７が出力するクロック信号ＣＬＫ１のデューティ比は５０％より大きく調整される。逆に，誤差Ｖｒ−Ａｏｕｔ２＞０の場合は，コンパレータ２７が出力するクロック信号ＣＬＫ１のデューティ比は５０％より小さく調整される。
【００３１】
いずれにしても，クロックデューティ制御回路２２は，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒに近づく方向にクロックＣＬＫ２のデューティ比の制御を行う。
【００３２】
また，図５のＲＺ変換回路２，１２であるアンドゲートが十分な出力駆動能力を有する場合は，ドライバ回路３，１３を省略することができる。アンドゲートは，例えば電源ＶＤＤとグランドＶＳＳに接続されたＣＭＯＳ回路である。
【００３３】
図７は，図１，図３のΔΣ変調型ＤＡＣの第２の具体例を示す図である。また，図８はその動作を示す図である。この具体例では，ローパスフィルタである積分器４，１４が，オペアンプＯＰＡ１，２と，抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３と，キャパシタＣ１１，Ｃ１２と，基準電圧Ｖｒ１，Ｖｒ２とで構成されている。このオペアンプＯＰＡ１，ＯＰＡ２はそれぞれ反転論理である。また，クロックデューティ制御回路２２の三角波生成回路２６も，オペアンプＯＰＡ３と，抵抗Ｒ１４，Ｒ１５と，キャパシタＣ１３と，基準電圧Ｖｒ３とで構成されている。そして，コンパレータ２７にはレプリカアナログ信号Ａｏｕｔ２が直接入力されている。基準電圧Ｖｒ１，Ｖｒ２，Ｖｒ３は，例えばＶＤＤ／２の電圧である。
【００３４】
積分器１４の動作を説明すると，図８に示されるとおり，電源ＶＤＤが上昇しドライバ回路１３の出力が上昇すると，オペアンプＯＰＡ２の出力Ａｏｕｔ２は徐々に下降する。一方，電源ＶＤＤが下降しドライバ回路１３の出力が下降すると，オペアンプＯＰＡ２の出力Ａｏｕｔ２は徐々に上昇する。つまり，このオペアンプＯＰＡ２の出力Ａｏｕｔ２は，図５の誤差信号Ｖｒ−Ａｏｕｔ２と同じ論理である。積分器４も同様の動作になる。
【００３５】
三角波生成回路２６も，積分回路４，１４と同等の回路構成であり，図８に示されるとおり，クロック信号ＣＬＫ１がＨレベルの間キャパシタＣ１３に電荷が蓄積され三角波Ｓ２６は低下し，逆にクロック信号ＣＬＫ１がＬレベルの間キャパシタＣ１３から電荷が引き抜かれ三角波Ｓ２６は上昇する。
【００３６】
図８に示されるとおり，図８（Ａ）のように電源ＶＤＤにノイズ成分がなく，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ３と同等のレベルにあるときは，クロックＣＬＫ２のパルス幅Ｗ１はパルス周期の５０％であり，デューティ比は５０％である。そこで，図８（Ｂ）のように電源ＶＤＤに負のノイズが発生して低下すると，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ３より高くなり，コンパレータ２７は，クロック信号ＣＬＫ２のパルス幅Ｗ２をより広くし，デューティ比は５０％より増加する。その結果，レプリカアナログ信号Ａｏｕｔ２は基準電圧Ｖｒ３に近づく。逆に，図８（Ｃ）のように電源ＶＤＤに正のノイズが発生して上昇すると，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ３より低くなり，コンパレータ２７は，クロック信号ＣＬＫ２のパルス幅Ｗ３をより狭くし，デューティ比は減少する。その結果，レプリカアナログ信号Ａｏｕｔ２は基準電圧Ｖｒ３に近づく。
【００３７】
クロックＣＬＫ１にジッターが含まれている場合は，三角波Ｓ２６にその影響が与えられ，コンパレータ２７によりクロック信号ＣＬＫ２のデューティ比が制御され，アナログ信号Ａｏｕｔ１，２へのクロックＣＬＫ１のジッターによる変動成分が抑制される。
【００３８】
しかも，本実施の形態のＤＡＣによれば，電源ノイズやクロックＣＬＫ１のジッターにより発生するアナログ信号Ａｏｕｔ１，２の変動成分は，ＲＺ変換器２，１２の基準クロックＣＬＫ２のデューティ比を制御することで抑制されている。このデューティ比の制御は，積分器４，１４の積分動作によりクロックＣＬＫ２の複数の周期を経てアナログ信号Ａｏｕｔ１，Ａｏｕｔ２に反映される。したがって，クロックＣＬＫ２のデューティ比制御によれば，アナログ信号Ａｏｕｔ１，Ａｏｕｔ２をより微細に調整することができる。図３，５のＤＡＣも同様である。
【００３９】
さらに，クロックＣＬＫ１にＤＣオフセットが発生すると，三角波Ｓ２６に反映され，ＣＬＫ２のパルス幅が変化する。レプリカアナログ信号Ａｏｕｔ２の変動成分に加えてクロック信号ＣＬＫ１のＤＣオフセット成分もコンパレータ２７に入力されるので，クロックＣＬＫ２のデューティ比はそれらの変動成分とＤＣオフセット成分を打ち消すように制御され，クロックＣＬＫ１のＤＣオフセットによる変動成分も抑制することができる。
【００４０】
図９は，図１，図３のΔΣ変調型ＤＡＣの第３の具体例を示す図である。また，図１０はその動作を示す図である。この例は，図７のＤＡＣとは，クロックデューティ制御回路２２の構成が異なり，それ以外の構成は図７と同じである。図９のクロックデューティ制御回路２２では，三角波生成回路２６の負側入力にレプリカアナログ信号Ａｏｕｔ２が抵抗Ｒ１６を介して入力され，コンパレータ２７が三角波Ｓ２６を基準電圧Ｖｒ４と比較する。この基準電圧Ｖｒ４は，Ｖｒ３らと同様に例えばＶＤＤ／２である。
【００４１】
このような構成にすると，レプリカアナログ信号Ａｏｕｔ２の変動成分が三角波Ｓ２６に反映される。そして，コンパレータ２７がその変動成分を含む三角波Ｓ２６と基準電圧Ｖｒ４とを比較すれば，図７と同様にデューティ比制御されたクロックＣＬＫ２を生成することができる。
【００４２】
さらに，クロック信号ＣＬＫ１にＤＣオフセットが含まれていた場合，そのＤＣオフセットが三角波Ｓ２６にも反映される。そして，レプリカアナログ信号Ａｏｕｔ２の変動成分に加えてクロック信号ＣＬＫ１のＤＣオフセット成分も三角波Ｓ２６に与えられるので，図７の場合と同様にクロックＣＬＫ２のデューティ比はそれらの変動成分とＤＣオフセット成分を打ち消すように制御される。
【００４３】
図１０に示されるとおり，図１０（Ａ）のように電源ＶＤＤにノイズが発生していないときは，三角波Ｓ２６は基準電圧Ｖｒ４を中心に上下し，クロックＣＬＫ２のパルス幅Ｗ１はパルス周期の５０％でありデューティ比も５０％である。そこで，図１０（Ｂ）のように電源ＶＤＤに負のノイズが発生して低下すると，レプリカアナログ信号Ａｏｕｔ２が上昇し三角波Ｓ２６の中心は基準電圧Ｖｒ４より低くなる。それに伴い，コンパレータ２７は，クロック信号ＣＬＫ２のパルス幅Ｗ２をより広くし，デューティ比は５０％より上昇する。その結果，レプリカアナログ信号Ａｏｕｔ２の上昇は抑えられて基準電圧に近づく。逆に，図１０（Ｃ）のように電源ＶＤＤに正のノイズが発生して上昇すると，レプリカアナログ信号Ａｏｕｔ２が低下し三角波Ｓ２６の中心は基準電圧Ｖｒ４より高くなり，コンパレータ２７は，クロック信号ＣＬＫ２のパルス幅Ｗ３をより狭くし，デューティ比は下降する。その結果，レプリカアナログ信号Ａｏｕｔ２の低下は抑制されて基準電圧に近づく。
【００４４】
クロックＣＬＫ１にジッターが発生してレプリカアナログ信号Ａｏｕｔ２が基準電圧からずれた場合も，上記と同様のクロック信号ＣＬＫ２のデューティ比が制御され，レプリカアナログ信号Ａｏｕｔ２のレベルが調整される。
【００４５】
そして，クロック信号ＣＬＫ１にプラスのＤＣオフセットが発生した場合は，三角波Ｓ２６の電圧レベルが下降し，クロック信号ＣＬＫ２のデューティ比は増加し，レプリカアナログ信号Ａｏｕｔ２が低下し，三角波生成回路２６の入力側の抵抗Ｒ１４，Ｒ１６でクロック信号ＣＬＫ１のプラスのＤＣオフセットが相殺される。マイナスのＤＣオフセットが発生した場合は，上記と逆の方向に動作してＤＣオフセットが相殺される。
【００４６】
図１１は，図１，図３のΔΣ変調型ＤＡＣの第４の具体例を示す図である。このＤＡＣは，図７のＤＡＣの三角波生成回路２６を，チャージポンプ回路により構成している。それ以外の構成は，図７と同じである。
【００４７】
図１１のＤＡＣの三角波生成回路２６は，オペアンプの代わりに，キャパシタＣ２６と電流源Ｉ１，Ｉ２，スイッチＳＷ１，ＳＷ２とで構成されるチャージポンプ回路で構成される。スイッチＳＷ１は例えばＰチャネルＭＯＳトランジスタ，スイッチＳＷ２は例えばＮチャネルＭＯＳトランジスタであり，それぞれプルアップスイッチ，プルダウンスイッチである。そして，クロック信号ＣＬＫ１がＬレベルの間は，スイッチＳＷ１が導通して定電流Ｉ１がキャパシタＣ２６を充電し，クロック信号ＣＬＫ１がＨレベルの間は，スイッチＳＷ２が導通して定電流Ｉ２によりキャパシタＣ２６が放電し，三角波Ｓ２６が生成される。この三角波生成回路２６は図７のようにオペアンプを使用していないので，回路構成を簡素化することができ，チップ上のＤＡＣの回路面積を削減することができる。
【００４８】
図１２は，第２の実施の形態におけるΔΣ変調型ＤＡＣの構成図である。このＤＡＣは，クロックデューティ制御回路３０が，三角波生成回路とコンパレータで構成されるのではなく，レプリカアナログ信号Ａｏｕｔ２と基準電圧Ｖｒ＋α，Ｖｒ−αとの比較により得られる調整信号Ｃｐ，Ｃｍとに基づいて，クロックＣＬＫ１のパルス幅を広げたり狭めたりするデジタル回路（論理回路）で構成されている。調整信号Ｃｐ，Ｃｍは，コンパレータＣＭＰ−Ｐ，ＣＭＰ−Ｍにより生成される。それ以外の構成は，図７のＤＡＣと同じである。
【００４９】
図１３は，図１２のＤＡＣにおけるクロックデューティ制御回路３０のデューティ比制御を示すフローチャート図である。レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ＋αより高くなると調整信号Ｃｐ＝Ｌになり，クロックデューティ制御回路３０がクロック信号ＣＬＫ２のデューティ比を増加させる。その結果，反転論理を有する積分回路１４の出力であるレプリカアナログ信号Ａｏｕｔ２は低下する。逆に，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ−αより低くなると調整信号Ｃｍ＝Ｌになり，クロックデューティ制御回路３０がクロック信号ＣＬＫ２のデューティ比を減少させる。その結果，レプリカアナログ信号Ａｏｕｔ２は上昇する。そして，Ｃｐ，ＣｍがいずれもＨレベルの場合は，デューティ比の変更は行わない。
【００５０】
図１４は，第２の実施の形態のＤＡＣのクロック信号のデューティ比の制御を示す図である。クロックデューティ制御回路３０は，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ＋αより高くなり調整信号Ｃｐ＝Ｌになると，クロック信号ＣＬＫ２のパルス幅をｔ＋Δｔに増加する。逆に，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ−αより低くなり調整信号Ｃｍ＝Ｌになると，クロック信号ＣＬＫ２のパルス幅をｔ−Δｔに減少する。そして，レプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒ＋α，Ｖｒ−αの間にあるときは，クロック信号ＣＬＫ２のパルス幅の増加，減少は行わず，パルス幅を維持する。
【００５１】
図１５は，第２の実施の形態のＤＡＣのクロックデューティ制御回路３０の構成図である。また，図１６は，その動作を説明する図である。図１５のクロックデューティ制御回路３０は，クロックＣＬＫ１より高速のサンプリングクロックＣＫに同期するフリップフロップＦＦ１，ＦＦ２，ＦＦ３を有する。そして，図１６に示されるように，サンプリングクロックＣＫの連続する３つのタイミングのクロックＣＬＫ１のＨ（１）レベルまたはＬ（０）レベルを出力する。３つの連続するサンプリングタイミングでのクロック信号ＣＬＫ１のレベルをそれぞれＤ−１，Ｄ０，Ｄ＋１とする。
【００５２】
そして，クロックデューティ制御回路３０は，これらの３つのタイミングでのクロック信号ＣＬＫ１のレベルと，調整信号Ｃｐ，Ｃｍとに応じて，制御対象であるクロックＣＬＫ１のレベルＤ０の変更を行うデューティ比変更回路３２を有する。このデューティ比変更回路３２は，４つのＮＡＮＤ１〜４を有し，図中の論理値表に示されるとおりクロック信号ＣＬＫ１の３つの連続するサンプリング点のレベルＤ−１，Ｄ０，Ｄ＋１から，クロック信号ＣＬＫ１の立ち下がり時のレベルＤ０を，調整信号Ｃｐ，Ｃｍに応じて，ＬをＨにしてパルス幅を広げるか，ＨをＬにしてパルス幅を狭めるか，変更せずにパルス幅の変更をしないか，のいずれかを実行する。
【００５３】
図１６（１）はデューティ比の増加つまりパルス幅を広くする場合を示している。図１５中の論理値表の１行目では，Ｄ−１＝１（Ｈ），Ｄ０＝０（Ｌ）のようにクロック信号ＣＬＫ１が立ち下がったとき，レプリカアナログ信号Ｖｏｕｔ２が基準電圧Ｖｒ＋αを超えてＣｐ＝０（Ｌ）の場合には，制御対象のレベルＤ０を「０（Ｌ）」を「１（Ｈ）」に変更して出力する。このレベルＤ０の変更は，クロックＣＬＫ２のパルス幅の増加を意味する。
【００５４】
図１６（２）はデューティ比の減少つまりパルス幅を狭くする場合を示している。図１５中の論理値表の２行目では，Ｄ０＝１（Ｈ），Ｄ＋１＝０（Ｌ）のようにクロック信号ＣＬＫ１が立ち下がったとき，レプリカアナログ信号Ｖｏｕｔ２が基準電圧Ｖｒ−αを下回ってＣｍ＝０（Ｌ）の場合には，制御対象のレベルＤ０を「１（Ｈ）」を「０（Ｌ）」に変更して出力する。このレベルＤ０の変更は，クロックＣＬＫ２のパルス幅の減少を意味する。
【００５５】
論理値表の３行目は，Ｄ−１とＤ０の間でのクロックの立ち下がりではないので，制御対象のレベルＤ０＝０は変更せずＤｏｕｔとして出力される。論理値表の４行目は，クロックの立ち下がりが含まれるが，調整信号Ｃｐ＝１（Ｈ）であるので，制御対象のレベルＤ０＝０は変更せずＤｏｕｔとして出力される。
【００５６】
論理値表の５行目は，Ｄ０とＤ＋１の間でのクロックの立ち下がりではないので，制御対象のレベルＤ０＝０は変更せずＤｏｕｔとして出力される。論理値表の６行目は，クロックの立ち下がりが含まれるが，調整信号Ｃｍ＝１（Ｈ）であるので，制御対象のレベルＤ０＝０は変更せずＤｏｕｔとして出力される。
【００５７】
以上のように，第２の実施の形態におけるＤＡＣでは，クロックデューティ制御回路３０を論理回路で構成したので，第１の実施の形態のようにオペアンプやコンパレータを必要としない。
【００５８】
図１７は，第２の実施の形態におけるＤＡＣでの，クロックデューティ制御回路３０のデューティ比制御の第１の変形例を示す図である。図１４の制御例では，クロック信号ＣＬＫ２のパルス幅はΔｔだけ広げるか狭めるかしかなかった。それに対して，図１７の例では，調整信号Ｃｐ＝Ｌの間，クロック信号ＣＬＫ２のパルス幅は＋Δｔずつ最大＋４Δｔまで増加し，調整信号Ｃｍ＝Ｌの間，−Δｔずつ最小−４Δｔまで減少する。調整信号Ｃｐ，Ｃｍ＝Ｈの場合にパルス幅が変更されないのは同じである。
【００５９】
この第１の変形例では，より広い範囲でクロックＣＬＫ２のデューティ比を制御することができ，より高精度にアナログ信号の変動を抑制することができる。第１の変型例の場合，クロックデューティ制御回路３０は，図１５のフリップフロップＦＦ１〜ＦＦ３の構成を，プラスマイナス４Δｔまで９つの遅延タイミングでのレベルＤを求め，デューティ比変更回路３２が図１５と同様に立ち下がりエッジを検出し調整信号Ｃｐ，Ｃｍに応じてパルス幅の増減を行うようにすればよい。さらに，デューティ比変更回路３２は，パルス幅の増減が最大±４Δｔまでしか行わないように制限する構成を有する。
【００６０】
図１８は，第２の実施の形態におけるＤＡＣでの，クロックデューティ制御回路３０のデューティ比制御の第２の変形例を示す図である。第２の変形例も，第１の変形例と同様にクロック信号ＣＬＫ２のパルス幅は，最大＋４Δｔまで増加し，最小−４Δｔまで減少する。ただし，最適なパルス幅の探索は，バイナリサーチ法に従い，Ｃｐ，Ｃｍ＝Ｈの状態から最初にＣｐ＝ＬまたはＣｍ＝Ｌになると，Ｃｐ＝Ｌなら＋４Δｔ増加，Ｃｍ＝Ｌなら−４Δｔ減少し，その次に，Ｃｐ，ＣｍのいずれがＬになるかに基づいて，±２Δｔのようにパルス幅を変更する。このようにパルス幅変更を行うことで，２回のパルス幅変更で最適なパルス幅にたどり着くことができる。
【００６１】
図１８には，例１としてレプリカアナログ信号Ａｏｕｔ２が基準電圧Ｖｒより＋４．５α変動した場合と，＋２．５α変動した場合と，−１．５α変動した場合とについて，パルス幅の変更制御が示されている。例１では１回のパルス幅変更でＶｒ±α内の最適値になり，例２，３では２回のパルス幅変更で最適値になっている。
【００６２】
図１８のデューティ比制御を行うために，クロックデューティ制御回路３０は，図１５のフリップフロップＦＦ１〜ＦＦ３の構成を，プラスマイナス４Δｔまで９つの遅延タイミングでのレベルＤを求め，デューティ比変更回路３２が図１５と同様に立ち下がりエッジを検出し調整信号Ｃｐ，Ｃｍに応じてパルス幅の増減を行う。さらに，デューティ比変更回路３２は，パルス幅の変更を，±４Δｔ，±２Δｔの順に変更する構成を有する。
【００６３】
図２０は，第１または第２の実施の形態のΔΣ変調型ＤＡＣを有するデジタルオーディオ処理回路の構成図である。デジタルオーディオ処理回路５０は，ΔΣ変調型ＤＡＣ４４と，記憶手段４０からデジタルオーディオデータを読み出しデジタル信号ＤｉｎとしてＤＡＣ４４に入力するデジタル信号処理部４２と，ＤＡＣ４４が生成するアナログ信号Ａ１をスピーカなどのオーディオ再生手段４８に供給するアナログ信号処理部４６とを有する。
【００６４】
本実施の形態のデジタルアナログ変換回路によれば，電源ノイズやクロックのスキューなどに起因して出力のアナログ信号が変動することが抑制され，変換精度が高くなる。
【００６５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６６】
（付記１）
複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号に変換する変調器と，
前記パルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成する第１のＲＺ変換回路と，
前記第１のＲＺパルス信号を積分して第１のアナログ信号を出力する第１の積分回路と，
前記パルス信号の第１のレベルを規定数有する第１レベル信号を前記第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成する第２のＲＺ変換回路と，
前記第２のＲＺパルス信号を積分して第２のアナログ信号を出力する第２の積分回路と，
前記第２のアナログ信号が所定の基準レベルに近づくように前記第１のクロック信号のデューティ比を制御するクロックデューティ制御回路とを有するデジタルアナログ変換器。
【００６７】
（付記２）
付記１において，
前記第１，第２の積分回路は，前記第１，第２のＲＺパルス信号のパルス密度に応じて第１，第２のアナログ信号をそれぞれ出力する第１，第２のローパスフィルタを有するデジタルアナログ変換器。
【００６８】
（付記３）
付記１または２において，
前記クロックデューティ制御回路は，第２のクロック信号に基づいて三角波を生成する三角波生成回路と，前記第２のアナログ信号と前記三角波とを比較して前記第１のクロック信号を生成するコンパレータとを有するデジタルアナログ変換器。
【００６９】
（付記４）
付記３において，
前記三角波生成回路は，前記第２のクロック信号によって交互に導通または非導通するプルアップスイッチとプルダウンスイッチとを有し，前記プルアップスイッチとプルダウンスイッチの接続ノードに前記三角波を生成するデジタルアナログ変換器。
【００７０】
（付記５）
付記１または２において，
前記クロックデューティ制御回路は，第２のクロック信号に基づいて前記第２のアナログ信号の電位に対応する電位を有する三角波を生成する三角波生成回路と，前記三角波と基準電圧とを比較して前記第１のクロック信号を生成するコンパレータとを有するデジタルアナログ変換器。
【００７１】
（付記６）
付記１または２において，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルより高い場合に前記第１のクロック信号のパルス幅を所定幅減少または増加し，前記第２のアナログ信号のレベルが前記基準レベルより低い場合に前記第１のクロック信号のパルス幅を所定幅増加または減少するデジタルアナログ変換器。
【００７２】
（付記７）
付記６において，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルより高い間は，前記第１のクロック信号のパルス幅の所定幅減少または増加を繰り返し，前記第２のアナログ信号のレベルが前記基準レベルより低い間は，前記第１のクロック信号のパルス幅の所定幅増加または減少を繰り返すデジタルアナログ変換器。
【００７３】
（付記８）
付記６において，
前記基準レベルは第１の基準レベルとそれより低い第２の基準レベルとを有し，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記基準レベルのうち前記第１の基準レベルより高い場合に前記第１のクロック信号のパルス幅を所定幅減少または増加し，前記第２のアナログ信号のレベルが前記基準レベルのうち前記第２の基準レベルより低い場合に前記第１のクロック信号のパルス幅を所定幅増加または減少し，前記第２のアナログ信号のレベルが前記第１，第２の基準レベルの間の場合には前記第１のクロック信号のパルス幅を維持するデジタルアナログ変換器。
【００７４】
（付記９）
付記８において，
前記クロックデューティ制御回路は，前記第２のアナログ信号のレベルが前記第１，第２の基準レベルの間から前記第１の基準レベルより高くまたは前記第２の基準レベルより低く変化した後，前記第２のアナログ信号のレベルが前記第１，第２の基準レベルの間に戻るまで，前記所定幅を最大幅から徐々に小さくするデジタルアナログ変換器。
【００７５】
（付記１０）
付記１乃至５のいずれかにおいて，さらに，
前記第１のＲＺ変換回路と前記第１の積分回路との間に，前記第１のＲＺパルス信号の波形を調整する第１のドライバ回路と，
前記第２のＲＺ変換回路と前記第２の積分回路との間に，前記第２のＲＺパルス信号の波形を調整する第２のドライバ回路とを有するデジタルアナログ変換器。
【００７６】
（付記１１）
付記１に記載のデジタルアナログ変換器と，
記憶手段からデジタルオーディオデータを読み出し前記デジタル信号として前記デジタルアナログ変換器に入力するデジタル信号処理部と，
前記デジタルアナログ変換器が生成する前記第１のアナログ信号をオーディオ再生手段に供給するアナログ信号処理部とを有するデジタルオーディオ処理回路。
【００７７】
（付記１２）
複数ビットのデジタル信号を変調してデジタル値に対応するパルス密度を有するパルス信号を第１のクロック信号に基づいてＲＺ変換して第１のＲＺパルス信号を生成し，
前記第１のＲＺパルス信号を積分して第１のアナログ信号を出力し，
前記パルス信号の第１のレベルを有する第１レベル信号を前記第１のクロック信号に基づいてＲＺ変換して第２のＲＺパルス信号を生成し，
前記第２のＲＺパルス信号を積分して第２のアナログ信号を出力し，
前記第２のアナログ信号が所定の基準レベルに近づくように前記第１のクロック信号のデューティ比を制御することを特徴とするデジタルアナログ変換の調整方法。
【符号の説明】
【００７８】
１：ΔΣ変調器                            ２，１２：ＲＺ変換器
３，１３：ドライバ回路                      ４，１４：積分器
Ｄｉｎ：デジタル信号                        Ａ１，Ａ２：アナログ信号
２０，２２：クロックデューティ制御回路      ＣＬＫ１：第２のクロック信号
ＣＬＫ２：第１のクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１９】
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【図２０】
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【図１４】
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【図１７】
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【図１８】
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