(57)【要約】【課題】複数のＩ／Ｏバッファ間における相対的な差を測定し、Ｉ／Ｏバッファの複数信号の相対的な差が許容範囲にあれば正常な半導体集積デバイスと判定し、いままでは不良のデバイスであると判定されていたものを救済する。【解決手段】半導体集積デバイスにおいて、ドライバ、複数のレシーバ、インバータによって発振回路を構成し、この発振回路の出力をクロック入力とする２個以上のカウンタと、カウント値を比較するコンパレータの比較結果により半導体集積デバイスの良否を判定する。【選択図】図１
2011252895.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、
前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、
を備え、
前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択した、第１、第２のカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品と判定をすること、
を特徴とする半導体集積デバイスのテスト回路。
【請求項２】
請求項１の半導体集積デバイスのテスト回路において、
さらに、前記第１、第２のカウンタと接続されて、第１、第２のカウンタの計数値の差を出力するコンパレータと、
前記コンパレータの出力から前記判定を行う制御部と、
を備える半導体集積デバイスのテスト回路。
【請求項３】
前記Ｎ個の発振回路は、それぞれ外部端子を駆動するドライバと、外部端子から信号を受け付ける２以上のレシーバと、入力信号を反転する論理回路と、を含んで構成され、
前記制御部は、前記コンパレータの出力が所定の値以上であれば、選択しているレシーバとは異なるレシーバを選択し、前記判定を行う請求項２に記載の半導体集積デバイスのテスト回路。
【請求項４】
前記Ｎ個の発振回路は、それぞれ入力信号を所定の時間遅延させて出力可能な遅延調整回路を備え、
前記制御部は、前記コンパレータの出力が所定の値以下になるように前記遅延調整回路を設定する、請求項２又は３の半導体集積デバイスのテスト回路。
【請求項５】
前記発振回路の数はＭ（ただし、Ｍは４以上の整数）個であり、それぞれの発振回路が、入力信号が前記論理回路をバイパスする第１の状態と、入力信号が前記論理回路を経由して接続する第２の状態と、を選択可能なスイッチと接続され、
前記制御部は、前記第Ｍ−３の発振回路の出力と、前記第Ｍ−２の発振回路を前記第１の状態で接続し、前記第Ｍ−２の発振回路の出力と前記第Ｍ−３の発振回路を前記第２の状態で接続すると共に、
前記第Ｍ−１の発振回路の出力と、前記第Ｍの発振回路を前記第１の状態で接続し、前記第Ｍの発振回路の出力と前記第Ｍ−１の発振回路を前記第２の状態で接続し、前記第Ｍ−３〜第Ｍの発振回路の判定を行う、
請求項３又は４の半導体集積デバイスのテスト回路。
【請求項６】
請求項５の半導体集積デバイスのテスト回路において、
前記Ｍ個の発振回路に対応付けられ、前記発振回路の出力を計数するＭ個のカウンタと、
前記Ｍ個のカウンタから一つを選択し、前記コンパレータに出力可能な第１、第２のスイッチと、
を備え、
前記Ｍ個の発振回路の発振と、前記Ｍ個のカウンタでの計数と、を同時に行い、前記制御部から測定対象とする発振回路を前記第１、第２のスイッチで切り替える、
半導体集積デバイスのテスト回路。
【請求項７】
請求項１から６いずれか一に記載の半導体集積デバイスのテスト回路を備える半導体集積デバイス。
【請求項８】
Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、
前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、
を備える半導体集積デバイスにおけるテスト方法であって、
前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択する工程と、
前記発振回路を選択する工程で選択されたカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品の判定をする工程と、
を含むことを特徴とする半導体集積デバイスのテスト方法。
【請求項９】
請求項８の半導体集積デバイスは、
さらに、前記第１、第２のカウンタと接続されて、第１、第２のカウンタの計数値の差を出力するコンパレータを備え、
前記コンパレータの出力に基づき前記判定をする半導体集積デバイスのテスト方法。
【請求項１０】
請求項９の半導体集積デバイスは、
前記Ｎ個の発振回路は、それぞれ外部端子を駆動するドライバと、外部端子から信号を受け付ける２以上のレシーバと、入力信号を反転する論理回路と、を含んで構成され、
前記コンパレータの出力が所定の値以上であれば、選択しているレシーバとは異なるレシーバを選択する工程を含む半導体集積デバイスのテスト方法。
【請求項１１】
請求項９又は１０の半導体集積デバイスにおいて、
前記Ｎ個の発振回路は、それぞれ入力信号を所定の時間遅延させて出力可能な遅延調整回路を備え、
前記コンパレータの出力が所定の値以下になるように前記遅延調整回路を設定する工程を含む半導体集積デバイスのテスト方法。
【請求項１２】
請求項１０又は１１の半導体集積デバイスにおいて、
前記発振回路の数はＭ（ただし、Ｍは４以上の整数）個であり、それぞれの発振回路が、入力信号が前記論理回路をバイパスする第１の状態と、入力信号が前記論理回路を経由して接続する第２の状態と、を選択可能なスイッチと接続され、
前記第Ｍ−３の発振回路の出力と、前記第Ｍ−２の発振回路を前記第１の状態で接続し、前記第Ｍ−２の発振回路の出力と前記第Ｍ−３の発振回路を前記第２の状態で接続する工程と、
前記第Ｍ−１の発振回路の出力と、前記第Ｍの発振回路を前記第１の状態で接続し、前記第Ｍの発振回路の出力と前記第Ｍ−１の発振回路を前記第２の状態で接続する工程と、
前記第Ｍ−３から第Ｍの発振回路の判定を行う工程と、
を含む半導体集積デバイスのテスト方法。
【請求項１３】
請求項１２の半導体集積デバイスは、
前記Ｍ個の発振回路に対応付けられ、前記発振回路の出力を計数するＭ個のカウンタと、
前記Ｍ個のカウンタから一つを選択し、前記コンパレータに出力可能な第１、第２のスイッチと、
を備え、
前記Ｍ個の発振回路の発振と、前記Ｍ個のカウンタでの計数と、を同時に開始する工程と、測定対象とする発振回路を前記第１、第２のスイッチで切り替える工程と、
を含む半導体集積デバイスのテスト方法。
【請求項１４】
Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、
前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、
を備える半導体集積デバイスのテスト回路を構成するコンピュータに実行させるプログラムであって、
前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択する処理と、
前記発振回路を選択する処理で選択されたカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品の判定をする処理と、
を実行することを特徴とするプログラム。
【請求項１５】
請求項１４の半導体集積デバイスは、
さらに、前記第１、第２のカウンタと接続されて、第１、第２のカウンタの計数値の差を出力するコンパレータを備え、
前記コンパレータの出力に基づき前記判定をするプログラム。
【請求項１６】
請求項１５の半導体集積デバイスは、
前記Ｎ個の発振回路は、それぞれ外部端子を駆動するドライバと、外部端子から信号を受け付ける２以上のレシーバと、入力信号を反転する論理回路と、を含んで構成され、
前記コンパレータの出力が所定の値以上であれば、選択しているレシーバとは異なるレシーバを選択する処理を実行するプログラム。
【請求項１７】
請求項１５又は１６の半導体集積デバイスにおいて、
前記Ｎ個の発振回路は、それぞれ入力信号を所定の時間遅延させて出力可能な遅延調整回路を備え、
前記コンパレータの出力が所定の値以下になるように前記遅延調整回路を設定する処理を含むプログラム。
【請求項１８】
請求項１６又は１７の半導体集積デバイスにおいて、
前記発振回路の数はＭ（ただし、Ｍは４以上の整数）個であり、それぞれの発振回路が、入力信号が前記論理回路をバイパスする第１の状態と、入力信号が前記論理回路を経由して接続する第２の状態と、を選択可能なスイッチと接続され、
前記第Ｍ−３の発振回路の出力と、前記第Ｍ−２の発振回路を前記第１の状態で接続し、前記第Ｍ−２の発振回路の出力と前記第Ｍ−３の発振回路を前記第２の状態で接続する処理と、
前記第Ｍ−１の発振回路の出力と、前記第Ｍの発振回路を前記第１の状態で接続し、前記第Ｍの発振回路の出力と前記第Ｍ−１の発振回路を前記第２の状態で接続する処理と、
前記第Ｍ−３〜第Ｍの発振回路の判定を行う処理と、
を実行するプログラム。
【請求項１９】
請求項１８の半導体集積デバイスは、
前記Ｍ個の発振回路に対応付けられ、前記発振回路の出力を計数するＭ個のカウンタと、
前記Ｍ個のカウンタから一つを選択し、前記コンパレータに出力可能な第１、第２のスイッチと、
を備え、
前記Ｍ個の発振回路の発振と、前記Ｍ個のカウンタでの計数と、を同時に開始する処理と、測定対象とする発振回路を前記第１、第２のスイッチで切り替える処理と、
を実行するプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積デバイスのテスト回路、テスト方法及びプログラムに関する。特に、メモリインタフェース回路における性能テストに関する。
【背景技術】
【０００２】
近年、半導体集積デバイスの動作スピードは上昇する傾向にある。このような、動作スピードの高速化に伴い、半導体集積デバイスのメモリインタフェースにおいては絶対遅延極小化が求められる。同時に、メモリインタフェースのバスラインに接続される外部端子は同じタイミングで動作する必要があり、このような外部端子は特に遅延値が大きいため信号のずれ（スキュー）の極小化も求められている。
【０００３】
また、半導体集積デバイスを製造する際にはこれらの特性を満足する製品が製造され、出荷可能であることを何らかの方法でテストする必要がある。
【０００４】
ここで、特許文献１において、測定対象であるリング・オシレータを発振させ、その発振信号をカウントするカウンタと、そのカウンタのカウント値と設定値を比較するコンパレータによって、半導体集積デバイスのテスト回路を構成し、半導体集積デバイスの性能の良否を判定する技術が開示されている。特許文献１では、テスト信号を印加し、リング・オシレータの発振信号をカウンタでカウントしつつ、そのカウント値と被測定半導体集積デバイスの設定値をコンパレータで比較する。その比較結果により、リング・オシレータの伝達時間が半導体集積デバイスの設計値の許容範囲内に入っているか否かを判定することによってテスト結果を得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２８１２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点からなされたものである。
【０００７】
しかし、特許文献１の方法では、リング・オシレータという発振回路の出力をカウントし、カウント値と所定の設定値との絶対値を比較し、良否の判定を行なうため、複数のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バッファ間における相対的な差を測定することはできない。その結果、各Ｉ／Ｏバッファの絶対遅延時間しか測定することができず、Ｉ／Ｏバッファの複数信号の相対的な差が許容範囲にあれば正常な半導体集積デバイスとみなせるものであっても、不良であると判定されてしまうことがある。
【０００８】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【０００９】
本発明の一側面において、信号間の相対的な遅延時間の良否を判定可能な半導体集積デバイスのテスト回路、そのテスト方法及びプログラムが、望まれる。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、を備え、前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択した、第１、第２のカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品と判定をする、半導体集積デバイスのテスト回路が提供される。
【００１１】
本発明の第２の視点によれば、Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、を備える半導体集積デバイスにおけるテスト方法であって、前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択する工程と、前記発振回路を選択する工程で選択されたカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品の判定をする工程と、を含む半導体集積デバイスのテスト方法が提供される。
【００１２】
本発明の第３の視点によれば、Ｎ個（ただし、Ｎは２以上の整数）の発振回路と、前記Ｎ個の発振回路から１つを選択し出力の計数をする複数のカウンタと、を備える半導体集積デバイスのテスト回路を構成するコンピュータに実行させるプログラムであって、前記複数のカウンタのうち、前記Ｎ個の発振回路から相対的な遅延の測定対象とする第１、第２の発振回路を選択する処理と、前記発振回路を選択する処理で選択されたカウンタでの計数値の差が所定の値以内であれば、前記第１、第２の発振回路は良品の判定をする処理と、を実行するプログラムが提供される。
【発明の効果】
【００１３】
本発明の各視点によれば、信号間の相対的な遅延時間の良否を判定可能な、半導体集積デバイスのテスト回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の概要を説明するための図である。
【図２】本発明の第１の実施形態の半導体集積デバイスのテスト回路全体のブロック図である。
【図３】図２の遅延調整回路の構成を示したブロック図である。
【図４】図２の半導体集積デバイスのテスト動作のフローチャートである。
【図５】第２の実施形態の半導体集積デバイスのテスト回路全体のブロック図である。
【図６】第３の実施形態の半導体集積デバイスのテスト回路全体のブロック図である。
【図７】図６のＩ／Ｏバッファ部の構成を示したブロック図である。
【図８】第４の実施形態の半導体集積デバイスのテスト回路全体のブロック図である。
【発明を実施するための形態】
【００１５】
はじめに、図１を用いて本発明の概略について説明する。被測定対象の半導体集積デバイスにおいて、Ｉ／Ｏバッファを含む形で一つの発振回路を形成する。このような、発振回路を複数備える半導体集積デバイスが被測定対象となる。次に、複数の発振回路から測定対象である発振回路を選択し、それぞれの出力を一定時間カウントする。このカウント値の差が所定の値以下であれば、測定対象の発振回路に含まれるＩ／Ｏバッファの相対的な遅延は設計の範囲内であるとして、良品の判定を行う。
【００１６】
［第１の実施形態］
続いて、本発明のとり得る好適な実施形態について図面を参照して詳細に説明する。図２が本実施形態における半導体集積デバイスのテスト回路全体のブロック図である。
【００１７】
本発明の第１の実施形態の回路は、測定対象を含む発振回路１０及び発振回路２０、カウンタ３０及び４０、コンパレータ５０、制御部６０、及び内部回路７０から構成される。発振回路１０は、セレクタ１０４及び１０５、遅延調整回路１０３、ドライバ１０１、レシーバ１０２１及び１０２２、インバータ１０６から構成される。
【００１８】
図３に遅延調整回路１０３の内部構成を示す。遅延調整回路１０３は、ｎ＋１個（ｎは整数；以下、同じ）の入力端子を持つセレクタ１３２と、ｎ個の遅延ブロック１０３１〜１０３ｎから構成されている。遅延調整回路１０３の各遅延ブロックは、直列に接続されており、セレクタ１３２において、任意の遅延ブロックを経由した信号を選択することができる。
【００１９】
また、発振回路２０の構成は発振回路１０と同様のため説明を省略する。カウンタ３０及び４０は、それぞれセレクタ１０５及びセレクタ２０５を介して発振回路１０及び発振回路２０の出力をカウントする。コンパレータ５０は、カウンタ３０と、カウンタ４０の出力を比較する。制御部６０では、コンパレータ５０の比較結果に基づいて、セレクタ１０４、セレクタ１０５、セレクタ２０４、セレクタ２０５、遅延調整回路１０３、遅延調整回路２０３を制御する。以上が、テスト回路の構成であり、このテスト回路は被測定半導体集積デバイスの内部回路７０と接続されている。
【００２０】
セレクタ１０４の入力には、内部回路７０からの信号と、インバータ１０６の出力が接続されており、制御部６０において何れの信号を選択するか制御可能となっている。セレクタ１０４の出力は、遅延調整回路１０３に接続される。遅延調整回路１０３の出力は、ドライバ１０１の入力に接続されており、ドライバ１０１の出力は、外部端子１０７と、レシーバ１０２１、レシーバ１０２２の入力に接続されている。セレクタ１０５の入力には、レシーバ１０２１、レシーバ１０２２の出力が、それぞれ接続されており、制御部６０において、レシーバ１０２１又はレシーバ１０２２の何れかの出力を選択して出力するか制御可能となっている。セレクタ１０５の出力は、カウンタ３０に接続され、同時にインバータ１０６の入力及び内部回路７０に接続されている。
【００２１】
コンパレータ５０の入力には、カウンタ３０の出力と、カウンタ４０の出力が接続されており、コンパレータ５０の出力は、制御部６０に接続されている。
【００２２】
続けて、図２を用いて、本実施形態における半導体集積デバイスのテスト時の動作を説明する。テストを開始すると、制御部６０は、インバータ１０６及びインバータ２０６側を選択するように、セレクタ１０４及びセレクタ２０４を制御する。同時に、レシーバ１０２１及びレシーバ２０２１側を、それぞれ選択するように、セレクタ１０５及びセレクタ２０５を制御する。
【００２３】
さらに、遅延調整回路１０３及び遅延調整回路２０３の制御においては、図３の入力ＩＮ１を選択するように制御する。つまり、遅延調整回路における遅延はしない状態を選択する。
【００２４】
制御部６０が上記のような設定を行うことにより、発振回路１０及び発振回路２０は発振し、クロックが生成される。即ち、インバータ回路を１段用いており、その出力を入力にリング状に接続することで、方形波パルスの発振信号（クロック）が得られる。
【００２５】
このクロックはセレクタ１０５及びセレクタ２０５を介して出力され、カウンタ３０及びカウンタ４０において、一定時間カウントされる。これらのカウント結果はコンパレータ５０に入力され、コンパレータ５０においてカウンタ３０及びカウンタ４０のカウント値を比較し、カウント値の差を制御部６０に出力する。制御部６０は、カウント値の差に基づき、セレクタ１０４及びセレクタ２０４、セレクタ１０５及びセレクタ２０５、遅延調整回路１０３及び遅延調整回路２０３の各デバイスの制御を行う。
【００２６】
次に、制御部６０の動作を、図４に示したフローチャートに従い説明する。
【００２７】
ステップＳ１は初期設定である。ステップＳ１において、制御部６０は、インバータ１０６及びインバータ２０６側と、レシーバ１０２１及びレシーバ２０２１と、を選択する。また、遅延制御回路１０３及び遅延制御回路２０３は、共に入力ＩＮ１を選択するように制御する。
【００２８】
ステップＳ２において、カウンタ３０とカウンタ４０は、それぞれセレクタ１０５及びセレクタ２０５の出力をクロック入力とし、一定期間、クロックのカウントを行い、コンパレータ５０に、それぞれのカウント値を出力する。コンパレータ５０は、カウント値を比較し、制御部６０にカウント値の差を出力する。
【００２９】
ステップＳ３において、カウント値の差が、あらかじめ設定された設定値以内か判定し、設定値以内であれば、ステップＳ４において、ドライバ１０１、ドライバ２０１、レシーバ１０２１、レシーバ２０２１が、外部端子間スキュー規格を満足していると判断し、良品と判定する。ステップＳ３において、カウント値の差が設定値以上であれば、ステップＳ５を実行する。
【００３０】
ステップＳ５では、セレクタ１０５及びセレクタ２０５の選択しているレシーバが、レシーバ１０２２及びレシーバ２０２２でなければ、レシーバの変更が可能であると判定する。ステップＳ５において、レシーバの変更が可能であれば、ステップＳ６を実行する。レシーバの変更が不可能であれば、ステップＳ８を実行する。
【００３１】
ステップＳ６では、セレクタ１０５及びセレクタ２０５において、レシーバ１０２２及びレシーバ２０２２を選択するように制御する。
【００３２】
ステップＳ７において、上記ステップＳ６ではステップＳ１で選択しているレシーバとは異なるレシーバを選択しているので、再度遅延差を測定する。つまり、カウンタ３０とカウンタ４０は、それぞれセレクタ１０５及びセレクタ２０５の出力をクロック入力とし、一定期間、それぞれのクロックのカウントを行い、コンパレータ５０に、それぞれのカウント値を出力する。コンパレータ５０は、カウント値を比較し、制御部６０にカウント値の差を出力する。ステップＳ３において、再度、カウンタ値の差が設定値以内か判定し、設定値以内であれば、ステップＳ４において、ドライバ１０１、ドライバ２０１、レシーバ１０２２、レシーバ２０２２が、外部端子間スキュー規格を満足していると判断し、良品と判定する。
【００３３】
ステップＳ５において、これ以上、レシーバの変更が出来ない場合、ステップＳ８において、カウンタ値の差がなくなるように、遅延調整回路１０３又は遅延調整回路２０３内の１０３１から１０３ｎの遅延ブロックを選択する。例えば、カウンタ３０のカウント値が、カウンタ４０のカウント値より小さい場合は、遅延調整回路１０３のセレクタ１３２の選択するパスを入力ＩＮ１から別の入力に変更する。変更する入力は、カウンタ３０のカウント値と、カウンタ４０のカウント値の差に基づき決定する。
【００３４】
ステップＳ９においても、カウンタ３０と４０カウンタは、それぞれセレクタ１０５及びセレクタ２０５の出力をクロック入力とし、一定期間、それぞれのクロック入力のカウントを行い、コンパレータ５０に、それぞれのカウント値を出力する。コンパレータ５０は、カウント値を比較し、制御部６０にカウント値の差を出力する。
【００３５】
ステップＳ１０において、カウント値の差が設定値以内であれば、ステップＳ４において、良品と判定する。これは、ドライバ１０１を遅延調整回路１０３、若しくは、ドライバ２０１を遅延調整回路２０３で補正することにより、外部端子間スキュー規格を満足するためである。
【００３６】
ステップＳ１０において、カウント値の差が設定値以上であれば、ステップＳ１１において、被測定半導体集積デバイスは不良品として判定する。
【００３７】
以上のように、複数信号の相対的な遅延差が許容範囲であり、今までは絶対遅延のテストで不良品として扱われた半導体集積デバイスを救済することが可能となる。また、複数信号の相対的な遅延差のテスト結果より、当初のレシーバとは別のレシーバの選択をすること、又は、遅延回路の選択を適切に行うことで、不良品として扱われた半導体集積回路を救済できる。
【００３８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図５は、本発明の第２の実施形態を示すブロック図である。
【００３９】
本実施形態においては、外部端子に接続されるレシーバの数が第１の実施形態におけるものとは異なる。即ち、外部端子に接続されるレシーバの数は２に限定されるものではなく、より多くのレシーバを備え、その中から外部端子間スキュー規格を満足するものを選択できることを意味する。また、レシーバの数の増加に付随して、レシーバの選択をするセレクタ及び制御部が第１の実施形態のものとは異なる。さらに、図５において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４０】
外部端子１０７には１０２１から１０２ｎレシーバの入力が接続され、１０２１から１０２ｎレシーバの出力は、セレクタ１０５１の入力に接続される。制御部６０１の出力は、セレクタ１０５１とセレクタ２０５１の選択信号に接続される。
【００４１】
制御部６０１の動作において、第１の実施形態と異なる点は、ステップＳ６において、第１の実施形態では、制御部６０はレシーバ２個のうちいずれか１つを選択する動作を行うが、第２の実施形態においては、制御部６０は、ｎ個のレシーバのいずれか１つを選択する点である。
【００４２】
このように、Ｉ／Ｏバッファに対して、レシーバをｎ個から選択するため、良品と判定できる可能性を高くすることが出来る。
【００４３】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。本実施形態においては、複数のＩ／Ｏバッファ部を有し、これらの組み合わせによって発振回路を構成する。図６に、本実施形態のブロック図を示す。図６において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４４】
本実施形態に係る回路は、複数のＩ／Ｏバッファ部（８０１、８０２、８０ｎ）と、複数の遅延調整回路（８１１、８１２、８１ｎ）と、遅延調整回路への入力を切り替えるセレクタ（８２１、８２２、８２ｎ）と、セレクタ（８４１、８４２、８４ｎ）と、カウンタへの入力を切り替えるセレクタ（８５０、８５１）を有する。これらを有する点が第１の実施形態における回路と異なる。ここで、セレクタ（８２１、８２２、８２ｎ）は、上記入力を切り替えることにより、入力信号が論理回路（インバータ８３１、８３２、８３ｎ）をバイパスする第１の状態と、入力信号が論理回路（インバータ８３１、８３２、８３ｎ）を経由して接続する第２の状態と、を選択可能なスイッチに相当する。
【００４５】
Ｉ／Ｏバッファ部８０１の内部構成は図７のように構成されている。なお、他のＩ／Ｏバッファ部８０ｎの内部構成も同様である。外部端子８０１５は、ドライバ８０１１の出力と、レシーバ８０１２の入力と、レシーバ８０１３の入力に接続されている。レシーバ８０１２の出力と、レシーバ８０１３の出力は、セレクタ８０１４の入力に接続される。セレクタ８０１４の選択信号は、制御信号に接続され、セレクタ８０１４の出力は、Ｉ／Ｏバッファ部８０１の出力端子に接続される。ドライバ８０１１の入力は、Ｉ／Ｏバッファ部８０１の入力端子に接続される。
【００４６】
遅延調整回路８１ｎの内部構成自体は、第１の実施形態で説明したもの同等であって、その出力はＩ／Ｏバッファ部８０ｎの入力に接続される。
【００４７】
セレクタ８２１の入力には、インバータ８３１の出力と、内部回路７０からの信号と、Ｉ／Ｏバッファ部８０ｎの出力が接続され、セレクタ８２１の出力は、遅延調整回路８１１の入力に接続される。セレクタ８４１の入力には、Ｉ／Ｏバッファ部８０１からの出力と、セレクタ８４２の出力が接続され、セレクタ８４１の出力はインバータ８３１の入力とセレクタ８４ｎの入力に接続されている。さらに、セレクタ８４１の出力は、信号１としてセレクタ８５０及びセレクタ８５１の入力にも接続されている。
【００４８】
セレクタ８５０及びセレクタ８５１の出力は、それぞれカウンタ３０及びカウンタ４０に入力され、各カウンタの出力はコンパレータ５０に入力される。コンパレータ５０の出力は、制御部６０２の入力に接続され、制御部６０２により、Ｉ／Ｏバッファ部８０ｎの制御、遅延調整回路８１ｎの制御、セレクタ８２ｎ、セレクタ８４ｎ、セレクタ８５０、セレクタ８５１の入力選択の制御が行われる。
【００４９】
上記のような構成において、セレクタ８２ｎとセレクタ８４ｎを切り替えることにより、Ｉ／Ｏバッファ部８０ｎが複数組み合わさり、発振回路が構成可能である。例えば、Ｉ／Ｏバッファ部８０１とＩ／Ｏバッファ部８０２で発振回路を構成する場合、セレクタ８４１は、セレクタ８４２の出力を選択し、セレクタ８２１は、インバータ８３１の出力を選択することで、インバータ８３１を経由する状態を選択する。また、セレクタ８４２は、Ｉ／Ｏバッファ部８０２内のレシーバ出力を選択し、セレクタ８２２は、Ｉ／Ｏバッファ部８０１内のレシーバ出力を選択することで、インバータ８３２を経由しない状態を選択する。上記のように選択することにより、インバータを１段含む構成となるため、Ｉ／Ｏバッファ部８０１とＩ／Ｏバッファ部８０２で、１つの発振回路が構成できる。同様にＩ／Ｏバッファ部８０３とＩ／Ｏバッファ部８０４でも、１つの発振回路を構成する。
【００５０】
本実施形態においても、カウンタ３０で、Ｉ／Ｏバッファ部８０１とＩ／Ｏバッファ部８０２で構成した発振回路の出力を、一定期間カウントする。同様に、Ｉ／Ｏバッファ部８０３とＩ／Ｏバッファ部８０４で、１つの発振回路を構成し、カウンタ４０で、カウントを行う。
【００５１】
その後、カウンタ３０とカウンタ４０のカウント値を、コンパレータ５０で比較し、制御部６０２で、良否判定を行なう。次に、Ｉ／Ｏバッファ部８０５とＩ／Ｏバッファ部８０６で１つの発振回路、Ｉ／Ｏバッファ部８０７とＩ／Ｏバッファ部８０８で１つの発振回路を構成し、同様に制御部６０２で良否判定を行なう。上記動作を繰り返すことで、全てのＩ／Ｏバッファ部の良否判定を行う。
【００５２】
以上のように、Ｉ／Ｏバッファ部の数をＭ（ただし、Ｍは４以上の整数）個としたとき、上記セレクタ８２ｎとセレクタ８４ｎを切り替えることにより、第Ｍ−３のＩ／Ｏバッファ部の出力と、前記第Ｍ−２のＩ／Ｏバッファ部を第１の状態（インバータを経由しない状態）で接続し、第Ｍ−２のＩ／Ｏバッファ部の出力と前記第Ｍ−３のＩ／Ｏバッファ部を第２の状態（インバータを経由する状態）で接続すると共に、第Ｍ−１のＩ／Ｏバッファ部の出力と、前記第ＭのＩ／Ｏバッファ部を前記第１の状態で接続し、前記第ＭのＩ／Ｏバッファ部の出力と前記第Ｍ−１のＩ／Ｏバッファ部を前記第２の状態で接続することで、４つのＩ／Ｏバッファ部から、２つの発振回路を構成し、判定を行うことが可能となる。
【００５３】
また、最初の良否判定で良品と判断されない場合に、Ｉ／Ｏバッファ部８０ｎのレシーバの選択及び遅延調整回路８１ｎの選択により、良否判定を繰り返す処理は第１の実施形態の場合と同様である。ここでは、２つのＩ／Ｏバッファ部で１つの発振回路を構成する例を示したが、２つ以上のＩ／Ｏバッファ部で１つの発振回路を構成することも可能である。ただし、その際には、インバータを奇数段含むような構成とする。
【００５４】
第３の実施形態のように、複数個のＩ／Ｏバッファ部で１つの発振回路を実現することにより、多数のＩ／Ｏバッファ部における良否判定を行う時間を短縮することが出来る。さらに、本実施形態は発振回路の出力をカウントするカウンタをセレクタで選択する構成であり、発振回路が多くなった場合でも、カウンタは２つで実現できるため、回路規模を小さくすることが可能である。
【００５５】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。図８において図６と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５６】
本実施形態においては、第３の実施形態に対して、信号１から信号ｎ毎にカウンタ９０１からカウンタ９０ｎを備え、これらのカウンタのうち任意のカウンタの出力をセレクタ９１０及びセレクタ９１１で選択可能な点が異なる。
【００５７】
本実施形態の動作においても、制御部６０３にて、カウンタ値の差が設定値以内か判定し、設定値以内であれば、外部端子間スキュー規格を満足していると判断し、良品と判定する。
【００５８】
本実施形態の動作においては、セレクタ９１０及びセレクタ９１１により、比較を行いたいカウンタを選択し、コンパレータ５０に入力し、制御部６０３に出力する。制御部６０３にて、カウンタ値の差が設定値以内か判定し、設定値以内であれば、外部端子間スキュー規格を満足していると判断し、良品と判定する。
【００５９】
カウンタ値の差が設定値外であれば、Ｉ／Ｏバッファ部のレシーバを変更し、再度、発振回路を構成する。その後、制御部６０３にて、カウンタ値の差が設定値以内か判定し、カウンタ値の差が規格外であれば、カウンタ値の差がなくなるように、遅延調整回路８１ｎ内の遅延ブロックを適切に選択する。
【００６０】
本実施形態のように、信号１から信号ｎ毎にカウンタを持つことにより、発振回路の構成と、その発振回路のカウントを、並列に行うことができる。即ち、第３の実施形態のような構成では、カウンタの数は２つに限定されるため、カウントの対象が異なれば再度の発振及びそのカウントが必要となる。しかし、本実施形態においては、コンパレータ５０での比較だけを個々に行うことにより、良否判定を行うことが出来るため、発振回路の構成から発振回路のカウントまでを、個々に行う場合と比較して、テスト時間の短縮が可能である。
【００６１】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１０、２０  発振回路
３０、４０、９０１〜９０ｎ  カウンタ
５０  コンパレータ
６０、６０１、６０２、６０３  制御部
７０  内部回路
１０１、２０１、８０１１  ドライバ
１０３、２０３、８１１〜８１ｎ  遅延調整回路
１０４、１０５、１３２、２０４、２０５、８２１〜８２ｎ、８４１〜８４ｎ、８５０、８５１、９１０、９１１、１０５１、２０５１、８０１４  セレクタ
１０６、２０６、８３１〜８３ｎ  インバータ
１０７、２０７、８０１５  外部端子
８０１〜８０ｎ  Ｉ／Ｏバッファ部
１０２１〜１０２ｎ、２０２１〜２０２ｎ、８０１２、８０１３  レシーバ
１０３１〜１０３ｎ  遅延ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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