(57)【要約】【課題】エピタキシャル成長工程を必要とせず、またトレンチのテーパー角度および使用基板に制限されずに、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くすることが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】ソース領域１４のトレンチを形成するべく予め定める部分が露出するように開口された酸化珪素層２５を注入マスクとしてｎ型不純物をイオン注入し、チャネル層１４を形成する。その後、酸化珪素層２５をエッチングマスクとしてソース領域１４およびベース領域１３をエッチングし、ソース領域１４およびベース領域１３を貫通するトレンチを形成する。トレンチ内にゲート絶縁膜およびゲート電極を順次形成した後、ゲート電極を層間絶縁膜で覆い、ソース領域１４とベース領域１３とを電気的に接続するソース電極を形成し、ｎ型の炭化珪素基板１１にドレイン電極を形成して、ＭＯＳＦＥＴが製造される。【選択図】図５
2011253929.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の厚み方向一方側の表面部に積層して、第１導電型のドリフト層を形成する工程と、
前記ドリフト層の厚み方向一方側の表面部に、第２導電型のベース領域を形成する工程と、
前記ベース領域の厚み方向一方側の表面部の一部分に、第１導電型のソース領域を形成する工程と、
前記ベース領域および前記ソース領域の厚み方向一方側の表面部に積層して、前記ソース領域のトレンチを形成するべく予め定める部分が露出するように開口されたマスクを形成する工程と、
前記マスクの開口を通して露出する前記ソース領域を介して、前記ベース領域に第１導電型の不純物をイオン注入することによって、チャネル層を形成する工程と、
前記マスクを使用して前記ソース領域および前記ベース領域をエッチングすることによって、前記ソース領域および前記ベース領域を貫通するトレンチを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース領域を形成する工程の後であって、前記マスクを形成する工程の前に、
前記ベース領域のうち、前記ソース領域が形成された部分以外の部分に、前記ベース領域よりも第２導電型の不純物濃度が高い第２のベース領域を形成する工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチを形成する工程の後に、
前記トレンチを形成するときに使用したマスクを用いて、前記トレンチの底面に第２導電型の不純物をイオン注入することによって、前記トレンチの内壁に形成されるゲート絶縁膜を保護する底面保護層を形成する工程をさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１つに記載の半導体装置の製造方法によって製造される半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の厚み方向一方側の表面部に積層して設けられる第１導電型のドリフト層と、
前記ドリフト層の厚み方向一方側の表面部に形成された第２導電型のベース領域と、
前記ベース領域の厚み方向一方側の表面部の一部分に形成された第１導電型のソース領域と、
前記ベース領域および前記ソース領域を厚み方向に貫通するトレンチの側面を構成し、前記トレンチの厚み方向一方側の開口部から底面に向かうにつれて、前記トレンチの径方向外方に広がり、前記ベース領域よりも第２導電型の不純物濃度が低いチャネル層と、
前記トレンチの側面および底面を含む内壁に沿って設けられるゲート絶縁膜と、
前記トレンチの径方向内方側に、前記ゲート絶縁膜に接して設けられるゲート電極と、
前記ゲート電極を覆うように設けられ、前記ソース領域および前記ベース領域の厚み方向一方側の表面部の一部分が露出するように開口された層間絶縁膜と、
前記層間絶縁膜の開口を通して露出する前記ソース領域と前記ベース領域とを電気的に接続するソース電極と、
前記半導体基板の厚み方向他方側の表面部に設けられたドレイン電極とを備えることを特徴とする半導体装置。
【請求項５】
前記ベース領域のうち、前記ソース領域が形成された部分以外の部分に、前記ベース領域よりも第２導電型の不純物濃度が高い第２のベース領域をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記トレンチの底面に、第２導電型の半導体層によって構成され、前記ゲート絶縁膜を保護する底面保護層をさらに備えることを特徴とする請求項４または５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、ゲート電極がトレンチに埋め込まれたトレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の実行と停止とを切り替える手段として、シリコンＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子が使用されている。１ｋＶ前後からそれ以上の高電圧領域では、炭化珪素ＭＯＳＦＥＴの適用も検討されている。これらのスイッチング素子は、いずれも、絶縁ゲート型半導体装置である。
【０００３】
炭化珪素ＭＯＳＦＥＴでは、炭化珪素と絶縁膜との界面にチャネルが形成される。炭化珪素ＭＯＳＦＥＴは、絶縁膜の直上に形成されたゲート電極へ印加する電圧を制御することで、チャネルの導電性を変化させて、チャネルの両端に接続されたソース電極とドレイン電極との間に流れる電流のスイッチング動作を行う。
【０００４】
電力用半導体として使用される炭化珪素ＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型およびトレンチ型などの種類が存在する。ここではトレンチ型のＭＯＳＦＥＴをトレンチゲート型ＭＯＳＦＥＴと呼ぶ。
【０００５】
従来技術のトレンチゲート型ＭＯＳＦＥＴおよびその製造方法は、たとえば特許文献１および２に開示されている。特許文献１に開示される技術では、トレンチの内壁にエピタキシャル成長法によってｎ−型エピタキシャル層を形成した後、ｎ−型エピタキシャル層の表面にゲート絶縁膜を形成し、トレンチ内部をゲート電極膜で充填して、ゲート電極が形成される。このような構造とすることで、チャネルを形成するｎ−型エピタキシャル層の不純物濃度を、トレンチが形成されるｎ−型エピタキシャル層およびｐ型エピタキシャル層の不純物濃度とは別個に設計することを可能とし、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くしている。
【０００６】
特許文献２に開示される技術では、トレンチの側壁をテーパー形状に形成し、熱酸化して熱酸化膜を形成した後、熱酸化膜をマスクとして、基板の法線方向からｎ型不純物を注入する。これによって、熱酸化膜が薄くなっているトレンチの側面の部分では、熱酸化膜を通過してｎ型不純物が注入され、チャネル部に薄膜半導体層が形成される。その後、酸化膜を除去し、特許文献１と同様のプロセスを経て、ゲート電極が形成される。このような構成とすることで、特許文献１のチャネル部のｎ−型エピタキシャル層に相当する薄膜半導体層をエピタキシャル成長によらずに形成して、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３４１９１６３号公報
【特許文献２】特開２００２−２６１２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されるトレンチゲート型ＭＯＳＦＥＴは、チャネル部のエピタキシャル層をエピタキシャル成長工程によって形成しており、またトレンチの側面と底面とで、エピタキシャル成長のレート、すなわち成長速度を調整するなどの高度な制御が必要であるので、容易に製造することができない。
【０００９】
特許文献２に開示される技術では、エピタキシャル成長工程を経ずにチャネル部に薄膜半導体層を形成することが可能であるが、薄膜半導体層の厚み寸法は、トレンチのテーパー角度に依存する。トレンチゲート型ＭＯＳＦＥＴのチャネル移動度は、たとえば「Materials science forum 2007,vol.556-57,p.807-p.810」に記載されるように、結晶面に平行にチャネルが形成された場合に最も特性が良くなることが知られている。特許文献２に開示されるトレンチゲート型ＭＯＳＦＥＴでは、形成するべき薄膜半導体層の厚み寸法が決まると、その厚み寸法の薄膜半導体層の実現に必要なトレンチのテーパー角度が決まってしまうので、設計可能なテーパー角度が制限されてしまう。
【００１０】
たとえば、側面が基板の厚み方向に平行な垂直形状のトレンチの場合、法線方向から不純物を注入しても、トレンチの側面に薄膜半導体層を形成することはできない。トレンチの側面に薄膜半導体層を形成するためには、斜め方向から不純物の注入を複数回行う必要があるので、容易に製造することができない。したがって特許文献２に開示される技術では、前述のように結晶面に平行なチャネルを形成することは困難であり、前述の良好なチャネル移動度を実現することは困難である。
【００１１】
また特許文献２に開示される技術では、薄膜半導体層を形成するためには（０００１−）カーボン面を使用することが必要であるなど、使用可能な基板が制限されてしまう。
【００１２】
本発明の目的は、エピタキシャル成長工程を必要とせず、またトレンチのテーパー角度および使用基板に制限されずに、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くすることが可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の厚み方向一方側の表面部に積層して、第１導電型のドリフト層を形成する工程と、前記ドリフト層の厚み方向一方側の表面部に、第２導電型のベース領域を形成する工程と、前記ベース領域の厚み方向一方側の表面部の一部分に、第１導電型のソース領域を形成する工程と、前記ベース領域および前記ソース領域の厚み方向一方側の表面部に積層して、前記ソース領域のトレンチを形成するべく予め定める部分が露出するように開口されたマスクを形成する工程と、前記マスクの開口を通して露出する前記ソース領域を介して、前記ベース領域に第１導電型の不純物をイオン注入することによって、チャネル層を形成する工程と、前記マスクを使用して前記ソース領域および前記ベース領域をエッチングすることによって、前記ソース領域および前記ベース領域を貫通するトレンチを形成する工程とを備えることを特徴とする。
【００１４】
また本発明の半導体装置は、前記の半導体装置の製造方法によって製造される半導体装置であって、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部に積層して設けられる第１導電型のドリフト層と、前記ドリフト層の厚み方向一方側の表面部に形成された第２導電型のベース領域と、前記ベース領域の厚み方向一方側の表面部の一部分に形成された第１導電型のソース領域と、前記ベース領域および前記ソース領域を厚み方向に貫通するトレンチの側面を構成し、前記トレンチの厚み方向一方側の開口部から底面に向かうにつれて、前記トレンチの径方向外方に広がり、前記ベース領域よりも第２導電型の不純物濃度が低いチャネル層と、前記トレンチの側面および底面を含む内壁に沿って設けられるゲート絶縁膜と、前記トレンチの径方向内方側に、前記ゲート絶縁膜に接して設けられるゲート電極と、前記ゲート電極を覆うように設けられ、前記ソース領域および前記ベース領域の厚み方向一方側の表面部の一部分が露出するように開口された層間絶縁膜と、前記層間絶縁膜の開口を通して露出する前記ソース領域と前記ベース領域とを電気的に接続するソース電極と、前記半導体基板の厚み方向他方側の表面部に設けられたドレイン電極とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、第１導電型の半導体基板の厚み方向一方側の表面部に積層して、第１導電型のドリフト層が形成される。ドリフト層の厚み方向一方側の表面部には、第２導電型のベース領域が形成される。ベース領域の厚み方向一方側の表面部の一部分には、第１導電型のソース領域が形成される。ベース領域およびソース領域の厚み方向一方側の表面部に積層して、ソース領域のトレンチを形成するべく予め定める部分が露出するように開口されたマスクが形成される。このマスクの開口を通して露出するソース領域を介して、ベース領域に第１導電型の不純物がイオン注入されてチャネル層が形成される。その後、マスクを使用してソース領域およびベース領域がエッチングされて、ソース領域およびベース領域を貫通するトレンチが形成される。
【００１６】
不純物がイオン注入されるとき、不純物は、マスクの開口の径方向外方に広がって注入されるので、ベース領域には、マスクの開口よりも広範囲に広がって不純物の注入層が形成される。その後、同じマスクを使用してソース領域およびドレイン領域をエッチングしてトレンチを形成するので、トレンチの側面のチャネルが形成される部分（以下「チャネル部」という場合がある）には、チャネル層として、不純物の注入層が残る。このチャネル層は、第２導電型のベース領域に第１導電型の不純物がイオン注入されて形成されるので、ベース領域よりも実効的な第２導電型の不純物濃度が低い。このようなチャネル層を設けることによって、半導体装置のチャネル部の抵抗を小さくするとともに、しきい値電圧を低くすることができる。
【００１７】
このチャネル層は、イオン注入のときの不純物の広がりを利用して形成されるので、チャネル層を形成するためにエピタキシャル成長工程は必要でなく、またトレンチのテーパー角度および使用する半導体基板が制限されることもない。またトレンチを形成する前に不純物の注入を行うので、トレンチの形成後に不純物の注入を行う場合とは異なり、トレンチの側面のみに不純物が注入されるように、トレンチの底面に不純物の注入に対する保護層を形成する必要がない。また、チャネル層を形成するための不純物のイオン注入と、トレンチを形成するためのエッチングとを１つのマスクで行うので、マスク合わせの必要がなく、工程数を削減することができる。したがって、前述のように優れた半導体装置を容易に製造することができる。
【００１８】
また本発明の半導体装置によれば、ベース領域およびソース領域を厚み方向に貫通するトレンチの側面は、チャネル層で構成される。チャネル層は、トレンチの厚み方向一方側の開口部から底面に向かうにつれて、トレンチの径方向外方に広がっており、ベース領域よりも第２導電型の不純物濃度が低くなっている。このようにトレンチの側面のチャネルが形成される部分であるチャネル部に、ベース領域よりも実効的な第２導電型の不純物濃度が低いチャネル層が設けられるので、チャネル層が無い場合に比べて、チャネル部の抵抗が小さく、かつ、しきい値電圧が低い半導体装置を実現することができる。この半導体装置は、前述の本発明の半導体装置の製造方法によって製造されており、チャネル層は、不純物を注入するときの広がりを利用して形成されるので、チャネル層を形成するためにエピタキシャル成長工程は必要でない。したがって本発明の半導体装置は、容易に製造することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１の構成を示す断面図である。
【図２】ソース領域１４の形成が終了した段階における構成を示す断面図である。
【図３】エッチングマスク２６の形成が終了した段階における構成を示す断面図である。
【図４】酸化珪素層２５のエッチングが終了した段階における構成を示す断面図である。
【図５】チャネル層１６の形成が終了した段階における構成を示す断面図である。
【図６】トレンチ１５の形成が終了した段階における構成を示す断面図である。
【図７】層間絶縁膜１９の形成が終了した段階の構成を示す断面図である。
【図８】本発明の第２の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ２の構成を示す断面図である。
【図９】第２のベース領域３０の形成が終了した段階の構成を示す断面図である。
【図１０】本発明の第３の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ３の構成を示す断面図である。
【図１１】底面保護層３５の形成が終了した段階における構成を示す断面図である。
【図１２】第１の前提技術の半導体装置であるトレンチゲート型ＭＯＳＦＥＴ５０の構成を示す断面図である。
【図１３】第２の前提技術の半導体装置であるトレンチゲート型ＭＯＳＦＥＴ５０Ａの構成を示す断面図である。
【図１４】図１３に示すトレンチゲート型ＭＯＳＦＥＴ５０Ａの製造工程の途中段階における構成を示す断面図である。
【発明を実施するための形態】
【００２０】
＜前提技術＞
本発明の半導体装置およびその製造方法を説明する前に、本発明の前提技術となる半導体装置およびその製造方法を説明する。図１２は、第１の前提技術の半導体装置であるトレンチゲート型ＭＯＳＦＥＴ５０の構成を示す断面図である。第１の前提技術のトレンチゲート型ＭＯＳＦＥＴ（以下、単に「ＭＯＳＦＥＴ」という場合がある）５０は、炭化珪素半導体装置である。ＭＯＳＦＥＴ５０は、厚み方向一方側の表面、具体的には図１２の紙面に向かって上側の面である上面を（０００１−）カーボン面としたｎ＋型の炭化珪素半導体基板５１に作製される。ＭＯＳＦＥＴ５０は、以下のようにして作製される。
【００２１】
まず、炭化珪素半導体基板５１の上面にｎ−型エピタキシャル層５２およびｐ型エピタキシャル層５３を順次成長させた後、ｐ型エピタキシャル層５３の所定の領域にｎ＋型ソース領域５４を形成する。ｎ＋型ソース領域５４の所定の領域に、ｎ＋型ソース領域５４およびｐ型エピタキシャル層５３を貫通してｎ−型エピタキシャル層５２に達するトレンチ５５を形成する。その後、トレンチ５５の内壁面、具体的にはトレンチ５５の内壁を構成するｎ＋型ソース領域５４、ｐ型エピタキシャル層５３およびｎ−型エピタキシャル層２の表面に、エピタキシャル成長法によって、第２のｎ−型エピタキシャル層（以下「第２ｎ−型エピタキシャル層」という）５６を形成する。このとき、トレンチ５５の内壁面のうち、底面に形成された第２ｎ−型エピタキシャル層５６の厚み寸法は、側面に形成された第２ｎ−型エピタキシャル層５６の厚み寸法の約１０分の１程度となる。
【００２２】
次いで、異方性熱酸化法によって熱酸化を行い、第２ｎ−型エピタキシャル層５６の表面にゲート絶縁膜５７を形成する。このとき、トレンチ５５の底面に形成された第２ｎ−型エピタキシャル層５６は、全体が酸化されて酸化膜に変化し、ゲート絶縁膜５７となる。トレンチ５５の側面に形成された第２ｎ−型エピタキシャル層５６は、表面が酸化されて、ゲート絶縁膜５７となる。次いで、トレンチ５５の内部にゲート電極膜５８としてのポリシリコン層を充填する。その後、層間絶縁膜５９、ソース電極膜６０およびドレイン電極膜６１を形成し、トレンチゲート型ＭＯＳＦＥＴ５０を作製する。
【００２３】
第１の前提技術では、このような構造とすることで、チャネルを形成する第２ｎ−型エピタキシャル層５６の不純物濃度を、トレンチ５５が形成されるｎ−型エピタキシャル層５２およびｐ型エピタキシャル層５３とは別個に設計することを可能とし、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くしている。
【００２４】
図１３は、第２の前提技術の半導体装置であるトレンチゲート型ＭＯＳＦＥＴ５０Ａの構成を示す断面図である。図１４は、図１３に示すトレンチゲート型ＭＯＳＦＥＴ５０Ａの製造工程の途中段階における構成を示す断面図である。第２の前提技術のＭＯＳＦＥＴ５０Ａは、前述の図１２に示す第１の前提技術のＭＯＳＦＥＴ５０と構成が類似しているので、第２の前提技術のＭＯＳＦＥＴ５０Ａにおいて、第１の前提技術のＭＯＳＦＥＴ５０と同一の構成については、同一の参照符を付して共通する説明を省略する。
【００２５】
第２の前提技術のＭＯＳＦＥＴ５０Ａは、第１の前提技術のＭＯＳＦＥＴ５０と同様に、（０００１−）カーボン面を上面として使用した炭化珪素半導体基板５１、ならびにｎ−型エピタキシャル層５２、ｐ型エピタキシャル層５３およびｎ＋型ソース領域５４を備える。以下では、炭化珪素半導体基板５１、ｎ−型エピタキシャル層５２、ｐ型エピタキシャル層５３およびｎ＋型ソース領域５４を合わせて、「基板」という場合がある。
【００２６】
第２の前提技術のＭＯＳＦＥＴ５０Ａでは、図１４に示すように、トレンチ５５Ａの側壁を、エッチングガス条件を調整することによって、テーパー形状を成すように形成した後、熱酸化を行うことで熱酸化膜６２を形成する。このとき、（０００１−）カーボン面を使用していることによって、トレンチ５５Ａの底面、および基板表面であるｎ＋型ソース領域５４およびｐ型エピタキシャル層５３の表面に形成される熱酸化膜６２の厚み寸法は、トレンチ５５Ａの側面に形成される熱酸化膜６２の厚み寸法に比べて、５倍程度大きくなる。
【００２７】
その後、熱酸化膜６２をマスクとして、基板の法線方向、図１４では紙面に向かって上方向からｎ型不純物を注入する。これによって、熱酸化膜６２が薄くなっているトレンチ５５Ａの側面の部分では、熱酸化膜６２を通過してｎ型不純物が注入され、チャネル部に薄膜半導体層６３が形成される。このとき、トレンチ５５Ａの底面は、底面に形成された酸化膜６２によってｎ型不純物の注入から保護された状態となっている。つまり、トレンチ５５Ａの底面の部分には、ｎ型不純物が注入されず、薄膜半導体層６３は形成されない。その後、酸化膜６２の除去を行い、第１の前提技術のＭＯＳＦＥＴ５０と同様のプロセスを経て、トレンチゲート型ＭＯＳＦＥＴ５０Ａを作製する。
【００２８】
第２の前提技術では、このような構成とすることで、第１の前提技術のＭＯＳＦＥＴ５０における第２ｎ−型エピタキシャル層５６に相当するチャネル部の薄膜半導体層６３を、エピタキシャル成長によらずに形成して、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くしている。
【００２９】
図１２に示す第１の前提技術では、トレンチゲート型ＭＯＳＦＥＴ５０のチャネル部を構成する第２ｎ−型エピタキシャル層５６を、エピタキシャル成長工程によって形成する必要がある。またトレンチ５５の側面のみに第２ｎ−型エピタキシャル層５６が残るように形成するためには、トレンチ５５の側面と底面とで、エピタキシャル成長のレート、すなわち成長速度を調整するなどの高度な制御が必要である。したがって、第１の前提技術のトレンチゲート型ＭＯＳＦＥＴ５０は、容易に製造することができないという問題がある。
【００３０】
図１３および図１４に示す第２の前提技術では、エピタキシャル成長工程を経ることなく、チャネル部に薄膜半導体層６３を形成することが可能であるが、薄膜半導体層６３の厚み寸法は、トレンチ５５Ａのテーパー角度に依存する。トレンチゲート型ＭＯＳＦＥＴのチャネル移動度は、たとえば「Materials science forum 2007,vol.556-57,p.807-p.810」に記載されるように、結晶面に平行にチャネルが形成された場合に最も特性が良くなることが知られている。
【００３１】
第２の前提技術のトレンチゲート型ＭＯＳＦＥＴ５０Ａでは、形成するべき薄膜半導体層６３の厚み寸法が決まると、その厚み寸法の薄膜半導体層６３の実現に必要なトレンチ５５Ａのテーパー角度が決まってしまうので、設計可能なテーパー角度が制限されてしまうという問題がある。
【００３２】
たとえば、側面が基板の厚み方向に平行な垂直形状のトレンチの場合、図１４に示すように基板の法線方向から不純物を注入しても、トレンチの側面に薄膜半導体層６３を形成することはできない。トレンチの側面に薄膜半導体層６３を形成するためには、斜め方向から不純物の注入を複数回行う必要があるので、容易に製造することができない。したがって第２の前提技術では、前述のように結晶面に平行なチャネルを形成することは困難であり、前述の良好なチャネル移動度を実現することは困難である。
【００３３】
また第２の前提技術では、薄膜半導体層６３を形成するためには（０００１−）カーボン面を使用することが必要であるなど、使用可能な基板が制限されてしまうという問題がある。
【００３４】
以上のように第１および第２の前提技術には種々の問題がある。そこで本発明の半導体装置では、以下に示す各実施の形態の構成を採用している。以下の各実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型としている。
【００３５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１の構成を示す断面図である。本実施の形態のトレンチゲート型ＭＯＳＦＥＴ（以下、単に「ＭＯＳＦＥＴ」という場合がある）１は、炭化珪素を用いた炭化珪素半導体装置である。
【００３６】
ＭＯＳＦＥＴ１は、炭化珪素半導体基板（以下「炭化珪素基板」という場合がある）１１と、ｎ型の炭化珪素ドリフト層１２と、ｐ型のベース領域１３と、ｎ型のソース領域１４と、チャネル層１６と、ゲート絶縁膜１７と、ゲート電極１８と、層間絶縁膜１９と、ソース電極２０とドレイン電極２１とを備えて構成される。
【００３７】
炭化珪素基板１１は、ｎ型の低抵抗の炭化珪素基板であり、たとえば４Ｈのポリタイプを有する炭化珪素基板で実現される。炭化珪素ドリフト層１２は、炭化珪素基板１１の厚み方向一方側の表面部に積層されて形成されている。ベース領域１３は、炭化珪素ドリフト層１２の厚み方向一方側の表面部に形成されている。ベース領域１３は、第２導電型の不純物であるｐ型不純物、たとえばアルミニウム（Ａｌ）を含有する。ソース領域１４は、ベース領域１３の厚み方向一方側の表面部の一部分に、ベース領域１３よりも浅く形成されている。ソース領域１４は、第１導電型の不純物であるｎ型不純物、たとえば窒素（Ｎ）を含有する。
【００３８】
ベース領域１３およびソース領域１４には、ベース領域１３およびソース領域１４を厚み方向に貫通するようにトレンチ１５が形成されている。本実施の形態では、トレンチ１５は、ソース領域１４およびベース領域１３を貫通して、炭化珪素ドリフト層１２の内部に達するように形成されている。
【００３９】
ゲート絶縁膜１７は、トレンチ１５の側面および底面を含む内壁に沿って形成されている。ゲート絶縁膜１７は、本実施の形態では、酸化珪素で構成される。
【００４０】
ゲート電極１８は、ゲート絶縁膜１７を含むトレンチ１５の内部を充填するように形成される。換言すれば、ゲート電極１８は、トレンチ１５の径方向内方側に、ゲート絶縁膜１７に接して設けられる。
【００４１】
層間絶縁膜１９は、ゲート電極１８を覆うように形成されている。より詳細には、層間絶縁膜１９は、ゲート電極１８と、ソース領域１４のゲート電極１８寄りの部分を覆うように設けられている。また層間絶縁膜１９は、ソース領域１４と、ベース領域１３のソース領域１４寄りの部分、すなわちゲート電極１８寄りの部分を除く残余の部分とが露出するように開口されており、この部分には層間絶縁膜１９は形成されていない。
【００４２】
ソース電極２０は、層間絶縁膜９が形成されていない部分のソース領域１４およびベース領域１３の厚み方向一方側の表面部に形成されている。ソース電極２０は、層間絶縁膜１９の開口を通して露出するソース領域１４とベース領域１３とを電気的に接続する。ドレイン電極２１は、炭化珪素基板１１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素基板１１の厚み方向他方側の表面部に形成されている。
【００４３】
ＭＯＳＦＥＴ１において、トレンチ１５の側面を構成するベース領域１３のうち、ゲート絶縁膜１７を介してゲート電極１８と対向し、オン動作時に反転層が形成される領域をチャネル部という。またベース領域１３の炭化珪素ドリフト層１２とソース領域１４とで挟まれる部分のうち、チャネル部を含む部分における炭化珪素ドリフト層１２とソース領域１４との間の距離をチャネル長という。
【００４４】
本実施の形態では、チャネル部には、チャネル層１６が形成されている。チャネル層１６は、より詳細には、ベース領域１３のチャネル部と、炭化珪素ドリフト層１２の厚み方向一方側の表面部のチャネル部に連なる部分とにわたって形成されている。チャネル層１６は、トレンチ１５の厚み方向一方側の開口部から底面に向かうにつれて、トレンチ１５の径方向外方に広がって形成されている。チャネル層１６は、ベース領域１３よりも第２導電型の不純物濃度、すなわちｐ型不純物の濃度が低くなっている。チャネル層１６は、ｎ型不純物、たとえば窒素（Ｎ）を、ｐ型のベース領域１３にイオン注入することで形成される。
【００４５】
次に、本実施の形態のトレンチゲート型ＭＯＳＦＥＴ１の動作を簡単に説明する。トレンチゲート型ＭＯＳＦＥＴ１のゲート電極１８に、しきい値電圧以上のプラス電圧が印加されると、チャネル部に反転チャネルが形成され、ｎ型のソース領域１４とｎ型の炭化珪素ドリフト層１２との間に、キャリアである電子が流れる経路が形成される。ソース領域１４から炭化珪素ドリフト層１２へ流れ込む電子は、ドレイン電極２１に印加されるプラス電圧によって形成される電界に従って、炭化珪素ドリフト層１２および炭化珪素基板１１を経由してドレイン電極２１に到達する。したがって、ゲート電極１８にプラス電圧を印加することによって、ドレイン電極２１からソース電極２０に電流が流れる。この状態をオン状態と呼ぶ。
【００４６】
オン状態のチャネル部の抵抗を低下させることによってトレンチゲート型ＭＯＳＦＥＴ１のオン抵抗を低減できるが、チャネル部の抵抗は、チャネル長が短く、チャネル部の電子の移動度が高いほど低くできる。ここで、チャネル部の実効的なアクセプタ濃度が低ければ、不純物散乱による影響が小さくなるので、チャネル部の電子の移動度は、チャネル部の実効的なアクセプタ濃度を低くするほど、高くすることができる。また、しきい値電圧についても、チャネル部の実効アクセプタ濃度が低いほど低くなる。
【００４７】
オン状態とは異なり、ゲート電極１８にしきい値電圧未満の電圧が印加されると、チャネル部に反転チャネルが形成されないので、ドレイン電極２１からソース電極２０に電流が流れない。この状態をオフ状態と呼ぶ。
【００４８】
オフ状態では、ドレイン電極２１に印加されるプラスの電圧によって、炭化珪素ドリフト層１２とベース領域１３との間のｐｎ接合から空乏層が延びる。このｐｎ接合からベース領域１３側に向けて延びた空乏層がソース領域１４に達すると、パンチスルー破壊が発生する。
【００４９】
本実施の形態では、パンチスルー破壊が発生しないように、ベース領域１３のｐ型不純物の濃度（以下、単に「不純物濃度」という場合がある）の下限を、１×１０17ｃｍ-3以上にしている。またベース領域１３の不純物濃度の上限は、窒素（Ｎ）などのｎ型不純物のイオン注入を行うことによってベース領域１３のチャネル部の実効アクセプタ濃度を低減し、チャネル層１６を形成することができるように、５×１０17ｃｍ-3以下にしている。すなわち本実施の形態では、ベース領域１３の不純物濃度を、１×１０17ｃｍ-3以上、５×１０17ｃｍ-3以下としている。
【００５０】
続いて、本実施の形態の半導体装置であるトレンチゲート型ＭＯＳＦＥＴ１の製造方法について、図２〜図７を用いて順に説明する。図２〜図７は、トレンチゲート型ＭＯＳＦＥＴ１の各製造工程における構成を示す断面図である。
【００５１】
図２は、ソース領域１４の形成が終了した段階における構成を示す断面図である。まず、図２に示すように、炭化珪素基板１１の厚み方向一方側の表面部に、化学気相堆積（Chemical Vapor Deposition；略称：ＣＶＤ）法によって、ｎ型の炭化珪素ドリフト層１２をエピタキシャル成長する。炭化珪素基板１１としては、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素基板を用いる。炭化珪素ドリフト層１２におけるｎ型不純物の濃度（以下「ｎ型不純物濃度」という場合がある）は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3の範囲に選ばれる。炭化珪素ドリフト層１２の厚み寸法は、５μｍ〜５０μｍの範囲に選ばれる。
【００５２】
次に、炭化珪素ドリフト層１２の厚み方向一方側の表面部に、ｐ型不純物、たとえばＡｌをイオン注入して、ｐ型のベース領域１３を形成する。このとき、ｐ型不純物のイオン注入の深さは、炭化珪素ドリフト層１２の厚み寸法を超えない深さ、具体的には０．５μｍ〜３μｍ程度とする。また、イオン注入されたｐ型不純物の濃度（以下「ｐ型不純物濃度」という場合がある）、すなわちベース領域１３のｐ型不純物濃度は、１×１０17ｃｍ-3〜５×１０17ｃｍ-3の範囲で、炭化珪素ドリフト層１２のｎ型不純物濃度よりも高いものとする。炭化珪素ドリフト層１２のうち、ｐ型不純物がイオン注入された領域でｐ型になる領域が、ベース領域１３となる。ベース領域１３は、エピタキシャル成長によって形成してもよい。その場合も、ベース領域１３のｐ型不純物濃度および厚み寸法は、イオン注入によって形成する場合と同等とする。
【００５３】
次に、炭化珪素ドリフト層１２の厚み方向一方側の表面部に、図示しない注入マスクを介して、ｎ型不純物、たとえばＮをイオン注入して、ｎ型のソース領域１４を形成する。具体的には、炭化珪素ドリフト層１２のうちでベース領域１３となった部分、すなわちベース領域１３の厚み方向一方側の表面部の一部分に、ｎ型不純物をイオン注入して、ｎ型のソース領域１４を形成する。ｎ型不純物のイオン注入の深さは、ベース領域１３の厚み寸法よりも浅いものとする。また、イオン注入したｎ型不純物の濃度、すなわちソース領域１４のｎ型不純物濃度は、１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲で、ベース領域１３のｐ型不純物濃度を超えるものとする。炭化珪素ドリフト層１２のベース領域１３内のｎ型不純物が注入された領域のうちのｎ型を示す領域が、ソース領域１４となる。
【００５４】
図３は、エッチングマスク２６の形成が終了した段階における構成を示す断面図である。次に、図３に示すように、炭化珪素ドリフト層１２の厚み方向一方側の表面部に、酸化珪素層２５を１μｍ〜２μｍ程度堆積する。具体的には、ベース領域１３の厚み方向一方側の表面部のうちでソース領域１４が形成されていない部分、およびソース領域１４の厚み方向一方側の表面部に、酸化珪素層２５を形成する。その後、酸化珪素層２５の厚み方向一方側の表面部に積層して、レジスト材からなるエッチングマスク２６を形成し、トレンチ１５を形成する部分で開口する。
【００５５】
図４は、酸化珪素層２５のエッチングが終了した段階における構成を示す断面図である。前述のようにしてエッチングマスク２６を形成した後、図４に示すように、表面部にエッチングマスク２６が形成された酸化珪素層２５を、反応性イオンエッチング（Reactive Ion Etching；略称：ＲＩＥ）処理によってエッチングし、酸化珪素層２５を開口する。これによって、酸化珪素層２５は、ソース領域１４のトレンチ１５を形成するべく予め定める部分が露出するように開口された状態となる。ここでエッチングされた酸化珪素層２５が、後述する工程で用いる注入マスクおよびエッチングマスクとなる。
【００５６】
図５は、チャネル層１６の形成が終了した段階における構成を示す断面図である。次に、図５に示すように、エッチングマスク２６および、残存する酸化珪素層２５を注入マスクとして用いて、ｎ型不純物、たとえばＮをイオン注入し、チャネル層１６を形成する。具体的には、エッチングマスク２６および酸化珪素層２５の開口を通して露出するソース領域１４を介して、ベース領域１３にｎ型不純物をイオン注入して、チャネル層１６を形成する。本実施の形態では、ベース領域１３だけでなく、炭化珪素ドリフト層１２の一部分にまでｎ型不純物が注入されて、チャネル層１６が形成される。
【００５７】
チャネル層１６を形成するためのｎ型不純物のイオン注入の深さは、ベース領域１３の厚み寸法よりも深いものとする。また、イオン注入したｎ型不純物の濃度、すなわちチャネル層１６のｎ型不純物濃度は、ベース領域１３のｐ型不純物濃度と同等程度とし、具体的には１×１０17ｃｍ-3〜６×１０17ｃｍ-3程度とする。イオン注入を行った場合、横方向への注入広がりがあることが知られており、注入マスクの開口幅よりも径方向外方に０．１μｍ〜０．３μｍ程度広がってチャネル層１６が形成される。注入広がりは、不純物濃度が大きいほど、また注入エネルギーが大きいほど、大きな広がりを持つ。
【００５８】
図６は、トレンチ１５の形成が終了した段階における構成を示す断面図である。続いて、チャネル層１６を形成するためのｎ型不純物のイオン注入に用いたものと同じマスクである酸化珪素層２５を用いて、ＲＩＥによって、図６に示すように炭化珪素のエッチングを行い、ソース領域１４とベース領域１３とを貫通するトレンチ１５を形成する。トレンチ１５の深さは、０．５μｍ〜３μｍ程度とし、ベース領域１３の深さ以上となるようにする。本実施の形態では、トレンチ１５は、ソース領域１４およびベース領域１３を貫通して、炭化珪素ドリフト層１２の内部に達するように、より詳細には、チャネル層１６を貫通して、炭化珪素ドリフト層１２の内部に達するように形成される。
【００５９】
次に、マスクとして使用した酸化珪素層２５を除去した後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃〜１９００℃、３０秒〜１時間のアニールを行う。このアニールによって、イオン注入されたｎ型不純物およびｐ型不純物、たとえばＮおよびＡｌを活性化させる。
【００６０】
図７は、層間絶縁膜１９の形成が終了した段階の構成を示す断面図である。続いて、図７に示すように、ソース領域１４およびベース領域１３を含む炭化珪素ドリフト層１２の表面部を熱酸化することで、所望の厚み寸法のゲート絶縁膜１７をトレンチ１５の内側、具体的には内壁に形成する。ゲート絶縁膜１７は、熱酸化に限定されず、たとえば酸化珪素層を堆積することで形成されてもよい。
【００６１】
次に、トレンチ１５の内側でゲート絶縁膜１７に接するように、ゲート電極膜、たとえば、導電性を有する多結晶珪素膜を、減圧ＣＶＤ法によって形成する。形成したゲート電極膜をパターニングすることによって、ゲート電極１８を形成する。次いで、ゲート電極１８、ゲート絶縁膜１７、ソース領域１４およびベース領域１３の厚み方向一方側の表面部を覆うように層間絶縁膜１９を形成する。その後、図７に示すように、ベース領域１３および、ソース領域１４のベース領域１３寄りの部分が露出するように、層間絶縁膜１９を開口する。
【００６２】
最後に、ソース領域１４およびベース領域１３の露出する部分に電気的に接続されるソース電極１０を形成し、また、炭化珪素基板１１の厚み方向他方側の表面部にドレイン電極１１を積層して形成する。これによって、前述の図１に示す縦型ＭＯＳＦＥＴ１が完成する。ここで、ソース電極１０およびドレイン電極１１となる材料としては、Ａｌ合金などが挙げられる。
【００６３】
以上のように本実施の形態によれば、図５に示すように、注入マスクとして使用される酸化珪素層２５の開口を通して露出するソース領域１４を介して、ベース領域１３にｎ型不純物がイオン注入されてチャネル層１６が形成される。注入マスクを介して不純物がイオン注入されるとき、不純物は、注入マスクの開口の径方向外方に広がって注入される。この現象を「注入広がり」という。ベース領域１３には、ｎ型不純物をイオン注入したときの注入広がりによって、注入マスクである酸化珪素層２５の開口よりも広範囲に広がって、不純物の注入層が形成される。この不純物の注入層がチャネル層１４となる。酸化珪素層２５は、トレンチ１５を形成するためのエッチングマスクとしても使用されるので、チャネル層１６は、エッチングマスクの開口よりも広範囲に広がって形成されることになる。
【００６４】
次いで、イオン注入に用いたマスクと同じマスク、すなわち酸化珪素層２５を使用して、ソース領域１４およびベース領域１３をエッチングしてトレンチ１５を形成するので、トレンチ１５の側面のチャネルが形成される部分であるチャネル部には、チャネル層１６として、ｎ型不純物の注入層が残る。
【００６５】
このチャネル層１６は、ｐ型のベース領域１３にｎ型不純物がイオン注入されて形成されるので、ベース領域１３よりも実効的なｐ型不純物濃度、すなわち実効的なアクセプタ濃度が低い。このようなチャネル層１６が形成されるので、チャネル部の抵抗を小さくするとともに、しきい値電圧を低くすることができる。
【００６６】
また本実施の形態では、イオン注入のときの不純物の広がりである注入広がりを利用して、実効的にアクセプタ濃度の低いチャネル層１６を形成するので、チャネル層１６を形成するためにエピタキシャル成長工程が必要ない。またトレンチのテーパー角度および使用する半導体基板が制限されることもない。またトレンチ１５を形成する前にｎ型不純物の注入を行うので、トレンチの形成後にｎ型不純物の注入を行う場合とは異なり、トレンチの側面のみにｎ型不純物が注入されるように、トレンチ１５の底面に、ｎ型不純物の注入に対する保護層、すなわちｎ型不純物が底面に注入されないように保護する保護層を形成する必要がない。したがって、保護層として機能させるために、トレンチ１５の底面のゲート絶縁膜である酸化膜を厚くするなどの処理は必要でない。
【００６７】
また本実施の形態では、トレンチ１５形成用のエッチングマスクである酸化珪素層２５を利用してｎ型不純物の注入を行っており、チャネル層１６を形成するためのｎ型不純物の注入と、トレンチ１５を形成するためのエッチングとが１つのマスクで実現される。このようにチャネル層１６を形成するための不純物イオンの注入と、トレンチ１５を形成するためのエッチングとを１つのマスクで行うので、マスク合わせの必要がなく、工程数を削減することができる。以上のことから、本実施の形態では、前述のように優れたＭＯＳＦＥＴ１を容易に製造することができる。
【００６８】
＜第２の実施の形態＞
図８は、本発明の第２の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ２の構成を示す断面図である。本実施の形態のＭＯＳＦＥＴ２は、第１の実施の形態のＭＯＳＦＥＴ１と同様に、炭化珪素半導体装置である。本実施の形態のＭＯＳＦＥＴ２は、第１の実施の形態のＭＯＳＦＥＴ１と構成が類似しているので、本実施の形態のＭＯＳＦＥＴ２において、第１の実施の形態のＭＯＳＦＥＴ１と同一の構成については、同一の参照符を付して共通する説明を省略する。
【００６９】
本実施の形態のＭＯＳＦＥＴ２は、ｐ型のベース領域１３の一部分、具体的には、ｎ型のソース領域１４が形成された部分以外の部分に、ベース領域１３よりもｐ型不純物濃度が高い第２のベース領域３０を備える。
【００７０】
次に、本実施の形態のＭＯＳＦＥＴ２の製造方法について、図９を用いて説明する。図９は、第２のベース領域３０の形成が終了した段階の構成を示す断面図である。本実施の形態のＭＯＳＦＥＴ２の製造方法は、第１の実施の形態のＭＯＳＦＥＴ１の製造方法と類似するので、同一の工程については説明を省略し、異なる工程について説明する。
【００７１】
本実施の形態では、第１の実施の形態における前述の図２に示すソース領域１４を形成する工程の後、図９に示すように、炭化珪素ドリフト層１２の厚み方向一方側の表面部に積層して注入マスク３１を形成する。注入マスク３１は、第２のベース領域３０を形成するべく予め定める部分のベース領域１３が露出するように開口されて形成される。本実施の形態では、注入マスク３１は、炭化珪素ドリフト層１２のうち、ソース領域１４の厚み方向一方側の表面部に積層して、炭化珪素ドリフト層１２の厚み方向一方側の表面部を構成するベース領域１３が露出するように開口して形成される。
【００７２】
次いで、表面部に注入マスク３１が形成された炭化珪素ドリフト層１２に、ｐ型不純物、たとえばＡｌをイオン注入する。このとき、ｐ型不純物のイオン注入の深さは、ベース領域１３と同等程度、具体的には０．５μｍ〜３μｍ程度とする。また、イオン注入されたｐ型不純物の濃度、すなわち第２のベース領域３０のｐ型不純物濃度は、ベース領域１３よりも高い範囲、具体的には５×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲で、かつ炭化珪素ドリフト層１２のｎ型不純物濃度よりも高いものとする。ここで、炭化珪素ドリフト層１２のｐ型不純物がイオン注入された領域でｐ型になる領域が、第２のベース領域３０となる。
【００７３】
以上のように本実施の形態によれば、ベース領域１３のうち、ソース領域１４が形成された部分以外の部分には、ベース領域１３よりもｐ型不純物濃度が高い第２のベース領域３０が形成される。これによって、ベース領域１３のｐ型不純物濃度を低くした場合であっても、第２のベース領域３９から延びる空乏層によって、ｐ型のベース領域１３からｎ型のソース領域１４に向けて延びる空乏層を抑えることができる。したがって、パンチスルーが起きにくくなるので、ベース領域１３のｐ型不純物濃度をさらに低くしたり、ベース領域１３の深さを浅くしたりすることができる。
【００７４】
＜第３の実施の形態＞
図１０は、本発明の第３の実施の形態における半導体装置であるトレンチゲート型ＭＯＳＦＥＴ３の構成を示す断面図である。本実施の形態のＭＯＳＦＥＴ３は、第１の実施の形態のＭＯＳＦＥＴ１と同様に、炭化珪素半導体装置である。本実施の形態のＭＯＳＦＥＴ３は、第１の実施の形態のＭＯＳＦＥＴ１と構成が類似しているので、本実施の形態のＭＯＳＦＥＴ３において、第１の実施の形態のＭＯＳＦＥＴ１と同一の構成については、同一の参照符を付して共通する説明を省略する。
【００７５】
本実施の形態のＭＯＳＦＥＴ３は、トレンチ１５の底面に、ｐ型の半導体層によって構成される底面保護層３５を備える。底面保護層３５は、ゲート絶縁膜１７を保護する。
【００７６】
次に、本実施の形態のＭＯＳＦＥＴ３の製造方法について、図１１を用いて説明する。図１１は、底面保護層３５の形成が終了した段階における構成を示す断面図である。本実施の形態のＭＯＳＦＥＴ３の製造方法は、第１の実施の形態のＭＯＳＦＥＴ１の製造方法と類似するので、同一の工程については説明を省略し、異なる工程について説明する。
【００７７】
本実施の形態では、第１の実施の形態における前述の図６に示すトレンチ１５を形成する工程の後には、トレンチ１５を形成するときに使用した酸化珪素層２５からなるエッチングマスクを残す。そして、このエッチングマスクである酸化珪素層２５を用いて、図１１に示すように、トレンチ１５の底面に、ｐ型不純物、たとえばＡｌをイオン注入して、底面保護層３５を形成する。このとき、イオン注入されたｐ型不純物の濃度、すなわち底面保護層３５のｐ型不純物濃度は、ｐ型のベース領域１３と同等程度、具体的には１×１０17ｃｍ-3〜５×１０17ｃｍ-3の範囲で、炭化珪素ドリフト層１２のｎ型不純物濃度よりも高いものとする。ここで、炭化珪素ドリフト層１２のｐ型不純物がイオン注入された領域でｐ型になる領域が底面保護層３５となる。
【００７８】
以上のように本実施の形態によれば、トレンチ１５の底面には、ｐ型の半導体層によって構成される底面保護層３５が形成される。これによって、ゲート絶縁膜１７のうち、トレンチ１５の底面に形成された部分の電界強度は、ｐ型の底面保護層３５から炭化珪素ドリフト層１２に向けて延びる空乏層によって緩和されるので、電界集中を防ぐことができる。したがって、ゲート絶縁膜１７の信頼性を向上させることができる。
【００７９】
また本実施の形態では、トレンチ１５を形成するときに使用したマスクを使用して底面保護層３５を形成するので、マスク合わせの必要がなく、工程数を削減することができる。
【００８０】
本実施の形態のＭＯＳＦＥＴ３の底面保護層３５以外の構成は、第１の実施の形態のＭＯＳＦＥＴ１と同様に構成されるが、第２の実施の形態のＭＯＳＦＥＴ２と同様に構成されてもよい。
【００８１】
以上の各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としているが、本発明の他の実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【符号の説明】
【００８２】
１，２，３，５０，５０Ａ  トレンチゲート型ＭＯＳＦＥＴ、１１，５１  炭化珪素半導体基板、１２  炭化珪素ドリフト層、１３  ベース領域、１４  ソース領域、１５，５５，５５Ａ  トレンチ、１６  チャネル層、１７，５７，５７Ａ  ゲート絶縁膜、１８  ゲート電極、１９，５９，５９Ａ  層間絶縁膜、２０  ソース電極、２１  ドレイン電極、２５  酸化珪素層、２６  エッチングマスク、３０  第２のベース領域、３１  注入マスク、３５  底面保護層、５２  ｎ−型エピタキシャル層、５３  ｐ型エピタキシャル層、５４  ｎ＋型ソース領域、５６  第２ｎ−型エピタキシャル層、５８，５８Ａ  ゲート電極膜（ポリシリコン層）、６０  ソース電極膜、６１  ドレイン電極膜、６２  熱酸化膜、６３  薄膜半導体層。
【図１】
2011253929.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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