(57)【要約】 【課題】不揮発性半導体記憶装置の製造プロセスを大幅に変更することなく、電極間のショートを避けることができる、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供するものである。【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１の絶縁膜を有し、且つ、第１の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、半導体基板上に形成された、第１の絶縁膜と厚さが異なる第２の絶縁膜を有し、且つ、第２の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、半導体基板に埋め込まれた状態に形成された、周辺回路領域とセルアレイ領域とを分離する、上面が面一に構成された、第１の素子分離絶縁膜と、これらの上部に全体的に形成された層間絶縁膜と、を備える。【選択図】図４
2011204756.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜を有し、且つ、前記第１の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、
前記半導体基板上に形成された、前記第１の絶縁膜と厚さが異なる第２の絶縁膜を有し、且つ、前記第２の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、
前記半導体基板に埋め込まれた状態に形成された、前記周辺回路領域と前記セルアレイ領域とを分離する、上面が面一に構成された、第１の素子分離絶縁膜と、
これらの上部に全体的に形成された層間絶縁膜と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記周辺回路領域は、前記半導体基板に埋め込まれた状態に形成された、前記各周辺トランジスタを分離する複数の第２の素子分離絶縁膜を有し、
前記セルアレイ領域は、前記半導体基板に埋め込まれた状態に形成された、前記各メモリセルトランジスタを分離する複数の第３の素子分離絶縁膜を有する、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の素子分離絶縁膜は、前記第２の素子分離絶縁膜及び前記第３の素子分離絶縁膜と比して、幅が広い、ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上の周辺回路領域において、第１の絶縁膜と、ゲート電極と、を形成し、
前記半導体基板上のセルアレイ領域において、第２の絶縁膜と、浮遊ゲート電極と、を形成し、
エッチングを用いて、前記周辺回路領域と前記セルアレイ領域とに、素子分離溝を形成し、前記周辺回路領域と前記セルアレイ領域との間に、領域分離溝を形成し、
前記素子分離溝と前記領域分離溝との内部に、素子分離絶縁膜を形成し、
前記周辺回路領域を覆い、且つ、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜と前記領域分離溝中の素子分離絶縁膜とを露出するような保護マスクを形成し、
前記保護マスクをエッチングマスクとして用いて、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜をエッチングするとともに、前記エッチングにより前記領域分離溝中の前記素子分離絶縁膜の上面を平坦状に加工し、
前記周辺回路領域と、前記セルアレイ領域と、前記領域分離溝中の素子分離絶縁膜と、の上に、層間絶縁膜を堆積する、
ことを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記領域分離溝を、前記素子分離溝と比して、幅が広いものとして、形成する、ことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、浮遊ゲート、制御ゲートで構成される積層ゲート構造を有する複数のメモリセルトランジスタを備える。
【０００３】
詳細には、各セルアレイは、互いが接続された複数のメモリセルトランジスタと、接続された複数のメモリセルトランジスタの両端に配置される選択ゲートトランジスタとを有するＮＡＮＤストリングを備える。さらに、このような複数のＮＡＮＤストリングが、ＮＡＮＤ型フラッシュメモリの有するセルアレイ領域に、行方向に沿って所定の間隔で配置されている。そして、行方向に隣り合う各セルアレイの間には、素子分離領域（以下、ＳＴＩ（Shallow Trench Isolation）領域と称する）が形成されている。このＳＴＩ領域には、トレンチ（分離溝）が形成され、トレンチには、素子分離絶縁膜が埋め込まれている。
【０００４】
また、ＮＡＮＤ型フラッシュメモリにおいては、以上に説明したセルアレイ領域のほかに、周辺回路領域を備える。この周辺回路領域とセルアレイ領域との間には、ＳＴＩ領域が形成されている。このＳＴＩ領域は、各セルアレイの間に形成されたＳＴＩ領域と比べて、幅が広い（例えば、特許文献１、２参照）。    
このＳＴＩ領域には、トレンチが形成され、トレンチには、素子分離絶縁膜が埋め込まれている。さらに、この素子分離絶縁膜の上に、層間絶縁膜が形成されている。
【０００５】
そして、このようなＮＡＮＤ型フラッシュメモリに対して、微細化が求められているため、メモリセルトランジスタや周辺トランジスタ等の間隔が、非常に狭いものとなってきている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５４９５６号公報
【特許文献２】特開２００９−１１７７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、不揮発性半導体記憶装置のゲート電極間のショートを避けることができる、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる不揮発性半導体記憶装置は、半導体基板上に形成された第１の絶縁膜を有し、且つ、前記第１の絶縁膜上に複数の周辺トランジスタが形成された、周辺回路領域と、前記半導体基板上に形成された、前記第１の絶縁膜と厚さが異なる第２の絶縁膜を有し、且つ、前記第２の絶縁膜上に複数のメモリセルトランジスタが形成された、セルアレイ領域と、前記半導体基板に埋め込まれた状態に形成された、前記周辺回路領域と前記セルアレイ領域とを分離する、上面が面一に構成された、第１の素子分離絶縁膜と、これらの上部に全体的に形成された層間絶縁膜と、を備える。
【０００９】
本発明の他の一態様にかかる不揮発性半導体記憶装置の製造方法は、半導体基板上の周辺回路領域において、第１の絶縁膜と、ゲート電極と、を形成し、前記半導体基板上のセルアレイ領域において、第２の絶縁膜と、浮遊ゲート電極と、を形成し、エッチングを用いて、前記周辺回路領域と前記セルアレイ領域とに、素子分離溝を形成し、前記周辺回路領域と前記セルアレイ領域との間に、領域分離溝を形成し、前記素子分離溝と前記領域分離溝との内部に、素子分離絶縁膜を形成し、前記周辺回路領域を覆い、且つ、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜と前記領域分離溝中の素子分離絶縁膜とを露出するような保護マスクを形成し、前記保護マスクをエッチングマスクとして用いて、前記セルアレイ領域に位置する前記素子分離溝中の前記素子分離絶縁膜をエッチングするとともに、前記エッチングにより前記領域分離溝中の前記素子分離絶縁膜の上面を平坦状に加工し、前記周辺回路領域と、前記セルアレイ領域と、前記領域分離溝中の素子分離絶縁膜と、の上に、層間絶縁膜を堆積する、ことを備える。
【発明の効果】
【００１０】
本発明によれば、不揮発性半導体記憶装置のゲート電極間のショートを起こすことのない、不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】ＮＡＮＤ型フラッシュメモリのチップ全体のパターンレイアウトを示す平面図。
【図２】図１中のセルアレイの行方向端部付近におけるパターンレイアウトを示す平面図。
【図３】本発明を説明するためのＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図４】本発明の実施形態にかかるＮＡＮＤ型フラッシュメモリの断面図。
【発明を実施するための形態】
【００１２】
以下、図１から図４を参照して本発明の実施形態を説明する。この説明に際して、全図面にわたり共通する部分には、共通する符号を付す。
【００１３】
まず、本発明の実施形態を図１、図２及び図４を用いて、説明する。ここでは、ＮＡＮＤ型フラッシュメモリを例に説明をするが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、他の半導体装置でも用いることができる。
【００１４】
図１は、本発明の実施形態にかかるＮＡＮＤ型フラッシュメモリのチップ全体のパターンレイアウトを示す平面図である。図１に示されるように、１０はメモリチップ、１１はセルアレイ領域、１２はセンスアンプ部（周辺回路領域）、１２ａはロウデコーダ部（周辺回路領域）、１２ｃは周辺回路部（周辺回路領域）である。セルアレイ領域１１は、図１においては図示が省略されているが、複数の不揮発性メモリセルトランジスタが直列接続され、且つ、その両端には選択ゲートトランジスタが接続されている、複数のセルアレイが、行列状に配列されている。
【００１５】
図２は、図１中のチップの一部である１０ａにおける平面図である。図２に示されるように、半導体基板４１の上面に、図２の上下方向に沿って、メモリセルトランジスタ素子領域２１と、周辺トランジスタ素子領域２２と、セルアレイ領域ダミー用素子領域２３と、周辺回路領域ダミー用素子領域２４と、が形成されている。さらに、隣接するメモリセルトランジスタ素子領域２１の間には、各メモリセルトランジスタを分離するためのＳＴＩ領域２５が形成されており、隣接する周辺トランジスタ素子領域２４の間にも、各周辺トランジスタを分離するためのＳＴＩ領域２５が形成されている。また、セルアレイ領域ダミー用素子領域２３と、周辺回路ダミー用素子領域２４との間には、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６が形成されている。そして、図２からもわかるように、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６の幅（図２における左右方向の幅）は、各メモリセルトランジスタを分離するためのＳＴＩ領域２５と各周辺トランジスタを分離するためのＳＴＩ領域２５とが有する幅（図２における左右方向の幅）に比べて、広いものとして形成されている。
【００１６】
図４は、図２中のＡ−Ａ´線に沿って切断した場合の断面図である。図４に示されるように、セルアレイ領域１１には、複数のメモリセルトランジスタ３３が形成され、複数のメモリセルトランジスタ３３の外側には、セルアレイ領域ダミー素子３７が形成されている。さらに、隣り合うメモリセルトランジスタ３３の間の各メモリセルトランジスタを分離するためのＳＴＩ領域２５における半導体基板４１に、メモリセルトランジスタ３３を分離するための素子分離溝３５が形成されている。また、周辺回路領域１２には、複数の周辺トランジスタ３４が形成され、複数の周辺トランジスタの外側には、周辺回路領域ダミー素子３８が形成されている。さらに、隣り合う周辺トランジスタ３４の間の各周辺トランジスタを分離するためのＳＴＩ領域２５における半導体基板４１に、周辺トランジスタを分離するための素子分離溝３５が形成されている。
【００１７】
そして、セルアレイ領域１１と周辺回路領域１２との間には、言い換えると、セルアレイ領域ダミー素子３７と周辺回路領域ダミー素子３８との間のセルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６には、素子分離溝３５と比して幅（図４における左右方向の幅）の広い領域分離溝３６が形成されている。この領域分離溝３６は、半導体基板４１に形成され、セルアレイ領域１１と周辺回路領域１２とを分離する。さらに、素子分離溝３５及び領域分離溝３６の内側の壁を覆うように、保護膜４６が形成されている。保護膜４６に覆われた素子分離溝３５及び領域分離溝３６を埋め込むように、素子分離絶縁膜４７が形成されている。そして、領域分離溝３６に埋め込まれた素子分離絶縁膜４７の上面は、面一、すなわち、段差がなく平坦である。
【００１８】
さらに、セルアレイ領域１１と、周辺回路領域１２と、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６と、を覆うように、言い換えると、メモリセルトランジスタ３３と、セルアレイ領域ダミー素子３７と、周辺トランジスタ３４と、周辺回路領域ダミー素子３８と、素子分離溝３５に埋め込まれた素子分離絶縁膜４７と、領域分離溝３６に埋め込まれた素子分離絶縁膜４７と、を覆うように、層間絶縁膜４８が形成されている。この層間絶縁膜４８は、例えば、酸化シリコン膜である。
【００１９】
このように、領域分離溝３６に埋め込まれた素子分離絶縁膜４７の上面を平坦にし、素子分離絶縁膜４７の上に形成される層間絶縁膜４８を十分な厚さのものとすることによって、層間絶縁膜４８中にボイド３１が発生しても、ボイド３１が、層間絶縁膜４８上面近傍に存在することを避けることができる。さらに、電極膜形成工程において、ボイド３１が層間絶縁膜４８の上面に露出することはないため、ボイド３１にゲート電極の材料（例えば、シリサイド形成のためのコバルト）が入り込むこともない。従って、ボイド３１に入り込んだ材料が、ゲート電極の間を導通するパスとなって、ショートを起こすこともない。つまり、ＮＡＮＤ型フラッシュメモリの製造における、歩留まりを向上させることができる。
【００２０】
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を、比較例のＮＡＮＤ型フラッシュメモリの製造工程と比較しながら、簡単に説明する。
【００２１】
図３の（ｂ１）から（ｂ４）は、図２中のＡ−Ａ´線に沿って切断した断面図に対応するものであって、本発明の実施形態にかかるＮＡＮＤ型フラッシュメモリの製造工程を示したものである。また、図３の（ａ１）から（ａ４）は、比較例のＮＡＮＤ型フラッシュメモリの製造工程の一部を示したものであり、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を示す図３の（ｂ１）から（ｂ４）に、対応するものである。
【００２２】
まず、図３（ｂ１）に示されるように、半導体基板４１の上のセルアレイ領域１１の上に、トンネル絶縁膜４２を形成し、半導体基板４１の上の周辺回路領域１２の上に、トンネル絶縁膜４２よりも厚いゲート絶縁膜４３を形成する。その上に、セルアレイ領域１１においては浮遊ゲート電極となり、周辺回路領域１２においては下層ゲート電極となる、多結晶シリコン膜を堆積する。さらに、セルアレイ領域１１と周辺回路領域１２と、これらの領域の間に、パターニングしてエッチングすることにより、素子分離溝３５及び領域分離溝３６を形成する。そして、素子分離溝３５及び領域分離溝３６の内側の壁を覆うように、保護膜４６を形成し、続いて、素子分離溝３５及び領域分離溝３６を埋め込むように、素子分離絶縁膜４７を形成する。
【００２３】
次いで、図３（ｂ２）に示されるように、メモリセルトランジスタ３３のカップリング比を上げるために、セルアレイ領域１１の素子分離溝３５内の素子分離絶縁膜４７をエッチングして、素子分離絶縁膜４７の上面を下げる。この際には、保護マスク５０（例えば、フォトレジスト）を用いて、エッチングを行う。この保護マスク５０は、周辺回路領域１２を覆うことで、周辺回路領域１２を保護するものであり、且つ、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６と、セルアレイ領域１１と、を覆うことのないものである。一方、比較例のＮＡＮＤ型フラッシュメモリの製造工程においては、図３（ａ２）に示すように、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６の半分と、周辺回路領域１２と、を覆う保護マスク５０を用いて、セルアレイ領域１１の素子分離溝３５内の素子分離絶縁膜４７をエッチングする。
【００２４】
従って、本実施形態においては、図３（ｂ２）に示されるように、素子分離絶縁膜４７の上面には、段差は形成されることなく、平坦なものとなる。一方、比較例の製造工程においては、図３（ａ２）に示されるように、領域分離溝３６に埋め込まれた素子分離絶縁膜４７の上面の半分はエッチングされ、素子分離絶縁膜４７の上面に、段差が形成されることとなる。
【００２５】
次に、保護マスク５０を除去する。続いて、ゲート間絶縁膜、制御ゲート電極及び上層ゲート電極となる多結晶シリコン膜、及び、キャップ窒化膜を形成して、メモリセルトランジスタの制御ゲート電極及び周辺トランジスタのゲート電極のパターニングを行う。続いて、セルアレイ領域１１と、周辺回路領域１２と、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６と、の上に、層間絶縁膜４８を形成する。この際、図３（ｂ３）に示されるように、層間絶縁膜４８の上面近傍に、ボイド３１は生じていない。従って、図３（ｂ４）に示されるように、層間絶縁膜４８の上面をエッチングした場合には、ボイド３１は、層間絶縁膜４８の上面に、露出することはない。一方、比較例の製造工程においては、図３（ａ３）に示されるように、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６のうち、周辺回路領域１２側の領域では、素子分離絶縁膜４７の上面の高さが、セルアレイ領域１２側の領域と比べて高い。そのため、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６のうちの周辺回路領域１２側の領域における層間絶縁膜４８の中のボイド３１は、層間絶縁膜４８の上面近傍に存在することとなる。従って、図３（ａ４）に示されるように、層間絶縁膜４８の上面をエッチングした場合には、ボイド３１は、層間絶縁膜４８の上面に、露出する。
【００２６】
さらに、ゲート電極上のキャップ窒化膜を除去し、層間絶縁膜４８の上面の上に、コバルト膜を堆積し、続いて、アニールを行い、多結晶シリコン膜上に、コバルトシリサイドの電極膜を形成する。
【００２７】
以上に述べた本発明の実施形態によれば、セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域２６に形成された層間絶縁膜４８において、ボイド３１の上に十分な厚さの層間絶縁膜４８を形成することができるため、ボイド３１が層間絶縁膜４８の上面近傍に存在することを避けることができる。従って、ボイド３１が露出することもなくなるため、ショートの原因となるゲート電極の材料３２がボイド３１に入り込むこともなく、ショートが起きることを避けることができる。つまり、ＮＡＮＤ型フラッシュメモリの製造における、歩留まりを向上させることができる。
【００２８】
さらに、保護マスク５０の形状を変更することにより、行うことができることから、従来のＮＡＮＤ型フラッシュメモリの製造プロセスや製造装置を大幅に変更する必要がない。
【００２９】
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００３０】
１０      メモリチップ
１０ａ    メモリチップの一部
１１      セルアレイ領域
１２      センスアンプ部（周辺回路領域）
１２ａ    ロウデコーダ部（周辺回路領域）
１２ｃ    周辺回路部（周辺回路領域）
２１      メモリ素子領域
２２      トランジスタ素子領域
２３      セルアレイ領域ダミー素子領域
２４      周辺回路領域ダミー素子領域
２５      各メモリセルトランジスタを分離するためのＳＴＩ領域及び各周辺トランジスタを分離するためのＳＴＩ領域
２６      セルアレイ領域と周辺回路領域とを分離するためのＳＴＩ領域
２７      選択ゲート電極
２８      ワード電極
３１      ボイド
３２      ゲート電極の材料
３３      メモリセルトランジスタ
３４      周辺トランジスタ
３５      素子分離溝
３６      領域分離溝
３７      セルアレイ領域ダミー素子
３８      周辺回路領域ダミー素子
４１      半導体基板
４２      トンネル絶縁膜
４３      ゲート絶縁膜
４６      保護膜
４７      素子分離絶縁膜
４８      層間絶縁膜
５０      保護マスク
【図１】
2011204756.tif 000003
【図２】
2011204756.tif 000004
【図３】
2011204756.tif 000005
【図４】
2011204756.tif 000006