(57)【要約】      （修正有）【課題】寄生素子の効果が適切に取り入れられた高精度のＭＯＳＦＥＴモデルを作成可能なＭＯＳＦＥＴモデル出力装置及び出力方法を提供する。【解決手段】ＭＯＳＦＥＴの形状データを入力するための形状データ入力部１０１を備える。前記形状データを利用して、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出するパラメータ算出部１０２を備える。前記寄生素子モデルのパラメータを利用して、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力するＭＯＳＦＥＴモデル出力部１０３を備える。そして、前記ＭＯＳＦＥＴモデル出力部は、前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルを付加する。【選択図】図１
2011253360.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路のシミュレーション用にＭＯＳＦＥＴモデルを出力するＭＯＳＦＥＴモデル出力装置であって、
ＭＯＳＦＥＴの形状データを入力するための形状データ入力部と、
前記形状データを利用して、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出するパラメータ算出部と、
前記寄生素子モデルのパラメータを利用して、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力するＭＯＳＦＥＴモデル出力部とを備え、
前記ＭＯＳＦＥＴモデル出力部は、前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルを付加する、ことを特徴とするＭＯＳＦＥＴモデル出力装置。
【請求項２】
前記ＭＯＳＦＥＴモデル出力部は、
前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合には、前記ＭＯＳＦＥＴモデルに対し、Ｐ型基板とディープＮ型ウェルとの間の前記寄生素子モデルと、前記ディープＮ型ウェルとＰ型ウェルとの間の前記寄生素子モデルとを付加し、
前記ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴである場合には、前記ＭＯＳＦＥＴモデルに対し、前記Ｐ型基板と前記ディープＮ型ウェルとの間の前記寄生素子モデルを付加する、
ことを特徴とする請求項１に記載のＭＯＳＦＥＴモデル出力装置。
【請求項３】
前記パラメータ算出部は、
前記形状データを利用して、前記ＭＯＳＦＥＴモデルのパラメータを算出するＭＯＳＦＥＴパラメータ算出部と、
前記ＭＯＳＦＥＴモデルのパラメータを利用して、前記寄生素子モデルのパラメータを算出する寄生素子パラメータ算出部と、
を備えることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴモデル出力装置。
【請求項４】
前記パラメータ算出部は、
前記ＭＯＳＦＥＴのゲート長と、
前記ＭＯＳＦＥＴのゲート幅と、
前記ＭＯＳＦＥＴのゲートフィンガー数と、
前記ＭＯＳＦＥＴのダミーゲートフィンガー数と、
前記ＭＯＳＦＥＴのゲート間の距離と、
前記ＭＯＳＦＥＴのダミーゲート端とアクティブエリア端との間の距離と、
前記アクティブエリア端と、Ｐ型ウェルとディープＮ型ウェルとの境界面と、の間の第１方向の距離と、
前記アクティブエリア端と、前記Ｐ型ウェルと前記ディープＮ型ウェルとの境界面と、の間の第２方向の距離と、
前記Ｐ型ウェルと前記ディープＮ型ウェルとの境界面と、前記ディープＮ型ウェルとＰ型基板との境界面と、の間の前記第１方向の距離と、
前記Ｐ型ウェルと前記ディープＮ型ウェルとの境界面と、前記ディープＮ型ウェルと前記Ｐ型基板との境界面と、の間の前記第２方向の距離と、
のうちの全部又は一部を含む前記形状データを利用して、前記寄生素子モデルのパラメータを算出することを特徴とする請求項１から３のいずれか１項に記載のＭＯＳＦＥＴモデル出力装置。
【請求項５】
前記ＭＯＳＦＥＴモデル出力部は、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルのネットリストを作成し、前記ネットリストを出力することを特徴とする請求項１から４のいずれか１項に記載のＭＯＳＦＥＴモデル出力装置。
【請求項６】
半導体回路のシミュレーション用にＭＯＳＦＥＴモデルを出力するＭＯＳＦＥＴモデル出力方法であって、
ＭＯＳＦＥＴの形状データを情報処理装置に入力し、
前記形状データを利用して、前記情報処理装置により、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出し、
前記寄生素子モデルのパラメータを利用して、前記情報処理装置により、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力し、
前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルが付加される、ことを特徴とするＭＯＳＦＥＴモデル出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）回路シミュレーションに使用されるＭＯＳＦＥＴモデルに関し、特に、アナログ・ＲＦ回路に利用されるＭＯＳＦＥＴのＳＰＩＣＥモデルに適用されるものである。
【背景技術】
【０００２】
ＳＰＩＣＥ回路シミュレーション用のＭＯＳＦＥＴモデルの例として、４端子モデルが挙げられる。半導体集積回路の回路設計では、４端子モデル等を使用して、寄生素子を考慮に入れたＳＰＩＣＥ回路シミュレーションを行うことも多い。
【０００３】
しかしながら、４端子モデルには、ディープＮ型ウェルへのバイアス印加による高周波特性の影響を見積もることができないという問題がある。更には、ネットリスト上で基板とウェルが繋がっていないため、基板を介したクロストークノイズ解析を行うことができないという問題がある。クロストークノイズ解析は、今後のMixed Signal集積回路開発において、非常に重要となる設計項目である。４端子モデルには更に、レイアウト設計後の接続検証において、ディープＮ型ウェルの接続検証を行うことができないという問題がある。
【０００４】
本技術分野では、寄生素子を考慮に入れてＳＰＩＣＥ回路シミュレーション用のモデルを作成する種々の手法が知られている。しかしながら、これらの手法には、寄生素子の効果を適切にモデルに取り入れるのが難しいという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１２４５６７号公報
【特許文献２】特開２００６−１１９７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、寄生素子の効果が適切に取り入れられた高精度のＭＯＳＦＥＴモデルを作成可能なＭＯＳＦＥＴモデル出力装置及び出力方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は、例えば、半導体回路のシミュレーション用にＭＯＳＦＥＴモデルを出力するＭＯＳＦＥＴモデル出力装置である。前記装置は、ＭＯＳＦＥＴの形状データを入力するための形状データ入力部を備える。前記装置は更に、前記形状データを利用して、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出するパラメータ算出部を備える。前記装置は更に、前記寄生素子モデルのパラメータを利用して、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力するＭＯＳＦＥＴモデル出力部を備える。そして、前記ＭＯＳＦＥＴモデル出力部は、前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルを付加する。
【０００８】
本発明の別の態様は、例えば、半導体回路のシミュレーション用にＭＯＳＦＥＴモデルを出力するＭＯＳＦＥＴモデル出力方法である。前記方法では、ＭＯＳＦＥＴの形状データを情報処理装置に入力する。前記方法では更に、前記形状データを利用して、前記情報処理装置により、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出する。前記方法では更に、前記寄生素子モデルのパラメータを利用して、前記情報処理装置により、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力する。そして、前記方法では、前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルが付加される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態のＭＯＳＦＥＴモデル出力装置の構成を示す機能ブロック図である。
【図２】図１の装置から出力されるＭＯＳＦＥＴモデルの例を示す回路図である。
【図３】本実施形態で取り扱うＭＯＳＦＥＴの構成を示す平面図である。
【図４】図３に示す変数の定義を示した表である。
【図５】Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの断面を示す側方断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
図１は、本発明の実施形態のＭＯＳＦＥＴモデル出力装置の構成を示す機能ブロック図である。図１に示すＭＯＳＦＥＴモデル出力装置は、半導体回路のシミュレーション用にＭＯＳＦＥＴモデルを出力する装置となっている。
【００１２】
図１の装置は、このような処理用のブロックとして、形状データ入力部１０１と、パラメータ算出部１０２と、ＭＯＳＦＥＴモデル出力部１０３とを備える。また、パラメータ算出部１０２は、ＭＯＳＦＥＴパラメータ算出部１０２Ａと、寄生素子パラメータ算出部１０２Ｂとを備える。これらの機能ブロックの詳細については、図２〜図５を参照しつつ説明する。
【００１３】
図２は、図１の装置から出力されるＭＯＳＦＥＴモデルの例を示す回路図である。
【００１４】
図２(Ａ)〜(Ｄ)に示す例では、Ｐ型基板の表面にディープＮ型ウェルが形成され、ディープＮ型ウェルの表面にＰ型ウェルが形成され、Ｐ型ウェル上にＭＯＳＦＥＴ（Ｎ型ＭＯＳＦＥＴ）が形成されたＭＯＳＦＥＴモデルが想定されている。
【００１５】
また、図２(Ａ)〜(Ｄ)には、５つの端子Ｐ1〜Ｐ5が示されており、図２(Ａ)〜(Ｄ)に示すＭＯＳＦＥＴモデルは、５端子モデルとなっている。端子Ｐ1，Ｐ2，Ｐ3はそれぞれ、ＭＯＳＦＥＴのゲート、ドレイン、ソースに繋がっている。また、端子Ｐ4は、Ｐ型ウェルに繋がっており、端子Ｐ5は、ディープＮ型ウェルに繋がっている。端子Ｐ4は、ＭＯＳＦＥＴのベースに繋がった端子に相当する。図２(Ａ)〜(Ｄ)には更に、Ｐ型基板に繋がったグラウンド線が示されている。
【００１６】
本実施形態では、図２(Ａ)〜(Ｄ)に示すように、寄生素子のモデルである寄生素子モデルが付加されたＭＯＳＦＥＴモデルが作成されて出力される。
【００１７】
図２(Ａ)及び(Ｂ)には、寄生素子として、Ｐ型ウェルとディープＮ型ウェルとの間の接合ダイオードＤAと、ディープＮ型ウェルとＰ型基板との間の接合ダイオードＤBが示されている。接合ダイオードＤA及びＤBは、相対向する方向を向いており、共にディープＮ型ウェル側にカソードが位置している。
【００１８】
一方、図２(Ｃ)及び(Ｄ)では、接合ダイオードＤA及びＤBが、その等価回路に置き換えられている。具体的には、図２(Ｃ)では、接合ダイオードＤAが、抵抗ＲA及びキャパシタＣAの直列接続に置き換えられ、接合ダイオードＤBが、抵抗ＲB及びキャパシタＣBの直列接続に置き換えられている。同様に、図２(Ｄ)では、接合ダイオードＤAが、抵抗ＲA，インダクタＬA，及びキャパシタＣAの直列接続に置き換えられ、接合ダイオードＤBが、抵抗ＲB，インダクタＬB，及びキャパシタＣBの直列接続に置き換えられている。
【００１９】
図２(Ａ)及び(Ｂ)の接合ダイオードＤA及びＤBの作用と、図２(Ｃ)及び(Ｄ)の等価回路の作用は、物理的にほぼ同様である。図２(Ｃ)及び(Ｄ)のモデルは、これらのダイオードの接合容量が、弱い接合間バイアス依存性を持つ場合等に適用される。
【００２０】
ここで、図２(Ａ)〜(Ｄ)の回路図の詳細を説明しておく。
【００２１】
図２(Ａ)には、ダイオードＤA及びＤBに加え、ＭＯＳＦＥＴのゲートと端子Ｐ1との間に位置する抵抗Ｒ1が示されている。図２(Ｃ)及び(Ｄ)も同様である。
【００２２】
図２(Ｂ)には、ダイオードＤA及びＤBに加え、抵抗Ｒ1と、ＭＯＳＦＥＴのゲート、ドレイン、ソースと端子Ｐ1，Ｐ2，Ｐ3との間に位置するインダクタＬ1，Ｌ2，Ｌ3と、端子Ｐ1と端子Ｐ4，Ｐ2，Ｐ3との間に位置するキャパシタＣ1，Ｃ2，Ｃ3と、ドレイン拡散層、ソース拡散層に由来する接合ダイオードＤC，ＤDと、４端子基板抵抗RSUB1〜RSUB4が示されている。
【００２３】
図３は、本実施形態で取り扱うＭＯＳＦＥＴの構成を示す平面図である。
【００２４】
図３には、マルチフィンガー型のＭＯＳＦＥＴが示されている。図３には更に、基板の主面に平行で、互いに直交するＸ方向及びＹ方向が示されている。Ｘ方向は、フィンガー構造が延びる方向に相当し、Ｙ方向は、フィンガー構造が繰り返す方向に相当する。
【００２５】
本実施形態では、ＭＯＳＦＥＴの形状に関するデータである形状データが、形状データ入力部１０１（図１）に入力される。図３には、このような形状データの具体例が示されている。
【００２６】
図３にはまず、ＭＯＳＦＥＴのゲート長RF_Length，ゲート幅RF_Width，ゲートフィンガー数RF_NF，及びダミーゲートフィンガー数RF_NF_DGが示されている。図３には更に、ＭＯＳＦＥＴのゲート間の距離Ldiffggと、ＭＯＳＦＥＴのダミーゲート端とアクティブエリア端との間の距離Ldiffgaが示されている。ここで、ダミーゲート端とは、最もＹ方向の外側に位置するダミーゲート、即ち、最もＳＴＩ（Shallow Trench Isolation）側に張り出しているダミーゲートの端に相当する。
【００２７】
また、図３には、アクティブエリア端と、Ｐ型ウェルとディープＮ型ウェルとの境界面と、の間の距離LDX_PW，LDY_PWが示されている。ただし、LDX_PWは、これらの間のＸ方向（東西方向）の距離に相当し、LDY_PWは、これらの間のＹ方向（南北方向）の距離に相当する。Ｘ方向及びＹ方向はそれぞれ、本開示の第１及び第２方向の例となっている。
【００２８】
また、図３には、Ｐ型ウェルとディープＮ型ウェルとの境界面と、ディープＮ型ウェルとＰ型基板との境界面と、の間の距離LDX_DNW，LDY_DNWが示されている。ただし、LDX_DNWは、これらの間のＸ方向（東西方向）の距離に相当し、LDY_DNWは、これらの間のＹ方向（南北方向）の距離に相当する。
【００２９】
なお、図３において、これらの変数に付された括弧内の値は、これらの変数の値の具体例に相当する。
【００３０】
図４では、これら１０個の変数が、表にまとめられている。図４は、図３に示す変数の定義を示した表である。
【００３１】
本実施形態では、これらの変数の値（即ち、形状データ）が、図１の形状データ入力部１０１に入力される。そして、パラメータ算出部１０２が、入力された形状データを利用して、ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出する。そして、ＭＯＳＦＥＴモデル出力部１０３が、算出されたパラメータを利用して、寄生素子モデルが付加されたＭＯＳＦＥＴモデルを作成して出力する。
【００３２】
図２(Ａ)〜(Ｄ)には、このようなＭＯＳＦＥＴモデルの例が示されている。図２(Ａ)〜(Ｄ)に示すＭＯＳＦＥＴモデルは、１つ以上の回路素子で表されたマクロモデルとなっている。ＭＯＳＦＥＴモデル出力部１０３は、このようなＭＯＳＦＥＴモデルのネットリストを作成し、このネットリストを出力する。
【００３３】
なお、形状データは、ユーザーが形状データ入力部１０１に入力してもよいし、種々の記録媒体や他の装置から形状データ入力部１０１内に入力されてもよい。
【００３４】
また、本実施形態では、パラメータ算出部１０２は、後述するように、図４に示す全ての変数の値を用いて寄生素子モデルのパラメータを算出するが、図４に示す変数のうちの一部の変数の値のみを用いて寄生素子モデルのパラメータを算出しても構わない。
【００３５】
以下、図１に示すＭＯＳＦＥＴパラメータ算出部１０２Ａと、寄生素子パラメータ算出部１０２Ｂによる処理について説明する。
【００３６】
ＭＯＳＦＥＴパラメータ算出部１０２Ａは、形状データを利用して、ＭＯＳＦＥＴモデルのパラメータを算出する。
【００３７】
ＭＯＳＦＥＴモデルのパラメータの例としては、アクティブエリアの長さLOD_L，面積AA_AREA，及び周囲長AA_PERIが挙げられる。LOD_Lは、図３に示すように、アクティブエリアのＹ方向の長さに相当する。これらのパラメータを、図３に示す変数で表した式を、式（１）〜（３）に示す。
【数１】
2011253360.tif 000003
【数２】
2011253360.tif 000004
【数３】
2011253360.tif 000005
【００３８】
また、ＭＯＳＦＥＴモデルのパラメータの別の例としては、ディープＮ型ウェルの面積AREA_DNWPS及び周囲長PERI_DNWPSや、Ｐ型ウェルの面積AREA_DNWPW及び周囲長PERI_DNWPWが挙げられる。これらのパラメータを、図３に示す変数で表した式を、式（４）〜（７）に示す。
【数４】
2011253360.tif 000006
【数５】
2011253360.tif 000007
【数６】
2011253360.tif 000008
【数７】
2011253360.tif 000009
【００３９】
ＭＯＳＦＥＴパラメータ算出部１０２Ａは、形状データとこれらの式とを利用して、ＭＯＳＦＥＴモデルのパラメータを算出する。なお、式（２）〜（７）は、式（１）に示すLOD_Lを用いて表されていることに留意されたい。
【００４０】
次に、寄生素子パラメータ算出部１０２Ｂは、ＭＯＳＦＥＴモデルのパラメータを利用して、寄生素子モデルのパラメータを算出する。寄生素子モデルのパラメータの例としては、寄生素子の接合容量成分CJ，ダイオード飽和電流成分IS，及び直列寄生抵抗成分RSが挙げられる。
【００４１】
寄生素子パラメータ算出部１０２Ｂは、これらのパラメータを、Ｐ型ウェルとディープＮ型ウェルとの間の寄生素子モデルと、ディープＮ型ウェルとＰ型基板との間の寄生素子モデルについて算出する。前者の寄生素子モデルの例は、接合ダイオードモデルＤA及びその等価回路モデルであり、後者の寄生素子モデルの例は、接合ダイオードモデルＤB及びその等価回路モデルである（図２参照）。
【００４２】
ディープＮ型ウェルとＰ型基板との間の寄生素子モデルのパラメータを、式（４）〜（７）に示すＭＯＳＦＥＴモデルのパラメータで表した式を、式（８）〜（１０）に示す。
【数８】
2011253360.tif 000010
【数９】
2011253360.tif 000011
【数１０】
2011253360.tif 000012
ただし、CJA_PSDNW，ISA_PSDNW，RSA_PSDNW，CJP_PSDNW，ISP_PSDNW，及びRSP_PSDNWは定数であり、これらの値の例はそれぞれ、7.53×10-4，9.56×10-7，4.15×10+8，4.05×10-10，1.63×10-13，及び71.4である。また、式（１０）内の基板抵抗率RSUBは、以下の式（１１）で表される。
【数１１】
2011253360.tif 000013
ただし、RSUBCONSTは、RF_Length，RF_Width，RF_NFの値を、それぞれ１つ選んだときのRSUBの値を表す。例えば、RF_Length＝０．３μｍ，RF_Width*RF_NF＝５００μｍの場合には、RSUBCONST＝５００である。
【００４３】
また、Ｐ型ウェルとディープＮ型ウェルとの間の寄生素子モデルのパラメータを、式（４）〜（７）に示すＭＯＳＦＥＴモデルのパラメータで表した式を、式（１２）〜（１４）に示す。
【数１２】
2011253360.tif 000014
【数１３】
2011253360.tif 000015
【数１４】
2011253360.tif 000016
ただし、CJA_PWDNW，ISA_PWDNW，RSA_PWDNW，CJP_PWDNW，ISP_PWDNW，及びRSP_PWDNWは定数であり、これらの値の例はそれぞれ、2.21×10-4，6.81×10-6，4.94×10+8，4.97×10-10，4.04×10-12，及び77.9である。
【００４４】
寄生素子パラメータ算出部１０２Ｂは、ＭＯＳＦＥＴモデルのパラメータとこれらの式とを利用して、寄生素子モデルのパラメータを算出する。
【００４５】
そして、ＭＯＳＦＥＴモデル出力部１０３は、寄生素子モデルのパラメータを利用して、寄生素子モデルが付加されたＭＯＳＦＥＴモデルを作成して出力する。
【００４６】
本実施形態では、ＭＯＳＦＥＴモデル出力部１０３は、Ｐ型ウェルとディープＮ型ウェルとの間の寄生素子モデルのCJ，IS，RSの値と、ディープＮ型ウェルとＰ型基板との間の寄生素子モデルのCJ，IS，RSの値とを利用して、上記のＭＯＳＦＥＴモデルを作成する。しかしながら、ＭＯＳＦＥＴモデル出力部１０３は、これら６つの値のうちの一部、例えば、これら寄生素子モデルのCJ，RSの値のみを利用して、上記のＭＯＳＦＥＴモデルを作成しても構わない。
【００４７】
（Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの違い）
以上のように、本実施形態のＭＯＳＦＥＴモデル出力装置は、５端子モデルのＭＯＳＦＥＴモデルを作成して出力する。ただし、以上の説明は、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴであることを前提としている。
【００４８】
本実施形態では、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合には、５端子モデルのＭＯＳＦＥＴモデルを作成して出力し、ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴである場合には、４端子モデルのＭＯＳＦＥＴモデルを作成して出力する。以下、このような処理の詳細について、図５を参照して説明する。
【００４９】
図５は、Ｎ型ＭＯＳＦＥＴ２０１とＰ型ＭＯＳＦＥＴ２０２の断面を示す側方断面図である。
【００５０】
図５(Ａ)には、Ｐ型基板２１１と、Ｐ型基板２１１の表面に形成されたディープＮ型ウェル２１２と、ディープＮ型ウェル２１２の表面に形成されたＰ型ウェル２１３が示されている。図５(Ａ)には更に、Ｐ型ウェル２１３上に形成されたＮ型ＭＯＳＦＥＴ２０１が示されている。
【００５１】
一方、図５(Ｂ)には、Ｐ型基板２１１とディープＮ型ウェル２１２が示されているが、Ｐ型ウェル２１３は示されていない。そして、Ｐ型ＭＯＳＦＥＴ２０２は、ディープＮ型ウェル２１２上に形成されている。
【００５２】
このように、本実施形態では、Ｎ型ＭＯＳＦＥＴ２０１は、Ｐ型基板２１１上に、ディープＮ型ウェル２１２及びＰ型ウェル２１３を介して形成されていると想定する。一方、Ｐ型ＭＯＳＦＥＴ２０２は、Ｐ型基板２１１上に、ディープＮ型ウェル２１２のみを介して形成されていると想定する。
【００５３】
図５には更に、Ｎ型ＭＯＳＦＥＴ２０１及びＰ型ＭＯＳＦＥＴ２０２を構成するゲート絶縁膜２２１，２３１、ゲート電極２２２，２３２、ソース拡散層２２３，２３３、及びドレイン拡散層２２４，２３４が示されている。
【００５４】
ここで、Ｎ型ＭＯＳＦＥＴ２０１及びＰ型ＭＯＳＦＥＴ２０２のＭＯＳＦＥＴモデルについて説明する。
【００５５】
本実施形態では、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ２０１である場合には、５端子モデルのＭＯＳＦＥＴモデルを作成する。これは、図５(Ａ)に示す構造を、ＭＯＳＦＥＴモデルに反映させたものである。５端子モデルの例は、図２(Ａ)〜(Ｄ)に示されている。
【００５６】
そして、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ２０１である場合には、ＭＯＳＦＥＴモデルに対し、Ｐ型ウェル２１３とディープＮ型ウェル２１２との間の寄生素子モデルと、ディープＮ型ウェル２１２とＰ型基板２１１との間の寄生素子モデルとを付加する。前者の寄生素子モデルの例は、接合ダイオードモデルＤA及びその等価回路モデルであり、後者の寄生素子モデルの例は、接合ダイオードモデルＤB及びその等価回路モデルである（図２参照）。
【００５７】
一方、本実施形態では、ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴ２０２である場合には、４端子モデルのＭＯＳＦＥＴモデルを作成する。これは、図５(Ｂ)に示す構造を、ＭＯＳＦＥＴモデルに反映させたものである。４端子モデルの例としては、図２(Ａ)〜(Ｄ)に示す回路図から、端子Ｐ4を除いたＭＯＳＦＥＴモデルが挙げられる。
【００５８】
そして、ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴ２０２である場合には、ＭＯＳＦＥＴモデルに対し、ディープＮ型ウェル２１２とＰ型基板２１１との間の寄生素子モデルは付加するものの、Ｐ型ウェル２１３とディープＮ型ウェル２１２との間の寄生素子モデルは付加しない。例えば、図２に示す例で言えば、ＭＯＳＦＥＴモデルに対し、接合ダイオードモデルＤBやその等価回路モデルは付加するものの、接合ダイオードモデルＤAやその等価回路モデルは付加しない。
【００５９】
以上のように、本実施形態では、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ２０１である場合とＰ型ＭＯＳＦＥＴ２０２である場合とで、ＭＯＳＦＥＴモデルに対し、異なる寄生素子モデルを付加する。これにより、Ｎ型ＭＯＳＦＥＴ２０１とＰ型ＭＯＳＦＥＴ２０２の寄生素子の違いを、ＭＯＳＦＥＴモデルに反映させることが可能となる。
【００６０】
なお、本実施形態では、Ｎ型ＭＯＳＦＥＴ２０１に対し、５端子モデル以外のＭＯＳＦＥＴモデルを適用してもよいし、Ｐ型ＭＯＳＦＥＴ２０２に対し、４端子モデル以外のＭＯＳＦＥＴモデルを適用してもよい。例えば、Ｎ型ＭＯＳＦＥＴ２０１に対し、６端子モデルのＭＯＳＦＥＴモデルを適用し、Ｐ型ＭＯＳＦＥＴ２０２に対し、その他のＭＯＳＦＥＴモデル、例えば、５端子モデルのＭＯＳＦＥＴモデルを適用してもよい。
【００６１】
（本実施形態の効果）
最後に、本実施形態の効果について説明する。
【００６２】
以上のように、本実施形態では、ＭＯＳＦＥＴの形状データを利用して、ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出し、寄生素子モデルのパラメータを利用して、寄生素子モデルが付加されたＭＯＳＦＥＴモデルを作成して出力する。
【００６３】
そして、本実施形態では、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ２０１である場合とＰ型ＭＯＳＦＥＴ２０２である場合とで、ＭＯＳＦＥＴモデルに対し、異なる寄生素子モデルを付加する。
【００６４】
これにより、本実施形態では、Ｎ型ＭＯＳＦＥＴ２０１とＰ型ＭＯＳＦＥＴ２０２の寄生素子の違いを、ＭＯＳＦＥＴモデルに反映させることが可能となり、寄生素子の効果が適切に取り入れられた高精度のＭＯＳＦＥＴモデルを作成することが可能となる。
【００６５】
本実施形態では例えば、ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ２０１である場合には、５端子モデルのＭＯＳＦＥＴモデルを採用し、ＭＯＳＦＥＴモデルに対し、Ｐ型ウェル２１３とディープＮ型ウェル２１２との間の寄生素子モデルと、ディープＮ型ウェル２１２とＰ型基板２１１との間の寄生素子モデルとを付加する。
【００６６】
一方、ＭＯＳＦＥＴがＰ型ＭＯＳＦＥＴ２０２である場合には、４端子モデルのＭＯＳＦＥＴモデルを採用し、ＭＯＳＦＥＴモデルに対し、ディープＮ型ウェル２１２とＰ型基板２１１との間の寄生素子モデルは付加するものの、Ｐ型ウェル２１３とディープＮ型ウェル２１２との間の寄生素子モデルは付加しない。
【００６７】
これにより、本実施形態では、図５(Ａ)及び(Ｂ)に示す構造を、ＭＯＳＦＥＴモデルに反映させることが可能となる。
【００６８】
ここで、Ｎ型ＭＯＳＦＥＴ２０１に５端子モデルを適用し、この５端子モデルに上記のような寄生素子モデルを付加する効果について説明する。
【００６９】
第１に、ディープＮ型ウェル２１２のバイアス依存性を考慮に入れることが可能となるため、ＭＯＳＦＥＴモデルを利用したシミュレーションの精度を向上させることが可能となる。
【００７０】
第２に、ネットリスト上で基板とウェルが繋がっているため、Mixed Signal回路設計で重要となるクロストークノイズ解析を行うことが可能となる。本実施形態によれば、基板の寄生効果の解析や、基板経由で回り込むディジタルノイズの検証が可能となる。
【００７１】
第３に、レイアウト設計後の接続検証において、ディープＮ型ウェル２１２の接続検証を行うことが可能となる。
【００７２】
また、本実施形態では、寄生素子モデルのパラメータを、上述の式（１）〜（１４）のような、図４に示す変数を含む関数を利用して算出する。これにより、本実施形態では、スケーラブルで汎用性の高いＭＯＳＦＥＴモデルを構成することが可能となる。本実施形態では、式（４）〜（７）により、ＭＯＳＦＥＴの形状データからＭＯＳＦＥＴモデルのパラメータを算出することができ、式（８）〜（１４）により、ＭＯＳＦＥＴモデルのパラメータから寄生素子モデルのパラメータを算出することができる。上述した寄生素子モデルのパラメータ（CJ，IS，RS）は、接合ダイオードのＳＰＩＣＥモデルパラメータに相当する。
【００７３】
そして、本実施形態では、寄生素子モデルが付加されたＭＯＳＦＥＴモデルのネットリストが作成されて出力される。このネットリストは、図１の装置内又は装置外で行われるＳＰＩＣＥ回路シミュレーションに利用可能である。
【００７４】
なお、図１の装置により行われる処理は、例えば、当該処理を実行する回路により実現してもよいし、当該処理をコンピュータに実行させるコンピュータプログラムにより実現してもよい。このようなコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ、ＤＶＤ、半導体メモリ、磁気記録メモリ等のコンピュータ読み取り可能な記録媒体に記録されて利用される。上記の回路が設けられたコンピュータや、上記のコンピュータプログラムがインストールされたコンピュータは、本開示の情報処理装置の例である。
【００７５】
また、図１の装置から出力されるＭＯＳＦＥＴモデルは、例えば、種々のアナログ回路やＲＦ回路のシミュレーションに適用可能であるが、その他の回路のシミュレーションに適用しても構わない。本実施形態のＭＯＳＦＥＴモデルは、例えば、ＲＦ−ＣＭＯＳ回路のシミュレーションに適用可能である。
【００７６】
以上、本発明の具体的な態様の例を、本発明の実施形態により説明したが、本発明は、当該実施形態に限定されるものではない。
【符号の説明】
【００７７】
１０１  形状データ入力部
１０２  パラメータ算出部
１０２Ａ  ＭＯＳＦＥＴパラメータ算出部
１０２Ｂ  寄生素子パラメータ算出部
１０３  ＭＯＳＦＥＴモデル出力部
２０１  Ｎ型ＭＯＳＦＥＴ
２０２  Ｐ型ＭＯＳＦＥＴ
２１１  Ｐ型基板
２１２  ディープＮ型ウェル
２１３  Ｐ型ウェル
２２１，２３１  ゲート絶縁膜
２２２，２３２  ゲート電極
２２３，２３３  ソース拡散層
２２４，２３４  ドレイン拡散層
【図１】
2011253360.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
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