(57)【要約】【課題】埋め込み素子の導波路とハイメサリッジ素子の導波路がずれるのを防ぐ。【解決手段】ｎ型ＩｎＰ基板１０上に半導体積層構造３０と半導体積層構造３２を横並びに形成する。半導体積層構造３０，３２上にｐ型ＩｎＧａＡｓコンタクト層３６を形成する。ｐ型ＩｎＧａＡｓコンタクト層３６をパターニングして、半導体積層構造３０上のｐ型ＩｎＧａＡｓコンタクト層３６を除去する。半導体積層構造３０をエッチングして導波路リッジ４０を形成し、ｐ型ＩｎＧａＡｓコンタクト層３６及び半導体積層構造３２をエッチングしてハイメサリッジ４２を形成する。導波路リッジ４０の両サイドを埋め込み層４４，４６，４８で埋め込む。導波路リッジ４０及びその近傍の埋め込み層上にｐ型ＩｎＧａＡｓコンタクト層５２を形成する。ｐ型ＩｎＧａＡｓコンタクト層３６，５２をマスクとして埋め込み層をエッチングして埋め込み素子とハイメサリッジ素子とを形成する。【選択図】図２８
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の半導体積層構造と第２の半導体積層構造を横並びに形成する工程と、
前記第１及び第２の半導体積層構造上に第１の半導体層を形成する工程と、
前記第１の半導体層をパターニングして、前記第１の半導体積層構造上の前記第１の半導体層を除去する工程と、
前記第１の半導体積層構造をエッチングして導波路リッジを形成し、前記第１の半導体層及び前記第２の半導体積層構造をエッチングして前記導波路リッジに接続されたハイメサリッジを形成する工程と、
前記導波路リッジの両サイドを埋め込み層で埋め込む工程と、
前記導波路リッジ及びその近傍の前記埋め込み層上に第２の半導体層を形成する工程と、
前記第１及び第２の半導体層をマスクとして前記埋め込み層をエッチングして、前記導波路リッジ及びその近傍の前記埋め込み層を有する埋め込み素子と、前記ハイメサリッジを有するハイメサリッジ素子とを形成する工程とを備えることを特徴とする集積化光半導体装置の製造方法。
【請求項２】
前記埋め込み層はＩｎＰからなり、前記第１及び第２の半導体層はＩｎＧａＡｓからなり、前記埋め込み層をエッチングする際に塩酸系のエッチャントを用いることを特徴とする請求項１に記載の集積化光半導体装置の製造方法。
【請求項３】
半導体基板上に第１の半導体積層構造と第２の半導体積層構造を横並びに形成する工程と、
前記第１の半導体積層構造をエッチングして導波路リッジを形成し、前記第２の半導体積層構造をエッチングして前記導波路リッジに接続されたハイメサリッジを形成する工程と、
前記ハイメサリッジを絶縁膜で覆う工程と、
前記導波路リッジの両サイドを埋め込み層で埋め込み、かつ前記絶縁膜上に前記埋め込み層が形成されないようにする工程と、
前記埋め込み層の一部をエッチングして前記導波路リッジ及びその近傍の前記埋め込み層を有する埋め込み素子を形成し、前記絶縁膜を除去して前記ハイメサリッジを有するハイメサリッジ素子を形成する工程とを備えることを特徴とする集積化光半導体装置の製造方法。
【請求項４】
前記埋め込み素子は半導体レーザであり、前記ハイメサリッジ素子は光変調器であることを特徴とする請求項１〜３の何れか１項に記載の集積化光半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信分野に用いられる集積化光半導体装置の製造方法に関する。
【背景技術】
【０００２】
光伝播方向に接続された埋め込み素子とハイメサリッジ素子を１つの基板上に集積化した集積化光半導体装置が提案されている（例えば、特許文献１参照）。埋め込み素子では、導波路リッジの両サイドが埋め込み層で埋め込まれている。一方、ハイメサリッジ素子では、導波路リッジの両サイドは埋め込み層で埋め込まれていない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２４６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
埋め込み素子の導波路リッジを形成するエッチング工程と、ハイメサリッジ素子のハイメサリッジを形成するエッチング工程とにおいて、アライメントずれが発生する場合がある。この場合、両素子の導波路がずれ、光伝播損失等が発生するという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は埋め込み素子の導波路とハイメサリッジ素子の導波路がずれるのを防ぐことができる集積化光半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る集積化光半導体装置の製造方法は、半導体基板上に第１の半導体積層構造と第２の半導体積層構造を横並びに形成する工程と、前記第１及び第２の半導体積層構造上に第１の半導体層を形成する工程と、前記第１の半導体層をパターニングして、前記第１の半導体積層構造上の前記第１の半導体層を除去する工程と、前記第１の半導体積層構造をエッチングして導波路リッジを形成し、前記第１の半導体層及び前記第２の半導体積層構造をエッチングして前記導波路リッジに接続されたハイメサリッジを形成する工程と、前記導波路リッジの両サイドを埋め込み層で埋め込む工程と、前記導波路リッジ及びその近傍の前記埋め込み層上に第２の半導体層を形成する工程と、前記第１及び第２の半導体層をマスクとして前記埋め込み層をエッチングして、前記導波路リッジ及びその近傍の前記埋め込み層を有する埋め込み素子と、前記ハイメサリッジを有するハイメサリッジ素子とを形成する工程とを備える。
【発明の効果】
【０００７】
本発明により、埋め込み素子の導波路とハイメサリッジ素子の導波路がずれるのを防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図２】図１のＡ−Ａ´に沿った断面図である。
【図３】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図４】図３のＡ−Ａ´に沿った断面図である。
【図５】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図６】図５のＡ−Ａ´に沿った断面図である。
【図７】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図８】図７のＡ−Ａ´に沿った断面図である。
【図９】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図１０】図９のＡ−Ａ´に沿った断面図である。
【図１１】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図１２】図１１のＡ−Ａ´に沿った断面図である。
【図１３】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図１４】図１３のＡ−Ａ´に沿った断面図である。
【図１５】図１３のＢ−Ｂ´に沿った断面図である。
【図１６】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図１７】図１６のＡ−Ａ´に沿った断面図である。
【図１８】図１６のＢ−Ｂ´に沿った断面図である。
【図１９】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図２０】図１９のＡ−Ａ´に沿った断面図である。
【図２１】図１９のＢ−Ｂ´に沿った断面図である。
【図２２】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図２３】図２２のＡ−Ａ´に沿った断面図である。
【図２４】図２２のＢ−Ｂ´に沿った断面図である。
【図２５】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図２６】図２５のＡ−Ａ´に沿った断面図である。
【図２７】図２５のＢ−Ｂ´に沿った断面図である。
【図２８】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図２９】図２８のＡ−Ａ´に沿った断面図である。
【図３０】図２８のＢ−Ｂ´に沿った断面図である。
【図３１】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図３２】図３１のＡ−Ａ´に沿った断面図である。
【図３３】図３１のＢ−Ｂ´に沿った断面図である。
【図３４】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図３５】図３４のＡ−Ａ´に沿った断面図である。
【図３６】図３４のＢ−Ｂ´に沿った断面図である。
【図３７】実施の形態１に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図３８】図３７のＡ−Ａ´に沿った断面図である。
【図３９】図３７のＢ−Ｂ´に沿った断面図である。
【図４０】比較例に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図４１】図４０のＡ−Ａ´に沿った断面図である。
【図４２】図４０のＢ−Ｂ´に沿った断面図である。
【図４３】比較例に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図４４】図４３のＡ−Ａ´に沿った断面図である。
【図４５】比較例に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図４６】比較例に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図４７】図４６のＡ−Ａ´に沿った断面図である。
【図４８】図４６のＢ−Ｂ´に沿った断面図である。
【図４９】比較例に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図５０】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図５１】図５０のＡ−Ａ´に沿った断面図である。
【図５２】図５０のＢ−Ｂ´に沿った断面図である。
【図５３】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図５４】図５３のＡ−Ａ´に沿った断面図である。
【図５５】図５３のＢ−Ｂ´に沿った断面図である。
【図５６】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図５７】図５６のＡ−Ａ´に沿った断面図である。
【図５８】図５６のＢ−Ｂ´に沿った断面図である。
【図５９】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図６０】図５９のＡ−Ａ´に沿った断面図である。
【図６１】図５９のＢ−Ｂ´に沿った断面図である。
【図６２】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図６３】図６２のＡ−Ａ´に沿った断面図である。
【図６４】図６２のＢ−Ｂ´に沿った断面図である。
【図６５】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図６６】図６５のＡ−Ａ´に沿った断面図である。
【図６７】図６５のＢ−Ｂ´に沿った断面図である。
【図６８】実施の形態２に係る集積化光半導体装置の製造方法を説明するための上面図である。
【図６９】図６８のＡ−Ａ´に沿った断面図である。
【図７０】図６８のＢ−Ｂ´に沿った断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る集積化光半導体装置の製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
実施の形態１に係る集積化光半導体装置の製造方法について説明する。まず、図１及び図２に示すように、ｎ型ＩｎＰ基板１０上の全面に、ｎ型ＩｎＰクラッド層１２、活性層１４、ｐ型ＩｎＰクラッド層１６、回折格子層１８、及びｐ型ＩｎＰキャップ層２０を順に形成する。
【００１１】
次に、図３及び図４に示すように、回折格子層１８及びｐ型ＩｎＰキャップ層２０を一部のみに残して除去し、かつ周期的にエッチングして回折格子を形成する。この回折格子を形成した部分は後に半導体レーザとなるレーザ部であり、それ以外の部分は後に光変調器となる変調器部である。
【００１２】
次に、図５及び図６に示すように、ｐ型ＩｎＰクラッド層２２を形成して回折格子層１８及びｐ型ＩｎＰキャップ層２０を埋め込む。
【００１３】
次に、図７及び図８に示すように、レーザ部を絶縁膜２４でマスクして、変調器部の半導体層をｎ型ＩｎＰクラッド層１２までエッチングする。
【００１４】
次に、図９及び図１０に示すように、変調器部において、ｎ型ＩｎＰクラッド層１２上に変調器層２６及びｐ型ＩｎＰクラッド層２８を順に選択成長させる。これにより、ｎ型ＩｎＰ基板１０上にレーザ部の半導体積層構造３０と変調器部の半導体積層構造３２を横並びに形成する。その後、絶縁膜２４を除去する。
【００１５】
次に、図１１及び図１２に示すように、半導体積層構造３０，３２上にｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＧａＡｓコンタクト層３６を順に形成する。
【００１６】
次に、図１３〜図１５に示すように、ｐ型ＩｎＧａＡｓコンタクト層３６をパターニングする。これにより、後に光変調器のハイメサリッジとなる部分のｐ型ＩｎＧａＡｓコンタクト層３６は残り、半導体積層構造３０上のｐ型ＩｎＧａＡｓコンタクト層３６は全て除去される。
【００１７】
次に、図１６〜図１８に示すように、絶縁膜３８をマスクとして、半導体積層構造３０をドライエッチングして導波路リッジ４０を形成し、ｐ型ＩｎＧａＡｓコンタクト層３６及び半導体積層構造３２をドライエッチングしてハイメサリッジ４２を形成する。ハイメサリッジ４２は導波路リッジ４０に接続されている。
【００１８】
次に、図１９〜図２１に示すように、導波路リッジ４０及びハイメサリッジ４２の両サイドをｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８（埋め込み層）で埋め込む。その後、絶縁膜３８を除去する。
【００１９】
次に、図２２〜図２４に示すように、全面にｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層５２を順に形成する。
【００２０】
次に、図２５〜図２７に示すように、ｐ型ＩｎＧａＡｓコンタクト層５２をパターニングする。これにより、導波路リッジ４０及びその近傍のｐ型ＩｎＰ層４８上と、後に半導体レーザのテラスとなる領域上にｐ型ＩｎＧａＡｓコンタクト層５２が残る。
【００２１】
次に、図２８〜図３０に示すように、ｐ型ＩｎＧａＡｓコンタクト層３６，５２をマスクとして、ｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８を塩酸系のエッチャントによりウェットエッチングする。これにより、導波路リッジ４０及びその近傍のｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８を有する埋め込み素子と、ハイメサリッジ４２を有するハイメサリッジ素子とを形成する。ここでは、埋め込み素子は半導体レーザであり、ハイメサリッジ素子は光変調器である。
【００２２】
次に、図３１〜図３３に示すように、後に電極を形成する部分以外のｐ型ＩｎＧａＡｓコンタクト層３６，５２を選択的に除去する。
【００２３】
次に、図３４〜図３６に示すように、全面に絶縁膜５４を形成する。そして、後に電極を形成する部分において絶縁膜５４に開口５６を形成する。
【００２４】
次に、図３７〜図３９に示すように、電極５８，６０を形成する。その後、全体の厚みが１００μｍ程度になるまでｎ型ＩｎＰ基板１０の裏面を研磨し、ｎ型ＩｎＰ基板１０の裏面に裏面電極（図示せず）を形成する。
【００２５】
実施の形態１に係る製造方法の効果について比較例と比較して説明する。比較例では、まず、実施の形態１の図１〜図１０の工程を行って、ｎ型ＩｎＰ基板１０上にレーザ部の半導体積層構造３０と変調器部の半導体積層構造３２を横並びに形成する。
【００２６】
次に、図４０〜図４２に示すように、絶縁膜３８をマスクとして、半導体積層構造３０をドライエッチングして導波路リッジ４０を形成し、半導体積層構造３２をドライエッチングして導波路リッジ６２を形成する。導波路リッジ６２の幅は、導波路リッジ４０の幅に比べて広くする。
【００２７】
次に、図４３及び図４４に示すように、導波路リッジ４０，６２の両サイドをｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８で埋め込む。そして、全面にｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層６４を順に形成する。そして、図４５に示すように、後に電極を形成する部分以外のｐ型ＩｎＧａＡｓコンタクト層６４を選択的に除去する。
【００２８】
次に、図４６〜図４８に示すように、ｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８をエッチングして、導波路リッジ４０及びその近傍のｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８を有する埋め込み素子と、ハイメサリッジ４２を有するハイメサリッジ素子とを形成する。その後の工程は実施の形態１と同様である。
【００２９】
ここで、図４０〜図４２に示す埋め込み素子の導波路リッジ４０を形成するエッチング工程と、図４６〜図４８に示すハイメサリッジ素子のハイメサリッジ４２を形成するエッチング工程において、アライメントずれが発生する場合がある。この場合、図４９の矢印に示すように、埋め込み素子の導波路リッジ４０とハイメサリッジ素子のハイメサリッジ４２がずれ、光伝播損失等が発生する。
【００３０】
これに対して、実施の形態１では、図１６〜図１８に示すエッチング工程において、埋め込み素子の導波路リッジ４０を形成すると同時に、ｐ型ＩｎＧａＡｓコンタクト層３６及び半導体積層構造３２をエッチングしてハイメサリッジ４２も形成する。そして、図２８〜図３０に示すエッチング工程において、埋め込み素子を形成すると同時に、ｐ型ＩｎＧａＡｓコンタクト層３６をマスクとしてハイメサリッジ４２を掘り出す。これにより、ハイメサリッジ４２をセルフアラインで形成することができ、アライメントずれが無い。よって、埋め込み素子の導波路とハイメサリッジ素子の導波路がずれるのを防ぐことができる。この結果、光伝播損失等が発生しない。
【００３１】
なお、半導体レーザの活性層１４と光変調器の変調器層２６はＩｎＧａＡｓＰ又はＡｌＧａＩｎＡｓからなる。或いは、一方がＩｎＧａＡｓＰからなり、他方がＡｌＧａＩｎＡｓからなり、それらが接合していてもよい。また、本実施の形態では光変調器はマッハツェンダー（MZ: Mach-Zehnder）構造であるが、これに限らず単体の直線導波路構造でもよい。
【００３２】
実施の形態２．
実施の形態２に係る集積化光半導体装置の製造方法について説明する。まず、実施の形態１の図１〜図１２の工程を行って、ｎ型ＩｎＰ基板１０上にレーザ部の半導体積層構造３０と変調器部の半導体積層構造３２を横並びに形成し、その上にｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＧａＡｓコンタクト層３６を順に形成する。
【００３３】
次に、図５０〜図５２に示すように、ｐ型ＩｎＧａＡｓコンタクト層３６をパターニングする。これにより、後に光変調器のハイメサリッジの電極を形成する部分以外のｐ型ＩｎＧａＡｓコンタクト層３６は除去される。
【００３４】
次に、図５３〜図５５に示すように、絶縁膜３８をマスクとして、半導体積層構造３０をドライエッチングして導波路リッジ４０を形成し、ｐ型ＩｎＧａＡｓコンタクト層３６及び半導体積層構造３２をドライエッチングしてハイメサリッジ４２を形成する。ハイメサリッジ４２は導波路リッジ４０に接続されている。
【００３５】
次に、図５６〜図５８に示すように、ハイメサリッジ４２の両サイドを絶縁膜６６で覆う。そして、導波路リッジ４０の両サイドをｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８（埋め込み層）で埋め込む。この際に、絶縁膜３８，６６上にｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８が形成されないようにする。その後、ハイメサリッジ４２上の絶縁膜３８を残しつつ、導波路リッジ４０上の絶縁膜３８を除去する。
【００３６】
次に、図５９〜図６１に示すように、全面にｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層５２を順に形成する。絶縁膜３８，６６上にはｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層５２は形成されない。
【００３７】
次に、図６２〜図６４に示すように、ｐ型ＩｎＧａＡｓコンタクト層５２をパターニングする。これにより、導波路リッジ４０及びその近傍のｐ型ＩｎＰ層４８上と、後に半導体レーザのテラスとなる領域上にｐ型ＩｎＧａＡｓコンタクト層５２が残る。
【００３８】
次に、図６５〜図６７に示すように、ｐ型ＩｎＧａＡｓコンタクト層５２をマスクとして、ｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８を塩酸系のエッチャントによりウェットエッチングする。これにより、導波路リッジ４０及びその近傍のｐ型ＩｎＰ層４４、ｎ型ＩｎＰ層４６、及びｐ型ＩｎＰ層４８を有する埋め込み素子を形成する。
【００３９】
次に、図６８〜図７０に示すように、絶縁膜３８，６６を除去してハイメサリッジ４２を有するハイメサリッジ素子を形成する。そして、後に電極を形成する部分以外のｐ型ＩｎＧａＡｓコンタクト層３６，５２を選択的に除去する。その後の工程は実施の形態１と同様である。
【００４０】
実施の形態２では、ハイメサリッジ４２を絶縁膜３８，６６で覆って、導波路リッジ４０の両サイドを埋め込み層で埋め込む際に、絶縁膜３８，６６上に埋め込み層が形成されないようにする。これにより、ハイメサリッジ４２の両サイドを埋め込み層で埋め込まないため、埋め込み層をエッチングしてハイメサリッジ４２を形成する工程は存在しない。よって、埋め込み素子の導波路とハイメサリッジ素子の導波路がずれるのを防ぐことができる。この結果、光伝播損失等が発生しない。
【符号の説明】
【００４１】
１０  ｎ型ＩｎＰ基板（半導体基板）
３０  半導体積層構造（第１の半導体積層構造）
３２  半導体積層構造（第２の半導体積層構造）
３６  ｐ型ＩｎＧａＡｓコンタクト層（第１の半導体層）
４０  導波路リッジ
４２  ハイメサリッジ
４４  ｐ型ＩｎＰ層（埋め込み層）
４６  ｎ型ＩｎＰ層（埋め込み層）
４８  ｐ型ＩｎＰ層（埋め込み層）
５２  ｐ型ＩｎＧａＡｓコンタクト層（第２の半導体層）
６６  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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