(57)【要約】【課題】負荷による電圧降下を低減することのできるＤＣ−ＤＣコンバーター、電気泳動表示装置、及び電子機器を提供する。【解決手段】制御信号Ｓ１，Ｓ２に基づいて、一端（図において左端）から入力される入力電圧を他端（図において右端）から出力する第１の動作と、該入力電圧を昇圧して前記他端から出力する第２の動作と、を行う本体回路５７と、本体回路５７の他端（図において右端）に接続される外部の負荷Ｂに基づいて、制御信号Ｓ１，Ｓ２を本体回路５７に出力する制御回路５８と、を備える。【選択図】図１
2011239516.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に基づいて、一端から入力される入力電圧を他端から出力する第１の動作と、該入力電圧を昇圧して前記他端から出力する第２の動作と、を行う本体回路と、
前記本体回路の他端に接続される外部の負荷に基づいて、前記制御信号を前記本体回路に出力する制御回路と、を備える
ことを特徴とするＤＣ−ＤＣコンバーター。
【請求項２】
前記制御信号はパルス信号であり、
前記制御回路は、前記パルス信号のデューティ比を設定する
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバーター。
【請求項３】
前記本体回路は、それぞれがキャパシターを有し、前記一端と前記他端との間に直列に接続される単位回路を備え、
前記単位回路は、前記第１の動作時に前記入力電圧に対して前記キャパシターを並列に接続し、前記第２の動作時に前記入力電圧に対して前記キャパシターを直列に接続する
ことを特徴とする請求項１に記載のＤＣ−ＤＣコンバーター。
【請求項４】
前記制御回路は、前記各キャパシターに蓄えられた電荷が所定量に達する時間に基づいて前記デューティ比を設定する
ことを特徴とする請求項３に記載のＤＣ−ＤＣコンバーター。
【請求項５】
請求項１乃至４の何れか一項に記載のＤＣ−ＤＣコンバーターを備える
ことを特徴とする電気泳動表示装置。
【請求項６】
請求項５に記載の電気泳動表示装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に係るいくつかの態様は、入力電圧を昇圧して出力するＤＣ−ＤＣコンバーターと、そのＤＣ−ＤＣコンバーターを用いた電気泳動表示装置、及び電子機器に関する。
【背景技術】
【０００２】
従来、この種のＤＣ−ＤＣコンバーターとして、本体回路の出力を平滑する平滑回路を備えるＤＣ−ＤＣコンバーターであって、平滑回路が、一端に接続される本体回路と他端に接続されるキャパシター（コンデンサー）との間を接続し、又は切断する電圧制御スイッチを有するもの（例えば特許文献１参照）が知られている。かかるＤＣ−ＤＣコンバーターは、出力電圧を平滑するための回路を簡単な回路で構成することにより、消費電力を低減することができ、小型化を図ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ＤＣ−ＤＣコンバーターの出力端には、電気エネルギーを消費する負荷が接続されており、ＤＣ−ＤＣコンバーターの出力電圧は、負荷により電圧が低下する、という問題があった。
【０００５】
従来、この問題を解決するために、ＤＣ−ＤＣコンバーターの充電及び放電を切り替える制御信号の周波数を上げたり、切り替えのためのスイッチで用いられるトランジスターのサイズ（大きさ）を大きくしたり、キャパシターの容量を増加したりする方法が採られていた。しかしながら、制御信号の周波数を上げると消費電力が増加するという不利益（デメリット）が生じ、スイッチで用いられるトランジスターのサイズを大きくしたり、キャパシターの容量を増加したりすると、回路のサイズ（大きさ）が大きくなる、という不利益（デメリット）が生じていた。
【０００６】
本発明のいくつかの態様は前述の問題に鑑みてなされたものであり、負荷による電圧降下を低減することのできるＤＣ−ＤＣコンバーター、電気泳動表示装置、及び電子機器を提供することを目的の１つとする。
【課題を解決するための手段】
【０００７】
本発明に係るＤＣ−ＤＣコンバーターは、制御信号に基づいて、一端から入力される入力電圧を他端から出力する第１の動作と、該入力電圧を昇圧して他端から出力する第２の動作と、を行う本体回路と、本体回路の他端に接続される外部の負荷に基づいて、制御信号を本体回路に出力する制御回路と、を備える。
【０００８】
かかる構成によれば、制御回路は、本体回路の他端に接続される外部の負荷に基づいて、制御信号を本体回路に出力する。ここで、第２の動作の場合、本体回路は入力電圧を昇圧して出力する。これにより、第１の動作の場合と比較して、外部の負荷による出力電圧の電圧降下の傾き（単位時間あたりの電圧降下）が緩やかに（小さく）なる。よって、制御回路が、外部の負荷に基づいて、本体回路における第１の動作と第２の動作とを制御する制御信号を出力することにより、第１の動作を行う期間（時間）と比較して、第２の動作を行う期間（時間）を長くすることが可能となる。これにより、負荷による電圧降下を低減することができる。また、制御信号の周波数を上げたり、切り替え用のトランジスターのサイズを大きくしたり、キャパシターの容量を増加したりするなどの従来のＤＣ−ＤＣコンバーターと比較して、本発明では第１の動作の期間と第２の動作の期間との割合を制御しているので、消費電力の増加や回路のサイズの増加などの不利益（デメリット）が生じない。これにより、小型で消費電力を低減するＤＣ−ＤＣコンバーターを実現することができる。
【０００９】
好ましくは、前述の制御信号はパルス信号であり、制御回路は、パルス信号のデューティ比を設定する。
【００１０】
かかる構成によれば、制御回路は、制御信号におけるパルス信号のデューティ比を設定する。これにより、制御回路は、本体回路が第１の動作を行う期間の長さと、本体回路が第２の動作を行う期間の長さとを変更することができる。これにより、負荷による電圧降下を容易に低減することができる。
【００１１】
好ましくは、本体回路は、それぞれがキャパシターを有し、一端と他端との間に直列に接続される単位回路を備え、単位回路は、第１の動作時に入力電圧に対して前述のキャパシターを並列に接続し、第２の動作時に入力電圧に対して前述のキャパシターを直列に接続する。
【００１２】
かかる構成によれば、単位回路は、第１の動作時に入力電圧に対して前述のキャパシターを並列に接続し、第２の動作時に入力電圧に対して前述のキャパシターを直列に接続する。これにより、本体回路は、第１の動作において、キャパシターに入力電圧が印加され、電荷が蓄えられる。また、例えば、本体回路がＮ（Ｎは１以上の整数）個の単位回路を備える場合、第１の動作で各キャパシターに十分に電荷を充電した後、第２の動作において入力電圧の（Ｎ＋１）倍の電圧に昇圧して出力することができる。これにより、入力電圧を（Ｎ＋１）倍に昇圧して出力可能なＤＣ−ＤＣコンバーターを容易に構成することができる。
【００１３】
好ましくは、制御回路は、前述の各キャパシターに蓄えられた電荷が所定量に達する時間に基づいて前述のデューティ比を設定する。
【００１４】
かかる構成によれば、制御回路は、各単位回路が有するキャパシターに蓄えられた電荷が所定量に達する時間に基づいて、制御信号におけるパルス信号のデューティ比を設定する。ここで、第１の動作において、各キャパシターの電圧は、印加される入力電圧を漸近線として上昇する。よって、各キャパシターに蓄えられた電荷が、例えば各静電容量の９５％に達する時間に基づいて、制御回路が制御信号におけるパルス信号のデューティ比を設定することにより、入力電圧、すなわち供給される電気エネルギーを効率的に配分することができる。これにより、消費電力が増加することなく、負荷Ｂによる電圧降下を低減することができる。
【００１５】
本発明に係る電気泳動表示装置は、前述のＤＣ−ＤＣコンバーターを備える。
【００１６】
かかる構成によれば、前述した本発明に係るＤＣ−ＤＣコンバーターを備える。これにより、消費電力を低減することができ、例えばバッテリーの電力持続時間を延ばすことができる。
【００１７】
本発明に係る電子機器は、前述の電気泳動表示装置を備える。
【００１８】
かかる構成によれば、前述した本発明に係る電気泳動表示装置を備える。これにより、消費電力を低減することができ、例えば電池交換等の少ない各種電子機器を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るＤＣ−ＤＣコンバーターの全体構成を説明するブロック図である。
【図２】図１に示した本体回路の構成を説明する回路図である。
【図３】図２に示した本体回路の動作を説明する回路図である。
【図４】図２に示した本体回路の動作を説明する回路図である。
【図５】図１に示した制御回路の構成を説明する概略構成図である。
【図６】図５に示したクロック信号と制御信号との関係を説明するタイミングチャートである。
【図７】図１に示した制御回路の他の構成を説明する概略構成図である。
【図８】図７に示したクロック信号と制御信号との関係を説明するタイミングチャートである。
【図９】従来のＤＣ−ＤＣコンバーターの出力電圧を説明するタイミングチャートである。
【図１０】本発明に係るＤＣ−ＤＣコンバーターの出力電圧を説明するタイミングチャートである。
【図１１】制御信号におけるパルス信号のデューティ比と出力電圧との関係を示すグラフである。
【図１２】本発明に係る電気泳動表示装置の一例を示す概略構成図である。
【図１３】図１２に示した電源回路の構成を説明するブロック図である。
【図１４】図１２に示した各画素回路の構成を説明する回路図である。
【図１５】図１２に示した表示部の部分断面図である。
【図１６】図１５に示したマイクロカプセルの断面模式図である。
【図１７】図１５及び図１６に示したマイクロカプセルの動作を説明する模式図である。
【図１８】本発明に係る電気泳動表示装置を備える腕時計を説明する図である。
【図１９】本発明に係る電気泳動表示装置を備える電子ペーパーを示す斜視図である。
【図２０】本発明に係る電気泳動表示装置を備える電子ノートを示す斜視図である。
【発明を実施するための形態】
【００２０】
以下、本発明の一実施形態について図面を参照しながら説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものである。したがって、具体的な寸法などは以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、以下の説明において、図面の上側を「上」、下側を「下」、左側を「左」、右側を「右」という。
【００２１】
＜ＤＣ−ＤＣコンバーター＞
最初に、図１乃至図１１を参照して本発明に係るＤＣ−ＤＣコンバーターについて説明する。図１は、本発明に係るＤＣ−ＤＣコンバーターの全体構成を説明するブロック図である。
【００２２】
図１に示すように、ＤＣ−ＤＣコンバーター５６は、本体回路５７と制御回路５８とを備える。本体回路５７と制御回路５８とは互いに接続されており、制御回路５８は、図１において矢印で示される制御信号Ｓ１，Ｓ２を本体回路５７に出力する。本体回路５７の一端（図１において左端）には電源Ａが接続され、本体回路５７の他端（図１において左端）には負荷Ｂが接続されている。また、制御回路５８の一端（図１において左端）には発信回路Ｃが接続されている。
【００２３】
図２は、図１に示した本体回路の構成を説明する回路図である。図２に示すように、本体回路５７は、接続端子Ｎ２−Ｎ３間の単位回路と、接続端子Ｎ３−Ｎ４間の単位回路と、接続端子Ｎ４−Ｎ５間の単位回路と、スイッチＳＷ４ａと、キャパシター（コンデンサー）Ｃ４と、を備える。接続端子（本体回路５７の一端）Ｎ２には、図１に示す電源Ａから入力電圧ＶINが入力され、接続端子（本体回路５７の他端）Ｎ６から図１に示す負荷Ｂに出力電圧ＶOUTを出力する。
【００２４】
接続端子Ｎ２−Ｎ３間の単位回路は、３つのスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃと１つのキャパシターＣ１とを有している。スイッチＳＷ１ａとスイッチＳＷ１ｃとは、互いの一端が直列接続されている。スイッチＳＷ１ａの他端は接続端子Ｎ２に接続され、スイッチＳＷ１ｃの他端はグラウンドに接続されている。スイッチＳＷ１ｂは接続端子Ｎ２と接続端子Ｎ３との間に接続されている。キャパシターＣ１は、スイッチＳＷ１ａとスイッチＳＷ１ｃとの接続点と、接続端子Ｎ３との間に接続されている。
【００２５】
接続端子Ｎ３−Ｎ４間の単位回路は、３つのスイッチＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃと１つのキャパシターＣ２とを有している。スイッチＳＷ２ａとスイッチＳＷ２ｃとは、互いの一端が直列接続されている。スイッチＳＷ２ａの他端は接続端子Ｎ３に接続され、スイッチＳＷ２ｃの他端はグラウンドに接続されている。スイッチＳＷ２ｂは接続端子Ｎ３と接続端子Ｎ４との間に接続されている。キャパシターＣ２は、スイッチＳＷ２ａとスイッチＳＷ２ｃとの接続点と、接続端子Ｎ４との間に接続されている。
【００２６】
接続端子Ｎ４−Ｎ５間の単位回路は、３つのスイッチＳＷ３ａ，ＳＷ３ｂ，ＳＷ３ｃと１つのキャパシターＣ３とを有している。スイッチＳＷ３ａとスイッチＳＷ３ｃとは、互いの一端が直列接続されている。スイッチＳＷ３ａの他端は接続端子Ｎ４に接続され、スイッチＳＷ３ｃの他端はグラウンドに接続されている。スイッチＳＷ３ｂは接続端子Ｎ４と接続端子Ｎ５との間に接続されている。キャパシターＣ３は、スイッチＳＷ３ａとスイッチＳＷ３ｃとの接続点と、接続端子Ｎ５との間に接続されている。
【００２７】
スイッチＳＷ４ａは、接続端子Ｎ５と接続端子Ｎ６との間に直列接続されている。キャパシターＣ４は、前述した３つの単位回路の出力を平滑するためのものであり、一端が接続端子Ｎ６に接続され、他端がグラウンドに接続されている。
【００２８】
本実施形態では、本体回路５７はキャパシターＣ４を備えるようにしたが、これに限定されず、キャパシターＣ４を備えていなくてもよい。この場合、スイッチＳＷ４ａも備えずに、接続端子Ｎ５が本体回路５７の他端の一例に相当する。
【００２９】
図２に示す本体回路５７では、スイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ３ａ，ＳＷ４ａからなるスイッチ群（以下、第１スイッチ群という）と、スイッチＳＷ１ｂ，ＳＷ１ｃ，ＳＷ２ｂ，ＳＷ２ｃ，ＳＷ３ｂ，ＳＷ３ｃからなるスイッチ群（以下、第２スイッチ群という）とが、制御回路５８から供給される制御信号Ｓ１，Ｓ２に基づいて、交互にオン、オフに切り替わる。図１に示す制御信号Ｓ１は、第１スイッチ群を制御する信号であり、図１に示す制御信号Ｓ２は、第２スイッチ群を制御する信号である。
【００３０】
図３及び図４は、図２に示した本体回路の動作を説明する回路図である。図３に示すように、図２において第１スイッチ群がオフ、第２スイッチ群がオンとなったとき、各単位回路のキャパシターＣ１，Ｃ２，Ｃ３は、入力電圧ＶINに対して並列に接続される。このとき、キャパシターＣ４に既に十分な電荷が蓄えられている場合、本体回路５７の接続端子Ｎ５の電圧は入力電圧ＶINと同じになる。また、図４に示すように、図２において第１スイッチ群がオン、第２スイッチ群がオフになったとき、各単位回路のキャパシターＣ１，Ｃ２，Ｃ３は、接続端子Ｎ２と接続端子Ｎ５との間で、入力電圧ＶINに対して直列に接続される。これにより、本体回路５７の出力電圧ＶOUTは入力電圧ＶINの４倍（以下、入力電圧ＶIN×４と表す）に昇圧される（上昇する）。このように、本体回路５７は、制御信号Ｓ１，Ｓ２に基づいて、図３に示す動作（以下、第１の動作という）と、図４に示す動作（以下、第２の動作という）と、を交互に切り替えながら繰り返し行う。
【００３１】
本実施形態では、本体回路５７が３つの単位回路を備えるように構成したが、これに限定されず、４つ以上の単位回路を備えるようにしてもよい。また、本体回路５７の構成を適宜変更することにより、任意の出力電圧ＶOUT（＝（Ｎ＋１）×ＶIN、Ｎは１以上の整数）に昇圧して出力するように構成することができる。
【００３２】
このように、本体回路５７は、図３に示す第１の動作において、各キャパシターＣ１，Ｃ２，Ｃ３に入力電圧ＶINが印加され、電荷が蓄えられる。また、例えば、本体回路５７がＮ（Ｎは１以上の整数）個の単位回路を備える場合、第１の動作で各キャパシターＣ１，Ｃ２，Ｃ３に十分に電荷を充電した後、図４に示す第２の動作において入力電圧ＶINの（Ｎ＋１）倍の電圧に昇圧して出力することができる。
【００３３】
図５は、図１に示した制御回路の構成を説明する概略構成図である。図５に示すように、制御回路５８は、インバーター回路５８ａと、遅延回路５８ｂと、論理積回路５８ｃと、インバーター回路５８ｄとを備える。制御回路５８は、一端（図５において左端）に接続された図１に示す発信回路Ｃからクロック信号ＣＬＫが入力され、他端（図５において右端）に接続された図２に示す本体回路５７に制御信号Ｓ１，Ｓ２を出力している。
【００３４】
制御回路５８の一端には、インバーター回路５８ａ及び遅延回路５８ｂの入力線が並列に接続されている。インバーター回路５８ａの出力線及び遅延回路５８ｂの出力線は、論理積回路５８ｃの入力線に接続されている。論理積回路５８ｃの出力線は、制御信号Ｓ２を出力するとともに、インバーター回路５８ｄの入力線に接続されている。インバーター回路５８ｄの出力線は、制御信号Ｓ１を出力する。
【００３５】
図６は、図５に示したクロック信号と制御信号との関係を説明するタイミングチャートである。図６（ａ）に示すように、インバーター回路５８ａ及び遅延回路５８ｂに入力されるクロック信号ＣＬＫは、周期ＴでハイレベルＨとローレベルＬとを繰り返すパルス信号であり、デューティ比は、例えば５０％（０．５）に設定されている。
【００３６】
インバーター回路５８ａは、入力されたクロック信号ＣＬＫを反転した信号、すなわち図６（ｂ）に示すように、クロック信号ＣＬＫがローレベルＬのときにハイレベルＨになり、クロック信号ＣＬＫがハイレベルＨのときにローレベルＬになる信号を出力する。遅延回路５８ｂは、入力されたクロック信号ＣＬＫを所定時間遅延させた信号、例えば図６（ｃ）に示すように、０．２５Ｔ（Ｔ／４）だけ位相を遅らせた信号を出力する。
【００３７】
論理積回路５８ｃは、図６（ｂ）に示すインバーター回路５８ａから入力された信号と、図６（ｃ）に示す遅延回路５８ｂから入力された信号との論理積の信号、すなわち図６（ｄ）に示すように、パルス幅が０．２５Ｔ（Ｔ／４）のパルス信号を制御信号Ｓ２として出力する。これにより、制御信号Ｓ２のデューティ比が、２５％（０．２５）になる。インバーター回路５８ｄは、図６（ｄ）に示す制御信号Ｓ２を反転した信号、すなわち図６（ｅ）に示すように、周期Ｔでパルス幅が０．７５Ｔ（Ｔ×３／４）のパルス信号を制御信号Ｓ１として出力する。これにより、制御信号Ｓ１のデューティ比が、７５％（０．７５）になる。
【００３８】
図７は、図１に示した制御回路の他の構成を説明する概略構成図である。制御回路５８のは、図５に示した構成に限定されず、他の構成であってもよい。例えば、図７に示すように、制御回路５８は、図５に示したインバーター回路５８ａ及び遅延回路５８ｂに代えて、カウンター回路５８ｅを備える。図５に示した場合と同様に、制御回路５８は、一端（図７において左端）からクロック信号ＣＬＫが入力され、他端（図７において右端）から制御信号Ｓ１，Ｓ２を出力している。
【００３９】
制御回路５８の一端には、カウンター回路５８ｅの入力線及び論理積回路５８ｃの一方の入力線が並列に接続されている。カウンター回路５８ｅの出力線は、論理積回路５８ｃの他方の入力線とが接続されている。論理積回路５８ｃの出力線は、制御信号Ｓ２を出力するとともに、インバーター回路５８ｄの入力線に接続されている。インバーター回路５８ｄの出力線は、制御信号Ｓ１を出力する。
【００４０】
図８は、図７に示したクロック信号と制御信号との関係を説明するタイミングチャートである。図８（ａ）に示すように、カウンター回路５８ｅ及び論理積回路５８ｃに入力されるクロック信号ＣＬＫは、周期ＴでハイレベルＨとローレベルＬとを繰り返すパルス信号であり、デューティ比は、例えば５０％（０．５）に設定されている。
【００４１】
カウンター回路５８ｅは、例えば１ビット（段）のバイナリカウンターであり、入力されたクロック信号ＣＬＫの周期Ｔを２倍にした信号、すなわち図８（ｂ）に示すように、
周期２Ｔ（Ｔ×２）のパルス信号を出力する。
【００４２】
論理積回路５８ｃは、図８（ａ）に示すクロック信号ＣＬＫと、図８（ｂ）に示すカウンター回路５８ｅから入力された信号との論理和の信号、すなわち図８（ｃ）に示すように、周期２Ｔ（Ｔ×２）でパルス幅が０．５Ｔ（Ｔ／２）のパルス信号を制御信号Ｓ２として出力する。これにより、制御信号Ｓ２のデューティ比が、２５％（０．２５）になる。インバーター回路５８ｄは、図８（ｃ）に示す制御信号Ｓ２を反転した信号、すなわち図８（ｄ）に示すように、周期２Ｔ（Ｔ×２）でパルス幅が１．５Ｔ（Ｔ×３／２）のパルス信号を制御信号Ｓ１として出力する。これにより、制御信号Ｓ１のデューティ比が、７５％（０．７５）になる。
【００４３】
図２に示す本体回路５７の第１スイッチ群は、制御信号Ｓ１がハイレベルＨのときにオンになり、制御信号Ｓ１がローレベルＬのときにオフになる。同様に、図２に示す本体回路５７の第２スイッチ群は、制御信号Ｓ２がハイレベルＨのときにオンになり、制御信号Ｓ２がローレベルＬのときにオフになる。
【００４４】
図９は、従来のＤＣ−ＤＣコンバーターの出力電圧を説明するタイミングチャートである。図２に示す本体回路５７と同様の本体回路を備える従来のＤＣ−ＤＣコンバーターにおいて、第１スイッチ群を制御する制御信号Ｓ３は、図９（ａ）に示すように、デューティ比が５０％（０．５）のパルス信号であり、第２スイッチ群を制御する制御信号Ｓ４は、制御信号Ｓ３の反転信号、すなわち図９（ｂ）に示すように、デューティ比が５０％（０．５）のパルス信号である。
【００４５】
図９（ｃ）に示すように、本体回路から出力される出力電圧Ｖoutは、期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3の間に、入力電圧Ｖinの４倍（Ｖin×４）に上昇する。これは、図４に示した場合と同様に、第１スイッチ群がオン、第２スイッチ群がオフとなった結果、各キャパシターが直列に接続されるからである。入力電圧Ｖinの４倍に上昇後、出力電圧Ｖoutは、緩やかに下降する。これは、本体回路の出力端に接続される負荷によって電力が消費され、電圧が降下するからである。出力電圧Ｖoutは、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4の間に、急激に下降する。これは、図３に示した場合と同様に、第１スイッチ群がオフ、第２スイッチ群がオンとなった結果、各キャパシターが並列に接続されるとともに、平滑用のキャパシター（図３においてＣ４）のみが外部の負荷に接続された状態になるからである。そして、平滑用のキャパシターに蓄えられた電荷で負荷に電流を流すために、電荷の減少が早くなり、出力電圧Ｖoutの電圧降下は大きくなる。
【００４６】
図１０は、本発明に係るＤＣ−ＤＣコンバーターの出力電圧を説明するタイミングチャートである。一方、本発明のＤＣ−ＤＣコンバーター５６は制御回路５８を備え、制御回路５８は、図１に示す外部の負荷Ｂに基づいて、制御信号Ｓ１，Ｓ２を本体回路５７に出力する。すなわち、制御回路５８は、図１０（ａ）及び図１０（ｂ）に示すように、図９に示した従来のＤＣ−ＤＣコンバーターの場合と比較して、期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3の間が長く、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4の間が短い制御信号Ｓ１，Ｓ２を出力する。具体的には、例えば、制御信号Ｓ１はデューティ比が７５％（０．７５）のパルス信号であり、制御信号Ｓ２はデューティ比が２５％（０．２５）のパルス信号である。
【００４７】
ここで、図１０（ａ）及び図１０（ｂ）に示すように、期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3のように制御信号Ｓ１がハイレベルＨで制御信号Ｓ２がローレベルＬのとき、すなわち図４に示す第２の動作の場合、本体回路５７は入力電圧ＶINを昇圧して出力する。これにより、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4のように制御信号Ｓ１がローレベルＬで制御信号Ｓ２がハイレベルＨのとき、すなわち図３に示す第１の動作の場合と比較して、図１０（ｃ）に示すように、外部の負荷Ｂによる出力電圧ＶOUTの電圧降下の傾き（単位時間あたりの電圧降下）が緩やかに（小さく）なる。よって、制御回路５８が、外部の負荷Ｂに基づいて、本体回路５７における第１の動作と第２の動作とを制御する制御信号Ｓ１，Ｓ２を出力することにより、第１の動作を行う期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4と比較して、第２の動作を行う期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3を長くすることが可能となる。
【００４８】
第２の動作を行う期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3を長くするために、図５に示す遅延回路５８ｂが遅延させる所定時間を変更することにより、図６（ｄ）及び図（ｅ）に示したように、制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定する。また、図７に示すカウンター回路５８ｅのビット数（段数）やカウント値を変更することにより、図８（ｃ）及び図８（ｄ）に示したように、制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定する。これにより、制御回路５８は、本体回路５７が第１の動作を行う期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4の長さと、本体回路５７が第２の動作を行う期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3の長さとを変更することができる。
【００４９】
また、本体回路５７の第１の動作及び第２の動作において、各単位回路のキャパシターＣ１，Ｃ２，Ｃ３の電圧ＶCCHは、図１０（ｄ）に示すように変化する。ここで、図１０（ａ）及び図１０（ｂ）に示すように、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4のように制御信号Ｓ１がローレベルＬで制御信号Ｓ２がハイレベルＨのとき、すなわち図３に示す第１の動作において、各キャパシターＣ１，Ｃ２，Ｃ３の電圧ＶCCHは、図１０（ｄ）に示すように、印加される入力電圧ＶINを漸近線として上昇する。よって、各キャパシターＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、例えば各静電容量の９５％に達する時間に基づいて、制御回路５８が制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定することにより、入力電圧ＶIN、すなわち供給される電気エネルギーを効率的に配分することができる。
【００５０】
次に、本体回路が出力する出力電圧について理論式で説明する。
【００５１】
図２に示す本体回路５７において、各単位回路のキャパシターＣ１，Ｃ２，Ｃ３の静電容量をＣCH、各スイッチＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ｂのオン抵抗をＲP、各スイッチＳＷ１ｃ，ＳＷ２ｃ，ＳＷ３ｃのオン抵抗をＲN、第１の動作における各単位回路のオン抵抗をＲCH（＝ＲP＋ＲN）、スイッチＳＷ４ａのオン抵抗をＲOUT、キャパシターＣ４の静電容量をＣOUT、本体回路５７が備える単位回路の数を一般化した数としてＮとする。また、負荷Ｂに流れる電流をＩLOAD、図１０（ｃ）に示すように、負荷Ｂにより降下した電圧をＶDISとし、図１０（ｄ）に示すように、第１の動作の時間をｔCH、第２の動作の時間をｔDIS、各キャパシターＣ１，Ｃ２，Ｃ３において、蓄えられた電圧をＶCH、負荷Ｂにより入力電圧ＶINから降下した電圧をＶDROP、とする。
【００５２】
制御信号Ｓ１，Ｓ２におけるパルス信号の周期Ｔ＝ｔCH＋ｔDISの関係があるので、以下の式（１）〜式（４）が成立する。
【数１】
2011239516.tif 000003
【００５３】
式（１）〜式（４）を整理すると、負荷Ｂにより入力電圧ＶINから降下した電圧ＶDROPについて、以下の式（５）を導き出すことができる。
【数２】
2011239516.tif 000004
【００５４】
一方、第２の動作の時間ｔDISがスイッチＳＷ４ａの両端が同電位になるのに十分な時間であるとすると、本体回路５７の出力電圧ＶOUTは、以下の式（６）で表される。
【数３】
2011239516.tif 000005
【００５５】
式（６）に式（５）を代入して整理すると、以下の式（７）を得ることができる。
【数４】
2011239516.tif 000006
【００５６】
このように、出力電圧ＶOUTは、第１の動作の時間ｔCHの関係式として表すことができる。従って、出力電圧ＶOUTが最大となるように周期Ｔにおける第１の動作の時間ｔCHの割合、すなわち制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定することにより、負荷Ｂにより降下する電圧ＶDISを最小にすることができる。
【００５７】
図１１は、制御信号におけるパルス信号のデューティ比と出力電圧との関係を示すグラフである。ここで、一例として、入力電圧ＶIN＝３［Ｖ］、単位回路の数Ｎ＝３、第１の動作における各単位回路のオン抵抗ＲCH＝５０［Ω］、各キャパシターＣ１，Ｃ２，Ｃ３の静電容量ＣCH＝１［μＦ］、キャパシターＣ４の静電容量ＣOUT＝１［μＦ］、負荷Ｂに流れる電流ＩLOAD＝１［ｍＡ］、制御信号Ｓ１，Ｓ２の周期Ｔ＝１［ｍｓｅｃ］とすると、制御信号Ｓ２のデューティ比Ｄに対する出力電圧ＶOUTは、式（７）から図９に示すようなグラフとなる。
【００５８】
前述した例では、制御信号Ｓ２のデューティ比Ｄ＝２２［％］のときに、出力電圧ＶOUT＝１１．１９６５［Ｖ］（有効数字６桁）となり、最大となる。
【００５９】
なお、出力電圧ＶOUTが最大となるデューティ比Ｄは、単位回路の数Ｎ、第１の動作における各単位回路のオン抵抗ＲCH、各キャパシターＣ１，Ｃ２，Ｃ３の静電容量ＣCH、キャパシターＣ４の静電容量ＣOUT、負荷Ｂに流れる電流ＩLOAD、周期Ｔによって異なる値となる。
【００６０】
このように、本実施形態におけるＤＣ−ＤＣコンバーター５６によれば、制御回路５８は、本体回路５７の他端に接続される外部の負荷Ｂに基づいて、制御信号Ｓ１，Ｓ２を本体回路５７に出力する。ここで、図１０（ａ）及び図１０（ｂ）に示すように、期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3のように制御信号Ｓ１がハイレベルＨで制御信号Ｓ２がローレベルＬのとき、すなわち図４に示す第２の動作の場合、本体回路５７は入力電圧ＶINを昇圧して出力する。これにより、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4のように制御信号Ｓ１がローレベルＬで制御信号Ｓ２がハイレベルＨのとき、すなわち図３に示す第１の動作の場合と比較して、図１０（ｃ）に示すように、外部の負荷Ｂによる出力電圧ＶOUTの電圧降下の傾き（単位時間あたりの電圧降下）が緩やかに（小さく）なる。よって、制御回路５８が、外部の負荷Ｂに基づいて、本体回路５７における第１の動作と第２の動作とを制御する制御信号Ｓ１，Ｓ２を出力することにより、第１の動作を行う期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4と比較して、第２の動作を行う期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3を長くすることが可能となる。これにより、負荷Ｂによる電圧降下を低減することができる。また、制御信号の周波数を上げたり、切り替え用のトランジスターのサイズを大きくしたり、キャパシターの容量を増加したりするなどの従来のＤＣ−ＤＣコンバーターと比較して、本発明では第１の動作の期間と第２の動作の期間との割合を制御しているので、消費電力の増加や回路のサイズの増加などの不利益（デメリット）が生じない。これにより、小型で消費電力を低減するＤＣ−ＤＣコンバーターを実現することができる。
【００６１】
また、本実施形態におけるＤＣ−ＤＣコンバーター５６によれば、制御回路５８は、制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定する。これにより、制御回路５８は、本体回路５７が第１の動作を行う期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4の長さと、本体回路５７が第２の動作を行う期間Ｔ0−Ｔ1及び期間Ｔ2―Ｔ3の長さとを変更することができる。これにより、負荷Ｂによる電圧降下を容易に低減することができる。
【００６２】
また、本実施形態におけるＤＣ−ＤＣコンバーター５６によれば、各単位回路は、第１の動作時に入力電圧ＶINに対してキャパシターＣ１，Ｃ２，Ｃ３を並列に接続し、第２の動作時に入力電圧ＶINに対してキャパシターＣ１，Ｃ２，Ｃ３を直列に接続する。これにより、本体回路５７は、図３に示す第１の動作において、各キャパシターＣ１，Ｃ２，Ｃ３に入力電圧ＶINが印加され、電荷が蓄えられる。また、例えば、本体回路５７がＮ（Ｎは１以上の整数）個の単位回路を備える場合、第１の動作で各キャパシターＣ１，Ｃ２，Ｃ３に十分に電荷を充電した後、図４に示す第２の動作において入力電圧ＶINの（Ｎ＋１）倍の電圧に昇圧して出力することができる。これにより、入力電圧ＶINを（Ｎ＋１）倍に昇圧して出力可能なＤＣ−ＤＣコンバーターを容易に構成することができる。
【００６３】
また、本実施形態におけるＤＣ−ＤＣコンバーター５６によれば、制御回路５８は、各単位回路が有するキャパシターＣ１，Ｃ２，Ｃ３に蓄えられた電荷が所定量に達する時間に基づいて、制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定する。ここで、図１０（ａ）及び図１０（ｂ）に示すように、期間Ｔ1−Ｔ2及び期間Ｔ3―Ｔ4のように制御信号Ｓ１がローレベルＬで制御信号Ｓ２がハイレベルＨのとき、すなわち図３に示す第１の動作において、各キャパシターＣ１，Ｃ２，Ｃ３の電圧ＶCCHは、図１０（ｄ）に示すように、印加される入力電圧ＶINを漸近線として上昇する。よって、各キャパシターＣ１，Ｃ２，Ｃ３に蓄えられた電荷が、例えば各静電容量の９５％に達する時間に基づいて、制御回路５８が制御信号Ｓ１，Ｓ２におけるパルス信号のデューティ比を設定することにより、入力電圧ＶIN、すなわち供給される電気エネルギーを効率的に配分することができる。これにより、消費電力が増加することなく、負荷Ｂによる電圧降下を低減することができる。
【００６４】
＜電気泳動表示装置＞
図１２乃至図１７は、本発明に係る電気泳動表示装置を説明するためのものである。図１２は本発明に係る電気泳動表示装置の一例を示す概略構成図である。図１２に示すように、電気泳動表示装置１は、コントローラー１０と、表示部２０と、走査線駆動回路３０と、データ線駆動回路４０と、電源回路５０とを備えている。
【００６５】
コントローラー１０は、走査線駆動回路３０、データ線駆動回路４０、及び電源回路５０の動作を制御するものである。コントローラー１０は、画像信号処理回路（図示省略）等を含んでおり、表示部２０に表示させる画像の画像信号、画像書き換え時にリセットするためのリセット信号、クロック信号やスタートパルス等のタイミング信号、等の各種信号を生成し、走査線駆動回路３０、データ線駆動回路４０、及び電源回路５０に出力している。
【００６６】
表示部２０は、略平面のＹ方向に沿って配列されたｍ本の走査線２１（走査線Ｙ１、Ｙ２、…、Ｙｍ）と、略平面のＸ方向に沿って配列されたｎ本のデータ線２２（データ線Ｘ１、Ｘ２、…、Ｘｎ）と、走査線２１とデータ線２２との各交点に配置される画素回路６０とを備えている。
【００６７】
走査線駆動回路３０は、表示部２０の各走査線Ｙ１、Ｙ２、…、Ｙｍに接続されている。また、走査線駆動回路３０は、コントローラー１０から入力されるタイミング信号に基づいて、各走査線Ｙ１、Ｙ２、…、Ｙｍに走査線信号をパルス的に順次供給している。
【００６８】
データ線駆動回路４０は、表示部２０の各データ線データ線Ｘ１、Ｘ２、…、Ｘｎと接続されている。また、データ線駆動回路４０は、コントローラー１０から入力されるタイミング信号に基づいて、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給している。画像信号は、例えば５ボルトの高電位レベル（以下、ハイレベルという）、又は、例えば０ボルトの低電位レベル(以下、ローレベルという)の二値的なレベルをとる。
【００６９】
電源回路５０は、高電位電源線５１、低電位電源線５２及び共通電位線５３に接続されている。また、電源回路５０は、高電位電源線５１に例えば１２〜１５ボルトで一定の高電位ＶＨを、低電位電源線５２に例えば０ボルトで一定の低電位ＶＬを、共通電位線５３に共通電位Ｖｃｏｍを、それぞれ供給している。
【００７０】
図１３は、図１２に示した電源回路の構成を説明するブロック図である。電源回路５０は、電源部５４と、共通電位供給回路５５と、前述した本発明に係るＤＣ−ＤＣコンバーター５６と、発振回路５９とを備えている。
【００７１】
電源部５４は、共通電位供給回路５５、ＤＣ−ＤＣコンバーター５６、及び発振回路５９に接続され、それぞれに電力を供給している。また、電源部５４は、電気泳動表示装置１に内蔵される一時電池や二次電池を用いることができ、例えば３ボルトの電源電圧Ｖｄｃを印加している。なお、本実施形態では、説明のために、電源部５４は共通電位供給回路５５、ＤＣ−ＤＣコンバーター５６及び発振回路５９にのみ電力を供給しているが、これに限定されず、他の回路、例えばコントローラー１０等に電力を供給してもよい。
【００７２】
共通電位供給回路５５は、共通電位線５３と接続し、電源部５４から印加された電源電圧Ｖｄｃに基づいて、共通電位Ｖｃｏｍを出力している。
【００７３】
ＤＣ−ＤＣコンバーター５６は、高電位電源線５１と接続し、電源部５４から印加された電源電圧Ｖｄｃに基づいて、高電位ＶＨを出力している。
【００７４】
発振回路５９は、ＤＣ−ＤＣコンバーター５６に接続されており、ＤＣ−ＤＣコンバーター５６にクロック信号を供給している。
【００７５】
また、電源回路５０は、グラウンドに接続された接続端子Ｎ１から低電位電源線５２に低電位ＶＨを出力している。
【００７６】
図１４は、図１２に示した各画素回路の構成を説明する回路図である。図１４に示すように、画素回路６０は、スイッチング用トランジスター６１と、メモリー回路６２と、画素電極６３と、共通電極６４と、電気泳動素子６５とを備えている。
【００７７】
スイッチング用トランジスター６１は、Ｎ型トランジスターで構成されており、ゲートが走査線２１に、ソースがデータ線２２に、ドレインがメモリー回路６２の入力端子Ｎ８に、それぞれ接続されている。また、スイッチング用トランジスター６１は、データ線駆動回路４０からデータ線２２を介して供給される画像信号を、走査線駆動回路３０から走査線２１を介して供給される走査信号に応じたタイミングで、メモリー回路６２の入力端子Ｎ８に出力している。
【００７８】
メモリー回路６２は、インバーター回路６２ａ，６２ｂを有しており、ＳＲＡＭ（Static Random Access Memory）として構成されている。
【００７９】
インバーター回路６２ａ，６２ｂは、互いの入力端子に他方の出力端子が接続されたループ構造を有している。すなわち、インバーター回路６２ａの入力端子とインバーター回路６２ｂの出力端子とが接続され、インバーター回路６２ｂの入力端子とインバーター回路６２ａの出力端子とが接続されている。また、インバーター回路６２ａの入力端子はメモリー回路６２の入力端子Ｎ８として構成され、インバーター回路６２ａの出力端子はメモリー回路６２の出力端子Ｎ９として構成されている。
【００８０】
インバーター回路６２ａは、Ｎ型トランジスター６２ａ１と、Ｐ型トランジスター６２ａ２とを備えている。Ｎ型トランジスター６２ａ１及びＰ型トランジスター６２ａ２のゲートは、メモリー回路６２の入力端子Ｎ８に接続されている。Ｎ型トランジスター６２ａ１のソースは低電位電源線５２に接続され、Ｐ型トランジスター６２ａ２のソースは高電位電源線５１に接続されている。Ｎ型トランジスター６２ａ１及びＰ型トランジスター６２ａ２のドレインは、メモリー回路６２の出力端子Ｎ９に接続されている。
【００８１】
インバーター回路６２ｂは、Ｎ型トランジスター６２ｂ１と、Ｐ型トランジスター６２ｂ２とを備えている。Ｎ型トランジスター６２ｂ１及びＰ型トランジスター６２ｂ２のゲートは、メモリー回路６２の出力端子Ｎ９に接続されている。Ｎ型トランジスター６２ｂ１のソースは低電位電源線５２に接続され、Ｐ型トランジスター６２ｂ２のソースは高電位電源線５１に接続されている。Ｎ型トランジスター６２ｂ１及びＰ型トランジスター６２ｂ２のドレインは、メモリー回路６２の入力端子Ｎ８に接続されている。
【００８２】
このように構成されたメモリー回路６２は、入力端子Ｎ８にハイレベルの画像信号が入力されると、出力端子Ｎ９から低電位ＶＬを出力し、入力端子Ｎ８にローレベルの画像信号が入力されると、出力端子Ｎ９から高電位ＶＨを出力する。
【００８３】
画素電極６３は、メモリー回路６２の出力端子Ｎ８に接続されている。すなわち、画素電極６３には、メモリー回路６２に入力された画像信号に応じて、高電位ＶＨ又は低電位ＶＬがメモリー回路６２から供給されている。また、画素電極６３は、電気泳動素子６５を介して共通電極６４と互いに対向するように配置されている。
【００８４】
共通電極６４は、共通電位線５３に接続されており、共通電位Ｖｃｏｍが供給されている。
【００８５】
電気泳動素子６５は、画素電極６３と共通電極６４との間に配置されており、複数のマイクロカプセルから構成されている。
【００８６】
図１５は、図１２に示した表示部の部分断面図である。図１５に示すように、表示部２０は、素子基板６６と対向基板６７との間に電気泳動素子６５が挟持される構成となっている。
【００８７】
素子基板６６は、例えばガラス又は樹脂等からなる基板である。図１５では図示を省略したが、素子基板６６上には、前述のスイッチング用トランジスター６１、メモリー回路６２、走査線２１、データ線２２、高電位電源線５１、低電位電源線５２、及び共通電位線５３等を含む積層構造が形成されている。この積層構造の上層側に、複数の画素電極６３がマトリクス状に設けられている。
【００８８】
対向基板６７は、例えばガラス又は樹脂等からなる光透過性の基板である。対向基板６７における素子基板６６との対向面上には、複数の画素電極６３と対向して共通電極６４がベタ状に形成されている。共通電極６４は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、イリジウム・亜鉛酸化物（ＩＺＯ）等の光透過性の導電材料から形成されている。
【００８９】
電気泳動素子６５は、電気泳動粒子をそれぞれ含む複数のマイクロカプセル７０から構成されており、例えば樹脂等からなるバインダー６８及び接着層６９によって、素子基板６６と対向基板６７との間に固定されている。なお、本実施形態に係る電気泳動表示装置１では、電気泳動素子６５があらかじめバインダー６８によって対向基板６７側に固定されてなる電気泳動シートが、接着層６９によって、別途、画素電極６３等が形成された素子基板６６側に接着され、製造される。
【００９０】
マイクロカプセル７０は、画素電極６３及び共通電極６４間に挟持され、１つの画素回路６０内に、すなわち、１つの画素電極６３に対して、１つ又は複数配置されている。
【００９１】
図１６は、図１５に示したマイクロカプセルの断面模式図である。図１６に示すように、マイクロカプセル７０は、被膜７１内に分散媒７２と、複数の白色粒子７３と、複数の黒色粒子７４とが封入されている。また、マイクロカプセル７０は、例えば５０マイクロメートル程度の粒径を有する球状に形成されている。
【００９２】
被膜７１は、マイクロカプセル７０の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の光透過性の高分子樹脂から形成されている。
【００９３】
分散媒７２は、白色粒子７３及び黒色粒子７４をマイクロカプセル７０内、すなわち、被膜７１内に分散させる媒質である。分散媒７２としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒や、酢酸エチル、酢酸ブチル等の各種エステル類や、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類や、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素や、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素や、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素や、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素や、カルボン酸塩やその他の油類を、単独で又は混合して用いることができる。また、分散媒７２には、界面活性剤を配合してもよい。
【００９４】
白色粒子７３は、例えば二酸化チタン、亜鉛華（酸化亜鉛）、三酸化アンチモン等の白色顔料からなる粒子、高分子、又はコロイドであり、例えば負に帯電されている。
【００９５】
黒色粒子７４は、例えばアニリンブラック、カーボンブラック等の黒色顔料からなる粒子、高分子、又はコロイドであり、例えば正に帯電されている。これにより、白色粒子７３及び黒色粒子７４は、画素電極６３と共通電極６４との間の電位差により発生する電場によって、分散媒７２中を移動することができる。
【００９６】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加してもよい。
【００９７】
図１７は、図１５及び図１６に示したマイクロカプセルの動作を説明する模式図である。図１７（ａ）に示すように、画素電極６３と共通電極６４との間に、相対的に共通電極６４の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子７４はクーロン力によってマイクロカプセル７０内で画素電極６３側に引き寄せられるとともに、負に帯電された白色粒子７３はクーロン力によってマイクロカプセル７０内で共通電極６４側に引き寄せられる。これにより、マイクロカプセル７０内の共通電極６６側、すなわち、表示面側に白色粒子７３が集められ、表示部２０の表示面には白色が表示される。
【００９８】
逆に、図１７（ｂ）に示すように、画素電極６３と共通電極６４との間に、相対的に画素電極６３の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子７３はクーロン力によってマイクロカプセル７０内で画素電極６３側に引き寄せられるとともに、正に帯電された黒色粒子７４はクーロン力によってマイクロカプセル７０内で共通電極６４側に引き寄せられる。これにより、マイクロカプセル７０内の表示面側に黒色粒子７４が集められ、表示部２０の表示面には黒色が表示される。
【００９９】
なお、白色粒子７３、黒色粒子７４に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることにより、赤色、緑色、青色等を表示することができる。
【０１００】
このように、本実施形態における電気泳動表示装置１によれば、前述した本発明に係るＤＣ−ＤＣコンバーター５６を備える。これにより、消費電力を低減することができ、例えばバッテリーの電力持続時間を延ばすことができる。
【０１０１】
（電子機器）
次に、図１８乃至図２０を参照して本発明に係る電子機器について説明する。
【０１０２】
図１８は、本発明に係る電気泳動表示装置を備える腕時計１００を説明する図である。図１８（ａ）に示す正面図において、腕時計１００は、時計ケース１０１と、時計ケース１０１に連結された一対のバンド１３３とを備えている。
【０１０３】
時計ケース１０１の正面には、本発明に係る電気泳動表示装置１０２と、秒針１１１と、分針１１２と、時針１１３とが設けられている。また、時計ケース１０１の側面には、操作子としての竜頭１３１と、１つ又は複数の操作ボタン１３２とが設けられている。
【０１０４】
図１８（ｂ）に示す側断面図において、時計ケース１０１の内部には収容部１０１Ａが設けられている。収容部１０１Ａには、電気泳動表示装置１と、ムーブメント１０３とが収容されている。収容部１０１Ａの一端側（時計正面側）には、ガラス又は樹脂からなる透明カバー１０４が設けられている。収容部１０１Ａの他端側（時計裏側）には、パッキン１０５を介して裏蓋１０６が螺合され、透明カバー１０４及び裏蓋１０６によって時計ケース１０１が密封されている。
【０１０５】
ムーブメント１０３は、秒針１１１、分針１１２及び時針１１３からなるアナログ指針が連結された運針機構（図示省略）を有している。この運針機構が秒針１１１、分針１１２及び時針１１３を回転駆動し、設定された時刻を表示する時刻表示部として機能する。
【０１０６】
電気泳動表示装置１０２は、ムーブメント１０３の時計正面側に配置され、腕時計１００の表示部を構成している。また、電気泳動表示装置１０２の中央部には、電気泳動表示装置１０２の表裏を貫通する貫通孔１０２Ａが形成されている。貫通孔１０２Ａにはムーブメント１０３の運針機構の秒車１１４、二番車１１５及び筒車１１６の各軸が挿入されている。各軸の先端には、秒針１１１、分針１１２及び時針１１３がそれぞれ取り付けられている。本実施形態では、電気泳動表示装置１０２の表示面は円形状に成形されているが、これに限定されず、例えば正八角形状、十六角形状等、他の形状に成形してもよい。
【０１０７】
本発明に係る電気泳動表示装置は時計以外の電子機器にも適用することができる。
【０１０８】
図１９は、本発明に係る電気泳動表示装置を備える電子ペーパー２００を示す斜視図である。図１９に示すように、電子ペーパー２００は、前述した本発明に係る電気泳動表示装置を表示部２０１として備えている。電子ペーパー２００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体２０２を備えて構成されている。
【０１０９】
図２０は、本発明に係る電気泳動表示装置を備える電子ノート３００を示す斜視図である。図２０に示すように、電子ノート３００は、図１９に示した電子ペーパー２００が複数枚束ねられ、カバー３０１に挟まれているものである。カバー３０１は、例えば外部の装置から送られる表示データを入力する表示データ入力手段（図示省略）を備えている。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１１０】
このように、本実施形態における腕時計１００、電子ペーパー２００、及び電子ノート３００によれば、前述した本発明に係る電気泳動表示装置を備える。これにより、消費電力を低減することができ、例えば電池交換等の少ない各種電子機器を実現することができる。
【０１１１】
なお、本発明の構成は、前述の各実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもよい。
【符号の説明】
【０１１２】
１…電気泳動表示装置、５６…ＤＣ−ＤＣコンバーター、５７…本体回路、５８…制御回路、１００…腕時計、２００…電子ペーパー、３００…電子ノート、Ｂ…負荷、Ｃ１，Ｃ２，Ｃ３…キャパシター、Ｃ４…キャパシター、ＣＬＫ…クロック信号、Ｄ…デューティ比、Ｓ１，Ｓ２…制御信号、ＶIN…入力電圧、ＶOUT…出力電圧
【図１】
2011239516.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011239516.tif 000019
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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