(57)【要約】【課題】スタンバイモードでのリーク電流の制御を安定して行なうことができる半導体装置を提供する。【解決手段】グランド制御用ビット線ＣＢＴ，ＣＢＢは、ＳＲＡＭセルＣＬに接続される。電源線ＡＲＶＳＳは、グランド制御用ビット線ＣＢＴ，ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＮ５１およびＮ５２は、制御線ＣＴに接続される制御電極を有し、接地電源と電源線ＡＲＶＳＳとの間に設けられ、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳによって制御される。ＮチャネルＭＯＳトランジスタＮ１は、電源線上ＡＲＶＳＳでダイオード接続される。ロウデコーダＲＤの電源は、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹに従って制御される。ＮチャネルＭＯＳトランジスタＮ１は、ワード線ＷＬをプルダウンし、スタンバイ信号ＳＴＤＢＹに従って制御される。【選択図】図１１
2011134365.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイ信号およびグランド制御信号を出力するスタンバイ制御回路と、
前記スタンバイ信号およびグランド制御信号を受ける半導体記憶装置を備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線をプルダウンするための第１のトランジスタと、
前記ワード線の活性化によって前記スタティックメモリセルの記憶ノードに接続されるビット線と、
前記スタティックメモリセルのグランドノードに接続されるグランド制御用ビット線と、
制御線と、
前記グランド制御用ビット線に接続される電源線と、
前記制御線に接続される制御電極を有し、接地電源と前記電源線との間に設けられた第２のトランジスタと、
前記電源線上でダイオード接続された第３のトランジスタとを含み、
前記ロウデコーダの電源は、前記スタンバイ信号に従って制御され、
前記第１のトランジスタは、前記スタンバイ信号に従って制御され、
前記第２のトランジスタは、前記グランド制御信号によって制御される、半導体装置。
【請求項２】
前記スタンバイ制御回路は、前記スタンバイ信号の活性化するタイミングと前記グランド制御信号の活性化するタイミングとをずらす、および／または前記スタンバイ信号の非活性化するタイミングと前記グランド制御信号の非活性化するタイミングとをずらす、請求項１記載の半導体装置。
【請求項３】
前記第２のトランジスタは、前記制御電極に前記スタンバイ信号と前記グランド制御信号の論理積を受ける、請求項１記載の半導体装置。
【請求項４】
前記ロウデコーダの電源は、前記スタンバイ信号と前記グランド制御信号の論理和を受け、
前記第１のトランジスタは、制御電極に前記スタンバイ信号と前記グランド制御信号の論理和を受ける、請求項１記載の半導体装置。
【請求項５】
第１のスタンバイ信号、および第２のスタンバイ信号を出力するスタンバイ制御回路と、
前記第１のスタンバイ信号および前記第２のスタンバイ信号を受ける半導体記憶装置を備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線をプルダウンするためのトランジスタを含む複数の半導体記憶装置とを含み、
前記ロウデコーダの電源は、前記第１のスタンバイ信号に従って制御され、
前記トランジスタは、前記第１のスタンバイ信号に従って制御され、
前記ロウデコーダは、前記第２のスタンバイ信号を論理入力として受ける、半導体装置。
【請求項６】
第１のスタンバイ信号、および第２のスタンバイ信号を出力するスタンバイ制御回路と、
前記第１のスタンバイ信号および前記第２のスタンバイ信号を受ける半導体記憶装置を備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線をプルダウンするためのトランジスタと、
内部クロックを生成する内部クロック生成回路とを含み、
前記ロウデコーダの電源は、前記第１のスタンバイ信号に従って制御され、
前記トランジスタは、前記第１のスタンバイ信号に従って制御され、
前記内部クロック生成回路は、前記第２のスタンバイ信号が活性化されているときに、内部クロックを出力しない、半導体装置。
【請求項７】
第１のスタンバイ信号、および第２のスタンバイ信号を出力するスタンバイ制御回路と、
前記第１のスタンバイ信号および前記第２のスタンバイ信号を受ける半導体記憶装置と、
前記半導体記憶装置の活性化を制御するためのチップイネーブル信号を出力する制御回路とを備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線をプルダウンするためのトランジスタと、
内部クロックを生成する内部クロック生成回路とを含み、
前記ロウデコーダの電源は、前記第１のスタンバイ信号に従って制御され、
前記トランジスタは、前記第１のスタンバイ信号に従って制御され、
前記内部クロック生成回路は、前記チップイネーブル信号が活性化され、かつ前記第２のスタンバイ信号が活性化されてないときに限り、内部クロックを出力する、半導体装置。
【請求項８】
前記スタンバイ制御回路は、前記第１のスタンバイ信号を非活性化してから所定期間経過後に、前記第２のスタンバイ信号を非活性化する、請求項５〜７のいずれか１項に記載の半導体装置。
【請求項９】
初期化書き込み制御信号、および初期化データを出力するスタンバイ制御回路と、
前記初期化書き込み制御信号、および前記初期化データを受ける半導体記憶装置を備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
ワード線の活性化によって前記スタティックメモリセルの記憶ノードに接続されるビット線と、
前記スタティックメモリセルのグランドノードに接続されるグランド制御用ビット線対と、
論理制御回路と、
前記グランド制御用ビット線対の一方に接続される第１の電源線と、
前記グランド制御用ビット線対の他方に接続される第２の電源線と、
前記論理制御回路の第１の出力に接続される第１の制御線と、
前記論理制御回路の第２の出力に接続される第２の制御線と、
前記第１の制御線に接続される制御電極を有し、接地電源と前記第１の電源線との間に設けられた第１のトランジスタと、
前記第２の制御線に接続される制御電極を有し、接地電源と前記第２の電源線との間に設けられた第２のトランジスタと、
前記論理制御回路の第１の出力に接続される制御電極を有し、正電源と前記第１の電源線との間に設けられた第３のトランジスタと、
前記論理制御回路の第２の出力に接続される制御電極を有し、正電源と前記第２の電源線との間に設けられた第４のトランジスタとを備え、
前記論理制御回路は、前記初期化書込み信号が活性化され、前記初期化データが前記スタティックメモリセルにＨレベルを記憶するデータのときに、前記第１の出力によって前記第３のトランジスタをオンにするとともに、前記第１のトランジスタをオフにし、前記第２の出力によって前記第４のトランジスタをオフにするとともに、前記第２のトランジスタをオンにし、
前記論理制御回路は、前記初期化書込み信号が活性化され、前記初期化データが前記スタティックメモリセルにＬレベルを記憶するデータのときに、前記第１の出力によって前記第３のトランジスタをオフにするとともに、前記第１のトランジスタをオンにし、前記第２の出力によって前記第４のトランジスタをオンにするとともに、前記第２のトランジスタをオフする、半導体装置。
【請求項１０】
前記第３のトランジスタおよび前記第４のトランジスタは、前記メモリセルアレイの複数個のカラムに共通して設けられる、請求項９記載の半導体装置。
【請求項１１】
前記第３のトランジスタおよび前記第４のトランジスタは、前記メモリセルアレイのカラムごとに設けられる、請求項９記載の半導体装置。
【請求項１２】
前記半導体記憶装置は、さらに、
前記論理制御回路の第３の出力に接続される第３の制御線と、
前記第３の制御線に接続される制御電極を有し、前記第１の電源線と前記第２の電源線との間に設けられる第５のトランジスタを備え、
前記論理制御回路は、前記初期化書込み信号が非活性化されたときに、前記第３の出力によって、前記第５のトランジスタをオンにする、請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体装置は、さらに
外部から前記初期化データを受けることなく、レベルが固定の前記初期化データを生成する初期化データ生成回路を備える、請求項９〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記複半導体記憶装置は、さらに、
前記初期化書き込み制御信号が活性化されているときに、前記ビット線をプリチャージするドライバと、
前記初期化書き込み制御信号が活性化されているときに、前記ワード線を活性化するロウデコーダとを備える、請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体記憶装置は、さらに、
前記初期化書き込み制御信号が活性化されているときに、前記ビット線に前記初期化データと同一の論理のデータを出力するドライバと、
前記初期化書き込み制御信号が活性化されているときに、ワード線を活性化するロウデコーダとを備える、請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記スタンバイ制御回路は、電源オンの直後のスタートアップ期間に前記初期化書き込み制御信号を活性化し、前記初期化データを出力する、請求項９〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記スタンバイ制御回路は、通常モードの途中に、通常モードを中断して前記初期化書き込み制御信号を活性化し、前記初期化データを出力する、請求項９〜１５のいずれか１項に記載の半導体装置。
【請求項１８】
スタンバイ信号、初期化書き込み制御信号、および初期化データを出力するスタンバイ制御回路と、
前記スタンバイ信号、前記初期化書き込み制御信号、および前記初期化データを受ける半導体記憶装置とを備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線の活性化によって前記スタティックメモリセルの記憶ノードに接続されるビット線対と、
前記スタティックメモリセルのグランドノードに接続されるグランド制御用ビット線対と、
論理制御回路と、
前記グランド制御用ビット線対の一方に接続される第１の電源線と、
前記グランド制御用ビット線対の他方に接続される第２の電源線と、
前記論理制御回路の第１の出力に接続される第１の制御線と、
前記論理制御回路の第２の出力に接続される第２の制御線と、
前記論理制御回路の第３の出力に接続される第３の制御線と、
前記第１の制御線に接続される制御電極を有し、接地電源と前記第１の電源線との間に設けられた第１のトランジスタと、
前記第２の制御線に接続される制御電極を有し、接地電源と前記第２の電源線間に設けられた第２のトランジスタと、
前記論理制御回路の第４の出力に接続される制御電極を有し、正電源と前記第１の電源線との間に設けられた第３のトランジスタと、
前記論理制御回路の第５の出力に接続される制御電極を有し、正電源と前記第２の電源線との間に設けられた第４のトランジスタとを備え、
前記第３の制御線に接続される制御電極を有し、前記第１の電源線と前記第２の電源線との間に設けられる第５のトランジスタを備え、
前記第１の電源線上でダイオード接続された第６のトランジスタと、
前記第２の電源線上でダイオード接続された第７のトランジスタと
前記論理制御回路は、前記初期化書込み信号が活性化され、前記初期化データが前記スタティックメモリセルにＨレベルを記憶するデータのときに、前記第４の出力によって前記第３のトランジスタをオンにするとともに、前記第１の出力によって第１のトランジスタをオフにし、前記第５の出力によって前記第４のトランジスタをオフにするとともに、前記第２の出力によって前記第２のトランジスタをオンにし、
前記論理制御回路は、前記初期化書込み信号が活性化され、前記初期化データが前記スタティックメモリセルにＬレベルを記憶するデータのときに、前記第４の出力によって前記第３のトランジスタをオフにするとともに、前記第１の出力によって第１のトランジスタをオンにし、前記第５の出力によって前記第４のトランジスタをオンにするとともに、前記第２の出力によって前記第２のトランジスタをオフにし、
前記論理制御回路は、前記スタンバイ信号が非活性化されたときに、前記第４の出力によって前記第３のトランジスタをオフにするとともに、前記第１の出力によって前記第１のトランジスタをオフにし、前記第５の出力によって前記第４のトランジスタをオフにするとともに、前記第２の出力によって前記第２のトランジスタをオフにし、
前記論理制御回路は、前記初期化書込み信号が非活性化されたとき、または前記スタンバイ信号が非活性化されたときに、前記第３の出力によって、前記第５のトランジスタをオンにする、半導体装置。
【請求項１９】
前記半導体記憶装置は、さらに、
前記初期化書き込み制御信号が活性化されているときに、前記初期化データと同一の論理のデータ入力端子から入力される書き込みデータを受けて、前記ビット線に前記書き込みデータを出力する第１のドライバと、
前記初期化書き込み制御信号が活性化されているときに、前記ビット線に前記初期化データを出力する第２のドライバと、
前記初期化書き込み制御信号が活性化されているときに、前記ロウデコーダに前記メモリセルアレイ内のすべてのワード線を活性化させるアドレス選択部とを備えた、請求項１８記載の半導体装置。
【請求項２０】
初期化書き込み制御信号、および初期化データを出力するスタンバイ制御回路と、
前記初期化書込み信号および前記初期化データを受ける半導体記憶装置を備え、
前記半導体記憶装置は、
行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのワード線を活性化するロウデコーダと、
前記ワード線の活性化によって前記スタティックメモリセルの記憶ノードに接続されるビット線と、
前記初期化書き込み制御信号が活性化されているときに、前記初期化データと同一の論理のデータ入力端子から入力される書き込みデータを受けて、前記ビット線に前記書き込みデータを出力する第１のドライバと、
前記初期化書き込み制御信号が活性化されているときに、前記ビット線に前記初期化データを出力する第２のドライバと、
前記初期化書き込み制御信号が活性化されているときに、前記ロウデコーダに前記メモリセルアレイ内のすべてのワード線を活性化させるアドレス選択部とを備えた、半導体装置。
【請求項２１】
前記第２のドライバのサイズは、前記第１のドライバのサイズよりも大きい、請求項２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、スタンバイモードでのリーク電流を低減することができる半導体装置が開示されている。
【０００３】
たとえば、特許文献１のＳＲＡＭ（Static Random Access Memory）のメモリセルは、２組のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータによるフリップフロップを構成するＰＭＯＳ(Positive Channel Metal Oxide Semiconductor))トランジスタＱ１，Ｑ３およびＮＭＯＳ(Negative Channel Metal Oxide Semiconductor)トランジスタＱ２，Ｑ４と、トランスファゲートとなる２個のＮＭＯＳトランジスタＱ５、Ｑ６と、スタンバイモードでのリーク電流低減用のスイッチであるＮＭＯＳトランジスタＱ７から構成される。このメモリセルでは、スタンバイモードにはＮＭＯＳトランジスタＱ７がオフして電流が絞られ、リーク電流が減る。
【０００４】
また、従来からアレイ内のすべてのメモリセルに同一データを一括書き込みする半導体装置が開示されている。
【０００５】
たとえば、特許文献２の半導体記憶装置は、メモリセルアレイの各行または各列に配置され、所定の給電ノードＧＮＤに接続された第１配線（Ｈ１）と、第１配線（Ｈ１）と並行するように配置された第２配線（Ｈ２）と、給電ノード（ＧＮＤ）と第２配線（Ｈ２）との間に接続されて初期データを設定する際に開放するスイッチ回路（４３０）とを備える。この半導体記憶装置では、初期データの論理値に応じて、メモリセルを構成する一対のインバータ（４１３，４１４）の各受電ノード（４１３Ｇ，４１４Ｇ）が第１配線（Ｈ１）または第２配線（Ｈ２）に選択的に接続される。
【０００６】
また、特許文献３のＳＲＡＭ装置は、マトリックス状に構成される複数のメモリセルによるメモリアレイ１と、メモリアレイ１の行方向に設けられた複数のワード線ＷＬ０〜ＷＬｎと、このメモリセルをはさむ形で設けられた複数のビット線対ＢＬ０，ＢＬ＊０〜とを有する。このＳＲＡＭ装置は、さらに、このビット線対の一方の電流路の一端が接続され、第１制御信号Ｃ１で制御される第１スイッチング素子Ｔ１と、このビット線対の一方に電流路の一端が接続され、接地端子に電流路の他端が接続され、第１制御信号と反対論理の第２制御信号Ｃ２で制御される第２スイッチング素子Ｔ２とを有する。
【０００７】
また、特許文献４のＳＲＡＭ装置では、メモリセルアレイ１がマトリックス状に配列され、メモリセルアレイ１の行方向にワード線５１〜５６、列方向に対となったビット線Ｄ１、Ｄ２がそれぞれ設けられ、メモリセルアレイ１のワード線５１〜５６と行デコーダ２間に、ＯＲゲート７１〜７６からなる一括制御回路７が設けられる。このＳＲＡＭ装置では、ＯＲゲート７１〜７６のそれぞれの入力端子に制御端子Ｃ１を介して「Ｈ」レベルの一括制御信号Ｓ１が入力され、列方向のアドレス信号に応じて同一データの書き込みが短時間になし得る。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２４９０７８号公報
【特許文献２】特開２００７−２７３００３号公報
【特許文献３】特開平９−６９２９０号公報
【特許文献４】特開平８−６３９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載のリーク電流の制御がその他の周辺回路のスタンバイ状態の制御と同時に行なわれると、リーク電流の制御が安定して行なわれないという問題がある。これは、その他の周辺回路のスタンバイ状態の制御によって発生するノイズが、リーク電流の制御に悪影響を与えるからである。
【００１０】
また、特許文献２に記載の装置では、隣接する２つの行のメモリセルには、互いに別のデータが書き込まれる。特許文献３および特許文献４の装置は、一括書き込みのため、ビット線を制御することが必要となる。
【００１１】
それゆえに、本発明の第１の目的は、スタンバイモードでのリーク電流の制御を安定して行なうことができる半導体装置を提供することである。
【００１２】
本発明の第２の目的は、ビット線を制御することなく、かつ隣接する２つの行のメモリセルで同一のデータの書き込みが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一実施形態の半導体装置は、スタンバイ信号およびグランド制御信号を出力するスタンバイ制御回路と、スタンバイ信号およびグランド制御信号を受ける半導体記憶装置を備える。半導体記憶装置は、行列状に配置された複数のスタティックメモリセルを含むメモリセルアレイと、メモリセルアレイのワード線を活性化するロウデコーダと、ワード線をプルダウンするための第１のトランジスタと、ワード線の活性化によってスタティックメモリセルの記憶ノードに接続されるビット線と、スタティックメモリセルのグランドノードに接続されるグランド制御用ビット線と、制御線と、グランド制御用ビット線に接続される電源線と、制御線に接続される制御電極を有し、接地電源と電源線との間に設けられた第２のトランジスタと、電源線上でダイオード接続された第３のトランジスタとを含み、ロウデコーダの電源は、スタンバイ信号に従って制御され、第１のトランジスタは、スタンバイ信号に従って制御され、第２のトランジスタは、グランド制御信号によって制御される。
【発明の効果】
【００１４】
本発明の一実施形態によれば、スタンバイモードでのリーク電流の制御を安定して行なうことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態のマイコン（半導体装置）の構成を表わす図である。
【図２】（ａ）は、マイコンの主要部のレイアウトを表わす図である。（ｂ）は、ＳＲＡＭ１−１およびＳＲＡＭ１−２のレイアウトを表わす図である。（ｃ）は、コントロール回路帯の端子の配線パターンを表わす図である。
【図３】第１の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図４】第１の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図５】第２の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図６】第２の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図７】第３の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図８】第３の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図９】第４の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１０】第４の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図１１】第５の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１２】第５の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図１３】第６の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１４】第６の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図１５】第７の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１６】第７の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図１７】第８の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１８】第９の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図１９】第１０の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図２０】第１１の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図２１】第１１の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図２２】第１２の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図２３】第１２の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図２４】第１３の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【図２５】第１４の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図２６】第１４実施形態のＳＲＡＭ１−１のスタンバイモードでの制御タイミングを表わす図である。
【図２７】第１５の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【図２８】第１６の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。
［全体構成］
図１は、本発明の実施形態のマイコン（半導体装置）の構成を表わす図である。
【００１７】
図１を参照して、このマイコン１１は、内部バス５８２で接続されたクロック発生回路１２と、スタンバイ制御回路１３と、メイン電源回路１４と、サブ電源回路１５と、電源スイッチ１１５と、ＳＲＡＭ１−１と、ＳＲＡＭ１−２と、ＳＲＡＭ２−１（２６）と、ＳＲＡＭ２−２（２７）と、バスコントローラ１６と、ＣＰＵ（Central Processing Unit）１８と、ＲＯＭ（Read Only Memory）１９と、その他制御回路２７と、ＤＭＡ（Dynamic Memory Access）コントローラ２０と、データトランスファコントローラ２１と、割り込みコントローラ２２と、Ａ／ＤおよびＤ／Ａ変換回路２３とを備える。マイコン１１は、さらに、外部バス５８３と接続されたポート１〜ポート６を備える。
【００１８】
ＳＲＡＭ１−１およびＳＲＡＭ１−２（２４）は、スタンバイモードを有するＳＲＡＭである。
【００１９】
ＳＲＡＭ２−１（２６）は、スタンバイモードを有さないＳＲＡＭである。
ＳＲＡＭ２−２（２５）は、スタンバイモードを有さないＳＲＡＭである。
【００２０】
クロック発生回路１２は、ＳＲＡＭ用の第１のクロックＣＬＫをＳＲＡＭ１−１およびＳＲＡＭ１−２へ供給し、ＳＲＡＭ用の第２のクロックＣＬＫ２をＳＲＡＭ２−１およびＳＲＡＭ２−２へ供給する。クロック発生回路１２は、マイコン１１内のその他の回路へも、別のクロックを供給する。スタンバイモードでは、第２のクロックＣＬＫ２は、「Ｌ」レベルに固定される。
【００２１】
メイン電源回路１４は、メイン電源ＶＤＤをＳＲＡＭ１−１、ＳＲＡＭ１−２、ＳＲＡＭ２−１、ＳＲＡＭ２−２、およびマイコン１１内のその他の回路へ供給する。メイン電源回路１４は、スタンバイモードにはメイン電源ＶＤＤを供給しない。
【００２２】
サブ電源回路１５は、サブ電源ＳＶＤＤをＳＲＡＭ１−１およびＳＲＡＭ１−２へ供給する。サブ電源回路１５は、スタンバイモードでも、サブ電源ＳＶＤＤを供給する。
【００２３】
電源スイッチ１１５は、通常時はオンされることによって、メイン電源とサブ電源をショートさせる。
【００２４】
バスコントローラ１６は、外部バス５８３を通じてポート１〜ポート６と接続される。
ＣＰＵ１８は、ＳＲＡＭ１−１、ＳＲＡＭ１−２、ＳＲＡＭ２−１、ＳＲＡＭ２−２への書き込みデータを出力し、ＳＲＡＭ１−１、ＳＲＡＭ１−２、ＳＲＡＭ２−１、ＳＲＡＭ２−２からの読み出しデータを受ける。
【００２５】
ＲＯＭ１９は、フラッシュメモリなどで構成される。
スタンバイ制御回路１３は、ＳＲＡＭ１−１、ＳＲＡＭ１−２へスタンバイ信号ＳＴＤＢＹ、リセット信号ＲＡＭ−ＲＥＳＥＴ、グランド制御信号ＣＮＴ＿ＡＲＶＳＳ、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮ、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴを供給する。スタンバイ信号ＳＴＤＢＹは、スタンバイモードに「Ｈ」レベルに活性化される。ここで、スタンバイモードとは、たとえば、「ルネサス３２ビットマイクロコンピュータＲＸファミリ／ＲＸ６００シリーズ  ハードウエアマニュアル  Ｒｅｖ．０４０」（発行２００９年１０月２８日、株式会社ルネサステクノロジ）の表２８．２におけるディープソフトウエアスタンバイ時のうちのＲＡＭ保持時に該当する。
【００２６】
その他制御回路２７は、ＳＲＡＭ１−１、ＳＲＡＭ１−２、ＳＲＡＭ２−１、ＳＲＡＭ２−２へ書き込みイネーブル信号ＷＥＮ、ビット書き込みイネーブル信号ＢＷＮ、チップイネーブル信号ＣＥＮを供給する。
【００２７】
ＤＭＡコントローラ２０は、ダイナミックメモリアクセスを制御する。
データトランスファコントローラ２１は、データの転送を制御する。
【００２８】
割り込みコントローラ２２は、割り込みを制御する。
Ａ／ＤおよびＤ／Ａ変換回路２３は、デジタルデータのアナログデータへの変換、およびアナログデータのデジタルデータへの変換を実行する。
【００２９】
ポート１〜ポート６は、たとえばＵＳＢ（Universal Serial Bus）ポートなどであり、外部へデータを出力し、外部からのデータを受ける。
【００３０】
（レイアウト）
図２（ａ）は、マイコンの主要部のレイアウトを表わす図である。
【００３１】
図２（ａ）に示すように、ＲＯＭ９の周辺に３２ＫバイトのＳＲＡＭ１−１、ＳＲＡＭ１−２、ＳＲＡＭ２−１、ＳＲＡＭ２−２が配置される。また、その他の３２Ｋバイト未満のサイズのＳＲＡＭ２−３〜ＳＲＡＭ２−６（図１では図示していない）は、その他の領域に配置される。
【００３２】
スタンバイ制御回路１３からのスタンバイ信号ＳＴＤＢＹ、リセット信号ＲＡＭ−ＲＥＳＥＴ、グランド制御信号ＣＮＴ＿ＡＲＶＳＳ、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮ、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴ、およびサブ電源回路１５からのサブ電源ＳＶＤＤは、配線用の層およびスルーホールを介して、ＳＲＡＭ１−１およびＳＲＡＭ１−２へ送られる。
【００３３】
図２（ｂ）は、ＳＲＡＭ１−１およびＳＲＡＭ１−２のレイアウトを表わす図である。
図２（ｂ）に示すように、２５６カラムからなるメモリセルアレイ１１０に水平方向に隣接したロウ周辺回路帯１００にメモリセルアレイ１１０のロウ方向の制御を行なうロウ周辺回路が配置される。メモリセルアレイ１１０に垂直方向に隣接したＩＯ帯１３０にメモリセルアレイ１１０の入出力制御を行なう回路が配置される。ＩＯ帯１３０は、メモリセルへのデータ入力のためのＤ端子、メモリセルからのデータの出力のためのＱ端子、ビット書き込みイネーブル信号ＢＷＮを受けるための端子を含む。
【００３４】
また、ＩＯ帯１３０と水平方向に隣接し、かつロウ周辺回路帯１１０に垂直方向に隣接するコントロール回路帯１２０には、各種の制御回路が配置される。コントロール回路帯１２０は、書き込みイネーブル信号ＷＥＮ、チップイネーブル信号ＣＥＮスタンバイ信号ＳＴＤＢＹ、リセット信号ＲＡＭ−ＲＥＳＥＴ、グランド制御信号ＣＮＴ＿ＡＲＶＳＳ、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮ、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴを受けるための端子を含む。
【００３５】
図２（ｃ）は、コントロール回路帯の端子の配線パターンを表わす図である。
図２（ｃ）に示すように、コントロール回路帯の端子は、複数のアルミ１４１〜１４４で構成さる。
【００３６】
［第１の実施形態］
第１の実施形態は、２つの制御信号を用いてスタンバイ状態を制御するＳＲＡＭに関する。特に、第１の実施形態のＳＲＡＭは、スタンバイモードからの復帰時にワード線が活性化されるのを防止する機能を有する。
【００３７】
（構成）
図３は、第１の実施形態のＳＲＡＭ１−１の構成を表わす図である。ＳＲＡＭ１−２もこれと同様の構成である。
【００３８】
図３を参照して、ＳＲＡＭ１−１は、メモリセルアレイ内に行列状に配置された複数のメモリセルＣＬを含む。
【００３９】
メモリセルＣＬは、６つのトランジスタＰ１，Ｐ２，Ｎ２，Ｎ３，Ｎ４，Ｎ５を備えるＳＲＡＭセルである。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ４は、一方のＣＭＯＳインバータを構成する。ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ５は、他方のＣＭＯＳインバータを構成する。
これら２つのＣＭＯＳインバータは、フリップフロップを構成する。トランスファゲートとなるＮチャネルＭＯＳトランジスタＮ２は、ゲートがワード線ＷＬに接続され、ビット線ＢＴと記憶ノードＭＥＭＴの間に設けられる。トランスファゲートとなるＮチャネルＭＯＳトランジスタＮ３は、ゲートがワード線ＷＬに接続され、ビット線ＢＢと記憶ノードＭＥＭＢの間に設けられる。ＰチャネルＭＯＳトランジスタＰ１およびＰ２は、サブ電源ＳＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＮ４およびＮ５は、接地電源（ＶＳＳ）に接続される。
【００４０】
ＳＲＡＭ１−１は、複数のカラム（たとえば２５６カラム）ごとに、ワード線ＷＬをプルダウンするためのＮチャネルＭＯＳトランジスタＮ１を備える。ＮＭＯＳトランジスタＮ１は、スタンバイ信号ＳＴＤＢＹによって制御される。スタンバイ信号ＳＴＤＢＹが「Ｈ」レベルのとき（「Ｈ」レベルで活性化）、ＮチャネルＭＯＳトランジスタがオンし、ワード線と接地電源（ＶＳＳ）とを接続する。
【００４１】
ＳＲＡＭ１−１は、さらに、ロウ周辺回路帯に、ロウアドレスプリデコーダＰＤと、ロウデコーダＲＤとを備える。
【００４２】
ロウアドレスプリデコーダＰＤは、図示しないアドレス信号に従って、アドレスをプリデコードして、ロウデコーダＲＤに出力する。
【００４３】
ロウデコーダＲＤは、プリデコーダからの信号に基づいて、メモリセルアレイの中のワード線ＷＬを活性化する。ロウデコーダＲＤの電源は、スタンバイ信号ＳＴＤＢＹによって制御される。ロウデコーダＲＤの論理入力は、リセット信号ＲＡＭ−ＲＥＳＥＴによって、制御される。
【００４４】
ＳＲＡＭ１−１は、縦列接続されたインバータＩＶ１、ＩＶ２、ＩＶ３を有する。インバータＩＶ１は、外部からスタンバイ信号ＳＴＤＢＹを受ける。インバータＩＶ３は、電源線ＶＬを介して、ロウデコーダＲＤの電源に接続される。スタンバイ信号が「Ｈ」レベルのとき（「Ｈ」レベルで活性化）、インバータＩＶ３の出力は「Ｌ」レベルとなり、ロウデコーダＲＤの電源がオフとなる。
【００４５】
ＳＲＡＭ１−１は、さらに、コントロール回路帯に、論理制御回路Ｌ０、Ｌ１と、内部クロック生成回路４１とを備える。
【００４６】
論理制御回路Ｌ１は、縦列接続されたインバータＩＶ７，ＩＶ６，ＩＶ５を備える。これらのインバータＩＶ７，ＩＶ６，ＩＶ５は、外部からリセット信号ＲＡＭ−ＲＥＳＥＴを受けて、内部リセット信号ＩＮＴ＿ＲＡＭ−ＲＥＳＥＴをロウデコーダＲＤの論理入力端子に出力する。リセット信号ＲＡＭ−ＲＥＳＥＴが「Ｈ」レベル（「Ｈ」レベルで活性化）のときには、内部リセット信号ＩＮＴ＿ＲＡＭ−ＲＥＳＥＴが「Ｌ」レベルとなり、ロウデコーダＲＤの論理入力の１つが「Ｌ」レベル固定となる。その結果、ロウデコーダＲＤは、いずれのワード線ＷＬも活性化しない。
【００４７】
論理制御回路Ｌ０は、インバータＩＶ０を備える。インバータＩＶ０は、外部からクロック信号ＣＬＫを受けて、クロック信号ＣＬＫを反転した信号を内部クロック生成回路４１へ出力する。
【００４８】
内部クロック生成回路４１は、論理制御回路Ｌ１からクロックＣＬＫが反転された出力と、外部からの書き込みイネーブル信号ＷＥＮを受ける。
【００４９】
内部クロック生成回路４１は、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫをコントロール回路帯およびロウ周辺回路帯の回路へ出力する。また、内部クロック生成回路４１は、クロックＣＬＫと同一の周波数のＩＯ用クロックＩＯ＿ＣＬＫをＩＯ帯のデータ入出力回路４３へ出力する。また、内部クロック生成回路４１は、書き込みイネーブル信号ＷＥＮを受けて、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを書き込み／読み出し回路４２へ出力する。
【００５０】
ＳＲＡＭ１−１は、さらにＩＯ帯に、データ入出力回路４３と、書き込み／読み出し回路４２を備える。
【００５１】
データ入出力回路４３は、外部からのビット書き込みイネーブル信号ＢＷＮが「Ｌ」レベル（「Ｌ」レベルで活性化）のときに、ＩＯ用クロックＩＯ＿ＣＬＫに同期して、データ入力端子Ｄからの書き込みデータを受ける。
【００５２】
書き込み／読み出し回路４２は、内部書き込みイネーブル信号ＩＮＴ＿ＷＥが「Ｌ」レベル（「Ｌ」レベルで活性化）で、かつ外部からのビット書き込みイネーブル信号ＢＷＮが「Ｌ」レベルのときに、データ入出力回路４３から送られる書き込みデータに応じて、ビット線対ＢＬ，ＢＢのいずれかに「Ｈ」レベルを出力し、他方に「Ｌ」レベルを出力する。
【００５３】
従来例として想定されるＳＲＡＭでは、スタンバイ信号ＳＴＤＢＹだけを用いて、ＳＲＡＭ１−１のスタンバイ状態を制御していた。これに対して、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹとリセット信号ＲＡＭ−ＲＥＳＥＴを用いて、ＳＲＡＭ１−１のスタンバイ状態を制御する。すなわち、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹによって、ロウデコーダＲＤの電源、およびワード線をプルダウンするためのＮＭＯＳトランジスタＮ１を制御し、リセット信号ＲＡＭ−ＲＥＳＥＴによって、ロウデコーダＲＤの論理を制御する。
【００５４】
（制御タイミング）
図４は、第１の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【００５５】
図４を参照して、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１はスタンバイモードにエントリする。また、スタンバイ制御回路１３は、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させるのと同時に、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｈ」レベルに変化させる。
【００５６】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｌ」レベルにすると、ＳＲＡＭ１−１は、スタンバイモードになる。このモードでは、クロック発生回路１２およびその他制御回路２７にも「Ｌ」レベルのメイン電源ＶＤＤが供給されるため、クロック発生回路１２から供給されるクロックＣＬＫは不定状態となり、その他制御回路２７から供給される書き込み制御用の信号ＷＥＮおよびＢＷＮも不定状態となる。
【００５７】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第１次ＥＸＩＴする（ＥＸＩＴ１）。この状態では、クロック発生回路１２は、「Ｌ」レベルに固定したクロックＣＬＫを供給し、その他制御回路２７は、「Ｈ」レベルに固定した書き込み制御用の信号ＷＥＮおよびＢＷＮを供給する。
【００５８】
次に、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｌ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第２次ＥＸＩＴする（ＥＸＩＴ２）。この状態では、クロック発生回路１２は、メイン電源ＶＤＤの供給が再開されてからある程度時間が経過するまでは、ノイズを含んだクロックＣＬＫを出力する。同様に、その他制御回路２７も、ノイズを含んだ書き込み制御用の信号ＷＥＮおよびＢＷＮを出力する。
【００５９】
一方、リセット信号ＲＡＭ−ＲＥＳＥＴは、スタンバイのエントリ時から「Ｈ」レベルを維持しているため、論理制御回路Ｌ１によってロウデコーダＲＤの論理入力の１つが「Ｌ」レベル固定となり、スタンバイ信号ＳＴＤＢＹが「Ｌ」レベルになっても、ロウデコーダＲＤは、いずれのワード線ＷＬも活性化しない。
【００６０】
次に、スタンバイ制御回路１３が、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｌ」レベルに変化させることによって、通常モードに復帰する。
【００６１】
（効果）
第１の実施形態によれば、スタンバイモードからの復帰時において、スタンバイ制御回路から供給されるリセット信号ＲＡＭ−ＲＥＳＥＴによって、ロウデコーダＲＤはいずれのワード線ＷＬも活性化しない。これにより、メモリセルＣＬへのノイズによる誤った書き込みを防止することができる。
【００６２】
［第２の実施形態］
第２の実施形態は、第１の実施形態と同様に、２つの制御信号を用いてスタンバイ状態を制御するＳＲＡＭに関する。特に、第２の実施形態のＳＲＡＭは、スタンバイモードからの復帰時に内部クロックの生成を停止する機能を有する。
【００６３】
（構成）
図５は、第２の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【００６４】
図５を参照して、第２の実施形態のＳＲＡＭ１−１が、図３の第１の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【００６５】
図５では、リセット信号ＲＡＭ−ＲＥＳＥＴは、ロウデコーダＲＤの論理を制御するのに用いられるのではなく、内部クロック生成回路４１を制御するために用いられる。
【００６６】
図５のＳＲＡＭ１−１は、コントロール回路帯に論理制御回路Ｌ２を含む。
論理制御回路Ｌ２は、インバータＩＶ８と、論理積回路ＡＤ２とを含み、外部からリセット信号ＲＡＭ−ＲＥＳＥＴとクロックＣＬＫを受ける。
【００６７】
論理制御回路Ｌ２は、リセット信号ＲＡＭ−ＲＥＳＥＴが「Ｈ」レベルに設定されたときには、「Ｌ」レベルに設定された信号を出力する。論理制御回路Ｌ２は、リセット信号ＲＡＭ−ＲＥＳＥＴが「Ｌ」レベルのときには、クロックＣＬＫと同一の周波数のクロックを出力する。
【００６８】
内部クロック生成回路４１は、論理制御回路Ｌ２の出力と、外部からの書き込みイネーブル信号ＷＥＮを受ける。
【００６９】
内部クロック生成回路４１は、論理制御回路Ｌ２の出力がクロックＣＬＫと同一周波数のクロックの場合には、クロックＣＬＫと同一の周波数の内部ＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを出力する。
【００７０】
また、内部クロック生成回路４１は、書き込みイネーブル信号ＷＥＮを受けて、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを書き込み／読み出し回路４２へ出力する。
【００７１】
従来例として想定されるＳＲＡＭでは、スタンバイ信号ＳＴＤＢＹだけを用いて、ＳＲＡＭ１−１のスタンバイ状態を制御していた。これに対して、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹとリセット信号ＲＡＭ−ＲＥＳＥＴを用いて、ＳＲＡＭ１−１のスタンバイ状態を制御する。すなわち、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹによって、ロウデコーダＲＤの電源、およびワード線ＷＬをプルダウンするためのＮＭＯＳトランジスタＮ１を制御し、リセット信号ＲＡＭ−ＲＥＳＥＴによって、ＳＲＡＭ１−１の内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを停止することによってデータ入出力回路４３およびその他の周辺回路が動作しないようにする。
【００７２】
（制御タイミング）
図６は、第２の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【００７３】
図６を参照して、スタンバイ制御回路１３がスタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１はスタンバイモードにエントリする。また、スタンバイ制御回路１３は、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させるのと同時に、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｈ」レベルに変化させる。
【００７４】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｌ」レベルにすると、ＳＲＡＭ１−１は、スタンバイモードになる。このモードでは、クロック発生回路１２およびその他制御回路２７も「Ｌ」レベルのメイン電源ＶＤＤが供給されるため、クロック発生回路１２から供給されるクロックＣＬＫは不定状態となり、その他制御回路２７から供給される書き込み制御用の信号ＷＥＮおよびＢＷＮも不定状態となる。
【００７５】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第１次ＥＸＩＴする（ＥＸＩＴ１）。この状態では、クロック発生回路１２は、「Ｌ」レベルに固定したクロックＣＬＫを供給し、その他制御回路２７は、「Ｈ」レベルに固定した書き込み制御用の信号ＷＥＮおよびＢＷＮを供給する。
【００７６】
次に、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｌ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第２次ＥＸＩＴする（ＥＸＩＴ２）。この状態では、クロック発生回路１２は、メイン電源ＶＤＤの供給が再開されてからある程度時間が経過するまでは、ノイズを含んだクロックＣＬＫを出力する。同様に、その他制御回路２７も、ノイズを含んだ書き込み制御用の信号ＷＥＮおよびＢＷＮを出力する。
【００７７】
一方、リセット信号ＲＡＭ−ＲＥＳＥＴは、スタンバイのエントリ時から「Ｈ」レベルを維持しているため、論理制御回路Ｌ２および内部クロック発生回路４１によって、内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫは「Ｌ」レベルを維持する。ＩＯ用クロックＩＯ＿ＣＬＫを「Ｌ」レベルを維持することによって、データ入出力回路４３は動作しない。また、内部クロックＩＮＴ＿ＣＬＫを「Ｌ」レベルを維持することによって、ＳＲＡＭ１−１内の内部クロックＩＮＴ＿ＣＬＫに同期して動作する周辺回路は動作しない。
【００７８】
次に、スタンバイ制御回路１３が、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｌ」レベルに変化させることによって、通常モードに復帰する。
【００７９】
（効果）
第２の実施形態によれば、スタンバイモードからの復帰時において、外部からのＣＬＫにノイズが含まれていても、スタンバイ制御回路から供給されるリセット信号ＲＡＭ−ＲＥＳＥＴによって、内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫが停止するため、データ入出力回路およびＳＲＡＭ１−１内の内部クロックＩＮＴ＿ＣＬＫに同期して動作する周辺回路は動作しない。これにより、メモリセルＣＬへのノイズによる誤った書き込みを防止することができる。
【００８０】
［第３の実施形態］
第３の実施形態は、第１および第２の実施形態と同様に、２つの制御信号を用いてスタンバイ状態を制御するＳＲＡＭに関する。特に、第３の実施形態のＳＲＡＭは、スタンバイモードからの復帰時において、チップイネーブル信号の活性化による影響を防止する機能を有する。
【００８１】
（構成）
図７は、第３の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【００８２】
図７を参照して、第３の実施形態のＳＲＡＭ１−１が、図５の第２の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【００８３】
図７では、リセット信号ＲＡＭ−ＲＥＳＥＴは、チップイネーブル信号ＣＥＮが動作しないようにすることによって、内部クロック生成回路５１を制御する。
【００８４】
図７のＳＲＡＭ１−１は、論理制御回路Ｌ３を含む。
論理制御回路Ｌ３は、縦列接続されたインバータＩＶ９９，ＩＶ９，ＩＶ１０、フリップフロップＦ／Ｆとを備える。インバータＩＶ９９は、外部からのチップイネーブル信号ＣＥＮを受けて、それを反転してインバータＩＶ９，ＩＶ１０へ出力する。チップイネーブル信号ＣＥＮは、「Ｌ」レベルでＳＲＡＭ１−１の活性化を指示する信号である。フリップフロップＦ／Ｆは、内部クロック生成回路５１から出力される内部クロックＩＮＴ＿ＣＬＫに同期して動作する。
【００８５】
また、論理制御回路Ｌ３は、外部からのリセット信号ＲＡＭ−ＲＥＳＥＴを受けるインバータＩＶ１１と、否定論理積回路ＮＡＤ３と、外部からのクロックＣＬＫを受けるインバータＩＶ１２とを備える。
【００８６】
否定論理積回路ＮＡＤ３は、インバータＩＶ１１の出力と、フリップフロップＦ／Ｆの出力を受けて、それらの否定論理積を出力する。
【００８７】
否定論理積回路ＮＡＤ３は、チップイネーブル信号が「Ｌ」レベル、かつリセット信号ＲＡＭ−ＲＥＳＥＴが「Ｌ」レベルのときに限り、「Ｌ」レベルを出力する。
【００８８】
内部クロック生成回路５１は、否定論理積回路ＮＡＤ３の出力と、インバータＩＶ１２の出力と、外部からの書き込みイネーブル信号ＷＥＮを受ける。
【００８９】
内部クロック生成回路５１は、否定論理積回路ＮＡＤ３の出力が「Ｌ」レベルのときに限り、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを出力する。
【００９０】
また、内部クロック生成回路５１は、書き込みイネーブル信号ＷＥＮを受けて、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを書き込み／読み出し回路４２へ出力する。
【００９１】
したがって、リセット信号ＲＡＭ−ＲＥＳＥＴが「Ｈ」レベルの場合には、チップイネーブル信号ＣＥＮの値に係らず、内部クロック生成回路５１は、内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを出力しない。つまり、リセット信号ＲＡＭ−ＲＥＳＥＴが「Ｈ」レベルの期間は、本来「Ｈ」レベルであるチップイネーブル信号ＣＥＮが、ノイズで「Ｌ」レベルに変化する（活性化）することがあっても、ＳＲＡＭ１−１の内部クロックＩＮＴ＿ＣＬＫ、およびＩＯ用クロックＩＯ＿ＣＬＫを停止した状態に保つことができる。
【００９２】
（制御タイミング）
図８は、第３の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【００９３】
図８を参照して、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１はスタンバイモードにエントリする。また、スタンバイ制御回路１３は、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させるのと同時に、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｈ」レベルに変化させる。
【００９４】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｌ」レベルにすると、ＳＲＡＭ１−１は、スタンバイモードになる。このモードでは、クロック発生回路１２およびその他制御回路２７にも「Ｌ」レベルのメイン電源ＶＤＤが供給されるため、クロック発生回路１２から供給されるクロックＣＬＫは不定状態となり、その他制御回路２７から供給される書き込み制御用の信号ＷＥＮおよびＢＷＮ、チップイネーブル信号ＣＥＮも不定状態となる。
【００９５】
次に、メイン電源回路１４がメイン電源ＶＤＤを「Ｈ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第１次ＥＸＩＴする（ＥＸＩＴ１）。この状態では、クロック発生回路１２は、「Ｌ」レベルに固定したクロックＣＬＫを供給し、その他制御回路２７は、「Ｈ」レベルに固定した書き込み制御用の信号ＷＥＮおよびＢＷＮ、チップイネーブル信号ＣＥＮを供給する。
【００９６】
次に、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｌ」レベルに変化させると、ＳＲＡＭ１−１は、スタンバイモードから第２次ＥＸＩＴする（ＥＸＩＴ２）。この状態では、クロック発生回路１２は、メイン電源ＶＤＤの供給が再開されてからある程度時間が経過するまでは、ノイズを含んだクロックＣＬＫを出力する。同様に、その他制御回路２７も、ノイズを含んだ書き込み制御用の信号ＷＥＮおよびＢＷＮ、チップイネーブル信号ＣＥＮを出力する。
【００９７】
一方、リセット信号ＲＡＭ−ＲＥＳＥＴは、スタンバイのエントリ時から「Ｌ」レベルを維持しているため、論理制御回路Ｌ３および内部クロック発生回路５１によって、内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫは「Ｌ」レベルを維持する。ＩＯ用クロックＩＯ＿ＣＬＫを「Ｌ」レベルを維持することによって、データ入出力回路４３は動作しない。また、内部クロックＩＮＴ＿ＣＬＫを「Ｌ」レベルを維持することによって、ＳＲＡＭ１−１内の内部クロックＩＮＴ＿ＣＬＫに同期して動作する周辺回路は動作しない。
【００９８】
次に、スタンバイ制御回路１３が、リセット信号ＲＡＭ−ＲＥＳＥＴを「Ｌ」レベルに変化させることによって、通常モードに復帰する。
【００９９】
（効果）
第３の実施形態によれば、スタンバイモードからの復帰時において、チップイネーブル信号ＣＥＮがノイズによって活性化された場合にでも、スタンバイ制御回路から供給されるリセット信号ＲＡＭ−ＲＥＳＥＴによって、内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫが停止するため、データ入出力回路および内部クロックＩＮＴ＿ＣＬＫに同期して動作する周辺回路は動作しない。これにより、メモリセルＣＬへのノイズによる誤った書き込みを防止することができる。
【０１００】
［第４の実施形態］
第４の実施形態は、スタンバイモードにおいて、適切なＡＲＶＳＳ制御（メモリセルのグランド電位の制御）が可能なＳＲＡＭに関する。特に、第４の実施形態のＳＲＡＭは、ＡＲＶＳＳ制御の実行時には、その他の制御が実行されないような特徴を有する。
【０１０１】
（構成）
図９は、第４の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１０２】
図９を参照して、第４の実施形態のＳＲＡＭ１−１が、図７の第３の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１０３】
図９のＳＲＡＭ１−１では、メモリセルアレイ内のメモリセルＣＬは、ビット線対ＢＴ，ＢＢに接続されるだけでなく、ノードＮＤ５，ＮＤ６によってグランド用ビット線ＣＢＴ，ＣＢＢにも接続される。すなわち、ＮチャネルＭＯＳトランジスタＮ４は、接地電位（ＶＳＳ）ではなく、グランドノードでグランド用ビット線ＣＢＴに接続される。また、ＮチャネルＭＯＳトランジスタＮ５は、接地電位（ＶＳＳ）ではなく、グランドノードでグランド用ビット線ＣＢＢに接続される。
【０１０４】
図９のＳＲＡＭ１−１は、論理制御回路Ｌ３に代えて、論理制御回路Ｌ４を備える。
論理制御回路Ｌ４は、縦列接続されたインバータＩＶ９，ＩＶ１０、フリップフロップＦ／Ｆとを備える。インバータＩＶ９は、外部からのチップイネーブル信号ＣＥＮを受けて、それを反転してインバータＩＶ１０へ出力する。チップイネーブル信号ＣＥＮは、「Ｌ」レベルでＳＲＡＭ１−１の活性化を指示する信号である。フリップフロップＦ／Ｆは、内部クロック生成回路５１から出力される内部クロックＩＮＴ＿ＣＬＫに同期して動作する。
【０１０５】
また、論理制御回路Ｌ４は、外部からのクロックＣＬＫを受けるインバータＩＶ１２とを備える。
【０１０６】
内部クロック生成回路５１は、フリップフロップＦ／Ｆの出力と、インバータＩＶ１２の出力と、外部からの書き込みイネーブル信号ＷＥＮを受ける。内部クロック生成回路５１は、フリップフロップＦ／Ｆの出力が「Ｌ」レベルのときに限り、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを出力する。また、内部クロック生成回路５１は、書き込みイネーブル信号ＷＥＮを受けて、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを書き込み／読み出し回路４２へ出力する。
【０１０７】
また、図９のＳＲＡＭ１−１は、メモリセルのグランド電位の制御のために、コントロール回路帯に論理制御回路Ｌ５を備え、ＩＯ帯に、カラムごとにＮチャネルＭＯＳトランジスタＮ５１，Ｎ５２を備え、さらに複数のカラム（たとえば１６カラム）ごとにＮチャネルＭＯＳトランジスタＮ５０を備え、全カラムに共通に制御線ＣＴ１と、電源線ＡＲＶＳＳとを備える。
【０１０８】
論理制御回路Ｌ５は、インバータＩＶ１３を含む。インバータＩＶ５は、外部からグランド制御信号ＣＮＴ＿ＡＲＶＳＳを受けて、それを反転して制御線ＣＴ１へ出力する。
【０１０９】
ＮチャネルＭＯＳトランジスタＮ５１は、ゲートが制御線ＣＴ１に接続され、ソースが接地され（ＶＳＳ電位）、ドレインが電源線ＡＲＶＳＳおよびグランド用ビット線ＣＢＴに接続される。ＮチャネルＭＯＳトランジスタＮ５１は、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｌ」レベルのときに、グランド用ビット線ＣＢＴを「Ｌ」レベルにする。
【０１１０】
ＮチャネルＭＯＳトランジスタＮ５２は、ゲートが制御線ＣＴ１に接続され、ソースが接地され（ＶＳＳ電位）、ドレインが電源線ＡＲＶＳＳおよびグランド用ビット線ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＮ５１は、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｌ」レベルのときに、グランド用ビット線ＣＢＢを「Ｌ」レベルにする。
【０１１１】
ＮチャネルＭＯＳトランジスタＮ５０は、ゲートとドレインが電源線ＡＲＶＳＳ上でダイオード接続され、ソースが接地される（ＶＳＳ電位）。
【０１１２】
グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタＮ５１およびＮチャネルＭＯＳトランジスタＮ５２はオフとなり、ダイオード接続されたＮチャネルＭＯＳトランジスタＮ５０によって、電源源ＡＲＶＳＳおよびグランド用ビット線ＣＢＴ，ＣＢＢの電位が接地電位（ＶＳＳ）よりも若干大きくする。これにより、メモリセルＣＬは、バックゲート効果が生じ、リーク電流を減少させることができる。
【０１１３】
従来例として想定されるＳＲＡＭでは、スタンバイモードにおいて、スタンバイ信号ＳＴＤＢＹだけを用いて、ＳＲＡＭ１−１の周辺回路の制御と、メモリセルのグランド電位の制御を行なっていた。これに対して、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹとグランド制御信号ＣＮＴ＿ＡＲＶＳＳを用いて、ＳＲＡＭ１−１のスタンバイ状態を制御する。すなわち、本発明の実施形態では、スタンバイ信号ＳＴＤＢＹによって、ロウデコーダＲＤの電源、およびワード線ＷＬをプルダウンするためのＮＭＯＳトランジスタＮ１を制御し、グランド制御信号ＣＮＴ＿ＡＲＶＳＳによって、メモリセルＣＬのグランド電位を制御する。
【０１１４】
（制御タイミング）
図１０は、第４の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０１１５】
図１０を参照して、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルとなる期間は、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベルの期間に含まれるようにする。また、メイン電源ＶＤＤが「Ｌ」レベルとなる期間は、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルとなる期間に含まれるように制御される。
【０１１６】
この理由は、スタンバイモードでは、メモリセルはデータを保持する必要があるため、メモリセルのグランド電位の制御を慎重に実施する必要があるからである。すなわち、ＳＲＡＭ１−１内には、スタンバイ状態へのエントリおよびＥＸＩＴ時において、制御状態を切り替える周辺回路が多数ある。これらの制御をメモリセルのグランド電位の制御と同時に実行した場合に、ノイズなどの発生によって、メモリセルのグランド制御が正しく実行されないことがある。
【０１１７】
本発明の実施形態では、スタンバイモードへのエントリ時には、まず、周辺回路の制御状態を切り替えてから、メモリセルのグランド電位の制御を行ない、スタンバイモードからのＥＸＩＴ時には、まず、メモリセルのグランド電位の制御を停止してから、周辺回路の制御状態を切り替える。
【０１１８】
（効果）
第４の実施形態によれば、スタンバイモードへのエントリ時とＥＸＩＴ時において、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳとスタンバイ信号ＳＴＤＢＹとを用いることによって、メモリセルのグランド電位の制御のタイミングと、周辺回路の制御のタイミングを異なるようにするので、ノイズなどの発生によってメモリセルのグランド制御が正しく実行されなくなる事態を防止できる。
【０１１９】
［第５の実施形態］
第５の実施形態は、第４の実施形態と同様に、スタンバイモードにおいて、適切なＡＲＶＳＳ制御が可能なＳＲＡＭに関する。特に、第５の実施形態のＳＲＡＭは、外部から与えられるグランド制御信号のタイミングが規定と異なっていても、メモリセルのグランド制御が異常なタイミングで実行されないようにする機能を有する。
【０１２０】
（構成）
図１１は、第５の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１２１】
図１１を参照して、第４の実施形態のＳＲＡＭ１−１が、図９の第４の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１２２】
図１１のＳＲＡＭ１−１は、論理制御回路Ｌ５の代りに、論理制御回路Ｌ６を備える。
論理回路は、否定論理積回路ＮＡＤ４と、インバータＩＶ１４と、インバータＩＶ１５とを備える。
【０１２３】
否定論理積回路ＮＡＤ４は、外部からのスタンバイ信号ＳＴＤＢＹと、外部からのグランド制御信号ＣＮＴ＿ＡＲＶＳＳとを受けて、それらの排他的論理積信号をインバータＩＶ１４，１５を介して、内部グランド制御信号ＣＮＴ＿ＡＲＶＳＳ２として制御線ＣＴ１へ出力する。
【０１２４】
内部グランド制御信号ＣＮＴ＿ＡＲＶＳＳ２は、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベル、かつグランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルのときに限り、「Ｈ」レベルとなる。内部グランド制御信号ＣＮＴ＿ＡＲＶＳＳ２によって、メモリセルＣＬのグランド制御が実行される。
【０１２５】
本発明の実施形態では、スタンバイ制御回路１３の異常などによって、メモリ用制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルに変化するタイミングが規定のタイミングよりも早すぎたり、「Ｌ」レベルに変化するタイミングが規定のタイミングよりも遅すぎたりしても、内部グランド制御信号ＣＮＴ＿ＡＲＶＳＳ２によって、メモリセルＣＬのグランド制御が実行されるため、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベルにならないと、メモリセルＣＬのグランドが制御されない。
【０１２６】
（制御タイミング）
図１２は、第５の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０１２７】
図１２に示すように、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルになるタイミングが通常のタイミング（図１０に示すタイミング）よりも早く、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｌ」レベルになるタイミングが通常のタイミング（図１０に示すタイミング）よりも遅い。
【０１２８】
一方、実際にメモリセルのグランド電位を制御するのに用いられる内部メモリ用制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルとなるタイミングは、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベルとなるタイミングと同一であり、内部メモリ用制御信号ＣＮＴ＿ＡＲＶＳＳ２が「Ｌ」レベルとなるタイミングは、スタンバイ信号ＳＴＤＢＹが「Ｌ」レベルとなるタイミングと同一である。
【０１２９】
（効果）
第５の実施形態によれば、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹをメモリセルＣＬのグランド制御にも用いることによって、メモリ用制御信号ＣＮＴ＿ＡＲＶＳＳに何らかの問題（スタンバイ制御回路１３の異常など）がある場合でも、メモリセルのグランド制御が誤ったタイミングで実行されないようにすることができる。
【０１３０】
［第６の実施形態］
第６の実施形態は、第４および第５の実施形態と同様に、スタンバイモードにおいて、適切なＡＲＶＳＳ制御が可能なＳＲＡＭに関する。第６の実施形態は、特に、第６の実施形態のＳＲＡＭは、外部から与えられるスタンバイ制御信号のタイミングが規定と異なっていても、周辺回路のスタンバイ状態の制御が異常なタイミングで実行されないようにする機能を有する。
【０１３１】
（構成）
図１３は、第６の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１３２】
図１３を参照して、第６の実施形態のＳＲＡＭ１−１が、図９の第４の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１３３】
図１１のＳＲＡＭ１−１は、論理制御回路Ｌ７を備える。
論理制御回路Ｌ７は、否定論理和回路ＮＲ１と、インバータＩＶ１６とを備える。
【０１３４】
否定論理和回路ＮＲ１は、外部からのスタンバイ信号ＳＴＤＢＹと、外部からのグランド制御信号ＣＮＴ＿ＡＲＶＳＳとを受けて、それらの排他的論理和信号をインバータＩＶ１６を介して、内部スタンバイ信号ＳＴＤＢＹ２として出力する。
【０１３５】
内部スタンバイ信号ＳＴＤＢＹ２は、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベル、またはグランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルのときに、「Ｈ」レベルとなる。内部スタンバイ信号ＳＴＤＢＹ２によって、ロウデコーダＲＤの電源およびプルダウン用ＮＭＯＳトランジスタＮ１などのＳＲＡＭ１−１の周辺回路が制御される。
【０１３６】
本発明の実施形態では、スタンバイ制御回路１３の異常などによって、スタンバイ信号ＳＴＤＢＹが「Ｈ」レベルに変化するタイミングが規定のタイミングよりも遅すぎたり、「Ｌ」レベルに変化するタイミングが規定のタイミングよりも早すぎたりしても、内部スタンバイ信号ＳＴＤＢＹ２によって、ＳＲＡＭ１−１の周辺回路のスタンバイ状態に制御される。
【０１３７】
（制御タイミング）
図１４は、第６の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０１３８】
図１４に示すように、スタンバイ信号ＳＴＤＢＹが「Ｌ」レベルのまま変化しない。
しかし、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｈ」レベルに変化すると、内部スタンバイ信号ＳＴＤＢＹ２も、「Ｈ」レベルに変化する。また、グランド制御信号ＣＮＴ＿ＡＲＶＳＳが「Ｌ」レベルに変化すると、内部スタンバイ信号ＳＴＤＢＹ２も「Ｌ」レベルに変化する。
【０１３９】
（効果）
第６の実施形態によれば、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳをＳＲＡＭ１−１の周辺回路のスタンバイ状態の制御に用いることによって、スタンバイ信号ＳＴＤＢＹに何らかの問題（スタンバイ制御回路１３の異常など）がある場合でも、周辺回路のスタンバイ状態の制御を誤ったタイミングで実行されないようにすることができる。
【０１４０】
［第７の実施形態］
第７の実施形態は、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０１４１】
（構成）
図１５は、第７の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１４２】
図１５のＳＲＡＭ１−１が、図９の第４の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１４３】
図１５のＳＲＡＭ１−１は、メモリセル初期書き込みのために、コントロール回路帯に論理制御回路Ｌ８を備え、ＩＯ帯に、カラムごとにＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ３を備え、複数のカラム（たとえば１６カラム）ごとにＰチャネルＭＯＳトランジスタＴＲ５，ＴＲ６を備え、全カラムに共通に制御線ＣＴＡ，ＣＴＢと、電源線ＡＲＶＳＳ＿ＭＥＭＴ，ＡＲＶＳＳ＿ＭＥＭＢを備える。
【０１４４】
ＮチャネルＭＯＳトランジスタＴＲ１は、ゲートが制御線ＣＴＡに接続され、ソースが接地され（ＶＳＳ電位）、ドレインがノードＮＤ２０で電源線ＡＲＶＳＳ＿ＭＥＭＴおよびグランド用ビット線ＣＢＴに接続される。ＮチャネルＭＯＳトランジスタＴＲ１は、制御線ＣＴＡのノードＮＯＤＥ１が「Ｈ」レベルのときに、グランド用ビット線ＣＢＴを「Ｌ」レベルにする。
【０１４５】
ＮチャネルＭＯＳトランジスタＴＲ２は、ゲートが制御線ＣＴＢに接続され、ソースが接地され（ＶＳＳ電位）、ドレインがＮＤ２１で電源線ＡＲＶＳＳ＿ＭＥＭＢおよびグランド用ビット線ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＴＲ２は、制御線ＣＴＢのノードＮＯＤＥ２が「Ｈ」レベルのときに、グランド用ビット線ＣＢＴを「Ｌ」レベルにする。
【０１４６】
ＰチャネルＭＯＳトランジスタＴＲ５は、ゲートが制御線ＣＴＡのノードＮＯＤＥ１に接続され、ソースがメイン電源ＶＤＤに接続され、ドレインが電源線ＡＲＶＳＳ＿ＭＥＭＴに接続される。
【０１４７】
ＰチャネルＭＯＳトランジスタＴＲ６は、ゲートが制御線ＣＴＢのノードＮＯＤＥ２に接続され、ソースがメイン電源ＶＤＤに接続され、ドレインが電源線ＡＲＶＳＳ＿ＭＥＭＢに接続される。
【０１４８】
論理制御回路Ｌ８は、インバータＩＶ１７と、排他的論理積回路ＮＡＤ５と、排他的論理積回路ＮＡＤ６とを備える。
【０１４９】
論理制御回路Ｌ８は、外部から初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮと、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴとを受ける。
【０１５０】
メモリセルＣＬへの初期書き込み時には、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルとなる。メモリセルＣＬへ「Ｌ」レベルを書き込む場合には、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｌ」レベルとなり、メモリセルＣＬへ「Ｈ」レベルを書き込む場合には、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０１５１】
初期書き込み時以外には、論理制御回路Ｌ８によって、ノードＮＯＤＥ１およびノードＮＯＤＥ２は「Ｈ」レベルとなる。この場合、ＰチャネルＭＯＳトランジスタＴＲ５、ＴＲ６がともにオフとなり、ＮチャネルＭＯＳトランジスタＴＲ１、ＴＲ３はともにオンとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢ，ＡＲＶＳＳ＿ＭＥＭＴ、グランド用ビット線ＣＢＴ，ＣＢＢはともに接地電位（ＶＳＳ）となる。
【０１５２】
初期書き込みを実施し、かつメモリセルＣＬへ「Ｈ」レベルを書き込む場合には、論理制御回路Ｌ８によって、ノードＮＯＤＥ１は「Ｌ」レベルとなり、ノードＮＯＤＥ２は「Ｈ」レベルとなる。この場合、ＰチャネルＭＯＳトランジスタＴＲ５がオンで、ＰチャネルＭＯＳトランジスタＴＲ６がオフで、ＮチャネルＭＯＳトランジスタＴＲ１がオフで、ＮチャネルＭＯＳトランジスタＴＲ２がオンとなる。これにより、電源線ＡＲＶＳＳ＿ＭＥＭＴおよびグランド用ビット線ＣＢＴはＶＤＤとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢおよびグランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。グランド用ビット線ＣＢＴがＶＤＤで、グランド用ビット線ＣＢＢがＶＳＳになると、記憶ノードＭＥＭＴが「Ｈ」レベルとなり、記憶ノードＭＥＭＢが「Ｌ」レベルになる。
【０１５３】
初期書き込みを実施し、かつメモリセルＣＬへ「Ｌ」レベルを書き込む場合には、論理制御回路Ｌ８によって、ノードＮＯＤＥ１は「Ｈ」レベルとなり、ノードＮＯＤＥ２は「Ｌ」レベルとなる。この場合、ＰチャネルＭＯＳトランジスタＴＲ５がオフで、ＰチャネルＭＯＳトランジスタＴＲ６がオンで、ＮチャネルＭＯＳトランジスタＴＲ１がオンで、ＮチャネルＭＯＳトランジスタＴＲ２がオフとなる。これにより、電源線ＡＲＶＳＳ＿ＭＥＭＴおよびグランド用ビット線ＣＢＴは接地電位（ＶＳＳ）なり、電源線ＡＲＶＳＳ＿ＭＥＭＢおよびグランド用ビット線ＣＢＢはＶＤＤとなる。グランド用ビット線ＣＢＢがＶＤＤで、グランド用ビット線ＣＢＴがＶＳＳになると、記憶ノードＭＥＭＢが「Ｈ」レベルとなり、記憶ノードＭＥＭＴが「Ｌ」レベルになる。
【０１５４】
（制御タイミング）
図１６は、第７の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０１５５】
図１６を参照して、スタートアップ期間に初期書き込みが行われる。
スタートアップ期間は、メイン電源ＶＤＤ、およびサブ電源ＳＶＤＤが「Ｈ」レベルに変化する。
【０１５６】
さらに、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルに変化する。図１６では、メモリセルＣＬへ「Ｈ」レベルを書き込むため、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０１５７】
初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルで、かつ初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルになるため、電源線ＡＲＶＳＳ＿ＭＥＭＴは「Ｈ」レベルとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢは「Ｌ」レベルとなる。その結果、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となり、メモリセルアレイのすべてのメモリセルＣＬに「Ｈ」レベルのデータが書き込まれる。
【０１５８】
（効果）
第７の実施形態によれば、第４〜第６の実施形態で説明したメモリセルのグランド制御用の構成要素を利用することによって、全メモリセルに一括して初期化データを書き込むことができる。また、第７の実施形態では、複数のカラムごとにＰチャネルＭＯＳトランジスタＴＲ５，ＴＲ６を備えるので、後述の第８の実施形態に比べて素子数を少なくすることができる。
【０１５９】
［第８の実施形態］
第８の実施形態は、第７の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０１６０】
（構成）
図１７は、第８の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１６１】
図１７のＳＲＡＭ１−１が、図１５の第７の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１６２】
図１７のＳＲＡＭ１−１は、複数のカラム（たとえば１６カラム）ごとのＰチャネルＭＯＳトランジスタＴＲ５，ＴＲ６に代えて、カラムごとにＰチャネルＭＯＳトランジスタＴＲ７，ＴＲ９を備える。
【０１６３】
ＰチャネルＭＯＳトランジスタＴＲ７は、第７の実施形態のＰチャネルＭＯＳトランジスタＴＲ５と同様に、ゲートが制御線ＣＴＡのノードＮＯＤＥ１に接続され、ソースがメイン電源ＶＤＤに接続され、ドレインが電源線ＡＲＶＳＳ＿ＭＥＭＴに接続される。
【０１６４】
ＰチャネルＭＯＳトランジスタＴＲ９は、第７の実施形態のＰチャネルＭＯＳトランジスタＴＲ６と同様にゲートが制御線ＣＴＢのノードＮＯＤＥ２に接続され、ソースがメイン電源ＶＤＤに接続され、ドレインが電源線ＡＲＶＳＳ＿ＭＥＭＢに接続される。
【０１６５】
（効果）
第８の実施形態では、電源線ＡＲＶＳＳ＿ＭＥＭＴ，ＡＲＶＳＳ＿ＭＥＭＢをＶＤＤに充電するためのＰチャネルＭＯＳトランジスタをカラムごとに設けることによって、メモリセルに確実に初期データを書き込むことができる。
【０１６６】
［第９の実施形態］
第９の実施形態は、第７および第８の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０１６７】
（構成）
図１８は、第９の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１６８】
図１８のＳＲＡＭ１−１が、図１５の第７の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１６９】
図１８のＳＲＡＭ１−１は、図１５の構成に加えて、さらに、カラム共通の制御線ＣＴＣと、カラムごとのＮチャネルＭＯＳトランジスタＴＲ１１を備える。
【０１７０】
ＮチャネルＭＳトランジスタＴＲ１１は、ゲートが制御線ＣＴＣ上のノードＮＯＤＥ３に接続され、ソースおよびドレインがそれぞれノードＮＤ２０，２１に接続される。
【０１７１】
図１８のＳＲＡＭ１−１の論理制御回路Ｌ９は、図１５のＳＲＡＭ１−１の論理制御回路Ｌ８の構成要素に加えて、さらにインバータＩＶ１８を備える。
【０１７２】
インバータＩＶ８は、外部から初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮを受けて、これを反転したイコライズ信号ＥＱを制御線ＣＴＣ上のノードＮＯＤＥ３に出力する。
【０１７３】
したがって、初期書き込み時以外の期間において、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮが「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタＴＲ１１がオンし、電源線ＡＲＶＳＳ＿ＭＥＭＴの電位と電源線ＡＲＶＳＳ＿ＭＥＭＢの電位が同一となる。その結果、グランド用ビット線ＣＢＴとグランド用ビット線ＣＢＢは同一の電位となる。
【０１７４】
（効果）
第９の実施形態では、初期化書込み時以外の期間において、グランド用ビット線ＣＢＴとグランド用ビット線ＣＢＢが接地電位（ＶＳＳ）を安定して維持することができる。
【０１７５】
［第１０の実施形態］
第１０の実施形態は、第７〜第９の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０１７６】
（構成）
図１９は、第１０の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１７７】
図１９のＳＲＡＭ１−１が、図１５の第７の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１７８】
図１９のＳＲＡＭ１−１は、さらに、初期化データ切り替え回路Ｌ１０を備える。
初期化データ切り替え回路Ｌ１０は、スイッチを有し、出荷前にスイッチの状態を固定することによって、「Ｌ」レベルまたは「Ｈ」レベルの内部初期化データ信号ＩＮＴ＿ＤＴを出力する。
【０１７９】
（効果）
第１０の実施形態では、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴを受ける端子（ピン）を設ける必要がなく、ＳＲＡＭ１−１のピンの数を減らすことができる。
【０１８０】
なお、初期化データ切り替え回路は、固定値を出力することとしたが、ＰＡＤまたはボンディングによって、初期化データを切り替えることができるようにしてもよい。
【０１８１】
［第１１の実施形態］
第１１の実施形態は、第７〜第１０の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０１８２】
（構成）
図２０は、第１１の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０１８３】
図２０のＳＲＡＭ１−１が、図１５の第７の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０１８４】
図２０のＳＲＡＭ１−１の論理制御回路Ｌ４へは、その他制御回路２７からチップイネーブル信号ＣＥＮを供給し、クロック発生回路１２がクロックＣＬＫを供給しているが、初期書き込み時には、その他制御回路２７は、チップイネーブル信号ＣＥＮを「Ｌ」レベルに活性化し、クロック発生回路１２が、クロックＣＬＫを発生する。
【０１８５】
その結果、内部クロック生成回路５１は、初期書き込み時に、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫを発生する。
【０１８６】
また、図２０のＳＲＡＭ１−１は、初期化コントロール回路ＩＮＣ１と、順次ロウアドレス選択回路ＳＲ１を備える点である。
【０１８７】
初期化コントロール回路ＩＮＣ１は、外部から初期化書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮが「Ｈ」レベルになると、順次ロウアドレス選択回路ＳＲ１に対して、メモリセルアレイ内のすべての行を１行ずつ順番に選択するように指示する。
【０１８８】
順次ロウアドレス選択回路ＳＲ１は、初期化コントロール回路ＩＮＣ１からの指示に基づいて、メモリセルアレイ内の行を順次選択し、選択した行のロウアドレスをロウアドレスプリデコーダＰＤに与える。
【０１８９】
これにより、外部からの初期化書き込み制御信号ＤＡＴＡ＿ＩＮが「Ｈ」レベルになると、メモリセルＣＬに接続されているワード線ＷＬが１行ずつ順番に活性化される。また、ビット線対ＢＴ，ＢＢは、初期化書き込み時には、書き込み／読み出し回路４２によって、「Ｈ」レベルにプリチャージされた状態にある。
【０１９０】
一方、初期化書き込み時には、第７の実施形態で説明したように、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルであれば、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。「Ｈ」レベルのグランド用ビット線ＣＢＴと「Ｈ」レベルのビット線ＢＴの相乗効果によって、メモリセルＣＬの記憶ノードＭＥＭＴの「Ｈ」レベルが早期に確定する。
【０１９１】
逆に、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｌ」レベルであれば、グランド用ビット線ＣＢＴは接地電位（ＶＳＳ）となり、グランド用ビット線ＣＢＢはＶＤＤとなる。「Ｈ」レベルのグランド用ビット線ＣＢＢと「Ｈ」レベルのビット線ＢＢの相乗効果によって、メモリセルＣＬの記憶ノードＭＥＭＢの「Ｈ」レベルが早期に確定する。
【０１９２】
（制御タイミング）
図２１は、第１１の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０１９３】
図２１を参照して、スタートアップ期間に初期書き込みが行われる。
スタートアップ期間は、メイン電源ＶＤＤ、およびサブ電源ＳＶＤＤが「Ｈ」レベルに変化する。
【０１９４】
さらに、スタートアップ期間において、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルに変化する。図２１では、メモリセルＣＬへ「Ｈ」レベルを書き込むため、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０１９５】
また、スタートアップ期間において、クロック発生回路１２がクロックＣＬＫを供給し、その他制御回路２７は、チップイネーブル信号ＣＥＮを「Ｌ」レベルに活性化する。
【０１９６】
また、スタートアップ期間において、初期化コントロール回路ＩＮＣ１および順次ロウアドレス選択回路ＳＲ１によって、メモリセルアレイ内の行に接続されるワード線ＷＬが順番に活性化される。図２１では、簡単のために１つのワード線ＷＬが活性化される様子を示している。
【０１９７】
初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルで、かつ初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮが「Ｈ」レベルになるため、電源線ＡＲＶＳＳ＿ＭＥＭＴは「Ｈ」レベルとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢは「Ｌ」レベルとなる。その結果、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。
【０１９８】
さらに、活性化されたワード線ＷＬに接続されているメモリセルＣＬの記憶ノードＭＥＭＴに、プリチャージによるビット線ＢＴの「Ｈ」レベルが伝達し、「Ｈ」レベルであるグランド用ビット線との相乗効果によって記憶ノードＭＥＭＴの「Ｈ」レベルが確定する。
【０１９９】
（効果）
第１１の実施形態によれば、第７の実施形態での初期書き込みの機能に加えて、さらに、初期書き込み時においてビット線をプリチャージし、かつワード線を活性化することによって、メモリセルに確実、かつ短時間に初期データを書き込むことができる。
【０２００】
なお、第１１の実施形態では、メモリセルアレイ内のワード線を１行ずつ順番に活性化するものとしたが、すべての行を同時に活性化してもよい。
【０２０１】
[第１２の実施形態］
第１２の実施形態は、第７〜第１１の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０２０２】
（構成）
図２２は、第１２の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０２０３】
図２２のＳＲＡＭ１−１が、図２０の第１１の実施形態のＳＲＡＭ１−１と相違する点は、以下である。
【０２０４】
図２２のＳＲＡＭ１−１の内部クロック生成回路５１へは、その他制御回路２７が書き込イネーブル信号ＷＥＮを供給しているが、初期書き込み時には、その他制御回路２７は、書き込みイネーブル信号ＷＥＮおよびビット書き込みイネーブル信号ＢＷＮを「Ｌ」レベルに活性化する。
【０２０５】
内部クロック生成回路５１は、初期書き込み時に、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを発生する。内部クロック生成回路５１は、初期書き込み時に、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを「Ｌ」レベルに活性化する。
【０２０６】
データ入出力回路４３は、ＩＯ用クロックＩＯ＿ＣＬＫに同期してデータ入力端子Ｄから受けた書き込みデータを書き込み／読み出し回路４２に出力する。
【０２０７】
書き込み／読み出し回路４２は、内部書き込みイネーブル信号ＩＮＴ＿ＷＥおよびビット書き込みイネーブル信号ＢＷＮの活性化に応答して、ビット線ＢＴに「Ｈ」レベルまたは「Ｌ」レベルを出力し、ビット線ＢＢに「Ｌ」レベルまたは「Ｈ」レベルを出力する。
【０２０８】
（制御タイミング）
図２３は、第１２の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０２０９】
図２３を参照して、スタートアップ期間に初期書き込みが行われる。
スタートアップ期間は、メイン電源ＶＤＤ、およびサブ電源ＳＶＤＤが「Ｈ」レベルに変化する。
【０２１０】
さらに、スタートアップ期間において、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルに変化する。図２３では、メモリセルＣＬへ「Ｈ」レベルを書き込むため、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０２１１】
また、スタートアップ期間において、クロック発生回路１２がクロックＣＬＫを供給し、その他制御回路２７は、チップイネーブル信号ＣＥＮを「Ｌ」レベルに活性化する。
【０２１２】
また、スタートアップ期間において、初期化コントロール回路ＩＮＣ１および順次ロウアドレス選択回路ＳＲ１によって、メモリセルアレイ内の行に接続されるワード線ＷＬが順番に活性化される。
【０２１３】
初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルで、かつ初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルになるため、電源線ＡＲＶＳＳ＿ＭＥＭＴは「Ｈ」レベルとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢは「Ｌ」レベルとなる。その結果、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。
【０２１４】
データ入出力回路４３は、データ入力端子Ｄから初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴと同じ論理の書き込みデータを受ける。書き込み／読み出し回路４２は、ビット線ＢＴに「Ｈ」レベルを出力し、ビット線ＢＢに「Ｌ」レベルを出力する。
【０２１５】
これにより、活性化されたワード線ＷＬに接続されているメモリセルＣＬの記憶ノードＭＥＭＴに、ビット線ＢＴの「Ｈ」レベルが伝達し、「Ｈ」レベルであるグランド用ビット線ＣＢＴとの相乗効果によって記憶ノードＭＥＭＴの「Ｈ」レベルが早期に確定する。また、活性化されたワード線ＷＬに接続されているメモリセルＣＬの記憶ノードＭＥＭＢに、ビット線ＢＢの「Ｌ」レベルが伝達し、「Ｌ」レベルであるグランド用ビット線ＣＢＢとの相乗効果によって記憶ノードＭＥＭＢの「Ｌ」レベルが早期に確定する。
【０２１６】
（効果）
第１２の実施形態によれば、第７の実施形態での初期書き込みの機能に加えて、さらに、初期書き込み時において、通常の書き込み時と同様にワード線を活性化するとともに、ビット線に書き込みデータを出力することによって、メモリセルに確実、かつ短時間に初期データを書き込むことができる。
【０２１７】
なお、第１２の実施形態では、メモリセルアレイ内のワード線を１行ずつ順番に活性化するものとしたが、すべての行を同時に活性化してもよい。この際、活性化するワード線ごとに、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴおよびＤ端子からの書き込みデータの論理を変化させてもよい。
【０２１８】
［第１３の実施形態］
第１３の実施形態は、第７〜第１２の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。特に、第１３の実施形態のＳＲＡＭは、通常モード中に、通常モードを一旦中断して、全メモリセルに同一データを一括書き込みする機能を有する。
【０２１９】
（構成）
第１３の実施形態のＳＲＡＭ１−１の構成は、図２２の第２の実施形態のＳＲＡＭ１−１と同一である。
【０２２０】
（制御タイミング）
図２４は、第１３の実施形態のＳＲＡＭ１−１の制御タイミングを表わす図である。
【０２２１】
図２４を参照して、通常モードの途中に、通常モードが中断されて、一括データ書き込みが行われる。
【０２２２】
一括データ書き込み期間は、メイン電源ＶＤＤ、およびサブ電源ＳＶＤＤが「Ｈ」レベルに変化する。
【０２２３】
さらに、一括データ書き込み期間において、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルに変化する。図２４では、メモリセルＣＬへ「Ｈ」レベルを書き込むため、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０２２４】
また、一括データ書き込み期間において、クロック発生回路１２がクロックＣＬＫを供給し、その他制御回路２７は、チップイネーブル信号ＣＥＮを「Ｌ」レベルに活性化する。
【０２２５】
また、一括データ書き込み期間において、初期化コントロール回路ＩＮＣ１および順次ロウアドレス選択回路ＳＲ１によって、メモリセルアレイ内の行に接続されるワード線ＷＬが順番に活性化される。
【０２２６】
初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルで、かつ初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルになるため、電源線ＡＲＶＳＳ＿ＭＥＭＴは「Ｈ」レベルとなり、電源線ＡＲＶＳＳ＿ＭＥＭＢは「Ｌ」レベルとなる。その結果、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。
【０２２７】
これにより、活性化されたワード線ＷＬに接続されているメモリセルＣＬの記憶ノードＭＥＭＴに、ビット線ＢＴの「Ｈ」レベルが伝達し、「Ｈ」レベルであるグランド用ビット線ＣＢＴとの相乗効果によって記憶ノードＭＥＭＴの「Ｈ」レベルが早期に確定する。また、活性化されたワード線ＷＬに接続されているメモリセルＣＬの記憶ノードＭＥＭＢに、ビット線ＢＢの「Ｌ」レベルが伝達し、「Ｌ」レベルであるグランド用ビット線ＣＢＢとの相乗効果によって記憶ノードＭＥＭＢの「Ｌ」レベルが早期に確定する。
【０２２８】
（効果）
第１３の実施形態によれば、第１２の実施形態と同様の構成によって、通常モード中に電源をオフすることなく、通常モードを一旦中断して、メモリセル内の全メモリセルに確実、かつ短時間に同一のデータを一括して書き込むことができる。
【０２２９】
［第１４の実施形態］
第１４の実施形態は、第７〜第１３の実施形態と同様に、ＡＲＶＳＳ制御を提供する構成を利用して、メモリセルに初期データを書き込むＳＲＡＭに関する。特に、第１４の実施形態のＳＲＡＭは、初期化データ書き込みとスタンバイ状態でのメモリセルのグランド制御の両方を実現する機能を有する。
【０２３０】
（構成）
図２５は、第１４の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０２３１】
図２５のＳＲＡＭ１−１は、図２２の第１２の実施形態のＳＲＡＭ１−１と相違する点は、図２５のＳＲＡＭ１−１は、論理制御回路Ｌ８に代えて、論理制御回路Ｌ１１を備える。また、図２５のＳＲＡＭ１−１は、ＮチャネルＭＯＳトランジスタ６０およびＮ７０を備える。
【０２３２】
論理制御回路Ｌ１１は、インバータＩＶ１９，ＩＶ２０と、否定論理積回路ＮＡＤ７，ＮＡＤ８，ＮＡＤ９と、インバータＩＶ２１と、否定論理和回路ＮＲ２，ＮＲ３と、否定論理積回路ＮＡＤ１０，ＮＡＤ１１と、インバータＩＶ２１，ＩＶ２２，ＩＶ２３，ＩＶ２４とを含む。
【０２３３】
ＮチャネルＭＯＳトランジスタＮ６０は、ゲートとドレインが電源線ＡＲＶＳＳ＿ＭＥＭＴ上でダイオード接続され、ソースが接地される（ＶＳＳ電位）。ＮチャネルＭＯＳトランジスタＮ７０は、ゲートとドレインが電源線ＡＲＶＳＳ＿ＭＥＭＴ上でダイオード接続され、ソースが接地される（ＶＳＳ電位）。
【０２３４】
スタンバイモードには、スタンバイ信号ＳＴＤＢＹが「Ｈ」となり、論理制御回路Ｌ１１によって、制御線ＣＴＣのノードＮＯＤＥ１５のイコライズ信号ＥＱは、「Ｈ」レベルとなる。また、論理制御回路Ｌ１１によって、制御線ＣＴＡ上のノードＮＯＤＥ１２は、「Ｌ」レベルとなり、制御線ＣＴＢ上のノードＮＯＤＥ１４は、「Ｌ」レベルとなる。これにより、ＮチャネルＭＯＳトランジスタＴＲ１およびＮチャネルＭＯＳトランジスタＴＲ３はオフとなる。ダイオード接続されたＮチャネルＭＯＳトランジスタＮ６０によって、電源源ＡＲＶＳＳ＿ＭＥＭＴおよびグランド用ビット線ＣＢＴの電位が接地電位（ＶＳＳ）よりも若干大きくなり、ダイオード接続されたＮチャネルＭＯＳトランジスタＮ７０によって、電源ＡＲＶＳＳ＿ＭＥＭＢおよびグランド用ビット線ＣＢＢの電位が接地電位（ＶＳＳ）よりも若干大きくなる。これにより、メモリセルＣＬは、バックゲート効果が生じ、リーク電流を減少させることができる。
【０２３５】
メモリセルＣＬへの初期書き込み時には、初期書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮは「Ｈ」レベルとなる。メモリセルＣＬへ「Ｌ」レベルを書き込む場合には、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｌ」レベルとなり、メモリセルＣＬへ「Ｈ」レベルを書き込む場合には、初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴが「Ｈ」レベルとなる。
【０２３６】
初期書き込み時に、かつメモリセルＣＬへ「Ｈ」レベルを書き込む場合には、論理制御回路Ｌ１１によって、ノードＮＯＤＥ１１は「Ｌ」レベルとなり、ノードＮＯＤＥ１２は「Ｌ」レべルとなり、ノードＮＯＤＥ１３は「Ｈ」レベルとなり、ノードＮＯＤＥ１４は「Ｈ」レベルとなる。この場合、ＰチャネルＭＯＳトランジスタＴＲ５がオンで、ＰチャネルＭＯＳトランジスタＴＲ６がオフで、ＮチャネルＭＯＳトランジスタＴＲ１がオフで、ＮチャネルＭＯＳトランジスタＴＲ３がオンとなる。これにより、グランド用ビット線ＣＢＴはＶＤＤとなり、グランド用ビット線ＣＢＢは接地電位（ＶＳＳ）となる。
【０２３７】
初期書き込み時に、かつメモリセルＣＬへ「Ｌ」レベルを書き込む場合には、論理制御回路Ｌ１１によって、ノードＮＯＤＥ１１は「Ｈ」レベルとなり、ノードＮＯＤＥ１２は「Ｈ」レべルとなり、ノードＮＯＤＥ１３は「Ｌ」レベルとなり、ノードＮＯＤＥ１４は「Ｌ」レベルとなる。この場合、ＰチャネルＭＯＳトランジスタＴＲ５がオフで、ＰチャネルＭＯＳトランジスタＴＲ６がオンで、ＮチャネルＭＯＳトランジスタＴＲ１がオンで、ＮチャネルＭＯＳトランジスタＴＲ３がオフとなる。これにより、グランド用ビット線ＣＢＴは接地電位（ＶＳＳ）となり、グランド用ビット線ＣＢＢはＶＤＤとなる。
【０２３８】
（制御タイミング）
図２６は、第１４実施形態のＳＲＡＭ１−１のスタンバイモードでの制御タイミングを表わす図である。
【０２３９】
図２６を参照して、スタンバイモードには、スタンバイ制御回路１３が、スタンバイ信号ＳＴＤＢＹを「Ｈ」レベルに変化させる。また、メイン電源回路１４がメイン電源ＶＤＤを「Ｌ」レベルにする。
【０２４０】
スタンバイ状態において、電源ＡＲＶＳＳ＿ＭＥＭＴおよび電源ＡＲＶＳＳ＿ＭＥＭＢが接地電位（ＶＳＳ）よりも若干大きくなる。これにより、グランド用ビット線ＣＢＴおよびＣＢＢの電位が接地電位（ＶＳＳ）よりも若干大きくなる。その結果、「Ｈ」レベルを記憶している記憶ノードＭＥＭＴは、「Ｈ」レベルを維持する。一方、「Ｌ」レベルを記憶している記憶ノードＭＥＭＢの電位は、ＶＳＳよりも若干（０．３Ｖ〜０．５Ｖ）ほど大きくなる。これにより、メモリセルＣＬは、バックゲート効果が生じ、リーク電流を減少させることができる。
【０２４１】
（効果）
第１４の実施形態では、初期化書き込みとスタンバイ状態のグランド制御の両方を実現できる。
【０２４２】
［第１５の実施形態］
第１５の実施形態は、初期書き込み専用の回路を用いて、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０２４３】
（構成）
図２７は、第１５の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０２４４】
図２７のＳＲＡＭ１−１は、コントロール回路帯に、図９の第４の実施形態と同様の論理制御回路Ｌ４および内部クロック生成回路５１に加えて、初期化コントロール回路ＩＮＣ２を備え、さらに、初期書き込み回路４６と全ロウアドレス選択回路ＳＲ２を備える。
【０２４５】
図２７のＳＲＡＭ１−１の内部クロック生成回路５１へは、その他制御回路２７が書き込イネーブル信号ＷＥＮを供給しているが、初期書き込み時には、その他制御回路２７は、書き込みイネーブル信号ＷＥＮおよびビット書き込みイネーブル信号ＢＷＮを「Ｌ」レベルに活性化する。
【０２４６】
内部クロック生成回路５１は、初期書き込み時に、クロックＣＬＫと同一の周波数の内部クロックＩＮＴ＿ＣＬＫおよびＩＯ用クロックＩＯ＿ＣＬＫを発生し、内部書き込みイネーブル信号ＩＮＴ＿ＷＥを活性化する。
【０２４７】
データ入出力回路４３は、ＩＯ用クロックＩＯ＿ＣＬＫに同期してデータ入力端子Ｄから受けた書き込みデータを書き込み／読み出し回路４２に出力する。
【０２４８】
書き込み／読み出し回路４２は、内部書き込みイネーブル信号ＩＮＴ＿ＷＥおよびビット書き込みイネーブル信号ＢＷＮの活性化に応答して、ビット線ＢＴに「Ｈ」レベルまたは「Ｌ」レベルを出力し、ビット線ＢＢに「Ｌ」レベルまたは「Ｈ」レベルを出力する。
初期化コントロール回路ＩＮＣ２は、外部から初期化書き込み制御信号ＤＡＴＡ＿ＩＮＩＴ＿ＥＮおよび初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴを受けて、内部初期化書き込み信号ＩＮＴ＿ＥＮおよび内部初期化データ信号ＩＮＴ＿ＤＴを初期書き込み回路４６へ出力し、内部初期化書き込み信号ＩＮＴ＿ＥＮを全ロウアドレス選択回路ＳＲ２へ出力する。ここで、Ｄ端子から入力される書き込みデータと、外部から入力される初期化データ信号ＤＡＴＡ＿ＩＮＩＴ＿ＤＴは同一の論理レベルのデータであるとする。
【０２４９】
全ロウアドレス選択回路ＳＲ２は、初期化コントロール回路の指示に基づいて、初期化データ書き込み時に、すべてのワード線を選択する信号をロウアドレスプリデコーダＰＤへ出力する。これにより、初期データ書き込み時には、メモリセルアレイ内のすべてのワード線ＷＬが活性化される。
【０２５０】
初期書き込み回路４６は、内部初期化書き込み信号ＩＮＴ＿ＥＮが「Ｈ」レベルになると、活性化される。初期書き込み回路４６は、活性化されたときに、内部初期化データ信号ＩＮＴ＿ＤＴが「Ｈ」レベルの場合に、ビット線ＢＴに「Ｈ」レベルを出力し、ビット線ＢＢに「Ｌ」レベルを出力する。初期書き込み回路４６は、活性化されたときに、内部初期化データ信号ＩＮＴ＿ＤＴが「Ｌ」レベルの場合に、ビット線ＢＴに「Ｌ」レベルを出力し、ビット線ＢＢに「Ｈ」レベルを出力する。
【０２５１】
本発明の実施形態では、書き込み／読み出し回路４２と初期書き込み回路４６はビット線に対して反対側に接続しているが、同じ側でもよい。ここで、初期書き込み回路４６の書き込みドライバのサイズは、書き込み／読み出し回路４２に含まれる通常の書き込みドライバのサイズより大きくする。なぜなら、同一ビット線に接続されるメモリセルの同時に書き込みを行なうためである。２つの書き込みドライバのサイズの大小関係は、たとえば、書き込みトライバに含まれるトランジスタのチャネル幅Ｗの大小関係によって調整することができる。
【０２５２】
（効果）
第１５の実施形態では、通常時の書き込み回路と初期化書き込み専用の書き込み回路の２系統によって、初期化データをメモリセルに確実に書き込むことができる。
【０２５３】
［第１６の実施形態］
第１６の実施形態は、第１５の実施形態と同様に、初期書き込み専用の回路を用いて、メモリセルに初期データを書き込むＳＲＡＭに関する。
【０２５４】
（構成）
図２８は、第１６の実施形態のＳＲＡＭ１−１の構成を表わす図である。
【０２５５】
図２８のＳＲＡＭ１−１は、図２５の第１４の実施形態のＳＲＡＭ１−１をベースに、さらに、初期化コントロール回路ＩＮＣ１および順次ロウアドレス選択回路ＳＲ１に代えて図２７の第１５の実施形態に含まれる初期化コントロール回路ＩＮＣ２および全ロウアドレス選択回路ＳＲ２を備え、さらに図２７の第１５の実施形態の初期化書込み回路４６を備える。
【０２５６】
本発明の実施形態では、初期化書込み時に、書き込み／読み出し回路４２および初期化書込み回路４６によって、ビット線ＢＴ，ＢＢを通じてメモリセルにデータが書き込まれるともに、論理制御回路Ｌ１１、ＭＯＳトランジスタＴＲ５，ＴＲ６，ＴＲ１，ＴＲ３によって、グランド用ビット線ＣＢＴ，ＣＢＢを通じてメモリセルにデータが書き込まれる。
【０２５７】
（効果）
第１６の実施形態では、初期化書込み時において、通常時の書き込み回路からビット線を通じた書き込みと、初期化書き込み専用の書き込み回路からビット線を通じた書き込みと、グランド制御用のＭＯＳトランジスタからグランド用ビット線を通じた書き込みの３系統を用いて、初期化データをメモリセルに確実に書き込むことができる。
【０２５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２５９】
１〜６  ポート、１−１，１−２，２−１〜２−６  ＳＲＡＭ、１１  マイコン、１２  クロック発生回路、１３  スタンバイ制御回路、１４  メイン電源回路、１５  サブ電源回路、１６  バスコントローラ、１８  ＣＰＵ、１９  ＲＯＭ、２０  ＤＭＡコントローラ、２１  データトランスファコントローラ、２２  割り込みコントローラ、２３  Ａ／ＤおよびＤ／Ａ変換部、４１，５１  内部クロック生成回路、４２  書き込み／読み出し回路、４３  データ入出力回路、４６  初期書き込み回路、１００  ロウ周辺回路帯、１１０  メモリセルアレイ、１２０  コントロール回路帯、１３０  ＩＯ帯、１４１〜１４４  アルミ、５８２  内部バス、５８３  外部バス、ＲＤ  ロウデコーダ、ＰＤ  ロウアドレスプリデコーダ、ＣＬ  メモリセル、ＢＴ，ＢＢ  ビット線、ＣＢＴ，ＣＢＢ  グランド制御用ビット線、Ｌ０〜Ｌ１１  論理制御回路、ＩＶ０〜ＩＶ２４，ＩＶ９９  インバータ、ＮＡＤ１，ＮＡＤ３〜ＮＡＤ１１  否定論理積回路、ＮＲ１〜ＮＲ３  否定論理和回路、ＡＤ２  論理積回路、ＡＲＶＳＳ，ＡＲＶＳＳ＿ＭＥＭＴ，ＡＲＶＳＳ＿ＭＥＭＢ  電源線、ＣＴ１，ＣＴＡ，ＣＴＢ，ＣＴＣ  制御線、ＩＮＣ１，ＩＮＣ２  初期化コントロール回路、ＳＲ１  順次ロウアドレス選択回路、ＳＲ２  全ロウアドレス選択回路、Ｆ／Ｆ  フリップフロップ、Ｐ１，Ｐ２，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ９  ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５，Ｎ５０〜Ｎ５１，Ｎ６０，Ｎ７０，ＴＲ１，ＴＲ３，ＴＲ１１  ＮチャネルＭＯＳトランジスタ。
【図１】
2011134365.tif 000003
【図２】
2011134365.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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