(57)【要約】【課題】本発明は、薄型化された半導体素子であって、強度がより有効に補強され、ピックアップ時におけるクラックの発生が抑制された半導体素子を提供することを目的とする。【解決手段】本発明は、回路面を有する半導体基板を含む半導体素子であって、前記半導体基板は薄化され、少なくとも前記半導体基板の回路面と反対の面側に硬化した熱硬化性樹脂層が設けられていることを特徴とする半導体素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路面を有する半導体基板を含む半導体素子であって、
前記半導体基板は薄化され、少なくとも前記半導体基板の回路面と反対の面側に硬化した熱硬化性樹脂層が設けられていることを特徴とする半導体素子。
【請求項２】
前記熱硬化性樹脂層は、さらに前記半導体基板の側面側にも設けられている請求項１に記載の半導体素子。
【請求項３】
前記半導体基板の前記回路面と反対の面側に金属イオンを遮蔽するバリア膜が設けられている請求項１又は２に記載の半導体素子。
【請求項４】
前記バリア膜は、前記熱硬化性樹脂層と前記半導体基板の間に設けられている請求項３に記載の半導体素子。
【請求項５】
前記バリア膜は、前記熱硬化性樹脂層の前記半導体基板と反対の面に設けられている請求項３に記載の半導体素子。
【請求項６】
前記熱硬化性樹脂層の側面にも前記バリア膜が設けられている請求項５に記載の半導体素子。
【請求項７】
前記バリア膜は導電性を有する請求項３乃至６のいずれかに記載の半導体素子。
【請求項８】
前記バリア膜が、前記回路面に配置されている電源もしくはグランドの回路と電気的に接続されている請求項７に記載の半導体素子。
【請求項９】
前記半導体基板の厚さは、１０〜１００μｍである請求項１乃至８のいずれかに記載の半導体素子。
【請求項１０】
前記熱硬化性樹脂層の弾性率は、１〜３０ＧＰａである請求項１乃至９のいずれかに記載の半導体素子。
【請求項１１】
前記熱硬化性樹脂層の厚みは、３〜３０μｍである請求項１乃至１０のいずれかに記載の半導体素子。
【請求項１２】
前記半導体基板の回路面側に前記回路面を保護するパッシベーション膜を含む請求項１乃至１１のいずれかに記載の半導体素子。
【請求項１３】
前記熱硬化性樹脂層の前記半導体基板と接する面と反対の面は凸部を有する請求項１乃至１２のいずれかに記載の半導体素子。
【請求項１４】
前記半導体素子は矩形状であり、前記半導体素子のそれぞれの角付近に前記凸部が設けられている請求項１３に記載の半導体素子。
【請求項１５】
前記熱硬化性樹脂層は、中央部から端部に向かう程薄くなる形状を有する請求項１乃至１２のいずれかに記載の半導体素子。
【請求項１６】
前記熱硬化性樹脂層は、中央部から端部に向かう程厚くなる形状を有する請求項１乃至１２のいずれかに記載の半導体素子。
【請求項１７】
前記熱硬化性樹脂層の前記半導体基板と接する面と反対の面の表面粗さＲａが０．１〜０．８μｍである請求項１乃至１６のいずれかに記載の半導体素子。
【請求項１８】
前記熱硬化性樹脂層の前記半導体基板と反対の面に、反り制御パターンが形成されている請求項１乃至１２のいずれかに記載の半導体素子。
【請求項１９】
前記反り制御パターンは、格子形状、放射状、ドット状、複数の相似形の中心が重なった形状からなり、前記熱硬化性樹脂層の表面より凸形状となるもしくは凹形状となることを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
請求項１乃至１９のいずれかに記載の半導体素子を内蔵する被覆絶縁層と、回路面側に配置された前記半導体素子の電極端子と電気的に接続する配線層と、を含む半導体内蔵基板。
【請求項２１】
請求項３乃至８のいずれかに記載の半導体素子を内蔵する半導体内蔵基板であって、
前記熱硬化性樹脂層の前記半導体基板と接する面と反対の面側に金属板からなる支持体と、
該支持体の上に前記半導体素子を内蔵する被覆絶縁層と、
前記被覆絶縁層を間にして前記支持体と対向し、前記半導体素子の回路面に設けられた電極端子と電気的に接続する配線層と、
を含む半導体内蔵基板。
【請求項２２】
請求項７に記載の半導体素子を内蔵する半導体内蔵基板であって、
前記バリア膜と電気的に接続するグランド又は電源の配線を有する配線層を含む半導体内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び該半導体素子を内蔵する半導体内蔵基板に関する。
【背景技術】
【０００２】
近年、半導体装置等の電子機器のさらなる高集積化及び高機能化を目的として、半導体素子を内蔵する半導体内蔵基板が提案されている。半導体内蔵基板は、基板内に半導体素子を内蔵することにより、当該半導体素子の実装面積を抑えることができる。また、半導体内蔵基板の最外層表面にさらに他の部品を実装することが可能となり、半導体装置の小型化を図ることができる。この技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続等を実現する高密度実装技術として期待されている。
【０００３】
また、さらなる高集積化及び高機能化を目的として、半導体内蔵基板の薄型化が望まれており、半導体素子自体の厚みの減少が望まれている。半導体素子自体の厚みを小さくするため、半導体ウェハに回路を形成した後、半導体ウェハを裏面から薄化することが行われている。
【０００４】
半導体ウェハを薄化する技術としては、半導体ウェハの裏面を研削するバックサイドグラインディング（ＢＳＧ）技術や半導体ウェハの裏面を化学的にエッチングする技術等が挙げられる。しかしながら、例えば１００μ以下の厚さに薄化した半導体ウェハは、強度（剛性）が不足するため、薄化後の組み立て工程、特にダイシングテープからのピックアップ時に、半導体素子の割れが発生してしまう場合がある。また、半導体素子を薄型化すると反りが発生してしまい、搭載時に支障をきたす場合がある。
【０００５】
そこで、特許文献１においては、半導体素子の裏面に熱可塑性樹脂又はＢステージの熱硬化性樹脂からなる補強部材を形成しておくことで強度を向上させ、ピックアップ工程やテスト工程、搬送工程等におけるクラックの発生を抑制している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１１０７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では、熱可塑性樹脂やＢステージの熱硬化性樹脂等を用いているため強度が不足し、ピックアップ時の衝撃でクラックが発生してしまう場合がある。
【０００８】
また、上述のような半導体内蔵基板の製造時において、加熱プレス等の熱により熱可塑性樹脂の補強部材が軟化し、適正な加圧・荷重をかけることができなくなり、半導体内蔵基板における絶縁層の膜厚の制御が困難になる場合がある。絶縁層の膜厚が制御できなくなると、配線のインピーダンスを制御できなくなり、高速・高周波の信号伝送が困難となる。また、例えば１０μｍを超える高低差が発生すると、露光機の焦点深度の差が大きくなるため、配線形成で使用するレジストのパターニングが安定せず、配線の幅が不均一となり、断線やショートの原因となる場合がある。さらに、熱可塑性樹脂は融点を有するため、プロセス中の温度を融点以下とせざるを得なくなる。そのため、材料の選択可能な範囲が狭くなり、信頼性や電気特性に対して有利な構成が選択しにくくなる。つまり、融点を超える温度で半導体内蔵基板の絶縁層の積層工程を行うと、形成工程中に半導体基板裏面の熱可塑性樹脂が軟化してしまい、積層される絶縁層の膜厚を均一に保つことが出来なくなる場合がある。絶縁層がひどく変形した場合は、配線やビアが断線することもあり得る。さらにまた、熱可塑性樹脂は、比較的水分を樹脂膜中に保有する傾向があるため、リフロー工程などで熱可塑性樹脂部分が膨れ上がる場合がある。
【０００９】
そこで、本発明は、薄型化された半導体素子であって、強度がより有効に補強され、ピックアップ時におけるクラックの発生が抑制された半導体素子を提供することを目的とする。また、製造時の加熱によっても膜厚を制御して半導体内蔵基板を製造可能な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
そこで、本発明は、
回路面を有する半導体基板を含む半導体素子であって、
前記半導体基板は薄化され、少なくとも前記半導体基板の回路面と反対の面側に硬化した熱硬化性樹脂層が設けられていることを特徴とする半導体素子である。
【００１１】
また、本発明は、前記半導体素子を内蔵する被覆絶縁層と、回路面側に配置された前記半導体素子の電極端子と電気的に接続する配線層と、を含む半導体内蔵基板である。
【発明の効果】
【００１２】
本発明は、薄化された半導体基板の裏面側を硬化後の熱硬化性樹脂を用いて補強することにより、ピックアップ時等の衝撃によるクラックの発生をより有効に抑制可能な半導体素子を提供することができる。また、本発明に係る半導体素子は、すでに硬化後の熱硬化性樹脂を用いて補強されているため、半導体内蔵基板の製造時における加熱によって軟化することがない。そのため、半導体内蔵基板の製造時における加熱によって膜厚が変化することがないため、本発明に係る半導体素子を用いることで、膜厚を容易に制御して半導体内蔵基板を製造することができる。
【００１３】
また、本発明は、薄化できかつ膜厚を容易に制御して製造可能な半導体内蔵基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図２】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図３】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図４】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図５】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【図６】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【図７】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【図８】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【図９】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【図１０】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図１１】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図１２】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図１３】本実施形態の半導体素子の構成例を説明するための概略断面図である。
【図１４】図１に示した半導体素子の製造例を説明するための断面工程図である。
【図１５】図２に示した半導体素子の製造例を説明するための断面工程図である。
【図１６】図５（ａ）に示した半導体素子内蔵基板の製造工程を説明するための断面工程図である。
【図１７】本実施形態の半導体素子内蔵基板の構成例を説明するための概略断面図である。
【発明を実施するための形態】
【００１５】
以下、実施形態について図面を用いて説明しつつ、本発明を詳細に説明する。
【００１６】
（実施形態１）
図１は、本発明の実施形態の半導体素子の構成を説明するための概略断面図である。本発明の半導体素子１００は、図１に示すように、少なくとも、回路１０２が形成された半導体基板１０１を含み、半導体基板の回路面（回路が形成された側の面）と反対の面（以下、半導体基板の裏面とも称す）側に硬化した熱硬化性樹脂層１０４が配置されている。また、本発明の半導体素子は、回路面上に回路面を保護するパッシベーション膜１０３を含むことができ、また、図示していないが、回路面側に電極端子を含むことができる。回路１０２は、当然のことであるが、回路面全面に形成されている必要はない。また、ＬＳＩ等の半導体素子の回路は、例えば、インタフェースブロック、駆動ブロック、Ａ／Ｄ変換ブロック、論理回路ブロック、ＣＰＵブロック、メモリブロック又は圧縮回路ブロック等の種々の機能ブロックを構成することができる。
【００１７】
本発明は、薄化された半導体基板の回路面と反対の面側に硬化した熱硬化性樹脂層が設けられていることを特徴とする。本発明の構成とすることにより、薄化した半導体基板の強度をより向上することができ、例えば、ピックアップ時等の衝撃によるクラックの発生をより有効に抑制できる。また、半導体素子の補強に用いる硬化した熱硬化性樹脂層は熱によって軟化することがない。そのため、半導体内蔵基板の製造時における加熱によって膜厚が変化することがないため、本発明に係る半導体素子を用いることで、膜厚を容易に制御して半導体内蔵基板を製造することができる。
【００１８】
また、本発明は、図２に示すように、半導体基板の側面側にも熱硬化性樹脂層を設けることができる。半導体基板の裏面側及び側面側に熱硬化性樹脂層を設けることにより、より半導体素子の強度を向上することができる。
【００１９】
半導体基板１０１は裏面側から例えばＢＳＧやエッチングを用いて薄化されており、半導体基板１０１の厚さは、例えば１０〜１００μｍであり、２０〜８０μｍであることが好ましく、２０〜７０μｍであることがより好ましい。また、半導体基板１０１の材料としては、特に限定されるものではないが、例えばＳｉ，ＧａＡｓ，ＩｎＰ，ＳｉＧｅ等が挙げられる。半導体素子としては、例えばトランジスタ、ＩＣ又はＬＳＩ等が挙げられる。半導体素子として、特に制限されるものではないが、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を選択することができる。
【００２０】
熱硬化性樹脂層は、硬化後の熱硬化性樹脂から構成される。熱硬化性樹脂としては、例えば、ポリイミド樹脂、ポリアミド樹脂、ポリベンゾオキサゾール樹脂、エポキシ樹脂又はシリコーン樹脂等を用いることができる。これらの中でも、電気特性や耐熱性の観点から、ポリイミド樹脂、ポリアミド樹脂又はポリベンゾオキサゾール樹脂を好ましく用いることができる。また、熱硬化性樹脂として、耐熱性が高く、高い弾性率を有するポリイミドを用いることが特に好ましい。熱硬化性樹脂層は、例えば架橋反応や閉環反応を含む硬化反応により形成される。
【００２１】
熱硬化性樹脂層の形成方法としては、例えば、薄化後の半導体基板１０１の裏面に未硬化の熱硬化性樹脂を塗布し硬化させる方法や、シート状に硬化した熱硬化性樹脂を接着剤を用いて貼り付ける方法等が挙げられる。硬化反応は、特に制限されるものではないが、加熱により硬化させることができる。また、加熱以外にも、光照射によって硬化反応を起こしてもよい。また、熱硬化性樹脂層はＣステージの状態まで硬化させる。Ｃステージの状態まで硬化せることにより、薄化した半導体基板を効果的に補強することができる。なお、図１では半導体基板１０１と熱硬化性樹脂層１０４が直接接する形態について例示されているが、半導体基板１０１と熱硬化性樹脂層１０４との間に接着剤が配置されていてもよい。
【００２２】
半導体基板の裏面側又は側面側に配置する熱硬化性樹脂層の厚さは、例えば、３〜３０μｍであり、５〜２０μｍであることが好ましい。
【００２３】
熱硬化性樹脂層の弾性率は、例えば、１〜３０ＧＰａであり、２〜１０ＧＰａであることが好ましい。また、熱硬化性樹脂として、硬化後の弾性率が５ＧＰａ以上で、Ｔｇが２５０℃以上のポリイミド樹脂を用いることが好ましい。
【００２４】
熱硬化性樹脂層の線膨張係数（１／Ｋ）は、例えば、１０〜１００であり、２０〜６０であることが好ましい。
【００２５】
熱硬化性樹脂層の破断伸び率は、例えば、１０％以上であり、さらに２０％以上であることが好ましい。
【００２６】
回路面を保護するパッシベーション膜は、例えば、酸化シリコンや窒化シリコン、又は絶縁体材料等を用いて形成することができる。パッシベーション膜を構成する絶縁体材料としては、ポリイミド樹脂を好ましく用いることができる。ポリイミド樹脂からなるパッシベーション膜の厚さは例えば５〜１０μｍである。
【００２７】
また、パッシベーション膜は、複数層で構成することができ、例えば、酸化シリコンや窒化シリコン等の無機膜と、ポリイミド樹脂からなる有機膜との積層膜で構成することもできる。
【００２８】
本発明において、回路面に形成するパッシベーション膜１０３による収縮応力と裏面に配置する熱硬化性樹脂層１０４の収縮応力との均衡を保たせることにより、半導体素子の反りを低減することができる。このような観点から、既知の厚みとサイズとなるＳｉウェハを用いた反り量からの計算手法などにより、パッシベーション膜と熱硬化性樹脂層の残留応力を求め、それぞれの残留応力の差が１０倍以下となる組み合わせが好ましく、より好ましくは５倍以下とし、さらに好ましくは２倍以下とする。
【００２９】
（実施形態２）
本発明の半導体素子を絶縁層中に内蔵し、配線層を配置することで、半導体内蔵基板を得ることができる。半導体素子の補強に用いている熱硬化性樹脂層はすでに硬化しているため、半導体内蔵基板の製造時の熱により変形しない。したがって、本発明に係る半導体素子を用いて半導体内蔵基板を製造することにより、半導体内蔵基板の膜厚の制御がし易くなり、性能品質を安定させて半導体内臓基板を製造することができる。
【００３０】
図５は、本発明に係る半導体内蔵基板の構成例を説明するための概略断面図である。図５においては、パッシベーション膜や回路、電極端子は省略されている。
【００３１】
図５（ａ）において、半導体素子１００の裏面に熱硬化性樹脂層１０４が設けられている。また、半導体素子１００は電極端子を有する面を上側にして接着層１００３を介して裏面絶縁層１００１の上に配置されている。また、半導体素子１００の電極端子面及び側面は被覆絶縁層１００２によって被覆されている。
【００３２】
被覆絶縁層１００２の上には配線層１００５が配置されている。また、配線層１００５と半導体素子１００を電気的に接続する素子用ビア１００４が被覆絶縁層１００２中に設けられている。配線層１００５は、信号配線、電源配線又はグランド配線等の配線を含む。なお、本明細書において、半導体素子の電極端子面側に配置される配線層（図１では配線層１００５）を表面側配線層とも称す。
【００３３】
配線層１００５は配線絶縁層１００６に被覆され、配線絶縁層１００６の上にはソルダーレジスト１００９が設けられている。ソルダーレジスト１００９内には外部基板等との接続に用いられる外部接続用端子１００８が設けられている。また、配線絶縁層１００６中には、配線層１００５と外部接続用端子１００８とを電気的に接続する配線ビア１００７が設けられている。
【００３４】
外部接続用端子１００８は、例えばＢＧＡボールを間に介してマザーボードなどの外部基板と接続される。また、外部接続用端子１００８は、信号配線やグランド配線がソルダーレジスト１００９に開口する構成であってもよい。つまり、配線絶縁層１００６の上にグランド配線や信号配線を有する第２の配線層を設け、該グランド配線及び信号配線の上にそれらの一部が開口するようにソルダーレジスト１００９を形成することができる。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
【００３５】
被覆絶縁層の材料としては、絶縁性を有する樹脂を用いることができ、通常の配線基板に用いられる絶縁体を用いることができる。被覆絶縁層の材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、又はポリノルボルネン樹脂等を挙げることができる。また、その他にも、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等を挙げることができる。これらの中でもポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性に優れているため、高い信頼性を得ることができる。被覆絶縁層の材料は、感光性、非感光性のいずれであっても構わない。被覆絶縁層は複数層から形成されていても良いが、この場合は同じ材料を用いることが好ましい。また、被覆絶縁層は、図５（ｂ）に示すように、半導体素子１００を配置する開口部を有する補強層１００２ａと、半導体素子１００が配置された開口部に充填される充填樹脂層１００２ｂと、からなることもできる。
【００３６】
また、半導体素子としては、その端子面が例えばフルグリッド又は周辺パッドのものを用いることができる。また、配線層との接続方法についても特に限定されるものではなく、フリップチップ接続、銅ポスト接続、レーザービア接続などを用いることができる。
【００３７】
配線層やビアに用いられる導体としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、導体としてＣｕが好ましく用いられる。
【００３８】
また、本発明の半導体内蔵基板は、支持体として金属板を有しても良い。金属板の材料としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、金属板の材料として銅を用いることが好ましい。また、金属板は、電磁シールドとしても機能するため、不要電磁放射を低減することが期待される。
【００３９】
半導体素子の電極端子面側に配置する配線層（表面側配線層）は１層以上とすることができ、特に制限されるものではない。また、半導体素子の電極端子面側だけでなく、電極端子面と反対の面側にも１層以上の配線層を設けることができる。なお、本明細書において半導体素子の電極端子面と反対の面側に設けられる配線層を、裏面側配線層とも称す。図９に、半導体素子の裏面側にも配線層を設けた構成例を示す。図９において、被覆絶縁層１００２中に層間ビア１０１１が設けられている。層間ビア１０１１は第１の裏面側配線層１０１２と電気的に接続されている。第１の裏面側絶縁層１０１３は第１の裏面側配線層１０１２を被覆している。第１の裏面側絶縁層１０１３の裏面（図の下側）には第２の裏面側配線層１０１５が形成されている。また、第１の裏面側絶縁層１０１３には第１の裏面側ビア１０１４が形成されており、該第１の裏面側ビア１０１４は第１の裏面側配線層１０１２と第２の裏面側配線層１０１５とを電気的に接続している。第２の裏面側絶縁層１０１６は第２の裏面側配線層１０１５を被覆している。第２の裏面側絶縁層の裏面（図の下側）には裏面側外部接続用端子１０１８とソルダーレジスト１０１９が設けられている。第２の裏面側絶縁層１０１６中には第２の裏面側ビア１０１７が設けられており、第２の裏面側配線層１０１５と裏面側外部接続用端子１０１８とは第２の裏面側ビア１０１７によって電気的に接続されている。半導体素子１００の表面側及び裏面側の両方向に配線層を設けることにより、配線設計の自由度を向上することができる。また、構造の対称性が向上するため、基板の反りをより低減することができる。裏面側配線層は、被覆絶縁層内に設けられた層間ビアや表面側配線層を介して半導体素子の電極端子と電気的に接続することができる。
【００４０】
（実施形態３）
図１では、半導体基板１０１と熱硬化性樹脂層１０４が直接接する形態について示したが、本発明は特にこれに限定されるものではなく、半導体基板の回路面と反対の面側に金属イオンを遮蔽するバリア膜が設けることができる。図３又は４に示すように、熱硬化性樹脂層１０４と半導体基板１０１との間、又は熱硬化性樹脂層の裏面若しくは側面にバリア膜を配置することができる。
【００４１】
バリア膜１０５は、銅等の金属イオンを通さない無機膜で構成され、金属イオンから回路を保護する機能を有する。バリア膜の材料としては、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等が挙げられる。また、導電性を有するバリア膜としては、Ｔｉ、Ｔａ、Ｃｒ、Ｎｉ、Ｗ又はＭｏ等を主成分とする材料が挙げられる。バリア膜は、特に限定されるものではないが、例えばスパッタリング法やＣＶＤ法を用いて形成することができる。
【００４２】
バリア膜を設けることで銅やカリウム、ナトリウム等の金属イオンから素子特性の劣化を防ぐことができる。特に半導体内蔵基板とする場合、樹脂中には金属イオンが含まれる場合があり、本実施形態とすることにより、これらの金属イオンを半導体素子の裏面側で遮蔽することができる。
【００４３】
バリア膜の厚さは、特に制限されるものではないが、例えば４０〜３０００ｎｍであり、３００〜１０００ｎｍであることが好ましい。
【００４４】
図３では半導体基板１０１の裏面側に熱硬化性樹脂層１０４が配置されており、図３（ａ）は熱硬化性樹脂層１０４と半導体基板１０１の間にバリア膜１０５を設けた構成を示し、図３（ｂ）は熱硬化性樹脂層１０４の裏面にバリア膜１０５を設けた構成を示している。本発明では半導体基板を裏面側から薄化するため、回路が金属イオンの影響を受け易くなる。そのため、半導体基板の裏面側にバリア膜を形成して金属イオンの侵入を防ぐことにより、金属イオンによる素子特性の劣化を低減することができる。
【００４５】
図６に図３（ａ）に示した半導体素子を内蔵する半導体内蔵基板を示す。図６（ａ）においては、半導体素子１００と熱硬化性樹脂層１０４との間にバリア膜１０５が形成されており、半導体素子１００は接着剤１００３を用いて裏面側絶縁層１００１に配置されている。また、半導体素子１００は被覆絶縁層１００２中に内蔵されている。図６（ｂ）では、金属板からなる支持体１０１０上にバリア膜１０５を有する半導体素子１００が接着剤１００３を介して配置されている。特に図６（ｂ）に示すように、金属板からなる支持体を含む半導体内蔵基板とする場合、本実施形態は金属板から由来する金属イオンを半導体素子の裏面側に配置したバリア膜で遮蔽することができるため有効である。また、図７に図３（ｂ）に示した半導体素子を内蔵する半導体内蔵基板を示す。
【００４６】
図３（ａ）に示した半導体素子では、素子の裏面上にバリア膜が設けられることから、緻密なバリア膜を形成することが容易となり、バリア膜自体の膜厚を薄くすることができる。また、導電性のバリア膜を設けた場合は、バリア膜をグランド電位とすることによりシールド効果を実現することができる。
【００４７】
図３（ｂ）に示した半導体素子では、バリア膜から半導体素子の回路部分までの距離を大きくすることが可能となり、さらなるバリア性の向上が期待できる。また、導電性のバリア膜を設けた場合は、グランド電圧や電源電圧等の電位を与えることによりシールド効果や半導体素子の電源電圧の安定化を実現することができる。さらに、図３（ｂ）では、熱硬化性樹脂層と接着剤１００３との密着性が得られない、もしくは、信頼性として低い場合に、両者への密着力向上の効果が期待できる。
【００４８】
図６又は７に示す半導体内蔵基板おいて、バリア膜をグランド電位や電源電位とする場合は、被覆絶縁層１００２中にビアを形成し、該ビアとバリア膜とを電気的に連通させる配線を設けることにより達成することができる。
【００４９】
また、図６（ａ）に示す構成において、半導体素子内に形成したＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いてバリア膜をグランド電位とすることができる。つまり、図３（ａ）に示す構成において、バリア膜と電子回路中のグランド回路とをＴＳＶを用いて電気的に接続させた半導体素子とすることができる。つまり、半導体基板はＴＳＶを内部に有し、該ＴＳＶにより導電性を有する前記バリア層と前記回路面に形成されたグランド回路とが電気的に連通している構成とすることができる。ＴＳＶは、特に限定されないが、例えば、Ｄ−ＲＩＥ（Ｄｅｅｐ−Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法やレーザー法により開口部を形成し、その開口部に導電性材料を配置することにより形成することができる。開口部に導電性材料を配置する方法としては、例えば、金属溶融法、電解めっき法、無電解めっき法、スパッタ法、蒸着法等が挙げられる。
【００５０】
また、特に図７（ｂ）においては、金属板からなる支持体を用いる場合は、該支持体をグランド電位とし、接着剤１００３に導電性を有する材料を用いることにより、容易にバリア層をグランド電位とすることができる。
【００５１】
また、図４では半導体基板１０１の裏面側及び側面側に熱硬化性樹脂層１０４が配置されており、図４（ａ）は熱硬化性樹脂層１０４と半導体基板１０１の間にバリア膜を設けた構成を示し、図４（ｂ）は熱硬化性樹脂層１０４の裏面及び側面にバリア膜を設けた構成を示している。図４に示す実施形態では、裏面側に加えて側面側においても金属イオンを遮蔽することができる。特に図４（ａ）に示した実施形態では、半導体素子の裏面及び裏面をバリア膜で覆っているため、より有効に金属イオンを遮蔽することができる。
【００５２】
図８に図４（ａ）に示した半導体素子を内蔵する半導体内蔵基板を示す。上述のように、半導体内蔵基板に用いる樹脂中には銅等の金属イオンが含まれる場合があり、図８（ａ）に示した構成とすることにより、バリア膜によりそれらの金属イオンから回路を有効に保護することができる。特に図８（ｂ）に示すように、金属板からなる支持体を含む半導体内蔵基板とする場合、金属板から由来する金属イオンをバリア膜で有効に遮蔽することができる。また、上述のように、バリア膜を所定の電位とすることで、シールド効果や電源電圧の安定化をより効果的に図ることができる。
【００５３】
図４（ａ）に示した半導体素子では、素子の裏面上にバリア膜が設けられることから、緻密なバリア膜を形成することが容易となり、バリア膜自体の膜厚を薄くすることができる。また、導電性のバリア膜を設けた場合は、バリア膜をグランド電位とすることによりシールド効果を実現することができる。また、図４（ａ）に示す構成では、ウエハ上に形成した素子を切断した状態でバリア膜をスパッタ法又はＣＶＤ法等を用いて形成することで、安定的に形成することができる。バリア膜を半導体素子の側面まで形成するためには、なるべく半導体素子を薄くすることが望ましい。
【００５４】
図４（ｂ）に示した半導体素子では、バリア膜から半導体素子の回路部分までの距離を大きくすることが可能となり、さらなるバリア性の向上が期待できる。また、導電性のバリア膜を設けた場合は、グランド電圧や電源電圧等の電位を与えることによりシールド効果や半導体素子の電源電圧の安定化を実現することができる。さらに、図４（ｂ）では、熱硬化性樹脂層と接着剤１００３との密着性が得られない、もしくは、信頼性として低い場合に、両者への密着力向上の効果が期待できる。また、図４（ｂ）に示す構成では、図４（ａ）の構成に比べて半導体素子の回路とバリア膜との間隔を広くすることができ、導電性のバリア膜を所定の電位にする場合に、回路ショートの発生を有効に防げることができる。これは、半導体素子の回路部分には、テスト回路などが存在しており、導電性のバリア膜が接触することで回路ショートが発生する場合があるためである。
【００５５】
上述のように、バリア膜を所定の電位とする場合は、例えば、半導体内蔵基板の被覆絶縁層中にビアを形成し、該ビアとバリア膜とを電気的に連通させる配線を設けることにより達成することができる。
【００５６】
また、図４（ａ）において、半導体素子のグランド回路を側面に延展するように形成し、側面のバリア層と電気的に繋がるように形成することで、バリア膜をグランド電位とすることができる。つまり、回路面に形成された電子回路は前記半導体基板の側面まで延展するグランド回路を含み、前記グランド回路は導電性を有する前記バリア膜と接している構成とすることができる。また、上述のように、半導体素子内に形成したＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を用いてバリア膜を所定の電位とすることもできる。つまり、バリア膜とで電子回路中の電源回路若しくはグランド回路とをＴＳＶを用いて電気的に接続させた半導体素子とすることができる。
【００５７】
また、図４（ｂ）に示す半導体素子を内蔵する半導体内蔵基板おいて、図１７（ａ）に示すように、配線層１００５とバリア膜１０５とを電気的に連通させるビア８００１を被覆絶縁層中に設けることにより達成することもできる。また、図１７（ｂ）に示すように、金属板からなる支持体１０１０を用いる場合は、該支持体をグランド電位とし、接着剤１００３に導電性を有する材料を用いることにより、容易にバリア層をグランド電位とすることができる。
【００５８】
（実施形態４）
また、図１０に示すように、熱硬化性樹脂層１０４の半導体基板と反対側の面（熱硬化性樹脂層の裏面）における表面粗さＲａを０．１〜０．８μｍとすることが好ましい。熱硬化性樹脂層１０４の裏面における表面粗さをこの範囲にすることによって、接着シート等の接着剤と半導体素子とをより強固に接着することができる。
【００５９】
（実施形態５）
また、図１１に示すように、半導体素子の中央部から外周端部に向かう程薄くなるように熱硬化性樹脂層を形成することが好ましい。このような構成とすることにより、例えば絶縁層２０１の上に配置された接着剤２０２に半導体素子を接着させる際に、空気を外部に押し出すように接着することができる。そのため、半導体素子の接着の際に容易に空気を内部に含まないように接着することができる。特に図１１に示すように、緩いカーブを描いて半導体素子の中央部から外周端部に向かって熱硬化性樹脂層を薄くすれば、接着の際により効果的に空気を外部に押し出すことができるため好ましい。特に凸レンズのような中央部が厚く外周端部が薄い形状となるようにすることが好ましい。
【００６０】
より具体的には、半導体素子の中心を通り回路面に垂直な断面のいずれにおいても、中心から端部に向かって熱硬化性樹脂層の厚さが薄くなる形状とすることができる。半導体素子の中心とは、例えば半導体素子が矩形の場合、対角線の交点を中心とすることができる。
【００６１】
半導体素子の中央部と外周端部における熱硬化性樹脂層の厚みの差は、特に制限されるものではなく、適宜調整することができるが、例えば３〜２０μｍとすることができる。
【００６２】
また、このような熱硬化性樹脂層の形成方法としては、例えば成形法を用いることができる。例えば、熱硬化性樹脂を半導体素子の裏面に塗布した後、所定の型を押し付けて熱硬化性樹脂を硬化させることにより、所望の形状を有する熱硬化性樹脂層を形成することができる。
【００６３】
なお、図１１において、加熱及び加圧条件下で接着剤２０２上に半導体素子を搭載することができる。本発明においては、加熱及び加圧条件下で熱硬化性樹脂層が変形しないため、接着時においても膜厚を制御し易い。
【００６４】
（実施形態６）
また、図１２に示すように、半導体素子の中央部から外周端部に向かう程厚くなるように熱硬化性樹脂層を形成することもできる。半導体素子の外周端部側の熱硬化性樹脂層を厚くすることにより、半導体素子に与える収縮応力を向上することができ、半導体素子の回路面側に配置されるパッシベーション膜による収縮応力との均衡を保ち易くすることができる。
【００６５】
とくにパッシベーション膜としてポリイミド等の有機樹脂を用いた場合、半導体素子への収縮応力が高くなり、反りが発生してしまう場合がある。その場合、半導体素子の裏面に有機樹脂膜を形成することによりパッシベーション膜の収縮応力と反する収縮応力を発生させ、反りを低減することができる。その際、本実施形態のように、中央部から外周端部に向かって有機樹脂膜が厚くなる形状とすることにより、効果的にパッシベーション膜の収縮応力と反する収縮応力を生じさせることができるため、有効に半導体素子の反りを低減することができる。本実施形態では特に凹レンズのような中央部が薄く外周端部が厚い形状となるようにすることが好ましい。
【００６６】
より具体的には、半導体素子の中心を通り回路面に垂直な断面のいずれにおいても、中心から端部に向かって熱硬化性樹脂層の厚さが厚くなる形状とすることができる。半導体素子の中心とは、例えば半導体素子が矩形の場合、対角線の交点を中心とすることができる。
【００６７】
半導体素子の中央部と外周端部における熱硬化性樹脂層の厚みの差は、特に制限されるものではなく、適宜調整することができるが、例えば３〜２０μｍとすることができる。
【００６８】
なお、この実施形態の場合は、接着剤等と接着する際に空気を内部に含有してしまう場合があることから、真空中で接着工程を行うことが望ましい。
【００６９】
また、このような熱硬化性樹脂層の形成方法としては、例えば成形法を用いることができる。例えば、熱硬化性樹脂を半導体素子の裏面に塗布した後、所定の型を押し付けて熱硬化性樹脂を硬化させることにより、所望の形状を有する熱硬化性樹脂層を形成することができる。
【００７０】
（実施形態７）
また、図１３（ａ）乃至（ｃ）に示すように、熱硬化性樹脂層の半導体基板と接する面と反対の面（以下、熱硬化性樹脂層の裏面とも称す）に凸部を形成することができる。熱硬化性樹脂層の裏面に凸部を形成しておくことにより保持テープとの接着力を低減することができ、ピックアップニードルによるピックアップの際に、保持テープから半導体素子を容易に剥がすことができる。
【００７１】
凸部は図１３（ａ）及び（ｂ）に示すように熱硬化性樹脂層で形成することもできる。つまり、熱硬化性樹脂層の裏面側の表面形状を凹凸形状とすることにより凸部を形成することができる。また、凸部は、図１３（ｃ）に示すように熱硬化性樹脂層とは別の樹脂材料を用いて形成することもできる。
【００７２】
凸部の形状は、特に制限されるものではないが、水平断面形状（面方向の断面形状）が矩形状や多角形状、円形状、楕円形状等とすることができる。凸部の表面は平面であることが好ましい。また、凸部の厚さや幅、間隔は適宜調整することができる。例えば、凸部の厚さ（図１３（ａ）におけるｈ）は、例えば３〜２０μｍとすることができる。
【００７３】
凸部の配置数はとくに制限されるものではないが、半導体素子の裏面側に１つ以上形成することができ、複数形成することが好ましい。
【００７４】
凸部の配置位置としては、特に制限されるものではなく、例えば熱硬化性樹脂層の裏面に格子状や千鳥状に配置することができる。
【００７５】
また、凸部の配置位置として、ピックアップに用いるピックアップニードルで突き上げられる部分に凸部を設けておくことが好ましい。ピックアップニードルで突き上げられる部分の強度を凸部を設けて向上しておくことにより、半導体素子におけるクラックの発生をより低減することができるためである。また、ピックアップニードルが接触する部分に凸部を設ける場合、その凸部の弾性率は５〜２０ＭＰａの樹脂で構成することが好ましい。弾性率が５〜２０ＭＰａの樹脂で凸部を形成することにより、ピックアップニードルの衝撃を効果的に吸収することができるためである。ピックアップニードルは、通常、半導体素子のそれぞれの角付近（４隅周辺）を突き上げるように配置されている。そのため、矩形状の半導体素子の４隅部分の熱硬化性樹脂層の裏面側に凸部を設けておくことが好ましい。
【００７６】
また、半導体素子を製造する工程において、半導体素子の裏面に硬化した熱硬化性樹脂層を設けておき、該熱硬化性樹脂層におけるピックアップ時にピックアップニードルで突き上げられる部分に前記凸部を設けておくことが好ましい。ピックアップ時に熱硬化性樹脂層のピックアップニードルで突き上げられる部分に凸部を設けておくことにより、ピックアップニードルによる衝撃に対する強度を向上することができる。そのため、クッラクの発生を抑制して、半導体素子を製造することができる。
【００７７】
凸部の形成方法としては、特に制限されるものではないが、例えばフォトリソグラフィ法や成形法、ドライエッチングやウェットエッチングを用いることができる。
【００７８】
（実施形態８）
半導体素子の反りを低減するために、熱硬化性樹脂層の裏面側に反り制御パターンを設けてもよい。この反り制御パターンは、半導体素子の表面側に設けられるパッシベーション膜と熱硬化性樹脂層の残留応力のバランスにあわせて適宜選択することができる。つまり、反り制御パターンを設けない状態でパッシベーション膜を内側とする反りが発生する場合は、熱硬化性樹脂層側の剛性向上や収縮量増加が必要となるため、凸形状にて設けられることが望ましい。剛性向上の対策は、格子形状や放射状が効果的となる。格子形状のサイズや放射状とする角度などは所望の剛性に合わせて適宜選択できる。一方、収縮量を増加させる対策は、半導体素子中心部に向かう力を発生させる必要があるため、放射状や多角形や円形からなるドット状配置が効果的となる。放射状とする角度やドット形状やピッチについては、収縮量にあわせて適宜選択することができる。ただし、ドット状に対しては、半導体素子外周に向かうほど大きいサイズとすることで外周部の反り相殺が達成しやすくなる。凸形状の表面からの突出量としては、３μｍ以上３０μｍ以下、望ましくは５μｍ以上１５μｍ以下、さらに望ましくは７μｍ以上１０μｍ以下である。次に、反り制御パターンを設けない状態で熱硬化性樹脂を内側とする反りが発生する場合は、熱硬化性樹脂の変形容易性を向上させる必要があるため、凹形状にて設けられることが望ましい。つまり、熱硬化性樹脂を部分的に変形しやすくすることで、パッシベーション膜側への変形を強め、効果的に反り制御を行う。この変形容易性向上には、格子形状や放射状、中心位置を合わせた複数の相似形の多角形や円形の重ね合わせが効果的である。凹形状の表面からの突出量としては、３μｍ以上３０μｍ以下、望ましくは５μｍ以上１５μｍ以下、さらに望ましくは７μｍ以上１０μｍ以下である。反り制御パターンの材料は樹脂を用いることができ、熱硬化性樹脂であることが好ましい。また、反り制御パターンはフォトリソ法を用いて熱硬化性樹脂層の裏面に形成することができる。
【００７９】
（実施形態９）
以下、図１に示した構成を有する半導体素子を製造する方法について図１４を参照して説明する。なお、本発明は以下の製造方法に制限されるものではない。
【００８０】
まず、図１４（ａ）に示すように、回路２００２及びパッシベーション膜２００３が形成されたウェハ２００１を用意し、ウェハ２００１の回路面側に第１の保持テープＡを貼り付ける。なお、本実施形態ではシリコンウェハを半導体基板として用いる。
【００８１】
次に、図１４（ｂ）に示すように、ウェハ２００１を裏面から薄化する。薄化させる方法としては、ＢＳＧや化学的エッチング、ＣＭＰ等の手法を用いることができる。
【００８２】
次に、図１４（ｃ）に示すように、薄化したウェハ２００１’の裏面に熱硬化性樹脂を塗布し硬化させることで、熱硬化性樹脂層２００４を形成する。塗布方法としては、例えばスピンコート法を挙げることができる。熱硬化性樹脂としては例えばポリイミド樹脂を用いることができる。
【００８３】
また、バリア膜を熱硬化性樹脂層２００４と半導体基板との間に設ける場合は、熱硬化性樹脂を塗布する前にスパッタリング法やＣＶＤ法等を用いてバリア膜を形成する。また、バリア膜を熱硬化性樹脂層２００４の裏面に設ける場合は、熱硬化性樹脂層２００４を形成した後にスパッタリング法やＣＶＤ法等を用いてバリア膜を形成する。
【００８４】
次に、図１４（ｄ）に示すように、第１の保持テープＡを剥がし、回路面と反対側の面（裏面）に第２の保持テープＢを貼り付ける。
【００８５】
次に、図１４（ｅ）に示すように、半導体素子の外形に合わせてダイシングする。
【００８６】
次に、図１４（ｆ）に示すように、ピックアップニードル２００５を用いて、裏面側に熱硬化性樹脂層が形成された半導体チップを第２の保持テープＢからピックアップする。
【００８７】
本発明では、半導体素子の裏面側が硬化した熱硬化性樹脂層で補強されているため、ピックアップ時のクラックの発生を防ぐことができる。また、ピックアップ時に限らず、搬送工程や搭載工程における衝撃に対しても破損を防ぐことができる。
【００８８】
（実施形態１０）
以下、図２に示した構成を有する半導体素子を製造する方法について図１５を参照して説明する。なお、本発明は以下の製造方法に制限されるものではない。
【００８９】
まず、図１５（ａ）に示すように、回路２００２及びパッシベーション膜２００３が形成されたウェハ２００１を用意し、ウェハ２００１の回路面と反対側の面（裏面）に第１の保持テープＣを貼り付ける。そして、回路面側からダイシングしてダイシング溝を形成する。ダイシング溝は、最終形態の半導体素子の厚さ以上に形成する。なお、本実施形態ではシリコンウェハを半導体基板として用いる。
【００９０】
次に、図１５（ｂ）に示すように、第１の保持テープＣを剥がし、回路面側に第２の保持テープＤを貼り付ける。
【００９１】
次に、図１５（ｃ）に示すように、ウェハ２００１を裏面からダイシング溝に到達するまで薄化する。薄化させる方法としては、ＢＳＧや化学的エッチング、ＣＭＰ等の手法を用いることができる。
【００９２】
次に、図１５（ｄ）に示すように、薄化したウェハ２００１’の裏面に熱硬化性樹脂を塗布し硬化させて熱硬化性樹脂層２００４を形成する。この際、ダイシング溝に熱硬化性樹脂が入り込むことで、半導体素子の側面にも熱硬化性樹脂層２００４が形成される。塗布方法としては、例えばスピンコート法を挙げることができる。熱硬化性樹脂としては例えばポリイミド樹脂を用いることができる。
【００９３】
また、バリア膜を半導体素子の裏面及び側面に設ける場合は、熱硬化性樹脂を塗布する前に例えばスパッタ法やＣＶＤ法を用いてバリア膜を形成すればよい。
【００９４】
次に、図１５（ｅ）に示すように、第２の保持テープＤを剥がし、裏面に第３の保持テープＥを貼り付ける。そして、回路面側から半導体素子の外形に合わせてダイシングする。また、この際、半導体素子の側面に熱硬化性樹脂層２００４が残るようにダイシングする。
【００９５】
また、この際、例えばスパッタ法やＣＶＤ法を用いて熱硬化性樹脂層２００４の裏面及び側面にバリア膜を形成することができる。
【００９６】
次に、図１５（ｆ）に示すように、ピックアップニードル２００５を用いて、裏面及び側面に熱硬化性樹脂層が形成された半導体チップを第３の保持テープＥからピックアップする。
【００９７】
本実施形態の製造方法は、半導体素子の裏面及び側面に熱硬化性樹脂層を容易に形成することができる。
【００９８】
（実施形態１１）
次に、図５（ａ）に記載の半導体素子内蔵基板の製造方法について、図１６を参照して説明する。図１６は、図５（ａ）の実施形態の半導体内蔵基板の製造工程を模式的に示した工程断面図である。なお、本発明は以下の製造方法に限定されるものではない。
【００９９】
まず、図１６（ａ）に示すように、裏面絶縁層１００１の上に熱硬化性樹脂層１０４が裏面に形成された半導体素子１００を接着剤１００３を用いて配置する。接着剤としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂又はポリイミド樹脂等を用いることができる。
【０１００】
次に、図１６（ｂ）に示すように、半導体素子１００を被覆するように被覆絶縁層１００２を裏面絶縁層１０１の上に配置する。
【０１０１】
次に、図１６（ｃ）に示すように、被覆絶縁層１００２の中に素子用ビア１００４を形成し、被覆絶縁層１００２の上に配線層１００５を形成する。
【０１０２】
次に、図１６（ｄ）に示すように、配線層１００５を被覆する配線絶縁層１００６を形成し、配線絶縁層１００６中に配線ビア１００７を形成する。そして、配線絶縁層１００６の上に外部接続用端子１００８及びソルダーレジスト１００９を形成する。
【０１０３】
被覆絶縁層や配線絶縁層の形成方法は、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。
【０１０４】
また、本発明では、半導体素子は硬化後の熱硬化性樹脂層で補強されており、この熱硬化性樹脂層は半導体内蔵基板の製造時における熱により変形しないため、膜厚を容易に制御して半導体内蔵基板を製造することができる。
【０１０５】
素子用ビア又は配線ビアの形成方法としては、電解めっき、無電解めっき、印刷法、溶融金属吸引法等を用いることができる。
【０１０６】
素子用ビアや配線ビアの下穴は、絶縁層に用いる材料が感光性を有する場合はフォトリソグラフィ法により形成することができる。絶縁層に用いる材料が非感光性の場合又はパターン解像度が低い場合、下穴は、レーザー加工法、ドライエッチング法又はブラスト法により形成することができる。
【０１０７】
また、半導体素子の電極端子に接続する素子用ビアとしては、電極端子上に予め通電用の金属ポストを設けておき、被覆絶縁層１００２を形成した後、研磨等により絶縁材料の表面を削って金属ポストの表面を露出させてビアを形成する方法でも構わない。研削方法は、例えば、バフ研磨、ＣＭＰ等が挙げられる。
【０１０８】
配線層は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により、例えばＣｕ、Ｎｉ、Ｓｎ又はＡｕ等の金属を用いて形成することができる。
【０１０９】
サブトラクティブ法は、例えば特開平１０−５１１０５号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。セミアディティブ法は、例えば特開平９−６４４９３号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、ＣＶＤ法等で形成できる。フルアディティブ法は、例えば特開平６−３３４３３４号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。
【０１１０】
外部接続用端子１００８は、信号配線やグランド配線を兼ねていてもよく、この場合は該信号配線やグランド配線の一部を露出するようにソルダーレジストをエッチングすることで外部接続用端子を形成できる。
【符号の説明】
【０１１１】
１００    半導体素子
１０１    半導体基板
１０２    回路
１０３    パッシベーション膜
１０４    熱硬化性樹脂層（硬化後）
１０５    バリア膜
１０６    凸部
１００１    裏面絶縁層
１００２    被覆絶縁層
１００３    接着剤
１００４    素子用ビア
１００５    配線層（表面側配線層）
１００６    配線絶縁層
１００７    配線ビア
１００８    外部接続用端子
１００９    ソルダーレジスト
１０１０    支持体
１０１１    層間ビア
１０１２    第１の裏面側配線層
１０１３    第１の裏面側絶縁層
１０１４    第１の裏面側ビア
１０１５    第２の裏面側配線層
１０１６    第２の裏面側絶縁層
１０１７    第２の裏面側ビア
１０１８    裏面側外部接続用端子
１０１９    裏面側ソルダーレジスト
２００１    ウェハ
２００１’  薄化したウェハ
２００２    回路
２００３    パッシベーション膜
２００４    熱硬化性樹脂層
２００５    ピックアップニードル
【図１】
2011253879.tif 000003
【図２】
2011253879.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2011253879.tif 000008
【図７】
2011253879.tif 000009
【図８】
2011253879.tif 000010
【図９】
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【図１０】
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【図１１】
2011253879.tif 000013
【図１２】
2011253879.tif 000014
【図１３】
2011253879.tif 000015
【図１４】
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【図１５】
2011253879.tif 000017
【図１６】
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【図１７】
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