(57)【要約】【課題】電源投入時において誤ってテストモードが設定されたテスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。【解決手段】テスト信号発生回路１００は、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させてテスト回路を活性化し、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させてテスト回路を非活性化する。テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルからＬレベルへ遷移すると、テストイネーブル信号ＴＥＳＴＥをＬレベルからＨレベルへと遷移させ、テストイネーブル信号ＴＥＳＴＥがＨレベルへと遷移してから予め設定された所定期間経過後に、テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルに遷移しているとき、テストイネーブル信号ＴＥＳＴＥをＨレベルからＬレベルへと遷移させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の内部回路をテストするテスト回路に対してテストを開始させるためのテストモードエントリ信号が、外部から入力されると、前記テストモードエントリ信号により内部のラッチをセットし、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、
前記テスト信号発生回路が、電源投入時の前記テストモードエントリ信号が入力される前に、前記ラッチが前記テストイネーブル信号を出力していた場合、前記テストイネーブル信号により前記ラッチをリセットするリセット手段を有していることを特徴とする半導体装置。
【請求項２】
前記リセット手段は、前記テストイネーブル信号を予め設定された期間遅延させる遅延回路であり、
前記テスト回路の駆動を許可するテストイネーブル信号を出力する期間において、前記ラッチは、前記予め設定された期間経過前に前記テストモードエントリ信号が繰り返し入力されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記テスト信号発生回路は、テスト状態を維持する信号と前記テストイネーブル信号との論理積演算により生成される信号と、前記テストモードエントリ信号の論理反転信号との否定論理和演算を行い、前記テストモードエントリ信号を生成する論理回路を有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト信号発生回路を備えた半導体装置に関する。
【背景技術】
【０００２】
テスト信号発生回路を備えた半導体装置においては、テスト回路が電源投入時において電源投入時に設定されたデータでテスト状態に移行した場合（以下、テストモードに誤ってエントリした場合とする）誤ってテストモードへエントリした場合、半導体装置の起動後にテストモードを用いてテスト回路をリセットする必要がある。
【０００３】
なお、電源投入時において、テストモードへのエントリを制御するための回路としては、特許文献１記載のパワーオンリセット回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２３３０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のテスト信号発生回路を備えた半導体装置においては、テスト回路が、電源投入時に設定されたデータでテストモードに誤ってエントリした場合、回路起動後のテストモード設定期間に外部から、例えばモードレジスタ信号（ＭＲＳ信号）を入力し、テスト回路に誤って設定されたテストモードを解除（リセット）していた。
ここで、テスト回路（テスト回路１とする）が、リセット時に駆動されていた、リセットに時間を要する電源テスト回路である場合を考える。電源テスト回路は、例えば、降圧回路が供給する内部電源電圧の電圧レベルを調整するための内部基準信号を発生する電圧発生回路である。電圧発生回路は、一般的に、低消費電力化、あるいはレイアウトサイズ縮小化のため、回路を構成するトランジスタのトランジスタ定数（チャネル幅Ｗ）を、駆動可能な限り小さく設定する。そのため、電圧発生回路は、負荷の電圧を駆動する能力が低い回路であり、内部基準信号の出力レベルを、誤った出力レベルから、電源投入時に正しく設定されるべき出力電圧のレベル（デフォルトの値であり、通常の動作においてもこのデフォルト値が使用される）へ変化させるまで多くの時間を要する。また、テスト回路の出力レベルにより調整される降圧回路の出力電圧が安定するまでの時間が増大する。
【０００６】
このように、テストモードの設定対象となるテスト回路は、上記電源テスト回路以外にも多数あり、かつ、テストモードはテスト回路の数だけ存在するため、全てのテスト回路にテストモードを設定する時間（全体テストモード設定時間とする）は膨大な時間となる。
また、ここで、回路起動後のテストモード設定期間において、電源テスト回路（テスト回路１）の出力レベルをリセットしてデフォルトの値へと変化させた後、次に上記降圧回路により電源が供給される回路（テスト回路２）がテスト状態へ移行する場合を考える。テスト回路２が、供給される動作電源電圧がまだ安定していない状態で、テストモードが設定される場合、正しい電源電圧が供給されずに、正常にテストを行えない事態も生じ得る。ここで、テスト回路２が正常にテストを行うため、供給される電源電圧が安定するのを待つ対策も考えられるが、これでは、上記全体テストモード設定に時間がかかり、テスト工程にかかる時間が不必要に増大してしまう。
【０００７】
つまり、従来においては、電源テスト回路（テスト回路１）が、電源投入時に設定を予定していないテストモードへ移行してしまった場合、まず電源投入後のテストモードにおいてテストモードを解除し、その出力レベルをデフォルトの値へとリセットしていた。そのため、他のテスト回路２がテストモードへ移行するまでの時間が伸び、全体テストモード設定時間が長くなっていたという問題があった。また、全体テストモード設定時間が伸びることで、通常動作モード（半導体記憶装置の場合、書き込みモード、読み出しモード）へ移行する迄の時間も伸びてしまうという問題があった。
【課題を解決するための手段】
【０００８】
本発明は、半導体装置の内部回路をテストするテスト回路に対してテストを開始させるためのテストモードエントリ信号が、外部から入力されると、前記テストモードエントリ信号により内部のラッチをセットし、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、前記テスト信号発生回路が、電源投入時の前記テストモードエントリ信号が入力される前に、前記ラッチが前記テストイネーブル信号を出力していた場合、前記テストイネーブル信号により前記ラッチをリセットするリセット手段を有していることを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明の半導体装置によれば、電源投入時においてテスト回路に誤ってテストモードが設定されても（電源投入時に第２の論理レベルとなるテストイネーブル信号が入力され、テスト回路がテストモード設定状態に入っても）、予め設定された所定時間経過後において、テストモードエントリ信号が初期設定された論理レベルに遷移していれば、テストイネーブル信号は第１の論理レベルへ遷移する。これによって、電源投入時にテスト回路に誤って設定されたテストモードを解除できる。例えば、テスト回路が電源テスト回路である場合、電源投入後からテストモード設定期間の開始時までに、テスト回路をリセットする（電源回路の出力レベルを回路動作時までにデフォルトの値へと戻す）ことができる。そのため、回路起動時（テストモード設定期間の開始時）において、電源テスト回路をリセットする必要がなくなり、テストモードを設定すべき複数のテスト回路にテストモードを設定するのに要する時間（全体テストモード設定時間）を短縮できる。また、全体テストモード設定時間が短縮できることで、通常動作モードへ移行する迄の時間も短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態におけるテスト信号発生回路１００と、その動作タイミングチャートである。
【図２】第２の実施形態におけるテスト信号発生回路２００と、その動作タイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい第１の実施形態について詳細に説明する。
[第１の実施形態]
図１は、第１の実施形態におけるテスト信号発生回路１００と、その動作タイミングチャートである。
図１（ａ）に示すテスト信号発生回路１００は、ナンド回路１０１、遅延回路１０２、インバータ回路１０３、及びナンド回路１０４を備えている。
ナンド回路１０１は、２入力１出力の否定論理積演算を行う回路であり、テストモードエントリ信号ＥＮＴＥＳＴＢ及びナンド回路１０４の出力が入力され、テストイネーブル信号ＴＥＳＴＥを出力する。テストモードエントリ信号ＥＮＴＥＳＴＢは、半導体装置が半導体記憶装置である場合に、例えば外部から入力されるテストコマンド信号（ＡＣＴ、ＷＲＴ，ＲＥＤ）に基づいて発生する信号である。
遅延回路１０２は、テストイネーブル信号ＴＥＳＴＥを、予め設定された所定期間所定期間遅延し、インバータ回路１０３に対して出力する。本実施形態において、所定期間は５μ秒であるが、所定期間は予め任意の時間に設定される。
インバータ回路１０３は、遅延されたテストイネーブル信号ＴＥＳＴＥを、論理反転しナンド回路１０４に対して出力する。
ナンド回路１０４は、ナンド回路１０１と同じく２入力１出力の否定論理積演算を行う回路であり、テストイネーブル信号ＴＥＳＴＥ及びインバータ回路１０３の出力が入力され、ナンド回路１０１の１入力となる信号を出力する。
【００１２】
ここで、テストイネーブル信号ＴＥＳＴＥは、不図示のテスト回路（テスト回路）に入力される。テスト回路は、入力されるテストイネーブル信号ＴＥＳＴＥがＬレベル（第１の論理レベル）からＨレベル（第２の論理レベル）へと遷移すると活性化され、入力されるテストイネーブル信号ＴＥＳＴＥがＨレベルからＬレベルへと遷移すると非活性化される。
テスト回路が、リセットに時間を要する電源テスト回路、例えば、降圧回路が供給する内部電源電圧の電圧レベルを調整するため、内部基準信号を発生する電圧発生回路であるとする。電圧発生回路は、入力されるテストイネーブル信号ＴＥＳＴＥがＬレベルからＨレベルへと遷移すると、テストモードに設定され、降圧回路の基準電圧となる内部基準信号を発生する。降圧回路は、外部から供給される電源電圧を、入力される内部基準信号の電圧レベルに応じて変換し、半導体装置の内部回路に内部電源電圧として供給する。
【００１３】
例えば、テスト回路である電圧発生回路は、回路起動後にテストモードに移行すると、デフォルトの電圧レベル（通常動作に使用される電圧レベル）と異なる電圧レベルのテスト電圧を、降圧回路へ出力する。降圧回路は、電圧発生回路が出力するテスト電圧を変換してテスト用電源電圧を内部回路へ供給する。
内部回路は、テスト用電源電圧として、デフォルトの内部電源電圧（デフォルトの電圧レベルに対応する内部電源電圧）より低い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて緩めの内部タイミングで動作し、半導体装置の電源電圧動作マージンを拡げる。また、内部回路は、テスト用電源電圧として、デフォルトの内部電源電圧より高い内部電源電圧が供給されると、デフォルトの内部電源電圧が供給される場合に比べて厳しい内部タイミングで動作し、半導体装置の電源電圧動作マージンを狭める。このようにして、内部回路は、回路起動後においてタイミング調整され、半導体装置が調整されたタイミングで動作可能か否かがテスタ等の試験装置を用いてテストされる。
【００１４】
また、電圧発生回路は、入力されるテストイネーブル信号ＴＥＳＴＥがＨレベルからＬレベルへと遷移すると、テストモードが解除され、デフォルトの電圧レベルにある内部基準信号を降圧回路に供給する。そして、電源電圧降圧回路は、デフォルトの内部電源電圧を、内部回路に供給する。
このように、電圧発生回路は、テストモードに設定されると内部基準信号をテスト電圧レベルとして出力し、テストモードが解除されると内部基準信号をデフォルトの電圧レベルに戻して出力する。
【００１５】
テスト信号発生回路１００の電源投入時及び電源投入後のテストモード設定時の動作を、図１（ｂ）を用いて説明する。
図１（ｂ）に示す時刻Ｔ０に電源が投入され、時刻Ｔ１に所定の電源電圧（Ｈレベル）に到達すると、テストイネーブル信号ＴＥＳＴＥも電源の上昇につれＨレベルになる場合がある。例えば、テストイネーブル信号ＴＥＳＴＥを電圧する配線が、他の電源投入時にＨレベルに遷移する配線からクロストークノイズを受け、テストイネーブル信号ＴＥＳＴＥがＨレベルになることが考えられる。従来においては、電源投入時にテストイネーブル信号ＴＥＳＴＥがＨレベルに上昇して、テスト回路が誤ってテストモードへ移行しないように、テスト信号発生回路１００或いはテスト回路にパワーオンリセット信号を入力する構成として、テストイネーブル信号ＴＥＳＴＥがＨレベルに遷移しないようにしていた。パワーオンリセット信号とは、電源投入と共に信号の電圧レベルが上昇し、Ｈレベルの期間に対象となる回路をリセットし（この場合、テストイネーブル信号ＴＥＳＴＥがＨレベルに遷移しないように）、電源電圧が所定電圧になって対象回路のリセットを終了してからＬレベルとなる信号で、半導体装置内のパワーオンリセット信号発生回路において生成される。
【００１６】
しかし、パワーオンリセット信号発生回路が、製造ばらつき等に起因して、パワーオンリセット信号を十分長い間出力しない場合、上記クロストークノイズ等に起因してテストイネーブル信号ＴＥＳＴＥはＨレベルのまま維持されることがある。テストイネーブル信号ＴＥＳＴＥがＨレベルのまま維持される場合、テスト回路においてテストモードが設定され続ける。すると、このテスト回路のテストモードを解除するには、上述の様にテストモード設定期間の開始時（ここでは、図１（ｂ）における時刻Ｔ３）に、テストイネーブル信号ＴＥＳＴＥをＬレベルとする必要がある。
【００１７】
そこで、テスト信号発生回路１００は、電源投入時にテストイネーブル信号ＴＥＳＴＥがＨレベル（第２の論理レベル）へと遷移して、テスト回路が誤ってテストモードへ移行しても、テストイネーブル信号ＴＥＳＴＥがＨレベルに遷移してから予め設定された所定期間経過後に、テストイネーブル信号ＴＥＳＴＥをＬレベルへ遷移させる。
つまり、図１（ｂ）に示すように、時刻Ｔ１においてテストイネーブル信号ＴＥＳＴＥがＨレベルになると、遅延回路１０２は、テストイネーブル信号ＴＥＳＴＥを５μ秒（予め設定された所定期間）図中時刻Ｔ２まで遅延させる。インバータ回路１０３は、遅延されたテストイネーブル信号ＴＥＳＴＥを、論理反転しナンド回路１０４に対して出力する。ナンド回路１０４は、インバータ回路１０３からの入力がＬレベルとなるので、出力をＨレベルに遷移させる。ナンド回路１０１は、２入力がいずれもＨレベルとなるので、テストイネーブル信号ＴＥＳＴＥをＬレベルへと遷移させる。
【００１８】
テスト回路が上記電圧発生回路である場合、電圧発生回路は、入力されるテストイネーブル信号ＴＥＳＴＥがＨレベルからＬレベルへと遷移するので、テストモードが解除され、デフォルトの電圧レベルにある内部基準信号を降圧回路に供給する。また、降圧回路は、デフォルトの内部電源電圧を、内部回路に供給する。そして、時刻Ｔ２から時刻Ｔ３までの期間が、テスト回路の出力電圧レベルをデフォルトの電圧レベルへとリセットするのに十分な時間であれば、テスト回路及び降圧回路はリセットされ、内部回路にはデフォルトの内部電源電圧が供給される。半導体装置においては、一般的に、時刻Ｔ２から時刻Ｔ３までの期間は、例えば数μ秒〜数十μ秒と、半導体装置に求められる規格で決められている。テスト回路が上述の電源テスト回路である場合であっても、その出力電圧のレベルを上記デフォルトの電圧レベル（通常動作で用いられる電圧レベル）までリセットされるまでの期間が、時刻Ｔ２から時刻Ｔ３までの期間より短く設計されるように、電源テスト回路を構成するトランジスタの回路定数（チャネル幅Ｗ）を設計することで、出力電圧のレベルを内部回路の動作に支障のない十分安定な電圧レベルまでリセットできる。
【００１９】
図１（ｂ）において、時刻Ｔ３以降は、本テスト信号発生回路１００を実際に動作させて、回路起動後にテスト回路を活性化（テストモードを設定）し、その活性化状態（テストモード状態）を維持する場合を示している。
時刻Ｔ３において、テスト信号発生回路１００は、ＨレベルからＬレベルへ遷移するテストモードエントリ信号ＥＮＴＥＳＴＢが入力されると、テストイネーブル信号ＴＥＳＴＥをＨレベルに遷移させ、テスト回路にテストモードを設定する。この後、５μ秒経過すると、ナンド回路１０４の出力はＨレベルとなる。テストモードエントリ信号ＥＮＴＥＳＴＢがＨレベルであると、テストイネーブル信号ＴＥＳＴＥはＬレベルに遷移するので、テスト回路に設定されたテストモードは解除されてしまう。テスト回路のテストモード状態を維持するには、５μ秒経過前に（所定期間経過前に）、テストモードエントリ信号ＥＮＴＥＳＴＢをＨレベルからＬレベルへとし、テストイネーブル信号ＴＥＳＴＥのＨレベルを維持する。
【００２０】
テスト回路が上記電圧発生回路である場合、電圧発生回路は、入力されるテストイネーブル信号ＴＥＳＴＥがＨレベルに維持されるので、その間テストモードに設定され、例えば外部から入力されるテストデータにより、テストを行う際のテスト電圧を降圧回路に出力する。降圧回路は、供給されるテスト電圧に基づいて、テスト用電源電圧を内部回路へ電源電圧として供給する。内部回路は、供給される内部電源電圧に対応して、デフォルトの内部電源電圧が供給される場合に比べて緩めの内部タイミングで動作し、或いは、デフォルトの内部電源電圧が供給される場合に比べて厳しい内部タイミングで動作する。
【００２１】
このように、本実施形態による半導体装置は、半導体装置の内部回路をテストするテスト回路に対してテストを開始させるためのテストモードエントリ信号（テストモードエントリ信号ＥＮＴＥＳＴＢ）が、外部から入力されると、前記テストモードエントリ信号により内部のラッチ（ナンド回路１０１及びナンド回路１０４）をセットし、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号（テストイネーブル信号ＴＥＳＴＥ）を前記ラッチから出力するテスト信号発生回路（テスト信号発生回路１００）を備え、前記テスト信号発生回路が、電源投入時の前記テストモードエントリ信号が入力される前に、前記ラッチが前記テストイネーブル信号を出力していた場合、前記テストイネーブル信号により前記ラッチをリセットするリセット手段（遅延回路１０２及びインバータ回路１０３）を有していることを特徴とする半導体装置である。
【００２２】
本発明の半導体装置によれば、電源投入時においてテスト回路に誤ってテストモードが設定されても（電源投入時に第２の論理レベルとなるテストイネーブル信号ＴＥＳＴＥが入力されてテスト回路がテストモード設定状態に入っても）、予め設定された所定時間経過後において、テストモードエントリ信号ＥＮＴＥＳＴＢが初期設定された論理レベル（Ｈレベル）に遷移していれば、テストイネーブル信号ＴＥＳＴＥは第１の論理レベル（Ｌレベル）へ遷移するので、電源投入時にテスト回路に誤って設定されたテストモードを解除できる。よって、電源投入後のテストモード設定時（図１（ｂ）に示す時刻Ｔ３）において、電源投入時に誤ってテストモードが設定されたテスト回路をリセットする必要はなくなるので、テストモードを設定すべき複数のテスト回路にテストモードを設定するのに要する時間（全体テストモード設定時間）を短縮できる。また、全体テストモード設定時間が短縮できることで、通常動作モードへ移行する迄の時間も短縮することができる。
【００２３】
特に、テスト回路が、電源テスト回路のように、リセット（電源投入時に設定されるデフォルトの電圧レベルを供給するように、テストモードを解除する）に時間を要する回路である場合、電源投入後からテストモード設定期間開始時までの間に、電源テスト回路の出力電圧をデフォルトの電圧レベルに戻すことが可能となる。そして、実際に電源テスト回路をテストモード動作させる場合、テストモード設定期間において、テストモードエントリ信号ＥＮＴＥＳＴＢを定期的に繰り返し入力すれば、その間において電源テスト回路は、テストモードに設定され続ける。このテスト期間は、テストモードエントリ信号ＥＮＴＥＳＴＢを必要なだけ入力することで任意の時間に設定可能である。従って、電源テスト回路は、その駆動能力に応じて、降圧回路を含む負荷を所望の電圧レベルまで駆動し、降圧回路から動作電源電圧が供給される内部回路は、供給される電源電圧が十分安定した状態におかれてテストされることとなる。
もちろん、テスト終了後は、テストモードエントリ信号ＥＮＴＥＳＴＢをＨレベルに維持すれば、テストイネーブル信号ＴＥＳＴＥはＬレベルとなるので、テスト回路に設定されたテストモードを解除できる。
【００２４】
[第２の実施形態]
上述したテスト信号発生回路１００においては、電源投入後のテストモード時以降において、テストイネーブル信号のＨレベルを維持するため、定期的に（テストモードエントリ信号ＥＮＴＥＳＴＢをＨレベルからＬレベルへし、テストイネーブル信号ＴＥＳＴＥをＨレベルにしてから遅延回路１０２で決まる所定期間が経過する前ごとに）テストモードエントリ信号ＥＮＴＥＳＴＢの論理レベルをＨレベルからＬレベルへする必要があった。
第２の実施形態においては、テスト回路に設定されたテストモードを維持するために、半導体装置の外部から入力される「テスト状態を維持する信号」により、ナンド回路１０１にテストモードエントリ信号ＥＮＴＥＳＴＢを定期的に入力することを不要にする。
以下、図２を用いて、第２の実施形態について説明する。
【００２５】
図２は、第２の実施形態におけるテスト信号発生回路２００と、その動作タイミングチャートである。
なお、図２（ａ）におけるテスト信号発生回路２００において、図１（ａ）に示すテスト信号発生回路１００と同一の部分には同一の符号を付し、その説明を省略する。
【００２６】
図２（ａ）において、オア回路２０１は、２入力１出力の論理和演算を行う回路であり、信号ＲＯＷＡＣＴ、信号ＣＥＸＴＡＶが入力され、演算結果を論理回路２０２のアンド演算部に出力する。ここで、信号ＲＯＷＡＣＴ、信号ＣＥＸＴＡＶは、半導体装置が例えば半導体記憶装置である場合に外部から入力されるコマンド信号（ＡＣＴ、ＷＲＴ，ＲＥＤ）に基づいて発生する信号であり、ここでは、「テスト状態を維持する信号」とする。
論理回路２０２のアンド演算部は、２入力１出力の論理積演算を行う回路であり、オア回路２０１の演算結果と、テストイネーブル信号ＴＥＳＴＥが入力され、演算結果を論理回路２０２のノア演算部へ出力する。
論理回路２０２のノア演算部は、２入力１出力の否定論理和演算を行う回路であり、論理回路２０２のアンド演算部の演算結果と、テストモードエントリ信号ＥＮＴＥＳＴＢの論理反転信号であるテストモードエントリ信号ＥＮＴＥＳＴが入力され、演算結果であるＥＮＴＥＳＴＢをナンド回路１０１へ出力する。
【００２７】
「テスト状態を維持する信号」は、テストモード設定時（図２（ｂ）における時刻Ｔ３）に入力されるＬレベルからＨレベルと遷移する信号であり、時刻Ｔ３以降において、オア回路２０１にいずれか一方の信号が入力されると、オア回路２０１はＨレベルの演算結果を出力する。時刻Ｔ３以降において、テストイネーブル信号ＴＥＳＴＥはＨレベルに遷移しているので、論理回路２０２のアンド演算部は、Ｈレベルの演算結果を出力する。以降、テストモードエントリ信号ＥＮＴＥＳＴがＬレベルに遷移しても、論理回路２０２のノア演算部は、演算結果であるＥＮＴＥＳＴＢをＬレベルに維持する。つまり、実施形態１の場合と異なり、テストモードエントリ信号（この場合はテストイネーブル信号ＴＥＳＴＥの論理反転信号であるテストモードエントリ信号ＥＮＴＥＳＴ）を、図２（ｂ）に示すように周期的に（いったんテストイネーブル信号ＴＥＳＴＥがＨレベルとなってから、遅延回路で決まる期間が経過する前ごとに）に入力する必要はなくなり、テストモード状態を維持することが可能となる。
【００２８】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００２９】
１００，２００…テスト信号発生回路、ＴＥＳＴＥ…テストイネーブル信号、ＥＮＴＥＳＴＢ，ＥＮＴＥＳＴ…テストモードエントリ信号、１０１，１０４…ナンド回路、１０２…遅延回路、１０３…インバータ回路、２０１…オア回路、２０２…論理回路
【図１】
2011252801.tif 000003
【図２】
2011252801.tif 000004