(57)【要約】【課題】システムバスのコマンドの通信量を軽減することでオーバーヘッド時間を短縮し、試験時間を短縮することが可能な半導体試験装置を実現する。【解決手段】記憶部を有するハードウェアを複数備え、コマンドにより記憶部から設定対象部へ設定データを転送する半導体試験装置において、コマンドを送信するシステム制御部と、システム制御部から送信された設定データと転送時に必要なアドレス情報を記憶部に書き込み、コマンドを受信して記憶部に記憶されているアドレス情報に基づいて設定データを転送する設定制御部とを備える。【選択図】  図１
2011133252.tif 000002
【特許請求の範囲】
【請求項１】
記憶部を有するハードウェアを複数備え、コマンドにより前記記憶部から設定対象部へ設定データを転送する半導体試験装置において、
前記コマンドを送信するシステム制御部と、
このシステム制御部から送信された前記設定データと転送時に必要なアドレス情報を前記記憶部に書き込み、前記コマンドを受信して前記記憶部に記憶されている前記アドレス情報に基づいて前記設定データを転送する設定制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記アドレス情報は、
前記設定データが転送される前記設定対象部の転送先アドレスと、
前記設定データの数に前記転送先アドレスの数を合わせたデータ数を示すデータ長と、
前記転送先アドレスまたは前記データ長が記憶される先頭アドレスと
から構成されることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記設定制御部は、
前記記憶部に記憶された前記先頭アドレスが予め割り当てられた領域以外のアドレスである場合に、前記データ転送を終了することを特徴とする
請求項２記載の半導体試験装置。
【請求項４】
前記コマンドは、
前記複数のハードウェア全てに設けられた前記設定制御部が一斉にデータ転送を開始する共通の命令であることを特徴とする
請求項１〜３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設定データが記憶される記憶部が備えられたハードウェアを複数有し、コマンドにより記憶部から設定対象部へ設定データを転送する半導体試験装置に関し、詳しくは、システムバスのコマンドの通信量を軽減することで半導体試験装置の設定にかかる時間（オーバーヘッド時間）を短縮し、試験時間を短縮することが可能な半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体デバイスの試験において、試験時間は非常に重要視されるパラメータの１つとされている。限られた時間内に、試験時間が長くなれば試験可能なデバイス数は少なくなり、試験時間が短くなれば試験可能なデバイス数は多くなるため、半導体デバイスを製造する半導体メーカの利益に試験時間が影響するからである。このような状況において、試験時間を少しでも短縮するため、試験以外にかかる時間、例えば、オーバーヘッド時間を短縮することが要求されている。
【０００３】
図３は、従来の半導体試験装置の一例を示した構成図である。
図３において、半導体試験装置５０は、システム制御部１、インターフェース部２および複数のハードウェア１０を有している。さらに、ハードウェア１０は、記憶部３、レジスタ４、メモリ５および設定制御部６を有している。ハードウェア１０には、例えば、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験信号を出力し、ＤＵＴからの出力信号を入力するピンエレクトロニクスカードや、ＤＵＴに対して電圧または電流を印加し、測定するＤＣモジュール等がある。
【０００４】
システム制御部１は、ＣＰＵ（Central Processing Unit）等から構成され、試験に使用するプログラムの作成、半導体試験装置５０に実装されているハードウェア１０の制御、試験結果の処理等、半導体試験装置を総合的に管理、制御する。
【０００５】
インターフェース部２は、システム制御部１と各ハードウェア１０との間に配置され、システム制御部１からハードウェア１０への信号、または、ハードウェア１０からシステム制御部１への信号の中継を行う。また、システム制御部１とインターフェース部２は、システムバスＡで相互に接続され、インターフェース部２と各ハードウェア１０は、システムバスＢでそれぞれ相互に接続される。
【０００６】
記憶部３は、システム制御部１から送信される設定データと転送先アドレスを記憶する。レジスタ４およびメモリ５は、ハードウェア１０の各機能の設定に使用される。設定制御部６は、ＦＰＧＡ（Field Programmable Gate Array）等から構成され、システム制御部１から送信される設定データと転送先アドレスを記憶部３に書き込む。また、設定制御部６は、システム制御部１からのコマンドにより、記憶部３から設定データと転送先アドレスを読み出し、レジスタ４またはメモリ５へ書き込む。また、レジスタ４、メモリ５および設定制御部６は、ローカルバス７にて相互に接続されている。
【０００７】
このような半導体試験装置の動作を図４および図５を用いて説明する。
図４は、従来の半導体試験装置におけるデータ転送を説明する説明図であり、図５は、従来の半導体試験装置におけるバースト転送を用いた場合のデータ転送を説明する説明図である。
【０００８】
システム制御部１は、試験開始前に、設定データと転送先アドレスをハードウェア１０の記憶部３に記憶させるため、システムバスＡ上に設定データと転送先アドレスを送信する。インターフェース部２は、システムバスＡを介して、システム制御部１からの設定データと転送先アドレスを受信し、受信した設定データと転送先アドレスを、システムバスＢを介して、ハードウェア１０の設定制御部６へ送信する。ハードウェア１０の設定制御部６は、図４に示すように、インターフェース部２から受信した設定データと転送先アドレスを記憶部３に書き込む。
【０００９】
具体的には、設定対象部となるレジスタ４またはメモリ５の転送先アドレスをｎ番地（ｎは０以上の整数）に書き込み、ｎ番地で指定された転送先アドレスに転送する設定データを（ｎ＋１）番地に書き込む。このように、システム制御部１は、ｎ番地〜（ｎ＋９）番地まで、転送先アドレスと設定データを交互に繰り返し書き込む。
【００１０】
そして、試験が開始されると、システム制御部１は、各ハードウェア１０の設定制御部６に対し、記憶部３に記憶されている設定データを設定対象部へ書き込むことを指示するため、システムバスＡ上にコマンドを順次送信する。インターフェース部２は、システムバスＡを介して、システム制御部１からのコマンドを受信し、受信したコマンドを、システムバスＢを介して、ハードウェア１０の設定制御部６へ送信する。
【００１１】
ハードウェア１０の設定制御部６は、インターフェース部２からのコマンドを受信すると、記憶部３に記憶されている設定データと転送先アドレスを読み出し、転送先アドレスに該当する設定対象部へ設定データを書き込む。システム制御部１は、半導体試験装置５０の設定が終了するまで、コマンドを送信する。
【００１２】
次に、図５を用いて、バースト転送を用いた場合のデータ転送を説明する。システム制御部１は、試験開始前に、設定データと転送先アドレスをハードウェア１０の記憶部３に記憶させるため、システムバスＡ上に設定データと転送先アドレスを送信する。インターフェース部２は、システムバスＡを介して、システム制御部１からの設定データと転送先アドレスを受信し、受信した設定データと転送先アドレスを、システムバスＢを介して、ハードウェア１０の設定制御部６へ送信する。ハードウェア１０の設定制御部６は、図５に示すように、インターフェース部２から受信した設定データと転送先アドレスを記憶部３に書き込む。
【００１３】
具体的には、設定対象部となるレジスタ４またはメモリ５の転送先アドレスをｎ番地（ｎは０以上の整数）に書き込み、ｎ番地で指定された転送先アドレスに転送する設定データを（ｎ＋１）番地に書き込む。
【００１４】
（ｎ＋２）番地以降にも、設定データを書き込んでおく。この時、システム制御部１は、各ハードウェア１０の設定制御部６に転送するデータ数ｍ（ｍは１以上の整数）を設定しておく。図５に示す例では、データ数ｍは９個である。
【００１５】
そして、試験が開始されると、システム制御部１は、各ハードウェア１０の設定制御部６に対し、記憶部３に記憶されている設定データを設定対象部へ書き込むことを指示するため、システムバスＡ上にコマンドを順次送信する。インターフェース部２は、システムバスＡを介して、システム制御部１からのコマンドを受信し、受信したコマンドを、システムバスＢを介して、ハードウェア１０の設定制御部６へ送信する。
【００１６】
ハードウェア１０の設定制御部６は、インターフェース部２からのコマンドを受信すると、記憶部３のｎ番地〜（ｎ＋ｍ）番地までに記憶されている設定データを読み出す。ハードウェア１０の設定制御部６は、記憶部３のｎ番地に記憶されていた設定対象部の転送先アドレスを起点とし、この転送先アドレス以降の連続したアドレスに、（ｎ＋１）番地〜（ｎ＋ｍ）番地までに記憶されていた設定データを連続的に書き込む（バースト転送）。システム制御部１は、半導体試験装置５０の設定が終了するまで、コマンドを送信する。
【００１７】
このように、試験開始前に記憶部３に予め設定データと転送先アドレスを書き込んでおき、システム制御部１からのコマンドにより、記憶部３から設定データと転送先アドレスを読み出し、設定対象部へ設定データをバースト転送することにより、１回のコマンドで設定対象部の複数のアドレスに設定データを書き込むことができるので、システムバスＡおよびシステムバスＢの通信量（トラフィック）を軽減することができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−０３２１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、図３および図５に示す従来例では、レジスタ４またはメモリ５に割り当てられたアドレス領域が不連続になっている場合には、レジスタ４またはメモリ５への設定データの書き込みにバースト転送を用いたとしても、連続的に書き込める場合が少ないので、結果的にシステム制御部１からインターフェース部２を介してハードウェア１０の設定制御部６へ送信するコマンドが多くなり、システムバスＡおよびシステムバスＢの通信量が増大してしまう。このため、ハードウェア１０の設定に時間がかかるので、試験時間が長くなるという問題があった。
【００２０】
そこで本発明の目的は、システムバスのコマンドの通信量を軽減することでオーバーヘッド時間を短縮し、試験時間を短縮することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２１】
請求項１記載の発明は、
記憶部を有するハードウェアを複数備え、コマンドにより前記記憶部から設定対象部へ設定データを転送する半導体試験装置において、
前記コマンドを送信するシステム制御部と、
このシステム制御部から送信された前記設定データと転送時に必要なアドレス情報を前記記憶部に書き込み、前記コマンドを受信して前記記憶部に記憶されている前記アドレス情報に基づいて前記設定データを転送する設定制御部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記アドレス情報は、
前記設定データが転送される前記設定対象部の転送先アドレスと、
前記設定データの数に前記転送先アドレスの数を合わせたデータ数を示すデータ長と、
前記転送先アドレスまたは前記データ長が記憶される先頭アドレスと
から構成されることを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明において、
前記設定制御部は、
前記記憶部に記憶された前記先頭アドレスが予め割り当てられた領域以外のアドレスである場合に、前記データ転送を終了することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記コマンドは、
前記複数のハードウェア全てに設けられた前記設定制御部が一斉にデータ転送を開始する共通の命令であることを特徴とするものである。
【発明の効果】
【００２２】
本発明によれば、以下のような効果がある。
記憶部を有するハードウェアを複数備え、コマンドにより記憶部から設定対象部へ設定データを転送する半導体試験装置において、コマンドを送信するシステム制御部と、システム制御部から送信された設定データと転送時に必要なアドレス情報を記憶部に書き込み、コマンドを受信して記憶部に記憶されているアドレス情報に基づいて設定データを転送する設定制御部とを備えることにより、不連続なアドレス配置になっている設定対象部に対しても１回のコマンドで設定データを書き込むことができるので、システムバスのコマンドの通信量を軽減することができ、オーバーヘッド時間を短縮して試験時間を短縮することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体試験装置の一実施例を示した構成図である。
【図２】本発明の半導体試験装置におけるデータ転送を説明する説明図である。
【図３】従来の半導体試験装置の一例を示した構成図である。
【図４】従来の半導体試験装置におけるデータ転送を説明する説明図である。
【図５】従来の半導体試験装置におけるバースト転送を用いた場合のデータ転送を説明する説明図である。
【発明を実施するための形態】
【００２４】
以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体試験装置の一実施例を示した構成図である。図１において、図３に示す構成と異なる点は、システム制御部１の代わりにシステム制御部１１が設けられている点、設定制御部６の代わりに設定制御部１２が設けられている点である。
【００２５】
図１において、半導体試験装置５１は、インターフェース部２、システム制御部１１および複数のハードウェア２０を有している。さらに、ハードウェア２０は、記憶部３、レジスタ４、メモリ５および設定制御部１２を有している。ハードウェア２０には、例えば、ＤＵＴに対して試験信号を出力し、ＤＵＴからの出力信号を入力するピンエレクトロニクスカードや、ＤＵＴに対して電圧または電流を印加し、測定するＤＣモジュール等がある。
【００２６】
システム制御部１１は、図３のシステム制御部１と同様に、ＣＰＵ等から構成され、試験に使用するプログラムの作成、半導体試験装置５１に実装されているハードウェア２０の制御、試験結果の処理等、半導体試験装置を総合的に管理、制御する。
【００２７】
インターフェース部２は、システム制御部１１と各ハードウェア２０との間に配置され、システム制御部１１からハードウェア２０への信号、または、ハードウェア２０からシステム制御部１１への信号の中継を行う。また、システム制御部１１とインターフェース部２は、システムバスＡで相互に接続され、インターフェース部２と各ハードウェア２０は、システムバスＢでそれぞれ相互に接続される。
【００２８】
記憶部３は、システム制御部１１から送信される設定データと転送時に必要なアドレス情報を記憶する。レジスタ４およびメモリ５は、ハードウェア２０の各機能の設定に使用される。設定制御部１２は、ＦＰＧＡ等から構成され、システム制御部１１から送信される設定データと転送時に必要なアドレス情報を記憶部３に書き込む。また、設定制御部１２は、システム制御部１１からのコマンドにより、記憶部３から設定データと転送時に必要なアドレス情報を読み出し、レジスタ４またはメモリ５へ書き込む。また、レジスタ４、メモリ５および設定制御部１２は、ローカルバス７にて相互に接続されている。
【００２９】
このような半導体試験装置の動作を図２を用いて説明する。
図２は、本発明の半導体試験装置におけるデータ転送を説明する説明図である。システム制御部１１は、試験開始前に、設定データと転送時に必要なアドレス情報をハードウェア２０の記憶部３に記憶させるため、システムバスＡ上に設定データと転送時に必要なアドレス情報を送信する。
【００３０】
インターフェース部２は、システムバスＡを介して、システム制御部１１からの設定データと転送先アドレスを受信し、受信した設定データと転送先アドレスを、システムバスＢを介して、ハードウェア２０の設定制御部６へ送信する。ハードウェア２０の設定制御部６は、図２に示すように、インターフェース部２から受信した設定データと転送先アドレスを記憶部３に書き込む。
【００３１】
図２に示す例では、先頭アドレスをｎ番地（ｎは０以上の整数）、（ｎ＋１４）番地および（ｎ＋２７）番地にそれぞれ書き込む。先頭アドレスは、ｎ番地には（ｎ＋８）番地、（ｎ＋１４）番地には（ｎ＋１６）番地、（ｎ＋２７）番地にはｎ番地〜（ｎ＋２８）番地以外の番地がそれぞれ書き込まれたものとする。
【００３２】
同様に、図２に示す例では、データ長を（ｎ＋８）番地および（ｎ＋１６）番地にそれぞれ書き込む。データ長は、（ｎ＋８）番地には５、（ｎ＋１６）番地には１０がそれぞれ書き込まれたものとする。
【００３３】
また、システム制御部１１は、各ハードウェア２０の設定制御部１２に、１回のコマンドで転送する領域の開始アドレスと、１回のコマンドで転送する領域全体のデータ数ｍ（ｍは１以上の整数）を設定しておく。図２に示す例では、開始アドレスはｎ番地、データ数ｍは２９個であり、１回のコマンドで転送する領域（予め割り当てられた領域）はｎ番地〜（ｎ＋２８）番地となる。
【００３４】
そして、試験が開始されると、システム制御部１１は、各ハードウェア２０の設定制御部１２に対し、設定データを設定対象部へ書き込むことを指示するため、システムバスＡ上にコマンドを順次送信する。インターフェース部２は、システムバスＡを介して、システム制御部１１からのコマンドを受信し、受信したコマンドを、システムバスＢを介して、ハードウェア２０の設定制御部１２へ送信する。
【００３５】
ハードウェア２０の設定制御部１２は、インターフェース部２からのコマンドを受信すると、転送する領域の開始アドレスに指定されている記憶部３のｎ番地に記憶されている先頭アドレスを読み出す。
【００３６】
ハードウェア２０の設定制御部１２は、読み出した先頭アドレスが（ｎ＋８）番地であったので、（ｎ＋８）番地に記憶されているデータ長を読み出す。ハードウェア２０の設定制御部１２は、読み出したデータ長が５であったため、データ長が記憶されているアドレスの次のアドレス、すなわち、（ｎ＋９）番地から５アドレス分を読み出す。
【００３７】
そして、ハードウェア２０の設定制御部１２は、（ｎ＋９）番地に記憶されていた設定対象部の転送先アドレスを起点として、連続するアドレスに（ｎ＋１０）番地〜（ｎ＋１３）番地に記憶されていた設定データをバースト転送する。具体的には、（ｎ＋９）番地に記憶されていた設定対象部の転送先アドレスが０ｘ０００１であったとすると、ハードウェア２０の設定制御部１２は、アドレス０ｘ０００１に（ｎ＋１０）番地に記憶されていた設定データを書き込み、次のアドレスであるアドレス０ｘ０００２に（ｎ＋１１）番地に記憶されていた設定データを書き込む。同様に、ハードウェア２０の設定制御部１２は、アドレス０ｘ０００３に（ｎ＋１２）番地に記憶されていた設定データを書き込み、次のアドレスであるアドレス０ｘ０００４に（ｎ＋１３）番地に記憶されていた設定データを書き込む。
【００３８】
バースト転送が終了した後、ハードウェア２０の設定制御部１２は、次のバースト転送を実行するため、設定データが記憶されていた最後のアドレスである（ｎ＋１３）番地の次のアドレス（ｎ＋１４）番地を読み出す。（ｎ＋１４）番地には、次のバースト転送に使用する先頭アドレスが記憶されている。
【００３９】
ハードウェア２０の設定制御部１２は、読み出した先頭アドレスが（ｎ＋１６）番地であったので、（ｎ＋１６）番地に記憶されているデータ長を読み出す。ハードウェア２０の設定制御部１２は、読み出したデータ長が１０であったため、データ長が記憶されているアドレスの次のアドレス、すなわち、（ｎ＋１７）番地から１０アドレス分を読み出す。
【００４０】
そして、ハードウェア２０の設定制御部１２は、（ｎ＋１７）番地に記憶されていた設定対象部の転送先アドレスを起点として、連続するアドレスに（ｎ＋１８）番地〜（ｎ＋２６）番地に記憶されていた設定データをバースト転送する。
【００４１】
バースト転送が終了した後、ハードウェア２０の設定制御部１２は、次のバースト転送を実行するため、設定データが記憶されていた最後のアドレスである（ｎ＋２６）番地の次のアドレス（ｎ＋２７）番地を読み出す。（ｎ＋２７）番地には、次のバースト転送に使用する先頭アドレスが記憶されている。
【００４２】
しかし、読み出した先頭アドレスがｎ番地〜（ｎ＋２８）番地以外の番地であったため、予め割り当てられた領域（図２の例ではｎ番地〜（ｎ＋２８）番地）以外のアドレスを指定していることになるので、ハードウェア２０の設定制御部１２は、バースト転送を終了する。
【００４３】
このように、システム制御部１１が設定データと転送時に必要なアドレス情報を送信し、ハードウェア２０の設定制御部１２が記憶部３に設定データと転送時に必要なアドレス情報を試験開始前に予め書き込んでおく。システム制御部１１からのコマンドにより、ハードウェア２０の設定制御部１２が記憶部３から設定データとアドレス情報を読み出し、このアドレス情報に基づいて、設定対象部へ設定データをバースト転送することにより、不連続なアドレス配置になっている設定対象部に対しても１回のコマンドで設定データを書き込むことができるので、システムバスのコマンドの通信量を軽減することができ、オーバーヘッド時間を短縮して試験時間を短縮することができる。
【００４４】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１および図２に示す実施例において、ハードウェア２０の記憶部３に記憶される転送時に必要なアドレス情報が、転送先アドレス、データ長および先頭アドレスから構成されることを示したが、これに限らず、設定データが設定対象部にバースト転送できる情報であればよい。
【００４５】
例えば、データ長、転送先アドレスおよび設定データが記憶される記憶部３の領域を予め決めておくことで、先頭アドレスを記憶しておく必要がなくなる。具体的には、設定対象部に設定する設定データのデータ長のうち、最も大きいデータ長の分だけ記憶部３の領域を確保する。例えば、最大データ長が１０とすると、これにデータ長と転送先アドレスを記憶する２アドレス分を加えて、合計１２アドレスが１つの転送先に必要な領域となる。この領域を記憶部３上に規則的に割り当てておくことで、ある転送先アドレスにバースト転送を行った後に、次のバースト転送のデータ長、転送先アドレスおよび設定データが記憶部３のどこのアドレスに記憶されているかが分かるので、先頭アドレスを記憶しておく必要がなくなる。
【００４６】
（２）図１および図２に示す実施例において、システム制御部１１が、各ハードウェア２０の設定制御部１２に対し、設定データを設定対象部へ書き込むことを指示するため、システムバスＡ上にコマンドを順次送信する構成を示したが、各ハードウェア２０それぞれに送信していたコマンドを共通化し、この共通化されたコマンドによって、各ハードウェア２０全てに設けられた設定制御部が一斉にデータ転送を開始するようにしてもよい。このようにすることで、システムバスのコマンドの通信量をさらに軽減することができ、オーバーヘッド時間を短縮して試験時間を短縮することができる。
【符号の説明】
【００４７】
３  記憶部
１１  システム制御部
１２  設定制御部
２０  ハードウェア
【図１】
2011133252.tif 000003
【図２】
2011133252.tif 000004
【図３】
2011133252.tif 000005
【図４】
2011133252.tif 000006
【図５】
2011133252.tif 000007