(57)【要約】【課題】プログラミング正確度とプログラミング速度のどちらも向上した組合せを提供できる不揮発性メモリー装置及びメモリーシステムの駆動方法の提供。【解決手段】メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行する段階とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリー装置の動作方法において、
メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて、検証モードのグループから検証モードを選択する段階と、
前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、を含むことを特徴とするダイナミック検証モード選択を有する不揮発性メモリー装置の動作方法。
【請求項２】
前記検証動作は、
前記メモリーセルの閾値電圧がターゲット閾値電圧分布内に存在する時、前記メモリーセルはパスメモリーセルと判別する段階と、
前記閾値電圧が前記ターゲット閾値電圧分布より低い近似閾値電圧範囲内に存在する時、前記メモリーセルは速いメモリーセルと判別する段階と、
前記閾値電圧が前記近似閾値電圧範囲より低い遠い閾値電圧範囲内に存在する時、前記メモリーセルは遅いメモリーセルと判別する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリー装置の動作方法。
【請求項３】
前記メモリーセルがパスメモリーセルであると判別した時、プログラミング動作を完了する段階と、
前記メモリーセルが速いメモリーセルもしくは遅いメモリーセルであると判別した時、ワードラインに第ｉ＋１番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、ビットラインに前記ビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインにビットラインプログラム電圧を印加することによって、前記プログラミング動作の前記第ｉ＋１番目プログラミング区間を実行する段階と、をさらに含むことを特徴とする請求項２に記載の不揮発性メモリー装置の動作方法。
【請求項４】
前記第ｉ番目及び第ｉ＋１番目プログラミング電圧は増加型ステッププログラミングパルス（ＩＳＰＰ）スキームによって定義され、前記第ｉ＋１番目プログラミング電圧は定義されたＩＳＰＰステップ電圧によって前記第ｉ番目プログラミング電圧より大きいことを特徴とする請求項３に記載の不揮発性メモリー装置の動作方法。
【請求項５】
前記検証モードを選択する段階は、シングルステップ検証モードとマルチプルステップ検証モードとの間で選択する段階を含むことを特徴とする請求項１に記載の不揮発性メモリー装置の動作方法。
【請求項６】
実行されたプログラミング区間の個数と関連したプログラミング区間閾値を定義する段階をさらに含み、
前記シングルステップ検証モードと前記マルチプルステップ検証モードとの間で前記選択する段階は、
現在プログラミング区間と前記プログラミング区間閾値とを比較し、前記現在プログラミング区間が前記プログラミング区間閾値より低ければ、前記マルチプルステップ検証モードを選択し、前記現在プログラミング区間が前記プログラミング区間閾値以上であれば、前記シングルステップ検証モードを選択する段階を含むことを特徴とする請求項５に記載の不揮発性メモリー装置の動作方法。
【請求項７】
前記マルチプルステップ検証モードは、
第１検証ステップの間に、前記メモリーセルに対する現在閾値電圧とプレ検証電圧とを比較する段階と、
第２検証ステップの間に、前記現在閾値電圧と検証電圧とを比較する段階とを含むことを特徴とする請求項５に記載の不揮発性メモリー装置の動作方法。
【請求項８】
前記現在閾値電圧が前記プレ検証電圧より低ければ、前記メモリーセルを遅いメモリーセルとして指定する段階と、
前記現在閾値電圧が前記プレ検証電圧及び前記検証電圧より高いか、あるいは同一であり、かつ前記検証電圧より低ければ、前記メモリーセルを速いメモリーセルとして指定する段階とをさらに含むことを特徴とする請求項７に記載の不揮発性メモリー装置の動作方法。
【請求項９】
前記現在閾値電圧が前記第１検証ステップの間に前記プレ検証電圧より低いと決定されれば、前記第２検証ステップにおいて前記メモリーセルにプリチャージ電圧が印加されないことを特徴とする請求項７に記載の不揮発性メモリー装置の動作方法。
【請求項１０】
前記プログラム条件はプログラミング条件のグループから選択された少なくとも１つのプログラミング条件を含み、前記プログラミング条件のグループは前記プログラミング動作の間に実行されたプログラミング区間の個数、前記メモリーセルに対する特別なプログラム状態、検出されたノイズ、計算されたノイズ、検出された温度、計算された温度、温度の変化、前記メモリーセルに対する閾値電圧分布の変化、バイアス条件、前記メモリーセルに連結されたビットラインに対する感知周期、前記メモリーセルに対する摩耗度を示す情報、を含むことを特徴とする請求項１に記載の不揮発性メモリー装置の動作方法。
【請求項１１】
前記メモリーセルは複数の状態と関連したデータを格納するためのマルチ−レベルセルＭＬＣであり、
前記複数の状態は、少なくとも１つの消去状態、前記消去状態より大きい閾値電圧を有する第１プログラム状態、前記第１プログラム状態より大きい閾値電圧を有する第２プログラム状態、及び前記第２プログラム状態より大きい閾値電圧を有する第３プログラム状態を含み、
前記プログラム条件を評価する段階は、現在プログラミング区間が前記複数の状態のいずれか１つにＭＬＣプログラミングしているかを判別する段階を含むことを特徴とする請求項１に記載の不揮発性メモリー装置の動作方法。
【請求項１２】
前記検証モードを選択する段階は、
前記現在プログラミング区間が前記消去状態、前記第１プログラミング状態、及び前記第２プログラミング状態に前記ＭＬＣをプログラミングしていると判別した時に第１検証モードを選択する段階と、
前記現在プログラミング区間が前記第３プログラム状態に前記ＭＬＣをプログラミングしていると判別した時に第２検証モードを選択する段階とを含むことを特徴とする請求項１１に記載の不揮発性メモリー装置の動作方法。
【請求項１３】
前記第１検証モードはマルチプルステップ検証モードであり、前記第２検証モードはシングルステップ検証モードであることを特徴とする請求項１２に記載の不揮発性メモリー装置の動作方法。
【請求項１４】
メモリーセル指定データを発生する段階と、
前記メモリーセル指定データに基づいて、前記メモリーセルを遅いメモリーセル、あるいは速いメモリーセルとしてメモリーセルを指定する段階とをさらに含むことを特徴とする請求項１に記載の不揮発性メモリー装置の動作方法。
【請求項１５】
前記メモリーセル指定データを発生させる段階は、前記検証動作の間に実行されることを特徴とする請求項１４に記載の不揮発性メモリー装置の動作方法。
【請求項１６】
前記検証動作の間に、不揮発性メモリー装置に前記メモリーセル指定データを格納する段階をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリー装置の動作方法。
【請求項１７】
不揮発性メモリー装置内部に、最下位ビットＬＳＢ及び最上位ビットＭＳＢを含むデータを格納するためのマルチ−レベルメモリーセルＭＬＣをプログラミングする方法において、
ＭＳＢプログラミング動作が後続するＬＳＢプログラミングを含む第ｉ番目プログラミング区間を実行する段階を含み、
前記ＭＳＢプログラミング動作は、
前記ＭＬＣに連結されたワードラインに第ｉ番目プログラミング電圧を印加する段階と、前記ＭＬＣが速いメモリーセルであれば、前記ＭＬＣに連結されたビットラインにビットラインフォシング電圧を印加し、前記ＭＬＣが遅いメモリーセルであれば、前記ＭＬＣに連結された前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、
前記選択された検証モードを利用して検証動作を実行する段階と、を含むことを特徴とするプログラミング方法。
【請求項１８】
前記検証動作は、
消去状態と関連した消去閾値電圧分布、前記消去閾値電圧分布より高い第１プログラム状態と関連した第１閾値電圧分布、前記第１閾値電圧分布より高い第２プログラム状態と関連した第２閾値電圧分布、及び前記第２閾値電圧分布高い第３プログラム状態と関連した第３閾値電圧分布、の閾値電圧分布のグループの中のいずれか１つに前記ＭＬＣの閾値電圧が存在する時、前記ＭＬＣはパスメモリーセルであると判別する段階と、
前記第１閾値電圧分布より低い第１近似閾値電圧範囲、前記第２閾値電圧分布より低い第２近似閾値電圧範囲、及び前記第３閾値電圧分布より低い第３近似閾値電圧範囲、の近似閾値電圧範囲のグループの中のいずれか１つに前記ＭＬＣの閾値電圧が存在する時、前記ＭＬＣは速いメモリーセルであると判別する段階と、
前記ＭＬＣの閾値電圧が前記第３近似閾値電圧範囲より低く前記第２閾値電圧分布より高いか、前記第２近似閾値電圧範囲より低く前記第１閾値電圧分布より高いか、あるいは前記第１近似閾値電圧範囲より低く前記消去閾値電圧分布より高い時、前記ＭＬＣは遅いメモリーセルであると判別する段階と、を含むことを特徴とする請求項１７に記載のプログラミング方法。
【請求項１９】
不揮発性メモリー装置の駆動方法において、
メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルであれば、前記メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
前記メモリーセルの現在閾値電圧とパス閾値電圧とを比較する段階と、
前記現在閾値電圧が前記パス閾値電圧より低ければ、第１検証モードを選択する段階と、
前記現在閾値電圧が前記パス閾値電圧より高いか、あるいは同一であれば、第２検証モードを選択する段階と、を含むことを特徴とする不揮発性メモリー装置の駆動方法。
【請求項２０】
前記第１検証モードはマルチプルステップ検証モードであり、前記第２検証モードはシングルステップ検証モードであることを特徴とする請求項１９に記載の不揮発性メモリー装置の駆動方法。
【請求項２１】
不揮発性メモリー装置において、
ワードラインとビットラインとに連結されたメモリーセルを含むメモリーセルアレイと、
プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、
外部から提供されたアドレスに応答して前記ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、
前記外部から提供されたアドレスに応答して前記ビットラインにビットライン電圧を連結するためのページバッファー回路と、
前記プログラミング電圧に第ｉ番目プログラミング電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行するために、前記電圧発生回路及び前記アドレスデコーダーを制御し、前記メモリーセルが速いメモリーセルであれば、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するために前記ページバッファーを制御する制御ロジックと、を含み、
前記制御ロジックは、プログラミング条件を評価し、前記評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、前記選択された検証モードを利用して検証動作を実行するために、前記電圧発生回路、前記アドレスデコーダー、及び前記ページバッファー回路を制御するものであることを特徴とする不揮発性メモリー装置。
【請求項２２】
前記制御ロジックは、前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とする請求項２１に記載の不揮発性メモリー装置。
【請求項２３】
ページバッファー回路は、メモリー、ラッチ及びメモリーセル指定データを格納するレジスターのいずれか１つを含み、
前記制御ロジックは前記メモリーセル指定データに基づいて、ビットラインフォシング電圧、あるいはビットラインプログラム電圧を印加するために前記ページバッファーを制御するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２４】
前記検証モード選択器は、シングルステップ検証モードとマルチプルステップ検証モードとの間で選択するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２５】
前記検証モード選択器は、実行されたプログラミング区間のカウントされた個数に基づいて前記検証モードを選択するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２６】
前記検証モード選択器は、
前記メモリーセルの閾値電圧がターゲット閾値電圧分布内に存在する時、前記メモリーセルがパスメモリーセルであると判別し、
前記閾値電圧が前記ターゲット閾値電圧分布より低い近似閾値電圧範囲内に存在する時、前記メモリーセルは速いメモリーセルであると判別し、
前記閾値電圧が前記近似閾値電圧範囲より低い遠い閾値電圧範囲内に存在する時、前記メモリーセルが遅いメモリーセルであると判別するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２７】
前記検証モード選択器は前記メモリーセルに対する現在閾値電圧とパス閾値電圧との間の比較に基づいて前記検証モードを選択するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２８】
温度検出器をさらに含み、
前記検証モード選択器は、検出された温度に基づいて前記検証モードを選択するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項２９】
ノイズ検出器をさらに含み、
前記検証モード選択器は、検出されたノイズに基づいて前記検証モードを選択するものであることを特徴とする請求項２２に記載の不揮発性メモリー装置。
【請求項３０】
不揮発性メモリー装置において、
前記不揮発性メモリー装置は複数のメモリーブロックを含む３次元メモリーセルアレイを含み、前記複数のメモリーブロックの各々は複数のＮＡＮＤメモリーストリングを含み、各々のＮＡＮＤメモリーストリングは第１方向へ伸張され、前記第１方向と垂直をなす第２方向へ伸張された対応するビットラインと前記第１及び第２方向と垂直をなす第３方向へ伸張された共通ソースラインとの間に配列され、前記ＮＡＮＤメモリーストリングの１つは第１ビットラインと第１ワードラインとの間に連結されたメモリーセルを含み、
プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、
外部から提供されたアドレスに応答して前記第１ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、
前記外部から提供されたアドレスに応答して前記第１ビットラインにビットライン電圧を連結するためのページバッファー回路と、
前記プログラミング電圧に第ｉ番目プログラミング電圧を印加することによって、前記メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行するために前記電圧発生回路及び前記アドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルであれば、前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するために前記ページバッファーを制御する制御ロジックとを含み、
前記制御ロジックは、プログラミング条件を評価し、前記評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、前記選択された検証モードを利用して検証動作を実行するために前記電圧発生回路、前記アドレスデコーダー、及び前記ページバッファー回路を制御するものであることを特徴とする不揮発性メモリー装置。
【請求項３１】
メモリーシステムにおいて、
ワードラインとビットラインとの間に連結されたメモリーセルを有する不揮発性メモリー装置と、前記不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、
前記不揮発性メモリー装置は、前記メモリー制御器から命令を受信し、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックを含み、
前記メモリーセルと関連した前記プログラミング動作は、ワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加すし、ある前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、プログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、
前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、によって進行することを特徴とするメモリーシステム。
【請求項３２】
前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とする請求項３１に記載のメモリーシステム。
【請求項３３】
前記メモリー制御器は、
バスを通じてホストインターフェースとメモリーインターフェースとに連結される中央処理ユニットとを含み、
前記ホストインターフェースはホストからプログラムデータを受信するためのものであり、前記メモリーインターフェースは前記プログラムデータを前記不揮発性メモリー装置へ送信するためのものであることを特徴とする請求項３１に記載のメモリーシステム。
【請求項３４】
前記メモリー制御器及び前記不揮発性メモリー装置はメモリーカードであることを特徴とする請求項３２に記載のメモリーシステム。
【請求項３５】
前記メモリー制御器及び前記不揮発性メモリー装置はサーバーであることを特徴とする請求項３２に記載のメモリーシステム。
【請求項３６】
ソリッドステートドライバー（ＳＳＤ）において、
複数の不揮発性メモリー装置、及び前記複数の不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、
前記複数のメモリー装置の各々は、
ワードラインとビットラインとの間に連結されたメモリーセルと、
前記メモリー制御器から命令を受信し、前記メモリーセルと関連されたプログラミング動作を実行するための制御ロジックとを含み、
前記メモリーセルと関連した前記プログラミング動作は、前記ワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって前記プログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、
前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階と、によって進行され、
前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするソリッドステートドライバー（ＳＳＤ）。
【請求項３７】
前記メモリー制御器は複数のチャンネルを通じて前記複数の不揮発性メモリー装置とデータを通信するようにさらに具現され、
前記チャンネルの個数は前記複数の不揮発性メモリー装置の個数より少ないことを特徴とする請求項３６に記載のソリッドステートドライバー（ＳＳＤ）。
【請求項３８】
前記メモリー制御器は、
ホストとデータを通信するためのホストインターフェースと、
前記複数の不揮発性メモリー装置とデータを通信するためのメモリー装置インターフェースと、
キャッシュメモリーと、
前記キャッシュメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間のデータの通信を制御するための中央処理ユニットＣＰＵと、を含む請求項３６に記載のソリッドステートドライバー（ＳＳＤ）。
【請求項３９】
ホストに連結され、前記ホストとデータを交換することが可能なメモリーカードにおいて、
前記メモリーカードは、
複数の不揮発性メモリー装置及び前記複数の不揮発性メモリー装置の動作を制御するためのメモリー制御器を含み、
前記複数の不揮発性メモリー装置の各々はワードラインとビットラインとの間に連結されたメモリーセルと、前記メモリー制御器から命令を受信し、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックを含み、
前記メモリーセルに連結された前記プログラミング動作は、前記ワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記プログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、
前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行する段階によって進行され
前記制御ロジックは、前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするメモリーカード。
【請求項４０】
前記メモリー制御器は、
ホストとデータを通信するためのホストインターフェースと、
前記複数の不揮発性メモリー装置とデータを通信するためのメモリー装置インターフェースと、
バッファーメモリーと、
前記バッファーメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間のデータの通信を制御するためのマイクロプロセッサーとを含むことを特徴とする請求項３９に記載のメモリーカード。
【請求項４１】
メモリーシステムにおいて、
不揮発性メモリー装置と、
前記不揮発性メモリー装置の動作を制御するためのメモリー制御器と、を含み、
前記メモリー制御器は、
ホストから書込みデータを受信するためのホストインターフェースと、
前記不揮発性メモリー装置から読出しデータを提供するためのメモリー装置インターフェースと、
バッファーメモリーと、
前記読出しデータ及び前記書込みデータのどちらかあるいは両方にあるデータエラーを訂正するためのエラー訂正回路（ＥＣＣ）と、
前記ＥＣＣの動作を制御し、前記バッファーメモリーを利用して前記ホストインターフェースと前記メモリー装置インターフェースとの間に前記書込みデータ及び前記読出しデータを送信することができる中央処理ユニットＣＰＵとを含み、
前記メモリー装置はワードラインとビットラインとの間に連結されたメモリーセルと、前記メモリー制御器から命令を受け、前記メモリーセルと関連したプログラミング動作を実行するための制御ロジックとを含み、
前記メモリーセルと関連した前記プログラミング動作は、前記ワードラインに第ｉ番目プログラミング電圧を印加し、前記メモリーセルが速いメモリーセルである場合には、前記ビットラインにビットラインフォシング電圧を印加し、前記メモリーセルが遅いメモリーセルである場合には、前記ビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、前記プログラミング動作の第ｉ番目プログラミング区間を実行する段階と、
プログラミング条件を評価する段階と、
前記評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、
前記メモリーセルと関連した前記選択された検証モードを利用して検証動作を実行することによって進行され、
前記制御ロジックは前記評価されたプログラミング条件に基づいて前記検証モードを選択するための検証モード選択器を含むことを特徴とするメモリーシステム。
【請求項４２】
前記不揮発性メモリー装置は、１つのパッケージ内にスタックされたシングル−製品ＮＡＮＤフラッシュメモリー装置を含むことを特徴とする請求項４１に記載のメモリーシステム。
【請求項４３】
前記ホストに連結する時、前記シングル−製品ＮＡＮＤフラッシュメモリー装置は電源電圧Ｖｃｃ及びＶｃｃｑを受信し、前記電源電圧Ｖｃｃは３．０Ｖであり、前記電源電圧Ｖｃｃｑは１．８Ｖと３．０Ｖとの間の範囲の電圧であることを特徴とする請求項４２に記載のメモリーシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリー装置、不揮発性メモリー装置を結合するメモリーシステム（メモリーカードを含む）、及び不揮発性メモリー装置をプログラミングする方法に係り、より詳しくは、不揮発性メモリーセルのプログラミングの間に使用される相異なる検証モードの間でダイナミックに選択する能力を有するように提供される不揮発性メモリー装置及びメモリーシステムを動作させるための方法に関する。
【背景技術】
【０００２】
不揮発性メモリー及びそれに関連するメモリーシステムは現在の電子装置やデジタルデータシステムにおいて、設計上重要な位置を占めている。不揮発性メモリーは、相対的に小さな集積回路装置に大容量のデータが格納でき、その集積回路は低い電力消費で高い信頼性を与え、しかしも相対的に速いデータアクセスを可能にしている。
また、不揮発性メモリーは、揮発性形態のメモリー（例えば、ＤＲＡＭ及びＳＲＡＭ）とは異なり、電力が印加されていなくとも、格納されたデータを維持することができる。
【０００３】
不揮発性メモリーにはいくつかの異なる種類が存在し、その中でも広く使用されるものの１つに、電気的に消去可能であり、プログラム可能な読出しメモリー（ＥＥＰＲＯＭ）がある。ＥＥＰＲＯＭはフラッシュメモリーの種々の形態で生産されている。
【０００４】
不揮発性メモリーセルは、初期の段階では、単なるシングルビットのバイナリデータ（“１”あるいは“０”）を格納するもので、このようなメモリーセルはシングルレベルメモリーセル（ＳＬＣ）と呼ばれる。しかし、現在の多くの不揮発性メモリーセルは、２あるいはそれ以上のビットのデータを格納することができ、一般的にマルチ−レベルセル（ＭＬＣ）と呼ばれる。
このようなＭＬＣは、大きなデータ集積度を提供するが、複雑な動作（例えば、プログラミング動作、読出し動作、及び消去動作）方法が付加されることによって価格が上昇している。
【０００５】
ＭＬＣによって表示される閾値電圧は、指定された（あるいは“ターゲット”）閾値電圧の分布内に正確にプログラミングされなければならない。閾値電圧分布の電圧範囲は、プログラミングされたＭＬＣに対応するデータ状態を表すが、有効なＭＬＣデータの個数が増えることによって（例えば、２ビットＭＬＣに対して４つの状態、及び３ビットＭＬＣに対して８つの状態、等）、対応する閾値電圧分布の個数が増加するため、このような閾値電圧分布は不揮発性メモリー設計者にいくつかの解決しなければならない課題を提示する。その中でも特に、一つ目の課題は、プログラミング速度とプログラミング正確度のトレード−オフの解決であり、もう一つの課題は、プログラミングや消去回数の増加による不揮発性メモリーセルの使用可能な寿命に関するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国公開特許第１０−２０１０−００３４０１９号公報
【特許文献２】韓国公開特許第１０−２００９−０２１３６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記課題に鑑みてなされたものであって、本発明の目的は、プログラミング正確度とプログラミング速度のどちらも向上した組合せを提供できる不揮発性メモリー装置及びメモリーシステムを駆動するための方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の実施形態に係る不揮発性メモリー装置の動作方法は、メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行する段階と、を含む。
【０００９】
また、本発明の実施形態に係る不揮発性メモリー装置内部に最下位ビットＬＳＢ及び最上位ビットＭＳＢを含むデータを格納するためのマルチ−レベルセルＭＬＣをプログラミングする方法は、ＭＳＢプログラミング動作が後続するＬＳＢプログラミングを含む第ｉ番目プログラミング区間を実行する段階を含み、ＭＳＢプログラミング動作は、ＭＬＣに連結されたワードラインに第ｉ番目プログラミング電圧を印加する段階と、ＭＬＣが速いメモリーセルであれば、ＭＬＣに連結されたビットラインにビットラインフォシング電圧を印加し、ＭＬＣが遅いメモリーセルであれば、ＭＬＣに連結されたビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、選択された検証モードを利用して検証動作を実行する段階と、を含む。
【００１０】
本発明の実施形態に係る不揮発性メモリー装置の駆動方法は、メモリーセルに連結されたワードラインに第ｉ番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルであれば、メモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、メモリーセルの現在閾値電圧とパス閾値電圧とを比較する段階と、現在閾値電圧がパス閾値電圧より低ければ、第１検証モードを選択する段階と、現在閾値電圧がパス閾値電圧より高いか、あるいは同一であれば、第２検証モードを選択する段階と、を含む。
【００１１】
本発明の実施形態に係る不揮発性メモリー装置は、ワードラインとビットラインとに連結されたメモリーセルを含むメモリーセルアレイと、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答してワードラインにプログラミング電圧を連結するためのアドレスデコーダーと、外部から提供されたアドレスに応答してビットラインにビットライン電圧を連結するためのページバッファー回路と、プログラミング電圧に第ｉ番目プログラミング電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行するために、電圧発生回路及びアドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するためにページバッファーを制御する制御ロジックと、を含み、制御ロジックは、プログラミング条件を評価し、評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、選択された検証モードを利用して検証動作を実行するために電圧発生回路、アドレスデコーダー、及びページバッファー回路を制御する。
【００１２】
また、本発明の実施形態に係る不揮発性メモリー装置は、複数のメモリーブロックを含む３次元メモリーセルアレイを含み、複数のメモリーブロックの各々は複数のＮＡＮＤメモリーストリングを含み、各々のＮＡＮＤメモリーストリングは第１方向へ伸張され、第１方向と垂直をなす第２方向へ伸張された対応するビットラインと第１及び第２方向と垂直をなす第３方向へ伸張された共通ソースラインとの間に配列され、ＮＡＮＤメモリーストリングの１つは第１ビットラインと第１ワードラインとの間に連結されたメモリーセルを含み、プログラミング電圧を含む複数の制御電圧を発生させるための電圧発生回路と、外部から提供されたアドレスに応答して前記第１ワードラインに前記プログラミング電圧を連結するためのアドレスデコーダーと、外部から提供されたアドレスに応答して前記第１ビットラインにビットライン電圧を連結するためのページバッファー回路と、プログラミング電圧に第ｉ番目プログラミング電圧を印加することによって、メモリーセルに対するプログラミング動作の第ｉ番目プログラミング区間を実行するために電圧発生回路及びアドレスデコーダーを制御し、メモリーセルが速いメモリーセルであれば、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルであれば、ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するためにページバッファーを制御する制御ロジックと、を含み、制御ロジックは、プログラミング条件を評価し、評価されたプログラミング条件に基づいて検証モードグループから検証モードを選択し、選択された検証モードを利用して検証動作を実行するために電圧発生回路、アドレスデコーダー、及びページバッファー回路を制御する。
【００１３】
本発明の実施形態に係るメモリーシステムは、不揮発性メモリー装置と、不揮発性メモリー装置の動作を制御するためのメモリー制御器とを含み、メモリー制御器は、ホストから書込みデータを受信するためのホストインターフェースと、不揮発性メモリー装置から読出しデータを提供するためのメモリー装置インターフェースと、バッファーメモリーと、読出しデータ及び書込みデータのどちらかあるいは両方にあるデータエラーを訂正するためのエラー訂正回路ＥＣＣと、ＥＣＣの動作を制御しバッファーメモリーを利用してホストインターフェースとメモリー装置インターフェースとの間に書込みデータ及び読出しデータを送信することができる中央処理ユニットＣＰＵとを含み、メモリー装置はワードラインとビットラインとの間に連結したメモリーセルと、メモリー制御器から命令を受け、メモリーセルと関連したプログラミング動作を実行するための制御ロジックとを含み、メモリーセルと関連したプログラミング動作は、ワードラインに第ｉ番目プログラミング電圧を印加し、メモリーセルが速いメモリーセルである場合には、ビットラインにビットラインフォシング電圧を印加し、メモリーセルが遅いメモリーセルである場合には、ビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加することによってプログラミング動作の第ｉ番目プログラミング区間を実行する段階と、プログラミング条件を評価する段階と、評価されたプログラミング条件に基づいて検証モードのグループから検証モードを選択する段階と、メモリーセルと関連した選択された検証モードを利用して検証動作を実行することによって進行され、制御ロジックは評価されたプログラミング条件に基づいて検証モードを選択する検証モード選択器を含む。
【発明の効果】
【００１４】
詳述した通り本発明による不揮発性メモリー装置、それを含むメモリーシステムカード及びそのプログラミング方法は、プログラミング速度が遅いメモリーセルにビットラインフォシングを実行しないプログラミング動作を実行し、検証動作の時に複数の検証モードの中でいずれか１つの決定された検証モードによって検証動作を実行することによって、プログラミング動作を最適化させることができる。
【図面の簡単な説明】
【００１５】
【図１】２−ビットＭＬＣに関する一般的な閾値電圧分布を例示的に示す図面である。
【図２】本発明の実施形態に係るビットラインフォシングを結合する不揮発性メモリー装置に関するプログラミング方法を概念的に示す図面である。
【図３】本発明の実施形態を示す一般的な動作のフローチャートである。
【図４】本発明の実施形態に係る不揮発性メモリーセルに関するマルチプルステップ検証モードを概念的に示す図面である。
【図５】メモリーセルアレイ部分回路であり、共通ソースラインのノイズと関連する問題を概念的に説明するための図面である。
【図６】所定のメモリーセルアレイにおける共通ソースラインのノイズ問題をさらに示す回路及び電圧ダイヤグラムである。
【図７】共通ソースラインのノイズ問題、及びマルチプルステップ検証モードを利用する検証モード機能において問題解決するための方策を概念的に示すダイヤグラムである。
【図８】本発明の実施形態に係る不揮発性メモリーセルに関するシングルステップ検証モードを概念的に示す図面である。
【図９】本発明の実施形態に係る例示的な不揮発性メモリー装置の部分ブロックダイヤグラムである。
【図１０】本発明の実施形態に係る不揮発性メモリー装置及びあるメモリーシステムを動作する方法によってプログラミングされる例示的な２−ビットＭＬＣに関する閾値電圧分布を概念的に示す図面である。
【図１１】本発明の実施形態に係る不揮発性メモリーセルに印加される連続的なプログラミング、検証パルスをさらに示す波形ダイヤグラムである。
【図１２】本発明の実施形態に係る不揮発性メモリー装置及びメモリーシステムを動作する方法（プログラミング方法を含む）と関連した部分を要約するフローチャートである。
【図１３】本発明の実施形態に係るプログラミングによる例示的な３−ビットＭＬＣに関する閾値電圧分布を示すダイヤグラムである。
【図１４】本発明の実施形態による例示的な不揮発性メモリー装置を部分ブロックダイヤグラムである。
【図１５】本発明の実施形態に係る不揮発性メモリー装置及びメモリーシステムを動作する方法によってプログラミングされる例示的な２−ビットＭＬＣに関する閾値電圧分布を示すダイヤグラムである。
【図１６】本発明の実施形態に係る不揮発性メモリーセルに印加される直列のプログラミング、検証パルスをさらに示す波形ダイヤグラムである。
【図１７】本発明の実施形態に係る不揮発性メモリーセルに印加される直列のプログラミング、検証パルスをさらに示す波形ダイヤグラムである。
【図１８】本発明の実施形態に係る不揮発性メモリーセルに印加される直列のプログラミング、検証パルスをさらに示す波形ダイヤグラムである。
【図１９】本発明の実施形態に係る不揮発性メモリーセルに印加される直列のプログラミング、検証パルスをさらに示す波形ダイヤグラムである。
【図２０】本発明の実施形態に係る不揮発性メモリー装置及びあるメモリーシステムを動作する方法（プログラミング方法を含む）と関連した部分を要約するフローチャートである。
【図２１】本発明の実施形態に係る動作によりプログラミングされる不揮発性メモリー装置の部分ブロックダイヤグラムである。
【図２２】図２１の例示的なメモリー装置の１つのメモリーブロック関する等価回路をさらに示す部分回路ダイヤグラムである。
【図２３】本発明の実施形態に係る不揮発性メモリー装置を結合するメモリーシステムの一般的なブロックダイヤグラムである。
【図２４】図２３のメモリー制御器に係る通信された例示的な制御信号を示す波形ダイヤグラムである。
【図２５】本発明の実施形態に係る不揮発性メモリー装置を結合するメモリーシステムを示すブロックダイヤグラムである。
【図２６】本発明の実施形態に係る不揮発性メモリー装置を結合するメモリーシステムの１つ以上の特定の形態（例えば、メモリーカード）を示すブロックダイヤグラムである。
【図２７】本発明の実施形態に係る不揮発性メモリー装置のさらに特定の形態（例えば、ＭｏｖｉＮＡＮＤ）を結合するその他のメモリーシステムを示すブロックダイヤグラムである。
【図２８】本発明の実施形態に係る不揮発性メモリー装置を結合する例示的なソリッド−ステートドライバーＳＳＤを示すブロックダイヤグラムである。
【図２９】本発明の実施形態に係る図２８に示したＳＳＤを結合する計算システムを示す一般的なブロックダイヤグラムである。
【図３０】本発明の実施形態に係る図２８に示したＳＳＤを結合可能な電子装置を示す一般的なブロックダイヤグラムである。
【図３１】本発明の実施形態に係る図２８に示したＳＳＤを結合できるサーバーシステムを示す一般的なブロックダイヤグラムである。
【発明を実施するための形態】
【００１６】
以下、本発明の好ましい実施形態について、図面を参照して詳述するが本発明は、これらの実施形態に限定されるものではなく、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。
また、以下に示した好ましい実施形態は、フラッシュメモリー装置、フラッシュメモリー装置と結合するメモリーシステム、及び関連した動作方法であり、これらは、本発明の概念の範囲内に属する不揮発性メモリー装置を代表するものであって、例えば、本発明の実施形態に係る不揮発性メモリー装置は、ＮＡＮＤフラッシュメモリー（ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリー（Ｖｅｒｔｉｃａｌ  ＮＡＮＤ）、ＮＯＲフラッシュメモリー（ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化ＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗ＲＡＭ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリー（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）、スピン転送トルクＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等が挙げられる。
さらに、本発明の実施形態に係る不揮発性メモリー装置は、３次元アレイ構造（Ｔｈｒｅｅ−Ｄｉｍｅｎｔｉｏｎａｌ  Ａｒｒａｙ  Ｓｔｒｕｃｔｕｒｅ）であって、電荷格納層が電導性浮遊ゲートで構成されたフラッシュメモリー装置はもちろん、電荷格納層が絶縁膜で構成されたチャージタラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ、“ＣＴＦ”と称する）等にも適用されるものである。
【００１７】
不揮発性メモリーセルの動作及びプログラミングは、通常のアプローチ方法で可能であり、不揮発性メモリーセルに示される閾値電圧は、閾値電圧分布の個数の中でいずれか１つに存在するようにプログラミングすることができる。
図１は２ビットＭＬＣと関連した４つの閾値電圧分布を例示的に示したものである。不揮発性メモリーセルにおける消去状態Ｅ及び第１〜第３プログラミング状態Ｐ１、Ｐ２及びＰ３は、各々に対応する閾値電圧分布によって表される。ＭＬＣを結合する不揮発性メモリーシステムにおける１つの典型的な設計目標は、消去状態からプログラム状態のいずれか１つにＭＬＣをプログラミングさせる効率及び正確性である。
【００１８】
不揮発性メモリーセルのプログラミングは、反復的な過程であり、１つ以上のプログラミング段階、あるいはループ（例えば、不揮発性メモリーシステム内部で選択された１個もしくはそれ以上の不揮発性メモリーセルに対する特定の制御電圧の印加）は、連続的なプログラミング区間で実行される。
不揮発性メモリーセルのプログラミングは、また、定義されたプログラミング周期の間に選択された不揮発性メモリーセルを、適切にプログラミングする必要のある多くのプログラミング区間について実行することができる。不揮発性メモリーセルプログラミングは、さらに、ある狭義のプログラミング増加（例えば、連続的なプログラミング区間の間の制御電圧レベル差）について、不揮発性メモリーセルが定義された閾値電圧分布内に正確にプログラミングできるようになっている。
【００１９】
しかし、プログラミング効率を高めるためには、不揮発性メモリーセルを適切にプログラミングするために、要求されるプログラミング区間の個数はできるだけ少ないことが望まれる。
そのため、不揮発性メモリーシステムの設計者は多くの狭義のプログラミング増加を不揮発性メモリーセルに正確にプログラミングすること、できるだけ早くターゲットメモリーセル閾値電圧に近似させて全体のプログラミング区間の個数を減らすこと、の２つのことを均衡させるように追求している。
【００２０】
相反するこのような目標を均衡させるために、不揮発性メモリーシステム設計者は、異なる２つのプログラミングスキームを発達させてきた。
１つのスキームは、一般的に“ビットラインフォシング（ｂｉｔ  ｌｉｎｅ  ｆｏｒｃｉｎｇ）”と称され、この一例は、図２に示される。
【００２１】
図２のＡは、選択された不揮発性メモリーセルがプログラミングされる前の初期の閾値電圧分布Ｐを示している。
不揮発性メモリーセルをプログラミングするのに使用されるプログラミング動作は、通常用いられる増加型ステッププログラミング過程ＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｒｏｇｒａｍｍｉｎｇ  ｐｌｕｓｅ）であり、連続的なプログラミング区間は、相異なる（通常に増加する）制御電圧レベル（例えば、ワードライン及びビットライン電圧）によって特徴づけられる。
図２のＢは、選択された不揮発性メモリーセルに連結されたワードラインに印加されるワードライン電圧ＶＷＬを示している。
ここで、ワードライン電圧ＶＷＬは、ＩＳＰＰ−定義における増加分△ＩＳＰＰによって、各々の連続的なプログラミング区間の間に増加する。
【００２２】
任意に選択されたプログラミング区間において、不揮発性メモリーセルの現在閾値電圧は、３つの閾値電圧領域の中のいずれか１つに存在すると仮定する。ここで、３つの閾値電圧領域は、（１）ターゲット閾値電圧範囲“Ｐ”（例えば、閾値電圧Ｖｔｈは対応する検証電圧ＶＲより高い）、（２）近似閾値電圧範囲“Ｂ”（例えば、閾値電圧ＶｔｈはＶＲより低いが、プレ検証電圧ＰＶＲより高い）、（３）遠い閾値電圧範囲“Ａ”（例えば、閾値電圧Ｖｔｈはプレ検証電圧ＰＶＲより低い）である。
【００２３】
ビットラインフォシングを利用する選択的なプログラミング動作において、メモリーセルに印加される制御電圧の性質（例えば、レベル及び／又は区間）はメモリーセルの現在閾値電圧によって決定される。ビットラインフォシングを利用するプログラミング動作の１つの例は、図２に概念的に示される。ここで、プログラミングループの個数は、プログラミング区間の個数を用いて実行される。選択されたメモリーセルの現在閾値電圧に依存することによって、各々のプログラミングループはビットラインフォシング制御電圧あるいはノーマルプログラミング制御電圧の中のいずれか１つを印加する。即ち、選択された不揮発性メモリーセルの現在閾値電圧が、近似閾値電圧範囲Ｂに存在する時、ビットラインフォシング制御電圧はメモリーセルに印加される。しかし、選択されたメモリーセルの現在閾値電圧が遠い閾値電圧範囲Ａに存在する時には、ビットラインフォシングは印加されず、代わりにノーマルプログラミング制御電圧がメモリーセルに印加される。
【００２４】
図２のＢの電圧波形に示すように、ビットラインフォシング電圧は、選択されたメモリーセルに連結されたビットラインに印加されるビットラインフォシング電圧ＢＬＦＶを含むことができる。図２のＢに示した本発明の一実施形態において、ＢＬＦＶは概略０．３Ｖ〜１．５Ｖの範囲のレベルを有することができ、ノーマルプログラミング制御電圧は、選択されたメモリーセルのビットラインに印加される、ＢＬＦＶより低い、ビットラインプログラム電圧ＢＬＰＶを含むことができる。図２のＢで示した本発明の一実施形態において、ＢＬＰＶは概略０．０Ｖ〜０．９Ｖの範囲のレベルを有することができ、所定のプログラミング区間の間にＩＳＳＰ−定義されたＶＷＬが選択されたメモリーセルに連結されたワードラインに印加される時、図２のＢに示すように異なるビットライン電圧（ＢＬＰＶ及びＢＬＦＶ）が印加される。
【００２５】
本発明の実施形態において、ビットラインフォシング電圧ＢＬＦＶはビットラインプログラム電圧ＢＬＰＶより高いが、通常のビットラインプログラム−禁止電圧（例えば、電源電圧）よりは低い。ビットラインプログラム電圧ＢＬＰＶ及びビットラインフォシング電圧ＢＬＦＶの印加によって、メモリーセルがプログラミングされなければ、ビットラインプログラム−禁止電圧を受信するビットラインに連結されたメモリーセルは、プログラミングされない（例えば、このようなメモリーセルはターゲット閾値電圧分布Ｐ内に閾値電圧が既に存在している）。
【００２６】
ノーマルＩＳＰＰプログラミングが、遠い閾値電圧範囲Ａに現在閾値電圧を有する選択されたメモリーセルに対して実行される間に、近似閾値電圧範囲Ｂで現在閾値電圧を有する選択されたメモリーセルに対してビットラインフォシングが実行される。
反復的なＩＳＰＰプログラミング動作で与えられたプログラミング区間の間に、各々の選択されたメモリーセルは“プログラミングされた”（ターゲット閾値電圧分布範囲Ｐに閾値電圧を有する）、あるいは“遅い”（遠い閾値電圧範囲Ａに閾値電圧を有する）、あるいは“速い”（近似閾値電圧範囲Ｂに閾値電圧を有する）のいずれか１つに分類され得る。
このように分類された時（あるいは識別された時）、選択されたメモリーセルはプログラミングされた／遅い／速い識別が発生されることに依存する、現在のプログラミング区間あるあるいは次のプログラミング区間を相異なるように処理され得る。
【００２７】
図２の動作の例において、遅いメモリーセルは、ノーマル、ＩＳＰＰ−定義のワードライン電圧ＶＷＬを利用して、現在プログラミング区間の間にプログラミングされる。一方、速いメモリーセルは、ビットラインフォシングワードライン電圧（例えば、ＩＳＰＰ−定義のレベルでＢＬＦＶを引く）を利用して、現在プログラミング区間の間にプログラミングされる。
【００２８】
したがって、相対的に遅いプログラミング速度である遅いメモリーセル（例えば、任意の印加されたプログラミングループの個数に対し閾値電圧を増加させる割合の低いメモリーセル）は、ＩＳＰＰ−定義のワードライン電圧ＶＷＬ及びビットライン電圧にＢＬＰＶを受信する。相対的に速いプログラミング速度である速いメモリーセル（例えば、任意の印加されたプログラミングループの個数に対し閾値電圧を増加させる割合の高いメモリーセル）は、ワードライン電圧にＶＷＬ−ＢＬＦＶ及びビットライン電圧にＢＬＦＶを受信する。このような条件の下で、遅いメモリーセルは速いメモリーセルよりもう少し大きく電圧−同期化され、遅いメモリーセルの閾値電圧は速いメモリーセルと比較して早く増加する。このスキームによって、遅いメモリーセルが印加されるプログラミングの個数を減らすことができ、これに従い、不揮発性メモリーセルの摩耗度も減らせるので、メモリーセルの有効寿命を増加させることができる。
【００２９】
例えば、本発明の少なくとも１つの実施形態において、ＢＬＰＶは０Ｖであり、ＢＬＦＶは１Ｖであると仮定すると、速いメモリーセルに識別されたメモリーセルは、現在プログラミング区間の間にＩＳＰＰ−ＢＬＦＶワードライン電圧、及び１ＶのＢＬＦＶを受信し、遅いメモリーセルとして識別されたメモリーセルは、現在プログラミング区間の間にノーマルＩＳＰＰワードライン電圧、及び０ＶのＢＬＰＶを受信する。
このような条件の下で、遅いメモリーセルは、プログラミング区間の間に、速いメモリーセルと比較して、ワードラインとビットライン電圧間の差を同期する高い閾値電圧を受信する。プログラミング区間当たりの△ＩＳＰＰが概略０．３Ｖであると仮定すれば、遅いメモリーセルを適切にプログラムするのに要求されるプログラミングのループの個数を大きく減らすことができる。
【００３０】
このように本発明の多様な実施形態において、遅いメモリーセルと速いメモリーセルの識別は、各々のプログラミングループの実行の前及び／あるいは後に行うことができる。そして、遅い／速いについてのメモリーセルの識別は、全体のプログラミング動作の開始時に一度実行できる（例えば、第１プログラミングループの前）。この場合、メモリーセルがプログラミングされたメモリーセルとして識別される時点まで、遅い／速いについてのメモリーセルの指定は、全体プログラミング動作の間維持される。
【００３１】
しかし、ｉ−１番目のプログラミング区間で、遅いメモリーセルとして識別されたメモリーセルが、第ｉ番目のプログラミング区間の間に速いメモリーセルとして識別される場合がある（例えば、識別がアップデートされる）。例えば、メモリーセルによって表わした閾値電圧が、遠い閾値電圧範囲Ａから近似閾値電圧範囲Ｂに移動する時、メモリーセルの識別は、連続する第ｉ＋１番目のプログラミング区間の間に印加されたプログラミング制御電圧に対応して、遅いメモリーセルから速いメモリーセルに変化する。このような方法において、遅いメモリーセルはターゲット閾値分布Ｐ側にその閾値電圧分布を移動するようにプログラミングされるが、その後において、閾値電圧はターゲット閾値分布に近接し、プログラミング動作が正確に完了するようにもう少し細かく調節され、プログラミング効率、及びプログラミング正確度の両方を達成することができる。
【００３２】
全体プログラミング方法において、選択されたメモリーセルが遅いあるいは速いメモリーセルであるかを識別する段階は、反復的なプログラミング段階の前にプレ検証ステップの間に実行され、選択されたメモリーセルが遅いあるいは速いメモリーセルであるかを識別する段階は、各々の反復的なプログラミング段階で実行される。
【００３３】
図３は、本発明の実施形態に係る不揮発性メモリー装置の動作方法を要約するフローチャートである。動作方法には、指定されたメモリーセル（例えば、速いメモリーセルとして識別されたメモリーセル）に、ビットラインフォシングを選択的に実行することができる能力を結合するプログラミング動作を含む。
上述した通り、ビットラインフォシングを実行する能力は、全体プログラミング動作の内で、プログラミング区間を反復的に実行する一連の過程においてメモリーセルに関するプログラミング区間に基づいて選択される。少なくとも１つの選択されたメモリーセルの閾値電圧が、ターゲット閾値電圧分布（あるいは、プログラミング動作の完了）に到達する間に、任意に選択されたプログラミング区間に対して図３に示した不揮発性メモリーシステムを動作する方法は、ビットラインフォシングによってプログラミングを含む１つ以上の選択されたメモリーセルに対するプログラミング動作を実行する段階（Ｓ１０）、その後に１つ以上のプログラミング条件に基づいて可能な検証モードグループから検証モードを選択する段階（Ｓ２０）を含む。
【００３４】
さらに詳細に説明すると、このようなプログラミング条件は、実行されたプログラミングループの個数、メモリーセルプログラム状態、検出された（あるいは計算された）ノイズ閾値電圧（例えば、共通ソースラインノイズ閾値電圧）、温度閾値電圧、閾値電圧分布で検出された（あるいは計算された）変化、メモリーセルバイアス条件、各々のビットラインセンシング周期、ビットラインセンシング技術等を含む。
ノイズ閾値電圧がプログラミング条件として使用される時には、本発明の実施形態においては、電圧ノイズセンサーのような一般的なノイズセンサーを含む。また、温度閾値電圧がプログラミング条件として使用される時には、本発明の実施形態においては一般的な温度センサーを含むことができる。
【００３５】
検証モードが選択された後（Ｓ２０）、選択された検証モードを利用して格納されたデータと関連した検証動作が実行される（Ｓ３０）。検証動作が格納されたデータのＦＡＩＬを指示する時、不揮発性メモリーシステムを動作する方法は１つ以上のメモリーセルを再度プログラミングするように戻される。また、検証動作によって成功のプログラミングの指示（ＰＡＳＳ）が出された時、動作方法は完了される。
【００３６】
このようにして、本発明の実施形態においては、ダイナミック選択を完了し、検証動作の間に可能に使用される検証モードのグループから検証モードを利用する（Ｓ３０）。本発明の実施形態において、検証モードのグループは相異なる検証ステップの個数を利用する検証モードを含む。例示的に、シングルステップ対マルチプルステップ検証モード、そしてそれらの間で選択するためのアプローチについては後段にて詳細に説明される。また、シングルステップ検証モードとマルチプルステップ検証モードの間での選択は、検証モード選択の１つの例であり、本発明の実施形態において使用される関連した選択過程である。
【００３７】
図３に示した不揮発性メモリーシステムを動作する方法によって、検証モードを選択する段階（Ｓ２０）はプログラミング動作の完了に従って実行されるが、本発明の他の実施形態においてはプログラミングを実行する前に適合する検証モードを選択する。
また、“プログラミング動作”及び“検証動作”という用語は、この業界で用いられる一般的な用語であり、検証動作とは、定義された閾値電圧分布と関連した以前のプログラミングされたメモリーセルに表われる閾値電圧を評価、又は向上させる任意の動作であり、プログラミング動作とは、不揮発性メモリーセルの閾値電圧を変化させる（あるいは変化させるように図る）所定の動作である。
【００３８】
図４は、本発明の実施形態に係る検証動作（図３のＳ３０）で使用するために選択することができるマルチプルステップ検証モード（図３のＳ２０）の１つの可能な実施形態を概念的に示したものである。図４は、２ステップ検証モードについて説明しているが、２段階以上が本発明の実施形態においてマルチプルステップ検証モードに使用されるものである。
【００３９】
図４を参照し、選択された不揮発性メモリーセルは、ターゲット閾値電圧分布Ｐに可能なビットラインフォシングでプログラムされるものと仮定すると、現在の閾値電圧がターゲット閾値電圧分布Ｐ内に入ったかどうかの決定は、検証電圧ＶＲ（例えば、ターゲット閾値電圧分布Ｐ内の最小電圧レベル）と関連して行われる。しかし、この決定を実行する前に（例えば、Ｎ−段階マルチプルステップ検証モードでＮ番目検証ステップ）、第１（あるいは連続する）検証ステップは、検証電圧ＶＲより低い対応するプレ検証電圧ＰＶＲと関連して実行される。図４に示した例では、第２検証ステップはプレ検証電圧ＰＶＲと関連して実行されている。
【００４０】
また、図４に示したマルチプルステップ検証モードにおいて、少なくとも１つの選択されたメモリーセルが、ターゲット閾値電圧分布内に閾値電圧がまだ正常にプログラミングされていなかったと仮定すると、後続する現在のプログラミング動作で（図３のＳ１０）、図４の２ステップ検証モードは選択（図３のＳ２０）、実行される（図３のＳ３０）。
選択されたメモリーセルの現在閾値電圧が、第１検証ステップの間にプレ検証電圧ＰＶＲより低く決定されれば、選択されたメモリーセルは、次のプログラミング区間に対して遅いメモリーセルとして指定される。次の反復的なプログラミング段階の間に、今の遅いメモリーセルとして指定されたことは、ノーマルプログラミング制御電圧を利用してプログラミングされることである。
【００４１】
しかし、選択されたメモリーセルの現在閾値電圧が、第１検証ステップの間にプレ検証電圧ＰＶＲより高いか、又は同一であれば、第２検証ステップは検証電圧ＶＲと関連して実行される。第２検証モード段階の間に選択されたメモリーセルの現在閾値電圧が、検証電圧ＶＲより低い（しかし、プレ検証電圧ＰＶＲより高いか、又は同一である）と決定されれば、選択されたメモリーセルは、次のプログラミング区間で速いメモリーセルとして指定される。次の反復的なプログラミング段階の間に速いメモリーセルとして指定されたことは、ビットラインフォシングプログラミング制御電圧を利用してプログラミングされる。
【００４２】
上記のように第１及び第２検証ステップの各々は、ビットラインをプリチャージし、ビットラインをディベロッピング（ｄｅｖｅｌｏｐｉｎｇ）し、ビットラインを感知するサブステップを含むこととさらに仮定する。この説明で、例えば、図４に示したマルチプルステップ検証モードの第２検証ステップの間に、プリチャージ電圧（例えば、電源電圧、あるいは電源電圧より低い電圧）は、第１検証ステップがパスされない時まで（例えば、それらの閾値電圧がプレ検証電圧ＰＶＲより低くなる時まで）、メモリーセルのビットラインに印加されない。
このような方法において、第１検証ステップでパスされない所定のメモリーセルは、第２検証ステップから除去でき、そのことによって、メモリーシステム内の電力消費が減少し、共通ソースラインのノイズが減少する。
【００４３】
この説明において、Ｎステップ検証モードの第１〜第Ｍ（ＭはＮより小さい）番目検証ステップは、“概略（ｃｏａｒｓｅ）”検証ステップと考えられ、第Ｍ＋１番目〜第Ｎ番目検証ステップは、“精密”（ｆｉｎｅ）検証ステップと考えられる。概略対精密検証ステップの各々の個数は、印加されたプログラミングステップ（例えば、ノーマルプログラミング対ビットラインフォシング）と関連し、プログラミング正確度を有するプログラミング速度を最適化するように均衡させる。
図４のＢの電圧波形図は、選択されたメモリーセルを順次的に検証するのに利用される検証パルスの１つの実施形態である。検証パルスは、第１予め決定された周期時間の間にプレ検証電圧ＰＶＲ、後続する第２予め決定された周期時間の間に検証電圧ＶＲを含む。ここで、第１及び第２予め決定された周期時間は、相異なるものであってよく、同一であってもよい。
【００４４】
本発明の実施形態において、マルチプルステップ（例えば、２−ステップ）検証モードの選択的な利用に関連した長所については、図５、図６及び図７において説明する。特に、マルチプルステップ検証モードの使用は、検証動作の間に（図３のＳ３０）、本発明の実施形態による不揮発性メモリー装置を構成するメモリーセルアレイを横切る共通ソースライン上のノイズを減少させる。
【００４５】
図５は、本発明の実施形態におけるメモリーセルアレイ１１０の部分回路ダイヤグラムである。メモリーセルアレイ１１０は、複数のメモリーセル及び複数のビットラインＢＬ０〜ＢＬｎの各々に連結された複数のセルストリングを有するメモリーブロックで対応する信号ラインを含む。
メモリーブロックは、ストリング選択ラインＳＳＬに連結された対応するストリング選択トランジスターＳＳＴと、接地選択ラインＧＳＬに連結された接地選択トランジスターＧＳＴとの間に延長する、複数のビットラインＢＬ０〜ＢＬｎの各々の１つに沿ってストリングの各々に連結された複数のメモリーセルＭＣ０〜ＭＣｍ−１を含む。
共通ソースラインＣＳＬは、図示した実施形態において接地選択ラインＧＳＬに近似するように配置されるが、異なるように配置されてもよい。各々のストリング選択トランジスターＳＳＴは、ビットラインＢＬに連結し、各々の接地選択トランジスターＧＳＴは、共通ソースラインＣＳＬに連結する。このように、図５において、レジスターＲｐ０〜Ｒｐｎ−１は、共通ソースラインＣＳＬに連結されている。
【００４６】
検証動作の間に、各ストリングを通じて流れる電流量は、ストリングでオンメモリーセルの個数にしたがって変化する。その結果、共通ソースラインに配置された負荷電圧ＶＣＳＬは、１つ以上のセルストリングを通じて流れる累積された電流の変化にしたがって変化する。このような現状をより詳細に説明するために、選択されたワードラインＷＬ０に連結されたメモリーセルＭ０の現在状態が消去状態Ｅであり、同一のワードラインＷＬ０に連結された他のメモリーＭＣ０＿１の現在状態がプログラム状態であると仮定すると、選択されたワードラインＷＬ０に連結された多様なメモリーセルがオンセル状態の時、各々のセルストリングを通じて流れる電流ｉ０及びｉ１は、連結されたメモリーセルの相異なるプログラミング状態によって、互に異なりに与えられることを容易に理解できる。このような電流多様性を直接克服することによって、共通ソースライン電圧ＶＣＳＬの電圧／電流負荷はオンセルの個数によって変化する。
【００４７】
例えば、選択されたワードラインＷＬ０、及びビットラインＢＬ０に連結されたメモリーセルＭ０のみがオンセルであり、ビットラインＢＬ１の選択されたワードラインＷＬ０に連結されたメモリーセルＭ０＿１がオフセルである時、抵抗ＲＰ０を横切って印加される電圧は、共通ソースライン電圧ＶＣＳＬにおける第１レベルとして定義するｉ０×ＲＰ０になる。
【００４８】
本発明の他の実施形態において、ビットラインＢＬ０、及びＢＬ１の選択されたワードラインＷＬ０に連結されたメモリーセルＭ０、及びＭ０＿１がオンセルである時、抵抗ＲＰ０を横切って印加される電圧は、他の共通ソースライン電圧ＶＣＳＬとして定義するｉ０×ＲＰ０＋ｉ１×ＲＰ１になる。
このような簡単な例から、必要充分なマルチプルステップ検証モードの使用によって影響を受けることができるオンセルの個数の減少は、選択されたメモリーセルの閾値電圧をターゲット閾値電圧分布側へ移動することによって、共通ソースラインＣＳＬの負荷を除去して安定化させる傾向を有する。即ち、Ｎステップ検証モードの第Ｎ番目ステップの間にオンセルの個数は第１ステップの間に一般的に少なくなる。
【００４９】
図６は、共通ソースラインの影響と関連するメモリーセルについて示す概念的な回路／電圧ダイヤグラムである。
図５及び図６を参照すれば、電流が共通ソースラインＣＳＬを通じて流れる時、共通ソースラインＣＳＬ上の電圧は、寄生抵抗及びキャパシター成分によって減少する。共通ソースラインＣＳＬ上の電圧変化ＶＣＳＬは、根本的にノイズ電圧として作用する。不揮発性メモリー装置内の高電圧発生器は、接地電圧ＧＮＤと関連された電圧ＶＧＣを発生することと仮定すると、検証動作の間に形成されたメモリーセルチャンネルは、メモリーセルの制御ゲートＧとソースＳとの間の電圧差ＶＧＳにしたがって制御される。したがって、ノイズ差ＶＣＳＬは、メモリーセルの制御ゲートＧに実際的に提供される電圧ＶＧＧとメモリーチャンネルに形成する電圧ＶＧＳとの間に存在する。このような共通ソースライン電圧ＶＣＳＬは、検証動作の間に感知エラーを発生させ得る。したがって、検証動作の間に（マルチプルステップ検証モードの検証ステップの間に特にそれ以上の）オンセルの個数と対応するオンセル電流を減少させることは、このような感知エラーを減少させる。
【００５０】
図７は、マルチプルステップ検証モードの使用と共通ソースライン電圧ＶＣＳＬの減少との間での相関関係をさらに示す概念的なダイヤグラムである。図７を参照すれば、オンセルのビットラインは、プレ検証電圧ＰＶＲが第２検証ステップの間にプリチャージ電圧に到達しないことによって、図４に示した２ステップ検証動作の第１検証動作によってパスされない。したがって、オンセル電流は遅いメモリーセルとして指定されたメモリーセルの個数と関連して第２検証ステップの間に減少する。オンセル電流のこのような減少は、また比例的に共通ソースライン電圧ＶＣＳＬをも減少させる。
【００５１】
図４に示したマルチプルステップ検証モードとは異なり、図８は、本発明の実施形態を結合できるようにするシングルステップ検証モードを示している。
図８を参照すれば、シングルステップ検証モードは、シングル検証ステップのみで選択されたメモリーセルのポスト−プログラミング閾値電圧が、ターゲット閾値電圧分布Ｐ内に入ったのかを決定するように実行される。ここでまた、プリチャージ電圧は、検証動作の間に選択されたワードラインに印加されると仮定する。図８のＢの波形は、シングル検証電圧ＶＲによって定義された予め決定された周期及びレベルを有する検証パルスの１つの可能な例である。
【００５２】
シングルステップ検証モードは、１−ステップ検証モードがシングル検証ステップのみを含むので、実行時間はマルチプルステップモードより減少する。マルチプルステップモードと比較すると、図８に示した実施形態においては、プレ検証電圧ＰＶＲと関連して形成された第１検証ステップは、省略あるあるいはスキップ（ＳＫＩＰ）される。
検証モードの間にシングルステップ検証モードが選択されても、ビットラインフォシングは、プログラミング動作の部分として使用される。しかし、選択されたメモリーセルのグループ内で遅いメモリーセルか速いメモリーセルかの識別は、検証動作外部で実行されなければならない。例えば、一度のあるあるいは反復的なプレ検証動作は、プログラミング区間の前に行われる。一方、ビットラインフォシングあるあるいはノーマルプログラミング制御電圧の中でのいずれか１つの使用に対する決定は、図２〜図４における実施形態と類似している。
【００５３】
したがって、図２〜図７に示したように、本発明の実施形態に係るメモリーシステムの動作方法は、相異なるスキームを利用し、相異なる検証モードと関連して検証動作（あるいは検証ステップ）の間にオン／オフメモリーセルの個数を制御する。
例えば、反復的に実行されたプレ検証動作は、決定された検証モードと共に使用されるならば、遅い（例えば、パスされないか、あるいは近似閾値電圧範囲の外に閾値電圧を有する）メモリーセルとして指定されたメモリーセルは、次のプログラミング区間の間にビットラインフォシングを受信しない。一方、速い（例えば、パスされたか、あるいは近似閾値電圧範囲の内に閾値電圧を有する）メモリーセルとして指定されたメモリーセルは、次のプログラミング区間でビットラインフォシングを受信する。
プレ検証動作の多様な種類が選択されたメモリーセルのプログラミングと関連して、不揮発性メモリーシステムの全体動作（例えば、第１プログラミング区間の前や各々のプログラミング区間の前に、後続する第１検証動作や後続する各々の検証動作、等）の内で形成されることは当業者に理解できることである。
【００５４】
図９は、本発明の実施形態に係る不揮発性メモリー装置の可能な例を示すブロックレベルダイヤグラムである。
図９を参照すれば、不揮発性メモリー装置１００は、メモリーセルアレイ１１０、アドレスデコーダー１２０、ページバッファー回路１３０、データ入出力回路１４０、電圧発生回路１５０、及び制御ロジック１６０を含む。温度検出器１７１及び／又はノイズ検出器１７２は、本発明の実施形態において、制御ロジック１６０に選択的に連結する。
メモリーセルアレイ１１０は、複数のメモリーブロックからなるが、説明を明確にするために、図９には、１つのみのメモリーブロックを示した。各々のメモリーブロックは、複数の物理ページで具現化され、各々の物理ページは共通ソースラインに連結された連続するメモリーセルを含む。メモリーセルアレイ１１０の各々のメモリーセルは、データのシングルビット（以後、シングルレベルセル、ＳＬＣと称する）を格納するか、あるいはデータの２つあるいはそれ以上のビットを（以後、マルチレベルセル、ＭＬＣと称する）格納するようになっている。
【００５５】
本発明の実施形態において、メモリーセルアレイは、物理ページ当たり２つの論理ページに配列された２−ビットＭＬＣフラッシュを実質的に含み、論理ページは１つの物理ページに同時にプログラミングできるデータの集合として定義される。本発明の他の実施形態において、メモリーセルアレイは、物理ページ当たり３つの論理ページに配列された３−ビットＭＬＣフラッシュを含む。
また、構成するメモリーセルは、複数のセルストリングの中に具現化され、各々のセルストリングは、ストリング選択ラインＳＳＬに連結されたストリング選択トランジスター、複数のワードラインＷＬ０〜ＷＬｍ−１の各々に連結された複数のメモリーセル、及び接地選択ラインＧＳＬに連結された接地選択トランジスターを含む。ストリング選択トランジスターはビットラインＢＬに連結し、接地選択トランジスターは共通ソースラインＣＳＬに連結する。共通ソースラインＣＳＬは接地電圧、あるいはＣＳＬドライバー１１５からＣＳＬ電圧（例えば、ＶＤＤ）を受信する。
【００５６】
図９を参照すれば、アドレスデコーダー１２０は、選択ラインＳＳＬ、ＧＳＬ、及びワードラインＷＬ０〜ＷＬｍ−１を通じて、メモリーセルアレイ１１０に連結される。プログラミング動作あるいは読出し動作の間に、アドレスデコーダー１２０は、制御ロジック１６０を通じてアドレス信号ＡＤＤＲを受信し、少なくとも１つのワードラインを選択する。
ページバッファー回路１３０は、ビットラインＢＬ０〜ＢＬｎ−１を通じてメモリーセルアレイ１１０に連結される。ページバッファー回路１３０は、複数のページバッファー（図示せず）を含むようになっている。各ビットラインはいわゆる“全てのビットライン構造”（ａｌｌ  ＢＬ  ｓｔｒｕｃｔｕｒｅ）で各ページバッファーに各々連結されるか、あるいは２つ以上のビットラインがいわゆる“シールドビットライン構造”（ｓｈｉｅｌｄｅｄ  ＢＬ  ｓｔｒｕｃｔｕｒｅ）で１つのページバッファーに連結されている。ページバッファー回路１３０は、プログラミング動作の間に選択されたページにプログラムさせるように“プログラムデータ”及び／あるいは選択されたページに対する読出し動作の間に前記メモリーセルアレイ１１０から読出された“読出しデータ”を臨時に格納するのに利用することができる。
【００５７】
データ入出力回路１４０は、ページバッファー回路１３０と外部的に入力されたＩ／Ｏライン（Ｄａｔａ）との間に設けられている。データ入出力回路１４０は、Ｉ／Ｏラインを通じて外部装置（例えば、メモリー制御器）からプログラムデータを受信し、その後ページバッファー回路１３０に入力されたプログラムデータＤＬを印加する。反対に、データ入出力回路１４０は、ページバッファー回路１３０から読出しデータＤＬを受信し、それをデータＩ／Ｏラインを通じて外部装置に提供する。
電圧発生回路１５０は、外部から提供された電源電圧ＰＷＲを受信し、メモリーセルアレイ１１０からプログラミング及び読出しデータのために必要な制御電圧（例えば、ワードライン電圧ＶＷＬ）を発生させる。制御ロジック１６０のタイミング制御の下で、電圧発生回路１５０は、アドレスデコーダー１２０に印加されるワードライン電圧ＶＷＬ等の多様な制御電圧を発生させる。図９に示した実施形態において、電圧発生回路１５０は、高電圧発生器１５１、低電圧発生器１５２、及び負電圧発生器１５３を含む。
【００５８】
このような特別な発生器は、制御信号電圧の範囲を発生するために利用することができる。例えば、高電圧発生器１５１は、外部から提供された電源電圧より高い高電圧ＨＶを発生できき、その高電圧は、プログラム電圧Ｖｐｇｍあるいはパス電圧Ｖｐａｓｓとして利用することができる。低電圧発生器１５２は、電源電圧より低いか、又は同一の低電圧ＬＶを発生でき、電源電圧あるいは低電圧は、ビットラインプリチャージ電圧あるいはＣＳＬ電圧として利用することができる。低電圧発生器１５２は、０Ｖより低い負電圧ＮＶを発生でき、検証電圧として利用できる。
【００５９】
一般的な理解によれば、制御ロジック１６０は、不揮発性メモリー装置１００を構成する残りの構成要素の各々及び／あるいは集合的な回路を、機能的に制御することができる。コマンドＣＭＤ及び関連された制御信号ＣＴＲＬで定義された多様なプロトコルの手段によって、制御ロジックは、関連したメモリー装置の維持動作、プログラミング、読出し、及び消去動作を制御する。例えば、プログラミング動作の間に、制御ロジック１６０は、アドレスデコーダー１２０を制御することによって選択されたワードラインに所定の制御電圧を時間的に印加することを活性化させ、追加にページバッファー回路１３０とデータ入出力回路１４０とを制御することによって選択されたページに対するプログラムデータの格納を活性化させる。
【００６０】
本発明の実施形態におけるプログラミング動作の間に、制御ロジック１６０は、速く指定されたメモリーセルに対するビットラインフォシングスキームを定義する制御電圧を印加し、遅く指定されたメモリーセルに対するノーマルプログラミングスキームを定義する制御電圧の印加を選択的に活性化させる。即ち、制御ロジック１６０は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧ＢＬＦＶの発生及び印加をさせ、あるいは遅いメモリーセルに連結されたビットラインにビットラインプログラミング電圧ＢＬＰＶの発生及び印加をさせる。この区別された制御電圧処理は、検証動作を進行する間及び／又はプレ検証動作で誘導された、遅いもしくは速いメモリーセル指定データの結果を得ることができる。ここで遅いまたは速いメモリーセル指定データは、メモリー、レジスター、あるいは制御ロジック１６０と関連するか、あるいはページバッファー回路１３０内に対応するページバッファーと関連するラッチに格納される。
【００６１】
本発明の実施形態において、制御ロジック１６０は、複数の検証モードから次の検証動作で使用される検証モードを選択することができる検証モード選択器１６２を含む。上述した通り、検証モード選択器１６２によって実行された検証モード選択は、１つ以上のプログラミング条件の評価に応答して実行され得る。これまで、“プログラミング条件”は説明の便宜のために単一であることと説明したが、複数のプログラミング条件が適合する検証モードを選択するのに評価された独立的にあるいは条件的に（例えば、カスケード）使用することができる。さらに、本発明の例示的な実施形態において、複数の検証モードが単なる１−ステップ検証モード、及び２−ステップ検証モードを含むと仮定して以下の説明を行う。理想的に定義された検証モードの任意の個数は、本発明の実施形態に係る定義された複数の検証モードに含まれ。しかし、特別なメモリーシステムに使用することができる一般的に理解できる複数の検証モードが、これまで長く存在していたとしても、１−ステップ検証モードと２−ステップ検証モードとの間で制御ロジック１６０によって考案される簡単な選択は、一般的な例として使用することができる。当然のように、複数の検証モードに含まれた検証モードの間の選択は、メモリーセルアレイ１１０を形成するメモリーセルの種類、メモリーセルのデータ状態、不揮発性メモリー装置に結合するホストによって要求されるデータアクセス速度、メモリーセルの動作寿命、及び不揮発性メモリー装置に対する動作環境（例、温度、電圧、動作ループの個数、等）の観点で実行された設計選択の問題である。このような考慮は、検証モード選択を窮極的に実行するために評価される多様なプログラミング条件の識別及び利用を推進することになる。
【００６２】
図９の示した本発明の１つの実施形態において、検証モード選択器１６２は、現在プログラミング動作の間に実行されたプログラミング区間、あるいはプログラミングループ（例えば、プログラミング条件の１つの例）をカウントすることによって、１−ステップと２−ステップ検証モードとの間で選択を行う。例えば、“プログラミング区間閾値”は、検証モード選択器１６２と関連したレジスターあるいはメモリー内に、値として格納することができる。実行されたプログラミング区間の個数がプログラミング区間閾値値より長ければ、検証モード選択器１６２は、次の検証動作の間に使用されるために２−ステップ検証モードを選択する。反対に、実行されたプログラミング区間の個数がプログラミング検証閾値に到達すれば、検証モード選択器１６２は、次の検証動作の間に使用するために１−ステップ検証モードを選択する。
【００６３】
反復的に印加された動作（プログラミング、読出し及び消去）のストレス、及びより速いデータアクセス速度に対する要求の下で摩耗するフラッシュメモセルの固有な傾向により、プログラミング動作当たり実行されたプログラミング区間の個数は、重要なメモリーシステムの考慮事項となる。上述した通り、ビットラインフォシング、及びノーマルプログラミングの条件的な利用（例えば、速いＭＬＣ対遅いＭＬＣ指定）は、実行されたプログラミング区間の全体的な個数を減少させるように実行できる。即ち、選択的なビットラインフォシングと結合する図９の不揮発性メモリー装置１００は、検証動作が１−ステップ検証モードの利用を維持する時間に到達し、実行されたプログラミング区間の個数がプログラミング区間の閾値に到達する時まで、２−ステップ検証モードを利用する検証動作を実行することができる。このアプローチは、実行されたプログラミング区間の全体個数を減少させるだけでなく、選択されたメモリーセルのプログラムに対して要求される全体時間を減少させることができる。また、複数の検証モードの間の選択的なスイッチングは、ダイナミックに実行されるか、あるいは全体プログラミング動作の間に実行され得る。比較方法によって、一般的なプログラミング動作の間に使用された検証モードは、評価されたプログラミング条件に基づく１つのプログラミング動作のなかで変えることはできない。
【００６４】
図１０は、２−ビットＭＬＣと関連した４つの閾値電圧分布を示している。不揮発性メモリーセルに対する消去状態Ｅ、及び第１乃至第３プログラミング状態Ｐ１、Ｐ２、Ｐ３は、各々対応する閾値電圧分布によって指示される。しかし、図１０は、ビットラインフォシングを選択的に利用できると仮定したプログラミング動作と関連して、図９の選択的な検証モードの特徴をさらに示している。
３つのプログラミング状態Ｐ１、Ｐ２、及びＰ３の中で１つの検証動作は、実行されたプログラミング区間のカウントされた個数に基づいて選択された、１−ステップ検証モード、あるいは２−ステップ検証モードの中でいずれか１つを利用して実行できる。図１０に示した実施形態において、現在プログラミング区間（“ｉ”）は、プログラミング状態Ｐ１、Ｐ２、及びＰ３の各々と関連した３つのプログラミング区間閾値Ｎ１、Ｎ２、及びＮ３（例えば、１より大きい自然数、及び等価、あるいは他の値を有する）の各々より低いとさらに仮定する。したがって、第ｉ番目プログラミング区間と関連した現在（第ｉ番目）の検証動作は２−ステップ検証モードを使用する。
【００６５】
図２と関連させて説明すれば、第１プログラミング状態Ｐ１に対する第ｉ番目検証動作は、第１プレ検証電圧ＰＶＲ１と関連して実行された第１検証ステップ、及び第１検証電圧ＶＲ１と関連して実行された第２検証ステップを含む２−ステップ検証モードを利用して実行される。第２プログラミング状態Ｐ２に対する第ｉ番目検証動作は、第２プレ検証電圧ＰＶＲ２と関連して実行された第１検証ステップ、及び第２検証電圧ＶＲ２と関連して実行された第２検証ステップを含む２−ステップ検証モードを利用して実行される。第３プログラミング状態Ｐ３に対する第ｉ番目検証動作は、第３プレ検証電圧ＰＶＲ３と関連して実行された第１検証ステップ、及び第３検証電圧ＶＲ３と関連して実行された第２検証ステップを含む２−ステップ検証モードを利用して実行される。
【００６６】
プログラミング状態Ｐ１、Ｐ２、及びＰ３の各々、及び２−ステップ検証モードの第１検証ステップに対応する各々の結果によって、プログラミングされ（例えば、目標にするターゲット閾値電圧分布Ｐの外側に存在するメモリーセル）、各々のプレ検証電圧ＰＶＲより低い閾値電圧を有するメモリーセルは、ビットラインフォシング電圧を受信せず、次のプログラミング区間の間に遅いメモリーセルとして識別される。反対に、各プログラミング状態Ｐ１、Ｐ２、及びＰ３の各々、及び第１検証ステップに対応する各々の結果によって、プログラミングされ、対応する検証電圧ＶＲより低い各々のプレ検証電圧ＰＶＲより高いか、あるいは同一である閾値電圧を有するメモリーセルは、ビットラインフォシング電圧を受信することができ、速いメモリーセルとして識別される。
【００６７】
このような方法において、各々のプレ検証電圧ＰＶＲ１、ＰＶＲ２、ＰＶＲ３は、遠い距離閾値電圧範囲に存在する閾値電圧を有する“ノット−パス”（ｎｏｔ−ｐａｓｓ）メモリーセルから近似閾値電圧範囲（例えば、図１０の影の領域）の内に存在する閾値電圧を有する“パス（ｐａｓｓ）”メモリーセルとして識別するパス（ｐａｓｓ）／ノット−パス（ｎｏｔ−ｐａｓｓ）閾値電圧として動作する。パス及びノット−パスメモリーセルの制御電圧処理は、互に異なっている（例えば、ビットラインフォシングあるいはノーマルプログラミング）。２−ステップ検証モードは、実行されたプログラミング区間の個数のような時間が定義されたプログラミング区間閾値（例えば、ｉ≧Ｎ１、Ｎ２、あるいはＮ３）に到達する時まで検証動作各々について続行する。
実行されたプログラミング区間の個数が定義されたプログラミング区間閾値（例えば、ｉ≧Ｎ１、Ｎ２、あるいはＮ３）に到達する時、本発明の実施形態に係るメモリー装置を動作する方法は、プログラミング状態Ｐ１、Ｐ２及びＰ３のいずれかの１つに対して１−ステップ検証モードを選択する。例示的な１−ステップ検証モードは、各々の検証電圧ＶＲ１、ＶＲ２、ＶＲ３と関連して実行されたシングル検証ステップを実行するための各々のプレ検証電圧ＰＶＲ１、ＰＶＲ２、ＰＶＲ３と関連された第１検証ステップを省略する（ＳＫＩＰ）。
【００６８】
先に述べたように、現在（あるいは次の）プログラミング区間の間に特別なメモリーセルに対するビットラインフォシングを使用するための決定は、検証モードの選択から独立的に実行することができる。したがって、選択的なビットラインフォシングは、２−ステップ検証モードあるいは１−ステップ検証モードが使用されたか否かに関わらず使用できる。例えば、前に実行された２−ステップ検証モードにおいて最後に格納された遅い／速いメモリーセル指定データは、後に実行される１−ステップ検証モードの間維持されて、使用することができる。また、遅い／速いメモリーセルを識別するプレ検証ステップは、選択された検証モードの外側においても実行できる。
【００６９】
図１１は、本発明の実施形態に係るＩＳＰＰ−定義されたプログラミング電圧Ｖｐｇｍ０−ＶｐｇｍＮ＋１のシークエンスの印加を概念的に示し、プログラミング区間Ｎ＋１の個数以上での検証電圧のダイヤグラムである。
図１１を参照すれば、増加する（△ＩＳＰＰ）プログラミング電圧Ｖｐｇｍ０−ＶｐｇｍＮ＋１は、プログラミング区間（ループ）０〜Ｎ＋１において印加される。２−ステップ検証モードは、プログラミング区間０から使用され、プログラミング区間Ｎ−１まで続ける。しかし、第Ｎ番目プログラミング区間は、全て３つのプログラミング状態Ｐ１、Ｐ２、及びＰ３に対して共通に定義された（例えば、Ｎ１＝Ｎ２＝Ｎ３＝Ｎ）プログラミング区間閾値を超過する。したがって、第Ｎ番目プログラム電圧ＶｐｇｍＮの印加の後に、メモリー装置１００の制御ロジック１６０は、選択されたメモリーセルが適切にプログラムされるか、あるいはプログラミング区間の最大個数が超過する時まで使用を続ける１−ステップ検証モードを選択する。図４、図８及び図１０と関連して既に述べたように、２−ステップ検証モードの間に印加される各検証電圧は、プレ検証パルスＰＶＲ＃に続ける検証パルスＶＲ＃によって形成された混合パルスであり、一方、１−ステップ検証モードの間に印加された各検証電圧は、検証電圧パルスＶＲ＃であり、ここで、＃は各プログラミング状態に対応する個数である。
【００７０】
したがって、図１１の示した実施形態例において、プログラミング区間０〜Ｎ−１の間に実行された２−ステップ検証モードの各サイクルは、６つの検証電圧パルス（プログラミング状態当たり２つ）の発生及び印加を含む。一方、プログラミング区間Ｎ以後の間に実行された１−ステップ検証モードの各サイクルは、３つの検証電圧パルス（プログラミング状態当たり１つ）の発生及び印加を含む。ＭＬＣプログラミング状態の個数が増加することによって（例えば、２から３、４、．．．）、マルチプル−ステップ検証モードを実行するのに要求される時間及びオーバーヘッド（読出し検証動作、ＰＡＳＳ／ＦＡＩＬチェック、等）が急激に増加する。したがって、データの３つ以上のビットを格納できる特別なＭＬＣを期待するために、シングル−ステップ検証対マルチプル−ステップ検証モードの間に選択する本発明の実施形態に係るダイナミック機能は、少ないプログラミング区間で、かつ高く制御できるプログラミング精密度を要するＭＬＣデータをプログラムできるように拡張されたメモリー装置、及び結合するメモリーシステムを提供する。
【００７１】
図１２は、本発明の実施形態に係る図９に示したメモリー装置１００のような不揮発性メモリー装置を動作する方法について、関連した部分を要約したフローチャートである。
図９〜図１２を総合的に参照すれば、動作方法は、本発明の実施形態に係る不揮発性メモリー装置１００の内部に、不揮発性メモリーセルをプログラミングする方法を含む。
対応するプログラム命令ＣＭＤと共に受信されたプログラムデータは、データ入出力回路１４０を通じてページバッファー回路１３０にロードされる（Ｓ１１０）。プログラム命令ＣＭＤに応答して制御ロジック１６０によって発生させた制御信号ＣＴＲＬに対する応答において、電圧発生回路１５０は、プログラミング動作に必要な所定の制御電圧（例えば、バイアス電圧、プログラム電圧、パス電圧、高電圧、ウェル電圧、検証電圧、読出し電圧、等）を発生させる。要求された制御電圧及び対応する制御信号が、電圧発生回路１５０によって安定的に提供されれば、制御ロジック１６０は、第１プログラミング区間（ｉ＝０）の間に第１プログラミングループ（Ｌｏｏｐ０）を実行させる（Ｓ１２０）。
【００７２】
メモリーセルアレイ１１０のビットラインＢＬ０〜ＢＬｎ−１は、ページバッファー回路１３０にロードされたプログラムデータにおいて含まれた各々のデータ値に対応して設定される（Ｓ１３０）。順次的に、パス電圧Ｖｐａｓｓは、選択されたメモリーセルにプログラムするために非選択されたワードラインに印加され、プログラム電圧Ｖｐｇｍは、選択されたワードラインに印加される（Ｓ１４０）。例えば、制御ロジック１６０は、ビットラインフォシング電圧ＢＬＦＶ（例えば、１．０Ｖ）が速いメモリーセルとして識別されたメモリーセルに連結されたビットラインに印加されるようにするために、ページバッファー回路１３０、及び電圧発生回路１５０の動作を制御することができる。さらに、制御ロジック１６０は、ビットラインフォシング電圧ＢＬＦＶが遅いメモリーセルに印加されないようにするために、ページバッファー回路１３０、及び電圧発生回路１５０の動作を制御することができる。一方、ビットラインプログラム電圧ＢＬＰＶ（例えば、０Ｖ）は、遅いメモリーセルに連結されたビットラインに印加されることができる。
遅い／速いメモリーセルの初期識別は、プログラミング動作の外側で実行されるプレ検証動作、あるいは初期の遅い／速いメモリーセル指定データを発生させる製造者のテストの一部において実行することができる。選択されたメモリーセルの全ては、第１検証動作の前に遅いあるいは速いメモリーセル中でいずれか１つに、選択的に初期プログラミングすることができる（Ｓ１４０、ｉ＝０）。
【００７３】
このような連続的なプログラムステップ（Ｓ１４０）による方法は、プログラミング条件を評価し、評価されたプログラミング条件に基づいて次の検証動作の間に使用される検証モードを選択する。図１２に示した実施形態において、プログラミングの評価は、現在プログラミングループ‘ｉ’が予め決定されたプログラミング区間閾値“Ｎ”より高いか、又は同一であるか否かを決定することを含む（Ｓ１５０）。現在プログラミングループ‘ｉ’が予め決定されたプログラミング区間閾値“Ｎ”より低ければ、２−ステップ検証モードが選択され（Ｓ１５０＝ＮＯ）、そうでなければ、１−ステップ検証が選択される（Ｓ１５０＝ＹＥＳ）。即ち、図１２の例で、プログラミング条件に基づいた検証モードの選択は、シングル−ステップとマルチプル−ステップ検証モードとの間の簡単な選択を含む。
【００７４】
各選択されたメモリーセルと関連した２−ステップ検証モード（Ｓ１６０）、あるいは１−ステップ検証モード（Ｓ１６５）の選択的な実行は、選択されたメモリーセルがパス（ＰＡＳＳ）されたか（例えば、定義された閾値電圧分布Ｐ１、Ｐ２、Ｐ３に適合するようにプログラミングされる）、あるいはフェイル（ＦＡＩＬ）であるか（例えば、定義された閾値電圧分布Ｐ１、Ｐ２、Ｐ３に適合するようにプログラムできない）のどちらかである。パス状態では選択されたメモリーセルと関連したプログラミング動作を完了し、フェイル状態では次のループを要請する。
【００７５】
図１２の例において、次のプログラミングループは、現在プログラミング区間‘ｉ’とプログラミング区間の定義された最大値（ＭＡＸ）をまず比較することによって始まる（Ｓ１７０）。“ｉ”が最大値（ＭＡＸ）に到達していれば、プログラミング動作はフェイル（あるいはエラー）条件で完了し、そうでなければ、現在プログラミング区間の数‘ｉ’がさらに１増加され（Ｓ１８０）、プログラミング動作が次のプログラムループを始めるように、Ｓ１３０の前に戻る。
パス電圧は、プログラム電圧が提供される前に選択されたワードラインに印加できる（Ｓ１４０）。プログラム電圧が印加された後に、プログラムステップ（Ｓ１４０）は、いわゆるプログラム回復動作を行う。プログラム回復動作において、バイアス電圧はワードラインＷＬ０〜ＷＬｍ−１に印加され、ストリング選択ラインＳＳＬは放電され、ビットラインＢＬ０〜ＢＬｎ−１に印加された電圧もまた放電される。
【００７６】
上述したように、プログラミング条件の評価（例えば、現在プログラミング区間“ｉ”をプログラミング閾値“Ｎ”と比較）は、カウンター／比較器回路、及びプログラミング区間閾値を格納するレジスターあるいはラッチを利用する制御ロジック１６０において、実行することができる（Ｓ１５０）。他の種々のプログラミング区間閾値は、各プログラミング状態（例えば、Ｐ１、Ｐ２、Ｐ３）に対して各々確立することができる。
【００７７】
先に説明した実施形態は、特別にメモリーセル当たり２ビットを格納するＭＬＣを結合する不揮発性メモリー装置を示している。しかし、このような開示はメモリーセル当たり３ビット、あるいはそれ以上のビットを格納するＭＬＣに容易に拡張することができる。例えば、ダイヤグラム図１３のＡ、Ｂ、Ｃは、各物理ページ当たり３つの論理ページのデータを格納する３−ビットＭＬＣに印加される本発明の１つの実施形態を概念的に示している。
図１３のＡは、最下位ビット（ＬＳＢ）と関連した第１論理ページに対する第１プログラミング段階を示している。各ＬＳＢは消去状態Ｅと第１レベル中間プログラム状態Ｐとの間にプログラミングされる。したがって、このような２種類の間のプログラミング効率は、１−ステップ検証モードの使用をよく指示できる。言い換えれば、プログラミングされる特別なＭＬＣデータビットは、特別な検証モードを選択するようにプログラミング条件として使用することができる。
【００７８】
図１３のＢは、次の最上位（例えば、３ビットデータ中の２番目ビット）ビットＭＳＢと関連した第２論理ページに対する第２プログラミング段階を示している。各ＭＳＢは、消去状態Ｅと３つの第２レベル中間プログラミング状態Ｐ１、Ｐ２、Ｐ３との間でプログラミングされる。第２プログラミング段階は、例えば、図１０と関連して説明したような１つのアプローチが利用できる。即ち、プレ検証電圧ＰＶＲ＃及び検証電圧ＶＲ＃は、３つの第２レベル中間プログラミング状態Ｐ１、Ｐ２、Ｐ３の中の１つと関連して定義する個０とができる。このような電圧を利用することによって、２−ステップ検証モードは、プログラミング区間の実行された個数“ｉ”が、１−ステップ検証モードが選択される時間に３つの第２レベル中間プログラミング状態Ｐ１、Ｐ２、Ｐ３と関連した各々のプログラミング区間閾値Ｎ１、Ｎ２、Ｎ３に到達する時まで使用される。
【００７９】
図１３のＣは、最上位ビットＭＳＢと関連した第３論理ページに対する第３プログラミング段階を示す。各ＭＳＢは、消去状態Ｅと、７つの（最後の）プログラミング状態Ｑ１〜Ｑ７との間でプログラミングされる。第３プログラミング段階は、プログラミング状態の個数が３つから７つに増加したことを除いては図１０と関連して説明された通り類似のアプローチを利用できる。それにも拘わらず、プレ検証電圧ＰＶＲ＃、及び検証電圧ＶＲ＃は、７つのプログラミング状態Ｑ１〜Ｑ７の中の１つと関連して定義することができる。このような電圧を利用することによって、２−ステップ検証モードは再び、プログラミング区間の実行された個数“ｉ”が、１−ステップ検証モードが選択される時間に７つの第２レベル中間プログラミング状態Ｐ１、Ｐ２、Ｐ３と関連した各々のプログラミング区間閾値Ｎ１、Ｎ２、Ｎ３に到達する時まで使用される。中間−状態プログラミング区間閾値Ｎ１、Ｎ２、Ｎ３によって、最後のマイナス状態プログラミング区間閾値Ｍ１〜Ｍ７は、すべて同一の整数値を有するか、あるいは１つあるいは設計要求によって、それ以上のプログラミング閾値が他の値と異なることができる。
【００８０】
図１３には図示しないが、４−ビット、及びより高いデータを格納することができる能力を有するＭＬＣに対して、第４及びそれ以上の論理ページは、対応するプログラミング状態で°同様にプログラミングできる
図９乃至図１３と関連してこれまでに説明した実施形態は、実行されたプログラミング区間の個数において定義されたプログラミング条件、及び構成検証ステップの個数において他の検証モード間で選択を示すことについて反復されなければならない。しかし、本発明の範囲は、プログラミング条件（及びその評価）の一つの種類、及び／あるいは一つの検証モードの種類に制限されるものではない。他の可能なプログラミング条件、及び検証モードについて、これまで提案してきたが、同一の観点で選択されるプログラミング条件の選択、その評価アプローチ、及び検証モードの可能な種類についても、設計、応用することができる。
【００８１】
図１４は、本発明の実施形態に係る不揮発性メモリー装置のその他の可能な例を示すブロックレベルダイヤグラムである。図１３に示す不揮発性メモリー装置２００は、メモリーセルアレイ２１０、アドレスデコーダー２２０、ページバッファー回路２３０、データ入出力回路２４０、電圧発生回路２５０、及び制御ロジック２６０を含む。不揮発性メモリー装置２００は、図９と関連して説明した本発明の実施形態と同様であり、制御ロジック２６０に連結された温度センサー２７１及び／又はノイズ検出器２７２をオプションとして含むことができる。このような構成要素は、図９の実施形態と関連してこれまでに説明した対応する要素と同様な方法で具現されて動作する。しかし、ページバッファー回路２３０の構造、及び機能については、図１４に関していくつかの追加的な事項について説明しなければならない。
【００８２】
上述したように、ページバッファー回路２３０は、各々のビットラインＢＬ０〜ＢＬｎ−１を通じてメモリーセルアレイに連結し、ページバッファー回路２３０は、プログラムデータ、及び読出しデータを臨時的に格納するのに利用される。
より詳細には、ページバッファー回路２３０は、複数のページバッファー２３１及び２３２を含み、ページバッファー２３１及び２３２の各々は、第１、第２、及び第３ラッチ（ＬＡＴ１、ＬＡＴ２、ＬＡＴ３）を含む。メモリーセルアレイ２１０で２−ビットＭＬＣｓの結合を仮定すれば、第１ラッチＬＡＴ１はプログラム（あるいは読出し）データのＬＳＢデータを格納し、第２ラッチＬＡＴ２はＭＳＢを格納するようにすることができる。第３ラッチＬＡＴ３は、ビットラインフォシングの可否について使用（あるいは使用せず）を指示するために利用されることと共に、遅い／速いメモリーセル指定データを格納するようになっている。
【００８３】
“メモリーセル指定データ”の用語は、広い意味を有する用語であり、相対的なプログラミング状態、閾値電圧状態、あるいはメモリーセルアレイで不揮発性メモリーセルの間のプログラム−能力を識別する所定のデータをさしている。相対的な指定である“遅い”あるいは“速い”の文言は、定義された近似閾値電圧範囲あるいは遠い閾値電圧範囲に存在する閾値電圧と関連して説明してきた。同様の指定は、相異なるプログラミング速度、あるいは摩耗度の相異なるレベルによって発生するプログラミングについての相異なる受容性を示すメモリーセルに対しても実行され得る。これまで説明してきた実施形態及びこれから説明する実施形態まで、プログラミング条件の多様な形態を指示するメモリーセル指定データの多様な形態は、本発明の実施形態において検証モードのダイナミック選択を容易に実行するのに定義され、利用されることができるものである。
【００８４】
図１４を再び参照すれば、第３ラッチＬＡＴ３は、プレ検証動作あるいは検証動作によって、定義されたメモリーセル指定データを格納するようになっている。図１０の動作の例と同様に、第３ラッチＬＡＴ３は、ビットラインフォシングを利用するプログラムが実行されるように、速いメモリーセルを指示するための１のデータ値を格納することができ、ノーマルプログラミングを利用してプログラムされる遅いメモリーセルを指示するために、０のデータ値を格納することもできる。本発明の実施形態において、メモリーセル指定データは、選択されたメモリーセルの現在閾値電圧とプレ検証電圧間の比較、及び特別なプログラミング状態のための検証電圧と関連して誘導できる。
したがって、制御ロジック２６０は外部から提供される命令ＣＭＤ及び／又は制御信号ＣＴＲＬに応答して、不揮発性メモリー装置２００に対してプログラミング、読出し、及び消去動作を制御できる。制御ロジック２６０は、第３ラッチＬＡＴ３に格納されたメモリーセル指定データに基づいて、現在プログラミング区間においてメモリーセル指定データ速いメモリーセルに対するビットラインフォシングの実行、及び遅いメモリーセルに対するノーマルプログラミングを行うようにさせることができる。
【００８５】
さらに、制御ロジック２６０は、第３ラッチＬＡＴ３に格納されたメモリーセル指定データによって検証モード選択器２６２を利用する１つもしくはそれ以上のプログラミング条件を評価することができる。即ち、所定のプログラミング条件は、格納されたメモリーセル指定データに基づいて、全体的にあるいは部分的に評価することができる。例えば、検証モード選択器２６２は、プログラミング動作の間にページバッファー２３１及び２３２各々の第１、第２、及び第３ラッチＬＡＴ１、ＬＡＴ２、ＬＡＴ３に格納されたデータを評価するため、所定のプログラミング状態が“パスされる”という決定ができる。
【００８６】
図１４で示した検証モード選択器２６２は、制御ロジック２６０で具現するが、これがこの場合に常に要求される必要はなく、ページバッファー回路２３０あるいはページバッファー回路と関連した回路のような、制御ロジック２６０の外部に提供されても良い。
重要なことは、本発明の実施形態は、特定のプログラム状態がプログラムデータの１つあるいは１つ以上のビットに対して存在するかを指示するプログラム状態を含むメモリーセル指定データを使用することができるということである。プログラムデータの１つあるいは１つ以上のビットのプログラム状態は、したがって、特定の検証モードを選択できるプログラミング条件として使用することができる。
【００８７】
図１５は、図１４の不揮発性メモリー装置２００のように、不揮発性メモリー装置に対するプログラミング動作と関連して例示的な２−ビットＭＬＣに対する閾値電圧分布の実施形態を示すダイヤグラムである。
図１５を参照すれば、消去状態Ｅ、及び３つのプログラム状態Ｐ１、Ｐ２、Ｐ３が示される。１−ステップ検証モードあるいは２−ステップ検証モードの中で、いずれか１つがプログラミング動作の間に選択されることができるということが、この図面の目的のために仮定されるが、遅いもしくは速い、の指定に基づいて選択される代わりに、各検証モードは選択されたメモリーセルに対する現在プログラム状態に基づいて選択される。
【００８８】
したがって、図１５で示した実施形態において、第１あるいは第２プログラム状態Ｐ１、Ｐ２にプログラミングされる選択されたメモリーセルは、上述の通り、プレ検証電圧ＰＶＲ＃、及び検証電圧ＶＲ＃と関連して２−ステップ検証モードを利用する関連した連続的な検証動作の間に検証され得る。しかし、第３プログラム状態Ｐ３にプログラミングされる選択されたメモリーセルは、検証電圧ＶＲ３と関連した１−ステップ検証モードを利用する連続的な検証動作の間に検証され得る。関連した実施形態において、この特定のプログラミング条件（例えば、第３（あるいはそれ以上）プログラム状態）は、パス閾値電圧（図１５の示した実施形態でＰ２）に選択されたメモリーセルの閾値電圧を比較することによって評価することができる。選択されたメモリーセルの閾値電圧がこのようなパス閾値に到達する時、１−ステップ検証モードが選択される。より重要なことは、ビットラインフォシングは、上記同様の方法で、図１５の実施形態における選択されたメモリーセルに対して、選択的に活性化もしくは非活性化される。
【００８９】
図１６は、図１４と関連して説明した実施形態内で、プログラミング区間の個数でプログラミング動作の間に印加できるプログラム電圧及び検証パルスについて、１つの可能なシークエンスを示すダイヤグラムである。
図１６を参照すれば、ＩＳＰＰ定義されたプログラム電圧のシークエンス（Ｖｐｇｍ０〜ＶｐｇｍＫ＋１）は、プログラミング区間０〜Ｋ＋１に印加される。プログラミング区間０〜Ｋ−１の間に、２−ステップ検証モードに一致する検証パルスは、各プログラミング電圧において選択されたメモリーセルに印加され得る。しかし、第Ｋ−１番目プログラミング区間の間に、選択されたメモリーセルの閾値電圧がパス閾値電圧Ｐ２に到達するか、あるいは超過すると仮定すれば、１−ステップ検証モードが選択され、１−ステップ検証モードと一致する検証パルスは、各プログラム電圧に後続する選択されたメモリーセルに印加される。
【００９０】
図１７は、図１４と関連して説明した実施形態内で、プログラミング区間の個数でプログラミング動作の間に印加できるプログラム電圧、及び検証パルスのその他の可能なシークエンスを示すダイヤグラムである。
図１７を参照すれば、２つの相異なるパス閾値電圧は、Ｐ１及びＰ２が使用される。第１パス閾値電圧Ｐ１は、第２プログラム状態Ｐ２から第１プログラミング状態Ｐ１を分離する閾値電圧の境界を指示する。１つ目の、２−ステップ検証モードは、選択されたメモリーセルの閾値電圧がＰ１より低い時（例えば、プログラミング区間Ｉ−１〜Ｉ）に使用するために選択される。一方２つ目の（例えば、他の検証パルスを使用する）２−ステップ検証モードは、選択されたメモリーセルの閾値電圧がＰ１に到達したか、あるいは超過した時（例えば、プログラミング区間Ｉ＋１〜Ｋ−１）使用するために選択される。最後に、１−ステップ検証モードは、選択されたメモリーセルの閾値電圧がＰ２に到達したか、あるいは超過した時（例えば、プログラミング区間Ｋからその前方）に使用するために選択される。
【００９１】
図１６及び図１７で示した実施形態は、ＭＬＣのプログラミングをするか、又は一般的にメモリーセル摩耗度も減少するのに要求される時間を減少させるために、プログラミング動作の間にプログラミング区間の個数がどのように減少できるかについてより詳細に説明する。プログラム状態は、適合した検証モードを選択するために評価され、使用されることができるプログラミング条件として使用され得ることは上述した説明から当業者に理解できる。より重要なことは、この点で各々そして多様に定義されたパス閾値電圧の使用は、各々のプログラミング状態が評価されることができるという数多くの他の方法の中でただ１つであるということである。
【００９２】
図１８の例によってより詳細に示したように、特定の検証動作の間に印加された検証電圧の性質と構成とは、特定のプログラム状態と関連して変化することができる。図１８において、プログラミング区間Ｋ（Ｐ１より高いか、あるいは同一の閾値電圧検出が後続する）から始める時に、Ｐ１をパスすることが第１プログラム状態におけるプログラミングの結論を指示するために、各々の検証パルスは、第２及び第３プログラム状態Ｐ２、Ｐ３を検証するために印加される。ここでまた、特定のプログラミング状態と関連して実行される選択された検証モードにおける検証パルス全体の減少は、全体のプログラミング時間、メモリーセル摩耗度、及び電力消費を減少させる。
【００９３】
図１９に示した本発明の実施形態は、これまで説明してきたことの個数の組合せである。図１９は、図１４と関連して説明した実施形態のプログラミング区間の個数においてプログラミング動作の間に印加できるプログラム電圧と検証パルスの他の可能なシークエンスを示すダイヤグラムである。第１及び第２パス閾値電圧Ｐ１、Ｐ２は、プログラム状態を指示し、検証モード（例えば、１−ステップ及び２−ステップ検証モード）を選択するのに利用される。さらに、プログラム状態の機能として選択的な検証パルスの印加が実行される。即ち、２つの検証パルスは、第２プログラム状態（Ｐ１≧ＶＴＨ≧Ｐ２）の間に印加され、１つの検証パルスは、第３プログラム状態（Ｐ２≧ＶＴＨ）の間に印加される。
【００９４】
図２０は、本発明の実施形態に係る図１４の不揮発性メモリー装置２００のように、不揮発性メモリー装置に対するプログラミング方法を含む、動作方法を要約するフローチャートである。
図１４から図１８までを参照すれば、本発明の実施形態による不揮発性メモリー装置におけるプログラミング方法は次の通りである。
【００９５】
プログラムデータは、データ入出力回路２４０を通じてページバッファー回路２３０にロードされる（Ｓ２１０）。そして、制御ロジック２６０は、第１プログラムループ（ｉ＝０）の実行を制御する（Ｓ２２０）。
ビットラインＢＬ０〜ＢＬｎ−１は、ページバッファー回路２３０にロードされたプログラムデータによって設定される（Ｓ２３０）。そして、パス電圧は、選択されなかったワードラインに印加され、プログラム電圧は、選択されたメモリーセルをプログラムするために、選択されたワードラインに印加される。例えば、制御ロジック２６０は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧ＢＬＦＶ（例えば、１．０Ｖ）を印加するために、ページバッファー回路２３０及び電圧発生回路２５０を制御する。一方、制御ロジック２６０は、遅いメモリーセルに連結されたビットラインにビットラインプログラム電圧ＢＬＰＶ（例えば、０Ｖ）を印加するために、ページバッファー回路２３０及び電圧発生回路２５０を制御する。
【００９６】
そして、制御ロジック２６０の検証モード選択器２６２は、パス閾値電圧に対応する基準値まで所定のプログラム状態が到達したか否か（例えば、ＶＴＨ≧Ｐｓ、ここで、Ｐｓは特別なプログラム状態“Ｓ”に対するパス閾値電圧である）を決定する。検証モード選択器２６２のこのような決定は、複数の可能な検証モードから検証モードを選択するために制御ロジック２６０内で使用され得る（Ｓ２５０）。
【００９７】
例えば、図２０に示した実施形態において、所定のプログラム状態Ｐｓが進入しないか、あるいは対応するパス閾値電圧が到達したか、あるいは超過しなかったとすれば（Ｓ２５０＝ＮＯ）、２−ステップ検証モードが選択され、実行される（Ｓ２６０）。しかし、所定のプログラム状態Ｐｓが進入するか、又は対応するパス閾値電圧が到達したか、あるいは超過すれば（Ｓ２５０＝ＹＥＳ）、１−ステップ検証モードが選択され、実行される（Ｓ２６５）。検証モード（Ｓ２６０あるいはＳ２６５＝Ｐａｓｓ）の中のいずれか１つによる検証の成功は、プログラミング動作の完了を意味する。
検証モード（Ｓ２６０あるいはＳ２６５＝ＮＯ）の中のいずれか１つによる検証の失敗は、プログラミング区間の最大個数（ＭＡＸ）に到達するまで（Ｓ２７０）次のプログラミング区間ｉ＝ｉ＋１に続く（Ｓ２８０）。
【００９８】
本発明の実施形態においては、不揮発性メモリー装置、メモリーシステム、及びメモリー装置やメモリーシステムを結合するホスト装置について、多様に適用することができる。例えば、垂直型ＮＡＮＤフラッシュメモリー装置は、本発明の実施形態と同様な方法で具現し、動作させることができる。
図２１は、本発明の１つの実施形態に係る不揮発性メモリー装置を示すダイヤグラムである。図２１を参照すれば、不揮発性メモリー装置３００は、メモリーセルアレイ３１０、ドライバー３２０、入出力Ｉ／Ｏ回路３３０、及び制御ロジック３６０を含む。
【００９９】
メモリーセルアレイ３１０は、複数のメモリーブロックＢＬＫ１〜ＢＬＫｈを含むようになっている。各々のメモリーブロックＢＬＫ１〜ＢＬＫｈは、垂直型（あるいは積層された）構造（例えば、複数のメモリーブロックにおいては３方向に配列される）で配列された複数のメモリーセルを含む。即ち、本発明の実施形態は、第１、第２、及び第３方向へ伸張されるメモリーブロックＢＬＫ１〜ＢＬＫｈを含む。また、本発明の他の実施形態では、可能な３つの方向の中の１つへ伸張されるＮＡＮＤストリングを有する複数のメモリーブロックＢＬＫ１〜ＢＬＫｈを含み、本発明の別の実施形態では、３つの可能な方向の複数の方向へ伸張されるＮＡＮＤストリングを有するメモリーブロックＢＬＫ１〜ＢＬＫｈを含む。
【０１００】
各々のＮＡＮＤストリングは、１つのビットラインＢＬ、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、１つのワードラインＷＬ、及び１つの共通ソースラインＣＳＬに連結される。即ち、各々のメモリーブロックＢＬＫ１〜ＢＬＫｈは、複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。
ドライバー３２０は、複数のワードラインＷＬを通じてメモリーセルアレイ３１０に連結される。ドライバー３２０は、制御ロジック３６０の制御によって動作する。ドライバー３２０は、外部的から提供されるアドレスＡＤＤＲを受信する。
【０１０１】
ドライバー３２０は、アドレスＡＤＤＲをデコーディングし、デコーディングされたアドレスによってワードラインＷＬの中でいずれか１つを選択する。ドライバー３２０は、選択及び非選択されたワードラインに電圧を印加する。ドライバー３２０は、また選択されたワードラインにプログラミング動作と関連したプログラム電圧、読出し動作と関連した読出し電圧、あるいは消去動作と関連した消去電圧を各々印加する。ドライバー３２０は、ワードラインを選択して駆動し、駆動できるようにワードラインドライバー３２１を含むことができる。
ドライバー３２０は複数の選択ラインＳＬ、ストリング選択ラインＳＳＬ及び／又は接地選択ラインＧＳＬを選択し、駆動できる。このために、ドライバー３２０は、複数の選択ラインＳＬを選択及び駆動するために特別に識別された選択ラインドライバー３２２を含むことができる。
さらに、ドライバー３２０は又は共通ソースラインＣＳＬを駆動できる。このために、ドライバー３２０は、共通ソースラインＣＳＬを駆動するために特別に識別された共通ソースラインドライバー３２３を含むことができる。
【０１０２】
入出力Ｉ／Ｏ回路３３０は、複数のビットラインＢＬを通じてメモリーセルアレイ３１０に連結される。入出力Ｉ／Ｏ回路３３０は、制御ロジック３６０の制御の下で動作し、ビットラインＢＬを選択するようになっている。
入出力Ｉ／Ｏ回路３３０はまた、外部装置からデータＤＡＴＡを受信し、メモリーセルアレイ３１０で入力されたデータをプログラムするようにすることができる。また、入出力Ｉ／Ｏ回路３３０は、アナログ的にメモリーセルアレイ３１０からデータを読出し、それを外部装置に送信するようにすることもできる。
入出力Ｉ／Ｏ回路３３０は、さらに、メモリーセルアレイ３１０の指定された第１格納領域あるいは第２格納領域において、またはそれらの格納領域からデータを読出すようにすることができ、そのことによって、入出力回路３３０の実施形態においては、一般的によく知られたコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を実行することができる。
【０１０３】
本発明の実施形態において、入出力Ｉ／Ｏ回路３３０は、ページバッファー（及び／又はページレジスター）回路、コラム選択回路、データバッファー、感知増幅器、読出しドライバー、コラム選択回路、等の一般的に知らされた構成と結合することができる。
制御ロジック３６０は、不揮発性メモリー装置３００の全体動作を制御する。制御ロジック３６０は、外部から提供された命令及び／又は制御信号ＣＴＲＬに応答して動作する。前述の実施形態と同様に、制御ロジック３６０は、プログラム動作の間に、速いメモリーセルのビットラインフォシングあるいは遅いメモリーセルのノーマルプログラミングを実行することができる。
さらに、制御ロジック３６０は、１つあるいはそれ以上のプログラミング条件に基づいて複数の検証モードの中で検証モードを選択するように、そして選択された検証モードを利用して検証動作を実行するように、ハードウェア、ファームウェア、及び／又はソフトウェアを利用するようにすることができる。そのため、制御ロジック３６０は、これまで述べてきたものと同様の方法で機能する検証モード選択器３６２を含むことができる。
【０１０４】
図２２は、図２１に示した複数のメモリーブロックから１つのメモリーブロックＢＬＫｉについての等価回路を示す関連した部分を示す回路ダイヤグラムである。
図２１、２２を参照すれば、ＮＡＮＤストリングＮＳ１１〜ＮＳ３１は、第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間に配置される。第１ビットラインＢＬ１は、第３方向へ伸張する伝導性物質に対応する。ＮＡＮＤストリングＮＳ１２、ＮＳ２２、及びＮＳ３２は、第２ビットラインＢＬと共通ソースラインＣＳＬとの間に配置される。第２ビットラインＢＬ２は、第３方向へ伸張する伝導性物質に対応する。ＮＡＮＤストリングＮＳ１３、ＮＳ２３、及びＮＳ３３は、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間に配置される。第３ビットラインＢＬ３は、第３方向へ伸張する伝導性物質に対応する。
【０１０５】
各ＮＡＮＤストリングＮＳの選択トランジスターＳＳＴは、対応するビットラインＢＬに連結される。各ＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは、共通ソースラインＣＳＬに連結する。メモリーセルＭＣは、各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴ、と接地選択トランジスターＧＳＴとの間に形成される。
その後に、ＮＡＮＤストリングＮＳは、ロー及びコラムユニットで定義される。１つのビットラインに共通に連結したＮＡＮＤストリングＮＳは、１つのコラムを形成する。したがって、ＮＡＮＤストリングＮＳ１１〜ＮＳ３１は、第１コラムに対応する第１ビットラインＢＬ１に連結される。ＮＡＮＤストリングＮＳ１２〜ＮＳ３２は、第２コラムに対応する第２ビットラインＢＬ２に連結され、ＮＡＮＤストリングＮＳ１３〜ＮＳ３３は、第３コラムに対応する第３ビットラインＢＬ３に連結される。
【０１０６】
１つのストリング選択ラインＳＳＬに連結されたＮＡＮＤストリングＮＳは、１つの列を形成する。したがって、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３は、第１列に対応する第１ストリング選択ラインＳＳＬに連結される。ＮＡＮＤストリングＮＳ２１〜ＮＳ２３は、第２列に対応する第２ストリング選択ラインＳＳＬ２に連結され、ＮＡＮＤストリングＮＳ３１〜ＮＳ３３は、第３列に対応する第３ストリング選択ラインＳＳＬ３に連結される。
【０１０７】
各ＮＡＮＤストリングＮＳで、高さが定義される。各ＮＡＮＤストリングＮＳにおいて、接地選択トランジスターＧＳＴに隣接するメモリーセルＭＣ１の高さは１である。各ＮＡＮＤストリングＮＳにおいて、ストリング選択トランジスターＳＳＴにさらに隣接する各メモリーセルは、高さが増加し、ストリング選択トランジスターＳＳＴに隣接するメモリーセルＭＣ７の高さは７である。
同一の列のＮＡＮＤストリングＮＳは、ストリング選択ラインＳＳＬを共有する。他の列のＮＡＮＤストリングは、他のストリング選択ラインに各々連結される。同一の列であり、ＮＡＮＤストリングＮＳである同一の高さを有するメモリーセルは、ワードラインを共有する。同一の高さにおいて、他の列であるＮＡＮＤストリングＮＳのワードラインは、共通に連結される。ワードラインＷＬは、第１方向へ伸張する伝導性物質が提供される１層で連結される。第１方向へ伸張する伝導性物質は、コンタクトを通じて上位層に連結することができる。第１方向へ伸張する伝導性物質は、上位層に共通に連結される。
【０１０８】
同一の列のＮＡＮＤストリングＮＳは、接地選択ラインＧＳＬを共有する。他の列のＮＡＮＤストリングＮＳは、他の接地選択ラインＧＳＬに各々連結される。即ち、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、及びＮＳ３１〜ＮＳ３３は、いずれも接地選択ラインＧＳＬに連結される。さらに、共通ソースラインＣＳＬは、ＮＡＮＤストリングＮＳに共通に連結することができる。
図２２に示すように、同一の高さを有するワードラインＷＬは、共通的に連結され、特定のワードラインＷＬが選択された時、特定のワードラインＷＬに連結した全てのＮＡＮＤストリングＮＳが選択される。他の列のＮＡＮＤストリングＮＳは、他のストリング選択ラインＳＳＬに連結され、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の選択によって、ＮＡＮＤストリングＮＳの列が、選択可能になる。さらに、ビットラインＢＬ１〜ＢＬ３の選択によって、選択された列のＮＡＮＤストリングＮＳは、列ユニットで選択されることができる。
【０１０９】
図２３は、本発明の実施形態に係る不揮発性メモリー装置を有するメモリーシステムを示すブロックダイヤグラムである。図２３を参照すれば、メモリーシステム４００は、不揮発性メモリー装置４２０及びメモリー制御器４４０を含む。
不揮発性メモリー装置４２０は、プログラミングの一部として実行される検証動作において使用可能な複数の検証モードの中から検証モードを選択するための検証モード選択器４６２を含む。これまで多様な実施形態で説明した通り、特別な検証モードの選択は、１つあるいはそれ以上のプログラミング条件の評価に基づいて実行することができるが、不揮発性メモリー装置４２０の制御ロジック内でプログラミング条件を評価する代わりに、メモリー制御器４４０に配置された制御あるいは計算回路によっても評価を実行することができる。このような場合には、検証モード選択命令ＶＭＣＭＤ（選択を実行するための対応する公知信号あるいは述部データ（ｐｒｅｄｉｃａｔｅ  ｄａｔａ））は、検証モード選択器４２２とメモリー制御器４４０との間でパスできる。
【０１１０】
したがって、不揮発性メモリー装置４２０を制御するのに一般的に使用される制御及び計算回路においては、メモリー制御器４４０に送信するために、メモリー制御器４４０は、１つあるいはそれ以上のプログラミング条件を評価し、プログラミング条件の評価に基づいて検証モードを選択し、対応する検証モード選択命令ＶＭＣＭＤを発生し、不揮発性メモリー装置４２０に検証モード選択命令ＶＭＣＭＤを通信する。
不揮発性メモリー装置４２０は、メモリー制御器４４０から検証モード選択命令ＶＭＣＭＤを受信し、検証動作を実行する。不揮発性メモリー装置４２０は、メモリー制御器４４０から対応する命令に応答して、速いメモリーセルに対してビットラインフォシングを実行し、遅いメモリーセルに対してノーマルプログラミングを実行することができる。
【０１１１】
図２４は、図２３のメモリー制御器４４０から不揮発性メモリー装置４２０に通信される制御信号の１つの可能な配列を示す信号波形ダイヤグラムである。
図２４を参照すれば、不揮発性メモリー装置４２０は、コマンドラッチ活性化信号ＣＬＥに応答して直列データ入力命令を受信し、アドレスラッチ活性化信号ＡＬＥに応答してデータを書き込むためのアドレスＡＤＤＲを受信する。図示していないが、不揮発性メモリー装置４２０は、書込み活性化信号に応答して書込み直列データを受信し、命令ラッチ活性化信号ＣＬＥに応答して検証モード選択命令ＶＭＣＭＤを受信する。不揮発性メモリー装置４２０は、検証モード選択命令ＶＭＣＭＤによって決定された検証モードで検証動作を実行する。検証動作の実行後、プログラミングの成功もしくは失敗についての結果値Ｓ／Ｅは、入出力ラインＩＯｘを通じてメモリー制御器４４０に送信される。
図２３及び図２４で、メモリー制御器４４０は、検証モードを選択するために検証モード選択命令ＶＭＣＭＤを発生し、入出力ラインＩＯｘを通じて検証モード選択命令ＶＭＣＭＤを通信する。しかし、本発明の範囲はここに制限されない。メモリー制御器４４０は検証モードを選択するために検証モード選択信号を発生し、入出力ラインＩＯｘを使用する代わりに分離された送信ラインを通じてそれを不揮発性メモリー装置４２０に送信できる。
【０１１２】
図２５は、本発明の他の実施形態に係るメモリーシステムを示すブロックダイヤグラムである。図２３を参照すれば、メモリーシステム１０００は、不揮発性メモリー装置１１００及びメモリー制御器１２００を含む。
不揮発性メモリー装置１１００は、速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、遅いメモリーセルに連結されたビットラインにビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラム動作を実行し、複数の検証モードの中でいずれか１つに検証動作を実行するようになっている。不揮発性メモリー装置１１００は、図３に示したプログラム方法によって具現された格納装置である。本実施形態において、不揮発性メモリー装置１１００は、図９に示した不揮発性メモリー装置１００、図１４に示した不揮発性メモリー装置２００、図２１に示した不揮発性メモリー装置３００及び図２３に示した不揮発性メモリー装置４２０の中で、いずれか１つと同一の構成及び動作で具現される。
【０１１３】
メモリー制御器１２００は、外部（例えば、ホスト）の要請によって不揮発性メモリー装置１１００を制御する。本実施形態において、メモリー制御器１２００は、不揮発性メモリー装置１１００の読出し、書込み、及び消去動作を制御する。例えば、不揮発性メモリー装置１１００が図２３に示した不揮発性メモリー装置４２０と同一であれば、メモリー制御器１２００は、図２３に示したメモリー制御器４４０と同一に具現される。
メモリー制御器１２００は不揮発性メモリー装置１１００とホストとの間にインターフェースを提供する。即ち、メモリー制御器１２００は、不揮発性メモリー装置１１００を制御するためのハードウェア／ファームウェア（ｆｉｒｍｗａｒｅ）を駆動及び／あるいはソフトウェアを実行され得る。
【０１１４】
図２５に示した実施形態において、メモリー制御器１２００は、中央処理処置１２１０、バッファー１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェース１２５０、及びメモリーインターフェース１２６０を含む。
中央処理処置１２１０は、メモリー制御器１２００の全般的な動作を制御する。
バッファー１２２０は、中央処理処置１２１０の動作メモリーとして利用される。ホストの書込み要請の時、ホストから入力されたデータは、バッファー１２２０に臨時に格納される。また、ホストの読出し要請の時、不揮発性メモリー装置１１００から読出されたデータは、バッファー１２２０に臨時に格納される。
エラー訂正回路１２３０は、書込み要請の時、バッファー１２２０に格納されたデータをエラー訂正コードによってインコーディングする。この時、インコーディングされたデータ及び利用されたエラー訂正コード値は、不揮発性メモリー装置１１００に格納される。一方、エラー訂正回路１２３０は、読出し要請の時、不揮発性メモリー装置１２００から読出されたデータをエラー訂正コード値を利用してデコーディングさせる。ここで、エラー訂正コード値は、読出されたデータに含まれる。
【０１１５】
ＲＯＭ１２４０は、メモリー制御器１２００を駆動するために必要なデータを格納する。
ホストインターフェース１２５０は、ホストとメモリー制御器１２００との間のデータを交換するためのプロトコルを含む。本実施形態において、メモリー制御器１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等と多様なインターフェースプロトコルの中で１つを通じて外部（ホスト）と通信するようになっている。
メモリーインターフェース１２６０は、不揮発性メモリー装置１１００とメモリー制御器１２００との間のインターフェーシングをする。
【０１１６】
メモリーシステム１０００は、メモリーセルのプログラム速度によってビットラインフォシングの可否を決定するプログラム動作を実行することによってプログラム速度を短縮でき、複数の検証モードの中でいずれかの１つに検証動作を実行する不揮発性メモリー装置１２００を具備することによって最適化されたプログラム動作を実行することができる。特に、本発明のメモリーシステム１０００は、プログラム動作時温度あるいはノイズに少なく敏感な検証モードを決定することによって、プログラム動作を向上させることができる。また、本発明のメモリーシステム１０００は、閾値電圧分布を改善するための検証モードを決定することによって、プログラム動作の時データの信頼性を向上させることができる。
【０１１７】
図２６は本発明の実施形態に係るメモリーカードを示すブロックダイヤグラムである。図２６を参照すれば、メモリーカード２０００は、フラッシュメモリー装置２１００、バッファーメモリー装置２２００及びそれを制御するメモリー制御器２３００を含む。
フラッシュメモリー装置２１００は、プログラム速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラム速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラム動作を実行し、複数の検証モードの中でいずれかの１つに検証動作を実行するようになっている。フラッシュメモリー装置２１００は、図３に示したプログラム方法によって具現された格納装置である。実施形態において、フラッシュメモリー装置２１００は、図９に示した不揮発性メモリー装置１００、図１４に示した不揮発性メモリー装置２００、図２１に示した不揮発性メモリー装置３００及び図２３に示した不揮発性メモリー装置４２０の中でいずれか１つと同一の構成及び動作をするようになっている。
【０１１８】
バッファーメモリー装置２２００は、メモリーカード２０００の動作の中で生成されるデータを臨時に格納するための装置であり、ＤＲＡＭあるいはＳＲＡＭ等で具現されることができる。
メモリー制御器２３００は、ホストとフラッシュメモリー２１００との間に連結される。ホストからの要請に応答して、メモリー制御器２３００は、フラッシュメモリー装置２１００をアクセスする。仮りに、フラッシュメモリー装置２１００が図２３に示した不揮発性メモリー装置４２０と同一であれば、メモリー制御器２３００は図２３に示したメモリー制御器４４０と同一となる。
メモリー制御器２３００は、マイクロプロセッサー２３１０、ホストインターフェース２３２０、及びフラッシュインターフェース２３３０を含む。
マイクロプロセッサー２３１０は、メモリーカード２０００の動作を制御するためにハードウェア、ファームウェア、あるいはソフトウェアを駆動するようになっている。ホストインターフェース２３２０は、ホストとフラッシュインターフェース２３３０との間にデータ交換を実行するためのカード（例えば、ＭＭＣ）プロトコルを通じてホストとインターフェーシングする。
【０１１９】
このようなメモリーカード２０００は、マルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｉｔｙ  Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリースティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）、スマートメディア（ＳｍａｒｔＭｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用可能である。
メモリーカード２０００は、プログラム動作時閾値電圧分布を改善するように検証モードを決定し、決定された検証モードによって検証動作を実行するフラッシュメモリー装置２１００を具備することによって、データの信頼性を向上させることができる。
【０１２０】
図２７は本発明の実施形態に係るＭｏｖｉＮＡＮＤのブロックダイヤグラムである。図２７を参照すれば、ＭｏｖｉＮＡＮＤ３０００は、ＮＡＮＤフラッシュメモリー装置３１００及び制御器３２００を含む。
ＮＡＮＤフラッシュメモリー装置３１００は、単品のＮＡＮＤフラッシュメモリー装置が１つのパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ−ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）に積層されることによって具現されることができる。ここで、単品のＮＡＮＤフラッシュメモリー装置の各々は、プログラミング速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラミング速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラミング動作を実行し、複数の検証モードの中でいずれか１つに検証動作を実行するように具現される。単品のＮＡＮＤフラッシュメモリー装置は、図９に示した不揮発性メモリー装置１００、図１４に示した不揮発性メモリー装置２００、図２１に示した不揮発性メモリー装置３００及び図２３に示した不揮発性メモリー装置４２０の中でいずれかの１つと同一の構成及び動作で具現される。
【０１２１】
制御器３２００は、制御器コア３２１０、ホストインターフェース３２２０及びＮＡＮＤインターフェース３２３０を含む。制御器コア３２１０は、ＭｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。ホストインターフェース３２２０は、制御器３２１０とホストのＭＭＣ（Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ）インターフェーシングを実行する。ＮＡＮＤインターフェース３２３０は、ＮＡＮＤフラッシュメモリー装置３１００と制御器３２００のインターフェーシングを実行する。また、ＮＡＮＤフラッシュメモリー装置３１００の単品状態のＮＡＮＤフラッシュメモリー装置が、図２３に示した不揮発性メモリー装置４２０と同一であれば、制御器３２００は、図２３に示したメモリー制御器４４０と同一となる。
【０１２２】
ＭｏｖｉＮＡＮＤ３０００は、ホストから電源電圧（Ｖｃｃ、Ｖｃｃｑ）を受信する。ここで、電源電圧（Ｖｃｃ：３Ｖ）は、ＮＡＮＤフラッシュメモリー装置３１００及びＮＡＮＤインターフェース３２３０に供給され、電源電圧（Ｖｃｃｑ：１．８Ｖ／３Ｖ）は、制御器３２００に供給される。
ＭｏｖｉＮＡＮＤ３０００は、大容量の映像データの書込み要請の時プログラム時間を向上させる方向に検証モードを決定し、決定された検証モードによって検証動作を実行するＮＡＮＤフラッシュメモリー装置３１００を具備することによって、プログラミング時間を大幅に減少させることができる。
一方、ＭｏｖｉＮＡＮＤ３０００は、ソリッドステートドライバー（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：以下、‘ＳＳＤ’と称する）に適用可能である。
【０１２３】
図２８は本発明の実施形態に係るＳＳＤのブロックダイヤグラムである。図２８を参照すれば、ＳＳＤ４０００は、複数のフラッシュメモリー装置４１００及びＳＳＤ制御器４２００を含む。
複数のフラッシュメモリー装置４１００の各々は、プログラミング速度が速いメモリーセルに連結されたビットラインにビットラインフォシング電圧を印加し、プログラミング速度が遅いメモリーセルに連結されたビットラインに前記ビットラインフォシング電圧より低いビットラインプログラム電圧を印加するプログラミング動作を実行し、複数の検証モードの中でいずれかの１つに検証動作を実行するように具現される。単品のＮＡＮＤフラッシュメモリー装置は、図９に示した不揮発性メモリー装置１００、図１４に示した不揮発性メモリー装置２００、図２１に示した不揮発性メモリー装置３００及び図２３に示した不揮発性メモリー装置４２０の中でいずれか１つと同一の構成及び動作で具現される。
【０１２４】
ＳＳＤ制御器４２００は、複数のフラッシュメモリー装置４１００を制御する。ＳＳＤ制御器４２００は中央処理処置４２１０、ホストインターフェース４２２０、キャッシュバッファー４２３０、及びフラッシュインターフェース４２４０を含む。
ホストインターフェース４２２０は、中央処理処置４２１０の制御によってホストとＡＴＡプロトコル方式にデータを交換する。ここで、ホストインターフェース４２２０は、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェース、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェース、ＥＳＡＴＡ（Ｅｘｔｅｒｎａｌ  ＳＡＴＡ）インターフェース等の中でいずれか１つである。
ホストインターフェース４２２０を通じてホストから入力されるデータやホストに転送されるデータは、中央処理処置４２１０の制御によってＣＰＵバスを経由しなくてもキャッシュバッファー４２３０を通じて伝えられる。
キャッシュバッファー４２３０は、外部とフラッシュメモリー装置４１００との間の移動データを臨時に格納し、中央処理処置４２１０によって運用されるプログラムを格納するのにも使用される。キャッシュバッファー４２３０は、一種のバッファーメモリーと見做すことができ、ＳＲＡＭで具現されることができる。
【０１２５】
フラッシュインターフェース４２４０は、格納装置で使用されるフラッシュメモリー装置４１００とＳＳＤ制御器４２００との間のインターフェーシングを実行する。フラッシュインターフェース４２４０は、ＮＡＮＤフラッシュメモリー、Ｏｎｅ−ＮＡＮＤフラッシュメモリー、マルチレベルフラッシュメモリー、シングルレベルフラッシュメモリーを支援するように構成されることができる。
ＳＳＤ４０００は、プログラム動作の時、温度あるいはノイズに敏感でないように検証モードを決定し、決定された検証モードによって検証動作を実行するフラッシュメモリー装置４１００を具備することによって、データ信頼性を向上させることができる。
【０１２６】
図２９は、本発明の実施形態に係る図２８のＳＳＤ４０００を有するコンピュータシステムを示すブロックダイヤグラムである。図２９を参照すれば、コンピュータシステム５０００は、中央処理処置５１００、ＲＯＭ５２００、ＲＡＭ５３００、入出力装置５４００、及びＳＳＤ５５００を含む。
中央処理処置５１００は、システムバスに連結される。ＲＯＭ５２００は、コンピュータシステム５０００を駆動するのに必要なデータを格納する。このようなデータは、開始命令シークエンス、あるいは基本的な入／出力動作システム（例えば、ＢＩＯＳ）シークエンス等である。ＲＡＭ５３００は中央処理処置５１００が実行される時生成されるデータが臨時に格納される。
入出力装置５４００は、実施形態において、キーボード、ポインティング装置（マウス）、モニター、モデム、等が入出力装置インターフェースを通じてシステムバスに連結される。
ＳＳＤ５５００は読出し可能な格納装置として、図２８に示したＳＳＤ４０００と同一に具現される。
【０１２７】
図３０は、本発明の実施形態に係る図２８のＳＳＤ４０００を有するホスト装置を示すブロックダイヤグラムである。図３０を参照すれば、ホスト装置６０００は、プロセッサー６１００、ＲＯＭ６２００、ＲＡＭム６３００、及びフラッシュインターフェース６４００、及びＳＳＤ６５００を含む。
プロセッサー６１００は、ファームウェア及び／又はソフトウェアを実行し、ハードウェアを駆動させるためにＲＡＭ６３００及びＲＯＭ６２００をアクセスする。また、プロセッサー６１００は、開始命令シークエンスあるいは基本入出力動作システムシークエンスと同一の固定命令シークエンスを実行するために、ＲＯＭ６２００にアクセスする。フラッシュインターフェース６４００は、ホスト装置６０００とＳＳＤ６５００との間のインターフェーシングを実行する。
ＳＳＤ６５００は、ホスト装置６０００に着脱が可能であり、ＳＳＤ６５００は、図２８に示したＳＳＤ４０００と同一になっている。
ホスト装置６０００は、セルラーフォン、個人デジタル補助器（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ：ＰＤＡｓ）、デジタルカメラ、キャムコーダー、携帯用オーディオ再生装置（例えば、ＭＰ３）、ＰＭＰ等であることができる。
【０１２８】
図３１は、本発明の実施形態に係る図２８のＳＳＤ４０００を利用するサーバーシステムを示すブロックダイヤグラムである。図３１を参照すれば、サーバーシステム７０００は、サーバー７１００及びサーバー７１００を駆動するのに必要なデータを格納するＳＳＤ７２００を含む。ここで、ＳＳＤ７２００は、図２８に示したＳＳＤ４０００と同一の構成及び同一の動作で具現される。
サーバー７１００は、応用通信モジュール７１１０、データ処理モジュール７１２０、アップグレードモジュール７１３０、スケジューリングセンター７１４０、ローカルリソースモジュール７１５０、及びリペア情報モジュール７１６０を含む。
応用通信モジュール７１１０は、サーバー７１００とネットワークとに連結されたコンピュータシステムと通信するか、あるいはサーバー７１００とＳＳＤ７２００が通信可能になっている。応用通信モジュール７１１０は、使用者インターフェースを通じて印加されたデータあるいは情報を、データ処理モジュール７１２０に送信する。
【０１２９】
データ処理モジュール７１２０は、ローカルリソースモジュール７１５０にリンクされる。ここで、ローカルリソースモジュール７１５０は、サーバー７１００に入力されたデータあるいは情報に基づいて、使用者にリペアショップ（ｒｅｐａｉｒ  ｓｈｏｐｓ）／ディーラー（ｄｅａｌｅｒｓ）／技術的な情報の目録を印加する。
アップグレードモジュール７１３０は、データ処理モジュール７１２０とインターフェーシングする。アップグレードモジュール７１３０は、ＳＳＤ７２００から転送されたデータあるいは情報に基づいて、ファームウェア、リセットコード、診断システムアップグレードあるいは他の情報を電子機器（ａｐｐｌｉａｎｃｅ）にアップグレードする。
スケジュールリングセンター７１４０は、サーバー７１００に入力されたデータあるいは情報に基づいて、使用者にリアルタイムのオプションを許す。
リペア情報モジュール７１６０は、データ処理モジュール７１２０とインターフェーシングする。リペア情報モジュール７１６０は、使用者にリペア関連情報（例えば、オーディオ、ビデオ、あるいは文書ファイル）を印加するのに利用される。データ処理モジュール７１２０は、ＳＳＤ７２００から伝えられた情報に基づいて関連づけられた情報をパッケージングし、その後、このような情報はＳＳＤ７２００に転送されるか、あるいは使用者にディスプレーされる。
【０１３０】
一般的に、サーバーは発熱問題が深刻であり、このようなサーバーの発熱によって、プログラム動作時にメモリーセルの信頼性が低下する可能性が高い。しかし、サーバーシステム７０００は、プログラム動作時に温度によって最適の検証モードを利用するＳＳＤ７２００を具備することによって、データの信頼性を改善できる。
本発明の実施形態によるメモリーシステム、あるいは格納装置は、多様な形態のパッケージを利用して実装できる。本発明の実施形態に係るメモリーシステム、あるいは格納装置は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、  Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、  Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、  Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、  Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、  Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、  Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、  Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、  Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、  Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、  Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、  Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、  Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、  Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、  Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、  Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、などのパッケージを利用して実装できる。
【０１３１】
上述した通り、揮発性メモリー装置、不揮発性メモリー装置を結合するメモリーシステム（メモリーカードを含む）、及び関連した本発明の実施形態に係る動作方法は、プログラミング動作を最適化されるように複数の検証モードから１つの検証モードを選択し、それを利用すると共に、選択的なビットラインフォシングを利用するようにするプログラミング動作を含む。
一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で種々の変形ができる。したがって、本発明の範囲は、詳述した実施形態に限定されるものでなく、後述する特許請求範囲及び本発明の特許請求の範囲と均等なことに及ぶ。
【符号の説明】
【０１３２】
１００、２００、３００、４２０    不揮発性メモリー装置
１１０、２１０、３１０            メモリーセルアレイ
１２０、２２０                    アドレスデコーダー
１３０、２３０                    ページバッファー回路
１４０、２４０                    データ入出力回路
１５０、２５０                    電圧発生回路
１６０、２６０、３６０            制御ロジック
１６２、２６２、３６２、４６２    検証モード選択器
３２０                            ドライバー
３３０                            入出力Ｉ／Ｏ回路
４４０                            メモリー制御器
【図１】
2011253608.tif 000003
【図２】
2011253608.tif 000004
【図３】
2011253608.tif 000005
【図４】
2011253608.tif 000006
【図５】
2011253608.tif 000007
【図６】
2011253608.tif 000008
【図７】
2011253608.tif 000009
【図８】
2011253608.tif 000010
【図９】
2011253608.tif 000011
【図１０】
2011253608.tif 000012
【図１１】
2011253608.tif 000013
【図１２】
2011253608.tif 000014
【図１３】
2011253608.tif 000015
【図１４】
2011253608.tif 000016
【図１５】
2011253608.tif 000017
【図１６】
2011253608.tif 000018
【図１７】
2011253608.tif 000019
【図１８】
2011253608.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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