(57)【要約】      （修正有）【課題】蓄積（光）電荷に作用するスミア等のノイズ成分を全画素の配置面内で均一かつ十分に抑圧する。【解決手段】画素は、光路制限部、光電変換部、電荷保持部、読出部（共有可）を有する。走査駆動部は、全画素同時読み出しを行い各読出部を一方向に走査駆動する。走査方向で光電変換部と電荷保持部が交互に繰り返され、その画素列において、隣接画素の２つの電荷保持部が光路制限部または光電変換部に対して走査方向内で一方側に偏って配置されている。【選択図】図１７
2011204878.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ前記所定画素領域の画素列において、前記光電変換部と前記電荷保持部が交互に繰り返し配置され、隣接画素の２つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている
固体撮像デバイス。
【請求項２】
前記２つの電荷保持部は、前記光路制限部または前記光電変換部に対して、走査の最終画素に近いほど電荷保持部側へ向かう光の入射光内での比率が低下する側に走査方向内で偏って配置されている
請求項１に記載の固体撮像デバイス。
【請求項３】
前記２つの電荷保持部は、当該２つの電荷保持部の離間中心が前記光路制限部または前記光電変換部の中心と一致する位置から、走査の最終画素に近いほどの電荷保持部側へ向かう光の入射光内での比率が低下し、走査の開始画素に近いほど前記比率が増加する側に走査方向内で偏って配置されている
請求項１または２に記載の固体撮像デバイス。
【請求項４】
前記画素列における光電変換部から前記走査の開始側に位置する電荷保持部までの距離より、当該光電変換部から前記走査の終了側に位置する他の電荷保持部までの距離が大きい
請求項１〜３に記載の固体撮像デバイス。
【請求項５】
前記画素列において、前記電荷保持部から前記走査の開始側で遮光の範囲を規定する前記光路制限部の遮光端までの遮光距離より、当該電荷保持部から前記走査の終了側で遮光の範囲を規定する前記光路制限部の他の遮光端までの距離が大きい
請求項１〜４に記載の固体撮像デバイス。
【請求項６】
前記光路制限部の前記遮光端を規定する部材が、前記電荷保持部を覆い、前記光電変換部で開口する遮光膜である
請求項５に記載の固体撮像デバイス。
【請求項７】
前記光路制限部の前記遮光端を規定する部材が、画素への入射光路に前記走査方向の少なくとも一方の側から臨む配線である
請求項５に記載の固体撮像デバイス。
【請求項８】
前記光電変換部から前記走査の終了側に位置する電荷保持部との間に、前記読出部を構成し、画素ごとに設けられ、または画素間で共有された少なくとも１つの画素トランジスタが配置されている
請求項１〜７に記載の固体撮像デバイス。
【請求項９】
前記電荷保持部から前記走査の終了側の前記他の遮光端までの間に、前記読出部を構成し、画素ごとに設けられ、または画素間で共有された少なくとも１つの画素トランジスタが配置されている
請求項５〜８に記載の固体撮像デバイス。
【請求項１０】
半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ画素列において前記光電変換部と前記電荷保持部が交互に繰り返し配置され、
画素配列内の各画素において、前記電荷保持部が前記走査の開始側に配置され、前記光電変換部が前記走査の終了側に配置されている
固体撮像デバイス。
【請求項１１】
前記走査駆動部は、前記画素配列の複数の第１画素行を前記画素列の方向で走査して駆動する第１走査駆動回路と、前記画素配列の複数の第２画素行を前記画素列の方向で走査して駆動する第２走査駆動回路とを含み、
同一の画素列内において、前記第１画素行を構成する第１画素と前記第２画素行を構成する第２画素とが、行方向の等距離線を軸とした線対称パターンを有し、または、互いに対向する画素輪郭辺の各中心から等距離の点を回転軸とした点対称パターンを有し、
前記第１および第２走査駆動回路は、走査の向きが互いに逆向きで前記第１および第２画素行を駆動する
請求項１〜１０に記載の固体撮像デバイス。
【請求項１２】
前記画素部における前記走査の方向一方側に前記複数の第１画素行が連続して配置され、残る部分に前記複数の第２画素行が連続して配置され、
前記第１駆動走査部と、前記第２走査駆動部は、前記画素部の列方向中央よりの走査開始行から互いに逆向きに走査を行う
請求項１１に記載の固体撮像デバイス。
【請求項１３】
前記画素部において、前記第１画素行と前記第２画素行が前記走査の方向に沿って交互に配置されている
請求項１１に記載の固体撮像デバイス。
【請求項１４】
前記遮光膜は、前記画素配列の画素行において連続して各画素の前記電荷保持部を覆い、列方向では少なくとも２画素ごとに受光開口部の離間部分でつながる平面形状を有する
請求項６に記載の固体撮像デバイス。
【請求項１５】
前記遮光膜が、前記画素配列の画素行において連続して各画素の前記電荷保持部を覆い、列方向で分離され、前記読出部へ電荷を転送するための制御信号線を兼用する
請求項６に記載の固体撮像デバイス。
【請求項１６】
前記画素行ごとに分離された各遮光膜が、前記光電変換部で発生した電荷を前記電荷保持部へ全画素同時に読み出すときの制御信号線を兼用する
請求項１５に記載の固体撮像デバイス。
【請求項１７】
半導体基板内で前記電荷保持部と離間し、前記読出部により保持電荷量が読み出される浮遊拡散容量部を画素ごとに有し、
前記画素行ごとに分離された各遮光膜が、前記電荷保持部の保持電荷を前記浮遊拡散容量部へ転送するときの制御信号線を兼用する
請求項１５に記載の固体撮像デバイス。        
【請求項１８】
前記読出部が、
前記電荷保持部、または、当該電荷保持部とは別に設けられた浮遊拡散容量部に対して、保持電荷をリセットするリセットトランジスタと、
前記電荷保持部または前記浮遊拡散容量部の保持電荷量を増幅して読み出すアンプトランジスタと、
前記走査駆動部により制御され、前記アンプトランジスタのバイアス経路を導通制御する選択トランジスタと、
を含み、
前記画素部は、前記画素配列の画素行において行方向に連なる２以上の画素の前記リセットトランジスタと前記選択トランジスタの少なくとも一方のトランジスタにおいて、前記２以上の画素で共通のゲート電極を有する
請求項１〜１７に記載の固体撮像デバイス。
【請求項１９】
前記２以上の画素で共通のゲート電極は、前記光電変換部で発生した電荷を前記電荷保持部へ全画素同時に読み出すときの転送ゲートである
請求項１８に記載の固体撮像デバイス。
【請求項２０】
半導体基板内で前記電荷保持部と離間し、前記読出部により保持電荷量が読み出される浮遊拡散容量部を画素ごとに有し、
前記２以上の画素で共通のゲート電極は、前記電荷保持部の保持電荷を前記浮遊拡散容量部へ転送するときの転送ゲートである
請求項１８に記載の固体撮像デバイス。
【請求項２１】
光学系を含む画像入力部と、
画像処理部と、
を有し、
前記光学系に固体撮像デバイスが含まれ、
前記固体撮像デバイスは、
半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列された画素部と、
前記画素配列における全画素で同時に電荷を前記光電変換部から前記電荷保持部へ転送し、各読出部を一方向に走査して駆動する走査駆動部と、
を有し、
前記走査の方向に画素が並ぶ画素列において、前記光電変換部と前記電荷保持部が交互に繰り返し配置され、隣接画素の２つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素配列における全画素で同時に電荷を光電変換部から読み出す全画素読み出し方式の固体撮像デバイスと、これを内蔵する電子機器とに関する。
【背景技術】
【０００２】
固体撮像デバイスとして、例えば、光電変換素子であるフォトダイオードのＰＮ接合容量に蓄積した光電荷を、ＭＯＳトランジスタを介して読み出すＣＭＯＳイメージセンサがある。ＣＭＯＳイメージセンサでは、画素ごと、行ごとなどの所定単位でフォトダイオードに蓄積した光電荷（光電変換により発生した信号電荷）の読み出し動作を実行する。そのため、光電荷を蓄積する露光期間が全ての画素で一致させることができず、被写体が動いている場合などに撮影時に歪みが発生する。
【０００３】
＜ＣＭＯＳイメージセンサの単位画素構成例＞
図１に、特許文献１の背景技術に記載されたＣＭＯＳイメージセンサの単位画素の構成例を示す。
図１に図解する単位画素１００は、フォトダイオード（ＰＤ）１０１、転送ゲート（トランジスタ）１０２、浮遊拡散容量（ＦＤ）を構成するＮ型領域１０３を有する。さらに単位画素１００は、リセットトランジスタ１０４、増幅トランジスタ１０５、および選択トランジスタ１０６を有する。
単位画素１００において、フォトダイオード１０１は、例えば半導体基板１１１上に形成されたＰ型ウェル層１１２に対して、Ｐ型層１１３を表面に形成してＮ型埋め込み層１１４を埋め込むことによって形成される、埋め込み型フォトダイオードである。転送ゲートトランジスタ１０２は、フォトダイオード１０１のＰＮ接合で蓄積された電荷を、浮遊拡散容量（ＦＤ）を構成するＮ型領域１０３に転送する。
【０００４】
ＣＭＯＳイメージセンサは、このような構成の単位画素が行列状に配置されて撮像部が構成されている。
撮像部において、転送ゲートトランジスタ１０２に印加する転送パルスＴＲＧのタイミングでＮ型領域１０３に読み出される信号電荷量が決まる。この転送パルスＴＲＧを全画素で一斉にオンして信号電荷を読み出す全画素読出方式が知られる。
【０００５】
＜メカニカルシャッタ方式＞
ところで、全画素ほぼ同時の露光期間で撮像を行う露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッタ方式が広く使われている。
この機械的な遮光手段によって、全画素ほぼ同時に露光を開始し、全画素ほぼ同時に露光を終了することで、露光が行われる。
【０００６】
メカニカルシャッタ方式は、機械的な露光時間を制御することで、フォトダイオードに光が入射し光電荷が発生する期間を全画素でおおよそ一致させる。そして、メカニカルシャッタが閉じて実質的に光電荷が発生しない状態になってから、信号を順次読み出す方式である。ただし、機械的な遮光手段が必要となるために小型化が難しく、また、機械駆動速度に限界があることから、この方式は電気的な方法よりも同時性に劣る。
【０００７】
＜電子シャッタによる全画素同時読み出し（グローバル露光）＞
前述した撮影時の歪み発生を防止するために電気的な制御（電子シャッタ）により全画素同一の露光時間で撮像を行う、いわゆるグローバル露光が知られる。以下、例えば特許文献１に記載されたグローバル露光の手順（１）〜（６）について、図１を参照して説明する。
【０００８】
（１）フォトダイオード１０１に入った入射光が基板内で光電変換され、例えば図１の場合、信号電荷である電子がＮ型埋め込み層１１４に蓄積され、ホールが不図示のＰ型領域から外部に排出される。ホールの一部はＰ型層１１３で捕獲されて、欠陥により導入された基板表面準位に信号電荷がトラップされないようにするとともに、固定電荷としてＮ型埋め込み層１１４の蓄積電子に作用して、その電荷飽和量を安定させる。
【０００９】
（２）転送ゲートトランジスタ１０２に転送パルスＴＲＧが印加されると、埋め込み型のフォトダイオード１０１の蓄積電荷を空にする電荷排出動作が全画素同時に実行され、その時点から全画素同時の露光が開始される。
露光では、フォトダイオード１０１のＰＮ接合容量に光電変換により生じた信号電荷（光電荷）が蓄積される。
【００１０】
露光期間終了時点で、転送パルスＴＲＧが再度印加され、転送ゲートトランジスタ１０２が全画素同時にオンとなる。これにより、蓄積された光電荷の全てを、浮遊拡散容量ＦＤを構成するＮ型領域１０３へと全画素同時に転送する。この２度目の転送パルスＴＲＧが終了し転送ゲートトランジスタ１０２が閉じられると、以後、全画素同一の露光期間で蓄積された光電荷が各画素単位の浮遊拡散容量ＦＤで保持される。
【００１１】
（４）選択パルスＳＥＬを選択トランジスタ１０６のゲートに印加すると、増幅トランジスタ１０５で増幅され信号電荷量に応じた信号レベルが、垂直信号線２００に読み出される（Ｄ相読み出し）。信号レベルの読み出しは、画素単位で行ってもよいが、通常、以下の手順にしたがって行単位で実行される。
【００１２】
（５）リセットパルスＲＳＴをリセットトランジスタ１０４のゲートに印加して、Ｎ型領域１０３の蓄積電荷量をリセットする。
【００１３】
（６）その後、再度、選択パルスＳＥＬを印加し、リセットレベルを垂直信号線２００に読み出す（Ｐ相読み出し）。
信号レベルおよびリセットレベルを垂直信号線２００に読み出した後、後段の信号処理でリセットレベルを用いて信号レベルのノイズ除去が行われる。
【００１４】
＜メモリ部を有する単位画素構造＞
特許文献１,４〜６に、図１の構成にさらにメモリ部（名称は電荷格納部等とも呼ばれる場合もある）を追加した単位画素構成が開示されている。
図２に、特許文献１に記載されたメモリ部を有する単位画素の構成図を示す。
図２に図解されている単位画素３００は、例えばＮ型の半導体基板（ここではシリコン基板）１１１に形成されたＰ型ウェル層１１２に、浮遊拡散容量ＦＤを構成するＮ型領域１０３とは別に、メモリ部（ＭＥＭ）１０７を設けている。メモリ部１０７は、Ｎ型領域１０３と同様にＮ型半導体領域から形成され、埋め込み型のフォトダイオード１０１で蓄積した光電荷を一時的に保持する。フォトダイオード１０１とメモリ部１０７との間の転送チャネルを制御する手段として、フォトダイオード１０１で蓄積された光電荷をメモリ部１０７に転送する転送ゲートトランジスタ１０８が設けられる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２６８０８３号公報
【特許文献２】特開２００４−１４０１４９号公報
【特許文献３】特開平０１−２４３６７５号公報
【特許文献４】特開平１１−１７７０７６号公報
【特許文献５】特開２００６−３１１５１５号公報
【特許文献６】特開２００８−００４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
例えば単位画素の行単位で蓄積電荷量を決める、いわゆるローリングシャッタ方式では、動画撮影時などで画像が傾いて見える画像歪みが生じやすい（上記特許文献２等を参照）。このため、画像歪みが発生しない全画素読み出し方式を採用した場合、上記文献に記載の技術では以下の不利益がある。
【００１７】
図１に示す画素回路構成では、Ｄ相レベル（信号レベル）と、Ｐ相レベル（ノイズレベル）を用いたノイズ除去処理を行うとする。このとき、信号レベルの読み出し後に実行されるリセット動作のリセットレベル（Ｐ相レベル）を読み出すことになるため、リセット動作におけるｋＴＣノイズ（熱雑音）を除去することができず、画質劣化となる。
【００１８】
リセット動作におけるｋＴＣノイズは、リセット動作時にリセットトランジスタのスイッチ動作で発生するランダムノイズであるため、浮遊拡散容量ＦＤへ電荷転送する前のレベルを用いなければ、信号レベルのノイズを正確に除去できない。全画素同時に浮遊拡散容量ＦＤへ電荷が転送されるため、信号レベルを読み出した後に再度リセット動作を実行してノイズ除去を行うことになる。そのため、オフセット誤差などのノイズは除去可能であるが、ｋＴＣノイズについては除去できない。
【００１９】
ここで、信号レベルの読み出し期間をＤ期間、リセットレベルの読み出し期間をＰ期間とする。基板材料であるＳｉとゲート絶縁膜等の材料であるＳｉＯ２の界面では、結晶欠陥が多く暗電流が発生しやすい。浮遊拡散容量ＦＤに電荷を保持する場合、読み出す順番によって信号レベルに加わる暗電流等に差が発生し（特許文献２,３参照）、これもリセットレベルを用いたノイズ除去ではキャンセルできない。
【００２０】
このような上記特許文献２,３等に記載のリセットノイズ除去に関わる不都合を是正するために、前述した特許文献１,４〜６では、例えば図２に示すように、画素回路のＰＤとＦＤの間にメモリ部（電荷格納部）を設ける技術が開示されている。
【００２１】
図２のようにメモリ部１０７を設ける理由は、リセットノイズ（ｋＴＣノイズ）のレベルを画素間でより均等にするためである。
ｋＴＣノイズは、ＭＯＳトランジスタのチャネル抵抗がもつ熱雑音のためにトランジスタ制御時に、誘導ノイズが収束した後も浮遊拡散容量（ＦＤ）に残る電位的なゆらぎとされる。
メモリ部１０７を設けない場合、上記したように、最初に信号レベルを読み出し、その後、リセットレベルを読み出すシーケンスとなる。
【００２２】
一方、メモリ部１０７を新たに設けると、信号電荷（光電荷）を一時的にメモリ部１０７で保持できる。そのため、全画素読み出しを行う場合でも、先にリセットレベルを読み出し、その後、信号レベルを読み出すといった上記とは逆の読み出しシーケンスを採用できる。リセットレベルを先に読み出すと、同じトランジスタを介した転送時にリセットレベルの読み出し時とほぼ同じリセットノイズが信号レベルに重畳される。このため、その後のノイズ除去処理でリセットノイズを容易に除去可能となる。
【００２３】
メモリ部を含む画素構成により種々のランダムノイズ成分のうち、比較的大きなリセットノイズが抑圧される。
メモリ部を含む画素構成を前提として、さらにノイズを抑圧するためには、スミア等の蓄積電荷に作用して偽信号の原因となるノイズ成分の抑制が必要となる。一般にスミアは、ＣＣＤイメージセンサの垂直転送レジスタ等のように、光電変換部（フォトダイオード）から読み出されて蓄積（さらに転送）される信号電荷（光電荷）に対し重畳されるノイズ成分である。
【００２４】
信号電荷（光電荷）を一時的に蓄積するメモリ部を設けた場合、スミア対策が必要となる。
上記特許文献１，４〜６では、スミア対策としてメモリ部を遮光膜で遮光することが記載されている。また、特許文献６には、Ｎ型の電荷格納部（図２のメモリ部１０７に相当）の基板深部側にＰ型の埋め込み層を設け、そのポテンシャルバリアによって、基板深部側で発生したスミアの原因となる電荷の電荷格納部への拡散を抑止する構造が開示されている。
このような構成では個々の単位画素で発生するスミア成分を抑圧できる。
【００２５】
しかしながら、光電荷がフォトダイオードから全画素同時に入力（読み出）されてから浮遊拡散容量（ＦＤ）に出力されるまでの蓄積時間が異なると、その蓄積時間が長くなるとともに信号成分に対するスミア成分を主成分とするノイズ量が増大する。また、スミアの原因となる斜めの光成分が全画素で均一でない。そのため、全画素で均一なノイズ量の抑圧は、上記した何れの特許文献に記載の技術でも達成できない。
【００２６】
以上の蓄積時間とともにスミアを主成分とするノイズ量が増大すること、斜めの光成分の影響を受けることは、メモリ部に限定されず、同様に信号電荷を一時蓄積する浮遊拡散容量（ＦＤ）でも同じことが言える。また、浮遊拡散容量（ＦＤ）が信号電荷の読出し経路に複数存在する場合もある。
本稿では、信号電荷が光電変換部から全画素同時に転送され、且つ保持する領域を“電荷保持部”または、単に“保持部”と呼ぶ。つまり、後述するシングルＦＤ方式では電位の変動によって電荷を電圧に変換する役割を持つＦＤ領域、電荷を電圧に変換する役割を持つＦＤ領域と光電変換部の間に存在するメモリ部（ＭＥＭ）を“電荷保持部”または、単に“保持部”と呼ぶ。
【００２７】
本発明は、蓄積（光）電荷に作用するスミア等のノイズ成分を全画素の配置面内で均一かつ十分に抑圧する画素内配置構造を提案し、その配置構造を有する固体撮像デバイスを提供するものである。また、本発明は、このようなスミア等のノイズ成分が十分抑圧可能な固体撮像デバイスを有する電子機器を提供するものである。
【課題を解決するための手段】
【００２８】
本発明の第１の観点に関わる固体撮像デバイスは、画素部と走査駆動部とを有する。
前記画素部は、半導体基板に設けられた光路制限部により画素開口が規定され、画素ごとの光電変換部および電荷保持部と、読出部とを含む画素が複数、行列状に画素配列されている。
前記走査駆動部は、前記画素配列における所定画素領域で同時に電荷を前記光電変換部から前記電荷保持部へ転送する読み出し動作を制御する。また、走査駆動部は、前記画素配列における各読出部を一方向に走査して駆動する。
【００２９】
前記走査の方向に画素が並ぶ前記所定画素領域の画素列において前記光電変換部と前記電荷保持部が交互に繰り返し配置されている。
そして、当該固体撮像デバイスでは、前記画素列において、隣接画素の２つの前記電荷保持部が、前記光路制限部または前記光電変換部に対して走査方向内で一方側に偏って配置されている。
【００３０】
以上の構成によれば、走査駆動部が各画素の読出部を、画素配列の一方向に走査して駆動する。走査は、光電変換部で発生した電荷を全画素同時に電荷保持部に読み出して、走査方向の一方端の画素行から開始して他方端の画素行に向かって順番に走査が行われる。
そのときの走査の方向において、走査開始側と走査終了側では、例えば、各画素内で、電荷保持部が走査開始側に位置し、光電変換部が走査終了側に位置する。そして、隣接する２つの電荷蓄積部は、光路制限部または光電変換部に対して、走査方向で一方に偏って配置されている。例えば、ある画素の光電変換部に対して、走査開始側に位置する同一画素内の電荷保持部が離間する距離よりも、走査終了側における他の画素内の光電変換部までの距離が大きく設定されている。
【００３１】
このため、走査方向の画素列において、電荷保持部で電荷を保持する時間が長い走査終了側の画素で、距離が短いほうの側から射し込む光成分が、長いほうの側から挿し込む光成分より量的に大きい。これは、固体撮像デバイスが利用されるときの光学レンズでは一般に、その中心軸から外側に向かう拡散光成分が多いためである。このため、画素部では、一般に、走査の開始行と終了行で最も斜めの光成分が割合として多くなる。よって、斜めの漏れ光によって電荷保持部にノイズとなる光量が走査終了側の画素ほど減少し、スミア成分が激減する。
この関係は、電荷の保持時間が比較的短い走査開始側では逆になる。そのため、より多くの漏れ光が電荷保持部に入るが、もともと保持時間が短いため急激なスミア成分（ノイズ）の増大は見られない。
以上の結果、本発明で提案する画素内配置構造によって、電荷蓄積時間と逆相関関係で漏れ光量が調整され、全体としてノイズ成分が低いレベルで均一に抑圧される。
【００３２】
本発明の第２の観点に関わる固体撮像デバイスは、第１の観点との違いは、画素配列内の各画素において、前記電荷保持部が前記走査の開始側に配置され、前記光電変換部が前記走査の終了側に配置されていることである。
【００３３】
本発明の第３の観点は、上記第１の観点の固体撮像デバイスを光学系に搭載した電子機器に関する。
特に小型または薄型の電子機器などで、撮像デバイスへの入射光の斜め成分が多い場合に、上記距離の規定によるノイズ抑圧の利点が大きい。
【発明の効果】
【００３４】
本発明によれば、蓄積（光）電荷に作用するスミア等のノイズ成分を全画素の配置面内で均一かつ十分に抑圧可能な固体撮像デバイスを提供できる。また、本発明によれば、このようなスミア等のノイズ成分が十分抑圧可能な固体撮像デバイスを有する電子機器を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】背景技術に関係し、ＣＭＯＳイメージセンサの単位画素の構成例を示す図である。
【図２】背景技術に関係し、メモリ部を有する単位画素の構成図である。
【図３】走査行数と単位時間あたりのノイズ量との関係を示す相関図である。
【図４】走査行数と単位時間あたりのノイズ量との関係を示す他の相関図である。
【図５】走査行数と単位時間あたりのノイズ量との関係を示す他の相関図である。
【図６】画素アレイに対してレンズ群により入射光を集光させた場合のイメージ図である。
【図７】水平（Ｈ）、垂直（Ｖ）方向の画素アレイの断面に対して、レンズ群にて入射光がどう集光されるかを示す模式図である。
【図８】光の入射角を考慮して図３を再プロットし直した相関図である。
【図９】光の入射角を考慮して図４を再プロットし直した相関図である。
【図１０】実施形態に関わるＣＭＯＳイメージセンサのシステム構成図である。
【図１１】第１の実施形態に関わる画素構成を示す平面図である。
【図１２】第１の実施形態に関わる画素の断面構造図である。
【図１３】第１の実施形態に関わる画素アレイの基本構成を示す平面図である。
【図１４】基本構成を遮光膜とその開口に特化して示す平面図である。
【図１５】図１３に示す画素アレイに対し各種信号線を追加した図面である。
【図１６】走査行３行分の画素アレイの基本構成図である。
【図１７】図１６のＡ−Ｂに沿った断面構成図である。
【図１８】第１の実施形態における走査行とノイズ量の関係を示す相関図である。
【図１９】第１の実施形態における走査行とノイズ量の関係を示す他の相関図である。
【図２０】第２の実施形態に関わる距離の規定法を示す画素構造断面である。
【図２１】第３の実施形態に関わる距離の規定法を示す画素構造断面である。
【図２２】第４の実施形態に関わる画素構成を示す平面図である。
【図２３】第４の実施形態に関わる画素アレイの基本構成を示す平面図である。
【図２４】基本構成を遮光膜とその開口に特化して示す平面図である。
【図２５】走査行３行分の画素アレイの基本構成図である。
【図２６】第４の実施形態に関わる距離の規定法を示す画素構造断面である。
【図２７】第５の実施形態に関わる画素構成を示す平面図である。
【図２８】第５の実施形態に関わる画素アレイの基本構成を示す平面図である。
【図２９】基本構成を遮光膜とその開口に特化して示す平面図である。
【図３０】走査行３行分の画素アレイの基本構成図である。
【図３１】第５の実施形態に関わる距離の規定法を示す画素構造断面である。
【図３２】第６の実施形態に関わる画素アレイの基本構成を遮光膜とその開口に特化して示す平面図である。
【図３３】第７の実施形態に関わる画素アレイの基本構成を示す平面図である。
【図３４】第８の実施の形態に関わる２分割画素アレイを示す図である。
【図３５】図３４の一部を拡大して示す画素アレイの基本構成図である。
【図３６】メモリ部を介したグローバル露光読み出しの電荷蓄積と排出の動作を模式的に示す図である。
【図３７】システム変形の第１例を示すブロック図である。
【図３８】システム変形の第２例を示すブロック図である。
【図３９】本発明が適用された電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００３６】
本発明の実施形態を、ＣＭＯＳイメージセンサを例として、以下の手順に沿って図面を参照して説明する。
１．第１の実施の形態：光電変換部に対する走査方向両側の電荷保持部のずれ量を距離の大小で示す実施形態である。
２．第２の実施の形態：入射路制限部に対する走査方向両側の電荷保持部のずれ量を遮光端との距離の大小で示す実施形態である。
３．第３の実施の形態：入射路制限部に対する走査方向両側の電荷保持部のずれ量を配線端との距離の大小で示す実施形態である。
４．第４の実施の形態：メモリ部と光電変換部のとの間に画素トランジスタ領域（読出部）が介在する画素内配置を示す実施形態である。
５．第５の実施の形態：メモリ部がなく電荷保持部が浮遊拡散容量（ＦＤ）の画素内配置を示す実施形態である。
６．第６の実施の形態：遮光部を配線として兼用可能な画素内配置を示す実施形態である。
７．第７の実施の形態：信号線（ゲート電極）を２画素で共通にした画素内配置を示す実施形態である。
８．第８の実施の形態：アレイ分割とその走査の例を示す実施形態である。
９．実施形態に共通適用可能な読み出し方法の説明。
１０．システム構成の変形例。
１１．その他の変形例。
１２．適用例（電子機器の実施例）。
１３．実施形態の効果（まとめ）。
【００３７】
＜１．第１の実施の形態＞
本発明の第１および他の実施形態は、走査方向でスミア成分のムラが見られることに着目し、その原因究明を行った結果に基づいて、全画素で均一かつ十分なスミア成分の抑圧が可能な単位画素内の配置構造を提案するものである。
以下、走査方向のスミア成分ムラの原因究明結果を最初に説明し、本実施形態でとった対策（単位画素内配置構造）を含むＣＭＯＳイメージセンサを例として、本発明の適用例を説明する。
【００３８】
《走査方向のノイズムラ》
光電変換部（ＰＤ）と保持部（メモリ部または浮遊拡散容量ＦＤ）を備えた画素構造においてグローバルシャッタ駆動を行う。この場合、前述した特許文献１，４〜６記載のようにリセット後に信号読み出しを行うと、ひとつの画素あたりのノイズは、従来構造と比べて低減される。
しかし、画素アレイ全体で見た場合に、垂直駆動部にて選択走査して出力する順番が遅い画素行ほどノイズ量が大きくなってしまうという現象がノイズ解析結果から観察された。この点について、図１および図２を参照して下記にて説明する。
【００３９】
グローバルシャッタ駆動では、光電変換部（フォトダイオード１０１）から全画素同時に転送ゲートトランジスタ１０２を駆動して光電荷を保持部（メモリ部１０７；図２または浮遊拡散容量ＦＤ；図１）へ転送した後、垂直駆動部にて一行ずつ選択走査し出力する。
例えば、画素アレイの画素行数が１０００行であるとすると、１行目に選択する画素と最後に選択する画素とでは、保持時間に約１０００倍の差が生じることになる。
【００４０】
図３〜図５は、走査行数と単位時間あたりのノイズ量との関係を示す相関図である。これらの図では、簡単のため、仮に全画素一様な光が入射したと場合を仮定する。
図３〜図５のｘ軸は、選択走査する行数（走査行数）を示し、ここでは画素アレイの画素行数が１０００行の場合を示している。即ち、走査行数＝１は開始走査行を示し、走査行数＝１０００は最終走査行を示している。
【００４１】
ここでは全画素に一様な光が入射したと仮定した場合を設定しているため、図３のとおり、走査行数に因らず単位時間（１[ｓｅｃ]）あたりのノイズ量は一定である（ここでは仮に５と設定：単位なし）。
ここでフレームレートは６０[ｆｐｓ]と仮定し、これより最終走査行では１／６０[ｓｅｃ]だけ保持する場合と設定した。これより、走査行（ｉ）と走査行（ｉ＋１）とで、保持時間の差は１／６０／１０００[ｓｅｃ]となり、走査行（ｉ）における保持時間は（１／６０／１０００）×ｉ[ｓｅｃ]となる。
【００４２】
以上より、各走査行における保持時間中のノイズ量は、単位時間あたりのノイズ量（５／[ｓｅｃ]）と走査行ごとの保持時間との積算となる。このため、図４のように後段の走査行になるにつれノイズ量は線形的に増加する。
【００４３】
図５は、走査行ごとのノイズ量を開始走査行のノイズ量で図４を正規化した相関図である。
図５に示すとおり、走査行（ｉ）におけるノイズ量は開始走査行におけるノイズ量のｉmax（最大行数＝１０００）倍となることがわかる。即ち、全画素に同レベルの光が入射したと仮定した場合、保持部に重畳されるノイズ量は、最初に選択する画素に比べて、最後に選択する画素では約１０００倍になる。
【００４４】
図３〜図５では、全画素一様な光により走査行数に因らず単位時間（１[ｓｅｃ]）あたりのノイズ量は一定であると仮定した例を示した。ただし、実際の画素アレイにおいては、画素アレイ中の位置（画角）により単位時間あたりのノイズ量は異なる。
【００４５】
つぎに、画角と光の入射角度について説明する。
図６は、画素アレイに対してレンズ群により入射光を集光させた場合のイメージ図である。図６において、符号１１は画素アレイを示し、符号１２は垂直駆動部、符号１３，１４，１９はそれぞれカラム処理部、水平駆動部、データ格納部を示す。また、符号５１は、当該ＣＭＯＳイメージセンサが搭載された電子機器のカメラ部のレンズ群を示している。
【００４６】
画素アレイ１１には、図６に示すように水平（Ｈ）方向と垂直（Ｖ）方向とがあり、一般的に水平（Ｈ）方向に対して垂直（Ｖ）方向の方が短い。水平と垂直で長さが異なる主な理由は、画像アスペクト比に依るためである。垂直（Ｖ）方向のほうが短い主な理由は、垂直駆動行数が少ない方がフレームレートの向上に有利なためである。
【００４７】
図７は、水平（Ｈ）、垂直（Ｖ）方向の画素アレイの断面に対して、レンズ群によって入射光がどう集光されるかを示す模式図である。
図７に示すように、Ｖ方向よりＨ方向のほうが長いため、それぞれの端部における入射角度（入射角ｖと入射角ｈ）は、ｈ＞ｖという関係になる。なお、水平方向の画素アレイ１１のサイズを“Ｈ”、垂直方向の画素アレイ１１のサイズを“Ｖ”とすると、入射角ｖ＝ｔａｎ（（Ｖ／２）／Ｄ）、入射角ｈ＝ｔａｎ（（Ｈ／２）／Ｄ）と表される。
【００４８】
前述の走査行方向はこのＶ方向に相当する。通常、開始走査行はＶ方向の一端に位置し、そこから画素アレイ１１の中央行に向かって順次走査し、その後、Ｖ方向の他端の最終走査行に至る。このため、中央行付近の走査行画素と比較して、開始走査行ないし最終走査行に近づくにつれ光の入射角が大きくなる。この入射角の相違によって、画素アレイ１１の中心よりも周辺のほうが、光電変換部への入射光が減少するため光学感度が低下し、反対にノイズが増加する。
周辺にてノイズが増加する理由としては、入射角度が大きくなることにより、遮光されている保持部に直接、光が入射しそこで光電変換されて発生する電荷成分が増えることが第１の理由である。また、第２の理由として、光電変換部以外で光電変換する成分が増えることにより、ここから保持部へ電荷が拡散する確率が増加することが挙げられる。
【００４９】
図８と図９は、以上の光の入射角を考慮して、前述した図３と図４をプロットし直した相関図である。図８と図９では、光の入射角を考慮しないケース（Ａプロット）と、考慮したケース（Ｂプロット）とを重ねて示している。
図８は、走査行に対する単位時間（１[ｓｅｃ]）あたりのノイズ量を示している。Ｖ方向１０００行で中央行となる５００行目は、入射角０となるため、最もノイズ量が少ない（ノイズ量＝１）。ここに対して、周辺へ向かうにつれ、ノイズは二次曲線的に増加し、開始走査行と最終走査行に当たる１行目と１０００行目では最もノイズ量が大きくなる。
【００５０】
一般的に、中央と周辺とではそのノイズ量は桁で異なるため、ここではそのノイズ量を１０と仮定する。なお、当然ながら、画素構造やレンズ群５１（図６，７）の光学構造により、開始走査行と最終走査行のノイズ量が一致しないことも十分あり得る。また、Ｖ方向に対して中央のノイズ量が最小にならないこともあり得る。
なお、図８に示す一様なノイズ量＝５は、図８で最大値（＝１０）と最小値（＝１）のおおよその平均値として設定したものである。
【００５１】
図９の相関図に、図８に示す走査行に対する単位時間（１[ｓｅｃ]）あたりのノイズ量より求めた、走査行ごとの保持時間あたりの実際のノイズ量を示す。
走査行前半は、図８に示すとおり単位時間あたりのノイズ量は大きいが、保持時間自体が短いため、図９に示すように実際の保持時間あたりのノイズ量は余り大きくない。
走査中央行付近は、保持時間が次第に長くなってくるが、単位時間あたりのノイズ量が小さいため（図８参照）、図９に示すように実際の保持時間あたりのノイズ量は抑えられる。
問題となるのは走査行後半で、ここは保持時間が長いうえ、単位時間あたりのノイズ量も大きいため、図９のように実際のノイズ量は爆発的に増加してしまう。
【００５２】
以上のように、浮遊拡散容量ＦＤ（図１参照）またはメモリ部１０７（図２参照）を用いてグローバル露光を実現した単位画素では、それぞれにて電荷を保持している期間にノイズが保持電荷に時間とともに積算されてしまうことが分かった。このノイズは、ＣＣＤイメージセンサでいうところのスミアと同じ原理で発生する。また、保持部に入るノイズ量自体が走査方向の両端側で大きく、走査方向の中央付近の行で最小となる特性があることが分かった。
そして、このノイズは主に、保持部（ＦＤまたは１０７）に対する直接入射光により保持部での光電変換で発生するものと、光電変換部または光電変換部以外で発生した電荷が拡散により保持部へ流入してしまうものとに分けられる。
【００５３】
《システム構成》
図１０は、本発明が適用される固体撮像デバイス、例えばＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。このシステム構成は、第１の実施形態以外の他の実施形態にも適用される。
【００５４】
図１０に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）に形成された画素アレイ１１と、当該画素アレイ１１と同じ半導体基板上に集積された周辺回路とを有する構成となっている。周辺回路は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５を有して構成されている。
【００５５】
ＣＭＯＳイメージセンサ１０はさらに、信号処理部１８およびデータ格納部１９を備えている。信号処理部１８およびデータ格納部１９については、ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)によって実現可能である。外部信号処理部は、ＤＳＰやＣＰＵ等のコンピュータベースのハードウエアと、これを制御するためのソフトウェアによる処理によっても実現可能である。外部信号処理部は通常、データ格納部１９を実現のためにメモリ手段を含む。
なお、外部信号処理部を、ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わない。
【００５６】
画素アレイ１１は、入射光量に応じた電荷量の光電荷（以下、“信号電荷”あるいは単に“電荷”と記述する場合もある）を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されて構成されている。
単位画素の基本的な断面および回路構成は、図２と同じ構成でもよいし、後述するように一部異なる構成でもよい。単位画素の平面パターン形状については後述する。
【００５７】
画素アレイ１１に、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１０では、画素駆動線１６について１本として示しているが、１本に限られるものではない。例えば、図２に示すリセットトランジスタ１０４のゲートにリセットパルスＲＳＴを印加するリセット線、選択トランジスタ１０６のゲートに選択パルスＳＥＬを印加する選択線（走査線）が、この画素駆動線１６に含まれる。
画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００５８】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ１１の各画素を、所定画素領域（本実施形態では全画素）で同時に、あるいは行単位等で駆動する画素駆動部である。
この垂直駆動部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系と掃出し走査系は、画素行ごとの走査線（例えば、図２の選択パルスＳＥＬを印加する配線）を独立に駆動する回路である。
【００５９】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。読出し走査系と掃出し走査系はクロック制御により同期して動作する。
【００６０】
掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。
掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子（図２のフォトダイオード１０１に対応）の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。
以上の動作から明らかなように、例えば図２との対応では、リセットトランジスタ１０４が掃出し走査系により駆動される。
【００６１】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。例えば図２との対応では、選択トランジスタ１０６が掃出し走査系により駆動される。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００６２】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７（図２の垂直信号線２００に対応）の各々を通してカラム処理部１３に供給される。
カラム処理部１３は、画素アレイ１１の画素列ごとに、選択行の各単位画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００６３】
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３に、ノイズ除去処理の機能以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号に変換して出力することも可能である。
【００６４】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３で信号処理された画素信号が順番に出力される。
なお、水平駆動部１４のレジスタで信号電荷に対応する画素データをパラレル−シリアル変換して出力する、あるいは所定ビットに変換して出力するなどの変換走査を可能としてもよい。この場合、ＡＤ変換器は、レジスタ出力に接続させてもよい。
【００６５】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。
【００６６】
信号処理部１８は、少なくとも加算処理機能を有し、カラム処理部１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。加算処理の目的としては、平均化によるランダムノイズの抑圧があるし、その他の目的で加算される場合もある。
データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。データ処理によってはデータの一時的な保持が不要な場合もあり、その場合、データ格納部１９は省略可能である。
【００６７】
《画素構造および配置》
図１１〜図１７に、画素構成とその配置を示す。
図１１（Ａ）に、画素構造を平面図で示す。また、図１２に、図１１（Ｂ）に示すＡ−Ｂ線に沿った断面図で画素構造を示す。図１１（Ａ）と図１１（Ｂ）は同じ平面パターン図であり、以下の説明では符号を付した図１１（Ａ）を用いる。
【００６８】
図１２を参照して、画素の断面構造を説明する。
図１２に図解する単位画素（ＰＩＸＡ）は、図２に示す単位画素３００と同様、例えばＮ型の半導体基板（ここではシリコン基板）１１１がＰ型ウェル層１１２を有し、そのＰ型ウェル層１１２に当該画素が形成されている。
【００６９】
Ｐ型ウェル層１１２には、図２と同様に、Ｎ型埋め込み層１１４と、その基板表面側のP＋型のホール蓄積層（図２のＰ型層）１１３とからなるフォトダイオード（ＰＤ）が形成されている。フォトダイオード（ＰＤ）の一方側に、図２の転送ゲートトランジスタ１０８と回路機能的には等価な第１転送ゲートトランジスタと、図２の転送ゲートトランジスタ１０２と回路機能的には等価な第２転送ゲートトランジスタとが直列接続されている。
【００７０】
以下の説明および図１１以降の図面では、各種転送ゲートトランジスタに関し、印加されるパルス記号（ＴＲＸ，ＴＲＧ等）を用いて、第１転送ゲート（ＴＲＸ）、第２転送ゲート（ＴＲＧ）のように表記し呼称する。
【００７１】
第１転送ゲート（ＴＲＸ）は、フォトダイオード（ＰＤ）を構成する半導体領域（１１４，１１５）と、メモリ部（ＭＥＭ）を構成するＮ型領域１０７ａとの離間領域と、Ｎ型領域１０７ａの各上面を覆って配置されている。第１転送ゲート（ＴＲＸ）と半導体基板（Ｐ型ウェル層１１２）との間にゲート絶縁膜１０９Ｘが介在する。
【００７２】
基板深さ方向におけるメモリ部（ＭＥＭ）の不純物プロファイルは、フォトダイオード（ＰＤ）に比べ浅い位置に基板との接合面（以下、接合面の位置を接合位置という）を有する。
【００７３】
本ＣＭＯＳイメージセンサでは、例えば、フォトダイオード（ＰＤ）は波長７００［ｎｍ］の長波長（Ｒｅｄ波長域）の光まで受光するため、フォトダイオード（ＰＤ）は３[μｍ]程度の深さまで感度領域とする必要があり、これに合わせて接合位置を深くしている。
【００７４】
これに対してメモリ部（ＭＥＭ）は、前述のスミアを主成分とするノイズを低減するため、フォトダイオード（ＰＤ）の開口に斜めに入った光が直接メモリ部（ＭＥＭ）へ入射することのないようにするとよい。具体的には、蓄積可能な電荷量など他の特性を満たす限り、接合面を狭くして接合位置を浅くすることが望ましい。このため、接合位置で比較すると、メモリ部（ＭＥＭ）を構成するＮ型領域１０７ａは、フォトダイオード（ＰＤ）を構成するＮ型領域１０３より浅く形成している。
【００７５】
第２転送ゲート（ＴＲＧ）は、図２と同様に、Ｎ型領域１０３とメモリ部１０７のＮ型領域、ここでは符号１０７ａとの離間領域（Ｐ型ウェル層１１２の表面部）に、ゲート絶縁膜１０９Ｇを介して積層されている。
第２転送ゲート（ＴＲＧ）に隣接したＰ型ウェル層の領域にＮ型領域１０３（浮遊拡散容量ＦＤ）が形成されている。浮遊拡散容量ＦＤは、例えば図２と同様に、リセットトランジスタ１０４、増幅トランジスタ１０５および選択トランジスタ１０６を有する読出部に接続される。なお、図２の場合も共通であるが、選択トランジスタ１０６は、電圧ＶＤＯの供給線と増幅トランジスタ１０５との接続ノードをスイッチするように接続してもよい。
【００７６】
必須の構成ではないが、図１２に示す単位画素ＰＩＸＡは、電荷排出ドレイン（ＡＢＤ）を有する。
電荷排出ドレイン（ＡＢＤ）は、Ｐ型ウェル層１１２においてフォトダイオード（ＰＤ）と離間して形成されたＮ＋型領域１１５からなる。フォトダイオード（ＰＤ）と電荷排出ドレイン（ＡＢＤ）との間の基板領域上に、ゲート絶縁膜１０９Ａを介して電荷排出ゲート（ＡＢＧ）が形成されている。
【００７７】
フォトダイオード（ＰＤ）およびメモリ部（ＭＥＭ）は、電荷排出時に空乏状態となる不純物濃度で形成される。これに対し、浮遊拡散容量（ＦＤ）および電荷排出ドレイン（ＡＢＤ）は配線コンタクトが電気的に接続できる、上記空乏状態となる不純物濃度より高い不純物濃度で形成される。
【００７８】
図１３に、図１１に示すパターンをもつ単位画素ＰＩＸＡを行列状に配置した画素部（画素アレイ１１：図１０）の基本構成を６画素分示す。
後に詳述するが、この配置において、横に並んでいる（行方向）画素群が画素駆動線１６によって駆動される１行単位となる。
また、第１の実施形態で示す画素アレイ１１は、画素共有をしていない。これにより、メモリ部（ＭＥＭ）だけでなく、浮遊拡散容量（ＦＤ）でも信号電荷を保持するグローバルシャッタ駆動を実現することが可能な構造となっている。
【００７９】
図１４は、画素アレイ１１に対し、遮光膜を配置した状態を示している。ここでは簡単のため、図１１に示すゲート電極は省略し、ＰＤ開口部１１６Ａを有する遮光膜１１６、アクティブ領域、コンタクト部のみ表示している。図１４において、コンタクト部は、遮光膜１１６がＰＤ開口部１１６Ａ以外で小さく、例えば四角に開口するコンタクト開口から視認される黒い四角部分により示す。また、アクティブ領域は、遮光膜１１６から透かして見える画素より一回り小さい輪郭を有し、コンタクト部が設けられているトランジスタ領域（読出部）で所定のパターンを有する部分である。
【００８０】
遮光膜１１６は、ゲート電極の上層に絶縁膜を介して形成され、Ａｌ膜或いは高融点金属膜（例えばタングステン、モリブデン、タンタル）などの膜をパターニングして形成される。
遮光膜１１６は、フォトダイオード（ＰＤ）に光を入射させるために、フォトダイオード（ＰＤ）直上を開口し、これによりＰＤ開口部１１６Ａを備えている。
【００８１】
ＰＤ開口部１１６Ａは、フォトダイオード（ＰＤ）領域全てを覆う形で開口しているのではない。ＰＤ開口部１１６Ａを拡大すると、フォトダイオード（ＰＤ）の光学感度が向上する反面、電荷保持部（メモリ部（ＭＥＭ）のＮ型領域１０７ａ、浮遊拡散容量（ＦＤ）のＮ型領域１０３等）へ混入するノイズ成分（信号電荷以外の電荷）が増加してしまう。
このため、通常、各電荷保持部に対して十分な遮光オーバーラップを確保するように、その遮光エッジが決められる。例えば、フォトダイオード（ＰＤ）のＮ型埋め込み層１１４やホール蓄積層１１３のサイズより一回り小さいサイズでＰＤ開口部１１６Ａが開口される。これにより第１転送ゲート（ＴＲＸ）や電荷排出ゲート（ＡＢＧ）による段差側面を遮光膜１１６の端部が覆うことで、斜めの光入射が極力Ｎ型領域１０７ａ等の近くまで射し込まないようにしている。このことは、ゲート電極の段差がある箇所では同様に施されている。
【００８２】
遮光膜１１６は、コンタクト部と短絡しないように、コンタクト部とその周りを開口している。図１４では、電荷排出ドレイン（ＡＢＤ）や浮遊拡散容量（ＦＤ）などが形成されるアクティブ領域上のコンタクト部のみコンタクト開口を図示している。ただし、実際は、各ゲート電極上のコンタクト部も存在し、そのコンタクト部に対してもコンタクト開口を設ける必要がある。このコンタクト開口のサイズが大きく、数が多いほど、漏れ光量が多くノイズが増加してしまう。
【００８３】
図１５は、図１３に示す画素アレイ１１に対し、垂直信号線１７と、画素駆動線１６のうちＳＥＬ駆動信号線１６Ｓ（垂直走査線）を図示したものである。
垂直信号線１７は、１層目配線（１ＭＴ）で形成され、列方向に並ぶ画素列のソースフォロア（ＳＦ）回路の出力部分に接続されている。ソースフォロア（ＳＦ）回路の出力部分とは、例えば図２において、選択トランジスタ１０６の増幅トランジスタ１０５と反対側のソース部を指す。
ＳＥＬ駆動信号線１６Ｓは、２層目配線（２ＭＴ）で形成され、それぞれ１行単位となる画素のＳＥＬトランジスタ（例えば図２の１０６）のゲート電極へ１ＭＴとコンタクトを介して接続されている。
【００８４】
ここでｉ行目のＳＥＬ駆動信号線１６Ｓ（ｉ）とｉ＋１行目のＳＥＬ駆動信号線１６Ｓ（ｉ＋１）に注目すると、まずＳＥＬ駆動信号線１６Ｓ（ｉ）を駆動してｉ行目の信号を出力し、次いでＳＥＬ駆動信号線１６Ｓ（ｉ＋１）を駆動してｉ＋１行目の信号を出力する。このとき、ｉ行目とｉ＋１行目の駆動した向きを、走査方向における走査の向き、走査の順番を走査順と呼ぶ。
【００８５】
図１６は、遮光膜１１６を含む画素アレイ１１を示しており、ｉ−１行目からｉ行目、ｉ＋１行目の順が走査方向における走査順（走査の向き）となる。走査方向において、ひとつの単位画素のフォトダイオード（ＰＤ）と電荷保持部との位置関係に関し、電荷保持部がフォトダイオード（ＰＤ）より走査方向の上流側となっている。上流側とは、走査が開始される側をいう。また、後述の下流側とは走査の終了側をいう。
【００８６】
ここで、電荷保持部は、図１２におけるメモリ部（ＭＥＭ）のＮ型領域１０７ａ、または、浮遊拡散容量（ＦＤ）のＮ型領域１０３を指す。図１２には省略しているが、前述したようにメモリ部（ＭＥＭ）のＮ型領域１０７ａと、浮遊拡散容量（ＦＤ）のＮ型領域１０３は遮光膜１１６で覆われる。一方、フォトダイオード（ＰＤ）は、その大部分がＰＤ開口部１１６Ａにより入射光に対して開口される。よって、図１６における１画素において、コンタクト部が縦に５つ配列された読出部を除くと、その下側の約半分がフォトダイオード（ＰＤ）の配置領域であり、走査の下流側に位置する。また、上半分が電荷保持部の配置領域となり、走査の上流側に位置する。
【００８７】
図１７に、図１６のＡ−Ｂに沿った断面構成図を示す。
図１７では、ｉ行目の画素を中心に、走査方向上流側の（ｉ−１）行目の画素の一部と、走査方向下流側の（ｉ＋１）行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではＬＯＣＯＳとしているが、ＳＴＩ、ＥＤＩ、ＦＬＡＴ等の他の分離層でも構わない。
【００８８】
ｉ行目画素のフォトダイオード（ＰＤ）と、それより走査方向上流にあるメモリ部（ＭＥＭ）との距離（Ｄｎ１）と、反対に、このフォトダイオードと、それより走査方向下流にあるメモリ部との距離（Ｄｓ１）とを比べると、Ｄｎ１よりＤｓ１のほうが大きい。Ｄｎ１はひとつの単位画素内のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離で、フォトダイオード（ＰＤ）からメモリ部（ＭＥＭ）への転送長を意味する。対してＤｓ１は、隣接画素間のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離で、隣接画素間の分離幅を意味する。なお、Ｄｎ１よりＤｓ１の方が２倍以上とすることがより望ましい。
この距離関係は、列方向の他のフォトダイオード（ＰＤ）においても繰り返されている。
【００８９】
このような構造において、走査方向最上流（走査開始行付近）では、図１７における左上からの入射光が支配的となり、反対に走査方向最下流（走査終了行付近）では、図１７における右上からの入射光が支配的となる。つまり、走査方向最上流では、ひとつの単位画素のフォトダイオード（ＰＤ）開口に入射した光はそのほとんどが自画素のメモリ部（ＭＥＭ）方向へ入射する。反対に走査方向最下流では、フォトダイオード（ＰＤ）開口に入射した光はそのほとんどが走査方向下流方向の他画素のメモリ部（ＭＥＭ）方向へ入射する。
【００９０】
図１８と図１９に、第１の実施形態における走査行とノイズ量の関係を示す。
図１８では、黒丸のＣプロットは、本発明が適用された図１７の断面構成を列方向に備える場合を示す。また、本発明が非適用の図８のＡプロットとＢプロットを図１８に重ねて示している。
図１８は、図８と同様に、走査方向（列方向）における走査行数（画素のYアドレスに相当）と単位時間（１[ｓｅｃ]）あたりのノイズ量を示したグラフである。
走査方向上流（走査行前半）では、フォトダイオード（ＰＤ）開口に入射した光はそのほとんどが自画素のメモリ部（ＭＥＭ）方向へ入射する構造のため、単位時間あたりのノイズ量は従来構造（グラフ中のＢプロット）に比べて大きい。ここでは、走査行数０の走査開始行において、従来構造の２倍の２０（相対値；任意単位）となっている。
【００９１】
反対に、走査方向下流（走査行後半）では、フォトダイオード（ＰＤ）開口に入射した光はそのほとんどが走査方向下流方向の他画素のメモリ部（ＭＥＭ）方向へ入射する。このときＤｓ１がＤｎ１の例えば２倍以上大きいとすると、単位時間あたりのノイズ量は小さく、従来構造よりも小さい。ここでは走査行数が最大値１０００の走査終了行では、中央付近の１／２倍の０．５（相対値；任意単位）となっている。
なお、走査方向中央付近は、Ｂプロット（従来構造）とＣプロット（本発明適用構造）とはほぼ同じノイズ量である。
【００９２】
図１９に、図１８に示す走査行数に対する単位時間（１[ｓｅｃ]）あたりのノイズ量より求めた、走査行ごとに保持時間中に積算されたノイズ量を示す。
図１８に示したとおり、走査行数の前半部分は従来構造よりも単位時間あたりのノイズ量が大きいため、それぞれの保持時間中に積算されたノイズ量も必然的に大きくなる。
これに対し、保持時間が長くなる走査行後半では、単位時間あたりのノイズ量が小さいため保持時間中に積算された換算ノイズ量は大きくならない。
【００９３】
図１９でも従来構造のＢプロットを重ねて示すが、この従来構造では、走査行後半において急激なノイズ増加を見せていた。
これに対し、本発明適用構造では、そのようなノイズ量の変動はなく、走査行全般に渡ってノイズ量のムラの小さい構造を実現できている。ノイズ量の最大と最小値の差で比較すると、本発明の適用により、従来構造に対して１／１０程度に抑えることが可能となる。
【００９４】
ここまで、走査方向に対し、フォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）を交互となるように配置し、かつ、単位画素においてメモリ部（ＭＥＭ）がフォトダイオード（ＰＤ）より走査方向上流側となるように配置することを例に挙げて説明してきた。
【００９５】
ただし、本発明のより上位の概念は、走査方向で隣接する２画素の２つの光電変換部（例えばＭＥＭ）を、光電変換部（ＰＤ）または光路制限部に対して、走査方向の一方の側に偏って配置することにある。
「偏って配置」とは、例えば、走査方向における２つの光電変換部の離間中心が、光電変換部の走査方向中心、または、光路制限部の走査方向中心から一方の側にずれていることを意味する。
例えば光電変換部（ＰＤ）を基準に、図１７にて説明したとおり、ＰＤに対し走査方向の上流側と下流側に隣接するメモリ部（ＭＥＭ）との距離関係が、上流側より下流側のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離を大きくする。そのため、単位画素のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の位置関係を反対にして（フォトダイオード（ＰＤ）を走査方向上流側に）、単位画素内のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離より隣接画素間のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離を長くすることでも、同様の効果を得ることができる。
しかし、この場合、隣接画素間の素子分離を保つことが厳しくなると同時に、フォトダイオード（ＰＤ）からメモリ部（ＭＥＭ）への転送も距離が遠い分難しくなりやすい。素子分離や転送のしやすさの影響が軽微なら、図１３〜図１７に示す画素構造でフォトダイオード（ＰＤ）と電荷保持部との位置関係を、走査の上流側と下流側に対して入れ替える構成も可能である。
【００９６】
以上を総括すると、このように、本第１の実施形態に関わる固体撮像素子は、以下の特徴（１）および（２）と、（３）の効果を有する。
（１）垂直走査方向に対して、光電変換部（ＰＤ）と電荷保持部とを交互に配置する。
（２）光電変換部に対して垂直走査方向の走査方向の上流側、下流側にそれぞれに位置する電荷保持部は、走査上流側に位置する次の電荷保持部より走査下流側に位置する次の電荷保持部の方が、光電変換部との距離が離れている。
（３）この構造により、開始走査行では、角度の大きい入射光が光電変換部の開口部から相対的に距離の近い電荷保持部側へ強く入射し、反対に、最終走査行では、角度の大きい入射光が光電変換部の開口部から相対的に距離の離れた電荷保持部側へ強く入射する。その結果、保持時間が短い開始走査行付近の画素と、保持時間が長い最終走査行付近の画素とで、保持時間中のノイズ量の差を小さくすることができる。
【００９７】
以上の第１の実施形態は、半導体基板中の不純物領域同士の距離で電荷保持部におけるノイズ量の抑圧を行う。このとき斜めの光の入射角度の違いで生じるノイズムラを是正する説明を行った。しかし、レンズ群の仕様等により、斜めに入る光の成分が非常に多い場合など、電荷保持部に混入するノイズ量を、光電変換部（ＰＤ）との距離を用いて規定するより、斜めの光を遮る遮光端（遮光エッジ）と電荷保持部との関係で規定した方が望ましい場合がある。
【００９８】
以下の実施形態では、電荷保持部と遮光端との距離関係を規定した実施形態を２つ説明する。
この２つの実施形態は、本発明における「入射光路制限部」の部位として、遮光膜端（第２の実施形態）と、配線端（第３の実施形態）を例示する。なお、斜めの入射光を制限する「入射光路制限部」の他の部位としては、カラーフィルタのオプティカルブラック等も想定可能である。ただし、一般には、遮光開口が基板に近いほど遮光効果が高いため、以下では、遮光膜と配線で斜めの光が入る範囲を電荷保持部との関係で規定すれば十分な場合が多い。以下の記載は「入射光路制限部」で遮光端を規定する部材を、遮光膜と配線のみに限定する趣旨ではない。
【００９９】
＜２．第２の実施の形態＞
図２０に、第２の実施形態に関わる画素構造断面における距離の規定法を示す。図２０は、第１の実施形態に関わる図１７に対応する図であり、図１６のＡ−Ｂ線に沿った断面構成図である。なお、第１の実施形態に関わる図１０〜図１６は、本第２の実施形態でも適用される。
図２０では、図１７と同様、ｉ行目の画素を中心に、走査方向上流側の（ｉ−１）行目の画素の一部と、走査方向下流側の（ｉ＋１）行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではＬＯＣＯＳとしているが、ＳＴＩ、ＥＤＩ、ＦＬＡＴ等の他の分離層でも構わない。
【０１００】
ノイズとなる漏れ光の入射を阻止したいメモリ部（ＭＥＭ）のＮ型領域１０７ａと、「入射光路制限部」の一部材である遮光膜１１６に形成されたＰＤ開口部１１６Ａの走査上流側のエッジ（遮光端）との距離をＤｎ２と定義している。また、ＰＤ開口部１１６Ａの走査下流側のエッジと、それより下流側の他のＮ型領域１０７ａとの距離をＤｓ２と定義している。
そして、走査下流側の距離（Ｄｓ２）が、走査上流側の距離（Ｄｎ２）より大きくなるように、画素構成がなされている。Ｄｎ２はひとつの単位画素内のＰＤ開口部１１６Ａとメモリ部（ＭＥＭ）の距離で、自画素のメモリ部（ＭＥＭ）に対するＰＤ開口部１１６Ａまでの遮光膜幅を意味する。対してＤｓ２は、隣接画素間のＰＤ開口部１１６Ａとメモリ部（ＭＥＭ）の距離で、隣接画素のメモリ部（ＭＥＭ）に対するＰＤ開口部１１６Ａまでの遮光膜幅を意味する。なお、Ｄｎ２よりＤｓ２の方が１．５倍以上とすることがより望ましい。
【０１０１】
このように、図１７のようにＤｓ１＞Ｄｎ１とする構造が実現できない場合であっても、この図２０の第２の実施形態の距離規定により同様の効果を実現する画素構造とすることができる。なお、Ｄｓ１＞Ｄｎ１と、Ｄｓ２＞Ｄｎ２のどちらの関係を満たす方が、よりノイズ量を低減できるかは斜め光成分の大小等により決まるため一概には言えないが、少なくとも一方の関係を満たせばよい。両方の関係を満たすとより望ましい。
【０１０２】
＜３．第３の実施の形態＞
図２１に、第３の実施形態に関わる画素構造断面における距離の規定法を示す。図２１は、第１の実施形態に関わる図１７に対応する図であり、図１６のＡ−Ｂに沿った断面構成図である。なお、第１の実施形態に関わる図１０〜図１６は、本第３の実施形態でも適用される。
図２１では、図１７と同様、ｉ行目の画素を中心に、走査方向上流側の（ｉ−１）行目の画素の一部と、走査方向下流側の（ｉ＋１）行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではＬＯＣＯＳとしているが、ＳＴＩ、ＥＤＩ、ＦＬＡＴ等の他の分離層でも構わない。
【０１０３】
ノイズとなる漏れ光の入射を阻止したいメモリ部（ＭＥＭ）のＮ型領域１０７ａと、「入射光路制限部」の一部材である配線層、ここでは第２配線層（２ＭＴ）である上層配線層の走査上流側のエッジ（遮光端）との距離をＤｎ３と定義している。また、「入射光路制限部」の開口からみて走査下流側の配線層、ここでは第２配線層（２ＭＴ）である上層配線層のエッジ（遮光端）と、それより下流側の他のＮ型領域１０７ａとの距離をＤｓ３で定義している。
ここでは、第１層配線（１ＭＴ）と第２層配線（２ＭＴ）を図示しているが、特に２ＭＴは画素信号線として水平方向に延伸される配線のため、Ａ−Ｂ方向における画素開口を制限する部材として支配的となる。なお、一般には、走査方向エッジ位置が同じ配線層同士では、より上層の配線層が斜めの光に対しては制限部材となりやすいが、開口内に下層配線層が上層配線層より張り出している場合は、下層配線層が斜めの光に対する制限部材となる場合もある。よって、図２１は第１配線層（１ＭＴ）等の下層配線層による距離規定を排除する趣旨ではない。
【０１０４】
そして、走査下流側の距離（Ｄｓ３）が、走査上流側の距離（Ｄｎ３）より大きくなるように、画素構成がなされている。Ｄｎ３はひとつの単位画素内の配線層遮光端とメモリ部（ＭＥＭ）の距離で、自画素のメモリ部（ＭＥＭ）に対する配線層エッジまでの配線による遮光幅を意味する。対してＤｓ３は、隣接画素間の配線層遮光端とメモリ部（ＭＥＭ）の距離で、隣接画素メモリ部（ＭＥＭ）に対する配線層エッジまでの配線による遮光幅を意味する。なお、Ｄｎ３よりＤｓ３の方が１．５倍以上とすることがより望ましい。
【０１０５】
前記した理由から、ここでは２ＭＴを例に挙げたが、「入射光路制限部の開口」にとって支配的な配線層であれば１ＭＴや更に上層の配線層でも構わない。
このように、図１７のようにＤｓ１＞Ｄｎ１とする構造が実現できない場合、あるいは、図２０のようにＤｓ２＞Ｄｎ２とする構造が実現できない場合であっても、この図２１に示す第３の実施形態の距離規定により同様の効果を実現する画素構造とすることができる。なお、Ｄｓ１＞Ｄｎ１と、Ｄｓ２＞Ｄｎ２と、Ｄｓ３＞Ｄｎ３の何れの関係を満たす方が、よりノイズ量を低減できるかは斜め光成分の大小や入射光路制限部の構造等により決まるため一概には言えないが、少なくとも１つの関係を満たせばよい。２つの関係を満たすとより望ましく、３つの関係全部を満たすとさらに望ましい。
【０１０６】
以下、フォトダイオード（ＰＤ）に対し、読出部を走査方向の上流（走査開始）側に設ける実施形態を説明する。
【０１０７】
＜４．第４の実施の形態＞
第４の実施形態を、図２２〜図２６を参照して説明する。
図２２に、第４の実施形態の画素構造を平面図で示す。また、図２３に、図２２に示すパターンをもつ単位画素ＰＩＸＢを行列状に配置した画素部（画素アレイ１１：図１０）の基本構成を６画素分示す。また、図２４は、図２３に対応した遮光膜パターンを示す平面図であり、図２５は、説明のため３行分の単位画素ＰＩＸＢを示す遮光平面図である。さらに、図２６には、図２５に示すＣ−Ｄ線に沿った断面図で画素構造を示す。
【０１０８】
画素の等価回路的な構成要素は第１の実施形態と同じであるが、フォトダイオード（ＰＤ）、メモリ部（ＭＥＭ）および画素トランジスタ領域（読出部）とが走査方向に対して並ぶ配置となっている。
第４の実施形態では、メモリ部（ＭＥＭ）の領域が単位画素幅方向（行方向）の画素サイズのほぼ全域に広がっているため、行方向（水平方向）に隣接する画素間で第１転送ゲート（ＴＲＸ）をひとつなぎに形成することが可能となる。これにより、単位画素ごとに第１転送ゲート（ＴＲＸ）駆動のための画素信号線からコンタクトを落とさずに済む。また、フォトダイオード（ＰＤ）と、これに隣接したメモリ部（ＭＥＭ）間の距離を狭くすることができるため、不要な遮光膜１１６のコンタクト開口が減る。その結果、遮光膜１１６の遮光性が向上してノイズが低下し、またデッドスペースが減ることによるフォトダイオード（ＰＤ）またはメモリ部（ＭＥＭ）の領域拡大が可能となる。
【０１０９】
さらに、２つの画素領域でメモリ部（ＭＥＭ）間に、画素トランジスタ領域（読出部）が介在する。このため、前述したフォトダイオード（ＰＤ）と下流側のメモリ部（ＭＥＭ）との距離（Ｄｓ３）等が大きくとれ、前記第１の実施形態で示した関係式（Ｄｓ１＞Ｄｎ１）を満足しやすい配置となる。同様な理由から、第２の実施形態で示した関係式（Ｄｓ１＞Ｄｎ１）、さらには第３の実施形態で示した関係式（Ｄｓ３＞Ｄｎ３）も満足しやすい状況が生まれている。
【０１１０】
図２５は、遮光膜１１６を含む画素アレイ１１の基本構成を示しており、ｉ−１行目からｉ行目、ｉ＋１行目の順が走査の向きとなる。走査方向に対して、ひとつの単位画素のフォトダイオード（ＰＤ）と電荷保持部（メモリ部（ＭＥＭ）、または浮遊拡散容量（ＦＤ））とは、電荷保持部が走査方向上流側となっている。
【０１１１】
図２６に、第４の実施形態に関わる画素構造断面における距離の大小関係を示す。図２６は、図２５のＣ−Ｄ線に沿った断面構成図である。なお、第１の実施形態に関わる図１０は、本第４の実施形態でも適用される。
図２６では、図１７等と同様、ｉ行目の画素を中心に、走査方向上流側の（ｉ−１）行目の画素の一部と、走査方向下流側の（ｉ＋１）行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではＬＯＣＯＳとしているが、ＳＴＩ、ＥＤＩ、ＦＬＡＴ等の他の分離層でも構わない。
【０１１２】
ｉ行目画素のフォトダイオード（ＰＤ）と、それより走査方向上流にあるメモリ部（ＭＥＭ）との距離（Ｄｎ４）と、反対に、このＰＤと、それより走査方向下流にあるＭＥＭとの距離（Ｄｓ４）とを比べると、Ｄｎ４よりＤｓ４のほうが十分に大きい。
Ｄｎ４はひとつの単位画素内のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離で、フォトダイオード（ＰＤ）からメモリ部（ＭＥＭ）への転送長を意味する。対してＤｓ４は、隣接画素間のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離で、隣接画素間の分離幅を意味する。なお、Ｄｎ１よりＤｓ１の方が２倍以上とすることがより望ましい。
【０１１３】
第４の実施形態では、下流側の距離（Ｄｓ４）中に画素トランジスタ領域（読出部）を挟むため、第１の実施形態よりさらにそのノイズ除去効果が高い。
なお、ここでは、第１の実施形態における距離の関係式（Ｄｓ１＞Ｄｎ１）に対応する部分のみ図示して説明した。ただし、第４の実施形態に関わる画素は、当然ながら第２および第３の実施形態における距離の関係式（Ｄｓ２＞Ｄｎ２）や（Ｄｓ３＞Ｄｎ３）も容易に成り立つ構造となっている。
このように、走査方向に隣接する画素間に画素トランジスタ領域を配置することにより、距離（Ｄｓｘ（ｘ＝１〜４））と距離Ｄｎｘとの差をより大きく確保することが可能となり、結果、ノイズ量およびムラの低減を十分に行うことが可能となる。
【０１１４】
＜５．第５の実施の形態＞
第５の実施形態を、図２７〜図３１を参照して説明する。
図２７に、第５の実施形態の画素構造を平面図で示す。また、図２８に、図２７に示すパターンをもつ単位画素ＰＩＸＣを行列状に配置した画素部（画素アレイ１１：図１０）の基本構成を６画素分示す。また、図２９は、図２８に対応した遮光膜パターンを示す平面図であり、図３０は、説明のため３行分の単位画素ＰＩＸＣを示す遮光平面図である。さらに、図３１には、図３０に示すＥ−Ｆ線に沿った断面図で画素構造を示す。
【０１１５】
図２７および図２８に示す画素の構成要素は第１の実施形態に対して、メモリ部（ＭＥＭ）を除外した構成であり、従来構造で浮遊拡散容量（ＦＤ）保持によるグローバルシャッタ駆動を実現するものである。
ここでは、浮遊拡散容量（ＦＤ）と画素トランジスタ領域（読出部）とが行方向に並んでおり、その２つの行方向の並びに対して、フォトダイオード（ＰＤ）が列方向（走査方向）の例えば下流側に配置されている。
図２９に示す遮光膜１１６のパターンでは、メモリ部（ＭＥＭ）が省略されている分、コンタクト部の数が少なく、遮光性は比較的よい。
【０１１６】
図３０は、遮光膜１１６を含む画素アレイ１１の基本構成を示しており、ｉ−１行目からｉ行目、ｉ＋１行目の順が走査の向きとなる。走査方向に対して、ひとつの単位画素のフォトダイオード（ＰＤ）と電荷保持部（浮遊拡散容量（ＦＤ））とは、電荷保持部が走査方向上流側となっている。
【０１１７】
図３１に、第５の実施形態に関わる画素構造断面における距離の大小関係を示す。図３１は、図３０のＥ−Ｆ線に沿った断面構成図である。なお、第１の実施形態に関わる図１０は、本第５の実施形態でも適用される。
図３１では、図１７等と同様、ｉ行目の画素を中心に、走査方向上流側の（ｉ−１）行目の画素の一部と、走査方向下流側の（ｉ＋１）行目の画素の一部が示される。画素間は、前述したアクティブ領域を規定する素子分離層で電気的に絶縁分離されている。素子分離層は、ここではＬＯＣＯＳとしているが、ＳＴＩ、ＥＤＩ、ＦＬＡＴ等の他の分離層でも構わない。
【０１１８】
ｉ行目画素のフォトダイオード（ＰＤ）と、それより走査方向上流にあるメモリ部（ＭＥＭ）との距離（Ｄｎ５）と、反対に、このＰＤと、それより走査方向下流にあるＭＥＭとの距離（Ｄｓ５）とを比べると、Ｄｎ５よりＤｓ５のほうが大きい。
Ｄｎ５はひとつの単位画素内のフォトダイオード（ＰＤ）とメモリ部（ＭＥＭ）の距離で、フォトダイオード（ＰＤ）から浮遊拡散容量（ＦＤ）への転送長を意味する。対してＤｓ５は、隣接画素間のフォトダイオード（ＰＤ）と浮遊拡散容量（ＦＤ）の距離で、隣接画素間の分離幅を意味する。
【０１１９】
なお、ここでは、第１の実施形態における距離の関係式（Ｄｓ１＞Ｄｎ１）に対応する部分のみ図示して説明した。ただし、第５の実施形態に関わる画素は、当然ながら第２および第３の実施形態における距離の関係式（Ｄｓ２＞Ｄｎ２）や（Ｄｓ３＞Ｄｎ３）も容易に成り立つ構造となっている。
このように、メモリ部（ＭＥＭ）がない従来の浮遊拡散容量（ＦＤ）構造におけるグローバルシャッタ駆動においても、本発明は適用可能となる。メモリ部（ＭＥＭ）がない構造の読み出し動作は、図１を用いて先に説明したと同じである。
また、第４の実施形態と同じように、走査方向に隣接する画素間に画素トランジスタ領域を配置することにより、距離（Ｄｓｘ（ｘ＝１〜４））と距離Ｄｎｘとの差をより大きく確保することも可能である。
【０１２０】
ここでは浮遊拡散容量（ＦＤ）の電荷保持によるグローバルシャッタ画素を例に挙げて説明したが、グローバルシャッタ駆動におけるノイズムラ低減を必要とする画素構造（光電変換部と電荷保持部の組み合わせ）であれば、どのような構造に対しても適用可能である。例えば、リングゲートを有するものや、キャパシタを用いてＦＤ容量を増強したものでもよい。
【０１２１】
＜６．第６の実施の形態＞
本第６の実施形態は、第１〜５の実施形態と組み合わせることが可能な配線数低減技術に関する。
【０１２２】
図３２に、第６の実施形態に関わる画素構造を平面図で示す。
図３２の画素構造では、水平方向に隣接する画素間でフォトダイオード（ＰＤ）のＰＤ開口部１１６Ａが遮光膜１１６で分断されていないで、水平方向に連続した線状開口となっている。言い換えると、遮光膜１１６が垂直方向（走査方向）で分離され、水平方向に長い平行ストライプ形状を有する。
【０１２３】
図６および図７を用いて説明したとおり、画素アレイ１１のサイズが大きい水平方向の端部は、画素アレイ１１のサイズがより小さい垂直方向の端部より入射光角度は厳しくなる。
本実施形態の画素構造における水平方向は、光電変換部（ＰＤ部）間に遮光部が配置されないため、基本的にこの方向に対する入射角の大小はノイズには影響がなく、一般的なイメージセンサにおける混色（光学的クロストーク）が解決されれば済む。したがって、ノイズ対策として、水平方向の光電変換部間に遮光膜１１６を配置しないことから、不必要な遮光膜１１６が減り、結果として光学感度が向上する。
なお、この遮光膜が除去された部分は画素トランジスタの形成領域であるが、電荷蓄積の機能はなく、ここを遮光する遮光膜部分を省略してもノイズへの影響はない。
【０１２４】
また、図３２に示す構造とすることにより、行単位で遮光膜１１６が孤立形成されるため、この遮光膜１１６を画素信号線として利用することも可能となる。これにより、画素信号線を１つ減らすことができるため、レイアウトの自由度が向上し、配線による画素開口面積も向上するとともに、遮光膜１１６のコンタクト開口を減らせることによりノイズも低下する。
【０１２５】
なお、遮光膜が画素行の方向に連続配置され、走査方向で数画素に１箇所の割合で（少なくとも２画素ごとに）つながるようにしてもよい。この場合でも、感度向上、レイアウトの自由度向上、コンタクト開口数削減等によるノイズ減少等の諸効果は、遮光膜が画素ごとに開口を有する場合に比べて大きい。
【０１２６】
＜７．第７の実施の形態＞
本第７の実施形態は、第１〜６の実施形態に対して組み合わせることが可能な画素駆動線１６の共有技術に関するものである。
図３３に、第７の実施形態の画素構造を６画素部分のアレイ基本単位の平面図により示す。
【０１２７】
少なくとも水平方向に隣接する２画素間で、ゲート電極をひとつなぎで形成し、共有している。水平方向は同じ画素駆動線１６（図１０参照）で同駆動となるため、このように共有することが可能となる。
従来、異なるゲート電極間の場合、その間は一定のスペースを置かなければならないが、本構造では、同じ画素駆動線１６による駆動となる水平方向に同じゲート電極を配置することが可能となる。そのため、これまで必要だったゲート電極間スペースが不要となる。また、従来個別に必要であったコンタクトを減らすことが可能となる。この結果、光電変換部（ＰＤ部）や電荷保持部などの面積を増やす余地が生まれるとともに、遮光膜１１６のコンタクト開口を減らせることによりノイズを減らすことができる。
【０１２８】
なお、ここでは、第１〜第３の実施形態をベースとして、水平方向に画素を一つおきに左右反転させた例を挙げている。ただし、例えば第４の実施形態（図２２）を元にすれば、全て同じ画素のまま水平方向に第１転送ゲート（ＴＲＸ）を複数画素間で共有させることが可能となる。
【０１２９】
さらに、第１転送ゲート（ＴＲＸ）だけでなく、第２転送ゲート（ＴＲＧ）、電荷排出ゲート（ＡＢＧ）、選択パルスＳＥＬを供給するＳＥＬ駆動信号線１６Ｓと、リセットパルスＲＳＴを供給するリセット線（ＲＳＴ）でも同様の効果を得ることが可能となる。
ここで、第１転送ゲート（ＴＲＸ）は画素内のゲート電極の中で最も面積が大きく外周も長いため、隣接画素と共有した場合になくすことのできるデッドスペースが他のゲート電極より大きい。また、遮光膜１１６のコンタクト開口に注目すると、メモリ部（ＭＥＭ）に近いコンタクト開口の方がノイズへの影響が大きいため、メモリ部（ＭＥＭ）へ最も近くなり得る第１転送ゲート（ＴＲＸ）でコンタクトを減らすことは、ノイズ低減の観点からも望ましい。
【０１３０】
＜８．第８の実施の形態＞
本第８の実施形態は、第１〜７の実施形態に対して組み合わせることが可能なアレイ構成技術に関する。
図３４と図３５に、第８の実施形態に関わるアレイ構成図とその詳細を示す。
【０１３１】
図３４に示すとおり、図１０の画素アレイ１１を走査方向中央から上下に半分ずつの画素アレイ１１Ａと画素アレイ１１Ｂと分けている。
垂直駆動部１２Ａは、同時に上下方向に走査可能となっている。ここでは、画素アレイ１１Ａは中央から上方向に走査さされ（走査方向Ａ）、反対に画素アレイ１１Ｂは中央から下方向に走査される（走査方向Ｂ）。例えばこのように２つの画素アレイを同時に、かつ独立に駆動可能な垂直駆動部１２Ａ（走査駆動部）は、画素アレイ１１Ａを駆動する第１走査駆動部と、画素アレイ１１Ｂを駆動する第２走査駆動部とを実質的に含むと言える。
【０１３２】
なお、垂直駆動部１２の制御によって、画素アレイ１１Ａと１１Ｂを異なるタイミングで露光開始とすることも可能である。今までの実施形態は“所定画素領域”が全画素領域（画素アレイ１１の有効画素領域）の場合である。これに対し、第８の実施形態のように、全画素領域を複数に分割して独立に駆動可能な構成では、所定画素領域が全画素領域に限定されないで、それより小さい領域とすることができる。
【０１３３】
図３５に、アレイ境界部分の拡大平面図を示す。
画素アレイ１１Ａと１１Ｂの境界部分は、図３５のようになっており、ここまで説明してきた画素配列のうち、走査方向上流側が境界部分で折り返す形で配列されている。走査方向の上流（開始行）側と下流（終了行側）の関係において、光電変換部（ＰＤ）と電荷保持部との関係性を、前述の実施形態と同様に維持するためである。
これにより、入射光角度が厳しくノイズが大きくなる部分を使用せずに済むため、ノイズそのものをさらに減らすことが可能となる。また、走査方向の中央から上下方向に向けてノイズムラを対称とすることができる。
【０１３４】
なお、垂直駆動部１２Ａ（走査駆動部）による駆動は、図３５に示す走査の向きＡとＢを同時に駆動でなくても、画素アレイ１１Ａと１１Ｂの画素行を交互に走査しても同様の効果を得られる。この場合、フレームレートは片側走査と同じとなるが、カラム処理部以降を大きくせずに済む。
【０１３５】
また、ここでは、画素アレイ１１Ａと１１Ｂを上下二つに分けたが、画素アレイ１１Ａを構成する第１画素行と、画素アレイ１１Ｂを構成する第２画素行とが１行ごとに交互になるようなアレイ分割も可能である。
この場合、入射角度が厳しくノイズが大きくなる部分を使用することになるが、中央から上下方向に向けてノイズムラを対称とする効果は同様に得られる。
【０１３６】
＜９．実施形態に共通適用可能な読み出し方法＞
上記した実施形態のうち、メモリ部（ＭＥＭ）を有する第１〜第４の実施形態および第６〜第８の実施形態においては、グローバル露光を用いた以下の読み出し方法が好適に実施できる。
【０１３７】
図３６は、メモリ部（ＭＥＭ）を介したグローバル露光読み出しの電荷蓄積と排出の動作を模式的に示す図である。以下、図３６に付した記号（１）〜（７）に沿って動作説明を行う。図３６は、光電荷である電子に対する井戸型ポテンシャル分布の模式図である。ポテンシャル制御の電位障壁を制御する各種ゲート（ＴＲＸ，ＴＲＧ，ＲＳＴ）がオンし電位障壁を下げたときを黒塗り矩形で、オフして電位障壁を復活させたときを白塗り矩形で示す。
【０１３８】
（１）まず、全てのゲート（ＴＲＸ，ＴＲＧ，ＲＳＴ）を、そのパルス持続時間だけオンさせて、フォトダイオード（ＰＤ）のＮ型埋め込み層１１４に蓄積された光電荷の排出動作を全画素同時に行う。
【０１３９】
（２）全てのゲート（ＴＲＸ，ＴＲＧ，ＲＳＴ）のパルス印加が終了すると、その時点から全画素で同時露光が開始される。以後、フォトダイオード（ＰＤ）に光電荷が蓄積される。
【０１４０】
（３）露光終了時に全画素同時に第１転送ゲート（ＴＲＸ）をオンして光電荷をメモリ部（ＭＥＭ）へ転送し、そこで保持する。
【０１４１】
（４）露光終了後、垂直駆動部による画素行単位でリセットパルスＲＳＴをオンし、最初に、浮遊拡散容量（ＦＤ）をリセットする。
（５）続いて、画素駆動線１６（厳密には、ＳＥＬ駆動信号線１６Ｓ）を介して垂直駆動部が、読出部の選択トランジスタ１０６のゲートを行方向で順次に駆動し、リセットレベルを順次に読み出す。
【０１４２】
（６）続いて第２転送ゲート（ＴＲＧ）をオンすることで、メモリ部（ＭＥＭ）の保持電荷を浮遊拡散容量（ＦＤ）へ転送する。
（７）その後、読出部によるリセットレベルの読み出し時と同様にして信号レベルを読み出す。このとき、信号レベルに含まれるリセットノイズは、リセットレベルの読み出しで読み出されたリセットノイズと一致するため、後段の信号処理回路等でｋＴＣノイズも含めたノイズ低減処理が可能となる。
【０１４３】
浮遊拡散容量（ＦＤ）とは別に、埋め込み型のフォトダイオード（ＰＤ、厳密にはＮ型埋め込み層１１４）で蓄積した光電荷を一時的に保持するメモリ部（ＭＥＭ）を有する画素構造によれば、ｋＴＣノイズも含めたノイズ低減処理を実現できる。
本発明の適用によって、信号電荷にｋＴＣノイズ以外にスミア等によるノイズ成分が重畳することを有効に防止できる。このスミア等のノイズ成分はリセットレベルには重畳されない。このため、後段の信号処理回路ではノイズ成分が除去できず画質低下の原因となるが、本発明の適用によってノイズが除去または十分に抑圧された高品質の画像が得られる。
【０１４４】
＜１０．システム構成の変形例＞
上記実施形態では、図１０に示すデータ格納部１９をカラム処理部１３の後段において、これを信号処理部１８に対して並列的に設ける構成としている。
システム構成は図１０に示す構成に限らない。
【０１４５】
例えば、図３７に示すように、データ格納部１９をカラム処理部１３と並列的に設けてもよい。
この構成では、メモリ部（ＭＥＭ）の保持電荷と、フォトダイオード（ＰＤ）の蓄積電荷とを、水平駆動部１４による水平走査によって同時に読み出して後段の信号処理部１８で信号処理を実行する構成を採ることも可能である。この場合、例えば図２を参照すると、メモリ部（ＭＥＭ）の保持電荷は、通常経路であるＮ型領域１０３に接続された読出部から読み出されるが、これと同時に読み出されるフォトダイオード（ＰＤ）からの蓄積電荷はメモリ部１０７から直接読み出される。
【０１４６】
そのためには、メモリ部１０７をＮ型領域１０３と同じ濃度プロファイルで等価な容量をもつ不純物領域として読出部に接続させる構成が必要となる。このような構成を、浮遊拡散容量（ＦＤ）が２つ存在するためダブルＦＤ構造と呼ぶ。
前述した実施形態のうちシングルＦＤの第５の実施形態以外の実施形態において、メモリ部（ＭＥＭ）に変えてこの２つ目のＦＤ構成を採ることが可能であり、その場合も各実施形態と同様に本発明が適用できる。
【０１４７】
また、図３８に示すように、画素アレイ１１の列ごとあるいは複数列ごとにＡＤ変換を行うＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９および信号処理部１８を並列的に設ける構成でもよい。
この構成では、信号処理部１８においてアナログあるいはデジタルでノイズ除去処理を行った後、データ格納部１９および信号処理部１８での各処理を列ごとあるいは複数列ごと実行する。
【０１４８】
＜１１．その他の変形例＞
電位の変動によって電荷を電圧に変換する役割を持つＦＤ領域と光電変換部の間に存在する電荷保持部は、メモリ部（ＭＥＭ）や第２のＦＤ構成に限定されることはなく、一時的に電荷を蓄積できる領域であればよい。
【０１４９】
上記各実施形態で述べている全画素同時とは、画像として現れる信号を出力する画素部全てという意味であり、ダミー画素などは含まなくてもよい。また、画像として現れる信号を出力する画素部において所定の画素領域のみ同時露光を行う場合でも、本発明を適用可能である。
【０１５０】
上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。
ただし、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイの画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像デバイス全般に対して適用可能である。
【０１５１】
本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像デバイスへの適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像デバイスや、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像デバイス（物理量分布検知装置）全般に対して適用可能である。
【０１５２】
なお、固体撮像デバイスはワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、メモリ部（ＭＥＭ）をＨＡＤ構造としてもよい。なお、ここでいうＨＡＤ構造は、電荷を転送して保持する期間に、基板表面に少数キャリア（例えばホール）のアキュミレーション層が誘起されればよく、必ずしもＰ型の基板表面領域を予め備える構造でなくともよい。例えば、負電位に帯電する絶縁膜の作用でホールを表面に誘起させる構成でもよい。
【０１５３】
本発明は、固体撮像デバイスへの適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像デバイスを用いる複写機など、画像取込部（光電変換部）に固体撮像デバイスを用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１５４】
＜１２．適用例（電子機器の実施例）＞
図３９は、本発明が適用された電子機器、例えば撮像装置の構成の一例を示すブロック図である。
図３９に示すように、本適用例に係る撮像装置５０は、レンズ群５１等を含む光学系、撮像素子（撮像デバイス）５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有する。撮像装置５０は、さらに、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。
【０１５５】
レンズ群５１は、被写体からの入射光（像光）を取り込んで撮像素子５２の撮像面上に結像する。撮像素子５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０等の固体撮像デバイス、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像デバイスを用いることができる。
【０１５６】
表示装置５５は、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のパネル型表示装置からなり、撮像素子５２で撮像された動画または静止画を表示する。記録装置５６は、撮像素子５２で撮像された動画または静止画を、ビデオテープやＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の記録媒体に記録する。
【０１５７】
操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５８】
上述したように、撮像装置において、その撮像素子５２として先述した実施形態に係るＣＭＯＳイメージセンサを用いることで、当該ＣＭＯＳイメージセンサでは、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保できるため、撮像画像の高画質化を図ることができる。この撮像装置としては、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどを例示できる。
【０１５９】
＜１３．実施形態の効果＞
第１の実施形態等では、単位画素の光電変換部（ＰＤ部）と電荷保持部が走査方向に並び、かつ、光電変換部に対する走査方向上流側に隣接する電荷保持部までの距離より、走査方向下流側に隣接する電荷保持部までの距離を長く（例えば２倍以上に）する。これにより、画素アレイ面内のノイズのムラを低減（例えば１／１０程度）させることが可能となる。特に、走査後半の急激なノイズムラを抑えることが可能となる。
【０１６０】
例えば第２，第３の実施形態のように、受光のために画素ごとに入射光を制限（限定）する部材において、電荷蓄積部からみた遮光端までの距離を走査方向で、上流側より下流側で大きくとる配置とすることで、上記と同様なノイズムラの低減効果が得られる。
【０１６１】
単位画素の光電変換部と電荷保持部が走査方向に並ぶ構造により、例えば第６の実施形態のように水平方向に隣接する光電変換部間の遮光膜を省略することができるため、感度が向上する。
【０１６２】
水平方向に隣接する光電変換部間の遮光膜を省略した構造により、垂直信号線のひとつを遮光膜で代用することが可能となり、垂直信号線をひとつ減らせることによるレイアウト自由度向上と、配線開口増により感度が向上する。
【０１６３】
さらに、第７の実施形態のように、水平方向に隣接する少なくとも２つの画素間で少なくとも１つのゲート電極をひとつなぎに形成することが可能となる。その結果、レイアウト自由度が増し、光電変換部や電荷保持部の面積拡大が可能となる。
【符号の説明】
【０１６４】
１０…ＣＭＯＳイメージセンサ、１１…画素アレイ、１２…垂直駆動部、１４…水平駆動部、１６…画素駆動線、１６Ｓ…ＳＥＬ駆動信号線、１７…垂直信号線、１１１…半導体基板、１１２…Ｐ型ウェル層、１１４…Ｎ型埋め込み層、１１５…ホール蓄積層、１１６…遮光膜、１１６Ａ…ＰＤ開口部、ＰＩＸ等…単位画素、ＰＤ…フォトダイオード、ＭＥＭ…メモリ部、ＦＤ…浮遊拡散容量、ＴＲＸ…第１転送ゲート、ＴＲＧ…第２転送ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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