(57)【要約】【課題】アライメントマークの配置制約を緩和し、アライメントマークを容易に配置しうるとともに、製品チップの収率低下を抑制しうる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に形成されたアライメントマーク上に、前記アライメントマークのマーク機能領域内にパターンのエッジを有し、前記アライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンを配置する。【選択図】図３
2011134963.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたアライメントマークと、
前記アライメントマーク上に配置され、前記アライメントマークのマーク機能領域内にパターンのエッジを有し、前記アライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記阻害パターンは、前記アライメントマーク上に絶縁膜を介して形成された導電膜により形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記阻害パターンは、前記アライメントマークを覆う絶縁膜に形成された開口部により形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記半導体ウェーハ上に形成された他のアライメントマークを更に有し、
前記アライメントマークと前記他のアライメントマークとは、前記画像検出器の一視野に相当する範囲内に配置されている
ことを特徴とする半導体装置。
【請求項５】
第１のアライメントマークが形成された半導体基板上に、第２のアライメントマークを含むパターンを形成する工程を有し、
前記パターンを形成する工程では、露光装置の画像検出器の一視野に相当する範囲内に前記第１のアライメントマーク及び前記第２のアライメントマークが位置するように前記第２のアライメントマークを配置し、前記第１のアライメントマーク上に、前記第１のアライメントマークが前記画像検出器により前記第１のアライメントマークとして認識されるのを阻害する阻害パターンを形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、第１のアライメントマークを含む第１のパターンを形成する工程と、
前記第１のパターンが形成された前記半導体基板上に、前記第１のアライメントマークのマーク機能領域内にパターンのエッジを有し、前記第１のアライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンと、第２のアライメントマークとを含む第２のパターンを形成する工程と、
前記第１のパターン及び前記第２のパターンが形成された前記半導体基板上に、前記第２のアライメントマークに対して位置合わせを行い第３のパターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第２のパターンを形成する工程では、前記第１のアライメントマークのパターンのエッジとは異なる位置に前記パターンのエッジを有する前記阻害パターンを形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記第２のパターンを形成する工程では、露光装置の画像検出器の一視野に相当する範囲内に前記第１のアライメントマーク及び前記第２のアライメントが位置するように前記第２のアライメントマークを配置する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のパターンを形成する工程と前記第２のパターンを形成する工程との間に、絶縁膜を形成する工程を更に有し、
前記第２のパターンを形成する工程では、前記絶縁膜上に形成された導電膜により、前記第２のパターンを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のパターンを形成する工程と前記第２のパターンを形成する工程との間に、絶縁膜を形成する工程を更に有し、
前記第２のパターンを形成する工程では、前記絶縁膜に形成された開口部により、前記第２のパターンを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、リソグラフィに用いられるアライメントマークを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
露光装置におけるウェーハアライメントマークの検出方法として、画像処理方式がある。画像処理方式では、露光装置に搭載されたアライメントスコープにより視野内に存在するウェーハ上のアライメントマークを観察し、ＣＣＤカメラなどによって装置内にアライメントマーク像として取り込む。そして、取り込んだアライメントマーク像を装置内に設定されたテンプレート図形と照合することにより、特定のアライメントマークを検出するとともに、ウェーハの位置ずれ量を計測する。
【０００３】
アライメントマークを検出する際、アライメントスコープの視野内に同じ大きさのアライメントマークが２個以上存在すると、検出対象ではないアライメントマークを誤検出する虞がある。このため、一般的には、露光装置の性能に応じた制約のもと、アライメントマークの配置間隔が決定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第２９４７１９６号明細書
【特許文献２】特許第３５７２５５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アライメントマークは、半導体ウェーハのスクライブ領域上に配置されることが多い。しかしながら、通常の半導体ウェーハのスクライブ領域には、大きさの異なる種々のプロセスパターン、例えば、アライメントマーク、検査マーク、工程管理用モニタなどが配置されている。このため、必要な数の画像処理適用マークを所定の配置間隔でスクライブ領域上に配置することは容易ではなかった。
【０００６】
また、プロセスパターン専用チップを設け、このチップ内に画像処理適用マークを配置することもある。しかしながら、必要な画像処理適用マークを所定の配置間隔で配置するために多数のプロセスパターン専用チップを必要とし、製品チップの収率が低下することがあった。
【０００７】
本発明の目的は、画像処理適用マークの配置制約を緩和し、画像処理適用マークを容易に配置しうるとともに製品チップの収率低下を抑制しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板上に形成されたアライメントマークと、前記アライメントマーク上に配置され、前記アライメントマークのマーク機能領域内にパターンのエッジを有し、前記アライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンとを有する半導体装置が提供される。
【０００９】
また、実施形態の他の観点によれば、第１のアライメントマークが形成された半導体基板上に、第２のアライメントマークを含むパターンを形成する工程を有し、前記パターンを形成する工程では、露光装置の画像検出器の一視野に相当する範囲内に前記第１のアライメントマーク及び前記第２のアライメントマークが位置するように前記第２のアライメントマークを配置し、前記第１のアライメントマーク上に、前記第１のアライメントマークが前記画像検出器により前記第１のアライメントマークとして認識されるのを阻害する阻害パターンを形成する半導体装置の製造方法が提供される。
【００１０】
また、実施形態の更に他の観点によれば、半導体基板上に、第１のアライメントマークを含む第１のパターンを形成する工程と、前記第１のパターンが形成された前記半導体基板上に、前記第１のアライメントマークのマーク機能領域内にパターンのエッジを有し、前記第１のアライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンと、第２のアライメントマークとを含む第２のパターンを形成する工程と、前記第１のパターン及び前記第２のパターンが形成された前記半導体基板上に、前記第２のアライメントマークに対して位置合わせを行い第３のパターンを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、使用済みアライメントマーク上に、使用済みアライメントマークが露光装置の画像検出器により当該アライメントマークとして認識されるのを阻害する阻害パターンを形成するので、使用済みアライメントマークに対する他のアライメントマークの配置制約を無効化することができる。これにより、露光装置の画像検出器の一視野に相当する範囲内に複数のアライメントマークを配置することが可能となり、アライメントマークの配置の自由度を向上することができる。また、プロセスパターン専用チップの数を減らすことができ、製品チップの収率を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図である。
【図２】図２は、画像処理適用マークの配置間隔とアライメントスコープの検出エリアとの関係を示す平面図である。
【図３】図３は、第１実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図４】図４は、画像処理阻害パターンによるマーク像の変化を説明する図（その１）である。
【図５】図５は、画像処理阻害パターンによるマーク像の変化を説明する図（その２）である。
【図６】図６は、画像処理阻害パターンによるマーク像の変化を説明する図（その３）である。
【図７】図７は、画像処理阻害パターンの例を示す平面図である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す平面図及び概略断面図である。
【図１２】図１２は、第２実施形態による半導体装置の構造を示す平面図である。
【図１３】図１３は、画像処理阻害パターンを使用しない半導体装置の構造を示す平面図である。
【図１４】図１４は、第３実施形態による半導体装置の構造を示す平面図である。
【図１５】図１５は、第３実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図１６】図１６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】図１７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】図１８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【発明を実施するための形態】
【００１３】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１１を用いて説明する。
【００１４】
図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、画像処理適用マークの配置間隔とアライメントスコープの検出エリアとの関係を示す平面図である。図３は、本実施形態による半導体装置の構造を示す平面図及び概略断面図である。図４乃至図６は、画像処理阻害パターンによるマーク像の変化を説明する図である。図７は、画像処理阻害パターンの例を示す平面図である。図８乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１５】
はじめに、本実施形態による半導体装置の構造について図１乃至図７を用いて説明する。
【００１６】
本実施形態による半導体装置では、半導体ウェーハ上のスクライブ領域に、リソグラフィ用の画像処理適用マーク（アライメントマーク）を配置する。
【００１７】
半導体ウェーハのスクライブ領域には、例えば図１に示すように、各種プロセスパターン群Ｐ１〜Ｐ６が形成されている。リソグラフィ用の画像処理適用マークは、プロセスパターン群Ｐ１〜Ｐ６が形成されていない空き領域に形成される。
【００１８】
図１に示す例では、プロセスパターン群Ｐ１，Ｐ２の間、プロセスパターン群Ｐ５，Ｐ６の間に、空き領域ＣＳ１１，ＣＳ１２がそれぞれ存在している。この場合、リソグラフィ用の画像処理適用マークは、例えば図１中に×印で示したように、空き領域ＣＳ１１，ＣＳ１２に配置することができる。ここでは、空き領域ＣＳ１１に、画像処理適用マークのパターン群ＰＧ２１を形成し、空き領域ＣＳ１２に、画像処理適用マークのパターン群ＰＧ２２，ＰＧ２３を形成するものとする。
【００１９】
露光装置において画像処理適用マークを検出する際、アライメントスコープ（画像検出器）の一視野内に同じ大きさの画像処理適用マークが２個以上存在すると、検出対象ではない画像処理適用マークを誤検出する虞がある。そこで、誤検出の虞がある画像処理適用マーク同士は、アライメントスコープの検出エリア（半径）をＲ、画像処理適用マークの配置間隔をＬｘとして、Ｌｘ＞Ｒの関係を満たすように配置される。
【００２０】
図１の例では、パターン群ＰＧ２１とパターン群ＰＧ２２との配置間隔Ｌ１ｘ、パターン群ＰＧ２２とパターン群ＰＧ２３との配置間隔Ｌ２ｘが、アライメントスコープの検出エリアＲよりも大きくなるように、パターン群ＰＧ２１，ＰＧ２２，ＰＧ２３が配置される。
【００２１】
なお、図１の例では、空き領域ＣＳ１１内にパターン群ＰＧ２１を形成し、空き領域ＣＳ１２内にパターン群ＰＧ２２，ＰＧ２３を形成しているが、Ｌ１ｘ，Ｌ２ｘ＞Ｒの関係を満たしていれば、パターン群ＰＧ２１の形成場所はこれに限定されるものではない。例えば、プロセスパターン群Ｐ２，Ｐ３，Ｐ４，Ｐ５を再配置し、プロセスパターン群Ｐ２，Ｐ３の間、プロセスパターン群Ｐ３，Ｐ４の間又はプロセスパターン群Ｐ４，Ｐ５の間に空き領域を形成し、この空き領域にパターン群ＰＧ２２を配置してもよい。或いは、空き領域ＣＳ１１内にパターン群ＰＧ２１，ＰＧ２２を形成するようにしてもよい。或いは、パターン群ＰＧ２１，ＰＧ２２，ＰＧ２３を、一つの空き領域内に形成するようにしてもよい。
【００２２】
ここで、一例として一般的な配線４層の半導体装置を想定すると、画像処理適用マークとしては、フィールドアライメントマークＦ１１、ゲートアライメントマークＧ１１、コンタクトマークＶ１１，Ｖ１２，Ｖ１３，Ｖ１４、配線マークＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の１０種類が使用される。フィールドアライメントマークＦ１１は、フィールド酸化膜の形成過程で形成される画像処理適用マークである。ゲートアライメントマークＧ１１は、ゲート電極の形成過程で形成される画像処理適用マークである。コンタクトマークＶ１１，Ｖ１２，Ｖ１３，Ｖ１４は、それぞれ、第１層間絶縁膜１２、第２層間絶縁膜１４、第３層間絶縁膜１６、第４層間絶縁膜１８に形成されるコンタクトホールの形成過程で形成される画像処理適用マークである。配線マークＭ１１，Ｍ１２，Ｍ１３，Ｍ１４は、それぞれ、第１配線層、第２配線層、第３配線層、第４配線層の形成過程で形成される画像処理適用マークである。
【００２３】
これら画像処理適用マークは、事前にパターン群化され、所定の空き領域に配置される。
【００２４】
まず、半導体装置の形成に必要な画像処理適用マークの数を試算し、使用工程順に別々のパターン群に振り分ける。
【００２５】
例えば上述の配線４層の半導体装置において、パターン群ＰＧ２１，ＰＧ２２，ＰＧ２３を有する場合には、まず、フィールドアライメントマークＦ１１を、パターン群ＰＧ２１に割り当てる。次いで、ゲートアライメントマークＧ１１を、パターン群ＰＧ２２に割り当てる。次いで、コンタクトマークＶ１１及び配線マークＭ１１を、パターン群ＰＧ２３に割り当てる。次いで、コンタクトマークＶ１２及び配線マークＭ１２を、パターン群ＰＧ２１に割り当てる。次いで、コンタクトマークＶ１３及び配線マークＭ１３を、パターン群ＰＧ２２に割り当てる。次いで、コンタクトマークＶ１４及び配線マークＭ１４を、パターン群ＰＧ２３に割り当てる（図３参照）。
【００２６】
次いで、各パターン群において、使用済みの画像処理適用マーク以外に、以降の工程で形成する画像処理適用マークが存在する場合、又は以降の工程で使用する画像処理適用マークが存在する場合、使用済みの画像処理適用マーク上に画像処理阻害パターンを配置する。画像処理阻害パターンは、使用済みの画像処理適用マーク上に、層間絶縁膜を介して、配線層を形成するための配線材料によって形成する。
【００２７】
例えば図３に示すように、フィールドアライメントマークＦ１１上に、画像処理阻害パターンＣ１１を配置する。また、ゲートアライメントマークＧ１１上に、画像処理阻害パターンＣ１２を配置する。また、配線マークＭ１１上に、画像処理阻害パターンＣ１３を配置する。画像処理阻害パターンＣ１１は、配線マークＭ１１と同層の導電材料により形成する。画像処理阻害パターンＣ１２は、配線マークＭ１２と同層の導電材料により形成することができる。画像処理阻害パターンＣ１２は、第１層間絶縁膜上に、配線マークＭ１１と同層の導電材料によって形成するようにしてもよい。画像処理阻害パターンＣ１３は、配線マークＭ１３と同層の導電材料により形成することができる。画像処理阻害パターンＣ１３は、第２層間絶縁膜上に、配線マークＭ１２と同層の導電材料によって形成するようにしてもよい。
【００２８】
露光装置における画像処理適用マークの検出過程では、まず、半導体ウェーハ上の画像処理適用マークにハロゲンランプ光を照射し、マークエッジからの散乱光とマーク表面からの反射光とを検出し、マーク像としてアライメントスコープから取り込む。
【００２９】
次いで、取り込まれたマーク像を指定した色深度を基準に２値化（指定した画像を白と黒の２階調の画像に変換する処理）する。
【００３０】
次いで、２値化されたマーク像と、予め露光装置に登録されている基準パターン（テンプレート）とのパターン照合を行い、一致した場合にアライメントマークと判定する。この判定は、相関度のしきい値を基準として行われる。
【００３１】
使用済み画像処理適用マーク上に形成する画像処理阻害パターンは、２値化後のマーク像を、使用済みの画像処理適用マークに対応する基準パターンとは異なるマーク像に変えるためのものである。使用済み画像処理適用マークにあるパターンエッジの位置を変える形状又は見えなくする形状の画像処理阻害パターンを使用済み画像処理適用マーク上に形成することにより、当該使用済み画像処理適用マークに対する他の画像処理適用マークの配置制約を無効化することができる。すなわち、使用済み画像処理適用マークとの間隔がアライメントスコープの検出エリアＲ以下の領域に、他の画像処理適用マークを配置することが可能となる。
【００３２】
図４乃至図６は、使用済み画像処理適用マーク上に画像処理阻害パターンを形成することによる色深度の変化のイメージを示す図である。
【００３３】
図４は、配線マークＭ１１上に、配線マークＭ１１と同じ大きさの画像処理阻害パターンＣ１２を形成した例である。図５及び図６は、配線マークＭ１１上に、配線マークＭ１１よりも小さい画像処理阻害パターンＣ１２を形成した例である。図５は、画像処理阻害パターンＣ１２を配線材料の残しパターンにより形成した例であり、図６は、画像処理阻害パターンＣ１２を層間絶縁膜の抜きパターンにより形成した例である。
【００３４】
何れの場合にも、使用済み画像処理適用マーク上に画像処理阻害パターンを形成することにより、画像処理阻害パターン形成前のマーク像とは異なるマーク像に変えることができる。これにより、画像処理阻害パターンの形成後に得られるマーク像が、使用済み画像処理適用マークに対応する基準パターンに一致するものであると判定されるのを防止することができる。
【００３５】
画像処理阻害パターンは、下地の画像処理適用マークにあるパターンエッジの位置を変える形状又は見えなくするパターンであれば、特に限定されるものではない。図４乃至図６に示す画像処理阻害パターンのほか、例えば図７に示すような種々のパターンを適用することができる。図７中、点線は、下地の画像処理適用マークのマーク機能領域を表している。
【００３６】
図７（ａ）〜（ｄ）は、矩形状の単純図形により形成したパターン例である。図７（ａ）は、下地の画像処理適用マークのマーク機能領域の全体を覆うパターンであり、図７（ｂ）〜（ｄ）は、下地の画像処理適用マークのマーク機能領域の一部を覆うパターンである。図７（ｅ）〜図７（ｈ）は、ラインアンドスペースにより形成したパターン例である。図７（ｉ）は、図７（ｅ）のパターンと図７（ｆ）のパターンを重ねた変形パターンである。図７（ｊ）は、図７（ｇ）のパターンと図７（ｈ）のパターンを重ねた変形パターンである。図７（ｋ）〜（ｎ）は、矩形のダミーパターンを配列したダミー図形により形成したパターン例である。図７（ｏ）は、他のマークの額縁領域を利用した代替パターン例である。図７（ｐ）は、デバイス領域の下層接続のない配線パターンを利用した代替パターン例である。
【００３７】
これらのうち、下地の画像処理適用マークにあるパターンエッジの位置を変える形状の画像処理阻害パターンは、画像処理阻害パターンが形成される面の平坦性に影響を受けないため、特に有効である。なお、下地の画像処理適用マークにあるパターンエッジの位置を変える形状の画像処理阻害パターンは、具体的には、下地の画像処理適用マークのマーク機能領域の内側に、下地の画像処理適用マークのパターンエッジとは異なるパターンエッジを有する画像処理阻害パターンである。
【００３８】
例えば図７（ａ）に示すような下地の画像処理適用マークのマーク機能領域の全体を覆う画像処理阻害パターンは、平坦化された層間絶縁膜の表面上に形成されている場合には、効果的に下地の画像処理適用マークを見えなくすることができる。しかしながら、層間絶縁膜の表面が平坦化されておらず、層間絶縁膜の表面に、下地の画像処理適用マークの表面凹凸が反映されているような場合には、その上に形成する画像処理阻害パターンの表面にも、下地の画像処理適用マークの表面凹凸が反映されてしまう。このような場合、画像処理阻害パターンの表面に反映された表面凹凸が画像処理によって認識され、画像処理阻害パターンが意味をなさなくなる虞がある。
【００３９】
一方、下地の画像処理適用マークにあるパターンエッジの位置を変える形状の画像処理阻害パターンは、例えば図５及び図６に示すように、下地の画像処理適用マークのパターンエッジとは異なる位置に新たなパターンエッジを形成するものである。したがって、画像処理阻害パターンの表面に下地の画像処理適用マークの表面凹凸が反映されているような場合にも、下地の画像処理適用マークの誤検出を防止することができる。
【００４０】
画像処理阻害パターンは、図５及び図６に示すように、配線材料の残しパターンにより形成してもよいし、層間絶縁膜の抜きパターンにより形成してもよい。
【００４１】
次に、本実施形態による半導体装置の製造方法について図８乃至図１１を用いて説明する。図８乃至図１１は、半導体ウェーハのスクライブ領域における工程断面図である。なお、以下の説明では、ＭＯＳトランジスタを有する配線４層の半導体装置の製造方法を、画像処理適用マークを用いた加工工程を中心に抜粋して説明する。
【００４２】
まず、シリコン基板１０のデバイス領域に、フォトリソグラフィ及びドライエッチングにより、フィールド酸化膜を埋め込むための素子分離溝（図示せず）のパターンを形成する。この際、シリコン基板１０のスクライブライン上には、フィールドアライメントマークＦ１１用の溝のパターンを形成する（図８（ａ））。ここでは、フィールドアライメントマークＦ１１は、事前にパターン群ＰＧ２１に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１１の左側の領域に形成する。
【００４３】
次いで、シリコン基板１０上の全面に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、例えば膜厚６８０ｎｍのシリコン酸化膜（図示せず）を堆積し、素子分離溝内及びフィールドアライメントマークＦ１１の溝内をシリコン酸化膜によって埋め込む。
【００４４】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜の堆積によって形成された表面の凹凸を平坦化する。
【００４５】
こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝内に埋め込まれたシリコン酸化膜により形成されたフィールド酸化膜（図示せず）を形成するとともに、フィールドアライメントマークＦ１１の溝内にシリコン酸化膜を埋め込む。
【００４６】
次いで、フィールド酸化膜により画定されたシリコン基板１０の活性領域上に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜のゲート絶縁膜（図示せず）を形成する。
【００４７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍの多結晶シリコン膜（図示せず）と、例えば膜厚２０ｎｍのタングステンシリサイド膜（図示せず）とを堆積する。
【００４８】
次いで、フォトリソグラフィ及びドライエッチングにより、タングステンシリサイド膜及び多結晶シリコン膜をパターニングし、タングステンポリサイド構造のゲート電極（図示せず）のパターンを形成する。この際、スクライブライン上には、ゲート電極を形成する導電材料により、ゲートアライメントマークＧ１１のパターンを形成する（図８（ｂ））。ここでは、ゲートアライメントマークＧ１１は、事前にパターン群ＰＧ２２に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２の左側の領域に形成する。
【００４９】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたフィールドアライメントマークＦ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００５０】
次いで、全面に、例えばＣＶＤ法により例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第１層間絶縁膜１２を形成する。
【００５１】
次いで、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜１２に、デバイス領域に形成された半導体素子との接続用のコンタクトホール（基板コンタクトやゲートコンタクトなど）（図示せず）のパターンを形成する。この際、スクライブライン上には、第１層間絶縁膜１２に形成された開口部により、コンタクトマークＶ１１のパターンを形成する（図８（ｃ））。コンタクトマークＶ１１は、例えば図１１（ａ）に示すように、十字型のパターンを有している。ここでは、コンタクトマークＶ１１は、事前にパターン群ＰＧ２３に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２の右側の領域に形成する。
【００５２】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたフィールドアライメントマークＦ１１又はゲートアライメントマークＧ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００５３】
次いで、第１層間絶縁膜１２上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第１層間絶縁膜上の導電膜を除去することにより、コンタクトホール内及びコンタクトマークＶ１１の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第１コンタクトプラグ（図示せず）が形成される。
【００５４】
次いで、第１コンタクトプラグが埋め込まれた第１層間絶縁膜１２上に、例えばＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜（図示せず）を形成する。
【００５５】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第１コンタクトプラグを介してデバイス領域に接続された第１配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第１配線層を形成する導電材料により、配線マークＭ１１及び画像処理阻害パターンＣ１１のパターンを形成する（図８（ｄ））。ここでは、配線マークＭ１１は、事前にパターン群ＰＧ２３に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のコンタクトマークＶ１１上に形成する。また、画像処理阻害パターンＣ１１は、事前にパターン群ＰＧ２１に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１１のフィールドアライメントマークＦ１１上に形成する。
【００５６】
配線マークＭ１１は、例えば図１１（ｂ）に示すように、コンタクトマークＶ１１を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１１により、直下にあるコンタクトマークＶ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。また、画像処理阻害パターンＣ１１により、直下にあるフィールドアライメントマークＦ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【００５７】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００５８】
次いで、第１配線層が形成された第１層間絶縁膜１２上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第２層間絶縁膜１４を形成する。
【００５９】
次いで、フォトリソグラフィ及びドライエッチングにより、第２層間絶縁膜１４に、第１配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第２層間絶縁膜１４に形成された開口部により、コンタクトマークＶ１２のパターンを形成する（図９（ａ））。ここでは、コンタクトマークＶ１２は、事前にパターン群ＰＧ２１に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１１のフィールドアライメントマークＦ１１及び画像処理阻害パターンＣ１１を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。
【００６０】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００６１】
次いで、第２層間絶縁膜１４上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第２層間絶縁膜上の導電膜を除去することにより、コンタクトホール内及びコンタクトマークＶ１２の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第２コンタクトプラグ（図示せず）が形成される。
【００６２】
次いで、第２コンタクトプラグが埋め込まれた第２層間絶縁膜１４上に、例えばＰＶＤ法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜を堆積する。
【００６３】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第２コンタクトプラグを介して第１配線層に接続された第２配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第２配線層を形成する導電材料により、配線マークＭ１２及び画像処理阻害パターンＣ１２のパターンを形成する（図９（ｂ））。ここでは、配線マークＭ１２は、事前にパターン群ＰＧ２１に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１１のコンタクトマークＶ１２上に形成する。また、画像処理阻害パターンＣ１２は、事前にパターン群ＰＧ２２に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のゲートアライメントマークＧ１１上に形成する。
【００６４】
配線マークＭ１２は、コンタクトマークＶ１２を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１２により、直下にあるコンタクトマークＶ１２は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。また、画像処理阻害パターンＣ１２により、直下にあるゲートアライメントマークＧ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【００６５】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１２を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００６６】
コンタクトマークＶ１２を基準に位置合わせを行う際、画像処理検出エリア内には、フィールドアライメントマークＦ１１が存在する。しかしながら、フィールドアライメントマークＦ１１の上層には画像処理阻害パターンＣ１１が形成されているため、コンタクトマークＶ１２の検出のための画像処理過程でフィールドアライメントマークＦ１１を誤検出することはない。
【００６７】
次いで、第２配線層が形成された第２層間絶縁膜１４上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第３層間絶縁膜１６を形成する。
【００６８】
次いで、フォトリソグラフィ及びドライエッチングにより、第３層間絶縁膜１６に、第２配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第３層間絶縁膜１６に形成された開口部により、コンタクトマークＶ１３のパターンを形成する（図９（ｃ））。ここでは、コンタクトマークＶ１３は、事前にパターン群ＰＧ２２に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のゲートアライメントマークＧ１１及び画像処理阻害パターンＣ１２を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。
【００６９】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１２を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００７０】
配線マークＭ１２を基準に位置合わせを行う際、画像処理検出エリア内には、フィールドアライメントマークＦ１１が存在する。しかしながら、フィールドアライメントマークＦ１１の上層には画像処理阻害パターンＣ１１が形成されているため、配線マークＭ１２の検出のための画像処理過程でフィールドアライメントマークＦ１１を誤検出することはない。
【００７１】
次いで、第３層間絶縁膜１６上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第３層間絶縁膜１６上の導電膜を除去することにより、コンタクトホール内及びコンタクトマークＶ１３の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第３コンタクトプラグ（図示せず）が形成される。
【００７２】
次いで、第３コンタクトプラグが埋め込まれた第３層間絶縁膜１６上に、例えばＰＶＤ法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜を堆積する。
【００７３】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第３コンタクトプラグを介して第２配線層に接続された第３配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第３配線層を形成する導電材料により、配線マークＭ１３及び画像処理阻害パターンＣ１３のパターンを形成する（図９（ｄ））。ここでは、配線マークＭ１３は、事前にパターン群ＰＧ２２に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のコンタクトマークＶ１３上に形成する。また、画像処理阻害パターンＣ１３は、事前にパターン群ＰＧ２３に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２の配線マークＭ１１上に形成する。
【００７４】
配線マークＭ１３は、コンタクトマークＶ１３を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１３により、直下にあるコンタクトマークＶ１３は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。また、画像処理阻害パターンＣ１３により、直下にある配線マークＭ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【００７５】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１３を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００７６】
コンタクトマークＶ１３を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１３が形成されているため、コンタクトマークＶ１３の検出のための画像処理過程でゲートアライメントマークＧ１１を誤検出することはない。
【００７７】
次いで、第３配線層が形成された第３層間絶縁膜１６上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第４層間絶縁膜１８を形成する。
【００７８】
次いで、フォトリソグラフィ及びドライエッチングにより、第４層間絶縁膜１８に、第３配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第４層間絶縁膜１８に形成された開口部により、コンタクトマークＶ１４のパターンを形成する（図１０（ａ））。ここでは、コンタクトマークＶ１４は、事前にパターン群ＰＧ２３に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のコンタクトマークＶ１１及び配線マークＭ１１を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。
【００７９】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１３を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００８０】
配線マークＭ１３を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１２が形成されているため、配線マークＭ１３の検出のための画像処理過程でゲートアライメントマークＧ１１を誤検出することはない。
【００８１】
次いで、第４層間絶縁膜１８上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第４層間絶縁膜上の導電膜を除去することにより、コンタクトホール内及びコンタクトマークＶ１４の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第４コンタクトプラグ（図示せず）が形成される。
【００８２】
次いで、第４コンタクトプラグが埋め込まれた第４層間絶縁膜１８上に、例えばＰＶＤ法により、例えば膜厚８００ｎｍのアルミニウムなどの導電膜を堆積する。
【００８３】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第４コンタクトプラグを介して第３配線層に接続された第４配線層（図示せず）のパターンを形成する。第４配線層は、ワイヤボンディングパッドへの引き出し配線等を含む。この際、スクライブライン上には、配線マークＭ１４のパターンを形成する（図１０（ｂ））。ここでは、配線マークＭ１４は、事前にパターン群ＰＧ２３に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２のコンタクトマークＶ１４上に形成する。この配線マークＭ１４により、直下にあるコンタクトマークＶ１４は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【００８４】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１４を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００８５】
コンタクトマークＶ１４を基準に位置合わせを行う際、画像処理検出エリア内には、配線マークＭ１１が存在する。しかしながら、配線マークＭ１１の上層には画像処理阻害パターンＣ１３が形成されているため、コンタクトマークＶ１４の検出のための画像処理過程で配線マークＭ１１を誤検出することはない。
【００８６】
次いで、第４配線層が形成された第４層間絶縁膜１８上に、耐水性の高い絶縁膜、例えばスピンコート法により、例えば膜厚１２００ｎｍのＳＯＧ（Spin On Glass）膜を堆積し、パッシベーション膜２０を形成する（図１０（ｃ））。
【００８７】
次いで、フォトリソグラフィ及びドライエッチングにより、パッシベーション膜２０に、第４配線層に達するパッド開口部（図示せず）を形成する。
【００８８】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１４を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【００８９】
配線マークＭ１４を基準に位置合わせを行う際、画像処理検出エリア内には、配線マークＭ１１が存在する。しかしながら、配線マークＭ１１の上層には画像処理阻害パターンＣ１３が形成されているため、配線マークＭ１４の検出のための画像処理過程で配線マークＭ１１を誤検出することはない。
【００９０】
こうして、本実施形態による半導体装置を完成する。
【００９１】
このように、本実施形態によれば、使用済みの画像処理適用マーク上に、使用済みの画像処理適用マークにあるパターンのエッジの位置を変える形状又は見えなくする形状の画像処理阻害パターンを配置するので、使用済みの画像処理適用マークに対する他の画像処理適用マークの配置制約を無効化することができる。これにより、露光装置の画像検出器の一視野に相当する範囲内に複数の画像処理適用マークを配置することが可能となり、画像処理適用マークの配置の自由度を向上することができる。また、画像処理適用マークの配置領域を縮小することができる。
【００９２】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１２及び図１３を用いて説明する。図１乃至図１１に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９３】
図１２は、本実施形態による半導体装置の構造を示す平面図である。図１３は、画像処理阻害パターンを使用しない半導体装置の構造を示す平面図である。
【００９４】
第１実施形態による半導体装置では、画像処理適用マークをスクライブライン上の空き領域に形成したが、プロセスパターン専用チップを設け、そのチップ内に画像処理適用マークを配置することもできる。
【００９５】
図１２（ａ）は、１ショットのイメージを示す図である。図１２（ａ）の例では、１ショットの領域内に６３チップが含まれている。ここでは、この６３チップのうち、角部に位置するチップを、プロセスパターン専用チップとして用いることを想定する。
【００９６】
図１２（ｂ）は、図１２（ａ）のショットイメージを半導体ウェーハに繰り返し露光したときの、ショット交点におけるイメージを示す図である。図１２（ｂ）に示される８つのチップのうち、右上の２つのチップが、右上のショット内の左下の２チップ（図１２（ａ）のイメージにおいて太線で囲った左下の２チップ）に相当する。また、右下の２つのチップが、右下のショット内の左上の２チップ（図１２（ａ）のイメージにおいて太線で囲った左上の２チップ）に相当する。また、左上の２つのチップが、左上のショット内の右下の２チップ（図１２（ａ）のイメージにおいて太線で囲った右下の２チップ）に相当する。また、左下の２つのチップが、左下のショット内の右上の２チップ（図１２（ａ）のイメージにおいて太線で囲った右上の２チップ）に相当する。
【００９７】
第１実施形態による半導体装置及びその製造方法では、パターン群ＰＧ２１，ＰＧ２２，ＰＧ２３を、スクライブライン上に配置した。これに対し、本実施形態による半導体装置及びその製造方法では、パターン群ＰＧ２１，ＰＧ２２，ＰＧ２３に対応するパターン群ＰＧ３１，ＰＧ３２，ＰＧ３３を、ショットの角部に設けられたプロセスパターン専用チップに配置している。
【００９８】
パターン群ＰＧ３１，ＰＧ３２，ＰＧ３３は、Ｘ方向の配置間隔をＬｘ、Ｙ方向の配置間隔をＬｙとして、Ｌｘ，Ｌｙ＞Ｒとなるように、プロセスパターン専用チップ内に配置される。ここで、チップサイズを例えば９００μｍ□、アライメントスコープの検出エリアＲを例えば１０００μｍと仮定すると、パターン群ＰＧ３１，ＰＧ３２，ＰＧ３３は、それぞれ異なるプロセスパターン専用チップに配置されることになる（図１２（ｂ）参照）。
【００９９】
第１実施形態による半導体装置及びその製造方法の場合において、画像処理阻害パターンＣ１１，Ｃ１２，Ｃ１３を設けないと、フィールドアライメントマークＦ１１を設ける領域、ゲートアライメントマークＧ１１を設ける領域、コンタクトマークＶ１１及び配線マークＭ１１を設ける領域、コンタクトマークＶ１２及び配線マークＭ１２を設ける領域、コンタクトマークＶ１３及び配線マークＭ１３を設ける領域、コンタクトマークＶ１４及び配線マークＭ１４を設ける領域、の６つのパターン形成領域が必要である。この６つの領域は、互いにＬｘ，Ｌｙ＞Ｒの関係を満たして配置しなければならないため、チップサイズを例えば９００μｍ□、アライメントスコープの検出エリアＲを例えば１０００μｍとした上記例では、プロセスパターン専用チップを６つ設ける必要がある（図１３参照）。
【０１００】
画像処理阻害パターンＣ１１，Ｃ１２，Ｃ１３を設けて画像処理適用マークをパターン群ＰＧ３１，ＰＧ３２，ＰＧ３３とすることにより、画像処理適用マーク用に必要なプロセスパターン専用チップを３チップに減らすことができる。これにより、製品チップの収率を向上することができる。
【０１０１】
なお、本実施形態による半導体装置の製造方法は、パターン群ＰＧ３１，ＰＧ３２，ＰＧ３３の配置場所がプロセスパターン専用チップに移動するほかは、第１実施形態による半導体装置の製造方法と同様である。
【０１０２】
このように、本実施形態によれば、使用済みの画像処理適用マーク上に、使用済みの画像処理適用マークにあるパターンのエッジの位置を変える形状又は見えなくする形状の画像処理阻害パターンを配置するので、使用済みの画像処理適用マークに対する他の画像処理適用マークの配置制約を無効化することができる。これにより、露光装置の画像検出器の一視野に相当する範囲内に複数の画像処理適用マークを配置することが可能となり、画像処理適用マークの配置の自由度を向上することができる。また、プロセスパターン専用チップの数を減らすことができ、製品チップの収率を向上することができる。
【０１０３】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図１４乃至図１８を用いて説明する。図１乃至図１３に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１０４】
図１４は、本実施形態による半導体装置の構造を示す平面図である。図１５は、本実施形態による半導体装置の構造を示す平面図及び概略断面図である。図１６乃至図１８は、第３実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０５】
はじめに、本実施形態による半導体装置の構造について図１４及び図１５を用いて説明する。
【０１０６】
本実施形態による半導体装置では、第１実施形態の場合と同様、半導体ウェーハ上のスクライブ領域に画像処理適用マークを配置する。ただし、第２実施形態の場合と同様に、プロセスパターン専用チップ内に画像処理適用マークを配置するようにしてもよい。
【０１０７】
半導体ウェーハのスクライブ領域には、例えば図１４に示すように、各種プロセスパターン群Ｐ１〜Ｐ６が形成されている。リソグラフィ用の画像処理適用マークは、プロセスパターン群Ｐ１〜Ｐ６が形成されていない空き領域に形成される。
【０１０８】
図１４に示す例では、プロセスパターン群Ｐ１，Ｐ２の間、プロセスパターン群Ｐ５，Ｐ６の間に、空き領域ＣＳ１１，ＣＳ１２がそれぞれ存在している。この場合、リソグラフィ用の画像処理適用マークは、例えば図１中に×印で示したように、空き領域ＣＳ１１，ＣＳ１２に配置することができる。ここでは、空き領域ＣＳ１１に、画像処理適用マークのパターン群ＰＧ４１を形成し、空き領域ＣＳ１２に、画像処理適用マークのパターン群ＰＧ４２を形成するものとする。パターン群ＰＧ４１とパターン群ＰＧ４２とは、アライメントスコープの検出エリアをＲ、パターン群ＰＧ４１とパターン群ＰＧ４２との配置間隔をＬｘとして、Ｌｘ＞Ｒの関係を満たすように配置される。
【０１０９】
ここで、一例として上述のような配線４層の半導体装置を想定すると、画像処理適用マークとしては、フィールドアライメントマークＦ１１、ゲートアライメントマークＧ１１、コンタクトマークＶ１１，Ｖ１２，Ｖ１３，Ｖ１４、配線マークＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の１０種類が使用される。
【０１１０】
これら画像処理適用マークは、事前にパターン群化され、所定の空き領域に配置される。
【０１１１】
まず、半導体装置の形成に必要な画像処理適用マークの数を試算し、使用工程順に別々のパターン群に振り分ける。
【０１１２】
ここでは、フィールドアライメントマークＦ１１を、パターン群ＰＧ４１に割り当てる。また、ゲートアライメントマークＧ１１、コンタクトマークＶ１１及び配線マークＭ１１、コンタクトマークＶ１２及び配線マークＭ１２、コンタクトマークＶ１３及び配線マークＭ１３、コンタクトマークＶ１４及び配線マークＭ１４を、パターン群ＰＧ４２に割り当てる（図１５参照）。
【０１１３】
次いで、各パターン群において、使用済みの画像処理適用マーク以外に、以降の工程で形成する画像処理適用マークが存在する場合、又は以降の工程で使用する画像処理適用マークが存在する場合、使用済みの画像処理適用マーク上に画像処理阻害パターンを配置する。
【０１１４】
本実施形態では、画像処理阻害パターンを、配線層上の層間絶縁膜に形成された開口部によって形成する。
【０１１５】
例えば図１５に示すように、ゲートアライメントマークＧ１１上に、第１層間絶縁膜１２に形成された画像処理阻害パターンＣ１１を配置する。また、配線マークＭ１１上に、第２層間絶縁膜１４に形成された画像処理阻害パターンＣ１２を配置する。また、配線マークＭ１２上に、第３層間絶縁膜１６に形成された画像処理阻害パターンＣ１３を配置する。また、配線マークＭ１３上に、第４層間絶縁膜１８に形成された画像処理阻害パターンＣ１４を配置する。また、画像処理阻害パターンＣ１１，Ｃ１２，Ｃ１３，Ｃ１４上には、カバーパターンＤ１１，Ｄ１２，Ｄ１３，Ｄ１４を、それぞれ配置する。
【０１１６】
前述のように、層間絶縁膜に形成した開口部によって画像処理阻害パターンを形成することもできる。この場合の画像処理阻害パターンも、２値化後のマーク像を、使用済みの画像処理適用マークに対応する基準パターンとは異なるマーク像に変えるためのものである。使用済み画像処理適用マークにあるパターンエッジの位置を変える形状の画像処理阻害パターンを使用済み画像処理適用マーク上に形成することにより、当該使用済み画像処理適用マークに対する他の画像処理適用マークの配置制約を無効化することができる。すなわち、使用済み画像処理適用マークとの間隔がアライメントスコープの検出エリアＲ以下の領域に、他の画像処理適用マークを配置することが可能となる。
【０１１７】
カバーパターンＤ１１，Ｄ１２，Ｄ１３，Ｄ１４は、画像処理阻害パターンＣ１１，Ｃ１２，Ｃ１３，Ｃ１４の溝内に埋め込まれたタングステンなどの導電膜が、それぞれの次工程にあたる配線形成工程において発生し得る膜剥がれなどを防止する。また、例えば、アルミニウムなどの導電膜によるカバーパターンを画像処理阻害パターンＣ１１，Ｃ１２，Ｃ１３，Ｃ１４上に形成することにより、タングステンなどの薄膜のカバーパターンにおいて生じる使用済み画像処理適用マークにあるパターンエッジの位置を変えた形状を維持することができない状況を軽減できる。
【０１１８】
次に、本実施形態による半導体装置の製造方法について図１６乃至図１８を用いて説明する。
【０１１９】
まず、シリコン基板１０のデバイス領域に、フォトリソグラフィ及びドライエッチングにより、フィールド酸化膜を埋め込むための素子分離溝（図示せず）のパターンを形成する。この際、シリコン基板１０のスクライブライン上には、フィールドアライメントマークＦ１１のパターンの溝を形成する（図１６（ａ））。ここでは、フィールドアライメントマークＦ１１は、事前にパターン群ＰＧ４１に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１１に形成する。
【０１２０】
次いで、シリコン基板１０上の全面に、例えばＣＶＤ法により、例えば膜厚６８０ｎｍのシリコン酸化膜（図示せず）を堆積し、素子分離溝及びフィールドアライメントマークＦ１１の溝をシリコン酸化膜によって埋め込む。
【０１２１】
次いで、例えばＣＭＰ法により、シリコン酸化膜の堆積によって形成された表面の凹凸を平坦化する。
【０１２２】
こうして、いわゆるＳＴＩ法により、素子分離溝内に埋め込まれたシリコン酸化膜により形成されたフィールド酸化膜（図示せず）を形成するとともに、フィールドアライメントマークＦ１１の溝内にシリコン酸化膜を埋め込む。
【０１２３】
次いで、フィールド酸化膜により画定されたシリコン基板１０の活性領域上に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜のゲート絶縁膜（図示せず）を形成する。
【０１２４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍの多結晶シリコン膜（図示せず）と、例えば膜厚２０ｎｍのタングステンシリサイド膜（図示せず）とを堆積する。
【０１２５】
次いで、フォトリソグラフィ及びドライエッチングにより、タングステンシリサイド膜及び多結晶シリコン膜をパターニングし、タングステンポリサイド構造のゲート電極（図示せず）のパターンを形成する。この際、スクライブライン上には、ゲート電極を形成する導電材料により、ゲートアライメントマークＧ１１を形成する（図１６（ｂ））。ここでは、ゲートアライメントマークＧ１１は、事前にパターン群ＰＧ４２に振り分けられているものとし、スクライブライン上の空き領域ＣＳ１２の左側の領域に形成する。
【０１２６】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたフィールドアライメントマークＦ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１２７】
次いで、全面に、例えばＣＶＤ法により例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第１層間絶縁膜１２を形成する。
【０１２８】
次いで、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜１２に、デバイス領域に形成された半導体素子との接続用のコンタクトホール（基板コンタクトやゲートコンタクトなど）（図示せず）のパターンを形成する。この際、スクライブライン上には、第１層間絶縁膜１２に形成された開口部により、コンタクトマークＶ１１と画像処理阻害パターンＣ１１のパターンを形成する（図１６（ｃ））。ここでは、コンタクトマークＶ１１は、事前にパターン群ＰＧ４２に振り分けられているものとし、ゲートアライメントマークＧ１１を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。画像処理阻害パターンＣ１１は、ゲートアライメントマークＧ１１を無効とするためのパターンであり、例えば図７（ｂ）に示すようなパターンを、ゲートアライメントマークＧ１１上に形成する。画像処理阻害パターンＣ１１を形成することにより、直下にあるゲートアライメントマークＧ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１２９】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたフィールドアライメントマークＦ１１又はゲートアライメントマークＧ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１３０】
次いで、第１層間絶縁膜１２上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第１層間絶縁膜上の導電膜を除去することにより、コンタクトホール内、コンタクトマークＶ１１及び画像処理阻害パターンＣ１１の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第１コンタクトプラグ（図示せず）が形成される。
【０１３１】
次いで、第１コンタクトプラグが埋め込まれた第１層間絶縁膜１２上に、例えばＰＶＤ法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜（図示せず）を形成する。
【０１３２】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第１コンタクトプラグを介してデバイス領域に接続された第１配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第１配線層を形成する導電材料により、配線マークＭ１１及びカバーパターンＤ１１のパターンを形成する（図１６（ｄ））。ここでは、配線マークＭ１１は、事前にパターン群ＰＧ４２に振り分けられているものとし、コンタクトマークＶ１１上に形成する。また、カバーパターンＤ１１は、画像処理阻害パターンＣ１１上に形成する。
【０１３３】
配線マークＭ１１は、コンタクトマークＶ１１を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１１により、直下にあるコンタクトマークＶ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１３４】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１３５】
コンタクトマークＶ１１を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及び第１層間絶縁膜１２上にはアルミニウムなどの導電膜（図示せず）が形成されているため、コンタクトマークＶ１１の検出のための画像処理過程でゲートアライメントマークＧ１１を誤検出することはない。
【０１３６】
次いで、第１配線層が形成された第１層間絶縁膜１２上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第２層間絶縁膜１４を形成する。
【０１３７】
次いで、フォトリソグラフィ及びドライエッチングにより、第２層間絶縁膜１４に、第１配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第２層間絶縁膜１４に形成された開口部により、コンタクトマークＶ１２と画像処理阻害パターンＣ１２のパターンを形成する（図１７（ａ））。ここでは、コンタクトマークＶ１２は、事前にパターン群ＰＧ４２に振り分けられているものとし、配線マークＭ１１を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。画像処理阻害パターンＣ１２は、配線マークＭ１１を無効とするためのパターンであり、例えば図７（ｂ）に示すようなパターンを、配線マークＭ１１上に形成する。画像処理阻害パターンＣ１２を形成することにより、直下にある配線マークＭ１１は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１３８】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１１を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１３９】
配線マークＭ１１を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されているため、コンタクトマークＶ１１の検出のための画像処理過程でゲートアライメントマークＧ１１を誤検出することはない。
【０１４０】
次いで、第２層間絶縁膜１４上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第２層間絶縁膜上の導電膜を除去することにより、コンタクトホール内、コンタクトマークＶ１２及び画像処理阻害パターンＣ１２の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第２コンタクトプラグ（図示せず）が形成される。
【０１４１】
次いで、第２コンタクトプラグが埋め込まれた第２層間絶縁膜１４上に、例えばＰＶＤ法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜を堆積する。
【０１４２】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第２コンタクトプラグを介して第１配線層に接続された第２配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第２配線層を形成する導電材料により、配線マークＭ１２及びカバーパターンＤ１２のパターンを形成する（図１７（ｂ））。ここでは、配線マークＭ１２は、事前にパターン群ＰＧ４２に振り分けられているものとし、コンタクトマークＶ１２上に形成する。また、カバーパターンＤ１２は、画像処理阻害パターンＣ１２上に形成する。
【０１４３】
配線マークＭ１２は、コンタクトマークＶ１２を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１２により、直下にあるコンタクトマークＶ１２は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１４４】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１２を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１４５】
コンタクトマークＶ１２を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１及び配線マークＭ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及び第２層間絶縁膜１４上にはアルミニウムなどの導電膜（図示せず）が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２が形成されているため、コンタクトマークＶ１２の検出のための画像処理過程でゲートアライメントマークＧ１１及び配線マークＭ１１を誤検出することはない。
【０１４６】
次いで、第２配線層が形成された第２層間絶縁膜１４上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第３層間絶縁膜１６を形成する。
【０１４７】
次いで、フォトリソグラフィ及びドライエッチングにより、第３層間絶縁膜１６に、第２配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第３層間絶縁膜１６に形成された開口部により、コンタクトマークＶ１３と画像処理阻害パターンＣ１３のパターンを形成する（図１７（ｃ））。ここでは、コンタクトマークＶ１３は、事前にパターン群ＰＧ４２に振り分けられているものとし、配線マークＭ１２を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。画像処理阻害パターンＣ１３は、配線マークＭ１２を無効とするためのパターンであり、例えば図７（ｂ）に示すようなパターンを、配線マークＭ１２上に形成する。画像処理阻害パターンＣ１３を形成することにより、直下にある配線マークＭ１２は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１４８】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１２を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１４９】
配線マークＭ１２を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１及び配線マークＭ１１が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２及びカバーパターンＤ１２が形成されているため、配線マークＭ１２の検出のための画像処理過程でゲートアライメントマークＧ１１及び配線マークＭ１１を誤検出することはない。
【０１５０】
次いで、第３層間絶縁膜１６上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第３層間絶縁膜１６上の導電膜を除去することにより、コンタクトホール内、コンタクトマークＶ１３及び画像処理阻害パターンＣ１３の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第３コンタクトプラグ（図示せず）が形成される。
【０１５１】
次いで、第３コンタクトプラグが埋め込まれた第３層間絶縁膜１６上に、例えばＰＶＤ法により、例えば膜厚５００ｎｍのアルミニウムなどの導電膜を堆積する。
【０１５２】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第３コンタクトプラグを介して第２配線層に接続された第３配線層（図示せず）のパターンを形成する。この際、スクライブライン上には、第３配線層を形成する導電材料により、配線マークＭ１３及びカバーパターンＤ１３のパターンを形成する（図１７（ｄ））。ここでは、配線マークＭ１３は、事前にパターン群ＰＧ４２に振り分けられているものとし、コンタクトマークＶ１３上に形成する。また、カバーパターンＤ１３は、画像処理阻害パターンＣ１３上に形成する。
【０１５３】
配線マークＭ１３は、コンタクトマークＶ１３を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１３により、直下にあるコンタクトマークＶ１３は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１５４】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１３を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１５５】
コンタクトマークＶ１３を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１、配線マークＭ１１及び配線マークＭ１２が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２及びカバーパターンＤ１２が形成されており、配線マークＭ１２の上層には画像処理阻害パターンＣ１３及び第３層間絶縁膜１６上にはアルミニウムなどの導電膜（図示せず）が形成されているため、コンタクトマークＶ１３の検出のための画像処理過程でゲートアライメントマークＧ１１、配線マークＭ１１及び配線マークＭ１２を誤検出することはない。
【０１５６】
次いで、第３配線層が形成された第３層間絶縁膜１６上に、例えばＣＶＤ法により例えば膜厚８００ｎｍのシリコン酸化膜を堆積し、例えばＣＭＰ法により堆積したシリコン酸化膜の表面を平坦化し、シリコン酸化膜の第４層間絶縁膜１８を形成する。
【０１５７】
次いで、フォトリソグラフィ及びドライエッチングにより、第４層間絶縁膜１８に、第３配線層との接続用のコンタクトホール（図示せず）のパターンを形成する。この際、スクライブライン上には、第４層間絶縁膜１８に形成された開口部により、コンタクトマークＶ１４と画像処理阻害パターンＣ１４のパターンを形成する（図１８（ａ））。ここでは、コンタクトマークＶ１４は、事前にパターン群ＰＧ４２に振り分けられているものとし、配線マークＭ１３を形成した領域の右側に、位置合わせ余裕分の間隔を空けて形成する。画像処理阻害パターンＣ１４は、配線マークＭ１３を無効とするためのパターンであり、例えば図７（ｂ）に示すようなパターンを、配線マークＭ１３上に形成する。画像処理阻害パターンＣ１４を形成することにより、直下にある配線マークＭ１３は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１５８】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１３を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１５９】
配線マークＭ１３を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１、配線マークＭ１１及び配線マークＭ１２が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２及びカバーパターンＤ１２が形成されており、配線マークＭ１２の上層には画像処理阻害パターンＣ１３及びカバーパターンＤ１３が形成されているため、配線マークＭ１３の検出のための画像処理過程でゲートアライメントマークＧ１１、配線マークＭ１１及び配線マークＭ１２を誤検出することはない。
【０１６０】
次いで、第４層間絶縁膜１８上に、例えばＣＶＤ法により例えば膜厚３００ｎｍのタングステンなどの導電膜を堆積し、例えばＣＭＰ法により第４層間絶縁膜上の導電膜を除去することにより、コンタクトホール内及びコンタクトマークＶ１４の溝内に導電膜を残存させる。これにより、コンタクトホール内には、導電膜の第４コンタクトプラグ（図示せず）が形成される。
【０１６１】
次いで、第４コンタクトプラグが埋め込まれた第４層間絶縁膜１８上に、例えばＰＶＤ法により、例えば膜厚８００ｎｍのアルミニウムなどの導電膜を堆積する。
【０１６２】
次いで、フォトリソグラフィ及びドライエッチングにより、導電膜をパターニングし、第４コンタクトプラグを介して第３配線層に接続された第４配線層（図示せず）のパターンを形成する。第４配線層は、ワイヤボンディングパッドへの引き出し配線等を含む。この際、スクライブライン上には、第４配線層を形成する導電材料により、配線マークＭ１４及びカバーパターンＤ１４のパターンを形成する（図１８（ｂ））。ここでは、配線マークＭ１４は、事前にパターン群ＰＧ４２に振り分けられているものとし、コンタクトマークＶ１４上に形成する。また、カバーパターンＤ１４は、画像処理阻害パターンＣ１４上に形成する。
【０１６３】
配線マークＭ１４は、コンタクトマークＶ１４を覆い隠すとともに、新たな画像処理適用マークを形成するものである。この配線マークＭ１４により、直下にあるコンタクトマークＶ１４は、以降のリソグラフィの露光処理において画像処理適用マークとして検出されることはない。
【０１６４】
なお、このフォトリソグラフィでは、スクライブライン上に形成されたコンタクトマークＶ１４を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１６５】
コンタクトマークＶ１４を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１、配線マークＭ１１、配線マークＭ１２及び配線マークＭ１３が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２及びカバーパターンＤ１２が形成されており、配線マークＭ１２の上層には画像処理阻害パターンＣ１３が形成されており、配線マークＭ１３の上層には画像処理阻害パターンＣ１４及び第４層間絶縁膜１８上にはアルミニウムなどの導電膜（図示せず）が形成されているため、コンタクトマークＶ１４の検出のための画像処理過程でゲートアライメントマークＧ１１、配線マークＭ１１、配線マークＭ１２及び配線マークＭ１３を誤検出することはない。
【０１６６】
次いで、第４配線層が形成された第４層間絶縁膜１８上に、耐水性の高い絶縁膜、例えばスピンコート法により、例えば膜厚１２００ｎｍのＳＯＧ（Spin On Glass）膜を堆積し、パッシベーション膜２０を形成する（図１８（ｃ））。
【０１６７】
次いで、フォトリソグラフィ及びドライエッチングにより、パッシベーション膜２０に、第４配線層に達するパッド開口部（図示せず）を形成する。
【０１６８】
なお、このフォトリソグラフィでは、スクライブライン上に形成された配線マークＭ１４を基準に位置合わせを行い、フォトレジスト膜のパターニングを行う。
【０１６９】
配線マークＭ１４を基準に位置合わせを行う際、画像処理検出エリア内には、ゲートアライメントマークＧ１１、配線マークＭ１１、配線マークＭ１２及び配線マークＭ１３が存在する。しかしながら、ゲートアライメントマークＧ１１の上層には画像処理阻害パターンＣ１１及びカバーパターンＤ１１が形成されており、配線マークＭ１１の上層には画像処理阻害パターンＣ１２及びカバーパターンＤ１２が形成されており、配線マークＭ１２の上層には画像処理阻害パターンＣ１３が形成されており、配線マークＭ１３の上層には画像処理阻害パターンＣ１４及びカバーパターンＤ１４が形成されているため、配線マークＭ１４の検出のための画像処理過程でゲートアライメントマークＧ１１、配線マークＭ１１、配線マークＭ１２及び配線マークＭ１３を誤検出することはない。
【０１７０】
こうして、本実施形態による半導体装置を完成する。
【０１７１】
このように、本実施形態によれば、使用済みの画像処理適用マーク上に、使用済みの画像処理適用マークにあるパターンのエッジの位置を変える形状又は見えなくする形状の画像処理阻害パターンを配置するので、使用済みの画像処理適用マークに対する他の画像処理適用マークの配置制約を無効化することができる。これにより、露光装置の画像検出器の一視野に相当する範囲内に複数の画像処理適用マークを配置することが可能となり、画像処理適用マークの配置の自由度を向上することができる。また、画像処理適用マークの配置領域を縮小することができる。
【０１７２】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１７３】
例えば、画像処理適用マークを振り分けるパターン群の数や、各パターン郡内に含まれる画像処理適用マークの数は、実施形態に記載のものに限定されるものではない。これら数は、スクライブライン上やプロセスパターン専用チップ上の空き領域の数や広さに応じて、適宜設定することができる。
【０１７４】
例えば、第３実施形態において、フィールドアライメントマークＦ１１を、パターン群ＰＧ４２に振り分け、空き領域ＣＳ１２内に配置するようにしてもよい。この場合、フィールドアライメントマークＦ１１上に、コンタクトマークＶ１１と同時に形成される画像処理阻害パターンと、カバーパターンＤ１１と同時に形成されるカバーパターンとを配置し、後工程で検出されないようにすればよい。
【０１７５】
露光装置の画像検出器の一視野に相当する範囲内に複数のアライメントマークを配置する場合には、第３実施形態で示したように、使用済みのアライメントマーク上に順次画像処理阻害パターンを形成すればよい。
【０１７６】
また、上記実施形態では、配線４層の半導体装置を例にして説明したが、配線層の層数や構造は、これに限定されるものではない。配線層の層数は、３層以下であってもよいし、５層以上であってもよい。
【０１７７】
また、配線層をダマシン法により形成する場合にも適用可能である。例えば、先ビア方式のデュアルダマシンプロセスでは、ビアホールを形成する際に、下層配線層のアライメントマークを無効化する画像処理阻害パターンとコンタクトマークとを同時に形成し、このコンタクトマークに位置合わせして配線トレンチを形成することができる。
【０１７８】
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
【０１７９】
以上の実施形態に関し、更に以下の付記を開示する。
【０１８０】
（付記１）  半導体基板上に形成されたアライメントマークと、
前記アライメントマーク上に配置され、前記アライメントマークのマーク機能領域内にパターンのエッジを有し、前記アライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンと
を有することを特徴とする半導体装置。
【０１８１】
（付記２）  付記１記載の半導体装置において、
前記阻害パターンは、前記アライメントマークのパターンのエッジとは異なる位置に前記パターンのエッジを有する
ことを特徴とする半導体装置。
【０１８２】
（付記３）  付記１又は２記載の半導体装置において、
前記阻害パターンは、前記アライメントマーク上に絶縁膜を介して形成された導電膜により形成されている
ことを特徴とする半導体装置。
【０１８３】
（付記４）  付記１又は２記載の半導体装置において、
前記阻害パターンは、前記アライメントマークを覆う絶縁膜に形成された開口部により形成されている
ことを特徴とする半導体装置。
【０１８４】
（付記５）  付記４記載の半導体装置において、
前記阻害パターン上に形成されたカバーパターンを更に有する
ことを特徴とする半導体装置。
【０１８５】
（付記６）  付記５記載の半導体装置において、
前記カバーパターンは、前記絶縁膜上に形成された導電膜により形成されている
ことを特徴とする半導体装置。
【０１８６】
（付記７）  付記３乃至６のいずれか１項に記載の半導体装置において、
前記絶縁膜の表面に、前記アライメントマークの形状を反映した凹凸が形成されている
ことを特徴とする半導体装置。
【０１８７】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置において、
前記半導体ウェーハ上に形成された他のアライメントマークを更に有し、
前記アライメントマークと前記他のアライメントマークとは、前記画像検出器の一視野に相当する範囲内に配置されている
ことを特徴とする半導体装置。
【０１８８】
（付記９）  第１のアライメントマークが形成された半導体基板上に、第２のアライメントマークを含むパターンを形成する工程を有し、
前記パターンを形成する工程では、露光装置の画像検出器の一視野に相当する範囲内に前記第１のアライメントマーク及び前記第２のアライメントマークが位置するように前記第２のアライメントマークを配置し、前記第１のアライメントマーク上に、前記第１のアライメントマークが前記画像検出器により前記第１のアライメントマークとして認識されるのを阻害する阻害パターンを形成する
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記１０）  付記８記載の半導体装置の製造方法において、
前記パターンを形成する工程では、前記第１のアライメントマークのマーク機能領域内にパターンのエッジを有する前記阻害パターンを形成する
ことを特徴とする半導体装置の製造方法。
【０１９０】
（付記１１）  半導体基板上に、第１のアライメントマークを含む第１のパターンを形成する工程と、
前記第１のパターンが形成された前記半導体基板上に、前記第１のアライメントマークのマーク機能領域内にパターンのエッジを有し、前記第１のアライメントマークが露光装置の画像検出器により前記アライメントマークとして認識されるのを阻害する阻害パターンと、第２のアライメントマークとを含む第２のパターンを形成する工程と、
前記第１のパターン及び前記第２のパターンが形成された前記半導体基板上に、前記第２のアライメントマークに対して位置合わせを行い第３のパターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１９１】
（付記１２）  付記１１記載の半導体装置の製造方法において、
前記第２のパターンを形成する工程では、前記第１のアライメントマークのパターンのエッジとは異なる位置に前記パターンのエッジを有する前記阻害パターンを形成する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記１３）  付記１１又は１２記載の半導体装置の製造方法において、
前記第２のパターンを形成する工程では、露光装置の画像検出器の一視野に相当する範囲内に前記第１のアライメントマーク及び前記第２のアライメントが位置するように前記第２のアライメントマークを配置する
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記１４）  付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のパターンを形成する工程と前記第２のパターンを形成する工程との間に、絶縁膜を形成する工程を更に有し、
前記第２のパターンを形成する工程では、前記絶縁膜上に形成された導電膜により、前記第２のパターンを形成する
ことを特徴とする半導体装置の製造方法。
【０１９４】
（付記１５）  付記１４記載の半導体装置の製造方法において、
前記導電膜は、前記第１のアライメントマークの形状を反映した表面凹凸を有する前記絶縁膜上に形成する
ことを特徴とする半導体装置の製造方法。
【０１９５】
（付記１６）  付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のパターンを形成する工程と前記第２のパターンを形成する工程との間に、絶縁膜を形成する工程を更に有し、
前記第２のパターンを形成する工程では、前記絶縁膜に形成された開口部により、前記第２のパターンを形成する
ことを特徴とする半導体装置の製造方法。
【０１９６】
（付記１７）  付記１６記載の半導体装置の製造方法において、
前記開口部は、前記第１のアライメントマークの形状を反映した表面凹凸を有する前記絶縁膜に形成する
ことを特徴とする半導体装置の製造方法。
【０１９７】
（付記１８）  付記１６又は１７記載の半導体装置の製造方法において、
前記第３のパターンを形成する工程では、前記阻害パターン上に、カバーパターンを更に形成する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１９８】
Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４…画像処理阻害パターン
Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４…カバーパターン
Ｆ１１…フィールドアライメントマーク
Ｇ１１…ゲートアライメントマーク
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…配線マーク
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４…コンタクトマーク
１０…シリコン基板
１２…第１層間絶縁膜
１４…第２層間絶縁膜
１６…第３層間絶縁膜
１８…第４層間絶縁膜
２０…パッシベーション膜
【図１】
2011134963.tif 000003
【図２】
2011134963.tif 000004
【図３】
2011134963.tif 000005
【図４】
2011134963.tif 000006
【図５】
2011134963.tif 000007
【図６】
2011134963.tif 000008
【図７】
2011134963.tif 000009
【図８】
2011134963.tif 000010
【図９】
2011134963.tif 000011
【図１０】
2011134963.tif 000012
【図１１】
2011134963.tif 000013
【図１２】
2011134963.tif 000014
【図１３】
2011134963.tif 000015
【図１４】
2011134963.tif 000016
【図１５】
2011134963.tif 000017
【図１６】
2011134963.tif 000018
【図１７】
2011134963.tif 000019
【図１８】
2011134963.tif 000020