(57)【要約】【課題】動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＰ型ＭＩＳＦＥＴを共通の基板上に混載可能にする。【解決手段】半導体装置は、半導体基板１００と、半導体基板１００のうち第１のＴｒ領域内に位置する領域に形成された第１の活性領域１０３ａと、半導体基板１００のうち第２のＴｒ領域内に位置する領域に形成された第２の活性領域１０３ｂと、第１の活性領域１０３ａ上に形成された第１のＰ型ＭＩＳＦＥＴ１５０ａと、第２の活性領域１０３ｂ上に形成された第２のＰ型ＭＩＳＦＥＴ１５０ｂとを備えている。第１のＰ型ＭＩＳＦＥＴ１５０ａは、ゲルマニウムを含有する半導体で構成された第１の半導体層１０４と、シリコンで構成された第２の半導体層１０５とを備えている。【選択図】図１
2011253931.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置であって、
前記第１のＰ型ＭＩＳＦＥＴは、
半導体基板における第１の活性領域上に形成され、ゲルマニウムを含有する第１の半導体層と、
前記第１の半導体層の上に形成され、シリコンからなる第２の半導体層と、
前記第２の半導体層の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備え、
前記第２のＰ型ＭＩＳＦＥＴは、
前記半導体基板における第２の活性領域上に形成され、前記第１のゲート絶縁膜の膜厚よりも大きい膜厚を有する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、
前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート絶縁膜は、第１の下地絶縁膜と、前記第１の下地絶縁膜上に形成された第１の高誘電率絶縁膜とを有しており、
前記第２のゲート絶縁膜は、前記第１の下地絶縁膜の膜厚より厚い膜厚を有する第２の下地絶縁膜と、前記第２の下地絶縁膜上に形成された第２の高誘電率絶縁膜とを有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の下地絶縁膜及び前記第２の下地絶縁膜は、シリコン酸化物またはシリコン酸窒化物で構成されている半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２のＰ型ＭＩＳＦＥＴの駆動電圧は、前記第１のＰ型ＭＩＳＦＥＴの駆動電圧よりも高い半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１のＰ型ＭＩＳＦＥＴはコアトランジスタであり、
前記第２のＰ型ＭＩＳＦＥＴはＩ／Ｏトランジスタである半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層は圧縮歪を有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の活性領域のうち、前記第１のゲート電極の両側方に位置する領域にトレンチが形成されており、
前記第１のＰ型ＭＩＳＦＥＴは、前記トレンチに埋め込まれ、ｐ型のシリコンゲルマニウムで構成されたソースドレイン領域をさらに有している半導体装置。
【請求項８】
請求項２または３に記載の半導体装置において、
前記第１の下地絶縁膜の膜厚は、０．５ｎｍ以上且つ１．５ｎｍ以下であり、
前記第２の下地絶縁膜の膜厚は、２ｎｍ以上且つ１０ｎｍ以下である半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層中のゲルマニウムの原子濃度は、１０％以上である半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層の膜厚は、３ｎｍ以上である半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層の膜厚は、０．５ｎｍ以上且つ２ｎｍ以下である半導体装置。
【請求項１２】
半導体基板における第１の活性領域の上方に形成された第１のゲート絶縁膜及び第１のゲート電極を有するＰ型ＭＩＳＦＥＴと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第２の活性領域上に第１の絶縁膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域上にゲルマニウムを含有する第１の半導体層を形成する工程（ｂ）と、
前記第１の半導体層上にシリコンからなる第２の半導体層を形成する工程（ｃ）と、
前記第２の半導体層上に前記第１の絶縁膜の膜厚よりも薄い膜厚を有する第２の絶縁膜を形成する工程（ｄ）と、
前記第１の絶縁膜及び前記第２の絶縁膜上に、高誘電率を有する第３の絶縁膜を形成する工程（ｅ）と、
前記第３の絶縁膜上にゲート電極用膜を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の活性領域の上方に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｇ）とを備え、
前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、
前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜は、前記第２の絶縁膜からなる第１の下地絶縁膜と前記第３の絶縁膜からなる第１の高誘電率絶縁膜とを有し、
前記第２のゲート絶縁膜は、前記第１の絶縁膜からなる第２の下地絶縁膜と前記第３の絶縁膜からなる第２の高誘電率絶縁膜とを有し、
前記工程（ｇ）において、前記第１の下地絶縁膜は、前記第１の活性領域上に前記第１の半導体層及び前記第２の半導体層を介して形成されている一方、前記第２の下地絶縁膜は前記第２の活性領域上に接して形成されている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、ゲルマニウム（Ge）を含む半導体で構成されたチャネル領域を有するＰチャネル型電界効果型トランジスタ（P型FET）と、シリコン（Si）で構成されたチャネル領域を有するＰ型ＦＥＴの双方を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（FET)の搭載も可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小だけでなく、ゲート絶縁膜の薄膜化も求められる。従来、ゲート絶縁膜としては、シリコン酸化膜、あるいは、その窒化膜であるシリコン酸窒化膜が用いられてきたが、Equivalent Oxide Thickness（EOT）＝２ｎｍ以下の薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大するという不具合が発生する。
【０００３】
そこで、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。また、更なるＥＯＴ薄膜化のために、窒化チタンや窒化タンタルなどといったメタル材料を含むゲート電極を、高誘電率ゲート絶縁膜と組み合わせた、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて、多くの研究開発がなされている。
【０００４】
従来から用いられているシリコンゲート電極では、不純物イオンの注入によってシリコンゲート電極の仕事関数を調整し、Ｎ型metal-insulator-semiconductor (ＭＩＳ)ＦＥＴとＰ型ＭＩＳＦＥＴのそれぞれが適当なしきい値電圧を示すようにしている。ところが、メタル電極に対しては、不純物注入による仕事関数制御が出来ないため、トランジスタのしきい値電圧制御が大きな課題となっている。
【０００５】
Ｐ型ＭＩＳＦＥＴのしきい値電圧制御、特にしきい値電圧を低減するための対策として、トランジスタのチャネル領域を従来のＳｉに対して、Ｓｉ1-xＧｅx（0＜x≦1）（以下、単に「SiGe」と表記する場合もあり）で構成することが提案されている（非特許文献１）。
【０００６】
チャネル領域を、ＳｉＧｅ層で形成することによってしきい値電圧が低減するメカニズムは以下の通りである。
【０００７】
Ｓｉのエネルギーバンドギャップは、１．１２ｅＶであるのに対して、Ｇｅのエネルギーバンドギャップは０．６６ｅＶと小さく、それらの混晶であるＳｉ1-xＧｅx（0＜x≦1）のエネルギーバンドギャップは組成比xに応じて、０．６６〜１．１２ｅＶの間で連続的に変化する。ＳｉとＧｅの電子親和力はほぼ同じであるため、組成比xの変化に伴う、Ｓｉ1-xＧｅx（0＜x≦1）のエネルギーバンドギャップの変動は主に、価電子帯のエネルギーの変動に起因する。つまり、Ｓｉ1-xＧｅx（0＜x≦1）の価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに対して高くなる。その結果、ＳｉＧｅでチャネルを構成することで、Ｐ型ＭＩＳＦＥＴのしきい値電圧を低減することが可能となる。非特許文献１によれば、Ｎ型ＳｉＧｅ層にチャネルを形成することで、２００ｍＶ程度のしきい値電圧の低減が報告されている。
【０００８】
しかしながら、チャネル領域にＳｉＧｅ層を有するＰ型ＭＩＳＦＥＴを、様々のデバイスが１チップ上に形成されるシステムＬＳＩに適用しようとする場合、低電圧（例えば、−１．０Ｖ）・低しきい値電圧（例えば、−０．２Ｖ）動作の必要なコアトランジスタと高電圧（例えば、−３．３Ｖ）・高しきい値電圧（例えば、−０．５Ｖ）動作の必要なＩ／Ｏ（Input／Output）トランジスタとを混載するのが困難になるという不具合が発生する。ここで、「コアトランジスタ」とは、いわゆる内部回路を構成するトランジスタのことをいう。
【０００９】
Ｉ／Ｏトランジスタには、高電圧動作（例えば、−３．３Ｖ）に耐えるため比較的厚いシリコン酸化膜（例えば、膜厚７ｎｍ）がゲート絶縁膜として必要になるが、公知のマルチオキサイドフローを用いてＰ型ＭＩＳＦＥＴを形成する技術が特許文献１に記載されている。
【００１０】
図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。なお、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）の左側はコアトランジスタを形成するコア領域を、右側はＩ／Ｏトランジスタを形成するＩ／Ｏ領域を示している。
【００１１】
まず、図６（ａ）に示すように、Ｓｉ基板１４００上に、ＳｉＧｅ層１４０１を形成する。続いて、Chemical Vapor Deposition(ＣＶＤ)法を用いて、ＳｉＧｅ層１４０１上にＳｉキャップ層１４０２を形成する。
【００１２】
次に、図６（ｂ）に示すように、Ｓｉキャップ層１４０２とＳｉＧｅ層１４０１の上部とを酸化してシリコン酸化物からなる厚膜ゲート酸化膜１４０３を形成する。
【００１３】
次に、図６（ｃ）及び図７（ａ）に示すように、Ｉ／Ｏ領域に厚膜ゲート酸化膜１４０３を覆うレジスト１４０４を形成した後、このレジスト１４０４をマスクとしてコア領域内の厚膜ゲート酸化膜１４０３を除去する。次いで、レジスト１４０４を除去する。
【００１４】
次に、図７（ｂ）に示すように、コア領域内のＳｉＧｅ層１４０１を酸化することにより、ＳｉＧｅ層１４０１上に膜厚１ｎｍのゲート酸化膜１４０５を形成する。このゲート酸化膜１４０５はＳｉＧｅ層１４０１を酸化させることで形成されるため、Ｇｅを含有するシリコン酸化膜となる。
【００１５】
次に、図７（ｃ）は、基板（作製中の半導体装置）上にハフニウム酸化膜からなる高誘電率絶縁膜１４０６、窒化チタンからなるメタルゲート電極１４０７、ポリシリコン膜１４０８を順次堆積する。以降は、公知の方法を用いて、ゲート電極、エクステンション領域、Lightly Doped Drain(ＬＤＤ）領域、サイドウォールスペーサ、ソース・ドレイン領域を形成し、その後、活性化アニールを行って不純物を活性化することでＰ型ＭＩＳＦＥＴを形成する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−５１１７８号公報
【非特許文献】
【００１７】
【非特許文献１】S. Suthram et al., “High Performance pMOSFETs Using Si/Si1-xGex/Si Quantum Wells with High-k/Metal Gate Stacks and Additive Uniaxial Strain for 22 nm Technology Node”，IEDM, p.727, 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１８】
公知のマルチオキサイドフローを用いた場合、コア領域内のゲート酸化膜１４０５、ならびにＩ／Ｏ領域内の厚膜ゲート酸化膜１４０３中にはＧｅが含まれてしまうため、界面準位の増大といった、トランジスタの信頼性を大きく劣化させる不具合が発生する。特に、コア領域のゲート酸化膜１４０５はＳｉＧｅ層１４０１を酸化させて形成されるため、非特許文献１記載の実験結果にあるように、界面準位が大きく増大し、許容できない値となってしまう。
【００１９】
なお、図６（ａ）に示す工程で形成されるＳｉキャップ層１４０２の膜厚を厚膜化させることで、図７（ｂ）に示す工程でコア領域にゲート酸化膜１４０５を形成する前に十分厚いＳｉキャップ層１４０２を残すこと、すなわち、コア領域内、Ｉ／Ｏ領域内の両方にＳｉＯ２で構成されたゲート酸化膜を形成することも可能である。しかし、この場合にはＳｉキャップ層１４０２の膜厚ばらつきが大きくなるという不具合が発生する。この方法では、反転時容量膜厚Ｔｉｎｖのばらつきが大きなデバイスが形成されてしまうため、量産化を考えた場合にこの方法を採用するのは難しい。
【００２０】
本発明の目的は、動作電圧やしきい値電圧が相異なり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＰ型ＭＩＳＦＥＴを共通の基板上に混載可能にする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
前記課題を解決するため、本発明の一例に係る半導体装置は、第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＭＩＳＦＥＴとを備えている。前記第１のＰ型ＭＩＳＦＥＴは、半導体基板における第１の活性領域上に形成され、ゲルマニウムを含有する第１の半導体層と、前記第１の半導体層の上に形成され、シリコンからなる第２の半導体層と、前記第２の半導体層の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを備えている。また、前記第２のＰ型ＭＩＳＦＥＴは、前記半導体基板における第２の活性領域上に形成され、前記第１のゲート絶縁膜の膜厚よりも大きい膜厚を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備えている。さらに、前記半導体基板における前記第１の活性領域及び前記第２の活性領域はシリコンからなり、前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない。
【００２２】
この構成によれば、第１のＰ型ＭＩＳＦＥＴではゲート電極の下方に位置する第１の半導体層がゲルマニウムを含有しているので、シリコンからなる第２の活性領域上にゲート電極が設けられている第２のＰ型ＭＩＳＦＥＴに比べてしきい値電圧及び駆動電圧を低減することができる。また、第１の半導体層上にシリコンからなる第２の半導体層が設けられていることで、ゲルマニウムが第１のゲート絶縁膜に拡散等するのが抑えられ、界面準位の発生を抑えることができる。さらに、第２のＰ型ＭＩＳＦＥＴの第２のゲート絶縁膜は第１のＰ型ＭＩＳＦＥＴのゲート絶縁膜よりも厚くなっているので、耐圧性が大きくなっている。すなわち、本発明の一例に係る半導体装置では、駆動電圧の相異なるＰ型ＭＩＳＦＥＴを同一基板上に不具合なく混載することができる。
【００２３】
すなわち、上述の半導体装置によれば、様々な仕様のデバイスが１チップ上に形成されるシステムＬＳＩを実現する場合においても、低電圧・低しきい値電圧動作の必要なＭＩＳＦＥＴと高電圧・高しきい値電圧動作の必要なＭＩＳＦＥＴの混載が可能になる。
【００２４】
第１のＰ型ＭＩＳＦＥＴの例としてはコアトランジスタが挙げられ、第２のＰ型ＭＩＳＦＥＴの例としてはＩ／Ｏトランジスタが挙げられる。
【００２５】
また、上記構造を実現するために本願発明者は、公知のマルチオキサイドフローに対し、相異なる膜厚を有するゲート絶縁膜を同一半導体基板上に形成することが可能な、新たな方法を考案した。
【００２６】
本発明の一例に係る半導体装置の製造方法は、半導体基板における第１の活性領域の上方に形成された第１のゲート絶縁膜及び第１のゲート電極を有するＰ型ＭＩＳＦＥＴと、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２のＰ型ＭＩＳＦＥＴとを備えた半導体装置の製造方法である。当該方法は、前記第２の活性領域上に第１の絶縁膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記第１の活性領域上にゲルマニウムを含有する第１の半導体層を形成する工程（ｂ）と、前記第１の半導体層上にシリコンからなる第２の半導体層を形成する工程（ｃ）と、前記第２の半導体層上に前記第１の絶縁膜の膜厚よりも薄い膜厚を有する第２の絶縁膜を形成する工程（ｄ）と、前記第１の絶縁膜及び前記第２の絶縁膜上に、高誘電率を有する第３の絶縁膜を形成する工程（ｅ）と、前記第３の絶縁膜上にゲート電極用膜を形成する工程（ｆ）と、前記工程（ｆ）の後に、前記第１の活性領域の上方に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する一方、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｇ）とを備えている。また、前記半導体基板における前記第１の活性領域及び前記第２の活性領域は、シリコンからなり、前記第２の活性領域上には、前記第１の半導体層及び前記第２の半導体層が形成されていない。
【００２７】
この方法では、後にＰ型ＭＩＳＦＥＴのゲート絶縁膜の一部となる第１の絶縁膜を形成した後、第２のトランジスタ領域に積層保護膜を形成する。この積層保護膜は金属含有層とシリコン酸化膜とを有していることにより、第１の半導体層及び第２の半導体層が第２のトランジスタ領域に形成されるのを防ぐことができる。また、シリコン酸化膜が積層保護膜の上部膜であることで、シリコンからなる第２の半導体層及び金属含有層に対して選択的に当該シリコン酸化膜を除去することが可能となる。
【００２８】
また、金属含有層が積層保護膜の下部膜であることで、第１の絶縁膜及び第２の半導体層に対して選択的に当該金属含有層を除去することができ、当該金属含有層は第１の半導体層及び第２の半導体層の形成時の加熱に耐えることができる。また、金属含有層が除去後に第１の絶縁膜上に残留してもＭＩＳＦＥＴへの影響は小さい。従って、この方法によれば、第１のＰ型ＭＩＳＦＥＴと第２のＰ型ＩＳＦＥＴとを不具合なく同一基板上に混載することが可能となる。
【発明の効果】
【００２９】
本願記載の半導体装置によれば、低電圧・低しきい値電圧動作が求められるＭＩＳＦＥＴに対してのみゲルマニウムを含有する第１の半導体層及びシリコンからなる第２の半導体層を設ける。また、第２のゲート絶縁膜は第１のゲート絶縁膜よりも厚くなっている。これにより、低いしきい値電圧を有し、駆動電圧が低い第１のＰ型ＭＩＳＦＥＴと、第１のＰ型ＭＩＳＦＥＴよりもしきい値電圧が高く、駆動電圧が高い第２のＰ型ＭＩＳＦＥＴとを同一半導体基板上に不具合なく混載することが可能となっている。
【００３０】
また、本発明の一例に係る半導体装置の製造方法では第１の絶縁膜の形成後に積層保護膜を形成することで、従来のマルチオキサイドフローに比べてＴｉｎｖばらつきを抑制することが可能になるため、特性ばらつきの小さなＭＩＳＦＥＴを実現することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３２】
（実施形態）
以下、本発明の実施形態に係る半導体装置について、図１に示す断面模式図を参照しながら説明する。図１は、本実施形態の半導体装置を示す断面図である。図１において、左側に第１のＴｒ領域を、右側には第２のＴｒ領域を示している。「第１のＴｒ領域」とは、第１のトランジスタが形成される領域をいう。「第２のＴｒ領域」とは、第２のトランジスタが形成される領域をいう。第１のトランジスタは、しきい値電圧の低い、例えば内部回路を構成するコアトランジスタである。第２のトランジスタは、しきい値電圧の高い、例えば周辺回路を構成するＩ／Ｏ（Input／Output）トランジスタである。本実施形態では、第１のトランジスタとしてＰ型ＭＩＳＦＥＴ１５０ａを用い、第２のトランジスタとしてＰ型ＭＩＳＦＥＴ１５０ｂを用いて説明する。なお、図１では便宜的に第１のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ａと第２のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ｂとが互いに隣接しているように図示しているが、実際には第１のＴｒ領域は例えばチップ状の半導体装置の中央部に設けられる一方、第２のＴｒ領域は半導体装置の周辺部に設けられるため、互いに隣接しないことが多い。
【００３３】
図１に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板１００の上部に設けられたｎ型ウェル領域１０１ａ、１０１ｂと、ｎ型ウェル領域１０１ａ、１０１ｂの上部に形成された素子分離領域１０２と、ｎ型ウェル領域１０１ａのうち素子分離領域１０２に囲まれた活性領域１０３ａと、ｎ型ウェル領域１０１ｂのうち素子分離領域１０２に囲まれた活性領域１０３ｂとを備えている。ここで、第１のＴｒ領域は活性領域１０３ａ及びその周囲に形成された素子分離領域１０２を含む一方、第２のＴｒ領域は活性領域１０３ｂ及びその周囲に形成された素子分離領域１０２を含む。従って、活性領域１０３ａは第１のＴｒ領域内に設けられており、活性領域１０３ｂは第２のＴｒ領域内に設けられている。
【００３４】
Ｐ型ＭＩＳＦＥＴ１５０ａは、シリコンからなる活性領域１０３ａ上に設けられ、ゲルマニウム（Ｇｅ）を含有する、例えばシリコンゲルマニウム（ＳｉＧｅ）からなる第１の半導体層１０４と、第１の半導体層１０４上に設けられ、シリコン（Ｓｉ）で構成された第２の半導体層１０５と、第２の半導体層１０５上に設けられたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に設けられたゲート電極１１１ａと、活性領域１０３ａの上部、第１の半導体層１０４、及び第２の半導体層１０５のうち、ゲート電極１１１ａの両側方に位置する領域に形成されたｐ型の浅いソースドレイン領域１１３ａと、ゲート電極１１１ａの側面上に設けられたサイドウォールスペーサ１１２ａと、活性領域１０３ａ、第１の半導体層１０４、及び第２の半導体層１０５のうちゲート電極１１１ａの両側方であって、浅いソースドレイン領域１１３ａの外側に位置する領域に形成されたｐ型の深いソースドレイン領域１１４ａとを有している。深いソースドレイン領域１１４ａは、浅いソースドレイン領域１１３ａよりも高濃度のｐ型不純物を含んでいる。
【００３５】
第１の半導体層１０４中のＧｅの原子濃度（結晶格子を構成する原子中のＧｅ原子の１００分率）は例えば５０％であり、第１の半導体層１０４の膜厚は１０ｎｍである。また、第２の半導体層１０５の膜厚は例えば１ｎｍである。
【００３６】
ゲート絶縁膜１０８ａは、例えば膜厚が１ｎｍのシリコン酸化膜（下地絶縁膜）１０６ａと、シリコン酸化膜１０６ａ上に設けられ、膜厚が２ｎｍの高誘電率絶縁膜１０７ａとで構成されている。高誘電率絶縁膜１０７ａは、例えばハフニウム（Hf）酸化物などの高誘電率絶縁体である金属酸化物などで構成されている。ここで、「高誘電率絶縁体」とは、シリコン窒化膜よりも誘電率が高い、例えば比誘電率が８以上の物質を意味するものとする。
【００３７】
また、ゲート電極１１１ａは、金属または導電性の金属化合物からなる下部ゲート電極１０９ａと、下部ゲート電極１０９ａ上に設けられ、ポリシリコン等からなる上部ゲート電極１１０ａとで構成されている。下部ゲート電極１０９ａは、例えば窒化チタン（TiN）等で構成され、その膜厚は１０ｎｍである。また、上部ゲート電極１１０ａの膜厚は例えば１００ｎｍである。ゲート電極１１１ａのゲート長方向の長さは４０ｎｍ程度であり、サイドウォールスペーサの幅（ゲート長方向の幅）は例えば４０ｎｍ程度である。
【００３８】
浅いソースドレイン領域１１３ａはサイドウォールスペーサ１１２ａの直下に位置するとともに、平面視においてゲート電極１１１ａのゲート長方向の端部と重なっている。浅いソースドレイン領域１１３ａは、ボロン（B）等のｐ型不純物を含み、最大不純物濃度は２×１０20ａｔｏｍｓ／ｃｍ3程度である。また、その接合深さ、すなわち活性領域１０３ａにおけるｎ型ウェル領域１０１ａとの間で形成されるＰＮ接合面の、サイドウォールスペーサ下端（半導体基板表面）から半導体基板方向の深さは２０ｎｍ程度である。また、図示していないが、半導体基板の活性領域中においてｐ型の浅いソースドレイン領域１１３ａの底面を覆う形で、公知の砒素やリンなどのｎ型不純物で形成されたポケット領域（ｎ型不純物濃度３×１０18ａｔｏｍｓ／ｃｍ3程度）を形成してもよい。ポケット領域を形成することにより、トランジスタの短チャネル特性を改善することが可能になる。
【００３９】
ｐ型の深いソースドレイン領域１１４ａは、ゲート電極１１１ａから見てｐ型の浅いソースドレイン領域１１３ａの外側に位置する領域に形成されている。深いソースドレイン領域１１４ａは、ボロン（B）等のｐ型不純物を含み、最大不純物濃度は１×１０21ａｔｏｍｓ／ｃｍ３程度である。また、その接合深さ、すなわち活性領域１０３ａにおけるｎ型ウェル領域１０１ａとの間で形成されるＰＮ接合面の、サイドウォールスペーサ１１２ａ下端からの半導体基板方向の深さは８０ｎｍ程度である。
【００４０】
また、第１の半導体層１０４および第２の半導体層１０５のうち、ゲート電極１１１ａの直下に位置する部分は、それらの下部に位置する活性領域と同程度の濃度を有するｎ型不純物を含んでいる。ｎ型不純物は例えば砒素やリンなどであり、その不純物濃度は１×１０17ａｔｏｍｓ／ｃｍ3程度である。また、ＳｉＧｅで形成される第１の半導体層１０４は、Ｐ型ＭＩＳＦＥＴ１５０ａの動作時にはチャネル領域となる。
【００４１】
一方、Ｐ型ＭＩＳＦＥＴ１５０ｂは、シリコンからなる活性領域１０３ｂ上に設けられたゲート絶縁膜１０８ｂと、ゲート絶縁膜１０８ｂ上に設けられたゲート電極１１１ｂと、活性領域１０３ｂの上部のうち、ゲート電極１１１ｂの両側方に位置する領域に形成されたｐ型の浅いソースドレイン領域１１５ｂと、ゲート電極１１１ｂの側面上に設けられたサイドウォールスペーサ１１２ｂと、活性領域１０３ｂのうちゲート電極１１１ｂの両側方であって、浅いソースドレイン領域１１５ｂの外側に位置する領域に形成されたｐ型の深いソースドレイン領域１１４ｂとを有している。深いソースドレイン領域１１４ａは、浅いソースドレイン領域１１５ｂよりも高濃度のｐ型不純物を含んでいる。
【００４２】
Ｐ型ＭＩＳＦＥＴ１５０ｂは、活性領域１０３ｂ上に設けられたＧｅを含む第１の半導体層１０４と、Ｓｉからなる第２の半導体層１０５とを備えていない点がＰ型ＭＩＳＦＥＴ１５０ａと異なっている。Ｐ型ＭＩＳＦＥＴ１５０ａの浅いソースドレイン領域１１３ａ及び深いソースドレイン領域１１４ａは、半導体層１０４を含む領域に形成するためＧｅを含有しているのに対して、Ｐ型ＭＩＳＦＥＴ１５０ｂの浅いソースドレイン領域１１５ｂ及び深いソースドレイン領域１１４ａはＳｉからなる活性領域１０３ｂのみに形成するためＧｅを含有していない。
【００４３】
ゲート絶縁膜１０８ｂは、例えば膜厚が７ｎｍのシリコン酸化膜（下地絶縁膜）１０６ｂと、シリコン酸化膜１０６ｂ上に形成され、膜厚が２ｎｍの高誘電率絶縁膜１０７ｂとで構成されている。高誘電率絶縁膜は例えばハフニウム（Hf）酸化物などの高誘電率絶縁体である金属酸化物などで構成されている。Ｐ型ＭＩＳＦＥＴ１５０ｂでは、シリコン酸化膜１０６ｂの膜厚がＰ型ＭＩＳＦＥＴ１５０ａのシリコン酸化膜１０６ａの膜厚より大きくなっている。これにより、Ｐ型ＭＩＳＦＥＴ１５０ｂはＰ型ＭＩＳＦＥＴ１５０ａよりも大きい電圧で駆動できるようになっている。
【００４４】
また、ゲート電極１１１ｂは、金属または導電性の金属化合物からなる下部ゲート電極１０９ｂと、下部ゲート電極１０９ｂ上に設けられ、ポリシリコン等からなる上部ゲート電極１１０ｂとで構成されている。下部ゲート電極１０９ｂは、例えば窒化チタン（TiN）等で構成され、その膜厚は１０ｎｍである。また、上部ゲート電極１１０ｂの膜厚は例えば１００ｎｍである。ゲート電極１１１ｂのゲート長方向の長さは４００ｎｍ程度であり、サイドウォールスペーサ１１２ｂのゲート長方向の幅は例えば４０ｎｍ程度である。
【００４５】
図１に示す例では、活性領域１０３ｂのうちゲート電極１１１ｂの直下部分がチャネル領域となる。チャネル領域を含む活性領域１０３ｂは、砒素やリンなどのｎ型不純物を含んでおり、その濃度は例えば１×１０17ａｔｏｍｓ／ｃｍ3程度である。不純物濃度については、Ｐ型ＭＩＳＦＥＴ１５０ａとＰ型ＭＩＳＦＥＴ１５０ｂとで同一にする必要は無いが、同一にすることが可能であれば、ｎ型ウェル領域１０１ａ、１０１ｂの形成用ならびにしきい値電圧制御用の注入を同一マスクを用いて行うことが可能になり、工程の簡略化を図ることが可能になる。
【００４６】
このように、本実施形態の半導体装置では、Ｐ型ＭＩＳＦＥＴのうち、第１のＴｒ領域に設けられたＰ型ＭＩＳＦＥＴ１５０ａのみがＳｉＧｅで構成されたチャネル領域を備えるので、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタを用いた場合においても、しきい値電圧を所望の値にまで低減させることが可能になる。ここでは、しきい値電圧は例えば、−０．２Ｖ程度にすることができる。このため、Ｐ型ＭＩＳＦＥＴ１５０ａは高性能のコアトランジスタとして用いることができる。
【００４７】
一方、第２のＴｒ領域に設けられたＰ型ＭＩＳＦＥＴ１５０ｂはＧｅを含む半導体層を有しておらず、チャネル領域はＳｉで構成されている。このため、Ｐ型ＭＩＳＦＥＴ１５０ｂはチャネル領域のｎ型不純物濃度を増大させることなくしきい値電圧をＰ型ＭＩＳＦＥＴ１５０ａよりも高く設定することができ、接合リーク電流を低減し、しきい値電圧のバラツキを抑えることができる。ここでは、Ｐ型ＭＩＳＦＥＴ１５０ｂのしきい値電圧を例えば−０．５Ｖ程度に設定することが可能である。このため、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタとして好ましく用いられる。
【００４８】
上述の構成を有することにより、本実施形態の半導体装置では、様々な仕様のデバイスが１チップ上に形成されるシステムＬＳＩを実現する場合においても、低電圧・低しきい値電圧動作の必要なコアトランジスタとなるＰ型ＭＩＳＦＥＴ１５０ａと高電圧・高しきい値電圧動作の必要なＩ／ＯトランジスタとなるＰ型ＭＩＳＦＥＴ１５０ｂとの混載が可能になる。
【００４９】
また、Ｐ型ＭＩＳＦＥＴ１５０ａはＧｅを含む第１の半導体層１０４上にＳｉキャップ層として機能する第２の半導体層１０５を備えている。このため、ＳｉＧｅで構成された第１の半導体層１０４をチャネル領域として用いても界面準位はＳｉからなるチャネル領域を用いる場合と同等の水準に抑えることが可能となる。
【００５０】
また、後述するように、従来の半導体装置に比べてゲート絶縁膜１０８ａ中のシリコン酸化膜１０６ａに含まれるＧｅ濃度を低くすることができるので、界面準位が顕著に低減されている。
【００５１】
さらに、ゲート絶縁膜１０８ｂにおけるシリコン酸化膜１０６ｂの膜厚をゲート絶縁膜１０８ａにおけるシリコン酸化膜１０６ａの膜厚よりも大きくしているので、Ｐ型ＭＩＳＦＥＴ１５０ｂの駆動電圧をＰ型ＭＩＳＦＥＴ１５０ａの駆動電圧よりも高くすることができる。
【００５２】
なお、各層の膜厚、不純物濃度や接合深さ、第１の半導体層１０４中のＧｅ濃度などは、上記の例に限定されない。これらの事項は、設定したいしきい値電圧や、Ｐ型ＭＩＳＦＥＴ１５０ａ、１５０ｂの仕様に合わせて任意に選択することができる。
【００５３】
例えば、上記説明において、第１のＴｒ領域内に設けられる第１の半導体層１０４中のＧｅ濃度は５０％としているが、Ｐ型ＭＩＳＦＥＴ１５０ａが目標とするしきい値電圧に合わせて、１０％以上１００％以下の範囲内で設定が可能である。つまり、必要なしきい値電圧低減の度合いが、５０〜１００ｍＶ程度で十分であれば、低いＧｅ濃度（例えば、１５％）で十分であり、反対に４００〜５００ｍＶ程度低減させる必要がある場合は、高いＧｅ濃度（例えば、７０％）が必要になる。
【００５４】
第１の半導体層１０４の膜厚は、Ｐ型ＭＩＳＦＥＴ１５０ａのしきい値電圧低減の観点から、３ｎｍ以上であることが好ましい。また、上限膜厚に対しては、特に制約は無く、例えば、ｎ型ウェル領域１０１ａ中に形成される活性領域１０３ａ全体がＳｉＧｅで形成されていてもよい。
【００５５】
また、第１の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、第１の半導体層１０４は圧縮歪を印加されていることが望ましい。
【００５６】
また、上記説明では、Ｐ型ＭＩＳＦＥＴ１５０ａでは膜厚が１ｎｍのシリコン酸化膜１０６ａを、Ｐ型ＭＩＳＦＥＴ１５０ｂでは膜厚が７ｎｍのシリコン酸化膜１０６ｂをゲート絶縁膜内の下層膜として用いているが、これらの膜厚はＰ型ＭＩＳＦＥＴ１５０ａ、１５０ｂの電源電圧に合わせ、適切に選択すればよい。つまり、Ｐ型ＭＩＳＦＥＴ１５０ａのゲート電極１１１ａに印加される電圧が−１Ｖ程度であれば、１ｎｍ程度のシリコン酸化膜が必要になるが、電源電圧が低ければ、ゲートリーク電流やTime Dependent Dielectric Breakdown(TDDB）などのマージンが向上するため、シリコン酸化膜１０６ａの薄膜化が可能になる。一方、印加される電源電圧が高ければシリコン酸化膜１０６ａの厚膜化が必要になる。一般的に、コアトランジスタに印加される電源電圧は、−０．６Ｖ〜−１．２Ｖ程度であるので、Ｐ型ＭＩＳＦＥＴ１５０ａがコアトランジスタとして用いられる場合、シリコン酸化膜１０６ａの膜厚は、０．５ｎｍ以上１．５ｎｍ以下の範囲とすることが望ましい。
【００５７】
また、Ｐ型ＭＩＳＦＥＴ１５０ｂをＩ／Ｏトランジスタとして用いる場合、一般的にＩ／Ｏトランジスタのゲート電極に印加される電源電圧が−１．５Ｖ〜−５Ｖ程度であるので、シリコン酸化膜１０６ｂの膜厚は、２ｎｍ以上１０ｎｍ以下の範囲とすることが望ましい。また、これらのシリコン酸化膜１０６ａ、１０６ｂはゲートリーク電流低減の観点から、シリコン酸窒化物で構成されてもよい。
【００５８】
また、上記説明では、第１のＴｒ領域内において、Ｓｉで構成される第２の半導体層１０５の膜厚を１ｎｍとしているが、第２の半導体層１０５上に形成されるシリコン酸化膜１０６ａの膜質劣化を低減しつつＴｉｎｖの増大を抑える観点から適切に膜厚を設定すればよい。Ｓｉキャップ層を有するＳｉＧｅチャネルトランジスタはいわゆる埋め込みチャネル型になるため、Ｔｉｎｖの増大抑制の観点からは、Ｓｉで構成される第２の半導体層１０５の膜厚は薄い方が良い。なお、Ｓｉの比誘電率は１１．９であり、ＳｉＯ2の約３倍であるため、１ｎｍのＳｉキャップ層を形成すると、Ｔｉｎｖは０．３ｎｍ程度増大する。従って、Ｓｉキャップ層の膜厚は、ターゲットとするＴｉｎｖの値にもよるが、２ｎｍ以下、出来れば１ｎｍ以下の薄膜であることが望ましい。
【００５９】
一方、Ｓｉキャップ層を薄膜化しすぎると、Ｓｉキャップ層上に形成されるシリコン酸化膜中にＧｅが拡散し、移動度劣化や信頼性劣化が発生する。従って、これらの不具合を発生させないためには、Ｓｉで構成される第２の半導体層１０５の膜厚は、０．５ｎｍ以上２ｎｍ以下の範囲とすることが望ましい。
【００６０】
また、上記説明では、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂの下層膜（シリコン酸化膜１０６ｂ）は、シリコン酸化物、あるいはシリコン酸窒化物で構成されるとしているが、チタンやタンタル等の金属元素が上層膜である高誘電率絶縁膜１０７ｂと下層膜であるシリコン酸化膜１０６ｂとの界面に偏析していてもよい。この場合でも、ＭＩＳＦＥＴとしての動作には大きく影響することはない。
【００６１】
後述の製造方法で述べるが、図１に示す半導体装置を実現するためには、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂのうち、シリコン酸化膜で構成される下層膜を形成した後に、下層膜上に、例えば、窒化チタンとシリコン酸化膜等で構成される積層保護膜を形成する必要がある。窒化チタンで構成される保護膜は、後にSulfuric Peroxide Mixture（SPM)等の溶液中に浸すことで除去されるが、Ｐ型ＭＩＳＦＥＴ１５０ｂのゲート絶縁膜１０８ｂを構成するシリコン酸化膜１０６ｂ上に若干残留する可能性がある。この場合においても、半導体基板１００上の活性領域１０３ｂにまでチタンが拡散しなければ、移動度及び信頼性の劣化等の副作用の発生を抑制することが出来る。
【００６２】
また、Ｐ型ＭＩＳＦＥＴ１５０ａでは、浅いソースドレイン領域１１３ａ、及び深いソースドレイン領域１１４ａは、通常の構造を有しているが、チャネル領域に印加される応力を増大し、トランジスタのオン電流を向上させるため、ＳｉＧｅからなる埋め込み型のソースドレイン領域であってもよい。ここで、Ｎ型ＭＩＳＦＥＴ（図示せず）上とＰ型ＭＩＳＦＥＴ１５０ｂ上をマスクで覆った状態で半導体基板（第１の活性領域１０３ａ）のソースドレイン領域となるべき部分を除去してトレンチを形成した後、当該トレンチ内にＳｉＧｅ層を成長させることで、埋め込み型のソースドレイン領域を形成することができる。
【００６３】
また、上記説明では、低いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴと比較的高いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴとの混載について述べているが、２種類以上の電源電圧を有するコアトランジスタ、ならびに互いに異なる膜厚のゲート酸化膜を有する２種類以上のＩ／Ｏトランジスタが同一の半導体基板上に形成されていてもよい。
【００６４】
また、Ｐ型ＭＩＳＦＥＴ１５０ａはコアトランジスタに限らず、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタに限定されない。
【００６５】
−半導体装置の製造方法−
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、及び図５（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ａ）〜図５（ｃ） において、図１における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。
【００６６】
まず、図２（ａ）に示すように、シリコン等からなり、ボロン等のｐ型不純物を含有するＳｉからなる半導体基板１００の上部に対し、Shallow  Trench  Isolation（STI)法などにより、選択的に素子分離領域１０２を形成する。これにより、半導体基板１００における第１のＴｒ領域に、素子分離領域１０２に囲まれた活性領域１０３ａが形成される一方、半導体基板１００における第２のＴｒ領域に、素子分離領域１０２に囲まれた活性領域１０３ｂが形成される。次いで、ｎ型ウェル形成用の不純物やしきい値電圧調整用の不純物をドーピングすることで例えばコアトランジスタ、Ｉ／Ｏトランジスタのそれぞれに適した、不純物濃度が１×１０17ａｔｏｍｓ／ｃｍ3程度のｎ型ウェル領域１０１ａ、１０１ｂを形成する。これにより、活性領域１０３ａは、ｎ型ウェル領域１０１ａのうち素子分離領域１０２に囲まれた領域となり、活性領域１０３ｂは、ｎ型ウェル領域１０１ｂのうち素子分離領域１０２に囲まれた領域となる。
【００６７】
次に、活性領域１０３ａ、１０３ｂ上に膜厚が例えば７ｎｍのシリコン酸化膜２０２を形成する。このシリコン酸化膜２０２は、半導体基板１００の活性領域１０３ａ、１０３ｂを１０００℃の酸素／水素混合ガス中に曝すことで形成される。
【００６８】
次に、図２（ｂ）に示すように、シリコン酸化膜２０２上に、窒化チタン膜２０３と、シリコン酸化膜２０４とを順次形成させ、これらの膜で構成された積層構造を有する保護膜（積層保護膜）を堆積する。具体的には、スパッタリング法を用いることで、膜厚５ｎｍの窒化チタン膜２０３をシリコン酸化膜２０２上に形成する。続いて、プラズマＣＶＤ法を用いて、窒化チタン膜２０３上に、膜厚１０ｎｍのシリコン酸化膜２０４を堆積する。続いて、公知のリソグラフィー技術を用いて、第１のＴｒ領域以外の領域を覆うレジスト２０５を形成する。つまり、第１のＴｒ領域ではレジスト２０５が開口している。
【００６９】
次に、図２（ｃ）に示すように、レジスト２０５をマスクとして、第１のＴｒ領域内の活性領域１０３ａ上に形成された、シリコン酸化膜２０２、窒化チタン膜２０３、シリコン酸化膜２０４を除去する。具体的には、フッ酸により上層部のシリコン酸化膜２０４を除去した後、ドライエッチングにより窒化チタン膜２０３を除去する、最後に、フッ酸により下層部のシリコン酸化膜２０２を除去する。これにより、活性領域１０３ａは露出状態になる。
【００７０】
次に、図３（ａ）に示すように、レジスト２０５を除去する。
【００７１】
次に、図３（ｂ）に示すように、積層保護膜をマスクとしてＳｉエッチング２０６を行い、後に形成するＳｉＧｅ層ならびにＳｉキャップ層の厚み分程度（例えば１２ｎｍ）、半導体基板を薄くする。具体的には、塩化水素（HCｌ）雰囲気中、８５０℃で半導体基板１００を熱処理することで、露出している活性領域１０３ａをエッチングする。一方、積層保護膜で覆われている第２のＴｒ領域では、活性領域１０３ｂの上方にシリコン酸化膜２０４が存在するため、エッチングが阻止される。
【００７２】
次に、図３（ｃ）に示すように、第１のＴｒ領域に設けられた活性領域１０３ａ上に、Ｇｅ濃度が５０％で、ｎ型またはｐ型不純物元素が含まれていないノンドープ状態のＳｉＧｅからなる第１の半導体層１０４とノンドープ状態のＳｉからなる第２の半導体層１０５を形成する。第１の半導体層１０４の膜厚は例えば１０ｎｍとし、第２の半導体層１０５の膜厚は例えば１．５ｎｍとする。ここで、第１の半導体層１０４及び第２の半導体層１０５を構成する、第１の半導体層１０４となるＳｉＧｅ層及び第２の半導体層１０５となるＳｉキャップ層は、ＣＶＤ法などによってエピタキシャル成長される。一方、積層保護膜で覆われている領域は、上方にシリコン酸化膜２０４が存在するため、ＳｉＧｅ層及びＳｉキャップ層の形成が抑制される。
【００７３】
ＳｉＧｅからなる第１の半導体層１０４を形成する際には、シリコン系の原料ガスとして、例えばモノシラン（SiH4）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（GeH4）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下で、ＳｉＧｅからなる第１の半導体層１０４を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。つまり、ゲルマニウム系のガス流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層（第１の半導体層１０４）を形成することができる。また、Ｓｉキャップ層（第２の半導体層１０５）の形成は、ゲルマニウム系ガスの供給を止めること以外は、ＳｉＧｅ層（第１の半導体層１０４）の形成手法とほぼ同じである。つまり、シリコン系の原料ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉキャップ層として機能する第２の半導体層１０５を堆積する。
【００７４】
なお、Ｓｉキャップ層として機能する第２の半導体層１０５が設けられることで、Ｓｉキャップ層を設けない場合に比べて界面準位の発生を低減させることができる。Ｓｉキャップ層を設けずにＳｉＧｅからなるチャネル領域を形成した場合には、Ｓｉチャネルを用いる場合に比べて界面準位が２桁程度増大してしまう。しかし、第２の半導体層１０５を設けることで、界面準位をＳｉチャネルを用いたＰ型ＭＩＳＦＥＴと同等程度に低減させることが可能となる。
【００７５】
次に、図４（ａ）に示すように、第２のＴｒ領域内に堆積された積層保護膜を除去する。具体的には、上層部のシリコン酸化膜２０４をフッ酸により除去した後、ＳＰＭにより下層部の窒化チタン膜２０３を除去する。ＳＰＭを用いた場合、Ｓｉやシリコン酸化膜はほとんどエッチングされないため、第１のＴｒ領域では、図３（ｃ）と同様Ｓｉからなる第２の半導体層１０５が露出した状態のままである。
【００７６】
また、第２のＴｒ領域では、ゲート絶縁膜用のシリコン酸化膜２０２が露出した状態になる。ＳＰＭによる窒化チタン膜２０３の除去に際し、シリコン酸化膜２０２上に若干量のチタンが残留しても、後工程の熱処理で、活性領域１０３ｂにまで拡散しない程度の量であれば、Ｐ型ＭＩＳＦＥＴの特性に与える影響は非常に小さい。
【００７７】
次に、図４（ｂ）に示すように、第１のＴｒ領域内の第２の半導体層１０５の上面部をオゾンを用いて酸化することで、膜厚が１ｎｍのシリコン酸化膜２０９を形成する。このシリコン酸化膜２０９は、後にＰ型ＭＩＳＦＥＴ１５０ａのゲート絶縁膜１０８ａの一部を構成することとなる。このシリコン酸化膜２０９の形成に際し、第２の半導体層１０５は０．５ｎｍ程度薄膜化し、膜厚１ｎｍ程度になる。一方、第２のＴｒ領域では、膜厚７ｎｍのシリコン酸化膜２０２が形成されているため、オゾンによる酸化の進行（膜厚増大）は無視できる。
【００７８】
なお、シリコン酸化膜２０９はＣＶＤ法等により形成されたシリコンからなる第２の半導体層１０５のみを酸化することで形成されているので、Ｇｅをほとんど含まない。このため、従来の方法に比べてゲート絶縁膜における界面準位を大幅に低減することができる。
【００７９】
次に、図４（ｃ）に示すように、基板（作製中の半導体装置）上に、膜厚が２ｎｍのハフニウム酸化物などで構成された高誘電率絶縁膜１０７を形成する。続いて、高誘電率絶縁膜１０７上に、膜厚が１０ｎｍの窒化チタン膜（導電膜）１０９を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜（導電膜）１１０を形成する。
【００８０】
次に、図５（ａ）に示すように、レジストパターニング、ドライエッチングを行うことにより、シリコン酸化膜１０６ａ及び高誘電率絶縁膜１０７ａを有するゲート絶縁膜１０８ａ、シリコン酸化膜１０６ｂ及び高誘電率絶縁膜１０７ｂを有するゲート絶縁膜１０８ｂ、下部ゲート電極１０９ａ及び上部ゲート電極１１０ａを有するゲート電極１１１ａ、下部ゲート電極１０９ｂ及び上部ゲート電極１１０ｂを有するゲート電極１１１ｂをそれぞれ形成する。ここでは、シリコン酸化膜２０９がパターニングされてシリコン酸化膜１０６ａとなり、シリコン酸化膜２０２がパターニングされてシリコン酸化膜１０６ｂとなり、高誘電率絶縁膜１０７がパターニングされて高誘電率絶縁膜１０７ａ、１０７ｂとなり、窒化チタン膜（導電膜）１０９がパターニングされて下部ゲート電極１０９ａ、１０９ｂとなり、ポリシリコン膜（導電膜）１１０がパターニングされて上部ゲート電極１１０ａ、１１０ｂとなる。これにより、ゲート絶縁膜１０８ａは、活性領域１０３ａ上に第１の半導体層１０４及び第２の半導体層１０５を介して形成される一方、ゲート絶縁膜１０８ｂは、活性領域１０３ｂ上に直接形成される。すなわち、ゲート絶縁膜１０８ａにおけるシリコン酸化膜１０６ａは第２の半導体層１０５上に接して形成される一方、ゲート絶縁膜１０８ｂにおけるシリコン酸化膜１０６ｂは活性領域１０３ｂ上に接して形成される。
【００８１】
本工程では、第１のＴｒ領域に形成されるゲート電極１１１ａのゲート寸法（ゲート長）は例えば４０ｎｍとし、第２のＴｒ領域に形成されるゲート電極１１１ｂのゲート寸法は例えば４００ｎｍとする。
【００８２】
続いて、第１のＴｒ領域をレジスト（図示せず）で覆い、ゲート電極１１１ｂをマスクとして、活性領域１０３ｂ中にＢＦ2をイオン注入することでｐ型の浅いソースドレイン注入領域１１５Ｂ（ＬＤＤ注入領域）を形成する。本工程において、ＢＦ2のイオン注入は、例えば加速エネルギー２０ｋｅＶ、ドーズ量１×１０14ａｔｏｍｓ／ｃｍ2、チルト角２５度、ツイスト角０度の４回転注入の条件下（注入深さRp＋ΔRp＝２５ｎｍ）で行う。
【００８３】
続いて、第２のＴｒ領域をレジスト（図示せず）で覆い、ゲート電極１１１ａをマスクとして、活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５中にＢＦ2をイオン注入することでｐ型の浅いソースドレイン注入領域（エクステンション注入領域）１１３Ａを形成する。本工程において、ＢＦ2のイオン注入は、加速エネルギー２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2の条件下（注入深さRp＋ΔRp＝４ｎｍ）で行う。なお、浅いソースドレイン注入領域１１５Ｂの形成と浅いソースドレイン注入領域１１３Ａの形成はどちらを先に行ってもよい。
【００８４】
また、第１のＴｒ領域内のＰ型ＭＩＳＦＥＴの短チャネル特性を改善するために、浅いソースドレイン注入領域１１３Ａ用のイオン注入の前、あるいは後にｎ型ポケット注入を行ってもよい。ｎ型ポケット注入は、例えば、ヒ素を加速エネルギー３０ｋｅＶ、ドーズ量３×１０13ａｔｏｍｓ／ｃｍ2、チルト角１５度、ツイスト角０度の４回転注入の条件下（注入深さRp＋ΔRp＝３０ｎｍ）で行う。
【００８５】
次に、図５（ｂ）に示すように、基板上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングにより全面エッチバックをすることで、ゲート電極１１１ａの側面上、ならびにゲート電極１１１ｂの側面上に幅（ゲート長方向の幅）４０ｎｍのシリコン窒化物からなるサイドウォールスペーサ１１２ａ、１１２ｂをそれぞれ形成する。
【００８６】
次に、図５（ｃ）に示すように、ゲート電極１１１ａ及びサイドウォールスペーサ１１２ａをマスクとして、ボロン等のｐ型不純物を活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５にイオン注入することで、ｐ型の深いソースドレイン領域を形成する。これと同時に、ゲート電極１１１ｂ及びサイドウォールスペーサ１１２ｂをマスクとして、ボロン等のｐ型不純物を活性領域１０３ｂにイオン注入することで、ｐ型の深いソースドレイン領域を形成する。
【００８７】
注入用の不純物としてボロンを用いる場合、例えば加速エネルギー３ｋｅＶ、ドーズ量４×１０15ａｔｏｍｓ／ｃｍ2の条件下でイオン注入を行う。続いて、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。この活性化アニールにより、ｐ型の浅いソースドレイン注入領域１１３Ａ中のボロンが拡散し、浅いソースドレイン領域１１３ａが形成される。同様に、深いソースドレイン領域１１４ａが形成される。
【００８８】
また、ｐ型の浅いソースドレイン注入領域１１５Ｂ中のボロンが拡散し、浅いソースドレイン領域１１５ｂが形成される。同様に、深いソースドレイン領域１１４ｂが形成される。
【００８９】
なお、活性化アニール後の接合深さ（ｐ型のソースドレイン領域とｎ型ウェル領域との接合部の基板上面からの深さ）は、浅いソースドレイン領域１１３ａにおいて２０ｎｍ程度、浅いソースドレイン領域１１５ｂにおいて６０ｎｍ程度、深いソースドレイン領域１１４ａ、１１４ｂにおいて８０ｎｍ程度となる。
【００９０】
また、本工程の活性化アニールにより、第１の半導体層１０４及び第２の半導体層１０５のうちゲート電極１１１ａの直下に位置する領域は、下方に位置するｎ型の活性領域１０３ａから砒素やリン等のｎ型不純物が拡散することで、ｎ型不純物領域になる。これにより、第１の半導体層１０４及び第２の半導体層１０５は活性領域の一部として作用する。以上の方法により、図１に示す本実施形態の半導体装置を作製することができる。
【００９１】
ここで、図２（ｂ）に示す、第２のＴｒ領域を覆う積層保護膜は、以下の機能を有していることが望ましい。
【００９２】
すなわち、この積層保護膜は、その上部膜が（１）第１の半導体層１０４及び第２の半導体層１０５が、第２のＴｒ領域に形成されないための保護膜としての機能を有し、且つ（２）上部膜の除去時に第２の半導体層１０５、ならびに下部膜をエッチングしないという条件を満たし、下部膜が、（３）比較的高温熱処理（８５０℃程度）が必要な第１の半導体層１０４及び第２の半導体層１０５の形成に耐えうるだけの耐熱性を有し、且つ（４）積層保護膜除去時にシリコン酸化膜２０２の上面に下部膜の残留が生じてもデバイスへの影響が小さいという条件を満たすことが望ましい。
【００９３】
以上の要件を満たす上部膜の構成材料としてシリコン酸化物が挙げられる。また、上述の要件を満たす下部膜の構成材料として窒化チタン（TiN）、窒化タンタル（TaN）、炭化タンタル（TaC）、炭化窒化タンタル（TaCN）等が挙げられる。
【００９４】
以上のように、本実施形態の方法では、第２のＴｒ領域内のシリコン酸化膜２０２を、第１の半導体層１０４及び第２の半導体層１０５を形成する前に形成する。さらに、上述のように、積層保護膜を第２のＴｒ領域に形成することにより、第１のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ａと第２のＴｒ領域内のＰ型ＭＩＳＦＥＴ１５０ｂとで独立してゲート酸化膜を形成することが可能になる。その結果、Ｐ型ＭＩＳＦＥＴ１５０ａ、１５０ｂが共に最適な状態で混載された、システムＬＳＩを形成することが可能になる。
【００９５】
また、本実施形態の半導体装置の製造方法は、ＳｉＧｅからなる第１の半導体層１０４及びＳｉからなる第２の半導体層１０５の形成前に、Ｉ／Ｏトランジスタ等に適用可能な厚いシリコン酸化膜２０２（１０６ｂ）を形成する工程を備えている。これにより、第２の半導体層１０５の形成後に、厚いシリコン酸化膜１０６ｂを形成する工程が不必要になるため、堆積時の第２の半導体層１０５の膜厚を必要以上に厚膜化させる必要が無くなる。その結果、上述のように公知のマルチオキサイドフローを利用する場合において課題となった、Ｔｉｎｖばらつきを抑制することが可能になり、特性ばらつきの小さなトランジスタを実現することが出来る。
【００９６】
なお、以上で説明した、第１の半導体層１０４や第２の半導体層１０５の形成条件、浅いソースドレイン領域１１３ａ、１１５ｂ、深いソースドレイン領域１１４ａ、１１４ｂを形成する際のイオン注入条件、活性化アニール条件などは一例であり、これらに限定されるものではない。また、各層の構成材料や膜厚などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【００９７】
また、上記説明では、シリコン酸化膜１０６ａを形成する方法として、第２の半導体層１０５を、オゾン雰囲気中に曝す方法を挙げているが、これに限らず、例えば、高温酸素ガスを用いたドライ酸化や、酸素／水素混合ガス中での酸化や、酸素プラズマによる酸化などの公知の方法を用いてもよい。
【００９８】
また、上記説明では、図２（ｂ）に示す工程で、スパッタリング法を用いて窒化チタン膜２０３を積層保護膜の下部膜として形成し、プラズマＣＶＤ法を用いてシリコン酸化膜２０４を積層保護膜の上部膜として形成しているが、これらに限定されるものではない。窒化チタン膜２０３の堆積方法として、スパッタリング法以外にもAtomic Layer Deposition（ALD）法やＣＶＤ法などを用いてもよい。また、シリコン酸化膜２０４の堆積方法として、プラズマＣＶＤ法以外にも、熱ＣＶＤ法やＡＬＤ法を用いてもよい。
【００９９】
また、上記説明では、深いソースドレイン領域１１４ａ、１１４ｂを通常の方法で形成しているが、チャネルに印加される応力を増大し、トランジスタのオン電流を向上させるため、公知の埋め込み型のＳｉＧｅソース／ドレイン構造を採用してもよい。その場合、図５（ｃ）に示す工程で、深いソースドレイン領域１１４ａを形成する前に、ゲート電極１１１ａ及びサイドウォールスペーサ１１２ａをマスクとして、活性領域１０３ａ、第１の半導体層１０４、第２の半導体層１０５を５０ｎｍ程度エッチングし、その後Ｇｅ濃度３０％程度のＳｉＧｅ層を、半導体基板の上面上（サイドウォール下部）に対して２５ｎｍオーバーグロースさせる程度にエピタキシャル成長する。これにより、Ｐ型ＭＩＳＦＥＴ１５０ａのチャネル領域に圧縮歪が印加される。その結果、ホール移動度が増大し、オン電流が向上する。
【０１００】
また、上記説明では、低いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴと比較的高いしきい値電圧を有する１種類のＰ型ＭＩＳＦＥＴとの混載について述べているが、２種類以上の電源電圧を有するコアトランジスタ、ならびに互いに異なる膜厚のゲート酸化膜を有する２種類以上のＩ／Ｏトランジスタが同一の半導体基板上に形成されていてもよい。この場合、公知のマルチオキサイドフローを用い、活性領域上に複数の膜厚を有する厚膜ゲート酸化膜を形成することで、図２（ａ）に対応する状態、即ち、異なる膜厚を有するＩ／Ｏトランジスタ用の厚膜ゲート酸化膜が形成された状態を実現すればよい。
【０１０１】
また、Ｐ型ＭＩＳＦＥＴ１５０ａはコアトランジスタに限らず、Ｐ型ＭＩＳＦＥＴ１５０ｂはＩ／Ｏトランジスタに限定されない。
【０１０２】
また、以上で説明した各層の膜厚や構成材料、不純物濃度、イオン注入条件や熱処理条件等は本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【産業上の利用可能性】
【０１０３】
以上、説明を行ったように、本発明の一例に係る半導体装置は、様々な仕様のＰ型ＭＩＳＦＥＴを１チップ上に形成することが要求される集積回路などに利用される。
【符号の説明】
【０１０４】
１００      半導体基板
１０１ａ、１０１ｂ      ｎ型ウェル領域
１０２      素子分離領域
１０３ａ、１０３ｂ    活性領域
１０４      第１の半導体層
１０５      第２の半導体層
１０６ａ、１０６ｂ      シリコン酸化膜
１０７      高誘電率絶縁膜
１０７ａ、１０７ｂ    高誘電率絶縁膜
１０８ａ、１０８ｂ    ゲート絶縁膜
１０９      窒化チタン膜
１０９ａ、１０９ｂ    下部ゲート電極
１１０      ポリシリコン膜
１１０ａ、１１０ｂ    上部ゲート電極
１１１ａ、１１１ｂ    ゲート電極
１１２ａ、１１２ｂ    サイドウォールスペーサ
１１３Ａ、１１５Ｂ    浅いソースドレイン注入領域
１１３ａ、１１５ｂ    浅いソースドレイン領域
１１４ａ、１１４ｂ    深いソースドレイン領域
１５０ａ、１５０ｂ      Ｐ型ＭＩＳＦＥＴ
２０２      シリコン酸化膜
２０３      窒化チタン膜
２０４      シリコン酸化膜
２０５      レジスト
２０６      Ｓｉエッチング
２０９      シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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