(57)【要約】【課題】タイミングコントローラーの変更無しで互いに重なったゲートパルスを変調することのできる表示装置及びそのゲートパルス変調制御方法を提供する。表示装置を提供すること。【解決手段】データラインとゲートラインとが交差する表示パネルと、単一ＦＬＫ信号と順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックとを出力するタイミングコントローラーと、前記単一ＦＬＫ信号を分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を出力するＦＬＫ分周回路と、デジタルビデオデータをデータ電圧に変換して、前記データラインに供給するデータ駆動回路と、ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備える。【選択図】図４
2011133854.tif 000002
【特許請求の範囲】
【請求項１】
データラインとゲートラインとが交差する表示パネルと、
単一ＦＬＫ信号と順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックとを出力するタイミングコントローラーと、
前記単一ＦＬＫ信号を分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を出力するＦＬＫ分周回路と、
デジタルビデオデータをデータ電圧に変換して、前記データラインに供給するデータ駆動回路と、
前記ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するゲート駆動回路と
を備え、
前記ゲートシフトクロックは、少なくとも一部が互いに重なり、
第Ｎ（Ｎは、正の整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なる
ことを特徴とする表示装置。
【請求項２】
前記単一ＦＬＫ信号の周波数は、前記ゲートシフトクロックの周波数に比べてＩ倍高いことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ゲートシフトクロックは、順次遅延される第１〜第６ゲートシフトクロックを含み、
前記ＦＬＫ分周回路は、
前記単一ＦＬＫ信号、前記第Ｎゲートシフトクロック、及び第Ｎ＋２ゲートシフトクロックを論理積演算して、第１〜第６ＦＬＫ信号を発生する第１ＦＬＫ分周回路と、
前記第１ＦＬＫ信号と第４ＦＬＫ信号とを論理和演算した結果として、第ＩＦＬＫ信号を発生し、第２ＦＬＫ信号と第５ＦＬＫ信号とを論理和演算した結果として、第IIＦＬＫ信号を発生し、第３ＦＬＫ信号と第６ＦＬＫ信号とを論理和演算した結果として、第IIIＦＬＫ信号を発生する第２ＦＬＫ分周回路と
を備えることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１〜第６ＦＬＫ信号は、前記ゲートシフトクロック間の位相差と同じ位相差を有し、前記ゲートシフトクロックと実質的に同じ周波数を有し、
前記第Ｉ〜IIIＦＬＫ信号の周波数は、前記第１〜第６ＦＬＫ信号の周波数に比べて２倍高い
ことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記ゲート駆動回路は、
前記第ＩＦＬＫ信号と第１ゲートシフトクロックとに応答して、第１ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと第１ゲートシフトクロックの立ち下がりエッジとの間で前記第１ゲートパルスの電圧を所定のゲート変調ハイ電圧まで下げる第１ゲートパルス変調回路と、
前記第IIＦＬＫ信号と前記第２ゲートシフトクロックとに応答して、第２ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第２ゲートシフトクロックの立ち下がりエッジとの間で前記第２ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第２ゲートパルス変調回路と、
前記第IIIＦＬＫ信号と前記第３ゲートシフトクロックとに応答して、第３ゲートパルスを出力し、前記第IIIＦＬＫ信号の立ち下がりエッジと前記第３ゲートシフトクロックの立ち下がりエッジとの間で前記第３ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第３ゲートパルス変調回路と、
前記第ＩＦＬＫ信号と前記第４ゲートシフトクロックとに応答して、第４ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと前記第４ゲートシフトクロックの立ち下がりエッジとの間で前記第４ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第４ゲートパルス変調回路と、
前記第IIＦＬＫ信号と前記第５ゲートシフトクロックとに応答して、第５ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第５ゲートシフトクロックの立ち下がりエッジとの間で前記第５ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第５ゲートパルス変調回路と、
前記第IIIＦＬＫ信号と前記第６ゲートシフトクロックとに応答して、第６ゲートパルスを出力し、前記第IIIＦＬＫ信号の立ち下がりエッジと前記第６ゲートシフトクロックの立ち下がりエッジとの間で前記第６ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第６ゲートパルス変調回路と
を備え、
前記ゲートパルスの各々は、ゲートロウ電圧とゲートハイ電圧との間でスイングし、前記ゲートシフトクロックと同じ位相差で順次遅延され、
前記ゲート変調ハイ電圧は、前記ゲートロウ電圧より高くかつ前記ゲートハイ電圧より低い
ことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記ゲートシフトクロックは、順次遅延される第１〜第４ゲートシフトクロックを含み、
前記ＦＬＫ分周回路は、
前記単一ＦＬＫ信号、前記第Ｎゲートシフトクロック、及び第Ｎ＋１ゲートシフトクロックを論理積演算して、第１〜第４ＦＬＫ信号を発生する第１ＦＬＫ分周回路と、
前記第１ＦＬＫ信号と第３ＦＬＫ信号とを論理和演算した結果として、第ＩＦＬＫ信号を発生し、第２ＦＬＫ信号と第４ＦＬＫ信号とを論理和演算した結果として、第IIＦＬＫ信号を発生する第２ＦＬＫ分周回路と
を備えることを特徴とする請求項２に記載の表示装置。
【請求項７】
前記第１〜第４ＦＬＫ信号は、前記ゲートシフトクロック間の位相差と同じ位相差を有し、前記ゲートシフトクロックと実質的に同じ周波数を有し、
前記第Ｉ及びIIＦＬＫ信号の周波数は、前記第１〜第４ＦＬＫ信号の周波数に比べて２倍高い
ことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記ゲート駆動回路は、
前記第ＩＦＬＫ信号と第１ゲートシフトクロックとに応答して、第１ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと第１ゲートシフトクロックの立ち下がりエッジとの間で前記第１ゲートパルスの電圧を所定のゲート変調ハイ電圧まで下げる第１ゲートパルス変調回路と、
前記第IIＦＬＫ信号と前記第２ゲートシフトクロックとに応答して、第２ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第２ゲートシフトクロックの立ち下がりエッジとの間で前記第２ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第２ゲートパルス変調回路と、
前記第ＩＦＬＫ信号と前記第３ゲートシフトクロックとに応答して、第３ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと前記第３ゲートシフトクロックの立ち下がりエッジとの間で前記第３ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第３ゲートパルス変調回路と、
前記第IIＦＬＫ信号と前記第４ゲートシフトクロックとに応答して、第４ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第４ゲートシフトクロックの立ち下がりエッジとの間で前記第４ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げる第４ゲートパルス変調回路と
を備え、
前記ゲートパルスの各々は、ゲートロウ電圧とゲートハイ電圧との間でスイングし、前記ゲートシフトクロックと同じ位相差で順次遅延され、
前記ゲート変調ハイ電圧は、前記ゲートロウ電圧より高くかつ前記ゲートハイ電圧より低い
ことを特徴とする請求項７に記載の表示装置。
【請求項９】
前記表示装置は、液晶表示装置（ＬＣＤ）、有機発光ダイオード表示装置（ＯＬＥＤ）、電気泳動表示装置（ＥＰＤ）のうちの何れか一つであることを特徴とする請求項１から８までのいずれか１項に記載の表示装置。
【請求項１０】
データラインとゲートラインとが交差する表示パネル、単一ＦＬＫ信号と順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックとを出力するタイミングコントローラー、及びデジタルビデオデータをデータ電圧に変換して前記データラインに供給するデータ駆動回路を備える表示装置のゲートパルス変調制御方法であって、
前記単一ＦＬＫ信号を分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を発生するステップと、
前記ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するステップと
を含み、
前記ゲートシフトクロックは、少なくとも一部が互いに重なり、
第Ｎ（Ｎは、正の整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なる
ことを特徴とする表示装置のゲートパルス変調制御方法。
【請求項１１】
前記単一ＦＬＫ信号の周波数は、前記ゲートシフトクロックの周波数に比べてＩ倍高いことを特徴とする請求項１０に記載の表示装置のゲートパルス変調制御方法。
【請求項１２】
前記ゲートシフトクロックは、順次遅延される第１〜第６ゲートシフトクロックを含み、
前記単一ＦＬＫ信号を分周して、Ｊ個のＦＬＫ信号を発生するステップは、
前記単一ＦＬＫ信号、前記第Ｎゲートシフトクロック、及び第Ｎ＋２ゲートシフトクロックを論理積演算して、第１〜第６ＦＬＫ信号を発生するステップと、
前記第１ＦＬＫ信号と第４ＦＬＫ信号とを論理和演算した結果として、第ＩＦＬＫ信号を発生し、第２ＦＬＫ信号と第５ＦＬＫ信号とを論理和演算した結果として、第IIＦＬＫ信号を発生し、第３ＦＬＫ信号と第６ＦＬＫ信号とを論理和演算した結果として、第IIIＦＬＫ信号を発生するステップと
を含むことを特徴とする請求項１１に記載の表示装置のゲートパルス変調制御方法。
【請求項１３】
前記第１〜第６ＦＬＫ信号は、前記ゲートシフトクロック間の位相差と同じ位相差を有し、前記ゲートシフトクロックと実質的に同じ周波数を有し、
前記第Ｉ〜IIIＦＬＫ信号の周波数は、前記第１〜第６ＦＬＫ信号の周波数に比べて２倍高い
ことを特徴とする請求項１２に記載の表示装置のゲートパルス変調制御方法。
【請求項１４】
前記ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するステップは、
前記第ＩＦＬＫ信号と第１ゲートシフトクロックとに応答して、第１ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと第１ゲートシフトクロックの立ち下がりエッジとの間で前記第１ゲートパルスの電圧を所定のゲート変調ハイ電圧まで下げるステップと、
前記第IIＦＬＫ信号と前記第２ゲートシフトクロックとに応答して、第２ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第２ゲートシフトクロックの立ち下がりエッジとの間で前記第２ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第IIIＦＬＫ信号と前記第３ゲートシフトクロックとに応答して、第３ゲートパルスを出力し、前記第IIIＦＬＫ信号の立ち下がりエッジと前記第３ゲートシフトクロックの立ち下がりエッジとの間で前記第３ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第ＩＦＬＫ信号と前記第４ゲートシフトクロックとに応答して、第４ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと前記第４ゲートシフトクロックの立ち下がりエッジとの間で前記第４ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第IIＦＬＫ信号と前記第５ゲートシフトクロックとに応答して、第５ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第５ゲートシフトクロックの立ち下がりエッジとの間で前記第５ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第IIIＦＬＫ信号と前記第６ゲートシフトクロックとに応答して、第６ゲートパルスを出力し、前記第IIIＦＬＫ信号の立ち下がりエッジと前記第６ゲートシフトクロックの立ち下がりエッジとの間で前記第６ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップとを含み、
前記ゲートパルスの各々は、ゲートロウ電圧とゲートハイ電圧との間でスイングし、前記ゲートシフトクロックと同じ位相差で順次遅延され、
前記ゲート変調ハイ電圧は、前記ゲートロウ電圧より高くかつ前記ゲートハイ電圧より低い
ことを特徴とする請求項１３に記載の表示装置のゲートパルス変調制御方法。
【請求項１５】
前記ゲートシフトクロックは、順次遅延される第１〜第４ゲートシフトクロックを含み、
前記単一ＦＬＫ信号を分周して、Ｊ個のＦＬＫ信号を発生するステップは、
前記単一ＦＬＫ信号、前記第Ｎゲートシフトクロック、及び第Ｎ＋１ゲートシフトクロックを論理積演算して、第１〜第４ＦＬＫ信号を発生するステップと、
前記第１ＦＬＫ信号と第３ＦＬＫ信号とを論理和演算した結果として、第ＩＦＬＫ信号を発生し、第２ＦＬＫ信号と第４ＦＬＫ信号とを論理和演算した結果として、第IIＦＬＫ信号を発生するステップと
を含むことを特徴とする請求項１１に記載の表示装置のゲートパルス変調制御方法。
【請求項１６】
前記第１〜第４ＦＬＫ信号は、前記ゲートシフトクロック間の位相差と同じ位相差を有し、前記ゲートシフトクロックと実質的に同じ周波数を有し、
前記第Ｉ及びIIＦＬＫ信号の周波数は、前記第１〜第４ＦＬＫ信号の周波数に比べて２倍高い
ことを特徴とする請求項１５に記載の表示装置のゲートパルス変調制御方法。
【請求項１７】
前記ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するステップは、
前記第ＩＦＬＫ信号と第１ゲートシフトクロックとに応答して、第１ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと第１ゲートシフトクロックの立ち下がりエッジとの間で前記第１ゲートパルスの電圧を所定のゲート変調ハイ電圧まで下げるステップと、
前記第IIＦＬＫ信号と前記第２ゲートシフトクロックとに応答して、第２ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第２ゲートシフトクロックの立ち下がりエッジとの間で前記第２ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第ＩＦＬＫ信号と前記第３ゲートシフトクロックとに応答して、第３ゲートパルスを出力し、前記第ＩＦＬＫ信号の立ち下がりエッジと前記第３ゲートシフトクロックの立ち下がりエッジとの間で前記第３ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップと、
前記第IIＦＬＫ信号と前記第４ゲートシフトクロックとに応答して、第４ゲートパルスを出力し、前記第IIＦＬＫ信号の立ち下がりエッジと前記第４ゲートシフトクロックの立ち下がりエッジとの間で前記第４ゲートパルスの電圧を前記ゲート変調ハイ電圧まで下げるステップとを含み、
前記ゲートパルスの各々は、ゲートロウ電圧とゲートハイ電圧との間でスイングし、前記ゲートシフトクロックと同じ位相差で順次遅延され、
前記ゲート変調ハイ電圧は、前記ゲートロウ電圧より高くかつ前記ゲートハイ電圧より低い
ことを特徴とする請求項１６に記載の表示装置のゲートパルス変調制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びそのゲートパルス変調制御方法に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型、低消費電力駆動などの特徴により、その応用範囲が次第に広くなっている傾向にある。液晶表示装置は、ノート型ＰＣのような携帯用コンピュータ、事務自動化機器、オーディオ／ビデオ機器、屋内外広告表示装置などとして利用されている。液晶表示装置は、液晶セルに印加される電界を制御してバックライトユニットから入射される光を変調することによって画像を表示する。
【０００３】
アクティブマトリックスタイプの液晶表示装置は、画素ごとに形成されて画素電極に供給されるデータ電圧をスイッチングするＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む液晶表示パネル、液晶表示パネルのデータラインにデータ電圧を供給するためのデータ駆動回路、液晶表示パネルのゲートラインにゲートパルス（又はスキャンパルス）を順次供給するためのゲート駆動回路、及び前記駆動回路の動作タイミングを制御するためのタイミングコントローラーなどを具備する。
【０００４】
アクティブマトリックスタイプの液晶表示装置において、液晶セルに充電される電圧は、ＴＦＴの寄生容量によって発生するキックバック電圧（Ｋｉｃｋｂａｃｋ  Ｖｏｌｔａｇｅ）（又はフィード・スルー電圧、△Ｖｐ）の影響を受ける。キックバック電圧（△Ｖｐ）は、下式のように定義される。
【０００５】
【数１】
2011133854.tif 000003
【０００６】
ここで、Ｃｇｄは、ゲートラインに接続されたＴＦＴのゲート端子と液晶セルの画素電極に接続されたＴＦＴのドレイン端子との間に形成される寄生容量であり、ＶＧＨ−ＶＧＬは、ゲートラインに供給されるゲートパルスのゲートハイ電圧ＶＧＨとゲートロウ電圧ＶＧＬとの差電圧である。
【０００７】
キックバック電圧（△Ｖｐ）によって液晶セルの画素電極に印加される電圧が変動されて、表示画像からフリッカー、残像、色偏差などが見えることができる。キックバック電圧（△Ｖｐ）を減らすために、ゲートパルスの立ち下がりエッジでゲートハイ電圧ＶＧＨを変調するゲートパルス変調（Ｇａｔｅ  Ｐｕｌｓｅ  Ｍｏｄｕｌａｔｉｏｎ；ＧＰＭ）方法がある。図１は、ゲートパルスが変調されない例（ＮＯ  ＧＰＭ）とゲートパルスが変調された例（ＧＰＭ）を示すタイミングチャートである。ゲートパルスの変調波形の立ち下がりエッジでゲートハイ電圧ＶＧＨは低くなる。
【０００８】
タイミングコントローラーは、ゲートスタートパルス（Ｇａｔｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ；ＧＳＰ）をシフトさせるためのゲートシフトクロック（Ｇａｔｅ  Ｓｈｉｆｔ  Ｃｌｏｃｋ；ＧＳＣ）と共に、ゲートパルスの変調タイミングを制御するためのゲートパルス変調制御信号（以下、ＦＬＫとする）信号を発生する。一般に、ゲートシフトクロックは、順次遅延された２相（ｐｈａｓｅ）以上のクロックで発生し、ＦＬＫ信号は、ゲートシフトクロックごとに同期される。ゲート駆動回路内のゲートパルス変調回路は、ＦＬＫ信号に同期してゲートハイ電圧ＶＧＨを変調する。
【０００９】
図２のように、第Ｎ（Ｎは、正の整数）ゲートパルスＮｔｈ  ＧＰと第Ｎ＋１ゲートパルスＮ＋１ｔｈＧＰとを重ねる（Ｏｖｅｒｌａｐ）と、ゲートパルスのエッジだけでなくゲートハイ電圧ＶＧＨを維持しなければならないパルス幅期間内でＦＬＫ信号によりゲートハイ電圧ＶＧＨが低くなるようになる。図２において、ＶＧＨＭは、ＦＬＫ信号に同期して変調されたゲートハイ電圧である。これは、ゲートハイ電圧ＶＧＨが必要でない区間で変調されるので、消費電流の増加を引き起こすだけでなく、液晶表示パネルのデータ電圧充電率の減少を引き起こす。
【００１０】
この問題を解決するために、ＦＬＫ信号を２相以上に分割し、ゲートパルス変調回路をＦＬＫ信号の各々に独立的に構成する方法が考慮される。しかしながら、この方法は、ＦＬＫ信号の個数増加によってタイミングコントローラー内に回路構成が追加され、タイミングコントローラーの出力ピン増加を必要とし、ゲートパルスの重複区間が長くなるほど、ＦＬＫ信号の個数が増加するという問題を引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、タイミングコントローラーの変更無しで互いに重なったゲートパルスを変調することのできる表示装置及びそのゲートパルス変調制御方法を提供する。
【課題を解決するための手段】
【００１２】
本発明に係る表示装置は、データラインとゲートラインとが交差する表示パネルと、単一ＦＬＫ信号と順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックとを出力するタイミングコントローラーと、前記単一ＦＬＫ信号を分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を出力するＦＬＫ分周回路と、デジタルビデオデータをデータ電圧に変換して、前記データラインに供給するデータ駆動回路と、ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備え、前記ゲートシフトクロックは、少なくとも一部が互いに重なり、第Ｎ（Ｎは、正の整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なることを特徴とする。
【００１３】
また、本発明に係る表示装置のゲートパルス変調制御方法は、データラインとゲートラインとが交差する表示パネル、単一ＦＬＫ信号と順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックとを出力するタイミングコントローラー、及びデジタルビデオデータをデータ電圧に変換して前記データラインに供給するデータ駆動回路を備える表示装置のゲートパルス変調制御方法であって、前記単一ＦＬＫ信号を分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を発生するステップと、前記ゲートシフトクロックの電圧をレベルシフトしてゲートパルスを発生し、前記分周されたＦＬＫ信号に応答して前記ゲートパルスの立ち下がりエッジ電圧を変調し、該変調されたゲートパルスを前記ゲートラインに順次供給するステップとを含み、前記ゲートシフトクロックは、少なくとも一部が互いに重なり、第Ｎ（Ｎは、正の整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なることを特徴とする。
【発明の効果】
【００１４】
前述したように、本発明は、タイミングコントローラーから出力される単一ＦＬＫ信号を分周し、該分周されたＦＬＫ信号を利用してゲートパルスの立ち下がりエッジ電圧を変調することによって、タイミングコントローラーの変更無しで互いに重なったゲートパルスを変調することができる。
【図面の簡単な説明】
【００１５】
【図１】ゲートパルスのレベルシフトとゲートハイ電圧の変調を示すタイミングチャートである。
【図２】ゲートパルスの重複駆動において単一ＦＬＫ信号でゲートパルスを変調した例を示すタイミングチャートである。
【図３】本発明の実施の形態に係る表示装置を示すブロック図である。
【図４】図３に示すタイミングコントローラーから出力される単一ＦＬＫ信号と６相ゲートシフトクロックとを示すタイミングチャートである。
【図５】図３に示すＦＬＫ分周回路の第１の実施の形態を示すブロック図である。
【図６】図５に示す第１ＦＬＫ分周回路を詳細に示す回路図である。
【図７】図５に示す第２ＦＬＫ分周回路を詳細に示す回路図である。
【図８】図３に示すレベルシフタの第１の実施の形態を詳細に示す回路図である。
【図９】図５に示すＦＬＫ分周回路により分周されたＦＬＫ信号と図８に示すレベルシフタの出力とを示すタイミングチャートである。
【図１０】図３に示すタイミングコントローラーから出力される単一ＦＬＫ信号と４相ゲートシフトクロックとを示すタイミングチャートである。
【図１１】図３に示すＦＬＫ分周回路の第２の実施の形態を示すブロック図である。
【図１２】図１１に示す第１ＦＬＫ分周回路を詳細に示す回路図である。
【図１３】図１１に示す第２ＦＬＫ分周回路を詳細に示す回路図である。
【図１４】図３に示すレベルシフタの第２の実施の形態を詳細に示す回路図である。
【図１５】図１１に示すＦＬＫ分周回路により分周されたＦＬＫ信号と図１４に示すレベルシフタの出力とを示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
本発明の表示装置は、ゲートパルス（又はスキャンパルス）をゲートラインに順次供給してライン順次スキャニングでピクセルにビデオデータを記入するいかなる表示装置であっても良い。例えば、本発明の表示装置は、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光ダイオード表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ）、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ、ＥＰＤ）のうちの何れか一つでありうる。
【００１７】
本発明の液晶表示装置は、液晶モードで区分する際、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）などの液晶モードでも具現化されることができる。本発明の液晶表示装置は、透過率対電圧特性で区分する際、ノーマリホワイトモード（Ｎｏｒｍａｌｌｙ  Ｗｈｉｔｅ  Ｍｏｄｅ）又はノーマリブラックモード（Ｎｏｒｍａｌｌｙ  Ｂｌａｃｋ  ｍｏｄｅ）で具現化することができる。本発明の液晶表示装置は、透過型液晶表示装置、反透過型液晶表示装置、反射型液晶表示装置などいかなる形態でも具現化することができる。
【００１８】
以下、添付された図面を参照して、液晶表示装置を中心に本発明に係る好ましい実施の形態を詳細に説明する。本発明の表示装置は、以下の実施の形態の説明にて液晶表示装置を中心に例示するが、液晶表示装置に限定されないことに注意すべきである。明細書全体にわたって同じ参照番号は、実質的に同じ構成要素を意味する。
【００１９】
図３に示すように、本発明の表示装置は、表示パネル１０、データ駆動回路、ＦＬＫ分周回路２１、ゲート駆動回路、及びタイミングコントローラー１１などを具備する。
【００２０】
表示パネル１０は、２枚の基板間に液晶層が形成される。表示パネル１０の下部基板には、データライン、データラインと交差するゲートライン、データラインとゲートラインとの交差部ごとに形成されたＴＦＴ、ＴＦＴに接続されて画素電極１と共通電極２との間の電界により駆動される液晶セル、及びストレージキャパシタなどを含んだＴＦＴアレイが形成される。表示パネル１０の上部基板上には、ブラックマトリックスとカラーフィルターを含んだカラーフィルターアレイが形成される。共通電極２は、ＴＮモードとＶＡモードのような垂直電界駆動方式で上部基板上に形成され、ＩＰＳモードとＦＦＳモードのような水平電界駆動方式で画素電極と共に下部ガラス基板上に形成されることができる。表示パネル１０の上部基板と下部基板上には、光軸が直交する偏光板が取付けられ、液晶層と接する界面に液晶のプレチルト角を設定するための配向膜が形成される。
【００２１】
表示パネル１０は、液晶表示装置に限定されず、有機発光ダイオード表示装置（ＯＬＥＤ）、電気泳動表示装置（ＥＰＤ）のうちの何れか一つの表示パネルで具現化されることができる。
【００２２】
データ駆動回路は、複数のソースドライブＩＣ１２を備える。ソースドライブＩＣ１２は、タイミングコントローラー１１からデジタルビデオデータＲＧＢを受け取る。ソースドライブＩＣ１２は、タイミングコントローラー１１からのソースタイミング制御信号に応答して、デジタルビデオデータＲＧＢを正極性／負極性のアナログデータ電圧に変換した後、そのデータ電圧をゲートパルスに同期するように表示パネル１０のデータラインに供給する。ソースドライブＩＣは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）工程又はＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）工程で表示パネル１０のデータラインに接続されうる。図３において、ソースドライブＩＣは、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）に実装されて、印刷回路ボード（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＰＣＢ）１４と表示パネル１０の下部ガラス基板にＴＡＢ方式で接合される例を示す。
【００２３】
ＦＬＫ分周回路２１は、タイミングコントローラー１１とゲート駆動回路との間に接続される。ＦＬＫ分周回路２１は、ＰＣＢ１４上に実装されうる。ＦＬＫ分周回路２１は、タイミングコントローラー１１から入力された単一ＦＬＫ信号を分周して、複数のＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIを発生し、そのＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIをゲート駆動回路に出力する。
【００２４】
ゲート駆動回路は、タイミングコントローラー１１と表示パネル１０のゲートラインとの間に接続されたレベルシフタ（ｌｅｖｅｌ  ｓｈｉｆｔｅｔ）２２、及びシフトレジスタ１３を備える。
【００２５】
レベルシフタ２２は、タイミングコントローラー１１から入力されるゲートシフトクロック（ＣＬＫ）のＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ−Ｌｏｇｉｃ）ロジックレベルをゲートハイ電圧ＶＧＨとゲートロウ電圧ＶＧＬとにレベルシフトする。ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６は、所定の位相差を有するＩ（Ｉは、２以上の正の整数）相（ｐｈａｓｅ）クロックでレベルシフタ２２に入力される。図３において、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６は、６相クロックを例示したものである。
【００２６】
レベルシフタ２２は、ＦＬＫ分周回路２１から入力されるＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIに応答してレベルシフトされたクロックの立ち下がりエッジでゲートハイ電圧ＶＧＨを低く変調してキックバック電圧（△Ｖｐ）を減らす。シフトレジスタ１３は、レベルシフタ２２から入力されるクロックをシフトさせて、表示パネル１０のゲートラインにゲートパルスを順次供給する。
【００２７】
ゲート駆動回路は、ＧＩＰ（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）方式で表示パネル１０の下部基板上に直接形成されるか、又はＴＡＢ方式で表示パネル１０のゲートラインとタイミングコントローラー１１との間に接続されることができる。ＧＩＰ方式において、レベルシフタ２２は、ＰＣＢ１４上に実装され、シフトレジスタ１３は、表示パネル１０の下部基板上に形成されることができる。ＴＡＢ方式において、レベルシフタとシフトレジスタとは、一つのＩＣチップに集積され、ＴＣＰ上に実装されて表示パネル１０の下部基板に接着されうる。ＦＬＫ分周回路２１は、レベルシフタ２２に内蔵されることができる。
【００２８】
タイミングコントローラー１１は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）インターフェース、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）インターフェースなどのインターフェースを介して、外部のホストコンピューターからデジタルビデオデータＲＧＢを受け取る。タイミングコントローラー１１は、ホストコンピューターから入力されるデジタルビデオデータＲＧＢをソースドライブＩＣ１２に送信する。
【００２９】
タイミングコントローラー１１は、ＬＶＤＳ又はＴＭＤＳインターフェース受信回路を介してホストコンピューターから垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号（Ｄａｔａ  Ｅｎａｂｌｅ、ＤＥ）、メインクロック（ＭＣＬＫ）などのタイミング信号を受け取る。タイミングコントローラー１１は、ホストコンピューターからのタイミング信号を基準にソースドライブＩＣとゲート駆動回路の動作タイミングを制御するためのタイミング制御信号を発生する。タイミング制御信号は、ゲート駆動回路の動作タイミングを制御するためのゲートタイミング制御信号、ソースドライブＩＣ１２の動作タイミングとデータ電圧の極性とを制御するためのデータタイミング制御信号を含む。
【００３０】
ゲートタイミング制御信号は、ゲートスタートパルス（ＧＳＰ）、ゲートシフトクロック（ＣＬＫ）、単一ＦＬＫ信号、ゲート出力イネーブル信号（Ｇａｔｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ、ＧＯＥ）などを含む。ゲートスタートパルス（ＧＳＰ）は、シフトレジスタ１３に入力されてシフトスタートタイミングを制御する。ゲートシフトクロック（ＣＬＫ）は、レベルシフタ２２に入力されてレベルシフトされた後にシフトレジスタ１３に入力され、ゲートスタートパルス（ＧＳＰ）をシフトさせるためのクロック信号として用いられる。単一ＦＬＫ信号ＦＬＫは、ゲートシフトクロック（ＣＬＫ）のクロックごとに同期するクロックとして発生して、ゲートパルスの変調タイミングを制御する。ゲート出力イネーブル信号（ＧＯＥ）は、シフトレジスタ１３の出力タイミングを制御する。
【００３１】
データタイミング制御信号は、ソーススタートパルス（Ｓｏｕｒｃｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ、ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ  Ｓａｍｐｌｉｎｇ  Ｃｌｏｃｋ、ＳＳＣ）、極性制御信号（Ｐｏｌａｒｉｔｙ、ＰＯＬ）、及びソース出力イネーブル信号（Ｓｏｕｒｃｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ、ＳＯＥ）などを含む。ソーススタートパルス（ＳＳＰ）は、ソースドライブＩＣ１２のシフトスタートタイミングを制御する。ソースサンプリングクロック（ＳＳＣ）は、立ち上がり又は立ち下がりエッジに基づいてソースドライブＩＣ１２内でデータのサンプリングタイミングを制御するクロック信号である。極性制御信号（ＰＯＬ）は、ソースドライブＩＣから出力されるデータ電圧の極性を制御する。タイミングコントローラー１１とソースドライブＩＣ１２との間のデータ送信インターフェースがミニＬＶＤＳインターフェースであるとすれば、ソーススタートパルス（ＳＳＰ）とソースサンプリングクロック（ＳＳＣ）とは省略できる。
【００３２】
図４は、タイミングコントローラー１１から出力される単一ＦＬＫ信号ＦＬＫと６相ゲートシフトクロックとを示すタイミングチャートである。
【００３３】
図４に示すように、タイミングコントローラー１１は、位相が順次遅延される６相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６と、６相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６より高い周波数で発生する単一ＦＬＫ信号ＦＬＫとを出力する。ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６と単一ＦＬＫ信号ＦＬＫとは、基底電圧ＧＮＤ（０Ｖ）とロジック電源電圧ＶＣＣ（３．３Ｖ）との間でスイングする。
【００３４】
ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６において、第Ｎ（図４において、Ｎは、１と６の間で循環する整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なる。第６ゲートシフトクロックＧＣＬＫ６は、第５ゲートシフトクロックＧＣＬＫ５の後部分と重なり、第１ゲートシフトクロックＧＣＬＫ１の前部分と重なる。
【００３５】
単一ＦＬＫ信号ＦＬＫのクロックは、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６のそれぞれに同期する。したがって、単一ＦＬＫ信号ＦＬＫの周波数は、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６の周波数に比べて６倍程度高い。
【００３６】
図５は、ＦＬＫ分周回路２１を示すブロック図である。
【００３７】
図５に示すように、ＦＬＫ分周回路２１は、第１ＦＬＫ分周回路３１と、第２ＦＬＫ分周回路３２とを備える。
【００３８】
第１ＦＬＫ分周回路３１は、図６のようなＡＮＤゲートを利用して単一ＦＬＫ信号ＦＬＫ、第Ｎゲートシフトクロック、及び第Ｎ＋２ゲートシフトクロックを論理積演算して、第１〜第６ＦＬＫ信号ＦＬＫ１〜ＦＬＫ６を発生する。第１〜第６ＦＬＫ信号ＦＬＫ１〜ＦＬＫ６は、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６間の位相差と同じ位相差を有し、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６と同じ周波数を有する。
【００３９】
第２ＦＬＫ分周回路３２は、図７のようなＯＲゲートを利用して第１ＦＬＫ信号ＦＬＫ１と第４ＦＬＫ信号ＦＬＫ４とを論理和演算した結果として、第ＩＦＬＫ信号ＦＬＫＩを発生し、第２ＦＬＫ信号ＦＬＫ２と第５ＦＬＫ信号ＦＬＫ５とを論理和演算した結果として、第IIＦＬＫ信号ＦＬＫIIを発生する。そして、第２ＦＬＫ分周回路３２は、第３ＦＬＫ信号ＦＬＫ３と第６ＦＬＫ信号ＦＬＫ６とを論理和演算した結果として、第IIIＦＬＫ信号ＦＬＫIIIを発生する。第Ｉ〜IIIＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIの周波数は、図９のように第１〜第６ＦＬＫ信号ＦＬＫ１〜ＦＬＫ６の周波数に比べて２倍高い。
【００４０】
図８は、レベルシフタ２２を詳細に示す回路図である。図９は、ＦＬＫ分周回路２１により分周されたＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIとレベルシフタ２２の出力を示すタイミングチャートである。
【００４１】
図８及び図９に示すように、レベルシフタ２２は、第１〜第６ゲートパルス変調回路８２１〜８２６を具備する。
【００４２】
ゲートパルス変調回路８２１〜８２６のそれぞれには、ＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIのうちの何れか一つとゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６のうちの何れか一つとが入力される。そして、ゲートパルス変調回路８２１〜８２６のそれぞれには、ゲートハイ電圧ＶＧＨ、ゲート変調ハイ電圧ＶＧＭ、及びゲートロウ電圧ＶＧＬが供給される。ゲートハイ電圧ＶＧＨは、表示パネル１０のＴＦＴアレイに形成されたＴＦＴのしきい電圧以上に設定された電圧であって、略２０Ｖの電圧である。ゲートロウ電圧ＶＧＬは、表示パネル１０のＴＦＴアレイに形成されたＴＦＴのしきい電圧より低い電圧に設定された電圧であって、略−５Ｖの電圧である。ゲート変調ハイ電圧ＶＧＭは、ゲートハイ電圧ＶＧＨより低くゲートロウ電圧ＶＧＬより高い電圧である。
【００４３】
第１ゲートパルス変調回路８２１は、第ＩＦＬＫ信号ＦＬＫＩと第１ゲートシフトクロックＧＣＬＫ１とに応答して、第１ゲートパルスＧＰＭ１を出力する。第２ゲートパルス変調回路８２２は、第IIＦＬＫ信号ＦＬＫIIと第２ゲートシフトクロックＧＣＬＫ２とに応答して、第２ゲートパルスＧＰＭ２を出力する。第３ゲートパルス変調回路８２３は、第IIIＦＬＫ信号ＦＬＫIIIと第３ゲートシフトクロックＧＣＬＫ３とに応答して、第３ゲートパルスＧＰＭ３を出力する。第４ゲートパルス変調回路８２４は、第ＩＦＬＫ信号ＦＬＫＩと第４ゲートシフトクロックＧＣＬＫ４とに応答して、第４ゲートパルスＧＰＭ４を出力する。第５ゲートパルス変調回路８２５は、第IIＦＬＫ信号ＦＬＫIIと第５ゲートシフトクロックＧＣＬＫ５とに応答して、第５ゲートパルスＧＰＭ５を出力する。第６ゲートパルス変調回路８２６は、第IIIＦＬＫ信号ＦＬＫIIIと第６ゲートシフトクロックＧＣＬＫ６とに応答して、第６ゲートパルスＧＰＭ６を出力する。ゲートパルスＧＰＭ１〜ＧＰＭ６のそれぞれは、ゲートロウ電圧ＶＧＬとゲートハイ電圧ＶＧＨとの間でスイングし、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６と同じ位相差で順次遅延される。ゲートパルスＧＰＭ１〜ＧＰＭ６の立ち下がりエッジ電圧は、ＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIの立ち下がりエッジに同期してゲートハイ電圧ＶＧＨからゲート変調ハイ電圧ＶＧＭに低くなった後、ゲート変調ハイ電圧ＶＧＭからゲートロウ電圧ＶＧＬに低くなる。ゲートパルスＧＰＭ１〜ＧＰＭ６は、シフトレジスタ１３を介して表示パネル１０のゲートラインに供給される。
【００４４】
ゲートパルス変調回路８２１〜８２６のそれぞれは、ロジック部８３、第１〜第３トランジスタＴ１〜Ｔ３などを具備する。第１及び第２トランジスタＴ１、Ｔ２は、ｎタイプＭＯＳＴＦＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ）で具現化され、第３トランジスタＴ３は、ｐタイプＭＯＳＴＦＴで具現化される。
【００４５】
ロジック部８３は、ＦＬＫ分周回路２１から入力されたＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIのうちの何れか一つとゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６のうちの何れか一つとに応答して、トランジスタＴ１〜Ｔ３のオン／オフ（ＯＮ／ＯＦＦ）動作タイミングを制御する。ロジック部８３は、第１出力端子を介して第１トランジスタＴ１を制御するための第１スイッチ制御信号を出力する。ロジック部８３は、第２出力端子を介して第２トランジスタＴ２を制御するための第２スイッチ制御信号を出力する。ロジック部８３は、第３出力端子を介して第３トランジスタＴ３を制御するための第３スイッチ制御信号を出力する。
【００４６】
第１トランジスタＴ１は、ロジック部８３の制御下でゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６の立ち上がりエッジに同期してターンオンし、ゲートハイ電圧ＶＧＨをゲートパルス変調回路８２１〜８２６の出力端子に供給し、ＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIの立ち下がりエッジに同期してターンオフする。第１トランジスタＴ１のゲート電極は、ロジック部８３の第１出力端子に接続され、第１トランジスタＴ１のドレイン電極は、ゲートパルス変調回路８２１〜８２６の出力端子に接続される。第１トランジスタＴ１のソース電極には、ゲートハイ電圧ＶＧＨが供給される。
【００４７】
第２トランジスタＴ２は、ロジック部８３の制御下でＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIの立ち下がりエッジに同期してターンオンし、ゲート変調ハイ電圧ＶＧＭをゲートパルス変調回路８２１〜８２６の出力端子に供給し、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６の立ち下がりエッジに同期してターンオフする。第２トランジスタＴ２のゲート電極は、ロジック部２２の第２出力端子に接続され、第２トランジスタＴ２のソース電極は、ゲートパルス変調回路８２１〜８２６の出力端子に接続される。第２トランジスタＴ２のドレイン電極には、ゲート変調ハイ電圧ＶＧＭが供給される。
【００４８】
第３トランジスタＴ３は、ロジック部８３の制御下でゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６の立ち下がりエッジに同期してターンオンし、ゲートロウ電圧ＶＧＬをゲートパルス変調回路８２１〜８２６の出力端子に供給し、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６の立ち上がりエッジに同期してターンオフする。第３トランジスタＴ３のゲート電極は、ロジック部２２の第３出力端子に接続され、第３トランジスタＴ３のドレイン電極は、ゲートパルス変調回路８２１〜８２６の出力端子に接続される。第３トランジスタＴ３のソース電極には、ゲートロウ電圧ＶＧＬが供給される。
【００４９】
タイミングコントローラー１１は、４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４を発生することができる。図１０〜図１５は、４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４に対するゲートパルス変調方法の実施の形態を示す図である。
【００５０】
図１０は、タイミングコントローラー１１から出力される単一ＦＬＫ信号ＦＬＫと４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４とを示すタイミングチャートである。
【００５１】
図１０に示すように、タイミングコントローラー１１は、位相が順次遅延される４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４と、４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４より高い周波数で発生する単一ＦＬＫ信号ＦＬＫを出力する。ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４と単一ＦＬＫ信号ＦＬＫとは、基底電圧ＧＮＤ（０Ｖ）とロジック電源電圧ＶＣＣ（３．３Ｖ）との間でスイングする。
【００５２】
ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４において、第Ｎ（図１０においてＮは、１と４の間で循環される整数）ゲートシフトクロックは、第Ｎ−１ゲートシフトクロックの後部分と所定時間分重なり、第Ｎ＋１ゲートシフトクロックの前部分と所定時間分重なる。第４ゲートシフトクロックＧＣＬＫ４は、第３ゲートシフトクロックＧＣＬＫ３の後部分と重なり、第１ゲートシフトクロックＧＣＬＫ１の前部分と重なる。
【００５３】
単一ＦＬＫ信号ＦＬＫのクロックは、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４のそれぞれに同期する。したがって、単一ＦＬＫ信号ＦＬＫの周波数は、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４の周波数に比べて４倍程度高い。
【００５４】
一方、本発明のゲートシフトクロックは、６相ゲートシフトクロックや後述する４相ゲートシフトクロックに限定されない。例えば、タイミングコントローラー１１は、単一ＦＬＫ信号ＦＬＫと順次遅延されるＩ（Ｉは、２以上の整数）相ゲートシフトクロックを出力することができる。ＦＬＫ分周回路２１は、単一ＦＬＫ信号ＦＬＫを分周して、Ｊ（Ｊは、２以上Ｉより小さな整数）個のＦＬＫ信号を出力することができる。
【００５５】
図１１は、図１０に示す単一ＦＬＫ信号ＦＬＫを分周するためのＦＬＫ分周回路２１を示すブロック図である。
【００５６】
図１１に示すように、ＦＬＫ分周回路２１は、第１ＦＬＫ分周回路３１と、第２ＦＬＫ分周回路３２とを備える。
【００５７】
第１ＦＬＫ分周回路３１は、図１２のようなＡＮＤゲートを利用して単一ＦＬＫ信号ＦＬＫ、第Ｎゲートシフトクロック、及び第Ｎ＋１ゲートシフトクロックを論理積演算して、第１〜第４ＦＬＫ信号ＦＬＫ１〜ＦＬＫ４を発生する。第１〜第４ＦＬＫ信号ＦＬＫ１〜ＦＬＫ４は、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４間の位相差と同じ位相差を有し、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４と同じ周波数を有する。
【００５８】
第２ＦＬＫ分周回路３２は、図１３のようなＯＲゲートを利用して第１ＦＬＫ信号ＦＬＫ１と第３ＦＬＫ信号ＦＬＫ３とを論理和演算した結果として、第ＩＦＬＫ信号ＦＬＫＩを発生し、第２ＦＬＫ信号ＦＬＫ２と第４ＦＬＫ信号ＦＬＫ４とを論理和演算した結果として、第IIＦＬＫ信号ＦＬＫIIを発生する。第Ｉ及びIIＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIの周波数は、図１５のように、第１〜第４ＦＬＫ信号ＦＬＫ１〜ＦＬＫ４の周波数に比べて２倍高い。
【００５９】
図１４は、図１０に示す４相ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４をレベルシフトするためのレベルシフタ２２を詳細に示す回路図である。図１５は、図１１に示すＦＬＫ分周回路２１により分周されたＦＬＫ信号ＦＬＫＩ〜ＦＬＫIIIと図１４に示すレベルシフタ２２の出力を示すタイミングチャートである。
【００６０】
図１４及び図１５に示すように、レベルシフタ２２は、第１〜第４ゲートパルス変調回路８２１〜８２４を具備する。
【００６１】
ゲートパルス変調回路８２１〜８２４のそれぞれには、ＦＬＫ信号ＦＬＫＩ、ＦＬＫIIのうちの何れか一つとゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ４のうちの何れか一つが入力される。そして、ゲートパルス変調回路８２１〜８２４のそれぞれには、ゲートハイ電圧ＶＧＨ、ゲート変調ハイ電圧ＶＧＭ、及びゲートロウ電圧ＶＧＬが供給される。
【００６２】
第１ゲートパルス変調回路８２１は、第ＩＦＬＫ信号ＦＬＫＩと第１ゲートシフトクロックＧＣＬＫ１とに応答して、第１ゲートパルスＧＰＭ１を出力する。第２ゲートパルス変調回路８２２は、第IIＦＬＫ信号ＦＬＫIIと第２ゲートシフトクロックＧＣＬＫ２とに応答して、第２ゲートパルスＧＰＭ２を出力する。第３ゲートパルス変調回路８２３は、第ＩＦＬＫ信号ＦＬＫＩと第３ゲートシフトクロックＧＣＬＫ３とに応答して、第３ゲートパルスＧＰＭ３を出力する。第４ゲートパルス変調回路８２４は、第IIＦＬＫ信号ＦＬＫIIと第４ゲートシフトクロックＧＣＬＫ４とに応答して、第４ゲートパルスＧＰＭ４を出力する。ゲートパルスＧＰＭ１〜ＧＰＭ４のそれぞれは、ゲートロウ電圧ＶＧＬとゲートハイ電圧ＶＧＨとの間でスイングし、ゲートシフトクロックＧＣＬＫ１〜ＧＣＬＫ６と同じ位相差で順次遅延される。ゲートパルスＧＰＭ１〜ＧＰＭ４の立ち下がりエッジ電圧は、ＦＬＫ信号ＦＬＫＩ、ＦＬＫIIの立ち下がりエッジに同期してゲートハイ電圧ＶＧＨからゲート変調ハイ電圧ＶＧＭに低くなった後、ゲート変調ハイ電圧ＶＧＭからゲートロウ電圧ＶＧＬに低くなる。ゲートパルスＧＰＭ１〜ＧＰＭ４は、シフトレジスタ１３を介して表示パネル１０のゲートラインに供給される。
【００６３】
ゲートパルス変調回路８２１〜８２４のそれぞれは、ロジック部８３、第１〜第３トランジスタＴ１〜Ｔ３などを具備する。第１及び第２トランジスタＴ１、Ｔ２は、ｎタイプＭＯＳＴＦＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ）で具現化され、第３トランジスタＴ３は、ｐタイプＭＯＳＴＦＴで具現化される。
【００６４】
前述したように、本発明は、タイミングコントローラーから出力される単一ＦＬＫ信号を分周し、該分周されたＦＬＫ信号を利用してゲートパルスの立ち下がりエッジ電圧を変調することによって、タイミングコントローラーの変更無しで互いに重なったゲートパルスを変調することができる。
【００６５】
以上説明した内容から当業者であれば本発明の技術思想から逸脱しない範囲内で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならない。
【図１】
2011133854.tif 000004
【図２】
2011133854.tif 000005
【図３】
2011133854.tif 000006
【図４】
2011133854.tif 000007
【図５】
2011133854.tif 000008
【図６】
2011133854.tif 000009
【図７】
2011133854.tif 000010
【図８】
2011133854.tif 000011
【図９】
2011133854.tif 000012
【図１０】
2011133854.tif 000013
【図１１】
2011133854.tif 000014
【図１２】
2011133854.tif 000015
【図１３】
2011133854.tif 000016
【図１４】
2011133854.tif 000017
【図１５】
2011133854.tif 000018