(57)【要約】【課題】結晶粒が大きく移動度の高い均一な特性のトランジスタを作製できる半導体製造装置を提供すること。【解決手段】真空チャンバ内において試料基板上に半導体を蒸着することにより半導体素子を形成する半導体製造装置において、試料基板表面に蒸着源から供給される半導体を遮蔽するマスクを、半導体素子の設計時に設定された電流が流れる向きとなるようにマスクを移動させ、蒸着源から半導体を供給する蒸着速度をvｅとし、マスク移動機構を用いてマスクを移動させる速度をvｍとし、半導体の単分子膜厚をt0とし、試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ > t０ dｎ1/2を満たすように、少なくともマスク移動速度を制御する制御装置を有することを特徴とする。【選択図】図１
2011153333.tif 000002
【特許請求の範囲】
【請求項１】
真空チャンバ内において試料基板上に半導体を蒸着することにより半導体素子を形成する半導体製造装置において、
前記半導体を前記試料基板表面に蒸着させる蒸着源と、
前記試料基板表面に前記蒸着源から供給される前記半導体を遮蔽するマスクと、
前記試料基板と該試料基板の上方に配置された前記蒸着源との間に前記マスクを保持し、第１の方向に前記マスクを移動させるマスク移動機構と、を備え、
前記第１の方向が、前記半導体素子の設計時に設定された電流が流れる向きとなるように前記マスクを移動させ、
前記蒸着源から前記半導体を供給する蒸着速度をvｅとし、前記マスク移動機構を用いて前記マスクを前記第１の方向に移動させる速度をvｍとし、前記半導体の単分子膜厚をt0とし、前記試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ > t０ dｎ1/2を満たすように、少なくとも前記マスク移動速度を制御する制御装置を有することを特徴とする半導体製造装置。
【請求項２】
請求項１に記載の半導体製造装置であって、
前記マスクに、前記蒸着源から供給される前記半導体を透過させ、前記試料基板表面の所定の領域に半導体膜の形成を可能とするスリットを設けたことを特徴とする半導体製造装置。
【請求項３】
請求項２に記載の半導体製造装置であって、
前記マスクに、複数のスリットを設けたことを特徴とする半導体製造装置。
【請求項４】
真空チャンバ内において試料基板上に半導体を蒸着することにより半導体素子を形成する半導体製造装置において、
前記半導体を前記試料基板表面に蒸着させる蒸着源と、
前記試料基板表面に前記蒸着源から供給される前記半導体を遮蔽する第１のマスクと、
前記第１のマスクを前記試料基板と該試料基板の上方に配置された前記蒸着源との間に保持し、第１の方向に該マスクを移動させる第１のマスク移動機構と、
前記試料基板表面に前記蒸着源から供給される前記半導体を遮蔽する第２のマスクと、
前記第２のマスクを前記試料基板と該試料基板の上方に配置された前記蒸着源との間に保持し、第２の方向に該マスクを移動させる第２のマスク移動機構とを具備し、
前記第１の方向が、前記半導体素子の設計時に設定された電流が流れる向きとなるように前記第１のマスクを移動させ、
さらに、前記第２の方向が、前記第１の方向と直交する向きとなるように前記第２のマスクを移動させ、
前記蒸着源から半導体を供給する蒸着速度をvｅとし、前記第１のマスク移動機構を用いて前記第１のマスクを前記第１の方向に移動させる速度をvｍ１とし、前記第２のマスク移動機構を用いて前記第２のマスクを前記第２の方向に移動させる速度をvｍ２とし、前記半導体の単分子膜厚をt０とし、前記試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ１ > t０ dｎ1/2、かつ、vｅ /vｍ２ > t０ dｎ1/2を満たすように、少なくとも前記第１および第２のマスク移動速度を制御する制御装置とを有することを特徴とする半導体製造装置。
【請求項５】
請求項４に記載の半導体製造装置であって、
前記第１および第２のマスクのそれぞれに、前記蒸着源から供給される前記半導体を透過させ、前記試料基板表面の所定の領域に半導体膜の形成を可能とする第１および第２のスリットを具備し、
前記第１および第２のスリットが短辺と長辺を有する矩形であって、前記第２のスリットの長辺は、少なくとも前記第１のスリットの短辺以下の長さであることを特徴とする半導体製造装置。
【請求項６】
請求項５に記載の半導体製造装置であって、
前記第１のマスクに前記第１のスリットを複数具備し、
前記第２のマスクに前記第２のスリットを複数具備し、
前記第１のスリットの前記第１のマスク上での二次元配列と、前記第２のスリットの前記第２のマスク上での二次元配列とが同一の配列規則で配列されていることを特徴とする半導体製造装置。
【請求項７】
真空チャンバ内に試料基板を準備する工程と、
前記試料基板の上方に蒸着源から放出された半導体を遮蔽するマスクを配置する工程と、
前記真空チャンバ内が排気され前記試料基板が加熱された状態で、前記蒸着源から半導体を放出しながら、前記マスクをマスク移動機構を用いて所定の方向に移動する工程と、を有し、
前記蒸着源から前記半導体を供給する蒸着速度をvｅとし、前記マスク移動機構を用いて前記マスクを前記第１の方向に移動させる速度をvｍとし、前記半導体の単分子膜厚をt0とし、前記試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ > t０ dｎ1/2を満たす蒸着速度およびマスク移動速度により前記半導体薄膜の形成を行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記マスクの移動に伴い生じた前記マスクにより覆われていない前記試料基板表面に、半導体薄膜が形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記マスクに、前記蒸着源から供給される前記半導体を透過可能とするスリットを具備し、前記スリットを通して前記半導体を前記試料基板表面に供給し、前記スリットの軌跡上にある前記試料基板表面に前記半導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
真空チャンバ内に試料基板を準備する工程と、
蒸着源から放出された半導体を遮蔽する第１および第２のマスクを準備し、前記試料基板の上方に前記第１のマスクを配置し、さらに、前記第２のマスクを前記第１のマスクの上方、または下方で少なくともその一部が前記第１のマスクと重なるように配置する工程と、
前記真空チャンバ内が排気され前記試料基板が加熱された状態で、前記蒸着源から半導体を放出しながら、前記第１のマスクを第１のマスク移動機構を用いて第１の方向に移動し、同時に前記第２のマスクを第２のマスク移動機構を用いて前記第１の方向に直交する第２の方向に移動する工程と、を有し、
前記蒸着源から前記半導体を供給する蒸着速度をvｅとし、前記第１のマスク移動機構を用いて前記第１のマスクを前記第１の方向に移動させる速度をvｍ１とし、前記第２のマスク移動機構を用いて前記第２のマスクを前記第２の方向に移動させる速度をvｍ２とし、前記半導体の単分子膜厚をt0とし、前記試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ/vｍ１ > t０ dｎ1/2、かつvｅ/vｍ２ > t０ dｎ1/2を満たす蒸着速度およびマスク移動速度により前記半導体薄膜の形成を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記第１のマスクの移動に伴い生じた前記第１のマスクにより覆われていない前記試料基板表面であって、さらに前記第２のマスクの移動に伴い生じた前記第２のマスクにより覆われていない前記試料基板表面に半導体薄膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記第１および第２のマスクのそれぞれに、前記蒸着源から供給される前記半導体を透過させ、前記試料基板表面の所定の領域に半導体膜の形成を可能とする第１および第２のスリットを具備し、前記第１および第２のスリットが短辺と長辺を有する矩形である場合、前記第２のスリットの長辺は、少なくとも前記第１のスリットの短辺以下の長さであるとき、
前記第１のスリットと前記第２のスリットのそれぞれを半導体が透過できる位置を保持しながら、前記第１のマスクを前記第１の方向に移動し、
その後に前記第１のマスクを前記第２のマスクと重畳しない位置に移動し、前記第２のマスクを前記第２の方向に移動しながら前記試料基板表面に半導体薄膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記第１のマスクに前記第１のスリットを複数具備し、
前記第２のマスクに前記第２のスリットを複数具備し、
前記第１のスリットの前記第１のマスク上での二次元配列と、前記第２のスリットの前記第２のマスク上での二次元配列とが同一の配列規則で配列されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の真空蒸着において、マスクを連続的に移動することによって半導体の結晶サイズを制御する半導体製造装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、有機半導体を用いた電界効果トランジスタ(FET:Field Effect Transistor)の製造方法としては、主に、半導体分子を溶媒に溶かした状態で基板表面に塗布後、乾燥、結晶化させる方法（非特許文献１を参照）と、真空中で半導体分子を加熱蒸発させることにより、基板表面に半導体分子を蒸着し結晶成長させる方法（非特許文献２を参照）とが用いられてきた。
【０００３】
塗布による製造方法においては、例えば、半導体分子であるペンタセンを溶媒であるトリクロロベンゼンに加熱して溶かし、キャスティング法（回転塗布法）により、あらかじめソース及びドレイン電極を作製した基板上に塗布する。この後、熱処理を行うことにより結晶性を高め、１００μｍ以上の粒径の結晶が得られる。
また、真空蒸着による製造方法においては、１ｘ１０−７Pa程度の真空中でクヌーセンセル等を用いて１８０―２００℃に抵抗加熱することによりペンタセン分子を蒸発させ、５０℃程度に加熱した基板上に蒸着し結晶成長させる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】八瀬清志  「有機分子デバイスの製膜技術II  印刷法」応用物理  第７７巻  第２号  （２００８） ｐ．１７３
【非特許文献２】八瀬清志  「有機分子デバイスの製膜技術I  真空蒸着法」応用物理  第７７巻  第１号  （２００８） ｐ．５６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の塗布による半導体製造方法においては、粒が大きく結晶性の良い半導体膜が得られるが、半導体分子の溶液を回転塗布する際に膜厚や結晶方向のムラが生じやすく、均一な特性の素子を作製するのが困難であった。
また、従来の真空蒸着による半導体製造方法においては、結晶成長が基板表面の状態に大きく影響され、特に、基板表面に結晶成長の核の要因となるようなコンタミネーション等が存在する場合、結晶粒サイズは核の密度に反比例して小さくなる。慎重に作製した基板表面であっても表面の欠陥等に由来する核が存在するため、結晶粒径は１０μｍ程度が上限であった。結晶粒が小さいほど結晶粒界が増加し半導体内の電気伝導を妨げるため、素子の実効的な電界効果移動度が低下する。このように、従来手法では結晶粒が大きく移動度の高い均一な特性のトランジスタを作製することが困難であった。
【０００６】
そこで、本発明の目的は、結晶粒が大きく移動度の高い均一な特性のトランジスタを作製する技術を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体製造装置は、真空チャンバ内において試料基板上に半導体を蒸着することにより半導体素子を形成する半導体製造装置において、半導体を試料基板表面に蒸着させる蒸着源と、試料基板表面に蒸着源から供給される半導体を遮蔽するマスクと、試料基板と該試料基板の上方に配置された蒸着源との間にマスクを保持し、第１の方向に前記マスクを移動させるマスク移動機構と、を備え、第１の方向が、半導体素子の設計時に設定された電流が流れる向きとなるようにマスクを移動させ、蒸着源から半導体を供給する蒸着速度をvｅとし、マスク移動機構を用いてマスクを第１の方向に移動させる速度をvｍとし、半導体の単分子膜厚をt0とし、試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ > t０ dｎ1/2を満たすように、少なくともマスク移動速度を制御する制御装置を有することを特徴とする。
【０００８】
また、本発明の半導体装置の製造方法は、真空チャンバ内に試料基板を準備する工程と、試料基板の上方に蒸着源から放出された半導体を遮蔽するマスクを配置する工程と、真空チャンバ内が排気され試料基板が加熱された状態で、蒸着源から半導体を放出しながら、マスクをマスク移動機構を用いて所定の方向に移動する工程と、を有し、蒸着源から前記半導体を供給する蒸着速度をvｅとし、マスク移動機構を用いてマスクを第１の方向に移動させる速度をvｍとし、半導体の単分子膜厚をt0とし、試料基板表面の結晶成長核の密度をdｎとしたとき、vｅ /vｍ > t０ dｎ1/2を満たす蒸着速度およびマスク移動速度により半導体薄膜の形成を行うことを特徴とする。
【０００９】
本発明は、真空蒸着による半導体製造方法において、核成長しつつある結晶粒の端部にのみ蒸着源から飛来する半導体分子を供給することにより、核成長の方向を制御できることに注目したものである。
【００１０】
従来の真空蒸着法においては、結晶は基板表面の核を中心として等方的に成長し、最終的に結晶粒の成長端と隣の結晶粒の成長端が接触したときに面内方向の結晶成長が終了する。その後は基板面と垂直は方向に成長するのみとなり、結晶粒のサイズは変化しない。
結晶粒の数は核の数と等しいため結晶粒のサイズは核の密度の逆数となる。
【００１１】
次に、基板表面にマスクを設け、このマスクを基板の面内方向に徐々に移動させる場合を考える。最初、マスクされていない基板表面では結晶が核成長し始める。マスクの移動方向に対して後方では、それまでマスクされ結成長が始まっていない基板表面がマスク下から現れる。半導体の供給量が十分でマスクの移動速度が十分遅ければ、マスクされていない領域の面内結晶成長は完了しており、新たに現れた基板表面に供給される半導体は、マスク後方に最も近接した結晶粒の端部に供給され、この結晶粒がマスクの進行方向に成長する。マスクの移動により現れた基板表面にも核が存在するが、半導体の供給量が十分でないため、核成長が始まる前か結晶粒が小さい状態でマスク後方の結晶粒の端部と接することになる。そのため、新たな結晶粒の成長が抑制され、マスク後方の結晶粒がマスクの移動とともに成長し続ける。最終的に、マスクの進行方向には結晶粒界のない大きな結晶粒が得られる。また、マスクの進行方向に対して面内横方向には基板表面の核の密度に応じた結晶粒界が存在する。
【００１２】
半導体素子の動作時におけるチャンネル内の電流方向にマスクを移動させて電流方向に長い単結晶を成長させることにより、素子の移動度を高くすることができ、また、電流に対して垂直方向の粒界の影響は小さいため、基板表面の核の密度によらず均一な特性の素子を作製することができる。
【発明の効果】
【００１３】
本発明によれば、結晶粒が大きく移動度の高い均一な特性のトランジスタを作製することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体製造装置の実施形態を示す説明図である。
【図２】本発明に係る半導体製造装置で用いるマスクの形状を示した立体図である。
【図３】本発明に係るマスクを２枚用いた半導体製造装置の実施形態を示す説明図である。
【図４】本発明に係るマスクを２枚用いた半導体製造装置で用いるマスクの形状を示した立体図である。
【発明を実施するための形態】
【００１５】
以下、半導体製造装置にかかる発明の実施の形態について説明する。
【００１６】
図１は、本発明の半導体製造装置の実施形態を示す説明図である。真空チャンバ1の内部は排気装置2により排気される。真空チャンバ1内には試料台4が設けられ、その上に試料基板6が固定されている。試料基板6の上には第一電極7及び第二電極8が形成されており、両者の間の試料基板6表面はチャンネル領域9となっている。試料台4には試料基板6の下部にヒータ5が設けられ、試料基板6を加熱することができる。また、試料台4にはマスク移動機構10を介して試料基板6表面と平行にマスク11が設けられ、試料基板6の表面直上を一定の間隙（すなわち、マスク11と試料基板6または試料台4との間の間隔が一定）で移動することができる。さらに、真空チャンバ1の内部には試料基板6と対向する位置に半導体蒸着源3が設けられ、試料基板6表面に半導体を堆積させることができる。
【００１７】
半導体素子の製造に際し、まず、真空チャンバ1内部は排気装置2により高真空に排気される。マスク11はチャンネル領域9と完全に重なる位置まで移動しておき、試料基板6はヒータ5を用いて一定の温度に加熱しでおく。この状態で半導体蒸着源3を動作させ、半導体を試料基板6に向かって堆積させ始めるが、初期状態ではマスク11により遮蔽されているため、チャンネル領域9には半導体は堆積しない。ここで、マスク移動機構10を動作させ、マスク11を矢印12の方向に一定の速度で移動させる。これにより、チャンネル領域9には第一電極7から第二電極8に向かって半導体が徐々に堆積される。このとき、半導体蒸着源3から供給される半導体の蒸着速度をvｅ[m/s]、マスク11の移動速度をvｍ[m/s]、半導体分子膜の第一層の膜厚をt０[m]、試料基板6表面の核密度をdｎ[m-2]とすると、vｅ / vｍ ＞ t０ dｎ1/2であれば、第一電極7から第二電極8の間に結晶粒界を持たない単結晶が形成される。
【００１８】
図２はマスクの形状を示した立体図である。図２（ａ）はマスク11にスリット13を設けたものである。試料基板6表面への半導体の供給をスリット13を通してのみ行うことにより、膜厚が一様な半導体薄膜が形成でき、膜厚tは、矢印12で示したマスク11の移動方向のスリット幅wｓ[m]、半導体の蒸着速度vｅ[m/s]、マスク11の移動速度vｍ[m/s]を用いて、t=vｅ/vｍ*wｓとなる。図２（ｂ）はマスク11に複数個のスリット13を設けたものである。複数の素子のそれぞれの位置に対応したスリット13を設け、これらのスリット13を通して半導体の供給を行うことにより、一様な膜厚の半導体層を持った複数の素子を同時に形成することができる。
【００１９】
図３はマスクを２枚用いた半導体製造装置の実施形態を示す説明図である。これは図１の構成に第二のマスク15及びマスク移動機構14を付け加えたものである。マスク15はマスク移動機構14を介してマスク11の直上に配置され、マスク移動機構14を用いることにより矢印12に対して試料基板6の面内垂直方向、すなわち、紙面に垂直方向に移動することが可能である。半導体膜を形成する際は、マスク11とマスク15を同一の速度で移動することにより、チャンネル領域9には第一電極7から第二電極8に向かって半導体が徐々に堆積されると同時に、これと面内垂直方向にも半導体が徐々に堆積されるため、チャンネル領域9内には結晶粒界が存在しない単結晶の半導体膜が形成できる。マスク15はマスク11の直下となるように入れ替えても同様の効果が得られる。また、マスク15の移動方向の紙面に対する向きは上下どちらでもよい。
【００２０】
図４は２枚のマスクを用いた場合のマスクの形状を示した立体図である。図４（ａ）はマスク11にスリット13、マスク15にスリット16を設けたものである。半導体膜を形成する際は、まず、マスク11を矢印12で示した方向に移動しスリット13を通して半導体を堆積させることにより、図２（ａ）のマスクを用いた場合と同様に半導体膜を形成する。マスク11を取り除き、マスク11で形成された半導体膜の直上にマスク15のスリット16を配置し、マスク15を矢印17で示した矢印12と垂直な方向に移動し、スリット16を通して半導体を堆積させる。マスク11で形成された半導体膜は矢印12の方向に単結晶となっており、マスク15ではこの単結晶を種として矢印17の方向に結晶を成長させるため、最終的には膜厚が一様な２次元単結晶膜を形成することができる。スリット13の矢印17の方向の幅は、試料基板6の核密度dｎに対してdｎ-1/2 程度以下にすることが望ましく、このとき、マスク11で形成される半導体膜は矢印17の方向にも単結晶となる。図４（ｂ）はマスク11およびマスク15にそれぞれ複数個のスリット13およびスリット16を設けたものである。複数の素子のそれぞれの位置に対応したスリット13およびスリット16を設け、図４（ａ）と同様の動作を行うことにより、一様な膜厚の２次元単結晶半導体層を持った複数の素子を同時に形成することができる。
【実施例１】
【００２１】
本発明を、以下に実施例を用いて詳細に説明する。本発明の図１に示す半導体製造装置を用いて、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。試料基板としては、シリコン基板上に形成された厚さ２５５ｎｍの熱酸化膜表面に厚さ２０ｎｍの金を用いてソースおよびドレイン電極パターンを形成したものを用いた。チャンネル長は５μｍ、チャンネル幅は１００μｍであった。真空チャンバ内はイオンポンプを用いて１ｘ１０−８Ｐａ以下の気圧に保った。厚さ０．１ｍｍのニッケル製マスクを試料基板表面から１０μｍ程度離して設置し、ピエゾ素子駆動により移動した。試料基板はヒータを用いて５０℃に保ち、蒸着源としてクヌーセンセルを用いて蒸着速度vｅ = ０．１ｎｍ／ｍｉｎで蒸着を行った。チャンネル領域全体をマスク端が通過するように、ソース電極からドレイン電極に向かってマスクを速度vｍ = １ｎｍ／ｓで移動させた。ここで、マスクを移動する速度vｍは、図１中で示す制御部20から送信される制御信号2１により、下記に示す式（１）の条件に合うように制御される。また、蒸着速度vｅも、必要に応じて、適宜、制御部20から送信される制御信号22により、制御することが可能である。
【００２２】
ペンタセンの単分子層の膜厚t０ =２ｎｍ、試料基板表面の典型的な核密度dｎ = 1μｍ-2を考慮すると、これらの蒸着速度およびマスク移動速度は、式（１）：vｅ/ vｍ ＞ t０ dｎ1/2を満足している。この条件で約５０００秒間蒸着することによりチャンネル領域全体に半導体薄膜を形成した。得られた薄膜は電流方向に沿って幅１μｍ程度の単結晶となり、電界効果移動度が約３ｃｍ２／ＶＳの高性能なトランジスタが作製できた。試料基板とマスクの距離は１〜１００μｍで同様の結果が得られた。
【実施例２】
【００２３】
本発明の半導体製造装置に図２ａ）で示すスリット付きマスクを用いて、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。スリットのサイズはチャンネル長方向（第一電極７と第二電極８を結ぶ方向）に３μｍ、チャンネル幅方向（第一電極７と第二電極８を結ぶ方向に直交する方向）に１００μｍとした。試料基板は実施例１と同様のものを用いた。チャンネル領域全体をスリット全体が通過するようにマスクを移動させた。実施例１と同一の条件で約８０００秒間蒸着することによりチャンネル領域全体に膜厚約５ｎｍの均一な半導体膜を形成した。得られた薄膜は電流方向に沿って幅１μｍ程度の単結晶となり、トランジスタの性能、即ち電界効果移動度は、実施例１と同様であった。
【実施例３】
【００２４】
本発明の半導体製造装置に図２ｂ）で示す複数のスリット付きマスクを用いて、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。試料基板は実施例１と同様のサイズの電極パターンが１ｍｍ間隔で５x５個のマトリックス状に並んだものを用いた。スリットのサイズは実施例２と同様とし、これが試料基板上の電極パターンと同一のマトリックス配列で５x５個並んだマスクを用いた。各々のチャンネル領域全体を対応するスリット全体が通過するようにマスクを移動させた。実施例１と同一の条件で約８０００秒間蒸着することにより、各々のチャンネル領域全体に膜厚約５ｎｍの均一な単結晶半導体膜を形成した。トランジスタの性能、即ち電界効果移動度は、実施例１と同様であり、また、素子間の性能のばらつきは５％以下であった。
【実施例４】
【００２５】
本発明の２枚のマスクを用いた図３に示す半導体製造装置を用いて、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。試料基板としては、シリコン基板上に形成された厚さ２５５ｎｍの熱酸化膜表面に厚さ２０ｎｍの金を用いてソースおよびドレイン電極パターンを形成したものを用いた。チャンネル長は２０μｍ、チャンネル幅は２０μｍであった。真空チャンバ内はイオンポンプを用いて１ｘ１０−８Ｐａ以下の気圧に保った。厚さ０．１ｍｍのニッケル製マスクを２枚用い、第一のマスク11を試料基板表面から１０μｍ程度離して設置し、ピエゾ素子駆動によりチャンネル長方向に移動した。また、第二のマスク15は第一のマスクからさらに１０μｍ程度離して設置し、ピエゾ素子駆動によりチャンネル幅方向に移動した。試料基板はヒータを用いて５０℃に保ち、蒸着源としてクヌーセンセルを用いて蒸着速度ve =０．５ｎｍ/ｍｉｎで蒸着を行った。第一のマスクは、チャンネル領域全体をマスク端が通過するように、ソース電極からドレイン電極に向かって速度vｍ１ = ５ｎｍ/ｓで移動させた。第二のマスクは、チャンネル領域全体をマスク端が通過するように、ソース電極及びドレイン電極の一端から他の一端に向かって速度vｍ２ = ５ｎｍ/ｓで第一のマスクと同時に移動させた。ここで、マスクを移動する速度vｍ１、vｍ２は、それぞれ図１中で示す制御部20から送信される制御信号2１,22により、下記に示す式（１）の条件に合うように制御される。また、蒸着速度vｅも、必要に応じて、適宜、制御部20から送信される制御信号23により、制御することが可能である。
【００２６】
ペンタセンの単分子層の膜厚t０ = ２ｎｍ、試料基板表面の典型的な核密度dｎ = １μｍ-2を考慮すると、これらの蒸着速度およびマスク移動速度はvｅ / vｍ１ ＞t０ dｎ 1/2またはvｅ / vｍ２ ＞t０ dｎ1/2を満足している。この条件で約４０００秒間蒸着することによりチャンネル領域全体に半導体薄膜を形成した。得られた薄膜はチャンネル領域内全体で単結晶となり、電界効果移動度が約３ｃｍ２／ＶＳの高性能なトランジスタが作製できた。第一のマスクと第二のマスクの移動速度は同一である必要はない。
【実施例５】
【００２７】
本発明の２枚のマスクを用いた半導体製造装置で図４ａ）に示すスリット付きマスクを用いた装置により、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。第一のマスク11のスリット13のサイズはチャンネル長方向に５μｍ、チャンネル幅方向に５μｍとし、試料基板表面から１０μｍ程度離して設置し、ピエゾ素子駆動によりチャンネル長方向に移動した。第二のマスク15のスリット16のサイズはチャンネル長方向に25μm、チャンネル幅方向に５μｍとし、第一のマスク11から１０μｍ程度離して設置し、ピエゾ素子駆動によりチャンネル幅方向に移動した。試料基板は実施例４と同様のものを用い、蒸着速度vｅ =０．５ｎｍ/ｍｉｎで蒸着を行った。この状態で、まず、第一のマスク11をチャンネル領域のチャンネル幅方向の一端をマスク全体が通過するように、ソース電極からドレイン電極に向かって速度vｍ１ = ５ｎｍ/ｓで５０００秒間移動させた。このとき、第二のマスク15のスリット16は試料基板表面への半導体の供給を妨げない位置に配置される必要がある。次に、第一のマスクを取り除き、第二のマスク15をチャンネル領域をマスクが通過するように、第一のマスク11により半導体膜が形成されたチャンネル領域の一端から別の一端に向かって速度vｍ = ５ｎｍ/ｓで４０００秒間移動させた。得られた薄膜はチャンネル領域内全体で膜厚約８ｎｍの均一な単結晶となった。トランジスタの性能、即ち電界効果移動度は、実施例４と同様であった。
【実施例６】
【００２８】
本発明の２枚のマスクを用いた半導体製造装置で図４ｂ）に示す複数のスリット付きマスクを用いた装置により、半導体としてペンタセン分子を用いた電界効果トランジスタを作製した。試料基板は実施例４と同様のサイズの電極パターンが１ｍｍ間隔で５ｘ５個のマトリックス状に並んだものを用いた。スリットのサイズは実施例５と同様とし、これが試料基板上の電極パターンと同一のマトリックス配列で５ｘ５個並んだマスクを用いた。各々の素子に対し、実施例５と同様なプロセスを行うことにより、各々のチャンネル領域全体に膜厚約８ｎｍの均一な単結晶半導体膜を形成した。トランジスタの性能、即ち電界効果移動度は、実施例４と同様であり、また、素子間の性能のばらつきは５％以下であった。
【符号の説明】
【００２９】
1…真空チャンバ、
2…排気装置、
3…半導体蒸着源、
4…試料台、
5…ヒータ、
6…試料基板、
7…第一電極、
8…第二電極、
9…チャンネル部、
10,14…マスク移動機構、
11,15…マスク、
12,17…矢印、
13,16…スリット、
20…制御部、
21,22,23…制御信号線。
【図１】
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【図２】
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【図３】
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【図４】
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