(57)【要約】【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成された複数の素子分離層と、
前記素子分離層間に第１の側壁が素子分離層と直交する平面で、第２の側壁が前記素子分離層と直交しない平面として形成されたトレンチと、
前記トレンチ内の前記第２の側壁及び前記トレンチの底面に形成された第２導電型のソース層と、
前記トレンチ内に第１の絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートと第２の絶縁膜を介して一部重畳し、前記半導体層上を第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１導電型の半導体層に形成された複数の素子分離層と、
前記半導体層上に第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、
前記半導体層内に形成された、第１の側壁が前記コントロールゲートの一端面と連続する平面で、第２の側壁が第１の側壁と平行でない平面からなるトレンチと、
前記第２の側壁及び前記トレンチの底面に形成された第２導電型のソース層と、
前記コントロールゲートと第２の絶縁膜を介して一部重畳し、前記トレンチ内に第１の絶縁膜を介して延在して形成されたフローティングゲートと、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記半導体層がシリコン層であり、前記第１の側壁の面方位が（１００）面であることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記トレンチ内の第１の絶縁膜が前記第２の側壁及びトレンチの底面において前記第１の側壁より厚く形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記トレンチが、前記素子分離層の端面と平行する平面からなる第３、第４の側壁を有し、該トレンチの上から見た場合、前記第１、第２、第３及び第４の側壁で台形形状を形成することを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
第１導電型の半導体層に複数の素子分離層を形成する工程と、
前記素子分離層間に第１の側壁が素子分離層と直交する平面で、第２の側壁が前記素子分離層と直交しない平面からなるトレンチを形成する工程と、
前記第２の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第１の側壁には平行に入射する不純物イオンをイオン注入して、該第２の側壁及び前記トレンチの底面に第２導電型のソース層を形成する工程と、
前記ソース層形成後に前記トレンチ内に第１の絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートと第２の絶縁膜を介して一部重
畳し、前記半導体層上を第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
第１導電型の半導体層に複数の素子分離層を形成する工程と、
前記半導体層上に第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、
前記コントロールゲート形成後に、前記半導体層内に、第１の側壁が前記コントロールゲートの一端面と連続する平面で、第２の側壁が第１の側壁と平行でない平面からなるトレンチを形成する工程と、
前記第２の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第１の側壁には平行に入射する不純物イオンをイオン注入して、該第２の側壁及び前記トレンチの底面に第２導電型のソース層を形成する工程と、
前記コントロールゲートと第２の絶縁膜を介して一部重畳し、前記トレンチ内に第１の絶縁膜を介して延在するフローティングゲートを形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記半導体層がシリコン層であり、前記第１の側壁の面方位が（１００）面であることを特徴とする請求項６又は請求項７のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲート型不揮発性半導体記憶装置に関し、特にソース層とフローティングゲート間の高いカップリング比を実現する不揮発性半導体記憶装置及びその製造方法に係るものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の需要は、携帯電子製品の市場の急拡大により、大きく伸張している。デジタルカメラ、電子手帳、電子応答機械、プログラマブルＩＣ等は不揮発性半導体記憶装置にデータを記録する。これらに使用される不揮発性半導体記憶装置には種々のタイプがあるがスプリットゲート型不揮発性半導体記憶装置もその中に含まれる。
【０００３】
従来のスプリットゲート型不揮発性半導体記憶装置のメモリーセル１００の構造について図１２に基づいて説明する。不図示の素子分離層１０８（図１１（Ａ））で分離されたＰ型ウエル層１０１の表面にＮ＋型ソース層１０２、Ｎ＋型ドレイン層１０３が形成されている。また、Ｎ＋型ソース層１０２上からＮ＋型ドレイン層１０３上に延在するゲート絶縁膜１０４、ゲート絶縁膜１０４上にはＦＧ（フローティングゲート）１０５、ＦＧ１０５上にはトンネル絶縁膜１０６を介してＣＧ（コントロールゲート）１０７が形成されている。なお、図１１（Ａ）はメモリーセルの平面図であり１０３ａはドレインコンタクトである。
【０００４】
係る構造のメモリ−セルのデータ書き込み、消去、読み出し動作について簡単に説明する。先ず、データ書き込み法について説明する。Ｎ＋型ソース層１０２にＮ＋型ドレイン層１０３の電位より高い電位を印加して、ＣＧ１０７にＮ＋型ドレイン層の電位より高い電位を印加する。これによりゲート絶縁膜１０４直下のＰ型ウエル層１０１表面が反転してＮ型チャネル層が形成され、Ｎ＋型ドレイン層１０３からＮ＋型ソース層１０２に向かって電子電流が流れる。
【０００５】
この場合、電子電流を構成する電子はＮ＋型ソース層１０２とＰ型ウエル層１０１との境界にできるＰＮ接合中の高電界により加速され高エネルギーのホットエレクトロンになる。ホットエレクトロンの一部はＮ＋型ソース層１０２と容量結合して高電位になっているＦＧ１０５に吸収されることによりデータの書き込みは終了する。
【０００６】
データの消去法は次の通りである。Ｎ＋型ソース層１０２、Ｎ＋型ドレイン層１０３を０ＶとしてＣＧ１０７に高電圧を印加すると、ＦＧ１０５に吸収されていた電子がトンネル絶縁膜１０６の薄い部分（ＦＧ１０５の尖り部分とＣＧ１０７との挟持部分）をファウラー・ノルドハイム・トンネル電流としてＣＧ１０７に吸い出されＦＧ１０５に吸収されていた電子が消失し、書き込まれたデータが消去される。
【０００７】
データの読み出しは次の通りである。Ｎ＋型ソース層１０２の電位を０Ｖとし、Ｎ＋型ドレイン層の電位を１Ｖ程度にし、ＣＧ１０７に３Ｖ程度の電位を与えゲート絶縁膜１０４直下のＰ型ウエル層１０１の表面に反転層からなるＮ型チャネル層が形成されるか否かでデータの有無を判断する。ＦＧ１０５に電子が吸収されている場合は閾値電圧Ｖｔが高くなりＮ型チャネル層が形成されずＮ＋型ソース層１０２とＮ＋型ドレイン層１０３間に電流が流れない。
【０００８】
従来のスプリットゲート型不揮発性半導体記憶装置については、以下の特許文献１及び特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−１７３２７８号公報
【特許文献２】特開２００８−１４０４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１、２において良好な書き込み性能を確保するためにはできるだけ多くのホットエレクトロンをＦＧ１０５中に吸収する必要がある。吸収する電子数はＦＧ１０５の電位が高いほど多くなる。浮遊ゲートであるＦＧ１０５の電位は、該ＦＧ１０５と容量結合している高電位のＮ＋型ソース層１０２から与えられる。
【００１１】
即ち、Ｎ＋型ソース層１０２とＣＧ１０７との電位差を、Ｎ＋型ソース層１０２とＦＧ１０５間の静電容量とＦＧ１０５とＣＧ１０７間の静電容量で分割するもので、Ｎ＋型ソース層１０２とＦＧ１０５間の静電容量が大きいほどＦＧ１０５の電位は高電位となる。
Ｎ＋型ソース層１０２とＦＧ１０５間の静電容量を大きくするためには、Ｎ＋型ソース層１０２とＦＧ１０５が重複する面積をできるだけ大きくする必要、言い換えればＮ＋型ソース層１０２とＦＧ１０５のカップリング比を高くする必要がある。
【００１２】
その結果、メモリ−セルが大きくならざるを得ず、スプリットゲート型不揮発性半導体記憶装置の微細化の障害になっていた。Ｐ型ウエル層１０１上のメモリーセル占有面積の内、Ｎ＋型ソース層１０２とＦＧ１０５が重複する面積を以下にして小さくする事ができるかが課題となる。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶装置は、第１導電型の半導体層に形成された複数の素子分離層と、前記素子分離層間に第１の側壁が素子分離層と直交する平面で、第２の側壁が前記素子分離層と直交しない平面として形成されたトレンチと、前記トレンチ内の前記第２の側壁及び前記トレンチの底面に形成された第２導電型のソース層と、前記トレンチ内に第１の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートと第２の絶縁膜を介して一部重畳し、前記半導体層上を第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、を備えることを特徴とする。
【００１４】
また、本発明の不揮発性半導体記憶装置は、第１導電型の半導体層に形成された複数の素子分離層と、前記半導体層上に第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交して形成されたコントロールゲートと、前記半導体層内に形成された、第１の側壁が前記コントロールゲートの一端面と連続する平面で、第２の側壁が第１の側壁と平行でない平面からなるトレンチと、前記第２の側壁及び前記トレンチの底面に形成された第２導電型のソース層と、前記コントロールゲートと第２の絶縁膜を介して一部重畳し、前記トレンチ内に第１の絶縁膜を介し延在して形成されたフローティングゲートと、を備えることを特徴とする。
【００１５】
また、本発明の不揮発性半導体記憶装置は、前記半導体層がシリコン層であり、前記第１の側壁の面方位が（１００）面であることを特徴とする。
【００１６】
また、本発明の不揮発性半導体記憶装置は、前記トレンチ内の第１の絶縁膜が前記第２の側壁及びトレンチの底面において前記第１の側壁より厚く形成されることを特徴とする。
【００１７】
さらに、本発明の不揮発性半導体記憶装置は、前記トレンチが、前記素子分離層の端面と平行する平面からなる第３、第４の側壁を有し、該トレンチの上から見た場合、前記第１、第２、第３及び第４の側壁で台形形状を形成することを特徴とする。
【００１８】
本発明の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体層に複数の素子分離層を形成する工程と、前記素子分離層間に第１の側壁が素子分離層と直交する平面で、第２の側壁が前記素子分離層と直交しない平面からなるトレンチを形成する工程と、前記第２の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第１の側壁には平行に入射する不純物イオンをイオン注入して、該第２の側壁及び前記トレンチの底面に第２導電型のソース層を形成する工程と、前記ソース層形成後に前記トレンチ内に第１の絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートと第２の絶縁膜を介して一部重畳し、前記半導体層上を第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、を備えることを特徴とする。
【００１９】
また、本発明の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体層に複数の素子分離層を形成する工程と、前記半導体層上に第３の絶縁膜を介して前記素子分離層上まで延在し、該素子分離層と直交するコントロールゲートを形成する工程と、前記コントロールゲート形成後に、前記半導体層内に、第１の側壁が前記コントロールゲートの一端面と連続する平面で、第２の側壁が第１の側壁と平行でない平面からなるトレンチを形成する工程と、前記第２の側壁及び前記トレンチの底面には斜め方向または垂直方向であって前記第１の側壁には平行に入射する不純物イオンをイオン注入して、該第２の側壁及び前記トレンチの底面に第２導電型のソース層を形成する工程と、前記コントロールゲートと第２の絶縁膜を介して一部重畳し、前記トレンチ内に第１の絶縁膜を介して延在するフローティングゲートを形成する工程と、を備えることを特徴とする。
【発明の効果】
【００２０】
本発明の不揮発性半導体記憶装置及びその製造方法によれば、Ｎ＋型ソース層とＦＧのカップリング比を高くしつつ、メモリ−セルの占有面積が縮小された不揮発性半導体記憶装置及びその製造方法を実現する事ができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態におけるスプリットゲート型不揮発性半導体記憶装置及びその製造方法を示す平面図である。
【図２】本発明の第１の実施形態におけるスプリットゲート型不揮発性半導体記憶装置及びその製造方法を示す断面図である。
【図３】本発明の第１の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置及びその製造方法を示す平面図である。
【図５】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置及びその製造方法を示す平面図である。
【図６】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】従来構造と第１の実施形態におけるメモリーセルの大きさを比較する平面図である。
【図１２】従来のメモリーセルの構造を示す断面図である。
【発明を実施するための形態】
【００２２】
〔第１の実施形態〕
本発明の第１の実施形態について図１〜図３に基づいて説明する。なお、本発明の実施形態において、半導体材料はシリコン基板を使用した。図１は本実施形態におけるスプリットゲート型不揮発性半導体記憶装置の平面図である。図２（Ａ）は図１のA−A線における断面図である。また、図２（Ｂ）は図１を更に微細化した実施形態における同様のＡ−Ａ線における断面図である。図２（Ａ）と図２（Ｂ）の具体的な構造上の差は、図２（Ａ）ではＣＧ８の下のチャネル層がＰ型ウエル層１の表面に形成されるのに対して、図２（Ｂ）ではＣＧ８ａの下のチャネル層がＰ型ウエル層１の表面からトレンチ３の第１の側壁３ａ上まで延在している点である。
【００２３】
図２（Ｂ）ではこのようにＣＧ８ａの一部をトレンチ３内に形成することにより、図２（Ａ）の場合に比して横方向の寸法の更なる縮小を図っている。メモリーセルが縮小された様子を図１１に示す。図１１（Ａ）に従来のメモリーセルの配置を示し、図１１（Ｂ）に本実施形態に係る図２（Ａ）に係るメモリーセルの配置を示す。横方向に約８０％強まで縮小されている。図２（Ｂ）の場合は図示していないが約７５％強まで縮小される。
【００２４】
それでは、図１のメモリーセルの構成について説明する。複数の素子分離層（ＳＴＩ２）（シャロー・トレンチ・アイソレーション）により分離された複数のメモリーセルが形成され、Ｎ＋型ソース層４の左右に台形形状のトレンチ３が非対称に形成されている。トレント３内にはフローティングゲート（ＦＧ）６が形成され、ＦＧ６の一部と重畳して、該ＦＧ６上からＳＴＩ２上に向かってコントロールゲート（ＣＧ）８が延在している。ＣＧ８を挟んでＮ＋型ソース層４の反対側のドレインコンタクト９ａの下に、図２（Ａ）に示すように、Ｎ＋型ドレイン層９が形成されている。
【００２５】
本実施形態の最大の特徴がこのトレンチ３の平面図における形状である。一般にトレンチゲート型ＤＭＯＳパワートランジスタ等において半導体基板にトレンチを形成する場合、平面図における形状は矩形、円形や楕円形等と左右対称に形成される場合が多い。それに対して本実施形態では、図１に示すように、トレンチ３の平面図は、２つのＳＴＩ２と境界端面が一致し、該境界端面と平行する面からなる２つのトレンチ側壁、ＳＴＩ２に垂直に交叉する面からなるトレンチ側壁３ａ及びトレンチ側壁３ａと平行でない面からなるトレンチ側壁３ｂによって構成される。即ち、本実施形態ではトレンチ３の平面図における形状は、台形形状として形成される。
【００２６】
図２（Ａ）に示すように、係る台形形状からなるトレンチ３内のトレンチ側壁３ｂ及びトレンチ３底面に砒素イオン等をイオン注入してＮ＋型ソース層４を形成する。この場合、図３（Ａ）に示すように、注入されるイオンの入射方向Ｉ２をチャネル層となるトレンチ側壁３ａと平行方向で、かつＰ型ウエル層１と垂直方向または斜め方向にすることにより、トレンチ側壁３ａには砒素イオン等が注入されず、トレンチ側壁３ｂ及びトレンチ３底面にのみ砒素イオンを注入することができる。
【００２７】
一般にトレンチゲート型ＤＭＯＳパワートランジスタ等では、トレンチ底面にＮ＋型ドレイン層を埋め込んだ場合、それを電気的に半導体基板の表面に引き出すため、トレンチ内にポリシリコン等を埋め込んで引き出すという複雑な工程を踏んでいる。これに対して、本実施形態では図２（Ａ）に示すように、トレンチ３底面からトレンチ側壁３ｂを延在しＰ型ウエル層１の表面にいたるＮ＋型ソース層４を、不純物イオンの注入角度を変化させながら砒素イオン等をイオン注入することにより簡単にＰ型ウエル層１内に形成することができる。図２（Ｂ）に示すように、より微細化が進んだ場合には両側のトレンチ３底面から両側のトレンチ側壁３ｂに挟まれたＰ型ウエル層１全体にＮ＋型ソース層４を形成することができる。
【００２８】
この結果、トレンチ内３の所望の深さまで形成されたＦＧ６、ＦＧ６ａを、トレンチ側壁３ａ及びトレンチ３底面に形成されたＮ＋型ソース層４と完全に重畳させることが可能になる。またトレンチ３内にＦＧ６を形成することにより、前述したように図２（Ａ）の場合、メモリーセル面積を従来のメモリーセルの面積の８０％強まで縮小することができる。図２（Ｂ）の場合は更にトレンチ３を深くしてＣＧ８ａ直下のチャネル層の一部をトレンチ内に形成したため前述の如くメモリーセル面積を従来の７５％強まで縮小できる。
【００２９】
その結果、本実施形態に係るメモリーセルは従来のメモリーセルに比べて、平面図で示すメモリーセル面積を８０％前後まで小さくできると共に、Ｎ＋型ソース層４とＦＧ６のカップリング比を、ＳＴＩ２に沿ったトレンチ側壁部分を除いて、８０％近くまで改善することができ、本実施形態の不揮発性半導体記憶装置の書き込み特性を大幅に改善することができる。
【００３０】
本実施形態の発明の更なる特徴について以下に説明する。その１つ目の特徴はデータ保持能力（Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ特性）の向上である。上述の如く、図２（Ａ）に示すＦＧ６とゲート絶縁膜５ｂを介して対峙するＮ＋型ソース層４は、トレンチ側壁３ｂやトレンチ３底面に対する高濃度砒素イオン等のイオン注入によって形成される。この場合、トレンチ側壁３ｂやトレンチ３底面のＰ型ウエル層１はイオン注入による損傷を受けることになる。
【００３１】
このあとトレンチ３内を含むＰ型ウエル層１の全面にゲート絶縁膜５を形成するが、イオン注入による損傷を受けたトレンチ側壁３ｂ上やトレンチ３底面上には、イオン注入がされないトレンチ３ａ上部分に比べ増速酸化現象により厚いゲート絶縁膜５ｂが形成される。この厚いゲート絶縁膜５ｂの存在によりＦＧ６に蓄積された電子がＮ＋型ソース層４にリークするのを防止する事ができ、Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ  特性の向上が図られる。
【００３２】
なお、ゲート絶縁膜５ｂが厚すぎると、逆にＮ＋型ソース層４とＦＧ６の間の静電容量が小さくなりプログラム特性が悪化するので留意する必要がある。この場合は、プログラム特性とＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性のバランスが取れるように、ゲート絶縁膜５ｂの全てを熱酸化で形成するのではなく、ＣＶＤ法による絶縁膜との組み合わせで形成する等の工夫が必要となる。トレンチ３内にキャップ酸化膜を形成してからイオン注入を行い、イオン注入後にキャップ酸化膜を除去して、新たにゲート絶縁膜５を形成してもよい。
【００３３】
この場合、キャップ酸化膜の膜厚によりトレンチ側壁３ｂやトレンチ３底面が受けるイオン注入による損傷を調整する事ができ、トレンチ側壁３ａのゲート絶縁膜５とトレンチ側壁３ｂ、トレンチ３底面のゲート絶縁膜５ａの膜厚の差を調整する事ができる。従って、Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ特性とプログラム特性のバランスを取ることも可能になる。
【００３４】
本発明のもう１つの特徴について以下に説明する。それは、メモリーセル内のチャネル層を流れる電子電流に対するチャネル層の電気抵抗の低減を図るものである。電子電流が流れる結晶面の面方位により、電子の移動度が異なるという特性を利用するものである。導電率σと電子濃度ｎと移動度μとの間には、電子の電荷量をｅとした場合σ＝ｅｎμの関係があるので移動度μが大きくなれば導電率σが大きくなるからである。
【００３５】
例えば、オリフラ面方位が（１００）、Ｐ型ウエル層１の面方位が（１００）のシリコン基板の場合、トレンチ側壁３ａがオリフラに対して垂直面になればその面方位は（１００）となり、トレンチ側壁３ａがオリフラに対して４５°傾斜する面になればその面は（１１０）面となる。電子の移動度は（１００）面の方が（１１０）面より大きい傾向がある。
【００３６】
そこで、トレンチ３の側壁の内、チャネル層が形成される予定のトレンチ側壁３ａをオリフラに対して垂直な面（１００）とすることにより、垂直以外の面にした場合に比べてチャネル層の抵抗を低減する事ができる。従って、メモリーセルがオンしたときのメモリーセル全体の電子電流に対する電気抵抗を低減する事ができ、電源の利用効率等を高める事ができる。
【００３７】
この場合、本実施形態では、Ｎ＋型ソース層４が形成される予定のトレンチ側壁３ｂをトレンチ側壁３ａと平行しない面としている。例えばトレンチ側壁３ａと４５°の角度をもってトレンチ側壁３ｂを形成した場合は、トレンチ側壁３ｂの結晶面は（１１０）面となる。この状態のトレンチ側壁を熱酸化した場合、（１００）面のトレンチ側壁３ａより（１１０）面のトレンチ側壁３ｂの方に厚く酸化膜が形成される。従って、ＦＧ６からＮ＋型ソース層４に逃げる電子数を減少させる事が可能となりＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性が向上する。
【００３８】
また、チャネル層が形成されるトレンチ３ａ側壁の面方位を所定の面方位になるよう形成し、Ｎ＋型ソース層４が形成されるトレンチ側壁３ｂの面方位を、酸化速度の点で上記トレンチ３ａとの間で、前述のイオン注入損傷による増速酸化を考慮して決定する。この結果、トレンチ側壁３ｂ上に形成されるゲート絶縁膜５ｂの膜厚をトレンチ側壁３ａ上に形成されるゲート絶縁膜５の膜厚より厚くし、プログラム特性とＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性のバランスを取る事ができる。
【００３９】
なお上述の場合、トレンチ３底面の面方位は、（１００）になりトレンチ側壁３ａと同じ酸化膜厚となるので、トレンチ３底面でのＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性改善が問題となる。しかし、前述のようにトレンチ３底面はイオン注入による損傷のため増速酸化されるのでトレンチ３底面上のゲート絶縁膜５ｂは厚くなりＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性は改善される。また、絶縁耐圧向上等の理由からトレンチ３の上端部やトレンチ底面の角部はライトエッチングによりテーパーを形成する。このライトエッチングにより、トレンチ３底面は平面でなく円弧状の面となるため、トレンチ側壁３ａとは面方位も変わり、その点でもトレンチ３底面の酸化膜厚は、トレンチ側壁３ａより厚くなる。
【００４０】
なお、本実施形態ではトレンチ３の平面図における形状を台形形状で説明したが、台形に限るものではなく、技術的思想が同一である限り他の形状を採用できることは言うまでも無い。例えば、同じ台形形状でも図１と異なり、Ｎ＋型ソース層４の左右のトレンチ３を同じ方向にすれば、イオン注入の角度を一定方向にできるし、トレンチ側壁３ｂの形状を三角形や円弧状の形状等にしても良い。
【００４１】
次に、第１の実施形態のスプリットゲート型不揮発性半導体記憶装置の製造方法について図１〜図３に基づいて説明する。先ず、図２（Ａ）に示すようにＰ型ウエル層１を有する半導体基板を所定の工程を経て準備する。次に、図１に示すように、Ｐ型ウエル層２を複数のメモリーセル形成領域に分離するＳＴＩ２を形成する。ＳＴＩ２は以下の工程を経て形成される。即ち、Ｐ型ウエル層１内に不図示の浅いトレンチを形成し、不図示の窒化膜等をマスクにして、トレンチ内を埋め込み且つ表面は略平坦な面となる不図示の酸化膜を形成する事で実現される。
【００４２】
次に、図１に示すように２辺がＳＴＩ２の端部と一致し、他の１辺がＳＴＩ２と直交し、もう１つの辺がＳＴＩ２と斜めに交わる平面図における形状が台形形状のトレンチ３を所定の異方性ドライエッチング等により形成する。トレンチ３の断面形状が図２（Ａ）に示される。次に、図２（Ａ）等に示すように、トレンチ側壁３ｂやトレンチ３底面にＮ＋型ソース層４を形成するため砒素イオン等のイオン注入を行う。
【００４３】
この砒素イオン等のイオン注入の方向をどのように決めたのかが本実施形態の最大の特徴になる。その様子を模式的に表示する図３を用いて説明する。図３（Ａ）はトレンチ３の上側からトレンチ内をのぞいた平面図を示している。トレンチの側壁は前述の如くＳＴＩ２の端面と一致するトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に直交するトレンチ側壁３ａとトレンチ側壁３ａとは平行とならないトレンチ側壁３ｂによって平面図における形状が台形形状に形成される。
【００４４】
ＳＴＩ２の端面と一致する平面からなるトレンチ側壁２ａ、トレンチ側壁２ｂについてはＳＴＩ２用のトレンチの深さがメモリーセル用トレンチ３より深いため、それらのトレンチ側壁にはＰ型ウエル層１は存在せず、素子分離用絶縁膜が露出するだけであり、本実施形態の効果であるＮ＋型ソース層４とＦＧ６のカップリング比を議論する場合は無視しても良い。
【００４５】
図３（Ａ）で示す砒素イオン等のイオン注入を示す矢印Ｉ２は、砒素イオン等がトレンチ側壁３ａと平行に入射し、トレンチ３底面のＰ型ウエル層１とは垂直又はある角度をもって、トレンチ側壁３ｂに対してはある角度をもって入射する様子をトレンチ３の上部から投影したものである。ある角度とは、例えば、砒素イオン等のチャネリングを防ぐために一般的に採用されているＰ型ウエル層１に対し垂直な線に対して７°程度の角度でも良い。トレンチ側壁３ａには砒素イオン等が入射せず、トレンチ側壁３ｂやトレンチ３底面には入射する様子が示されている。
【００４６】
図３（Ｂ）に各側壁等に砒素イオン等が入射する具体的な様子を示す。図３（Ｂ）の左側の図はトレンチ側壁３ａに対して砒素イオン等の入射矢印Ｉ２が平行になるのでトレンチ側璧３ａ内には砒素イオンが注入されることは無い事を示している。トレンチ３底部にのみ砒素イオン等が入射し当該部分にＮ＋型ソース層４が形成される。
【００４７】
それに対して図３（Ｂ）の右側の図はトレンチ側壁３ｂ及びトレンチ３底面に対して砒素イオン等の入射矢印Ｉ２がある角度をもっている様子が示される。その結果、トレンチ側壁３ｂ及びトレンチ３底面に砒素イオン等が注入され、当該部分にＮ＋型ソース層４が形成される。前述の如く、砒素イオン等の入射方向を示す矢印Ｉ２がトレンチ側壁３ａと平行で、トレンチ３底面のＰ型ウエル層１とは垂直又はある角度をもち、トレンチ側壁３ｂに対してはある角度をもつことが本実施形態の最大の特徴となる。
【００４８】
トレンチ３の上部から見た平面形状が図１に示すようなＮ＋型ソース層４を挟んで逆向きに配置した台形形状になっているような場合は、図３（Ａ）に示すように上下対称方向から注入しなければならない。また、角部に十分に砒素イオン等を注入するためには垂直方向からの注入も必要になる。さもなければ各トレンチ側壁部分等がそれぞれの部位にイオン注入する場合の障害となるからである。その点で、注入イオンのビームをＰ型ウエル層１に対して垂直方向で、かつある角度範囲でスイングできるイオン注入装置を使えばイオン注入工程の作業が容易になる。
【００４９】
次に図２（Ａ）に示すように、トレンチ３内を含むＰ型ウエル層１の表面全面に熱酸化によりゲート絶縁膜５を形成する。この場合、トレンチ側壁３ａ上には所定のゲート絶縁膜５が形成されるがイオン注入による損傷を受けたトレンチ側壁３ｂ及びトレンチ３底面には、増速酸化によりトレンチ側壁３ａ上の膜厚より厚いゲート絶縁膜５ｂが形成される。Ｐ型ウエル層１上には、この時点ではトレンチ側壁３ａ上と同じ厚さのゲート絶縁膜５が形成される。
【００５０】
次に、図２（Ａ）に示すように、トレンチ３内を含むＰ型ウエル層１表面の全面を被覆する所定の不純物がドープされたポリシリコン膜を堆積し、所定の異方性ドライエッチング等でポリシリコンをエッチバックして、トレンチ３内に埋め込まれたＦＧ６を形成する。このようにして形成されたＦＧ６はトレンチ３底面及びトレンチ側壁３ｂに形成されたＮ＋型ソース層４とゲート絶縁膜５ａを介して全面的に対峙しており、高いＮ＋型ソース層４とＦＧ６のカップリング比を実現している。
【００５１】
次に、ＦＧ６上に所定の熱酸化又はＣＶＤ法によりトンネル絶縁膜７を形成する。この場合Ｐ型ウエル層１上には先に形成したゲート絶縁膜５と重畳したゲート絶縁膜５ａが形成される。次にＦＧ６を含むＰ型ウエル層１の全面に所定の不純物がドープされたポリシリコン膜を堆積し、所定のフォトエッチング工程を経ることにより一部トンネル絶縁膜７を介してＦＧ６上と重畳し、ゲート絶縁膜５ａを介してＰ型ウエル層１上に延在するＣＧ８を形成する。
【００５２】
次に、ＣＧ８にセルフアラインする形でリンイオン等をイオン注入してＬＤＤ層（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成してからＣＶＤ法により形成されたスペーサーを利用して砒素イオン等をイオン注入してＮ＋型ドレイン層９を形成する。この後、不図示の層間絶縁膜を形成し、コンタクトホールを形成し、各電極を形成してから、最後にパッシーべーション膜を形成することによりスプリットゲート型不揮発性半導体記憶装置が完成する。なお、図２（Ａ）、図２（Ｂ）に示すＷＬはＣＧ８からなるワードラインを、ＢＬはＮ＋型ドレイン層９と接続するビットラインを示している。
【００５３】
〔第２の実施形態〕
次に本発明の第２の実施形態について図４及び図５に基づいて説明する。図４は本実施形態におけるスプリット型不揮発性半導体記憶装置の平面図であり、図５は図４のＢ−Ｂ線によるメモリーセル部の断面図である。第１の実施形態との相違点は図４、図５に示すように、微細化を図るため、トレンチ３の形成に当たりトレンチ側壁３ａをＣＧ８ｂの１側面とセルフアラインするもので、トレンチ側面３ａとＣＧ８ｂの１側面が同一平面となるように構成される点である。また、Ｎ＋型ドレイン層９もＣＧ８ｂ等にセルフアラインしている。それ以外の構成は第１の実施形態と同様である。
【００５４】
図４に、トレンチ形成用マスク３ｃが表示されている。２つの平行に形成されたＳＴＩ２上に２つの開口端部、それに直交するＣＧ８ｂ上に１つの開口端部を置き、４つ目の開口端部が２つの素子分離層ＳＴＩ２間を斜めに横切る開口部を有するトレンチ形成用マスク３ｃを使用して、セルフアラインによりＣＧ８ｂの１側面から連続するトレンチ側壁３ａを有するトレンチ３が形成される。
【００５５】
これによりメモリーセルの占有面積を更に小さくでき、従来のメモリーセルの面積の７０％前後の大きさに微細化できるのが本実施形態の特徴である。Ｎ＋型ソース層４とＦＧ８ｂの間のトレンチ側壁３ｂ上のゲート絶縁膜５ｂがチャネル側のトレンチ側壁３ａ上のゲート絶縁膜５の膜厚より厚くなりＤａｔａ  Ｒｅｔｅｎｔｉｏｎ特性が良くなることやＮ＋型ソース層４とＦＧ６ｂとのカップリング比が高くメモリ特性が向上する等の効果は第１の実施形態の場合と同様である。
【００５６】
それでは本実施形態に係るスプリット型不揮発性半導体記憶装置の製造方法について図６〜図１０に基づいて説明する。Ｐ型ウエル層１に素子分離層ＳＴＩ２を複数形成するまでは第１の実施形態と同様である。次に、図６に示すように、ゲート絶縁膜５をＰ型ウエル層１上全面に形成してからその上にポリシリコン層をＣＶＤ法により堆積する。次にポリシリコン層上全面に厚い酸化膜１０を堆積してから所定のフォトエッチング工程を経由して、その表面に絶縁膜１０を冠したＣＧ８ｂを形成する。
【００５７】
次に、図４で前述した様にトレンチ用マスク３ｃを形成して、図７に示すように、ゲート絶縁膜５及びＰ型ウエル層１を異方性ドライエッチングによりエッチングしＰ型ウエル層１内にトレンチ３を形成する。図４で説明したように、トレンチ用マスク３ｃは一部がＣＧ８ｂ上の絶縁膜１０上に、また一部が素子分離層ＳＴＩ２上にかかりそれらの部分の絶縁膜が露出しているが、それらの膜厚はゲート絶縁膜５の膜厚より格段に厚い為、ＣＧ８ｂ上の絶縁膜１０や素子分離層ＳＴＩ２を構成する絶縁膜はその一部がエッチングされるだけで、トレンチ３形成時のマスクとして十分寄与する。この場合、トレンチ側壁３ａがＣＧ８ｂの１側面とセルフアラインして同一平面として形成される。
【００５８】
次に図８に示すように、第１の実施形態と同様に、トレンチ側壁３ａに対して平行で、トレンチ側壁３ｂにある角度をもち、トレンチ３底面に垂直またはある角度をもって、砒素イオン等をイオン注入し、トレンチ側壁３ｂ内及びトレンチ３底面にＮ＋型ソース層４を形成する。イオン注入の方法は第１の実施形態と同様である。
この際、両側のトレンチ３に挟まれたＰ型ウエル層１の表面にも砒素イオン等がイオン注入され、当該部分にもＮ＋型ソース層４が形成される。同時にＣＧ８ｂのトレンチ３形成領域と反対側のＰ型ウエル層１内にも、不図示のＬＤＤ層及び不図示のスペーサーをマスクとして砒素イオン等が注入されたＮ＋型ドレイン層９が形成される。
【００５９】
次に図９に示すように、トレンチ３の内壁にゲート絶縁膜５を形成する。この場合も第
１の実施形態の場合と同様、トレンチ側壁３ｂやトレンチ３底面にはトレンチ側壁３ａ上のゲート絶縁膜５より膜厚の厚いゲート絶縁膜５ｂが形成される。同時にＣＧ８ｂ上にも絶縁膜が成長するが、ＣＧ８ｂのトレンチ側壁３ａと同一の平面となる側面にも絶縁膜が形成され、図１０に示すトンネル絶縁膜７となる。ＣＧ８ｂは不純物がドープされたポリシリコンで形成される為トンネル絶縁膜７はゲート絶縁膜５より厚く形成される。
【００６０】
次にトレンチ３内を含むＰ型ウエル層上全面にポリシリコン層をＣＶＤ法により堆積し、その後所定の異方性ドライエッチングによりポリシリコン層を全面エッチバックして、一部がトンネル絶縁膜７を介してＣＧ８ｂと重畳し、且つトレンチ３内にゲート絶縁膜５等を介して延在するＦＧ６ｂを形成する。
【００６１】
この後、層間絶縁膜の堆積、コンタクトホールの形成、メタル配線の形成、最後にパッシベーション膜の形成をして本実施形態のスプリットゲート型不揮発性半導体記憶装置が完成する。
【符号の説明】
【００６２】
１  Ｐ型ウエル層    ２  素子分離層ＳＴＩ    ２ａ、２ｂ  トレンチ側壁
３  トレンチ    ３ａ、３ｂ  トレンチ側壁    ３ｃ  トレンチ形成用マスク    
４  Ｎ＋型ソース層    ５  ゲート絶縁膜    ５ａ、５ｂ  ゲート絶縁膜    
６、６ａ、６ｂ  フローティングゲート  ＦＧ  ７  トンネル絶縁膜    
８、８ａ、８ｂ  コントロールゲート    ９  Ｎ＋型ドレイン層    
９ａ  ドレインコンタクト    １０  絶縁膜    Ｉ２  イオン注入方向矢印    
１００  従来構造メモリーセル    １０１  Ｐ型ウエル層    １０２  Ｎ＋型ソース層
１０３  Ｎ＋型ドレイン層    １０３ａ  ドレインコンタクト
１０４  ゲート絶縁膜        １０５  フローティングゲートＦＧ
１０６  トンネル絶縁膜    １０７  コントロールゲートＣＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011134981.tif 000011
【図１０】
2011134981.tif 000012
【図１１】
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【図１２】
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