(57)【要約】【課題】結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なＴＦＴを提供する。【解決手段】アクティブマトリックス基板１００において、結晶性半導体膜５はソース電極１２側及び／又はドレイン電極１３側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ソース電極１２又はソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及び／又は、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ゲート電極２と同層の金属遮光膜３を備えている。結晶性半導体膜５のソース電極１２又はソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及び／又は、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ｎ型不純物が導入された不純物導入領域を形成してもよい。【選択図】図１Ｂ
2011253921.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び／又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び／又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属遮光膜を備えたアクティブマトリックス基板。
【請求項２】
前記金属遮光膜は外部から正電圧が印加可能とされた請求項１に記載のアクティブマトリックス基板。
【請求項３】
前記正電圧は前記薄膜トランジスタの閾値電圧よりも大きい請求項２に記載のアクティブマトリックス基板。
【請求項４】
前記金属遮光膜が外部から正電圧が印加可能な配線をなしている請求項２又は３に記載のアクティブマトリックス基板。
【請求項５】
前記金属遮光膜が前記ソース配線と電気的に接続されており、当該ソース配線を介して外部から正電圧が印加可能とされた請求項２又は３に記載のアクティブマトリックス基板。
【請求項６】
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び／又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び／又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、ｎ型不純物が導入された不純物導入領域が形成されたアクティブマトリックス基板。
【請求項７】
請求項１〜６のいずれかに記載のアクティブマトリックス基板、対向基板、及び当該２つの基板間に挟持された液晶層を含む液晶パネルを備えた液晶装置。
【請求項８】
さらにバックライトを備えた透過型である請求項７に記載の液晶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）と画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板、及びこれを備えた液晶装置に関するものである。
【背景技術】
【０００２】
薄型パネルの１つである液晶装置は、低消費電力や小型軽量といったメリットを生かし、パーソナルコンピュータや携帯情報端末機器のモニタ、あるいはＴＶ等の表示デバイスとして広く用いられている。また、自発光型で、広視野角、高コントラスト、及び高速応答等の特徴を有するＥＬ（electroluminescence）装置も、薄型パネル用デバイスとして用いられるようになってきている。
【０００３】
アクティブマトリックス型の液晶装置あるいはＥＬ装置において画素スイッチング素子として用いられる薄膜トランジスタ（ＴＦＴ）としては、少なくとも１層の半導体膜（通常はシリコン膜）からなるチャネル層を備えたＭＩＳ構造が広く採用されている。
ＴＦＴには逆スタガード（inverted staggered）型やトップゲート型等の種類があり、チャネル層の半導体膜にも非晶質半導体膜や結晶性半導体膜等の種類があり、それらは搭載される装置の用途や性能等により適宜選択される。
【０００４】
近年、液晶装置やＥＬ装置の狭額縁化や低コスト化を実現するために、駆動用ＴＦＴを用いたソースドライバやゲートドライバ等の駆動回路を、画素スイッチング用ＴＦＴを有する画素領域と同一基板上に形成した駆動回路一体型が開発されてきている。駆動回路を画素領域と同一基板上に形成することで、外付けＩＣチップのコスト削減が図れ、またＩＣチップの実装面積がいらないことから狭額縁化が可能となる。
駆動用ＴＦＴには、画素スイッチング用ＴＦＴに比べて大きな駆動電圧がより長時間印加され続けるため、電気特性の劣化が大きくなる。そのため、かかる用途では、信頼性が高く、移動度の大きな結晶性半導体膜が好ましく用いられる。結晶性半導体膜としては、多結晶半導体膜あるいは微結晶半導体膜等が挙げられる。
【０００５】
従来、多結晶半導体膜あるいは微結晶半導体膜等の結晶性半導体膜の形成方法としては、下地膜であるゲート絶縁膜上に非晶質半導体膜を形成した後にレーザ光を照射するレーザアニールにより非晶質半導体膜を多結晶化する方法（特許文献１の請求項１等を参照）、及びプラズマＣＶＤ（Chemical  Vapor  Deposition）法により直接、微結晶半導体膜を成膜する方法（特許文献２の段落００４１等を参照）が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７５０５号公報
【特許文献２】特開平８−９７４３６号公報
【特許文献３】特開２００３−１３１２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＴＦＴの製造には複数のフォトリソグラフィ工程が必要となるが、生産性向上の観点から、フォトリソグラフィ工程数を減らすことが望まれている。このため、比較的少ないフォトリソグラフィ工程数で製造が可能なことから、逆スタガード型のＴＦＴにおいて、チャネル背面をエッチングするバックチャネルエッチ型が使用されることが多い。
【０００８】
上記バックチャネルエッチ型においてチャネル層として結晶性半導体膜を用いる場合、その上には非晶質半導体膜が積層される。これは以下の理由によるものである。
バックチャネルエッチングを行う際に、ソース・ドレイン電極とのオーミックコンタクト層（ｎ層）とチャネル層の半導体膜とのエッチング選択性を確保することが困難である。そのため、基板面内のｎ層の膜厚ばらつきやエッチングレートのばらつきを考慮して、チャネル層の半導体膜の膜厚を厚く設定するとともに、エッチング時間を充分長く設定しておく必要がある。
しかしながら、特許文献１に記載のレーザアニールにより非晶質半導体膜を多結晶化する方法では、はじめに形成する非晶質半導体膜を厚く成膜すると非晶質半導体膜の下層部まで充分に溶融できないため、ゲート絶縁膜との界面部分まで厚み方向全体に良好な結晶性を有する結晶性半導体膜を形成することが難しい。また特許文献２に記載のプラズマＣＶＤ法により直接、微結晶半導体膜を成膜する方法では、微結晶半導体膜の成膜レートが非常に遅いため、充分な厚さを得るにはスループットが著しく低下するという問題がある。
したがって、レーザアニールあるいはプラズマＣＶＤ法で形成した結晶性半導体膜の上に比較的成膜レートの速い非晶質半導体膜を積層することによって、バックチャネルエッチングに対するプロセスマージンを確保することがなされている。
【０００９】
結晶性半導体膜は非晶質半導体膜よりもホール移動度が高いという特性を有している。したがって、例えば透過型の液晶装置に搭載されるバックライトなどからの光照射によってホール-電子対が生成されて、これが外部電圧の印加によって結晶性半導体膜中を移動すると考えられる。ＴＦＴのゲート電極にマイナスバイアス電圧を印加した状態で、ソース-ドレイン電極間に電圧を印加した場合には、ホールキャリアがソース-ドレイン電極間を流れてリーク電流を生成してしまう。液晶装置を表示装置として用いる場合には、このリーク電流に起因して、クロストークなどが視認され、表示品質が低下する恐れがある。
【００１０】
上記問題の対策としては、すべての半導体膜をゲート電極の形成領域内に配置し、ゲート電極を利用して半導体膜への背面からの光を遮ることによって、光励起による電子-ホール対の発生を抑制することが考えられる。しかしながら、かかる対策を講じても、ＴＦＴのオフ時にはゲート電極にマイナスのバイアス電圧が印加され、結晶性半導体膜にホールの蓄積層が形成されることから、ソース電極・ドレイン電極と結晶性半導体膜との接触部を介して電流が流れ、リーク電流が生成する。
特許文献３には、基板上に金属遮光膜（３、５）を形成し、その上層に絶縁膜（６）を挟んでＴＦＴを形成することが考えられる（請求項１及び図２を参照）。しかしながら、かかる態様ではＴＦＴの必須構成要素とは別に金属遮光膜（３、５）と絶縁膜（６）とを形成する必要があり、フォトリソグラフィ工程が増えることになり、生産性の観点から好ましくない。
【００１１】
本発明は上記事情に鑑みてなされたものであり、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することを目的とするものである。
本明細書において、「結晶性半導体膜」には、微結晶半導体膜及び多結晶半導体膜等が含まれる。
【課題を解決するための手段】
【００１２】
本発明の第１のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び／又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び／又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、前記ゲート電極と同層に形成された金属膜を備えたものである。
【００１３】
本発明の第２のアクティブマトリックス基板は、
絶縁性基板上に順次形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜上に順次形成された結晶性半導体膜及び非晶質半導体膜からなるチャネル層と、前記チャネル層上に互いに離間して形成されたソース電極及びドレイン電極とを備えた逆スタガード型の薄膜トランジスタと、画素電極とが複数対アレイ状に配置されたアクティブマトリックス基板であって、
前記結晶性半導体膜は前記ソース電極側及び／又は前記ドレイン電極側が前記薄膜トランジスタの外側でかつ前記ゲート電極の外側の領域に引き出されており、
前記結晶性半導体膜において、前記ソース電極又は前記ソース電極に接続されたソース配線と前記結晶性半導体膜との接触部と前記ゲート電極との間、及び／又は、前記ドレイン電極と前記結晶性半導体膜との接触部と前記ゲート電極との間に、ｎ型不純物が導入された不純物導入領域が形成されたものである。
【発明の効果】
【００１４】
本発明によれば、結晶性半導体膜を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板を提供することができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】第１実施形態のアクティブマトリックス基板の概略全体平面図である。
【図１Ｂ】第１実施形態のアクティブマトリックス基板の要部平面図である。
【図１Ｃ】第１実施形態のアクティブマトリックス基板の要部断面図である。
【図２Ａ】第１実施形態のアクティブマトリックス基板の製造工程図である。
【図２Ｂ】第１実施形態のアクティブマトリックス基板の製造工程図である。
【図２Ｃ】第１実施形態のアクティブマトリックス基板の製造工程図である。
【図２Ｄ】第１実施形態のアクティブマトリックス基板の製造工程図である。
【図２Ｅ】第１実施形態のアクティブマトリックス基板の製造工程図である。
【図３Ａ】第２実施形態のアクティブマトリックス基板の要部平面図である。
【図３Ｂ】第２実施形態のアクティブマトリックス基板の要部断面図である。
【図４】金属遮光膜に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。
【図５】第３実施形態のアクティブマトリックス基板の要部平面図である。
【図６】第４実施形態のアクティブマトリックス基板の要部断面図である。
【図７Ａ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【図７Ｂ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【図７Ｃ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【図７Ｄ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【図７Ｅ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【図７Ｆ】第４実施形態のアクティブマトリックス基板の製造工程図である。
【発明を実施するための形態】
【００１６】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態のアクティブマトリックス基板、及びこれを備えた液晶装置について説明する。図１Ａ〜図１Ｃは各々、本実施形態のアクティブマトリックス基板の概略全体平面図、要部平面図、及び要部断面図である。
視認しやすくするため、各構成要素の縮尺や位置等は適宜実際のものとは異ならせてある。図１Ｃは図１ＢのＸ-Ｘ'線断面図であるが、ここではドレイン電極側の金属遮光膜３については図示を省略してある。また、図１Ｃにおいて適宜ハッチングを省略してある。
本実施形態のアクティブマトリックス基板１００は、アクティブマトリックス型の液晶（表示）装置や有機ＥＬ（表示）装置等の電気光学装置に好適に用いられるものである。本実施形態では、透過型の液晶表示装置を例として説明する。
【００１７】
図１Ａに示すように、本実施形態のアクティブマトリックス基板１００は、表示が行われる画素領域１０１と画素領域１０１を囲むように設けられた額縁領域１０２とを有している。画素領域１０１には、複数のゲート配線（走査信号配線）１０９と複数のソース配線（表示信号配線）１１０とが互いに直交するように格子状に形成されている。これら複数のゲート配線１０９と複数のソース配線１１０とで区画された１つ１つの領域が画素１０５となっている。
【００１８】
アクティブマトリックス基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線１０９は走査信号駆動回路１０３に接続され、ソース配線１１０は表示信号駆動回路１０４に接続されている。
走査信号駆動回路１０３、表示信号駆動回路１０４には各々、ＦＰＣ（Flexible Printed Circuit）等の配線基板からなる外部配線部１０６、１０７が接続されている。
外部配線部１０６、１０７を介して走査信号駆動回路１０３、表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０９に供給する。表示信号駆動回路１０４は外部からの制御信号や表示データに基づいて、表示信号をソース配線１１０に供給する。これにより、表示データに応じた表示電圧が各画素１０５に供給される。
【００１９】
図１Ｂに示すように、個々の画素１０５に、画素スイッチング素子である１つの薄膜トランジスタ（ＴＦＴ）１０８と１つの画素電極１８とが形成されている。画素１０５において、ＴＦＴ１０８はゲート配線１０９とソース配線１１０との交点近傍に形成されている。アクティブマトリックス基板１００全体で見れば、ＴＦＴ１０８と画素電極１８とが複数対アレイ状に配置されている。１つの画素１０５に複数のＴＦＴが設けられる場合もある。
アクティブマトリックス基板１００の最表面には、配向膜（図示せず）が形成されている。
【００２０】
透過型の液晶装置は例えば、上記のアクティブマトリックス基板１００と、対向電極（共通電極）、カラーフィルタ、画素間を遮光するブラックマトリックス（ＢＭ）、及び配向膜等を備えた対向基板（カラーフィルタ基板）とが液晶層を挟持して対向配置された液晶パネルを備え、この液晶パネルの両基板の外側に偏光板と位相差板とを備え、さらに一方の基板の外側にバックライトユニットを備えて構成される（図示せず）。対向電極はアクティブマトリックス基板１００側に設けられることもある。
【００２１】
液晶装置においては、ゲート配線１０９からのゲート信号によってスイッチング素子であるＴＦＴ１０８がオンになり、ソース配線１１０からＴＦＴ１０８のドレイン電極１３（図１Ｂ、図１Ｃを参照）に接続された画素電極１８に表示電圧が印加される。そして、画素電極１８と対向電極との間に、表示電圧に応じた電界が生じる。
液晶装置では、画素電極１８と対向電極との間の電界によって液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化し、視認側の偏光板を通過する光の光量が変化することを利用して、画素１０５毎に光を変調でき、表示を行える。
【００２２】
図１Ｃに示すように、ＴＦＴ１０８は、
絶縁性基板１上に順次形成されたゲート電極２とゲート絶縁膜４と、
ゲート絶縁膜４上に順次形成された結晶性半導体膜５及び非晶質半導体膜６からなるチャネル層７と、
このチャネル層７上に互いに離間して形成されたソース電極１２及びドレイン電極１３とを備えた逆スタガード型のＴＦＴである。
本実施形態において、結晶性半導体膜５及び非晶質半導体膜６からなるチャネル層とソース電極１２及びドレイン電極１３との間にはオーミックコンタクト層（低抵抗膜）８が形成されている。
【００２３】
基板１は、ガラス基板や石英基板等の透光性を有する絶縁性基板である。
ゲート絶縁膜４は、ＳｉＮｘ、ＳｉＯ２膜、又はこれらの積層膜等からなり、ゲート電極２及び後記金属遮光膜３を覆うように形成されている。
本実施形態において、結晶性半導体膜５は多結晶又は微結晶のシリコン膜である。
本実施形態において、オーミックコンタクト層８は、不純物が添加されたＮ型非晶質シリコン膜である。オーミックコンタクト層８は、ソース電極１２及びドレイン電極１３の間の領域（チャネル部９）が除去されており、この除去部分を挟んでソース領域とドレイン領域とを有している。
ソース電極１２はオーミックコンタクト層８のソース領域に接続され、ドレイン電極１３はオーミックコンタクト層８のドレイン領域に接続されている。本実施形態において、ソース電極１２はソース配線１１０と一体形成されている。
【００２４】
アクティブマトリックス基板１００には、ソース電極１２、ドレイン電極１３、及びチャネル部９等を覆うように、基板全面に層間絶縁膜（保護絶縁膜）１０が形成され、この上に画素電極１８が形成されている。画素電極１８は層間絶縁膜１０に開孔された画素ドレインコンタクトホール１１を介してドレイン電極１３に接続されている。
【００２５】
図１Ｂ及び図１Ｃに示すように、結晶性半導体膜５及び非晶質半導体膜６はソース電極１２側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ソース電極１２に接続されたソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
本実施形態では、図１Ｂに示すように、結晶性半導体膜５及び非晶質半導体膜６のソース電極１２側はソース配線１１０に沿って、ゲート電極２を挟んで図示上側と図示下側に引き出されている。そして、ゲート電極２を挟んで図示上側と図示下側に引き出された部分に、各々金属遮光膜３が形成されている。
図１Ｂに示すように、結晶性半導体膜５及び非晶質半導体膜６はドレイン電極１３側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
金属遮光膜３は、バックライトから結晶性半導体膜５への光の入射を遮る膜として機能する。
【００２６】
上記構成では、結晶性半導体膜５において金属遮光膜３の形成領域内では、光照射によるホールの生成が抑制され、ホール蓄積層の形成が抑制される。従来構造ではゲート電極に負バイアス電圧を印加することにより誘起されたホールと光照射によって生成されたホールにより、ソース-ドレイン電極間にホールキャリアが流れ、リーク電流が生成すると考えられるが、本実施形態では、ホールキャリアの流れが金属遮光膜３で一旦遮られるた  めに、ソース-ドレイン電極間のホールキャリアの流れを抑制することができる。
本実施形態では、ソース-ドレイン電極間のホールキャリアの流れが抑制されるので、ＴＦＴ１０８のゲート電極２に負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。
【００２７】
次に、図２Ａ〜図２Ｅを参照して、アクティブマトリックス基板１００の製造方法の一例について説明する。図２Ａ〜図２Ｅは図１Ｃに対応した断面図である。
【００２８】
はじめに図２Ａに示す工程を実施する。
ガラス基板や石英基板等の透光性を有する絶縁性基板１上にＤＣマグネトロンスパッタ法により、ゲート電極材料からなる金属膜を成膜する。この金属膜をフォトリソグラフィ法及びウエットエッチング法により所定の形状にパターニングして、ゲート電極２及び金属遮光膜３を形成する。
実施例１においては、絶縁性基板１として無アルカリガラス基板を用い、ゲート電極２及び金属遮光膜３を２００ｎｍ厚のアルミニウム合金膜（アルミニウムにニッケルとネオジウムを所定量添加したアルミニウム合金膜）とした。ウエットエッチングには、リン酸を主成分とするエッチング液を用いた。
図面上はゲート電極２及び金属遮光膜３の端面が基板面に対して垂直になっているが、これらの端面はテーパ状とすることが望ましい。テーパ状とすることで、後に成膜するゲート絶縁膜４の被覆性が向上し、絶縁耐圧不良を抑制することができる。
【００２９】
次に図２Ｂに示す工程を実施する。
ゲート電極２及び金属遮光膜３を形成した基板１上に、プラズマＣＶＤ法によりゲート絶縁膜４を成膜する。
実施例１では、窒化シリコン膜（ＳｉＮｘ膜）をおよそ３００ｎｍ厚で成膜し、さらに酸化シリコン膜（ＳｉＯ２膜）をおよそ１００ｎｍ厚で成膜し、ＳｉＮｘ膜とＳｉＯ２膜との積層膜からなるゲート絶縁膜４を形成した。
かかる積層構造では、後に成膜する結晶性半導体膜５との界面がＳｉＯ２となる。かかる構成とすることで、後工程でゲート絶縁膜４との界面から良好な結晶性を有し、厚み方向全体に結晶性が良好な結晶性半導体膜５を形成することができ、好ましい。
ゲート絶縁膜４の膜厚は上記膜厚に限るものではなく、絶縁耐圧や絶縁膜容量などを勘案して決定すればよい。
【００３０】
続いて、ゲート絶縁膜４上に結晶性半導体膜５を形成する。
本実施形態では、ゲート絶縁膜４上に非晶質半導体膜をプラズマＣＶＤ法により成膜しこれを高温アニール処理した後、レーザアニールにより結晶化して、結晶性半導体膜５を形成する。
プラズマＣＶＤ法にて成膜した非晶質半導体膜は膜中に大量の水素を含有するため、この水素を低減するための処理として、非晶質半導体膜の成膜後に高温アニールを実施することが好ましい。かかるアニール処理を行っておくことにより、非晶質半導体膜をレーザアニールにより結晶化する際の温度上昇に伴う水素の急激な離脱による半導体膜表面の荒れを抑制することが可能となる。
高温アニール処理後の非晶質半導体膜に対して窒素などの不活性ガスを吹き付けて非晶質半導体膜の表面の酸素濃度を低下させる。この状態でパルスレーザ光を非晶質半導体膜に照射する。この際、レーザ光は所定の光学系を通して線状のビーム形状とされた後、非晶質半導体膜に照射される。非晶質半導体膜に対してレーザ走査を行うと、非晶質半導体膜はいったん溶融しその後凝固する際に結晶化する。
【００３１】
実施例１では、非晶質半導体膜として非晶質シリコン膜をおよそ５０ｎｍ厚で成膜し、成膜後に、窒素雰囲気の低真空状態で保持したチャンバ内を４００℃に加熱し、その内部で基板を３０分間保持した。
その後、非晶質半導体膜に対して窒素を吹き付けて非晶質半導体膜の表面の酸素濃度を低下させた後、パルスレーザを用いたレーザアニールを実施した。
レーザ光として、エキシマレーザ（発振波長：３０８ｎｍ）を用いた。またビーム形状はおよそ２００μｍ×２００ｍｍの線状ビーム形状とし、照射エネルギーを２００ｍＪ／ｃｍ２、走査の送りピッチを１５μｍとした。このような照射エネルギーで複数回にわたって非晶質半導体膜にレーザ光を照射し、ＳｉＯ２膜との界面まで厚み方向全体を良好に結晶化させることができた。実施例１では、非晶質部分を残すことなく、ＳｉＯ２膜に接して良好な結晶性を有する多結晶半導体膜（ｐｃ−Ｓｉ膜）を形成できた。
【００３２】
実施例１では、照射エネルギー密度を２５０ｍＪ／ｃｍ２に設定したが、これに限定されるものではない。照射エネルギー密度は２００〜３５０ｍＪ／ｃｍ２とすることが好ましい。照射エネルギー密度が２００ｍＪ／ｃｍ２よりも小さいと非晶質半導体膜の充分な結晶化ができず、Ｓ値の増大や移動度の低下を招く恐れがある。また、照射エネルギー密度が３５０ｍＪ／ｃｍ２よりも大きいと、半導体膜の表面荒れや、結晶性の低下、ゲート電極へのダメージ等が発生する恐れがあるため好ましくない。
【００３３】
結晶性半導体膜５は、プラズマＣＶＤ法により直接成膜することもできる（「背景技術」の項に挙げた特許文献２の段落００４１等を参照）。
【００３４】
次に図２Ｃに示す工程を実施する。
結晶性半導体膜５表面の自然酸化膜を除去するために、フッ酸系の薬液で洗浄した後、プラズマＣＶＤ法により非晶質半導体膜６及びオーミックコンタクト層（低抵抗膜）８を順次成膜する。
実施例１では、非晶質半導体膜６として真性の非晶質シリコン（ｉ−ａ−Ｓｉ）膜をおよそ１５０ｎｍ膜厚で成膜した。また、オーミックコンタクト層８として、不純物元素としてリンを含有した非晶質シリコン（ｎ＋ａ−Ｓｉ）膜を３０ｎｍ厚で成膜した。
【００３５】
次にフォトリソグラフィ法及びドライエッチング法により、オーミックコンタクト層８、非晶質半導体膜６、及び結晶性半導体膜５を順次所定の形状にパターニングする。これにより、ゲート絶縁膜４表面が部分的に露出される。
実施例１では、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いた。これにより、フォトレジストを後退させながらエッチングを行うことができ、オーミックコンタクト層８、非晶質半導体膜６、及び結晶性半導体膜５のパターン端面をテーパ形状とした。これらの端面をテーパ状とすることにより、後に成膜する金属膜の被覆性が向上し、上記の半導体膜のパターン段差部による断線を抑制することができる。
【００３６】
次に図２Ｄに示す工程を実施する。
オーミックコンタクト層８上に、ソース電極１２及びドレイン電極１３を形成するための金属膜をＤＣマグネトロンスパッタ法により成膜する。
実施例１では、金属膜としてＣｒ膜をおよそ２００ｎｍ厚で成膜した。
次に、フォトリソグラフィ法及びウエットエッチング法により、金属膜を所望のパターンに加工して、ソース電極１２及びドレイン電極１３を形成する。
実施例１では、ウエットエッチングに用いるエッチング液として、過塩素酸と硝酸セリウムアンモニウムからなる薬液を用いた。
【００３７】
次に、オーミックコンタクト層８のソース電極１２とドレイン電極１３との間の領域をドライエッチングする。具体的には、ソース電極１２及びドレイン電極１３をマスクとして、オーミックコンタクト層８のエッチングを行う。このとき、非晶質半導体膜６のソース電極１２とドレイン電極１３との間の領域の表層部も一部除去される。この工程により、オーミックコンタクト層８は、チャネル部９を挟んでソース領域とドレイン領域に分離される。
実施例１では、トータルのエッチング膜厚をおよそ８０ｎｍとした。オーミックコンタクト層８は３０ｎｍの膜厚に成膜していたので、非晶質半導体膜６のエッチング量はおよそ５０ｎｍであった。
【００３８】
次に図２Ｅに示す工程を実施する。
プラズマＣＶＤ法により層間絶縁膜１０を成膜し、フォトリソグラフィ法及びドライエッチング法により所定の領域にコンタクトホール１１を開孔する。
実施例１においては、層間絶縁膜１０として窒化シリコン膜をおよそ３００ｎｍ厚で成膜した。
【００３９】
続いて、ＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）などの透光性導電膜を成膜し、フォトリソグラフィ法により所定の形状にパターニングして、画素電極１８及び端子電極（図示せず）を形成する。
実施例１においては、Ａｒガス、Ｏ２ガス、及びＨ２Ｏガスを混合したガスを用いたＤＣマグネトロンスパッタリング法により、加工性に優れた非晶質の透明導電膜を成膜した。エッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法によって行った。
不要なレジストを除去した後にアニールを行うことにより非晶質透明導電膜を結晶化させて、ＴＦＴ１０８及びアクティブマトリックス基板１００が完成する。
【００４０】
本実施形態においては、結晶性半導体膜５はソース電極１２側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ソース電極１２に接続されたソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間に、ゲート電極２と同層に形成された金属遮光膜３を備える構成とした。
本実施形態においてはまた、結晶性半導体膜５はドレイン電極１３側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ゲート電極２と同層に形成された金属遮光膜３を備える構成とした。
【００４１】
本実施形態の上記構成では、金属遮光膜３が形成された遮光領域において結晶性半導体膜５内にホール蓄積層が形成されるのを抑制することができ、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、ＴＦＴ１０８のゲート電極２へ負バイアス電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜５を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態では、ゲート電極２と金属遮光膜３とを同一プロセスで形成できるので、生産性も良い。
以上説明したように、本実施形態によれば、結晶性半導体膜５を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板１００を提供することができる。
【００４２】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態のアクティブマトリックス基板について説明する。図３Ａ、図３Ｂは各々、本実施形態のアクティブマトリックス基板の要部平面図、要部断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【００４３】
図３Ｂに示すように、本実施形態のＴＦＴ２０８及びアクティブマトリックス基板２００は、第１実施形態と同様の断面構造を有している。
図３Ａ及び図３Ｂに示すように、第１実施形態と同様に、結晶性半導体膜５及び非晶質半導体膜６はソース電極１２側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ソース電極１２に接続されたソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
図３Ａに示すように、第１実施形態と同様に、結晶性半導体膜５及び非晶質半導体膜６はドレイン電極１３側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
さらに、図３Ａに示すように、本実施形態においては、金属遮光膜３がゲート配線１０９と平行に額縁領域１０２（図１Ａを参照）まで延びた金属配線となっている。金属配線である金属遮光膜３は、額縁領域１０２において外部端子に接続されており、外部から正電圧が印加可能とされている。
本実施形態においても、金属遮光膜３は、バックライトから結晶性半導体膜５への光の入射を遮る膜として機能する。
【００４４】
本実施形態においても、第１実施形態と同様に、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、バックライトからの光を遮光する金属遮光膜３を設けているので、金属遮光膜３が形成された遮光領域において結晶性半導体膜５内にホール蓄積層が形成されるのを抑制することができる。
【００４５】
さらに、本実施形態では、金属遮光膜３を金属配線として外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜５において、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間の部分に対して、ゲート絶縁膜４を介して下層の金属遮光膜３から電圧を印加することができる。
ここで、印加する電圧を正電圧とすれば、結晶性半導体膜５とゲート絶縁膜４との界面近傍に電子が蓄積される。逆に印加する電圧を負電圧とすれば、結晶性半導体膜５とゲート絶縁膜４との界面近傍にホールが蓄積される。
本実施形態では、金属遮光膜３に外部から正電圧を印加可能な構成としているので、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間の部分において、結晶性半導体膜５とゲート絶縁膜４との界面近傍に電子を蓄積させることができ、金属遮光膜３を形成した領域における結晶性半導体膜５内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態では第１実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、ＴＦＴ２０８のゲート電極２へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
【００４６】
本実施形態のアクティブマトリックス基板２００は第１実施形態と同様のプロセスで製造することができる。
実施例２として、金属遮光膜３のパターンを図３Ａに示すものとした以外は実施例１と同様として、アクティブマトリックス基板２００を得た。
図４は、金属遮光膜３に電圧を印加したときのリーク電流の印加電圧依存性を示すグラフである。この図には、金属遮光膜３に正電圧を印加することによってリーク電流量が低減され、印加電圧値が高い程リーク電流の低減効果が大きくなることが示されている。
すなわち、金属遮光膜３への印加電圧は正側に大きい程好ましい。具体的には、金属遮光膜３へ印加電圧は、ＴＦＴの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。図４の例ではＴＦＴの閾値電圧＝４．２Ｖであった。
【００４７】
本実施形態では、ＴＦＴのゲート電極２へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜５を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
本実施形態においても、ゲート電極２と金属遮光膜３とを同一プロセスで形成できるので、生産性も良い。
【００４８】
以上説明したように、本実施形態によれば、結晶性半導体膜５を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板２００を提供することができる。
【００４９】
「第３実施形態」
図面を参照して、本発明に係る第３実施形態のアクティブマトリックス基板について説明する。図５は本実施形態のアクティブマトリックス基板の要部平面図である。第１実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【００５０】
本実施形態のＴＦＴ３０８及びアクティブマトリックス基板３００の断面構造は、第１実施形態と同様であるが、第１実施形態にはない接続電極３１とコンタクトホール３２、３３が設けられている。
【００５１】
図５に示すように、第１実施形態と同様に、結晶性半導体膜５及び非晶質半導体膜６はソース電極１２側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ソース電極１２に接続されたソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
第１実施形態と同様に、結晶性半導体膜５及び非晶質半導体膜６はドレイン電極１３側がＴＦＴ１０８の外側でかつゲート電極２の外側の領域に引き出されており、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、ゲート電極２と同層に金属遮光膜３が形成されている。
【００５２】
第２実施形態では、金属遮光膜３を金属配線として、外部から正電圧が印加可能な構成とした。本実施形態では、金属遮光膜３は第１実施形態と同様のパターンで形成されており、それ自身は電圧が印加可能な配線ではないが、ソース配線１１０と電気的に接続されており、ソース配線１１０を介して外部から正電圧が印加可能とされている。
【００５３】
図５に示すように、ソース配線１１０及び金属遮光膜３上には、画素電極１８と同層にソース配線１１０と金属遮光膜３とを接続するための接続電極３１が形成されている。接続電極３１は、画素電極１８と同一プロセスで形成され、画素電極１８と同じ透光性導電膜からなる。接続電極３１は層間絶縁膜１０に開孔されたコンタクトホール３２を介してソース配線１１０に接続され、層間絶縁膜１０に開孔されたコンタクトホール３３を介して金属遮光膜３に接続されている。
【００５４】
本実施形態においても、第１、第２実施形態と同様に、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に、バックライトからの光を遮光する金属遮光膜３を設けているので、金属遮光膜３が形成された遮光領域において結晶性半導体膜５内にホール蓄積層が形成されるのを抑制することができる。
【００５５】
本実施形態においても第２実施形態と同様に、金属遮光膜３に対して外部から電圧を印加可能な構成としている。かかる構成では、結晶性半導体膜５において、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間の部分に対して、ゲート絶縁膜４を介して下層の金属遮光膜３から正電圧を印加することができる。かかる構成では、結晶性半導体膜５とゲート絶縁膜４との界面近傍に電子を蓄積させることができ、金属遮光膜３を形成した領域における結晶性半導体膜５内でのホール蓄積層の形成を確実に抑制することができる。
したがって、本実施形態においても第１実施形態よりも、ソース・ドレイン電極間において、ホールキャリアの移動をより高いレベルで抑制することができ、ＴＦＴ３０８のゲート電極２へ負バイアス電圧を印加している際の光リーク電流をより高いレベルで低減することが可能となる。
本実施形態においても、金属遮光膜３へ印加電圧は、ＴＦＴの閾値電圧以上とすることが好ましい。かかる印加電圧とすることで、光リーク電流を効果的に低減することができる。
【００５６】
第２実施形態では、アクティブマトリックス基板のゲート配線及びソース配線とは別に金属遮光膜３からなる金属配線を設ける構成とした。かかる構成においては、金属遮光膜３からなる金属配線に電圧を供給するための電源を別途設ける必要があるため、消費電力が増加する。また、ゲート配線と金属遮光膜からなる金属配線は同層に形成されるが、これらの配線がパターン不良によって一箇所でも短絡した場合には、互いに同電位となるため、所望の電圧を印加できず、ライン状の欠陥となる。
これに対して、本実施形態においては、金属遮光膜３への正電圧の印加はソース配線１１０を利用しているので、金属遮光膜３へ電圧を供給するための電源は不要であり、また同層のパターン不良による配線間ショートも発生しにくい。
【００５７】
本実施形態では、ＴＦＴのゲート電極２へ負バイアス電圧を印加している際の光リーク電流を効果的に低減することができるので、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜５を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【００５８】
本実施形態のアクティブマトリックス基板３００は第１実施形態と同様のプロセスで製造することができる。
本実施形態においても、ゲート電極２と金属遮光膜３とを同一プロセスで形成できる。また、コンタクトホール３２、３３は、画素ドレインコンタクトホール１１を開孔する際に同時に開孔でき、接続電極３１は画素電極１８と同時に形成できる。
したがって、本実施形態のアクティブマトリックス基板３００は生産性も良い。
【００５９】
以上説明したように、本実施形態によれば、結晶性半導体膜５を備え、生産性が良く、かつ、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板３００を提供することができる。
【００６０】
第１〜第３実施形態においては、「ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間」と「ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間」の双方に金属遮光膜３を設ける場合に説明したが、少なくともいずれか一方に金属遮光膜３を設ければ、従来よりも光リーク電流の発生が抑制されたアクティブマトリックス基板を提供することができる。
【００６１】
「第４実施形態」
図面を参照して、本発明に係る第４実施形態のアクティブマトリックス基板について説明する。図６は本実施形態のアクティブマトリックス基板の要部断面図で、図７Ａ〜図７Ｆは製造工程図である。第１実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
【００６２】
第１〜第３実施形態においては、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間、及びドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間に金属遮光膜３を設けることによって、金属遮光膜３が形成された遮光領域での光照射によるホール-電子対の生成を抑え、ホールキャリアの移動による光リーク電流を低減するようにした。
【００６３】
図６に示すように、本実施形態のアクティブマトリックス基板４００では、結晶性半導体膜５はソース電極１２側がＴＦＴ４０８の外側でかつゲート電極２の外側の領域に引き出されており、結晶性半導体膜５において、ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間に、ｎ型不純物が導入された不純物導入領域４１が形成されている。
【００６４】
結晶性半導体膜５はドレイン電極１３側がＴＦＴ４０８の外側でかつゲート電極２の外側の領域に引き出されており、結晶性半導体膜５において、ドレイン電極１３と結晶性半導体膜５との接触部ＤＣ（図示略、第１〜第３実施形態の図面を参照）とゲート電極２との間にｎ型不純物が導入された不純物導入領域４１が形成された構成としてもよい。
【００６５】
「ソース配線１１０と結晶性半導体膜５との接触部ＳＣとゲート電極２との間」と「ドレイン電極１３と結晶性半導体膜５との接触部ＤＣとゲート電極２との間」のうち、少なくともいずれか一方に不純物導入領域４１を設ければよい。
上記構成では、結晶性半導体膜５のｎ型不純物を導入した領域４１においてホール蓄積層の形成を抑制することができる。その結果、金属遮光膜３を設ける場合と同様に、ソース・ドレイン電極間においてホールキャリアの移動を抑制することができると考えられ、ＴＦＴ４０８のゲート電極２へ負の電圧を印加している際の光リーク電流を低減することが可能となる。したがって、例えばバックライトなどからの光照射によって生成したホールがホール移動度の高い結晶性半導体膜５を通してソース-ドレイン電極間を流れることを抑制することができ、クロストークなどの表示品質の低下を抑えることができる。
【００６６】
図７Ａ〜図７Ｆを参照して、アクティブマトリックス基板４００の製造方法の一例について説明する。
【００６７】
図７Ａ及び図７Ｂに示すように、絶縁性基板１上に、ゲート電極２及びゲート絶縁膜４を形成した後、結晶性半導体膜５を形成する（プロセスは第１実施形態と同様）。
次に、図７Ｃに示すように、フォトリソグラフィ法により不純物を導入する領域が開口したレジストパターンＰＲを形成し、このレジストパターンＰＲをマスクとして、イオン注入を実施する。図中、符号４０は注入するイオンを示している。その後、イオン注入により硬化したレジスト表面をアッシング処理し、レジスト剥離液によってレジストを除去する。
実施例４では、加速電圧：５ｋＶ、ドーズ量：１.０×１０１１ｉｏｎｓ／ｃｍ２として、イオン注入を実施した。
【００６８】
その後、図７Ｄ〜図７Ｆに示すプロセスを経て、アクティブマトリックス基板４００が製造される。図７Ｄ〜図７Ｆに示すプロセスは、第１実施形態の図２Ｃ〜図２Ｅに示したプロセスと同様である。
【００６９】
本実施形態は、不純物導入領域４１は結晶性半導体膜５を形成した後に部分的にイオン注入を実施することで形成可能であり、製造性が良い。
【００７０】
以上説明したように、本実施形態によっても、結晶性半導体膜５を備え、光リーク電流の発生が抑制され、トランジスタ特性が良好なアクティブマトリックス基板４００を提供することができる。
【００７１】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
【符号の説明】
【００７２】
１：絶縁性基板、２：ゲート電極、３：金属遮光膜、４：ゲート絶縁膜、５：結晶性半導体膜、６：非晶質半導体膜、７：チャネル層、８：オーミックコンタクト層（低抵抗膜）、９：チャネル部、１０：層間絶縁膜、１１：画素ドレインコンタクトホール、１２：ソース電極、１３：ドレイン電極、１８：画素電極、３１：接続電極、４１：不純物導入領域、１００、２００、３００、４００：アクティブマトリックス基板、１０８、２０８、３０８、４０８：ＴＦＴ、１０９：ゲート配線、１１０：ソース配線
【図１Ａ】
2011253921.tif 000003
【図１Ｂ】
2011253921.tif 000004
【図１Ｃ】
2011253921.tif 000005
【図２Ａ】
2011253921.tif 000006
【図２Ｂ】
2011253921.tif 000007
【図２Ｃ】
2011253921.tif 000008
【図２Ｄ】
2011253921.tif 000009
【図２Ｅ】
2011253921.tif 000010
【図３Ａ】
2011253921.tif 000011
【図３Ｂ】
2011253921.tif 000012
【図４】
2011253921.tif 000013
【図５】
2011253921.tif 000014
【図６】
2011253921.tif 000015
【図７Ａ】
2011253921.tif 000016
【図７Ｂ】
2011253921.tif 000017
【図７Ｃ】
2011253921.tif 000018
【図７Ｄ】
2011253921.tif 000019
【図７Ｅ】
2011253921.tif 000020
【図７Ｆ】
2011253921.tif 000021