(57)【要約】【課題】  従来のＩＧＢＴでは、メインセルの面積比率を積極的に減少させて正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進していた。しかし、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。【解決手段】  トレンチセルを有するＩＧＢＴにおいて、ベース領域を隣り合うセル間で離間して配置し、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設ける。また、ベース領域間を十分広げ、ベース領域の面積を従来より低減する。更に、ベース領域が配置されないドリフト層表面に、ＩＧＢＴのプレーナーセルを配置する。【選択図】    図１
2011204762.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層に設けられた複数の絶縁ゲート型バイポーラトランジスタのセルを備える絶縁ゲート型バイポーラトランジスタであって、
それぞれの前記セルは、前記逆導電型半導体層の表面に設けられたトレンチと、
該トレンチ内に絶縁膜を介して設けられたゲート電極と、
前記トレンチを挟んで前記逆導電型半導体層の表面に設けられた一導電型のベース領域と、
前記トレンチを挟んで前記ベース領域表面に設けられた逆導電型のエミッタ領域と、を有し、
隣り合う前記セルは、それぞれの前記ベース領域が離間して配置され、該両ベース領域の間の前記逆導電型半導体層表面に前記両ベース領域のそれぞれの端部と重畳する他の絶縁膜が設けられることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記セルは、前記逆導電型半導体層の表面において第１方向に延在することを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記他の絶縁膜上に設けられた他のゲート電極と、
前記両ベース領域のそれぞれの端部の表面に設けられた逆導電型の他のエミッタ領域と、を有する絶縁ゲート型バイポーラトランジスタの他のセルを設けることを特徴とする請求項２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記他のセルは、前記第１方向に延在することを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記セルは前記第１方向において互いに離間して複数設けられ、それぞれの一部が前記表面において前記第１方向に直交する第２方向に延在し、
前記他のセルは、一部が前記第２方向に延在することを特徴とする請求項４記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型バイポーラトランジスタに係り、特に正孔の蓄積効果を高めた絶縁ゲート型バイポーラトランジスタに関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ））は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
【０００３】
ＩＧＢＴは、ＰＴ（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）構造とＮＰＴ（Ｎｏｎ  Ｐｕｎｃｈｉ  Ｔｈｒｏｕｇｈ）構造とに大別される。
【０００４】
ＰＴ構造は、コレクタ層として半導体基板が用いられ、これにバッファ層、ドリフト層が順次エピタキシャル成長されたものである。ドリフト層は、高耐圧が要求されると、それに応じた厚さが必要となる。そうすると、ドリフト層のエピタキシャル成長によるコストが増大してしまう。
【０００５】
これに対して、ＮＰＴ構造では、ドリフト層は、ＦＺ（Ｆｌｏａｔ  Ｚｏｎｉｎｇ）ウエハが研磨されて形成される。これにより、高耐圧が要求されても、製造コストの増大が抑制される。
【０００６】
ところが、ＮＰＴ構造では、コレクタ層は、ｐ＋型不純物が低ドーズ量でドリフト層に注入されることにより形成される。このため、ＮＰＴ構造は、ＰＴ構造と比較すると、コレクタ層からドリフト層に注入される正孔の量が数桁低くなる。この場合、正孔がエミッタ電極から排出される量を無視できない。
【０００７】
これを解決すべく、従来においても、正孔の排出を抑制する試みがなされてきた。例えば、特許文献１では、隣接するトレンチ間の第１領域ではエミッタ領域とエミッタ電極とを接続させることで当該領域をメインセルとする一方、隣接するトレンチ間であって第１領域と異なる第２領域ではエミッタ領域とエミッタ電極との間に層間絶縁膜を形成することで当該領域をダミーセルとする構成が開示されている。正孔はＩＧＢＴがオンの状態においてコレクタ側からベース層に注入されるわけであるが、このような構成によってメインセルの面積が減少するため、正孔がメインセルを通じてエミッタ側へ排出されにくくなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−１６７７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、特許文献１に係る発明では、メインセルの面積比率を積極的に減少させることにより、正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進することができる。
【００１０】
しかし、当該従来技術では、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、コレクタ領域となる一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層に設けられた複数の絶縁ゲート型バイポーラトランジスタのセルを備える絶縁ゲート型バイポーラトランジスタであって、それぞれの前記セルは、前記逆導電型半導体層の表面に設けられたトレンチと、該トレンチ内に絶縁膜を介して設けられたゲート電極と、前記トレンチを挟んで前記逆導電型半導体層の表面に設けられた一導電型のベース領域と、前記トレンチを挟んで前記ベース領域表面に設けられた逆導電型のエミッタ領域と、を有し、隣り合う前記セルは、それぞれの前記ベース領域が離間して配置され、該両ベース領域の間の前記逆導電型半導体層表面に前記両ベース領域のそれぞれの端部と重畳する他の絶縁膜が設けられることにより解決するものである。
【００１２】
本発明は、トレンチ型セルを有するＮＰＴ構造のＩＧＢＴにおいて、正孔の流出経路となるベース領域を隣り合うセル間で離間して配置し、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設けて、トランジスタのオン時にドリフト層に注入された正孔の流出する経路を制限し、正孔の蓄積効果を高めるものである。
【００１３】
また、ドリフト層の一部にベース領域が配置されない領域を広く設けてベース領域の面積を従来より低減し、正孔の蓄積効果を高めるものである。
【００１４】
更に、ベース領域が配置されないドリフト層表面に、プレーナー構造のトランジスタを配置して電子供給源を増やし、正孔の蓄積効果を高めつつ電流密度の低下を抑制するものである。
【発明の効果】
【００１５】
本発明によれば、以下の効果が得られる、
第１に、トレンチ型セルを有するＮＰＴ構造の絶縁ゲート型バイポーラトランジスタにおいて、トランジスタのオン時にドリフト層に注入された正孔の蓄積効果を高めることができる。
【００１６】
すなわち、１つのセルのベース領域と、これと隣り合うセルのベース領域とを離間し、両ベース領域間のドリフト層表面にエミッタ電極とドリフト層を絶縁する絶縁膜を設ける。これにより、従来構造と比較して、ｐ型不純物領域であるベース領域を介して正孔が引き抜かれる経路を制限できるので、コレクタ層から注入された正孔が蓄積され易い構造を実現できる。
【００１７】
正孔は直近のｐ型不純物領域を介して、エミッタ電極へ流出するので、離間して隣り合うベース領域の間隔を広げることによって、正孔の蓄積効果を高めることができる。また、ドリフト層上には、両ベース領域を接続する電極（エミッタ電極）が存在しているため、両ベース領域が配置されない領域間のドリフト層表面に、当該電極とドリフト層とを絶縁する絶縁膜を設け、正孔が離間した両ベース領域のみを経路として引き抜かれるように制限する。
【００１８】
これにより、ドリフト層における正孔の蓄積効果を高めることができ、飽和電圧の低減を図ることができる。
【００１９】
第２に、離間したベース領域間のドリフト層（絶縁膜）上にプレーナー構造の他のＩＧＢＴのセルを設けることにより、トランジスタのオン時のチャネル（反転層）長を稼ぎ、電子供給源を増やすことができる。トレンチ型のセルにおいてベース領域間を離間することは、当該セルの間隔を離間することとなり、トランジスタのセル密度が減少することになる。しかし、ベース領域を離間した箇所にプレーナー構造の他のセルを配置することで、セル密度の大幅な減少を抑制できる。
【００２０】
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
【００２１】
第３に、ベース領域をそれぞれ島状に設け、トレンチ型のセルを十字状に形成し、プレーナー構造のセルを格子状に形成することにより、両ベース領域の面積の低減によって効率的に正孔の蓄積効果を高め且つ、電子供給源を増やす構造を実現できる。
【００２２】
更に、島状のベース領域上のみに選択的にトレンチ型のセルを配置することで、島状のベース領域に対してストライプ状にトレンチ型のセルを配置する構造と比較して、両ベース領域が配置されない領域（トランジスタ動作に寄与しない領域）におけるゲート容量の増加を抑制できる。
【００２３】
第４に、ベース領域を、両ベース領域の深さの２倍〜５倍の距離で離間することにより、両ベース領域に正孔が吸収される機会を十分に低減し、正孔の蓄積効果を高めることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）平面図、（Ｂ）斜視図である。
【図２】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図３】本発明の第２の実施形態の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）平面図、（Ｂ）斜視図である。
【図４】本発明の第２の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図５】本発明の第３の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図６】本発明の第４の実施形態の絶縁ゲート型バイポーラトランジスタを説明する平面図である。
【図７】本発明の第４の実施形態の絶縁ゲート型バイポーラトランジスタを説明する斜視図である。
【図８】本発明の第４の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【発明を実施するための形態】
【００２５】
以下、図１から図８を参照して、本発明の実施形態について、ｎチャネル型ＮＰＴ−ＩＧＢＴを例に詳述する。
【００２６】
はじめに、本発明の第１実施形態に係るＩＧＢＴ１０Ａの構成について、図１および図２を参照して具体的に説明する。図１はＩＧＢＴ１０Ａを示す図であり、図１（Ａ）が基板の主面（表面）側の平面図であり、図１（Ｂ）が図１（Ａ）の一部を示す斜視図である。
【００２７】
なお、図１（Ａ）の平面図においては基板の表面上に設けられるエミッタ電極と層間絶縁膜の図示を省略し、図１（Ｂ）においてはエミッタ電極の図示を省略した。
【００２８】
ＩＧＢＴ１０Ａは、一導電型半導体層１と、逆導電型半導体層２と、トレンチ型のＩＧＢＴのセル（以下トレンチセル）１１を有する。
【００２９】
図１（Ａ）を参照して、複数のトレンチセル１１は、ドリフト層（ｎ−型半導体層）２表面に、当該表面の平面視においてＹ方向に伸びるストライプ状で、互いに平行に設けられる。
【００３０】
それぞれのトレンチセル１１は、ベース領域２１と、トレンチ３１と、ゲート絶縁膜４１と、ゲート電極５１と、エミッタ領域６１と、ボディ領域７１とを有する。
【００３１】
トレンチ３１は、ドリフト層２の表面に、Ｙ方向に延在するようなストライプ状に設けられる。トレンチ３１内は、例えば酸化膜などによるゲート絶縁膜４１で被覆され、不純物をドープしたポリシリコン層などによるゲート電極５１が埋設される。
【００３２】
ゲート電極５１は、ＩＧＢＴ１０Ａの周囲に形成されたゲート引き回し配線８と接続されるように形成される。これにより、ゲート電極５１は、ゲート引き回し配線８の信号に応じて制御される。また、ｐ＋型不純物領域であるガードリング６は、ゲート引き回し配線８に囲まれた領域であって基板の周囲に形成される。
【００３３】
ガードリング６は、ＩＧＢＴ１０Ａの周囲において、ベース領域２１よりも深くなるように形成される。また、ゲート引き回し配線８は、ＩＧＢＴ１０Ａの周囲において、その上下が層間絶縁膜３に挟まれるように形成される。
【００３４】
ベース領域２１は、トレンチ３１を挟んでドリフト層２表面に設けられたｐ型不純物領域である。ここではベース領域２１は、トレンチ３１に沿ってその両側に、Ｙ方向に延びるストライプ状に設けられる。
【００３５】
エミッタ領域６１は、トレンチ３１を挟んでベース領域２１表面に設けられた高濃度のｎ型（ｎ＋型）不純物領域である。エミッタ領域６１は、トレンチ３１と隣接し、トレンチ３１に沿ってその両側に、Ｙ方向に延びるストライプ状に設けられる。
【００３６】
ボディ領域７１は、エミッタ領域６１の両外側のベース領域２１表面に、Ｙ方向に延びるストライプ状に設けられた高濃度のｐ型（ｐ＋型）不純物領域である。
【００３７】
本実施形態のトレンチセル１１は、少なくともトレンチ型のゲート電極５１と、これを挟むように設けられた１対のベース領域２１と、１対のエミッタ領域６１とを有してトランジスタ動作を行う領域をいい、本実施形態ではこの領域がＹ方向に沿ったストライプ状に設けられている。
【００３８】
そして、１つのトレンチセル１１と、これと隣り合うトレンチセル１１とは、互いのベース領域２１が、基板表面においてＹ方向に直交するＸ方向において離間距離Ｌで離間するように配置される。
【００３９】
図１（Ｂ）を参照して、基板は、コレクタ層となる高濃度のｐ型（ｐ＋＋型）半導体層１の上に、ｎ−型半導体層２を積層してなる。ｎ−型半導体層２は、ＩＧＢＴ１０Ａのドリフト層となる。
【００４０】
尚、本実施形態のＩＧＢＴ１０Ａは、ＮＰＴ構造であり、ｎ−型のＦＺウエハに、ｐ＋＋型不純物のイオン注入によりｐ＋＋型半導体層１を形成している。
【００４１】
ドリフト層２の表面に層間絶縁膜３が設けられる。層間絶縁膜３にはエミッタ領域６１とボディ領域７１がＹ方向のストライプ状に露出するコンタクトホールＣＨが設けられる。つまり層間絶縁膜３は、ゲート電極５１の上を覆う。更に層間絶縁膜３は、隣り合うベース領域２１間のドリフト層２表面にも設けられ、その両端は２つのベース領域２１のそれぞれの端部と重畳する。詳細には層間絶縁膜３は、対向するように配置される２つのトレンチセル１１のボディ領域７１の端部までを覆うように設けられる。
【００４２】
図２は、図１（Ａ）のａ−ａ線の断面図である。
【００４３】
エミッタ領域６１は、トレンチ３１に隣接してその両側に設けられ、ボディ領域７１は、エミッタ領域６１の両外側に設けられる。ベース領域２１の深さＤは、トレンチ３１の底部より浅く、ボディ領域７１の深さはベース領域２１より浅く、エミッタ領域６１の深さはボディ領域７１より浅い。
【００４４】
隣り合うベース領域２１は、離間距離Ｌで離間される。離間距離Ｌは、一例として、ベース領域２１の深さＤの２倍〜５倍である。
【００４５】
エミッタ電極４は、全てのエミッタ領域６１を覆うことができる程度の面積にて幅広く形成される。そして、層間絶縁膜３は、エミッタ電極４とエミッタ領域６１とが接続され、かつ、エミッタ電極４とドリフト層２とが絶縁されるように形成される。また、ｐ＋＋型半導体層１の裏面にはコレクタ電極５が設けられる。
【００４６】
以下に、当該構成による作用について図２の断面図を参照して説明する。
【００４７】
ＩＧＢＴ１０Ａがオン状態のとき、すなわち、エミッタ電極４がアースに接続され、コレクタ電極５に正電圧が印加されると、ドリフト層２とベース領域２１とからなるｐｎ接合は逆バイアスとなる。この状態においてゲート電極５１にエミッタ電極４との間で閾値以上の正電圧が印加されると、ドリフト層２にはゲート電極５１に沿ってｎ型に反転したチャネルが形成される。すると、当該チャネルを介して、エミッタ領域６１からドリフト層２に電子が注入される。電子は、主に矢印の如く、ベース領域２１下方のドリフト層２を経路として移動する。これにより、コレクタ層１からドリフト層２に正孔が注入され、ドリフト層２において伝導度変調が生じて、ドリフト層２の抵抗が低くなる。
【００４８】
本実施形態では、ＩＧＢＴ１０Ａのオン状態において、破線で示すベース領域２１間のドリフト層２（以下、蓄積部ＨＡと称する）に正孔が蓄積されやすく、エミッタ電極４から正孔が排出されにくいため、伝導度変調効果が良好である。
【００４９】
ベース領域２１はエミッタ電極４と接続しており、ドリフト層２に注入された正孔は、ｐ型不純物領域である直近のベース領域２１を介してエミッタ電極４に排出される。このとき本実施形態では、隣り合うトレンチセル１１のベース領域２１が離間距離Ｌで離間されている。更に、蓄積部ＨＡとなるドリフト層２の表面に、エミッタ電極４とドリフト層２とを絶縁する層間絶縁膜３を設けている。
【００５０】
離間距離Ｌを、十分に大きくする（例えばベース領域２１深さＤの２倍〜５倍にする）ことで、ベース領域２１に近接する正孔の割合を全体として低減することができる。同時に、正孔の引き抜きの経路を離間したベース領域２１のみに制限することで、蓄積部ＨＡに蓄積された正孔が引き抜かれる機会を抑制する。
【００５１】
これにより、ドリフト層２における正孔の蓄積効果を高めることができ、飽和電圧の低減を図ることができる。
【００５２】
次に、図３を参照して本発明の第２の実施形態のＩＧＢＴ１０Ｂについて説明する。図３（Ａ）がＩＧＢＴ１０Ｂの平面図であり、図３（Ｂ）が図３（Ａ）の一部の斜視図である。図３（Ａ）では層間絶縁膜及びエミッタ電極を省略し、図３（Ｂ）ではエミッタ電極を省略している。
【００５３】
第２の実施形態では、蓄積部ＨＡのドリフト層２上に、プレーナー構造のＩＧＢＴのセル（以下プレーナセル）１２を配置するものである。
【００５４】
この場合、蓄積部ＨＡのドリフト層２表面上には、他のゲート絶縁膜４２が設けられる。他のゲート絶縁膜４２は、トレンチセル１１のゲート絶縁膜３１と同時に形成されるものである。他のゲート絶縁膜４２は両端が、隣り合う２つのベース領域２１のそれぞれの端部と重畳する。より詳細には、他のゲート絶縁膜４２は、それぞれのベース領域２１の端部に設けられた他のエミッタ領域６２の端部までを覆うように設けられる。
【００５５】
他のエミッタ領域６２は、１つのベース領域２１において、トレンチ３１、エミッタ領域６１、ボディ領域７１を挟んで、ボディ領域７１の両外側にこれと隣接して設けられる。他のエミッタ領域６２はＹ方向に延びるストライプ状であり、不純物濃度および形成深さは、エミッタ領域６１と同等である。
【００５６】
他のゲート絶縁膜４２上にはプレーナー状の他のゲート電極５２が設けられ、他のゲート電極５２を覆って、層間絶縁膜３が設けられる。
【００５７】
プレーナセル１２は、他のゲート絶縁膜４２および他のゲート電極５２と、これらの両端に位置する１対のベース領域２１、１対の他のエミッタ領域６２とを有してトランジスタ動作を行う領域をいい、トレンチセル１１間にＹ方向に延びるストライプ状に形成される。
【００５８】
他のゲート電極５２は、ＩＧＢＴ１０Ｂの周囲に形成されたゲート引き回し配線８と接続されるように形成される。これにより、プレーナセル１２の他のゲート電極５２は、トレンチセル１１のゲート電極５１とともに、ゲート引き回し配線８の信号に応じて制御される。これ以外の構成は、第１実施形態と同様であるので、説明は省略する。
【００５９】
第２の実施形態では、第１の実施形態の場合より、トランジスタのオン時の電子供給源を増加させることができる。
【００６０】
図４を参照して、説明する。図４は、図３のｂ−ｂ線断面図である。ＩＧＢＴ１０Ｂのオン時には、トレンチセル１１にチャネルが形成されてドリフト層２に電子が注入される。これと同時に、プレーナセル１２の他のゲート電極５２下方のベース領域２１端部もｎ型に反転し、チャネルが形成される。そして、矢印の如く、チャネルを介して、他のエミッタ領域６２からドリフト層２に電子が注入される。つまり、正孔の蓄積部ＨＡにおいても、電子を多く供給することができる。
【００６１】
第１の実施形態の構造（図２参照）において、ベース領域２１間を離間することは、トレンチセル１１の間隔を離間することとなり、トランジスタのセル密度が減少することになる。しかし、第２の実施形態では、ベース領域２１を離間した箇所（蓄積部ＨＡ上）にプレーナセル１２を配置することで、セル密度の減少を抑制できる。
【００６２】
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
【００６３】
図５は、第３の実施形態のＩＧＢＴ１０Ｃを示す図であり、図３のｂ−ｂ線に相当する断面図である。プレーナセル１２の他のゲート電極５２は、分離溝Ｓによって複数に分割された構造であってもよい。これにより、分離溝Ｓ下方において、ゲート容量（入力容量）の増加を抑制することができる。２つのベース領域２１間の離間距離Ｌを広げると、他のゲート電極５２もその幅が広くなり、ベース領域２１と重畳していない中央部分においてはゲート容量の増加の原因となる。そこでチャネル形成に寄与しない中央部分に分離溝Ｓを設けることで、ゲート容量の増加を抑制できる。
【００６４】
この場合、分離された他のゲート電極５２１、５２２は１つの層間絶縁膜３で被覆され、例えば図３のゲート引き回し配線８の内側部分において連結される。
【００６５】
図６から図８を参照して、本発明の第４の実施形態について説明する。図６は、第３の実施形態のＩＧＢＴ１０Ｄの一部を示す平面図であり、図７はＩＧＢＴ１０Ｃの一部斜視図である。また、図８は、図６のｃ−ｃ線断面図である。尚、図６では基板表面の層間絶縁膜およびエミッタ電極を省略し、図６ではエミッタ電極と、プレーナセル１１の一部を省略した。
【００６６】
第１実施形態および第２実施形態では、トレンチセル１１またはプレーナセル１２は、第１方向（Ｙ方向）に延在するストライプ状であった。これに対し、第５実施形態では、トレンチセル１１を島状に形成し、プレーナセル１２を格子状に形成する。
【００６７】
図６および図７を参照して、トレンチセル１１はＹ方向において互いに離間して複数設けられる。トレンチセル１１はそれぞれの一部（たとえば中央部）がＸ方向（Ｙ方向の直交方向）にも延在し、基板の平面視において十字状に設けられる。複数のトレンチセル１１は、基板の平面視において行列状に配置される。また、プレーナセル１２は、Ｙ方向に延在し、その一部がＸ方向にも延在して基板の平面視において格子状に設けられる。
【００６８】
トレンチセル１１について、より詳細に説明する。トレンチ３１は、Ｙ方向において所定の長さで複数設けられ、それぞれの中央部分がＸ方向にも同等の長さで延在して十字状を形成する。トレンチ３１はそれぞれ内部がゲート絶縁膜４１で被覆され、ゲート電極５１が埋設される。
【００６９】
ベース領域２１は、基板の平面視において例えば矩形の島状に複数設けられ、行列状に配置される。それぞれのベース領域２１の中心は、トレンチ３１の中心と一致し、トレンチ３１の形成領域より広い領域に設けられる。
【００７０】
尚、図６において、トレンチ３１は、ベース領域２１の内側で終端しているが、ベース領域２１（の端部）を超えて終端してもよい。
【００７１】
トレンチ３１（ゲート電極５１）によって４分割された1つのベース領域２１の表面にそれぞれ、エミッタ領域６１、ボディ領域７１および他のエミッタ領域６２が設けられる。
【００７２】
エミッタ領域６１はゲート電極５１を挟んでこれらと隣接してＬ字状に配置される。エミッタ領域６１は、ゲート電極５１の中心に対して点対称の位置に４つ配置される。
【００７３】
他のエミッタ領域６２は、Ｌ字状で、ベース領域２１と重畳する他のゲート電極５２の端部に沿って額縁状に配置される。他のエミッタ領域６２は、ゲート電極５１の中心に対して点対称の位置に４つ配置される。エミッタ領域６１と他のエミッタ領域６２で囲まれた内側にボディ領域７１が例えば矩形で分離した４つの島状に設けられる。
【００７４】
エミッタ領域６１、ボディ領域７１、他のエミッタ領域６２、ベース領域２１は、Ｙ方向およびＸ方向のいずれにおいてもトレンチ３１を挟んでその両側に設けられる。
【００７５】
プレーナセル１２は、行列状に配置された複数のトレンチセル１１間に格子状に配置される。すなわち他のゲート絶縁膜４２が、隣り合うベース領域２１間に、これらの端部と重畳するように格子状に配置される。他のゲート絶縁膜４２は、他のエミッタ領域６２上までを覆う。他のゲート絶縁膜４２上には、これと略重畳して他のゲート電極５２が格子状に配置される。
【００７６】
基板の平面視において、格子状の他のゲート電極５２の開口部から、十字状のゲート電極５１、およびトレンチセル１１とプレーナセル１２の各拡散領域が露出する。
【００７７】
図７を参照して、ゲート電極５１は他のゲート絶縁膜４２で覆われるが、十字の先端においては他のゲート絶縁膜４２が除去され、他のゲート電極５２と重畳して連結する。また、ゲート電極５１およびその上の層間絶縁膜３と、他のゲート電極５２を覆って、基板の全面に更に層間絶縁膜（不図示）が設けられ、コンタクトホールＣＨ（図６では破線で示す）が設けられる。
【００７８】
図７では、基板表面の他のゲート絶縁膜４２、他のゲート電極５２および層間絶縁膜３の一部を省略しているが、これらはトレンチセル１１間に格子状に配置される。
【００７９】
尚、エミッタ領域６１と他のエミッタ領域６２は、説明の便宜上、トレンチ３１（ゲート電極５１）に隣接する部分をエミッタ領域６１とし、他のゲート電極５２に隣接する部分を他のエミッタ領域６２と区別しているが、製造方法上は、例えば同一の不純物注入および拡散工程にて形成された一つのｎ＋型不純物領域である（図６参照）。つまりゲート電極５１の十字の先端部において他のゲート電極５２と重畳して連結する部分においては特に、エミッタ領域６１であると同時に他のエミッタ領域６２でもあり、明確に区別されるものではない。
【００８０】
図７および図８を参照して、ゲート電極５１上には層間絶縁膜３が設けられ、他のゲート電極５２を覆って更に層間絶縁膜３が設けられる。
【００８１】
全面を覆ってエミッタ電極４が設けられる。エミッタ電極４は、層間絶縁膜３のコンタクトホールＣＨを介して、トレンチセル１１およびプレーナセル１２の拡散領域とコンタクトする。
【００８２】
第４実施形態のＩＧＢＴ１０Ｃの動作は、第２実施形態のＩＧＢＴ１０Ｂの動作と同様であるので、説明は省略する。
【００８３】
第４実施形態では、正孔の流出経路となるベース領域２１を島状にすることでこれらの（チップ全体に占める）面積が、第１または第２実施形態のストライプ状の場合と比較して小さくなる。そして、ベース領域２１が配置されない蓄積部ＨＡのドリフト層２表面に、他のゲート絶縁膜４２が配置される。従って、より蓄積部ＨＡにおける正孔の蓄積効果を高めることができる。
【００８４】
加えて、プレーナセル１３を蓄積部ＨＡのドリフト層２上に配置することによって、電子供給源を増やすことができる。
【００８５】
また、例えばＹ方向において、トレンチセル１１のベース領域２１が配置されない蓄積部ＨＡには、ゲート電極５１およびゲート絶縁膜４１も配置されないため、蓄積部ＨＡでのゲート容量（入力容量）の増加も抑制できる。
【００８６】
例えば、ベース領域２１等の拡散領域を島状に形成し、ゲート電極５１は、第１及び第２実施形態の如く、Ｙ方向に基板の端部まで延びるストライプ状に形成してもよい。しかし、ベース領域２１が配置されない領域（蓄積部ＨＡ）に、トレンチセル１１のゲート電極５１のみが配置されると、トランジスタ動作に寄与しないにもかかわらずゲート容量が増加してしまう。
【００８７】
そこで、本実施形態ではゲート電極５１（トレンチ３１、ゲート絶縁膜４１）をトレンチセル１１の中央に十字状に形成する。これにより、蓄積部ＨＡにおけるゲート容量の増大を抑制できる。
【００８８】
尚、上記実施形態では、ゲート引き回し配線８がガードリング６の外側に配置されていた。しかし、本発明はこれに限定されず、設計上、適宜変更できる。
【符号の説明】
【００８９】
１        ｐ＋型半導体層
２        ｎ−型半導体層（ドリフト層）
３        層間絶縁膜
４        エミッタ電極
５        コレクタ電極
１０Ａ〜１０Ｄ      ＩＧＢＴ
１１      トレンチセル
１２      プレーナセル
２１      ベース領域
３１      トレンチ
４１      ゲート絶縁膜
４２      他のゲート絶縁膜
５１      ゲート電極
５２      他のゲート電極
６１      エミッタ領域
６２      他のエミッタ領域
７１      ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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