(57)【要約】【課題】実装スペースおよび消費電力の増大を抑えて、メモリカードの入出力方式に依存した様々なデータレートに適応できるようにする。【解決手段】ホストコントローラは、メモリカードが装着されるカードスロット９と、送信データをシリアル転送形式に符号化する送信回路４０と、受信データをシリアル転送形式から復号化する受信回路５０と、カードクロックおよび転送クロックを生成する可変周波数クロック生成器１０と、カードクロックをメモリカードに出力するカードクロック出力部２０と、転送クロックに同期して送信回路からの送信データをメモリカードへシリアル転送する送信インターフェースおよび転送クロックに同期してメモリカードからの受信データを受信回路へシリアル転送する受信インターフェースを含むインターフェース部６０と、メモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて可変周波数クロック生成器１０で生成される転送クロックの周波数を制御する設定レジスタ回路３０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリカードが装着されるカードスロットと、
送信データをシリアル転送形式に符号化する送信回路と、
受信データをシリアル転送形式から復号化する受信回路と、
カードクロックおよび転送クロックを生成する可変周波数クロック生成器と、
前記カードクロックを前記メモリカードに出力するカードクロック出力部と、
前記転送クロックに同期して前記送信回路からの送信データを前記メモリカードへシリアル転送する送信インターフェースおよび前記転送クロックに同期して前記メモリカードからの受信データを前記受信回路へシリアル転送する受信インターフェースを含むインターフェース部と、
前記メモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて前記可変周波数クロック生成器で生成される転送クロックの周波数を制御する設定レジスタ回路と、を備えることを特徴とするホストコントローラ。
【請求項２】
前記設定レジスタ回路は前記可変周波数クロック生成器の制御において前記カードクロックに対する転送クロックの周波数倍率を前記メモリカードの入出力方式に適合するように変更することを特徴とする請求項１に記載のホストコントローラ。
【請求項３】
前記インターフェース部は前記送信インターフェースとして設けられる送信データライン群、前記受信インターフェースとして設けられる受信データライン群、および前記送信データライン群および前記受信データライン群をそれぞれ切り換える切換回路を含み、前記設定レジスタ回路は前記設定情報に基づいて前記切換回路を制御することを特徴とする請求項２に記載のホストコントローラ。
【請求項４】
前記送信回路は前記送信データを並列−直列変換する並列−直列変換器、および前記並列直列変換器によりビット単位に順次振り分けられる送信データをそれぞれシリアルパケットとして符号化して前記切換回路によって切り換えられた結果の送信データライン群に出力する複数の送信処理部を含み、前記受信回路は前記切換回路によって切換られた結果の受信データライン群からそれぞれシリアルパケットとして入力される前記受信データを復号化する複数の受信処理部、および前記受信処理部からビット単位に出力される受信データを直列−並列変換する直列−並列変換器を含むことを特徴とする請求項３に記載のホストコントローラ。
【請求項５】
前記メモリカードの入出力方式は、少なくともＳＤＲ(Single Data Rate)およびＤＤＲ(Double Data Rate)から選択されることを特徴とする請求項１に記載のホストコントローラ。
【請求項６】
メモリカードが装着されるカードスロット、送信データをシリアル転送形式に符号化する送信回路、受信データをシリアル転送形式から復号化する受信回路、カードクロックおよび転送クロックを生成する可変周波数クロック生成器、前記カードクロックを前記メモリカードに出力するカードクロック出力部、前記転送クロックに同期して前記送信回路からの送信データを前記メモリカードへシリアル転送する送信インターフェースおよび前記転送クロックに同期して前記メモリカードからの受信データを前記受信回路へシリアル転送する受信インターフェースを含むインターフェース部、並びに前記メモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて前記可変周波数クロック生成器で生成される転送クロックの周波数を制御する設定レジスタ回路を含むホストコントローラと、
前記設定情報を前記設定レジスタ回路に設定すると共に送信データおよび受信データを処理するデータ処理回路と、を備えることを特徴とするコンピュータ端末。
【請求項７】
前記設定レジスタ回路は前記可変周波数クロック生成器の制御において前記カードクロックに対する転送クロックの周波数倍率を前記メモリカードの入出力方式に適合するように変更することを特徴とする請求項６に記載のコンピュータ端末。
【請求項８】
前記インターフェース部は前記送信インターフェースとして設けられる送信データライン群、前記受信インターフェースとして設けられる受信データライン群、および前記送信データライン群および前記受信データライン群をそれぞれ切り換える切換回路を含み、前記設定レジスタ回路は前記設定情報に基づいて前記切換回路を制御することを特徴とする請求項７に記載のコンピュータ端末。
【請求項９】
前記送信回路は前記送信データを並列−直列変換する並列−直列変換器、および前記並列直列変換器によりビット単位に順次振り分けられる送信データをそれぞれシリアルパケットとして符号化して前記切換回路によって切り換えられた結果の送信データライン群に出力する複数の送信処理部を含み、前記受信回路は前記切換回路によって切換られた結果の受信データライン群からそれぞれシリアルパケットとして入力される前記受信データを復号化する複数の受信処理部、および前記受信処理部からビット単位に出力される受信データを直列−並列変換する直列−並列変換器を含むことを特徴とする請求項８に記載のコンピュータ端末。
【請求項１０】
前記メモリカードの入出力方式は、少なくともＳＤＲ(Single Data Rate)およびＤＤＲ(Double Data Rate)から選択されることを特徴とする請求項６に記載のコンピュータ端末。
【請求項１１】
メモリカードが装着されるカードスロット、送信データをシリアル転送形式に符号化する送信回路、受信データをシリアル転送形式から復号化する受信回路、カードクロックおよび転送クロックを生成する可変周波数クロック生成器、前記カードクロックを前記メモリカードに出力するカードクロック出力部、前記転送クロックに同期して前記送信回路からの送信データを前記メモリカードへシリアル転送する送信インターフェースおよび前記転送クロックに同期して前記メモリカードからの受信データを前記受信回路へシリアル転送する受信インターフェースを含むインターフェース部を備えたホストコントローラを用いるカードアクセス方法であって、
前記メモリカードの入出力方式に関する設定情報を設定レジスタ回路に保持させ、
この設定情報に基づいて可変周波数クロック生成器により生成される転送クロックの周波数を制御することを特徴とするカードアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＤカードやマルチメディアカードのようなメモリカードをアクセスするホストコントローラ、コンピュータ端末、およびカードアクセス方法に関する。
【背景技術】
【０００２】
近年では、ノートパソコンや携帯情報端末(ＰＤＡ: Personal Digital Assistant)のようなコンピュータ端末の普及が著しい。コンピュータ端末の多くは、メモリカードをオプションで利用可能にするホストコントローラをインターフェース回路として備えている（例えば、特許文献1を参照）。一般的なメモリカードは、内部メモリセルアレイに対するデータの読み書きクロック周波数の１倍にこのデータの転送クロック周波数を設定したＳＤＲ(Single Data Rate)の入出力方式を採用している。また、最近では、転送クロック周波数の倍率が２倍のＤＤＲ(Double Data Rate)やこの倍率が４倍のＤＤＲ２(Double Data Rate 2)のメモリカードも登場している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３４５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、従来のホストコントローラは、一般的なＳＤＲ方式のメモリカードの仕様に合わせて設計されているため、例えばＤＤＲ方式のメモリカードとの互換性を得ることはできない。ＤＤＲ方式に適応するホストコントローラも提案されているが、逆にＳＤＲ方式に適応できない。このような事情から、ＳＤＲ方式用およびＤＤＲ方式用のハードウェアを併設した場合には、実装スペースおよび消費電力が増大することになる。
【０００５】
本発明の目的は、実装スペースおよび消費電力の増大を抑えて、メモリカードの入出力方式に依存した様々なデータレートに適応できるホストコントローラ、コンピュータ端末、およびカードアクセス方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１観点によれば、メモリカードが装着されるカードスロットと、送信データをシリアル転送形式に符号化する送信回路と、受信データをシリアル転送形式から復号化する受信回路と、カードクロックおよび転送クロックを生成する可変周波数クロック生成器と、カードクロックをメモリカードに出力するカードクロック出力部と、転送クロックに同期して送信回路からの送信データをメモリカードへシリアル転送する送信インターフェースおよび転送クロックに同期してメモリカードからの受信データを受信回路へシリアル転送する受信インターフェースを含むインターフェース部と、メモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて可変周波数クロック生成器で生成される転送クロックの周波数を制御する設定レジスタ回路とを備えるホストコントローラが提供される。
【０００７】
本発明の第２観点によれば、メモリカードが装着されるカードスロット、送信データをシリアル転送形式に符号化する送信回路と、受信データをシリアル転送形式から復号化する受信回路、カードクロックおよび転送クロックを生成する可変周波数クロック生成器、カードクロックをメモリカードに出力するカードクロック出力部、転送クロックに同期して送信回路からの送信データをメモリカードへシリアル転送する送信インターフェースおよび転送クロックに同期してメモリカードからの受信データを受信回路へシリアル転送する受信インターフェースを含むインターフェース部、並びにメモリカードの入出力方式に関する設定情報を保持し、この設定情報に基づいて可変周波数クロック生成器で生成される転送クロックの周波数を制御する設定レジスタ回路を含むホストコントローラと、設定情報を設定レジスタ回路に設定すると共に送信データおよび受信データを処理するデータ処理回路とを備えるコンピュータ端末が提供される。
【０００８】
本発明の第３観点によれば、メモリカードが装着されるカードスロット、送信データをシリアル転送形式に符号化する送信回路、受信データをシリアル転送形式から復号化する受信回路、カードクロックおよび転送クロックを生成する可変周波数クロック生成器、カードクロックをメモリカードに出力するカードクロック出力部、転送クロックに同期して送信回路からの送信データをメモリカードへシリアル転送する送信インターフェースおよび転送クロックに同期してメモリカードからの受信データを受信回路へシリアル転送する受信インターフェースを含むインターフェース部を備えたホストコントローラを用いるカードアクセス方法であって、メモリカードの入出力方式に関する設定情報を設定レジスタ回路に保持させ、この設定情報に基づいて可変周波数クロック生成器により生成される転送クロックの周波数を制御するカードアクセス方法が提供される。
【発明の効果】
【０００９】
これらホストコントローラ、コンピュータ端末、およびカードアクセス方法では、メモリカードの入出力方式に関する設定情報が設定レジスタ回路に保持され、少なくとも可変周波数クロック生成器により生成される転送クロックの周波数がこの設定情報に基づいて制御される。この場合、メモリカードの入出力方式に依存した様々なデータレートに適応でき、かつハードウェア資源の大部分が入出力方式の違いによる不具合を伴わずに共用できるようになる。従って、実装スペースおよび消費電力の増大を抑えられる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るコンピュータ端末の構成例を概略的に示すブロック図である。
【図２】図１に示すホストコントローラの構成例を概略的に示すブロック図である。
【図３】図２に示す送信回路、受信回路およびインターフェース切換回路の詳細な構成例を示すブロック図である。
【図４】図３に示すインターフェース部の切換動作により構築される４ビットＳＤＲモードインターフェースの例を示す図である。
【図５】図３に示すインターフェース部の切換動作により構築される８ビットＳＤＲモードインターフェースの例を示す図である。
【図６】図３に示すインターフェース部の切換動作により構築される４ビットＤＤＲモードインターフェースの例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態に係るコンピュータ端末について添付図面を参照して説明する。このコンピュータ端末は、例えばメモリカードをオプションで利用可能な携帯情報端末（ＰＤＡ）である。
【００１２】
図１はこのコンピュータ端末の構成例を概略的に示す。このコンピュータ端末は、端末全体を制御するＣＰＵ１、ＣＰＵ１の制御プログラムや設定データを保持するＲＯＭ２、ＣＰＵ１への入力データおよびＣＰＵ１からの出力データを一時的に保持するＲＡＭ３、ＣＰＵ１で実行すべきアプリケーションプログラム等のソフトウェアを格納する大容量フラッシュメモリ４、および外部入出力用のインターフェース回路５をデータ処理回路として備える。ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、フラッシュメモリ４、およびインターフェス回路５はシステムバスにより相互接続される。インターフェース回路５は、例えば様々なキー入力操作を行うキーボード６、インターネット等にワイヤレスで接続する通信回路７、ＣＰＵ１の処理結果として得られる画像情報を表示するディスプレイ８、ＳＤカードやマルチメディアカードのようなメモリカードがオプションで装着されるカードスロット９に接続される。インターフェース回路５は上述のメモリカードをアクセスするためにホストコントローラＨＣを有する。このホストコントローラＨＣは、メモリカードの入出力方式として代表的な４ビットＳＤＲ方式、８ビットＳＤＲ方式、および４ビットＤＤＲ方式に適応する例である。この例では、これら３方式のいずれかのメモリカードがカードスロット９に接続されると、このメモリカードへのデータ書込みおよびこのメモリカードからのデータ読出しが可能になる。
【００１３】
図２はホストコントローラＨＣの構成例を概略的に示す。ホストコントローラＨＣは、可変周波数クロック生成器１０、カードクロック出力回路２０、設定レジスタ回路３０、送信回路４０、受信回路５０、インターフェース部６０を含む。  設定レジスタ回路３０はデータ処理回路により設定されるメモリカードの入出力方式に関する設定情報を保持する設定レジスタ群を有し、設定情報に基づく制御信号ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４，ＣＴ５により可変周波数クロック生成器１０、カードクロック出力回路２０、設定レジスタ回路３０、送信回路４０、受信回路５０、およびインターフェース部６０をそれぞれ制御する。
【００１４】
可変周波数クロック生成器１０はデータ処理回路から供給されるシステムクロックを基準にして動作し、カードクロック出力回路２０に出力されるカードクロックＣＤＣＫ、インターフェース部６０に出力される可変周波数の転送クロックＶＣＫ、送信回路４０に供給される送信クロックＴＣＫ、および受信回路５０に出力される受信クロックＲＣＫを生成する。制御信号ＣＴ１は変周波数クロック生成器１０の制御においてカードクロックＣＤＣＫに対する転送クロックＶＣＫの周波数倍率をメモリカードの入出力方式に適合するように変更する。すなわち、メモリカードの入出力方式がＳＤＲ方式であれば、転送クロックＶＣＫの周波数がカードクロックＣＤＣＫと同じ周波数に可変される。また、メモリカードの入出力方式がＤＤＲ方式であれば、転送クロックＶＣＫの周波数がカードクロックＣＤＣＫの２倍の周波数に可変される。送信クロックＴＣＫおよび受信クロックＲＣＫはカードクロックＣＤＣＫと同じ周波数のクロックである。
【００１５】
カードクロック出力回路２０はカードクロックＣＤＣＫをカードスロット９のクロック端子ＣＫを介してメモリカードに出力する。制御信号ＣＴ２はカードクロックＣＤＣＫの出力および停止制御を行う。カードクロックＣＤＣＫの出力は、メモリカードからの受信データのオーバフローを回避する必要がある場合に一時的に停止される。
【００１６】
送信回路４０は制御信号ＣＴ３によって制御され、データ処理回路からバイト単位または複数バイト単位で供給される送信データを送信クロックＴＣＫに同期してシリアル転送形式に符号化してインターフェース部６０のビット入力端子ＴＤ０〜ＴＤ７に出力する。    
インターフェース部６０は送信データのビット入力端子ＴＤ０〜ＴＤ７および受信データのビット出力端子ＲＤ０〜ＲＤ７，ＲＤ０’〜ＲＤ３を有し、制御信号ＣＴ５によって制御される。この制御の結果、インターフェース部６０はビット入力端子ＴＤ０〜ＴＤ７に送信インターフェースとして内部接続される送信データライン群をメモリカードの入出力方式に適合するように切り換え、このデータライン群からの送信データビットをそれぞれカードスロット９のビット入出力端子ＤＯ〜Ｄ７のうちの対応部分を介してメモリカードにシリアル転送する。また、インターフェース部６０はビット出力端子ＲＤ０〜ＲＤ７，ＲＤ０’〜ＲＤ３に受信インターフェースとして内部接続される受信データライン群をメモリカードの入出力方式に適合するように切り換え、メモリカードからカードスロット９のビット入出力端子ＤＯ〜Ｄ７に介してシリアル転送される受信データをビット出力端子ＲＤ０〜ＲＤ７，ＲＤ０’〜ＲＤ３’の対応部分から出力する。受信回路５０は制御信号ＣＴ４によって制御され、ビット出力端子ＲＤ０〜ＲＤ７，ＲＤ０’〜ＲＤ３’の対応部分からの受信データビットを受信クロックＲＣＫに同期してシリアル転送形式から復号化し、バイト単位または複数バイト単位の受信データとしてデータ処理回路に出力する。
【００１７】
ちなみに、インターフェース部６０はカードスロット９の電源端子ＶＤＤ，ＶＳＳを介してメモリカードに電源電圧を供給する。尚、図２に示すカードスロット９の端子配列は一例であり、装着すべきメモリカードの種類間で互換性の得られる順序に変更してよい。
【００１８】
図３は、図２に示す送信回路、受信回路およびインターフェース切換回路の詳細な構成例を示す。
【００１９】
送信回路４０は送信データを並列−直列変換する並列−直列変換器４１、および並列直列変換器４１によりビット単位に順次振り分けられる送信データをそれぞれシリアルパケットとして符号化する８個の送信処理部４２(ＴＬ０〜ＴＬ７)を含む。送信処理部ＴＬ０〜ＴＬ７では、さらに巡回エラーチェック符号(ＣＲＣ)等がシリアルパケットに付加される。制御信号ＣＴ３は並列−直列変換器４１に供給され、送信クロックＴＣＫは並列−直列変換器４１および送信処理部ＴＬ０〜ＴＬ７に供給される。
【００２０】
受信回路５０はそれぞれシリアルパケットとして入力される受信データを復号化する８個の受信処理部５２(ＲＬ０〜ＲＬ７)、および受信処理部ＴＬ０〜ＴＬ７からビット単位に出力される受信データを直列−並列変換する直列−並列変換器５１を含む。受信処理部ＲＬ０〜ＲＬ７では、巡回エラーチェック符号(ＣＲＣ)等のチェックも行われる。制御信号ＣＴ４は直列−並列変換器５１に供給され、受信クロックＲＣＫは直列−並列変換器５１および受信処理部ＲＬ０〜ＲＬ７に供給される。
【００２１】
インターフェース部６０は送信インターフェース用の切換回路６１および受信インターフェース用の切換回路６２、および入出力バッファ回路６３を含む。入出力バッファ回路６３は８個の入出力バッファＢＦ０〜ＢＦ７を含む。
【００２２】
切換回路６１は８個のスイッチＳＷ０〜ＳＷ７を含む。切換回路６１において、スイッチＳＷ０〜ＳＷ３は２入力のスイッチであり、スイッチＳＷ４〜ＳＷ７は１入力のスイッチである。送信処理部ＴＬ０〜ＴＬ７の出力端は切換回路６１のスイッチＳＷ０〜ＳＷ７に第１入力端にそれぞれ接続され、送信処理部ＴＬ４〜ＴＬ７の出力端は切換回路６１のスイッチＳＷ０〜ＳＷ３の第２入力端にも接続される。切換回路６１のスイッチＳＷ０〜ＳＷ７の出力端は入出力バッファＢＦ０〜ＢＦ７にそれぞれ接続され、入出力バッファＢＦ０〜ＢＦ７はカードスロット９のビット入出力端子ＤＯ〜Ｄ７に接続される。
【００２３】
切換回路６２は８個のスイッチＳＷ０〜ＳＷ７を含む。切換回路６２において、スイッチＳＷ０〜ＳＷ３は２出力のスイッチであり、スイッチＳＷ４〜ＳＷ７は１入力のスイッチである。受信処理部ＲＬ０〜ＲＬ７の入力端は切換回路６２のスイッチＳＷ０〜ＳＷ７に第１出力端にそれぞれ接続され、受信処理部ＲＬ４〜ＲＬ７の入力端は切換回路６２のスイッチＳＷ０〜ＳＷ３の第２出力端にも接続される。スイッチＳＷ０〜ＳＷ７の入力端は入出力バッファＢＦ０〜ＢＦ７にそれぞれ接続される。制御信号ＣＴ５は切換回路６１のスイッチＳＷ０〜ＳＷ７、切換回路６２のスイッチＳＷ０〜ＳＷ７、および入出力バッファ回路６３に供給され、転送クロックＶＣＫは入出力バッファ回路６３に供給される。
【００２４】
図４はインターフェース部の切換動作により構築される４ビットＳＤＲモードインターフェースの例を示す。設定情報が４ビットＳＤＲモードを表す場合、クロック生成器１０が同一周波数でカードクロックＣＤＣＫ、転送クロックＶＣＫ、送信クロックＴＣＫ、および受信クロックＲＣＫを出力する。切換回路６１では、スイッチＳＷ０〜ＳＷ３が送信回路４０の送信処理部ＴＬ０〜ＴＬ３に接続される４ビット分のデータライン群を選択して、このデータライン群から得られる送信データを入出力バッファＢＦ０〜ＢＦ３に転送クロックＶＣＫの立上がりに同期して供給する。これにより、入出力バッファＢＦ０〜ＢＦ３は送信データをビット入出力端子ＤＯ〜Ｄ３を介してメモリカードにシリアル転送する。
【００２５】
他方、切換回路６２では、スイッチＳＷ０〜ＳＷ３が受信回路５０の受信処理部ＲＬ０〜ＲＬ３に接続される４ビット分のデータライン群を選択して、メモリカードからビット入出力端子ＤＯ〜Ｄ３を介して入出力バッファＢＦ０〜ＢＦ３にシリアル転送される受信データを転送クロックＶＣＫの立上がりに同期して受信処理部ＲＬ０〜ＲＬ３に出力する。
【００２６】
図５はインターフェース部の切換動作により構築される８ビットＳＤＲモードインターフェースの例を示す。設定情報が８ビットＳＤＲモードを表す場合、クロック生成器１０が同一周波数でカードクロックＣＤＣＫ、転送クロックＶＣＫ、送信クロックＴＣＫ、および受信クロックＲＣＫを出力する。
【００２７】
切換回路６１では、スイッチＳＷ０〜ＳＷ７が送信回路４０の送信処理部ＴＬ０〜ＴＬ７に接続される８ビット分のデータライン群を転送クロックＶＣＫの立上がりに同期して選択して、このデータライン群から得られる送信データを入出力バッファＢＦ０〜ＢＦ７に供給する。これにより、入出力バッファＢＦ０〜ＢＦ７は送信データをビット入出力端子ＤＯ〜Ｄ７を介してメモリカードにシリアル転送する。
【００２８】
他方、切換回路６２では、スイッチＳＷ０〜ＳＷ７が受信回路５０の受信処理部ＲＬ０〜ＲＬ７に接続される８ビット分のデータライン群を選択して、メモリカードからビット入出力端子ＤＯ〜Ｄ７を介して入出力バッファＢＦ０〜ＢＦ７にシリアル転送される受信データを転送クロックＶＣＫの立上がりに同期して受信処理部ＲＬ０〜ＲＬ７に出力する。
【００２９】
図６はインターフェース部の切換動作により構築される４ビットＤＤＲモードインターフェースの例を示す。設定情報が４ビットＤＤＲモードを表す場合、クロック生成器１０が同一周波数でカードクロックＣＤＣＫ、送信クロックＴＣＫ、および受信クロックＲＣＫを出力し、カードクロックＣＤＣＫの２倍の周波数で転送クロックＶＣＫを出力する。
【００３０】
切換回路６１では、スイッチＳＷ０〜ＳＷ３が送信回路４０の送信処理部ＴＬ０〜ＴＬ３に接続される４奇数ビット分のデータライン群および送信処理部ＴＬ４〜ＴＬ７に接続される４偶数ビット分のデータライン群を交互に選択して、このデータライン群から得られる送信データを転送クロックＶＣＫの立上がりに同期して入出力バッファＢＦ０〜ＢＦ３に供給する。これにより、入出力バッファＢＦ０〜ＢＦ３は送信データをビット入出力端子ＤＯ〜Ｄ３を介してメモリカードにシリアル転送する。ちなみに、転送クロックＶＣＫの周波数はカードクロックＣＤＣＫの２倍であるため、メモリカードはカードクロックのＣＤＣＫの立上がりおよび立下りで４奇数ビットのデータおよび４偶数ビットのデータを取得することになる。
【００３１】
他方、切換回路６２では、スイッチＳＷ０〜ＳＷ３が受信回路５０の受信処理部ＲＬ０〜ＲＬ３に接続される４奇数ビット分のデータライン群および受信処理部ＲＬ４〜ＲＬ７に接続される４偶数ビット分のデータライン群を交互に選択して、メモリカードからビット入出力端子ＤＯ〜Ｄ３を介して入出力バッファＢＦ０〜ＢＦ３にシリアル転送される受信データを転送クロックＶＣＫの立上がりに同期して受信処理部ＲＬ０〜ＲＬ３，受信処理部ＲＬ４〜ＲＬ７に交互に出力する。受信回路５０では、受信処理部ＲＬ０〜ＲＬ３で復号化された４奇数ビットのデータおよび受信処理部ＲＬ４〜ＲＬ７で復号化された４偶数ビットのデータが直列−並列変換器５１でそれぞれ直列−並列変換され、バイト単位または複数バイト単位でデータ処理回路に出力される。
【００３２】
本実施形態のコンピュータ端末では、メモリカードの入出力方式に関する設定情報が設定レジスタ回路３０に保持され、少なくとも可変周波数クロック生成器１０により生成される転送クロックＶＣＫの周波数がこの設定情報に基づいて制御される。この場合、メモリカードの入出力方式に依存した様々なデータレートに適応でき、かつハードウェア資源の大部分が入出力方式の違いによる不具合を伴わずに共用できるようになる。従って、実装スペースおよび消費電力の増大を抑えられる。
【００３３】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００３４】
上述の実施形態では、クロック生成器１０がカードクロックＣＤＣＫ、可変周波数の転送クロックＶＣＫ、送信クロックＴＣＫ、および受信クロックＲＣＫを生成するが、カードクロックＣＤＣＫ、送信クロックＴＣＫ、および受信クロックＲＣＫとして同一周波数の固定クロックを生成する第１クロック生成モジュールおよびこの固定クロックの周波数の自然数倍に可変できる周波数の可変クロックを生成する第２クロック生成モジュールを設けてもよい。この場合、固定クロックは第１クロック生成モジュールからカードクロック出力回路２０、送信回路４０、および受信回路５０に供給され、第２クロック生成モジュールからインターフェース部６０に供給される。
【００３５】
また、このホストコントローラＨＣは、メモリカードの入出力方式として代表的な４ビットＳＤＲ方式、８ビットＳＤＲ方式、および４ビットＤＤＲ方式に適応する例であるが、カードクロックＣＤＣＫに対する転送クロックＶＣＫの周波数倍率を４倍にすることによりさらにＤＤＲ２に適合させてもよい。
【００３６】
さらに、ここで述べたコンピュータ端末の様々なモジュールは、ソフトウェアアプリケーション、ハードウェアおよび／またはソフトウェアモジュールのような１以上のコンポーネンツで実現可能である。これら様々なモジュールは別々に記載されている一方で、基礎となるロジックやコードの全てあるいは一部に配分されてもよい。
【符号の説明】
【００３７】
１０…可変周波数クロック生成器、２０…カードクロック出力回路、３０…設定レジスタ回路、４０…送信回路、５０…受信回路、６０…インターフェース部、６１，６２…切換回路、６３…入出力バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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