(57)【要約】【課題】本発明は、パネルの消費電力削減及びメモリの安定性を確保することが可能な表示装置を提供することを課題とする。【解決手段】本発明の表示装置１は、表示ユニット２及び複数の刷新ユニット３１、３２を備える。表示ユニット２は、複数の表示領域２１、２２を有し、表示領域は、それぞれ複数の画素回路４を有し、各画素回路４は少なくとも１個のメモリを有する。複数の刷新ユニット３１、３２は、異なる時間において、それぞれ対応する前記表示領域の画素回路のメモリをコントロールして、メモリの刷新を行なう。したがって、本発明の表示装置は、画素回路の刷新時に発生するパルス電流を低減させて、画素データの蓄積を確保することが可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の表示領域を有し、前記各表示領域はそれぞれ複数の画素回路を有し、各画素回路は少なくとも１個のメモリを有する表示ユニットと、
異なる時間において、それぞれ対応する前記表示領域の前記画素回路をコントロールして刷新を行なう複数の刷新ユニットとを備えることを特徴とする表示装置。
【請求項２】
前記刷新ユニットは、異なる時間において、それぞれ刷新コントロール信号の組を対応する前記表示領域の前記画素回路に出力して、前記刷新コントロール信号の組は、メモリサンプリング信号及びメモリ刷新信号を含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素回路は、それぞれ液晶蓄積キャパシタを備えて、前記メモリサンプリング信号は、前記メモリをコントロールして前記液晶蓄積キャパシタに対してサンプリングを行い、前記メモリ刷新信号は、前記メモリをコントロールしてメモリの刷新を行なうことを特徴とする請求項２に記載の表示装置。
【請求項４】
さらに、
前記表示領域の画素回路とカップリング接続される複数の列導線と、
前記表示領域の画素回路とカップリング接続される複数の行導線と、
前記列導線とカップリング接続されるソース駆動ユニットと、
前記行導線とカップリング接続されるゲート駆動ユニットとを備えて、
このうち、前記画素回路が刷新を行なう時、前記ソース駆動ユニットと前記ゲート駆動ユニットは、それぞれ前記列導線及び前記行導線を介して対応する前記画素回路の前記液晶蓄積キャパシタをコントロールして電圧極性反転を行なうことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記メモリは、DRAMまたはSRAMであることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記表示領域は、それぞれ第一群表示領域と第二群表示領域に分けられ、前記刷新ユニットは、それぞれ第一時間及び第二時間において、前記第一群表示領域と前記第二群表示領域の画素回路をコントロールして刷新を行なうことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記第一群表示領域の各表示領域は、前記第二群表示領域の各表示領域と交錯して設置されることを特徴とする請求項６に記載の表示装置。
【請求項８】
各刷新ユニットは、コントロール信号に基づき刷新コントロール信号の組を対応する前記画素回路に出力するバッファ回路を有することを特徴とする請求項１に記載の表示装置。
【請求項９】
前記バッファ回路は、シフトレジスタまたはパッシブ素子であることを特徴とする請求項８に記載の表示装置。
【請求項１０】
一つの前記刷新ユニットはさらに、前記コントロール信号を遅延させた後、他の前記刷新ユニットに出力する遅延回路を有することを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型化、軽量化、低消費電力、非放射性、且つ、半導体製造工程技術と相容れる等の長所を有することから、今日では、各種電子製品において利用されるようになり、その技術及び機能に対する要求もますます高くなっている。
【０００３】
液晶分子はある特性を有する。それは、ある種の固定電圧が変化しない状況下において操作することができないというもので、時間が長くなると、電圧がかからなくても液晶分子がその特性のために破壊されて、電界の変化に対応して回転することができないため、異なるモノクロの階調を形成して、パネル上に残像を作り出すことになる。したがって、一定の時間ごとに、画素電圧の準位を変化させることで、液晶分子の特性が破壊されるのを回避する必要がある。このため、外部駆動回路によって交互に変化する電圧を画素回路に供給して、液晶分子を回転させる必要がある。
【０００４】
二種極性の画素データを提供し続けることでエネルギーが消耗するという状況を改善するため、液晶表示装置の画素回路は、内蔵メモリによって画素データを記録するようになっている。しかしながら、画素回路やそのメモリが刷新される時、関連する接続導線上にパルス電流及び電圧反発の現象が発生する。これは、メモリをリスクに晒すことになる。さらに、パルス電流及び電圧反発が画素回路のキャパシタの充放電の時間や電圧に影響して、画素データが消失するという事態も発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は、パネルの消費電力削減及びメモリの安定性を確保することが可能な表示装置を提供することを課題とする。
【０００６】
即ち、本発明は、パネルの消費電力を削減し、且つ、画素回路のメモリ刷新時に発生するパルス電流を抑制し、且つ、効果的に表示装置の画素データを確保することが可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を達成するために、本発明の表示装置は、表示ユニット及び複数の刷新ユニットを備える。表示ユニットは、複数の表示領域を有する。表示領域は、それぞれ複数の画素回路を有し、各画素回路は少なくとも１個のメモリを有する。複数の刷新ユニットは、異なる時間において、それぞれ対応する前記表示領域の画素回路のメモリをコントロールして、メモリの刷新を行なう。
【発明の効果】
【０００８】
本発明の表示装置は、表示ユニット及び複数の刷新ユニットを備える。表示ユニットは、複数の表示領域を有する。表示領域は、それぞれ複数の画素回路を有し、各画素回路は少なくとも１個のメモリを有する。複数の刷新ユニットは、異なる時間において、それぞれ対応する前記表示領域の画素回路のメモリをコントロールして、メモリの刷新を行なう。したがって、前記表示領域の画素回路のメモリは、異なる時間に刷新され、さらに、関連する接続導線上に画素回路が刷新されることにより生じるパルス電流及び電圧反発の現象がそれぞれ異なる時間に発生して、ある時間導線の電圧反発を軽減すると同時に、導線上に発生するパルス電流を抑制することにより、画素回路上のデータが消失するのを回避する。
【図面の簡単な説明】
【０００９】
【図１】本発明の好適な実施形態における表示装置を示した図である。
【図２】図１の表示装置中の画素回路の回路図である。
【図３】本発明の画素回路のメモリ刷新の波形図である。
【図４】図１の表示装置の波形図である。
【図５】本発明の他の態様の表示装置を示した図である。
【図６】図５の表示装置中の画素回路の回路図である。
【図７】本発明の更に他の態様の表示装置を示した図である。
【図８】図７の表示装置の波形図である。
【図９】本発明の表示装置における刷新ユニットを示した図である。
【発明を実施するための形態】
【００１０】
以下、図を参照しながら、本発明の好適な実施形態における表示装置について説明する。
図１を参照しながら説明する。図１は、本発明の好適な実施形態における表示装置を示した図である。表示装置1は、表示ユニット2及び複数の刷新ユニット31、32を備える。表示ユニット2は、複数の表示領域21、22を有し、各表示領域21、22は、複数の画素回路4を有する。各画素回路4は、少なくとも１個のメモリを有する。
【００１１】
画素回路4は、画像表示の基本単位である。それは、赤、青、緑を表示する単位画素か、または、白を表示する単位画素である。画素回路4のメモリは、画素回路4が表示するデータを記録する離散型素子である。例えば、DRAM（Dynamic Random Access Memory）またはSRAM（Static Random Access Memory）等の揮発性メモリである。それが保存するデータ内容は、デジタル方式で解読される。
【００１２】
表示領域21、22は、少なくとも二群に分けられて画素回路及びそのメモリを刷新する。群の異なる表示領域内の画素回路及びそのメモリは、異なる時間において刷新される。このように、関連する導線上において、画素回路のメモリの刷新によって発生するリプルは、異なる時間に分散して発生する。さらに、単一時間において発生するリプルの大きさも抑制される。
【００１３】
本実施形態において、表示領域21、22は、それぞれ第一群表示領域21と第二群表示領域22に分けた場合を例とする。第一群表示領域21の各表示領域は、第二群表示領域22の各表示領域と交錯して設置されるが、これに限定されるものではない。
【００１４】
刷新ユニット31、32は、異なる時間において、それぞれ少なくとも１個の刷新コントロール信号の組E1、E2を出力して、対応する表示領域21、22に送る。例えば、画素回路の刷新コントロール信号の組E1、E2は、メモリサンプリング信号及びメモリ刷新信号である。例えば、メモリサンプリング信号は、画素回路をコントロールするメモリの画素回路に対する液晶蓄積キャパシタサンプリングで、信号の刷新は、画素回路をコントロールするメモリがメモリの刷新を行なう。詳しい内容は以下に説明する。
【００１５】
表示装置1が液晶表示装置に応用される場合で言えば、表示装置1はさらに、複数の列導線5、複数の行導線6、ソース駆動ユニット7及びゲート駆動ユニット8を備える。列導線5及び行導線6は、表示領域21、22の画素回路4とカップリング接続される。ソース駆動ユニット7は列導線5とカップリング接続され、さらに、列導線5を介して表示領域21、22の画素回路4とカップリング接続され、ゲート駆動ユニット8は行導線6とカップリング接続され、さらに、行導線6を介して表示領域21、22の画素回路4とカップリング接続される。
【００１６】
ゲート駆動ユニット8は、行導線6による画素回路4のデータ書き込みのタイミングをコントロールし、ソース駆動ユニット7は、列導線5を介して画素データを画素回路4に書き込む。書き込まれた画素データは、画素回路4のメモリまたは蓄積キャパシタに保存される。本実施形態におけるソース駆動ユニット7及びゲート駆動ユニット8は、それぞれデータ駆動回路及びスキャン駆動回路と称する。そして、列導線5及び行導線6は、それぞれデータライン及びスキャンラインと称する。
【００１７】
表示装置1は、二種類の表示方式を有する。第一種の方式は一般モードである。画素回路4の蓄積キャパシタは、定期的にソース駆動ユニット7から画素データを書き込み、画素データは液晶極性反転のコントロール情報を含む。簡単に言えば、画素回路4が表現するグレイスケールの値は蓄積キャパシタに記録され、蓄積キャパシタは、ソース駆動ユニット7によってコントロールされる。しかしながら、このモードにおいては、全部の駆動回路の少なくともその一部、例えば、ソース駆動ユニット7またはタイミングコントロールユニットが、画素回路4が表示する画素データを記録して、初めてソース駆動ユニット7が持続的に画素回路4に対して画素データの書き込み動作が行なえる。
【００１８】
第二種の方式は、内蔵メモリ表示モードで、画素回路4が表現するグレイスケールの値は  画素回路4に内蔵されたメモリ中に記録される。画素回路4の蓄積キャパシタの電圧値はメモリにコントロールされ、ソース駆動ユニット7にはコントロールされない。このモードにおいて、ソース駆動ユニット7が持続的にデータを書き込む必要がなく、定期的に新メモリを刷新するだけでよい。したがって、このモードは節電効果を有するというメリットがあり、低パワー表示の応用に適用される。内蔵メモリ表示モードにおいて、液晶表示装置の画素電圧は交互に変化させる必要があり、表示領域上に残像（image sticking）が発生することがない。画素電圧の交互変化は、列導線5から新たなデータを取得して達成する必要がない。画素回路4は、周期的に刷新の動作を行なって、外部駆動素子のタイミング駆動回路の必要なタスク周波数を低く抑えて、タイミング駆動回路の消費電力を極力抑えることが可能である。
【００１９】
図2を参照しながら説明する。図２は、図1の画素回路4の回路図である。画素回路4のメモリ41は、DRAM の場合を例とし、刷新ユニットは  サンプリング導線10及び刷新導線11を介して画素回路のメモリ刷新のコントロールを行なう。
【００２０】
画素回路4は、メモリ41、スイッチ42、液晶蓄積キャパシタ43及び補助蓄積キャパシタ44を有する。スイッチ42は、トランジスタである。液晶蓄積キャパシタ43は、画素電極と共通電極Vcomから構成され、補助蓄積キャパシタ44は、画素電極と補助電極Vaから構成される。共通電極Vcomと補助電極Vaは通常同一の電圧準位を有する。補助蓄積キャパシタ44は、液晶蓄積キャパシタ43を補助するのに用いられて、データの蓄積能力を強化するものであり、それは、画素回路4の必須素子ではない。一般モードにおいて、ゲート駆動ユニット8は、行導線6を介してスイッチ42のONとOFFをコントロールすることにより、画素回路4のデータ書き込みのタイミングをコントロールする。スイッチ42がONの時、ソース駆動ユニット7は、列導線5を介して画素データを画素回路4の液晶蓄積キャパシタ43及び補助蓄積キャパシタ44に書き込む。
【００２１】
内蔵メモリ表示モードにおいて、メモリ41は、画素回路のメモリ刷新を行うことで初めて  記録されたデータの記録を持続する。
【００２２】
メモリ41は、スイッチ411、412、413及びキャパシタ414を有し、スイッチ411、412、413はトランジスタである。
【００２３】
キャパシタ414は、列導線5とノードVsの間に接続される。スイッチ411は、ノードVsと液晶蓄積キャパシタ43の間に接続される。刷新ユニットは、サンプリング導線10を介してスイッチ411がONの状態であるか否かをコントロールする。スイッチ413は、スイッチ412と列導線5の間に接続されて、刷新ユニットは刷新導線11を介してスイッチ413がONの状態であるか否かをコントロールする。スイッチ412はスイッチ413と液晶蓄積キャパシタ43の間に接続され、ノードVsは、スイッチ412がONの状態であるか否かをコントロールする。スイッチ413がONである時、スイッチ412はノードVsの電圧に基づき、液晶蓄積キャパシタ43に対して放電を行なうか否かを決定する。この時、ソース駆動ユニット7は列導線5上の電圧を0ボルトに保持する。
【００２４】
画素回路の刷新の過程を、図２及び図３を併せて参照しながら説明する。図3は、画素回路の刷新を行なう時の波形図である。
【００２５】
まず、刷新ユニットは、メモリサンプリング信号Sをサンプリング導線10に出力して、スイッチ411をコントロールしてONにすることで、ノードVsの電圧を液晶蓄積キャパシタ43の画素電極電圧と等しくする。画素電極の電圧は、図2中においてノードVpの電圧によって代表することができる。
【００２６】
それから、刷新ユニットはスイッチ411をコントロールしてOFFにし、ソース駆動ユニット7とゲート駆動ユニット8は、それぞれ高準位信号を列導線5と行導線6に出力する。この時、ゲート駆動ユニット8はスイッチ42をコントロールしてONにし、ソース駆動ユニット7が出力する高順位信号が液晶蓄積キャパシタ43の画素電圧を書き込む。
【００２７】
次に、刷新ユニットは、メモリ刷新信号Rを刷新導線11に出力して、スイッチ413をONにする。ソース駆動ユニット7は、列導線5上の電圧をコントロールして0ボルトに保持する。この時、ノードVsの電圧がスイッチ412をコントロールしてONにすると、液晶蓄積キャパシタ43は、列導線5を介して放電を行なうことで、ノードVpの電圧を0ボルトに下げるか、低準位にする。
【００２８】
初期設定が黒の液晶表示装置に応用される場合で言えば、前述の刷新のメカニズムは、明るい画素にとって、刷新前後におけるノードVpの電圧は、負電圧と正電圧の交替（例えば、-5Vが5Vに変化または5Vが-5Vに変化）である。暗い画素にとって、刷新後におけるノードVpの電圧は低準位（0V）を保持する。刷新後の電圧は刷新前の電圧に等しい。このような画素回路刷新のメカニズムは、効果的に画素データを記録することが可能なだけでなく、液晶極性反転の特性をも併せ持つ。
【００２９】
つまり、画素回路の刷新は、メモリの刷新以外にも、液晶蓄積キャパシタに対しても電圧の極性反転を行なうということである。
【００３０】
画素回路及びそのメモリ刷新の過程を整理すると次のようになる。メモリサンプリング信号は、まずメモリをコントロールして液晶蓄積キャパシタに対してサンプリングを行なう。その後、液晶蓄積キャパシタが電圧極性反転を行なう。次に、刷新信号がメモリをコントロールしてメモリの刷新を行なう。画素回路が刷新される時、ソース駆動ユニットとゲート駆動ユニットは、それぞれ列導線及び行導線を介して対応する画素回路の液晶蓄積キャパシタをコントロールして電圧極性反転を行なう。
【００３１】
しかしながら、列導線5は若干のシート抵抗があることにより、メモリ刷新の際に、これらの抵抗はノードVpの電圧を拒み、画素回路のメモリが電圧と反発するという状況を発生させる。全て同一の列導線5の画素回路4に接続されて、同時に画素回路の刷新が行なわれると、電圧と反発する状況が激しくなり、メモリに機能エラーを発生させることになり、メモリデータの流失を招くことにもなる。
【００３２】
この現象を改善するために、同一の列導線5の画素回路4に接続する場合に二つの群に分ける。つまり、図1の表示領域21、22は少なくとも二つの群に分けて、画素回路及びそのメモリを刷新する。
【００３３】
図4を参照しながら説明する。図4は図1の表示装置の波形図である。刷新ユニット31は、第一時間t1において、刷新コントロール信号の組E1を第一群表示領域21の画素回路4のメモリ41に出力することにより、関連する画素回路4のメモリ41を刷新する。刷新の過程において、表示装置1の列導線5上にパルス電流I1が発生する。この電流は、全部同時に刷新する場合に発生するパスル電流Iより小さい。
【００３４】
第一群表示領域21の画素回路4が刷新された後、刷新ユニット31は刷新コントロール信号の組E1の出力を停止する。その後、刷新ユニット32は、第二時間t2において、刷新コントロール信号の組E2を第二群表示領域22の画素回路4のメモリ41に出力することにより、関連する画素回路4のメモリ41を刷新する。刷新の過程において、表示装置1の列導線5上にパルス電流I1が発生する。
【００３５】
第一群表示領域21及び第二群表示領域22は、異なる時間において、メモリの刷新を行なうことにより、発生したパルス電流I1の大きさを大幅に減少させることが可能である。各刷新コントロール信号の組E1、E2は、サンプリング信号S及び刷新信号Rを含む。画素回路の刷新過程の詳細は、前述の図2と図3に記述してあるため、ここでは詳述しない。
【００３６】
異なる表示領域の画素回路及びそのメモリは、異なる時間において刷新されることにより、列導線5上で、画素回路の刷新により生じたパルス電流及び電圧反発現象は、それぞれ異なる時間に発生する。このため、ある時間における列導線5の電圧反発を軽減すると同時に、列導線5上に生じるパルス電流を抑制して、画素回路4上のデータの消失を回避する。
【００３７】
また、画素回路のメモリは、RAMとは限らず、SRAMでも可能である。
【００３８】
図５を参照しながら説明する。図５は、本発明の他の態様の表示装置を示した図である。図1と異なるのは、画素回路4aのメモリがSRAMであるという点である。表示装置1aはさらに、二本の電源ケーブル91、92を有する。電源ケーブル91、92はいずれも画素回路4aにカップリング接続される。
【００３９】
刷新ユニット31、32が異なる時間に、それぞれ刷新コントロール信号の組E1、E2を対応する前記表示領域21、22の画素回路4aのメモリに出力する時、前記電源ケーブル91、92は電流を前記表示領域21、22の画素回路4aに伝送する。
【００４０】
図6は図5の表示ユニット2aのうちの一つの画素回路4aの回路図である。さらに、画素回路4aのメモリは、SRAMの場合を例とする。
【００４１】
メモリ41aは、複数のトランジスタを有して、二個のインバータを構成する。さらに、二本の電源ケーブル91、92がそれぞれメモリ41aの両側に設置される。メモリ41aは、二個のインバータの出力端子と入力端子が相互に接続して形成されたラッチ（Latch）によってデータを記憶保存する。電源ケーブル91、92は、インバータに接続されて、電力をインバータに提供する。画素回路4a及びそのメモリ41aが刷新される時、画素回路4aの蓄積キャパシタ画素の電圧極性変換は、電源ケーブル91、92上においてパルス電流を発生させる。本実施形態におけるメモリ41aはSRAMであり、それは、電源ケーブル91、92が画素キャパシタに対して充放電を行なう。このため、電源ケーブル91、92上にパルス電流が発生する。
【００４２】
また、二個のメモリ刷新信号R1、R2は、それぞれ二本の刷新導線111、112によって  二個のトランジスタに伝送され、さらに、前記トランジスタを介して対応する画素回路4aのメモリ41aをコントロールして刷新を行なう。メモリ刷新信号R2は、画素キャパシタをコントロールし、インバータ及び電源ケーブル92を介して放電されるか、または、インバータ及び電源ケーブル91を介して充電される。メモリ刷新信号R1は、画素キャパシタとメモリ41aを接続させることにより、メモリ41aをコントロールしてメモリ41aのインバータのロジックを変化させる。つまり、刷新導線111、112は、同時にメモリ刷新信号R1、R2を伝送させるのではないということである。例えば、画素回路4aは、まずメモリ刷新信号R2を画素回路4aのメモリ41aに伝送してから、メモリ刷新信号R1を画素回路4aのメモリ41aに伝送することで、画素回路のメモリに対して刷新を行なう。
【００４３】
異なる表示領域の画素回路が異なる時間において刷新されることにより、電源ケーブル91、92上に画素回路及びそのメモリが刷新されることで生じるパルス電流及び電圧反発現象がそれぞれ異なる時間において発生する。このため、ある時間の電源ケーブル91、92の電圧反発の軽減及び電源ケーブル91、92上に発生するパルス電流を抑制することが可能であるため、画素回路4a上のデータの消失を回避する。
【００４４】
異なる表示領域の画素回路4aの刷新をコントロールするタイミングもまた図4に示したとおりであるため、ここでは詳述しない。
【００４５】
図7を参照しながら説明する。図7は、本発明のさらに他の態様の表示装置を示した図である。この実施形態において、表示装置1bは複数の刷新ユニット31、32、33を有する。刷新ユニットの数量は、表示装置の回路設計及び刷新の時間によって決まる。
【００４６】
本実施形態における表示ユニット2bは、第一群表示領域21、第二群表示領域22及び第三群表示領域23を有する場合を例とする。第一群表示領域21、第二群表示領域22及び第三群表示領域23は、それぞれ順序に設置される。さらに、前記表示領域21、22、23は、それぞれ複数の画素回路4を有する。本実施形態における前記刷新ユニット31、32、33は、異なる時間においてそれぞれ少なくとも１個の刷新コントロール信号の組E1、E2、E3を対応する前記表示領域21、22、23の画素回路4のメモリに出力する。
【００４７】
刷新ユニット31、32、33の信号が出力されるタイミングは、図8に示したとおりで、刷新ユニット31、32、33は、順番に刷新コントロール信号の組E1、E2、E3を対応する表示領域に出力する。
【００４８】
刷新ユニット31は、第一時間t1において、刷新コントロール信号の組E1を第一群表示領域21に出力することにより、列導線5上にパルス電流I2を発生させる。刷新ユニット32は、第二時間t2において、刷新コントロール信号の組E2を第二群表示領域22に出力して、列導線5上にパルス電流I2を発生させる。刷新ユニット33は、第三時間t3において、刷新コントロール信号の組E3を第三群表示領域23に出力して、列導線5上にパルス電流I2を発生させる。
【００４９】
本実施形態は、異なる時間にそれぞれ刷新コントロール信号の組E1、E2、E3を第一群表示領域21、第二群表示領域22及び第三群表示領域23に伝送することで、本実施形態で発生したパルス電流I2の大きさは、全部同時に画素回路を刷新した際に生じるパルス電流Iの大きさより大幅に小さくなる。表示領域21、22、23のメモリは、異なる時間において刷新されるため、メモリ刷新により大量のパルス電流が発生するという現象を分散させることが可能である。
【００５０】
図9を参照しながら説明する。図9は、本発明における刷新ユニットを示した図である。刷新ユニット31は、バッファ回路311及び遅延回路312を有する。刷新ユニット32は、バッファ回路321を有する。本実施形態におけるバッファ回路311、321は、シフトレジスタまたはパッシブ素子である。
【００５１】
バッファ回路311は、コントロール信号W1に基づき、刷新コントロール信号の組E1を対応する表示領域の画素回路のメモリに出力する。遅延回路312は、コントロール信号W1を遅延させた後、コントロール信号W2を刷新ユニット32に出力する。刷新ユニット32のバッファ回路321は、遅延後のコントロール信号W2に基づき、刷新コントロール信号の組E2を対応する表示領域の画素回路のメモリに出力する。
【００５２】
また、刷新ユニット32がさらに後続の刷新ユニット33に接続される場合は、刷新ユニット32は、遅延回路322を有する設計にすることも可能である。その作用は遅延回路312と同様であり、受信したコントロール信号W2を遅延させた後、コントロール信号W3を他の刷新ユニットに出力する。他の刷新ユニット33は、バッファ回路331を有することで、遅延後のコントロール信号W3に基づき、他の刷新コントロール信号の組E3を対応する表示領域の画素回路のメモリに出力する。したがって、刷新ユニットが刷新コントロール信号の組を出力する時間をずらすことが可能である。
【００５３】
前述の実施形態における表示装置は、透過式表示モード及び反射式表示モードのダブルの表示モードを有する表示装置である。透過式表示モードにおいて、画素回路のメモリは作動せず、ソース駆動ユニットとゲート駆動ユニットが共同で、画素データを画素キャパシタに書き込む。反射式表示モードにおいては、画素回路のメモリは、前述のように定期的に刷新されることで画素データを記録する。ソース駆動ユニットは新しい画素データを画素回路に書き込むことはない。
【００５４】
このように、本発明において開示される表示装置は、複数の刷新ユニットが、異なる時間において、それぞれ対応する複数の表示領域の画素回路のメモリをコントロールすることで刷新を行なう。例えば、第一時間において、第一群表示領域の画素回路を刷新し、第二時間において第二群表示領域の画素回路を刷新する。このうち、第一時間と第二時間は異なる時間である。したがって、前記表示領域の画素回路のメモリは、異なる時間に刷新され、さらに、関連する接続導線上に画素回路が刷新されることにより生じるパルス電流及に電圧反発の現象がそれぞれ異なる時間に発生して、ある時間導線の電圧反発を軽減すると同時に、導線上に発生するパルス電流を抑制することにより、画素回路上のデータが消失するのを回避する。
【００５５】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成は、これらの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更などがあっても、本発明に含まれる。
【符号の説明】
【００５６】
1、1a、1b       表示装置
10              サンプリング導線
11、111、112    刷新導線
2、2a、2b       表示ユニット
21              第一群表示領域
22              第二群表示領域
23              第三群表示領域
31、32、33      刷新ユニット
311、321、331   バッファ回路
312、322        遅延回路
4、4a           画素回路
41、41a         メモリ
411、412、413、42    スイッチ
414             キャパシタ
43              液晶蓄積キャパシタ
44              補助蓄積キャパシタ
5               列導線
6               行導線
7               ソース駆動ユニット
8               ゲート駆動ユニット
91、92          電源ケーブル
E1、E2、E3      刷新コントロール信号の組
I、I1、I2       パルス電流
R、R1、R2       メモリ刷新信号
S               メモリサンプリング信号
t1               第一時間
t2               第二時間
t3               第三時間
Va               補助電極
Vcom             共通電極
Vs、Vp           ノード
W1、W2、W3       コントロール信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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