(57)【要約】【課題】内部電圧を安定化させる半導体メモリ装置の内部コマンド生成装置を提供する。【解決手段】リセットコマンドに応答してリセット区間を設定するリセットフラグ信号を生成する第１フラグ信号生成部と、該リセットフラグ信号に応答して第１初期パルス信号及び第２初期パルス信号を生成する初期パルス信号生成部と、該第１初期パルス信号に応答して初期安定化区間を設定する初期安定化フラグ信号を生成する第２フラグ信号生成部と、該第２初期パルス信号に応答して初期安定化区間内でイネーブルされる内部リフラッシュコマンドを生成する内部コマンド生成部と、を含む内部コマンド生成装置を提供する。【選択図】図１
2011134430.tif 000002
【特許請求の範囲】
【請求項１】
リセットコマンドに応答してリセット区間を設定するリセットフラグ信号を生成する第１フラグ信号生成部と、
前記リセットフラグ信号に応答して第１初期パルス信号及び第２初期パルス信号を生成する初期パルス信号生成部と、
前記第１初期パルス信号に応答して初期安定化区間を設定する初期安定化フラグ信号を生成する第２フラグ信号生成部と、
前記第２初期パルス信号に応答して前記初期安定化区間内でイネーブルされる内部リフラッシュコマンドを生成する内部コマンド生成部と、
を含むことを特徴とする内部コマンド生成装置。
【請求項２】
前記リセットフラグ信号は、前記リセットコマンドに応答してイネーブルされ、前記初期安定化フラグ信号に応答してディセーブルされることを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項３】
前記初期安定化フラグ信号は、前記第１初期パルス信号に応答してイネーブルされ、前記内部リフラッシュコマンドに応答してディセーブルされることを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項４】
前記内部リフラッシュコマンドは、リフラッシュタイムだけイネーブルされることを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項５】
前記第１初期パルス信号は、前記第２初期パルス信号よりも生成時点が早いことを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項６】
前記第１フラグ信号生成部は、
前記初期安定化フラグ信号に応答して第１パルス信号を生成する第１パルス生成部と、
前記リセットコマンド及び前記第１パルス信号によって第１ノードを駆動させる第１駆動部と、
前記第１ノードの信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力を遅延及びバッファリングして前記リセットフラグ信号として出力する第１バッファ部と、
を含むことを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項７】
前記第１パルス生成部は、
前記初期安定化フラグ信号を反転遅延して、第１反転遅延信号を出力する第１反転遅延部と、
前記初期安定化フラグ信号及び第１反転遅延信号を論理和して前記第１パルス信号として出力する第１論理素子と、
を含むことを特徴とする請求項６に記載の内部コマンド生成装置。
【請求項８】
前記第１駆動部は、
前記第１パルス信号に応答して前記第１ノードをプルアップ駆動する第１プルアップ素子と、
前記リセットコマンドに応答して前記第１ノードをプルダウン駆動する第１プルダウン素子と、
を含むことを特徴とする請求項６に記載の内部コマンド生成装置。
【請求項９】
前記初期パルス信号生成部は、
前記リセットフラグ信号に応答して前記第１初期パルス信号を出力する第２パルス生成部と、
前記第１初期パルス信号を遅延して前記第２初期パルス信号として出力する第１遅延部と、
を含むことを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項１０】
前記第２パルス生成部は、
前記リセットフラグ信号を反転遅延して第２反転遅延信号として出力する第２反転遅延部と、
前記リセットフラグ信号及び前記第２反転遅延信号を論理積して前記第１初期パルス信号として出力する第２論理素子と、
を含むことを特徴とする請求項９に記載の内部コマンド生成装置。
【請求項１１】
前記第２フラグ信号生成部は、
前記内部リフラッシュコマンドに応答して第２パルス信号を生成する第３パルス生成部と、
前記第１初期パルス信号及び前記第２パルス信号によって第２ノードを駆動する第２駆動部と、
前記第２ノードの信号をラッチする第２ラッチ部と、
前記第２ラッチ部の出力を遅延及びバッファリングして前記初期安定化フラグ信号として出力する第２バッファ部と、
を含むことを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項１２】
前記第３パルス生成部は、
前記内部リフラッシュコマンドを反転遅延して第３反転遅延信号を出力する第３反転遅延部と、
前記内部リフラッシュコマンド及び第３反転遅延信号を論理和して前記第２パルス信号として出力する第３論理素子と、
を含むことを特徴とする請求項１１に記載の内部コマンド生成装置。
【請求項１３】
前記第２駆動部は、
前記第２パルス信号に応答して前記第２ノードをプルアップ駆動する第２プルアップ素子と、
前記第１初期パルス信号に応答して前記第２ノードをプルダウン駆動する第２プルダウン素子と、
を含むことを特徴とする請求項１１に記載の内部コマンド生成装置。
【請求項１４】
前記内部コマンド生成部は、
第１遅延信号に応答して第３パルス信号を出力する第４パルス生成部と、
前記第２初期パルス信号及び前記第３パルス信号によって第３ノードを駆動して前記内部リフラッシュコマンドを出力する第３駆動部と、
前記第３ノードの信号をラッチする第３ラッチ部と、
前記第３ラッチ部の出力を反転する第１インバータと、
前記第１インバータの出力を反転して前記内部リフラッシュコマンドとして出力する第２インバータと、
前記第１インバータの出力を遅延して前記第１遅延信号として出力する第２遅延部と、
を含むことを特徴とする請求項１に記載の内部コマンド生成装置。
【請求項１５】
第４パルス生成部は、
前記第１遅延信号を反転遅延して第４反転遅延信号を出力する第４反転遅延部と、
前記第１遅延信号及び前記第４反転遅延信号を論理和して前記第３パルス信号として出力する第４論理素子と、
を含むことを特徴とする請求項１４に記載の内部コマンド生成装置。
【請求項１６】
前記第３駆動部は、
前記第３パルス信号に応答して前記第３ノードをプルアップ駆動する第３プルアップ素子と、
前記第２初期パルス信号に応答して前記第３ノードをプルダウン駆動する第３プルダウン素子と、
を含むことを特徴とする請求項１４に記載の内部コマンド生成装置。
【請求項１７】
前記第２遅延部は、リフラッシュタイムだけの遅延区間を有することを特徴とする請求項１４に記載の内部コマンド生成装置。
【請求項１８】
リセットコマンドに応答してリセット区間を設定するためのリセットフラグ信号を生成する第１フラグ信号生成部と、
前記リセットフラグ信号に応答して第１初期パルス信号を生成する第１初期パルス信号生成部と、
前記第１初期パルス信号に応答して初期安定化区間を設定するための初期安定化フラグ信号を生成する第２フラグ信号生成部と、
第２初期パルス信号が既に設定された回数だけ生成されると、カウンティング信号を生成するカウンティング部と、
前記第１初期パルス信号及び内部リフラッシュコマンドに応答して前記第２初期パルス信号を生成し、前記カウンティング信号に応答して前記第２初期パルス信号の生成を中止する第２初期パルス信号生成部と、
前記第２初期パルス信号に応答して前記初期安定化区間内で前記内部リフラッシュコマンドを生成する内部コマンド生成部と、
を含むことを特徴とする内部コマンド生成装置。
【請求項１９】
前記リセットフラグ信号は、前記リセットコマンドに応答してイネーブルされ、前記初期安定化フラグ信号に応答してディセーブルされることを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２０】
前記初期安定化フラグ信号は、前記第１初期パルス信号に応答してイネーブルされ、前記内部リフラッシュコマンドに応答してディセーブルされることを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２１】
前記第２初期パルス信号生成部は、前記第１初期パルス信号を遅延して前記第２初期パルス信号を生成した後、前記内部リフラッシュコマンドに応答して前記第２初期パルス信号を生成することを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２２】
前記カウンティング部は、前記既に設定された回数に対応する選択信号に応答して前記第２初期パルス信号を分周した信号を前記カウンティング信号として出力することを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２３】
前記既に設定された回数は、ヒューズカッティングにより設定されることを特徴とする請求項２２に記載の内部コマンド生成装置。
【請求項２４】
前記内部リフラッシュコマンドは、リフラッシュタイムだけイネーブルされることを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２５】
前記第１初期パルス信号は、前記第２初期パルス信号よりも生成時点が早いことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２６】
前記第１フラグ信号生成部は、
前記初期安定化フラグ信号に応答して第１パルス信号を生成する第１パルス生成部と、
前記リセットコマンド及び前記第１パルス信号によって第１ノードを駆動する第１駆動部と、
前記第１ノードの信号をラッチする第１ラッチ部と、
前記第１ラッチ部の出力を遅延及びバッファリングして前記リセットフラグ信号として出力する第１バッファ部と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項２７】
前記第１パルス生成部は、
前記初期安定化フラグ信号を反転遅延して第１反転遅延信号を出力する第１反転遅延部と、
前記初期安定化フラグ信号及び第１反転遅延信号を論理和して前記第１パルス信号として出力する第１論理素子と、
を含むことを特徴とする請求項２６に記載の内部コマンド生成装置。
【請求項２８】
前記第１駆動部は、
前記第１パルス信号に応答して前記第１ノードをプルアップ駆動する第１プルアップ素子と、
前記リセットコマンドに応答して前記第１ノードをプルダウン駆動する第１プルダウン素子と、
を含むことを特徴とする請求項２６に記載の内部コマンド生成装置。
【請求項２９】
前記第１初期パルス信号生成部は、
前記リセットフラグ信号を反転遅延して第２反転遅延信号として出力する第２反転遅延部と、
前記リセットフラグ信号及び前記第２反転遅延信号を論理積して前記第１初期パルス信号として出力する第２論理素子と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項３０】
前記第２フラグ信号生成部は、
前記カウンティング信号及び前記内部リフラッシュコマンドに応答して第２パルス信号を出力する第２パルス生成部と、
前記第１初期パルス信号及び前記第２パルス信号によって第２ノードを駆動させる第２駆動部と、
前記第２ノードの信号をラッチする第２ラッチ部と、
前記第２ラッチ部の出力を遅延及びバッファリングして前記初期安定化フラグ信号として出力する第２バッファ部と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項３１】
前記第２パルス生成部は、
前記カウンティング信号を反転する第３論理素子と、
前記第３論理素子の出力及び前記内部リフラッシュコマンドを論理積する第４論理素子と、
前記第４論理素子の出力を反転遅延して第３反転遅延信号として出力する第３反転遅延部と、
前記第４論理素子の出力及び前記第３反転遅延信号を論理和して第２パルス信号として出力する第５論理素子と、
を含むことを特徴とする請求項３０に記載の内部コマンド生成装置。
【請求項３２】
前記第２駆動部は、
前記第２パルス信号に応答して前記第２ノードをプルアップ駆動する第２プルアップ素子と、
前記第１初期パルス信号に応答して前記第２ノードをプルダウン駆動する第２プルダウン素子と、
を含むことを特徴とする請求項３０に記載の内部コマンド生成装置。
【請求項３３】
前記第２初期パルス信号生成部は、
前記内部リフラッシュコマンドに応答して第３パルス信号を出力する第３パルス生成部と、
前記第１初期パルス信号及び前記第３パルス信号を論理和する第６論理素子と、
前記リセットフラグ信号、前記第６論理素子の出力信号及び前記カウンティング信号を論理積する第７論理素子と、
前記第７論理素子を遅延して前記第２初期パルス信号として出力する第１遅延部と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項３４】
前記第３パルス生成部は、
前記内部リフラッシュコマンドを反転する第８論理素子と、
前記第８論理素子の出力を反転遅延して第４反転遅延信号として出力する第４反転遅延部と、
前記第８論理素子の出力及び前記第４反転遅延信号を論理積して第３パルス信号として出力する第９論理素子と、
を含むことを特徴とする請求項３３に記載の内部コマンド生成装置。
【請求項３５】
前記内部コマンド生成部は、
前記第２初期パルス信号及び第４パルス信号に応答して第３ノードを駆動させる第３駆動部と、
前記第３ノードの信号を反転して前置内部リフラッシュコマンドとして出力する第１０論理素子と、
前記前置内部リフラッシュコマンドを反転して内部リフラッシュコマンドとして出力する第１１論理素子と、
前記前置内部リフラッシュコマンドを遅延して第１遅延信号として出力する第２遅延部と、
前記第１遅延信号に応答して前記第４パルス信号を生成する第４パルス生成部と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項３６】
前記第３駆動部は、
前記第４パルス信号に応答して前記第３ノードをプルアップ駆動する第３プルアップ素子と、
前記第２初期パルス信号に応答して前記第３ノードをプルダウン駆動する第３プルダウン素子と、
を含むことを特徴とする請求項３５に記載の内部コマンド生成装置。
【請求項３７】
前記第２遅延部は、リフラッシュタイムだけの遅延区間を有することを特徴とする請求項３５に記載の内部コマンド生成装置。
【請求項３８】
第４パルス生成部は、
前記第１遅延信号を反転遅延して第５反転遅延信号を出力する第５反転遅延部と、
前記第１遅延信号及び前記第５反転遅延信号を論理和して前記第４パルス信号として出力する第１２論理素子と、
を含むことを特徴とする請求項３５に記載の内部コマンド生成装置。
【請求項３９】
前記カウンティング部は、
前記既に設定された回数に対応する選択信号を出力するヒューズ部と、
前記リセットフラグ信号に応答してリセットし、前記第２初期パルス信号を分周して複数の初期カウンティング信号を出力する分周部と、
前記選択信号に応答して前記複数の初期カウンティング信号のうちいずれか一信号を選択して前記カウンティング信号として出力する選択部と、
を含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項４０】
前記ヒューズ部は、
ヒューズイネーブル信号に応答して複数のヒューズ信号を出力する複数のヒューズ回路と、
前記複数のヒューズ信号をデコーディングして前記選択信号を出力するデコーダと、
を含むことを特徴とする請求項３９に記載の内部コマンド生成装置。
【請求項４１】
外部から入力されたモードレジスタ読み出しコマンドに応答して前記初期安定化区間の状態を外部に伝達する状態信号生成部をさらに含むことを特徴とする請求項１８に記載の内部コマンド生成装置。
【請求項４２】
前記状態信号生成部は、
前記モードレジスタ読み出しコマンドによって前記初期安定化フラグ信号のレベルを検出して、前記初期安定化区間の状態を表す状態信号を生成するモードレジスタと、
前記状態信号に対応するＤＱ信号をＤＱパッドに伝達するＤＱ制御部と、
を含むことを特徴とする請求項４１に記載の内部コマンド生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部コマンド生成装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、外部から外部電圧（ＶＤＤ）及び接地電圧（ＶＳＳ）が印加され、これを内部動作に必要な内部電圧に変換して使用する。半導体メモリ装置の内部動作に必要な電圧には、コア領域に供給されるコア電圧（ＶＣＯＲＥ）、ワードラインを駆動するための高電圧（ＶＰＰ）、キャパシタのプレート電極に供給されるセルプレート電圧（ＶＣＰ）、プリチャージ動作時にビットライン対（ＢＬ，ＢＬＢ）に供給されるビットラインプリチャージ電圧（ＶＢＬＰ）などがある。
【０００３】
半導体メモリ装置がパワーアップ状況（power ramp sequence）に進入すると、内部電圧は、外部電圧（ＶＤＤ）のレベルによって一定レベルに到達するまで上昇するので、読み出しまたは書き込み動作のような正常動作が開始される前に内部電圧を安定化する過程が必要である。内部電圧の安定化は、内部電圧を持続的に使用することによってなる。そのため、従来のＳＤＲＡＭは、外部からのリフラッシュコマンドに応じてリフラッシュ動作を行うことによって、内部電圧を安定化させてきた。
【０００４】
一方、ＬＰＤＤＲ２ ＲＡＭの場合は、外部からのリセットコマンドによってリセット区間（reset state）に進入した後、約１０ｕｓの初期安定化区間（device auto initialization）が設定されるようにスペックで規定している。ＬＰＤＤＲ２ ＲＡＭの初期安定化区間ではＳＤＲＡＭのようにリフラッシュコマンドが入力されず、内部電圧を安定化させうる方案がない。
【０００５】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，１４５，８２８  Ｂ２号公報
【特許文献２】米国特許公開第２００９／０３２３４３６  Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、内部的にリフラッシュコマンドを生成してリフラッシュを進行することによって、内部電圧を安定化させる半導体メモリ装置の内部コマンド生成装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明の一側面による内部コマンド生成装置は、リセットコマンドに応答してリセット区間を設定するリセットフラグ信号を生成する第１フラグ信号生成部と、前記リセットフラグ信号に応答して第１初期パルス信号及び第２初期パルス信号を生成する初期パルス信号生成部と、前記第１初期パルス信号に応答して初期安定化区間を設定する初期安定化フラグ信号を生成する第２フラグ信号生成部と、前記第２初期パルス信号に応答して前記初期安定化区間内でイネーブルされる内部リフラッシュコマンドを生成する内部コマンド生成部と、を含む。
【０００９】
また、本発明の他の側面による内部コマンド生成装置は、リセットコマンドに応答してリセット区間を設定するためのリセットフラグ信号を生成する第１フラグ信号生成部と、前記リセットフラグ信号に応答して第１初期パルス信号を生成する第１初期パルス信号生成部と、前記第１初期パルス信号に応答して初期安定化区間を設定するための初期安定化フラグ信号を生成する第２フラグ信号生成部と、第２初期パルス信号が既に設定された回数だけ生成されると、カウンティング信号を生成するカウンティング部と、前記第１初期パルス信号及び内部リフラッシュコマンドに応答して前記第２初期パルス信号を生成し、前記カウンティング信号に応答して前記第２初期パルス信号の生成を中止する第２初期パルス信号生成部と、前記第２初期パルス信号に応答して前記初期安定化区間内で前記内部リフラッシュコマンドを生成する内部コマンド生成部と、を含む。
【発明の効果】
【００１０】
本発明によると、内部的にリフラッシュコマンドを生成してリフラッシュを進行するため、内部電圧を安定化させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例による内部コマンド生成装置を示すブロック図である。
【図２】図１における第１フラグ信号生成部を示す回路図である。
【図３】図１における初期パルス信号生成部を示す回路図である。
【図４】図１における第２フラグ信号生成部を示す回路図である。
【図５】図１における内部コマンド生成部を示す回路図である。
【図６】図１に示す内部コマンド生成装置の動作を示すタイミング図である。
【図７】本発明の他の実施例による内部コマンド生成装置を示すブロック図である。
【図８】図７における第１フラグ信号生成部を示す回路図である。
【図９】図７における第１初期パルス信号生成部を示す回路図である。
【図１０】図７における第２フラグ信号生成部を示す回路図である。
【図１１】図７における第２初期パルス信号生成部を示す回路図である。
【図１２】図７における内部コマンド生成部を示す回路図である。
【図１３】図７におけるカウンティング部を示す回路図である。
【図１４】図１３における第１ヒューズ信号生成部を示す回路図である。
【図１５】図１３に示すカウンティング部の出力である第１〜第３初期カウンティング信号のタイミング図である。
【図１６】図７に示す内部コマンド生成装置の動作を示すタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照しつつ、本発明の実施例について詳細に説明する。下記の実施例は、本発明を例示するもので、本発明の思想を限定するためのものではない。
【００１３】
図１は、本発明の一実施例による内部コマンド生成装置を示すブロック図である。
【００１４】
図１を参照すると、内部コマンド生成装置は、第１フラグ信号生成部１、初期パルス信号生成部２、第２フラグ信号生成部３、及び内部コマンド生成部４で構成される。
【００１５】
第１フラグ信号生成部１は、図２に示すように、第１パルス生成部１０、第１駆動部１１、第１ラッチ部１２、及び第１バッファ部１３で構成される。第１パルス生成部１０は、初期安定化フラグ信号ＤＡＩＦを反転遅延して第１反転遅延信号ＲＤ１を出力する第１反転遅延部１４と、初期安定化フラグ信号ＤＡＩＦ及び第１反転遅延信号ＲＤ１を論理和して第１パルス信号ＰＵＬ１のパルスを生成する第１オアゲートＯＲ１と、で構成される。第１駆動部１１は、第１パルス信号ＰＵＬ１に応答して第１ノードｎｄ１をプルアップ駆動するためのプルアップ素子として動作する第１ＰＭＯＳトランジスタＰ１と、リセットコマンドＲＳＴに応答して第１ノードｎｄ１をプルダウン駆動するためのプルダウン素子として動作する第１ＮＭＯＳトランジスタＮ１と、で構成される。第１ラッチ部１２は、第１ノードｎｄ１の信号をラッチするインバータ型ラッチで構成される。第１バッファ部１３は、第１ラッチ部１２の出力を遅延及びバッファするインバッファ型バッファで構成される。そして、第１フラグ信号生成部１は、パワーアップ信号ＰＷＲＵＰに応答して第１ノードｎｄ１をリセットするリセット素子として動作する第２ＰＭＯＳトランジスタＰ２をさらに含む。ここで、リセットコマンドＲＳＴは、特定状況で半導体メモリ装置がリセット区間に進入するように伝達されるコマンドである。特定状況の例には、外部コントローラが異常動作し、外部コントローラのみをリブートする時があり、外部コントローラは、半導体メモリ装置にリセットコマンドＲＳＴを伝達し、半導体メモリ装置がリセット区間に進入するように誘導する。
【００１６】
このような構成の第１フラグ信号生成部１は、リセットコマンドＲＳＴのパルスが生成されると、リセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせ、初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、リセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。具体的に説明すると、リセットコマンドＲＳＴのパルスが生成されると、第１駆動部１１の第１ＮＭＯＳトランジスタＮ１が駆動して、第１ノードｎｄ１をローレベルにプルダウンさせる。第１ラッチ部１２は、ローレベルである第１ノードｎｄ１の信号をラッチ及び反転し、第１バッファ部１３は、第１ラッチ部１２の出力を遅延及びバッファリングして、リセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。そして、初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、第１パルス生成部１０が第１パルス信号ＰＵＬ１のパルスを生成し、第１駆動部１１の第１ＰＭＯＳトランジスタＰ１を駆動させる。これにより、第１ノードｎｄ１がハイレベルにプールアップされる。第１ラッチ部１２は、ハイレベルの第１ノードｎｄ１の信号をラッチ及び反転し、第１バッファ部１３は、第１ラッチ部１２の出力を遅延及びバッファリングして、リセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。
【００１７】
初期パルス信号生成部２は、図３に示すように、第２パルス生成部２０及び第１遅延部２１で構成される。第２パルス生成部２０は、リセットフラグ信号ＲＳＴＦを反転遅延して第２反転遅延信号ＲＤ２として出力する第２反転遅延部２２と、リセットフラグ信号ＲＳＴＦ及び第２反転遅延信号ＲＤ２を論理積して、第１初期パルス信号ＩＮＩＰのパルスを生成する第１アンドゲートＡＮ１で構成される。第１遅延部２１は、第１初期パルス信号ＩＮＩＰを既に設定された区間だけ遅延して、第２初期パルス信号ＩＮＩＤＰとして出力する。
【００１８】
このように構成された初期パルス信号生成部２は、リセットフラグ信号ＲＳＴＦがハイレベルにイネーブルされる時点に応答して第１初期パルス信号ＩＮＩＰのパルスを生成し、第１初期パルス信号ＩＮＩＰを第１遅延部２１の遅延区間だけ遅延させて、第２初期パルス信号ＩＮＩＤＰのパルスを生成する。
【００１９】
第２フラグ信号生成部３は、図４に示すように、第３パルス生成部３０、第２駆動部３１、第２ラッチ部３２及び第２バッファ部３３で構成される。第３パルス生成部３０は、内部リフラッシュコマンドＡＲＥＦＰＦを反転遅延して第３反転遅延信号ＲＤ３として出力する第３反転遅延部３４と、内部リフラッシュコマンドＡＲＥＦＰＦ及び第３反転遅延信号ＲＤ３を論理和して、第２パルス信号ＰＵＬ２のパルスを生成する第２オアゲートＯＲ２と、で構成される。第２駆動部３１は、第１初期パルス信号ＩＮＩＰに応答して第２ノードｎｄ２をプルダウン駆動するためのプルダウン素子として動作する第２ＮＭＯＳトランジスタＮ２と、第２パルス信号ＰＵＬ２に応答して第２ノードｎｄ２をプルアップ駆動するためのプルアップ素子として動作する第３ＰＭＯＳトランジスタＰ３と、で構成される。第２ラッチ部３２は、第２ノードｎｄ２の信号をラッチするインバータ型ラッチで構成される。第２バッファ部３３は、第２ラッチ部３２の出力を遅延及びバッファリングして初期安定化フラグ信号ＤＡＩＦとして出力するインバータ型バッファで構成される。そして、第２フラグ信号生成部３は、パワーアップ信号ＰＷＲＵＰに応答して第２ノードｎｄ２をリセットするためのリセット素子として動作する第４ＰＭＯＳトランジスタＰ４をさらに含む。
【００２０】
このような第２フラグ信号生成部３は、第１初期パルス信号ＩＮＩＰのパルスが生成されると、初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせ、内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされると、初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。具体的に説明すると、第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２駆動部３１の第２ＮＭＯＳトランジスタＮ２が駆動して、第２ノードｎｄ２をローレベルにプルダウンさせる。第２ラッチ部３２は、ローレベルの第１ノードｎｄ１の信号をラッチ及び反転し、第２バッファ部３３は第２ラッチ部３２の出力を遅延及びバッファリングして、初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。そして、内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされると、第２パルス生成部３０が第２パルス信号ＰＵＬ２のパルスを生成して、第２駆動部３１の第３ＰＭＯＳトランジスタＰ３を駆動させる。これにより、第２ノードｎｄ２がハイレベルにプールアップされる。第２ラッチ部３２は、ハイレベルの第２ノードｎｄ２の信号をラッチ及び反転し、第２バッファ部３３は、第２ラッチ部３２の出力を遅延及びバッファリングして、初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。
【００２１】
内部コマンド生成部４は、図５に示すように、第４パルス生成部４０、第３駆動部４１、第３ラッチ部４２、第１及び第２インバータＩＶ１，ＩＶ２及び第２遅延部４３で構成される。第４パルス生成部４０は、第１遅延信号ＡＲＥＦＰＦＤを反転遅延して第４反転遅延信号ＲＤ４として出力する第４反転遅延部４４と、第１遅延信号ＡＲＥＦＰＦＤ及び第３反転遅延信号ＲＤ４を論理和する第３オアゲートＯＲ３と、で構成される。第３駆動部４１は、第２初期パルス信号ＩＮＩＤＰに応答して第３ノードｎｄ３をプルダウン駆動するためのプルダウン素子として動作する第３ＮＭＯＳトランジスタＮ３と、第３パルス信号ＰＵＬ３に応答して第３ノードｎｄ３をプルアップ駆動するためのプルアップ素子として動作する第５ＰＭＯＳトランジスタＰ５と、で構成される。第３ラッチ部４２は、第３ノードｎｄ３の信号をラッチするインバータ型ラッチで構成される。第１及び第２インバータＩＶ１，ＩＶ２は、第３ラッチ部４２の出力を遅延及びバッファリングして内部リフラッシュコマンドＡＲＥＦＰＦとして出力する。具体的に、第１インバータＩＶ１は、第３ラッチ部４２の出力を反転して前置内部リフラッシュコマンドＡＲＥＦＰＢとして出力する。第２インバータＩＶ１は、前置内部リフラッシュコマンドＡＲＥＦＰＢを反転して内部リフラッシュコマンドＡＲＥＦＰＦとして出力する。第２遅延部４３は、前置内部リフラッシュコマンドＡＲＥＦＰＢをリフラッシュタイムｔＲＦＣだけ遅延して第１遅延信号ＡＲＥＦＰＦＤとして出力する。そして、内部コマンド生成部４は、パワーアップ信号ＰＷＲＵＰに応答して第３ノードｎｄ３をリセットするためのリセット素子として動作する第６ＰＭＯＳトランジスタＰ６をさらに含む。内部リフラッシュコマンドＡＲＥＦＰＦは、リフラッシュ動作を行うための内部コマンドであり、リフラッシュタイムｔＲＦＣの間にイネーブルされる。
【００２２】
このような構成の内部コマンド生成部４は、第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせ、リフラッシュタイムｔＲＦＣだけ経過した後に、内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。具体的に説明すると、第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、第３駆動部４１の第３ＮＭＯＳトランジスタＮ３が駆動して、第３ノードｎｄ３をローレベルにプルダウンさせる。第３ラッチ部４２は、ローレベルの第３ノードｎｄ３の信号をラッチ及び反転し、第１及び第２インバータＩＶ１，ＩＶ２は、第３ラッチ部４２の出力を遅延及びバッファリングして、内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせる。そして、第１インバータＩＶ１の出力である前置内部リフラッシュコマンドＡＲＥＦＰＢがリフラッシュタイムだけ遅れて生成された第１遅延信号ＡＲＥＦＰＦＤがローレベルにイネーブルされる時点に第３パルス信号ＰＵＬ３のパルスが生成されると、第３駆動部４１の第５ＰＭＯＳトランジスタＰ５が駆動して、第３ノードｎｄ３をハイレベルにプルアップさせる。第３ラッチ部４２は、ハイレベルの第３ノードｎｄ３の信号をラッチ及び反転し、第１及び第２インバータＩＶ１，ＩＶ２は、第３ラッチ部４２の出力を遅延及びバッファリングして、内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。
【００２３】
次に、以上のような内部コマンド生成装置の動作を、図６を参照して説明する。
【００２４】
まず、ｔ１時点にリセットコマンドＲＳＴのパルスが入力されると、第１フラグ信号生成部１は、ｔ２時点にリセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。具体的に説明すると、ｔ１時点にリセットコマンドＲＳＴのパルスが入力されると、第１駆動部１１が駆動して、第１ノードｎｄ１をローレベルにプルダウンさせる。第１ラッチ部１２は、ローレベルの第１ノードｎｄ１の信号をラッチ及び反転し、第１バッファ部１３は、第１ラッチ部１２の出力を遅延及びバッファリングして、ｔ２時点にリセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。ハイレベルにイネーブルされるリセットフラグ信号ＲＳＴＦに対応してリセット区間が始まる。
【００２５】
続いて、ｔ２時点にリセットフラグ信号ＲＳＴＦがハイレベルにイネーブルされると、初期パルス信号生成部２は、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスを生成し、第１初期パルス信号ＩＮＩＰのパルスを第１遅延部２１の遅延区間だけ遅延させて、ｔ３時点に第２初期パルス信号ＩＮＩＤＰのパルスを生成する。したがって、第２初期パルス信号ＩＮＩＤＰは、第１初期パルス信号ＩＮＩＰよりもパルスの生成時点が遅い。
【００２６】
次に、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２フラグ信号生成部３は、ｔ４時点に初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。具体的に説明すると、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２駆動部３１が駆動して、第２ノードｎｄ２をローレベルにプルダウンさせる。第２ラッチ部３２は、ローレベルの第１ノードｎｄ１の信号をラッチ及び反転し、第２バッファ部３３は、第２ラッチ部３２の出力を遅延及びバッファリングして、ｔ４時点に初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。ハイレベルにイネーブルされる初期安定化フラグ信号ＤＡＩＦに対応して初期安定化区間が始まる。
【００２７】
続いて、ｔ３時点に第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、内部コマンド生成部４は、ｔ５時点に内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせ、リフラッシュタイムｔＲＦＣだけ経過したｔ６時点に、内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。具体的に説明すると、ｔ３時点に第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、第３駆動部４１が駆動して、第３ノードｎｄ３をローレベルにプルダウンさせる。第３ラッチ部４２は、ローレベルの第３ノードｎｄ３の信号をラッチ及び反転し、第１及び第２インバータＩＶ１，ＩＶ２は、第３ラッチ部４２の出力を遅延及びバッファリングして、ｔ５時点に内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせる。そして、第１インバータＩＶ１の出力である前置内部リフラッシュコマンドＡＲＥＦＰＢがリフラッシュタイムだけ遅れて生成された第１遅延信号ＡＲＥＦＰＦＤがローレベルにイネーブルされる時点に第３パルス信号ＰＵＬ３のパルスが生成されると、第３駆動部４１が駆動して、第３ノードｎｄ３をハイレベルにプルアップさせる。第３ラッチ部４２は、ハイレベルの第３ノードｎｄ３の信号をラッチ及び反転し、第１及び第２インバータＩＶ１，ＩＶ２は第３ラッチ部４２の出力を遅延及びバッファリングして、ｔ６時点に内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。
【００２８】
次に、ｔ６時点に内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされると、第２フラグ信号生成部３はｔ７時点に初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。具体的に説明すると、ｔ６時点に内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされると、第２パルス生成部３０が第２パルス信号ＰＵＬ２のパルスを生成して、第２駆動部３１の第３ＰＭＯＳトランジスタＰ３を駆動させる。これにより、第２ノードｎｄ２がハイレベルにプールアップされる。第２ラッチ部３２は、ハイレベルの第２ノードｎｄ２の信号をラッチ及び反転し、第２バッファ部３３は、第２ラッチ部３２の出力を遅延及びバッファリングして、ｔ７時点に初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。ローレベルにディセーブルされる初期安定化フラグ信号ＤＡＩＦに対応して初期安定化区間は終了する。具体的に、初期安定化区間は、初期安定化フラグ信号ＤＡＩＦのイネーブル区間であるｔ４時点〜ｔ７になる。
【００２９】
次に、ｔ７時点に初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、第１フラグ信号生成部１は、ｔ８時点にリセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。具体的に説明すると、ｔ７時点に初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、第１パルス生成部１０が第１パルス信号ＰＵＬ１のパルスを生成して、第１駆動部１１の第１ＰＭＯＳトランジスタＰ１を駆動させる。これにより、第１ノードｎｄ１がハイレベルにプールアップされる。第１ラッチ部１２は、ハイレベルの第１ノードｎｄ１の信号をラッチ及び反転し、第１バッファ部１３は、第１ラッチ部１２の出力を遅延及びバッファリングして、ｔ８時点にリセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。ローレベルにディセーブルされるリセットフラグ信号ＲＳＴＦに対応してリセット区間は終了する。具体的に、リセット区間は、リセットフラグ信号ＲＳＴＦのイネーブル区間であるｔ２時点〜ｔ８時点となる。
【００３０】
要するに、本実施例の内部コマンド生成装置は、リセットコマンドＲＳＴのパルスが入力されると、リセットフラグ信号ＲＳＴＦと初期安定化フラグ信号ＤＡＩＦを順次に生成してリセット区間と初期安定化区間を設定し、初期安定化区間内で内部リフラッシュコマンドＡＲＥＦＰＦを生成してリフラッシュ動作を誘導する。したがって、本発明の一実施例のような内部コマンド生成装置は、リセットコマンドを受けると、内部的に内部リフラッシュコマンドＡＲＥＦＰＦを生成してリフラッシュ動作を行うことによって、内部電圧を安定化させる。
【００３１】
図７は、本発明の他の実施例による内部コマンド生成装置を示すブロック図である。
【００３２】
図７を参照すると、内部コマンド生成装置は、第１フラグ信号生成部１００、第１初期パルス信号生成部１１０、第２フラグ信号生成部１２０、第２初期パルス信号生成部１３０、内部コマンド生成部１４０、カウンティング部１５０及び状態信号生成部１６０で構成される。
【００３３】
第１フラグ信号生成部１００は、図８に示すように、第１パルス生成部１０１、第１駆動部１０２、第１ラッチ部１０３及び第１バッファ部１０４で構成される。第１パルス生成部１０１は、初期安定化フラグ信号ＤＡＩＦを反転遅延して第１反転遅延信号ＲＤ１０で出力する第１反転遅延部１０５と、初期安定化フラグ信号ＤＡＩＦ及び第１反転遅延信号ＲＤ１０を論理和して第１パルス信号ＰＵＬ１０のパルスを生成する第１オアゲートＯＲ１０と、で構成される。第１駆動部１０２は、リセットコマンドＲＳＴに応答して第１ノードｎｄ１０をプルダウン駆動するためにプルダウン素子として動作する第１ＮＭＯＳトランジスタＮ１０と、第１パルス信号ＰＵＬ１０に応答して第１ノードｎｄ１０をプルアップ駆動するためにプルアップ素子として動作する第１ＰＭＯＳトランジスタＰ１０と、で構成される。第１ラッチ部１０３は、第１ノードｎｄ１０の信号をラッチするインバータ型ラッチで構成される。第１バッファ部１０４は、第１ラッチ部１０３の出力を遅延及びバッファリングしてリセットフラグ信号ＲＳＴＦとして出力するインバータ型バッファで構成される。そして、第１フラグ信号生成部１００は、パワーアップ信号ＰＷＲＵＰに応答して第１ノードｎｄ１０をリセットするリセット素子として動作する第２ＰＭＯＳトランジスタＰ１１をさらに含む。ここで、リセットコマンドＲＳＴは、特定状況で半導体メモリ装置がリセット区間に進入するように伝達されるコマンドである。特定状況の例には、外部コントローラが異常動作して外部コントローラのみリブートする時があり、外部コントローラは、半導体メモリ装置にリセットコマンドＲＳＴを伝達して半導体メモリ装置がリセット区間に進入するように誘導する。
【００３４】
このような第１フラグ信号生成部１００は、リセットコマンドＲＳＴのパルスが入力されると、リセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせ、初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、リセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。具体的に説明すると、リセットコマンドＲＳＴのパルスが入力されると、第１駆動部１０２の第１ＮＭＯＳトランジスタＮ１０が駆動して、第１ノードｎｄ１０をローレベルにプルダウンさせる。第１ラッチ部１０３は、ローレベルの第１ノードｎｄ１０の信号をラッチ及び反転し、第１バッファ部１０４は、第１ラッチ部１０３の出力を遅延及びバッファリングしてリセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。そして、初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされる時点に第１パルス信号ＰＵＬ１０のパルスが生成されると、第１駆動部１０２の第１ＰＭＯＳトランジスタＰ１０が駆動して、第１ノードｎｄ１０をハイレベルにプルアップさせる。第１ラッチ部１０３は、ハイレベルの第１ノードｎｄ１０の信号をラッチ及び反転し、第１バッファ部１０４は、第１ラッチ部１０３の出力を遅延及びバッファリングして、リセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。
【００３５】
第１初期パルス信号生成部１１０は、図９に示すように、リセットフラグ信号ＲＳＴＦを反転遅延して第２反転遅延信号ＲＤ１１として出力する第２反転遅延部１１１と、リセットフラグ信号ＲＳＴＦ及び第２反転遅延信号ＲＤ１１を論理積して第１初期パルス信号ＩＮＩＰのパルスを生成する第１アンドゲートＡＮ１０と、で構成される。
【００３６】
このような構成の第１初期パルス信号生成部１１０は、リセットフラグ信号ＲＳＴＦがハイレベルにイネーブルされると、第１初期パルス信号ＩＮＩＰのパルスを生成する。
【００３７】
第２フラグ信号生成部１２０は、図１０に示すように、第２パルス生成部１２１、第２駆動部１２２、第２ラッチ部１２３及び第２バッファ部１２４で構成される。第２パルス生成部１２１は、カウンティング信号ＣＮＴを反転する第１インバータＩＶ１０と、第１インバータＩＶ１０の出力と内部リフラッシュコマンドＡＲＥＦＰＦとを論理積する第２アンドゲートＡＮ１１と、第２アンドゲートＡＮ１１の出力を反転遅延して第３反転遅延信号ＲＤ１２として出力する第３反転遅延部１２５と、第２アンドゲートＡＮ１１の出力と第３反転遅延信号ＲＤ１２とを論理和して第２パルス信号ＰＵＬ１１のパルスを生成する第２オアゲートＯＲ１１と、で構成される。第２駆動部１２２は、第１初期パルス信号ＩＮＩＰのパルスに応答して第２ノードｎｄ１１をプルダウン駆動するためのプルダウン素子として動作する第２ＮＭＯＳトランジスタＮ１１と、第２パルス信号ＰＵＬ１１のパルスに応答して第２ノードｎｄ１１をプルアップ駆動するためのプルアップ素子として動作する第３ＰＭＯＳトランジスタＰ１２と、で構成される。第２ラッチ部１２３は、第２ノードｎｄ１１の信号をラッチするためのインバータ型ラッチで構成される。第２バッファ部１２４は、第２ラッチ部１２３の出力を遅延及びバッファリングして初期安定化フラグ信号ＤＡＩＦとして出力するインバータ型バッファで構成される。そして、第２フラグ信号生成部１２０は、パワーアップ信号ＰＷＲＵＰに応答して第２ノードｎｄ１１をリセットするためのリセット回路として動作する第４ＰＭＯＳトランジスタＰ１３をさらに含む。
【００３８】
このような第２フラグ信号生成部１２０は、第１初期パルス信号ＩＮＩＰのパルスが生成されると、初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせ、カウンティング信号ＣＮＴと内部リフラッシュコマンドＡＲＥＦＰＦがそれぞれロー、ハイレベルの時に初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。具体的に説明すると、第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２駆動部１２２の第２ＮＭＯＳトランジスタＮ１１が駆動して、第２ノードｎｄ１１をローレベルにプルダウンさせる。第２ラッチ部１２３は、ローレベルの第２ノードｎｄ１１の信号をラッチ及び反転し、第２バッファ部１２４は、第２ラッチ部１２３の出力を遅延及びバッファリングして、初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。そして、カウンティング信号ＣＮＴと内部リフラッシュコマンドＡＲＥＦＰＦがそれぞれロー、ハイレベルになる時点に第２パルス信号ＰＵＬ１１のパルスが生成されると、第２駆動部１２２の第３ＰＭＯＳトランジスタＰ１２が駆動して、第２ノードｎｄ１１をハイレベルにプルアップさせる。第２ラッチ部１２３は、ハイレベルの第２ノードｎｄ１１の信号をラッチ及び反転し、第２バッファ部１２４は、第２ラッチ部１２３の出力を遅延及びバッファリングして初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。
【００３９】
第２初期パルス信号生成部１３０は、図１１に示すように、内部リフラッシュコマンドＡＲＥＦＰＦに応答して第３パルス信号ＰＵＬ１２のパルスを生成する第３パルス生成部１３１と、第１初期パルス信号ＩＮＩＰ及び第３パルス信号ＰＵＬ１２を論理和する第３オアゲートＯＲ１２と、リセットフラグ信号ＲＳＴＦ、第３パルス信号ＰＵＬ１２及びカウンティング信号ＣＮＴを論理積して前置第２初期パルス信号ＩＩＮＩＤＰのパルスとして生成する第４アンドゲートＡＮ１３と、前置第２初期パルス信号ＩＩＮＩＤＰを遅延して第２初期パルス信号ＩＮＩＤＰのパルスを生成する第１遅延部１３２と、で構成される。第３パルス生成部１３１は、内部リフラッシュコマンドＡＲＥＦＰＦを反転する第２インバータＩＶ１１と、第２インバータＩＶ１１の出力を反転遅延して第４反転遅延信号ＲＤ１３として出力する第４反転遅延部１３１０と、第２インバータＩＶ１１及び第４反転遅延信号ＲＤ１３を論理積して第３パルス信号ＰＵＬ１２のパルスを生成する第３アンドゲートＡＮ１２と、で構成される。
【００４０】
このような第２初期パルス信号生成部１３０は、リセットフラグ信号ＲＳＴＦとカウンティング信号ＣＮＴがハイレベルであり、内部リフラッシュコマンドＡＲＥＦＰＦがローレベルである区間で、第１初期パルス信号ＩＮＩＰのパルスに応答して第２初期パルス信号ＩＮＩＤＰのパルスを生成する。続いて、第２初期パルス信号生成部１３０は、リセットフラグ信号ＲＳＴＦとカウンティング信号ＣＮＴがハイレベルの区間で、内部リフラッシュコマンドＡＲＥＦＰＦがハイレベルからローレベルに遷移する時点に応答して第２初期パルス信号ＩＮＩＤＰのパルスを生成する。次に、第２初期パルス信号生成部１３０は、リセットフラグ信号ＲＳＴＦとカウンティング信号ＣＮＴがハイレベルの区間で、内部リフラッシュコマンドＡＲＥＦＰＦがハイレベルからローレベルに遷移する時点に応答して第２初期パルス信号ＩＮＩＤＰのパルスを生成する。第２初期パルス信号生成部１３０は、このように第２初期パルス信号ＩＮＩＤＰのパルスを持続して生成してから、カウンティング信号ＣＮＴがハイレベルからローレベルに遷移する時点に応答して第２初期パルス信号ＩＮＩＤＰのパルス生成を中止する。リフラッシュ動作を８回行う場合、第２初期パルス信号ＩＮＩＤＰのパルスは８回間生成されてからカウンティング信号ＣＮＴによって生成が中止する。以下では、説明の便宜のためにリフラッシュ動作を８回行うとする。
【００４１】
内部コマンド生成部１４０は、図１２に示すように、第４パルス生成部１４１、第３駆動部１４２、第３ラッチ部１４３、第３及び第４インバータＩＶ１２，ＩＶ１３及び第２遅延部１４４で構成される。第４パルス生成部１４は、第１遅延信号ＡＲＥＦＰＦＤを反転遅延して第５反転遅延信号ＲＤ１４として出力する第５反転遅延部１４５と、第１遅延信号ＡＲＥＦＰＦＤ及び第５反転遅延信号ＲＤ１４を論理和して第４パルス信号ＰＵＬ１３のパルスとして生成する第４オアゲートＯＲ１３と、で構成される。第３駆動部１４３は、第２初期パルス信号ＩＮＩＤＰに応答して第３ノードｎｄ１２をプルダウン駆動するためのプルダウン素子として動作する第３ＮＭＯＳトランジスタＮ１２と、第４パルス信号ＰＵＬ１３のパルスに応答して第３ノードｎｄ１２をプルアップ駆動するためのプルアップ素子として動作する第５ＰＭＯＳトランジスタＰ１４と、で構成される。第３ラッチ部１４３は、第３ノードｎｄ１２の信号をラッチするためのインバータ型ラッチで構成される。第３インバータＩＶ１２は、第３ラッチ部１４３の出力を反転して前置内部リフラッシュコマンドＡＲＥＦＰＢを出力し、第４インバータＩＶ１３は、前置内部リフラッシュコマンドＡＲＥＦＰＢを反転して内部リフラッシュコマンドＡＲＥＦＰＦとして出力する。第２遅延部１４４は、前置内部リフラッシュコマンドＡＲＥＦＰＢをリフラッシュタイムｔＲＦＣだけ遅延して第１遅延信号ＡＲＥＦＰＦＤとして出力する。そして、内部コマンド生成部１４０は、パワーアップ信号ＰＷＲＵＰに応答して第３ノードｎｄ１２をリセットするためのリセット回路として動作する第６ＰＭＯＳトランジスタＰ１５をさらに含む。
【００４２】
このような内部コマンド生成部１４０は、第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせ、リフラッシュタイムｔＲＦＣだけ経過した後に内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。具体的に説明すると、第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、第３駆動部１４２の第３ＮＭＯＳトランジスタＮ１２が駆動して、第３ノードｎｄ１２をローレベルにプルダウンさせる。第３ラッチ部１４３は、ローレベルの第３ノードｎｄ１２の信号をラッチ及び反転し、第１及び第２インバータＩＶ１２，ＩＶ１３は、第３ラッチ部１４３を遅延及びバッファリングして、内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせる。そして、第１インバータＩＶ１２の出力である前置内部リフラッシュコマンドＡＲＥＦＰＢがリフラッシュタイムだけ遅れて生成された第１遅延信号ＡＲＥＦＰＦＤがローレベルにイネーブルされる時点に第４パルス信号ＰＵＬ１３のパルスが生成されると、第３駆動部１４２の第５ＰＭＯＳトランジスタＰ１４が駆動して、第３ノードｎｄ１２をハイレベルにプルアップさせる。第３ラッチ部１４３は、ハイレベルの第３ノードｎｄ１２の信号をラッチ及び反転し、第１及び第２インバータＩＶ１２，ＩＶ１３は第３ラッチ部１４３の出力を遅延及びバッファリングして、内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。
【００４３】
カウンティング部１５０は、図１３に示すように、ヒューズ部１５１、初期カウンティング信号生成部１５２、及び選択部１５３で構成される。ヒューズ部１５１は、第１ヒューズ信号生成部１５１０、第２ヒューズ信号生成部１５１１及びデコーダ１５１２で構成される。第１ヒューズ信号生成部１５１０は、図１４に示すように、ヒューズＦＵ、第４駆動部１５１３及び第４ラッチ部１５１４で構成される。ヒューズＦＵは、電源電圧と第４駆動部１５１３の第７ＰＭＯＳトランジスタＰ１６との間に設けられる。第４駆動部１５１３は、ヒューズイネーブル信号ＦＵＥＮに応答して第４ノードｎｄ１３をプルアップ駆動するためのプルアップ素子として動作する第７ＰＭＯＳトランジスタＰ１６と、ヒューズイネーブル信号ＦＵＥＮに応答して第４ノードｎｄ１３をプルダウン駆動するためのプルダウン素子として動作する第４ＮＭＯＳトランジスタＮ１３と、で構成される。第４ラッチ部１５１４は、第４ノードｎｄ１３の信号を反転して第１ヒューズ信号ＦＵＳＩＧ１０として出力する第５インバータＩＶ１４と、第１ヒューズ信号ＦＵＳＩＧ１０がハイレベルになると、第１ヒューズ信号ＦＵＳＩＧ１０のレベルを固定する第５ＮＭＯＳトランジスタＮ１４と、で構成される。第２ヒューズ信号生成部１５１１は、出力信号のみが第１ヒューズ信号生成部１５１０と異なり、それ以外は第１ヒューズ信号生成部１５１０と同一の回路で具現される。デコーダ１５１２は、第１ヒューズ信号ＦＵＳＩＧ１０及び第２ヒューズ信号ＦＵＳＩＧ１１をデコーディングして第１〜第３選択信号ＳＥＬ１０〜ＳＥＬ１２として出力する。デコーダ１５１２に入力される第１及び第２ヒューズ信号ＦＵＳＩＧ１０，ＦＵＳＩＧ１１のレベルと出力される第１〜第３選択信号ＳＥＬ１０〜ＳＥＬ１２のレベルを、下記の表１に表す。
【００４４】
【表１】
2011134430.tif 000003
【００４５】
表１を参照すると、第１ヒューズ信号ＦＵＳＩＧ１０と第２ヒューズ信号ＦＵＳＩＧ１１が両方ともハイレベルになると、第１選択信号ＳＥＬ１０のみハイレベルにイネーブルされ、第１ヒューズ信号ＦＵＳＩＧ１０と第２ヒューズ信号ＦＵＳＩＧ１１がそれぞれハイレベルとローレベルになると、第２選択信号ＳＥＬ１１のみハイレベルにイネーブルされ、第１ヒューズ信号ＦＵＳＩＧ１０と第２ヒューズ信号ＦＵＳＩＧ１１がそれぞれローレベルとハイレベルになると、第３選択信号ＳＥＬ１２のみハイレベルにイネーブルされる。第１ヒューズ信号ＦＵＳＩＧ１０と第２ヒューズ信号ＦＵＳＩＧ１１が両方ともローレベルになると、第１〜第３選択信号ＳＥＬ１０〜ＳＥＬ１２はいずれもローレベルにディセーブルされるので、第１ヒューズ信号生成部１５１０と第２ヒューズ信号生成部１５１１中のヒューズＦＵはいずれもカットされるか、選択的にカットされなければならない。
【００４６】
初期カウンティング信号生成部１５２は、第５インバータＩＶ１４により反転されたリセットフラグ信号ＲＳＴＦによりリセットされ、第２初期パルス信号ＩＮＩＤＰを２分周して前置初期カウンティング信号ＰＤＶ１として出力する第１分周器１５２０と、反転されたリセットフラグ信号ＲＳＴＦによってリセットされ、前置初期カウンティング信号ＰＤＶ１を２分周して第１初期カウンティング信号ＤＶ１として出力する第２分周器１５２１と、反転されたリセットフラグ信号ＲＳＴＦによってリセットされ、第１初期カウンティング信号ＤＶ１を２分周して第２初期カウンティング信号ＤＶ２として出力する第３分周器１５２２と、反転されたリセットフラグ信号ＲＳＴＦによってリセットされ、第２初期カウンティング信号ＤＶ２を２分周して第３初期カウンティング信号ＤＶ３として出力する第４分周器１５２３と、で構成される。選択部１５３は、第１選択信号ＳＥＬ１０に応答して第１初期カウンティング信号ＤＶ１をカウンティング信号ＣＮＴとして出力する第１伝送ゲートＴ１と、第２選択信号ＳＥＬ２に応答して第２初期カウンティング信号ＤＶ２をカウンティング信号ＣＮＴとして出力する第２伝送ゲートＴ２と、第３選択信号ＳＥＬ３に応答して第３初期カウンティング信号ＤＶ３をカウンティング信号ＣＮＴとして出力する第３伝送ゲートＴ３と、で構成される。第１〜第３伝送ゲートＴ１〜Ｔ３は、３相入力バッファのように、制御信号に応答して該当の信号を伝達できる装置に設計変更することもできる。
【００４７】
このようなカウンティング部１５０は、ヒューズカッティングを通じて第１及び第２ヒューズ信号ＦＵＳＩＧ１０，ＦＵＳＩＧ１１を既に設定されたレベルに生成して、第１〜第３選択信号ＳＥＬ１０〜ＳＥＬ１２のいずれか一信号をハイレベルにイネーブルさせる。リフラッシュ動作を８回行うためには、第２初期パルス信号ＩＮＩＤＰが８回イネーブルされなければならないため、第２ヒューズ信号生成部１５１１のヒューズのみカッティングして、ローレベルの第１ヒューズ信号ＦＵＳＩＧ１０とハイレベルの第２ヒューズ信号ＦＵＳＩＧ１１を生成する。これにより、上記の表１のように第３選択信号ＳＥＬ１２のみハイレベルにイネーブルされる。第３選択信号ＳＥＬ１２がハイレベルにイネーブルされると、第２初期パルス信号ＩＮＩＤＰを１６分周して生成された第３初期カウンティング信号ＤＶ３がカウンティング信号ＣＮＴとして出力される。第１〜第３初期カウンティング信号ＤＶ１〜ＤＶ３のタイミングを示す図１５を参照すると、第２初期パルス信号ＩＮＩＤＰを１６分周して生成された第３初期カウンティング信号ＤＶ３のイネーブル区間内で第２初期パルス信号ＩＮＩＤＰのパルスは８回生成されることが確認できる。したがって、カウンティング部１５０は、第３初期カウンティング信号ＤＶ３をカウンティング信号ＣＮＴとして出力し、第２初期パルス信号ＩＮＩＤＰのパルスが８回のみ生成されるように誘導する。
【００４８】
状態信号生成部１６０は、モードレジスタ１６１及びＤＱ制御部１６２で構成される。モードレジスタ１６１は、モードレジスタ読み出しコマンドＭＲＲに応答して初期安定化フラグ信号ＤＡＩＦのレベルによって状態信号ＯＰを出力する。例えば、モードレジスタ１６１は、モードレジスタ読み出しコマンドＭＲＲが入力された状態で、初期安定化フラグ信号ＤＡＩＦがハイレベルであると状態信号ＯＰをハイレベルに遷移させ、初期安定化フラグ信号ＤＡＩＦがローレベルであると状態信号ＯＰをローレベルに遷移させる。ＤＱ制御部１６２は、状態信号ＯＰのレベルに応答してＤＱ信号ＤＱ０をＤＱパッドに伝達する。ＤＱパッドに伝達されたＤＱ信号ＤＱ０は、外部コントローラに伝達される。
【００４９】
このような状態信号生成部１６０は、外部コントローラからモードレジスタ読み出しコマンドＭＲＲが印加されると、初期安定化フラグ信号ＤＡＩＦがハイレベルならＤＱ信号ＤＱ０をハイレベルに遷移させてＤＱパッドに伝達し、初期安定化フラグ信号ＤＡＩＦがローレベルならＤＱ信号ＤＱ０をローレベルに遷移させてＤＱパッドに伝達する。すなわち、初期安定化区間に進入した状態ならＤＱ信号ＤＱ０をハイレベルに遷移させ、初期安定化区間が終了した状態ならＤＱ信号ＤＱ０をローレベルに遷移させてＤＱパッドに伝達する。ＤＱパッドに伝達されたＤＱ信号ＤＱ０は外部コントローラに伝達され、半導体メモリ装置が初期安定化区間に進入しているか、あるいは、初期安定化区間が終了したかを知らせる。
【００５０】
以下、以上の構成を有する内部コマンド生成装置の動作を、図１６を参照して説明する。
【００５１】
まず、ｔ１時点にリセットコマンドＲＳＴのパルスが入力されると、第１フラグ信号生成部１００は、ｔ２時点にリセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。具体的に説明すると、ｔ１時点にリセットコマンドＲＳＴのパルスが入力されると、第１駆動部１０２の第１ＮＭＯＳトランジスタＮ１０が駆動して、第１ノードｎｄ１０をローレベルにプルダウンさせる。第１ラッチ部１０３は、ローレベルの第１ノードｎｄ１０の信号をラッチ及び反転し、第１バッファ部１０４は第１ラッチ部１０３の出力を遅延及びバッファリングして、ｔ２時点にリセットフラグ信号ＲＳＴＦをハイレベルにイネーブルさせる。ハイレベルにイネーブルされるリセットフラグ信号ＲＳＴＦに対応してリセット区間が始まる。
【００５２】
次に、ｔ２時点にリセットフラグ信号ＲＳＴＦがハイレベルにイネーブルされると、第１初期パルス信号生成部１１０は、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスを生成する。
【００５３】
続いて、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２フラグ信号生成部１２０は、ｔ３時点に初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。具体的に説明すると、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスが生成されると、第２駆動部１２２の第２ＮＭＯＳトランジスタＮ１１が駆動して、第２ノードｎｄ１１をローレベルにプルダウンさせる。第２ラッチ部１２３は、ローレベルの第２ノードｎｄ１１の信号をラッチ及び反転し、第２バッファ部１２４は第２ラッチ部１２３の出力を遅延及びバッファリングして、ｔ３時点に初期安定化フラグ信号ＤＡＩＦをハイレベルにイネーブルさせる。ハイレベルにイネーブルされる初期安定化フラグ信号ＤＡＩＦに対応して初期安定化区間が始まる。
【００５４】
続いて、ｔ２時点に第１初期パルス信号ＩＮＩＰのパルスが生成され、カウンティング信号ＣＮＴと内部リフラッシュコマンドＡＲＥＦＰＦがそれぞれハイ、ローレベルの区間で、第２初期パルス信号生成部１３０はｔ４時点に第２初期パルス信号ＩＮＩＤＰのパルスを生成する。
【００５５】
続いて、ｔ４時点に第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、内部コマンド生成部１４０はｔ５時点に内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせ、リフラッシュタイムｔＲＦＣだけ経過したｔ６時点に、内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。具体的に説明すると、ｔ４時点に第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、第３駆動部１４２の第３ＮＭＯＳトランジスタＮ１２が駆動して、第３ノードｎｄ１２をローレベルにプルダウンさせる。第３ラッチ部１４３は、ローレベルの第３ノードｎｄ１２の信号をラッチ及び反転し、第１及び第２インバータＩＶ１２、ＩＶ１３は第３ラッチ部１４３を遅延及びバッファリングして、ｔ５時点に内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせる。その後、第１インバータＩＶ１２の出力である前置内部リフラッシュコマンドＡＲＥＦＰＢがリフラッシュタイムだけ遅れて生成された第１遅延信号ＡＲＥＦＰＦＤがローレベルにイネーブルされる時点に第４パルス信号ＰＵＬ１３のパルスが生成されると、第３駆動部１４２の第５ＰＭＯＳトランジスタＰ１４が駆動して、第３ノードｎｄ１２をハイレベルにプルアップさせる。第３ラッチ部１４３は、ハイレベルの第３ノードｎｄ１２の信号をラッチ及び反転し、第１及び第２インバータＩＶ１２，ＩＶ１３は第３ラッチ部１４３の出力を遅延及びバッファリングして、ｔ６時点に内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。
【００５６】
続いて、ｔ６時点で内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされ、リセットフラグ信号ＲＳＴＦとカウンティング信号ＣＮＴがそれぞれハイレベルの区間で、第２初期パルス信号生成部１３０は、ｔ７時点に第２初期パルス信号ＩＮＩＤＰのパルスを生成する。その後、ｔ７時点に第２初期パルス信号ＩＮＩＤＰのパルスが生成されると、内部コマンド生成部１４０は、ｔ８時点に内部リフラッシュコマンドＡＲＥＦＰＦをハイレベルにイネーブルさせ、リフラッシュタイムｔＲＦＣだけ経過したｔ９時点に内部リフラッシュコマンドＡＲＥＦＰＦをローレベルにディセーブルさせる。その後、ｔ９時点に内部リフラッシュコマンドＡＲＥＦＰＦがローレベルにディセーブルされると、第２初期パルス信号生成部１３０は、リセットフラグ信号ＲＳＴＦとカウンティング信号ＣＮＴがハイレベルの区間でｔ１０時点に第２初期パルス信号ＩＮＩＤＰのパルスを生成する。第２初期パルス信号生成部１３０と内部コマンド生成部１４０は、上記のような動作を反繰り返し行って、第２初期パルス信号ＩＮＩＤＰのパルスと内部リフラッシュコマンドＡＲＥＦＰＦを順次に生成する。
【００５７】
次いで、第２初期パルス信号ＩＮＩＤＰのパルス生成が、既に設定された回数、すなわち、８回行われると、ｔ１２時点にカウンティング信号ＣＮＴがハイレベルからローレベルに遷移する。第２初期パルス信号生成部１３０は、カウンティング信号ＣＮＴがハイレベルからローレベルに遷移する時点に応答して第２初期パルス信号ＩＮＩＤＰのパルス生成を中止する。したがって、第２初期パルス信号ＩＮＩＤＰのパルスが８回生成された後にはそれ以上生成されず、内部リフラッシュコマンドＡＲＥＦＰＦも８回イネーブルされた後にディセーブル状態を保つ。
【００５８】
続いて、ｔ１２時点にローレベルになるカウンティング信号ＣＮＴとハイレベルの内部リフラッシュコマンドＡＲＥＦＰＦに応答して、第２フラグ信号生成部１２０は、ｔ１３時点に初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。具体的に説明すると、カウンティング信号ＣＮＴと内部リフラッシュコマンドＡＲＥＦＰＦがそれぞれロー、ハイレベルになる時点に第２パルス信号ＰＵＬ１１のパルスが生成されると、第２駆動部１２２の第３ＰＭＯＳトランジスタＰ１２が駆動して、第２ノードｎｄ１１をハイレベルにプルアップさせる。第２ラッチ部１２３は、ハイレベルの第２ノードｎｄ１１の信号をラッチ及び反転し、第２バッファ部１２４は第２ラッチ部１２３の出力を遅延及びバッファリングして、ｔ１３時点に初期安定化フラグ信号ＤＡＩＦをローレベルにディセーブルさせる。
【００５９】
続いて、ｔ１３時点に初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、第１フラグ信号生成部１００は、ｔ１４時点にリセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。具体的に説明すると、ｔ１３時点に初期安定化フラグ信号ＤＡＩＦがローレベルにディセーブルされると、第１パルス信号ＰＵＬ１０のパルスが生成されて、第１駆動部１０２の第１ＰＭＯＳトランジスタＰ１０を駆動させる。これにより、第１ノードｎｄ１０がハイレベルにプールアップされる。第１ラッチ部１０３は、ハイレベルの第１ノードｎｄ１０の信号をラッチ及び反転し、第１バッファ部１０４は第１ラッチ部１０３の出力を遅延及びバッファリングして、ｔ１４時点にリセットフラグ信号ＲＳＴＦをローレベルにディセーブルさせる。
【００６０】
次いで、ｔ１４時点にリセットフラグ信号ＲＳＴＦがローレベルにディセーブルされると、カウンティング部１５０は、ｔ１５時点にカウンティング信号ＣＮＴをローレベルからハイレベルに遷移させる。
【００６１】
一方、ｔ１１時点にモードレジスタ読み出しコマンドＭＲＲがハイレベルにイネーブルされると、状態信号生成部１６０は、ハイレベルにイネーブルされる初期安定化フラグ信号ＲＳＴＦに応答してＤＱ信号ＤＱ０をハイレベルに遷移させて出力し、ｔ１５時点にモードレジスタ読み出しコマンドＭＲＲがハイレベルにイネーブルされると、状態信号生成部１６０は、ローレベルにディセーブルされる初期安定化フラグ信号ＲＳＴＦに応答してＤＱ信号ＤＱ０をローレベルに遷移させて出力する。出力されたＤＱ信号ＤＱ０は外部コントローラに伝達されて、初期安定化区間が進行しているか、あるいは、終了したかを知らせる。
【００６２】
要するに、本実施例の内部コマンド生成装置は、リセットコマンドＲＳＴのパルスが入力されると、リセットフラグ信号ＲＳＴＦと初期安定化フラグ信号ＤＡＩＦを順次に生成して、リセット区間と初期安定化区間を設定し、初期安定化区間内で複数回イネーブルされる内部リフラッシュコマンドＡＲＥＦＰＦを生成して複数のリフラッシュ動作を誘導する。したがって、本実施例による内部コマンド生成装置は、リセットコマンドのパルスが入力されると、内部的に複数の内部リフラッシュコマンドＡＲＥＦＰＦを生成してリフラッシュ動作を行うことによって、内部電圧を安定化させる。この時、内部リフラッシュコマンドＡＲＥＦＰＦは、内部電圧を安定化させうる最適の回数とすることが好ましい。
【００６３】
一方、内部リフラッシュコマンドＡＲＥＦＰＦはオシレータを用いて生成することもできる。しかし、内部リフラッシュコマンドＡＲＥＦＰＦのイネーブル区間、すなわち、リフラッシュタイムｔＲＦＣが１３０ｎｓ以下と設定されている最近の半導体メモリ装置におけるオシレータは、環境要因（製造工程、温度、電圧）に敏感なため、リフラッシュタイムｔＲＦＣを確保することが困難である。しかし、本発明の実施例による内部コマンド生成装置は、パルス生成器を用いて内部リフラッシュコマンドＡＲＥＦＰＦを生成するから、リフラッシュタイムｔＲＦＣを十分に確保することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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