(57)【要約】【課題】本発明は、低オン抵抗を維持しつつ高性能化された半導体装置およびその製造方法を提供することを目的とする。【解決手段】第１導電型の半導体層と、前記半導体層の第１主面に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に接して前記第１主面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、前記第１半導体領域の側面と底面とのあいだの凸面に対して前記第２半導体領域を挟んで対向して設けられた第２導電型の第４半導体領域と、前記半導体層、前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域の上に絶縁膜を介して設けられた制御電極と、を備えたことを特徴とする半導体装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の第１主面に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域に接して前記第１主面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、
前記第１半導体領域の側面と底面とのあいだの凸面に対して前記第２半導体領域を挟んで対向して設けられた第２導電型の第４半導体領域と、
前記半導体層、前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域の上に絶縁膜を介して設けられた制御電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第４半導体領域は、前記半導体層の前記第１主面から、前記半導体層の第２主面に向かう方向に設けられ、前記第２主面側の端部が前記凸面に対向したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域は、前記第１半導体領域の外周に沿って延在したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域の外周に沿った方向に離間して設けられた複数の前記第４半導体領域を有したことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
第１導電型の半導体層と、
前記半導体層の第１主面に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域に接して前記第１主面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体層、前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域の上に絶縁膜を介して設けられた制御電極と、
を有する半導体装置の製造方法であって、
前記半導体層の前記第１主面から、前記第１半導体領域の側面と底面との間の凸面の近傍に至るトレンチを形成する工程と、
前記トレンチの底部に第２導電型の不純物をイオン注入する工程と、
前記トレンチを第１導電型または第２導電型の半導体で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の省エネルギー化の動きに対応して、電力用半導体装置の低損失化および高性能化が強く要請されている。電力用半導体装置を低損失化するためには、オン抵抗の低減が重要であり、同時に高耐圧・低ノイズ化に対する性能改善も必要となる。例えば、特許文献１には、フィールドリミティングリング（ＦＬＲ）を半導体表面に露出しないように設け、耐圧を向上させた半導体装置が記載されている。また、特許文献２には、低オン抵抗を維持しつつ、スイッチング特性を改良した電力用半導体装置が記載されている。
【０００３】
しかしながら、従来の半導体装置においても、さらに改善の余地を残しており、低オン抵抗を維持しながらより高性能な半導体装置の実現が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２２７８９７号公報
【特許文献２】特開２００４−１５３１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低オン抵抗を維持しつつ高性能化された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の第１主面に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に接して前記第１主面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、前記第１半導体領域の側面と底面とのあいだの凸面に対して前記第２半導体領域を挟んで対向して設けられた第２導電型の第４半導体領域と、前記半導体層、前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域の上に絶縁膜を介して設けられた制御電極と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
さらに、本発明の別の態様によれば、第１導電型の半導体層と、前記半導体層の第１主面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域に接して前記第１主面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第３半導体領域と、前記半導体層、前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域の上に絶縁膜を介して設けられた制御電極と、を有する半導体装置の製造方法であって、前記半導体層の前記第１主面から、前記第１半導体領域の側面と底面との間の凸面の近傍に至るトレンチを形成する工程と、前記トレンチの底部に第２導電型の不純物をイオン注入する工程と、前記トレンチを第１導電型または第２導電型の半導体で埋め込む工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、低オン抵抗を維持しつつ高性能化された半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の構造を示す模式図である。
【図２】第１実施形態の変形例に係る半導体装置の構造を示す模式図である。
【図３】第２実施形態に係る半導体装置の構造を示す模式図である。
【図４】第３実施形態に係る半導体装置の構造を示す模式図である。
【図５】比較例に係る半導体装置の構造を示す模式図である。
【図６】第４実施形態に係る半導体装置の構造を示す模式図である。
【図７】第４実施形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】図７に続く製造工程を模式的に示す断面図である。
【図９】第５実施形態に係る半導体装置の構造を示す断面図である。
【図１０】第６実施形態に係る半導体装置の構造を示す断面図である。
【図１１】第６実施形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図１２】図１１に続く製造工程を模式的に示す断面図である。
【図１３】比較例に係る半導体装置の構造を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。第１導電型をｎ形、第２導電型をｐ形として説明するが、第１導電型をｐ形、第２導電型をｎ形としても良い。
【００１１】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置１００の構造を示す模式図である。本実施形態に例示する半導体装置１００は、電力制御の用途に使用されるプレーナゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、図１（ａ）は、主要部の構造を示す部分断面図である。図１（ｂ）および（ｃ）は、ゲート電極１４およびエミッタ電極１６を除いた断面構造を示す斜視図である。
【００１２】
半導体装置１００は、第１導電型の半導体層であるｎ形ベース層２と、第２導電型の第１半導体領域であるｐ形ベース領域４と、第１導電型の第２半導体領域であるｎ形バリア領域３と、第１導電型の第３半導体領域であるｎ形エミッタ領域５と、を備えている。
【００１３】
ｐ形ベース領域４は、ｎ形ベース層２の第１主面である主面１０ａに選択的に設けられている。ｎ形バリア領域３は、ｐ形ベース領域４の側面４ａに接して主面１０ａに選択的に設けられている。さらに、ｎ形エミッタ領域５は、ｐ形ベース領域４の表面に選択的に設けられている。
【００１４】
ｎ形ベース層２の主面２０ａには、ｎ形バッファ層７およびｐ形コレクタ層８が設けられている。ｐ形ベース領域４に接してｎ形ベース層２の表面に選択的に設けられたｎ形バリア領域３は、ｎ形ベース層２よりもキャリア濃度が高い。
【００１５】
さらに、半導体装置１００は、第２導電型の第４半導体領域であるｐ形埋め込み領域６ａを備えている。ｐ形埋め込み領域６ａは、ｐ形ベース領域４の側面４ａと底面４ｂとのあいだの凸面２１に対して、ｎ形バリア領域３を挟んで対向して設けられている。
【００１６】
ｐ形埋め込み領域６ａは、例えば、ｎ形ベース層２の主面１０ａからｐ形不純物をイオン注入して形成することができる。また、ｐ形埋め込み領域６ａとなる領域に、ｐ形不純物をイオン注入した後、さらにｎ形半導体層を積層して埋め込むこともできる。
【００１７】
図１（ａ）に示すように、ｎ形ベース層２の主面１０ａの上には、ゲート絶縁膜１２を介して、ゲート電極１４が設けられている。ゲート電極１４は、ゲート絶縁膜１２を介してｎ形エミッタ領域５の一部、および、ｐ形ベース領域４、ｎ形バリア領域３、ｎ形ベース層２の上に設けられる。さらに、ゲート電極１４の上方には、層間絶縁膜１５を介してエミッタ電極１６が設けられている。エミッタ電極１６は、主面１０ａにおいてエミッタ領域５およびｐ形ベース領域４に接するように設けられている。
【００１８】
次に、図５に示す比較例に係る半導体装置４００を参照して、本実施形態に係る半導体装置１００の作用効果について説明する。半導体装置４００は、ｐ形埋め込み領域６ａを備えない点で、本実施形態に係る半導体装置１００と相違する。
【００１９】
比較例の半導体装置４００では、ｐ形ベース領域４に接するキャリア濃度の高いｎ形バリア領域３を設けることにより、ｎ形ベース層２からｐ形ベース領域４への正孔の注入を抑制し、ｎ形エミッタ領域５からｐ形ベース領域４へ注入される電子の注入促進効果を高めることができる。これにより、ｐ形ベース領域４とゲート絶縁膜１２との間のチャネルに蓄積される電子の量を増やしてオン抵抗を低減することができる。
【００２０】
しかし、比較例の半導体装置４００では、ｎ形ベース層２とｐ形ベース領域４との間に逆バイアスが印加された時の耐圧が低下する、という問題がある。すなわち、ｐ形ベース領域４の側面４ａと底面４ｂとのあいだの凸部２１においてｐｎ接合から伸びる空乏層の曲率が大きいため、電界強度が高くなって耐圧が低下する。そして、ｐ形ベース領域４に接するキャリア濃度の高いｎ形バリア領域３を設けることにより、ｐｎ接合のｎ形バリア領域３側において空乏層の広がりが抑制されて耐圧がさらに低下する。
【００２１】
これに対して、本実施形態に係る半導体装置１００では、ｐ形ベース領域４に接して設けられたｎ形バリア領域３の近傍に、ｐ形埋め込み領域６ａが設けられている。ｐ形埋め込み領域６ａは、ｎ形ベース層２への空乏層の伸びを補助して曲率を緩和させる（曲率を小さくする）ような位置および深さに設けられる。例えば、ｐ形ベース領域４の側面４ａと底面４ｂとのあいだの凸面２１の近傍に、ｎ形バリア領域３を挟んで凸面２１に対向する位置にｐ形埋め込み領域６ａを設けることができる。
【００２２】
これにより、ｐ形ベース領域４とｎ形バリア領域３との間のｐｎ接合の耐圧の低下を防ぐことができる。すなわち、ｎ形エミッタ領域５からｐ形ベース領域４への電子の注入促進効果を維持してオン抵抗を低減しつつ、耐圧を向上させた半導体装置を実現することができる。
【００２３】
なお、ｐ形埋め込み領域６ａは、図１（ｂ）中に示すように、ｐ形ベース領域４の外周（側面４ａ）に沿ったＸ方向に延在する一体の領域として設けることができる。  
また、図１（ｃ）に示すように、Ｘ方向に適切な幅で離間した複数の領域６ｂとして設けても良い。いずれの場合も、ｐ形ベース領域４への電子の注入促進効果を向上させ、高耐圧を確保した高性能の半導体装置を実現することができる。
【００２４】
図２は、第１実施形態の変形例に係る半導体装置１５０の構造を示す模式図である。半導体装置１５０は、ｐ形埋め込み領域６ｃを、同図中に示すＹ方向に延在するように設けた点で、半導体装置１００と相違する。
【００２５】
ｐ形埋め込み領域６ｃの端部は、ｐ形ベース領域４の凸面２１の近傍に、ｎ形バリア領域３を挟んで凸面２１に対向する位置に設けられる。また、図２（ｂ）に示すように、同図中のＸ方向に複数のｐ形埋め込み領域６ｄを並べて配置することもできる。
【００２６】
これにより、本変形例に係る半導体装置１５０においても、オン抵抗の低減効果を維持しながら、ｐ形ベース領域４とｎ形バリア領域３との間のｐｎ接合の耐圧の低下を防ぐことができる。
【００２７】
（第２実施形態）  
図３は、第２実施形態に係る半導体装置２００および２５０の構造を示す模式図である。本実施形態に例示する半導体装置もプレーナゲート型ＩＧＢＴであり、図３（ａ）は、半導体装置２００を示す斜視図である。図３（ｂ）は、第２実施形態の変形例に係る半導体装置２５０を示す斜視図である。
【００２８】
図３（ａ）に示す半導体装置２００では、第２導電型の第４半導体領域であるｐ形埋め込み領域２６は、ｎ形ベース層２の主面１０ａにおいて、ｐ形ベース領域４の近傍のｎ形バリア領域３を挟んだｎ形ベース層２側の位置から、ｎ形ベース層２の第２主面である主面２０ａに向かう方向に設けられている。さらに、ｐ形埋め込み領域２６の主面２０ａ側の端部２６ａは、ｐ形ベース領域４の凸面２１に対向する深さに位置している。
【００２９】
ｐ形埋め込み領域２６は、例えば、ｎ形ベース層２の主面１０ａ側からｐ形不純物をイオン注入することにより形成することができる。また、ｐ形埋め込み領域２６となる領域に、ｐ形不純物のイオン注入を繰り返しながらｎ形半導体層を積層してｎ形ベース層２を設けても良い。さらに、後述するように、ｎ形ベース層２の主面１０ａから主面２０ａの方向にトレンチを形成し、トレンチの内部をｐ形半導体で埋め込んでも良い。
【００３０】
ｐ形埋め込み領域２６にドープされるｐ形不純物の量は、主面２０ａ側の端部２６ａにおいて相対的に多くして、主面１０ａに近づくにつれてｐ形不純物のドープ量が減るプロファイルとなるように設けることができる。
【００３１】
図３（ｂ）に示す半導体装置２５０では、同図中に示すＹ方向に延在するｐ形埋め込み領域２７を備えている。ｐ形埋め込み領域２７も、ｎ形ベース層２の主面１０ａにおいて、ｐ形ベース領域４の近傍のｎ形バリア領域３を挟んだｎ形ベース層２側の位置から、ｎ形ベース層２の第２主面である主面２０ａに向かう方向に設けられている。さらに、ｐ形埋め込み領域２７の主面２０ａ側の端部２７ａは、ｐ形ベース領域４の凸面２１に対向する深さに位置している。  
また、図２（ｂ）に示す半導体装置１５０と同じように、図３（ｂ）中に示すＸ方向に、複数のｐ形埋め込み領域２７を並べて配置することもできる。
【００３２】
上記の実施形態に示すように、ｎ形ベース層２の主面１０ａから主面２０ａに向けて設けられたｐ形埋め込み領域２６および２７を備える半導体装置２００および２５０においても、ｎ形エミッタ領域からｐ形ベース領域への電子の注入を促進して低オン抵抗を維持し、耐圧を向上させることが可能である。
【００３３】
（第３実施形態）  
図４は、第３実施形態に係る半導体装置３００および３５０の構造を示す模式図である。本実施形態に例示する半導体装置も、プレーナゲート型ＩＧＢＴであり、図４（ａ）は、半導体装置３００を示す斜視図である。図４（ｂ）は、第３実施形態の変形例に係る半導体装置３５０を示す斜視図である。
【００３４】
図４（ａ）に示す半導体装置３００では、ｐ形埋め込み領域３６は、ｎ形ベース層２の主面１０ａから主面２０ａの方向に形成されトレンチ３２の底部に設けられている。トレンチ３２は、ｐ形ベース領域４近傍のｎ形バリア領域３を挟んだｎ形ベース層２側の主面から、ｎ形ベース層２の第２主面である主面２０ａに向かう方向に設けられている。さらに、ｐ形ベース領域４の凸面２１の近傍に至る深さに形成されている。
【００３５】
上記のｐ形埋め込み領域３６は、ｎ形バリア領域３を挟んだｐ形ベース領域４近傍のｎ形ベース層２の第１主面１０ａから、ｐ形ベース領域４の凸面２１の近傍に至るトレンチ３２を形成する工程を実施し、その後、例えば、トレンチ３２の底部にｐ形不純物をイオン注入する工程を実施することにより設けることができる。
【００３６】
トレンチ３２は、図４（ａ）中に示すＸ方向に、適当な間隔で離間して形成された複数のトレンチで構成されても良い。さらに、トレンチ３２の内部を、例えば、ｎ形半導体で埋め込んでも良いし、ｐ形半導体で埋め込むこともできる。
【００３７】
図４（ｂ）に示す半導体装置３５０では、同図中に示すＹ方向に延在するトレンチ３２ｂが形成され、トレンチ３２ｂの底部にｐ形埋め込み領域３６ｂを備えている。トレンチ３２ｂも、ｎ形バリア領域３を挟んだｐ形ベース領域４近傍のｎ形ベース層２の主面１０ａから、ｎ形バリア領域３側のＹ方向の端部が、ｐ形ベース領域４の凸面２１の近傍に至る深さに形成されている。したがって、トレンチ３２ｂの底部に設けられたｐ形埋め込み領域３６ｂのｎ形バリア領域３側の端部は、ｐ形ベース領域４の凸面に対向する深さに位置している。図４（ｂ）中に示すＸ方向に、複数のｐ形埋め込み領域２７を並べて配置することもできる。
【００３８】
（第４実施形態）  
図６は、第４実施形態に係る半導体装置５００および５５０の構造を示す模式図である。本実施形態に例示する半導体装置は、トレンチゲート型ＩＥＧＴ（Injection Enhanced Gate Transistor）である。ＩＥＧＴは、ＩＧＢＴを改良した高耐圧・大電流化及び、低損失化が可能な素子であり、更なる低損失化のためにトレンチゲート構造を有している。
【００３９】
図６（ａ）は、半導体装置５００を示す斜視図であり、図６（ｂ）は、第４実施形態の変形例に係る半導体装置５５０を示す斜視図である。
図６（ａ）に示す半導体装置５００は、第１導電型の半導体層であるｎ形ベース層５２と、ｎ形ベース層５２の第１主面である主面５０上に設けられたｐ形ベース層７２とを備えている。さらに、ｐ形ベース層７２の表面からｐ形ベース層７２を貫通し、ｎ形ベース層５２に至る第１のトレンチであるトレンチ７５に、トレンチ７５の内面に設けられたゲート絶縁膜５８を介して埋め込まれた第１のゲート電極であるゲート電極５７と、を備えている。
【００４０】
また、ｐ形ベース層７２の表面には、ゲート電極５７の一方の側に隣接して、ｎ形エミッタ領域５４が選択的に設けられている。一方、ゲート電極５７の他方の側では、トレンチ７５の底部においてゲート絶縁膜５８に接し、ｎ形ベース層５２の主面５０に沿った方向に延在する絶縁層６８ａが設けられている。
【００４１】
より具体的に説明すると、半導体装置５００は、コレクタ電極からエミッタ電極へ流れる電流を制御するメインセルＭと、メインセルＭのＯＮ抵抗を下げるために設けられたダミーセルＤを有している。
【００４２】
ｐ形ベース層７２は、ゲート電極５７によって、ｐ形ベース領域５３と、ｐ形ベース領域６１と、に分離されている。ｐ形ベース領域５３の表面には、ｎ形エミッタ領域５４と、ｐ形ホールバイパス５５と、が選択的に設けられてメインセルＭが構成されている。一方、ｐ形ベース領域６１は、ダミーセルＤに含まれている。
【００４３】
ｐ形ベース領域５３および６１の上方には、エミッタ電極６７が設けられている。エミッタ電極６７は、ｐ形ベース領域５３の表面に選択的に設けられたエミッタ領域５４とホールバイパス５５とに電気的に接続されている。一方、エミッタ電極６７とｐ形ベース領域６１との間には、層間絶縁膜６５が設けられて、エミッタ電極６７とｐ形ベース領域との間を絶縁している。
一方、ｎ形ベース層５２の第２主面である主面６０には、ｎ形バッファ層６２およびｐ形コレクタ層６３が設けられ、図示しないコレクタ電極に電気的に接続されている。
【００４４】
半導体装置５００は、例えば、シリコン基板上に設けることができ、絶縁層６８ａは、シリコン基板の表面から酸素（Ｏ＋）を所定の深さにイオン注入した後、熱処理を加えて、ｎ形ベース層５２中にＳｉＯ２層を形成することにより設けることができる。また、ｎ形ベース層５２となるｎ形シリコン層の表面において、絶縁層６８ａが設けられる領域にＯ＋をイオン注入し、さらに、ｎ形シリコン層を積層してｎ形ベース層５２を形成する方法を用いて設けることもできる。
【００４５】
図６（ｂ）に示す半導体装置５５０では、トレンチ７５の底部においてゲート絶縁膜５８に接続して設けられた絶縁層６８ｂは、ダミーセルＤを画するゲート電極５７および５７ｂの間につながって設けられている。
【００４６】
次に、本実施形態に係る半導体装置５００および５５０の作用効果について説明する。
本実施形態に係る半導体装置５００および５５０では、例えば、ｐ形コレクタ層６３に電気的に接続された図示しないコレクタ電極にプラス電圧が印加され、エミッタ電極６７が接地されて動作する。半導体装置５００および５５０がオン状態にある場合には、プラス電圧が印加されるｐ形コレクタ層６３側からｎ形ベース層５２に正孔が注入され、さらに、メインセルＭのｐ形ベース領域５３およびｐ形ホールバイパス５５を通ってエミッタ電極６７へ流れる。
【００４７】
これに対し、エミッタ電極６７側からは、ｎ形エミッタ領域５４を介して電子がｐ形ベース領域５３に注入される。ｐ形ベース領域５３に注入された電子は、ｐ形ベース領域５３とゲート絶縁膜５８との界面に形成されるチャネルを通ってｎ形ベース層５２に注入されｐ形コレクタ層６３へ流れる。
【００４８】
半導体装置５００および５５０では、ゲート電極５７間のメインセルＭの幅を狭く設けることにより、ｐ形ベース領域５３を介して流れる正孔に対する排出抵抗を大きくしている。このため、ｎ形ベース領域５２に滞留する正孔の密度が高くなり、それを中和するためにｎ形エミッタ領域５４からｐ形ベース領域５３を介してｎ形ベース領域５２に注入される電子の量が増加する。これにより、ｐ形ベース領域５３近傍のｎ形ベース領域５２蓄積される電子の量が増え、チャネルのオン抵抗を低減することができる。
【００４９】
例えば、図１３（ａ）に示す比較例に係る半導体装置７００では、正孔を蓄積し電子注入を促進するために設けられたダミーセルＤのｐ形ベース領域６１にも正孔が注入される。ｐ形ベース領域６１は、図示しない部分において、制御抵抗を介してエミッタ電極６７に接続されている。制御抵抗は、ｐ形ベース領域６１からエミッタ電極６７へ流れる正孔の排出抵抗として機能する。制御抵抗の抵抗値を、メインセルＭのｐ形ベース領域５３およびｐ形ホールバイパス５５を介して流れる正孔の排出抵抗よりも大きき値に設定することにより、ｎ形ベース層５２中の正孔密度を高く維持して、ｎ形エミッタ領域５４からの電子の注入を促進することができる。
【００５０】
一方、電力制御用の半導体装置では、スイッチング動作時の急峻な電圧変化に伴うスイッチングノイズを低減する必要がある。このために、ゲート電極５７に印加するゲート電圧の立ち上がり時間および立ち下がり時間を遅くして、コレクタ・エミッタ間電圧の時間変化率（ｄｖ／ｄｔ）を小さくする制御が行われる。
【００５１】
しかしながら、例えば、ターンオン時にダミーセルＤのｐ形ベース領域６１にホールが過剰に蓄積されｐ形ベース領域６１の電位が上昇すると、ゲート・コレクタ間に負性容量が発生し、コレクタ・エミッタ間電圧の時間変化率（ｄｖ／ｄｔ）の制御が困難になる問題がある。
【００５２】
この問題を解決する手段として、図１３（ｂ）に示す半導体装置７１０のように、ダミーセルＤのｐ形ベース領域６１ｂをトレンチ７５よりも深く形成する方法がある。また、図１３（ｃ）に示す半導体装置７２０のように、ダミーセルＤに代えて、同一幅のトレンチゲート８１を設けることもできる。
【００５３】
これに対し、本実施形態に係る半導体装置５００では、トレンチ７５の底部に設けられたゲート絶縁膜５８に接続して、ダミーセルＤの方向に延在して設けられた絶縁層６８ａを備えている。すなわち、トレンチ７５に囲まれるダミーセルＤにおいて、トレンチ７５と同等の深さに、ゲート絶縁膜５８に接する様に部分的に埋め込み絶縁層６８ａが設けられている。これにより、ダミーセルＤのｐ形ベース領域６１はエミッタ電極６７と電気的に分離される。したがって、ｎ形ベース層５２からｐ形ベース領域６１への正孔の注入が抑制され、ｐ形ベース領域６１に蓄積される正孔の量を低減することができる。
【００５４】
さらに、図６（ｂ）に示す半導体装置５５０では、トレンチ７５と離間しベース層７２を貫通してｎ形ベース層５２に至る第２のトレンチであるトレンチ７５ｂに第２のゲート絶縁膜であるゲート絶縁膜５８ｂを介して埋め込まれた第２のゲート電極であるゲート電極７５ｂをさらに備えている。トレンチ７５の底部に設けられゲート絶縁膜５８と接した絶縁層６８ｂは、トレンチ７５からトレンチ７５ｂまで延在し、トレンチ７５ｂの底部においてゲート絶縁膜５８ｂに接している。
【００５５】
すなわち、ダミーセルＤの両端に位置するトレンチ７５および７５ｂの間に延在し、ダミーセルＤをｎ形ベース層５２から電気的に分離する埋め込み絶縁膜６８ｂが設けられている。これにより、ｎ形ベース層５２からｐ形ベース領域６１への正孔の注入を阻止することができる。
【００５６】
また、絶縁膜６８ｂは、図６（ａ）に示す絶縁層６８ａと同じように、トレンチ７５および７５ｂの底部においてゲート絶縁膜５８および５８ｂとに接続するように形成し、ｎ形ベース層５２の主面５０に沿った方向に延在した、ダミーセルＤと同じ幅の埋め込み絶縁膜として形成することもできる。
【００５７】
本実施形態に係る半導体装置５００および５５０は、図１３（ｂ）および（ｃ）に示す半導体装置７１０および７２０に比べて容易に製作することができ、ダミーセルＤのｐ形ベース領域６１における正孔の蓄積を抑制する効果も高い。したがって、スイッチングノイズを低減した良好なスイッチング特性を実現することができる。
【００５８】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図７〜図８は、半導体装置５５０の製造工程を模式的に示す断面図である。
本実施形態に係る半導体装置の製造方法は、ｎ形ベース層５２における絶縁層６８ｂを形成する領域６８ｃに酸素をイオン注入する工程と、ｎ形ベース層５２を熱処理して、酸素が注入された領域に絶縁層６８ｂを形成する工程と、を備えている。
【００５９】
まず、図７（ａ）に示すように、ｎ形ベース層５２の表面に、注入マスク７１を形成する。イオン注入マスク７１は、例えば、ＳｉＯ２膜からなるハードマスクを用いることができる。さらに、高エネルギーのイオン注入に対応するために、ＳｉＯ２膜の上に金属層を設けた構造とすることもできる。
【００６０】
続いて、図７（ｂ）に示すように、注入マスク７１を、所定の開口を有する注入マスク７１ａに形成する。この場合、絶縁層６８ｂが設けられる領域６８ｃに対応する開口を形成する。
【００６１】
次に、図７（ｃ）に示すように、注入マスク７１ａを用いて酸素イオン（Ｏ＋）を、絶縁層６８ｂが設けられる領域６８ｃに注入する。続いて、Ｏ＋が注入されたシリコン基板を熱処理して、Ｏ＋とシリコン原子を反応させ絶縁層６８ｂ（ＳｉＯ２層）を形成する。
【００６２】
次に、図８（ａ）に示すように、絶縁層６８ｂが設けられたｎ形ベース層５２の表面に、ｐ形ベース層７２を形成する。ｐ形ベース層７２は、例えば、ｎ形ベース層５２の表面にｐ形不純物であるボロン（Ｂ）をイオン注入することにより形成することができる。
【００６３】
さらに、図８（ａ）に示すように、ｎ形エミッタ領域５４およびｐ形ホールバイパス５５をｐ形ベース層７２の表面に選択的に形成する。ｎ形エミッタ領域５４は、例えば、ｎ形不純物である砒素（Ａｓ）をイオン注入することにより形成することができる。ｐ形ホールバイパス５５は、ｐ形不純物（例えば、Ｂ）を、ｐ形ベース層７２よりも高濃度にイオン注入することにより形成することができる。
【００６４】
次に、図８（ｂ）に示すように、ｐ形ベース層７２の表面から絶縁層６８ｂに連通するトレンチ７５を形成する。トレンチ７５は、メインセルＭとダミーセルＤとの間を画し、ｐ形ベース層７２をｐ形ベース領域５３とｐ形ベース領域６１に分離する。さらに、トレンチ７５の内面を熱酸化してゲート絶縁膜５８を形成する。
【００６５】
続いて、図８（ｃ）に示すように、トレンチ７５の内部に導電性のポリシリコンを埋め込んでゲート電極５７を形成する。さらに、ゲート電極５７およびダミーセルＤの上に層間絶縁膜６５を形成し、層間絶縁膜６５およびメインセルＭの上にエミッタ電極６７を形成して、図６（ｂ）に示す素子構造を完成することができる。
【００６６】
（第５実施形態）  
図９は、第５実施形態に係る半導体装置６００の構造を模式的に示す断面図である。本実施形態に例示する半導体装置６００もトレンチゲート型ＩＥＧＴであり、ダミーセルＤの中にダミーゲート５７ｂを有する点、さらに、ダミーセルＤのｐ形ベース領域５３ｂにｎ形エミッタ領域５４およびｐ形ホールバイパス５５を有する点で、図６（ｂ）に示す半導体装置５５０と相違する。
【００６７】
図９に示すように、半導体装置６００では、ｐ形ベース層７２を貫通してｎ形ベース層に至るトレンチ７５、７５ｂ、７５ｃが、等間隔に設けられている。ｐ形ベース層７５が、それぞれのトレンチによって分割されたｐ形ベース領域５３、５３ｂの表面には、ｎ形エミッタ領域５４とｐ形ホールバイパス５５とが設けられている。
【００６８】
トレンチ７５とトレンチ７５ｃとの間に画されたダミーセルＤは、中央にトレンチ７５ｂをさらに有している。トレンチ７５の内面を、例えば、熱酸化して設けられたゲート絶縁膜５８は、トレンチ７５の底部において絶縁層６８ｂに接続している。絶縁層６８ｂは、トレンチ７５の底部からトレンチ７５ｂおよびトレンチ７５ｃの底部へと延在し、トレンチ７５ｂの内面に形成されたゲート絶縁膜５８ｂ、および、トレンチ７５ｃの内面に形成されたゲート絶縁膜５８ｃに接続している。これにより、ダミーセルＤのｐ形ベース領域５３ｂは、ｎ形ベース層５２から電気的に分離されている。
【００６９】
トレンチ７５および７５ｃの内部には、ゲート電極５７および５７ｃが設けられ、トレンチ７５ｂの内部には、ダミーゲート５７ｂが設けられている。さらに、層間絶縁膜６５が、トレンチ７５の上部からトレンチ７５ｂおよびトレンチ７５ｃの上部へ延在して設けられている。
【００７０】
一方、トレンチ７５と隣接するトレンチ７５ｃとの間には、絶縁膜６８ｂが介在しない。また、ｐ形ベース領域５３の表面に設けられたｎ形エミッタ領域５４およびｐ形ホールバイパス５５にはエミッタ電極６７が接続し、ＭＯＳＦＥＴ構造のメインセルＭが形成されている。
【００７１】
このような構造とすることにより、ダミーセルＤの幅を任意に変更して、所望の特性を有する半導体装置を実現することができる。すなわち、全てのｐ形ベース領域５３、５３ｂにｎ形エミッタ領域５４とｐ形ホールバイパス５５が設けられているので、メインセルＭとなるｐ形ベース領域を任意に選択することができる。したがって、絶縁層６８ｂを設ける幅と、エミッタ電極６７がメインセルＭに接する位置と、を変更するだけで、ダミーセルＤの幅を任意に変更することができる。
【００７２】
（第６実施形態）  
図１０は、第６実施形態に係る半導体装置６５０の構造を模式的に示す断面図である。  本実施形態に例示する半導体装置６５０もトレンチゲート型ＩＥＧＴであり、ダミーセルＤの中にダミーゲート５７ｂを有する点で、図６（ｂ）に示す半導体装置５５０と相違する。さらに、半導体装置６５０に設けられた絶縁層６８ｄは、ｎ形ベース層５２に設けられたトレンチ７５の底部に形成された絶縁膜が連なった構成となっている。
【００７３】
図１０に示すように、ダミーセルＤのトレンチ７５の底部には、厚いＳｉＯ２膜７８ｂが形成され、且つ、隣り合うトレンチ７５に設けられたＳｉＯ２膜７８ｂが底部で連なった絶縁層６８ｄが形成されている。これにより、ダミーセルＤ内においてゲート電極５７およびダミーゲート５７ｂに囲まれるｐ形ベース領域７３は電気的に独立分離される。このような構造にすることにより、図６（ｂ）に示す半導体装置５５０、または、図１３（ｃ）に示す半導体装置７２０と同じように、良好なスイッチング特性が得られる。
【００７４】
図１１〜図１２は、半導体装置６５０の製造工程を模式的に示す断面図である。  
本実施形態に係る製造方法では、図１１に示すように、ｐ形ベース層７２（図８（ａ）参照）の表面からｎ形ベース層５２に至るトレンチ７５を形成する。
【００７５】
例えば、ＳｉＯ２膜からなるエッチングマスク７１ｂを用いて、ＲＩＥ（Reactive Ion Etching）法により、ｎ形ベース層５２に達するトレンチ７５を形成する。この際、トレンチ７５の底部７８ｃに形成されるＳｉＯ２膜７８ｂが互いに連なるように、ダミーセルＤのｐ形ベース領域７３となる部分の幅を狭く形成する。
【００７６】
続いて、トレンチ７５の底部７８ｃに酸素イオン（Ｏ＋）を注入する。この際、底部７８ｃに導入された酸素イオンの分布が、ダミーセルＤ内の隣り合うトレンチゲートと重なる様に、トレンチ７５間の間隔を考慮して注入イオンの加速エネルギーを設定する。
【００７７】
次に、酸素雰囲気中で熱処理を行うことによって、図１２（ａ）に示すように、トレンチ７５の底部にＳｉＯ２膜７８ｂを形成し、トレンチ７５の側面にゲート絶縁膜７８を形成することができる。ＳｉＯ２膜７８ｂは、相互に連なって絶縁層６８ｄを形成する。
【００７８】
図１２（ｂ）および（ｃ）は、メインセルＭのｐ形ベース領域５３と、ダミーセルＤのｐ形ベース領域７３と、の平面配置を示す模式図である。  
例えば、図１２（ｂ）に示すように、ダミーセルＤに配置されるｐ形ベース領域７３は、ストライプ状に形成されたｐ形ベース領域５３に平行に設けることができる。さらに、図１２（ｃ）に示すように、ストライプ状に形成されたｐ形ベース領域５３に直交する方向に、ダミーセルＤに配置されるｐ形ベース領域７３ｂを設けても良い。
【００７９】
続いて、図１２（ａ）中に示すトレンチ７５の内部に導電性のポリシリコンを埋め込むことによってゲート電極５７とダミーゲート５７ｂを形成し、さらに、層間絶縁膜６５およびエミッタ電極６７を形成して、図１０に示す半導体装置６５０の構造を完成することができる。
【００８０】
以上、本発明に係る第１〜第６実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００８１】
２、５２・・・ｎ形ベース層、
３・・・ｎ形バリア領域、
４、５３、５３ｂ、６１、６１ｂ、７３・・・ｐ形ベース領域、
５、５４・・・ｎ形エミッタ領域
６ａ、６ｂ、６ｃ、６ｄ、２６、２７、３６、３６ｂ・・・ｐ形埋め込み領域、
７、６２・・・ｎ形バッファ層、
８、６３・・・ｐ形コレクタ層、
１０、１０ａ、２０ａ、５０、６０・・・主面、
１２、５８、７８・・・ゲート絶縁膜、
１４、５７、５７ｂ、５７ｃ、５７ｄ・・・ゲート電極、
１５、６５・・・層間絶縁膜、
１６、６７・・・エミッタ電極、
２１・・・凸面、
２６ａ、２７ａ・・・端部、
３２、３２ｂ、７５、７５ｂ、７５ｃ、７５ｄ・・・トレンチ、
５５・・・ｐ形ホールバイパス、
５７ｂ・・・ダミーゲート、
６８ａ、６８ｂ、６８ｄ・・・絶縁層、
７１、７１ａ・・・注入マスク、
７１ｂ・・・エッチングマスク、
７２・・・ｐ形ベース層、
１００、１５０、２００、２５０、３００、３５０、４００・・・半導体装置、
５００、５５０、６００、６５０、７００、７１０、７２０・・・半導体装置、
Ｄ・・・ダミーセル、
Ｍ・・・メインセル
【図１】
2011204711.tif 000003
【図２】
2011204711.tif 000004
【図３】
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【図４】
2011204711.tif 000006
【図５】
2011204711.tif 000007
【図６】
2011204711.tif 000008
【図７】
2011204711.tif 000009
【図８】
2011204711.tif 000010
【図９】
2011204711.tif 000011
【図１０】
2011204711.tif 000012
【図１１】
2011204711.tif 000013
【図１２】
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【図１３】
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