(57)【要約】      （修正有）【課題】活性化熱処理により半導体検出素子上に不純物半導体層を形成することが可能な裏面照射型撮像素子の製造方法を提供する。【解決手段】半導体基板１０１上に、半導体検出素子及び周辺回路素子１１１，１１２を形成し、半導体基板を、半導体検出素子及び周辺回路素子を介して、保持基板１２１上に接着し、保持基板から半導体基板を剥離して、保持基板上に半導体検出素子及び周辺回路素子を転写し、保持基板上に転写された半導体検出素子上に、不純物が導入されたアモルファス半導体層を形成し、アモルファス半導体層に対し、マイクロ波を用いてアニール処理を行う。【選択図】図１
2011134836.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、半導体検出素子及び周辺回路素子を形成し、
前記半導体基板を、前記半導体検出素子及び前記周辺回路素子を介して、保持基板上に接着し、
前記保持基板から前記半導体基板を剥離して、前記保持基板上に前記半導体検出素子及び前記周辺回路素子を転写し、
前記保持基板上に転写された前記半導体検出素子上に、不純物が導入されたアモルファス半導体層を形成し、
前記アモルファス半導体層に対し、マイクロ波を用いてアニール処理を行う、
ことを特徴とする裏面照射型撮像素子の製造方法。
【請求項２】
前記アニール処理は、２５０℃から７００℃の温度で行うことを特徴とする請求項１に記載の裏面照射型撮像素子の製造方法。
【請求項３】
前記マイクロ波の周波数は、２．４５ＧＨｚから２４．１２５ＧＨｚであることを特徴とする請求項１又は２に記載の裏面照射型撮像素子の製造方法。
【請求項４】
前記アニール処理は、５分間から６０分間行われることを特徴とする請求項１から３のいずれか１項に記載の裏面照射型撮像素子の製造方法。
【請求項５】
前記アモルファス半導体層は、
前記保持基板上に転写された前記半導体検出素子上に、半導体層を形成し、
前記半導体層への第１のイオン注入により、前記半導体層をアモルファス化し、
前記半導体層への第２のイオン注入により、前記半導体層内に前記不純物を導入する、
ことで形成されることを特徴とする請求項１から４のいずれか１項に記載の裏面照射型撮像素子の製造方法。
【請求項６】
前記半導体層は、シリコン層であり、
前記第１のイオン注入で使用される原子は、Ｇｅ（ゲルマニウム）、Ｓｎ（スズ）、又はＳｂ（アンチモン）であることを特徴とする請求項５に記載の裏面照射型撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、裏面照射型撮像素子の製造方法に関し、例えば、裏面照射型ＣＭＯＳイメージセンサの製造に適用されるものである。
【背景技術】
【０００２】
一般に、ＣＭＯＳイメージセンサは、シリコンを材料としたＣＭＯＳ素子と、セラミック等を材料とした保護枠とを、接着剤によって接着した後、電気的に接続することにより製造される。ＣＭＯＳ素子は、通常の半導体プロセスにより、半導体基板上に、半導体検出部分のフォトダイオード、ポリシリコン電極からなる電荷結合型の転送部分、電荷読み出し部分のＦＥＴ等を形成することで作製される。
【０００３】
ところで、ＣＭＯＳイメージセンサには、光や電子等のエネルギー線を表面側から照射すると、上記の電極等によりエネルギー線の入射が妨げられ、極微弱なエネルギー線に対する十分な感度が得られないという問題がある。
【０００４】
そこで、一部のＣＭＯＳイメージセンサでは、エネルギー線を裏面側から照射する方式が採用されている。この場合には、裏面側のフォトダイオード上の半導体基板を、化学的なエッチングにより、その周縁部分を残しつつ２０μｍ程度の厚さまで薄形化する。これにより、裏面側から照射されたエネルギー線により発生した信号電荷が読み出せるようになる。この方式によれば、上記の電極等に起因するエネルギー線の検出感度の性能低下を抑制することが可能となる。
【０００５】
裏面照射型ＣＭＯＳイメージセンサにおける光検出部分の表層には、各光の波長の光感度を増加させるため、及び隣接するフォトダイオード間での信号混色を防ぐための反転層として、Ｐ＋型半導体層（以下「Ｐ＋層」と呼ぶ）を形成する必要がある。そして、Ｐ＋層を形成する際には、Ｐ＋層の活性化のための熱処理が必要となる。しかしながら、従来の熱処理方法では、Ｐ＋層の活性化熱処理の際に装置全体に熱が掛かってしまい、周辺回路素子への悪影響が発生するという問題がある。
【０００６】
なお、特許文献１には、半導体基板内に不純物を導入することにより第１の画素分離領域を形成する工程と、半導体基板表面に第１のエピタキシャル成長層を形成する工程と、第１のエピタキシャル成長層を貫通し第１の画素分離領域に当接するように第２の画素分離領域を形成する工程と、第１及び第２の画素分離領域で画定された半導体基板内に光電変換部及び周辺回路部を形成する工程と、を含む裏面照射型撮像素子の製造方法の例が記載されている。第１及び第２の画素分離領域は例えば、イオン注入工程と活性化アニール工程により形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１１１１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、周辺回路素子への影響を低減しつつ、活性化熱処理により半導体検出素子上に不純物半導体層を形成することが可能な裏面照射型撮像素子の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は例えば、半導体基板上に、半導体検出素子及び周辺回路素子を形成し、前記半導体基板を、前記半導体検出素子及び前記周辺回路素子を介して、保持基板上に接着し、前記保持基板から前記半導体基板を剥離して、前記保持基板上に前記半導体検出素子及び前記周辺回路素子を転写し、前記保持基板上に転写された前記半導体検出素子上に、不純物が導入されたアモルファス半導体層を形成し、前記アモルファス半導体層に対し、マイクロ波を用いてアニール処理を行う、ことを特徴とする裏面照射型撮像素子の製造方法である。
【発明の効果】
【００１０】
本発明によれば、周辺回路素子への影響を低減しつつ、活性化熱処理により半導体検出素子上に不純物半導体層を形成することが可能な裏面照射型撮像素子の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の裏面照射型ＣＭＯＳイメージセンサの製造方法を説明するための側方断面図(1/2)である。
【図２】第１実施形態の裏面照射型ＣＭＯＳイメージセンサの製造方法を説明するための側方断面図(2/2)である。
【図３】第２実施形態の裏面照射型ＣＭＯＳイメージセンサの製造方法を説明するための側方断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態を説明する。
【００１３】
上記図面において、同一又は類似の部分には同一又は類似の符号が付してある。但し、図面は模式的なものであり、平面寸法と厚みとの関係や、各層の厚みの比率等は、現実のものとは異なる。以下の実施形態では、裏面照射型撮像素子を一般的なプロセスを用いて製造する場合を例に説明するが、本発明は、各工程を実行する順序等、以下に例示された方法に限定されるものではない。 
（第１実施形態）
図１及び図２は、第１実施形態の裏面照射型ＣＭＯＳイメージセンサの製造方法を説明するための側方断面図である。図１及び図２は、本発明の製造方法により製造される裏面照射型ＣＭＯＳイメージセンサの一部断面を示したものである。
【００１４】
本実施形態ではまず、図１(Ａ)に示すように、半導体基板１０１上に、フォトダイオード素子等からなる半導体検出素子１１１と、ＦＥＴ（Field Effect Transistor）素子等からなる画像周辺回路素子１１２を、従来の方法により形成する。半導体基板１０１はここでは、シリコン基板（シリコンウエハ）であり、半導体検出素子１１１はここでは、光検出素子である。
【００１５】
図１(Ａ)には、半導体基板１０１上に形成されたＰ型半導体層Ｘ1と、Ｐ型半導体層Ｘ1の表面に形成されたＮ型半導体層Ｘ2が示されている。半導体検出素子１１１のフォトダイオードは、これらの半導体層により構成されている。図１(Ａ)には更に、半導体検出素子１１１の配線層Ｘ3や、ゲート電極、プラグ層、メタル配線層等を含む周辺回路素子１１２の配線層Ｙ1が示されている。図１(Ａ)には更に、半導体検出素子１１１及び周辺回路素子１１２を覆う層間絶縁膜Ｘ4や、周辺回路素子１１２用の素子分離絶縁膜Ｙ2が示されている。
【００１６】
次に、半導体基板１０１をその途中から分断し、続いて、図１(Ｂ)に示すように、半導体基板１０１を反転し、反転された半導体基板１０２を、半導体検出素子１１１及び周辺回路素子１１２を介して、保持基板１２１上に接着する。保持基板１２１の材質や、半導体基板１０１の接着用の接着剤については、従来の材質や接着剤を使用可能である。また、半導体基板１０１の分断は、半導体基板１０１の基板面に平行な所定の平面に沿って行う。
【００１７】
次に、図１(Ｃ)に示すように、保持基板１２１から半導体基板１０１をエッチングにより剥離して、保持基板１２１上に半導体検出素子１１１及び周辺回路素子１１２を転写する。この際、半導体基板１０１は完全に剥離しなくともよく、半導体基板１０１の一部が保持基板１２１上に残存しても構わない。
【００１８】
次に、図２(Ａ)に示すように、保持基板１２１上に転写され、保持基板１２１の表面に露出した半導体検出素子１１１上に、不純物が導入されたアモルファス半導体層２０１を堆積する。本実施形態では、アモルファス半導体層２０１は、アモルファスシリコン層であり、上記不純物は、Ｂ（ボロン）である。また、アモルファス半導体層２０１の膜厚は２０ｎｍとし、Ｂ（ボロン）の面濃度は１×１９ｃｍ−２とする。
【００１９】
次に、本実施形態では、アモルファス半導体層２０１に対し、マイクロ波を用いて、５２０℃の温度でのアニール処理を行う。これにより、アモルファス半導体層２０１が活性化及び結晶化され、図２(Ｂ)に示すように、アモルファス半導体層２０１からＰ＋型半導体層２０２が形成される。Ｐ＋型半導体層２０２は、半導体検出素子（フォトダイオード）１１１の光入射面に形成される。本実施形態では、マイクロ波の周波数は５．８ＧＨｚに設定し、アニール処理は２０分間行う。また、本実施形態におけるアモルファス半導体層２０１の結晶化レートは、例えば、３０分間で１μｍ程度である。
【００２０】
上述のように、Ｐ＋型半導体層２０２を形成する際には、Ｐ＋型半導体層２０２の活性化のための熱処理が必要となる。しかしながら、従来の熱処理方法では、Ｐ＋型半導体層２０２の活性化熱処理の際に装置全体に熱が掛かってしまい、引き出しトランジスタ等の周辺回路素子１１２への悪影響が発生してしまう。例えば、不純物の拡散による悪影響が周辺回路素子１１２に及んでしまう。
【００２１】
そこで、本実施形態では、活性化熱処理（アニール処理）を、マイクロ波を用いて実施する。マイクロ波アニール処理には、比較的低温で活性化を行うことが可能であるという利点がある。従って、本実施形態では、低温での活性化が可能なマイクロ波アニール技術を用いることで、不純物の拡散等の周辺回路素子１１２への影響を低減しつつ、半導体検出素子１１１上にＰ＋型半導体層２０２を形成することができる。加えて、本実施形態では、このようなマイクロ波アニール技術により、良好に結晶化、活性化されたＰ＋型半導体層２０２を比較的容易に形成することが可能となる。
【００２２】
アニール処理の温度は、５２０℃に限定されず、アモルファス半導体層２０１が活性化され、かつ、アモルファス半導体層２０１内の不純物の拡散が問題とならない温度であればよい。アニール処理の温度は例えば、２５０℃〜７００℃の範囲に設定することが望ましい。２５０℃より低温では、活性化がなされないことが多く、７００℃より高温では、不純物の拡散が問題となることが多いからである。本実施形態では、２５０℃〜７００℃の範囲内の温度でアニール処理を行うことで、多くの場合、不純物の拡散の問題を回避しつつ、Ｐ＋型半導体層２０２の活性化を行うことが可能となる。また、アニール処理の実行時間は、２０分間に限定されず、本実施形態では５分間から６０分間の間の時間に設定される。
【００２３】
また、マイクロ波は、３００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。
【００２４】
アニール処理用のマイクロ波の周波数は、５．８ＧＨｚに限定されず、その他の周波数に設定しても構わない。マイクロ波の周波数に関しては、ＩＳＭ（Industrial, Scientific, and Medical use）バンドとして、２．４５ＧＨｚ、５．８０ＭＨｚ、及び２４．１２５ＧＨｚが指定されている。これらの周波数のマイクロ波は、これらを発生させるためのマグネトロン等が安価に入手可能である。よって、上記アニール処理用のマイクロ波の周波数は、例えば、２．４５ＧＨｚから２４．１２５ＧＨｚの間に設定することが望ましい。
【００２５】
また、５．８ＧＨｚというマイクロ波の周波数は、シリコンを加熱するのに最も適した周波数となっている。よって、Ｐ＋型半導体層２０２がシリコン層である場合には、マイクロ波の周波数は、５．８ＧＨｚ付近に設定するのが好ましい。本実施形態では、マイクロ波の周波数を、例えば、３ＧＨｚ〜８ＧＨｚに設定する。これにより、Ｐ＋型半導体層２０２の加熱効率を良好にすることができる。
【００２６】
なお、Ｐ＋型半導体層２０２がシリコン層以外の半導体層である場合にも、その加熱に最も適した周波数はさほど違わないので、３ＧＨｚ〜８ＧＨｚという周波数は、シリコン層以外のＰ＋型半導体層２０２の加熱にも有効である。
【００２７】
本実施形態ではその後、図２(Ｃ)に示すように、半導体検出素子（フォトダイオード）１１１の光入射面上に、Ｐ＋型半導体層２０２を介して、カラーフィルタ２１１及び集光レンズ２１２を作製する。更に、周辺回路素子１１２の配線層Ｙ1にコンタクトを落として、周辺回路素子１１２とメタル配線２１３とを電気的に接続し、信号を外部に取り出すようにする。このようにして、裏面照射型ＣＭＯＳイメージセンサが製造される。
【００２８】
以上のように、本実施形態では、アモルファス半導体層２０１に対し、マイクロ波を用いてアニール処理を行うことで、Ｐ＋型半導体層（不純物半導体層）２０２を形成する。これにより、本実施形態では、周辺回路素子１１２への影響を低減しつつ、活性化熱処理により半導体検出素子１１１上にＰ＋型半導体層２０２を形成することができる。
【００２９】
なお、本発明の裏面照射型撮像素子の例として、ＣＭＯＳイメージセンサについて説明したが、本発明は、ＣＭＯＳイメージセンサに限定されるものではない。本発明の裏面照射型撮像素子の別の例としては、ＣＣＤイメージセンサが挙げられる。
【００３０】
また、本実施形態の製造方法は、裏面照射型撮像素子の製造だけに限らず、表面照射型撮像素子の製造にも適用可能である。
【００３１】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００３２】
（第２実施形態）
図３は、第２実施形態の裏面照射型ＣＭＯＳイメージセンサの製造方法を説明するための側方断面図である。図３は、本発明の製造方法により製造される裏面照射型ＣＭＯＳイメージセンサの一部断面を示したものである。
【００３３】
本実施形態ではまず、第１実施形態と同様に、図１(Ａ)〜１(Ｃ)に示す工程により、保持基板１２１上に半導体検出素子１１１及び周辺回路素子１１２を転写する。
【００３４】
次に、図３(Ａ)に示すように、保持基板１２１上に転写され、保持基板１２１の表面に露出した半導体検出素子１１１上に、非アモルファスの半導体層３０１を堆積する。半導体層３０１はここでは、非アモルファスのシリコン層である。
【００３５】
次に、図３(Ａ)にて矢印Ｉ1で示すように、半導体層３０１へのイオン注入を行う。当該イオン注入は、半導体層３０１を部分的又は全体的にアモルファス化するためのイオン注入（ＰＡＩ：Pre-Amorphization Implantation）に相当し、本発明の第１のイオン注入の例に相当する。当該イオン注入により、半導体層３０１がアモルファス化され、図３(Ｂ)に示すように、半導体層３０１からアモルファス半導体層３０２が形成される。
【００３６】
本実施形態では、イオン注入Ｉ1に使用される原子は、Ｇｅ（ゲルマニウム）であり、イオン注入Ｉ1は、３０ｋｅＶ及び１×１６ｃｍ−２の条件で行う。イオン注入Ｉ1に使用する原子は、半導体層３０１のアモルファス化が可能であればその他の原子でもよく、例えば、Ｓｎ（スズ）又はＳｂ（アンチモン）を使用することが可能である。
【００３７】
次に、図３(Ｂ)にて矢印Ｉ2で示すように、アモルファス半導体層３０２へのイオン注入を行う。当該イオン注入は、アモルファス半導体層３０２内に不純物を導入するためのイオン注入に相当し、本発明の第２のイオン注入の例に相当する。図３(Ｃ)では、不純物が導入されたアモルファス半導体層３０２が、符号３０３で示されている。
【００３８】
本実施形態では、イオン注入Ｉ2に使用される原子は、Ｂ（ボロン）であり、イオン注入Ｉ2は、５ｋｅＶ及び１×１９ｃｍ−２の条件で行う。イオン注入Ｉ2に使用する原子は、Ｐ＋型半導体層を形成可能な原子であれば、その他の原子であっても構わない。
【００３９】
次に、本実施形態では、図３(Ｃ)に示すアモルファス半導体層３０３に対し、マイクロ波を用いて、５２０℃の温度でのアニール処理を行う。第１実施形態と同様である。これにより、アモルファス半導体層３０３が活性化及び結晶化され、図２(Ｂ)に示すように、アモルファス半導体層３０３からＰ＋型半導体層２０２が形成される。Ｐ＋型半導体層２０２は、半導体検出素子（フォトダイオード）１１１の光入射面に形成される。本実施形態では、第１実施形態と同様、マイクロ波の周波数は５．８ＧＨｚに設定し、アニール処理は２０分間行う。また、本実施形態におけるアモルファス半導体層３０３の結晶化レートは、第１実施形態と同様、例えば、３０分間で１μｍ程度である。
【００４０】
なお、第１実施形態と同様、アニール処理の温度は、５２０℃に限定されず、アモルファス半導体層３０３が活性化され、かつ、アモルファス半導体層３０３内の不純物の拡散が問題とならない温度であればよい。アニール処理の温度は例えば、２５０℃〜７００℃の範囲に設定することが望ましい。また、アニール処理の実行時間は、２０分間に限定されず、５分間から６０分間の間の時間に設定される。
【００４１】
また、第１実施形態と同様、アニール処理用のマイクロ波の周波数は、５．８ＧＨｚに限定されず、その他の周波数に設定しても構わない。アニール処理用のマイクロ波の周波数は、ＩＳＭバンドを考慮すると、例えば２．４５ＧＨｚから２４．１２５ＧＨｚの間に設定することが望ましく、Ｐ＋型半導体層２０２の加熱効率を考慮すると、例えば３ＧＨｚから８ＧＨｚに設定することが望ましい。
【００４２】
本実施形態ではその後、図２(Ｃ)に示すように、半導体検出素子（フォトダイオード）１１１の光入射面上に、Ｐ＋型半導体層２０２を介して、カラーフィルタ２１１及び集光レンズ２１２を作製する。更に、周辺回路素子１１２の配線層Ｙ1にコンタクトを落として、周辺回路素子１１２とメタル配線２１３とを電気的に接続し、信号を外部に取り出すようにする。このようにして、裏面照射型ＣＭＯＳイメージセンサが製造される。
【００４３】
以上のように、本実施形態では、アモルファス半導体層３０３に対し、マイクロ波を用いてアニール処理を行うことで、Ｐ＋型半導体層（不純物半導体層）２０２を形成する。これにより、本実施形態では、周辺回路素子１１２への影響を低減しつつ、活性化熱処理により半導体検出素子１１１上にＰ＋型半導体層２０２を形成することができる。
【００４４】
また、本実施形態では、不純物が導入されたアモルファス半導体層３０３を、非アモルファスの半導体層３０１に対するアモルファス化及び不純物導入を通じて形成する。これにより、本実施形態では、Ｐ＋型半導体層２０２を、非アモルファスの半導体層３０１の堆積から開始して形成することが可能となる。
【００４５】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００４６】
１０１  半導体基板
１１１  半導体検出素子
１１２  周辺回路素子
１２１  保持基板
２０１  不純物が導入されたアモルファス半導体層
２０２  Ｐ＋型半導体層
２１１  カラーフィルタ
２１２  集光レンズ
２１３  メタル配線
３０１  半導体層
３０２  アモルファス半導体層
３０３  不純物が導入されたアモルファス半導体層
【図１】
2011134836.tif 000003
【図２】
2011134836.tif 000004
【図３】
2011134836.tif 000005