(57)【要約】【課題】センスアンプに用いられる相補のトランジスタの特性変動を均一化させる。【解決手段】データを記憶するメモリセルＭＣと、メモリセルＭＣからの読み出し信号と参照信号との比較結果に基づいて相補的な状態を維持するセンスアンプとが設けられた半導体記憶装置において、センスアンプに入力される読み出し信号と参照信号とをセンスアンプのノードＮＡ、ＮＢ間で互いに入れ替える。【選択図】      図１
2011134374.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルからの読み出し信号と参照信号との比較結果に基づいて相補的な状態を維持するセンスアンプと、
前記センスアンプに入力される前記読み出し信号と前記参照信号とを前記センスアンプのノード間で互いに入れ替える入力信号入替回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ノード間での入替結果に基づいて、前記センスアンプから出力される状態を選択するデータ出力回路をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記入力信号入替回路は、前記センスアンプのノードに入力される前記読み出し信号と前記参照信号とを互いに入れ替えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記入力信号入替回路は、前記読み出し信号または前記参照信号が入力される前記センスアンプのノードを互いに入れ替えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記入力信号入替回路は、リードモードを指定するリードセット信号に基づいて、前記ノード間での前記読み出し信号と前記参照信号とを入れ替えることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記入力信号入替回路は、読み出しアドレスに基づいて、前記ノード間での前記読み出し信号と前記参照信号とを入れ替えることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、半導体記憶装置のセンスアンプに用いられる相補のトランジスタの特性変動をバランスさせる方法に適用して好適なものである。
【背景技術】
【０００２】
半導体記憶装置の微細化が進み、特に長期間、安定動作を求められる部品として使われる場合には、その耐用性能が求められてきている。例えば、高温、負電圧によってＰチャンネル電界効果トランジスタの特性が変動するＮＢＴＩ（ｎｅｇａｔｉｖｅ  ｂｉａｓ  ｉｎｓｔａｂｉｌｉｔｙ）という現象がある。このＮＢＴＩでは、同じトランジスタに長時間の負荷がかかると、負荷のかかったトランジスタだけが劣化する。センスアンプなどのしきい値バランスが必要な回路において特定のトランジスタだけに長時間の負荷がかかると、初期状態では正しく動作していた回路が、時間とともに動作が不安定になることがある。
また、例えば、特許文献１には、低電圧動作化を図るために、相補の出力ノードそれぞれへの入力電流の入力電流量の差に応じて相補の出力ノードと相補の出力ノード間に初期電位差を生じさせる電流−電圧変換部と、相補の出力ノードそれぞれのバイアス点をシフトし、相補の出力ノード間に生じた初期電位差を増幅する増幅部と、相補の出力ノード間の増幅された電位差に基づいて、相補の出力ノードそれぞれの出力レベルを確定する出力レベル確定部とを設ける方法が開示されている。
【０００３】
しかしながら、従来の半導体記憶装置では、データの読み出しは常にランダムに行われるとは限らず、同じデータが繰り返し読み出されたり、全ての領域に‘１’を書き込んだり、‘０’を書き込んだりする場合がある。このような場合、センスアンプに用いられる相補のトランジスタのうち片側の特性劣化が速く進むようになり、センス誤動作を引き起こしたり、センスマージンが削られたりするという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２８５１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、センスアンプに用いられる相補のトランジスタの特性変動を均一化させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、データを記憶するメモリセルと、前記メモリセルからの読み出し信号と参照信号との比較結果に基づいて相補的な状態を維持するセンスアンプと、前記センスアンプに入力される前記読み出し信号と前記参照信号とを前記センスアンプのノード間で互いに入れ替える入力信号入替回路とを備えることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【０００７】
本発明によれば、センスアンプに用いられる相補のトランジスタの特性変動を均一化させることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置に適用されるセンスアンプの概略構成を示す回路図である。
【図２】図２は、図１のセンスアンプのプリチャージ時およびセンス時の各部の波形を示すタイミングチャートである。
【図３】図３は、図１のセンスアンプが適用される半導体記憶装置の概略構成を示すブロック図である。
【図４】図４は、図３の入替信号生成回路６の概略構成を示すブロック図である。
【図５】図５は、図４のリードモード回数計測回路２１の概略構成を示す回路図である。
【図６】図６は、図３のリファレンス選択回路７の概略構成を示す回路図である。
【図７】図７は、図３のデータ出力回路８の概略構成を示す回路図である。
【図８】図８は、図３の入替信号生成回路６の概略構成のその他の例を示す回路図である。
【図９】図９は、図３の入替信号生成回路６の概略構成のさらにその他の例を示す回路図である。
【図１０】図１０は、本発明の第２実施形態に係る半導体記憶装置に適用されるセンスアンプの概略構成を示す回路図である。
【図１１】図１１は、図１０のセンスアンプのプリチャージ時およびセンス時の各部の波形を示すタイミングチャートである。
【図１２】図１２は、図１０のセンスアンプが適用される半導体記憶装置の概略構成を示すブロック図である。
【図１３】図１３は、図１２のアクティブノード選択回路１７の概略構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１０】
（第１実施形態）
【００１１】
図１は、本発明の第１実施形態に係る半導体記憶装置に適用されるセンスアンプの概略構成を示す回路図である。
図１において、このセンスアンプには、メモリセルからの読み出し信号ＩＮと参照信号ＲＥＦＩＮとの比較結果に基づいて相補的な状態を維持するノードＮＡ、ＮＢが設けられている。ここで、相補的な状態とは、ノードＮＡに論理値‘０’が保持されている場合には、ノードＮＢに論理値‘１’が保持され、ノードＮＡに論理値‘１’が保持されている場合には、ノードＮＢに論理値‘０’が保持されている状態を言う。
【００１２】
また、センスアンプに入力される読み出し信号ＩＮと参照信号ＲＥＦＩＮとをセンスアンプのノードＮＡ、ＮＢ間で互いに入れ替える入力信号入替回路１０１が設けられている。ここで、入力信号入替回路１０１は、センスアンプのノードＮＡ、ＮＢに入力される読み出し信号ＩＮと参照信号ＲＥＦＩＮとをそれぞれ入れ替えることができる。なお、センスアンプのノードＮＡに読み出し信号ＩＮが入力される場合には、センスアンプのノードＮＢには参照信号ＲＥＦＩＮが入力され、センスアンプのノードＮＡに参照信号ＲＥＦＩＮが入力される場合には、センスアンプのノードＮＢには読み出し信号ＩＮが入力されるようにすることができる。なお、参照信号ＲＥＦＩＮを生成する方法としては、読み出し信号ＩＮを伝送するノーマルビット線と対になるリファレンスビット線を設けるようにしてもよいし、バンドギャップレファレンス電圧などの基準電圧をトリミングすることで参照信号ＲＥＦＩＮを発生させる参照信号発生回路を設けるようにしてもよい。
【００１３】
具体的には、Ｎチャンネル電界効果トランジスタＭＣ４のドレインとＰチャンネル電界効果トランジスタＭＣ３のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＭＣ４のゲートとＰチャンネル電界効果トランジスタＭＣ２のゲートとが互いに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ７のドレインとＰチャンネル電界効果トランジスタＭＣ６のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとＰチャンネル電界効果トランジスタＭＣ５のゲートとが互いに接続されている。
【００１４】
Ｎチャンネル電界効果トランジスタＭＣ４のドレインとＰチャンネル電界効果トランジスタＭＣ３のドレインは、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとＰチャンネル電界効果トランジスタＭＣ５のゲートに接続され、Ｎチャンネル電界効果トランジスタＭＣ７のドレインとＰチャンネル電界効果トランジスタＭＣ６のドレインは、Ｎチャンネル電界効果トランジスタＭＣ４のゲートとＰチャンネル電界効果トランジスタＭＣ２のゲートに接続されている。
【００１５】
また、Ｐチャンネル電界効果トランジスタＭＣ６にはＰチャンネル電界効果トランジスタＭＣ５が直列に接続されることでノードＮＡが構成され、Ｐチャンネル電界効果トランジスタＭＣ３にはＰチャンネル電界効果トランジスタＭＣ２が直列に接続されることでノードＮＢが構成されている。そして、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ５のソースは、Ｐチャンネル電界効果トランジスタＭＣ１を介して電源電位ＶＤＤに接続されている。また、Ｐチャンネル電界効果トランジスタＭＣ３のゲートとＰチャンネル電界効果トランジスタＭＣ６のゲートとは電源電位ＶＳＳに接続されている。また、ノードＮＡは、Ｎチャンネル電界効果トランジスタＭＣ１１を介してＮチャンネル電界効果トランジスタＭＣ１７、ＭＣ１８のドレインに接続され、ノードＮＢは、Ｎチャンネル電界効果トランジスタＭＣ１０を介してＮチャンネル電界効果トランジスタＭＣ１４、ＭＣ１５のドレインに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ１７、ＭＣ１８のドレインは、Ｐチャンネル電界効果トランジスタＭＣ１６を介して電源電位ＶＤＤに接続され、Ｎチャンネル電界効果トランジスタＭＣ１４、ＭＣ１５のドレインは、Ｐチャンネル電界効果トランジスタＭＣ１３を介して電源電位ＶＤＤに接続されている。
【００１６】
また、Ｎチャンネル電界効果トランジスタＭＣ９のドレインはＮチャンネル電界効果トランジスタＭＣ７のゲートに接続され、Ｎチャンネル電界効果トランジスタＭＣ８のドレインはＮチャンネル電界効果トランジスタＭＣ４のゲートに接続されている。Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のゲートは互いに接続され、Ｎチャンネル電界効果トランジスタＭＣ４、ＭＣ７、ＭＣ８、ＭＣ９のソースは電源電位ＶＳＳに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ４のゲートと、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとの間には、Ｎチャンネル電界効果トランジスタＭＣ１２が介挿されている。
【００１７】
そして、Ｎチャンネル電界効果トランジスタＭＣ１５、ＭＣ１８のソースには参照信号ＲＥＦＩＮが入力され、Ｎチャンネル電界効果トランジスタＭＣ１４、ＭＣ１７のソースには読み出し信号ＩＮが入力される。
【００１８】
また、Ｐチャンネル電界効果トランジスタＭＣ６のドレインとＮチャンネル電界効果トランジスタＭＣ７のドレインとの接続点から出力信号ＳＡＯＵＴが出力され、Ｐチャンネル電界効果トランジスタＭＣ３のドレインとＮチャンネル電界効果トランジスタＭＣ４のドレインとの接続点から出力信号ＳＡＯＵＴＢが出力される。
【００１９】
Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９の各ゲートには、センスアンプイネーブル信号ＳＥＢが供給される。Ｎチャンネル電界効果トランジスタＭＣ１２のゲートには、イコライズ信号ＳＥＢＥＱが供給される。Ｎチャンネル電界効果トランジスタＭＣ１のゲートには、アクティブカレント信号ＡＣＣが供給される。Ｎチャンネル電界効果トランジスタＭＣ１０、ＭＣ１１のゲートには、アクティブカレントトランスファ信号ＡＣＣＴが供給される。Ｐチャンネル電界効果トランジスタＭＣ１３、ＭＣ１６のゲートには、プリチャージ信号ＰＲＣＨＢが供給される。Ｎチャンネル電界効果トランジスタＭＣ１５、ＭＣ１８のゲートには、リファレンスイネーブル信号ＲＥＦＩＮＥＮＢ、ＲＥＦＩＮＥＮＡがそれぞれ供給される。Ｎチャンネル電界効果トランジスタＭＣ１４、ＭＣ１７のゲートには、読み出しイネーブル信号ＩＮＥＮＡ、ＩＮＥＮＢがそれぞれ供給される。
【００２０】
図２は、図１のセンスアンプのプリチャージ時およびセンス時の各部の波形を示すタイミングチャートである。なお、以下の説明では、読み出し信号ＩＮはノーマルビット線を介して伝送され、参照信号ＲＥＦＩＮはリファレンスビット線を介して伝送されるものとする。
図２において、読み出しイネーブル信号ＩＮＥＮＡがハイレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮＡもハイレベルになり、読み出しイネーブル信号ＩＮＥＮＡがロウレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮＡもロウレベルになることができる。また、読み出しイネーブル信号ＩＮＥＮＢがハイレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮＢもハイレベルになり、読み出しイネーブル信号ＩＮＥＮＢがロウレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮＢもロウレベルになることができる。
【００２１】
また、読み出しイネーブル信号ＩＮＥＮＡおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡがハイレベルの時は読み出しイネーブル信号ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＢはロウレベル、読み出しイネーブル信号ＩＮＥＮＡおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡがロウレベルの時は読み出しイネーブル信号ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＢはハイレベルになることができる。ここで、読み出しイネーブル信号ＩＮＥＮＡ、ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡ、ＲＥＦＩＮＥＮＢは、１回のリードモードごとにロウレベルとハイレベルとの間で遷移を繰り返すことができる（時刻ｔ１、ｔ９）。
【００２２】
そして、前回のリードモードにおいて読み出しイネーブル信号ＩＮＥＮＡおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡがロウレベル、読み出しイネーブル信号ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＢがハイレベルの時に今回のリードモードに入ると、読み出しイネーブル信号ＩＮＥＮＡおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡがハイレベル、読み出しイネーブル信号ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＢがロウレベルに遷移する（時刻ｔ１）。
【００２３】
そして、プリチャージ信号ＰＲＣＨＢ信号がハイレベルからロウレベルに遷移すると（時刻ｔ２）、Ｐチャンネル電界効果トランジスタＭＣ１３、ＭＣ１６がオンし、ノーマルビット線およびリファレンスビット線が電源電位ＶＤＤを介して急速にプリチャージされる。
【００２４】
次に、アクティブカレントトランスファ信号ＡＣＣＴ、イコライズ信号ＳＥＢＥＱおよびセンスアンプイネーブル信号ＳＥＢがハイレベルからロウレベルに遷移し（時刻ｔ３）、その後、アクティブカレント信号ＡＣＣがロウレベルからハイレベルに遷移する（時刻ｔ４）。この結果、Ｎチャンネル電界効果トランジスタＭＣ８〜ＭＣ１２がオンするとともに、Ｐチャンネル電界効果トランジスタＭＣ１がオンし、Ｐチャンネル電界効果トランジスタＭＣ１が流す電流はＮチャンネル電界効果トランジスタＭＣ１０、１１を介してノーマルビット線およびリファレンスビット線に流れ、センスアンプの本体側からもノーマルビット線およびリファレンスビット線がプリチャージされる。
【００２５】
次に、プリチャージ信号ＰＲＣＨＢ信号がロウレベルからハイレベルに遷移し、プリチャージの経路はセンスアンプの本体側のＰチャンネル電界効果トランジスタＭＣ１のみとなる（時刻ｔ５）。その後、イコライズ信号ＳＥＢＥＱがハイレベルからロウレベルに遷移し（時刻ｔ６）、続いてセンスアンプイネーブル信号ＳＥＢ信号が立ち下がると（時刻ｔ７）、プリチャージ動作は終了し、センスアンプはセンス動作を行う。このセンス動作では、センスアンプイネーブル信号ＳＥＢの電圧レベルが高い間に電流センスを行い、センスアンプイネーブル信号ＳＥＢの電圧レベルが低くなると電圧センスを行う。
【００２６】
ここで、センス動作を開始する前に、イコライズ信号ＳＥＢＥＱがハイレベルにされることで、出力信号ＳＡＯＵＴと出力信号ＳＡＯＵＴＢの電圧レベルが一致された後、イコライズ信号ＳＥＢＥＱがロウレベルにされる。また、センス動作を開始する前に、センスアンプイネーブル信号ＳＥＢをハイレベルにすることで、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９がオンし、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９にそれぞれ流れる電流Ｉｂ、Ｉａは等しくなる。この時、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＢはともにロウレベルであり、Ｎチャンネル電界効果トランジスタＭＣ４、ＭＣ７はともにオフし、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ５がともにオンする。このため、Ｐチャンネル電界効果トランジスタＭＣ１からの電流の一部はリファレンスビット線方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＭＣ６およびＮチャンネル電界効果トランジスタＭＣ８を通って電源電位ＶＳＳに流れる。同様に、Ｐチャンネル電界効果トランジスタＭＣ１からの電流の一部はノーマルビット線方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＭＣ３およびＮチャンネル電界効果ＭＣ９を通って電源電位ＶＳＳに流れる。
【００２７】
その後、センスアンプイネーブル信号ＳＥＢの電圧レベルを徐々に下げていくと、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９がオフする方向に動作し、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間抵抗が上昇する。これにより、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間に電流が流れにくくなり、Ｎチャンネル電界効果トランジスタＭＣ８を流れる電流ＩｂとＮチャンネル電界効果トランジスタＭＣ９を流れる電流Ｉａとの差分（Ｉｂ−Ｉａ）は、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆの差分（Ｉｃｅｌｌ−Ｉｒｅｆ）よりも大きくなる。この動作は電流センスと呼ばれる。例えば、Ｉｃｅｌｌ＞Ｉｒｅｆの場合、電流センスによりＩｂ−Ｉａは徐々に大きくなる。
【００２８】
さらに、センスアンプイネーブル信号ＳＥＢの電圧レベルが低下すると、電流Ｉｂが電流Ｉａよりもかなり大きくなるとともに、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間抵抗も増大するため、Ｎチャンネル電界効果トランジスタＭＣ４のゲート電圧レベル、すなわち出力信号ＳＡＯＵＴの電圧レベルが上昇してＮチャンネル電界効果トランジスタＭＣ４がオンする方向に動作する。これにより、出力信号ＳＡＯＵＴＢの電圧レベルが下がり、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＢの電圧レベル差が徐々に大きくなる。この動作は電圧センスと呼ばれる。Ｉｃｅｌｌ＞Ｉｒｅｆの場合、電圧レベル差が増幅された結果、出力信号ＳＡＯＵＴがハイレベル、出力信号ＳＡＯＵＴＢがロウレベルになり、論理が確定する。センス動作が終了すると、次のプリチャージが始まるまで、この状態が維持され、アクティブカレントトランスファ信号ＡＣＣＴがハイレベルからロウレベルに遷移し、アクティブカレント信号ＡＣＣがロウレベルからハイレベルに遷移する（時刻ｔ８）。
【００２９】
この時、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６のドレインおよびソースはハイレベル、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６のゲートはロウレベルになっている。一方、Ｐチャンネル電界効果トランジスタＭＣ２のゲートおよびソースはハイレベル、ドレインはロウレベルになっている。Ｐチャンネル電界効果トランジスタＭＣ３のドレインおよびソースはハイレベル、ゲートはロウレベルになっている。このため、ＮＢＴＩによる経年劣化により、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６の特性劣化がＰチャンネル電界効果トランジスタＭＣ２、ＭＣ３よりも速く進み、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６のしきい値の上昇分がＰチャンネル電界効果トランジスタＭＣ２、ＭＣ３よりも大きくなる。
【００３０】
一方、Ｉｃｅｌｌ＜Ｉｒｅｆの場合、出力信号ＳＡＯＵＴがロウレベル、出力信号ＳＡＯＵＴＢがハイレベルになる。この時、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ３のドレインおよびソースはハイレベル、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ３のゲートはロウレベルになっている。一方、Ｐチャンネル電界効果トランジスタＭＣ５のゲートおよびソースはハイレベル、ドレインはロウレベルになっている。Ｐチャンネル電界効果トランジスタＭＣ６のドレインおよびソースはハイレベル、ゲートはロウレベルになっている。このため、ＮＢＴＩによる経年劣化により、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ３の特性劣化がＰチャンネル電界効果トランジスタＭＣ５、ＭＣ６よりも速く進み、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ３のしきい値の上昇分がＰチャンネル電界効果トランジスタＭＣ５、ＭＣ６よりも大きくなる。
【００３１】
次回のリードモードでは、読み出しイネーブル信号ＩＮＥＮＡおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡがロウレベル、読み出しイネーブル信号ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＢがハイレベルに遷移する（時刻ｔ９）。
【００３２】
次回のリードモードでは、今回のリードモードとは逆に、Ｉｃｅｌｌ＞Ｉｒｅｆの場合、出力信号ＳＡＯＵＴがロウレベル、出力信号ＳＡＯＵＴＢがハイレベルになり、Ｉｃｅｌｌ＜Ｉｒｅｆの場合、出力信号ＳＡＯＵＴがハイレベル、出力信号ＳＡＯＵＴＢがロウレベルになる。このため、Ｉｃｅｌｌ＞Ｉｒｅｆの場合、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ３のしきい値の上昇分がＰチャンネル電界効果トランジスタＭＣ５、ＭＣ６よりも大きくなり、Ｉｃｅｌｌ＜Ｉｒｅｆの場合、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６のしきい値の上昇分がＰチャンネル電界効果トランジスタＭＣ２、ＭＣ３よりも大きくなる。
【００３３】
これにより、センスアンプのノードＮＡ、ＮＢに入力される読み出し信号ＩＮと参照信号ＲＥＦＩＮとをリードモードごとにそれぞれ入れ替えることができる。このため、同じデータが繰り返し読み出された場合においても、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６の特性劣化とＰチャンネル電界効果トランジスタＭＣ２、ＭＣ３の特性劣化とを均一化することができ、センス誤動作を引き起こしたり、センスマージンが削られたりするのを抑制することができる。
【００３４】
図３は、図１のセンスアンプが適用される半導体記憶装置の概略構成を示すブロック図である。
図３において、この半導体記憶装置には、メモリセルＭＣがマトリックス状に配置されたメモリセルアレイ１、読み出しアドレスＡｒに基づいてロウ方向のメモリセルＭＣを選択するロウデコーダ２、書き込み／消去アドレスＡｗに基づいてロウ方向のメモリセルＭＣを選択するロウデコーダ３、書き込み時に入力データＤｉをラッチするデータラッチ部４、カラム方向のメモリセルＭＣを選択したり、メモリセルＭＣからの読み出し信号を検知したりするカラムデコーダ／センスアンプ５が設けられている。
【００３５】
ここで、カラムデコーダ／センスアンプ５のセンスアンプとしては、図１の構成を用いることができる。また、メモリセルアレイ１には、メモリセルＭＣをロウ方向に選択するための選択信号をメモリセルＭＣに伝達するワード線ＷＬおよびメモリセルＭＣからの読み出し信号およびメモリセルＭＣへの書き込み信号をメモリセルＭＣに伝達するビット線ＢＬが設けられている。なお、ビット線ＢＬとしては、読み出し信号ＩＮを伝送するノーマルビット線および参照信号ＲＥＦＩＮを伝送するリファレンスビット線を設けることができる。
【００３６】
また、この半導体記憶装置には、入替信号生成回路６、リファレンス選択回路７およびデータ出力回路８が設けられている。ここで、入替信号生成回路６は、リードモード回数に基づいて入替信号ＲＥＦＳＥＬを生成することができる。リファレンス選択回路７は、入替信号ＲＥＦＳＥＬに基づいて、センスアンプのノードＮＡ、ＮＢ間での読み出し信号ＩＮと参照信号ＲＥＦＩＮとの入れ替えを指示することができる。データ出力回路８は、ノードＮＡ、ＮＢ間での読み出し信号ＩＮと参照信号ＲＥＦＩＮとの入替結果に基づいて、センスアンプから出力される状態を選択することができる。
【００３７】
そして、書き込み時には、書き込み／消去アドレスＡｗがロウデコーダ３に入力され、ロウ方向のメモリセルＭＣが選択される。また、入力データＤｉがデータラッチ部４に入力され、入力データＤｉがラッチされるとともに、カラム方向のメモリセルＭＣが選択され、選択セルの書き込み／消去が行われる。
【００３８】
一方、読み出し時には、読み出しアドレスＡｒがロウデコーダ２およびカラムデコーダ／センスアンプ５に入力される。そして、ロウデコーダ２にてロウ方向のメモリセルＭＣが選択されるとともに、カラムデコーダ／センスアンプ５にてカラム方向のメモリセルＭＣが選択される。
【００３９】
また、入替信号生成回路６において、リードモード回数の偶奇が判定され、リードモード回数の偶奇に応じてハイレべルとロウレベルとの間を遷移する入替信号ＲＥＦＳＥＬが生成され、リファレンス選択回路７に出力される。そして、リファレンス選択回路７において、入替信号ＲＥＦＳＥＬのレベルに応じて、ロウレベルとハイレベルとの間で遷移を繰り返す読み出しイネーブル信号ＩＮＥＮＡ、ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡ、ＲＥＦＩＮＥＮＢが生成され、カラムデコーダ／センスアンプ５に出力される。
【００４０】
そして、カラムデコーダ／センスアンプ５において、読み出しイネーブル信号ＩＮＥＮＡ、ＩＮＥＮＢおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮＡ、ＲＥＦＩＮＥＮＢに従って、図１のセンスアンプのノードＮＡ、ＮＢ間で読み出し信号ＩＮと参照信号ＲＥＦＩＮとが入れ替えられながら、読み出し信号ＩＮが参照信号ＲＥＦＩＮと比較される。そして、読み出し信号ＩＮが参照信号ＲＥＦＩＮより大きい場合には出力信号ＳＡＯＵＴが“１”に設定され、参照電流より小さい場合には出力信号ＳＡＯＵＴが“０”に設定される。
【００４１】
そして、データ出力回路８において、センスアンプのノードＮＡ、ＮＢ間で読み出し信号ＩＮと参照信号ＲＥＦＩＮとが入れ替えられる前は出力信号ＳＡＯＵＴが選択され、センスアンプのノードＮＡ、ＮＢ間で読み出し信号ＩＮと参照信号ＲＥＦＩＮとが入れ替えられた後は出力信号ＳＡＯＵＴＢが選択され、出力データＤｏとして出力される。
【００４２】
図４は、図３の入替信号生成回路６の概略構成を示すブロック図である。
図４において、入替信号生成回路６には、リードモード回数計測回路２１およびインバータＩＶ１、ＩＶ２が設けられている。ここで、リードモード回数計測回路２１は、リードモードを指定するリードセット信号ＲＥＡＤＳＥＴに基づいてリードモード回数を計測し、そのリードモード回数の偶奇を示すパリティ信号ＰＡＲＩＴＹを生成することができる。
【００４３】
そして、リードモード回数計測回路２１にて生成されたパリティ信号ＰＡＲＩＴＹがインバータＩＶ１、ＩＶ２にて順次反転されることで、入替信号ＲＥＦＳＥＬが生成され、図３のリファレンス選択回路７に出力される。
【００４４】
図５は、図４のリードモード回数計測回路２１の概略構成を示す回路図である。
図５において、リードモード回数計測回路２１には、フリップフロップ２２およびインバータＩＶ３が設けられている。そして、フリップフロップ２２の出力端子Ｑは、インバータＩＶ３を介してフリップフロップ２２の入力端子Ｄに接続されている。また、フリップフロップ２２のクロック端子にはリードセット信号ＲＥＡＤＳＥＴが入力される。
【００４５】
そして、リードセット信号ＲＥＡＤＳＥＴが入力されるごとに、フリップフロップ２２の出力端子Ｑの電位はロウレベルとハイレベルを繰り返し、リードモード回数の偶奇に応じてハイレべルとロウレベルとの間を遷移する入替信号ＲＥＦＳＥＬが生成される。なお、フリップフロップ２２の出力はリセット信号ＲＥＳＥＴＮによってリセットされる。
【００４６】
図６は、図３のリファレンス選択回路７の概略構成を示す回路図である。
図６において、リファレンス選択回路７には、論理積回路Ｎ１〜Ｎ４およびインバータＩＶ４が設けられている。そして、入替信号ＲＥＦＳＥＬがインバータＩＶ４にて反転されることで反転入替信号ＲＥＦＳＥＬＢが生成される。また、入替信号ＲＥＦＳＥＬとリファレンスイネーブル信号ＲＥＦＩＮＥＮとの論理積が論理積回路Ｎ１にて演算されることでリファレンスイネーブル信号ＲＥＦＩＮＥＮＡが生成される。入替信号ＲＥＦＳＥＬと読み出しイネーブル信号ＩＮＥＮとの論理積が論理積回路Ｎ２にて演算されることで読み出しイネーブル信号ＩＮＥＮＡが生成される。反転入替信号ＲＥＦＳＥＬＢとリファレンスイネーブル信号ＲＥＦＩＮＥＮとの論理積が論理積回路Ｎ３にて演算されることでリファレンスイネーブル信号ＲＥＦＩＮＥＮＢが生成される。反転入替信号ＲＥＦＳＥＬＢと読み出しイネーブル信号ＩＮＥＮとの論理積が論理積回路Ｎ４にて演算されることで読み出しイネーブル信号ＩＮＥＮＢが生成される。
【００４７】
そして、論理積回路Ｎ１にて生成されたリファレンスイネーブル信号ＲＥＦＩＮＥＮＡは、図１のＮチャンネル電界効果トランジスタＭＣ１８のゲートに入力される。論理積回路Ｎ２にて生成された読み出しイネーブル信号ＩＮＥＮＡは、Ｎチャンネル電界効果トランジスタＭＣ１４のゲートに入力される。論理積回路Ｎ３にて生成されたリファレンスイネーブル信号ＲＥＦＩＮＥＮＢは、Ｎチャンネル電界効果トランジスタＭＣ１５のゲートに入力される。論理積回路Ｎ４にて生成された読み出しイネーブル信号ＩＮＥＮＢは、Ｎチャンネル電界効果トランジスタＭＣ１７のゲートに入力される。
【００４８】
なお、読み出しイネーブル信号ＩＮＥＮがハイレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮもハイレベルになり、読み出しイネーブル信号ＩＮＥＮがロウレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮもロウレベルになることができる。
【００４９】
図７は、図３のデータ出力回路８の概略構成を示す回路図である。
図７において、データ出力回路８には、Ｎチャンネル電界効果トランジスタＭ２１、Ｍ２３、Ｐチャンネル電界効果トランジスタＭ２２、Ｍ２４およびインバータＩＶ５〜ＩＶ７が設けられている。そして、Ｎチャンネル電界効果トランジスタＭ２１のソースとＰチャンネル電界効果トランジスタＭ２２のソースは互いに接続され、Ｎチャンネル電界効果トランジスタＭ２３のソースとＰチャンネル電界効果トランジスタＭ２４のソースは互いに接続されている。Ｎチャンネル電界効果トランジスタＭ２１、Ｍ２３のドレインとＰチャンネル電界効果トランジスタＭ２２、Ｍ２４のドレインは互いに接続されている。Ｐチャンネル電界効果トランジスタＭ２２のゲートとＮチャンネル電界効果トランジスタＭ２４のゲートは互いに接続されている。
【００５０】
そして、出力信号ＳＡＯＵＴＢは、インバータＩＶ５を介してＮチャンネル電界効果トランジスタＭ２１のソースおよびＰチャンネル電界効果トランジスタＭ２２のソースに入力され、出力信号ＳＡＯＵＴは、インバータＩＶ６、ＩＶ７を順次介してＮチャンネル電界効果トランジスタＭ２３のソースおよびＰチャンネル電界効果トランジスタＭ２４のソースに入力される。
【００５１】
そして、入替信号ＲＥＦＳＥＬがハイレベルの場合は出力信号ＳＡＯＵＴＢが選択され、出力データＤｏとして出力される。一方、入替信号ＲＥＦＳＥＬがロウレベルの場合は出力信号ＳＡＯＵＴが選択され、出力データＤｏとして出力される。
【００５２】
なお、図４の例では、リードモード回数に基づいて入替信号ＲＥＦＳＥＬを生成する方法について説明したが、パワーオン回数に基づいて入替信号ＲＥＦＳＥＬを生成するようにしてもよい。あるいは、読み出しの連続動作にタイミングマージンがある場合には、読み出しアドレスＡｒに基づいて入替信号ＲＥＦＳＥＬを生成するようにしてもよい。
【００５３】
図８は、図３の入替信号生成回路６の概略構成のその他の例を示す回路図である。
図８において、この入替信号生成回路６では、図４のリードモード回数計測回路２１およびインバータＩＶ１、ＩＶ２の代わりにインバータＩＶ１１、ＩＶ１２が設けられている。
【００５４】
そして、読み出しアドレスＡｒのうちの１ビット分のアドレスＲＥＡＤＡＤＤＺがインバータＩＶ１１、ＩＶ１２にて順次反転されることで、入替信号ＲＥＦＳＥＬが生成され、図３のリファレンス選択回路７に出力される。
【００５５】
図９は、図３の入替信号生成回路６の概略構成のさらにその他の例を示す回路図である。
図９において、この入替信号生成回路６では、図４のリードモード回数計測回路２１およびインバータＩＶ１、ＩＶ２の代わりにフリップフロップ２３およびインバータＩＶ１３が設けられている。そして、フリップフロップ２３の出力端子Ｑは、インバータＩＶ１３を介してフリップフロップ２３の入力端子Ｄに接続されている。また、フリップフロップ２３のクロック端子にはアドレスストローブ信号ＡＳが入力される。なお、アドレスストローブ信号ＡＳは、読み出しアドレスＡｒが切り替わるごとにハイレベルに遷移することができる。
【００５６】
そして、アドレスストローブ信号ＡＳが入力されるごとに、フリップフロップ２３の出力端子Ｑの電位はロウレベルとハイレベルを繰り返し、読み出しアドレスＡｒが入力されるごとにハイレべルとロウレベルとの間を遷移する入替信号ＲＥＦＳＥＬが生成される。
【００５７】
（第２実施形態）
図１０は、本発明の第２実施形態に係る半導体記憶装置に適用されるセンスアンプの概略構成を示す回路図である。
図１０において、このセンスアンプには、図１の入力信号入替回路１０１の代わりにＮチャンネル電界効果トランジスタＭＣ１４、ＭＣ１８が設けられ、図１のＮチャンネル電界効果トランジスタＭＣ１０、ＭＣ１１の代わりに入力信号入替回路１０２が設けられている。ここで、入力信号入替回路１０２は、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力されるセンスアンプのノードＮＡ、ＮＢを互いに入れ替えることができる。
具体的には、入力信号入替回路１０２には、Ｎチャンネル電界効果トランジスタＭＣ１０、ＭＣ１１、ＭＣ３１、ＭＣ３２が設けられている。そして、Ｎチャンネル電界効果トランジスタＭＣ１１、ＭＣ３２のソースはＮチャンネル電界効果トランジスタＭＣ１８のドレインに接続され、Ｎチャンネル電界効果トランジスタＭＣ１０、ＭＣ３１のソースはＮチャンネル電界効果トランジスタＭＣ１４のドレインに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ１１、ＭＣ３１のドレインはノードＮＡに接続され、Ｎチャンネル電界効果トランジスタＭＣ１０、ＭＣ３２のドレインはノードＮＢに接続されている。
【００５８】
そして、Ｎチャンネル電界効果トランジスタＭＣ１０、ＭＣ１１のゲートには、アクティブカレントトランスファ信号ＡＣＣＴＡが供給される。Ｎチャンネル電界効果トランジスタＭＣ３１、ＭＣ３２のゲートには、アクティブカレントトランスファ信号ＡＣＣＴＢが供給される。Ｎチャンネル電界効果トランジスタＭＣ１８のゲートには、リファレンスイネーブル信号ＲＥＦＩＮＥＮが供給される。Ｎチャンネル電界効果トランジスタＭＣ１４のゲートには、読み出しイネーブル信号ＩＮＥＮが供給される。
【００５９】
図１１は、図１０のセンスアンプのプリチャージ時およびセンス時の各部の波形を示すタイミングチャートである。なお、以下の説明では、読み出し信号ＩＮはノーマルビット線を介して伝送され、参照信号ＲＥＦＩＮはリファレンスビット線を介して伝送されるものとする。
図１１において、読み出しイネーブル信号ＩＮＥＮがハイレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮもハイレベルになり、読み出しイネーブル信号ＩＮＥＮがロウレベルの時はリファレンスイネーブル信号ＲＥＦＩＮＥＮもロウレベルになることができる。
【００６０】
また、アクティブカレントトランスファ信号ＡＣＣＴがハイレベルの場合、アクティブカレントトランスファ信号ＡＣＣＴＡがロウレベルの時はアクティブカレントトランスファ信号ＡＣＣＴＢはハイレベル、アクティブカレントトランスファ信号ＡＣＣＴＡがハイレベルの時はアクティブカレントトランスファ信号ＡＣＣＴＢはロウレベルになることができる。ここで、アクティブカレントトランスファ信号ＡＣＣＴＡ、ＡＣＣＴＢは、１回のリードモードごとにロウレベルとハイレベルとの間で遷移を繰り返すことができる。
【００６１】
そして、リードモードにおいて読み出しイネーブル信号ＩＮＥＮおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮがロウレベルからハイレベルに遷移する（時刻ｔ１１）。そして、プリチャージ信号ＰＲＣＨＢ信号がハイレベルからロウレベルに遷移すると（時刻ｔ１２）、Ｐチャンネル電界効果トランジスタＭＣ１３、ＭＣ１６がオンし、ノーマルビット線およびリファレンスビット線が電源電位ＶＤＤを介して急速にプリチャージされる。
【００６２】
次に、前回のリードモードにおいてアクティブカレントトランスファ信号ＡＣＣＴがハイレベルの時に、アクティブカレントトランスファ信号ＡＣＣＴＡがロウレベル、アクティブカレントトランスファ信号ＡＣＣＴＢがハイレベルの場合、今回のリードモードにおいてアクティブカレントトランスファ信号ＡＣＣＴがハイレベルになると、アクティブカレントトランスファ信号ＡＣＣＴＡがハイレベルに遷移するとともに（時刻ｔ１３）、アクティブカレントトランスファ信号ＡＣＣＴＢがロウレベルを維持する。また、イコライズ信号ＳＥＢＥＱおよびセンスアンプイネーブル信号ＳＥＢもハイレベルからロウレベルに遷移し（時刻ｔ１３）、その後、アクティブカレント信号ＡＣＣがハイレベルからロウレベルに遷移する（時刻ｔ１４）。
【００６３】
次に、プリチャージ信号ＰＲＣＨＢ信号がロウレベルからハイレベルに遷移する（時刻ｔ１５）。その後、イコライズ信号ＳＥＢＥＱがハイレベルからロウレベルに遷移し（時刻ｔ１６）、続いてセンスアンプイネーブル信号ＳＥＢ信号が立ち下がると（時刻ｔ１７）、プリチャージ動作は終了し、センスアンプはセンス動作を行う。センス動作が終了すると、次のプリチャージが始まるまで、この状態が維持され、アクティブカレントトランスファ信号ＡＣＣＴ、ＡＣＣＴＡがハイレベルからロウレベルに遷移し、アクティブカレント信号ＡＣＣがロウレベルからハイレベルに遷移する（時刻ｔ１８）。その後、読み出しイネーブル信号ＩＮＥＮおよびリファレンスイネーブル信号ＲＥＦＩＮＥＮがロウレベルに遷移する（時刻ｔ１９）。
【００６４】
これにより、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力されるセンスアンプのノードＮＡ、ＮＢを互いに入れ替えることができる。このため、同じデータが繰り返し読み出された場合においても、Ｐチャンネル電界効果トランジスタＭＣ５、ＭＣ６の特性劣化とＰチャンネル電界効果トランジスタＭＣ２、ＭＣ３の特性劣化とを均一化することができ、センス誤動作を引き起こしたり、センスマージンが削られたりするのを抑制することができる。
【００６５】
図１２は、図１０のセンスアンプが適用される半導体記憶装置の概略構成を示すブロック図である。
図１２において、この半導体記憶装置には、図３のリファレンス選択回路７の代わりにアクティブノード選択回路１７が設けられている。ここで、アクティブノード選択回路１７は、入替信号ＲＥＦＳＥＬに基づいて、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力されるセンスアンプのノードＮＡ、ＮＢを互いに入れ替えることができる。
【００６６】
そして、リファレンス選択回路７において、入替信号ＲＥＦＳＥＬおよびアクティブカレントトランスファ信号ＡＣＣＴのレベルに応じて、ロウレベルとハイレベルとの間で遷移を繰り返すアクティブカレントトランスファ信号ＡＣＣＴＡ、ＡＣＣＴＢが生成され、カラムデコーダ／センスアンプ５に出力される。
【００６７】
そして、カラムデコーダ／センスアンプ５において、アクティブカレントトランスファ信号ＡＣＣＴＡ、ＡＣＣＴＢに従って、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力される図１０のセンスアンプのノードＮＡ、ＮＢが互いに入れ替えられながら、読み出し信号ＩＮが参照信号ＲＥＦＩＮと比較される。そして、読み出し信号ＩＮが参照信号ＲＥＦＩＮより大きい場合には出力信号ＳＡＯＵＴが“１”に設定され、参照電流より小さい場合には出力信号ＳＡＯＵＴが“０”に設定される。
【００６８】
そして、データ出力回路８において、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力されるノードＮＡ、ＮＢが互いに入れ替えられる前は出力信号ＳＡＯＵＴが選択され、読み出し信号ＩＮまたは参照信号ＲＥＦＩＮが入力されるノードＮＡ、ＮＢが互いに入れ替えられた後は出力信号ＳＡＯＵＴＢが選択され、出力データＤｏとして出力される。
【００６９】
図１３は、図１２のアクティブノード選択回路１７の概略構成を示す回路図である。
図１３において、リファレンス選択回路１７には、論理積回路Ｎ１１、Ｎ１２およびインバータＩＶ１４が設けられている。そして、入替信号ＲＥＦＳＥＬがインバータＩＶ１４にて反転されることで反転入替信号ＲＥＦＳＥＬＢが生成される。また、入替信号ＲＥＦＳＥＬとアクティブカレントトランスファ信号ＡＣＣＴとの論理積が論理積回路Ｎ１１にて演算されることでアクティブカレントトランスファ信号ＡＣＣＴＡが生成される。反転入替信号ＲＥＦＳＥＬＢとアクティブカレントトランスファ信号ＡＣＣＴとの論理積が論理積回路Ｎ１２にて演算されることでアクティブカレントトランスファ信号ＡＣＣＴＢが生成される。
【００７０】
そして、論理積回路Ｎ１１にて生成されたアクティブカレントトランスファ信号ＡＣＣＴＡは、図１０のＮチャンネル電界効果トランジスタＭＣ１０、ＭＣ１１のゲートに入力される。論理積回路Ｎ１２にて生成されたアクティブカレントトランスファ信号ＡＣＣＴＢは、Ｎチャンネル電界効果トランジスタＭＣ３１、ＭＣ３２のゲートに入力される。
【符号の説明】
【００７１】
１  メモリセルアレイ、２、３  ロウデコーダ、４  データラッチ部、５  カラムデコーダ／センスアンプ、６  入替信号生成回路、７  リファレンス選択回路、８  データ出力回路、１７、アクティブノード選択回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬ  ビット線、ＭＣ４、ＭＣ７〜ＭＣ１２、ＭＣ１４、ＭＣ１５、ＭＣ１７、ＭＣ１８、Ｍ２１、Ｍ２３、ＭＣ３１、ＭＣ３２  Ｎチャンネル電界効果トランジスタ、ＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ６、ＭＣ１３、ＭＣ１６、Ｍ２２、Ｍ２４  Ｐチャンネル電界効果トランジスタ、２１  リードモード回数計測回路、ＩＶ１〜ＩＶ７、ＩＶ１１〜ＩＶ１４  インバータ、２２、２３  フリップフロップ、Ｎ１〜Ｎ４、Ｎ１１、Ｎ１２  論理積回路、１０１、１０２  入力信号入替回路
【図１】
2011134374.tif 000003
【図２】
2011134374.tif 000004
【図３】
2011134374.tif 000005
【図４】
2011134374.tif 000006
【図５】
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【図６】
2011134374.tif 000008
【図７】
2011134374.tif 000009
【図８】
2011134374.tif 000010
【図９】
2011134374.tif 000011
【図１０】
2011134374.tif 000012
【図１１】
2011134374.tif 000013
【図１２】
2011134374.tif 000014
【図１３】
2011134374.tif 000015