(57)【要約】 【課題】１つのワード線により選択される全てのメモリセルに同時に書き込みを行う際において、過書き込みを防止可能な不揮発性半導体記憶装置。【解決手段】メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。電圧発生回路９は、書き込み電圧と、書き込み電圧をステップアップさせるステップアップ電圧を生成する。制御部７は、選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、書き込み電圧にステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、第１の書き込み回数を超えた場合、書き込み動作毎に、ステップアップ電圧の付加の有無を制御する。【選択図】図４
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【特許請求の範囲】
【請求項１】
２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、
前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、
書き込み電圧と、前記書き込み電圧をステップアップさせるステップアップ電圧を生成する電圧発生回路と、
選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記ステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧の付加の有無を制御する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の書き込み回数より多い第２の書き込み回数をさらに有し、
前記制御部は、前記第１の書き込み回数を超えた場合、前記第２の書き込み回数に達するまで、書き込み動作毎に、前記ステップアップ電圧の付加の有無を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、
前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、
書き込み電圧と、前記書き込み電圧をステップアップさせるステップアップ電圧を生成する電圧発生回路と、
選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記ステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧の付加の有無を制御する制御部とを具備し、
前記制御部は、書き込み電圧を第１の時間、メモリセルに印加し、前記ステップアップ電圧を前記書き込み電圧に付加しないとき、前記書き込み電圧による書き込み時間を前記第１の時間より長い第２の時間、メモリセルに印加することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記制御部は、２ｎ（ｎは１以上の自然数）回毎に、前記ステップアップ電圧を書き込み電圧に付加することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、
前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、
書き込み電圧と、前記書き込み電圧をステップアップさせる第１のステップアップ電圧及び前記第１のステップアップ電圧と異なる第２のステップアップ電圧を生成する電圧発生回路と、
選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記第１のステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧に前記第２のステップアップ電圧を付加する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第２のステップアップ電圧は、前記第１のステップアップ電圧より低いことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、例えば多値データを記憶するＮＡＮＤフラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリは、１つのワード線により活性化される１ページにデータを書き込んでいる。このため、同一ページ内に存在するメモリセルの書き込み、非書き込みを同時に実現する必要がある。
【０００３】
従来のＮＡＮＤフラッシュメモリは、非書き込み動作を行うため、セルフブースト動作を用いている。セルフブースト動作は、非選択のメモリセルの書き込みを禁止するため、ビット線より内部電源電位（ＶＤＤ）をＮＡＮＤストリング内のチャネルに転送し、この後、選択ゲートトランジスタをオフとして、ＮＡＮＤストリング内をフローティング状態にする。その後、選択、非選択のワード線それぞれを所定の電位に上げることにより、ＮＡＮＤストリング内のチャネル電位がカップリングにより上昇する。このため、書き込み電圧（プログラム電圧とも言う）が印加されるコントロールゲートとチャネル間の電位差が低減され、非書き込みとなる。
【０００４】
フローティングゲートの電位は、チャネルの電位、コントロールゲートの電位、隣接するフローティングゲートの電位との容量カップリングにより決まる。チャネルの電位は、書き込みセルの場合、ビット線より接地電位ＶＳＳに設定され、非書き込みセルの場合、上記のように、ビット線より与えられたＶＤＤを初期電位としたブースト電位に設定される。
【０００５】
ところで、オール・ビット・ライン (All Bit Line：ＡＢＬ）技術を用いた製品は、１つのワード線により選択される全メモリセルを同時にアクセス可能としている。すなわち、データの書き込みにおいて、偶数番目のビット線と奇数番目のビット線に接続されているＮＡＮＤストリングにおいて、１つのワード線により選択される全メモリセルが同時に書き込まれる。
【０００６】
また、ＮＡＮＤフラッシュメモリは、書き込み効率を上げ、さらに、閾値電圧分布の幅を精度良く制御するため、プログラム電圧を徐々にステップアップするステップアップ書き込みを行っている（例えば特許文献１参照）。このステップアップ書き込みは、１回目の書き込みにおいて、書き込みがパスしない場合、プログラム電圧を一定電圧（ステップアップ電圧）分だけ上げて再度書き込みを行うものである。この書き込みループが繰り返され、メモリセルに目的の閾値電圧が設定される。このステップアップ書き込みをＡＢＬ技術に適用した場合、次のような問題点がある。
【０００７】
非書き込みセルは、書き込みループの最初から最後まで常に非書き込み状態となっている。これに対して、書き込みセルは、書き込みループの最初は書き込みのバイアス状態となっている。書き込みが進むに従い、Ｎ−１回目の書き込みループにおいて、書き込みがパスした場合、Ｎ回目の書き込みループにおいて、非書き込みのバイアス状態となる。ＡＢＬ技術は、奇数番目のビット線と偶数番目のビット線とも書き込みを行っている。このため、書き込みを行っているメモリセル（Ｍ１）は、隣接するフローティングゲートのバイアス状態がＮ−１回目とＮ回目で異なることとなる。つまり、着目しているメモリセルにおいて、隣接するメモリセルの書き込みがパスした場合とパスしていない場合とで、フローティングゲートの電位がＮ回目において異なる。すなわち、パスしていない場合、隣接セルのチャネルはＶＳＳに設定され、パスした場合、ＶＤＤを初期電圧としたブースト電位となる。このため、隣接するメモリセルがパスしたメモリセルのフローティングゲートの電位が容量カップリングで上昇することになる。
【０００８】
したがって、隣接するメモリセルの書き込みがパスする時点で、隣接するメモリセルのフローティングゲートの電位が上がり、その容量カップリングを受けて着目しているメモリセルのフローティングゲートの電位も上がってしまう。このため、コントロールゲートで制御しているプログラム電圧のステップアップ分よりも大きな書き込み電圧が与えられることとなり、結果として着目しているメモリセルは過書き込み（オーバープログラム）となってしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２３０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、１つのワード線により選択される全てのメモリセルに同時に書き込みを行う際において、過書き込みを防止可能な不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置の第１の態様は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、書き込み電圧と、前記書き込み電圧をステップアップさせるステップアップ電圧を生成する電圧発生回路と、選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記ステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧の付加の有無を制御する制御部とを具備することを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置の第２の態様は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、書き込み電圧と、前記書き込み電圧をステップアップさせるステップアップ電圧を生成する電圧発生回路と、選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記ステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧の付加の有無を制御する制御部とを具備し、前記制御部は、書き込み電圧を第１の時間、メモリセルに印加し、前記ステップアップ電圧を前記書き込み電圧に付加しないとき、前記書き込み電圧による書き込み時間を前記第１の時間より長い第２の時間、メモリセルに印加することを特徴とする。
【００１３】
本発明の不揮発性半導体記憶装置の第３の態様は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、前記複数のメモリセルに接続される複数のビット線、及び複数のワード線を有するメモリセルアレイと、前記複数のビット線のそれぞれに接続され、前記メモリセルに書き込むためのデータを記憶するデータ記憶回路と、書き込み電圧と、前記書き込み電圧をステップアップさせる第１のステップアップ電圧及び前記第１のステップアップ電圧と異なる第２のステップアップ電圧を生成する電圧発生回路と、選択されたワード線に接続された全メモリセルにデータを書き込むとき、書き込み回数が第１の書き込み回数に達するまで、前記書き込み電圧に前記第１のステップアップ電圧を付加した書き込み電圧により書き込み動作を行い、前記第１の書き込み回数を超えた場合、書き込み動作毎に、前記ステップアップ電圧に前記第２のステップアップ電圧を付加する制御部とを具備することを特徴とする。
【発明の効果】
【００１４】
本発明は、１つのワード線により選択される全てのメモリセルに同時に書き込みを行う際において、過書き込みを防止可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態を示すものであり、不揮発性半導体記憶装置の一例を示す構成図。
【図２】図１の一部を示す回路図。
【図３】書き込みデータと閾値電圧分布との関係を示す図。
【図４】第１の実施形態の動作を示すフローチャート。
【図５】第１の実施形態の動作を示すタイミングチャート。
【図６】第２の実施形態の動作を示すフローチャート。
【図７】第２の実施形態の動作を示すタイミングチャート。
【図８】第３の実施形態の動作を示すフローチャート。
【図９】第３の実施形態の動作を示すタイミングチャート。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、メモリセルに例えば２ビット、４値のデータを記憶することが可能なＮＡＮＤフラッシュメモリの構成を示している。
【００１８】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１９】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２は、後述する複数のデータ記憶回路を有し、これらデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００２０】
データ入出力端子５は、例えば図示せぬコントローラに接続される。コントローラは、ＮＡＮＤフラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。データ入出力端子５はコントローラから出力されたコマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを受ける。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御部７に供給される。
【００２１】
制御部７は、制御信号入力端子８に接続されている。制御信号入力端子８は、コントローラから出力される制御信号、例えば／ＣＥ（チップイネーブル）ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、／ＷＥ（ライト・イネーブル）、／ＲＥ（リード・イネーブル）を受ける。
【００２２】
制御部７は、制御信号入力端子８から供給される各種制御信号、データ入出力バッファ４から供給されるコマンドやアドレスに応じてＮＡＮＤフラッシュメモリの動作を制御する。
【００２３】
電圧発生回路９は、制御部７に接続されている。電圧発生回路９は。例えば図示せぬポンプ回路を有し、書き込み時の高電圧としてのプログラム電圧ＶＰＧＭや、書き込み時に非選択のワード線に供給される中間電圧や、プログラム電圧ＶＰＭＧを僅かに上昇させるステップアップ電圧、ベリファイ電圧、読み出し電圧、消去電圧などを生成する。電圧発生回路９により生成された電圧は、メモリセルアレイ１、ワード線制御回路６、ビット線制御回路２、カラムデコーダ６などに供給される。
【００２４】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。ビット線制御回路２、カラムデコーダ３やワード線制御回路６に供給される。
【００２５】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御部７、電圧発生回路９は書き込み回路、及び読み出し回路を構成している。
【００２６】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤストリングが配置されている。１つのＮＡＮＤストリングは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００２７】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０は、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬｉ、ＢＬｉ＋１、…ＢＬｎ−１、ＢＬｎにそれぞれ接続されている。
【００２８】
書き込み動作（プログラム動作とも言う）、プログラムベリファイ動作、及びリード動作時において、データ記憶回路１０に接続されているビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬｉ、ＢＬｉ＋１、…ＢＬｎ−１、ＢＬｎは、アドレス信号ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎに応じて選択される。さらに、アドレス信号に応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２９】
各データ記憶回路１０は、例えばセンスアンプＳ／Ａと、ページバッファの一部を構成する例えば３つのデータラッチ回路ＤＬＴと、データラッチ回路ＤＬＴのデータや、メモリセルから読み出されたデータを操作するデータ制御部ＤＣＮＴを有している。各データラッチ回路ＤＬＴは、１ビットのデータをラッチする。
【００３０】
データの書き込み時、データ記憶回路１０は、外部から供給された書き込みデータをデータラッチ回路ＤＬＴに保持する。さらに、データ記憶回路１０は、データラッチ回路ＤＬＴに保持された書き込みデータをデータ制御部ＤＣＮＴにより操作し、メモリセルに書き込むためのデータを生成する。
【００３１】
また、書き込みベリファイ時、データ記憶回路１０は、メモリセルから読み出されたデータをデータラッチ回路ＤＬＴに保持し、書き込み未完了の場合、例えば書き込みデータを再生するため、データ制御部ＤＣＮＴにより保持したデータを操作する。また、ベリファイがパスし、書き込みが完了した場合、所定のデータラッチ回路ＤＬＴに例えばデータ“１”が設定される。尚、第２ページの書き込みベリファイの場合、２つのデータラッチ回路ＤＬＴのデータ“１１”が設定される。
【００３２】
さらに、データの読み出し時、センスアンプＳ／Ａにより、メモリセルから読み出されたデータは、データラッチ回路ＤＬＴに保持され、この保持されたデータは外部に出力される。
【００３３】
上記構成において、図１に示すように、外部よりコマンドＣＭＤ、アドレスＡＤ、及びデータＤＴを入力することにより、書き込み、読み出し、消去動作が実行される。
【００３４】
図３は、例えば２ビット、４値の書き込みデータと閾値電圧分布の関係を示している。データの書き込みは、先ず第１ページ（lower page）のデータが書き込まれ、この後、第２ページ(upper page)のデータが書き込まれる。第１ページの書き込みにより、２値の閾値電圧分布が設定され、第２ページの書き込みにより、４値の閾値電圧分布が設定される。
【００３５】
すなわち、図３（ａ）に示すように、消去状態において、メモリセルの閾値電圧分布は“Ｅ”となっている。図３（ｂ）に示すように、第１ページの書き込み動作において、書き込みデータが“１”である場合、メモリセルの閾値電圧分布は“Ｅ”のままである。また、第１ページの書き込みデータが“０”である場合、メモリセルの閾値電圧分布は、例えば“ＬＭ”に設定される。
【００３６】
この後、図３（ｃ）に示す第２ページの書き込み動作が実行される。第２ページの書き込みは、第１ページ及び第２ページの書き込みデータにより、次のようになる。第１ページの書き込みデータが“１”で、第２ページ書き込みデータが“１”である場合、閾値電圧分布は“Ｅ”のままである。第１ページの書き込みデータが“１”で、第２ページの書き込みデータが“０”である場合、閾値電圧分布は“Ａ”となる。また、第１ページの書き込みデータが“０”で、第２ページの書き込みデータが“０”である場合、閾値電圧分布は“Ｂ”となる。さらに、第１ページの書き込みデータが“０”で、第２ページの書き込みデータが“１”である場合、閾値電圧分布は“Ｃ”となる。
【００３７】
第２ページの書き込みベリファイ時、ベリファイ電圧ＶＡ，ＶＢ，ＶＣを用いて、メモリセルに書き込まれた閾値電圧がベリファイされる。ベリファイ電圧ＶＡ，ＶＢ，ＶＣは、各閾値電圧の読み出し電圧より若干高く設定されている。
【００３８】
（書き込み動作）
次に、図４、図５を参照して第１の実施形態に係る第２ページの書き込み動作について具体的に説明する。
【００３９】
外部より書き込みのためのアドレスが入力され、データ入出力バッファ４にその情報がラッチされる。この情報をもとに、ロウアドレスが選択され、書き込みを行うブロックおよびページが選択される。その後、書き込み開始コマンドが入力されて書き込みが実行される。
【００４０】
第２ページのデータが外部より１つのデータラッチ回路ＤＬＴにロードされ、第２ページの書き込みシーケンスが開始される。第２ページの書き込みシーケンスにおいて、先ず、第１ページのデータが読み出され、そのデータが他の１つのデータラッチ回路ＤＬＴに転送される。次いで、データ制御部ＤＣＮＴにより２つのデータラッチ回路ＤＬＴにラッチされたデータが操作され、２ビットのデータに対応する書き込みデータがセットされる。具体的には、閾値電圧分布“Ｅ”“Ａ”“Ｂ”“Ｃ”に対応して、一つ目のデータラッチＤＬＴ（ＸＤＬ）には、“１”“１”“０”“０”とラッチされ、二つ目のデータラッチＤＬＴ（ＬＤＬ）には、“１”“０”“０”“１”と書き込みデータがそれぞれラッチされる（Ｓ１０）。
【００４１】
次に、電圧発生回路９が起動され、書き込み動作に必要な書き込み高電圧ＶＰＧＭ、及び書き込み中間電圧が生成される（Ｓ１１）。
【００４２】
その後、ロウ、カラムそれぞれのワード線制御回路６、ビット線制御回路２により、選択されたワード線に接続された全メモリセルが同時に書き込まれる（Ｓ１２）。メモリセルの書き込みは、書き込みと非書き込みを同時に実現するため、前述したセルフブースト動作を行っている。すなわち、メモリセルにデータを書き込む場合、ビット線に接地電位ＶＳＳが供給される。また、メモリセルが非書き込みの場合、ビット線に内部電源電圧ＶＤＤが供給される。その後、選択ゲートＳ２の選択ゲート線ＳＧＤが内部電源電圧ＶＤＤより低い電圧に下げられる。
【００４３】
この後、選択ワード線に書き込み高電圧（プログラム電圧）ＶＰＧＭが供給され、非選択ワード線に書き込み中間電圧ＶＰＡＳＳが供給される。書き込みを行うメモリセルのチャネルにはビット線よりＶＳＳが転送される。これにより、ＦＮトンネル電流が生じてフローティングゲートに電子が注入され、書き込みが行われる。非選択のメモリセルは初期充電として内部電源電圧ＶＤＤがチャネルに転送され、その後ＳＧＤを下げることでＮＡＮＤメモリセル内はフローティング状態となる。この状態で選択および非選択ワード線に書き込み高電圧、書き込み中間電圧が供給されると、カップリングによりチャネルの電位が上昇され、非選択が実現される。
【００４４】
尚、非書き込み効率を上げる書き込み方式として、ローカル・セルフ・ブースト（Local Self Boost : ＬＳＢ）方式を適用することも可能である。このＬＳＢ方式は、選択されたメモリセルの両隣のメモリセルをカットオフさせ、選択されたメモリセルのチャネル及び拡散層を他から電気的に切り離してフローティング状態にし、昇圧するものである。
【００４５】
上記書き込み動作の後、全てのデータが書き込まれたかどうかが判定される（Ｓ１３）。この判定は例えば次のようにして行なわれる。ベリファイ動作において、ベリファイがパスした場合、書き込みデータが記憶された２つのデータラッチ回路ＤＬＴにＤＬＴ（ＸＤＬ）=“１”、ＤＬＴ（ＬＤＬ）=“１”が設定される。このため、全てのデータ記憶回路２の所定のデータラッチ回路ＤＬＴにデータ“１１”が設定されたかどうかを判定することにより、書き込みが終了したか否かを判定することができる。
【００４６】
ステップＳ１３の判定の結果、書き込みが完了していない場合、書き込みベリファイ動作が実行される（Ｓ１４）。ベリファイ動作は書き込みレベル毎に行われる。具体的には、先ず、閾値電圧分布が最も低い“Ａ”のベリファイ動作が実行される。すなわち、選択ワード線にベリファイ電圧ＶＡが供給され、メモリセルからデータが読み出される。この読み出しの結果、閾値電圧がベリファイ電圧ＶＡに達しているかどうかが判断される。書き込み動作の初期において、閾値電圧分布“Ｂ”、や“Ｃ”に対応するメモリセルは、未だ十分に書き込まれていない。このため、図５に示すように、ベリファイ電圧ＶＢ、ＶＣを用いたベリファイ動作（Ｓ１５、Ｓ１６）はスキップされる。
【００４７】
また、上記ベリファイの結果、メモリセルの閾値電圧がベリファイ電圧に達している場合、ベリファイがパスしたことを示すデータ“１”が対応するデータ記憶回路２の所定のデータラッチ回路ＤＬＴに設定される。
【００４８】
上記ベリファイ動作の後、各データの書き込み回数が、予め規定された書き込みループ回数（規定のループ回数）の範囲内かどうかが判定される。ここで、規定のループ回数は、例えばスタートのループ回数（ＬＰ＿Ｓ）、及びエンドのループ回数（ＬＰ＿Ｅ）であり、これらのループ回数は、チップ毎、及び書き込みデータ毎に予め定められたパラメータであり、可変な値である。具体的には、閾値電圧分布“Ａ”に対してスタートのループ回数（ＬＰ＿ＳＡ）、エンドのループ回数（ＬＰ＿ＥＡ）が設定され、閾値電圧分布“Ｂ”に対してスタートのループ回数（ＬＰ＿ＳＢ）、エンドのループ回数（ＬＰ＿ＥＢ）が設定される。さらに、閾値電圧分布“Ｃ”に対してスタートのループ回数（ＬＰ＿ＳＣ）、エンドのループ回数（ＬＰ＿ＥＣ）が設定される。
【００４９】
ステップＳ１７では、書き込みループ回数ＬＰ＿Ｎが各閾値電圧分布“Ａ”“Ｂ”“Ｃ”に対応したスタートのループ回数とエンドのループ回数の範囲かどうかが判定される。すなわち、次の判定が実行される。
【００５０】
ＬＰ＿ＳＡ＜ＬＰ＿Ｎ＜ＬＰ＿ＥＡ
ＬＰ＿ＳＢ＜ＬＰ＿Ｎ＜ＬＰ＿ＥＢ
ＬＰ＿ＳＣ＜ＬＰ＿Ｎ＜ＬＰ＿ＥＣ
上記判定の結果、書き込みループ回数ＬＰ＿Ｎが規定ループ回数ＬＰ＿ＳＡ、ＬＰ＿ＳＢ、ＬＰ＿ＳＣに達していない場合、図５に示すように、書き込み電圧ＶＰＧＭがΔＶＰＧＭ分ステップアップされ（Ｓ１８）、再度、プログラム動作が実行される（Ｓ１２）。
【００５１】
また、ステップＳ１７の判定の結果、書き込みループ回数ＬＰ＿Ｎが上式で示される規定ループ回数の範囲内である場合、書き込みループ回数ＬＰ＿Ｎが２ｎ（ｎは１以上の自然数）かどうか判定される（Ｓ１９）。この結果、書き込みループ回数ＬＰ＿Ｎが２ｎである場合、書き込み電圧ＶＰＧＭのステップアップが行われず、プログラム動作が実行される（Ｓ１２）。また、書き込みループ回数ＬＰ＿Ｎが２ｎでない場合、ステップＳ１８において、書き込み電圧ＶＰＧＭがステップアップされ、プログラム動作が実行される（Ｓ１２）。すなわち、書き込みループ回数ＬＰ＿Ｎが規定ループ回数の範囲である場合、２回に１回書き込み電圧ＶＰＧＭがステップアップされてプログラム動作が実行される。
【００５２】
図５は、スタートのループ回数を例えば６回、エンドのループ回数を例えば１０回に設定した場合の例を示している。閾値電圧分布“Ａ”の書き込み、ベリファイ動作において、ループ回数が６回目から１０回目の場合、ループ回数が２回に１回、プログラム電圧ＶＰＧＭにΔＶＰＧＭが加算される。つまり、７回目の書き込み動作は、６回目のプログラム電圧と同じ電圧で実行される。これにより、７回目の書き込みより隣接セルのフローティングゲートの電圧が上昇した場合においても、書き込みメモリセルのフローティングゲートの電圧が上昇することを抑制できる。
【００５３】
上記のようにして、書き込み、ベリファイ動作が繰り返され、エンドのループ回数ＬＰ＿ＥＡが、例えば１０回に達すると、ステップＳ１７からステップＳ１８に移行される。ステップＳ１８において、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ増加され、再度プログラムが実行される（Ｓ１２）。
【００５４】
図５において、閾値電圧分布“Ａ”“Ｂ”“Ｃ”の規定ループ回数は、閾値電圧分布“Ａ”、閾値電圧分布“Ｂ”、閾値電圧分布“Ｃ”におけるベリファイ開始回数からの値として示している。
【００５５】
また、閾値電圧分布“Ｂ”のベリファイは、予め設定された書き込みループ回数６回目に開始され、閾値電圧分布“Ｃ”のベリファイは、予め設定された書き込みループ回数１３回目に開始される。“Ｂ”“Ｃ”のベリファイ開始ループ回数は、例えばチップのテスト結果に応じて予め定めることの出来る可変な値である。
【００５６】
閾値電圧分布“Ｂ”、“Ｃ”についても、ステップＳ１７の予め規定された書き込みループ回数の範囲内において、ステップＳ１９を介して、ループ回数が２回に１回、プログラム電圧ＶＰＧＭにΔＶＰＧＭが加算される。
【００５７】
上記書き込み、ベリファイ動作が繰り返され、ステップＳ１３の判定の結果、全ての書き込みが終了した場合、リカバリー動作（Ｓ２０）が実行された後、書き込みシーケンスが終了される。リカバリー動作は、例えば電圧発生回路９における高電圧系ポンプ回路のリセットなどが実行される。
【００５８】
第１の実施形態において、各閾値電圧分布Ａ”“Ｂ”“Ｃ”について、書き込みベリファイのループ回数が６回目から１０回目の場合、プログラム電圧をステップアップする動作を１回おきに有効、又は無効に切り替えている。このため、例えば７回目の書き込み動作は、６回目のプログラム電圧と同一の電圧により実行される。これにより、７回目の書き込み動作において、隣接セルのフローティングゲートの電位が上昇したことによる注目セルのフローティングゲートの電圧の上昇を抑制することができる。したがって、過書き込みを防止することができる。
【００５９】
尚、規定ループ回数は、各閾値電圧分布“Ａ”“Ｂ”“Ｃ”への書き込みが行われそうなループ回数に設定される。例えば、閾値電圧分布“Ａ”の場合、書き込みばらつきを考慮すると、全ての閾値電圧分“Ａ”の書き込みが終了するのに約１２回の書き込みループが必要であるとした場合、大部分のメモリセルの書き込みベリファイがパスしそうなループ回数６回から１０回が設定される。さらに、６回目から９回目の４回の書き込みループにおいて、プログラム電圧ＶＰＧＭのステップアップ動作が１回おきに有効、又は無効に切り替えられる。
【００６０】
また、各閾値電圧分布“Ａ”、“Ｂ”、“Ｃ”の規定ループ回数は、上記例に限定されるものではなく、閾値電圧分布“Ａ”、“Ｂ”、“Ｃ”毎に別々に設定することも可能である。
【００６１】
上記第１の実施形態によれば、プログラム電圧をステップアップする書き込み方式を用いた書き込みシーケンスにおいて、書き込みデータに対応する閾値電圧分布“Ａ”、“Ｂ”、“Ｃ”のそれぞれについて、書き込みループ回数の後半において、プログラム電圧のステップアップをループ回数２回に１回としている。このため、隣接するメモリセルの書込みがパスし、フローティングゲートの電位が上昇した場合においても、隣接するメモリセルのフローティングゲートからの容量カップリングによる、注目セルのフローティングゲートの電位上昇を抑えることができる。したがって、注目セルの過書き込みを抑制することができる。特に、注目セルの両側のセルに、注目セルと同一データが書き込まれる場合において、注目セルより早く両側のセルの書き込みが完了した場合、注目セルのフローティングゲートの電位が大きく変化する。しかし、プログラム電圧のステップアップをループ回数２回に１回とすることにより、注目セルの過書き込みを抑制することが可能である。
【００６２】
（第２の実施形態）
図６、図７は、第２の実施形態を示しており、図４、図５と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６３】
第２の実施形態において、第１の実施形態と異なるのは、プログラム電圧ＶＰＧＭをステップアップしない場合のプログラム動作である。第１の実施形態において、プログラム電圧ＶＰＧＭをステップアップした場合、及びしない場合ともプログラム時間は同じであった。プログラム電圧ＶＰＧＭをステップアップしない場合、隣接セルのフローティングゲートの電位の影響が少ないセルは、閾値電圧の増加が少なく、トータルの書き込み時間が長くなってしまう。
【００６４】
そこで、第２の実施形態は、プログラム電圧ＶＰＧＭをステップアップした場合と、しない場合において、プログラム時間を変えている。すなわち、プログラム電圧ＶＰＧＭをステップアップした場合、第１の実施形態と同様に図６に示すステップＳ１２において、図７に示すように、プログラム時間Ｔ１により書き込み動作が実行される。
【００６５】
これに対して、プログラム電圧ＶＰＧＭをステップアップしない場合、ステップＳ２０からステップＳ２１に制御が移行され、図７に示すように、プログラム時間Ｔ２により書き込み動作が実行される。このプログラム時間Ｔ２は、プログラム時間Ｔ１より長く設定されている。このため、隣接セルのフローティングゲートの電位の影響が大きなセルについて、プログラム電圧ＶＰＧＭのステップアップを行っていないため、プログラム時間を長くした場合においても、閾値電圧の大きな増加を抑制することができ、過書き込みを抑制できる。また、隣接セルのフローティングゲートの電位の影響が少ないセルは、通常のプログラム時間Ｔ１より長いＴ２によりプログラムされる。このため、閾値電圧を高めることができる。
【００６６】
上記第２の実施形態によれば、プログラム電圧ＶＰＧＭをステップアップしない場合のプログラム時間Ｔ２を、ステップアップする場合のプログラム時間Ｔ１より長く設定している。このため、隣接セルのフローティングゲートの電位の影響が大きいセルの過書き込みを抑制できるとともに、隣接セルのフローティングゲートの電位の影響の少ないセルの書き込み時間を早くすることができる。したがって、トータルの書き込み時間を短縮することが可能である。
【００６７】
（第３の実施形態）
図８、図９は、第３の実施形態を示すものであり、第１、第２の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６８】
第１の実施形態において、書き込みループ回数が規定ループ回数の範囲内である場合、プログラム電圧ＶＰＧＭを２回のループ回数について１回、一定のステップアップ電圧ΔＶＰＧＭ分、ステップアップした。このステップアップ電圧ΔＶＰＧＭは、ループ回数がスタートのループ回数に達する前のステップアップ電圧ΔＶＰＧＭと同じであった。
【００６９】
これに対して、第３の実施形態は、ループ回数が規定ループ回数に達する前のステップアップ電圧ΔＶＰＧＭ１に対して、ループ回数が規定ループ回数の範囲内である場合のステップアップ電圧をΔＶＰＧＭ２に設定している。ΔＶＰＧＭ２は、図９に示すように、ΔＶＰＧＭ１より低い電圧である。
【００７０】
具体的には、図８に示すステップＳ１７の判定の結果、書き込みループ回数ＬＰ＿Ｎがスタートのループ回数ＬＰ＿ＳＡ、ＬＰ＿ＳＢ、ＬＰ＿ＳＣに達していない場合、ステップＳ１８において、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭ１だけ増加される。この増加されたプログラム電圧ＶＰＧＭで再度プログラムが実行される（Ｓ１２）。
【００７１】
一方、ステップＳ１７の判定の結果、書き込みループ回数ＬＰ＿Ｎが、規定ループ回数の範囲内である場合、ステップＳ３１において、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭ２だけ増加される。すなわち、スタートのループ回数（ＬＰ＿ｓ）、例えば６回に達すると、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭ２だけ増加される。この増加されたプログラム電圧ＶＰＧＭで再度プログラムが実行される（Ｓ１２）。
【００７２】
この動作が、図９に示すように繰り返され、エンドのループ回数ＬＰ＿ＥＡが、例えば１０回に達すると、ステップＳ１７からステップＳ１８に移行される。ステップＳ１８において、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭ１だけ増加され、再度プログラムが実行される（Ｓ１２）。
【００７３】
閾値電圧分布“Ｂ”、“Ｃ”についても、ステップＳ１７の予め規定された書き込みループ回数の範囲内において、ステップＳ３１を介して、プログラム電圧ＶＰＧＭにΔＶＰＧＭ２が加算される。
【００７４】
上記第３の実施形態によれば、規定のループ範囲内において、プログラム電圧に付加されるステップアップ電圧ΔＶＰＧＭ２を通常のステップアップ電圧ΔＶＰＧＭ１より低く設定している。このため、非書き込みとなったメモリセルのフローティングゲートの電位による注目セルのフローティングゲートの電位の変動を抑えることができる。したがって、注目セルの過書き込みを抑制することができる。
【００７５】
尚、ステップアップ電圧ΔＶＰＧＭ２は、１つに限定されるものではなく、例えばΔＶＰＧＭ１よりも低く、異なる電圧のステップアップ電圧ΔＶＰＧＭ２を複数個用意し、これらを選択することも可能である。
【００７６】
また、上記第１乃至第３の実施形態は、メモリセルに２ビット、４値のデータを記憶する場合について説明した。しかし、これに限定されるものではなく、３ビット以上のデータを記憶する場合にも本発明を適用することが可能である。
【００７７】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００７８】
１…メモリセルアレイ、２…ビット線制御回路、６…ワード線制御回路、７…制御部、９…電圧発生回路、１０…データ記憶回路、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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