(57)【要約】【課題】記憶資源を効率的に使用する。【解決手段】各々が転送されたデータを転送された順に処理する画像処理部（第１〜第４画像処理部１１〜１４）の各々に対応させて設けられデータを一時的に記憶するための複数の中間バッファ３２と、各々が画像処理部の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置５０の記憶領域から予め定められた順にデータを読み出し上記対応させて設けられた中間バッファ３２に書き込む複数のＤＭＡ制御部３３と、各々が画像処理部の各々に対応させて設けられ対応する画像処理部からの要求に応じて該画像処理部に対応する中間バッファ３２に書き込まれたデータを書き込まれた順に読み出して対応する画像処理部に転送する複数の画像処理部Ｉ／Ｆ３１と、複数のＤＭＡ制御部３３の各々に対して排他的に記憶装置５０からデータを読み出す権利を付与して排他制御を行う排他制御部４０とを設ける。【選択図】図２
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【特許請求の範囲】
【請求項１】
各々が転送されたデータを転送された順に処理する複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、
各々が、前記複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置の前記記憶領域から、予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、
各々が前記複数の処理手段の各々に対応させて設けられ、かつ対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、
前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、
を備えたデータ転送制御装置。
【請求項２】
前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めた、
請求項１に記載のデータ転送制御装置。
【請求項３】
各々が転送されたデータを転送された順に処理する複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置と、
前記複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、
各々が、前記記憶装置の前記記憶領域から予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、
各々が前記複数の処理手段の各々に対応させて設けられ、かつ前記対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、
前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、
を備えたデータ転送システム。
【請求項４】
前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めた、
請求項３に記載のデータ転送システム。
【請求項５】
各々が転送されたデータを転送された順に処理する複数の処理手段と、
各々が前記複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置と、
前記複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、
各々が、前記記憶装置の前記記憶領域から予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、
各々が前記複数の処理手段の各々に対応させて設けられ、かつ対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、
前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、
を備えたデータ処理システム。
【請求項６】
前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めた、
請求項５に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送制御装置、データ転送システム、及びデータ処理システムに関する。
【背景技術】
【０００２】
複数のバスマスタとバスで接続され、前記バスマスタの要求に応じてプログラムやデータを記憶するメモリへのアクセスを制御するメモリ制御装置において、前記メモリから読み出したデータを一時的に保持する読出バッファを前記バスマスタに対応して前記バスマスタの数だけ備えたことを特徴とするメモリ制御装置が知られている（特許文献１参照。）。
【０００３】
外部の記憶装置から予め設定されたブロックごとに読み出されたデータを蓄えるバッファメモリと、上記バッファメモリに書き込まれたデータのアドレスを蓄える第１のアドレスメモリと、上記バッファメモリに書き込まれたデータのアドレスのうち予め定められた一部を蓄える第２のアドレスメモリと、上記第２のアドレスメモリに蓄えられているアドレスに対応するデータが、上記バッファメモリから読み出されるとき、上記バッファメモリの内容を無効にするとともに、上記外部の記憶装置から上記バッファメモリへ上記ブロックごとにデータを転送するメモリ管理手段とを備えたことを特徴とするデータ先読み装置が知られている（特許文献２参照。）。
【０００４】
メモリと複数のデバイスとの間のデータ転送のための転送制御システムであって、前記メモリからデータの先読みを行ってバッファに蓄積し、前記デバイスからリード要求されたアドレスのデータがバッファ内にあればそのデータを応答する複数の先読み手段と、前記デバイスを制御するデバイス制御手段であって、前記デバイスに対し前記メモリからのリード処理を行わせる際に、前記複数の先読み手段からそのリード処理に利用する先読み手段を選択するデバイス制御手段と、前記デバイスからリード要求を受けた場合、そのデバイスに対して前記デバイス制御手段が選択した先読み手段を識別し、その先読み手段に対しそのリード要求に対する応答を行わせる識別手段と、を備えるデータ転送制御システムが知られている（特許文献３参照。）。
【０００５】
複数のマスタと接続し他方でメモリバスを介してメモリデバイスと接続し、前記複数のマスタからの要求に応じて前記メモリデバイスに対して書き込んで読み出し動作を行うメモリ制御装置において、先行読み出し動作を行ってその結果を保持するプリフェッチバッファと、アドレス範囲を指定する手段と、読み出し要求アドレスとアドレス範囲指定手段の保持する情報とを比較する手段とを設け、読み出し要求アドレスが前記アドレス範囲指定手段によって指定された範囲内にある場合にのみ前記先行読み出し動作の結果を前記プリフェッチバッファに書き込むよう制御することを特徴とするメモリ制御装置も知られている（特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２２９０７４号公報
【特許文献２】特開平６−２４３０３７号公報
【特許文献３】特開平２００１−２５６１６９号公報
【特許文献４】特開平２００３−１７３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、記憶されているデータを順番に処理する複数の処理手段の各々に対して個々に対応する記憶装置を設け、該記憶装置に記憶されているデータを順番に読み出して対応する処理手段に転送する構成に比べて、記憶資源を効率的に使用することができるデータ転送制御装置、データ転送システム、データ処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１の発明は、各々が転送されたデータを転送された順に処理する複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、各々が、前記複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置の前記記憶領域から、予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、各々が前記複数の処理手段の各々に対応させて設けられ、かつ対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、を備えたデータ転送制御装置である。
【０００９】
請求項２の発明は、請求項１に記載のデータ転送制御装置において、前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めたものである。
【００１０】
請求項３の発明は、各々が転送されたデータを転送された順に処理する複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置と、前記複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、各々が、前記記憶装置の前記記憶領域から予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、各々が前記複数の処理手段の各々に対応させて設けられ、かつ前記対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、を備えたデータ転送システムである。
【００１１】
請求項４の発明は、請求項３に記載のデータ転送システムにおいて、前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めたものである。
【００１２】
請求項５の発明は、各々が転送されたデータを転送された順に処理する複数の処理手段と、各々が前記複数の処理手段の各々に対応するように定められた互いに重複しない複数の記憶領域を備えた単一の記憶装置と、前記複数の処理手段の各々に対応させて設けられ、かつデータを一時的に記憶するための複数の一時記憶手段と、各々が、前記記憶装置の前記記憶領域から予め定められた順にデータを読み出し、該読み出したデータを前記記憶領域に対応するように定められた処理手段に対応させて設けられた一時記憶手段に書き込む複数の書込手段と、各々が前記複数の処理手段の各々に対応させて設けられ、かつ対応する処理手段からの要求に応じて、前記対応する処理手段に対応させて設けられた一時記憶手段に書き込まれたデータを書き込まれた順に読み出して前記対応する処理手段に転送する複数の転送手段と、前記複数の書込手段の各々に対して排他的に前記記憶装置からデータを読み出す権利を付与して排他制御を行う排他制御手段と、を備えたデータ処理システムである。
【００１３】
請求項６の発明は、請求項５に記載のデータ処理システムにおいて、前記記憶装置からデータを読み出して前記一時記憶手段の各々に書き込むときの第１動作周波数と前記記憶装置のデータ幅とを乗算したデータ帯域が、前記一時記憶手段の各々から前記データを読み出して前記対応する処理手段に転送するときの第２動作周波数と前記処理手段の各々のデータ幅とを乗算したデータ帯域の各々を合計した合計値以上となるように、前記第１動作周波数と前記第２動作周波数との比を定めたものである。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、記憶されているデータを順番に処理する複数の処理手段の各々に対して個々に対応する記憶装置を設け、該記憶装置に記憶されているデータを順番に読み出して対応する処理手段に転送する構成に比べて、記憶資源を効率的に使用することができる。
【００１５】
請求項２に記載の発明によれば、処理手段のスループットを低下させることなく記憶資源を効率的に使用することができる。
【００１６】
請求項３に記載の発明によれば、記憶されているデータを順番に処理する複数の処理手段の各々に対して個々に対応する記憶装置を設け、該記憶装置に記憶されているデータを順番に読み出して対応する処理手段に転送する構成に比べて、記憶資源を効率的に使用することができる。
【００１７】
請求項４に記載の発明によれば、処理手段のスループットを低下させることなく記憶資源を効率的に使用することができる。
【００１８】
請求項５に記載の発明によれば、記憶されているデータを順番に処理する複数の処理手段の各々に対して個々に対応する記憶装置を設け、該記憶装置に記憶されているデータを順番に読み出して対応する処理手段に転送する構成に比べて、記憶資源を効率的に使用することができる。
【００１９】
請求項６に記載の発明によれば、処理手段のスループットを低下させることなく記憶資源を効率的に使用することができる。
【図面の簡単な説明】
【００２０】
【図１】第１から第４の実施の形態に係るデータ処理システムの概略構成を示す図である。
【図２】第１の実施の形態に係るデータ転送制御装置の構成を示す図である。
【図３】第１の実施の形態に係るＤＭＡ制御部の構成を示す図である。
【図４】第１の実施の形態に係る記憶装置の複数の記憶領域のアドレス構成、及び該複数の記憶領域の各々と画像処理部の各々に対応する中間バッファの各々との対応関係を説明する説明図である。
【図５】データの先読みの動作の流れを示すフローチャートである。
【図６】先読みされたデータの画像処理部に対する転送動作の流れを示すフローチャートである。
【図７】第２の実施の形態に係るデータ処理システムの構成を示す図である。
【図８】第２の実施の形態に係る記憶装置の複数の記憶領域のアドレス構成、及び該複数の記憶領域の各々と画像処理部の各々に対応する中間バッファの各々との対応関係を説明する説明図である。
【図９】第２の実施の形態に係るＤＭＡ制御部の構成を示す図である。
【図１０】第３の実施の形態に係るデータ処理システムの構成を示す図である。
【図１１】第３の実施の形態に係るＤＭＡ制御部の構成を示す図である。
【図１２】第４の実施の形態に係るデータ処理システムの構成を示す図である。
【図１３】第４の実施の形態に係るＤＭＡ制御部の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、実施の形態について詳細に説明する。
【００２２】
[第１の実施の形態]
【００２３】
図１は、本実施の形態に係るデータ処理システムの概略構成を示す図である。なお、本実施の形態では、画像処理を行うデータ処理システムを例に挙げて説明するが、これに限定されるものではない。
【００２４】
図１に示すように、データ処理システムは、各々直列に連結された第１画像処理部１１、第２画像処理部１２、第３画像処理部１３、及び第４画像処理部１４を備えている。第１画像処理部１１、第２画像処理部１２、第３画像処理部１３、及び第４画像処理部１４の各々は、各々画像データに対して予め定められた画像処理を行って後段の画像処理部に処理結果を出力する。以下、第１画像処理部１１、第２画像処理部１２、第３画像処理部１３、及び第４画像処理部１４を区別せずに説明する場合には、画像処理部１０と総称する。なお、本実施の形態では、データ処理システムが４つの画像処理部１０を含んで構成されている例について説明するが、画像処理部１０は４つに限定されるものではない。
【００２５】
各画像処理部１０は、データ転送制御装置２０を介して記憶装置５０に接続されている。
【００２６】
記憶装置５０は、例えば、ＳＲＡＭ（Static Random Access Memory）等のメモリであって、後述するように、互いに重複しない複数の記憶領域が各画像処理部１０の各々に対応して予め定められる。図４に示す例では、第１画像処理部１１に対しては、0x500から0x5FF（１６進表示）までのアドレスの領域が割り当てられており、第２画像処理部１２に対しては、0x400から0x4FFまでのアドレスの領域が予め割り当てられており、第３画像処理部１３に対しては、0x300から0x3FFまでのアドレスの領域が予め割り当てられており、第４画像処理部１４に対しては、0x200から0x2FFまでのアドレスの領域が予め割り当てられている。これら領域は、予め不図示のＣＰＵ（ソフトウェア）により設定される。
【００２７】
データ転送制御装置２０は、記憶装置５０に記憶されたデータ（例えば、画像１面分の画像データ）を先読み（記憶装置５０から読み出すべきデータを記憶装置５０から予め読み出して中間バッファ３２に書き込んでおく）して、各画像処理部１０に対して転送する。
【００２８】
図２は、データ転送制御装置２０の構成を示す図である。
【００２９】
データ転送制御装置２０は、上記複数の画像処理部１０の各々に対応して設けられた複数の転送制御部３０と、排他制御部４０とを備えている。転送制御部３０の各々は排他制御部４０を介して記憶装置５０に接続されている。
【００３０】
転送制御部３０の各々は、画像処理部Ｉ／Ｆ（インタフェース）３１、中間バッファ３２、及びＤＭＡ制御部３３を備えている。
【００３１】
転送制御部３０の各画像処理部Ｉ／Ｆ３１は、対応する画像処理部１０に接続されており、対応する画像処理部１０からの記憶装置５０へのアクセス情報を解析して、中間バッファ３２からのデータの読み出し制御を行う。
【００３２】
中間バッファ３２は、データを一時的に記憶するための一時記憶手段であって、先入れ先出し型（ＦＩＦＯ型）の記憶手段である。中間バッファ３２は、予め定められた量αのデータが格納可能であり、記憶装置５０からデータを読み込む際の緩衝バッファとして機能する。
【００３３】
本実施の形態では、有効データポインタを設定することで、中間バッファ３２に書き込まれたデータの読み出しを行わせる。有効データは、中間バッファ３２に書き込まれたデータのうち、対応する画像処理部１０によって読み出されていないデータをいい、有効データポインタは、この有効データの先頭位置（次の読出開始位置）と末尾位置を各々指し示すポインタである。中間バッファ３２に対するデータの書き込みや中間バッファ３２からの有効データの読み出しに応じて有効データポインタは変化する。
【００３４】
ＤＭＡ制御部３３は、該有効データポインタを参照しながら、中間バッファ３２にデータを書き込み、画像処理部Ｉ／Ｆ３１は、該有効データポインタを参照しながら、中間バッファ３２から有効データを順番に読み出して対応する画像処理部１０に転送する。
【００３５】
ＤＭＡ制御部３３は、排他制御部４０に接続されており、排他制御部４０の排他制御により記憶装置５０からデータを読み出す権利（本実施の形態ではこれをアクセス権と呼称する）が付与された場合に、ＤＭＡ(Direct Memory Access)制御により、記憶装置５０の対応する記憶領域からデータを読み出して中間バッファ３２に書き込む。
【００３６】
排他制御部４０は、ＤＭＡ制御部３３の各々から記憶装置５０に対するアクセス要求を受け、複数のＤＭＡ制御部３３が競合しないようどのＤＭＡ制御部３３に対してアクセス権を付与するかを決定し、該決定したＤＭＡ制御部３３に読出許可を返すことにより該アクセス権を排他的にＤＭＡ制御部３３に付与して排他制御を行う。ＤＭＡ制御部３３は、排他制御部４０からアクセス権が付与されるまでは待機する。
【００３７】
なお、本実施の形態において、画像処理部１０の各々と対応する転送制御部３０の画像処理部Ｉ／Ｆ３１の各々とは32ビットのバス幅（データ幅）でデータの送受信が可能に接続されており、画像処理部Ｉ／Ｆ３１の各々と対応する中間バッファ３２の各々とは32ビットのデータ幅でデータの送受信が可能に接続されており、中間バッファ３２の各々と対応するＤＭＡ制御部３３の各々とは32ビットのデータ幅でデータの送受信が可能に接続されており、ＤＭＡ制御部３３の各々と排他制御部４０とは32ビットのデータ幅でデータの送受信が可能に接続されており、排他制御部４０と記憶装置５０とは、32ビットのデータ幅でデータの送受信が可能に接続されている。
【００３８】
ここでデータ幅とは、データ伝送経路において一度の伝送で送信されるデータ量のことである。例えば信号線８本で接続されている場合、そのデータ幅は８ビットであると表現される。
【００３９】
本実施の形態では、画像処理部１０から中間バッファ３２と画像処理部Ｉ／Ｆ３１との接続部分までを第１クロック（第１動作周波数）で動作させ、中間バッファ３２とＤＭＡ制御部３３との接続部分から記憶装置５０までを第２クロック（第２動作周波数）で動作させるよう設定されている。すなわち、第１クロックが、中間バッファ３２からデータを読み出して画像処理部１０に転送するときの動作周波数となり、第２クロックが、記憶装置５０からデータを読み出して中間バッファ３２に書き込むときの動作周波数となる。
【００４０】
また、本実施の形態では、システムの要求性能に合わせて、第１クロックと第２クロックとの比が、第１クロック：第２クロック＝１：Ｎとなるように設定されている。なお、画像処理部１０の各々は非同期で動作するため、Ｎは整数でなくてもよい。
【００４１】
例えば、第１クロックと第２クロックの比を、記憶装置５００のデータ帯域（データ伝送速度）が、画像処理部１０の各々が必要なデータ帯域（要求帯域）の合計値以上となるように設定してもよい。
【００４２】
前述したように、上記４つの画像処理部１０の各々のデータ幅は３２ビット(４バイト）であり、記憶装置５０のデータ幅も３２ビット（４バイトである）。そこで、例えば上記４つの画像処理部１０の動作周波数を１００ＭＨｚとした場合、記憶装置５０の動作周波数を４００ＭＨｚとすることで、記憶装置５００のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【００４３】
すなわち、
Σ画像処理部１０の要求帯域＝１００ＭＨｚ＊４バイト＊４＝１．６ＧＢ／Ｓ
記憶装置５０のデータ帯域＝４００ＭＨｚ＊４バイト＝１．６ＧＢ／Ｓ
となって、記憶装置５００のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【００４４】
従って、第１クロックを１００ＭＨｚとし、第２クロックを４００ＭＨｚに設定して動作させる。この例では、第１クロック：第２クロック＝１：４となっている。これにより、各画像処理部１０のスループットが確保される。もちろん、記憶装置５０の動作が可能なら第２クロックを４００ＭＨｚ以上としてもよい。
【００４５】
なお、中間バッファ３２は、２ポートのバッファであり、それぞれ異なる動作周波数により動作が可能な構成となっている。従って、本実施の形態において、中間バッファ３２の一方のポートは第１クロックで動作し、他方のポートは第２クロックで動作させる。
【００４６】
次に、ＤＭＡ制御部３３の構成について説明する。図３は、ＤＭＡ制御部３３の構成を示す図である。ＤＭＡ制御部３３は、中間バッファＩ／Ｆ６０、アドレス管理レジスタ群６１、アドレス生成部６２、及び排他制御部Ｉ／Ｆ６３を備えている。
【００４７】
中間バッファＩ／Ｆ６０は、中間バッファ３２とのインタフェースである。アドレス管理レジスタ群６１は、開始アドレスレジスタ７０、終了アドレスレジスタ７１、カレントアドレスレジスタ７２、及びステータスレジスタ７３を備えている。開始アドレスレジスタ７０には、記憶装置５０の対応する記憶領域の先頭のアドレス（開始アドレス）が格納される。終了アドレスレジスタ７１には、記憶装置５０の対応する記憶領域の終端のアドレス（終了アドレス）が格納される。ここで、図４に示す具体例を参照して説明する。
【００４８】
第１画像処理部１１に対応するＤＭＡ制御部３３のアドレス管理レジスタ群６１の開始アドレスレジスタ７０には、開始アドレスとして0x500が格納される。また、終了アドレスレジスタ７１には、終了アドレスとして0x5FFが格納される。
【００４９】
第２画像処理部１２に対応するＤＭＡ制御部３３のアドレス管理レジスタ群６１の開始アドレスレジスタ７０には、開始アドレスとして0x400が格納される。また、終了アドレスレジスタ７１には、終了アドレスとして0x4FFが格納される。
【００５０】
第３画像処理部１３に対応するＤＭＡ制御部３３のアドレス管理レジスタ群６１の開始アドレスレジスタ７０には、開始アドレスとして0x300が格納される。また、終了アドレスレジスタ７１には、終了アドレスとして0x3FFが格納される。
【００５１】
第４画像処理部１４に対応するＤＭＡ制御部３３のアドレス管理レジスタ群６１の開始アドレスレジスタ７０には、開始アドレスとして0x200が格納される。また、終了アドレスレジスタ７１には、終了アドレスとして0x2FFが格納される。
【００５２】
また、カレントアドレスレジスタ７２には、記憶装置５０に対するカレントアドレス（現在のアクセス先のアドレス）が格納される。
【００５３】
ステータスレジスタ７３は、データの転送が終了しているか、転送中であるのか等、現在の状況（ステータス）が格納される。
【００５４】
アドレス生成部６２は、記憶装置５０に対してアクセスするアドレスとして、上記アドレス管理レジスタ群６１に設定されている開始アドレスから終了アドレスまで順に生成する。
【００５５】
排他制御部Ｉ／Ｆ６３は、排他制御部４０からアクセス権を取得すると、アドレス生成部６２で生成されたアドレスにアクセスしてデータを読み出し、中間バッファＩ／Ｆ６０を介して、中間バッファ３２に該読み出したデータを書き込む。
【００５６】
図４には、画像処理部１０の各々に対応して設けられた中間バッファ３２の各々が、１から４の添字を付した符号により各々区別して図示されている（第１画像処理部１１用の中間バッファ３２１、第２画像処理部１２用の中間バッファ３２２、第３画像処理部１３用の中間バッファ３２３、第４画像処理部１４用の中間バッファ３２４）。
【００５７】
中間バッファ３２１には、記憶装置５０の0x500から0x5FFまでの記憶領域に記憶されているデータが順に読み出されて書き込まれる。
【００５８】
中間バッファ３２２には、記憶装置５０の0x400から0x4FFまでの記憶領域に記憶されているデータが順に読み出されて書き込まれる。
【００５９】
中間バッファ３２３には、記憶装置５０の0x300から0x3FFまでの記憶領域に記憶されているデータが順に読み出されて書き込まれる。
【００６０】
中間バッファ３２４には、記憶装置５０の0x200から0x2FFまでの記憶領域に記憶されているデータが順に読み出されて書き込まれる。
【００６１】
図５は、データの先読みの動作の流れを示すフローチャートである。
【００６２】
ステップ１００では、ＤＭＡ制御部３３が不図示のＣＰＵからデータを先読みする指示を受け付ける。このとき、ＣＰＵから開始アドレス及び終了アドレスが上記開始アドレスレジスタ７０及び終了アドレスレジスタ７１の各々に格納され設定される。
【００６３】
ステップ１０２では、ＤＭＡ制御部３３は、排他制御部４０の制御によりアクセス権が付与されたときに、記憶装置５０の対応する記憶領域のカレントアドレスにアクセスして順にデータを読み出し、対応する中間バッファ３２に書き込む。中間バッファ３２への先読みの開始時点ではカレントアドレスは開始アドレスとなっているため開始アドレスからアクセスして読み出し、中間バッファ３２に書き込んでいく。カレントアドレスは開始アドレスから終了アドレスまで順に（シーケンシャルに）変化していく。
【００６４】
終了アドレスまでのデータを記憶装置５０から中間バッファ３２に読み込んだ、言い換えると、開始アドレスから終了アドレスまでのデータを全て読み出して中間バッファ３２に書き込んだ場合には（ステップ１０４、Yes）、ステップ１１０でデータ先読み処理完了を示すステータスビットを上記ステータスレジスタ７３に格納して終了する。
【００６５】
一方、終了アドレスまでのデータ全てが記憶装置５０から中間バッファ３２に読み込まれていない場合において（ステップ１０４、No）、現在、中間バッファ３２に書き込まれた有効データが予め定められたデータ量α未満であるときには（ステップ１０６、Yes）、ステップ１０２に戻って、上記と同様に記憶装置５０の対応する記憶領域から順にデータを読み出し、対応する中間バッファ３２に書き込む。
【００６６】
また、終了アドレスまでのデータ全てがまだ記憶装置５０から中間バッファ３２に読み込まれていない場合において（ステップ１０４、No）、現在、中間バッファ３２に書き込まれた有効データが予め定められたデータ量α未満でないとき、すなわち中間バッファ３２が有効データで一杯になった場合には（ステップ１０６、No）、ステップ２０８で中間バッファ３２から画像処理部Ｉ／Ｆ３１によりデータが読み出されるまで待機する。中間バッファ３２から画像処理部Ｉ／Ｆ３１によりデータが読み出されると、中間バッファ３２に空きが生じるため、ステップ２０２に戻って、上記と同様に記憶装置５０の対応する記憶領域から順にデータを読み出し、対応する中間バッファ３２に書き込む。
【００６７】
図６は、上記先読みされたデータの画像処理部１０に対する転送動作の流れを示すフローチャートである。
【００６８】
ステップ２００では、画像処理部Ｉ／Ｆ３１は、対応する画像処理部１０から動作開始指示（読出要求）を受け付けると、ステップ２０２で、対応する中間バッファ３２からデータの読み出しが可能か否かを判断する。例えば、有効データがまだ中間バッファ３２に書き込まれていない状態では読み出すことができないため、データの読み出しが可能になるまで、ここで待機する。一方、中間バッファ３２からデータの読み出しが可能な場合には、ステップ２０４で、画像処理部Ｉ／Ｆ３１は、中間バッファ３２から有効データの読み出しを開始する。ステップ２０６では、画像処理部Ｉ／Ｆ３１は、前述した有効データポインタに従って中間バッファ３２に書き込まれた順番に有効データを読み出し、画像処理部１０に順次転送していく。画像処理部１０は、該転送されたデータを順に処理する。
【００６９】
ステップ２０８で、中間バッファ３２に書き込まれた有効データの読み出しが終了した場合には、ステップ２１０で、予め定められた量βのデータを中間バッファ３２から読み出したかを判定する。ここで、βは、開始アドレスから終了アドレスまでの記憶領域の容量を指す。すなわち、ここでは、記憶装置５０から読み出すべきデータを全て読み出したかを判定する。ステップ２１０で、否定判定した場合には、ステップ２０２に戻って、上記と同様に中間バッファ３２から有効データの読み出しを行う。また、ステップ２１０で肯定判定した場合には、読み出すべきデータが読み出されて転送されたため、ステップ２１２で、画像処理部１０に対する転送動作が終了し、画像処理部１０の画像処理の動作も完了する。
【００７０】
なお、図５の処理は第２クロックに従って行われ、図６に示す処理は第１クロックに従って行われる。
【００７１】
このように、ＤＭＡ制御部３３は、排他制御部４０を介して記憶装置５０に対して予め開始アドレスからデータの先読みを行う。これにより、画像処理部１０から画像処理部Ｉ／Ｆ３１に対して読出要求が出力された場合に画像処理部１０をウエイトさせることなしに画像処理部１０に対してデータが転送される。
【００７２】
[第２の実施の形態]
【００７３】
第１の実施の形態では、画像処理部１０の（記憶装置５０に対する）データ幅の各々が全て同じである場合を例に挙げて説明したが、このデータ幅は、画像処理部１０の機能（実行する画像処理）に応じて異なることもある。そこで、本実施の形態では、４つの画像処理部１０のうち、第１画像処理部１１の記憶装置５０に対するデータ幅を６４ビットとし、第２画像処理部１２から第４画像処理部１４の各々の記憶装置５０に対するデータ幅を３２ビットとして構成した場合を例に挙げて説明する。
【００７４】
本構成において、各画像処理部１０のスループットを低下させずに記憶装置５０に対するアクセスを行うために、記憶装置５０のデータ幅は最もデータ幅の広い画像処理部１０に合わせることとする。
【００７５】
図７に、本実施の形態に係るデータ処理システムの構成を示す。ここで、図７に示す符号と、図２に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略する。
【００７６】
本実施の形態も、各画像処理部１０は、データ転送制御装置２１を介して記憶装置５０に接続されており、本実施の形態のデータ転送制御装置２１も、記憶装置５０に記憶されたデータを先読みして、各画像処理部１０に対して転送する。
【００７７】
データ転送制御装置２１は、画像処理部１０の各々に対応して設けられた転送制御部３４と、排他制御部４０とを備えている。転送制御部３４の各々は排他制御部４０を介して記憶装置５０に接続されている。
【００７８】
転送制御部３４は、画像処理部Ｉ／Ｆ３１、中間バッファ３２、及びＤＭＡ制御部３５を備えている。
【００７９】
ＤＭＡ制御部３５は、第１の実施の形態のＤＭＡ制御部３３と同様、排他制御部４０に接続されており、排他制御部４０の排他制御により記憶装置５０からデータを読み出す権利が付与された場合に、ＤＭＡ制御により、記憶装置５０の対応する記憶領域からデータを読み出して対応する中間バッファ３２に書き込む。
【００８０】
ここで、第１の実施の形態と異なる点は、第１画像処理部１１の記憶装置５０に対するデータ幅と記憶装置５０のデータ幅とが６４ビットになる点である。図７の太線で示されている接続線が、64ビットのデータ幅で送受信される接続線であり、細線で示されている接続線が、32ビットのデータ幅で送受信される接続線である。
【００８１】
すなわち、本実施の形態において、第１画像処理部１１に対応する転送制御部３４における接続関係は以下の通りである。第１画像処理部１１と転送制御部３４の画像処理部Ｉ／Ｆ３１とは64ビットのバス幅（データ幅）でデータの送受信が可能に接続されており、画像処理部Ｉ／Ｆ３１と中間バッファ３２とは64ビットのデータ幅でデータの送受信が可能に接続されており、中間バッファ３２とＤＭＡ制御部３５とは64ビットのデータ幅でデータの送受信が可能に接続されている。
【００８２】
一方、第２画像処理部１２から第４画像処理部１４に対応する転送制御部３４における接続関係は、第１の実施の形態と同様に各々３２ビットのデータ幅でデータの送受信が可能に接続されている。
【００８３】
また、第１画像処理部１１から第４画像処理部１４の各々に対応する転送制御部３４のＤＭＡ制御部３５の各々と、排他制御部４０とは64ビットのデータ幅でデータの送受信が可能に接続されており、排他制御部４０と記憶装置５０とは、64ビットのデータ幅でデータの送受信が可能に接続されている。
【００８４】
そして、本実施の形態でも、第１クロックと第２クロックの比を、第１の実施の形態と同様に、記憶装置５０のデータ帯域が、画像処理部１０の各々が要求する要求帯域の合計値以上となるように設定してもよい。
【００８５】
例えば上記４つの画像処理部１０の動作周波数を１００ＭＨｚとした場合、記憶装置５０の動作周波数を２５０ＭＨＺとすることで、記憶装置５０のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【００８６】
すなわち、
Σ画像処理部１０の要求帯域
＝（１００ＭＨｚ＊８バイト＊１）＋（１００ＭＨｚ＊４バイト＊３）
＝２．０ＧＢ／Ｓ
記憶装置５０のデータ帯域＝２５０ＭＨｚ＊８バイト＝２．０ＧＢ／Ｓ
となって、記憶装置５０のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【００８７】
従って、第１クロックを１００ＭＨｚとし、第２クロックを２５０ＭＨｚに設定して動作させる。この例では、第１クロック：第２クロック＝１：２．５となっている。これにより、各画像処理部１０のスループットが確保される。もちろん、記憶装置５０の動作が可能なら２５０ＭＨｚ以上としてもよい。
【００８８】
また、本実施の形態では、記憶装置５０の使用効率を高め、必要な記憶領域の容量を小さくするため、各画像処理部１０に対して、図８に示すように記憶装置５０の記憶領域を割り当てる。
【００８９】
第１画像処理部１１については、アドレス0x500から0x5FFまでの６４ビット幅の記憶領域が割り当てられている。第２画像処理部１２については、アドレス0x400から0x4FFまでの６４ビット幅の記憶領域のうち、上位３２ビットの記憶領域が割り当てられている。第３画像処理部１３については、アドレス0x300から0x3FFまでの６４ビット幅の記憶領域のうち、下位３２ビットの記憶領域が割り当てられている。第４画像処理部１４については、アドレス0x100から0x17Fまでの６４ビット幅の記憶領域が割り当てられている。
【００９０】
これにより、中間バッファ３２１には、記憶装置５０の0x500から0x5FFまでの記憶領域に記憶されているデータが書き込まれる。
【００９１】
中間バッファ３２１には、記憶装置５０の0x300から0x3FFまでの記憶領域のうち、上位３２ビットの記憶領域に記憶されているデータが書き込まれる。
【００９２】
中間バッファ３２１には、記憶装置５０の0x300から0x3FFまでの記憶領域のうち、下位３２ビットの記憶領域に記憶されているデータが書き込まれる。
【００９３】
中間バッファ３２１には、記憶装置５０の0x100から0x17Fまでの記憶領域に記憶されているデータが書き込まれる。
【００９４】
このように割り当てられた各記憶領域から各画像処理部１０に応じたデータ幅でデータを画像処理部１０に転送するため、ＤＭＡ制御部３５を図９に示すように構成する。
【００９５】
図９は、本実施の形態に係るＤＭＡ制御部３５の構成を示す図である。ＤＭＡ制御部３５は、中間バッファＩ／Ｆ６０、アドレス管理レジスタ群６５、アドレス生成部６２、排他制御部Ｉ／Ｆ６３、及びバスサイジング制御部６６を備えている。
【００９６】
ここで、図９に示す符号と、図３に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略する。
【００９７】
アドレス管理レジスタ群６５は、開始アドレスレジスタ７０、終了アドレスレジスタ７１、カレントアドレスレジスタ７２、及びステータスレジスタ７３の他、開始ビットレジスタ７４、及び終了ビットレジスタ７５を備えている。
【００９８】
開始ビットレジスタ７４には開始ビットが記憶され、終了ビットレジスタ７５は、終了ビットが記憶される。例えば、第２画像処理部１２のように、上位３２ビットを使用する場合には、０番目のビットを示す情報が開始ビットとして開始ビットレジスタ７４に格納され、３１番目のビットを示す情報が終了ビットとして終了ビットレジスタ７５に格納される。第３画像処理部１３のように、下位３２ビットを使用する場合には、３２番目のビットを示す情報が開始ビットとして開始ビットレジスタ７４に格納され、６３番目のビットを示す情報が終了ビットとして終了ビットレジスタ７５に格納される。また、第１画像処理部１１及び第４画像処理部１４については、０番目のビットを示す情報が開始ビットとして開始ビットレジスタ７４に格納され、６３番目のビットを示す情報が終了ビットとして終了ビットレジスタ７５に格納される。
【００９９】
排他制御部Ｉ／Ｆ６３は、排他制御部４０からアクセス権を取得すると、アドレス生成部６２で生成されたアドレスにアクセスしてデータを読み出す。そして、バスサイジング制御部６６は、該読み出された６４ビット幅のデータを対応する画像処理部１０のデータ幅に変換し（バスサイジング制御）、中間バッファＩ／Ｆ６０を介して、中間バッファ３２に該変換したデータを書き込む。
【０１００】
具体的には、第１画像処理部１１の場合には、データ幅は変換せずそのまま中間バッファ３２に書き込む。また、第２画像処理部１２の場合には、読み出した６４ビット幅のデータのうち０から３１番目の上位３２ビットを抽出して中間バッファ３２に書き込む。また、第３画像処理部１３の場合には、読み出した６４ビット幅のデータのうち３２から６３番目の下位３２ビットを抽出して中間バッファ３２に書き込む。また、第４画像処理部１４の場合には、読み出した６４ビット幅のデータを３２ビットのデータ幅に変換して中間バッファ３２に書き込む。
【０１０１】
なお、データの先読みの動作については、図５のステップ１０２で上記バスサイジング制御を行って中間バッファ３２に書き込む以外は、第１の実施の形態と同様であり、また、画像処理部１０に対する転送動作も、第１の実施の形態と同様であるため、説明を省略する。
【０１０２】
[第３の実施の形態]
【０１０３】
第１の実施の形態では、画像処理部１０の記憶装置５０に対するデータ幅の各々と、記憶装置５０のデータ幅とが全て同じである場合を例に挙げて説明したが、本実施の形態では、記憶装置５０のデータ幅が、画像処理部１０の記憶装置５０に対するデータ幅の各々よりも広い（大きい）場合を例に挙げて説明する。具体的には、４つの画像処理部１０の記憶装置５０に対するデータ幅を３２ビットとし、記憶装置５０のデータ幅を６４ビットとして構成した場合を例に挙げて説明する。
【０１０４】
図１０に、本実施の形態に係るデータ処理システムの構成を示す。ここで、図１０に示す符号と、図２に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略する。
【０１０５】
本実施の形態も、各画像処理部１０は、データ転送制御装置２２を介して記憶装置５０に接続されており、本実施の形態のデータ転送制御装置２２も、記憶装置５０に記憶されたデータを先読みして、各画像処理部１０に対して転送する。
【０１０６】
データ転送制御装置２２は、画像処理部１０の各々に対応して設けられた転送制御部３８と、排他制御部４０とを備えている。転送制御部３８の各々は排他制御部４０を介して記憶装置５０に接続されている。
【０１０７】
転送制御部３８は、画像処理部Ｉ／Ｆ３１、中間バッファ３２、及びＤＭＡ制御部３９を備えている。
【０１０８】
ＤＭＡ制御部３９は、第１の実施の形態のＤＭＡ制御部３３と同様、排他制御部４０に接続されており、排他制御部４０の排他制御により記憶装置５０からデータを読み出す権利が付与された場合に、ＤＭＡ制御により、記憶装置５０の対応する記憶領域からデータを読み出して対応する中間バッファ３２に書き込む。
【０１０９】
ここで、第１の実施の形態と異なる点は、記憶装置５０のデータ幅が６４ビットになる点である。図１０の太線で示されている接続線が、64ビットのデータ幅で送受信される接続線であり、細線で示されている接続線が、32ビットのデータ幅で送受信される接続線である。
【０１１０】
すなわち、本実施の形態において、各画像処理部１０と対応する転送制御部３８の画像処理部Ｉ／Ｆ３１とは32ビットのバス幅（データ幅）でデータの送受信が可能に接続されており、画像処理部Ｉ／Ｆ３１と対応する中間バッファ３２とは32ビットのデータ幅でデータの送受信が可能に接続されており、中間バッファ３２と対応するＤＭＡ制御部３９とは32ビットのデータ幅でデータの送受信が可能に接続されている。
【０１１１】
一方、画像処理部１０の各々に対応する転送制御部３８のＤＭＡ制御部３９の各々と、排他制御部４０とは64ビットのデータ幅でデータの送受信が可能に接続されており、排他制御部４０と記憶装置５０とは、64ビットのデータ幅でデータの送受信が可能に接続されている。
【０１１２】
そして、本実施の形態でも、第１クロックと第２クロックの比を、第１の実施の形態と同様に、記憶装置５０のデータ帯域が、画像処理部１０の各々が要求する要求帯域の合計値以上となるように設定するようにしてもよい。
【０１１３】
例えば上記４つの画像処理部１０の動作周波数を１００ＭＨｚとした場合、記憶装置５０の動作周波数を２００ＭＨＺとすることで、記憶装置５０のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【０１１４】
すなわち、
Σ画像処理部１０の要求帯域＝１００ＭＨｚ＊４バイト＊４＝１．６ＧＢ／Ｓ
記憶装置５０のデータ帯域＝２００ＭＨｚ＊８バイト＝１．６ＧＢ／Ｓ
となって、記憶装置５０のデータ帯域が、画像処理部１０の各々の要求帯域の合計値以上となる。
【０１１５】
従って、第１クロックを１００ＭＨｚとし、第２クロックを２００ＭＨｚに設定して動作させる。この例では、第１クロック：第２クロック＝１：２となっている。これにより、各画像処理部１０のスループットが確保される。もちろん、記憶装置５０の動作が可能なら２００ＭＨｚ以上としてもよい。
【０１１６】
なお、本実施の形態では、記憶装置５０の各画像処理部１０に対する記憶領域の割当は、図４と同様であるが、記憶装置５０のデータ幅が６４ビットであるため、該記憶装置５０に割り当てられた各記憶領域から各画像処理部１０に応じたデータ幅（３２ビット）でデータを画像処理部１０に転送するため、ＤＭＡ制御部３９を図１１に示すように構成する。
【０１１７】
図１１は、本実施の形態に係るＤＭＡ制御部３５の構成を示す図である。ＤＭＡ制御部３５は、中間バッファＩ／Ｆ６０、アドレス管理レジスタ群６１、アドレス生成部６２、排他制御部Ｉ／Ｆ６３、及びバスサイジング制御部６６を備えている。
【０１１８】
ここで、図１１に示す符号と、図３及び図９に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略する。
【０１１９】
排他制御部Ｉ／Ｆ６３は、排他制御部４０からアクセス権を取得すると、アドレス生成部６２で生成されたアドレスにアクセスしてデータを読み出す。そして、バスサイジング制御部６６は、該読み出された６４ビットのデータ幅を３２ビットのデータ幅に変換し（バスサイジング制御）、中間バッファＩ／Ｆ６０を介して、中間バッファ３２に該変換したデータを書き込む。
【０１２０】
なお、データの先読みの動作については、図５のステップ１０２で上記バスサイジング制御を行って中間バッファ３２に書き込む以外は、第１の実施の形態と同様であり、また、画像処理部１０に対する転送動作も、第１の実施の形態と同様であるため、説明を省略する。
【０１２１】
また、本実施の形態では、バスサイジング制御部６６をＤＭＡ制御部３９に設けたが、これに限定されず、例えば、画像処理部Ｉ／Ｆ３１に設けてもよい。この場合には、画像処理部Ｉ／Ｆ３１の各々と対応する中間バッファ３２の各々とが64ビットのバス幅（データ幅）でデータの送受信が可能に接続され、該中間バッファ３２の各々とＤＭＡ制御部３９とが64ビットのデータ幅でデータの送受信が可能に接続される。これ以外は、上記と同様の接続関係とする。そして、画像処理部Ｉ／Ｆ３１に設けたバスサイジング制御部が、中間バッファ３２に書き込まれた６４ビットのデータ幅を読み出して３２ビットのデータ幅に変換して、画像処理部１０の各々に転送する。なお、第２の実施の形態の構成においても、同様に、バスサイジング制御部を画像処理部Ｉ／Ｆ３１に設けてもよい。
【０１２２】
[第４の実施の形態]
【０１２３】
上記第１〜第３の実施の形態では、各画像処理部１０のデータ先読みのためのバッファとして、中間バッファ３２を設けた例について説明したが、これに限定されない、例えば、記憶装置５０に対してデータを書き込むためのバッファと、記憶装置５０からデータを読み出すためのバッファとを各々設けてもよい。
【０１２４】
図１２は、本実施の形態に係るデータ処理システムの構成を示す図である。第１の実施の形態の転送制御部３０の代わりに、転送制御部４１を設けた。転送制御部４１は、画像処理部Ｉ／Ｆ３１、リードバッファ３２Ａ、ライトバッファ３２Ｂ、及びＤＭＡ制御部４２を備えている。
【０１２５】
転送制御部４１の各画像処理部Ｉ／Ｆ３１は、対応する画像処理部１０に接続されており、対応する画像処理部１０からの記憶装置５０へのアクセス情報を解析して、ライトバッファ３２Ｂへのデータの書き込み／リードバッファ３２Ａからのデータの読み出し制御を行う。
【０１２６】
リードバッファ３２Ａは、第１から第３の実施の形態で説明した中間バッファ３２と同様、一時的にデータを記憶するための、先入れ先出し型（ＦＩＦＯ型）の記憶手段であって、予め定められた量αのデータが格納可能に構成され、記憶装置５０からデータを読み込む際の緩衝バッファとして機能する。
【０１２７】
ライトバッファ３２Ｂも、一時的にデータを記憶するための、先入れ先出し型（ＦＩＦＯ型）の記憶手段であって、予め定められた量γのデータが格納可能に構成され、記憶装置５０にデータを書き込む際の緩衝バッファとして機能する。すなわち、本実施の形態では、画像処理部１０から記憶装置５０に書き込むためのデータを予めライトバッファ３２Ｂに書き込んでおき、ＤＭＡ制御部４２が排他制御部４０によるアクセス権取得後に該ライトバッファ３２Ｂからデータを読み出して記憶装置５０に書き込む（後書き）。この場合も、有効データポインタを設定して処理する。なお、この場合の有効データは、対応する画像処理部１０によってライトバッファ３２Ｂに書き込まれたデータのうち、記憶装置５０に書き込まれていない（転送されていない）データをいい、有効データポインタは、この有効データの先頭位置（次の読出開始位置）と末尾位置を各々指し示すポインタである。ライトバッファ３２Ｂに対するデータの書込みや読み出しに応じて有効データポインタは変化する。画像処理部Ｉ／Ｆ３１は、該有効データポインタを参照しながら、ライトバッファ３２Ｂにデータを書き込み、ＤＭＡ制御部４２は、該有効データポインタを参照しながら、ライトバッファ３２Ｂから有効データを書き込まれた順に順番に読み出して記憶装置５０の対応する記憶領域に転送する。
【０１２８】
また、本構成においても、画像処理部１０から中間バッファ３２と画像処理部Ｉ／Ｆ３１との接続部分までを第１クロック（第１動作周波数）で動作させ、中間バッファ３２とＤＭＡ制御部３３との接続部分から記憶装置５０までを第２クロック（第２動作周波数）で動作させるよう設定されている。
【０１２９】
なお、ライトバッファ３２Ｂも、リードバッファ３２Ａと同様、２ポートのバッファであり、それぞれ異なる動作周波数により動作が可能な構成となっている。
【０１３０】
ＤＭＡ制御部４２は、排他制御部４０に接続されており、排他制御部４０の排他制御により記憶装置５０からデータを読み出す権利が付与された場合に、ＤＭＡ制御により、記憶装置５０の対応する記憶領域からデータを読み出してリードバッファ３２Ａに書き込む。また、排他制御部４０の排他制御により記憶装置５０にデータを書き込む権利が付与された場合に、ＤＭＡ制御により、ライトバッファ３２Ｂからデータを読み出して記憶装置５０の対応する記憶領域に書き込む。
【０１３１】
図１３は、本実施の形態に係るＤＭＡ制御部４２の構成を示す図である。ＤＭＡ制御部４２は、中間バッファＩ／Ｆ６０、アドレス管理レジスタ群６１、アドレス生成部６２、排他制御部Ｉ／Ｆ６３、及び読出・書込タイミング制御部６７を備えている。
【０１３２】
ここで、図１３に示す符号と、図３に示す符号が同一の構成要素は、それぞれ、同一の機能を有する構成要素を意味するため説明を省略する。
【０１３３】
読出・書込タイミング制御部６７は、記憶装置５０からデータを読み出してリードバッファ３２Ａに書き込むときのタイミング、及びライトバッファ３２Ｂからデータを読み出して記憶装置５０に書き込むときのタイミングを制御する。
【０１３４】
[その他]
【０１３５】
以上、様々な実施の形態について説明したが、これに限定されない。例えば、第４の実施の形態では、リードバッファ３２Ａとライトバッファ３２Ｂとを各々個別に設けた例について説明したが、１つの中間バッファ３２を先読み用及び後書き用のバッファとして兼用してもよい。この場合には、中間バッファ３２を先読み用のバッファとして用いるか、後書き用のバッファとして用いるかを切替える切替手段を設けるようにしてもよい。
【０１３６】
また、上記第１から第４の実施の形態では、処理手段として画像処理を行う画像処理部１０を複数設けた例について説明したが、記憶装置５０から転送されたデータを転送された順番に処理する手段であればよく、上記画像処理部１０に限定されない。
【符号の説明】
【０１３７】
１０、１１、１２、１３、１４  画像処理部
２０、２１、２２、２３  データ転送制御装置
３０、３４、３８、４１  転送制御部
３１  画像処理部Ｉ／Ｆ
３２  中間バッファ
３２Ａ  リードバッファ
３２Ｂ  ライトバッファ
３３、３５、３９、４２  ＤＭＡ制御部
４０  排他制御部
５０  記憶装置
【図１】
2011133993.tif 000003
【図２】
2011133993.tif 000004
【図３】
2011133993.tif 000005
【図４】
2011133993.tif 000006
【図５】
2011133993.tif 000007
【図６】
2011133993.tif 000008
【図７】
2011133993.tif 000009
【図８】
2011133993.tif 000010
【図９】
2011133993.tif 000011
【図１０】
2011133993.tif 000012
【図１１】
2011133993.tif 000013
【図１２】
2011133993.tif 000014
【図１３】
2011133993.tif 000015