(57)【要約】【課題】ＲＦ−ＤＡＣの改善された振幅分解能のための集積回路等を提供する。【解決手段】集積回路は、無線周波数（ＲＦ）キャリアのエンベロープを調整可能な複数の選択可能スイッチングデバイスを有し、入力信号をＲＦキャリアに変換するデジタル制御型電力発生段（ＤＰＡ）と、ＰＷＭ制御信号を生成するよう配置され、ＤＰＡの複数の選択可能スイッチングデバイスに動作上結合可能であるＰＷＭ発生器とを有する。ＰＷＭ発生器は、ＰＷＭ制御信号を複数の選択可能スイッチングデバイスの一部に入力して、ＰＷＭ信号がＤＰＡから出力されるエンベロープ無線周波数キャリアを調整するようにする。【選択図】図１３
2011234348.tif 000002
【特許請求の範囲】
【請求項１】
無線周波数キャリアのエンベロープを調整可能な複数の選択可能スイッチングデバイスを有し、入力信号を前記無線周波数キャリアに変換するデジタル制御型電力発生段（ＤＰＡ）と、
ＰＷＭ制御信号を生成するよう配置され、前記ＤＰＡの前記複数の選択可能スイッチングデバイスに動作上結合可能であるＰＷＭ発生器と
を有し、
前記ＰＷＭ発生器は、前記ＰＷＭ制御信号を前記複数の選択可能スイッチングデバイスの一部に入力して、ＰＷＭ信号が前記ＤＰＡから出力されるエンベロープ無線周波数キャリアを調整するようにする、集積回路。
【請求項２】
前記ＤＰＡを有する無線周波数デジタル−振幅変換器（ＲＦ−ＤＡＣ）を有し、
前記ＲＦ−ＤＡＣは、デジタルキャリア信号を受信する少なくとも１つの第１クロック入力部と、入力デジタルエンベロープ信号を受信する少なくとも１つの第１データ入力部とを有する、請求項１に記載の集積回路。
【請求項３】
前記複数の選択可能スイッチングデバイスは、前記第１クロック入力部及び前記第１データ入力部の両方と結合されているデジタル制御スイッチのアレイを有し、
前記デジタル制御スイッチのアレイの第１部分は、前記第１データ入力部での信号に略比例する振幅を有して前記ＤＰＡから出力される前記無線周波数キャリアのエンベロープを生成し、
前記デジタル制御スイッチのアレイの第２部分は、前記ＰＷＭ信号を介して前記無線周波数キャリアのエンベロープに加えられる付加的な無線周波数信号を生成するよう配置される、
請求項２に記載の集積回路。
【請求項４】
前記ＰＷＭ発生器は、前記ＤＰＡから出力される前記エンベロープ無線周波数キャリアを調整する前記ＰＷＭ信号を制御する前記ＰＷＭ制御信号の遅延を制御するよう配置される遅延コントローラを有する、請求項１乃至３のうちいずれか一項に記載の集積回路。
【請求項５】
前記ＰＷＭ発生器は複数のインバータを有し、該複数のインバータの数は、前記ＰＷＭ信号が前記ＤＰＡから出力される前記エンベロープ無線周波数キャリアを調整するように前記複数の選択可能スイッチングデバイスの一部に与えられる前記ＰＷＭ制御信号のパルス幅を設定するよう、動的に選択される、請求項１乃至４のうちいずれか一項に記載の集積回路。
【請求項６】
前記ＰＷＭ信号は、前記ＤＰＡの信号タイミングを制御するよう、前記ＤＰＡから出力される前記エンベロープ無線周波数キャリアに加えられる、請求項１乃至５のうちいずれか一項に記載の集積回路。
【請求項７】
前記ＰＷＭ発生器は、前記複数の選択可能スイッチングデバイスの一部に前記ＰＷＭ制御信号を与えて、中心ＰＷＭ信号又は非中心ＰＷＭ信号のどちらかが、前記ＤＰＡへの前記入力信号の相対的なパルス位置に依存して、前記ＤＰＡから出力される前記エンベロープ無線周波数キャリアを調整するようにする、請求項１乃至６のうちいずれか一項に記載の集積回路。
【請求項８】
前記中心ＰＷＭ信号の相対的なパルス位置を制御するように、当該集積回路によって用いられるメインクロック信号の遅延を調整するよう配置されるパルスセンターモジュールを更に有する、請求項７に記載の集積回路。
【請求項９】
前記ＰＷＭ発生器に動作上結合可能であるメモリを更に有し、
前記メモリは、
非中心ＰＷＭ信号を動的に生成することに付随する複数の振幅及び／又は位相パラメータと、
前記ＤＰＡに関連する極座標データと
を含むグループから少なくとも１つを記憶するよう配置され、前記複数の振幅及び／又は位相パラメータの少なくとも１つに基づいて前記ＰＷＭ信号がプレディストーションされるようにする、請求項１乃至８のうちいずれか一項に記載の集積回路。
【請求項１０】
前記ＰＷＭ発生器は、位相変調された無線周波数キャリアのベースバンド振幅が制限されたピーク対最小比を有する場合に、動的非中心インクリメンタルＰＷＭ信号を生成するよう配置される、請求項７乃至９のうちいずれか一項に記載の集積回路。
【請求項１１】
前記複数の選択可能スイッチングデバイスの一部は、ＤＰＡ送信の無線周波数バースト内で、無線周波数周期の正側半サイクルの間、制限された期間にアクティブにされる、請求項１乃至１０のうちいずれか一項に記載の集積回路。
【請求項１２】
少なくとも２つのサブメモリ要素を有するメモリに動作上結合される乗算器を更に有し、それにより、第１メモリが、第１出力を生成するよう前記ＤＰＡに印加される振幅信号の整数ワードに応答し、かつ、第２メモリが、第２出力を生成するよう分数ワードに応答して、前記非中心ＰＷＭ信号の生成において適用される位相補償が前記第１メモリ及び前記第２メモリのそれぞれの出力の乗算であるようにする、請求項７乃至１１のうちいずれか一項に記載の集積回路。
【請求項１３】
複数の選択可能スイッチングデバイスを有するデジタル制御型電力発生段（ＤＰＡ）から出力される無線周波数キャリアのエンベロープを制御する方法であって、
ＰＷＭ制御信号を生成するステップと、
前記ＰＷＭ制御信号を受信するよう前記複数の選択可能スイッチングデバイスの一部を選択し、それに応答して、
前記ＰＷＭ制御信号の無線周波数デューティサイクルを調整することによって、前記ＤＰＡから出力されるエンベロープ無線周波数キャリアを調整するＰＷＭ信号を生成するステップと
を有する方法。
【請求項１４】
入力振幅サンプルを含む、送信される入力信号を受信し、該入力信号を整数部分及び分数部分に分け、
前記分数部分をＰＷＭ発生器に入力して、前記ＰＷＭ制御信号を生成するステップと、
前記生成されたＰＷＭ信号に前記入力信号の前記整数部分を加えるステップと
を有するグループから少なくとも１つのステップを実行するステップ
を更に有する、請求項１３に記載の方法。
【請求項１５】
無線周波数キャリアのエンベロープを調整可能な複数の選択可能スイッチングデバイスを有し、入力信号を前記無線周波数キャリアに変換するデジタル制御型電力発生段（ＤＰＡ）と、
ＰＷＭ制御信号を生成するよう配置され、前記ＤＰＡの前記複数の選択可能スイッチングデバイスに動作上結合可能であるＰＷＭ発生器と
を有し、
前記ＰＷＭ発生器は、前記ＰＷＭ制御信号を前記複数の選択可能スイッチングデバイスの一部に入力して、ＰＷＭ信号が前記ＤＰＡから出力されるエンベロープ無線周波数キャリアを調整するようにする、無線通信ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、無線周波数デジタル−振幅変換器（ＲＦ−ＤＡＣ）に関する。本発明は、パルス幅変調を用いるＲＦ−ＤＡＣに適用可能であるが、これに限られない。
【背景技術】
【０００２】
この１０年における最も重要な無線周波数（ＲＦ）に係る構造上／回路上の変化の１つは、ＲＦ送受信器のデジタル化であり、これにより、ＲＦ領域でのデジタル機能性は、目下、ほとんどの無線アプリケーションにとって重要な側面である。従って、低コストかつ低電力のデバイスのために、デジタル回路を備えるＲＦ回路のシステム・オン・チップ（ＳｏＣ）が多く出回っている。この一例がデジタルＲＦ送信器であり、デジタルＲＦ送信器は、目下、デジタルＡＳＩＣ（application  specific  integrated  circuit）セル及び１又はそれ以上の無線周波数デジタル−振幅変換器（ＲＦ−ＤＡＣ）を有する。
【０００３】
ＲＦ送信器に関する幾つかの最近の公開文献によれば、ＲＦ−ＤＡＣの使用がＲＦ  ＳｏＣの実装をより容易にすることが示されている（例えば、R.Staszewski等、”All-Digital  PLL  and  Transmitter  for  Mobile  Phones”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.2469-2482、VOL.40、NO.12、２００５年１２月（非特許文献１）、J.Mehta等、”A  0.8mm2  All-Digital  SAW-Less  Polar  Transmitter  in  65nm  EDGE  SoC”、pp.58-59、IEEE  Solid-State  Circuits  Conf、pp.58-59、２０１０年１２月（非特許文献２）、A.Jerng、”A  Wideband  Delta-Sigma  Digital-RF  Modulator  for  High  Data  Rate  Transmitters”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.1710-1722、VOL.42、NO.8、２００７年８月（非特許文献３）、及びP.Eloranta、”A  Multimode  Transmitter  in  0.13um  CMOS  Using  Direct-Digital  RF  Modulator”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.2774-2784、VOL.42、NO.12、２００７年１２月（非特許文献４））。それらの中で、非特許文献１及び２に記載される商用の単チップＧＳＭ／ＥＤＧＥ送受信器は、出力されるＲＦ振幅を制御するために、ＤＡＣ構造に基づく従来の電流源を用いる代わりに、ほぼＥ級の電力増幅器として動作する単位重み付けされた（unit-weighted）トランジスタスイッチの単純なアレイを使用する点で独特である。
【０００４】
ＲＦ送受信器のデジタル化と同時に、無線アプリケーションにおけるＲＦ性能要求は、例えば、弾性表面波（ＳＡＷ）フィルタの除去をサポートすること、マルチモード操作、マルチバンド動作、共在要求を満たすこと等、ますます増えつつある。ＲＦ−ＤＡＣは、極めて高い分解能レベルを達成する必要があることが知られるが、これは、これまでは実用的かつ費用効果の高い方法では達成するのが困難であった。ＲＦ−ＤＡＣにおける振幅分解の従来手段は、デバイス不整合により限られている。ノイズ整形によるΣΔディザリングの典型的な手段は、ＳＡＷなしのマルチラジオシステムでは上手く働かない。
【０００５】
図１は、非特許文献１及び２で紹介されているポーラー・トランスミッタ（polar  transmitter）１００を表す。Ｉ／Ｑベースバンドデータは、デジタル振幅変調（ＡＭ）信号及び位相／周波数変調（ＰＭ／ＦＭ）信号に変換される。周波数信号はＤＣＯに基づくＮＦビット・デジタル−周波数変換器（ＤＦＣ）に供給され、ＤＦＣは、完全デジタルＰＬＬ（ＡＤＰＬＬ）によって、デジタル位相変調ＲＦキャリアを生成する。振幅信号は、デジタル制御される電力増幅器（ＤＰＡ）を有するＮＡビット・デジタル−ＲＦ振幅変換器（ＤＲＡＣ）を駆動する。
【０００６】
ＤＰＡは、位相変調ＲＦキャリアのエンベロープを制御するので、それはＲＦ−ＤＡＣとみなされる。ＤＰＡは、電流源を使用しないので、非特許文献３又は４における従来のＲＦ−ＤＡＣとは相違する。従って、ＤＰＡは、従来のＲＦ−ＤＡＣと比べて、低電圧かつ低コストのデジタルＣＭＯＳプロセスとより互換性がある。ＤＰＡにおける電流源の欠如により、いくらか簡潔な伝達関数が得られるが、図１に示される振幅信号経路におけるＡＭ−ＡＭ及びＡＭ−ＰＭプレディストーション（predistortion）のためのルックアップテーブル（ＬＵＴ）は、ＤＰＡ伝達関数を線形化する。
【０００７】
図１を参照すると、非特許文献２に記載されるＤＣＯ回路及びＤＰＡ回路に基づく従来のポーラー・トランスミッタが表されている。簡単のために、ＤＣＯの周囲の完全デジタルＰＬＬは図示されていない。非特許文献２及び３は、図１のアーキテクチャが全てのＧＳＭ及びＥＤＧＥ仕様を満足するＳｏＣにとって実現可能である、と証明している。しかし、振幅変調経路の分解能は、ＤＰＡにおける単位スイッチングデバイスのリソグラフィ及びＲＦ不整合（すなわち、振幅及び位相／遅延の両方）によって制限され、結果として、ポーラー・トランスミッタは、ＥＤＧＥのためのＳＡＷなしの動作のファーアウト（far-out）・（すなわち、関連するＲＸバンド）ノイズ制限においてほとんどマージンを有さない。
【０００８】
振幅分解能は、単位トランジスタスイッチのΣΔディザリングによって改善可能である（非特許文献１及び２）。しかし、量子化ノイズは、特に、無線接続（ブルートゥース、ＷＬＡＮ）又はマルチコアＲＦ−ＳｏＣ環境における無線共在を考える場合に、放射要求がときどき満足するのが困難であるところのより高い周波数に現れる。
【０００９】
図２を参照すると、パルス幅変調（ＰＷＭ）により振幅変調（ＡＭ）を達成する従来の概念２００が表されている。図示されるように、図式的な波形において、ＲＦ出力振幅は、電力増幅器入力（ＰＡ＿ＩＮ）信号のデューティサイクルに比例する。ＡＭ信号のデューティサイクルは、正確な遅延により制御される。
【００１０】
しかし、S.E.Meninger及びM.H.Perrptt、”A  Fractional-N  Frequency  Synthesizer  Architecture  Utilizing  a  Mismatch  Compensated  PFD/DAC  Structure  for  Reduced  Quantization-Induced  Phase  Noise”、IEEE  TRANSACTIONS  ON  CIRCUITS  AND  SYSTEMS-II:ANALOG  AND  DIGITAL  SIGNAL  PROCESSING、pp.839-849、VOL.50、NO.11、２００３年１１月（非特許文献５）及びM.Nielsen等、”An  RF  Pulse  Width  Modulator  for  Switch-Mode  Power  Amplification  of  Varying  Envelope  Signals”、2007  Topical  Meeting  on  Silicon  Monolithic  Integrated  Circuits  in  RF  Systems、pp.277-280、２００７年１月（非特許文献６）で説明されているように、関心のある周波数でのＰＷＭ信号の出力振幅は、ＰＷＭ信号のＤＣ振幅が正確であるように、パルス幅が直接的に選択される場合には、不正確である。なお、非特許文献５及び６は、参照により本願に援用される。これは、ミキサとして働くＤＰＡの通常のアップコンバージョン動作とは対照的である。結果として、キャリア周波数におけるこの不正確なＲＦ出力レベルは、分解能の改善を制限することとなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６９２４６８１号明細書
【特許文献２】米国特許第７６６７５１１号明細書
【非特許文献】
【００１２】
【非特許文献１】R.Staszewski等、”All-Digital  PLL  and  Transmitter  for  Mobile  Phones”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.2469-2482、VOL.40、NO.12、２００５年１２月
【非特許文献２】J.Mehta等、”A  0.8mm2  All-Digital  SAW-Less  Polar  Transmitter  in  65nm  EDGE  SoC”、pp.58-59、IEEE  Solid-State  Circuits  Conf、pp.58-59、２０１０年１２月
【非特許文献３】A.Jerng、”A  Wideband  Delta-Sigma  Digital-RF  Modulator  for  High  Data  Rate  Transmitters”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.1710-1722、VOL.42、NO.8、２００７年８月
【非特許文献４】P.Eloranta、”A  Multimode  Transmitter  in  0.13um  CMOS  Using  Direct-Digital  RF  Modulator”、IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS、pp.2774-2784、VOL.42、NO.12、２００７年１２月
【非特許文献５】S.E.Meninger及びM.H.Perrptt、”A  Fractional-N  Frequency  Synthesizer  Architecture  Utilizing  a  Mismatch  Compensated  PFD/DAC  Structure  for  Reduced  Quantization-Induced  Phase  Noise”、IEEE  TRANSACTIONS  ON  CIRCUITS  AND  SYSTEMS-II:ANALOG  AND  DIGITAL  SIGNAL  PROCESSING、pp.839-849、VOL.50、NO.11、２００３年１１月
【非特許文献６】M.Nielsen等、”An  RF  Pulse  Width  Modulator  for  Switch-Mode  Power  Amplification  of  Varying  Envelope  Signals”、2007  Topical  Meeting  on  Silicon  Monolithic  Integrated  Circuits  in  RF  Systems、pp.277-280、２００７年１月
【非特許文献７】J.Mehta等、”An  Efficient  Linearization  Scheme  for  a  Digital  Polar  EDGE  transmitter”、IEEE  TRANSACTIONS  ON  CIRCUITS  AND  SYSTEMS-II:EXPRESS  BRIEFS、pp.193-197、VOL.57、NO.3、２０１０年３月
【非特許文献８】PERROTT、”Fast  and  Accurate  Behavioral  Simulation  of  Fractional-N  Frequency  Synthesizers  and  other  PLL/DLL  Circuits”、39th  Design  Automation  Conference、pp.498-503、２００２年
【非特許文献９】STASZEWSKI、”Just-In-Time  Gain  Estimation  of  an  RF  Digitally-Controlled  Oscillator  for  Digital  Direct  Frequency  Modulation”、IEEE  TRANSACTIONS  ON  CIRCUITS  AND  SYSTEMS-II:ANALOG  AND  DIGITAL  SIGNAL  PROCESSING、VOL.50、NO.11、pp.887-892、２００３年１１月
【非特許文献１０】PARK、”A  Time-Domain  Resolution  Improvement  of  an  RF-DAC”、IEEE  TRANSACTIONS  ON  CIRCUITS  AND  SYSTEMS-II:EXPRESS  BRIEFS、VOL.57、NO.7、pp.517-521、２０１０年７月
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記を鑑み、ＲＦ−ＤＡＣの改善された振幅分解能及びそのための方法が必要とされる。
【００１４】
従って、本発明は、上記の欠点の位置又はそれ以上を１つずつ又は組み合わせて軽減し、緩和し、又は取り除こうとする。
【課題を解決するための手段】
【００１５】
本発明の態様は、添付の特許請求の範囲で記載されるような、集積回路コントローラ、デジタル制御型電力増幅器（ＤＰＡ）の出力を制御する方法、及び無線通信ユニットを提供する。本発明のこれらの及び他の態様は、以下で記載される実施形態から明らかであり、これらの実施形態を参照して説明される。
【発明の効果】
【００１６】
本発明によれば、ＲＦ−ＤＡＣの改善された振幅分解能のための集積回路、通信ユニット及び方法を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】非特許文献２に記載されるＤＣＯ回路及びＤＰＡ回路に基づく従来のポーラー・トランスミッタを表す。
【図２】パルス幅変調により振幅変調を達成する従来の概念を表す。
【図３】ＰＷＭ駆動されるトランジスタを追加的に加えることによる振幅分解能改善メカニズムの一例を表す。
【図４】最初に（ａ）水平スライシング、（ｂ）中心ＰＷＭによる垂直スライシング、（ｃ）非中心ＰＷＭによる垂直スライシングによる、第２に（ｄ）水平スライシングの分数部分、（ｅ）中心ＰＷＭによる垂直スライシングの分数部分、（ｆ）非中心ＰＷＭによる垂直スライシングの分数部分による振幅分解能改善メカニズムを表す。
【図５】ｖ＝３／８及びτ＝３／８×Ｔ／２の場合の水平スライシング及び垂直スライシング（中心ＰＷＭ及び非中心ＰＷＭ）の周波数領域における振幅／位相比較に係る図示的な例を表す。
【図６】非特許文献６に記載される水平スライシング信号及び８レベルＰＷＭ信号のキャリア周波数における振幅量子化ステップの図示的な例を表す。
【図７】（ａ）理想的な軌跡、（ｂ）振幅又は位相誤差を伴わない量子化された軌跡、及び（ｃ）位相誤差を伴う量子化された軌跡により、Ｉ／Ｑ平面におけるＥＤＧＥ信号のためのシンボル軌跡の図式的な例を表す。
【図８】ｖ＝３／８及びτ＝０．１２２×Ｔの場合の、水平スライシング及び中心ＰＷＭの周波数領域における振幅比較に係る図式的な例を表す。
【図９】（ａ）振幅信号の整数部分及び水平スライシングの分数部分のベクトル、（ｂ）整数部分及び中心ＰＷＭの分数部分、及び（ｃ）整数部分及び非中心ＰＷＭの分数部分に係る図式的な例を表す。
【図１０】全体が９０度反時計回りに回転されている複素平面における（ａ）水平スライシング及び（ｂ）非中心ＰＷＭに係る図式的な例を表す。
【図１１】後述する式（１１）及び（１３）の間の位相補償比較に係る図式的な例を表す。
【図１２】非中心ＰＷＭの位相補償のタイミング図に係る図式的な例を表す。
【図１３】本発明の幾つかの実施例に従う中心ＰＷＭによるポーラー・トランスミッタの一例を表す。
【図１４】本発明の幾つかの実施例に従う中心ＰＷＭ発生器の概念ブロック図及びそのタイミング図の一例を表す。
【図１５】本発明の幾つかの実施例に従う非中心ＰＷＭによるポーラー・トランスミッタの一例を表す。
【図１６】本発明の幾つかの実施例に従う非中心ＰＷＭ発生器の概念ブロック図及びそのタイミング図の一例を表す。
【図１７】本発明の幾つかの実施例に従うＰＷＭ発生器のための概念的な遅延チェーンの一例を表す。
【図１８】本発明の幾つかの実施例に従う４インバータ遅延回路の一例を表す。
【図１９】本発明の幾つかの実施例に従う３インバータ遅延回路の一例を表す。
【図２０】本発明の幾つかの実施例に従う制御ロジックを含む遅延チェーン回路の一例を表す。
【図２１】本発明の幾つかの実施例に従う図２０の回路の入力コード対不整合の平均伝播（平均）遅延の図式的な例を表す。
【図２２】本発明の幾つかの実施例に従う図２０のインバータ段の平均遅延及び標準偏差の一例を表す。
【図２３】本発明の幾つかの実施例に従う図２０の回路の各インバータ段の平均遅延の一例を表す。
【図２４】本発明の幾つかの実施例に従う１／８×Ｔ／２の単位遅延を有する中心及び非中心ＰＷＭ発生器の分解能比較に係る図式的な例を表す（（ａ）中心ＰＷＭ、（ｂ）非中心ＰＷＭ）。
【図２５】本発明の幾つかの実施例に従う振幅プレディストーションＬＵＴによる／よらない１２レベル中心ＰＷＭ信号を有するＤＰＡ及び１０ビットＤＰＡの出力スペクトラムの一例を表す。
【図２６】本発明の幾つかの実施例に従う遅延不整合による／よらない１２レベル中心ＰＷＭ信号を有するＤＰＡ及び１０ビットＤＰＡの出力スペクトラムの一例を表す。
【図２７】本発明の幾つかの実施例に従って、遅延不整合が考慮されないところの１８ｐｓｅｃポジションオフセットを有する中心ＰＷＭ対ポジションオフセットを有さない中心ＰＷＭの出力スペクトラムの一例を表す。
【図２８】本発明の幾つかの実施例に従う位相補償による／よらない非中心ＰＷＭ信号を用いるＤＰＡ及び１０ビットＤＰＡの出力スペクトラムの一例を表す。
【図２９】本発明の幾つかの実施例に従って、近似によって振幅プレディストーションＬＵＴのサイズが低減された場合に、非中心ＰＷＭ信号を用いるＤＰＡの出力スペクトラムの一例を表す。
【図３０】本発明の幾つかの実施例に従って、近似によって位相プレディストーションＬＵＴのサイズが低減された場合に、非中心ＰＷＭ信号を用いるＤＰＡの出力スペクトラムの一例を表す。
【図３１】本発明の幾つかの実施例に従う位相経路の様々な分解能を有して非中心ＰＷＭを用いるＤＰＡの出力スペクトラムの一例を表す。
【図３２】本発明の幾つかの実施例に従う遅延不整合を有して非中心ＰＷＭ信号を用いるＤＰＡの出力スペクトラムの一例を表す。
【図３３】本発明の実施例を用いるよう適合された無線通信ユニットの一例を表す。
【図３４】本発明の実施例に従うＰＷＭを用いるＲＦ−ＤＡＣの一例を表す。
【図３５】本発明の実施例に従う図３４のＰＷＭを用いるＲＦ−ＤＡＣのタイミング波形を表す。
【図３６】本発明の実施例を用いるよう適合された遅延セル設計の一例を表す。
【図３７】本発明の実施例に従う図３４のＰＷＭを用いるＲＦ−ＤＡＣの第１のビット量子化の例を表す。
【図３８】本発明の実施例に従う図３４及び図３７のＰＷＭを用いるビット量子化において３ビット量子化を達成するための２つの量子化方法の比較を図式的に表す。
【図３９】本発明の実施例に従う図３４のＰＷＭパルス幅のためのデジタルプレディストーションを用いるビット量子化の例を図式的に表す。
【図４０】本発明の実施例に従うｉＰＷＭを用いるＲＦ−ＤＡＣの動作のフローチャートを表す。
【発明を実施するための形態】
【００１８】
本発明の更なる詳細、態様及び実施形態は、単なる一例として、図面を参照して記載される。図中の要素は、明りょうさ及び簡単のために表されており、必ずしも実寸どおりに図示されているわけではない。同じ参照符号が、理解を容易にするために、それぞれの図に含まれている。
【００１９】
本発明の例について、パルス幅変調（ＰＷＭ）を用いる無線周波数デジタル−振幅変換器（ＲＦ−ＤＡＣ）を有する集積回路（ＩＣ）に関して記載する。本発明の例において、ＰＷＭはインクリメント方式で適用される。従って、以下、語「インクリメンタルＰＷＭ（ｉＰＷＭ）」は、ＰＷＭ信号に対する調整（例えば、インクリメント又はディクリメント）を含むよう使用されてよい。ＲＦ−ＤＡＣは、デジタル制御される電力増幅器（ＤＰＡ）の概念に基づく。一般に、ＲＦ−ＤＡＣは多数のコンポーネントを有し、そのうちの１つは電力発生段である。以下、かかる電力発生段は、この語が文字通り幅広く使用されるように、ＤＰＡとの関連で記載される。上記にもかかわらず、幾つかの例におけるＤＰＡはＲＦ−ＤＡＣ  ＩＣの外部に設けられている他のコンポーネントを備えるＲＦ−ＤＡＣと同等であるために、幾つかの例において、これらの２つの語ＲＦ−ＤＡＣ及びＤＰＡが緊密に関連しており、２つの語はこれらから同義的に使用されてよい。完全のために、語「ＤＰＡ」は、ＤＰＡ入力がアナログＲＦ信号ではなく、かつ、「利得」の概念がここでは不正確であるため、多少誤った名称であると知られている。上述された語の説明にもかかわらず、当業者には当然に、ここで記載される発明概念は、如何なるタイプＲＦ−ＤＡＣ設計で具現されてもよい。
【００２０】
本発明の実施例は、ＲＦ−ＤＡＣ性能の分解能を改善するために、アナログ信号の典型的な電圧分解能よりむしろ、デジタル信号エッジ遷移の時間領域分解能に焦点を当てる。このようなアプローチは、大規模（highly-scaled）ＣＭＯＳ技術を用いる場合に、特に有用である。本発明の例は、ＲＦ−ＤＡＣとして使用され、デジタルワードをＲＦキャリアの振幅に変換するよう配置されるデジタル制御型電力増幅器（ＤＰＡ）に関しても記載される。このように、本発明の例は、弾性表面波（ＳＡＷ）のない実施（例えば、必ずしもＲＦ出力ピンに接続されている送信バンドパスフィルタを必要としない設計）から恩恵を受けることができる。本発明の例は、第３世代パートナーシッププロジェクト（３ＧＰＰ）によって標準化されている「ＥＤＧＥ」（ときどき２．５Ｇとも呼ばれる。）動作に関しても記載される。これは、フラットなＱノイズがＥＤＧＥ広帯域ノイズ仕様を満足するよう１３ビットの振幅変調（ＡＭ）分解能を必要とする。ＲＦ−ＤＡＣ性能の分解能を改善するためにアナログ信号の電圧分解能を適用する従来の技術を用いることは、デバイスマッチングのみによって１０ビットを超えるＡＭ分解能を達成するのは困難であると分かっている。
【００２１】
本発明の実施例は、ファーアウト・ノイズの問題を軽減するのを助け、かつ、高度な変調規格を満足するのみならず、図１のデジタル型のポーラー・アーキテクチャをマルチコアＲＦ集積にとってより魅力的なものとするよう、記載される。本発明の実施例は、有意な分解能改善がインクリメンタルＰＷＭによって達成されるＲＦ−ＤＡＣ構造を提案する。ＰＷＭは、信号が、時間領域の情報であるパルスの幅又は存続期間において運ばれるので、時間領域の動作である。現在のＣＭＯＳ技術において、時間領域の処理は、参照により本願に援用されるR.B.Staszewski、”Digital  deep-submicron  CMOS  frequency  synthesis  for  RF  wireless  application”、米国テキサス大学博士論文、２００２年７月に記載されるように、スイッチング時間がデバイススケーリングによって改善するので、電圧／電流領域の処理よりも高い分解能を達成することができる。新規かつ進歩的な振幅分解能の改善が、本発明の実施例において、デジタル・ポーラー・トランスミッタにより検証されるが、それはデジタル型Ｉ／Ｑアーキテクチャにも適用されてよい。
【００２２】
本発明の実施例において、ＰＷＭは、相対的なパルス位置に依存して中心ＰＷＭ及び非中心ＰＷＭに分類されてよい。中心ＰＷＭによる振幅分解能の改善は、参照により本願に援用される非特許文献１０で与えられる。本発明の実施例は、非中心ＰＷＭによりＰＷＭスキームを拡張し、それを実施及び性能に関して中心ＰＷＭスキームと比較する。
【００２３】
本発明の実施例は、ＤＰＡの振幅分解能を改善するようＰＷＭスキームの詳細を論じる。中心ＰＷＭ及び非中心ＰＷＭは両方とも、パルス幅が直接的に選択される場合に、不正確なＲＦ信号を生じることが示される。その場合に、正確なＲＦ信号を生成するＰＷＭ信号のプレディストーションが与えられる。次いで、非中心ＰＷＭスキームのためのＬＵＴサイズ低減技術が続く。中心ＰＷＭ及び非中心ＰＷＭのための異なるポーラー・トランスミッタアーキテクチャが記載され、各ＰＷＭスキームの挙動シミュレーション結果は、記載される方法の利点を示すために与えられる。
【００２４】
本発明の実施例は、図３に示されるように、ＰＷＭ制御信号によって駆動される少なくとも１つの付加的な単位スイッチングデバイスによって拡大されるＤＰＡを記載する。これにより、ＰＷＭ発生器は、ＰＷＭ信号がＤＰＡから出力されるエンベロープＲＦキャリアを調整するように、複数の選択可能なスイッチングデバイスのサブセットにＰＷＭ制御信号を入力する。これに関連して、語「調整する」は、ＤＰＡから出力されるエンベロープＲＦキャリアをＰＷＭ制御信号により変更するよう、加えること、減じること、組み合わせること、インクリメントすること、ディクリメントすること、又は他の動作を行うことを含む。なお、幾つかの例において、ＤＰＡの振幅分解能は、例えばＲＦ周期の正側の半サイクル内で短時間のインターバルの間にのみ付加されたスイッチングデバイスをオンすることによって、改善する。ＲＦ出力振幅は、時間インターバルによって制御され、分解能は、ターニングオン（turning-on）信号の時間精度によって決定されてよい。
【００２５】
ここで図３を参照すると、ＰＷＭ駆動トランジスタを付加した振幅分解能改善回路３００が示されている。図３におけるＤＰＡの振幅分解能は、ＰＷＭの時間分解能によって制限される。最新のＣＭＯＳプロセスでは、スイッチング時間は、通常、技術スケーリングノードにつき０．７×だけ改善されるようになる。従って、時間領域においてより高い分解能を達成することは、電圧／電流領域におけるよりも容易である。６５ｎｍＣＭＯＳプロセスで、２０ｐｓｅｃの最小時間分解能は、プロセス、温度、及び電圧の各変動に対して保証するのが容易である。
【００２６】
元のシステムにおけるスイッチングデバイスは、デジタル振幅信号の整数ワード（integer  word）によって制御される。元のＤＰＡの振幅分解能を高めるために、振幅の分数ワード（fractional  word）は、図３における余分のスイッチングデバイスを制御する。このようにして、追加のデバイスが引き起こしうる最大エラーは、元のシステムの量子化ノイズよりも小さい。結果として、ＰＷＭ信号における追加のノイズ又はジッタは、全体の性能に影響を及ぼさない。
【００２７】
ここで図４を参照すると、（ａ）水平スライシング、（ｂ）中心ＰＷＭによる垂直スライシング、及び（ｃ）非中心ＰＷＭによる垂直スライシングによる振幅分解能改善の例が図式的に表されている。この問題を説明するよう、図４は、最初に、電圧又は電流信号において余分の３ビットを付加するための３つの異なる量子化方法４００を表す。ＤＰＡのために、図４における垂直軸は、出力エンベロープに直接的に比例するスイッチングトランジスタの導電性又は電流を表し、その元の分解能は、図１のシステムにおける１０ビットである。図４（ａ）は、信号の水平スライシングを示し、これは、ＤＡＣのための従来の量子化方法である。図４（ｂ）及び（ｃ）は両方とも、出力振幅が垂直スライス信号の時間インターバルによって制御される場合に、信号の垂直スライシングを示す。図４（ｂ）におけるパルスは中心に位置し、一方、図４（ｃ）におけるパルスはｔ＝０に整列されることに留意すべきである。この量子化方法は、パルス幅が有限数の量子化されるパルス幅を有するところのＰＷＭである。追加パルスの位置に依存して、垂直スライシング方法は、図４（ｂ）及び（ｃ）に示されるように、中心ＰＷＭ及び非中心ＰＷＭとして分類されてよい。
【００２８】
水平スライシングスキームに関し、分解能は、デバイス不一致とともに、スイッチングトランジスタの利用可能な面積及び電力によって設定される。これは、最小デバイスサイズを制限する。対照的に、垂直スライシングスキームの分解能は、時間分解能によって設定される。従って、垂直スライシングは、時間分解能がより細かい場合に、同じ最小デバイスサイズを有して、水平スライシングよりも高い分解能を達成することができる。最新のナノメートルスケールのＣＭＯＳ技術において、時間分解能はより良くなっており、ＰＷＭを用いることは、ＤＰＡの振幅分解能を改善するためのより良い選択のように思われる。
【００２９】
ここで図４の第２の部分４５０を参照すると、（ｄ）水平スライシングの分数部分、（ｅ）中心ＰＷＭによる垂直スライシングの分数部分、及び（ｆ）非中心ＰＷＭによる垂直スライシングの分数部分による振幅分解能改善メカニズムが表されている。図４の第２の部分４５０は、図４の第１の分数部分のみを表す。ここで、Ｔは、ＲＦキャリア信号の時間周期であり、ｖは、水平スライシングを用いて単位スイッチングデバイスによって生成される電圧／電流レベルであり、τは、垂直スライシングのパルス幅である。振幅スイッチは、ＤＣＯ半周期Ｔ／２の間にのみオンされることに留意すべきである。単位スイッチングデバイスによって生成される電圧／電流レベルのフルサイズは、１に正規化される。この例で、分数ワードは、８割増振幅レベルを有して、余分の３ビット分解能を加える。ＰＷＭ信号のパルス位置は、キャリア信号の第１の半サイクルの中央にあってよい（中心ＰＷＭ）。あるいは、それは、メインスイッチング波形と整列されてよい（非中心ＰＷＭ）。
【００３０】
直感的に、図４（ｄ）、（ｅ）及び（ｆ）の全ての信号は、信号の全面積が同じであるから、電力に関して同じである。しかし、参照により本願に援用される非特許文献５で指摘されるように、それらはＤＣにおいてのみ同等である。水平及び垂直スライシング信号のフーリエ変換は下記の通りである。
【００３１】
【数１】
2011234348.tif 000003
ＸＨ（ｊω）、ＸＣ（ｊω）、及びＸＮＣ（ｊω）は、それぞれ、水平スライシング信号、中心ＰＷＭ信号、及び非中心ＰＷＭ信号である。図４の例で、ｖは３／８であり、τは（３／８）×（Ｔ／２）である。
【００３２】
図５は、各場合のフーリエ変換の振幅及び位相を表し、それは、水平及び垂直スライシングが１／Ｔヘルツのキャリア周波数において同じでないことを明示する。最初に、水平スライシングのフーリエ変換の振幅は、垂直スライシングのそれとは異なっている。第２に、非中心ＰＷＭによる垂直スライシングの位相は、水平スライシングの位相とは異なっているが、中心ＰＷＭの位相は、水平スライシングの位相と同じである。ＲＦ−ＤＡＣは、入力デジタルコードに対応するキャリア周波数で信号を生成することを目的としている。従って、図５における垂直スライシング信号は、たとえそれが正確なＤＣ信号を生成するとしても、不正確なＲＦ信号を生成する。
【００３３】
ＲＦ−ＤＡＣによる不正確なＲＦ信号は、より高い量子化ノイズを生じさせる。キャリア周波数（ω＝２π／Ｔ）でのフーリエ変換は、ＲＦ−ＤＡＣのための量子化ノイズ分析のために試験されるべきであり、それらは下記の通りである。
【００３４】
【数２】
2011234348.tif 000004
図６は、パルス幅及び水平スライシングレベルの関数として（１）及び（２）において導出される８レベル水平及び垂直スライシング信号のキャリア周波数での振幅を表す。（２）及び（３）の振幅は同じであることに留意すべきである。キャリア周波数での最大振幅は、単純な量子化エラー推定のために１に正規化され、下記の表１は、各入力コードごとのＲＦ振幅及び対応する量子化エラーを示す。表１で、垂直スライシングの量子化エラーの範囲は、１／１６＝０．０６２５よりもずっと大きい。それは、垂直スライシングによる量子化ノイズが水平スライシングのそれよりも大きいことを意味する。量子化ノイズ電力は、エラーの確率が均一に分布しているとすると、確率密度関数によって推定可能である。計算されるノイズ電力は、水平スライシングが３ビット分解能を達成し、一方、垂直スライシングが０．９ビット分解能しか達成しないことを示す。従って、ＰＷＭによる分解能改善は、図６及び表１に示されるように、垂直スライシング信号のＤＣ振幅が水平スライシング信号のＤＣ振幅と一致するようにパルス幅が選択される場合に、大幅に損なわれる。
【００３５】
【表１】
2011234348.tif 000005
非中心ＰＷＭによる垂直スライシングは、位相不一致により、より一層信号を歪ませる。（１）及び（２）におけるフーリエ変換の位相は、ｖ又はτにかかわらず、−π／２であるが、（３）における位相はτに依存する。従って、水平スライシング信号及び非中心ＰＷＭ信号のフーリエ変換の位相は、τがＴ／２でない限り、相違する。このようにして、非中心ＰＷＭの位相は、正確なシンボル表現のために、補償されるべきである。
【００３６】
位相補償の重要性が図７に提示されている。図７は、位相エラーの有無によるＩ／Ｑ平面におけるＥＤＧＥシンボルの一例の軌跡を表す。図７（ａ）は、如何なる振幅／位相量子化も伴わない理想的なシンボル軌跡を示す。図７（ｂ）は、振幅量子化を伴うシンボル軌跡を示す。この場合には位相エラーは存在せず、それにより、そのスペクトルは、振幅量子化エラーにより、ノイズのみを示す。水平スライシング及び中心ＰＷＭは、このシンボル軌跡を示す。図７（ｃ）は、振幅量子化及び位相エラーを伴う軌跡を示す。たとえそれが図７（ｂ）と同じ振幅量子化を有するとしても、位相エラーは、起伏のあるシンボル軌跡を生じさせ、これはスペクトルにおいて更なるノイズを引き起こす。
【００３７】
［ＰＷＭ信号のプレディストーション（predistortion）］
ＰＷＭの振幅歪みは、中心及び非中心ＰＷＭの両方について存在する。対照的に、位相歪みは、非中心ＰＷＭによってのみ引き起こされる。最初に、どのように中心ＰＷＭの振幅歪みを回避又は低減するかについて論じる。これは、非特許文献１０において簡単に紹介されている。次いで、非中心ＰＷＭの位相及び振幅歪みについて論じる。
【００３８】
［中心ＰＷＭのためのＰＷＭ信号のプレディストーション］
水平スライシングと中心ＰＷＭとの間の振幅不一致に対する１つの解決法は、キャリア周波数での垂直スライシングの振幅が対応する水平スライシングの振幅と同じであるように、垂直スライシングのためのパルス幅を選択することである。
【００３９】
【数３】
2011234348.tif 000006
式（４）は、どのように中心ＰＷＭ信号のためのパルス幅を選択するのかを示す。パルス幅が式（４）を満足する中心ＰＷＭ信号は、キャリア周波数で、対応する水平スライシング信号と同じ振幅を有する。中心ＰＷＭ信号は水平スライシング信号と同じ位相を有することに留意すべきである。このようにして、位相歪みは、中心ＰＷＭ信号に関しては懸案事項ではない。
【００４０】
【表２】
2011234348.tif 000007
図８は、式（４）を満足する中心ＰＷＭ信号のフーリエ変換の振幅の例である。図８で、キャリア周波数での中心ＰＷＭ信号の振幅が水平スライシング信号の振幅と同じであることは明らかである。表２はパルス幅の一例を示し、かかる例に関し、キャリア周波数での振幅及び位相は、対応する水平スライシング信号のそれらと同じである。表２に示されているパルス幅を用いる中心ＰＷＭ信号の振幅分解能も、水平スライシング信号のそれと同じである。あいにく、表２に示されているパルス幅は、高精度のＤＬＬ又は高分解能の遅延ライン等の正確な遅延コントローラによらずに生成するのが極めて困難である。従って、このようなＰＷＭ生成は実際的ではない。
【００４１】
【表３】
2011234348.tif 000008
ＰＷＭ信号は、そのパルス幅がある安定な遅延の整数倍である場合に、より容易に発生する。表３は、パルス幅がＴ／１６の整数倍であるところの例を示す。それは、また、式（４）を満足する対応する水平スライシング信号を示す。単純な遅延チェーンにより、表３に示されるようなパルス幅は生成され得る。従って、それは、より良い実施上の選択である。しかし、所望の水平スライシング信号と表３に示されるパルス幅との関係は、非線形である。プレディストーションデジタルＬＵＴは、このマッピングを実施するために利用されてよく、プレディストーションＬＵＴの内容は、振幅量子化エラーが最小限とされるように選択されるべきである。
【００４２】
表４は、中心ＰＷＭの適切なパルス幅に入力コードをマッピングするためのプレディストーションデジタルＬＵＴの一例を示す。表４の例で、ＬＵＴは、５ビット入力を８入力パルス幅にマッピングする。ＬＵＴマッピングは、振幅量子化エラーが最小限とされるように、キャリア周波数で入力コードと出力振幅との間の関係を線形化する。表４における量子化エラーの範囲は、ときどき、±１／１６＝±０．０６２５である理想的な８レベル信号の最大量子化エラーよりも大きいことに留意すべきである。図６は、表４におけるＬＵＴの量子化ノイズがより大きくなる理由をより詳細に説明している。量子化ステップは、図６に示されるように、パルス幅が比較的短い場合に、８レベル水平スライシングのものよりも大きい。従って、プレディストーションＬＵＴ及び８レベル中心ＰＷＭによる量子化エラーは、理想的な３ビット水平スライシングのものよりも大きい。表４におけるＬＵＴを用いる中心ＰＷＭの量子化ノイズ電力は、また、確率密度関数によって計算されてよく、キャリア周波数での計算された振幅分解能は、２．６ビットである。
【００４３】
表２及び表３から分かるように、ＰＷＭ信号のＲＦ電力を線形化する２つのオプション、すなわち、均一なデータ入力を不均一なパルス幅にマッピングすること（表２）、及び不均一な入力を均一なパルス幅にマッピングすること（表３）が存在する。明らかに、均一から不均一へのマッピングは、３ビット分解能を達成するための犠牲を必要とせず、一方、不均一から均一へのマッピングは、０．４ビットだけ分解能低下を示す。しかし、表３におけるパルス幅は、単純な遅延チェーンを用いて容易に発生する。プレディストーションＬＵＴは、また、デジタルＣＭＯＳプロセスでの実施が容易である。従って、振幅分解能の劣化をほとんど有さずにシステム全体の複雑性を最小限とするのを助ける中心ＰＷＭのためのプレディストーションＬＵＴを用いることが提案される。
【００４４】
【表４】
2011234348.tif 000009
［非中心ＰＷＭのためのＰＷＭ信号のプレディストーション］
中心ＰＷＭとは対照的に、水平スライシング信号及び非中心ＰＷＭ信号のフーリエ変換の位相は相違するので、非中心ＰＷＭに関しては、位相補償が必要とされる。従って、非中心ＰＷＭ信号によって生成される位相エラーは補償されるべきである。新規かつ進歩的なＰＷＭスキームは、ＲＦ信号の位相を扱うことができる、ＰＬＬを備えたデジタル・ポーラー・トランスミッタを有して検証される。ＰＬＬは、位相エラーを補償することができるが、位相信号経路のために付加的なＬＵＴを必要とする。
【００４５】
非中心ＰＷＭのフーリエ変換の位相のみならず振幅も、中心ＰＷＭ信号のものとは相違する。式（１）、（２）及び（３）は、振幅信号の分数部分のフーリエ変換でしかない。整数部分及び分数部分の両方を含む完全な信号のフーリエ変換は下記の通りである。
【００４６】
【数４】
2011234348.tif 000010
ここで、
【００４７】
［外１］
2011234348.tif 000011
は、それぞれ、整数部分及び分数部分の両方を含む水平スライシング、中心ＰＷＭ及び非中心ＰＷＭのフーリエ変換である。Ｖは、ＤＰＡによって生成される整数部分である。幾つかの実施例において、ここで記載されるように、ＤＰＡは、全ＤＰＡの組（例えば、電力発生段全体の組）を含んでよい。式（５）及び（６）における整数部分及び分数部分の位相は、同じである。従って、式（６）における中心ＰＷＭ信号の分数部分が、式（５）における目標とする水平スライシング信号のものと同じである場合に、完全な信号の振幅は同じである。言い換えると、中心ＰＷＭのためのτはｖのみに依存し、Ｖには依存しない。しかし、式（７）に示されるように、非中心ＰＷＭ信号の分数部分の位相は、整数部分の位相とは相違する。従って、最終的な信号の振幅は複素平面におけるベクトル和である。図９は、より明らかに状況を表す。中心及び非中心ＰＷＭのための適切なパルス幅τを選択する目的は、整数部分を含む信号全体を、図９（ａ）に表されている理想的な水平スライシング信号と同じにすることである。中心ＰＷＭに関し、それは、パルス幅τがｖによってのみ決定され、整数部分Ｖとは無関係であるため、単純なタスクである。しかし、非中心ＰＷＭに関し、分数部分の位相は整数部分の位相とは同じでない。結果として、信号全体の振幅は、図９（ｃ）に示されるように、整数部分及び分数部分のベクトル和である。ベクトル和は、整数部分のみならずパルス幅τの関数である。従って、非中心ＰＷＭのための振幅プレディストーションＬＵＴは、整数部分を考慮すべきであり、一方、中心ＰＷＭのためのＬＵＴは、その入力として分数部分しか取らない。言い換えると、非中心ＰＷＭのための振幅プレディストーションのサイズは、中心ＰＷＭのためのＬＵＴよりも大きくなければならない。
【００４８】
一例として、非中心ＰＷＭのための振幅プレディストーションＬＵＴの全長サイズは、振幅の整数ワードが１０ビットであり、かつ、分数ワードが５ビットである場合に、３２７６８ワード（１５ビット＝１０ビット＋５ビット）であるべきである。しかし、中心ＰＷＭのための振幅プレディストーションＬＵＴのサイズは、ＬＵＴが入力として分数部分しか取らないために、たった３２ワード（５ビット）である。然るに、非中心ＰＷＭは、中心ＰＷＭよりもずっと大きい振幅プレディストーションＬＵＴを必要とする。
【００４９】
それでもなお、ある条件下で、非中心ＰＷＭのための振幅プレディストーションＬＵＴのサイズは、近似によって有意に低減可能である。下記の式に従って、整数部分の位相は、常に虚数であり、分数分の位相は、τに依存する実数部分及び虚数部分の両方を有する。実数部分は分数ワードからのみ派生することに留意すべきである。下記の式は、実数部分及び虚数部分に分けられ、実数部分は、以下のように、整数部分Ｖが分数部分よりもずっと大きい場合に、無視可能である。
【００５０】
【数５】
2011234348.tif 000012
式（８）は、Ｖが十分に大きい場合に有効である。図１０から分かるように、ベースバンド信号の整数部分を表すＶが、虚数部分と比較して実数部分が無視できるほど増大する場合に、θは極めて小さくなる。従って、式（８）は、大きな振幅信号ための極めて良好な近似である。ＥＤＧＥ信号に関し、振幅は、信号のピーク対最小比を約１６．４ｄＢに保つために、ある振幅よりも常に大きい。ベースバンド入力信号がＥＤＧＥ信号である場合に、Ｖは、式（８）に係る条件を満足するほど十分に大きくなりうる。ＥＤＧＥ信号に関する式（８）の有効性は、シミュレーションによって確認され、その結果は後で述べられる。式（８）が有効である場合、中心ＰＷＭと同じサイズの振幅プレディストーションＬＵＴが、非中心ＰＷＭの振幅プレディストーションのために用いられてよい。ＬＵＴは、下記の式に基づいて実現されるべきである。
【００５１】
【数６】
2011234348.tif 000013
さらに、図９（ｃ）は、非中心ＰＷＭ信号の位相が整数ワードのみならずτにも依存することから、振幅プレディストーションのみならず、位相補償ＬＵＴも振幅の整数部分を考慮すべきであることを示す。結果として、位相プレディストーションＬＵＴのサイズは非常に大きい。しかし、特定の近似技術が、そのサイズを低減するのにも役立つことができる。
【００５２】
図１０は、理想的な水平スライシング信号及び対応する非中心ＰＷＭ信号の比較１０００を示す。複素平面全体は、単純なｔａｎ−１近似のために、反時計回りに９０度だけ回転される。非中心ＰＷＭによる位相歪みの量はθであり、下記の通りである。
【００５３】
【数７】
2011234348.tif 000014
従って、位相プレディストーションの量は、下記の通りであるべきである。
【００５４】
【数８】
2011234348.tif 000015
ここで、φは、非中心ＰＷＭ信号のための必要とされる位相プレディストーションである。テイラー展開によるｔａｎ−１の近似は、下記の通りである。
【００５５】
【数９】
2011234348.tif 000016
図１０（ｂ）に示されるように、整数部分が増大する場合にθは０に収束するから、式（１２）は、整数部分が十分に大きい限りは有効である。かかる近似により、式（１１）は、下記のような単純な閉形表現となる。
【００５６】
【数１０】
2011234348.tif 000017
式（１３）は、位相プレディストーションＬＵＴが２つのより小さいＬＵＴ及び乗数に分けられることを暗示する。１つのＬＵＴは、振幅信号の整数ワードをとり、１／Ｖを計算し、一方、他のＬＵＴは、分数ワードをとり、ｃｏｓ（πτ／Ｔ）ｓｉｎ（πτ／Ｔ）を計算する。位相補償の総量は、それら２つの出力の乗算である。このように、位相プレディストーションＬＵＴは、それほど複雑でなく実施可能である。ポーラー・トランスミッタで、ＲＦ  ＰＡのＡＭ−ＰＭ歪みを補償するＬＵＴは、既にシステムにおいて存在する可能性が高い。この場合に、１／Ｖに係るＬＵＴは、既存のＡＭ−ＰＭプレディストーションＬＵＴと組み合わされてよく、ｃｏｓ（πτ／Ｔ）ｓｉｎ（πτ／Ｔ）を計算する分数ワード入力及び乗数を有する小さなＬＵＴがさらに必要とされる。
【００５７】
式（１３）の有効性は、図１１に示されるように、確認される。整数ワードは、０から１０２３の範囲にある１０ビットであり、分数ワードは５ビット（３２レベル）である。式（１３）における近似は、入力コードが１００を超える場合に、式（１１）とうまく一致するが、それらは、入力コードが６よりも小さい場合は相違する。入力コードは、ポーラー・トランスミッタにおける入力ベースバンド信号の振幅を表すが、目下、非中心ＰＷＭのための位相補償が扱われていることに留意すべきである。ＥＤＧＥ信号に関し、入力コードは、先に説明されたようにそのピーク対最小比を保つために、ある振幅よりも常に大きい。結果として、式（１３）は、後述されるシミュレーションによって確認されるように、ＥＤＧＥのための極めて良好な近似である。
【００５８】
ポーラー・トランスミッタの位相経路の分解能は、システム全体の複雑さに影響を与える他の制限である。位相プレディストーションＬＵＴのサイズは、入力分解能のみならず、ＰＬＬの位相入力となる出力分解能にも依存する。ＡＤＰＬＬが用いられる場合、ＡＤＰＬＬの位相入力の分解能も、例えばＤＣＯ、デジタルループフィルタ及びＴＤＣ等の構成ブロックの複雑さに影響を与える。非中心ＰＷＭ方法の必要とされる位相分解能は、シミュレーションによって決定可能であり、種々の位相分解能による結果については後述する。
【００５９】
非中心ＰＷＭのための位相補償１２００は、図１２に表されるように、瞬時に起こるべきである（すなわち、十分幅広いバンド幅を有する）ことに留意すべきである。それは、ＡＤＰＬＬが、２点変調等の特別の方法を用いるべきことを意味する。参照により本願に援用される非特許文献９は、瞬間の位相／周波数シフトのためにフィードフォワード経路を用い、さらに、閉ループ反作用（closed-loop  counteract）を補償するためにプレディストーション経路を用いる。従って、図１２に示される瞬時の位相シフトが可能である。
【００６０】
［ＰＷＭを用いる振幅分解能改善］
上記の分析を鑑み、ＰＷＭ発生器を用いるポーラー・トランスミッタの振幅分解能を改善するためのアーキテクチャについて記載する。中心ＰＷＭ及び非中心ＰＷＭのためのアーキテクチャは、それらの異なった特性のために、相違するはずである。最初に、非特許文献１０で開示される中心ＰＷＭのためのアーキテクチャについて論じ、次いで、非中心ＰＷＭのためのアーキテクチャを紹介する。ＰＷＭ発生器において使用される単純な遅延チェーンについても記載し、その回路レベルシミュレーション結果を示す。最後に、中心及び非中心ＰＷＭ方法について比較を行う。
【００６１】
［中心ＰＷＭを用いるアーキテクチャ］
ここで図１３を参照すると、中心ＰＷＭ信号を生成するＰＷＭ発生器を備えるポーラー・トランスミッタのアーキテクチャ１３００の一例が、本発明の幾つかの実施例に従って表されている。アーキテクチャ１３００は、図１に表されている元のポーラー・トランスミッタから拡大されていることに留意すべきである。太線で表されている構成ブロックは、元のポーラー・トランスミッタに加えられ、その振幅分解能を改善する。図１３で、ＰＷＭ発生器１３０２は、２ＮのＰＷＭレベルの中心ＰＷＭ信号を生成する。元の振幅信号はＮＡビットである。整数部分はＮｉｎｔビットであり、それは直接的にＤＰＡのスイッチングトランジスタを駆動する。Ｎｆｒａｃビット信号は、振幅信号の分数部分であり、式（４）に基づいて実現される中心ＰＷＭのための振幅プレディストーションＬＵＴ１３０４に入る。ＬＵＴ１３０４は、Ｎｆｒａｃビット入力及びＮＰＷＭビット出力を有する。それは、最新のＣＭＯＳプロセスにおいて、そのサイズがたった２Ｎｆｒａｃワードであるから、極めて小さい面積しか占有しない。この実施例において、入力としては５ビット分数ワードが使用され、出力としては１２レベル中心ＰＷＭ信号が使用された。これらは、プレディストーションＬＵＴ１３０４において３２個の４ビットデータワードによって表される。従って、中心ＰＷＭのために必要とされるＬＵＴのサイズは、２５ワード×４ビット＝１２８ビットである。このＬＵＴは、また、面積を最小限とするように、元のポーラー・トランスミッタにおけるＤＰＡのためのＬＵＴと統合されてよい。
【００６２】
ここで図１４を参照すると、中心ＰＷＭ発生器の概念ブロック図１４００及びそのタイミング図の例が、本発明の幾つかの実施例に従って表されている。１つの例で、２つのパルス信号ｄ１及びｄ２は、所望のパルス出力を生成するために、２つの単純な遅延チェーン１４０２及び１４０４により調整される。
【００６３】
より良いセンタリング能力を達成するために、図１３及び図１４におけるパルスセンタブロック１３０６及び１４０６は、ＤＬＬ又は高分解能遅延ラインとともに実施されてよく、メインクロック遅延を扱い、それによって、ＰＷＭ信号のパルス位置を制御する。パルスセンタブロック１３０６／１４０６は、プロセス変動に対して図４（ｂ）に表されるようにＰＷＭの位置をキャリア信号の第１の半サイクルの中心に保つ点で、重要な役割を果たす。ＰＷＭが中心に位置しない場合、それは、出力信号の位相歪みを引き起こす。チャネルスイッチングは、パルス位置がクロック周期Ｔと相対的であることから、もう一つの問題である。従って、相対的なパルス位置は、クロック周期が変化する場合に変化する。パルスセンタブロック１３０６／１４０６は、どのＴＸチャネルが選択されようともパルス位置が常に中心にあるように、ＰＷＭのクロック入力（ｃｌｋ１）の遅延を変化させることができる。
【００６４】
ここで図１５を参照すると、非中心ＰＷＭによるポーラー・トランスミッタ１５００の一例が、本発明の幾つかの実施例に従って表されている。新規のアーキテクチャは、図１における元のポーラー・トランスミッタから拡大される。図１５で、ＰＷＭ発生器は、２ＮのＰＷＭレベルの非中心ＰＷＭ信号を生成する。位相ＬＵＴ１５０２は、入力として振幅信号のＮｆｒａｃビット分数ワードとり、式（３）によりｃｏｓ（πτ／Ｔ）ｓｉｎ（πτ／Ｔ）を計算する。振幅信号のＮｉｎｔビット整数ワードは、逆数を計算する構成ブロック１５０４に入る。ブロック１５０４は、算術ロジック又はＬＵＴであってよい。大部分の商用のポーラー・トランスミッタシステムには、ＡＭ−ＰＭ  ＬＵＴが存在する。従って、１／ｉｎブロック１５０４は、単純に、既存のＬＵＴと組み合わされてよい。位相ＬＵＴ及び１／ｉｎブロック１５０４の組合せは、上述されたように、近似された位相プレディストーション値を計算する。振幅経路のための更なるＬＵＴ１５０６も使用され、それは振幅信号の分数ワードをとる。ＬＵＴ１５０６の内容は、近似である式（９）に従って導出される。非中心ＰＷＭは、ＰＷＭ発生器１５０８がメインクロックに参照される限りは、メインクロックと常に整列されるので、パルスセンタブロックはこの場合に不必要であることに留意すべきである。
【００６５】
ここで図１６を参照すると、非中心ＰＷＭ発生の概念ブロック図１６００及びそのタイミング図の例が、本発明の幾つかの実施例に従って表されている。この場合に、生成されるＰＷＭは、メインクロックの立ち上がりと整列される。必要に応じて、図１６における構成ブロックは、ＰＷＭが立ち上がりに代えてクロックの立ち下がりと整列するように、容易に変形可能である。その場合に、振幅及び位相プレディストーションＬＵＴの内容は変更されるべきであるが、全体のアーキテクチャは同じままである。図１６は、図１４に示される中心ＰＷＭ発生器と比較して、ただ１つの遅延チェーン１６０２しか必要としないことに留意すべきである。従って、図１６のアーキテクチャは、全体として実施するのがより一層容易である。
【００６６】
図１４及び図１６におけるＰＷＭ発生器は、遅延がデジタル制御可能である遅延チェーン１４０２／１４０４／１６０２を必要とする。ＰＷＭ発生器のための単純なインバータに基づく遅延チェーン１７００について以下に記載する。図１７は、そのための回路を表す。インバータｉｎｖ１、ｉｎｖ２、ｉｎｖ３及びｉｎｖ４がカスケード接続されており、それらの入力ノードは、一部のインバータがある電圧に保持され、一方、残りのインバータは前の段からの信号を伝播するように、強制的に所望の論理レベルに設定されてよい。インバータｉｎｖ１乃至ｉｎｖ４の各入力ノードには３つのとり得る状態、すなわち、ハイ（ｈｉｇｈ）、ロー（ｌｏｗ）及び局所フローティングがある。インバータｉｎｖ１、ｉｎｖ２、ｉｎｖ３、又はｉｎｖ４の入力ノードがフローティングに設定される場合、そのノードの電圧は、前の段によって決定される。従って、そのインバータｉｎｖ１、ｉｎｖ２、ｉｎｖ３、又はｉｎｖ４はデジタル信号を伝播する。信号を伝播するインバータの数を制御することによって、回路の全体的な伝播遅延が変更可能である。
【００６７】
図１８は、どのように当該回路が４インバータ遅延１８００を生成するのかを表す。リセット状態で、４つ全てのｉｎｖ１乃至ｉｎｖ４の入力は、遅延チェーンの出力がローであるように、インバータｉｎｖ１乃至ｉｎｖ４の入力ノードにあるプリセットデバイスによって、ある電圧に保持される。４インバータ遅延を生成するために、最後の３つのインバータｉｎｖ２乃至ｉｎｖ４の入力はフローティングに設定される。このとき、最初の段が出力を決定する。従って、第１のインバータｉｎｖ１の入力がハイになった後、信号は４つのインバータを通って伝播する。総体的な遅延は、
ｄｅｌａｙ＝ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１＋４・ｄｅｌａｙｉｎｖ
である。ここで、ｄｅｌａｙｉｎｖは、インバータ遅延であり、ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１は、ｉｎｖ１の入力がハイになるのにかかる時間であり、クロックから信号の開始までの遅延（クロック・ツー・スタート（clock-to-start）時間）である。ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１は、プリセットデバイスのうちの１つのサイズＰ１と、ｉｎｖ１の入力ノードの総キャパシタンスとによって決定される。
【００６８】
図１９は、３インバータ遅延の場合１９００を表す。３インバータ遅延を生成するために、最後の２つのインバータｉｎｖ３及びｉｎｖ４の入力はフローティング状態となる。最初の２つのインバータｉｎｖ１及びｉｎｖ２の入力がそれぞれ、ハイ及びローに設定される場合、信号は、最後の３つのインバータｉｎｖ２乃至ｉｎｖ４を通って伝播し、３インバータ遅延を生成する。ｉｎｖ１の入力は、ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１の前は依然としてローであることに留意すべきである。従って、ｉｎｖ１は、ｉｎｖ２の入力である出力を、ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１の前はハイにしようとし、一方、Ｎ２は、ｉｎｖ２の入力をローにしようとする。Ｎ２がｉｎｖ１のサイズよりもずっと大きい場合は、ｉｎｖ２の入力は、ｔｃｌｋ−ｔｏ−ｓｔａｒｔ１の前でさえ強制的にローになる。この場合に、ｉｎｖ２の入力がローになるのにかかる時間ｔｃｌｋ−ｔｏ−ｓｔａｒｔ２は、Ｎ２のサイズ及びｉｎｖ２の入力ノードキャパシタンスによって決定される。Ｎ２のサイズが小さい場合は、ｉｎｖ１の入力がハイになった後にのみｉｎｖ２の入力はローになることができるので、ｔｃｌｋ−ｔｏ−ｓｔａｒｔ２はｔｃｌｋ−ｔｏ−ｓｔａｒｔ１よりも長い。いずれの場合にも、図１９の総遅延は
ｄｅｌａｙ＝ｔｃｌｋ−ｔｏ−ｓｔａｒｔ２＋３・ｄｅｌａｙｉｎｖ
である。プリセットデバイスに対してより小さいインバータを用いることは、クロック・ツー・スタート時間を縮めるが、インバータ遅延を増大させる。このトレードオフは、記載される遅延チェーン回路のトランジスタサイジングのために考慮されるべきである。
【００６９】
記載される遅延チェーン回路の最終的な伝播遅延は、デジタル信号によって制御される。従って、各段ごとに適切な制御信号を生成するデジタル回路が必要とされる。さらに、それらの信号は、遅延チェーンの出力が遅延されたクロックであるべき点で、クロックを参照されるべきである。図２０は、各段ごとに制御信号を生成するようデジタル回路を有する遅延発生器２０００の詳細を表す。クロックを供給される１つの入力部を備えたＡＮＤゲート及びＯＲゲートが必要とされ、それにより、全ての制御信号はクロックと整列されることに留意すべきである。さらに、図２０に示されるように、ｃｌｋ及び
【００７０】
［外２］
2011234348.tif 000018
（以下、「バーｃｌｋ」と称する。）の両方が必要とされる。バーｃｌｋは、通常、差動ＬＣ発振器を用いるＰＬＬで利用可能である。
【００７１】
図２０の記載される回路の１つの欠点は、インバータ段の数が増えるほど、クロック信号の負荷がますます大きくなることである。しかし、メインクロックは、また、１０２４個の等価な単位スイッチングトランジスタから成るＤＰＡを駆動しなければならない（非特許文献１及び２）。スイッチングトランジスタによるクロック負荷と比較して、遅延段によって引き起こされる付加的な負荷は相対的に小さい。従って、付加的なクロック負荷は、従来のＤＰＡ回路の際立った設計変更を必要としない。
【００７２】
記載される遅延チェーン回路のレイアウト後シミュレーションは、例えば６５ｎｍＣＭＯＳプロセス等のナノスケールのＣＭＯＳプロセスにおいて行われる。設計されるインバータチェーンの総数は２５であり、回路シミュレーション結果は、次項で記載されるシステムの挙動レベルシミュレーションに適用される。理想的には、記載される回路によって生成される遅延は、１インバータ遅延の整数倍上に述されたクロック・ツー・スタート時間をプラスしたものである。しかし、各インバータの遅延は、デバイス不一致のために相違する。インバータの遅延変動は、スペクトル・モンテ・カルロ（Spectre  Monte  Carlo）シミュレーションによって推定される。推定される遅延変動は、また、次項で記載されるアーキテクチャの挙動シミュレーションのために考慮される。
【００７３】
図２１は、図２０の回路の不整合を平均化された伝播遅延の例２１００を図式的に表す。図２２は、インバータ段の平均遅延及び標準偏差を表す。図２２は、各インバータ段によるインクリメンタル遅延２２００を表し、ｉｎｖ２５の遅延は、クロック・ツー・スタート時間の寄与を含む。より多くのインバータをイネーブルとすることで、総伝播遅延は、１インバータ遅延に相当する約１９．５ｐｓｅｃずつ増大する。しかし、最小遅延は１インバータ遅延にクロック・ツー・スタート遅延をプラスしたものであるから、回路の最小伝播遅延は３５ｐｓｅｃである。各遅延の標準偏差は、１ｐｓｅｃよりも小さい。これは、公称遅延の約５％である。この結果は、後述されるように、挙動シミュレーションのために使用される。
【００７４】
図２３は、ｉｎｖ２５を除いた各インバータ段の平均遅延２３００を表す。ｉｎｖ２５の遅延には、クロック・ツー・スタート遅延が含まれる。平均遅延２３００は、入力コードが増大するにつれて、遅延が交互に僅かに上下することを示す。これは、インバータの立ち上がり及び立ち下がり時間の遅延不整合のためである。
【００７５】
［中心及び非中心ＰＷＭの比較］
中心及び非中心ＰＷＭは、上述されたように、非常に異なった特性を示し、それにより、それらは異なったアーキテクチャを必要とする。各場合のためのＰＷＭ発生器も、実際の実施において、異なった機能を示す。さらに、図１４及び図１６に示される例となるＰＷＭ発生が用いられるとすると、各ＰＷＭ発生器の分解能は、それらが同じ単位遅延を有する同じ遅延チェーンを有する場合でさえ相違する。
【００７６】
ここで図２４を参照すると、１／８×Ｔ／２の単位遅延を有する中心ＰＷＭ発生器及び非中心ＰＷＭ発生器の分解能比較の図式的な例２４００が、本発明の幾つかの実施例に従って表されている（（ａ）中心ＰＷＭ、（ｂ）非中心ＰＷＭ）。図２４は、様々なＰＷＭ分解能の理由を説明する。単位遅延時間はＴ／１６である。起こり得る中心ＰＷＭ信号の数は、パルスが全ての場合において中心に位置すべきであるから、４しかないが、非中心ＰＷＭの数は、図示されるように、８である。結果として、非中心ＰＷＭの時間分解能は、中心ＰＷＭの時間分解能の２倍である。理論上、非中心ＰＷＭは、中心ＰＷＭよりも良い振幅分解能改善を示すことができる。しかし、デジタルＰＬＬの位相分解能はデジタル制御され、それは通常ほとんど負担なく極めて細かくされるが、非中心ＰＷＭの振幅分解能はシステムの位相経路の分解能によっても影響されることに言及する価値がある。非中心ＰＷＭの振幅分解能は、また、システムが、近似に基づいてサイズを低減されたＬＵＴよりむしろ、振幅及び位相プレディストーションのためのフルサイズのＬＵＴを用いる場合を除いて、ピーク対最小比が大きい信号等、特定のベースバンド信号について低減しうる。ＡＤＰＬＬを用いるＥＤＧＥトランスミッタに関し、非中心ＰＷＭは、ＥＤＧＥ信号のベースバンド振幅が上述されるように有限なピーク対最小比を有することから、より良い選択でありうる。
【００７７】
【表５】
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表５は、中心及び非中心ＰＷＭによる記載されるアーキテクチャの比較をまとめる。位相補償の必要性とＰＷＭ発生器の複雑性との間には、ＰＷＭ選択に係るトレードオフが存在する。明らかに、非中心ＰＷＭ発生器は、中心ＰＷＭ発生器よりも実施が容易であり、対応する中心ＰＷＭよりも良い時間分解能を達成する。しかし、非中心ＰＷＭは位相補償を必要とする。非中心ＰＷＭは、位相経路の分解能が十分であり、かつ、ポーラー・トランスミッタにおけるＰＬＬが２点変調等の瞬間的な位相シフトの能力を有する限りは、内蔵される位相プレディストーションＬＵＴがＰＷＭ信号の位相補償のために使用可能であるから、ＡＭ−ＰＭプレディストーションＬＵＴを備えたポーラー・トランスミッタのための好ましい選択でありうる。
【００７８】
［ＰＷＭスキームによる例となるアーキテクチャの挙動シミュレーション］
中心及び非中心ＰＷＭを用いる記載される振幅分解能改善の効果は、‘CppSim  behabiour  simulator  package’（htt://www.cppsim.comで入手可能）においてM.Perrottによって著されるような挙動シミュレータによって確認される。シミュレーションファイル及び詳細な記載は、M.Park著の文献‘behabioural  simulation  of  an  amplitude  resolution  improvement  for  an  RF-DAC  employing  PWM  scheme’（http://www.cppsim.com/tutorials.htmlで入手可能）で見つけられる。記載されるアーキテクチャの主な目標は、ＤＰＡの振幅分解能を改善することである。従って、振幅経路のみが詳細にモデル化され、一方、位相経路は理想（ideal）としてモデル化される。ベースバンド入力信号は、ＥＤＧＥ信号の振幅成分である。出力スペクトルは、改善を示すよう元のＤＰＡの挙動モデルのものと比較される。
【００７９】
シミュレーションモデルにおいて、ＤＰＡへの入力は１０ビットであるが、ベースバンドＥＤＧＥの振幅信号は１５ビットである。従って、Ｎｉｎｔは１０であり、Ｎｆｒａｃは５である。５ビット分数ワードは、ＰＷＭ信号のパルス幅を制御する。２５段遅延チェーンは、ＣｐｐＳｉｍにおいてモデル化され、各段の公称遅延は２０ｐｓである。これは、６５ｎｍＣＭＯＳにおけるレイアウト後シミュレーションに基づくインバータ段の最悪の場合の遅延である。
【００８０】
ＤＰＡの非線形性は、元の１０ビットＤＰＡ回路に基づいてモデル化される。この非線形性を線形化する振幅プレディストーションＬＵＴは、ＤＰＡの測定される非線形性が、一般的に、参照により本願に援用される非特許文献８から知られるならば、シミュレーションモデルに含まれる。
【００８１】
遅延チェーンの遅延不整合の影響も挙動シミュレーションに含まれる。スペクトル・モンテ・カルロのシミュレーション結果は約５％の遅延不整合を示すが、挙動シミュレーションが保守的であるよう１０％の遅延不整合が用いられる。
【００８２】
［中心ＰＷＭによるシミュレーション結果］
中心ＰＷＭのための振幅プレディストーションＬＵＴは、遅延素子のシミュレーションされた公称遅延に基づいて実施され、その入力データは、Ｎｆｒａｃが５であるから、５ビットである。シミュレーションにおけるキャリア周波数は１．０４１７ＧＨｚであり、その周期は９６０ｐｓである。これは、法定のＧＳＭ／ＥＤＧＥ周波数ではないが、９６０ｐｓが遅延段の公称遅延（２０ｐｓ）の整数倍であることから、シミュレーションの便宜上選択されている。
【００８３】
図２５は、元の１０ビットＤＰＡ及び中心ＰＷＭによるＤＰＡの出力スペクトル２５００を示す。それは、また、振幅プレディストーションＬＵＴの有無による中心ＰＷＭのスペクトルの比較を示す。ＤＰＡの量子化ノイズは、図２５に示されるノイズスカート（noise  skirt）を生じる。ＬＵＴを有する１２レベルＰＷＭを用いるシステムの量子化ノイズは、元の１０ビットＤＰＡのものよりも約１８ｄＢ低い。このことは、ＤＰＡの振幅分解能が約２．７ビットだけ改善することを意味する。しかし、ＬＵＴを有さない中心ＰＷＭの量子化ノイズは、ＬＵＴを有するＰＷＭのものよりも約１０ｄＢ悪い。
【００８４】
理論上、中心ＰＷＭのための振幅プレディストーションＬＵＴは、遅延不整合が存在する場合に、各地縁談の正確な遅延に基づいて構成可能である。しかし、それは、遅延を測定する厳密な方法が必要とされるので、実際的ではない。この実施例において、ＰＷＭのためのＬＵＴは、遅延素子の既知の公称遅延に基づいて実施されるとする。言い換えると、ＬＵＴは、プロセス変動のみについて較正され、遅延不整合に留意しない。従って、如何なる遅延不整合もＬＵＴによって補償されず、全体の性能を悪化させる。図２６は、１０％の遅延不整合により最大で３ｄＢだけ量子化ノイズが増大することを示す出力スペクトル２６００を示す。これは、元の１０ビットＤＰＡに対して２．２ビットの分解能改善をもたらす。１０％の遅延不整合を有してさえ、中心ＰＷＭ方法のスペクトルは、関連するＲＸバンドに係る３ＧＰＰスペクトルマスクを満足する。
【００８５】
図２７は、ＰＷＭの位置が正確には中心にない場合にどの程度振幅分解能が低下するのかを示す出力スペクトル２７００を示す。ＰＷＭ信号の位置が１８ｐｓｅｃだけオフセットされる場合、最大で６ｄＢよりも大きい量子化ノイズが予想される。実際の実施において、図１３におけるパルスセンタブロック１３０６は、パルス位置を適切に制御する。従って、パルス位置エラーは性能を制限すべきでない。
【００８６】
［非中心ＰＷＭに関するシミュレーション結果］
図２８は、元の１０ビットＤＰＡ並びに位相補償を有する中心ＰＷＭ及び位相補償を有さない中心ＰＷＭを用いるＤＰＡの出力スペクトル２８００を示す。シミュレーションにおいて使用される非中心ＰＷＭ発生器の時間分解能は、２０ｐｓである。これは、後述する遅延チェーン回路の公称の単位遅延である。遅延不整合は考慮されない。振幅及び位相プレディストーションは、近似技術を用いずに行われ、各ＬＵＴのサイズは、ベースバンド入力データが、後述されるシミュレーションにおいて見られるように１５ビットであるから、この場合に２１５ワードである。非中心ＰＷＭを有するＤＰＡの量子化ノイズは、元の１０ビットＤＰＡのものよりも２０ｄＢ以上低い。これは、振幅分解能が少なくとも３ビットだけ改善されることを意味する。中心ＰＷＭよりも時間分解能が高いので、振幅分解能改善は、非中心ＰＷＭに関してずっと良いが、ＬＵＴのオーバーヘッドを必要とする。図２８は、非中心ＰＷＭによるＤＰＡの量子化ノイズが、位相補償がない場合に、より一層大きくなることを明らかにする。従って、位相補償は、非中心ＰＷＭにとって重要である。
【００８７】
ＣｐｐＳｉｍシミュレーションにおいて、位相補償は、可変遅延ブロックによって行われる。シミュレーション時間ステップは１０ｐｓｅｃであるが、位相補償のために必要とされる時間分解能は、図２８におけるシミュレーションのためのフェムト秒よりもずっと小さい。シミュレーション時間ステップを低減することに代えて、非特許文献８で消化される信号離散か技術が高速なシミュレーションのために用いられる。
【００８８】
図２９は、式（８）で導出される非中心ＰＷＭのための近似による振幅プレディストーションがＥＤＧＥ信号に適していることを示す出力スペクトル２９００を示す。理想的な振幅ＬＵＴ及び近似振幅ＬＵＴのそれぞれを有する非中心ＰＷＭのためのスペクトル間の差は、±０．２ｄＢよりも小さい。従って、近似によりサイズが低減された振幅ＬＵＴが、分解能の低下を伴わずに、より簡単な実施のために用いられ得る。
【００８９】
図３０は、近似による位相補償もＥＤＧＥ信号にとって十分に良好であることを証明する出力スペクトル３０００を示す。理想的な及び近似された位相補償のスペクトルは、図３０ではほとんど同じであり、２つのスペクトルの間の差は±０．４ｄＢよりも小さい。従って、図１５に記載される、サイズが低減されたＬＵＴによるアーキテクチャは、ＥＤＧＥ信号にとって十分である。
【００９０】
近似に基づいてサイズが低減された振幅及び位相プレディストーションＬＵＴを有してさえ、図２４で指摘されたように、主に、非中心ＰＷＭ発生器の時間分解能が中心ＰＷＭのものの２倍もあることから、非中心ＰＷＭは中心ＰＷＭよりも良い分解能改善を示す。しかし、実際には、デジタルＰＬＬにおける位相経路の分解能は、非中心ＰＷＭの場合に関して考慮されるべきである。図３１は、様々な位相分解能による出力スペクトル３１００を示す。明らかなように、位相分解能が低い場合に、量子化ノイズは増大する。図２６と比較して、図３１は、ＰＷＭ発生器が２倍の時間分解能を有しているとしても、位相経路の分解能が０．０５°よりも低い場合に、非中心ＰＷＭは中心ＰＷＭよりも悪いことを示す。従って、ＰＬＬの位相分解能は、一般に、非中心ＰＷＭにとってもう一つの設計制約である。ＡＤＰＬＬにおける典型的な位相分解能は１．５Ｈｚであり、これはキャリア周波数の１ＧＨｚでの０．００５°よりも約１００００倍良い分解能を生じさせることに留意すべきである。従って、位相分解能は問題ではない。
【００９１】
後述されるスペクトル・モンテ・カルロシミュレーション結果は、スペクトルに対する不整合効果を見るために、挙動シミュレーションに適用される。１０％の標準偏差が、挙動シミュレーションのために使用される。
【００９２】
図３２は、１０％の遅延不整合を有する非中心ＰＷＭのための出力スペクトル３２００の例を示す。位相分解能は、シミュレーションにおいて０．００５°である。振幅及び位相ＬＵＴは、ＬＵＴのサイズを低減するよう、近似に基づいて実現される。遅延不整合は、約３ｄＢだけ量子化ノイズレベルを増大させる。言い換えると、遅延不整合は、約０．５ビットだけ分解能を低下させる。従って、振幅分解能は、１０％の遅延不整合を有して非中心ＰＷＭが用いられる場合に、約２．５ビットだけ改善する。
【００９３】
ここで図３３を参照すると、無線通信ユニット（ときどき、第３世代パートナーシッププロジェクト（３ＧＰＰ）に関してセルラー通信又はユーザ設備（ＵＥ）に関連してモバイル加入者ユニット（ＭＳ）と呼ばれる。）のブロック図が、本発明の幾つかの実施例に従って示されている。無線通信ユニット３３００は、望ましくは、ＭＳ３０００内の送受信チェーン間で分離を提供するデュプレクス・フィルタ又はアンテナスイッチ３３０４に結合されるアンテナ３３０２を有する。
【００９４】
完全のために、当該技術で知られる受信器チェーンは、（受信、フィルタリング及び中間又はベースバンド周波数変換を有効に提供する）受信器フロントエンド回路３３０６を有する。フロントエンド回路３３０６は、信号処理機能部３３０８に直列結合されている。信号処理機能部３３０８からの出力は、例えばスピーカ、スクリーン又はフラットパネルディスプレイ等の適切な出力デバイス３３１０に供給される。コントローラ３３１４は、全体の加入者ユニット制御を支え、かつ、受信器フロントエンド回路３３０６及び信号処理機能部３３０８（一般的に、デジタル信号プロセッサ（ＤＳＰ）３３３０によって実現される。）に結合されている。コントローラ３３１４は、さらに、例えばデコーディング／エンコーディング関数、同期パターン、コードシーケンス、ＲＳＳＩデータ等の演算レジメを選択的に記憶するメモリデバイス３３１６に結合されている。
【００９５】
本発明の例に従って、メモリデバイス３３１６は前述のＬＵＴを有してよい。
【００９６】
送信チェーンに関して、これは、本質的に、信号処理モジュール３３０８に結合され、その後に、デジタル制御される電力増幅器（ＤＰＡ）３３２４及びアンテナ３３０２に導く、例えばマイクロフォン又はキーパッド等の入力デバイス３３２０を有する。ＤＰＡ３３２４は、コントローラ３３１４に動作上応答する。コントローラ３３１４は、一実施例において、動的インクリメンタルＰＷＭ信号を生成するよう配置されるＰＷＭ発生器を有し、又はそれに動作上結合されている。
【００９７】
送信チェーンにおける信号処理機能部３３０８は、受信チェーンにおけるプロセッサとは区別して実施されてよい。代替的に、信号処理機能部３３０８は、図３３に示されるように、送信信号及び受信信号の両方の処理を実施するよう使用されてよい。明らかに、無線通信ユニット３３００内の様々なコンポーネントは、最終的な構造を有して個別的な又は一体化された部品形態で実現可能であり、従って、単に、アプリケーション特有又は設計選択である。
【００９８】
図３４は、本発明の実施例に従うＰＷＭを用いるＲＦ−ＤＡＣ３４００の例を表す。ＲＦ−ＤＡＣ３４００は、デジタル制御発振器（ＤＣＯ）３４２５（本例及び多数の更なる例において、外見上ＲＦ−ＤＡＣの一部ではなく、ＲＦ−ＤＡＣ  ＩＣへの入力を提供するよう構成されてよい。）に動作上結合されている。ＤＣＯ３４２５は、同調ワード入力信号３４２０を受信する。この信号は、本例において、ＦＲＥＦから数百ＭＨｚの範囲にあるサンプリングレートで零次ホールド（zero-order  hold（ＺＯＨ））である。ＤＣＯ３４２５は、最初の入力をＲＦ−ＤＡＣ３４００に提供する複数のコードに基づく〜５００ｐｓｅｃのパルス幅の出力を有する。ＤＣＯ３４２５からの出力３４３０は、整数ＤＰＡ３４３５の第１のＡＮＤ論理モジュール３４４５へ入力され、振幅制御ワード（ＡＣＷ）信号と論理積をとられる。第１のＡＮＤ論理モジュール３４４５からの出力は、本例では増幅のためのスイッチトランジスタ３４５０の形をした電力発生段の整数部分に入力される。スイッチングトランジスタ３４５０の出力３４５５は整合ネットワーク３４６０に入力され、整合出力信号３４９５が生成される。
【００９９】
動的インクリメンタルＰＷＭ信号は、パルススリマ（slimmer）回路３４６５と、１又はそれ以上のＬＳＢとともに使用される１又はそれ以上のトランジスタを有する分数ＤＰＡ３４９０とを用いて生成される。パルススリマ回路３４６５は、ＤＣＯ３４２５からの出力３４３０を受信するよう配置され、かつ、遅延制御信号３４７０によって制御されるＤＴＣ３４７５を有する。ＤＣＴ３４７５からの出力３４８０は、ＤＣＯ３４２５からの出力３４３０とともに、第２のＡＮＤ論理モジュール３４８５に入力される。第２のＡＮＤ論理モジュール３４８５の出力は、分数ＤＰＡ３４９０のトランジスタへ入力される。分数ＤＰＡ３４９０の出力は、適切に制御されたデルタエネルギを整合ネットワーク３４６０に投入することで、スイッチトランジスタ３４５０の出力を制御する。ＤＰＡ出力ノードＸ３４５５での、すなわち、整合ネットワーク３４６０の前の信号のグラフィック表現が表される。ＤＰＡ出力ノードＸ３４５５での信号のグラフィック表現は、整数ＤＰＡ３４３５における標準のＭＯＳスイッチ３４５０、及びインクリメンタルＰＷＭ（ｉＰＷＭ）を受ける分数ＤＰＡ３４９０における１つのスイッチの和を表す。このように、ＰＷＭ信号は、ＬＳＢビット（及びＬＳＢトランジスタ）に対してのみ適用される。
【０１００】
図３５は、本発明の実施例に従う図３４のＰＷＭを用いる例となるＲＦ−ＤＡＣのタイミング波形３５００を表す。タイミング波形３５００は、クロック信号（ＣＫＶ）３５０５と、遅延クロック信号（ＣＫＶ＿ＤＬＹ）３５１５と、第２のＡＮＤ論理モジュール３４８５からのＰＳ＿Ｏｕｔ信号３５２０とを有する。ＰＳ＿Ｏｕｔ信号３５２０は、分数ＤＰＡ３４９０のトランジスタのスイッチングオンを制御する。
【０１０１】
第２のＡＮＤ論理モジュール３４８５からのＰＳ＿Ｏｕｔ信号３５２０のデューティサイクルがグラフ３５２５に示されており、デューティサイクルは０％から５０％の間で変化する（３５３０）。ＣＫＶクロック信号３５０５に対するＰＳ＿Ｏｕｔ信号３５２０のエッジの遅延は、波形３５４０に表されている。波形３５４０において、各ステップは、約２０ｐｓｅｃ／５００ｐｓｅｃをＬＳＢステップに与える。従って、付加的なインバータをオンすることによって、タイミング分解能は、約２０ｐｓｅｃであるよう設定可能である。１ＧＨｚのパルス幅は５００ｐｓであり、従って、２０ｐｓｅｃ／５００ｐｓは相対分解能又は粒度（granularity）である。
【０１０２】
図３６は、本発明の実施例を用いるよう適合された遅延セル設計３６００の例を表す。この設計３６００は、図３４の遅延制御信号３４８０を生成するために用いられてよい。本例における遅延セル設計３６００は、複数の直列結合されたｒ−ｓ回路３６４０を有する。各ｒ−ｓ回路は、回路３６１０で示されるように実施されてよい。複数の直列結合されたｒ−ｓフリップフロップ３６４０の設定ポート（ｓ）は、それぞれ、複数のそれぞれのＡＮＤ論理モジュール３６３０から給電される。それぞれのＡＮＤ論理モジュール３６３０の入力は、クロック（ＣＬＫ）発生源３６２５及びデータビットｄ［０］〜ｄ［ｎ］から供給される。このように、遅延セル設計３６００から出力されるクロック信号遅延は、ＬＵＴに記憶されている値に基づいて決定可能なデータビットｄ［０］〜ｄ［ｎ］を介して、動的に制御可能である。
【０１０３】
図３７は、図３４のＰＷＭを用いる例となるＲＦ−ＤＡＣの電圧又は電流信号において余分の３ビット分解能を加えて、本発明の実施例に従うＲＦ−ＤＡＣの振幅分解能を改善するための２つの異なる量子化方法の例を表す。第１の例となる量子化方法は、水平スライシング３７００を用い、第２の例となる量子化方法は、垂直スライシング３７２５を用いる。ＤＰＡに関し、垂直軸３７０５は、スイッチングトランジスタの電流又は導電性を表し、これは、出力エンベロープに直接的に比例する。
【０１０４】
水平スライシング３７００を用いる第１の量子化方法はＤＡＣにとって従来の量子化方法であり、当該方法において、元の分解能はシステム１０ビット量子化３７１０において１０ビットであり、付加的な３ビット量子化分解能３７１５は、ＥＤＧＥノイズ仕様を満足するのに通常必要とされる理想的な１３ビット（すなわち、１０ビット量子化３７１０に付加的な３ビット量子化３７１５をプラスしたもの）を達成するために、水平スライシングにより与えられる。水平スライシングスキームに関し、分解能は、最小デバイスサイズを制限するデバイス不整合とともにスイッチングトランジスタの利用可能な面積及び電力によって設定される。
【０１０５】
第２の例となる量子化方法は、出力振幅が垂直にスライスされた信号の時間インターバルによって制御されるところの、信号の垂直スライシング３７２５を用いる。従って、この量子化方法はＰＷＭに基づき、そのパルス幅は有限数の量子化されたパルス幅を有する。元の分解能はシステム１０ビット量子化３７１０において１０ビットであり、付加的な３ビット量子化分解能３７４０は、ＥＤＧＥノイズ仕様を満足するのに通常必要とされる理想的な１３ビット（すなわち、１０ビット量子化３７１０に付加的な３ビット量子化３７４０をプラスしたもの）を達成するために、垂直スライシングにより与えられる。従って、垂直スライシングスキームは、時間分解能がより高い場合に、同じ最小デバイスサイズ有して水平スライシングよりも高い分解能を達成することができる。最新のナノメートルスケールのＣＭＯＳ技術において、時間分解能はますます高くなりつつある。従って、ＰＷＭを用いることは、ＤＰＡの振幅分解能を改善するためのより良い選択である。
【０１０６】
図３８は、本発明の実施例に従う図３４及び図３７のＰＷＭを用いるビット量子化の例において３ビット量子化を達成する２つの量子化方法の比較３８００を図式的に表す。従って、第１の図式的な例は、水平スライシング３８０５の分数部分を表す。第２の図式的な例は、垂直スライシング３８２５の分数部分を表す。時間軸３８２０、３８３５で、Ｔは、ＲＦキャリア信号の時間周期である。水平スライシング３８０５の第１の図式的な例で、３／８ｙ軸点３８１０は、単位スイッチングデバイスによって生成される電圧／電流レベルである。垂直スライシング３８２５の第２の図式的な例で、（Ｔ／２）×（３／８）は、垂直スライシングのパルス幅３８４０である。振幅スイッチは、ＤＣＯ周期の半周期（すなわち、Ｔ／２）の間しかオンされないことに留意すべきである。単位スイッチングデバイスによって生成される電圧／電流レベルのフルサイズは、１に正規化されるよう表されている。この例で、分数ワードは余分の３ビット分解能を付加するので、８割増振幅レベルが得られる。ＰＷＭ信号のパルス位置は、この場合に、キャリア信号の第１の半サイクルの中心にあると推定される。直感的に、図３８に表される両信号は、信号の総面積が同じであることから、電力に関して同じである。しかし、上述されたように、それらはＤＣ３８５０においてのみ等価である。すなわち、図３８は、水平及び垂直スライシングが、１／Ｔヘルツであるキャリア周波数では同じでないことを明示する。ＲＦ−ＤＡＣは、入力デジタルコードに対応するキャリア周波数で信号を生成することを目的としている。従って、図３７及び図３８における垂直スライシング信号は、たとえ正確なＤＣ信号が生成されるとしても、不正確なＲＦ信号を生成する。ＲＦ−ＤＡＣからの不正確なＲＦ信号は、より高い量子化ノイズをもたらす。
【０１０７】
図３９は、本発明の実施例に従う図３８のＰＷＭパルス幅を選択するためにデジタルプレディストーションを用いるビット量子化３９００の例を表す。ここで、３ビット量子化プロセス３９２０は、８個のそれぞれのパルス幅３９３５、３９４０がＰＷＭ信号に適用されることを条件として、使用される。３ビット量子化レベル３９２５のそれぞれは、それぞれのパルス幅３９３５、３９４０に対応する（３９３０）。
【０１０８】
ここで図４０を参照すると、ｉＰＷＭを用いるＲＦ−ＤＡＣの動作のフローチャート４０００が、本発明の実施例に従って表されている。フローチャートはステップ４０１０から始まり、ステップ４０２０に進む。ステップ４０２０で、入力信号、例えば、特定の時間インデックス又は時点で送信されるべき振幅サンプルが、ＩＣによって受信される。次いで、振幅サンプルは、ステップ４０３０に示されるように、構成する整数部分及び分数部分に分けられる。次いで、整数部分は、ステップ４０４０で、ＲＦ−ＤＡＣの整数部分へ出力され、分数部分は、ステップ４０５０で、ＰＷＭ変調器へ出力される。整数部分及び分数部分の内容に従って、ＰＷＭ変調器出力ごとのＲＦデューティサイクルは、ステップ４０６０に示されるように、インクリメンタル又はデクリメンタルＰＷＭ信号を得るよう狭められ又は広げられる。ＲＦ出力の整数部分及び狭められ又は広げられたＲＦデューティサイクルは、次いで、ステップ４０７０で結合され、出力信号が生成される。次いで、ステップ４０８０で、送信が終了したかどうかの判断がされる。終了しない場合には、処理は、ステップ４０９０で次の時間インデックス又は時点に進み、ステップ４０２０へ戻る。ステップ４０８０で送信が完了した場合は、処理はステップ４０８５で終了する。
【０１０９】
このように、本発明の実施例は、キーとなる信号領域として時間を用いてＲＦ−ＤＡＣの振幅分解能改善のための新しいアーキテクチャを記載してきた。かかる技術は、高精度のインバータ遅延を有して達成されるインクリメンタルＰＷＭを用いる。それは、ナノメートルスケールのＣＭＯＳ技術の精細なタイミング分解能を利用するので、より厳密なデバイスマッチングを必要としない。
【０１１０】
さらに、本発明の実施例は、ＰＷＭを中心及び非中心ＰＷＭに分類し、それらが異なる特性を有することを示してきた。中心ＰＷＭ及び非中心ＰＷＭのための送信器構造について記載する。それらは、性能及び実施方法に関して比較される。詳細な挙動シミュレーションは、非中心ＰＷＭを用いるアーキテクチャが、中心ＰＷＭのアーキテクチャよりも良いことを示す。非中心ＰＷＭに係るシミュレーションは、遅延チェーンの時間粒度を２０ｐｓｅｃとし、遅延不整合を１０％とすると、ＥＤＧＥエンベロープを生成する１ＧＨｚＲＦ−ＤＡＣで約２．５ビットの分解能改善を示す。記載されるアーキテクチャは、大きなアーキテクチャの変更を伴うことなく、デジタル集約型のポーラー／トランスミッタを簡単に増強させることができる。記載されるアーキテクチャに必要とされる構成ブロックは、ＰＷＭ発生器、高分解能遅延コントローラ、及びＰＷＭ信号のための振幅／位相プレディストーションＬＵＴである。
【０１１１】
本発明の幾つかの態様は、ＵＭＴＳ（Universal  Mobile  Telecommunication  System）セルラー通信システムのＥＤＧＥ実施、特に、第３世代パートナーシップ（３ＧＰＰ）システムのＵＭＴＳ無線通信ユニットへのそれらの適用性に関連して記載されてきたが、当然に、本発明は、この特定のセルラー通信システムに限定されない。上述される概念は、あらゆる他のセルラー通信システムに適用されてよいと想定される。
【０１１２】
本発明の実施例は、ＤＰＡアプローチのインクリメンタルＰＷＭが従来のΣΔノイズ成形アプローチに対して改善された性能を提供することができる、と結論づけた。本発明の実施例は、ＰＷＭ生成信号が３０ｄＢ（すなわち、１０×ｌｏｇ１０（１０２４）ノイズ電力）低減の分配を受けるので、インクリメンタルＰＷＭアプローチによる位相ノイズ低減の恩恵を受けることができる。本発明の実施例は、通常２ｎＶ／ｓｑｒｔ（Ｈｚ）を付加する単一インバータノイズ成分の使用から恩恵を受けることができる。
【０１１３】
本発明の実施例は、単にインクリメンタルＰＷＭ信号を１又はそれ以上の最下位ビット（ＬＳＢ）トランジスタに適用することから恩恵を受けることができる。
【０１１４】
本発明の実施例は、主たるデジタル制御電力増幅器構造を保ち、それにインクリメンタルＰＷＭ回路又はモジュールを結合することから恩恵を受けることができる。
【０１１５】
本発明の実施例は、より低い量子化レベルから開始することから恩恵を受けることができるとともに、必要とされるクロックレートがより低いことから恩恵を受けることができる。インクリメンタルＰＷＭアプローチを用いる本発明の実施例は、時間領域における１５ｐｓｅｃ遅延から恩恵を受けることができる。かかる遅延は、＞１４ビットの振幅分解能に対応する。
【０１１６】
本発明の実施例は、従来の技術よりもずっと小さいシリコン面積及び電力を用いて達成されて良い。本発明の実施例は、上位の再プログラム可能性から恩恵を受けることができる。本発明の実施例は、マルチラジオ又はマルチモード又はマルチスタンダード・システムに適していることから恩恵を受けることができる。
【０１１７】
本発明の実施例は、また、例えば、制限された範囲が存在する状況又は適用において、インバータ段を並列に付加してよい。
【０１１８】
具体的に、上記の発明概念は、半導体製造者によって、例えばメディアテック社のＲＦ−ＳｏＣシリーズの無線製品等のように、スイッチトランジスタの形でデジタル制御電力発生段を有するあらゆる集積回路に適用可能であると考えられる。さらに、例えば、半導体製造者は、シリコン・オン・チップ（ＳｏＣ）デバイス若しくは特定用途向け集積回路（ＡＳＩＣ）等のスタンドアローンのデバイス、その他のサブシステム素子及び／又は個別のハードウェア／ファームウェア／ソフトウェアコンポーネントの設計において、発明概念を用いてよい。
【０１１９】
明りょうさのために、上記記載は、異なる機能ユニット及びプロセッサに関して本発明の実施形態を記載してきたことは明らかである。しかし、当然、異なる機能ユニット又はプロセッサの間での機能性のあらゆる適切な分配は、例えばビーム形成モジュール又はビーム走査モジュールに関して、本発明を損ねることなく使用されてよい。例えば、別々のプロセッサ又はコントローラによって行われると表されている機能性は、同じプロセッサ又はコントローラによって行われてよい。従って、特定の機能ユニットへの言及は、完全な論理的又は物理的構造又は機構を示すというよりも、ただ、記載される機能性を適用するための適切な手段への言及と見なされるべきである。
【０１２０】
本発明の態様は、ハードウェア、ソフトウェア、ファームウェア又はこれらのあらゆる組合せを含むあらゆる適切な形で実施されてよい。本発明は、任意に、少なくとも部分的に、１又はそれ以上のデータプロセッサ及び／又はデジタル信号プロセッサ、あるいは、ＦＰＧＡデバイス等の設定可能なモジュールコンポーネントで実行されるコンピュータソフトウェアとして実施されてよい。このように、本発明の実施形態の要素及びコンポーネントは、あらゆる適切な方法で物理的に、機能的に及び論理的に実施されてよい。実際に、機能性は、単一のユニットで、複数のユニットで、又は他の機能ユニットの部分として、実施されてよい。
【０１２１】
本発明は幾つかの実施形態に関連して記載されてきたが、それは、ここで挙げられている具体的な形態に限定されるものではない。むしろ、本発明の適用範囲は、添付の特許請求の範囲によってのみ限定される。さらに、特徴は、特定の実施形態に関連して記載されるよう思われるが、当業者には当然に、記載される実施形態の様々な特徴は、本発明に従って組み合わされてよい。特許請求の範囲において、語「有する（comprising）」は、他の要素又はステップの存在を排除しない。
【０１２２】
さらに、ここに挙げられているとして、複数の手段、要素又は方法ステップは、例えば、単一のユニット又はプロセッサによって実施されてよい。さらに、個々の特徴は異なる請求項に含まれることがあるが、これらは場合により有利に組み合わされてよく、異なる請求項における包含は、特徴の組合せが実行可能でなく及び／又は有利でないことを暗示するものではない。また、１つのカテゴリの請求項における特徴の包含は、このカテゴリへの限定を暗示するものではなく、むしろ、特徴が必要に応じて他の請求項カテゴリに等しく適用可能であることを示すものである。
【０１２３】
さらに、特許請求の範囲における特徴の順序は、特徴が実行されるべき何らかの具体的な順序を暗示するものではなく、特に、方法の請求項における個々のステップの順序は、それらのステップがこの順序で実行されるべきことを暗示するものではない。むしろ、ステップは、あらゆる適切な順序で実施されてよい。さらに、単数参照は複数を排除しない。従って、「１つの（ａ、ａｎ）」、「第１の（first）」、「第２の（second）」等の言及は複数を排除しない。
【０１２４】
このように、ＲＦ−ＤＡＣ  ＩＣの改善された振幅分解能及びそのための方法が記載されてきた。これにより、先行技術による配置に伴う前述の欠点は実質的に解決された。
【０１２５】
［関連出願の相互参照］
本願は、米国特許仮出願第６１／３２９１５９号明細書（出願日：２０１０年４月２９日）及び米国特許仮出願第６１／４０７１８６号明細書（出願日：２０１０年１０月２７日）の優先権を主張するものです。これらの関連出願の全文は、参照により本願に援用される。
【符号の説明】
【０１２６】
１３００，１５００  ポーラー・トランスミッタ
１３０２，１４００，１５０８，１６００  ＰＷＭ発生器
１３０４，１５０６  振幅プレディストーションＬＵＴ
１３０６  パルスセンタブロック
１４０２，１４０４，１６０２，１７００  遅延チェーン
１４０６  パルスセンタブロック
１５０２  位相ＬＵＴ
１５０４  逆数計算ブロック（１／ｉｎブロック）
２０００  遅延発生器
３３００  無線通信ユニット
３３０２  アンテナ
３３０４  デュプレクス・フィルタ又はアンテナスイッチ
３３０６  フロントエンド回路
３３０８  信号処理機能部
３３１０  出力デバイス
３３１４  コントローラ
３３１６  メモリデバイス
３３２０  入力デバイス
３３２４  電力増幅器（ＤＰＡ）
３３３０  デジタル信号プロセッサ（ＤＳＰ）
３４００  ＲＦ−ＤＡＣ
３４２０  同調ワード入力信号
３４２５  デジタル制御発振器（ＤＣＯ）
３４３５  整数ＤＰＡ
３４４５，３４８５  ＡＮＤ論理モジュール
３４５０  スイッチトランジスタ
３４６０  整合ネットワーク
３４６５  パルススリマ回路
３４７０  遅延制御信号
３４７５  ＤＴＣ
３４９０  分数ＤＰＡ
３４９５  整合出力信号
３５０５  クロック信号（ＣＫＶ）
３５１５  遅延クロック信号（ＣＫＶ＿ＤＬＹ）
３５２０  ＰＳ＿Ｏｕｔ信号
３６１０，３６４０  ｒ−ｓ回路
３６２５  クロック発生源
３７１０，３７３５  １０ビット量子化
３７１５，３７４０  付加３ビット量子化
３８０５  水平スライシング
３８１０  ３／８ｙ軸点
３８２５  垂直スライシング
３８４０，３９３５，３９４０  パルス幅
３９２５  ３ビット量子化レベル
ｉｎｖ１〜ｉｎｖ４  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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