(57)【要約】【課題】メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。【解決手段】接地電位制御要否判定部３が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、接地電位の制御が必要と判定された場合、接地電位制御回路生成部４が、読み出し動作時に非選択となるトランジスタの接地電位を引き上げる接地電位制御回路を生成する。【選択図】図１
2011253592.tif 000002
【特許請求の範囲】
【請求項１】
接地電位制御要否判定部が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、
前記接地電位の制御が必要と判定された場合、接地電位制御回路生成部が、読み出し動作時に非選択となる前記トランジスタの前記接地電位を引き上げる接地電位制御回路を生成することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記接地電位制御回路は、前記メモリセルアレイの第１のワード線群に接続される第１のトランジスタ群と、第２のワード線群に接続される第２のトランジスタ群のうち、読み出し動作時に選択されるワード線を含まない前記第１または前記第２のワード線群に接続される前記第１または前記第２のトランジスタ群の前記接地電位を引き上げることを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
接地電位制御回路生成部は、前記メモリセルアレイの前記保持内容において、０の比率が５割以上の場合に、前記接地電位制御回路を生成することを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記接地電位制御回路生成部は、前記接地電位制御要否判定部の判定結果に応じて、前記トランジスタと前記接地電位制御回路とを電気的に接続するビアを生成するか否かを選択することで、前記接地電位の制御の有効または無効を選択することを特徴とする請求項１乃至３の何れか一項に記載の半導体記憶装置の製造方法。
【請求項５】
ビット線に一方の入出力端子を接続する第１のトランジスタと、一方の入出力端子を開放した第２のトランジスタが、メモリセルの保持内容に応じて配置されたメモリセルアレイと、
読み出し動作時に、非選択となる前記第１のトランジスタの他方の入出力端子に印加されている接地電位を引き上げる接地電位制御回路と、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法及び半導体記憶装置に関する。
【背景技術】
【０００２】
マスクＲＯＭ（Read Only Memory）は、大量生産時に製造コストを安く抑えられるなどの利点から、組み込みシステムのファームウェアや、ゲームソフトなどの分野で多く用いられている。
【０００３】
マスクＲＯＭのプログラミング手法の１つに、コンタクトプログラム方式がある。この方式では、各メモリセルにおいて、一方の入出力端子が接地電位ＶＳＳとなっているトランジスタの他方の入出力端子をビット線に接続（コンタクト）させるか否かにより、データのプログラムが行われる。
【０００４】
データ読み出しの際、ビット線には電源電圧ＶＤＤが印加され、選択されたトランジスタに応じて、“１”か“０”かが読み出される。ビット線に接続されたトランジスタが選択された場合には、ビット線に印加された電位が接地電位ＶＳＳに引き下がり、“０”が読み出され、ビット線に接続されないトランジスタが選択された場合には、“１”が読み出される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−２３５２９５号公報
【特許文献２】特開２００２−１９７８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、メモリセルアレイの保持内容によっては、読み出し動作の際にリーク電流が多く流れ、誤読み出しが発生する可能性があるという問題があった。
たとえば、読み出し動作の際、ビット線に接続しないトランジスタのメモリセルが選択された場合（つまり“１”のメモリセルが選択された場合）について説明する。この場合、そのビット線に他のトランジスタが多く接続されていると（つまり、“０”のメモリセルが多い場合）、リーク電流によってビット線の電位が下がり、誤読み出しが発生する可能性があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、以下のような半導体記憶装置の製造方法が提供される。
この半導体記憶装置の製造方法では、接地電位制御要否判定部が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、前記接地電位の制御が必要と判定された場合、接地電位制御回路生成部が、読み出し動作時に非選択となる前記トランジスタの前記接地電位を引き上げる接地電位制御回路を生成する。
【０００８】
また、発明の一観点によれば、以下のような半導体記憶装置が提供される。
この半導体記憶装置は、ビット線に一方の入出力端子を接続する第１のトランジスタと、一方の入出力端子を開放した第２のトランジスタが、メモリセルの保持内容に応じて配置されたメモリセルアレイと、読み出し動作時に、非選択となる前記第１のトランジスタの他方の入出力端子に印加されている接地電位を引き上げる接地電位制御回路と、を有する。
【発明の効果】
【０００９】
開示の半導体記憶装置の製造方法によれば、メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造できる。
また、開示の半導体記憶装置によれば、メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】半導体記憶装置の製造方法の一例を示すフローチャート及び設計装置の一例を示す図である。
【図２】図１で示した製造方法を用いて製造されたＶＳＳ制御回路付のマスクＲＯＭの一例を示す図である。
【図３】マスクＲＯＭを設計するコンピュータの一例を示す図である。
【図４】設計情報の一例を示す図である。
【図５】Ｃｅｌｌ情報２の一例を示す図である。
【図６】製造されたマスクＲＯＭの一例を示す図である。
【図７】メモリセルアレイの一例を示す図である。
【図８】ＶＳＳ制御回路の一例を示す図である。
【図９】ＶＳＳ制御回路の変形例を示す図である。
【図１０】ＶＳＳ制御回路の他の変形例を示す図である。
【図１１】ＶＳＳ制御回路の他の変形例を示す図である。
【図１２】ＶＳＳ制御回路のレイアウト例を示す図である。
【図１３】ＶＳＳ制御を無効にしたＶＳＳ制御回路のレイアウト例を示す図である。
【図１４】本実施の形態の製造方法によって製造されたマスクＲＯＭの効果を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体記憶装置の製造方法及び半導体記憶装置の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、半導体記憶装置の製造方法の一例を示すフローチャート及び設計装置の一例を示す図である。
【００１２】
まず、設計装置１において設計情報入力部２は、設計情報を入力する（ステップＳ１）。設計情報には、たとえば、設計対象のマスクＲＯＭのワード線やビット線の配置や本数などの情報や、設計対象のメモリセルアレイの保持内容の情報などが含まれる。
【００１３】
次に、ＶＳＳ制御要否判定部３は、入力された設計情報のうちメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定する（ステップＳ２）。
【００１４】
コンタクトプログラム方式のマスクＲＯＭでは、一方の入出力端子が接地電位ＶＳＳとなっているトランジスタの他方の入出力端子をビット線に接続させるか否かにより、データのプログラムを行う。ビット線に接続されているトランジスタによるメモリセルの保持内容は“０”、ビット線に接続されていないトランジスタによるメモリセルの保持内容は“１”である。ＶＳＳ制御要否判定部３はメモリセルアレイの保持内容から、“０”と“１”との比率を検出する。そして、たとえば、ＶＳＳ制御要否判定部３は、“０”の比率が多い場合、たとえば、メモリセルアレイにおいて、５割以上が“０”の場合に、メモリセルのトランジスタの接地電位ＶＳＳを制御する必要があると判定する。
【００１５】
ステップＳ２の処理で接地電位ＶＳＳを制御する必要があると判定された場合、ＶＳＳ制御回路生成部４は、マスクＲＯＭの読み出し動作時に非選択となるトランジスタの接地電位ＶＳＳを引き上げるようなＶＳＳ制御回路を生成する（ステップＳ３）。具体的には、ＶＳＳ制御回路生成部４は、設計情報とＶＳＳ制御回路の情報などをもとに、ＶＳＳ制御回路を含むマスクＲＯＭのデータ（配線情報、レイアウトデータ、マスクデータなど）を作成し、記憶部５に記憶する。ＶＳＳ制御回路の具体例については後述する。
【００１６】
ステップＳ２の処理で接地電位ＶＳＳの制御が不要と判定された場合には、ＶＳＳ制御回路生成部４は、たとえば、ＶＳＳ制御回路の生成を行わない。または、ＶＳＳ制御回路生成部４は、マスクデータなどにおける変更を少なくするために、ＶＳＳ制御回路の機能を無効にするようなマスクデータを生成する（詳細は後述する。）。
【００１７】
以上の製造方法によれば、設計対象のメモリセルアレイの保持内容に応じて、ＶＳＳ制御回路を生成するか否か選択できるので、リーク電流が多く流れる可能性がある保持内容の場合でも誤読み出しを抑制可能なマスクＲＯＭを製造できる。
【００１８】
たとえば、製造するマスクＲＯＭのメモリセルアレイにおいて、“０”の比率が５割以上の場合に、読み出し動作時に非選択のトランジスタの接地電位ＶＳＳを引き上げるＶＳＳ制御回路が生成される。“０”のメモリセルが多い場合に、“１”の読み出しを行うと、リーク電流が多く流れ誤読み出しされる可能性がある。しかし、本実施の形態の半導体装置の製造方法によれば、上記条件の場合、ＶＳＳ制御回路が設けられるので、非選択の“０”のメモリセルのトランジスタの接地電位ＶＳＳが引き上げられ、リーク電流が抑制される。
【００１９】
図２は、図１で示した製造方法を用いて製造されたＶＳＳ制御回路付のマスクＲＯＭの一例を示す図である。
マスクＲＯＭ１０は、メモリセルアレイ１１、データ判定回路１２、ＶＳＳ制御回路１３を有している。
【００２０】
メモリセルアレイ１１は、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎと、ワード線ＷＬ１〜ＷＬｎに制御端子（ゲート）を接続したトランジスタＴｒ１，Ｔｒ２，…，Ｔｒｎと、ビット線ＢＬを有している。図２では、簡単のために列数＝１のメモリセルアレイ１１を示している。
【００２１】
各トランジスタＴｒ１〜Ｔｒｎは、それぞれメモリセルの機能を有している。トランジスタＴｒ１〜Ｔｒｎの一方の入出力端子は、ビット線ＢＬに接続されているか、開放状態となっている。開放状態のトランジスタのメモリセルは“１”を示し、ビット線ＢＬに接続されたトランジスタのメモリセルは“０”を示す。図２の例では、トランジスタＴｒ１によるメモリセルの値が“１”、他のトランジスタＴｒ２〜Ｔｒｎによるメモリセルの値が“０”を示す。トランジスタＴｒ１〜Ｔｒｎの他方の入出力端子には、接地電位ＶＳＳが印加される。
【００２２】
このようなメモリセルアレイ１１の場合、保持内容は“０”の比率が多く、ｎ＝２以上の場合、“０”は５割以上となる。したがって、図１に示したような製造方法によって、ＶＳＳ制御回路１３が生成される。読み出し動作の際、ＶＳＳ制御回路１３によって、読み出し対象ではない非選択のトランジスタの接地電位ＶＳＳは引き上げられる。
【００２３】
データ判定回路１２は、たとえば、センスアンプであり、ビット線ＢＬに伝わるデータを判定して増幅し、所定のタイミングで出力する。
ＶＳＳ制御回路１３は、メモリセルアレイ１１のトランジスタＴｒ１〜Ｔｒｎに供給する接地電位ＶＳＳを、読み出し動作の際に制御する。ＶＳＳ制御回路１３は、具体的には、読み出し時に非選択のトランジスタに供給する接地電位ＶＳＳを引き上げる制御を行う。これにより、ビット線ＢＬに接続しないトランジスタのメモリセルが選択された場合、ビット線ＢＬに接続するトランジスタによるリーク電流で、誤読み出しが発生することを抑制できる。
【００２４】
以下、図１に示したマスクＲＯＭの読み出し動作を説明する。
マスクＲＯＭの読み出し時、図示しないプリチャージ回路により、ビット線ＢＬには、たとえば、電源電圧ＶＤＤが印加される。ワード線ＷＬ１を介して入力される選択信号により、トランジスタＴｒ１によるメモリセルが選択された場合、ＶＳＳ制御回路１３は、ビット線ＢＬに接続されたトランジスタＴｒ２〜Ｔｒｎの全てまたは一部の接地電位ＶＳＳを引き上げる。たとえば、ＶＳＳ制御回路１３は、接地電位ＶＳＳを電源電圧ＶＤＤ、ＶＤＤ／２またはＶＤＤ／４に引き上げる。これにより、ビット線ＢＬの電位がビット線ＢＬに接続された非選択メモリセルのトランジスタＴｒ２〜Ｔｒｎのリーク電流によって引き下がり、データ判定回路１２で誤ったデータとして読み出されることを防止できる。
【００２５】
なお、読み出しの際、ビット線ＢＬに接続されたトランジスタＴｒ２〜Ｔｒｎのいずれかが選択された場合、ＶＳＳ制御回路１３は、そのトランジスタの接地電位ＶＳＳを引き上げない。この場合、ＶＳＳ制御回路１３は、非選択のトランジスタの接地電位ＶＳＳについては、引き上げるようにしてもよいが、固定としてもよい。
【００２６】
以上のようなマスクＲＯＭでは、メモリセルアレイの保持内容に応じて、メモリセルのトランジスタの接地電位ＶＳＳを制御するＶＳＳ制御回路１３が設けられている。これにより、メモリセルアレイの保持内容に起因したリーク電流による誤読み出しを抑止できる。
【００２７】
以下、第２の実施の形態として、マスクＲＯＭの製造方法及びマスクＲＯＭをより詳細に説明する。
（第２の実施の形態）
図１で示した設計装置１は、たとえば、以下のようなコンピュータで実現できる。
【００２８】
図３は、マスクＲＯＭを設計するコンピュータの一例を示す図である。
コンピュータ２０は、ＣＰＵ（Central Processing Unit）２１によって装置全体が制御されている。ＣＰＵ２１には、バス２８を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。
【００２９】
ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、ＣＰＵ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、ＣＰＵ２１による処理に必要な各種データが格納される。
【００３０】
バス２８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、通信インタフェース２７がある。
【００３１】
ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の二次記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、マスクＲＯＭの設計情報など、各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００３２】
グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、ＣＰＵ２１からの命令に従って、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【００３３】
入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をＣＰＵ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【００３４】
光学ドライブ装置２６は、レーザ光などを利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
【００３５】
通信インタフェース２７は、ネットワーク２７ａに接続されている。通信インタフェース２７は、ネットワーク２７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００３６】
以上のようなコンピュータ２０のＣＰＵ２１が各部と連動して、図１に示した設計装置１の各部の処理を行う。
以下、図３のコンピュータ２０を用いて図１に示した各処理を行う場合を例にして、マスクＲＯＭの製造方法をより具体的に説明する。
【００３７】
ステップＳ１の処理では、たとえば、設計者によるキーボード２５ａやマウス２５ｂの操作により、設計情報が入力される。
図４は、設計情報の一例を示す図である。
【００３８】
設計情報は、たとえば、図４に示すようなテキスト情報であり、ＷｏｒｄとＢｉｔの数などの情報と、Ｃｅｌｌ情報１を有する。
図４で示す例では、ＷｏｒｄとＢｉｔは、Ｗｏｒｄ×Ｂｉｔ＝１０２４×４（カラム数＝４）としている。Ｃｅｌｌ情報１には、メモリセルアレイにおけるメモリセルの保持内容が含まれている。
【００３９】
コンピュータ２０のＣＰＵ２１は、上記のようなＣｅｌｌ情報１をもとに、以下のようなＣｅｌｌ情報２を作成し、図１のステップＳ２で示したＶＳＳ制御の要否判定を行う。
図５は、Ｃｅｌｌ情報２の一例を示す図である。
【００４０】
Ｃｅｌｌ情報２には、“０”の数（Ｎｏｄｅ＿Ｌ）と、ワードの数（Ｗｏｒｄ＿Ｒｏｗ）が含まれ、さらには、接地電位ＶＳＳの制御を行うか否かの条件式が含まれる。この条件式によれば、Ｎｏｄｅ＿Ｌがワード全体の１／２（５割）以上である場合には接地電位ＶＳＳの制御を行い、１／２未満である場合には接地電位ＶＳＳの制御を行わないと判定される。
【００４１】
図５の例の場合、Ｎｏｄｅ＿Ｌ＝８００、Ｗｏｒｄ＿Ｒｏｗ＝１０２４であるので、接地電位ＶＳＳの制御が行われる。
ステップＳ３の処理では、ＣＰＵ２１は、たとえば、マスクデータ作成ソフトなどを実行する。そして、ＣＰＵ２１は、図４、図５で示されるようなテキスト情報やＶＳＳ制御回路などの情報から、ＶＳＳ制御回路を含むマスクＲＯＭのレイアウトデータやマスクデータなどを含むライブラリを作成する。作成されたライブラリは、たとえば、ＨＤＤ２３に格納される。
【００４２】
その後は、図示しないマスク作成装置などにおいて、ライブラリをもとにマスクが作成され、リソグラフィ技術などを用いた半導体プロセスが行われ、マスクＲＯＭが製造される。
【００４３】
図６は、製造されたマスクＲＯＭの一例を示す図である。
マスクＲＯＭ５０は、プリチャージ回路５１、メモリセルアレイ５２、カラムセレクタ５３、センスアンプ５４、出力バッファ５５、内部パルス信号／アドレス供給部５６、デコーダ５７、ワード線バッファ５８、ＶＳＳ制御回路５９を有している。
【００４４】
プリチャージ回路５１は、読み出し時にメモリセルアレイ５２のビット線を、たとえば、電源電圧ＶＤＤにプリチャージする。
メモリセルアレイ５２は、アレイ状に配列された複数のメモリセルを有している。各メモリセルは、図１で示したようなトランジスタを有し、ビット線に接続するか否かにより、“０”または“１”が記憶されている。
【００４５】
カラムセレクタ５３は、デコーダ５７で生成されるカラム選択信号に応じて、メモリセルアレイ５２から読み出す列を選択する。
センスアンプ５４は、ビット線に伝わるデータを判定して増幅し、所定のタイミングで出力する。
【００４６】
出力バッファ５５は、センスアンプ５４で増幅されたデータを出力する。
内部パルス信号／アドレス供給部５６は、入力されるアドレスＡＤを保持するアドレスレジスタや、入力されるクロック信号ＣＬＫに応じて内部パルス信号を生成するパルスジェネレータなどを有している。そして、内部パルス信号／アドレス供給部５６は、アドレスＡＤをデコーダ５７に供給したり、生成した内部パルス信号をプリチャージ回路５１、カラムセレクタ５３、センスアンプ５４などに供給する。
【００４７】
デコーダ５７は、入力されたアドレスに応じて、ワード線選択信号及びカラム選択信号を生成する。
ワード線バッファ５８は、ワード線選択信号を保持しメモリセルアレイ５２のワード線に出力する。
【００４８】
ＶＳＳ制御回路５９は、ワード線選択信号に応じて、メモリセルアレイ５２の各メモリセルのトランジスタに供給する接地電位ＶＳＳを制御する。
図７は、メモリセルアレイの一例を示す図である。
【００４９】
図７では、ｎ×ｍのメモリセルアレイ５２を示している。メモリセルアレイ５２は、ｎ本のワード線ＷＬ１〜ＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍと、トランジスタＴ１１，…，Ｔ１ｍ，…，Ｔｎ１，…，Ｔｎｍを有している。
【００５０】
本実施の形態のＶＳＳ制御回路５９は、メモリセルアレイ５２のワード線ＷＬ１〜ＷＬｉに接続されるトランジスタ群と、ワード線ＷＬ（ｉ＋１）〜ＷＬｎに接続されるトランジスタ群に対して、読み出し時に異なる接地電位ＶＳＳを供給する。たとえば、ＶＳＳ制御回路５９は、ビット線ＢＬ１の列において、トランジスタＴ１１〜Ｔｉ１に対しては電圧ＶＳＳ２を供給し、トランジスタＴ（ｉ＋１）１〜Ｔｎ１に対しては電圧ＶＳＳ３を供給する。また、ＶＳＳ制御回路５９は、ビット線ＢＬｍの列において、トランジスタＴ１ｍ〜Ｔｉｍに対しては電圧ＶＳＳ２を供給し、トランジスタＴ（ｉ＋１）ｍ〜Ｔｎｍに対しては電圧ＶＳＳ３を供給する。ｉは、たとえば、ｎ／２とする。たとえば、行数ｎ＝２５６とすると、ｉ＝１２８となり、行数ｎ＝１０２４とすると、ｉ＝５１２となる。
【００５１】
電圧ＶＳＳ２，ＶＳＳ３を供給するＶＳＳ制御回路５９の例を以下に示す。
図８は、ＶＳＳ制御回路の一例を示す図である。
ＶＳＳ制御回路５９は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｐＭＯＳと略す。）６０，６１、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す。）６２，６３、インバータ回路６４を有している。
【００５２】
ｐＭＯＳ６０とｎＭＯＳ６２のゲートは互いに接続されており、デコーダ５７からのワード線ＷＬ（ｉ＋１）〜ＷＬｎのワード線選択信号が入力される。ｐＭＯＳ６０のソースには電源電圧ＶＤＤが印加され、ドレインはｎＭＯＳ６２のドレインに接続されている。ｎＭＯＳ６２のソースは接地されている。ｐＭＯＳ６０のドレインとｎＭＯＳ６２のドレイン間の電位が、前述した電圧ＶＳＳ３としてメモリセルアレイ５２に供給される。
【００５３】
一方、ｐＭＯＳ６１とｎＭＯＳ６３のゲートは互いに接続されており、デコーダ５７からのＷＬｉ＋１〜ＷＬｎのワード線選択信号がインバータ回路６４を介して入力される。ｐＭＯＳ６１のソースには電源電圧ＶＤＤが印加され、ドレインはｎＭＯＳ６３のドレインに接続されている。ｎＭＯＳ６３のソースは接地されている。ｐＭＯＳ６１のドレインとｎＭＯＳ６３のドレイン間の電位が、前述した電圧ＶＳＳ２としてメモリセルアレイ５２に供給される。
【００５４】
以下、ＶＳＳ制御回路５９の動作を説明する。
たとえば、ワード線ＷＬ（ｉ＋１）〜ＷＬｎの何れかが選択され、メモリセルが読み出される場合、ＶＳＳ制御回路５９に入力されるワード線選択信号は“Ｈ（Ｈｉｇｈ）”となる。このとき、ｐＭＯＳ６０はオフ、ｎＭＯＳ６２はオンとなり、電圧ＶＳＳ３は接地電位ＶＳＳとなる。一方、ｐＭＯＳ６１はオン、ｎＭＯＳ６３はオフとなり、電圧ＶＳＳ２は電源電圧ＶＤＤとなる。
【００５５】
これにより、図７に示すメモリセルアレイ５２において、選択されるワード線を含まないワード線ＷＬ１〜ＷＬｉに接続されるトランジスタの接地電位は引き上げられる。たとえば、ビット線ＢＬ１に接続していないトランジスタＴｎ１が選択された場合、トランジスタＴ１１〜Ｔｉ１の接地電位を電源電圧ＶＤＤに引き上げることができる。したがって、トランジスタＴ１１〜Ｔｉ１によるリーク電流を減らすことができ、誤読み出しを防止することができる。
【００５６】
一方、たとえば、ワード線ＷＬ１〜ＷＬｉの何れかが選択され、メモリセルが読み出される場合、ＶＳＳ制御回路５９に入力されるワード線選択信号は“Ｌ（Ｌｏｗ）”となる。このとき、ｐＭＯＳ６０はオン、ｎＭＯＳ６２はオフとなり、電圧ＶＳＳ３は電源電圧ＶＤＤとなる。一方、ｐＭＯＳ６１はオフ、ｎＭＯＳ６３はオンとなり、電圧ＶＳＳ２は接地電位ＶＳＳとなる。
【００５７】
これにより、図７のメモリセルアレイ５２において、選択されるワード線を含まないワード線ＷＬ（ｉ＋１）〜ＷＬｎに接続されるトランジスタの接地電位は引き上げられる。たとえば、ビット線ＢＬｍに接続していないトランジスタＴ１ｍが選択された場合、トランジスタＴ（ｉ＋１）ｍ〜Ｔｎｍの接地電位を電源電圧ＶＤＤに引き上げることができる。したがって、トランジスタＴ（ｉ＋ｍ）〜Ｔｎｍによるリーク電流を減らすことができ、誤読み出しを防止することができる。
【００５８】
以上のように、本実施の形態において、ＶＳＳ制御回路５９は、メモリセルアレイ５２の異なるワード線群に接続されるトランジスタ群に対して、異なる電圧ＶＳＳ２，ＶＳＳ３を供給する。そして、ＶＳＳ制御回路５９は、読み出し動作時に選択されるワード線を含まないワード線群に接続されるトランジスタ群の接地電位を引き上げる。これにより、誤読み出しを抑制できるとともに、各ワード線ＷＬ１〜ＷＬｎに接続するトランジスタＴ１１〜Ｔｎｍの接地電位をそれぞれ制御する場合よりも、ＶＳＳ制御回路５９の回路規模を小さくでき、マスクＲＯＭ全体の回路規模を縮小できる。
【００５９】
なお、ＶＳＳ制御回路は、以下のような回路としてもよい。
図９は、ＶＳＳ制御回路の変形例を示す図である。
図８で示したＶＳＳ制御回路５９と同一要素については同一符号を付している。
【００６０】
ＶＳＳ制御回路５９ａは、図８で示したＶＳＳ制御回路５９と異なり、ワード線ＷＬ１〜ＷＬｎのワード線選択信号をデコーダ５７から入力し、インバータ回路６５にて反転したものを、ｐＭＯＳ６０及びｎＭＯＳ６２のゲートに入力している。また、ＶＳＳ制御回路５９ａは、ワード線選択信号を、インバータ回路６５を介さずに、ｐＭＯＳ６１及びｎＭＯＳ６３のゲートに入力している。
【００６１】
このようなＶＳＳ制御回路５９ａでも、ワード線ＷＬ（ｉ＋１）〜ＷＬｎの何れかに接続されたメモリセルが読み出される場合、ＶＳＳ制御回路５９ａに入力されるワード線選択信号は“Ｌ”となり、電圧ＶＳＳ３は接地電位ＶＳＳとなる。一方、電圧ＶＳＳ２は電源電圧ＶＤＤとなり、図８で示したＶＳＳ制御回路５９と同様の結果が得られる。
【００６２】
また、ワード線ＷＬ１〜ＷＬｉの何れかに接続されたメモリセルが読み出される場合、ＶＳＳ制御回路５９ａに入力されるワード線選択信号は“Ｈ”となり、電圧ＶＳＳ３は電源電圧ＶＤＤとなる。一方、電圧ＶＳＳ２は接地電位ＶＳＳとなり、図８で示したＶＳＳ制御回路５９と同様の結果が得られる。
【００６３】
なお、上記のＶＳＳ制御回路５９，５９ａでは、電圧ＶＳＳ２，ＶＳＳ３の一方を、電源電圧ＶＤＤまで引き上げるようにしているが、これに限定されるわけではなく、たとえば、ＶＤＤ／２またはＶＤＤ／４まで引き上げるようにしてもよい。
【００６４】
図１０及び図１１は、ＶＳＳ制御回路の他の変形例を示す図である。
図８で示したＶＳＳ制御回路５９と同一要素については同一符号を付している。
図１０で示すＶＳＳ制御回路５９ｃでは、ｐＭＯＳ６０，６１のソースに電源電圧ＶＤＤではなく、電源電圧ＶＤＤを、それぞれ同様の抵抗値である抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を用いて、１／２に抵抗分割したものを入力している。このようなＶＳＳ制御回路５９ｃでは、ワード線選択信号の値に応じて、電圧ＶＳＳ２，ＶＳＳ３の一方が接地電位ＶＳＳの場合、他方がＶＤＤ／２となる。
【００６５】
一方、図１１で示すＶＳＳ制御回路５９ｄでは、ｐＭＯＳ６０，６１のソースに、電源電圧ＶＤＤを、それぞれ同様の抵抗値である抵抗Ｒ１〜Ｒ５を用いて１／４に抵抗分割したものを入力している。このようなＶＳＳ制御回路５９ｄでは、ワード線選択信号の値に応じて、電圧ＶＳＳ２，ＶＳＳ３の一方が接地電位ＶＳＳの場合、他方がＶＤＤ／４となる。
【００６６】
このようなＶＳＳ制御回路５９ｃ，５９ｄによれば、図８で示したＶＳＳ制御回路５９と同様に、読み出し時のリーク電流による誤読み出しを抑制できる効果があるとともに、接地電位ＶＳＳを電源電圧ＶＤＤまで引き上げる場合よりも消費電力を削減できる。
【００６７】
なお、図９に示したＶＳＳ制御回路５９ａのｐＭＯＳ６０，６１のソースに、図１０、図１１に示したような抵抗分割で生成したＶＤＤ／２、または、ＶＤＤ／４を入力しても同様の効果が得られる。
【００６８】
ところで、ＶＳＳ制御回路５９の具体的なレイアウトは、たとえば、以下のようになる。
図１２は、ＶＳＳ制御回路のレイアウト例を示す図である。
【００６９】
なお、図１２では、図８で示したインバータ回路６４のレイアウトについては図示を省略している。
ｐＭＯＳ６０のソースＳに対しては電源電圧ＶＤＤを供給する電源線７１がビア７２を介して接続され、ワード線選択信号を供給するワード線選択線７３がビア７４を介してｐＭＯＳ６０及びｎＭＯＳ６２のゲート電極７５に接続されている。また、ｎＭＯＳ６２のソースＳに対しては、接地電位ＶＳＳを供給する電源線７６がビア７７を介して接続されている。ｐＭＯＳ６０とｎＭＯＳ６２のドレインＤはビア７８，７９を介して、電圧ＶＳＳ３をメモリセルアレイ５２に供給する電圧線８０に接続されている。
【００７０】
ｐＭＯＳ６１のソースＳに対しては電源電圧ＶＤＤを供給する電源線８１がビア８２を介して接続される。また、／ワード線選択信号（インバータ回路６４によって反転されたワード線選択信号）を供給するワード線選択線８３が、ビア８４を介してｐＭＯＳ６０及びｎＭＯＳ６３のゲート電極８５に接続されている。また、ｎＭＯＳ６３のソースＳに対しては、接地電位ＶＳＳを供給する電源線８６がビア８７を介して接続されている。ｐＭＯＳ６１とｎＭＯＳ６３のドレインＤはビア８８，８９を介して、電圧ＶＳＳ２をメモリセルアレイ５２に供給する電圧線９０に接続されている。
【００７１】
ここで、ビア７８，７９，８８，８９は、メモリセルアレイ５２のトランジスタとＶＳＳ制御回路５９とを電気的に接続する。
上記のようなレイアウトでは、メモリセルアレイ５２のトランジスタとＶＳＳ制御回路５９とを電気的に接続するビア７８，８８がないと、ＶＳＳ制御回路５９は、電圧ＶＳＳ２，ＶＳＳ３を引き上げる機能が無くなる。
【００７２】
図１３は、ＶＳＳ制御を無効にしたＶＳＳ制御回路のレイアウト例を示す図である。
図１３に示すように、このレイアウトでは、ｐＭＯＳ６０，６１のドレインと、電圧線８０，９０との電気的な接続をなくしている。これにより、ｐＭＯＳ６０，６１がオンしても電源電圧ＶＤＤは、電圧線８０，９０に印加されない。
【００７３】
図１で示したステップＳ２の処理で、接地電位ＶＳＳの制御が不要と判定された場合に、ステップＳ３の処理で、ＣＰＵ２１が、ビア７８，８８を設けないようなマスクデータを作成することで、ＶＳＳ制御回路５９の機能を簡単に無効にできる。
【００７４】
すなわち、ＣＰＵ２１は、接地電位ＶＳＳの制御の要否の判定結果に応じて、ビア７８，８８を生成するか否かを選択することで、接地電位ＶＳＳの制御の有効または無効を選択できる。
【００７５】
また、メモリセルのトランジスタのビット線への接続をビア７８，８８と同層のビアで行うことで、メモリセルアレイ５２の保持内容が異なるマスクＲＯＭを作成する際に、ビア７８，８８の層のマスクを改版すれば済む。これにより、製造期間の短縮、コストの削減が期待できる。
【００７６】
図１４は、本実施の形態の製造方法によって製造されたマスクＲＯＭの効果を示す図である。
縦軸がビット線の電圧［Ｖ］であり、横軸が時間［ｎｓ］である。図１４では、“１”を読み出す際の、理想的なビット線の電圧と、接地電位ＶＳＳの制御を行う場合のビット線の電圧と、接地電位ＶＳＳの制御を行わない場合のビット線の電圧の変化を示している。
【００７７】
接地電位ＶＳＳの制御を行わない場合、“０”のメモリセルの比率が多いメモリセルアレイだと、“１”のメモリセルの読み出し時に、リーク電流により図１４に示すようにビット線の電圧が低下する。そして、センスアンプ５４によるリードタイミングでは、ＶＤＤ／２以下になることも考えられる。この場合、“０”が誤って読み出される可能性がある。
【００７８】
これに対して、本実施の形態の半導体記憶装置の製造方法では、“０”のメモリセルの比率が多いメモリセルアレイの場合、ＶＳＳ制御回路５９が生成され、非選択となるトランジスタの接地電位ＶＳＳを引き上げるので、リーク電流を抑えられる。したがって、図１４に示すように、ビット線の電圧の低下を抑制でき、誤読み出しを防止することが可能となる。
【００７９】
以上、実施の形態に基づき、本発明の半導体記憶装置の製造方法及び半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００８０】
１  設計装置
２  設計情報入力部
３  ＶＳＳ制御要否判定部
４  ＶＳＳ制御回路生成部
５  記憶部
１０  マスクＲＯＭ
１１  メモリセルアレイ
１２  データ判定回路
１３  ＶＳＳ制御回路
ＢＬ  ビット線
Ｔｒ１〜Ｔｒｎ  トランジスタ
ＷＬ１〜ＷＬｎ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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