(57)【要約】      （修正有）【課題】高周波ＭＯＳＦＥＴやアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化することが可能なＳＰＩＣＥモデルパラメータ出力装置及び出力方法を提供。【解決手段】ＭＯＳＦＥＴの形状データと、ＭＯＳＦＥＴの周波数特性に関する測定データとを入力するためのデータ入力部１０１と、測定データに基づいて、ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を算出する基板抵抗算出部１０２〜１０５と、１端子基板抵抗モデルの基板抵抗と、形状データとに基づいて、ＳＰＩＣＥモデルパラメータを算出して出力するＳＰＩＣＥモデルパラメータ出力部１０６とを備える。【選択図】図１
2011204004.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路のシミュレーション用に、高周波又はアナログＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを出力するＳＰＩＣＥモデルパラメータ出力装置であって、
前記ＭＯＳＦＥＴの形状データと、前記ＭＯＳＦＥＴの周波数特性に関する測定データとを入力するためのデータ入力部と、
前記測定データに基づいて、前記ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を算出する基板抵抗算出部と、
前記１端子基板抵抗モデルの前記基板抵抗と、前記形状データとに基づいて、前記ＳＰＩＣＥモデルパラメータを算出して出力するＳＰＩＣＥモデルパラメータ出力部と、
を備えることを特徴とするＳＰＩＣＥモデルパラメータ出力装置。
【請求項２】
前記測定データは、ネットワークアナライザを用いて測定されたＳパラメータであり、
前記基板抵抗算出部は、前記ＭＯＳＦＥＴがオフの場合のＳパラメータと、前記ＭＯＳＦＥＴがオンの場合のＳパラメータとに基づいて、前記基板抵抗を算出する、
ことを特徴とする請求項１に記載のＳＰＩＣＥモデルパラメータ出力装置。
【請求項３】
前記基板抵抗算出部は、前記ＭＯＳＦＥＴのゲート電圧、ドレイン電圧、ソース電圧、及び基板電圧が全て０Ｖである場合のＳパラメータと、前記ＭＯＳＦＥＴが線形動作領域で動作する場合のＳパラメータとに基づいて、前記基板抵抗を算出する、
ことを特徴とする請求項２に記載のＳＰＩＣＥモデルパラメータ出力装置。
【請求項４】
前記基板抵抗算出部は、前記ＳパラメータをＹパラメータに変換し、前記Ｙパラメータから前記ＭＯＳＦＥＴのゲート抵抗、オーバーラップ容量、ゲート容量、及びゲート−ウェル間容量を抽出し、前記Ｙパラメータ、前記ゲート抵抗、及び前記ゲート−ウェル間容量に基づいて前記基板抵抗を算出し、
前記ＳＰＩＣＥモデルパラメータ算出部は、前記ＳＰＩＣＥモデルパラメータとして、前記ＭＯＳＦＥＴに関するＮ端子基板抵抗モデル（Ｎは２以上の整数）の基板抵抗を算出して出力する、
ことを特徴とする請求項２又は３に記載のＳＰＩＣＥモデルパラメータ出力装置。
【請求項５】
半導体回路のシミュレーション用に、高周波又はアナログＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを出力するＳＰＩＣＥモデルパラメータ出力方法であって、
前記ＭＯＳＦＥＴの形状データと、前記ＭＯＳＦＥＴの周波数特性に関する測定データとを情報処理装置に入力し、
前記測定データに基づいて、前記ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を前記情報処理装置により算出し、
前記１端子基板抵抗モデルの前記基板抵抗と、前記形状データとに基づいて、前記ＳＰＩＣＥモデルパラメータを前記情報処理装置により算出して出力する、
ことを特徴とするＳＰＩＣＥモデルパラメータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）回路シミュレーションに使用されるＭＯＳＦＥＴモデルに関し、特に、高周波回路、ＲＦアナログ回路に利用されるＭＯＳＦＥＴのＳＰＩＣＥモデルに適用されるものである。
【背景技術】
【０００２】
半導体集積回路の回路設計の際には、熱雑音をモデリングすべく、高周波ＭＯＳＦＥＴの基板抵抗モデルパラメータ（例えばRSUB1、RSUB2、RSUB3、及びRSUB4）が算出される。
【０００３】
基板抵抗モデルパラメータの最適値は、例えば、Ｓパラメータ（特にS22）に対して基板抵抗モデルパラメータの値を振ることで算出可能である。この方法では、真値でなくともあわせこむことが出来るものの、正しい熱雑音シミュレーション結果が得られない場合が多い。
【０００４】
非特許文献１では、ゲート電圧を閾値電圧よりも低い値に設定して測定したＳパラメータを用いて、等価回路の算出を行っている。しかしながら、この方法では、ＭＯＳＦＥＴのドレイン−ソース間（gds）及び基板−ドレイン／ソース間（gmb）のコンダクタンスが除去できているとはいえず、寄生成分のみを含むＳパラメータが得られず、正確な基板抵抗の抽出が困難となる。更には、対象としている基板抵抗モデルが１端子モデルであるため、高周波での精度が落ちる。
【０００５】
また、特許文献１には、Ｓパラメータデータを、各素子がオンする条件とオフする条件とで測定して、等価回路モデルを作成する等価回路モデル作成方法が記載されている。
【０００６】
なお、半導体集積回路の回路設計の際には、アナログＭＯＳＦＥＴの基板抵抗モデルパラメータが算出されることも多い。この場合にも、高周波ＭＯＳＦＥＴの場合と同様の問題が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２６８４１７号公報
【非特許文献】
【０００８】
【非特許文献１】Jeonghu Han et al., "A Simple and Accurate Method for Extracting Substrate Resistance of RF MOSFETs", IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 7, JULY 2002.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、高周波ＭＯＳＦＥＴやアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化することが可能なＳＰＩＣＥモデルパラメータ出力装置及び出力方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様は例えば、半導体回路のシミュレーション用に、高周波又はアナログＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを出力するＳＰＩＣＥモデルパラメータ出力装置であって、前記ＭＯＳＦＥＴの形状データと、前記ＭＯＳＦＥＴの周波数特性に関する測定データとを入力するためのデータ入力部と、前記測定データに基づいて、前記ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を算出する基板抵抗算出部と、前記１端子基板抵抗モデルの前記基板抵抗と、前記形状データとに基づいて、前記ＳＰＩＣＥモデルパラメータを算出して出力するＳＰＩＣＥモデルパラメータ出力部と、を備えることを特徴とするＳＰＩＣＥモデルパラメータ出力装置である。
【００１１】
本発明の別の態様は例えば、半導体回路のシミュレーション用に、高周波又はアナログＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを出力するＳＰＩＣＥモデルパラメータ出力方法であって、前記ＭＯＳＦＥＴの形状データと、前記ＭＯＳＦＥＴの周波数特性に関する測定データとを情報処理装置に入力し、前記測定データに基づいて、前記ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を前記情報処理装置により算出し、前記１端子基板抵抗モデルの前記基板抵抗と、前記形状データとに基づいて、前記ＳＰＩＣＥモデルパラメータを前記情報処理装置により算出して出力する、ことを特徴とするＳＰＩＣＥモデルパラメータ出力方法である。
【発明の効果】
【００１２】
本発明によれば、高周波ＭＯＳＦＥＴやアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化することが可能なＳＰＩＣＥモデルパラメータ出力装置及び出力方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態のＳＰＩＣＥモデルパラメータ出力装置の構成を示す概略図である。
【図２】高周波ＭＯＳＦＥＴのマクロモデルの一般的構成を示した回路図である。
【図３】本実施形態で取り扱うＭＯＳＦＥＴがアレイ状に配置された様子を示す平面図である。
【図４】Ｓパラメータ１及び２を測定する際のＭＯＳＦＥＴの内部等価回路を示した回路図である。
【図５】図４に示す状態において、ＭＯＳＦＥＴをゲート側から見た際に定義できるアドミッタンスを示した回路図である。
【図６】図４に示す状態において、ＭＯＳＦＥＴをドレイン側から見た際に定義できるアドミッタンスを示した回路図である。
【図７】本実施形態の手法により実際に得られたＲｅ（１／Ｙ22）及び基板抵抗ＲBの値を示したグラフである。
【図８】１端子基板抵抗モデルから４端子基板抵抗モデルへの変換について説明するための回路図である。
【図９】図３に示す構造と４端子基板抵抗RSUB1〜RSUB4とを関連付けて表現した側方断面図である。
【図１０】本実施形態の手法で得られたRSUB1〜RSUB4の値を用いて、本実施形態のモデルと実測結果とを比較したグラフである。
【図１１】本実施形態で取り扱うＭＯＳＦＥＴの寄生素子を示した回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を、図面に基づいて説明する。
【００１５】
図１は、本発明の実施形態のＳＰＩＣＥモデルパラメータ出力装置の構成を示す概略図である。図１のＳＰＩＣＥモデルパラメータ出力装置は、半導体回路のシミュレーション用に、高周波ＭＯＳＦＥＴ（ＲＦ−ＭＯＳＦＥＴ）のＳＰＩＣＥモデルパラメータを出力する装置となっている。
【００１６】
図１の装置は、このような処理用のブロックとして、データ入力部１０１と、Ｙパラメータ算出部１０２と、容量算出部１０３と、ゲート抵抗算出部１０４と、１端子基板抵抗算出部１０５と、４端子基板抵抗算出部１０６とを備える。Ｙパラメータ算出部１０２、容量算出部１０３、ゲート抵抗算出部１０４、及び１端子基板抵抗算出部１０５は、本発明の基板抵抗算出部の例であり、４端子基板抵抗算出部１０６は、本発明のＳＰＩＣＥモデルパラメータ出力部の例である。これらのブロックの動作の詳細については、図２から図１１を参照しつつ説明する。
【００１７】
図２は、高周波ＭＯＳＦＥＴのマクロモデルの一般的構成を示した回路図である。図２には、高周波ＭＯＳＦＥＴに相当するＮＭＯＳ及びＰＭＯＳの回路図が示されている。本実施形態では、図２に示すマクロモデル、或いはこれと同様の等価回路を具備するＭＯＳＦＥＴ用のＳＰＩＣＥモデルを取り扱う。図２には更に、１端子基板抵抗モデルの基板抵抗ＲBと、４端子基板抵抗モデルの基板抵抗RSUB1、RSUB2、RSUB3、及びRSUB4が示されている。
【００１８】
図１のデータ入力部１０１には、このようなＭＯＳＦＥＴに関し、ＭＯＳＦＥＴの形状データと、ＭＯＳＦＥＴの周波数特性に関する測定データとが入力される。
【００１９】
本実施形態では、ＭＯＳＦＥＴの形状データとして、ゲート長Ｌg（単位：ｍ）、単位フィンガー長Ｗf（単位：ｍ）、フィンガー数ＮＦ、マルチフィンガー型ＭＯＳＦＥＴの場合の隣接するゲート間の距離ＳＤ（単位：ｍ）、ダミーフィンガーを除くソース／ドレイン端からバックゲート（ウェルコンタクト）までの距離Dist_BDS1（単位：ｍ）、及びソース／ドレイン端からバックゲートまでの距離Dist_BDS2（単位：ｍ）が入力される。
【００２０】
これらの形状データの詳細を、図３に示す。図３は、本実施形態で取り扱うＭＯＳＦＥＴがアレイ状に配置された様子を示す平面図である。図３では、フィンガー構造が延びる方向が矢印Ｘで示され、フィンガー構造が繰り返す方向が矢印Ｙで示されている。図３には更に、ＭＯＳＦＥＴ本体の中心部からバックゲートまでの距離Dist_BDS_ALL（単位：ｍ）が示されている。
【００２１】
また、本実施形態では、ＭＯＳＦＥＴの周波数特性に関する測定データとして、ＭＯＳＦＥＴの２つのバイアス状態におけるＳパラメータ（Ｓパラメータ１及び２）の実測値が入力される（図１参照）。Ｓパラメータの実測値は、例えば、ネットワークアナライザ等の測定器を用いて測定される。
【００２２】
Ｓパラメータ１は、ＭＯＳＦＥＴがオフの場合のＳパラメータに相当し、ＭＯＳＦＥＴの全端子の電圧が０Ｖ、即ち、ゲート電圧Ｖg、ドレイン電圧Ｖd、ソース電圧Ｖs、及び基板電圧Ｖbが全て０Ｖである場合のＳパラメータとなっている。
【００２３】
一方、Ｓパラメータ２は、ＭＯＳＦＥＴがオンの場合のＳパラメータに相当する。より詳細には、Ｓパラメータ２は、ＭＯＳＦＥＴが線形動作領域（３極管領域）で動作する場合のＳパラメータとなっている。本実施形態では、ゲート電圧ＶgをＭＯＳＦＥＴに許容される電源電圧ＶＤＤ、ドレイン電圧Ｖdを５０ｍＶ程度、ソース電圧Ｖs及び基板電圧Ｖbを０Ｖに設定することで、Ｓパラメータ２を取得する。なお、ドレイン電圧Ｖdの値については、５０ｍＶ以外の値に設定しても構わない。
【００２４】
これらのバイアス条件によれば、図４に示すように、ＭＯＳＦＥＴの内部のコンダクタンスの影響が取り除かれた状態を作り出すことができる。図４は、Ｓパラメータ１及び２を測定する際のＭＯＳＦＥＴの内部等価回路を示した回路図である。図４では、ＭＯＳＦＥＴに内在するゲート−ドレイン間（gm）、ドレイン−ソース間（gds）、及び基板−ドレイン／ソース間（gmb）のコンダクタンスの影響が取り除かれており、得られるＳパラメータには、純粋に寄生素子の影響のみが含まれることとなる。
【００２５】
このようなＳパラメータによれば、寄生素子に対する直接的な観測が可能となり、高周波用途のＭＯＳＦＥＴに付加される寄生素子を、観測されたＳパラメータから直接算出することが可能となる。
【００２６】
なお、本実施形態では、ＭＯＳＦＥＴの形状データは、例えば、ユーザーにより図１の装置に入力される。また、ＭＯＳＦＥＴの周波数特性に関する測定データは、例えば、ネットワークアナライザ等の測定器により測定され、測定器から図１の装置に入力される。本実施形態では、測定器により測定された測定データを、ユーザーが図１の装置に入力しても構わない。
【００２７】
続いて、図１に示すＹパラメータ算出部１０２、容量算出部１０３、ゲート抵抗算出部１０４、及び１端子基板抵抗算出部１０５の動作について説明する。
【００２８】
Ｙパラメータ算出部１０２は、ＳパラメータをＹパラメータに変換する。これにより、ＭＯＳＦＥＴの全端子の電圧が０Ｖの場合のＹパラメータとして、Ｓパラメータ１からＹパラメータ１が算出される。更には、ＭＯＳＦＥＴが線形動作領域で動作する場合のＹパラメータとして、Ｓパラメータ２からＹパラメータ２が算出される（図１参照）。このように、Ｓパラメータは、個々にＹパラメータに変換される。
【００２９】
Ｙパラメータ１及び２については、それぞれ異なる処理が行われる。Ｙパラメータ１については、容量算出部１０３による容量算出処理が行われ、Ｙパラメータ２については、ゲート抵抗算出部１０４によるゲート抵抗算出処理が行われる。
【００３０】
ここで、Ｙパラメータ（アドミッタンスマトリックス）の詳細について、解析的に説明する。
【００３１】
上述のように、上記の２つのバイアス条件によれば、図４に示すように、ＭＯＳＦＥＴの内部のコンダクタンスの影響が取り除かれた状態を作り出すことができる。このバイアス条件下でＭＯＳＦＥＴの入出力アドミッタンスを計算する際には、図５及び図６に示す状態から計算を始めることが出来る。図５は、図４に示す状態において、ＭＯＳＦＥＴをゲート側から見た際に定義できるアドミッタンスを示した回路図である。また、図６は、図４に示す状態において、ＭＯＳＦＥＴをドレイン側から見た際に定義できるアドミッタンスを示した回路図である。
【００３２】
図５からは、式（１）に示す回路方程式が得られ、図６からは、式（２）及び（３）に示す回路方程式が得られる。ただし、Ｙ11、Ｙ12、Ｙ21、Ｙ22は、Ｙパラメータを構成する成分を表し、Ｚp及びＹpはそれぞれ、式（４）及び（５）のように与えられる。
【数１】
2011204004.tif 000003
【数２】
2011204004.tif 000004
【数３】
2011204004.tif 000005
【数４】
2011204004.tif 000006
【数５】
2011204004.tif 000007
【００３３】
これらの式において、ＲG、ＲD、ＲSはそれぞれ、ＭＯＳＦＥＴのゲート抵抗、ドレイン抵抗、ソース抵抗を表し、ＲBは、ＭＯＳＦＥＴの（１端子基板抵抗モデルの）基板抵抗を表す。また、ＣGG、ＣGBはそれぞれ、ＭＯＳＦＥＴのゲート容量、ゲート−ウェル間容量を表し、ＣFGD及びＣFGSは、ＭＯＳＦＥＴのオーバーラップ容量を表す（図５、図６参照）。また、ωは周波数（角周波数）を表し、ｊは虚数単位を表す。
【００３４】
式（１）から（３）の回路方程式を解くと、式（６）から（９）に示すＹパラメータが得られる。
【数６】
2011204004.tif 000008
【数７】
2011204004.tif 000009
【数８】
2011204004.tif 000010
【数９】
2011204004.tif 000011
【００３５】
なお、ＲBは、ＭＯＳＦＥＴの４端子基板抵抗モデルの基板抵抗RSUB1、RSUB2、RSUB3、RSUB4を用いて、式（１０）のように表される。また、ＣGGは、ＣGB、ＣFGD、ＣFGSを用いて、式（１１）のように表される。
【数１０】
2011204004.tif 000012
【数１１】
2011204004.tif 000013
【００３６】
容量算出部１０３及びゲート抵抗算出部１０４は、式（６）から（９）の関係を用いることで、寄生パラメータを直接的に抽出することができる。具体的には、容量算出部１０３は、Ｙ11の虚部からゲート容量ＣGGを算出し（式（１２）参照）、Ｙ12の虚部からオーバーラップ容量ＣFGD及びＣFGSを算出し（式（１３）参照）、これらの容量を式（１１）に代入して、ゲート−ウェル間容量ＣGBを算出する。また、ゲート抵抗算出部１０４は、式（１４）のように、Ｙ11の虚部、Ｙ12の虚部、及びＹ12の実部からゲート抵抗ＲGを算出する。
【数１２】
2011204004.tif 000014
【数１３】
2011204004.tif 000015
【数１４】
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【００３７】
このように、容量算出部１０３及びゲート抵抗算出部１０４は、Ｙパラメータから、ゲート抵抗ＲG、ゲート容量ＣGG、オーバーラップ容量ＣFGD，ＣFGS、及びゲート−ウェル間容量ＣGBを抽出することができる。
【００３８】
ここで、１／Ｙ22の実部に着目する。式（９）から、１／Ｙ22の実部は、式（１５）のように表される。
【数１５】
2011204004.tif 000017
【００３９】
式（１５）の右辺の第１項は、周波数に依存しない項となっており、第２項は、周波数に依存する項となっている。１／Ｙ22の実部の値は、周波数が低くなると第１項の値に近付き、周波数が高くなるに従い第２項の値が支配的となってくる。また、通常のＭＯＳＦＥＴでは、ＲBＣGB2＞＞ＲSＣFGS2が成り立つため、第２項中のＲSＣFGS2の項は無視することができる。そのため、式（１５）は、式（１６）のように変形することができる。
【数１６】
2011204004.tif 000018
【００４０】
１端子基板抵抗算出部１０５は、式（１６）の関係を用いることで、Ｙパラメータ、ゲート抵抗ＲG、及びゲート−ウェル間容量ＣGBに基づいて、１端子基板抵抗モデルの基板抵抗ＲBを算出することができる。具体的には、１端子基板抵抗算出部１０５は、式（１６）の右辺に相当する、１／Ｙ22の実部の周波数依存項の傾きを、２ωＲG2ＣGB2で割ることで、基板抵抗ＲBを算出する。
【００４１】
図７は、本実施形態の手法により実際に得られたＲｅ（１／Ｙ22）及び基板抵抗ＲBの値を示したグラフである。図７の横軸は、周波数を表し、図７の縦軸は、Ｒｅ（１／Ｙ22）及び基板抵抗ＲBを表す。図７のグラフは、１１０ｎｍ  ＲＦ−ＣＭＯＳプロセスによる１．５Ｖ−ＶＳ  ＮＭＯＤの実測データから得られたものである。
【００４２】
図７において、曲線Ａ1及びＡ2は、Ｒｅ（１／Ｙ22）を表し、これらの接線に相当する直線Ｂ1及びＢ2は、接点の位置の周波数におけるＲｅ（１／Ｙ22）の傾きを表す。式（１６）の関係から、基板抵抗ＲBは、Ｒｅ（１／Ｙ22）の傾きを２ωＲG2ＣGB2で割ることで算出できる。曲線Ｃ1及びＣ2は、こうして算出された基板抵抗ＲBを表す。
【００４３】
このように、図１のＹパラメータ算出部１０２、容量算出部１０３、ゲート抵抗算出部１０４、及び１端子基板抵抗算出部１０５は、ＭＯＳＦＥＴの周波数特性に関する測定データに基づいて、ＭＯＳＦＥＴの１端子基板抵抗モデルの基板抵抗ＲBを算出することができる。
【００４４】
続いて、図１に示す４端子基板抵抗算出部１０６の動作について説明する。
【００４５】
高周波ＭＯＳＦＥＴのマクロモデルでは、通常、４端子基板抵抗モデル又は５端子基板抵抗モデルが用いられる。前者の場合には、ＳＰＩＣＥモデルパラメータとして、４端子基板抵抗モデルの基板抵抗が算出され、後者の場合には、ＳＰＩＣＥモデルパラメータとして、５端子基板抵抗モデルの基板抵抗が算出される。
【００４６】
４端子基板抵抗算出部１０６は、ＳＰＩＣＥモデルパラメータとして、４端子基板抵抗モデルの基板抵抗RSUB1、RSUB2、RSUB3、及びRSUB4を算出して出力する。以下、４端子基板抵抗モデルの基板抵抗を算出する処理の詳細について説明する。
【００４７】
図８は、１端子基板抵抗モデルから４端子基板抵抗モデルへの変換について説明するための回路図である。
【００４８】
図８(Ａ)は、１端子基板抵抗モデルの基板抵抗ＲBを示した回路図である。図８(Ａ)に示す回路図は、図８(Ｂ)に示す回路図への等価回路変換が可能である。図８(Ｂ)では、抵抗値２ＲBを有する２つの抵抗が並列接続されている。
【００４９】
一方、本実施形態では、ＭＯＳＦＥＴのソースとドレインのバイアスが等しい（或いはほぼ等しい）とみなすことが出来る。よって、図８(Ａ)に示す回路図は、図８(Ｃ)又は(Ｄ)に示す回路図への等価回路変換が可能である。図８(Ｃ)又は(Ｄ)には、抵抗値RSUB1、RSUB2、RSUB3、及びRSUB4を有する４つの抵抗と、２つのダミー抵抗RDMY1及びRDMY2が示されている。ダミー抵抗RDMY1及びRDMY2は、4端子基板抵抗モデルでは必要ないが、４端子基板抵抗モデルではオープン抵抗とみなすことが出来る。
【００５０】
ここで、１端子基板抵抗モデルから４端子基板抵抗モデルへの変換について、図８(Ｄ)を参照して説明する。図８(Ｄ)において、Ｐ５はゲート直下のウェルを表し、Ｐ６はウェルコンタクトを表す。また、DRAIN及びSOURCEはそれぞれ、ドレイン及びソースのコンタクトを表す。
【００５１】
式（１６）で求まる基板抵抗ＲBは、図８(Ｄ)に示す６つの抵抗から計算される抵抗値となる。本実施形態では、ＭＯＳＦＥＴのバイアスがソースとドレインにほぼ等しく掛かっているため、図８(Ｄ)のDRAINとSOURCEはほぼ同じ電位である仮定できる。図８(Ｄ)に示す抵抗は、下記の式（１７）及び（１８）の表現で、基板抵抗ＲBと関係付けることが出来る（RDMY1及びRDMY2はこの場合無視できる）。
【数１７】
2011204004.tif 000019
【数１８】
2011204004.tif 000020
【００５２】
式（１７）は、図８(Ｂ)に示す左側の抵抗２ＲBが、図８(Ｄ)に示すRSUB1，RSUB2の和に等しいことを表す。一方、式（１８）は、図８(Ｂ)に示す右側の抵抗２ＲBが、図８(Ｄ)に示すRSUB3，RSUB4の和に等しいことを表す。
【００５３】
ここで、ウェル内は同一の材料で形成されており、ウェル内の抵抗率が同一の値ρsubで表されるとすると、RSUB1〜RSUB4は、式（１９）及び（２０）のように表される。
【数１９】
2011204004.tif 000021
【数２０】
2011204004.tif 000022
【００５４】
ただし、式（２０）中のBist_BDS_ALLは、ＮＦが偶数の場合には式（２１）のように表され、ＮＦが奇数の場合には式（２２）のように表される。なお、int（ＮＦ／２）は、ＮＦ／２の値の整数部分、即ち、ＮＦ／２の値の小数点以下を切り捨てた値を表す。
【数２１】
2011204004.tif 000023
【数２２】
2011204004.tif 000024
【００５５】
式（１９）及び（２０）は、図９を元に、RSUB1〜RSUB4を、図３に示す変数で表すことで導出可能である。図９は、図３に示す構造と４端子基板抵抗RSUB1〜RSUB4とを関連付けて表現した側方断面図である。
【００５６】
図３に示す変数の値は、上述のように、ＭＯＳＦＥＴの形状データとしてデータ入力部１０１に入力される（図１参照）。よって、４端子基板抵抗算出部１０６は、１端子基板抵抗算出部１０５により算出された１端子基板抵抗ＲBと、データ入力部１０１に入力された形状データを、式（１９）及び（２０）に代入することで、４端子基板抵抗RSUB1〜RSUB4を算出することができる。算出された４端子基板抵抗RSUB1〜RSUB4は、ＳＰＩＣＥモデルパラメータ（基板抵抗モデルパラメータ）として、図１の装置の外部（又は内部）に出力される。
【００５７】
このように、４端子基板抵抗算出部１０６は、ＭＯＳＦＥＴの１端子基板抵抗モデルの基板抵抗ＲBと、ＭＯＳＦＥＴの形状データとに基づいて、ＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを算出して出力することができる。本実施形態では、４端子基板抵抗算出部１０６は、ＳＰＩＣＥモデルパラメータとして、ＭＯＳＦＥＴの４端子基板抵抗モデルの基板抵抗RSUB1〜RSUB4を算出して出力する。
【００５８】
ここで、図７で得られた１端子基板抵抗ＲB＝７０Ωから、４端子基板抵抗RSUB1〜RSUB4を算出してみる。形状データとしては、Ｌg＝０．１１μｍ、Ｗf＝５．２μｍ、ＮＦ＝１０、ＳＤ＝０．５μｍ、Dist_BDS1＝Dist_BDS2＝１μｍを用いる。この場合、抵抗率ρsub及び４端子基板抵抗RSUB1〜RSUB4は、以下の値となる。
ρsub ＝ ３２３Ω
RSUB2 ＝ RSUB3 ＝ １５．９Ω
RSUB1 ＝ RSUB4 ＝ ６８．３Ω
【００５９】
図１０は、本実施形態の手法で得られたRSUB1〜RSUB4の値を用いて、本実施形態のモデルと実測結果とを比較したグラフである。図１０において、実線は本実施形態のモデルを示し、破線は実測結果を示している。
【００６０】
以上のように、本実施形態では、ＭＯＳＦＥＴの周波数特性に関する測定データに基づいて、１端子基板抵抗モデルの基板抵抗を算出し、ＭＯＳＦＥＴの形状データと、１端子基板抵抗モデルの基板抵抗とに基づいて、ＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを算出して出力する。本実施形態によれば、ＳＰＩＣＥモデルパラメータとして、例えば、４端子基板抵抗モデルの基板抵抗を算出して出力することができる。
【００６１】
このように、本実施形態によれば、ＭＯＳＦＥＴの基板抵抗モデルパラメータ（例えば４端子基板抵抗RSUB1〜RSUB4）を、実測値から算出することが可能となる。
【００６２】
また、本実施形態では、４端子基板抵抗等の基板抵抗モデルパラメータを、当該パラメータの値を振る手法等によらず、実測値から算出された１端子基板抵抗を用いて算出するため、高周波ＭＯＳＦＥＴの基板抵抗を正確にモデル化し、正確な基板抵抗モデルパラメータを得ることが可能となる。本実施形態によれば、ＰＤＫ（Process Design Kit）開発で必要な高精度ＭＯＳＦＥＴスケーラブルモデルの実現が容易となる。また、本実施形態では、基板抵抗モデルパラメータの最適化手法に頼らず、実測値から基板抵抗モデルパラメータを算出するため、モデルパラメータのロバスト性が保たれる。
【００６３】
また、本実施形態では、実測値としてＳパラメータを採用し、ＳパラメータをＹパラメータに変換し、変換により得られたＹパラメータから１端子基板抵抗を算出する。本実施形態では、式（１６）の関係を利用することで、１端子基板抵抗をＹパラメータから簡単に算出することができる。
【００６４】
なお、実測値として、ＳパラメータではなくＹパラメータを採用することも考えられるが、この場合には、端子間の短絡により、Ｖ1＝０やＶ2＝０（図５、図６参照）を実現する必要がある。しかしながら、これらの実現は、高周波領域では困難であるという問題がある。そこで、本実施形態では、実測値としてＳパラメータを採用することで、この問題を回避している。
【００６５】
また、本実施形態では、２つのバイアス状態のＳパラメータ（Ｓパラメータ１及び２）が採用される。Ｓパラメータ１は、ＭＯＳＦＥＴがオフの場合のＳパラメータに相当し、ＭＯＳＦＥＴの全端子の電圧が０Ｖの場合のＳパラメータとなっている。一方、Ｓパラメータ２は、ＭＯＳＦＥＴがオンの場合のＳパラメータに相当し、より詳細には、ＭＯＳＦＥＴが線形動作領域で動作する場合のＳパラメータとなっている。
【００６６】
本実施形態では、これらのバイアス条件を採用することで、ＭＯＳＦＥＴの内部のコンダクタンスの影響が取り除かれた状態を作り出すことができる。Ｓパラメータには、純粋に寄生素子の影響のみが含まれることとなる。これにより、本実施形態では、ＭＯＳＦＥＴの寄生素子の値を、精度よく算出することが可能となる。
【００６７】
ここで、寄生素子と熱雑音との関係について、図１１を参照して説明する。図１１は、本実施形態で取り扱うＭＯＳＦＥＴの寄生素子を示した回路図である。図１１には、ＭＯＳＦＥＴに加え、４端子基板抵抗RSUB1〜RSUB4が示されている。
【００６８】
ＭＯＳＦＥＴにおける熱雑音には、主に２つの原因があると考えられる。１つは、チャネルの熱雑音であり、もう１つは、ウェルの熱雑音である。図１１では、チャネルの熱雑音の大まかな発生位置が、円Ｘ1で示され、ウェルの熱雑音の大まかな発生位置が、円Ｘ2で示されている。
【００６９】
一般に、ＭＯＳＦＥＴにおける熱雑音について考察する際には、チャネルの熱雑音が算出される。しかしながら、文献によると、トータルの熱雑音に占めるウェルの熱雑音の割合は、１／３程度もあるとされている。よって、ＭＯＳＦＥＴにおける熱雑音を正確に評価する際には、チャネルの熱雑音も考慮に入れる必要がある。
【００７０】
ウェルの熱雑音には、図１１に示すように、寄生素子である基板抵抗が影響する。本実施形態によれば、１端子基板抵抗、更には、４端子基板抵抗を正確に算出することができるため、ウェルの熱雑音を正確にモデル化することが可能となる。これにより、ノイズシミュレーションの精度を向上させることが可能となる。
【００７１】
以下、本実施形態の変形例について説明する。
【００７２】
本実施形態では、ＳＰＩＣＥモデルパラメータとして、１端子基板抵抗から４端子基板抵抗が算出され出力される。しかしながら、本実施形態では、１端子基板抵抗から４端子基板抵抗以外のＮ端子基板抵抗（Ｎは２以上の整数）を算出し、これを出力してもよい。このようなＮ端子基板抵抗の例としては、５端子基板抵抗が挙げられる。
【００７３】
また、図１の装置により行われる処理は、例えば、当該処理を実行する回路により実現してもよいし、当該処理をコンピュータに実行させるコンピュータプログラムにより実現してもよい。このようなコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ、ＤＶＤ、半導体メモリ、磁気記録メモリ等のコンピュータ読み取り可能な記録媒体に記録されて利用される。上記の回路を備えるコンピュータや、上記のコンピュータプログラムがインストールされたコンピュータは、本発明の情報処理装置の例である。
【００７４】
また、本実施形態により出力されたＳＰＩＣＥモデルパラメータは、ＳＰＩＣＥによる回路シミュレーションに使用される。回路シミュレーションを実行する装置は、図１の装置を含む装置でもよいし、図１の装置とは別個の装置でもよい。回路シミュレーションを実行する装置は、当該装置にＳＰＩＣＥプログラムをインストールすることで実現可能である。本実施形態によれば、例えば、ＳＰＩＣＥによるノイズシミュレーションの精度を向上させることが可能となる。
【００７５】
また、本実施形態は、高周波ＭＯＳＦＥＴに限らず、種々のアナログＭＯＳＦＥＴにも適用可能である。この場合、本実施形態は、高周波の回路設計に限らず、低周波の回路設計にも適用可能である。
【００７６】
以上のように、本実施形態では、ＭＯＳＦＥＴの周波数特性に関する測定データに基づいて、１端子基板抵抗モデルの基板抵抗を算出し、ＭＯＳＦＥＴの形状データと、１端子基板抵抗モデルの基板抵抗とに基づいて、ＭＯＳＦＥＴのＳＰＩＣＥモデルパラメータを算出して出力する。これにより、本実施形態では、高周波又はアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化し、正確な基板抵抗が反映されたＳＰＩＣＥモデルパラメータを出力することが可能となる。
【００７７】
本実施形態では、ＳＰＩＣＥモデルパラメータとして、例えば、４端子基板抵抗等の基板抵抗モデルパラメータを算出して出力することができる。これにより、本実施形態では、ＳＰＩＣＥモデルパラメータとして、正確な基板抵抗モデルパラメータを出力することが可能となる。
【００７８】
以上、本発明の具体的な態様の例を、本発明の実施形態により説明したが、本発明は、当該実施形態に限定されるものではない。
【符号の説明】
【００７９】
１０１  データ入力部
１０２  Ｙパラメータ算出部
１０３  容量算出部
１０４  ゲート抵抗算出部
１０５  １端子基板抵抗算出部
１０６  ４端子基板抵抗算出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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