(57)【要約】      （修正有）【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。【選択図】図８
2011253840.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の導電膜と、絶縁膜とを順次積層し、前記第１の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第１の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第１の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、
前記溝及び前記コンタクトホールを埋め込む第２の導電膜を形成する工程と、
ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、前記キャップ絶縁膜が露出するまで前記第２の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、
前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜を形成する前に、前記ゲート電極の側面を覆うサイドウォール膜を形成し、
前記層間絶縁膜は、前記サイドウォール膜及び前記キャップ絶縁膜とはエッチングレートの異なる膜で形成し、
前記溝及び前記コンタクトホールを、前記層間絶縁膜を選択的にエッチングする条件を用いたＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記コンタクトプラグを形成する工程では、前記キャップ絶縁膜を研磨のストッパーと膜として利用することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜形成部は、前記半導体装置非形成領域のうち、スクライブラインに形成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さは、光学式膜厚測定器を用いて測定することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜をエッチングする前に、前記層間絶縁膜の上面が平坦な面となるように、ＣＭＰ法により前記層間絶縁膜を研磨する工程を設けたことを特徴とする請求項１または５記載のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、記憶動作が可能な半導体装置では、一般に選択素子と記憶素子の組合せで、メモリセルが構成されている。選択素子としては、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられることが多い。
半導体装置がＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、記憶素子としてはキャパシタが用いられる。また、半導体装置が相変化メモリであるＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）の場合、記憶素子としては電極により加熱される相変化材料が用いられる。
【０００３】
図１２及び図１３は、ＭＯＳトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図である。図１２及び図１３では、異なるレイヤー（層）に形成されたメモリセルの構成要素を同一平面上に図示している。図１２及び図１３において、Ｙ方向は、ゲート電極２０４の延在方向を示しており、Ｘ方向はＹ方向と交差する方向を示している。また、図１３において、図１２に示すメモリセルと同一構成部分には同一符号を付す。
【０００４】
図１２に示すメモリセルには、半導体基板２０１上に素子分離領域２０２によって区画された複数の活性領域２０３が、所定の規則に従って配置されている。
メモリセルには、活性領域２０３と交差するように、Ｙ方向に延在するゲート電極２０４が配置され、ＭＯＳトランジスタを構成している。ゲート電極２０４は、ワード線として機能する電極である。
ゲート電極２０４の側面２０４ａには、絶縁膜（例えば、窒化シリコン膜）で構成されたサイドウォール２０６が設けられている。また、ゲート電極２０４（ワード線）と交差するように、Ｘ方向に湾曲しながら延在するビット線２０７が設けられている。ビット線２０７は、ＭＯＳトランジスタのソース／ドレイン領域の一方の領域と接続されている。
【０００５】
図１３に示すメモリセルには、ＭＯＳトランジスタのソース／ドレイン領域とビット線２０７及びその上層に配置される記憶素子（図示せず）を接続するために、コンタクトプラグ（図示せず）が設けられる。
従来、コンタクトホール２１１の形成位置に対応する絶縁膜（図示せず）上に、開口部を有したマスクパターンをフォトレジスト膜で形成し、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ：自己整合コンタクト）プロセスを用いることで、ソース／ドレイン領域と接続するコンタクトプラグを形成していた（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９４６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年の微細化の進展に伴い、ＳＡＣプロセスで形成するコンタクトホール２１１のサイズ（ホール径）も縮小し、フォトリソグラフィ技術を用いてホールパターンを精度よく形成することが困難になりつつある。
そこで、上記ホールパターン形成の困難性を回避するには、ホールではなく、ライン形状（帯状）の開口部を有したマスクパターンを用いてコンタクトプラグの形成を行うことが考えられる。
【０００８】
図１４は、ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。図１４において、図１２に示す構造体と同一構成部分には同一符号を付す。なお、図１４では、３つのコンタクトプラグ２１６のみ図示するが、実際には、コンタクトプラグ２１６が図示されていない他の活性領域２０３上にもそれぞれ３つのコンタクトプラグ２１６が形成されている。
図１４を参照するに、フォトレジスト膜２１３は、活性領域２０３の長手方向に沿って延在するライン状のパターンであり、各活性領域２０３上に形成された開口部２１５を有する。開口部２１５は、活性領域２０３の長手方向に沿って形成されたライン状の溝である。
コンタクトプラグ２１６は、ゲート電極２０４（ワード線）及びフォトレジスト膜２１３で囲まれた領域に配置されている。
【０００９】
コンタクトプラグ２１６は、以下の方法により形成する。まず始めに、コンタクトプラグ２１６が形成される絶縁膜（図示せず）上に開口部２１５を有したフォトレジスト膜２１３を形成する。次いで、フォトレジスト膜２１３をマスクとして、開口部２１５から露出された絶縁膜をエッチングで除去することで、コンタクトホールを形成する。
次いで、コンタクトホール内を、コンタクトプラグ２１６の材料となる導電膜を埋め込む。
その後、絶縁膜上に形成された導電膜、及び絶縁膜の上層部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法にて研磨除去することで、コンタクトホール内にのみ導電膜を残存させることで、コンタクトプラグ２１６を形成する。
【００１０】
ところで、上記コンタクトプラグ２１６の形成方法では、ＣＭＰ法により研磨除去する絶縁膜の膜厚制御（研磨量の制御）が重要となる。研磨量が多すぎる場合には、下層に配置されたゲート電極２０４の上面が露出してしまい、ゲート電極２０４にダメージを与えるのみでなく、絶縁膜の上層に配置される配線層やコンタクトプラグ２１６によって隣接するゲート電極２０４間が短絡してしまう。
一方、研磨量が少なすぎる場合には、コンタクトプラグ２１６間に位置する絶縁膜上にコンタクトプラグ２１６の材料となる導電膜が残存するため、隣接するコンタクトプラグ２１６が電気的に接続されて、隣接するコンタクトプラグ２１６間が短絡してしまう。
【００１１】
従って、ＣＭＰ法を用いてコンタクトプラグ２１６を形成する場合には、光学式膜厚測定器を用いてＣＭＰ処理後の絶縁膜の膜厚（研磨後の絶縁膜の膜厚）を測定して、確認する必要がある。
しかしながら、ゲート電極２０４の幅は非常に狭いため、光学式膜厚測定器を用いて、ゲート電極２０４上に形成された研磨後の絶縁膜の厚さを直接測定することは困難であった。
【００１２】
つまり、従来、上記ライン型ＳＡＣプロセスでコンタクトプラグ２１６を形成する場合において、ＣＭＰ処理後の絶縁膜の膜厚を精度よく測定する方法が存在していなかった。
このため、ゲート電極２０４上に形成された研磨後の絶縁膜の厚さ（研磨量）を正確に推定できないという問題があった。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板上に、第１の導電膜と、絶縁膜とを順次積層し、前記第１の導電膜及び前記絶縁膜をパターニングすることで、前記半導体基板の半導体装置形成領域に前記第１の導電膜よりなるゲート電極、前記半導体基板の半導体装置非形成領域に前記第１の導電膜よりなる絶縁膜形成部、及び前記絶縁膜よりなり、前記ゲート電極の上面及び前記絶縁膜形成部の上面を覆うキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記半導体装置形成領域及び前記半導体装置非形成領域に亘るように、前記ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、前記半導体装置形成領域内の前記溝の下方にコンタクトホールを形成する工程と、前記溝及び前記コンタクトホールを埋め込む第２の導電膜を形成する工程と、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、前記キャップ絶縁膜が露出するまで前記第２の導電膜及び前記層間絶縁膜を研磨することで、前記コンタクトホールにコンタクトプラグを形成する工程と、前記コンタクトプラグを形成後、前記絶縁膜形成部上に形成された前記キャップ絶縁膜の厚さを測定する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、半導体基板上に、第１の導電膜と、絶縁膜とを順次積層し、第１の導電膜及び絶縁膜をパターニングすることで、半導体基板の半導体装置形成領域に第１の導電膜よりなるゲート電極、半導体基板の半導体装置非形成領域に第１の導電膜よりなる絶縁膜形成部、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜を形成し、次いで、層間絶縁膜に、半導体装置形成領域及び半導体装置非形成領域に亘るように、ゲート電極の延在方向と交差する方向に延在する溝を形成すると共に、半導体装置形成領域に形成された溝の下方にコンタクトホールを形成し、その後、溝及びコンタクトホールを埋め込む第２の導電膜を形成することにより、ゲート電極に形成されたキャップ絶縁膜上、及び絶縁膜形成部に形成されたキャップ絶縁膜上に同じ構造体（具体的には、溝が形成された層間絶縁膜及び溝を埋め込む第２の導電膜を備えた構造体）が形成される。
【００１５】
これにより、ＣＭＰ法により第２の導電膜及び層間絶縁膜を研磨する際、絶縁膜形成部の上方に形成された構造体は、ゲート電極の上方に形成された構造体と同じ速度で研磨が進行するため、ゲート電極に形成されたキャップ絶縁膜の上面と、絶縁膜形成部に形成されたキャップ絶縁膜の上面とが略同じタイミングで露出される。
このため、コンタクトプラグを形成後において、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされたゲート電極に形成されたキャップ絶縁膜の厚さ（残膜）と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部に形成されたキャップ絶縁膜の厚さ（残膜）とが略等しくなる。
【００１６】
よって、絶縁膜形成部に形成されたキャップ絶縁膜を、ゲート電極に形成されたキャップ絶縁膜の厚さ（残膜）をモニターするためのモニター膜として利用可能となる。
これにより、コンタクトプラグを形成後、絶縁膜形成部上に形成されたキャップ絶縁膜の厚さを測定することで、ゲート電極に形成されたキャップ絶縁膜の厚さ（残膜）を測定することなく、ゲート電極に形成されたキャップ絶縁膜の厚さ（残膜）を正確に推定できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の平面図である。
【図２】本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図ある。
【図３】本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図であり、図３（ａ）は、図２に示す半導体装置のメモリセルのＥ−Ｅ線方向の断面図であり、図３（ｂ）は、図２に示す半導体装置のメモリセルのＦ−Ｆ線方向の断面図である。図３（ｃ）は、半導体基板のスクライブラインＣに形成された構造体（絶縁膜形成部を含む構造体）の断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。図４（ａ）は、図３（ａ）に示す半導体装置の切断面に対応する断面図であり、図４（ｂ）は、図３（ｂ）に示す半導体装置の切断面に対応する断面図である。また、図４（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。図５（ａ）は、図３（ａ）に示す半導体装置の切断面に対応する断面図であり、図５（ｂ）は、図３（ｂ）に示す半導体装置の切断面に対応する断面図である。また、図５（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
【図６】図５（ａ），（ｂ）に示す構造体に形成されたフォトレジスト膜の形状及び形成位置を説明するための平面図である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。図７（ａ）は、図３（ａ）に示す半導体装置の切断面に対応する断面図であり、図７（ｂ）は、図３（ｂ）に示す半導体装置の切断面に対応する断面図である。また、図７（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。図８（ａ）は、図３（ａ）に示す半導体装置の切断面に対応する断面図であり、図８（ｂ）は、図３（ｂ）に示す半導体装置の切断面に対応する断面図である。また、図８（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。図９（ａ）は、図３（ａ）に示す半導体装置の切断面に対応する断面図であり、図９（ｂ）は、図３（ｂ）に示す半導体装置の切断面に対応する断面図である。また、図９（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
【図１０】比較例に係る半導体装置の製造方法を説明するための断面図（その１）である。
【図１１】比較例に係る半導体装置の製造方法を説明するための断面図（その２）である。
【図１２】ＭＯＳトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図（その１）である。
【図１３】ＭＯＳトランジスタを用いたメモリセルの概略のレイアウトの一例を示す平面図（その２）である。
【図１４】ライン状とされた開口部を有したホールパターン形成用フォトレジスト膜の一例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１９】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成される半導体基板の平面図である。
図１を参照するに、半導体基板１１は、本実施の形態の半導体装置１０が形成される半導体装置形成領域Ａと、半導体装置１０が形成されない領域である半導体装置非形成領域Ｂとを有する。
半導体装置形成領域Ａは、半導体装置１０のメモリセルが形成されるメモリセル領域（図示せず）と、メモリセル領域を囲む周辺回路領域（図示せず）とを有する。メモリセル領域には、後述する図３（ａ），（ｂ）に示す構造体（半導体装置１０の一部）が形成される。
半導体装置非形成領域Ｂは、スクライブラインＣと、スクライブラインＣよりも外側に配置された領域Ｄとを有する。
スクライブラインＣは、複数の半導体装置形成領域Ａに形成された半導体装置１０を個片化する際に切断される領域である。また、領域Ｄは、スクライブラインＣの最外周よりも外側に配置された領域である。
半導体基板１１としては、例えば、Ｐ型のシリコン基板を用いることができる。
【００２０】
図２は、本発明の実施の形態に係る半導体装置に設けられたメモリセルの概略を示す平面図であり、図３は、本発明の実施の形態に係る半導体装置及び絶縁膜形成部が複数形成された半導体基板の断面図である。図３（ａ）は、図２に示す半導体装置１０のメモリセルのＥ−Ｅ線方向の断面図であり、図３（ｂ）は、図２に示す半導体装置１０のメモリセルのＦ−Ｆ線方向の断面図である。図３（ｃ）は、半導体基板のスクライブラインＣに形成された構造体（絶縁膜形成部１６を含む構造体）の断面図である。
図２において、Ｙ方向はゲート電極１５の延在方向を示しており、Ｘ方向はＹ方向と交差する方向を示している。また、図３において、Ｚ方向は、コンタクトホール２２，２３の深さ方向を示している。
なお、本実施の形態では、半導体装置１０としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いる場合を例に挙げて以下の説明を行う。また、実際には、半導体基板１１には複数の半導体装置１０が形成される。
【００２１】
図２及び図３を参照するに、本発明の実施の形態に係る半導体装置１０及び絶縁膜形成部１６が複数形成された半導体基板１１（具体的には、図３に示す構造体）は、素子分離領域１２、ゲート絶縁膜１４、ゲート電極１５、キャップ絶縁膜１７、サイドウォール膜２１、コンタクトホール２２，２３、不純物拡散層２５，２６、コンタクトプラグ３１，３２、ビット線３４、キャパシタ３６、及びプレート電極３７を有する半導体装置１０と、半導体基板１１と、半導体基板１１のスクライブラインＣ上に形成された素子分離領域１２、ゲート絶縁膜１４、絶縁膜形成部１６、キャップ絶縁膜１７、サイドウォール膜２１、及び層間絶縁膜２８と、を有する。本実施の形態の半導体装置１０には、ゲート絶縁膜１４、ゲート電極１５、及び不純物拡散層２５，２６により構成されたＭＯＳトランジスタ３５が設けられている。
【００２２】
素子分離領域１２は、半導体基板１１に形成された溝（図示せず）を埋め込む絶縁膜により構成されており、活性領域１３を区画している。素子分離領域１２を構成する絶縁膜としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
ゲート絶縁膜１４は、半導体基板１１の表面１１ａ及び素子分離領域１２上に設けられている。ゲート絶縁膜１４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００２３】
ゲート電極１５は、半導体基板１１のメモリセル領域に形成されたゲート絶縁膜１４上に設けられている。ゲート電極１５は、第１の導電膜４１をパターニングすることで形成されている（後述する図４参照）。ゲート電極１５の母材となる第１の導電膜４１としては、例えば、Ｎ型又はＰ型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
【００２４】
絶縁膜形成部１６は、半導体装置形成領域Ａを囲むスクライブラインＣに形成されたゲート絶縁膜１４上に設けられている。つまり、絶縁膜形成部１６は、半導体装置形成領域Ａ内に形成されたゲート電極１５から離間した位置に配置されている。絶縁膜形成部１６は、半導体装置形成領域Ａに形成された複数の半導体装置１０を個片化する際、スクライブラインＣと共に切断される部材である。
絶縁膜形成部１６は、ゲート電極１５の母材となる第１の導電膜４１をパターニングすることで形成されている。したがって、絶縁膜形成部１６は、ゲート電極１５と同じ第１の導電膜４１により構成され、ゲート電極１５と同じ厚さとされている。
【００２５】
絶縁膜形成部１６の上面１６ａは、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするためのキャップ絶縁膜１７を形成するための面である。
そのため、絶縁膜形成部１６の上面１６ａは、絶縁膜形成部１６上に形成されたキャップ絶縁膜１７の厚さを光学式膜厚測定器（図示せず）で測定可能な大きさとされている。絶縁膜形成部１６の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部１６は、例えば、６０μｍ□以上の大きさにすることができる。
【００２６】
キャップ絶縁膜１７は、ゲート電極１５の上面１５ａ及び絶縁膜形成部１６の上面１６ａを覆うように設けられている。キャップ絶縁膜１７は、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ：自己整合コンタクト）によりコンタクトホール２２，２３を形成するときのエッチングにより、ゲート電極１５の上部がエッチングされることを防止するための膜であると共に、コンタクトプラグ３１，３２の母材となる第２の導電膜５１（後述する図８参照）をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して、第２の導電膜５１よりなるコンタクトプラグ３１，３２を形成する際の研磨ストッパーとして機能する膜である。
【００２７】
また、絶縁膜形成部１６の上面１６ａに形成されたキャップ絶縁膜１７は、コンタクトプラグ形成工程後（研磨後）に、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするため膜であり、後述する図９に示す工程において、膜厚（残膜）が測定される。
絶縁膜形成部１６の上面１６ａに形成されたキャップ絶縁膜１７は、絶縁膜形成部１６と共に、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするための残膜モニターパターンとして機能する。
【００２８】
上記キャップ絶縁膜１７は、層間絶縁膜２８とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜２８が酸化シリコン膜（ＳｉＯ２膜）の場合、キャップ絶縁膜１７としては、窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜）を用いることができる。
なお、上記絶縁膜形成部１６、及び絶縁膜形成部１６上に形成されたキャップ絶縁膜１７は、スクライブラインＣに形成されている。そのため、半導体基板１１に形成された複数の半導体装置１０を個片化する場合、絶縁膜形成部１６、及び絶縁膜形成部１６上に形成されたキャップ絶縁膜１７は切断される。
【００２９】
サイドウォール膜２１は、ゲート電極１５の側面１５ｂ、絶縁膜形成部１６の側面、及びキャップ絶縁膜１７の側面を覆うように設けられている。サイドウォール膜２１は、コンタクトホール２２，２３を形成する際のエッチングからゲート電極１５の側壁を保護すると共に、半導体基板１１に不純物拡散層２５，２６を形成する際のマスクとなる。
サイドウォール膜２１は、層間絶縁膜２８とは異なるエッチングレートを有した膜で構成されている。層間絶縁膜２８が酸化シリコン膜（ＳｉＯ２膜）の場合、サイドウォール膜２１としては、窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜）を用いることができる。
コンタクトホール２２，２３は、ゲート電極１５の側面１５ｂに設けられたサイドウォール膜２１間に形成されている。コンタクトホール２２，２３は、ＳＡＣ法により形成されたホールである。コンタクトホール２２は、不純物拡散層２５の上面を露出しており、コンタクトホール２３は、不純物拡散層２６の上面を露出している。
【００３０】
不純物拡散層２５は、コンタクトホール２２の下方に位置する半導体基板１１に形成されており、コンタクトプラグ３１の下端と接触している。不純物拡散層２６は、コンタクトホール２３の下方に位置する半導体基板１１に形成されている。不純物拡散層２６は、隣り合う位置に設けられたゲート電極１５に対して共通の不純物拡散層である。不純物拡散層２６は、コンタクトプラグ３２の下端と接触している。半導体基板１１としてＰ型のシリコン基板を用いた場合、不純物拡散層２５，２６としては、Ｎ型の不純物拡散層を用いる。
層間絶縁膜２８は、半導体基板１１のスクライブラインＣに形成されたゲート絶縁膜１４上に設けられている。層間絶縁膜２８としては、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００３１】
ビット線３４は、図２に示すように、コンタクトプラグ３１，３２の上方にＸ方向に湾曲しながら延在するように設けられている。ビット線３４は、コンタクトプラグ３１を介して、不純物拡散層２５と電気的に接続されている。
キャパシタ３６は、下部電極３８と、上部電極３９と、下部電極３８と上部電極３９との間に配置された容量絶縁膜とを有する。下部電極３８は、コンタクトプラグ３２を介して、不純物拡散層２６と電気的に接続されている。プレート電極３７は、上部電極３９と電気的に接続されている。
図３に示すように、図３に示す構造体の上面（キャップ絶縁膜１７が露出された面）は、平坦な面とされている。これは、ＣＭＰ装置により研磨を行ったためである。
【００３２】
図４〜図９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図４（ａ）、図５（ａ）、図７（ａ）、図８（ａ）、及び図９（ａ）は、図３（ａ）に示す半導体装置１０の切断面に対応する断面図であり、図４（ｂ）、図５（ｂ）、図７（ｂ）、図８（ｂ）、及び図９（ｂ）は、図３（ｂ）に示す半導体装置１０の切断面に対応する断面図である。また、図４（ｃ）、図５（ｃ）、図７（ｃ）、図８（ｃ）、及び図９（ｃ）は、図３（ｃ）に示す構造体の切断面に対応する断面図である。
図６は、図５（ａ），（ｂ）に示す構造体に形成されたフォトレジスト膜４４の形状及び形成位置を説明するための平面図である。図６において、図５に示す構造体と同一構成部分には同一符号を付す。図４〜図９において、図３に示す構造体と同一構成部分には同一符号を付す。
【００３３】
図４〜図９を参照して、本発明の実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図４に示す工程では、半導体基板１１としてＰ型のシリコン基板を準備し、次いで、半導体基板１１に溝（図示せず）を形成し、該溝に絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２膜））を埋め込むことで（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により）、素子分離領域１２を形成する。
次いで、素子分離領域１２の上面、及び半導体基板１１の表面１１ａを覆うように、酸化シリコン膜を成膜することで、ゲート絶縁膜１４を形成する。
【００３４】
次いで、半導体基板上に第１の導電膜４１と、絶縁膜４２とを順次積層し、第１の導電膜４１及び絶縁膜４２をパターニングすることで、半導体装置形成領域Ａに第１の導電膜４１よりなるゲート電極１５、及び半導体装置形成領域ＡであるスクライブラインＣに第１の導電膜４１よりなる絶縁膜形成部１６を形成すると共に、絶縁膜４２よりなりゲート電極１５の上面１５ａ及び絶縁膜形成部１６の上面１６ａを覆うキャップ絶縁膜１７を形成する。
【００３５】
第１の導電膜４１としては、例えば、Ｎ型又はＰ型の不純物を含有した多結晶シリコン膜、タングステン等の高融点金属膜、及びこれらの積層膜を用いることができる。
ゲート電極１５は、半導体装置形成領域Ａ（図１参照）内のメモリセル領域（図示せず）に配置されたゲート絶縁膜１４上に形成する。ゲート電極１５は、光学式膜厚測定器が膜厚を測定することが困難な狭い幅とされている。
絶縁膜形成部１６は、半導体装置形成領域Ａ内に形成されたゲート電極１５から離間した位置に形成されている。絶縁膜形成部１６は、半導体装置形成領域Ａに形成された複数の半導体装置１０を個片化する際、スクライブラインＣと共に切断される部材である。
絶縁膜形成部１６は、ゲート電極１５の母材となる第１の導電膜４１をパターニングすることで形成されている。したがって、絶縁膜形成部１６は、ゲート電極１５と同じ第１の導電膜４１により構成され、ゲート電極１５と同じ厚さとされている。
【００３６】
絶縁膜形成部１６の上面１６ａは、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするためのキャップ絶縁膜１７を形成するための面である。
そのため、絶縁膜形成部１６の上面１６ａは、絶縁膜形成部１６上に形成されたキャップ絶縁膜１７の厚さを光学式膜厚測定器（図示せず）で測定可能な大きさとされている。絶縁膜形成部１６の形状は、例えば、矩形とすることができる。この場合、絶縁膜形成部１６は、例えば、６０μｍ□以上の大きさにすることができる。絶縁膜４２としては、窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜）を用いることができる。
【００３７】
次いで、キャップ絶縁膜１７を構成する絶縁膜４２と同じ種類の絶縁膜（窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜））を成膜し、該絶縁膜をエッチバックすることで、ゲート電極１５の側面１５ｂ、絶縁膜形成部１６の側面、及びキャップ絶縁膜１７の側面を覆うサイドウォール膜２１を形成する。このとき、サイドウォール膜２１間に形成されたゲート絶縁膜１４が露出されるように、サイドウォール膜２１を形成する。
次いで、サイドウォール膜２１をマスクとしたイオン注入法により、半導体基板１１の表面１１ａにＮ型不純物を注入することで、不純物拡散層２５，２６を形成する。
これにより、ゲート絶縁膜１４、ゲート電極１５、及び不純物拡散層２５，２６により構成されたＭＯＳトランジスタ３５が形成される。
【００３８】
次いで、キャップ絶縁膜１７及びサイドウォール膜２１を覆うように、キャップ絶縁膜１７及びサイドウォール膜２１とはエッチングレートの異なる膜で層間絶縁膜２８を形成する。具体的には、キャップ絶縁膜１７及びサイドウォール膜２１として窒化シリコン膜（例えば、Ｓｉ３Ｎ４膜）を用いる場合、層間絶縁膜２８は、例えば、酸化シリコン膜（ＳｉＯ２膜）やＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓs）膜を成膜することで形成する。
【００３９】
次いで、層間絶縁膜２８の上面２８ａが平坦な面となるように、ＣＭＰ法により、層間絶縁膜２８の上面２８ａ側を研磨する。
このように、層間絶縁膜２８の上面２８ａを平坦な面にすることにより、層間絶縁膜２８の上面２８ａに形成する溝状の開口部４５を有したフォトレジスト膜４４（図５及び図６参照）を精度良く露光することができる。これにより、開口部４５の寸法精度を向上させることができる。
【００４０】
次いで、図５に示す工程では、図５及び図６に示すように、層間絶縁膜２８の上面２８ａ全体（言い換えれば、半導体装置形成領域Ａ及び半導体装置非形成領域Ｂに対応する層間絶縁膜２８の上面２８ａ）に、活性領域１３の長手方向に延在し、溝状の開口部４５を有したライン状のフォトレジスト膜４４を形成する。溝状の開口部４５は、活性領域１３の長手方向に配置された複数の活性領域１３の上方に形成する。
これにより、溝状の開口部４５を有したフォトレジスト膜４４は、キャップ絶縁膜１７に形成された層間絶縁膜２８の上面２８ａに形成される。
【００４１】
次いで、図７に示す工程では、フォトレジスト膜４４をマスクとする異方性エッチングにより、溝状の開口部４５の下方に位置する層間絶縁膜２８を選択的に除去することで、キャップ絶縁膜１７上に形成された層間絶縁膜２８に複数の溝４７を形成すると共に、メモリセル領域に形成された溝４７の下方に位置する層間絶縁膜２８に、不純物拡散層２５の上面を露出するコンタクトホール２２、及び不純物拡散層２６の上面を露出するコンタクトホール２３を形成する。
これにより、キャップ絶縁膜１７上に、同じ幅で、かつ同じ深さとされた溝４７が所定の間隔で複数形成される。また、溝４７は、キャップ絶縁膜１７の上面１７ａを露出するように形成する。
【００４２】
なお、上記異方性エッチングでは、キャップ絶縁膜１７及びサイドウォール膜２１を構成する窒化シリコン膜がエッチングされにくい条件を用いる。これにより、キャップ絶縁膜１７及びサイドウォール膜２１をエッチングのストッパー膜として機能させることができる。言い換えれば、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ）法により、コンタクトホール２２，２３を形成することができる。
【００４３】
次いで、図８に示す工程では、図７に示すフォトレジスト膜４４を除去する、次いで、コンタクトホール２２，２３、及び溝４７を埋め込む第２の導電膜５１を成膜する。
これにより、ゲート電極１５に形成されたキャップ絶縁膜１７上、及び絶縁膜形成部１６形成されたキャップ絶縁膜１７上に、それぞれ同じ構造体（具体的には、複数の溝４７が形成された層間絶縁膜２８及び複数の溝４７を埋め込む第２の導電膜５１を有した構造体）が形成される。
第２の導電膜５１は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。第２の導電膜５１としては、例えば、Ｐ型或いはＮ型の不純物を含有した多結晶シリコン膜や、窒化チタン（ＴｉＮ）膜等のバリア膜と、タングステン（Ｗ）膜とを順次成膜した積層膜等を用いることができる。
【００４４】
次いで、図９に示す工程では、ＣＭＰ法により、ゲート電極１５に形成されたキャップ絶縁膜１７、及び絶縁膜形成部１６に形成されたキャップ絶縁膜１７が露出するまで、図８に示す構造体の上面側から研磨を行うことで、コンタクトホール２２にコンタクトプラグ３１を形成すると共に、コンタクトホール２３にコンタクトプラグ３２を形成する。
先に説明したように、研磨前の段階において、ゲート電極１５に形成されたキャップ絶縁膜１７上、及び絶縁膜形成部１６に形成されたキャップ絶縁膜１７上には、それぞれ同じ構造体（具体的には、複数の溝４７が形成された層間絶縁膜２８及び複数の溝４７を埋め込む第２の導電膜５１）が形成されている。
【００４５】
このため、図８に示す構造体を研磨した場合、絶縁膜形成部１６の上方に形成された構造体は、ゲート電極１５の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極１５に形成されたキャップ絶縁膜１７の上面１７ａと、絶縁膜形成部１６に形成されたキャップ絶縁膜１７の上面１７ａとが略同じタイミングで露出される。
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極１５に形成されたキャップ絶縁膜１７の厚さＴ２（残膜）と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部１６に形成されたキャップ絶縁膜１７の厚さＴ３（残膜）とが略等しくなる。
【００４６】
つまり、絶縁膜形成部１６の上面１６ａに形成されたキャップ絶縁膜１７を、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後（研磨後）に、絶縁膜形成部１６上に形成されたキャップ絶縁膜１７の厚さＴ３を測定することで、ゲート電極１５に形成されたキャップ絶縁膜１７の厚さＴ２（＝Ｔ３）を正確に推定できる。
【００４７】
なお、上記第２の導電膜５１の研磨は、半導体基板１１面内の研磨ばらつきを考慮して行うため、一般的にはある程度のオーバー研磨を行う。
そのため、キャップ絶縁膜１７，１８も少し研磨されるため、研磨後のキャップ絶縁膜１７の厚さＴ２，Ｔ３は、図８に示す研磨前のキャップ絶縁膜１７の厚さＴ１よりも薄くなる。
【００４８】
次いで、コンタクトプラグ３１，３２形成後（研磨後）に、光学式膜厚測定器を用いて、図９（ｃ）に示すキャップ絶縁膜１７（絶縁膜形成部１６の上面１６ａに形成されたキャップ絶縁膜１７）の厚さＴ３を測定する。
これにより、先に説明したように、キャップ絶縁膜１７の厚さＴ３とキャップ絶縁膜１７の厚さＴ２とは略等しいため、キャップ絶縁膜１７の厚さＴ２を測定することなく、研磨後のキャップ絶縁膜１７の厚さＴ２を正確に推定できる。また、研磨後のキャップ絶縁膜１７の厚さＴ２（研磨量）を容易に管理することが可能となる。
上記光学式膜厚測定器としては、例えば、市販の分光エリプソメーターや反射分光膜厚測定器等を用いることができる。
【００４９】
なお、キャップ絶縁膜１７の厚さＴ３が所望の厚さよりも厚い場合（研磨量が不足している場合）には、追加の研磨を行い、その後、再度、キャップ絶縁膜１７の厚さＴ３を測定する。これにより、半導体装置１０の生産性を向上させることができる。
次いで、周知の手法により、他の層間絶縁膜（図示せず）、プラグ（図示せず）、配線（図示せず）、ビット線３４、及びキャパシタ３６等を形成する。
その後、図９に示す構造体のスクライブラインを切断して、半導体基板１１に形成された複数の半導体装置１０を個片化することで、本実施の形態の半導体装置１０が複数製造される。
【００５０】
本実施の形態の半導体装置の製造方法によれば、研磨前の段階において、ゲート電極１５に形成されたキャップ絶縁膜１７上、及び絶縁膜形成部１６に形成されたキャップ絶縁膜１７上には、それぞれ同じ構造体（具体的には、複数の溝４７が形成された層間絶縁膜２８及び複数の溝４７を埋め込む第２の導電膜５１）が形成されている。
このため、図８に示す構造体を研磨した場合、絶縁膜形成部１６の上方に形成された構造体は、ゲート電極１５の上方に形成された構造体と同じ速度で研磨が進行し、ゲート電極１５に形成されたキャップ絶縁膜１７の上面１７ａと、絶縁膜形成部１６に形成されたキャップ絶縁膜１７の上面１７ａとが略同じタイミングで露出される。
【００５１】
これにより、光学式膜厚測定器が膜厚を測定することが困難なゲート電極１５に形成されたキャップ絶縁膜１７の厚さＴ２（残膜）と、光学式膜厚測定器による膜厚測定が可能な大きさとされた絶縁膜形成部１６に形成されたキャップ絶縁膜１７の厚さＴ３（残膜）とが略等しくなる。
つまり、絶縁膜形成部１６の上面１６ａに形成されたキャップ絶縁膜１７を、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜（コンタクトプラグ形成工程後のキャップ絶縁膜１７の厚さ）をモニターするための絶縁膜として用いることが可能となる。
よって、コンタクトプラグ形成工程後（研磨後）に、絶縁膜形成部１６上に形成されたキャップ絶縁膜１７の厚さＴ３を測定することで、ゲート電極１５に形成されたキャップ絶縁膜１７の厚さＴ２（＝Ｔ３）を正確に推定できる。
【００５２】
（比較例）
図１０及び図１１は、比較例に係る半導体装置の製造方法を説明するための断面図である。図１０は、図８に示す工程に対応する図であり、図１１は、図９に示す工程に対応する図である。図１０において、図８に示す構造体と同一構成部分には同一符号を付す。また、図１１において、図９に示す構造体と同一構成部分には同一符号を付す。
図１０（ｂ），（ｃ）に示すように、研磨前の段階において、図１０（ｂ）に示すキャップ絶縁膜１７上には、複数の溝４７を有した層間絶縁膜２８及び複数の溝４７を埋め込む第２の導電膜５１が形成されているのに対して、図１０（ｃ）に示すキャップ絶縁膜１７上には、溝４７が形成されていない層間絶縁膜２８及び層間絶縁膜２８上に積層された第２の導電膜５１が形成されている。
【００５３】
つまり、比較例では、研磨前の段階において、図１０（ｂ）に示すキャップ絶縁膜１７（ゲート電極１５上に形成されたキャップ絶縁膜１７）上に形成された構造体と、図１０（ｃ）に示すキャップ絶縁膜１７（絶縁膜形成部１６上に形成されたキャップ絶縁膜１７）上に形成された構造体との構成（具体的には、溝４７の有無）が異なる。
また、第２の導電膜５１を研磨する際には、第２の導電膜５１を研磨しやすく、酸化シリコン膜や窒化シリコン膜等の絶縁膜が研磨されにくい研磨液を用いる。
このため、図１１に示すように、ＣＭＰ法により、第２の導電膜５１の研磨を行った場合、図１１（ｂ）に示すキャップ絶縁膜１７上に形成された構造体の研磨の方が、図１０（ｃ）に示すキャップ絶縁膜１７上に形成された構造体の研磨よりも速く進行してしまう。
つまり、図１１（ｂ）に示すキャップ絶縁膜１７が、図１１（ｃ）に示すキャップ絶縁膜１７よりも速く露出されてしまう。
【００５４】
したがって、研磨後（コンタクトプラグ３１，３２形成後）において、絶縁膜形成部１６上の絶縁膜（図１１（ｃ）の場合、キャップ絶縁膜１７及び研磨された層間絶縁膜２８）の厚さＴ４と、図１１（ｂ）に示すキャップ絶縁膜１７の厚さＴ２との間に大きな差が生じてしまう。
言い換えれば、図１１（ｃ）に示す絶縁膜形成部１６、及び絶縁膜形成部１６上に形成されたキャップ絶縁膜１７を、ゲート電極１５上に形成されたキャップ絶縁膜１７の残膜モニターパターンとして利用することはできない。
つまり、比較例の構造の場合、研磨後に絶縁膜形成部１６上の絶縁膜の厚さＴ４を測定したとしてもゲート電極１５に形成された研磨後のキャップ絶縁膜１７の厚さを正確に推定できない。
【００５５】
以上、本発明の好ましい実施の形態について詳述したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態では、絶縁膜形成部１６をスクライブラインＣに形成する場合を例に挙げて説明したが、絶縁膜形成部１６を図１に示す領域Ｄに形成してもよい。この場合、スクライブラインＣの近傍、かつ半導体基板１１の外周縁からできるだけ離れた位置に配置するとよい。これにより、キャップ絶縁膜１７の厚さＴ２とキャップ絶縁膜１７の厚さＴ３との差を小さくすることができる。
また、本実施の形態の半導体装置１０では、ＭＯＳトランジスタ３５として、プレーナー型のトランジスタを例に挙げて説明したが、半導体基板１１に溝を形成し、ゲート絶縁膜を介して該溝にゲート電極が埋め込まれ、その一部が半導体基板１１の表面１１ａから突出した構成とされたトランジスタを備えた半導体装置にも適用可能である。
【産業上の利用可能性】
【００５６】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【００５７】
１０…半導体装置、１１…半導体基板、１１ａ…表面、１２…素子分離領域、１３…活性領域、１４…ゲート絶縁膜、１５…ゲート電極、１５ａ，１６ａ，１７ａ，１８ａ，２８ａ…上面、１５ｂ…側面、１６…絶縁膜形成部、１７…キャップ絶縁膜、２１…サイドウォール膜、２２，２３…コンタクトホール、２５，２６…不純物拡散層、２８…層間絶縁膜、３１，３２…コンタクトプラグ、３４…ビット線、３５…ＭＯＳトランジスタ、３６…キャパシタ、３７…プレート電極、３８…下部電極、３９…上部電極、４１…第１の導電膜、４２…絶縁膜、４４…フォトレジスト膜、４５…開口部、４７…溝、５１…第２の導電膜、Ａ…半導体装置形成領域、Ｂ…半導体装置非形成領域、Ｃ…スクライブライン、Ｄ…領域、Ｔ１，Ｔ２，Ｔ３，Ｔ4…厚さ
【図１】
2011253840.tif 000003
【図２】
2011253840.tif 000004
【図３】
2011253840.tif 000005
【図４】
2011253840.tif 000006
【図５】
2011253840.tif 000007
【図６】
2011253840.tif 000008
【図７】
2011253840.tif 000009
【図８】
2011253840.tif 000010
【図９】
2011253840.tif 000011
【図１０】
2011253840.tif 000012
【図１１】
2011253840.tif 000013
【図１２】
2011253840.tif 000014
【図１３】
2011253840.tif 000015
【図１４】
2011253840.tif 000016