(57)【要約】【課題】不揮発性半導体記憶装置の読み出し動作テストの精度を向上させること。【解決手段】不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。ダミーセルトランジスタのソース及びドレインの一方はビット線に接続され、その他方は電流ノードに接続されている。読み出し動作テストにおいて、電流生成回路が活性化された後に、ダミーセルトランジスタがＯＮされる。センスアンプは、ビット線を流れるテスト電流とリファレンス電流との比較を行い、当該比較の結果に応じた出力データを出力する。【選択図】図３
2011204308.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
前記センスアンプに接続されたビット線と、
前記ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、
電流ノードにテスト電流を供給する電流生成回路と
を備え、
前記ダミーセルトランジスタのソース及びドレインの一方は前記ビット線に接続され、その他方は前記電流ノードに接続され、
読み出し動作テストにおいて、
前記電流生成回路が活性化された後に、前記ダミーセルトランジスタがＯＮされ、
前記センスアンプは、前記ビット線を流れる前記テスト電流とリファレンス電流との比較を行い、前記比較の結果に応じた出力データを出力する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
更に、デコーダを備え、
前記メモリセルトランジスタのゲートは、ワード線を介して前記デコーダに接続され、
前記ダミーセルトランジスタのゲートは、ダミーワード線を介して前記デコーダに接続され、
前記読み出し動作テスト時、前記デコーダは、前記ワード線を非選択状態に設定して前記メモリセルトランジスタをＯＦＦし、且つ、前記ダミーワード線を選択状態に設定して前記ダミーセルトランジスタをＯＮする
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置であって、
前記ダミーセルトランジスタは、前記メモリセルトランジスタと同じゲート容量を有する
不揮発性半導体記憶装置。
【請求項４】
請求項１又は２に記載の不揮発性半導体記憶装置であって、
前記ダミーセルトランジスタは、前記メモリセルトランジスタと同じ構造を有する
不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置であって、
更に、
第１ブロックと、
第２ブロックと
を備え、
前記第１ブロック及び前記第２ブロックの各々が、前記ビット線、前記メモリセルトランジスタ、前記ダミーセルトランジスタ、前記電流ノード、及び前記電流生成回路を備え、
前記読み出し動作テストにおいて、前記センスアンプは、前記第１ブロック及び前記第２ブロックのうち一方の前記テスト電流を前記リファレンス電流として用い、前記第１ブロック及び前記第２ブロックの他方の前記テスト電流を前記リファレンス電流と比較する
不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記読み出し動作テスト時の前記テスト電流の大きさは、前記第１ブロックと前記第２ブロックとで異なる
不揮発性半導体記憶装置。
【請求項７】
請求項５又は６に記載の不揮発性半導体記憶装置であって、
前記第１ブロックの前記メモリセルトランジスタからのデータ読み出し時、
前記第１ブロックの前記メモリセルトランジスタ及び前記ダミーセルトランジスタはそれぞれＯＮ、ＯＦＦされ、
前記第２ブロックの前記メモリセルトランジスタ及び前記ダミーセルトランジスタはそれぞれＯＦＦ、ＯＮされ、
前記センスアンプは、前記第２ブロックの前記テスト電流を前記リファレンス電流として用い、前記第１ブロックの前記ビット線を流れるセル電流を前記リファレンス電流と比較する
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。特に、本発明は、不揮発性半導体記憶装置の読み出し動作テストに関する。
【背景技術】
【０００２】
電気的に消去／書き込みが可能な不揮発性半導体記憶装置として、フラッシュメモリや電荷トラップ型メモリ（Charge Trapping Memory）が知られている。そのような不揮発性半導体記憶装置では、電荷蓄積層を備えたトランジスタがメモリセルとして用いられる。電荷蓄積層に電子が注入されると、メモリセルトランジスタの閾値電圧は上昇し、一方、電荷蓄積層から電子が引き抜かれると、メモリセルトランジスタの閾値電圧は減少する。このような閾値電圧の大小が、記憶データ「１」、「０」に対応付けられる。
【０００３】
データ読み出し時、メモリセルトランジスタのゲートには所定の読み出し電圧が印加される。閾値電圧が低いメモリセルトランジスタ（以下、「ＯＮセル」と参照される）の場合、当該メモリセルトランジスタはＯＮし、セル電流（ＯＮセル電流）が流れる。一方、閾値電圧が高いメモリセルトランジスタ（以下、「ＯＦＦセル」と参照される）の場合、当該メモリセルトランジスタはＯＦＦし、セル電流はほとんど流れない。センスアンプを用いてセル電流を所定のリファレンス電流と比較することによって、当該メモリセルトランジスタがＯＮセルかＯＦＦセルか、すなわち、記憶データを判定することが可能である。
【０００４】
データ書き換え（書き込み、消去）は、電荷蓄積層に電子を注入することにより、あるいは、そこから電子を引き抜くことにより行われる。但し、データ書き換えが繰り返されると、メモリセルトランジスタは劣化し、ＯＮセル電流が小さくなる。そのため、最大保証周波数での正常なデータ読み出しが、製造直後には可能であっても、実使用段階で不可能になる恐れがある。
【０００５】
そのような不具合を未然に防止するために、製品出荷前に、「読み出し動作テスト」が実施される。具体的には、メモリセルトランジスタの劣化後でも、最大保証周波数でデータが正確に読み出されるか否かの判定が行われる。データが正確に読み出された場合、テスト結果はＰＡＳＳであり、製品は“良品”と判定される。一方、データが正確に読み出されなかった場合、テスト結果はＦＡＩＬであり、製品は“不良品”と判定される。尚、このような読み出し動作テストは、「読み出しスピードマージン判定テスト」とも呼ばれる。
【０００６】
セル劣化を考慮した読み出し動作テストを実現するための１つの手法は、製品中のメモリセルトランジスタを、擬似的に、劣化後の状態に設定しておくことである。具体的には、メモリセルトランジスタのＯＮセル電流が所定のレベル（セル劣化後のレベル）となるように、当該メモリセルトランジスタの閾値電圧を調整する。そのために、メモリセルトランジスタに対して、短時間の書き込み又は消去が実施される。しかしながら、ＯＮセル電流が所定のレベルに達するまでに必要な書き込み時間又は消去時間は、製造ばらつき等により、メモリセルトランジスタ毎に異なる。そのため、ＯＮセル電流を逐一確認しながら、短時間の書き込み又は消去を多数回繰り返す必要がある。このことは、テスト時間及び製造コストの増大を招く。
【０００７】
特許文献１（特開２００３−３３１５９９号公報）には、読み出し動作テストに必要な時間を短縮するための手法が記載されている。図１を参照して、特許文献１に記載されている手法を説明する。
【０００８】
メモリセルトランジスタは、ビット線及びＹセレクタを通して、センスアンプに接続されている。更に、ビット線には、カレントミラー回路が接続されている。このカレントミラー回路は、劣化後のＯＮセル電流を“擬似的”にビット線に流すために設けられている。より詳細には、外部端子ＰＡＤにテスト電圧が印加されると、カレントミラー回路において擬似ＯＮセル電流Ｉｏｎｄが発生する。劣化後のＯＮセル電流の大きさは予め測定されており、擬似ＯＮセル電流Ｉｏｎｄが劣化後のＯＮセル電流と同等になるように、テスト電圧は設定される。
【０００９】
読み出し動作テスト時、全てのメモリセルトランジスタはＯＦＦされ、また、上記テスト電圧が外部端子ＰＡＤに印加される。その結果、ビット線には、擬似ＯＮセル電流Ｉｏｎｄが流れる。センスアンプは、擬似ＯＮセル電流Ｉｏｎｄとリファレンス電流との比較を行い、その比較結果に応じたデータを出力する。このように、カレントミラー回路を用いて擬似ＯＮセル電流Ｉｏｎｄを流すことにより、セル劣化を考慮した読み出し動作テストが可能となる。劣化状態を実際に作り込む必要が無いため、テスト時間が短縮される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３３１５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本願発明者は、次の点に着目した。図１で示された手法の場合、読み出し動作テスト時に、実際のデータ読み出し動作が正確に再現されていない。すなわち、読み出し動作テストの精度が悪い。このことは、歩留まりあるいは信頼性の低下を招く。
【００１２】
より詳細には、ＯＮセル電流の立ち上がり方は、メモリセルトランジスタのゲートに接続されたワード線の電圧変化に依存する。つまり、実際のデータ読み出し動作では、ワード線電圧の立ち上がりに従って、ＯＮセル電流が増加していく。図２中の“Ｃｒ”は、このデータ読み出し動作時のＯＮセル電流を表している。
【００１３】
一方、図１の場合の擬似ＯＮセル電流Ｉｏｎｄの立ち上がり方は、外部端子ＰＡＤに寄生する抵抗・容量や、カレントミラー回路の動作速度によって決まる。これには、ワード線電圧の立ち上がりは反映されない。図２中の“Ｃｔ”は、この擬似ＯＮセル電流Ｉｏｎｄを表している。一般的に、外部端子ＰＡＤの充電速度やカレントミラーの動作速度は、ワード線電圧の立ち上がり速度と比較して低い。そのため、図２に示されるように、Ｃｔの立ち上がりは、Ｃｒの立ち上がりよりも遅くなる。
【００１４】
図２中の“Ｔｓ”は、センスアンプがビット線電流とリファレンス電流との比較を行うセンスタイミングを表す。センスタイミングＴｓにおいて、Ｃｔ（テスト時）の電流値Ｉｔは、Ｃｒ（実際のデータ読み出し時）の電流値Ｉｒよりも小さい。これは、実際のデータ読み出しの場合よりも厳しい条件でデータ読み出しテストを行っていることを意味する。従って、良品が誤って不良品と判定されてしまう確率が高くなる。このことは、歩留まりの低下を招く。
【００１５】
タイミングＴｓａｔにおいて、ＣｒとＣｔの大きさは共に飽和値Ｉｓａｔとなり、一致する。従って、データ読み出しテスト時に、タイミングＴｓａｔにおいてセンス動作を行うことも考えられる。しかしながら、飽和値Ｉｓａｔは通常、実際のセンスタイミングＴｓでの電流値Ｉｒよりも大きい。これは、実際のデータ読み出しの場合よりも緩い条件でデータ読み出しテストを行っていることを意味する。従って、不良品が誤って良品と判定されてしまう確率が高くなる。このことは、信頼性の低下を招く。
【００１６】
以上に説明されたように、図１で示された手法の場合、読み出し動作テストの精度が十分ではなく、歩留まりあるいは信頼性の低下が懸念される。読み出し動作テストの精度を向上させることが望まれる。
【課題を解決するための手段】
【００１７】
本発明の一実施の形態において、不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。ダミーセルトランジスタのソース及びドレインの一方はビット線に接続され、その他方は電流ノードに接続されている。読み出し動作テストにおいて、電流生成回路が活性化された後に、ダミーセルトランジスタがＯＮされる。センスアンプは、ビット線を流れるテスト電流とリファレンス電流との比較を行い、当該比較の結果に応じた出力データを出力する。
【発明の効果】
【００１８】
本発明によれば、不揮発性半導体記憶装置の読み出し動作テストの精度が向上する。
【図面の簡単な説明】
【００１９】
【図１】図１は、関連技術に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図２】図２は、課題を説明するための図である。
【図３】図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図４】図４は、第１の実施の形態におけるＸデコーダの構成例を示す回路図である。
【図５】図５は、第１の実施の形態におけるＸデコーダの真理値表である。
【図６】図６は、第１の実施の形態における読み出し動作テストを示すフローチャートである。
【図７】図７は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図８】図８は、第２の実施の形態におけるＸデコーダの構成例を示す回路図である。
【図９】図９は、第２の実施の形態におけるＸデコーダの真理値表である。
【図１０】図１０は、第２の実施の形態における読み出し動作テストを示すフローチャートである。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明の実施の形態を説明する。
【００２１】
１．第１の実施の形態
１−１．構成
図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１の構成を示す回路図である。不揮発性半導体記憶装置１は、セルアレイ１０、センスアンプ２０、Ｙセレクタ３０、Ｘデコーダ４０、及び電流生成回路５０を備えている。
【００２２】
セルアレイ１０は、ワード線ＷＬｘ（ｘ＝０〜ｍ−１）、ビット線ＢＬｙ（ｙ＝０〜ｎ−１）、及びメモリセルトランジスタＭＣｘ，ｙを備えている。ワード線ＷＬｘとビット線ＢＬｙは互いに交差するように配置されており、メモリセルトランジスタＭＣｘ，ｙは、その交差点に配置されている。
【００２３】
メモリセルトランジスタＭＣｘ，ｙは、電荷蓄積層を備えたトランジスタであり、データを記憶するメモリセルとして機能する。例えば、メモリセルトランジスタＭＣｘ，ｙは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタである。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。メモリセルトランジスタＭＣｘ，ｙのゲートは、ワード線ＷＬｘに接続されている。メモリセルトランジスタＭＣｘ，ｙのソース及びドレインの一方は、ビット線ＢＬｙに接続されており、その他方は接地されている。
【００２４】
セルアレイ１０は更に、ダミーセルトランジスタＤＣｙ（ｙ＝０〜ｎ−１）及びダミーワード線ＲＷＬを備えている。ダミーセルトランジスタＤＣｙのゲートは、ダミーワード線ＲＷＬに接続されている。メモリセルトランジスタＤＣｙのソース及びドレインの一方は、ビット線ＢＬｙに接続されており、その他方は、電流ノードＮＤｙに接続されている。つまり、メモリセルトランジスタＭＣｘ，ｙとダミーセルトランジスタＤＣｙは、ビット線ＢＬｙに並列に接続されている。
【００２５】
好適には、ダミーセルトランジスタＤＣｙは、メモリセルトランジスタＭＣｘ，ｙと同じ“ゲート容量”を有する。例えば、ダミーセルトランジスタＤＣｙは、メモリセルトランジスタＭＣｘ，ｙと同じ構造を有する。つまり、メモリセルトランジスタＭＣｘ，ｙがＭＯＮＯＳ構造を有する場合、ダミーセルトランジスタＤＣｙもＭＯＮＯＳ構造を有すると好適である。その場合、ダミーセルトランジスタＤＣｙは、ＯＮ電流を流すことができるＯＮセルに設定される。但し、ダミーセルトランジスタＤＣｙは、必ずしもメモリセルトランジスタＭＣｘ，ｙと同じ構造を有する必要は無い。
【００２６】
センスアンプ２０は、Ｙセレクタ３０を介して、ビット線ＢＬｙに接続されている。データ読み出し動作時、センスアンプ２０は、選択ビット線ＢＬｓを流れるビット線電流Ｉｂｉｔとリファレンス電流Ｉｒｅｆとの比較を行い、当該比較の結果に応じた出力データＯＵＴを出力する。
【００２７】
Ｙセレクタ３０は、Ｙセレクト信号ＹＳＥＬで指定される選択ビット線ＢＬｓを、センスアンプ２０に電気的に接続する。より詳細には、Ｙセレクタ３０は、ビット線ＢＬｙとセンスアンプ２０との間に介在するセレクトトランジスタＹｙ（ｙ＝０〜ｎ−１）を備えている。Ｙセレクト信号ＹＳＥＬのそれぞれのビットがセレクトトランジスタＹｙ（ｙ＝０〜ｎ−１）のそれぞれのゲートに入力され、それにより、選択ビット線ＢＬｓにつながるセレクトトランジスタＹｓがＯＮする。
【００２８】
Ｘデコーダ４０は、ワード線ＷＬｘ及びダミーワード線ＲＷＬに接続されている。Ｘデコーダ４０は、ワード線ＷＬｘ及びダミーワード線ＲＷＬの中から選択ワード線を選択し、その選択ワード線に駆動電圧を印加する。選択ワード線に駆動電圧が印加されると、その選択ワード線につながるＯＮセルＭＣｘ，ｙあるいはダミーセルトランジスタＤＣｙはＯＮする。
【００２９】
図４は、本実施の形態におけるＸデコーダ４０の構成例を示している。図５は、本実施の形態におけるＸデコーダ４０の真理値表を示している。図４及び図５では、例として、ｍ＝４の場合が示されている。［Ａ１，Ａ０］は、ワード線ＷＬ０〜ＷＬ３のうちいずれか１つを指定するアドレス信号である。ＴＳＴは、読み出し動作テストを指示するテスト信号である。
【００３０】
通常のデータ読み出し動作時、テスト信号ＴＳＴは、Ｌｏｗレベル（Ｌ）に設定される。この場合、Ｘデコーダ４０は、アドレス信号［Ａ１，Ａ０］をデコードし、ワード線ＷＬ０〜ＷＬ３のうちいずれか１つを選択ワード線として選択する。この時、ダミーワード線ＲＷＬは非選択状態である。一方、読み出し動作テスト時、テスト信号ＴＳＴは、Ｈｉｇｈレベル（Ｈ）に設定される。この場合、Ｘデコーダ４０は、ダミーワード線ＲＷＬを選択ワード線として選択し、且つ、アドレス信号［Ａ１，Ａ０］に拘わらず全てのワード線ＷＬ０〜ＷＬ３を非選択状態にする。
【００３１】
電流生成回路５０は、全ての電流ノードＮＤｙに接続されている。この電流生成回路５０は、読み出し動作テスト時にテスト電流Ｉｔｓｔを電流ノードＮＤｙに供給するように構成されている。このテスト電流Ｉｔｓｔの大きさは、劣化後のメモリセルトランジスタＭＣｘ，ｙを流れるＯＮセル電流の大きさと同等である。
【００３２】
例えば図３に示されるように、電流生成回路５０は、カレントミラー回路により構成される。具体的には、電流生成回路５０は、外部端子ＰＡＤ、トランジスタＳ０、及びトランジスタＲｙ（ｙ＝０〜ｎ−１）を備えている。トランジスタＲｙのドレインは、電流ノードＮＤｙに接続されている。トランジスタＲｙのゲートは、トランジスタＳ０のゲートに接続されている。トランジスタＳ０のドレインは、トランジスタＳ０のゲート及び外部端子ＰＡＤに接続されている。トランジスタＲｙとトランジスタＳ０のミラー比が１の場合、外部端子ＰＡＤにテスト電流Ｉｔｓｔが入力される。これにより、電流生成回路５０は、電流ノードＮＤｙにテスト電流Ｉｔｓｔを供給することができる。
【００３３】
尚、電流生成回路５０の構成は、図３で示されるものに限られない。電流生成回路５０は、内部でテスト電流Ｉｔｓｔを生成してもよい。
【００３４】
１−２．動作
１−２−１．通常のデータ読み出し動作
データ読み出し動作時、テスト信号ＴＳＴは、Ｌｏｗレベルに設定される。Ｙセレクタ３０は、Ｙセレクト信号ＹＳＥＬに応じた選択ビット線ＢＬｓをセンスアンプ２０に接続する。Ｘデコーダ４０は、アドレス信号に応じた選択ワード線ＷＬｓを選択し、その選択ワード線ＷＬｓに駆動電圧を印加する。選択ビット線ＢＬｓ及び選択ワード線ＷＬｓにつながる選択セルトランジスタＭＣｓが「ＯＮセル」の場合、選択ビット線ＢＬｓにＯＮセル電流が流れる。一方、選択セルトランジスタＭＣｓが「ＯＦＦセル」の場合、選択ビット線ＢＬｓにセル電流はほとんど流れない。センスアンプ２０は、選択ビット線ＢＬｓを流れるビット線電流Ｉｂｉｔとリファレンス電流Ｉｒｅｆとの比較を行い、当該比較の結果に応じた出力データＯＵＴを出力する。
【００３５】
１−２−２．読み出し動作テスト
図６は、本実施の形態における読み出し動作テストを示すフローチャートである。
【００３６】
ステップＳ１０１：
まず、電流生成回路５０が活性化され、テスト電流Ｉｔｓｔが生成される。図３の例の場合、外部端子ＰＡＤに所望のテスト電流Ｉｔｓｔが入力される。その結果、電流生成回路５０は、テスト電流Ｉｔｓｔを電流ノードＮＤｙに印加する。尚、テスト電流Ｉｔｓｔの大きさは、劣化後のＯＮセル電流の大きさと同等である。
【００３７】
ステップＳ１０２：
Ｙセレクタ３０は、Ｙセレクト信号ＹＳＥＬに応じて、いずれかのビット線ＢＬｙを選択ビット線ＢＬｓとして選択する。そして、Ｙセレクタ３０は、選択ビット線ＢＬｓをセンスアンプ２０に電気的に接続する。
【００３８】
ステップＳ１０３：
次に、テスト信号ＴＳＴがＨｉｇｈレベルに設定される。その結果、Ｘデコーダ４０は、ダミーワード線ＲＷＬを選択し、そのダミーワード線ＲＷＬに駆動電圧を印加する。その一方で、Ｘデコーダ４０は、全てのワード線ＷＬｘを非選択状態に設定する。これにより、ダミーセルトランジスタＤＣｙがＯＮされ、また、全てのメモリセルトランジスタＭＣｘ，ｙはＯＦＦされる。
【００３９】
選択ビット線ＢＬｓは、ダミーセルトランジスタＤＣｓを介して、電流ノードＮＤｓに電気的に接続される。その結果、テスト電流Ｉｔｓｔが、センスアンプ２０と電流ノードＮＤｓとの間で、選択ビット線ＢＬｓ及びダミーセルトランジスタＤＣｓを介して流れ始める。この時、選択ビット線ＢＬｓを流れるテスト電流Ｉｔｓｔの立ち上がり方は、ダミーワード線ＲＷＬの駆動電圧の立ち上がり方に応じて決まる。これにより、実際のデータ読み出し動作の場合と同様の立ち上がり方が実現される。
【００４０】
ダミーセルトランジスタＤＣｙは、メモリセルトランジスタＭＣｘ，ｙと同じ“ゲート容量”を有することが好適である。この場合、ダミーワード線ＲＷＬとワード線ＷＬｘは、ほぼ同じ容量を持つことになる。結果として、読み出し動作テスト時のテスト電流Ｉｔｓｔの立ち上がり方が、データ読み出し動作時のＯＮ電流の立ち上がり方とほぼ同じになる。すなわち、実際のデータ読み出し時のビット線電流変化がほぼ完全に再現される。
【００４１】
ステップＳ１０４：
センスアンプ２０は、所定のタイミングで、選択ビット線ＢＬｓを流れるテスト電流Ｉｔｓｔとリファレンス電流Ｉｒｅｆとの比較を行う。そして、センスアンプ２０は、当該比較の結果に応じた出力データＯＵＴを出力する。期待通りの出力データＯＵＴが出力された場合、テスト結果はＰＡＳＳである。一方、出力データＯＵＴが期待値と異なる場合、テスト結果はＦＡＩＬである。
【００４２】
１−３．効果
本実施の形態によれば、読み出し動作テスト時、選択ビット線ＢＬｓを流れるテスト電流Ｉｔｓｔの立ち上がり方が、実際のデータ読み出し動作の場合と同様になる。従って、読み出し動作テストの精度が向上する。その結果、不揮発性半導体記憶装置１の歩留まり及び信頼性が向上する。
【００４３】
２．第２の実施の形態
次に、本発明の第２の実施の形態を説明する。第１の実施の形態と重複する説明は、適宜省略される。
【００４４】
２−１．構成
図７は、第２の実施の形態に係る不揮発性半導体記憶装置１の構成を示す回路図である。本実施の形態によれば、第１ブロック１００と第２ブロック２００が、センスアンプ２０を挟んで対称的に設けられている。第１ブロック１００と第２ブロック２００とは、同じ構成を有している。すなわち、第１ブロック１００及び第２ブロック２００の各々が、セルアレイ１０、Ｙセレクタ３０、Ｘデコーダ４０ａ、及び電流生成回路５０を備えている。セルアレイ１０、Ｙセレクタ３０及び電流生成回路５０は、第１の実施の形態と同様である。
【００４５】
図８は、本実施の形態におけるＸデコーダ４０ａの構成例を示している。図９は、本実施の形態におけるＸデコーダ４０ａの真理値表を示している。既出の図４及び図５で示されたＸデコーダ４０と比較して、ブロック選択信号Ａ２が追加されている。ブロック選択信号Ａ２は、第１ブロック１００と第２ブロック２００に対して、相補的に設定される。つまり、第１ブロック１００のブロック選択信号Ａ２がＨｉｇｈレベルに設定される場合、第２ブロック２００のブロック選択信号Ａ２はＬｏｗレベルに設定される。その逆もあり得る。
【００４６】
テスト信号ＴＳＴがＬｏｗレベルに設定され、且つ、ブロック選択信号Ａ２がＬｏｗレベルに設定された場合、Ｘデコーダ４０ａは、アドレス信号［Ａ１，Ａ０］をデコードし、ワード線ＷＬ０〜ＷＬ３のうちいずれか１つを選択ワード線として選択する。この時、ダミーワード線ＲＷＬは、非選択状態である。テスト信号ＴＳＴがＬｏｗレベルに設定され、且つ、ブロック選択信号Ａ２がＨｉｇｈレベルに設定された場合、Ｘデコーダ４０ａは、ダミーワード線ＲＷＬを選択ワード線として選択し、且つ、アドレス信号［Ａ１，Ａ０］に拘わらず全てのワード線ＷＬ０〜ＷＬ３を非選択状態にする。テスト信号ＴＳＴがＨｉｇｈレベルに設定された場合、Ｘデコーダ４０ａは、ダミーワード線ＲＷＬを選択ワード線として選択し、且つ、信号Ａ０〜Ａ２に拘わらず全てのワード線ＷＬ０〜ＷＬ３を非選択状態にする。
【００４７】
２−２．動作
２−２−１．通常のデータ読み出し動作
例として、第１ブロック１００に含まれるメモリセルトランジスタＭＣｘ，ｙがデータ読み出し対象である場合を考える。テスト信号ＴＳＴは、第１ブロック１００及び第２ブロック２００の双方において、Ｌｏｗレベルに設定される。ブロック選択信号Ａ２に関しては、第１ブロック１００においてＬｏｗレベルに設定され、第２ブロック２００においてＨｉｇｈレベルに設定される。
【００４８】
第１ブロック１００のＸデコーダ４０ａは、アドレス信号に応じた選択ワード線ＷＬｓを選択し、その選択ワード線ＷＬｓに駆動電圧を印加する。選択ビット線ＢＬｓ及び選択ワード線ＷＬｓにつながる選択セルトランジスタＭＣｓが「ＯＮセル」の場合、第１ブロック１００の選択ビット線ＢＬｓにＯＮセル電流が流れる。一方、選択セルトランジスタＭＣｓが「ＯＦＦセル」の場合、第１ブロック１００の選択ビット線ＢＬｓにセル電流はほとんど流れない。一方、第２ブロック２００のＸデコーダ４０ａは、ダミーワード線ＲＷＬを選択し、ダミーワード線ＲＷＬに駆動電圧を印加する。その結果、ダミーセルトランジスタＤＣｙがＯＮし、第２ブロック２００の選択ビット線ＢＬｓに上述のテスト電流Ｉｔｓｔが流れる。
【００４９】
本実施の形態によれば、この第２ブロック２００に流れるテスト電流Ｉｔｓｔが、リファレンス電流Ｉｒｅｆとして用いられる。この時に流れるテスト電流Ｉｔｓｔは、リファレンス電流Ｉｒｅｆとして適当な大きさに設定されている。センスアンプ２０は、第１ブロックの選択ビット線ＢＬｓを流れるビット線電流Ｉｂｉｔとリファレンス電流Ｉｒｅｆとの比較を行い、当該比較の結果に応じた出力データＯＵＴを出力する。このように、本実施の形態では、読み出し対象ではないブロックが、リファレンス電流生成回路として機能する。
【００５０】
２−２−２．読み出し動作テスト
図１０は、本実施の形態における読み出し動作テストを示すフローチャートである。
【００５１】
ステップＳ２０１：
第１ブロック１００と第２ブロック２００のそれぞれにおいて、電流生成回路５０が活性化され、テスト電流Ｉｔｓｔが電流ノードＮＤｙに印加される。本実施の形態では、テスト電流Ｉｔｓｔの大きさは、第１ブロック１００と第２ブロック２００とで異なる値に設定され、且つ、それぞれの値は可変である。
【００５２】
ステップＳ２０２：
第１ブロック１００と第２ブロック２００のそれぞれにおいて、Ｙセレクタ３０は、Ｙセレクト信号ＹＳＥＬに応じた選択ビット線ＢＬｓを、センスアンプ２０に電気的に接続する。
【００５３】
ステップＳ２０３：
次に、第１ブロック１００と第２ブロック２００のそれぞれにおいて、テスト信号ＴＳＴがＨｉｇｈレベルに設定される。その結果、第１ブロック１００と第２ブロックのそれぞれにおいて、第１の実施の形態と同様にテスト電流Ｉｔｓｔが流れる。
【００５４】
ステップＳ２０４：
本実施の形態では、第１ブロック１００と第２ブロックのうち一方のテスト電流Ｉｔｓｔが、リファレンス電流Ｉｒｅｆとして用いられる。センスアンプ２０は、所定のタイミングで、他方のブロックのテスト電流Ｉｔｓｔとリファレンス電流Ｉｒｅｆとの比較を行う。すなわち、本実施の形態では、センスアンプ２０は、第１ブロック１００と第２ブロック２００との間のテスト電流Ｉｔｓｔの差をセンスする。第１ブロック１００及び第２ブロック２００のそれぞれのテスト電流Ｉｔｓｔの大きさは可変に設定可能であるため、様々なテストを柔軟に実施可能である。
【００５５】
２−３．効果
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。また、第１ブロック１００及び第２ブロック２００のそれぞれのテスト電流Ｉｔｓｔの大きさを変えることにより、様々なテストを柔軟に実施することが可能である。更に、各ブロックの電流生成回路５０が、テスト電流Ｉｔｓｔの生成機能だけでなく、リファレンス電流Ｉｒｅｆの生成機能をも兼ねるため、効率的であり、回路面積が低減される。
【００５６】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００５７】
１    不揮発性半導体記憶装置
１０    セルアレイ
２０    センスアンプ
３０    Ｙセレクタ
４０、４０ａ    Ｘデコーダ
５０    電流生成回路
１００    第１ブロック
２００    第２ブロック
ＭＣ    メモリセルトランジスタ
ＤＣ    ダミーセルトランジスタ
ＢＬ    ビット線
ＷＬ    ワード線
ＲＷＬ  ダミーワード線
ＮＤ    電流ノード
ＹＳＥＬ  Ｙセレクト信号
ＯＵＴ    出力データ
Ｉｔｓｔ  テスト電流
Ｉｒｅｆ  リファレンス電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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