(57)【要約】【課題】本発明は、製造コストの増加を抑制可能な半導体装置を提供する。【解決手段】半導体装置１は、半導体基板部１０、誘電体膜２２、再配線２４、上部電極２５、絶縁膜２６、及び外部接続端子２８を有する。半導体基板部１０は、回路が形成され、回路にそれぞれ接続される下部電極１５、上部電極パッド１６、接続パッド１７、１８を上面に有する。誘電体膜２２は、下部電極１５を被い、上部電極パッド１６、接続パッド１７、１８の上面に達する開口部を有する。再配線２４は、一部の接続パッド１７、１８に電気的に接続される。上部電極２５は、誘電体膜２２を介して下部電極１５の上面に対向して配置され、上部電極パッド１６に接続され、再配線２４を含む。絶縁膜２６は、誘電体膜２２、再配線２４、及び上部電極２５を被う。外部接続端子２８は、絶縁膜２６を貫通し再配線２４に接続され、絶縁膜２６の上面から露出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路が形成され、前記回路にそれぞれ接続される第１乃至第３の接続パッドを上面に有する半導体基板部と、
少なくとも前記第１の接続パッドを被い、前記第２及び第３の接続パッドの上面に達する開口部を有する誘電体膜と、
少なくとも一部の前記第３の接続パッドに電気的に接続される再配線と、
前記誘電体膜を介して前記第１の接続パッドの上面に対向して配置され、前記第２の接続パッドに接続され、前記再配線と同じ構成を含む上部電極と、
前記誘電体膜、前記再配線、及び前記上部電極を被う絶縁膜と、
前記絶縁膜を貫通し前記再配線に接続され、前記絶縁膜の上面から露出する外部接続端子と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記外部接続端子は、前記絶縁膜から突出する先端部にバンプ状の半田を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
回路が形成され、前記回路にそれぞれ接続される第１乃至第３の接続パッドを表面に有する半導体基板部の表面を被うように誘電体膜を形成する工程と、
前記第２及び第３の接続パッドの上面に達する開口を前記誘電体膜に形成する工程と、
前記第２及び第３の接続パッドの上面、及び前記誘電体膜を被うように第１のバリアメタルを形成する工程と、
前記第１及び第２の接続パッド上、一部の前記第３の接続パッド上、前記第１の接続パッドと第２の接続パッドとを接続する領域、及び前記第１乃至第３の接続パッド間を接続する領域に前記バリアメタルが露出するようにパターニングされた第１のフォトレジストを、前記第１のバリアメタルの上に形成し、露出した前記第１のバリアメタルの上に再配線を形成する工程と、
前記第１のフォトレジスト及び前記第１のフォトレジストの下の前記第１のバリアメタルを除去する工程と、
前記誘電体膜、前記再配線、及び前記第３の接続パッドを被うように絶縁膜を形成する工程と、
前記絶縁膜に開口を設けて、前記第３の接続パッド上の前記再配線及び前記第３の接続パッドを選択的に露出する工程と、
前記再配線、前記第３の接続パッド、及び前記絶縁膜を被うように第２のバリアメタルを形成する工程と、
前記第２のバリアメタルを被うように、選択的に開口を有する第２のフォトレジストを形成し、露出した前記第２のバリアメタル上に外部端子メタルを形成する工程と、
前記第２のフォトレジスト及び前記第２のフォトレジストの下の前記第２のバリアメタルを除去する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記再配線は、メッキ法にて形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記外部端子メタルは、メッキ法にて形成されることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路等からなる半導体装置は、高集積化、小型化、薄型化と同様に、低コスト化等が求められている。
【０００３】
半導体装置は、高集積化・小型化等を求めて、例えば、ＣｏＣ（Chip on Chip）という積層形態が図られる。ＣｏＣは、完成した半導体チップの表面に別の半導体チップ、例えば、メモリとロジック等のように機能の異なる２つの半導体チップが互いに電気的に接続されて固定される。接続された半導体チップは、例えば、大きい方の半導体チップのサイズとほぼ等しいＣＳＰ(Chip size package)に組み立てられて、より高機能の半導体装置となり、実装基板に実装される。２つの半導体チップを互いに電気的に接続するために、すなわち、両者の接続位置を合わせるために、少なくとも一方の半導体チップの表面に再配線が施されて接続パッドの位置等が調整される。
【０００４】
また、半導体装置は、小型化・薄型化等を求めて、半導体チップの表面に再配線が施され、再配線に外部接続端子が接続されて、ウェハレベルＣＳＰ（ＷＬＣＳＰ、ＷＣＳＰ）とすることが可能である。ＷＬＣＳＰの再配線は、再配線基板としてのインタポーザの代わりに、半導体チップの表面に形成される。つまり、ＷＬＣＳＰは、外部接続端子を別の半導体チップ接続用に用いることが可能なので、上述のＣｏＣを構成する少なくとも一方の半導体チップを形成する技術として利用することが可能である。
【０００５】
半導体チップは、回路に必要なキャパシタをチップ内、すなわち層間絶縁膜内またはシリコン基板内に設けることが多い。また、高周波回路、例えばＰＬＬ（Phase Locked Loop）、ＶＣＯ（Voltage Controlled Oscillator）等においては、キャパシタをパッケージの外に配置して接続する場合も多い。必要なキャパシタは、半導体チップ内も含めてパッケージ内に取り込むことができれば、半導体装置は、小型化・薄型化等が可能となる。ただし、コストは可能な限り抑える必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１０８９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、製造コストの増加を抑制可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の実施形態の半導体装置は、半導体装置は、半導体基板部、誘電体膜、再配線、上部電極、絶縁膜、及び外部接続端子を有する。前記半導体基板部は、回路が形成され、前記回路にそれぞれ接続される第１乃至第３の接続パッドを上面に有する。前記誘電体膜は、少なくとも前記第１の接続パッドを被い、前記第２及び第３の接続パッドの上面に達する開口部を有する。前記再配線は、少なくとも一部の前記第３の接続パッドに電気的に接続される。前記上部電極は、前記誘電体膜を介して前記第１の接続パッドの上面に対向して配置され、前記第２の接続パッドに接続され、前記再配線と同じ構成を含む。前記絶縁膜は、前記誘電体膜、前記再配線、及び前記上部電極を被う。前記外部接続端子は、前記絶縁膜を貫通し前記再配線に接続され、前記絶縁膜の上面から露出する。
【０００９】
本発明の実施形態の半導体装置の製造方法は、回路が形成され、前記回路にそれぞれ接続される第１乃至第３の接続パッドを表面に有する半導体基板部の表面を被うように誘電体膜を形成する工程と、前記第２及び第３の接続パッドの上面に達する開口を前記誘電体膜に形成する工程と、前記第２及び第３の接続パッドの上面、及び前記誘電体膜を被うように第１のバリアメタルを形成する工程とを備えている。半導体装置の製造方法は、また、前記第１及び第２の接続パッド上、一部の前記第３の接続パッド上、前記第１の接続パッドと第２の接続パッドとを接続する領域、及び前記第１乃至第３の接続パッド間を接続する領域に前記バリアメタルが露出するようにパターニングされた第１のフォトレジストを、前記第１のバリアメタルの上に形成し、露出した前記第１のバリアメタルの上に再配線を形成する工程と、前記第１のフォトレジスト及び前記第１のフォトレジストの下の前記第１のバリアメタルを除去する工程と、前記誘電体膜、前記再配線、及び前記第３の接続パッドを被うように絶縁膜を形成する工程を備えている。半導体装置の製造方法は、また、前記絶縁膜に開口を設けて、前記第３の接続パッド上の前記再配線及び前記第３の接続パッドを選択的に露出する工程と、前記再配線、前記第３の接続パッド、及び前記絶縁膜を被うように第２のバリアメタルを形成する工程と、前記第２のバリアメタルを被うように、選択的に開口を有する第２のフォトレジストを形成し、露出した前記第２のバリアメタル上に外部端子メタルを形成する工程と、前記第２のフォトレジスト及び前記第２のフォトレジストの下の前記第２のバリアメタルを除去する工程とを備えている。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置を模式的に示す断面図。
【図２】本発明の実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【図３】本発明の実施形態に係る半導体装置の図２に続く製造方法を模式的に示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。シリコン基板の表面に対して、再配線層がある方向を上とする。
【００１２】
（実施形態）
本発明の実施形態に係る半導体装置及びその製造方法について、図１乃至図３を参照しながら説明する。
【００１３】
図１に示すように、半導体装置１は、概略的に、半導体基板部１０及びその上部表面（上面ともいう）に設けられた再配線部２０で構成される。半導体基板部１０は、シリコン基板１１、シリコン基板１１の上面に設けられた層間絶縁膜１３、層間絶縁膜１３の中に埋め込まれるように配された多層配線１４、並びに層間絶縁膜１３の上面に設けられた第１の接続パッドである下部電極１５、第２の接続パッドである上部電極パッド１６、及び第３の接続パッドである接続パッド１７、１８を有している。
【００１４】
再配線部２０は、層間絶縁膜１３、下部電極１５、上部電極パッド１６、及び接続パッド１７、１８の上面にある誘電体膜２２、誘電体膜２２の上面または誘電体膜２２を貫通して設けられた引出電極であるバリアメタル２３及び再配線２４、誘電体膜２２、バリアメタル２３の側面、及び再配線２４を被う絶縁膜２６、絶縁膜２６を貫通して再配線２４に接続するバリアメタル２７及び外部接続端子２８を有している。下部電極１５、下部電極１５上の誘電体膜２２、並びに下部電極１５に対向し、上部電極パッド１６に接続されたバリアメタル２３及び再配線２４からなる上部電極２５は、ＭＩＭ（Metal Insulator Metal）型のキャパシタ２１を構成している。
【００１５】
半導体基板部１０は、シリコン基板１１の表面領域に、機能に適する複数のトランジスタ等（図示略）が配設され、シリコン基板１１の表面上部に、通常、複数層からなる多層配線１４、及び層間絶縁膜１３が設けられた集積回路を有している。ここで、上下の多層配線１４を接続するプラグも多層配線１４に含める。半導体基板部１０は、表面にパシベーション膜（図示略）または表面保護膜（図示略）が形成されれば、信頼性を確保可能な集積回路である。半導体基板部１０は、パシベーション膜または表面保護膜を除いて周知の半導体プロセスを経て作製される。なお、半導体基板部１０は、層間絶縁膜１３の上端内側にパシベーション膜または表面保護膜に相当する膜を有する構成とすることは可能である。
【００１６】
下部電極１５、上部電極パッド１６、及び接続パッド１７、１８は、半導体基板部１０を外部接続するための端子となっている。下部電極１５、上部電極パッド１６、及び接続パッド１７、１８は、例えば、アルミニウムまたはアルミニウムを主成分とする金属からなる。プラグを含む多層配線１４は、銅または銅を主成分とする金属であるが、他にタングステン、アルミニウム、または、これらを主成分とする金属等を使用することが可能である。
【００１７】
再配線部２０において、誘電体膜２２は、ＭＩＭ型のキャパシタ２１の電荷蓄積のための誘電体であると共に、絶縁膜として機能する。キャパシタ２１の容量を適する値とし、必要な絶縁を確保するために、材料、膜厚等が決められる。誘電体膜２２は、例えば、シリコン窒化膜であるが、他にシリコン酸化膜、シリコン酸窒化膜、アルミニウム酸化膜、タンタル酸化膜、チタン酸化膜、チタン酸バリウム膜等、または、これらの積層膜等の中から、比誘電率が適当なものを選択可能である。誘電体膜２２は、下部電極１５及び上部電極２５の間で、ほぼ一定の膜厚を有する。
【００１８】
バリアメタル２３は、チタンからなるが、チタン、窒化チタン、タンタル、及びこれらの積層膜としてもよい。再配線２４は、キャパシタ２１の上部電極の他に、例えば、接続パッド１７と外部接続端子２８とを上下方向に接続、下部電極１５、上部電極パッド１６、及び接続パッド１７、１８間の接続、並びに、下部電極１５、上部電極パッド１６、及び接続パッド１７と外部接続端子２８とを接続する。再配線２４は、電解メッキまたは無電解メッキ法等により形成された銅である。再配線２４は、他に、アルミニウム、金等を使用することが可能である。
【００１９】
バリアメタル２７は、バリアメタル２３と同様な材料の膜である。外部接続端子２８は、上端部がバンプ状に形成されたスズ−銅半田である。外部接続端子２８は、接続法によって、スズ−銅半田の他、スズ−金半田、金等を使用することは可能である。外部接続端子２８は、バリアメタル２７と再配線２４との間に上下方向に伸びた柱状の銅等を介在させる、または、外部接続端子２８の下端部を柱状の銅等で構成し、上端部にバンプ状の半田を有することは可能である。外部接続端子２８は、接続用に表面が露出したパッドとすることは可能で、そのときのパッドは、例えば銅等とすることが可能である。
【００２０】
絶縁膜２６はポリイミド膜であるが、他にエポキシ膜、フェノール系樹脂膜、シリコン酸化膜、シリコン窒化膜、または、これらを含む積層膜等で構成される。絶縁膜２６は、上面をソルダレジスト膜（図示略）で形成することは可能である。
【００２１】
接続パッド１８の上面は、一部がバリアメタル２３及び再配線２４に接続され、絶縁膜２６が除去されて一部が露出している。接続パッド１８は、外部との接続、例えばワイヤボンディング等が可能である。
【００２２】
次に、半導体装置１の製造方法について説明する。図２（ａ）に示すように、上端部にＴＥＯＳ（Tetraethoxysilane）系のシリコン酸化膜からなる層間絶縁膜１３、層間絶縁膜１３の上に、アルミニウムからなる下部電極１５、上部電極パッド１６、及び接続パッド１７、１８が設けられた半導体基板部１０が用意される。半導体基板部１０は、ウェハ状態である。半導体基板部１０は、再配線部２０が形成された後、個片化されて半導体装置１となる。
【００２３】
図２（ｂ）に示すように、層間絶縁膜１３、下部電極１５、上部電極パッド１６、及び接続パッド１７、１８を被うように、シリコン窒化膜からなる誘電体膜２２が、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００２４】
図２（ｃ）に示すように、電気的接続が必要な上部電極パッド１６、接続パッド１７、１８上の誘電体膜２２に、フォトリソグラフィ技術を用いて開口３０が形成される。
【００２５】
図２（ｄ）に示すように、誘電体膜２２及び開口３０を被うように、チタンまたは窒化チタンからなるバリアメタル２３が、例えば、スパッタリング法により形成される。
【００２６】
図２（ｅ）に示すように、バリアメタル２３の上に再配線２４を必要とする下部電極１５、上部電極パッド１６、及び接続パッド１７、１８の上方、及びパッド間を接続する領域等に、開口３２を有するようにパターニングされたフォトレジスト３１を、フォトリソグラフィ技術を用いて形成する。
【００２７】
図２（ｆ）に示すように、開口３２のバリアメタル２３上に銅からなる再配線２４を、電解または無電解メッキ法により形成する。
【００２８】
図２（ｇ）に示すように、フォトレジスト３１を剥離剤等を用いて除去する。フォトレジスト３１はドライエッチング（アッシング）法により除去することも可能である。
【００２９】
図３（ａ）に示すように、再配線２４をマスクとして、再配線２４下部を除くバリアメタル２３をＲＩＥ（Reactive Ion Etching）法により除去する。バリアメタル２３及び再配線２４は、上部電極パッド１６に接続して下部電極１５及び上部電極パッド１６を連続して被うように形成される。バリアメタル２３及び再配線２４は、接続パッド１７、１８にそれぞれ接続して少なくとも一部を被っている。
【００３０】
図３（ｂ）に示すように、誘電体膜２２及び再配線２４を被うように、感光性ポリイミドからなる絶縁膜２６が塗布される。なお、絶縁膜２６は、非感光性でもよく、その場合、パターニング用のフォトレジスト等を併用する。
【００３１】
図３（ｃ）に示すように、絶縁膜２６は、フォトリソグラフィ法により、外部接続が必要な接続パッド１７上の再配線２４の上面及び接続パッド１８の上面に達する開口を有するようにパターニングされ、その後、絶縁膜２６上にバリアメタル２７が形成される。バリアメタル２７は、バリアメタル２３と同様な材料及び方法で形成される。
【００３２】
図３（ｄ）に示すように、バリアメタル２７を被うようにフォトレジスト３３が形成され、接続パッド１７上のバリアメタル２７の上面に達する開口を有するようにパターニングされる。その後、半田からなる外部接続端子２８が電解または無電解メッキ法により形成される。
【００３３】
図１に示すように、フォトレジスト３３が除去され、外部接続端子２８の下部を除いて、バリアメタル２７が除去されて、半導体装置１となる領域が配列されたウェハが形成される。その後、図示を省略するダイシング等を行って、半導体装置１が完成する。半導体装置１の上面は、接続パッド１７に接続されたバンプ状の外部接続端子２８、絶縁膜２６、及び接続パッド１８の一部が露出している。
【００３４】
上述したように、半導体装置１は、対をなす一方の電極として半導体基板部１０の最上部の下部電極１５、他方の電極として下部電極１５に対向する再配線部２０のバリアメタル２３及び再配線２４からなる上部電極２５を有している。下部電極１５と上部電極２５との間には、誘電体膜２２が配されて、ＭＩＭ型のキャパシタ２１が構成されている。
【００３５】
キャパシタ２１は、半導体基板部１０の中、例えば、層間絶縁膜１３及び多層配線１４の領域に設けられてはいない。従って、半導体基板部１０の中に設ける場合に必要とされる下部電極、上部電極、または誘電体膜のいずれかを形成するための露光用のマスク等を必要としない。
【００３６】
キャパシタ２１は、下部電極１５が半導体基板部１０の最上部の接続パッド１７、１８と同様な導電体で形成されているので、下部電極１５を形成するための特別な露光用のマスク等を必要としない。上部電極２５がバリアメタル２３及び再配線２４で形成されているので、上部電極２５を形成するための特別な露光用のマスク等を必要としない。ただし、誘電体膜２２を形成する工程は必要となるが、キャパシタ２１の誘電体膜２２を形成するための露光用のマスクを必要としない。
【００３７】
その結果、半導体装置１は、ＷＬＣＳＰに類する構成を有し、より小型化・薄型化を図ると同時に、キャパシタ２１を半導体基板部１０の中から再配線部２０との境界部に移すことが可能である。また、半導体装置１は、ＣｏＣのように、複数の半導体装置を１つのパッケージに収納する場合に新たに必要となるキャパシタを半導体基板部１０と再配線部２０との境界部に形成することが可能である。また、パッケージの外部に設けることが必要であったキャパシタを、半導体基板部１０と再配線部２０との境界部に、すなわちパッケージの中に取り込むことが可能である。キャパシタ２１は、半導体基板部１０と再配線部２０との境界部に、キャパシタ２１形成用に追加の露光用のマスクを用いることなく形成可能なので、製造コストの増加を抑制することが可能である。
【００３８】
以上において実施形態を述べたが、この実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置及びその製造方法は、種々の他の形態に具体化されても良いし、さらに、本発明の精神から逸脱することなくここにおいて述べた半導体装置及びその製造方法の形態における種々の省略、置き換え及び変更を行っても良い。付随する請求項及びそれらの均等物又は均等方法は、本発明の範囲及び精神に入るようにそのような形態若しくは変形を含むことを意図している。
【００３９】
例えば、実施形態では、半導体装置は、半導体基板部と再配線部との境界部に、キャパシタが形成され、同時に、他のパッド等に接続して外部接続端子として半田バンプ等が形成される例を示したが、半田バンプは、必ずしも半導体装置に同時に形成される必要はない。つまり、半導体装置は接続用のパッドのみを有し、半田バンプは、例えば、接続する相手側に形成されていてもよい。もちろん、半導体装置及び接続する相手側の両方に半田バンプを有し、半田バンプ同士を接続することは可能である。
【００４０】
また、実施形態では、半導体装置はシリコン基板を使用する例を示したが、ＧａＡｓ、ＧａＮ、ＩｎＰ、及びＳｉＣ等の化合物半導体基板を使用することは可能である。シリコン基板及び化合物半導体基板は、薄膜であっても差し支えない。
【００４１】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  回路が形成され、前記回路にそれぞれ接続される第１乃至第３の接続パッドを上面に有する半導体基板部と、少なくとも前記第１の接続パッドを被い、前記第２及び第３の接続パッドの上面に達する開口部を有する誘電体膜と、少なくとも一部の前記第３の接続パッドに電気的に接続される再配線と、前記誘電体膜を介して前記第１の接続パッドの上面に対向して配置され、前記第２の接続パッドに接続され、前記再配線と同じ構成を含む上部電極と、前記誘電体膜、前記再配線、及び前記上部電極を被う絶縁膜と、前記絶縁膜を貫通し前記再配線に接続され、前記絶縁膜の上面から露出する外部接続端子とを備えている半導体装置。
【００４２】
（付記２）  前記誘電体膜は、シリコン、アルミニウム、チタン、及びタンタルの酸化膜、シリコン窒化膜、並びにこれらを積層した膜である付記１に記載の半導体装置
（付記３）  前記絶縁膜は、ポリイミド膜、フェノール系樹脂膜、エポキシ膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の内の1つ又はこれらの複合膜である付記１に記載の半導体装置。
【００４３】
（付記４）  前記再配線は、銅、アルミニウム、金、及びこれらを主成分とする金属を主とする付記１に記載の半導体装置。
【００４４】
（付記５）  前記第１の接続パッド、前記誘電体膜、前記第１の接続パッドに対向する前記再配線は、ＭＩＭ型のキャパシタを構成する付記１に記載の半導体装置。
【符号の説明】
【００４５】
１  半導体装置
１０  半導体基板部
１１  シリコン基板
１３  層間絶縁膜
１４  多層配線
１５  下部電極
１６  上部電極パッド
１７、１８  接続パッド
２０  再配線部
２１  キャパシタ
２２  誘電体膜
２３、２７  バリアメタル
２４  再配線
２５  上部電極
２６  絶縁膜
２８  外部接続端子
３０、３２、３４  開口
３１、３３  フォトレジスト
【図１】
2011253944.tif 000003
【図２】
2011253944.tif 000004
【図３】
2011253944.tif 000005