(57)【要約】      （修正有）【課題】低電源電圧、低消費電流に対応可能とし、高利得、広帯域化を図る演算増幅回路を提供する。【解決手段】入力信号を差動で受け低抵抗負荷Ｒ１、Ｒ２を持つ差動対Ｍ１、Ｍ２を含む初段増幅部と、前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部を備え、次段増幅部は前記差動対Ｍ１、Ｍ２の出力対の一つをゲートに入力し前記出力端子にドレインが接続されたトランジスタＭ１９，Ｍ２０を含む１段構成の第１の信号経路と、前記差動対の出力対の他方をゲートに入力するトランジスタＭ５，Ｍ６を含む入力段と、前記出力端子にドレインが接続されたトランジスタＭ１７，Ｍ１８を含む出力段とを備えた第２の信号経路とを備えている。さらに次段増幅部において、第１の信号経路のトランジスタＭ１９，Ｍ２０と第２の信号経路のトランジスタＭ５，Ｍ６に流れるバイアス電流を設定するバイアス回路を備えている。【選択図】図１
2011239154.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を差動で受け抵抗負荷を持つ差動対を含む初段増幅部と、
前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部と、
を備え、
前記次段増幅部は、
第１電源にソースが接続され、前記差動対の出力対の一つにゲートが接続され前記出力端子にドレインが接続されたトランジスタを含む１段構成の第１の信号経路と、
前記第１電源にソースが接続され、前記差動対の出力対の他方にゲートが接続されたトランジスタを含む入力段と、第２電源にソースが接続され、前記出力端子にドレインが接続されたトランジスタを含む出力段と、
前記入力段の前記トランジスタのドレインと第１のノードで入力が接続され、前記出力段の前記トランジスタのゲートと第２のノードで出力が接続された中間段を備えた第２の信号経路と、
を備え、さらに、
前記次段増幅部において、少なくとも、前記第１の信号経路の前記トランジスタと前記第２の信号経路の入力段のトランジスタに流れるバイアス電流を所定値に設定するバイアス回路を備えた演算増幅回路。
【請求項２】
前記第２の信号経路において、
前記中間段は、
前記第１のノードと前記第２のノード間に接続されたゲート接地のトランジスタと、
前記第２のノードと前記第１電源間に接続された能動負荷回路と、
を備えている、請求項１記載の演算増幅回路。
【請求項３】
前記能動負荷回路が、前記第１電源と前記第２のノードとの間にカスコード接続された複数のトランジスタを含む、請求項２記載の演算増幅回路。
【請求項４】
前記能動負荷回路が、ゲイン・ブースト回路を含む、請求項２記載の演算増幅回路。
【請求項５】
前記ゲイン・ブースト回路が、
前記第１電源に接続された抵抗素子の端子電圧と所定の基準電圧とを入力とするゲイン・ブースト・アンプと、
前記抵抗素子の他端と前記第２のノード間に接続され、前記ゲイン・ブースト・アンプの出力にゲートが接続されたトランジスタを備えた、請求項４記載の演算増幅回路。
【請求項６】
前記第２の信号経路において、
前記第１のノードでは、差動出力に対応する差動成分の電流が電流加算されて打ち消され、同相成分に対応する電流が残る、請求項２乃至５のいずれか１項に記載の演算増幅回路。
【請求項７】
前記第２の信号経路において、
前記出力段の前記トランジスタのドレインとゲートとの間に容量を備えた、請求項１乃至６のいずれか１項に記載の演算増幅回路。
【請求項８】
前記初段増幅部が、
前記第１電源に一端が接続された第１の電流源と、
前記抵抗負荷をなす第１及び第２の抵抗素子と、
前記第１の電流源の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
第２電源にソースが接続され、前記第１及び第２のトランジスタのドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタと、
を備え、
前記次段増幅部において、
前記第２の信号経路は、
前記第１電源にソースが接続され、前記第１及び第２のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタと、
前記第２電源にソースが接続され、差動出力をなす第１及び第２出力端子にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタを備え、
前記第５及び第６のトランジスタは、前記第２の信号経路の前記入力段をなし、
前記第７及び第８のトランジスタは、前記第２の信号経路の前記出力段をなし、
前記第２電源にソースが接続され、前記第７のトランジスタと第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタと、
前記第２電源にソースが接続され、前記第８のトランジスタと第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタと、
を備え、
前記中間段が、
前記第９のトランジスタのドレインにソースが接続された第２導電型の第１３のトランジスタと、
前記第１電源と前記第１３のトランジスタのドレイン間にカスコード接続された第１導電型の第１５と第１７のトランジスタと、
前記第１０のトランジスタのドレインにソースが接続された第２導電型の第１４のトランジスタと、
前記第１電源と前記第１４のトランジスタのドレイン間にカスコード接続された第１導電型の第１６と第１８のトランジスタと、
を備え、
前記第５、第９、第１２のトランジスタのドレインと、前記第１３のトランジスタのソースとが共通接続され、
前記第６、第１０、第１１のトランジスタのドレインと、前記第１４のトランジスタのソースとが共通接続され、
前記第１３のトランジスタのドレインは、前記第９のトランジスタのゲートに接続され、
前記第１４のトランジスタのドレインは、前記第１０のトランジスタのゲートに接続され、
前記第１３と第１４のトランジスタのソースは、それぞれ反転と非反転側に対応する前記第１のノードをなし、
前記第１３と第１４のトランジスタのドレインは、それぞれ反転と非反転側に対応する前記第２のノードをなし、
前記第１の信号経路は、
前記第１電源にソースが接続され、前記第１及び第２の出力端子にドレインがそれぞれ接続され、前記第２及び第１のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタを備えている、請求項１記載の演算増幅回路。
【請求項９】
前記初段増幅部が、
前記第１電源に一端が接続された第１の電流源と、
前記抵抗負荷をなす第１及び第２の抵抗素子と、
前記第１の電流源の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
第２電源にソースが接続され、前記第１及び第２のトランジスタのドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタと、
を備え、
前記次段増幅部において、
前記第２の信号経路は、
前記第１電源にソースが接続され、前記第１及び第２のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタと、
前記第２電源にソースが接続され、差動出力をなす第１及び第２出力端子にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタを備え、
前記第５及び第６のトランジスタは、前記第２の信号経路の前記入力段をなし、
前記第７及び第８のトランジスタは、前記第２の信号経路の前記出力段をなし、
前記第２電源にソースが接続され、前記第７のトランジスタと第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタと、
前記第２電源にソースが接続され、前記第８のトランジスタと第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタと、
を備え、
前記中間段が、
前記第９のトランジスタのドレインにソースが接続された第２導電型の第１３のトランジスタと、
前記第１電源と前記第１３のトランジスタのドレイン間に接続された第１のゲイン・ブースト回路と、
前記第１０のトランジスタのドレインにソースが接続された第２導電型の第１４のトランジスタと、
前記第１電源と前記第１４のトランジスタのドレイン間に接続された第２のゲイン・ブースト回路と、
を備え、
前記第５、第９、第１２のトランジスタのドレインと、前記第１３のトランジスタのソースとが共通接続され、
前記第６、第１０、第１１のトランジスタのドレインと、前記第１４のトランジスタのソースとが共通接続され、
前記第１３のトランジスタのドレインは、前記第９のトランジスタのゲートに接続され、
前記第１４のトランジスタのドレインは、前記第１０のトランジスタのゲートに接続され、
前記第１３と第１４のトランジスタのソースは、それぞれ反転と非反転側に対応する前記第１のノードをなし、
前記第１３と第１４のトランジスタのドレインは、それぞれ反転と非反転側に対応する前記第２のノードをなし、
前記第１の信号経路は、
前記第１電源にソースが接続され、前記第１及び第２の出力端子にドレインがそれぞれ接続され、前記第２及び第１のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタを備えている、請求項１記載の演算増幅回路。
【請求項１０】
前記第１のゲイン・ブースト回路が、
前記第１電源に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端の電圧と所定の基準電圧とを入力とする第１のゲイン・ブースト・アンプと、
前記第４の抵抗素子の他端にソースが接続され、前記第１３のトランジスタのドレインにドレインが接続され、前記第１のゲイン・ブースト・アンプの出力にゲートが接続された第１導電型の第２２トランジスタと、
を備え、
前記第２のゲイン・ブースト回路が、
前記第１電源に一端が接続された第５の抵抗素子と、
前記第５の抵抗素子の他端の電圧と所定の基準電圧とを入力とする第２のゲイン・ブースト・アンプと、
前記第５の抵抗素子の他端にソースが接続され、前記第１４のトランジスタのドレインにドレインが接続され、前記第２のゲイン・ブースト・アンプの出力にゲートが接続された第１導電型の第２３トランジスタと、
を備えた、請求項９記載の演算増幅回路。
【請求項１１】
前記第１のゲイン・ブースト回路が、
前記第１電源に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端にソースが接続され、前記第１３のトランジスタのドレインにドレインが接続された第１導電型の第２２トランジスタと、
前記第１電源に一端が接続された第６の抵抗素子と、
前記第６の抵抗素子の他端にソースが接続され、前記第２２のトランジスタのゲートにドレインが接続された第１導電型の第２４のトランジスタと、
前記第４の抵抗素子の他端にソースが接続され、前記第２４のトランジスタのゲートにゲートが接続され、ダイオード接続された第１導電型の第２６のトランジスタと、
を備え、
前記第２のゲイン・ブースト回路が、
前記第１電源に一端が接続された第５の抵抗素子と、
前記第５の抵抗素子の他端にソースが接続され、前記第１４のトランジスタのドレインにドレインが接続された第１導電型の第２５トランジスタと、
前記第１電源に一端が接続された第７の抵抗素子と、
前記第７の抵抗素子の他端にソースが接続され、前記第２５のトランジスタのゲートにドレインが接続された第１導電型の第２６のトランジスタと、
前記第５の抵抗の他端にソースが接続され、前記第２６のトランジスタのゲートにゲートが接続され、ダイオード接続された第１導電型の第２７のトランジスタと、
を備えた、請求項９記載の演算増幅回路。
【請求項１２】
前記第２４、第２５、第２６、第２７のトランジスタのドレインは、第２導電型の第２８、第２９、第３０、第３１トランジスタのドレインにそれぞれ接続されており、前記第２８、第２９、第３０、第３１トランジスタは、ソースが前記第２電源に共通接続され、前記第３及び第４のトランジスタのゲートにゲートが共通接続されている、請求項１１記載の演算増幅回路。
【請求項１３】
前記バイアス回路が、
前記第１電源にソースが接続された第１導電型の第２１のトランジスタと、
前記第２１のトランジスタのドレインに一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第２電源間に接続された第２の電流源と、
を備え、
前記第２１のトランジスタのゲートは、前記第３の抵抗素子の他端に接続され、さらに、前記第１の電流源をなす第１導電型のトランジスタのゲートに接続され、
前記初段増幅部の前記第１及び第２の抵抗素子の他端が前記第２１のトランジスタのドレインに共通接続されている、請求項８乃至１２のいずれか１項に記載の演算増幅回路。
【請求項１４】
初段増幅部と、次段増幅部と、バイアス回路とを備え、
前記初段増幅部が、
第１電源に一端が接続された第１の電流源と、
第１及び第２の抵抗素子と、
前記第１の電流源の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
第２電源にソースが接続され、前記第１及び第２のトランジスタのドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタと、
を備え、
前記次段増幅部が、
前記第１電源にソースが接続され、前記第１及び第２のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタと、
前記第２電源にソースが接続され、差動出力をなす第１及び第２出力端子にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタと、
前記第２電源にソースが接続され、前記第７のトランジスタと第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタと、
前記第２電源にソースが接続され、前記第８のトランジスタと第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタと、
前記第９のトランジスタのドレインにソースが接続された第２導電型の第１３のトランジスタと、
前記第１電源と前記第１３のトランジスタのドレイン間にカスコード接続された第１導電型の第１５及び第１７のトランジスタと、
前記第１０のトランジスタのドレインにソースが接続された第２導電型の第１４のトランジスタと、
前記第１電源と前記第１４のトランジスタのドレイン間にカスコード接続された第１導電型の第１６及び第１８のトランジスタと、
前記第１電源にソースが接続され、前記第１及び第２の出力端子にドレインがそれぞれ接続され、前記第２及び第１のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタと、
を備え、
前記第５、第９、第１２のトランジスタのドレインと、前記第１３のトランジスタのソースとが共通接続され、
前記第６、第１０、第１１のトランジスタのドレインと、前記第１４のトランジスタのソースとが共通接続され、
前記第１３のトランジスタのドレインは、前記第９のトランジスタのゲートに接続され、
前記第１４のトランジスタのドレインは、前記第１０のトランジスタのゲートに接続され、
前記バイアス回路が、
前記第１電源にソースが接続された第１導電型の第２１のトランジスタと、
前記第２１のトランジスタのドレインに一端が接続された第３の抵抗と、
前記第３の抵抗の他端と前記第２電源間に接続された第２の電流源と、
を備え、
前記第２１のトランジスタのゲートは、前記第３の抵抗の他端に接続され、さらに、前記第１の電流源をなす第１導電型のトランジスタのゲートに接続され、
前記初段増幅部の前記第１及び第２の抵抗素子の他端が前記第２１のトランジスタのドレインに共通接続されている、演算増幅回路。
【請求項１５】
初段増幅部と、次段増幅部と、バイアス回路とを備え、
前記初段増幅部が、
第１電源に一端が接続された第１の電流源と、
第１及び第２の抵抗素子と、
前記第１の電流源の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
第２電源にソースが接続され、前記第１及び第２のトランジスタのドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタと、
を備え、
前記次段増幅部が、
前記第１電源にソースが接続され、前記第１及び第２のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタと、
前記第２電源にソースが接続され、差動出力をなす第１及び第２出力端子にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタと、
前記第２電源にソースが接続され、前記第７のトランジスタと第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタと、
前記第２電源にソースが接続され、前記第８のトランジスタと第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタと、
前記第９のトランジスタのドレインにソースが接続された第２導電型の第１３のトランジスタと、
前記第１電源と前記第１３のトランジスタのドレイン間に接続された第１のゲイン・ブースト回路と、
前記第１０のトランジスタのドレインにソースが接続された第２導電型の第１４のトランジスタと、
前記第１電源と前記第１４のトランジスタのドレイン間に接続された第２のゲイン・ブースト回路と、
前記第１電源にソースが接続され、前記第１及び第２の出力端子にドレインがそれぞれ接続され、前記第２及び第１のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタと、
を備え、
前記第５、第９、第１２のトランジスタのドレインと、前記第１３のトランジスタのソースとが共通接続され、
前記第６、第１０、第１１のトランジスタのドレインと、前記第１４のトランジスタのソースとが共通接続され、
前記第１３のトランジスタのドレインは、前記第９のトランジスタのゲートに接続され、
前記第１４のトランジスタのドレインは、前記第１０のトランジスタのゲートに接続され、
前記バイアス回路が、
前記第１電源にソースが接続された第１導電型の第２１のトランジスタと、
前記第２１のトランジスタのドレインに一端が接続された第３の抵抗素子と、
前記第３の抵抗素子の他端と前記第２電源間に接続された第２の電流源と、
を備え、
前記第２１のトランジスタのゲートは、前記第３の抵抗素子の他端に接続され、さらに、前記第１の電流源をなす第１導電型のトランジスタのゲートに接続され、
前記初段増幅部の前記第１及び第２の抵抗素子の他端が前記第２１のトランジスタのドレインに共通接続されている、演算増幅回路。
【請求項１６】
前記第１のゲイン・ブースト回路が、
前記第１電源に一端が接続された第４の抵抗素子と、
前記第４の抵抗素子の他端にソースが接続され、前記第１３のトランジスタのドレインにドレインが接続された第１導電型の第２２トランジスタと、
前記第１電源に一端が接続された第６の抵抗素子と、
前記第６の抵抗素子の他端にソースが接続され、前記第２２のトランジスタのゲートにドレインが接続された第１導電型の第２４のトランジスタと、
前記第４の抵抗素子の他端にソースが接続され、前記第２４のトランジスタのゲートにゲートが接続され、ダイオード接続された第１導電型の第２６のトランジスタと、
を備え、
前記第２のゲイン・ブースト回路が、
前記第１電源に一端が接続された第５の抵抗素子と、
前記第５の抵抗素子の他端にソースが接続され、前記第１４のトランジスタのドレインにドレインが接続された第１導電型の第２５トランジスタと、
前記第１電源に一端が接続された第７の抵抗素子と、
前記第７の抵抗素子の他端にソースが接続され、前記第２５のトランジスタのゲートにドレインが接続された第１導電型の第２６のトランジスタと、
前記第５の抵抗の他端にソースが接続され、前記第２６のトランジスタのゲートにゲートが接続され、ダイオード接続された第１導電型の第２７のトランジスタと、
を備え、
前記第２４、第２５、第２６、第２７のトランジスタのドレインは、第２導電型の第２８、第２９、第３０、第３１トランジスタのドレインにそれぞれ接続されており、前記第２８、第２９、第３０、第３１トランジスタは、ソースが前記第２電源に共通接続され、前記第３及び第４のトランジスタのゲートにゲートが共通接続されている、請求項１５記載の演算増幅回路。
【請求項１７】
前記第７のトランジスタのドレインとゲート間に第１の容量を備え、
前記第８のトランジスタのドレインとゲート間に第２の容量を備えた請求項８乃至１６のいずれか１項に記載の演算増幅回路。
【請求項１８】
請求項１乃至１７のいずれか１項記載の演算増幅回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、演算増幅回路に関する。
【背景技術】
【０００２】
図４は、非特許文献１のＦｉｇ．３（ｃ）の２段クラスＡ／ＡＢアンプを応用した演算増幅回路の構成を説明する図である。なお、非特許文献１のＦｉｇ．３（ｃ）では、Ｍ１、Ｍ２がｐＭＯＳトランジスタ、Ｍ３、Ｍ４がｎＭＯＳトランジスタからなるＰＭＯＳ差動対の構成が開示されているが、図４では、ｎＭＯＳ差動対としてある。また、図４では、非特許文献１のＦｉｇ．３（ｃ）とはトランジスタの参照符号等は、適宜変更されている。
【０００３】
図４を参照すると、この演算増幅回路において、ソースがＧＮＤ（グランド）に接続されゲートにバイアス電圧Ｖｃｍｆｂ１を受けるｎＭＯＳトランジスタＭ１５と、共通接続されたソースがｎＭＯＳトランジスタＭ１５のドレインに接続され、ゲートが差動入力端子Ｖｉｎ＋、Ｖｉｎ−にそれぞれ接続されたＭＯＳトランジスタ対Ｍ１、Ｍ２と、ソースが電源ＶＤＤに接続され、ゲートが共通接続されバイアス端子Ｖｂに接続され、ドレインがｎＭＯＳトランジスタＭ１、Ｍ２のドレインにそれぞれ接続されたｐＭＯＳトランジスタＭ３、Ｍ４（負荷用トランジスタ）を備え、これらは、初段増幅部（入力差動段）を構成している。
【０００４】
第２段目の増幅部は、２つの信号経路を持つ。第１の信号経路はｎＭＯＳトランジスタＭ１１（Ｍ１２）を経て出力端子Ｖｏｕｔ−（Ｖｏｕｔ＋）へ導出される。すなわち、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ１１のゲートにｎＭＯＳトランジスタＭ２のドレインが接続され、ｎＭＯＳトランジスタＭ１１のドレインはＶｏｕｔ−に接続されている。また、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ１２のゲートに、ｎＭＯＳトランジスタＭ１のドレインが接続され、ｎＭＯＳトランジスタＭ１２のドレインはＶｏｕｔ＋に接続されている。
【０００５】
第２の信号経路は、ｎＭＯＳトランジスタＭ５（Ｍ６）を経てｐＭＯＳトランジスタＭ７、Ｍ９（Ｍ８、Ｍ１０）によるカレントミラー回路を介して出力端子Ｖｏｕｔ−（Ｖｏｕｔ＋）へ導出される。すなわち、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ５のゲートにｎＭＯＳトランジスタＭ１のドレインが接続され、ｎＭＯＳトランジスタＭ５のドレインは、第１のカレントミラー回路（Ｍ７、Ｍ９）の入力端をなすｐＭＯＳトランジスタＭ７のドレインに接続され、第１のカレントミラー回路（Ｍ７、Ｍ９）の出力端をなすｐＭＯＳトランジスタＭ９のドレインはＶｏｕｔ−に接続されている。また、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ６のゲートにｎＭＯＳトランジスタＭ２のドレインが接続され、ｎＭＯＳトランジスタＭ６のドレインは、第２のカレントミラー回路（Ｍ８、Ｍ１０）の入力端をなすｐＭＯＳトランジスタＭ８のドレインに接続され、カレントミラー回路（Ｍ８、Ｍ１０）の出力端をなすｐＭＯＳトランジスタＭ１０のドレインは、Ｖｏｕｔ＋に接続されている。Ｖｏｕｔ−とＧＮＤ間、Ｖｏｕｔ＋とＧＮＤ間には、ゲートにバイアス電圧Ｖｃｍｆｂ２を受けるｎＭＯＳトランジスタＭ１３、Ｍ１４がそれぞれ接続されている。
【０００６】
ｎＭＯＳトランジスタＭ１５のゲート・バイアス電圧Ｖｃｍｆｂ１は、ｎＭＯＳトランジスタＭ５、Ｍ６のゲート電極の同相電圧を設定するために、不図示の第１の同相帰還回路の出力から供給され、ｎＭＯＳトランジスタＭ１３、Ｍ１４のゲートバイアス電圧Ｖｃｍｆｂ２は、演算増幅回路の同相出力電圧を設定するために、不図示の第２の同相帰還回路の出力から供給される。
【０００７】
入力差動段の出力であるｎＭＯＳトランジスタＭ２のドレインと、出力端子Ｖｏｕｔ−間に接続された容量Ｃ１と抵抗Ｒ１の直列回路、ｎＭＯＳトランジスタＭ１のドレインと、出力端子Ｖｏｕｔ＋間に接続された容量Ｃ２と抵抗Ｒ２の直列回路は位相補償回路である。
【０００８】
図４において、入力端子の信号電圧がＶｉｎ＋＞Ｖｉｎ−のとき、ｎＭＯＳトランジスタＭ１のゲート・ソース間電圧が、ｎＭＯＳトランジスタＭ２のゲート・ソース間電圧よりも大となり、ｎＭＯＳトランジスタＭ１のドレイン電流がｎＭＯＳトランジスタＭ２のドレイン電流よりも大となり、ｎＭＯＳトランジスタＭ１のドレイン電圧は、ｎＭＯＳトランジスタＭ２のドレイン電圧よりも低くなる。この結果、ｎＭＯＳトランジスタＭ５のゲート・ソース間電圧は、ｎＭＯＳトランジスタＭ６のゲート・ソース間電圧よりも小となり、ｎＭＯＳトランジスタＭ５のドレイン電流は、ｎＭＯＳトランジスタＭ６のドレイン電流よりも小となり、第１のカレントミラー回路の出力電流であるｐＭＯＳトランジスタＭ９のドレイン電流（充電電流）は、第２のカレントミラー回路の出力電流であるｐＭＯＳトランジスタＭ１０のドレイン電流（充電電流）よりも小となる。
【０００９】
また、ｎＭＯＳトランジスタＭ２のドレイン電圧は、ｎＭＯＳトランジスタＭ１のドレイン電圧よりも高くなるため、ｎＭＯＳトランジスタＭ１１のドレイン電流（放電電流）は、ｎＭＯＳトランジスタＭ１２のドレイン電流（放電電流）よりも大となる。このため、Ｖｏｕｔ−の電圧は下がり、Ｖｏｕｔ＋の電圧は上がる。
【００１０】
一方、Ｖｉｎ＋＜Ｖｉｎ−のときは、Ｖｏｕｔ−の電圧が上がり、Ｖｏｕｔ＋の電圧は下る。
【００１１】
シミュレーション結果として、０．８μｍＣＭＯＳプロセスとし電源電圧ＶＤＤ＝１．８Ｖにて動作させたところ、ＤＣ利得＝６８ｄＢ、ユニテイ・ゲイン周波数＝２４ＭＨｚを得ている。
【００１２】
広帯域特性と高いＤＣ利得が得られ、低電源電圧での動作が可能な演算増幅回路として、例えば特許文献１には、図５に示す構成が提案されている。図５を参照すると、ゲート電極が差動入力端子の各一方に接続され、ソース電極が第１の電流源トランジスタ（Ｍ２６）に共通接続され、ドレイン電極が第１および第２の負荷抵抗（Ｒ１、Ｒ４）に各々接続された第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）によって構成される第１の差動増幅回路と、
ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が第２の電流源トランジスタ（Ｍ２７）に共通接続され、ドレイン電極が第３および第４の負荷抵抗（Ｒ２、Ｒ３）に各々接続された第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）によって構成される第２の差動増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第５のＮｃｈトランジスタ（Ｍ５）と、ソース電極が前記第５のＮｃｈトランジスタ（Ｍ５）のドレイン電極と接続された第６のＮｃｈトランジスタ（Ｍ７）によって構成される第１のカスコード増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続された第７のＮｃｈトランジスタ（Ｍ６）と、ソース電極が前記第７のＮｃｈトランジスタ（Ｍ６）のドレイン電極と接続された第８のＮｃｈトランジスタ（Ｍ８）によって構成される第２のカスコード増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６のＮｃｈトランジスタ（Ｍ７）のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第１のＰｃｈトランジスタ（Ｍ１１）によって構成される第１の出力増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第８のＮｃｈトランジスタ（Ｍ８）のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第２のＰｃｈトランジスタ（Ｍ１２）によって構成される第２の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第４のＮｃｈトランジスタ（Ｍ３）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の一方に接続された第９のＮｃｈトランジスタ（Ｍ１３）によって構成される第３の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第３のＮｃｈトランジスタ（Ｍ２）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の他方に接続された第１０のＮｃｈトランジスタ（Ｍ１４）によって構成される第４の出力増幅回路とを備え、前記第１および第２の差動増幅回路の動作電圧は、ドレイン電極が前記電源電位（ＶＤＤ）に接続され、ゲート電極が中間電位に接続された第１および第２のノン・ドープＮｃｈトランジスタ（Ｍ１９およびＭ２０）の各ソース電極から供給される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２１０４７７号公報
【非特許文献】
【００１４】
【非特許文献１】"A 1.8-V Digital-Audio Sigma-Delta Modulator in 0.8-μm CMOS", IEEE J. Solid-State Circuits, Vol. 32, No. 6, pp.783-796, 1997
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以下に関連技術の分析を与える。
【００１６】
図４に示した演算増幅回路は以下の問題点がある。
【００１７】
（１）第１の問題点は、広帯域化が困難である、ということである。
【００１８】
図４に示すように、第１、第２の信号経路を持ち、出力段は、プッシュプル動作する。しかしながら、その周波数特性上は、通常の２ステージアンプと変わらない。このため、広帯域化は困難である。即ち、図４の回路において、
ユニテイ・ゲイン周波数（×２π）は、
2011239154.tif 000003
で与えられる。ただし、
ｇｍ１はｎＭＯＳトランジスタＭ１の相互コンダクタンス、
Ｃ１は位相補償容量である。
【００１９】
また、２次極（ｐ２）は、
2011239154.tif 000004
で与えられる。ただし、
ｇｍ１１はｎＭＯＳトランジスタＭ１１の相互コンダクタンス、
ＣＬはＶｏｕｔ−に接続する負荷容量（不図示）である。なお、図４において、ｐＭＯＳトランジスタＭ９の相互コンダクタンスｇｍ９はｎＭＯＳトランジスタＭ１１の相互コンダクタンスｇｍ１１に等しいものとする。
【００２０】
ユニテイ・ゲイン周波数を上げるためには、ｎＭＯＳトランジスタＭ１の相互コンダクランスｇｍ１のみならず、ｎＭＯＳトランジスタＭ１１のｇｍ１１を大として、２次極ｐ２の広域化が必要となる（例えば２次極ｐ２をＧＢ（Gain Bandwidth Product:利得帯域幅積＝開ループ利得×１次極）よりも大とする）。
【００２１】
このため、電流の増加、あるいはトランジスタ（Ｍ１、Ｍ２、Ｍ１１、Ｍ１２、Ｍ９、Ｍ１０）等のサイズ（ゲート幅Ｗ）の増加を伴う。すなわち、トランジスタが飽和領域で動作するものとして、ドレイン電流（drain-to-source current）ＩＤＳは、
2011239154.tif 000005
で与えられる。ただし、
μはキャリア（電子）の移動度、ＣＯＸは単位面積当りのゲート絶縁膜容量、Ｗはゲート幅、Ｌはゲート長（チャネル長）、ＶＧＳはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。
【００２２】
相互コンダクタンスｇｍは、以下にように表される。
2011239154.tif 000006
【００２３】
トランジスタの相互コンダクタンスｇｍを大とするには、トランジスタに流れる電流ＩＤＳ、ゲート幅Ｗの少なくとも一方を増大させることが必要である。
【００２４】
また、ゼロ点補償用の抵抗Ｒ１による、２次極の消去を用いた広帯域化は、半導体集積回路における抵抗等の素子ばらつき、温度変動などを考慮した場合、現実的でない（ほとんど実現不可能である）。
【００２５】
（２）第２の問題点は、低電圧動作と高利得化の両立が難しい、ということである。図４の回路の最低動作電圧は、０．９Ｖ（＝ｎＭＯＳトランジスタＭ１１のゲート・ソース電圧ＶＧＳとｐＭＯＳトランジスタＭ４の飽和電圧の和（例えば０．６５Ｖ＋０．２５Ｖ＝０．９Ｖ））と、かなりの低電圧動作が可能である。
【００２６】
しかしながら、初段増幅段あるいは出力段をカスコード構成にするなど、低電圧動作を犠牲にしなければ、高利得化は困難である。
【００２７】
したがって、本発明の目的は、低電源電圧、低消費電流に対応可能とし、高利得、広帯域化を図る演算増幅回路を提供することにある。
【課題を解決するための手段】
【００２８】
本発明によれば、入力信号を差動で受け抵抗負荷を持つ差動対を含む初段増幅部と、
前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部と、
を備え、
前記次段増幅部は、
第１電源にソースが接続され、前記差動対の出力対の一つをゲートに入力し前記出力端子にドレインが接続されたトランジスタを含む１段構成の第１の信号経路と、
前記第１電源にソースが接続され、前記差動対の出力対の他方をゲートに入力するトランジスタを含む入力段と、第２電源にソースが接続され、前記出力端子にドレインが接続されたトランジスタを含む出力段と、
前記入力段の前記トランジスタのドレインと第１のノードで入力が接続され、前記出力段の前記トランジスタのゲートと第２のノードで出力が接続された増幅段を備えた第２の信号経路と、
を備え、さらに、
前記次段増幅部において、少なくとも、前記第１の信号経路の前記トランジスタと前記第２の信号経路の入力段のトランジスタに流れるバイアス電流を所定値に設定するバイアス回路を備えた演算増幅回路が提供される。
【００２９】
本発明によれば、初段増幅部と、次段増幅部と、バイアス回路とを備え、
前記初段増幅部が、
第１電源に一端が接続された第１の電流源と、
第１及び第２の抵抗素子と、
前記第１の電流源の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタと、
第２電源にソースが接続され、前記第１及び第２のトランジスタのドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタと、
を備え、
前記次段増幅部が、
前記第１電源にソースが接続され、前記第１及び第２のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタと、
前記第２電源にソースが接続され、差動出力をなす第１及び第２出力端子にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタと、
前記第２電源にソースが接続され、前記第７のトランジスタと第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタと、
前記第２電源にソースが接続され、前記第８のトランジスタと第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタと、
前記第９のトランジスタのドレインにソースが接続された第２導電型の第１３のトランジスタと、
前記第１電源と前記第１３のトランジスタのドレイン間にカスコード接続された第１導電型の第１５及び第１７のトランジスタと、
前記第１０のトランジスタのドレインにソースが接続された第２導電型の第１４のトランジスタと、
前記第１電源と前記第１４のトランジスタのドレイン間にカスコード接続された第１導電型の第１６及び第１８のトランジスタと、
前記第１電源にソースが接続され、前記第１及び第２の出力端子にドレインがそれぞれ接続され、前記第２及び第１のトランジスタのドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタと、
を備え、
前記第５、第９、第１２のトランジスタのドレインと、前記第１３のトランジスタのソースとが共通接続され、
前記第６、第１０、第１１のトランジスタのドレインと、前記第１５のトランジスタのソースとが共通接続され、
前記第１３のトランジスタのドレインは、前記第９のトランジスタのゲートに接続され、
前記第１４のトランジスタのドレインは、前記第１０のトランジスタのゲートに接続され、
前記バイアス回路が、
前記第１電源にソースが接続された第１導電型の第２１のトランジスタと、
前記第２１のトランジスタのドレインに一端が接続された第３の抵抗と、
前記第３の抵抗の他端と前記第２電源間に接続された第２の電流源と、
を備え、
前記第２１のトランジスタのゲートは、前記第３の抵抗の他端に接続され、さらに、前記第１の電流源をなす第１導電型のトランジスタのゲートに接続され、
前記初段増幅部の前記第１及び第２の抵抗素子の他端が前記第２１のトランジスタのドレインに共通接続されている演算増幅回路が提供される。
【発明の効果】
【００３０】
本発明によれば、低電源電圧、低消費電流に対応可能とし、高利得、広帯域な演算増幅回路を実現することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１の回路構成を示す図である。
【図２】本発明を説明する図である。
【図３】本発明の実施例２の回路構成を示す図である。
【図４】関連技術１の回路構成を示す図である。
【図５】関連技術２の回路構成を示す図である。
【発明を実施するための形態】
【００３２】
本発明に係る演算増幅回路は、その好ましい態様の１つにおいて、入力信号を差動で受け低抵抗負荷（Ｒ１、Ｒ２）を持つ差動対（Ｍ１、Ｍ２）を含む初段増幅部と、前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部と、を備えている。
次段増幅部は、第１電源（ＧＮＤ）にソースが接続され、前記差動対（Ｍ１、Ｍ２）の出力対の一つをゲートに入力し前記出力端子にドレインが接続されたトランジスタＭ１９（Ｍ２０）を含む１段構成の第１の信号経路と、前記第１電源（ＧＮＤ）にソースが接続され、前記差動対の出力対の他方をゲートに入力するトランジスタＭ５（Ｍ６）を含む入力段と、第２電源にソースが接続され、前記出力端子にドレインが接続されたトランジスタＭ１７（Ｍ１８）を含む出力段と、前記入力段の前記トランジスタＭ５（Ｍ６）のドレインと第１のノードＮ１（Ｎ２）で入力が接続され、前記出力段の前記トランジスタＭ１７（Ｍ１８）のゲートと第２のノードＮ３（Ｎ４）で出力が接続された中間段を備えた第２の信号経路と、を備えている。さらに、前記次段増幅部において、少なくとも、前記第１の信号経路の前記トランジスタ１９（Ｍ２０）と前記第２の信号経路の入力段のトランジスタＭ５（Ｍ６）に流れるバイアス電流を所定値に設定するバイアス回路（トランジスタＭ２４、抵抗Ｒ３、電流源Ｉｂ）と、を備えている。
【００３３】
本発明において、前記中間段は、前記第１のノードＮ１（Ｎ２）と前記第２のノードＮ３（Ｎ４）間に接続されたゲート接地（ゲートがＡＣ的に接地、すなわち、ゲートはＡＣ的に変化しない電圧に接続される）トランジスタＭ１３（Ｍ１４）と、前記第２のノードＮ３（Ｎ４）と、前記第１電源（ＧＮＤ）間に接続された能動素子を含む負荷回路（能動負荷回路）を備えている。
【００３４】
本発明において、ゲート接地トランジスタＭ１３（Ｍ１４）とともに中間段を構成する能動負荷回路は、前記第２のノードＮ３（Ｎ４）と、前記第１電源（ＧＮＤ）間にカスコード接続された複数段のトランジスタからなるカスコード回路（Ｍ９、Ｍ１１）（（Ｍ１０、Ｍ１２））を備えている。
【００３５】
あるいは、本発明において、ゲート接地トランジスタＭ１３（Ｍ１４）とともに中間段を構成する能動負荷回路は、前記第２のノードＮ３（Ｎ４）と前記第１電源（ＧＮＤ）間に接続されたゲイン・ブースト回路を備えた構成としてもよい。本発明において、ゲイン・ブースト回路は、第１電源（ＧＮＤ）に一端が接続された抵抗素子Ｒ６（Ｒ７）と、前記抵抗素子Ｒ６（Ｒ７）の端子電圧と、所定の基準電圧と、を入力とするゲイン・ブースト・アンプＭ２５（Ｍ２６）と、前記抵抗素子Ｒ６（Ｒ７）の他端にソースが接続され、前記第２のノードＮ３（Ｎ４）にドレインが接続され、ゲイン・ブースト・アンプＭ２５（Ｍ２６）の出力にゲートが接続されたトランジスタＭ３３（Ｍ３４）とを備えている。ゲイン・ブースト・アンプＭ２５（Ｍ２６）に、前記抵抗素子Ｒ６（Ｒ７）の端子電圧をレベルシフトする回路（トランジスタＭ３１（Ｍ３２））を備えた構成としてもよい。
【００３６】
本発明に係る演算増幅回路は、その好ましい態様の１つにおいて、初段増幅部と次段増幅部とバイアス回路を備え、初段増幅部は、第１電源（ＧＮＤ）に一端が接続された第１の電流源（Ｍ２３）と、第１及び第２の抵抗素子（Ｒ１、Ｒ２）と、前記第１の電流源（Ｍ２３）の他端にソースが共通接続され、差動入力をなす第１及び第２の入力端子（Ｖｉｎ＋、Ｖｉｎ−）に、ゲートがそれぞれ接続され、前記第１及び第２の抵抗素子（Ｒ１、Ｒ２）の一端にドレインがそれぞれ接続された第１導電型の第１及び第２のトランジスタ（Ｍ１、Ｍ２）と、第２電源（ＶＤＤ）にソースが接続され、前記第１及び第２のトランジスタ（Ｍ１、Ｍ２）のドレインにドレインがそれぞれ接続され、ゲート同士が接続された第２導電型の第３及び第４のトランジスタ（Ｍ３、Ｍ４）とを備えている。
【００３７】
次段増幅部は、前記第１電源（ＧＮＤ）にソースが接続され、前記第１及び第２のトランジスタ（Ｍ１、Ｍ２）のドレインにゲートがそれぞれ接続された第１導電型の第５及び第６のトランジスタ（Ｍ５、Ｍ６）と、前記第２電源（ＶＤＤ）にソースが接続され、差動出力をなす第１及び第２出力端子（Ｖｏｕｔ−、Ｖｏｕｔ＋）にドレインがそれぞれ接続された第２導電型の第７及び第８のトランジスタ（Ｍ１７、Ｍ１８）と、前記第２電源（ＶＤＤ）にソースが接続され、前記第７のトランジスタ（Ｍ１７）と第１のカレントミラー回路を構成する第２導電型の第９及び第１１のトランジスタ（Ｍ１５、Ｍ７）と、
前記第２電源（ＶＤＤ）にソースが接続され、前記第８のトランジスタ（Ｍ１８）と第２のカレントミラー回路を構成する第２導電型の第１０及び第１２のトランジスタ（Ｍ１６、Ｍ８）と、
前記第９のトランジスタ（Ｍ１５）のドレインにソースが接続された第２導電型の第１３のトランジスタ（Ｍ１３）と、
前記第１電源（ＧＮＤ）と前記第１３のトランジスタ（Ｍ１３）のドレイン間にカスコード接続された第１導電型の第１５及び第１７のトランジスタ（Ｍ９、Ｍ１１）と、
前記第１０のトランジスタ（Ｍ１６）のドレインにソースが接続された第２導電型の第１４のトランジスタ（Ｍ１４）と、
前記第１電源（ＧＮＤ）と前記第１４のトランジスタ（Ｍ１４）のドレイン間にカスコード接続された第１導電型の第１６及び第１８のトランジスタ（Ｍ１０、Ｍ１２）と、
前記第１電源（ＧＮＤ）にソースが接続され、前記第１及び第２の出力端子（Ｖｏｕｔ−、Ｖｏｕｔ＋）にドレインがそれぞれ接続され、前記第２及び第１のトランジスタ（Ｍ２、Ｍ１）のドレインにゲートがそれぞれ接続された第１導電型の第１９及び第２０のトランジスタ（Ｍ１９、Ｍ２０）と、を備え、
前記第５、第９、第１２のトランジスタ（Ｍ５、Ｍ１５、Ｍ８）のドレインと、第１３のトランジスタ（Ｍ１３）のソースとが共通接続され、前記第６、第１０、第１１のトランジスタ（Ｍ６、Ｍ７、Ｍ１６）のドレインと、第１５のトランジスタ（Ｍ１４）のソースが共通接続されている。また、前記第１３のトランジスタ（Ｍ１３）のドレインは、前記第９のトランジスタ（Ｍ１５）のゲートに接続され、前記第１４のトランジスタ（Ｍ１４）のドレインは、前記第１０のトランジスタ（Ｍ１６）のゲートに接続されている。
【００３８】
バイアス回路は、前記第１電源（ＧＮＤ）にソースが接続された第１導電型の第２１のトランジスタ（Ｍ２４）と、前記第２１のトランジスタ（Ｍ２４）のドレインに一端が接続された第３の抵抗（Ｒ３）と、前記第３の抵抗（Ｒ３）の他端と前記第２電源（ＶＤＤ）間に接続された第２の電流源（Ｉｂ）と、を備えている。前記第２１のトランジスタ（Ｍ２４）のゲートは、前記第３の抵抗（Ｒ３）の他端に接続され、さらに、前記第１の電流源（Ｍ２３）をなす第１導電型のトランジスタのゲートに接続され、前記初段増幅部の前記第１及び第２の抵抗素子（Ｒ１、Ｒ２）の他端が前記第２１のトランジスタ（Ｍ２４）のドレインに共通接続されている。以下、実施例に即して説明する。
【実施例】
【００３９】
図１は、本発明の第１の実施例の回路構成を示す図である。図１を参照すると、本実施例の演算増幅回路は、ＧＮＤにソースが接続されたｎＭＯＳトランジスタＭ２３と、共通接続されたソースがｎＭＯＳトランジスタＭ２３のドレインに接続され、ゲートが端子Ｖｉｎ＋、Ｖｉｎ−に接続され、ドレインがそれぞれ抵抗Ｒ１、Ｒ２の一端に接続されたｎＭＯＳトランジスタＭ１、Ｍ２と、
電源ＶＤＤにソースが接続され、ゲートがバイアス端子Ｖｂ１に接続され、ドレインがｎＭＯＳトランジスタＭ１、Ｍ２のドレインにそれぞれ接続されたｐＭＯＳトランジスタＭ３、Ｍ４とが、初段増幅部を構成する。抵抗（負荷抵抗）Ｒ１、Ｒ２は、ｐＭＯＳトランジスタＭ３、Ｍ４の出力抵抗値よりも十分低い値をもつ。抵抗Ｒ１、Ｒ２の他端同士は、共通接続され、後述するｎＭＯＳトランジスタＭ２４のドレインに接続されている。
【００４０】
次段増幅部は、２つの信号経路を持つ。第１の信号経路は、ｎＭＯＳトランジスタＭ１９（Ｍ２０）を経て出力端子Ｖｏｕｔ−（Ｖｏｕｔ＋）へ導出される。すなわち、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ１９のゲートにｎＭＯＳトランジスタＭ２のドレインが接続され、ｎＭＯＳトランジスタＭ１９のドレインはＶｏｕｔ−に接続されている。また、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ２０のゲートに、ｎＭＯＳトランジスタＭ１のドレインが接続され、ｎＭＯＳトランジスタＭ２０のドレインはＶｏｕｔ＋に接続されている。
【００４１】
第２の信号経路は、ｎＭＯＳトランジスタＭ５（Ｍ６）を経てｐＭＯＳトランジスタＭ８、ｎＭＯＳトランジスタＭ９、Ｍ１１、ｐＭＯＳトランジスタＭ１３、Ｍ１５（Ｍ７、Ｍ１０、Ｍ１２、Ｍ１４、Ｍ１６）によるカスコード回路に入力され、最後に、ｐＭＯＳトランジスタＭ１７（Ｍ１８）を介して、出力端子Ｖｏｕｔ−（Ｖｏｕｔ＋）へ導出される。すなわち、ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ５のゲートにｎＭＯＳトランジスタＭ１のドレインが接続され、ｎＭＯＳトランジスタＭ５のドレインは、ソースが電源ＶＤＤに接続されたｐＭＯＳトランジスタＭ８、Ｍ１５のドレインに接続される。トランジスタＭ５、Ｍ８、Ｍ１５のドレインの接続点とＧＮＤ間にはｐＭＯＳトランジスタＭ１３、ｎＭＯＳトランジスタＭ１１、Ｍ９が接続され、トランジスタＭ１３のドレインはトランジスタＭ１５のゲートと接続され、ゲートにはバイアス電圧Ｖｂ２が供給され、ｎＭＯＳトランジスタＭ１１、Ｍ９のゲートにはバイアス電圧Ｖｂ３、Ｖｂ４がそれぞれ供給される。さらに、ソースが電源ＶＤＤに接続され、ゲートがｐＭＯＳトランジスタＭ１７のゲートに接続され、ドレインがＶｏｕｔ−に接続されたｐＭＯＳトランジスタＭ１７を備えている。
【００４２】
ソースがＧＮＤに接続されたｎＭＯＳトランジスタＭ６のゲートにｎＭＯＳトランジスタＭ２のドレインが接続され、ｎＭＯＳトランジスタＭ６のドレインは、ソースが電源ＶＤＤに接続されたｐＭＯＳトランジスタＭ７、Ｍ１６のドレインに接続される。トランジスタＭ６、Ｍ７、Ｍ１６のドレインの接続点とＧＮＤ間にはｐＭＯＳトランジスタＭ１４、ｎＭＯＳトランジスタＭ１２、Ｍ１０が接続され、トランジスタＭ１４のドレインはトランジスタＭ１６のゲートと接続され、ｐＭＯＳトランジスタＭ１４のゲートにはバイアス電圧Ｖｂ２が供給され、ｎＭＯＳトランジスタＭ１２、Ｍ１０のゲートにはバイアス電圧Ｖｂ３、Ｖｂ４がそれぞれ供給される。さらに、電源ＶＤＤにソースが接続されゲートがｐＭＯＳトランジスタＭ１６のゲートに接続され、ドレインがＶｏｕｔ＋に接続されたｐＭＯＳトランジスタＭ１８を備えている。Ｖｏｕｔ−とＧＮＤ間には、ゲートにバイアス電圧Ｖｃｍｆｂを受けるｎＭＯＳトランジスタＭ２１を備え、Ｖｏｕｔ＋とＧＮＤ間には、ゲートにバイアス電圧Ｖｃｍｆｂを受けるｎＭＯＳトランジスタＭ２２を備えている。
【００４３】
電源とＧＮＤ間には、定電流源Ｉｂ、抵抗Ｒ３、ｎＭＯＳトランジスタＭ２４を備え、
抵抗Ｒ３の一端とトランジスタＭ２４のドレインの接続ノードは、抵抗Ｒ１、Ｒ２の接続点に接続されている。また抵抗Ｒ３の他端はｎＭＯＳトランジスタＭ２４、Ｍ２３のゲートに接続されている。
【００４４】
ｎＭＯＳトランジスタＭ２１、Ｍ２２のゲート電極は、この演算増幅回路の同相出力電圧を設定するために同相帰還回路（不図示）へ接続される。
【００４５】
ｎＭＯＳトランジスタＭ５（Ｍ６）、Ｍ１９（Ｍ２０）のゲート電位は、ｐＭＯＳトランジスタＭ３（Ｍ４）、Ｍ２３のドレイン電流とＲ１（Ｒ２）の抵抗値、および、ｎＭＯＳトランジスタＭ２４、抵抗Ｒ３、定電流源Ｉｂで構成されるバイアス回路の諸定数を適当に設定することにより、バイアス回路の発生電圧ＶＡと一致する。これにより、ｎＭＯＳトランジスタＭ５、Ｍ６、Ｍ１９、Ｍ２０のバイアス電流が固定される。
【００４６】
ｐＭＯＳトランジスタＭ１５（Ｍ１６）と、ｐＭＯＳトランジスタＭ８（Ｍ７）のドレインは互いに接続されることにより、同相電流を検出する。
【００４７】
さらに、この同相電流の値は、ｐＭＯＳトランジスタＭ１３（Ｍ１４）のドレイン電極がＭ１５（Ｍ１６）とＭ７（Ｍ８）のゲート電極に接続された局所帰還により、Ｍ５（Ｍ６）とＭ９（Ｍ１０）のドレイン電流の和に一致する。
【００４８】
したがって、Ｍ１７（Ｍ１８）のバイアス電流が固定される。
【００４９】
ｐＭＯＳトランジスタＭ１７のドレインとゲート間に接続された容量Ｃ１、ｐＭＯＳトランジスタＭ１８のドレインとゲート間に接続された容量Ｃ２は位相補償容量である。
【００５０】
次に、本実施例において、前記した関連技術の課題の解決を説明する。
【００５１】
＜広帯域化＞
図４に示した関連技術においては、入力端子から出力端子に至る第１と第２の信号経路は、ともに２段増幅の構成である。
【００５２】
これに対して、本実施例においては、初段増幅部の利得を、低抵抗の負荷（Ｒ１、Ｒ２）を用いることにより、低く抑えている。
【００５３】
このため、第１の信号経路は１段増幅、第２の信号経路は、２段増幅とみなすことができる。
【００５４】
本実施例によれば、かかる構成としたことにより、総合特性としては、出力端子で生じる２次極が消去され、大幅に位相余裕が改善される。その結果、広帯域化が可能となる。
【００５５】
因みに、ユニテイ・ゲイン周波数（×２π）は次式で与えられる。
【００５６】
ｇｍ１・ｇｍ１９・Ｒ１／（Ｃ１＋ＣＬ）
ただし、ｇｍ１、ｇｍ１９は、トランジスタＭ１、Ｍ１９の相互コンダクタンス、
Ｒ１は抵抗Ｒ１の抵抗値、
Ｃ１は位相補償容量Ｃ１の容量値、
ＣＬは負荷容量の容量値である。
【００５７】
＜低電圧動作と高利得化の両立＞
本実施例では、初段増幅部の利得が低く、位相回りが小さい。このため、第２の信号経路の入力段と出力段の間にカスコード回路による増幅段（中間段）を置くことができる。この中間段は、ダイナミック・レンジを必要としないので、増幅率を稼ぐことができるカスコード回路（Ｍ９、Ｍ１１）、（Ｍ１０、Ｍ１２）を用いることができる。
【００５８】
上記の回路の最低動作電圧は、１．１５Ｖ（＝ｐＭＯＳトランジスタＭ１７のゲート・ソース間電圧ＶＧＳと、ｎＭＯＳトランジスタＭ９、Ｍ１１の飽和電圧の和（＝０．６５Ｖ＋０．２５Ｖ＋０．２５Ｖ）である。
【００５９】
上記広帯域化の効果を得るために、初段増幅部において低抵抗負荷の使用が必須となるが、本実施例においては、次段の入力トランジスタＭ５（Ｍ６）、Ｍ１９（Ｍ２０）のバイアス電流を正確に設定するために、専用のバイアス回路（Ｍ２４、Ｒ３、Ｉｂ）を設けることにより、抵抗負荷の使用を可能としている。
【００６０】
＜バイアス電流の設定メカニズム＞
次に、本実施例におけるバイアス電流の設定メカニズムと２次極ｐ２の消去について補足する。
【００６１】
本実施例では、次段増幅部の入力段（素子）をなすｎＭＯＳトランジスタＭ５（Ｍ６）、Ｍ１９（Ｍ２０）のバイアス電流を、安定に、定電流源Ｉｂの定数倍に設定する。
【００６２】
図１の回路において、
差動対（Ｍ１、Ｍ２）に定電流を供給する電流源のｎＭＯＳトランジスタＭ２３のドレイン電流を２Ｉ１、
ｐＭＯＳトランジスタＭ３（Ｍ４）のドレイン電流をＩ２とおく。
抵抗Ｒ１、Ｒ２の値をＲとし、
抵抗Ｒ３の抵抗値を、Ｒ１の抵抗値Ｒのｋ倍（＝ｋ×Ｒ）とする。
【００６３】
ｎＭＯＳトランジスタＭ２３とＭ２４のゲート面積（ゲート幅Ｗ）の比をｍ：１とする。
【００６４】
仮に、Ｉ２＞Ｉ１とすると、抵抗Ｒ１とＲ２の共通接続点から、ｎＭＯＳトランジスタＭ２４のドレインに向けて電流値、
２×（Ｉ２−Ｉ１）
が流れる。すなわち、ｐＭＯＳトランジスタＭ３（Ｍ４）のドレイン電流Ｉ２とｎＭＯＳトランジスタＭ２３のドレイン電流２Ｉ１の半分の差電流の２倍の電流値が、抵抗Ｒ１とＲ２の共通接続点から、ｎＭＯＳトランジスタＭ２４のドレインに向けて流れる。
【００６５】
ｎＭＯＳトランジスタＭ２４に流れるドレイン電流は、定電流値Ｉｂと、抵抗Ｒ１とＲ２の共通接続点からの電流値２×（Ｉ２−Ｉ１）の和
Ｉｂ＋２×（Ｉ２−Ｉ１）
となる。
【００６６】
ｎＭＯＳトランジスタＭ２３とＭ２４は、カレントミラー回路を構成しており、ｎＭＯＳトランジスタＭ２３に流れる電流値２×Ｉ１と、ｎＭＯＳトランジスタＭ２４に流れる電流値Ｉｂ＋２×（Ｉ２−Ｉ１）の比はｍ：１である。よって、次式が成り立つ。
【００６７】
ｍ×［Ｉｂ＋２×（Ｉ２−Ｉ１）］＝２×Ｉ１              ・・・（１）
【００６８】
ｎＭＯＳトランジスタＭ２３のドレイン電流（＝２×Ｉ１）は、式（１）から２×Ｉ１を求めると、次式（２）で与えられる。
【００６９】
ｍ×（Ｉｂ＋２×Ｉ２）／（ｍ＋１）                  ・・・（２）
【００７０】
また、ｎＭＯＳトランジスタＭ２４のドレイン電流は、ｎＭＯＳトランジスタＭ２３のドレイン電流の１／ｍであり、次式（３）で与えられる。
【００７１】
（Ｉｂ＋２×Ｉ２）／（ｍ＋１）                        ・・・（３）
【００７２】
ｎＭＯＳトランジスタＭ１（Ｍ２）のドレインの電位が、ｎＭＯＳトランジスタＭ２４のゲート・ソース間電圧ＶＧＳ（＝ＶＡ）に一致する条件を求める。
【００７３】
初段増幅器の負荷抵抗Ｒ１とＲ２の共通接続点の電位は、ＶＡから抵抗Ｒ３の電圧降下分（＝ｋ×Ｒ×Ｉｂ）差し引いた電圧であり、次式（４）で表せる。
【００７４】
ＶＡ−ｋ×Ｒ×Ｉｂ                                  ・・・（４）
【００７５】
よって、ｎＭＯＳトランジスタＭ１（Ｍ２）のドレイン電位は次式（５）で与えられる。
【００７６】
Ｒ×（Ｉ２−Ｉ１）＋ＶＡ−ｋ×Ｒ×Ｉｂ                ・・・（５）
【００７７】
ｎＭＯＳトランジスタＭ１（Ｍ２）のドレイン電位がＶＡと一致するための条件は、
Ｒ×（Ｉ２−Ｉ１）＋ＶＡ−ｋ×Ｒ×Ｉｂ＝ＶＡ
より、次式（６）で与えられる。
【００７８】
Ｒ×（Ｉ２−Ｉ１）＝ｋ×Ｒ×Ｉｂ                      ・・・（６）
【００７９】
ｐＭＯＳトランジスタＭ３（Ｍ４）のドレイン電流Ｉ２の値は、式（２）と（６）より、Ｉ１を消去して、次式（７）で与えられる。
【００８０】
Ｉ２＝［ｍ／２＋ｋ×（ｍ＋１）］Ｉｂ                  ・・・（７）
【００８１】
式（３）、（７）よりｎＭＯＳトランジスタＭ２４のドレイン電流は、
（１＋２×ｋ）×Ｉｂ                                  ・・・（８）
となる。
【００８２】
上記した内容をまとめると、ｐＭＯＳトランジスタＭ３（Ｍ４）のドレイン電流Ｉ２を、上式（７）に示すように、Ｉｂの［ｍ／２＋ｋ×（ｍ＋１）］倍に設定すると、ｎＭＯＳトランジスタＭ１（Ｍ２）のドレインの電位は、ｎＭＯＳトランジスタＭ２４のゲート・ソース間電圧ＶＧＳ（＝ＶＡ）に一致する。
【００８３】
ｎＭＯＳトランジスタＭ５（Ｍ６）又はｎＭＯＳトランジスタＭ１９（Ｍ２０）のゲート面積（ゲート幅Ｗ）が、ｎＭＯＳトランジスタＭ２４のゲート面積（ゲート幅Ｗ）のｎ倍である場合、ｎＭＯＳトランジスタＭ５（Ｍ６）又はｎＭＯＳトランジスタＭ１９（Ｍ２０）には、（８）より
ｎ×（１＋２×ｋ）×Ｉｂ                              ・・・（９）
のドレイン電流が流れる。
【００８４】
式（９）から、ｎＭＯＳトランジスタＭ５（Ｍ６）又はｎＭＯＳトランジスタＭ１９（Ｍ２０）のバイアス電流が、当該トランジスタと、ｎＭＯＳトランジスタＭ２４のゲート面積比（ゲート幅の比）ｎと、抵抗Ｒ３とＲ１の抵抗値の比ｋで規定される係数ｎ×（１＋２×ｋ）で決定される。このため、極めて安定した設定が可能である。Ｖｉｎ＋、Ｖｉｎ−に差動信号が入力された場合、ｎＭＯＳトランジスタＭ５（Ｍ６）又はｎＭＯＳトランジスタＭ１９（Ｍ２０）には、このバイアス電流を中心にドレイン電流が変化することになる。
【００８５】
ｐＭＯＳトランジスタＭ１７（Ｍ１８）については、同相電流検出回路を用いて安定したバイアス設定を行う。
【００８６】
入力端子Ｖｉｎ＋、Ｖｉｎ−に差動信号が入力されたとき、ｎＭＯＳトランジスタＭ５（Ｍ６）のドレイン電流の変化により、ｐＭＯＳトランジスタＭ１７（Ｍ１８）のゲート電位が変動する。当然、このときも、ｐＭＯＳトランジスタＭ１７（Ｍ１８）のバイアス電流の安定性が要求される。
【００８７】
本実施例においては、ｐＭＯＳトランジスタＭ１７のバイアス電流の安定化を実現するために、ｐＭＯＳトランジスタＭ８とｐＭＯＳトランジスタＭ１５のドレインを接続して構成される同相電流検出回路を備えている。また、ｐＭＯＳトランジスタＭ１８のバイアス電流の安定化を実現するために、ｐＭＯＳトランジスタＭ７とｐＭＯＳトランジスタＭ１６のドレインを接続して構成される同相電流検出回路を設けている。これら同相電流検出回路のバイアス設定の働きについて以下に説明する。
【００８８】
Ｖｉｎ＋、Ｖｉｎ−に差動信号が入力されたとき、ｐＭＯＳトランジスタＭ１７のドレイン電流の変化に応じて、ｐＭＯＳトランジスタＭ７と同一のゲート面積のｐＭＯＳトランジスタＭ１５から構成される第１のカレントミラー回路（Ｍ１７、Ｍ１５、Ｍ７）により、これらのトランジスタＭ７、Ｍ１５にも、ｐＭＯＳトランジスタＭ１７のドレイン電流と同一又は比例したミラー電流が流れ、ｐＭＯＳトランジスタＭ１８のドレイン電流の変化に応じて、ｐＭＯＳトランジスタＭ８と同一のゲート面積のｐＭＯＳトランジスタＭ１６から構成される第２のカレントミラー回路（Ｍ１８、Ｍ１６、Ｍ８）により、これらのトランジスタＭ８、Ｍ１６にも、ｐＭＯＳトランジスタＭ１８のドレイン電流と同一又は比例したミラー電流が流れる。
【００８９】
本実施例においては、ｐＭＯＳトランジスタＭ８のドレインとｐＭＯＳトランジスタＭ１５のドレインとがノードＮ１にて接続され、ｐＭＯＳトランジスタＭ７のドレインとｐＭＯＳトランジスタＭ１６のドレインとがノードＮ２にて接続されている。これらのトランジスタＭ８、Ｍ１５（Ｍ７、Ｍ１６）のドレイン電流同士を加えた電流において、差動成分は相殺されてゼロとなり、同相成分のみが残る。
【００９０】
すなわち、ｐＭＯＳトランジスタＭ１５（Ｍ１６）のドレインには、出力端子Ｖｏｕｔ-（Ｖｏｕｔ＋）に接続されるｐＭＯＳトランジスタＭ１7（Ｍ１８）のドレイン電流と同一又は比例したミラー電流（ＩＣＭ／２＋ΔＩ）が流れ、ｐＭＯＳトランジスタＭ８（Ｍ７）のドレインには、出力端子Ｖｏｕｔ＋（Ｖｏｕｔ−）に接続されたｐＭＯＳトランジスタＭ１８（Ｍ１７）のドレイン電流と同一又は比例したミラー電流（ＩＣＭ／２−ΔＩ）が流れ、ｐＭＯＳトランジスタＭ１５、Ｍ８の各ドレインとｐＭＯＳトランジスタＭ１３のソースとｎＭＯＳトランジスタＭ５のドレインとが共通接続されるノードＮ１（ｐＭＯＳトランジスタＭ１６、Ｍ７の各ドレインとｐＭＯＳトランジスタＭ１４のソースとｎＭＯＳトランジスタＭ６のドレインとが共通接続されるノードＮ２）において、これら２つのミラー電流（ＩＣＭ／２＋ΔＩ）、（ＩＣＭ／２−ΔＩ）は電流加算され、その結果、差動成分（±ΔＩ）は相殺され、ノードＮ１（Ｎ２）において、同相成分の電流（ＩＣＭ）のみが残る。
【００９１】
そして、この同相電流（ＩＣＭ）は、ゲート接地のｐＭＯＳトランジスタＭ１３（Ｍ１４）のドレインがｐＭＯＳトランジスタＭ１５（Ｍ１６）のゲートに接続された局所帰還構成により、定電流源用のトランジスタＭ９（Ｍ１０）の電流と、ｎＭＯＳトランジスタＭ５（Ｍ６）のバイアス電流の和の電流値に固定される。
【００９２】
したがって、ｐＭＯＳトランジスタＭ７、Ｍ１５と第１のカレントミラー回路を構成するｐＭＯＳトランジスタＭ１７のバイアス電流は、トランジスタ（Ｍ１７、Ｍ１５、Ｍ７）のゲート面積比（ゲート幅Ｗ）により安定して固定される。同様に、ｐＭＯＳトランジスタＭ８、Ｍ１６と第２のカレントミラー回路（Ｍ１８、Ｍ６、Ｍ８）を構成するｐＭＯＳトランジスタＭ１８のバイアス電流は、トランジスタ（Ｍ１８、Ｍ１６、Ｍ８）のゲート面積比（ゲート幅Ｗ）により安定して固定される。
【００９３】
次に、図２を参照して、本実施例において、２次極ｐ２が消去される条件（ｐ２＝ｚ１）について説明する。差動信号用の小信号等価回路を用いて、２次極ｐ２が消去される条件を与える。
【００９４】
図２において、
ｇｍ１、ｇｍ５、ｇｍ１７、ｇｍ１９は、それぞれ、図１のＭＯＳトランジスタＭ１、Ｍ５、Ｍ１７、Ｍ１９の相互コンダクタンス、
ＣＳは、ｐＭＯＳトランジスタＭ１７のゲート容量と並列に接続されるその他容量との和である。
ＣＬは、出力端子Ｖｏｕｔ−に接続される負荷容量である。
Ｒ１とＣ１は、図１の抵抗Ｒ１とＣ１である。
【００９５】
なお、図２では、簡単のため、ｎＭＯＳトランジスタトランジスタＭ１、Ｍ５、Ｍ１９、Ｍ２１、ｐＭＯＳトランジスタＭ１７の出力抵抗、および、ゲート接地トランジスタＭ１３と、この負荷であるｎＭＯＳトランジスタＭ９、Ｍ１１によるカスコード回路の影響は無視している。
【００９６】
途中の計算を省略し、ｓを複素周波数とすると、図２の小信号等価回路の伝達関数は次式で与えられる。
2011239154.tif 000007
【００９７】
したがって、ｐ2＝ｚのとき、２次極ｐ２は、ゼロ点ｚにより消去される。これを満足するための条件は、ｐ2とｚの上記各式より、次式で与えられる。
【００９８】
2011239154.tif 000008
【００９９】
上式の左辺は、相互コンダクタンスｇｍ１９とｇｍ５の比、右辺は容量ＣＬとＣｃの比である。この条件式は半導体集積回路において、素子ばらつきや温度変動に対して安定に実現可能である。このとき伝達関数は次式で示すように１次となり、位相余裕は大幅に改善される（理想的には、最小でも９０°）。
【０１００】
2011239154.tif 000009
【０１０１】
よって、ｐ2＝ｚが成立する場合のユニティゲイン周波数は、
2011239154.tif 000010
である。
【０１０２】
以下、図４の関連技術と本実施例について、初段増幅器、中間段、入力トランジスタのバイアス電流の設定手段について対比して説明する。
【０１０３】
＜初段増幅器の構成＞
（関連技術）
初段の負荷は、トランジスタによる能動負荷であり高利得のため、低域の極が生じるので、位相補償が必要である。
【０１０４】
（本実施例）
初段の負荷は、低抵抗のため、低利得であり、発生する極は非常に高域にあり初段には位相補償が不要である。第１の信号経路が広帯域になり、第２の信号経路で発生する２次極を、素子バラツキなどに対して、安定に、消去することができる。結果として、トータルな演算増幅回路の周波数特性は極めて広帯域となる。
【０１０５】
＜中間段＞
（関連技術）
第１、第２の信号経路とも、存在しない。
【０１０６】
（本実施例）
第２の信号経路に、カスコード回路による増幅段があるカスコード回路により、大きな利得が得られる。
【０１０７】
また、カスコード回路をゲイン・ブースト回路に置き換えることにより、さらに高利得または、低電圧動作が可能となる。
【０１０８】
＜入力トランジスタのバイアス電流の設定手段＞
（関連技術）
ｎＭＯＳトランジスタＭ１５とＭ１、Ｍ２のドレイン出力で構成される同相帰還ループで、次段の入力トランジスタ（Ｍ５（Ｍ６）、Ｍ１１（Ｍ１２））のバイアス電流を固定する。
【０１０９】
（本実施例）
負荷抵抗Ｒ１とＲ２の接続点に、ＭＯＳトランジスタＭ２４、抵抗素子Ｒ３、定電流源Ｉｂで構成されるバイアス回路に接続することにより、次段の入力トランジスタ（Ｍ５（Ｍ６）、Ｍ１９（Ｍ２０））のバイアス電流を固定する。
【０１１０】
本実施例によれば、初段増幅器の負荷に、低抵抗負荷を用いることが可能となる（広帯域化）。
【０１１１】
＜実施例２＞
次に、本発明の第２の実施例を説明する。図３は、本発明の第２の実施例の回路構成を示す図である。図３を参照すると、本実施例の演算増幅回路は、前記第１の実施例におけるｎＭＯＳトランジスタＭ９、Ｍ１１（Ｍ１０、Ｍ１２）によるカスコード回路を、低電圧動作可能なｎＭＯＳトランジスタＭ２５、ｐＭＯＳトランジスタＭ２７、Ｍ２９、ｎＭＯＳトランジスタＭ３１、Ｍ３３、抵抗Ｒ４、Ｒ６（Ｍ２６、Ｍ２８、Ｍ３０、Ｍ３２、Ｍ３４、Ｒ５、Ｒ７）によるゲイン・ブースト回路に置き換えたものである。図１のカスコード回路をトランジスタ１段と抵抗の直列回路に置き換えることで、さらに低電圧動作を可能としている。
【０１１２】
ｐＭＯＳトランジスタＭ１３のドレインとＧＮＤ間において、図１の２段縦積みされたｎＭＯＳトランジスタＭ９、Ｍ１１の代わりに、図３では、第１のゲイン・ブースト回路を構成するｎＭＯＳトランジスタＭ３３（第１のゲイン・ブースト・アンプによってゲート電位が制御される）と抵抗Ｒ６の直列回路を備えている。この第１のゲイン・ブースト回路は、ｎＭＯＳトランジスタＭ３３のソース電圧に応じてｎＭＯＳトランジスタＭ３３のゲート電圧を制御してそのオン抵抗を制御する回路であり、ｎＭＯＳトランジスタＭ３３のソースと抵抗Ｒ６の接続点にソースが接続され、ゲートとドレインが接続されたｎＭＯＳトランジスタＭ３１と、一端がＧＮＤに接続された抵抗Ｒ４の他端にソースが接続され、ゲートがｎＭＯＳトランジスタＭ３１のゲートに接続され、ドレインがｎＭＯＳトランジスタＭ３３のゲートに接続されたｎＭＯＳトランジスタＭ２５（第１のゲイン・ブースト・アンプ）を備え、ｎＭＯＳトランジスタＭ３１、Ｍ２５のドレインは、ソースが電源ＶＤＤに接続され、ゲートにバイアス電圧Ｖｂ１を受けるｐＭＯＳトランジスタＭ２９、Ｍ２７（定電流源トランジスタ）のドレインにそれぞれ接続されている。
【０１１３】
ｎＭＯＳトランジスタＭ２５は、定電流源をなすｐＭＯＳトランジスタＭ２７からの定電流が供給される抵抗Ｒ４の端子電圧（第１のゲイン・ブースト・アンプに入力される基準電圧に対応する）と、抵抗Ｒ６の端子電圧をｎＭＯＳトランジスタＭ３１でレベルシフトした電圧との差電圧（すなわち、ｎＭＯＳトランジスタＭ２５のゲート・ソース間電圧）に対応する出力電圧（ドレイン電圧）をｎＭＯＳトランジスタＭ３３のゲートに与え、出力インピーダンスを高抵抗（したがってノードＮ３とＧＮＤ間の負荷抵抗値を高抵抗）とする第１のゲイン・ブースト・アンプとして機能する。抵抗Ｒ６の抵抗値をｒ６、ゲイン・ブースト・アンプの利得(ゲイン)をＡ、トランジスタＭ３３の相互コンダクタンスをｇｍ３３、出力抵抗をｒｏ３３とすると、ＧＮＤとノードＮ３間の抵抗Ｒは、例えば、
2011239154.tif 000011
で与えられる。
【０１１４】
また、ｐＭＯＳトランジスタＭ１４のドレインとＧＮＤ間において、図１の２段縦積みされたｎＭＯＳトランジスタＭ１０、Ｍ１２の代わりに、図３では、第２のゲイン・ブースト回路を構成するｎＭＯＳトランジスタＭ３４（第２のゲイン・ブースト・アンプによってゲート電位が制御される）と、抵抗Ｒ７の直列回路を備えている。この第２のゲイン・ブースト回路は、ｎＭＯＳトランジスタＭ３４のソース電圧に応じてｎＭＯＳトランジスタＭ３４のゲート電圧を制御してそのオン抵抗を制御する回路であり、ｎＭＯＳトランジスタＭ３４のソースと抵抗Ｒ７の接続点にソースが接続され、ゲートとドレインが接続されたｎＭＯＳトランジスタＭ３２と、一端がＧＮＤに接続された抵抗Ｒ５の他端にソースが接続され、ゲートがｎＭＯＳトランジスタＭ３２のゲートに接続され、ドレインがｎＭＯＳトランジスタＭ３４のゲートに接続されたｎＭＯＳトランジスタＭ２６（第２のゲイン・ブースト・アンプ）を備え、ｎＭＯＳトランジスタＭ３２、Ｍ２６のドレインは、ソースが電源ＶＤＤに接続され、ゲートにバイアス電圧Ｖｂ１を受けるｐＭＯＳトランジスタＭ３０、Ｍ２８（定電流源トランジスタ）のドレインにそれぞれ接続されている。
【０１１５】
ｎＭＯＳトランジスタＭ２６は、定電流源をなすｐＭＯＳトランジスタＭ２８からの定電流が供給される抵抗Ｒ５の端子電圧（第２のゲイン・ブーストアンプに入力される基準電圧に対応する）と、抵抗Ｒ７の端子電圧をｎＭＯＳトランジスタＭ３２でレベルシフトした電圧との差電圧（ｎＭＯＳトランジスタＭ２６のゲート・ソース間電圧）に対応する出力電圧（ドレイン電圧）を、ｎＭＯＳトランジスタＭ３４のゲートに与え、出力インピーダンスを高抵抗（したがってｐＭＯＳトランジスタＭ１４とＧＮＤ間の負荷抵抗値を高抵抗）とする第２のゲイン・ブースト・アンプとして機能する。
【０１１６】
なお、抵抗Ｒ６（Ｒ７）を、図１と同様、ｎＭＯＳトランジスタＭ９（Ｍ１０）で構成してもよい。
【０１１７】
図３の演算増幅回路の最低動作電圧は、０．９５Ｖ（＝ｐＭＯＳトランジスタＭ１７のゲート・ソース間電圧ＶＧＳとｎＭＯＳトランジスタＭ３３の飽和電圧と、抵抗Ｒ６の電圧降下の和≒０．６５Ｖ＋０．２５Ｖ＋０．０５Ｖ）である。
【０１１８】
シミュレーション結果として、０．２５μｍ  ＣＭＯＳ＠１．１Ｖで、ＤＣ利得８３ｄＢ、ユニテイ・ゲイン周波数２．２ＧＨｚと高利得・広帯域な特性を得ている。
【０１１９】
なお、図１、図３に示した実施例において、差動対Ｍ１、Ｍ２をｐＭＯＳトランジスタ、Ｍ３、Ｍ４をｎＭＯＳトランジスタで構成するという具合に、トランジスタの極性を入れ替えてもよいことは勿論である。本実施例によれば、低電源電圧・低消費電流化、及び、高利得、広帯域化に対応可能とされ、半導体集積回路に実装して好適な演算増幅回路が提供される。本発明によれば、上記演算増幅回路をチップ上に実装した半導体集積回路が提供される。
【０１２０】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２１】
Ｃ１、Ｃ２、Ｃ３  容量
Ｉｂ、Ｉｂｉａｓ  定電流源
Ｍ１〜Ｍ３６  トランジスタ
Ｒ１〜Ｒ７  抵抗
Ｖｂ、Ｖｂ１、Ｖｂ２、Ｖｂ３、Ｖｂ４、Ｖｃｍｆｂ、Ｖｃｍｆｂ１、Ｖｃｍｆｂ２  バイアス電圧
Ｖｉｎ＋、Ｖｉｎ−  入力端子
Ｖｏｕｔ＋、Ｖｏｕｔ−  出力端子
【図１】
2011239154.tif 000012
【図２】
2011239154.tif 000013
【図３】
2011239154.tif 000014
【図４】
2011239154.tif 000015
【図５】
2011239154.tif 000016