(57)【要約】【課題】逐次比較期間において、ラダー抵抗回路に電流を流す期間を制限することにより、消費電流を低減することができる。【解決手段】サンプルホールド回路と、基準電圧生成回路と、比較器と、制御回路と、バッファリング回路と、ラッチ回路とを備えた逐次比較型Ａ／Ｄコンバータにおいて、基準電圧生成回路にその動作を停止させる回路を設け、サンプリング期間における基準電圧の供給が不要な期間または逐次比較期間における基準電源として外部から入力された電圧を使用する期間において、基準電源生成回路を停止させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、
逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、
前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、
前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、
前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型Ａ／Ｄコンバータにおいて、
前記基準電圧生成回路にその動作を停止させる回路を設け、
前記サンプリング期間における前記基準電圧の供給が不要な期間または前記逐次比較期間における基準電源として外部から入力された電圧を使用する期間において、前記基準電源生成回路を停止させることを特徴とした逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータについて低消費電力化を図るための技術に関する。
【背景技術】
【０００２】
逐次比較型Ａ／Ｄコンバータは、アナログ信号を量子化するＡ／Ｄコンバータの一種である。逐次比較型Ａ／Ｄコンバータでは、入力されたアナログ信号のアナログ電位を可変の基準電圧と逐次に（ビット毎に）比較し、逐次に得られる比較結果に応じて基準電圧を、入力アナログ信号の電圧レベルに近づくように逐次に変更することにより、出力結果となるデジタル信号を得る（例えば、特許文献１参照。）。
【０００３】
図３は従来の逐次比較型Ａ／Ｄコンバータの構成を示す回路図である。１０はアナログ入力端子、２１はチョッパ型の比較器、２２は比較器２１の入出力端子を短絡するアナログスイッチ、２３はアナログスイッチ２２をＯＮ／ＯＦＦ制御する制御用インバータ、２４はバッファリング用の１段目のインバータ、２５は２段目のインバータ、７０はサンプルホールド回路、７１は容量アレイ回路、７２は基準電圧生成回路、７３はラダー抵抗回路、７４は高電位側基準電源ＶＤＤ、７５は低電位側基準電源ＶＳＳ、７６はアナログスイッチ群、８０は制御回路、９０はラッチ回路である。
【０００４】
サンプリング期間において、制御回路８０からの制御信号Ｓｃを"Ｈ"レベルにしてアナログスイッチ２２をＯＮにし、比較器２１の入力端子と出力端子を短絡させ、Ａ／Ｄコンバータが変換できるフルスケールの電圧の１／２の電圧値（１／２ＶＤＤ）を生成する。この電圧を受けて、容量アレイ回路７１では、１／２ＶＤＤとアナログ入力端子１０からの入力アナログ信号の電圧レベルとの電位差を用いて全ての容量を充電し、電荷として保持する。
【０００５】
次に、逐次比較期間において、アナログスイッチ２２をＯＦＦにし、比較器２１を容量アレイ回路７１からの電圧を入力する比較器として動作させる。容量アレイ回路７１にホールドした入力アナログ信号値を基準電源生成回路の出力電圧レベルと比較し、入力アナログ信号の電圧レベルの方が高ければ、比較器２１の出力値は２つのインバータ２４，２５でバッファリングされ、デジタル出力として第１ビット（ＭＳＢ）を"１"とし、基準電圧の値を高電位でホールドする。もし、基準電圧より低ければ、デジタル出力の第１ビットを"０"とし、基準電圧の値をゼロに戻す。ラッチ回路９０では比較器２１のデジタル出力をデジタル値として保持する。
【０００６】
以上の動作を第ｎビットの値が決まるまで繰り返すと、入力アナログ信号の量子化データがｎビットのデジタル出力として得られる。
【０００７】
また、入力アナログ値を電荷として保持する容量アレイ回路７１を使用し、かつ各ビットの前後関係に相当する重み付けを容量値と、基準電圧生成回路７２の出力電圧レベルで調整する場合、重み付けを基準電圧生成回路７２の出力電圧レベルで調整するビットでの基準電圧生成回路７２の出力電圧レベルは、フルスケール値の約１／２、１／４、１／８、…1／Ｎに相当する電圧１／２ＶＤＤ、1／４ＶＤＤ、1／８ＶＤＤ、…1／ＮＶＤＤ（Ｎは基準電源で重み付けされたビット数）または０が加算され、比較が行われる。その結果、入力アナログ信号の電圧レベルが基準電圧より高ければ、デジタル出力を"１"とし、基準電圧より低ければ、デジタル出力を"０"とし、基準電圧の値をゼロに戻す。
【０００８】
基準電圧の変更は、制御回路８０からのタイミング信号Ｓｓによりアナログスイッチ群７６を制御して、ラダー抵抗回路７３からの分圧された電圧を容量アレイ回路７１の該当ビットの容量に接続することで可能にする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１９３５０３号公報（第３−４頁、第１−２図）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
サンプリング期間において、チョッパ型の比較器２１で生成した中間電圧の１／２ＶＤＤがバッファリング用のインバータ２４のゲートに印加され、インバータ２４とそれ以降の回路で貫通電流が流れ、消費電流が過大になるといった問題がある。
【００１１】
また、基準電源生成回路内部のラダー抵抗回路７３に定常的に電流を流すようになっているので、消費電流が増大するといった問題がある。
【００１２】
マイコンなどのＬＳＩにＡ／Ｄコンバータを搭載した場合、Ａ／Ｄコンバータを複数の周波数のクロックで動作させることが多い。このような場合、最も速い動作速度でも正常に動作するように、比較器としては高い能力のものを用いる。しかし、低い周波数のクロックで動作させる場合には、比較器の能力は過多になり、消費電流が非常に大きくなる。
【００１３】
本発明は、このような事情に鑑みて創作したものであり、逐次比較型Ａ／Ｄコンバータにおいて消費電流の低減を図ることを目的としている。
【課題を解決するための手段】
【００１４】
本発明による逐次比較型Ａ／Ｄコンバータは、
サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、
逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、
前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、
前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、
前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型Ａ／Ｄコンバータにおいて、
前記基準電圧生成回路にその動作を停止させる回路を設け、
前記サンプリング期間における前記基準電圧の供給が不要な期間または前記逐次比較期間における基準電源として外部から入力された電圧を使用する期間において、前記基準電源生成回路を停止させることを特徴とするものである。
【００１５】
このように構成すれば、基準電圧の生成を必要最小限とし、消費電流を大幅に低減することができる。
【発明の効果】
【００１６】
本発明によれば、チョッパ型の比較器の出力に対するバッファリング回路はサンプリング期間に不動作とするため、バッファリング回路とそれ以降の回路で貫通電流を阻止し、消費電流を低減することができる。また、逐次比較期間の一部ではラダー抵抗回路を不動作とするため、消費電流を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態における逐次比較型Ａ／Ｄコンバータの要部（サンプルホールド回路）の構成を示す回路図
【図２】本発明の実施の形態における逐次比較型Ａ／Ｄコンバータの動作を示すタイミングチャート
【図３】従来の技術における逐次比較型Ａ／Ｄコンバータの構成を示す回路図
【発明を実施するための形態】
【００１８】
以下、本発明にかかわる逐次比較型Ａ／Ｄコンバータの実施の形態を図面に基づいて詳細に説明する。
【００１９】
本発明の実施の形態は、逐次比較型Ａ／Ｄコンバータにおける基準電源生成回路についてのものである。図１は実施の形態における逐次比較型Ａ／Ｄコンバータの要部（基準電源生成回路とサンプルホールド回路）の構成を示す回路図である。図１において、７０はサンプルホールド回路、７１はビットに応じて重み付けされた容量アレイ回路、７１ａは最上位ビットの容量、７１ｎは最下位ビットの容量、７２は基準電圧生成回路、７３は重み付けした基準電圧を供給するラダー抵抗回路、７４は高電位側基準電源、７５は低電位側基準電源、７６はアナログスイッチ群、７７はＮchトランジスタを用いたスイッチング素子、２１はチョッパ型の比較器である。
【００２０】
アナログスイッチ群７６は制御回路８０からのクロック信号ＣＬＫに同期したタイミング信号Ｓｓにより最上位ビットから最下位ビットまでビット毎に順次、容量アレイ回路７１の各容量へ基準電圧を供給するようになっている。ラダー抵抗回路７３は高電位側基準電源７４と低電位側基準電源７５とのソース電源間に直列に挿入されているが、さらにラダー抵抗回路７３をソース電源に対して接続・遮断するようにスイッチング素子７７が挿入されている。制御回路８０からの制御信号Ｓｔがスイッチング素子７６のゲートに印加され、ＯＮ／ＯＦＦするように構成されている。
【００２１】
図２のタイミングチャートを参照しながら動作を説明する。
【００２２】
逐次比較期間において、タイミング信号Ｓｓはビット毎に順次にアナログスイッチ群７６の最上位ビットから最下位ビットにかけて１つずつスイッチをＯＮする。これにより、容量アレイ回路７１における対応する容量に充電された電荷に対して基準電圧生成回路７２から基準電圧が供給される。アナログスイッチ群７６における個々のスイッチは、任意の１個のスイッチが動作するとき、他のすべてのスイッチは動作しないようになっている。
【００２３】
アナログスイッチ群７６におけるあるビットに対応した１つのスイッチがＯＮにされたときに、対応する容量に対応してサンプルホールドされたアナログ値と供給された基準電圧との比較が比較器２１において行われる。供給される基準電圧は、容量値によって重み付けされたビット群（上位側半数のビット群）では高電位側基準電源ＶＤＤで一定であり、入力する電圧によって重み付けされたビット群（下位側半数のビット群）ではビット毎に異なる。
【００２４】
アナログスイッチ群７６が制御する容量アレイ回路７１のうち、容量値によって重み付けされたビット群の各容量には必ず高電位側基準電源ＶＤＤが供給される。この高電位側基準電源ＶＤＤの印加は、ラダー抵抗回路７３とは無関係である。そこで、容量値によって重み付けされたビット群のアナログ値を比較する逐次比較期間の前半とサンプルホールド期間では、ラダー抵抗回路７３に電流を流さなくてもよいことになる。つまり、逐次比較期間の前半とサンプルホールド期間において、スイッチング素子７７をＯＦＦにし、ラダー抵抗回路７３を不動作状態とする。これにより、この期間中のラダー抵抗回路７３での消費電流はゼロとなる。
【００２５】
入力する電圧によって重み付けされたビット群を比較する逐次比較期間の後半では、スイッチング素子７７をオンにしてラダー抵抗回路７３を活性化する。アナログスイッチ群７６の下位側半数のビット群の各スイッチを順次にＯＮし、順次に１／２ＶＤＤ、１／４ＶＤＤなどの基準電圧を生成し、対応する容量に供給する。
【００２６】
以上のように本実施の形態によれば、逐次比較期間において、ラダー抵抗回路７３に電流を流す期間を制限することにより、消費電流を低減することができる。
【産業上の利用可能性】
【００２７】
本発明の逐次比較型Ａ／Ｄコンバータは、回路面積のわずかな増加により消費電流を大幅に低減できるため、システムＬＳＩコア、アナログＬＳＩコアなどをより低消費電流化する際に有用である。
【符号の説明】
【００２８】
７０  サンプルホールド回路
７１  容量アレイ回路
７２  基準電圧生成回路
７３  ラダー抵抗回路
７６  アナログスイッチ群
７７  スイッチング素子
８０  制御回路
９０  ラッチ回路
【図１】
2011078145.tif 000003
【図２】
2011078145.tif 000004
【図３】
2011078145.tif 000005