(57)【要約】【課題】  本発明は、チャネル熱電子注入プログラミング方法及び関連する装置を提供する。【解決手段】  プログラミング電流を低減し、信頼性を向上させる不揮発性メモリ素子は、メモリ・セル・アレイ、書き込み回路、及び検証回路を有する。メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。書き込み回路は、プログラミングのために各ワード線に複数の可変パルスを提供する。複数の可変パルスは、プログラミング動作中の伝導電流を低減しながら、ゲート注入電流をほぼ最大値に維持するため所定の大きさを有している。検証回路は、プログラミング動作中の伝導電流の変化を検知し、該検知されたプログラミング動作中の伝導電流が所定値に達した場合に、前記プログラミング動作を停止する。【選択図】  図４
2011204342.tif 000002
【特許請求の範囲】
【請求項１】
選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法であって：
前記メモリ・トランジスタの制御線入力に制御線電圧を印加する段階；
前記選択トランジスタのソース線入力にソース線電圧を印加する段階；
前記不揮発性メモリ・セルの伝導電流を検知する段階；
該伝導電流が所定値に達した後に、前記不揮発性メモリ・セルの前記制御線入力に印加された前記制御線電圧を増大させる段階；
を有する方法。
【請求項２】
所定のプログラミング時間が経過し、前記伝導電流が前記所定値より低いとき、前記選択トランジスタの前記ソース線入力に印加された前記ソース線電圧を増大させる段階；
を更に有する請求項１に記載の方法。
【請求項３】
前記プログラミング動作中の前記伝導電流が前記所定値に達したとき、前記制御線電圧を制御線スタンバイ電圧まで減少させ、前記ソース線電圧をソース線スタンバイ電圧まで減少させる段階；
を更に有する請求項１に記載の方法。
【請求項４】
前記制御線電圧が所定の制御線電圧制限まで増大されたとき、次の周期で前記制御線電圧をリセットする段階；
を更に有する請求項１に記載の方法。
【請求項５】
前記ソース線電圧を増大させる段階は、第１のステップ電圧だけ前記ソース線電圧を増大させる段階を更に有する、
ことを特徴とする請求項１に記載の方法。
【請求項６】
前記制御線電圧を増大させる段階は、第２のステップ電圧だけ前記制御線電圧を増大させる段階を更に有する、
ことを特徴とする請求項５に記載の方法。
【請求項７】
前記第１のステップ電圧及び前記第２のステップ電圧は、等しい、
ことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１のステップ電圧及び前記第２のステップ電圧は、等しくない、
ことを特徴とする請求項６に記載の方法。
【請求項９】
前記選択トランジスタは、ワード線電圧に結合されたゲート、前記ソース線電圧に結合されたソース、及びＮＷ電圧に結合された本体を有し、
前記メモリ・トランジスタは、前記制御線電圧に結合されたゲート、ビット線電圧に結合されたドレイン、及び前記ＮＷ電圧に結合された本体を有し、
前記選択トランジスタ及び前記メモリ・トランジスタは、直列である、
ことを特徴とする請求項１に記載の方法。
【請求項１０】
前記選択トランジスタ及び前記メモリ・トランジスタの両方は、Ｐチャネル・トランジスタである、
ことを特徴とする請求項９記載の方法。
【請求項１１】
プログラミング電流を低減し信頼性を向上する不揮発性メモリ素子であって：
メモリ・セル・アレイであって、該メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有するメモリ・セル・アレイ；
プログラミングのために、プログラミング動作中にゲート注入電圧を所定のレベルに保つ所定の大きさを有する複数の可変パルスを各ワード線に提供する書き込み回路；
前記プログラミング動作中に前記伝導電流の変化を検知し、該プログラミング動作中に検知した伝導電流が所定値に達した場合に、前記プログラミング動作を停止する検証回路；
を有する不揮発性メモリ素子。
【請求項１２】
各メモリ・セルは、電荷蓄積層を有するPチャネル・メモリ・セルである、
ことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
各電荷蓄積層は、酸化膜−窒化膜−酸化膜（ＯＮＯ）層である、
ことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
所定の大きさの複数の可変パルス・パターンは、ステップ傾斜又は独立した傾斜パターンである、
ことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１５】
前記書き込み回路は、プログラミング動作中に前記メモリ・セル・アレイの前記ビット線に前記複数の可変パルスを提供する、
ことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１６】
前記検証回路は、所定のプログラミング時間が経過し、検知された伝導電流が所定値に達していないとき、前記プログラミング動作を停止する、
ことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１７】
前記検証回路は、ワード線電圧の絶対値が閾電圧の絶対値以上であるとき、前記プログラミング動作を停止する、
ことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１８】
不揮発性メモリ・セルをプログラミングする方法であって：
前記不揮発性メモリ・セルのワード線入力にワード線電圧を印加する段階；
前記不揮発性メモリ・セルのビット線入力にビット線電圧を印加する段階；
前記不揮発性メモリ・セルの伝導電流を検知する段階；
該伝導電流が所定値に達した後に、前記不揮発性メモリ・セルの前記ワード線入力に印加された前記ワード線電圧を増大させる段階；
を有する方法。
【請求項１９】
所定のプログラミング時間が経過し、前記伝導電流が前記所定値より低いとき、前記不揮発性メモリ・セルの前記ビット線入力に印加された前記ビット線電圧を増大させる段階；
を更に有する請求項１８に記載の方法。
【請求項２０】
前記プログラミング動作中の前記伝導電流が前記所定値に達したとき、前記ワード線電圧をワード線スタンバイ電圧まで減少させ、前記ビット線電圧をビット線スタンバイ電圧まで減少させる段階；
を更に有する請求項１８に記載の方法。
【請求項２１】
前記ワード線電圧が所定のワード線電圧制限まで増大されたとき、次の周期で前記ワード線電圧をリセットする段階；
を更に有する請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル熱電子注入（ＣＨＥＩ）プログラミングを実行する方法及び関連装置、及びより詳細にはプログラミング電流を引き下げ、信頼性、プログラミング効率を改善するＣＨＥＩプログラミングを実行する方法及び関連装置に関する。
【背景技術】
【０００２】
不揮発性メモリは、該不揮発性メモリのメモリ・ブロックに電力が供給されないときでさえ、情報を保持する種類のメモリである。いくつかの例は、磁気装置、光ディスク、フラッシュメモリ、及び他の半導体をベースにしたメモリ接続形態を含む。ある種の不揮発性メモリは、製造時に定められたビットを有している。あるものは、一回のみプログラミングすることができ（ワンタイム・プログラマブルＲＯＭ、ＯＴＰ  ＲＯＭ）、他の種類のものは、プログラミングされた後、何度も繰り返し再プログラミングされうる。半導体メモリ技術が成熟するにつれ、メモリ・セルの書き込み及び読み出し時間は減少し（メモリ・セルを高速にしてきた）、動作電流／電圧は少なくなり、信頼性は向上してきた。更に、成熟技術の中で、書き込みバイアス電圧は減少している。
【０００３】
メモリ・セルは、標準的にＣＨＥＩを通じて書き込まれる。金属酸化膜半導体（ＭＯＳ）トランジスタのソースからドレインへ移動するチャネル・キャリアが、ドレインとソースとに渡り印加されたドレイン−ソース電圧により熱せられるとき、ＣＨＥＩは生じる。チャネルの端の熱電子は、高いエネルギーを有しており、ＭＯＳトランジスタのフローティング・ゲートの中にほぼ垂直の方向で注入される。しかし、プログラミングするためにＣＨＥＩを用いるとき、コーナー効果は複数の問題を引き起こす（プログラミング時間が長いとき、拡散が広いとき、電力消費が高いとき、及びホール・ダメージにより信頼性が低いときを含む）。コーナー効果を補償するために、回路設計は、より複雑になり、広い面積を必要とする。
【０００４】
図１を参照する。図１は、従来技術によるメモリ・トランジスタ１００及び選択トランジスタ１１０を有するメモリ・セル１０を説明する図である。図１に示すように、制御線電圧ＺＣＬは、メモリ・トランジスタ１００のゲートに接続されており、ビット線電圧ＥＬは、メモリ・トランジスタ１００のドレインに接続されている。更に、ワード線電圧ＺＷＬは、選択トランジスタ１１０のゲートに接続されており、ソース線電圧ＳＬは、選択トランジスタ１１０のソースに接続されている。ソース線及びＮウェルＮＷは、共通の電圧レベル（ＶＳＬ＝ＶＮＷ）になっている。
【０００５】
図２及び図３を参照する。それぞれ、図２は、一定の制御線電圧ＺＣＬでのゲート電圧に対するゲート電流を説明する図であり、図３は、一定の制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。消去状態であるメモリ・トランジスタ１００に対応する初期プログラミング電圧Ｖｔ＿ｅｒｓにおいて、制御線電圧ZCLを印加することによって得られるゲート電流は、初期プログラミング電圧Ｖｔ＿ｅｒｓに近くて高く、制御線電圧ＺＣＬは、初期プログラミング電圧Ｖｔ＿ｅｒｓから離れており低い。しかし、プログラミング中、メモリ・トランジスタ１００の閾電圧Ｖｔは、シフトしうる。従って、プログラミング中に印加される制御線電圧ＺＣＬが一定のとき、時間に対するチャネル熱電子注入（ＣＨＥＩ）電流分布は、図３に示したもの（図２に示した２つの領域の畳み込み）に近くなる。図３に示すように、ＣＨＥＩ電流は、初めは高く、メモリ・トランジスタ１００の閾電圧Ｖｔは急速に増加する。しかし、閾電圧Ｖｔが増加するにつれて、ＣＨＥＩ電流は徐々に減少し、閾電圧Ｖｔは増加ペースを落とす。この振る舞いは、メモリ・トランジスタ１００の遅く非効率なプログラミングをもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、チャネル熱電子注入プログラミング方法及び関連する装置を提供する。
【課題を解決するための手段】
【０００７】
ある実施形態によると、選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法は：前記メモリ・トランジスタの制御線入力に制御線電圧を印加する段階；前記選択トランジスタのソース線入力にソース線電圧を印加する段階；前記不揮発性メモリ・セルの伝導電流を検知する段階；該伝導電流が所定値に達した後に、前記不揮発性メモリ・セルの前記制御線入力に印加された前記制御線電圧を増大させる段階；を有する。
【０００８】
ある実施形態によると、プログラミング電流を低減し、信頼性を向上させる不揮発性メモリ素子は、メモリ・セル・アレイ、書き込み回路、及び検証回路を有する。メモリ・セル・アレイは、メモリ・セル・アレイのビット線とワード線のマトリックスの交点に配置されたメモリ・セルを有する。書き込み回路は、プログラミングのために各ワード線に複数の可変パルスを提供する。複数の可変パルスは、プログラミング動作中、所定レベルで、ゲート注入電流を維持するため所定の大きさを有している。検証回路は、プログラミング動作中の伝導電流の変化を検知し、該検知されたプログラミング動作中の伝導電流が所定値に達した場合に、前記プログラミング動作を停止する。
【０００９】
ある実施形態によると、不揮発性メモリ・セルをプログラミングする方法は、前記不揮発性メモリ・セルのワード線入力にワード線電圧を印加する段階、前記不揮発性メモリ・セルのビット線入力にビット線電圧を印加する段階、前記不揮発性メモリ・セルの伝導電流を検知する段階、該伝導電流が所定値に達した後に、前記不揮発性メモリ・セルの前記ワード線入力に印加された前記ワード線電圧を増大させる段階、を有する。
【００１０】
本発明のこれら及び他の目的は、以下の種々の図及びグラフに説明された好適な実施形態の詳細な説明を読むことにより、当業者に明らかである。
【図面の簡単な説明】
【００１１】
【図１】従来技術によるメモリ・セルを説明する図である。
【図２】一定の制御線電圧でのゲート電圧に対するゲート電流を説明する図である。
【図３】一定の制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。
【図４】メモリ・セルに印加されたゲート電圧の関数としてのゲート電流及びドレイン電流を説明する図である。
【図５】傾斜された制御線電圧でのゲート電圧に対するゲート電流を説明する図である。
【図６】傾斜させた制御線電圧での時間に対する閾電圧及びＣＨＥＩ電流を説明する図である。
【図７】ある}実施形態による制御線信号及びソース線電圧信号のタイミング図である。
【図８】別の実施形態による制御線信号及びソース線電圧信号のタイミング図である。
【図９】プログラミング中検証（ＶＷＰ）を有する高速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。
【図１０】ＶＷＰを有する低速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。
【図１１】実施例によるＶＷＰを有するチャネル熱電子注入プログラミングを実行する処理のフローチャートである。
【図１２】ある実施形態によるゲート電圧の傾斜を説明する図である。
【図１３】別の実施形態によるゲート電圧の傾斜を説明する図である。
【図１４】別の実施形態によるゲート電圧の傾斜を説明する図である。
【図１５】ある実施形態による傾斜するゲート電圧及びソース線／Ｎウェル電圧を説明する図である。
【図１６】別の実施形態による傾斜するゲート電圧及びソース線／Ｎウェル電圧を説明する図である。
【図１７】プログラミング電流を減少させ、信頼性を向上させる不揮発性メモリ装置の図である。
【図１８】実施形態によるダブル・ゲート・トランジスタを説明する図である。
【発明を実施するための形態】
【００１２】
図４を参照する。図４は、メモリ・セルに印加されたゲート電圧ＶＧの関数としてゲート電流｜Ｉｇ｜及びドレイン電流｜Ｉｇ｜を示す。ゲート電圧ＶＧは、メモリ・トランジスタ１００の制御線からゲートのような制御線入力に、制御線を通じて印加された制御線電圧でありうる。メモリ・トランジスタ１００が初期閾電圧Ｖｔを有していると仮定すると、メモリ・トランジスタ１００のゲートに印加されたゲート電圧ＶＧ（信号ＺＣＬ）が閾電圧Ｖｔに近づくにつれて、チャネル熱電子（ＣＨＥ）注入が起こり、ゲート電流｜Ｉｇ｜は最大化される。閾電圧Ｖｔ未満では、ゲート電圧VGは、結果として、ゲート電流｜Ｉｇ｜を低くさせ、最終的には、チャネル熱ホール（ＣＨＨ）注入を引き起こす。チャネル熱ホール（ＣＨＨ）注入は、メモリ・トランジスタ１００を損傷させうる。閾電圧Ｖｔを超えた所では、ゲート電圧ＶＧは、結果として、ゲート電流｜Ｉｇ｜を減少させ、ドレイン電流｜Ｉｄ｜も減少させる。図４に示すように、プログラミング中は、電子がメモリ・トランジスタ１００のフローティング・ゲート又はＯＮＯ層１０２に注入されるため、閾電圧Ｖｔは増加する。閾電圧Ｖｔシフト現象が分かると、例えば閾電圧Ｖｔより０．５Ｖ高いわずかに増加されたゲート電圧ＶＧでプログラミングすることによって、ゲート電流｜Ｉｇ｜は、プログラミング・サイクルのより多くの割合で高いレベルで維持され、そのことが、速いプログラミング時間につながり、ＣＨＨ注入に陥る危険も下げうる。伝導電流が比較的低いので、チップ面積は減少されうる。
【００１３】
図５及び図６を参照する。図５及び図６は、実施形態による傾斜された制御線電圧プログラミング方法での、ゲート電圧に対するゲート電流（図５）、及び時間に対する閾電圧及びＣＨＥＩ電流（図６）を説明する図である。好適な例では、プログラミング中にメモリ・トランジスタ１００に印加されるゲート電圧ＶＧは、閾電圧シフトによって増加する。図５に示すように、初期ゲート電圧（左の点線）は、ゲート電流を最大化するよう（初期ゲート電圧近くにある左のこぶ状のピーク）に印加されている。プログラミングが進むにつれて、メモリ・トランジスタ１００の閾電圧は増加するので、初期ゲート電圧は、消去電圧Ｖｔ＿ｅｒｓ（左の実線）よりも低い。同時に、メモリ・トランジスタ１００の閾電圧は、既により高い電圧Ｖｔ＿ｐｇｍにある。したがって、閾電圧を増加させて（Ｖｔ＿ｐｇｍ近くにある右のこぶ状のピーク）、メモリ・トランジスタ１００に印加されたゲート電圧を傾斜させることによって、メモリ・トランジスタ１００は、所定のレベルで、例えばほぼ最大ゲート電流で、ゲート注入電流によってプログラミングされうる。ゲート電圧のステップ状の傾斜は、図６に概念的に示されている。図６では、ＣＨＥＩ電流は、プログラミング全体を通して、およそ最大値に保持されている。これは、時間に対する閾電圧Ｖｔの急速な増加につながる。
【００１４】
図７を参照する。図７は、実施例による制御線信号（ＶＺＣＬ）及びソース線電圧信号ＶＳＬのタイミング図である。図７に示すように、メモリ・トランジスタ１００に印加された制御線信号ＶＺＣＬは、傾斜されている。そして、ソース線１１０に印加されたソース電圧信号ＶＳＬも、また、傾斜されている。ソース線電圧信号ＶＳＬを傾斜させることは、ソース線（ＳＬ）をビット線（ＥＬ）バイアス（ＥＬ電圧＝０ボルト）まで増加させる。これは、また、よりよいプログラミング結果につながる。図７に示す実施形態では、ＥＬバイアスへのＳＬの各々の増加は、制御線信号ＶＺＣＬの傾斜に対応する。制御線信号ＶＺＣＬの傾斜のステップの数は、本願明細書では制限されず、望ましくは少なくとも一つである。制御線信号ＶＺＣＬの各々の傾斜に続き、検証処理が実行される。検証が終わると、検証が失敗した場合には、更なるプログラミングが要求される。よって、ＥＬバイアスへＳＬが増加され、制御線信号ＶＺＣＬの傾斜が再開する。検証が合格だった場合には、制御線信号ＶＺＣＬ及びソース線電圧信号ＶＳＬは、プログラミングを停止するために、それぞれスタンバイ・モードに入りうる。図７に示すように、高速コーナー・メモリ・セル、標準的なメモリ・セル、及び低速コーナー・メモリ・セルを網羅するために、３つのサイクルが利用されうる。高速コーナー・メモリ・セルは、１つのプログラミング傾斜の後、検証に合格し、標準的なメモリ・セルは、２つのプログラミング傾斜の後、検証に合格し、低速コーナー・メモリ・セルは、３つのプログラミング傾斜の後、検証に合格しうる。
【００１５】
図８を参照する。図８は、別の実施形態による制御線信号（ＶＺＣＬ）及びソース線電圧信号ＶＳＬのタイミング図である。図８に示すタイミング図は、プログラミング中に検証が実行される（プログラミング中検証、ＶＷＰ）ことを除いては、図７に示した図と同様である。したがって、制御線信号ＶＺＣＬの１つの傾斜が終わると、検証による一時停止なしに、新しい制御線信号ＶＺＣＬの傾斜が、すぐ後に始まる。
【００１６】
図９及び図１０を参照する。図９は、ＶＷＰを有する高速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。図１０は、ＶＷＰを有する低速コーナー・メモリ・セルのプログラミングを説明するタイミング図である。図９及び図１０に示した電圧及び時間は、例として提供されており、実施形態の範囲を制限するものではない。高速かつ低電力消費を達成するために、制御線信号ＶＺＣＬは傾斜されている。制御線信号ＶＺＣＬの初期バイアスは、初期閾電圧Ｖｔ＿ｓｔａｒｔに近く、最終バイアスは、最終プログラミング閾電圧Ｖｔ＿ｆｉｎａｌを決定しうる。装置の変動と乱れを克服するために、ソース線電圧信号ＶＳＬを傾斜することによって、ＥＬバイアスへとＳＬは傾斜される。高速コーナー・メモリ・セル（図９）では、制御線信号ＶＺＣＬの１つの傾斜で、プログラミングを完了するのに十分であり得るので、ソース線電圧信号ＶＳＬがプログラミングを通して一定に保持され、傾斜されない。低速コーナー・メモリ・セル（図１０）では、制御線信号ＶＳＬは、十分に高いゲート電流、例えば５０マイクロアンペア（μＡ）が検出されるまで傾斜されうる。その時点で、制御線信号ＶＺＣＬが、プログラミングが完了するまで傾斜され始める。図９及び図１０に示すように、制御線信号ＶＺＣＬを傾斜する各々のステップは、プログラミング電流Ｉｐｇｍ、例えば、５０μＡに達すると開始されうる。ＳＬのＥＬバイアスへの傾斜の各々のステップは、プログラミング電流Ｉｐｇｍに達することなしに、最大プログラミング時間、例えば５マイクロ秒（μｓ）に達すると開始されうる。留意すべき点は、最大プログラミング時間は、傾斜するソース線電圧信号ＶＳＬ及び傾斜する制御線信号ＶＺＣＬの両方に適用されてよいことである。別の実施形態では、最大プログラミング時間が、傾斜するソース線電圧信号ＶＳＬに適用されてよく、傾斜するプログラミング時間が、傾斜する制御線信号ＶＺＣＬに適用されてよい。傾斜するプログラミング時間は、最大プログラミング時間よりも短い（速い）。
【００１７】
図１１を参照する。図１１は、ある実施形態によるＶＷＰを有するチャネル熱電子注入（ＣＨＥＩ）プログラミングを実行するための処理７０のフローチャートである。メモリ・セルのプログラミングが要求されると、プログラミングが開始する。（段階７００）初期設定がメモリ・トランジスタ１００及び対応する選択トランジスタに適用される。例えば、ＶＺＣＬ＝４．５ボルト、ＶＳＬ＝ＶＮＷ＝５Ｖ、ＶＢＬ＝０ボルトである。ＶＮＷは、Ｎウェル電圧を表す。（段階７０２）プログラミングが、上述のように実行される。（段階７０４）プログラミング時間Ｔｐｇｍが所定期間、例えば５μｓを超え（段階７０６）、Ｎウェル電圧ＶＮＷが第１の電圧閾値、例えば６Ｖより低い場合（段階７０８）、Ｎウェル電圧は、第１のステップ電圧、例えば０．５Ｖだけ増加される（段階７１０）。プログラミング時間Ｔｐｇｍが所定期間を超え（段階７０６）、Ｎウェル電圧ＶＮＷが第１の電圧閾値よりも高い場合（段階７０８）、場合によってはメモリ・セルが遅過ぎるために、プログラミングは終了する（段階７１８）。プログラミング時間Ｔｐｇｍが、所定期間より短く（段階７０６）、ビット線電流ＩＢＬが所定のプログラミング電流Ｉｐｇｍ、例えば５０μＡよりも低い場合（段階７１２）、処理７０は段階７０６に戻る。ビット線電流ＩＢＬが所定のプログラミング電流Ｉｐｇｍを超え（段階７１２）、プログラミング時間Ｔｐｇｍが所定期間よりも少なく（段階７０６）、制御線信号ＶＺＣＬがゲート電圧閾値、例えばＶＮＷ＋２．５Ｖよりも少ない場合（段階７１４）、制御線信号ＶＺＣＬは、第２のステップ電圧、例えば０．５Ｖだけ増加される（段階７１６）。第１ステップ電圧及び第２ステップ電圧は、同じでもよいし、異なってもよい。制御線信号ＶＺＣＬがゲート閾電圧以上の場合、プログラミングは終了する。（段階７１８）以上では、第１の電圧閾値は、メモリ・トランジスタ１００の制御線に印加された制御線電圧の所定の制御線電圧制限でありうる。
【００１８】
図１２を参照する。図１２は、実施例によるゲート電圧ＺＣＬの傾斜を説明する図である。Ｎウェル電圧ＮＷとほぼ等しいソース線電圧ＳＬは、プログラミング中、電圧Ｙに一定に保たれる。ゲート電圧ＺＣＬは、最初は電圧Ｘに設定される。電圧Ｘは、プログラミング中、スタンバイ電圧よりも高い。ステップ電圧「ａ」は、第１段階で、電圧Ｘに加えられ、ステップ電圧「ｂ」は、第２段階で、電圧Ｘ＋ａに加えられ、ステップ電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄに達するまで、同様に加えられる。検証が実行され、新しい傾斜が電圧Ｘから開始してもよい。最大バイアス制限は、ゲート電圧ＺＣＬに設定される。ゲート電圧ＺＣＬはＸ＋ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆにほぼ等しい。電圧ステップａ、ｂ、ｃ、．．．、ｆは、同じでもよいし、異なっていてもよい。電圧ステップの数もまた、本願明細書では制限されていない。
【００１９】
図１３を参照する。図１３は、別の実施例によるゲート電圧ＺＣＬの傾斜を説明する図である。図１２と同様、ゲート電圧ＺＣＬのみが傾斜され、ソース線電圧ＳＬは、一定のままである。しかしながら、図１３では、図１２と異なり、検証が、ゲート電圧ＺＣＬの各ステップ増加の後に実行される。例えば、電圧Ｘが印加された後、検証は実行され、その後、電圧Ｘ＋ａが印加され、検証が実行され、それ以降も同様である。
【００２０】
図１４を参照する。図１４は、別の実施例によるゲート電圧ＺＣＬの傾斜を説明する図である。図１４は、図１２と図１３を組み合わせている。先ず、電圧ゲート電圧ＺＣＬの傾斜が、Ｘ＋ａ＋ｂ＋ｃ＋ｄに達するまで、中断なしに実行される。その後、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄ＋ｅにステップ増加される前に、検証が実行される。検証が再び実行され、その後、ゲート電圧ＺＣＬは、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆにステップ増加される。図１２と図１３の組み合わせの順序は、図１４で示したものに限定されない。図１４は、図１３の傾斜に図１２の傾斜が先行していることを示しているが、図１３の傾斜が、図１２の傾斜に先行してもよい。
【００２１】
図１５を参照する。図１５は、実施例による傾斜するゲート電圧ＺＣＬ、及びソース線／Ｎウェル電圧ＳＬ／ＮＷを説明する図である。ゲート電圧ＺＣＬは、電圧Ｘから電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄまでステップ増加される。一方、ソース線／Ｎウェル電圧ＳＬ／ＮＷは、電圧Yである。検証が実行されてもよい。その後、ゲート電圧ＺＣＬは、再び電圧Xからステップ増加され始め、電圧Ｘ＋ａ＋ｂ＋ｃ＋ｄまで増加する。一方、ソース線／Ｎウェル電圧ＳＬ／ＮＷは、電圧Y＋ｇである。電圧「ｇ」は、電圧ａ、ｂ、．．．、ｆと同じでもよいし、異なっていてもよい。
【００２２】
図１６を参照する。図１６は、別の実施例による傾斜するゲート電圧ＺＣＬ、及びソース線／Ｎウェル電圧ＳＬ／ＮＷを説明する図である。ソース線／Ｎウェル電圧ＳＬ／ＮＷは、先ず電圧Ｙから電圧Ｙ＋ｄにステップ増加され、その後、電圧Ｙ＋ｄ＋ｅにステップ増加される。検証は、ソース線／Ｎウェル電圧の各ステップ増加に続いて実行される。電圧Ｙ＋ｄ＋ｅに達した後、検証が実行され、その後、ゲート電圧ＺＣＬは、電圧ＸからＸ＋ａにステップ増加され、続いて、電圧Ｘ＋ａ＋ｂに、それから、電圧Ｘ＋ａ＋ｂ＋ｃへとステップ増加される。その間ずっと、ソース線／Ｎウェル電圧は、電圧Ｙ＋ｄ＋ｅである。検証は、ゲート電圧ＺＣＬの各ステップ増加の後、実行されてもよい。
【００２３】
図１７を参照する。図１７は、プログラミング電流を減少させ、信頼性を向上させる不揮発性メモリ装置１３０の図である。不揮発性メモリ装置１３０は、メモリ・セル・アレイ１３６０、メモリ・セル・アレイ１３６０に結合されたワード線ドライバ１３５０と制御線ドライバ１３５１、ワード線ドライバ１３５０に結合された行アドレス・デコーダ１３４０、行アドレス・デコーダ１３４０に結合されたアドレス・バッファ１３１０、メモリ・セル・アレイ１３６０に結合されたマルチプレクサ１３５２、メモリ・セル・アレイ１３６０、ワード線ドライバ１３５０、制御線ドライバ１３５１、マルチプレクサ１３５２に結合された発電装置１３３０、マルチプレクサ１３５２とメモリ・セル・アレイ１３６０に結合されたセンス増幅器１３７０、センス増幅器１３７０に結合された列アドレス・デコーダ１３４１、センス増幅器１３７０に結合されたデータＩ／Ｏバッファ１３８０、データＩ／Ｏバッファ１３８０に結合されたＩ／Ｏ回路１３９０、及びアドレス・バッファ１３１０と発電装置１３３０に結合されたセル動作状態機械１３２０を含む。メモリ・セル・アレイ１３６０は、メモリ・セル・アレイ１３６０のビット線とワード線（又は制御線）マトリックスの交点に配置されている図１のメモリ・セル１００のようなメモリ・セルを含む。ワード線ドライバ１３５０、制御線ドライバ１３５１、行アドレス・デコーダ１３４０、及び列アドレス・デコーダ１３４１は、プログラミング動作中、プログラミングのために、各制御線に複数の可変パルス又は不変パルスを供給する書き込み回路を形成する。複数の可変パルスは、プログラミング動作中、所定レベルで、ゲート注入電流を維持するため所定の大きさを有している。伝導電流が低い間、所定のレベルはほぼ最大値であってもよい。マルチプレクサ１３５２、センス増幅器１３７０、発電装置１３３０、及びセル動作状態機械１３２０は、プログラミング動作中に伝導電流の変動を検知し、プログラミング動作中に検知された伝導電流が所定値に達した場合には、プログラミング動作を停止する検証回路を形成する。検証回路は、所定のプログラミング時間が経過したとき、検知された伝導電流が所定値に達していなくても、プログラミング動作を停止してもよい。検証回路は、制御線電圧の絶対値が閾電圧の絶対値以上となったときは、プログラミング動作を停止してもよい。メモリ・アレイ１３６０において、各メモリ・セルは、電荷蓄積層を含むPチャネル・メモリ・セルであってもよい。電荷蓄積層は、酸化膜−窒化膜−酸化膜（ＯＮＯ）層であってもよい。複数の可変パルスは、プログラミングのために、更に、各ビット線へ供給されてもよい（例えば、ＳＬからＥＬへのバイアス）。所定の大きさの複数の可変パルス・パターンは、ステップ傾斜又は独立した傾斜パターンでありうる。
【００２４】
図１８を参照する。図１８は、実施例によるダブル・ゲート・トランジスタ１８０を説明する図である。メモリ・セルもまた、フローティング・ゲート１８１を含むダブル・ゲート・トランジスタ１８０であり、パフォーマンスを向上させるために、傾斜するゲート電圧を採用してもよい。以上では、２つのトランジスタ１００、１１０を含むメモリ・セル１０において、制御線電圧ＺＣＬ及び／又は選択線電圧ＳＬは傾斜されてよい。ダブル・ゲート・トランジスタ１８０において、ダブル・ゲート・トランジスタ１８０のゲートに印加されるワード線電圧ＷＬ、及びダブル・ゲート・トランジスタ１８０のドレインに印加されるビット線電圧ＥＬは、傾斜されてもよい。図１８に示したビット線電圧ＥＬ及び／又はワード線電圧ＷＬの傾斜は、上述の図１に示した制御線電圧ＺＣＬ及びビット線電圧ＢＬと同様に達成される。しかし、図１と図１８に示すそれぞれのメモリ・セルのアーキテクチャは異なるので、ワード線電圧ＷＬの接続は異なり、ダブル・ゲート・トランジスタ１８０は制御線入力を取り込まない。図１８に示すダブル・ゲート・トランジスタ１８０において、例えば、ワード線電圧ＷＬは、伝導電流が所定値に達した後、傾斜されうる。また、メモリ・セルが低速コーナーにある場合、ビット線電圧ＢＬも傾斜されうる。
【００２５】
留意すべき点は、以上の記載は、Ｐ型メモリ・セルを対象としているが、Ｎ型メモリ・セルも、本発明の教示から逸脱することなく同様の概念を採用してもよいことである。更に、図１８のメモリ・セルは、一例を表したに過ぎない。電荷蓄積層を含む一つのメモリ・トランジスタもまた、本発明の教示から逸脱することなく同様の概念を採用してもよい。
【００２６】
以上より、制御線電圧ＺＣＬ及び／又はビット線電圧ＥＬを傾斜させることは、プログラミング時間を効果的に減少させ、その結果、図１に示すメモリ・セル１０のプログラミング効率を高めることが分かる。同様に、ワード線電圧ＷＬ及び／又はビット線電圧ＥＬを傾斜させることは、プログラミング時間を効果的に減少させ、その結果、図１８に示すダブル・ゲート・トランジスタ１８０のプログラミング効率を高めることが分かる。
【００２７】
当業者は、本発明の教示を守りつつ、装置及び方法の多くの変形及び代替がなされ得ることを直ちに理解するだろう。従って、以上の開示は、特許請求の範囲の境界及び範囲によってのみ限定されると見なされるべきである。
【００２８】
［関連出願の相互参照］
本出願は米国特許仮出願番号６１／３１６，８４３、２０１０年３月２４日出願、名称「P-channel  Ramping  CHEI  Programming  Method  By  Auto  Tracing  Vt  Shift」の利益を請求する。当該仮出願の内容は参照されることにより本願明細書に組み込まれる。
【符号の説明】
【００２９】
１３００  制御ロジック
１３１０  アドレス・バッファ
１３２０  セル動作状態機械
１３３０  HV発電装置＆調整器
１３４０  行アドレス・デコーダ
１３４１  列アドレス・デコーダ
１３５０  ZWLドライバ
１３５１  ZCLドライバ
１３６０  メモリ・アレイ
１３７０  センス増幅器
１３８０  データI/Oバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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