(57)【要約】【課題】少ない層間接続プロセス工程数で、コンタクト部分の面積を小さくすることのできる半導体装置及び製造方法を提供する。【解決手段】多層導体配線１０は、スルーホール１５は、導体１３の一部は、ひさし部１３Ｃとしてスルーホール１５の内側に露出する。そして、スルーホール１５のスルーホール用孔の内側に埋め込まれた埋め込み金属１６とひさし部１３Ｃとで、側面コンタクト構造を形成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた層間絶縁膜内に形成された導体とスルーホールとを接続した半導体装置において、
前記スルーホールのスルーホール用孔の内側に前記導体の一部が露出したひさし部が形成され、
当該スルーホールの内側に埋め込まれた埋め込み金属と前記ひさし部とが、電気的に接続された側面コンタクト構造を有することを特徴とする半導体装置。
【請求項２】
前記導体は、前記スルーホールが形成される予定の部分の中心位置に空孔が形成され、
前記スルーホールは、前記空孔の径よりも大きい径であって、前記導体に形成された空孔を貫通するように形成され、
前記側面コンタクト構造は、前記スルーホールの径を前記空孔の径よりも拡大することにより前記ひさし部が形成され、前記埋め込み金属と前記ひさし部とが電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記空孔は、前記スルーホールの径より大きい径の大空孔と、当該スルーホールの径以下の径の小空孔とであって、
前記導体は、半導体基板上に、層間絶縁膜を介して垂直方向に複数層堆積され、
前記スルーホールは、前記大空孔又は前記小空孔の中心位置を貫通するように形成され、
前記側面コンタクト構造は、接続される２つの任意の前記導体の前記小空孔同士が、前記埋め込み電極を介して電気的に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記小空孔の径が、上層に向かうに従って大きくなることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記半導体基板上の少なくとも前記スルーホールを形成される予定の部分に、金属薄膜のエッチングストッパが形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に設けられた層間絶縁膜内に形成された導体とスルーホールとを接続した半導体装置の製造方法において、
前記層間絶縁膜内に前記導体を形成する第１の工程と、
前記第１の工程を行った後に、前記スルーホールのスルーホール用孔をドライエッチングによって形成する第２の工程と、
前記第２の工程を行った後に、プラズマ雰囲気に暴露し、前記スルーホール用孔の内側に前記導体の一部をひさし部として露出させる第３の工程と、
前記第３の工程を行った後に、前記スルーホール用孔の内側に埋め込み金属を埋め込むことで、当該埋め込み金属と前記ひさし部とを電気的に接続する第４の工程と、
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の工程において、前記スルーホールが形成される予定の部分の中心位置に空孔が形成されるように前記導体を形成し、
前記第２の工程において、前記空孔を貫通するように前記スルーホールをドライエッチングによって形成し、
前記第３の工程において、前記スルーホールの径を前記空孔の径以上に拡大することによって前記ひさし部を露出させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程と前記第３の工程とを、１つの工程として行うことを特徴とする請求項６又は７に記載の半導体装置の形成方法。
【請求項９】
半導体基板上に堆積された各層の厚さから見積もられたドライエッチングを施す時間から、その４倍の時間までの間でドライエッチングを施すことよって、前記スルーホールを形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記埋め込み金属をめっき技術によって埋め込むことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び製造方法に関し、特に少ない層間接続プロセス工程数で、電気的に接続されるコンタクト部分の面積を小さくすることのできる側面コンタクト構造を有する半導体装置及び製造方法に関する。
【背景技術】
【０００２】
近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）中のトランジスタの微細化が進展している。抵抗素子や、キャパシタ素子、インダクタ素子等のパッシブ素子や配線の高密度化されることによって、ＩＣ全体を高集積化することがますます肝要になってきている。これらを受け、パッシブ素子を多段積層することにより高密度化を図ったスタック型パッシブ素子の集積技術や、配線を多層構造として高密度化を図った多層配線技術が広く用いられている。これらの技術は、平面内にデバイスを微細化するという考えではなく、３次元的に垂直方向の空間も積極的に利用することによって、ＩＣ全体のフットプリントを小さく抑えるという考えから成っている。
【０００３】
例えば、特許文献１の集積回路においてコンタクトピアを製造する技術においては、各導体層の任意の層間を電気的に接続する際、導体層の面全体で接触するように製造していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−４５２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、３次元でスタック型パッシブ素子や多層配線を形成すれば、その分プロセス工程が煩雑となり、結果として全体の製造コストを増やす原因となる。中でも、面コンタクトによる多層構造によって、導体層間を相互に接続する方法では、層間接続プロセス工程を層数分の回数だけ行う必要があり、これによるプロセス工程の増大が顕著な問題となっていた。
【０００６】
同時に、面コンタクトの構造は、層間を接続するスルーホールよりも大きな面積を必要とするため、スタック型パッシブ素子の大きさや配線の幅を大幅に大きくさせ、十分な高密度化が発揮できない状態を生んでいた。さらに、面コンタクトの構造によって接続部を形成するため、基板との間の寄生容量が増加し、特に高周波トランジスタと配線を結ぶ部分において顕著なトランジスタ性能の低下が生じていた。
【０００７】
このように、面コンタクトの構造を形成することによって、層間接続プロセス工程が増加したり、電気的に接続されるコンタクト部分の面積が大きくなったりするという問題があった。そこで、本発明は、上記の課題に鑑み、少ない層間接続プロセス工程数で、コンタクト部分の面積を小さくすることのできる半導体装置及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、上記の目的を達成するために、次のように構成される。
【０００９】
本発明に係る第１の半導体装置は、半導体基板上に設けられた層間絶縁膜内に形成された導体とスルーホールとを接続した半導体装置において、前記スルーホールのスルーホール用孔の内側に前記導体の一部が露出したひさし部が形成され、当該スルーホールの内側に埋め込まれた埋め込み金属と前記ひさし部とが、電気的に接続された側面コンタクト構造を有することを特徴とする。
【００１０】
上記の半導体装置によれば、上記のような側面コンタクト構造を形成することによって、電気的に接続されるコンタクト部分の面積の縮小化を図ることが可能となる。また、各導体をスルーホールで一括に接続することによって、プロセス工程を簡便にすることが可能となる。
【００１１】
本発明に係る第２の半導体装置は、前記導体は、前記スルーホールが形成される予定の部分の中心位置に空孔が形成され、前記スルーホールは、前記空孔の径よりも大きい径であって、前記導体に形成された空孔を貫通するように形成され、前記側面コンタクト構造は、前記スルーホールの径を前記空孔の径よりも拡大することにより前記ひさし部が形成され、前記埋め込み金属と前記ひさし部とが電気的に接続されることを特徴とする。
【００１２】
上記の半導体装置によれば、面全体で電気的接触を形成していた従来の場合とほぼ同じ接触抵抗をもって確実に任意の導体層を接続することが可能となる。
【００１３】
本発明に係る第３の半導体装置は、前記空孔は、前記スルーホールの径より大きい径の大空孔と、当該スルーホールの径以下の径の小空孔とであって、前記導体は、半導体基板上に、層間絶縁膜を介して垂直方向に複数層堆積され、前記スルーホールは、前記大空孔又は前記小空孔の中心位置を貫通するように形成され、前記側面コンタクト構造は、接続される２つの任意の前記導体の前記小空孔同士が、前記埋め込み電極を介して電気的に接続されることを特徴とする。
【００１４】
上記の半導体装置によれば、スタックされたスパイラルインダクタの層間や、多層導体配線の層間を接続することが可能となる。特に、縦方向にスパイラルインダクタをスタックすることでフットプリントを縮小化した高インダクタンスな素子を、各層間の接続を一括で行うことによって、スパイラルインダクタや多層導体配線等を低コストで製造することが可能となる。
【００１５】
本発明に係る第４の半導体装置は、前記小空孔の径が、上層に向かうに従って大きくなることを特徴とする。
【００１６】
上記の半導体装置によれば、ドライエッチングによって形成されたスルーホールの形状がテーパ形状となっても、全層において十分にひさし部を形成することができ、結果としてより良好な側面コンタクトを形成することが可能となる。
【００１７】
本発明に係る第５の半導体装置は、前記半導体基板上の少なくとも前記スルーホールを形成される予定の部分に、金属薄膜のエッチングストッパが形成されることを特徴とする。
【００１８】
上記の半導体装置によれば、保護膜が過剰にドライエッチングされることが無いため、スルーホールの径を十分に大きく取ることができ、結果としてより良好な側面コンタクトを形成することが可能となる。
【００１９】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に設けられた層間絶縁膜内に形成された導体とスルーホールとを接続した半導体装置の製造方法において、前記層間絶縁膜内に前記導体を形成する第１の工程と、前記第１の工程を行った後に、前記スルーホールのスルーホール用孔をドライエッチングによって形成する第２の工程と、前記第２の工程を行った後に、プラズマ雰囲気に暴露し、前記スルーホール用孔の内側に前記導体の一部をひさし部として露出させる第３の工程と、前記第３の工程を行った後に、前記スルーホール用孔の内側に埋め込み金属を埋め込むことで、当該埋め込み金属と前記ひさし部とを電気的に接続する第４の工程と、を少なくとも有することを特徴とする。
【００２０】
上記の半導体装置の製造方法によれば、第１の工程から第４の工程までを上述したように行うことで、電気的に接続されるコンタクト部分の面積を縮小化し、各導体をスルーホールで一括に接続しながらプロセス工程を簡便にして、第１の半導体装置を製造することが可能となる。
【００２１】
本発明に係る第２の半導体装置の製造方法は、前記第１の工程において、前記スルーホールが形成される予定の部分の中心位置に空孔が形成されるように前記導体を形成し、前記第２の工程において、前記空孔を貫通するように前記スルーホールをドライエッチングによって形成し、前記第３の工程において、前記スルーホールの径を前記空孔の径以上に拡大することによって前記ひさし部を露出させることを特徴とする。
【００２２】
上記の半導体装置の製造方法によれば、第２の工程から第４の工程までを上述したように行うことで、面全体で電気的接触を形成していた従来の場合とほぼ同じ接触抵抗をもって確実に任意の導体層を接続しながら、第２の半導体装置を製造することが可能となる。
【００２３】
本発明に係る第３の半導体装置の製造方法は、前記第２の工程と前記第３の工程とを、１つの工程として行うことを特徴とする。
【００２４】
上記の半導体装置の製造方法によれば、スルーホールを形成したり、スルーホールの径を拡大したりする際、エッチング条件を最適化して一括で行うことにより、プロセスの簡便化を図ることができる。
【００２５】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に堆積された各層の厚さから見積もられたドライエッチングを施す時間から、その４倍の時間までの間でドライエッチングを施すことよって、前記スルーホールを形成することを特徴とする。
【００２６】
上記の半導体装置の製造方法によれば、スルーホールがテーパ形状に広がることによる短絡や、過剰なエッチングに伴うエッチングストッパや保護膜、半導体基板への損傷がほとんど起こらず、良好な側面コンタクト構造を形成することが可能となる。
【００２７】
本発明に係る第５の半導体装置の製造方法は、前記埋め込み金属をめっき技術によって埋め込むことを特徴とする。
【００２８】
上記の半導体装置の製造方法によれば、ひさし部の直下において発生しやすいボイドにも十分に埋め込み金属を埋め込むことが可能となる。
【発明の効果】
【００２９】
本発明における半導体装置及び製造方法によれば、電気的に接続する部分の面積の縮小化による素子の高密度化及び寄生容量の低減、プロセスの簡便化による低コスト化を実現することができる。また、ＩＣチップの性能や量産性を飛躍的に高めることができる。
【００３０】
また、縦方向にスパイラルインダクタをスタックすることでフットプリントを縮小化した高インダクタンスな素子を、各層間の接続を一括で行うことによって低コストで製造することができる。
【００３１】
また、保護膜が過剰にドライエッチングされることが無く、スルーホールの形状がテーパ形状となっても全層において十分にひさし部を形成された、良好な側面コンタクトを形成することができる。
【００３２】
また、スルーホールを形成したり、スルーホールの径を拡大したりする際、エッチング条件を最適化して一括で行うことにより、よりプロセスの簡便化を図ることができる。
【００３３】
また、スルーホールがテーパ形状に広がることによる短絡や、過剰なエッチングに伴うエッチングストッパや保護膜、半導体基板への損傷がほとんど起こりにくく、ひさし部の直下にも十分に埋め込み金属を埋め込むことができる。
【図面の簡単な説明】
【００３４】
【図１】第１実施形態に係る多層導体配線１０の構造を示す断面図である。
【図２】第１実施形態に係る多層導体配線１０の内部の導体１３の接続方法を示す断面図及び斜視図である。
【図３】第１実施形態に係る多層導体配線１０の製造方法を示す断面図である。
【図４】第１実施形態に係る多層導体配線３０の内部の導体１３の接続方法を示す断面図及び斜視図である。
【図５】第２実施形態に係る多層導体配線３０の製造方法を示す断面図である。
【図６】第３実施形態に係る多層導体配線５０の製造方法を示す断面図である。
【図７】第４実施形態に係る多層導体配線７０の製造方法を示す断面図である。
【図８】第１変形例に係るスパイラルインダクタ素子８０の製造方法を示す断面図である。
【図９】第２変形例に係るアクティブ素子９０の製造方法を示す断面図である。
【図１０】第３変形例に係るキャパシタ素子１１０の製造方法を示す模式図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
【００３６】
（第１実施形態）
（多層導体配線１０の全体の構造）
まず、図１及び図２を参照して、本発明の半導体装置及び製造方法を適用して形成される素子の一例として、第１実施形態に係る多層導体配線１０の構造を説明する。
【００３７】
図１に示す多層導体配線１０は、半導体基板１１の上に形成された保護膜１２の上に、多層の導体配線として４層の導体１３を層間絶縁膜１４を介して重ね、層間を接続したスタック構造によって形成される。
【００３８】
半導体基板１１は、各種の素子を配置したり、素子同士を接続するために配線したりするためのものである。
【００３９】
保護膜１２は、半導体基板１１の上に形成された素子や配線を保護するために形成されるものである。
【００４０】
導体１３は、接続部１３Ａ、配線部１３Ｂ及びひさし部１３Ｃに分かれており、電気を導通させるものである。接続部１３Ａは、別の導体１３と接続するために形成される部分である。ひさし部１３Ｃは、スルーホール１５のスルーホール用孔の内側に露出して、スルーホール１５のスルーホール用孔の内側に形成される金属と接続される部分である。なお、接続部１３Ａ、配線部１３Ｂ及びひさし部１３Ｃは、同一の材料で同時に形成しても良いし、異なる材料で別々に形成しても良い。
【００４１】
層間絶縁膜１４は、導体１３の各層を覆い、導体１３を電気的に絶縁するために形成される絶縁膜である。層間絶縁膜１４には、例えばＳｉＮ，ＳｉＯ２，ＳｉＯＮ，Ａｌ２Ｏ３等の誘電体である材料や、ポリイシド、ベンゾシクロブテン等の有機層間絶縁膜が用いられる。層間絶縁膜１４は、それぞれの厚さが異なって形成しても良く、例えば、平坦性の確保が困難となる上層に向かうほど厚く形成しても良い。これにより、各接続部間の間隔は上層に向かうほど大きくなり、各接続部間における短絡を抑えることができるようなスタック構造を形成することができる。なお、導体１３及び層間絶縁膜１４は、堆積することができれば、上述した材料以外の材料も用いることができる。
【００４２】
スルーホール１５は、スルーホール用孔が形成された後、スルーホール用孔の内側に埋め込み金属１６が形成され、１本のスルーホール当たり２つの導体１３同士だけを接続するものである。
【００４３】
埋め込み金属１６は、スルーホール１５の内側に形成され、電気を導通させるものである。
【００４４】
（多層導体配線１０の側面コンタクト構造）
続いて、図２を用いて、導体１３の接続部１３Ａ同士の接続方法について説明する。
【００４５】
図２（ａ）及び図２（ｂ）に示す多層導体配線１０は、半導体基板１１の上に形成された保護膜１２の上に、層間絶縁膜１４を介して堆積された４層の導体１３が存在する。任意の導体１３同士をスルーホール１５を介して垂直方向に接続すべき箇所には、接続部１３Ａが形成されている。
【００４６】
接続部１３Ａの一辺の一般的な大きさは、１〜２０μｍ程度である。但し、導体１３とスルーホール１５とが、接触抵抗の低い状態で電気的に接続されれば、接続部１３Ａは如何なる大きさであっても構わない。
【００４７】
また、接続したい導体１３に形成された接続部１３Ａを、スルーホール１５がオーバーラップするように形成されている。導体１３とスルーホール１５とのオーバーラップ量は、例えばスルーホール１５の面積の１０％以上、５０％以下である。但し、導体１３との接触抵抗を十分に低くすることができれば、オーバーラップ量は如何なる量でも構わない。
【００４８】
スルーホール１５の内側に露出するひさし部１３Ｃと、スルーホール１５のスルーホール用孔の内側に形成された埋め込み金属１６とによる側面コンタクトが形成されることにより、導体１３と埋め込み金属１６とが電気的に接続される。この時、導体１３との接触抵抗を十分に低くすることができれば、スルーホール１５の内側を金属で完全に埋め込む構造と、スルーホール１５の内壁だけを金属で覆う構造のうち、どちらを適用しても構わない。
【００４９】
（多層導体配線１０の側面コンタクト構造の形成プロセス）
次に、図３を参照して、第１実施形態に係る多層導体配線１０の側面コンタクト構造の形成プロセスについて説明する。
【００５０】
まず、図３（ａ）に示すように、半導体基板１１の上に形成された保護膜１２の上に、第１層目の導体１３を、金属蒸着法、スパッタリング法又はめっき法で形成する。次に、第１層目の導体１３上に層間絶縁膜１４を化学気相堆積法、スパッタリング法又はスピンコート法により堆積する。層間絶縁膜１４には無機材料としてはＳｉＮやＳｉＯ２、ＳｉＯＮ、有機材料としてはポリイミドやベンゾシクロブテン等を用いる。
【００５１】
続いて、図３（ｂ）に示すように、層間絶縁膜１４上に第２層目の導体１３を形成し、任意の層間絶縁膜１４を堆積し、所望の多層の配線構造を得られるまで繰り返す。この時、任意の導体１３同士をスルーホール１５を介して垂直方向に接続すべき箇所には、接続部１３Ａが形成されている。
【００５２】
続いて、図３（ｃ）に示すように、層間絶縁膜１４を貫通するスルーホール１５を、フッ素系ガスや臭素系ガス、ヨウ素系ガス等を用いたドライエッチング技術によって形成する。スルーホール１５に横方向のエッチングが入らないようにエッチング圧力は低め、エッチングパワーは高めにそれぞれ設定し、エッチング時間は導体１３や層間絶縁膜１４の各層の厚さから見積もられるエッチング時間の８０〜１５０％程度に設定する。スルーホール１５は、接続したい導体１３の接続部１３Ａをオーバーラップするように形成される。また、そのオーバーラップ量は、例えばスルーホール１５の面積の１０〜５０％である。
【００５３】
続いて、図３（ｄ）に示すように、スルーホールスルーホール１５の径を拡大させるためのドライエッチングを行う。層間絶縁膜１４を貫通するスルーホール１５を形成したときのエッチング条件に比べてエッチング圧力は高め、エッチングパワーは低めにそれぞれ設定し、エッチング時間は各層の厚さから見積もられるエッチング時間の１０〜１００％とする。また、エッチング時間は、スルーホール１５が深いほど長めに設定する。このことによって、スルーホール１５が全領域にわたって元の径よりも十分に均等に拡大するため、スルーホール１５の内側に導体１３のひさし部１３Ｃを十分に露出させることができる。また、材料を選べばウェットエッチングによって上記と同様にスルーホール１５の径を拡大させることも可能である。
【００５４】
続いて、図３（ｅ）に示すように、スルーホール１５の内部には、各層を接続する埋め込み金属１６が、真空蒸着法、スパッタリング法又はめっき法によって埋め込まれる。スルーホール１５の深さが１μｍ程度以下の比較的浅い構造の場合には、真空蒸着法やスパッタリング法によって埋め込み金属１６を埋め込むことができる。そして、ひさし部１３Ｃと埋め込み金属１６とで側面コンタクト構造が形成されることにより、導体１３同士が電気的に接続される。
【００５５】
上述したように、接続部１３Ａとの接触抵抗を十分に低くすることができれば、スルーホール１５の内部を埋め込み金属１６で完全に埋め込む構造と、スルーホール１５の内壁だけを埋め込み金属１６で覆う構造のうち、どちらを適用しても構わない。
【００５６】
このような側面コンタクト構造を形成することによって、電気的に接続されるコンタクト部分の面積の縮小化を図ることが可能となる。また、各導体１３をスルーホール１５で一括に接続することによって、プロセス工程を簡便にすることができる。
【００５７】
（第２実施形態）
（多層導体配線３０の側面コンタクト構造）
まず、図４を参照して、第２実施形態に係る多層導体配線３０の側面コンタクト構造を説明する。
【００５８】
図４（ａ）及び図４（ｂ）に示す多層導体配線３０の全体の構造は、図１〜図３に示した多層導体配線１０と同じである。但し、図４（ａ）及び図４（ｂ）に示す多層導体配線３０は、その側面コンタクト構造が上述した多層導体配線１０の側面コンタクト構造と異なる。
【００５９】
多層導体配線３０は、半導体基板１１の上に形成された保護膜１２の上に、層間絶縁膜１４を介して堆積された多層の導体１３が存在し、任意の導体１３同士をスルーホール１５を介して垂直方向に接続すべき箇所に小空孔３１が形成される。また、スルーホール１５と接続する必要の無い導体１３の層には大空孔３２が形成される。スルーホール１５が形成される予定の中心位置に、小空孔３１及び大空孔３２が形成される。
【００６０】
小空孔３１は、導体１３の接続部１３Ａに形成され、２つの導体１３同士を接続するために、スルーホール１５を貫通させるために形成された空孔である。大空孔３２は、導体１３の接続部１３Ａに形成され、スルーホール１５と接続されないように形成された空孔である。
【００６１】
一般的な小空孔３１の大きさは、１〜１０μｍ程度であり、大空孔３２の大きさは２〜２０μｍである。小空孔３１は大空孔３２に比べて、例えば１／２以下の径を有するように設計する。但し、小空孔３１とスルーホール１５とが接触抵抗の低い状態で電気的に接続され、かつスルーホール１５と大空孔３２が接触しない程度に空孔を形成することができれば、小空孔３１及び大空孔３２の大きさは如何なる大きさであっても構わない。
【００６２】
接続したい任意の導体１３に形成された小空孔３１をスルーホール１５が貫通している。スルーホール１５は、小空孔３１の径よりも大きな径を有している。スルーホール１５の形状は小空孔３１と相似であり、径は小空孔３１よりも１０％以上大きく、大空孔３２よりも小さくなるように設計される。そして、スルーホール１５の内部には埋め込み金属１６が埋め込まれており、スルーホール１５の径が小空孔３１の径よりも大きいことによりひさし部１３Ｃがスルーホール１５の内側に露出する。このひさし部１３Ｃと埋め込み金属１６とにより側面コンタクトが形成されることによって、導体１３同士が電気的に接続される。
【００６３】
また、多層導体配線３０においても、接続部１３Ａとの接触抵抗を十分に低くすることができれば、スルーホール１５の内側を金属で完全に埋め込む構造と、スルーホール１５の内壁だけを金属で覆う構造のうち、どちらを適用しても構わない。
【００６４】
（側面コンタクト構造の形成プロセス）
次に、図５を参照して、第２実施形態に係る多層導体配線３０の側面コンタクト構造の形成プロセスについて説明する。
【００６５】
図５（ａ）〜図５（ｅ）に示すように、４層の導体１３を堆積していくスタック構造を形成するプロセスは、図３（ａ）〜図３（ｅ）に示した形成プロセスに準ずる。但し、図５（ａ）及び図５（ｂ）に示すように、導体１３のスルーホール１５が形成される予定の中心位置に小空孔３１及び大空孔３２が形成されている点が構造上異なる。
【００６６】
続いて、図５（ｃ）に示すように、層間絶縁膜１４を貫通するスルーホール１５を、フッ素系ガスや臭素系ガス、ヨウ素系ガス等を用いたドライエッチング技術によって形成する。ドライエッチングの条件等は、第１実施形態に係る多層導体配線１０の製造方法に準ずる。
【００６７】
続いて、図５（ｄ）に示すように、スルーホール１５の径を拡大するためのドライエッチングを行う。層間絶縁膜１４を貫通するスルーホール１５を形成したときのエッチング条件に比べてエッチング圧力は高め、エッチングパワーは低めにそれぞれ設定し、エッチング時間は堆積した各層の厚さから見積もられるエッチング時間の１０〜１００％とする。但し、ひさし部１３Ｃによる側面コンタクトの面積は、第１実施形態に係る多層導体配線１０のひさし部１３Ｃによる側面コンタクトの面積よりも大きくなるため、エッチング時間は少なくても良い。また、エッチング時間は、スルーホール１５が深いほど長めに設定する。このことによって、スルーホール１５の径が、全領域にわたって元の径よりも十分に均等に拡大するため、スルーホール１５の内側にひさし部１３Ｃを十分に露出させることができる。
【００６８】
続いて、図５（ｅ）に示すように、スルーホール１５を形成した後に、スルーホール１５の内側に埋め込み金属１６を形成する。埋め込み金属１６を形成する方法は、第１実施形態に係る多層導体配線１０の製造方法に準ずる。
【００６９】
このようなひさし部１３Ｃの面積を大きくした側面コンタクト構造により、面全体で電気的に接触するコンタクト部分を形成していた従来の場合と、ほぼ同じ接触抵抗をもって確実に任意の導体１３の層同士を接続することができる。
【００７０】
（第３実施形態）
（多層導体配線５０の側面コンタクト構造）
次に、図６を参照して、第３実施形態に係る多層導体配線５０の側面コンタクト構造の形成プロセスについて説明する。
【００７１】
図６に示す多層導体配線５０は、図４及び図５に示した多層導体配線３０と同様のプロセスで製造されるものである。しかしながら、スルーホール１５を形成する予定の直下の保護膜１２の上に、エッチングストッパ５１が形成されている点が異なる。このエッチングストッパ５１は、金属薄膜によって形成され、保護膜１２が過剰にドライエッチングされるのを防止するためのものである。
【００７２】
このような構造によれば、保護膜１２が過剰にドライエッチングされることが無いため、スルーホール１５の径を十分に大きく取ることができ、結果としてより良好な側面コンタクトを形成することができる。
【００７３】
さらに、導体１３を接続するための小空孔３１の径が、上層の導体配線に向かうに従って広くなるような構造としても良い。この構造によれば、ドライエッチングによって形成されたスルーホール１５の形状がテーパ形状となっても、全層において十分にひさし部１３Ｃを形成することができ、結果としてより良好な側面コンタクト構造を形成することができる。
【００７４】
（第４実施形態）
（多層導体配線７０の側面コンタクト構造）
次に、図７を参照して、第４実施形態に係る多層導体配線７０の側面コンタクト構造の形成プロセスについて説明する。
【００７５】
図７に示す多層導体配線７０は、図４及び図５に示した多層導体配線３０と同様のプロセスで製造されるものである。しかしながら、図３（ｃ）及び図３（ｄ）において、２度にわたるドライエッチングを一括して同時に行う点が異なる。すなわち、スルーホール１５を形成したり、スルーホール１５の径を拡大したりする際のエッチング条件を最適化して一括で行うことにより、プロセスの簡便化を図ることができる。
【００７６】
また、スルーホール１５がテーパ形状に広がることによる短絡や、過剰なエッチングに伴うエッチングストッパ５１や保護膜１２、半導体基板１１へ大きな損傷を与えず、ほぼ同じ接触抵抗をもって確実に任意の導体１３の層同士を接続することができれば、ドライエッチングを行う際の条件は自由に設定しても良い。さらに、エッチングを行う際の条件は、例えば図５（ｃ）及び図５（ｄ）におけるエッチングの条件の中間値とする。特に、エッチングを行う時間については、堆積した各層の厚さから見積もられる時間の１００〜４００％程度とすれば、スルーホール１５がテーパ形状に広がることによる短絡や、過剰なエッチングに伴うエッチングストッパ５１や保護膜１２、半導体基板１１への損傷がほとんど起こらず、良好な側面コンタクト構造を有する素子を形成することができる。
【００７７】
また、上述した実施形態において、埋め込み金属１６を埋め込むためにめっき技術を用いている。この方法によれば、ひさし部１３Ｃの直下において発生しやすいボイドにも、十分に埋め込み金属１６を埋め込むことが可能となり、接触抵抗のより低い良好な側面コンタクト構造を有する素子を形成することができる。
【００７８】
（変形例）
また、以上の実施形態で、導体１３同士を層間接続する例について説明したが、導体１３の形状はこれに限定されない。
【００７９】
例えば、図８に示すように、渦巻状のスパイラルインダクタを縦方向にスタックし、各層間を一括して接続し、フットプリントを縮小化したスパイラルインダクタ素子８０であっても良い。電流は、図８中に示す矢印Ａの方向で１層目の導体１３に入る。さらに、電流は、１層目の導体１３の配線部１３Ｂ、接続部１３Ａの順に通る。そして、電流は、スルーホール１５Ａを経由して、２層目の導体１３に入る。次に、電流は、２層目の導体１３の一方の接続部１３Ａ、配線部１３Ｂ、他方の接続部１３Ａの順に通る。そして、電流は、スルーホール１５Ｂを経由して、３層目の導体１３に入る。同様にして、電流は、３層目の導体１３から４層目の導体１３を通り、矢印Ｂに示すように４層目の導体１３から出力される。
【００８０】
また、図９（ａ）に示すような半導体基板１１上の層間絶縁膜１４の内部にバイポーラトランジスタ等のアクティブ素子９０の側面コンタクト構造を形成することも可能である。図９（ａ）では、スルーホール１５の内側に埋め込まれた埋め込み金属１６と、ひさし部１３Ｃとで側面コンタクト構造を形成している。この構造によれば、図９（ｂ）に示す面コンタクト構造を有する従来のアクティブ素子９１に比べて、デバイスの面積を縮小化することができる。同時に、アクティブ素子９０と半導体基板１１との間の寄生抵抗を低減することができるため、素子の高周波領域における高性能化を図ることができる。
【００８１】
この他にも、図１０に示すキャパシタ素子１１０のように、スルーホール１５の内側に埋め込まれた埋め込み金属１６と、ひさし部１３Ｃとで側面コンタクト構造を有していながら、大きな面積を有するキャパシタ１１１の層を貫通させることもできる。この構造によれば、配線レイアウトの自由度を確保しながら、容易に大面積のキャパシタを配置することができるようになる。
【００８２】
（まとめ）
多層導体配線１０は、導体１３の一部は、ひさし部１３Ｃとしてスルーホール１５の内側に露出する。そして、スルーホール１５のスルーホール用孔の内側に埋め込まれた埋め込み金属１６とひさし部１３Ｃとで、側面コンタクト構造を形成することができる。
【産業上の利用可能性】
【００８３】
本発明は、特に様々な電子機器の内部に搭載されるＩＣチップに小型かつ高抵抗な多層導体配線として集積することができる。また、その多層導体配線素子が集積されたＩＣチップを製造する際に用いることができる。
【符号の説明】
【００８４】
１０，３０，５０，７０    多層導体配線
１１                      半導体基板
１２                      保護膜
１３                      導体
１３Ａ                    接続部
１３Ｂ                    配線部
１３Ｃ                    ひさし部
１４                      層間絶縁膜
１５                      スルーホール
１６                      埋め込み金属
３１                      小空孔
３２                      大空孔
５１                      エッチングストッパ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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