(57)【要約】【課題】動作速度を向上させる。【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、第１の配線に交差する複数の第２の配線、並びに第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイを有する。電圧印加手段は、メモリセルに対するデータの書き込み又はフォーミング時に、第１の配線及び第２の配線を介してメモリセルに所定の電圧を印加する。検出手段は、メモリセルに対する所定の電圧の印加時にメモリセルの抵抗状態の変化を検出して検出情報を出力する。出力手段は、検出手段から出力された検出情報の少なくとも一部を外部に出力する。【選択図】図９
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【特許請求の範囲】
【請求項１】
複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに対するデータの書き込み又はフォーミング時に、前記第１の配線及び第２の配線を介して前記メモリセルに所定の電圧を印加する電圧印加手段と、
前記メモリセルに対する前記所定の電圧の印加時に前記メモリセルの抵抗状態の変化を検出して検出情報を出力する検出手段と、
前記検出手段から出力された検出情報の少なくとも一部を外部に出力する出力手段と
を備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記検出手段は、
前記第１の配線を介して前記メモリセルに定電流を供給する定電流回路と、
前記定電流の経路に設けられたセンスノードの電圧と基準電圧とを比較してその比較結果を前記検出情報として出力する差動増幅回路と、
前記差動増幅回路から出力される検出情報に基づいて前記電圧印加手段から前記メモリセルへの電圧の印加を制御するスイッチ回路と
を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記出力手段は、
ｎ個のメモリセルに対応するｎビットの検出情報を外部に出力するものであり、
前記ｎビットの検出情報は、前記ｎ個のメモリセルのうち抵抗状態が変化したら当該メモリセルに対応する位置のビットが実時間で反転する情報である
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置を用いたデータ書き込み条件決定方法であって、
前記検出情報から複数の前記メモリセルへのデータ書き込み時間を収集する第１のステップと、
前記収集された前記メモリセルへのデータ書き込み時間に基づいて前記電圧印加手段からの最適な印加電圧を決定する第２のステップと
を備えたことを特徴とする不揮発性半導体記憶装置のデータ書き込み条件決定方法。
【請求項５】
請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置を用いたデータ書き込み方法であって、
複数のメモリセルに対してデータ書き込みのための前記所定の電圧を印加する第１のステップと、
前記検出情報を参照して前記メモリセルがデータ書き込み完了かどうかを判断する第２のステップとを、
データ書き込みが完了でない場合に条件を変えて再書き込みをしつつ、前記複数のメモリセルの全てがデータ書き込み完了となるまで繰り返す
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
このうち、ＲｅＲＡＭに使用される可変抵抗素子は、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
【０００５】
また、ＲｅＲＡＭに使用される可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００６】
従来技術では、メモリセルの書き換え動作を行う際、書き換え電圧を一定時間ずつ印加し、その度毎に、書き換えの成否を確認するためのベリファイ動作を行っていた。しかし、メモリセルの書き換え時間にはばらつきがあり、ベリファイは全てのメモリセルが書き換え動作を完了しないとパスしないため、大多数のメモリセルの書き換えが完了しても一部の書き換え速度の遅いメモリセルにより書き換え時間が決定されてしまうという問題があった。従来技術では、このようなメモリセルの書き換え状況を外部から把握することはできず、サイクルタイムを短縮することが困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−８００４１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、動作速度を向上させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、前記メモリセルに対するデータの書き込み又はフォーミング時に、前記第１の配線及び第２の配線を介して前記メモリセルに所定の電圧を印加する電圧印加手段と、前記メモリセルに対する前記所定の電圧の印加時に前記メモリセルの抵抗状態の変化を検出して検出情報を出力する検出手段と、前記検出手段から出力された検出情報の少なくとも一部を外部に出力する出力手段とを備えたことを特徴としている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ´線で切断して矢印方向に見たときのメモリセル１個分の断面図である。
【図４】同不揮発性半導体記憶装置のメモリセルの可変抵抗素子の一例を示す模式的な断面図である。
【図５】同不揮発性半導体記憶装置のメモリセルアレイの回路図である。
【図６】同カラム制御回路中のセット回路の回路図である。
【図７】同セット回路によるセット動作を説明するタイミングチャートである。
【図８】同カラム制御回路中のリセット回路の回路図である。
【図９】同セット回路によるリセット動作を説明するタイミングチャートである。
【図１０】同不揮発性半導体記憶装置のフォーミング動作を説明するタイミングチャートである。
【図１１】同不揮発性半導体記憶装置のフラグデータを利用したセット電圧とセット時間との相関を示す図である。
【図１２】同不揮発性半導体装置におけるセット動作時のタイミング波形を示すタイミングチャートである。
【図１３】第２の実施形態におけるセット動作時のフローチャートである。
【図１４】第３の実施形態におけるセット動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、実施形態に係る不揮発性半導体記憶装置について詳細に説明する。
【００１２】
［第１の実施形態］
［全体構成］
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１３】
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、Ｉ／Ｏ線を介して外部コントローラ１０に接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取り、及びメモリセルアレイ１の抵抗状態に応じて出力されるフラグの受け取り等を行う。また、データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部コントローラ１０からデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、外部コントローラ１０からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、外部コントローラ１０からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部コントローラ１０は、ステートマシン７が管理するステータス情報を受け取って、書き込み、消去の成否を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。更に、外部コントローラ１０は、入力された情報を集計し、これを分析する事によって、動作条件を適切なものに調整する事が可能である。
【００１５】
また、ステートマシン７によって電圧供給回路であるパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。このパラメータは、メモリ層毎の書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１６】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１７】
［メモリセル及びメモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１８】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ，ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１９】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２０】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ/ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２１】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００２２】
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（AとMは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２３】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１２から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。低抵抗状態を高抵抗状態（初期状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセットが可能である。
【００２４】
図５は、図１に示すメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＤｉを用い、説明を簡単にするため、１層構造であるとして説明する。
【００２５】
図５において、メモリセルアレイ１のメモリセルＭＣは、直列接続されたダイオードＤｉ及び可変抵抗素子ＶＲにより構成されている。ダイオードＤｉのカソードは、ワード線ＷＬに接続され、アノードは、可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬには、カラム制御回路２内のセンスアンプ回路Ｓ／Ａが設けられている。センスアンプ回路Ｓ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いることができる。また、ワード線ＷＬには、ロウ制御回路３のワード線ドライバＤＲＶが設けられている。このワード線ドライバＤＲＶは、データ書き込み／消去、あるいはデータ読み出しに必要な電圧をワード線ＷＬに供給するものである。
【００２６】
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬにつながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
【００２７】
［カラム制御回路］
次に、本実施形態に係る不揮発性半導体記憶装置のカラム制御回路２について説明するが、その前に、不揮発性メモリの動作について説明する。
【００２８】
いま、図５の点線円で示すように、ワード線ＷＬ４と、ビット線ＢＬ１〜３につながるメモリセルＭＣ１〜３を選択して、これら選択メモリセルＭＣ１〜３にアクセスする場合を想定する。
【００２９】
データの消去（“１”データの書き込み）は、例えば、選択ワード線ＷＬ４を接地電圧ＶＳＳに近いロウ接地電圧ＶＳＳＲＯＷ、その他のワード線ＷＬに書き込み電圧Ｖｗｒよりも０．８Ｖ程度低い電圧ＶＵＸを印加し、選択ビット線ＢＬ１〜３に書き込み電圧Ｖｗｒ（＝Ｖｒｓｔ）、その他のビット線ＢＬに接地電圧ＶＳＳＲＯＷよりも０．８Ｖ程度高い電圧ＶＵＢを印加し、１μＡ〜１０μＡ程度の電流を５００ｎｓ〜２μｓだけ流す消去動作によって行う。
【００３０】
データの書き込み（“０”データの書き込み）は、例えば、選択ワード線ＷＬ４に接地電圧ＶＳＳＲＯＷ、その他のワード線ＷＬに書き込み電圧Ｖｗｒよりも０．８Ｖ程度低い電圧ＶＵＸを印加し、選択ビット線ＢＬ１〜３に書き込み電圧Ｖｗｒ（＝ＶＳＥＬ）、その他のビット線ＢＬにロウ接地電圧ＶＳＳＲＯＷよりも０．８Ｖ程度高い電圧ＶＵＢを印加し、１０ｎＡ程度の電流を１０ｎｓ〜１００ｎｓだけ流す書き込み動作によって行う。
【００３１】
データの読み出しは、例えば、選択ワード線ＷＬ４及び非選択ビット線ＢＬに接地電位ＶＳＳに近いロウ接地電圧ＶＳＳＲＯＷ、選択ビット線ＢＬ１〜３及び非選択ワード線ＷＬに電圧ＶＵＸを印加するリード動作によって行う。この時の電圧ＶＵＸ−ＶＳＳＲＯＷは、選択メモリセルＭＣ１〜３の可変抵抗素子ＶＲの抵抗状態が変化しない程度の電圧となっている。この時、センスアンプ回路Ｓ／Ａが選択メモリセルＭＣ１〜３を流れる電流Ｉｃｅｌｌ１〜３をモニタリングし、メモリセルＭＣ１〜３の可変抵抗素子ＶＲの抵抗状態が低抵抗状態（“０”データ）か高抵抗状態（“１”データ）かを判別する。
【００３２】
［セット動作］
次に、カラム制御回路２中のセット動作に用いるセット回路２ａの構成について、図６を参照して説明する。
【００３３】
セット回路２ａは、センスアンプ回路Ｓ／Ａの内部に設けられ、セット状態検知回路１００と、電圧供給回路１５０とを含んでいる。
【００３４】
セット状態検知回路１００は、メモリセルＭＣのダイオードのアノード側にあるセンスノードＮＳＥＮの電圧と所定の基準電圧ＶＲＥＦ＿ＡＭＰとを比較する比較器１０１を有する。セット動作中、メモリセルＭＣには、セット回路２ａによって、一定のセル電流が流される。この場合、メモリセルＭＣの可変抵抗素子の抵抗状態の低下がセンスノードＮＳＥＮの電圧の低下として現れる。セット状態検知回路１００は、このセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＡＭＰ以下になったことを比較器１０１によって検知することで、メモリセルＭＣがセット状態になったことを検知する。
【００３５】
セット電圧供給回路１５０は、セット電圧ＶＳＥＬ端子及び接地端子間に直列接続されたＰＭＯＳトランジスタＱ１０１及びＮＭＯＳトランジスタＱ１０２を有する。このうちトランジスタＱ１０２のゲートには、負荷電流信号ＩＬＯＡＤが入力される。これによって、トランジスタＱ１０１及びＱ１０２は、定電流回路を構成する。また、この定電流回路と並列に、セット電圧ＶＳＥＬ端子及びセンスノードＮＳＥＮ間に直列接続されたＰＭＯＳトランジスタＱ１０３及びＱ１０４を有する。このうちトランジスタＱ１０３は、トランジスタＱ１０１との組み合わせによってカレントミラー回路ＣＭ１０１を構成する。また、センスノードＮＳＥＮ及びビット線ＢＬに繋がるノードＤＳＡ間に電圧クランプ用のＮＭＯＳトランジスタＱ１０５を有する。このトランジスタＱ１０５のゲートにはクランプ電圧ＶＣＬＡＭＰが与えられている。これによって、ビット線ＢＬの電圧がクランプされる。さらに、ノードＤＳＡ及び接地間に接続されたＮＭＯＳトランジスタＱ１０６を有する。このＮＭＯＳトランジスタＱ１０６がオンすることで、ビット線ＢＬの電圧が放電される。
【００３６】
セット状態検知回路１００は、センスノードＮＳＥＮの電圧と一定の基準電圧ＶＲＥＦ＿ＡＭＰとを比較してその比較結果であるセットフラグＳＥＴ＿ＦＬＡＧを出力する比較器１０１と、セットフラグＳＥＴ＿ＦＬＡＧの状態を保持するラッチ回路１０２とを有する。ラッチ回路１０２に保持されたセットフラグＳＥＴ＿ＦＬＡＧは、セット電圧供給回路１５０のトランジスタＱ１０４及びＱ１０６のベースに入力される。これによって、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になった場合、トランジスタＱ１０４がオフになるため、セット電圧供給回路１５０からの選択メモリセルへのセット電圧ＶＳＥＬの供給が停止する。また、トランジスタＱ１０６がオンになるため、ビット線ＢＬの電圧は放電される。
【００３７】
また、ラッチ回路１０２に保持されたセットフラグＳＥＴ＿ＦＬＡＧは、所定ビットずつパラレル又はシリアルにデータ入出力バッファ４を介して外部コントローラ１０に出力される。
【００３８】
次に、上記構成のセット回路２ａを用いたセット動作について説明する。
【００３９】
図７は、本実施形態に係る不揮発性半導体記憶装置におけるセット動作時の動作波形図である。
【００４０】
セット動作前（ステップＳ１００）、ワード線ＷＬ、ビット線ＢＬ、センスノードＮＳＥＮは、すべて接地電圧になっている。
【００４１】
始めに、ステップＳ１０１において、ワード線ＷＬに非選択ワード線電圧ＶＵＸを供給すると共に、ビット線ＢＬに非選択ビット線電圧ＶＵＢを供給する。
【００４２】
続いて、ステップＳ１０２において、セット電圧供給回路１５０から選択ビット線ＢＬ１〜３に対してセット電圧ＶＳＥＬを供給する。この際、センスノードＮＳＥＮはセット電圧ＶＳＥＬに上昇する。
【００４３】
続いて、ステップＳ１０３において、選択ワード線ＷＬ４をワード線接地電圧ＶＳＳＲＯＷに引き下げる。これによって、メモリセルＭＣ１〜ＭＣ３には電圧ＶＳＥＬ−ＶＳＳＲＯＷが印加される。この時点では、メモリセルＭＣ１〜ＭＣ３の抵抗状態は高抵抗状態であり、センスノードＮＳＥＮの電圧も基準電圧ＶＲＥＦ＿ＡＭＰよりも高いため、比較器１０１の出力であるセットフラグＳＥＴ＿ＦＬＡＧは“Ｌ”のままとなっている。
【００４４】
続いて、ステップＳ１０４において、メモリセルＭＣ１のセット動作が完了する。このセット動作完了によってメモリセルＭＣ１の抵抗状態は低抵抗状態になっている。この場合、メモリセルＭＣ１に繋がるセンスノードＮＳＥＮの電圧も基準電圧ＶＲＥＦ＿ＡＭＰより低くなるため、セットフラグＳＥＴ＿ＦＬＡＧは“Ｈ”になる。このようにセットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になると、セット電圧供給回路１５０のトランジスタＱ１０４はオフになる。これによって、セット電圧供給回路１５０からビット線ＢＬ１へのセット電圧ＶＳＥＬの供給は停止する。
【００４５】
続いて、ステップＳ１０５において、メモリセルＭＣ３のセット動作が完了する。この場合、ステップＳ１０４と同様に、メモリセルＭＣ３に繋がるセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＡＭＰより低くなり、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になる。これによって、セット電圧供給回路１５０からビット線ＢＬ２へのセット電圧ＶＳＥＬの供給は停止する。
【００４６】
更に、ステップＳ１０６において、メモリセルＭＣ２のセット動作が完了する。この場合にも、ステップＳ１０４，Ｓ１０５と同様に、メモリセルＭＣ３に繋がるセンスノードＮＳＥＮの電圧が基準電圧ＶＲＥＦ＿ＡＭＰより低くなり、セットフラグＳＥＴ＿ＦＬＡＧが“Ｈ”になる。これによって、セット電圧供給回路１５０からビット線ＢＬ２へのセット電圧ＶＳＥＬの供給は停止する。
【００４７】
最後に、ステップＳ１０７において、セット動作を必要とする全てのメモリセルＭＣ１〜３のセット動作完了を受けて非選択ワード線電圧ＷＬに対する非選択ワード線電圧ＶＵＸの供給を停止する。
【００４８】
以上によって、メモリセルＭＣ１〜ＭＣ３に対するセット動作が完了する。
【００４９】
なお、この例では、セット動作の間、データ入出力バッファ４は、メモリセルＭＣ１〜ＭＣ３の抵抗状態を示すセットフラグＳＥＴ＿ＦＬＡＧを、３ビットのフラグデータとして外部コントローラ１０に出力する出力回路として機能する。３ビットのフラグデータは、第１ビット（右端）、第２ビット（中央）及び第３ビット（左端）が、それぞれメモリセルＭＣ１，ＭＣ２，ＭＣ３のセットフラグＳＥＴ＿ＦＬＡＧに対応している。外部コントローラ１０へのフラグデータは、図７のＩＯｘで示すように、メモリセルＭＣ１〜ＭＣ３のいずれかがセット状態となる毎に、“０００”→“００１”→“１０１”→“１１１”のように、セットされたメモリセルＭＣの位置に対応するビットを反転させながら出力される。これにより、外部コントローラ１０は、どのメモリセルＭＣがセット状態に変化したかを外部から把握することができる。
【００５０】
［リセット動作］
次に、カラム制御回路２中のリセット動作に用いるリセット回路２ｂについて、図８を参照して説明する。
【００５１】
リセット回路２ｂは、センスアンプ回路Ｓ／Ａの内部に設けられ、リセット状態検知回路２００と、電圧供給回路２５０とを含んでいる。
【００５２】
リセット状態検知回路２００は、メモリセルＭＣに流れるセル電流と所定の基準電流Ｉｒｓｔｗｄとを比較する比較器２０１を有する。リセット動作中、メモリセルＭＣには、リセット用センスアンプ回路２ｂによって、一定のリセット電圧が供給される。この場合、メモリセルＭＣの可変抵抗素子の抵抗値の上昇がセル電流の低下として現れる。リセット状態検知回路２００は、このセル電流が基準電流Ｉｒｓｔｗｄ以下になったことを比較器２０１によって検知することで、メモリセルＭＣがリセット状態になったことを検知する。
【００５３】
リセット電圧供給回路２５０は、セット電圧ＶＳＥＬ端子及びノードＤＳＡ間に直列接続されたＰＭＯＳトランジスタＱ２０１及びＱ２０２を有する。また、セット電圧ＶＳＥＬ端子及び接地間に直列接続されたＰＭＯＳトランジスタＱ２０３及びＱ２０４を有する。このうちトランジスタＱ２０４は、トランジスタＱ２０２との組み合わせによってカレントミラー回路ＣＭ２０１を構成する。さらに、正入力端子に所定のクランプ電圧ＶＣＬＡＭＰ、負入力端子にノードＤＳＡ、出力端子にトランジスタＱ２０１及びＱ２０３のゲートがそれぞれ接続されたオペアンプ２０３を有する。オペアンプ２０３は、クランプ電圧ＶＣＬＡＭＰとノードＤＳＡの電圧との差に応じてトランジスタＱ２０１及びＱ２０３を制御する。これによって、リセット電圧供給回路２５０は、セット電圧ＶＳＥＬからリセット電圧Ｖｒｓｔを生成して安定的にビット線ＢＬに供給することができる。ここで、オペアンプ２０３は、直流電源２０５からの直流電圧を受けて動作する電源制御部２０４によって駆動される。
【００５４】
リセット状態検知回路２００は、所定の電圧Ｖ０端子及び接地間に直列接続されたＰＭＯＳトランジスタＱ２０６及びＮＭＯＳトランジスタＱ２０７を有する。このうちトランジスタＱ２０７は、リセット電圧供給回路２５０のトランジスタＱ２０５との組み合わせによってカレントミラー回路ＣＭ２０２を構成する。したがって、このトランジスタＱ２０７には、カレントミラー回路ＣＭ２０１及びＣＭ２０２を介してノードＤＳＡに流れるセル電流Ｉｃｅｌｌが流れる。また、リセット状態検知回路２００は、電圧Ｖ０端子及び接地間に直列接続されたＰＭＯＳトランジスタＱ２０８及びＮＭＯＳトランジスタＱ２０９を有する。このうちトランジスタＱ２０８は、トランジスタＱ２０６との組み合わせでカレントミラー回路ＣＭ２０３を構成する。一方、トランジスタＱ２０９は、基準電流信号ＩＲＥＦ＿ＲＳＴによって制御される。これによって、トランジスタＱ２０９には、一定の基準電流Ｉｒｓｔｗｄが流れる。この基準電流Ｉｒｓｔｗｄは、カレントミラー回路ＣＭ２０３を介してトランジスタＱ２０６に流れる。その結果、トランジスタＱ２０６及びＱ２０７間のノードＣＭｏｕｔから電流Ｉｒｓｔｗｄ−Ｉｃｅｌｌを取り出すことができる。さらに、ノードＣＭｏｕｔに入力端子が接続されたＡＮＤ回路２０２を有する。このＡＮＤ回路２０２の他方には、検出信号ＤＥＴが入力されている。つまり、このＡＮＤ回路２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧは、検出信号ＤＥＴが活性化され、且つ、セル電流Ｉｃｅｌｌが基準電流Ｉｒｓｔｗｄよりも小さい場合にだけ“Ｈ”になる。このリセットフラグＲＳＴ＿ＦＬＡＧは、セット回路２ａのラッチ回路１０２にラッチされると共に、直流電源２０５の制御に用いられており、リセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”の場合、直流電源２０５は非活性になる。その結果、ビット線ＢＬに対するリセット電圧供給回路２５０からのリセット電圧Ｖｒｓｔの供給が停止する。なお、トランジスタＱ２０６〜２０９及びＡＮＤ回路２０２によって、図８に示す比較器２０１を構成している。なお、リセットフラグＲＳＴ＿ＦＬＡＧの出力部はセットフラグＳＥＴ＿ＦＬＡＧの出力部と同様の構成でも良い。また、セットフラグＳＥＴ＿ＦＬＡＧとリセットフラグＲＳＴ＿ＦＬＡＧは図示しないＯＲ回路を介してラッチ回路にラッチされるようにしても良い。
【００５５】
ラッチ回路１０２に保持されたリセットフラグＲＳＴ＿ＦＬＡＧは、所定ビットずつパラレル又はシリアルにデータ入出力バッファ４を介して外部コントローラ１０に出力される。
【００５６】
次に、上記構成のリセット回路２ｂを用いたリセット動作について説明する。
【００５７】
図９は、本実施形態に係る不揮発性半導体記憶装置におけるリセット動作時の動作波形図である。
【００５８】
リセット動作前（ステップＳ２００）、ワード線ＷＬ、ビット線ＢＬは、すべて接地電圧になっている。
【００５９】
始めに、ステップＳ２０１において、ワード線ＷＬに非選択ワード線電圧ＶＵＸを供給すると共に、ビット線ＢＬに非選択ビット線電圧ＶＵＢを供給する。
【００６０】
続いて、ステップＳ２０２において、リセット電圧供給回路２５０から選択ビット線ＢＬ１〜ＢＬ３に対してリセット電圧Ｖｒｓｔを供給する。
【００６１】
続いて、ステップＳ２０３において、選択ワード線ＷＬ４をワード線接地電圧ＶＳＳＲＯＷに引き下げる。これによって、メモリセルＭＣ１〜ＭＣ３には電圧Ｖｒｓｔ−ＶＳＳＲＯＷが印加される。また、検知信号ＤＥＴを“Ｈ”にし、ＡＮＤ回路２０２によるセル電流Ｉｃｅｌｌの検知を開始する。この時点では、メモリセルＭＣ１〜ＭＣ３の可変抵抗素子は低抵抗状態であり、セル電流Ｉｃｅｌｌは、基準電流Ｉｒｓｔｗｄよりも大きいため、ＡＮＤ回路２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧは“Ｌ”のままである。
【００６２】
続いて、ステップＳ２０４において、メモリセルＭＣ１のリセット動作が完了する。このリセット動作完了によってメモリセルＭＣ１の抵抗状態は高抵抗状態になる。これに伴い、セル電流Ｉｃｅｌｌも基準電流Ｉｒｓｔｗｄよりも低くなるため、メモリセルＭＣ１に対応するリセットフラグＲＳＴ＿ＦＬＡＧは“Ｈ”になる。このようにリセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になると、リセット電圧供給回路２５０の直流電源２０５が非活性になる。これによって、リセット電圧供給回路２５０からビット線ＢＬ１へのリセット電圧Ｖｒｓｔの供給は停止する。
【００６３】
続いて、ステップＳ２０５において、メモリセルＭＣ３のリセット動作が完了し、メモリセルＭＣ３に対応するリセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になる。その結果、セット電圧供給回路２５０からビット線ＢＬ３へのリセット電圧Ｖｒｓｔの供給は停止する。
【００６４】
更に、ステップＳ２０６において、メモリセルＭＣ２のリセット動作が完了し、メモリセルＭＣ２に対応するリセットフラグＲＳＴ＿ＦＬＡＧが“Ｈ”になる。その結果、セット電圧供給回路２５０からビット線ＢＬ２へのリセット電圧Ｖｒｓｔの供給は停止する。
【００６５】
最後に、ステップＳ２０７において、リセット動作を必要とする全てのメモリセルＭＣ１〜ＭＣ３のリセット動作完了を受けて非選択ワード線電圧ＷＬに対する非選択ワード線電圧ＶＵＸの供給を停止する。また、検出信号ＤＥＴを“Ｌ”にし、ＡＮＤゲート２０２の出力であるリセットフラグＲＳＴ＿ＦＬＡＧを“Ｌ”にし、次のリセット動作に備える。
【００６６】
以上によって、メモリセルＭＣ１〜３に対するリセット動作が完了する。
【００６７】
なお、この例においても、セット動作と同様に、リセット動作の間、データ入出力バッファ４は、メモリセルＭＣ１〜ＭＣ３の抵抗状態を示すリセットフラグＲＳＴ＿ＦＬＡＧを、３ビットのフラグデータとして外部コントローラ１０に出力する出力回路として機能する。すなわち、外部コントローラ１０へのフラグデータは、図９のＩＯｘで示すように、メモリセルＭＣ１〜ＭＣ３のいずれかがリセット状態となる毎に、“０００”→“００１”→“１０１”→“１１１”のように、リセットされたメモリセルＭＣの位置に対応するビットを反転させながら出力される。これにより、外部コントローラ１０は、どのメモリセルＭＣがリセット状態に変化したかを外部から把握することができる。
【００６８】
［フォーミング動作］
図１０は、フォーミング時のビット線電圧とフラグデータの出力状態を示している。フォーミング動作においても、セット動作と同様に、メモリセルＭＣの抵抗値変化を検出して、メモリセルＭＣのフォーミングが終了する毎にフラグを複数ビットのデータとして外部コントローラ１０に出力することにより、外部コントローラ１０でフォーミング進行状態を把握することが可能になる。
【００６９】
［フラグデータの利用例１］
外部コントローラ１０は、フラグデータを利用することによって、セット又はリセット完了までの最適なサイクルタイムが得られる電圧印加条件を統計的に求めることが出来る。
【００７０】
図１１は、書き込み電圧とセット時間の関係を示したものである。例えばＢＩＳＴ（Built in self test）を利用して、例えばワード線ＷＬの電圧を順次変えながら、セット又はリセット完了までの時間をフラグデータにより集計する。上記の工程によって、図１１に示すような、書き込み電圧とセット又はリセット時間の相関関係が得られる。この相関関係を分析し、メモリ動作時の動作条件（書き込み電圧、書き込み時間等）を適切なものに調整する。
【００７１】
［フラグデータの利用例２］
本実施形態ではメモリセルＭＣの抵抗状態がフラグデータとして直接、実時間で出力されているため、ベリファイを行うことなくメモリセルＭＣの抵抗状態を把握する事が可能である。従って本実施形態においては、図１２に示す通り、セットフラグ又はリセットフラグが出力されるまで書き込み時間を徐々に増加させながら書き込みパルスを印加し続け、所定のメモリセル又は全てのメモリセルに対応するフラグが出力された時点でベリファイを行えばよい。これによりベリファイの回数を減少させ、セット動作時間を大幅に短縮する事が可能となる。
【００７２】
以上の通り、可変抵抗素子のセット時間は、同じメモリセルアレイ内においてさえも個体差が大きく、書き込み電圧を適切に設定する事は非常に困難であった。即ち、書き込み時間を短く設定した場合には、記憶素子としての信頼性が損なわれる事となり、その一方で、長く設定しすぎてしまうと動作速度が犠牲となってしまう。またこの場合、一部の動作速度の遅いメモリセルに合わせて動作速度の速いメモリセルも動作させることとなり、メモリセルアレイの性能を有効に活用することができなくなってしまう。
【００７３】
本実施形態においては、メモリセルＭＣの抵抗状態に応じて書き込み時間を調整する、即ち、メモリセルＭＣのそれぞれの動作速度に応じてセット動作を行うことが可能となるため、不要な待機時間を省略し、これによってセット動作時間を短縮する事が可能となった。また、セット動作時において、パルスジェネレータ９による電圧の印加はＳＥＴ＿ＦＬＡＧの確認を待って終了となる。従来ではＳＥＴ＿ＦＬＡＧの出力は無く、書き込み動作の成否はベリファイ動作のみによって判断していた。これに対し、本実施形態においては外部コントローラ１０によって常に書き込み動作の成否を監視できる事となり、記憶素子としての信頼性も向上する。
【００７４】
［第２の実施形態：フラグデータの利用例３］
上記の第１の実施形態では、書き込み電圧が常に一定であったが、第２の実施形態では、メモリセルＭＣの状態に応じて徐々に変化させていく。図１３に、この時のフローチャートを示す。まず、図１３に示す通り、メモリセルＭＣに対して書き込み電圧を印加し、書き込み動作を行う。一定の条件（たとえば一定時間の経過、一定数のＳＥＴ＿ＦＬＡＧの確認等）が満たされた後、制御条件を変更し（たとえば書き込み電圧を上昇させ）、残ったメモリセルＭＣに対して更に書き込み動作を行う。以上の動作を、対象とする全てのメモリセルＭＣのＳＥＴ＿ＦＬＡＧが出力されるまで繰り返す。
【００７５】
この様な方法においては、必要なメモリセルにのみ比較的大きな書き込み電圧を印加する事が可能である。このため、消費電力及び発熱量の増加等の問題を生じさせることなく、更なるセット動作時間の短縮が可能となる。尚、以上の説明においては印加電圧を段階的に変化させていたが、これを連続的に変化させていくことも可能である。
【００７６】
［第３の実施形態：フラグデータの利用例４］
図１４は、本発明の第３の実施形態におけるセット動作の簡易タイミングチャートである。本実施形態におけるセット動作は、基本的には第１の実施形態に記載されているセット動作と同様である。しかしながら、第１の実施形態ではＳＥＴ＿ＦＬＡＧ出力後にベリファイ動作を行っているのに対し、本実施形態においてはベリファイ動作を完全に省略している。
【００７７】
本実施形態においては、ベリファイ動作を省略することで、さらなるセット動作時間の短縮を図っている。メモリセルＭＣの抵抗状態はフラグを通じて外部コントローラ１０に出力されるため、ベリファイ動作を省略してもメモリセルの抵抗状態を確認する事は可能である。また、本実施形態では、書き込み電圧を徐々に変化（主に増加）させていくようにしているが、常に等しい書き込み電圧を印加するようにしても良い。また、一部のメモリセルについてのみベリファイを行い、それ以外のメモリセルについては行わない、という形式でも良い。尚、上記の説明はセット動作を例に挙げて説明したが、同様の方法をリセット動作について採用してもよい。
【符号の説明】
【００７８】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンドＩ／Ｆ、７・・・ステートマシン、８・・・パルスジェネレータ、９・・・パルスジェネレータ、１０・・・外部コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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