(57)【要約】【課題】不純物イオン注入時に形成されたフレンケル型結晶欠陥を終端させ、ボロンの増速拡散を抑制することで、逆短チャンネル効果を改善した半導体装置の製造方法を提供する。【解決手段】ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、ＭＯＳトランジスタは、Ｐ型ウェル領域と、Ｎ型ソース・ドレイン領域と、チャネル領域と、ゲート電極と、からなるＮＭＯＳトランジスタであって、Ｎ型ソース・ドレイン領域を不純物イオン注入により形成する工程と、ソース・ドレイン領域と同一領域に、ハロゲン元素をイオン注入する工程と、ソース・ドレイン領域を活性化させるための活性化熱処理工程とを含む。【選択図】図１
2011204928.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタを備えた半導体装置の製造方法であって、
前記ＭＯＳ型トランジスタのチャネル領域にＢもしくはＢＦ2をイオン注入する工程と、
前記ＭＯＳ型トランジスタのソース・ドレイン領域をＮ型の不純物のイオン注入により形成する工程と、
前記Ｎ型の不純物のイオン注入のあとに、前記ソース・ドレイン領域と同一領域に、ハロゲン元素をイオン注入する工程と、
前記ソース・ドレイン領域を活性化させるための活性化熱処理工程と、
を含むことを特徴とする半導体装置の製造方法
【請求項２】
前記ハロゲン元素をイオン注入する工程は、前記活性化熱処理工程よりも前に行われることを特徴とする請求項１に記載の半導体装置の製造方法
【請求項３】
前記ハロゲン元素がフッ素であることを特徴とする請求項１または２に記載の半導体装置の製造方法
【請求項４】
前記熱処理の処理温度が８００〜９００℃の範囲内の値であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法
【請求項５】
前記ハロゲン元素のイオン注入深さを、前記ソース・ドレイン領域のイオン注入深さよりも、深くすることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置の製造方法に関する。特に、逆短チャンネル効果の抑制に優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体集積回路装置に用いられるＭＯＳ型トランジスタは、駆動能力の向上、チップ面積効率化を目的として微細化が進んでいる。このＭＯＳ微細化における課題は幾つか挙げられるが、その一つとして短チャンネル効果が挙げられる。短チャンネル効果とは、チャネル長を短くした場合に生じる特性変動であって、閾値電圧の低下、パンチスルー耐圧の低下、サブスレッショルド特性の悪化などがある。その一方で、短チャンネル効果とは全く逆に、ゲート長が短くなるにつれて閾値電圧が上昇する、いわゆる逆短チャンネル効果という現象もまた存在する。この逆短チャンネル効果の発生原因は幾つかに分類されるが、その中の一つに増速拡散現象がある。これは、ソース・ドレイン領域に高濃度でイオン注入した場合に形成されるフレンケル型の結晶欠陥が、チャネルに存在するボロンの拡散を助長して、ソース・ドレイン端部にボロンの高濃度領域を作ってしまう現象である。（ここでフレンケル型結晶欠陥とは、衝突で弾き出されたシリコン原子（＝格子間原子）と、元の位置に形成される空格子点（＝点欠陥）とからなる一対の結晶欠陥を指す）。
【０００３】
このように、ソース・ドレイン近傍のチャネル領域にボロンの高濃度領域が形成された場合には、チャネル長が短くなるにつれて、基板側の不純物濃度が平均的に濃くなり、チャネル長に対して閾値電圧が上昇することになる。
【０００４】
この増速拡散が生じる原因の一つは、ソース・ドレインのドーパント活性化熱処理の際に、フレンケル欠陥とチャネルドーパントであるボロンとが相互作用することに起因している。
【０００５】
ソース・ドレイン領域を１ｃｍ2あたり１０15オーダーのイオン注入により形成した場合、イオンと基板シリコンとの衝突によりその結晶性は破壊される。例えば、注入元素としてＰｈｏｓ（燐）を用いた場合は、５×１０14程度注入することで、格子不整は飽和して非晶質状態となる。また、この結晶破壊は原子番号が大きいイオンを用いるほど顕著である。
【０００６】
このような原子衝突が繰り返し行われた場合、衝突された側のシリコンは、最初にいた格子定位置から弾き出され、格子間位置に移動させられてしまう。このように弾き出されたシリコンは、元位置に空格子点（点欠陥）をつくりつつ、シリコン自身は格子間シリコンとして存在することとなる。つまり、空格子点と格子間原子という一対の欠陥、すなわちフレンケル欠陥を形成する。
【０００７】
このように形成されたフレンケル欠陥は、トランジスタのソース・ドレイン領域の周囲に存在する。図６はＭＯＳトランジスタの断面模式図である。この図ではフレンケル欠陥は主に領域１８近傍に形成される。この領域１８は、高濃度注入領域であるソース・ドレインの外側、もしくはウェルとの境界に位置する。この領域１８（欠陥領域）に多数存在するフレンケル欠陥は、チャネル領域に存在するボロンの増速拡散を誘発し、表面近傍にボロンをパイルアップさせる。パイルアップする領域は正確には把握できないが、ソース・ドレイン端部かつ表面近傍の領域であり、ソースとドレイン双方に対称的に形成される。
【０００８】
また、このように形成されるボロン高濃度領域は、電気特性に大きく影響を与える。ここで図３は、ゲート長と閾値電圧の関係を示す特性図である。ボロン高濃度領域の存在しないデバイスでは、いわゆる短チャンネル効果により、ゲート長さが小さくなるにつれ閾値電圧は低下する（実線）。その一方で、ボロン高濃度領域が存在するデバイスでは、ゲート長さが小さくなるにつれ、閾値電圧は上昇する（点線）。この場合でも、ある程度以上にゲート長が短くなると、短チャンネル効果による低下と相殺され、減少傾向を示すことになる。いわゆる逆短チャンネル現象の一般的振る舞いである。
【０００９】
そこで、このような問題を解決するための方法として、ソース・ドレイン領域の活性化加熱処理を行い、ゲート電極を形成した後に、そのゲート電極の上からチャネルドープを行う製造方法が開示されている。すなわち、活性化熱処理の段階でボロンを存在させないようなプロセス順序にすることで、増速拡散現象を抑制する方法である。（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−１８０４７号公報
【特許文献２】特開２００２−３１３９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１や特許文献２に開示される方法では、増速酸化現象は抑制され、逆短チャンネル効果を改善できるものの、これらはいずれも、ポリシリコンよりなるゲート電極越しにチャネルドープをする方法であることから、チャネルドープ量及びチャネルプロファイルが、ゲート電極の厚さバラつきの影響を受けやすくなる。その結果、閾値電圧を大きくバラつかせる原因となりえる。また、ゲート電極越しの注入であることから、ゲート電極と酸化膜の界面に界面準位や固定電荷が多く形成され、ゲートリークやバンド間トンネリングが生じる可能性が含まれている。
【００１２】
逆短チャンネル現象の原因である増速拡散は、所定の熱処理を施すことによって生じる。一般には、ソース・ドレイン注入後に行われる活性化熱処理の際に生じる。この活性化熱処理は、炉による熱処理であれば、例えば８００℃〜９００℃、３０分、窒素雰囲気で行われる。これはソース・ドレイン領域に存在する結晶欠陥が十分回復する条件である。ただし、この条件は同時に増速拡散を起こさせる条件でもある。
【００１３】
また、ここでの増速拡散は極めて短時間で生じる現象であるから、僅かな温度分布によってボロンのパイルアップの程度は大きく変化してしまう。したがって、その程度を事前に測ることはきわめて難しい。すなわち、逆短チャンネルを考慮したうえでの回路設計を施すことは難しく、プロセス上の問題として解決されなければならない課題となる。
【課題を解決するための手段】
【００１４】
そこで、本発明においては、ソース・ドレイン領域に不純物を注入した後に、同一領域にハロゲン元素を注入することで、フレンケル欠陥が持つシリコン未結合手を終端させることができる。その結果、ボロンの増速拡散を抑制して、上述した問題を解決することができる。この方法であれば、ゲート電極に注入ダメージを与えることなく、増速拡散による逆短チャンネル効果を改善することができる。
【００１５】
より具体的には、ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、Ｎ型ソース・ドレイン領域を不純物イオン注入により形成する工程と、ソース・ドレイン領域と同一領域に、ハロゲン元素をイオン注入する工程と、ソース・ドレイン領域を活性化させるための活性化熱処理工程と、を含むことを特徴とする半導体装置の製造方法とする。
【００１６】
すなわち、ソース・ドレイン領域に、フッ素などのハロゲン元素を導入することにより、不純物イオン注入時に形成されたフレンケル型結晶欠陥を終端させ、ボロンの増速拡散を抑制することで、逆短チャンネル効果を改善した半導体装置の製造方法となる。
【００１７】
また、ハロゲン元素をイオン注入する工程は、活性化熱処理工程よりも前に行われることが好ましい。
これは、増速拡散が生じる熱処理工程よりも前に、ハロゲン元素を注入しておくことにより、増速拡散の発生を効果的に抑制することができるためである。
【００１８】
また、ハロゲン元素はフッ素であることが好ましい。
これは、ハロゲン元素の中で、水素に次いで原子半径が小さいフッ素を使うことで、フッ素注入時に形成される欠陥ダメージを最小限に抑えることができるためである。またハロゲン元素の中で比較的、電気陰性度が高いため、他の元素に比べて未結合手の終端が容易となるためである。
【００１９】
また、熱処理の処理温度は８００〜９００℃の範囲内の値であることが好ましい。
これは、このような温度範囲であれば、ソース・ドレイン領域の不純物が十分活性化することができつつ、増速拡散の進行を最小限に抑制することができるためである。
【００２０】
また、ハロゲン元素のイオン注入深さを、ソース・ドレイン領域のイオン注入深さよりも、深くすることが好ましい。
これは、フレンケル欠陥はソース・ドレイン領域とウェル領域との境界に形成されるため、そのフレンケル欠陥の存在する領域よりも外側に当該ハロゲン元素を注入することで、フレンケル欠陥とハロゲン元素との結び付く確率を高めて、増速拡散を効果的に抑制することができるからである。
【発明の効果】
【００２１】
上述したように、本発明の半導体装置の製造方法を用いれば、増速拡散による逆短チャンネル効果を改善することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明により製造される半導体装置の概略断面図である。
【図２】本発明におけるプロセスフローを示した図である。
【図３】逆短チャンネル効果の電気特性を示した特性図である。
【図４】本発明におけるプロセスフローの概略断面図（その１）である。
【図５】本発明におけるプロセスフローの概略断面図（その２）である。
【図６】従来の半導体装置におけるフレンケル型結晶欠陥の存在する領域を示す概略断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の半導体装置の製造方法に関する実施形態を、図１〜図５を参照して説明する。
１．基本構造
図１は、本発明の製造方法によって製造された半導体装置であるＮＭＯＳトランジスタ１０の断面概略図である。
【００２４】
このＮＭＯＳトランジスタ１０は、Ｐウェル領域４内に配置され、熱酸化処理により形成されたゲート酸化膜６と、このゲート酸化膜６上に堆積及びパターニングされたポリシリコンゲート電極１と、から構成される。また、このゲート電極１の両端には、高濃度不純物領域であるソース・ドレイン領域３と、ドレイン耐圧を改善するための低濃度領域であるＬＤＤ領域２が設けられている。また、このＭＯＳトランジスタ１０は、隣接素子との絶縁性を保つために、ＬＯＣＯＳ領域５で囲まれ、そのＬＯＣＯＳ領域の下側には、寄生チャネル反転防止のためのフィールドストップ７が設けられている。また、ソース・ドレイン領域３は、ＮＭＯＳにおいてはＡｓ（砒素）又はＰｈｏｓ（燐）を１ｃｍ2あたり１０15台のイオンを注入して作られる高濃度領域である。
【００２５】
２．フッ素イオン注入
本発明においては、フレンケル欠陥とチャネルドーパントの間にフッ素イオン注入することで、それらの相互作用を遮断して、ソース・ドレインの結晶回復を行いつつ、増速拡散を抑制するのである。具体的には、従来フレンケル欠陥が発生する領域にフッ素イオン注入を行うのである。本発明においてはソース・ドレイン領域３に対してフッ素イオン注入が行われる。つまり、ソース・ドレインへのＡｓ注入の後、マスクレジストを除去することなく連続してフッ素イオン注入が行われる。その結果図１におけるフッ素拡散領域８が形成されることとなる。
【００２６】
このとき、フッ素イオン注入の条件としては、注入エネルギー１０〜１００ｋｅＶ、ドーズ量１×１０14〜５×１０15の範囲内とすることが好ましい。この範囲であれば、Ａｓ注入時に形成されたフレンケル欠陥周辺の未結合手を終端させつつ、後の熱処理で生じる増速拡散を抑制することができるためである。
【００２７】
３．プロセスフロー
図２は本発明の製造方法のプロセスフローであり、図４および図５はその概略断面図である。以下、ＣＭＯＳプロセスをベースに順次説明していく。
【００２８】
３−１．ウェル形成工程
図２（Ｓ１）及び図４（ａ）は、ＰＭＯＳ、ＮＭＯＳのウェル領域形成に関する工程である。ウェル４はイオン注入及びウェルドライブイン熱処理によって５〜１０ｕｍ程度の深さで形成される。また、ウェルを形成した後には、素子分離領域であるＬＯＣＯＳ酸化膜５を５０００〜１００００Å程度の厚さで形成する。また、このＬＯＣＯＳ酸化膜の下には寄生トランジスタの反転耐圧を上げるためのフィールドストップ７が形成されている。
【００２９】
３−２．チャネルドープ工程
図２（Ｓ２）及び図４（ｂ）は、チャネルドープに関する工程である。閾値電圧を合わせ込むためにチャネル領域９に不純物を注入する。このとき、閾値電圧の狙い値によって不純物はＢもしくはＢＦ2が選択される。また、このチャネルドープの後、もしくはその前に、熱酸化によるゲート酸化膜６が１００〜１０００Å程度の厚さで形成される。
【００３０】
３−３．ポリシリゲート形成工程
図２（Ｓ３）及び図４（ｃ）は、ゲート電極形成１に関する工程である。ゲート酸化膜６上にポリシリコンをＣＶＤデポした後、金属化させるための不純物注入がなされる。このときＮＭＯＳに対してはＮ型不純物を注入し、ＰＭＯＳにはＰ型不純物を注入することでデュアルゲートＣＭＯＳトランジスタを形成する。デュアルゲートにすることで、ＮＭＯＳ、ＰＭＯＳ共に表面チャネル型のトランジスタを形成することができ、オンオフ特性の向上、消費電力の低減等ができる。
【００３１】
３−４．ソース・ドレイン形成工程
図２（Ｓ４）及び図５（ａ）は、ソース・ドレイン形成に関わる工程である。ソース・ドレイン３はゲート電極１に対してセルフアラインで形成される場合と、ゲート電極１に対してオフセットさせてある場合とがあるが、いずれの場合であっても、ＮＭＯＳであればＡｓを１００ｋｅＶ、５×１０15程度のドーズ量で注入する。このとき、当該ソース・ドレイン領域は完全に非晶質化するとともに、衝突されたシリコン原子の弾き出しによって、フレンケル欠陥が大量に形成される。具体的には、図５（ａ）において、ソース・ドレイン領域３の外側近傍３´の位置に形成されることとなる。通常であれば、この時点でソース・ドレインに注入された不純物の活性化と、破壊された結晶性の回復のための熱処理が行われるが、本発明においては次のフッ素イオン注入工程を介在させる。
【００３２】
すなわち、フッ素イオン注入を活性化熱処理よりも前に行うことで、増速拡散の発生が抑制されることとなる。なお、活性化熱処理をフッ素イオン注入の後に行った場合、既にある程度増速拡散が進行した後にフッ素注入することになるため、増速拡散の抑制効果は逆の場合と比較して小さくなることになる。
【００３３】
３−５．フッ素イオン注入工程
図２（Ｓ５）及び図５（ｂ）は、フッ素を注入する工程である。このフッ素イオン注入は、本発明においてはソース・ドレイン領域３に対して行われる。つまり、ソース・ドレインへのＡｓ注入の後、マスクレジストを除去することなく連続して処理される。
【００３４】
このとき、フッ素イオン注入の条件としては、注入エネルギー１０〜１００ｋｅＶ、ドーズ量１×１０14〜５×１０15の範囲内とすることが好ましい。この範囲であれば、Ａｓ注入時に形成されたフレンケル欠陥周辺の未結合手を終端させつつ、後の熱処理で生じる増速拡散を抑制することができるためである。
【００３５】
また、このフッ素イオン注入深さを、ソース・ドレイン領域のイオン注入深さよりも、深くすることが好ましい。このように構成することで、フッ素イオン注入領域８は、フレンケル欠陥の存在領域を完全にオーバーラップすることとなり、ちょうどソース・ドレインの外周を覆うようにフッ素イオン注入領域を形成することができる。その結果、フレンケル欠陥とチャネルドーパントとの結びつきによって生じる増速拡散を効果的に抑制することができる。
【００３６】
３−６．活性化熱処理工程
図２（Ｓ６）はソース・ドレイン領域の不純物の活性化と再結晶化を目的とした熱処理である。
【００３７】
この熱処理条件としては、窒素雰囲気、８００〜９００℃、１０〜６０分の範囲内とすることが好ましい。このような範囲であれば、不純物の活性化と再結晶化を十分に達成させつつ、フレンケル欠陥がフッ素イオンによって終端して、増速拡散を抑制することができる。
【００３８】
３−７．ＬＤＤ形成
図２（Ｓ７）及び図５（ｃ）はＬＤＤ領域２を形成する工程である。ソース・ドレイン３をゲートポリ１に対してオフセットさせた場合には、このＬＤＤ領域２はゲートポリ１に対してセルフアラインで形成される。素子としての駆動能力は低下するものの、短チャンネル効果抑制とドレイン耐圧向上に適したドレイン構造である。このＬＤＤ領域２の注入条件としては、ＮＭＯＳであれば例えば、Ｐｈｏｓ、５０〜８０ｋｅＶ、１×１０12〜５×１０12程度の範囲で処理される。
【００３９】
また、Ｓ７以降の工程は通常のＣＭＯＳプロセスに従う。すなわち、ゲート電極のシリサイド化、層間絶縁膜の形成、コンタクトホールの形成、メタル配線の形成により、ＣＭＯＳデバイスを形成することができる。
【符号の説明】
【００４０】
１    ゲート電極
２    ＬＤＤ領域
３    ソース・ドレイン領域
３´  フレンケル欠陥存在領域
４    ウェル領域
５    ＬＯＣＯＳ
６    ゲート酸化膜
７    フィールドストップ
８    フッ素イオン注入領域
９    チャネルドープ領域
１０  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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