(57)【要約】【課題】閾値電圧分布幅が拡大したとしてもデータの信頼性を保持できるようにする。【解決手段】メモリセルＭＣに所定の仮書込電圧を印加した後、メモリセルＭＣの書込速度を判別する（Ｓ１、Ｓ２）。その後、書込速度に応じた閾値電圧分別処理を行い（Ｓ３〜Ｓ５）、書込みデータに応じて閾値電圧調整処理を行う（Ｓ６〜Ｓ９）。【選択図】図６
2011134416.tif 000002
【特許請求の範囲】
【請求項１】
電気的書換可能な不揮発性のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路とを備え、
前記制御回路は、前記メモリセルの書込み速度を判別し、当該速度判別結果に基づき分別された複数のメモリセル群に対応した複数の閾値電圧領域内においてそれぞれ前記メモリセルの閾値電圧を書込みデータに応じて調整することでデータを書込むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記メモリセルのデータを読出すときには、前記複数の閾値電圧領域の境界電圧を読出電圧として設定し前記複数の閾値電圧領域のうちの何れの閾値電圧領域内の閾値電圧であるか判定した後、当該判定された閾値電圧領域内に読出電圧を設定し前記データを読出すことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記複数の閾値電圧領域内でそれぞれ前記メモリセルの閾値電圧を調整する前に、前記閾値電圧領域の数と等しい閾値電圧分布数となるように前記メモリセルの書込速度に応じて当該メモリセルの閾値電圧を振り分けて調整することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記メモリセルに所定の仮書込電圧を印加した後の閾値電圧が所定の読出電圧よりも低いメモリセルについて書込速度が所定速度未満であるメモリセルと分別し所定電圧以下の閾値電圧領域に振り分けて調整し、前記メモリセルに所定の仮書込電圧を印加した後の閾値電圧が所定の読出電圧以上となるメモリセルについて書込速度が前記所定速度以上であるメモリセルと分別し前記所定電圧よりも高い閾値電圧領域に振り分けて調整することを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルのデータを消去するときに前記メモリセルの書込速度に応じて各メモリセルの閾値電圧を振り分けて調整することを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書換可能なメモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリなど）は、例えば携帯機器用途で動画などの大容量データを扱うために応用されつつある。大容量データを扱うためには素子の微細化、設計ルールの縮小化する必要があり、さらにはデータ書込みの高速化が不可欠な技術となる。
【０００３】
この種の課題を解決するため、例えば特許文献１の技術思想が供されている。この特許文献１記載の技術思想によれば、書き込み速度ベリファイを行い、メモリセルを第１のセル群と当該第１のセル群よりも書き込み速度の遅い第２のセル群とに分類する識別データを取得し、第１のセル群と第２のセル群とに異なる書込条件で交互に電気的書込みしている。この技術思想を適用するとデータ書込みを高速化できる。
【０００４】
ところで、素子を微細化すると、メモリセルの素子特性は、イオンインプランテーション工程時における不純物注入量の多少、ゲート長やゲート幅およびその他素子構成要素の膜厚のばらつき、エッチング処理量の大小などの要因で大きく変化する。
【０００５】
このため、各メモリセル間の素子特性のばらつきを生じ、多数のメモリセルによる閾値分布幅の拡大が避けられない。閾値分布幅が拡大すると、動作速度が低下し、メモリセル選択／非選択比が低下し、自己電界ばらつき、近接効果ばらつきが引き起こされる。したがって、特許文献１の技術思想を適用したとしても、記憶データの信頼性に劣ってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、閾値電圧分布幅が拡大したとしてもデータの信頼性を保持できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電気的書換可能な不揮発性のメモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路とを備え、前記制御回路は、前記メモリセルの書込み速度を判別し、当該速度判別結果に基づき分別された複数のメモリセル群に対応した複数の閾値電圧領域内においてそれぞれ前記メモリセルの閾値電圧を書込みデータに応じて調整することでデータを書込むことを特徴としている。
【発明の効果】
【０００９】
本発明の一態様によれば、閾値電圧分布幅が拡大したとしてもデータの信頼性を保持できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態における電気的構成を示すブロック図
【図２】メモリセルアレイの一部の回路構成図
【図３】ＮＡＮＤセルユニットの模式的な構造を示す縦断面図
【図４】閾値電圧分布とメモリセル数の関係を概略的に示す説明図
【図５】消去状態におけるメモリセルの閾値電圧分布を概略的に示す説明図
【図６】データ書込処理の概略的な流れを示すフローチャート
【図７】多数のメモリセルの閾値電圧分布を示す説明図
【図８】データ読出処理の概略的な流れを示すフローチャート
【図９】本発明の第２実施形態における消去処理の流れを概略的に示すフローチャート
【発明を実施するための形態】
【００１１】
（第１実施形態）
本発明の不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１実施形態について図１ないし図８を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を概略的なブロック図により示している。この図１に示すように、フラッシュメモリ装置１は、データを記憶するメモリセルＭＣを多数（複数）マトリックス状に具備したメモリセルアレイＡｒを具備している。メモリセルＭＣに記憶されたデータは消去／書込／読出可能に構成されている。
【００１３】
このメモリセルアレイＡｒ内には複数のビット線ＢＬと、複数のワード線ＷＬと、共通ソース線ＣＳＬとが構成されており、各メモリセルＭＣは平面的にはビット線ＢＬとワード線ＷＬとの交差領域に位置して構成されている。このメモリセルアレイＡｒの周辺には、キャッシュメモリＣＭ、センスアンプ回路ＳＡ／ＰＢが構成されており、これらはメモリセルアレイＡｒ内のメモリセルＭＣに対する書込／読出時に用いられる。
【００１４】
その他、フラッシュメモリ装置１内には、制御回路２、アドレスレジスタ３、ワード線制御回路４、ビット線制御回路５、入出力バッファ６などが構成されている。その他、ワード線ＷＬに高電圧を印加するための電圧発生回路や、読出し対象とされたブロックが不良ブロックであるか否かを判定するための不良ブロック判定回路が設けられている。制御回路２は制御端子ＣＯＮＴに接続されており、各ブロック３〜６の動作を主体的に制御するブロックとして設けられている。
【００１５】
入出力バッファ６は、入出力端子Ｉ／Ｏに接続されており、制御回路２からの制御に応じて入出力信号ピンＩ／Ｏを介してデータを入出力する。この入出力バッファ６は、このデータ入出力時に一時記憶するバッファとして設けられている。
【００１６】
アドレスレジスタ３は、制御回路２からの制御信号に応じて入出力バッファ６にアドレスデータが入力されたことが検出されると当該アドレスデータを記憶する。ワード線制御回路４はロウデコーダ４ａによりワード線ＷＬを選択し、ビット線制御回路５がカラムデコーダ５によりビット線ＢＬを選択する。これにより、メモリセルアレイＡｒ内のメモリセルＭＣを指定可能になっている。ワード線制御回路４はワード線ＷＬの印加電圧を制御する回路であり、ビット線制御回路５はビット線ＢＬの電圧を制御、検出するための回路として設けられている。
【００１７】
図２は、メモリセルアレイの一部とその周辺ブロックの電気的構成を示している。
図２に示すように、メモリセルアレイＡｒは、複数のブロックＢ（Ｂ0〜Ｂj-1）から構成されている。これら複数のブロックＢは列方向（Ｙ方向）に併設されており、各ブロックＢは行方向（Ｘ方向）に併設された複数のＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn-1）により構成されている。ＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn-1）に対応してそれぞれビット線ＢＬ（ＢＬ0〜ＢＬn-1）が設けられており、ビット線ＢＬ（ＢＬ0〜ＢＬn-1）はそれぞれ列方向に延伸している。
【００１８】
１つのＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＳＴＤ、ＳＴＳと、これらの選択ゲートトランジスタＳＴＤ、ＳＴＳ間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルＭＣ（メモリセルトランジスタ）とを備えている。選択ゲートトランジスタＳＴＤは、そのドレインがビット線ＢＬに接続されており、選択ゲートトランジスタＳＴＳは、そのソースがソース線ＣＳＬに接続されている。
【００１９】
メモリセルＭＣは、その制御ゲート電極ＣＧ（後述の図３参照）がワード線ＷＬ（ＷＬ0〜ＷＬm-1）で連結して共通接続されている。また、選択ゲートトランジスタＳＴＤは、そのゲート電極ＳＧＤ（後述の図３参照）が選択ゲート線ＳＧＬＤで連結して共通接続されている。さらに、選択ゲートトランジスタＳＴＳは、そのゲート電極ＳＧＳ（後述の図３参照）が選択ゲート線ＳＧＬＳで連結して共通接続されている。これらの選択ゲート線ＳＧＬＤ、ＳＧＬＳは、ブロックＢ毎に設けられている。
【００２０】
図３は、セルユニットの構造を模式的に示している。この図３に示すように、半導体基板７の表層にはｎウェル７ａおよびｐウェル７ｂが順に構成されている。ｐウェル７ｂ上には、ゲート絶縁膜８を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成されている。また、この選択ゲート電極ＳＧＤの形成領域から平面的に離間して、選択ゲートトランジスタＳＴＳの選択ゲートＳＧＳがｐウェル領域７ｂ上にゲート絶縁膜８を介して形成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間の半導体基板７ｂ上には、ゲート絶縁膜８を介してメモリセルＭＣのゲート電極ＭＧが複数構成されている。このゲート電極ＭＧは、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ（ワード線ＷＬ）との間にゲート間絶縁膜９を挟んで積層された構造をなしている。
【００２１】
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間の半導体基板７の表層には、ソース／ドレイン領域となる不純物拡散層７ｃが形成されている。
【００２２】
選択ゲート電極ＳＧＳの片脇の半導体基板７の表層にはソース線コンタクト用の不純物拡散層７ｄが形成されている。この不純物拡散層７ｄ上にはソース線ＣＳＬが電気的に接続されている。選択ゲート電極ＳＧＤの片脇の半導体基板７の表層にはビット線コンタクト用の不純物拡散層７ｄが形成されている。
【００２３】
各メモリセルＭＣは、それぞれ浮遊ゲート電極ＦＧを具備しており、浮遊ゲート電極ＦＧの電子注入量に応じた４値以上のデータ（多値：例えば２ビットデータ）を記憶する。本実施形態では、１本のワード線ＷＬにより行方向に接続されたメモリセルＭＣが１ページを構成する。尚、この単位となる１ページは、偶数番のピット線ＢＬに対応するメモリセルＭＣと奇数番のビット線ＢＬに対応するメモリセルＭＣがそれぞれ１ページを構成するように設けても良い。データはこのページ毎に書込／読出できるように構成されている。
【００２４】
また、図１に示すキャッシュメモリＣＭは、メモリセルアレイＡｒと同様の構造を具備し、メモリセルアレイＡｒの１メモリセル当たりの記憶ビット数よりも少ないビット数を記憶するように構成されている。これは、キャッシュメモリＣＭが書込／読出速度を重視するためである。本実施形態では、キャッシュメモリＣＭは例えば２値のデータ（１ビットデータ）を記憶する。このキャッシュメモリＣＭは、セルユニットＵＣの構造が複数ブロックＢ分用意され入出力バッファ６を介して外部から一旦データ入力され、その後、センスアンプ回路ＳＡ／ＰＢがメモリセルアレイＡｒに書込む。
【００２５】
図２に示すように、メモリセルアレイＡｒ内のビット線ＢＬにはセンスアンプ回路ＳＡ／ＰＢが接続されている。このセンスアンプ回路ＳＡ／ＰＢは、ビット線ＢＬの電圧センシング回路ＳＡを備えると共にデータ記憶回路ＰＢを備えている。図示しないが、電圧センシング回路ＳＡおよびデータ記憶回路ＰＢはそれぞれ行方向に１ページ分配列されている。各データ記憶回路ＰＢは、メモリセルＭＣから読出されるデータを保持する機能を有すると共に、メモリセルＭＣの書込データを保持する機能を備えている。
【００２６】
ここで、２値記憶方式のＮＡＮＤ型フラッシュメモリ装置１の書込方式を概略的に説明する。２値ＮＡＮＤ型フラッシュメモリ装置１は、１つのメモリセルＭＣの閾値電圧が２通りの電圧分布の何れかの分布内に調整されることにより、１つのメモリセルＭＣが４値データ（”１”、”０”）を記憶する。
【００２７】
図４は、メモリセルＭＣの閾値電圧分布とメモリセルアレイＡｒ内のメモリセルＭＣの数の関係を示している。
この図４において、Ａ分布〜Ｂ分布は、それぞれ２値データ（”１”、”０”）に対応した閾値電圧分布を示している。また、Ｅ分布は、２値データがブロック消去された後の閾値電圧分布を示しており、本実施形態ではデータは割り当てられない。
【００２８】
これらのＡ分布〜Ｂ分布は互いに異なる分布に予め設定されており、Ｅ分布、Ａ分布、Ｂ分布は、予めこの順に高い閾値電圧分布になるように互いに離間して設定されている。
具体的には、Ｅ分布の上限値Ｖｅｈは、Ａ分布の下限値Ｖａｌよりも低い電圧値に設定されている。Ｂ分布の下限値ＶｂｌはＡ分布の上限値Ｖａｈよりも高い電圧値に設定されている。これらのＡ分布〜Ｂ分布の電圧分布は、所定のマージン電圧を見込んで互いに離間するように設定されている。
【００２９】
図４中において、Ｖａは、２値データを読み出すために選択ワード線ＷＬに与えられる電圧を示しており、Ｖｒｅａｄはデータを読出すときにＮＡＮＤセルユニットＵＣ中の非選択ワード線ＷＬに与えられる電圧を示しており、メモリセルＭＣが記憶するデータ値に関わらずメモリセルＭＣを導通させる電圧を示している。
【００３０】
メモリセルＭＣのデータが消去状態から多値の最終書込状態に至るまでの全メモリセルＭＣの閾値電圧分布について説明する。
図５に示すように、全てのメモリセルＭＣが１閾値電圧分布（Ｅ分布）内に調整された消去状態を考慮する。消去状態においても全てのメモリセルＭＣの消去閾値電圧分布は所定の閾値電圧幅を有している。
【００３１】
図６は、消去状態から最終書込状態に至るまでの書込処理の流れを概略的なフローチャートにより示している。制御回路２、４、５（以下制御回路２等と称す）は、各メモリセルＭＣに対してページ毎に図６に示す書込処理を行う。書込処理は、書込速度判別用の仮書込処理（Ｓ１〜Ｓ２）、当該書込速度に応じた閾値電圧分別処理（Ｓ３〜Ｓ５）、書込みデータに応じて大小調整する閾値電圧調整処理（最終書込処理：Ｓ６〜Ｓ９）に大きく分けられる。
【００３２】
まず、制御回路２等は、書き込速度判別用の仮書込処理を行うため、メモリセルＭＣ（ワード線ＷＬ）に所定の仮書込電圧を例えば所定時間印加することでプログラム（Ｓ１）することで全メモリセルＭＣの閾値電圧Ｖｔｈを上昇調整した後、速度判別用の読出電圧Ｖ0を印加して読出すことで書込速度を判別する（Ｓ２）。このように、仮書込処理を行う理由は、メモリセルＭＣの閾値電圧Ｖｔｈの上昇速度が多数のメモリセルＭＣに応じて異なるためである。
【００３３】
図７（ａ）は、このときの多数のメモリセルＭＣによる閾値電圧分布を概略的に示している。この図７（ａ）に示すように、仮書込処理後の多数のメモリセルＭＣの閾値電圧Ｖｔｈの分布Ｘ0は消去分布Ｅよりも狭くすることはできるものの大きく拡がる傾向がある。これは、メモリセルＭＣの素子特性がイオンインプランテーション工程時における不純物注入量の多少、ゲート長やゲート幅およびその他素子構成要素の膜厚のばらつき、エッチング処理量の大小などの要因で大きく変化するためであり、これにより、多数のメモリセルＭＣの書込速度がそれぞれ異なってしまうためである。
【００３４】
速度判別用の読出電圧Ｖ0は、ステップＳ１の書込電圧および印加時間に応じて予め設定される電圧であり、２種類（所定速度未満、所定速度以上）の書込速度に分別するときには、閾値電圧分布Ｘ0の最大電圧と最小電圧の中間電圧（例えば平均値）となるように予め設定されている。閾値電圧Ｖｔｈが読出電圧Ｖ0よりも低いときには書込速度が所定速度未満と分別し、読出電圧Ｖ0以上のときには書込速度が所定速度以上と分別する。尚、多数のメモリセルＭＣの書込速度を３種類以上に分別しても良い。
【００３５】
図６に戻って、制御回路２等は、書込速度を判別した（Ｓ１、Ｓ２）後、書込速度に応じた閾値電圧分別処理を行う（Ｓ３〜Ｓ５）。具体的には、制御回路２等は、ワード線ＷＬに書込速度に応じた所定の書込電圧を所定時間印加することでプログラム（Ｓ３）した後、書込速度に応じたベリファイ電圧を印加し（Ｓ４）、ベリファイ処理がＯＫとなる（Ｓ５：ＹＥＳ）までステップＳ３から繰り返す。
【００３６】
図７（ｂ）は、このときの多数のメモリセルＭＣによる閾値電圧分布を概略的に示している。前述のように多数のメモリセルＭＣを高速、低速の２種類の書込速度に分別したときには、この図７（ｂ）に示すように、制御回路２等は、書込速度が低速のメモリセルＭＣに対しては、書込時間を短くしたり、ワード線ＷＬの印加電圧を低下して印加したりすることで、閾値電圧Ｖｔｈを比較的低い分布Ａ1に振り分けて調整する。
【００３７】
逆に、制御回路２等は、書込速度が高速のメモリセルＭＣに対しては、書込時間を長くしたりワード線ＷＬの印加電圧を上昇して印加したりすることで、閾値電圧Ｖｔｈを比較的高い分布Ｂ1に振り分けて調整する。これらの分布Ａ1およびＢ1は、互いに離間した電圧分布となるように設定されているが、両分布Ａ1およびＢ1は共に閾値電圧分布Ｘ0に比較して狭い分布となっている。
【００３８】
図６に戻って、制御回路２等は、センスアンプ回路ＳＡ／ＰＢを構成するデータ記憶回路ＰＢにキャッシュメモリＣＭからデータをロード（Ｓ６）した後、ワード線ＷＬに所定の書込電圧を印加することでプログラムし（Ｓ７）、書込速度及びデータに応じたベリファイ電圧を印加し（Ｓ８）、ベリファイ処理がＯＫとなるまでステップＳ７から繰り返す（Ｓ９）。
【００３９】
図７（ｃ）は、このときの多数のメモリセルＭＣによる閾値電圧分布を概略的に示している。この図７（ｃ）に示すように、制御回路２等は、ステップＳ３〜Ｓ５にて分布Ａ1内に閾値電圧Ｖｔｈが調整されたメモリセルＭＣの閾値電圧Ｖｔｈを上昇調整することでステップＳ７において閾値電圧分布Ａ11、Ａ12内の何れかに調整する。すなわち、制御回路２等は、書込速度が比較的遅いメモリセルＭＣの閾値電圧Ｖｔｈを閾値電圧分布Ａ11、Ａ12内の何れかに調整する。
【００４０】
逆に、制御回路２等は、ステップＳ３〜Ｓ５にて分布Ｂ1内に閾値電圧Ｖｔｈが調整されたメモリセルＭＣの閾値電圧Ｖｔｈを上昇調整することで、ステップＳ７において閾値電圧分布Ｂ11、Ｂ12内の何れかに調整する。すなわち、制御回路２等は、書込速度が比較的速いメモリセルＭＣの閾値電圧Ｖｔｈを閾値電圧分布Ｂ11、Ｂ12内の何れかに調整する。
【００４１】
図７（ｃ）に示すように、これらの閾値電圧分布Ａ11、Ａ12、Ｂ11、Ｂ12は、互いに離間してこの順に高くなる分布となっている。このようにして、各メモリセルＭＣは、その閾値電圧Ｖｔｈが４つの閾値電圧分布Ａ11、Ａ12、Ｂ11、Ｂ12内の何れかの分布内に調整されることによって１ビット（２値）を記憶する。
【００４２】
図８は、メモリセルＭＣの記憶データを読み出すときの流れを示すフローチャートを示している。前述したように、各メモリセルＭＣの閾値電圧Ｖｔｈが４つの閾値電圧分布Ａ11、Ａ12、Ｂ11、Ｂ12内の何れかの分布内に調整されている。図８に示すように、データの読出時には、書込速度判別用の読出処理を行った（Ｔ１）後に、データに応じた読出処理を行う（Ｔ２）。
【００４３】
具体的には、制御回路２等は、分布Ａ１２の上限値よりも高く分布Ｂ11の下限値よりも低い電圧を読出電圧Ｖｒｅｆとして設定し、この読出電圧Ｖｒｅｆを印加することで閾値電圧Ｖｔｈが当該読出電圧Ｖｒｅｆよりも低いか、読出電圧Ｖｒｅｆ以上かを判定する。
【００４４】
そして、制御回路２等は、読出電圧Ｖｒｅｆよりも低いと判定されたときには分布Ａ11又はＡ12の何れかの分布内に属していると判定し、分布Ａ11の上限値よりも高く分布Ａ12の下限値よりも低く設定された電圧を読出電圧Ｖａとして設定して読み出す。これにより、制御回路２等は、閾値電圧Ｖｔｈが分布Ａ11、分布Ａ12内の何れの電圧であるかを判定することで記憶データを読み出すことができる。
【００４５】
逆に、制御回路２等は、読出電圧Ｖｒｅｆ以上と判定されたときには分布Ｂ11又はＢ12の何れかの分布内に属していると判定し、分布Ｂ11の上限値よりも高く分布Ｂ12の下限値よりも低く設定された電圧を読出電圧Ｖｂとして設定し読出す。これにより、制御回路２等は、閾値電圧Ｖｔｈが分布Ｂ11、Ｂ12内の何れの分布内の電圧であるかを判定することで記憶データを読み出すことができる。
【００４６】
本実施形態によれば、制御回路２等は、各メモリセルＭＣの書込速度を判別し、当該速度判別結果に基づいて分別された複数のメモリセルＭＣ群に対応した複数の閾値電圧領域（Ｖｒｅｆよりも低い閾値電圧領域Ｖｄ１、Ｖｒｅｆ以上の閾値電圧領域Ｖｄ２）内においてそれぞれメモリセルＭＣの閾値電圧Ｖｔｈを書込みデータに応じて調整することでデータを書込んでいる。
【００４７】
具体的には、制御回路２等は、２値データをメモリセルＭＣに記憶させるときに、書込速度の遅いメモリセルＭＣについては、閾値電圧領域Ｖｄ１内でデータに応じて２つの閾値電圧分布Ａ11、Ａ12内に調整している。逆に、制御回路２等は、書込速度の速いメモリセルＭＣについては、閾値電圧領域Ｖｄ２内でデータに応じて２つの閾値電圧分布Ｂ11、Ｂ12内に調整している。したがって、たとえ多数のメモリセルＭＣの閾値分布幅が拡大したとしても、閾値電圧Ｖｔｈを合計４つの電圧分布Ａ11、Ａ12、Ｂ11、Ｂ12内の何れかに調整することで２値データを書込むことができ、データの信頼性を保持できる。
また、自身のメモリセルＭＣが書込速度に応じたフラグを記憶しているため、別途記憶領域を設ける必要なく構成できる。
【００４８】
制御回路２等は、メモリセルＭＣのデータを読出すときには、複数の閾値電圧領域Ｖｄ１、Ｖｄ２の境界電圧を読出電圧Ｖｒｅｆとして設定し、何れの閾値電圧領域Ｖｄ１、Ｖｄ２の何れの領域内の閾値電圧Ｖｔｈであるか判定した後、判定された閾値電圧領域Ｖｄ１、Ｖｄ２内に読出電圧Ｖａ、Ｖｂをそれぞれ設定してデータを読み出すため、書込速度の速遅に関わらず読出すことができる。
【００４９】
制御回路２等は、２つ（複数）の閾値電圧領域Ｖｄ１、Ｖｄ２内でそれぞれメモリセルＭＣの閾値電圧Ｖｔｈを調整する前に、メモリセルＭＣの書込速度に応じて２つ（前記閾値電圧領域Ｖｄ１、Ｖｄ２の数と同じ数）の電圧分布Ａ1、Ｂ1に振り分けて調整しているため、個々のメモリセル特性のバラツキに応じて閾値電圧Ｖｔｈを調整できる。
【００５０】
制御回路２等は、メモリセルＭＣに所定の仮書込電圧を印加した後の閾値電圧Ｖｔｈが所定の読出電圧Ｖ0よりも低いメモリセルＭＣについて書込速度が所定速度未満であるメモリセルＭＣと分別し所定電圧Ｖｘ又はＶｒｅｆ以下の閾値電圧領域に振り分けて調整し、前記メモリセルＭＣに所定の仮書込電圧を印加した後の閾値電圧Ｖｔｈが所定の読出電圧Ｖ0以上となるメモリセルＭＣについて書込速度が所定速度以上であるメモリセルＭＣと分別し所定電圧Ｖｘ又はＶｒｅｆよりも高い閾値電圧領域に振り分けて調整しているため、個々のメモリセルＭＣの特性のバラツキに応じて閾値電圧Ｖｔｈを調整できる。
【００５１】
（第２実施形態）
図９は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、データを消去処理するときに当該メモリセルの書込速度に応じて各メモリセルの閾値電圧を振り分けて調整しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５２】
図９は、消去処理の流れをフローチャートにより示している。ＮＡＮＤ型フラッシュメモリ装置１ではブロックＢ毎に消去処理が行われる（Ｕ２）。本実施形態では、当該ステップＵ２の処理を行う前に、前述のステップＴ１に示した書込速度判別用の読出処理を行う（Ｕ１）。
【００５３】
具体的には、制御回路２等は、分布Ａ12の上限値よりも高く分布Ｂ11の下限値よりも低い電圧を読出電圧Ｖｒｅｆとして設定し、メモリセルＭＣの閾値電圧Ｖｔｈが当該読出電圧Ｖｒｅｆよりも低いか読出電圧Ｖｒｅｆ以上か判定する。これにより、対象となるメモリセルＭＣの書込速度が速いか遅いか判別できる。
【００５４】
そして、制御回路２等は、ステップＵ２にてブロック消去処理を行った後、書込速度に応じた閾値電圧分別処理を行う（Ｕ３〜Ｕ５）。具体的には、制御回路２等は、ワード線ＷＬに書込速度に応じた所定の書込電圧を所定時間印加することでプログラム（Ｕ３）した後、書込速度に応じたベリファイ電圧を印加し（Ｕ４）、ベリファイ処理がＯＫとなる（Ｕ５：ＹＥＳ）までステップＵ３から繰り返す。これらのステップＵ３〜Ｕ５の処理を全ページに渡って繰り返す（Ｕ６）ことで、消去処理を完了する。すなわち、本実施形態では、消去処理を行うときに、書込速度に応じた閾値電圧分別処理を行っている。
【００５５】
すると、制御回路２等は、データの書込処理を行うときには、前述実施形態で説明した閾値電圧調整処理（Ｓ６〜Ｓ９）を行うだけでデータを書込むことができるため、書込処理を素早く行うことができる。
【００５６】
以上説明したように、本実施形態によれば、メモリセルＭＣのデータを消去するときに各メモリセルＭＣの閾値電圧Ｖｔｈを予め振り分けて調整しているため、前述実施形態とほぼ同様の作用効果を奏すると共に、書込処理を行うときには素早く処理することができる。
【００５７】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
【００５８】
前述実施形態では２値の書込みについて示したが、３値または４値またはそれ以上の書込みに適用できる。この場合、２つの閾値電圧領域Ｖｄ１、Ｖｄ２内において３値、４値データに応じてそれぞれメモリセルＭＣの閾値電圧Ｖｔｈを調整するようにしても良いし、３つ以上の閾値電圧領域を設定し、当該設定領域内で３値、４値データに応じてメモリセルＭＣの閾値電圧Ｖｔｈを調整するようにしても良い。
【００５９】
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、その他の不揮発性半導体記憶装置に適用できる。Ｅ分布にデータを割り当てない実施形態を示したが、Ｅ分布にデータを割り当てた実施形態にも適用できる。また、Ｅ分布とＡ分布が互いにオーバーラップしている実施形態に適用できる。
【００６０】
前記した実施形態中に記載された条件範囲内において、適宜条件選択を行うことで同等の効果を奏する。上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【符号の説明】
【００６１】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は制御回路、４はワード線制御回路（制御回路）、５はビット線制御回路（制御回路）、ＭＣはメモリセル、Ａｒはメモリセルアレイを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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