(57)【要約】【課題】素子分離溝の底側の中空部を、素子分離溝の開口側に形成した絶縁層を除去することなく形成できる半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板１にＳｉＯＮ膜２、リンドープ多結晶Ｓｉ膜３、ＳｉＮ膜４、ＳｉＯ２膜５を形成する工程と、エッチングによって第１のＳＴＩ溝８０を形成する工程と、第１のＳＴＩ溝８０を含む領域にポリシラザン溶液を塗布して第１のシリコン酸化層７０を形成する工程と、第１のシリコン酸化層７０を覆うようにＣＶＤ法によって第２のシリコン酸化層７１を形成する工程と、第１のＳＴＩ溝８０の外部の領域で第２のシリコン酸化層７１をエッチングして第１のシリコン酸化層７０を露出させ、その露出部分から溶剤を浸入させて第１のシリコン酸化層７０を除去する工程と、を含む。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板の表面領域に絶縁膜、導電膜、及びマスク膜を形成する工程と、
前記マスク膜をマスクとして前記導電膜、前記絶縁膜、及び前記半導体基板をエッチングして複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を含む領域に第１の絶縁層を形成する工程と、
前記第１の絶縁層を覆うように、前記第１の絶縁層とは溶剤に対する溶解性が異なる第２の絶縁層を形成する工程と、
前記素子分離溝の外部の領域で前記第２の絶縁層をエッチングして前記第１の絶縁層を露出させる工程と、
前記露出した部分から前記第１の絶縁層を溶解させる溶剤を浸入させて前記第１の絶縁層を除去し、前記素子分離溝内に中空部を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１の絶縁層は、塗布型のシリコン酸化層であり、
前記第２の絶縁層は、化学気相堆積法により形成されたシリコン酸化層である、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁層は、ポリシラザン又は水素シルセスキオサンを用いたスピンオングラス層である、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は、メモリセル領域及び周辺回路領域を有し、
素子分離溝を形成する工程は、前記半導体基板の前記メモリセル領域に前記複数の素子分離溝を所定幅で形成すると共に、前記半導体基板の前記周辺回路領域に前記メモリセル部における前記素子分離溝の幅より広い幅で前記複数の素子分離溝を形成し、
前記第１の絶縁層を露出させる工程は、前記メモリセル領域における前記第１の絶縁層を前記周辺回路領域における前記第１の絶縁層から分離する隔壁の内側で前記第１の絶縁層を露出させる、
請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、素子分離領域の形成方法として、半導体基板に形成した溝に絶縁層を埋め込むシャロートレンチアイソレーション（Shallow Trench Isolation: ＳＴＩ）技術が採用されている。このＳＴＩ技術によるＳＴＩ溝の幅は例えば３０ｎｍに達している。ＳＴＩ溝の微細化は、素子間の近接作用により半導体装置の特性劣化を招来する要因となり得るため、ＳＴＩ溝中に中空部を形成することが提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の半導体装置の製造方法では、半導体基板にトレンチを形成するステップと、トレンチを水溶性ガラスで埋め込むステップと、水溶性ガラスをエッチングバックするステップと、エッチングバックにより生じた窪みにシリコン二酸化物を化学蒸着するステップと、シリコン二酸化物をエッチングバックして開口を設けるステップと、この開口を介して水溶性ガラスを除去するステップと、開口を埋めるステップとによってＳＴＩ溝中に中空部を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１６０２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、素子分離溝の底側の中空部を、素子分離溝の開口側に形成した絶縁層を除去することなく形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板の表面領域に絶縁膜、導電膜、及びマスク膜を形成する工程と、前記マスク膜をマスクとして前記導電膜、前記絶縁膜、及び前記半導体基板をエッチングして複数の素子分離溝を形成する工程と、前記複数の素子分離溝を含む領域に第１の絶縁層を形成する工程と、前記第１の絶縁層を覆うように、前記第１の絶縁膜とは溶剤に対する溶解性が異なる第２の絶縁層を形成する工程と、前記素子分離溝の外部の領域で前記第２の絶縁層をエッチングして前記第１の絶縁層を露出させる工程と、前記露出した部分から前記第１の絶縁層を溶解させる溶剤を浸入させて前記第１の絶縁層を除去し、前記素子分離溝内に中空部を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、素子分離溝の底側の中空部を、素子分離溝の開口側に形成した絶縁層を除去することなく形成することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図１Ｂ】（ｄ）〜（ｇ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す平面図。
【発明を実施するための形態】
【０００９】
本実施の形態に係る半導体装置の製造方法は、例えばＮＡＮＤ型フラッシュメモリの製造工程に適用され、メモリセルが形成されるメモリセル領域、及びメモリセルを駆動するための周辺回路が形成される周辺回路領域に、複数の素子分離溝としてのＳＴＩ溝を形成する。
【００１０】
図１Ａ（ａ）〜（ｃ）、図１Ｂ（ｄ）〜（ｇ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１１】
まず、図１Ａ（ａ）に示すように、例えばシリコン基板からなる半導体基板１に、ゲート絶縁膜となる絶縁膜としてのＳｉＯＮ膜２を成膜する。さらに、ＳｉＯＮ膜２の上に、フローティングゲートとなる導電膜としてのリンドープ多結晶Ｓｉ膜３を成膜する。ＳｉＯＮ膜２の膜厚は例えば８ｎｍ、リンドープ多結晶Ｓｉ膜３の膜厚は例えば８０ｎｍである。
【００１２】
次に、リンドープ多結晶Ｓｉ膜３の上に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）の研磨ストッパーとなるＳｉＮ膜４を例えば７０ｎｍの膜厚で成膜する。
【００１３】
次に、半導体基板１の全面にＲＩＥ（Reactive Ion Etching：反応型イオンエッチング）のマスクとなるマスク膜としてのＳｉＯ２膜５をＣＶＤ（Chemical Vapor Deposition）法により成膜する。さらに、このＳｉＯ２膜５の上にフォトレジストを塗布してフォトレジスト膜６を成膜する。
【００１４】
次に、リソグラフィ技術によりフォトレジスト膜６をパターンニングする。そして、このパターンニングされたフォトレジスト膜６をマスクとして、ＲＩＥによりＳｉＯ２膜５をエッチングしてハードマスクを形成する。この後、フォトレジスト膜６は、アッシング及び硫酸と過酸化水素水との混合液によるエッチングにより除去される。
【００１５】
次に、図１Ａ（ｂ）に示すように、エッチングされたＳｉＯ２膜５をハードマスクとし、ＲＩＥによってＳｉＮ膜４、リンドープ多結晶Ｓｉ膜３、ＳｉＯＮ膜２、半導体基板１を順次エッチングする。このエッチングの深さは、例えば２２０ｎｍである。
【００１６】
このエッチングによって、メモリセル領域１Ａにおける複数の第１のＳＴＩ溝８０、及び周辺回路領域１Ｂにおける複数の第２のＳＴＩ溝８１が形成される。第１のＳＴＩ溝８０は、互いに平行に一定の溝幅（例えば３０ｎｍ以下）で形成されている。また、第２のＳＴＩ溝８１は、第１のＳＴＩ溝８０の溝幅よりも広い幅（例えば４０ｎｍ以上）で、第１のＳＴＩ溝８０と平行に形成されている。
【００１７】
図２は、このエッチングが完了した状態における半導体基板１の平面図である。この図に示すように、半導体基板１には、複数の第１のＳＴＩ溝８０のそれぞれの一端部８０ａに連通する第１領域９１ａを囲うように形成された第１のダミーライン９１と、複数の第１のＳＴＩ溝８０のそれぞれの他端部８０ｂに連通する第２領域９２ａを囲うように形成された第２のダミーライン９２とが形成されている。
【００１８】
第１領域９１ａ及び第２領域９２ａは、複数の第１のＳＴＩ溝８０の延伸方向の一側及び他側における外部の領域に形成されている。
【００１９】
第１及び第２のダミーライン９１，９２は、ＳｉＯ２膜５をハードマスクとして、ＲＩＥによるエッチングがされていない略Ｃ字状の領域である。第１及び第２のダミーライン９１，９２の内側にあたる第１及び第２の領域９１ａ，９２ａは、第１のＳＴＩ溝８０及び第２のＳＴＩ溝８１と同等の深さまでエッチングされている。
【００２０】
第２のＳＴＩ溝８１は、第１のダミーライン９１及び第２のダミーライン９２に囲まれた領域の外側に位置している。
【００２１】
なお、第１及び第２のダミーライン９１，９２は、メモリセル領域１Ａの複数の第１のＳＴＩ溝８０に形成される塗布型のシリコン酸化層（後述）と、周辺回路領域１Ｂにおける複数の第２のＳＴＩ溝８１に形成される塗布型のシリコン酸化層（後述）とを分離する隔壁の一例である。
【００２２】
このようにエッチングを行った後、図１Ａ（ｃ）に示すように、半導体基板１の複数の第１のＳＴＩ溝８０及び複数の第２のＳＴＩ溝８１を含む領域に第１の絶縁層としての塗布型の第１のシリコン酸化層７０を形成する。
【００２３】
第１のシリコン酸化層７０は、より具体的には、例えばポリシラザン（過水素化シラザン重合体）を用いたＳＯＧ（Spin on Glass：スピンオングラス）層からなる塗布型絶縁層である。また、さらに具体的には、このポリシラザンは、例えばポリペルヒドロシラザン（［ＳｉＨ２ＮＨ］ｎ）、又はＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：［ＨＳｉＯ３／２］ｎ）である。なお、ＳＯＧとは、シリコン化合物を有機溶剤に溶解した溶液、及びその溶液から形成される膜の総称である。
【００２４】
以下、本実施の形態では、第１のシリコン酸化層７０としてポリシラザン溶液を用いたＳＯＧ層を形成する場合について説明する。このＳＯＧ層の形成のためのポリシラザン溶液は、平均分子量２０００〜６０００のポリシラザンを例えばキシレン及びジブチルエーテルを含む混合溶液に溶解させて生成したものである。ポリシラザン溶液は、液状の絶縁材の一例である。
【００２５】
このポリシラザン溶液を半導体基板１の表面側に４００〜６００ｎｍの厚さで塗布する。これにより、メモリセル領域１Ａの第１のＳＴＩ溝８０、周辺回路領域１Ｂの第２のＳＴＩ溝８１、第１の領域９１ａ、及び第２の領域９２ａがポリシラザン溶液で埋め込まれる。
【００２６】
次いで、例えばホットプレートで１５０℃・３分間のプリベークを行い、ポリシラザン溶液を乾燥させて第１のシリコン酸化層７０を形成する。乾燥後における第１のシリコン酸化層７０は、残留溶媒を含んだ低密度の状態である。
【００２７】
第１のシリコン酸化層７０による第１のＳＴＩ溝８０、及び第２のＳＴＩ溝８１の埋め込みの深さは、第１のシリコン酸化層７０がリンドープ多結晶Ｓｉ膜３の少なくとも一部にかかるようにすることが望ましい。
【００２８】
次に、図１Ｂ（ｄ）に示すように、例えばＴＥＯＳ（Tetra Ethoxy Silane）／Ｏ３を用いたＣＶＤ法（化学気相堆積法）により、第１のシリコン酸化層７０の上に第２の絶縁層としての第２のシリコン酸化層７１を成膜する。第２のシリコン酸化層７１は、第１のシリコン酸化層７０よりも高密度で絶縁材を含む堆積型絶縁層である。この成膜処理により、第１のＳＴＩ溝８０、及び第２のＳＴＩ溝８１が深さ方向の全体に亘って埋め込まれる。
【００２９】
次に、第１のダミーライン９１に囲まれた第１の領域９１ａ、及び第２のダミーライン９２に囲まれた第２の領域９２ａをＲＩＥによりエッチングする。このエッチングは、第１の領域９１ａ及び第２の領域９２ａが開口したマスクパターンを形成して行う。
【００３０】
また、このエッチングは、第１の領域９１ａ及び第２の領域９２ａにおける第２のシリコン酸化層７１の少なくとも一部が除去されて、第１のシリコン酸化層７０の少なくとも一部が露出する深さまで行う。
【００３１】
次に、図１Ｂ（ｅ）に示すように、半導体基板１の全体を例えばＤＨＦ（Diluted HF：希フッ酸）等の溶剤を用いてウェットエッチングを行うことにより、第１のＳＴＩ溝８０内の第１のシリコン酸化層７０を除去する。第１のシリコン酸化層７０は、この溶剤に対する溶解性が第２のシリコン酸化層７１よりも高いので、第２のシリコン酸化層７１が残った状態で第１のシリコン酸化層７０が除去される。
【００３２】
第１のシリコン酸化層７０は、溶剤に対する溶解性が第２のシリコン酸化層７１に比べて十分高いことが望ましい。つまり、このウェットエッチングに用いる溶剤は、第１のシリコン酸化層７０を溶解するが、第２のシリコン酸化層７１は溶解しないものが好ましい。溶剤としてＤＨＦを用いると、第２のシリコン酸化層７１は実質的に溶解せず、第１のシリコン酸化層７０のみが溶解するので好適である。なお、このウェットエッチングの工程では、溶剤を超音波等によって攪拌することにより、処理時間を短縮することができる。
【００３３】
また、ポリシラザンは、例えば３００℃以上で熱処理を行うと変質するが、この熱処理を行っていない第１のシリコン酸化層７０は、第２のシリコン酸化層７１に比べて溶剤に対する溶解性が高い。このため、第１の領域９１ａにおける第１のシリコン酸化層７０の露出部分から侵入した溶剤によって第１のＳＴＩ溝８０内の第１のシリコン酸化層７０が除去され、第２のシリコン酸化層７１は除去されずに残置される。なお、第２のＳＴＩ溝８１内の第１のシリコン酸化層７０は、溶剤が侵入しないので除去されない。
【００３４】
このウェットエッチングによって、第１のＳＴＩ溝８０内の第１のシリコン酸化層７０が除去されることにより、その第１のシリコン酸化層７０が存在していた領域に中空部であるエアギャップ７０ａが形成される。
【００３５】
なお、第１のＳＴＩ溝８０内の第１のシリコン酸化層７０は、ウェットエッチングによって全て取り除くことが望ましいが、第１のＳＴＩ溝８０の少なくとも一部にエアギャップ７０ａが形成されるようにすればよい。
【００３６】
次に、図１Ｂ（ｆ）に示すように、ＳｉＮ膜４をストッパとしてＣＭＰにより平坦化処理を行い、次いでＲＩＥにより第２のシリコン酸化層７１を例えば１２０ｎｍエッチバックし、さらに例えば１５０℃に加熱した燐酸によりＳｉＮ膜４を除去する。
【００３７】
次に、図１Ｂ（ｇ）に示すように、電極間絶縁のためのＯＮＯ（Oxide Nitride Oxide）膜１０、制御ゲートの電極となるリンドープ多結晶Ｓｉ膜１１、ＷＳｉ（タングステンシリサイド）膜１２、ＳｉＮ膜１３を順次形成する。そして、リソグラフィ技術及びＲＩＥによってこれらのリンドープ多結晶Ｓｉ膜１１、ＷＳｉ膜１２、ＳｉＮ膜１３を順次エッチングし、制御ゲート及びフローティングゲートを形成する。
【００３８】
次に、図示しない層間絶縁膜、配線、及びワード線駆動回路等を形成し、ＮＡＮＤ型フラッシュメモリを構成する。
【００３９】
（実施の形態の効果）
本実施の形態によれば、第２のシリコン酸化層７１よりも第１のＳＴＩ溝８０の底側に形成された第１のシリコン酸化層７０を溶剤によって除去することにより、第１のＳＴＩ溝８０にエアギャップ７０ａを形成することができる。これにより、セル部の寄生容量を低減することができる。
【００４０】
また、本実施の形態においては、第１のＳＴＩ溝８０の外部の領域から溶剤を浸入させ、第１のシリコン酸化層７０を除去するので、第１のＳＴＩ溝８０内における第２のシリコン酸化層７１に溶剤を浸入させるための開口部を設ける必要がない。これにより工程数を減らすことができると共に、第１のＳＴＩ溝８０内の第２のシリコン酸化層７１の強度を損ねることがない。
【００４１】
また、本実施の形態においては、第１のＳＴＩ溝８０よりも溝幅の広い第２のＳＴＩ溝８１における第１のシリコン酸化層７０は除去しない。これにより、ＳｉＮ膜４をストッパとしたＣＭＰによる平坦化処理の際に第２のシリコン酸化層７１が剥がれること等が抑制される。
【００４２】
また、周辺回路領域１Ｂにおけるメモリセル領域１Ａとの境界部に位置する第２のＳＴＩ溝８１には第１のシリコン酸化層７０が残るが、第１のシリコン酸化層７０を構成するポリシラザンは絶縁性が高いため、メモリセルの特性に与える影響が抑制される。
【００４３】
また、ポリシラザン溶液は流動性が高いので、ボイドやシームの発生を抑制することができる。
【００４４】
［他の実施の形態］
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形が可能である。例えば、図２に示した第１のダミーライン構造９１及び第２のダミーライン構造９２は、その何れか一方のみを形成するようにしてもよい。また、第１のダミーライン構造９１及び第２のダミーライン構造９２を設けず、第２のＳＴＩ溝８１における第１のシリコン酸化層７０をも除去するようにしてもよい。
【００４５】
また、第１のＳＴＩ溝８０に形成される絶縁体は、第１のシリコン酸化層７０及び第２のシリコン酸化層７１以外に他の絶縁層を含んでもよい。例えば、第１のシリコン酸化層７０よりもさらに第１のＳＴＩ溝８０の底側の領域に塗布型又は堆積型の絶縁層を形成してもよい。あるいは、第１のＳＴＩ溝８０の底部及び第１のＳＴＩ溝８０の側壁の一方もしくは両方に、半導体基板１を酸化して形成したＳｉＯ２膜を形成してもよい。このような第１のシリコン酸化層７０及び第２のシリコン酸化層７１以外の絶縁層は、溶剤に対する溶解性が第１のシリコン酸化層７０より高くてもよいし、低くてもよい。
【００４６】
またさらに、上記実施の形態では第１のシリコン酸化層７０を塗布型絶縁層とし、第２のシリコン酸化層７１を堆積型絶縁層としたが、これに限らない。ウェットエッチングに用いる溶剤に対する第１のシリコン酸化層７０の溶解性が第２のシリコン酸化層７１の溶解性よりも高ければ、絶縁層の形成方法が同じであっても本発明を適用することができる。例えば、第１のシリコン酸化層７０及び第２のシリコン酸化層７１を共に塗布型絶縁層としてもよく、これらを共に堆積型絶縁層としてもよい。
【符号の説明】
【００４７】
１…半導体基板、１Ａ…メモリセル領域、１Ｂ…周辺回路領域、２…ＳｉＯＮ膜２、３…リンドープ多結晶Ｓｉ膜、４…ＳｉＮ膜、５…ＳｉＯ２膜、６…フォトレジスト膜、８０…第１のＳＴＩ溝、８１…第２のＳＴＩ溝、１０…ＯＮＯ膜、１１…リンドープ多結晶Ｓｉ膜、１２…ＷＳｉ膜、１３…ＳｉＮ膜、７０…第１のシリコン酸化層、７０ａ…エアギャップ、７１…第２のシリコン酸化層、９１…第１のダミーライン、９２…第２のダミーライン、９１ａ…第１の領域、９２ａ…第２の領域
【図１Ａ】
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【図１Ｂ】
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【図２】
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