(57)【要約】      （修正有）【課題】ローリングシャッタ動作のＣＭＯＳ撮像装置でダイナミックレンジを拡大する。【解決手段】画像化システムは、選択されたゲート周波数でオン／オフするように構成され、被写体からの光を電子に変換し、画像化センサに向けて電子を選択的に伝送する光電陰極を具備する画像化システムを含む。画像化センサは、電子を受け取り、画素の行のローリングシャッタ読み出しを行う。画像化センサは、第１の積分期間の間に第１の強度レベルに画素の行を電荷蓄積し、かつ第２の積分期間の間に第２の強度レベルに電荷蓄積するように構成される可変ウェルを含む。第２の積分期間は、光電陰極のゲート周波数のオフ時間よりも長い。さらに、第１の積分期間、及び第２の積分期間は、１秒当たりのフレーム数を規定する画像化センサのフレーム時間に等しく、光電陰極の選択されたゲート周波数は、１秒当たりのフレーム数よりも大きい。【選択図】図７
2011239392.tif 000002
【特許請求の範囲】
【請求項１】
選択されたゲート周波数でオン／オフするように構成され、被写体からの光子を電子に変換し、かつ画像化センサに向けて前記電子を選択的に伝送する光電陰極を有し、
前記画像化センサは、前記電子を受け取り、画素の行のローリングシャッタ読み出しを提供するように構成され、
前記画像化センサは、第１の積分期間の間に第１の強度レベルに画素の行を電荷蓄積し、かつ第２の積分期間の間に第２の強度レベルに電荷蓄積するように構成される可変ウェルを含み、
前記第２の積分期間は、前記光電陰極のゲート周波数のオフ時間よりも長いことを特徴とする画像化システム。
【請求項２】
前記第１の積分期間、及び前記第２の積分期間は、１秒当たりのフレーム数を規定する前記画像化センサのフレーム時間に等しく、
前記光電陰極の前記選択されたゲート周波数は、前記１秒当たりのフレーム数よりも大きい請求項１に記載の画像化システム。
【請求項３】
前記第１の強度レベルは、Ｖｒｅｓｅｔ１電圧により設定される変数であり、
前記第２の強度レベルは、前記第１の強度レベル以上である請求項２に記載の画像化システム。
【請求項４】
前記第２の強度レベルは、画素の行の画素の全ウェルレベル以下である請求項３に記載の画像化システム。
【請求項５】
前記ローリングシャッタ読み出しは、前記第１の積分期間、及び前記第２の積分期間の少なくとも１つの間、画素の行それぞれの連続的な読み出しを提供し、
画素の行それぞれは、前記１秒当たりのフレーム数の周波数で読み出される請求項２に記載の画像化システム。
【請求項６】
前記光電陰極は、ゲートオフ時間として示されるパルス信号によってゲートオフになるように構成され、
前記光電陰極は、１つのフレームにおけるゲートパスルとして示される前記画像化センサのフレームごとの少なくとも１つのゲートオフの時間を含み、
前記選択されたゲート周波数は、
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）は、前記第２の積分期間よりも短い、
ことが表される期間を含む請求項１に記載の画像化システム。
【請求項７】
前記（１つのフレームにおけるゲートパルスごとのゲートオフ時間）の期間は、ベータの係数の差で前記第２の積分期間よりも短く、ここでベータは、積分時間の最小量を提供する付加的な係数である請求項６に記載の画像化システム。
【請求項８】
前記選択されたゲート周波数は、少なくとも２つのフレーム当たりのゲートパルスを提供するために増加させられる請求項６に記載の画像化システム。
【請求項９】
前記択されたゲート周波数は、少なくとも１２０Ｈｚであり、
前記画像化センサの１秒当たりのフレーム数は、６０Ｈｚである請求項８に記載の画像化システム。
【請求項１０】
前記選択されたゲート周波数は、少なくとも９６０Ｈｚであり、
前記画像化センサの１秒当たりのフレーム数は、６０Ｈｚである請求項８に記載の画像化システム。
【請求項１１】
選択されたゲート周波数でオン／オフするように構成され、被写体からの光子を電子に変換し、かつ画像化センサに向けて前記電子を選択的に伝送する光電陰極を有し、
前記画像化センサは、前記電子を受け取り、画素の行のローリングシャッタ読み出しを提供するように構成され、
前記画像化センサは、第１の積分期間の間に第１の強度レベルに画素の行を電荷蓄積し、かつ第２の積分期間の間に第２の強度レベルに電荷蓄積するように構成される可変ウェルを含み、
前記第２の積分期間は、前記光電陰極のゲート周期のオフ時間よりも長いことを特徴とするナイトビジョンゴーグル（ＮＶＧ）システム。
【請求項１２】
前記第１の積分期間、及び前記第２の積分期間は、１秒当たりのフレーム数を規定する前記画像化センサのフレーム時間に等しく、
前記光電陰極の前記選択されたゲート周波数は、前記１秒当たりのフレーム数よりも大きい請求項１１に記載のＮＶＧシステム。
【請求項１３】
前記光電陰極は、ゲートオフ時間として示されるパルス信号によってゲートオフになるように構成され、
前記光電陰極は、１つのフレームにおけるゲートパスルとして示される前記画像化センサのフレームごとの少なくとも１つのゲートオフの時間を含み、
前記選択されたゲート周波数は、
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）は、前記第２の積分期間よりも短い、
ことが表される期間を含む請求項１１に記載のＮＶＧシステム。
【請求項１４】
前記（１つのフレームにおけるゲートパルスごとのゲートオフ時間）の期間は、ベータの係数の差で前記第２の積分期間よりも短く、ここでベータは、積分時間の最小量を提供する付加的な係数である請求項１３に記載のＮＶＧシステム。
【請求項１５】
前記選択されたゲート周波数は、少なくとも２つのフレーム当たりのゲートパルスを提供するために増加させられる請求項１３に記載のＮＶＧシステム。
【請求項１６】
ナイトビジョンゴーグルシステム（ＮＶＧ）における画像化方法であって、
選択されたゲート周波数で光電陰極をオン／オフするステップと、
ローリングシャッタを使用する撮像装置が、前記光電陰極から電子を受け取るステップと、
第１の積分期間、及び第２の積分期間を使用して、前記撮像装置の画素を選択的に電荷蓄積するステップと、
前記選択されたゲート周波数のオフ時間よりも長くなるように、前記第２の積分期間を制御するステップと、を有することを特徴とする方法。
【請求項１７】
前記画素を電荷蓄積するステップは、１秒当たりのフレーム数を規定するフレーム時間の間に提供され、
前記選択されたゲート周波数は、１秒当たりのフレーム数よりも大きい請求項１６に記載の方法。
【請求項１８】
前記光電陰極は、ゲートオフ時間として示されるパルス信号によってゲートオフになるように構成され、
前記光電陰極は、１つのフレームにおけるゲートパスルとして示される前記画像化センサのフレームごとの少なくとも１つのゲートオフの時間を含み、
前記選択されたゲート周波数は、
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）は、前記第２の積分期間よりも短い、
ことが表される期間を含む請求項１６に記載の方法。
【請求項１９】
前記（１つのフレームにおけるゲートパルスごとのゲートオフ時間）の期間は、ベータの係数の差で前記第２の積分期間よりも短く、ここでベータは、積分時間の最小量を提供する付加的な係数である請求項１８に記載の方法。
【請求項２０】
前記選択されたゲート周波数は、少なくとも２つのフレーム当たりのゲートパルスを提供するために増加させられる請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ画像センサに関する。より詳細には、本発明は、ロールシャッタ及びゲート付き光電陰極を使用するときにＣＭＯＳ画像センサのダイナミックレンジを増大させることに関する。
【背景技術】
【０００２】
ＣＭＯＳ画像センサは、デジタルカメラ、及びナイトビジョンゴーグル装置などで広く使用される。光に露出されるときに、ＣＭＯＳ画像センサは、画像を捕捉する。典型的には、画像センサは、行に編成される画素の大きなアレイを含む。アレイ上の画素が全て同時に光に露出しないときがある。むしろ、画素は、行ごとに連続して露出される。この方法は、ローリングシャッタとして知られる。画素の単一の行の露出時間は、露出時間（exposure period）と称される。アレイ全体の画素を露出し、かつ処理するために必要な全体的な時間は、フレーム時間（frame period）として知られる。
【０００３】
画像を捕捉する他の方法は、グローバルシャッタ、又はスナップショット動作として知られる。この方法では、撮像装置の全ての行の積分の開始、及び終了は、同一である。典型的には、積分を終了するとき、画素値は、記憶キャパシタに移送されて、読み出され、次の積分サイクルを開始する。
【０００４】
ローリングシャッタに関連する１つの問題は、光源の照明レベルが時間によって変化する可能性があることである。この変化は、フリッカと称される。フリッカが生じるように露出されるとき、画像センサは、最終的な画像で明暗差の縞としてフリッカを捕捉する。非常に明るい光に露出されるとき、最終的な画像は、露出オーバになる。
【０００５】
図１において、従来の画像センサアレイに使用される基本的な３トランジスタ画素回路１０１を示す。トランジスタＭ１は、フォトダイオード１２５のカソード（ノード１０３）を電源Ｖｄｄ１０７に接続する。フォトダイオード１２５のアノードは、グランドに接続される。トランジスタＭ１のゲートは、リセット信号１０９に接続される。トランジスタＭ３は、他のトランジスタＭ５にＶｄｄ１０７を接続する。トランジスタＭ３のゲートは、ノード１０３に接続される。トランジスタＭ５のゲートは、行選択信号１１１によって制御され、トランジスタＭ５のソースは、列出力ライン１１３に接続され、画素回路１０１の出力が読み出される。トランジスタＭ３をソースフォロアーとして使用して、フォトダイオード１２５をバッファリングし、フォトダイオード１２５が列出力ライン１１３によって低下することを防止する。
【０００６】
作動する間、露出時間の開始において、フォトダイオード１２５は、リセット信号１０９をアサートし、ノード１０３を電荷蓄積（charge)することによって、電源Ｖｄｄにリセットされる。フォトダイオード１２５を露出して光を入射するとき、フォトダイオード１２５は、より多くの電荷を蓄積し、ノード１０３の電圧は、低下する。フォトダイオード１２５の電圧は、時間に亘ってフォトダイオード１２５が露出していた光の強度を示す。露出時間の終了において、行選択信号１１１がアサートされて、画像センサアレイの画素の行の値が読み出される。
【０００７】
電子画像増強器（electronic image intensifier、ＥＩ2）を使用する動作において、フォトダイオードは使用されない。電荷は、光子でなく電子であると見なされ、画素キャパシタンスに直接的に蓄積される。
【０００８】
画素回路は、微光状態の下での画素の感度を改良するように配置される。しかしながら、光が明る過ぎる状態の場合、フォトダイオードは、非常に多くの電荷を蓄積し、ノード１０３の電圧がゼロに落ちる点である飽和に至る。さらに、電圧がゼロを下回ることができないので、フォトダイオードの露出は、蓄積できない。この結果、画素の出力信号がクリップされ、最終的な画像は、露光オーバのように見える。
【０００９】
図２において、図１に示すような画素の利得が変化する可能性があると仮定する変換利得の２つの異なる伝達曲線を示す。図２は、露出時間の間の画素の信号出力と、入射光の強度とをプロットする。画素のフォトダイオードの飽和レベルは、破線３０５で示される。線３０７は、微光強度レベルでクリップする感度の１つのレベルを有する伝達曲線である。線３０９は、低い感度を提供するが、線３０７よりも早くクリップしない他の伝達曲線である。したがって、画素が飽和し、受光した光の強度をクリップすることを防止することによって、ＣＭＯＳ撮像装置のダイナミックレンジを増大させることが望ましい。
【００１０】
ＣＭＯＳ撮像装置のダイナミックレンジは、ナイトビジョンゴーグル（ＮＶＧ）システムを考慮するとき、さらに複雑になる。図３を参照すると、符号３０で全体が示されるＮＶＧシステムが示される。ＮＶＧシステムは、光電陰極３１と、マルチチャネルプレート（ＭＣＰ）３２と、ＣＭＯＳ撮像装置３３とを具備する。光は、光電陰極３１に光子として受光され、電子に変換される。電子は、ＭＣＰ３２によって増幅され、電子を感知するＣＭＯＳ撮像装置３３に送られる。ＣＭＯＳ撮像装置は、ユーザに処理されたデジタルビデオ出力を提供する制御回路、及び処理回路（図示せず）を具備する。
【００１１】
本発明に関連する２つの制御信号は、図３に機能的に示される。図のように、ゲート信号が光電陰極をオン／オフすることによって、光電陰極のシャッタ制御として動作する。ゲート信号がオンのとき、光電陰極は、受光した光がフォトダイオードを通過し、ＣＭＯＳ撮像装置に向かう電子として伝送することを可能にする。しかしながら、ゲート信号がオフのとき、光電陰極は、閉シャッタとして動作し、光がＣＭＯＳ撮像装置に伝送されることを防止する。
【００１２】
他方の制御信号は、本明細書では、Ｖｒｅｓｅｔｌｏｗと称され、ＣＭＯＳ撮像装置のしきい値レベルを設定し、設定しきい値レベルを超える光強度は、クリップされるようにする。この制御信号の動作は、図４、及び５を参照して説明される。
【００１３】
図４をまず参照すると、画素それぞれは、本明細書で積分1、及び積分2と称される（ｔ1、及びｔ2とも称される）２つの積分時間を含む。積分時間それぞれの期間が変化してもよいことは、理解されるであろう。説明のために、図４は、積分1の期間は、１５ミリ秒で示され、積分2の期間は、１ミリ秒で示される。このため、画素を十分に電荷蓄積するために、積分1、及び積分2を含む１６ミリ秒の積分時間が必要である。
【００１４】
撮像装置の画素レベルでは、積分された画素の電荷は、積分時間の第１の期間（積分1）の間に電荷が超過できない所定の設定しきい値レベルを有する。図４に示される例では、電荷は、第１の期間の間に３０００ＡＤＵを超過できない。しかしながら、第２の期間（積分2）では、Ｖｒｅｓｅｔｌｏｗは、取り除かれ、４０９５ＡＵＤにおいてフルに電荷が蓄積される状態が得られるまで、画素は、積分し続けるようになる。例では、フルに電荷が蓄積される状態は、４０９５ＡＤＵであり、第１の積分期間は、３０００ＡＤＵを超過する電荷蓄積ができないと仮定される。しかしながら、これらのＡＤＵレベルが異なってもよく、他のレベルに設定できることは理解されるであろう。
【００１５】
上述のアプローチは、可変ウェル（variable well）として知られる。第１の積分期間（１５ミリ秒など）において、画素のウェルは、設定しきい値（３０００ＡＤＵなど）を超えて電荷蓄積できない。第２の積分期間（例えば１ミリ秒）において、画素のウェルは、図４において符号４１で示されるウェルの全容量である（例えば）４０９５ＡＤＵまで電荷蓄積できる。
【００１６】
図４の符号４２で示されるように、画素は、画素が比較的明るい入力を有すると、設定しきい値である３０００ＡＤＵに迅速に至る。画素は、１５ミリ秒を過ぎるまで、その電荷で維持される。１５秒の期間の後に、画素は、開放されて、ウェルの全容量まで積分する。これによって、高照度条件の下で画素の飽和を防止することによって、撮像装置が捕捉できる入射光のダイナミックレンジを増大させる。本明細書では、これは、高ダイナミックレンジ（ＨＤＲ）とも称される。
【００１７】
しかしながら、曲線４３を精査することによって、異なる現象を理解することができる。図に示されるように、画素は、第１の積分期間の間、積分される。光は、曲線４２の下で積分する画素に入力された光と比較すると、明るくないので、画素は、Ｖｒｅｓｅｔｌｏｗしきい値である３０００ＡＤＵに至らない。第２の積分期間の間、画素が開放されて、再び積分して、フレーム時間が終わるまで電荷蓄積し続ける。
【００１８】
同様に、曲線４４を精査すると、画像の暗い領域は、Ｖｒｅｓｅｔｌｏｗしきい値（例えば３０００ＡＤＵ）に至らない。画素は、曲線４４に示すように順当に積分し続ける。
【００１９】
ここで図５を参照すると、ローリングシャッタ動作の間に画素の強度を読み出す典型的な方法が示される。この例は、ＣＭＯＳ撮像装置の画素アレイに１０２４の行（本明細書では、ラインとも称される）があると仮定される。図に示されるように、フレームN-1、及びフレームNの読み出しは、１６．６７ミリ秒（６０Ｈｚ画像）の読み出し時間を仮定する。フレームそれぞれは、光電陰極のシャッタとして動作するゲート信号によって、オン／オフされる。図に示すように、画素アレイのライン１は、オン／オフされる。画素アレイのライン２は、ライン１と同時にオン／オフされるが、ローリングシャッタ動作のために、ほぼ１６マイクロ秒後に読み出される。この遅延は、ほぼ６２ｋＨｚのライン速度（１／ライン速度は、ほぼ１６マイクロ秒に等しい）によって生じる。ローリングシャッタの間、時間ライン５１２が読み出されるまで、ほぼ８．２ミリ秒の遅延が生じる（５１２×１６マイクロ秒）。ローリングシャッタの間、時間ライン１０２４を読み出すまで、ほぼ１６．４ミリ秒の遅延が生じる（１０２４×１６マイクロ秒）。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、図に示すように、画素それぞれは、フレームN-1、及びフレームNの間、積分する。シャッタロールでは、ラインそれぞれは、１つの行で遅延する積分時間（ほぼ１６マイクロ秒）を有する。１２８０×１０２４の画素アレイにおいて、９０ＭＨｚのクロックを使用して画素それぞれを読み出すと、ほぼ１１．１１マイクロ秒かかって、画素それぞれが読み出される。したがって、例示するように、画素それぞれは、ほぼ１６ミリ秒で読み出される（１２８０×１１．１１マイクロ秒は、ほぼ１６ミリ秒に等しい）。
【００２１】
可変ウェルアプローチにゲート付き光電陰極を備えるナイトビジョン装置を加えるとき、１つのフレームと次のフレームとの間のタイミングの相互作用は、さらに重要になる。さらにまた、ローリングシャッタアプローチを使用するとき（グローバルシャッタアプローチと比較して）、タイミングの相互作用は、さらに重要になる。以下で説明するように、本発明は、上述のタイミング事象の３つ全てを伴うときに、ＣＭＯＳ撮像装置のダイナミックレンジの改良を提供する。すなわち、ＣＭＯＳ撮像装置の性能が、（１）ライン積分時間、（２）積分の間の可変ウェルのブレークポイントのタイミング、及び（３）光電陰極のゲートパルスのデューティー比に基づくとき、本発明は、このようなＣＭＯＳ撮像装置の増大したダイナミックレンジを提供する。
【課題を解決するための手段】
【００２２】
この要求、及び他の要求を満たすために、及びこの目的を考慮して、本発明は、選択されたゲート周波数でオン／オフするように構成され、被写体からの光子を電子に変換し、かつ、画像化センサに向けて電子を選択的に伝送する光電陰極を具備する画像化システムを提供する。画像化センサは、電子を受け取り、画素の行のローリングシャッタ読み出しを提供するように構成される。画像化センサは、第１の積分期間の間に第１の強度レベルに画素の行を電荷蓄積し、かつ第２の積分期間の間に第２の強度レベルに電荷蓄積するように構成される可変ウェルを含む。第２の積分期間は、光電陰極のゲート周波数のオフ時間よりも長い。さらに、第１の積分期間、及び第２の積分期間は、１秒当たりのフレーム数を規定する画像化センサのフレーム時間に等しく、光電陰極の選択されたゲート周波数は、１秒当たりのフレーム数よりも大きい。
【００２３】
第１の強度レベルは、Ｖｒｅｓｅｔ１電圧により設定される変数であり、第２の強度レベルは、第１の強度レベル以上である。さらにまた、第２の強度レベルは、画素の行の画素の全ウェルレベル（full well level）以下である。
【００２４】
ローリングシャッタ読み出しは、第１の積分期間、及び第２の積分期間の少なくとも１つの間、画素の行それぞれの連続的な読み出しを提供する。画素の行それぞれは、１秒当たりのフレーム数の周波数で読み出される。
【００２５】
光電陰極は、ゲートオフ時間（gate_off_time）で示されるパルス信号によって、オフになるように構成される。光電陰極は、１つのフレームにおけるゲートパルス（gate_pulse_per_frame）として示される画像化センサのフレームごとの少なくとも１つのゲートオフ（gate_off）の時間を含む。選択されたゲート周波数は、次の式で表される時間期間を含む。
（１つのフレームにおけるゲートパルスごとのゲートオフ時間（gate_off_time/gate_pulse_per_frame））は、第２の積分期間よりも短い。
【００２６】
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）の期間は、ベータの係数により第２の積分期間よりも短い。ここでベータは、積分時間の最小量を提供する付加的な係数である。選択されたゲート周波数は、少なくとも２つのフレーム当たりのゲートパルスを提供するために増加させられる。選択されたゲート周波数は、少なくとも１２０Ｈｚであればよく、画像化センサの１秒当たりのフレーム数は、６０Ｈｚであればよい。
【００２７】
選択されたゲート周波数は、少なくとも９６０Ｈｚであればよく、画像化センサの１秒当たりのフレーム数は、６０Ｈｚであればよい。
【００２８】
本発明の他の実施形態において、ナイトビジョンゴーグル（ＮＶＧ）システムは、選択されたゲート周波数でオン／オフするように構成され、被写体からの光子を電子に変換し、かつ、画像化センサに向けて電子を選択的に伝送する光電陰極を具備する。画像化センサは、電子を受け取り、画素の行のローリングシャッタ読み出しを提供するように構成される。画像化センサは、第１の積分期間の間に第１の強度レベルに画素の行を電荷蓄積し、かつ第２の積分期間の間に第２の強度レベルに電荷蓄積するように構成される可変ウェルを含む。第２の積分期間は、光電陰極のゲート周波数のオフ時間よりも長い。さらに、第１の積分期間、及び第２の積分期間は、１秒当たりのフレーム数を規定する画像化センサのフレーム時間に等しく、光電陰極の選択されたゲート周波数は、１秒当たりのフレーム数よりも大きい。
【００２９】
本発明のさらに他の実施形態において、ナイトビジョンゴーグルシステム（ＮＶＧ）における画像化方法であって、
選択されたゲート周波数で光電陰極をオン／オフするステップと、
ローリングシャッタを使用する撮像装置が、光電陰極から電子を受け取るステップと、
第１の積分期間、及び第２の積分期間を使用して、撮像装置の画素を選択的に電荷蓄積するステップと、
選択されたゲート周波数のオフ時間よりも長くなるように、第２の積分期間を制御するステップと、を有する方法である。
【００３０】
画素を電荷蓄積するステップは、１秒当たりのフレーム数を規定するフレーム時間の間に提供され、選択されたゲート周波数は、１秒当たりのフレーム数よりも大きい。
【００３１】
光電陰極は、ゲートオフ時間（gate_off_time）で示されるパルス信号によって、オフになるように構成される。光電陰極は、１つのフレームにおけるゲートパルス（gate_pulse_per_frame）として示される画像化センサのフレームごとの少なくとも１つのゲートオフ（gate_off）の時間を含む。選択されたゲート周波数は、次の式で表される時間期間を含む。
（１つのフレームにおけるゲートパルスごとのゲートオフ時間（gate_off_time/gate_pulse_per_frame））は、第２の積分期間よりも短い。
【００３２】
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）の期間は、ベータの係数の差で第２の積分期間よりも短い。ここでベータは、積分時間の最小量を提供する付加的な係数である。選択されたゲート周波数は、少なくとも２つのフレーム当たりのゲートパルスを提供するために増加させられる。
【００３３】
上述の全般的な記載、及び以下の詳細な記載は、本発明の例示であるが、限定されるものではない。
【００３４】
本発明は、添付する図面と関連して理解するとき、以下の詳細な説明から理解できる。
【図面の簡単な説明】
【００３５】
【図１】画像化センサのアレイで使用できる３つのトランジスタを含む従来の画素回路を示す図である。
【図２】利得の２つの異なるレベルを有する図１に示す１つなどの画素の２つの変換利得曲線を示す図である。
【図３】光電陰極を示す光電陰極ゲートパルスと、画素のアレイの画素の可変電荷蓄積ウェルのしきい値を設定する電圧リセット信号とを含む従来のナイトビジョンゴーグル（ＮＶＧ）システムで使用されるＣＭＯＳ撮像装置の機能を示す図である。
【図４】曲線それぞれが２つの積分期間の間の異なる利得関数を示す、画素のアレイの画素の３つの異なる曲線を示す図である。
【図５】ローリングシャッタ動作、及び光電陰極のオン／オフ制御の間、画像化アレイの複数の行の画素強度を読み出す典型的なタイミングを示す図である。
【図６】ローリングシャッタ動作、及び光電陰極のオン／オフ制御の間、画像化アレイの２つの異なる行の画素に蓄積された電荷を示す典型的なタイミングを示す図である。
【図７】ローリングシャッタ動作、及び光電陰極のオン／オフ制御の間、画像化アレイの２つの異なる行の画素に蓄積された電荷を示す典型的なタイミングであって、ゲート周波数が１秒当たりのフレーム数（ＦＰＳ）の１倍（１×）であるタイミングを示す図である。
【図８】ローリングシャッタ動作、及び光電陰極のオン／オフ制御の間、画像化アレイの２つの異なる行の画素に蓄積された電荷を示す典型的なタイミングであって、ゲート周波数が１秒当たりのフレーム数（ＦＰＳ）であるタイミングを示す図である。
【図９】本発明で提供される異なるゲート周波数で、デシベルでの付加的なダイナミックレンジと、パーセントで光電陰極ゲートオフ時間とをプロットした図である。
【発明を実施するための形態】
【００３６】
グローバルシャッタの読み出しにおいて、画素それぞれにより電荷蓄積される積分のタイミングの問題は、容易に解決される可能性がある。上述の３つのタイミング事象（すなわち、ライン積分時間、積分の間の可変ウェルのブレークポイントのタイミング、及び光電陰極のゲートパルスのデューティーサイクル）は、積分時間の開始時に同期できるためである。しかしながら、ローリングシャッタＣＭＯＳ装置では、ライン積分時間、積分の間の可変ウェルのブレークポイントのタイミング、及び光電陰極のゲートパルスのデューティーサイクルを単に同期することでは、十分でない。実際には、発明者達は、３つの事象の単なる同期化は、フレームそれぞれの下半分が破壊された画像が生ずる可能性があることを発見した。
【００３７】
ここで、図６を参照すると、ローリングシャッタ動作の２つの異なる行の画素で蓄積される電荷が示される。画素アレイのライン１は、光電陰極のライン１ゲートパルス（ゲートＮで示される）によってオンされる。ライン５１２は、光電陰極のライン５１２ゲートパルスによって、ほぼ８．２ミリ秒後にオンされる（図５参照）。
【００３８】
光電陰極のゲート動作は、画像化フレームそれぞれの全てのライン（又は行）で同時に生じるが、それにもかかわらず一方の行と他方の行との間のローリングシャッタ遅延のために、行それぞれの積分は、部分的にフレームＮの間に、及び部分的にフレームＮ＋１の間に生じる（これは、フレームＮの間に全て積分する行１（ライン１）を除き、正しい）。また、これは、フレームＮ−１、及びフレームＮのように例として図５に示される。しかしながら、図６は、図５と異なるように示されることが理解されるであろう。図６に示すように、ローリングシャッタ、及び画素それぞれのラインの光電陰極ゲートパルスの効果は、より明確に理解できる。１つの光電陰極のオン／オフ期間の間、画素の行それぞれのための同期した積分開始時間が示されるためである。したがって、ライン１は、ゲートＮ期間の間に完全に積分する一方、ライン５１２は、部分的にゲートＮ期間の間に、及び部分的にゲートＮ＋１期間の間に積分する（これと図５に示すゲート動作とを比較のこと）。
【００３９】
図６をさらに参照すると、フレーム積分期間は、２つの積分期間（または領域）に分割される。すなわち積分時間ｔ1と、積分時間ｔ2とである。それぞれの領域での積分に費やす時間は、制御可能である。図に示される例では、積分時間ｔ1は、ほぼ１５ミリ秒の時間であり、積分時間ｔ2は、ほぼ１ミリ秒の時間である。これによって、１６ミリ秒のラインそれぞれの合計の積分時間が提供される（実際には、６０Ｈｚ撮像装置では、１６．６７ミリ秒である）。
【００４０】
また、クラッピング電圧（Ｖｒｅｓｅｔ１）は、第１の積分期間ｔ1の間に画素がクラップされる電圧を調整する制御パラメータである。第１の積分期間の終了時には、画素は、第２の積分期間ｔ2の間、再び積分するために開放される。
【００４１】
露出が一様でない（又はオフセット）領域は、光電陰極のオフ時間を画素の積分領域（期間ｔ1、及びｔ2）と調整する方法によって、撮像装置に作り出される。図６に示すように、行１の画素は、Ｖｒｅｓｅｔ１でクランプされる一方、ライン５１２の画素は、クランプされない。ライン１の画素は、曲線６１で示されるように電荷蓄積される。ライン１の画素は、Ｖｒｅｓｅｔ１でクランプされるまで電荷蓄積する。第２の積分期間ｔ2が開始した後、ライン１の画素は、開放され、光電陰極ゲートが閉じるまで電荷蓄積を続ける（領域６４に示す）。
【００４２】
しかしながら、ライン５１２の画素は、クランプしない。曲線６２により示すように、ライン５１２の画素は、光電陰極ゲートのオフ時間によって閉じるまで電荷蓄積する（領域６３）。光電陰極ゲートの次のオン時間において、ライン５１２の画素は、再び電荷蓄積し続け、Ｖｒｅｓｅｔ１電圧によってクランプされない。画素は、フレーム積分時間（期間ｔ1と期間ｔ2とを加える）の終了に至るまで、第２の積分期間ｔ2の間、電荷蓄積し続ける。
【００４３】
ライン５１２の画素はクランプしないので、双方のラインの画素が同一の入力流量を経験するときも、画素は、ライン１の画素よりも高いＡＤＵレベルに電荷蓄積される。曲線６２は、曲線６１よりも高いＡＤＵ電圧に至ることが理解される。
【００４４】
次に図７を参照すると、それぞれライン１（行１）の画素の積分、及びライン５１２（行５１２）の画素の積分を示す曲線７１、及び７２が示される。２つの積分期間がまた、示される。すなわち、積分時間ｔ1と、積分時間ｔ2とである。図７は、第２の積分期間ｔ2の開始位置（黒い太丸）を除き図６と類似することが理解されるであろう。図６において、ｔ2期間の開始位置は、ライン１の画素のオン時間内に起こる。しかしながら、図７において、ｔ2期間の開始位置は、ライン１の画素のオフ時間（領域７４で示される）内に起こる。
【００４５】
図７を参照すると、ライン１の画素は、曲線７１に従って積分する。図に示されるように、ライン１の画素は、光電陰極のオン時間の全体の間、積分する。領域７３を通して積分する。ライン１の画素は、先に選択されたしきい値Ｖｒｅｓｅｔ１に至るまで積分する。ライン１の画素は、第２の積分期間ｔ2に至ると、積分を停止する。それにもかかわらず、ライン１の画素は、ここでは光電陰極ゲートがオフなので、再び積分を開始しない。したがって、ライン１の画素は、ゲートがオフなので、第２の積分期間ｔ2を経験しない。
【００４６】
一方、ライン５１２の画素は、曲線７２に従って積分する。図に示されるように、ライン５１２の画素は、領域７３の間、ゲートがオフになるまで積分する。再びゲートがオンしたのちに、ライン５１２の画素は、再び積分を開始し、フレーム時間の終わりまで積分し続ける（例えば、６０Ｈｚの撮像装置）。したがって、ライン５１２の画素は、ライン１の画素よりも高いＡＤＵに至る。
【００４７】
したがって、ライン１の画素は、Ｖｒｅｓｅｔ１のクラップしきい値を超える解決可能な差異を有しない。ライン１の画素は、Ｖｒｅｓｅｔ１のレベルでクランプされるので、第２の積分期間の間に誤差を修正するために使用できる付加的な電圧変化（又は差異）はない。図７に示すように、１秒当たりのフレーム数（ＦＰＳ）の１倍（１×）の光電陰極ゲート周波数を有することは、顕著な不利益である。説明されるであろうように、光電陰極ゲートパルスのオフ期間が第２の積分期間ｔ2よりも短くなる点にゲート周波数を増加することにより、Ｖｒｅｓｅｔ１電圧レベルを超える差異は、本発明によって達成できる。
【００４８】
要約すると、本発明は、可変ウェルを使用することによって、図７に対応する上述の困難性なしに、光電陰極ゲートパルス、及びローリングシャッタが可能になる。さらにまた、本発明は、上述の３つの構成要素の間のタイミング相互作用によって生じる画像に誘導される不均一を補正する方法を提供する。さらに、本発明は、可能な補正方法を維持できる画像化システムのタイミング関係を提供する。
【００４９】
後の処理ステップで補正可能な画像を取得するために、本システムの３つの構成要素のタイミングは、本発明によって制御される。これによって、全ての行は、可変ウェルスキームの第２の積分期間の間に積分時間の少なくとも一部を経験する。本発明がこれを実行する方法は、光電陰極のゲート周波数を増加することによる。これは、図８に示されるグラフの曲線を参照することにより、以下にさらに説明される。図８において、可変ウェルアプローチによって先に設定されるクランプ電圧を越えて積分する機会を全ての行が有することが確実であることは、重要である。
【００５０】
発明者たちは、可変ウェルアプローチの第２の期間の間に撮像装置が費やすことができる最小時間に、光電陰極のゲート周波数が関連する必要があることを見出した。これは、以下の関係で説明できる。
（１つのフレームにおけるゲートパルスごとのゲートオフ時間）  ＋  β  ＜  Ｔ＿ｉｎｔ２
ここで、βは、付加的な係数であり、第２の積分期間の積分時間の最小量を含むことによって、可変ウェルアプローチの第２の積分期間の間に達成できるグレイスケールの解像度に関する。
【００５１】
撮像装置が可変ウェルアプローチの第２の積分期間に費やす時間が短いほど、飽和することなく撮像装置が見ることができる入力光／電流が大きくなる。これによって、高ダイナミックレンジがもたらされる。したがって、第２の積分期間を短くするために、上述の関係を使用して、ゲート周波数は、本発明によって増加する。図９は、典型的な撮像装置の改良された関係を示すグラフを提供する。
【００５２】
図９に示すように、ダイナミックレンジは、光電陰極のゲート周波数が増加すると、増加する。例えば、６０Ｈｚ光電陰極ゲート周波数で、５０％の光電陰極ゲートデューティーサイクルでは、本発明によるダイナミックレンジの増加はない。しかしながら、６０Ｈｚのゲート周波数で、光電陰極ゲートデューティーサイクルを１００％に増加させる（又は、図９に示すようにオフ時間をゼロに減らす）と、撮像装置のダイナミックレンジは、３０ｄＢの大きさまで増加する。
【００５３】
デューティーサイクルを減らしてゲート係数を増加することにより、第２の積分期間が短く保つことによって、追加のダイナミックレンジ（ＤＲ）を取得できる。９６０Ｈｚ（１６×６０ＦＰＳ）のゲート周波数において、２３ｄＢのＤＲの増加は、少なくとも０．０４％のデューティーサイクルの減少を維持する（最小の可能なゲートデューティーサイクル）。増加したゲート周波数の問題（増加するＥＭＩ、及び増加する電力使用など）を鑑みると、１６×ゲート周波数は、良好な選択をできる。３．８４ｋＨｚ（６４×６０ＦＰＳ）のゲート周波数において、３０ｄＢを超えるＤＲの増加は、少なくとも０．０４％のデューティーサイクルの減少で維持される。このゲート周波数もまた、良好な選択にできる。
【００５４】
第２の積分期間の間の画素積分がＤＲの増加を提供する特性を有することは理解されるであろう。それぞれのゲートパルスが第２の積分期間よりも短くなる点に光電陰極ゲート周波数を増加することによって、Ｖｒｅｓｅｔ１しきい値を超える差異が達成できる。これは、図８において例示として説明される。
【００５５】
図８を参照すると、ゲート周波数は、６０ＦＰＳ撮像装置のゲート周波数の２倍（２×）（１２０Ｈｚのゲート周波数）に増加する。図７で説明される１×のゲート周波数（すなわち６０Ｈｚ）を考え合わせる。図８において、ライン１のゲートは、図７に示すライン５１２のゲートの２倍である。図７に示すゲート周波数の増加の２倍のゲート周波数の結果として、ＤＲが増加する。
【００５６】
ライン１の画素の積分は、曲線８１で示され、ライン５１２の画素の積分は、曲線８２で示される。ライン１の画素は、領域８３の間、変化し続け、領域８４で変化を停止する。ライン１の画素は、Ｖｒｅｓｅｔ１しきい値電圧によってクランプされるまで変化し、第１の積分期間ｔ1の終了に画素が至るまでクランプされ続ける。
【００５７】
しかしながら、第２の積分期間ｔ2の開始において、ライン１の画素は、開放されて、電荷蓄積を続ける。ライン１の画素は、領域８６として示される光電陰極ゲート周波数（２×）の第２のオフ期間によって再び停止されるまで、Ｖｒｅｓｅｔ１しきい値電圧を超えて電荷蓄積し続ける。したがって、ライン１の画素は、第２の積分期間の間、積分時間の一部を経験する。
【００５８】
ライン５１２の画素の積分は、曲線８２で示される。ライン５１２の画素は、領域８３の第１のゲートオフ期間によって停止されるまで電荷蓄積し続ける。再びオンした後（領域８３を通過した後）、ライン５１２の画素は、Ｖｒｅｓｅｔ１しきい値レベルによってクランプされるまで電荷蓄積し続ける。ライン５１２の画素は、第１の積分期間の終了に至るまで領域８５を通してクランプされ続ける。ライン５１２のゲートがオンであるので、ライン５１２の画素は、第２の積分期間ｔ2の間、再び電荷蓄積を開始し、フレームの終了に至るまで電荷蓄積を停止しない。したがって、ライン５１２の画素は、第２の積分期間の間、積分時間の一部分を経験する（その部分は、ライン１の画素か可能な部分よりも長い）。
【００５９】
図８を図７と比較することによって、第２の積分起案の間の積分ｔ2は、撮像装置のダイナミックレンジを増加するドライバであることが理解されるであろう。したがって、本発明において、ゲートオフ期間は、第２の積分期間ｔ2よりも短くなるように選択される。この方法では、画素の全ての行は、第２の積分期間の一部の間にいくらかの積分を経験する。図７において、ライン１の画素は、光電陰極ゲートがオフであるので、第２の積分期間を経験しない。しかしながら、図８において、ライン１の画素は、選択されるＶｒｅｓｅｔ１電圧を超えるレベルの電荷に至る。
【００６０】
曲線８１のピーク電圧と、曲線８２のピーク電圧との間の差異の誤差は、以下の論拠を使用することにより、補正可能である。
（１）ゲート動作と、積分との間の関係が知られる
（２）行の積分時間と、結果のＡＤＵ出力レベルとに基づいて、画素への入力電流は、計算できる
（３）クランプ電圧に至らない画素では、入力電流は、正確に計算できる
（４）クランプ電圧を超える画素では、画素が第２の積分期間の間にクランプ電圧に到達したか、又はしきい値レベルに至るために第２の積分期間が必要であったかのいずれかの両義性がある。これは、いくらかの残余誤差を生じる
（５）入力電圧が積分期間の間に一定であると仮定すると、計算される入力電圧を最大化するために、電流は、画素がクランプされると仮定される時間の変化によって計算できる
（６）これらの条件が適合するとき、補正技術は、非常に効果的である。しかしながら、第２の積分期間の時間が減少すると、グレイスケールの数が減少する可能性があり、ノイズが増幅し、又はノイズが次の処理の間に誤差を発生させるＳＮＲ問題になる可能性がある
【００６１】
本明細書において、具体的な実施形態を参照して本発明は、図示、及び説明されるが、本発明は、示される詳細に限定されることを意図していない。むしろ、本発明の均等の範囲、及び領域内で、本発明から逸脱することなしに、様々な変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成23年7月20日(2011.7.20)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2011239392.tif 000012
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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【外国語明細書】
2011239392000001.pdf