(57)【要約】【課題】  ディザ効果のばらつきを抑制することができる半導体レーザ装置および半導体レーザの試験方法を提供する。【解決手段】  半導体レーザ装置は、半導体レーザを含むレーザユニットと、レーザユニットに入力する波長ディザ信号の１周期未満の分解能で波長ディザ信号の振幅情報を格納するメモリと、メモリに格納された振幅情報に基づいて波長ディザ信号を生成するディザ生成部と、を備える。半導体レーザ装置の試験方法は、半導体レーザを含むレーザユニットに基準ディザ信号を入力する第１ステップと、基準ディザ信号とレーザユニットの単位時間における波長変動を示す波長変動信号とを比較する第２ステップと、第２ステップによって得られた誤差情報に基づいて基準ディザ信号を補正する第３ステップと、補正された基準ディザ信号をレーザユニットに対するディザ制御信号としてメモリに格納する第４ステップと、を含む。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体レーザを含むレーザユニットと、
前記レーザユニットに入力する波長ディザ信号の１周期未満の分解能で前記波長ディザ信号の振幅情報を格納するメモリと、
前記メモリに格納された前記振幅情報に基づいて、前記波長ディザ信号を生成するディザ生成部と、を備えることを特徴とする半導体レーザ装置。
【請求項２】
前記ディザ生成部は、並列動作する複数のシフトレジスタ部からなる多値シフトレジスタを備え、
前記メモリに格納された前記振幅情報は、各シフトレジスタ部にセットされることを特徴とする請求項１記載の半導体レーザ装置。
【請求項３】
前記メモリは、前記波長ディザ信号の１／２周期未満の分解能で前記波長ディザ信号の振幅情報を格納することを特徴とする請求項１または２記載の半導体レーザ装置。
【請求項４】
前記ディザ生成部は、前記メモリに格納された前記振幅情報に基づいて生成された基準ディザ信号と、前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する比較部を備え、
前記ディザ生成部は、前記比較部によって得られた誤差情報に基づいて、前記ディザ生成部の出力を補正することを特徴とする請求項１記載の半導体レーザ装置。
【請求項５】
前記誤差情報に基づく補正における補正割合は、１未満の値から１に向けて徐々に増加するように制御されることを特徴とする請求項４記載の半導体レーザ装置。
【請求項６】
前記多値シフトレジスタを構成する前記シフトレジスタ部は、多段接続されそれぞれに出力ポートが設けられたシフトメモリを複数備え、前記出力ポートを選択することによって、出力される前記振幅情報の位相制御を行うことを特徴とする請求項２記載の半導体レーザ装置。
【請求項７】
前記誤差情報が所定量以下になった場合における、前記ディザ生成部の補正されたディザ出力の情報を保存し、
前記ディザ生成部は、再起動時に、前記保存されたディザ出力の情報に基づいてディザ出力をなすことを特徴とする請求項４記載の半導体レーザ装置。
【請求項８】
前記メモリに格納される前記振幅情報は、前記半導体レーザ装置の出荷試験において、前記レーザユニットに基準ディザ信号を入力する第１ステップと、前記基準ディザ信号と前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する第２ステップと、前記第２ステップによって得られた誤差情報に基づいて前記基準ディザ信号を補正する第３ステップと、によって得られた情報であることを特徴とする請求項１記載の半導体レーザ装置。
【請求項９】
半導体レーザを含むレーザユニットに基準ディザ信号を入力する第１ステップと、
前記基準ディザ信号と、前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する第２ステップと、
前記第２ステップによって得られた誤差情報に基づいて、前記基準ディザ信号を補正する第３ステップと、
前記補正された基準ディザ信号を前記レーザユニットに対するディザ制御信号としてメモリに格納する第４ステップと、を含むことを特徴とする半導体レーザ装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ装置、および、半導体レーザ装置の試験方法に関するものである。
【背景技術】
【０００２】
半導体レーザを備えるレーザユニットにディザ信号を入力することによって、誘導ブリルアン散乱（ＳＢＳ：Stimulated Brillouin Scattering）を抑制する試みがなされている。例えば、ディザ信号は、フィードフォワード方式でレーザユニットに入力される。
【０００３】
しかしながら、ディザ信号の電気波形が同じでも、チャネル間で変調出力の特性がばらつくことがある。そのため、チャネル間での変調出力を一致させようとすれば、工場出荷時に全チャネルのキャリブレーションを行う必要がある。この場合、キャリブレーションに要する時間が長くなってしまう。また、キャリブレーション値は固定されるため、経時変化に対応できない。
【０００４】
そこで、特許文献１は、波形のピークトゥピーク値を目標に一致させるフィードバック制御を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２５９９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の技術では、波形のピークトゥピークはコントロールできるが、波形の歪みを補正することができない。また、ピークトゥピークが同じでも波形が異なるとディザ効果がばらつく可能性がある。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、ディザ効果のばらつきを抑制することができる半導体レーザ装置および半導体レーザ装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体レーザ装置は、半導体レーザを含むレーザユニットと、前記レーザユニットに入力する波長ディザ信号の１周期未満の分解能で前記波長ディザ信号の振幅情報を格納するメモリと、前記メモリに格納された前記振幅情報に基づいて、前記波長ディザ信号を生成するディザ生成部と、を備えることを特徴とするものである。本発明に係る半導体レーザ装置においては、波長ディザ信号の１周期未満の分解能で格納された振幅情報を用いてディザ信号が生成されることから、ディザ効果のばらつきを抑制することができる。
【０００９】
前記ディザ生成部は、並列動作する複数のシフトレジスタ部からなる多値シフトレジスタを備え、前記メモリに格納された前記振幅情報は、各シフトレジスタ部にセットされていてもよい。前記メモリは、前記波長ディザ信号の１／２周期未満の分解能で前記波長ディザ信号の振幅情報を格納していてもよい。前記ディザ生成部は、前記波長メモリに格納された前記振幅情報に基づいて生成された基準ディザ信号と、前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する比較部を備え、前記ディザ生成部は、前記比較部によって得られた誤差情報に基づいて、前記ディザ生成部の出力を補正してもよい。前記ディザ生成部のメモリは、前記誤差情報に基づく補正によって得られる振幅情報を格納してもよい。
【００１０】
前記誤差情報に基づく補正における補正割合は、１未満の値から１に向けて徐々に増加するように制御されてもよい。前記多値シフトレジスタを構成する前記シフトレジスタ部は、多段接続されそれぞれに出力ポートが設けられたシフトメモリを複数備え、前記出力ポートを選択することによって、出力される前記振幅情報の位相制御を行ってもよい。前記誤差情報が所定量以下になった場合における、前記ディザ生成部の補正されたディザ出力の情報を保存する保存部をさらに備え、前記ディザ生成部は、再起動時に、前記保存部に保存されたディザ出力の情報に基づいてディザ出力をなしてもよい。
【００１１】
前記メモリに格納される前記振幅情報は、前記半導体レーザ装置の出荷試験において、前記レーザユニットに基準ディザ信号を入力する第１ステップと、前記基準ディザ信号と前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する第２ステップと、前記第２ステップによって得られた誤差情報に基づいて前記基準ディザ信号を補正する第３ステップと、によって得られた情報であってもよい。
【００１２】
本発明に係る半導体レーザ装置の試験方法は、半導体レーザを含むレーザユニットに基準ディザ信号を入力する第１ステップと、前記基準ディザ信号と、前記レーザユニットの単位時間における波長変動を示す波長変動信号とを比較する第２ステップと、前記第２ステップによって得られた誤差情報に基づいて、前記基準ディザ信号を補正する第３ステップと、前記補正された基準ディザ信号を前記レーザユニットに対するディザ制御信号としてメモリに格納する第４ステップと、を含むことを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、ディザ効果のばらつきを抑制することができる半導体レーザ装置および半導体レーザの試験方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）は第１の実施形態に係る半導体レーザ装置の全体構成を示すブロック図であり、（ｂ）は半導体レーザユニットの詳細を示す図である。
【図２】ＦＭディザ信号発生器の詳細を示すブロック図である。
【図３】サンプリング・タイミング調整部の一例を示すブロック図である。
【図４】（ａ）はタイミング調整部から引算部に入力される波形信号の一例を示す図であり、（ｂ）は参照信号生成部のシフトレジスタから引算部に入力される参照信号の一例を示す図である。
【図５】右ビットシフト回路の１実施形態例について説明するための図である。
【図６】変調信号生成部の動作原理を説明するための図である。
【図７】図６の動作原理を説明するためのフローチャートである。
【図８】１τ＜遅延時間＜２τの場合のレジスタ値を示す図である。
【図９】ローパスフィルタ時定数をパラメータとしたシフトレジスタの出力位置と誤差積算値との関係を示す図である。
【図１０】ローパスフィルタ時定数が大きい場合の出力波形例を示す図である。
【図１１】ローパスフィルタ時定数が中位の場合の出力波形例を示す図である。
【図１２】ローパスフィルタ時定数が小の場合の出力波形例を示す図である。
【図１３】ステップサイズパラメータによる応答時間の影響を説明するための図である。
【図１４】ステップサイズパラメータによる応答時間の影響を説明するための図である。
【図１５】波長モニタに入力される信号にガウスノイズが加わった場合、ステップサイズパラメータによる波形歪低減効果を示す図である。
【図１６】ローパスフィルタによるDAC出力波形の平滑化を示す図である。
【図１７】ローパスフィルタの例を示す図である。
【図１８】波長モニタの例を示す図である。
【図１９】シフトレジスタにデータをロードするための回路構成について示す図である。
【図２０】レジスタファイルからＦＭディザ信号発生器へのデータ転送の詳細を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための最良の形態を説明する。
【００１６】
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る半導体レーザ装置１００の全体構成を示すブロック図である。図１（ａ）に示すように、半導体レーザ装置１００は、レーザユニット１１０、波長モニタ１２０、ＡＤＣ（アナログ／デジタル変換器）１３０、ＦＭディザ信号発生器１４０、メモリ１４１、ＤＡＣ（デジタル／アナログ変換器）１５０、ローパスフィルタ１６０、加算器１７０、駆動回路１８０等を含む。
【００１７】
図１（ｂ）は、半導体レーザユニットの詳細を示す図である。図１（ｂ）に示すように、レーザユニット１１０は、温度制御装置（ＴＥＣ）１１１上に、半導体光増幅器（ＳＯＡ：Semiconductor Optical Amplifier）１１３と光結合された半導体レーザ１１２が配置された構造を有する。半導体レーザ１１２上には、導波路への電流注入用の電極１１４、および、ヒータ１１５が設けられている。また、ＳＯＡ１１３上には、導波路への電流注入用の電極１１６が形成されている。
【００１８】
温度制御装置１１１は、ペルチェ素子等を備え、供給される駆動信号に応じて半導体レーザ１１２の温度を制御する。半導体レーザ１１２は、例えば、ＤＦＢレーザとＤＢＲミラーとを組み合わせた構造を有する波長可変レーザであり、供給される駆動信号に応じて所定の周波数のレーザ光を発振する。半導体レーザ１１２は、電極１１４に注入される電流に応じて利得が制御され、温度制御装置１１１の温度及びヒータ１１５に注入される電力に応じて発振周波数が選択される。半導体光増幅器１１３は、注入される電流に応じて半導体レーザ１１２の発振光を増幅して外部に出力する。レーザユニット１１０においては、温度制御装置１１１、電極１１４、ヒータ１１５、および電極１１６の少なくとも１つに供給される駆動信号に所定の周波数のディザ信号が重畳される。それにより、ＳＢＳが抑制される。
【００１９】
波長モニタ１２０は、レーザユニット１１０の出力光を電流信号に変換してＡＤＣ１３０に入力する。ＡＤＣ１３０は、波長モニタ１２０から入力された電流信号をデジタルの波形信号に変換してＦＭディザ信号発生器１４０に入力する。ＦＭディザ信号発生器１４０は、ＡＤＣ１３０から入力された波形信号に応じてデジタル変調信号を生成し、ＤＡＣ１５０に入力する。ＤＡＣ１５０は、入力されたデジタル変調信号をアナログ変調信号に変換してローパスフィルタ１６０に入力する。
【００２０】
ローパスフィルタ１６０は、ＤＡＣ１５０から入力されたアナログ変調信号を平滑化してディザ信号を生成し、加算器１７０に入力する。加算器への入力は
ＡＣ結合により変調成分のみ印加してもよく、ディザ生成部の出力段でＤＣオフセットを除去してもよい。加算器１７０は、レーザユニット１１０の制御信号にディザ信号を重畳し、駆動回路１８０に入力する。駆動回路１８０は、ディザ信号が重畳された制御信号に基づいて、レーザユニット１１０の駆動信号を生成し、レーザユニット１１０に入力する。以上の過程により、レーザユニット１１０の出力がフィードバック制御される。
【００２１】
なお、メモリ１４１には、ディザ信号生成に使われるための三角波、正弦波、矩形波などの振幅情報が、波長ディザ信号の１周期未満の分解能で格納されており、レーザユニット１１０の駆動開始時、周波数変更時などにおいて、ＦＭディザ信号発生器１４０に読み込まれ、ディザ信号生成に用いられる。振幅情報はディザ信号の１／２周期未満の分解能で格納されていることが好ましい。なおメモリ１４１には、ＥＥＰＲＯＭなどの不揮発性メモリが用いられる。
【００２２】
図２は、ＦＭディザ信号発生器１４０の詳細を示すブロック図である。図２に示すように、ＦＭディザ信号発生器１４０は、タイミング調整部１０、参照信号生成部２０、補正信号生成部３０、および変調信号生成部４０を含む。タイミング調整部１０は、サンプリング・タイミング調整部１１を含む。参照信号生成部２０は、シフトレジスタ２１を含む。補正信号生成部３０は、引算部３１、移動平均部３２、右ビットシフト部３３等を含む。変調信号生成部４０は、加算部４１、シフトレジスタ４２、マルチプレクサ４３等を含む。
【００２３】
サンプリング・タイミング調整部１１は、入力されるシフト信号に応じて、ＡＤＣ１３０から入力される波形信号をサンプリングして引算部３１に出力する。ここで、シフト信号とは、ＦＭディザ信号発生器１４０が生成するディザ信号の周波数よりも高い周波数を有するクロック信号であり、例えば、ディザ信号のｎ倍（ｎは２以上の整数）の周波数（周期１τ）を有するクロック信号である。また、サンプリング・タイミング調整部１１は、入力される選択信号に応じて、出力の際のタイミングを調整する。それにより、ＡＤＣ１３０からの入力信号のサンプリングポイントを、最適な波形プロファイルが得られるように微調整することが可能となる。
【００２４】
図３は、サンプリング・タイミング調整部１１の一例を示すブロック図である。図３に示すように、サンプリング・タイミング調整部１１においては、ｒ個（ｒは２以上の整数）の遅延素子１２ａが直列接続されている。ＡＤＣ１３０が出力するデジタル信号は、第１番目の遅延素子１２ａに入力されるとともに、マルチプレクサ１３ａに入力される。第１番目の遅延素子１２ａが出力するデジタル信号は、第２番目の遅延素子１２ａに入力されるとともに、マルチプレクサ１３ａに入力される。同様に、第（ｒ−１）番目の遅延素子１２ａが出力するデジタル信号は、第ｒ番目の遅延素子１２ａに入力されるとともに、マルチプレクサ１３ａに入力される。第ｒ番目の遅延素子１２ａが出力するデジタル信号は、マルチプレクサ１３ａに入力される。各遅延素子１２ａは、システムクロックと同期して、遅延量を付与したデジタル信号を出力する。なお、システムクロックとはＬＳＩの動作クロックで、シフト信号よりも十分に高い周波数を有するクロック信号である。シフト信号はこのシステムクロックを元にタイマ回路により生成される。
【００２５】
マルチプレクサ１３ａは、入力されたデジタル信号のうち、選択信号によって選択されたデジタル信号を出力する。したがって、マルチプレクサ１３ａは、ＡＤＣ１３０から入力されたデジタル信号を、選択信号によって選択された遅延量だけ遅延させて出力することができる。
【００２６】
また、サンプリング・タイミング調整部１１においては、ｓ個（ｓは２以上の整数）の遅延素子１２ｂが直列接続されている。サンプリング・タイミング調整部１１に入力されるシフト信号は、第１番目の遅延素子１２ｂに入力されるとともに、マルチプレクサ１３ｂに入力される。第１番目の遅延素子１２ｂが出力するシフト信号は、第２番目の遅延素子１２ｂに入力されるとともに、マルチプレクサ１３ｂに入力される。同様に、第（ｓ−１）番目の遅延素子１２ｂが出力するシフト信号は、第ｓ番目の遅延素子１２ｂに入力されるとともに、マルチプレクサ１３ｂに入力される。第ｓ番目の遅延素子１２ｂが出力するシフト信号は、マルチプレクサ１３ｂに入力される。各遅延素子１２ｂは、システムクロックの周期で遅延量を付与したシフト信号を出力する。
【００２７】
マルチプレクサ１３ｂは、入力されたシフト信号のうち、選択信号によって選択されたシフト信号を出力する。したがって、マルチプレクサ１３ｂは、サンプリング・タイミング調整部１１に入力されたシフト信号を、選択信号によって選択された遅延量だけ遅延させて出力する。
【００２８】
さらに、サンプリング・タイミング調整部１１には、リタイミング素子１４が設けられている。リタイミング素子１４は、マルチプレクサ１３ｂから出力されたシフト信号の周期で、マルチプレクサ１３ａから出力されたデジタル信号を出力する。以上の構成により、サンプリング・タイミング調整部１１は、データパスおよびシフト信号の両方の遅延量を調整することができる。したがって、サンプリング・タイミング調整部１１は、ＡＤＣ１３０から入力されるデジタル信号をシフト信号周期でサンプリングするとともに、微妙な遅延量を設定することができる。具体的には、直列接続された遅延素子１２ａを用いて遅延量をプラス側に調整することでき、直列接続された遅延素子１２ｂを用いて遅延量をマイナス側に調整することができる。
【００２９】
図４（ａ）は、タイミング調整部１０から引算部３１に入力される波形信号の一例を示す図である。図４（ａ）において、横軸はシフト信号の周期を単位時間とする時間を示し、縦軸は振幅値である。本実施形態においては、シフト信号は、ディザ信号の２０倍の周波数を有しているものとする。すなわち、本実施形態においては、シフト信号周期ｎ＝２０の関係が成立する。
【００３０】
シフトレジスタ２１は、シフト信号と同期して動作し、データ幅がｍビット（ｍは自然数）でｎ段の多値シフトレジスタである。このような構成は、ＬＦＳＲ（Linear Feed Back Shift Register）とも言える。シフトレジスタ２１は、参照用のデジタル波形信号（以下、参照信号と称する）を生成するシフトレジスタであり、参照信号波形（三角波または正弦波）を時間軸方向にｎ分割し、２ｍの分解能で表現されるデータ幅を有している。また、シフトレジスタ２１は、波形データがシフト信号ごとにシフトレジスタ２１内を回転するように各レジスタがリング接続されている。
【００３１】
シフトレジスタ２１は、シフト信号が入力されるタイミングで、末尾のレジスタに格納されているデータを、引算部３１に入力するとともに、先頭のレジスタに入力する。本実施形態においては、シフト信号が２０回入力されると、全ての段に格納されたデータの出力が一巡する。図４（ｂ）は、シフトレジスタ２１から引算部３１に入力される参照信号の一例を示す図である。図４（ｂ）において、横軸はシフト信号の周期を単位時間とする時間を示し、縦軸は振幅値である。
【００３２】
引算部３１は、シフト信号と同期して、シフトレジスタ２１から入力される参照信号から、タイミング調整部１０から入力される波形信号を差し引いた値をエラー信号として出力する。タイミング調整部１０から入力される波形信号が参照信号と一致すれば、引算部３１は「０」を出力する。一方で、タイミング調整部１０から入力される波形信号が参照信号と一致しなければ、引算部３１は、不一致量に応じた信号を出力する。したがって、引算部３１の出力信号は、エラー信号として用いることができる。
【００３３】
移動平均部３２は、ディザ信号の数周期分（例えば、１〜２周期分）のエラー信号の絶対値平均を移動平均として求める。移動平均の値がゼロに近くなるまで、または許容値になった状態は、半導体レーザ装置１００からの出力とシフトレジスタ２１の参照信号の波形がほぼ一致した状態であり、安定動作となる。
【００３４】
例えば、半導体レーザ装置１００の出荷時に工場で自動制御のディザ調整を行う場合、移動平均の値がゼロに近くなるまで、または許容値になるまで、シフトレジスタ４２の格納データに関する修正および、ＦＭディザ信号発生器１４０の選択可能なパラメータの設定のサーチが行なわれる。移動平均の値がゼロに近くなるまで、または許容値になった安定動作時のシフトレジスタ４２の格納データ、ＦＭディザ信号発生器１４０の選択可能なパラメータを不揮発性メモリ（ＥＥＰＲＯＭ）などに記録する。これにより、次回の起動時などにおいて、メモリに記録された値を使うことにより、誤差が小さい設定で各部を制御でき、安定動作になるまでにかかる時間を短縮することができる。
【００３５】
ＦＭディザ信号発生器１４０の選択可能なパラメータとしては、ステップサイズパラメータ、選択信号によるマルチプレクサ４３の出力端子位置、タイミング調整部による入力信号タイミングの微調整になどがある。
【００３６】
右ビットシフト部３３は、エラー信号に対して右ビットシフト処理を施す。具体的には、右ビットシフト部３３は、「０」と「１」とからなるデジタル信号を右方向（桁の小さい方向）にシフトさせる。例えば、１ビットシフトさせるとエラー信号は１／２となり、２ビットシフトさせるとエラー信号は１／４となり、３ビットシフトさせるとエラー信号は１／８となる。したがって、右ビットシフトとは、２の階乗で割り算することと同義である。以下、右ビットシフトの操作のことを、エラー信号にステップサイズパラメータ（「１」、「０．５」、「０．２５」、「０．１２５」等）を掛ける、と表現する。このような構成により、フィードバックループ内に乗算器を設ける必要がなく、ＦＭディザ信号発生器１４０の構成が簡略化される。右ビットシフト部３３によって右ビットシフト処理が施されたエラー信号は、補正信号として加算部４１に入力される。１未満のステップサイズパラメータを用いれば、エラー信号に基づく補正における補正割合は、「１」未満の値から「１」に向けて徐々に増加して設定することができる。
【００３７】
ステップサイズパラメータの設定により、分割された個々の波形成分が目標に一致するまでに要する時間を調整することが可能となる。また、ステップパラメータを大きくすることによりノイズに対する耐性が強くなる。
【００３８】
図５は、右ビットシフト部３３の一例を示す回路図である。この例では、ｍビットからなる誤差信号を選択信号によって１〜３の範囲で右シフトする組み合わせ回路である。レジスタ３３１に格納された値（エラー信号）が、選択論理に応じたセレクタ３３２の経路を通じて出力されることで、シフト量を制御する構成である。レジスタ３３１にセットされる値は２進数であるので、１ビットシフトするごとに、元の値の半分の値を得ることができる。シフトレジスタを使用してビットシフト回路を構成するのに比べて簡単な回路で実装でき、クロック不要のため、現在のタイムスロット内でただちに出力結果が得られる。
【００３９】
シフトレジスタ４２は、シフトレジスタ２１と同様に、シフト信号と同期して動作し、データ幅がｍビット（ｍは自然数）でｎ段のＬＦＳＲ（Linear Feed Back Shift Register）である。シフトレジスタ４２は、ディザ信号を生成するシフトレジスタであり、信号波形（三角波または正弦波）を時間軸方向にｎ分割し、２ｍの分解能で表現されるデータ幅を有している。シフトレジスタ４２は、波形データがシフト信号ごとにシフトレジスタ４２内を回転するように各レジスタがリング接続されている。初期状態では、シフトレジスタ４２は、シフトレジスタ２１と同一のデータを格納している。この初期状態のディザ信号を、基準ディザ信号と称する。
【００４０】
シフトレジスタ４２は、シフト信号が入力されるタイミングで、末尾のレジスタに格納されたデータを加算部４１に出力する。加算部４１は、右ビットシフト部３３から入力される補正信号と、シフトレジスタ４２の末尾のレジスタから出力されたデータとを加算し、シフトレジスタ４２の第１段目（先頭）のレジスタに格納する。以下、同様のプロセスを経ることによって、シフト信号のタイミングでシフトレジスタ４２内のデータが補正される。マルチプレクサ４３は、シフトレジスタ４２を構成するレジスタのうち、選択信号によって指定されるレジスタの出力信号をＤＡＣ１５０に出力する。
【００４１】
図６（ａ）および図６（ｂ）を参照して、以上の動作原理を説明する。図６（ａ）を参照して、ディザ信号の周期を「Ｔ」とする。この場合、本実施形態において、シフト信号の周期はディザ信号の２０倍の周波数を有していることから、シフト信号の周期は、「Ｔ／２０」となる。シフトレジスタ４２が初期状態において格納しているデータを、データＤ１〜Ｄ２０とする。図６（ａ）のデータＤ１〜Ｄ２０は、基準ディザ信号に対応する。シフトレジスタ４２は、シフト信号に同期して、データＤ１〜Ｄ２０を順に出力する。図６（ｂ）の時点では末尾のレジスタにデータＤ９が格納されているため、シフト信号の次のエッジに同期して、データＤ９が加算部４１を介して先頭のレジスタに入力される。
【００４２】
データＤ１〜Ｄ２０は、加算部４１に入力される補正信号によって補正されてＤ１´〜Ｄ２０´になるとする。図６（ｂ）の時点では、データＤ１〜Ｄ８が補正済みである。例えば、データＤ１´は、「データＤ１＋補正信号」と表すことができる。このように、フィードバックループを介して、シフトレジスタ４２が格納するデータは最適値に調整される。
【００４３】
図７は、以上の制御を示すフローチャートである。まず、シフトレジスタ２１，４２に所定の値をロードする（ステップＳ１）。この場合、シフトレジスタ２１には参照信号となるデータがロードされ、シフトレジスタ４２には基準ディザ信号となるデータがロードされる。この時点では、基準ディザ信号のデータは、シフトレジスタ２１のデータと同じである。
【００４４】
次に、基準ディザ信号を含む駆動信号によって、レーザユニット１１０を駆動する（ステップＳ２）。すなわち、ステップＳ２によってシフトレジスタ４２にロードされた基準ディザ信号に基づいて、ＤＡＣ１５０およびローパスフィルタ１６０を介して、レーザユニット１１０が駆動される。
【００４５】
次に、参照信号と波長変動信号とを比較する（ステップＳ３）。すなわち、まず、ステップＳ２によって駆動されたレーザユニット１１０の出力波長を波長モニタ１２０にて検出し、これをＡＤＣ１３０によってＡ／Ｄ変換することで、単位時間における波長の変動を示す波長変動信号を生成する。この単位時間は、シフト信号の周期と同期される。つぎに、引算部３１において、この波長変動信号とシフトレジスタ２１に格納されている参照信号とを比較する。引算部３１は、その差に応じたエラー信号を出力する。このエラー信号は、右ビットシフト部３３によって加工され、補正信号となる。
【００４６】
次に、シフトレジスタ４２の信号（基準ディザ信号）の補正演算を行う（ステップＳ４）。すなわち、加算部４１において、補正信号とシフトレジスタ４２の出力とを加算することで、基準ディザ信号の補正演算を実施する。
【００４７】
次に、補正された値をシフトレジスタ４２に格納する（ステップＳ５）。すなわち、加算部４１が演算した値をシフトレジスタ４２に格納することで、シフトレジスタ４２に格納されている基準ディザ信号を補正する。ステップＳ５が完了すると、再び、ステップＳ２へ戻り、以上のループが継続されることで、基準ディザ信号が適正化される。
【００４８】
本実施形態によれば、ディザ信号の１周期未満の分解能でシフトレジスタ４２に格納された振幅情報を用いてディザ信号が生成されることから、ディザ効果のばらつきを抑制することができる。また、シフトレジスタ４２に格納されたディザ信号データはフィードバック制御により補正されることから、レーザユニット１１０の経時変化等に対応することができる。
【００４９】
なお、フローチャートのループは、基準ディザ信号が安定状態となった時点で停止してもよい。この場合、レーザユニット１１０の波長切換え、ディザ信号の周波数切換えなどが生じた場合には、このフローチャートを再度起動すればよい。また、長期間駆動におけるレーザユニット１１０の経時変化に対応するためには、波長切換えあるいはディザ信号の周波数切換えがなくとも、このフローチャートを定期的に起動することが好ましい。
【００５０】
なお、ステップＳ１において、シフトレジスタ４２にセットされる初期値として、半導体レーザ装置１００の出荷試験の際に、上記フローチャートに従って得られたデータを記録し、これを用いてもよい。また、ＦＭディザ信号発生器１４０の各部のパラメータについても、同様に出荷試験の差異に得られたデータを記録し、それをセットしてもよい。このような構成を採用することで、迅速に安定状態を得ることができる。
【００５１】
ＦＭディザ信号発生器１４０から出力された変調信号が、レーザユニット１１０から光として出力され、波長モニタ１２０やＡＤＣ１３０を経由して、ＦＭディザ信号発生器１４０の入力に到達するまでに、シフト信号１周期分を越える遅延が発生し、加算部４１での加算処理において遅延が発生することがある。その場合、シフトレジスタ４２の出力端子位置（マルチプレクサ４３を介してＤＡＣ１５０に信号を出力するレジスタ）を適宜変更してディザ信号の位相を制御することが好ましい。
【００５２】
例えば、シフトレジスタ４２の末尾のレジスタからデータが出力されて補正信号が先頭のレジスタに入力されるまでの時間（遅延時間）が、シフト信号の周期よりも長くなる場合には、シフトレジスタ４２の出力端子位置を左（時間的に遡る方）に設定することが好ましい。具体的には、遅延時間をシフト信号周期で除して得られる時間分、出力端子の位置を末尾より前に設定することが好ましい。
【００５３】
図８は、シフト信号１周期が１τの時のシフト信号、シフトレジスタ４２の先頭レジスタ、末尾の1つ手前のレジスタ、末尾レジスタと補正信号のサイクルを示した図であり、横軸は時間の経過を表す。補正信号の遅延ありの場合は、１τ＜遅延時間＜２τの遅延が発生した場合の補正信号を表している。なお、図８で、「ｋ」は変調波形のサイクル数を示し、「ｋ＝１」は、初期状態を示す。例えば、ｋサイクル目の２０番目のデータはＤ２０（ｋ）と表すことができ、補正信号はＤ２０´（ｋ）と表すことができる。
【００５４】
図８の例において、補正信号の遅延が生じてない場合、シフト信号のエッジに合わせて、各レジスタの動作、補正信号の生成が行なわれている。シフトレジスタ４２の末尾の出力端子が選択された場合は、補正信号Ｄ２０´（ｋ）は、Ｄ２０（ｋ）が先頭レジスタに格納される前に生成され、先頭レジスタには Ｄ２０（ｋ）の補正済みの値であるＤ２０（ｋ＋１）＝Ｄ２０（ｋ）＋Ｄ２０’（ｋ）が格納される。しかしながら、補正信号に遅延が生じた場合は、補正信号Ｄ２０´（ｋ）が生成される時間が、シフト信号のエッジに間に合っておらず、先頭レジスタにはＤ２０（ｋ＋１）＝Ｄ２０（ｋ）＋Ｄ１９’（ｋ）と１つ前のレジスタ用の補正信号で補正されたＤ２０（Ｋ）の値が格納されてしまう。そこで、シフトレジスタ４２の出力端子を末尾から１つ手前のレジスタに変更することで、Ｄ２０（ｋ）が先頭レジスタに格納される前に補正信号Ｄ２０´（ｋ）が生成されるようになる。以上のことより、遅延が生じた場合は、シフトレジスタ４２の出力端子位置を適宜変更してディザ信号の位相を制御することが好ましい。
【００５５】
また、シフトレジスタ４２の出力端子は、ローパスフィルタ１６０の時定数にも合わせて、出力端子を選択する必要がある。ローパスフィルタ１６０は、ＤＡＣ１５０からの出力信号を平滑化するために設けられるが、ディザ信号周波数によりフィルタ時定数の最適値が異なる。ローパスフィルタ１６０の時定数の違いにより、シフトレジスタ４２の最適な出力端子が異なるため、シフトレジスタ４２の出力端子を変更する必要がある。
【００５６】
図９は、ローパスフィルタ時定数をパラメータとしたシフトレジスタ４２の出力位置と誤差積算値との関係の一例を示す図である。図９において、横軸はシフトレジスタ４２の出力端子位置を示し、縦軸は誤差積算値を示す。横軸において、「２０」はシフトレジスタ４２の末尾のレジスタを示し、「１９」は末尾から１つ手前のレジスタを示す。また、図中「τ」は、ローパスフィルタ１６０の時定数を示す。
【００５７】
誤差積算値とは、エラー信号の絶対値を、シフト信号数サイクル分（例えば１波形分）積算することにより、ある時間における波形の品質を評価する指標とするものである。誤差積算値が小さいほど、レーザユニット１１０からの出力光とシフトレジスタ２１の参照信号が一致していることを示す。
【００５８】
各ローパスフィルタ１６０の時定数において誤差積算値が小さい端子が、その時定数におけるシフトレジスタ４２の最適の出力端子と判断できる。そのため、図９では、τ＝５、１０の時に出力端子位置１９が、τ＝２０の時に出力端子位置１８〜１９が、τ=３０、４０の時に出力端子位置１８が最適の出力端子となる。以上に述べたように、ローパスフィルタ１６０の時定数の違いにより、シフトレジスタ４２の出力端子を選ぶ必要がある。
【００５９】
次に、シフトレジスタ４２の出力端子が各時定数の最適端子からずれた場合の影響について示す。時定数τが大きいと、隣同士の波形の相関が強くなるため、シフトレジスタ４２の出力位置が最適位置から１つだけずれても影響は小さい。一方で、時定数τが小さいと隣同士の波形の相関が弱くなるため、シフトレジスタ４２の出力位置が最適位置から１つだけずれても影響が大きくなる。
【００６０】
図１０〜図１２（ａ）、（ｂ）において、階段状に示される波形は、安定動作状態におけるシフトレジスタ４２の出力信号を示しており、横軸は時間を示し、縦軸は振幅を示す。また、太線は、ローパスフィルタ１６０の出力波形を示す。図中「τ」は、ローパスフィルタ１６０の時定数を示す。
【００６１】
図１０（ａ）および図１０（ｂ）は、時定数τが大きい場合（τ＝３０）における、シフトレジスタ４２からの出力波形を示す図である。図１０（ａ）は、シフトレジスタ４２の末尾から１つ手前のレジスタから出力される波形を示す。図１０（ｂ）は、τ＝３０の時の最適出力端子である、シフトレジスタ４２の末尾から２つ手前のレジスタから出力される波形を示す。図１０（ａ）および図１０（ｂ）に示すように、出力端子が最適の出力端子から１つずれただけでも、誤差積算値に差が生じる。
【００６２】
図１１（ａ）および図１１（ｂ）は、時定数τが１０である場合の、シフトレジスタ４２からの出力波形を示す図である。図１１（ａ）は、シフトレジスタ４２の末尾のレジスタから出力される波形を示す。図１１（ｂ）は、τ＝１０の時の最適出力端子である、シフトレジスタ４２の末尾から１つ手前のレジスタから出力される波形を示す。図１１（ａ）および図１１（ｂ）に示すように、時定数τが小さくなると、最適位置における誤差積算値と、最適位置から１つずれた位置における誤差積算値との差は非常に大きくなる。
【００６３】
図１２（ａ）および図１２（ｂ）は、時定数τが５である場合の、シフトレジスタ４２からの出力波形を示す図である。図１２（ａ）は、シフトレジスタ４２の末尾のレジスタから出力される波形を示す。図１２（ｂ）は、τ＝５の時の最適出力端子である、シフトレジスタ４２の末尾から１つ手前のレジスタから出力される波形を示す。図１２（ａ）および図１２（ｂ）に示すように、時定数τがさらに小さくなると、最適位置における誤差積算値と、最適位置から１つずれた位置における誤差積算値との差はさらに大きくなってしまう。もちろん、最適位置から２以上ずれた場合には、この差はさらに大きくなる。
【００６４】
以上のことから、ローパスフィルタ１６０の時定数τが小さくなるほど、シフトレジスタ４２の出力端子が最適端子からずれた場合の誤差積算値が大きくなり出力波形に影響があることがわかる。そのため、時定数τに合わせたシフトレジスタ４２の最適な出力端子を用いることが好ましい。
【００６５】
次に、上述した右ビットシフト部３３で右ビットシフト処理を行なうためにエラー信号に掛けるステップサイズパラメータの詳細について説明する。以下、ステップサイズパラメータを「μ」と称する。このステップサイズパラメータμは、積分制御の時定数に相当する。
【００６６】
図１３〜図１４では、ＦＭディザ信号発生器１４０が動作を開始し、生成されたディザ信号が参照信号に適応するまでにかかる様子を示している。横軸は時間を示し、縦軸は振幅を示す。図１３（ａ）〜図１３（ｄ）の実線は、ＦＭディザ信号発生器１４０で生成された三角波を示し、図１４（ａ）〜図１４（ｄ）の実線は、ＦＭディザ信号発生器１４０で生成された正弦波を示す。図１３、図１４の丸で示された線は、シフトレジスタ２１の参照信号を示す。
【００６７】
図１３（ａ）〜図１３（ｄ）および図１４（ａ）〜図１４（ｄ）に示すように、ステップサイズパラメータμが大きいほど参照信号に適応するのに要する時間が短くなる。特にステップサイズパラメータμが「１」であれば、動作開始後にシフトレジスタ４２の初期値が一掃され、更新データが出力されると同時に参照信号への適応が完了する。    
【００６８】
ただし、ステップサイズパラメータμが１に近いほど、波長モニタ１２０に入力される信号にノイズが加わった場合、波形が乱れやすくなる。図１５（ａ）〜図１５（ｄ）は、波長モニタ１２０に入力される安定状態の信号にガウスノイズが加わった場合の波形を示す図である。図１５では、横軸は時間を示し、縦軸は振幅を示す。図１５（ａ）〜図１５（ｄ）に示すように、ステップサイズパラメータμが１に近づくほど、安定状態に戻らず、ノイズの影響を受け、更に波形の乱れが大きくなる。そこで、ステップサイズパラメータμを小さく設定することが考えられる。しかしながら、この場合、参照信号に適応するのに要する時間が長くなる。そのため、参照信号へ適応するのに要する時間と、ノイズの影響を考慮しステップパラメータを決定する必要がある。
【００６９】
また、半導体レーザ装置１００の安定動作時におけるシフトレジスタ４２が格納するデータをメモリに記録し、初期値とすることによって、ステップサイズパラメータμを小さくしても、参照信号に適応するのに要する時間を短縮化することができる。
【００７０】
次に、ローパスフィルタ１６０について説明する。アナログ変調信号の平滑化の際に直線位相特性（左右対称性）を改善するためには、ローパスフィルタ１６０として高次のローパスフィルタを用いることが好ましいが、単純なＲＣ２段フィルタを用いてもよい。図１６（ａ）〜図１６（ｃ）は、ローパスフィルタを用いた平滑化を示す図である。図１６（ａ）〜図１６（ｃ）では、横軸は時間を示し、縦軸は振幅を示す。ＲＣフィルタカットオフは、図１６（ａ）においては波形周波数×２０に設定してあり、図１６（ｂ）においては波形周波数×１０に設定してあり、図１６（ｃ）においては波形周波数×５に設定してある。
【００７１】
図１６（ａ）に示すように、カットオフ周波数を高くするとリップルが目立つようになる。図１６（ｃ）に示すように、カットオフ周波数を低くすると左右対称性のひずみが目立つようになる。１つのフィルタパラメータで対応できる周波数範囲は４倍程度であるが、ＭＳＡ規格の１０ｋＨｚ〜２００ｋＨｚをカバーするのは困難である。
【００７２】
そこで、図１７（ａ）に示すように、複数の互いに異なる波長帯域を有する複数のローパスフィルタ（図１７（ａ）ではローパスフィルタ１６１〜１６３）のうち、最適な透過特性を有するものをマルチプレクサ１６４で選択してもよい。また、図１７（ｂ）に示すように、１以上のデジタルポテンショメータ（図１７（ｂ）ではポテンショメータ１６５，１６６）でカットオフ周波数を変化させてもよい。さらに、図１７（ｃ）に示すように、帯域可変のプレフィルタ（図１７（ｃ）ではデジタルフィルタ１６７）を用いて不要な帯域成分を除去してもよい。
【００７３】
次に、波長モニタ１２０の詳細について説明する。図１８（ａ）および図１８（ｂ）は、波長モニタ１２０の例を示す図である。図１８（ａ）に示すように、波長モニタ１２０は、波長フィルタ１２１、２つの受光素子１２２ａ，１２２ｂ、および割り算器１２３を備えている。
【００７４】
波長フィルタ１２１は、波長に関して周期的な透過特性を有する波長フィルタであり、例えばエタロンである。受光素子１２２ａは、波長フィルタ１２１を透過した光信号を光電変換して割り算器１２３に入力する。受光素子１２２ｂは、波長フィルタ１２１を透過していない光信号を光電変換して割り算器１２３に入力する。割り算器１２３は、受光素子１２２ａから入力される電流信号と受光素子１２２ｂから入力される電流信号との割り算結果を出力する。波長フィルタ１２１が周期的な透過特性を有することから、波長フィルタ１２１の相対的な透過強度を検出することによって、所望の波長の光信号が入力されているか否かを検出することができる。
【００７５】
割り算器１２３の出力信号は、ＡＤＣ１３０に入力されるとともに、ローパスフィルタ１３１を介してＡＤＣ１３２に入力される。ＡＤＣ１３２に出力信号は、レーザユニット１１０の波長制御に用いられる。なお、割り算器１２３とＡＤＣ１３０との間にＤＣ成分をカットするためハイパスフィルタ（ＨＰＦ）が設けられていてもよい。
【００７６】
また、図１８（ｂ）に示すように、ＡＤＣ１３０が受光素子１２２ａと割り算器１２３との間に配置され、ＡＤＣ１３２が受光素子１２２ｂと割り算器１２３との間に配置されていてもよい。また、割り算器１２３とＦＭディザ信号発生器１４０との間にＤＣ成分をカットするためハイパスフィルタが設けられていてもよい。
【００７７】
次に、図１９を参照しつつ、シフトレジスタ２１およびシフトレジスタ４２にデータをロードするための回路構成について説明する。図１９は、ホストと半導体レーザ装置１００内部でシフトレジスタ２１およびシフトレジスタ４２へのデータロードに関係のある部分のみを図示している。
【００７８】
マイクロコントローラ５１は、ホストから、ディザ信号の波形、ディザ信号のレート、周波数幅、イネーブル信号等を受け取る。マイクロコントローラ５１は、イネーブル信号をＦＭディザ信号発生器１４０に入力するとともに、シリアル通信コントロール部５２を介して、シリアルクロックおよびシリアルデータをレジスタファイル５３に入力する。シリアルデータには、上記のディザ信号の波形、ディザ信号のレート、周波数幅等が含まれる。
【００７９】
レジスタファイル５３は、制御ブロック５４の制御により、シフトレジスタ２１およびシフトレジスタ４２に波形データおよび振幅設定値を送信する。タイマ５５は、ＦＭディザ信号発生器１４０にシフト信号を入力する。それにより、半導体レーザ装置１００の起動時にＦＭディザ信号発生器１４０においてディザ信号を生成することができる。
【００８０】
一方で、半導体レーザ装置１００の安定動作中に用いられるディザ信号に係るデータを、ＥＥＰＲＯＭに保存していてもよい。この場合、次回の起動時に、ＥＥＰＲＯＭからレジスタファイルに必要なデータを転送することで、参照信号に適応し、安定動作までにかかる時間を短縮化することができる。具体的には、シフトレジスタ４２が格納するデータを、制御ブロック５４、レジスタファイル５３、シリアル通信コントロール部５２、およびマイクロコントローラ５１を介して、ＥＥＰＲＯＭに保存する。
【００８１】
図２０は、レジスタファイル５３からＦＭディザ信号発生器１４０へのデータ転送の詳細を説明するための図である。図２０に示すように、レジスタファイル５３は、一例として、第１レジスタファイル５６および第２レジスタファイル５７を含む。第１レジスタファイル５６は、波形データをルックアップテーブルＬＵＴ１に保存し、振幅設定データをルックアップテーブルＬＵＴ２に保存する。第１レジスタファイル５６は、マイクロコントローラ５１から入力される選択信号に応じて波形データを選択した後、振幅設定信データと波形データとの積を第２レジスタファイル５７に転送する。
【００８２】
シフトレジスタ２１およびシフトレジスタ４２はｎ個のレジスタを備えているため、上記転送はｎ回繰り返される。第２レジスタファイル５７は、シフトレジスタ２１およびシフトレジスタ４２にパラレルでデータを一括転送する。なお、シフトレジスタ２１およびシフトレジスタ４２へのデータ転送は、半導体レーザ装置１００の起動時、または、ＦＭディザ信号発生器１４０がディザ信号を生成していない休止期間中に行うことができる。
【００８３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００８４】
１０  タイミング調整部
２０  参照信号生成部
２１  シフトレジスタ
３０  補正信号生成部
３１  引算部
４０  変調信号生成部
４１  加算部
４２  シフトレジスタ
４３  マルチプレクサ
１００  半導体レーザ装置
１１０  レーザユニット
１２０  波長モニタ
１３０  ＡＤＣ
１４０  ＦＭディザ信号発生器
１５０  ＤＡＣ
１６０  ローパスフィルタ
１７０  加算器
１８０  駆動回路
【図１】
2011253964.tif 000003
【図２】
2011253964.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011253964.tif 000009
【図８】
2011253964.tif 000010
【図９】
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【図１０】
2011253964.tif 000012
【図１１】
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【図１２】
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【図１３】
2011253964.tif 000015
【図１４】
2011253964.tif 000016
【図１５】
2011253964.tif 000017
【図１６】
2011253964.tif 000018
【図１７】
2011253964.tif 000019
【図１８】
2011253964.tif 000020
【図１９】
2011253964.tif 000021
【図２０】
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