(57)【要約】【課題】一度だけ書き込み可能なヒューズ素子を救済する。【解決手段】ＲＯＭ３３は、ＯＴＰメモリ３１に設けられたメモリセルが不良かどうかを示す不良ビット情報を記憶し、入力アドレスＡＤがＲＯＭ３３に記憶されている場合、出力制御回路３４は、その入力アドレスＡＤで指定されたメモリセルから読み出されたデータＳＯｘを反転して出力し、その入力アドレスＡＤがＲＯＭ３３に記憶されていない場合、出力制御回路３４は、その入力アドレスＡＤで指定されたメモリセルから読み出されたデータＳＯｘをそのまま出力する。【選択図】      図１
2011204300.tif 000002
【特許請求の範囲】
【請求項１】
電気的に一度だけ書き込み可能な第１のヒューズ素子が設けられた第１のメモリセルと、
電気的に一度だけ書き込み可能な第２のヒューズ素子が設けられ、前記第１のメモリセルの不良を救済する第２のメモリセルとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に一度だけ書き込み可能なヒューズ素子が設けられたメモリセルと、
前記メモリセルが不良かどうかを示す不良ビット情報の参照結果に基づいて、前記メモリセルから読み出されたデータを反転して出力する救済制御部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
同一ロウのメモリセルの書き込みが反転して行われたか反転せずに行われたかを前記ロウごとに記憶する制御情報記憶部と、
前記制御情報記憶部の参照結果に基づいて、同一ロウのメモリセルから読み出されたデータを反転して出力するデータ反転出力制御回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
同一ロウのメモリセルに不良があるかどうか前記ロウごとに記憶する制御情報記憶部と、
前記制御情報記憶部の参照結果に基づいて、同一ロウのメモリセルから読み出されたデータを無効化する無効出力制御回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
同一ロウのメモリセルに不良があるかどうか１個後のロウに対応させて記憶する制御情報記憶部と、
前記制御情報記憶部の参照結果に基づいて、次のロウのメモリセルからのデータの読み出しをスキップさせるスキップ制御回路とを備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、電気的に一度だけ書き込み可能な不揮発性半導体記憶装置の救済方法に適用して好適なものである。
【背景技術】
【０００２】
電気的に一度だけ書き込みが可能な不揮発性半導体記憶装置には、ＭＯＳトランジスタをヒューズ素子として用いたものがある（非特許文献１）。この不揮発性半導体記憶装置では、情報をヒューズ素子に記憶させる場合、ＭＯＳ構造のヒューズ素子に対してそのゲート絶縁膜に最大定格を超える高電圧が印加され、絶縁膜が破壊される。そして、絶縁膜破壊前のヒューズ素子には“０”という情報が記憶され、絶縁膜破壊後のヒューズ素子には“１”という情報が記憶される。
【０００３】
このような不揮発性半導体記憶装置の用途としては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭなどの半導体記憶装置の不良素子救済情報や、ＬＳＩを構成する様々な回路の状態を設定するための情報、あるいは各チップの識別情報などを保持するために用いられる。
【０００４】
しかしながら、このような用途では、製造工程内の試験の段階でヒューズ素子のプログラムが行われ、製品出荷後はその状態を長期間維持することが求められる。また、ヒューズ素子の製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もないとはいえないため、ヒューズ素子の信頼性に関する要求は厳しい。
【０００５】
また、製品上の使われ方としては、電源投入時にほぼ自動的にヒューズ素子に蓄えられているデータを読み出し、各回路へ転送されるような使い方をされることが多く、ヒューズ素子に不良があった場合の救済が非常に難しく、かつ１ビットでも不良があった場合にその製品にとって致命的なことにもなりかねず、ヒューズ素子の歩留まりが製品の歩留まりに直結してしまう可能性がある。さらに、ゲート酸化膜を破壊することで情報を記憶するヒューズ素子を用いる場合は、デザインルールの微細化の進行に伴ってゲート酸化膜も薄膜化されるため、特に信頼性の保持が厳しくなる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｈ．  Ｉｔｏ  ｅｔ．ａｌ．，  ”Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｇａｔｅ−Ｏｘ  Ａｎｔｉ−Ｆｕｓｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ２００４  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．４６９−４７２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の第１の目的は、一度だけ書き込み可能なＯＴＰメモリにおいて不良化したヒューズ素子を救済することが可能な不揮発性半導体記憶装置を提供することである。
【０００８】
本発明の第２の目的は、一度だけ書き込み可能なヒューズ素子のプログラム不良による歩留まりの低下を抑制することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、電気的に一度だけ書き込み可能な第１のヒューズ素子が設けられた第１のメモリセルと、電気的に一度だけ書き込み可能な第２のヒューズ素子が設けられ、前記第１のメモリセルの不良を救済する第２のメモリセルとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１０】
本発明の一態様によれば、電気的に一度だけ書き込み可能なヒューズ素子が設けられたメモリセルと、前記メモリセルが不良かどうかを示す不良ビット情報の参照結果に基づいて、前記メモリセルから読み出されたデータを反転して出力する救済制御部とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１１】
本発明の一態様によれば、電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、同一ロウのメモリセルの書き込みが反転して行われたか反転せずに行われたかを前記ロウごとに記憶する制御情報記憶部と、前記制御情報記憶部の参照結果に基づいて、同一ロウのメモリセルから読み出されたデータを反転して出力するデータ反転出力制御回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１２】
本発明の一態様によれば、電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、同一ロウのメモリセルに不良があるかどうか前記ロウごとに記憶する制御情報記憶部と、前記制御情報記憶部の参照結果に基づいて、同一ロウのメモリセルから読み出されたデータを無効化する無効出力制御回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１３】
本発明の一態様によれば、電気的に一度だけ書き込み可能なメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、同一ロウのメモリセルに不良があるかどうか１個前のロウに対応させて記憶する制御情報記憶部と、前記制御情報記憶部の参照結果に基づいて、次のロウのメモリセルからのデータの読み出しをスキップさせるスキップ制御回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【００１４】
本発明によれば、一度だけ書き込み可能なヒューズ素子を救済することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図３】図３は、図２のＯＴＰメモリの概略構成を示すブロック図である。
【図４】図４は、図３のメモリセルの概略構成を示す回路図である。
【図５】図５は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図６】図６は、本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図７】図７は、本発明の第５実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図８】図８は、図７の不揮発性半導体記憶装置の各部の波形を示すタイミングチャートである。
【図９】図９は、本発明の第６実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１０】図１０は、図９の不揮発性半導体記憶装置の各部の波形を示すタイミングチャートである。
【図１１】図１１は、本発明の第７実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１２】図１２は、図１１の不揮発性半導体記憶装置を用いて構成されたヒューズマクロブロックの概略構成を示すブロック図である。
【図１３】図１３は、本発明の第８実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、ＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ３１および救済制御部３５が設けられている。
【００１８】
ＯＴＰメモリ３１は、ヒューズ素子が設けられたメモリセルに電気的に一度だけ書き込むことができる。なお、メモリセルに電気的に一度だけ書き込む方法としては、ＭＯＳ構造のヒューズ素子に対してそのゲート絶縁膜に最大定格を超える高電圧を印加して絶縁膜を破壊するようにし、絶縁膜破壊前のヒューズ素子には“０”という情報を記憶させ、絶縁膜破壊後のヒューズ素子には“１”という情報を記憶させるようにしてもよい。あるいは、ゲート配線に電流を流してエレクトロマイグレーションのような物理的な現象を引き起こし、配線あるいは配線の一部を形成するシリサイド領域を断線（高抵抗化）させることで情報を記憶するようにしてもよい。
【００１９】
救済制御部３５は、ＯＴＰメモリ３１に設けられたメモリセルが不良かどうかを示す不良ビット情報の参照結果に基づいて、メモリセルから読み出されたデータを反転して出力することができる。なお、この不良ビット情報として、例えば、不良セルのアドレスを用いることができる。
【００２０】
ここで、救済制御部３５には、入力制御回路３２、ＲＯＭ３３および出力制御回路３４が設けられている。入力制御回路３２は、プログラム用データＳＩに基づいてＯＴＰメモリ３１の書き込み制御を行ったり、入力アドレスＡＤで指定される番地からデータを読み出すように制御したりすることができる。なお、制御信号ＣＳは、読み出しまたは書き込みなどの指定に用いることができる。
【００２１】
ＲＯＭ３３は、ＯＴＰメモリ３１に設けられたメモリセルが不良かどうかを示す不良ビット情報を記憶することができる。なお、ＲＯＭ３３の代わりにフラッシュメモリなどを設け、プログラム後の経時変化によりデータが破壊されたメモリセルの不良ビット情報を記憶できるようにしてもよい。出力制御回路３４は、不良ビット情報の参照結果に基づいてメモリセルから読み出されたデータを反転して出力することができる。
【００２２】
そして、ＯＴＰメモリ３１にデータを書き込む場合、入力アドレスＡＤが入力制御回路３２およびＲＯＭ３３に入力される。そして、その入力アドレスＡＤがＲＯＭ３３に記憶されている場合、そのことが入力制御回路３２に通知される。そして、入力制御回路３２において、その入力アドレスＡＤで指定されるメモリセルへの書き込みを禁止することができる。
【００２３】
一方、その入力アドレスＡＤがＲＯＭ３３に記憶されていない場合、そのことが入力制御回路３２に通知され、その入力アドレスＡＤで指定されるメモリセルにデータが書き込まれる。
【００２４】
また、ＯＴＰメモリ３１からデータを読み出す場合、入力アドレスＡＤが入力制御回路３２およびＲＯＭ３３に入力される。そして、その入力アドレスＡＤがＲＯＭ３３に記憶されている場合、そのことが出力制御回路３４に通知される。そして、出力制御回路３４において、その入力アドレスＡＤで指定されたメモリセルから読み出されたデータＳＯｘを反転し、その反転したデータを出力データＳＯｅとして出力する。
【００２５】
一方、その入力アドレスＡＤがＲＯＭ３３に記憶されていない場合、そのことが出力制御回路３４に通知される。そして、出力制御回路３４において、その入力アドレスＡＤで指定されたメモリセルから読み出されたデータＳＯｘをそのまま出力データＳＯｅとして出力する。
【００２６】
なお、ＯＴＰメモリ３１ではメモリセルに電気的に一度だけ書き込み可能なので、“０”という情報がメモリセルに書き込まれている時にそのメモリセルから“１”という情報が読み出される時は、そのメモリセルは不良と判定することができる。また、“１”という情報がメモリセルに書き込まれている時にそのメモリセルから“０”という情報が読み出される時は、そのメモリセルは不良と判定することができる。
【００２７】
一方、“０”という情報がメモリセルに書き込まれている時にそのメモリセルから“０”という情報が読み出される時は、そのメモリセルは良品と判定することができる。また、“１”という情報がメモリセルに書き込まれている時にそのメモリセルから“１”という情報が読み出される時は、そのメモリセルは良品と判定することができる。
【００２８】
このため、ＲＯＭ３３に不良ビット情報を記憶し、良品セルからデータが読み出される時はそのデータをそのまま出力し、不良セルからデータが読み出される時はそのデータを反転して出力することで、不良セルから正しいデータを読み出させることでき、救済セルを設けることなく、不良セルをビット単位で救済することができる。
【００２９】
（第２実施形態）
図２は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図２において、この不揮発性半導体記憶装置には、ＯＴＰメモリ５７および救済制御部５８が設けられている。
【００３０】
ここで、ＯＴＰメモリ５７には、メモリセルアレイ２１、ロウデコーダブロック２２、制御回路２３、センスアンプブロック２４およびデータレジスタブロック２５が設けられている。メモリセルアレイ２１には、電気的に一度だけ書き込み可能なメモリセル１０がロウ方向およびカラム方向にマトリックス状に配置されている。ロウデコーダブロック２２には、メモリセル１０をロウ方向に選択するロウデコーダＲＤＣ０、ＲＤＣ１・・がロウごとに設けられている。制御回路２３は、入力アドレスＡＤで指定される番地にデータを書き込んだり、入力アドレスＡＤで指定される番地からデータを読み出すように制御したりすることができる。センスアンプブロック２４には、メモリセル１０に記憶されたデータが“０”か“１”をカラムごとに検出するセンスアンプＳＡ０〜ＳＡ６３が設けられている。データレジスタブロック２５には、センスアンプＳＡ０〜ＳＡ６３にて検出されたデータをそれぞれ保持するデータレジスタｒｅｇ０〜ｒｅｇ６３が設けられている。なお、図２の例では、６４個分のセンスアンプＳＡ０〜ＳＡ６３およびデータレジスタｒｅｇ０〜ｒｅｇ６３を配置した場合を示したが、本発明はこれに限定されるものではない。
【００３１】
救済制御部５８には、アドレスレジスタ５１、比較器５２、セレクタ５３、インバータ５４および不良ビット情報記憶部５５が設けられている。アドレスレジスタ５１は、シリアル読み出し時に何ビット目のデータが読み出されているかを記憶することができる。比較器５２は、読み出しアドレスと不良ビット情報とを比較することができる。インバータ５４は、メモリセル１０から読み出されたデータを反転することができる。セレクタ５３は、比較器５２による比較結果に基づいて、メモリセル１０から読み出されたデータまたはメモリセル１０から読み出されたデータを反転させたデータを選択することができる。不良ビット情報記憶部５５は、不良ビット情報５６を記憶することができる。なお、この不良ビット情報として、例えば、不良セルのアドレスを用いることができる。また、不良ビット情報記憶部５５は、ＲＯＭを用いるようにしてもよいし、フラッシュメモリを用いるようにしてもよい。
【００３２】
そして、ＯＴＰメモリ５７からシリアル読み出しが行われる場合、何ビット目のデータが読み出されているかがアドレスレジスタ５１に記憶され、比較器５２において読み出しアドレスと不良ビット情報とが比較される。
【００３３】
そして、読み出しアドレスと不良ビット情報とが一致した場合、インバータ５４の出力が選択され、メモリセル１０から読み出されたデータＳＯｘを反転させたデータが出力データＳＯｅとして出力される。
【００３４】
一方、読み出しアドレスと不良ビット情報とが一致しない場合、データレジスタｒｅｇ０の出力が選択され、メモリセル１０から読み出されたデータＳＯｘがそのまま出力データＳＯｅとして出力される。
【００３５】
これにより、不良セルが複数ある場合においても、救済セルを設けることなく、不良セルをビット単位で救済することが可能となるとともに、間断ないシリアル読み出しを実現することができる。
【００３６】
図３は、図２のＯＴＰメモリの概略構成を示すブロック図、図４は、図３のメモリセルの概略構成を示す回路図である。
図３および図４において、図２のＯＴＰメモリ５７には、メモリセルアレイ２１、ロウデコーダブロック２２、制御回路２３、センスアンプブロック２４、データレジスタブロック２５および内部電位発生回路２６が設けられている。なお、内部電位発生回路２６は、例えば、ＭＯＳ構造のヒューズ素子に対して絶縁膜を破壊させることができる高電圧を発生させることができる。
【００３７】
ここで、メモリセルアレイ２１には、電気的に一度だけ書き込み可能なメモリセル１０がロウ方向およびカラム方向にマトリックス状に配置されている。なお、図３の例では、２×２＝４ビット分のメモリセル１０を配置した場合を示したが、本発明はこれに限定されるものではない。
【００３８】
そして、行をなす複数のメモリセル１０には、書き込みワード線ＷＬＷと読み出しワード線ＷＬＲが接続されている。同様に、列をなす複数のメモリセル１０には、それぞれ一対の書き込みビット線ＢＬＷと読み出しビット線ＢＬＲ（読み出しビット線ＢＬＲｃ、ＢＬＲｔのいずれか一方）が接続されている。
【００３９】
ここで、メモリセル１０には、ヒューズ素子１１、書き込み制御トランジスタ１２、書き込みトランジスタ１３、読み出しバリアトランジスタ１４および読み出しトランジスタ１５が設けられている。ここで、ヒューズ素子１１には、ＭＯＳトランジスタを設け、このＭＯＳトランジスタのゲート絶縁膜の破壊による導電性の変化に基づいてデータを記憶することができる。
【００４０】
このヒューズ素子１１の一端は、ＭＯＳトランジスタのソースとドレイン及び基板に接続され、このヒューズ素子１１の他端は、ＭＯＳトランジスタのゲートに接続されている。また、書き込みトランジスタ１３と書き込み制御トランジスタ１２とは互いに直列に接続され、読み出しトランジスタ１５と読み出しバリアトランジスタ１４とは互いに直列に接続されている。
【００４１】
そして、ヒューズ素子１１の一端は、メモリセル電源ＶＢＰに接続されている。ヒューズ素子１１の他端は、書き込み制御トランジスタ１２を介して書き込みトランジスタ１３のドレインに接続されるとともに、読み出しバリアトランジスタ１４を介して読み出しトランジスタ１５のドレインに接続されている。書き込みトランジスタ１３のゲートには、行をなすメモリセル１０ごとに書き込みワード線ＷＬＷが接続されている。書き込み制御トランジスタ１２のゲートには、書き込み制御信号ＷＥが入力され、そのソースには、列をなすメモリセル１０ごとに書き込みトランジスタ１３を介して書き込みビット線ＢＬＷが接続されている。また、読み出しトランジスタ１５のゲートには、行をなすメモリセル１０ごとに読み出しワード線ＷＬＲが接続されている。読み出しバリアトランジスタ１４のゲート端子には、電源ＶＢＴが接続され、そのソースには、列をなすメモリセル１０ごとに読み出しトランジスタ１５を介して読み出しビット線ＢＬＲが接続されている。
【００４２】
そして、ヒューズ素子１１への書き込み動作および読み出し動作は次のような手順により行われる。
書き込み動作において、書き込み制御信号ＷＥがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ１２のゲートに入力される。また、メモリセル電源ＶＢＰの電位が６Ｖ程度の高電圧に設定される。また、選択セルを含む列の書き込みビット線ＢＬＷがロウレベル電位に設定される。
【００４３】
なお、ロウレベル電位は、接地電位（０Ｖ）に設定し、ハイレベル電位は電源電位ＶＢＴ（例えば、３Ｖ）に設定することができる。そして、書き込み制御信号ＷＥがハイレベル電位になると、書き込み制御トランジスタ１２がオンする。
【００４４】
そして、アドレス信号ＡＤがロウデコーダブロック２２に入力されると、選択セルを含む行の書き込みワード線ＷＬＷの電位がハイレベル電位になる。
【００４５】
そして、選択セルを含む行の書き込みワード線ＷＬＷの電位がハイレベル電位になると、選択セルを含む行に配置された書き込みトランジスタ１３がオンし、ヒューズ素子１１の他端が書き込み制御トランジスタ１２および書き込みトランジスタ１３を介して選択列の書き込みビット線ＢＬＷに接続されることで、ヒューズ素子１１のゲート絶縁膜の両端電極に６Ｖ程度の高電圧が印加される。
【００４６】
そして、ヒューズ素子１１のゲート絶縁膜の両端電極に高電圧が印加された状態が保持されると、選択セルのヒューズ素子１１のゲート絶縁膜が破壊され、そのヒューズ素子１１の抵抗値が低抵抗化されることで、選択セルの１ビット分の情報が書き込まれる。
【００４７】
一方、読み出し動作では、書き込み制御信号ＷＥはロウレベル電位に設定され、書き込み制御トランジスタ１２のゲートに入力される。また、メモリセル電源ＶＢＰの電位がヒューズ素子１１を破壊しない程度の低電圧（例えば、１Ｖ程度）に設定される。
【００４８】
そして、書き込み制御信号ＷＥがロウレベル電位になると、書き込み制御トランジスタ１２がオフする。そして、アドレスＡＤがロウデコーダブロック２に入力されると、選択セルを含む行の読み出しワード線ＷＬＲの電位がハイレベル電位になる。
【００４９】
そして、選択行の読み出しワード線ＷＬＲの電位がハイレベル電位になると、選択セルを含む行に配置された読み出しトランジスタ１５がオンし、ヒューズ素子１１の他端が読み出しバリアトランジスタ１４および読み出しトランジスタ１５を介して選択列の読み出しビット線ＢＬＲに接続されることで、選択セルから読み出された電圧が読み出しセンスアンプブロック２４に印加される。
【００５０】
そして、センスアンプブロック２４において、選択セルから読み出された電圧が参照電位と比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが‘０’であるか‘１’であるかが判定される。
【００５１】
（第３実施形態）
図５は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図５において、この不揮発性半導体記憶装置には、メモリセル１０、ロウデコーダブロック２２、センスアンプ／データレジスタブロック２７およびデータ反転出力制御回路４４が設けられている。
【００５２】
ここで、メモリセル１０はロウ方向およびカラム方向にマトリックス状に配置されている。なお、図５の例では、６５×６４＝４１６０ビット分のメモリセル１０を配置した場合を示したが、本発明はこれに限定されるものではない。
【００５３】
そして、同一ロウのメモリセル１０にてロウブロック２５−０〜２５−６３がそれぞれ構成されている。また、１カラム分の同一カラムのメモリセル１０にて制御情報記憶部４３が構成されるとともに、残りのカラムのメモリセル１０にてデータ記憶部４２が構成されている。ここで、データ記憶部４２はメモリセル１０ごとにデータを記憶することができる。
【００５４】
制御情報記憶部４３は、同一ロウのメモリセル１０の書き込みを反転して行ったか反転せずに行ったかをロウごとに記憶することができる。例えば、ロウブロック２５−０の制御情報記憶部４３のメモリセル１０は、ロウブロック２５−０のデータ記憶部４２のメモリセル１０の書き込みが反転して行われたか反転せずに行われたかを記憶することができる。また、ロウブロック２５−６３の制御情報記憶部４３のメモリセル１０は、ロウブロック２５−６３のデータ記憶部４２のメモリセル１０の書き込みが反転して行われたか反転せずに行われたかを記憶することができる。
【００５５】
ロウデコーダブロック２２には、メモリセル１０をロウ方向に選択するロウデコーダ２２−０〜２−６３がロウごとに設けられている。そして、同一ロウのメモリセル１０は、書き込みワード線ＷＬＷ０〜ＷＬＷ６３および読み出しワード線ＷＬＲ０〜ＷＬＲ６３をそれぞれ介してロウデコーダ２２−０〜２２−６３にそれぞれ接続されている。
【００５６】
センスアンプ／データレジスタブロック２７は、図３のセンスアンプブロック２４およびデータレジスタブロック２５を構成することができる。ここで、センスアンプ／データレジスタブロック２７には、センスアンプ／データレジスタ２７−０〜２７−６４がカラムごとに設けられている。そして、同一カラムのメモリセル１０は、書き込みビット線ＢＬＷ０〜ＢＬＷ６４および読み出しビット線ＢＬＲ０〜ＢＬＲ６４をそれぞれ介してセンスアンプ／データレジスタ２７−０〜２７−６４にそれぞれ接続されている。
【００５７】
データ反転出力制御回路４４は、制御情報記憶部４３の参照結果に基づいて、同一ロウのメモリセル１０から読み出されたデータを反転して出力することができる。
【００５８】
そして、データ記憶部４２のメモリセル１０にデータを書き込む場合、データ記憶部４２に書き込みが行われるメモリセル１０の個数をロウブロック２５−０〜２５−６３ごとに算出する。そして、各ロウブロック２５−０〜２５−６３において書き込みが行われるメモリセル１０の個数が各ロウブロック２５−０〜２５−６３に設けられているメモリセル１０の個数の１／２を超える場合、そのロウブロック２５−０〜２５−６３については書き込みデータを反転してメモリセル１０の書き込みを行う。すなわち、そのロウブロック２５−０〜２５−６３については、“１”という情報を書き込むように指示されたメモリセル１０には“０”という情報が書き込まれたままにし、“０”という情報が書き込まれたままになるように指示されたメモリセル１０には“１”という情報を書き込む。
【００５９】
そして、書き込みデータを反転してメモリセル１０の書き込みが行われたロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部４３のメモリセル１０に“１”という情報を書き込む。また、書き込みデータを反転することなくメモリセル１０の書き込みが行われたロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部４３のメモリセル１０に“０”という情報が書き込まれたままにする。
【００６０】
データ記憶部４２のメモリセル１０からデータを読み出す場合、ロウデコーダ２２−０〜２２−６３にてロウブロック２５−０〜２５−６３のうちのいずれかが選択され、そのロウブロック２５−０〜２５−６３のメモリセル１０からデータが読み出される。そして、選択されたロウブロック２５−０〜２５−６３のデータ記憶部４２のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されるとともに、選択されたロウブロック２５−０〜２５−６３の制御情報記憶部４３のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−６４に保持される。
【００６１】
そして、センスアンプ／データレジスタ２７−０〜２７−６４に保持されたデータはデータ反転出力制御回路４４に送られる。この時、センスアンプ／データレジスタ２７−６４から送られたデータが“０”か“１”によってデータ反転出力制御回路４４の動作が異なる。データ反転出力制御回路４４において、センスアンプ／データレジスタ２７−６４から送られたデータが“０”の場合、センスアンプ／データレジスタ２７−０〜２７−６４から送られたデータがそのまま出力データＳＯとして出力される。一方、センスアンプ／データレジスタ２７−６４から送られたデータが“１”の場合、センスアンプ／データレジスタ２７−０〜２７−６４から送られたデータを反転させたデータが出力データＳＯとして出力される。
【００６２】
ここで、各ロウブロック２５−０〜２５−６３において書き込みが行われるメモリセル１０の個数が各ロウブロック２５−０〜２５−６３に設けられているメモリセル１０の個数の１／２を超える場合、そのロウブロック２５−０〜２５−６３については書き込みデータを反転してメモリセル１０の書き込みを行うことにより、ロウブロック２５−０〜２５−６３ごとに書き込まれるメモリセル１０の個数を減らすことができる。
【００６３】
このため、メモリセル１０の書き込みにかかる時間を削減することが可能となるとともに、プログラム不良による歩留まりの低下を抑制することができる。
【００６４】
（第４実施形態）
図６は、本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図６において、この不揮発性半導体記憶装置では、図５の制御情報記憶部４３およびデータ反転出力制御回路４４の代わりに制御情報記憶部５０および再書き込み防止回路４９が設けられている。
【００６５】
ここで、制御情報記憶部５０は、各ロウブロック２５−０〜２５−６３に書き込み済みのメモリセル１０があるかどうかをロウごとに記憶することができる。例えば、ロウブロック２５−０の制御情報記憶部５０のメモリセル１０は、ロウブロック２５−０に書き込み済みのメモリセル１０があるかどうかを記憶することができる。また、ロウブロック２５−６３の制御情報記憶部５０のメモリセル１０は、ロウブロック２５−６３に書き込み済みのメモリセル１０があるかどうかを記憶することができる。
【００６６】
再書き込み防止回路４９は、制御情報記憶部５０の参照結果に基づいて、書き込み済みのメモリセル１０に再書き込みされるのを防止することができる。
【００６７】
そして、データ記憶部４２のメモリセル１０にデータを書き込む場合、書き込み済みのメモリセル１０があるロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部５０のメモリセル１０に“１”という情報を書き込む。また、書き込み済みのメモリセル１０がないロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部５０のメモリセル１０に“０”という情報が書き込まれたままにする。
【００６８】
そして、データ記憶部４２のメモリセル１０にデータが再度書き込まれる場合、アドレスＡＤに基づいて選択されたロウブロック２５−０〜２５−６３の制御情報記憶部５０のメモリセル１０から読み出されたデータがセンスアンプ／データレジスタ２７−６４に保持される。
【００６９】
そして、センスアンプ／データレジスタ２７−０〜２７−６４に保持されたデータは再書き込み防止回路４９に送られて“０”か“１”が判定される。そして、再書き込み防止回路４９において、センスアンプ／データレジスタ２７−６４から送られたデータが“０”の場合、アドレスＡＤにて指定されるデータ記憶部４２のメモリセル１０への書き込みが許容される。
【００７０】
一方、再書き込み防止回路４９において、センスアンプ／データレジスタ２７−６４から送られたデータが“１”の場合、アドレスＡＤにて指定されるデータ記憶部４２のメモリセル１０への書き込みが禁止される。なお、メモリセル１０への書き込みを禁止する方法としては、プログラム用データＳＩを全て‘０’に置き換えて転送するようにしてもよいし、プログラム用の電圧の供給を止めるようにしてもよい。
【００７１】
これにより、制御情報記憶部５０として１カラム分のメモリセル１０を追加することにより、書き込み済みのメモリセル１０に再書き込みされるのを防止することができ、データが誤って書き換えられるのを防止することができる。
【００７２】
なお、図５の実施形態では制御情報記憶部４３を設け、図６の実施形態では制御情報記憶部５０を設ける方法について説明したが、制御情報記憶部４３、５０の両方を設けるようにしてもよい。
【００７３】
（第５実施形態）
図７は、本発明の第５実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図７において、この不揮発性半導体記憶装置では、図５の制御情報記憶部４３およびデータ反転出力制御回路４４の代わりに制御情報記憶部４５および無効出力制御回路４６が設けられている。
【００７４】
ここで、制御情報記憶部４５は、各ロウブロック２５−０〜２５−６３に読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０が含まれるかどうかをロウごとに記憶することができる。例えば、ロウブロック２５−０の制御情報記憶部４５のメモリセル１０は、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−０に含まれるかどうかを記憶することができる。また、ロウブロック２５−６３の制御情報記憶部４５のメモリセル１０は、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−６３に含まれるかどうかを記憶することができる。
【００７５】
無効出力制御回路４６は、制御情報記憶部４５の参照結果に基づいて、メモリセル１０から読み出されたデータをロウブロック２５−０〜２５−６３ごとに無効化することができる。
【００７６】
そして、データ記憶部４２のメモリセル１０にデータを書き込む場合、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０があるロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部４５のメモリセル１０に“１”という情報を書き込む。
【００７７】
そして、そのロウブロック２５−０〜２５−６３に書き込まれるデータをその次のロウブロック２５−０〜２５−６３に書き込むとともに、そのロウブロック２５−０〜２５−６３に属する制御情報記憶部４５のメモリセル１０に“０”という情報を書き込む。
【００７８】
例えば、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−０にあるものとし、それ以外のロウブロック２５−１〜２５−６３には読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がないものとする。
【００７９】
この場合、ロウブロック２５−０に属する制御情報記憶部４５のメモリセル１０に“１”という情報を書き込み、ロウブロック２５−０に書き込まれるデータをロウブロック２５−１に書き込むとともに、ロウブロック２５−１に属する制御情報記憶部４５のメモリセル１０に“０”という情報を書き込む。以後、ロウブロック２５−１〜２５−６２に書き込まれるデータを１ロウずつずれたロウブロック２５−２〜２５−６３にそれぞれ書き込むとともに、ロウブロック２５−２〜２５−６３に属する制御情報記憶部４５のメモリセル１０に“０”という情報を書き込む。
【００８０】
次に、データ記憶部４２のメモリセル１０からデータを読み出す場合、ロウデコーダ２２−０〜２２−６３にてロウブロック２５−０〜２５−６３のうちのいずれかが選択され、そのロウブロック２５−０〜２５−６３のメモリセル１０からデータが読み出される。そして、選択されたロウブロック２５−０〜２５−６３のデータ記憶部４２のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されるとともに、選択されたロウブロック２５−０〜２５−６３の制御情報記憶部４５のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−６４に保持され、センスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されたデータは出力データＳＯとして出力される。
【００８１】
一方、センスアンプ／データレジスタ２７−６４に保持されたデータは無効出力制御回路４６に送られ、センスアンプ／データレジスタ２７−６４から送られたデータが“０”か“１”が判定される。そして、無効出力制御回路４６において、センスアンプ／データレジスタ２７−６４から送られたデータが“１”の場合、出力データＳＯが無効であることを示すデータ有効信号ＤＶが出力される。
【００８２】
そして、データの受け取り側で出力データＳＯを受け取りながらデータ有効信号ＤＶを受け取ることにより、不良セルを含むロウを不良セルを含まないロウで置き換えることができ、不良セルを救済することができる。
【００８３】
図８は、図７の不揮発性半導体記憶装置の各部の波形を示すタイミングチャートである。
図８において、図７の読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−０にあるものとする。そして、ロウブロック２５−０に属する制御情報記憶部４５のメモリセル１０に“１”という情報が書き込まれているものとする。
【００８４】
そして、読み出し時にリードコマンドＲＣを発行されることで、読み出しワード線ＷＬＲ０が最初に選択され、読み出し動作が始まる。データの読み出しが完了後、シリアルリードコマンドが連続して発行される。
【００８５】
シリアルリードコマンドが６４ｎ＋１回目（ｎ＝０，１，２．．．）に発行された時は、読み出されたデータがデータレジスタに保存されるとともに、最下位のデータ（最もＳＯ端子に近い側のデータ）がＳＯ端子から出力される。
【００８６】
さらに、前回選択された読み出しワード線の次のアドレスの読み出しワード線に対する読み出し動作が開始される。６４ｎ＋２回目から６４ｎ＋６３回目までは、データレジスタに読み出されたデータがシリアルに転送され、ＳＯ端子からデータが順次出力される。このように、リードコマンドＲＣとシリアルリードコマンドを組み合わせることで、マトリックス状に配置されたメモリセル１０のデータがクロックＣＬＫに同期して連続的に読み出される。
【００８７】
選択される読み出しワード線のアドレスは内部カウンタで制御されるため、不良セルを含むロウブロック２５−０〜２５−６３のデータも順次出力されるが、ロウブロック２５−０の出力データＳＯが出力される際に、データ有効信号ＤＶが併せて出力される。シリアルリードコマンドが順次発行されると、６４クロック後からはロウブロック２５−１のデータが出力される。ロウブロック２５−１に不良セルが含まれていない場合、データ有効信号ＤＶはロウレベルからハイレベルになり、ロウブロック２５−０の出力データＳＯが有効であることが示される。このため、出力データＳＯを受け取る側では、データ有効信号ＤＶを参照することで、出力データＳＯが有効か無効かを判断することができる。
【００８８】
（第６実施形態）
図９は、本発明の第６実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図９において、この不揮発性半導体記憶装置では、図５の制御情報記憶部４３およびデータ反転出力制御回路４４の代わりに制御情報記憶部５９およびスキップ制御回路６５が設けられている。
【００８９】
ここで、制御情報記憶部５９は、各ロウブロック２５−０〜２５−６３に読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０が含まれるかどうかを１個後のロウに対応させてロウごとに記憶することができる。例えば、ロウブロック２５−０の制御情報記憶部５９のメモリセル１０は、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−１に含まれるかどうかを記憶することができる。また、ロウブロック２５−１の制御情報記憶部５９のメモリセル１０は、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−２に含まれるかどうかを記憶することができる。また、ロウブロック２５−６３の制御情報記憶部５９のメモリセル１０は、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−０に含まれるかどうかを記憶することができる。
【００９０】
スキップ制御回路６５は、制御情報記憶部５９の参照結果に基づいて、次のロウのメモリセルからのデータの読み出しをスキップさせることができる。具体的には、スキップ制御回路６５には、アドレスカウンタ４７および読み出し制御回路４８が設けられている。
【００９１】
そして、アドレスカウンタ４７は、１ロウ分（図９の例では６４個のメモリセル１０分）の出力データＳＯが出力されるごとにアドレスＡＤをカウントアップするとともに、制御情報記憶部５９の参照結果に基づいてアドレスＡＤをカウントアップすることができる。読み出し制御回路４８は、アドレスカウンタ４７によるかウント値ＡＣに基づいてロウ選択を行うことができる。
【００９２】
そして、データ記憶部４２のメモリセル１０にデータを書き込む場合、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０があるロウブロック２５−０〜２５−６３については、そのロウブロック２５−０〜２５−６３の１個前のロウブロック２５−０〜２５−６３に属する制御情報記憶部５９のメモリセル１０に“１”という情報を書き込む。
【００９３】
そして、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０があるロウブロック２５−０〜２５−６３に書き込まれるデータをその次のロウブロック２５−０〜２５−６３に書き込むとともに、そのロウブロック２５−０〜２５−６３の１個前のロウブロック２５−０〜２５−６３に属する制御情報記憶部５９のメモリセル１０に“０”という情報を書き込む。
【００９４】
例えば、読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がロウブロック２５−２にあるものとし、それ以外のロウブロック２５−０、２５−１、２５−３〜２５−６３には読み出しマージンの少ないメモリセル１０あるいは正しいデータが読み出せないメモリセル１０がないものとする。
【００９５】
この場合、ロウブロック２５−１に属する制御情報記憶部５９のメモリセル１０に“１”という情報を書き込み、ロウブロック２５−２に書き込まれるデータをロウブロック２５−３に書き込むとともに、ロウブロック２５−２に属する制御情報記憶部５９のメモリセル１０に“０”という情報を書き込む。以後、ロウブロック２５−３〜２５−６２に書き込まれるデータを１ロウずつずれたロウブロック２５−４〜２５−６３にそれぞれ書き込むとともに、ロウブロック２５−４〜２５−６３に属する制御情報記憶部５９のメモリセル１０に“０”という情報を書き込む。
【００９６】
次に、ロウブロック２５−１からデータを読み出す場合、アドレスカウンタ４７を介してロウブロック２５−１のアドレスＡＤが読み出し制御回路４８に出力されることで、ロウデコーダ２２−１にてロウブロック２５−１が選択され、そのロウブロック２５−１のメモリセル１０からデータが読み出される。そして、ロウブロック２５−１のデータ記憶部４２のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されるとともに、ロウブロック２５−１の制御情報記憶部５９のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−６４に保持される。そして、センスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されたデータは出力データＳＯとして出力されるとともに、センスアンプ／データレジスタ２７−６４に保持されたデータはアドレスカウンタ４７に送られる。
【００９７】
次に、ロウブロック２５−２からデータを読み出す場合、ロウブロック２５−２のアドレスＡＤがアドレスカウンタ４７に入力される。ここで、アドレスカウンタ４７において、センスアンプ／データレジスタ２７−６４から送られたデータが“１”の場合、ロウブロック２５−２のアドレスＡＤが次のロウブロック２５−３のアドレスにカウントアップされる。そして、ロウブロック２５−３のアドレスＡＤが読み出し制御回路４８に出力されることで、ロウデコーダ２２−３にてロウブロック２５−３が選択され、そのロウブロック２５−３のメモリセル１０からデータが読み出される。そして、ロウブロック２５−３のデータ記憶部４２のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されるとともに、ロウブロック２５−３の制御情報記憶部５９のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−６４に保持される。そして、センスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されたデータは出力データＳＯとして出力されるとともに、センスアンプ／データレジスタ２７−６４に保持されたデータはアドレスカウンタ４７に送られる。
【００９８】
次に、ロウブロック２５−４からデータを読み出す場合、ロウブロック２５−４のアドレスＡＤがアドレスカウンタ４７に入力される。ここで、アドレスカウンタ４７において、センスアンプ／データレジスタ２７−６４から送られたデータが“０”の場合、ロウブロック２５−４のアドレスＡＤがそのまま読み出し制御回路４８に出力されることで、ロウデコーダ２２−４にてロウブロック２５−４が選択され、そのロウブロック２５−４のメモリセル１０からデータが読み出される。そして、ロウブロック２５−４のデータ記憶部４２のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されるとともに、ロウブロック２５−４の制御情報記憶部５９のメモリセル１０から読み出されたデータはセンスアンプ／データレジスタ２７−６４に保持される。そして、センスアンプ／データレジスタ２７−０〜２７−６３にそれぞれ保持されたデータは出力データＳＯとして出力されるとともに、センスアンプ／データレジスタ２７−６４に保持されたデータはアドレスカウンタ４７に送られる。
【００９９】
ここで、不良セルがロウに含まれるかどうかを１ロウずつずらして制御情報記憶部５９に書き込むことにより、不良セルが含まれるロウの１個前のロウから読み出しを行っている時に、次に読み出しが行われるロウに不良セルが含まれるかどうかを判断することができる。このため、不良セルが含まれるロウをスキップさせて次のロウから読み出しを行わせることができ、無効化された出力データＳＯが出力されるのを防止することができる。
【０１００】
図１０は、図９の不揮発性半導体記憶装置の各部の波形を示すタイミングチャートである。
図１０において、最初に選択される読み出しワード線のアドレスは、アドレスＡＤにより決まる。最初のリードコマンドＲＣでアドレスＡＤを取り込み、この例ではロウブロック２５−０が選択される。そして、次のシリアルリードコマンドが発行された時には、読み出しワード線のロウアドレスはアドレスカウンタ４７によって制御され、アドレス信号ＡＣがカウントアップされてロウブロック２５−１が選択される。以降、６４コマンドごとにアドレスＡＤがインクリメントされる。
【０１０１】
ここで、ロウブロック２５−２に不良セルがあるものとする。この場合、シリアルリードコマンドが発行されると、ロウブロック２５−１のデータが読み出され、シリアルリードの６５コマンド目の発行で読み出されたデータがデータレジスタに格納される。
【０１０２】
そして、アドレスカウンタ４７および読み出し制御回路４８において、ロウブロック２５−１のデータの読み出し時に制御情報記憶部５９から読み出されたデータが参照されることで、次のロウブロック２５−２のデータは無効であることが判断され、さらにもうひとつ次のロウブロック２５−３のアドレスにカウントアップされる。このようにして、不良セルのあるロウブロック２５−２からの読み出しをスキップすることができるため、外部へ間断なく出力データＳＯを出力させることができる。
【０１０３】
（第７実施形態）
図１１は、本発明の第７実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１１において、この不揮発性半導体記憶装置１１０には、ヒューズ素子１１１、バリアトランジスタ１１２、選択トランジスタ１１３、センスアンプ１１４、ヒューズデータレジスタ１１５、プログラム制御レジスタ１１６、制御ロジック１１７およびセレクタ１１８が設けられている。また、センスアンプ１１４の入力端子の充放電パスを形成するために、選択トランジスタ２１１、充電トランジスタ２１２および放電トランジスタ２１３が設けられている。
【０１０４】
ここで、ヒューズ素子１１１は、ＭＯＳトランジスタを用いて構成することができ、このＭＯＳトランジスタのソース、ドレインおよびウェルは共通に接続されている。バリアトランジスタ１１２は、ヒューズ素子１１１のゲート酸化膜を破壊させる電圧からセンスアンプ１１４を保護することができる。選択トランジスタ１１３は、ＭＯＳトランジスタのゲート酸化膜が破壊されるヒューズ素子１１１を選択することができる。センスアンプ１１４は、ヒューズ素子１１１に記憶されたデータを読み出すことができる。ヒューズデータレジスタ１１５は、ヒューズ素子１１１から読み出されたデータを記憶することができる。プログラム制御レジスタ１１６は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック１１７は、プログラム時の選択トランジスタ１１３の動作を制御することができる。セレクタ１１８は、センスアンプ１１４にて読み出されたヒューズ素子１１１のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ１１５に出力することができる。選択トランジスタ２１１は、プログラムされるヒューズ素子１１１が接続されるセンスアンプ１１４の入力端子の充電パスを形成することができる。充電トランジスタ２１２は、プログラム期間中に非選択のヒューズ素子１１１が接続されるセンスアンプ１１４の入力端子の充電させることができる。放電トランジスタ２１３は、ヒューズ素子１１１のデータを読み出す前にセンスアンプ１１４の入力端子を放電させることができる。
【０１０５】
そして、ヒューズ素子１１１のＭＯＳトランジスタのゲートは、バリアトランジスタ１１２のドレインに接続され、バリアトランジスタ１１２のソースは、選択トランジスタ１１３のドレイン、充電トランジスタ２１２のドレイン、放電トランジスタ２１３のドレインおよびセンスアンプ１１４の入力端子に接続されている。また、センスアンプ１１４の出力端子は、セレクタ１１８の一方の入力端子に接続され、セレクタ１１８の他方の入力端子は、前段のヒューズデータレジスタの出力端子に接続され、セレクタ１１８の出力端子は、ヒューズデータレジスタ１１５の入力端子に接続され、ヒューズデータレジスタ１１５の出力端子は、次段のヒューズデータレジスタの入力端子および制御ロジック１１７の一方の入力端子に接続されている。また、プログラム制御レジスタ１１６の入力端子は、前段のプログラム制御レジスタに接続され、プログラム制御レジスタ１１６の出力端子は、前段のプログラム制御レジスタの入力端子および制御ロジック１１７の他方の入力端子に接続され、制御ロジック１１７の出力端子は、選択トランジスタ１１３、２１１のゲートに接続されている。充電トランジスタ２１２のソースは選択トランジスタ２１１のソースに接続されている。
【０１０６】
そして、ヒューズ素子１１１のＭＯＳトランジスタのゲート酸化膜が破壊される前は、ヒューズ素子１１１には‘０’というデータが保持される。そして、ヒューズ素子１１１に‘１’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１１６にプログラム制御情報が転送される。
【０１０７】
また、プログラム電圧ＶＢＰがヒューズ素子１１１の基板側に印加されるとともに、バリア電圧ＶＢＴが、バリアトランジスタ１１２のゲートに印加される。ここで、ヒューズ素子１１１のゲート側は、ヒューズ素子１１１のＭＯＳトランジスタのゲート酸化膜が破壊されない程度の電位に予め充電される。
【０１０８】
そして、制御ロジック１１７は、ヒューズデータレジスタ１１５に保持されたヒューズ素子１１１のデータやプログラム制御レジスタ１１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１１７は、プログラムを行う時には、選択トランジスタ１１３のゲートの電位をハイレベルにし、選択トランジスタ１１３をオンさせることで、ヒューズ素子１１１のゲートの電位を低電位ＶＳＳに引き下げる。この結果、ヒューズ素子１１１のＭＯＳトランジスタのゲート酸化膜には、ゲート酸化膜が破壊される程度の高電圧が印加され、そのゲート酸化膜が破壊されることで、ヒューズ素子１１１に‘１’というデータが書き込まれる。
【０１０９】
そして、ヒューズ素子１１１に‘１’というデータが書き込まれると、選択トランジスタ１１３をオフしてヒューズ素子１１１に高電圧が印加されるのを中止する。
なお、プログラム期間中において、非選択のヒューズ素子１１１においては、制御電圧ＰＣがロウレベルになり、充電トランジスタ２１２がオンすることで、センスアンプ１１４の入力端子はバリア電圧ＶＢＴに維持される。
【０１１０】
次に、ヒューズ素子１１１からデータを読み出す場合、プログラム電圧ＶＢＰおよびバリア電圧ＶＢＴは、読み出しに適した電圧に設定される。例えば、プログラム電圧ＶＢＰは電源電圧ＶＤＤ、バリア電圧ＶＢＴは電源電圧ＶＤＤの２倍程度の電圧に設定される。また、制御信号ＤＣが立ち上がることで放電トランジスタ２１３がオンし、センスアンプ１１４の入力端子は、低電位ＶＳＳになるように一旦放電されてから、一定の時間だけ待機される。この間において、ヒューズ素子１１１に‘０’というデータが書き込まれている場合、センスアンプ１１４の入力端子の電位は、低電位ＶＳＳに維持される。一方、ヒューズ素子１１１に‘１’というデータが書き込まれている場合、センスアンプ１１４の入力端子には、ヒューズ素子１１１の破壊されたゲート酸化膜を介して電荷が充電され、センスアンプ１１４の入力端子の電位が上昇する。そして、センスアンプ１１４において、これらの電位差から、ヒューズ素子１１１のデータが‘０’であるか‘１’であるかが判定され、センスアンプ１１４自身にラッチされる。
そして、センスアンプ１１４にラッチされたデータは、ヒューズデータレジスタ１１５に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。このような不揮発性半導体記憶装置１１０を複数段に渡ってシリアルに接続することにより、ヒューズマクロブロックが構成される。
【０１１１】
図１２は、図１１の不揮発性半導体記憶装置を用いて構成されたヒューズマクロブロックの概略構成を示すブロック図である。
図１２において、ヒューズマクロブロック１２０には、内部電位発生回路１２１、ヒューズブロック１２２、論理回路１２３および出力バッファ１２５が設けられ、ヒューズブロック１２２には、不揮発性半導体記憶装置１１０および制御ロジック１２４が設けられている。
【０１１２】
ここで、内部電位発生回路１２１は、図１１のヒューズ素子１１１に印加されるプログラム電圧ＶＢＰやバリアトランジスタ１１２に印加されるバリア電圧ＶＢＴなどを発生することができる。ヒューズブロック１２２は、図１１の不揮発性半導体記憶装置１１０をシリアルに接続して構成され、これらの不揮発性半導体記憶装置１１０を制御する制御ロジック１２４が設けられている。ここで、各ヒューズブロック１２２は、例えば、８ビット分の不揮発性半導体記憶装置１１０をシリアルに接続してデータ用メモリブロックを構成し、このデータ用メモリブロックは、例えば、１６段シリアルに接続することで、８×１６＝１２８ビットのレジスタチェーンを構成することができる。
【０１１３】
また、論理回路１２３は、クロック信号ＣＬＫに同期してプログラム用データＳＩをヒューズブロック１２２にシリアルに入力するとともに、ヒューズブロック１２２から読み出した出力データＳＯをシリアルに出力することができる。また、論理回路１２３は、制御信号ＣＳに基づいて、不揮発性半導体記憶装置１１０の書き込みや読み出しの制御を行うことができる。また、論理回路１２３は、ヒューズマクロブロック１２０を初期化するリセット信号ＦＲを入力したり、読み出しなどの準備ができたことを知らせるレディ信号ＲＹを出力したり、プログラム時にプログラムが完了したことを示すブロー信号ＰＯを出力したりすることができる。出力バッファ１２５は、６４ビット分の出力データＤＯをパラレルに出力することができる。
【０１１４】
このようなヒューズマクロブロック１２０では、図１１のセンスアンプ１１４や制御ロジック１１７が不揮発性半導体記憶装置１１０ごとに設けられるため、広範囲な条件で安定して動作する記憶装置の設計を容易化することができる。
【０１１５】
また、このようなヒューズマクロブロック１２０においても、不良であることが示されるビットについては、データを反転させて出力させることにより、救済セルを設けることなく、不良セルをビット単位で救済することができる。
（第８実施形態）
【０１１６】
図１３は、本発明の第８実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１３において、この不揮発性半導体記憶装置には、データ用メモリブロック６１ａ、反転ビット記憶用メモリブロック６１ｂ、セレクタ６３およびインバータ６４が設けられている。
ここで、データ用メモリブロック６１ａには、メモリセル６２ａ−０〜６２ａ−７が設けられ、メモリセル６２ａ−０〜６２ａ−７はシリアルに接続されている。なお、メモリセル６２ａ−０〜６２ａ−７には、１ビット分のデータをそれぞれ記憶することができる。
【０１１７】
反転ビット記憶用メモリブロック６１ｂには、メモリセル６２ａ−０〜６２ａ−７にそれぞれ対応してメモリセル６２ｂ−０〜６２ｂ−７が設けられ、メモリセル６２ｂ−０〜６２ｂ−７はシリアルに接続されている。なお、メモリセル６２ｂ−０〜６２ｂ−７は、メモリセル６２ａ−０〜６２ａ−７がそれぞれ不良かどうかを記憶することができる。例えば、メモリセル６２ｂ−０にはメモリセル６２ａ−０が不良の場合は‘１’、不良でない場合は‘０’を記憶することができる。また、メモリセル６２ｂ−１にはメモリセル６２ａ−１が不良の場合は‘１’、不良でない場合は‘０’を記憶することができる。
【０１１８】
ここで、メモリセル６２ａ−０〜６２ａ−７、６２ｂ−０〜６２ｂ−７には、メモリ素子７１、セレクタ７２およびヒューズデータレジスタ７３が設けられている。このメモリ素子７１は、図１１のヒューズ素子１１１、バリアトランジスタ１１２、選択トランジスタ１１３およびセンスアンプ１１４として用いることができる。セレクタ７２は、図１１のセレクタ１１８として用いることができる。ヒューズデータレジスタ７３は、図１１のヒューズデータレジスタ１１５として用いることができる。
【０１１９】
なお、図１３の例では、８ビット分のメモリセル６２ａ−０〜６２ａ−７をデータ用メモリブロック６１ａに設ける方法について示したが、本発明はこれに限定されるものではない。
【０１２０】
インバータ６４は、データ用メモリブロック６１ａから出力されたデータを反転することができる。セレクタ６３は、反転ビット記憶用メモリブロック６１ｂから出力されたデータに基づいて、データ用メモリブロック６１ａから出力されたデータまたはデータ用メモリブロック６１ａから出力されたデータを反転させたデータを選択することができる。
【０１２１】
そして、データ用メモリブロック６１ａからデータを読み出す場合、メモリセル６２ａ−０〜６２ａ−７に記憶されているデータがクロックＣＬＫに同期して連続的に読み出されるとともに、メモリセル６２ｂ−０〜６２ｂ−７に記憶されているデータがクロックＣＬＫに同期して連続的に読み出される。
【０１２２】
例えば、メモリセル６２ａ−０に記憶されているデータが読み出された時はメモリセル６２ｂ−０に記憶されているデータが読み出され、メモリセル６２ａ−１に記憶されているデータが読み出された時はメモリセル６２ｂ−１に記憶されているデータが読み出される。
【０１２３】
そして、データ用メモリブロック６１ａから読み出されたデータはインバータ６４にて反転された後、セレクタ６３の一方の入力端子に入力されるとともに、データ用メモリブロック６１ａから読み出されたデータが反転されることなく、セレクタ６３の他方の入力端子に入力される。
【０１２４】
そして、セレクタ６３において、反転ビット記憶用メモリブロック６１ｂから‘１’が切替端子に入力されると、データ用メモリブロック６１ａから読み出されたデータが反転されたデータが選択され、出力データＳＯとして出力される。一方、セレクタ６３において、反転ビット記憶用メモリブロック６１ｂから‘０’が切替端子に入力されると、データ用メモリブロック６１ａから読み出されたデータが選択され、出力データＳＯとして出力される。
【０１２５】
これにより、不良セルが複数ある場合においても、不良セルを置き換えることなく、不良セルをビット単位で救済することが可能となるとともに、間断ないシリアル読み出しを実現することができる。
【符号の説明】
【０１２６】
１０、６２ａ−０〜６２ａ−７、６２ｂ−０〜６２ｂ−７  メモリセル、１１、１１１  ヒューズ素子、１２  書き込み制御トランジスタ、１３  書き込みトランジスタ、１４  読み出しバリアトランジスタ、１５  読み出しトランジスタ、２１  メモリセルアレイ、２２  ロウデコーダブロック、２３  制御回路、２４  センスアンプブロック、２５  データレジスタブロック、２５−０〜２５−６３  ロウブロック、２６、１２１  内部電位発生回路、２７  センスアンプ／データレジスタブロック、２７−０〜２７−６４  センスアンプ／データレジスタ、３１、５７  ＯＴＰメモリ、３２  入力制御回路、３３  ＲＯＭ、３４  出力制御回路、３５、５８  救済制御部、ＳＡ０〜ＳＡ６３、１１４  センスアンプ、ＲＤＣ０、ＲＤＣ１、２２−０〜２２−６３  ロウデコーダ、ｒｅｇ０〜ｒｅｇ６３  データレジスタ、４２  データ記憶部、４３、４５、５０、５９  制御情報記憶部、４４  データ反転出力制御回路、４６  無効出力制御回路、４７  アドレスカウンタ、４８  読み出し制御回路、４９  再書き込み防止回路、５１  アドレスレジスタ、５２  比較器、５３、６３、７２、１１８  セレクタ、５４、６４  インバータ、５５  不良ビット情報記憶部、５６  不良ビット情報、６１ａ  データ用メモリブロック、６１ｂ  反転ビット記憶用メモリブロック、６５  スキップ制御回路、７１  メモリ素子、１１２  バリアトランジスタ、１１３、２１１  選択トランジスタ、２１２  充電トランジスタ、２１３  放電トランジスタ、７３、１１５  ヒューズデータレジスタ、１１６  プログラム制御レジスタ、１１７、１２４  制御ロジック、１２０  ヒューズマクロブロック、１２２  ヒューズブロック、１２３  論理回路、１２５  出力バッファ
【図１】
2011204300.tif 000003
【図２】
2011204300.tif 000004
【図３】
2011204300.tif 000005
【図４】
2011204300.tif 000006
【図５】
2011204300.tif 000007
【図６】
2011204300.tif 000008
【図７】
2011204300.tif 000009
【図８】
2011204300.tif 000010
【図９】
2011204300.tif 000011
【図１０】
2011204300.tif 000012
【図１１】
2011204300.tif 000013
【図１２】
2011204300.tif 000014
【図１３】
2011204300.tif 000015