(57)【要約】【課題】ＰＷＭの分解能を維持したまま制御範囲を変える。【解決手段】制御値とオフセット値を加算する第１の加算器と、第１の加算器の出力とフィードバック値を加算する第２の加算器と、第２の加算器の出力を比較値で除算した結果と余りを出力するモジュロ演算器と、モジュロ演算器の剰余の出力を一度保持し第２の加算器にフィードバックを行う第１のレジスタと、モジュロ演算器の除算結果を保持する第２のレジスタと、を備える。オフセット値と比較値により、制御範囲を任意に設定できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御値とオフセット値を加算する第１の加算器と、前記第１の加算器の出力とフィードバック値を加算する第２の加算器と、前記第２の加算器の出力を比較値で除算した結果と剰余を出力するモジュロ演算器と、前記剰余の出力を一度保持し前記第２の加算器に前記フィードバック値として与える第１のレジスタと、前記除算した結果を保持する第２のレジスタと、を備えるパルス幅変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調器に関し、特にレンジやオフセットを変更可能なデジタル回路によるパルス幅変調器に関する。
【背景技術】
【０００２】
従来、振幅一定のパルス信号のON/OFFの時間（パルス幅）を制御することにより、電流や電圧を制御する、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式が知られている。パルス幅変調のかかった信号を、ローパスフィルタ等を用いて高周波成分を除去し、電圧等に変換して利用する。
【０００３】
図３に、パルス幅変調器の最も簡単な構成例を示す。このパルス幅変調器は、デジタル回路で構成されるものであり、制御値とフィードバック値を加算する加算器２０１と、加算器２０１の出力を保持するレジスタ２０２と、を有する。
加算器201は入力bit幅に対し出力bit幅は1bit追加されているが、フィードバックされるデータはＭＳＢ（Most
Significant Bit）を含まない入力bit幅と同じbit幅となっており、PWMとして出力される信号はMSBのみである。
【０００４】
以下、説明を簡単にするために加算器201は入力4bit出力5bitとして、パルス幅変調器の動作を説明する。
最初に、制御値に”７”が与えられ、レジスタ202の初期値が”0”であった場合、その後、1クロック毎にレジスタ202から得られる出力は、16進表記で下記のようになる。
00h ⇒ 07h ⇒ Eh ⇒ 15h ⇒ 0Ch ⇒ 13h ⇒ 0Ah ⇒ 11h ⇒ 08h ⇒ 0Fh ⇒ 16h ⇒ 0Dh ⇒ 14h ⇒ 0Bh ⇒ 12h ⇒ 09h ⇒ 10h ⇒ …
【０００５】
ここで、PWMとして出力されるMSBのみに着目すると、
0 ⇒ 0 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ …
のように１６クロック中７クロックで”１”となり、かつ平均的にパルスが配分されていることがわかる。この出力をローパスフィルタに通して得られる振幅は、パルス振幅に対し7/16の電圧値が得られる。一般には、入力bit幅をｍとすると、パルス振幅に対し２mの分解能の制御が可能となっている。制御範囲は、０〜(２m−１)/２mとなり、最大の制御値を与えても出力は１（パルス振幅と同じ）にはならない。
【０００６】
また、本発明に関連する技術として、小信号時の雑音を低減させる目的で、量子化閾値を変動させるΔΣ変調装置が知られる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１５２７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のパルス幅変調器では、制御したい振幅の範囲がパルス幅変調器の出力範囲（フルスケール）と異なっている場合、例えば制御値に特定の係数を乗算しオフセットを加算しすることで、制御値が一定の範囲に収まるようにしてから与える必要があり、パルス幅変調器の本来の２mの分解能（ダイナミックレンジ）を利用できない場合がある。
【０００９】
本発明は上記の課題を解決するためになされたもので、任意の制御範囲に対して、制御値に２のべき乗の分解能を与え、かつオフセット等の制御を容易にすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明のパルス幅変調器は、一例として、制御値とオフセット値を加算する第１の加算器と、第１の加算器の出力とフィードバック値を加算する第２の加算器と、第２の加算器の出力を比較値で除算した結果と余りを出力するモジュロ演算器と、モジュロ演算器の剰余の出力を一度保持し第２の加算器にフィードバックを行う第１のレジスタと、モジュロ演算器の除算結果を保持する第２のレジスタと、を備える。任意のオフセット値と比較値を設定することにより、制御値の分解能を維持したまま自由に制御範囲を変更可能になる。
【発明の効果】
【００１１】
本発明のパルス幅変調器によれば、任意の制御範囲に対して、制御値に２のべき乗の分解能を与え、かつオフセット等の制御を容易にすることができる。
【図面の簡単な説明】
【００１２】
【図１】パルス幅変調器の回路図（本発明の実施形態）
【図２】パルス幅変調器を用いた位相ロックループ発振器のブロック図（実施例）
【図３】パルス幅変調器の回路図（従来）
【発明を実施するための形態】
【００１３】
図１は、本発明の実施形態であるパルス幅変調器の回路図である。本例のパルス幅変調器は、制御値とオフセット値を加算する第１の加算器１０１と、第１の加算器１０１の出力とフィードバック値を加算する第２の加算器１０２と、第２の加算器１０２の出力結果を所定の比較値と比較を行い比較値以上であれば真を比較値未満であれば偽を出力する比較器１０３と、比較器１０３の信号が真であれば比較値を選択し偽であれば”０”を出力するセレクタ１０４と、第２の加算器１０２の出力からセレクタ１０４の出力を減算する第３の加算器１０５と、第３の加算器１０５の出力を一度保持し第２の加算器１０２にフィードバックを行う第１のレジスタ１０７と、比較器１０３の出力を保持する第２のレジスタ１０８とで構成されている。
【００１４】
なお、比較器１０３とセレクタ１０４と第３の加算器１０５とでモジュロ演算器１０６が構成されている。すなわち、第３の加算器１０５の出力結果がモジュロ演算器１０６の剰余に相当し、比較器１０３の出力がモジュロ演算１０６の除算結果（商）に相当している。除算結果は、割れるか割れないか（商が０か０以外か）を示す１bitの値でよい。
制御値はｍbit、オフセット値はｎbit、第１の加算器１０１の出力はｐbit、第２の加算器の出力及び比較値は（ｑ＋１）bit、第３の加算器の出力はｑbitである。通常、ｐ＝ＭＡＸ（ｍ，ｎ）＋１、ｑ≧ｐである。
【００１５】
以下、説明を簡単にするために、ｍ＝ｎ＝４、ｐ＝ｑ＝５とし、制御値を７、オフセット値５、比較値２６(1Ah)とした場合の動作を説明する。第１のレジスタ１０７、第２のレジスタ１０８ともに初期値が０であるとして、第１の加算器１０１の出力は、入力が固定になるので１２(0Ch)であり、第２の加算器１０２の出力は、第１のレジスタ１０７等に与えるクロック毎に、
00h ⇒ 0Ch ⇒ 18h ⇒ 24h ⇒ 16h ⇒ 22h ⇒ 14h ⇒ 20h ⇒ 12h ⇒ 1Eh ⇒ 10h ⇒ 1Ch ⇒ 0Eh ⇒ 1Ah ⇒ 0Ch ⇒ 18h ⇒ 24h ⇒ 16h ⇒ 22h ⇒ 14h ⇒ 20h ⇒ 12h ⇒ 1Eh ⇒ 10h ⇒ 1Ch ⇒ 0Eh ⇒ 1Ah…
と変化する。
【００１６】
ここで、モジュロ演算器１０６の剰余に相当する第３の加算器１０５の出力は、
00h ⇒ 0Ch ⇒ 18h ⇒ 0Ah ⇒ 16h ⇒ 08h ⇒ 14h ⇒ 06h ⇒ 12h ⇒ 04h ⇒ 10h ⇒ 02h ⇒ 0Eh ⇒ 00h ⇒ 0Ch ⇒ 18h ⇒ 0Ah ⇒ 16h ⇒ 08h ⇒ 14h ⇒ 06h ⇒ 12h ⇒ 04h ⇒ 10h ⇒ 02h ⇒ 0Eh ⇒ 00h…
と変化し、モジュロ演算器１０６の除算結果に相当する比較器１０３の出力は、
0 ⇒ 0 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 0 ⇒ 1⇒ 0 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 1 ⇒ 0 ⇒ 0 ⇒ 1…
となり、周期２６で１２パルスが生成される。
【００１７】
これは、パルス振幅の１２／２６に相当しており、全体の分解能がパルス振幅の１／２６で制御が行われ、オフセットが５／２６、制御値による制御範囲は５／２６〜２０／２６（つまり２4の分解能）で制御を行うことが可能となる。
【００１８】
以上の説明では制御値を正の値と解釈して説明したが、制御値を符号付きとした場合でも、オフセット値が中心値なる以外は、変化はない。具体的には、制御値７は−１に相当し、オフセット５は１３に相当する。
【００１９】
このように、本例によれば、制御値の分解能はそのままに任意の振幅、任意のオフセットを与えることが可能となる。また、制御値がｍbitの時に、オフセット値０、比較値を２m−１とした場合には、振幅が０〜１までの制御が可能となる。
【実施例】
【００２０】
図２は、本発明の実施例に係る位相ロックループ（ＰＬＬ）発振器のブロック図である。本例のＰＬＬ発振器は、パルス幅変調器を応用したデジタルＰＬＬであり、第１のカウンタ２０１と、第２のカウンタ２０２と、加算器２０３と、デジタルローパスフィルタ（ＬＰＦ）２０４と、パルス幅変調器２０５と、アナログＬＰＦ２０６と、電圧制御発振器（ＶＣＯ）２０７とで構成される。加算器２０３からＶＣＯ２０７までは直列に接続され、ＶＣＯ２０７の出力がＰＬＬ発振器の出力となる。
【００２１】
第１のカウンタ２０１は、ＶＣＯ２０７からフィードバックされた出力を（適宜分周して）カウントし、所定bit幅のカウント値として出力する。
第２のカウンタ２０２は、基準クロックを同様にカウントし、カウント値を第１のカウンタ２０１と同じbit幅で出力する。
【００２２】
加算器２０３は、第１及び第２のカウンタ２０１、２０２の夫々のカウント値の差分を出力する。
デジタルＬＰＦ２０４は、ＰＬＬ発振器のループ特性を定めるフィルタであり、加算器からの差分を入力とし、ＶＣＯ２０７の制御値となる値を出力する。
パルス幅変調器２０５は、図１と同様の構成とし、パルス幅変調器２０５とアナログＬＰＦ２０６とで、制御値を制御電圧に変換するＡ／Ｄ変換器として機能する。
アナログＬＰＦ２０６は、パルス幅変調器２０５の出力を平滑するパッシブフィルタである。
【００２３】
一例として、加算器２０３、デジタルＬＰＦ２０４及びパルス幅変調器２０５を、第２のカウンタ２０２に入力される基準クロックの２５６倍の周期のクロックで動作させ、第１及び第２のカウンタ２０１、２０２は、その周期で或いはどちらかのキャリー発生時に両方ともリセットする方法がある。
【００２４】
一般的に、ＶＣＯの制御可能範囲は、制御を行いたい範囲（例えば、無線機が通常使う周波数範囲にマージンを設けた範囲）よりも広いため、制御電圧の範囲を適切に設定しにくい。制御値のbit幅が限られている場合、制御範囲内での分解能が極端に落ちると、ジッタの原因になりうる。
【００２５】
本例では、分解能を変えずに電圧レンジを任意に設定できるパルス幅変調器２０５を用い、制御範囲に応じて適当なオフセット値及び比較値を与えることで、ＶＣＯ２０７に与える制御電圧範囲を最適化できる。オフセット値及び比較値は、ＰＬＬが閉じている限り高い精度は必要ないが、自走周波数は、確実に制御範囲（比較値等で決まる）に収まることになる。
また、本例のＰＬＬ発振器は、周波数ホッピング変調を行う用途にも好適である。例えば１０ｍ秒周期で変化するようなホッピング変調信号を、パルス幅変調器２０５のオフセット値として与え、オフセット値の分解能をホッピング周波数間隔に一致させるような値を、比較値として設定する。
【符号の説明】
【００２６】
１０１  第１の加算器、              １０２  第２の加算器、
１０３  比較器、                    １０４  セレクタ、
１０５  第３の加算器、              １０６  モジュロ演算、
１０７  第１のレジスタ、            １０８  第２のレジスタ、
２０１  第１のカウンタ、            ２０２  第２のカウンタ、
２０３  加算器、                    ２０４  デジタルＬＰＦ、
２０５  パルス幅変調器、            ２０６  アナログＬＰＦ、
２０７  ＶＣＯ、
３０１  加算器、                    ３０２  レジスタ。
【図１】
2011239056.tif 000003
【図２】
2011239056.tif 000004
【図３】
2011239056.tif 000005