(57)【要約】【課題】デコーダＩＣの電源経路のノイズを低減可能な、受信装置を提供すること。【解決手段】デジタル放送信号を受信するチューナからの中間周波信号をアナログの映像信号と音声信号に変換するデコーダＩＣ１８０と、デコーダＩＣ１８０に電源電圧を供給する電源回路１９０とが実装されたデジタル基板１４０を備える、受信装置であって、前記電源電圧のデコーダＩＣ１８０への供給経路に互いに並列に接続されるキャパシタ４１〜４５がデジタル基板１４０に実装され、キャパシタ４１〜４５のうち第１群のキャパシタ４１〜４４が、デコーダＩＣ１８０と同じ第１の面に実装され、残りの第２群のキャパシタ４５が、第１の面と反対側の第２の面の、デコーダＩＣ１８０を基板１４０に向けて投影した領域Ｇ内に、実装された、受信装置。【選択図】図６
2011239162.tif 000002
【特許請求の範囲】
【請求項１】
デジタル放送信号を受信するチューナからの中間周波信号をアナログの映像信号と音声信号に変換するデコーダＩＣと、前記デコーダＩＣに電源電圧を供給する電源回路とが実装された基板を備える、受信装置であって、
前記電源電圧の前記デコーダＩＣへの供給経路に互いに並列に接続される複数のキャパシタが前記基板に実装され、
前記複数のキャパシタのうち第１群のキャパシタが、前記デコーダＩＣと同じ第１の面に実装され、
前記複数のキャパシタのうち第２群のキャパシタが、前記基板を挟んで前記第１の面と反対側の第２の面の、前記デコーダＩＣを前記基板に向けて投影した領域内に、実装された、受信装置。
【請求項２】
前記デコーダＩＣの正極端子が、前記基板の第１のスルーホールを介して、前記基板の内部の前記電源電圧の電源層と前記第２群のキャパシタの一方の電極とに接続され、
前記デコーダＩＣの負極端子が、前記基板の第２のスルーホールを介して、前記基板の内部のグランド層と前記第２群のキャパシタの他方の電極とに接続される、請求項１に記載の受信装置。
【請求項３】
前記デコーダＩＣのパッケージが、ＢＧＡタイプである、請求項１又は２に記載の受信装置。
【請求項４】
前記第２群のキャパシタの個数が、一つである、請求項１から３のいずれか一項に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル放送信号を受信するチューナからの中間周波信号をアナログの映像信号と音声信号に変換するデコーダＩＣと、前記デコーダＩＣに電源電圧を供給する電源回路とが実装された基板を備える、受信装置に関する。
【背景技術】
【０００２】
近年、テレビジョン放送の放送方式はアナログ方式からデジタル方式に移行しつつある。放送方式の移行に伴い、例えば地上波テレビ放送等のデジタル方式の放送信号を受信して、アナログ方式のテレビで視聴可能な信号に変換する受信装置が製品化されている。このような受信装置には、アナログの映像信号と音声信号に変換するデコーダＩＣが内蔵されている場合がある。
【０００３】
なお、特許文献１には、チューナ回路部１１と、直交周波数分割多重復調回路部１２と、画像信号処理回路部１３と、デジタル番組映像信号−アナログ番組映像信号変換回路部１４を備える地上デジタル放送受信装置の基本的な構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１３５６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のようなデコーダＩＣの電源経路のノイズが大きくなると、ユーザに出力される映像や音声が乱れやすい。
【０００６】
そこで、本発明は、デコーダＩＣの電源経路のノイズを低減可能な、受信装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る受信装置は、
デジタル放送信号を受信するチューナからの中間周波信号をアナログの映像信号と音声信号に変換するデコーダＩＣと、前記デコーダＩＣに電源電圧を供給する電源回路とが実装された基板を備える、受信装置であって、
前記電源電圧の前記デコーダＩＣへの供給経路に互いに並列に接続される複数のキャパシタが前記基板に実装され、
前記複数のキャパシタのうち第１群のキャパシタが、前記デコーダＩＣと同じ第１の面に実装され、
前記複数のキャパシタのうち第２群のキャパシタが、前記基板を挟んで前記第１の面と反対側の第２の面の、前記デコーダＩＣを前記基板に向けて投影した領域内に、実装された、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、デコーダＩＣの電源経路のノイズを低減できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の受信装置の第一の分解斜視図である。
【図２】本実施形態の受信装置の第二の分解斜視図である。
【図３】デジタル基板１４０に実装される一部の部品を示したブロック図である。
【図４】デコーダＩＣ１８０の構成を示したブロック図である。
【図５】電源回路１９０の構成図である。
【図６】デジタル基板１４０の蓋部１２０側の面の基板レイアウトの例を示している。
【図７】デジタル基板１４０の断面図である。
【図８】電源経路３９のノイズの測定結果である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態の説明を行う。図１は、本実施形態の受信装置の第一の分解斜視図である。図２は、本実施形態の受信装置の第二の分解斜視図である。なお、図２は、デジタル基板１４０を省略した状態を示している。
【００１１】
本実施形態の受信装置１００は、例えばセットトップボックス等のデジタル放送信号を受信するための装置である（より具体的には、地上デジタルチューナー）。本実施形態の受信装置１００は、Ｂ−ＣＡＳカード２０と呼ばれる接触型ＩＣ（Integrated  Circuit）カードが挿入されると、受信装置として機能する。Ｂ−ＣＡＳカード２０には図示しないＩＣチップが実装されており、ＩＣチップ内部にはカード毎に固有の識別番号と暗号鍵が格納されている。
【００１２】
本実施形態の受信装置１００は、ケース本体１１０と蓋部１２０とを有し、ケース本体１１０内に電源基板１３０とデジタル基板１４０とが収納される。ケース本体１１０には、Ｂ−ＣＡＳカード２０が挿入される挿入口１１１が形成されている。Ｂ−ＣＡＳカード２０は、この挿入口１１１に差し込まれて、Ｂ−ＣＡＳカード用コネクタ１５０に差し込まれる。
【００１３】
本実施形態の電源基板１３０には、主にアナログ回路で構成される電源回路と、Ｂ−ＣＡＳカード用コネクタ１５０とが実装されている。また本実施形態のデジタル基板１４０は両面実装基板であり、蓋部１２０側の面には、後述する図６に示すように、ＣＰＵ（Central  Processing  Unit）やメモリチップ等の各種のデジタル回路が実装されている。またデジタル基板１４０の蓋部１２０と反対側の面には、デジタル放送信号を受信するためのチューナ１６０が実装されている。ピン１４１は、チューナ１６０のピンである。
【００１４】
図２に示すように、本実施形態の受信装置１００では、ケース本体１１０の挿入口１１１と、Ｂ−ＣＡＳカード用コネクタ１５０のカード挿入口１５１との間にチューナ１６０が配置される。ケース本体１１０の挿入口１１１と、Ｂ−ＣＡＳカード用コネクタ１５０のカード挿入口１５１との間の長さＷ１は、Ｂ−ＣＡＳカード２０がＢ−ＣＡＳカード用コネクタ１５０に挿入されたときに、Ｂ−ＣＡＳカード２０全体がケース本体１１０内に収納されるように設計されている。
【００１５】
本実施形態では、従来は使用されていなかったケース本体１１０の挿入口１１１とＢ−ＣＡＳカード用コネクタ１５０のカード挿入口１５１との間のスペースにチューナ１６０を配置することにより、受信装置１００を小型することができる。また本実施形態では、チューナ１６０はＢ−ＣＡＳカード２０がＢ−ＣＡＳカード用コネクタ１５０に挿入された際に、Ｂ−ＣＡＳカード２０と接触しないように配置されている。すなわち本実施形態のチューナ１６０は、Ｂ−ＣＡＳカード２０の挿入方向において、挿入口１１１及びカード挿入口１５１と重ならないように配置されている。本実施形態では、この構成により、Ｂ−ＣＡＳカード２０の挿入時にチューナ１６０に遮られることなくＢ−ＣＡＳカード用コネクタ１５０へ挿入することができる。
【００１６】
図３は、デジタル基板１４０に実装される一部の部品の構成を示したブロック図である。デジタル基板１４０には、チューナ１６０と、デコーダＩＣ１８０と、電源回路１９０とが実装されている。チューナ１６０は、デジタル基板１４０に実装されずに、他の支持部材によって支持されていてもよく、例えば、図１,２に示した電源基板１３０に実装されてもよい。
【００１７】
チューナ１６０には、受信装置１００に接続されるアンテナ２００やケーブル回線を介して、デジタル放送信号が入力される。チューナ１６０の周波数変換部は、そのデジタル放送信号を、視聴が希望されている希望チャネルの信号成分に対応する中間周波数を周波数成分として含む中間周波信号（ＩＦ信号）に周波数変換する。チューナ１６０に対するチャンネルの指定は、ユーザが受信チャンネルを選択操作可能なリモコンやタッチパネルディスプレイなどのユーザ入力装置（不図示）からの選択チャンネル情報に基づいて行われる。ユーザがユーザ入力装置（不図示）に対してチャンネルの選択操作を行うと、チューナ１６０は、その選択操作されたチャンネルに対応する周波数にチューニングする。
【００１８】
デコーダＩＣ１８０は、チューナ１６０からのチューニングされたＩＦ信号を、アナログのコンポジット映像信号とアナログの音声信号に変換する集積回路である。これらの映像信号と音声信号は、デジタル基板１４０に実装されたＲＣＡ端子（４３〜４５）から出力される。
【００１９】
図４は、デコーダＩＣ１８０の構成を示したブロック図である。デコーダＩＣ１８０における処理は、ＣＰＵ１８１によって実行される。復調部１８２は、前述のチューナ１６０によってチューニングされたＯＦＤＭ（Orthogonal  Frequency  Division  Multiplexing）方式のデジタル放送信号のＩＦ信号をＭＰＥＧ２−ＴＳに復調する。復調されたＭＰＥＧ２−ＴＳのＴＳストリームは、ストリームプロセッサ１８３のＭｕｌｔｉ２方式のデスクランブラ１８４に供給される。ＴＳストリームは、デスクランブラ１８４によって、暗号化されて、ハードディスク等のメモリ１８８に記憶される。デスクランブラ１８４によってメモリ１８８から復号化されて読み出されたＴＳストリームから分離したビデオパケットは、映像デコーダ１８５に供給される。映像デコーダ１８５は、そのビデオパケットから、ビデオデータを復号する。映像出力部１８６は、復号されたビデオデータをアナログの映像信号（Video  Out）に変換して出力する。また、メモリ１８８から復号化されて読み出されたＴＳストリームから分離したオーディオパケットから、オーディオデコーダは、オーディオデータを復号する。音声出力部１８７は、復号されたオーディオデータをアナログの音声信号（Audio  Out）に変換して出力する。
【００２０】
図３に戻り、電源回路１９０について説明する。電源回路１９０は、デコーダＩＣ１８０及びチューナ１６０に電源電圧ＶＢ２を供給する。電源電圧ＶＢ２は、デジタル基板１４０のグランド端子４４と同電位のグランド層５２（図７参照。詳細は後述。）の電位を基準とする電圧である。電源回路１９０は、デジタル基板１４０の電源端子４１から入力される直流電源電圧ＶＢ１（例えば、６Ｖ）に基づいて、一定の直流電源電圧ＶＢ２（例えば、１Ｖ）を生成するＤＣ−ＤＣコンバータである。電源電圧ＶＢ１は、例えば、電源基板１３０のＡＣ−ＤＣコンバータによって、商用電源から生成された電圧である。
【００２１】
図５は、電源回路１９０の構成図である。電源回路１９０は、デジタル基板１４０のグランド層５２の電位（グランド）を基準に、降圧スイッチングレギュレータとして機能する。電源回路１９０は、デジタル基板１４０に実装される部品として、ＰＷＭ信号を出力する駆動部３１と、電源電圧ＶＢ１に一端が接続されたハイサイドの半導体スイッチ３２と、ハイサイドの半導体スイッチ３２の他端とグランド間に挿入された還流ダイオード３５と、還流ダイオード３５のカソードに一端が接続されたインダクタ３６と、インダクタ３６の他端に接続された電源経路３９に互いに並列に接続される複数のキャパシタ４１〜４５と、電源電圧ＶＢ２を検出して駆動部３１にフィードバックする抵抗分圧回路（３７，３８）とを備える。半導体スイッチ３２と論理回路等によって形成された駆動部３１は、電源制御ＩＣ３０として、集積化されている。半導体スイッチ３２は、例えば、ＰチャンネルＭＯＳＦＥＴである。５つのキャパシタ４１〜４５は、電源電圧ＶＢ２を平滑するための出力キャパシタである。なお、電源回路１９０の降圧スイッチングレギュレータとしての動作は周知であるため、その説明については省略する。
【００２２】
図６は、デジタル基板１４０の蓋部１２０側の面の基板レイアウトの例を示している。本実施形態のデジタル基板１４０では、図６に示す第１面（すなわち、蓋部１２０側の面）に対して反対側（裏側）の第２の面にチューナ１６０が実装されている。
【００２３】
電源回路１９０は、電源回路１９０のインダクタ３６とデコーダＩＣ１８０との間の電源経路３９が、電源経路３９のノイズレベルが要求値よりも低くなる長さになるように、デコーダＩＣ１８０の周囲に配置される。これにより、デコーダＩＣ１８０に接続される電源経路３９のノイズが低減でき、ユーザに出力される映像や音声を乱れにくくすることができる。
【００２４】
また、図５に示した電源回路１９０の各部品は、キャパシタ４５を除いて、デコーダＩＣ１８０と同一の第１の面に実装されている。デコーダＩＣ１８０の正極端子に接続されるキャパシタ４１〜４５のうち、第１群の４つのキャパシタ４１〜４４が、第１の面に実装され、キャパシタ４１〜４５のうちの残りの第２群の１つのキャパシタ４５が、第２の面に実装されている。さらに、第２面に実装されるキャパシタ４５は、デコーダＩＣ１８０をデジタル基板１４０に向けて（すなわち、図６において紙面の奥の方に向けて）投影した領域Ｇ内に配置されている。
【００２５】
このように、第１の面に実装されてデコーダＩＣ１８０の正極端子に接続されるキャパシタ４１〜４５のうち、一部のキャパシタ４５を、デジタル基板１４０を挟んでデコーダＩＣ１８０の真裏に配置することによって、キャパシタ４５とデコーダＩＣ１８０の正極端子との間の電源経路３９の長さを、キャパシタ４５をデコーダＩＣ１８０と同じ実装面（第１の面）に実装する場合に比べて、短くすることができる。なぜならば、キャパシタ４５を第２の面の領域Ｓ内に配置した場合、キャパシタ４５とデコーダＩＣ１８０の正極端子との間の電源経路３９の長さは、デジタル基板１４０の厚さ程度であるのに対し、デコーダＩＣ１８０の外周から所定範囲内は部品実装が禁止されているため、キャパシタ４５を第１の面のデコーダＩＣ１８０の周囲に配置したとしても、キャパシタ４５とデコーダＩＣ１８０の正極端子との間の電源経路３９の長さは、デジタル基板１４０の厚さよりも長くならざるを得ないからである。
【００２６】
このように、電源電圧ＶＢ２を平滑可能なキャパシタ４５とデコーダＩＣ１８０の正極端子との間の電源経路３９の長さを短くすることができるので、キャパシタ４５とデコーダＩＣ１８０の正極端子との間の電源経路３９にノイズがのりにくくなり、たとえノイズがのっていても、電源経路３９にのったノイズはキャパシタ４５によってデコードＩＣ１８０に入力される直前で減衰され、ユーザに出力される映像や音声を乱れにくくすることができる。
【００２７】
なお、電源回路１９０の出力段のキャパシタのうち、第２の面に実装される一部のキャパシタの外形の全体が領域Ｇ内に包含されるように配置されていてもよいし、その外形の一部分が領域Ｇと重複するように配置されていてもよい。
【００２８】
また、本実施形態では、チューナ１６０は、ピン数が多い側がデジタル基板１４０の端に位置するように配置される。デジタル基板１４０の端部には、チューナ１６０のピンを貫通させるためのスルーホール１４４が形成されており、ピン１４１がスルーホール１４４に差し込まれてチューナ１６０が実装される。本実施形態では、このようにチューナ１６０のピン数が多い側をデジタル基板１４０の端部へくるように配置することで、デジタル基板１４０の中央部近辺にスルーホールを形成することを回避できる。よって本実施形態のデジタル基板１４０では、チューナ１６０が実装された領域の裏側の領域Ｈに多数の信号線と接続されるＩＣを実装することが可能となり、デジタル基板１４０を高集積化することができる。
【００２９】
また本実施形態では、チューナ１６０をデジタル基板１４０に実装したため、チューナ１６０周辺の映像信号線もデジタル基板１４０へ配線されることとなり、映像信号のノイズを低減させることができる。また、電源基板１３０とデジタル基板１４０とを接続する信号線の数を削減することができ、電源基板１３０とデジタル基板１４０とを接続するコネクタをピン数の小さいものとすることができる。
【００３０】
図７は、デジタル基板１４０の断面図である。デジタル基板１４０は、第１層Ｌ１から第４層Ｌ４までの４層の多層のプリント基板である。第４層Ｌ４が上述のデジタル基板１４０の第１の面に相当し、第１層Ｌ１が上述のデジタル基板１４０の第２の面に相当する。第３層Ｌ３には、電源電圧ＶＢ２の電源層５３が形成されている。第３層Ｌ３には、電源電圧ＶＢ１の電源層が形成されていてよい。第２層Ｌ２には、グランド層５２が形成されている。
【００３１】
Ｇ１は、略正方形の領域Ｇの一辺の長さ（すなわち、略正方形のデコータＩＣ１８０の一辺の長さ）を表す。キャパシタ４５は、第１層Ｌ１の領域Ｇ内に配置されている。
【００３２】
デコーダＩＣ１８０の正極端子１８１が、デジタル基板１４０を貫通する第１のスルーホール６１を介して、デジタル基板１４０の内層の電源層５３とキャパシタ４５の一方の電極とに接続される。スルーホール６１は、電源層５３に通電可能に接続されているが、グランド層５２には絶縁されている。キャパシタ４５の一方の電極は、スルーホール６１に接続されたランド７１に半田付けされる。
【００３３】
また、デコーダＩＣ１８０の負極端子１８２が、デジタル基板１４０を貫通する第２のスルーホール６２を介して、デジタル基板１４０の内層のグランド層５２とキャパシタ４５の他方の電極とに接続される。スルーホール６２は、グランド層５２に通電可能に接続されているが、電源層５３には絶縁されている。キャパシタ４５の他方の電極は、スルーホール６２に接続されたランド７２に半田付けされる。
【００３４】
このように、デコーダＩＣの端子１８１，１８２とキャパシタ４５とを実装面に対して垂直に形成されたスルーホールで接続することによって、端子１８１，１８２とキャパシタ４５との間の電源経路を短くすることができるので、その間にノイズが侵入しにくくなり、ノイズを低減することができる。その結果、ユーザに出力される映像や音声を乱れにくくすることができる。
【００３５】
また、本実施形態のデコーダＩＣの表面実装形パッケージは、第２の面に配置したキャパシタとデコータＩＣの正極及び負極端子との間の電源経路にのるノイズを低減する点で、ＢＧＡ（Ball  Grid  Array）タイプであると好ましい。図示の端子１８１，１８２は、ＢＧＡのバンプに相当する。ＢＧＡタイプを採用することで、第２の面に配置したキャパシタとデコータＩＣの端子１８１，１８２との間の電源経路が、ＳＯＰ（Small  Outline  Package）やＱＦＰ（Quad  Flat  Package）などの他の表面実装形パッケージに比べて、一層短くなるからである。
【実施例】
【００３６】
図８は、電源経路３９のノイズの測定結果である。電源経路３９に接続される出力キャパシタの両極が実装されるランド間をスペクトラムアナライザで測定したものである。図８（ａ）は、従来の電源回路の構成と実装形態での測定結果である。従来の電源回路の構成は、図５に示した構成に対して、出力段の複数のキャパシタを一つのキャパシタに置き換えたものに等しい。この一つのキャパシタは、デコーダＩＣ１８０と同じ第１の面に実装されている。これに対し、図８（ｂ）は、図５〜７に示した本発明の実施形態での測定結果である。すなわち、キャパシタ４５を第１の面に実装せずに領域Ｇに実装している場合を示している。
【００３７】
図８（ａ）の場合の一つのキャパシタの容量（１００μＦ）は、図８（ｂ）の５つのキャパシタ４１〜４４の各容量（２２μＦ）及びキャパシタ４５の容量（１０μＦ）を合計した総容量（＝９８μＦ）とほぼ等しくしている。図８（ａ）（ｂ）いずれのキャパシタも、ＳＭＤタイプのセラミックキャパシタである。図８から明らかなように、本発明の実施形態によれば、上述のように従来に比べて高集積化したにもかかわらず、０．８ＭＨｚから２ＭＨｚまでの帯域に含まれる周波数成分のノイズを低減できる。
【００３８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００３９】
例えば、デコーダＩＣ１８０は、ＢＧＡタイプに限らず、ＳＯＰやＱＦＰタイプなどの場合でも、上述のように一部のキャパシタを配置することによって、ノイズの低減効果が得られる。
【００４０】
また、第２の面に一つの出力キャパシタが実装されている場合について説明したが、２つ以上の出力キャパシタを第２の面に実装しても、ノイズの低減効果が得られる。
【００４１】
また、電源回路１９０の出力キャパシタの数は、５個には限らず、発生しているノイズレベルに応じて決めればよい。
【符号の説明】
【００４２】
２０  Ｂ−ＣＡＳカード
３９  電源経路
４１〜４５  端子
５２  グランド層
５３  電源層
６１，６２  スルーホール
７１〜７４  ランド
１００  受信装置
１１０  ケース本体
１１１  挿入口
１２０  蓋部
１３０  電源基板
１４０  デジタル基板
１５０  Ｂ−ＣＡＳカード用コネクタ
１５１  カード挿入口
１６０  チューナ
１８０  デコーダＩＣ
１８１  正極端子
１８２  負極端子
１９０  電源回路
２００  アンテナ
Ｌ１〜Ｌ４  デジタル基板１４０の層
【図１】
2011239162.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
2011239162.tif 000007
【図７】
2011239162.tif 000008
【図８】
2011239162.tif 000009
【図２】
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