(57)【要約】      （修正有）【課題】閾値電圧の制御性を向上させて形成された複数種類のトランジスタを備える不揮発性記憶装置、および、それに適した製造方法を提供する。【解決手段】１つの半導体基板２の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置であって、ｎ形のソース領域１４およびドレイン領域１５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜１７と、ゲート電極１８と、ゲート絶縁膜１７の直下に位置し、ｎ形不純物とｐ形不純物との両方を含むチャネル領域４２と、を有するＭＯＳトランジスタ１０と、ｎ形のソース領域２４およびドレイン領域２５と、その間の半導体基板２の表面上に設けられたゲート絶縁膜２７と、ゲート電極２８と、ゲート絶縁膜２７の直下に位置し、ｎ形不純物の濃度プロファイルがチャネル領域４２と同じであるチャネル領域４３と、を有するＭＯＳトランジスタ２０と、を備える。【選択図】図１
2011204929.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体基板の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置であって、
前記半導体基板の表面に離間して形成された第１導電型の第１ソース領域と第１導電型の第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記半導体基板の表面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ソース領域と前記第１ドレイン領域とに挟まれた前記第１ゲート絶縁膜の直下に位置し、前記第１導電型不純物と第２導電型不純物との両方を含む第１チャネル領域と、
を有する第１ＭＯＳトランジスタと、
前記半導体基板の表面に離間して形成された第１導電型の第２ソース領域と第１導電型の第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記半導体基板の表面上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第２ソース領域と前記第２ドレイン領域とに挟まれた前記第２ゲート絶縁膜の直下に位置し、前記第１導電型不純物の濃度プロファイルが前記第１チャネル領域と同じである第２チャネル領域と、
を有する第２ＭＯＳトランジスタと、
を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
前記半導体基板の表面に離間して形成された第１導電型の第３ソース領域および第３ドレイン領域と、
前記第３ソース領域と前記第３ドレイン領域との間の前記半導体基板の表面上に設けられ、膜厚が前記第１ゲート絶縁膜よりも厚い第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に設けられた第３ゲート電極と、
前記第３ソース領域と前記第３ドレイン領域とに挟まれた前記第３ゲート絶縁膜の直下に位置し、前記第１導電型不純物の濃度プロファイルが前記第１チャネル領域と同じである第３チャネル領域と、
を有する第３ＭＯＳトランジスタと、
をさらに備えたことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１チャネル領域の前記第２導電型不純物の濃度プロファイルのピーク値は、前記第１チャネル領域の前記第１導電型不純物の濃度プロファイルのピーク値よりも高いことを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記半導体基板の表面から前記第１導電型不純物の濃度プロファイルのピーク位置までの深さは、前記半導体基板の表面から前記第２導電型不純物の濃度プロファイルのピーク位置までの深さよりも深いことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
１つの半導体基板の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置の製造方法であって、
前記半導体基板に形成される第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第３ＭＯＳトランジスタのチャネルとなる領域と、前記第２ＭＯＳトランジスタのチャネルとなる領域と、をマスクで覆い、前記第１ＭＯＳトランジスタのチャネルとなる領域に、第２導電型不純物をイオン注入する工程と、
前記第２ＭＯＳトランジスタのチャネルとなる領域と、前記第１ＭＯＳトランジスタのチャネルとなる領域と、に、第１導電型不純物を同時にイオン注入する工程と、
前記第３ＭＯＳトランジスタのチャネルとなる領域に、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタのチャネルとなる領域と同時に、前記第１導電型不純物をイオン注入する工程と、を備えることを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性記憶装置は、情報を記憶するメモリセルの他に種々の周辺回路が集積化されたＬＳＩ（Large Scale Integration circuit）である。例えば、ＮＡＮＤ型フラッシュメモリには、ローデコーダやセンスアンプなどの駆動回路が備えられ、それらの回路には閾値電圧の異なる複数種類のトランジスタが含まれている。
【０００３】
従って、不揮発性記憶装置の製造工程では、閾値電圧の異なる複数種類のトランジスタのそれぞれに適合した工程を実施する必要がある。
【０００４】
特許文献１には、同じ導電型のチャネルを有する閾値電圧の異なるトランジスタの製造工程において、イオン注入工程を統合して工程の短縮を図る技術が開示されている。しかしながら、さらに閾値電圧の制御性を向上させることができる不揮発性記憶装置、および、それに適した製造方法が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１０６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、閾値電圧の制御性を向上させて形成された複数種類のトランジスタを備える不揮発性記憶装置、および、それに適した製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、１つの半導体基板の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置であって、前記半導体基板の表面に離間して形成された第１導電型の第１ソース領域と第１導電型の第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記半導体基板の表面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ソース領域と前記第１ドレイン領域とに挟まれた前記第１ゲート絶縁膜の直下に位置し、前記第１導電型不純物と第２導電型不純物との両方を含む第１チャネル領域と、を有する第１ＭＯＳトランジスタと、前記半導体基板の表面に離間して形成された第１導電型の第２ソース領域と第１導電型の第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記半導体基板の表面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２ソース領域と前記第２ドレイン領域とに挟まれた前記第２ゲート絶縁膜の直下に位置し、前記第１導電型不純物の濃度プロファイルが前記第１チャネル領域と同じである第２チャネル領域と、を有する第２ＭＯＳトランジスタと、を備えたことを特徴とする不揮発性記憶装置が提供される。
【０００８】
さらに、本発明の別の態様によれば、１つの半導体基板の表面に形成された複数種類のＭＯＳトランジスタを有する不揮発性記憶装置の製造方法であって、前記半導体基板に形成される第１ＭＯＳトランジスタのチャネルとなる領域に、第２導電型不純物をイオン注入する工程と、前記半導体基板に形成される第２ＭＯＳトランジスタのチャネルとなる領域と、前記第１ＭＯＳトランジスタのチャネルとなる領域と、に、第１導電型不純物を同時にイオン注入する工程と、前記半導体基板上に形成され、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第３ＭＯＳトランジスタのチャネルとなる領域に、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタのチャネルとなる領域と同時に、前記第１導電型不純物をイオン注入する工程と、を備え、前記第１ＭＯＳトランジスタのチャネルとなる領域に、前記第２導電型不純物をイオン注入する際に、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタの前記チャネルとなる領域をマスクで覆うことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、閾値電圧の制御性を向上させて形成された複数種類のトランジスタを備える不揮発性記憶装置、および、それに適した製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態に係る不揮発性記憶装置の構造を模式的に示す断面図である。
【図２】一実施形態に係る不揮発性記憶装置が備えるＭＯＳＦＥＴのチャネル領域の不純物プロファイルを示す模式図である。
【図３】一実施形態の変形例に係る不揮発性記憶装置が備えるＭＯＳＦＥＴのチャネル領域の不純物プロファイルを示す模式図である。
【図４】一実施形態に係る不揮発性記憶装置の製造工程を模式的に示す断面図である。
【図５】図４に続く製造工程を示す模式図である。
【図６】図５に続く製造工程を示す模式図である。
【図７】一実施形態の変形例に係る不揮発性記憶装置の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、第１導電型をｎ形、第２導電型をｐ形として説明するが、第１導電型をｐ形、第２導電型をｎ形とすることもできる。
【００１２】
図１は、一実施形態に係る不揮発性記憶装置１００の構造を模式的に示す断面図である。本実施形態に係る不揮発性半導体装置１００は、同図中に示すように、１つの半導体基板２上に複数種類のＭＯＳトランジスタであるＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０を備えている。以下、「チャネル領域」は、特に断りが無い場合は、ゲート電極下の領域でソース・ドレイン領域間に挟まれた領域を意味する。
【００１３】
半導体基板２は、例えば、ｐ形の導電性を有するシリコン基板であり、半導体基板２の上部に、半導体基板２よりもｐ形不純物が高濃度にドープされたｐ形ウエル３を有している。以下、「ウエルの表面」と「半導体基板の表面」は等価であることから、「ウエルの表面」を「半導体基板の表面」と称する場合がある。
【００１４】
例えば、ｐ形ウエルに設けられるＭＯＳＦＥＴ１およびＭＯＳＦＥＴ１０は、エンハンスメント型（Ｅタイプ）のｎチャネルトランジスタであり、ＭＯＳＦＥＴ１０の閾値電圧は、ＭＯＳＦＥＴ１の閾値電圧よりも低い。ｐ形半導体基板２に設けられるＭＯＳＦＥＴ２０は、デプレッション型（Ｄタイプ）のｎチャネルトランジスタである。同じくｐ形半導体基板２に設けられるＭＯＳＦＥＴ３０は、Ｄタイプのｎチャネルトランジスタである。
【００１５】
さらに、ＭＯＳＦＥＴ３０は、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０よりも高耐圧のトランジスタである。具体的には、例えば、ゲート絶縁膜３７を他のＭＯＳＦＥＴよりも厚くして、ゲートドレイン間及びゲートソース間の耐圧を高くすることができる。また、ＭＯＳＦＥＴ３０以外にも高耐圧のｎチャネルトランジスタは、ＥタイプとＤタイプ、または、ＥタイプとＤタイプの中間の閾値を有するイントリンシック型（Ｉタイプ）を設けることも可能である。
【００１６】
図１に示すように、ＭＯＳＦＥＴ１は、ｐ形ウエル３の表面に離間して設けられたｎ形のソース領域４とドレイン領域５とを有し、ソース領域４とドレイン領域５との間のｐ形ウエル３の表面に設けられたゲート絶縁膜７を介してゲート電極８を有している。ソース領域４とドレイン領域５との間のチャネル領域４１には、ｐ形不純物であるボロン（Ｂ）がドープされている。  
ソース領域４とドレイン領域５とには、それぞれコンタクト６、コンタクト９が電気的に接続されている。
【００１７】
第１ＭＯＳトランジスタであるＭＯＳＦＥＴ１０は、ｐ形ウエル３の表面に離間して設けられたｎ形の第１ソース領域であるソース領域１４、および、ｎ形の第１ドレイン領域であるドレイン領域１５を有している。ソース領域１４とドレイン領域１５との間のｐ形ウエル３の表面には、第１ゲート絶縁膜であるゲート絶縁膜１７が設けられ、ゲート絶縁膜１７の上に第１ゲート電極であるゲート電極１８が設けられている。
【００１８】
ソース領域１４とドレイン領域１５に挟まれたゲート絶縁膜１７の直下に位置する第１チャネル領域であるチャネル領域４２は、ｎ形不純物とｐ形不純物との両方を含んでいる。例えば、図１中に示すＭＯＳＦＥＴ１０のチャネル領域４２には、ｐ形不純物であるＢと、ｎ形不純物である砒素（Ａｓ）と、が含まれている。  
ソース領域１４とドレイン領域１５とには、それぞれコンタクト１６、コンタクト１９が電気的に接続されている。
【００１９】
第２ＭＯＳトランジスタであるＭＯＳＦＥＴ２０は、半導体基板２の表面に離間して設けられたｎ形の第２ソース領域であるソース領域２４、および、ｎ形の第２ドレイン領域であるドレイン領域２５を有している。ソース領域２４とドレイン領域２５との間の半導体基板２の表面には、第２ゲート絶縁膜であるゲート絶縁膜２７が設けられ、ゲート絶縁膜２７の上に第２ゲート電極であるゲート電極２８が設けられている。
【００２０】
ソース領域２４とドレイン領域２５に挟まれたゲート絶縁膜２７の直下に位置する第２チャネル領域であるチャネル領域４３は、ＭＯＳＦＥＴ１０のチャネル領域４２とほぼ同じ濃度プロファイルを有するｎ形不純物を含んでいる。ここで、「ほぼ同じ」とは、製造ばらつきを含むという意味である。具体的には、ＭＯＳＦＥＴ２０のチャネル領域４３は、ｎ形不純物であるＡｓを含み、Ａｓの濃度プロファイルは、チャネル領域４２とほぼ同じである。  
ソース領域２４とドレイン領域２５とには、それぞれコンタクト２６、コンタクト２９が電気的に接続されている。
【００２１】
第３ＭＯＳトランジスタであるＭＯＳＦＥＴ３０は、半導体基板２の表面に離間して設けられたｎ形の第３ソース領域であるソース領域３４、および、ｎ形の第３ドレイン領域であるドレイン領域３５を有している。ソース領域３４とドレイン領域３５との間の半導体基板２の表面には、第３ゲート絶縁膜であるゲート絶縁膜３７が設けられ、ゲート絶縁膜３７の上に第３ゲート電極であるゲート電極３８が設けられている。
【００２２】
ソース領域３４とドレイン領域３５とに挟まれたゲート絶縁膜３７の直下に位置する第３チャネル領域であるチャネル領域４４は、ＭＯＳＦＥＴ１０のチャネル領域４２およびＭＯＳＦＥＴ２０のチャネル領域４３とほぼ同じ濃度プロファイルのｎ形不純物を含む。具体的には、図１中に示すように、チャネル領域４４は、ｎ形不純物であるＡｓを含み、Ａｓの濃度プロファイルは、チャネル領域４２および４３に含まれるＡｓとほぼ同じである。また、本明細書において、「深さ方向」とは、半導体基板２のＭＯＳＦＥＴ１等が形成される表面から、半導体基板２の表面に対する裏面へ向かう方向における深さである。
ソース領域３４とドレイン領域３５とには、それぞれコンタクト３６、コンタクト３９が電気的に接続されている。
【００２３】
さらに、ＭＯＳＦＥＴ３０のチャネル領域４４には、ｎ形不純物に加えてｐ形不純物をドープすることもできる。Ｅタイプ、Ｉタイプの高耐圧のｎチャネルトランジスタは、ＭＯＳＦＥＴ３０のチャネル領域４４にドープされるｎ形不純物およびｐ形不純物のドープ量を変えることにより形成することが可能である。
【００２４】
上記の通り、本実施形態に係る不揮発性記憶装置１００では、ＭＯＳＦＥＴ１、１０、２０および３０の各チャネル領域４１〜４４のそれぞれにドープされる不純物の種類およびドープ量を変えることにより、閾値電圧の異なる複数種類のＭＯＳトランジスタを備えることができる。また、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０間（それぞれのＭＯＳＦＥＴのソース領域またはドレイン領域間の半導体基板２の表面）にもチャネル領域を構成する不純物が形成されている場合がある。
【００２５】
後述するように、不揮発性記憶装置１００の製造工程では、ＭＯＳＦＥＴ１０のチャネル領域４２と、ＭＯＳＦＥＴ２０のチャネル領域４３と、ＭＯＳＦＥＴ３０のチャネル領域４４と、にドープされるｎ形不純物は、同時にイオン注入される。したがって、チャネル領域４２〜４３にドープされたｎ形不純物の濃度プロファイルはほぼ同じになる。
【００２６】
ｐ形ウエル３に形成されるＭＯＳＦＥＴ１０のチャネル領域４２では、ｐ形不純物のＢに加えてｎ形不純物のＡｓが、イオン注入を用いてドープされる。さらに、Ｂの注入量（ドーズ量）をＡｓのドーズ量よりも多くすることにより、チャネル領域４２はｐ形に形成される。
【００２７】
後述する製造工程において説明するように、ＭＯＳＦＥＴ１のチャネル領域４１にドープされるＢと、ＭＯＳＦＥＴ１０のチャネル領域４２にドープされるＢとは、同時にイオン注入される。したがって、チャネル領域４１とチャネル領域４２とにイオン注入されるＢのドーズ量は、ほぼ同じである。チャネル領域４２では、ｐ形不純物（Ｂ）の一部がｎ形不純物（Ａｓ）により補償されるため、チャネル領域４１よりもｐ形のキャリア濃度が低下する。このため、チャネル領域４２を有するＭＯＳＦＥＴ１０の閾値電圧は、チャネル領域４１を有するＭＯＳＦＥＴ１の閾値電圧よりも低くなり、閾値電圧の異なる２種類のＥタイプＭＯＳＦＥＴが、ｐ形ウエル３の表面に形成される。
【００２８】
一方、ｐ形半導体基板２上に直接形成されたＭＯＳＦＥＴ２０のチャネル領域４３は、ｎ形不純物（Ａｓ）がイオン注入され、ｎ形の導電型となる。したがって、ＭＯＳＦＥＴ２０は、マイナスの閾値電圧を有するＤタイプのｎチャネルトランジスタとなる。
【００２９】
上記のとおり、本実施形態に係る不揮発性記憶装置１００の製造工程では、ｐ形ウエル３に設けられるＭＯＳＦＥＴ１のチャネル領域４１とＭＯＳＦＥＴ１０のチャネル領域４２とに、同時にｐ形不純物をイオン注入し、さらに、ＭＯＳＦＥＴ１０のチャネル領域４２と、ｐ形半導体基板２上に直接設けられるＭＯＳＦＥＴ２０のチャネル領域４３とに、同時にｎ形不純物をイオン注入する。
【００３０】
これにより、２回のイオン注入によって、閾値電圧の異なる２種類のＥタイプＭＯＳＦＥＴ１および１０と、ＤタイプＭＯＳＦＥＴ２０と、を設けることができる。それぞれのチャネル領域に個別にイオン注入して３種類のＭＯＳＦＥＴを設ける方法に比べて、イオン注入の回数を１回削減できる。これにより、ＴＡＴの短縮およびコストの低減が可能である。さらに、後述するように、チャネル領域４２にｐ形不純物およびｎ形不純物の両方を含むＭＯＳＦＥＴ１０では、閾値電圧の制御性を向上させることができる。
【００３１】
ＭＯＳＦＥＴ１０は、ＭＯＳＦＥＴ１よりも閾値電圧の低いため応答速度が高速化される。したがって、ＭＯＳＦＥＴ１０は、応答速度の速いトランジスタが配置される回路に用いることができる。例えば、入力パッド近傍に広い拡散層が設けられるために応答速度が遅くなる傾向にある入出力バッファ回路に用いることが有効である。
【００３２】
ＭＯＳＦＥＴ１０、２０および３０のチャネル領域４２〜４４にイオン注入するｎ形不純物には、上述したＡｓに代えて、窒素（Ｎ）、リン（Ｐ）およびアンチモン（Ｓｂ）のうちのいずれかを用いることができる。Ａｓに比べて原子量の小さいＮおよびＰを用いることによりイオン注入時に生じるダメージを低減できるので、ｐｎ接合の耐圧を向上させることができる。したがって、例えば、ＭＯＳＦＥＴ３０のような高耐圧素子の耐圧を向上させる点において有利である。
【００３３】
図２は、一実施形態に係る不揮発性記憶装置１００が備えるＭＯＳＦＥＴのチャネル領域の不純物プロファイルを示す模式図である。図２（ａ）は、ＭＯＳＦＥＴ１０のチャネル領域４２にドープされたｐ形不純物（Ｂ）およびｎ形不純物（Ａｓ）の濃度プロファイルを示す模式図である。図２（ｂ）は、ＭＯＳＦＥＴ３０のチャネル領域４４にドープされたｐ形不純物（Ｂ）およびｎ形不純物（Ａｓ）の濃度プロファイルを示す模式図である。それぞれ、縦軸に不純物濃度をログスケールで示し、横軸に表面からの深さを示している。なお、図２に示す不純物プロファイルは、内製シミュレータを用いて計算した結果である。また、シミュレーション条件は、保護絶縁膜からそれぞれの不純物を注入した計算結果である。また、横軸の深さの基準点（縦軸と横軸が交わる点）は、保護絶縁膜の上面であり、半導体基板２の表面は、地点Ａに位置する。また、ソース領域及びドレイン領域の底面は、横軸のほぼ中央部に位置している。
【００３４】
図２（ａ）に示すように、深さ方向において、ＭＯＳＦＥＴ１０のチャネル領域４２におけるｐ形不純物（Ｂ）の濃度プロファイルのピーク値は、ｎ形不純物（Ａｓ）の濃度プロファイルのピーク値よりも高い。さらに、Ｂの濃度プロファイルのピーク位置と、Ａｓの濃度プロファイルのピーク位置とは、ほぼ同じ深さにあり、表面からの深さ方向の全体で、ｎ形不純物（Ａｓ）がｐ形不純物（Ｂ）を補償し、チャネル領域４２のｐ形キャリアの濃度を低減している。
【００３５】
このように、ｐ形不純物とｎ形不純物とのピーク位置を合わせることにより、少ないｎ形不純物のドーズ量で効率的にｐ形不純物を補償することができる。また、チャネル領域４２のｐ形キャリア濃度の制御性を向上させることができる。
【００３６】
一方、ＭＯＳＦＥＴ２０のチャネル領域４３では、Ｂの注入量が図２（ａ）と比較して少なく、Ａｓがドープされている。チャネル領域４３にイオン注入されたＡｓの濃度プロファイルは、図２（ａ）中に示したＡｓの濃度プロファイルとほぼ同じである。さらに、ｐ形半導体基板２のｐ形不純物濃度は、Ａｓの濃度プロファイルよりも不純物濃度が低い部分が存在する。したがって、ＭＯＳＦＥＴ２０において、ゲート絶縁膜２７の近傍のチャネル領域４３の導電型は、実質的にｎ形となる。また、ゲート絶縁膜を熱酸化法で形成する場合、チャネル領域４３の上面は酸化膜に変質するため、チャネル領域４３の上面におけるＡｓの濃度がＢの濃度よりも高くなり、チャネル領域４３の導電型がｎ形となる場合もある。
【００３７】
図２（ｂ）に示すように、本実施形態では、ＭＯＳＦＥＴ３０のチャネル領域４４は、ｐ形不純物（Ｂ）およびｎ形不純物（Ａｓ）を含んでいる。ｎ形不純物（Ａｓ）は、ＭＯＳＦＥＴ１０のチャネル領域４２およびＭＯＳＦＥＴ２０のチャネル領域４３と同時にイオン注入されたものであり、図２（ａ）中に示すＡｓとほぼ同じ濃度プロファイルを有する。また、図２（ｂ）に示すｐ形不純物（Ｂ）は、後述する図７（ｃ）のＭＯＳＦＥＴ５０−１のチャネル領域４４−１（ｐ形領域７０）に用いられるｐ形不純物である。
【００３８】
一方、ＭＯＳＦＥＴ１のチャネル領域４１およびＭＯＳＦＥＴ１０のチャネル領域４２に注入されたＢは、図２（ｂ）中に示したｐ形不純物（Ｂ）に、別の工程で追加してイオン注入されたものである。したがって、図２（ａ）に示すＢの濃度プロファイルは、図２（ｂ）に示すＢの濃度プロファイルと比べて、例えば、ピーク濃度を高く、ピーク位置を深く設けることができる。
【００３９】
図２（ｂ）に示すｐ形不純物およびｎ形不純物の濃度プロファイルを有するチャネル領域４４では、別工程で追加してＢをイオン注入する、または、Ａｓを注入しないことによって、Ｅタイプ、Ｉタイプ、Ｄタイプのｎチャネルトランジスタを作り分けることができる。
【００４０】
例えば、Ａｓを注入せず、Ｂの注入量を増やすと閾値電圧が上昇し、Ｅタイプのｎチャネルトランジスタとなり、例えば、Ａｓを注入しないと、Ｂの不純物濃度が半導体基板２の不純物濃度とほぼ同じ、若しくは、やや高い、Ｉタイプのｎチャネルトランジスタとなる。一方、Ｂのドーズ量を調整して、ＥタイプやＩタイプのｎチャネルトランジスタの閾値を調整することもできる。
【００４１】
図３は、本実施形態の変形例に係る不揮発性記憶装置が備えるＭＯＳＦＥＴ１０のチャネル領域４２の不純物プロファイルを示す模式図である。縦軸に不純物濃度をログスケールで示し、横軸に表面からの深さを示している。また、図３に示すｐ形不純物（Ｂ）は、図２（ｂ）と同様に後述する図７（ｃ）のＭＯＳＦＥＴ５０−１のチャネル領域４４−１（ｐ形領域７０）に用いられるｐ形不純物である。
【００４２】
図３に示す例では、ｎ形不純物（Ａｓ）の濃度プロファイルのピーク位置が、ｐ形不純物（Ｂ）の濃度プロファイルのピーク位置よりも深くなっている。Ｂのピーク濃度がＡｓのピーク濃度よりも高いことから、図２（ａ）に示す実施形態と同じように、ＭＯＳＦＥＴ１０は、チャネル領域４２がｐ形の導電性を有するＥタイプのｎチャネルトランジスタである。このような、濃度プロファイルは、Ａｓのイオン注入時の加速エネルギーを高めるか、または、Ｂのイオン注入時の加速エネルギーを低くすることによって実現することができる。
【００４３】
図３に示すＢおよびＡｓの濃度プロファイルでは、Ｂの濃度プロファイルのピーク位置よりも深いところでｎ形不純物（Ａｓ）がｐ形不純物（Ｂ）を補償する。したがって、Ｂの濃度プロファイルの深さ方向のテール部分がＡｓで補償され、さらに低濃度となる。結果として、ｐ形キャリアが表面側（ゲート絶縁膜１７側）に閉じこめられたテールのない分布となり、閾値電圧の制御性を向上させることができる。
【００４４】
図４〜６は、一実施形態に係る不揮発性記憶装置１００の製造工程を模式的に示す断面図である。
【００４５】
本実施形態に係る不揮発性記憶装置１００の製造方法は、１つの半導体基板２の表面に複数種類のＭＯＳＦＥＴを設ける製造方法であって、半導体基板２に設けられるＭＯＳＦＥＴ１０のチャネルとなる領域４２ａに、ｐ形不純物をイオン注入する工程と、半導体基板２に設けられるＭＯＳＦＥＴ２０のチャネルとなる領域４３ａと、ＭＯＳＦＥＴ１０のチャネルとなる領域４２ａとに、ｎ形不純物を同時にイオン注入する工程と、を備えている。
【００４６】
さらに、半導体基板２に設けられ、ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０よりも高耐圧のＭＯＳＦＥＴ３０のチャネルとなる領域４４ａに、ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０のチャネルとなる領域４３ａと同時に、ｎ形不純物をイオン注入する。
【００４７】
図４（ａ）は、半導体基板２にｐ形不純物であるＢをイオン注入する工程を示す断面図である。半導体基板２は、例えば、ｐ形不純物が低濃度にドープされたシリコン基板であり、半導体基板２の上部に、半導体基板２よりも不純物濃度が高いｐ形ウエル３が設けられている。
【００４８】
ＭＯＳＦＥＴ１のチャネルとなる領域４１ａ、およびＭＯＳＦＥＴ１０のチャネルとなる領域４２ａに対応する開口が設けられた注入マスク５１を用いて、ｐ形ウエル３の表面にｐ形不純物（Ｂ）がイオン注入される。注入エネルギーおよびＢのドーズ量は、ＭＯＳＦＥＴ１の閾値電圧が所定の値となる条件が用いられる。この時、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０のチャネルとなる領域４３ａ、４４ａは、マスク５１で覆われている。
【００４９】
次に、図４（ｂ）に示すように、ＭＯＳＦＥＴ１０のチャネルとなる領域４２ａ、およびＭＯＳＦＥＴ２０のチャネルとなる領域４３ａ、ＭＯＳＦＥＴ３０のチャネルとなる領域４４ａに対応する開口が設けられた注入マスク５２を用いて、ｐ形ウエル３および半導体基板２の表面にｎ形不純物（Ａｓ）をイオン注入する。この時、ＭＯＳＦＥＴ１０のチャネルとなる領域４１ａは、マスク５２で覆われている。
【００５０】
注入エネルギーおよびＡｓのドーズ量は、領域４２ａに先に注入されたＢをＡｓが補償してＭＯＳＦＥＴ１０の閾値電圧が所定に値となる条件が用いられる。さらに、Ａｓのドーズ量は、ＭＯＳＦＥＴ２０のチャネルとなる領域４３ａの表面付近にｎ形の不純物領域が形成されるドーズ量とする。
【００５１】
図２（ａ）に示したように、Ｂの濃度プロファイルのピーク位置とＡｓの濃度プロファイルのピーク位置とが一致するように、注入エネルギーを設定しても良い。また、図３に示すように、Ｂの濃度プロファイルのピーク位置よりもＡｓの濃度プロファイルのピーク位置が深くなるように、注入エネルギーを高く設定することもできる。
【００５２】
また、Ａｓに代えて、窒素（Ｎ）、リン（Ｐ）およびアンチモン（Ｓｂ）のうちのいずれかをイオン注入することもできる。本実施形態に係る不揮発性記憶装置１００では、ｐ形ウエルに設けられるＭＯＳＦＥＴ１およびＭＯＳＦＥＴ１０をＥタイプのｎチャネルトランジスタとするために、ｐ形不純物（Ｂ）のドーズ量は、ｎ形不純物のドーズ量よりも多くする。
【００５３】
ＭＯＳＦＥＴ３０がＥタイプの場合、領域４４ａの表面近傍がｐ形となり、所定の閾値電圧となるドーズ量のＢをイオン注入する。また、後述する、図７（ｃ）の不揮発性記憶装置４００を製造する場合は、図５（ａ）に示すように、ｐ形不純物（Ｂ）を半導体基板２の全表面にイオン注入する。このｐ形不純物（Ｂ）を注入したｐ形領域７０の不純物濃度が、半導体基板２のｐ形不純物濃度よりもやや濃くなる程度にドーズ量を調整する。
【００５４】
本実施形態に示すように、ＭＯＳＦＥＴ１０のチャネルとなる領域４２ａ、および、ＭＯＳＦＥＴ２０のチャネルとなる領域４３ａ、ＭＯＳＦＥＴ３０のチャネルとなる領域４４ａに、同時にｎ形不純物をイオン注入した後で、領域４４ａにドープされるｐ形不純物をイオン注入しても良いし、予め別の工程でイオン注入されたｐ形不純物を含む領域４４ａに、領域４２ａおよび領域４３ａと同時にｎ形不純物をイオン注入しても良い。
【００５５】
次に、図５（ｂ）に示すように、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０のゲート絶縁膜及びゲート電極を形成する。なお、ＭＯＳＦＥＴ３０のゲート絶縁膜３７となる絶縁膜３７ａは、ゲートドレイン間の耐圧を向上させるために、他の絶縁膜７ａ、１７ａおよび２７ａに比べて、厚く設けられる。  
ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０が設けられる領域に対応した開口を有する注入マスク５４及びゲート電極をマスクとして用い、ソース領域およびドレイン領域となる部分に、例えば、ｎ形不純物であるＡｓをイオン注入する。また、Ａｓに代えてＰを用いることもできる。この時、ｐ形のＭＯＳＦＥＴは、マスク５４で覆われている。
【００５６】
図５（ｂ）に示すように、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０が設けられる領域には、それぞれ、ゲート絶縁膜となる絶縁膜７ａ、１７ａ、２７ａおよび３７ａと、ゲート電極８、１８、２８および３８と、が設けられている。ここで、絶縁膜７ａ、１７ａ、２７ａおよび３７ａを熱酸化法で形成した場合、半導体基板２の表面位置が異なる場合がある。この場合、チャネル領域４４の表面部分が酸化膜となってしまう。そのため、半導体基板２の表面の位置を基準として、チャネル領域における深さ方向において、チャネル領域４４とチャネル領域４２および４３を比較するとＡｓプロファイルが異なってしまう。
【００５７】
そこで、絶縁膜７ａ、１７ａ、２７ａおよび３７ａを熱酸化法で形成した場合（チャネル領域４４とチャネル領域４２および４３で半導体基板２の表面位置が異なる場合）、チャネル領域４２および４３とチャネル領域４４のＡｓの濃度プロファイルが同じとは、それぞれのチャネル領域の上面がゲート絶縁膜となった場合を考慮して、深さ方向におけるＡｓの濃度プロファイルがほぼ同じであることを意味する。
【００５８】
ｎ形不純物Ａｓは、絶縁膜７ａ、１７ａ、２７ａおよび３７ａを通過して半導体基板２の表面に注入される。一方、ゲート電極８、１８、２８および３８が設けられている部分では、各ゲート電極が注入マスクとして機能し、ゲート電極８、１８、２８および３８の下には、チャネル領域４１〜４４が形成される。
【００５９】
続いて、半導体基板２を熱処理して、イオン注入したｎ形不純物およびｐ形不純物を、例えば、熱を加えることにより活性化させ、各ＭＯＳＦＥＴのソース領域、ドレイン領域およびチャネル領域を形成する。
【００６０】
図６（ａ）に示すように、ソース領域４とドレイン領域５との間に形成されたチャネル領域４１には、Ｂを含むｐ形領域６１がゲート絶縁膜７となる絶縁膜７ａの近傍に形成される。ソース領域１４とドレイン領域１５との間に形成されたチャネル領域４２には、ＢとＡｓを含むｐ形領域６２がゲート絶縁膜１７となる絶縁膜１７ａの近傍に形成される。一方、ソース領域２４とドレイン領域２５との間に形成されたチャネル領域４３には、Ａｓを含むｎ形領域６３がゲート絶縁膜２７となる絶縁膜２７ａの近傍に形成される。さらに、ソース領域３４とドレイン領域３５との間に形成されたチャネル領域４４には、例えば、Ａｓを含むｐ形領域６４がゲート絶縁膜３７となる絶縁膜３７ａの近傍に形成される。
【００６１】
次に、図６（ｂ）に示すように、各ソース領域およびドレイン領域に電気的に接続したソース電極およびドレイン電極が設けられ、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ３０が完成する。
【００６２】
上記の製造方法に従って製作される不揮発性記憶装置１００では、ＥタイプのｎチャネルトランジスタであるＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１よりも閾値電圧が低いＥタイプのｎチャネルトランジスタであるＭＯＳＦＥＴ１０とが、半導体基板２のｐ形ウエルに設けられている。さらに、ＤタイプのｎチャネルトランジスタであるＭＯＳＦＥＴ２０と、Ｅタイプのｎチャネルトランジスタである高耐圧のＭＯＳＦＥＴ３０とが、ｐ形半導体基板２に直接設けられている。
【００６３】
図７は、一実施形態の変形例に係る不揮発性記憶装置の構造を模式的に示す断面図である。本変形例に係る不揮発性記憶装置２００および３００では、半導体基板２の表面に設けられるＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０およびＭＯＳＦＥＴ２０の構成は、不揮発性記憶装置１００と同じである。一方、ＭＯＳＦＥＴ３０のチャネル領域４４の構成において、不揮発性記憶装置１００と相違する。
【００６４】
図７（ａ）に示す不揮発性記憶装置２００では、ＭＯＳＦＥＴ３０は、Ｅタイプのｎチャネルトランジスタであり、チャネル領域４４のゲート絶縁膜３７の近傍にｐ形領域６５が形成されている。ｐ形領域６５は、チャネル領域４４にｎ形不純物をイオン注入する工程を省くことによって設けることができる。また、イオン注入されるｐ形不純物のドーズ量を多くしても良い。
【００６５】
図７（ｂ）に示す不揮発性記憶装置３００では、ＭＯＳＦＥＴ３０は、Ｉタイプのｎチャネルトランジスタであり、チャネル領域４４のゲート絶縁膜３７の近傍は、低濃度のｐ形領域である。チャネル領域４４にイオン注入されるｐ形不純物のドーズ量を、ＭＯＳＦＥＴ３０が所定の閾値電圧となるように設定することにより形成することができる。
【００６６】
また、図７（ｃ）に示すように、ｐ形領域７０を半導体基板２の全表面に形成することも可能である。このｐ形領域の不純物濃度は薄く、半導体基板２の不純物濃度よりやや高い程度である。このｐ形領域７０をチャネル領域として使用することによりＩタイプのｎチャネルトランジスタであるＭＯＳＦＥＴ５０−１が形成される。
【００６７】
ＭＯＳＦＥＴ５０−１は、半導体基板２の表面に離間して設けられたｎ形の第３ソース領域であるソース領域３４−１、および、ｎ形の第３ドレイン領域であるドレイン領域３５−１を有している。ソース領域３４−１とドレイン領域３５−１との間の半導体基板２の表面には、第３ゲート絶縁膜であるゲート絶縁膜３７−１が設けられ、ゲート絶縁膜３７−１の上に第３ゲート電極であるゲート電極３８−１が設けられている。チャネル領域４４−１は、ｎ形不純物であるＡｓを含まず、半導体基板２の全表面に形成されたｐ形領域７０により形成されている。
【００６８】
一方、ＭＯＳＦＥＴ１、ＭＯＳＦＥＴ１０、ＭＯＳＦＥＴ２０、ＭＯＳＦＥＴ３０の表面にもｐ形領域７０が形成されることになるが、その不純物濃度は低く、例えば、ｎ形拡散層であるソース領域などに電気的な影響を殆ど与えない。
【００６９】
また、ＭＯＳＦＥＴ３０のチャネル領域４４の表面付近にｐ形領域７０が形成されることになる。この場合においても、図２（ｂ）や図３に示すように、チャネル領域４４に注入されるＡｓの量を調整することにより、ＭＯＳＦＥＴ３０をＤタイプトランジスタとすることができる。
【００７０】
本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００７１】
２ 半導体基板
３ ｐ形ウエル
４、１４、２４、３４、３４−１ ソース領域
５、１５、２５、３５、３５−１ ドレイン領域
７、１７、２７、３７、３７−１ ゲート絶縁膜
８、１８、２８、３８、３８−１ ゲート電極
４１、４２、４３、４４、４４−１ チャネル領域
６１、６２、６４、７０ ｐ形領域
６３、６５ ｎ形領域
１００、２００、３００、４００ 不揮発性記憶装置
１、１０、２０、３０、４０、４０、５０、５０−１ ＭＯＳＦＥＴ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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