(57)【要約】【課題】被試験デバイスに電圧を印加するときに、不要なタイムロスをなくし、電圧印加の順番を遵守させることを目的とする。【解決手段】ＤＵＴ１に電圧を印加する複数のＤＡＣ２と各ＤＡＣ２の駆動制御を行う駆動制御装置４とを備える半導体試験装置であって、駆動制御装置４は、各ＤＡＣ２について電圧印加を行うか否かを示すシーケンスデータをアドレス順に記憶するシーケンスメモリ１４と、駆動制御装置４の外部の設定装置３からトリガ信号を入力した後に設定時間ごとにシーケンスメモリ１４からシーケンスデータを読み出すアドレスを順番に発生させるアドレス発生部１５と、ＤＡＣ２ごとに設けられ、シーケンスメモリ１４から読み出されたシーケンスデータに基づいてＤＡＣ２に電圧印加を開始させるコントローラ１５と、を備えている。【選択図】  図１
2011133324.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに電圧を印加する複数の電圧印加装置と各電圧印加装置の駆動制御を行う駆動制御装置とを備える半導体試験装置であって、
前記駆動制御装置は、
各電圧印加装置について電圧印加を行うか否かを示すシーケンスデータをアドレス順に記憶するシーケンスメモリと、
前記駆動制御装置の外部の装置からトリガ信号を入力した後に設定時間ごとに前記シーケンスメモリから前記シーケンスデータを読み出すアドレスを先頭アドレスから順番に発生させるアドレス発生部と、
前記電圧印加装置ごとに設けられ、前記シーケンスメモリから読み出されたシーケンスデータに基づいて前記電圧印加装置に電圧印加を開始させるコントローラと、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記アドレス発生部は、
前記シーケンスデータに対応してアドレス順に前記設定時間を複数記憶し、少なくとも１つの設定時間を他の設定時間と異ならせて記憶するタイマデータメモリと、
このタイマデータメモリのアドレスを順番に発生する第１アドレスカウンタと、
前記タイマデータメモリがアドレス順に記憶する設定時間ごとに前記シーケンスメモリのアドレスを順番に発生する第２アドレスカウンタと、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記電圧印加装置が被試験デバイスに印加する電圧のデータを電圧データとして記憶する電圧データレジスタを電圧印加装置ごとに備え、
前記外部の装置は、全ての電圧データレジスタに対して同時に前記電圧データを記憶させる設定動作と全てのコントローラに対して前記電圧データレジスタに記憶された電圧データを前記電圧印加装置に同時に転送する転送動作とを１回のみ行うように制御し、
前記アドレス発生部は、前記設定時間ごとに前記シーケンスデータが示す電圧印加装置にのみ電圧を印加させる駆動動作を行わせるように制御すること
を特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
被試験デバイスに電圧を印加する複数の電圧印加装置と各電圧印加装置の駆動制御を行う駆動制御装置とを用いて前記被試験デバイスを試験する半導体試験方法であって、
前記駆動制御装置の外部の装置から出力される電圧データを電圧印加装置ごとに同時に記憶する設定動作と、
前記外部の装置から出力される転送トリガ信号に基づいて前記電圧印加装置に前記電圧データを転送する転送動作と、
前記駆動制御装置に備えられる電圧印加を行うか否かを示すシーケンスデータをアドレス順に記憶しているシーケンスメモリから前記シーケンスデータを順番に読み出して、読み出したシーケンスデータが示す電圧印加装置にのみ電圧印加を行わせる駆動動作と、
を有することを特徴とする半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに所定の電圧を印加して試験を行う半導体試験装置および半導体試験方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）に対して所定の電圧を印加して試験を行うためにＤＡＣ（デジタルアナログコンバータ）を備えた半導体試験装置が従来から用いられている。ＤＡＣを用いてＤＵＴの試験を行う半導体試験装置としては例えば特許文献１に開示されている技術がある。
【０００３】
図６は複数のＤＡＣを駆動制御装置に接続して試験を行う半導体試験装置を示している。この半導体試験装置はＮ（Ｎは自然数）個のＤＵＴ１０１−１〜１０１−Ｎ（総称してＤＵＴ１０１）とＮ個のＤＡＣ１０２−１〜１０２−Ｎ（総称してＤＡＣ１０２）と設定装置１０３と駆動制御装置１０４とを備えて概略構成している。ＤＵＴ１０１は電圧が印加される被試験デバイスである。ＤＡＣ１０２はＤＵＴ１０１ごとに設けられており、ＤＵＴ１０１に対してそれぞれ所定の電圧を印加する。設定装置１０３は駆動制御装置１０４に対して設定や制御を行うコンピュータである。
【０００４】
駆動制御装置１０４は入力部１１１とＮ個の電圧データレジスタ１１２−１〜１１２−Ｎ（総称して電圧データレジスタ１１２）とＮ個のコントローラ１１３−１〜１１３−Ｎ（総称してコントローラ１１３）とを備えており、各ＤＡＣ１０２の駆動制御を行っている。
【０００５】
入力部１１１は設定装置１０３からの信号を入力するインターフェイスである。設定装置１０３からは入力部１１１を介して電圧データおよびトリガ信号が入力され、電圧データは各電圧データレジスタ１１２に記憶される。電圧データはＤＡＣ１０２がＤＵＴ１０１に印加する電圧の値であり、ＤＡＣ１０２ごとにそれぞれ設定される。この設定は設定装置１０３が行う。コントローラ１１３は電圧データレジスタ１１２に記憶された電圧データを読み出してＤＡＣ１０２に対して転送を行う。また、ＤＡＣ１０２の駆動も行う。
【０００６】
ＤＵＴ１０１に対して電圧を印加するときには、設定動作と転送動作と駆動動作との３つの動作を行う。最初に、設定装置１０３が入力部１１１を介して駆動制御装置１０４に対して電圧データを出力して、各電圧データレジスタ１１２に電圧データが記憶される。これが設定動作になる。
【０００７】
次に、設定装置１０３は入力部１１１を介して各コントローラ１１３に対してトリガ信号（転送トリガ信号）を出力する。各コントローラ１１３は転送トリガ信号に基づいて電圧データレジスタ１１２から電圧データを読み出して、ＤＡＣ１０２に対して電圧データを転送する。これが転送動作になる。
【０００８】
最後に、設定装置１０３は入力部１１１を介して各コントローラ１１３に対して駆動トリガ信号を出力する。各コントローラ１１３は駆動トリガ信号に基づいてＤＡＣ１０２を駆動して電圧の印加動作を開始させる。ＤＡＣ１０２は電圧データをアナログの電圧に変換してＤＵＴ１０１に印加を開始する。これが駆動動作になる。
【０００９】
図７（ａ）は全てのＤＵＴ１０１（ＤＵＴ１０１−１〜ＤＵＴ１０１−３）に対して同時に電圧の印加を行うタイムチャートを示しており、同図（ｂ）は電圧の印加タイミングがＤＵＴ１０１によって異なる場合を示している。なお、図中において、ＤＡＣ（１）〜（３）はＤＡＣ１０２−１〜１０２−３に対応している。また、「設定」、「転送」、「駆動」はそれぞれ設定動作、転送動作、駆動動作を示している。
【００１０】
電圧の印加タイミングが同時の場合には、設定動作と転送動作と駆動動作とは各ＤＡＣ１０２について同時に行われる。一方、図７（ｂ）に示すように、ＤＡＣ（１）、ＤＡＣ（２）、ＤＡＣ（３）の順番で電圧の印加を行う場合には、設定動作と転送動作と駆動動作とは異なるタイミングで行われる。つまり、設定動作と転送動作と駆動動作との３つの動作を１つのセットとして、電圧印加のタイミング毎に行うようにしている。
【００１１】
転送動作および駆動動作はそれぞれ転送トリガ信号および駆動トリガ信号に基づいて行われる。転送トリガ信号および駆動トリガ信号は単なるトリガ信号であり、ハイレベルまたはローレベルの何れかを示す信号になる。このため、設定装置１０３から出力された各トリガ信号は各コントローラ１１３のうち任意のコントローラ１１３に対してのみ入力されるのではなく、全てのコントローラ１１３に対して一斉に入力される。
【００１２】
一方、設定動作のために出力される電圧データはトリガ信号ではなく、所定の情報量を有するデータになる。よって、各コントローラ１１３のうち任意のコントローラ１１３に対してのみ電圧データを設定することができる。このため、異なるタイミングで電圧印加を行う場合には、設定動作のタイミングを異ならせるようにしている。これに伴い、前記３つの動作を１つのセットとしてタイミング毎に繰り返すようにしている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−２１１６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述したように、ＤＡＣ１０２によって異なるタイミングで電圧印加を行う場合には、タイミング毎に設定動作と転送動作と駆動動作との３つの動作を繰り返して行う必要がある。このために、設定装置１０３が電圧印加の指令を出してから実際に電圧を印加するまでの間には前記３つの動作の手順が行われる。従って、各動作に要する時間のために実際に電圧印加が開始するまでにタイムロスが生じ、この時間がオーバヘッドになる。そして、タイミング毎に生じるタイムロスが蓄積されていくことで、オーバヘッドが大幅に長くなる。
【００１５】
そして、前記３つの動作のための電圧データと転送トリガ信号と駆動トリガ信号とは全て設定装置１０３から出力されている。設定装置１０３と駆動制御装置１０４とは異なる回路になっており、それぞれが独自のタイミング（基準クロック）で動作を行っている。そして、両装置の間はバスや信号ケーブル等の接続手段により接続されていることから、設定装置１０３と駆動制御装置１０４との間にタイミング的なずれを生じる。
【００１６】
前述したように、各動作が繰り返し行われる。そして、動作ごとに設定装置１０３から電圧データおよびトリガ信号が出力される。従って、電圧データおよびトリガ信号が頻繁に装置間を伝送されることから、タイミング誤差が累積する。特に、トリガ信号はタイミングを規定する重要な信号になるため、トリガ信号のタイミング誤差が大きくなると、試験性能に大きな影響を与える。それだけでなく、予定していた電圧の印加順番とは異なる順番で電圧の印加が行われることもあり、正確な試験を行うことができなくなる。
【００１７】
そこで、本発明は、被試験デバイスに電圧を印加するときに、不要なタイムロスをなくし、電圧印加の順番を遵守させることを目的とする。
【課題を解決するための手段】
【００１８】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに電圧を印加する複数の電圧印加装置と各電圧印加装置の駆動制御を行う駆動制御装置とを備える半導体試験装置であって、前記駆動制御装置は、各電圧印加装置について電圧印加を行うか否かを示すシーケンスデータをアドレス順に記憶するシーケンスメモリと、前記駆動制御装置の外部の装置からトリガ信号を入力した後に設定時間ごとに前記シーケンスメモリから前記シーケンスデータを読み出すアドレスを先頭アドレスから順番に発生させるアドレス発生部と、前記電圧印加装置ごとに設けられ、前記シーケンスメモリから読み出されたシーケンスデータに基づいて前記電圧印加装置に電圧印加を開始させるコントローラと、を備えたことを特徴とする。
【００１９】
この半導体試験装置によれば、シーケンスメモリにアドレス順に記憶されているシーケンスデータに基づいて電圧の印加を行っている。アドレス順に記憶されたシーケンスデータは電圧印加装置の動作のシーケンスを示しており、このシーケンスに基づいて各電圧印加装置を任意の順番で電圧印可の動作をさせることができる。これにより、動作回数を大幅に少なくすることができ、且つ電圧印加の順番を遵守させることができるようになる。
【００２０】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記アドレス発生部は、前記シーケンスデータに対応してアドレス順に前記設定時間を複数記憶し、少なくとも１つの設定時間を他の設定時間と異ならせて記憶するタイマデータメモリと、このタイマデータメモリのアドレスを順番に発生する第１アドレスカウンタと、前記タイマデータメモリがアドレス順に記憶する設定時間ごとに前記シーケンスメモリのアドレスを順番に発生する第２アドレスカウンタと、を備えていることを特徴とする。
【００２１】
この半導体試験装置によれば、シーケンスデータごとに読み出し時間を変化させることができるようになる。これにより、前述した効果に加えて、さらに各タイミングの間の時間調整も可能になり、電圧印加のタイミング設定の自由度が増す。
【００２２】
本発明の請求項３の半導体試験装置は、請求項１または２記載の半導体試験装置であって、前記電圧印加装置が被試験デバイスに印加する電圧のデータを電圧データとして記憶する電圧データレジスタを電圧印加装置ごとに備え、前記外部の装置は、全ての電圧データレジスタに対して同時に前記電圧データを記憶させる設定動作と全てのコントローラに対して前記電圧データレジスタに記憶された電圧データを前記電圧印加装置に同時に転送する転送動作とを１回のみ行うように制御し、前記アドレス発生部は、前記設定時間ごとに前記シーケンスデータが示す電圧印加装置にのみ電圧を印加させる駆動動作を行わせるように制御することを特徴とする。
【００２３】
この半導体試験装置によれば、設定動作と転送動作と駆動動作との３つの動作により電圧の印加を行うときに、設定動作と転送動作とは最初の１回のみが行われる。駆動動作については設定時間ごとに行われるものの、駆動制御装置内部で動作が完結することから、タイムロスが大幅に削減される。且つ、電圧印加の順番も正確に遵守させることができるようになる。
【００２４】
本発明の請求項４の半導体試験方法は、被試験デバイスに電圧を印加する複数の電圧印加装置と各電圧印加装置の駆動制御を行う駆動制御装置とを用いて前記被試験デバイスを試験する半導体試験方法であって、前記駆動制御装置の外部の装置から出力される電圧データを電圧印加装置ごとに同時に記憶する設定動作と、前記外部の装置から出力される転送トリガ信号に基づいて前記電圧印加装置に前記電圧データを転送する転送動作と、前記駆動制御装置に備えられる電圧印加を行うか否かを示すシーケンスデータをアドレス順に記憶しているシーケンスメモリから前記シーケンスデータを順番に読み出して、読み出したシーケンスデータが示す電圧印加装置にのみ電圧印加を行わせる駆動動作と、を有することを特徴とする。
【発明の効果】
【００２５】
本発明は、駆動制御装置内部に設けたシーケンスメモリに記憶されているシーケンスデータに基づいて電圧印加の制御を行っているため、不要なタイムロスを大幅になくすことができ、電圧印加のシーケンスを正確に遵守させることができるようになる。
【図面の簡単な説明】
【００２６】
【図１】実施形態の半導体試験装置の概略構成を示すブロック図である。
【図２】シーケンスメモリが記憶するシーケンスデータを説明する図である。
【図３】実施形態の動作の一例を示すタイムチャートである。
【図４】変形例の半導体試験装置の概略構成を示すブロック図である。
【図５】変形例の動作の一例を示すタイムチャートである。
【図６】従来の半導体試験装置の概略構成を示すブロック図である。
【図７】従来の動作の一例を示すタイムチャートである。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の半導体試験装置を示している。この半導体試験装置はＮ（Ｎは自然数）個のＤＵＴ１−１〜１−Ｎ（総称してＤＵＴ１）とＮ個のＤＡＣ２−１〜２−Ｎ（総称してＤＡＣ２）と設定装置３と駆動制御装置４とを備えて概略構成している。ＤＵＴ１は試験対象である被試験デバイスであり、電圧が印加される対象物になる。
【００２８】
ＤＡＣ２はデジタルアナログコンバータであり、デジタルデータである電圧データをアナログの電圧に変換してＤＵＴ１に印加する電圧印加装置として機能する。ＤＡＣ２−１〜２−ＮはそれぞれＤＵＴ１−１〜１−Ｎに対応している。Ｎ個のＤＵＴ１およびこれに対応するＮ個のＤＡＣ２はそれぞれ１ピン〜Ｎピンを構成している。
【００２９】
設定装置３は駆動制御装置４に対して種々の設定や制御を行っているコンピュータである。図示はしていないが、駆動制御装置４は半導体試験装置内に複数備えられており（例えば、複数枚のピンエレクトロニクスカードの一部を構成している）、各駆動制御装置４を設定装置３が統括的に制御している。このため、設定装置３と駆動制御装置４とは別個の異なる装置として構成される。
【００３０】
設定装置３と駆動制御装置４とを一体の装置としては構成しない。この場合には、著しく回路構成が複雑化・大型化し、複数の駆動制御装置４を統括制御することが難しくなる。従って、別個独立の装置として構成して、両装置をバスや信号ケーブル等の通信手段により接続している。そして、設定装置３はＤＵＴ１に対して印加する電圧のデータ（電圧データ）とトリガ信号とタイマデータとの設定を行っている。
【００３１】
駆動制御装置４はＮ個のＤＡＣ２を接続しており、各ＤＡＣ２の駆動制御を行っている。駆動制御装置４は入力部１１とＮ個の電圧データレジスタ１２−１〜１２−Ｎ（総称して電圧データレジスタ１２）とＮ個のコントローラ１３−１〜１３−Ｎ（総称してコントローラ１３）とシーケンスメモリ１４とアドレス発生部１５とを備えて概略構成している。入力部１１は外部装置である設定装置３から出力される電圧データおよびトリガ信号を入力するためのインターフェイスである。
【００３２】
Ｎ個の電圧データレジスタ１２は設定装置３から出力される電圧データを記憶する。各電圧データレジスタ１２はそれぞれ各ＤＡＣ２に対応しており、ＤＡＣ２ごとに電圧の値をデジタルデータで記憶している。各コントローラ１３はＤＡＣ２の制御を行うＤＡＣコントローラである。具体的な制御としては、ＤＡＣ２に対する電圧データの転送動作およびＤＡＣ２に電圧の印加を開始させる駆動動作になる。
【００３３】
シーケンスメモリ１４はＤＡＣ２の動作シーケンスを示すシーケンスデータを記憶している。シーケンスデータは駆動動作が行われるＤＡＣ２を特定するＮビットのデータになり、各ビットにより各ＤＡＣ２が電圧印加を行うか否かが表現されている。そして、シーケンスデータは先頭アドレスからアドレス順に記憶されている。これにより、ＤＡＣ２の電圧印加の動作順番（シーケンス）を規定している。
【００３４】
図２はシーケンスメモリ１４の一例を示しており、各アドレスに記憶されるシーケンスデータの最下位ビットがＤＡＣ２−１に対応しており、順に最上位ビットがＤＡＣ２−Ｎに対応している。ビットの値が「１」に対応するＤＡＣ２が駆動動作を行い、「０」に対応するＤＡＣ２が駆動動作を行わないことを表現している。このシーケンスデータを先頭アドレス（Ａｄｄｒｅｓｓ０）からアドレス順に記憶している。
【００３５】
アドレス発生部１５はタイマデータレジスタ２１とタイマ２２と比較部２３とアドレスカウンタ２４とを備えて概略構成しており、シーケンスメモリ１４から読み出すシーケンスデータのアドレスを発生している。
【００３６】
タイマデータレジスタ２１はタイマ２２が計測する時間をタイマデータとして記憶する。このタイマデータは設定装置３により予め設定された設定時間としてタイマデータレジスタ２１に記憶される。このタイマデータは変更されないため、常に一定の時間が計測される。タイマ２２は設定装置３から出力される後述する外部トリガ信号（駆動トリガ信号）に基づいて動作を開始する。
【００３７】
比較部２３はタイマデータレジスタ２１とタイマ２２とに接続されており、タイマ２２が計測する時間がタイマデータの時間に到達したときにアドレスカウント信号を出力する。アドレスカウント信号はアドレスカウンタ２４に出力されるとともにタイマ２２に対しても出力される。タイマ２２はアドレスカウント信号を入力したときに、自身の時間をゼロに戻す（リセットする）とともに、再び時間ゼロからカウントアップを開始する。
【００３８】
アドレスカウンタ２４はアドレスカウント信号を入力したときにシーケンスメモリ１４のアドレスの出力を行う。初期値としてシーケンスメモリ１４の先頭アドレスを保持しており、最初にアドレスカウント信号を入力したときに先頭アドレスを出力する。そして、アドレスを出力した後にアドレスのインクリメントを行う。これにより、先頭アドレスから順番にインクリメントされたアドレスが出力される。
【００３９】
以上が概略構成である。Ｎ個のＤＡＣ２はそれぞれ同じタイミングでＤＵＴ１に電圧を印加することもできるが、異なるタイミングで電圧の印加を行うこともできる。半導体試験装置においては、複数のＤＵＴ１に対して電圧を印加する順番に変化を持たせて試験を行う場合がある。このために、任意の順番（シーケンス）でＤＵＴ１に対して電圧を印加するようにしている。
【００４０】
電圧の印加を行うときには主に設定動作と転送動作と駆動動作との３つの動作を行う。設定動作は設定装置３から電圧データレジスタ１２に対して電圧データを設定する動作になる。設定装置３には各ＤＡＣ２が印加する電圧の値が設定されており、Ｎ個の電圧データが設定装置３から駆動制御装置４に向けて出力される。Ｎ個の電圧データは入力部１１を介して各電圧データレジスタ１２−１〜１２−Ｎに対して記憶される。以上が設定動作になる。
【００４１】
転送動作は電圧データレジスタ１２に記憶されている電圧データをＤＡＣ２に対して転送する動作になる。設定装置３から転送動作の開始のトリガとなる転送トリガ信号が入力部１１に入力され、入力部１１から各コントローラ１３に対して分配される。コントローラ１３は転送トリガ信号に基づいて電圧データレジスタ１２から電圧データを読み出して、ＤＡＣ２に対して電圧データを転送する。転送された電圧データはＤＡＣ２に保持される。以上が転送動作になる。
【００４２】
駆動動作はＤＡＣ２に転送されたデジタルデータである電圧データをアナログの電圧に変換してＤＵＴ１に印加する動作になる。この場合も、設定装置３から駆動動作の開始のトリガとなる駆動トリガ信号が入力部１１に入力され、入力部１１から各コントローラ１３に対して分配される。コントローラ１３は駆動トリガ信号に基づいてＤＡＣ２を駆動させる。そして、ＤＡＣ２は電圧をＤＵＴ１に印加する。以上が駆動動作になる。
【００４３】
転送トリガ信号および駆動トリガ信号は単なるトリガ信号であり、単にハイレベルかローレベルかの信号になっている。このため、各トリガ信号は全てのコントローラ１３に分配され、各コントローラ１３のうち特定のコントローラ１３にのみトリガ信号を入力されることはない。このため、転送動作および駆動動作は全てのコントローラ１３が一斉に行うようになる。
【００４４】
図３はＤＡＣ２−１〜２−３がそれぞれＤＵＴ１−１〜１−３に対する電圧印加を異なるタイミングで行っている場合を示している。なお、図中のＤＡＣ（１）〜（３）はそれぞれＤＡＣ２−１〜２−３に対応している。
【００４５】
最初に、設定動作を行う。設定装置３は入力部１１を介して全ての電圧データレジスタ１２に対して同時に電圧データを記憶させることにより行う。次に、転送動作が行われる。設定装置３は入力部１１を介して全てのコントローラ１３に対して転送トリガ信号を同時に入力させることにより行う。これにより、各コントローラ１３は各電圧データレジスタ１２から読み出した電圧データを一斉にＤＡＣ２に転送する。
【００４６】
次に、駆動動作を行う。設定装置３は駆動トリガ信号を駆動制御装置４に対して出力する。ただし、設定装置３からの駆動トリガ信号の出力は最初の１回のみが行われる。入力部１１を介して駆動トリガ信号はアドレス発生部１５に入力される。駆動制御装置４では設定装置３から入力した駆動トリガ信号を外部装置からの信号（外部トリガ信号）として取り扱う。
【００４７】
外部トリガ信号を入力したタイマ２２は時間計測（カウントアップ）を開始する。最初の状態ではタイマ２２はタイマデータレジスタ２１に記憶されているタイマデータ（時間Ｔ０）と同じ時間を保持している。よって、最初に外部トリガ信号を入力したときには、即時に比較部２３はアドレスカウント信号を出力する。そして、アドレスカウント信号に基づいてタイマ２２は保持している時間をゼロに戻し（リセット）、再び時間ゼロからカウントアップを開始する。
【００４８】
アドレスカウンタ２４はアドレスカウント信号に基づいてシーケンスメモリ１４のアドレスの出力を行う。アドレスカウンタ２４は最初に先頭アドレスを出力する。シーケンスメモリ１４は先頭アドレスに記憶されているシーケンスデータを読み出す。このシーケンスデータは図２に示すＡｄｄｒｅｓｓ０のデータになり、１ビット目のみが「１」になっており、それ以外は「０」になっている。つまり、ＤＡＣ（１）のみが駆動されることを示している。
【００４９】
なお、図３で示す１番目のシーケンスデータが「０ｘ１」になっているが、これは１０進数で「１」を示しており、つまりＡｄｄｒｅｓｓ０のデータを示している。また、２番目のシーケンスデータ「０ｘ２」、３番目のシーケンスデータ「０ｘ３」はそれぞれＡｄｄｒｅｓｓ１、２のデータを示している。
【００５０】
シーケンスメモリ１４は読み出したシーケンスデータに応じてコントローラ１３に対して駆動トリガ信号を出力する。この駆動トリガ信号は設定装置３ではなく駆動制御装置４の内部で発生されるトリガ信号になるため、前記の外部トリガ信号と区別して内部トリガ信号とする。
【００５１】
シーケンスデータに従って、内部トリガ信号はコントローラ１３−１に対してのみ出力される。これに基づいて、コントローラ１３−１のみが駆動動作を行う。つまり、ＤＡＣ２−１に保持されている電圧データを変換してＤＵＴ１−１に対して電圧の印加を行う。
【００５２】
タイマ２２は時間ゼロから時間Ｔ０までカウントアップを行っている。そして、時間Ｔ０に到達したときにアドレスカウンタ２４はインクリメントしたアドレスを出力する。よって、図２に示すＡｄｄｒｅｓｓ１のシーケンスデータが読み出される。このデータは２ビット目のみが「１」になっているため、ＤＡＣ（２）のみが駆動される。そして、内部トリガ信号がコントローラ１３−２に対してのみ出力されて、ＤＡＣ２−２のみが電圧の印加を行う。
【００５３】
以降、シーケンスメモリ１４のアドレス順に記憶されているシーケンスデータに基づいて異なるタイミングでＤＡＣ２に電圧の印加を行わせることができる。例えば、図２のＡｄｄｒｅｓｓ３のシーケンスデータは１ビット目および４ビット目が「１」になっている。この場合には、あるタイミングにおいて複数のＤＡＣ２（ＤＡＣ２−１および２−４）に対して同時に電圧印加を行わせることができる。
【００５４】
シーケンスデータはタイミング毎に各ＤＡＣ２のうち駆動するＤＡＣ２の情報を示している。このシーケンスデータをアドレス順に記憶させておくことで、各ＤＡＣ２が電圧印加を行う順番（シーケンス）を認識することができる。これにより、シーケンスメモリ１４に記憶されている情報に基づいて電圧の印加タイミングを自由に制御でき、設定装置３の制御は不要になる。
【００５５】
従って、任意のタイミングでＤＡＣ２が電圧印加を行うために、設定装置３からは電圧データと転送トリガ信号と駆動トリガ信号とは各１回のみが出力される。設定動作および転送動作は最初の１回のみが行われるため、従来のようにタイミング毎に設定動作と転送動作とを行う必要がなくなる。これにより、不要なタイムロスが大幅に削減される。
【００５６】
駆動動作については最初の１回のみが外部の設定装置３により制御されるが、２回目以降は駆動制御装置４の内部で発生させる内部トリガ信号（駆動トリガ信号）に基づいて駆動動作を行っている。このため、２回目以降については装置内部で処理が完結するため、外部からの信号により制御される場合と比べて、大幅に動作時間を短くできるようになる。
【００５７】
そして、各動作は最初の１回のみが外部装置から出力されるデータやトリガ信号によって制御がされている。このため、装置間の伝送によるタイミング誤差は最初の１回のみが生じるものの、それ以外は生じることがないため、誤差が生じることは殆どない。駆動動作については２、回目以降は駆動制御装置４で発生させる内部トリガ信号に基づいているため、外部装置の影響を受けることがない。
【００５８】
従って、電圧の印加タイミングに殆ど誤差がなくなるため、電圧の印加順番を正確に遵守させることができるようになり、且つ不要なタイムロスを削減していることから、電圧印加の指令を出してから電圧印加が開始されるまでの時間が短縮化される。
【００５９】
次に、変形例について説明する。図４において、前述した実施形態と異なるのは、アドレス発生部１５の構成である。このアドレス発生部１５は新たに第１アドレスカウンタ３１とタイマデータメモリ３２と第２アドレスカウンタ３３とを追加しており、タイマデータレジスタ２１とアドレスカウンタ２４とを備えていない。
【００６０】
第１アドレスカウンタ３１はタイマデータメモリ３２のアドレスを指定する。初期値としてタイマデータメモリ３２の先頭アドレスを有しており、最初のタイミングでは設定装置３から出力される駆動トリガ信号に基づいて、２回目以降は比較部２３から出力されるアドレスカウント信号に基づいてアドレスのインクリメントを行う。
【００６１】
タイマデータメモリ３２は電圧を印加する順番ごとに、次に電圧を印加するタイミングまでの時間をタイマデータとして記憶している。前述した実施形態ではタイマデータレジスタ２１に保持される時間Ｔ０は常に一定であったが、本変形例のタイマデータメモリ３２に記憶される各タイマデータはそれぞれが異なる時間を持つことができる。勿論、各アドレスのタイマデータのうち一部が同じものであってもよいが、本変形では少なくとも１つのタイマデータの時間を他のタイマデータの時間と異なるように設定する。これにより、少なくとも１つのタイミング間の時間を変化させることができるようになる。
【００６２】
第２アドレスカウンタ３３は前述したアドレスカウンタ２４と同じものであり、タイマ２２の計測する時間がタイマデータと一致したときにアドレスのインクリメントを行って、シーケンスメモリ１４のアドレスを出力する。
【００６３】
なお、比較部２３からのアドレスカウント信号は第２アドレスカウンタ３３だけではなく、タイマ２２および第１アドレスカウンタ３１に対しても出力される。タイマ２２はアドレスカウント信号に基づいてリセットを行い、再びカウントアップを開始する。また、第１アドレスカウンタ３１はアドレスカウント信号を入力したときに、タイマデータメモリ３２に出力するアドレスのインクリメントを行う。
【００６４】
図５は本変形例の動作のタイムチャートを示している。本変形例が前述した実施形態と異なるのは、アドレス順に出力されるシーケンスデータについて、各シーケンスデータを出力する時間を調整している点である。これにより、各ＤＡＣ２の電圧印加の順番を任意に制御するだけでなく、各タイミングの間の時間を自由に変更可能にすることができる。
【００６５】
図５において、最初のシーケンスデータが読み出されるまでの動作は実施形態と同じである（つまり、設定装置３から駆動トリガ信号を入力したときに即時に先頭アドレスのシーケンスデータが読み出される）。
【００６６】
このとき、第１アドレスカウンタ３１はアドレスのインクリメントを行って、タイマデータメモリ３２の２番目のアドレスのタイマデータを読み出す。このタイマデータをＴ１とする。比較部２３はタイマデータＴ１の時間経過後にアドレスカウント信号を第２アドレスカウンタ２４に出力する。そして、シーケンスメモリ１４から次のアドレスのシーケンスデータが読み出されて、ＤＡＣ２が駆動動作を行う。
【００６７】
従って、第１アドレスカウンタ３１がインクリメントをするごとにタイマデータメモリ３２から順次タイマデータが読み出される。第１アドレスカウンタ３１がインクリメントを行うのはアドレスカウント信号を入力したときであり、このときにはシーケンスメモリ１４からシーケンスデータが読み出されている。
【００６８】
よって、シーケンスデータを読み出すまでの時間をタイマデータメモリ３２の各タイマデータによって調整することが可能になる。図５の例では、タイマデータＴ１の次のタイマデータＴ２はＴ１よりも短く、その次のタイマデータＴ３はＴ１よりも長くなっている。このように、シーケンスデータの読み出しタイミング、つまりＤＡＣ２が電圧印加を行う間の時間についても自由に調整することができるようになる。
【符号の説明】
【００６９】
１    ＤＵＴ                ２    ＤＡＣ
３    設定装置            ４    駆動制御装置
１２    電圧データレジスタ        １３    コントローラ
１４    シーケンスメモリ        １５    アドレス発生部
２１    タイマデータレジスタ        ２２    タイマ
２４    アドレスカウンタ        ３１    第１アドレスカウンタ
３２    タイマデータメモリ        ３３    第２アドレスカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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