(57)【要約】【課題】  回路規模の縮小及び処理時間の短縮を達成可能な画像形成装置を提供する。【解決手段】    デジタル複合機は、制御システムの実行に使用される各種データを記憶するシステム領域４０２、及び、画像処理を行なうための画像データを記憶する画像処理領域４０４を含むメモリ４０と、装置の電源投入後に、画像処理領域４０４に記憶される画像データに対し、画像処理を行なうための画像処理部３００と、装置の電源投入時に、メモリ４０が正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、画像処理終了後に、画像処理領域４０４に記憶される画像データを自動的に消去するメモリ制御回路であるメモリコントローラ２００と、画像処理部３００及びメモリコントローラ２００の動作を制御するＣＰＵ１００と、を含むようにする。【選択図】  図１
2011005674.tif 000002
【特許請求の範囲】
【請求項１】
画像処理を行なうための画像データを記憶する画像処理領域を含むメモリと、
装置の電源投入後に、前記画像処理領域に記憶される画像データに対し、画像処理を行なうための画像処理部と、
装置の電源投入時に、前記メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、前記画像処理終了後に、前記画像処理領域に記憶される前記画像データを自動的に消去するメモリ制御回路と、
前記画像処理部及び前記メモリ制御回路の動作を制御する制御手段と、を含む画像形成装置。
【請求項２】
前記メモリ制御回路は、
ライトデータを生成するデータ生成手段と、
前記メモリに対し、前記ライトデータを書込む書込手段と、
前記メモリに書込まれた前記ライトデータをリードデータとして読出す読出手段と、
前記ライトデータと前記リードデータとを比較して、両者が一致するか否かを判定することで、メモリチェックを行なう比較手段と、を含み、
前記書込手段は、前記ライトデータを前記画像処理領域に上書きすることで、前記画像処理領域に記憶される前記画像データを消去する、請求項１に記載の画像形成装置。
【請求項３】
前記データ生成手段は、装置の電源投入時に、乱数データ、固定データ、及び、巡回データからなるグループからいずれかのパターンを選択し、選択した前記パターンに基づいて前記ライトデータを生成する、請求項２に記載の画像形成装置。
【請求項４】
前記データ生成手段は、装置の電源投入時に、８ビット幅を示すＢＹＴＥ、３２ビット幅を示すＷＯＲＤ、６４ビット幅を示すＤＯＵＢＬＥ  ＷＯＲＤ、及び、１２８ビット幅を示すＱＷＤからなるグループからいずれかのデータ幅を選択し、選択した前記データ幅に基づいて、前記ライトデータを生成する、請求項２又は請求項３に記載の画像形成装置。
【請求項５】
前記書込手段は、前記ライトデータを書込むアドレス範囲を選択し、前記メモリにおける、選択した前記アドレス範囲に対し、前記ライトデータを書込む、請求項２〜請求項４のいずれか１つに記載の画像形成装置。
【請求項６】
前記メモリ制御回路と接続され、前記メモリ制御回路の動作を制御する信号を受ける入力端子、をさらに含む、請求項１〜請求項５のいずれか１つに記載の画像形成装置。
【請求項７】
前記入力端子と接続される外部制御手段をさらに含み、
前記外部制御手段は、前記入力端子の動作を制御するとともに、前記メモリチェックの終了後、前記制御手段を起動する、請求項６に記載の画像形成装置。
【請求項８】
各部に対する電力の供給状態を通常モード又は省エネルギーモードに設定する電源制御手段と、
前記省エネルギーモードから前記通常モードへの復帰時に、前記メモリチェックを行なうように前記メモリ制御回路を制御する手段と、をさらに含む、請求項１〜請求項７のいずれか１つに記載の画像形成装置。
【請求項９】
所定の処理を行なうためのデータを記憶する処理領域を含むメモリを備える装置に設けられ、前記装置の電源投入時に、前記メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、前記所定の処理終了後に、前記処理領域に記憶される前記データを自動的に消去する、メモリ制御回路。
【請求項１０】
所定の処理を行なうためのデータを記憶する処理領域を含むメモリと、
前記メモリを備える装置の電源投入時に、前記メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、前記所定の処理終了後に、前記処理領域に記憶される前記データを自動的に消去するメモリ制御回路と、を含むメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、メモリ制御回路、及び、メモリ回路に関し、特に、回路規模の縮小及び処理時間の短縮を達成するための技術に関する。
【背景技術】
【０００２】
デジタル複合機は、制御システム及び画像処理等を実行するための各種データを記憶するＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）メモリ等のメモリを備える。このようなデジタル複合機では、電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを初期化処理として行なう。このようなメモリチェックがＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によってソフトウェア的に実施される場合、ＣＰＵの占有時間が長くなり、初期化に要する時間が長くなるおそれがある。さらに、回路基板に対するメモリの半田付け不良等による接触不良及びメモリモジュール自体の不良等の、ソフトウェア自体が起動できなくなる不良がある場合には、メモリチェックができず、不良基板の解析ができなくなるおそれがある。
【０００３】
このような問題を解決するために、後掲の特許文献１には、メモリチェックをＣＰＵによらずハードウェア的に行なう自己テスト回路について開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−５９２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示される技術では、電源の投入時のみに使用される自己テスト回路が設けられるので、回路規模が無駄に大きくなるおそれがある。また、メモリチェックに要する処理時間を短縮できるものの、画像処理等の他の処理の処理時間を短縮することはできない。
【０００６】
本発明の目的は、回路規模の縮小及び処理時間の短縮を達成可能な画像形成装置、メモリ制御回路、及び、メモリ回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の局面に係る画像形成装置は、画像処理を行なうための画像データを記憶する画像処理領域を含むメモリと、装置の電源投入後に、画像処理領域に記憶される画像データに対し、画像処理を行なうための画像処理部と、装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、画像処理終了後に、画像処理領域に記憶される画像データを自動的に消去するメモリ制御回路と、画像処理部及びメモリ制御回路の動作を制御する制御手段と、を含む。このように、画像形成装置は、メモリチェックと画像データの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及び画像データの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較して制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。
【０００８】
好ましくは、メモリ制御回路は、ライトデータを生成するデータ生成手段と、メモリに対し、ライトデータを書込む書込手段と、メモリに書込まれたライトデータをリードデータとして読出す読出手段と、ライトデータとリードデータとを比較して、両者が一致するか否かを判定することで、メモリチェックを行なう比較手段と、を含み、書込手段は、ライトデータを画像処理領域に上書きすることで、画像処理領域に記憶される画像データを消去する。このように、メモリ制御回路は、同一のデータ生成手段によって生成されたライトデータを使用して、メモリチェックと画像データの消去とを行なうので、より一層効率良く各処理を行なうことができる。
【０００９】
より好ましくは、データ生成手段は、装置の電源投入時に、乱数データ、固定データ、及び、巡回データからなるグループからいずれかのパターンを選択し、選択したパターンに基づいてライトデータを生成する。このように、データ生成手段は、メモリチェックに使用するライトデータのパターンを、例えば、所望されるメモリチェックのレベル等に応じて選択して生成できるので、メモリチェックをより一層効果的に行なうことができる。
【００１０】
さらに好ましくは、データ生成手段は、装置の電源投入時に、８ビット幅を示すＢＹＴＥ、３２ビット幅を示すＷＯＲＤ、６４ビット幅を示すＤＯＵＢＬＥ  ＷＯＲＤ、及び、１２８ビット幅を示すＱＷＤからなるグループからいずれかのデータ幅を選択し、選択したデータ幅に基づいて、ライトデータを生成する。このように、データ生成手段は、メモリチェックに使用するライトデータのデータ幅を、例えば、メモリチェックを行なうアドレス範囲等に応じて選択して生成できるので、メモリチェックをより一層効率良く行なうことができる。
【００１１】
さらに好ましくは、書込手段は、ライトデータを書込むアドレス範囲を選択し、メモリにおける、選択したアドレス範囲に対し、ライトデータを書込む。このように、書込み手段は、ライトデータを書き込むアドレス範囲を選択して書込むことができるので、所望のアドレス範囲に対し、メモリチェック等の処理を行なうことができる。したがって、より効率良くメモリチェック及びデータの消去を行なうことができる。
【００１２】
さらに好ましくは、画像形成装置は、メモリ制御回路と接続され、メモリ制御回路の動作を制御する信号を受ける入力端子、をさらに含む。このように、画像形成装置は、メモリ制御回路の動作制御をソフトウェア的に実行する制御手段と、ハードウェア的に実行する入力端子とを含むので、装置の状況に応じていずれかの方法を選択できる。したがって、より一層効率良くメモリチェックを行なうことができる。
【００１３】
さらに好ましくは、画像形成装置は、入力端子と接続される外部制御手段をさらに含み、外部制御手段は、入力端子の動作を制御するとともに、メモリチェックの終了後、制御手段を起動する。このように、制御手段の起動前に、外部制御手段の制御によってメモリチェックを実行し、メモリチェック終了後に、起動に時間を要する制御手段を起動するので、メモリチェックに要する時間をより一層短縮することができる。
【００１４】
さらに好ましくは、画像形成装置は、各部に対する電力の供給状態を通常モード又は省エネモードに設定する電源制御手段と、省エネモードから通常モードへの復帰時に、メモリチェックを行なうようにメモリ制御回路を制御する手段と、をさらに含む。これによって、省エネルギーモード（以下「省エネモード」と記す。）から通常モードへの復帰時においても、メモリチェックを実行できるようになるので、ユーザの利便性がさらに向上する。
【００１５】
本発明の第２の局面に係るメモリ制御回路は、所定の処理を行なうためのデータを記憶する処理領域を含むメモリを含む装置に設けられ、装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、所定の処理終了後に、処理領域に記憶されるデータを自動的に消去する。これによって、メモリチェックとデータの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及びデータの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してメモリ制御回路の動作制御を行なう制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。
【００１６】
本発明の第３の局面に係るメモリ回路は、所定の処理を行なうためのデータを記憶する処理領域を含むメモリと、メモリを備える装置の電源投入時に、メモリが正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、所定の処理終了後に、処理領域に記憶されるデータを自動的に消去するメモリ制御回路と、を含む。これによって、メモリチェックとデータの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及びデータの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してメモリ制御回路の動作制御を行なう制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。
【発明の効果】
【００１７】
本発明によれば、画像形成装置は、メモリチェックと画像データの消去とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、メモリチェック及び画像データの消去をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較して制御手段の占有時間を短縮でき、各処理に要する時間を短縮できる。
【図面の簡単な説明】
【００１８】
【図１】複合機コントロール基板の構成を示すブロック図である。
【図２】ＣＰＵによって実行される、全メモリチェック処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。
【図３】設定レジスタのレジスタマップを示す表である。
【図４】メモリコントローラの構成及びその動作の流れを示すブロック図である。
【図５】全メモリチェック処理時におけるメモリコントローラの動作の流れを示すタイミングチャートである。
【図６】プリント処理時におけるメモリコントローラの動作の流れを示すタイミングチャートである。
【図７】実施の形態の変形例に係る複合機コントロール基板の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下の説明及び図面においては、同一の部品には同一の参照符号及び名称を付してある。それらの機能も同様である。したがって、それらについての詳細な説明は繰返さない。なお、以下の説明では、各信号及び端子の状態について、アクティブの状態を「Ｈ（Ｈｉｇｈの頭文字）」で示し、非アクティブの状態を「Ｌ（Ｌｏｗの頭文字）」で示す。
【００２０】
本実施の形態に係るデジタル複合機は、後述する複合機コントロール基板、原稿画像を読取るスキャナ部、画像データに基づいて画像を形成するプリンタ部、及び、液晶ディスプレイとタッチパネルとを重ねて構成される操作パネル等を含む。デジタル複合機は、上述した各部を動作させることによって、ユーザの入力操作による操作パネルからの指示に応じて、原稿画像を読取り記録用紙に画像を印刷するプリント処理、及び、原稿画像を読取り外部装置に画像データを送信するファクシミリ処理等を行なう。
【００２１】
図１は、複合機コントロール基板１０の構成を示すブロック図である。図１を参照して、複合機コントロール基板１０は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）２０、ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）３０、メモリ４０、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）７０とのインターフェイスをとるＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）５０、及び、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）６０を搭載する。
【００２２】
ＡＳＩＣ２０は、デジタル複合機全体の動作を制御する制御システムを実行する。ＡＳＩＣ２０は、ＣＰＵ１００、メモリコントローラ２００、及び、複数の画像処理部３００を含む。以下の説明及び図面において、個々の画像処理部３００を区別する場合には、アルファベットを参照符号の末尾に付し、総称する場合は参照符号のみで表わす。また、図１には画像処理部３００を２つのみ図示するが、実際には多数存在する。
【００２３】
ＣＰＵ１００には、ＢＵＳライン（図示せず。）が接続されており、このＢＵＳラインには、ＲＯＭ３０、ＳＡＴＡ５０、メモリコントローラ２００、及び、画像処理部３００が電気的に接続される。ＣＰＵ１００は、操作パネル（図示せず。）等からの指示に応じて各種コンピュータプログラムを実行してデジタル複合機の各部の動作を制御することで、例えば、画像処理部３００に対する命令、メモリコントローラ２００へのアクセス、及び、ＨＤＤ７０からメモリ４０へのデータ転送等の所望の処理を実行する。上記の各種コンピュータプログラムは、予めＲＯＭ３０又はＨＤＤ７０に記憶されており、所望の処理の実行時において、当該ＲＯＭ３０又はＨＤＤ７０から読出されてメモリ４０に転送される。ＣＰＵ１００は、ＣＰＵ１００内のプログラムカウンタ（図示せず。）と呼ばれるレジスタに格納された値によって指定される、メモリ４０内のアドレスからプログラムの命令を読出し、解釈する。ＣＰＵ１００はまた、読出された命令によって指定されるアドレスから演算に必要なデータを読出し、そのデータに対し命令に対応する演算を実行する。実行の結果も、メモリ４０、ＨＤＤ７０及びＣＰＵ１００内のレジスタ等の、命令によって指定されるアドレスに格納される。
【００２４】
ＲＯＭ３０は、デジタル複合機の一般的な動作を実現するためのコンピュータプログラムとともに、後述する全メモリチェック処理を実現するためのコンピュータプログラムを記憶する。ＨＤＤ７０は、各種コンピュータプログラムとともに、画像データ等を含む各種データを記憶する。
【００２５】
メモリコントローラ２００は、メモリ４０に対してアクセスを行ない、メモリ４０に対するライトデータの書込み及びリードデータの読出し等を行なう回路である。メモリコントローラ２００は、ＣＰＵ１００及びメモリ４０と、ＢＵＳライン（図示せず。）を介して電気的に接続されるとともに、メモリチェックスタート端子及びチェックモード端子と電気的に接続される。メモリコントローラ２００は、デジタル複合機の電源投入時に、対象のメモリの全てのアドレス範囲に対してメモリチェックを自動的に行なう全メモリチェック機能を有する。メモリチェックの結果は、全メモリチェック完了信号等の信号によって、ＣＰＵ１００又はＳＯＣ６０に対して通知される。メモリコントローラ２００はさらに、画像処理部３００による画像処理終了後に、メモリ４０の画像処理領域４０４に記憶される画像データを自動的に消去する画像領域データ消去機能を有する。メモリコントローラ２００の詳細な構成については後述する。
【００２６】
画像処理部３００は、ＭＰＵ（図示せず。）を含む。画像処理部３００は、メモリ４０の画像処理領域４０４に記憶される画像データに対して、例えば、ＪＢＩＧ（Ｊｏｉｎｔ  Ｂｉ−ｌｅｖｅｌ  Ｉｍａｇｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）圧縮処理、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）圧縮処理、画像回転処理、及び、変倍処理等の所定の画像処理を施して、所定の階調の出力画像データを生成する。そして、生成した出力画像データを、出力画像データに基づく画像形成を行なうプリンタ部（図示せず。）に対して出力する。
【００２７】
メモリ４０は、ＤＤＲメモリ等からなるメモリである。メモリ４０は、制御システムの実行に使用される各種データを記憶するシステム領域４０２、及び、画像処理を行なうための画像データを記憶する画像処理領域４０４を提供する。メモリ４０は、デジタル複合機の電源投入時に行なわれる全メモリチェック処理の対象となるメモリである。
【００２８】
ＳＯＣ６０は、ＡＳＩＣ２０外部からメモリコントローラ２００の制御を行なう。ＳＯＣ６０は、メモリチェックスタート端子及びチェックモード端子を介してメモリコントローラ２００と電気的に接続される。ＳＯＣ６０は、デジタル複合機の電源投入時であって、ＣＰＵ１００が起動していない場合（例えば、ＣＰＵ１００が省エネモードで待機している場合等）には、図３を参照して後述するモード設定レジスタのビット［１：０］（レジスタのビット１からビット０までの範囲を示す。以下同じ。）に設定される値に従って、所望の値をチェックモード端子に入力するとともに、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、例えば、全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、電気的に接続されるＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動する。
【００２９】
〈ソフトウェア構成〉
（全メモリチェック処理）
図２は、ＣＰＵ１００によって実行される、全メモリチェック処理を実現するためのプログラムの制御構造をフローチャート形式で示す図である。上記したように、ＲＯＭ３０に記憶されるコンピュータプログラムは、全メモリチェック処理を実行するようにプログラミングされている。ＣＰＵ１００によって実行される、全メモリチェック処理を実現するためのプログラムは、デジタル複合機の電源が投入されることによって起動される。
【００３０】
図２を参照して、このプログラムは、全メモリチェック処理及び画像領域データ消去処理の実行トリガとなる自動チェック開始信号を「Ｈ」に設定するステップＳ１０１と、全メモリチェック完了信号が「Ｈ」に設定されるまで待機するステップＳ１０２と、ステップＳ１０２において、全メモリチェック完了信号が「Ｈ」に設定されたと判定された場合（ＹＥＳの場合）に実行され、入力されたメモリチェックＮＧ信号が「Ｈ」に設定されているか否かを判定するステップＳ１０３と、を含む。ステップＳ１０３において、メモリチェックＮＧ信号が「Ｈ」に設定されていないと判定された場合（ＮＯの場合）、すなわち、メモリエラーが発生していない場合には、本プログラムは終了する。
【００３１】
このプログラムはさらに、ステップＳ１０３において、メモリチェックＮＧ信号が「Ｈ」に設定されていると判定された場合（ＹＥＳの場合）、すなわち、メモリエラーが発生した場合に実行され、操作パネル（図示せず。）に対してメモリエラーが発生した旨のエラーメッセージを表示することで、エラー処理を実行するステップＳ１０４を含む。
【００３２】
ここで、メモリコントローラ２００内の後述するレジスタ部２０５（図４参照）に含まれる、設定レジスタについて説明する。図３は、設定レジスタのレジスタマップを示す表である。図３を参照して、設定レジスタは、自動チェック開始設定レジスタ、モード設定レジスタ、書込みパターン設定レジスタ、メモリ領域スタートアドレスレジスタ、メモリ領域エンドアドレスレジスタ、及び、データ幅設定レジスタ、を含む。
【００３３】
自動チェック開始設定レジスタのアドレスは「００００００００Ｈ」であり、そのビット［０］の値は自動チェック開始信号である。すなわち、このビットの値が「０」であれば自動チェック開始信号は「Ｌ」であり、「１」であれば自動チェック開始信号は「Ｈ」である。
【００３４】
モード設定レジスタはアドレス「０００００００４Ｈ」であり、メモリコントローラ２００の動作を設定する。モード設定レジスタのビット［１：０］の値が「００」であれば、ＣＰＵ１００又は画像処理部３００からの通常のメモリアクセスを制御する通常メモリアクセスモードであり、「０１」であれば、ＣＰＵ１００による制御システム起動前に全メモリチェック処理を行ない、制御システム起動後に画像領域データ消去処理を自動で行なうようにメモリコントローラ２００を制御する自動設定モードであり、「１０」であれば、メモリコントローラ２００の起動後に、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲のメモリチェックを実行するようにメモリコントローラ２００を制御するメモリチェックモードであり、「１１」であれば、メモリ４０の、メモリ領域スタートレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲にデータを書込むように、メモリコントローラ２００を制御するメモリ書込みモードである。
【００３５】
書込みパターン設定レジスタはアドレス「０００００００８Ｈ」であり、全メモリチェック処理時に、メモリ４０に書込むライトデータのパターンを規定する。パターン設定レジスタのビット［１：０］の値が「００」であれば、固定データをライトデータとして書込むことを指定する固定データ書込みモードであり、「０１」であれば、ランダムデータをライトデータとして書込むことを指定する乱数モードであり、「１０」であれば、巡回データをライトデータとして書込むことを指定する巡回データモードである。ここで、固定データとは、アドレス「０００６」に予め記憶されるデータである。ランダムデータとは、ランダムな数値からなるデータである。巡回データとは、１，２，３，４…等の、規則的に繰返される所定の数値からなるデータである。
【００３６】
メモリ領域スタートアドレスレジスタはアドレス「０００００００ＡＨ」であり、そのビット［３１：０］はデータの書込み又は読出しを開始するアドレスを指定する。メモリ領域エンドアドレスレジスタはアドレス「０００００００ＥＨ」であり、そのビット［３１：０］はデータの書込み又は読出しを終了するアドレスを指定する。メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって、メモリチェック及びデータ消去を行なうアドレス範囲が設定される。
【００３７】
データ幅設定レジスタはアドレス「００００００１２Ｈ」であり、全メモリチェック処理及び画像領域データ消去処理時等において生成されるライトデータのデータ幅を規定する。すなわち、データ幅設定レジスタのビット［１：０］の値が「００」であれば、３２ビット幅のライトデータの生成を指定するＷＯＲＤアクセスモードであり、「０１」であれば、８ビット幅のライトデータの生成を指定するＢＹＴＥアクセスモードであり、「１０」であれば、６４ビット幅のライトデータの生成を指定するＤＯＵＢＬＥ  ＷＯＲＤアクセスモードであり、「１１」であれば、１２８ビット幅のライトデータの生成を指定するＱＷＤアクセスモードである。
【００３８】
設定レジスタの値は、デジタル複合機の起動時等に予め設定される。また、ＳＯＣ６０によるメモリコントローラ２００の制御時には、モード設定レジスタのビット［１：０］に対応する値が、チェックモード端子に入力される。
【００３９】
図４は、メモリコントローラ２００の構成及びその動作の流れを示すブロック図である。図４を参照して、メモリコントローラ２００は、スタート信号生成部２０１、データ生成部２０２、メモリライト／リード部２０３、データ比較部２０４、及び、レジスタ部２０５を含む。
【００４０】
スタート信号生成部２０１は、通常は全メモリチェック処理の実行トリガとなる全メモリチェック開始信号を「Ｌ」レベルとしているが、自動チェック開始信号が「Ｈ」レベルに立ち上がったことに応答して、全メモリチェック開始信号を１クロックの間だけ「Ｈ」レベルに設定してデータ生成部２０２及びメモリライト／リード部２０３に対して出力する。スタート信号生成部２０１は、画像データ転送処理の実行トリガとなる画像処理開始信号を「Ｈ」又は「Ｌ」に設定してメモリライト／リード部２０３に対して出力する。スタート信号生成部２０１は、画像領域データ消去処理の実行トリガとなる画像領域データ消去開始信号を「Ｈ」又は「Ｌ」に設定してデータ生成部２０２及びメモリライト／リード部２０３に対して出力する。
【００４１】
データ生成部２０２は、全メモリチェック開始信号が１クロック間「Ｈ」に設定されたことに応答して、書込みパターン設定レジスタ及びデータ幅設定レジスタにてそれぞれ設定されるパターン及びデータ幅に従って、乱数データ、固定データ、及び、巡回データのうちのいずれかのパターンのデータであって、ＢＹＴＥ、ＷＯＲＤ、ＤＯＵＢＬＥＷＯＲＤ及びＱＵＡＤＷＯＲＤのうちのいずれかのデータ幅を有する全メモリチェック用データをライトデータとして生成する。生成された全メモリチェック用データは、メモリライト／リード部２０３に対して出力されるとともに、メモリライト／リード部２０３が指示するタイミングに従って、データ比較部２０４に対して出力される。
【００４２】
データ生成部２０２は、また、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、消去用データをライトデータとして生成する。消去用データとしては、例えば、白の画像を表す白データを使用できる。生成された消去用データは、メモリライト／リード部２０３に対して出力される。
【００４３】
メモリライト／リード部２０３は、メモリライトイネーブル信号及びメモリリードイネーブル信号を「Ｈ」又は「Ｌ」に設定してメモリ４０に対して出力する。メモリライト／リード部２０３は、メモリ４０にデータを書込む際には、メモリライトイネーブル信号を「Ｈ」に設定するとともに、ライトデータ及びメモリアドレスデータをメモリ４０に対して出力することで、メモリ４０の所定のアドレス範囲にライトデータを書込む。上記したメモリアドレスデータとは、メモリ４０におけるデータの書込み又は読出しを行なう領域のアドレスを指定するデータであって、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによって指定されるアドレス範囲に基づいて生成されるデータである。メモリライト／リード部２０３は、メモリ４０からデータを読出す際には、メモリリードイネーブル信号を「Ｈ」に設定するとともに、メモリアドレスデータをメモリ４０に対して出力することで、メモリ４０の所定のアドレス範囲に書込まれたライトデータを、リードデータとして読出す。
【００４４】
メモリライト／リード部２０３は、また、全メモリチェック完了信号、画像処理完了信号、及び、データ消去完了信号を「Ｈ」又は「Ｌ」に設定して、レジスタ部２０５に対して出力する。メモリライト／リード部２０３は、さらに、メモリ４０からリードデータを読出すタイミングの調整、及び、読出したリードデータを比較用データとしてデータ比較部２０４に与えるタイミングの調整等を行なう。
【００４５】
データ比較部２０４は、データ生成部２０２から入力される全メモリチェック用データと、メモリライト／リード部２０３から入力される比較用データであるリードデータとを比較して、両者が一致するか否かを判定するとともに、判定結果に基づいて、メモリチェックＮＧ信号をレジスタ部２０５に対して出力する。すなわち、データ比較部２０４は、全メモリチェック用データと対応するリードデータとが一致していれば何もせず、両者が一致していなければメモリチェックＮＧ信号を「Ｈ」に設定する。これによって、メモリ４０に異常がなければメモリチェックＮＧ信号は「Ｌ」のままとなり、メモリ４０に異常が発生していれば、メモリチェック信号は「Ｈ」となる。
【００４６】
レジスタ部２０５は、各種処理結果を格納する記憶領域を提供するとともに、上記した設定レジスタを含む。レジスタ部２０５は、入力されたメモリチェックＮＧ信号及びデータ消去完了信号を格納する。レジスタ部２０５は、メモリライト／リード部２０３から入力される全メモリチェック完了信号及びメモリチェックＮＧ信号、画像処理完了信号、並びに、データ消去完了信号を、ＣＰＵ１００に対して与える。
【００４７】
〈動作〉
本実施の形態に係るデジタル複合機は、全メモリチェック処理及びプリント処理時において、以下のように動作する。なお、以下に示す動作を除く動作は、従来の一般的なデジタル複合機の動作と同じである。
【００４８】
（全メモリチェック処理時の動作）
図５は、全メモリチェック処理時におけるメモリコントローラ２００の動作の流れを示すタイミングチャートである。図５を参照して、デジタル複合機の電源が投入されると、各信号は「Ｌ」に初期化される。
【００４９】
電源投入直後の時刻Ｔ０において、ＣＰＵ１００は、自動チェック開始設定レジスタのビット［０］に「１」を書込む。この設定に応答して、スタート信号生成部２０１は、時刻Ｔ１において、全メモリチェック開始信号を「Ｈ」に設定し、時刻Ｔ２において再び「Ｌ」に設定する。すなわち、全メモリチェック開始信号は１クロック間だけ「Ｈ」に設定される。
【００５０】
データ生成部２０２は、全メモリチェック開始信号が「Ｈ」に設定されたことに応答して、書込みパターン設定レジスタ及びデータ幅設定レジスタにてそれぞれ設定されるパターン及びデータ幅に従って、乱数データ、固定データ、及び、巡回データのうちのいずれかのパターンのデータであって、ＢＹＴＥ、ＷＯＲＤ、ＤＯＵＢＬＥＷＯＲＤ及びＱＵＡＤＷＯＲＤのうちのいずれかのデータ幅を有する全メモリチェック用データＤ０〜ＤＮ…（以下の説明では、図及び説明を明りょうにするためＮ＝４として説明することとし、全メモリチェック用データを「チェック用データＤ０〜Ｄ４」と記す。なお、一度に書込むデータ量に応じてＮの値が定まることはいうまでもない。）をライトデータとして生成する。生成されたチェック用データＤ０〜Ｄ４は、メモリライト／リード部２０３に対して出力される。
【００５１】
メモリライト／リード部２０３は、全メモリチェック開始信号が「Ｈ」に設定されたことに応答して、時刻Ｔ２から時刻Ｔ７までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に設定するとともに、チェック用データＤ０〜Ｄ４、及び、メモリアドレスデータＡ０〜Ａ４をメモリ４０に対して出力する。このとき、生成されるメモリアドレスの範囲は、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタとは無関係であり、メモリ４０の全アドレス範囲にチェック用データが書込まれる。
【００５２】
チェック用データＤ０〜Ｄ４の書込終了後、ライトイネーブル信号は「Ｌ」に立下がり、予め定める所定時間（本実施の形態では、時刻Ｔ７から時刻Ｔ８までの１クロックの間）が経過した後、時刻Ｔ８から時刻Ｔ１３までの５クロックの間、メモリライト／リード部２０３は、今度はメモリリードイネーブル信号を「Ｈ」に設定するとともに、上記と同様の全アドレス範囲を示すメモリアドレスデータＡ０〜Ａ４をメモリ４０に対して出力する。これによって、メモリ４０の全アドレス範囲に書込まれたチェック用データＤ０〜Ｄ４が、リードデータＤ０〜Ｄ４として読出される。読出されたリードデータＤ０〜Ｄ４はデータ比較部２０４に与えられる。
【００５３】
リードデータＤ０〜Ｄ４の読出しに同期して、データ生成部２０２は、チェック用データＤ０〜Ｄ４を比較用データとしてデータ比較部２０４に対して順次出力する。データ比較部２０４は、入力された、リードデータＤ０〜Ｄ４とチェック用データＤ０〜Ｄ４とを比較して、両者が一致するか否かを判定する。データ比較部２０４は、判定結果に基づいて、メモリチェックＮＧ信号をレジスタ部２０５に対して出力する。すなわち、データ比較部２０４は、リードデータ（例えばリードデータＤ２）と、対応する比較用データ（比較用データＤ２）とが一致していれば何もせず、両者が一致していなければメモリチェックＮＧ信号を「Ｈ」に設定する。これによって、メモリに異常がなければメモリチェックＮＧ信号は「Ｌ」のままとなり、メモリに異常が発生していれば、そのアドレス（例えばアドレスＡ２）での比較が行なわれるタイミング（例えば時刻Ｔ１０）でメモリチェックＮＧ信号が「Ｈ」となり、メモリエラーが発生したことが示される。レジスタ部２０５は、このメモリチェックＮＧ信号を格納し、ＣＰＵ１００に対して与える。
【００５４】
メモリの全アドレスに対するテストが完了すると（図５の例では時刻Ｔ１３において）、メモリライト／リード部２０３は、全メモリチェック完了信号を「Ｈ」に設定する。全メモリチェック完了信号も、ＣＰＵ１００に与えられる。
【００５５】
ＣＰＵ１００は、全メモリチェック完了信号が「Ｈ」に設定されるまで待機する（Ｓ１０２）。全メモリチェック信号が「Ｈ」であると判定すると（Ｓ１０２にてＹＥＳ）、メモリチェックＮＧ信号が「Ｈ」であるか否かを判定し（Ｓ１０３）、メモリチェックＮＧ信号が「Ｈ」に設定されていると判定する（Ｓ１０３にてＹＥＳ）と、操作パネルに対してメモリエラーが発生した旨のエラーメッセージを表示する等のエラー処理を実行して（Ｓ１０４）、初期化時の全メモリチェック処理を終了する。メモリチェックＮＧ信号が「Ｌ」に設定されていれば（Ｓ１０３にてＮＯ）何もせず、処理を終了する。
【００５６】
例えば、ユーザは、エラーメッセージが表示されている場合、そのメッセージを確認し、デジタル複合機の電源を切る。そして、メモリ４０の接続不良等の不良を取り除いた後、再度電源を投入する。電源の投入後、上記した全メモリチェック処理が再度行なわれる。
【００５７】
メモリエラーが発生せず、上記したＳ１０３でメモリチェックＮＧ信号が「Ｌ」に設定されていると判定されれば、ＣＰＵ１００はメモリの初期化が正常に完了したと判定し、制御システムを起動させる。
【００５８】
なお、デジタル複合機の電源投入後、ＳＯＣ６０を用いた外部指示によりメモリチェック処理を行なうことができる。すなわち、ＳＯＣ６０は、図１に示すチェックモード端子に、図３に示すモード設定レジスタのビット［１：０］で表される値のうち、所望の値（例えば「０１」）を入力するとともに、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、上記した全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、ＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動するとともに、入力されるメモリチェックＮＧ信号に基づいて、エラー処理を行なうか、又は、制御システムを起動させる。
【００５９】
（プリント処理後のメモリ消去時の動作）
図６は、プリント処理時におけるメモリコントローラ２００の動作の流れを示すタイミングチャートである。図６を参照して、制御システムの起動後、時刻Ｔ０にユーザによってプリントジョブ開始指示がなされたものとする。この前までは、自動チェック開始信号は「Ｈ」であるものとする。電源投入時に自動チェック開始信号が「Ｈ」であったため、初期化が行なわれ、その結果、全メモリチェック完了信号も「Ｈ」に設定されている。これ以外の各信号は時刻Ｔ０において「Ｌ」に設定されているものとする。
【００６０】
時刻Ｔ０において、プリントジョブ開始指示により画像処理部３００からのプリント処理信号が「Ｈ」となる。自動チェック開始信号が「Ｈ」、全メモリチェック完了信号も「Ｈ」の状態のときにプリント処理信号が「Ｈ」となったことに応答して、スタート信号生成部２０１は、時刻Ｔ０から時刻Ｔ１までの１クロック間、画像処理開始信号を「Ｈ」に設定する。
【００６１】
画像処理開始信号が「Ｌ」レベルに立下がると、メモリライト／リード部２０３は、時刻Ｔ１から時刻Ｔ６までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に設定するとともに、画像処理部３００から転送される画像データＤｎ〜Ｄｎ＋４、及び、メモリアドレスデータＡｎ〜Ａｎ＋４をメモリ４０に対して出力する。このとき、メモリ領域スタートアドレスレジスタ及びメモリ領域エンドアドレスレジスタによってメモリ４０の画像処理領域４０４内の所定のアドレス範囲が指定される。したがって、メモリ４０の画像処理領域４０４における所定のアドレス範囲に画像データＤｎ〜Ｄｎ＋４が順次書込まれる。
【００６２】
画像データＤｎ〜Ｄｎ＋４の書込終了後、メモリライトイネーブル信号が「Ｌ」に立ち下げられ、予め定める所定時間（本実施の形態では、時刻Ｔ６から時刻Ｔ８までの２クロックの間）、メモリ４０の画像処理領域４０４に書込まれた画像データＤｎ〜Ｄｎ＋４は保持される。このとき、画像処理部３００ａ，３００ｂは、画像データＤｎ〜Ｄｎ＋４に対して、例えば、ＪＢＩＧ圧縮処理、ＪＰＥＧ圧縮処理、画像回転処理、及び、変倍処理等の所定の画像処理を施して、所定の階調の出力画像データを生成する。そして、生成した出力画像データをプリンタ部に対して出力する。プリンタ部は、記録用紙上に出力画像データに基づく画像を形成する。
【００６３】
メモリライト／リード部２０３は、画像処理が終了すると、時刻Ｔ７から時刻Ｔ８までの１クロック間、画像処理完了信号を「Ｈ」に設定する。画像処理完了信号は、レジスタ部２０５に出力された後ＣＰＵ１００に与えられる。スタート信号生成部２０１は、全メモリチェック完了信号が「Ｈ」であり、かつ、自動チェック開始信号が「Ｈ」なので、時刻Ｔ７から時刻Ｔ８までの１クロック間、画像領域データを消去する処理のトリガとして画像領域データ消去開始信号を「Ｈ」とする。データ生成部２０２は、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、白データを消去用データとして生成し出力する処理を開始する。生成された消去用データは、メモリライト／リード部２０３に与えられる。
【００６４】
メモリライト／リード部２０３は、画像領域データ消去開始信号が「Ｈ」から「Ｌ」に立ち下がったことに応答して、時刻Ｔ８から時刻Ｔ１３までの５クロックの間、メモリライトイネーブル信号を「Ｈ」に立ち上げ、データ生成部２０２から与えられる消去用データ、及び、画像が書き込まれたアドレスであるメモリアドレスデータＡｎ〜Ａｎ＋４をメモリ４０に順次出力する。これによって、メモリ４０の画像処理領域４０４内の、画像データが時刻Ｔ１−Ｔ６までに書込まれたアドレス範囲に消去用データが上書きされる。すなわち、メモリ４０内の画像データＤｎ〜Ｄｎ＋４は消去される。時刻Ｔ１３においてメモリライトイネーブル信号は「Ｌ」に立ち下げられる。
【００６５】
１クロック後、時刻Ｔ１４において、メモリライト／リード部２０３は、データ消去完了信号を「Ｈ」に設定する。レジスタ部２０５は、このデータ消去処理完了信号を格納し、ＣＰＵ１００に対して与える。
【００６６】
〈作用・効果〉  
上記実施の形態によれば、デジタル複合機は、制御システムの実行に使用される各種データを記憶するシステム領域４０２、及び、画像処理を行なうための画像データを記憶する画像処理領域４０４を含むメモリ４０と、装置の電源投入後に、画像処理領域４０４に記憶される画像データに対し、画像処理を行なうための画像処理部３００と、装置の電源投入時に、メモリ４０が正常に動作するか否かを確認するメモリチェックを自動的に行なうとともに、画像処理終了後に、画像処理領域４０４に記憶される画像データを自動的に消去するメモリ制御回路であるメモリコントローラ２００と、画像処理部３００及びメモリコントローラ２００の動作を制御するＣＰＵ１００と、を含む。このように、デジタル複合機は、全メモリチェック処理と画像領域データ消去処理とを同一の回路を使用して行なうので、回路基板に搭載する回路規模を縮小することができる。したがって、装置の小型化を達成できる。また、全メモリチェック処理及び画像領域データ消去処理をハードウェア的に行なうので、ソフトウェア的に行なう場合と比較してＣＰＵ１００の占有時間を短縮でき、各処理に要する時間を短縮できる。本デジタル複合機によれば、メモリの初期化に要する時間を４０分から１分に短縮可能である。
【００６７】
また上記実施の形態によれば、メモリコントローラ２００は、ライトデータを生成するデータ生成部２０２と、メモリ４０に対しライトデータを書込むとともに、メモリ４０に書込まれたライトデータをリードデータとして読出すメモリライト／リード部２０３と、ライトデータとリードデータとを比較して、両者が一致するか否かを判定することで、メモリチェックを行なうデータ比較部２０４と、を含み、メモリライト／リード部２０３は、消去用データを画像処理領域４０４に上書きすることで、画像処理領域４０４に記憶される画像データを消去する。このように、メモリコントローラ２００は、同一のデータ生成部２０２によって生成されたライトデータを使用して、全メモリチェック処理及び画像領域データ消去処理を行なうので、より一層効率良く各処理を行なうことができる。
【００６８】
また上記実施の形態によれば、データ生成部２０２は、装置の電源投入時に、乱数データ、固定データ、及び、巡回データからなるグループからいずれかのパターンを選択し、選択したパターンに基づいて全メモリチェック用データをライトデータとして生成する。このように、データ生成部２０２は、全メモリチェック用データのパターンを、例えば、所望されるメモリチェックのレベル等に応じて選択して生成できるので、全メモリチェック処理をより一層効果的に行なうことができる。
【００６９】
また上記実施の形態によれば、データ生成部２０２は、装置の電源投入時に、８ビット幅を示すＢＹＴＥ、３２ビット幅を示すＷＯＲＤ、６４ビット幅を示すＤＯＵＢＬＥ  ＷＯＲＤ、及び、１２８ビット幅を示すＱＷＤからなるグループからいずれかのデータ幅を選択し、選択したデータ幅に基づいて、全メモリチェック用データをライトデータとして生成する。このように、データ生成部２０２は、全メモリチェック用データのデータ幅を、例えば、メモリチェックを行なうアドレス範囲等に応じて選択して生成できるので、メモリチェックをより一層効率良く行なうことができる。
【００７０】
また上記実施の形態によれば、メモリライト／リード部２０３は、ライトデータを書込むアドレス範囲を選択し、メモリ４０における、選択したアドレス範囲に対し、ライトデータを書込む。このように、メモリライト／リード部２０３は、ライトデータを書込むアドレス範囲を選択して書込むことができるので、所望のアドレス範囲に対し、メモリチェック等の処理を行なうことができる。したがって、より効率良く全メモリチェック処理及び画像領域データ消去処理を行なうことができる。
【００７１】
また上記実施の形態によれば、デジタル複合機は、メモリコントローラ２００と接続され、ＣＰＵ１００がメモリコントローラ２００の動作制御を行なわない場合に、メモリコントローラ２００の動作を制御する信号を受けてメモリコントローラ２００に与えるメモリチェックスタート端子をさらに含む。このように、デジタル複合機は、メモリコントローラ２００の動作制御をソフトウェア的に実行するＣＰＵ１００と、ハードウェア的に実行するメモリチェックスタート端子とを含むので、装置の状況に応じていずれかの方法を選択できる。したがって、より一層効率良くメモリチェックを行なうことができる。
【００７２】
また上記実施の形態によれば、デジタル複合機は、メモリチェックスタート端子と接続されるＳＯＣ６０をさらに含み、ＳＯＣ６０は、メモリチェックスタート端子の動作を制御するとともに、全メモリチェック処理の終了後、ＣＰＵ１００を起動する。このように、ＣＰＵ１００の起動前に、ＳＯＣ６０の制御によって全メモリチェック処理を実行し、全メモリチェック処理終了後に、起動に時間を要するＣＰＵ１００を起動するので、メモリの初期化に要する時間をより一層短縮することができる。
【００７３】
なお、上記実施の形態によれば、エラー処理として、操作パネルにエラーメッセージを表示する処理を行なったが、本発明はそのような実施の形態に限定されない。例えば、警告音を発生する処理等を行なってもよい。
【００７４】
また、上記実施の形態によれば、チェックモード端子はＳＯＣ６０に対して電気的に接続される構成であったが、本発明はそのような実施の形態に限定されない。例えば、別のコントロール回路又はＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）スイッチ（以上いずれも図示せず。）に対して接続され、それらから値が入力される構成であってもよい。
【００７５】
［変形例］
図７は、上記実施の形態の変形例に係る複合機コントロール基板１０の構成を示すブロック図である。図７を参照して、本変形例に係るデジタル複合機は、ＳＯＣ６０及びチェックモード端子に接続される電源コントローラ５００が設けられる点を除いて、上記実施の形態に係るデジタル複合機と同一の構成である。
【００７６】
電源コントローラ５００は、デジタル複合機の各部に対する電力の供給を制御する。例えば、電源コントローラ５００は、所定期間デジタル複合機が使用されない場合等に、電力の供給状態を通常モードから省エネモードに移行する。この省エネモード時において、電源コントローラ５００は、デジタル複合機の各部に対する電力の供給を遮断し、省エネモードから通常モードへの復帰動作に関わる特定の電子回路のみに電力を供給する。上記特定の電子回路としては、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）とインターフェイスをとり、外部装置から送信される印字用画像データを受付けるＮＩＣ（Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｃａｒｄ、図示せず。）、ユーザの手動操作による上記復帰動作を指示する命令を受付けるための復帰スイッチの検知回路（図示せず。）、及び、複合機コントロール基板１０等がある。省エネモード時において、ＮＩＣが印字用画像データを受付けた場合、又は、復帰スイッチが上記命令を受付けた場合には、電源コントローラ５００は、デジタル複合機の各部（例えば、プリンタ部）に対する電力の供給を復帰させる。
【００７７】
電源コントローラ５００は、上記復帰動作時において、チェックモード端子に、図３に示すモード設定レジスタのビット［１：０］で表される値のうち、所望の値（例えば「０１」）を入力するとともに、ＳＯＣ６０に対して復帰信号を入力する。復帰信号の入力に応答して、ＳＯＣ６０は、メモリチェックスタート端子を「Ｈ」に設定する。これを受けて、メモリコントローラ２００は、チェックモード端子から入力される値に従って、例えば、全メモリチェック処理を実行するとともに、全メモリチェック処理完了後に、「Ｈ」に設定した全メモリチェック完了信号をＳＯＣ６０に対して出力する。「Ｈ」に設定された全メモリチェック完了信号が入力されると、ＳＯＣ６０は、ＣＰＵ１００に対してリセット信号を出力する。リセット信号が入力されると、ＣＰＵ１００は、リセットされて起動するとともに、入力されるメモリチェックＮＧ信号に基づいて、エラー処理を行なうか、又は、制御システムを起動させる。
【００７８】
〈作用・効果〉  
上記変形例によれば、デジタル複合機は、各部に対する電力の供給状態を通常モード又は省エネモードに設定するとともに、省エネモードから通常モードへの復帰時に、メモリチェック等の処理を行なうようにＳＯＣ６０及びメモリコントローラ２００を制御する電源コントローラ５００をさらに含む。これによって、省エネモードから通常モードへの復帰時においても、モード設定レジスタの設定に従った処理（例えば、全メモリチェック処理）を実行できるようになるので、ユーザの利便性がさらに向上する。
【００７９】
今回開示された実施の形態は単に例示であって、この発明が上記した実施の形態のみに制限されるわけではない。この発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内での全ての変更を含む。
【符号の説明】
【００８０】
１０  複合機コントロール基板
２０  ＡＳＩＣ
３０  ＲＯＭ
４０  メモリ
５０  ＳＡＴＡ
６０  ＳＯＣ
７０  ＨＤＤ
１００  ＣＰＵ
２００  メモリコントローラ
２０１  スタート信号生成部
２０２  データ生成部
２０３  メモリライト／リード部
２０４  データ比較部
２０５  レジスタ部
３００  画像処理部
４０２  システム領域
４０４  画像処理領域
５００  電源コントローラ
【図１】
2011005674.tif 000003
【図２】
2011005674.tif 000004
【図３】
2011005674.tif 000005
【図４】
2011005674.tif 000006
【図５】
2011005674.tif 000007
【図６】
2011005674.tif 000008
【図７】
2011005674.tif 000009