(57)【要約】      （修正有）【課題】マルチステートバッファー手段の提供。【解決手段】電源線Ｖ０から電源線Ｖ９までで、電位の高さで隣同士となる各２電源線間に１つずつ設けられ、その入力端子９個を１つにまとめて入力端子Ｉｎとした９個の２値ＮＯＴ手段から成る入力電位判別手段と出力端子Ｏｕｔ１と電源線Ｖ０〜電源線Ｖ９それぞれの間に１つずつ設けられ、前記入力電位判別手段の９つの出力信号に基づき、そのいずれか１つがプルアップ又はプルダウン動作する１０個のプル手段から成るプル手段群を持つ多値バッファー手段と、出力端子Ｏｕｔ１と出力端子Ｏｕｔ２の間に接続され、外部から与えられる出力制御信号に基づいて両出力端子Ｏｕｔ１、Ｏｕｔ２間を双方向にオンオフする多値トランスファーゲート手段を有する。【選択図】図１７
2011204349.tif 000002
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わし、第１の所定の自然数をＦで表わしたときに、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行き、『第１数値から第Ｎ数値まで番号順に数値が上がって行く又は下がって行くＮ個の数値と互いに番号順に１対１ずつ対応すると定義されたＮ個の電位』を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「Ｎ進法、Ｆ桁表示の数値と対応づけられ、桁ごとに分割されたＦ個の入力信号」と、
「前記Ｎ個の電位それぞれを基準にしたプラス側しきい値電位またはマイナス側しきい値電位に基づいて『前記Ｆ個の入力信号の各電位に対応する各数値』が前記第１数値から前記第Ｎ数値までの数値に『該当する』かどうかをその数値ごとにその桁ごとに識別し、その識別結果を識別出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１数値識別手段〜第Ｎ数値識別手段」と、
「その数値識別手段ごとにその識別出力信号を共通の基準電位を基準にした信号に変換し、その変換結果を変換出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１信号変換手段〜第Ｎ信号変換手段」と、
「『その桁ごとにＮ個の前記変換出力信号のうち１つを取り出して組み合わせたＦ個の前記変換出力信号の組合せ』を互いに異なる組合せにして（ＮのＦ乗）組つくり、その組ごとにそのＦ個の変換出力信号すべてが『該当する』と示しているかどうかを前記基準電位を基準にして判断し、その判断結果を判断出力信号にして１つずつ出力する第１該当判断手段〜第（ＮのＦ乗）該当判断手段」を有することを特徴とする多値デコーディング手段。
【請求項２】
前記第１数値〜前記第Ｎ数値が順々に数値０〜数値（Ｎ−１）であることを特徴とする請求項１記載の多値デコーディング手段。
【請求項３】
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段それぞれがＦ入力２値のＡＮＤ回路またはＮＡＮＤ回路であることを特徴とする請求項１又は２記載の多値デコーディング手段。
【請求項４】
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段が全部無く、これらのうち所定数しか無いことを特徴とする請求項１、２又は３記載の多値デコーディング手段。
【請求項５】
第２の所定の自然数をＧで表わしたときに、
請求項１、２、３又は４記載の多値デコーディング手段を多値アドレス・デコーダとして使用し、
前記Ｎ進法、Ｆ桁表示の数値をアドレスとして扱い、
全前記判断出力信号を同数の選択信号として伝送する同数の選択信号伝送手段を設け、
「データ信号を伝送するデータ信号伝送手段」と「そのすべての一端が前記データ信号伝送手段に接続され、各前記選択信号によって１つずつオン駆動される、それら選択信号と同数の選択スイッチング手段」の組合せをＧ組設け、
各前記選択スイッチング手段の他端に「その記憶内容を前記第１電位〜前記第Ｎ電位の１電位に対応させて記憶し、『そこから読出し信号を出力する出力手段』を持つ多値記憶手段」を１つずつその出力手段のところで接続したことを特徴とする多値記憶回路。
【請求項６】
そのＦをＦｘで表わした請求項１、２、３又は４記載の多値デコーディング手段を第１多値アドレス・デコーダとして使用し、
そのＦをＦｙで表わした請求項１、２、３又は４記載の多値デコーディング手段を第２多値アドレス・デコーダとして使用し、
前者の前記Ｎ進法、Ｆｘ桁表示の数値をアドレスとして扱い、
後者の前記Ｎ進法、Ｆｙ桁表示の数値をアドレスとして扱い、
前者のすべての前記判断出力信号を同数の第１選択信号として伝送する同数の第１選択信号伝送手段を設け、
後者のすべての前記判断出力信号を同数の第２選択信号として伝送する同数の第２選択信号伝送手段を設け、
「データ信号を伝送するデータ信号伝送手段」に「そのすべての一端が接続され、前記第１選択信号１つずつと前記第２選択信号１つずつの組合せによって１つずつオン駆動される、両前記選択信号の総数同士の積と同数の選択スイッチング手段」を設け、
各前記選択スイッチング手段の他端に「その記憶内容を前記第１電位〜前記第Ｎ電位の１電位に対応させて記憶し、『そこから読出し信号を出力する出力手段』を持つ多値記憶手段」を１つずつその出力手段のところで接続したことを特徴とする多値記憶回路。
【請求項７】
そのＦをＦｘで表わした請求項１、２、３又は４記載の多値デコーディング手段を第１多値アドレス・デコーダとして使用し、
そのＦをＦｙで表わした請求項１、２、３又は４記載の多値デコーディング手段を第２多値アドレス・デコーダとして使用し、
前者の前記Ｎ進法、Ｆｘ桁表示の数値をアドレスとして扱い、
後者の前記Ｎ進法、Ｆｙ桁表示の数値をアドレスとして扱い、
前者のすべての前記判断出力信号を同数の第１選択信号として伝送する同数の第１選択信号伝送手段を設け、
後者のすべての前記判断出力信号を同数の第２選択信号として伝送する同数の第２選択信号伝送手段を設け、
「各前記第１選択信号によって１つずつオン駆動される、それら第１選択信号と同数の第１選択スイッチング手段」の組合せをそれら第２選択信号と同数設け、
すべての前記第１選択スイッチング手段の一端を「データ信号を伝送するデータ信号伝送手段」に接続し、
その組合せごとに「違う前記第２選択信号」を選び、その組の各前記第１選択スイッチング手段の他端に「その選んだ第２選択信号によって同時にオン駆動される、それら第１選択信号と同数の第２選択スイッチング手段」を１つずつその第２選択スイッチング手段の一端のところで接続し、
各前記第２選択スイッチング手段の他端に「その記憶内容を前記第１電位〜前記第Ｎ電位の１電位に対応させて記憶し、『そこから読出し信号を出力する出力手段』を持つ多値記憶手段」を１つずつその出力手段の所で接続したことを特徴とする多値記憶回路。
【請求項８】
請求項５記載の多値記憶回路において、
「Ｆ個の前記入力信号と１対１ずつ対応するＦ個の多値同期式ラッチ手段」が有って、各前記入力信号を「対応する前記多値同期式ラッチ手段」を介して前記多値デコーディング手段に入力させ、
１つの入力情報又は「複数の入力情報を組み合わせた組合せ入力情報」が示す入力内容を前記Ｎ進法、Ｆ桁表示の数値と対応させ、
その入力内容ごとに「対応する前記Ｎ進法、Ｆ桁表示の数値が示すアドレス」が指定する前記多値記憶手段Ｇ個に「その入力内容に対応する、１つの出力情報又は『複数の出力情報を組み合わせた組合せ出力情報』の出力内容」を記憶させておくことを特徴する多値情報処理手段。
【請求項９】
第２の所定の自然数をＧで表わしたときに、
各前記入力信号とＦｘとＦｙが同しＧ個の請求項６又は７記載の多値記憶回路を使い、
「（Ｆｘ＋Ｆｙ）個の前記入力信号と１対１ずつ対応する（Ｆｘ＋Ｆｙ）個の多値同期式ラッチ手段」が有って、
各前記入力信号を「対応する前記多値同期式ラッチ手段」を介してその入力信号の前記多値デコーディング手段に入力させ、
１つの入力情報又は「複数の入力情報を組み合わせた組合せ入力情報」が示す入力内容を前記Ｎ進法、（Ｆｘ＋Ｆｙ）桁表示の数値と対応させ、
その入力内容ごとに「対応する前記Ｎ進法、（Ｆｘ＋Ｆｙ）桁表示の数値が示すアドレス」が指定する前記多値記憶手段Ｇ個に「その入力内容に対応する、１つの出力情報又は『複数の出力情報を組み合わせた組合せ出力情報』の出力内容」を記憶させておくことを特徴する多値情報処理手段。
【請求項１０】
３又は３以上の所定の複数をＮで表わしたときに、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「番号で隣同士となる２つの前記電位供給手段の間それぞれに１つずつ設けられ、そこから入力信号を入力する各入口手段を１つにまとめて共通入口手段とした（Ｎ−１）個の２値ＮＯＴ手段から成る入力電位判別手段」と、
「『そこからバッファ出力信号を出力する第１出口手段』と『前記第１電位供給手段〜前記第Ｎ電位供給手段』それぞれの間に１つずつ設けられ、前記入力電位判別手段の出力信号に基づき、そのいずれか１つがプル・アップ又はプル・ダウン動作するＮ個のプル手段から成るプル手段群」と、
「前記第１出口手段と『そこから３ステート出力信号を出力する第２出口手段』の間に接続され、出力制御信号に基づき両前記出口手段の間を双方向にオン、オフする多値トランスファ・ゲート手段」を有することを特徴とする多値３ステート・バッファ手段。
【請求項１１】
複数の請求項１０記載の多値３ステート・バッファ手段すべての第２出口手段を接続したことを特徴とする多値マルチプレクサ手段。
【請求項１２】
請求項１、２、３又は４記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記多値３ステート・バッファ手段の出力制御信号として扱うことを特徴とする請求項１１記載の多値マルチプレクサ手段。
【請求項１３】
複数の請求項１０記載の多値３ステート・バッファ手段すべての共通入口手段を接続したことを特徴とする多値デマルチプレクサ手段。
【請求項１４】
請求項１、２、３又は４記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記多値３ステート・バッファ手段の出力制御信号として扱うことを特徴とする請求項１３記載の多値デマルチプレクサ手段。
【発明の詳細な説明】
【技術分野】
【０００１】
第１発明は、「Ｎ進法、Ｆ桁表示の数値を桁ごとに分けて対応させたＦ個の入力信号がデコード後の数値｛例：０〜（ＮのＦ乗−１）等。｝に該当するかどうかをその数値ごとに判断する３値または３値以上の多値デコーディング手段」に関する。
このため、本多値デコーディング手段は例えば多値デコーダ、多値アドレス・デコーダ、多値命令解読器、多値コード変換器もしくは「多値マルチプレクサ、多値デマルチプレクサ又は多値メモリー手段」の選択制御手段（例：メモリー・チップ・セレクト・コントロール）等として使用できる。
尚、Ｎ≧３、Ｆ≧１である。また、上記数値をアルファベット等の各符号等で置き換え、上記数値と実質的に同様に扱うことはもちろん可能である。
【０００２】
第２発明（請求項５）は、第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたワード選択方式の多値記憶回路に関する。但し、１ワードが多値メモリー・セル１個から成る第２発明の場合も有る。
第３発明（請求項６）と第４発明（請求項７）はそれぞれ、第１発明の多値デコーディング手段２つを２つの多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたＸＹ選択方式の多値記憶回路に関する。
なお、ＸＹ選択方式でも複数個の多値記憶回路を組み合わせれば複数桁の記憶ができる。第２〜第４の各発明では各多値メモリー・セル内の多値記憶手段にはＲＯＭ型（固定記憶型）、半固定記憶型、各種ＰＲＯＭ型、フラッシュ・メモリー型、ＲＡＭ型（リード・ライト型）等が有る。
【０００３】
第５発明（請求項８）は、第２発明の多値記憶回路の入力側に多値同期式ラッチ手段を接続し、１つの入力情報（又は入力データ）又は「複数の入力情報を組み合わせた組合せ入力情報（又は組合せ入力データ）」が示す入力内容（又は入力値）をアドレスと対応させ、「その入力内容ごとに対応し、記憶する、１つの出力情報（又は出力データ）又は『複数の出力情報を組み合わせた組合せ出力情報（又は組合せ出力データ）』の出力内容（又は出力値）」を出力（＝読み出し）する多値情報処理手段に関する。
第６発明（請求項９）は、第３または第４発明の多値記憶回路の入力側に多値同期式ラッチ手段を接続し、１つの入力情報（又は入力データ）又は「複数の入力情報を組み合わせた組合せ入力情報（又は組合せ入力データ）」が示す入力内容（又は入力値）をアドレスと対応させ、「その入力内容ごとに対応し、記憶する、１つの出力情報（又は出力データ）又は『複数の出力情報を組み合わせな組合せ出力情報（又は組合せ出力データ）』の出力内容（又は出力値）」を出力（＝読み出し）する多値情報処理手段に関する。
なお、どちらの発明の処理動作も「独立変数」、「独立変数の値」、「従属変数」及び「従属変数の値」等の関係を表わす『関数』に似ている。
また、どちらの発明も電気的に例えば「２値または多値」に対応する１つ又は複数の「同期信号、割込み信号または各種トリガー信号」等に基づいて複数の入力信号を「同時または別々」にラッチしなり、それら入力信号に対応するＧ（≧１）個の出力信号を出力したりする。
【０００４】
このため、第５、第６発明の多値情報処理手段を『非ノイマン型コンピューター』へ応用することもできる。それに敢（あ）えて名前を付ければ、『入出力パターン記憶型コンピューター』（又は『関数（ファンクション）記憶型コンピューター』）であろうか！？
特に『入出力パターン記憶型１０進法コンピューター』が極めて有望で、もし広く実用化されれば、それはプログラムを必要としない為、現在のプログラム・ソフトウェア・バグ発生に伴う機器の故障やリコールなど、組込みプログラム・ソフトウェア危機を解決できる。
プログラム不要の理由は、先ず第１に「各入力内容（又は各入力値）に対する各出力内容（又は各出力値）」を例えば「機械的、実験的、経験的、計算的もしくは論理的」等に割り出せると容易に推測できる、からである。それに敢えて名前を付ければ『入出力パターン（・ソフトウェア）』｛又は『ファンクション（・ソフトウェア）』｝であろうか！？
そして第２に、『人（ひと）に一番優しい多進法、１０進法』と組み合わせると、『超（・超…）・天文学的数字のデータ処理の多種多様性』という『ほとんど無限。何でも有り。（できない処理は無い？？？）』と言っても良い位（くらい）の問題処理対応能力が生まれる、からである。［詳細な説明は後述。］
そんな訳で、『入出力パターン記憶型コンピューター』はプログラム・ソフトウェアやプログラマなどを必要としないので、広く実用化されれば、これまで言われていた程プログラム・ソフトウェア技術者の大幅増員も必要無くなる。ひょっとして今（本出願時点）『組込みプログラム・ソフトウェア等がコンピューター・ソフトウェアの中心である時代』の終わりの始まりの手前段階にあるのかもしれない。
【０００５】
第７発明（請求項１０）は多値バッファ手段の出力側に「出力制御信号に従ってオン、オフする多値のトランスファ・ゲート手段」を接続した１方向性の多値３ステート・バッファ手段に関する。この多値３ステート・バッファ手段２つを逆並列接続すれば、双方向性の多値３ステート・バッファ手段になる。１方向性、双方向性の多値３ステート・バッファ手段どちらも、各本発明との組合せはもちろんの事、それ以外にも用途は広い。
特に１方向性、双方向性どちらの多値３ステート・バッファ手段も読み出しバッファ手段または書き込みバッファ手段として第２〜第６の各本発明と組み合わせることができる。どちらかを書き込みバッファ手段として用いるのは第２〜第６の各本発明中の各多値記憶手段が半固定記憶型、各種ＰＲＯＭ型、フラッシュ・メモリー型あるいはＲＡＭ型（リード・ライト型）の場合である。
【０００６】
第８発明（請求項１１）は請求項１０記載の多値３ステート・バッファ手段の複数個の出力側すべてを接続した多値マルチプレクサ手段に関する。その多値マルチプレクサ手段を第１発明の多値デコーディング手段を使っても制御できる。（請求項１２）
第９発明（請求項１３）は請求項１０記載の多値３ステート・バッファ手段の複数個の入力側すべてを接続した多値デマルチプレクサ手段に関する。その多値デマルチプレクサ手段を第１発明の多値デコーディング手段を使っても制御できる。（請求項１４）
【０００７】
従って、各本発明を多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピューター（または多進法コンピューター。特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピューター等。）、有線、無線、自動車内、航空機内あるいは船内等の多値（又は多進法）変調通信手段、多値（又は多進法）情報記録手段または多値（又は多進法）制御手段などの構成要素、横成手段として利用できる。
もちろん第５、第６発明の各情報処理手段を普通の多値記憶回路としても利用できる。
【背景技術】
【０００８】
■■  第１発明の背景技術  ■■
これまで、多値数（Ｎ値ならＮのこと。１０値なら１０のこと。以後こう呼ぶことにする。）に応じてその構成が変わっても良いから、あらゆる多値（≧３値）に対応できる多値デコーティング手段は無かった。
多値デコーディング手段は例えば多値デコーダ、多値アドレス・デコーダ、多値命令解読器、多値コード変換器もしくは「多値マルチプレクサ、多値デマルチプレクサ又は多値メモリー手段」の選択制御手段（例：メモリー・チップ・セレクト・コントロール）、等として利用できる。
【０００９】
【特許文献１】特開２００４−０３２７０２（本発明者の多値論理回路）
【特許文献２】特開２００５−１９８２２６（同上）
【特許文献３】特願２００５−０３３６２０（同上）
【００１０】
【非特許文献１】『数理科学２月号（１９８０年、Ｎｏ．２００）  特集  多値論理』、（株）サイエンス社が昭和５５年２月１日発行。
【非特許文献２】日経産業新聞（東京版）の技術記事：『ハイテク教室  多値論理回路  ＩＣ集積度増して二値も三値も行かず』、日経産業新聞が昭和６０年（１９８５年）１１月２２日（金曜日）に発行。執筆：石塚興彦。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【非特許文献４】『トランジスタ技術１９９７年９月号』、ＣＱ出版（株）が１９９７年９月１日発行。そのｐ．３７４〜ｐ．３７５に掲載の『屋根裏の資料室  多値論理』。執筆：井上秀和。
【００１１】
■■  第２発明の背景技術  ■■
当然の事ながら、第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたワード選択方式の多値記憶回路は、これまで無かった。
【００１２】
【特許文献４】特許第２８５３０４１号（本発明者の多値記憶手段）
【特許文献５】特開２００４−０８８７６３（同上）
【特許文献６】特開２００５−１１６１６８（同上）
【特許文献７】特願２００５−０７５９０９（同上）
【特許文献８】特願２００５−１０９１６３（同上）
【特許文献９】特願２００５−１９５５２４（同上）
【００１３】
【非特許文献５】『トランジスタ回路入門講座５ ディジタル回路の考え方』ｐ．１５１〜ｐ．１６２の『１１章メモリの考え方』。（株）オーム社発行が昭和５６年５月２０日。雨宮好文ほか監修・著作。
【００１４】
■■  第３発明の背景技術  ■■
また、当然の事ながら、第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせなＸＹ選択方式の多値記憶回路は、これまで無かった。
【００１５】
■■  第４発明の背景技術  ■■
さらに、当然の事ながら、第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、第３発明と一部違う構成で多値メモリー・セルと組み合わせたＸＹ選択方式の多値記憶回路は、これまで無かった。
【００１６】
■■  第５発明の背景技術  ■■
それから、当然の事ながら、第２発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段（又は多値データ処理手段）は、これまで無かった。
ここで、先ず脱プログラム、非ノイマン型コンピューターに発展することもできる機能自由設定型の情報処理手段の大本（おおもと）の原型について説明する。
下記非特許文献８に２値ＩＣメモリーの１応用例である『情報の変換作用』について次の様に開示されている。『メモリー（ＲＡＭ型、固定記憶型もしくは半固定記憶型）にアドレスを与えて、そのアドレスによって指定される記憶セル群から情報を読み出すとき、そのアドレスも一種の情報と言える。この情報の変換作用において変換の規則（＝入力情報の関数）が当然あり、その規則はその記憶容量が制限する範囲内で使用者が自由に決めることができる。例：ディスプレイ・メモリー、キー・ボード・エンコーダ、直／並列・並／直列変換。』
【００１７】
【特許文献１０】実開平２−５９３７号（メモリーの情報変換作用）
【００１８】
【非特許文献６】『日経エレクトロニクス  １９７２年１２月１８日号』のｐ．１１６〜ｐ．１２６に掲載の『ＭＯＳ  ＲＯＭを使ったエンジンの電子式燃料噴射装置』。執筆：マルコム・ウィリアムズ（Ｍａｌｃｏｌｍ  Ｗｉｌｌｉａｍｓ）。
【非特許文献７】『電子技術  Ｎｏ．１１  １９７３年、第１５巻  第１１号』のｐ．２９〜ｐ．３３に掲載の『ＭＯＳ  ＲＯＭ』。執筆：岩田泰昌。  →ＲＯＭの応用。
【非特許文献８】『ＩＣメモリの使い方』、産報出版（株）が１９７８年６月２０日発行。新田松雄、大表良一共著。『第７章ＩＣメモリの応用例』のｐ．１０７〜ｐ．１０８。
【００１９】
実際的には、その情報処理手段はイベント入力（例：ポーリング、割り込み等。）やイベント出力などの各種同期信号や各種トリガー信号などに基づいて複数のラッチ回路やレジスタ等でアドレス信号となる入力信号をラッチしたり、そのアドレスで２値ＩＣメモリーにアクセスしたり、そのアクセスに従って「出力信号となる（情報）読み出し信号」を出力（＝読み出し）したり、そのラッチする入力信号を更新したり等することになる。
ただし、ラッチに続けてアクセスされたり、アクセスに続けて出力されたり、あるいは、他の複数の動作がほぼ同時だったり、する場合も有る。
このとき重要な点は、各アドレスの記憶セル群に各入力内容に対して情報処理（又はデータ処理）をした各出力内容が記憶されており、その情報処理の内容はその記憶容量が許す範囲でその使用者が自由に何でも設定することができる点である。
その結果、その２値ＩＣメモリーがＲＡＭ型、固定記憶型、半固定記憶型、フラッシュ型など、何であろうとも、その書き込む記憶内容に基づいてその情報処理（又はデータ処理）の内容を自由に設定することができる機能自由設定型の情報処理手段（又はデータ処理手段）としてその２値ＩＣメモリー等は機能する。その機能設定の自由度はその記憶容量の増大と共に増加する。
【非特許文献９】『日経ものづくり ２００５年３月号』、日経ＢＰ社が２００５年３月１日発行。ｐ．１２１〜ｐ．１２４の『組み込みソフト玉手箱第０３回』。筆者：田丸喜一郎。参考：イベント入力とイベント出力。入力と処理と出力の関係。
【００２０】
ただし、上記の非特許文献８『ＩＣメモリの使い方』の開示技術は入力情報が１つの場合であるようだが、「複数の入力情報を組み合わせた組合せ入力情報」をメモリー・アドレスに対応させることができる一方、「複数の出力情報を組み合わせた組合せ出力情報」を記憶内容に対応させることもできる。これら情報の組合せに関して、もし先例が無ければ、これら情報の組合せ技術にも特許性が在ると本発明者は考える。
次に説明する『情報処理（又はデータ処理）の種類の超・（超・…）超・爆発的ぼう大さ』との関係を明確にする為にも、ここで、組合せ入力情報（又は組合せ入力データ）、組合せ入力内容（又は組合せ入力値）、組合せ出力情報（又は組合せ出力データ）、及び、組合せ出力内容（又は組合せ出力値）について簡単に説明する。
【００２１】
組合せ入力情報を『関数の独立変数』に、組合せ入力内容を『その独立変数の値』に、組合せ出力情報を『その従属変数』に、組合せ出力内容を『その従属変数の値』に、それぞれ対応づけると分かり易い。
何進法の表示であっても良いが、仮に入力情報１の入力内容１が［ａ０・ａ１・ａ２］の３桁で、入力情報２の入力内容２が［ａ３・ａ４・ａ５］の３桁で、入力情報３の入力内容３が［ａ６・ａ７］の２桁であれば、これらの３入力内容を組み合わせて組合せ入力内容を［ａ０・ａ１・ａ２・ａ３・ａ４・ａ５・ａ６・ａ７］の８桁とし、これをそのままメモリー・アドレスにしてそのメモリーにアクセスする。
そのアドレスの記憶セル群には『その組合せ入力内容に対応する組合せ出力内容［ｂ０・ｂ１・ｂ２・ｂ３・ｂ４・ｂ５・ｂ６・ｂ７］の８桁（同じ桁数である必要は無いが。）』が記憶されており、これら記憶内容が出力される。つまり、読み出される。
この組合せ出力内容では例えば出力情報１の出力内容１が［ｂ０・ｂ１］の２桁で、出力情報２の出力内容２が［ｂ２・ｂ３・ｂ４・ｂ５］の４桁で、出力情報３の出力内容３が［ｂ６・ｂ７］の２桁である。
このとき入力内容１［ａ０・ａ１・ａ２］、入力内容２［ａ３・ａ４・ａ５］および入力内容３［ａ６・ａ７］の３入力がそのメモリーによって情報処理され、出力内容１［ｂ０・ｂ１］、出力内容２［ｂ２・ｂ３・ｂ４・ｂ５］および出力内容３［ｂ６・ｂ７］が出力されたことになる。
あとは同様に各組合せ入力内容で決まる各アドレスに「その組合せ入力内容に対応する組合せ出力内容」が１つずつ記憶されていて、アクセスに応じて出力される。
【００２２】
なお、入力情報側、出力情報側どちらもそのメモリーの記憶容量などが許す限り、各桁数も、組み合わせ方も自由である。
また、各入力内容を数値変換処理する等してからメモリー・アドレスにする場合も当然有る。例えば『温度』という入力情報（又は入力データ）の『マイナス４０度Ｃ〜プラス５９度Ｃ』の各入力内容（又は入力データ）を『００〜９９（１０進数）』のそれぞれに数値変換処理（この場合４０の加算処理）して、アドレスの２桁分に対応させる。もちろん、１０値メモリーのアドレス００には『マイナス４０度Ｃに対する出力内容（又は出力データ）』が記憶され、そのアドレス９９には『プラス５９度Ｃに対する出力内容』が記憶されている。一方、入力情報の種類によっては正反対に減算処理する場合も有る。
それから、例えばエンジン制御の場合に、もしエンジン回転数の０〜９９９９を１回転刻（きざ）みではなく、１０回転刻みで入力しても構わないのであれば、『エンジン回転数』という入力情報においてその入力内容を『０〜９９９９（１０進数）』の範囲から『０〜９９９（１０進数）』の範囲に圧縮（この場合ほぼ１０の割り算処理）できるので、メモリー・アドレスは４桁でなく３桁で済む。一方、『何か微小または微少なもの（例：濃度、変位、質量、エネルギー。）』等を入力情報とする場合、拡大する為に正反対に掛け算処理する場合も有る。
【００２３】
さて、ノイマン型コンピューターの、プログラミングによる問題処理対応能力に対抗して、前述の機能自由設定型の情報処理手段（又はデータ処理手段）の機能設定自由度を実用上『無限』と言っても良い位（くらい）まで拡大し、非ノイマン型コンピューターへの発展に繋げるには、従来の２値メモリーを多値化し、さらにその多値数（Ｎ値ならＮのこと。１０値なら１０のこと。）を増やして行く必要が有る。
そこで、ここから『多値情報処理（又は多値データ処理）の種類』（つまり『多値論理関数の種類』）の『超・（超・…）超・爆発的ぼう大さ』について数学的に説明する。その数字的な爆発は２値から多値へ、そしてその多値数の増加に伴って起きる。
そうなると、もはや『論理関数の論理』という捉（とら）え方ではその意味、性質が狭く、小さいように本発明者には感じられる。なぜなら、その多値情報処理には例えば加減剰余、指数・対数計算、三角関数計算からもっと複雑な計算式の出力パターン等が含まれる様になる、からである。もしかすると、アルゴリズムでは書き表わせない事も含まれているかもしれない。
【００２４】
例えば１桁２入力の２値論理の場合、入力変数の組合せは２の２乗＝４組有り、その４組の各組において出力の仕方には数値「０」と「１」の２通り有るので、情報処理もしくは論理関数の種類は２の４乗＝１６種類有る。すなわち、２値１桁２入力の４組の入力変数「０と０」、「０と１」、「１と０」および「１と１」という入力パターンに対して互いに異なる出力パターンが１６種類有るということである。その１６種類の中には例えばＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、排他的論理和などが有る。
【非特許文献５】『トランジスタ回路入門講座５ ディジタル回路の考え方』（株）オーム社が昭和５６年５月２０日発行。監修：雨宮好文、小柴典居。著者：清水賢資、曽和将容。参照：ｐ．３４の『表３・８ ２入力変数からなる論理関数』など。
【００２５】
同様に、１桁２入力の３値論理の場合では、入力変数の組合せは３の２乗＝９組有り、その９組の各組において出力の仕方には例えば数値「０」、「１」、「２」の３通りが有るので、多値情報処理もしくは多値論理関数の種類は３の９乗＝１９，６８３種類に一挙に増える。すなわち、３値１桁２入力の９組の入力変数「０と０」、「０と１」、「０と２」、「１と０」、「１と１」、「１と２」、「２と０」、「２と１」および「２と２」という入力パターンに対して互いに異なる出力パターンが１９，６８３種類も有る。
同様に１桁２入力の４値論理の場合、入力変数の組合せは４の２乗＝１６組で、その１６組の各組において出力の仕方には例えば数値「０」、「１」、「２」および「３」の４通り有るので、多値情報処理（もしくは多値論理関数）の種類は４の１６乗＝４，２９４，９６８，０００種類も有る。
同様に１桁２入力の５値論理の場合、５の２５乗＝２．９８０２３３×（１０の１７乗）種類、１桁２入力の１０値論理の場合「１０の１００乗」種類である。
【００２６】
そして、多値情報処理（もしくは多値論理関数）の種類は桁数や入力数の増加により『超・超・……超・爆発的ぼう大さ』になる。例えば１０値１桁３入力の場合で『１０の１，０００乗』種類、１０値２桁２入力の場合で『１０の１万・乗』種類、１０値３桁２入力または１０値２桁３入力の場合で『１０の１００万・乗』種類の多値情報処理（もしくは多値論理関数）が有る。
さらに、１０値４桁２入力の場合で『１０の１億・乗』種類、１０値４桁３入力または１０値６桁２入力の場合で『１０の１兆・乗』種類、１０値４桁４入力または１０値８桁２入力の場合で『１０の１京（＝１０，０００兆）・乗』種類の多値情報処理（もしくは多値論理関数）が有る。まさに『超・（超・…）超・天文学的数字』である。
その１０値８桁２入力という『たったこれだけの事』にこれほど超・ぼう大な数字が埋（うず）もれていたとは驚き！！！である。もはや実用上『無限』と言っても良い位で、何でも有り、できない多値情報処理は無い（？？？）。ノイマン型コンピューターの、プログラミングによる情報処理の種類数を軽く越える（？？？）。
ちなみに、２値８桁２入力の場合、６５，６３６種類で、１０の５乗にも満たない。２値情報処理の種類数が１０値情報処理の種類数に匹敵するには、１０＝約２の３．３２２乗である為、前者の入力側の桁数と入力数の積を後者のそれの約３．３２２倍にする必要が有る。出力側の桁数と入力数の積についても同様である。
【００２７】
この様に多値数（例えばＮ値ならＮのこと。１０値なら１０のこと。）が増えて行くと、多値情報処理の種類は『超・（超・…）超・爆発的に』増加する。
この事は「必要とする情報処理（又はデータ処理）」に対して最適な多値情報処理機能を持つ多値情報処理手段を実現、選択できれば、少ない回路でも「要求される多種多様な問題処理または情報処理」に対応できることを意味しており、このことは『問題処理対応能力の面でソフトウェアのプログラミングに似ていて、全く新しい極めて大きな可能性が多値論理、多進法論理に埋もれているのかもしれないこと』を示唆（しさ）している。
ひょっとして多進法コンピューター、特に１０進法コンピューターは将来の２進法の量子コンピューターを軽く凌駕（りょうが）するかもしれない。｛その根拠、理由は後述する。  →→  段落番号［００９３］中の★ｇ）項。  ｝
【００２８】
上記の『必要とする情報処理（又はデータ処理）に対して最適な多値情報処理機能を持つ多値情報処理手段を実現、選択できる』ようにする１方法が『前述（段落番号００１６〜００２２）した機能自由設定型の情報処理手段』と『多値』の組合せ、つまり『機能自由設定型の多値情報処理手段』である。
また、その多値数、桁数もしくは入力数が少なくても普通に論理回路や計算回路などシステムの構成要素としても使える。
そういう訳で、『第２発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段（又は多値データ処理手段）が望まれる。
【００２９】
■■  第６発明の背景技術  ■■
当然の事ながら、１つ又は複数個の第３又は第４発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段（又は多値データ処理手段）は、これまで無かった。詳細は前述（段落番号００１６〜００２８）と同様である。
【００３０】
■■  第７発明の背景技術  ■■
これまで、多値（≧３値）の３ステート・バッファ手段は無かった。
【００３１】
■■  第８発明の背景技術  ■■
当然の事ながら、第７発明の多値３ステート・バッファ手段を利用した多値マルチプレクサ手段は、これまで無かった。
【００３２】
■■  第９発明の背景技術  ■■
当然の事ながら、第７発明の多値３ステート・バッファ手段を利用した多値デマルチプレクサ手段は、これまで無かった。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００４−０３２７０２（本発明者の多値論理回路）
【特許文献２】特開２００５−１９８２２６（同上）
【特許文献３】特願２００５−０３３６２０（同上）
【特許文献４】特許第２８５３０４１号（本発明者の多値記憶手段）
【特許文献５】特開２００４−０８８７６３（同上）
【特許文献６】特開２００５−１１６１６８（同上）
【特許文献７】特願２００５−０７５９０９（同上）
【特許文献８】特願２００５−１０９１６３（同上）
【特許文献９】特願２００５−１９５５２４（同上）
【特許文献１０】実開平２−５９３７号（メモリーの情報変換作用）
【非特許文献】
【００３４】
【非特許文献１】『数理科学２月号（１９８０年、Ｎｏ．２００）  特集  多値論理』、（株）サイエンス社が昭和５５年２月１日発行。
【非特許文献２】日経産業新聞（東京版）の技術記事：『ハイテク教室  多値論理回路  ＩＣ集積度増して二値も三値も行かず』、日経産業新聞が昭和６０年（１９８５年）１１月２２日（金曜日）に発行。執筆：石塚興彦。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【非特許文献４】『トランジスタ技術１９９７年９月号』、ＣＱ出版（株）が１９９７年９月１日発行。そのｐ．３７４〜ｐ．３７５に掲載の『屋根裏の資料室  多値論理』。執筆：井上秀和。
【非特許文献５】『トランジスタ回路入門講座５ ディジタル回路の考え方』ｐ．１５１〜ｐ．１６２の『１１章メモリの考え方』とｐ．３４の『表３・８  ２入力変数からなる論理関数』。（株）オーム社発行が昭和５６年５月２０日。雨宮好文ほか監修・著作。
【非特許文献６】『日経エレクトロニクス  １９７２年１２月１８日号』のｐ．１１６〜ｐ．１２６に掲載の『ＭＯＳ  ＲＯＭを使ったエンジンの電子式燃料噴射装置』。執筆：マルコム・ウィリアムズ（Ｍａｌｃｏｌｍ  Ｗｉｌｌｉａｍｓ）。
【非特許文献７】『電子技術  Ｎｏ．１１  １９７３年、第１５巻  第１１号』のｐ．２９〜ｐ．３３に掲載の『ＭＯＳ  ＲＯＭ』。執筆：岩田泰昌。  →ＲＯＭの応用。
【非特許文献８】『ＩＣメモリの使い方』、産報出版（株）が１９７８年６月２０日発行。新田松雄、大表良一共著。『第７章ＩＣメモリの応用例』のｐ．１０７〜ｐ．１０８。
【非特許文献９】『日経ものづくり ２００５年３月号』、日経ＢＰ社が２００５年３月１日発行。ｐ．１２１〜ｐ．１２４の『組み込みソフト玉手箱第０３回』。筆者：田丸喜一郎。参考：イベント入力とイベント出力。入力と処理と出力の関係。
【発明の概要】
【発明が解決しようとする課題】
【００３５】
■■  第１発明が解決しようとする課題  ■■
従って、『多値数（≧３）に応じてその構成が変わっても良いから、少ない部品点数と簡単な構成で、あらゆる多値に対応できる多値デコーティング手段が望まれる。』という問題点が有る。                                                        （課  題）
そこで、第１発明は、『多値数に応じてその構成が変わっても良いから、少ない部品点数と簡単な構成で、あらゆる多値に対応できる』多値デコーディング手段を提供することを目的としている。                                            （第１発明の目的）
【００３６】
■■  第２発明が解決しようとする課題  ■■
従って、『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたワード選択方式の多値記憶回路が望まれる。』という問題点が有る。                                                        （課  題）
そこで、第２発明は『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたワード選択方式の』多値記憶回路を提供することを目的としている。                                    （第２発明の目的）
ただし、１ワードが１個の多値メモリー・セルから成る場合も有る。
【００３７】
■■  第３発明が解決しようとする課題  ■■
従って、『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたＸＹ選択方式の多値記憶回路が望まれる。』という問題点が有る。                                                          （課  題）
そこで、第３発明は『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたＸＹ選択方式の』多値記憶回路を提供することを目的としている。                                      （第３発明の目的）
【００３８】
■■  第４発明が解決しようとする課題  ■■
従って、『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、第３発明と一部違う構成で多値メモリー・セルと組み合わせたＸＹ選択方式の多値記憶回路が望まれる。』という問題点が有る。
（課  題）
そこで、第４発明は第３発明と一部違う構成で『第１発明の多値デコーディング手段を多値アドレス・デコーダとして使用し、多値メモリー・セルと組み合わせたＸＹ選択方式の』多値記憶回路を提供することを目的としている。              （第４発明の目的）
【００３９】
■■  第５発明が解決しようとする課題  ■■
従って、『第２発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段（又は多値データ処理手段）が望まれる』という問題点が有る。                                                        （課  題）
そこで、第５発明は、『第２発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の』多値情報処理手段（又は多値データ処理手段）を提供することを目的としている。                                  （第５発明の目的）
【００４０】
■■  第６発明が解決しようとする課題  ■■
従って、『１つ又は複数個の第３又は第４発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の多値情報処理手段（又は多値データ処理手段）が望まれる』という問題点が有る。                                （課  題）
そこで、第６発明は、『１つ又は複数個の第３又は第４発明の多値記憶回路と１つ又は複数の多値同期式ラッチ手段を組み合わせた機能自由設定型の』多値情報処理手段（又は多値データ処理手段）を提供することを目的としている。
（第６発明の目的）
【００４１】
■■  第７発明が解決しようとする課題  ■■
従って、『多値３ステート・バッファ手段が望まれる』という問題点が有る。（課  題）
そこで、第７発明は、多値３ステート・バッファ手段を提供することを目的としている。
（第７発明の目的）
【００４２】
■■  第８発明が解決しようとする課題  ■■
従って、『第７発明の多値３ステート・バッファ手段を利用した多値マルチプレクサ手段が望まれる』という問題点が有る。                                    （課  題）
そこで、第８発明は、第７発明の多値３ステート・バッファ手段を利用した多値マルチプレクサ手段を提供することを目的としている。                  （第８発明の目的）
【００４３】
■■  第９発明が解決しようとする課題  ■■
従って、『第７発明の多値３ステート・バッファ手段を利用した多値デマルチプレクサ手段が望まれる』という問題点が有る。                                  （課  題）
そこで、第９発明は、第７発明の多値３ステート・バッファ手段を利用した多値デマルチプレクサ手段を提供することを目的としている。                （第９発明の目的）
【課題を解決するための手段】
【００４４】
■■  第１発明が課題を解決するための手段  ■■
すなわち、第１発明は請求項１に記載の通りの多値デコーディング手段である。その桁ごとにその桁の第１〜第Ｎ数値識別手段が「そのＮ個の電位それぞれを基準にしたプラス側またはマイナス側しきい値電位」に基づいて「その桁の入力信号に対応する数値がその第１〜第Ｎ数値に『該当する』かどうかをその数値ごとにを識別し、その識別結果を識別出力信号にして１つずつ出力する。
その桁ごとにその桁の第１〜第Ｎ信号変換手段がその数値識別手段ことにその識別出力信号を「共通の基準電位を基準にした信号」に変換し、その変換結果を変換出力信号にして１つずつ出力する。
その第１〜第（ＮのＦ乗）該当判断手段が「その桁ごとにその桁の前記Ｎ個の変換出力信号のうち１つを取り出して組み合わせたＦ個の変換出力信号の組合せ」を互いに異なる組合せにして（ＮのＦ乗）組つくり、その組ごとにそのＦ個の変換出力信号すべてが『該当する』と示しているかどうかをその共通の基準電位を基準にして判断し、その判断結果を判断出力信号にして１つずつ出力する。
もちろん、１つの構成手段が複数の上記手段の役割を果たしても構わない。
【００４５】
■■  第２発明が課題を解決するための手段  ■■
すなわち、第２発明は請求項５に記載の通りの多値記憶回路である。第１発明の多値デコーディング段をアドレス・デコーダとして使って、Ｇ（≧１）個ずつ「多値記憶手段と選択スイッチング手段が形成する多値メモリー・セル」を指定する。その総指定数はその該当判断手段の総数と同じである。
なお、通常Ｇは複数であるが、１の場合もあるので、１ワードが１個の多値メモリー・セルから成る場合も有る。
【００４６】
■■  第３発明が課題を解決するための手段  ■■
すなわち、第３発明は請求項６に記載の通りの多値記憶回路である。第１発明の多値デコーディング手段２つを２つのアドレス・デコーダとして使い、１個ずつ「多値記憶手段と選択スイッチンク手段が形成する多値メモリー・セル」を指定する。その総指定数は前者の全該当判断手段の総数と後者の全該当判断手段の総数の積と同じである。
なお、ＸＹ選択方式でも複数個の多値記憶回路を組み合わせれば複数桁を記憶できる。
【００４７】
■■  第４発明が課題を解決するための手段  ■■
すなわち、第４発明は請求項７に記載の通りの多値記憶回路である。第１発明の多値デコーディング手段２つを２つのアドレス・デコーダとして使い、第３発明と一部違う構成で１個ずつ「多値記憶手段と選択スイッチング手段が形成する多値メモリー・セル」を指定する。その総指定数は前者の全該当判断手段の総数と後者の全該当判断手段の総数の積と同じである。
なお、ＸＹ選択方式でも複数個の多値記憶回路を組み合わせれば複数桁を記憶できる。
【００４８】
■■  第５発明が課題を解決するための手段  ■■
すなわち、第５発明は請求項８に記載した通りの多値情報処理手段である。その１つ入力情報（又は入力データ）もしくは「複数の入力情報を組み合わせた組合せ入力情報（又は組合せ入力データ）」が示す入力内容（又は入力値）は「アドレス扱いされている前記Ｎ進法、Ｆ桁表示の数値」と対応しているので、その各入力内容とその各アドレスは１対１ずつ対応する。
また、各アドレスの前記多値記憶手段Ｇ（≧１）個には「『そのアドレスに対応する入力内容』に対応する、その１つ出力情報（又は出力データ）もしくは『複数の出力情報を組み合わせた組合せ出力情報（又は組合せ出力データ）』の出力内容を１つずつ記憶してある。「入力内容に対応する出力内容」とは「この多値情報処理手段の使用者が自由に決めた情報処理をその入力内容に行った結果の内容」である。その使用者はその情報処理内容を例えば「実験的、経験的、機械で自動的、計算的もしくは論理的」等に割り出す。
一方、電気信号の面ではイベント入力（例：ポーリング、割り込み等。）やイベント出力などの各種同期信号や各種トリガー信号等に基づいて、そのＦ個の多値同期式ラッチ手段がアドレス信号扱いとなるそのＦ個の入力信号を「同時に又は別々に」ラッチして、アクセス時の各アドレス信号を固定したり、そのアドレス信号でその多値記憶回路にアクセスしたり、そのアクセスに従い１つ又は複数の「出力信号となる（多値情報）読み出し信号」を出力（＝読み出し）したり、ラッチする各入力信号を更新したり、等する。
ただし、ラッチに続けてアクセスが有ったり、アクセスに続けて出力が有ったり等、複数の動作がほぼ同時の場合も有る。
【００４９】
■■  第６発明が課題を解決するための手段  ■■
すなわち、第６発明は請求項９に記載した通りの多値情報処理手段である。その１つ入力情報（又は入力データ）もしくは「複数の入力情報を組み合わせた組合せ入力情報（又は組合せ入力データ）」が示す入力内容（又は入力値）は「アドレス扱いされている前記Ｎ進法、（Ｆｘ＋Ｆｙ）桁表示の数値」と対応しているので、その各入力内容とその各アドレスは１対１ずつ対応する。
そして、各アドレスの前記多値記憶手段Ｇ（≧１）個には「『そのアドレスに対応する入力内容』に対応する、その１つ出力情報（又は出力データ）もしくは『複数の出力情報を組み合わせた組合せ出力情報（又は組合せ出力データ）』の出力内容を１つずつ記憶してある。「入力内容に対応する出力内容」とは「この多値情報処理手段の使用者が自由に決めた情報処理をその入力内容に行った結果の内容」である。その使用者はその情報処理内容を例えば「実験的、経験的、機械で自動的、計算的もしくは論理的」等に割り出す。
一方、電気信号の面ではイベント入力（例：ボーリング、割り込み等。）やイベント出力などの各種同期信号や各種トリガー信号等に基づき、そのＦ個の多値同期式ラッチ手段がアドレス信号扱いとなるそのＦ個の入力信号を「同時に又は別々に」ラッチして、アクセス時の各アドレス信号を固定したり、そのアドレス信号でその多値記憶回路にアクセスしたり、そのアクセスに従い１つ又は複数の「出力信号となる（多値情報）読み出し信号」を出力（＝読み出し）したり、ラッチする各入力信号を更新したり等する。
ただし、ラッチに続けてアクセスが有ったり、アクセスに続けて出力が有ったり等、複数の動作がほぼ同時の場合も有る。
【００５０】
■■  第７発明が課題を解決するための手段  ■■
すなわち、第７発明は請求項１０に記載した通りの多値３ステート・バッファ手段である。その入力電位判別手段とそのプル手段群が多値バッファ手段を構成し、その多値トランスファ・ゲート手段が３番目の『出力を開放する』という出力機能をもたらす。
【００５１】
■■  第８発明が課題を解決するための手段  ■■
すなわち、第８発明は請求項１１に記載した通りの多値マルチプレクサ手段である。複数の第７発明の多値３ステート・バッファ手段すべての第２出口手段を接続した多値マルチプレクサ手段である。
【００５２】
■■  第９発明が課題を解決するための手段  ■■
すなわち、第９発明は請求項１３に記載した通りの多値デマルチプレクサ手段である。複数の第７発明の多値３ステート・バッファ手段すべての共通入口手段を接続した多値デマルチプレクサ手段である。
【発明の効果】
【００５３】
■■  第１発明の効果  ■■
このことによって「各入力信号に対応する数値が第１数値〜第Ｎ数値の各数値に該当するかどうかを識別ずるのに最適な多値の数値識別手段」複数個、「『自分の数値』に該当しているかどうかを判断するのに最適な該当判断手段」複数個、及び、「両手段群を活かす為に両手段群の入力・出力間を電位的にマッチングさせる信号変換手段」複数個を使用したので、第１発明の多値デコーディンク手段は『多値数に応じてその構成が変わっても良いから、あらゆる多値に対応できる』という効果を持つ。しかも、すべての該当判断手段が判断する時の基準電位を共通化したので、『少ない部品点数と簡単な構成である』という効果もそれは持つ。なぜなら、例えばその基準電位が該当判断手段ごとに違うと、「識別出力信号１つに対する変換出力信号」を該当判断手段ごとに用意しなければならない結果、部品点数が多くなり、構成が複雑になる、からである。
【００５４】
■■  第２発明の効果  ■■
このことによって、そのＮ進法、Ｆ桁表示の数値によって指定されたアドレスのＧ個の多値記憶手段のそれぞれは「自分と導通しているデータ信号伝送手段」に「その記憶内容に対応する読み出し信号」を出力できるので、第２発明の回路はワード選択方式の多値記憶回路として機能することができる。
【００５５】
■■  第３発明の効果  ■■
このことによって、そのＮ進法、（Ｆｘ＋Ｆｙ）桁表示の数値によって指定されたアドレスの多値記憶手段はそのテータ信号伝送手段に「その記憶内容に応じた読み出し信号」を出力できるので、第３発明の回路はＸＹ選択方式の多値記憶回路として機能できる。
【００５６】
■■  第４発明の効果  ■■
このことによって、そのＮ進法、（Ｆｘ＋Ｆｙ）桁表示の数値によって指定されたアドレスの多値記憶手段はデータ信号伝送手段に「その記憶内容に応じた読み出し信号」を出力できるので、第４発明の回路はＸＹ選択方式の多値記憶回路として機能できる。
【００５７】
■■  第５発明の効果  ■■
このことによって、各アドレスの前記多値記憶手段Ｇ個に「そのアドレスに対応する入力内容に対して多値情報処理（又は多値データ処理）をした出力内容」が記憶されており、その多値情報処理の内容はその記憶容量が許す範囲でその使用者が自由に何でも設定することができる。
その結果、その多値記憶回路がＲＡＭ型、固定記憶型、半固定記憶型、フラッシュ型など何であろうとも、その書き込む記憶内容に基づいてその多値情報処理（又は多値データ処理）の内容を自由に設定することができるので、第５発明の手段は機能自由設定型の多値情報処理手段（または多値データ処理手段）として機能することができる。その機能設定の自由度はその記憶容量の増大と共に増加する。
【００５８】
■■  第６発明の効果  ■■
このことによって、各アドレスの前記多値記憶手段Ｇ個に「そのアドレスに対応する入力内容に対して多値情報処理（又は多値データ処理）をした出力内容」が記憶されており、その多値情報処理の内容はその記憶容量が許す範囲でその使用者が自由に何でも設定することができる。
その結果、その多値記憶回路がＲＡＭ型、固定記憶型、半固定記憶型、フラッシュ型など何であろうとも、その書き込む記憶内容に基づいてその多値情報処理（又は多値データ処理）の内容を自由に設定することができるので、第６発明の手段は機能自由設定型の多値情報処理手段（または多値データ処理手段）として機能することができる。その機能設定の自由度はその記憶容量の増大と共に増加する。
【００５９】
■■  第７発明の効果  ■■
このことによって、第７発明の手段は多値３ステート・バッファ手段として機能することができる。
【００６０】
■■  第８発明の効果  ■■
このことによって、第８発明の手段はその複数の出力制御信号に基づいて多値マルチプレクサ手段として機能することができる。
【００６１】
■■  第９発明の効果  ■■
このことによって、第９発明の手段はその複数の出力制御信号に基づいて多値デマルチプレクサ手段として機能することができる。
【図面の簡単な説明】
【００６２】
【図１】第１発明の多値デコーディング手段の１実施例を示す回路ブロック図である。
【図２】乃至（ないし）
【図８】各図は、第１発明の多値デコーディング手段で使う構成手段を数例ずつ示す回路図である。
【図９】第１発明の多値デコーディング手段の１実施例を示す回路図である。
【図１０】第１発明の多値デコーディング手段の１実施例を示す回路図である。
【図１１】乃至（ないし）
【図１２】両図で第１発明の多値デコーディング手段の１実施例を示す回路図である。
【図１３】第２発明の多値記憶回路で使う多値メモリ・セルの１例を示す回路図である。
【図１４】第３発明の多値記憶回路で使う多値メモリ・セルの１例を示す回路図である。
【図１５】第２発明の多値記憶回路の１実施例を示す回路図である。
【図１６】第３または第４発明の多値記憶回路の１実施例を示す回路図である。
【図１７】第７発明の多値３ステート・バッファ手段の１実施例を示す回路図である。
【図１８】第５発明または第６発明の多値情報処理手段で使う多値同期式ラッチ手段の１例を示す回路図である。
【図１９】図１８の多値同期式ラッチ手段で使う多値メモリ・セルの１例を示す回路図である。
【発明を実施するための形態】
【００６３】
各発明をより詳細に説明するために以下添附図面に従ってこれらを説明する。なお、電源線Ｖ（−１）の電位を電位ｖ（−１）で表わし、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖｎまで電位ｖ２〜電位ｖｎで表わす。
また、電位ｖ（−１）から電位ｖｎまで順々に電位は高くなって行き、ｎが請求項１記載中のＮに相当し、電位ｖ０〜電位（ｎ−１）の各電位と前述した第１数値〜第ｎ数値の各数値は番号順に互いに１対１ずつ対応する。
【実施例１】
【００６４】
図１に示す実施例１は、第１発明の多値デコーディング手段の回路ブロック図の１例で、１０値３桁表示の入力数値が数値０００から９９９に渡って数値ごとに『該当する』かどうかを判断し、各判断結果を２値で１つずつ出力する。
図２〜図８の各図はその各構成手段となる数値識別手段、信号変換手段および該当判断手段の各構成手段の例（後で各例を説明する。）である。
従って、前述したＮは１０で、前述したＦは３で、図１等に示す各構成手段などは以下の通り請求項１記載中の各構成手段などに相当する。
★ａ）電位ｖ０から電位ｖ９それぞれが順々に同項記載中の第１電位〜第Ｎ（＝１０）電位それぞれに。
★ｂ）数値０〜数値９それぞれが順々に同項記載中の第１数値〜第Ｎ（＝１０）数値それぞれに。
●従って、数値０が電位ｖ０に対応し、数値１が電位ｖ１に対応し、あとは同様に「数値２から数値９までの各数値」と「電位ｖ２から電位ｖ９までの各電位」が互いに１対１ずつ対応する。
★ｃ）電源線Ｖ０〜電源線Ｖ９それぞれが順々に同項記載中の第１電位供給手段〜第Ｎ（＝１０）電位供給手段それぞれに。
★ｄ）入力端子Ｆｌｉｎの１桁目入力信号、入力端子Ｆ２ｉｎの２桁目入力信号および入力端子Ｆ３ｉｎの３桁目入力信号が、同項記載中のＦ（＝３）個の入力信号に。
【００６５】
★ｅ）数値識別手段Ｄ１０〜Ｄ１９それぞれが、同項記載中の１桁目の第１数値識別手段〜第Ｎ数値識別手段（Ｎ＝１０）それぞれに。
★ｆ）数値識別手段Ｄ２０〜Ｄ２９それぞれが、同項記載中の２桁目の第１数値識別手段〜第Ｎ数値識別手段（Ｎ＝１０）それぞれに。
★ｇ）数値識別手段Ｄ３０〜Ｄ３９それぞれが、同項記載中の３桁目の第１数値識別手段〜第Ｎ数値識別手段（Ｎ＝１０）それぞれに。
★ｈ）信号変換手段Ｃ１０〜Ｃ１９それぞれが、同項記載中の１桁目の第１信号変換手段〜第Ｎ信号変換手段（Ｎ＝１０）それぞれに。
★ｉ）信号変換手段Ｃ２０〜Ｃ２９それぞれが、同項記載中の２桁目の第１信号変換手段〜第Ｎ信号変換手段（Ｎ＝１０）それぞれに。
★ｊ）信号変換手段Ｃ３０〜Ｃ３９それぞれが、同項記載中の３桁目の第１信号変換手段〜第Ｎ信号変換手段（Ｎ＝１０）それぞれに。
★ｋ）該当判断手段Ｊ０００〜Ｊ９９９それぞれが、同項記載中の第１該当判断手段〜第（ＮのＦ乗）１０００該当判断手段それぞれに。
●ただし、ＮのＦ乗＝１，０００。Ｎ＝１０、Ｆ＝３。
【００６６】
■■  発明で使う構成手段の第１例  ■■
図２に示す構成手段の第１例では２値ＣＭＯＳ・ＮＯＴ回路が第１発明の第１数値識別手段と第１信号変換手段を兼ねる。
「２電源線Ｖ１・Ｖ０間に接続した２値３入力ＡＮＤ回路」はその２値ＣＭＯＳ・ＮＯＴ回路の変換出力信号を入力する該当判断手段の１つに相当する。
そして、電源線Ｖ０の電位ｖ０が請求項１記載中の共通の基準電位に相当し、ｎが請求項１記載中のＮに相当する。
【００６７】
■■  発明で使う構成手段の第２例  ■■
図３に示す構成手段の第２例では、２値ＣＭＯＳ・ＮＯＴ回路が第１発明の第１数値識別手段に相当し、「ゲート接地のＰＭＯＳとその負荷抵抗（＝プル・ダウン抵抗）の直列回路」が第１発明の第１信号変換手段に相当する。
「２電源線Ｖ０・Ｖ（−１）間に接続した２値３入力ＡＮＤ回路」はその直列回路の変換出力信号を入力する該当判断手段の１つに相当し、ｎが請求項１記載中のＮに相当する。
この場合、電源線Ｖ（−１）の電位ｖ（−１）が請求項１記載中の共通の基準電位に相当する。
【００６８】
■■  発明で使う構成手段の第３例  ■■
図４に示す構成手段の第３例ではｎが請求項１記載中のＮに相当し、ｎ−１＞ｍ＞０の関係が有る。つまり、構成手段の第３例は「第１数値と第ｎ数値の中間数値を識別する第２数値識別手段〜第（ｎ−１）数値識別手段」の少なくとも１つとして使われる。
「電源線Ｖｍにゲート接地、ドレイン接地およびソース接地の３ＭＯＳＦＥＴとゲート・ソース間抵抗の接続体」が第１発明の第（ｍ＋１）数値識別手段に相当し、電位ｖｍは第（ｍ＋１）数値と対応する。
「電源線Ｖ０に接続のプル・ダウン抵抗と２値ＮＯＴ回路の接続体」が第１発明の第（ｍ＋１）信号変換手段に相当する。
「２電源線Ｖ１・Ｖ０間に接続した２値３入力ＡＮＤ回路」はその２値ＮＯＴ回路等の変換出力信号を入力する該当判断手段の１つに相当する。
また、電源線Ｖ０の電位ｖ０が請求項１記載中の共通の基準電位に相当するので、例えば図２の構成手段の第１例と共に使用される。
【００６９】
■■  発明で使う構成手段の第４例  ■■
図５に示す構成手段の第４例ではｎが請求項１記載中のＮに相当し、ｎ−１＞ｍ＞０の関係が有る。つまり、構成手段の第４例も「第１数値と第ｎ数値の中間数値を識別する第２数値識別手段〜第（ｎ−１）数値識別手段」の少なくとも１つとして使われる。
「電源線Ｖｍにゲート接地、ドレイン接地およびソース接地の３ＭＯＳＦＥＴとゲート・ソース間抵抗の接続体」が第１発明の第（ｍ＋１）数値識別手段に相当し、電位ｖｍは第（ｍ＋１）数値と対応する。
「電源線Ｖ（−１）に接続のプル・ダウン抵抗と２値ＮＯＴ回路の接続体」が第１発明の第（ｍ＋１）信号変換手段に相当する。
「２電源線Ｖ０・Ｖ（−１）間に接続した２値３入力ＡＮＤ回路」はその２値ＮＯＴ回路等の変換出力信号を入力する該当判断手段の１つに相当する。
そして、電源線Ｖ（−１）の電位ｖ（−１）が請求項１記載中の共通の基準電位に相当するので、例えば図３の構成手段の第２例と共に使用される。
【００７０】
■■  発明で使う構成手段の第５例  ■■
図６に示す構成手段の第５例では、ｎが請求項１記載中のＮに相当し、当然、ｎ≧３の関係が有り、２値ＣＭＯＳ・ＮＯＴ回路が第１発明の第Ｎ数値識別手段に相当する。
また、「電源線Ｖ（ｎ−１）にソース接地の２段目ＰＭＯＳと電源線Ｖ０に接続のプル・ダウン抵抗の接続体」が第１発明の第Ｎ信号変換手段に相当する。
「２電源線Ｖ１・Ｖ０間に接続した２値３入力ＡＮＤ回路」はその２段目ＰＭＯＳ等の変換出力信号を入力する該当判断手段の１つに相当する。
さらに、電源線Ｖ０の電位ｖ０が請求項１記載中の共通の基準電位に相当するので、例えば図２の構成手段の第１例または図４の構成手段の第３例と共に使用される。
【００７１】
■■  発明で使う構成手段の第６例  ■■
図７に示す構成手段の第６例では、ｎが請求項１記載中のＮに相当し、当然、ｎ≧３の関係が有り、２値ＣＭＯＳ・ＮＯＴ回路が第１発明の第Ｎ数値識別手段に相当する。
また、「電源線Ｖ（ｎ−１）にソース接地の２段目ＰＭＯＳと電源線Ｖ（−１）に接続のプル・ダウン抵抗の接続体」が第１発明の第Ｎ信号変換手段に相当する。
「２電源線Ｖ０・Ｖ（−１）間に接続した２値３入力ＡＮＤ回路」はその２段目ＰＭＯＳ等の変換出力信号を入力する該当判断手段の１つに相当する。
さらに、電源線Ｖ（−１）の電位ｖ（−１）が請求項１記載中の共通の基準電位に相当するので、例えば図３の構成手段の第２例または図５の構成手段の第４例と共に使用される。
【００７２】
■■  発明で使う構成手段の第７例  ■■
図８に示す構成手段の第７例ではｎ（≧３）が請求項１記載中のＮに相当し、ｎ−２≧ｍ≧１の関係が有る。つまり、構成手段の第７例も図５の構成手段の第４例と同様に「第１数値と第ｎ数値の中間数値を識別する第２数値識別手段〜第（ｎ−１）数値識別手段」の少なくとも１つとして使われる。
「２電源線Ｖ（ｍ＋１）・Ｖ（ｍ−１）に接続した３ＭＯＳＦＥＴとソース・ゲート間抵抗の接続体」が第１発明の第（ｍ＋１）数値識別手段に相当し、電源線Ｖｍ（図示せず。）の電位ｖｍは第（ｍ＋１）数値と対応する。
「電源線Ｖ（−１）に接続したプル・ダウン抵抗」が第１発明の第（ｍ＋１）信号変換手段に相当し、「２電源線Ｖ０・Ｖ（−１）間に接続した２値３入力ＣＭＯＳ・ＮＡＮＤ回路」はそのプル・ダウン抵抗の変換出力信号を入力する該当判断手段の１つに相当する。
また、電源線Ｖ（−１）の電位ｖ（−１）が請求項１記載中の共通の基準電位に相当するので、例えば図３の構成手段の第２例、図５の構成手段の第４例または図７の構成手段の第６例と共に使用される。
もちろん図８の構成手段の第７例において、そのプル・ダウン抵抗を電源線Ｖ（−１）から電源線Ｖ０に接続し直し、そのＣＭＯＳ・ＮＡＮＤ回路を２電源線Ｖ０・Ｖ（−１）間から２電源線Ｖ１・Ｖ０間に接続し直して、その共通の基準電位をｖ（−１）からｖ０に変更した構成手段例も可能である。
【００７３】
なお、図８の構成手段の第７例では「電源線Ｖ（ｍ＋１）にソース接地のＰＭＯＳのオン・オフしきい値電位」は構成手段例１〜６の場合に比べて大き目で、電源線Ｖｍは図示してないが、「電位ｖｍと電位ｖ（ｍ＋１）の真ん中電位」と電位ｖｍの間に設定される。
また、「電源線Ｖ（ｍ−１）にソース接地のＮＭＯＳのオン・オフしきい値電位」も構成手段例１〜６の場合に比べて大き目で、電源線Ｖｍは図示してないが、電位ｖｍと「電位ｖ（ｍ−１）と電位ｖｍの真ん中電位」の間に設定される。
つまり、電位ｖｍを基準にしたプラス側しきい値電位とマイナス側しきい値電位に基づいて入力信号に対応する数値が第（ｍ＋１）数値（例：数値ｍ。）に該当するかどうかを図８の構成手段の第７例は識別する。同様に図４の構成手段の第３例も、図５の構成手段の第４例も、電位ｖｍを基準にしたプラス側しきい値電位とマイナス側しきい値電位に基づいて同じ様に識別する。
一方、図２の構成手段の第１例と図３の構成手段の第２例は電位ｖ０を基準にしたプラス側しきい値電位に基づいて入力信号に対応する数値が第１数値（例：数値０。）に該当するかどうか識別し、図６の構成手段の第５例と図７の構成手段の第６例は電位ｖ（ｎ−１）を基準にしたマイナス側しきい値電位に基づいて入力信号に対応する数値が第ｎ数値｛例：数値（ｎ−１）。｝に該当するかどうか識別する。
【実施例２】
【００７４】
図９に示す実施例２（第１発明）は、例えば「０」、「１」、「２」の３進法２桁表示の数値が１０進法表示の「０」から「８」までの数値ごとに『該当する』かどうかを判断し、その判断結果を判断出力信号にして１つずつ出力する第１発明の多値デコーディング手段で、図２の構成手段の第１例、図４の構成手段の第３例および図６の構成手段の第５例を利用しており、全２値ＡＮＤ回路は２電源線Ｖ１・Ｖ０間に接続されている。なお、２値ＡＮＤ回路９つの代わりに２値ＮＡＮＤ回路９つを使うこともできる。
また、３進法表示の数値はもちろん「−１」、「０」、「＋１」等でも構わない。
【実施例３】
【００７５】
図１０に示す実施例３（第１発明）も、例えば「０」、「１」、「２」の３進法２桁表示の数値が１０進法表示の「０」から「８」までの数値ごとに『該当する』かどうかを判断し、その判断結果を判断出力信号にして１つずつ出力する第１発明の多値デコーディング手段であるが、図３の構成手段の第２例、図５の構成手段の第４例および図７の構成手段の第６例を利用しており、全２値ＡＮＤ回路は２電源線Ｖ０・Ｖ（−１）間に接続されている。
なお、２値ＡＮＤ回路９つの代わりに２値ＮＡＮＤ回路９つを使うこともできる。また、３進法表示の数値はもちろん「−１」、「０」、「＋１」等でも構わない。さらに、図５の構成手段の第４例を使っているが、それぞれの代わりに図８の構成手段の第７例を１つずつ使うこともできる。
【実施例４】
【００７６】
図１１〜図１２両図に示す実施例４（第１発明）は、例えば「０」、「１」、「２」、「３」の４進法２桁表示の数値が１０進法表示の「００」から「１５」までの数値ごとに『該当する』かどうかを判断し、その判断結果を判断出力信号にして１つずつ出力する第１発明の多値デコーディング手段で、図中、同じ符号を付けた導線同士は接続状態にある。
本発明者は正論理のＮＯＲ回路１６個を負論理でＮＡＮＤ回路として使用する為に、数値「０」の第１数値識別手段を図３の構成手段の第２例と違う構成にし、数値「３」の第４数値識別手段を図７の構成手段の第６例と違う構成にし、さらに、数値「１」と数値「２」の第２、第３数値識別手段を「図５の構成手段の第４例において２値ＮＯＴ回路を取り外す等した構成」にしている。
【実施例５】
【００７７】
図１５に示す実施例５は、第２発明の多値記憶回路の１例で、多値デコーディング手段１に図１の第１発明の実施例１を使っている。
Ｆ１〜Ｆ３は１０進法３桁表示の数値に対応する入力信号３つが入力する３つの入力線である。
ワード線０００〜９９９は請求項５記載中の同数の選択信号伝送手段に相当し、ｇは同項記載中のＧ（≧１）に相当し、データ線ＤＬ０〜ＤＬ（ｇ−１）は同項記載中のデータ信号伝送手段に相当する。
また、１，０００×ｇ個の四角のそれぞれは多値メモリ・セル（＝多値記憶セル）である。その各多値メモリ・セルに次に述べる図１３の構成手段の第８例を使っている。
【００７８】
■■  発明で使う構成手段の第８例  ■■
図１３に示す構成手段の第８例は、第２発明の構成手段となる多値メモリ・セルの１例で、図１５の実施例５で使用する。
図左側ほぼ半分は１０値の多値記憶手段を示し、請求項５記載中の多値記憶手段に相当し、「データ線・入出力端子Ｔｉｏ間に接続された、ＭＯＳＦＥＴ２つと抵抗１つから或る双方向性スイッチング手段（＝多値トランスファ・ゲート手段）」は請求項５記載中の選択スイッチング手段に相当する。
その１０値記憶手段は『後述する図１７左側半分に示す多値バッファ手段の入力端子と出力端子を接続して入出力端子Ｔｉｏとする等した１０値記憶手段』である。
【実施例６】
【００７９】
図１６に示す実施例６は第３発明または第４発明の多値記憶回路の１例で、多値デコーディング手段２、３それぞれに「図１の第１発明の実施例１を簡略化した１０進法、２桁表示タイプ」を使用している。
Ｆｘ１〜Ｆｘ２とＦｙ１〜Ｆｙ２どちらも１０進法２桁表示の数値に対応する入力信号２つが入力する入力線２つである。
Ｘ選択線Ｘ００〜Ｘ９９は請求項６または７記載中の同数の第１選択信号伝送手段に相当し、Ｙ選択線Ｙ００〜Ｙ９９は請求項６または７記載中の同数の第２選択信号伝送手段に相当し、データ線ＤＬは請求項６又は７記載中のデータ信号伝送手段に相当する。
１００×１００個の四角それぞれは多値メモリ・セル（＝多値記憶セル）である。その各多値メモリ・セルに次に述べる図１４の構成手段の第９例または「図１３の構成手段の第８例において入出力端子Ｔｉｏとデータ線の間に接続する選択スイッチング手段を１つ追加したもの（＝下記の構成手段の第１０例）」を使用している。
【００８０】
■■  発明で使う構成手段の第９例  ■■
図１４に示す構成手段の第９例は、第３発明の構成手段となる多値メモリ・セルの１例で、図１６の実施例６で使う。
図左側ほぼ半分は１０値の多値記憶手段を示し、請求項６記載中の多値記憶手段に相当し、「データ線・入出力端子Ｔｉｏ間に接続されている、ＭＯＳＦＥＴ４つ、ダイオード１つ及び抵抗１つから成る双方向性スイッチング手段（＝多値トランスファ・ゲート手段）」は請求項６記載中の選択スイッチング手段に相当する。
Ｘ選択信号は請求項６記載中の第１選択信号に相当し、Ｙ選択信号は請求項６記載中の第２選択信号に相当し、その１０値記憶手段は『後述する図１７左側半分に示す多値バッファ手段の入力端子と出力端子を接続して入出力端子Ｔｉｏとする等した１０値記憶手段』である。
【００８１】
■■  発明で使う構成手段の第１０例  ■■
「図１３の構成手段の第８例において入出力端子Ｔｉｏとデータ線の間に接続する選択スイッチング手段を１つ追加したもの」が第４発明の構成手段となる多値メモリ・セルの１例で、図１６の実施例６で使う。
その選択信号２つが請求項７記載中の第１、第２選択信号に相当する。
【実施例７】
【００８２】
図１７に示す実施例７は第７発明の多値３ステート・バッファ手段である。入力端子Ｉｎ、第１出力端子Ｏｕｔ１及び第２出力端子Ｏｕｔ２それぞれが請求項１０記載中の共通入口手段、第１出口手段および第２出口手段それぞれに相当する。
入力端子Ｉｎと第１出力端子Ｏｕｔ１の間に接続された構成手段が「同項記載中の入力電位判別手段と同項記載中のプル手段群が構成する多値バッファ手段」である。
第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２の間に接続された双方向性スイッチング手段が請求項１０記載中の多値トランスファ・ゲート手段に相当する。
図左端の９組の２値ＣＭＯＳ・ＮＯＴ回路の接続体が請求項１０記載中の入力電位判別手段に相当し、電源線Ｖ０〜電源線Ｖ９それぞれと第１出力端子Ｏｕｔ１の間に１つずつ接続されているプル手段が「請求項１０記載中のプル・アップ又はプル・ダウン動作するＮ個のプル手段」に相当する。
【００８３】
但し、電源線Ｖ９・第１出力端子Ｏｕｔ１間のプル手段はＰＭＯＳ１個であり、電源線Ｖ０・第１出力端子Ｏｕｔ１間のプル手段はＮＭＯＳ１個であり、電源線Ｖ１〜電源線Ｖ８それぞれと第１出力端子Ｏｕｔ１の間の各プル手段はＮＭＯＳとＰＭＯＳの直列回路が１個ずつである。
ＮＭＯＳとＰＭＯＳの直列回路の場合、両ＭＯＳが同時オンとなった時プル・アップ又はプル・ダウン動作をするが、どちらか一方だけオンとなった時はプル・アップもプル・ダウンもしない。
例えば、入力端子Ｉｎの電位が電位ｖ７のとき電位ｖ７のプル手段は双方向にオンで、出力電位も電位ｖ７になるが、電位ｖ１〜電位ｖ６の各プル手段ではそのＰＭＯＳはオンである一方、そのＮＭＯＳはオフであり、反対に電位ｖ８〜電位ｖ９の各プル手段ではそのＮＭＯＳはオンである一方、そのＰＭＯＳはオフである。この事は出力電位がｖ１〜ｖ８のどの電位でも同様である。出力電位がｖ０又はｖ９の時もその両ＭＯＳ直列回路のプル手段それぞれは同様に動作する。
なお、各「ＮＭＯＳとＰＭＯＳを直列接続したプル手段」に関して図１３や図１４に示す多値記憶手段の様に両ＭＯＳの直列接続の位置が互いに入れ換わっても構わない。
【００８４】
図１７に示す多値３ステート・バッファ手段の実施例７の入力端子Ｉｎを図１５や図１６の多値記憶回路のデータ線に接続すれば、実施例７を（情報）読み出しアンプ手段として使うことができる。
一方、図１７に示す多値３ステート・バッファ手段の実施例７の第２出力端子Ｏｕｔ２を図１５や図１６の多値記憶回路のデータ線に接続すれば、実施例７を（情報）書き込みアンプ手段として使うことができる。
また、図１７に示す多値３ステート・バッファ手段の実施例７の２つを入力端子Ｉｎと第２出力端子Ｏｕｔ２のところで逆並列接続すれば、双方向性の多値３ステート・バッファ手段になる。
【実施例８】
【００８５】
第８発明の実施例。図１７の多値３ステート・バッファ手段の実施例７を複数個用意して、そのすべての第２出力端子Ｏｕｔ２を接続すれば、請求項１１記載の多値マルチプレクサ手段（第８発明）になる。
その多値マルチプレクサ手段を第１発明の多値デコーディング手段で制御すれば、請求項１２記載の多値マルチプレクサ手段になる。
【実施例９】
【００８６】
第９発明の実施例。図１７の多値３ステート・バッファ手段の実施例７を複数個用意して、そのすべての入力端子Ｉｎを接続すれば、請求項１３記載の多値デマルチプレクサ手段（第９発明）になる。
その多値デマルチプレクサ手段を第１発明の多値デコーディング手段で制御すれば、請求項１４記載の多値デマルチプレクサ手段になる。
【実施例１０】
【００８７】
第５発明の実施例。図１５の多値記憶回路の実施例５（第２発明）の入力線Ｆ１〜Ｆ３それぞれに「後述する図１８の多値同期式ラッチ」を１つずつその出力端子Ｏｕｔのところで接続すれは、第５発明の多値情報処理手段になる。図１８の多値同期式ラッチが請求項８記載中の多値同期式ラッチ手段に相当する。
【実施例１１】
【００８８】
第６発明の実施例。図１６の多値記憶回路の実施例６（第３又は第４発明）の入力線Ｆｘ１〜Ｆｘ２、Ｆｙ１〜Ｆｙ２それぞれに「後述する図１８の多値同期式ラッチ」を１つずつその出力端子Ｏｕｔのところで接続すれば、第６発明の多値情報処理手段になる。図１８の多値同期式ラッチが請求項９記載中の多値同期式ラッチ手段に相当する。
【００８９】
■■  発明で使う構成手段の第１１例  ■■
図１８の構成手段の第１１例は、第５発明や第６発明の各構成手段となる多値同期式ラッチ手段の１例で、２つの多値同期式ラッチを直列接続してマスター・スレーブ型にしたものであるが、どちらか一方だけでも良い。
「４端子のＰＭＯＳとＮＭＯＳを並列接続した双方向スイッチ」それぞれは「２つのＮＭＯＳ、ダイオード及び抵抗から成る３端子スイッチ（参考：特開昭５０−９８７６３号。）」２つと「２電源線Ｖ１・Ｖ０間または２電源線Ｖ０・Ｖ（−１）間に接続された２値ＮＯＴ回路」によって制御される。
図１９に示す多値メモリは『図１７左側半分に示す多値バッファ手段の２つを用意し、両２値ＣＭＯＳ・ＮＯＴ回路９個を共通化して１つにまとめ、一方の出力端子を入力端子に接続して新しい入力端子Ｉｎとし、他方の出力端子をそのまま新しい出力端子Ｏｕｔとしたもの』である。  ●特許文献９：特願２００５−１９５５２４
その結果、少ない部品点数と簡単化した構成で、その出力信号がその入力信号に影響を与えることを防止できる。例えば、その読み出し信号電流を書き込み信号電流より大きく設定できる。
なお、図１８中のＳＳｉｎはイベント入力（例：ポーリング、割り込み等。）またはイベント出力などの各種同期信号や各種トリガー信号など（例：クロック信号、単一パルス等。）を入力する入力端子である。
【００９０】
■■■  最後の補足説明  ■■■
★ａ）説明の便宜上、入力端子や出力端子（特許請求の範囲中での入口手段や出口手段に相当。）や入出力端子と呼んだが、実際には端子として存在せず、単なる導線、電極又は導電板等である場合が多い。これは例えば「トランジスタのベース端子、ベース電極、ベース・リード線又は単にベース」等という呼び方がされるのと同様である。
★ｂ）各実施例などにおいて各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バック・ゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。
★ｃ）各実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）で１つずつ置換え、方向性または極性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」もまた可能である。
但し、その場合、その機能が元と同じ場合も有るし、違う場合も有る。
【００９１】
★ｄ）前述（段落番号００２１）の入力内容［ａ０〜ａ７］の並べ方は別に順々でなくても良く、ランダム（例：［ａ３・ａ７・ａ４・ａ０・ａ６・ａ２・ａ５・ａ１］。）でも良いが、そのランダム順を固定する必要が有る。結局メモリ中のどの記憶セル群に記憶されても、「組合せ入力内容に対応する組合せ出力内容」が常に出力されれば良いのである。
勿論ａ０〜ａ７の並べ方は順々である方が扱い易いし、それが普通であるが、多値メモリの記憶容量の節約等の為にその並べ方を順々にしない事も考えられる。
例えば１０進法で、入力内容１が０から５００までの範囲に限定され、入力内容２が０〜６００の範囲に限定され、入力内容３が０〜５０の範囲に限定される場合、各入力内容の最高位ａ０、ａ３、ａ６は１０値でなくても良く、６値でも良い。この場合「ａ０、ａ３、ａ６」と「ａ１、ａ２、ａ４、ａ５、ａ７」それぞれにまとめ、アドレス線数が同じである３桁６値メモリと７桁１０値メモリーを組み合わせる。
【００９２】
★ｅ）前述（段落番号０００４）の『入出力パターン記憶型（略してＩ／Ｏパターン記憶型）１０進法又は２進法コンピューター』等にはノイマン型コンピューターの常識は当てはまらないと考えられる。
先ず第１に消費エネルギーの点で、前者の方が情報処理動作中にオンとなるトランジスタ数が極めて少ない。なぜなら、オンとなるトランジスタは多値ラッチ、多値デコーダーの一部および特定の多値メモリー・セルに限定されるからである。だから、ＭＯＳ・ＦＥＴのゲート・ソース間静電容量などの充放電によるエネルギー消費が極めて少ない。このため、各電源電圧を大きくできるので、各ＭＯＳ・ＦＥＴのオン・オフしきい値電圧も大きくして漏洩電流を小さくし、漏洩電流によるエネルギー消費も極めて少なくできる。その結果、発熱量も少なくなる為、冷却の面やＩＣ３次元化で有利となる。
また第２に相対的な情報処理速度の高速化の点で、情報処理の桁数が多くなればなる程、ノイマン型に対するＩ／Ｏパターン記憶型の相対的処理速度は高速になる。なぜなら、Ｉ／Ｏパターン記憶型コンピューターが情報処理に掛かる時間は「ラッチ時間」と「アクセスから読み出しまでの時間」位しか掛からず、しかも、そのトータル時間は情報処理の桁数に関係無くほぼ一定と考えられる、からである。その結果、情報処理の桁数が多くなればなる程、その相対的処理速度は量子型でない通常ノイマン型コンピューターに対して高速になる。その上、Ｉ／Ｏパターン記憶型はプログラムのソース・コードの行数増加による情報処理遅れに全く無縁である。時間制約（入力間制約、出力間制約、入出力間制約）に強く、リアル・タイム処理に有利となる。
●非特許文献９：『日経ものづくり ２００５年３月号』、日経ＢＰ社が２００５年３月１日発行。ｐ．１２１〜ｐ．１２４の『組み込みソフト玉手箱第０３回』。筆者：田丸喜一郎。参考：イベント入力とイベント出力。入力と処理と出力の関係。●
それから第３にトランジスタ数の点で、Ｉ／Ｏパターン記憶型コンピューターの場合、確かに記憶容量をノイマン型コンピューターに比較してぼう大にする必要が有る。しかし、そもそも、ＣＰＵやその関連ＩＣ等が必要無い為、それらに使うトランジスタ分をその記憶容量の方に回せるので、総トランジスタ数が最終的にどうなるか分からない。でも単調なＩＣパターンで設計容易。
【００９３】
★ｆ）３次元化ＩＣ技術や低電圧化技術等は『多進法論理回路、多進法演算回路、多進法記憶回路、多進法コンピューター等』の実用化を強力にアシストする。
もし将来３次元化ＩＣ技術、低電圧駆動と耐電圧維持の両立技術、省エネルギー技術、冷却技術等がどんどん進歩すれば、６４進法、１００進法、１２８進法の論理回路、演算回路、記憶回路またはコンピューター等も可能になり、６４進法、１００進法、１２８進法の超・超・……超・ウルトラ・スーパー・コンピューターが出現するかもしれない。
★ｇ）前述（段落番号００２６）の多値情報処理の種類数の超・爆発的ぼう大さに関する数学的説明において、控え目に１０値３桁２入力または１０値２桁３入力で『１０の１００万・乗』種類の多値情報処理としても『超・天文学的数字』である。実用上は『無限』と言っても良い位で、何でも有り、できない情報処理は無い（？？？）位である。
一方、量子的コヒーレント性を保つことが非常に難しいと言われている『将来の２進法の量子コンピューター』の場合、『計算速度が速い』と言っても『約２００個（？）の量子素子を互いに量子的コヒーレント性を保ってようやく１０の数十乗』倍である。
このため、『超・天文学的数字の多値情報処理の多種多様性』と『１０の数十乗・倍の計算速度』は互いに直接比較の対象にならないが、もしかして１０進法コンピューターの方が有利かもしれない。前述（段落番号００２７）の根拠、理由。
★ｈ）１０進法でも１０値とは限らない。数字「０」〜「９」の他に『出力を開放するという出力の仕方』が有る為、この様な場合その基数部は「１０」ではなく『１１』になるので、上記１０値３桁２入力または１０値２桁３入力は『１１値３桁２入力または１１値２桁３入力』になり、『１１の１００万・乗』種類の多値情報処理になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図１５】
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【手続補正書】
【提出日】平成23年7月15日(2011.7.15)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
■■  第７発明の背景技術  ■■
これまで、多値（≧４値）のマルチ・ステート・バッファー手段は無かった。
【特許文献１１】特開２００５−０８０２５７（３値ＣＭＯＳドライバ回路）
【特許文献１２】特開２００５−０８０２５８（３値ＣＭＯＳラッチ回路）
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
■■  第８発明の背景技術  ■■
当然の事ながら、第７発明のマルチ・ステート・バッファー手段を利用した多値マルチプレクサ手段は、これまで無かった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
■■  第９発明の背景技術  ■■
当然の事ながら、第７発明のマルチ・ステート・バッファー手段を利用した多値デマルチプレクサ手段は、これまで無かった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
【特許文献１】特開２００４−０３２７０２（本発明者の多値論理回路）
【特許文献２】特開２００５−１９８２２６（同上）
【特許文献３】特願２００５−０３３６２０（同上）
【特許文献４】特許第２８５３０４１号（本発明者の多値記憶手段）
【特許文献５】特開２００４−０８８７６３（同上）
【特許文献６】特開２００５−１１６１６８（同上）
【特許文献７】特願２００５−０７５９０９（同上）
【特許文献８】特願２００５−１０９１６３（同上）
【特許文献９】特願２００５−１９５５２４（同上）
【特許文献１０】実開平２−５９３７号（メモリーの情報変換作用）
【特許文献１１】特開２００５−０８０２５７（３値ＣＭＯＳドライバ回路）
【特許文献１２】特開２００５−０８０２５８（３値ＣＭＯＳラッチ回路）
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
４又は４以上の所定の複数をＮで表わしたときに、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「番号で隣同士となる２つの前記電位供給手段の間それぞれに１つずつ設けられ、そこから入力信号を入力する各入口手段を１つにまとめて共通入口手段とした（Ｎ−１）個の２値ＮＯＴ手段から成る入力電位判別手段」と、
「『そこからバッファー出力信号を出力する第１出口手段』と『前記第１電位供給手段〜前記第Ｎ電位供給手段』それぞれの間に１つずつ設けられ、前記入力電位判別手段の出力信号に基づき、そのいずれか１つがプル・アップ又はプル・ダウン動作するＮ個のプル手段から成るプル手段群」と、
「前記第１出口手段と『そこからマルチ・ステート出力信号を出力する第２出口手段』の間に接続され、出力制御信号に基づき両前記出口手段の間を双方向にオン、オフする多値トランスファー・ゲート手段」を有することを特徴とするマルチ・ステート・バッファー手段。
【請求項２】
複数の請求項１記載のマルチ・ステート・バッファー手段すべての第２出口手段を接続したことを特徴とする多値マルチプレクサ手段。
【請求項３】
下記の補足請求項１、２、３又は４に記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記マルチ・ステート・バッファー手段の出力制御信号として扱うことを特徴とする請求項２記載の多値マルチプレクサ手段。
■補足請求項１■
第１の所定の自然数をＦで表わし、前記Ｎ個の電位が「第１数値から第Ｎ数値まで順々に数値が上がって行く又は下がって行くＮ個の整数」と互いに順々に１対１ずつ対応すると定義されたときに、
「Ｎ進法、Ｆ桁表示の数値と対応づけられ、桁ごとに分割されたＦ個の入力信号」と、
「前記Ｎ個の電位それぞれを基準にしたプラス側しきい値電位またはマイナス側しきい値電位に基づいて『前記Ｆ個の入力信号の各電位に対応する各数値』が前記第１数値から前記第Ｎ数値までの数値に『該当する』かどうかをその数値ごとにその桁ごとに識別し、その識別結果を識別出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１数値識別手段〜第Ｎ数値識別手段」と、
「その数値識別手段ごとにその識別出力信号を共通の基準電位を基準にした信号に変換し、その変換結果を変換出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１信号変換手段〜第Ｎ信号変換手段」と、
「『その桁ごとにＮ個の前記変換出力信号のうち１つを取り出して組み合わせたＦ個の前記変換出力信号の組合せ』を互いに異なる組合せにして（ＮのＦ乗）組つくり、その組ごとにそのＦ個の変換出力信号すべてが『該当する』と示しているかどうかを前記基準電位を基準にして判断し、その判断結果を判断出力信号にして１つずつ出力する第１該当判断手段〜第（ＮのＦ乗）該当判断手段」を有することを特徴とする多値デコーディング手段。
■補足請求項２■
前記第１数値〜前記第Ｎ数値が順々に数値０〜数値（Ｎ−１）であることを特徴とする上記の補足請求項１に記載の多値デコーディング手段。
■補足請求項３■
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段それぞれがＦ入力２値のＡＮＤ回路またはＮＡＮＤ回路であることを特徴とする上記の補足請求項１又は２に記載の多値デコーディング手段。
■補足請求項４■
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段が全部無く、これらのうち所定数しか無いことを特徴とする上記の補足請求項１、２又は３に記載の多値デコーディング手段。
【請求項４】
複数の請求項１記載のマルチ・ステート・バッファー手段すべての共通入口手段を接続したことを特徴とする多値デマルチプレクサ手段。
【請求項５】
下記の補足請求項１、２、３又は４に記載の多値デコーディング手段のすべての前記判断出力信号を同数の前記マルチ・ステート・バッファー手段の出力制御信号として扱うことを特徴とする請求項４記載の多値デマルチプレクサ手段。
■補足請求項１■
第１の所定の自然数をＦで表わし、前記Ｎ個の電位が「第１数値から第Ｎ数値まで順々に数値が上がって行く又は下がって行くＮ個の整数」と互いに順々に１対１ずつ対応すると定義されたときに、
「Ｎ進法、Ｆ桁表示の数値と対応づけられ、桁ごとに分割されたＦ個の入力信号」と、
「前記Ｎ個の電位それぞれを基準にしたプラス側しきい値電位またはマイナス側しきい値電位に基づいて『前記Ｆ個の入力信号の各電位に対応する各数値』が前記第１数値から前記第Ｎ数値までの数値に『該当する』かどうかをその数値ごとにその桁ごとに識別し、その識別結果を識別出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１数値識別手段〜第Ｎ数値識別手段」と、
「その数値識別手段ごとにその識別出力信号を共通の基準電位を基準にした信号に変換し、その変換結果を変換出力信号にして１つずつ出力する１桁目〜Ｆ桁目の第１信号変換手段〜第Ｎ信号変換手段」と、
「『その桁ごとにＮ個の前記変換出力信号のうち１つを取り出して組み合わせたＦ個の前記変換出力信号の組合せ』を互いに異なる組合せにして（ＮのＦ乗）組つくり、その組ごとにそのＦ個の変換出力信号すべてが『該当する』と示しているかどうかを前記基準電位を基準にして判断し、その判断結果を判断出力信号にして１つずつ出力する第１該当判断手段〜第（ＮのＦ乗）該当判断手段」を有することを特徴とする多値デコーディング手段。
■補足請求項２■
前記第１数値〜前記第Ｎ数値が順々に数値０〜数値（Ｎ−１）であることを特徴とする上記の補足請求項１に記載の多値デコーディング手段。
■補足請求項３■
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段それぞれがＦ入力２値のＡＮＤ回路またはＮＡＮＤ回路であることを特徴とする上記の補足請求項１又は２に記載の多値デコーディング手段。
■補足請求項４■
前記第１該当判断手段〜前記第（ＮのＦ乗）該当判断手段が全部無く、これらのうち所定数しか無いことを特徴とする上記の補足請求項１、２又は３に記載の多値デコーディング手段。