(57)【要約】【課題】書き込みベリファイが誤ってパスすることで生じる書き込み不足を補償することが可能な半導体記憶装置を提供する。【解決手段】一実施形態による半導体記憶装置は、データの書き換えが可能な複数のメモリセルと、複数のビット線と、複数のセンス回路を備えている。複数のビット線は複数のメモリセルに接続されている。複数のセンス回路は、ビット線を高電位に充電した状態でメモリセルに書き込まれたデータをセンスしてベリファイを行い、ベリファイ結果が不良と判定したメモリセルが接続されているビット線を、ベリファイ期間中に高電位に設定する。【選択図】図３
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【特許請求の範囲】
【請求項１】
データの書き換えが可能な複数のメモリセルと、
前記複数のメモリセルに接続されている複数のビット線と、
前記複数のビット線にそれぞれ接続され、前記ビット線を高電位に充電した状態で前記メモリセルに書き込まれたデータをセンスしてベリファイを行い、ベリファイ結果が不良と判定したメモリセルが接続されている前記ビット線を、ベリファイ期間中に高電位に充電する複数のセンス回路を具備したことを特徴する半導体記憶装置。
【請求項２】
前記メモリセルは、最終的に複数の閾値のいずれか１つの状態にデータ書き込みが行われるメモリセルであり、かつ最終的な閾値の状態にデータ書き込みが行われる前に、最終的な閾値よりも低い閾値の状態にデータ書き込みが行われるメモリセルであり、
前記メモリセルに対して最終的な閾値の状態にデータ書き込みが行われている過渡状態の間、もしくはその前の最終的な閾値よりも低い閾値の状態にデータ書き込みが行われている過渡状態の間のいずれか一方に対して、前記複数のセンス回路は、ベリファイ結果が不良と判定したメモリセルが接続されている前記ビット線を高電位に設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルに対するデータ書き込み後のベリファイ結果を記憶するラッチ回路を具備し、前記ラッチ回路に記憶されたベリファイ結果をリセットし、前記複数のセンス回路に対し、前記メモリセルへのデータの再書き込み動作を行わせることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記複数のセンス回路は、前記メモリセルへのデータの再書き込みが行われている過渡状態の間、書き込まれたデータをセンスしてベリファイを行い、ベリファイ結果が不良と判定したメモリセルが接続されている前記ビット線を、ベリファイ期間中に高電位もしくは低電位のいずれか一方に設定することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記複数のセンス回路は、前記メモリセルへのデータの書き込み動作後に、書き込みベリファイ電位よりも低い電位でメモリセルのデータを読み出して書き込みデータを復元し、復元された書き込みデータを用いて前記メモリセルへのデータの再書き込み動作を行うことを特徴とする請求項３または４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、メモリセルに電流を流しながらメモリセルのデータを読み出す、あるいはベリファイ（Verify）するセンス方式が多用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２５１７８６号公報
【特許文献２】特開２００７−１３３９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込みベリファイが誤ってパスすることで生じる書き込み不足を補償することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、データの書き換えが可能な複数のメモリセルと、複数のビット線と、複数のセンス回路を備えている。複数のビット線は複数のメモリセルに接続されている。複数のセンス回路は、ビット線を高電位に充電した状態でメモリセルに書き込まれたデータをセンスしてベリファイを行い、ベリファイ結果が不良と判定したメモリセルが接続されているビット線を、ベリファイ期間中に高電位に充電する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体の構成を示すブロック図。
【図２】図１中のメモリセルアレイ及びビット線制御回路の構成の一例を示す回路図。
【図３】図２中のセンス回路の詳細な構成の一例を示す回路図。
【図４】図３のセンス回路の動作の一例を示すタイミングチャート。
【図５】図２中の１つのブロック内で行方向に隣り合う複数のメモリセルの素子構造を示す断面図。
【図６】第２の実施形態において４値（２ビット）のデータの書き込みを行う場合のメモリセルの閾値の遷移状態を示す図。
【図７】第３の実施形態において４値（２ビット）のデータの書き込みを行う場合のメモリセルの閾値の遷移状態を示す図。
【図８】第３の実施形態において再書き込みを行った後のメモリセルの閾値の状態を示す図。
【図９】第４の実施形態において再書き込みを行う前のデータ読み出し時のＰＶレベルの状態を示す図。
【発明を実施するための形態】
【０００７】
上述したセンス方式において、消費電流削減の要求から、データプログラム時に、書き込みレベルのベリファイ（以下、ＰＶと称する）の際、あるベリファイレベルの書き込みが失敗したメモリセル、つまり閾値がベリファイレベルまでに達せずに、メモリセル電流が多いメモリセルに関しては、次の書き込みが実施されるまでのＰＶの間、ＰＶ非対象にする、つまりビット線を充電しないようにする方式（以下、ロックアウトと称する）がとられている。
【０００８】
しかし、メモリセルの微細化が進むにつれて、ＰＶ非対象となったメモリセルのチャネル電位が、隣接するＮＡＮＤセルユニット内のメモリセルに影響を及ぼし、隣接するＮＡＮＤセルユニット内のメモリセル電流を減らす、つまり、メモリセルの閾値を高く見せる効果が顕著になっている（以下、この効果を隣接ＮＡＮＤチャネル効果と称する）。この結果、ＰＶ非対象となったメモリセルに隣接するＮＡＮＤセルユニット内のメモリセルでは、実際には閾値が上がりきっていない（書き込み不足）にもかかわらず、隣接ＮＡＮＤチャネル効果により、閾値が上がってみえ、ＰＶを誤ってパスする問題が発生する。ＰＶを誤パスしたメモリセルからデータを読み出す場合は、全てのメモリセルをロックアウトせずに読み出すため、隣接ＮＡＮＤチャネル効果がなくなり、閾値が元の状態に下がるため、読み出し不良が発生する。
【０００９】
以下、図面を参照して実施の形態を説明する。  
（第１の実施形態）
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体の構成を示すブロック図である。メモリセルアレイ（ＭＣＡ）１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能な複数のメモリセルがマトリクス状に配置されている。メモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１０】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出し、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なうセンス回路、及びセンス回路でセンスされたデータや書き込みデータを記憶するラッチ回路等を有する。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のラッチ回路はカラムデコーダ３によって選択される。センス回路でセンスされてラッチ回路に記憶されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１１】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたラッチ回路に入力される。
【００１２】
ワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１３】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続されており、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。
【００１４】
ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１５】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。各ＮＡＮＤセルは、直列接続された複数個のＥＥＰＲＯＭからなるメモリセルＭＣと、第１選択ゲートＳＧＳと、第２選択ゲートＳＧＤとから構成されている。ここで、各メモリセルＭＣは、多値、例えば４値（２ビット）のデータを記憶する。第１選択ゲートＳＧＳのソース・ドレイン間の一端は共通ソース線ＳＲＣに接続され、第２選択ゲートＳＧＤの一端はビット線ＢＬｉ（ｉ＝０，１，…，ｍ）に接続されている。共通ソース線ＳＲＣには、共通ソース線ＳＲＣをグランド電位ｖｓｓに設定するためのＮチャネルＭＯＳトランジスタ１１、及び電源電位ｖｄｄにクランプするためのＮチャネルＭＯＳトランジスタ１２が接続されている。
【００１６】
メモリセルアレイ１の各行に配置された複数個のメモリセルＭＣの選択ゲート電極はワード線ＷＬｊ（ｊ＝０，１，…，ｎ−１，ｎ）に共通に接続され、第１選択ゲートＳＧＳのゲート電極は第１選択ゲート線ＶＳＧＳに共通に接続され、さらに第２選択ゲートＳＧＤのゲート電極は第２選択ゲート線ＶＳＧＤに共通に接続されている。
【００１７】
メモリセルアレイ１は、破線で示すように、複数のブロック（ＢＬＫ０〜ＢＬＫｎ）を含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。ワード線ＷＬｊ、第１選択ゲート線ＶＳＧＳ、第２選択ゲート線ＶＳＧＤは、ブロック選択信号（ＢＬＫ選択信号）で共通に制御されるブロック選択用のＮチャネルＭＯＳトランジスタ１３を介して、グローバルワード線Ｇ＿ＷＬｊ、グローバル第１選択ゲート線Ｇ＿ＶＳＧＳ、グローバル第２選択ゲート線Ｇ＿ＶＳＧＤにそれぞれ接続されている。すなわち、ブロック選択信号によってブロックが選択され、選択されたブロックのワード線ＷＬｊ、第１選択ゲート線ＶＳＧＳ、第２選択ゲート線ＶＳＧＤに対し、グローバルワード線Ｇ＿ＷＬｊ、グローバル第１選択ゲート線Ｇ＿ＶＳＧＳ、グローバル第２選択ゲート線Ｇ＿ＶＳＧＤから選択信号が供給される。
【００１８】
メモリセルアレイ１のビット線ＢＬｍとビット線制御回路２との間には、ビット線クランプ用のＮチャネルＭＯＳトランジスタ２１が設けられている。ビット線制御回路２には、センス回路（ＳＡ）２２、演算回路２３、及びラッチ回路２４が設けられている。センス回路２２は、ビット線ＢＬｍを介してメモリセルアレイ１中のメモリセルのデータを読み出し、ビット線ＢＬｍを介してメモリセルアレイ１中のメモリセルの状態をセンスし、ビット線ＢＬｍを介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ラッチ回路２４は、データ入出力バッファ４を介して供給される書き込みデータを記憶する。演算回路２３は、書き込み時にラッチ回路２４に記憶された書き込みデータに基づき、対応するセンス回路２２によって書き込みを行うか否かをビット線毎に制御する。さらに演算回路２３は、書き込み後のベリファイ時にセンス回路２２でセンスされたデータを受けてベリファイをパスしたか否かを判断し、パスしたと判断した場合には対応するラッチ回路２４のデータを初期状態にクリアする。
【００１９】
図３は、図２中のセンス回路２２の詳細な回路構成の一例を示している。図３において、センス回路２２は、複数のＮチャネルＭＯＳトランジスタ（以下、ＮチャネルＭＯＳトランジスタをＮＭＯＳと称する）３１〜３４と、ＰチャネルＭＯＳトランジスタ（以下、ＰチャネルＭＯＳトランジスタをＰＭＯＳと称する）３５と、ＣＭＯＳトランスファゲートからなる複数のＣＭＯＳスイッチ３６、３７と、クロックドインバータ３８と、２個のインバータで構成されたラッチ回路３９と、キャパシタ４０とを有する。
【００２０】
ＮＭＯＳ３１のソース・ドレイン間の一端は電源電圧ｖｄｄの供給ノードに接続されており、他端にはキャパシタ４０の一端、クロックドインバータ３８の入力端、及びＮＭＯＳ３２のソース・ドレイン間の一端が接続されている。ＮＭＯＳ３１のゲート電極には制御信号ＳＷａが供給され、ＮＭＯＳ３２のゲート電極には制御信号ＳＷｂが供給される。キャパシタ４０の他端にはクロック信号ＣＬＫが供給される。クロックドインバータ３８の動作はストローブ信号ＳＴＢにより制御され、クロックドインバータ３８の出力端はラッチ回路３９に接続されている。ラッチ回路３９は、センスされたデータをラッチすると共に、図２中の演算回路２３を介して供給される書き込みデータをラッチする。
【００２１】
ＮＭＯＳ３３のソース・ドレイン間の一端は電源電圧ｖｄｄの供給ノードに接続されており、他端はＮＭＯＳ３１のソース・ドレイン間の他端に接続されている。ＮＭＯＳ３３のゲート電極にはクランプ制御信号Ｃｌａｍｐ＿Ｅが供給される。また、ＮＭＯＳ３１、３３のソース・ドレイン間の他端共通接続ノードにはＣＭＯＳスイッチ３６の一端が接続されている。このＣＭＯＳスイッチ３６は、ラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａに基づいてスイッチ制御され、他端はビット線クランプ用のＮＭＯＳ２１を介して対応するビット線ＢＬに接続されている。さらに、ＣＭＯＳスイッチ３６の他端はＣＭＯＳスイッチ３７の一端に接続されている。このＣＭＯＳスイッチ３７は、ラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａに基づき、ＣＭＯＳスイッチ３６とは相補的にスイッチ制御される。例えば、相補データＤａｔａ，／Ｄａｔａに基づいて一方のＣＭＯＳスイッチ３６がオン状態にされるとき、他方のＣＭＯＳスイッチ３７はオフ状態にされる。ＣＭＯＳスイッチ３７の他端にはＮＭＯＳ３４及びＰＭＯＳ３５それぞれのソース・ドレイン間の一端が接続されている。ＮＭＯＳ３４のソース・ドレイン間の他端はグランド電位ｖｓｓの供給ノードに接続され、ＰＭＯＳ３５のソース・ドレイン間の他端は電源電圧ｖｄｄの供給ノードに接続されている。ＮＭＯＳ３４のゲート電極には制御信号ＳＷｃが供給され、ＰＭＯＳ３５のゲート電極には制御信号ＳＷｄが供給される。
【００２２】
次に、上記構成でなるＮＡＮＤ型フラッシュメモリの動作について概略的に説明する。
【００２３】
［書き込み動作］
メモリセルにデータを書き込む場合、予め図２中のラッチ回路２４に記憶された書き込みデータがセンス回路２２内のラッチ回路３９に取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、ラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａは、Ｄａｔａ＝Ｈレベル、／Ｄａｔａ＝Ｌレベルとなる。他方、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａは、Ｄａｔａ＝Ｌレベル、／Ｄａｔａ＝Ｈレベルとなる。また、データを書き込む場合、制御信号ＳＷｃ及びＳＷｄが共にＨレベルとなり、ＮＭＯＳ３４がオン状態になる。
【００２４】
次に、クランプ制御信号Ｃｌａｍｐ＿Ｅ及びＣｌａｍｐ＿ＤがＨレベルになる。ここで、Ｄａｔａ＝Ｈレベル、／Ｄａｔａ＝Ｌレベルの場合、すなわち、書き込みデータが書き込みを示すＬレベルであると、ＣＭＯＳスイッチ３６がオフし、ＣＭＯＳスイッチ３７がオンし、ビット線ＢＬは、ＮＭＯＳ２１、ＣＭＯＳスイッチ３７、及びＮＭＯＳ３４を介してグランド電位ｖｓｓに設定される。この状態で、選択されたメモリセルＭＣの選択ゲート電極に接続されているワード線ＷＬがプログラム電圧Ｖｐｇｍになると、選択メモリセルにデータが書き込まれる。
【００２５】
一方、書き込みデータが非書き込みを示すＨレベルであると、ＣＭＯＳスイッチ３６がオンし、ＣＭＯＳスイッチ３７がオフし、ビット線ＢＬは、ＮＭＯＳ３３、ＣＭＯＳスイッチ３６、及びＮＭＯＳ２１を介して電源電圧ｖｄｄに設定される。このため、選択されたメモリセルＭＣの選択ゲート電極に接続されているワード線ＷＬがプログラム電圧Ｖｐｇｍになると、選択メモリセルのチャネル領域が高い電位にブーストされるため、データの書き込みは行われない。
【００２６】
［読み出し動作］
メモリセルからデータを読み出す場合、予めラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａは、Ｄａｔａ＝Ｌレベル、／Ｄａｔａ＝Ｈレベルとなる。この後、制御信号ＳＷａ〜ＳＷｄがＨレベルとなり、クランプ制御信号Ｃｌａｍｐ＿Ｅ及びＣｌａｍｐ＿ＤがＨレベルになる。これにより、ＮＭＯＳ３１、３２、３３、２１がオンし、ＣＭＯＳスイッチ３６がオンするので、ビット線ＢＬが電源電圧ｖｄｄによってＨレベルに充電され、キャパシタ４０の一端のノードもｖｄｄによってＨレベルに充電される。ここで、ビット線ＢＬに接続されている選択されたメモリセルの閾値が読み出しレベルより高い場合、メモリセルはオフ状態になり、ビット線ＢＬはＨレベルのまま維持される。また、キャパシタ４０の一端のノードもＨレベルのまま維持される。他方、ビット線ＢＬに接続されている選択されたメモリセルの閾値が読み出しレベルより低い場合、メモリセルがオン状態になり、ビット線ＢＬは選択されたメモリセルを含むＮＡＮＤセルを介してＬレベルに放電される。これに伴って、キャパシタ４０の一端のノードもＬレベルに放電される。
【００２７】
次にストローブ信号ＳＴＢに基づいてクロックドインバータ３８が動作し、キャパシタ４０の一端のノードの信号がラッチ回路３９に転送される。ここで、キャパシタ４０の一端のノードの信号がＨレベルの場合、クロックドインバータ３８の出力信号はＬレベルとなり、ラッチ回路３９は、Ｄａｔａ＝Ｌレベル、／Ｄａｔａ＝Ｈレベルの相補データをラッチする。他方、キャパシタ４０の一端のノードの信号がＬレベルの場合、クロックドインバータ３８の出力信号はＨレベルとなり、ラッチ回路３９は、Ｄａｔａ＝Ｈレベル、／Ｄａｔａ＝Ｌレベルの相補データをラッチする。この後、ラッチ回路３９のデータが、演算回路２３を介してラッチ回路２４に転送される。
【００２８】
［書き込みベリファイ動作］
メモリセルに４値（２ビット）のデータを記憶させる場合、メモリセルは４通りの閾値の何れかを持つように書込みが行われる。そして、書き込みが行われた後のベリファイ動作の際に、互いに異なる３種類のベリファイレベルに基づいてメモリセルのデータがセンスされる。３種類のベリファイレベルを例えばＡレベル、Ｂレベル、Ｃレベル（Ａ＜Ｂ＜Ｃ）とすると、書き込み後にＡレベルのベリファイ動作、Ｂレベルのベリファイ動作、Ｃレベルのベリファイ動作が連続して行われる。ベリファイレベルは、選択されたメモリセルの制御ゲート電極に接続されているワード線の電圧を段階的に上昇させることによって変えることができる。
【００２９】
次に、書き込みベリファイ動作を図４のタイミングチャートを参照して説明する。図４のタイミングチャートは、最も低いベリファイレベルであるＡレベルでのベリファイ動作を示している。書き込みベリファイ動作は、読み出し動作とほぼ同じであるが、制御信号ＳＷｃ、ＳＷｄがＬレベルにされる点が異なる。これにより、センス回路２２内のＮＭＯＳ３４がオフし、ＰＭＯＳ３５がオンする。
【００３０】
メモリセルの書込みデータをベリファイする場合、予めラッチ回路３９でラッチされる相補データＤａｔａ，／Ｄａｔａは、Ｄａｔａ＝Ｌレベル、／Ｄａｔａ＝Ｈレベルとなる。この後、制御信号ＳＷａ、ＳＷｃがＨレベルとなり、クランプ制御信号Ｃｌａｍｐ＿Ｅ及びＣｌａｍｐ＿ＤがＨレベルになる。これにより、ＮＭＯＳ３１、３２、３３、２１がオンし、かつＣＭＯＳスイッチ３６がオンするので、ビット線ＢＬがｖｄｄによってＨレベル（ｖｂｌｃ）に充電され、キャパシタ４０の一端のノードもＨレベルに充電される。
【００３１】
次に、制御信号ＳＷａがＬレベルとなり、ＮＭＯＳ３１がオフすることにより、センス期間が開始される。ここで、ビット線ＢＬに接続されている選択されたメモリセルの閾値が読み出しレベル（ワード線ＷＬの電圧）より高い場合、つまり閾値が所望値に達しているメモリセルはオフ状態になり、ビット線ＢＬはＨレベルのまま維持される。また、キャパシタ４０の一端のノードもＨレベルのまま維持される。他方、ビット線ＢＬに接続されている選択されたメモリセルの閾値が読み出しレベルより低い場合、すなわち閾値が上がりきらずにメモリセル電流が多いメモリセルでは、ビット線ＢＬがＬレベルに放電される。これに伴って、キャパシタ４０の一端のノードもＬレベルに放電される。その後、制御信号ＳＷｂがＬレベルとなり、ＮＭＯＳ３２がオフすることにより、センス期間が終了する。
【００３２】
センス期間の終了後にストローブ信号ＳＴＢに基づいてクロックドインバータ３８が動作し、キャパシタ４０の一端のノードの信号がラッチ回路３９に転送される。ここで、閾値が上がりきらずにメモリセル電流が多いメモリセルの場合、キャパシタ４０の一端のノードの信号はＬレベルとなっており、クロックドインバータ３８の出力信号はＨレベルとなり、ラッチ回路３９は、Ｄａｔａ＝Ｈレベル、／Ｄａｔａ＝Ｌレベルの相補データをラッチする。
【００３３】
すなわち、ベリファイ結果がＮＧのメモリセルについては、センス期間の終了後にＣＭＯＳスイッチ３７がオンし、ビット線ＢＬは、ＰＭＯＳ３５、ＣＭＯＳスイッチ３７及びＮＭＯＳ２１を介して電源電圧ｖｄｄにより充電されるので、ロックアウトはされず、高い電圧ｖｂｌｃのまま維持される。このような書き込みベリファイ動作は、同じブロック内の複数のメモリセルにおいて並列的に行われており、ベリファイ結果がＮＧのメモリセルが接続されているビット線ＢＬは、他のメモリセルのベリファイ期間中、電圧ｖｂｌｃのまま維持される。
【００３４】
図５は、図２中の１つのブロック内で行方向に隣り合う複数のメモリセルの素子構造を示す断面図である。図５中の符号５１はメモリセルの浮遊ゲート電極（ＦＧ）、符号５２は制御ゲート電極（ＣＧ）であり、符号５３はメモリセルのチャネル領域である。図５中、中央部に位置するメモリセルではベリファイ動作が行われており、そのチャネル領域５３はビット線の電圧ｖｂｌｃに設定されている。また、その両側に位置する２つのメモリセルは、ベリファイ期間にベリファイ結果がＮＧと判定されてＰＶ非対象とされ、それぞれのチャネル領域５３はロックアウトされたビット線の電圧ｖｓｓに設定されている。このような状況において、ベリファイ動作が続けて行われている中央部に位置するメモリセルのチャネル領域５３が、その両側に位置するＰＶ非対象のメモリセルのチャネル領域５３の電圧ｖｓｓの影響を受け、実際には閾値が上がりきっていないにもかかわらず、隣接ＮＡＮＤチャネル効果により、閾値が上がってみえ、ＰＶを誤ってパスする恐れがある。
【００３５】
しかし、本実施形態では、ベリファイ結果がＮＧのメモリセルについては、ビット線ＢＬはロックアウトされず、高い電圧ｖｂｌｃに設定される。このため、ベリファイ動作が続けて行われている中央部に位置するメモリセルでは、隣接ＮＡＮＤチャネル効果の影響を受けず、ＰＶを誤ってパスすることが防止される。
【００３６】
（第２の実施形態）
ところで、メモリセルに多値のデータの書き込みを行う場合、メモリセル同士の閾値変動の干渉を抑制するために、最終的な閾値の状態にデータ書き込みが行われる前に、最終的な閾値よりも低い閾値の状態にデータ書き込みが行われる。
【００３７】
図６は、４値（２ビット）のデータの書き込みを行う場合のメモリセルの閾値の遷移状態を示している。初期状態では図６（ａ）に示すように、全てのメモリセルは閾値が最も低い消去状態（Ｅ）であり、書き込み動作を繰り返し行うことにより、メモリセルは閾値が粗い多値状態（ＡＲ、ＢＲ、ＣＲ）（図６（ｂ））から最終的な閾値の状態（Ａ、Ｂ、Ｃ）（図６（ｃ））に遷移する。なお、図６中、ＡＲＶ、ＢＲＶ、ＣＲＶは粗い多値状態に書き込みを行った後のベリファイ動作で使用されるベリファイレベルであり、ＡＶ、ＢＶ、ＣＶは最終的な多値状態に書き込みを行った後のベリファイ動作で使用されるベリファイレベルである。
【００３８】
第１の実施形態で説明したような、データ書き込み後のベリファイ結果がＮＧのメモリセルについてビット線ＢＬをロックアウトせず、高い電圧ｖｂｌｃに設定する動作は、連続する全てのベリファイ動作の際に実施することが考えられる。しかし、全てのベリファイ動作の際に、ベリファイ結果がＮＧのメモリセルに接続されているビット線ＢＬを高い電圧ｖｂｌｃに設定すると、消費電流が増加する恐れがある。
【００３９】
そこで、第２の実施形態では、メモリセルに対して最終的な閾値の状態にデータ書き込みが行われている過渡状態の間（図６（ｃ））、もしくはその前の最終的な閾値よりも低い閾値の状態にデータ書き込みが行われている過渡状態の間（図６（ｂ））のいずれか一方に対して、センス回路２２は、ベリファイ結果が不良と判定したメモリセルが接続されているビット線を高電位に設定するように制御する。このようにすれば、消費電流の増加を抑制することができる。
【００４０】
（第３の実施形態）
ところで、隣接ＮＡＮＤチャネル効果は、図７（ａ）、（ｂ）に示すように、書き込みの初期状態、つまり、大多数のメモリセルがまだＰＶをパスしない状態のときに多く発生し、書き込みの後期状態では少なくなっていく。また、通常、一度でもＰＶをパスしたメモリセルは、それ以降のＰＶでＮＧとなったとしても、再書込みを行わないようにして、センス回路の不感帯に起因する過書き込みを防止している。このため、書き込みの初期状態で、隣接ＮＡＮＤチャネル効果により、ＰＶを誤パスしたメモリセルは、それ以降、書き込み不足のまま、取り残されることになる。なお、図７（ａ）、（ｂ）中の丸印は、隣接ＮＡＮＤチャネル効果により、ＰＶを誤パスしたメモリセルを示している。
【００４１】
そこで、本実施形態では、本来の書き込み動作の終了後に追加の再書き込み動作を行う。本来の書き込み動作の終了後、センス回路２２内のラッチ回路３９には、データ書き込み後のセンスデータ（ベリファイ結果）が記憶される。従って、追加の書き込みを行う前に、ラッチ回路３９に記憶されているベリファイ結果をリセットし、書き込みデータを記憶させて再書込み動作を行う。一度書き込みが終了しているので、メモリセルの状態は書き込み終了状態になっており、隣接ＮＡＮＤチャネル効果は少なくなっている。そのため、本来の書き込み動作の後のベリファイ動作で、隣接ＮＡＮＤチャネル効果の影響によりＰＶを誤パスしたメモリセルについても、再書き込み動作時には正しくＰＶされる、つまりＰＶがＮＧとなり、その後は、図８に示すように書き込み不足を回避することができる。なお、本実施形態では、追加の書き込み動作が行われている過渡状態の間のベリファイ動作においてＮＧと判断した場合、ベリファイ期間中、そのメモリセルが接続されているビット線を高電位（ｖｂｌｃ）もしくは低電位（ｖｓｓ）のいずれか一方に設定してよい。
【００４２】
（第４の実施形態）
第３の実施形態において、ベリファイ時にパスすると、ビット線制御回路２内のラッチ回路２４のデータが初期状態、つまり“１１”の状態にクリアされ、追加の再書き込み時に必要な書き込みデータが失われる。このため、何らかの手段で書き込みデータを取得する必要がある。このような場合には、外部からデータ入出力端子５に書き込みデータを供給し、データ入出力バッファ４を介してビット線制御回路２内のラッチ回路２４に転送してもよい。しかし、本実施形態では、図９に示すように、メモリ内部で通常のＰＶレベルよりも低いＰＶレベル、例えばＡＬＶ、ＢＬＶ、ＣＬＶを設定し、書き込み終了後のメモリセルからデータを読み出す動作を行って書き込みデータを復元し、復元された書き込みデータを用いてセンス回路２２に対し、メモリセルへのデータの再書き込み動作を行わせる。
【００４３】
このように上述した種々の実施形態によれば、隣接ＮＡＮＤチャネル効果の影響を受けず、ＰＶを誤ってパスすることが防止される。
【符号の説明】
【００４４】
１…メモリセルアレイ（ＭＣＡ）、２…ビット制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、２２…センス回路、２３…演算回路、２４…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011253579.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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