(57)【要約】【課題】欠陥箇所を容易に特定できるようにする。【解決手段】電気的機能部はアクティブモードおよびスタンバイモードに応じて電気的に動作する。この電気的機能部は、アクティブモードでは複数のノードの電圧が変化して所定の電気的動作を行う。また、電気的機能部は、スタンバイモードでは複数のノードのうち少なくとも２つ以上のノードの電位が同一の所定電位となるが、スタンバイモードにおいて外部コマンドが与えられることに応じて同一の所定電位となる２つのノードに電位差が与えられるように構成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
アクティブモードおよびスタンバイモードに応じて電気的に動作し、前記アクティブモードでは複数のノードの電圧が変化して所定の電気的動作を行うと共に前記スタンバイモードでは前記複数のノードのうち少なくとも２つ以上のノードの電位が同一の所定電位となる電気的機能部と、
前記スタンバイモードにおいてテストモードへ切り替えるための外部コマンドを受信するための外部コマンド受信部を備え、
前記電気的機能部は、前記テストモードにおいて前記スタンバイモードにて同一の所定電位となる前記２つのノードに電位差を与えることを特徴とする半導体装置。
【請求項２】
前記外部コマンド受信部は、前記外部コマンドが与えられるテストパッドを備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電気的機能部は複数設けられ、
前記複数の電気的機能部は、同一の前記外部コマンドが与えられることにより前記複数の電気的機能部の全ての前記２つのノードに電位差を与えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電気的機能部は複数設けられ、
前記複数の電気的機能部は、互いに独立した前記外部コマンドが与えられることにより前記複数の電気的機能部に対し独立して前記２つのノードに電位差を与えることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
【請求項５】
前記電気的機能部は昇圧回路を備え、
前記昇圧回路は、複数のキャパシタおよび複数の一方向通電素子を組み合わせて構成され、クロックパルスに応じて前記複数のキャパシタに電圧を印加し前記一方向通電素子を通じて基準電圧をクロックパルスに応じて昇圧し、
前記複数のキャパシタは前記スタンバイモードにおいてそれぞれ端子間電圧が０とし、
前記複数のキャパシタの一方の端子には、前記テストモードにおいて前記基準電圧を通電することを特徴とする請求項１ないし４の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、欠陥箇所を特定するための解析が行われる半導体装置に関する。
【背景技術】
【０００２】
半導体集積技術は、各種回路を微細化して構成するために必要不可欠な技術である。近年、半導体装置は、高速化と機能の多様化の要求に伴い半導体素子や配線の微細化、高集積化が進められており欠陥なく製造することが困難となっている。欠陥を少なくするため、高集積化された半導体装置の中から原因となった欠陥箇所を特定し、故障メカニズムを推定し、原因を取り除く作業を必要とする（例えば、特許文献１参照）。
【０００３】
このうち、欠陥箇所を特定するため、発光顕微鏡、ＯＢＩＲＣＨ解析装置を用いて解析する手法（所謂、発光解析手法）が用いられる。このような解析は、電気的機能部が動作することで行われ、当該電気的機能部から異常発光を検知しレイアウトパターンと重ね合わせることによって欠陥箇所を特定するための手がかりにすることができる。
【０００４】
ところで、半導体装置全体が実動作するアクティブモードにおいては、半導体装置の各ノードの電位が変化するため、前記の解析手法を用いると外部から検査箇所を限定したり欠陥箇所を特定したりすることが困難となる。したがって、欠陥箇所の特定が必要な電気的機能部をスタンバイモードで動作させ、各ノードの電位を安定化した上で解析すると良い。
【０００５】
しかしながら、電気的機能部をスタンバイモードで動作させると、検査対象箇所における２つのノード間の電位がほぼ同電位となることもある。例えば、２つのノード間がショート不良を生じている場合であっても、スタンバイモードにおいて各ノード電位が共に同電位となればリーク電流は発生しないため、当該検査対象箇所が発光することはなく不良箇所を特定することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−９６６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
欠陥箇所を容易に特定できるようにした半導体装置を提供する。
【課題を解決するための手段】
【０００８】
半導体装置の実施形態は、アクティブモードおよびスタンバイモードに応じて動作する電気的機能部と、スタンバイモードにおいてテストモードへ切り替えるための外部コマンドを受信するための外部コマンド受信部を具備した構成を対象としている。この電気的機能部は、アクティブモードでは複数のノードの電圧が変化して所定の電気的動作を行う。また、電気的機能部は、スタンバイモードでは複数のノードのうち少なくとも２つ以上のノードの電位が同一の所定電位となるが、テストモードにおいてスタンバイモードにて同一の所定電位となる２つのノードに電位差が与えられるように構成されている。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の電気的構成を示すブロック図
【図２】チップレイアウトを概略的に示す配置図
【図３】昇圧回路の電気的構成図
【図４】第２実施形態におけるテスト信号の印加形態を示す説明図
【図５】第３実施形態における図４相当図
【図６】第４実施形態における図２相当図
【図７】カラムプリデコーダの電気的構成図
【図８】各モードにおける真理値表を示す図
【図９】比較例を示す図７相当図
【図１０】比較例を示す図８相当図
【発明を実施するための形態】
【００１０】
以下、半導体装置を不揮発性半導体記憶装置に適用した実施形態について図面を参照しながら説明する。
（第１実施形態）
本実施形態では、特に昇圧回路を構成するキャパシタの端子間ショートの不具合箇所を特定するための形態について示すものであり、以下、図１ないし図３を参照しながら説明する。
【００１１】
図１は、不揮発性半導体記憶装置としてのフラッシュメモリ装置の電気的構成ブロックの要部の一例を示している。この図１に示すように、このフラッシュメモリ装置１は、周辺回路２およびメモリコア回路３を備える。メモリコア回路３は、電気的に書換可能な不揮発性のメモリセルをマトリクス状に配列したメモリセルアレイ３ａと、センスアンプ回路３ｂと、カラムデコーダ３ｃと、ロウデコーダ３ｄとを備える。メモリセルアレイ３ａは、例えばＮＡＮＤ型の場合、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続して構成されたセルユニットを多数を備えて構成される。このセルユニットは図示Ｘ方向に沿ってワード線、選択ゲート線により複数接続されておりこれによりブロックを構成する。このブロックとは消去の最小単位を表している。
【００１２】
周辺回路２は、制御回路４、Ｉ／Ｏバッファ５、コマンドデコーダ６、アドレスレジスタ７、内部電位発生回路８などを接続して構成され、メモリコア回路３を制御する。ロウデコーダ３ｂ、カラムデコーダ３ｃはメモリセルアレイ３ａの行列選択を行う。各デコーダ３ｂ、３ｃはメモリセルアレイ３ａ内のブロック毎に設けられている。センスアンプ回路３ｂは、メモリセルアレイ３ａの読み出しデータをセンスし、また、Ｉ／Ｏバッファ５を介して外部から供給される書き込みデータを一時的に保持する。
【００１３】
アドレスレジスタ７は、Ｉ／Ｏバッファ５を介して外部から与えられるアドレスに応じてメモリセルアレイ３ａのアドレスを保持する。コマンドデコーダ６はＩ／Ｏバッファ５を介して入力される外部コマンドをデコードし、内部電位発生回路８や制御回路４に出力する。本実施形態では、コマンドデコーダ６は昇圧回路のテストコマンドが与えられると当該テストコマンドに応じたテスト信号ＣＭＤ＿ｃｈｅｃｋを内部電位発生回路の昇圧回路８ａに印加する。制御回路４は当該コマンドレジスタ６のコマンドに応じて動作制御を行う。
【００１４】
内部電位発生回路８は、データの書換（書込／消去／ベリファイ読出）時、読出時の各アクティブモードに応じて例えば互いに異なる昇圧電位を発生する複数の昇圧回路８ａを備える。この昇圧回路８ａの電気的構成は後述する。
【００１５】
図２は、半導体チップ内の平面レイアウト構成を概略的に示す配置図である。半導体チップ９内には、その平面端部に位置してパッド１０が複数配列されており、このパッド１０に隣接して周辺回路２が構成されている。周辺回路２の周辺にはメモリコア回路３が構成されている。
【００１６】
半導体チップ９内において、メモリコア回路３は図示Ｘ方向に２プレーンに分割されており、これらの２プレーンのメモリコア回路３がそれぞれセンスアンプ回路３ｂ、カラムデコーダ３ｃ、ロウデコーダ３ｄを備える。
【００１７】
図２に示すように、センスアンプ回路３ｂはメモリセルアレイ３ａの図示Ｙ方向下に配置されており、カラムデコーダ３ｃはセンスアンプ回路３ｂの図示Ｙ方向下に配置されている。また、ロウデコーダ３ｄはメモリセルアレイ３ａの図示Ｘ方向左／右に配置されている。なおＸ方向とＹ方向は互いに直交する方向となっている。
【００１８】
図３は、昇圧回路の電気的構成を示している。この図３に示すように、昇圧回路８ａは、ＮＯＲゲートＧ１、ＮＡＮＤゲートＧ２、Ｇ３、インバータＩＮＶ１〜ＩＮＶ６、キャパシタＣ１〜Ｃ３、高耐圧型のエンハンスメント型のＭＯＳトランジスタＱＥ１〜ＱＥ４、高耐圧型のＩタイプのＭＯＳトランジスタＱＩ１〜ＱＩ４（一方向通電素子）を図示形態で接続して構成される。トランジスタＱＥ３、ＱＥ４はオンオフ可能なスイッチング素子として構成されている。
【００１９】
入力電圧ノードＮＶＤＤには入力電圧ＶＤＤ（例えば４Ｖ）が与えられている。この入力電圧ノードＮＶＤＤには、エンハンスメント型のＭＯＳトランジスタＱＥ１が接続されており、このＭＯＳトランジスタＱＥ１にはキャパシタＣ１の一方の端子が共通に接続されている。このノードＮ１と高電圧出力端子ＨＶとの間には、しきい値電圧を０Ｖ付近に調整した所謂ＩタイプのＮチャネル型ＭＯＳトランジスタＱＩ１〜ＱＩ３が直列接続されている。これらのＭＯＳトランジスタＱＩ１〜ＱＩ３はダイオード接続されており電荷転送用に構成されている。入力電圧ノードＮＶＤＤと高電圧出力端子ＨＶとの間には、エンハンスメント型のＭＯＳトランジスタＱＥ２がダイオード接続された状態で逆流防止用に構成されている。
【００２０】
ＭＯＳトランジスタＱＩ１〜ＱＩ３のそれぞれの共通接続点をノードＮ２、Ｎ３とすると、これらのノードＮ２、Ｎ３には、それぞれキャパシタＣ２、Ｃ３の一方の端子が接続されている。これらのキャパシタＣ１〜Ｃ３は、それぞれ、ゲートを有するＭＯＳトランジスタのバックゲート、ドレイン、ソースをそれぞれ導通接続して構成されている。これらのキャパシタＣ１〜Ｃ３は、チャージポンプ用に構成されるため、時定数を少なくしながらカップリング比を高めて容量値を大きく構成する必要がある。したがって、比較的断面積を大きく構成する必要があると共に、高電圧が印加されやすく欠陥が発生する可能性が高い箇所とされている。
【００２１】
他方、制御回路４は、クロック信号ＣＬＫ、イネーブル信号Ｅｎａｂｌｅを生成するが、イネーブル信号ＥｎａｂｌｅをゲートＧ１〜Ｇ３に与えると共に、クロック信号ＣＬＫをＮＡＮＤゲートＧ２に与えるように接続されている。また、コマンドデコーダ６はテスト信号ＣＭＤ＿ｃｈｅｃｋをＮＯＲゲートＧ１に入力させるように接続されている。
【００２２】
ＮＯＲゲートＧ１の出力は切換用のトランジスタＱＥ３のゲート（制御端子）に与えられている。このトランジスタＱＥ３のソース（基準端子）はグランドに接続されており、このドレイン（出力端子）はトランジスタＱＩ４のソースに接続されている。トランジスタＱＩ４のドレインはトランジスタＱＩ３のソースおよび高電圧出力端子ＨＶに接続されており、トランジスタＱＩ４のゲート（制御端子）には電源電圧ＶＤＤが与えられる。
【００２３】
ＮＡＮＤゲートＧ２の出力はインバータＩＮＶ１に入力されると共にＮＡＮＤゲートＧ３にも入力されている。インバータＩＮＶ１〜ＩＮＶ３は従属接続されバッファとして機能し、このバッファ信号はキャパシタＣ２の他方の端子に入力されている。
【００２４】
ＮＡＮＤゲートＧ３の出力はインバータＩＮＶ４に入力されている。インバータＩＮＶ４〜ＩＮＶ６は従属接続されバッファとして機能し、このバッファ信号はキャパシタＣ１およびＣ３の他方の端子に入力されている。
【００２５】
上記構成の作用について説明する。制御回路４が、アクティブモードにおいてイネーブル信号Ｅｎａｂｌｅを「Ｈ」として出力したときには、ＮＡＮＤゲートＧ２およびＧ３の作用によりクロック信号ＣＬＫは有効化され、スタンバイモードにおいてイネーブル信号Ｅｎａｂｌｅを「Ｌ」で出力したときにはクロック信号ＣＬＫは無効化される。
【００２６】
アクティブモードにおいては、ＮＡＮＤゲートＧ３の作用により、インバータＩＮＶ１〜ＩＮＶ３とインバータＩＮＶ４〜ＩＮＶ６とは相補的なパルス信号を出力する。このとき、キャパシタＣ１〜Ｃ３が昇圧電圧を出力し、トランジスタＱＩ１〜ＱＩ３の一方向通電作用により高電圧出力端子ＨＶには高圧（例えば２０Ｖ）の昇圧電圧が出力される。
【００２７】
スタンバイモードにおいては、前述したようにクロック信号ＣＬＫは無効化されることになり、イネーブル信号Ｅｎａｂｌｅの「Ｌ」に応じて、各バッファの最終段（インバータＩＮＶ３、ＩＮＶ６）の出力は共に「Ｌ」となる。スタンバイモードでは、コマンドデコーダ６を通じてテスト信号ＣＭＤ＿ｃｈｅｃｋが「Ｌ」として出力されている。この場合、ＮＯＲゲートＧ１の入力には共に「Ｌ」が与えられることになり、ＮＯＲゲートＧ１は「Ｈ」を出力する。するとトランジスタＱＥ３はオンすることになり高電圧出力端子ＨＶの電位はグランド電位に固定される。
【００２８】
このスタンバイモードにおいては、トランジスタＱＥ１がオフでトランジスタＱＥ３がオンするため、各キャパシタＣ１〜Ｃ３の一方の端子の電位はグランド電位に固定される。しかも、各バッファの最終段（インバータＩＮＶ３、ＩＮＶ６）の出力も「Ｌ」となるため、キャパシタＣ１〜Ｃ３の他方の端子の電位もほぼグランド電位となる。
【００２９】
このような場合、スタンバイモードでは各キャパシタＣ１〜Ｃ３の両端子間電圧は０Ｖとなるため、各キャパシタＣ１〜Ｃ３を構成するゲート電極、ゲート絶縁膜などの電気的構成要素の欠陥を検出することが困難となる。これは、各電気的構成要素間に印加される電位差に基いて欠陥を検出し不良を解析するテスト方法を採用している場合には、原理的に欠陥検出できないためである。
【００３０】
そこで、本実施形態に係るテストモードにおいて、昇圧回路８ａにテストコマンドに応じたテスト信号ＣＭＤ＿ｃｈｅｃｋを入力させるための外部コマンド受信部を備える。コマンドデコーダ６を通じてテスト信号ＣＭＤ＿ｃｈｅｃｋが「Ｈ」として昇圧回路８ａに与えられることによってテストモードに移行する。
【００３１】
テストモードにおいては、コマンドデコーダ６を通じてテスト信号ＣＭＤ＿ｃｈｅｃｋが「Ｈ」で出力されているとき、ＮＯＲゲートＧ１は「Ｌ」を出力するためトランジスタＱＥ３はオフすることになり高電圧出力端子ＨＶの電位は浮く。
【００３２】
他方、テスト信号ＣＭＤ＿ｃｈｅｃｋがトランジスタＱＥ４のゲート（制御端子）に「Ｈ」（オン信号）として与えられるため当該トランジスタＱＥ４はオンする。これにより、（電圧ＶＤＤ−トランジスタＱＥ４のオン電圧）＝所定の数Ｖ（例えば３Ｖ）がノードＮ１〜Ｎ３（キャパシタＣ１〜Ｃ３の一方の端子）に印加されることになり、テストモードにおいては、各キャパシタＣ１〜Ｃ３の両端子間に電位差が与えられることになる。
【００３３】
テストモードでは、例えば、発光顕微鏡や発熱画像解析装置、ＯＢＩＲＣＨ法 (Optical Beam Induced Resistance Change)を用いて解析することができる。ＯＢＩＲＣＨ法は、レーザ照射時の発熱による電気抵抗の変化が故障箇所で異なることを利用している。欠陥が存在する場合には、キャパシタＣ１〜Ｃ３のゲートの欠陥箇所からリーク電流を生じることになるため、発光解析で容易に欠陥箇所を発見することができる。この方法を適用すると、電流が流れる配線を可視化することができ、リーク電流経路（故障箇所）を容易に特定できる。
【００３４】
例えば、トランジスタＱＥ４、ＮＯＲゲートＧ１が構成されていない場合、スタンバイモードにおいてトランジスタＱＥ１がオフ、トランジスタＱＥ３がオンしているときには、ノードＮ１〜Ｎ３の電位は０Ｖとなるため、キャパシタＣ１〜Ｃ３の両端子間に電圧が印加されることはない。
【００３５】
本実施形態によれば、フラッシュメモリ装置１は、スタンバイモードにおいて外部コマンド（テストコマンド）が与えられることによってテストモードに移行し、昇圧回路８ａはテスト信号ＣＭＤ＿ｃｈｅｃｋが与えられることに応じて各キャパシタＣ１〜Ｃ３に端子間電圧が印加されることになり、昇圧回路８ａ内の特にキャパシタＣ１〜Ｃ３の構造上の不具合などをテストできるようになり、リーク電流を容易に検出でき、欠陥箇所を容易に特定できる。
【００３６】
また、テストモードにおいてテスト信号ＣＭＤ＿ｃｈｅｃｋが「Ｈ」として昇圧回路８ａに与えられるため、トランジスタＱＥ４がオン、トランジスタＱＥ３がオフすることで、ノードＮ１〜Ｎ３に正電位が与えられるようになり、各キャパシタＣ１〜Ｃ３の両端子間に電位差を与えることができ、キャパシタＣ１〜Ｃ３の欠陥箇所を容易に特定できる。これにより欠陥解析を容易に実施できる。
【００３７】
（第２実施形態）
図４は、第２実施形態を示すものであり、複数の昇圧回路に共通のテスト信号を与える形態を示している。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００３８】
図４に示すように、フラッシュメモリ装置１は、データの書換（書込／消去／ベリファイ読出）時、読出時などにおいて所望の電圧を所定部位に印加するため昇圧回路８ａを複数ブロック内蔵している。そこで、本実施形態では、これらの複数の昇圧回路８ａに同一のテスト信号ＣＭＤ＿ｃｈｅｃｋが印加されるようになっている。すると、全ての昇圧回路８ａをスタンバイモードからテストモードに切り替えることができ、全ての昇圧回路８ａを一括でテストモードにして一括テストを行うことができる。
【００３９】
本実施形態によれば、スタンバイモードにおいて複数の昇圧回路８ａに同一の外部コマンドが与えられることにより複数の昇圧回路８ａのキャパシタＣ１〜Ｃ３の全てに端子間電圧を印加してテストモードにできるため、複数の昇圧回路８ａを全て一括でテストすることができる。複数の昇圧回路８ａに与えるテスト信号ＣＭＤ＿ｃｈｅｃｋの配線を１本で共通化でき、配線数を低減することができる。
【００４０】
（第３実施形態）
図５は、第３実施形態を示すものであり、複数の昇圧回路にそれぞれ異なるテスト信号を与える形態を示している。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００４１】
本実施形態では、図５に示すように、複数の昇圧回路８ａに対し互いに独立した外部コマンドに応じたテスト信号ＣＭＤ＿ｃｈｅｃｋ（＜１＞〜＜ｉ＞）が印加されるように構成されている。すると、複数の昇圧回路８ａを個別にスタンバイモード、テストモードに切り替えることができ、複数の昇圧回路８ａを個別にテストモードにしてテストを行うことができる。この方式を採用すると、電流値をモニターすることで発光解析を行わなくてもどの昇圧回路８ａに不良箇所が存在するのか推定することができる。
【００４２】
本実施形態によれば、スタンバイモードにおいて複数の昇圧回路８ａに互いに独立した外部コマンドが与えられることにより複数の昇圧回路８ａのキャパシタＣ１〜Ｃ３に独立して端子間電圧を印加してテストモードにできるため、複数の昇圧回路８ａを独立してテストすることができる。
【００４３】
（第４実施形態）
図６ないし図１０は、第４実施形態を示すものであり、周辺回路内のカラムプリデコーダ回路の配線ショート不具合箇所を特定するための形態を示している。
【００４４】
図６（ａ）は構成レイアウトを概略的に示している。前述実施形態では図示を省略しているが、フラッシュメモリ装置１は、周辺回路２内にカラムプリデコーダ２ａを内蔵して構成されている。このカラムプリデコーダ２ａの出力は、ｎビットのカラム選択線Ｘ０〜Ｘｎ−１を通じてコア部にあたるカラムデコーダ３ｃまで接続されている。
【００４５】
カラムプリデコーダ２ａは、周辺回路２内の例えばＸ方向の端部に配置されており、カラム選択線Ｘ０〜Ｘｎ−１は、カラムプリデコーダ２ａの構成領域から半導体チップ９内のＸ方向一端から他端にかけて延設されている。
【００４６】
図６（ｂ）は、カラム選択線の配置形態を概略的に示している。カラム選択線Ｘ０〜Ｘｎ−１は、Ｘ方向に沿って延設されると共にＹ方向に離間して互いに隣接配置されている。カラム選択線Ｘ０〜Ｘｎ−１はチップ９内を所定の一方向に延設して構成されているため、その他の電気信号線に比較しても長く、これらのカラム選択線（カラム選択信号）Ｘ０〜Ｘｎ−１が互いにショート不良の不具合を生じる可能性が比較的高くなってしまう。
【００４７】
そこで、本実施形態では、制御回路４がカラムプリデコーダ２ａにテスト信号ＣＭＤ＿ｅｖｅｎを与えるための外部コマンド受信部を備える。このテスト信号ＣＭＤ＿ｅｖｅｎは、前述のテスト信号ＣＭＤ＿ｃｈｅｃｋに相当する信号であり、カラムプリデコーダ２ａは、このテスト信号ＣＭＤ＿ｅｖｅｎに応じてスタンバイモード、テストモードが切り替わるように構成されている。
【００４８】
図７は、カラムプリデコーダの電気的構成例を示している。  なお、図７ないし図１０では説明を簡単化するため２ビットの例を挙げている。このカラムプリデコーダ２ａは、ＮＡＮＤゲートＧ４０〜Ｇ４３、ＮＯＴゲートＧ５０〜Ｇ５３、ＮＯＲゲートＧ６０、Ｇ６２、ＮＯＴゲートＧ６１、Ｇ６３、ＮＯＴゲートＧ７０〜Ｇ７３を図示形態に接続した制御入力型バッファ回路をカラム選択線の数だけ複数個備えて構成されるものであり、イネーブル信号ＣＥ、アドレス信号Ａ０〜Ａ１を入力する。
【００４９】
図８はこの場合の真理値表を示している。この図８に示すように、制御回路４は、アクティブモードにおいてイネーブル信号／ＣＥを「Ｌ」とし、スタンバイモード、テストモードにおいてイネーブル信号／ＣＥを「Ｈ」とする。制御回路４はスタンバイモードにおいてテスト信号ＣＭＤ＿ｅｖｅｎを「Ｌ」とし、テストモードにおいてテスト信号ＣＭＤ＿ｅｖｅｎを「Ｈ」とする。カラムプリデコーダ２ａは、アクティブモードにおいてアドレス信号Ａ０〜Ａ１の値に応じてカラム選択線Ｘ０〜Ｘ３のうち何れか一本を「Ｈ」としてカラム選択信号Ｘ０〜Ｘ３を出力する。カラムプリデコーダ２ａは、スタンバイモードにおいてはアドレス信号Ａ０〜Ａ１の値に関わらずカラム選択線Ｘ０〜Ｘ３を全て「Ｌ」にして出力する。カラムプリデコーダ２ａは、テストモードにおいてアドレス信号Ａ０〜Ａ１の値に関わらず、偶数番のカラム選択線Ｘ０、Ｘ２を「Ｈ」とし、奇数番のカラム選択線Ｘ１、Ｘ３を「Ｌ」にして出力する。
【００５０】
図９は、図７に対応した比較例を示している。この図９は、カラムプリデコーダ２ａａがＮＯＲゲートＧ６０、Ｇ６２に代えてＮＯＴゲートＧ６０ａ、Ｇ６２ａにより構成されている例を示している。このカラムプリデコーダ２ａａには、テスト信号に応じたモード切替機能は付加されていない。この場合の真理値表は図１０に示すように、スタンバイモードにおいて、カラム選択線（カラム選択信号）Ｘ０〜Ｘ３を「Ｌ」として出力するようになっている（図１０のＥ部分参照）。このとき、前述実施形態と同様にショート不良などの不具合を検出できない虞がある。
【００５１】
本実施形態の構成では、図７に示すように、カラムプリデコーダ２ａ内に、テスト信号ＣＭＤ＿ｅｖｅｎを入力するＮＯＲゲートＧ６０、Ｇ６２が構成されており、テストモードが設けられている。このテストモードでは、偶数番のカラム選択線Ｘ０、Ｘ２に対応して構成されたＮＯＲゲートＧ６０、Ｇ６２にテスト信号ＣＭＤ＿ｅｖｅｎが与えられるようになっているため、隣接する互いのカラム選択線Ｘ０〜Ｘ３に異なるレベル「Ｈ」「Ｌ」を印加できるようになり、ショート不良を容易に検出できるようになる。
【００５２】
以上、説明したように本実施形態によれば、隣接したカラム選択線Ｘ０〜Ｘ３について、テストモードにおいて偶数番のバッファ回路にテスト信号ＣＭＤ＿ｅｖｅｎが入力されるように構成されているため、隣接する互いのカラム選択線Ｘ０〜Ｘ３に異なるレベルを印加できるようになり、ショート不良などの不具合を容易に検出できる。なお、奇数番のバッファ回路にテスト信号ＣＭＤ＿ｏｄｄが入力されるようになっていても良い。
【００５３】
（他の実施形態）
前記した実施形態に限らず、下記の変形または拡張が可能である。フラッシュメモリ装置１はＮＡＮＤ型に限らず、ＮＯＲ型でも同様に適用でき、他のＥＥＰＲＯＭなどの不揮発性半導体記憶装置や他の半導体装置に適用できる。
【００５４】
テスト信号ＣＭＤ＿ｃｈｅｃｋは、テスト用の外部コマンドを入力することによりコマンドデコーダ６が生成するようにした実施形態を示したが、これは、テスト用のパッド１０を別途設けて当該テストパッド１０から外部コマンドに応じてテスト信号が入力されるように構成されていても良い。
【００５５】
なお、これらの実施形態に限定されるものではなく、要旨を逸脱しない範囲内において、様々な変更、追加又は置換等が可能である。
【符号の説明】
【００５６】
図面中、１はフラッシュメモリ装置（半導体装置）、２は周辺回路、２ａはカラムプリデコーダ（電気的機能部）、３はメモリセルアレイ、４は制御回路、５はＩ／Ｏバッファ、６はコマンドデコーダ、７はアドレスレジスタ、８は内部電位発生回路、８ａは昇圧回路（電気的機能部）、９は半導体チップ、１０はパッド、Ｘ０〜Ｘ３はカラム選択線を示す。
【図１】
2011253590.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011253590.tif 000007
【図６】
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【図７】
2011253590.tif 000009
【図８】
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【図９】
2011253590.tif 000011
【図１０】
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