(57)【要約】【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。【解決手段】ｐ+型ゲート領域２をＳｉＣ基板１の内部に埋め込んだ構造とする。これにより、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ+型ゲート領域２がｎ-型チャネル層３に直接接触させられる構造であるため、ｐ+型ゲート領域２から広がる空乏層によって容易にｎ-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面を有する半絶縁性の半導体材料で構成された基板（１）と、
前記基板（１）内における表層部に形成された第１導電型のゲート領域（２）と、
前記基板（１）の前記主表面上もしくは該基板（１）内における表層部に形成され、前記ゲート領域（２）の上に該ゲート領域（２）に接するように形成された第２導電型のチャネル領域（３）と、
前記チャネル領域（３）を挟んで前記ゲート領域（２）の両側にそれぞれ配置され、前記チャネル領域（３）よりも高不純物濃度で構成された第２導電型のソース領域（４ａ）およびドレイン領域（４ｂ）と、
前記ソース領域（４ａ）に電気的に接続されたソース電極（８）と、
前記ドレイン領域（４ｂ）に電気的に接続されたドレイン電極（９）と、
前記ゲート領域（２）と電気的に接続されたゲート電極（１１）と、を備えていることを特徴とするＪＦＥＴを備えた半導体装置。
【請求項２】
前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として炭化珪素基板（１）が用いられていることを特徴とする請求項１に記載のＪＦＥＴを備えた半導体装置。
【請求項３】
前記ゲート領域（２）は、部分的に前記チャネル領域（３）側に向かう凸形状とされており、該凸形状部分が前記チャネル領域（３）と接していることを特徴とする請求項１または２に記載のＪＦＥＴを備えた半導体装置。
【請求項４】
前記チャネル領域（３）の表面に、前記ゲート領域（２）よりも低不純物濃度で構成された第１導電型のバッファ層（５）が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載のＪＦＥＴを備えた半導体装置。
【請求項５】
前記バッファ層（５）には、第１導電型不純物の不純物濃度を部分的に高くしたコンタクト領域（５ａ）が備えられ、前記バッファ層（５）は前記コンタクト領域（５ａ）を介して前記ソース電極（８）と接続されていることを特徴とする請求項４に記載のＪＦＥＴを備えた半導体装置。
【請求項６】
前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）は、第２導電型層（４）をエピタキシャル成長したのちパターニングすることで構成されており、
前記チャネル領域（３）は、パターニング後の前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）の上を覆って成膜されていることを特徴とする請求項１ないし５のいずれか１つに記載のＪＦＥＴを備えた半導体装置。
【請求項７】
主表面を有する半絶縁性の半導体材料で構成された基板（１）を用意し、該基板（１）内における表層部に第１導電型不純物をイオン注入することによってゲート領域（２）を形成する工程と、
前記基板（１）の前記主表面上への第２導電型層のエピタキシャル成長もしくは該基板（１）内における表層部に第２導電型不純物のイオン注入することによって、前記ゲート領域（２）の上に該ゲート領域（２）に接する第２導電型のチャネル領域（３）を形成する工程と、
前記チャネル領域（３）を挟んだ前記ゲート領域（２）の両側に、前記チャネル領域（３）よりも高不純物濃度となる第２導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、
前記ソース領域（４ａ）に電気的に接続されるソース電極（８）、前記ドレイン領域（４ｂ）に電気的に接続されたドレイン電極（９）、および、前記ゲート領域（２）と電気的に接続されたゲート電極（１１）を形成する工程と、を備えていることを特徴とするＪＦＥＴを備えた半導体装置の製造方法。
【請求項８】
前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）を形成する工程は、前記チャネル領域（３）を形成する工程の後で行われ、前記チャネル領域（３）に対して第２導電型不純物をイオン注入することによって、前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）を形成する工程であることを特徴とする請求項７に記載のＪＦＥＴを備えた半導体装置の製造方法。
【請求項９】
前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）を形成する工程は、前記チャネル領域（３）を形成する工程の前に行われ、前記基板（１）の表面に第２導電型層（４）を成膜したのちパターニングして前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）を形成する工程であり、
前記チャネル領域（３）を形成する工程は、パターニング後の前記ソース領域（４ａ）および前記ドレイン領域（４ｂ）の上に前記チャネル領域（３）を成膜する工程であることを特徴とする請求項７に記載のＪＦＥＴを備えた半導体装置の製造方法。
【請求項１０】
前記チャネル領域（３）の上に第１導電型のバッファ層（５）を形成する工程を有していることを特徴とする請求項７ないし９のいずれか１つに記載のＪＦＥＴを備えた半導体装置の製造方法。
【請求項１１】
前記バッファ層（５）に対して第１導電型不純物をイオン注入することで、前記バッファ層（５）よりも高不純物濃度とされるコンタクト領域（５ａ）を形成する工程を有し、
前記ソース電極（８）、前記ドレイン電極（９）および前記ゲート電極（１０）を形成する工程では、前記ソース電極（８）が前記コンタクト領域（５ａ）を介して前記バッファ層（５）に接続されるようにしていることを特徴とする請求項１０に記載のＪＦＥＴを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。
【背景技術】
【０００２】
従来、特許文献１において、高周波かつ高耐圧に適したＳｉＣにて構成されるＪＦＥＴが提案されている。図１１は、このＪＦＥＴの断面図である。この図に示されるように、ＳｉＣで構成された基板Ｊ１上に、ｐ-型バッファ層Ｊ２とｎ-型チャネル層Ｊ３およびｎ+型層Ｊ４を順に積層したのち、ｎ+型層Ｊ４の表面からｎ-型チャネル層Ｊ３に達する凹部Ｊ５をエッチングにて形成している。そして、凹部Ｊ５内にｐ-型層Ｊ６を介してｐ+型ゲート領域Ｊ７を構成すると共に、ｐ+型ゲート領域Ｊ７から離間するように、金属層Ｊ８を介してソース電極Ｊ９およびドレイン電極Ｊ１０が形成されることにより、特許文献１に示されたＪＦＥＴが構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５６０３２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示したＪＦＥＴでは、ｐ+型ゲート領域Ｊ７が直接ｎ+型層Ｊ４に接触させられることで濃度変化が急峻となるＰＮ接合とならないように、ｐ+型ゲート領域Ｊ７をｐ-型層Ｊ６にて囲んだ構造としている。このため、ｐ+型ゲート領域Ｊ７とｎ+型層Ｊ４との間、つまりゲート−ソース間およびゲート−ドレイン間のキャパシタンスが大きくなり、高周波の実現に限界があるという問題がある。さらに、濃度の薄いｐ-型層Ｊ６から広がる空乏層によってｎ-型チャネル層Ｊ３をピンチオフさせる設計にしなければならず、ＪＦＥＴをオンさせる際にｐ+型ゲート領域Ｊ７に対して高電圧を印加しなければならないという問題もある。
【０００５】
本発明は上記点に鑑みて、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減が図れると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できるＪＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性の半導体材料で構成された基板（１）内における表層部に第１導電型のゲート領域（２）を形成し、基板（１）の主表面上もしくは該基板（１）内における表層部において、ゲート領域（２）の上に該ゲート領域（２）に接するように第２導電型のチャネル領域（３）を形成する。そして、チャネル領域（３）を挟んでゲート領域（２）の両側に、チャネル領域（３）よりも高不純物濃度で構成された第２導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を配置すると共に、ソース領域（４ａ）に電気的に接続されたソース電極（８）と、ドレイン領域（４ｂ）に電気的に接続されたドレイン電極（９）と、ゲート領域（２）と電気的に接続されたゲート電極（１１）とを備えることを特徴としている。
【０００７】
このような構成の半導体装置では、ゲート領域（２）が基板（１）の内部に埋め込まれた構造となっている。このため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ゲート領域（２）がチャネル層（３）に直接接触させられる構造であるため、ゲート領域（２）から広がる空乏層によって容易にチャネル層（３）をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。
【０００８】
例えば、請求項２に記載したように、ワイドバンドギャップ半導体として炭化珪素を用いる場合に、請求項１に記載の構造を採用すると好適である。
【０００９】
請求項３に記載の発明では、ゲート領域（２）は、部分的にチャネル領域（３）側に向かう凸形状とされており、該凸形状部分がチャネル領域（３）と接していることを特徴としている。
【００１０】
このように、ゲート領域（２）を部分的に凸形状とし、チャネル層（３）と接触する場所の長さが短くなるようにしている。このため、チャネル長を短くすることができる。チャネル長は、カットオフ周波数に影響を及ぼし、チャネル長が短いほどカットオフ周波数を短くすることができる。このため、より高周波に適したＪＦＥＴを備えた半導体装置を実現することが可能となる。
【００１１】
請求項４に記載の発明では、チャネル領域（３）の表面に、ゲート領域（２）よりも低不純物濃度で構成された第１導電型のバッファ層（５）が備えられていることを特徴としている。
【００１２】
このように、基板表面にバッファ層（５）を形成してあるため、ＪＦＥＴ作動時に発生する電波をより吸収することができ、高周波に適した半導体装置とすることができる。
【００１３】
請求項５に記載の発明では、バッファ層（５）には、第１導電型不純物の不純物濃度を部分的に高くしたコンタクト領域（５ａ）が備えられ、バッファ層（５）はコンタクト領域（５ａ）を介してソース電極（８）と接続されていることを特徴としている。
【００１４】
このように、コンタクト層（５ａ）を通じてバッファ層（５）をソース電極（８）に電気的に接続することで、グランド接続することができ、電位をグランド電位に固定することが可能となる。
【００１５】
請求項６に記載の発明では、ソース領域（４ａ）およびドレイン領域（４ｂ）は、第２導電型層（４）をエピタキシャル成長したのちパターニングすることで構成されており、チャネル領域（３）は、パターニング後のソース領域（４ａ）およびドレイン領域（４ｂ）の上を覆って成膜されていることを特徴としている。
【００１６】
ソース領域（４ａ）およびドレイン領域（４ｂ）については、チャネル層（３）へのイオン注入によって形成することができるが、予め第２導電型層（４）をパターニングしておくことで形成しても良い。
【００１７】
請求項７に記載の発明は、請求項１に記載のＪＦＥＴを備えた半導体装置の製造方法に関するものである。具体的には、主表面を有する半絶縁性の半導体材料で構成された基板（１）を用意し、該基板（１）内における表層部に第１導電型不純物をイオン注入することによってゲート領域（２）を形成する工程と、基板（１）の主表面上への第２導電型層のエピタキシャル成長もしくは該基板（１）内における表層部に第２導電型不純物のイオン注入することによって、ゲート領域（２）の上に該ゲート領域（２）に接する第２導電型のチャネル領域（３）を形成する工程と、チャネル領域（３）を挟んだゲート領域（２）の両側に、チャネル領域（３）よりも高不純物濃度となる第２導電型のソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程と、ソース領域（４ａ）に電気的に接続されるソース電極（８）、ドレイン領域（４ｂ）に電気的に接続されたドレイン電極（９）、および、ゲート領域（２）と電気的に接続されたゲート電極（１１）を形成する工程と、を備えている。このような製造方法により、請求項１に記載のＪＦＥＴを備えた半導体装置を製造することができる。
【００１８】
この場合、例えば、請求項８に記載したように、ソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程をチャネル領域（３）を形成する工程の後で行うことができる。具体的には、チャネル領域（３）に対して第２導電型不純物をイオン注入することによって、ソース領域（４ａ）およびドレイン領域（４ｂ）を形成することができる。
【００１９】
また、請求項９に記載したように、ソース領域（４ａ）およびドレイン領域（４ｂ）を形成する工程をチャネル領域（３）を形成する工程の前に行うこともできる。具体的には、基板（１）の表面に第２導電型層（４）を成膜したのちパターニングしてソース領域（４ａ）およびドレイン領域（４ｂ）を形成しておき、パターニング後のソース領域（４ａ）およびドレイン領域（４ｂ）の上にチャネル領域（３）を成膜することでチャネル領域（３）を形成する工程を行うことができる。
【００２０】
請求項１０に記載の発明は、チャネル領域（３）の上に第１導電型のバッファ層（５）を形成する工程を有していることを特徴としている。このように、チャネル領域（３）の上にバッファ層（５）を形成することにより、請求項４に記載のＪＦＥＴを備えた半導体装置を製造することができる。
【００２１】
この場合、請求項１１に記載したように、バッファ層（５）に対して第１導電型不純物をイオン注入することで、バッファ層（５）よりも高不純物濃度とされるコンタクト領域（５ａ）を形成する工程を行うようにし、ソース電極（８）、ドレイン電極（９）およびゲート電極（１０）を形成する工程では、ソース電極（８）がコンタクト領域（５ａ）を介してバッファ層（５）に接続されるようにすれば、請求項５に記載のＪＦＥＴを備えた半導体装置を製造することができる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】図２に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図６】本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図７】図６に示すＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図９】本発明の第５実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１０】本発明の第６実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１１】従来のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。
【００２６】
図１に示されるＳｉＣ半導体装置は、主表面がＣ面（（０００−１）Ｃ面）やＳｉ面（（０００１）Ｓｉ面）に対してオフ角が設けられている半絶縁性（Semi-insulating）のオフ基板で構成されたＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態で用いている半絶縁性のＳｉＣ基板１は、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。
【００２７】
ＳｉＣ基板１内における該ＳｉＣ基板１の表層部には、ｐ+型ゲート領域２が形成されている。ｐ+型ゲート領域２は、中央部が凸形状とされた逆Ｔ字型で構成され、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、凸形状部の先端からの深さが０．１〜０．５μｍ（例えば０．４μｍ）とされている。このように、ｐ+型ゲート領域２がＳｉＣ基板１の内部に埋め込まれた状態で形成されている。
【００２８】
また、ＳｉＣ基板１におけるｐ+型ゲート領域２よりも上部には、ｎ-型チャネル層３が形成されている。ｎ-型チャネル層３は、チャネル領域が形成される場所であり、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
【００２９】
ｎ-型チャネル層３の表面から所定深さの位置まで、ｎ+型層４が形成されている。ｎ+型層４は、紙面左右、具体的にはｐ+型ゲート領域２を挟んだ両側に分離されて形成されており、紙面左側のものがｎ+型ソース領域４ａ、紙面右側のものがｎ+型ドレイン領域４ｂを構成する。これらｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂは、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
【００３０】
また、ｎ-型チャネル層３およびｎ+型層４の表面には、ｐ-型バッファ層５が成膜されている。このｐ-型バッファ層５は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。また、ｐ-型バッファ層５のうちｎ+型ソース領域４ａの表面上に位置している領域に、ｐ+型コンタクト領域５ａが形成されている。
【００３１】
さらに、ｐ-型バッファ層５の表面には、ＯＮＯ膜もしくはＡｌＮ膜などで構成された層間絶縁膜６が形成されている。そして、この層間絶縁膜６およびｐ-型バッファ層５（ｎ+型ソース領域４ａの表面上ではｐ+型コンタクト領域５ａ）を貫通し、ｎ+型ソース領域４ａやｎ+型ドレイン領域４ｂに繋がる凹部７ａ、７ｂが形成されており、これら凹部７ａ、７ｂを通じて、ソース電極８やドレイン電極９がそれぞれｎ+型ソース領域４ａやｎ+型ドレイン領域４ｂに電気的に接続されている。これらソース電極８やドレイン電極９は、複数の金属層の積層構造にて構成されており、例えばｎ型ＳｉＣに対してオーミック接触させられるＮｉＳｉ2等のＮｉ系金属層、Ｔｉ系金属層、さらにはＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。Ｎｉ系金属層は、０．１〜０．５μｍ（例えば０．２μｍ）、Ｔｉ系金属層は、０．１〜０．５μｍ（例えば０．１μｍ）、ＡｌもしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされている。
【００３２】
なお、ＳｉＣ半導体装置のうちソース電極８よりもＪＦＥＴ形成領域から離れた位置に形成された凹部１０は、ＪＦＥＴと他の領域とを素子分離するための素子分離溝を構成するものである。
【００３３】
また、図１とは別断面において、ｐ+型ゲート領域２の表面には、ゲート電極１１が形成されている。ゲート電極１１も、複数の金属層の積層構造にて構成されており、ソース電極８やドレイン電極９と同材料で構成されている。
【００３４】
このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のＳｉＣ半導体装置が構成されている。
【００３５】
このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極１１に対してゲート電圧を印加していないときには、ｐ+型ゲート領域２からｎ-型チャネル層３側に伸びる空乏層（およびｐ-型バッファ層５からｎ-型チャネル層３側に伸びる空乏層）によってｎ-型チャネル層３がピンチオフされている。そして、この状態からゲート電極１１に対してゲート電圧を印加すると、ｐ+型ゲート領域２から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層３内にチャネル領域が形成され、チャネル領域を介してソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
【００３６】
このようなＪＦＥＴでは、ｐ+型ゲート領域２がＳｉＣ基板１の内部に埋め込まれた構造となっている。このため、図１１に示したような、ｐ+型ゲート領域Ｊ７が基板表面側に位置していてｐ+型ゲート領域Ｊ７とｎ-型チャネル層Ｊ３との間にｐ+型ゲート領域Ｊ７よりも低濃度のｐ-型層Ｊ６を配置した従来構造と比較して、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ+型ゲート領域２がｎ-型チャネル層３に直接接触させられる構造であるため、ｐ+型ゲート領域２から広がる空乏層によって容易にｎ-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。
【００３７】
また、ｐ+型ゲート領域２については、部分的に凸形状とした逆Ｔ字形状とせずに、上部が全体的にｎ-型チャネル層３と接触させられる構造とされていても良い。しかしながら、本実施形態のような部分的に凸形状とした形状とすることにより、ｎ-型チャネル層３と接触する場所の長さを短くすることができる。このため、チャネル長を短くすることができる。チャネル長は、カットオフ周波数に影響を及ぼし、チャネル長が短いほどカットオフ周波数を短くすることができる。このため、より高周波に適したＪＦＥＴを備えたＳｉＣ半導体装置を実現することが可能となる。
【００３８】
また、ＳｉＣ基板１を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。さらに、基板表面にｐ-型バッファ層５を形成してあるため、ＪＦＥＴ作動時に発生する電波をより吸収することができ、さらに高周波に適したＳｉＣ半導体装置とすることができる。なお、ｐ-型バッファ層５についてはｐ+型コンタクト層５ａを通じてソース電極８に電気的に接続することで、グランド接続することができ、電位をグランド電位に固定することが可能となる。
【００３９】
次に、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２〜図４は、図１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して、図１に示すＪＦＥＴを備えた半導体装置の製造方法について説明する。
【００４０】
〔図２（ａ）の工程〕
主表面がＣ面（（０００−１）Ｃ面）やＳｉ面（（０００１）Ｓｉ面）に対してオフ角が設けられた半絶縁性のＳｉＣ基板１を用意し、そのＳｉＣ基板１の主表面の上に、ＬＴＯ等で構成されるマスク２０を配置する。続いて、マスク２０をパターニングしてｐ+型ゲート領域２のうち凸部よりも下方に位置する幅広部分と対応する開口部２０ａを形成する。そして、マスク２０の開口部２０ａを通じてｐ型不純物をイオン注入し、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．２μｍ）となるｐ+型ゲート領域２の幅広部分を形成する。
【００４１】
〔図２（ｂ）の工程〕
マスク２０を除去したのち、ＳｉＣ基板１の主表面の上に再びＬＴＯ等で構成されるマスク２１を配置する。続いて、マスク２１をパターニングしてｐ+型ゲート領域２のうち凸部と対応する開口部２１ａを形成する。そして、マスク２１の開口部２１ａを通じてｐ型不純物をイオン注入し、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．２μｍ）となるｐ+型ゲート領域２の凸部を形成する。
【００４２】
〔図２（ｃ）の工程〕
マスク２１を除去した後、エピタキシャル成長により、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）のｎ-型チャネル層３を形成する。
【００４３】
〔図３（ａ）の工程〕
マスク２１を除去した後、ｎ-型チャネル層３の表面にＬＴＯ等で構成されるマスク２２を配置する。続いて、マスク２２をパターニングしてｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの形成予定領域に開口部２２ａを形成する。そして、マスク２２の開口部２２ａを通じてｎ型不純物をイオン注入し、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）となるｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂを形成する。
【００４４】
〔図３（ｂ）の工程〕
マスク２２を除去した後、ｎ-型チャネル層３やｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの表面上に、エピタキシャル成長により、例えばｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）のｐ-型バッファ層５を形成する。
【００４５】
〔図３（ｃ）の工程〕
ｐ-型バッファ層５の表面にマスク２３を配置した後、マスク２３をパターニングしてｐ+型コンタクト領域５ａの形成予定領域に開口部２３ａを形成する。そして、マスク２３の開口部２３ａを通じてｐ型不純物をイオン注入し、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）となるｐ+型コンタクト領域５ａを形成する。この後、マスク２３を除去した後、図示しないエッチング用マスクを用いて、図３（ｃ）とは別断面において、ｐ-型バッファ層５やｎ-型チャネル層３を貫通してｐ+型ゲート領域２に繋がるコンタクト用の溝部（図示せず）を形成しておく。
【００４６】
〔図４（ａ）の工程〕
図示しないエッチング用マスクを配置し、ｐ-型バッファ層５やｎ-型チャネル層３を貫通してＳｉＣ基板１に達する凹部１０を形成することで、ＪＦＥＴと他の領域との素子分離を行う。
【００４７】
〔図４（ｂ）の工程〕
シリコン酸化膜のデポジション等により、凹部１０内を含めてｐ-型バッファ層５およびｐ+型コンタクト領域５ａの表面に層間絶縁膜６を成膜する。
【００４８】
〔図４（ｃ）の工程〕
層間絶縁膜６の表面にマスク２４を配置した後、パターニングしてゲート電極７やソース電極８およびドレイン電極９の形成予定領域に開口部２４ａを形成する。そして、マスク２４に形成した開口部２４ａを通じて選択エッチングを行うことで、層間絶縁膜６やｐ-型バッファ層５およびｐ+型コンタクト領域５ａを貫通してｎ+型ソース領域４ａやｎ+型ドレイン領域４ｂに繋がる凹部７ａ、７ｂを形成する。そして、さらにマスク２４の上からＮｉ系金属層を配置したのち、マスク２４を除去することでＮｉ系金属層の不要部分をリフトオフさせ、ゲート電極７やソース電極８およびドレイン電極９の形成予定領域にＮｉ系金属層を配置する。さらに、例えば熱処理を行うことでシリサイド化反応させ、ＮｉＳｉ2にすることでより低抵抗なオーミック接触とすることができる。
【００４９】
その後、Ｔｉ系金属層の成膜およびパターニングやＡｌ配線もしくはＡｕ層の形成工程、層間絶縁膜や保護膜の形成工程等を行うことで、本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
【００５０】
以上説明した本実施形態のＪＦＥＴを備えたＳｉＣ半導体装置は、ｐ+型ゲート領域２がＳｉＣ基板１の内部に埋め込まれた構造となっている。このため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減を図ることが可能となる。また、ｐ+型ゲート領域２がｎ-型チャネル層３に直接接触させられる構造であるため、ｐ+型ゲート領域２から広がる空乏層によって容易にｎ-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ-型バッファ層５を無くしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層３の表面にｐ-型バッファ層５を形成することなく層間絶縁膜６を直接形成した構造としている。
【００５３】
このような構造とされていても、基本的には第１実施形態と同様の効果を得ることができる。ただし、第１実施形態に対してｐ-型バッファ層５が無くされているため、第１実施形態と比較すると耐圧が低くなる。
【００５４】
なお、このような構造のＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第１実施形態と異なり、ｐ-型バッファ層５が無くなることから、ｐ-型バッファ層５の製造工程やｐ+型コンタクト層５ａの形成工程等が省かれることになる。
【００５５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂをエピタキシャル成長によって形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図６は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂがエピタキシャル成長によって形成されており、これらｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの上にｎ-型チャネル層３が形成されている。また、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂが形成された位置においてｎ-型チャネル層３が凸形状となっている。さらに、ｎ-型チャネル層３の上に形成されたｐ-型バッファ層５や層間絶縁膜６に関しても凸形状となっており、ｎ+型ソース領域４ａと対応する凸形状とされた位置においてｐ-型バッファ層５内にｐ+型コンタクト領域５ａが形成された構造とされている。
【００５７】
このような構造の場合、凹部７ａ、７ｂがｎ-型チャネル層３も貫通してｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂに達する構造となる。そして、ソース電極８やドレイン電極９はｎ-型チャネル層３にも接触した構造となる。しかしながら、ソース電極８やドレイン電極９がｎ-型チャネル層３と接触させられていたとしても、特に問題は無いため、このようなｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂをエピタキシャル成長によって形成する構造としても、第１実施形態と同様の効果を得ることができる。
【００５８】
次に、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図７は、図６に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図であるが、第１実施形態と同様の箇所については省略してある。
【００５９】
まず、第１実施形態で説明した図２（ａ）、（ｂ）の工程を行うことでＳｉＣ基板１内にｐ+型ゲート領域２を形成する。次に、図７（ａ）に示す工程として、ＳｉＣ基板１の主表面上にｎ+型層４を成膜したのち、これをパターニングしてｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂを形成する。続いて、図７（ｂ）に示す工程として、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂの表面上を含め、ＳｉＣ基板１の主表面上にｎ-型チャネル層３を成膜する。さらに、図７（ｃ）に示す工程として、ｎ-型チャネル層３の表面にｐ-型バッファ層５を成膜する。そして、図７（ｄ）に示す工程では、図３（ｃ）と同様の工程を行うことで、ｐ-型バッファ層５内にｐ+型コンタクト領域５ａを形成する。この後は、図４（ａ）以降と同様の工程を行うことで、本実施形態のＳｉＣ半導体装置を製造することができる。
【００６０】
このように、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂをエピタキシャル成長によって形成しても、第１実施形態と同様の効果を得ることができる。
【００６１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してｐ-型バッファ層５を無くしたものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００６２】
図８は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層３の表面にｐ-型バッファ層５を形成することなく層間絶縁膜６を直接形成した構造としている。
【００６３】
このような構造とされていても、基本的には第３実施形態と同様の効果を得ることができる。ただし、第３実施形態に対してｐ-型バッファ層５が無くされているため、第１実施形態と比較すると耐圧が低くなる。
【００６４】
なお、このような構造のＳｉＣ半導体装置も、基本的には第３実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第３実施形態と異なり、ｐ-型バッファ層５が無くなることから、ｐ-型バッファ層５の製造工程やｐ+型コンタクト層５ａの形成工程等が省かれることになる。
【００６５】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対してソース電極８やドレイン電極９の形成位置を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂをセル領域の外部まで引き回し、図９とは別断面においてｎ+型ソース領域４ａとソース電極８との電気的接続やｎ+型ドレイン領域４ｂとドレイン電極９との電気的接続が行われる構造としている。このような構造とされていても、第３実施形態と同様の効果を得ることができる。
【００６７】
なお、このような構造のＳｉＣ半導体装置も、基本的には第３実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第３実施形態に対して、ｎ+型ソース領域４ａおよびｎ+型ドレイン領域４ｂのレイアウトや、ソース電極８およびドレイン電極９のレイアウトが変更されることになるため、これらを形成する際のマスクを第３実施形態と異なるものとする必要がある。
【００６８】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第５実施形態に対してｐ-型バッファ層５を無くしたものであり、その他に関しては第５実施形態と同様であるため、第５実施形態と異なる部分についてのみ説明する。
【００６９】
図１０は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層３の表面にｐ-型バッファ層５を形成することなく層間絶縁膜６を直接形成した構造としている。
【００７０】
このような構造とされていても、基本的には第５実施形態と同様の効果を得ることができる。ただし、第５実施形態に対してｐ-型バッファ層５が無くされているため、第５実施形態と比較すると耐圧が低くなる。
【００７１】
なお、このような構造のＳｉＣ半導体装置も、基本的には第５実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第５実施形態と異なり、ｐ-型バッファ層５が無くなることから、ｐ-型バッファ層５の製造工程やｐ+型コンタクト層５ａの形成工程等が省かれることになる。
【００７２】
（他の実施形態）
上記各実施形態では、ＳｉＣ基板１の主表面の上にｎ-型チャネル層３をエピタキシャル成長させる場合について説明したが、ｐ+型ゲート領域２を形成する際に、ｐ+型ゲート領域２の凸形状部分よりも上方にｎ-型チャネル層３と同等厚さ分、ＳｉＣ基板１の半絶縁性の領域が残るようにしておき、この領域にｎ型不純物をイオン注入することによって、ｎ-型チャネル層３を形成するようにしても良い。
【００７３】
また、上記各実施形態では、ｎ-型チャネル層３をチャネルとするｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴに対して本発明を適用しても良い。
【００７４】
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置に対しても本発明を適用することもできる。
【符号の説明】
【００７５】
１          ＳｉＣ基板
２          ｐ+型ゲート領域
３          ｎ-型チャネル層
４ａ        ｎ+型ソース領域
４ｂ        ｎ+型ドレイン領域
５          ｐ-型バッファ層
６          層間絶縁膜
８          ソース電極
９          ドレイン電極
１１        ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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