(57)【要約】【課題】スキャンテストポイント回路を単一のスキャンフリップフロップによって実現すること。【解決手段】スキャンテストポイント回路は、前段のスキャン出力信号をスキャン入力信号として受信するとともに、ユーザ信号を受信するスキャンフリップフロップと、前記スキャンフリップフロップの出力信号と前記スキャン入力信号との間で論理値が等しいか否かを判定する判定回路とを備え、前記スキャンフリップフロップは、前記判定結果に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択する。【選択図】図１
2011058829.tif 000002
【特許請求の範囲】
【請求項１】
前段のスキャン出力信号をスキャン入力信号として受信するとともに、ユーザ信号を受信するスキャンフリップフロップと、
前記スキャンフリップフロップの出力信号と前記スキャン入力信号との間で論理値が等しいか否かを判定する制御回路とを備え、
前記スキャンフリップフロップは、前記判定結果に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択することを特徴とするスキャンテストポイント回路。
【請求項２】
前記制御回路は、前記スキャンフリップフロップの出力信号と前記スキャン入力信号を受信するＸＯＲゲートと、
第１の制御信号に応じて前記ＸＯＲゲートの出力信号を記憶するラッチ回路と、
第２の制御信号と前記ラッチ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップは、前記ＯＲゲートの出力信号に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択することを特徴とする、請求項１に記載のスキャンテストポイント回路。
【請求項３】
前記制御回路は、前記スキャンフリップフロップの出力信号と前記スキャン入力信号を受信するＸＯＲゲートと、
第１の制御信号に応じて前記ＸＯＲゲートの出力信号を記憶する第１のラッチ回路と、
前記第１の制御信号に応じて前記スキャン入力信号を記憶する第２のラッチ回路と、
第２の制御信号と前記第１のラッチ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップは、前記ＯＲゲートの出力信号に応じて前記第２のラッチ回路の出力信号又は前記ユーザ信号のいずれかを選択することを特徴とする、請求項１に記載のスキャンテストポイント回路。
【請求項４】
前記制御回路は、第１の制御信号に応じて前記スキャンフリップフロップの出力信号を記憶する第１のラッチ回路と、
前記第１の制御信号に応じて前記スキャン入力信号を記憶する第２のラッチ回路と、
前記第１のラッチ回路の出力信号と前記第２のラッチ回路の出力信号を受信するＸＯＲゲートと、
第２の制御信号と前記ＸＯＲ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップは、前記ＯＲゲートの出力信号に応じて前記第２のラッチ回路の出力信号又は前記ユーザ信号のいずれかを選択することを特徴とする、請求項１に記載のスキャンテストポイント回路。
【請求項５】
複数のスキャンフリップフロップを含むスキャンチェーンを備えた半導体集積回路装置であって、
前記複数のスキャンフリップフロップのうちのうちの少なくともいずれか１つが、請求項１乃至４のいずれか１項に記載のスキャンテストポイント回路によって置き換えられていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテストポイント回路及び半導体集積回路装置に関し、特に、スキャンテストを行うためのスキャンテストポイント回路と、かかるスキャンテストポイント回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、スキャン設計分野において、品質改善のための故障検出率の向上が要求されている。半導体集積回路装置に搭載された論理回路において、テスト対象パスの信号の遷移の遅延時間に基づく故障が発生していることから、論理動作のみでなく遅延故障も検出する必要がある。
【０００３】
一般に、スキャンテストは、スキャンチェーンを使用して、テスト対象パスとその前段の論理回路とに、テストの条件に応じて、テストパタンを設定することによって行われる。しかし、半導体集積回路装置の規模が増大するに従って、多くのテストパタンを設定する必要が生じ、テスト時間の増大を招いている。そこで、テストパタン数を削減する技術が望まれている。
【０００４】
テストパタン数を削減するためには、テストパタン設定時に前段の論理回路の設定を不要とすることが有効である。特許文献１において、スキャンテストポイント回路内でユーザ信号を任意に設定してテストパタン数を削減する技術が記載されている。
【０００５】
特許文献１に記載された技術によると、スキャンフリップフロップ（Ｓｃａｎ  Ｆｌｉｐ  Ｆｌｏｐ、以下「スキャンＦＦ」）をスキャンテストポイント回路に置き換えることで、テストパタン数を削減するとともに故障検出率を向上させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２９２３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明者によってなされたものである。故障検出率を向上させるには、テスト用スキャンＦＦもスキャンチェーンに含めてテストすることが好ましい。しかし、スキャンテストポイント回路と置き換える箇所が多くなるにつれて、スキャンチェーンが長くなり、テスト時間も長くなる。ところで、特許文献１に記載されたスキャンテストポイント回路は、始点スキャンＦＦ  ＳＦＦとテスト用スキャンＦＦ２１の２つのスキャンＦＦを含む（特許文献１の図２参照）。したがって、特許文献１に記載されたスキャンテストポイント回路によると、テスト時間が長くなる。
【０００８】
そこで、スキャンテストポイント回路を単一のスキャンフリップフロップ（スキャンＦＦ）によって実現することが課題となる。本発明の目的は、かかる課題を解決するスキャンテストポイント回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の１の視点に係るスキャンテストポイント回路は、
前段のスキャン出力信号をスキャン入力信号として受信するとともに、ユーザ信号を受信するスキャンフリップフロップと、
前記スキャンフリップフロップの出力信号と前記スキャン入力信号との間で論理値が等しいか否かを判定する制御回路とを備え、
前記スキャンフリップフロップは、前記判定結果に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択する。
【発明の効果】
【００１０】
本発明に係るテストポイント回路によると、スキャンテストポイント回路を単一のスキャンフリップフロップ（スキャンＦＦ）によって実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るスキャンテストポイント回路の構成を示す回路図である。
【図２】本発明に係るスキャンテストポイント回路が挿入された半導体集積回路装置の構成を一例として示す回路図である。
【図３】スキャンテストポイント回路の動作モードを表す。
【図４】本発明の第２の実施形態に係るスキャンテストポイント回路の構成を示す回路図である。
【図５】本発明の第３の実施形態に係るスキャンテストポイント回路の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
第１の展開形態のスキャンテストポイント回路は、上記１の視点に係るスキャンテストポイント回路であることが好ましい。
【００１３】
第２の展開形態のスキャンテストポイント回路は、
前記制御回路が、前記スキャンフリップフロップの出力信号と前記スキャン入力信号を受信するＸＯＲゲートと、
第１の制御信号に応じて前記ＸＯＲゲートの出力信号を記憶するラッチ回路と、
第２の制御信号と前記ラッチ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップが、前記ＯＲゲートの出力信号に応じて前記スキャン入力信号又は前記ユーザ信号のいずれかを選択するようにしてもよい。
【００１４】
第３の展開形態のスキャンテストポイント回路は、
前記制御回路が、前記スキャンフリップフロップの出力信号と前記スキャン入力信号を受信するＸＯＲゲートと、
第１の制御信号に応じて前記ＸＯＲゲートの出力信号を記憶する第１のラッチ回路と、
前記第１の制御信号に応じて前記スキャン入力信号を記憶する第２のラッチ回路と、
第２の制御信号と前記第１のラッチ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップが、前記ＯＲゲートの出力信号に応じて前記第２のラッチ回路の出力信号又は前記ユーザ信号のいずれかを選択するようにしてもよい。
【００１５】
第４の展開形態のスキャンテストポイント回路は、
前記制御回路が、第１の制御信号に応じて前記スキャンフリップフロップの出力信号を記憶する第１のラッチ回路と、
前記第１の制御信号に応じて前記スキャン入力信号を記憶する第２のラッチ回路と、
前記第１のラッチ回路の出力信号と前記第２のラッチ回路の出力信号を受信するＸＯＲゲートと、
第２の制御信号と前記ＸＯＲ回路の出力信号を受信するＡＮＤゲートと、
前記第１の制御信号と前記ＡＮＤゲートの出力信号を受信するＯＲゲートとを備え、
前記スキャンフリップフロップが、前記ＯＲゲートの出力信号に応じて前記第２のラッチ回路の出力信号又は前記ユーザ信号のいずれかを選択するようにしてもよい。
【００１６】
本発明の第５の展開形態の半導体集積回路装置は、
複数のスキャンフリップフロップを含むスキャンチェーンを備えた半導体集積回路装置であって、
前記複数のスキャンフリップフロップのうちのうちの少なくともいずれか１つが、上記記のスキャンテストポイント回路によって置き換えられていてもよい。
【００１７】
本発明に係るテストポイント回路によると、スキャンテストポイント回路を単一のスキャンフリップフロップ（スキャンＦＦ）によって実現することができる。
【００１８】
（実施形態１）
本発明の第１の実施形態に係るスキャンテストポイント回路について、図面を参照して説明する。図１は、本実施形態に係るスキャンテストポイント回路１０の構成を示す回路図である。図１を参照すると、スキャンテストポイント回路１０は、ＸＯＲゲート（ないしＥＯＲゲート）ＸＯＲ１、ラッチ回路Ｌ１、ＡＮＤゲートＡＮＤ１、ＯＲゲートＯＲ１及びスキャンＦＦ  ＳＦＦ１を有する。
【００１９】
ＸＯＲゲートＸＯＲ１は、スキャンＦＦ  ＳＦＦ１の出力信号Ｑとスキャン入力信号Ｓｃａｎ  Ｉｎを受信する。ラッチ回路Ｌ１は、スキャンイネーブル信号Ｓｃａｎ  ＥｎａｂｌｅによりＸＯＲゲートＸＯＲ１の出力信号を記憶する。ＡＮＤゲートＡＮＤ１は、ラッチ回路Ｌ１の出力信号と外部制御信号ＴＰ  Ｅｎａｂｌｅを受信する。ＯＲゲートＯＲ１は、ＡＮＤゲートＡＮＤ１の出力信号とスキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅを受信する。スキャンＦＦ  ＳＦＦ１は、ユーザ信号ＤＡＴＡとともにクロック信号ＣＬＫによりＯＲゲートＯＲ１の出力信号を受信し、スキャン出力信号ＳＯＵＴと出力信号Ｑを出力する。スキャンＦＦ  ＳＦＦ１は、ＯＲゲートＯＲ１の出力信号が０の場合にはユーザ信号ＤＡＴＡを選択して入力し、１の場合にはスキャン入力信号Ｓｃａｎ  Ｉｎを選択して入力する。
【００２０】
図２は、本発明に係るスキャンテストポイント回路１０が挿入される半導体集積回路装置４０の構成を一例として示すブロック図である。図２を参照すると、半導体集積回路装置４０は、複数のスキャンＦＦ  ＳＦＦ５〜ＳＦＦ９がシリアルに接続されたスキャンチェーン１９と、スキャンチェーン１９に接続された論理回路１６、１７を含む。
【００２１】
スキャンチェーン１９において、スキャンＦＦ  ＳＦＦ５〜ＳＦＦ９は直列に接続されている。入力側のスキャンＦＦ  ＳＦＦ５は、スキャンテストのテストパタンであるスキャン入力信号ＳＩＮを受信する。出力側のスキャンＦＦ  ＳＦＦ９は、スキャンテストの結果データであるスキャン出力信号ＳＯＵＴを出力する。なお、スキャンＦＦ  ＳＦＦ５〜ＳＦＦ９は、同期したクロック信号ＣＬＫを受信する。
【００２２】
論理回路１６において、テストを行うパスであるテスト対象パス１５が設定されている。テスト対象パス１５は、テストパタン自動生成プログラム又はユーザによって設定されるパスであり、実行するテストごとに任意のパスに設定することができる。テスト対象パス１５は、入力側にスキャンＦＦ  ＳＦＦ７が接続され、出力側にスキャンフリップフリップ  ＳＦＦ９が接続されている。以下では、テスト対象パス１５の始点に接続されたスキャンＦＦ  ＳＦＦ７を始点スキャンＦＦ  ＳＳＦＦといい、テスト対象パス１５の終点に接続されたスキャンＦＦ  ＳＦＦ９を終点スキャンＦＦ  ＥＳＦＦという。
【００２３】
本実施形態においては、図２に示した半導体集積回路装置４０において、スキャンＦＦ  ＳＦＦ７とＳＦＦ９を、図１に示したスキャンテストポイント回路１０によって置き換える。スキャンテストポイント回路１０によって置き換えられたスキャンＦＦ  ＳＦＦ７及びＳＦＦ９を、それぞれ、スキャンテストポイント回路１１及び１２とする。なお、スキャンＦＦ  ＳＦＦ５、ＳＦＦ６及びＳＦＦ８も、必要に応じてスキャンテストポイント回路１０によって置き換えてもよい。
【００２４】
テスト対象パス１５は、例えば、特許文献１の図４に示されるように、ＮＡＮＤ回路１４、１６、及びＮＯＲ回路１５、１７を介して終点スキャンＦＦ  ＥＦＦに接続されていてもよい（特許文献１の図４参照）。以下では、一例として、テスト対象パス１５の入力が０から１へと変化するときの遅延の増大によるディレイ故障を検出する場合について説明する。
【００２５】
ところで、ディレイテストは、「（１）スキャンシフトサイクル」、「（２）キャプチャサイクル」、「（３）スキャンシフトサイクル」の順に実行される。図２を参照して、これらのサイクルについて説明する。
【００２６】
図３は、スキャンテストポイント回路１０の動作モードを示す。図３を参照すると、動作モードとして、ユーザモード、ＴＰ（テストポイント回路）使用モード、ＴＰ未使用モード（スキャンＦＦ動作モード）の３つの動作モードが含まれる。また、図３を参照すると、各動作モードにおけるスキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅと、外部制御信号ＴＰ  Ｅｎａｂｌｅと、ラッチ回路Ｌ１の出力値とが示されている。図３によると、スキャンＦＦ  ＳＦＦ１の入力信号ＳＥの入力値が決定される。
【００２７】
ユーザモードは半導体集積回路装置４０の通常の動作モードであり、それ以外の動作モードはテストモード時において使用される動作モードである。ＴＰ使用モードは、本実施形態に係るスキャンテストポイント回路１０を適用する場合の動作モードである。ＴＰ未使用モードは、一般的なスキャンテストモードである。
【００２８】
ここで、外部制御信号ＴＰ  Ｅｎａｂｌｅは、本実施形態に係るスキャンテストポイント回路１０を使用したディレイテストを実施するか否かを制御するためのイネーブル信号である。スキャンテストポイント回路１１、１２の各入力の設定は、図３に示したＴＰ使用モードの動作モードに合わせて行うものとする。
【００２９】
まず、「（１）スキャンシフトサイクル」において、スキャンテストポイント回路１１、１２のそれぞれのスキャンＦＦ  ＳＳＦＦ、ＥＳＦＦを初期化する。
【００３０】
まず、スキャンテストポイント回路１１のスキャンＦＦ  ＳＳＦＦの初期化について説明する。
【００３１】
図３のスキャンテストポイント回路の動作モードからＴＰ使用の動作モードを選択するとともに、スキャンシフトサイクルであることからシフトモードを選択する。すなわち、外部制御信号ＴＰ  Ｅｎａｂｌｅは１に設定され、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅは１に設定する。
【００３２】
始点スキャンＦＦ  ＳＳＦＦにおいては、次の「（２）キャプチャサイクル」においてその出力値を０から１に変化させるため、「（１）スキャンシフトサイクル」では、スキャンテストポイント回路１１のスキャンＦＦ  ＳＳＦＦを０に設定し、スキャンＦＦ  ＳＦＦ６を１に設定する必要がある。そこで、スキャン入力信号ＳＩＮによって、直列に接続されたスキャンＦＦ  ＳＦＦ５〜  ＳＦＦ９に順次値を設定してシフト動作を行い、テスト対象となるスキャンＦＦ  ＳＦＦ６とスキャンテストポイント回路１１にこれらの値を設定する。
【００３３】
スキャンテストポイント回路１１において、スキャンＦＦ  ＳＳＦＦの出力は０となり、スキャンＦＦ  ＳＦＦ６のスキャン出力信号ＳＯＵＴが１となることから、ＸＯＲゲートＸＯＲ１は１を出力する。このとき、図３のＴＰ使用のシフトモードに示すように、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ラッチ回路Ｌ１は１を出力する。同様に、外部制御信号ＴＰ  Ｅｎａｂｌｅが１であることから、ＡＮＤゲートＡＮＤ１は１を出力する。また、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ＯＲゲートＯＲ１は１を出力する。
【００３４】
このとき、入力信号ＳＥが１となることにより、スキャンＦＦ  ＳＦＦ７は、シフト入力信号ＳＩＮを選択する。この後、クロック信号ＣＬＫが立ち上がると、スキャンテストポイント回路１１のスキャンＦＦ  ＳＳＦＦは、スキャンＦＦ  ＳＦＦ６のスキャン出力信号ＳＯＵＴである１を取り込む。
【００３５】
次に、スキャンテストポイント回路１２のスキャンＦＦ  ＥＳＦＦの初期化について説明する。
【００３６】
「（１）スキャンシフトサイクル」の後に実施される「（２）キャプチャサイクル」において、スキャンテストポイント回路１２に、ユーザ信号をキャプチャさせるために、「（１）スキャンシフトサイクル」では、スキャンテストポイント回路１２のスキャンＦＦ  ＥＳＦＦを０に設定し、スキャンＦＦ  ＳＦＦ８を０に設定する必要がある。そこで、スキャン入力信号ＳＩＮによって、直列に接続されたスキャンＦＦ  ＳＦＦ５〜  ＳＦＦ９に順次値を設定してシフト動作を行い、テスト対象となるスキャンテストポイント回路１２とスキャンＦＦ  ＳＦＦ８にこれらの値を設定する。
【００３７】
スキャンテストポイント回路１２において、スキャンＦＦ  ＥＳＦＦの出力は０となり、スキャンＦＦ  ＳＦＦ８の出力が０となることから、ＸＯＲゲートＸＯＲ１は０を出力する。このとき、図３のＴＰ使用のシフトモードに示すように、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ラッチ回路Ｌ１は０を出力する。同様に、外部制御信号ＴＰ  Ｅｎａｂｌｅが１であることから、ＡＮＤゲートＡＮＤ１は０を出力する。また、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ＯＲゲートＯＲ１は１を出力する。
【００３８】
このとき、入力信号ＳＥが１となることにより、スキャンＦＦ  ＥＳＦＦは、シフト入力信号ＳＩＮを選択する。したがって、スキャンテストポイント回路１１のラッチ回路Ｌ１には１が設定され、スキャンテストポイント回路１２のラッチ回路Ｌ１には０が設定される。
【００３９】
次に、「（２）キャプチャサイクル」では、図３の動作モードからＴＰ使用モードを選択するとともに、キャプチャサイクルであることからキャプチャモードを選択する。すなわち、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅは０に設定される。
【００４０】
まず、スキャンテストポイント回路１１の動作について説明する。
【００４１】
スキャンテストポイント回路１１において、スキャンＦＦ  ＳＳＦＦの出力は０となり、スキャンＦＦ  ＳＦＦ６のスキャン出力信号ＳＯＵＴが１となることから、ＸＯＲゲートＸＯＲ１は１を出力する。このとき、図３のＴＰ使用のキャプチャモードに示すように、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが０であることから、ラッチ回路Ｌ１は、以前の値である１を保持する。同様に、外部制御信号ＴＰ  Ｅｎａｂｌｅが１のとき、ＡＮＤゲートＡＮＤ１は１を出力する。また、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが０であることから、ＯＲゲートＯＲ１は１を出力する。
【００４２】
このとき、入力信号ＳＥが１となることにより、スキャンＦＦ  ＳＳＦＦは、スキャン入力信号ＳＩＮを選択する。
【００４３】
次に、スキャンテストポイント回路１２の動作について説明する。
【００４４】
スキャンテストポイント回路１２においても、図３のＴＰ使用のキャプチャモードに示すように、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが０であることから、ラッチ回路Ｌ１は、以前の値である０を保持する。同様に、外部制御信号ＴＰ  Ｅｎａｂｌｅが１であることから、ＡＮＤゲートＡＮＤ１は０を出力する。また、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが０であることから、ＯＲゲートＯＲ１は０を出力する。
【００４５】
このとき、入力信号ＳＥが０となることにより、スキャンＦＦ  ＥＳＦＦは、入力信号ＤＡＴＡを選択する。この後、クロック信号ＣＬＫが立ち上がると、スキャンテストポイント回路１２のスキャンＦＦ  ＥＳＦＦは、テスト対象パス１５の値を取り込む。
【００４６】
次に、「（３）スキャンシフトサイクル」では、図３の動作モードからＴＰ使用モードを選択するとともに、スキャンシフトサイクルであることからシフトモードを選択する。すなわち、外部制御信号ＴＰ  Ｅｎａｂｌｅは１に設定され、外部スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅは１に設定される。
【００４７】
まず、スキャンテストポイント回路１１の動作について説明する。
【００４８】
スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ＯＲゲートＯＲ１は１を出力する。このとき、入力信号ＳＥが１となることから、スキャンＦＦ  ＳＦＦ１は、スキャン入力信号ＳＩＮを選択する。
【００４９】
次に、スキャンテストポイント回路１２の動作について説明する。
【００５０】
スキャンテストポイント回路１２において、図３のＴＰ使用のシフトモードに示すようにスキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅが１であることから、ＯＲゲートＯＲ１は１を出力する。このとき、入力信号ＳＥが１となることから、スキャンＦＦ  ＥＳＦＦは、スキャン入力信号ＳＩＮを選択する。この後、クロック信号ＣＬＫが立ち上がると、スキャンＦＦ  ＥＳＦＦの値は、順次シフトしてスキャン出力信号ＳＯＵＴとして出力される。したがって、クロック入力ＣＬＫが立ち上がる度に、スキャンＦＦ  ＥＳＦＦの値がスキャン出力信号ＳＯＵＴとして取り出され、テスタにおいて期待値との照合が行われる。
【００５１】
本実施形態に係るスキャンテストポイント回路１０によると、１つのスキャンＦＦでスキャンテストポイント回路を実現することができる。スキャンＦＦの入力として、スキャン入力信号Ｓｃａｎ  Ｉｎ又はユーザ信号ＤＡＴＡのいずれかを任意に選択することができるからである。
【００５２】
特許文献１に記載されたスキャンテストポイント回路よると、テスト用スキャンＦＦを用いて始点スキャンＦＦ  ＳＦＦに入力される信号を制御するため、２つのスキャンＦＦが必要であったため、スキャンチェーンが長くなり、テスト時間も長くなる。本実施形態のスキャンテストポイント回路１０によると、スキャンチェーンを短くし、テスト時間も短くすることができる。
【００５３】
（実施形態２）
本発明の第２の実施形態に係るスキャンテストポイント回路について、図面を参照して説明する。図４は、本実施形態に係るスキャンテストポイント回路２０の構成を示す回路図である。
【００５４】
図４を参照すると、スキャンテストポイント回路２０においては、前段のスキャンＦＦの出力信号（すなわち、スキャンＦＦ  ＳＦＦ２の入力信号ＳＩＮ）の経路にラッチ回路Ｌ２ｂが存在する。
【００５５】
ラッチ回路Ｌ２ｂは、前段のスキャンＦＦのスキャン出力信号を入力信号Ｓｃａｎ  Ｉｎとして受信し、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅによってデータを取り込むとともに、出力信号をスキャンＦＦ  ＳＦＦ２の入力信号ＳＩＮとして出力する。その他の構成は、図１の実施形態１のスキャンテストポイント回路１０の構成と同様である。
【００５６】
半導体集積回路装置４０（図２）のスキャンＦＦ  ＳＦＦ７とＳＦＦ９を、本実施形態のスキャンテストポイント回路２０に置き換えたときの動作は、実施形態１のスキャンポイント回路１０によって置き換えたときの動作と同様である。
【００５７】
実施形態２のスキャンテストポイント回路２０によると、ラッチ回路Ｌ２ｂが、キャプチャサイクル中において、前段のスキャンＦＦのスキャン出力であるスキャン入力信号Ｓｃａｎ  Ｉｎの以前の値を保持する。このとき、ユーザ信号ＤＡＴＡを出力するユーザ回路が高速に動作した場合においても、キャプチャサイクルにおいてスキャンＦＦ  ＳＦＦ２の入力信号ＳＩＮの値は変化しない。したがって、ユーザ回路に合わせてスキャンチェーンを高速に動作させる必要がなくなり、スキャンチェーン内の配線が長い場合におけるタイミング制約が緩和される。
【００５８】
（実施形態３）
本発明の第３の実施形態に係るスキャンテストポイント回路について、図面を参照して説明する。図５は、本実施形態に係るスキャンテストポイント回路３０の構成を示す回路図である。
【００５９】
実施形態２においては、ラッチ回路Ｌ２ａ、Ｌ２ｂはＸＯＲゲートＸＯＲ２の後段に接続されている（図４参照）。一方、図５を参照すると、本実施形態のスキャンテストポイント回路３０においては、ラッチ回路Ｌ３ａ、Ｌ３ｂはＸＯＲゲートＸＯＲ３の前段に接続されている。
【００６０】
ラッチ回路Ｌ３ｂは、前段のスキャンＦＦのスキャン出力信号を入力信号Ｓｃａｎ  Ｉｎとして受信し、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅによってデータを取り込むとともに、出力信号をスキャンＦＦ  ＳＦＦ３の入力信号ＳＩＮとＸＯＲゲートＸＯＲ３に出力する。ラッチ回路Ｌ３ａは、スキャンＦＦ  ＳＦＦ３の出力信号Ｑを受信し、スキャンイネーブル信号Ｓｃａｎ  Ｅｎａｂｌｅによってデータを取り込み、出力信号をＸＯＲゲートＸＯＲ３に出力する。ＸＯＲゲートＸＯＲ３は、出力信号をＡＮＤゲートＡＮＤ３に出力する。その他の構成は、実施形態１、２のスキャンテストポイント回路１０、２０と同様である。
【００６１】
半導体集積回路装置４０（図２）のスキャンＦＦ  ＳＦＦ７とＳＦＦ９を、本実施形態のスキャンテストポイント回路３０に置き換えたときの動作は、実施形態１、２のスキャンポイント回路１０、２０によって置き換えたときの動作と同様である。
【００６２】
実施形態３のスキャンテストポイント回路３０によると、ラッチ回路Ｌ３ｂがキャプチャサイクル中において、以前の値を保持する。したがって、本実施形態のスキャンテストポイント回路３０は、実施形態２のスキャンテストポイント回路２０と同様の効果を奏する。
【００６３】
上記実施形態に係るスキャンテストポイント回路によると、スキャンＦＦの入力として、スキャン入力ＳＩＮとユーザ信号ＤＡＴＡのいずれかを任意に選択することができる。したがって、スキャンテストポイント回路を単一のスキャンＦＦによって実現することができる。
【００６４】
特許文献１に記載されたスキャンテストポイント回路によると、スキャンＦＦが２つ必要となるため、スキャンチェーンが長くなり、テスト時間も長くなる。しかし、上記実施形態に係るスキャンテストポイント回路によると、スキャンテストポイント回路を単一のスキャンＦＦによって実現することができることから、スキャンチェーンを短くし、テスト時間も短くすることができる。
【００６５】
また、本発明に係るスキャンテストポイント回路によると、ユーザ信号ＤＡＴＡを出力するユーザ回路が高速に動作した場合においても、ユーザ回路に合わせてスキャンチェーンを高速に動作させる必要がなくなる。したがって、スキャンチェーン内の配線が長い場合におけるタイミング制約が緩和される。その理由は、実施形態２、３に示すように、ラッチ回路Ｌ２ｂ、Ｌ３ｂがキャプチャサイクル中において、前段のスキャンＦＦのスキャン出力であるスキャン入力信号Ｓｃａｎ  Ｉｎの以前の値を保持することから、ユーザ信号ＤＡＴＡを出力するユーザ回路が高速に動作した場合においても、キャプチャサイクルにおいてスキャンＦＦの入力信号ＳＩＮの値が変化しないからである。
【００６６】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。例えば、上記実施形態１乃至３におけるＸＯＲゲートＸＯＲ１〜ＸＯＲ３は、ＸＮＯＲゲートとしてもよい。
【符号の説明】
【００６７】
１０、１１、１２、２０、３０  スキャンテストポイント回路
１９  スキャンチェーン
１５  テスト対象パス
１６、１７  論理回路
４０  半導体集積回路装置
ＡＮＤ１〜ＡＮＤ３  ＡＮＤゲート
ＣＬＫ  クロック信号
ＤＡＴＡ  ユーザ信号
ＥＳＦＦ  終点スキャンフリップフロップ（終点スキャンＦＦ）
Ｌ１、Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ  ラッチ回路
ＯＲ１〜ＯＲ３  ＯＲゲート
Ｑ  出力信号
Ｓｃａｎ  Ｅｎａｂｌｅ  スキャンイネーブル信号
Ｓｃａｎ  Ｉｎ  スキャン入力信号
ＳＥ、ＳＩＮ  入力信号
ＳＳＦＦ  始点スキャンフリップフロップ（始点スキャンＦＦ）
ＳＦＦ１〜ＳＦＦ９  スキャンフリップフロップ（スキャンＦＦ）
ＳＯＵＴ  スキャン出力信号
ＴＰ  Ｅｎａｂｌｅ  外部制御信号
ＸＯＲ１〜ＸＯＲ３  ＸＯＲゲート（ＥＯＲゲート）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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