(57)【要約】【課題】基板に良好に薄膜を成膜する。【解決手段】第１の電流検出部１５及び第２の電流検出部１６のいずれか一方の電流検出部により先に検出された正常放電タイミングをトリガとして計時を開始する。他方の電流検出部により正常放電タイミングが検出されたカソードに対しては、一方の電流検出部により検出された正常放電タイミングと、他方の電流検出部により検出された正常放電タイミングとの時間差を求める。そして、所定時間に時間差を加えた時間を計時した時点で放電が終了するように印加電圧を設定する。【選択図】図１
2011058083.tif 000002
【特許請求の範囲】
【請求項１】
成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、
前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、
前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により先に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、
前記各検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように、前記各カソードへの印加電圧を設定する設定手段と、を備え、
前記設定手段は、
前記一方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記計時手段が所定時間を計時した時点で放電が終了するように印加電圧を設定し、
前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により検出された正常放電タイミングと、前記他方の検出手段により検出された正常放電タイミングとの時間差を求め、前記計時手段が前記所定時間に前記時間差を加えた時間を計時した時点で放電が終了するように印加電圧を設定する、
ことを特徴とするスパッタリング装置。
【請求項２】
成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、
前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、
前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により後に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、
前記一方の検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように前記各カソードへの印加電圧を設定すると共に、前記計時手段が所定時間を計時した時点で放電が終了するように前記各カソードへの印加電圧を設定する設定手段と、を備え、
前記設定手段は、
前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により正常放電タイミングが検出されるまで、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が前記所定電力値よりも小さくなるように印加電圧を設定する、
ことを特徴とするスパッタリング装置。
【請求項３】
成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、
前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、
前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により先に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、
前記各カソードに対して、前記計時手段が所定時間を計時した時点で放電が終了するように印加電圧を設定する設定手段と、を備え、
前記設定手段は、
前記一方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように印加電圧を設定し、
前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により検出された正常放電タイミングと、前記他方の検出手段により検出された正常放電タイミングとの時間差を求め、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が、前記所定電力値に前記時間差に対応する電力値を加算した値となるように印加電圧を設定する、
ことを特徴とするスパッタリング装置。
【請求項４】
成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、
前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、
前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により後に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、
前記各検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように前記各カソードへの印加電圧を設定すると共に、前記計時手段が所定時間を計時した時点で放電が終了するように前記各カソードへの印加電圧を設定する設定手段と、
前記基板と前記各ターゲットとの間に進退可能に配置され、前記基板を遮蔽する遮蔽位置と前記遮蔽位置から退避する退避位置とに移動可能な第１の遮蔽板及び第２の遮蔽板と、
前記計時手段により計時されたタイミングで前記各遮蔽板を前記遮蔽位置から前記退避位置に移動させる移動手段と、を備えたことを特徴とするスパッタリング装置。
【請求項５】
前記各検出手段は、各カソードにおける放電電流を検出することを特徴とする請求項１乃至４のいずれか一項に記載のスパッタリング装置。
【請求項６】
前記各検出手段は、各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力を検出することを特徴とする請求項１乃至４のいずれか一項に記載のスパッタリング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に薄膜を成膜するスパッタリング装置に関する。
【背景技術】
【０００２】
従来、反射防止用の薄膜を基板（例えばレンズ）に成膜するのに、スパッタリング装置が一般的に用いられている。この種のスパッタリング装置による成膜方法として、基板の両面に対しスパッタリングによって薄膜を成膜する方法が知られている。この方法では、基板の両面側にターゲットが装着されたカソードを配置し、基板の両面に同時に薄膜を成膜するものである（特許文献１参照）。カソードは、基板の両面側にそれぞれ複数個ずつ配置され、それぞれ独立して投入電力が制御可能に構成されている。これにより、各ターゲットの材料を異ならせ、各カソードに同時に電力を投入し、それぞれのターゲットの物質を同時に基板上に析出させる同時スパッタにより、複合組成の薄膜を成膜することが可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２１９９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、同一の成膜室内において基板に同時に成膜を行うと、それぞれのカソード近傍にて発生するプラズマが干渉を起こすことがある。具体的に説明すると、所望のプラズマ状態を発生させるためには、ガス流量を制御してカソード近傍にガスを流入させる必要がある。特に真空状態からガス流入開始時には、一方のカソードの近傍に他方のカソードを配置したことにより、互いのガス量が影響し合い各カソード周辺のガス量及び真空度が一定とならない。この状態で同時にプラズマを発生させようとすると、放電条件が揃った側の一方のカソードが先に放電を開始し、これにより他方のカソードによる放電の時間遅れが生じて所望の放電が得られない、干渉が起こることがある。この干渉は、互いのカソードを近接して配置した場合に起こる可能性が高くなる。この干渉が起こると、一方のカソードのみ放電が開始されるが、他方のカソードにおいて正常な放電に移行するまでに時間差が生じる。したがって、基板の両面を同じシーケンスにて成膜すると、干渉による時間遅れが生じた分が成膜されないため、基板において所望の光学特性を得られないことになっていた。
【０００５】
そこで、本発明は、基板に良好に薄膜を成膜することができるスパッタリング装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明は、成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により先に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、前記各検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように、前記各カソードへの印加電圧を設定する設定手段と、を備え、前記設定手段は、前記一方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記計時手段が所定時間を計時した時点で放電が終了するように印加電圧を設定し、前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により検出された正常放電タイミングと、前記他方の検出手段により検出された正常放電タイミングとの時間差を求め、前記計時手段が前記所定時間に前記時間差を加えた時間を計時した時点で放電が終了するように印加電圧を設定する、ことを特徴とするものである。
【０００７】
また、本発明は、成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により後に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、前記一方の検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように前記各カソードへの印加電圧を設定すると共に、前記計時手段が所定時間を計時した時点で放電が終了するように前記各カソードへの印加電圧を設定する設定手段と、を備え、前記設定手段は、前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により正常放電タイミングが検出されるまで、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が前記所定電力値よりも小さくなるように印加電圧を設定する、ことを特徴とするものである。
【０００８】
また、本発明は、成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により先に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、前記各カソードに対して、前記計時手段が所定時間を計時した時点で放電が終了するように印加電圧を設定する設定手段と、を備え、前記設定手段は、前記一方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように印加電圧を設定し、前記第１の検出手段及び前記第２の検出手段のうち他方の検出手段に正常放電タイミングが検出された前記カソードに対しては、前記一方の検出手段により検出された正常放電タイミングと、前記他方の検出手段により検出された正常放電タイミングとの時間差を求め、前記カソードにおける放電電流と前記カソードへの印加電圧との積で得られる電力が、前記所定電力値に前記時間差に対応する電力値を加算した値となるように印加電圧を設定する、ことを特徴とするものである。
【０００９】
また、本発明は、成膜室内に基板に相対して配置された第１のカソード及び第２のカソードと、前記各カソードに装着された第１のターゲット及び第２のターゲットと、前記各カソードに電圧を印加する第１の電源及び第２の電源と、を備え、前記各電源より前記各カソードにそれぞれ電圧を印加して、スパッタリングにより前記基板に前記各ターゲットの物質を成膜するスパッタリング装置において、前記各カソードにおける正常放電タイミングをそれぞれ検出する第１の検出手段及び第２の検出手段と、前記第１の検出手段及び前記第２の検出手段のいずれか一方の検出手段により後に検出された正常放電タイミングをトリガとして計時を開始する計時手段と、前記各検出手段により検出された正常放電タイミングで、前記各カソードにおける放電電流と前記各カソードへの印加電圧との積で得られる電力が成膜に必要な所定電力値となるように前記各カソードへの印加電圧を設定すると共に、前記計時手段が所定時間を計時した時点で放電が終了するように前記各カソードへの印加電圧を設定する設定手段と、前記基板と前記各ターゲットとの間に進退可能に配置され、前記基板を遮蔽する遮蔽位置と前記遮蔽位置から退避する退避位置とに移動可能な第１の遮蔽板及び第２の遮蔽板と、前記計時手段により計時されたタイミングで前記各遮蔽板を前記遮蔽位置から前記退避位置に移動させる移動手段と、を備えたことを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、プラズマの干渉により各カソードにおける正常放電タイミングがずれても、成膜に必要な電力及び時間にて基板に成膜を行うことができ、基板に成膜される膜の品質が向上する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係るスパッタリング装置の概略構成図であり、（ａ）は、真空チャンバー内の構造を示した図、（ｂ）は電源の構成を示した図である。
【図２】スパッタリング装置の成膜シーケンス図であり、（ａ）は、補正を行わなかった場合を示す図、（ｂ）は、補正を行った場合の図である。
【図３】本発明の第２実施形態に係るスパッタリング装置の成膜シーケンス図である。
【図４】本発明の第３実施形態に係るスパッタリング装置の成膜シーケンス図である。
【図５】本発明の第４実施形態に係るスパッタリング装置の概略構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１３】
［第１実施形態］
図１（ａ）に示すスパッタリング装置１００は、マグネトロンスパッタリング法により、レンズ等の基板８に反射防止用の薄膜を形成するものである。スパッタリング装置１００は、基板８が配置される成膜室となる真空チャンバー１と、真空チャンバー１内（成膜室内）に基板８に相対して配置された第１のカソード２及び第２のカソード３とを備えている。また、スパッタリング装置１００は、各カソード２，３に装着された第１のターゲット４及び第２のターゲット５と、各カソード２，３に電気的に接続され、電圧を印加する第１の電源６及び第２の電源７とを備えている。
【００１４】
カソード２，３は、基板８の両面側に配置されている。したがって、基板８の一方の面には、第１のターゲット４が対向しており、基板８の他方の面には、第２のターゲット５が対向している。各カソード２，３には、真空チャンバー１の外部に配置した各電源６，７に接続され、マイナスの電圧がそれぞれ印加される。なお、図示は省略するが、第１のターゲット４と基板８との間、及び第２のターゲット５と基板８との間には、ガスが導入される。具体的に説明すると、ターゲット４，５付近に不活性ガスが導入され、基板８付近に反応性ガスが導入される。スパッタリングに使用する不活性ガスとしては、例えばＡｒ、Ｋｒ、Ｘｅ等であり、通常はＡｒが使用される。また反応性ガスとしては、通常は酸素が使用される。ターゲット４，５の材料としては、Ｎｂ、Ｔｉ、Ａｌ、Ｓｉ等が使用される。
【００１５】
スパッタリング動作としては、真空チャンバー１内を減圧した状態でガスを導入し、各カソード２，３に電圧を印加することでプラズマ２０，２１を発生させる。そして、発生させたプラズマ２０，２１中の＋イオンを陰極であるターゲット４，５にぶつけることで、基板８にターゲット４，５の材料をスパッタリングさせ、基板８上に各ターゲット４，５の物質を成膜する。ガスの導入は、電圧を印加する少し前より導入を開始して、電圧印加終了後に導入を終了する。
【００１６】
スパッタリング装置１００により基板８に薄膜を成膜する場合、成膜厚みのばらつきや膜分布の均一性が問題になる。マグネトロンスパッタ法では、ターゲット４，５の背面に配置された不図示のマグネットにより、ターゲット４，５表面においてプラズマが集中する部分（エロージョン部）と、それ以外の部分（非エロージョン部）が形成される。
【００１７】
光学薄膜としては、何層にも渡り成膜を行い、所望の光学特性を得るのが一般的である。膜厚に差が生じると、反射率、透過率等の膜特性に差をもたらすことになる。本実施形態では、図示は省略するが、複数層の成膜を行う場合、層ごとにターゲット４，５の材料を交換、または基板８を動かす等により成膜を行っている。
【００１８】
また、光学特性としては基板面上での膜厚分布の均一性も要求される。膜厚分布が不均一になると、光学特性にむらが生じ、レンズの品質を低下してしまう。そこで、本実施形態では、図示は省略するが、膜厚分布に関しては、基板８に自転や公転等の機構を用いて回転させながら成膜を行うことで不均一性を改善している。
【００１９】
次に、各電源及び制御装置の構成について詳細に説明する。第１の電源６は、交流入力を直流に変換して直流電圧を可変する第１のＡＣ／ＤＣ変換部９と、直流電圧を入力としてパルスを生成し、第１のカソード２にパルスを出力する第１のパルス生成部１１とを備えている。同様に、第２の電源７は、交流入力を直流に変換して直流電圧を可変する第２のＡＣ／ＤＣ変換部１０と、直流電圧を入力としてパルスを生成し、第２のカソード３にパルスを出力する第２のパルス生成部１２とを備えている。各ＡＣ／ＤＣ変換部９，１０は、マイナスの直流電圧を出力する。そして、各パルス生成部１１，１２は、真空チャンバー１を零電位として各カソード２，３にマイナスの直流電圧のパルスを印加する。
【００２０】
制御装置２００は、各電源６，７による各カソード２，３への印加電圧、つまり、各ＡＣ／ＤＣ変換部９，１０の出力電圧である直流電圧を制御する第１の制御部１７及び第２の制御部１８を備えている。また、制御装置２００は、各電源６，７による各カソード２，３への印加電圧（放電電圧）、つまり、各ＡＣ／ＤＣ変換部９，１０の出力電圧である直流電圧を検出する第１の電圧検出部１３及び第２の電圧検出部１４を備えている。また、制御装置２００は、各カソード２，３における放電電流を検出する第１の電流検出部１５及び第２の電流検出部１６を備えている。更に、制御装置２００は、ポンプや電源等の装置全体を制御する装置制御部２７を備えている。
【００２１】
次に、第１の電源６を例に説明を行う。第１の制御部１７は、第１の電圧検出部１３及び第１の電流検出部１５の検出値（電圧値及び電流値）に基づき、制御信号を第１のＡＣ／ＤＣ変換部９に出力して、電圧を制御している。第１のＡＣ／ＤＣ変換部９の直流出力は、第１のパルス生成部１１にてパルス化される。このようにパルス化することで、ターゲット表面に生成される酸化膜上の帯電を軽減することができる。第１のパルス生成部１１からのパルス出力は、真空チャンバー１内の第１のカソード２に供給される。パルス出力は、１ｋＨｚ〜１ＭＨｚの間の周波数で生成することが望ましく、１０ｋＨｚ〜１００ｋＨｚで生成することが更に望ましい。
【００２２】
ここで、放電開始までのパルス条件と成膜を行うときのパルス条件は異なる設定を行っている。パルス条件とは、周波数及びデューティである。放電開始までのパルス条件としては、異なるターゲット材料においても同じ条件としている。これにより、電源投入より放電開始までにかかる時間を略同じとなるようにしている。第１の制御部１７は、放電開始までのパルス条件を設定した後、制御信号により電圧を少しずつ上げていく制御を行う。第１のカソード２における放電が開始したところで、第１の制御部１７は、検出値に基づき、成膜を行うときのパルス条件（周波数及びデューティ）に設定変更、並びに電圧及び電流、又は電力を制御することで安定した成膜を行う。成膜時の条件としては、ターゲット材料により成膜を行うときのパルス条件や成膜電力をそれぞれ変更する。成膜用のパルス条件の設定値は、局部的なアーク放電を発生させないような値とする。アーク放電はターゲット表面に溜まった電荷の局部的な放電であり、成膜上影響があるため発生を抑えることが必要である。成膜用のパルス条件の設定値としては、ターゲット材料により異なるが、最大で６０％程度を０Ｖまたはプラス電位となるパルス条件に設定すれば良い。なお、検出値としては、電流検出部１５による電流検出及び電圧検出部１３による電圧検出を同時に行い、制御部１７にて演算して電力検出による制御を行う。成膜の厚みは、電力に比例することが一般的に知られており、電力を設定値（所定電力値）とすればより詳細な成膜が行える。装置制御部２７は、同一成膜室内において複数の成膜制御、つまり成膜シーケンスを実施する。成膜シーケンスとは、ガス流量、真空度、電力、成膜時間等を対象の基板により詳細な設定を行い複数層の成膜を行うシーケンスのことである。
【００２３】
ところで、同一の真空チャンバー１内において成膜を行う場合、ターゲット４，５近傍に発生するプラズマ２０，２１同士が干渉することがある。図２（ａ）において、第１のカソード２の放電電圧Ｖ１に対し、放電電流Ｉ１は放電開始と共に流れる。このとき、第１のカソード２とアース（真空チャンバー１）と間のインピーダンスが下がる。しかし、プラズマ干渉が起きた場合、第２のカソード３の放電電流Ｉ２は放電電流Ｉ１に比べて遅れて立ち上がる。これは、第２のカソード３側はガス量や真空度等の放電が開始する条件に至っていないにも関わらず、近傍に第１のカソード２のプラズマが存在するため、第１のカソード２側のプラズマを通じて放電電流Ｉ２がリークするからである。その後ガス量や真空度の条件が揃った時点で第２のカソード３側も正常な放電が開始する。第２のカソード３側のように干渉による影響として、第１のカソード２の放電開始後、時間遅れを生じて正常放電タイミングに至ることがある。この干渉による時間遅れは一定ではなく、環境ばらつきや装置構成、電源ばらつきにより変化するため不定となる。なお、図２（ａ）での放電電圧Ｖ１は、放電開始までのパルス条件と成膜時のパルス条件での平均電圧を比較した場合、放電開始までの平均電圧値の方が大きくなる設定とした時のシーケンスを記載している。また放電電圧Ｖ２では、干渉による遅れがある部分において、成膜時のパルス条件での最大平均電圧となる。
【００２４】
ここで、第１のカソード２において放電開始後、放電電流Ｉ１が所定のしきい値を超えた電流値となった時点を、正常放電タイミングとする。また、第２のカソード３において放電開始後、放電電流Ｉ２が所定のしきい値を超えた電流値となった時点を、正常放電タイミングとする。つまり、本第１実施形態では、第１の電流検出部１５が第１のカソード２における正常放電タイミングを検出する第１の検出手段であり、第２の電流検出部１６が第２のカソード３における正常放電タイミングを検出する第２の検出手段である。図２（ａ）において、第２のカソード３の近傍に第１のカソード２のプラズマが存在することとなるため、プラズマの干渉により、第２のカソード３に対しては正常放電タイミングが遅れることがある。この正常放電に至る前には放電電流Ｉ２としてリーク電流ｉｌが流れるが、このリーク電流ｉｌはしきい値よりも低く、正常放電タイミングは検出されない。
【００２５】
基板に薄膜を成膜するのに必要な成膜時間は、成膜を行う各基板にてそれぞれ所望の反射防止の光学特性を得ることが必要であり、その光学特性を満足する成膜材料及び厚みから時間を決定する。補正無しの場合、干渉による時間遅れが生じると成膜時間がその分減少してしまうことになる。本検討によれば、時間遅れは数秒以内であるが成膜開始時には毎回時間遅れが発生するため、複数層に渡り成膜を行えば、時間遅れ分が蓄積され影響度合いが大きくなる。
【００２６】
そこで、本第１実施形態では、ターゲット４，５にて成膜を行う際に生じる膜厚のバラつきに対して成膜の終了のタイミングを補正する制御を行う。以下、具体的に説明すると、まず、装置制御部２７は、各印加電圧Ｖ１，Ｖ２を同時に少しずつ上げて行く。次に、装置制御部２７は、第１及び第２の電流検出部１５，１６のいずれか一方の電流検出部により先に検出された正常放電タイミングをトリガとして計時を開始する（計時手段）。図２（ｂ）では、第１の電流検出部１５により正常放電タイミングｔ１が先に検出されている。
【００２７】
ここで、装置制御部２７は、電流検出部１５により検出された正常放電タイミングで、カソード２における放電電流Ｉ１とカソード２への印加電圧Ｖ１との積で得られる電力Ｐ１が成膜に必要な所定電力値ｐとなるようにカソード２への印加電圧Ｖ１を設定する。このカソード２への印加電圧Ｖ１の設定値のデータは、制御部１７に出力され、制御部１７は、電圧が設定値となるようにＡＣ／ＤＣ変換部９に制御信号を出力する。同様に、装置制御部２７は、電流検出部１６により検出された正常放電タイミングで、カソード３における放電電流Ｉ２とカソード３への印加電圧Ｖ２との積で得られる電力Ｐ２が成膜に必要な所定電力値ｐとなるようにカソード３への印加電圧Ｖ２を設定する。このカソード３への印加電圧Ｖ２の設定値のデータは、制御部１８に出力され、制御部１８は、電圧が設定値となるようにＡＣ／ＤＣ変換部１０に制御信号を出力する。このように、本第１実施形態では、装置制御部２７が設定手段として機能する。
【００２８】
そして、装置制御部２７は、一方の電流検出部１５に正常放電タイミングｔ１が検出されたカソード２に対しては、所定時間（必要な成膜時間）Ｔを計時した時点で放電が終了するように印加電圧Ｖ１を設定する。具体的には、電流検出部１５により検出される放電電流Ｉ１を基に印加電圧Ｖ１を調整して、電力Ｐ１を一定の成膜を行う所定電力値ｐに調整する。
【００２９】
これに対し、他方の電流検出部１６により検出された正常放電タイミングｔ２は、一方の電流検出部１５により検出された正常放電タイミングｔ１よりも遅れている。そこで装置制御部２７は、電流検出部１６に正常放電タイミングｔ２が検出されたカソード３に対しては、電流検出部１５により検出された正常放電タイミングｔ１と電流検出部１６により検出された正常放電タイミングｔ２との時間差Δｔ（ｔ２−ｔ１）を求める。次に装置制御部２７は、所定時間Ｔに、求めた時間差Δｔを加えた時間を計時した時点で放電が終了するように印加電圧Ｖ２を設定する。このとき、電流検出部１６により検出される放電電流Ｉ２を基に印加電圧Ｖ２を調整して、電力Ｐ２を一定の成膜を行う所定電力値ｐに調整する。これにより、時間遅れによる不足分、放電電流Ｉ２の成膜の終了のタイミングが長くなるように補正される。つまり、正常放電タイミング（成膜の開始のタイミング）は異なるものの、成膜の終了のタイミングを補正することにより、第１のカソード２による成膜時間と第２のカソード３による成膜時間とが同一となる。なお、本第１実施形態では、第１のカソード２が先に放電を開始した場合について説明を行ったが、第２のカソード３が先に放電を開始しても同様の検出及び補正を行う。
【００３０】
したがって、プラズマの干渉により各カソード２，３における正常放電タイミングがずれても、成膜に必要な電力及び時間にて基板８に成膜を行うことができ、基板８に成膜される膜の品質が向上する。そして、時間差Δｔを加えるだけの簡易な手段で詳細な補正を行うことができ、安定した成膜を行うことができる。
【００３１】
［第２実施形態］
次に第２実施形態のスパッタリング装置について説明する。なお、本第２実施形態において、装置構成は上記第１実施形態と同一であり、制御装置の制御動作が異なるものであるので、装置の各部については図１を参照し、説明を省略する。
【００３２】
装置制御部２７は、図３に示すように、各印加電圧Ｖ１，Ｖ２を同時に少しずつ上げて行く。そして、第１の電流検出部１５及び第２の電流検出部１６のうち、いずれかが先に正常放電タイミングを検出する。以下、第１の電流検出部１５により正常放電タイミングｔ１が検出された後、第２の電流検出部１６により正常放電タイミングｔ２が検出される場合について説明する。
【００３３】
装置制御部２７は、第１のカソード２に対し、正常放電タイミングｔ１を検出した時点で、電力Ｐ１が、所定電力値ｐよりも小さく、放電を維持できる程度の低電力となる電力値ｐｍとなるように印加電圧Ｖ１を設定する（設定手段）。この低電力制御により、正常放電に至っても、基板８には成膜されない。この低電力制御は、一方の電流検出部１６により正常放電タイミングｔ２が検出されるまで行われる。
【００３４】
次に装置制御部２７は、第１の電流検出部１５及び第２の電流検出部１６のいずれか一方の電流検出部により後に検出された正常放電タイミング、即ち、第２の電流検出部１６により検出された正常放電タイミングｔ２をトリガとして計時を開始する（計時手段）。
【００３５】
更に装置制御部２７は、一方の電流検出部１６により検出された正常放電タイミングｔ２で、電力Ｐ１，Ｐ２が成膜に必要な所定電力値ｐとなるように各カソード２，３への印加電圧Ｖ１，Ｖ２を設定する。即ち、一方の電流検出部１６により正常放電タイミングｔ２が検出された時点で、他方の電流検出部１５に正常放電タイミングｔ１が検出された第１のカソード２に対し、成膜に必要な所定電力値ｐに戻す制御を行う。そして、装置制御部２７は、所定時間（必要な成膜時間）Ｔを計時した時点で、各カソード２，３における放電が同時に終了するように各カソード２，３への印加電圧Ｖ１，Ｖ２を設定する。具体的には、装置制御部２７は、所定時間（必要な成膜時間）Ｔを計時した時点で、電源６，７による電圧の印加を終了する。
【００３６】
したがって、プラズマの干渉により各カソード２，３における正常放電タイミングがずれても、成膜に必要な電力及び時間にて基板８に成膜を行うことができ、基板８に成膜される膜の品質が向上する。
【００３７】
また、正常放電タイミングｔ１よりも後の正常放電タイミングｔ２を検出した時点で、各カソード２，３に対して、電力Ｐが所定電力値ｐとなるように印加電圧Ｖ１，Ｖ２を設定したので、成膜の開始のタイミングが同時となる。つまり、成膜の開始のタイミング及び成膜の終了のタイミングが同時となり、第１のカソード２による成膜時間と第２のカソード３による成膜時間とが同一となる。したがって、このような正常放電タイミングｔ２を成膜時間の計時の起点として正常放電開始と見なす制御を行うことで、安定した成膜時間を得ることができる。そして、放電終了時には、ガスの導入は電源６，７とほぼ連動させて終了させる。よって、各カソード２，３における成膜の終了のタイミングが同じとなるので、真空度やガス圧が安定した状態にて次の成膜ができる利点がある。
【００３８】
［第３実施形態］
次に第３実施形態のスパッタリング装置について説明する。なお、本第３実施形態において、装置構成は上記第１実施形態と同一であり、制御装置の制御動作が異なるものであるので、装置の各部については図１を参照し、説明を省略する。
【００３９】
装置制御部２７は、図４に示すように、各印加電圧Ｖ１，Ｖ２を同時に少しずつ上げて行く。そして、第１の電流検出部１５及び第２の電流検出部１６のうち、いずれかが先に正常放電タイミングを検出する。以下、第１の電流検出部１５により正常放電タイミングｔ１が検出された後、第２の電流検出部１６により正常放電タイミングｔ２が検出される場合について説明する。
【００４０】
まず、装置制御部２７は、第１及び第２の電流検出部１５，１６のいずれか一方の電流検出部により先に検出された正常放電タイミングをトリガとして計時を開始する（計時手段）。図４では、第１及び第２の電流検出部１５，１６のうち、一方の電流検出部１５により正常放電タイミングｔ１が先に検出されている。
【００４１】
次に、装置制御部２７は、電流検出部１５により検出された正常放電タイミングｔ１で、カソード２における放電電流Ｉ１とカソード２への印加電圧Ｖ１との積で得られる電力Ｐ１が成膜に必要な所定電力値ｐとなるようにカソード２への印加電圧Ｖ１を設定する。そして、装置制御部２７は、一方の電流検出部１５に正常放電タイミングｔ１が検出されたカソード２に対しては、所定時間（必要な成膜時間）Ｔを計時した時点でカソード２による放電が終了するように印加電圧Ｖ１を設定する。
【００４２】
これに対し、他方の電流検出部１６により検出された正常放電タイミングｔ２は、一方の電流検出部１５により検出された正常放電タイミングｔ１よりも遅れている。そこで装置制御部２７は、電流検出部１６に正常放電タイミングｔ２が検出されたカソード３に対しては、電流検出部１５により検出された正常放電タイミングｔ１と電流検出部１６により検出された正常放電タイミングｔ２との時間差Δｔ（ｔ２−ｔ１）を求める。次に、装置制御部２７は、この求めた時間差Δｔに対応する電力値ΔＰを求める。この電力値ΔＰは、所定時間Ｔから時間差Δｔを引いた成膜時間で必要とする膜厚が得られるように設定される。そして、装置制御部２７は、電力Ｐ２が、所定電力値ｐに電力値ΔＰを加算した値となるように、カソード３への印加電圧を設定する（設定手段）。具体的には、印加電圧Ｖ２を電圧値ΔＶ増加させることで、放電電流Ｉ２を電流値ΔＩ増加させることで、電力値ΔＰを増加させている。このように、生じた時間差Δｔを電力値ΔＰに変換し、所定電力値ｐに電力値ΔＰを加算することで、単位時間当たりの成膜量を補正している。これにより、各カソード２，３における放電終了のタイミング、つまり、成膜の終了のタイミングが同じとなる。
【００４３】
したがって、プラズマの干渉により各カソード２，３における正常放電タイミングがずれても、成膜に必要な電力及び時間にて基板８に成膜を行うことができ、基板８に成膜される膜の品質が向上する。そして、成膜の終了のタイミングが同じとなることから、真空度やガス圧が安定した状態にて次の成膜を行うことができる。
【００４４】
［第４実施形態］
次に、第４実施形態のスパッタリング装置について説明する。なお、図５において、上記第１実施形態と同様の装置構成については、同一符号を付して説明を省略する。図５に示すように、スパッタリング装置１００Ａは、第１のターゲット４と基板８との間に進退可能に配置された第１の遮蔽板３１と、第２のターゲット５と基板８との間に進退可能に配置された第２の遮蔽板３２と、を備えている。各遮蔽板３１，３２は、上下方向や左右方向に移動又は回転することにより遮蔽位置と退避位置とに移動可能に構成されている。
【００４５】
スパッタリング装置１００Ａは、基板８を遮蔽する遮蔽位置（図５中、実線位置）と遮蔽位置から退避する退避位置（図５中、破線位置）とに第１の遮蔽板３１を移動させる移動手段としての第１の駆動部３３を備えている。また、スパッタリング装置１００Ａは、基板８を遮蔽する遮蔽位置と遮蔽位置から退避する退避位置とに第２の遮蔽板３２を移動させる移動手段としての第２の駆動部３４を備えている。第１の駆動部３３及び第２の駆動部３４は、装置制御部２７により制御される。ここで、各遮蔽板３１，３２の遮蔽位置とは、各ターゲット４，５と基板８との間の位置のことであり、各遮蔽板３１，３２の退避位置とは、各ターゲット４，５と基板８との間から外れた位置のことである。
【００４６】
装置制御部２７は、各遮蔽板３１，３２を遮蔽位置と退避位置とに移動させることにより、成膜時間の制御を行う。まず、装置制御部２７は、各カソード２，３への印加電圧を同時に少しずつ上げて行く。そして、第１の電流検出部１５（図１）及び第２の電流検出部１６（図１）のうち、いずれかが先に正常放電タイミングを検出する。
【００４７】
装置制御部２７は、それぞれの正常放電タイミングで、各カソード２，３における放電電流と各カソード２，３への印加電圧との積で得られる電力が成膜に必要な所定電力値となるように各カソード２，３への印加電圧を設定する（設定手段）。
【００４８】
ここで、装置制御部２７は、第１の電流検出部１５及び第２の電流検出部１６（図１）のいずれか一方の電流検出部により後に検出された正常放電タイミングをトリガとして計時を開始する（計時手段）。
【００４９】
次に、装置制御部２７は、計時されたタイミングで各遮蔽板３１，３２を遮蔽位置から退避位置に移動させるように、各駆動部３３，３４を動作させる。これにより、それぞれの正常放電タイミングが異なっても、それぞれの成膜の開始のタイミングは同時となる。そして、装置制御部２７は、所定時間を計時した時点で放電が終了するように各カソード２，３への印加電圧を設定する。
【００５０】
以上、本第５実施形態では、いずれかのカソード２，３において放電が開始されても、遮蔽板３１，３２を遮蔽位置に移動させている状態では、基板８に対して物理的に成膜が行われない。したがって、両方のカソード２，３において正常放電タイミングに至るまでの不安定な状態の放電の影響を無くすことができ、より安定した成膜を行える。そして、計時を開始したタイミング、即ち、いずれか一方の電流検出部により後に検出された正常放電タイミングで各遮蔽板３１，３２が退避位置に移動するので、成膜の開始のタイミングが同時となり、成膜の終了のタイミングも同時となる。よって、真空度やガス圧が安定した状態にて次の成膜ができる利点がある。
【００５１】
なお、上記実施形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。上記実施形態では、スパッタリング装置が２つのカソードを備える場合について説明したが、本発明は、２以上のカソードを備える場合について適用可能である。つまり、複数のカソードのうち、第１のカソードと第２のカソードとの関係について、上述したように動作するものである。
【００５２】
また、上記実施形態では、基板８の両面側に第１のカソード２と第２のカソード３とを配置した場合について説明したが、これに限定するものではなく、基板の片面側に第１のカソードと第２のカソードとを配置する場合についても本発明は適用可能である。
【００５３】
また、上記実施形態では、電流検出部１５，１６により正常放電タイミングを検出する場合について説明したが、これに限定するものではない。各検出手段が各電流検出部１５，１６及び各電圧検出部１３，１４で構成され、各電流検出部１５，１６により検出された放電電流と、各電圧検出部１３，１４により検出された印加電圧（放電電圧）との積で得られる電力を検出するようにしてもよい。この場合も上記実施形態と同様の効果が得られる。
【符号の説明】
【００５４】
１  真空チャンバー（成膜室）
２  第１のカソード
３  第２のカソード
４  第１のターゲット
５  第２のターゲット
６  第１の電源
７  第２の電源
８  基板
１５  第１の電流検出部（第１の検出手段）
１６  第２の電流検出部（第２の検出手段）
２７  装置制御部（計時手段、設定手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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