(57)【要約】【課題】ＤＵＴに入出力される信号間の遅延の検査を短時間で行うことを目的とする。【解決手段】ＤＵＴ１から出力された応答信号ＳＢ、ＳＣに基づいて良否判定を行う複数のコンパレータ装置３０、４０を備えた半導体試験装置１であって、コンパレータ装置３０は、基準となるストローブ基準信号に対して遅延を与えてストローブ信号ＳＴＢを発生するストローブ信号発生部３４と、コンパレータ装置４０に入力された応答信号ＳＣをストローブ信号発生部３４に入力するための装置間接続経路Ｌ２と、ストローブ信号発生部３４が発生したストローブ信号ＳＴＢのタイミングでＤＵＴ１から入力した応答信号ＳＢを判定する判定部３５と、を備えている。【選択図】  図１
2011153950.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスから出力された応答信号に基づいて良否判定を行う複数のコンパレータ装置を備えた半導体試験装置であって、
前記コンパレータ装置は、
基準となるストローブ基準信号に対して遅延を与えてストローブ信号を発生するストローブ信号発生部と、
他のコンパレータ装置に入力された他の応答信号を前記ストローブ信号発生部に入力するための装置間接続経路と、
前記ストローブ信号発生部が発生したストローブ信号のタイミングで前記被試験デバイスから入力した応答信号を判定する判定部と、
を備えていることを特徴とする半導体試験装置。
【請求項２】
前記被試験デバイスに印加信号を出力するドライバ装置と、
このドライバ装置が前記印加信号を出力するタイミングの基準となるレート信号を発生するレート信号発生部と、
前記コンパレータ装置に備えられ、前記装置間接続経路により入力される応答信号と前記レート信号発生部が発生したレート信号とのうち一方を前記ストローブ基準信号として選択的に前記ストローブ信号発生部に出力する選択部と、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記装置間接続経路は前記複数のコンパレータ装置のうち隣接するコンパレータ装置の間のみ接続していること
を特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記コンパレータ装置は、前記装置間接続経路を介して他のコンパレータ装置から入力する応答信号に対して前記ストローブ信号発生部が与える遅延の分解能よりも低い分解能の遅延を与えて前記ストローブ信号発生部に出力する遅延発生部を備えていること
を特徴とする請求項１または２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関し、特に被試験デバイスに入出力される複数の信号間に生じている遅延の検査を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体試験装置は、被試験デバイス（ＤＵＴ：Device Under Test）に対して所定の信号（印加信号）を入力して、ＤＵＴから出力される信号（応答信号）と期待値とを比較して良否判定を行う。印加信号を出力するドライバ装置と良否判定を行うコンパレータ装置とはそれぞれ半導体試験装置内部に設けられ、これらの装置はピンエレクトロニクスカードとして装着されている。そして、特許文献１に開示されるように、近年の半導体試験装置は複数のコンパレータ装置を備えている。
【０００３】
図５は従来の半導体試験装置１０２を示しており、この半導体試験装置１０２にＤＵＴ１０１を接続して試験を行っている。半導体試験装置１０２はレート信号発生部１１１とタイミングデータ生成部１１２とパターンデータ生成部１１３とフェイルメモリ１１４とドライバ装置１２０と第１のコンパレータ装置１３０と第２のコンパレータ装置１４０とを備えて概略構成している。
【０００４】
レート信号発生部１１１は各ピンエレクトロニクスカードの動作タイミングを規定するレート信号を発生して出力している。タイミングデータ生成部１１２は各ピンエレクトロニクスカードに対して遅延時間をデータとして生成して出力している。パターンデータ生成部１１３はＤＵＴ１０１の試験パターンを生成して出力している。フェイルメモリ１１４は第１のコンパレータ装置１３０および第２のコンパレータ装置１４０から良否判定の結果であるフェイル情報を入力して記憶する。
【０００５】
ドライバ装置１２０はＤＵＴ１０１に印加する印加信号ＳＡを生成して出力するピンエレクトロニクスカードである。このドライバ装置１２０はセット遅延部１２１とリセット遅延部１２２とフォーマッタ１２３とドライバ１２４とを備えて概略構成している。セット遅延部１２１はレート信号に対して所定の遅延を与えて印加信号ＳＡの立ち上げタイミングを発生している。リセット遅延部１２２はレート信号に所定の遅延を与えて印加信号ＳＡの立ち下がりタイミングを発生している。
【０００６】
フォーマッタ１２３はセット遅延部１２１およびリセット遅延部１２２が発生したタイミングに基づいて、所定の波形フォーマットを生成する。この波形フォーマットはドライバ１２４に出力される。ドライバ１２４は波形フォーマットに基づいてＤＵＴ１０１に印加信号ＳＡを出力する。
【０００７】
第１のコンパレータ装置１３０および第２のコンパレータ装置１４０はＤＵＴ１０１の良否判定を行うためのピンエレクトロニクスカードである。第１のコンパレータ装置１３０と第２のコンパレータ装置１４０とは同じ構成になっているため、第１のコンパレータ装置１３０のみ説明する。第１のコンパレータ装置１３０は信号入力部１３１と基準電圧発生部１３２とフリップフロップ１３３とストローブ信号発生部１３４と判定部１３５とを備えて概略構成している。
【０００８】
ＤＵＴ１０１からは応答信号ＳＢが電圧として出力される。信号入力部１３１はこの電圧を入力している。また、信号入力部１３１は基準電圧発生部１３２が発生する基準電圧を入力しており、応答信号ＳＢの電圧と基準電圧とを比較して、応答信号ＳＢをＨｉｇｈまたはＬｏｗのデータにする。そして、応答信号ＳＢはフリップフロップ１３３に出力される。
【０００９】
フリップフロップ１３３はＤフリップフロップ（図中でＤＦＦ）であり、応答信号ＳＢを一時的に記憶する。ストローブ信号発生部（図中でＳＴ発生部）１３４はストローブ信号ＳＴＢを発生しており、発生したストローブ信号ＳＴＢをフリップフロップ１３３に入力させている。フリップフロップ１３３はストローブ信号ＳＴＢを入力したタイミングで判定部１３５に応答信号ＳＢを出力する。判定部１３５は応答信号ＳＢをパターデータに含まれる期待値と比較して良否判定（パスフェイル判定）を行う。
【００１０】
ストローブ信号ＳＴＢはレート信号を入力して、このレート信号の入力タイミングにタイミングデータ生成部１１２が出力するタイミングデータの分の遅延を与えることにより発生している。従って、タイミングデータで指定される遅延時間を変化させることで、任意のタイミングでストローブ信号ＳＴＢを発生させている。
【００１１】
以上の構成を用いてＤＵＴ１０１の試験を行う。ＤＵＴ１０１には印加信号ＳＡが入力され、またＤＵＴ１０１から応答信号ＳＢおよびＳＣが出力される。このとき、ドライバ装置１２０が印加信号ＳＡを出力してから第１のコンパレータ装置１３０が応答信号ＳＢを入力するまでの間に所定の時間差を生じる。この時間差を信号間遅延ｔｐｄＡＢとする。信号間遅延ｔｐｄＡＢは仕様で定める範囲内でなければならない。仕様の範囲を外れると、ＤＵＴ１０１は不良とみなされる。勿論、印加信号ＳＡと応答信号ＳＣとの間に生じる信号間遅延についても同様である。
【００１２】
このため、信号間遅延ｔｐｄＡＢが仕様を満たしているか否かの検査を行う。図６はこの検査に必要な各種信号のタイムチャートを示している。まず、レート信号発生部１１１が発生するレート信号に対してセット遅延部１２１が所定の遅延を与える。この遅延をドライバ遅延ｔｄＤＶとする。従って、ドライバ１２４からはレート信号のタイミングからｔｄＤＶの時間経過後に印加信号ＳＡが出力される。
【００１３】
第１のコンパレータ装置１３０に応答信号ＳＢが入力されるのは、レート信号を基準としてドライバ遅延に信号間遅延を加算した時間の経過後になる。つまり、レート信号から「ｔｄＤＶ＋ｔｐｄＡＢ」の時間経過後になる。このときに、応答信号ＳＢがＬｏｗ→Ｈｉｇｈ（またはＨｉｇｈ→Ｌｏｗ）に変化する。従って、応答信号ＳＢの信号変化点が仕様を満たしているか否かを検査する。
【００１４】
信号間遅延ｔｐｄＡＢは仕様によりその範囲が決められているため、下限値（仕様下限値ｔｐｄＡＢ１）と上限値（仕様上限値ｔｐｄＡＢ２）とは既知として得られている。また、ドライバ遅延ｔｄＤＶも既知として得られている。そこで、ドライバ遅延ｔｄＤＶに仕様下限値ｔｐｄＡＢ１を加算したタイミングでストローブ信号ＳＴＢ（下限ストローブ信号ｔｄＳＴＢ１）を発生し、仕様上限値ｔｐｄＡＢ２を加算したタイミングでストローブ信号ＳＴＢ（上限ストローブ信号ｔｄＳＴＢ２）を発生する。
【００１５】
このとき、応答信号ＳＢが立ち上がり信号であれば、下限ストローブ信号ｔｄＳＴＢ１のタイミングで応答信号ＳＢを判定した結果がＬｏｗであり、且つ上限ストローブ信号ｔｄＳＴＢ２のタイミングで判定した結果がＨｉｇｈのときに、仕様を満たしていることが認識される。それ以外であれば、仕様を満たしていないことが認識される。以上のようにして、信号間遅延ｔｐｄＡＢが仕様を満たしているか否かの検査が行われる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−６８８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
信号間遅延ｔｐｄＡＢの検査のために上限ストローブ信号ｔｄＳＴＢ１および下限ストローブ信号ｔｄＳＴＢ２を発生させている。これらのストローブ信号ＳＴＢはレート信号を基準としている。同様に、ドライバ遅延ｔｄＤＶもレート信号を基準としている。つまり、遅延を与えている基準が同じレート信号になっている。
【００１８】
一方、応答信号ＳＢと応答信号ＳＣとの間にも所定の信号間遅延ｔｐｄＢＣを生じ、この信号間遅延ｔｐｄＢＣが仕様を満たしているか否かの検査を行う必要がある。信号間遅延ｔｐｄＢＣの検査は、信号間遅延ｔｐｄＡＢの検査と同様に下限ストローブ信号および上限ストローブ信号を発生させて応答信号ＳＣを判定することにより行う。ただし、図６に示すように、信号間遅延ｔｐｄＢＣの基準となるのは応答信号ＳＢの入力タイミング（レート信号からｔｄＤＶ＋ｔｐｄＡＢのタイミング）であり、このタイミングは認識されていない。
【００１９】
つまり、信号間遅延ｔｐｄＡＢが仕様を満たしているか否かについては前述した検査で認識できるが、応答信号ＳＢの入力タイミングそのものは認識されていない。従って、この入力タイミングを正確に検出しなければならない。このために、応答信号ＳＢの変化点のエッジ検出を行う。このエッジ検出の手法としてはシュムー測定を用いることができる。
【００２０】
シュムー測定はストローブ信号ＳＴＢのタイミングまたは応答信号ＳＢのタイミングを連続的に微小変化させ、信号変化点を検出するスイープ動作を用いて行う。このために、ストローブ信号発生部１３４は下限ストローブ信号ｔｄＳＴＢ１からストローブ信号ＳＴＢを微増させ、または上限ストローブ信号ｔｄＳＴＢ２から微減させて、エッジが変化する点を検出する。
【００２１】
従って、エッジが変化するまでタイミングの微小変化および判定のスイープ動作が繰り返し行われる。近年のＤＵＴ１０１は高性能化の傾向が著しく、ストローブ信号ＳＴＢの発生タイミングの間隔（分解能）も非常に高いものになっている。従って、エッジの変化点を検出するまで膨大な回数のスイープ動作が行われ、シュムー測定に要する時間が著しく長時間化する。
【００２２】
そこで、本発明は、ＤＵＴに入出力される信号間の遅延の検査を短時間で行うことを目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスから出力された応答信号に基づいて良否判定を行う複数のコンパレータ装置を備えた半導体試験装置であって、前記コンパレータ装置は、基準となるストローブ基準信号に対して遅延を与えてストローブ信号を発生するストローブ信号発生部と、他のコンパレータ装置に入力された他の応答信号を前記ストローブ信号発生部に入力するための装置間接続経路と、前記ストローブ信号発生部が発生したストローブ信号のタイミングで前記被試験デバイスから入力した応答信号を判定する判定部と、を備えていることを特徴とする。
【００２４】
この半導体試験装置によれば、２つの応答信号の間に生じる信号間遅延を検査するときに、他のコンパレータ装置が入力する応答信号を基準にしてストローブ信号を発生することができる。これにより、信号間遅延の基準と検査を行うために必要となるストローブ信号の基準とを同じにすることができ、シュムー測定を行うことなく検査を行うことが可能になる。
【００２５】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記被試験デバイスに印加信号を出力するドライバ装置と、このドライバ装置が前記印加信号を出力するタイミングの基準となるレート信号を発生するレート信号発生部と、前記コンパレータ装置に備えられ、前記装置間接続経路により入力される応答信号と前記レート信号発生部が発生したレート信号とのうち一方を前記ストローブ基準信号として選択的に前記ストローブ信号発生部に出力する選択部と、を備えていることを特徴とする。
【００２６】
この半導体試験装置によれば、レート信号と他のコンパレータ装置からの応答信号との何れかを選択的にストローブ信号発生部に出力できる。これにより、印加信号と応答信号との間の信号間遅延および応答信号同士の信号間遅延の両者を検査することが可能になる。
【００２７】
本発明の請求項３の半導体試験装置は、請求項１または２記載の半導体試験装置であって、前記装置間接続経路は前記複数のコンパレータ装置のうち隣接するコンパレータ装置の間のみ接続していることを特徴とする。
【００２８】
この半導体試験装置によれば、装置間接続経路は隣接する２つのコンパレータ装置の間のみ接続されている。信号間遅延の検査は２つの信号の間の時間差の検査であり、３つ以上の信号の間の時間差を検査するものではない。よって、２つのコンパレータ装置の間のみ装置間接続経路を接続することで、配線および制御を単純化することができるようになる。
【００２９】
本発明の請求項４の半導体試験装置は、請求項１または２記載の半導体試験装置であって、前記コンパレータ装置は、前記装置間接続経路を介して他のコンパレータ装置から入力する応答信号に対して前記ストローブ信号発生部が与える遅延の分解能よりも低い分解能の遅延を与えて前記ストローブ信号発生部に出力する遅延発生部を備えていることを特徴とする。
【００３０】
この半導体試験装置によれば、遅延発生部が粗い遅延を応答信号に対して与えている。この遅延発生部により予めある程度の遅延を応答信号に与えていることで、ストローブ信号発生部が与える遅延の遅延時間を少なくしつつ、分解能を高くすることができるようになる。
【発明の効果】
【００３１】
本発明は、複数のコンパレータ装置にそれぞれ入力される応答信号の間に生じる信号間遅延が所定の仕様を満たしているか否かを検査するときに、信号間遅延の検査の対象となる他のコンパレータ装置から応答信号を入力して、この応答信号に設定された遅延を与えてストローブ信号を発生している。これにより、検査に必要なストローブ信号の基準と対象となる応答信号の基準とを一致させることができ、シュムー測定を行うことなく検査が可能になり、検査を短時間で行うことができるようになる。
【図面の簡単な説明】
【００３２】
【図１】実施形態の半導体試験装置の概略構成を示すブロック図である。
【図２】実施形態の動作を説明するタイムチャートである。
【図３】変形例の半導体試験装置の概略構成を示すブロック図である。
【図４】変形例の動作を説明するタイムチャートである。
【図５】従来の半導体試験装置の概略構成を示すブロック図である。
【図６】従来の動作を説明するタイムチャートである。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態について図面を参照して説明する。図１に示すように、ＤＵＴ１が半導体試験装置２に接続されており、半導体試験装置２によりＤＵＴ１の試験が行われる。ＤＵＴ１は被試験デバイス（Device Under Test）であり、任意の半導体デバイスを適用できる。半導体試験装置２はレート信号発生部１１とタイミングデータ生成部１２とパターンデータ生成部１３とフェイルメモリ１４とＭＵＸコントローラ１５とドライバ装置２０と第１のコンパレータ装置３０と第２のコンパレータ装置４０とを備えて概略構成している。
【００３４】
レート信号発生部１１はレート信号を発生してドライバ装置２０と第１のコンパレータ装置３０と第２のコンパレータ装置４０とに対して出力している。このレート信号は動作のタイミングを規定している。タイミングデータ生成部１２はドライバ装置２０と第１のコンパレータ装置３０と第２のコンパレータ装置４０とに対してタイミングデータを出力している。このタイミングデータは遅延時間のデータになっており、タイミングデータ生成部１２は予め設定された遅延時間のデータをタイミングデータとして出力している。
【００３５】
パターンデータ生成部１３はＤＵＴ１の試験パターンをパターンデータとして生成している。このパターンデータにはＤＵＴ１に印加する波形パターンや期待値のパターン等が含まれている。生成されたパターンデータはドライバ装置２０と第１のコンパレータ装置３０と第２のコンパレータ装置４０とに対して出力され、またＭＵＸコントローラ１５に対しても供給される。
【００３６】
フェイルメモリ１４は第１のコンパレータ装置３０および第２のコンパレータ装置４０から出力されるフェイルデータを記憶する。フェイルデータは良否判定（パスフェイル判定）の判定結果（パスまたはフェイル）を示すデータであり、このフェイルデータがフェイルメモリ１４に記憶される。ＭＵＸコントローラ１５は第１のコンパレータ装置３０のＭＵＸ３６および第２のコンパレータ装置４０のＭＵＸ４６の制御を行っている。
【００３７】
ドライバ装置２０はＤＵＴ１に対して印加する信号（印加信号ＳＡ）を生成して出力するピンエレクトロニクスカードである。このドライバ装置２０はセット遅延部２１とリセット遅延部２２とフォーマッタ２３とドライバ２４とを備えて概略構成している。セット遅延部２１は印加信号ＳＡの立ち上がりタイミングを規定し、リセット遅延部２２は立ち下りタイミングを規定している。
【００３８】
セット遅延部２１およびリセット遅延部２２は、それぞれレート信号発生部１１からレート信号を入力している。そして、タイミングデータ生成部１２からタイミングデータを入力して、タイミングデータが示す遅延時間をレート信号に与える。フォーマッタ２３はセット遅延部２１、リセット遅延部２２から出力された信号に基づいて波形フォーマットを生成する。このとき、フォーマッタ２３はパターンデータ生成部１２から入力するパターンデータに基づいて波形フォーマットを生成する。ドライバ２４はこの波形フォーマットに基づいて印加信号ＳＡをＤＵＴ１に対して出力する。
【００３９】
第１のコンパレータ装置３０はＤＵＴ１から出力される信号（応答信号ＳＢ）に基づいて良否判定を行うピンエレクトロニクスカードである。この第１のコンパレータ装置３０は信号入力部３１と基準電圧発生部３２とＤＦＦ３３とストローブ信号発生部３４と判定部３５とＭＵＸ３６とを備えて概略構成している。
【００４０】
信号入力部３１はＤＵＴ１から応答信号ＳＢを入力しており、基準電圧発生部３２から基準電圧を入力している。ＤＵＴ１から入力する応答信号ＳＢは電圧になっており、この電圧と基準電圧とを比較して、応答信号ＳＢをＨｉｇｈレベルまたはＬｏｗレベルのデータとして出力する。
【００４１】
ＤＦＦ３３はＤフリップフロップであり、信号入力部３１から出力された応答信号ＳＢを一時的に記憶する。ストローブ信号発生部（図中では「ＳＴ発生部」）３４はＭＵＸ３６から出力される信号（ストローブ基準信号）に対して所定の遅延を与えることによりストローブ信号ＳＴＢを発生する。与える遅延時間はタイミングデータ生成部１２が出力するタイミングデータに基づく。ストローブ信号ＳＴＢはフリップフロップ３３に入力され、フリップフロップ３３はストローブ信号ＳＴＢの入力タイミングで判定部３５に応答信号ＳＢを出力する。
【００４２】
判定部３５は応答信号ＳＢの判定を行う。判定部３５が行う判定はパターンデータ生成部１３が出力するパターンデータに含まれる期待値と応答信号ＳＢとを比較して行うパスフェイル判定、および応答信号ＳＢがＬｏｗレベルであるかＨｉｇｈレベルであるかの判定になる。判定部３５はストローブ信号ＳＴＢの入力タイミングで判定を行うため、ストローブ信号ＳＴＢは判定タイミングを規定していることになる。判定部３５が行った判定結果はフェイル情報としてフェイルメモリ１４に出力される。
【００４３】
ＭＵＸ（マルチプレクサ）３６は３入力１出力の選択部である。ＭＵＸ３６にはレート信号と応答信号ＳＣと応答信号ＳＣを反転した信号（反転信号）との３つの信号が入力される。レート信号はレート信号発生部１１が発生した信号である。応答信号ＳＣは後述する装置間接続経路Ｌ２を介して入力する応答信号ＳＣになる。この応答信号ＳＣはＭＵＸ３６に入力される前段で分岐されて反転されて反転信号として入力される。なお、反転信号を入力させているのは、応答信号ＳＣが立ち下り信号の場合に反転させる必要があるためである。
【００４４】
ＭＵＸ３６は入力する３つの信号のうち何れか１つを選択し、選択した信号をストローブ基準信号としてストローブ信号発生部３４に出力する。ＭＵＸ３６はＭＵＸコントローラ１５により何れを選択するかの制御がされている。ＭＵＸコントローラ１５はパターンデータ生成部１３からパターンデータを読み出して、このパターンデータに基づいて選択制御を行う。このために、パターンデータには予め選択制御の情報を付加しておく。なお、ＭＵＸ３６の制御情報はＭＵＸコントローラ１５自身が保持するものであってもよい。
【００４５】
第２のコンパレータ装置４０はＤＵＴ１から出力される信号（応答信号ＳＣ）に基づいて良否判定を行うコンパレータ用のピンエレクトロニクスカードである。この第２のコンパレータ装置４０はコンパレータ４１と基準電圧発生部４２とＤＦＦ４３とストローブ信号発生部４４と判定部４５とＭＵＸ４６とを備えて概略構成している。第１のコンパレータ装置３０と第２のコンパレータ装置４０とは同一のピンエレクトロニクスカードを使用しており、その構成は同じになるため、説明を省略する。
【００４６】
第１のコンパレータ装置３０の信号入力部３１の出力側の経路はＤＦＦ３３に接続される。そして、この経路を途中で分岐して第２のコンパレータ装置４０のＭＵＸ４６の入力側に接続している。この分岐した経路を装置間接続経路Ｌ１とする。また、第２のコンパレータ装置４０のコンパレータ４１の出力側の経路も同様に分岐させており、分岐した経路を装置間接続経路Ｌ２として第１のコンパレータ装置３０のＭＵＸ３６に入力させている。従って、装置間接続経路Ｌ１およびＬ２はピンエレクトロニクスカード間を接続する経路になる。
【００４７】
図１ではドライバ装置を１つ、コンパレータ装置を２つ備えた例を示したが、これは最小構成であり、ドライバ装置を２つ以上、コンパレータ装置を３つ以上備えるものであってもよい。また、図中の細線は１ビットの情報を信号として伝送する経路を示しており、太線は複数の情報から構成されるデータを伝送する経路を示している。
【００４８】
以上の構成の半導体試験装置１において、ＤＵＴ１に入出力される信号間の遅延（信号間遅延）が所定の仕様を満たしているか否かの検査を行う。まず、図２を参照して、印加信号ＳＡと応答信号ＳＢとの間の信号間遅延ｔｐｄＡＢについて説明する。レート信号発生部１１はレート信号を発生して、ドライバ装置２０に入力している。セット遅延部２１またはリセット遅延部２２はレート信号に遅延（ドライバ遅延ｔｄＤＶ）を与えて、ドライバ２４から印加信号ＳＡを出力させる。このときには、レート信号を基準としてドライバ遅延ｔｄＤＶの時間が経過している。
【００４９】
なお、図２の印加信号ＳＡはＲＺ（Return to Zero）の波形になっており、セット遅延部２１により印加信号ＳＡを立ち上げた後にリセット遅延部２２により印加信号ＳＡを立ち下げているものを例示している。ここでは、立ち上がりタイミングだけを検出できれば前記の検査ができるため、立ち下りについては説明を省略する。
【００５０】
ＤＵＴ１は印加信号ＳＡに基づいて応答信号ＳＢを出力して第１のコンパレータ装置３０に入力させている。このときの入力タイミングはさらに信号間遅延ｔｐｄＡＢが経過している。つまり、レート信号を基準にしたときに「ｔｄＤＶ＋ｔｐｄＡＢ」の時間が経過している。
【００５１】
信号間遅延ｔｐｄＡＢは所定の仕様を満たさなければならない。つまり、仕様で定められた範囲内に信号間遅延ｔｐｄＡＢがなければならない。このときの仕様で定める下限値を仕様下限値ｔｐｄＡＢ１、上限値を仕様上限値ｔｐｄＡＢ２とする。仕様下限値および仕様上限値はそれぞれ半導体試験装置１の仕様で定められているものであり、既知の値として与えられている。また、ドライバ遅延ｔｄＤＶも同様に既知の値となる。
【００５２】
従って、「ｔｐｄＡＢ１≦ｔｐｄＡＢ≦ｔｐｄＡＢ２」であるか否かを判定することにより、仕様を満たしているか否かを検査する。応答信号ＳＢのエッジがＬｏｗ→Ｈｉｇｈに変化するのは、レート信号から「ｔｄＤＶ＋ｔｐｄＡＢ」の時間が経過したときである。このため、レート信号を基準として「ｔｄＤＶ＋ｔｐｄＡＢ１」（ドライバ遅延＋仕様下限値）のタイミングでストローブ信号ＳＴＢを発生させる。このストローブ信号ＳＴＢを下限ストローブ信号ｔｄＳＴＢ１（＝ｔｄＤＶ＋ｔｐｄＡＢ１）とする。
【００５３】
同様に、レート信号を基準として「ｔｄＤＶ＋ｔｐｄＡＢ２」（ドライバ遅延＋仕様上限値）のタイミングでストローブ信号ＳＴＢを発生させる。このストローブ信号ＳＴＢを上限ストローブ信号ｔｄＳＴＢ２（＝ｔｄＤＶ＋ｔｐｄＡＢ２）とする。
【００５４】
そして、判定部３５は下限ストローブ信号ｔｄＳＴＢ１のタイミングで応答信号ＳＢを判定し、上限ストローブ信号ｔｄＳＴＢ２のタイミングで応答信号ＳＢを判定する。判定を行うのは、応答信号ＳＢがＬｏｗであるかＨｉｇｈであるかである。応答信号ＳＢが立ち上がり信号であれば、下限ストローブ信号ｔｄＳＴＢ１のタイミングがＬｏｗであり、且つ上限ストローブ信号ｔｄＳＴＢ２のタイミングでＨｉｇｈであれば、仕様を満たしていることが認識される。それ以外の場合は、仕様を満たしていないことが認識される。
【００５５】
以上は印加信号ＳＡと応答信号ＳＢとの間の信号間遅延ｔｐｄＡＢの検査である。この検査は背景技術で説明したものと同じになる。一方、応答信号ＳＢと応答信号ＳＣとの間の信号間遅延ｔｐｄＢＣについても検査しなければならない。これは、第１のコンパレータ装置３０と第２のコンパレータ装置４０との間で連携して動作をすることがあるためである。
【００５６】
信号間遅延ｔｐｄＢＣは応答信号ＳＢのタイミングと応答信号ＳＣのタイミングとの間の時間差になる。背景技術で説明したように、ｔｐｄＢＣの基準となるのは応答信号ＳＢのエッジ変化点である。信号間遅延ｔｐｄＡＢの検査と同様に下限ストローブ信号および上限ストローブ信号を発生させて検査を行う場合、信号間遅延ｔｐｄＢＣの基準が認識されていなければならない。
【００５７】
そこで、装置間接続経路Ｌ１を用いて第１のコンパレータ装置３０に入力される応答信号ＳＢ（他の応答信号）を第２のコンパレータ装置４０のＭＵＸ４６に入力させている。信号間遅延ｔｐｄＢＣの検査を行うときには、ＭＵＸコントローラ１５は信号間遅延ｔｐｄＢＣを選択するように制御している。従って、ＭＵＸ４６はストローブ基準信号として応答信号ＳＢをストローブ信号発生部４４に出力している。ストローブ信号発生部４４は応答信号ＳＢの入力タイミングに対してタイミングデータで示される遅延を与えてストローブ信号ＳＴＣを発生している。
【００５８】
つまり、ストローブ信号ＳＴＣの発生タイミングの基準となるのは応答信号ＳＢ（のエッジ）になり、応答信号ＳＢの入力タイミングに対して遅延を与えてストローブ信号ＳＴＣを発生している。
【００５９】
ここで、信号間遅延ｔｐｄＢＣの仕様で定める仕様下限値をｔｐｄＢＣ１、仕様上限値をｔｐｄＢＣ２とする。図２に示すように、仕様下限値ｔｐｄＢＣ１および仕様上限値ｔｐｄＢＣ２は応答信号ＳＢ（のエッジ）を基準とした時間になっている。つまり、ストローブ信号ＳＴＣの基準と一致している。
【００６０】
そこで、応答信号ＳＢ（のエッジ）を基準として、仕様下限値ｔｐｄＢＣ１の時間経過後にストローブ信号ＳＴＣを発生させる。このタイミングで発生させるストローブ信号ＳＴＣを下限ストローブ信号ｔｄＳＴＣ１（＝ｔｐｄＢＣ１）とする。同様に、仕様上限値ｔｐｄＢＣ２の時間経過後にストローブ信号ＳＴＣを発生させる。このタイミングで発生させるストローブ信号ＳＴＣを上限ストローブ信号ｔｄＳＴＣ２（＝ｔｐｄＢＣ２）とする。
【００６１】
判定部４５は下限ストローブ信号ｔｄＳＴＣ１および上限ストローブ信号ｔｄＳＴＣ２のタイミングで応答信号ＳＣの判定を行う。応答信号ＳＣが立ち上がり信号であれば、下限ストローブ信号ｔｄＳＴＣ１のタイミングでＬｏｗであり、且つ上限ストローブ信号ｔｄＳＴＣ２のタイミングでＨｉｇｈのときに仕様を満たしていることが認識される。それ以外の場合は、仕様を満たしていないことが認識される。
【００６２】
以上説明したように、応答信号ＳＢと応答信号ＳＣとの間の信号間遅延ｔｐｄＢＣを検査するときに、ストローブ信号ＳＴＣの発生タイミングは応答信号ＳＢを基準として遅延を与えたものになる。信号間遅延ｔｐｄＢＣの基準となるのも応答信号ＳＢであるため、応答信号ＳＢを基準として仕様の下限値および上限値のタイミングでストローブ信号ＳＴＣを発生させることで、応答信号ＳＣが仕様を満たしているか否かを検査できる。このため、シュムー測定を行うことなく基準を一致させて検査を行うことができるため、高速に検査することができるようになる。
【００６３】
以上において、応答信号同士の間の信号間遅延だけを検査するのであれば、ＭＵＸは応答信号および反転信号だけを入力させるように構成してもよい。ただし、通常は印加信号との間の信号間遅延の検査も可能に構成するため、ＭＵＸは応答信号と反転信号とレート信号とを入力して、何れかを選択するように構成している。レート信号を選択できるようにしているため、印加信号と応答信号との間の信号間遅延を検査することも可能になる。
【００６４】
また、信号間遅延ｔｐｄＢＣを検査する場合には、装置間接続経路Ｌ１とＬ２とのうち何れか一方を設けるようにすればよい。ただし、装置間接続経路Ｌ１のみを設けた場合には応答信号ＳＢを基準として応答信号ＳＣの検査を行うことができるが、その逆はできない。また、装置間接続経路Ｌ２のみを設けた場合には応答信号ＳＣを基準として応答信号ＳＢの検査を行うことができるが、その逆はできない。
【００６５】
応答信号ＳＢおよびＳＣの波形は任意のパターンを採り得るため、２つの信号の何れをも基準とすることが可能な構成とすることが望ましい。そこで、装置間接続経路をコンパレータ装置ごとに設けるようにする。また、このように、２つのコンパレータ装置にそれぞれ装置間接続経路を設けるようにすれば、同一の回路構成を採用することができる。つまり、第１のコンパレータ装置３０と第２のコンパレータ装置４０とには同一のピンエレクトロニクスカードを適用することが可能になる。従って、構成の異なる回路を用意する必要がなく、同じ回路を適用できるようになるため、回路の製造が容易になる。
【００６６】
また、前述したように、半導体試験装置１にコンパレータ装置を３つ以上設けてもよい。この場合に、全てのコンパレータ装置同士を装置間接続経路が接続するようにしてもよいが、装置間接続経路を限定的に設けるようにしてもよい。全てのコンパレータ装置同士を接続するように装置間接続経路を設けた場合には、装置間接続経路の経路数が非常に多くなる。また、各コンパレータ装置に設けるＭＵＸには他の全ての装置間接続経路から応答信号を入力するため、入力数が非常に多くなる。このため、ＭＵＸの選択制御が複雑化する。
【００６７】
そこで、隣接する２つのコンパレータ装置の間のみ装置間接続経路を接続する。つまり、２つのコンパレータ装置を１つの組として構成し、異なる組の間では装置間接続経路を接続しないようにする。信号間遅延はあくまでも２つの信号の間の時間差になるため、３つ以上の信号の間の時間差を同時に検査することはない。つまり、検査対象となる信号が入力されるコンパレータ装置は２つになる。
【００６８】
このため、相互に隣接する２つのコンパレータ装置の間だけを装置間接続経路が接続するようにすることで、１つの組を構成するコンパレータ装置に入力される応答信号の信号間遅延の検査は可能になる。そして、装置間接続経路の経路数を大幅に削減できることから、配線およびＭＵＸの制御の単純化を図ることができる。
【００６９】
なお、この場合には、隣接していないコンパレータ装置に入力される応答信号の信号間遅延を測定することができない。このため、ＤＵＴ１の試験を行うときに使用される２つのコンパレータ装置を隣接するように配置して１つの組を構成させることが望ましい。
【００７０】
次に、変形例について説明する。この変形例では、図３に示すように、前述した実施形態の構成から、リングオシレータ（リング発振器）３７、４７とカウンタ３８、４８とを追加している。リングオシレータとカウンタとにより遅延発生部が構成される。なお、同図において、リングオシレータは「ＲＯＳＣ」として示している。
【００７１】
リングオシレータ３７およびカウンタ３８は第１のコンパレータ装置３０における装置間接続経路Ｌ２に設けられる。リングオシレータ３７は応答信号ＳＣの入力をトリガとしてリング発振を開始する。リング発振の周期はＴ１であり、リングオシレータ３７はＴ１ごとにカウンタ３８にパルスを出力する。カウンタ３８はパルスを入力するごとに計測回数をインクリメントする。
【００７２】
また、カウンタ３８には予め発振回数Ｎ１（Ｎ１は自然数）がタイミングデータ生成部１２により設定されており、計測回数がＮ１に到達したときにパルス（カウンタ出力パルス）を出力する。つまり、応答信号ＳＣを入力してからＮ１×Ｔ１の経過後にカウンタ出力パルスが出力される。なお、カウンタ３８の発振回数Ｎ１は予めタイミングデータ生成部１２により設定される。
【００７３】
カウンタ出力パルスはＭＵＸ３６に入力される。つまり、実施形態では応答信号ＳＣを直接的にＭＵＸ３６に入力させているが、本変形例では、リングオシレータ３７とカウンタ３８とにより構成される遅延発生部により所定の遅延を与えた後にＭＵＸ３６に入力させている。
【００７４】
なお、リングオシレータ４７およびカウンタ４８は第２のコンパレータ装置４０における装置間接続経路Ｌ１に設けられるものであり、リングオシレータ３７およびカウンタ３８と同様のものになる。
【００７５】
近年のＤＵＴ１は高性能化の傾向が著しく、その分解能も飛躍的に高くなっている。このため、ストローブ信号ＳＴＢ（ＳＴＣも同様）の発生タイミングは非常に短い（時間の）間隔で発生させられるようにしなければならない。このストローブ信号ＳＴＢの発生タイミングの間隔を分解能とし、分解能が高ければ短い間隔でストローブ信号ＳＴＢを発生させることができ、分解能が低ければストローブ信号ＳＴＢの発生間隔は長くなる。
【００７６】
一方で、ストローブ信号ＳＴＢの分解能が高くなると、ストローブ信号ＳＴＢに与えることができる遅延時間はそれほど長くすることができなくなる。つまり、遅延時間の幅としては狭くなる。
【００７７】
そこで、リングオシレータ４７とカウンタ４８とにより構成される遅延発生部により予め粗い遅延を与えている。遅延発生部が与える遅延の分解能はストローブ信号発生部４４が与える遅延の分解能よりも低くしてある。遅延発生部が与える遅延の分解能（間隔）をＴ１とし、ストローブ信号発生部４４が与える遅延の分解能（間隔）をＴ２としたときに「Ｔ１＞Ｔ２」となるようにする。
【００７８】
図４は応答信号ＳＢのタイミングからストローブ信号ＳＴＣを発生するまでのタイムチャートを示している。なお、ストローブ信号ＳＴＣは下限ストローブ信号ｔｄＳＴＣ１または上限ストローブ信号ｔｄＳＴＣ２の何れでもよいが、同図においては下限ストローブ信号ｔｄＳＴＣ１であるものとする。
【００７９】
この図に示すように、リングオシレータ３７はＴ１の周期ごとにパルスをカウンタ４８に出力し、カウンタ４８は予め設定されているＮ１までインクリメントを行う。そして、Ｎ１に到達したときにパルス（カウンタ出力パルス）を出力する。リングオシレータ４７は応答信号ＳＢの入力タイミングからリング発振を開始するため、応答信号ＳＢを基準として時間Ｎ１×Ｔ１の経過後にカウンタ出力パルスを出力する。
【００８０】
カウンタ出力パルスはＭＵＸ４６により選択されてストローブ信号発生部４４に入力される。ストローブ信号発生部４４はカウンタ出力パルスの入力タイミングから分解能Ｔ１の単位で遅延を与えてストローブ信号ＳＴＣを出力する。このとき、分解能がＴ１であるため、Ｎ２（Ｎ２は自然数）×Ｔ１の時間の遅延を与えることができる。
【００８１】
従って、ストローブ信号ＳＴＣ（下限ストローブ信号ｔｄＳＴＣ１）は応答信号ＳＢを入力したタイミングから「ｔｄＳＴＣ１＝Ｎ１×Ｔ１＋Ｎ２×Ｔ２」の時間経過後に発生される。つまり、図４に示すように、予め粗い（低い）分解能の遅延（Ｎ１×Ｔ１）が遅延発生部により応答信号に与えられ、次に細かい（高い）分解能の遅延（Ｎ２×Ｔ２）がストローブ信号発生部により与えられる。
【００８２】
このため、粗分解能遅延発生部（遅延発生部）により１段目の遅延を与え、細分解能遅延発生部（ストローブ信号発生部）により２段目の遅延を与えることにより、ストローブ信号の分解能を非常に高いものとしつつ、遅延時間の幅を十分に広くすることができる。これにより、任意のタイミングでストローブ信号を発生させることができるようになる。
【００８３】
以上において、遅延発生部はリングオシレータとカウンタとにより構成したが、遅延を発生させることができるものであれば、任意のものを適用することができる。例えば、遅延発生回路等を適用することができる。ただし、与える遅延の分解能はストローブ信号発生部よりも低いものとする。
【符号の説明】
【００８４】
１    半導体試験装置            ２    ＤＵＴ
２０    ドライバ装置            ３０    第１のコンパレータ装置
３３    フリップフロップ        ３４    ストローブ信号発生部
３５    判定部                ３６    ＭＵＸ
３７    リングオシレータ        ３８    カウンタ
４０    第２のコンパレータ装置
【図１】
2011153950.tif 000003
【図２】
2011153950.tif 000004
【図３】
2011153950.tif 000005
【図４】
2011153950.tif 000006
【図５】
2011153950.tif 000007
【図６】
2011153950.tif 000008