(57)【要約】【課題】占有面積が小さく、高い信頼性を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ロウ方向、カラム方向及び積層方向に配列された複数のメモリトランジスタＭＴｒ１〜８と、メモリトランジスタＭＴｒ１〜８に信号を供給するワード線ＷＬ１〜ＷＬ８と、それらを埋める層間絶縁層１０とを備えたメモリセルアレイ層１００と、メモリセルアレイ層１００の上面の側に形成される半導体基板２００と、半導体基板２００に形成されメモリセルアレイ層１００に対し所定の電圧を供給する周辺回路層３００と、周辺回路層３００とメモリセルアレイ層１００とを電気的に接続する接続層４００とを備える。メモリセルアレイ層１００は、半導体基板２００とは別の半導体基板５００上に形成されたものである【選択図】図６
2011204829.tif 000002
【特許請求の範囲】
【請求項１】
第１方向及び前記第１方向に直交する第２方向に配列されると共に前記第１方向及び前記第２方向に直交する第３方向にも配列された複数のメモリセルと、前記第１方向及び前記第２方向にて構成される面内に延び且つ前記メモリセルに信号を供給する第１配線と、前記メモリセル及び前記第１配線を埋める第１絶縁層とを備えたメモリセルアレイ層と、
前記メモリセルアレイ層の上面の側に形成される第１半導体基板と、
前記第１半導体基板上に形成され前記メモリセルアレイ層に対し所定の電圧を供給する周辺回路層と、
前記周辺回路層と前記メモリセルアレイ層とを電気的に接続する接続層と
を備え、
前記メモリセルアレイ層は、前記第１半導体基板とは別の第２半導体基板上に形成されたものである
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１半導体基板は、第１の面を有し、前記第1の面と前記第１絶縁層とが対向するように設けられ、
前記第１半導体基板は、前記第１の面とは反対側の第２の面から前記第１の面に貫通する貫通孔を備え、
前記接続層は、前記第１半導体基板を貫通する貫通孔を介して前記周辺回路層と前記メモリセルアレイ層とを接続する第２配線を備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１半導体基板は、第１の面と、この第１の面とは反対側に形成された第２の面とを有し、
前記第１半導体基板は、前記第１絶縁層と前記１の面とが対向するように設けられると共に、前記周辺回路層は、前記第２の面に形成され、
前記周辺回路層は、
回路素子と、
前記回路素子に信号を供給する第３配線と、
前記第１半導体基板の前記第２の面上に形成され且つ前記回路素子及び前記第３配線を覆う第２絶縁層とを備え、
前記メモリセルアレイ層は、前記第２絶縁層の上にも形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１半導体基板の前記第１の面側に形成される前記メモリセルアレイ層は、その上面が前記第１半導体基板と対向するように配置され、
前記第１半導体基板の前記第２の面側に形成される前記メモリセルアレイ層は、その上面が前記第２絶縁層と対向するように配置されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記周辺回路層は、第３の面、及び前記第３の面とは反対側の第４の面を有し、前記第１絶縁層の一方の面と前記第３の面において対向するように設けられた第２絶縁層を更に備え、
前記第１半導体基板は、前記第４の面において前記第２絶縁層と対向するように設けられ、
前記接続層は、前記第１絶縁層と前記第２絶縁層との間に形成されたバンプ電極を備える
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセルを半導体基板に平行な方向だけでなく、半導体基板に垂直な方向にも積層させたいわゆる３次元型メモリ装置に関するものである。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した構造（以下、３Ｄ積層型セル構造）を有する半導体記憶装置が提案されている（特許文献１参照）。
【０００３】
例えば、書き込み等に高電圧を要するＥＥＰＲＯＭにおいては、その高電圧に耐えうる高耐圧型トランジスタを周辺回路（ロウデコーダ、カラムデコーダ等）において配置する必要がある。例えば、高耐圧型トランジスタをワード線に接続される転送ゲートトランジスタに用いた場合、その数は、ワード線の数と同数必要である。そのため、３次元構造のメモリ装置の集積度を高めようとする場合、高耐圧型トランジスタの占有面積が、チップ全体の占有面積を縮小させることの障害となる。
【０００４】
このため、このような高耐圧型トランジスタを、メモリセルアレイが形成される半導体基板と同一の半導体基板上ではなく、その下層に設けるようにした半導体記憶装置も提案されている（例えば、特許文献２参照）。しかし、この特許文献２の半導体記憶装置は、半導体基板上に周辺回路構造を形成し、層間絶縁層で覆った後、その層間絶縁層の上方にアルミナ等により支持層を形成し、この支持層上にメモリセルアレイを形成するものである。このため、メモリセルアレイの製造工程において用いられる熱工程が、既に製造された周辺回路構造の特性を変動させる虞があるなどの問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２０１０−０３４１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、占有面積が小さく、高い信頼性を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、第１方向及び前記第１方向に直交する第２方向に配列されると共に前記第１方向及び前記第２方向に直交する第３方向にも配列された複数のメモリセルと、前記第１方向及び前記第２方向にて構成される面内に延び且つ前記メモリセルに信号を供給する第１配線と、前記メモリセル及び前記第１配線を埋める第１絶縁層とを備えたメモリセルアレイ層と、前記メモリセルアレイ層の上面の側に形成される第１半導体基板と、前記第１半導体基板上に形成され前記メモリセルアレイ層に対し所定の電圧を供給する周辺回路層と、前記周辺回路層と前記メモリセルアレイ層とを電気的に接続する接続層とを備え、前記メモリセルアレイ層は、前記第１半導体基板とは別の第２半導体基板上に形成されたものであることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、占有面積が小さく、高い信頼性を有する半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に用いられるメモリセルアレイ層１００の概略斜視図である。
【図２】メモリセルアレイ層１００の等価回路図である。
【図３】メモリセルアレイ層１００の断面図である。
【図４】図３の拡大図である。
【図５】メモリセルアレイ層１００の断面図である。
【図６】本発明の第１の実施の形態に係る半導体記憶装置を示すの概略図である。
【図７Ａ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｂ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｃ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｄ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｅ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｆ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図７Ｇ】本発明の第１の実施の形態に係る半導体記憶装置の第１の製造方法を示す断面図である。
【図８Ａ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｂ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｃ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｄ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｅ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｆ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｇ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｈ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｉ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｊ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図８Ｋ】本発明の第１の実施の形態に係る半導体記憶装置の第２の製造方法を示す断面図である。
【図９】本発明の第２の実施の形態に係る半導体記憶装置を示すの概略図である。
【図１０Ａ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０Ｂ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０Ｃ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０Ｄ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０Ｅ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０Ｆ】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の第３の実施の形態に係る半導体記憶装置を示すの概略図である。
【図１２Ａ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｂ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｃ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｄ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｅ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｆ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｇ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２Ｈ】本発明の第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】本発明のその他の実施の形態に用いられるメモリセルアレイ層１００ｂを示す概略斜視図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
先ず、図１を参照して本発明の第１の実施の半導体記憶装置に用いられるメモリセルアレイ層１００の構成の概要について説明する。メモリセルアレイ層１００は、一例として、図１に示すように、データを電気的に記憶するメモリトランジスタ（メモリセル）ＭＴｒ１〜８と、メモリトランジスタＭＴｒ１〜８に信号を供給する配線ＢＬ、ＳＬ、ＷＬ１〜８と、メモリトランジスタＭＴｒ１〜８及び配線ＢＬ、ＳＬ、ＷＬ１〜８を埋める層間絶縁層１０を有する。
【００１２】
メモリセルトランジスタＭＴｒ１〜８は、直列接続されて３次元マトリクス状に配列されている。すなわち、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向、積層方向（垂直方向）に配列されている。ここで、ロウ方向は、カラム方向に直交し、積層方向は、ロウ方向及びカラム方向に直交する。
【００１３】
ビット線ＢＬは、カラム方向に延び、ソース線ＳＬ、ワード線ＷＬ１〜８は、ロウ方向に延びる。すなわち、配線ＢＬ、ＳＬ、ＷＬ１〜８は、ロウ方向及びカラム方向にて構成される面内に延びるように形成されている。
【００１４】
層間絶縁層１０は、メモリトランジスタＭＴｒ１〜８の間、配線ＢＬ、ＳＬ、ＷＬ１〜８の間、及びメモリトランジスタＭＴｒ１〜８と配線ＢＬ、ＳＬ、ＷＬ１〜８の間を埋めるように形成されている。
【００１５】
次に、図２を参照して、メモリセルアレイ層１００の回路構成について説明する。メモリセルアレイ層１００は、図２に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１６】
メモリブロックＭＢは、図２に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１７】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を蓄積する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００１８】
ロウ方向に一列に並ぶ複数のメモリトランジスタＭＴｒ１のゲートは、１本のワード線ＷＬ１に共通接続されている。同様に、ロウ方向に並ぶ複数のメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、各々、１本のワード線ＷＬ２〜ＷＬ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、１本のバックゲート線ＢＧに共通接続されている。
【００１９】
ロウ方向に一列に配列された複数のドレイン側選択トランジスタＳＤＴｒのゲートは、１本のロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列された複数のドレイン側選択トランジスタＳＤＴｒのドレインは、１本のビット線ＢＬに共通に接続されている。
【００２０】
ロウ方向に一列に配列された複数のソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列された複数のソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びる１本のソース線ＳＬに共通に接続されている。
【００２１】
次に、図３〜図５を参照して、図２に示した回路構成を実現するメモリセルアレイ層１００の積層構造について説明する。図３は、第１の実施の形態に係るメモリセルアレイ層１００のカラム方向断面図であり、図４は、図３の拡大図である。図５は、メモリセルアレイ層１００のロウ方向断面図である。
【００２２】
メモリセルアレイ層１００は、図３に示すように、基板２０、下層から順にバックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図３に示すように、層間絶縁層１０と、基板２０の上に層間絶縁層１０を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、層間絶縁層１０に埋められている。バックゲート導電層３１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２４】
また、バックゲート層３０は、図３に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２５】
メモリトランジスタ層４０は、図３に示すように、層間絶縁層１０、及び積層方向に層間絶縁層１０を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、積層方向に所定のピッチをもって配列されており、それらの間の間隙は層間絶縁層１０で埋められている。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８として機能すると共に、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。
【００２６】
ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもって配列されるとともにロウ方向を長手方向として延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２７】
また、メモリトランジスタ層４０は、図３に示すように、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層１０を貫通するように形成されたメモリホール４３を有する。
【００２８】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３０】
メモリゲート絶縁層４４は、図３に示すように、メモリホール４３、及びバックゲート溝３２の側面に形成されている。メモリゲート絶縁層４４は、図４に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２の側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３１】
Ｕ字状半導体層４５は、図３に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図４に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００３３】
選択トランジスタ層５０は、図３に示すように、層間絶縁層１０、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。
【００３４】
ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤとして機能すると共に、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳとして機能すると共に、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００３５】
ドレイン側導電層５１及びソース側導電層５２は、層間絶縁層１０を介してカラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３６】
また、選択トランジスタ層５０は、図３に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１及び層間絶縁層１０を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２及び層間絶縁層１０を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３７】
また、選択トランジスタ層５０は、図３に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００３８】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３の側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４の側面に形成されている。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４０】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４１】
配線層６０は、図４に示すように、層間絶縁層１０、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１、ビット線層６２及びプラグ層６３は、層間絶縁層１０にて埋められている。第１ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００４２】
ソース線層６１は、図３に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。ソース線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４３】
ビット線層６２は、図３に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。ビット線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００４４】
また、配線層６０は、図３及び図５に示すように引出配線層６４ａ〜６４ｉ、及びコンタクト層６５ａ〜６５ｉを有する。引出配線層６４ａ〜６４ｉは、各々、ロウ方向及びカラム方向にて構成される面内に延びるように形成されている。引出配線層６４ａ〜６４ｉは、各々、接続配線層２０１を介して、周辺回路層３００に電気的に接続されている。なお、接続配線層２０１及び周辺回路層３００については、後に詳しく説明する。
【００４５】
コンタクト層６５ａ〜６５ｉは、層間絶縁層１０を貫通するように積層方向に延びるように形成されている。コンタクト層６５ａは、バックゲート導電層３１と引出配線層６４ａとを電気的に接続する。コンタクト層６５ｂ〜６５ｅは、各々、ワード線導電層４１ａ〜４１ｄと引出配線層６４ｂ〜６４ｅとを電気的に接続する。コンタクト層６５ｆは、ドレイン側導電層５１と引出配線層６４ｆとを電気的に接続する。コンタクト層６５ｇは、ソース側導電層５２と引出配線層６４ｇとを電気的に接続する。コンタクト層６５ｈは、ソース線層６１と引出配線層６４ｈとを電気的に接続する。コンタクト層６５ｉは、ビット線層６２と引出配線層６４ｉとを電気的に接続する。
【００４６】
次に、図６を参照して、上記のメモリセルアレイ層１００を含む半導体記憶装置の積層構造について説明する。
【００４７】
図６に示すように、半導体記憶装置は、メモリセルアレイ層１００、半導体基板２００、周辺回路層３００、及び接続層４００を備える。図６は、メモリセルアレイ層１００においてメモリトランジスタ層３０及び配線層６０の一部のみを示している。
【００４８】
メモリセルアレイ層１００は、一例として、図１〜５に示したような構造を有している。メモリセルアレイ層１００において、柱状のコンタクト層６５ｂ〜６５ｅ、及び柱状部４５Ａ等は、テーパ状に形成されており、半導体基板２００に近い側ほどその径が大きい。即ち、メモリセルアレイ層１００は、半導体基板２００上に形成されるのではなく、後述するように、半導体基板（第１半導体基板）２００とは異なる半導体基板（第２半導体基板）５００上に形成される。なお、本実施の形態とは異なり、半導体基板２００上にメモリセルアレイ層１００が形成されるのであれば、コンタクト層６５ｂ〜６５ｅ、及び柱状部４５Ａ等の径は、半導体基板２００に近い側ほど小さくなる。
【００４９】
半導体基板２００の下面は、層間絶縁層１０の上面（メモリセルアレイ層１００の上面）と対向するように設けられている。後に説明する製造工程において、半導体基板２００は周辺回路層３００を形成するために用いられる。半導体基板２００は、シリコンにて形成されている。半導体基板２００は、その上面から下面まで貫通する貫通孔Ｈを有する。
【００５０】
周辺回路層３００の下面は、半導体基板２００の上面と対向するように設けられている。周辺回路層３００は、メモリセルアレイ層１００に対し所定の電圧を供給する。周辺回路層３００は、キャパシタ、トランジスタ等の回路素子７１、回路素子７１に信号を供給する配線層７２、及びそれら回路素子７１及び配線層７２を覆う層間絶縁層７３を有する。
【００５１】
接続層４００は、周辺回路層３００とメモリセルアレイ層１００とを電気的に接続する。接続層４００は、半導体基板２００の貫通孔Ｈ内に形成されている。接続層４００は、絶縁層８１、及び接続配線層８２を有する。絶縁層８１は、貫通孔Ｈの側面に形成されている。接続配線層８２は、貫通孔Ｈを介して、周辺回路層３００とメモリセルアレイ層１００とを接続する。接続配線層８２は、絶縁層８１に接して積層方向に延び、配線層７２と引出配線層６４ａ〜６４ｉを接続する。
【００５２】
接続配線層８２は、メモリセルアレイ層１００内に設けられた第１接続配線層８２ａ、及び周辺回路層３００に設けられた第２接続配線層８２ｂを有する。第１接続配線層８２ａの上面は第２接続配線層８２ｂの下面に接し、第１接続配線層８２ａの下面は引出配線層６４ａ〜６４ｉの上面と接している。第２接続配線層８２ｂの上面は配線層７２と接している。第１接続配線層８２ａの径は、第２接続配線層８２ｂの径よりも大きい。これにより、後述する製造工程において、第１接続配線層８２ａと第２接続配線層８２ｂとを確実に接合することができる。
【００５３】
［第１の製造方法］
次に、図７Ａ〜図７Ｇを参照して、第１の実施の形態に係る半導体記憶装置の第１の製造方法について説明する。
【００５４】
先ず、図７Ａに示すように、半導体基板２００の上面に周辺回路層３００を周知の手法を用いて形成し、また接続層４００を形成する。ここで、半導体基板２００は、厚さＴ１をもつ。また、半導体基板２００には、貫通孔Ｈの代わりに、孔Ｈ０を形成する。孔Ｈ０は、半導体基板２００を貫通することなく掘り込んで形成する。また、この孔Ｈ０内に絶縁層８１を介して第１接続配線層８２ａを形成する。また、周辺回路層３００には、その上面から配線層７２に達する孔Ｈ１を形成する。
【００５５】
次に、図７Ｂに示すように、接着剤９１によって周辺回路層３００（層間絶縁層７３）の上面に支持基盤９２を取り付ける。続いて、図７Ｃに示すように、例えば、化学機械研磨（ＣＭＰ）によって半導体基板２００を厚さＴ２（Ｔ２＜Ｔ１）まで薄くする。これにより、孔Ｈ０は、半導体基板２００を貫通する貫通孔Ｈとなる。
【００５６】
一方、図７Ａ〜図７Ｃに示した工程とは別に、図７Ｄに示すように、半導体基板５００を用意し、その半導体基板５００の上面にメモリセルアレイ層１００を形成する。ここで、メモリセルアレイ層１００は、引出配線層６４ａ〜６４ｉの上面から上方に延びる第２接続配線層８２ｂを有する。第２接続配線層８２ｂの上面は、層間絶縁層１０から露出するように形成されている。
【００５７】
続いて、図７Ｅに示すように、図７Ｄで形成したメモリセルアレイ層１００の（層間絶縁層１０）上面に図７Ａ〜図７Ｃで形成した積層構造（半導体基板２００）の下面を接合する。これにより、第１接続配線層８２ａと第２接続配線層８２ｂは接続され、接続配線層８２となる。例えば、有機接着剤等を用いて接合する。また、例えば、接合面に不活性プラズマ処理を行い、接合面に−ＯＨ基を形成する事で生じる水素結合を利用して接合する。
【００５８】
次に、図７Ｆに示すように、例えば、ＫＯＨ等の薬液により半導体基板５００を除去する。続いて、図７Ｇに示すように、支持基盤９２及び接着剤９１を除去する。以上の工程によって、第１の実施の形態に係る半導体記憶装置が形成される。
【００５９】
［第２の製造方法］
次に、図８Ａ〜図８Ｋを参照して、第１の実施の形態に係る半導体記憶装置の第２の製造方法について説明する。
【００６０】
先ず、図８Ａに示すように、半導体基板２００の上面に周辺回路層３００を形成する。ここで、半導体基板２００は、厚さＴ１を有する。また、図８Ａに示す段階では、周辺回路層３００内に、配線層７２を形成しない。次に、図８Ｂに示すように、接着剤９１によって周辺回路層３００の上面に支持基盤９２を取り付ける。
【００６１】
続いて、図８Ｃに示すように、例えばＣＭＰによって半導体基板２００を厚さＴ２まで薄くする。一方、図８Ａ〜図８Ｃに示した工程とは別に、図８Ｄに示すように、半導体基板５００を用意し、その半導体基板５００の上面にメモリセルアレイ層１００を形成する。
【００６２】
次に、図８Ｅに示すように、図８Ｄで形成したメモリセルアレイ層１００の（層間絶縁層１０）上面に図８Ａ〜図８Ｃで形成した積層構造（半導体基板２００）を接合する。続いて、図８Ｆに示すように、支持基盤９２及び接着剤９１を除去する。
【００６３】
次に、図８Ｇに示すように、周辺回路層３００（層間絶縁層７３）の上面からメモリセルアレイ層１００の引出配線層６４ａ〜６４ｉの上面に達するように、孔Ｈ２を形成する。すなわち、孔Ｈ２は、層間絶縁層７３、８１を貫通し、層間絶縁層１０を掘り込むように形成される。続いて、図８Ｇに示すように、孔Ｈ２の側面全体に絶縁層を堆積させる。これにより、周辺回路層３００と半導体基板２００とを貫通する貫通孔Ｈの側面には、絶縁層８１が形成される。なお、孔Ｈ２の底部に形成された絶縁層は、ＲＩＥによって除去する。
【００６４】
次に、図８Ｈに示すように、孔Ｈ２を埋めるように金属層を堆積させて、接続配線層８２を形成する。続いて、図８Ｈに示すように、接続配線層８２の上に配線層７２及び層間絶縁層７３を形成する。また、図８Ｈに示すように、層間絶縁層７３の上面から配線層７２の上面に達する孔Ｈ１を形成する。
【００６５】
次に、図８Ｉに示すように、接着剤９１によって周辺回路層３００（層間絶縁層７２）の上面に支持基盤９２を取り付ける。続いて、図８Ｊに示すように、例えばＫＯＨ等の薬液によって半導体基板５００を除去する。そして、図８Ｋに示すように、支持基盤９２及び接着剤９１を除去する。以上の工程によって、第１の実施の形態に係る半導体記憶装置が形成される。
【００６６】
［効果］
第１の実施の形態に係る半導体記憶装置は、周辺回路層３００をメモリセルアレイ層１００の下層に配置しているので、その占有面積を抑えることができる。また、第１の実施の形態は、メモリセルアレイ層１００の上に半導体基板２００を設け、さらにその上に周辺回路層３００を設けた構造を有する。この構造は製造以下のような工程で製造される。すなわち、２つの半導体基板５００、２００上に、メモリセルアレイ層１００、周辺回路層３００を形成し、それらを接続層４００にて接続する。したがって、メモリセルアレイ層１００の製造工程において用いられる熱工程が、周辺回路層３００の特性を変動させることはなく、半導体記憶装置は高い信頼性を有するものとなる。
【００６７】
［第２の実施の形態］
［構成］
次に、図９を参照して、第２の実施の形態に係る半導体記憶装置の構成について説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００６８】
第２の実施の形態において、第１の実施の形態と比較して、周辺回路層３００及び半導体基板２００はその上下を逆さにして配置されている。メモリセルアレイ層１００（層間絶縁層１０）の上面は、周辺回路層３００（層間絶縁層７３）の上面と対向するように設けられている。周辺回路層３００（層間絶縁層７３）の下面は、半導体基板２００の上面と対向するように設けられている。また、第２の実施の形態において、メモリセルアレイ層１００と周辺回路層３００は、接続層４００ａによって電気的に接続されている。
【００６９】
接続層４００ａは、メモリセルアレイ層１００（層間絶縁層１０）の上面及び周辺回路層３００（層間絶縁層７３）の上面に形成されている。接続層４００ａは、第２接続配線層８２ｂ、及びバンプ電極８３を有する。第２接続配線層８２ｂは、引出配線６４ａ〜６４ｉの上面から積層方向に延びるように形成されている。バンプ電極８３は、層間絶縁層１０と層間絶縁層７３との間に形成されている。バンプ電極８３は、配線層７２の上面に形成され、第２接続配線層８２ｂと接続されている。バンプ電極８３の径は、第２接続配線層８２ｂの径よりも大きい。これにより、後述する製造工程において、バンプ電極８３と第２接続配線層８２ｂとを確実に接合することができる。
【００７０】
［製造方法］
次に、図１０Ａ〜１０Ｆを参照して、第２の実施の形態に係る半導体記憶装置の製造工程について説明する。
【００７１】
先ず、図１０Ａに示すように、半導体基板２００の上面に、周辺回路層３００を形成する。ここで、バンプ電極８３を、層間絶縁層７３から突出して形成する。
【００７２】
次に、図１０Ｂに示すように、図１０Ａに示す工程とは別に、半導体基板５００を用意し、その半導体基板５００の上面に、メモリセルアレイ層１００を形成する。ここで、引出配線層６４ａ〜６４ｉの上面に、層間絶縁層１０から露出するように第２接続配線層８２ｂを形成する。
【００７３】
次に、図１０Ｃに示すように、図１０Ｂで形成したメモリセルアレイ層１００（層間絶縁層１０）の上面に図１０Ａで形成した積層構造（周辺回路層３００）の上面を接合させる。これにより、第２接続配線層８２ｂとバンプ電極８３は接続される。
【００７４】
次に、図１０Ｄに示すように、半導体基板５００を除去する。続いて、図１０Ｅに示すように、接着剤９１によってメモリセルアレイ層１００の下面に支持基盤９２を取り付ける。次に、図１０Ｆに示すように、半導体基板２００を研磨し、厚さＴ２まで薄くする。そして、図１０Ｆに示すように、接着剤９１及び支持基盤９２を除去する。
【００７５】
［効果］
第２の実施の形態は、第１の実施の形態と同様の効果を奏する。また、第２の実施の形態は、半導体基板２００を貫通する貫通孔Ｈを形成する必要がない。
【００７６】
［第３の実施の形態］
［構成］
次に、図１１を参照して、第３の実施の形態に係る半導体記憶装置の構成について説明する。なお、第３の実施の形態において、第１及び第２の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７７】
第３の実施の形態に係る半導体記憶装置は、第１の実施の形態の構成に加えて、メモリセルアレイ層１００ａ、及び接続層４００ａを有する。
【００７８】
メモリセルアレイ層１００ａは、第１及び第２の実施の形態のメモリセルアレイ層１００と同様の構成を有する。メモリセルアレイ層１００と比較して、メモリセルアレイ層１００ａはその上下を逆さにして配置されている。すなわち、メモリセルアレイ層１００は、その上面が半導体基板２００と対向するように配置され、メモリセルアレイ層１００ａは、その上面が周辺回路層３００（層間絶縁層７３）の上面と対向するように配置されている。
【００７９】
接続層４００ａは、メモリセルアレイ層１００ａと周辺回路層３００とを電気的に接続する。接続層４００ａは、メモリセルアレイ層１００ａの上面及び周辺回路層３００の上面に形成されている。
【００８０】
［製造方法］
次に、図１２Ａ〜１２Ｇを参照して、第３の実施の形態に係る半導体記憶装置の製造工程について説明する。
【００８１】
先ず、図１２Ａに示すように、半導体基板２００の上面に、周辺回路層３００（厚さＴ１）を形成する。ここで、バンプ電極８３を、層間絶縁層７３から突出するように形成する。また、半導体基板２００には、貫通孔Ｈの代わりに孔Ｈ０を形成する。また、この孔Ｈ０内に絶縁層８１を介して接続配線層８２ａを形成する。
【００８２】
次に、図１２Ｂに示すように、接着剤９１によって周辺回路層３００（層間絶縁層７３）の上面に支持基盤９２を取り付ける。続いて、図１２Ｃに示すように、例えば、ＣＭＰによって半導体基板２００を厚さＴ２（Ｔ２＜Ｔ１）まで薄くする。これにより、孔Ｈ０は、半導体基板２００を貫通する貫通孔Ｈとなる。
【００８３】
一方、図１２Ａ〜図１２Ｃに示した工程とは別に、図１２Ｄに示すように、２つの半導体基板５００を用意し、それら２つの半導体基板５００各々の上にメモリセルアレイ層１００、１００ａを形成する。ここで、メモリセルアレイ層１００、１００ａは、各々、引出配線層６４ａ〜６４ｉの上面から上方に延びる第２接続配線層８２ｂを有するものとする。また、第２接続配線層８２ｂの上面を層間絶縁層１０から露出させる。
【００８４】
続いて、図１２Ｅに示すように、図１２Ｄで形成したメモリセルアレイ層１００の（層間絶縁層１０）上面に図１２Ａ〜図１２Ｃで形成した積層構造（半導体基板２００）の下面を接合させる。これにより、第１接続配線層８２ａと第２接続配線層８２ｂは接続され、接続配線層８２となる。
【００８５】
次に、図１２Ｆに示すように、接着剤９１及び支持基盤９２を除去する。これにより、バンプ電極８３は、露出した状態となる。続いて、図１２Ｇに示すように、周辺回路層３００（層間絶縁層７３）の上面に、図１２Ｄで形成したメモリセルアレイ層１００ａ（層間絶縁層１０）の上面を接合させる。これにより、バンプ電極８３と第２接続配線層８２ｂとは電気的に接続される。
【００８６】
次に、図１２Ｈに示すように、半導体基板５００を除去する。以上の工程によって、第３の実施の形態に係る半導体記憶装置が形成される。
【００８７】
［効果］
第３の実施の形態は、第１及び第２の実施の形態と同様の効果を奏する。また、第３の実施の形態は、２つのメモリセルアレイ層１００、１００ａを有する。そして、２つのメモリセルアレイ層１００、１００ａは、周辺回路層３００を共有し、その上下に位置する。したがって、第３の実施の形態は、第１及び第２の実施の形態よりもその占有面積を抑えることができる。
【００８８】
また、周辺回路層３００は、メモリセルアレイ層１００、１００ａに直接接続されているので、それらを接続する配線の長さを短くすることができる。これにより、第３の実施の形態は、その処理速度を高速化することができる。
【００８９】
［その他実施形態］
以上、性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００９０】
例えば、メモリセルアレイ層１００、１００ａの積層構造は、第１〜第３の実施の形態に限られず、図１３に示す積層構造であってもよい。すなわち、図１３に示すように、メモリセルアレイ層１００ｂは、平行に配置された複数本のワード線ＷＬａと、このワード線ＷＬａと交差するように配置された複数本のビット線ＢＬａと、これらワード線ＷＬａ及びビット線ＢＬａの各交差部に配置されたメモリセルＭＣとを備えるものであってもよい。この場合、メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子ＶＲと、ダイオードＤＩとを有する。なお、メモリセルアレイ層１００、１００ａ、１００ｂは、層間絶縁層１０を介して積層方向に複数層重ねて形成してもよい。
【符号の説明】
【００９１】
１００、１１０ａ、１１０ｂ…メモリセルアレイ層、  ２００、５００…半導体基板、  ３００…周辺回路層、  ４００、４００ａ…接続層。
【図１】
2011204829.tif 000003
【図２】
2011204829.tif 000004
【図３】
2011204829.tif 000005
【図４】
2011204829.tif 000006
【図５】
2011204829.tif 000007
【図６】
2011204829.tif 000008
【図７Ａ】
2011204829.tif 000009
【図７Ｂ】
2011204829.tif 000010
【図７Ｃ】
2011204829.tif 000011
【図７Ｄ】
2011204829.tif 000012
【図７Ｅ】
2011204829.tif 000013
【図７Ｆ】
2011204829.tif 000014
【図７Ｇ】
2011204829.tif 000015
【図８Ａ】
2011204829.tif 000016
【図８Ｂ】
2011204829.tif 000017
【図８Ｃ】
2011204829.tif 000018
【図８Ｄ】
2011204829.tif 000019
【図８Ｅ】
2011204829.tif 000020
【図８Ｆ】
2011204829.tif 000021
【図８Ｇ】
2011204829.tif 000022
【図８Ｈ】
2011204829.tif 000023
【図８Ｉ】
2011204829.tif 000024
【図８Ｊ】
2011204829.tif 000025
【図８Ｋ】
2011204829.tif 000026
【図９】
2011204829.tif 000027
【図１０Ａ】
2011204829.tif 000028
【図１０Ｂ】
2011204829.tif 000029
【図１０Ｃ】
2011204829.tif 000030
【図１０Ｄ】
2011204829.tif 000031
【図１０Ｅ】
2011204829.tif 000032
【図１０Ｆ】
2011204829.tif 000033
【図１１】
2011204829.tif 000034
【図１２Ａ】
2011204829.tif 000035
【図１２Ｂ】
2011204829.tif 000036
【図１２Ｃ】
2011204829.tif 000037
【図１２Ｄ】
2011204829.tif 000038
【図１２Ｅ】
2011204829.tif 000039
【図１２Ｆ】
2011204829.tif 000040
【図１２Ｇ】
2011204829.tif 000041
【図１２Ｈ】
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【図１３】
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