(57)【要約】【課題】  従来のＩＧＢＴでは、メインセルの面積比率を積極的に減少させて正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進していた。しかし、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。【解決手段】  トレンチセルを有するＩＧＢＴにおいて、ベース領域がトレンチゲートの延在方向と直交する方向に並ぶように、トレンチゲートの延在方向においてベース領域を分離する。分離したベース領域間のドリフト層表面にプレーナゲートを配置する。プレーナゲートのゲート電極とトレンチゲートのゲート電極は、トレンチゲート上で接続させる。【選択図】    図１
2011204761.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
前記逆導電型半導体層表面に設けられ該表面において第１方向に延在する複数のトレンチと、
該トレンチ内に絶縁膜を介して設けられたゲート電極と、
隣り合う前記トレンチ間の前記逆導電型半導体層表面に設けられ、前記第１方向において該逆導電型半導体層で互いに分離された一導電型のベース領域と、
該ベース領域表面で前記トレンチに隣接して設けられた逆導電型のエミッタ領域と、
前記第１方向において隣り合う前記ベース領域間の前記逆導電型半導体層上に設けられ前記両ベース領域の端部と重畳する他の絶縁膜と、
該他の絶縁膜上に設けられた他のゲート電極と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記他のゲート電極は、前記ゲート電極上を前記第１方向に延在し、前記ゲート電極と接続することを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記他のゲート電極は、前記表面において前記第１方向に直交する第２方向に連続して延在することを特徴とする請求項２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記トレンチは、前記第１方向において前記逆導電型半導体層で複数に分離されることを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記第２方向において前記トレンチの端部と前記ベース領域の端部が揃うことを特徴とする請求項４に記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型バイポーラトランジスタに係り、特に正孔の蓄積効果を高めた絶縁ゲート型バイポーラトランジスタに関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ））は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
【０００３】
ＩＧＢＴは、ＰＴ（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）構造とＮＰＴ（Ｎｏｎ  Ｐｕｎｃｈｉ  Ｔｈｒｏｕｇｈ）構造とに大別される。
【０００４】
ＰＴ構造は、コレクタ層として半導体基板が用いられ、これにバッファ層、ドリフト層が順次エピタキシャル成長されたものである。ドリフト層は、高耐圧が要求されると、それに応じた厚さが必要となる。そうすると、ドリフト層のエピタキシャル成長によるコストが増大してしまう。
【０００５】
これに対して、ＮＰＴ構造では、ドリフト層は、ＦＺ（Ｆｌｏａｔ  Ｚｏｎｉｎｇ）ウエハが研磨されて形成される。これにより、高耐圧が要求されても、製造コストの増大が抑制される。
【０００６】
ところが、ＮＰＴ構造では、コレクタ層は、ｐ＋型不純物が低ドーズ量でドリフト層に注入されることにより形成される。このため、ＮＰＴ構造は、ＰＴ構造と比較すると、コレクタ層からドリフト層に注入される正孔の量が数桁低くなる。この場合、正孔がエミッタ電極から排出される量を無視できない。
【０００７】
これを解決すべく、従来においても、正孔の排出を抑制する試みがなされてきた。例えば、特許文献１では、隣接するトレンチ間の第１領域ではエミッタ領域とエミッタ電極とを接続させることで当該領域をメインセルとする一方、隣接するトレンチ間であって第１領域と異なる第２領域ではエミッタ領域とエミッタ電極との間に層間絶縁膜を形成することで当該領域をダミーセルとする構成が開示されている。正孔はＩＧＢＴがオンの状態においてコレクタ側からベース層に注入されるわけであるが、このような構成によってメインセルの面積が減少するため、正孔がメインセルを通じてエミッタ側へ排出されにくくなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−１６７７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、特許文献１に係る発明では、メインセルの面積比率を積極的に減少させることにより、正孔のエミッタ側への排出量を抑制して正孔の蓄積量を保ち、ベース層の伝導度変調を促進することができる。
【００１０】
しかし、当該従来技術では、メインセルの面積比率が減少するため、電流密度が低下してしまう問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、コレクタ領域となる一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、前記逆導電型半導体層表面に設けられ該表面において第１方向に延在する複数のトレンチと、該トレンチ内に絶縁膜を介して設けられたゲート電極と、隣り合う前記トレンチ間の前記逆導電型半導体層表面に設けられ、前記第１方向において該逆導電型半導体層で互いに分離された一導電型のベース領域と、該ベース領域表面で前記トレンチに隣接して設けられた逆導電型のエミッタ領域と、前記第１方向において隣り合う前記ベース領域間の前記逆導電型半導体層上に設けられ前記両ベース領域の端部と重畳する他の絶縁膜と、該他の絶縁膜上に設けられた他のゲート電極と、を具備することにより解決するものである。
【００１２】
本発明は、ストライプ状のトレンチ型セルを有するＮＰＴ構造のＩＧＢＴにおいて、正孔の流出経路となるベース領域をトレンチの延在方向において分離して設け、ベース領域が配置されないドリフト層表面にエミッタ電極との絶縁膜を設けて、トランジスタのオン時にドリフト層に注入された正孔の流出する経路を制限し、正孔の蓄積効果を高めるものである。
【００１３】
更に、ベース領域が配置されないドリフト層表面に、プレーナー構造のトランジスタを配置して電子供給源を増やし、正孔の蓄積効果を高めつつ電流密度の低下を抑制するものである。
【発明の効果】
【００１４】
本発明によれば、以下の効果が得られる、
第１に、トレンチ型セルを有するＮＰＴ構造の絶縁ゲート型バイポーラトランジスタにおいて、トランジスタのオン時にドリフト層に注入された正孔の蓄積効果を高めることができる。
【００１５】
すなわち、ストライプ状に延在するトレンチ（トレンチゲート）に隣接するベース領域を、トレンチの延在方向において分離して設け、分離された両ベース領域間のドリフト層表面にエミッタ電極とドリフト層を絶縁する絶縁膜を設ける。これにより、従来構造と比較して、ｐ型不純物領域であるベース領域を介して正孔が引き抜かれる経路を制限できるので、コレクタ層から注入された正孔が蓄積され易い構造を実現できる。
【００１６】
正孔は直近のｐ型不純物領域を介して、エミッタ電極へ流出するので、ベース領域を分離することにより、正孔の蓄積効果を高めることができる。また、ドリフト層上には、両ベース領域を接続する電極（エミッタ電極）が存在しているため、両ベース領域が配置されない領域間のドリフト層表面に、当該電極とドリフト層とを絶縁する絶縁膜を設け、正孔が離間した両ベース領域のみを経路として引き抜かれるように制限する。
【００１７】
これにより、ドリフト層における正孔の蓄積効果を高めることができ、飽和電圧の低減を図ることができる。
【００１８】
加えて、離間したベース領域間のドリフト層（絶縁膜）上にプレーナー形のＩＧＢＴのセルを設けることにより、トランジスタのオン時のチャネル（反転層）長を稼ぎ、電子供給源を増やすことができる。トレンチ型のセルにおいてベース領域間を離間することは、当該セルの間隔を離間することとなり、トランジスタのセル密度が減少することになる。しかし、ベース領域を離間した箇所にプレーナー構造の他のセルを配置することで、セル密度の大幅な減少を抑制できる。
【００１９】
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
【００２０】
第２に、トレンチ（トレンチゲート）を、トレンチの延在方向において複数に分離し、ベース領域が配置される領域のみに設けることにより、基板の端部までストライプ状にトレンチ（トレンチゲート）が延在しベース領域が選択的に配置される構造と比較して、両ベース領域が配置されない領域（トランジスタ動作に寄与しない領域）におけるゲート容量の増加を抑制できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）平面図、（Ｂ）斜視断面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図３】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図４】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図５】本発明の第１の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図６】本発明の第２の実施形態の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）平面図、（Ｂ）斜視断面図である。
【図７】本発明の第２の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図８】本発明の第２の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図９】本発明の第３の実施形態の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【発明を実施するための形態】
【００２２】
以下、図１から図９を参照して、本発明の実施形態について、ｎチャネル型ＮＰＴ−ＩＧＢＴを例に詳述する。
【００２３】
はじめに、本発明の第１実施形態に係るＩＧＢＴ１０Ａの構成について、図１から図５を参照して具体的に説明する。図１はＩＧＢＴ１０Ａを示す図であり、図１（Ａ）がＩＧＢＴ１０Ａの基板の主面（表面）側の平面図であり、図１（Ｂ）が図１の第１領域ｒ１の一部を示す斜視断面図である。
【００２４】
ＩＧＢＴ１０Ａは、一導電型半導体層１と、逆導電型半導体層２と、トレンチ３１と、絶縁膜４１と、ゲート電極５１と、ベース領域２１と、エミッタ領域６１と、他の絶縁膜４２と、他のゲート電極５２を有する。
【００２５】
基板は、コレクタ層となる高濃度のｐ型（ｐ＋＋型）半導体層１の上に、ｎ−型半導体層２を積層してなる。ｎ−型半導体層２はＩＧＢＴ１０Ａのドリフト層となる（図１（Ｂ））。
【００２６】
尚、本実施形態のＩＧＢＴ１０Ａは、ＮＰＴ構造であり、ｎ−型のＦＺウエハに、ｐ＋＋型不純物のイオン注入によりｐ＋＋型半導体層１を形成している。
【００２７】
ここで、図１（Ａ）においては、第２領域ｒ２にドリフト層（ｎ−型半導体層）２表面に設けられる構成を示し、第３領域ｒ３にドリフト層２表面に設けられる他のゲート電極５２のパターン重ねて示した。また第４領域ｒ４に他のゲート電極５２上の層間絶縁膜３のパターンを示し、他のゲート電極５２を一点鎖線で示した。図１（Ａ）および図１（Ｂ）において、基板表面のエミッタ電極は省略している。
【００２８】
複数のトレンチ３１は、ドリフト層２表面に、当該表面の平面視においてＹ方向に延びるストライプ状で、互いに平行に設けられる。トレンチ３１内は、例えば酸化膜などによるゲート絶縁膜４１で被覆され、不純物をドープしたポリシリコン層などによるゲート電極５１が埋設される。トレンチ３１とゲート絶縁膜４１とゲート電極５１によってトレンチゲートＴＧが構成される。トレンチゲートＴＧは、隣接するエミッタ領域６１、ベース領域２１、ボディ領域７１とともにＩＧＢＴ１０Ａのトレンチセル１１を構成する。
【００２９】
ベース領域２１は、隣り合うトレンチ３１間のドリフト層２表面に設けられたｐ型不純物領域である。ベース領域２１は、トレンチゲートＴＧが延在するＹ方向において、ドリフト層２によって複数に分離され、トレンチゲートＴＧの一部と隣接する。複数のベース領域２１は、トレンチゲートＴＧとドリフト層２によって、互いに島状に分離した領域として存在する。
【００３０】
トレンチゲートＴＧを挟んで隣り合うベース領域２１の端部（ドリフト層２との接合面）は、Ｘ平方向において揃うように設けられる。
【００３１】
エミッタ領域６１は、トレンチ３１（トレンチゲートＴＧ）に隣接してベース領域２１表面に設けられた高濃度のｎ型（ｎ＋型）不純物領域である。エミッタ領域６１は、ベース領域２１の内側に設けられた島状の領域として存在する。
【００３２】
ボディ領域７１は、ベース領域２１表面で隣り合うエミッタ領域６１の間に設けられた高濃度のｐ型（ｐ＋型）不純物領域である。
【００３３】
他のゲート絶縁膜４２（図１（Ａ）では省略）は、Ｙ方向において隣り合うベース領域２１間のドリフト層２上に設けられる。他のゲート絶縁膜４２は、隣り合う両ベース領域４１の端部と重畳し、それぞれのベース領域２１に設けられたエミッタ領域６１の端部までを覆う。
【００３４】
他のゲート電極５２は、他のゲート絶縁膜４２上に設けられる。他のゲート絶縁膜４２と他のゲート電極５２によってプレーナゲートＰＧが構成される。プレーナゲートＰＧは、両端のベース領域２１およびエミッタ領域６１、ボディ領域７１とともにＩＧＢＴ１０Ａのプレーナセル１２を構成する。
【００３５】
図１では一部を省略しているが、他のゲート電極５２は、基板の表面において、Ｙ方向に直交するＸ方向に連続して延在する。他のゲート電極５２はトレンチゲートＴＧ上にも設けられるが、他のゲート絶縁膜４２は、少なくともゲート電極５１上では取り除かれ、コンタクトホールＣＨ’が設けられる。つまり、ゲート電極５１と他のゲート電極５２が交差する領域では、これらがコンタクトホールＣＨ’を介して重畳して接続する。他のゲート電極５２は、ゲート電極５１上においてＹ方向にも延在して、これと接続する。
【００３６】
このように本実施形態では、他のゲート電極５２はＸ方向に連続して延在するが、プレーナゲートＰＧは、Ｙ方向において隣り合うベース領域２１上にのみ、設けられる。
【００３７】
プレーナゲートＰＧおよびトレンチゲートＴＧ上を覆って、層間絶縁膜３が設けられる。層間絶縁膜３にはエミッタ領域６１およびボディ領域７１が島状に露出するコンタクトホールＣＨ（図１（Ａ）の第２領域ｒ２、第３領域ｒ３では破線）が設けられ、層間絶縁膜３の平面視におけるパターンは格子状となる。
【００３８】
ゲート電極５１および他のゲート電極５２は、ＩＧＢＴ１０Ａの周囲に形成されたゲート引き回し配線８と接続されるように形成される。これにより、ゲート電極５１および他のゲート電極５２は、ゲート引き回し配線８の信号に応じて制御される。また、ｐ＋型不純物領域であるガードリング６は、ゲート引き回し配線８に囲まれた領域であって基板の周囲に形成される。
【００３９】
図２は、図１（Ａ）のａ−ａ線の断面図である。
【００４０】
トレンチゲートＴＧは、ドリフト層２表面に互いに離間して複数設けられる。エミッタ領域６１は、トレンチゲートＴＧに隣接してその両側に設けられ、ボディ領域７１は、隣り合うエミッタ領域６１間に設けられる。ベース領域２１の深さは、トレンチ３１の底部より浅く、ボディ領域７１の深さはベース領域２１より浅く、エミッタ領域６１の深さはボディ領域７１より浅い。
【００４１】
トレンチゲートＴＧと、これに挟まれたベース領域２１、エミッタ領域６１およびボディ領域７１は、ＩＧＢＴ１０Ａのトレンチセル１１を構成する。
【００４２】
ドリフト層２表面に他のゲート絶縁膜４２が設けられ、ゲート電極５１とエミッタ領域６１およびボディ領域７１が露出するようにその一部が取り除かれる。他のゲート電極５２は、ゲート電極５１と重畳するようにパターンニングされ、他のゲート絶縁膜４２に設けられたコンタクトホールＣＨ’を介してゲート電極５１とコンタクトする。他のゲート電極５２上に層間絶縁膜３が設けられ、エミッタ領域６１およびボディ領域７１が露出するようにコンタクトホールＣＨが設けられる。
【００４３】
エミッタ電極４は、全てのエミッタ領域６１を覆うことができる程度の面積にて幅広く形成される。そして、エミッタ電極４は、層間絶縁膜３に設けたコンタクトホールＣＨを介して、エミッタ領域６１およびボディ領域７１とコンタクトする。ｐ＋＋型半導体層１の裏面にはコレクタ電極５が設けられる。
【００４４】
ここでの図示は省略するが、ガードリング６は、ＩＧＢＴ１０Ａの周囲において、ベース領域２１よりも深くなるように形成される。また、ゲート引き回し配線８は、ＩＧＢＴ１０Ａの周囲において、その上下が層間絶縁膜３に挟まれるように形成される。
【００４５】
図３は、図１（Ａ）のｂ−ｂ線の断面図である。
【００４６】
ベース領域２１は、それぞれが離間して複数形成される。また、ボディ領域７１は、ベース領域２１の表面において、中心に位置するように形成される。エミッタ領域６１は、ボディ領域７１の外側でこれを囲んで設けられる。
【００４７】
隣り合うベース領域２１間のドリフト層２表面に他のゲート絶縁膜４２が設けられる。他のゲート絶縁膜４２は、ベース領域２１上を覆い、エミッタ領域６１の端部に達して設けられる。これにより、エミッタ電極４とドリフト層２は絶縁される。
【００４８】
他のゲート絶縁膜４２上には他のゲート電極５２が設けられてプレーナゲートＰＧを構成する。
【００４９】
プレーナゲートＰＧ上には層間絶縁膜３が設けられ、層間絶縁膜３にはエミッタ領域６１とボディ領域７１が露出するコンタクトホールＣＨが設けられる。エミッタ電極４は、全てのエミッタ領域６１を覆うことができる程度の面積にて幅広く形成される。そして、層間絶縁膜３に設けられたコンタクトホールＣＨを介して、エミッタ領域６１およびボディ領域７１とコンタクトする。
【００５０】
プレーナゲートＰＧと、その両端のベース領域２１、エミッタ領域６１、ボディ領域７１は、ＩＧＢＴ１０Ａのプレーナセル１２を構成する。
【００５１】
図４は、図１（Ａ）のｃ−ｃ線の断面図である。
【００５２】
ドリフト層２の表面において、トレンチゲートＴＧは、離間して複数設けられ、この断面においてはベース領域２１、エミッタ領域６１およびボディ領域７１は形成されない。
【００５３】
トレンチゲートＴＧ間のドリフト層２表面に、他のゲート絶縁膜４２が設けられ、トレンチゲートＴＧおよびドリフト層２上に他のゲート電極５２が設けられる。他のゲート電極５２は、他のゲート絶縁膜４２に設けられたコンタクトホールＣＨ’を介してゲート電極５１上でこれとコンタクトする。
【００５４】
層間絶縁膜３が他のゲート電極５２を全て覆って設けられ、その上にエミッタ電極４が設けられる。エミッタ電極４は、この断面においてドリフト層２と絶縁されている。
【００５５】
図５は、図１（Ａ）のｄ−ｄ線の断面図である。
【００５６】
この断面においては、ベース領域２１、エミッタ領域６１及びボディ領域７１は形成されない。一方、ゲート電極５１は、その一端及び他端が不図示のゲート引き回し配線と接続されるように形成される。これにより、ゲート電極５１は、ゲート引き回し配線の信号に応じて制御される。
【００５７】
ドリフト層２の表面上に設けられる他のゲート電極５２は、この断面においては、ゲート電極５１と重畳し、これと接続する。また他のゲート電極５２も一端及び他端がゲート引き回し配線と接続されるように形成され、ゲート引き回し配線の信号に応じて制御される。
【００５８】
他のゲート電極５２上に層間絶縁膜３が設けられ、その上にエミッタ電極４が設けられる。
【００５９】
以下に、当該構成による作用について説明する。
【００６０】
図２を参照して、ＩＧＢＴ１０Ａがオン状態のとき、すなわち、エミッタ電極４がアースに接続され、コレクタ電極５に正電圧が印加されると、ドリフト層２とベース領域２１とからなるｐｎ接合は逆バイアスとなる。この状態においてゲート電極５１にエミッタ電極４との間で閾値以上の正電圧が印加されると、ドリフト層２にはゲート電極５１に沿ってｎ型に反転したチャネルが形成される。すると、当該チャネルを介して、エミッタ領域６１からドリフト層２に電子が注入される。電子は、主に矢印の如く、ベース領域２１下方のドリフト層２を経路として移動する。これにより、コレクタ層１からドリフト層２に正孔が注入され、ドリフト層２において伝導度変調が生じて、ドリフト層２の抵抗が低くなる。
【００６１】
ベース領域２１はエミッタ電極４と接続しており、ドリフト層２に注入された正孔は、ｐ型不純物領域である直近のベース領域２１を介してエミッタ電極４に排出される。
【００６２】
このとき、ｂ−ｂ線における断面（図３）を参照すると、エミッタ電極４と、破線で示すベース領域２１間のドリフト層２（以下、蓄積部ＨＡと称する）との間には他のゲート絶縁膜４２、他のゲート電極５２および層間絶縁膜３が形成されているため、正孔は、ベース領域２１間のドリフト層２からは排出されない。
【００６３】
また、ｃ−ｃ線における断面（図４）においても、ベース領域２１が配置されないため正孔が排出される経路がない。つまり、正孔の排出経路は島状に分離されたベース領域２１（図２）のみに制限されるため、正孔のエミッタ電極４への排出が抑制され、蓄積部ＨＡとなるドリフト層２における正孔の蓄積効果を高めることができる。
【００６４】
従って、本実施形態では、ＩＧＢＴ１０Ａのオン状態において、蓄積部ＨＡに正孔が蓄積されやすく、エミッタ電極４から正孔が排出されにくい（正孔の排出経路が制限される）ため、伝導度変調効果が良好であり、飽和電圧の低減を図ることができる。
【００６５】
本実施形態では、ベース領域２１をトレンチゲートＴＧとドリフト層２で分離して島状に設け、ベース領域２１が配置されないドリフト層２表面をエミッタ電極４と絶縁している。例えば図３の断面では隣り合うベース領域２１間を正孔が移動することもあるが、これ以外の領域において、１つのベース領域２１と他のベース領域２１間を正孔が移動してエミッタ電極４に排出される経路は有さない。つまり、正孔の排出経路は、島状のベース領域２１のみに制限されるので、良好に正孔を蓄積することができる。
【００６６】
更に、本実施形態ではプレーナセル１２によって、電子供給源を確保できる。
【００６７】
図２および図３を参照して説明する。ａ−ａ線断面（図２）において、ＩＧＢＴ１０Ａのオン時には、トレンチセル１１にチャネルが形成されてドリフト層２に電子が注入される。同時に、ｂ−ｂ線断面（図３）においては、プレーナゲートＰＧ両端のベース領域２１もｎ型に反転し、チャネルが形成される。そして、チャネルを介して、エミッタ領域６１からドリフト層２に電子が注入される（矢印）。つまり、ベース領域２１が配置されないドリフト層２においても、電子を多く供給することができる。
【００６８】
正孔の排出経路となるベース領域２１は、その距離が離間している方が正孔の蓄積効果が高くなる。しかし、ベース領域２１間を離間することは、トレンチセル１１として動作する領域が低減することとなる。しかし、トレンチセル１１として動作しない領域に、プレーナセル１２を配置することにより、電子供給源を確保し、セル密度の減少を抑制できる。
【００６９】
これにより、正孔蓄積効果を高めつつ、チャネル抵抗を低減し、電流密度の低下を抑制できる。
【００７０】
図６から図８を参照して、本発明の第２の実施形態について説明する。図６は、第２の実施形態のＩＧＢＴ１０Ｂの一部を示す図であり、図６（Ａ）が平面図、図６（Ｂ）が図６（Ａ）の第１領域ｒ１の一部を示す斜視断面図である。また、図１（Ａ）の第２領域ｒ２、第３領域ｒ３、第４領域ｒ４の図示についての説明は図１（Ａ）と同様である。
【００７１】
また、図７は、図６のｃ’−ｃ’線断面図であり、図８は、図６のｄ’−ｄ’線断面図である。
【００７２】
本実施形態では、トレンチゲートＴＧは、Ｙ方向においてドリフト層２によって複数に分離される。分離されたトレンチゲートＴＧ間のドリフト層２表面には、他のゲート絶縁膜４２（図６（Ａ）では省略）が延在する。他のゲート電極５２は両端がゲート電極５１と重畳し、ゲート電極５１上をＹ方向にも延在する。他のゲート電極５２とゲート電極５１が重畳する領域には他のゲート絶縁膜４２は設けられない。つまり他のゲート絶縁膜４２に設けたコンタクトホールＣＨ’を介して、他のゲート電極５２とゲート電極５１は電気的に接続する。これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。
【００７３】
第１の実施形態と同様に、トレンチゲートＴＧを挟んで隣り合うベース領域２１の端部（ドリフト層２との接合面）は、Ｘ平方向において揃うように設けられる。そして本実施形態では、トレンチ３１の端部はＸ方向においてベース領域２１の端部と揃うように設けられる。トレンチ３１内壁にゲート絶縁膜４１が設けられ、ゲート電極５１が埋設される。Ｙ方向において隣り合うトレンチゲートＴＧとベース領域２１の間に、ドリフト層２がＸ方向に延在する。
【００７４】
図７を参照して、ｃ’−ｃ’線断面について説明する。この断面は、第１の実施形態のではｃ−ｃ線断面（図４）に相当する。
【００７５】
この断面において、ドリフト層２にはトレンチ３１が設けられない。ドリフト層２表面には、他のゲート絶縁膜４２が設けられる。他のゲート絶縁膜４２は、Ｘ方向に連続して延在する。
【００７６】
図８を参照して、ｄ’−ｄ’線断面について説明する。この断面は、第１の実施形態のではｄ−ｄ線断面（図５）に相当する。
【００７７】
この断面において、隣り合うトレンチゲートＴＧ間にドリフト層２が設けられ、ベース領域２１、エミッタ領域６１およびボディ領域７１は設けられない。ゲート電極５１は、他のゲート絶縁膜４２に設けられたコンタクトホールＣＨ’を介して、他のゲート電極５２と接続する。
【００７８】
すなわち、エミッタ電極４と、蓄積部ＨＡとなるドリフト層２との間には他のゲート絶縁膜４２、他のゲート電極５２および層間絶縁膜３が形成されているため、正孔は、ベース領域２１間のドリフト層２からは排出されない。このため、蓄積部ＨＡとなるドリフト層２における正孔の蓄積効果を高めることができる。
【００７９】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。また、第２実施形態のＩＧＢＴ１０Ｂの動作は、第１の実施形態のＩＧＢＴ１０Ａの動作と同様であるので、説明は省略する。
【００８０】
第２の実施形態では、第１の実施形態と比較して、ゲート容量（入力容量）を低減できる。図８と、第１の実施形態の図５を比較すると、第１の実施形態では、ベース領域２１が設けられないためトランジスタ動作を行わない領域（破線丸印）に、トレンチゲートＴＧが形成されている。このため、ゲート電極５１にゲート電位が印加されると、トランジスタ動作に寄与しないにもかかわらず、ゲート容量は、発生してしまう。
【００８１】
これに対し、第２の実施形態（図８）では、ベース領域２１が配置されない領域（トランジスタ動作に寄与しない領域：一点鎖線丸印）において、トレンチゲートＴＧを省いている。これにより、無駄なゲート容量の増加を抑制できる。
【００８２】
図９は、第３の実施形態のＩＧＢＴ１０Ｃを示す図であり、図１のｂ−ｂ線に相当する断面図である。
【００８３】
プレーナゲートＰＧの他のゲート電極５２は、分離溝Ｓによって複数に分割された構造であってもよい。これにより、分離溝Ｓ下方において、ゲート容量（入力容量）の増加を抑制することができる。Ｙ方向において隣り合う２つのベース領域２１間の距離を広げると、蓄積部ＨＡにおける正孔の蓄積効果には有利である。一方で、他のゲート電極５２もその幅が広くなり、ベース領域２１と重畳していない中央部分においてはゲート容量の増加の原因となる。そこでチャネル形成に寄与しない中央部分に分離溝Ｓを設けることで、ゲート容量の増加を抑制できる。
【００８４】
この場合、分離された他のゲート電極５２１、５２２は１つの層間絶縁膜３で被覆され、例えば図１のゲート引き回し配線８の内側部分において連結される。
【００８５】
これ以外の構成は、第１の実施形態または第２の実施形態と同様であるので説明は省略する。
【００８６】
尚、上記実施形態では、ゲート引き回し配線８がガードリング６の外側に配置されていた。しかし、本発明はこれに限定されず、設計上、適宜変更できる。
【符号の説明】
【００８７】
１        ｐ＋型半導体層
２        ｎ−型半導体層（ドリフト層）
３        層間絶縁膜
４        エミッタ電極
５        コレクタ電極
１０Ａ〜１０Ｃ      ＩＧＢＴ
１１      トレンチセル
１２      プレーナセル
２１      ベース領域
３１      トレンチ
４１      ゲート絶縁膜
４２      他のゲート絶縁膜
５１      ゲート電極
５２      他のゲート電極
６１      エミッタ領域
７１      ボディ領域
ＴＧ      トレンチゲート
ＰＧ      プレーナゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011204761.tif 000009
【図８】
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【図９】
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