(57)【要約】【課題】半導体装置の製造工程において、十分にゲッタリング効果を得ることができる半導体基板を提供する。【解決手段】半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７と、を備えることを特徴とする半導体基板３を提供する。また、半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７を備える半導体基板３と、前記半導体層７上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層７内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。【選択図】図２
2011253992.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなる基板本体と、
前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、
該絶縁層上に設けられた半導体層と、を備えることを特徴とする半導体基板。
【請求項２】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項１に記載の半導体基板。
【請求項３】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層を備える半導体基板と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置。
【請求項４】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体層にゲートトレンチが設けられ、
該ゲートトレンチ内に前記ゲート絶縁膜が設けられ、
前記ゲート絶縁膜上に前記ゲート電極が設けられていることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
半導体からなる基板本体上に、リンを含有したシリコン酸化膜からなる絶縁層を形成する工程と、
前記絶縁層上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁層上に前記半導体層を形成する工程において、前記絶縁層に前記半導体層を貼り合わせることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層が更にボロンを含有することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項６ないし請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層とからなる半導体基板の前記半導体層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記絶縁層が更にボロンを含有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置の製造工程において、可動イオンや金属イオンによる半導体装置の特性劣化を防ぐ方法として、ゲッタリングが知られている。このゲッタリングには、ＩＧ（Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）やウェハ裏面にポリシリコンを堆積させるＰＢＳ（Ｐｏｌｙ−Ｓｉ  Ｂａｃｋ  Ｓｅａｌ）に代表されるＥＧ（Ｅｘｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）等の手法がある。
【０００３】
近年、半導体装置の微細化に伴い、例えば３００ｍｍウェハなどでは両面が研磨されている。また、半導体装置のパッケージの薄型化、積層化の更なる要求により、後工程での裏面研削厚が薄くなっており、さらに研削後裏面をポリッシングする必要も出てきている。
このため、ゲッタリング能力の高いＥＧを採用すると、裏面研削後のゲッタリング能力が十分でなくなり、組立工程または基板実装時の熱処理による特性劣化が顕在化するという不都合があった。
【０００４】
そこで、特許文献１には、半導体基板を構成するシリコン層に不純物をドープした後に、エピタキシャル成長法を用いて上層のシリコン層を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３１７７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載された方法では、エピタキシャル成長時に、下方に設けた不純物層からの不純物拡散を制御することが難しく、デバイスを形成する部分のシリコン層の不純物濃度を適切に維持することが難しいという問題があった。
【課題を解決するための手段】
【０００７】
そこで、本発明は、以下の構成を採用した。
本発明の半導体基板は、半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体基板は、半導体層の下にリンが含有されたシリコン酸化膜からなる絶縁層が形成されている。これにより、半導体層にデバイスを形成することで、可動イオンや金属イオン等がデバイスに影響を及ぼすのを抑制することができる。すなわち、半導体基板の裏面側から浸入する可動イオンや金属イオン等は、リンが含有されたシリコン酸化膜からなる絶縁層にゲッタリングされるので、デバイスに影響を与えることを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１の実施形態である半導体装置の一例の一部を示す平面図である。
【図２】図２は、本発明の第１の実施形態である半導体基板を示す断面図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図４】図４は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図５】図５は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置を示す断面図である。
【図１２】図１２は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【発明を実施するための形態】
【００１０】
［第１の実施形態］
以下、本発明の第１の実施形態である半導体基板、半導体装置および半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置を用いて作製したＤＲＡＭのメモリセルについて説明する。なお、図１は、ＤＲＡＭのメモリセル領域におけるＭＯＳ−ＦＥＴ（メモリセルトランジスタ）のレイアウトを模式的に示した平面図である。
【００１１】
図１に示すように、本実施形態のＤＲＡＭ素子のメモリセル１は、細長い短冊状の活性領域２が複数、個々に所定間隔をあけて右斜め上向きに整列して配置されている。この活性領域２は、半導体基板３（図２等参照）の表面に形成されており、素子分離領域４（図５等参照）によって絶縁分離されて形成されている。
【００１２】
また、ワード線として機能するゲート電極５が、図１の縦（Ｙ）方向に形成されており、ゲート電極５と活性領域２の交差部分には、プレーナ型のＭＯＳ−ＦＥＴが形成されている。
なお、図１においては、ビット線やキャパシタ素子は省略して記載してある。
【００１３】
＜半導体基板＞
次に、本実施形態の半導体基板について、図２を参照して説明する。なお、図２ないし図１２は、図１のＡ−Ａ’間断面図である。
半導体基板３は、図２に示すように、基板本体８と、基板本体８上に形成された絶縁層６と、絶縁層６上に設けられた半導体層７と、から概略構成されている。すなわち、半導体基板３は、基板本体８と半導体層７との間に絶縁層６が挿入された構造の基板である。
【００１４】
絶縁層６は、リンを含有したシリコン酸化膜からなり、リンのみがドープされたＰＳＧ膜（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜）であっても、リンとボロンがドープされたＢＰＳＧ膜（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜）であっても構わない。また、ＰＳＧ膜の場合でもＢＰＳＧ膜の場合でも、リンのドープ量は、１×１０２０ａｔｏｍｓ／ｃｍ３以上にするのが好ましい。
なお、絶縁層６の膜厚は、特に限定されないが、例えば１０〜５００ｎｍ程度とすることが好ましい。
【００１５】
半導体層７としては、例えばシリコン基板を用いることができる。また、半導体層７の絶縁層６と接する側の表面７ｂには、例えば３〜１０ｎｍ程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。なお、半導体層７の材料には、純粋なＳｉ以外に、ＳｉＧｅやＳｉＣ等を用いても構わない。
また、この半導体層７に、デバイスを形成することができる。
【００１６】
基板本体８は、半導体からなり、例えばシリコン基板を用いることができる。また、基板本体８の絶縁層６と接する側の表面８ａには、例えば３〜１０ｎｍ程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。
【００１７】
以上の構成をした本実施形態の半導体基板３は、デバイスが形成される半導体層７の下に、リンを含有したシリコン酸化膜からなる絶縁層６が形成されている。これにより、半導体基板３の裏面３ｂ側から浸入する可動イオンや金属イオン等は、絶縁層６にゲッタリングされ、デバイスに影響を与えることを抑制することができる。
これにより、高性能な半導体デバイスを形成することができる。また、本実施形態のように、ＤＲＡＭ素子の形成に適用した場合には、リーク電流を抑制し、データ保持特性（リフレッシュ特性）に優れた素子を形成することができる。
【００１８】
＜半導体装置＞
次に、本実施形態の半導体基板３を用いた半導体装置１０について説明する。
図１１に示すように、本実施形態の半導体装置１０は、半導体基板３と、半導体基板３の半導体層７に設けられた埋込絶縁膜からなる素子分離領域４と、半導体基板３上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたゲート電極５と、半導体基板３の半導体層７において、ゲート電極１２に対して自己整合となる位置に設けられたソース・ドレイン領域（不純物拡散層）１３とを備えた構成となっている。
【００１９】
また、各ソース・ドレイン領域１３上には、コンタクトプラグ１４が形成されており、コンタクトプラグ１４と接続するように、ビット配線１５、キャパシタ素子１６、上層の金属配線層１７、表面保護膜１８が形成されている。
【００２０】
本実施形態の半導体装置１０には、上述した半導体基板３が用いられている。すなわち、デバイスが形成される半導体層７の下には、絶縁層６が形成されている。これにより、半導体基板３の裏面３ｂ側からの可動イオンや金属イオン等は、絶縁層６にゲッタリングされることとなり、可動イオンや金属イオン等が半導体デバイスに影響を与えることを抑制することができる。
【００２１】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置１０の製造方法は、半導体基板３を形成する工程と、半導体基板３に素子分離領域４を形成する工程と、半導体基板３上にゲート絶縁膜１１を形成する工程と、ゲート絶縁膜１１上にゲート電極５を形成する工程と、ゲート電極５に対して自己整合となる位置にソース領域１３及びドレイン領域１３を形成する工程と、ゲート電極５の側壁を覆うサイドウォール３０を形成する工程と、ゲート電極５を覆うように層間絶縁膜４１を形成する工程と、層間絶縁膜４１を貫通するコンタクトプラグ１４を形成する工程と、上層の金属配線層１７等を形成する工程と、を有する。以下、詳述する。
【００２２】
＜＜半導体基板形成工程＞＞
まず、図２に示すように、基板本体８となる例えばＰ型のシリコン基板の表面８ａに、図示略のシリコン酸化膜を熱酸化法によって形成する。
その後、基板本体８となるシリコン基板上に、リンを含有したシリコン酸化膜からなる絶縁層６を形成する。具体的には、例えばＣＶＤ法を用いて厚さ２００ｎｍ程度のシリコン酸化膜を堆積する。
【００２３】
絶縁層６を構成するシリコン酸化膜は、リンのみが含有されたＰＳＧ膜、またはリンとボロンが含有されたＢＰＳＧ膜であることが好ましく、リンのドープ量は、例えば１×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
また、リンのドープは、ＣＶＤ法によって成膜する際に、材料ガスＳｉＨ４、Ｏ２に、例えばＰＨ３（ホスフィン）ガスを添加してもよいし、ノンドープで堆積したシリコン酸化膜にリンをイオン注入法で導入注入してもよい。
【００２４】
次に、上記工程とは別に、半導体層７となる別のシリコン基板を用意し、このシリコン基板の表面７ｂに、熱酸化法を用いて図示略のシリコン酸化膜を形成する。そして、基板本体８となるシリコン基板と、半導体層７となる別のシリコン基板とを周知のウェハ貼り合わせ技術を用いて貼り合わせる。
【００２５】
その後、別のシリコン基板の研磨を行いって半導体層７とする。研磨の際には、デバイス形成に適した膜厚になるように、半導体層７の厚さＴ１を調整する。なお、この半導体層７が、デバイス形成領域として使用されるので、研磨後の半導体層７の厚さＴ１が薄すぎると、形成するデバイスの電気特性に影響を及ぼすことになる。また、半導体層７の厚さＴ１が厚すぎると、デバイス形成後の組み立て工程（後工程）において、半導体基板３のバックグラインド（裏面研削）を行う際に、絶縁層６を半導体基板３中に残存させることが困難となる。
【００２６】
したがって、最終的に半導体基板３の厚さＴ２を５０μｍの厚さまでバックグラインドを行う場合には、研磨後の半導体層７の厚さＴ１は、１０〜４０μｍの範囲とすることが好ましい。なお、厚さＴ１の上限値については、バックグラインドで形成する最終的な半導体基板３の厚さＴ２に応じて変更可能である。
以上の工程によって、半導体基板３が形成される。
【００２７】
本実施形態では、半導体層に直接不純物をドープするのではなく、絶縁層６であるシリコン酸化膜に不純物であるリンをドープし、そして、絶縁層６上に半導体層７を貼り合わせて半導体基板３を形成している。これにより、従来と比較してデバイス形成領域に不純物が導入するのを抑制することができる。すなわち、不純物がドープされた半導体層上に、デバイスを形成する半導体層をエピタキシャル成長させた場合、デバイス形成領域にまで不純物が侵入するという不都合があった。これに対し、本実施形態では、貼り合わせ技術を用いているので、絶縁層６に含有される不純物が、デバイス形成領域である半導体層７に侵入するのを防ぐことができる。
【００２８】
＜＜素子分離領域形成工程＞＞
次に、半導体基板３を形成した後に、図３に示すように、半導体基板３上に、例えば熱酸化法を用いて、厚さ１０ｎｍ程度のシリコン酸化膜２３を形成する。その後、例えばＬＰ−ＣＶＤ法を用いて、厚さ１５０ｎｍ程度のシリコン窒化膜２４を堆積し、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜２４及びシリコン酸化膜２３をパターニングする。
【００２９】
次に、図４に示すように、シリコン窒化膜２４をマスクとして、半導体層７を例えば２００ｎｍ程度エッチングして、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いた素子分離のためのトレンチ２５を形成する。
【００３０】
次に、図５に示すように、例えばＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、半導体基板３上に、４００ｎｍ程度のシリコン酸化膜２６を堆積する。その後、堆積したシリコン酸化膜２６を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜２４をストッパとして研磨除去することにより、ＳＴＩ埋込酸化膜を形成する。以上のようにして、半導体基板３に素子分離領域４を形成する。
【００３１】
その後、例えば熱リン酸等の薬液を用いたウェットエッチングによって、シリコン窒化膜２４を除去し、例えばフッ酸等の薬液を用いたウェットエッチングによって、シリコン酸化膜２３を除去して、半導体基板３の半導体層７の表面７ａを露出させる。
【００３２】
＜＜ゲート絶縁膜およびゲート電極形成工程＞＞
次に、図６に示すように、半導体層７上に、例えば熱酸化によって６ｎｍ程度の膜厚のゲート絶縁膜１１を形成する。
ゲート絶縁膜１１としては、シリコン酸化膜を用いるのが好ましい。また、ゲート絶縁膜１１を成膜する際には、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法を用いるのが好ましい。ＩＳＳＧ酸化法を用いることによって、通常の加熱炉を用いた熱酸化に比べて、酸化種の拡散による応力の発生を抑制することが可能であるため、ＳＴＩ埋め込み酸化膜の端部等におけるリーク電流の低減効果が得られる。
【００３３】
その後、ゲート絶縁膜１１上に、例えばリンを１×１０２０／ｃｍ３程度の濃度でドープした厚さ８０ｎｍ程度のポリシリコン膜２７を形成する。次いで、ポリシリコン膜２７上に、例えば厚さ５ｎｍ程度の窒化タングステン（ＷＮ）と、厚さ７０ｎｍ程度のタングステン（Ｗ）膜とを積層して、金属膜（Ｗ／ＷＮ膜）２８を形成する。
【００３４】
その後、例えばＬＰ−ＣＶＤ法により、厚さ１４０ｎｍ程度のシリコン窒化膜２９を堆積する。そして、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜２９をパターニングする。
【００３５】
次に、図７に示すように、シリコン窒化膜２９をマスクとして、例えば異方性ドライエッチングを行う。以上の工程により、金属膜２８およびポリシリコン膜２７からなるゲート電極５が形成される。
【００３６】
＜＜ソース・ドレイン領域形成工程＞＞
次に、図８に示すように、例えば１×１０１３／ｃｍ２程度のドーズ量のリンをエネルギー３０ｋｅＶでイオン注入し、窒素等の不活性ガス中で、９００℃で１０秒の熱処理を行う。これにより、半導体層７内に、ゲート電極５に対して自己整合となる位置に、ソース・ドレイン領域（不純物拡散層）１３が形成される。
【００３７】
＜＜サイドウォール形成工程＞＞
その後、例えばＬＰ―ＣＶＤ法によって堆積した厚さ１０ｎｍ程度のシリコン窒化膜を、通常の異方性ドライエッチングによって、エッチバックすることで、ゲート電極５の側壁を覆うサイドウォール３０を形成する。
【００３８】
＜＜層間絶縁膜形成工程＞＞
次に、図９に示すように、上層に形成する配線層との層間絶縁膜４１として、例えばＣＶＤ法によりＢＰＳＧ膜を４００ｎｍ程度の膜厚で堆積し、その後、７５０℃で３０分のリフロー処理を行う。なお、リフロー処理後に、さらにＣＭＰ法で層間絶縁膜４１の表面４１ａを平坦化しても構わない。
【００３９】
＜＜コンタクトプラグ形成工程＞＞
次に、図１０に示すように、例えば周知のリソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜４１にコンタクトホール４２を形成する。その後、コンタクトホール４２内を充填するような膜厚でポリシリコンを堆積し、層間絶縁膜４１上に堆積したポリシリコンをＣＭＰ法により研磨除去することで、コンタクトプラグ１４を形成する。なお、ポリシリコンとしては、例えばリンが１×１０２０／ｃｍ３程度の濃度でドープされたものを用いればよく、ＬＰ―ＣＶＤ法によってコンタクトホール４２内に堆積すればよい。
【００４０】
＜＜上部配線層形成工程＞＞
次に、図１１に示すように、コンタクトプラグ１４と接続するように、ビット配線１５、キャパシタ素子１６を形成し、その後、上層の金属配線層１７、表面保護膜１８等を形成する。
その後、半導体基板３の裏面３ｂ側をバックグラインドし、半導体装置１０のトータルの厚さＴ３が、例えば５０μｍといった所望のサイズとなるようにする。
その後、公知の手段によって所定のパッケージへの組み立てを行うことで、ＤＲＡＭのメモリセルに用いられる半導体装置１０が完成する。
【００４１】
一般に、半導体装置の製造工程中には、主に基板の裏面側からＮａ等の金属イオンが浸入する。特にＤＲＡＭ素子のように、ソース・ドレイン拡散層を介したリーク電流を抑制することで高性能化されたデバイスの場合には、製造工程中に浸入する金属イオンが、デバイスに影響しないようにゲッタリングを行うことが重要である。
【００４２】
本実施形態では、リンを含有した酸化シリコン膜からなる絶縁層６上に、半導体層７を形成し、この半導体層７上にデバイスを形成する。これにより、半導体装置１０の製造工程において、半導体基板３の裏面３ｂから可動イオンや金属イオン等が浸入しても、絶縁層６によりゲッタリングされることとなり、デバイス形成領域に可動イオンや金属イオン等が影響を及ぼすのを防ぐことができる。
【００４３】
また、半導体装置１０を製造した後に、それをパッケージへ組み込む工程においても、可動イオンや金属イオン等が半導体装置１０内に浸入することがある。本実施形態では、バックグラインド（裏面研削）後も、リンを含有した酸化シリコン膜である絶縁層６が半導体基板３中に残存するように、半導体層７の厚さＴ１が設定されている。これにより、パッケージへの組立工程中において、ゲッタリング効果を維持することができ、デバイス特性劣化を抑制することができる。
【００４４】
［第２の実施形態］
次に、第２の実施形態の半導体装置の製造方法について説明する。本実施形態は、第１の実施形態の変形例であり、同様の部分については説明を省略する。
【００４５】
第１の実施形態では、プレーナ型のＭＯＳ−ＦＥＴを採用したが、本実施形態では、溝型ゲート電極を備えたＭＯＳ−ＦＥＴである点が異なる。
具体的には、まず図５に示す素子分離領域４の形成までは、第１の実施形態と同様に行う。
【００４６】
その後に、図１２に示すように、溝型ゲート電極５５を形成する領域の半導体層７をエッチングで除去し、ゲート電極用の溝パターン５１（ゲートトレンチ）を形成する。そして、溝パターン５１内をゲート絶縁膜５２で覆う。
次いで、ゲート絶縁膜５２を介して、溝パターン５１内を埋め込むように、例えばリン等の不純物をドープしたポリシリコン膜５３と、タングステン等の金属膜５４を堆積し、パターニングを行って溝型のゲート電極５５を形成する。
【００４７】
その後、リン等の不純物をイオン注入法で導入し、窒素等の不活性ガス中でアニールを行ってソース・ドレイン領域（不純物拡散層）５６を形成する。その後は、第１の実施形態と同様にして、層間絶縁膜や、ソース・ドレイン領域５６及び溝型ゲート電極５５とそれぞれ接続するコンタクトプラグや、配線層等を形成することで、溝型ゲート電極５５を備えたＭＯＳ−ＦＥＴが完成する。
【００４８】
本実施形態でも、デバイスが形成される半導体層７の下に、リンを含有したシリコン酸化膜からなる絶縁層６が形成されている。これにより、半導体基板３の裏面３ｂ側からの可動イオンや金属イオン等は、絶縁層６にゲッタリングされることとなり、可動イオンや金属イオン等がデバイスに影響を与えることを抑制することができる。
【００４９】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、ＤＲＡＭ素子への適用について説明したが、これは一例であり、ＤＲＡＭ素子への適用には限定されない。製造工程中のゲッタリング効果により、リーク電流の低減等のデバイス特性の改善が可能な半導体デバイスであれば、本発明を適用することができる。
【産業上の利用可能性】
【００５０】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００５１】
３・・・半導体基板、５，５５・・・ゲート電極、６・・・絶縁層、７・・・第１半導体層、８・・・第２半導体層、１１，５２・・・ゲート絶縁膜、５１・・・ゲートトレンチ
【図１】
2011253992.tif 000003
【図２】
2011253992.tif 000004
【図３】
2011253992.tif 000005
【図４】
2011253992.tif 000006
【図５】
2011253992.tif 000007
【図６】
2011253992.tif 000008
【図７】
2011253992.tif 000009
【図８】
2011253992.tif 000010
【図９】
2011253992.tif 000011
【図１０】
2011253992.tif 000012
【図１１】
2011253992.tif 000013
【図１２】
2011253992.tif 000014