(57)【要約】【課題】試験時間を短縮することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。【解決手段】  不揮発性半導体記憶装置は、第１のメモリセルアレイ及び第２のメモリセルアレイと、各々のブロックに対応して設けられ、ブロックアドレスを選択することでフラグデータを書き込むことが可能なフラグレジスタと、第１のメモリセルアレイのフラグデータと、第２のメモリセルアレイのフラグデータとを並列して読み出す制御回路と、第１のメモリセルアレイにおけるフラグデータのカウント結果を保持する第１のカウンタレジスタと、第２のメモリセルアレイにおけるフラグデータのカウント結果を保持する第２のカウンタレジスタと、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
消去単位であるブロックを複数有し、互いに並列して動作可能な第１のメモリセルアレイ及び第２のメモリセルアレイと、
各々の前記ブロックに対応して設けられ、ブロックアドレスを選択することでフラグデータを書き込むことが可能なフラグレジスタと、
前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータと、前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータとを並列して読み出す制御回路と、
前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータのカウント結果を保持する第１のカウンタレジスタと、
前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータのカウント結果を保持する第２のカウンタレジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、不良ブロック情報を前記フラグレジスタに書き込むことが可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１のカウンタレジスタまたは前記第２のカウンタレジスタが保持するカウント結果に応じたステータスを外部に出力することが可能であることを特徴とする請求項１に記載の不揮発性半導体装置。
【請求項４】
消去単位であるブロックを複数有し、互いに並列して動作可能な第１のメモリセルアレイ及び第２のメモリセルアレイを具備する不揮発性半導体記憶装置の試験方法であって、
ブロックアドレスによって前記ブロックを選択し、
前記ブロックに対応して設けられたフラグレジスタにフラグデータを書き込み、
前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータをシーケンシャルに読み出し、
前記読み出しと並行して、前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータをシーケンシャルに読み出し、
前記フラグデータのカウント結果と期待値とを比較し、前記カウント結果が期待値より大きい場合は多重選択不良が発生したと判定する、
ことを特徴とする不揮発性半導体記憶装置の試験方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の試験方法であって、更に、
前記多重選択不良の判定結果をステータスとして外部に出力することを特徴とする不揮発性半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその試験方法に関する。
【背景技術】
【０００２】
近年、大容量、低価格の不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、ブロック不良に対してはフラグを立て、リダンダンシ置き換えは行われない場合がある。このようなＮＡＮＤ型フラッシュメモリの一例として、不良ブロックフラグレジスタ及び不良ブロック数カウンタを有するものが開示されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１１７６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、試験時間を短縮することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施例に係る不揮発性半導体記憶装置は、消去単位であるブロックを複数有し、互いに並列して動作可能な第１のメモリセルアレイ及び第２のメモリセルアレイと、各々の前記ブロックに対応して設けられ、ブロックアドレスを選択することでフラグデータを書き込むことが可能なフラグレジスタと、前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータと、前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータとを並列して読み出す制御回路と、前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータのカウント結果を保持する第１のカウンタレジスタと、前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータのカウント結果を保持する第２のカウンタレジスタと、を具備することを特徴とする。
【０００６】
本発明の実施例に係る不揮発性半導体記憶装置の試験方法は、消去単位であるブロックを複数有し、互いに並列して動作可能な第１のメモリセルアレイ及び第２のメモリセルアレイを具備する不揮発性半導体記憶装置の試験方法であって、ブロックアドレスによって前記ブロックを選択し、前記ブロックに対応して設けられたフラグレジスタにフラグデータを書き込み、前記第１のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータをシーケンシャルに読み出し、前記読み出しと並行して、前記第２のメモリセルアレイに属するブロックに対応するフラグレジスタに書き込まれたフラグデータをシーケンシャルに読み出し、前記フラグデータのカウント結果と期待値とを比較し、前記カウント結果が期待値より大きい場合は多重選択不良が発生したと判定する、ことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、試験時間を短縮することが可能な不揮発性半導体記憶装置及びその試験方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ＮＡＮＤ型フラッシュメモリの機能構成を示すブロック図。
【図２】不良ブロック検知系に関係した回路構成を示すブロック図。
【図３】ＮＡＮＤ型フラッシュメモリの試験工程を示すフローチャート。
【発明を実施するための形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。本実施例に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、入出力コントロール回路１０、動作ロジックコントロール回路１１、レディ／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウアドレスデコーダ１８、カラムアドレスバッファ１９−１、１９−２、カラムアドレスデコーダ２０−１、２０−２、データレジスタ２１−１、２１−２、センスアンプ２２−１、２２−２、メモリセルアレイ２３−１（Ｐｌａｎｅ１）、２３−２（Ｐｌａｎｅ２）、制御回路２４、カウンタレジスタ２５−１、２５−２を有する。
【００１１】
以下の説明では、特に両者を区別する必要がなければ、カラムアドレスバッファ１９−１、１９−２、カラムアドレスデコーダ２０−１、２０−２、データレジスタ２１−１、２１−２、センスアンプ２２−１、２２−２、メモリセルアレイ２３−１、２３−２、カウンタレジスタ２５−１、２５−２を、カラムアドレスバッファ１９、カラムアドレスデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、カウンタレジスタ２５などと称する場合がある。また、個々のメモリセルアレイをプレーンと称する場合がある。
【００１２】
入出力コントロール回路１０は、８個の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して入力されるコマンド及びアドレスの転送を制御する。また、入出力コントロール回路１０は、８個の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介したデータ入出力を制御する。入力されるコマンドは、例えば、書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなどである。
【００１３】
動作ロジックコントロール回路１１は、外部から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力コントロール回路１０、制御回路２４を制御する。
【００１４】
レディ／ビジー制御回路１２は、制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディ／ビジー端子から、レディ／ビジー信号を出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っている期間は、レディ／ビジー端子の信号レベルは“ロウ”であり、内部動作が終了すると、レディ／ビジー端子の信号レベルは“ハイ”となる。
【００１５】
ステータスレジスタ１３は、制御回路２４によって制御され、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を実行した結果、この内部動作が正常に終了した（Ｐａｓｓ）か、または、正常に終了しなかったか（Ｆａｉｌ）に対応する情報を取り込み、一時的に保持する。また、ステータスレジスタ１３は、後述する多重選択検知工程の判定結果（Ｐａｓｓ／Ｆａｉｌ）を一時的に保持する。ステータスレジスタ１３が保持する情報の少なくとも一部は、ステータスリードコマンドの入力に応じてＮＡＮＤ型フラッシュメモリ１００外部に出力することが可能である。
【００１６】
アドレスレジスタ１４は、入出力コントロール回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスをロウアドレスバッファ１７に、カラムアドレスをカラムアドレスバッファ１９に転送する。
【００１７】
コマンドレジスタ１５は、入出力コントロール回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、制御回路２４に転送する。
【００１８】
高電圧生成回路１６は、制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウアドレスデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。
【００１９】
ロウアドレスバッファ１７は、アドレスレジスタ１４を介して入力されるロウアドレスを一時的に保持し、ロウアドレスデコーダ１８に転送する。
【００２０】
ロウアドレスデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線を制御し、書き込み、読み出し動作において、ワード線に対して選択的に電圧を印加する。
【００２１】
カラムアドレスバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムアドレスデコーダ２０に転送する。
【００２２】
カラムアドレスデコーダ２０は、カラムアドレスバッファ１９を介して入力されるカラムアドレスに基づきビット線を制御し、書き込み、読み出し動作において、ビット線に対して選択的に電圧を印加する。
【００２３】
データレジスタ２１は、入出力コントロール回路１０を介して入力された一定量の書き込みデータ、または、センスアンプ２２により判定された一定量の読み出しデータを一時的に保持する。
【００２４】
センスアンプ２２は、メモリセルアレイ２３から読み出したデータを判定・増幅する。センスアンプ２２は、例えば、ビット線毎に対応するセンスアンプ回路を有している。
【００２５】
メモリセルアレイ２３は、複数のメモリセルトランジスタが行列上に配置された構造を有している。メモリセルトランジスタは、例えば、浮遊ゲートに蓄えられた電荷量に応じて定まるトランジスタの閾値電圧の差によって二値データまたは多値データを保持する。尚、メモリセルトランジスタは、電荷蓄積層としての窒化膜に電荷を捕獲するＭＯＮＯＳ構造を有するものであっても良い。
【００２６】
ここで、本実施例に係るＮＡＮＤ型フラッシュメモリ１００は、内部に２つのプレーン２３−１、２３−２（Ｐｌａｎｅ１及びＰｌａｎｅ２）を備えている。各々のプレーン２３−１、２３−２は、並列動作を可能とするため、それぞれ少なくともカラムアドレスバッファ１９−１、１９−２、カラムアドレスデコーダ２０−１、２０−２、データレジスタ２１−１、２１−２、センスアンプ２２−１、２２−２を備えている。
【００２７】
２つのプレーン２３−１、２３−２はそれぞれ、消去単位としてのブロック（ＢＬＫ０、ＢＬＫ１…ＢＬＫＮ）を複数配列して構成されている。本実施例では、２つのプレーン２３−１、２３−２は互いに同数のブロックを備えている。個々のブロックは、書き込み、読み出し単位としてのページを複数配列して構成されている。個々のページは、例えば、同一のワード線に接続されたメモリセルの集合として規定される。
【００２８】
制御回路２４は、入出力コントロール回路１０から入力されるコマンドおよび動作ロジックコントロール回路１１から入力される各制御信号に基づいて、レディ／ビジー制御回路１２、ステータスレジスタ１３、高電圧発生回路１６、ロウアドレスデコーダ１８、カラムアドレスデコーダ２０、データレジスタ２１、センスアンプ２２などを制御し、書き込み、読み出し、消去などの内部動作を実行する。
【００２９】
また、制御回路２４は、後述する試験工程においてカウンタレジスタ２５を制御し、外部テスタから入力されるテストモードコマンドに基づき、予め定められた試験工程をＮＡＮＤ型フラッシュメモリ１００内部で自動的に実行し、その結果（Ｐａｓｓ／Ｆａｉｌ）を外部テスタに出力するＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路としての機能を備えている。
【００３０】
カウンタレジスタ２５は、ＮＡＮＤ型フラッシュメモリの試験工程において、不良ブロック数をカウントするために用いられ、また、後述する多重選択検知工程において、ロウアドレスデコーダ１８の不良によるブロック多重選択を検知するために用いられる。本実施例では、プレーン２３−１に対応してカウンタレジスタ２５−１が設けられており、また、プレーン２３−２に対応してカウンタレジスタ２５−２が設けられている。
【００３１】
換言すれば、カウンタレジスタ２５−１は、プレーン２３−１内部の各ブロックについて不良ブロック数をカウントする場合、およびプレーン２３−１内部、またはプレーン２３−１及びプレーン２３−２間のブロック多重選択を検知する場合に使用される。また、カウンタレジスタ２５−２は、プレーン２３−２内部の各ブロックについて不良ブロック数をカウントする場合、およびプレーン２３−２内部、またはプレーン２３−１及びプレーン２３−２間のブロック多重選択を検知する場合に使用される。
【００３２】
図２は、ＮＡＮＤ型フラッシュメモリ１００における不良ブロック検知系に関係した回路構成を示すブロック図である。図２において、図１と共通する構成には共通の符号を付して説明する。
【００３３】
図２に示される不良ブロック検知系は、カウンタレジスタ２５、ロウアドレスバッファ１７、ロウアドレスバッファ１７の出力をデコードするブロックアドレスプリデコーダ１０２、配線ＰＢＵＳＢ、及び配線ＰＢＵＳＢの信号を検出する制御回路２４を含んでいる。
【００３４】
ロウアドレスデコーダ１８には、メモリセルアレイ２３の各ブロックに対応した数の部分デコーダ回路１０４が設けられている。部分デコーダ回路１０４はそれぞれ、ブロックアドレスプリデコーダ１０２の出力をデコードするデコード回路１０５と、このデコード回路１０５の出力をレベル変換して対応するブロックに供給するレベルシフト回路１０６と、不良ブロックフラグレジスタ１０７と、この不良ブロックフラグレジスタ１０７をデコード回路１０５の出力及びフラグレジスタセット信号ＦＲＳＥＴに基づいてセットするための直列接続された２個のＮチャネルＭＯＳトランジスタからなるセット回路１０８と、不良ブロックフラグレジスタ１０７の内容をデコード回路１０５の出力及びレジスタセンス信号ＢＬＫＳＥＮＳに基づいて配線ＰＢＵＳＢに読み出すための直列接続された３個のＮチャネルＭＯＳトランジスタからなる読み出し回路１０９からなる。
【００３５】
上記不良ブロック検知系を用いて不良ブロック検出を行うシーケンス（以下、不良ブロック検出工程）については従来技術の欄で述べた特開２００２−１１７６９９号公報に開示されているためここではその動作についての説明を省略する。不良ブロック検出工程で検出された不良ブロックはメモリセルアレイ２３の一部であるＲＯＭフューズ領域に登録され、パワーオン時に図示せぬＲＯＭフューズレジスタに取り込まれた後、対応する不良ブロックフラグレジスタ１０７にフラグが立てられる。
【００３６】
選択されたブロックに対応した不良ブロックフラグレジスタ１０７にフラグが立っている（フラグデータが書き込まれている）か否かは、配線ＰＢＵＳＢを制御回路２４により予めプリチャージしておき、レジスタセンス信号ＢＬＫＳＥＮＳを“ハイ”にして配線ＰＢＵＳＢが放電されるか否かを制御回路２４により検出すればよい。この動作を繰り返すことでカウンタレジスタ２５−１、２５−２をインクリメントし、各プレーン２３−１、２３−２における不良ブロックの総数を検出することができる。
【００３７】
ここで、不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリ１００の試験工程において、ロウアドレスデコーダ１８の不良によるブロック多重選択を検知するもの（多重選択検知工程）がある。ブロック多重選択とは、１つのブロックアドレスによって２以上のブロックが選択されてしまう不良を意味する。この多重選択検知工程では、上述した不良ブロック検出工程で実行される動作を流用する。すなわち、各ブロックに対応する不良ブロックフラグレジスタ１０７に逐次フラグデータを書き込み、その後、複数のブロックから構成されるプレーン内のフラグデータを順次（シーケンシャルに）カウントする。
【００３８】
以下では、多重選択検知工程について図３を参照して具体的に説明する。図３は、本実施例に係るＮＡＮＤ型フラッシュメモリの試験工程を示すフローチャートである。このフローチャートでは、１つのプレーン２３−１内部の全ブロックのフラグをシーケンシャルに読み出して、１つのカウンタレジスタ２５−１に読み出した結果を格納するカウント処理について示している。なお、不良ブロック検出工程は既に終了しており、ＲＯＭフューズには不良ブロック情報が格納されているものとする。
【００３９】
多重選択検知工程開始後、制御回路２４は、ＮＡＮＤ型フラッシュメモリ１００の初期化動作（パワーオン動作）を実行する。制御回路２４は、ＲＯＭフューズから不良ブロック情報をＲＯＭフューズレジスタに読み出し、この不良ブロック情報を不良ブロックフラグレジスタ１０７にセットする。この動作は通常のパワーオン時の動作であるが、多重選択検知工程においてはこの不良ブロックフラグレジスタ１０７を利用するため、不良ブロックフラグレジスタ１０７に立っているフラグを全てリセットする（ステップＳ１００）。
【００４０】
次に、制御回路２４は、プレーン２３−１内部のブロックのブロックアドレスを選択する。試験開始時は、例えば、ブロック０に対応するブロックアドレスを選択する。これにより、ブロックアドレスプリデコーダ１０２は、デコード回路１０５を活性化する（ステップＳ１０１）。
【００４１】
次に、制御回路２４は、ブロックアドレスによって選択されたブロックに対応する不良ブロックフラグレジスタ１０７にフラグデータを書き込む。このフラグデータは、図２における信号ＦＲＳＥＴを“ハイ”にすることでセットされる（ステップＳ１０２）。
【００４２】
次に、制御回路２４は、期待値“１”をセットする。期待値をセットする場所は、例えば制御回路２４の備える汎用レジスタなどとすれば良く、その場所は特に制限されない。ここで期待値“１”とは、ロウアドレスデコーダ１８に多重選択不良が無ければ、１つのブロックアドレスを選択した場合に１つのブロックのみが選択され、１つのフラグのみが立てられることを意味している。（ステップＳ１０３）。
【００４３】
次に、制御回路２４は、プレーン２３−１内部の全ブロックについて、不良ブロックフラグレジスタ１０７が保持するフラグデータをシーケンシャルにカウントする。このカウント結果はカウンタレジスタ２５−１に格納される。上述した通り、ロウアドレスデコーダ１８に多重選択不良が無ければ、カウント結果は期待値と同じ“１”となる。一方、ロウアドレスデコーダ１８に多重選択不良がある場合は、１つのブロックアドレスによって２以上のブロックが選択され、カウント結果は“２”以上となる。（ステップＳ１０４）。
【００４４】
次に、制御回路２４は、カウント結果と期待値とが一致しているか否かを判定する。一致している場合は、ステータスとして“Ｐａｓｓ”がステータスレジスタ１３に格納される。一方、一致していない場合は、ステータスとして“Ｆａｉｌ”がステータスレジスタ１３に格納される。ステータレジスタ１３は、一度“Ｆａｉｌ”が格納された後は、次回以降の判定結果に拠らず“Ｆａｉｌ”を保持し続ける（ステップＳ１０５）。
【００４５】
次に、制御回路２４は、ステータスとして“Ｐａｓｓ”をステータスレジスタ１３に格納した後、または、ステータスとして“Ｆａｉｌ”をステータスレジスタ１３に格納した後、プレーン２３−１内部の全ての不良ブロックフラグレジスタ１０７をリセットする（ステップＳ１０６）。
【００４６】
次に、制御回路２４は、プレーン２３−１内部の全てのブロックについてフラグセット動作が終了したか否かを判定する。フラグセット動作が終了していないブロックが残っている場合は、ステップＳ１０１に戻り、多重選択検知工程を継続する。全てのブロックについてフラグセット動作が終了した場合は、ステップＳ１０８に進む（ステップＳ１０７）。
【００４７】
次に、制御回路２４は、ステータスリードコマンドに応じて、ステータスレジスタ１３の保持するステータス（“Ｐａｓｓ／Ｆａｉｌ”）を外部テスタなどに出力する、あるいはＮＡＮＤ型フラッシュメモリ内部のテスト結果格納部などに記憶するなどの試験終了動作を実行した後、ＮＡＮＤ型フラッシュメモリ１００の初期化動作を実行する。ＢＩＳＴ工程として他の試験工程が残っていれば、その試験工程を実行し、残っていなければ、試験工程を終了する。（ステップＳ１０８）。
【００４８】
以上のシーケンスにより、ブロック多重選択不良を検出することが可能となる。ここで、本実施例に係るＮＡＮＤ型フラッシュメモリは、上述した通り２つのカウンタレジスタ２５−１、２５−２を備えることを特徴としている。また、２つのプレーン２３−１、２３−２は互いに独立した周辺回路（センスアンプ２２など）を備えているため、不良ブロックフラグレジスタ１０７の保持するデータは、２つのプレーン２３−１、２３−２において並列に読み出すことが可能である。従って、ＮＡＮＤ型フラッシュメモリが１つのカウンタレジスタ２５を備える場合に比較して、多重選択検知工程を高速化することが可能である。
【００４９】
また、本実施例に係るＮＡＮＤ型フラッシュメモリは、不良ブロックフラグレジスタ１０７の保持する情報をカウントしてカウンタレジスタ２５に保持する機能を流用し、ロウアドレスデコーダ１８の不良によるブロック多重選択検知工程を実行している。従って、多重選択検知工程専用に新たな試験回路を設ける必要がないためチップ面積の縮小に対して有利である。更に、試験時間の短縮のためにカウンタレジスタ２５を追加するだけであるので、試験回路の追加は最小限で良く、チップ面積の縮小に対して有利である。
【００５０】
また、本実施例では同一プレーン内の多重選択について説明したが、プレーンを跨ぐ多重選択が生じた場合でも適用可能である。例えば、ロウアドレスデコーダ１８の不良により、プレーン２３−１とプレーン２３−２の同一番号のブロックが多重選択される、すなわち、プレーン２３−１のブロックｉ（ｉ＝１〜Ｎ）を選択してフラグデータを書き込んだ場合に、プレーン２３−２のブロックｉ（ｉ＝１〜Ｎ）が同時に選択され、フラグデータが書き込まれてしまう場合が考えられる。
【００５１】
このような場合であっても、プレーン２３−１と２３−２について並列にフラグデータを読み出して多重選択検知を行うことが可能である。具体的には、プレーン２３−１についてはブロック０からブロックＮまで昇順にブロックアドレス選択を行ってフラグデータを書き込み、一方、プレーン２３−２についてはブロックＮからブロック０まで降順にフラグデータを書き込む。これにより、多重選択によるブロック誤選択と、実際のブロック選択とが重複することなく、多重選択不良が発生した場合はいずれかのプレーンにおいてフラグデータのカウント結果が期待値よりも大きくなり、ステータス“Ｆａｉｌ”として判定することが可能となる。
【００５２】
また、本実施例ではＮＡＮＤ型フラッシュメモリが２個のプレーンを備える場合について説明したが、プレーン数は２個に限定されず、３個以上のプレーンを備え、プレーン毎に対応するカウンタレジスタを設ける構成とすることも可能である。
【００５３】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５４】
１００    ＮＡＮＤ型フラッシュメモリ
１０    入出力コントロール回路
１１    動作ロジックコントロール回路
１２    レディ／ビジー制御回路
１３    ステータスレジスタ
１４    アドレスレジスタ
１５    コマンドレジスタ
１６    高電圧発生回路
１７    ロウアドレスバッファ
１８    ロウアドレスデコーダ
１９    カラムアドレスバッファ
２０    カラムアドレスデコーダ
２１    データレジスタ
２２    センスアンプ
２３    メモリセルアレイ
２４    制御回路
２５    カウンタレジスタ
１０２    ブロックアドレスプリデコーダ
１０４    部分デコーダ回路
１０５    デコード回路
１０６    レベルシフト回路
１０７    不良ブロックフラグレジスタ
１０８    セット回路
１０９    読み出し回路
ＰＢＵＳＢ    配線
【図１】
2011134410.tif 000003
【図２】
2011134410.tif 000004
【図３】
2011134410.tif 000005