(57)【要約】      （修正有）【課題】フレームメモリを備えるデータ線駆動回路の消費電力を低減する。【解決手段】データ線駆動回路は、フレームメモリへの階調データの書込み要求信号を監視し、書込み要求の有無を検出する書込み検出回路と、前記データ線を駆動するための階調電圧を出力する複数の階調アンプと、前記複数の階調アンプにおいて非活性化する階調アンプを設定するための演算データを、前記フレームメモリからラッチされた階調データを用いて算出する判定回路とを具備し、前記判定回路は前記検出結果に基づいて、フレームメモリへの階調データの書込みがない所定の期間、ラッチされた階調データの判定回路への入力を禁止する。【選択図】図５
2011253016.tif 000002
【特許請求の範囲】
【請求項１】
フレームメモリに書き込まれた階調データに応じた階調電圧によって表示パネル上のデータ線を駆動するデータ線駆動回路において、
前記フレームメモリへの階調データの書込み要求信号を監視し、前記書込み要求の有無を検出する書込み検出回路と、
前記データ線を駆動するための階調電圧を出力する複数の階調アンプと、
前記複数の階調アンプにおいて非活性化する階調アンプを設定するための演算データを、前記フレームメモリからラッチされた階調データを用いて算出する判定回路と
を具備し、
前記判定回路は、前記検出の結果に基づいて、前記フレームメモリへの階調データの書込みがない所定の期間、前記ラッチされた階調データの自身への入力を禁止する
データ線駆動回路。
【請求項２】
請求項１に記載のデータ線駆動回路において、
前記フレームメモリへの書込み要求有りの検出に応じて、前記判定回路から出力された第１演算データの記録を開始する演算結果記憶回路と、
前記第１演算データと、前記演算結果記憶回路内の第２演算データの一方を、前記複数の階調アンプにおいて非活性化する階調アンプを設定するために使用する第３演算データとして選択する選択回路と、
を更に具備し、
前記選択回路は、前記判定回路に対する階調データの入力が禁止されている期間中、前記第２演算データを前記第３演算データとして選択する
データ線駆動回路。
【請求項３】
請求項２に記載のデータ線駆動回路において、
前記演算結果記憶回路は、前記フレームメモリ内に記憶可能なライン数の階調データから算出された演算データを記録可能な複数の記憶回路を有し、前記複数の記憶回路の全てに演算データが記録されている場合、全記憶を示す記憶判定信号を前記判定回路及び選択回路に出力し、
前記判定回路は、前記全記憶を示す記憶判定信号に応じて前記ラッチされた階調データの自身への入力を禁止し、
前記選択回路は、前記全記憶を示す記憶判定信号に応じて前記第２演算データを前記第３演算データとして選択する
データ線駆動回路。
【請求項４】
請求項２又は３に記載のデータ線駆動回路において、
前記演算結果記憶回路は、前記フレームメモリ内に記憶可能なライン数の階調データから算出された演算データを記録可能な複数の記憶回路を有し、前記複数の記憶回路の全てに演算データが記録されていないと判定した場合、一部記憶を示す記憶判定信号を前記判定回路及び選択回路に出力し、
前記判定回路は、前記一部記憶を示す記憶判定信号に応じて、前記判定回路に対する階調データの入力禁止を解除し、
前記選択回路は、前記一部記憶を示す記憶判定信号に応じて、前記第１演算データを前記第３演算データとして選択する
データ線駆動回路。
【請求項５】
請求項１から４のいずれか１項に記載のデータ線駆動回路において、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記フレームメモリに対する読み出し要求の入力を禁止するリード制御回路を更に具備する
データ線駆動回路。
【請求項６】
請求項１から５のいずれか１項に記載のデータ線駆動回路において、
ラッチ信号に同期して前記フレームメモリから階調データをラッチする第１データラッチ回路と、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記第１データラッチ回路への前記ラッチ信号の入力を禁止する第１データラッチ制御回路と
を更に具備する
データ線駆動回路。
【請求項７】
請求項６に記載のデータ線駆動回路において、
水平同期信号に同期して、前記第１データラッチ回路から階調データをラッチして次段のレベルシフトデコード回路に出力する第２データラッチ回路と、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記第２データラッチ回路への前記水平同期信号の入力を禁止する第２データラッチ制御回路と
を更に具備する
データ線駆動回路。
【請求項８】
請求項１から７のいずれか１項に記載のデータ線駆動回路において、
全階調ショート回路と、
前記複数の階調アンプから出力された階調電圧から、前記フレームメモリからラッチされた階調データに基づいて選択した階調電圧を前記データ線に出力する階調電圧選択回路と
を更に具備し、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記全階調ショート回路は、前記複数の階調アンプの出力を短絡して前記階調電圧選択回路に接続する
データ線駆動回路。
【請求項９】
請求項１から８のいずれか１項に記載のデータ線駆動回路と、
走査線駆動回路と、
前記データ線駆動回路から出力される階調電圧によって駆動される複数のデータ線と、前記走査線駆動回路によって駆動される複数のゲート線と、前記複数のデータ線と前記複数のゲート線との交差領域に設けられた複数の画素とを備える表示パネルと
を具備する
表示装置。
【請求項１０】
フレームメモリに書き込まれた階調データに応じた階調電圧によって表示パネル上のデータ線を駆動するデータ線駆動装置で実行されるデータ線駆動方法において、
前記フレームメモリへの階調データの書込み要求信号を監視し、前記書込み要求の有無を検出するステップと、
複数の階調アンプが、前記データ線を駆動するための階調電圧を出力するステップと、
判定回路が、前記複数の階調アンプにおいて非活性化する階調アンプを設定するための演算データを、前記フレームメモリからラッチされた階調データを用いて算出するステップと、
前記判定回路が、前記検出の結果に基づいて、前記フレームメモリへの階調データの書込みがない所定の期間、前記ラッチされた階調データの自身への入力を禁止するステップと
を具備する
データ線駆動方法。
【請求項１１】
請求項１０に記載のデータ線駆動方法において、
演算結果記録回路が、前記フレームメモリへの書込み要求有りの検出に応じて、前記判定回路から出力された第１演算データの記録を開始するステップと、
選択回路が、前記第１演算データと、前記演算結果記憶回路内の第２演算データの一方を、前記複数の階調アンプにおいて非活性化する階調アンプを設定するために使用する第３演算データとして選択するステップと
を具備し
前記選択するステップは、前記選択回路が、前記判定回路に対する階調データの入力が禁止されている期間中、前記第２演算データを前記第３演算データとして選択するステップとを備える
データ線駆動方法。
【請求項１２】
請求項１１に記載のデータ線駆動方法において、
前記演算結果記憶回路は、前記フレームメモリ内に記憶可能なライン数の階調データから算出された演算データを記録可能な複数の記憶回路を有し、
前記演算結果記憶回路が、前記複数の記憶回路の全てに演算データが記録されている場合、全記憶を示す記憶判定信号を前記判定回路及び選択回路に出力するステップを更に具備し、
前記禁止するステップは、前記判定回路が、前記全記憶を示す記憶判定信号に応じて前記ラッチされた階調データの自身への入力を禁止するステップを備え、
前記選択するステップは、前記選択回路が、前記全記憶を示す記憶判定信号に応じて前記第２演算データを前記第３演算データとして選択するステップを備える
データ線駆動方法。
【請求項１３】
請求項１１又は１２に記載のデータ線駆動方法において、
前記演算結果記憶回路は、前記フレームメモリ内に記憶可能なライン数の階調データから算出された演算データを記録可能な複数の記憶回路を有し、
前記演算結果記憶回路は、前記複数の記憶回路の全てに演算データが記録されていないと判定した場合、一部記憶を示す記憶判定信号を前記判定回路及び選択回路に出力するステップと、
前記判定回路が、前記一部記憶を示す記憶判定信号に応じて、前記判定回路に対する階調データの入力禁止を解除するステップと
を更に具備し、
前記選択するステップは、前記選択回路が、前記一部記憶を示す記憶判定信号に応じて、前記第１演算データを前記第３演算データとして選択する
データ線駆動方法。
【請求項１４】
請求項１０から１３のいずれか１項に記載のデータ線駆動方法において、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記フレームメモリに対する読み出し要求の入力を禁止するステップを更に具備する
データ線駆動方法。
【請求項１５】
請求項１０から１４のいずれか１項に記載のデータ線駆動方法において、
第１データラッチ回路が、ラッチ信号に同期して前記フレームメモリから階調データをラッチするステップと、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記第１データラッチ回路への前記ラッチ信号の入力を禁止するステップと
を更に具備する
データ線駆動方法。
【請求項１６】
請求項１５に記載のデータ線駆動方法において、
第２データラッチ回路が、水平同期信号に同期して、前記第１データラッチ回路から階調データをラッチして次段のレベルシフトデコード回路に出力するステップと、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記第２データラッチ回路への前記水平同期信号の入力を禁止するステップと
を更に具備する
データ線駆動方法。
【請求項１７】
請求項１０から１６のいずれか１項に記載のデータ線駆動方法において、
全階調ショート回路と、
階調電圧選択回路が、前記複数の階調アンプから出力された階調電圧から、前記フレームメモリからラッチされた階調データに基づいて選択した階調電圧を前記データ線に出力するステップと、
前記判定回路にラッチされた階調データの全てが同じ階調を示す場合、前記全階調ショート回路が、前記複数の階調アンプの出力を短絡して前記階調電圧選択回路に接続するステップと
を更に具備する
データ線駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル上のデータ線を駆動するデータ線駆動回路、それを用いた表示装置、及びデータ線駆動方法に関し、特にフレームメモリ（ＲＡＭ：Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いたデータ線駆動回路に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした液晶表示装置を具備したモバイル機器等において、バッテリー駆動による長時間動作の要求に伴い、表示制御回路自体の低消費電力化が必要となってきた。特に表示画像データ記憶するＲＡＭ（フレームメモリ）を用いた液晶表示制御回路においては、データの読み出しを行う際に生じる電流や読み出した表示画像データを転送する際に生じる電流が大きい。このため、低消費電力化をする上でＲＡＭからの表示画像データの読み出しや転送に係る電力消費の低減が強く求められている。
【０００３】
特開２００５−１８９４４７は、ＲＡＭ（フレームメモリ）を用いた表示パネル駆動回路において、表示に使用する階調データの演算結果を、階調アンプの制御に使用することにより、未使用の階調アンプを停止することで消費電力削減を行う技術が記載されている（特許文献１参照）。
【０００４】
又、特開２００３−０４４０１７には、データラッチ回路へのラッチ動作を停止することにより、消費電力削減を行う技術が記載されている（特許文献２参照）。
【０００５】
図１及び図２を参照して、特許文献１に記載のデータ線駆動回路及び駆動制御方法の詳細を説明する。図１は特許文献１に記載のデータ線駆動回路の構成を示す機能ブロック図である。
【０００６】
実際のデータ線駆動回路には極性反転回路等も必要であるが、従来技術とは直接の関係がないため、図１では極性反転回路等の構成を省略している。又、ある画像を表示するために使用されるのは、当該画像の元となる画像データであるが、従来技術で関係があるのは画像データ中の階調データであるので、以下の記述では階調データについて説明する。
【０００７】
データ線駆動回路は、フレームメモリとして機能するＲＡＭ１０１、ラインメモリとして機能する第１データラッチ回路１０２、ラインメモリとして機能する第２データラッチ回路１０３、レベルシフト＋デコード回路１０４、階調電圧選択回路１０５、出力回路１０６、判定回路１０７、イネーブル・ディセーブル回路１０８、階調電圧発生回路１０９、階調アンプ回路１１０を具備する。出力回路１０６の出力側には、表示部（図示なし）のｎ本のデータ線に接続されたｎ個の出力端子Ｓ１〜Ｓｎが設けられている（ｎは２以上の整数）。
【０００８】
判定回路１０７は、第１データラッチ回路１０２に記憶された６ビット・デジタル階調データ（１ライン分）を用いて、ｎ本のデータ線の使用階調を判定する。換言すれば、その時に入力された階調データに対応して、ｎ本のデータ線Ｓ１〜Ｓｎのそれぞれが６４階調の中のどれを使用するかを判定する。そして、その判定結果に基づき、６４ビットの判定結果データを出力する。
【０００９】
イネーブル・ディセーブル回路１０８は、判定回路１０７からの６４ビット判定結果データに基づいて各階調の使用／不使用を決定し、その結果に応じた６４ビット制御信号を階調アンプ回路１１０に送る。階調アンプ回路１１０には、階調電圧発生回路１０９が生成した所定の階調数（ここでは６４階調）と同数のアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを階調電圧選択回路１０５に出力する。
【００１０】
階調アンプ回路１１０は、階調数と同数の６４個の階調アンプを有しており、階調電圧発生回路１０９から送られる６４個の階調電圧（Ｖ１〜Ｖ６４）をそれぞれ増幅（あるいはバッファリング）する。階調アンプ回路１１０内の６４個の階調アンプのそれぞれの動作は、イネーブル・ディセーブル回路１０８から送られる６４ビット制御信号に基づいて制御され、「使用」と決定された階調に対応する階調アンプは動作するが、「不使用」と決定された階調に対応する階調アンプの動作は停止する。このように使用しない階調アンプの動作を停止することで消費電力は削減される。階調アンプ回路１１０は、こうして使用／不使用が制御され且つ増幅（あるいはバッファリング）された階調電圧を階調電圧選択回路１０５に出力する。
【００１１】
フレームメモリとして動作するＲＡＭ１０１は、第１データラッチ回路１０２の前段に配置されており、外部から入力される６ビット階調データを１フレーム分記憶する。詳細には、ＲＡＭ１０１は、図示しないＣＰＵより送られる６ビット階調データを順次受け取り、１フレーム分の階調データを蓄積する。この階調データの蓄積は、ＣＰＵから送られる階調データ書込信号に従って行われるが、この階調データ書込信号はラッチ信号ＬＡＴや水平信号ＳＴＢとは非同期である。
【００１２】
第１データラッチ回路１０２と第２データラッチ回路１０３は、いずれもラインメモリとして機能する。ＲＡＭ１０１中に記憶された１フレーム分の階調データのうちの１ライン分（ｎ本の出力線分）は、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路１０２に転送され、第１データラッチ回路１０２中に保持される。又、第１データラッチ回路１０２中に保持された１ライン分の階調データ（ｎ本の出力線分）は、水平信号ＳＴＢに同期して一斉に第２データラッチ回路１０３に転送され、第２データラッチ回路１０３中に保持される。第２データラッチ回路１０３によるその階調データの保持は、１水平期間（１Ｈ）継続される。
【００１３】
尚、第１データラッチ回路１０２は、図示しないＣＰＵから送られるＲＡＭ１０１への階調データ書込み信号と、ラッチ信号ＬＡＴとが時間的に重なって送られた場合に、ＲＡＭ１０１への書込みが優先して実行されるようにするために設けられたものである。
【００１４】
レベルシフト＋デコード回路１０４は、ｎ本の出力線毎に、第２データラッチ回路１０３から出力される６ビット階調データ（１ライン分）のレベル変換を行うとともに、それらを６４ビットの階調データにデコードして選択すべき階調を認識する。階調電圧選択回路１０５は、レベルシフト＋デコード回路１０４での認識結果に応じて、ｎ本の出力ライン毎にアナログ階調電圧（Ｖ１〜Ｖ６４）を選択する。出力回路１０６は、こうして選択された階調電圧をｎ個の出力端子Ｓ１〜Ｓｎに向けてそれぞれ出力する。
【００１５】
図２は、従来技術における表示パネル駆動回路の基本的な動作を示すフローチャートである。
【００１６】
図示しないＣＰＵからの表示命令により表示処理が開始され、ステップＳ１において書込み命令が「有り」の場合はステップＳ２へ移行し、書込み命令が「無し」の場合はステップＳ３へ移行する。
【００１７】
書き込み命令がある場合、ＲＡＭ１０１は、図示しないＣＰＵより送られる６ビット階調データと、図示しないＲＡＭ制御回路より送られるライト信号ＷＲＩＴＥにより階調データを蓄え、ＣＰＵからの書込み命令が終了すると、ステップＳ３へ移行する（ステップＳ２）。
【００１８】
ステップＳ３では、１フレーム分の表示処理が行われる。詳細には、ＲＡＭ１０１に記録された１フレーム分の階調データは、１ライン毎に第１データラッチ回路１０２、第２データラッチ回路１０３に順にラッチされ、レベルシフト＋デコード回路１０４におけるデコード処理及びレベルシフトを経て階調電圧選択回路１０５に入力される。階調電圧選択回路１０５は、レベルシフト＋デコード回路１０４から出力されたデコード信号に応じて、階調アンプ回路１１０から出力された階調電圧を選択し、出力回路１０６を介して出力端子Ｓ１〜Ｓｎに出力する。以上の動作をＲＡＭ１０１に記録された１フレーム分（表示ライン数分）繰り返し、終了するとステップＳ４に移行する。
【００１９】
図示しないＣＰＵより表示終了命令が発行されない場合、表示を継続のためステップＳ１へ戻り、表示終了命令が発行されると、表示終了へ移行する。
【００２０】
以上のように、従来技術では、フレームメモリを備えるデータ線駆動回路において、階調データに応じて階調アンプを活性または非活性にするため消費電力を低減することができる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００５−１８９４４７
【特許文献２】特開２００３−０４４０１７
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、ＲＡＭ１０１から読み出した１ライン分の階調データを、判定回路１０７にて演算した結果（以降、演算データと称す）に基づいて、階調アンプ回路１１０における６４台の階調アンプを個別に駆動／停止制御するためには、常時、判定回路１０７が動作する必要がある。このため、上述した従来技術では、ＲＡＭ１０１への階調データ書込みが無いときでも、判定回路１０７は常に判定動作し、消費電力の増大を招いている。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２４】
本発明によるデータ線駆動回路（３）は、フレームメモリ（１０）に書き込まれた階調データに応じた階調電圧によって表示パネル（２）上のデータ線（６）を駆動する。データ線駆動回路（３）は、書込み検出回路（１２）、複数の階調アンプ（１７ａ）、判定回路（１１）を具備する。書込み検出回路（１２）は、フレームメモリ（１０）への階調データの書込み要求信号（ＷＲＩＴＥ）を監視し、フレームメモリ（１０）への書込み要求の有無を検出する。複数の階調アンプ（１７ａ）は、データ線（６）を駆動するための階調電圧を出力する。判定回路（１１）は、複数の階調アンプ（１７ａ）において非活性化する階調アンプ（１７ａ）を設定するための演算データを、フレームメモリ（１０）からラッチされた階調データを用いて算出する。ここで、判定回路（１１）は、書き込み要求の検出の結果に基づいて、フレームメモリ（１０）への階調データの書込みがない所定の期間、フレームメモリ（１０）からラッチされた階調データの自身への入力を禁止する。
【００２５】
本発明によるデータ線駆動方法は、フレームメモリ（１０）に書き込まれた階調データに応じた階調電圧によって表示パネル（２）上のデータ線（６）を駆動するデータ線駆動方法で実行されるデータ線駆動方法である。本発明によるデータ線駆動方法は、フレームメモリ（１０）への階調データの書込み要求信号（ＷＲＩＴＥ）を監視し、フレームメモリ（１０）への書込み要求の有無を検出するステップと、複数の階調アンプ（１７ａ）が、データ線（６）を駆動するための階調電圧を出力するステップと、判定回路（１１）が、複数の階調アンプ（１７ａ）において非活性化する階調アンプ（１７ａ）を設定するための演算データを、フレームメモリ（１０）からラッチされた階調データを用いて算出するステップと、判定回路（１１）が、書き込み要求の検出の結果に基づいて、フレームメモリ（１０）への階調データの書込みがない所定の期間、フレームメモリ（１０）からラッチされた階調データの自身への入力を禁止するステップとを具備する。
【００２６】
本発明では、判定回路（１１）によって階調アンプ回路（１７）の動作を制限できるとともに、フレームメモリ（１０）への書込み要求がない所定の期間、判定回路（１１）への階調データの入力を禁止することで、この期間中の判定回路（１１）における演算データの算出動作を停止することができる。
【発明の効果】
【００２７】
従って、本発明によれば、フレームメモリを備えるデータ線駆動回路の消費電力を低減することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来技術によるデータ線駆動回路の構成の一例を示すブロック図である。
【図２】図２は、従来技術によるデータ線駆動回路の動作の一例を示すフロー図である。
【図３】図３は、本発明による表示装置の実施の形態における構成を示すブロック図である。
【図４】図４は、本発明によるＬＣＤコントローラの実施の形態における構成を示すブロック図である。
【図５】図５は、本発明によるデータ線駆動回路の第１の実施の形態における構成を示すブロック図である。
【図６】図６は、本発明による階調アンプ回路の構成の一例を示す回路図である。
【図７Ａ】図７Ａは、本発明によるデータ線駆動回路の第１の実施の形態における動作を示すフロー図である。
【図７Ｂ】図７Ｂは、本発明によるデータ線駆動回路の第１の実施の形態における動作を示すフロー図である。
【図８】図８は、本発明によるデータ線駆動回路の第２の実施の形態における構成を示すブロック図である。
【図９Ａ】図９Ａは、本発明によるデータ線駆動回路の第２の実施の形態における動作を示すフロー図である。
【図９Ｂ】図９Ｂは、本発明によるデータ線駆動回路の第２の実施の形態における動作を示すフロー図である。
【発明を実施するための形態】
【００２９】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。本実施の形態では、表示装置として液晶表示装置を一例に説明する。
【００３０】
（全体構成）
図３及び図４を参照して、本発明による液晶表示装置の構成を説明する。図３は、本発明による表示装置（液晶表示装置）の実施の形態における構成を示すブロック図である。
【００３１】
本発明による液晶表示装置１は、表示パネル２、データ線駆動回路３、走査線駆動回路４、ＬＣＤコントローラ５を具備する。表示パネル２は、液晶層（図示なし）と、その液晶層に沿ってマトリクス状に配置された複数のデータ線６と複数の走査線７とが設けられており、更に、データ線６と走査線７とが交差する位置に画素８が配置されている。データ線６は、データ線駆動回路３の出力端子Ｓ１〜Ｓｎのそれぞれに接続される。なお、図３には、３本のデータ線６と、２本の走査線７と、６つの画素８しか図示されていないが、実際には更に多くのデータ線６、走査線７、画素８が表示パネル２に配置されることは、当業者には容易に理解されよう。複数の画素８（ピクセル）のそれぞれは、データ線６及び走査線７に印加される電圧に応じて光の透過／遮断を制御する複数のスイッチング素子（図示なし）が設けられる。データ線駆動回路３は、出力端子Ｓ１〜Ｓｎを介して表示パネル２のデータ線６を駆動し、走査線駆動回路４は、走査線７を駆動する。ＬＣＤコントローラ５は、データ線駆動回路３と走査線駆動回路４とを制御する。
【００３２】
図３の液晶表示装置１は、例えば、携帯電話機等に好適に設けられる。表示パネル２は、外部に設けられたＣＰＵ１００に接続されており、ＣＰＵ１００から送られる各種信号２００によって所望の画像を表示パネル２に表示する。
【００３３】
図４は、本発明によるＬＣＤコントローラ５の実施の形態における構成を示すブロック図である。図４を参照して、ＬＣＤコントローラ５は、インタフェース回路５１、ＲＡＭ制御回路５２、コマンド制御回路５３、タイミング制御回路５４、発振回路５５、タイミング発生回路５６、電源回路５７、Ｖｃｏｍ回路５８を供える。
【００３４】
又、データ線駆動回路３は、表示パネル２における複数のデータ線６を駆動するための回路で、フレームメモリ（ＲＡＭ）１０と判定回路１１とを備えている。
【００３５】
液晶表示装置１とＣＰＵ１００はインタフェース回路５１を介して接続される。ＲＡＭ制御回路５２は、データ線駆動回路３内のフレームメモリ１０（ＲＡＭ１０）に対する書込みアドレスなどを制御する。コマンド制御回路５３は、表示パネル２を駆動するのに必要なガンマ回路（図示なし）に対する設定情報、フレーム周波数などの駆動周波数、駆動電圧や画素数などの情報をＣＰＵ１００から受け取り、これらの情報に基づいたコマンドによりデータ線駆動回路３とタイミング制御回路５４を制御する。あるいは、コマンド制御回路５３は、図示しないＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）などに書込まれた情報に基づいて、データ線駆動回路３とタイミング制御回路５４を制御してもよい。
【００３６】
発振回路５５は、ＣＰＵ１００から入力される各種信号２００とは非同期のクロック信号ＲＣＬＫを発生する。タイミング発生回路５６は、発振回路５５が発生するクロック信号ＲＣＬＫに基づいて、液晶表示装置１を駆動するのに必要な垂直信号ＶＳや水平信号ＳＴＢや極性信号ＰＯＬなどの各種信号を発生する。電源回路５７は、液晶表示装置１の駆動電圧を発生する。詳細には、表示パネル２におけるデータ線６、走査線７及び共通電極を駆動する電圧は電源回路５７で発生する。Ｖｃｏｍ回路５８は、表示パネル２上に設けられた共通電極（図示せず）を駆動するための回路である。タイミング制御回路５４は、タイミング発生回路５６によって生成された信号（ラッチ信号ＬＡＴ、垂直信号ＶＳ、水平信号ＳＴＢ、極性信号ＰＯＬ）に応じて、液晶表示装置１内のデータ線駆動回路３、走査線駆動回路４、電源回路５７、Ｖｃｏｍ回路５８の駆動タイミングを制御する。
【００３７】
これらの回路は、必ずしも同一基板上にある必要はなく、電源回路５７、走査線駆動回路４、Ｖｃｏｍ回路５８はそれぞれ別の基板上に形成してもよい。また、図４に示す構成のうち、一部またはすべての回路をガラス基板などに製造してもよい。
【００３８】
なお、図４では、発振回路５５やインタフェース回路５３などの論理回路部の電源配線は示していない。又、画像データ（６ビット階調データ信号）とコマンドデータ以外に、ＣＰＵ１００から入力される信号２００には、チップセレクト信号、データ／コマンド選択信号、リセット信号が含まれる。
【００３９】
１．第１の実施の形態
図５から図７Ａ及び図７Ｂを参照して、本発明によるデータ線駆動回路３の第１の実施の形態における構成及び動作を説明する。
【００４０】
（データ線駆動回路の構成）
図５及び図６を参照して、本発明によるデータ線駆動回路３の第１の実施の形態における構成を説明する。図５は、本発明によるデータ線駆動回路３の第１の実施の形態における構成を示すブロック図である。
【００４１】
データ線駆動回路３は、フレームメモリとして機能するＲＡＭ１０、ラインメモリとして機能する第１データラッチ回路２０、ラインメモリとして機能する第２データラッチ回路３０、レベルシフト＋デコード回路４０、階調電圧選択回路５０、出力回路６０、判定回路１１、階調データ書込み検出回路１２、演算結果記憶回路１３、選択回路１４、イネーブル・ディセーブル回路１５、階調電圧発生回路１６、階調アンプ回路１７を具備する。出力回路６０の出力側には、表示パネル２上のｎ本のデータ線６に接続されたｎ個の出力端子Ｓ１〜Ｓｎが設けられている（ｎは２以上の整数）。
【００４２】
ＣＰＵ１００から出力される６ビット階調データ信号、及びタイミング制御回路５４から出力される６ビット階調データ（１ライン分）の読み出し要求信号（以下、リード信号ＲＥＡＤと称す）は、ＲＡＭ１０に接続（入力）される。
【００４３】
ＣＰＵ１００からの要求に応じてＲＡＭ制御回路５２から出力される６ビット階調データ信号の書込み要求信号（以下、ライト信号ＷＲＩＴＥと称す）は、ＲＡＭ１０と階調データ書込み検出回路１２に接続（入力）される。タイミング制御回路５４から出力される表示ライン信号は、ＲＡＭ１０と演算結果記憶回路１３に接続（入力）される。
【００４４】
タイミング制御回路５４から出力されるラッチ信号ＬＡＴは、第１データラッチ回路２０に接続（入力）される。又、タイミング制御回路５４から出力される水平信号ＳＴＢは、第２データラッチ回路３０に接続（入力）される。
【００４５】
フレームメモリとして動作するＲＡＭ１０は、第１データラッチ回路２０の前段に配置されており、ＣＰＵ１００から入力される６ビット階調データを１フレーム分記憶する。詳細には、ＲＡＭ１０は、ＣＰＵ１００より送られる６ビット階調データを順次受け取り、１フレーム分の階調データを蓄積する。この階調データの蓄積は、ＣＰＵ１００から送られるライト信号ＷＲＩＴＥに従って行われる。ライト信号ＷＲＩＴＥはラッチ信号ＬＡＴや水平信号ＳＴＢとは非同期である。
【００４６】
第１データラッチ回路２０と第２データラッチ回路３０は、いずれもラインメモリとして機能する。ＲＡＭ１０中に記憶された１フレーム分の階調データにおける１ライン分（ｎ本の出力線分）は、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０に転送され、第１データラッチ回路２０中に保持される。又、第１データラッチ回路２０中に保持された１ライン分の階調データ（ｎ本の出力線分）は、水平信号ＳＴＢに同期して一斉に第２データラッチ回路３０に転送され、第２データラッチ回路３０中に保持される。第２データラッチ回路３０によるその階調データの保持は、１水平期間（１Ｈ）継続される。
【００４７】
尚、第１データラッチ回路２０に対して、ＣＰＵ１００から送られるライト信号ＷＲＩＴＥと、ラッチ信号ＬＡＴとが時間的に重なって送られた場合、ＲＡＭ１０への階調データの書込みが優先して実行される。
【００４８】
レベルシフト＋デコード回路４０は、ｎ本の出力線毎に、第２データラッチ回路３０から出力される６ビット階調データ（１ライン分）のレベル変換を行うとともに、それらを６４ビットの階調データにデコードして選択すべき階調を認識する。階調電圧選択回路５０は、レベルシフト＋デコード回路４０での認識結果に応じて、階調アンプ回路１７から出力されたアナログ階調電圧（Ｖ１〜Ｖ６４）を選択し、出力回路６０に出力する。出力回路６０は、階調電圧選択回路５０によって選択された階調電圧をｎ個の出力端子Ｓ１〜Ｓｎに向けてそれぞれ出力する。
【００４９】
判定回路１１は、階調データ判定回路１１１、判定結果処理回路１１２を備える。階調データ判定回路１１１は、第１データラッチ回路２０にラッチされた階調データを取り出し、判定結果処理回路１１２から出力される基準信号（６ビット基準信号）と比較し、その結果を、使用階調の判定結果信号（以下、判定データ信号と称す）として判定結果処理回路１１２に出力する。
【００５０】
判定結果処理回路１１２は、第１データラッチ回路２０にラッチされた階調データの階調レベルを判定するための基準信号を階調データ判定回路１１１に出力する。ここでは、６ビットの階調判定用の基準信号（以下、６ビット基準信号と称す）が、階調データ判定回路１１１に出力される。又、判定結果処理回路１１２は、階調データ判定回路１１１から出力される判定結果（１ビットの判定データ信号）に基づいて、６ビット基準信号を補正し、複数の階調アンプ１７ａを個々に活性状態（使用）または非活性状態（不使用）にするための６４ビット演算データを生成する。判定結果処理回路１１２によって生成された６４ビット演算データは、演算結果記憶回路１３に格納されるとともに、選択回路１４に出力される。
【００５１】
演算結果記憶回路１３は、ＲＡＭ１０（フレームメモリ）に記録可能なライン数（例えば１フレーム）の階調データに対応する６４ビット演算データを記録可能な複数の記憶回路を有する。演算結果記憶回路１３は、自身に設けられた全ての記憶回路（例えば１フレーム分の記憶領域）に６４ビット演算データが記憶されたか否かを判定し、その判定結果を示す信号（以下、記憶判定信号と称す）を、判定回路１１及び選択回路１４に出力する。演算結果記憶回路１３は、全ての記憶回路に６４ビット演算データが記録されている場合、「全記憶」を示す記憶判定信号を出力し、その他の場合（一部記憶又は記憶データなし）、「一部記憶」を示す記憶判定信号を出力する。
【００５２】
判定回路１１は、判定回路１１に入力される信号のうち、演算結果記憶回路１３から出力された記憶判定信号を除く全ての信号の入力をマスク（禁止）する機能を備える。記憶判定信号が「一部記憶」を示す場合、判定回路１１は、すべての入力信号に対するマスク（入力禁止）を解除して、入力した６ビット階調データ（１ライン分）で使用されている階調に対する所定の演算結果を使用階調判定結果（６４ビット演算データ）として生成する。一方、記憶判定信号が「全記憶」を示す場合、判定回路１１は、演算結果記憶回路１３からの記憶判定信号を除く、すべての入力信号（階調データ等）をマスクする（入力を禁止する）ことで、判定回路１１の動作を停止する。
【００５３】
階調データ書込み検出回路１２は、ライト信号ＷＲＩＴＥを監視し、ＲＡＭ１０に対して階調データの書込みが要求されているか否かを検出し、検出結果を検出信号として演算結果記憶回路１３に出力する。階調データ書込み検出回路１２は、ＲＡＭ１０に対する階調データ書込み要求状態を検出した場合「検出」を示す検出信号を出力し、ＲＡＭ１０に対する階調データ書込み要求状態でない場合「未検出」を示す検出信号を出力する。
【００５４】
演算結果記憶回路１３は、表示ライン数分の、６４ビット演算データを記憶する記憶回路で構成され、表示ライン数分（例えば１フレーム分）の６４ビット演算データを記録可能な記憶領域を有することが好ましい。演算結果記憶回路１３には、階調データ書込み検出回路１２からの検出信号と表示ライン信号が接続（入力）される。「一部記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（一部記憶と判定した演算結果記憶回路１３）は、検出信号が「未検出」を示す場合、表示ライン信号によって指定されたラインに対応する記憶回路に、判定回路１１からの６４ビット演算データを記録するとともに、当該記録した６４ビット演算データを選択回路１４に出力する。「全記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（全記憶と判定した演算結果記憶回路１３）は、検出信号が「未検出」を示す場合、表示ライン信号によって指定されたラインに対応する記憶回路に記録した６４ビット演算データを選択回路１４に出力する。一方、検出信号が「検出」を示す場合、演算結果記憶回路１３は、自身に設けられた全ての記憶回路に記録された情報をクリアする。
【００５５】
選択回路１４は、演算結果記憶回路１３からの記憶判定信号が「一部記憶」を示す場合、判定回路１１（判定結果処理回路１１２）が出力する６４ビット演算データを選択し、記憶判定信号が「全記憶」を示す場合、演算結果記憶回路１３から出力された６４ビット演算データを選択して、出力する。
【００５６】
イネーブル・ディセーブル回路１５は、選択回路１４によって選択出力された６４ビット演算データに基づいて各階調の使用／不使用を決定し、その結果に応じた６４ビット制御信号を階調アンプ回路１７に出力する。階調アンプ回路１７には、階調電圧発生回路１６が生成した所定の階調数（ここでは６４階調）と同数のアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを階調電圧選択回路５０に出力する。
【００５７】
図６は、本発明による階調アンプ回路１７の構成の一例を示す回路図である。階調アンプ回路１７は、階調数と同数の６４個の階調アンプ１７ａを有しており、階調電圧発生回路１６から出力される６４個の階調電圧（Ｖ１〜Ｖ６４）をそれぞれ増幅（あるいはバッファリング）する。階調アンプ回路１７内の６４個の階調アンプ１７ａのそれぞれの動作は、イネーブル・ディセーブル回路１５から出力される６４ビット制御信号に基づいて制御され、「使用」と決定された階調に対応する階調アンプ１７ａは動作（活性化）するが、「不使用」と決定された階調に対応する階調アンプ１７ａの動作は停止（非活性化）する。このように使用しない階調アンプ１７ａの動作を停止することで消費電力は削減される。階調アンプ回路１７は、使用／不使用（活性化／非活性化）が制御され、且つ増幅（あるいはバッファリング）された階調電圧を階調電圧選択回路５０に出力する。
【００５８】
（データ線駆動回路の動作）
図７Ａ及び図７Ｂを参照して、本発明によるデータ線駆動回路３の第１の実施の形態における動作を説明する。図７Ａ及び図７Ｂは、本発明によるデータ線駆動回路３の第１の実施の形態における動作を示すフロー図である。
【００５９】
ＣＰＵ１００からの表示命令により表示処理が開始されると、階調データ書込み検出回路１２は、ライト信号ＷＲＩＴＥを監視し、ＲＡＭ１０への階調データの書込み要求の有無を判定する（ステップＳ５１）。ここで、ライト信号ＷＲＩＴＥが書き込み要求ありを示す場合、階調データ書込み検出回路１２は、「検出」を示す検出信号を演算結果記憶回路１３に出力してステップＳ５９へ移行する。一方、ライト信号ＷＲＩＴＥが書き込み要求なしの場合、階調データ書込み検出回路１２は、「未検出」を示す検出信号を演算結果記憶回路１３に出力して、ステップＳ５２へ移行する。
【００６０】
「未検出」（書込み要求なし）を示す検出信号が入力された演算結果記憶回路１３は、所定のタイミングで、自身に設けられた表示ライン数分存在する全ての記憶回路（記憶領域）に、６４ビット演算データが記憶されているかを判定する（ステップＳ５２）。演算結果記憶回路１３は、全ての記憶回路に６４ビット演算データが記憶されている場合、「全記憶」を示す記憶判定信号を判定回路１１及び選択回路１４に出力してステップＳ５３へ移行する。一方、一箇所でも６４ビット演算データが記憶されていない場合、演算結果記憶回路１３は、「一部記憶」を示す記憶判定信号を判定回路１１及び選択回路１４に出力してステップＳ６０へ移行する。
【００６１】
先ず、ステップＳ５２において「全記憶」と判定された場合の動作を説明する。
【００６２】
「全記憶」を示す記憶判定信号が入力された判定回路１１は、当該記憶判定信号に応じて記憶判定信号を除くすべての入力信号をマスクして回路動作を停止する（ステップＳ５３）。この時、判定回路１１を構成する階調データ判定回路１１１と判定結果処理回路１１２も、すべての入力信号がマスクされるため、回路動作を停止する。
【００６３】
一方、表示処理が実行されている間、タイミング制御回路５４からは、ＲＡＭ１０に対してリード信号ＲＥＡＤが出力されている。ＲＡＭ１０は、リード信号ＲＥＡＤが示す読み出し要求を受けて、１フレーム分の６ビット階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データを読み出す。第１データラッチ回路２０は、ＲＡＭ１０から読み出された１ライン分（ｎ本の出力線分）の６ビット階調データを、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０中に保持するとともに、判定回路１１に出力する。
【００６４】
ここで、ステップＳ５３の処理により判定回路１１に対する入力信号がマスクされている間に、ＲＡＭ１０に対して読み出し要求を示すリード信号ＲＥＡＤが入力された場合、第１データラッチ回路２０から出力された６ビット階調データは、判定回路１１に入力されない（ステップＳ５４）。すなわち、この間、第１データラッチ回路２０によってラッチされたデータに対する判定処理は行われない。
【００６５】
「全記億」を示す記憶判定信号が入力された選択回路１４は、当該記憶判定信号に応じて、演算結果記憶回路１３から出力された６４ビット演算データを選択してイネーブル・ディセーブル回路１５へ出力する（ステップＳ５５）。この時、演算結果記憶回路１３は、表示ライン信号によって選択された記憶先（記憶回路）に記憶されている６４ビット演算データを選択回路１４出力している。
【００６６】
イネーブル・ディセーブル回路１５は、選択回路１４にて選択された６４ビット演算データに基づいて各階調アンプ１７ａの使用／不使用を決定し、その結果に応じた６４ビットの制御信号を階調アンプ回路１７に出力する。階調アンプ回路１７は、イネーブル・ディセーブル回路１５が出力する６４ビットの制御信号により、６４台ある階調アンプ１７ａを個別に駆動／停止の制御を行う（ステップＳ５６）。ここでは、演算結果記憶回路１３に記録された６４ビット演算データに基づいて階調アンプ回路１７内の６４台の階調アンプ１７ａの使用／不使用が設定される。
【００６７】
６４台の階調アンプ１７ａそれぞれは、階調電圧発生回路１６によって生成された６４階調のアナログ階調電圧を増幅（あるいはバッファリング）してアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを階調電圧選択回路５０に出力する。この際、イネーブル・ディセーブル回路１５によって非活性化された（不使用に設定された）階調アンプ１７ａは動作しない。
【００６８】
階調電圧選択回路５０は、デコードされた６ビット階調データ（１ライン分）に応じた階調電圧を階調アンプ回路１７から出力された階調電圧から選択し、出力回路６０を介してデータ線Ｓ１〜Ｓｎに出力する（ステップＳ５７）。詳細には、第２データラッチ回路３０は、第１データラッチ回路２０から出力された１ライン分（ｎ本の出力線分）の６ビット階調データを、水平信号ＳＴＢに同期して一斉に第２データラッチ回路３０中に保持してレベルシフト＋デコード回路４０へ出力する。レベルシフト＋デコード回路４０は、ｎ本の出力線毎に、第２データラッチ回路３０から出力される６ビット階調データ（１ライン分）に対して、レベル変換及び６４ビットの階調データへのデコードを行い、デコード結果（１ライン分）を出力する。階調電圧選択回路５０は、レベルシフト＋デコード回路４０から出力されるデコード結果に応じて、ｎ本の出力線毎に、階調アンプ回路１７から出力されたアナログ階調電圧（Ｖ１〜Ｖ６４）から、１階調を選択する。出力回路６０は、階調電圧選択回路５０にて、ｎ本の出力線毎に選択された階調電圧を、ｎ個の出力端子Ｓ１〜Ｓｎに向けてそれぞれ出力する。ここでは、駆動制御された階調アンプ回路１７からの階調電圧のいずれかが、デコード結果に応じて選択され、対応する出力端子に出力される。
【００６９】
ステップＳ５７の処理が終了した時点で、１フレームにおける全ラインの表示が未完了である場合、表示ラインを１つ進めてステップＳ５１の処理に移行する（ステップＳ５８Ｎｏ）。ステップＳ５１に移行後は、ＲＡＭ１０に対して新たな書込み要求が出力されるまで、あるいは、１フレームにおける全ラインの表示が完了するまでステップＳ５２〜Ｓ５７の処理が実行される。一方、１フレームの全ラインの表示が完了すると、表示ラインを最初のラインに戻して１フレーム表示処理終了する（ステップＳ５８Ｙｅｓ）。
【００７０】
一方、ステップＳ５１において「検出」（書込み要求あり）を示す検出信号が出力された場合、演算結果記憶回路１３は、当該検出信号に応じて自身に設けられた全表示ライン数分の記憶回路（記憶領域）に記録された情報（全表示ラインの６４ビット演算データ）をクリアして、ステップＳ６０に移行する（ステップＳ５９）。
【００７１】
次に、ステップＳ５２において、「一部記憶」と判定された場合の動作を説明する。
【００７２】
判定回路１１は、演算結果記憶回路１３から出力された「一部記憶」を示す記憶判定信号に応じて、全ての入力信号のマスクを解除して駆動可能となる（ステップＳ６０）。
【００７３】
ステップＳ６０の処理により判定回路１１が駆動可能な状態となっている間に、ＲＡＭ１０に対して読み出し要求を示すリード信号ＲＥＡＤが入力されると、第１データラッチ回路２０から出力された６ビット階調データは、判定回路１１に入力される（ステップＳ６１）。又、ＲＡＭ１０は、リード信号ＲＥＡＤの読み出し要求を受けて、１フレーム分の６ビット階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データを読み出す。第１データラッチ回路２０は、ＲＡＭ１０から読み出された１ライン分（ｎ本の出力線分）の６ビット階調データを、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０中に保持するとともに判定回路１１に出力する。
【００７４】
ステップＳ６１において判定回路１１に６ビット階調データが入力されると、当該データ（第１データラッチ回路２０によってラッチされた６ビット階調データ）に対する判定処理が行われる（ステップＳ６２）。詳細には、ステップＳ６１において、階調データ判定回路１１１には、第１データラッチ回路２０が出力する１ライン分（ｎ本の出力線分）の６ビット階調データと、判定結果処理回路１１２から出力される６ビット基準信号が入力される。階調データ判定回路１１１は、１ライン分（ｎ本の出力線分）の６ビット階調データを、ｎ本の出力線（６ビット階調データ）毎に、６ビット基準信号と比較し、ｎ本の出力線の比較結果すべての論理和を、判定結果として出力する。判定結果処理回路１１２は、６ビット基準信号を任意の順序で０階調レベル〜６３階調レベルの６４種類の電圧値に変更し、階調データ判定回路１１１から出力される判定結果に応じて当該電圧値を変動させて６４ビット演算データを生成する。生成された６４ビット演算データは、演算結果記憶回路１３及び選択回路１４に出力される。
【００７５】
「一部記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（一部記憶と判定した演算結果記憶回路１３）は、表示ライン信号によって選択された記憶先（記憶回路）に、判定回路１１が出力する６４ビット演算データを記憶する（ステップＳ６３）。この時、表示ライン信号によって選択された記憶先のデータは、ステップＳ５９で処理されたクリアされた状態から、判定回路１１が出力する６４ビット演算データが格納された状態となる。
【００７６】
「一部記億」を示す記憶判定信号が入力された選択回路１４は、当該記憶判定信号に応じて、判定回路１１から出力された６４ビット演算データを選択してイネーブル・ディセーブル回路１５へ出力する（ステップＳ６４）。この時、第１データラッチ回路２０でラッチされた階調データに基づいて演算された６４ビット演算データがイネーブル・ディセーブル回路１５へ出力される。
【００７７】
イネーブル・ディセーブル回路１５は、選択回路１４にて選択された６４ビット演算データに基づいて各階調アンプ１７ａの使用／不使用を決定し、その結果に応じた６４ビットの制御信号を階調アンプ回路１７に出力する。階調アンプ回路１７は、イネーブル・ディセーブル回路１５が出力する６４ビットの制御信号により、６４台ある階調アンプ１７ａを個別に駆動／停止の制御を行う（ステップＳ５６）。ここでは、判定回路１１から出力された６４ビット演算データに基づいて階調アンプ回路１７内の６４台の階調アンプ１７ａの使用／不使用が設定される。
【００７８】
６４台の階調アンプ１７ａそれぞれは、階調電圧発生回路１６によって生成された６４階調のアナログ階調電圧を増幅（あるいはバッファリング）してアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを階調電圧選択回路５０に出力する。この際、イネーブル・ディセーブル回路１５によって非活性化された（不使用に設定された）階調アンプ１７ａは動作しない。
【００７９】
階調電圧選択回路５０は、デコードされた６ビット階調データ（１ライン分）に応じた階調電圧を階調アンプ回路１７から出力された階調電圧から選択し、出力回路６０を介してデータ線Ｓ１〜Ｓｎに出力する（ステップＳ５７）。ここでは、駆動制御された階調アンプ回路１７から出力された階調電圧のいずれかがデコード結果に応じて選択され、対応する出力端子に出力される。
【００８０】
ステップＳ５７の処理が終了した時点で、１フレームにおける全ラインの表示が未完了である場合、表示ラインを１つ進めてステップＳ５１の処理に移行する（ステップＳ５８Ｎｏ）。ステップＳ５１に移行後は、ＲＡＭ１０に記憶された全表示ラインの６ビット演算データに対して、演算結果記憶回路１３の全記憶装置に６４ビット演算データが記録されるまで（１フレーム分の階調データに対する演算が終了するまで）、ステップＳ６０からＳ６４を介した処理が実行される。又、１フレームの全ラインの表示が完了すると、表示ラインを最初のラインに戻して１フレーム表示処理終了する（ステップＳ５８Ｙｅｓ）。
【００８１】
以上のように、本発明によるデータ線駆動回路３では、ＲＡＭ１０（フレームメモリ）への階調データの書込み要求の有無に応じて、データ線６を駆動するための階調アンプ１７ａの使用／不使用（活性化／非活性化）を設定する判定回路１１の動作を制御している。又、データ線駆動回路３は、判定回路１１から出力された演算データを記録する演算結果記憶回路１３を備えているため、判定回路１１の停止間は、演算結果記憶回路１３に記録された演算データを利用して階調アンプ１７ａの使用／不使用（活性化／非活性化）を設定することができる。
【００８２】
階調データ書込み検出回路１２がＲＡＭ１０への階調データ書込みを検出している時、ＲＡＭ１０から読み出される階調データ（１ライン分）は、１フレーム前に読み出された同じ表示ラインの階調データ（１ライン分）と異なる値である。この場合、判定回路１１にて演算された演算データに基づいて、各階調アンプ１７ａの使用／不使用制御が行われるとともに、当該演算データは演算結果記憶回路１３に記録される。一方、階調データ書込み検出回路１２がＲＡＭ１０への階調データ書込みを検出していない時、ＲＡＭ１０から読み出される階調データ（１ライン分）は、１フレーム前に読み出された同じ表示ラインの階調データ（１ライン分）と同じ値である。本発明では、演算結果記憶回路１３から「全記憶」を示す記憶判定信号出力され、かつ、階調データ書込み検出回路１２から「未検出」を示す検出信号が出力されている期間は、ＲＡＭ１０に蓄積された１ライン分の階調データは変化していない。この場合、演算結果記憶回路１３に記憶された演算データ（１フレーム前に読み出され、判定回路１１において演算された演算データ）に基づいて、各階調アンプ１７ａの使用／不使用制御を行うことができる。本発明では、この期間中、判定回路１１への階調データの入力をマスク（禁止）することで判定回路１１の動作を停止状態とし、消費電力を従来よりも更に削減している。
【００８３】
以上のように、本発明によるデータ線駆動回路３は、階調アンプ１７ａの動作を制限できるとともに、ＲＡＭ１０への階調データの書込みがない期間中の判定回路１１の動作を停止しながら、データ線６の駆動を継続することができる。本発明では、演算結果記憶回路１３が１フレームを全て記録すると、記録回路内の演算データを利用したデータ線駆動が行われる。これにより、１フレーム期間以上ＲＡＭ１０への書込みがない場合、判定回路１１を停止し、演算結果記憶回路１３内の６４ビット演算データを利用してデータ線駆動を行うことができるため、表示動作を継続しつつ消費電力を従来よりも削減することが可能となる。
【００８４】
２．第２の実施の形態
図８、図９Ａ及び図９Ｂを参照して、本発明によるデータ線駆動回路３の第２の実施の形態における構成及び動作を説明する。第２の実施の形態におけるデータ線駆動回路３は、第１の実施の形態におけるデータ線駆動回路３に対して、ＲＡＭ１０に対する読み出し制御機能、第１データラッチ回路２０に対するラッチ制御機能、第２データラッチ回路３０に対するラッチ制御機能、６４台ある階調アンプ１７ａの出力ショート制御機能を加えた構成である。以下、詳細を説明する。以下では、第１の実施の形態と異なる構成及び動作について説明し、同様な構成及び動作についての説明は省略する。尚、第２の実施の形態におけるデータ線駆動回路３が設けられる液晶表示装置１の全体構成は、第１の実施の形態と同様に、図３及び図４で示された構成を示す。
【００８５】
（データ線駆動回路の構成）
図８は、本発明によるデータ線駆動回路３の第２の実施の形態における構成を示すブロック図である。第２の実施の形態におけるデータ線駆動回路３は、第１の実施の形態におけるデータ線駆動回路３に対して、リード制御回路２１、第１データラッチ制御回路２２、第２データラッチ制御回路２３と全階調ショート回路２４を追加された構成となっている。又、第２の実施の形態における判定回路１１、階調データ判定回路１１１、判定結果処理回路１１２、演算結果記憶回路１３、選択回路１４は、第１の実施の形態と異なる動作を示す。
【００８６】
判定回路１１は、判定回路１１に入力される信号のうち、演算結果記憶回路１３から出力された記憶判定信号を除く全ての入力信号をマスク制御する機能を備える。記憶判定信号が「一部記憶」を示す場合、判定回路１１は、すべての入力信号に対するマスクを解除して、入力した６ビット階調データ（１ライン分）で使用されている階調が１階調か複数階調かを判定し、その判定結果を示す１階調使用判定結果（１ビット）を生成するとともに、使用されている階調に対する所定の演算結果を使用階調判定結果（６４ビット演算データ）として生成する。一方、記憶判定信号が「全記憶」を示す場合、判定回路１１は、演算結果記憶回路１３からの記憶判定信号を除く、すべての入力信号（階調データ等）をマスクすることで、判定回路１１の動作を停止する。
【００８７】
判定回路１１は、階調データ判定回路１１１、判定結果処理回路１１２を備える。階調データ判定回路１１１は、第１データラッチ回路２０にラッチされた階調データを取り出し、判定結果処理回路１１２から出力される基準信号（６ビット基準信号）と比較し、その結果を、使用階調の判定結果信号（以下、判定データ信号と称す）として判定結果処理回路１１２に出力する。
【００８８】
判定結果処理回路１１２は、第１データラッチ回路２０にラッチされた階調データの階調レベルを判定するための基準信号を階調データ判定回路１１１に出力する。ここでは、任意の順序で０階調レベル〜６３階調レベルの６４種類の電圧値に変化する６ビット基準信号が、階調データ判定回路１１１に出力される。又、判定結果処理回路１１２は、階調データ判定回路１１１から出力される判定結果（判定データ信号）に基づいて、複数の階調アンプ１７ａを個々に活性状態（使用）または非活性状態（不使用）にするための６４ビット演算データ（使用階調判定結果）を生成する。更に、判定結果処理回路１１２は、判定結果（判定データ信号）に基づいて階調データで使用されている階調が「１階調」であるか否か（「複数階調」）を示す１階調使用判定結果（１ビット）を生成する。判定結果処理回路１１２は、生成した６４ビット演算データと１階調使用判定結果（１ビット）とを６５ビット演算データとして演算結果記憶回路１３に格納するとともに、選択回路１４に出力する。
【００８９】
第２の実施の形態における演算結果記憶回路１３は、表示ライン数分の、６５ビット演算データを記憶する記憶回路で構成され、表示ライン数分（例えば１フレーム分）の６５ビット演算データを記録可能な記憶領域を有することが好ましい。演算結果記憶回路１３には、階調データ書込み検出回路１２からの検出信号と表示ライン信号が接続（入力）される。「一部記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（一部記憶と判定した演算結果記憶回路１３）は、検出信号が「未検出」を示す場合、表示ライン信号によって指定されたラインに対応する記憶回路に、判定回路１１からの６５ビット演算データを記録するとともに、当該記録した６５ビット演算データを選択回路１４に出力する。「全記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（全記憶と判定した演算結果記憶回路１３）は、検出信号が「未検出」を示す場合、表示ライン信号によって指定されたラインに対応する記憶回路に記録した６５ビット演算データを選択回路１４に出力する。一方、検出信号が「検出」を示す場合、演算結果記憶回路１３は、自身に設けられた全ての記憶回路に記録された情報をクリアする。
【００９０】
又、演算結果記憶回路１３は、自身に設けられた全ての記憶回路（例えば１フレーム分の記憶領域）に６５ビット演算データが記憶されたか否かを判定し、その判定結果を示す記憶判定信号を、判定回路１１、選択回路１４、リード制御回路２１、及び第１データラッチ制御回路２２に出力する。又、演算結果記憶回路１３は、記録した６５ビット演算データのうち、表示ライン信号で指定された記憶回路内の１階調使用判定結果（１ビット）を、リード制御回路２１、第１データラッチ制御回路２２に出力する。
【００９１】
第２の実施の形態における選択回路１４は、演算結果記憶回路１３からの記憶判定信号が「一部記憶」を示す場合、判定回路１１（判定結果処理回路１１２）が出力する６５ビット演算データを選択し、記憶判定信号が「全記憶」を示す場合、演算結果記憶回路１３から出力された６５ビット演算データを選択して、出力する。この際、選択回路１４が出力する選択された６５ビット演算データのうち、使用階調判定結果（６４ビット）は、イネーブル・ディセーブル回路１５に接続（入力）され、選択された６５ビット演算データのうち１階調使用判定結果（１ビット）は、第２データラッチ制御回路２３と全階調ショート回路２４に接続（入力）される。
【００９２】
タイミング制御回路５４から出力されるリード信号ＲＥＡＤは、リード制御回路２１を介してＲＡＭ１０に接続（入力）される。リード制御回路２１は、演算結果記憶回路１３から出力される記憶判定信号と１階調使用判定結果（１ビット）とに応じて、ＲＡＭ１０に入力されるリード信号ＲＥＡＤに対するマスク制御を行う。
【００９３】
タイミング制御回路５４から出力されるラッチ信号ＬＡＴは、第１データラッチ制御回路２２を介して第１データラッチ回路２０に接続（入力）される。第１データラッチ制御回路２２は、演算結果記憶回路１３から出力される記憶判定信号と１階調使用判定結果（１ビット）に応じて、第１データラッチ回路２０に入力されるラッチ信号ＬＡＴに対するマスク制御を行う。
【００９４】
タイミング制御回路５４から出力される水平信号ＳＴＢは、第２データラッチ制御回路２３を介して第２データラッチ回路３０に接続（入力）される。第２データラッチ制御回路２３は、選択回路１４によって選択出力される１階調使用判定結果（１ビット）に応じて、第２データラッチ回路３０に入力される水平信号ＳＴＢに対するマスク制御を行う。
【００９５】
階調アンプ回路１７から出力されるアナログ階調電圧（Ｖ１〜Ｖ６４）は、全階調ショート回路２４を介して階調電圧選択回路５０に接続（入力）される。全階調ショート回路２４は、選択回路１４によって選択出力される１階調使用判定結果（１ビット）に応じて、６４台ある階調アンプ１７ａの出力に対してショート制御（短絡制御）を行う。全ての階調アンプ１７ａの出力が短絡されると、階調電圧選択回路５０へ入力されるアナログ階調電圧（Ｖ１〜Ｖ６４）は、同一階調電圧となる。一方、ショート制御が解除されると、各階調アンプ１７ａから出力されるアナログ階調電圧（Ｖ１〜Ｖ６４）がそのまま階調電圧選択回路５０に入力される。
【００９６】
（データ線駆動回路の動作）
図９Ａ及び図９Ｂを参照して、本発明によるデータ線駆動回路３の第２の実施の形態における動作を説明する。図９Ａ及び図９Ｂは、本発明によるデータ線駆動回路３の第２の実施の形態における動作を示すフロー図である。第１の実施の形態では、判定回路１１における演算結果として、使用階調判定結果（６４ビット）の６４ビット演算データが出力されるのに対し、第２の実施の形態では使用階調判定結果（６４ビット）と１階調使用判定結果（１ビット）の６５ビット演算データが出力される。
【００９７】
ＣＰＵ１００からの表示命令により表示処理が開始されると、階調データ書込み検出回路１２は、ライト信号ＷＲＩＴＥを監視し、ＲＡＭ１０への階調データの書込み要求の有無を判定する（ステップＳ１５１）。ここで、ライト信号ＷＲＩＴＥが書き込み要求ありを示す場合、階調データ書込み検出回路１２は、「検出」を示す検出信号を演算結果記憶回路１３に出力してステップＳ１５９へ移行する。一方、ライト信号ＷＲＩＴＥが書き込み要求なしの場合、階調データ書込み検出回路１２は、「未検出」を示す検出信号を演算結果記憶回路１３に出力して、ステップＳ１５２へ移行する。
【００９８】
「未検出」（書込み要求なし）を示す検出信号が入力された演算結果記憶回路１３は、所定のタイミングで、自身に設けられた表示ライン数分存在する全ての記憶回路（記憶領域）に、６５ビット演算データが記憶されているかを判定する（ステップＳ１５２）。演算結果記憶回路１３は、全ての記憶回路に６５ビット演算データが記憶されている場合、「全記憶」を示す記憶判定信号を判定回路１１、選択回路１４、リード制御回路２１、及び第１データラッチ制御回路２２に出力してステップＳ１５３へ移行する。一方、一箇所でも６５ビット演算データが記憶されていない場合、演算結果記憶回路１３は、「一部記憶」を示す記憶判定信号を判定回路１１、選択回路１４、リード制御回路２１、及び第１データラッチ制御回路２２に出力してステップＳ１６０へ移行する。
【００９９】
先ず、ステップＳ１５２において「全記憶」と判定された場合の動作を説明する。
【０１００】
「全記憶」を示す記憶判定信号が入力された判定回路１１は、当該記憶判定信号に応じて記憶判定信号を除くすべての入力信号をマスクして回路動作を停止する（ステップＳ１５３）。この時、判定回路１１を構成する階調データ判定回路１１１と判定結果処理回路１１２も、すべての入力信号がマスクされるため、回路動作を停止する。
【０１０１】
一方、「未検出」（書込み要求なし）を示す検出信号が入力された演算結果記憶回路１３は、所定のタイミングで、表示ライン信号によって選択された記憶回路内の６５ビット演算データのうち、１階調使用判定結果（１ビット）を参照して複数階調か否かの判定を行う（ステップＳ１６５）。この判定により「１階調」と判定された場合ステップＳ１６６へ移行し、「複数階調」と判定された場合ステップＳ１５４へ移行する。ステップＳ１６５の判定処理とステップＳ１５２及びＳ１５３の処理の実行順は、本一例に限らず逆順で行われても良いし、同時的に行われても良い。
【０１０２】
ステップＳ１６５において、「１階調」と判定されると、リード制御回路２１は、リード信号ＲＥＡＤをマスクして、ＲＡＭ１０の読み出し停止を行う（ステップＳ１６６）。詳細には、演算結果記憶回路１３から出力された記憶判定信号が「全記憶」を示し、１階調使用判定結果（１ビット）が「１階調」を示す場合、リード制御回路２１は、当該１階調使用判定結果に応じてＲＡＭ１０に対して入力されるリード信号ＲＥＡＤをマスクする。
【０１０３】
又、ステップＳ１６５において、「１階調」と判定されると、第１データラッチ制御回路２２は、ラッチ信号ＬＡＴをマスクして、第１データラッチ回路２０のラッチ動作を停止する（ステップＳ１６６）。詳細には、演算結果記憶回路１３から出力された記憶判定信号が「全記憶」を示し、１階調使用判定結果（１ビット）が「１階調」を示す場合、第１データラッチ制御回路２２は、当該１階調使用判定結果に応じて、第１データラッチ回路２０に対して入力されるラッチ信号ＬＡＴをマスクする。ステップＳ１６５、Ｓ１６６の実行順は、本一例に限らず、逆順で行われても良いし、同時的に行われても良い。
【０１０４】
更に、ステップＳ１６５、Ｓ１６６の処理に並行して、演算結果記憶回路１３は、表示ライン信号によって選択された記憶先（記憶回路）に記憶されている６５ビット演算データを選択回路１４に出力する。
【０１０５】
「全記億」を示す記憶判定信号が入力された選択回路１４は、当該記憶判定信号に応じて、演算結果記憶回路１３から出力された６５ビット演算データを選択してイネーブル・ディセーブル回路１５へ出力し、ステップＳ１６８に移行する（ステップＳ１６７）。この時、演算結果記憶回路１３は、表示ライン信号によって選択された記憶先（記憶回路）に記憶されている６５ビット演算データを選択回路１４出力している。
【０１０６】
「１階調」を示す１階調使用判定結果（１ビット）が選択回路１４から出力されると、第２データラッチ制御回路２３は、当該１階調使用判定結果（１ビット）に応じて、水平信号ＳＴＢをマスクして、第２データラッチ回路３０におけるラッチ処理を停止する（ステップＳ１６８）。この時、第２データラッチ回路３０は１ライン前の１ライン分（ｎ本の出力線分）の６ビット階調データを保持し続けるため、レベルシフト＋デコード回路４０においても、１ライン前のデコード結果が出力される。
【０１０７】
一方、イネーブル・ディセーブル回路１５は、選択回路１４にて選択された６５ビット演算データのうち、使用階調判定結果（６４ビット演算データ）に基づいて各階調アンプ１７ａの使用／不使用を決定し、その結果に応じた６４ビットの制御信号を階調アンプ回路１７に出力する。階調アンプ回路１７は、イネーブル・ディセーブル回路１５が出力する６４ビットの制御信号により、６４台ある階調アンプ１７ａを個別に駆動／停止の制御を行う（ステップＳ１６９）。ここでは、演算結果記憶回路１３に記録された６４ビット演算データに基づいて階調アンプ回路１７内の６４台の階調アンプ１７ａの使用／不使用が設定される。
【０１０８】
６４台の階調アンプ１７ａそれぞれは、階調電圧発生回路１６によって生成された６４階調のアナログ階調電圧を増幅（あるいはバッファリング）してアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを全階調ショート回路２４に出力する。この際、イネーブル・ディセーブル回路１５によって非活性化された（不使用に設定された）階調アンプ１７ａは動作しない。
【０１０９】
「１階調」を示す１階調使用判定結果（１ビット）が選択回路１４から出力されると、全階調ショート回路２４は、当該１階調使用判定結果（１ビット）に応じて、階調アンプ回路１７から送られる６４台ある階調アンプ１７ａの全出力を短絡する（全出力のショートを行う）（ステップＳ１６９）。この時、選択回路１４にて選択された６５ビット演算データのうち、１階調使用判定結果（１ビット）が「１階調」を示すため、使用階調判定結果（６４ビット演算データ）も任意の１階調を使用するデータとなっている。又、上述のように、イネーブル・ディセーブル回路１５によって階調アンプ１７ａは任意の１台のみが動作している。このため、全階調ショート回路２４によって６４台の階調アンプ１７ａの全出力ショートが行われると、階調電圧選択回路５０に出力される全てのアナログ階調電圧（Ｖ１〜Ｖ６４）は、動作している任意の１台の階調アンプ１７ａから出力された階調電圧となる。
【０１１０】
階調電圧選択回路５０は、デコードされた６ビット階調データ（１ライン分）に応じた階調電圧を階調アンプ回路１７から出力された階調電圧から選択し、出力回路６０を介してデータ線Ｓ１〜Ｓｎに出力する（ステップＳ１５７）。ここでは、駆動制御された階調アンプ回路１７から出力された１つの階調電圧が選択され、全ての出力端子Ｓ１〜Ｓｎに出力される。
【０１１１】
ステップＳ１５７の処理が終了した時点で、１フレームにおける全ラインの表示が未完了である場合、表示ラインを１つ進めてステップＳ１５１の処理に移行する（ステップＳ１５８Ｎｏ）。一方、１フレームの全ラインの表示が完了すると、表示ラインを最初のラインに戻して１フレーム表示処理終了する（ステップＳ１５８Ｙｅｓ）。
【０１１２】
ステップＳ１６５において、「複数階調」と判定されると、リード制御回路２１は、ＲＡＭ１０に対するマスクを解除又は、リード信号ＲＥＡＤの入力を維持する（ステップＳ１５４）。すなわち、演算結果記憶回路１３から出力された記憶判定信号が「全記憶」を示し、１階調使用判定結果（１ビット）が「複数階調」を示す場合、リード制御回路２１は、当該１階調使用判定結果に応じてリード信号ＲＥＡＤをそのままＲＡＭ１０へ出力する。ＲＡＭ１０は、リード信号ＲＥＡＤの読み出し要求を受けて、１フレーム分の６ビット階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データを読み出す。又、第１データラッチ制御回路２２は演算結果記憶回路１３から出力された記憶判定信号が「全記憶」を示し、１階調使用判定結果（１ビット）が「複数階調」を示す場合、当該１階調使用判定結果に応じてラッチ信号ＬＡＴをそのまま第１データラッチ回路２０へ出力する。第１データラッチ回路２０は、ＲＡＭ１０から読み出された１ライン分（ｎ本の出力線分）の６ビット階調データを、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０中に保持するとともに判定回路１１に出力する。
【０１１３】
「全記億」を示す記憶判定信号が入力された選択回路１４は、当該記憶判定信号に応じて、演算結果記憶回路１３から出力された６５ビット演算データを選択してイネーブル・ディセーブル回路１５へ出力し、ステップＳ１７０に移行する（ステップＳ１５５）。この時、演算結果記憶回路１３は、表示ライン信号によって選択された記憶先に記憶されている６５ビット演算データを出力している。
【０１１４】
「複数階調」を示す１階調使用判定結果（１ビット）が選択回路１４から出力されると、第２データラッチ制御回路２３は、当該１階調使用判定結果（１ビット）に応じて、水平信号ＳＴＢをそのまま第２データラッチ回路３０に出力する（ステップＳ１７０）。これにより、第２データラッチ回路３０は、第１データラッチ回路２０から出力された１ライン分（ｎ本の出力線分）の６ビット階調データを水平信号ＳＴＢに同期して一斉に第２データラッチ回路３０中に保持して、レベルシフト＋デコード回路４０に出力する。レベルシフト＋デコード回路４０は、ｎ本の出力線毎に、第２データラッチ回路３０から出力される６ビット階調データ（１ライン分）を、レベル変換と６４ビットの階調データへのデコードを行い、デコード結果（１ライン分）を階調電圧選択回路５０に出力する。
【０１１５】
一方、イネーブル・ディセーブル回路１５は、選択回路１４にて選択された６５ビット演算データのうち、使用階調判定結果（６４ビット演算データ）に基づいて各階調アンプ１７ａの使用／不使用を決定し、その結果に応じた６４ビットの制御信号を階調アンプ回路１７に出力する。階調アンプ回路１７は、イネーブル・ディセーブル回路１５が出力する６４ビットの制御信号により、６４台ある階調アンプ１７ａを個別に駆動／停止の制御を行う（ステップＳ１５６）。ここでは、判定回路１１から出力された６４ビット演算データに基づいて階調アンプ回路１７内の６４台の階調アンプ１７ａの使用／不使用が設定される。
【０１１６】
６４台の階調アンプ１７ａそれぞれは、階調電圧発生回路１６によって生成された６４階調のアナログ階調電圧を増幅（あるいはバッファリング）してアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを全階調ショート回路２４に出力する。この際、イネーブル・ディセーブル回路１５によって非活性化された（不使用に設定された）階調アンプ１７ａは動作しない。
【０１１７】
「複数階調」を示す１階調使用判定結果（１ビット）が選択回路１４から出力されると、全階調ショート回路２４は、当該１階調使用判定結果（１ビット）に応じて、階調アンプ回路１７から送られる６４台ある階調アンプ１７ａの全出力ショートを解除する（ステップＳ１５６）。これにより、階調アンプ回路１７から出力されるアナログ階調電圧はそのまま階調電圧選択回路５０に出力される。
【０１１８】
階調電圧選択回路５０は、デコードされた６ビット階調データ（１ライン分）に応じた階調電圧を階調アンプ回路１７から出力された階調電圧から選択し、出力回路６０を介してデータ線Ｓ１〜Ｓｎに出力する（ステップＳ１５７）。ここでは、駆動制御された階調アンプ回路１７から出力された階調電圧のいずれかがデコード結果に応じて選択され、対応する出力端子に出力される。
【０１１９】
ステップＳ１５７の処理が終了した時点で、１フレームにおける全ラインの表示が未完了である場合、表示ラインを１つ進めてステップＳ１５１の処理に移行する（ステップＳ１５８Ｎｏ）。一方、１フレームの全ラインの表示が完了すると、表示ラインを最初のラインに戻して１フレーム表示処理終了する（ステップＳ１５８Ｙｅｓ）。
【０１２０】
一方、ステップＳ１５１において「検出」（書込み要求あり）を示す検出信号が出力された場合、演算結果記憶回路１３は、当該検出信号に応じて自身に設けられた全表示ライン数分の記憶回路（記憶領域）に記録された情報（全表示ラインの６５ビット演算データ）をクリアして、ステップＳ１６０に移行する（ステップＳ１５９）。
【０１２１】
次に、ステップＳ１５２において、「一部記憶」と判定された場合の動作を説明する。
【０１２２】
判定回路１１は、演算結果記憶回路１３から出力された「一部記憶」を示す記憶判定信号に応じて、全ての入力信号のマスクを解除して駆動可能となる（ステップＳ１６０）。
【０１２３】
ステップＳ１６０の処理により判定回路１１が駆動可能な状態となっている間に、ＲＡＭ１０に対して読み出し要求を示すリード信号ＲＥＡＤが入力されると、第１データラッチ回路２０から出力された６ビット階調データは、判定回路１１に入力される（ステップＳ１６１）。又、ＲＡＭ１０は、リード信号ＲＥＡＤの読み出し要求を受けて、１フレーム分の６ビット階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データを読み出す。第１データラッチ回路２０は、ＲＡＭ１０から読み出された１ライン分（ｎ本の出力線分）の６ビット階調データを、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０中に保持するとともに判定回路１１に出力する。
【０１２４】
ステップＳ１５２において、「一部記憶」と判定されると、リード制御回路２１は、ＲＡＭ１０に対するマスクを解除又は、リード信号ＲＥＡＤの入力を維持する（ステップＳ１６１）。すなわち、演算結果記憶回路１３から出力された記憶判定信号が「一部記憶」を示す場合、１階調使用判定結果（１ビット）の値に関係なくリード制御回路２１は、リード信号ＲＥＡＤをそのままＲＡＭ１０へ出力する。ＲＡＭ１０は、リード信号ＲＥＡＤの読み出し要求を受けて、１フレーム分の６ビット階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データを読み出す。又、第１データラッチ制御回路２２は、演算結果記憶回路１３から出力された記憶判定信号が「一部記憶」を示す場合、１階調使用判定結果（１ビット）の値に関係なくラッチ信号ＬＡＴをそのまま第１データラッチ回路２０へ出力する。第１データラッチ回路２０は、ＲＡＭ１０から読み出された１ライン分（ｎ本の出力線分）の６ビット階調データを、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路２０中に保持するとともに判定回路１１に出力する。
【０１２５】
ステップＳ１６１において判定回路１１に６ビット階調データが入力されると、当該データ（第１データラッチ回路２０によってラッチされた６ビット階調データ）に対する判定処理が行われる（ステップＳ１６２）。詳細には、ステップＳ１６１において、階調データ判定回路１１１には、第１データラッチ回路２０が出力する１ライン分（ｎ本の出力線分）の６ビット階調データと、判定結果処理回路１１２から出力される６ビット基準信号が入力される。階調データ判定回路１１１は、１ライン分（ｎ本の出力線分）の６ビット階調データを、ｎ本の出力線（６ビット階調データ）毎に、６ビット基準信号と比較し、ｎ本の出力線の比較結果すべての論理和を、判定結果として出力する。判定結果処理回路１１２は、６ビット基準信号を任意の順序で０階調レベル〜６３階調レベルの６４種類の電圧値に変更し、階調データ判定回路１１１から出力される判定結果に応じて当該電圧値を変動させて６４ビット演算データ（使用階調判定結果（６４ビット）を生成する。又、判定結果処理回路１１２は、使用階調判定結果（６４ビット）が６４階調の中の１階調のみ使用しているかを判定し、判定結果を１ビットデータである１階調使用判定結果（１ビット）として生成する。生成された使用階調判定結果（６４ビット）と１階調使用判定結果（１ビット）は６５ビット演算データとして、演算結果記憶回路１３及び選択回路１４に出力される。
【０１２６】
「一部記憶」を示す記憶判定信号を出力中の演算結果記憶回路１３（一部記憶と判定した演算結果記憶回路１３）は、表示ライン信号によって選択された記憶先（記憶回路）に、判定回路１１が出力する６５ビット演算データを記憶する（ステップＳ１６３）。この時、表示ライン信号によって選択された記憶先のデータは、ステップＳ１５９で処理されたクリアされた状態から、判定回路１１が出力する６５ビット演算データが格納された状態となる。
【０１２７】
「一部記億」を示す記憶判定信号が入力された選択回路１４は、当該記憶判定信号に応じて、判定回路１１から出力された６５ビット演算データを選択してイネーブル・ディセーブル回路１５へ出力し、ステップＳ１７１に移行する（ステップＳ１６４）。この時、第１データラッチ回路２０でラッチされた階調データに基づいて演算された６５ビット演算データがイネーブル・ディセーブル回路１５へ出力される。
【０１２８】
選択回路１４が出力する６５ビット演算データのうち、１階調使用判定結果（１ビット）が「１階調」を示す場合は、ステップＳ１６８へ移行し、「複数階調」を示す場合はステップＳ１７０へ移行する。この時、選択回路１４は、ステップＳ１６４の処理により判定回路１１が出力する６５ビット演算データを選択して出力している。
【０１２９】
ステップＳ１６４、又はステップＳ１７０以降の処理は、上述と同様であるため、その説明は省略する。ただし、ステップＳ１５２において「一部記憶」と判定された場合、ステップＳ１５１に移行後は、ＲＡＭ１０に記憶された全表示ラインの６ビット演算データに対して、演算結果記憶回路１３の全記憶装置に６４ビット演算データが記録されるまで（１フレーム分の階調データに対する演算が終了するまで）、ステップＳ１６０からＳ１６４を介した処理が実行される。
【０１３０】
第２の実施の形態におけるデータ線駆動回路３では、第１の実施の形態と同様に、ＲＡＭ１０（フレームメモリ）への階調データの書込み要求の有無に応じて、データ線６を駆動するための階調アンプ１７ａの使用／不使用（活性化／非活性化）を設定する判定回路１１の動作を制御している。又、データ線駆動回路３は、判定回路１１から出力された演算データを記録する演算結果記憶回路１３を備えているため、判定回路１１の停止間は、演算結果記憶回路１３に記録された演算データを利用して階調アンプ１７ａの使用／不使用（活性化／非活性化）を設定することができる。以上のことから、本発明によるデータ線駆動回路３は、階調アンプ１７ａの動作を制限できるとともに、ＲＡＭ１０への階調データの書込みがない期間中の判定回路１１の動作を停止することができる。本発明では、演算結果記憶回路１３が１フレームを全て記録すると、記録回路内の演算データを利用したデータ線駆動が行われる。これにより、１フレーム期間以上ＲＡＭ１０への書込みがない場合、判定回路１１を停止し、演算結果記憶回路１３内の６５ビット演算データのうちの６４ビット演算データを利用してデータ線駆動を行うことができるため、表示動作を継続しつつ消費電力を従来よりも削減することが可能となる。
【０１３１】
又、第２の実施の形態におけるデータ線駆動回路３では、ＲＡＭ１０（フレームメモリ）に蓄積された１フレーム分の階調データのうち、表示ライン信号によって選択された１ライン分（ｎ本の出力線分）の６ビット階調データがすべて同じ階調を示す場合（１階調のみを使用する場合）、全ての出力端子Ｓ１〜Ｓｎ（データ線６）に同じ階調電圧を印加すればよい。このため、本発明では、この場合におけるＲＡＭ１０からの階調データの読み出し、第１データラッチ回路２０へのラッチ、第２データラッチ回路３０へのラッチを停止することで、ＲＡＭ１０からの階調データの読み出しやラッチ、階調データに対するレベルシフトやデコードに要する電力消費を更に削減している。この際、全ての階調アンプ１７ａの出力はショート（短絡）されて階調電圧選択回路５０へ接続される。
【０１３２】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では液晶パネルを用いた表示装置について説明したが、他の技術による表示パネルにも適用できる。
第１及び第２の実施の形態では、階調データが１ライン単位で表示される例を説明したが、これに限らず、本発明は、１ラインを複数分割、または複数ラインを１単位として表示（動作）する場合にも適用できる。あるいは、本発明は、出力回路６０から出力するｎ本の出力ライン（出力端子Ｓ１〜Ｓｎ：データ線６）に対応する階調データ単位で動作する場合にも適用できる。
【０１３３】
例えば、１ラインを２分割して動作するデータ線駆動回路３の場合、２分割動作前半と、２分割動作後半の、２回の動作によって、１ラインの動作を行うと定義した場合、表示ライン信号には、２分割動作前半と２分割動作後半を選択する情報が追加される。又、この場合、リード信号ＲＥＡＤによってＲＡＭ１０から読み出される階調データは１／２ライン単位となり、第１データラッチ回路２０および第２データラッチ回路３０は１／２ラインメモリとして機能する。出力回路６０は、表示パネル２（データ線６）に接続するｎ本のデータ線の半分（ｎ／２）の出力線を出力する構成となる。更に、演算結果記憶回路１３は、表示ライン信号に追加された２分割動作前半と２分割動作後半を選択する情報に対応した、実施の形態において説明した記憶回路の２倍の数の記憶回路が設けられる。
【０１３４】
又、第１及び第２の実施の形態では、階調データが６ビット６４（２の６乗）階調のデータ線駆動回路３を示しているが、これに限らず、階調データがｍビットで２のｍ乗階調（ｍは整数）のデータ線駆動回路３にも本発明を適用できることは言うまでもない。
【符号の説明】
【０１３５】
１  ：液晶表示装置
２  ：表示パネル
３  ：データ線駆動回路
４  ：走査線駆動回路
５  ：ＬＣＤコントローラ
６  ：データ線
７  ：走査線
８  ：画素
１０：フレームメモリ（ＲＡＭ）
２０：第１データラッチ回路
３０：第２データラッチ回路
４０：レベルシフト＋デコード回路
５０：階調電圧選択回路
６０：出力回路
１１：判定回路
１２：階調データ書込み検出回路
１３：演算結果記憶回路
１４：選択回路
１５：イネーブル・ディセーブル回路
１６：階調電圧発生回路
１７：階調アンプ回路
１７ａ：階調アンプ
２１：リード制御回路
２２：第１データラッチ制御回路
２３：第２データラッチ制御回路
２４：全階調ショート回路
５１：インタフェース回路
５２：ＲＡＭ制御回路
５３：コマンド制御回路
５４：タイミング制御回路
５５：発振回路
５６：タイミング発生回路
５７：電源回路
５８：Ｖｃｏｍ回路
１００：ＣＰＵ
１１１：階調データ判定回路
１１２：判定結果処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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