(57)【要約】【課題】ＥＳＤ保護回路に使用するＭＯＳトランジスタのオフリーク電流を低減して、信号端子の端子リーク電流を低減する。【解決手段】ＥＳＤ保護回路１００は、ＭＯＳトランジスタ１０（又は２０）を備える。ＭＯＳトランジスタ１０（又は２０）は、ドレイン端子とソース端子が信号端子２と電源ＶＤＤ（又はＧＮＤ）にそれぞれ接続され、ソース端子に印加されるＶＤＤ（又はＧＮＤ）の電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位ＶＨ（又はＶＬ）がゲート端子に印加される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の端子と第２の端子が半導体装置の信号端子と電源ラインとにそれぞれ接続され、該第２の端子に印加される該電源ラインの電位よりも絶対値が大きく、制御端子と該第２の端子間の制御電圧が逆バイアスとなる電位が、該制御端子に印加される保護トランジスタ
を備えることを特徴とするＥＳＤ保護回路。
【請求項２】
前記電源ラインが第１の電源ラインと第２の電源ラインとを有し、
前記保護トランジスタが第１の保護トランジスタ及び第２の保護トランジスタを有し、
前記第１の保護トランジスタは、第３の端子と第４の端子が前記信号端子と前記第１の電源ラインとにそれぞれ接続され、該第４の端子に印加される前記第１の電源ラインの電位よりも絶対値が大きく、制御端子と該第４の端子間の制御電圧が逆バイアスとなる電位が該制御端子に印加され、
前記第２の保護トランジスタは、第５の端子と第６の端子が前記信号端子と前記第２の電源ラインとにそれぞれ接続され、該第６の端子に印加される前記第２の電源ラインの電位よりも絶対値が大きく、制御端子と該第６の端子間の制御電圧が逆バイアスとなる電位が該制御端子に印加される
ことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第１の保護トランジスタがＰチャネル型電界効果トランジスタであり、
前記第２の保護トランジスタがＮチャネル型電界効果トランジスタであり、
前記第１の電源ラインの電位は、前記第２の電源ラインの電位より高い電位であり、
前記Ｐチャネル型電界効果トランジスタの制御端子の電位が前記第１の電源ラインの電位より高い電位であり、
前記Ｎチャネル型電界効果トランジスタの制御端子の電位が前記第２の電源ラインの電位より低い電位である
ことを特徴とする請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記第１の電源ラインの電位より高い電位は、前記第１の電源ラインの電位より高い第３の電源ラインから、前記Ｐチャネル型電界効果トランジスタの制御端子の許容電圧範囲の電位に変換した電位であり、
前記第２の電源ラインの電位より低い電位は、前記第２の電源ラインの電位より低い第４の電源ラインから、前記Ｎチャネル型電界効果トランジスタの制御端子の許容電圧範囲の電位に変換した電位である
ことを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記信号端子は、前記半導体装置から外部装置に信号を出力する出力端子である
ことを特徴とする請求項４に記載のＥＳＤ保護回路。
【請求項６】
前記Ｐチャネル型電界効果トランジスタは、並列接続される複数のＰチャネル型電界効果トランジスタを含み、
前記Ｎチャネル型電界効果トランジスタは、並列接続される複数のＮチャネル型電界効果トランジスタを含み、
前記複数のＰチャネル型電界効果トランジスタ及び前記複数のＮチャネル型電界効果トランジスタの内の一部のＰチャネル型電界効果トランジスタ及び一部のＮチャネル型電界効果トランジスタの少なくともいずれか一方の制御端子に、出力信号を制御する制御信号が供給される制御信号線が接続され、
少なくとも前記一部のＰチャネル型電界効果トランジスタ及び前記一部のＮチャネル型電界効果トランジスタのいずれか一方が信号出力用のトランジスタを兼ねる
ことを特徴とする請求項５に記載のＥＳＤ保護回路。
【請求項７】
前記出力端子が、外部装置から前記半導体装置に信号を取り込む入力端子を兼ねる
ことを特徴とする請求項６に記載のＥＳＤ保護回路。
【請求項８】
前記信号端子は、外部装置から前記半導体装置に信号を取り込む入力端子である
ことを特徴とする請求項４に記載のＥＳＤ保護回路。
【請求項９】
信号端子と、
電源ラインと、
第１の端子と第２の端子が前記信号端子と前記電源ラインとにそれぞれ接続され、該第２の端子に印加される該電源ラインの電位よりも絶対値が大きく、制御端子と該第２の端子間の制御電圧が逆バイアスとなる電位が、該制御端子に印加される保護トランジスタを有するＥＳＤ保護回路と
を備えることを特徴とする半導体装置。
【請求項１０】
前記電源ラインが、第１の電源ラインと第２の電源ラインとを有し、
前記保護トランジスタが第１の保護トランジスタ及び第２の保護トランジスタを有し、
前記第１の保護トランジスタは、第３の端子と第４の端子が前記信号端子と前記第１の電源ラインとにそれぞれ接続され、該第４の端子に印加される前記第１の電源ラインの電位よりも絶対値が大きく、制御端子と該第４の端子間の制御電圧が逆バイアスとなる電位が該制御端子に印加され、
前記第２の保護トランジスタは、第５の端子と第６の端子が前記信号端子と前記第２の電源ラインとにそれぞれ接続され、該第６の端子に印加される前記第２の電源ラインの電位よりも絶対値が大きく、制御端子と該第６の端子間の制御電圧が逆バイアスとなる電位が該制御端子に印加される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の保護トランジスタがＰチャネル型電界効果トランジスタであり、
前記第２の保護トランジスタがＮチャネル型電界効果トランジスタであり、
前記第１の電源電位は、前記第２の電源電位より高い電位であり、
前記Ｐチャネル型電界効果トランジスタの制御端子の電位が前記第１の電源電位より高い電位であり、
前記Ｎチャネル型電界効果トランジスタの制御端子の電位が前記第２の電源ラインの電位より低い電位である
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記信号端子は、外部装置に信号を出力する出力端子を含む
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記Ｐチャネル型電界効果トランジスタは、並列接続される複数のＰチャネル型電界効果トランジスタを含み、
前記Ｎチャネル型電界効果トランジスタは、並列接続される複数のＮチャネル型電界効果トランジスタを含み、
前記複数のＰチャネル型電界効果トランジスタ及び前記複数のＮチャネル型電界効果トランジスタの内の一部のＰチャネル型電界効果トランジスタ及び一部のＮチャネル型電界効果トランジスタの少なくともいずれか一方の制御端子に、出力信号を制御する制御信号が供給される制御信号線が接続され、
少なくとも前記一部のＰチャネル型電界効果トランジスタ及び前記一部のＮチャネル型電界効果トランジスタのいずれか一方が信号出力用のトランジスタを兼ねる
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記出力端子が、外部装置より信号を取り込む入力端子を兼ねる
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記信号端子は、外部装置より信号を取り込む入力端子を含む
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の電源ラインに印加される第１の電源電位、及び前記第２の電源ラインに印加される第２の電源電位から、前記第１の電源電位より高い第３の電源電位、及び前記第２の電源電位より低い第４の電源電位を生成する電源電圧生成部と、
前記第３の電源電位と前記第４の電源電位が印加され、複数のメモリセルを有する記憶領域と、
前記信号端子から入力される信号に応じて、前記記憶領域に情報を書き込む処理又は前記記憶領域から情報を読み出す処理を制御する周辺回路と
を備え、
前記第１の電源電位より高い電位が前記第３の電源電位であり、
前記第２の電源電位より低い電位が前記第４の電源電位である
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の電源ラインに印加される第１の電源電位、及び前記第２の電源ラインに印加される第２の電源電位から、前記第１の電源電位より高い第３の電源電位、及び前記第２の電源電位より低い第４の電源電位を生成する電源電圧生成部と、
前記第３の電源電位と前記第４の電源電位が印加され、複数のメモリセルを有する記憶領域と、
前記信号端子から入力される信号に応じて、前記記憶領域に情報を書き込む処理又は前記記憶領域から情報を読み出す処理を制御する周辺回路と、
前記第３の電源電位から前記Ｐチャネル型電界効果トランジスタの制御端子の許容電圧範囲で前記第１の電源電位より高い第１の電位を生成する第１の電圧変換部と、
前記第４の電源電位から前記Ｎチャネル型電界効果トランジスタの制御端子の許容電圧範囲で、前記第２の電源電位より低い第２の電位を生成する第２の電圧変換部と
を備え、
前記第１の電源電位より高い電位が前記第１の電位であり、
前記第２の電源電位より低い電位が前記第２の電位である
ことを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Electro Static Discharge）によって内部回路が損傷
するのを防止するＥＳＤ保護回路及び半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化膜半導体型電界効果トランジスタ）に代表される半導体素子を使用した半導体回路は、静電気放電（ＥＳＤ：Electro Static Discharge）によって内部回路の損傷を招くことが知られている。このＥＳＤによる損傷を防止するために、内部回路と信号端子の間にＥＳＤ保護回路を備える。このＥＳＤ保護回路としては、次の構成が知られている。
ＥＳＤ保護回路は、電源線ＶＤＤと信号端子の間に設けられたＰチャネル型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）と電源線ＧＮＤと信号端子の間に設けられたＮチャネル型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）とで構成される。また、ＰＭＯＳトランジスタのゲート端子は電源線ＶＤＤに接続され、ＮＭＯＳトランジスタのゲート端子は、電源線ＧＮＤに接続される（特許文献１の図１を参照）。
特許文献１に開示されているＥＳＤ保護回路では、使用するＰＭＯＳトランジスタ（又はＮＭＯＳトランジスタ）のソース端子とゲート端子がそれぞれ接続されて、同じ電源線ＶＤＤ（又はＧＮＤ）に接続されている。つまり、ゲート端子−ソース端子間の電圧Ｖｇｓが０Ｖである。すなわち、ＰＭＯＳトランジスタ（又はＮＭＯＳトランジスタ）は、スイッチオフの状態である。ＥＳＤ保護回路を含んだ半導体装置では、信号に影響を与えることがない。
また、ＪＥＤＥＣ半導体技術協会（JEDEC Solid State Technology Association）のＤＲＡＭ（Dynamic Random Access Memory）標準化規格であるＤＤＲ２(Double-Data-Rate２）などの標準化規格では、信号端子のリーク電流（端子リーク電流）などの仕様が定められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−０１７０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート端子−ソース端子間の電圧Ｖｇｓがしきい値（スレッシュホールド）電圧（Ｖｔｈ）より低い領域は、弱反転領域と呼ばれ、ソース端子とドレイン端子間に微少なオフリーク電流が流れることが知られている。また、近年、半導体装置の低電圧化に伴い、金属酸化膜半導体電界効果トランジスタ（ＭＯＳトランジスタ）のしきい値電圧（Ｖｔｈ）が低下する傾向にある。そのため、ＥＳＤ保護回路に使用するＰＭＯＳトランジスタとＮＭＯＳトランジスタの単位ゲート幅当たりのオフリーク電流が大きくなる傾向にある。
【０００５】
例えば、端子リーク電流の規格が５μＡ（マイクロアンペア）以下の出力端子において、ゲート幅１μｍ（マイクロメートル）当たりのオフリーク電流が１５ｎＡ（ナノアンペア）である場合を考える。５μＡ以下とする端子リーク電流の規格を満たすためには、ＭＯＳトランジスタの総ゲート幅を３３３μｍ（＝５μＡ／（１５ｎＡ／μｍ））以下にする必要がある。ここで、ＥＳＤ保護回路に必要なＭＯＳトランジスタのゲート幅が１００μｍである場合、出力ドライバとして使用可能なＭＯＳトランジスタのゲート幅の最大値は、２３３μｍとなる。
また、要求されるＥＳＤ耐圧が高い程、ＥＳＤによる電荷を放電する能力を高めるために、ＥＳＤ保護回路に必要なＭＯＳトランジスタのゲート幅の値は大きくする必要がある。そのため、要求されるＥＳＤ耐圧が高い場合、出力ドライバとして使用可能なＭＯＳトランジスタのゲート幅の値は、更に小さくなる。また、通常、ＰＭＯＳトランジスタは、キャリアの移動速度が遅いため、ＮＭＯＳトランジスタに比べて、ゲート幅の値を大きくする必要であり、その分、オフリーク電流が大きくなる。
【０００６】
このように、ＥＳＤ保護回路では、構成するＭＯＳトランジスタの単位ゲート幅当たりのオフリーク電流が大きくなる傾向にある。そのため、ＥＳＤ保護回路を適用した信号端子の端子リーク電流が増加するという問題がある。
【課題を解決するための手段】
【０００７】
上記問題を解決するために、本発明は、第１の端子と第２の端子が半導体装置の信号端子と電源ラインとにそれぞれ接続され、該第２の端子に印加される該電源ラインの電位よりも絶対値が大きく、制御端子と該第２の端子間の制御電圧が逆バイアスとなる電位が、該制御端子に印加される保護トランジスタを備えるＥＳＤ保護回路である。
【発明の効果】
【０００８】
この本発明によれば、半導体装置の信号端子において、保護トランジスタの制御端子に、電源ラインの電位ではなく、保護トランジスタの一方の端子に印加される電源ラインの電位よりも絶対値が大きく、制御端子と電源ライン間の制御電圧（Ｖｇｓ）が逆バイアスとなる電位を印加する。この状態は、保護トランジスタのゲート端子に、しきい値電圧（Ｖｔｈ）の極性とは逆方向の極性電圧が印加される（逆バイアスがかかる）。これにより、半導体装置が通常動作状態において、保護トランジスタの単位ゲート幅当たりのオフリーク電流を低減できる。その結果、信号端子の端子リーク電流を低減できる。
【図面の簡単な説明】
【０００９】
【図１】本発明第１の実施形態によるＥＳＤ保護回路を示すブロック図である。
【図２】本発明第２の実施形態による半導体装置を示すブロック図である。
【図３】同実施形態によるＥＳＤ保護回路を示すブロック図である。
【図４】本発明第３の実施形態による半導体装置を示すブロック図である。
【図５】同実施形態によるＥＳＤ保護回路を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜第１の実施形態＞
以下、本発明の第１の実施形態によるＥＳＤ保護回路について図面を参照して説明する。
図１は、本実施形態によるＥＳＤ保護回路を示すブロック図である。
ＥＳＤ保護回路１００は、保護トランジスタ１、信号端子２、及び出力ドライバ３を備える。
信号端子２は、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置の信号端子であり、ここでは、外部装置に信号を出力する出力端子の形態を説明する。
出力ドライバ３は、Ｐチャネル型金属酸化膜半導体電界効果トランジスタ（Ｐ Channel Metal Oxide Semiconductor Field Effect Transistor、以下、ＰＭＯＳトランジスタと称す。）３０とＮチャネル型金属酸化膜半導体電界効果トランジスタ（Ｎ Channel Metal Oxide Semiconductor Field Effect Transistor、以下、ＮＭＯＳトランジスタと称す。）４０を有する。出力ドライバ３は、出力制御線Ｎ１及びＮ２により出力信号を制御され、その出力線である信号線Ｎ３は、信号端子２に接続される。
ＰＭＯＳトランジスタ３０は、電源線ＶＤＤと信号線Ｎ３の間に設けられ、ゲート端子に出力制御線Ｎ１が接続される。また、ＮＭＯＳトランジスタ４０は、電源線ＧＮＤと信号線Ｎ３の間に設けられ、ゲート端子に出力制御線Ｎ２が接続される。
【００１１】
保護トランジスタ１は、信号端子２と出力ドライバ３との間に配置され、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０を有する。
ＰＭＯＳトランジスタ１０は、電源線ＶＤＤと信号線Ｎ３との間に設けられる。また、ＰＭＯＳトランジスタ１０のゲート端子は、電源線ＶＤＤの電位より高い電位Ｖｈの信号線ＶＨが接続される。電位Ｖｈは、ＰＭＯＳトランジスタ１０が導通状態になる電位から、電源線ＶＤＤの電位を超えてシフトした電位である。すなわち、電位Ｖｈは、ソース端子に印加される電源線ＶＤＤの電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位である。
また、ＮＭＯＳトランジスタ２０は、電源線ＧＮＤと信号線Ｎ３との間に設けられる。また、ＮＭＯＳトランジスタ２０のゲート端子は、電源線ＧＮＤの電位より低い電位Ｖｌの信号線ＶＬが接続される。電位Ｖｌは、ＰＭＯＳトランジスタ２０が導通状態になる電位から、電源線ＧＮＤの電位を超えてシフトした電位である。すなわち、電位Ｖｌは、ソース端子に印加される電源線ＧＮＤの電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧が逆バイアスとなる電位である。
なお、図示を省略するが、ＰＭＯＳトランジスタ１０及び３０のバックゲート端子は、電源線ＶＤＤに接続される。また、図示を省略するが、ＮＭＯＳトランジスタ２０及４０のバックゲート端子は、電源線ＧＮＤに接続される。
【００１２】
次に、本実施形態の動作について説明する。
まず、半導体装置の通常動作状態における動作を説明する。通常動作状態とは、ＥＳＤによるサージ電圧などの異常な入力がなく、半導体装置が正常に機能している状態である。この状態では、電源線ＧＮＤが接地（０Ｖ）され、電源線ＶＤＤに電源線ＧＮＤの電位より高い電位Ｖｄｄが印加されるものとする。
出力ドライバ３の出力線である信号線Ｎ３は、出力制御線Ｎ１及びＮ２の状態により、３つの状態を取り得る。３つの状態とは、電位Ｖｄｄの状態であるＨ（ハイ）状態、０Ｖの状態であるＬ（ロウ）状態、及び出力を停止したＨｉ−Ｚ（ハイインピーダンス）状態の３種類の出力状態である。出力制御線Ｎ１及びＮ２がＨ状態の場合、ＰＭＯＳトランジスタ３０がオフし、ＮＭＯＳトランジスタ４０がオンする。これにより、信号線Ｎ３は、Ｌ状態になる。また、出力制御線Ｎ１及びＮ２がＬ状態の場合、ＰＭＯＳトランジスタ３０がオンし、ＮＭＯＳトランジスタ４０がオフする。これにより、信号線Ｎ３は、Ｈ状態になる。また、出力制御線Ｎ１がＨ状態、且つＮ２がＬ状態の場合、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０はオフする。これにより、信号線Ｎ３は、Ｈｉ−Ｚ状態になる。いずれの場合においても、信号線Ｎ３は、電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位となる。
【００１３】
信号線Ｎ３が電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位である場合、保護トランジスタ１のＰＭＯＳトランジスタ１０は、ゲート端子にＶｄｄより高い電位Ｖｈが印加されるため、オフ状態となる。このため、ＰＭＯＳトランジスタ１０は、信号線Ｎ３に出力される出力信号に影響を与えない。
また、ＰＭＯＳトランジスタ１０のゲート端子―ソース端子間の電圧であるＶｇｓＰは、しきい値（スレッシュホールド）電圧（Ｖｔｈ）の極性とは逆方向の極性電圧が印加された状態（逆バイアスをかけた状態）にある。ＰＭＯＳトランジスタにおいて、ＶｇｓＰがＶｔｈより高いＶｔｈ近傍の状態は、弱反転領域に位置する。弱反転領域において、ＰＭＯＳトランジスタ１０のソース端子―ドレイン端子間のオフリーク電流ＩｏｆｆＰは、ＶｇｓＰに対して指数関数の関係にあり、ＶｇｓＰが大きい値なる程、オフリーク電流ＩｏｆｆＰは小さい値になる。ＶｇｓＰがＶｔｈの極性とは逆方向の極性電圧（逆バイアス）である場合は、ＶｇｓＰが０Ｖである場合に比べ、ＰＭＯＳトランジスタ１０のオフリーク電流ＩｏｆｆＰは低減する。また、オフリーク電流ＩｏｆｆＰは、ＶｇｓＰに対して指数関数的に変化するため、わずかなＶｇｓＰの変化量に対してオフリーク電流ＩｏｆｆＰの変化量は大きくなる。このため、Ｖｄｄより高い電位ＶｈによるＶｇｓＰが０Ｖよりわずかに大きい値であっても、オフリーク電流ＩｏｆｆＰは、低減される。
【００１４】
また、信号線Ｎ３が電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位である場合、保護トランジスタ１のＮＭＯＳトランジスタ２０は、ゲート端子に０Ｖより低い電位Ｖｌが印加されるため、オフ状態となる。このため、ＮＭＯＳトランジスタ２０は、信号線Ｎ３に出力される出力信号に影響を与えない。
また、ＮＭＯＳトランジスタ２０のゲート端子―ソース端子間の電圧であるＶｇｓＮは、Ｖｔｈの極性とは逆方向の極性電圧が印加された状態（逆バイアスをかけた状態）である。ＮＭＯＳトランジスタにおいて、ＶｇｓＮがＶｔｈより低いＶｔｈ近傍の状態は、弱反転領域に位置する。弱反転領域において、ＮＭＯＳトランジスタ２０のソース端子―ドレイン端子間のオフリーク電流ＩｏｆｆＮは、ＶｇｓＮに対して指数関数の関係にあり、ＶｇｓＮが小さい値になる程、オフリーク電流ＩｏｆｆＮは小さい値になる。ＶｇｓＮがＶｔｈの極性とは逆方向の極性電圧（逆バイアス）である場合は、ＶｇｓＮが０Ｖである場合に比べ、ＮＭＯＳトランジスタ２０のオフリーク電流ＩｏｆｆＮは低減する。また、オフリーク電流ＩｏｆｆＮは、ＶｇｓＮに対して指数関数的に変化するため、わずかなＶｇｓＮの変化量に対してオフリーク電流ＩｏｆｆＮの変化量は大きくなる。このため、０Ｖより低い電位ＶｌによるＶｇｓＮが０Ｖよりわずかに小さい値であっても、オフリーク電流ＩｏｆｆＮは、低減される。
【００１５】
例えば、ＰＭＯＳトランジスタ１０のゲート端子の電位Ｖｈを（Ｖｄｄ＋０．４Ｖ）とし、ＮＭＯＳトランジスタ２０のゲート端子の電位Ｖｌを−０．４Ｖ（電源線ＧＮＤの電位−０．４Ｖ）とした場合、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０のゲート幅１μｍ（マイクロメートル）当たりのオフリーク電流は、ほぼ０ｎＡ（ナノアンペア）まで低減する。これにより、保護トランジスタ１によるオフリーク電流を低減できるため、信号端子２の端子リーク電流を低減できる。
なお、ＭＯＳトランジスタの特性は、半導体製造のプロセスルールにより異なる。電位Ｖｈ及びＶｌの値は、使用するＭＯＳトランジスタの特性を考慮して、目標のオフリーク電流が達成できる電位を適宜決定する。例えば、保護トランジスタ１によるオフリーク電流の目標をほぼ０ｎＡとする。まず、使用する半導体製造のプロセスルールの評価用ウエハによりＭＯＳトランジスタの特性を測定する。ここで、ＭＯＳトランジスタのオフリーク電流がほぼ０ｎＡになるゲート電圧の測定値が（Ｖｄｄ＋０．５Ｖ）及び（電源線ＧＮＤの電位−０．３Ｖ）であるとする。この場合、ＶＨに（Ｖｄｄ＋０．５Ｖ）以上の電位を印加し、ＶＬに（電源線のＧＮＤの電位−０．３Ｖ）以下の電位を印加する。
また、保護トランジスタ１のオフリーク電流が低減することにより、出力ドライバ３のＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０に使用するゲート幅の値を大きくできる。例えば、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０のゲート幅１μｍ当たりのオフリーク電流が１５ｎＡであり、信号端子２の端子リーク電流の規格が５μＡ（マイクロアンペア）以下である場合を考える。この場合、ＰＭＯＳトランジスタ３０のゲート幅とＮＭＯＳトランジスタ４０のゲート幅とを合わせた総ゲート幅の値を最大３３３μｍ（＝５μＡ／（１５ｎＡ／μｍ））まで大きくできる。
【００１６】
次に、信号端子２に静電気放電（ＥＳＤ：Electro Static Discharge）によるサージ電圧が入った場合の動作を説明する。信号端子２にＥＳＤによるサージ電圧が入ると、信号端子２と電源線ＶＤＤとの間又は信号端子２と電源線ＧＮＤとの間に大きな電位差が生じる。この大きな電位差により、ＰＭＯＳトランジスタ１０又はＮＭＯＳトランジスタ２０がブレークダウンして、電源線ＶＤＤ又は電源線ＧＮＤと信号端子２の間が導通する。これにより、ＥＳＤによる電荷が、電源線ＶＤＤ又は電源線ＧＮＤに放電される。その結果、電位上昇が抑制され半導体装置の内部回路の損傷が防止される。
【００１７】
以上のように、ＥＳＤ保護回路１００は、保護トランジスタ１のＰＭＯＳトランジスタ１０のゲート端子に電源線ＶＤＤの電位Ｖｄｄより高い電位Ｖｈを印加する。また、保護トランジスタ１のＮＭＯＳトランジスタ２０のゲート端子に電源線ＧＮＤの電位より低い電位Ｖｌを印加する。これにより、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０のゲート端子―ソース端子間の電圧（ＶｄｓＰ及びＶｄｓＮ）は、Ｖｔｈと逆方向の電圧値となる。これにより、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０の単位ゲート幅当たりのオフリーク電流が低減される。そのため、ＥＳＤ保護回路１００は、信号端子２の端子リーク電流を低減できる。また、信号端子２の端子リーク電流を低減できるので、ＥＳＤ保護回路１００は、端子リーク電流の要求仕様が厳しいＤＤＲ２規格などに対応することができる。ＤＤＲ２規格は、ＤＲＡＭ規格の一種である。
また、上述の通り、ＥＳＤ保護回路１００は、保護トランジスタ１によるオフリーク電流を低減できる。このため、出力ドライバ３のＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０のゲート幅の値を大きくすることができる。これにより、信号端子２は、駆動能力が向上して、信号の出力速度が速い交流規格に対応することができる。また、保護トランジスタ１によるオフリーク電流を低減できるので、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０のゲート幅の値を大きくすることができる。これにより、ＥＳＤ耐圧を高めることができる。
【００１８】
＜第２の実施形態＞
以下、本発明の第２の実施形態によるＥＳＤ保護回路及び半導体装置（ＤＲＡＭ４００）について図面を参照して説明する。
図２は、本実施形態におけるＤＲＡＭ４００の構成を示すブロック図である。
図２において、ＤＲＡＭ４００は、電源電圧生成回路２００、記憶領域４１０、周辺回路部４２０、ＥＳＤ保護回路１００ａ、及び入力端子の保護トランジスタ７１〜７３を備える。
記憶領域４１０は、メモリセルアレイ４０１、Ｘデコーダ回路４０２、Ｙデコーダ回路４０３、及びセンスアンプ回路４０４を備え、図示しない外部装置から供給された情報を記憶する。
周辺回路部４２０は、制御信号発生回路４０５、コマンド入力ラッチ回路４０６、コントロールロジック回路４０７、アドレス入力ラッチ回路４０８及びデータ入出力回路４０９を備え、記憶領域４１０に情報を記憶する処理又は記憶領域４１０から情報を読み出す処理を制御する。
【００１９】
外部電源端子ＶＤＤＰは、電源線ＶＤＤにより、電源電圧生成回路２００、保護トランジスタ１ａ、及び入力端子の保護トランジスタ７１〜７３に接続される。外部電源端子ＶＤＤＰの電源電位Ｖｄｄが各部に印加される。また、接地端子ＧＮＤＰは、電源線ＧＮＤにより、電源電圧生成回路２００、記憶領域４１０、制御信号発生回路４０５、コマンド入力ラッチ回路４０６、コントロールロジック回路４０７、アドレス入力ラッチ回路４０８、データ入出力回路４０９、保護トランジスタ１ａ、及び入力端子の保護トランジスタ７１〜７３に接続される。
【００２０】
電源電圧生成回路２００は、記憶領域４１０及び周辺回路部４２０に、内部電源線ＶＤＤＩにより接続される。また、電源電圧生成回路２００は、記憶領域４１０及び保護トランジスタ１ａに、電源線ＶＰＰ及びＶＢＢにより接続される。
また、電源電圧生成回路２００は、電源電位Ｖｄｄより内部電源電位Ｖｄｄｉを生成し、記憶領域４１０及び周辺回路部４２０に内部電源線ＶＤＤＩを介して電源電位Ｖｄｄｉを印加する。電源電位Ｖｄｄｉは、ＤＲＡＭ４００の内部で使用する電源電位であり、外部電源の電位Ｖｄｄを降圧して生成する。
また、電源電圧生成回路２００は、記憶領域４１０が使用する電源電位Ｖｐｐ及びＶｂｂを電源電位Ｖｄｄ及び電源線ＧＮＤの電位により生成する。電源電圧生成回路２００は、電源電位Ｖｐｐ及びＶｂｂをそれぞれ電源線ＶＰＰ及びＶＢＢを介して、記憶領域４１０及び保護トランジスタ１ａに印加する。電源電位Ｖｐｐは、電源電位Ｖｄｄを昇圧して生成し、電源電位Ｖｄｄより高い電位である。また、電源電位Ｖｂｂは、電源線ＧＮＤの電位を降圧して生成し、電源線ＧＮＤの電位より低い電位である。
【００２１】
ＥＳＤ保護回路１００ａは、入出力端子ＤＱＰ、保護トランジスタ１ａ、及びデータ入出力回路４０９の一部分を含む。
保護トランジスタ１ａは、入出力端子ＤＱＰとデータ入出力回路４０９との間に接続され、入出力端子ＤＱＰにＥＳＤによるサージ電圧が入った場合に、ＤＲＡＭ４００の内部回路が損傷するのを防止する。
入力端子の保護トランジスタ７１は、入力端子ＣＬＫＰと制御信号発生回路４０５との間に配置される。入力端子の保護トランジスタ７２は、入力端子ＣＭＤＰとコマンド入力ラッチ回路４０６との間に配置される。入力端子の保護トランジスタ７３は、入力端子ＡＤＤＰとアドレス入力ラッチ回路４０８との間に配置される。入力端子の保護トランジスタ７１〜７３は、入力端子ＣＬＫＰ、ＣＭＤＰ及びＡＤＤＰにＥＳＤによるサージ電圧が入った場合に、ＤＲＡＭ４００の内部回路が損傷するのを防止する。入力端子の保護トランジスタ７１〜７３は、図示しないＰＭＯＳトランジスタと図示しないＮＭＯＳトランジスタを備える。図示しないＰＭＯＳトランジスタのゲート端子には、電源電位Ｖｄｄが印加される。また、図示しないＮＭＯＳトランジスタのゲート端子には、電源線ＧＮＤの電位が印加される。
【００２２】
また、図２におけるメモリセルアレイ４０１は、複数のワード線（Ｗ１〜Ｗｍ）、複数のビット線（ＢＬ１Ｔ〜ＢＬｎＴ，ＢＬ１Ｂ〜ＢＬｎＢ）並びにこれらワード線及びビット線の交点に配置された複数のメモリセル（ｍ×ｎ個のメモリセル）からなる。また、センスアンプ回路４０４は、複数のセンスアンプ（Ｓ１〜Ｓｎ）が設けられ、それぞれビット線対（ＢＬ１Ｔ、ＢＬ１Ｂ）〜（ＢＬｎＴ、ＢＬｎＢ）の差電圧を増幅し、メモリセルの記憶情報を読み出す。電源電位Ｖｐｐは、メモリセルにアクセスする際にブースト電圧として使用され、ワード線に印加される。また、電源電位Ｖｂｂは、メモリセルが記憶する情報の損失を防ぐために、バックバイアス電圧としてメモリセルのバルク（バックゲート）に印加される。
【００２３】
図３は、本実施形態によるＥＳＤ保護回路１００ａを示すブロック図である。
図３において、保護トランジスタ１ａは、ＰＭＯＳトランジスタ１０ａ及び１４とＮＭＯＳトランジスタ２０ａ及び２４とを有する。また、ＰＭＯＳトランジスタ１０ａは、並列接続される複数のＰＭＯＳトランジスタ１１〜１３を含む。また、ＮＭＯＳトランジスタ２０ａは、並列接続される複数のＮＭＯＳトランジスタ２１〜２３を含む。
この図において、図１と同じ構成には同一の符号を付す。
【００２４】
ＰＭＯＳトランジスタ１１〜１４は、電源線ＶＤＤと信号線Ｎ３との間に配置される。また、ＰＭＯＳトランジスタ１０ａのゲート端子は、電源線ＶＰＰが接続され、電源電位Ｖｄｄより高い電源電位Ｖｐｐが印加される。電源電位Ｖｐｐは、電源電圧生成回路２００より印加される。また、ＰＭＯＳトランジスタ１４のゲート端子は、出力ドライバ３の制御信号Ｎ１が接続される。ＰＭＯＳトランジスタ１４は、ＥＳＤの保護トランジスタとしての機能と出力ドライバとしての機能を兼ねる。
ＮＭＯＳトランジスタ２１〜２４は、電源線ＧＮＤと信号線Ｎ３との間に配置される。また、ＮＭＯＳトランジスタ２０ａのゲート端子は、電源線ＶＢＢが接続され、電源線ＧＮＤの電位より低い電源電位Ｖｂｂが印加される。電源電位Ｖｂｂは、電源電圧生成回路２００より印加される。また、ＮＭＯＳトランジスタ２４のゲート端子は、出力ドライバ３の制御信号Ｎ２が接続される。ＮＭＯＳトランジスタ２４は、ＥＳＤの保護トランジスタとしての機能と出力ドライバとしての機能を兼ねる。
なお、出力ドライバ３は、図２のデータ入出力回路４０９の一部である。また、図示は省略するが信号線Ｎ３は入力信号としても使用され、データ入出力回路４０９内に接続されるものとする。また、図２の入出力端子ＤＱＰは、複数の信号端子からなり、１つの信号端子を示す場合は、信号端子２とする。
なお、図示を省略するが、ＰＭＯＳトランジスタ１１〜１４のバックゲート端子は、電源線ＶＤＤに接続される。また、図示を省略するが、ＮＭＯＳトランジスタ２１〜２４のバックゲート端子は、電源線ＧＮＤに接続される。
【００２５】
次に、本実施形態の動作について説明する。
まず、ＤＲＡＭ４００の通常動作態における動作を説明する。この状態では、電源線ＧＮＤが接地（０Ｖ）され、電源線ＶＤＤに電源線ＧＮＤの電位より高い電位Ｖｄｄが印加されるものとする。
図２において、ＤＲＡＭ４００は、周辺回路部４２０により、記憶領域４１０への書き込み処理、又は記憶領域４１０からの読み出し処理を行う。外部クロック信号ＣＬＫに基づいて、制御信号発生回路４０５で内部クロック信号４１１を発生させ、コマンド信号ＣＭＤ及び外部アドレス信号ＡＤＤを、それぞれコマンド入力ラッチ回路４０６及びアドレス入力ラッチ回路４０８に取り込む。コマンド信号ＣＭＤは、コマンド入力ラッチ回路４０６でデコードされた後、コントロールロジック回路４０７に供給される。
【００２６】
コントロールロジック回路４０７は、入力されたコマンドに応じてＸアドレス系コントロール信号４１２、Ｙアドレス系コントロール信号４１４等を発生する。また、コントロールロジック回路４０７は、メモリセルアレイ４０１のメモリセルへ書き込み、又は読み出しの動作を行う。また、アドレス入力ラッチ４０８は、Ｘアドレス信号４１３及びＹアドレス信号４１５を記憶領域４１０に出力する。メモリセルへのデータ書き込み又は読み出し動作は、データ入出力回路４０９、データバス４１６及びセンスアンプ回路４０４を介して、データ入出力端子ＤＱＰを介して入出力されるデータ入出力信号ＤＱに従って行われる。
【００２７】
また、図３において、信号線Ｎ３は、出力制御線Ｎ１及びＮ２の状態により、３つの状態を取り得る。３つの状態とは、電位Ｖｄｄの状態であるＨ状態、０Ｖの状態であるＬ状態、及び出力を停止したＨｉ−Ｚ状態の３種類の出力状態である。出力制御線Ｎ１及びＮ２がＨ状態の場合、ＰＭＯＳトランジスタ３０及び１４がオフし、ＮＭＯＳトランジスタ４０及び２４がオンする。これにより、信号線Ｎ３は、Ｌ状態になる。また、出力制御線Ｎ１及びＮ２がＬ状態の場合、ＰＭＯＳトランジスタ３０及び１４がオンし、ＮＭＯＳトランジスタ４０及び２４がオフする。これにより、信号線Ｎ３は、Ｈ状態になる。また、出力制御線Ｎ１がＨ状態、且つＮ２がＬ状態の場合、ＰＭＯＳトランジスタ３０、１４、及びＮＭＯＳトランジスタ４０、２４の全てのトランジスタがオフする。これにより、信号線Ｎ３は、Ｈｉ−Ｚ状態になる。いずれの場合においても、信号線Ｎ３は、電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位となる。
【００２８】
信号線Ｎ３が電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位である場合、保護トランジスタ１ａのＰＭＯＳトランジスタ１０ａは、ゲート端子にＶｄｄより高い電位Ｖｐｐが印加されるため、オフ状態となる。このため、ＰＭＯＳトランジスタ１０ａは、信号線Ｎ３に出力される出力信号に影響を与えない。
また、ＰＭＯＳトランジスタ１０ａのゲート端子―ソース端子間の電圧であるＶｇｓＰは、Ｖｔｈの極性とは逆方向の極性電圧が印加された状態（逆バイアスをかけた状態）にある。この状態における、ＰＭＯＳトランジスタ１０ａのオフリーク電流ＩｏｆｆＰに関する動作は、第１の実施形態における、ＰＭＯＳトランジスタ１０の動作と同様である。そのため、ＶｇｓＰが０Ｖである場合に比べ、ＰＭＯＳトランジスタ１０ａのオフリーク電流ＩｏｆｆＰは低減する。
【００２９】
また、信号線Ｎ３が電源線ＧＮＤの電位（０Ｖ）からＶｄｄの間の電位である場合、保護トランジスタ１ａのＮＭＯＳトランジスタ２０ａは、ゲート端子に０Ｖより低い電位Ｖｂｂが印加されるため、オフ状態となる。このため、ＮＭＯＳトランジスタ２０ａは、信号線Ｎ３に出力される出力信号に影響を与えない。
また、ＮＭＯＳトランジスタ２０ａのゲート端子―ソース端子間の電圧であるＶｇｓＮは、Ｖｔｈとは逆の電圧が印加された状態である。この状態における、ＮＭＯＳトランジスタ２０ａのオフリーク電流ＩｏｆｆＮに関する動作は、第１の実施形態における、ＮＭＯＳトランジスタ２０の動作と同様である。そのため、ＶｇｓＮが０Ｖである場合に比べ、ＮＭＯＳトランジスタ２０ａのオフリーク電流ＩｏｆｆＮは低減する。
【００３０】
次に、信号端子２に静電気放電によるサージ電圧が入った場合の動作を説明する。信号端子２にＥＳＤによるサージ電圧が入ると、信号端子２と電源線ＶＤＤとの間又は信号端子２と電源線ＧＮＤとの間に大きな電位差が生じる。信号端子２と電源線ＶＤＤとの間に大きな電位差が生じた場合、ＰＭＯＳトランジスタ１１〜１４がブレークダウンして、電源線ＶＤＤと信号端子２とが導通する。また、信号端子２と電源線ＧＮＤとの間に大きな電位差が生じた場合、ＮＭＯＳトランジスタ２１〜２４がブレークダウンして、電源線ＧＮＤと信号端子２とが導通する。これらにより、ＥＳＤによる電荷が、電源線ＶＤＤ又は電源線ＧＮＤに放電される。その結果、電位上昇が抑制されＤＲＡＭ４００の内部回路（データ入出力回路４０９）の損傷が防止される。
【００３１】
以上のように、ＤＲＡＭ４００は、ＥＳＤ保護回路１００ａと電源電圧生成回路２００とを備える。電源電圧生成回路２００は、電源線ＶＤＤの電位Ｖｄｄより高い電源電位Ｖｐｐと、電源線ＧＮＤの電位より低い電源電位Ｖｂｂを生成する。また、電源電圧生成回路２００は、ＥＳＤ保護回路１００ａに電源電位Ｖｐｐ及びＶｂｂを印加する。これにより、ＥＳＤ保護回路１００ａのＰＭＯＳトランジスタ１０ａのゲート端子は、電源電位Ｖｐｐが印加される。また、ＮＭＯＳトランジスタ２０ａのゲート端子は、電源電位Ｖｂｂが印加される。これにより、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａのゲート端子―ソース端子間の電圧（ＶｄｓＰ及びＶｄｓＮ）は、Ｖｔｈと逆方向の電圧値となる。これにより、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａの単位ゲート幅当たりのオフリーク電流が低減される。そのため、ＤＲＡＭ４００は、入出力端子ＤＱＰの端子リーク電流を低減できる。また、入出力端子ＤＱＰの端子リーク電流を低減できるので、ＤＲＡＭ４００は、端子リーク電流の要求仕様が厳しいＤＤＲ２規格などに対応することができる。
【００３２】
また、上述の通り、ＥＳＤ保護回路１００ａは、保護トランジスタ１ａによるオフリーク電流を低減できる。このため、出力ドライバ３のＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０のゲート幅の値を大きくすることができる。本実施形態において、保護トランジスタ１ａの一部であるＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ２４を出力ドライバとして機能するようにした。これにより、入出力端子ＤＱＰは、駆動能力が向上して、信号の出力速度が速い交流規格に対応することができる。また、保護トランジスタ１ａによるオフリーク電流を低減できるので、ＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａのゲート幅の値を大きくすることができる。これにより、ＤＲＡＭ４００は、ＥＳＤ耐圧を高めることができる。
【００３３】
＜第３の実施形態＞
以下、本発明の第３の実施形態によるＥＳＤ保護回路及びＤＲＡＭ４００について図面を参照して説明する。
図４は、本実施形態におけるＤＲＡＭ４００ａの構成を示すブロック図である。
図４において、ＤＲＡＭ４００ａは、電源電圧生成回路２００、記憶領域４１０、周辺回路部４２０、ＥＳＤ保護回路１００ｂ、及び入力端子の保護トランジスタ７１〜７３を備える。この図において、図２と同じ構成には同一の符号を付す。
【００３４】
ＥＳＤ保護回路１００ｂは、入出力端子ＤＱＰ、保護トランジスタ１ａ、電圧変換回路５、６及びデータ入出力回路４０９の一部分を含む。
電圧変換回路５は、電源電圧生成回路２００と保護トランジスタ１ａの間に配置される。また、電圧変換回路５は、電源電圧生成回路２００が生成する電源電位Ｖｐｐを保護トランジスタ１ａに印加が許容される範囲の電位にレベル変換する。
電圧変換回路６は、電源電圧生成回路２００と保護トランジスタ１ａの間に配置される。また、電圧変換回路６は、電源電圧生成回路２００が生成する電源電位Ｖｂｂを保護トランジスタ１ａに印加が許容される範囲の電位にレベル変換する。
【００３５】
図５は、本実施形態によるＥＳＤ保護回路１００ｂを示すブロック図である。
図５において、ＰＭＯＳトランジスタ１０ａのゲート端子と電源電圧生成回路２００が生成する電源電位Ｖｐｐの電源線ＶＰＰとの間に電圧変換回路５が配置される。また、ＮＭＯＳトランジスタ２０ａのゲート端子と電源電圧生成回路２００が生成する電源電位Ｖｂｂの電源線ＶＢＢとの間に電圧変換回路６が配置される。
この図において、図３と同じ構成には同一の符号を付す。
【００３６】
電圧変換回路５は、ＰＭＯＳトランジスタ５０を備える。ＰＭＯＳトランジスタ５０は、電源線ＶＰＰとＰＭＯＳトランジスタ１０ａのゲート端子との間に配置される。また、ＰＭＯＳトランジスタ５０は、ゲート端子とドレイン端子が接続されるダイオード接続によって構成され、電源電位ＶｐｐからＶｔｈ分の電圧を降下させた電位をＰＭＯＳトランジスタ１０ａのゲート端子に印加する。
電圧変換回路６は、ＮＭＯＳトランジスタ６０を備える。ＮＭＯＳトランジスタ６０は、電源線ＶＢＢとＮＭＯＳトランジスタ２０ａのゲート端子との間に配置される。また、ＮＭＯＳトランジスタ６０は、ゲート端子とドレイン端子が接続されるダイオード接続によって構成され、電源電位ＶｂｂからＶｔｈ分の電圧を上昇させた電位をＮＭＯＳトランジスタ２０ａのゲート端子に印加する。
なお、図示を省略するが、ＰＭＯＳトランジスタ５０のバックゲート端子は、電源線ＶＰＰに接続される。また、図示を省略するが、ＮＭＯＳトランジスタ６０のバックゲート端子は、電源線ＶＢＢに接続される。
【００３７】
次に、本実施形態の動作について説明する。
まず、ＤＲＡＭ４００ａの通常動作状態における動作を説明する。この状態では、電源線ＧＮＤが接地（０Ｖ）され、電源線ＶＤＤに電源線ＧＮＤの電位より高い電位Ｖｄｄが印加されるものとする。
図４において、周辺回路部４２０及び記憶領域４１０に関する動作は、第２の実施形態のＤＲＡＭ４００と同様である。
【００３８】
また、図５において、ＥＳＤ保護回路１００ｂの基本的な動作は、第２の実施形態のＥＳＤ保護回路１００ａと同様である。本実施形態において、以下の２点が第２の実施形態のＥＳＤ保護回路１００ａと異なる。
第１に、本実施形態において電源電位Ｖｄｄより高い電位に、電源電位Ｖｐｐを電圧変換回路５により電圧変換した電位を使用する。ＰＭＯＳトランジスタ１０ａのゲート端子は、ダイオード接続されたＰＭＯＳトランジスタ５０により、電源電位ＶｐｐよりＶｔｈ分降下した電位が印加される。このＰＭＯＳトランジスタ５０が印加する電位は、電源電圧Ｖｄｄより高く、且つ、ＰＭＯＳトランジスタ１０ａのゲート端子に印加が許容される範囲の電位である。印加が許容される範囲の電位は、使用する半導体製造のプロセスルールの評価用ウエハによる測定で決定し、ＰＭＯＳトランジスタ１０ａのゲート端子が破損しない範囲の電位である。
第２に、本実施形態において電源線ＧＮＤの電位より低い電位に、電源電位Ｖｂｂを電圧変換回路６により電圧変換した電位を使用する。ＰＭＯＳトランジスタ１０ａのゲート端子は、ダイオード接続されたＮＭＯＳトランジスタ６０により、電源電位ＶｂｂよりＶｔｈ分上昇した電位が印加される。このＮＭＯＳトランジスタ６０が印加する電位は、電源線ＧＮＤの電位より低く、且つ、ＮＭＯＳトランジスタ２０ａのゲート端子に印加が許容される範囲の電位である。印加が許容される範囲の電位は、使用する半導体製造のプロセスルールの評価用ウエハによる測定で決定し、ＮＭＯＳトランジスタ２０ａのゲート端子が破損しない範囲の電位である。
【００３９】
上述した２点において動作が異なるが、ＰＭＯＳトランジスタ１０ａのゲート端子に電源電位Ｖｄｄより高い電位が印加され、ＮＭＯＳトランジスタ２０ａのゲート端子に電源線ＧＮＤの電位より低い電位が印加される。このため、ＶｇｓＰ及びＶｇｓＮは、Ｖｔｈの極性とは逆方向の極性電圧が印加された状態（逆バイアスをかけた状態）にある。従って、ＶｇｓＰ及びＶｇｓＮが０Ｖである場合に比べ、ＰＭＯＳトランジスタ１０ａのオフリーク電流ＩｏｆｆＰ、及びＮＭＯＳトランジスタ２０ａのオフリーク電流ＩｏｆｆＮは低減する。
また、信号端子２に静電気放電によるサージ電圧が入った場合の動作は、第２の実施形態のＥＳＤ保護回路１００ａの動作と同様である。
【００４０】
以上のように、ＤＲＡＭ４００ａは、ＥＳＤ保護回路１００ｂと電源電圧生成回路２００とを備える。電源電圧生成回路２００は、電源線ＶＤＤの電位Ｖｄｄより高い電源電位Ｖｐｐと、電源線ＧＮＤの電位より低い電源電位Ｖｂｂを生成する。また、電源電圧生成回路２００は、ＥＳＤ保護回路１００ｂに電源電位Ｖｐｐ及びＶｂｂを印加する。また、ＥＳＤ保護回路１００ｂは、電圧変換回路５、６を備える。電圧変換回路５は、電源電位Ｖｐｐから、ＰＭＯＳトランジスタ１０ａのゲート端子に印加が許容される範囲の電位にレベル変換して、ＰＭＯＳトランジスタ１０ａのゲート端子に印加する。また、電圧変換回路６は、電源電位Ｖｂｂから、ＮＭＯＳトランジスタ２０ａのゲート端子に印加が許容される範囲の電位にレベル変換して、ＮＭＯＳトランジスタ２０ａのゲート端子に印加する。これらにより、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａのゲート端子―ソース端子間の電圧（ＶｄｓＰ及びＶｄｓＮ）は、Ｖｔｈと逆方向の電圧値となる。これにより、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａの単位ゲート幅当たりのオフリーク電流が低減される。そのため、ＤＲＡＭ４００ａは、入出力端子ＤＱＰの端子リーク電流を低減できる。また、入出力端子ＤＱＰの端子リーク電流を低減できるので、ＤＲＡＭ４００ａは、端子リーク電流の要求仕様が厳しいＤＤＲ２規格などに対応することができる。
【００４１】
また、上述の通り、ＥＳＤ保護回路１００ｂは、保護トランジスタ１ａによるオフリーク電流を低減できる。このため、出力ドライバ３のＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０のゲート幅の値を大きくすることができる。本実施形態において、保護トランジスタ１ａの一部であるＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ２４を出力ドライバとして機能するようにした。これにより、入出力端子ＤＱＰは、駆動能力が向上して、信号の出力速度が速い交流規格に対応することができる。また、保護トランジスタ１ａによるオフリーク電流を低減できるので、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａのゲート幅の値を大きくすることができる。これにより、ＤＲＡＭ４００は、ＥＳＤ耐圧を高めることができる。
また、電圧変換回路５及び６により、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａのそれぞれのゲート端子に印加が許容される範囲の電位にレベル変換して印加する。これにより、電源電圧生成回路２００が生成した電源電位Ｖｐｐ及びＶｂｂと保護トランジスタ１ａの耐圧特性が合致しない場合に保護トランジスタ１ａの損傷を防止できる。
【００４２】
なお、本発明の実施形態によれば、ＥＳＤ保護回路１００は、保護トランジスタ１であるＰＭＯＳトランジスタ１０（又はＮＭＯＳトランジスタ２０）を備える。ＰＭＯＳトランジスタ１０（又はＮＭＯＳトランジスタ２０）は、ドレイン端子とソース端子が半導体装置の信号端子２と電源線ＶＤＤ（又は電源線ＧＮＤ）とにそれぞれ接続される。また、ソース端子に印加される電源線ＧＮＤの電位よりも絶対値が大きく、ゲート端子とソース端子間の制御電圧ＶｇｓＰ（又はＶｇｓＮ）が逆バイアスとなる電位Ｖｈ（又はＶｌ）が、ＰＭＯＳトランジスタ１０（又はＮＭＯＳトランジスタ２０）のゲート端子に印加される。
これにより、ＰＭＯＳトランジスタ１０（又はＮＭＯＳトランジスタ２０）のゲート端子―ソース端子間の電圧（ＶｄｓＰ及びＶｄｓＮ）は、Ｖｔｈと逆方向の電圧値となる。そのため、この状態では、ＰＭＯＳトランジスタ１０（又はＮＭＯＳトランジスタ２０）の単位ゲート幅当たりのオフリーク電流が、ＶｄｓＰ及びＶｄｓＮが０Ｖである場合より、低減される。そのため、ＥＳＤ保護回路１００は、信号端子２の端子リーク電流を低減できる。また、信号端子２の端子リーク電流を低減できるので、ＥＳＤ保護回路１００は、端子リーク電流の要求仕様が厳しいＤＤＲ２規格などに対応することができる。
【００４３】
また、ＥＳＤ保護回路１００（又は１００ａ）は、保護トランジスタ１（又は１ａ）を備える。保護トランジスタ１（又は１ａ）は、ＰＭＯＳトランジスタ１０（又は１０ａ）及びＮＭＯＳトランジスタ２０（又は２０ａ）を有する。ＰＭＯＳトランジスタ１０（又は１０ａ）は、半導体装置の信号端子２と電源線ＶＤＤとの間に接続され、電源電位Ｖｄｄより高い電位Ｖｈ（又は電源電位Ｖｐｐ）が、ゲート端子に印加される。ＮＭＯＳトランジスタ２０（又は２０ａ）は、半導体装置（又はＤＲＡＭ４００）の信号端子２と電源線ＧＮＤとの間に接続され、電源線ＧＮＤの電位より低い電位Ｖｌ（又は電源電位Ｖｂｂ）が、ゲート端子に印加される。
これにより、ＰＭＯＳトランジスタ１０（又は１０ａ）及びＮＭＯＳトランジスタ２０（又は２０ａ）の単位ゲート幅当たりのオフリーク電流が低減される。そのため、ＥＳＤ保護回路１００は、信号端子２の端子リーク電流を低減できる。また、信号端子２の端子リーク電流を低減できるので、ＥＳＤ保護回路１００（又は１００ａ）は、端子リーク電流の要求仕様が厳しいＤＤＲ２規格などに対応することができる。
【００４４】
また、電源電位Ｖｄｄより高い電位は、電源電位Ｖｄｄより高い電源線ＶＰＰの電位Ｖｐｐから、ＰＭＯＳトランジスタ１０ａのゲート端子の許容電圧範囲の電位に変換した電位である。また、電源線ＧＮＤの電位より低い電位は、電源線ＧＮＤの電位より低い電源線ＶＢＢの電位Ｖｂｂから、ＮＭＯＳトランジスタ２０ａのゲート端子の許容電圧範囲の電位に変換した電位である。
これにより、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａの単位ゲート幅当たりのオフリーク電流が低減される。そのため、ＥＳＤ保護回路１００は、信号端子２の端子リーク電流を低減できる。また、電源電位ＶｐｐとＰＭＯＳトランジスタ１０ａの耐圧特性が合致しない場合に、ＥＳＤ保護回路１００ｂは対応できる。また、電源電位ＶｂｂとＮＭＯＳトランジスタ２０ａの耐圧特性が合致しない場合に、ＥＳＤ保護回路１００ｂは、保護トランジスタ１ａの損傷を防止できる。
【００４５】
また、信号端子２は、半導体装置から外部装置に信号を出力する出力端子である。
また、保護トランジスタ１ａは、並列接続される複数のＰＭＯＳトランジスタ１１〜１４及び並列接続される複数のＮＭＯＳトランジスタ２１〜２４を含む。複数のＰＭＯＳトランジスタ１１〜１４及び複数のＮＭＯＳトランジスタ２１〜２４の内の一部のＰＭＯＳトランジスタ１４及び一部のＮＭＯＳトランジスタ２４の少なくともいずれか一方に、出力信号を制御する制御信号（Ｎ１及びＮ２のいずれか一方）を接続する。少なくともＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ２４のいずれか一方が信号出力用のトランジスタを兼ねる。
これにより、保護トランジスタ１ａは、製造マスクの配線部分を変更することで、出力用トランジスタに使用するゲート幅と保護トランジスタに使用するゲート幅の割合を容易に変更できる。このため、ＥＳＤ保護回路１００ａ（又は１００ｂ）は、配線部分の変更により、信号端子２の出力駆動能力とＥＳＤ耐圧を必要に応じて、容易に調整できる。
【００４６】
また、信号端子２は、出力端子と外部装置から半導体装置に信号を取り込む入力端子を兼ねる入出力端子、もしくは、外部装置から半導体装置に信号を取り込む入力端子である。
これにより、入出力端子及び入力端子の端子リーク電流を低減できる。
【００４７】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。保護トランジスタ１（又は１ａ）として、ＰＭＯＳトランジスタ１０（又は１０ａ）及びＮＭＯＳトランジスタ２０（又は２０ａ）を備える形態を説明したが、いずれか一方を備える形態でも良い。また、ＰＭＯＳトランジスタ１０ａ及びＮＭＯＳトランジスタ２０ａをそれぞれ並列接続される３つのトランジスタを含む形態を説明したが、他の数のトランジスタを並列接続して含む形態でも良い。また、ＰＭＯＳトランジスタ１０、１２、３０、及びＮＭＯＳトランジスタ２０、２４、４０についても同様に、並列接続される複数のトランジスタを含む形態でも良い。また、ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ２４は、いずれか一方の形態でも良い。
【００４８】
また、信号端子２は、出力端子及び入出力端子の形態を説明したが、入力端子に適用しても良い。また、ＤＲＡＭ４００（又は４００ａ）は、入出力端子ＤＱＰに保護トランジスタ１ａを適用した形態を説明したが、これに限定されるものではない。例えば、ＤＲＡＭ４００（又は４００ａ）の入力端子の保護トランジスタ７１〜７３に、保護トランジスタ１を適用しても良い。また、信号端子２と半導体装置の内部回路の間に抵抗素子を挿入しても良い。
また、ＭＯＳトランジスタを使用した形態を説明したが、信号端子２と電源線ＶＤＤ（又はＧＮＤ）との間に接続されたトランジスタの制御端子に、以下の電位が印加されることにより、オフリーク電流が低減できるトランジスタであれば、他のトランジスタに変更しても良い。その電位とは、信号端子２と電源線ＶＤＤ（又はＧＮＤ）との間が導通状態になる電位から、電源線ＶＤＤ（又はＧＮＤ）の電位を超えてシフトした電位であり、すなわち、制御電圧が逆バイアスとなる電位である。
また、第２、３の実施形態において、ＤＲＡＭ４００（又は４００ａ）にＥＳＤ保護回路１００ａ（又は１００ｂ）を備えた形態を説明したが、ＥＳＤ保護回路１００ａ（又は１００ｂ）を備えた構成であれば、他の構成の半導体装置としても良い。
【００４９】
また、第３の実施形態において、電圧変換回路５に、ダイオード接続したＰＭＯＳトランジスタ５０を使用する形態を説明したが、他の形態による方法で電圧変換しても良い。また、ダイオード接続したＰＭＯＳトランジスタは、複数個を直列に接続した形態でも良い。この場合、ダイオード接続したＰＭＯＳトランジスタの数により、電源電位Ｖｐｐからのシフト量を調整できる。また、電圧変換回路６に、ダイオード接続したＮＭＯＳトランジスタ６０を使用する形態を説明したが、他の方法により電圧変換しても良い。また、ダイオード接続したＮＭＯＳトランジスタは、複数個を直列に接続した形態でも良い。この場合、ダイオード接続したＮＭＯＳトランジスタの数により、電源電位Ｖｂｂからのシフト量を調整できる。
【００５０】
１、１ａ  保護トランジスタ
２  信号端子
３  出力ドライバ
５、６  電圧変換回路
１０、１０ａ、１１、１２、１３、１４、３０、５０  ＰＭＯＳトランジスタ
２０、２０ａ、２１、２２、２３、２４、４０、６０  ＮＭＯＳトランジスタ
７１、７２、７３  入力端子の保護トランジスタ
１００、１００ａ、１００ｂ  ＥＳＤ保護回路
２００  電源電圧生成回路
４００、４００ａ  ＤＲＡＭ
４０１  メモリセルアレイ
４０２  Ｘデコーダ回路
４０３  Ｙデコーダ回路
４０４  センスアンプ回路
４０５  制御信号発生回路
４０６  コマンド入力ラッチ回路
４０７  コントロールロジック回路
４０８  アドレス入力ラッチ回路
４０９  データ入出力回路
４１０  記憶領域
４１１  内部クロック信号
４１２  Ｘアドレス系コントロール信号
４１３  Ｘアドレス信号
４１４  Ｙアドレス系コントロール信号
４１５  Ｙアドレス信号
４１６  データバス
４２０  周辺回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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