(57)【要約】【目的】高利得であり且つ高速動作が可能な差動増幅器を提供することを目的とする。【構成】第１及び第２入力端子に夫々入力された信号同士の差分を表す信号及びその位相反転信号を夫々第１及び第２出力端子を介して出力する差動増幅器に、オン状態時に第１入力端子及び第２出力端子同士を短絡する第１スイッチング素子と、オン状態時に第２入力端子及び第１出力端子同士を短絡する第２スイッチング素子と、オン状態時に第１及び第２出力端子同士を短絡する第３スイッチング素子と、を設ける。この際、第１及び第２スイッチング素子を共にオフ状態に設定しつつ第３スイッチング素子を所定期間だけオン状態に設定した後、第３スイッチング素子をオフ状態に切り替えると共に第１及び第２スイッチング素子を共にオン状態に切り替える。【選択図】図１
2011097520.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２入力端子に夫々入力された信号同士の差分を表す差分信号を第１出力端子を介して出力すると共に、前記差分信号の位相を反転させた反転差分信号を第２出力端子を介して出力する差動増幅器であって、
オン状態時に前記第１入力端子及び前記第２出力端子同士を短絡する第１スイッチング素子と、
オン状態時に前記第２入力端子及び前記第１出力端子同士を短絡する第２スイッチング素子と、
オン状態時に前記第１出力端子及び前記第２出力端子同士を短絡する第３スイッチング素子と、
前記第１及び第２スイッチング素子を共にオフ状態に設定しつつ前記第３スイッチング素子を所定期間だけオン状態に設定する出力短絡行程を実行した後、前記第３スイッチング素子をオフ状態に切り替えると共に前記第１及び第２スイッチング素子を共にオン状態に切り替える初期化行程を実行する制御部と、を備えたことを特徴とする差動増幅器。
【請求項２】
所定サンプリング周期毎に前記第１及び第２入力端子各々に入力信号を供給するサンプルホールド部を更に備え、
前記制御部は、前記初期化行程の実行後に前記入力信号の各々を前記第１及び第２入力端子に供給させるべく前記サンプルホールド部を制御することを特徴とする請求項１記載の差動増幅器。
【請求項３】
ラッチイネーブル信号に応じて前記第１出力端子上の信号を前記差分信号として取り込んで出力すると共に前記第２出力端子上の信号を前記反転差分信号として取り込んで出力するラッチ部を更に備え、
前記制御部は、前記出力短絡行程の直前に前記ラッチイネーブル信号を前記ラッチ部に供給することを特徴とする請求項１又は２記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力信号のレベル差に対応した信号を出力する差動増幅器に関するものである。
【背景技術】
【０００２】
上記したような差動増幅器として、カレントミラー回路を備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の差動増幅器が知られている（例えば、特許文献１の第２図参照）。かかる差動増幅器では、アナログの入力信号Ｓ１及びＳ２を夫々ｎチャネルＭＯＳトランジスタ１及び２各々のゲートに入力する。これにより、入力信号Ｓ１に対応した電流がカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ３を介してｎチャネルＭＯＳトランジスタ１に流れ込む。これと同時に、入力信号Ｓ２に対応した電流がカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ４を介してｎチャネルＭＯＳトランジスタ２に流れ込む。この際、ｎチャネルＭＯＳトランジスタ２とｐチャネルＭＯＳトランジスタ３との接続点上に、入力信号Ｓ１及びＳ２のレベル差に対応した差分出力信号が得られる。
【０００３】
ところで、オペアンプによる差動増幅器では、正確な出力結果を得るべく、差動増幅対象となる入力信号が供給される直前に、その入出力電圧がオペアンプの自己バイアス電圧の状態で安定していることが好ましい。
【０００４】
しかしながら、差動増幅器のカレントミラー回路として、高利得のものを採用すると、大振幅のアナログ信号が入力された場合、或いはサンプリング周期が長い場合にはオペアンプの出力が飽和して、カレントミラー回路を為すＭＯＳトランジスタが線形領域で動作してしまう。従って、このような状態にある場合には、例え差動増幅器の入力及び出力間を短絡させても、ＭＯＳトランジスタの動作領域を線形領域から飽和領域に移行させるまでに比較的長い時間がかかってしまい、処理速度が低下してしまうという問題が生じた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０４−１９２６１９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、高利得であり且つ高速動作が可能な差動増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による差動増幅器は、第１及び第２入力端子に夫々入力された信号同士の差分を表す差分信号を第１出力端子を介して出力すると共に、前記差分信号の位相を反転させた反転差分信号を第２出力端子を介して出力する差動増幅器であって、オン状態時に前記第１入力端子及び前記第２出力端子同士を短絡する第１スイッチング素子と、オン状態時に前記第２入力端子及び前記第１出力端子同士を短絡する第２スイッチング素子と、オン状態時に前記第１出力端子及び前記第２出力端子同士を短絡する第３スイッチング素子と、前記第１及び第２スイッチング素子を共にオフ状態に設定しつつ前記第３スイッチング素子を所定期間だけオン状態に設定する出力短絡行程を実行した後、前記第３スイッチング素子をオフ状態に切り替えると共に前記第１及び第２スイッチング素子を共にオン状態に切り替える初期化行程を実行する制御部と、を備える。
【発明の効果】
【０００８】
本発明においては、オペアンプとしての差動増幅器の入出力電圧をオペアンプの自己バイアス電圧の状態で安定させるべく、差動増幅器の入力端子と出力端子とを短絡するにあたり、その直前に、互いに位相反転した信号を出力する出力端子同士を所定期間だけ短絡するようにしている。
【０００９】
これにより、大振幅の信号が入力されたが故に差動増幅器の負荷トランジスタが線形領域での動作状態にあっても、これを直ちに飽和領域に復帰させることが可能となる。よって、その後、差動増幅器の入力端子と出力端子とを短絡すると、短期間で、その入出力電圧が共にオペアンプの自己バイアス電圧と等しくなり、その状態が安定化する。従って、本発明によれば、大振幅の信号入力によって負荷トランジスタが線形領域での動作状態に移行してしまうという高利得型の差動増幅器を、高速に動作させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明による差動増幅器の構成を示す図である。
【図２】制御部４による制御動作を説明する為のタイムチャートを示す図である。
【図３Ａ−３Ｂ】出力短絡行程ＳＴ４を実行した場合と実行しなかった場合における出力端子ｏｕｔｐ上の電圧推移の差異を対比する為の図である。
【発明を実施するための形態】
【００１１】
第１及び第２入力端子に夫々入力された信号同士の差分を表す信号及びその位相反転信号を夫々第１及び第２出力端子を介して出力する差動増幅器に、オン状態時に第１入力端子及び第２出力端子同士を短絡する第１スイッチング素子と、オン状態時に第２入力端子及び第１出力端子同士を短絡する第２スイッチング素子と、オン状態時に第１及び第２出力端子同士を短絡する第３スイッチング素子と、を設ける。この際、第１及び第２スイッチング素子を共にオフ状態に設定しつつ第３スイッチング素子を所定期間だけオン状態に設定した後、第３スイッチング素子をオフ状態に切り替えると共に第１及び第２スイッチング素子を共にオン状態に切り替える。これにより、差動増幅器の入出力電圧を、迅速にオペアンプの自己バイアス電圧に到らせる。
【実施例】
【００１２】
図１は、本発明による差動増幅器の構成を示す図である。
【００１３】
図１に示すように、かかる差動増幅器は、サンプルホールド部１、差動増幅器の本体となる差動増幅回路２、ラッチ部３及び制御部４から構成される。
【００１４】
サンプルホールド部１は、第１の入力信号Ｓ１及び第２の入力信号Ｓ２を、制御部４から供給されたサンプリングパルスＳＰに応じて取り込み、夫々を差動増幅回路２の入力端子ｉｎｐ及びｉｎｍに供給する。尚、制御部４は、かかるサンプリングパルスＳＰを図２に示すように所定のサンプリング周期Ｔ毎にサンプルホールド部１に供給する。
【００１５】
差動増幅回路２は、ｎチャネルＭＯＳトランジスタとしてのトランジスタＭ１〜Ｍ３、ｐチャネルＭＯＳトランジスタとしてのトランジスタＭ４〜Ｍ７、スイッチング素子ＳＷ１〜ＳＷ３、２つの入力端子ｉｎｐ及びｉｎｍ、２つの出力端子ｏｕｔｐ及びｏｕｔｍを備える。トランジスタＭ１のソース端は接地されており、そのゲート端には所定のバイアス電圧ＢＡが印加されている。トランジスタＭ１のドレイン端には、トランジスタＭ２及びＭ３各々のソース端が接続されている。トランジスタＭ２のゲート端には、入力端子ｉｎｐを介して、サンプルホールド部１から送出された入力信号Ｓ１が供給されている。又、トランジスタＭ２のドレイン端には、トランジスタＭ４及びＭ６各々のソース端、トランジスタＭ４のゲート端、トランジスタＭ７のゲート端、及び出力端子ｏｕｔｍの各々が共通に接続されている。トランジスタＭ３のゲート端には、入力端子ｉｎｍを介して、サンプルホールド部１から送出された入力信号Ｓ２が供給されている。又、トランジスタＭ３のドレイン端には、トランジスタＭ５及びＭ７各々のソース端、トランジスタＭ５のゲート端、トランジスタＭ６のゲート端、及び出力端子ｏｕｔｐの各々が共通に接続されている。トランジスタＭ４〜Ｍ７各々のドレイン端には所定の電源電圧Ｖｃｃが印加されている。かかる構成により、入力端子ｉｎｐを介して供給された入力信号Ｓ１に対応した電流が、負荷トランジスタとしてのトランジスタＭ４及びＭ６を介してトランジスタＭ２に流れ込む。更に、入力端子ｉｎｍを介して供給された入力信号Ｓ２に対応した電流が、負荷トランジスタとしてのトランジスタＭ５及びＭ７を介してトランジスタＭ３に流れ込む。この際、出力端子ｏｕｔｐには、入力信号Ｓ１及びＳ２同士の差分に対応したレベルを有する信号が表れ、これが差分出力信号としてラッチ部３に供給される。一方、出力端子ｏｕｔｍには、上記した差分出力信号の位相が反転した信号が表れ、これが反転差分出力信号としてラッチ部３に供給される。又、差動増幅回路２には、入力端子ｉｎｐ及び出力端子ｏｕｔｍ間を短絡させる手段としてスイッチング素子ＳＷ１、入力端子ｉｎｍ及び出力端子ｏｕｔｐ間を短絡させる手段としてスイッチング素子ＳＷ２、そして出力端子ｏｕｔｍ及びｏｕｔｐ間を短絡させる手段としてスイッチング素子ＳＷ３が夫々設けられている。スイッチング素子ＳＷ１は、制御部４から供給されたスイッチ信号ＳＳ１に応じてオン状態となり、入力端子ｉｎｐ及び出力端子ｏｕｔｍ間を短絡させる。又、スイッチング素子ＳＷ２は、制御部４から供給されたスイッチ信号ＳＳ２に応じてオン状態となり、入力端子ｉｎｍ及び出力端子ｏｕｔｐ間を短絡させる。又、スイッチング素子ＳＷ３は、制御部４から供給されたスイッチ信号ＳＳ３に応じてオン状態となり、出力端子ｏｕｔｍ及び出力端子ｏｕｔｐ間を短絡させる。
【００１６】
ラッチ部３は、制御部４からラッチイネーブル信号ＥＮが供給されている期間中にだけ、上記出力端子ｏｕｔｐを介して供給された差分出力信号を取り込み、これを差分出力信号ＳＢとして出力すると共に、上記出力端子ｏｕｔｍを介して供給された反転差分出力信号を取り込み、これを反転差分出力信号ＳＢＱとして出力する。
【００１７】
制御部４は、サンプルホールド部１、差動増幅回路２及びラッチ部３に対して、上述した如きサンプリングパルスＳＰ、ラッチイネーブル信号ＥＮ、スイッチ信号ＳＳ１〜ＳＳ３を図２に示す如く供給することにより、差動増幅器の動作制御を行う。ここで、制御部４は、サンプリングパルスＳＰのサンプリング周期Ｔと同一周期毎に、図２に示すように、初期化行程ＳＴ１、差動増幅行程ＳＴ２、出力ラッチ行程ＳＴ３及び出力短絡行程ＳＴ４を順次実行する。
【００１８】
すなわち、先ず、制御部４は、オフ状態に設定すべきスイッチ信号ＳＳ３をスイッチング素子ＳＷ３に供給すると共に、オン状態に設定すべきイッチ信号ＳＳ１及びＳＳ２を夫々スイッチング素子ＳＷ１及びＳＷ２に供給する（初期化行程ＳＴ１）。かかる制御により、入力端子ｉｎｐ及び出力端子ｏｕｔｍ間が短絡すると共に、入力端子ｉｎｍ及び出力端子ｏｕｔｐ間が短絡する。これにより、出力端子ｏｕｔｐ及びｏｕｔｍ各々のレベルが共に、図２に示すようにオペアンプの自己バイアス電圧ＶＳＢに収束して行く。
【００１９】
初期化行程ＳＴ１の実行後、制御部４は、スイッチング素子ＳＷ１及びＳＷ２を共にオフ状態に遷移させるべきスイッチ信号ＳＳ１及びＳＳ２を夫々スイッチング素子ＳＷ１及びＳＷ２に供給すると共に、サンプリングパルスＳＰをサンプルホールド部１に供給する（差動増幅行程ＳＴ２）。かかるサンプリングパルスＳＰに応じて、サンプルホールド部１は、差動増幅の入力対象となる入力信号Ｓ１及びＳ２各々を取り込み、夫々を差動増幅回路２の入力端子ｉｎｐ及びｉｎｍに供給する。これにより、差動増幅回路２のトランジスタＭ４及びＭ６各々のドレイン・ソース端を介して、入力信号Ｓ１のレベルに対応した電流がトランジスタＭ２に流れ込むと共に、トランジスタＭ５及びＭ７各々のドレイン・ソース端を介して、入力信号Ｓ２のレベルに対応した電流がトランジスタＭ３に流れ込む。すると、トランジスタＭ５及びＭ７各々のソース端とトランジスタＭ３のドレイン端との接続点の電圧、つまり出力端子ｏｕｔｐのレベルが図２に示すように、入力信号Ｓ１及びＳ２同士のレベル差に対応した電圧ＶＴとなる。ところが、図１に示す差動増幅回路２においては、高利得を得る為に、負荷トランジスタ（Ｍ４及びＭ５）に、トランジスタＭ６及びＭ７からなる正帰還ループ回路を付加している。よって、入力信号のレベルが大なる場合には、図２に示すように、出力端子ｏｕｔｐ上のレベル、つまり差分出力信号のレベルは電圧ＶＴの状態から徐々に上昇して行き、電源電圧Ｖｃｃにまで到る。従って、この際、トランジスタＭ５は、本来、飽和領域で動作すべきところ、線形領域で動作することになる。尚、他方の出力端子ｏｕｔｍのレベル、つまり反転差分出力信号のレベルは、図２に示すように、出力端子ｏｕｔｐでのレベル上昇につれ減少して行く。
【００２０】
次に、制御部４は、図２に示すように、これら出力端子ｏｕｔｐ及びｏｕｔｍ各々上の差分出力信号及び反転差分出力信号を夫々ラッチさせるべきラッチイネーブル信号ＥＮをラッチ部３に供給する（出力ラッチ行程ＳＴ３）。ラッチイネーブル信号ＥＮに応じて、ラッチ部３は、差動増幅回路２の出力端子ｏｕｔｐ及びｏｕｔｍを介して送出された差分出力信号及び反転差分出力信号を取り込み、夫々を差分出力信号ＳＢ及び反転差分出力信号ＳＢＱとして出力する。
【００２１】
次に、制御部４は、図２に示すように、差動増幅回路２のスイッチング素子ＳＷ３を所定期間ＴＣの間だけオン状態に設定させるべきスイッチ信号ＳＳ３をスイッチング素子ＳＷ３に供給する（出力短絡行程ＳＴ４）。かかるスイッチ信号ＳＳ３に応じて、スイッチング素子ＳＷ３は、上記した所定期間ＴＣの間だけ、出力端子ｏｕｔｐ及びｏｕｔｍ同士を短絡する。これにより、図２に示すように、出力端子ｏｕｔｐ及びｏｕｔｍ各々でのレベルが夫々オペアンプの自己バイアス電圧ＶＳＢに向けて急峻に推移する。よって、線形領域で動作していたトランジスタＭ５は、速やかに飽和領域での動作状態に復帰することになる。
【００２２】
制御部４は、上記した初期化行程ＳＴ１、差動増幅行程ＳＴ２、出力ラッチ行程ＳＴ３及び出力短絡行程ＳＴ４からなる一連の制御を、図２に示すように、サンプリング周期Ｔ毎に繰り返し実行する。
【００２３】
これにより、差動増幅した結果をラッチ３で取り込んで出力（ＳＢ、ＳＢＱ）する出力ラッチ行程ＳＴ３の実行した後、次の初期化行程ＳＴ１に移る前に、出力短絡行程ＳＴ４が実行される。つまり、入力端子ｉｎｐ及び出力端子ｏｕｔｍ間、並びに入力端子ｉｎｍ及び出力端子ｏｕｔｐ間の短絡を行う（ＳＴ１）前に、一旦、出力端子ｏｕｔｐ及びｏｕｔｍ同士を短絡させる（ＳＴ４）ようにしたのである。
【００２４】
出力短絡行程ＳＴ４によれば、図２に示す如く、差動増幅行程ＳＴ２において差動増幅回路２の出力端子ｏｕｔｐ上の電圧が電源電圧Ｖｃｃに到る状態、つまり差動増幅回路２のトランジスタＭ５（Ｍ４）が線形領域で動作する状態となった場合にも、その電圧を迅速に低下させてトランジスタＭ５を飽和領域の動作状態に復帰させることが可能となる。これにより、初期化行程ＳＴ１に費やすべき期間、つまり、差動増幅回路２の入出力電圧がオペアンプとしての自己バイアス電圧の状態で安定し、次の入力に対応可能となるまでの期間を、出力短絡行程ＳＴ４を実行しなかった場合に比して短縮させることが可能となる。
【００２５】
例えば、上記した出力短絡行程ＳＴ４を省けば、図３Ａに示すように、出力ラッチ行程ＳＴ３の実行後、直ちに初期化行程ＳＴ１に移行することになる。しかしながら、初期化行程ＳＴ１の直前に、負荷トランジスタ（Ｍ４、Ｍ５）が線形領域での動作状態にある場合には、例え初期化行程ＳＴ１で入力端子ｉｎｐ及び出力端子ｏｕｔｍ間、並びに入力端子ｉｎｍ及び出力端子ｏｕｔｐ間を短絡させても出力端子ｏｕｔｐ上の電圧は迅速に低下しない。よって、図３Ａの初期化行程ＳＴ１において出力端子ｏｕｔｐ上の電圧が自己バイアス電圧ＶＳＢに到るまでの期間ｔ１は、図３Ｂに示す如き出力短絡行程ＳＴ４を実行した場合に、出力短絡行程ＳＴ４及び初期化行程ＳＴ１において出力端子ｏｕｔｐ上の電圧が自己バイアス電圧ＶＳＢに到るまでの期間ｔ２よりも長くなる。従って、図３Ｂに示す如く初期化行程ＳＴ１、差動増幅行程ＳＴ２及び出力ラッチ行程ＳＴ３の後に出力短絡行程ＳＴ４を実行した場合でのサンプリング周期Ｔは、結果的に、図３Ａに示す如き、出力短絡行程ＳＴ４を実行しなかった場合でのサンプリング周期Ｔａよりも短くなる。すなわち、初期化行程ＳＴ１の直前に、互いに位相反転している差分出力結果を夫々取り出す為の出力端子（ｏｕｔｍ、ｏｕｔｐ）同士を短期間（ＴＣ）に亘り短絡することにより、高利得な差動増幅器に対して高速動作を実現させるのである。
【００２６】
尚、上記実施例においては、差動増幅回路２として、高利得を得る為に負荷トランジスタ（Ｍ４及びＭ７）に、トランジスタＭ６及びＭ７からなる正帰還ループ回路を付加したものを採用しているが、かかる構成に限定されない。
【００２７】
要するに、本発明は、大振幅の入力信号に伴い負荷トランジスタが飽和領域から線形領域での動作に移行してしまうような高利得な差動増幅器に対して、初期化行程ＳＴ１を実行する直前に、出力端子（ｏｕｔｍ、ｏｕｔｐ）同士を短絡するスイッチング素子ＳＷ３を設けることにより、差動増幅器の高速化を図るようにしたのである。
【符号の説明】
【００２８】
１              サンプルホールド部
２              差動増幅回路
３              ラッチ部
４              制御部
ＳＷ１〜ＳＷ３  スイッチング素子
【図１】
2011097520.tif 000003
【図２】
2011097520.tif 000004
【図３Ａ−３Ｂ】
2011097520.tif 000005