(57)【要約】【課題】ラインバッファ、第一切替え器、ＤＡ変換器、第二切替え器、及び、増幅器を直列に構成したチャンネルを多数備える回路において、いずれかのチャンネルの異常ＤＡ変換器を、冗長用のＤＡ変換器５０により救済する。【解決手段】いずれかのＤＡ変換器が異常と判定されたときは、第一切替え器及び第二切替え器により、その異常と判定されたＤＡ変換器から冗長用のＤＡ変換器５０側にＤＡ変換器の接続を所定チャンネル分、例えば１チャンネル分シフトさせ、異常ＤＡ変換器を回避することができるようにした。【選択図】図１
2011015231.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータをパラレルなαチャンネルのデジタル信号とβチャンネルのデジタル信号に変換するラインバッファと、
αチャンネルのデジタル信号とβチャンネルのデジタル信号を選択的に切替えて出力するαチャンネルの第一切替え器と、
αチャンネルの第一切替え器から入力するデジタル信号をアナログ信号に変換するαチャンネルのＤＡ変換器と、
βチャンネルのデジタル信号をアナログ信号に変換するβチャンネルのＤＡ変換器と、
αチャンネルのデジタル信号をアナログ信号に変換する冗長用のＤＡ変換器と、
前記冗長用のＤＡ変換器から入力するアナログ信号とαチャンネルのＤＡ変換器から入力するアナログ信号を選択的に切替えて出力するαチャンネルの第二切替え器と、
αチャンネルのＤＡ変換器からのアナログ信号とβチャンネルのＤＡ変換器からのアナログ信号を選択的に切替えて出力するβチャンネルの第二切替え器と、
αチャンネルの第二切替え器から入力したアナログ信号を増幅するαチャンネルの増幅器と、
βチャンネルの第二切替え器から入力したアナログ信号を増幅するβチャンネルの増幅器と、を備える半導体集積回路。
【請求項２】
前記αチャンネルは、順番が上位の第１チャンネルから順番が下位の第ｎ（ｎは２以上の整数）チャンネルを含み、前記ラインバッファは前記第１〜第ｎチャンネル用のデジタル信号を生成し、
前記第１〜第ｎの各チャンネルは、第一切替え器と、ＤＡ変換器と、第二切替え器と、増幅器を含み、
前記冗長用のＤＡ変換器を順番が０番目の最上位とし、前記第１〜第ｎの各チャンネルのＤＡ変換器を順番が上位の１番目から順番が下位のｎ番目とし、前記βチャンネルのＤＡ変換器を順番が最下位とした場合に、
第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と自チャンネルよりも順番が下位のチャンネルのデジタル信号とを選択的に切替えて自チャンネルのＤＡ変換器へ出力し、
第１〜第ｎの各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されるアナログ信号と順番が上位のＤＡ変換器から出力されるアナログ信号とを選択的に切替えて自チャンネルの増幅器へ出力する、ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と自チャンネルよりも１チャンネル分下位のデジタル信号とを選択的に切替えて自チャンネルのＤＡ変換器へ出力し、
前記第１〜第ｎの各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されるアナログ信号と順番が１ＤＡ変換器分上位のＤＡ変換器から出力されるアナログ信号とを選択的に切替えて自チャンネルの増幅器へ出力する、ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
第ｊチャンネル（ｊは１以上でｎ以下の整数）より順番が上位のチャンネルが存在する場合において、当該上位の各チャンネルの第一切替え器は、切替え信号に応じて順番が下位のチャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力し、前記第ｊチャンネルより順番が下位の各チャンネルの第一切替え器は、自チャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力し、
前記第ｊチャンネル、及び、前記第ｊチャンネルより順番が上位のチャンネルが存在する場合において当該上位の各チャンネルの第二切替え器は、前記切替え信号に応じて順番が上位のＤＡ変換器により生成されたアナログ信号を自チャンネルの増幅器に出力するとともに、前記第ｊチャンネルより順番が下位の各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されたアナログ信号を自チャンネルの増幅器に出力する請求項２又は３に記載の半導体集積回路。
【請求項５】
各チャンネルの増幅器は、自チャンネルのＤＡ変換器が異常であるか否かを検査して異常判定信号を生成する異常検出器として機能し、
前記の各チャンネルは、
自チャンネルの増幅器により生成された異常判定信号と、自チャンネルよりも順番が下位のチャンネルが存在する場合に当該下位のチャンネルにより生成された異常検出信号との論理和をとる論理回路と、
自チャンネルの論理回路から入力した論理和信号を保持し、自チャンネルよりも上位のチャンネルが存在する場合に当該上位のチャンネル用の異常検出信号と、自チャンネルの第一切替え器及び第二切替え器に与える切替え信号とを生成するラッチ回路と、を更に備える請求項２から４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記各チャンネルは第１〜第ｘ（ｘは２以上の整数）のサブチャンネルを含み、
各チャンネルの第一切替え器は、第１〜第ｘのサブ第一切替え器を含み、
各チャンネルのＤＡ変換器は、第１〜第ｘのサブＤＡ変換器を含み、
前記第０番目のＤＡ変換器は、第１〜第ｘのサブＤＡ変換器を含み、
各チャンネルの第二切替え器は、第１〜第ｘのサブ第二切替え器を含み、
各チャンネルの増幅器は、第１〜第ｘのサブ増幅器を含み、
各チャンネルの第ｐサブ第一切替え器（ｐは１からｘ以下の整数）は、自チャンネルの第ｐサブチャンネルのデジタル信号と、自チャンネルよりも順番が下位のチャンネルが存在する場合の当該下位のチャンネルの第ｐサブチャンネルのデジタル信号とを選択的に切替えて自チャンネルの第ｐサブＤＡ変換器に出力し、
各チャンネルの第ｐサブ第二切替え器は、自チャンネルの第ｐサブＤＡ変換器から出力されるアナログ信号と、自チャンネルよりも順番が上位のチャンネルが存在する場合において当該上位のチャンネルの第ｐサブＤＡ変換器から出力されるアナログ信号とを選択的に切替えて出力し、
各チャンネルの第ｐサブ増幅器は、自チャンネルの第ｐサブ第二切替え器から出力されるアナログ信号を増幅する請求項２〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記サブＤＡ変換器はオペアンプから構成され、
前記第１〜第ｎのサブチャンネルのうちの所定のサブチャンネルは、
前記オペアンプを増幅器の機能から比較器の機能に切替える第三切替え器と、
前記オペアンプの入力を、自サブチャンネルの第二切替え器からの入力から、自サブチャンネルの第二切替え器からの入力と他のサブチャンネルの第二切替え器からの入力の並列入力に切替える第四切替え器と、を備えることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
シリアルデータをパラレルな第１〜第ｎチャンネル（ｎは２以上の整数）のデジタル信号に変換するラインバッファと、
第ｉチャンネル（ｉは１からｎ−１の整数）のデジタル信号と第ｉ＋１チャンネルのデジタル信号とを選択的に切替えて出力する第ｉチャンネルの第一切替え器と、
第１チャンネルのデジタル信号をアナログ信号に変換する冗長用の０番目のＤＡ変換器と、
第ｉチャンネルの第一切替え器から出力されるデジタル信号をアナログ信号に変換する第ｉチャンネルに属するｉ番目のＤＡ変換器と、
ｉ番目のＤＡ変換器から出力されるアナログ信号とｉ−１番目のＤＡ変換器から出力されるアナログ信号を選択的に切替えて出力する第ｉチャンネルの第二切替え器と、
第ｉチャンネルの第二切替え器から出力されるアナログ信号を増幅する第ｉチャンネルの増幅器と、を備え、
前記増幅器において増幅されたアナログ信号を映像信号とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長回路を備える複数のＤＡ変換器が組み込まれた半導体集積回路又は液晶駆動回路に関する。
【背景技術】
【０００２】
半導体基板上に多数のＤＡ変換器を並列に形成した半導体集積回路が多方面に利用されている。例えば液晶表示装置用の液晶パネルでは、多数の走査線と多数の信号線の交差部に画素が構成され、走査線と信号線に走査信号と映像信号を与えて各画素を駆動する（例えば特許文献１を参照）。図１４は、液晶パネルに映像信号を供給する信号ドライバのＤＡ変換器１００を表す模式図である。ロジック回路１２０は、映像表示用のシリアルデータを直列接続するラインバッファ１３１〜１３９に供給する。ラインバッファ１３１〜１３９は、入力したシリアルデータを各チャンネル用のパラレルデータに変換する。各ＤＡ変換器１４１〜１４９は、各チャンネルのデジタルデータをアナログデータに変換し、各増幅器１５１〜１５９へ出力する。各増幅器１５１〜１５９は、ＤＡ変換器１４１〜１４９から入力したアナログデータを増幅して液晶パネルの信号線へ供給する。各ＤＡ変換器１４１〜１４９は、複数のスイッチと電圧レベルから構成され、各ラインバッファ１３１〜１３９から入力したデジタル信号に応じてスイッチを作動し、夫々選択された電圧を出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−５０７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、液晶表示装置では、液晶パネルの大型化、高精細化、高密度化が進み、信号線の数も５００ライン以上に増加している。また、液晶パネルへ供給する電圧は高精度化している。そのため、ＤＡ変換器の不良発生確率が高くなってきている。ＤＡ変換器に不良が発生すると、当該不良ＤＡ変換器に対応する信号線が点灯しない、或いは諧調不良によるライン欠陥が発生する。
【０００５】
そこで、本発明の目的は、ＤＡ変換器に不良が発生した場合でも、不良箇所のＤＡ変換器と他のＤＡ変換器の接続を変更して不良箇所のＤＡ変換器の使用を回避し、集積回路全体が不良となることを救済することができる半導体集積回路又は液晶駆動回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明においては上記課題を解決するために以下の手段を講じた。
【０００７】
請求項１の発明においては、シリアルデータをパラレルなαチャンネルのデジタル信号とβチャンネルのデジタル信号に変換するラインバッファと、αチャンネルのデジタル信号とβチャンネルのデジタル信号を選択的に切替えて出力するαチャンネルの第一切替え器と、αチャンネルの第一切替え器から入力するデジタル信号をアナログ信号に変換するαチャンネルのＤＡ変換器と、βチャンネルのデジタル信号をアナログ信号に変換するβチャンネルのＤＡ変換器と、αチャンネルのデジタル信号をアナログ信号に変換する冗長用のＤＡ変換器と、前記冗長用のＤＡ変換器から入力するアナログ信号とαチャンネルのＤＡ変換器から入力するアナログ信号を選択的に切替えて出力するαチャンネルの第二切替え器と、αチャンネルのＤＡ変換器からのアナログ信号とβチャンネルのＤＡ変換器からのアナログ信号を選択的に切替えて出力するβチャンネルの第二切替え器と、αチャンネルの第二切替え器から入力したアナログ信号を増幅するαチャンネルの増幅器と、βチャンネルの第二切替え器から入力したアナログ信号を増幅するβチャンネルの増幅器と、を備える半導体集積回路とした。
【０００８】
請求項２の発明においては、前記αチャンネルは、順番が上位の第１チャンネルから順番が下位の第ｎ（ｎは２以上の整数）チャンネルを含み、前記ラインバッファは前記第１〜第ｎチャンネル用のデジタル信号を生成し、前記第１〜第ｎの各チャンネルは、第一切替え器と、ＤＡ変換器と、第二切替え器と、増幅器を含み、前記冗長用のＤＡ変換器を順番が０番目の最上位とし、前記第１〜第ｎの各チャンネルのＤＡ変換器を順番が上位の１番目から順番が下位のｎ番目とし、前記βチャンネルのＤＡ変換器を順番が最下位とした場合に、第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と自チャンネルよりも順番が下位のチャンネルのデジタル信号とを選択的に切替えて自チャンネルのＤＡ変換器へ出力し、第１〜第ｎの各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されるアナログ信号と順番が上位のＤＡ変換器から出力されるアナログ信号とを選択的に切替えて自チャンネルの増幅器へ出力する、ことを特徴とする請求項１に記載の半導体集積回路とした。
【０００９】
請求項３の発明においては、前記第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と自チャンネルよりも１チャンネル分下位のデジタル信号とを選択的に切替えて自チャンネルのＤＡ変換器へ出力し、前記第１〜第ｎの各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されるアナログ信号と順番が１ＤＡ変換器分上位のＤＡ変換器から出力されるアナログ信号とを選択的に切替えて自チャンネルの増幅器へ出力する、ことを特徴とする請求項２に記載の半導体集積回路とした。
【００１０】
請求項４の発明においては、第ｊチャンネル（ｊは１以上でｎ以下の整数）より順番が上位のチャンネルが存在する場合において、当該上位の各チャンネルの第一切替え器は、切替え信号に応じて順番が下位のチャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力し、前記第ｊチャンネルより順番が下位の各チャンネルの第一切替え器は、自チャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力し、前記第ｊチャンネル、及び、前記第ｊチャンネルより順番が上位のチャンネルが存在する場合において当該上位の各チャンネルの第二切替え器は、前記切替え信号に応じて順番が上位のＤＡ変換器により生成されたアナログ信号を自チャンネルの増幅器に出力するとともに、前記第ｊチャンネルより順番が下位の各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されたアナログ信号を自チャンネルの増幅器に出力する請求項２又は３に記載の半導体集積回路とした。
【００１１】
請求項５の発明においては、各チャンネルの増幅器は、自チャンネルのＤＡ変換器が異常であるか否かを検査して異常判定信号を生成する異常検出器として機能し、前記の各チャンネルは、自チャンネルの増幅器により生成された異常判定信号と、自チャンネルよりも順番が下位のチャンネルが存在する場合に当該下位のチャンネルにより生成された異常検出信号との論理和をとる論理回路と、自チャンネルの論理回路から入力した論理和信号を保持し、自チャンネルよりも上位のチャンネルが存在する場合に当該上位のチャンネル用の異常検出信号と、自チャンネルの第一切替え器及び第二切替え器に与える切替え信号とを生成するラッチ回路と、を更に備える請求項２から４のいずれか１項に記載の半導体集積回路とした。
【００１２】
請求項６の発明においては、前記各チャンネルは第１〜第ｘ（ｘは２以上の整数）のサブチャンネルを含み、各チャンネルの第一切替え器は、第１〜第ｘのサブ第一切替え器を含み、各チャンネルのＤＡ変換器は、第１〜第ｘのサブＤＡ変換器を含み、前記第０番目のＤＡ変換器は、第１〜第ｘのサブＤＡ変換器を含み、各チャンネルの第二切替え器は、第１〜第ｘのサブ第二切替え器を含み、各チャンネルの増幅器は、第１〜第ｘのサブ増幅器を含み、各チャンネルの第ｐサブ第一切替え器（ｐは１からｘ以下の整数）は、自チャンネルの第ｐサブチャンネルのデジタル信号と、自チャンネルよりも順番が下位のチャンネルが存在する場合の当該下位のチャンネルの第ｐサブチャンネルのデジタル信号とを選択的に切替えて自チャンネルの第ｐサブＤＡ変換器に出力し、各チャンネルの第ｐサブ第二切替え器は、自チャンネルの第ｐサブＤＡ変換器から出力されるアナログ信号と、自チャンネルよりも順番が上位のチャンネルが存在する場合において当該上位のチャンネルの第ｐサブＤＡ変換器から出力されるアナログ信号とを選択的に切替えて出力し、各チャンネルの第ｐサブ増幅器は、自チャンネルの第ｐサブ第二切替え器から出力されるアナログ信号を増幅する請求項２〜５のいずれか１項に記載の半導体集積回路とした。
【００１３】
請求項７の発明においては、前記サブＤＡ変換器はオペアンプから構成され、前記第１〜第ｎのサブチャンネルのうちの所定のサブチャンネルは、前記オペアンプを増幅器の機能から比較器の機能に切替える第三切替え器と、前記オペアンプの入力を、自サブチャンネルの第二切替え器からの入力から、自サブチャンネルの第二切替え器からの入力と他のサブチャンネルの第二切替え器からの入力の並列入力に切替える第四切替え器と、を備えることを特徴とする請求項６に記載の半導体集積回路とした。
【００１４】
請求項８の発明においては、シリアルデータをパラレルな第１〜第ｎチャンネル（ｎは２以上の整数）のデジタル信号に変換するラインバッファと、第ｉチャンネル（ｉは１からｎ−１の整数）のデジタル信号と第ｉ＋１チャンネルのデジタル信号とを選択的に切替えて出力する第ｉチャンネルの第一切替え器と、第１チャンネルのデジタル信号をアナログ信号に変換する冗長用の０番目のＤＡ変換器と、第ｉチャンネルの第一切替え器から出力されるデジタル信号をアナログ信号に変換する第ｉチャンネルに属するｉ番目のＤＡ変換器と、ｉ番目のＤＡ変換器から出力されるアナログ信号とｉ−１番目のＤＡ変換器から出力されるアナログ信号を選択的に切替えて出力する第ｉチャンネルの第二切替え器と、第ｉチャンネルの第二切替え器から出力されるアナログ信号を増幅する第ｉチャンネルの増幅器と、を備え、前記増幅器において増幅されたアナログ信号を映像信号とする液晶駆動回路とした。
【発明の効果】
【００１５】
本発明の半導体集積回路では、シリアルデータをパラレルなαチャンネルのデジタル信号とβチャンネルのデジタル信号に変換するラインバッファを備えている。また、αチャンネルとβチャンネルのデジタル信号を選択的に切替えて出力するαチャンネルの第一切替え器と、αチャンネルの第一切替え器から入力するデジタル信号をアナログ信号に変換するαチャンネルのＤＡ変換器を備えている。また、βチャンネルのデジタル信号をアナログ信号に変換するβチャンネルのＤＡ変換器と、αチャンネルのデジタル信号をアナログ信号に変換する冗長用のＤＡ変換器を備えている。また、前記冗長用のＤＡ変換器とαチャンネルのＤＡ変換器から入力するアナログ信号を選択的に切替えて出力するαチャンネルの第二切替え器を備えている。また、αチャンネルとβチャンネルから入力するアナログ信号を選択的に切替えて出力するβチャンネルの第二切替え器を備えている。また、αチャンネルの第二切替え器から入力したアナログ信号を増幅するαチャンネルの増幅器と、βチャンネルの第二切替え器から入力したアナログ信号を増幅するβチャンネルの増幅器と、を備えている。つまり、いずれかのＤＡ変換器が不良と判定されたときは、第一切替え器及び第二切替え器により、その不良と判定されたＤＡ変換器から冗長用のＤＡ変換器側に、ＤＡ変換器の接続をシフトさせることができる。これにより、不良のＤＡ変換器を回避して正常に動作させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体集積回路の構成を表す図である。
【図２】本発明の実施形態に係る半導体集積回路の構成を表す図である。
【図３】本発明の実施形態に係る半導体集積回路において異常ＤＡ変換器がない場合の接続状態を表す図である。
【図４】本発明の実施形態に係る半導体集積回路において第３チャンネルのＤＡ変換器が異常ＤＡ変換器である場合の接続状態を表す図である。
【図５】本発明の実施形態に係る切替え器の構成を表す図である。
【図６】本発明の実施形態に係る半導体集積回路の構成例を表す図である。
【図７】本発明の実施形態に係る半導体集積回路において第２及び第４チャンネルのＤＡ変換器が異常ＤＡ変換器である場合の接続状態を表す図である。
【図８】本発明の実施形態に係る半導体集積回路の構成を表す図である。
【図９】本発明の実施形態に係る半導体集積回路の構成を表す図である。
【図１０】本発明の実施形態に係る半導体集積回路の構成を表す図である。
【図１１】本発明の実施形態に係る半導体集積回路の第２チャンネルの構成を抜き出した図である。
【図１２】本発明の実施形態に係る半導体集積回路のタイミングチャートを表す図である。
【図１３】本発明の実施形態に係る液晶駆動回路の構成を表す図である。
【図１４】従来公知の半導体集積回路の構成を表す図である。
【発明を実施するための形態】
【００１７】
図１（ａ）は、本発明に係る半導体集積回路１の基本的な構成を表す。本発明の半導体集積回路１は、αチャンネルとβチャンネルと冗長用のＤＡ変換器５０を備えている。αチャンネルは、ラインバッファ３１、第一切替え器４１、ＤＡ変換器５１、第二切替え器６１、増幅器７１を備えている。βチャンネルは、ラインバッファ３１、ＤＡ変換器５２、第二切替え器６２、増幅器７２を備えている。
【００１８】
ラインバッファ３１、３２は、シリアルデータを入力し、パラレルなαチャンネル用のデジタル信号とβチャンネル用のデジタル信号に変換する。冗長用のＤＡ変換器５０は、αチャンネルのデジタル信号をアナログ信号に変換する。αチャンネルの第一切替え器４１は、αチャンネルのデジタル信号とβチャンネルのデジタル信号を選択的に切替えてαチャンネルのＤＡ変換器５１へ出力する。αチャンネルの第二切替え器６１は、冗長用のＤＡ変換器５０からのアナログ信号とαチャンネルのＤＡ変換器５１からのアナログ信号を選択的に切替えてαチャンネルの増幅器７１に出力する。αチャンネルの増幅器７１は、外部に増幅されたアナログ信号を出力する。
【００１９】
βチャンネルのＤＡ変換器５２は、αチャンネルのデジタル信号をアナログ信号に変換する。βチャンネルの第二切替え器６２は、αチャンネルのＤＡ変換器５１からのアナログ信号とβチャンネルのＤＡ変換器からのアナログ信号を選択的に切替えてβチャンネルの増幅器７２に出力する。βチャンネルの増幅器７２は、外部に増幅されたアナログ信号を出力する。
【００２０】
通常動作においては、αチャンネルの第一切替え器４１は自チャンネルのデジタル信号を選択して自チャンネルのＤＡ変換器５１に出力する。更に、αチャンネルの第二切替え器６１は、自チャンネルのＤＡ変換にからのアナログ信号を選択して自チャンネルの増幅器７１に出力する。βチャンネルの第二切替え器６２は、自チャンネルのＤＡ変換器からのアナログ信号を選択して自チャンネルの増幅器７２に出力する。
【００２１】
図１（ｂ）は、αチャンネルのＤＡ変換器５１が異常であり、冗長用のＤＡ変換器５０を使用して冗長救済を行った状態を表している。αチャンネルの第二切替え器６１は、冗長用のＤＡ変換器５０からのアナログ信号を選択し、自チャンネルの増幅器７１に出力する。これにより、異常ＤＡ変換器の使用を回避して、半導体集積回路１を救済することができる。
【００２２】
更に、βチャンネルのＤＡ変換器５２が異常である場合には、αチャンネルの第一切替え器４１は、βチャンネルのデジタル信号を選択して自チャンネルのＤＡ変換器５２に出力する。βチャンネルの第二切替え器６２は、αチャンネルのＤＡ変換器５１からのアナログ信号を選択して自チャンネルの増幅器７２に出力する。また、αチャンネルの第二切替え器６１は、冗長用のＤＡ変換器５０からのアナログ信号を選択して自チャンネルの増幅器７１に出力する。即ち、信号の流れを、冗長用のＤＡ変換器側に１チャンネル分シフトさせて冗長救済を行う。これにより、αチャンネル又はβチャンネルのいずれかのＤＡ変換器に異常が発生した場合でも、これを救済することができる。
【００２３】
また、αチャンネルを、順番が上位の第１チャンネルから順番が下位の第ｎチャンネルを含むように構成することができる。各チャンネルは、第一切替え器、ＤＡ変換器、第二切替え器、増幅器を備えている。そして、冗長用のＤＡ変換器を順番が最上位の０番目とし、第１〜第ｎチャンネルに含まれるＤＡ変換器を１番目〜ｎ番目とし、βチャンネルに含まれるＤＡ変換器を順番が最下位とする。
【００２４】
このように各チャンネルのＤＡ変換器を順位付けした場合に、第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と自チャンネルよりも順番が下位のチャンネルのデジタル信号とを選択的に切替えて自チャンネルのＤＡ変換器へ出力する。また、各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器からのアナログ信号と順番が上位のＤＡ変換器からのアナログ信号とを選択的に切替えて自チャンネルの増幅器へ出力するように構成することができる。これにより、多数のチャンネルを含む半導体集積回路のいずれかのＤＡ変換器が異常である場合でも、その半導体集積回路を冗長救済することができる。
【００２５】
また、第１〜第ｎの各チャンネルの第一切替え器は、自チャンネルのデジタル信号と、自チャンネルよりも順番が複数チャンネル分下位のチャンネルの複数のデジタル信号とから選択的に切替えて出力することもできる。また、各チャンネルの第二切替え器は、自チャンネルの順番と同じ順番のＤＡ変換器により生成されたアナログ信号と、順番が複数ＤＡ変換器分上位の複数のＤＡ変換器により生成されたアナログ信号とから選択的に切替えて出力することもできる。このように構成すれば、複数のＤＡ変換器が異常である場合も、冗長救済することができる。
【００２６】
また、各チャンネルの増幅器に、自チャンネルのＤＡ変換器が異常であるか否かを検出する検出機能を付加して、異常判定信号を生成する異常検出器として機能させることができる。第１〜第ｎの各チャンネルは、自チャンネルの増幅器により生成された異常判定信号と、順位が１チャンネル分下位のチャンネルから入力した異常検出信号との論理和をとる論理回路を備えている。各チャンネルは、自チャンネルの論理回路から入力した論理和信号を保持し、自チャンネルの少なくとも第二切替え器へ出力する切替え信号を生成するラッチ回路を備えている。また、このラッチ回路は、上位チャンネルが存在する場合に当該上位チャンネルへ、下位チャンネルにおいて異常判定信号が生成されたことを知らせるための異常検出信号を生成する。
【００２７】
これにより、検査モードにおいてＤＡ変換器の異常が検出された場合には、少なくとも第二切替え器により異常ＤＡ変換器の接続を切り離し、異常ＤＡ変換器よりも上位のＤＡ変換器の接続を冗長用のＤＡ変換器側へ一括してシフトさせることができる。
【００２８】
また、１チャンネルを複数のサブチャンネルにより構成し、各チャンネルの第一切替え器、ＤＡ変換器、第二切替え器及び増幅器を、それぞれ複数のサブ第一切替え器、サブＤＡ変換器、サブ第二切替え器及びサブ増幅器とする。そして、各チャンネルの夫々のサブ第一切替え器は、自チャンネルの自サブチャンネルのデジタル信号と自チャンネルよりも下位の対応するサブチャンネルのデジタル信号とを選択的に切替えて出力する。各チャンネルの夫々のＤＡ変換器は、自チャンネルの自サブチャンネルのサブ第一切替え器から出力されるデジタル信号をアナログ信号に変換する。各チャンネルの夫々のサブ第二切替え器は、自サブチャンネルのサブＤＡ変換器からのアナログ信号と、自チャンネルより上位チャンネルが存在する場合に当該上位チャンネルの対応サブチャンネルのサブＤＡ変換器からのアナログ信号を選択的に切替えて出力する。これにより、１つのチャンネルに複数のサブチャンネルが存在し、より複雑なＤＡ変換を行う場合でも、いずれかのサブＤＡ変換器が異常となったときに冗長救済することができる。
【００２９】
また、各サブチャンネルの増幅器をオペアンプにより構成し、各サブチャンネルのうち、所定のサブチャンネルには、増幅器から比較器に切替える第三切替え器と、入力を切替えるための第四切替え器を備える。第四切替え器では、自サブチャンネルの第二切替え器からの入力から、自チャンネルの第二切替え器からの入力と、他のサブチャンネルの第二切替え器からの入力との並列入力に切替える。これにより、検査モードにおいて、自サブチャンネルのサブＤＡ変換器の出力と、他のサブチャンネルのサブＤＡ変換器の出力とを比較して、異常のサブＤＡ変換器を検出することができる。
【００３０】
以下、本発明の実施形態について、図面を用いて具体的に説明する。
【００３１】
＜第１実施形態＞
図２は、本発明の第１実施形態に係る半導体集積回路１の構成を表す模式図である。半導体集積回路１は、シリアルなデジタルデータを入力して、第１〜第ｎチャンネルのパラレルなアナログ信号を出力する。以下、具体的に説明する。（なお、以下において説明の都合上、第ｎチャンネルを順番が最下位として説明しているが、必ずしも並び順が最下位でなくともよい。）
【００３２】
第１〜第ｎチャンネルの各ラインバッファ（ＬＢ）３１〜３９は、それぞれ第１〜第ｎチャンネル用のデジタル信号を生成する。第１チャンネルの第一切替え器４１は、第１チャンネルのラインバッファ３１から出力されるデジタル信号と、第２チャンネルのラインバッファ３２から出力されるデジタル信号とを入力して、いずれかのチャンネルのデジタル信号を選択的に切替えて出力する。第１チャンネルのＤＡ変換器５１は、第一切替え器４１から入力するデジタル信号をアナログ信号に変換する。第１チャンネルのＤＡ変換器は順番が１番目のＤＡ変換器である。なお、図面においては、第一切替え器をＭＵＸＡ（マルチプレクサＡ）で表し、第二切替え器はＭＵＸＢ（マルチプレクサＢ）により表す。
【００３３】
この１番目の順番よりも更に上位の０番目のＤＡ変換器５０は、冗長用のＤＡ変換器であり、第１チャンネルのラインバッファ３１から入力するデジタル信号をアナログ信号に変換する。第１チャンネルの第二切替え器６１は、順位が１番目のＤＡ変換器５１から出力されるアナログ信号と、順位が０番目の冗長用のＤＡ変換器５０から出力されるアナログ信号とを入力して、いずれかの順番のアナログ信号を出力する。第１チャンネルの増幅器（ＡＭＰ）７１は、第１チャンネルの第二切替え器６１から入力したアナログ信号を増幅して出力する。
【００３４】
第２チャンネルは、第１チャンネルと同様の構成を備えている。第２チャンネルの第一切替え器４１は、第２及び第３チャンネルのラインバッファ３２及び３３から各チャンネルのデジタル信号を入力して、いずれかのチャンネルのデジタル信号を選択的に切替えて第２チャンネルのＤＡ変換器５２に出力する。第２チャンネルの第二切替え器６２は、順番が２番目の第２チャンネル及び順番が１番目の第１チャンネルのＤＡコンバータ５２及び５１からアナログ信号を入力して、いずれかのアナログ信号を第２チャンネルの増幅器７２に出力する。第３チャンネル以下の下位の各チャンネルも同様に構成されている。なお、ＤＡ変換回路は、上記順番が１番目〜ｎ番目のＤＡ変換器５１〜５９と冗長用の最上位の０番目のＤＡ変換器５０が含まれている。
【００３５】
図３及び図４は、上記半導体集積回路１の動作を説明するための図であり、構成は図２と同様である。図３は、各チャンネルのＤＡ変換器５１〜５９のいずれにも異常がないときの、第一切替え器４１〜４９及び第二切替え器６１〜６９の接続状態を表している。図４は、順番が３番目の第３チャンネルのＤＡ変換器５３が異常であるときの、第一切替え器４１〜４９及び第二切替え器６１〜６９の接続状態を表している。
【００３６】
図３に示すように、いずれのＤＡ変換器も正常であるときは、各チャンネルの第一切替え器４１〜４９は、自チャンネルのラインバッファ３１〜３９から出力されるデジタル信号を選択して自チャンネルのＤＡ変換器５１〜５９へ出力する。各チャンネルの第二切替え器６１〜６９は、自チャンネルのＤＡ変換器５１〜５９から出力されるアナログ信号を選択して自チャンネルの増幅器７１〜７９に出力する。
【００３７】
図４に示すように、第３チャンネルの順番が３番目のＤＡ変換器が異常である場合は、第２チャンネルの第一切替え器４２は、第３チャンネルのラインバッファ３３から出力されるデジタル信号を第２チャンネルの順番が２番目のＤＡ変換器５２に出力する。第３チャンネルの第二切替え器６３は、第２チャンネルの順番が２番目のＤＡ変換器５２から出力されるアナログ信号を選択して第３チャンネルの増幅器７３に出力する。
【００３８】
同様に、第１チャンネルの第一切替え器４１は、第２チャンネルのラインバッファ３２から出力されるデジタル信号を第１チャンネルの順番が１番目のＤＡ変換器５１に出力する。第２チャンネルの第二切替え器６２は、第１チャンネルの順番が１番目のＤＡ変換器５１から出力されるアナログ信号を選択して第２チャンネルの増幅器７２に出力する。
【００３９】
更に、第１チャンネルの第二切替え器６１は、冗長用の順番が最上位の０番目のＤＡ変換器５０から出力されるアナログ信号を選択して第１チャンネルの増幅器７１に出力する。
【００４０】
他方、第４チャンネルよりも順番が下位の第４〜第ｎの各チャンネルにおいては、第一切替え器は自チャンネルのラインバッファから出力されたデジタル信号を選択して自チャンネルのＤＡ変換器へ出力する。第二切替え器は自チャンネルのＤＡ変換器により変換されたアナログ信号を選択して自チャンネルの増幅器に出力する。
【００４１】
このように、本実施形態においては、異常ＤＡ変換器が存在する場合には、上位チャンネルの第一及び第二切替え器により、各チャンネルの信号経路を冗長用のＤＡ変換器側にシフトさせ、迂回させて正常に動作するようにした。これにより、いずれかのＤＡ変換器が異常動作を行う場合でも、この半導体集積回路を救済することができる。
【００４２】
上記第１実施形態において、冗長用の０番目のＤＡ変換器５０を、順番が上位の第１チャンネル側に設けているが、これに代えて、冗長用のＤＡ変換器５０を順番が最下位の第ｎチャンネル側に設けても良い。各チャンネルは半導体基板表面に並列して互いに隣接するように形成することができる。
【００４３】
また、冗長用のＤＡ変換器は、順番が上位の第１チャンネル側と、順番が下位の第ｎチャンネル側の両方に設けることができる。そして、各チャンネルの第一切替え器は、自チャンネルと１チャンネル上位及び下位の３つのチャンネルのラインバッファからデジタル信号を入力し、選択的に切替えていずれかのデジタル信号を自チャンネルのＤＡ変換器に出力する。各チャンネルの第二切替え器は、自チャンネルの順番のＤＡ変換器と１ＤＡ変換器分順番が上位及び下位の３つのＤＡ変換器からアナログ信号を入力し、選択的に切替えていずれかのアナログ信号を自チャンネルの増幅器に出力する構成とすることができる。これによれば、２つのＤＡ変換器が異常である場合でも、最上位側及び最下位側に信号通路をシフトさせることにより、半導体集積回路を救済することができる。
【００４４】
図５は、本発明の半導体集積回路に使用される切替え器４０の一例を示す回路図である。本例においては、フューズの溶断により、２つの入力信号Ａ及びＢを選択的に切替えて一方を出力する。
【００４５】
入力信号Ａは、ＰチャンネルのトランジスタＴｐ１とＮチャンネルのトランジスタＴｎ１とが並列に接続する一方の端子に入力し、他方の端子が出力端ＯＵＴに接続している。入力した信号Ｂは、ＰチャンネルのトランジスタＴｐ２とＮチャンネルのトランジスタＴｎ２とが並列に接続する一方の端子に入力し、他方の端子が出力端ＯＵＴに接続している。
【００４６】
抵抗ＲとフューズＦは直列接続し、電圧ＶｃとＧＮＤ間に挿入されている。抵抗ＲとフューズＦとの接続点は、第１インバータＩｎ１の入力端に接続している。第１インバータＩｎ１の出力端は第２インバータＩｎ２の入力端とトランジスタＴｐ１のゲート及びトランジスタＴｎ２のゲートに接続している。第２インバータＩｎ２の出力端はトランジスタＴｎ１のゲートとトランジスタＴｐ２のゲートに接続している。
【００４７】
Ｖｃに電圧が印加されているときは、第１インバータＩｎ１の入力端はＬレベル、出力端はＨレベルとなり、第２インバータＩｎ２の入力端はＨレベル、出力端はＬレベルとなる。そのため、トランジスタＴｐ１は、ゲートがＨレベルとなってオフ状態となり、トランジスタＴｎ１は、ゲートがＬレベルとなって同様にオフ状態となる。他方、トランジスタＴｐ２は、ゲートがＬレベルとなってオン状態となり、トランジスタＴｎ２はゲートがＨレベルとなって同様にオン状態となる。従って、信号Ａは遮断され、信号Ｂが出力される。
【００４８】
レーザ光等により、フューズＦを溶断する。すると第１インバータＩｎ１の入力端は反転してＨレベルとなる。これにより、各トランジスタＴｐ１、Ｔｎ１、Ｔｐ２、Ｔｎ２のゲートの電位は反転し、信号Ｂが遮断され、信号Ａが出力される。このフューズを用いた切替え器を図２に示す第一及び第二切替え器４１〜４９及び６１〜６９に適用することができる。
【００４９】
例えば、図２に示す第一及び第二切替え器４１〜４９、６１〜６９に図５に示す切替え器４０を適用する。第一切替え器４１〜４９に適用する場合には、信号Ｂとして自チャンネルのデジタル信号を入力し、信号Ａとして自チャンネルよりも下位チャンネルのデジタル信号を入力する。第二切替え器６１〜６９に適用する場合には、信号Ａとして自チャンネルと同じ順番のＤＡ変換器からのアナログ信号と、順番が上位のＤＡ変換器からのアナログ信号を入力する。
【００５０】
例えば、図４に示すように第３チャンネルのＤＡ変換器５３が異常である場合は、第１〜第３チャンネルの第一切替え器４１、４２及び第二切替え器６１、６２、６３のフューズＦをレーザ光等により溶断する。これにより、第１〜第３チャンネルの各チャンネルにおいて、１ＤＡ変換器分順番が上位のＤＡ変換器により変換されたアナログ信号を入力して増幅器することになる。
【００５１】
なお、上記図５に示すように、フューズＦの接続状態から切断状態に切り替えて信号Ｂから信号Ａに切替えた。これに代えて、第１インバータＩｎ１の入力端に他の回路により生成した信号、例えばＤＡ変換器の異常を検出したときに発生させる切替え信号を入力して、信号Ａと信号Ｂとを選択的に切替えるようにしてもよい。
【００５２】
図４において、第３チャンネルの３番目のＤＡ変換器５３が異常である場合について救済する場合を説明したが、より一般的には次の通りである。特定の第ｊチャンネルに属するｊ番目のＤＡ変換器が異常であるとする。この場合には、第ｊチャンネルよりも上位にチャンネルが存在するとき、当該上位の各チャンネルの第一切替え器は、順番が１チャンネル分下位のチャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力する。更に、第ｊチャンネルよりも順番が下位の各チャンネルの第一切替え器は、自チャンネルのデジタル信号を自チャンネルのＤＡ変換器に出力する。
【００５３】
第ｊチャンネルと第ｊチャンネルよりも順番が上位の各チャンネルの第二切替え器は、切替え信号を入力して、順番が１ＤＡ変換器分上位のＤＡ変換器により生成されたアナログ信号を自チャンネルの増幅器に出力する。第ｊチャンネルよりも順番が下位の各チャンネルの第二切替え器は、自チャンネルのＤＡ変換器から出力されたアナログ信号を自チャンネルの増幅器に出力する。
【００５４】
＜第２実施形態＞
図６は、本発明の第２実施形態に係る半導体集積回路１０の構成を表す模式図である。本第２実施形態においては、冗長用の０番目のＤＡ変換器５０は２つのＤＡ変換器５０ａ、５０ｂから構成されている。本第２実施形態では、第１〜第ｎチャンネルのＤＡ変換器のうち、２つのＤＡ変換器が異常である場合も、救済することができる。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００５５】
ロジック回路２は、ラインバッファ３１〜３９にシリアルデータを出力する。ラインバッファ３１〜３９は、第１〜第ｎチャンネルのパラレルなデジタル信号を生成する。第１チャンネルの第一切替え器４１は、第１〜第３チャンネルの各チャンネルのデジタル信号を入力して、いずれかのチャンネルのデジタル信号を選択的に切替えて出力する。第１チャンネルのＤＡ変換器５１は、第一切替え器４１から入力するデジタル信号をアナログ信号に変換する。第１チャンネルのＤＡ変換器５１は順番が１番目のＤＡ変換器である。
【００５６】
１番目の順番よりも更に上位の０番目のＤＡ変換器５０は、冗長用の２つのＤＡ変換器５０ａ、５０ｂから構成されている。冗長用のＤＡ変換器５０ａは、第１チャンネルのデジタル信号を入力してアナログ信号に変換し、冗長用のＤＡ変換器５０ｂは、第２チャンネルのデジタル信号をアナログ信号に変換する。第１チャンネルの第二切替え器６１は、順位が１番目のＤＡ変換器５１から出力されるアナログ信号と、冗長用の順位が０番目の２つのＤＡ変換器５０ａ、５０ｂから出力されるアナログ信号を入力して、いずれかの順番のいずれかのＤＡ変換器からのアナログ信号を出力する。第１チャンネルの増幅器７１は、第１チャンネルの第二切替え器６１から入力したアナログ信号を増幅して出力する。
【００５７】
第２チャンネルの第一切替え器４２は、第２〜第４チャンネルのデジタル信号を入力して、いずれかのチャンネルのデジタル信号を選択的に切替えて出力する。第２チャンネルのＤＡ変換器５２は、第一切替え器４２から入力するデジタル信号をアナログ信号に変換する。第２チャンネルのＤＡ変換器５２は順番が２番目のＤＡ変換器である。
【００５８】
第２チャンネルの第二切替え器６２は、順番が２番目のＤＡ変換器５２と順番が１番目のＤＡ変換器５１と順番が０番目の冗長用のＤＡ変換器５０ｂから出力されるアナログ信号を入力して、いずれかの順番のアナログ信号を出力する。第２チャンネルの増幅器７２は、第２チャンネルの第二切替え器６２から入力したアナログ信号を増幅して出力する。
【００５９】
第３チャンネルの第一切替え器４３は、第３〜第５チャンネルのデジタル信号を入力して、いずれかのチャンネルのデジタル信号を選択的に切替えて出力する。第３チャンネルのＤＡ変換器５３は、第一切替え器４３から入力するデジタル信号をアナログ信号に変換する。第３チャンネルのＤＡ変換器５３は順番が３番目のＤＡ変換器である。
【００６０】
第３チャンネルの第二切替え器６３は、順番が３番目のＤＡ変換器５３と順番が２番目のＤＡ変換器５２と順番が１番目のＤＡ変換器５１から出力されるアナログ信号を入力して、いずれかの順番のアナログ信号を出力する。第３チャンネルの増幅器７３は、第３チャンネルの第二切替え器６３から入力したアナログ信号を増幅して出力する。第４チャンネル以降は第３チャンネルと同様である。
【００６１】
図７は、図６における半導体集積回路１０において、第２チャンネルの２番目のＤＡ変換器５２と、第４チャンネルの４番目のＤＡ変換器５４が異常である場合の、第一切替え器４１〜４９、及び、第二切替え器６１〜６９の接続状態を表す。第３チャンネルの第一切替え器４３は、第４チャンネルのラインバッファ３４から出力されるデジタル信号を入力して第３チャンネルの順番が３番目のＤＡ変換器５３に出力する。第４チャンネルの第二切替え器６４は、順番が３番目のＤＡ変換器５３から入力したアナログ信号を第４チャンネルの増幅器７４に出力する。
【００６２】
第１チャンネルの第一切替え器４１は、第３チャンネルのラインバッファ３３から入力したデジタル信号を第１チャンネルの順番が１番目のＤＡ変換器５１に出力する。第３チャンネルの第二切替え器６３は、順番が１番目のＤＡ変換器５１から入力したアナログ信号を第３チャンネルの増幅器７３に出力する。第２チャンネルの第二切替え器６２は、順番が０番目の冗長用のＤＡ変換器５０ｂから入力したアナログ信号を第２チャンネルの増幅器７２に出力する。第１チャンネルの第二切替え器６１は、順番が０番目の冗長用のＤＡ変換器５０ａから入力したアナログ信号を第１チャンネルの増幅器７１に出力する。
【００６３】
また、第４チャンネルよりも順番が下位の各チャンネルにおいては、ラインバッファから出力されたデジタル信号は当該チャンネルの第一切替え器により当該チャンネルのＤＡ変換器に出力される。更に、そのＤＡ変換器から出力されるアナログ信号は当該チャンネルの第二切替え器を介して当該チャンネルの増幅器に出力される。
【００６４】
このように、２つのＤＡ変換器が異常である場合でも、第一及び第二切替え器により信号経路を冗長回路側へシフトさせて迂回させることにより救済することができる。また、第一及び第二切替え器を切替え信号により駆動すれば、容易に且つ瞬時に救済することができる。更に、異常ＤＡ変換器が図７に示すように順番が飛び越える場合でも、また、順番が連続する場合でも救済することができる。
【００６５】
上記第２実施形態の場合は、冗長用の０番目のＤＡ変換器として２つのＤＡ変換器５０ａ、５０ｂを構成して、２つの異常ＤＡ変換器を救済できるようにしたが、本発明はこれに限定されない。０番目の冗長用のＤＡ変換器としてｋ個（ｋは１以上であり、ｎ以下の整数）の冗長用のＤＡ変換器を構成して、ｋ個の異常ＤＡ変換器を救済するように構成することができる。
【００６６】
この場合に、０番目の冗長用のＤＡ変換器は、０１番目から０ｋ番目のｋ個の冗長用のＤＡ変換器を備える。１番目のＤＡ変換器よりも順番が上位の０ｋ番目の冗長用のＤＡ変換器は、第ｋチャンネルのデジタルデータを入力する。０ｋ番目の冗長用のＤＡ変換器よりも順番が上位の０（ｋ−１）番目の冗長用のＤＡ変換器は、第（ｋ−１）チャンネルのデジタル信号を入力する。以降同様にして、０２番目よりも順番が上位の冗長用の０１番目のＤＡ変換器は第１チャンネルのデジタル信号を入力する。
【００６７】
更に、第１チャンネルの第一切替え器は、第１〜第（１＋ｋ）チャンネルの各デジタル信号を入力して選択的に切替えて第１チャンネルの順番が１番目のＤＡ変換器に出力する。第１チャンネルの第二切替え器は、順番が０１〜０ｋ番目の冗長用の各ＤＡ変換器と、第１チャンネルの順番が１番目のＤＡ変換器から出力されたアナログ信号を入力し、選択的に切り替えて第１チャンネルの増幅器に出力する。第２チャンネルの第一切替え器は、第２〜第（２＋ｋ）チャンネルの各デジタル信号を入力して選択的に切替えて第２チャンネルの順番が２番目のＤＡ変換器に出力する。第２チャンネルの第二切替え器は、順番が０２〜０ｋ番目の冗長用のＤＡ変換器と、第１及び第２チャンネルの１番目及び２番目のＤＡ変換器からアナログ信号を入力し、選択的に切替えて第２チャンネルの増幅器に出力する。以降同様にして、第ｋチャンネルの第一切替え器は、第ｋ〜（１＋２ｋ）チャンネルの各デジタル信号を入力して選択的に切替えて第ｋチャンネルのｋ番目のＤＡ変換器に出力する。第ｋチャンネルの第二切替え器は、順番が０ｋ番目の冗長用のＤＡ変換器と、第１〜第ｋチャンネルの１番目〜ｋ番目のＤＡ変換器からのアナログ信号を入力し、選択的に切替えて第ｋチャンネルの増幅器に出力する。以降同様である。
【００６８】
このように構成することにより、多数の異常ＤＡ変換器が発生した場合でも、第一及び第二切替え器により信号経路を冗長用のＤＡ変換器側に順次切替えることにより、救済することができる。しかし、冗長用のＤＡ変換器の数が増加するにつれて配線が複雑になり、回路面積が増大するので、異常発生確率とＤＡ変換器の冗長作成コストとのコストパフォーマンスを勘案して最適冗長個数を適宜設定すればよい。
【００６９】
＜第３実施形態＞
図８は、本発明の第３実施形態に係る半導体集積回路２０の構成を表す図である。本実施形態では、増幅器がＤＡ変換器の異常検出器としての機能を有し、異常ＤＡ変換器が検出されたときは自動的に冗長用のＤＡ変換器側に配線をシフトして切り替える。
【００７０】
図８に示す半導体集積回路２０は、ラインバッファ３１〜３９、第一切替え器４１〜４９、ＤＡ変換器５１〜５９、第二切替え器６１〜６９、及び、増幅器７１〜７９が含まれ、冗長用のＤＡ変換器５０が構成されている。これらの構成及び配線は図２に示す第１実施形態と同様であり、同様に動作する。
【００７１】
第１チャンネルには、ラインバッファ３１、第一及び第二切替え器４１、６１、ＤＡ変換器５１、増幅器７１の他に、増幅器７１からの異常判定信号と順番が下位の第２チャンネルにおいて生成される異常検出信号との論理和を取る論理回路８１を備えている。更に、第１チャンネルは、論理回路８１からの論理和信号を入力して、第一及び第二切替え器４１、６１に切替え信号を出力するラッチ回路９１を備えている。また、第１チャンネルよりも下位チャンネルの各ラッチ回路９２〜９９は、順番が１チャンネル分上位のチャンネルに論理和信号を供給する。
【００７２】
各チャンネルの増幅器７１〜７９の夫々は、ロジック回路２から出力されるＴｅｓｔ−Ｅｎａｂｌｅ信号に応じて、自チャンネルのＤＡ変換器が異常であるか否かを検査し、異常であることを検出したときは、自チャンネルの論理回路に異常判定信号を出力する。また、各チャンネルのラッチ回路９１〜９９の夫々は、ロジック回路２からのＴｉｍｉｎｇ信号を入力して、リセットされる。
【００７３】
増幅器７１〜７９は、例えば、オペアンプとスイッチにより構成することができる。例えば通常動作においては、オペアンプの出力端が反転入力端に接続し、非反転増幅器として機能し、検査モードにおいては、反転入力端を基準電圧に接続し、非反転入力端を自チャンネルの第二切替え器の出力端に接続し、比較器として機能する。また、増幅器７１〜７９は、後述するように、複数のオペアンプから構成することができる。例えば隣接するＤＡ変換器から出力される２つのアナログ信号を比較することにより、ＤＡ変換器の異常を検出するように構成することができる。
【００７４】
図８に示す半導体集積回路２０は次のように動作する。ロジック回路２は検査モードに入ると各ラッチ回路９１〜９９にＴｉｍｉｎｇ信号を出力して各ラッチ回路９１〜９９をリセットする。ロジック回路２は更に各増幅器７１〜７９にＴｅｓｔ−Ｅｎａｂｌｅ信号を出力して各増幅器７１〜７９を検査モードの接続に切替える。これにより、各増幅器７１〜７９は自チャンネルのＤＡ変換器の異常を検出する異常検出器として機能する。
【００７５】
例えば第３チャンネルの増幅器７３がＤＡ変換器５３の異常を検出したときは、増幅器７３はＯＲ回路からなる論理回路８３にＨレベルの論理和信号を出力する。その他のＤＡ変換器５１、５２、５９は正常なので、各増幅器７１、７２、７９は自チャンネルの論理回路８１、８２、８９にＬレベルの信号を出力する。
【００７６】
第３チャンネルの論理回路８３は、Ｈレベルの異常判定信号を入力してＨレベルの論理和信号をラッチ回路９３に出力する。ラッチ回路９３はＨレベルの異常検出信号を第２チャンネルの論理回路８２に出力し、論理回路８２はラッチ回路９２にＨレベルの論理和信号を出力する。ラッチ回路９２はＨレベルの異常検出信号を第１チャンネルの論理回路８１に出力し、論理回路８１はＨレベルの論理和信号をラッチ回路９１に出力する。また、第３チャンネルの論理回路８３は自チャンネルよりも順番が下位の、例えばラッチ回路９９からＬレベルの信号を入力している。
【００７７】
自チャンネルの論理回路からＨレベルの信号を入力した各ラッチ回路９１、９２、９３は、自チャンネルの第一切替え器４１、４２、４３及び第二切替え器６１、６２、６３に対して切替え信号を出力する。各第一切替え器４１、４２、４３は自チャンネルよりも１チャンネル分順番が下位のデジタル信号を入力して自チャンネルのＤＡ変換器に出力する。各第二切替え器６１、６２、６３は自チャンネルのＤＡ変換器よりも順番が上位のＤＡ変換器からアナログ信号を入力して自チャンネルの増幅器に出力する。つまり、第３チャンネル及び第３チャンネル以上の各チャンネルのデジタル信号は１ＤＡ変換器分順番が上位のＤＡ変換器によりデジタル信号をアナログ信号に変換して、順番が下位のチャンネルに当該アナログ信号を出力する。
【００７８】
第３チャンネルよりも順番が下位のチャンネルのラッチ回路９９からは切替え信号が生成されないので、自チャンネルのデジタル信号は自チャンネルのＤＡ変換器によりアナログ信号に変換され、自チャンネルの増幅器により増幅されて出力される。
【００７９】
以上のとおり、図８に示す半導体集積回路２０は、いずれかのＤＡ変換器が異常である場合には、この異常ＤＡ変換器を回避するように信号経路を冗長用のＤＡ変換器側に変更して正常に動作する。また、上記の異常検出機構及び第一及び第二切替え器の自動切換え機構を図６に示す第２実施形態の半導体集積回路１０に適用すれば、２個のＤＡ変換器が異常である場合でもこれを自動的に救済することができる。
【００８０】
＜第４実施形態＞
図９は、本発明の第４実施形態に係る半導体集積回路２０の構成を表す図である。本第４実施形態では第３実施形態の半導体集積回路にパタン発生用のパタン・タイミングジェネレータ回路等が付加されている。このパタン・タイミングジェネレータ回路等は、検査モードにおいてＤＡ変換器の異常を検出するためのテスト用のパタンデータやテスト用のタイミング信号を生成する。
【００８１】
図９において、ロジック回路２、ラインバッファ３１〜３９、第一切替え器４１〜４９、ＤＡ変換器５１〜５９、冗長用のＤＡ変換器５０、第二切替え器６１〜６９、増幅器７１〜７９、論理回路８１〜８９、ラッチ回路９１〜９９の構成は図８に示す第３実施形態と同様なので、説明を省略する。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００８２】
デテクタ回路ＤＥはＶＤＤの電圧を入力してイネーブル信号及びリセット信号を生成する。オシレータ回路ＯＳはイネーブル信号を入力し、イネーブル信号の極性に応じて発信を開始して発信信号を生成する。デバイダ回路ＤＩは発信信号を入力して分周し、クロック信号ＣＬＫを生成する。パタン・タイミング回路ＰＧはパタン・タイミングジェネレータ回路であり、クロック信号ＣＬＫを入力してテスト用パタン信号及びテスト用動作タイミング信号を生成する。
【００８３】
上記回路は次にように動作する。電源が投入され、ＶＤＤが立ち上がったことをデテクタ回路ＤＥが検知してイネーブル信号及びリセット信号を生成する。オシレータ回路ＯＳはデテクタ回路ＤＥのイネーブル信号を入力して発信を開始し、デバイダ回路ＤＩ、パタン・タイミング回路ＰＧ及びロジック回路２はデテクタ回路ＤＥのリセット信号を入力してリセットされる。発信を開始したオシレータ回路ＯＳは発信信号をデバイダ回路ＤＩへ出力し、デバイダ回路ＤＩはこの発信信号を入力して分周し、クロック信号ＣＬＫを生成し、ロジック回路２及びパタン・タイミング回路ＰＧへ出力する。
【００８４】
パタン・タイミング回路ＰＧはクロック信号ＣＬＫを用いてテスト用のパタン信号と、テスト用のタイミング信号を生成してロジック回路２へ出力する。ロジック回路２は、Ｔｅｓｔ−Ｅｎａｂｌｅ信号を生成して増幅器７１〜７９に出力し、Ｔｉｍｉｎｇ信号を生成してラッチ回路９１〜９９をリセットし、テスト用のパタンデータを生成してラインバッファ３１〜３９へ出力する。増幅器７１〜７９はＴｅｓｔ−Ｅｎａｂｌｅ信号を入力することによりＤＡ変換器５１〜５９の異常を検出する異常検出器として機能する。テスト完了時にはイネーブル信号をＨレベルからＬレベルへ切替えて、オシレータ回路ＯＳの発信を停止する。これにより、検査モードは終了する。
【００８５】
この構成により、外部から制御信号やテスト用のパタン信号等を必要とせずに、ＤＡ変換器５１〜５９の異常を検出することができ、更に、いずれかのＤＡ変換器が異常の場合には、自動的に冗長救済を図ることができる。
【００８６】
なお、上記の回路構成において、ＶＤＤを検出するためのデテクタ回路ＤＥを設けて、電源投入時に検査モードが実行されるように構成したが、デテクタ回路ＤＥを除去して、外部からテスト制御信号を入力することで、検査モードが実行されるようにしてもよい。
【００８７】
＜第５実施形態＞
図１０は、本発明の第５実施形態に係る半導体集積回路３０の構成を表す図である。本第５実施形態においては、各チャンネルが４つのサブチャンネルにより構成されている。同一の部分又は同一の機能を有する部分には同一の符号を付している。
【００８８】
図１０に示すように、各チャンネルは４つのサブチャンネルＡｃｈ〜Ｄｃｈから構成されている。各チャンネルは、４つのサブチャンネルに対応する４つのサブラインバッファ、４つのサブ第一切替え器、４つのサブＤＡ変換器、４つのサブ第二切替え器、４つのサブ増幅器、１つの論理回路、１つのラッチ回路から構成されている。各チャンネルの各サブチャンネルは、１つのサブラインバッファ、１つのサブ第一切替え器、１つのサブＤＡ変換器、１つのサブ第二切替え器、１つのサブ増幅器から構成されている。冗長用のＤＡ変換器５０は４つのサブＤＡ変換器により構成されている。この冗長用の４つのサブＤＡ変換器の夫々は、第１チャンネルの４つのサブチャンネルの夫々対応するサブラインバッファからデジタル信号を入力する。
【００８９】
例えば第１チャンネルのサブチャンネルＡｃｈに注目して説明する。サブ第一切替え器は自サブチャンネルＡｃｈのサブラインバッファと第２チャンネルのサブチャンネルＡｃｈからのデジタル信号とを入力して選択的に切替えて自サブチャンネルのサブＤＡ変換器へ出力する。サブチャンネルＡｃｈのサブＤＡ変換器は入力したデジタル信号をアナログ信号に変換する。サブチャンネルＡｃｈのサブ第二切替え器は、自サブチャンネルＡｃｈのデジタル信号をアナログ信号に変換する冗長用のサブＤＡ変換器と自サブチャンネルＡｃｈのサブＤＡ変換器からのアナログ信号を入力して自サブチャンネルＡｃｈのサブ増幅器へ選択的に切替えて出力する。他のサブチャンネルも同様の構成を備えている。
【００９０】
第２チャンネルよりも順番が下位のチャンネルでは次の通りである。各サブチャンネルのサブ第二切替え器は、１チャンネル分順番が上位のチャンネルの対応するサブチャンネルのサブＤＡ変換器と自サブチャンネルのサブＤＡ変換器からのアナログ信号を選択的に切替えて自サブチャンネルのサブ増幅器へ出力する。なお、説明の都合上図１０では３チャンネルの構成を表しているが、実際は更に多数のチャンネルを備えている。
【００９１】
図１１（ａ）は第２チャンネルを抜き出して示した図である。図１１（ｂ）は通常使用状態である通常モードのときの増幅器７２に構成されるスイッチＳＷ１〜ＳＷ４の接続状態を表す。図１１（ｃ）は、ＤＡ変換器５２を検査する検査モード１のときのＳＷ１〜ＳＷ４の接続状態を表す。図１１（ｄ）は、ＤＡ変換器５２を検査する検査モード２のときのスイッチＳＷ１〜ＳＷ４の接続状態を表す。なお、スイッチＳＷ１、ＳＷ３は第三切替え器に相当し、スイッチＳＷ２、ＳＷ４は第四切替え器に相当する。
【００９２】
図１１（ａ）に示すように、各サブチャンネルＡｃｈ〜Ｄｃｈは、サブ増幅器としてオペアンプＯＰａ〜ＯＰｄを備えている。サブチャンネルＡｃｈ、ＢｃｈのオペアンプＯＰａ、ＯＰｂは、出力端が反転入力端に接続され、非反転入力端にサブ第二切替え器からのアナログ信号を入力する非反転増幅器を構成している。サブチャンネルＣｃｈのオペアンプＯＰｃは、出力端と反転入力端との間にスイッチＳＷ１が挿入され、反転入力端及び非反転入力端とサブチャンネルＢｃｈ及びＣｃｈからのサブ第二切替え器の出力との間にスイッチＳＷ２が挿入されている。サブチャンネルＤｃｈのオペアンプＯＰｄは、出力端と反転入力端との間にスイッチＳＷ３が挿入され、反転入力端及び非反転入力端とサブチャンネルＡｃｈ及びＤｃｈのサブ第二切替え器からの出力との間にスイッチＳＷ４が挿入されている。
【００９３】
論理回路８２はＮＡＮＤ回路とＯＲ回路から構成されている。ＮＡＮＤ回路はオペアンプＯＰｃとオペアンプＯＰｄの出力の否定論理積をＯＲ回路に出力する。ＯＲ回路は、ＮＡＮＤ回路からの否定論理積と順番が下位の第３チャンネルからの異常検出信号との論理和をラッチ回路９２に出力する。以下、増幅器７２の動作及びＤＡ変換器の異常検出方法を図１１（ｂ）〜（ｃ）に基づいて具体的に説明する。
【００９４】
図１１（ｂ）は、通常モードのときのスイッチＳＷ１〜ＳＷ４の接続状態を表す。スイッチＳＷ１及びＳＷ３は接続状態となり、オペアンプＯＰｃ及びＯＰｄの夫々の出力端と反転入力端が接続し、オペアンプＯＰｃ及びＯＰｄは非反転増幅器として動作する。また、スイッチＳＷ２及びＳＷ４は、サブチャンネルＣｃｈ及びＤｃｈの各サブＤＡ変換器により変換されたアナログ信号をオペアンプＯＰｃ及びＯＰｄの非反転入力端に入力するように切り替わる。その結果、オペアンプＯＰｃ、ＯＰｄは、オペアンプＯＰａ、ＯＰｂと同等の電流増幅器として機能する。
【００９５】
検査モードに入ると、ロジック回路２は、増幅器７２にＴｅｓｔ−Ｅｎａｂｌｅ信号を出力してスイッチＳＷ１〜ＳＷ４をセットするとともに、Ｔｉｍｉｎｇ信号によりラッチ回路９２をリセットし、ラインバッファ３２にテストデータを出力する。
【００９６】
図１１（ｃ）は最初の検査モード１におけるスイッチＳＷ１〜ＳＷ４の接続状態を表す。スイッチＳＷ１は開状態となり、スイッチＳＷ２は、サブチャンネルＢｃｈのサブ第二切替え器の出力がオペアンプＯＰｃの反転入力端に入力し、自サブチャンネルＣｃｈのサブ第二切替え器の出力が非反転入力端に入力する接続状態に切り替わる。従って、オペアンプＯＰｃは、サブチャンネルＢｃｈとＣｃｈの２つのサブＤＡ変換器の出力電圧を比較する比較器として動作する。更に、スイッチＳＷ３は開状態となり、スイッチＳＷ４は、サブチャンネルＡｃｈのサブ第二切替え器の出力がオペアンプＯＰｄの反転入力端に入力し、自サブチャンネルＤｃｈのサブ第二切替え器の出力が非反転入力端に入力する接続状態に切り替わる。従って、オペアンプＯＰｄは、サブチャンネルＡｃｈとＤｃｈの２つのサブＤＡ変換器の出力電圧を比較する比較器として動作する。
【００９７】
ロジック回路２はラインバッファ３２にテストデータを出力し、各サブチャンネルＡｃｈ、Ｂｃｈ、Ｃｃｈ、Ｄｃｈに対して夫々電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄを設定する。この場合にＶｃはＶｂより微小電圧δｃｂ高く、ＶｄはＶａよりも微小電圧δｄａ高く設定し、この関係を維持して電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄを変化させる。各サブＤＡ変換器が正常に動作する場合には、各サブＤＡ変換器により変換された電圧は常にＶｃ＞Ｖｂ、Ｖｄ＞Ｖａの関係が維持される。従って、オペアンプＯＰｃ及びＯＰｄからはＨレベルの信号が出力され、ＮＡＮＤ回路からはＬレベルが出力されて、異常がないことを表す。一方、各サブチャンネルのサブＤＡ変換器から出力される電圧の関係が、Ｖｃ＜ＶｂやＶｄ＜Ｖａとなる場合は、オペアンプＯＰｃ又はＯＰｄのいずれか又は両方の出力がＬレベルとなる。その結果、ＮＡＮＤ回路の出力はＨレベルに反転し、これに伴いＯＲ回路の出力もＨレベルに反転して、いずれかのＤＡ変換器が異常であることを知らせる。
【００９８】
しかし、例えば、サブチャンネルＢｃｈのサブＤＡ変換器が故障して、設定された電圧Ｖｂよりも常に低い電圧を発生させる場合がある。また、サブチャンネルＡｃｈのサブＤＡ変換器が故障して、設定された電圧Ｖａよりも常に低い電圧を発生させる場合がある。これらの場合には、各サブＤＡ変換器により変換された電圧は常にＶｃ＞Ｖｂ、Ｖｄ＞Ｖａの関係を維持することになり、異常を検出できない場合が存在する。
【００９９】
こそで、次の検査モード２においては、図１１（ｄ）に示すようにスイッチＳＷ２及びＳＷ４の接続状態を切替える。即ち、サブチャンネルＣｃｈのＶｃをオペアンプＯＰｃの反転入力端に、サブチャンネルＢｃｈのＶｂをオペアンプＯＰｃの非反転入力端に入力する。また、サブチャンネルＤｃｈのＶｄをオペアンプＯＰｄの反転入力端に、サブチャンネルＡｃｈのＶａをオペアンプＯＰｄの反転入力端に入力する。
【０１００】
更に、ロジック回路２は、ＶｂをＶｃより微小電圧δｂｃ高く、ＶａをＶｄよりも微小電圧δａｄ高く設定し、この関係を維持して電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄを変化させる。各サブＤＡ変換器が正常に動作する場合には、各サブＤＡ変換器により変換された電圧は常にＶｂ＞Ｖｃ、Ｖａ＞Ｖｄの関係を維持する。従って、オペアンプＯＰｃ及びＯＰｄからはＨレベルの信号が出力され、ＮＡＮＤ回路からはＬレベルが出力されて、異常がないことを表す。
【０１０１】
一方、各サブチャンネルのサブＤＡ変換器から出力される電圧関係が、Ｖｂ＜ＶｃやＶａ＜Ｖｄとなる場合は、オペアンプＯＰｃ又はＯＰｄのいずれか又は両方の出力がＬレベルとなる。その結果、ＮＡＮＤ回路の出力はＨレベルに反転し、ＯＲ回路の出力もＨレベルに反転して、いずれかのサブＤＡ変換器が異常であることを知らせる。
【０１０２】
上記検査モード１及び検査モード２において異常が検出されると、ＯＲ回路からＨレベルの信号を入力したラッチ回路９２は、第一切替え器４２及び第二切替え器６２に切替え信号を出力するとともに、順番が上位の第１チャンネルに異常検出信号を出力する。第１チャンネルの論理回路８１は、ラッチ回路９２からＨレベルの異常検出信号を入力してそのＯＲ回路がＨレベルの和信号を出力する。第１チャンネルのラッチ回路９１は、Ｈレベルの和信号を入力して、第一切替え器４１及び第二切替え器６１に切替え信号を出力する。
【０１０３】
これにより、第１チャンネルの各サブ第一切替え器は、第２チャンネルの各サブチャンネル用のデジタル信号を自サブチャンネルの各サブＤＡ変換器へ出力する。第１チャンネルの各サブ第二切替え器は、冗長用の各サブＤＡ変換器により変換されたアナログ信号を自サブチャンネルの各サブ増幅器へ出力する。従って、第２チャンネルの各サブチャンネルのデジタル信号は第１チャンネルのＤＡ変換器５１により変換され、第２チャンネルの第二切替え器６２を介して増幅器７２（オペアンプＯＰａ〜ＯＰｄ）により増幅され、出力される。また、第１チャンネルの各サブチャンネルのデジタル信号は冗長用のＤＡ変換器５０により変換され、第１チャンネルの第二切替え器６１を介して増幅器７１（オペアンプＯＰａ〜ＯＰｄ）により増幅され、出力される。
【０１０４】
このように、増幅器をオペアンプＯＰにより構成し、通常動作では電流増幅器として機能させ、検査モードにおいては比較器として機能させることにより、比較的簡単な構成でＤＡ変換器の異常を検出できるとともに、冗長回路を設けて冗長救済することができる。
【０１０５】
なお、本第５実施形態の半導体集積回路３０は、液晶パネルの信号駆動回路に適用するのが好適である。液晶パネルでは、液晶の劣化、信頼性低下を防止するために、液晶層に対して共通電極を基準として正負の交番電圧を印加する。例えば、サブチャンネルＡｃｈとＤｃｈに正側（又は負側）の電圧、サブチャンネルＢｃｈとＣｃｈに負側（又は正側）の電圧を与える。そして、サブチャンネルＡｃｈとＢｃｈの出力を交番させ、サブチャンネルＣｃｈとＤｃｈの出力を交番させて液晶パネルに交番電圧を与えることができる。
【０１０６】
なお、本第５実施形態においては、４つのサブチャンネルを１チャンネルとして取り扱い、４つのサブチャンネルのいずれかのＤＡ変換器が異常である場合に、１チャンネル単位で冗長用のＤＡ変換器側に接続をシフトして冗長救済を行う。この場合に、各サブチャンネルを独立した１チャンネルとみなすこともできる。つまり、各第一切替え器は自チャンネルのデジタル信号と順番が４チャンネル分下位のデジタル信号とのいずれかを選択的に切替えて自チャンネルのＤＡ変換器に出力する。また、各第二切替え器は、自チャンネルのＤＡ変換器により変換されたアナログ信号と順番が４チャンネル分上位のＤＡ変換器により変換されたアナログ信号とのいずれかを選択的に切替えて自チャンネルの増幅器に出力する、とみなすことができる。
【０１０７】
図１２は、例えば図９に示す第４実施形態や図１０に示す第５実施形態などの半導体集積回路における検査モードのタイミングチャート図を示す。電源が投入されＶＤＤが印加されると、デテクタ回路ＤＥがイネーブル信号やリセット信号を出力し、オシレータ回路ＯＳからＯｓｃｉｌｌａｔｏｒ  ＯＵＴ信号が出力される。デバイダ回路ＤＩからクロック信号ＣＬＫが出力される。ロジック回路２は、増幅器７１〜７９とラッチ回路９１〜９９に与えるＴＥＳＴ/Ｔｅｓｔ＿Ｅｎａｂｌｅ信号をＬレベルからＨレベルへ反転させ、検査モードを開始する。ロジック回路２は、同時にテストデータからなるＤａｔａ信号をラインバッファ３１〜３９に与える。増幅器７１〜７９は検査モードにおいてはＤＡ変換器５１〜５９の異常検出器として機能し、異常が検出されると当該増幅器のＡＭＰ  ｏｕｔ信号がＬレベルからＨレベルに反転する。すると、論理回路の出力がＬレベルからＨレベルに反転し、ラッチ回路のＲＳ＿Ｌａｔｃｈ  ＯＵＴ信号がＬレベルからＨレベルに反転し、当該チャンネル及びこのチャンネルよりも順番が上位のチャンネルの第一切替え器及び第二切替え器に出力される。
【０１０８】
＜第６実施形態＞
図１３は、本発明の第６実施形態に係る液晶駆動回路を表す模式図である。液晶駆動回路は、液晶パネル２７の走査線を駆動する走査線ドライバ２６と、信号線を駆動する信号線ドライバ２５と、これらのドライバに駆動信号を供給するロジック回路２などから構成されている。信号線ドライバ２５は、第１〜第５実施形態において説明した半導体集積回路により構成され、この半導体集積回路の第１〜第ｎチャンネルから出力されるアナログ信号が液晶パネル２７の各信号線に供給される。
【０１０９】
特に、液晶パネル２７では信号線が５００本以上形成されており、そのうち１本の信号線に供給される映像信号が異常であると、ライン欠陥として見えるようになる。本液晶駆動回路はＤＡ変換器が異常となった場合でも冗長救済することができるので、液晶駆動回路のコスト低減に大きく寄与することができる。
【符号の説明】
【０１１０】
１、１０、２０、３０  半導体集積回路
２  ロジック回路
３１〜３９  ラインバッファ
４１〜４９  第一切替え器
５０  冗長用のＤＡ変換器
５１〜５９  ＤＡ変換器
６１〜６９  第二切替え器
７１〜７９  増幅器
８１〜８９  論理回路
９１〜９９  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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