(57)【要約】【課題】シフトレジスタ回路を複雑にせずに、狭額縁のままシフトレジスタをリセットさせることが可能な発光素子を提供する。【解決手段】データ線と、走査線と、画素回路１０４と、シフトレジスタ回路１０２と、シフトレジスタ回路１０２に電圧を供給する第１の電源と、画素回路１０４に電圧を供給する第２の電源と、を有する表示装置であって、前記走査線の一方がシフトレジスタ回路１０２の出力部に接続され、前記走査線からの走査信号により、画素回路１０４への前記データ線からのデータ信号の書き込みが制御可能になっており、前記第１の電源が立ち上がっている状態で、シフトレジスタ回路１０２に、ＨレベルとＬレベルのいずれか一種の信号をシフトレジスタのｂｉｔ数分だけ入力した後、第２の電源が立ち上がることを特徴とする表示装置。【選択図】図４
2011013415.tif 000002
【特許請求の範囲】
【請求項１】
データ線と、走査線と、画素回路と、シフトレジスタ回路と、前記シフトレジスタ回路に電圧を供給する第１の電源と、前記画素回路に電圧を供給する第２の電源と、を有する表示装置であって、
前記走査線の一方が前記シフトレジスタ回路の出力部に接続され、前記走査線からの走査信号により、前記画素回路への前記データ線からのデータ信号の書き込みが制御可能になっており、
前記第１の電源が立ち上がっている状態で、
前記シフトレジスタ回路に、ＨレベルとＬレベルのいずれか一種の信号をシフトレジスタのｂｉｔ数分だけ入力した後、
第２の電源が立ち上がることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス型表示装置におけるシフトレジスタのリセット方法及びアクティブマトリックス型表示装置の狭額縁化に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（以下、有機ＥＬという）、液晶などを用いたアクティブマトリックス型表示装置では、画像データが画素の先頭行から最終行まで順に書き込まれる（以下、スキャンと略す）。
【０００３】
このスキャン動作は、クロックに同期してＳＷ信号が随時画素の先頭行から最終行までシフトしていく。ＳＷ信号は表示装置の行単位で画素回路に入力される。また、画素回路はビデオデータ信号を画素回路に保持し、その保持した値に応じて、駆動トランジスタが電流もしくは電圧を出力する。
【０００４】
特許文献１には、電源投入時にシフトレジスタの出力が不定になり、動作が不正確になることを防ぐために、内部にシフトレジスタの各段をリセットするための信号を生成する手段を設けた表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１５９８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シフトレジスタ回路は、表示装置の端部に配置されるが、表示装置の狭額縁化に伴い、シフトレジスタ回路の構成を簡略化し、占有面積を小さくする事が要求されている。
【０００７】
本発明は、電源投入時にリセットでき、かつ回路構成がシンプルなシフトレジスタを有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、データ線と、走査線と、画素回路と、シフトレジスタ回路と、前記シフトレジスタ回路に電圧を供給する第１の電源と、前記画素回路に電圧を供給する第２の電源と、を有する表示装置であって、前記走査線の一方が前記シフトレジスタ回路の出力部に接続され、前記走査線からの走査信号により、前記画素回路への前記データ線からのデータ信号の書き込みが制御可能になっており、前記第１の電源が立ち上がっている状態で、前記シフトレジスタ回路に、ＨレベルとＬレベルのいずれか一種の信号をシフトレジスタのｂｉｔ数分だけ入力した後、第２の電源が立ち上がることを特徴とする表示装置を提供するものである。
【発明の効果】
【０００９】
本発明によれば、シフトレジスタ回路を複雑にせずに、狭額縁のままシフトレジスタをリセットさせることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】実施例１の表示装置を示す図である。
【図２】実施例１のシフトレジスタの回路図である。
【図３】電流発光素子を用いた画素回路図である。
【図４】シフトレジスタのリセット動作を示すタイミングチャートである。
【図５】実施例２のシフトレジスタ回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明について説明する。
【００１２】
図１は本発明の表示装置の一例を示す図である。
【００１３】
本発明の表示装置は、図１に示すように、シフトレジスタ１０２、シフトレジスタへの供給電源、走査線、画素回路１０４、画素回路への供給電源ＶＣＣ、データ線を有している。走査線は一方がシフトレジスタ１０２の出力部に接続され、走査線からの走査信号により、画素回路１０４へのデータ線からのデータ信号の書き込みが制御可能になっている。走査信号はシフトレジスタ１０２の出力（ＶＳＲ）によって発生される。
【００１４】
なお、シフトレジスタ１０２は、例えば、１ｂｉｔのシフトレジスタを複数接続した回路が好適に用いられる。より具体的には、図２及び図５に示すようなシフトレジスタ回路が好適に用いられる。また、シフトレジスタ１０２は、表示装置の額縁１０５等に配置する。画素回路１０４は、例えば、図３の回路を用いるのが好適であり、さらに、ｍ行×ｎ列（ｍ、ｎは自然数）の２次元マトリックス状に配置されるのが好ましい。以下では、本発明の表示装置の各画素に配置される各画素回路を全て含めて「画素回路部」ということもある。
【００１５】
走査線及びデータ線は、複数用いられるのが好ましく、さらに、走査線とデータ線が互いに直交するように配置されるのが好ましい。また、走査線は行方向の画素回路に共通に接続されるのが好適であり、データ線は列方向の画素回路に共通に接続されるのが好適である。画素回路１０４が配置される画素は、データ線と走査線の交点に配置されるのが好ましい。
【００１６】
シフトレジスタへの供給電源（第１の電源）と画素回路への供給電源ＶＣＣ（第２の電源）は別系統に分割され、独立に制御することが可能である。
【００１７】
本発明の表示装置では、シフトレジスタ１０２のリセット動作を以下の手順で行う。その詳細について、図１を用いて説明する。
【００１８】
まず、画素回路への供給電源ＶＣＣを電圧値０Ｖに設定した状態で、シフトレジスタへの供給電源を立ち上げる（ＯＮにする）。
【００１９】
次に、シフトレジスタ１０２に、“Ｈ”と“Ｌ”のいずれか一種の信号をシフトレジスタ１０２のｂｉｔ数分だけ入力する。この操作により、シフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）を全て“Ｌ”にする。シフトレジスタ１０２に入力した前記信号は、シフトレジスタ１０２をリセットするためのダミーの入力信号である。シフトレジスタ１０２の入力信号が“Ｈ”と“Ｌ”のいずれであるかは、入力信号がシフトレジスタの各段を構成するレジスタに入る前のレベルシフトのためのインバータの段数によって決まる。
【００２０】
シフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）が全て“Ｌ”になった後、画素回路部への供給電源ＶＣＣを立ち上げる（０Ｖよりも大きい電圧値に設定する）。
【００２１】
続いて、シフトレジスタ１０２に、“Ｈ”の信号を１ｂｉｔ分だけ入力する。この操作により、以下のクロックでシフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）は、行毎に順次、“Ｈ”になる。
【００２２】
上述したリセット動作により、シフトレジスタへの電源投入時のシフトレジスタ１０２の出力の初期値は不定な状態でも、所望の行を選択するサンプリング信号（ＶＳＲ１〜ＶＳＲｍ）を正確にシフトレジスタ１０２から出力することが可能になる。
【実施例】
【００２３】
以下に、本発明の表示装置の実施例を示す。
【００２４】
なお、実施例１及び実施例２においては、電流を流すことにより発光する発光素子を点灯させる場合について示すが、液晶などの電圧を印加することにより発光する発光素子でも同様にシフトレジスタのリセットを実施することが可能である。また、電流を流すことにより発光する発光素子は、無機ＥＬ、有機ＥＬのいずれでも良い。
【００２５】
［実施例１］
図１は、本発明の実施例の表示装置の構成を示すブロック図である。
【００２６】
本実施例の表示装置はシフトレジスタ１０２、シフトレジスタへの供給電源、走査線、複数の画素回路からなる画素回路部、画素回路部への供給電源ＶＣＣ、データ線、ビデオアンプ出力アレイ部１０３、ビデオアンプ出力アレイ部へのデータ供給源ＰＡＤを有する。
【００２７】
シフトレジスタ１０２としては、図２の回路を用い、表示装置の額縁１０５に配置した。
【００２８】
画素回路１０４としては、図３の回路を用い、２次元マトリックス状に配置した。図３の画素回路は、図１の画素回路の１つを取り出したものである。また、図３の画素回路は、データ線ＤＡＴＡと保持容量Ｃを結ぶスイッチとして機能するトランジスタＮＭＯＳと、データを保持する保持容量Ｃと、保持容量Ｃの電圧に応じて電流をＥＬ素子ＥＬに供給する駆動トランジスタＰＭＯＳとで構成されている。スイッチングトランジスタＮＭＯＳのゲートは走査線ＶＳＲに接続されている。画素回路部への供給電源ＶＣＣとシフトレジスタへの供給電源は、別系統に分割し、独立に制御するようにした。
【００２９】
データ線は、画素回路１０４の列数分用意し、一方はビデオアンプ出力アレイ部１０３の対応する各出力に接続し、他方は対応する各列の画素回路１０４に共通に接続して、データ信号（ＤＡＴＡ１〜ＤＡＴＡｎ）を画素回路１０４に供給するようにした。
【００３０】
走査線は、画素回路１０４の行数分用意し、一方はシフトレジスタ１０２の対応する各出力に接続し、他方は対応する各行の画素回路１０４に共通に接続した。シフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）によって走査信号を発生させ、走査信号により画素回路１０４へのデータ信号の書き込みを制御した。データ信号を所望の行の画素回路１０４に入力させる為に、シフトレジスタ１０２からの出力（サンプリング信号（ＶＳＲ１〜ＶＳＲｍ））がＨレベルのとき、データ信号をサンプリングし、サンプリング信号がＬレベルのとき、直前のデータ信号をホールドした。
【００３１】
図４のタイミングチャートに従って、シフトレジスタ１０２のリセット動作を実施した。
【００３２】
まず、画素回路部への供給電源ＶＣＣを電圧値０Ｖのままで立ち上げず、シフトレジスタへの供給電源を立ち上げた（ＯＮにした）。
【００３３】
次に、ＣＬＫ、／ＣＬＫに同期してＤ（図２中）端子にｍクロック（ｍはシフトレジスタ１０２の段数）続けて“Ｌ”を入力する。この結果、全てのシフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）が“Ｌ”になり、リセットされた。
【００３４】
シフトレジスタ１０２の出力が全て“Ｌ”になった後、画素回路部への供給電源ＶＣＣを立ち上げた（０Ｖよりも大きい電圧値に設定した）。
【００３５】
次に、ＣＬＫ、／ＣＬＫに同期してＤ端子に１クロックパルス分だけ“Ｈ”を入力するとともに、データ線（ＤＡＴＡ１−ＤＡＴＡｎ）にデータ電圧を出力させた。これにより、そのあとの継続クロックで、シフトレジスタ１０２の出力（ＶＳＲ１〜ＶＳＲｍ）が順次“Ｈ”になり、行毎に、画素回路のＶＳＲを“Ｈ”にする事ができた。
【００３６】
ＶＳＲが“Ｈ”の行の画素回路１０４（図３）のスイッチングトランジスタＮＭＯＳがＯＮになり、データ信号が保持容量Ｃに充電され、この電圧に応じて駆動トランジスタＰＭＯＳが発光素子に定電流を流した。
【００３７】
保持容量によって保持された電圧をＶGSとすると、発光素子に流れる電流ＩELは以下の式で表される。
ＩEL＝β／２・（ＶGS−Ｖth）2      （式１）
β：ＰＭＯＳの電流増倍係数
Ｖth：ＰＭＯＳのスレッシュホルド電圧
【００３８】
なお、所望の画素回路へのデータ信号の供給はプログラムで制御した。
【００３９】
以上のように、本実施例の表示装置では、データ入力Ｄによりシフトレジスタをリセットするようにしたので、シフトレジスタの各段にリセット信号を送る必要がない。このため、シフトレジスタ回路を複雑にせずに、狭額縁のままシフトレジスタをリセットさせることができた。
【００４０】
［実施例２］
本実施例の表示装置は、シフトレジスタ１０２として図５の回路を用いることを除いては、実施例１と同じである。図５の回路は、図２の回路の入力のクロックドインバータ回路をアナログスイッチにし、１ｂｉｔ分のシフトレジスタ１０２の素子数を１６素子にした構成である。
【００４１】
また、シフトレジスタ１０２のリセット動作、画素回路への供給電源ＶＣＣの制御方法及びデータ信号のプログラミング方法も実施例１と同じである。
【００４２】
図４のタイミングチャートに従って、シフトレジスタ１０２のリセット動作を実施した。このとき、ダミーの入力信号として“Ｌ”の信号を入力したが、画素回路１０４（図３）のＮＭＯＳ  ＳＷをＯＦＦさせる極性によって、ダミーの入力信号は”Ｈ／Ｌ”のいずれかになる。
【００４３】
以上のように、本実施例の表示装置においても、データ入力Ｄによりシフトレジスタをリセットするようにしたので、シフトレジスタの各段にリセット信号を送る必要がない。このため、実施例１と同様に、シフトレジスタ回路を複雑にせずに、狭額縁のままシフトレジスタをリセットさせることができた。
【符号の説明】
【００４４】
１０１：画素表示領域、１０２：シフトレジスタ、１０３：ビデオアンプ出力アレイ部、１０４：画素回路、１０５：額縁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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