(57)【要約】【課題】従来技術の半導体集積回路装置では、不良セルを指定するアドレス情報の転送に時間がかかるという問題があった。【解決手段】本発明にかかる半導体集積回路装置は、不良セルを置き換えるリダンダンシ回路を有するメモリマクロ２１，２２と、不良セルをリダンダンシ回路に置き換えるためのアドレス情報を記憶する、複数の不揮発性記憶素子を有するＦＵＳＥメモリ１１と、メモリマクロ２１，２２のうちアドレス情報の転送先となるメモリマクロを選択する選択信号を生成するとともに、選択されたメモリマクロに対しそのメモリマクロに対応するビット幅のアドレス情報を転送する転送回路と、を備える。【選択図】図１
2011198394.tif 000002
【特許請求の範囲】
【請求項１】
不良セルを置き換えるリダンダンシ回路を有する複数のメモリマクロと、
前記不良セルをリダンダンシ回路に置き換えるためのアドレス情報を記憶する、複数の不揮発性記憶素子を有する記憶回路と、
前記複数のメモリマクロのうち前記アドレス情報の転送先となるメモリマクロを選択する選択信号を生成するとともに、選択された前記メモリマクロに対し当該メモリマクロに対応するビット幅のアドレス情報を転送する転送回路と、を備えた半導体集積回路装置。
【請求項２】
前記記憶回路と前記複数のメモリマクロとは、
前記アドレス情報を転送するために、共通のデータバスを介して接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記記憶回路と前記複数のメモリマクロとは、
前記アドレス情報を転送するために、それぞれ異なるデータバスを介して接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記転送回路は、
カウンタを備え、
前記カウンタによるカウント値に応じた前記選択信号を生成するとともに、前記カウント値に応じた前記アドレス情報を前記記憶回路から取得して転送することを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に冗長回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）においては、プロセスの微細化、高機能化だけでなく、用途の多様化により、大容量のメモリが必要とされてきている。それにより、メモリマクロ単体の記憶容量の増加とともに、チップ内に搭載されるメモリマクロの数量の増加が著しい。
【０００３】
メモリマクロは、通常、メモリセルに加え、不良セルを救済するためのリダンダンシ回路（冗長回路）を備える。なお、メモリセルのうちの不良セルをリダンダンシ回路に置き換えることで、不良セルが救済される。そのため、ＡＳＩＣには、不良セルの位置を指定するためのアドレス情報を記憶するＦＵＳＥボックスと、ＦＵＳＥボックスを制御する回路と、によって構成されるリダンダンシシステムが内蔵される。
【０００４】
このような状況において、メモリマクロの大型化に伴うアドレス情報の増加により、ＦＵＳＥボックスが大型化している。つまり、リダンダンシシステムに占めるＦＵＳＥボックスの面積の割合が増大している。それに加え、メモリマクロの数量の増加により、複数のメモリマクロとＦＵＳＥボックスとの間のデータ転送の仕組みが複雑化している。そのため、リダンダンシシステムのサイズ縮小と、当該データ転送の仕組みの簡素化が求められている。
【０００５】
図９は、特許文献１に開示された半導体集積回路装置の構成例を示したものである。図９において、記憶転送回路部をなすＦＵＳＥボックス（Ｆｕｓｅ  Ｂｏｘ）５１１は、例えば、種類の異なる複数のメモリマクロ（半導体メモリ回路部）５２１、５２２により共用されている。この場合、ＦＵＳＥボックス５１１および各メモリマクロ５２１、５２２は、データ（ｄａｔａ）線５３１と転送クロック（ｃｌｏｃｋ）線５３２と信号線（Ｔｒｉｇｇｅｒ）３３とによって、バス接続されている。つまり、ＦＵＳＥボックス５１１および各メモリマクロ５２１、５２２は、データ線５３１、転送クロック線５３２および信号線５３３に、それぞれ接続されている。これにより、リダンダンシのためのアドレス情報などは、外部のＦＵＳＥボックス５１１より、各メモリマクロ５２１、５２２に供給されるようになっている。
【０００６】
上記ＦＵＳＥボックス５１１は、例えば、ＦＵＳＥデータ（Ｆｕｓｅ  Ｄａｔａ）をプログラムするための複数のＦＵＳＥ（不揮発性記憶素子）、および、そのＦＵＳＥデータの読み出しや転送に必要な回路を含んで構成されている。
【０００７】
ここで、上記ＦＵＳＥは、レーザー光によって溶断されることによりＦＵＳＥデータがプログラムされる光ＦＵＳＥ（第１の不揮発性記憶素子群）、または、電気的に状態を変化させることによりＦＵＳＥデータがプログラムされる電気ＦＵＳＥ（第２の不揮発性記憶素子群）のいずれかが用いられる。
【０００８】
また、上記ＦＵＳＥデータとは、例えば、上記アドレス情報やそのアドレス情報などの転送を制御するためのコマンド情報である。上記メモリマクロ５２１、５２２は、それぞれ、メモリセルアレイとリダンダンシ回路とを有して構成されている。また、上記メモリマクロ５２１、５２２は、それぞれ、アドレス情報などを格納するためのシフトレジスタを備えている。従来技術の場合、上記メモリマクロ５２１、５２２は、例えば、第１のＤＲＡＭ  Ｍａｃｒｏ、および、この第１のＤＲＡＭ  Ｍａｃｒｏとは別の構成を有する第２のＤＲＡＭ  Ｍａｃｒｏ、もしくは、ＳＲＡＭ  Ｍａｃｒｏを含んで構成されている。
【０００９】
さらに、上記メモリマクロ５２１、５２２には、前もって、それぞれ固有のマクロＩＤが付与されている。例えば、メモリマクロ５２１には「ＩＤ＝１」が、また、メモリマクロ５２２には「ＩＤ＝２」が、それぞれ付与されている。よって、このマクロＩＤを指定することにより、メモリマクロ５２１、５２２でのデータの受信を制御することが可能となる。例えば、マクロＩＤが一致するメモリマクロでのみ、データの取り込みを開始するように制御できる。
【００１０】
データ線５３１は、リダンダンシのためのアドレス情報などを、上記各メモリマクロ５２１、５２２に転送するためのものである。なお、アドレス情報を含む転送用データの転送は、上記ＦＵＳＥにプログラムされたコマンド情報にしたがって制御される。転送クロック線５３２は、上記ＦＵＳＥボックス５１１によって駆動されるようになっている。
【００１１】
信号線５３３は、上記ＦＵＳＥにプログラムされたコマンド情報に含まれるマクロＩＤを、上記各メモリマクロ５２１、５２２に取り込ませるために活性化されるものである。上記した構成において、例えば図１０（ａ）に示すようなコマンド情報が、ＦＵＳＥボックス５１１内のＦＵＳＥにプログラムされているとする。そして、上記ＦＵＳＥボックス５１１内のデータ転送ロジックにより、コマンド「Ｔｒｉｇｇｅｒ  １」が実行されたとする。すると、図１０（ｂ）に示すように、信号線５３３が活性化されるとともに、図１０（ｄ）に示すように、データ線５３１にマクロＩＤ（例えば、ＩＤ＝１）が出力される。
【００１２】
これに対し、各メモリマクロ５２１、５２２は、データ線５３１を転送されるマクロＩＤを取り込み、自身のマクロＩＤと比較する。そして、マクロＩＤが一致するメモリマクロ（この例の場合、メモリマクロ５２１）において、マクロＩＤに続く、データ（ｄａｔａ  ｆｏｒ  ｍａｃｒｏ  １）の取り込みが行われる。一方、マクロＩＤが一致しないメモリマクロ（この例の場合、メモリマクロ５２２）では、データの取り込みは行われない。
【００１３】
このように、コマンド「Ｔｒｉｇｇｅｒ」を使用することによって、ＦＵＳＥボックス５１１および各メモリマクロ５２１、５２２のバス接続が可能になる。その結果、メモリマクロ５２１、５２２に前もって付与された固有のマクロＩＤの指定により、そのマクロＩＤに対応するメモリマクロ５２１、５２２でのデータの受信を制御できるようになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３７９０２０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述のように、従来技術では、ＦＵＳＥボックスと複数のメモリマクロとが共通のデータ線５３１を介して接続され、ＦＵＳＥボックスから各メモリマクロに対してアドレス情報の転送が行われる。ここで、従来技術では、アドレス情報にマクロＩＤを付加してデータ転送を行うことにより、当該マクロＩＤに基づいて、アドレス情報の転送先となるメモリマクロを特定する。したがって、従来技術では、データ転送量が増加し、結果的に不良セルを指定するアドレス情報の転送に時間がかかるという問題があった。
【００１６】
また、従来技術では、メモリマクロ毎に受信可能なデータ信号（アドレス情報が含まれる信号）のビット幅が異なる場合の説明がなされていない。したがって、従来技術では、ＦＵＳＥボックスから各メモリマクロに対して同じビット幅のデータ信号が転送されると考えられる。そのため、受信可能なデータ信号のビット幅が大きなメモリマクロに対しても、他のメモリマクロに合わせてビット幅の小さなデータ信号が入力される。したがって、従来技術では、効率の良いデータ転送を行うことができず、結果的に不良セルを指定するアドレス情報の転送に時間がかかるという問題があった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体集積回路装置は、不良セルを置き換えるリダンダンシ回路を有する複数のメモリマクロと、前記不良セルをリダンダンシ回路に置き換えるためのアドレス情報を記憶する、複数の不揮発性記憶素子を有する記憶回路と、前記複数のメモリマクロのうち前記アドレス情報の転送先となるメモリマクロを選択する選択信号を生成するとともに、選択された前記メモリマクロに対し当該メモリマクロに対応するビット幅の前記アドレス情報を転送する転送回路と、を備える。
【００１８】
上述のような回路構成により、不良セルを指定するアドレス情報の転送時間を抑制することができる。
【発明の効果】
【００１９】
本発明により、不良セルを指定するアドレス情報の転送時間を抑制することが可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかる半導体集積回路装置を示すブロック図である。
【図２】本発明の実施の形態１にかかるＦＵＳＥボックスを示すブロック図である。
【図３】図１のメモリマクロ２１を示すブロック図である。
【図４】図１のメモリマクロ２２を示すブロック図である。
【図５】本発明の実施の形態１にかかる半導体集積回路装置の動作を示すタイミングチャートである。
【図６】本発明の実施の形態２にかかる半導体集積回路装置を示すブロック図である。
【図７】本発明の実施の形態２にかかるＦＵＳＥボックスを示すブロック図である。
【図８】本発明の実施の形態２にかかる半導体集積回路装置の動作を示すタイミングチャートである。
【図９】従来技術の半導体集積回路装置を示すブロック図である。
【図１０】従来技術の半導体集積回路装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００２２】
実施の形態１
図１に、本発明の実施の形態１にかかるリダンダンシシステム（半導体集積回路装置）のブロック図を示す。本実施の形態にかかるリダンダンシシステムにおいて、ＦＵＳＥボックスは、アドレス情報の転送先となるメモリマクロを選択する選択信号を生成するとともに、選択されたメモリマクロに対応するビット幅のデータ信号（アドレス情報が含まれる信号）を当該メモリマクロに転送することを特徴とする。なお、本実施の形態では、ＦＵＳＥボックスが２つのメモリマクロに接続された場合を例に説明する。また、本実施の形態では、各メモリマクロに入力されるデータ信号のビット幅が異なる場合を例に説明する。
【００２３】
図１に示すリダンダンシシステムは、ＦＵＳＥボックス１と、メモリマクロ２１と、メモリマクロ２２と、を備える。ＦＵＳＥボックス１、メモリマクロ２１及びメモリマクロ２２は、８ビット幅のデータ信号線（データバス）３１を介して互いに接続される。なお、メモリマクロ２２には、８ビット幅のデータ信号線３１のうちいずれか１ビットのデータ信号線３１が接続されている。また、ＦＵＳＥボックス１、メモリマクロ２１及びメモリマクロ２２は、転送クロック信号線３２を介して互いに接続される。ＦＵＳＥボックス１とメモリマクロ２１とは、第１の選択信号線４１を介して互いに接続される。ＦＵＳＥボックス１とメモリマクロ２２とは、第２の選択信号線４２を介して互いに接続される。
【００２４】
なお、以下の説明では、データ信号線（データバス）３１、転送クロック信号線３２、第１の選択信号線４１及び第２の選択信号線４２に流れる信号を、それぞれデータ信号３１、転送クロック信号３２、第１の選択信号４１及び第２の選択信号４２と称す。
【００２５】
まず、ＦＵＳＥボックス１について説明する。ＦＵＳＥボックス１は、メモリマクロ２１，２２のそれぞれを構成する複数のメモリセルのうち、故障が検出されたメモリセル（以下、単に不良セルと称す）のアドレス情報を記憶する機能を有する。ＦＵＳＥボックス１は、例えば、リダンダンシシステムの初期化時に、アドレス情報の転送先となるメモリマクロを選択する選択信号を生成し、対応するデータ信号（アドレス情報が含まれる信号）をメモリマクロ２１，２２へ転送する。なお、ＦＵＳＥボックス１、メモリマクロ２１及びメモリマクロ２２は、それぞれ転送クロック信号３２に同期して動作する。
【００２６】
図２に、ＦＵＳＥボックス１の詳細を示す。図２に示すように、ＦＵＳＥボックス１は、ＦＵＳＥメモリ（記憶回路）１１と、アドレスカウンタ１２と、比較値格納部１３ａ，１３ｂと、比較器１４ａ，１４ｂと、ビット変換回路１５と、データセレクタ１６と、を有する。なお、ＦＵＳＥボックス１におけるＦＵＳＥメモリ１１以外の回路により、転送回路を構成する。
【００２７】
アドレスカウンタ１２では、入力端子に転送クロック信号線３２が接続され、出力端子に、ＦＵＳＥメモリ１１の入力端子と、比較器１４ａの一方の入力端子と、比較器１４ｂの一方の入力端子と、に接続される。ＦＵＳＥメモリ１１の出力端子は、データセレクタ１６の一方の入力端子と、ビット変換回路１５の入力端子と、に接続される。ビット変換回路１５の出力端子は、データセレクタ１６の他方の入力端子に接続される。データセレクタ１６の出力端子は、データ信号線３１に接続される。
【００２８】
比較値格納部１３ａの出力端子は、比較器１４ａの他方の入力端子に接続される。比較値格納部１３ｂの出力端子は、比較器１４ｂの他方の入力端子に接続される。比較器１４ａの出力端子は、第１の選択信号線４１に接続される。比較器１４ｂの出力端子は、データセレクタ１６の切替制御端子及び第２の選択信号線４２に接続される。
【００２９】
アドレスカウンタ１２は、転送クロック信号３２に同期してカウント動作を行う。アドレスカウンタ１２は、例えば、リダンダンシシステム（図１）の初期化時において、カウント値がリセットされた後、カウント動作を開始する。また、転送クロック信号３２は、例えば、リダンダンシシステムの動作開始から動作完了までの間、所定の周波数のパルス信号を形成する。
【００３０】
ＦＵＳＥメモリ１１は、複数の不揮発性素子によって構成され、不良セルを指定するアドレス情報を記憶する。ＦＵＳＥメモリ１１は、例えば、不揮発性素子として複数のヒューズを有し、これらのヒューズの接続状態によって、当該アドレス情報を記憶する。なお、ＦＵＳＥメモリ１１は、各メモリマクロ２１，２２における不良セルのアドレス情報を記憶する。ＦＵＳＥメモリ１１は、アドレスカウンタ１２によってカウントされたカウント値をアドレス信号として受信し、当該アドレス信号に応じたアドレス情報を出力する。本実施の形態では、ＦＵＳＥメモリ１１は、アドレス情報として８ビット幅のデータ信号を出力する。
【００３１】
ビット変換回路１５は、８ビット幅のデータ信号を１ビット幅のデータ信号に変換する回路である。データセレクタ１６は、８ビット幅のデータ信号と、１ビット幅のデータ信号と、のうちいずれか一方をデータ信号線３１に対して出力する。なお、データセレクタ１６は、１ビット幅のデータ信号を出力する場合、８ビット幅のデータ信号線３１のうちのいずれかのビット線に対して、当該データ信号を出力する。
【００３２】
比較器１４ａは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ａに予め格納された比較値と、を比較して比較結果を第１の選択信号線４１に対して出力する。
【００３３】
比較器１４ｂは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ｂに予め格納された比較値と、を比較して比較結果をデータセレクタ１６の切替制御端子及び第２の選択信号線４２に対して出力する。したがって、データセレクタ１６は、比較器１４ｂの比較結果に基づいて、８ビット幅のデータ信号及び１ビット幅のデータ信号のいずれか一方を選択し、データ信号線３１に対して出力する。
【００３４】
次に、メモリマクロ２１について説明する。メモリマクロ２１は、記憶回路であり、複数のメモリセルと、ＦＵＳＥボックス１から転送されるデータ信号に基づいて不良セルを置き換えるリダンダンシ回路と、を有する。メモリマクロ２１は、ＣＰＵコアや周辺モジュール等が動作するために必要なデータを記憶する。メモリマクロ２１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭであるが、リダンダンシ回路に置き換え可能であれば、その他の回路でも良い。
【００３５】
図３に、メモリマクロ２１の詳細を示す。図３に示すように、メモリマクロ２１は、メモリ本体部分であるメモリ２１１と、メモリ２１１をテストする場合に用いられるＢＩＳＴ（Ｂｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路２１２と、リダンダンシ制御回路（ＲＤＵ）２１３と、データ受信制御回路２１４と、を有する。リダンダンシ制御回路２１３は、８ビット幅のデータ信号３１に対応する複数のリペアレジスタを有する。また、データ受信制御回路２１４は、カウンタ２１５とデコーダ２１６とを有する。
【００３６】
８ビット幅のデータ信号３１は、データ受信制御回路２１４を介して、リダンダンシ制御回路２１３に設けられた複数のリペアレジスタにそれぞれ入力される。第１の選択信号４１は、データ受信制御回路２１４に設けられたデコーダ２１６及びカウンタ２１５に入力される。転送クロック信号３２は、カウンタ２１５に入力される。カウンタ２１５のカウント値は、デコーダ２１６に入力される。デコーダ２１６から出力される御信号は、リダンダンシ制御回路２１３に設けられた複数のリペアレジスタにそれぞれ入力される。そして、リダンダンシ制御回路２１３の出力信号は、メモリ２２１に入力される。
【００３７】
カウンタ２１５は、第１の選択信号４１がアクティブになると、転送クロック信号３２に同期してカウント動作を開始する。デコーダ２１６は、複数のリペアレジスタのうち、カウンタ２１５のカウント値に対応するリペアレジスタに向けて、順次、制御信号を出力する。複数のリペアレジスタには、制御信号に同期して、順次、データ信号３１が格納される。それにより、リダンダンシ制御回路２１３は、リペアレジスタに格納されたアドレス情報に基づいて、対応する不良セルをリダンダンシ回路に置き換えることが可能となる。
【００３８】
次に、メモリマクロ２２について説明する。メモリマクロ２２は、メモリマクロ２１と同様に、記憶回路であり、複数のメモリセルと、ＦＵＳＥボックス１から転送されるデータ信号に基づいて不良セルを置き換えるリダンダンシ回路と、を有する。ただし、本実施の形態では、メモリマクロ２１に入力されるデータ信号のビット幅が８ビットであるのであるのに対し、メモリマクロ２２に入力されるデータ信号のビット幅が１ビットである。
【００３９】
メモリマクロ２２は、ＣＰＵコアや周辺モジュール等が動作するために必要なデータを記憶する。メモリマクロ２２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭであるが、リダンダンシ回路に置き換え可能であれば、その他の回路でも良い。
【００４０】
メモリマクロ２２は、メモリマクロ２１と比較して、リダンダンシ制御回路の回路構成が異なる。具体的には、メモリマクロ２１におけるリダンダンシ制御回路２１３が８ビット幅単位のリペアレジスタを有するのに対し、メモリマクロ２２におけるリダンダンシ制御回路２２３は、後述するように、１ビット幅のデータ信号を順次格納するシフトレジスタ２２４を有する。なお、シフトレジスタ２２４は、複数のリペアレジスタによって構成される。
【００４１】
図４に、メモリマクロ２２の詳細を示す。図４に示すように、メモリマクロ２２は、メモリ本体部分であるメモリ２２１と、メモリ２２１をテストする場合に用いられるＢＩＳＴ回路２２２と、リダンダンシ制御回路（ＲＤＵ）２２３と、を有する。また、リダンダンシ制御回路２２３は、シフトレジスタ２２４を有する。１ビット幅のデータ信号３１、転送クロック信号３２及び第２の選択信号４２は、シフトレジスタ２２４に入力される。そして、リダンダンシ制御回路２２３の出力信号は、メモリ２２１に入力される。
【００４２】
シフトレジスタ２２４は、第２の選択信号４２がアクティブになると、転送クロック信号３２に同期してデータ信号３１を順次シフトし、対応するリペアレジスタに格納する。それにより、リダンダンシ制御回路２２３は、リペアレジスタに格納されたアドレス情報に基づいて、対応する不良セルをリダンダンシ回路に置き換えることが可能となる。つまり、リダンダンシ制御回路２２３は、データ信号３１を受信するデータ受信制御回路としての機能と、不良セルをリダンダンシ回路に置き換えるリダンダンシ制御回路としての機能と、を兼ね備える。
【００４３】
次に、本実施の形態にかかるリダンダンシシステムの動作について、図１〜図４のブロック図と、図５のタイミングチャートと、を用いて説明する。図５は、本実施の形態にかかるリダンダンシシステムの動作を示すタイミングチャートである。
【００４４】
まず、転送クロック信号３２が動作を開始すると同時に、リダンダンシシステムが動作を開始する（時刻Ｓ１）。そして、ＦＵＳＥボックス１に設けられたアドレスカウンタ１２は、転送クロック信号３２に同期して、カウント動作を開始する。アドレスカウンタ１２によってカウントされたカウント値は、アドレス信号としてＦＵＳＥメモリ１１に入力されるとともに、比較器１４ａ，１４ｂにも入力される。
【００４５】
ＦＵＳＥメモリ１１は、アドレス信号（カウント値）に応じたアドレス情報を、８ビット幅のデータ信号として出力する。本実施の形態では、ＦＵＳＥメモリ１１は、アドレス信号（カウント値）が０〜４の場合、メモリマクロ２１における不良セルのアドレス情報を、８ビット幅のデータ信号として出力し、アドレス信号（カウント値）が５〜１１の場合、メモリマクロ２２における不良セルのアドレス情報を、８ビット幅のデータ信号として出力する。
【００４６】
一方、比較器１４ａは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ａに格納された比較値と、を比較して比較結果を第１の選択信号線４１に対して出力する。本実施の形態では、比較値格納部１３ａには、比較値０〜４が格納されている。したがって、比較器１４ａは、カウント値が０〜４の間（期間Ｔ１；時刻Ｓ１〜Ｅ１）、１（Ｈレベルの信号）を出力する。つまり、期間Ｔ１では、第１の選択信号４１はアクティブ（Ｈレベル）となる。それにより、アドレス情報の転送先となるメモリマクロとしてメモリマクロ２１が選択される。なお、比較器１４ａは、カウント値が０〜４以外の場合（例えば、期間Ｔ２）、０（Ｌレベルの信号）を出力する。つまり、期間Ｔ２では、第１の選択信号４１はインアクティブ（Ｌレベル）となる。
【００４７】
また、期間Ｔ１では、後述する比較器１４ｂの比較結果が０（Ｌレベル）であるため、データセレクタ１６は、８ビット幅のデータ信号を選択してデータ信号線３１に対して出力する。この８ビット幅のデータ信号３１に含まれるアドレス情報は、メモリマクロ２１に転送され、それぞれ対応するリペアレジスタに格納される。それにより、メモリマクロ２１は、不良セルをリダンダンシ回路に置き換えて動作することが可能となる。
【００４８】
比較器１４ｂは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ｂに格納された比較値と、を比較して比較結果を第２の選択信号線４２に対して出力する。本実施の形態では、比較値格納部１３ｂには、比較値５〜１１が格納されている。したがって、比較器１４ｂは、カウント値が５〜１２の間（期間Ｔ２；時刻Ｓ２〜Ｅ２）、１（Ｈレベルの信号）を出力する。つまり、期間Ｔ２では、第２の選択信号４２がアクティブ（Ｈレベル）となる。それにより、アドレス情報の転送先となるメモリマクロとしてメモリマクロ２２が選択される。なお、比較器１４ｂは、カウント値が５〜１１以外の場合（例えば、期間Ｔ１）、０（Ｌレベルの信号）を出力する。つまり、期間Ｔ１では、第２の選択信号４２はインアクティブ（Ｌレベル）となる。
【００４９】
また、期間Ｔ２では、比較器１４ｂの比較結果が１（Ｈレベル）であるため、データセレクタ１６は、８ビット幅のデータ信号から１ビット幅のデータ信号に選択を切り替えて、データ信号線３１に対して出力する。なお、前述のように、１ビット幅のデータ信号は、８ビット幅のデータ信号をビット変換回路１５によってビット変換したものである。
【００５０】
１ビット幅のデータ信号３１に含まれるアドレス情報は、メモリマクロ２２に転送され、それぞれ対応するリペアレジスタに格納される。それにより、メモリマクロ２２は、不良セルをリダンダンシ回路に置き換えて動作することが可能となる。
【００５１】
リダンダンシシステムは、例えば、カウント値が比較値格納部１３ｂに格納された比較値の最大値（１１）に達すると、動作を停止する（Ｅ２）。
【００５２】
このように、本実施の形態にかかるリダンダンシシステムにおいて、ＦＵＳＥボックス１は、複数のメモリマクロ（メモリマクロ２１，２２）のうちアドレス情報の転送先となるメモリマクロを選択する選択信号（第１の選択信号４１，第２の選択信号４２）を生成する。また、ＦＵＳＥボックス１は、転送先のメモリマクロに対応するビット幅のデータ信号（アドレス情報が含まれる信号）を選択信号とは別に生成し、当該メモリマクロに対して出力する。それにより、本実施の形態にかかるリダンダンシシステムは、データ信号にマクロＩＤ等の情報を含める必要がないため、当該データ信号の転送時間を抑制することができる。同時に、本実施の形態にかかるリダンダンシシステムは、各メモリマクロに対応するビット幅のデータ信号を生成するため、当該テータ信号の転送を効率的に行うことができる。つまり、本実施の形態にかかるリダンダンシシステムは、当該データ信号の転送時間をさらに抑制することができる。
【００５３】
実施の形態２
図６に、本発明の実施の形態２にかかるリダンダンシシステム（半導体集積回路装置）のブロック図を示す。実施の形態１にかかるリダンダンシシステムでは、ＦＵＳＥボックスと各メモリマクロとを接続するデータ信号線が共通であった。一方、本実施の形態にかかるリダンダンシシステムでは、ＦＵＳＥボックスと各メモリマクロとを接続するデータ信号線が、それぞれ別に設けられている。また、本実施の形態にかかるリダンダンシシステムは、ＦＵＳＥボックス１に代えて、ＦＵＳＥボックス１ａを備える。
【００５４】
図６に示すリダンダンシシステムは、ＦＵＳＥボックス１ａと、メモリマクロ２１と、メモリマクロ２２と、を備える。ＦＵＳＥボックス１ａとメモリマクロ２１とは、８ビット幅のデータ信号線（第１のデータ信号線）３１ａを介して互いに接続される。ＦＵＳＥボックス１ａとメモリマクロ２２とは、データ信号線３１ａとは異なる、１ビット幅のデータ信号線（第２のデータ信号線）３１ｂを介して互いに接続される。また、ＦＵＳＥボックス１ａ、メモリマクロ２１及びメモリマクロ２２は、転送クロック信号線３２を介して互いに接続される。ＦＵＳＥボックス１ａとメモリマクロ２１とは、第１の選択信号線４１を介して互いに接続される。ＦＵＳＥボックス１ａとメモリマクロ２２とは、第２の選択信号線４２を介して互いに接続される。
【００５５】
なお、以下の説明では、データ信号線（データバス）３１ａ，３１ｂ、転送クロック信号線３２、第１の選択信号線４１及び第２の選択信号線４２に流れる信号を、それぞれデータ信号３１ａ、データ信号３１ｂ、転送クロック信号３２、第１の選択信号４１及び第２の選択信号４２と称す。また、メモリマクロ２１，２２は、実施の形態１と同様の回路構成及び動作を示すため、説明を省略する。
【００５６】
ＦＵＳＥボックス１ａについて説明する。ＦＵＳＥボックス１ａは、メモリマクロ２１，２２のそれぞれを構成する複数のメモリセルのうち、不良セルのアドレス情報を記憶する機能を有する。ＦＵＳＥボックス１ａは、例えば、リダンダンシシステムの初期化時に、アドレス情報の転送先となるメモリマクロを選択する選択信号を生成し、対応するデータ信号（アドレス情報が含まれる信号）と、をメモリマクロ２１，２２へ転送する。なお、ＦＵＳＥボックス１ａ、メモリマクロ２１及びメモリマクロ２２は、それぞれ転送クロック信号３２に同期して動作する。
【００５７】
図７に、ＦＵＳＥボックス１ａの詳細を示す。実施の形態１では、ＦＵＳＥボックス１が、メモリマクロ２１，２２のそれぞれのアドレス情報を格納する一つのＦＵＳＥメモリ１１を備えていた。一方、本実施の形態では、ＦＵＳＥボックス１ａが、メモリマクロ２１のアドレス情報を格納するＦＵＳＥメモリ１１ａと、メモリマクロ２２のアドレス情報を格納するＦＵＳＥメモリ１１ｂと、を備える。
【００５８】
具体的には、図７に示すように、ＦＵＳＥボックス１ａは、ＦＵＳＥメモリ（記憶回路）１１ａ，１１ｂと、アドレスカウンタ１２と、比較値格納部１３ａ，１３ｂと、比較器１４ａ，１４ｂと、ビット変換回路１５と、を有する。なお、ＦＵＳＥボックス１におけるＦＵＳＥメモリ１１ａ，１１ｂ以外の回路により、転送回路を構成する。
【００５９】
アドレスカウンタ１２では、入力端子に転送クロック信号線３２が接続され、出力端子に、ＦＵＳＥメモリ１１ａの入力端子と、ＦＵＳＥメモリ１１ｂの入力端子と、比較器１４ａの一方の入力端子と、比較器１４ｂの一方の入力端子と、に接続される。ＦＵＳＥメモリ１１ａの出力端子は、データ信号線３１ａに接続される。ＦＵＳＥメモリ１１ｂの出力端子は、ビット変換回路１５の入力端子に接続される。ビット変換回路１５の出力端子は、データ信号線３１ｂに接続される。
【００６０】
比較値格納部１３ａの出力端子は、比較器１４ａの他方の入力端子に接続される。比較器１４ａの出力端子は、第１の選択信号線４１に接続される。比較値格納部１３ｂの出力端子は、比較器１４ｂの他方の入力端子に接続される。比較器１４ｂの出力端子は、第２の選択信号線４２に接続される。
【００６１】
ＦＵＳＥボックス１ａにおける各ブロックの動作は、実施の形態１の場合と同様であるため、ここでは、実施の形態１と異なる部分についてのみ説明する。
【００６２】
ＦＵＳＥメモリ１１ａは、メモリマクロ２１における不良セルのアドレス情報を記憶する。ＦＵＳＥメモリ１１ａは、アドレスカウンタ１２によってカウントされたカウント値をアドレス信号として受信し、当該アドレス信号に応じたアドレス情報を出力する。本実施の形態では、ＦＵＳＥメモリ１１ａは、アドレス情報として８ビット幅のデータ信号を、データ信号線３１ａに対して出力する。
【００６３】
ＦＵＳＥメモリ１１ｂは、メモリマクロ２２における不良セルのアドレス情報を記憶する。ＦＵＳＥメモリ１１ｂは、アドレスカウンタ１２によってカウントされたカウント値をアドレス信号として受信し、当該アドレス信号に応じたアドレス情報を出力する。本実施の形態では、ＦＵＳＥメモリ１１ｂは、アドレス情報として８ビット幅のデータ信号を出力する。そして、ビット変換回路１５は、ＦＵＳＥメモリ１１ｂから出力された８ビット幅のデータ信号を１ビット幅のデータ信号に変換し、データ信号線３１ｂに対して出力する。
【００６４】
次に、本実施の形態にかかるリダンダンシシステムの動作について、図６、図７のブロック図と、図８のタイミングチャートと、を用いて説明する。図８は、本実施の形態にかかるリダンダンシシステムの動作を示すタイミングチャートである。
【００６５】
まず、転送クロック信号３２が動作を開始すると同時に、リダンダンシシステムが動作を開始する（時刻Ｓ１、Ｓ２）。そして、ＦＵＳＥボックス１ａに設けられたアドレスカウンタ１２は、転送クロック信号３２に同期して、カウント動作を開始する。アドレスカウンタ１２によってカウントされているカウント値は、アドレス信号としてＦＵＳＥメモリ１１ａ，１１ｂに入力されるとともに、比較器１４ａ，１４ｂにも入力される。
【００６６】
ＦＵＳＥメモリ１１ａは、アドレス信号（カウント値）に応じたアドレス情報を、８ビット幅のデータ信号として出力する。本実施の形態では、ＦＵＳＥメモリ１１ａは、アドレス信号（カウント値）が０〜４の場合、メモリマクロ２１における不良セルのアドレス情報を、８ビット幅のデータ信号として、データ信号線３１ａに対して出力する。
【００６７】
一方、比較器１４ａは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ａに格納された比較値と、を比較して比較結果を第１の選択信号線４１に対して出力する。本実施の形態では、比較値格納部１３ａには、比較値０〜４が格納されている。したがって、比較器１４ａは、カウント値が０〜４の間（期間Ｔ１；時刻Ｓ１〜Ｅ１）、１（Ｈレベルの信号）を出力する。つまり、期間Ｔ１では、第１の選択信号４１はアクティブ（Ｈレベル）となる。それにより、メモリマクロ２１はアドレス情報を受信可能になる。なお、比較器１４ａは、カウント値が０〜４以外の場合、０（Ｌレベルの信号）を出力する。つまり、当該期間中、第１の選択信号４１はインアクティブ（Ｌレベル）となる。
【００６８】
したがって、期間Ｔ１において、８ビット幅のデータ信号３１ａに含まれるアドレス情報は、メモリマクロ２１に転送され、それぞれ対応するリペアレジスタに格納される。それにより、メモリマクロ２１は、不良セルをリダンダンシ回路に置き換えて動作することが可能となる。
【００６９】
同様に、ＦＵＳＥメモリ１１ｂは、アドレス信号（カウント値）に応じたアドレス情報を、８ビット幅のデータ信号として出力する。本実施の形態では、ＦＵＳＥメモリ１１ｂは、アドレス信号（カウント値）が０〜６の場合、メモリマクロ２２における不良セルのアドレス情報を、８ビット幅のデータ信号として出力する。そして、ビット変換回路１５は、ＦＵＳＥメモリ１１ｂから出力された８ビット幅のデータ信号を１ビット幅のデータ信号に変換し、データ信号線３１ｂに対して出力する。
【００７０】
一方、比較器１４ｂは、アドレスカウンタ１２によってカウントされたカウント値と、比較値格納部１３ｂに格納された比較値と、を比較して比較結果を第２の選択信号線４２に対して出力する。本実施の形態では、比較値格納部１３ｂには、比較値０〜６が格納されている。したがって、比較器１４ｂは、カウント値が０〜６の間（期間Ｔ２；時刻Ｓ２〜Ｅ２）、１（Ｈレベルの信号）を出力する。つまり、期間Ｔ２では、第２の選択信号４２がアクティブ（Ｈレベル）となる。それにより、メモリマクロ２２はアドレス情報を受信可能になる。なお、比較器１４ｂは、カウント値が０〜６以外の場合、０（Ｌレベルの信号）を出力する。つまり、当該期間中、第２の選択信号４２はインアクティブ（Ｌレベル）となる。
【００７１】
したがって、期間Ｔ２において、１ビット幅のデータ信号３１ｂに含まれるアドレス情報は、メモリマクロ２２に転送され、それぞれ対応するリペアレジスタに格納される。それにより、メモリマクロ２２は、不良セルをリダンダンシ回路に置き換えて動作することが可能となる。
【００７２】
リダンダンシシステムは、例えば、カウント値が比較値格納部１３ａ，１３ｂに格納された比較値のうちいずれかの最大値（６）に達すると、動作を停止する（時刻Ｅ２）。
【００７３】
このように、本実施の形態にかかるリダンダンシシステムにおいて、ＦＵＳＥボックス１ａは、複数のメモリマクロ（メモリマクロ２１，２２）のうちアドレス情報の転送先となるメモリマクロを選択する選択信号（第１の選択信号４１，第２の選択信号４２）を生成する。また、ＦＵＳＥボックス１ａは、転送先のメモリマクロに対応するビット幅のデータ信号（アドレス情報が含まれる信号）を選択信号とは別に生成し、当該メモリマクロに対して出力する。それにより、本実施の形態にかかるリダンダンシシステムは、データ信号にマクロＩＤ等の情報を含める必要がないため、当該データ信号の転送時間を抑制することができる。同時に、本実施の形態にかかるリダンダンシシステムは、各メモリマクロに対応するビット幅のデータ信号を生成するため、当該テータ信号の転送を効率的に行うことができる。つまり、本実施の形態にかかるリダンダンシシステムは、当該データ信号の転送時間をさらに抑制することができる。
【００７４】
さらに、ＦＵＳＥボックス１ａと、複数のメモリマクロ（メモリマクロ２１，２２）とは、それぞれ異なるデータ信号線（データ信号線３１ａ，３１ｂ）を介して接続され、データ信号の転送が行われる。それにより、本実施の形態にかかるリダンダンシシステムは、複数のメモリマクロに同時アクセスすることが可能となるため、当該データ信号の転送時間をさらに抑制することができる。
【００７５】
ここで、従来技術の場合、ＦＵＳＥボックスには、アドレス情報、マクロＩＤに加え、さらにアドレス情報を制御するためのコマンド情報が格納される。したがって、従来技術のＦＵＳＥボックスは、格納されるデータ量が増大するため、回路規模が増大するという問題があった。一方、上記実施の形態の場合、ＦＵＳＥボックス（具体的にはＦＵＳＥメモリ）には、従来技術と異なり、アドレス情報のみが格納される。したがって、上記実施の形態にかかるＦＵＳＥボックスは、回路規模の増大を抑制することができる。
【００７６】
また、従来技術では、圧縮データを転送する場合の例が説明されているが、その場合、圧縮データの伸長を指示するコマンド情報等もデータ信号に含める必要がある。したがって、データ信号の転送に時間がかかる。一方、本実施の形態の場合は、このような問題は生じない。
【００７７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、メモリマクロが２つ設けられた場合を例に説明したが、これに限られない。メモリマクロが３つ以上設けられた回路構成にも適宜変更可能である。
【００７８】
また、上記実施の形態では、ＦＵＳＥボックスが１ビット幅及び８ビット幅のいずれかのデータ信号を選択して出力する場合を例に説明したが、これに限られない。ＦＵＳＥボックスは、メモリマクロに対応する任意のビット幅のデータ信号を出力する回路構成に適宜変更可能である。
【符号の説明】
【００７９】
１、１ａ  ＦＵＳＥボックス
１１、１１ａ、１１ｂ  ＦＵＳＥメモリ
１２  アドレスカウンタ
１３ａ、１３ｂ  比較値格納部
１４ａ、１４ｂ  比較器
１５  ビット変換回路
１６  データセレクタ
２１、２２  メモリマクロ
２１１、２２１  メモリ
２１２、２２２  ＢＩＳＴ回路
２１３、２２３  リダンダンシ制御回路
２１４  データ受信制御回路
２１５  カウンタ
２１６  デコーダ
２２４  シフトレジスタ
３１、３１ａ、３１ｂ  データ信号線
３２  転送クロック信号線
４１  第１の選択信号線
４２  第２の選択信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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