(57)【要約】【課題】電源電圧除去比の低減化を図ることが可能な半導体チップを提供する。【解決手段】この音声信号処理装置は、半導体集積回路装置３の２個の外部ピンＰ４，Ｐ５にコンデンサ２の一方電極を接続し、コンデンサ２の他方電極を接地し、ＶＲ２発生回路１４で生成した参照電圧ＶＲ２を保護回路１０、外部ピンＰ５，Ｐ４、保護回路９を介してＤ／Ａ変換器１３の参照電圧ノード１３ａに与える。したがって、外部ピンＰ４を使用せず、ＶＲ２発生回路１４の出力のノード１４ａをＤ／Ａ変換器１３の参照電圧ノード１３ａに接続していた従来に比べ、電源電圧除去比が小さくなる。【選択図】図１
2011119401.tif 000002
【特許請求の範囲】
【請求項１】
外部のコンデンサが接続される半導体装置であって、
所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が前記参照電圧を受ける第１の抵抗素子と、前記第１の抵抗素子の他方電極に接続される第１のパッドと、前記内部回路に接続される第２のパッドとを含む半導体チップ、
前記コンデンサの一方電極に共通に接続される第１および第２の外部接続端子、
前記第１の外部接続端子と前記第１のパッドとを接続する第１の接続構造、および
前記第２の外部接続端子と前記第２のパッドとを接続する第２の接続構造を備えた、半導体装置。
【請求項２】
前記第１および第２の接続構造の各々はボンディングワイヤを有する、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の外部接続端子は隣接して配置される、請求項１または請求項２に記載の半導体装置。
【請求項４】
外部のコンデンサが接続される半導体装置であって、
所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が前記参照電圧を受ける第１の抵抗素子と、前記第１の抵抗素子の他方電極に接続される第１のパッドと、前記内部回路に接続される第２のパッドとを含む半導体チップ、
前記コンデンサの一方電極に接続される外部接続端子、および
前記第１および第２のパッドを前記外部接続端子に共通に接続する接続構造を備えた、半導体装置。
【請求項５】
前記接続構造はボンディングワイヤを有する、請求項４に記載の半導体装置。
【請求項６】
前記半導体チップは、さらに、前記内部回路と前記第２のパッドとの間に接続された第２の抵抗素子を含む、請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
前記参照電圧発生回路は、
一方電極が電源電圧を受け、他方電極が出力ノードに接続された第３の抵抗素子と、
一方電極が前記出力ノードに接続され、他方電極が基準電圧を受ける第４の抵抗素子とを含む、請求項１から請求項６までのいずれかに記載の半導体装置。
【請求項８】
参照電圧発生回路は、
アノードが電源電圧を受け、カソードが出力ノードに接続された第１のダイオードと、
アノードが前記出力ノードに接続され、カソードが基準電圧を受ける第２のダイオードとを含む、請求項１から請求項６までのいずれかに記載の半導体装置。
【請求項９】
その外形の内側に収納された半導体チップおよび当該外形から露出する外部接続端子を有する半導体装置、
前記半導体装置の外側に設けられたコンデンサ、および
前記外部接続端子とコンデンサの一方電極とを接続する配線を備え、
前記半導体チップは、所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が前記参照電圧を受ける抵抗素子と、前記抵抗素子の他方電極に接続されるとともに前記外部接続端子にも接続されるパッドとを含み、前記抵抗素子は前記半導体チップの基板上であって前記パッドの下方に配置され、
前記内部回路は、前記抵抗素子の他方電極と前記コンデンサの一方電極との間の電気経路から分岐した経路を介して前記参照電圧を受ける、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は内部の回路に参照電圧を供給するために当該参照電圧を発生する参照電圧発生回路を備えた半導体装置と、その半導体装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来より、参照電圧を発生する参照電圧発生回路と、その参照電圧に基づいて所定の動作を行なう内部回路を備えた半導体集積回路装置（半導体装置）が知られている。このような半導体集積回路装置では、参照電圧を安定化させるため、外付けの大容量のコンデンサが外部ピンに接続される（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２５２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような半導体集積回路装置では、一般に、外部ピンに流入したサージ電流から内部を保護するための抵抗素子が設けられている。この抵抗素子と上記コンデンサに起因して、電源電圧の変動が参照電圧の変動に及ぼす影響を示す電源電圧除去比の周波数特性にゼロ点が発生し、電源電圧除去比が高くなると言う問題があった（図３および図４参照）。
【０００５】
それゆえに、この発明の主たる目的は、電源電圧除去比の低減化を図ることが可能な半導体チップと、それを用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、外部のコンデンサが接続される半導体装置であって、所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が参照電圧を受ける第１の抵抗素子と、第１の抵抗素子の他方電極に接続される第１のパッドと、内部回路に接続される第２のパッドとを含む半導体チップ、コンデンサの一方電極に共通に接続される第１および第２の外部接続端子、第１の外部接続端子と第１のパッドとを接続する第１の接続構造、および第２の外部接続端子と第２のパッドとを接続する第２の接続構造を備えたものである。
【０００７】
また、この発明に係る他の半導体装置は、外部のコンデンサが接続される半導体装置であって、所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が参照電圧を受ける第１の抵抗素子と、第１の抵抗素子の他方電極に接続される第１のパッドと、内部回路に接続される第２のパッドとを含む半導体チップ、コンデンサの一方電極に接続される外部接続端子、および第１および第２のパッドを外部接続端子に共通に接続する接続構造を備えたものである。
【０００８】
また、この発明に係る電子機器は、半導体チップおよび外部接続端子を有する半導体装装置と、この半導体装置の外側に設けられたコンデンサと、外部接続端子とコンデンサの一方電極とを接続する配線を備えたものである。半導体チップは、半導体装置の外形の内側に収納されている。外部接続端子は、半導体装置の外形から露出している。半導体チップは、所定の動作を行なう内部回路と、参照電圧を発生する参照電圧発生回路と、一方電極が参照電圧を受ける抵抗素子と、この抵抗素子の他方電極に接続されるとともに外部接続端子にも接続されるパッドとを含む。抵抗素子は、半導体基板上のパッドの下方に配置される。内部回路は、抵抗素子の他方電極とコンデンサの一方電極との間の電気経路から分岐した経路を介して参照電圧を受ける。
【発明の効果】
【０００９】
この発明に係る半導体装置では、参照電圧発生回路から第１の抵抗素子を介して第１のパッドに参照電圧を供給し、第１および第２のパッドに外部のコンデンサの第１の電極を接続し、第２のパッドから内部回路に参照電圧を供給する。したがって、第１の抵抗素子が電源電圧除去比に与える影響を低減することができ、電源電圧除去比の低減化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施の形態による音声信号処理装置の構成を示す回路ブロック図である。
【図２】図１に示した音声信号処理装置のうちの参照電圧ＶＲ２に関連する部分の構成を示す回路図である。
【図３】実施の形態の比較例を示す回路図である。
【図４】図３に示した比較例の問題点を説明するための図である。
【図５】本願発明の効果を説明するための図である。
【図６】実施の形態の変更例を示す回路図である。
【図７】実施の形態の他の変更例を示す回路図である。
【図８】実施の形態のさらに他の変更例を示す回路図である。
【図９】実施の形態のさらに他の変更例を示す回路図である。
【図１０】実施の形態のさらに他の変更例を示す回路図である。
【発明を実施するための形態】
【００１１】
本実施の形態の半導体集積回路装置３は、オーディオ向けの電子機器の音声信号処理装置として使用される。この電子機器は、図１に示すように、実装ボード上に実装された外付けのコンデンサ１，２と、半導体集積回路装置３とを備える。半導体集積回路装置３は、パッケージ本体４と、半導体チップ５と、複数（図では５個）の外部ピンＰ１〜Ｐ５とを備える。パッケージ本体４は、半導体チップ５を内部に封止する封止樹脂体であり、たとえばＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）タイプの半導体パッケージを構成する。複数の外部ピンＰ１〜Ｐ５はパッケージ本体３の４つの側面に、平面視で矩形をなすパッケージ本体４の４辺に沿って並んで配置されている。各ピンの一部はパッケージ本体４の内部に封止される。
【００１２】
コンデンサ１の一方電極は外部ピンＰ２に接続され、その他方電極は接地されている。コンデンサ２の一方電極は外部ピンＰ４，Ｐ５に接続され、その他方電極は接地されている。コンデンサ１，２は、それぞれ半導体集積回路装置３内で生成される参照電圧ＶＲ１，ＶＲ２を安定化させるために使用される。コンデンサ１，２の各々は、大きな容量値（たとえば１００μＦ）を有する。外部ピンＰ１〜Ｐ５は必ずしも隣接して配置される必要はないが、外部ピンＰ４，Ｐ５は互いに隣接して配置される。実装ボード上の配線でコンデンサ２の一方電極に外部ピンＰ４，Ｐ５を共通に接続するので、外部ピンＰ４，Ｐ５を隣接配置することにより、その実装ボードの設計が容易になる。
【００１３】
半導体チップ５は、複数のパッドＰＡ１〜ＰＡ５、複数の保護回路６〜１０、Ａ／Ｄ変換器１１、ＶＲ１発生回路１２、Ｄ／Ａ変換器１３、ＶＲ２発生回路１４、デジタル処理部１５、およびロジックコントローラ１６を有する。複数の保護回路６〜１０、Ａ／Ｄ変換器１１、ＶＲ１発生回路１２、Ｄ／Ａ変換器１３、ＶＲ２発生回路１４、デジタル処理部１５、およびロジックコントローラ１６は、半導体チップ５における半導体基板上に形成したトランジスタにより構成される。
【００１４】
半導体チップ４の表面には、平面視で矩形をなすチップ４の４辺に沿って複数のパッドが配置され、そのうちの５個がパッドＰＡ１〜ＰＡ５に該当する。パッドＰＡ１〜ＰＡ５はパッケージ本体４の内部においてそれぞれボンディングワイヤＷ１〜Ｗ５によって外部ピンＰ１〜Ｐ５に接続されている。パッドＰＡ１〜ＰＡ５を必ずしも互いに隣接して配置する必要はないが、外部ピンＰ４，Ｐ５を互いに隣接して配置する場合、ワイヤボンディングのし易さの観点からパッドＰＡ４，ＰＡ５を隣接して配置することが望ましい。
【００１５】
保護回路６〜１０は、それぞれパッドＰＡ１〜ＰＡ５に接続され、それぞれ外部から外部ピンＰ１〜Ｐ５に流入したサージ電流を電源電圧ＶＤＤのラインまたは接地電圧ＧＮＤのラインに流出させて、他の回路１１〜１６を保護する。また、保護回路６〜１０は、半導体集積回路装置３で使用される通常の信号（電圧、電流）を通過させる。保護回路６〜１０は、パッドＰＡ１〜ＰＡ５とともに半導体チップの４辺の外周に沿って配置されるＩＯ部に設けられる。この実施の形態においては、保護回路６〜１０は半導体基板上のパッドＰＡ１〜ＰＡ５の下方の位置に形成される。
【００１６】
外部ピンＰ１には、音声信号であるアナログ電圧ＶＩが入力される。このアナログ電圧ＶＩは、外部ピンＰ１、ボンディングワイヤＷ１、パッドＰＡ１、および保護回路６を介してＡ／Ｄ変換器１１に与えられる。Ａ／Ｄ変換器１１は、参照電圧ノード１１ａに与えられる参照電圧ＶＲ１に基づいて、アナログ電圧ＶＩをデジタル信号に変換してデジタル処理部１５に与える。
【００１７】
デジタル処理部１５は、Ａ／Ｄ変換器１１からのデジタル信号に所定のデジタル処理を施してＤ／Ａ変換器１３に与える。Ｄ／Ａ変換器１３は、参照電圧ノード１３ａに与えられる参照電圧ＶＲ２（たとえば２．５Ｖ）に基づいて、デジタル処理部１５からのデジタル信号をアナログ電圧ＶＯに変換する。アナログ電圧ＶＯは、所定の処理を施された音声信号として、保護回路８、パッドＰＡ３、ボンディングワイヤＷ３、および外部ピンＰ３を介して外部に出力される。
【００１８】
ロジックコントローラ１６は、半導体集積回路装置３全体を制御する。ＶＲ１発生回路１２は、ロジックコントローラ１６からの制御信号／ＰＤ１が活性化レベルの「Ｌ」レベルにされた場合に活性化され、参照電圧ＶＲ１（たとえば３Ｖ）を発生する。ＶＲ１発生回路１２の出力ノード１２ａは、Ａ／Ｄ変換器１１の参照電圧ノード１１ａに接続されるとともに、保護回路７、パッドＰＡ２、ボンディングワイヤＷ２、および外部ピンＰ２を介してコンデンサ１の一方電極に接続される。コンデンサ１は、参照電圧ＶＲ１に充電される。参照電圧ＶＲ１は、コンデンサ１によって安定化される。
【００１９】
ＶＲ２発生回路１４は、ロジックコントローラ１６からの制御信号／ＰＤ２が活性化レベルの「Ｌ」レベルにされた場合に活性化され、参照電圧ＶＲ２（たとえば２．５Ｖ）を発生する。ＶＲ２発生回路１４の出力ノード１４ａは、保護回路１０、パッドＰＡ５、ボンディングワイヤＷ５、外部ピンＰ５、コンデンサ２の一方電極、外部ピンＰ４、ボンディングワイヤＷ４、パッドＰＡ４、および保護回路９を介してＤ／Ａ変換器１３の参照電圧ノード１３ａに接続される。コンデンサ２は、参照電圧ＶＲ２に充電される。参照電圧ＶＲ２は、コンデンサ２によって安定化される。
【００２０】
図２は、参照電圧ＶＲ２の生成に関連する部分を示す回路図である。図２において、ＶＲ２発生回路１４は、ＰチャネルＭＯＳトランジスタ２０および抵抗素子２１，２２を含む。トランジスタ２０および抵抗素子２１は、電源電圧ＶＤＤ（たとえば５Ｖ）のラインと出力ノード１４ａとの間に直列接続され、トランジスタ２０のゲートは制御信号／ＰＤ２を受ける。抵抗素子２２は、出力ノード１４ａと接地電圧ＧＮＤ（０Ｖ）のラインとの間に接続される。
【００２１】
制御信号／ＰＤ２が活性化レベルの「Ｌ」レベルにされると、トランジスタ２０が導通してＶＲ２発生回路１４が活性化される。この場合は、電源電圧ＶＤＤが抵抗素子２１，２２によって分圧され、出力ノード１４ａに参照電圧ＶＲ２が出力される。抵抗素子２１，２２の抵抗値をそれぞれＲ１，Ｒ２とすると、ＶＲ２＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）となる。
【００２２】
制御信号／ＰＤ２が非活性化レベルの「Ｈ」レベルにされると、トランジスタ２０が非導通になり、ＶＲ２発生回路１４が非活性化される。この場合、出力ノード１４ａは０Ｖ（接地電圧ＧＮＤ）となる。
【００２３】
保護回路１０は、抵抗素子２３およびダイオード２４，２５を含む。抵抗素子２３は、所定の抵抗値（１０Ωよりも小さな値、たとえば５Ω）を有し、ＶＲ２発生回路１４の出力ノード１４ａとパッドＰＡ５との間に接続される。ダイオード２４のアノードはパッドＰＡ５に接続され、そのカソードは電源電圧ＶＤＤのラインに接続される。ダイオード２４は、ゲート電極および一方のソースまたはドレイン電極が電源電圧ＶＤＤのラインに接続され、他方のソースまたはドレイン電極がパッドＰＡ５に接続されたＰチャネルＭＯＳトランジスタで構成される。抵抗素子２３は、ダイオード２４，２５のゲート電極と同時に形成されるポリシリコン層で構成され、チップ５を平面視してパッドＰＡ５の面積よりも小さい面積で形成される。
【００２４】
ダイオード２５のカソードはパッドＰＡ５に接続され、そのアノードは接地電圧ＧＮＤのラインに接続される。ダイオード２５は、ゲート電極および一方のソースまたはドレイン電極が接地電圧ＧＮＤのラインに接続され、他方のソースまたはドレイン電極がパッドＰＡ５に接続されたＮチャネルＭＯＳトランジスタで構成される。
【００２５】
外部ピンＰ５に正極性のサージ電流が流入すると、そのサージ電流はダイオード２４を介して電源電圧ＶＤＤのラインに流出する。また、外部ピンＰ５に負極性のサージ電流が流入すると、そのサージ電流はダイオード２５を介して接地電圧ＧＮＤのラインに流出する。また、抵抗素子２３は、サージ電流がＶＲ２発生回路１４に流入することを抑制する。これにより、ＶＲ２発生回路１４がサージ電流から保護される。
【００２６】
保護回路９は、ダイオード２６，２７および抵抗素子２８を含む。ダイオード２６のアノードはパッドＰＡ４に接続され、そのカソードは電源電圧ＶＤＤのラインに接続される。ダイオード２６は、ゲート電極および一方のソースまたはドレイン電極が電源電圧ＶＤＤのラインに接続され、他方のソースまたはドレイン電極がパッドＰＡ４に接続されたＰチャネルＭＯＳトランジスタで構成される。
【００２７】
ダイオード２７のカソードはパッドＰＡ４に接続され、そのアノードは接地電圧ＧＮＤのラインに接続される。ダイオード２７は、ゲート電極および一方のソースまたはドレイン電極が接地電圧ＧＮＤのラインに接続され、他方のソースまたはドレイン電極がパッドＰＡ４に接続されたＮチャネルＭＯＳトランジスタで構成される。抵抗素子２８は、所定の抵抗値（１０Ωよりも小さな値、たとえば５Ω）を有し、パッドＰＡ４とＤ／Ａ変換器１３の参照電圧ノード１３ａとの間に接続される。抵抗素子２８は、ダイオード２６，２７のゲート電極と同時に形成されるポリシリコン層で構成され、チップ５を平面視してパッドＰＡ４の面積よりも小さい面積で形成される。図２において参照電圧ノード１３ａと接地電圧ＧＮＤのラインとの間に接続されたコンデンサ２９は、参照電圧ノード１３ａの寄生容量を示している。
【００２８】
外部ピンＰ４に正極性のサージ電流が流入すると、そのサージ電流はダイオード２６を介して電源電圧ＶＤＤのラインに流出する。また、外部ピンＰ４に負極性のサージ電流が流入すると、そのサージ電流はダイオード２７を介して接地電圧ＧＮＤのラインに流出する。また、抵抗素子２８は、サージ電流がＤ／Ａ変換器１３に流入することを抑制する。これにより、Ｄ／Ａ変換器１３がサージ電流から保護される。
【００２９】
ＶＲ２発生回路１４で生成された参照電圧ＶＲ２は抵抗素子２３を介してコンデンサ２に供給され、コンデンサ２は参照電圧ＶＲ２に充電される。コンデンサ２の端子間電圧ＶＲ２は、外部ピンＰ４，ボンディングワイヤＷ４、パッドＰＡ４、および抵抗素子２８を介してＤ／Ａ変換器１３に供給される。参照電圧ＶＲ２は、コンデンサ２によって安定化される。
【００３０】
なお、Ｄ／Ａ変換器１３は、たとえば、２入力の演算増幅器（オペアンプ）を有する。演算増幅器の＋側入力端子に参照電圧ＶＲ２が与えられ、−側入力端子には抵抗素子を介してアナログ信号が供給され、−側入力端子と演算増幅器の出力端子との間にはフィードバック用の抵抗素子が接続される。Ｄ／Ａ変換器１３には複数の演算増幅器が設けられ、図２では図示されないが参照電圧ＶＲ２は複数の演算増幅器の＋側入力端子に共通に与えられる。また図１には音声信号の１チャネルに対するＤ／Ａ変換器１３が図示されるが、複数のチャネルが設けられる場合にはＤ／Ａ変換器１３はチャネル毎に設けられる。そしてＶＲ２発生回路１４により発生させた参照電圧ＶＲ２は、その複数のＤ／Ａ変換器の各々に設けられる１または複数個の演算増幅器の＋側入力端子に共通に与えられる。
【００３１】
また、抵抗素子２３およびコンデンサ２によって第１の低域通過フィルタが構成され、さらに、抵抗素子２８およびコンデンサ２９によって第２の低域通過フィルタが構成される。したがって、電源電圧ＶＤＤのノイズが発生した場合でも、そのノイズがＤ／Ａ変換器１３に伝達することが第１および第２の低域通過フィルタによって防止される。
【００３２】
図３は、この実施の形態の比較例を示す回路図であって、図２と対比される図である。図３を参照して、この比較例では、外部ピンＰ４などは使用されず、ＶＲ２発生回路１４の出力ノード１４ａがＤ／Ａ変換器１３の参照電圧ノード１３ａに直接接続される。この場合でも、参照電圧ＶＲ２はコンデンサ２によって安定化される。しかし、電源電圧ＶＤＤにノイズが発生した場合、そのノイズは実施の形態よりも高いレベルでＤ／Ａ変換器１３に伝達される。
【００３３】
電源電圧ＶＤＤが変動したときの参照電圧ＶＲ２の変動の程度は、ＰＳＲＲ（Power Supply Rejection Ratio：電源電圧除去比）で表わされる。電源電圧ＶＤＤの変動をΔＶＤＤとし、参照電圧ＶＲ２の変動をΔＶＲ２とすると、ＰＳＲＲ＝ΔＶＲ２／ΔＶＤＤと表わされる。
【００３４】
図３において、抵抗素子２１〜２３の抵抗値をそれぞれＲ１〜Ｒ３とし、コンデンサ２の容量値をＣ１とすると、伝達関数（ΔＶＲ２／ΔＶＤＤ）は、次式（１）で表わされる。
ΔＶＲ２／ΔＶＤＤ＝Ｒ２（１＋ｓＣ１Ｒ３）／[（Ｒ１＋Ｒ２）＋Ｃ１（Ｒ１Ｒ２＋Ｒ２Ｒ３＋Ｒ１Ｒ３）ｓ]  …（１）
図４中の点線は、比較例（Ｒ３≠０）のＰＳＲＲの周波数特性を示す図である。後述の図５も同様であるが、横軸は周波数を、縦軸はＰＳＲＲをそれぞれ示す。ＰＳＲＲはデシベル（ｄＢ）で表現され、２０ｌｏｇ１０（ΔＶＲ２／ΔＶＤＤ）の値で記述されている。比較例では、この音声信号処理装置で使用される周波数帯域内にゼロ点ＺＰが発生してしまう。このため、ＰＳＲＲを所望のレベルよりも低くすることはできなかった。
【００３５】
なお、ゼロ点ＺＰは、１＋ｓＣ１Ｒ３＝０となってΔＶＲ２／ΔＶＤＤが０になる点である。Ｒ３＝０とすると、ΔＶＲ２／ΔＶＤＤは０にならないので、ゼロ点ＺＰは発生しない。しかし、このような半導体集積回路装置では、一般にパッド毎に保護回路が設けられているので、Ｒ３＝０とはならない。また、保護回路が無い場合でも、ボンディングワイヤＷ５などが抵抗値を有する。
【００３６】
一方、図２の本願発明では、抵抗素子２１〜２３，２８の抵抗値をそれぞれＲ１〜Ｒ４とし、コンデンサ２，１の容量値をそれぞれＣ１，Ｃ２とすると、伝達関数（ΔＶＲ２／ΔＶＤＤ）は、次式（２）で表わされる。
ΔＶＲ２／ΔＶＤＤ＝１／（Ａｓ２＋Ｂｓ＋１＋Ｒ１／Ｒ２）  …（２）
ただし、Ａ，Ｂは次式（３）（４）で表わされる。
Ａ＝Ｃ１Ｃ２Ｒ３Ｒ４（１＋Ｒ１／Ｒ２＋Ｒ１／Ｒ３）  …（３）
Ｂ＝（１＋Ｒ１／Ｒ２）（Ｃ１Ｒ３＋Ｃ２Ｒ３＋Ｃ２Ｒ４）＋Ｒ１（Ｃ１＋Ｃ２）  …（４）
図５中の実線は、本願発明のＰＳＲＲの周波数特性を示す図である。本願発明では、ΔＶＲ２／ΔＶＤＤの分子が１であり、ΔＶＲ２／ΔＶＤＤが０にならないので、ゼロ点は発生しない。このため、本願発明のＰＳＲＲは、比較例のＰＳＲＲよりも低くなる。
【００３７】
なお、比較例は、参照電圧ＶＲ２の安定性の点で、本願発明よりも劣っている。しかし、比較例は、使用する外部ピンなどの数が本願発明よりも少なくて済み、占有面積が小さくて済む。また、Ａ／Ｄ変換器１１に与える参照電圧ＶＲ１は、Ｄ／Ａ変換器１３に与える参照電圧ＶＲ２ほどの安定性を必要としない。そこで、この半導体集積回路装置３では、参照電圧ＶＲ１の安定性よりも占有面積の縮小化を優先し、比較例と同じ方法で参照電圧ＶＲ１を生成している。
【００３８】
図６は、この実施の形態の変更例を示す回路図であって、図２と対比される図である。図６において、この変更例では、外部ピンＰ４が除去され、パッドＰＡ４，ＰＡ５がそれぞれボンディングワイヤＷ４，Ｗ５を介して外部ピンＰ５に接続される。コンデンサ２の一方電極は外部ピンＰ５に接続され、その他方電極は接地される。この変更例でも、電源電圧除去比を改善することができる。また外部ピンの数が少なくて済む。また外部ピン５には、ボンディングワイヤＷ４，Ｗ５が共通に接続されることから、ワイヤボンディングのし易さの観点で、パッドＰＡ４，ＰＡ５は複数のパッドのうちの隣接して配置されるパッドとすることが望ましい。
【００３９】
図７は、この実施の形態の変更例を示す回路図であって、図２と対比される図である。図７において、この変更例では、外部ピンＰ４、パッドＰＡ４およびボンディングワイヤＷ４が除去され、パッドＰＡ５と抵抗素子２３との間から分岐した半導体チップ５内の内部配線を介して参照電圧ＶＲ２がＤ／Ａ変換器１３に与えられる。コンデンサ２の一方電極は外部ピンＰ５に接続され、その他方電極は接地される。この変更例でも、電源電圧除去比を改善することができる。要するに抵抗素子２３とコンデンサ２との間の電源経路からＤ／Ａ変換器１３に参照電圧ＶＲ２を供給することで、図３の比較例に比べて電源電圧除去比は改善される。
【００４０】
また、図８の変更例では、図２のＶＲ２発生回路１４がＶＲ２発生回路３０で置換される。ＶＲ２発生回路３０は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２，３３を含む。トランジスタ３１のゲートは制御信号／ＰＤ２を受ける。トランジスタ３２，３３のゲートは、それぞれトランジスタ３２，３３のドレインに接続される。トランジスタ３２は、アノードがトランジスタ３１を介して電源電圧ＶＤＤのラインに接続され、カソードが出力ノード３０ａに接続されたダイオードを構成する。トランジスタ３３は、アノードが出力ノード３０ａに接続され、カソードが接地電圧ＧＮＤのラインに接続されたダイオードを構成する。トランジスタ３２，３３の各々のサイズ（すなわち電流駆動力）は所定の値に設定されている。
【００４１】
制御信号／ＰＤ２が活性化レベルの「Ｌ」レベルにされると、トランジスタ３１が導通し、電源電圧ＶＤＤはトランジスタ３２，３３によって分圧され、参照電圧ＶＲ２が出力ノード３０ａに出力される。制御信号／ＰＤ２が非活性化レベルの「Ｈ」レベルにされると、トランジスタ３１が非導通になり、ＶＲ２発生回路３０は非活性化される。この変更例でも、実施の形態と同じ効果が得られる。
【００４２】
また、図９の変更例では、図２のＶＲ２発生回路１４がＶＲ２発生回路３５で置換される。ＶＲ２発生回路３５は、電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ３６〜３８を含む。トランジスタ３６のゲートは制御信号／ＰＤ２を受ける。トランジスタ３７，３８のゲートは、それぞれトランジスタ３７，３８のドレインに接続される。トランジスタ３７は、アノードがトランジスタ３６を介して電源電圧ＶＤＤのラインに接続され、カソードが出力ノード３５ａに接続されたダイオードを構成する。トランジスタ３８は、アノードが出力ノード３５ａに接続され、カソードが接地電圧ＧＮＤのラインに接続されたダイオードを構成する。トランジスタ３７，３８の各々のサイズ（すなわち電流駆動力）は所定の値に設定されている。
【００４３】
制御信号／ＰＤ２が活性化レベルの「Ｌ」レベルにされると、トランジスタ３６が導通し、電源電圧ＶＤＤはトランジスタ３７，３８によって分圧され、参照電圧ＶＲ２が出力ノード３５ａに出力される。制御信号／ＰＤ２が非活性化レベルの「Ｈ」レベルにされると、トランジスタ３６が非導通になり、ＶＲ２発生回路３５は非活性化される。この変更例でも、実施の形態と同じ効果が得られる。
【００４４】
また、図１０の変更例では、図２のＶＲ２発生回路１４がＶＲ２発生回路４０で置換される。ＶＲ２発生回路４０は、バンドギャップ型定電圧回路４１およびアンプ４２を含む。バンドギャップ型定電圧回路４１は、半導体のバンドギャップを利用して、温度依存性の無い一定の参照電圧ＶＲ２を発生する。アンプ４２は、出力ノード４０ａが参照電圧ＶＲ２に一致するように、出力ノード４０ａに電流を供給する。この変更例でも、実施の形態と同じ効果が得られる。
【００４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４６】
１，２，２９  コンデンサ、３  半導体集積回路装置、４  パッケージ本体、５  半導体チップ、６〜１０  保護回路、１１  Ａ／Ｄ変換器、１２  ＶＲ１発生回路、１３  Ｄ／Ａ変換器、１４，３０，３５，４０  ＶＲ２発生回路、１５  デジタル処理部、１６  ロジックコントローラ、２０，３１，３６〜３８  ＰチャネルＭＯＳトランジスタ、２１〜２３，２８  抵抗素子、２４〜２７  ダイオード、３２，３３  ＮチャネルＭＯＳトランジスタ、４１  バンドギャップ型定電圧回路、４２  アンプ、Ｐ１〜Ｐ５  外部ピン、ＰＡ１〜ＰＡ５  パッド、Ｗ１〜Ｗ５  ボンディングワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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