(57)【要約】【課題】  高耐圧を維持しながらオン抵抗を低減した電力用半導体装置を提供する。【解決手段】ｎ＋型ソース層４の表面からｐ型ベース層３を通りｎ−型ドリフト層２へ至るトレンチ６が形成され、このトレンチ６内にゲート絶縁膜を介してゲート電極９が埋め込まれたトレンチゲート型の半導体装置において、前記ゲート絶縁膜が、前記トレンチ６の前記ｎ−型ドリフト層２で形成される底面及び側面上に形成された第1の誘電率を有する第1の絶縁膜と、前記トレンチ６の前記ｐ型ベース層３で形成された側面及び前記トレンチ６の前記ｎ＋型ソース層４で形成された側面上に形成された第２の誘電率を有する第２の絶縁膜からなり、第１の誘電率より第２の誘電率が大きいことを特徴とする。【選択図】  図１
2011159763.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
第１半導体層の第１主面上に形成された第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層の表面に選択的に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、
前記第４半導体層と接し前記第４半導体層の表面から前記第３半導体層を通り前記第２半導体層へ至るトレンチの、前記第２半導体層で形成される底面及び側面上に形成された第1の誘電率を有する第1の絶縁膜と、
前記トレンチの前記第３半導体層で形成された側面及び前記トレンチの前記第４半導体層で形成された側面上に形成され、前記トレンチの前記第２半導体層で形成された側面上で前記第１の絶縁膜と接続し、第１の誘電率より大きい第２の誘電率を有する第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜を介して前記トレンチ内に埋め込まれたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第１主面と反対側の前記第１半導体層の第２主面上に電気的に接続した第１主電極と、
前記第４半導体層の表面上及び前記層間絶縁膜上に形成され、前記第３半導体層と前記第４半導体層に電気的に接続し、前記層間絶縁膜により前記ゲート電極とは絶縁された第２主電極と、
を具備することを特徴とする電力用半導体装置。
【請求項２】
第１導電型の第１半導体層と、
第１半導体層の第１主面上に形成された第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層の表面に選択的に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、
前記第４半導体層と接し前記第４半導体層の表面から前記第３半導体層を通り前記第２半導体層へ至るトレンチの、前記第２半導体層で形成される底面及び側面上に形成された第1の誘電率を有する第1の絶縁膜と、
前記トレンチの前記第３半導体層で形成された側面及び前記トレンチの前記第４半導体層で形成された側面上に形成され、前記トレンチの前記第２半導体層で形成された側面上で前記第１の絶縁膜と接続し、第１の誘電率より大きい第２の誘電率を有する第２の絶縁膜と、
前記第１の絶縁膜を介して前記トレンチ内に埋め込まれた埋め込み電極と、
前記埋め込み電極の上部に形成された第３絶縁膜と、
前記第３絶縁膜により前記埋め込み電極と絶縁され、前記第２絶縁膜を介して前記トレンチに埋め込まれたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第１主面と反対側の前記第１半導体層の第２主面上に電気的に接続した第１主電極と、
前記第４半導体層の表面上及び層間絶縁膜上に形成され、前記第３半導体層と前記第４半導体層に電気的に接続し、前記層間絶縁膜により前記ゲート電極とは絶縁された第２主電極と、
を具備することを特徴とする電力用半導体装置。
【請求項３】
前記第３絶縁膜は前記第１絶縁膜と同じ材料からなり、前記第１絶縁膜と接合していることを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記第３絶縁膜は前記第２絶縁膜と同じ材料からなり、前記第２絶縁膜と接合していることを特徴とする請求項２に記載の電力用半導体装置。
【請求項５】
前記第３絶縁膜は、前記第１絶縁膜と接合し前記第１絶縁膜と同じ材料からなる部分と、前記第２絶縁膜と接合し前記第２絶縁膜と同じ材料からなる他の部分とからなることを特徴とする請求項２に記載の電力用半導体装置。
【請求項６】
前記第１絶縁膜の膜厚が前記第２絶縁膜の膜厚より厚いことを特徴とする請求項１乃至５のいずれか１項に記載の電力用半導体装置。
【請求項７】
前記第２主電極と前記第３半導体層との間に、さらに前記第３半導体層よりも不純物濃度の高い第２導電型の第５半導体層が形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力機器に用いられる電力用半導体装置に関し、特にノート型パソコンや携帯電話等の移動体通信機器等に用いられる省エネルギー用の電力用半導体装置に関する。
【背景技術】
【０００２】
ノート型パソコンや携帯電話等の携帯型通信機器の電源回路のスイッチング素子として用いられるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）には、リチウムイオン電池で直接駆動できるための低電圧駆動化及び低抵抗化と、スイッチング損失低減のためのゲート・ドレイン間容量の低減が望まれる。
【０００３】
ＭＯＳＦＥＴのオン抵抗は、ベース層とゲート絶縁膜の間に反転分布により形成される反転分布層（チャネル層）のチャネル抵抗と、ドリフト層のドリフト抵抗で主に決まる。これまでに微細化に適するトレンチゲート構造によりＭＯＳＦＥＴの微細化を進めてきたことで、チャネル層の密度を高めて低オン抵抗化が実現されてきたが、更なる低抵抗化は困難である。トレンチ側壁に形成されるゲート絶縁膜を薄くして、ゲート電極に対向するベース層とゲート絶縁膜界面に形成されるチャネル層のキャリア密度を増大させることで、チャネル層中のキャリア密度を上げてチャネル抵抗の更なる低抵抗化が可能である。しかし、トレンチ底部で、ゲート絶縁膜が薄くなることでゲート絶縁膜にかかる電圧が下がり、ゲート絶縁膜とドリフト層の界面にかかる電圧が上がるようになる。ドリフト抵抗低減のためにドリフト層の不純物濃度を高くすると、ゲート絶縁膜とドリフト層の界面で空乏層が伸びにくいので、トレンチ底部での耐圧が低下することとなる。従来では、この問題点を解決するために、トレンチ底部のドリフト層に対向するゲート絶縁膜をベース層とソース層に対向するゲート絶縁膜より厚くしていた。トレンチ底部のゲート絶縁膜を厚くすることで、トレンチ底部で、ゲート絶縁膜にかかる電圧が増加し、ゲート絶縁膜とドリフト層の接合部にかかる電圧が減少する。この結果、トレンチ底部でのドリフト層とゲート絶縁膜界面の耐圧を維持しながら、ベース層とゲート絶縁膜界面に形成される反転分布層のキャリア密度を増大させて低チャネル低抵抗化を実現していた（特許文献１参照）。
【０００４】
また、ゲート−ドレイン間容量を低減する方法として、トレンチの下部でドリフト層と対抗する部分にソース電極と電気的に接続した埋め込み電極を形成し、この埋め込み電極の上部に絶縁膜を介して、ベース層とソース層に対抗するトレンチの上部にゲート電極を形成していた（特許文献２）。
【０００５】
従来技術において、トレンチ底部のゲート絶縁膜を厚くすることでさらなる低抵抗化を図るには、トレンチ底部がゲート絶縁膜で埋め込まれてしまうことで限界がある。高耐圧を維持しながら更なるオン抵抗を低減できる電力用半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第４，９４１，０２６号明細書
【特許文献２】米国特許第５，９９８，８３３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高耐圧を維持しながらオン抵抗を低減した電力用半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様による電力用半導体装置は、第１導電型の第１半導体層と、
第１半導体層の第１主面上に形成された第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層の表面に選択的に形成された第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、前記第４半導体層と接し前記第４半導体層の表面から前記第３半導体層を通り前記第２半導体層へ至るトレンチの、前記第２半導体層で形成される底面及び側面上に形成された第1の誘電率を有する第1の絶縁膜と、前記トレンチの前記第３半導体層で形成された側面及び前記トレンチの前記第４半導体層で形成された側面上に形成され、前記トレンチの前記第２半導体層で形成された側面上で前記第１の絶縁膜と接続し、第１の誘電率より大きい第２の誘電率を有する第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜を介して前記トレンチ内に埋め込まれたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第１主面と反対側の前記第１半導体層の第２主面上に電気的に接続した第１主電極と、前記第４半導体層の表面上及び前記層間絶縁膜上に形成され、前記第３半導体層と前記第４半導体層に電気的に接続し、前記層間絶縁膜により前記ゲート電極とは絶縁された第２主電極と、を具備することを特徴とする。
【０００９】
本発明の別の一態様による電力用半導体装置は、第１導電型の第１半導体層と、第１半導体層の第１主面上に形成された第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層の表面に選択的に形成された第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、前記第４半導体層と接し前記第４半導体層の表面から前記第３半導体層を通り前記第２半導体層へ至るトレンチの、前記第２半導体層で形成される底面及び側面上に形成された第1の誘電率を有する第1の絶縁膜と、前記トレンチの前記第３半導体層で形成された側面及び前記トレンチの前記第４半導体層で形成された側面上に形成され、前記トレンチの前記第２半導体層で形成された側面上で前記第１の絶縁膜と接続し、第１の誘電率より大きい第２の誘電率を有する第２の絶縁膜と、前記第１の絶縁膜を介して前記トレンチ内に埋め込まれた埋め込み電極と、前記埋め込み電極の上部に形成された第３絶縁膜と、前記第３絶縁膜により前記埋め込み電極と絶縁され、前記第２絶縁膜を介して前記トレンチに埋め込まれたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第１主面と反対側の前記第１半導体層の第２主面上に電気的に接続した第１主電極と、前記第４半導体層の表面上及び層間絶縁膜上に形成され、前記第３半導体層と前記第４半導体層に電気的に接続し、前記層間絶縁膜により前記ゲート電極とは絶縁された第２主電極と、を具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高耐圧を維持しながらオン抵抗を低減した電力用半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１の電力用半導体装置の主要部の断面図。
【図２】本発明の実施例２の電力用半導体装置の主要部の断面図。
【図３】本発明の実施例３の電力用半導体装置の主要部の断面図。
【図４】本発明の実施例４の電力用半導体装置の主要部の断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図を参照しながら説明する。なお、実施例中では、第１導電型をｎ型とし、第２導電型をｐ型とし説明するが、両者を入れ替えて実施することも可能である。ｎ型不純物層として、ｎ−、ｎ、ｎ＋の記号を用いる場合は、その層中のｎ型不純物濃度は、ｎ−＜ｎ＜ｎ＋の順に高いものとする。ｐ型不純物層に関しても同様である。さらに、特に断りがない限り不純物濃度とは、それぞれの導電型の補償後の正味の不純物濃度をさすものとする。
【００１３】
また、実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らない。さらに、本発明の効果が得られる範囲内での、形状、寸法、大小関係、不純物濃度、及び材料等の変更は可能である。
【００１４】
また、半導体層とは特に断りがない限りは、一例としてＳｉ（シリコン）からなる半導体層を示すものとするが、その他の例えばＳｉＣ（炭化珪素）やＡｌＧａＮ（窒化アルミニウムガリウム）などによる半導体層でも可能である。
【実施例１】
【００１５】
図１は、本発明の実施例１の電力用半導体装置の、電流が流れる素子領域の主要部の一部の断面を示す図である。図１に示したとおり、本発明の実施例１の電力用半導体装置１００は以下のように構成される。
【００１６】
ｎ型不純物濃度が高いシリコンからなるｎ＋型半導体基板１（第１導電型の第１半導体層）の第１の主面上に、ｎ＋型半導体基板１よりもｎ型不純物濃度が低いシリコンからなるｎ−型ドリフト層２（第１導電型の第２半導体層）が形成されている。ｎ−型ドリフト層２の表面上に選択的に、シリコンからなりｐ型不純物濃度を有するｐ−型ベース層３（第２導電型の第３半導体層）が形成されている。p−型ベース層３の表面上に選択的にｎ−型ドリフト層３よりもｎ型不純物濃度が高いシリコンからなるｎ＋型ソース層４（第１導電型の第４半導体層）が形成されている。ｐ−型ベース層３の表面でｎ＋型ソース層４で挟まれた領域にｐ−型ベース層３よりもｐ型不純物濃度が高いシリコンからなるｐ＋型コンタクト層５（第２導電型の第５半導体層）が形成されている。ｐ＋型コンタクト層５は、後述するソース電極とｐ−型ベース層３とのコンタクト抵抗を低減させるために形成される。したがって、p＋型コンタクト層５がない場合でも、本発明の効果は十分得られる。また、上記層構造は、ｎ＋型半導体基板１上に順次エピタキシャル成長と、イオン注入を用いた不純物拡散等を用いることで、形成可能である。なお、ｎ−型半導体基板を用いて第１の主面にｐ−型半導体層をエピタキシャル成長、或いはイオン注入による不純物拡散で形成し、ｎ−型半導体基板の第１の主面と反対側の第２の主面に同様にしてエピタキシャル成長、或いはイオン注入による不純物拡散で、ｎ＋型半導体層を形成することによっても、上記構造を形成可能である。ｎ＋型半導体基板１の上面には第１の主電極としてのドレイン電極１１が形成され、ｎ＋型基板１と電気的に接続している。
【００１７】
ｎ＋型ソース層４に接し、ｎ＋型ソース層４の表面からｐ−型ベース層３を通り抜けてｎ−型ドリフト層２に至るトレンチ６が形成されている。このトレンチ６の底面を含めた下部領域では、トレンチの底面及び側面はｎ−型ドリフト層２で形成されており、トレンチ６の上部領域では、トレンチの側面の大部分がp−型ベース層３から形成されている。トレンチ６の上部領域の最上部の開口部分の領域では、トレンチ６の側面はｎ＋型ソース層４で形成されている。
【００１８】
このトレンチ６のｎ−型ドリフト層２で形成されているトレンチ６の底面及び側面上には、第１の誘電率を有する第１の絶縁膜７が形成されている。トレンチ６の最上部のｎ＋型ソース層４で形成されているトレンチ側面上からp−型ベース層３で形成されているトレンチ側面上を超えてｎ−型ドリフト層２で形成されているトレンチ側面上に至るように、第１の誘電率より高い第２の誘電率を有する第２絶縁膜８が形成されている。第２の絶縁膜の厚さは、本実施例では一例として第１の絶縁膜と同じ厚さとした。後述のように、第１の絶縁膜の厚さは、ｎ−型ドリフト層２の不純物濃度に応じて適宜選択すればよい。第２絶縁膜８は、ｎ−型ドリフト層２で形成されているトレンチ側面上のp−型ベース層３に近い部分で、第１の絶縁膜７と接続し、第１の絶縁膜７と第２の絶縁膜８でトレンチ６内部の底面及び側面を全て覆っている。すなわち、第１の絶縁膜７と第２の絶縁膜８が、n−ドリフト層２で形成されるトレンチ側面上のp−型ベース層３近傍の領域で接合することによって、トレンチ６の内部をｎ−型ドリフト層２、p−型ベース層３、及びｎ＋型ソース層４から絶縁している。第１の絶縁膜７としては、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化などにより形成された酸化シリコンを用いることができ、第１の絶縁膜７よりも誘電率が高い第２絶縁膜８としては、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの高誘電率の誘電体膜を用いることができる。なお、第１の絶縁膜としては、上記シリコン酸化膜に限定されることなく、第２の絶縁膜より誘電率が低くなるように設定されていれば、ＳｉＮなど他の絶縁膜を用いることは勿論可能である。
【００１９】
このトレンチ６内部に、第１の絶縁膜７及び第２の絶縁膜８を介してゲート電極９が埋め込まれている。ゲート電極としては、例えばｐ型或いはｎ型のポリシリコンが用いられる。ポリシリコン以外の導電率が高い材料でも可能である。ゲート電極９の上部を覆うように層間絶縁膜１０が形成されている。層間絶縁膜としては、例えば第１の絶縁膜７と同じ酸化シリコンを用いることができるが、他のＳｉＮなどの絶縁膜も用いることができる。層間絶縁膜１０上、ｐ−型ベース層３、及びｎ＋型ソース層４上に、第２電極としてのソース電極１２が形成されている。ソース電極１２は、層間絶縁膜１０によりゲート電極９とは絶縁されている。ソース電極１２はソース層４と接合し、電気的に接続している。ソース電極１２は、ｐ−型ベース層３とｐ＋型コンタクト層５を介して電気的に接合している。ｐ＋型コンタクト層５によりコンタクト抵抗を下げることができるが、この層を形成しないで直接ソース電極１２とｐ−型ベース層３とが直接接合することによって、電気的に接合していてもよい。
【００２０】
本発明の電力用半導体装置１００は、以下のように動作する。ソース電極１２に対してゲート電極９に正の電圧を印加すると、ｐ−型ベース層３のうち第２の絶縁膜を介してゲート電極９に対抗している部分、すなわちトレンチ６の側面を形成している部分にｎチャネル層が形成さる。ここで、ソース電極１２に対してドレイン電極に正の電圧を印加することで、電子がソース電極から、ｎ＋型ソース層４、ｎチャネル層、ｎ−型ドリフト層２、及びｎ＋型半導体基板１を通ってドレイン層に抜けることで、その逆向きに電流がドレイン電極からソース電極に向かって流れる。
【００２１】
本実施例の電力用半導体装置１００は、ｐ−型ベース層３のｎチャネルが形成されている部分に形成されている第２のゲート絶縁膜は、通常のゲート絶縁膜として使用されるシリコン酸化膜に比べて高誘電率を有している。このため、ゲート電極９に正の電圧を印加すると、ｐ−型ベース層からなるトレンチ６の側面に形成されるｎチャネル層の電子の密度が高くなる。この結果、ｎチャネル層の抵抗が低減される。
【００２２】
トレンチ６の側面がｐ−型ベース層３で形成されているトレンチの上部領域の下側に位置するトレンチ６の下部領域では、トレンチ６の側面はｎ−型ドリフト層２で形成されており、そのトレンチ６の側面上には第２の絶縁膜よりも誘電率の低い第１の絶縁膜で覆われている。トレンチの下部領域の特に底面とその周囲の側面では、ゲート電極９とドレイン電極１１の間に、第１の絶縁膜７と、第１の絶縁膜７とｎ−型ドリフト層２との接合部が直列に接続している。この両者のうち、電力用半導体装置１００の耐圧は、第１の絶縁膜７とｎ−型ドリフト層２との接合部の耐圧で決まる。ゲート電極とドレイン電極間の電圧（以後ゲート−ドレイン電圧）のうち、第１の絶縁膜７に係る分圧を大きくすることで、ｎ−型ドリフト層２内の第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかる分圧を低減できるので、電力用半導体装置１００の耐圧を向上させることができる。
【００２３】
ここで、ｎチャネル層の低抵抗化を図るために第２の絶縁膜８に高誘電率の絶縁膜を用い、第１の絶縁膜７も同じ高誘電率の絶縁膜を用いると、前述のｎ−型ドリフト層２内の第１の絶縁膜とｎ−型ドリフト層２との接合部にかかるゲート−ドレイン電圧の分圧が増加してしまい、電力用半導体装置１００の耐圧が低下してしまう。
【００２４】
それに対して本実施例では、第１の絶縁膜を第２の絶縁膜よりも誘電率の低い絶縁膜としていることで、ｎチャネル層の低抵抗化を実現するために第２の絶縁膜の誘電率を大きくしても、ｎ−型ドリフト層２内の第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかるゲート−ドレイン電圧の分圧を低く維持できる。したがって、電力用半導体装置の高耐圧を維持したまま、オン抵抗の低減を実現できる。
【００２５】
なお、第１の絶縁膜７の誘電率に応じてその厚さを調節することで、ｎ−型ドリフト層２内の第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかるゲート−ドレイン電圧の分圧の大きさを調節できる。この分圧を低減させるように第１の絶縁膜の誘電率と厚さを設定することで、耐圧を維持したままｎ−型ドリフト層の不純物濃度を増加させることができるので、更なるオン抵抗の低減も可能である。
【実施例２】
【００２６】
図２は本発明の実施例２の電力用半導体装置の電流が流れる素子領域の主要部の一部の断面を示す図である。図２に示したとおり、本発明の実施例２の電力用半導体装置２００は以下のように構成される。以下、上記実施例１と同一又は類似の箇所には同一符号を付して説明し、実施例１と違う部分のみを説明する。
【００２７】
本発明の実施例２の電力用半導体装置２００は、第１及び第２の絶縁膜を介してゲート電極が埋設されているトレンチ６の下部領域にて、第１の絶縁膜の厚さが第２の絶縁膜よりも厚く設定されている点で実施例１の電力用半導体装置１００と違う。高誘電率の絶縁膜からなる第２の絶縁膜８よりも誘電率の低い絶縁膜を第１の絶縁膜７としていることで、第１の実施例同様に、高耐圧を維持しながらオン抵抗の低減が可能である。本実施例ではさらに、第１の絶縁膜の厚さも厚くしているので、ゲート−ドレイン電圧のうち第１の絶縁膜にかかる分圧がさらにあがるため、第１の絶縁膜に直列に接続する、ｎ−型ドリフト層２内の第１の絶縁膜とｎ−型ドリフト層２との接合部にかかるゲート−ドレイン電圧の分圧がさらに低減される。その結果、同じ耐圧を維持しながら、さらにｎ−型ドリフト層のｎ型不純物濃度を高く設定できるので、ｎ−型ドリフト層の抵抗を低減でき、実施例１の電力用半導体装置１００に比べて更なるオン抵抗の低減が可能である。
【実施例３】
【００２８】
図３は本発明の実施例３の電力用半導体装置の電流が流れる素子領域の主要部の一部の断面を示す図である。図３に示したとおり、本発明の実施例３の電力用半導体装置３００は以下のように構成される。以下、上記実施例１と同一又は類似の箇所には同一符号を付して説明し、実施例１と違う部分のみを説明する。
【００２９】
本発明の実施例３の電力用半導体装置３００は、以下に示すように、トレンチ６内が、第１の絶縁膜を介して埋め込まれたソース埋め込み電極と、ソース埋め込み電極の上に形成された第３の絶縁膜によりソース埋め込み電極と絶縁され、第２の絶縁膜を介して埋め込まれたゲート電極から形成されている点で、第１の実施例の電量用半導体装置１００と相違する。トレンチの底面及び側面がｎ−型ドリフト層２で形成されているトレンチ６の下部領域には、トレンチ６の底面と側面を覆うように、実施例１同様にシリコン酸化膜からなる第１の絶縁膜７が形成されている。この第１の絶縁膜を介して、ソース電極１２に電気的に接続した導電性材料からなるソース埋め込み電極３１がトレンチ６の下部領域に埋め込まれている。ソース埋め込み電極３１は一例としてｐ型或いはｎ型のポリシリコンを用いることができる。ソース埋め込み電極３１の第１の絶縁膜で囲まれずに露出した部分の上部には、第３の絶縁膜３２が形成されており、トレンチ６の外部にソース埋め込み電極３１を引き出す部分（図示せず）も含めて、ソース埋め込み電極の周囲を第１の絶縁膜と第３の絶縁膜が覆っている。第３の絶縁膜は、一例として、第１の絶縁膜と同じ膜を用いることができる。すなわち、一例としてシリコン酸化膜を用いることができる。また、埋め込みソース電極３１は、ｎ−型ドリフト層２とは第１の絶縁膜を介して絶縁され離間している。
【００３０】
トレンチ６の下部領域の上部を占める上部領域では、トレンチ６の最上部のｎ＋型ソース層４で形成されているトレンチ側面上からp−型ベース層３で形成されているトレンチ側面上を超えてｎ−型ドリフト層２で形成されているトレンチ側面上に至るように、第１の誘電率より高い第２の誘電率を有する第２の絶縁膜８が形成されている。第２の絶縁膜８の厚さは、本実施例では一例として実施例１と同様に、第１の絶縁膜と同じ厚さとした。第２絶縁膜８は、ｎ−型ドリフト層２で形成されているトレンチ側面上のp−型ベース層３に近い部分で、第１の絶縁膜７と接続し、第１の絶縁膜７と第２の絶縁膜８でトレンチ６内部の底部及び側面を全て覆っている。すなわち、第１の絶縁膜７と第２の絶縁膜８が、n−ドリフト層２で形成されるトレンチ側面上のp−型ベース層３近傍の領域で接合することによって、トレンチ６の内部をｎ−型ドリフト層２、p−型ベース層３、及びｎ＋型ソース層４から絶縁している。
【００３１】
第２の絶縁膜としては、実施例１同様に、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの高誘電率の誘電体膜を用いることができる。なお、第１の絶縁膜７及び第３の絶縁膜３２としては、上記シリコン酸化膜に限定されることなく、第２の絶縁膜８より誘電率が低くなるように設定されていれば、ＳｉＮなど他の絶縁膜を用いることは勿論可能である。
【００３２】
埋め込みソース電極３１上には、第３の絶縁膜を介してｐ型若しくはｎ型にドープされたポリシリコン等の導電性材料からなるゲート電極９がトレンチ６内に埋め込み形成されている。ゲート電極９は、埋め込みソース電極３１とは、第３の絶縁膜により絶縁分離されている。ゲート電極９はトレンチ６内に第２の絶縁膜８を介して埋め込まれている。ゲート電極９は、第２の絶縁膜８により、ｎ−型ドリフト層２、ｐ−型ベース層３及びｎ＋型ソース層４と絶縁分離されている。
【００３３】
ゲート電極９の上面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０は、トレンチ６の最上部において、第２の絶縁膜と接合している。層間絶縁膜上、ｎ＋型ソース層４上、及びｐ＋型コンタクト層５上には、ソース電極１２が形成されている。ソース電極１２は、層間絶縁膜により、ゲート電極９とは絶縁分離されている。ソース電極１２は、ｎ＋型ソース層とは電気的に接続している。さらにソース電極１２は、ｐ＋型コンタクト層５と電気的に接続し、ｐ＋型コンタクト層５を介してｐ−型ベース層３と電気的に接続している。なお、ｐ−型ベース層３とソース電極１２との良好なオーミックコンタクトを得るために、ｐ＋型コンタクト層５を形成しているが、直接ソース電極１２とｐ−型ベース層３を電気的に接続してもよい。
【００３４】
本実施の電力用半導体装置３００では、トレンチ底面及び側面がｎ−型ドリフト層２で形成されているトレンチ６の下部領域に第１の絶縁膜を介してソース埋め込み電極３１が形成されており、その上に第３の絶縁膜３２を介してソース埋め込み電極３１と絶縁され、第２の絶縁膜８を介してトレンチ６の上部領域にゲート電極９が埋め込まれた構造となっている。実施例１同様に、第１の絶縁膜を第２の絶縁膜よりも誘電率の低い絶縁膜としていることで、ｎチャネル層の低抵抗化を実現するために第２の絶縁膜の誘電率を大きくしても、トレンチ６の下部領域での第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかるソース−ドレイン電圧の分圧を低く維持できる。なお、ゲート−ドレイン電圧でなく、ソースードレイン電圧の分圧がトレンチ下部領域のｎ−型ドリフト層２内の第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかるのは、第１の実施例では、第１の絶縁膜７がゲート電極９とドレイン電極１１の間に配置されていたのに対して、本実施例では、ソース埋め込み電極３１とドレイン電極１１の間に配置されるためである。したがって本実施例でも実施例１同様に、電力用半導体装置の高耐圧を維持したまま、オン抵抗の低減を実現できる。
【００３５】
さらに本実施例では、第１の絶縁膜７を介してトレンチ６の下部領域に埋め込み形成されているのは、ゲート電極９ではなく、ソース埋め込み電極３１である。この構造により、ゲート電極９とｎ−型ドリフト層２により挟まれていた第１の絶縁膜に相当する静電容量の分だけゲート−ドレイン電極間の静電容量が減少するという効果も得られる。これにより、スイッチング損失を低減させることができる。
【００３６】
実施例１同様に、第１の絶縁膜７の誘電率に応じてその厚さを調節することで、ｎ−型ドリフト層２内の第１の絶縁膜７とｎ−型ドリフト層２との接合部にかかるソース−ドレイン電圧の分圧の大きさを調節できる。この分圧を低減させるように第１の絶縁膜７の誘電率と厚さを設定することで、耐圧を維持したままｎ−型ドリフト層２の不純物濃度を増加させることができるので、更なるオン抵抗の低減も可能である。
【実施例４】
【００３７】
図４は本発明の実施例４の電力用半導体装置の電流が流れる素子領域の主要部の一部の断面を示す図である。図４に示したとおり、本発明の実施例４の電力用半導体装置４００は以下のように構成される。以下、上記実施例３と同一又は類似の箇所には同一符号を付して説明し、実施例３と違う部分のみを説明する。
【００３８】
実施例３の電力用半導体装置３００では、トレンチ６内の下部領域及び上部領域のそれぞれに、第１の絶縁膜及び第２の絶縁膜を介して埋め込み形成されたソース埋め込み電極３１とゲート電極９を、第１の絶縁膜と同じ材料の絶縁膜からなり、ｎ−型ドリフト層２で形成されたトレンチ側面のうちｐ−型ベース層３に近い部分で、第１の絶縁膜と接合する第３の絶縁膜により互いに絶縁分離している。これに対して、本発明の実施例４の電力用半導体装置４００は、第３の絶縁膜４１は第２の絶縁膜８と同じ材料の絶縁膜からなり、ｎ−型ドリフト層２で形成されたトレンチ側面のうちｐ−型ベース層３に近い部分で、第２の絶縁膜８と接合する第３の絶縁膜４１により、ソース埋め込み電極３１とゲート電極９を互いに絶縁分離している点で相違する。
【００３９】
本実施例の電力用半導体装置４００は、第３の絶縁膜４１の材料が違う点を除けば電力用半導体装置３００と同じ構造なので、実施例３の電力用半導体装置３００と同じ効果を有する。なお、実施例３及び４では、絶縁膜３がそれぞれ第１の絶縁膜若しくは第２の絶縁膜のどちらかと同じ材料である場合を一例として説明したが、実施例３と実施例４を合せた構造であってもよい。すなわち、第３の絶縁膜３２は、第１の絶縁膜７と同じ材料からなり第１の絶縁膜７と接合する膜と、第２の絶縁膜８と同じ材料からなり第２の絶縁膜８と接合する膜が、上下に重なって形成される構造であってもよい。
【００４０】
以上、本発明に係る発明の形態を上記各実施例を用いて説明したが、各実施例に示した構成に限られることなく、本発明の要旨を逸脱しない範囲内で、各構成材料、各層の厚さ及びパターン形状等を変更してもよいことは勿論のことである。また、各層の成膜方法や成膜条件、エッチング方法やエッチング条件、又は、基板表面上を平坦化する方法なども、本発明の要旨を逸脱しない範囲内で実行することも可能である。
【符号の説明】
【００４１】
１  ｎ＋型半導体基板
２  ｎ−型ドリフト層
３  ｐ−型ベース層
４  ｎ＋型ソース層
５  ｐ＋型コンタクト層
６  トレンチ
７  第１絶縁膜
８  第２絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  ドレイン電極
１２  ソース電極
３１  ソース埋め込み電極
３２、４１  第３絶縁膜
１００、２００、３００、４００  半導体装置
【図１】
2011159763.tif 000003
【図２】
2011159763.tif 000004
【図３】
2011159763.tif 000005
【図４】
2011159763.tif 000006