(57)【要約】【課題】本発明は可変抵抗メモリ装置の動作方法を提供する。【解決手段】本発明の可変抵抗メモリ装置の動作方法は、リセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加する段階で構成される。セットパルスの幅はリセットパルスの幅より狭い。【選択図】図１３
2011159380.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗メモリ装置の動作方法において、
リセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加する段階を有し、
前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする動作方法。
【請求項２】
前記セットパルスを印加する段階は、
前記セットメモリセルに第１セットパルスを印加する段階と、
前記第１セットパルスの印加に後続して前記セットメモリセルで検証動作を実行し、検証結果を発生する段階と、
前記検証結果に応答して前記セットメモリセルのうちの少なくとも１つに第２セットパルスを印加する段階とを含むことを特徴とする請求項１に記載の動作方法。
【請求項３】
前記第２セットパルスは前記第１セットパルスと同一の幅を有することを特徴とする請求項２に記載の動作方法。
【請求項４】
前記第２パルスは前記第１パルスより高いレベルを有することを特徴とする請求項２に記載の動作方法。
【請求項５】
前記検証結果が示すように、前記セットメモリセルのうちの少なくとも１つは前記第１セットパルスが印加された後にリセット状態を有することを特徴とする請求項２に記載の動作方法。
【請求項６】
前記セットメモリセルに前記セットパルスを印加する段階は、
前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加する段階を含むことを特徴とする請求項２に記載の動作方法。
【請求項７】
各セットループは、各セットループに定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含むことを特徴とする請求項６に記載の動作方法。
【請求項８】
各セットループで定義されたセット電圧は後続するセットループで漸進的に増加することを特徴とする請求項７に記載の動作方法。
【請求項９】
各セットループに定義された電圧は後続するセットループで漸進的に減少することを特徴とする請求項７に記載の動作方法。
【請求項１０】
各連続的なセットループはすぐ先行するセットループの時間区間と同一であるか、またはそれより短い時間の間実行されることを特徴とする請求項６に記載の動作方法。
【請求項１１】
複数のメモリセルを含むメモリセルアレイと、
読み出し及び書き込み回路と、を有し、
前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加するように構成され、
前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする可変抵抗メモリ装置。
【請求項１２】
前記読み出し及び書き込み回路は、
前記セットメモリセルに第１セットパルスを印加し、前記第１セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生し、前記検証結果に応答して前記セットメモリセルのうちの少なくとも１つに第２セットパルスを印加するようにさらに構成されることを特徴とする請求項１１に記載の可変抵抗メモリ装置。
【請求項１３】
前記第２セットパルスの幅は前記第１セットパルスの幅と同一であることを特徴とする請求項１２に記載の可変抵抗メモリ装置。
【請求項１４】
前記第２セットパルスは前記第１セットパルスのレベルより高いレベルを有することを特徴とする請求項１２に記載の可変抵抗メモリ装置。
【請求項１５】
前記セットメモリセルのうちの少なくとも１つは前記検証結果が示したように、前記第１セットパルスが印加された後にリセット状態を有することを特徴とする請求項１２に記載の可変抵抗メモリ装置。
【請求項１６】
前記読み出し及び書き込み回路は、
前記セットメモリセルの全部が正常セット状態の抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加するようにさらに構成されることを特徴とする請求項１１に記載の可変抵抗メモリ装置。
【請求項１７】
各セットループは各セットループで定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含むことを特徴とする請求項１６に記載の可変抵抗メモリ装置。
【請求項１８】
各セットループで定義されたセット電圧は後続するセットループで漸進的に増加することを特徴とする請求項１７に記載の可変抵抗メモリ装置。
【請求項１９】
後続するセットループはすぐ先行するセットループと同一であるか、またはそれより短い時間区間の間実行されることを特徴とする請求項１６に記載の可変抵抗メモリ装置。
【請求項２０】
可変抵抗メモリ装置と、
前記可変抵抗メモリ装置を制御するように構成されるコントローラとを含み、
前記可変抵抗メモリ装置は、
複数のメモリセルを含むメモリセルアレイと、
読み出し及び書き込み回路と、を有し、
前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加するように構成され、
前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関し、さらに詳細には、可変抵抗メモリ装置、それの動作方法、及びそれを含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、砒化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ  ｐｈｏｓｐｉｄｅ）などのような半導体を利用して実現される記憶装置である。
【０００３】
半導体メモリ装置は、大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に区分される。
【０００４】
揮発性メモリ装置は電源供給が遮断されれば格納していたデータが消滅するメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などがある。不揮発性メモリ装置は電源供給が遮断されても格納していたデータを保持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などのような可変抵抗メモリ装置がある。フラッシュメモリ装置は、大きくＮＯＲタイプとＮＡＮＤタイプに区分される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第２００９―００１６１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の半導体メモリにおける問題点に鑑みてなされたものであって、本発明の目的は、向上した動作速度を有する可変抵抗メモリ装置、それの動作方法、そしてそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による可変抵抗メモリ装置の動作方法は、リセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加する段階を有し、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。
【０００８】
前記セットパルスを印加する段階は、前記セットメモリセルに第１セットパルスを印加する段階と、前記第１セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生する段階と、前記検証結果に応答して前記セットメモリセルのうちの少なくとも１つに第２セットパルスを印加する段階とを含む。
【０００９】
前記第２セットパルスは前記第１セットパルスと同一の幅を有する。
【００１０】
前記第２パルスは前記第１パルスより高いレベルを有する。
【００１１】
前記検証結果が示すように、前記セットメモリセルのうちの少なくとも１つは前記第１セットパルスが印加された後にリセット状態を有する。
【００１２】
前記セットメモリセルに前記セットパルスを印加する段階は、前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加する段階を含む。
【００１３】
各セットループは、各セットループに定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含む。
【００１４】
各セットループで定義されたセット電圧は後続するセットループで漸進的に増加する。
【００１５】
各セットループに定義された電圧は後続するセットループで漸進的に減少する。
【００１６】
各連続的なセットループはすぐ先行するセットループの時間区間と同一であるか、またはそれより短い時間の間実行される。
【００１７】
また、上記目的を達成するためになされた本発明による可変抵抗メモリ装置は、複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路とを有し、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。
【００１８】
前記読み出し及び書き込み回路は、前記セットメモリセルに第１セットパルスを印加し、前記第１セットパルスの印加に後続して前記セットメモリセルで検証動作を実行して検証結果を発生し、前記検証結果に応答して前記セットメモリセルのうちの少なくとも１つに第２セットパルスを印加するようにさらに構成される。
【００１９】
前記第２セットパルスの幅は前記第１セットパルスの幅と同一である。
【００２０】
前記第２セットパルスは前記第１セットパルスのレベルより高いレベルを有する。
【００２１】
前記セットメモリセルのうちの少なくとも１つは前記検証結果が示すように、前記第１セットパルスが印加された後にリセット状態を有する。
【００２２】
前記読み出し及び書き込み回路は、前記セットメモリセルの全部が正常セット状態抵抗を有するようになってパスされるまで、複数のセットループを通じて前記セットメモリセルにセットパルスを繰り返して印加するようにさらに構成される。
【００２３】
各セットループは各セットループで定義されたセット電圧を利用してセット動作を実行し、前記セットメモリセルで検証動作を実行することを含む。
【００２４】
各セットループで定義されたセット電圧は後続するセットループで漸進的に増加する。
【００２５】
後続するセットループはすぐ先行するセットループと同一であるか、またはそれより短い時間区間の間実行される。
【００２６】
また、上記目的を達成するためになされた本発明によるメモリシステムは、可変抵抗メモリ装置と、前記可変抵抗メモリ装置を制御するように構成されるコントローラとを有し、前記可変抵抗メモリ装置は、複数のメモリセルを含むメモリセルアレイと、読み出し及び書き込み回路とを含み、前記読み出し及び書き込み回路はリセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加するように構成され、前記セットパルスの幅は前記リセットパルスの幅より狭いことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、リセットパルスより狭い幅を有するセットパルスに基づいて書き込みが実行される。また、パスされたメモリセルにセットパルスの印加が中止される。したがって、向上した動作速度を有する可変抵抗メモリ装置、それの動作方法、そしてそれを含むメモリシステムが提供される。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る可変抵抗メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図２のメモリセルを示す回路図である。
【図４】図３のメモリセルの電圧−電流特性を示すグラフである。
【図５】リセット状態のメモリセルに印加される電流の大きさによるメモリセルの抵抗を示すグラフである。
【図６】リセット状態のメモリセルに印加される電圧の大きさによるメモリセルの抵抗を示すグラフである。
【図７】複数のメモリセルの有効範囲を示すグラフである。
【図８】本発明の第１実施形態に係る書き込みパルスを示すグラフである。
【図９】相異なる持続時間を有するセットパルスによるメモリセルの抵抗値を示すグラフである。
【図１０】図８の分散した有効範囲を有するメモリセルに対応するセットパルスのレベルを示すグラフである。
【図１１】本発明の第２実施形態に係る書き込みパルスを示すグラフである。
【図１２】本発明の第２実施形態に係る可変抵抗メモリ装置を示すブロック図である。
【図１３】図１２の可変抵抗メモリ装置の書き込みパルスを示すグラフである。
【図１４】図１２及び図１３の可変抵抗メモリ装置のセット動作を説明するためのフローチャートである。
【図１５】図１２の可変抵抗メモリ装置のセットパルスの応用例を示すグラフである。
【図１６】図１５のセットパルスに基づいた図１２の可変抵抗メモリ装置のセット動作を説明するためのフローチャートである。
【図１７】本発明の第３実施形態に係る可変抵抗メモリ装置を示すブロック図である。
【図１８】図１７の可変抵抗メモリ装置の動作を説明するためのフローチャートである。
【図１９】本発明の実施形態に係るセットパルスに基づいた書き込み結果及びスロークエンチングセットパルスに基づいた書き込み結果を示すグラフである。
【図２０】図２のメモリセルの第２実施形態を示す回路図である。
【図２１】図２のメモリセルの第３実施形態を示す回路図である。
【図２２】図１、図１２、図１７の可変抵抗メモリ装置のうちの１つを含むメモリシステムを示すブロック図である。
【図２３】図２２のメモリシステムの応用例を示すブロック図である。
【図２４】図２３を参照して説明したメモリシステムを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００２９】
次に、本発明に係る可変抵抗メモリ装置、その動作方法、及びそれを含むメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。以下、同じ構成要素は同じ参照番号を引用する。類似の構成要素は類似の参照番号を引用する。
【００３０】
図１は、本発明の第１実施形態に係る可変抵抗メモリ装置１００を示すブロック図である。図１を参照すれば、本発明の実施形態に係る可変抵抗メモリ装置１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０、制御ロジック１５０を含む。
【００３１】
メモリセルアレイ１１０はワードラインＷＬを通じてアドレスデコーダ１２０に接続され、ビットラインＢＬを通じて読み出し及び書き込み回路１３０に接続される。メモリセルアレイ１１０は複数のメモリセルを含む。行方向に配列されるメモリセルはワードラインＷＬに接続される。列方向に配列されるメモリセルはビットラインＢＬに接続される。メモリセルアレイ１１０はセル当たり１つまたはその以上のビットを格納するように構成される。
【００３２】
アドレスデコーダ１２０はワードラインＷＬを通じてメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１５０の制御に応答して動作するように構成される。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。
【００３３】
アドレスデコーダ１２０は受信されたアドレスＡＤＤＲのうち行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用してアドレスデコーダ１２０はワードラインＷＬを選択する。アドレスデコーダ１２０は伝達されたアドレスＡＤＤＲのうち列アドレスをデコーディングするように構成される。デコーディングされた列アドレスは読み出し及び書き込み回路１３０に伝達される。アドレスデコーダ１２０は行デコーダ、列デコーダ、アドレスバッファなどのように周知の構成要素を含む。
【００３４】
読み出し及び書き込み回路１３０はビットラインＢＬを通じてメモリセルアレイ１１０に接続され、データラインＤＬを通じてデータ入出力回路１４０に接続される。読み出し及び書き込み回路１３０は制御ロジック１５０の制御に応答して動作する。読み出し及び書き込み回路１３０はアドレスデコーダ１２０からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読み出し及び書き込み回路１３０はビットラインＢＬを選択する。
【００３５】
読み出し及び書き込み回路１３０はデータ入出力回路１４０からデータを受信し、受信されたデータをメモリセルアレイ１１０に書き込む。読み出し及び書き込み回路１３０はメモリセルアレイ１１０からデータを読み出し、読み出されたデータをデータ入出力回路１４０に伝達する。読み出し及び書き込み回路１３０はメモリセルアレイ１１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１１０の第２格納領域に書き込む。例えば、読み出し及び書き込み回路２３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を実行するように構成される。
【００３６】
読み出し及び書き込み回路１３０はページバッファ（またはページレジスタ）、列選択回路などのように周知の構成要素を含む。他の例として、読み出し及び書き込み回路１３０は感知増幅器、書き込みドライバ、列選択回路などのように周知の構成要素を含む。
【００３７】
データ入出力回路１４０はデータラインＤＬを通じて読み出し及び書き込み回路１３０に接続される。データ入出力回路１４０は制御ロジック１５０の制御に応答して動作する。データ入出力回路１４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路１４０は外部から伝達されるデータＤＡＴＡをデータラインＤＬを通じて読み出し及び書き込み回路１３０に伝達するように構成される。データ入出力回路１４０は読み出し及び書き込み回路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部に出力するように構成される。データ入出力回路１４０はデータバッファなどのように周知の構成要素を含む。
【００３８】
制御ロジック１５０はアドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０に接続される。制御ロジック１５０は可変抵抗メモリ装置１００のあらゆる動作を制御するように構成される。制御ロジック１５０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。
【００３９】
図２は、図１のメモリセルアレイ１１０を示すブロック図である。図２を参照すれば、メモリセルＭＣが行及び列方向に沿って提供される。行方向に配置されたメモリセルＭＣはワードラインＷＬ１〜ＷＬｎに接続される。列方向に配置されたメモリセルはビットラインＢＬ１〜ＢＬｍに接続される。
【００４０】
図３は、図２のメモリセルＭＣを示す回路図である。図３を参照すれば、ワードラインＷＬとビットラインＢＬとの間にメモリセルＭＣが接続される。メモリセルＭＣは選択素子ＳＥ（Ｓｅｌｅｃｔｉｏｎ  ｅｌｅｍｅｎｔ）及び抵抗素子ＲＥ（ＲｅｓＩｓｔａｎｃｅ  ｅｌｅｍｅｎｔ）を含む。
【００４１】
選択素子ＳＥはワードラインＷＬと抵抗素子ＲＥとの間の信号経路を開閉するように構成される。メモリセルＭＣが選択される時、選択素子ＳＥはワードラインＷＬ及び抵抗素子ＲＥを電気的に接続する。すなわち、ワードラインＷＬ及びビットラインＢＬが抵抗素子ＲＥを通じて電気的に接続される。メモリセルＭＣが非選択される時、選択素子ＳＥはワードラインＷＬ及び抵抗素子ＲＥを電気的に分離する。
【００４２】
例示的に、選択素子ＳＥはダイオードであると示されている。例えば、ビットラインＢＬとワードラインＷＬとの間の電圧差をダイオードのスレッショルド電圧より高く設定することによって、メモリセルＭＣが選択される。例えば、ビットラインＢＬとワードラインＷＬとの間の電圧差をダイオードのスレッショルド電圧より低く設定することによって、メモリセルＭＣが非選択される。
【００４３】
例示的に、抵抗素子ＲＥは可変抵抗で構成される。例えば、抵抗素子ＲＥは周辺環境によって相異なる抵抗値を有する。例えば、抵抗素子ＲＥは相異なる抵抗値の形態でデータを格納するように構成される。例えば、抵抗素子ＲＥは１ビットデータを格納するために、少なくとも２つの相異なる抵抗値を有する。例えば、抵抗素子ＲＥはｉビットデータを格納するために、少なくとも２ｉ個の相異なる抵抗値を有する。
【００４４】
例示的に、抵抗素子ＲＥは電流（または電圧）によって相異なる抵抗値を有する。例えば、抵抗素子ＲＥは温度によって相異なる抵抗値を有する。例えば、抵抗素子ＲＥはカルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）のように相変化を通じて相異なる抵抗値を有する。例えば、メモリセルＭＣは相変化メモリセルである。すなわち、メモリセルＭＣを含む可変抵抗メモリ装置１００（図１参照）は相変化メモリ装置（ＰＲＡＭ；ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。しかし、抵抗素子ＲＥは相変化物質に限定されず、メモリセルＭＣは相変化メモリセルに限定されない。また、可変抵抗メモリ装置１００は相変化メモリ装置に限定されない。
【００４５】
以下で、メモリセルＭＣは低抵抗状態及び高抵抗状態を有すると仮定する。しかし、メモリセルＭＣは低抵抗状態と高抵抗状態との間の多様な抵抗状態を有することができる。
【００４６】
以下で、低抵抗を有するメモリセルＭＣはリセット状態（ｒｅｓｅｔ  ｓｔａｔｅ）と仮定する。また、高抵抗を有するメモリセルＭＣはセット状態（ｓｅｔ  ｓｔａｔｅ）と仮定する。しかし、メモリセルＭＣはリセット状態とセット状態との間の多様な状態を有することができる。
【００４７】
図４は、図３のメモリセルＭＣの電圧−電流特性（Ｖ−Ｉ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すグラフである。図４において、横軸は電圧を示し、縦軸は電流を示す。
【００４８】
図４を参照すれば、第１〜第３ラインＡ、Ｂ、Ｃが示されている。第１ラインＡはセット状態のメモリセルＭＣの電圧−電流特性を示す。第２ラインＢはリセット状態のメモリセルＭＣの電圧−電流特性を示す。第１ラインＡ及び第２ラインＢを比較すれば、セット状態のメモリセルＭＣの抵抗がリセット状態のメモリセルＭＣの抵抗より低い。
【００４９】
リセット状態のメモリセルＭＣにスレッショルド電圧Ｖｔｈより高い電圧が印加されれば、メモリセルＭＣは相転移状態（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ  ｓｔａｔｅ）に進入する。例えば、リセット状態のメモリセルＭＣに第１電流Ｉ１より高い電流が印加されれば、メモリセルＭＣは相転移状態に進入する。相転移状態で、メモリセルＭＣは第３ラインＣによる電圧−電流特性を有する。
【００５０】
メモリセルＭＣに第１セット電圧Ｖｓ１〜第２セット電圧Ｖｓ２範囲内の電圧が印加されれば、メモリセルＭＣはセット状態に設定される。すなわち、メモリセルＭＣは安定したセット抵抗Ｒｓを有するセット状態に設定される。
【００５１】
メモリセルＭＣに第１セット電流Ｉｓ１〜第２セット電流Ｉｓ２範囲内の電流が印加されれば、メモリセルＭＣはセット状態に設定される。すなわち、メモリセルＭＣは安定したセット抵抗Ｒｓを有するセット状態に設定される。
【００５２】
メモリセルＭＣにリセット電圧Ｖｒｓ以上の電圧が印加されれば、メモリセルＭＣはリセット状態に設定される。メモリセルＭＣにリセット電流Ｉｒｓ以上の電流が印加されれば、メモリセルＭＣはリセット状態に設定される。例えば、リセット状態のメモリセルＭＣはリセット抵抗Ｒｒｓを有する。
【００５３】
図５は、リセット状態のメモリセルＭＣに印加される電流の大きさによるメモリセルＭＣの抵抗を示すグラフである。図５において、横軸は電流Ｉを示し、縦軸は抵抗Ｒを示す。図５のグラフは横軸の電流値に対応する電流をリセット状態ＭＣのメモリセルに印加した後、読み出し動作を通じてメモリセルＭＣの抵抗値を測定した結果を示す。
【００５４】
図４及び図５を参照すれば、メモリセルＭＣに第１セット電流Ｉｓ１及び第２セット電流Ｉｓ２範囲内の電流が印加される時、メモリセルＭＣは安定したセット抵抗Ｒｓを有する。メモリセルＭＣにリセット電流Ｉｒｓ以上の電流が印加される時、メモリセルＭＣはリセット抵抗Ｒｒｓを有する。以下で、メモリセルＭＣが安定したセット抵抗Ｒｓを有するセット電流Ｉｓの範囲Ｉｓ１〜Ｉｓ２を有効電流範囲ＥＩという。
【００５５】
図６は、リセット状態のメモリセルＭＣに印加される電圧の大きさによるメモリセルＭＣの抵抗を示すグラフである。図６において、横軸は電圧Ｖを示し、縦軸は抵抗Ｒを示す。図６のグラフは横軸の電圧値に対応する電圧をリセット状態ＭＣのメモリセルに印加した後、読み出し動作を通じてメモリセルＭＣの抵抗値を測定した結果を示す。
【００５６】
図４及び図６を参照すれば、メモリセルＭＣに第１セット電圧Ｖｓ１及び第２セット電圧Ｖｓ２範囲内の電圧が印加される時、メモリセルＭＣは安定したセット抵抗Ｒｓを有する。メモリセルＭＣにリセット電圧Ｖｒｓ以上の電流が印加される時、メモリセルＭＣはリセット抵抗Ｒｒｓを有する。以下で、メモリセルＭＣが安定したセット抵抗Ｒｓを有するセット電圧Ｖｓの範囲Ｖｓ１〜Ｖｓ２を有効電圧範囲ＥＶという。
【００５７】
図１〜図６を参照して説明したように、メモリセルＭＣは電圧及び電流に対して類似の特性を示す。例えば、有効電流範囲ＥＩ内の電流がメモリセルＭＣに印加される時、メモリセルＭＣはセット状態に変化する。有効電圧範囲ＥＶ内の電圧がメモリセルＭＣに印加される時、メモリセルはセット状態に変化する。リセット電流またはリセット電圧より大きいレベルを有する電流パルスまたは電圧パルスが印加される時、メモリセルＭＣはリセット状態に変化する。
【００５８】
メモリセルＭＣの状態は、メモリセルＭＣに電流が印加されるか、または電圧が印加されるかに関係なく、メモリセルＭＣに印加されるパルスのレベルが有効範囲（例えば、有効電流範囲ＥＩまたは有効電圧範囲ＥＶ）であるか、またはリセットレベル以上であるかによって変わる。したがって、以下で電圧または電流の区分をすることなく、パルスのレベルに基づいて本発明に係る技術的思想を説明する。本発明の技術的思想に係るパルスのレベルは電流のレベル及び電圧のレベルのうちの１つであり得る。
【００５９】
また、以下で、有効範囲ＥＩ（ｅｆｆｅｃｔｉｖｅ  ｒａｎｇｅ）を定義する。有効範囲はメモリセルＭＣの状態をセット状態に変化するパルスレベルの範囲を示す。例えば、有効範囲ＥＲは有効電流範囲ＥＩまたは有効電圧範囲ＥＶであり得る。
【００６０】
図７は、複数のメモリセルＭＣの有効範囲ＥＲを示すグラフである。図７において、横軸はメモリセルＭＣに印加されるパルスのレベルを示し、縦軸はメモリセルＭＣの抵抗値を示す。
【００６１】
第１抵抗曲線Ｒ１は第１メモリセルＭＣ１に印加されたパルスのレベルによる第１メモリセルＭＣ１の抵抗値の変化を示す。第１メモリセルＭＣ１に有効範囲ＭＣ１＿ＥＲ内のレベルを有するパルスが印加される時、第１メモリセルＭＣ１はセット状態に変化する。
【００６２】
同様に、第２〜第４抵抗曲線Ｒ２〜Ｒ４は各々第２〜第４メモリセルＭＣ２〜ＭＣ４の抵抗値の変化を示す。第２〜第４メモリセルＭＣ２〜ＭＣ４は各々対応する有効範囲ＭＣ２＿ＥＲ〜ＭＣ４＿ＥＲを有する。
【００６３】
工程上の誤差または工程上の特性によって、第１〜第４メモリセルＭＣ１〜ＭＣ４は相異なる特性を有する。例えば、メモリセルＭＣ１〜ＭＣ４の有効範囲ＭＣ１＿ＥＲ〜ＭＣ４＿ＥＲは分散する。
【００６４】
例示的に、第１メモリセルＭＣ１の有効範囲ＭＣ１＿ＥＲは第２メモイセルＭＣ２の有効範囲ＭＣ２＿ＥＲと重複範囲を有する。しかし、第１メモリセルＭＣ１の有効範囲ＭＣ１＿ＥＲは第３及び第４メモリセルＭＣ３、ＭＣ４の有効範囲ＭＣ３＿ＥＲ、ＭＣ４＿ＥＲと重複範囲を有しない。
【００６５】
同様に、第２メモリセルＭＣ２の有効範囲ＭＣ２＿ＥＲは第４メモリセルＭＣ４の有効範囲ＭＣ４＿ＥＲと重複範囲を有しない。第３メモリセルＭＣ３の有効範囲ＭＣ３＿ＥＲは第１メモリセルＭＣ１の有効範囲ＭＣ１＿ＥＲと重複範囲を有しない。第４メモリセルＭＣ４の有効範囲ＭＣ４＿ＥＲは第１及び第２メモリセルＭＣ１、ＭＣ２の有効範囲ＭＣ１＿ＥＲ、ＭＣ２＿ＥＲと重複範囲を有しない。
【００６６】
すなわち、特定レベルのセットパルスが第１〜第４メモリセルＭＣ１〜ＭＣ４に印加される時、第１〜第４メモリセルＭＣ１〜ＭＣ４のうちの少なくとも１つはリセット状態を維持する。このような問題を防止するために、セット状態に変わるメモリセルＭＣに変化するレベルを有するセットパルスが印加される。
【００６７】
図８は、本発明の第１実施形態に係る書き込みパルスを示すグラフである。図８において、横軸は時間を示し、縦軸はパルスのレベルを示す。例示的に、リセットパルスＲＳＴ及びセットパルスＳＥＴが示されている。
【００６８】
リセットパルスＲＳＴはメモリセルＭＣをリセット状態に変化させるパルスである。例示的に、リセットパルスＲＳＴは第２時間Ｔ２に対応する持続時間（ｄｕｒａｔｉｏｎ）を有する。すなわち、リセットパルスＲＳＴは第２時間Ｔ２の間メモリセルＭＣに印加される。
【００６９】
セットパルスＳＥＴはメモリセルＭＣをセット状態に変化させるパルスである。例示的に、セットパルスＳＥＴは第１時間Ｔ１に対応する持続時間（ｄｕｒａｔｉｏｎ）を有する。すなわち、セットパルスＳＥＴは第１時間の間メモリセルＭＣに印加される。
【００７０】
セットパルスＳＥＴのレベルは第２レベルＰ２〜第１レベルＰ１間の範囲で変わる。例示的に、セットパルスＳＥＴのレベルは第２レベルＰ２から第１レベルＰ１に漸進的に減少する。例示的に、第１レベルＰ１と第２レベルＰ２との間の範囲はメモリセルＭＣの有効範囲ＥＲの分布に基づいて設定される。例えば、第１レベルＰ１と第２レベルＰ２との間の範囲はメモリセルＭＣの分散した有効範囲ＥＲを含むように設定される。すなわち、セットパルスＳＥＴが印加される間セットパルスのレベルを変化させることによって、分散した有効範囲ＥＲを有するメモリセルＭＣを正常にセット状態に変えることができる。上述のように、持続時間Ｔ１の間漸進的に変わるレベルを有するセットパルスはスロークエンチング（ｓｌｏｗ−ｑｕｅｎｃｈｉｎｇ）パルスと呼ばれる。
【００７１】
ところで、セットパルスＳＥＴの持続時間Ｔ１の間セットパルスＳＥＴのレベルを変化しながら、メモリセルＭＣにセットパルスＳＥＴを印加する場合、セットパルスＳＥＴの持続時間Ｔ１がリセットパルスＲＳＴの持続時間Ｔ２より長くなる。すなわち、セットパルスＳＥＴの持続時間Ｔ１によって、可変抵抗メモリ装置１００の書き込み速度が低下する。
【００７２】
このような問題を防止するために、本発明の実施形態に係る可変抵抗メモリ装置１００は相異なるレベルを有する複数のセットパルスをメモリセルＭＣに印加するように構成される。
【００７３】
図９は相異なる持続時間を有するセットパルスＳＥＴによるメモリセルＭＣの抵抗値を示すグラフである。図９において、横軸はセットパルスＳＥＴの持続時間を示し、縦軸はメモリセルＭＣの抵抗値を示す。図９はテストエレメントグループ（ＴＥＧ；ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）の特定メモリセルにセットパルスを印加した後、特定メモリセルの抵抗値を測定した結果を示す。例えば、特定メモリセルＭＣに印加されたセットパルスは特定メモリセルＭＣの有効範囲ＥＲ内の特定レベルを有する。特定メモリセルＭＣに印加されたパルスの持続時間は横軸方向に沿って減少する。
【００７４】
図９を参照すれば、第２時間〜第７時間Ｔ２〜Ｔ７の持続時間を有するセットパルスが印加された時に、特定メモリセルＭＣは正常なセット状態に変わる。例示的に、第２時間Ｔ２は図８を参照して説明したリセットパルスＲＳＴの持続時間に対応する。第３〜第７時間Ｔ３〜Ｔ７は第２時間Ｔ２より短い持続時間を示す。例示的に、第２時間Ｔ２は９０ｎｓである。例示的に、第３〜第７時間Ｔ３〜Ｔ７は各々７０ｎｓ、５０ｎｓ、４０ｎｓ、３０ｎｓ、２０ｎｓである。
【００７５】
第８時間Ｔ８の持続時間を有するセットパルスが印加された時に、特定メモリセルＭＣは正常にセット状態に変わらない。例示的に、第８時間Ｔ８は１０ｎｓである。
【００７６】
図９に示すように、セットパルスの持続時間が予め設定された値（例えば、２０ｎｓ）以上であれば、メモリセルＭＣは正常にセット状態に変化する。すなわち、リセットパルスＲＳＴの持続時間Ｔ２（例えば、９０ｎｓ）より短い持続時間（例えば、Ｔ７、２０ｎｓ）を有するセットパルスＳＥＴに基づいて、メモリセルＭＣがセット状態に変化することが可能である。
【００７７】
図１０は、図８の分散した有効範囲ＭＣ１＿ＥＲ〜ＭＣ４＿ＥＲを有するメモリセルＭＣ１〜ＭＣ４に対応するセットパルスのレベルを示すグラフである。図１０を参照すれば、第３レベルＰ３を有するセットパルスＳＥＴが第７時間Ｔ７（例えば、２０ｎｓ）の間印加されれば、第１及び第２メモリセルＭＣ１、ＭＣ２はセット状態に変化する。第４レベルＰ４を有するセットパルスＳＥＴが第７時間Ｔ７（例えば、２０ｎｓ）の間印加されれば、第３及び第４メモリセルＭＣ３、ＭＣ４がセット状態に変化する。
【００７８】
すなわち、リセットパルスＲＳＴより短い持続時間を有し、相異なるレベルを有するパルスがメモリセルＭＣ１〜ＭＣ４に印加されれば、すべてのメモリセルＭＣ１〜ＭＣ４が正常にセット状態に変化することが可能になる。
【００７９】
第３レベルＰ３及び第４レベルＰ４はメモリセルＭＣ１〜ＭＣ４の有効範囲ＥＲに基づいて設定することができる。例えば、第３レベルＰ３及び第４レベルＰ４の差はメモリセルＭＣ１〜ＭＣ４の有効範囲ＥＲに対応するように設定することができる。また、メモリセルＭＣ１〜ＭＣ４の有効範囲ＥＲ＿ＭＣ１〜ＥＲ＿ＭＣ４の平均値や最小値に対応するように設定することができる。セットパルスＳＥＴの増分がメモリセルＭＣ１〜ＭＣ４の有効範囲ＥＲによって設定されれば、セットパルスＳＥＴの印加回数を最小化することができる。
【００８０】
図１１は、本発明の第２実施形態に係る書き込みパルスを示すグラフである。図１１において、横軸は時間Ｔを示し、縦軸はパルスのレベルを示す。図１１を参照すれば、第２時間Ｔ２の持続時間を有するリセットパルスＲＳＴが示されている。書き込み動作の時に、リセット状態に変化するメモリセルＭＣに第２時間Ｔ２の持続時間を有するリセットパルスＲＳＴが印加される。
【００８１】
また、リセットパルスＲＳＴの持続時間Ｔ２より短い持続時間Ｔ７を有するセットパルスＳＥＴ１〜ＳＥＴｐが示されている。セットパルスＳＥＴ１〜ＳＥＴｐは順次に増加するレベルを有する。書き込み動作の時に、セット状態に変化するメモリセルＭＣにセットパルスＳＥＴ１〜ＳＥＴｐが印加される。例示的に、セットパルスＳＥＴ１〜ＳＥＴｐの増分はメモリセルＭＣの有効範囲ＥＲに基づいて制御される。
【００８２】
図９及び図１０を参照して説明したように、セットパルスＳＥＴの持続時間はリセットパルスＲＳＴの持続時間より短いことがある。例示的に、セットパルスＳＥＴの持続時間はリセットパルスＲＳＴの持続時間の１／５に対応する。したがって、セットパルスＳＥＴ１〜ＳＥＴｐの印加タイミング及びセットパルスＳＥＴ１〜ＳＥＴｐの数が調節されれば、セット時間が減少する。すなわち、可変抵抗メモリ装置１００の動作速度を向上する。
【００８３】
図１２は、本発明の第２実施形態に係る可変抵抗メモリ装置２００を示すブロック図である。図１２を参照すれば、可変抵抗メモリ装置２００は、メモリセルアレイ２１０、アドレスデコーダ２２０、読み出し及び書き込み回路２３０、データ入出力回路２４０、制御ロジック２５０、パスフェイルチェック回路２６０を含む。
【００８４】
メモリセルアレイ２１０、アドレスデコーダ２２０、データ入出力回路２４０は図１を参照して説明したメモリセルアレイ１１０、アドレスデコーダ１２０、データ入出力回路１４０と同一に構成される。したがって、詳細な説明は省略する。
【００８５】
図１を参照して説明した読み出し及び書き込み回路１３０と比較すれば、読み出し及び書き込み回路２３０は検証動作を追加的に実行する。例えば、読み出し及び書き込み回路２３０はセット状態に変化するメモリセルＭＣにセットパルスを印加した後、検証パルスを印加するように構成される。例示的に、検証動作は読み出し動作と同様に実行される。検証動作はメモリセルＭＣの抵抗を判別する動作を含む。検証動作の結果はパスフェイルチェック回路２６０に提供される。
【００８６】
パスフェイルチェック回路２６０は読み出し及び書き込み回路２３０から検証結果を受信する。パスフェイルチェック回路２６０はセット状態に変化するメモリセルＭＣが正常なセット抵抗Ｒｓを有するか否かを判別する。判別結果は制御ロジック２５０に提供される。
【００８７】
制御ロジック２５０は検証動作を実行するように読み出し及び書き込み回路２３０を制御する。制御ロジック２５０はパスフェイルチェック回路２６０からパスフェイル判別結果を受信する。受信された判別結果に基づいて、制御ロジック２５０は書き込み動作を制御する。
【００８８】
例示的に、セット状態に変化するメモリセルＭＣが全部セット状態に変化した時に、制御ロジック２５０はセット動作を終了する。例示的に、セット状態に変化するメモリセルＭＣのうちの一部がリセット状態を維持する時、制御ロジック２５０はセットパルスを再び印加するように読み出し及び書き込み回路２３０を制御する。
【００８９】
制御ロジック２５０は検証制御器２５１及びパスフェイルチェック制御器２５３を含む。検証制御器２５１は検証動作を実行するように読み出し及び書き込み回路２３０を制御する。検証制御器２５１は検証動作を実行するように可変抵抗メモリ装置２００の動作タイミングを制御する。
【００９０】
パスフェイルチェック制御器２５３はパスフェイル判別動作を実行するようにパスフェイルチェック回路２６０を制御する。パスフェイルチェック制御器２５３はパスフェイル判別動作が実行されるように可変抵抗メモリ装置２００の動作タイミングを制御する。パスフェイルチェック制御器２５３はパスフェイル判別結果によって書き込み動作を制御する。
【００９１】
図１３は、図１２の可変抵抗メモリ装置２００の書き込みパルスを示すグラフである。図１３において、横軸は時間Ｔを示し、縦軸はパルスのレベルを示す。
【００９２】
例示的に、リセット動作の時に、リセットパルスＲＳＴが印加される。リセットパルスＲＳＴは図８及び図１１を参照して説明したように第２時間Ｔ２の持続時間を有する。
【００９３】
セット動作の時に、セットパルスＳＥＴ１〜ＳＥＴｐが印加される。まず、第１セットパルスＳＥＴ１がセット状態に変化するメモリセルＭＣに印加される。以後に、第１セットパルスＳＥＴ１が印加されたメモリセルＭＣに検証パルスＶＥＲが印加される。すなわち、検証動作が実行される。例示的に、検証動作はメモリセルＭＣの抵抗値を判別する動作を含む。例えば、検証動作は読み出し動作と同様に実行され、検証パルスＶＥＲは読み出し動作のためのパルスと同一のレベルを有する。
【００９４】
１つのセットパルスＳＥＴ１及び１つの検証パルスＶＥＲがメモリセルＭＣに印加される動作は１つのセットループを形成する。セットループは繰り返して実行される。セットループが繰り返される時、セットパルスＳＥＴのレベルは順次に上昇する。例示的に、図１３において、第１〜第ｐセットパルスＳＥＴ１〜ＳＥＴｐが示されている。すなわち、第１〜第ｐセットループが示されている。
【００９５】
図１３において、検証パルスＶＥＲの持続時間及びセットパルスＳＥＴの持続時間Ｔ７は同一である。しかし、検証パルスＶＥＲの持続時間及びセットパルスＳＥＴの持続時間Ｔ７は異なりうる。例えば、検証パルスＶＥＲの持続時間はセットパルスＳＥＴの持続時間Ｔ７より短いこともあれば、長いこともありうる。
【００９６】
図１４は、図１２及び図１３の可変抵抗メモリ装置２００のセット動作を説明するためのフローチャートである。図１２〜図１４を参照すれば、Ｓ１１０において、セットパルスＳＥＴのレベルが初期セットレベルに調節される。例示的に、セットパルスＳＥＴのレベルは第１セットパルスＳＥＴ１レベルに調節される。
【００９７】
Ｓ１２０において、調節されたセットパルスＳＥＴ１が印加される。例えば、調節されたセットパルスＳＥＴ１がセット状態に変化するメモリセルＭＣに印加される。
【００９８】
Ｓ１３０において、メモリセルＭＣが全部パスであるか否かが判別される。例えば、調節されたセットパルスＳＥＴ１が印加されたメモリセルＭＣに検証パルスＶＥＲが印加される。検証結果に基づいて、セットパルスＳＥＴ１が印加されたメモリセルＭＣがパスであるか否かが判別される。例示的に、正常なセット抵抗Ｒｓを有するメモリセルＭＣはパスとして判別される。正常なセット抵抗Ｒｓを有しないメモリセルＭＣはフェイルとして判別される。
【００９９】
すべてのメモリセルＭＣがパスであれば、セット動作は終了する。すべてのメモリセルＭＣがパスではなければ、Ｓ１４０が実行される。
【０１００】
例示的に、予め設定された数以下のメモリセルＭＣがフェイルであれば、セット動作は終了する。例えば、フェイルであったメモリセルＭＣの数がエラー訂正可能なビット数より小さければ、セット動作は終了する。
【０１０１】
Ｓ１４０において、総セット時間が最大時間に到逹したか否かが判別される。例示的に、最大時間はセット動作のために予め設定された時間である。総セット時間が最大時間に到逹すれば、Ｓ１６０でセットフェイルとして設定される。例示的に、セットフェイルされたメモリセルＭＣはバッドセルとして処理される。最大時間は例えば５００ｎｓに設定される。
【０１０２】
総セット時間が最大時間に到逹しなければ、Ｓ１５０が実行される。Ｓ１５０において、セットパルスＳＥＴのレベルが調節される。例えば、セットパルスＳＥＴのレベルは増加する。例えば、セットパルスＳＥＴのレベルは第１セットパルスＳＥＴ１のレベルから第２セットパルスＳＥＴ２のレベルに調節される。以後に、Ｓ１２０において、調節されたセットパルスがメモリセルＭＣに印加される。
【０１０３】
セット状態に変化するメモリセルＭＣがパスされるまで、またはセット状態に変化するメモリセルＭＣがフェイル処理されるまで、セットパルスＳＥＴのレベルを調節し（Ｓ１１０及びＳ１５０）、調節されたセットパルスＳＥＴをメモリセルＭＣに印加し（Ｓ１２０）、セットパルスＳＥＴが印加されたメモリセルＭＣを検証する動作（Ｓ１３０）が繰り返される。すなわち、セットループが繰り返される。
【０１０４】
セットパルスＳＥＴのレベルが調節される毎に、相異なるメモリセルＭＣがセット状態に変化する。したがって、セットパルスＳＥＴのレベルを調節してセット動作を実行すれば、メモリセルＭＣがセット状態に変化することが可能になる。また、検証動作に基づいて、メモリセルＭＣがセット状態に書き込まれれば、セット動作は終了する。したがって、不要なセットパルスＳＥＴをメモリセルＭＣに印加する動作が防止される。したがって、可変抵抗メモリ装置２００の動作速度が向上する。
【０１０５】
図１５は、図１２の可変抵抗メモリ装置２００のセットパルスの応用例を示すグラフである。図１５において、横軸は時間を示し、縦軸はパルスのレベルを示す。
【０１０６】
例示的に、セットパルスＳＥＴは電荷ポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）によって生成される。可変抵抗メモリ装置２００の面積及び電力消耗を考慮して、電荷ポンプの容量が決められる。電荷ポンプの容量によって、一回にセットパルスＳＥＴを印加できるメモリセルＭＣの数が決められる。例示的に、一回に１つのメモリセルＭＣにセットパルスが印加されると仮定する。しかし、セットパルスは一回に２つ以上のメモリセルＭＣに印加することができる。
【０１０７】
書き込み動作はワードまたはセクタ単位で実行される。例示的に、書き込み動作は８ビット単位で実行されると仮定する。そして、各メモリセルＭＣは１つのビットを格納するように構成されると仮定する。すなわち、書き込み動作の時に、８個のメモリセルＭＣ１〜ＭＣ８にデータが書き込まれる。
【０１０８】
例示的に、８個のメモリセルＭＣ１〜ＭＣ８が全部セット状態に変化すると仮定する。この時、図１５の第１セット区間１ｓｔ  ＳＥＴに示したように、８個のメモリセルＭＣ１〜ＭＣ８に初期セットレベルを有するセットパルスＳＥＴが印加される。例示的に、初期セットレベルを有するセットパルスＳＥＴは８個のメモリセルＭＣ１〜ＭＣ８に各々一回ずつ、総８回印加される。
【０１０９】
以後に、検証動作が実行される。例示的に、検証パルスＶＥＲは電源電圧Ｖｃｃを利用して実行される。すなわち、別途のポンプによって生成されないので、検証パルスＶＥＲは複数のメモリセルＭＣに同時に印加することができる。例えば、検証パルスは８個のメモリセルＭＣ１〜ＭＣ８に同時に印加することができる。例えば、検証パルスＶＥＲは４個のメモリセルＭＣ１〜ＭＣ４またはＭＣ５〜ＭＣ８に同時に印加することができる。図１５において、検証パルスの数は省略されている。しかし、検証パルスの数は多様に応用することができる。
【０１１０】
一番目のセットループを通じて、第３、第４、第７及び第８メモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８がパスされたと仮定する。例示的に、パスされたメモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８はセット禁止として設定することができる。例えば、パスされたメモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８にセットパルスＳＥＴの印加が中止される。例えば、二番目のセット区間２ｎｄ  ＳＥＴにおいて、パスされたメモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８にセットパルスＳＥＴが印加されない。
【０１１１】
第２セット区間２ｎｄ  ＳＥＴで、セットパルスＳＥＴはフェイルされたメモリセルＭＣ１、ＭＣ２、ＭＣ５、ＭＣ６に印加される。すなわち、セットパルスＳＥＴは総４回印加される。第１セット区間１ｓｔ  ＳＥＴと比較すれば、パスされたメモリセルＭＣ３、ＭＣ４、ＭＣ７、ＭＣ８によってセットパルスＳＥＴの印加回数が減少する。
【０１１２】
第２セット区間２ｎｄ  ＳＥＴで、第２及び第５メモリセルＭＣ２、ＭＣ５がパスされたと仮定する。第３セット区間３ｒｄ  ＳＥＴで、パスされたメモリセルＭＣ２〜ＭＣ５、ＭＣ７、ＭＣ８にセットパルスＳＥＴが印加されない。第１及び第２セット区間１ｓｔ  ＳＥＴ、２ｎｄ  ＳＥＴと比較すれば、パスされたメモリセルＭＣ２〜ＭＣ５、ＭＣ７、ＭＣ８によってセットパルスＳＥＴの印加回数が減少する。
【０１１３】
上述のように、セットループが繰り返される時、パスされたメモリセルＭＣにセット電圧の印加が中止される。この時、セットパルスＳＥＴの印加回数が減少するので、可変抵抗メモリ装置２００の書き込み速度が向上する。また、セットパルスＳＥＴを生成する電荷ポンプの電力消耗が減少する。
【０１１４】
図１５において、セットパルスＳＥＴのレベルは一定であると示されている。しかし、図１１〜図１４を参照して説明したように、セットパルスのレベルは順次に調節される。
【０１１５】
図１６は、図１５のセットパルスに基づいた図１２の可変抵抗メモリ装置２００のセット動作を説明するためのフローチャートである。
【０１１６】
図１２、図１５、図１６を参照すれば、Ｓ２１０において、セットパルスＳＥＴのレベルが調節される。例示的に、セット動作が開始される時、セットパルスＳＥＴのレベルは初期セットレベルに調節される。セットループが繰り返される時、セットパルスＳＥＴのレベルは順次に増加する。
【０１１７】
Ｓ２２０において、セット状態に変化するメモリセルのうち一番目のメモリセルＭＣが選択される。例示的に、同時に１つのメモリセルＭＣにセットパルスＳＥＴを印加するように可変抵抗メモリ装置２００が構成される時、１つのメモリセルＭＣが選択される。例示的に、同時に複数のメモリセルＭＣにセットパルスＳＥＴを印加するように可変抵抗メモリ装置２００が構成される時、複数のメモリセルＭＣが選択される。
【０１１８】
Ｓ２３０において、選択されたメモリセルＭＣに調節されたセットパルスＳＥＴが印加される。
【０１１９】
Ｓ２４０において、選択されたメモリセルＭＣが最後のメモリセルＭＣであるか否かが判別される。例えば、セット状態に変化するメモリセルＭＣのうちで選択されたメモリセルＭＣが最後のメモリセルＭＣであるか否かが判別される。例えば、セット状態に変化するメモリセルＭＣの全部に調節されたセットパルスＳＥＴが印加されたか否かが判別される。選択されたメモリセルＭＣが最後のメモリセルではなければ、Ｓ２５０で、次のメモリセルＭＣが選択される。以後に、Ｓ２３０及びＳ２４０が再び実行される。
【０１２０】
選択されたメモリセルＭＣが最後のメモリセルであれば、すなわちすべてのメモリセルＭＣにセットパルスが印加されれば、Ｓ２６０が実行される。すなわち、Ｓ２３０〜Ｓ２５０において、図１５のセット区間に示したように、複数のセットパルスＳＥＴがメモリセルに印加される。
【０１２１】
Ｓ２６０において、検証が実行される。Ｓ２６０は図１５の検証区間に対応する。
【０１２２】
Ｓ２７０において、すべてのメモリセルＭＣがパスであるか否かが判別される。すべてのメモリセルＭＣがパスであれば、Ｓ２７５で、セット動作は終了する。すべてのメモリセルＭＣがパスではなければ、すなわちフェイルであるメモリセルＭＣが存在すれば、Ｓ２８０が実行される。例示的に、フェイルであるメモリセルＭＣの数がエラー訂正可能なビット数より小さい時、セット動作は終了することができる。
【０１２３】
Ｓ２８０において、最大ループであるか否かが判別される。例示的に、最大ループはセット動作のために割り当てられたセットループの数を示す。セットループの回数が最大ループ数に到逹すれば、Ｓ２９０で、セットフェイルとして設定される。セットループの回数が最大ループ数に到逹しなければ、Ｓ２８５で、パスされたメモリセルＭＣのセットが禁止される。例えば、パスされたメモリセルＭＣにセットパルスＳＥＴを印加することが禁止される。例えば、パスされたメモリセルＭＣにセットパルスＳＥＴを印加することが中止される。以後に、Ｓ２１０が再び実行される。
【０１２４】
すなわち、図１５の第２及び第３セット区間２ｎｄ  ＳＥＴ、３ｒｄ  ＳＥＴに示したように、パスされたメモリセルＭＣが存在すれば、セットパルスＳＥＴの印加回数が減少する。したがって、可変抵抗メモリ装置２００の動作速度が向上し、電力消耗が減少する。
【０１２５】
上述の実施形態において、Ｓ２８０において、セットループ回数が最大ループ数に到逹したか否かを判別すると説明した。しかし、図１３のＳ１４０を参照して説明したように、Ｓ２８０はセット動作時間が最大時間に到逹したか否かの判別に応用することができる。
【０１２６】
図１７は、本発明の第３実施形態に係る可変抵抗メモリ装置３００を示すブロック図である。図１７を参照すれば、可変抵抗メモリ装置３００は、メモリセルアレイ３１０、アドレスデコーダ３２０、読み出し及び書き込み回路３３０、データ入出力回路３４０、制御ロジック３５０、パスフェイルチェック回路３６０を含む。
【０１２７】
メモリセルアレイ３１０、アドレスデコーダ３２０、読み出し及び書き込み回路３３０、データ入出力回路３４０、パスフェイルチェック回路３６０は図１２を参照して説明したメモリセルアレイ２１０、アドレスデコーダ２２０、読み出し及び書き込み回路２３０、データ入出力回路２４０、パスフェイルチェック回路２６０と同様に構成される。したがって、詳細な説明は省略する。
【０１２８】
図１２の制御ロジック２５０と比較すれば、制御ロジック３５０はセットウィンドウ制御器３５５をさらに含む。セットウィンドウ制御器３５５はセットパルスＳＥＴが印加されるウィンドウを制御するように構成される。例えば、セットウィンドウ制御器３５５はセットパルスＳＥＴの増分を制御するように構成される。
【０１２９】
図１８は、図１７の可変抵抗メモリ装置３００の動作を説明するためのフローチャートである。図１７及び図１８を参照すれば、Ｓ３１０において、セットパルスＳＥＴのレベルが調節される。例示的に、Ｓ３１０は図１６のＳ２１０と同様に実行される。
【０１３０】
Ｓ３２０において、調節されたセットパルスＳＥＴが印加される。セット状態に変化するメモリセルＭＣに調節されたセットパルスＳＥＴを各々印加する動作を含む。例えば、Ｓ３２０は図１６のＳ２３０〜Ｓ２５０と同様に実行される。
【０１３１】
Ｓ３３０において、検証パルスがメモリセルＭＣに印加される。Ｓ３４０において、検証結果に基づいてメモリセルＭＣがパスであるか否かが判別される。調節されたセットパルスＳＥＴによってパスされたメモリセルＭＣが存在しなければ、Ｓ３５０で、調節されたセットパルスＳＥＴのレベルが無視される。調節されたセットパルスＳＥＴによってパスされたメモリセルＭＣが存在すれば、Ｓ３６０で、調節されたセットパルスＳＥＴのレベルが格納される。
【０１３２】
Ｓ３７０において、すべてのメモリセルＭＣがパスであるか否かが判別される。例えば、メモリセルＭＣのうち予め設定された数以下のセルがフェイルであるか否かが判別される。メモリセルＭＣがパスであれば、セット動作は終了する。メモリセルＭＣのうちフェイルであるメモリセルが存在すれば、Ｓ３１０において、セットパルスＳＥＴのレベルが再び調節される。以後に、Ｓ３２０〜Ｓ３７０が再び実行される。
【０１３３】
例示的に、Ｓ３１０〜Ｓ３７０はセットウィンドウ制御器３５５によって実行される。すなわち、セットウィンドウ制御器３５５はメモリセルＭＣをセット状態に変換するセットパルスＳＥＴのレベルを検出及び格納する。以後に、セットパルスＳＥＴのレベルはセットウィンドウ制御器３５５に格納されたレベル情報に基づいて調節される。
【０１３４】
例示的に、Ｓ３１０〜Ｓ３７０はテスト装置によって実行される。そして、検出されたセットパルスＳＥＴのレベルはセットウィンドウ制御器３５５に格納される。以後に、セットパルスＳＥＴのレベルはセットウィンドウ制御器３５５に格納されたレベル情報に基づいて調節される。
【０１３５】
メモリセルＭＣをセット状態に書き込むセットパルスＳＥＴのみが書き込み動作の時に使われるので、可変抵抗メモリ装置３００の動作速度が向上する。
【０１３６】
図１９は、本発明の実施形態に係るセットパルスＳＥＴに基づいた書き込み結果及びスロークエンチングセットパルスに基づいた書き込み結果を示すグラフである。図１９において、横軸はメモリセルの抵抗Ｒを示し、縦軸はフェイルセルの数を示す。例示的に、横軸方向に沿って進行するほど、メモリセルＭＣの抵抗は減少する。すなわち、図１９に示した曲線は正常なセット抵抗Ｒｓより高い抵抗を有するフェイルセルの分布を示す。
【０１３７】
第１スロークエンチング曲線ＳＱ１はセットパルスＳＥＴの持続時間を１０３０ｎｓに設定した時のフェイルセルの数を示す。第２スロークエンチング曲線ＳＱ２はセットパルスＳＥＴの持続時間を５１５ｎｓに設定した時のフェイルセルの数を示す。第３スロークエンチング曲線ＳＱ３はセットパルスＳＥＴの持続時間を５７７ｎｓに設定した時のフェイルセルの数を示す。第４スロークエンチング曲線ＳＱ４はセットパルスＳＥＴの持続時間を６４０ｎｓに設定した時のフェイルセルの数を示す。そして、ステップパルス曲線ＳＰは本発明の実施形態よってセットパルスＳＥＴのレベルを可変して印加した時のフェイルセルの数を示す。
【０１３８】
例示的に、ステップパルス曲線ＳＰは別途の検証なくセットパルスのみを印加した時のフェイルセルの数を示す。検証動作が実行されなくても、本発明の実施形態に係るセットパルスによるフェイルセルの数はスロークエンチングセットパルスによるフェイルセルの数と類似に示す。したがって、検証動作が追加的に実行され、そしてセットパルスウィンドウが制御されれば、フェイルセルの数はさらに減少することができる。
【０１３９】
上述の実施形態において、セットループが繰り返される間、セットパルスＳＥＴのレベルは順次に増加すると説明した。しかし、セットループが繰り返される間、セットパルスＳＥＴのレベルは順次に減少することができる。
【０１４０】
図２０は、図２のメモリセルＭＣの第２実施形態を示す回路図である。メモリセルＭＣは抵抗素子ＲＥ及び選択素子ＳＥを含む。図３を参照して説明したメモリセルＭＣと比較すれば、メモリセルＭＣの選択素子ＳＥはトランジスタを含む。そして、選択素子ＳＥはワードラインＷＬの電圧によってビットラインＢＬ及び抵抗素子ＲＥを接地端子Ｖｓｓと接続する。
【０１４１】
図２１は、図２のメモリセルＭＣの第３実施形態を示す回路図である。図３を参照して説明したメモリセルＭＣと比較すれば、メモリセルＭＣに選択素子が提供されない。抵抗素子ＲＥはワードラインＷＬとビットラインＢＬとの間に接続される。例示的に、非選択ワードラインの電位、選択ワードラインの電位、非選択ビットラインの電位、そして選択ビットラインの電位の差に基づいて、メモリセルＭＣが選択される。例えば、メモリセルＭＣは等電位方法（ｅｑｕｉｐｏｔｅｎｔｉａｌ  ｍｅｔｈｏｄに基づいて選択される。
【０１４２】
図２２は、図１、図１２、図１７の可変抵抗メモリ装置１００、２００、３００のうちの１つを含むメモリシステム１０００を示すブロック図である。図２２を参照すれば、メモリシステム１０００は、可変抵抗メモリ装置１１００及びコントローラ１２００を含む。
【０１４３】
コントローラ１２００はホスト（Ｈｏｓｔ）及び可変抵抗メモリ装置１１００に接続される。ホスト（Ｈｏｓｔ）からの要請に応答して、コントローラ１２００は可変抵抗メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は可変抵抗メモリ装置１１００の読み出し、書き込み、消去、背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は可変抵抗メモリ装置１１００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成される。コントローラ１２００は可変抵抗メモリ装置１１００を制御するためのファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０１４４】
例示的に、図１を参照して説明したように、コントローラ１２００は可変抵抗メモリ装置１１００に制御信号ＣＴＲＬ及びアドレスＡＤＤＲを提供するように構成される。そして、コントローラ１２００は可変抵抗メモリ装置１１００とデータＤＡＴＡを交換するように構成される。
【０１４５】
例示的に、コントローラ１２００はシステムバス１２１０、プロセッサ１２２０（ｐｒｏｃｅｓｓｏｒ）、ＲＡＭ１２３０（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ホストインターフェース１２４０（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、メモリインターフェース１２５０（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）のような周知の構成要素をさらに含む。
【０１４６】
システムバス１２１０はコントローラ１２００の構成要素の間にチャンネルを提供するように構成される。プロセッサ１２２０はコントローラ１２００のあらゆる動作を制御する。ＲＡＭ１２３０はプロセッサの動作メモリ、可変抵抗メモリ装置１１００とホスト（Ｈｏｓｔ）との間のキャッシュメモリ、そして可変抵抗メモリ装置１１００とホスト（Ｈｏｓｔ）との間のバッファメモリのうちの少なくとも１つとして利用される。
【０１４７】
ホストインターフェース１２４０はホスト（Ｈｏｓｔ）とコントローラ１２００との間のデータ交換を実行するためのプロトコルを含む。例示的に、コントローラ１２００は  ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのような多様なインターフェースプロトコルのうちの少なくとも一つを通じて外部（ホスト）と通信するように構成される。メモリインターフェースは可変抵抗メモリ装置１１００とインターフェーシングする。
【０１４８】
メモリシステム１０００はエラー訂正ブロックを追加的に含むように構成することができる。エラー訂正ブロックはエラー訂正コードＥＣＣを利用して可変抵抗メモリ装置１１００から読み出されたデータのエラーを検出し、訂正するように構成される。例示的に、エラー訂正ブロックはコントローラ１２００の構成要素として提供される。エラー訂正ブロックは可変抵抗メモリ装置１１００の構成要素として提供可能である。
【０１４９】
コントローラ１２００及び可変抵抗メモリ装置１１００は１つの半導体装置に集積することができる。例示的に、コントローラ１２００及び可変抵抗メモリ装置１１００は１つの半導体装置に集積して、メモリカードを構成する。例えば、コントローラ１２００及び可変抵抗メモリ装置１１００は１つの半導体装置に集積して、  ＰＣカード（ＰＣＭＣＩＡ；ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）などのようなメモリカードを構成する。
【０１５０】
コントローラ１２００及び可変抵抗メモリ装置１１００は１つの半導体装置に集積して半導体ドライブＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。  半導体ドライブ（ＳＳＤ）は半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム１０００が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に接続されたホスト（Ｈｏｓｔ）の動作速度は画期的に改善される。
【０１５１】
他の例として、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、Ｅブック（Ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ポータブルゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信することができる装置、ホームネットワークを構成する多様な電子装置のうちの１つ、コンピュータネットワークを構成する多様な電子装置のうちの１つ、テレマティクスネットワークを構成する多様な電子装置のうちの１つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する多様な構成要素のうちの１つなどのような電子装置の多様な構成要素のうちの１つに提供される。
【０１５２】
例示的に、可変抵抗メモリ装置１１００またはメモリシステム１０００は多様な形態にパッケージ化して実装することができる。例えば、可変抵抗メモリ装置１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装される。
例示的に、コントローラ１２００のＲＡＭ１２３０は図１、図１２、図１７を参照して説明した可変抵抗メモリ装置１００、２００、３００のうちの少なくとも１つを含むことができる。すなわち、コントローラ１２００のＲＡＭ１２３０は可変抵抗メモリを含むことができる。
【０１５３】
図２３は、図２２のメモリシステム１０００の応用例２０００を示すブロック図である。図２３を参照すれば、メモリシステム２０００は可変抵抗メモリ装置２１００及びコントローラ２２００を含む。可変抵抗メモリ装置２１００は複数の可変抵抗メモリチップを含む。複数の可変抵抗メモリチップは複数のグループに分割される。複数の可変抵抗メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。図２３において、複数の可変抵抗メモリチップは第１〜第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信すると示されている。各可変抵抗メモリチップは図１、図１２、図１７を参照して説明した可変抵抗メモリ装置１００、２００、３００のうちの１つのように構成される。
【０１５４】
図２４は、図２３を参照して説明したメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図２４を参照すれば、コンピューティングシステム３０００は、中央処理装置３１００、ＲＡＭ３２００（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ユーザインターフェース３３００、電源３４００、メモリシステム２０００を含む。
【０１５５】
メモリシステム２０００はシステムバス３５００を通じて中央処理装置３１００、ＲＡＭ３２００、ユーザインターフェース３３００、電源３４００に電気的に接続される。ユーザインターフェース３３００を通じて提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に格納される。メモリシステム２０００はコントローラ２２００及び可変抵抗メモリ装置２１００を含む。
図２４において、可変抵抗メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に接続されると示されている。しかし、可変抵抗メモリ装置２１００はシステムバス３５００に直接接続されるように構成することができる。この時、図２２及び図２３を参照して説明したコントローラ１０００、２０００の機能は中央処理装置３１００によって実行される。
【０１５６】
図２４において、図２３を参照して説明したメモリシステム２０００が提供されると示されている。しかし、メモリシステム２０００は図２２を参照して説明したメモリシステム１０００に取り替えることができる。
【０１５７】
例示的に、コンピューティングシステム３０００は図２２及び図２３を参照して説明したメモリシステム１０００、２０００を全部含むように構成することができる。
【０１５８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。したがって、本発明の範囲は上述の実施形態に限定されず、後述の特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
【符号の説明】
【０１５９】
１００、２００、３００、１１００、２１００    可変抵抗メモリ装置
１１０、２１０、３１０    メモリセルアレイ
１２０、２２０、３２０    アドレスデコーダ
１３０、２３０、３３０    読み出し及び書き込み回路
１４０、２４０、３４０    データ入出力回路
１５０、２５０、３５０    制御ロジック
２５１、３５１    検証制御器
２５３、３５３    パスフェイルチェック制御器
２６０、３６０    パスフェイルチェック回路
３５５    セットウィンドウ制御器
【図１】
2011159380.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011159380.tif 000009
【図８】
2011159380.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2011159380.tif 000018
【図１７】
2011159380.tif 000019
【図１８】
2011159380.tif 000020
【図１９】
2011159380.tif 000021
【図２０】
2011159380.tif 000022
【図２１】
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【図２２】
2011159380.tif 000024
【図２３】
2011159380.tif 000025
【図２４】
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