(57)【要約】【課題】本発明は、電流の遮断特性を安定させ、且つ、オン抵抗の低減を図ることができるトレンチゲート型の半導体装置を提供することを目的とする。【解決手段】Ｎ型の半導体層２と、半導体層２の表面に形成されたトレンチ３の内面に設けられた絶縁膜４ａ、４ｂと、トレンチの底部に設けられ、絶縁膜４ａを介して半導体層２に対向する第１電極６と、第１電極６の上方のトレンチ３の内部に設けられた第２電極７と、を備え、第１電極６を構成する部材の仕事関数は、第２電極７を構成する部材の仕事関数よりも小さいことを特徴とする半導体装置が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ型の半導体層と、
前記半導体層の表面に形成されたトレンチの内面に設けられた絶縁膜と、
前記トレンチの底部に設けられ、前記絶縁膜を介して前記半導体層に対向する第１電極と、
前記第１電極の上方の前記トレンチの内部に設けられた第２電極と、
を備え、
前記第１電極を構成する部材の仕事関数は、前記第２電極を構成する部材の仕事関数よりも小さいことを特徴とする半導体装置。
【請求項２】
Ｐ型半導体層と、
前記半導体層の表面に形成されたトレンチの内面に設けられた絶縁膜と、
前記トレンチの底部に設けられ、前記絶縁膜を介して前記半導体層に対向する第１電極と、
前記第１電極の上方の前記トレンチの内部に設けられた第２電極と、
を備え、
前記第１電極を構成する部材の仕事関数は、前記第２電極を構成する部材の仕事関数よりも大きいことを特徴とする半導体装置。
【請求項３】
前記半導体層の上方に設けられ、前記半導体層と電気的に接続された主電極をさらに備え、
前記第１電極は、前記第２電極との間に設けられた絶縁層を介して前記第２電極と電気的に絶縁され、
さらに、前記第１電極は、前記主電極と電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層と前記第１電極との間に設けられた前記絶縁膜の膜厚は、前記半導体層と前記第２電極との間に設けられた前記絶縁膜の膜厚よりも厚いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１電極および前記第２電極のいずれか一方を構成する部材は、Ｎ型の導電性を有する半導体材料であり、
前記第１電極および前記第２電極の他方を構成する部材は、Ｐ型の導電性を有する半導体材料であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記トレンチの配列方向において隣接する２つの前記第１電極の間に介在する前記半導体層の前記配列方向の幅は、前記配列方向において隣接する２つの前記第２電極の間に介在する前記半導体層の前記配列方向の幅よりも広いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、トレンチゲートを有する電力制御用の半導体装置に関する。
【背景技術】
【０００２】
電力制御用の半導体素子は、従来の大電流、高耐圧の用途に加えてノート型ＰＣなどの携帯用機器のパワーマネジメントにも使用されている。このため、低電圧で駆動できオン抵抗が低いこと、さらに、スイッチング損失を低減するためにゲートドレイン間容量を小さくすることが求められている。
【０００３】
一方、オン抵抗を低減するためには、トレンチゲートを備えた素子構造が有効であり、トレンチピッチを狭くしてチャネル抵抗を低減する技術が知られている。しかしながら、例えば、ＭＯＳＦＥＴの場合、トレンチ間の間隔が狭くなり過ぎると、チャネル領域に含まれる不純物量が少なくなり、閾値電圧を制御することが難しくなる場合がある。これに対し、ＭＯＳＦＥＴのベース層を高濃度化して閾値電圧を安定させると、チャネル抵抗が大きくなり微細化に対応した低減効果が得られないという問題が生じていた。
【０００４】
そこで、ベース層のない所謂ＳＩＴ(Static Induction Transistor）タイプのデバイス構造を有する半導体装置が検討されている。特許文献１には、チャネル領域とゲート電極との間の内蔵電位差を大きくして遮断性能を安定させる半導体装置が開示されているが、チャネル抵抗を低減するために改善すべき余地がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５１０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、電流の遮断特性を安定させ、且つ、オン抵抗の低減を図ることができるトレンチゲート型の半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、Ｎ型の半導体層と、前記半導体層の表面に形成されたトレンチの内面に設けられた絶縁膜と、前記トレンチの底部に設けられ、前記絶縁膜を介して前記半導体層に対向する第１電極と、前記第１電極の上方の前記トレンチの内部に設けられた第２電極と、を備え、前記第１電極を構成する部材の仕事関数は、前記第２電極を構成する部材の仕事関数よりも小さいことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、電流の遮断特性を安定させ、且つ、オン抵抗の低減を図ることができるトレンチゲート型の半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施態様に係る半導体装置の断面を示す模式図である。
【図２】Ｎ型半導体層とトレンチゲートとの間のバンド構造を示す模式図である。
【図３】半導体材料をゲート電極とした場合のバンド構造を示す模式図である。
【図４】Ｐ型半導体層とトレンチゲートとの間のバンド構造を示す模式図である。
【図５】第１の実施態様の変形例に係る半導体装置の断面を示す模式図である。
【図６】第２の実施態様に係る半導体装置の断面を示す模式図である。
【図７】第２の実施態様に係るバンド構造を示す模式図である。
【図８】第２の実施態様の変形例に係る半導体装置の断面を示す模式図である。
【図９】第３の実施態様に係る半導体装置の断面を示す模式図である。
【図１０】第３の実施態様の変形例に係る半導体装置の断面を示す模式図である。
【図１１】第４の実施態様に係る半導体装置の断面を示す模式図である。
【図１２】第４の実施態様の変形例に係る半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１１】
［第１の実施形態］
図１は、第１の実施態様に係る半導体装置１０の断面を示す模式図である。半導体装置１０は、Ｎ型の半導体層２の表面に形成されたトレンチ３の内部に設けられたゲート電極６および７により、ソース電極１３とドレイン電極１５との間に流れる電流を制御する電力制御用の半導体装置である。
【００１２】
半導体層２の表面に形成されたトレンチ３の内面には、絶縁膜が設けられゲート絶縁膜４ａおよび４ｂとして機能する。また、ゲート絶縁膜４ｂを介して半導体層２に対向する第１電極であるゲート電極６がトレンチ３の底部に設けられている。さらに、ゲート電極６の上方のトレンチ３の内部には、第２電極であるゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜４ａを介して、半導体層２の一部であるチャネル領域５に対向している。ゲート電極６を構成する部材は、ゲート電極７を構成する部材よりも仕事関数が小さいものが用いられる。
【００１３】
ゲート電極７に挟まれた半導体層２の表面には、半導体層２とソース電極１３との間のコンタクト抵抗を低減するために、Ｎ型不純物が半導体層２よりも高濃度にドーピングされたソース領域１２が設けられている。また、半導体層２の裏面側には、ドレイン電極１５との間にドレイン層１４が設けられている。ドレイン層１４も、半導体層２とドレイン電極１５との間のコンタクト抵抗を低減するために、Ｎ型不純物が半導体層２よりも高濃度にドーピングされている。
【００１４】
次に、半導体装置１０の動作について説明する。例えば、ソース電極１３が接地され、ドレイン電極１５に正電圧が印加されると、隣接するゲート電極７の間のチャネル領域５を介してドレイン電極１５からソース電極１３にドレイン電流が流れるオン状態となる。
【００１５】
一方、チャネル領域５に対してゲート電極７が負の電位にバイアスされていると、チャネル領域５とゲート電極７との間を絶縁するゲート絶縁膜４ａと、チャネル領域５と、の間の界面からチャネル領域５側に空乏領域が形成される。チャネル領域５を挟む両方のゲート電極７の側から空乏領域が広がり、チャネル領域５の全体が空乏化すると、ドレイン電流が遮断され、半導体装置１０はオフ状態となる。
【００１６】
すなわち、半導体装置１０は、ゲート電極７の電位を変化させることにより、ドレイン電極１５とソース電極１３との間に流れるドレイン電流をスイッチングして、オン状態とオフ状態とを制御することができる。
【００１７】
図１に示すトレンチゲートを形成するには、例えば、半導体層２の表面に形成されたトレンチ３の内面にゲート絶縁膜４ｂを形成した後、最初にゲート電極６となる部材をトレンチ３の内部に埋め込む。さらに、埋め込まれた部材をエッチバックしてゲート電極６をトレンチ３の底部に形成する。続いて、ゲート電極６の上方に形成された空間に、ゲート電極７となる部材を埋め込む。
【００１８】
また、ゲート電極６となる部材をエッチバックする際に、例えば、トレンチ３の内面に形成された絶縁膜をエッチングすることにより、ゲート絶縁膜４ｂよりもゲート絶縁膜４ａを薄くすることができる。すなわち、ゲートドレイン間の絶縁耐量を高く保持するために、ゲート絶縁膜４ｂの膜厚を確保し、さらに、チャネル領域５に形成される空乏領域を制御するために、ゲート絶縁膜４ａの膜厚を適当な厚さに構成することが可能である。
【００１９】
次に、図２〜図４を参照して、チャネル領域５とゲート電極６、７との間の電位差について説明する。電力制御用の半導体装置の場合、ノーマリオフの特性を有することが望ましい。そこで、図２〜図４は、ゲート電圧が０Ｖである場合のトレンチゲートのバンド構造として示している。同図中に示すように、仕事関数は、フェルミレベルＥＦと真空準位ＶＬとの間のエネルギー差である。
【００２０】
図２（ａ）は、Ｎ型の半導体層２の一部であるチャネル領域５が、ゲート絶縁膜４ａを挟んでゲート電極７に対向しているバンド構造の一例を模式的に示している。図２（ａ）に示す例では、半導体層２の仕事関数ｑφＮよりも大きな仕事関数ｑφ１を有する材料を用いてゲート電極７が形成されている。同図中に示すようにｑφＮとｑφ１とのエネルギー差により、ゲート電極７とチャネル領域５との間に電位差が生じる。これにより、ゲート絶縁膜４ａとチャネル領域５との界面において、半導体層２のコンダクションバンドＥＣおよびバレンスバンドＥＶが上方に曲がり、チャネル領域５中のＮ型不純物５１がイオン化した空乏領域Ｗが形成される。
【００２１】
２つのゲート電極７に挟まれたチャネル領域５の幅が２Ｗよりも狭いと、チャネル領域５の全体が空乏化され、トレイン電流が遮断されたオフ状態とすることができる。また、半導体層２とゲート電極７との間の仕事関数の差が大きいほど、空乏領域Ｗが広がり易くなる。
【００２２】
一方、図２（ｂ）は、ゲート絶縁膜４ｂを挟んでチャネル領域５とゲート電極６とが対向しているバンド構造の一例を示している。図２（ｂ）では、ゲート電極６を形成する材料の仕事関数ｑφ２は、半導体層２の仕事関数ｑφＮよりも小さい。これにより、図２（ｂ）中に示すように、チャネル領域５とゲート絶縁膜４ｂとの界面において、半導体層２のコンダクションバンドＥＣおよびバレンスバンドＥＶが下方に曲がり、電子の蓄積領域５２が形成される。
【００２３】
例えば、ゲート電極６をゲート電極７と同じ材料を用いて設けると、空乏領域Ｗは、トレンチ３の内面に沿ったゲート絶縁膜４ａ、４ｂと半導体層２との全ての界面に形成され、隣接するゲート電極６、７に挟まれたチャネル領域５の全体が空乏化する。
【００２４】
一方、ゲート電極６と半導体層２との間の仕事関数の差が、ゲート絶縁膜４ｂとチャネル領域５との間の界面に蓄積領域５２が形成されるまでに至らない場合であっても、ゲート電極６を構成する部材の仕事関数をゲート電極７を構成する部材の仕事関数よりも小さくしておけば、ゲート電極７に対向しているチャネル領域５よりも、ゲート電極６に対向している部分の空乏領域の幅を狭くすることができる。また、ゲート電圧が印加された場合に、ゲート絶縁膜４ａとチャネル領域５との間の界面よりも、ゲート絶縁膜４ｂと半導体層２およびチャネル領域５との界面において、電子の蓄積領域５２が形成され易くすることができる。
【００２５】
チャネル領域５中の空乏領域が狭くなると電流パスが広がり、また、蓄積領域５２の抵抗は、電子が蓄積しない界面よりも小さい。したがって、ゲート電極６の材料の仕事関数ｑφ２を、ゲート電極７の材料の仕事関数ｑφ１よりも小さくする方が、両方のゲート電極を同じ仕事関数の材料を用いて形成する場合よりもチャネル領域５の抵抗を下げることができる。
【００２６】
例えば、半導体層２の表面からトレンチ３の底部に向かう深さ方向のゲート電極７の幅を、ドレイン電流を遮断することができる最少の幅として、トレンチ３の底部にゲート電極６を設けることができる。さらに、ゲート電極６の材料の仕事関数ｑφ２を、ゲート電極７の材料の仕事関数ｑφ１よりも小さくすれば、チャネル領域５の抵抗を低減してオン抵抗を小さくすることができる。
【００２７】
図３は、半導体材料を用いてゲート電極６、７を形成した場合のバンド構造の一例を示す模式図である。図３（ａ）は、ゲート電極７とチャネル領域５との間のバンド構造を示している。また、図３（ｂ）は、ゲート電極６とチャネル領域５との間のバンド構造を示している。
【００２８】
図３（ａ）に示す例では、ゲート電極７の材料としてＰ型の導電性を有する半導体を用いる。例えば、Ｐ型不純物がドープされたポリシリコンを用いることができる。半導体層２がＮ型シリコン層であれば、ゲート電極７とチャネル領域５との間には、１Ｖ程度の電位差が生じる。これにより、チャネル領域５の半導体層２のコンダクションバンドＥＣおよびバレンスバンドＥＶは、図３（ａ）に示すように、ゲート絶縁膜４ａとチャネル領域５との界面で上方に曲がり、空乏領域Ｗが形成される。
【００２９】
一方、図３（ｂ）に示す例では、ゲート電極６の材料としてＮ型の導電性を有する半導体を用いる。例えば、Ｎ型不純物がドープされたポリシリコンを用いることができる。Ｎ型不純物がドープされたＮ型ポリシリコンの仕事関数は、半導体層２のＮ型シリコン層の仕事関数よりも小さいので、図３（ｂ）中に示すように、ゲート絶縁膜４ｂとチャネル領域５との界面には、電子の蓄積領域５２が形成される。
【００３０】
したがって、図３に示す例において、ゲート電極６の仕事関数ｑφ２をゲート電極７の仕事関数ｑφ１よりも小さくすることができる。これにより、チャネル領域５の抵抗を小さくしてオン抵抗を低減することが可能となる。
【００３１】
また、ゲート電極７に用いる半導体材料として、例えば、Ｐ型の炭化シリコン（ＳｉＣ）を用いることができる。また、ゲート電極６の材料として、Ｎ型のＳｉＣまたはポリシリコンを用いることができる。
【００３２】
図４は、Ｐ型の半導体層２とトレンチゲートとの間のバンド構造を示す模式図である。図４（ａ）は、ゲート電極７とＰ型半導体層２の一部であるチャネル領域５との間のバンド構造を示している。また、図４（ｂ）は、ゲート電極６とチャネル領域５との間のバンド構造を示している。
【００３３】
図４（ａ）に示す例では、半導体層２の仕事関数ｑφＰよりも小さな仕事関数ｑφ１を有する材料を用いてゲート電極７が形成されている。同図中に示すようにｑφＰとｑφ１とのエネルギー差により、ゲート電極７とチャネル領域５との間に電位差が生じる。これにより、ゲート絶縁膜４ａと半導体層２との界面において、半導体層２のコンダクションバンドＥＣおよびバレンスバンドＥＶが下方に曲がり、半導体層２中にＰ型不純物５３がイオン化した空乏領域Ｗが形成される。
【００３４】
一方、図４（ｂ）に示す例では、ゲート電極６を形成する材料の仕事関数ｑφ２は、半導体層２の仕事関数ｑφＰよりも大きい。これにより、図４（ｂ）中に示すように、チャネル領域５とゲート絶縁膜４ｂとの界面において、半導体層２のコンダクションバンドＥＣおよびバレンスバンドＥＶが上方に曲がり、正孔の蓄積領域５４が形成される。
【００３５】
このように、半導体層２がＰ型の導電性を有する場合には、ゲート電極６の材料の仕事関数ｑφ２をゲート電極７の材料の仕事関数ｑφ１よりも大きくする。これにより、チャネル領域５の抵抗を下げることができる。例えば、ゲート電極７の材料として、Ｎ型の導電性を有するＳｉＣまたはポリシリコンを用いることができる。また、ゲート電極６の材料として、Ｐ型の導電性を有するＳｉＣを用いることができる。
【００３６】
上記のとおり、フェルミレベルＥＦと真空準位ＶＬとの間のエネルギー差である仕事関数を、所定の大小関係に構成することにより、ゲート電極６に対向する半導体層２とゲート絶縁膜４ｂとの間の界面にキャリアの蓄積領域を形成してオン抵抗を低減し、ゲート電極７におけるチャネル領域の制御を安定させることができる。
【００３７】
また、ゲート電極６に対向する界面に蓄積領域を形成するまでに至らなくても、ゲート電極６を構成する材料とゲート電極７を構成する材料との間で仕事関数に差をつけることにより、ゲート電極６に対向するチャネル領域５に広がる空乏領域の幅を狭くすることができるので、オン抵抗を低減する効果が得られる。
【００３８】
図３に示す例では、Ｐ型半導体およびＮ型半導体を示すために、便宜上、ゲート電極側にコンダクションバンドＥＣおよびバレンスバンドＥＶを示したが、フェルミレベルＥＦと真空準位ＶＬとのエネルギー差、すなわち仕事関数だけで、本実施形態の作用効果を説明することができる。すなわち、図２および図４に示す構成も、例えば、金属材料に限られる訳ではなく、半導体材料を用いて実現することができることは明らかである。
【００３９】
図５は、第１の実施態様の変形例に係る半導体装置２０の断面を示す模式図である。半導体装置２０は、Ｎ型の半導体層２の表面に形成されたトレンチ２３の内部に設けられたゲート電極７および２６を備えている。
【００４０】
ゲート電極２６が設けられたトレンチ２３の底部は、ゲート電極７が設けられた部分よりも狭い幅に形成されている。これにより、トレンチ２３の配列方向において隣接する２つのゲート電極２６に挟まれたチャネル領域５ｂの配列方向の幅が、隣接する２つのゲート電極７に挟まれたチャネル領域５ａの配列方向の幅よりも広くなっている。すなわち、ドレイン電極１５とソース電極１３との間に流れるドレイン電流を遮断するチャネル領域５ａは、図１に示す半導体装置１０と同じ幅としてドレイン電流の遮断特性を維持している。一方、ドレイン電極１５の側のチャネル領域５ｂの幅を広くすることにより、チャネル抵抗を低減する構成となっている。これにより、図１に示す半導体装置１０よりも、オン抵抗を小さくすることができる。
【００４１】
本変形例においても、半導体層２がＮ型の導電性を有する場合、ゲート電極２６を構成する材料は、ゲート電極７を構成する材料よりも仕事関数が小さいものが用いられる。一方、半導体層２がＰ型の導電性を有する場合には、ゲート電極２６を構成する材料の仕事関数は、ゲート電極７を構成する材料の仕事関数よりも大きくする。
【００４２】
また、図５に示すトレンチゲートは、ゲート電極２６となる部材をエッチバックしてトレンチ２３の底部にゲート電極２６を形成した後、トレンチ２３の上部の内面をエッチングして拡張することにより形成することができる。この際、トレンチ２３の上部の拡張された内面に形成するゲート絶縁膜４ａの厚さを、ゲート電極２６と半導体層２との間に形成されたゲート絶縁膜４ｂよりも薄くすることができる。
【００４３】
［第２の実施形態］
図６は、第２の実施態様に係る半導体装置３０の断面を示す模式図である。半導体装置３０は、半導体層２の表面にベース領域３１が設けられたＭＯＳＦＥＴである。
【００４４】
例えば、半導体層２がＮ型半導体である場合、ベース領域３１はＰ型であり、ベース領域３１の表面には、Ｎ型ソース領域１２およびＰ型コンタクト領域３３が設けられている。さらに、Ｎ型ソース領域１２およびＰ型コンタクト領域３３に電気的に接続したソース電極１３が設けられている。
【００４５】
一方、半導体層２の表面に形成されたトレンチ３の中には、ゲート電極６およびゲート電極７が設けられている。トレンチ３の底部に設けられたゲート電極６は、ゲート絶縁膜４ｂを挟んで半導体層２と対向している。また、ゲート電極６の上方に設けられたゲート電極７は、ゲート絶縁膜４ａを挟んでベース領域３１に対向している。また、トレンチ３の上部には層間絶縁膜３５が設けられ、ゲート電極７とソース電極１３との間を絶縁している。
【００４６】
本実施形態においても、半導体層２の導電性がＮ型の場合、ゲート電極６を構成する部材として、ゲート電極７を構成する部材よりも仕事関数が小さいものを用いることができる。一方、半導体層２がＰ型の場合には、ゲート電極６を構成する部材の仕事関数は、ゲート電極７を構成する部材の仕事関数よりも大きくする。
【００４７】
図７は、本実施形態に係るトレンチゲートのバンド構造の一例を示す模式図である。この場合、半導体層２の導電性はＮ型である。図７（ａ）は、ゲート絶縁膜４ａを挟んだゲート電極７とベース領域３１との間のバンド構造を示している。また、図７（ｂ）は、ゲート絶縁膜４ｂを挟んだゲート電極６と半導体層２との間のバンド構造を示している。
【００４８】
図７（ａ）に示すように、ゲート電極７の仕事関数ｑφ１とベース領域３１の仕事関数ｑφＰとの間のエネルギー差により、ゲート電極７とベース領域３１との間に電位差が生じ、コンダクションバンドＥＣおよびバレンスバンドＥＶが下方に曲がる。これにより、ゲート絶縁膜４ａとベース領域３１との界面に空乏領域Ｗを形成することができる。
【００４９】
すなわち、隣接するゲート電極７の間の間隔が狭まり、ゲート電極７の間のベース領域３１に含まれるＰ型不純物の量が少なくなったとしも、ｑφ１とｑφＰとの差に起因する一定の閾値電圧が確保されるのでゲート電極７の制御特性を安定させることができる。
【００５０】
また、図７（ｂ）に示すように、ゲート電極６と半導体層２との間では、ゲート電極６の仕事関数ｑφ２を半導体層２の仕事関数ｑφＮよりも小さくすれば、コンダクションバンドＥＣおよびバレンスバンドＥＶを下方に曲げて、ゲート絶縁膜４ｂと半導体層２との界面に電子の蓄積領域５２を形成することもできる。これにより、半導体装置３０のオン抵抗を低減することができる。
【００５１】
一方、図７（ｂ）に示すバンド構造となるｑφ２＜ｑφＮの関係が満足されていない場合であっても、少なくともゲート電極７の仕事関数ｑφ１よりもゲート電極６の仕事関数ｑφ２を小さくしておけば、ｑφ１とｑφ２との差に相当する電圧だけゲート電極６の電位を高くすることができる。これにより、ゲート絶縁膜４ｂと半導体層２との間のゲート電極６に対向する界面に形成される空乏領域の幅を狭くすることができる。また、ゲート電圧が印加された場合に、電子の蓄積領域５２が形成され易くなり、オン抵抗を低減することが可能となる。
【００５２】
例えば、半導体層２がＮ型の導電性を有する場合、ゲート電極７にはＮ型のＳｉＣを用いることができ、ゲート電極６にＮ型のポリシリコンを用いることができる。また、ゲート電極７にＰ型ポリシリコンを用い、ゲート電極６にＮ型ポリシリコンを用いても良い。
【００５３】
また、半導体層２がＰ型の導電性を有する場合は、ゲート電極６を構成する材料の仕事関数を、ゲート電極７を構成する材料の仕事関数よりも大きくする。したがって、例えば、ゲート電極７にはＰ型のポリシリコンを用いて、ゲート電極６にＰ型またはＮ型のＳｉＣを用いることができる。
【００５４】
図８は、第２の実施態様の変形例に係る半導体装置４０の断面を示す模式図である。半導体装置４０は、トレンチ２３の内部にゲート電極７および２６を有するＭＯＳＦＥＴである。
【００５５】
ゲート電極２６が設けられたトレンチ２３の底部は、ゲート電極７が設けられたトレンチ２３の上部よりも狭い幅に形成されている。これにより、トレンチ２３の配列方向において隣接する２つのゲート電極２６に挟まれた半導体層２の配列方向の幅が、トレンチ２３の配列方向において隣接する２つのゲート電極７に挟まれた半導体層２の配列方向の幅よりも広くなっている。これにより、ベース領域３１に形成されるチャネルを介してドレイン電極１５からソース電極１３に流れるドレイン電流に対する間口が広くなっており、図６に示す半導体装置３０よりも、オン抵抗を小さくすることができる。この効果は、隣接するゲート電極７の間隔を狭くする程、顕著になる。
【００５６】
また、前述した半導体装置３０と同じように、例えば、半導体層２がＮ型の導電性を有する場合、ゲート電極７にはＮ型のＳｉＣを用いることができ、ゲート電極６にＮ型のポリシリコンを用いることができる。また、ゲート電極７にＰ型ポリシリコンを用い、ゲート電極６にＮ型ポリシリコンを用いても良い。
【００５７】
また、半導体層２がＰ型の導電性を有する場合は、ゲート電極６を構成する材料の仕事関数を、ゲート電極７を構成する材料の仕事関数よりも大きくする。したがって、例えば、ゲート電極７にはＰ型のポリシリコンを用いて、ゲート電極６にＰ型またはＮ型のＳｉＣを用いることができる。
【００５８】
［第３の実施形態］
図９、第３の実施態様に係る半導体装置５０の断面を示す模式図である。半導体装置５０では、トレンチ３の底部に設けられたソース電極４２と、ソース電極４２の上方に設けられたゲート電極４１を備えている。ソース電極４２とゲート電極４１との間は絶縁膜４３で絶縁されている。また、ソース電極４２は、図示しない部分で主電極であるソース電極１３に電気的に接続されている。ソース電極１３は、半導体層２の上方に設けられ、ソース領域１２を介して、半導体層２に電気的に接続されている。
【００５９】
本実施形態に係る半導体装置５０では、ソース電極４２が、ドレイン電極１５に対してゲート電極４１を電気的に遮蔽する。これにより、ゲートドレイン間の容量が小さくなり、スイッチング損失を低減することができる。
【００６０】
さらに、半導体層２がＮ型の導電性を有する場合、ゲート電極４２を構成する材料は、ゲート電極４１を構成する材料よりも仕事関数が小さいものが用いられる。一方、半導体層２がＰ型の導電性を有する場合には、ゲート電極４２を構成する材料の仕事関数は、ゲート電極４１を構成する材料の仕事関数よりも大きくする。
【００６１】
ゲート電極４１は、チャネル領域５ａに広がる空乏領域の幅を制御してドレイン電流を制御する。一方、ソース電極４２に対向するチャネル領域５ｂでは、チャネル領域５ａよりも空乏領域を狭くしてチャネル抵抗を小さくすることができる。さらに、ソース電極４２を構成する材料の仕事関数と、半導体層２の仕事関数と、の差を、ゲート絶縁膜４ｂと半導体層２との界面にキャリアの蓄積領域が形成されるように構成すると、チャネル抵抗をさらに低減して、半導体装置５０のオン抵抗を下げることができる。
【００６２】
例えば、半導体層２がＮ型の導電性を有する場合には、ゲート電極４１にはＰ型のＳｉＣを用いることができ、ソース電極４２にＮ型のＳｉＣまたはポリシリコンを用いることができる。
【００６３】
また、半導体層２がＰ型の導電性を有する場合には、例えば、ゲート電極４１にはＮ型のＳｉＣを用いて、ソース電極４２にＰ型ＳｉＣを用いることができる。また、ゲート電極４１にＮ型のポリシリコンを用いて、ソース電極４２にＰ型ＳｉＣを用いることもできる。
【００６４】
図９中に示すトレンチゲートを形成するには、例えば、トレンチ３の内面に絶縁膜４４を形成した後で、ソース電極４２となる部材でトレンチ３を埋め込む。続いて、埋め込まれた部材をエッチバックして、トレンチ３の底部にソース電極４２を形成する。さらに、エッチバックされた空間の絶縁膜４４を除去した後、絶縁膜４３およびゲート絶縁膜４ａとなる絶縁膜を形成する。その後、ゲート電極４１となる部材を埋め込む。この際、ソース電極４２とドレイン電極１５との間の耐圧を確保するため、絶縁膜４４がゲート絶縁膜４ａよりも厚くなるように形成することができる。
【００６５】
図１０は、第３の実施態様の変形例に係る半導体装置６０の断面を示す模式図である。半導体装置６０は、トレンチ２３の内部に設けられたゲート電極４１とソース電極４６とを有する。ゲート電極４１とソース電極４６との間は、絶縁膜４３で絶縁されており、ソース電極４６は、ソース電極１３に電気的に接続されている。
【００６６】
ソース電極４６が設けられたトレンチ２３の底部は、ゲート電極４１が設けられたトレンチ２３の上部よりも狭い幅に形成されている。さらに、トレンチ２３の底部に設けられたソース電極４６のトレンチの配列方向の幅は、ゲート電極４１の配列方向の幅よりも狭い。このため、ゲートドレイン間の容量が、図９に示す半導体装置５０よりも大きくなる不利な面もあるが、隣接する２つのソース電極４６に挟まれたチャネル領域５ｂの幅を、隣接するゲート電極４１に挟まれたチャネル領域５ａよりも広くすることができる。これにより、ドレイン電極１５からソース電極１３に流れるドレイン電流に対する間口が広くなり、半導体装置５０よりも、チャネル領域５ｂの抵抗を下げてオン抵抗を小さくすることができる。この効果は、チャネル領域５ａが狭くなるほど顕著となる。
【００６７】
前述した半導体装置５０と同じように、例えば、半導体層２がＮ型の導電性を有する場合には、ゲート電極４１にはＰ型のＳｉＣを用いることができ、ソース電極４２にＮ型のＳｉＣまたはポリシリコンを用いることができる。
【００６８】
また、半導体層２がＰ型の導電性を有する場合には、例えば、ゲート電極４１にはＮ型のＳｉＣを用いて、ソース電極４２にＰ型ＳｉＣを用いることができる。また、ゲート電極４１にＮ型のポリシリコンを用いて、ソース電極４２にＰ型ＳｉＣを用いることもできる。
【００６９】
［第４の実施形態］
図１１は、第４の実施態様に係る半導体装置７０の断面を示す模式図である。半導体装置７０は、半導体層２の表面にベース領域３１が設けられ、さらに半導体層２の表面に形成されたトレンチ３の中に、ゲート電極４１とソース電極４２とが設けられたＭＯＳＦＥＴである。
【００７０】
ゲート電極４１とソース電極４２とは、絶縁膜４３により絶縁されており、ソース電極４２は、図示しない部分でソース電極１３に電気的に接続されている。これにより、ソース電極４２が、ドレイン電極１５に対してゲート電極４１を電気的に遮蔽し、ゲートドレイン間の容量を小さくすることができる。また、ソース電極４２とドレイン電極１５との間の耐圧を確保するため、ソース電極４２と半導体層２との間の絶縁膜４４がゲート絶縁膜４ａよりも厚くなるように形成することができる。
【００７１】
例えば、半導体層２がＮ型の場合、ソース電極４２を構成する部材には、ゲート電極４１を構成する部材よりも仕事関数が小さいものを用いることができる。一方、半導体層２がＰ型の場合には、ソース電極４２を構成する部材の仕事関数は、ゲート電極４１を構成する部材の仕事関数よりも大きくする。
【００７２】
これにより、２つのソース電極４２に挟まれた半導体層２に、ソース電極４２の側から広がる空乏領域を狭くして半導体層２の抵抗を小さくすることができる。さらに、ソース電極４２を構成する材料の仕事関数と、半導体層２の仕事関数と、の差を、絶縁膜４４と半導体層２との界面にキャリアの蓄積領域が形成されるように構成すると、ソース電極４２に挟まれた半導体層２の抵抗をさらに低減して、半導体装置５０のオン抵抗を下げることができる。
【００７３】
例えば、半導体層２がＮ型の導電性を有する場合には、ゲート電極４１にはＰ型のＳｉＣを用いることができ、ソース電極４２にＮ型のＳｉＣまたはポリシリコンを用いることができる。
【００７４】
また、半導体層２がＰ型の導電性を有する場合には、例えば、ゲート電極４１にはＮ型のＳｉＣを用いて、ソース電極４２にＰ型ＳｉＣを用いることができる。また、ゲート電極４１にＮ型のポリシリコンを用いて、ソース電極４２にＰ型ＳｉＣを用いることもできる。
【００７５】
図１２は、第４の実施態様の変形例に係る半導体装置８０の断面を示す模式図である。半導体装置８０は、トレンチ２３の内部に設けられたゲート電極４１とソース電極４６とを有する。ゲート電極４１とソース電極４６との間は、絶縁膜４３で絶縁されており、ソース電極４６は、ソース電極１３に電気的に接続されている。
【００７６】
ソース電極４６が設けられたトレンチ２３の底部は、ゲート電極４１が設けられたトレンチ２３の上部よりも狭い幅に形成されている。これにより、トレンチの配列方向において隣接する２つのソース電極４６に挟まれた半導体層２の配列方向の幅を、隣接する２つのゲート電極４１に挟まれた半導体層２の配列方向の幅よりも広くすることができる。これにより、ベース領域３１を介してドレイン電極１５からソース電極１３に流れるドレイン電流に対する間口が広くなり、図１１に示す半導体装置７０よりもオン抵抗を小さくすることができる。
【００７７】
この効果は、隣接する２つのゲート電極４１の間隔が狭くなるほど顕著となり、ソース電極４６の配列方向の幅がゲート電極４１の配列方向の幅よりも狭いことによるゲートドレイン間の容量の増加を勘案しても、オン抵抗を低減することが有利となる場合がある。
【００７８】
前述した半導体装置７０と同じように、例えば、半導体層２がＮ型の導電性を有する場合には、ゲート電極４１にはＰ型のＳｉＣを用いることができ、ソース電極４２にＮ型のＳｉＣまたはポリシリコンを用いることができる。
【００７９】
また、半導体層２がＰ型の導電性を有する場合には、例えば、ゲート電極４１にはＮ型のＳｉＣを用いて、ソース電極４２にＰ型ＳｉＣを用いることができる。また、ゲート電極４１にＮ型のポリシリコンを用いて、ソース電極４２にＰ型ＳｉＣを用いることもできる。
【００８０】
以上、本発明に係る第１〜第４の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００８１】
２ 半導体層
３、２３ トレンチ
４、４ａ、４ｂ ゲート絶縁膜
５、５ａ、５ｂ チャネル領域
６、７、２６、４１、４２ ゲート電極
１０、２０、３０、４０、５０、６０、７０、８０ 半導体装置
１２ ソース領域
１３ ソース電極
１４ ドレイン層
１５ ドレイン電極
３１ ベース領域
３３ コンタクト領域
３５ 層間絶縁膜
４２、４６ ソース電極
４３ 絶縁膜
ｑφ１ 仕事関数
ｑφ２ 仕事関数
ｑφＮ 仕事関数
ｑφＰ 仕事関数
【図１】
2011176077.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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