(57)【要約】【課題】各画素列での画素電源電圧変動に起因するシェーディングを発生させず、より高精度な縦線補正を行うことにより優れた画像特性を得る。【解決手段】複数の画素部１と、複数の列信号線１９０と、補正信号を生成する電圧生成回路２３１と、画素信号と補正信号とを演算して縦線補正された画素信号を出力する出力回路２００とを備え、画素部１は、フォトダイオード１０１と、増幅トランジスタ１０３と、リセットトランジスタ１０４とを有し、電圧生成回路２３１は、列ごとに設けられた増幅トランジスタ１０８と、増幅トランジスタ１０８と列信号線１９０との間に設けられたスイッチトランジスタとを有し、増幅トランジスタ１０８のゲート電極に、増幅トランジスタ１０８と同じ画素列に配置されたリセットトランジスタ１０４に供給される画素電源電圧が供給されることにより、画素列１に設けられた列信号線に補正信号を出力する固体撮像装置である。【選択図】図２
2011176762.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素部と、
画素列ごとに設けられた複数の列信号線と、
前記複数の画素部のそれぞれから出力された画素信号を補正する補正信号を生成する電圧生成回路と、
前記複数の列信号線を経由して入力された前記画素信号と前記補正信号とを演算して縦線補正された画素信号を出力する出力回路とを備え、
前記複数の画素部のそれぞれは、
受光強度に応じた信号電荷を発生する受光素子と、
ゲート電極に前記信号電荷に応じた信号電圧が印加されることにより当該信号電圧を増幅して、対応する列信号線に前記画素信号を出力する画素信号増幅トランジスタと、
前記画素信号増幅トランジスタのゲート電極と画素電源電圧との間に配置されたリセットトランジスタとを有し、
前記電圧生成回路は、
前記複数の列信号線のそれぞれに対応して設けられ、ゲート電圧を増幅して当該ゲート電圧に応じた前記補正信号を生成する補正信号増幅トランジスタと、
前記複数の列信号線のそれぞれに対応して設けられ、前記補正信号増幅トランジスタと、対応する列信号線との間に設けられ、前記補正信号を当該列信号線に出力する、または出力しないを選択する補正信号選択トランジスタとを有し、
前記電圧生成回路は、前記補正信号増幅トランジスタのゲート電極に、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタに供給される画素電源電圧が供給されることにより、前記画素列に設けられた列信号線に補正信号を出力する
固体撮像装置。
【請求項２】
前記補正信号増幅トランジスタのゲート電極と、前記補正信号増幅トランジスタのソース電極及びドレイン電極の一方とは、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタと、画素電源電圧を供給する電源線とを接続する配線上に接続されており、
前記補正信号増幅トランジスタのソース電極及びドレイン電極の他方は、前記補正信号スイッチトランジスタに接続されている
請求項１に記載の固体撮像装置。
【請求項３】
前記画素信号増幅トランジスタと前記補正信号増幅トランジスタとは、同じ種類のトランジスタである
請求項１または２に記載の固体撮像装置。
【請求項４】
さらに、
前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタ及び前記補正信号増幅トランジスタに電流を供給するための電流源トランジスタと、
前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタと、対応する列信号線との間に設けられ、前記画素信号を当該列信号線に出力するタイミングを制御する画素信号選択トランジスタとを備え、
前記画素信号選択トランジスタと前記補正信号選択トランジスタとは、同じ種類のトランジスタである
請求項１〜３のうちいずれか１項に記載の固体撮像装置。
【請求項５】
前記補正信号増幅トランジスタは、前記複数の列信号線のそれぞれに対して、複数個並列に配置されている
請求項１〜４のうちいずれか１項に記載の固体撮像装置。
【請求項６】
さらに、
前記電圧生成回路と前記出力回路との間に設けられ、前記複数の列信号線から出力される一行分の前記画素信号及び前記補正信号を保持し、所定のタイミングで前記一行分の前記画素信号及び前記補正信号を前記出力回路へ出力する列信号処理回路を備え、
前記列信号処理回路は、
前記複数の列信号線のそれぞれに対応して設けられ、画素列ごとの前記画素信号及び前記補正信号をＡＤ変換する列ＡＤ変換器を備える
請求項１〜５のうちいずれか１項に記載の固体撮像装置。
【請求項７】
さらに、
前記補正信号増幅トランジスタのゲート電極にバイアス電圧を供給するバイアス回路と、
前記補正信号増幅トランジスタのゲート電極に供給する電圧を、前記画素電源電圧と前記バイアス電圧とで切り替えるスイッチ回路とを備え、
前記列信号処理回路は、
前記複数の列信号線のそれぞれに対応して前記電圧生成回路と前記出力回路との間に設けられ、前記スイッチ回路の切り替えにより前記補正信号増幅トランジスタのゲート電極に前記バイアス電圧が印加されている期間に、前記補正信号増幅トランジスタで生成された補正信号である黒つぶれ判定信号と、前記画素信号増幅トランジスタから出力された画素信号とを比較する信号比較回路と、
前記複数の列信号線のそれぞれに対応して設けられ、前記信号比較回路が比較した結果に基づいて、前記画素信号に対応した画素部が黒つぶれ発生状態か否かを判定し、
黒つぶれ発生状態でないと判定した場合は、前記画素信号を前記出力回路に出力し、
黒つぶれ発生状態であると判定した場合は、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する信号置換回路とを備える
請求項１〜６のうちいずれか１項に記載の固体撮像装置。
【請求項８】
前記信号比較回路は、前記画素信号増幅トランジスタから出力された画素信号の電圧から前記補正信号増幅トランジスタで生成された黒つぶれ判定信号の電圧を減算することにより比較し、
前記信号置換回路は、前記信号比較回路により減算された結果である差分値を入力し、
前記差分値が所定の閾値以下である場合には、前記画素信号に対応した画素部が黒つぶれ発生状態でないと判定し、当該画素信号を前記出力回路に出力し、
前記差分値が所定の閾値より大きい場合には、前記画素信号に対応した画素部が黒つぶれ発生状態であると判定し、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する
請求項７に記載の固体撮像装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の固体撮像装置を備えたカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびカメラに関するものである。
【背景技術】
【０００２】
近年、ＭＯＳイメージセンサは、出力信号が列毎や信号処理経路毎にばらつくことで、縦筋状の固定パターンノイズである縦線が発生しやすいという問題がある。また別の問題として、太陽光など非常に大きな光が入射された際に出力信号が急激に低下し、その部分が黒く見えるという黒つぶれ（太陽黒化）現象がある。そこで、特許文献１には、縦線、黒つぶれを同一の回路で補正する従来技術を開示している。
【０００３】
図１９は、特許文献１に開示された従来技術の固体撮像装置を示すブロック図である。
【０００４】
同図に記載された固体撮像装置８００は、複数の画素を２次元方向に配列した有効画素領域８００Ａと、画素を選択する垂直駆動回路８１０と、黒つぶれ及び縦線補正部８２０と、補正用バイアス回路８２３と、画素信号を画素列ごとに読み出す列信号線８９０と、画素列ごとの電流源８９１と、画素信号読み出し回路８３０と、水平シフトレジスタ８４０と、アナログフロントエンド（ＡＦＥ）８５０と、Ａ／Ｄコンバータ（ＡＤＣ）８６０と、出力処理部８７０と、タイミング制御回路８８０とを有する。
【０００５】
このような構成において、有効画素領域８００Ａの各画素部には、光電変換を行うフォトダイオード８０１、転送トランジスタ８０２、増幅トランジスタ８０３、リセットトランジスタ８０４、及び選択トランジスタ８０５といった画素トランジスタと、フォトダイオード８０１で光電変換された信号電荷を信号電圧に変換するフローティングディフュージョン（ＦＤ）８０６が設けられている。垂直駆動回路８１０は、各画素トランジスタに対し、転送パルス（ＴＲＧ）、選択パルス（ＳＥＬ）、リセットパルス（ＲＳＴ）等を供給する。
【０００６】
まず、リセットトランジスタ８０４にＲＳＴが印加されると、フローティングディフュージョン８０６はリセットレベルとなる。次に、ＴＲＧを転送トランジスタ８０２に印加すると、フォトダイオード８０１に蓄積された光信号電荷がフローティングディフュージョン８０６に転送され、フローティングディフュージョン８０６の電圧はリセットレベルから光信号電荷量に応じて低下する。この電圧低下を増幅トランジスタ８０３と電流源８９１で構成されるソースフォロア回路により増幅し、ＳＥＬを選択トランジスタ８０５に印加することで、画素信号（ＶSIG）を列信号線８９０に出力する。次に、画素列ごとの列信号線８９０の出力端が接続されている画素信号読み出し回路８３０は、列信号線８９０から出力される１ライン分の画素信号を保持し、水平シフトレジスタ８４０の制御によって１ライン分の画素信号と補正用信号を順次水平方向に転送し、アナログフロントエンド（ＡＦＥ）８５０に出力する。
【０００７】
黒つぶれ及び縦線補正部８２０は、画素ダミーアンプトランジスタ８２１と画素ダミー選択トランジスタ８２２から構成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１２４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１で開示した従来技術の固体撮像装置８００は、補正用バイアス回路８２３から、各列に備えた画素ダミーアンプトランジスタ８２１のゲート電極に縦線補正用のバイアス電圧（画素電源電圧）を印加し、この画素ダミーアンプトランジスタ８２１の出力を縦線補正用信号として、列信号線８９０に読み出している。
【００１０】
しかしながら、有効画素領域８００Ａの各画素部に画素電源電圧を供給する配線は抵抗成分を有する。また、各列の列信号線８９０には電流源８９１により定電流が流れているため、上記配線の配線抵抗と当該定電流による、いわゆるＩＲドロップの影響により、画素電源電圧は画素列ごとに電位差を有する。
【００１１】
図２０は、画素電源電圧の電圧降下の一例を説明する図である。同図のように、画素電源電圧が、画素領域の一端に備えた画素電源バイアス回路９１０から各画素部へ供給されると、上記ＩＲドロップの影響により、上図のようにｍ列目とｎ列目とで画素電源電圧に電位差が生じる。そのため、列信号線９９０に出力される画素信号は、画素電源電圧の上記ＩＲドロップにより、リセットレベルが列ごとにばらついたシェーディング成分を有する。
【００１２】
一方、画素信号を縦線補正するため、補正用バイアス回路９２３から各画素列の縦線及び黒つぶれ補正部の画素ダミーアンプトランジスタ９２１のゲート電極に対し、画素信号電圧に対応したバイアス電圧が印加される。しかし、上記バイアス電圧は、全列に対して共通に印加されるため、ｍ列目とｎ列目とで同電位の縦線補正用信号が列信号線９９０へ出力される。
【００１３】
よって、特許文献１で開示した従来技術では、後段の出力処理部８７０にて、画素列ごとに、画素信号から縦線補正用信号を減算しても、画素電源電圧のＩＲドロップによるシェーディング成分を除去することができない。このため、より高精度な縦線補正を行うことが出来ないという課題を有している。
【００１４】
上記課題を鑑み、本発明は、各画素列での画素電源電圧変動に起因するシェーディングを発生させず、より高精度な縦線補正を行うことにより優れた画像特性を得ることが出来る固体撮像装置及びカメラを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、行列状に配置された複数の画素部と、画素列ごとに設けられた複数の列信号線と、前記複数の画素部のそれぞれから出力された画素信号を補正する補正信号を生成する電圧生成回路と、前記複数の列信号線を経由して入力された前記画素信号と前記補正信号とを演算して縦線補正された画素信号を出力する出力回路とを備え、前記複数の画素部のそれぞれは、受光強度に応じた信号電荷を発生する受光素子と、ゲート電極に前記信号電荷に応じた信号電圧が印加されることにより当該信号電圧を増幅して、対応する列信号線に前記画素信号を出力する画素信号増幅トランジスタと、前記画素信号増幅トランジスタのゲート電極と画素電源電圧との間に配置されたリセットトランジスタとを有し、前記電圧生成回路は、前記複数の列信号線のそれぞれに対応して設けられ、ゲート電圧を増幅して当該ゲート電圧に応じた前記補正信号を生成する補正信号増幅トランジスタと、前記複数の列信号線のそれぞれに対応して設けられ、前記補正信号増幅トランジスタと、対応する列信号線との間に設けられ、前記補正信号を当該列信号線に出力する、または出力しないを選択する補正信号選択トランジスタとを有し、前記電圧生成回路は、前記補正信号増幅トランジスタのゲート電極に、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタに供給される画素電源電圧が供給されることにより、前記画素列に設けられた列信号線に補正信号を出力することを特徴とする。
【００１６】
本態様によれば、画素信号の電位成分でありリセット電圧である画素電源電圧と、縦線補正信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができ、画素列ごとの画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
【００１７】
また、前記補正信号増幅トランジスタのゲート電極と、前記補正信号増幅トランジスタのソース電極及びドレイン電極の一方とは、当該補正信号増幅トランジスタと同じ画素列に配置された画素部のリセットトランジスタと、画素電源電圧を供給する電源線とを接続する配線上に接続されており、前記補正信号増幅トランジスタのソース電極及びドレイン電極の他方は、前記補正信号スイッチトランジスタに接続されていてもよい。
【００１８】
本態様によれば、補正信号の大きさを決定する補正信号増幅トランジスタのゲート電極が、同画素列のリセットトランジスタと電源線とを接続する配線上に接続されるので、画素信号の電位成分である画素電源電圧と縦線補正信号の電位成分である画素電源電圧とを精度よく一致させることが可能となる。よって、画素列ごとの画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
【００１９】
また、前記画素信号増幅トランジスタと前記補正信号増幅トランジスタとは、同じ種類のトランジスタであることが好ましい。
【００２０】
本態様では、例えば、画素信号増幅トランジスタ及び補正信号増幅トランジスタのプロセス工程が同一であること、例えばイオン種などが同一であること、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすること、により、増幅トランジスタのゲート−ソース間の電圧降下成分のばらつきを相殺することが可能となる。よって、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号から増幅トランジスタのゲート−ソース間の電圧降下成分を排除することも可能となる。
【００２１】
また、さらに、前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタ及び前記補正信号増幅トランジスタに電流を供給するための電流源トランジスタと、前記複数の列信号線のそれぞれに対応して設けられ、前記画素信号増幅トランジスタと、対応する列信号線との間に設けられ、前記画素信号を当該列信号線に出力するタイミングを制御する画素信号選択トランジスタとを備え、前記画素信号選択トランジスタと前記補正信号選択トランジスタとは、同じ種類のトランジスタであることが好ましい。
【００２２】
本態様では、例えば、画素信号選択トランジスタ及び補正信号選択トランジスタのプロセス工程が同一であること、例えばイオン種などが同一であること、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすること、により、選択トランジスタのゲート−ソース間の電圧降下成分のばらつきを相殺することが可能となる。よって、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号から選択トランジスタのゲート−ソース間の電圧降下成分を排除することも可能となる。
【００２３】
また、前記補正信号増幅トランジスタは、前記複数の列信号線のそれぞれに対して、複数個並列に配置されていることが好ましい。
【００２４】
本態様によれば、補正信号増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。
【００２５】
また、さらに、前記電圧生成回路と前記出力回路との間に設けられ、前記複数の列信号線から出力される一行分の前記画素信号及び前記補正信号を保持し、所定のタイミングで前記一行分の前記画素信号及び前記補正信号を前記出力回路へ出力する列信号処理回路を備え、前記列信号処理回路は、前記複数の列信号線のそれぞれに対応して設けられ、画素列ごとの前記画素信号及び前記補正信号をＡＤ変換する列ＡＤ変換器を備えることが好ましい。
【００２６】
本態様によれば、画素列ごとの縦線補正信号を同時並列にＡＤ変換できるため、縦線補正信号の読み出し期間を短縮することが可能となる。
【００２７】
また、さらに、前記補正信号増幅トランジスタのゲート電極にバイアス電圧を供給するバイアス回路と、前記補正信号増幅トランジスタのゲート電極に供給する電圧を、前記画素電源電圧と前記バイアス電圧とで切り替えるスイッチ回路とを備え、前記列信号処理回路は、前記複数の列信号線のそれぞれに対応して前記電圧生成回路と前記出力回路との間に設けられ、前記スイッチ回路の切り替えにより前記補正信号増幅トランジスタのゲート電極に前記バイアス電圧が印加されている期間に、前記補正信号増幅トランジスタで生成された補正信号である黒つぶれ判定信号と、前記画素信号増幅トランジスタから出力された画素信号とを比較する信号比較回路と、前記複数の列信号線のそれぞれに対応して設けられ、前記信号比較回路が比較した結果に基づいて、前記画素信号に対応した画素部が黒つぶれ発生状態か否かを判定し、黒つぶれ発生状態でないと判定した場合は、前記画素信号を前記出力回路に出力し、黒つぶれ発生状態であると判定した場合は、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力する信号置換回路とを備えてもよい。
【００２８】
本態様によれば、画素信号の電位成分でありリセット電圧である画素電源電圧と、黒つぶれ判定信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができ、縦線補正に加え、黒つぶれ補正も高い精度で両立させることが出来る。
【００２９】
また、前記信号比較回路は、前記画素信号増幅トランジスタから出力された画素信号の電圧から前記補正信号増幅トランジスタで生成された黒つぶれ判定信号の電圧を減算することにより比較し、前記信号置換回路は、前記信号比較回路により減算された結果である差分値を入力し、前記差分値が所定の閾値以下である場合には、前記画素信号に対応した画素部が黒つぶれ発生状態でないと判定し、当該画素信号を前記出力回路に出力し、前記差分値が所定の閾値より大きい場合には、前記画素信号に対応した画素部が黒つぶれ発生状態であると判定し、前記画素信号を黒つぶれ補正信号に置換して、当該黒つぶれ補正信号を前記出力回路に出力してもよい。
【００３０】
本態様によれば、列信号線ごとに変動する画素電源電圧成分を含む画素信号と、列信号線ごとに変動する画素電源電圧成分を含む黒つぶれ判定信号との差分値をもって、黒つぶれ発生状態を判断する場合、当該差分値には画素電源電圧の列ごとの変動成分が相殺されているので、高精度な黒つぶれ補正を行うことが可能となる。
【００３１】
また、本発明は、上記のような特徴を有する固体撮像装置として実現することができるだけでなく、このような固体撮像装置を備えるカメラとしても、上記と同様の構成と効果がある。
【発明の効果】
【００３２】
本発明の固体撮像装置によれば、画素信号の電位成分である画素電源電圧と、縦線補正信号の電位成分である画素電源電圧とを、画素列ごとに等しくすることができる。よって、画素列ごとの画素電源電圧変動に起因するシェーディングを抑制でき、より高精度な縦線補正を実現し、画質の向上を図ることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係る固体撮像装置の構成ブロック図である。
【図２】本発明の実施の形態１に係る固体撮像装置の回路構成図である。
【図３】本発明の実施の形態に係る出力回路の構成ブロック図である。
【図４】本発明の実施の形態１に係る固体撮像装置の同期信号のタイミングチャートである。
【図５】画素信号出力期間における各制御信号のタイミングチャートである。
【図６】ブランキング期間における各制御信号のタイミングチャートである。
【図７】本発明の実施の形態１に係る第１の変形例を示す固体撮像装置の回路構成図である。
【図８】本発明の実施の形態１に係る第２の変形例を示す固体撮像装置の回路構成図である。
【図９】本発明の実施の形態２に係る固体撮像装置の構成ブロック図である。
【図１０】本発明の実施の形態２に係る固体撮像装置の回路構成図である。
【図１１】本発明の実施の形態２に係る固体撮像装置の列回路及び列信号処理回路の回路構成図である。
【図１２】列回路の有する反転増幅器の回路構成の一例を示す図である。
【図１３】本発明の実施の形態２に係る固体撮像装置の同期信号のタイミングチャートである。
【図１４】縦線補正を実施するブランキング期間における各制御信号のタイミングチャートである。
【図１５】黒つぶれ補正を実施する画素信号出力期間における各制御信号のタイミングチャートである。
【図１６】本発明の実施の形態２の変形例を示す固体撮像装置の回路構成図である。
【図１７】本発明の実施の形態３に係る固体撮像装置の構成ブロック図である。
【図１８】本発明の実施の形態４に係る撮像装置（カメラ）の構成を示すブロック図である。
【図１９】特許文献１に開示された従来技術の固体撮像装置を示すブロック図である。
【図２０】画素電源電圧の電圧降下の一例を説明する図である。
【発明を実施するための形態】
【００３４】
（実施の形態１）
以下、本発明の実施の形態１に係る固体撮像装置について、図面を参照して詳細に説明する。
【００３５】
図１は、本発明の実施の形態１に係る固体撮像装置の構成ブロック図である。
【００３６】
同図に記載された固体撮像装置３００は、複数の画素部１が行列状に配置された画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９０と、電圧生成回路２３１と、電流源回路１９１と、列信号処理回路２５０と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とを備える。
【００３７】
画素電源バイアス回路１０は、画素部１に電源電圧を供給する機能を有する。
【００３８】
列信号線１９０は、列毎に画素信号と縦線補正信号を読み出す機能を有する。
【００３９】
電圧生成回路２３１は、縦線補正を行うための補正信号である縦線補正信号を画素列ごとに生成し、列信号線１９０に出力する機能を有する。
【００４０】
電流源回路１９１は、画素アレイ１００の各画素部１で生成された画素信号と、電圧生成回路２３１で生成された縦線補正信号とを、列毎に増幅する増幅部を含む。
【００４１】
列信号処理回路２５０は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号及び縦線補正信号を保持する機能を有する。
【００４２】
水平走査回路１４０は、列信号処理回路２５０に保持された一行分の画素信号及び縦線補正信号を順次選択し、出力回路２００へ読み出す機能を有する。
【００４３】
垂直走査回路１１０は、行単位で画素のリセット動作、電荷の蓄積動作、及び読み出し動作を制御する機能を有する。
【００４４】
また、出力回路２００はアナログフロントエンド（ＡＦＥ）、Ａ／Ｄコンバータ（ＡＤＣ）、縦線補正回路、出力信号処理回路で構成され、画素信号から縦線補正信号を減算し、縦線補正を行う機能を有する。
【００４５】
図２は、本発明の実施の形態１に係る固体撮像装置の回路構成図である。同図には、２次元状に画素部１が配置された（図２には一行分の画素部１が描かれている）画素アレイ１００、電圧生成回路２３１、及び電流源回路１９１の回路構成が示されている。
【００４６】
画素アレイ１００内の全ての画素部１には、画素電源バイアス回路１０より、画素電源電圧が供給される。画素部１は、光電変換により光信号電荷を生成する受光素子であるフォトダイオード（画素）１０１と、フォトダイオード１０１の光信号電荷を信号電圧に変換するフローティングディフュージョン（ＦＤ）１０６と、フォトダイオード１０１の光信号電荷をフローティングディフュージョン１０６に転送する転送トランジスタ１０２と、フローティングディフュージョン１０６の信号電圧をリセットするためのリセットトランジスタ１０４と、フローティングディフュージョン１０６の信号電圧を増幅する増幅トランジスタ１０３と、画素行ごとに画素を選択して画素信号を列信号線１９０に出力する画素信号選択トランジスタである選択トランジスタ１０５とを備える。
【００４７】
また、リセットパルス信号（以下、ＲＳＴと記すことがある。）、転送パルス信号（以下、ＴＲＡＮと記すことがある。）、及び選択パルス信号（以下、ＳＥＬと記すことがある。）は、図１に記載された垂直走査回路１１０から各画素部１へ供給される。
【００４８】
ここで、画素部１の受光動作から画素信号出力動作までを説明する。
【００４９】
まず、リセットトランジスタ１０４にＲＳＴを印加することにより、フローティングディフュージョン１０６はリセットレベルとなる。
【００５０】
次に、ＴＲＡＮを転送トランジスタ１０２に印加すると、フォトダイオード１０１に蓄積された光信号電荷がフローティングディフュージョン１０６に転送され、フローティングディフュージョン１０６の電圧は光信号電荷量に応じて低下する。
【００５１】
最後に、この電圧低下を画素信号増幅トランジスタである増幅トランジスタ１０３と電流源トランジスタ１５０で構成されるソースフォロア回路により増幅し、ＳＥＬを選択トランジスタ１０５に印加することで、画素信号（ＶSIG）を列信号線１９０に出力する。
【００５２】
また、電圧生成回路２３１は、画素列ごとに縦線補正信号を生成し、当該縦線補正信号を列信号線１９０に出力する。電圧生成回路２３１は、画素列ごとの列信号線１９０に対応して設けられた、縦線補正信号を出力する補正信号増幅トランジスタである増幅トランジスタ１０８と、当該縦線補正信号を列信号線１９０に出力する、または、出力しないを電気的に切り替える補正信号選択トランジスタである選択トランジスタ１０９とで構成されている。増幅トランジスタ１０８のゲート電極には、各列の画素部１に備えたリセットトランジスタ１０４に印加される画素部ごとの画素電源電圧Ｖｓ（ｋ）を、縦線補正用バイアスとして印加している。例えば、図２では、ｋ列の増幅トランジスタ１０８のゲート電極は、同じｋ列のリセットトランジスタ１０４のドレイン電極に接続されている。これにより、ｋ列の増幅トランジスタ１０８のゲート電極には、ｋ列の画素に供給される画素電源電圧Ｖｓ（ｋ）が直接印加される。
【００５３】
また、列信号処理回路２５０は、列信号線１９０から出力される一行分の画素信号及び縦線補正信号を保持し、図１に記載された水平走査回路１４０の制御によって１行分の画素信号及び縦線補正信号を出力回路２００へ転送する。出力回路２００は、画素信号から縦線補正信号を画素列ごとに減算し、縦線補正を行う。
【００５４】
なお、本実施の形態に係る固体撮像装置３００において、画素部１は、それぞれ１つのフォトダイオード、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造をとっている。しかし、本発明の固体撮像装置は、上記１画素１セル構造のほか、複数のフォトダイオードを含み、さらに、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは、すべてを単位セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。
【００５５】
また、本発明の固体撮像装置は、フォトダイオードが半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造であってもよいし、フォトダイオードが半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
【００５６】
次に、図３を用いて出力回路２００の詳細を説明する。
【００５７】
図３は、本発明の実施の形態に係る出力回路の構成ブロック図である。同図に記載された出力回路は、アナログフロントエンド回路（以下、ＡＦＥと記す。）２０２と、アナログデジタルコンバータ（以下、ＡＤＣと記す。）２０３と、縦線補正回路２０６と、出力信号処理回路２０７とを備える。
【００５８】
ＡＦＥ２０２は、図１に記載された列信号処理回路２５０から転送された画素信号及び縦線補正信号を、必要に応じてゲイン調整し、ＡＤＣ２０３へ出力する。ＡＤＣ２０３は、ＡＦＥ２０２からの画素信号及び縦線補正信号をデジタルデータに変換し、縦線補正回路２０６へ出力する。縦線補正回路２０６は、列メモリ２０４と減算器２０５から構成される。デジタルデータに変換された縦線補正信号は列メモリ２０４に記憶される。また、デジタルデータに変換された画素信号は、列メモリ２０４に記憶された縦線補正信号を減算器２０５にて減算されることにより、画素信号の縦線補正が実行される。縦線補正された画素信号は出力信号処理回路２０７へ出力され、出力信号処理回路２０７にて外部出力用の信号に変換される。
【００５９】
次に、本実施の形態に係る固体撮像装置の駆動方法を説明する。
【００６０】
図４は、本発明の実施の形態１に係る固体撮像装置の同期信号のタイミングチャートである。同図は、垂直同期信号及び水平同期信号の１フレーム期間における時間変化を表している。ここで、１フレーム期間は、垂直同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでの期間である。また、水平同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでを一行分の水平信号出力期間とする。
【００６１】
電圧生成回路２３１で生成された縦線補正信号は、図４に記載された、画素信号が選択されていないブランキング期間中に列信号線１９０へ出力される。ブランキング期間中は、電圧生成回路２３１の選択補正パルス信号（ＳＥＬ＿ＣＯＲＲＥＣＴ）をＨＩＧＨ状態にして選択トランジスタ１０９をオンし、画素部１のＳＥＬをＬＯＷ状態にして選択トランジスタ１０５をオフすることで、縦線補正用信号を列信号線１９０へ出力する。一方、画素信号出力期間中は、電圧生成回路２３１のＳＥＬ＿ＣＯＲＲＥＣＴをＬＯＷ状態にして選択トランジスタ１０９をオフし、画素部１のＳＥＬをＨＩＧＨ状態にして選択トランジスタ１０５をオンすることで、画素信号を列信号線１９０へ出力する。
【００６２】
図５は、画素信号出力期間における各制御信号のタイミングチャートである。具体的には、画素信号出力期間における一行分の水平信号出力期間の、リセットパルス信号、転送パルス信号、選択パルス信号、選択補正パルス信号、及び列信号線１９０の電位の時間変化を示している。同図において、画素信号出力期間中は、選択トランジスタ１０５がオンし、選択トランジスタ１０９がオフするため、ＳＥＬはＨＩＧＨ固定、ＳＥＬ＿ＣＯＲＲＥＣＴはＬＯＷ固定としている。
【００６３】
ここで、画素電源電圧をＶDDCELL、画素信号をＶSIG、増幅トランジスタ１０３及び電流源回路１９１からなるソースフォロア回路で発生するばらつき信号をＶα、選択トランジスタ１０５のドレイン−ソース間の電圧降下分をＶDS1、ソースフォロア動作による増幅トランジスタ１０３のゲート−ソース間の電圧降下分をＶTH1とする。図５に記載された時刻ｔ０１から時刻ｔ０２の期間では、画素部１のリセットトランジスタ１０４に印加されるＲＳＴをＨＩＧＨ状態とすることにより、列信号線１９０は、
ＶDDCELL−Ｖα−ＶTH1−ＶDS1              （式１）
の電位にリセットされる。
【００６４】
時刻ｔ０２から時刻ｔ０３の期間では、転送トランジスタ１０２に印加されるＴＲＡＮをＨＩＧＨ状態にすることにより、フォトダイオード１０１に蓄積された光信号電荷に相当する信号ＶSIGの分だけ、列信号線１９０の電圧は下がる。よって、列信号線１９０の画素信号電位は、
ＶDDCELL−ＶSIG−Ｖα−ＶTH1−ＶDS1            （式２）
と表すことができる。
【００６５】
図６は、ブランキング期間における各制御信号のタイミングチャートである。具体的には、ブランキング期間における一行分の水平信号出力期間の、リセットパルス信号、転送パルス信号、選択パルス信号、選択補正パルス信号、及び列信号線１９０の電位の時間変化を示している。同図において、ブランキング期間中は、選択トランジスタ１０５をオフし、選択トランジスタ１０９をオンするため、ＳＥＬはＬＯＷ固定、ＳＥＬ＿ＣＯＲＲＥＣＴはＨＩＧＨ固定としている。また、ＲＳＴ、ＴＲＡＮは、各々ＬＯＷ固定としている。
【００６６】
ここで、増幅トランジスタ１０８と電流源回路１９１からなるソースフォロア回路で発生するばらつき信号をＶβ、選択トランジスタ１０９のドレイン−ソース間の電圧降下分をＶDS2、ソースフォロア動作による増幅トランジスタ１０８のゲート−ソース間の電圧降下分をＶTH2とする。ブランキング期間中における列信号線１９０の縦線補正用信号電位は、
ＶDDCELL−Ｖβ−ＶTH2−ＶDS2                  （式３）
と表すことができる。
【００６７】
よって、縦線補正された画素信号の電位は、後段の出力回路２００にて、上記画素出力信号電位（式２）から上記縦線補正用信号電位（式３）を、列ごとに減算すればよく、
（ＶDDCELL−ＶSIG−Ｖα−ＶTH1−ＶDS1）−（ＶDDCELL−Ｖβ−ＶTH2−ＶDS2）    
（式４）
と表わされる。ここで、増幅トランジスタ１０８と増幅トランジスタ１０３、及び、選択トランジスタ１０９と選択トランジスタ１０５に、それぞれ同種のトランジスタを用いる場合、ＶTH1＝ＶTH2、ＶDS1＝ＶDS2となり、式４で表された、縦線補正された画素信号の電位は、
ＶSIG−（Ｖα−Ｖβ）                （式５）
となる。ここで、式５では、画素電源電圧ＶDDCELL成分が消去されている。これは、画素部１に供給される画素電源電圧ＶDDCELL（図２記載のＶｓ（ｋ））と、当該画素部１と同列に配置された増幅トランジスタ１０８に供給される画素電源電圧ＶDDCELL（図２記載のＶｓ（ｋ））とが、同じ値を有するように、画素電源バイアス回路１０に接続された共通電源線とリセットトランジスタ１０４との接続点、及び共通電源線と増幅トランジスタ１０８との接続点を列毎に設けていることによるものである。この結果、式２で表された画素信号電位の成分であるＶDDCELLと、式３で表された縦線補正信号電位の成分であるＶDDCELLとを等しくすることができ、画素電源電圧変動の影響によるシェーディング成分を抑制でき、効果的な縦線補正を実現することができる。
【００６８】
また、式５では、選択トランジスタのドレイン−ソース間の電圧降下分ＶDS1成分、及び増幅トランジスタ１０３のゲート−ソース間の電圧降下分ＶTH1成分が消去されている。これは、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５に、各々同種のトランジスタを用いることにより実現される。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、上述した、画素電源電圧変動の影響によるシェーディング成分の抑制に加え、補正後の画素信号からＶTH及びＶDS成分を排除することも可能となる。
【００６９】
上述したように、本実施の形態では、画素信号から縦線補正信号を出力回路２００にて減算することにより、画素信号のばらつき成分が抑制された縦線補正が実行される。すなわち、列信号線１９０に出力される信号が含んでいる、画素列ごとの画素信号のばらつき成分Ｖαを低減することが出来る。また、増幅トランジスタ１０８のゲート電極に画素列ごとの画素電源電圧が印加されるので、式５で示される補正後の画素信号から画素電源電圧ＶDDCELLの成分が排除される。よって、列信号線１９０に出力される縦線補正信号により、画素列ごとの画素信号のばらつき成分Ｖαの低減に加えて、画素電源電圧変動による画素信号のシェーディング成分を低減することが可能となる。
【００７０】
これによって、縦線の画像不良の主な原因である増幅トランジスタ１０３と電流源トランジスタ１５０で構成されるソースフォロア回路の画素列ごとの出力信号ばらつきを改善し、さらに、画素信号から縦線補正信号を出力回路２００で列ごとに減算することにより、従来技術では対応できていなかった、画素電源電圧変動によるシェーディング成分を除去し、従来技術よりも高精度な縦線補正を実現することができる。
【００７１】
なお、本発明の実施の形態１に係る固体撮像装置において、出力回路２００は、ＡＦＥ２０２、ＡＤＣ２０３、縦線補正回路２０６、及び出力信号処理回路２０７から構成されると説明したが、ＡＤＣ２０３を内蔵しない場合には、アナログアンプを含む出力処理回路のみを備え、外部の別ＩＣにＡＦＥ、ＡＤＣ、及び縦線補正回路２０６を備えても良い。
【００７２】
図７は、本発明の実施の形態１に係る第１の変形例を示す固体撮像装置の回路構成図である。同図に記載された固体撮像装置３０１は、２次元状に画素部１が配置された（図７には一行分の画素部１が描かれている）画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９０と、電圧生成回路２３２と、電流源回路１９１と、列信号処理回路２５０と、出力回路２００とを備える。同図に記載された固体撮像装置３０１は、図２に記載された固体撮像装置３００と比較して、電圧生成回路２３２の有する増幅トランジスタ１１８の構成のみが異なる。以下、固体撮像装置３００と同じ点は説明を省略し、異なる点のみ説明する。
【００７３】
電圧生成回路２３２は、増幅トランジスタを一画素列内に複数個並列に備えた増幅トランジスタ１１８と、選択トランジスタ１０９とを備える。この構成により、縦線補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個〜数十個程度の並列配置が好ましい。
【００７４】
図８は、本発明の実施の形態１に係る第２の変形例を示す固体撮像装置の回路構成図である。同図に記載された固体撮像装置３０２は、複数の画素部２が行列状に配置された画素アレイ１２１と、画素電源バイアス回路１０と、列信号線１９０と、列選択スイッチ２２０と、電圧生成回路２３１と、電流源回路１９１と、列信号処理回路２５０と、出力回路２００とを備える。同図に記載された固体撮像装置３０２は、図３に記載された固体撮像装置３００と比較して、画素部２が選択トランジスタを有さず、列選択スイッチ２２０が付加されている点が異なる。以下、固体撮像装置３００と同じ点は説明を省略し、異なる点のみ説明する。
【００７５】
画素部２は、選択トランジスタを備えていない。このように、画素部内に選択トランジスタを備えない場合、各列に備えた画素部２と電圧生成回路２３１との間に列選択スイッチ２２０が配置されている。列選択スイッチ２２０は、列信号線１９０に挿入され列ごとに配置された選択トランジスタ２２１を有する。選択トランジスタ２２１には、選択トランジスタ１０９と同種のトランジスタを用いることが好ましい。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ２２１とのＶDSを同じにすることができ、式５で示された、補正後の画素信号からＶTH及びＶDS成分を排除することが可能となる。なお、ブランキング期間中は、ＳＥＬ＿ＡをＬＯＷ固定にして選択トランジスタ２２１をオフするよう制御し、画素信号が列信号線１９０に出力されないようにする。
【００７６】
上述した本実施の形態の第２の変形例の構成によれば、画素部ごとに選択トランジスタを備えないことで、選択トランジスタ間のオン抵抗ばらつきを抑制し、縦線補正の精度を一層高めることができる。
【００７７】
なお、本実施の形態の第１の変形例と第２の変形例との特徴的な部分の双方を備えた固体撮像装置も本発明の実施の形態１に含まれる。つまり、上記第２の変形例のように、画素部内に選択トランジスタを備えない場合であっても、図７に記載された、上記第１の変形例に係る増幅トランジスタ１１８を備えてもよい。これにより、縦線補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正の精度を一層高めることができる。ただし、並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個〜数十個程度の並列配置が好ましい。
【００７８】
（実施の形態２）
以下、図面を参照しながら、本発明の実施の形態２に係る固体撮像装置を説明する。なお、以下の説明では本発明の実施の形態１と異なる部分を中心に説明する。
【００７９】
図９は、本発明の実施の形態２に係る固体撮像装置の構成ブロック図である。同図に記載された固体撮像装置４００は、複数の画素部１が行列状に配置された画素アレイ１００と、画素電源バイアス回路１０と、列信号線１９２と、縦線補正電圧の生成及び黒つぶれ判定を行う電圧生成回路２３３と、電流源回路１９１と、黒つぶれ補正用バイアス回路１２５と、列信号増幅及び黒つぶれ判定を行う列回路２４１と、列信号処理回路２５１と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とを備える。画素アレイ１００と、電流源回路１９１と、水平走査回路１４０と、垂直走査回路１１０と、出力回路２００とは図１記載のものと同一である。
【００８０】
電圧生成回路２３３は、実施の形態１で述べた縦線補正用信号に加え、黒つぶれ判定信号を画素列ごとに生成する機能を有する。
【００８１】
黒つぶれ補正用バイアス回路１２５は、黒つぶれ判定信号生成に必要となるバイアス電圧を生成する機能を有する。
【００８２】
列回路２４１は、画素部１の増幅トランジスタ１０３と電流源回路１９１の電流源トランジスタ１５０で構成されるソースフォロア回路で増幅された画素信号を、画素列ごとに、さらに増幅する機能、及び、画素信号の黒つぶれ発生有無を判定する機能を有する。
【００８３】
列信号処理回路２５１は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号と縦線補正信号を保持する機能と、黒つぶれが発生した場合、画素信号を黒つぶれ補正信号に置換する機能を有する。
【００８４】
図１０は、本発明の実施の形態２に係る固体撮像装置の回路構成図である。同図には、一行分の画素アレイ１００、電圧生成回路２３３、及び電流源回路１９１の回路構成図が示されている。
【００８５】
画素アレイ１００内の全ての画素部１は、画素電源バイアス回路１０より、画素電源電圧が供給される。画素部１は、光電変換により光信号電荷を生成するフォトダイオード１０１と、フォトダイオード１０１の光信号電荷を信号電圧に変換するフローティングディフュージョン１０６と、フォトダイオード１０１の光信号電荷をフローティングディフュージョン１０６に転送する転送トランジスタ１０２と、フローティングディフュージョン１０６の信号電圧をリセットするためのリセットトランジスタ１０４と、フローティングディフュージョン１０６の信号電圧を増幅する増幅トランジスタ１０３と、画素行ごとに画素を選択して画素信号を列信号線１９２に出力する選択トランジスタ１０５とを備える。
【００８６】
また、各画素に対してＲＳＴ、ＴＲＡＮ、及びＳＥＬが図９に記載の垂直走査回路１１０から各画素部１へ供給される。
【００８７】
ここで、画素部１の受光動作から画素信号出力動作までを説明する。
【００８８】
まず、リセットトランジスタ１０４にＲＳＴを印加することにより、フローティングディフュージョン１０６はリセットレベルとなる。
【００８９】
次に、ＴＲＡＮを転送トランジスタ１０２に印加すると、フォトダイオード１０１に蓄積された光信号電荷がフローティングディフュージョン１０６に転送され、フローティングディフュージョン１０６の電圧は光信号電荷量に応じて低下する。
【００９０】
最後に、この電圧低下を増幅トランジスタ１０３と電流源トランジスタ１５０で構成されるソースフォロア回路により増幅し、ＳＥＬを選択トランジスタ１０５に印加することで、画素信号（ＶSIG）を列信号線１９２に出力する。
【００９１】
電圧生成回路２３３は、実施の形態１で述べた縦線補正信号を画素列ごとに生成するのに加え、黒つぶれ判定信号を画素列ごとに生成し、列信号線１９２に出力する機能を有する。この電圧生成回路２３２の構成、動作については後述する。
【００９２】
列回路２４１は、増幅トランジスタ１０３と電流源トランジスタ１５０とで構成されるソースフォロア回路により増幅された画素信号を画素列ごとに、さらに増幅する機能を有する。さらに、画素信号と黒つぶれ判定信号とを比較演算する機能とを有する。よって、列回路２４１は、画素列ごとに上記機能を有する比較回路を有する。この列回路２４１の構成、動作については後述する。
【００９３】
列信号処理回路２５１は、画素列ごとのオフセットばらつきを減算し、１行分の画素信号及び縦線補正信号を保持する機能と、黒つぶれが発生した場合、画素信号を黒つぶれ補正信号に置換する機能とを有する。この列信号処理回路２５１の構成、動作については後述する。
【００９４】
列信号処理回路２５１に保持された画素信号及び縦線補正信号は、図９記載の水平走査回路１４０の制御により１行ごとに出力回路２００へ転送される。出力回路２００は、画素信号から縦線補正信号を画素列ごとに減算し、縦線補正を行う。
【００９５】
次に、電圧生成回路２３３の構成、動作について説明する。図１０に記載されたように、電圧生成回路２３３は、画素列ごとの列信号線１９２に対応して設けられた、縦線補正信号及び黒つぶれ判定信号を出力する増幅トランジスタ１０８と、縦線補正信号および黒つぶれ補正信号を列信号線１９２に出力する、出力しないを電気的に切り替える選択トランジスタ１０９と、スイッチトランジスタ１１２と、スイッチトランジスタ１１１とで構成されている。
【００９６】
本実施の形態では、スイッチトランジスタ１１２とスイッチトランジスタ１１１のオンオフを制御することにより、増幅トランジスタ１０８のゲート電極に印加する電圧を縦線補正時と黒つぶれ補正時とで切り替え、縦線補正と黒つぶれ補正の両方を実現する。スイッチトランジスタ１１２とスイッチトランジスタ１１１は、増幅トランジスタ１０８のゲート電極に供給する電圧を、画素電源電圧とバイアス電圧とで切り替えるスイッチ回路を構成する。
【００９７】
縦線補正時には、ＳＥＬ＿ＶＤＤＣＥＬＬをＬＯＷ状態にしてスイッチトランジスタ１１２をオンし、ＳＥＬ＿ＢＩＡＳを  ＬＯＷ状態にしてスイッチトランジスタ１１１をオフして動作させる。スイッチトランジスタ１１２にはＰＭＯＳ型のトランジスタを用いることにより、増幅トランジスタ１０８のゲートに供給される電圧が画素電源電圧と等しくなり、縦線補正精度を高めることができる。
【００９８】
すなわち、この動作により、増幅トランジスタ１０８のゲート電極には画素列ごとの画素電源電圧が印加され、列信号線１９２に縦線補正用信号が出力される。なお、縦線補正についての動作詳細については実施の形態１と同じである。
【００９９】
一方、黒つぶれ補正時には、ＳＥＬ＿ＶＤＤＣＥＬＬをＨＩＧＨ状態にしてスイッチトランジスタ１１２をオフし、ＳＥＬ＿ＢＩＡＳを  ＨＩＧＨ状態にしてスイッチトランジスタ１１１をオンして動作させる。このように動作させることで、増幅トランジスタ１０８のゲート電極には黒つぶれ補正用バイアスが黒つぶれ補正用バイアス回路１２５から印加され、列信号線１９２に黒つぶれ判定信号が出力される。
【０１００】
このように駆動させることで、縦線補正時と黒つぶれ補正時の各々の期間において、電圧生成回路２３３から列信号線１９２に出力する補正電圧を切り替えることができる。
【０１０１】
また、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５は各々同種のトランジスタを用いることが好ましい。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ１０５とのＶDSを同じにすることができる。
【０１０２】
次に、本実施の形態に係る黒つぶれ補正の詳細について説明する。黒つぶれ判定信号は、電圧生成回路２３３にて生成され、列回路２４１にて黒つぶれ発生有無の判定が実行される。黒つぶれが発生していない場合、画素信号は出力回路２００に読み出される。一方、黒つぶれが発生した場合、画素信号は列信号処理回路２５１にて黒つぶれ補正信号に置換され、出力回路２００に読み出される。つまり、従来技術での黒つぶれ補正は、列信号線１９２のリセット電圧を補正用トランジスタの出力電圧で置換するのに対し、本実施の形態に係る黒つぶれ補正では、列信号処理回路２５１にて画素信号が、黒つぶれ補正信号に置換される。
【０１０３】
ここで、黒つぶれ判定電圧の生成について説明する。画素電源電圧をＶDDCELL、画素信号をＶSIG、選択トランジスタ１０５のドレイン−ソース間の電圧降下分をＶDS3、ソースフォロア動作による増幅トランジスタ１０３のゲート−ソース間の電圧降下分をＶTH1とすると、画素信号出力時における列信号線１９２の画素出力信号電位は、
ＶDDCELL−ＶSIG−ＶTH1−ＶDS3          （式６）
と表すことができる。また、黒つぶれ補正用バイアス回路１２５から増幅トランジスタ１０８のゲートに供給される電圧を（ＶDDCELL−ＶBIAS）、選択トランジスタ１０９のドレイン−ソース間の電圧降下分をＶDS4とすると、黒つぶれ判定時における列信号線１９２の黒つぶれ判定信号電位は、
ＶDDCELL−ＶBIAS−ＶTH2−ＶDS4          （式７）
と表すことができる。
【０１０４】
次に、黒つぶれ判定動作について説明する。黒つぶれ判定は画素部から列信号線１９２に出力される画素出力信号と、黒つぶれ判定時における列信号線１９２の黒つぶれ判定信号とを時系列に比較することで行い、画素部の黒つぶれ有無を判定する。ここで、式６と式７との電圧差分は、
ＶSIG＋ＶTH1＋ＶDS3−（ＶBIAS＋ＶTH2＋ＶDS4）（式８）
と表すことができる。また、増幅トランジスタ１０８と増幅トランジスタ１０３、及び選択トランジスタ１０９と選択トランジスタ１０５は、各々同種のトランジスタを用いているため、ＶTH1＝ＶTH2、ＶDS3＝ＶDS4となり、式８で表された黒つぶれ判定信号電位は、
ＶSIG−ＶBIAS                          （式９）
と表せる。黒つぶれが発生していない時、フォトダイオードから出力される最大飽和信号をＶSATとすると、ＶSIGの範囲は０≦ＶSIG≦ＶSATとなる。一方、黒つぶれが発生している時、ＶSATに加え、高輝度光による信号成分がＶSATに加算されるため、高輝度光による信号成分をＶBLACKとすると、
ＶSIG＝ＶSAT＋ＶBLACK                （式１０）
と表せる。
【０１０５】
したがって、ＶBIASを、ＶSAT＜ＶBIAS＜（ＶSAT＋ＶBLACK）の範囲で設定することで、黒つぶれ判定を実施できる。黒つぶれが発生していない場合、ＶSAT＜ＶBIASとなるため、黒つぶれ判定信号は（ＶSIG−ＶBIAS）＞０となる。一方、黒つぶれが発生した場合、ＶSAT＞ＶBIASとなるため、黒つぶれ判定信号は（ＶSIG−ＶBIAS）＜０となる。
【０１０６】
また、本発明の構成では、画素信号の読み出しと黒つぶれ判定を時系列に行うため、画素リセット時、および画素読み出し時の列信号線の電位差を発生させず黒つぶれ判定を実施できる。画素リセット時、および画素読み出し時に黒つぶれ判定動作の影響がないため、列信号線の電位変動に起因する縦線の発生を抑制することができる。
【０１０７】
図１１は、本発明の実施の形態２に係る固体撮像装置の列回路及び列信号処理回路の回路構成図である。同図より、黒つぶれ判定動作は、前述したように、列回路２４１にて（ＶSIG−ＶBIAS）の正負を判定することで行う。列回路２４１は、増幅トランジスタ１０８で生成された補正信号である黒つぶれ判定信号と、増幅トランジスタ１０３から出力された画素信号とを比較する信号比較回路である。列回路２４１は反転増幅器２４２、アンプ入力容量２４３、アンプフィードバック容量２４４、アンプリセットトランジスタ２４５、列信号増幅と黒つぶれ判定動作を切り替えるスイッチトランジスタ２４６と、反転増幅器２４２の出力を選択し、列信号処理回路２５１へ出力するスイッチトランジスタ２５９から構成される。
【０１０８】
図１２は、列回路の有する反転増幅器の回路構成の一例を示す図である。同図に記載された反転増幅器２４２は、最も簡単な回路構成例であり、一般的に高利得のためのカスコード接続がなされる。なお、反転増幅器２４２は、差動トランジスタの回路構成をとってもよい。
【０１０９】
図１１に戻って列回路２４１の説明をする。画素信号読み出し時は、ＡＭＰＣＬをＨＩＧＨ状態にして、アンプリセットトランジスタ２４５を常にオンにする。アンプリセットトランジスタ２４５をオンしてリセット電圧をクランプした状態で、画素のリセット信号を読み出し、その後ＡＭＰＣＬをＬＯＷ状態にしてアンプリセットトランジスタ２４５をオフした後に画素信号を読み出すことでリセット信号と画素信号の差分を出力する。また、アンプ入力容量２４３をＣ１、アンプフィードバック容量２４４をＣ２とすると、アンプのゲインはこの容量比Ｃ１／Ｃ２で決まる。一方、黒つぶれ判定時は、ＲＳ２をＬＯＷ状態にしてスイッチトランジスタ２４６を常にオフにする。これによりアンプのフィードバック動作ができなくなり、アンプの利得はＣ１／０となる。ただし、アンプ利得は反転増幅器２４２のオープンループゲイン以下となるため、数十倍〜数百倍までの有限の高利得を得ることができる。つまり、黒つぶれ判定として（ＶSIG−ＶBIAS）にわずかな電位差が生じても、その電位差を数十倍〜数百倍することにより、黒つぶれが発生していない場合と（ＶSIG−ＶBIAS＜０）、黒つぶれが発生した場合と（ＶSIG−ＶBIAS＞０）を精度よく判定する比較器として動作する。
【０１１０】
次に、列信号処理回路２５１における黒つぶれ信号置換動作について説明する。黒つぶれ信号の置換を行う信号置換回路２５３は、黒つぶれ判定回路が黒つぶれと判定した場合に、信号保持容量２５２で保持された信号電位をフォトダイオードの飽和信号ＶSAT以上の信号に相当する黒つぶれ補正信号（ＶCLIP電位）に置き換える回路である。スイッチトランジスタ２５４およびスイッチトランジスタ２５５は信号置換回路２５３の動作／非動作を制御するトランジスタである。信号置換回路２５３の動作時はＲＳ１をＨＩＧＨ状態にしてスイッチトランジスタ２５５をオフし、かつスイッチトランジスタ２５４をオンする。信号置換回路２５３の非動作時は、ＲＳ１をＬＯＷ状態にしてスイッチトランジスタ２５５をオンし、かつスイッチトランジスタ２５４をオフすることで置換トランジスタ２５６を常にオフし、置換動作が行われないようにする。このように、置換トランジスタ２５６のゲート電圧に応じて置換信号ＶCLIPを信号保持容量２５２に出力するか否かを判定する。
【０１１１】
また、非動作時には、スイッチトランジスタ２５５のオン状態により、置換トランジスタ２５６はオフとなる。一方、置換動作時には、スイッチトランジスタ２５４をオンし、黒つぶれ判定回路の判定信号をゲートに入力する。黒つぶれが発生している場合、（ＶSIG−ＶBIAS）＞０となる。反転増幅器２４２は反転アンプであるため、出力端２６０はＧＮＤ電位に近い値となる。すると、置換トランジスタ２５６はオンし、信号保持容量部の信号を飽和信号以上に相当する黒つぶれ補正信号（ＶCLIP電位）に置き換える。黒つぶれが発生していない状況では、（ＶSIG−ＶBIAS）＜０となることで、出力端２６０はＶDD電位付近になるため、置換トランジスタ２５６はオフした状態であり、置換動作は行われない。
【０１１２】
なお、信号置換回路２５３は、一例であり、特にこの回路構成に限定されるわけではない。例えば、信号保持容量２５２の信号を置き換えるのではなく、黒つぶれ判定信号を別の信号保持手段に保持してもよい。また保持する手段としてはアナログ信号として容量に保持してもよいし、デジタル信号に変換して黒つぶれ判定情報を保持してもよい。
【０１１３】
次に、図１３〜図１５を用いて本実施の形態に係る固体撮像装置の駆動方法、具体的には、縦線補正と黒つぶれ補正の両方を実施する動作について説明する。
【０１１４】
図１３は、本発明の実施の形態２に係る固体撮像装置の同期信号のタイミングチャートである。同図は、垂直同期信号及び水平同期信号の１フレーム期間における時間変化を表している。ここで、１フレーム期間は、垂直同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでの期間である。また、水平同期信号がＬＯＷ状態からＨＩＧＨ状態へパルスが立ち上がった時から、次にパルスが立ち上がるまでを一行分の水平信号出力期間とする。本実施の形態では、ブランキング期間に縦線補正を実施し、画素信号出力期間に黒つぶれ補正を実施する。
【０１１５】
図１４は、縦線補正を実施するブランキング期間における各制御信号のタイミングチャートである。具体的には、ブランキング期間における一行分の水平信号出力期間の、リセットパルス信号（以下、ＲＳＴと記す。）、転送パルス信号（以下、ＴＲＡＮと記す。）、選択パルス信号（以下、ＳＥＬと記す。）、選択補正パルス信号（以下、ＳＥＬ＿ＣＯＲＲＥＣＴと記す。）、選択バイアスパルス信号（以下、ＳＥＬ＿ＢＩＡＳと記す。）、選択電源パルス信号（以下、ＳＥＬ＿ＶＤＤＣＥＬＬと記す。）及び列信号線１９２の電位の時間変化を示している。図１４では、時刻ｔ２１から時刻ｔ２２の期間がブランキング期間中の１行分の水平信号出力期間である。また、ＲＳＴ、ＴＲＡＮは各々ＬＯＷ固定としている。ブランキング期間中は、ＳＥＬ＿ＶＤＤＣＥＬＬをＬＯＷ状態にしてスイッチトランジスタ１１２をオンし、ＳＥＬ＿ＢＩＡＳをＬＯＷ状態にしてスイッチトランジスタ１１１をオフすることで、増幅トランジスタ１０３のゲート電極には縦線補正用バイアスである画素列ごとの画素電源電圧が印加される。また、ＳＥＬ＿ＣＯＲＲＥＣＴをＨＩＧＨ状態にして選択トランジスタ１０９をオンし、ＳＥＬをＬＯＷ状態にして選択トランジスタ１０５をオフすることで、縦線補正信号を列信号線１９２へ出力する。縦線補正の詳細説明については、実施の形態１にて説明しているので、ここでは省略する。
【０１１６】
図１５は、黒つぶれ補正を実施する画素信号出力期間における各制御信号のタイミングチャートである。黒つぶれ補正時は、ＳＥＬ＿ＶＤＤＣＥＬをＨＩＧＨ状態にしてスイッチトランジスタ１１２をオフし、ＳＥＬ＿ＢＩＡＳをＨＩＧＨ状態にしてスイッチトランジスタ１１１をオンすることで、増幅トランジスタ１０８のゲートには、黒つぶれ補正用バイアス回路１２５より黒つぶれ補正用バイアスが印加される。
【０１１７】
まず、黒つぶれが発生しない状態の駆動タイミングについて説明する。
【０１１８】
時刻ｔ３１から時刻ｔ３２の期間では、ＲＳＴがＨＩＧＨ状態となり、電流源出力の列信号線１９２の電位は電源電圧（ＶDDCELL−ＶTH−ＶDS）の電圧にリセットされる。この期間はＡＭＰＣＬがＨＩＧＨ状態であることから、反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセット電圧にクランプされている。
【０１１９】
次に、時刻ｔ３２から時刻ｔ３３の期間では、ＴＲＡＮがＨＩＧＨ状態となり、フォトダイオード１０１に蓄積された信号に相当する信号ＶSIGの分だけ、列信号線１９２の電圧が下がり、列信号線１９２の電位は（ＶDDCELL−ＶTH−ＶDS−ＶSIG）となる。一方、反転増幅器２４２はリセット読み出し時にリセット電圧にクランプされていることから、反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセット電位に対してＶSIGにアンプゲインを乗じたＶSIG×ＧＡＩＮ＝ＶSIG0の分だけ高い電位状態となる。
【０１２０】
反転増幅器２４２の出力端の２６０の信号電位はアンプ負荷をカットするスイッチトランジスタ２５９を介して信号保持容量２５２に保持される。
【０１２１】
時刻ｔ３３から時刻ｔ３５の期間は、黒つぶれ判定期間である。ＲＳ２をＬＯＷ状態にすることで、スイッチトランジスタ２４６がオフし、反転増幅器２４２は数十から数百倍の高いゲインとなる。この状態でＡＭＰＣＬをＨＩＧＨ状態にすることで、列信号線１９２の電位状態をクランプし、反転増幅器２４２の出力端２６０の電位は再び反転増幅器２４２のリセット電位にクランプされる。
【０１２２】
時刻ｔ３４のタイミングでＳＥＬをＬＯＷ状態にすることで、黒つぶれ判定出力を列信号線１９２に出力することが可能となる。ＳＥＬをＬＯＷ状態にするとほぼ同時に、ＳＥＬ＿ＣＯＲＲＥＣＴをＨＩＧＨ状態にすることで、選択トランジスタ１０９をオンにする。選択トランジスタ１０９をオンすることで、黒つぶれ判定電圧（ＶDDCELL−ＶBIAS−ＶTH−ＶDS）の電位が列信号線１９２に読み出される。
【０１２３】
ここで、時刻ｔ３３から時刻ｔ３４の期間にて、列信号線１９２には（ＶDDCELL−ＶTH−ＶDS−ＶSIG）の電位がクランプされていることから、（ＶDDCELL−ＶTH−ＶDS−ＶSIG）と（ＶDDCELL−ＶBIAS−ＶTH−ＶDS）との差分電圧（ＶSIG−ＶBIAS）の電圧振幅に反転増幅器２４２のゲインを乗じた電位が反転増幅器２４２から出力される。列信号線１９２の電位は反転増幅器２４２のリセットレベルに（ＶSIG−ＶBIAS）×ＧＡＩＮ２の電圧が付与された電圧となる。ＧＡＩＮ２は数十から数百倍の高いゲインをとる。
【０１２４】
黒つぶれが発生していない状態では、（ＶSIG−ＶBIAS）＜０より、その差分電圧は反転増幅器２４２で数十倍から数百倍増幅されて反転増幅器２４２の出力端２６０に出力される。出力端２６０の電位は電源電圧ＶDDCELLに近い電位となる。
【０１２５】
次にＲＳ１をＨＩＧＨ状態にすることで、信号置換回路２５３を動作させる。反転増幅器２４２の出力端２６０の電位はＶDDCELLに近い電圧をとることから、ＰＭＯＳトランジスタの置換トランジスタ２５６はオフしたままであり、信号保持容量２５２に保持された信号電位は、信号置換回路２５３により置換されない。
【０１２６】
また、黒つぶれ判定期間である時刻ｔ３３から時刻ｔ３５の期間、ＳＥＬＢはＬＯＷ電位に制御されることから、アンプ負荷をカットするスイッチトランジスタ２５９はオフ状態である。スイッチトランジスタ２５９がオフ状態であることから、反転増幅器２４２の負荷容量が低減され、短期間で反転増幅器２４２から信号置換回路２５３に黒つぶれ判定信号を出力することができる。
【０１２７】
時刻ｔ３５から時刻ｔ３６の期間では、信号保持容量２５２に保持された信号電位は、水平走査回路１４０の制御によりスイッチトランジスタ２５７を介して順次水平転送され、出力回路２００へ、ＶSIGに反転増幅器２４２のゲインを乗じたＶSIG0に相当する信号が出力される。
【０１２８】
次に、黒つぶれが発生する状態のタイミングについて説明する。
【０１２９】
時刻ｔ４１から時刻ｔ４２の期間では、リセット信号の読み出し動作が行われるが、黒つぶれにより、ＲＳＴをＨＩＧＨ状態にした後に大量の光信号電荷がフォトダイオード１０１からフローティングディフュージョン１０６へあふれるため、増幅トランジスタ１０３のゲート電圧が大幅に下がる。リセット信号の読み出し動作が終わる時刻ｔ４２の時点で列信号線１９２の電位はＧＮＤ近くまで下がる。
【０１３０】
時刻ｔ４２から時刻ｔ４３の期間では、画素読み出し動作が行われるが、列信号線１９２の電位はＧＮＤ近くに下がっていることから、列信号線１９２の電位は変化しない。本現象が黒つぶれを示すものであり、列信号線１９２の電位が変化しないため、反転増幅器２４２の出力端の２６０の電位は反転増幅器２４２のリセット電位から変化しない。つまり黒信号に相当する反転増幅器２４２のリセット電位が信号保持容量２５２に保持される。
【０１３１】
次に、時刻ｔ４３から時刻ｔ４５の期間で黒つぶれ判定を行う。時刻ｔ４３から時刻ｔ４４の期間では列信号線１９２には（ＶDDCELL−ＶTH−ＶDS−ＶSIG）の電位がクランプされていることから、（ＶDDCELL−ＶTH−ＶDS−ＶSIG）と（ＶDDCELL−ＶBIAS−ＶTH−ＶDS）との差分電圧（ＶSIG−ＶBIAS）の電圧振幅に反転増幅器２４２のゲインを乗じた電位が反転増幅器２４２から出力される。反転増幅器２４２の出力端２６０の電位は反転増幅器２４２のリセットレベルに（ＶSIG−ＶBIAS）×ＧＡＩＮ２の電圧が付与された電圧となる。ＧＡＩＮ２は数十から数百倍の高いゲインをとる。
【０１３２】
黒つぶれが発生している状態では（ＶSIG−ＶBIAS）＞０より、その差分電圧は反転増幅器２４２で数十倍から数百倍増幅され、反転増幅器２４２の出力端２６０に出力されてＧＮＤに近い電位となる。
【０１３３】
次にＲＳ１をＨＩＧＨ状態にすることで、信号置換回路２５３を動作させる。反転増幅器２４２の出力端２６０の電位はＧＮＤに近い電位をとることから、ＰＭＯＳトランジスタの置換トランジスタ２５６はオン状態となり、飽和以上の信号に相当する黒つぶれ補正信号（ＶCLIPの電位）へ信号置換動作が行われる。つまり、信号保持容量２５２に保持された黒信号に相当する信号電位が飽和以上の信号に相当する黒つぶれ補正信号（ＶCLIP電位）に置き換えられる。
【０１３４】
時刻ｔ４５から時刻ｔ４６の期間では、信号保持容量２５２に保持された黒つぶれ補正信号が順次水平転送され、出力回路２００へ飽和以上の信号に相当する信号が出力される。このようにして黒つぶれ補正を行うことができる。
【０１３５】
以上、図面を用いて説明したように、本発明の実施の形態２に係る固体撮像装置は、実施の形態１で説明した縦線補正に加え、黒つぶれ補正も高い精度で両立させることが出来る。
【０１３６】
なお、本実施の形態では、補正信号を出力する増幅トランジスタ１０８は、一列内に複数個並列に備えてもよい。このようにすることで、補正信号を出力する増幅トランジスタのばらつきを抑制し、縦線補正と黒つぶれ補正の精度を一層高めることができる。並列に配置するトランジスタ数が多いほど、ばらつき抑制効果は高いが、画素ピッチ幅の制約があるため、数個〜数十個程度の並列配置が好ましい。
【０１３７】
なお、図１０記載の画素部１は選択トランジスタ１０５を備えているが、選択トランジスタ１０５を持たない構成としても良い。
【０１３８】
図１６は、本発明の実施の形態２の変形例を示す固体撮像装置の回路構成図である。画素内に選択トランジスタを備えない場合、図１６のように、各列に備えた画素部２と縦線補正電圧及び黒つぶれ判定電圧生成回路との間に、列選択スイッチ２２０を設ける。列選択スイッチ２２０に備えた選択トランジスタ２２１には、選択トランジスタ１０９と同種のトランジスタを用いる。ここでの同種とは、プロセス工程が同一であることであり、例えばイオン種などが同一であり、さらに形状面において、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることである。これにより、増幅トランジスタ１０８と増幅トランジスタ１０３とのＶTH、及び選択トランジスタ１０９と選択トランジスタ２２１とのＶDSを同じにすることができる。縦線補正および黒つぶれ判定時には、選択トランジスタ２２１がオフとなるようＳＥＬ＿Ａを制御し、画素出力信号が列信号線に出力されないようにする。このように、各画素に選択トランジスタを備えないことで、選択トランジスタごとのオン抵抗ばらつきを抑制でき、縦線補正と黒つぶれ補正の精度を一層高めることができる。
【０１３９】
なお、画素内に選択トランジスタを備えない場合であっても、補正信号を出力する増幅トランジスタ１０８を１列内に複数個並列に備えてもよい。このようにすることで、補正信号を出力する増幅トランジスタの列ごとのばらつきを抑制し、縦線補正と黒つぶれ補正の精度を一層高めることができる。
【０１４０】
（実施の形態３）
図１７は、本発明の実施の形態３に係る固体撮像装置の構成ブロック図である。実施の形態１及び２に係る固体撮像装置は、出力回路２００の内部、もしくは別ＩＣにＡＤＣを備える場合について説明したが、図１７に記載された固体撮像装置５００は、画素列ごとにＡＤ変換回路を備え、同一行の信号を同時にＡＤ変換動作することが可能である。固体撮像装置５００は、上記回路構成に、本発明の縦線補正機能、もしくは縦線補正と黒つぶれ補正両方の機能を備えている。
【０１４１】
図１７に記載された固体撮像装置５００は、列信号線１９２と電流源回路１９１の間に電圧生成回路２３２を備え、電圧生成回路２３２に黒つぶれ補正用バイアスを供給する黒つぶれ補正用バイアス回路１２５を備え、電流源回路１９１と列信号処理部３２６の間に列回路２４１を備える。また、縦線補正回路２０６を出力回路２０１に備えることで本発明と同様な縦線補正と黒つぶれ補正を行うことができる。
【０１４２】
列信号処理部３２６は、画素列ごとに列ＡＤ変換回路３２５を備える列信号処理回路であり、列信号線１９０から出力される一行分の画素信号及び縦線補正信号を保持し、水平走査回路１４０の制御によって１行分の画素信号及び縦線補正信号を出力回路２０１へ転送する。列信号処理部３２６は、図２に記載された列信号処理回路２５０または図１０に記載された列信号処理回路２５１の機能を有し、さらに、画素信号及び縦線補正信号をＡＤ変換する機能を有する。
【０１４３】
列ＡＤ変換回路３２５は、電圧比較器３５２と、カウンタ部３５４と、スイッチ３５８とデータ記憶部３５６とを備える列ＡＤ変換器である。
【０１４４】
なお、画素列ごとに列ＡＤ変換回路３２５を備えた場合、信号置換回路２５３内の置換トランジスタ２５６は必ずしも備える必要はない。黒つぶれ判定ビットを１ビット設けるか、または黒つぶれ判定信号が出力された場合にＡＤ変換されたデジタル信号を全てＨＩＧＨに置き換えるようなデジタル回路を設けることで容易に黒つぶれ判定信号をＡＤ変換出力に置換することができる。
【０１４５】
上記構成により、画素列ごとの縦線補正信号を同時並列にＡＤ変換できるため、縦線補正信号の読み出し期間を短縮することができる。また、本発明での黒つぶれ判定を行う時点では、すでに画素信号は信号保持容量２５２に保持され、画素信号の読み出し動作は完了していることから、図１７に示す構成に本発明の黒つぶれ補正機能を付与した構成とすることで、画素信号のＡＤ変換と黒つぶれ判定動作を同時並行して行うことができ、黒つぶれ判定期間を短縮することができる。
【０１４６】
（実施の形態４）
次に、本発明の実施の形態４に係る撮像装置について図１８を用いて説明する。図１８は、本発明の実施の形態４に係る撮像装置（カメラ）の構成を示すブロック図である。
【０１４７】
図１８に示すように、本実施の形態に係る撮像装置は、光学系６００と、画像信号処理部６２０と、上記の本発明の実施の形態に係る固体撮像装置６１０とを備える。光学系６００は、被写体からの光を集光して固体撮像装置６１０の撮像領域上に画像イメージを形成するレンズ６０１が光路上に位置する。ここで、上記撮像装置は、固体撮像装置６１０の有する特徴により、高精度な縦線補正及び黒つぶれ補正がされた画像を提供することが可能となる。
【０１４８】
なお、本発明に係る固体撮像装置は、上記実施の形態に限定されるものではない。実施形態１〜４における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜４に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１４９】
本発明に係る固体撮像装置及びカメラは、縦筋状の画像不良を抑制し、高画質なカメラを実現できるため、デジタルスチルカメラ、ビデオカメラ、車載カメラ、監視カメラ、医療用カメラ等に有用である。
【符号の説明】
【０１５０】
１、２    画素部
１０、９１０    画素電源バイアス回路
１００、１２１    画素アレイ
１０１、８０１    フォトダイオード
１０２、８０２    転送トランジスタ
１０３、１０８、１１８、８０３    増幅トランジスタ
１０４、８０４    リセットトランジスタ
１０５、１０９、２２１、８０５    選択トランジスタ
１０６、８０６    フローティングディフュージョン
１１１、１１２、２４６、２５４、２５５、２５７、２５９    スイッチトランジスタ
１１０    垂直走査回路
１２５    黒つぶれ補正用バイアス回路
１４０    水平走査回路
１５０    電流源トランジスタ
１９０、１９２、８９０、９９０    列信号線
１９１    電流源回路
２００、２０１    出力回路
２０２、８５０    アナログフロントエンド（ＡＦＥ）
２０３、８６０    ＡＤコンバータ（ＡＤＣ）
２０４    列メモリ
２０５    減算器
２０６    縦線補正回路
２０７    出力信号処理回路
２２０    列選択スイッチ
２３１、２３２、２３３    電圧生成回路
２４１    列回路
２４２    反転増幅器
２４３    アンプ入力容量
２４４    アンプフィードバック容量
２４５    アンプリセットトランジスタ
２５０、２５１    列信号処理回路
２５２    信号保持容量
２５３    信号置換回路
２５６    置換トランジスタ
３００、３０１、３０２、４００、４０１、６１０、５００、８００    固体撮像装置
３２５    列ＡＤ変換回路
３２６    列信号処理部
６００    光学系
６０１    レンズ
６２０    画像信号処理部
８００Ａ    有効画素領域
８１０    垂直駆動回路
８２０    黒つぶれ及び縦線補正部
８２１    画素ダミーアンプトランジスタ
８２３、９２３    補正用バイアス回路
８９１    電流源
８３０    画素信号読み出し回路
８４０    水平シフトレジスタ
８７０    出力処理部
８８０    タイミング制御回路
９２１    画素ダミーアンプトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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