(57)【要約】【課題】電子素子内蔵型印刷回路基板を提供する。【解決手段】本発明に係る印刷回路基板は、コア基板に電子素子が内蔵される印刷回路基板であって、電子素子はシリコン層と、シリコン層の一面に形成されたパッシベーション膜と、を含み、この場合、シリコン層の中心線とコア基板の中心線はほぼ同一線上に位置することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
コア基板に電子素子が内蔵された印刷回路基板であって、
前記電子素子は、シリコン層と、前記シリコン層の一面に形成されたパッシベーション膜（passivation layer）と、を含み、
前記シリコン層の中心線と前記コア基板の中心線が同一線上に位置することを特徴とする電子素子内蔵型印刷回路基板。
【請求項２】
前記電子素子の他面には補強層が積層されることを特徴とする請求項１に記載の電子素子内蔵型印刷回路基板。
【請求項３】
前記コア基板に積層される樹脂層をさらに含み、
前記補強層が前記樹脂層と同一の熱膨張係数を有することを特徴とする請求項２に記載の電子素子内蔵型印刷回路基板。
【請求項４】
前記補強層が前記パッシベーション膜と同一の材質からなることを特徴とする請求項２記載の電子素子内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子素子内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
最近、次世代の多機能性、小型パッケージ技術の一環として電子素子内蔵型印刷回路基板の開発が注目されている。電子素子内蔵型印刷回路基板はこのような多機能性、小型化の長所とともに高機能化という側面もある程度含んでいるが、これはフリップチップ（flip chip）やボールグリッドアレイ（ＢＧＡ；ball grid array）で使用されるワイヤーボンディング（wire bonding）またはハンダボール（solder ball）を用いて電子素子を連結する際の信頼性の改善を図るのに好適であるとされている。
【０００３】
従来のＩＣなどの電子素子内蔵においては、コア基板の片面やビルドアップ（build-up）層の片面にのみ電子素子が内蔵される構造を採用したため、熱応力環境下で反りに弱いという非対称構造となって、熱応力環境下で電子素子が位置した方向に、基板に反りが発生するという問題点があり、そのため、所定厚さ以下の電子素子に対しては内蔵できないという限界があった。しかも、印刷回路基板に用いられる積層資材は電気的な絶縁性のために所定厚さ以下には製作できないという限界があり、この場合、反りを防止するための臨界厚さは材料の特性から本質的に制限を受けることになる。
【０００４】
従来技術に係る印刷回路基板は、内蔵される素子の位置及び厚さが基板全体の厚さや形状に対して非対称型であるため、繰り返される熱応力、特に半田付け（soldering）のように２００℃以上の高温で行われる工程から熱応力を受けることになり、このため、反りが発生するおそれがある。このような反りの問題のために、通常、電子素子の厚さを所定厚さ以上に維持しなければならず、これにより内蔵基板全体の厚さが厚くなることを避けることができないという問題点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、印刷回路基板の薄型化により、電子素子を実装する際に発生する反りを最小化するために、熱膨張係数を考慮して対称構造に形成する電子素子内蔵型印刷回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、コア基板に電子素子が内蔵される印刷回路基板であって、上記電子素子は、シリコン層と、上記シリコン層の一面に形成されたパッシベーション膜と、を含み、上記シリコン層の中心線と上記コア基板の中心線が同一線上に位置することを特徴とする電子素子内蔵型印刷回路基板が提供される。
【０００７】
上記電子素子の他面には補強層を積層することが可能である。この場合、上記コア基板に樹脂層が積層されてもよく、補強層は上記樹脂層とほぼ同一の熱膨張係数を有してもよい。
【０００８】
一方、上記補強層は上記パッシベーション膜と同一の材質からなることができる。
【発明の効果】
【０００９】
本発明の実施形態によれば、電子素子内蔵型印刷回路基板を熱膨張係数を考慮して対称構造に形成することにより、薄型素子を薄型印刷回路基板に内蔵する場合にもおいても反りを低減することができる。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。
【図２】本発明の他の実施例に係る電子素子内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００１２】
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明の説明において、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
【００１３】
以下、本発明に係る電子素子内蔵型印刷回路基板の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。
【００１４】
近来、電子素子を内蔵する印刷回路基板において、電子素子の厚さが薄型化されることにより基板全体の厚さを低減しようとしても、そのときに発生する反りが問題となる。これを解決するためには電子素子を基板の絶縁層に対して中央に位置させることにより幾何学的対称性を付与して反りを最小化することができる。
【００１５】
一例として、内蔵される電子素子の中心と印刷回路基板の中心を一致させる方法が研究されている。しかし、この方法によれば、電子素子２０そのものが、シリコン層２２とその上のパッシベーション膜２４及び電極２６から構成されるなど、それ自体が非対称構造を有しており、シリコン層２２の熱膨張係数が残りの部分の熱膨張係数と特に異なるため、電子素子２０とコア基板１０が非対称的に配置される結果となる。結局、反りの発生を防止することはできなくなる。
【００１６】
本実施例によれば、図１に示すように、シリコン層２２とパッシベーション膜２４とを含む電子素子２０が内蔵された印刷回路基板であって、シリコン層２２の中心線とコア基板１０の中心線が同一線上に位置する構造の電子素子内蔵型印刷回路基板１００を提示する。すなわち、熱膨張係数を考慮して、反り発生において最も重要な因子として作用するシリコン層２２の中心線とコア基板１０の中心線、具体的に、コア基板の絶縁体の中心線と一致させることにより、理想的な対称構造に、より近づいた構造を有するようにする。
【００１７】
ここで、「同一」とは、数学的な意味で正確に同一の寸法を意味するものではなく、設計誤差、製造誤差、測定誤差などを鑑みて実質的に同一であることを意味する。以下、本明細書における「同一」は、上述したように実質的に同一であることを意味する。
【００１８】
電子素子２０が内蔵されたコア基板１０の上下面には樹脂層３０が積層され、その表面には回路パターン３２ａ，３２ｂが形成される。コア基板１０の上下面に積層される樹脂層３０はキャビティ１４の内部に流入されて電子素子２０とキャビティ１４の内壁との間の空間を満たす。
【００１９】
このとき、樹脂層３０の表面に形成される回路パターン３２ａ，３２ｂは、ビア３４ａ，３４ｂを介してコア基板１０の表面に形成された回路パターン１４ａ，１４ｂと電気的に接続され、コア基板１０の上下面に形成された回路パターン１４ａ，１４ｂはコア基板１０を貫通する貫通ビア１２により互いに接続される。
【００２０】
図２には本発明の他の実施例に係る電子素子内蔵型印刷回路基板が示されている。本実施例に係る電子素子内蔵型印刷回路基板を上述した実施例と比較すると、電子素子２０の後面に補強層２８が積層される点に差がある。具体的に、後面に補強層２８をさらに備えた電子素子２０を用いることである。このように、後面に補強層２８を備えた電子素子２０を用いると、電子素子２０とコア基板１０との間の構造的な対称性を確保するのに有利となり得る。図２に示すように、補強層２８を含む電子素子２０の厚さと回路パターン１４ａ，１４ｂを含むコア基板１０の厚さは同一である。
【００２１】
補強層２８としては、シリコン層２２とは熱膨張係数が異なり、かつ樹脂層３０とは同一または類似した熱膨張係数を有する材料を用いることができる。
【００２２】
また、電子素子２０のシリコン層２２の後面を、所望の水準にラッピング（lapping）した後、前面のパッシベーション膜２４と同一の材料を用いてシリコン層２２の後面に再びパッシベーション膜を形成し、これを補強層２８として用いてもよい。この場合、電子素子２０自体の上下対称性を確保できるようになり、反りを防止するための理想的な対称構造に、より近づくことになる。
【００２３】
上述した実施例によれば、熱膨張係数が特に異なるため、反り（warpage）を誘発するシリコン層２２の中心線を、コア基板１０の中心線と一致させることにより、根本的に反りの問題を解決することができる。さらに、上記効果により、従来方式では製作が不可能であった、大面積の電子素子２０を相対的に小面積の基板に内蔵することが可能となる。
【００２４】
また、反りを抑制するために厚くしなければならなかった電子素子２０の厚さあるいはコア基板１０の厚さを相対的に薄くすることができるようになり、最終的には電子素子内蔵型印刷回路基板を用いるパッケージの厚さを薄くすることができるであろう。
【００２５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００２６】
１０  コア基板
１２  貫通ビア
１４  キャビティ
１４ａ，１４ｂ，３２ａ，３２ｂ  回路パターン
２０  電子素子
２２  シリコン層
２４  パッシベーション膜
２６  電極
２８  補強層
３０  樹脂層
【図１】
2011097019.tif 000003
【図２】
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