(57)【要約】【課題】高フレームレート撮像性能の低下を防止することができ、高品質な画像を得ることが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】制御線を通して、画素アレイ部１１０の電子シャッタ動作、および読み出しを行うように画素の動作を制御する画素駆動部１２０〜１５０と、所定の行数および列数で配置された画素部のそれぞれを特定するアドレスとともにアドレスに対応する画素の電子シャッタおよび読み出し制御信号を画素駆動部に供給するセンサ制御装置１９０と、を有し、画素駆動部は、センサ制御装置から供給される所定の行数および列数で配置された画素部のそれぞれを特定するアドレスをデコードする選択デコーダ１３０を含み、選択デコーダは、センサ制御装置から供給されたアドレスを拡張し、１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する。【選択図】図１
2011147071.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素を駆動制御するための複数の制御線と、
上記制御線を通して、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、
所定の行数および列数で配置された画素部のそれぞれを特定するアドレスとともに当該アドレスに対応する画素の電子シャッタおよび読み出し制御信号を上記画素駆動部に供給するセンサ制御装置と、を有し、
上記画素駆動部は、
上記センサ制御装置から供給される所定の行数および列数で配置された上記画素部のそれぞれを特定するアドレスをデコードする選択デコーダを含み、
上記選択デコーダは、
上記センサ制御装置から供給されたアドレスを拡張し、１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する
固体撮像素子。
【請求項２】
上記選択デコーダは、
アドレスの拡張を、センサ制御装置から供給される被拡張アドレスに対して、当該被拡張アドレスが供給される同一水平期間内に行う機能を有する
請求項１記載の固体撮像素子。
【請求項３】
上記選択デコーダは、
被拡張アドレスを２進数表記において、上位ｎ（ｎは任意の自然数）ビットが同一の値となるアドレスに対してアドレス拡張を行う
請求項２記載の固体撮像素子。
【請求項４】
上記選択デコーダは、
１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数にする制御を、拡張アドレスに対して行う機能を有し、
１水平期間内において複数の被拡張アドレスを拡張して生成された複数の拡張アドレスが同一の拡張アドレスであって重複する場合、重複によって消滅した拡張アドレスを、重複しない異なるアドレスに置き換える機能を有する
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記画素駆動部は、
上記選択デコーダにより供給されるシャッタ行アドレスを記憶する第１の記憶装置と、
上記選択デコーダにより供給される読み出し行アドレスを記憶する第２の記憶装置と、を含む
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記画素駆動部は、
上記第１の記憶装置に記憶された電子シャッタ動作を行う行アドレスおよび上記第２の記憶装置に記憶された読み出し動作を行う行アドレスに応じて、上記制御線を通して上記画素部を駆動する駆動回路を含む
請求項５記載の固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素を駆動制御するための複数の制御線と、
上記制御線を通して、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、
所定の行数および列数で配置された画素部のそれぞれを特定するアドレスとともに当該アドレスに対応する画素の電子シャッタおよび読み出し制御信号を上記画素駆動部に供給するセンサ制御装置と、を有し、
上記画素駆動部は、
上記センサ制御装置から供給される所定の行数および列数で配置された上記画素部のそれぞれを特定するアドレスをデコードする選択デコーダを含み、
上記選択デコーダは、
上記センサ制御装置から供給されたアドレスを拡張し、１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ）は、ＣＣＤ（Charge Coupled Devise）イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
【０００３】
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」、一部の画素からのみ読み出す「切り出し」などの機能を備えたセンサが広く使用されている。
「加算」、「間引き」、「切り出し」は同時に行われる場合もある。
「間引き」や「加算」、「切り出し」の機能を備えたセンサでは、読み出しやシャッタの動作が複雑になるため、行選択のためにシフトレジスタではなく、デコーダが使用される場合が多い。
【０００４】
イメージセンサでは、飽和したフォトダイオード（以下、ＰＤ）から隣接するＰＤに信号電荷があふれ出して信号量が変わってしまう、ブルーミングと呼ばれる現象が知られている。
特に、間引きモードでは、読み出さない画素に蓄積された電荷を適宜捨てないとブルーミングが発生し、画質が低下してしまう。
【０００５】
それに対して、読み出さない画素から電荷を捨てるためのシャッタ（以下ブルーミング防止シャッタ）を切ることで、ブルーミングを抑制する方法が提案されている（特許文献１参照）。
【０００６】
また、複数の行選択を行うために、行毎にアドレスラッチを設けた行選択回路が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１９３６１８号公報
【特許文献２】特開２００８−２８８９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、デジタルスチルカメラなど光を電気信号に変換し画像信号を出力する装置として用いられている固体撮像素子において、高品質な画像を高フレームレートで出力することが求められている。
【０００９】
しかし、現在、固体撮像素子には１０００万個以上の画素が集積されている。
この場合、毎秒１０００枚撮像などの高フレームレート撮像を行うためには、集積された画素を間引いて読み出さなければ、読み出すべき画素から電気信号を読み出す時間を十分に確保できない。
これでは、不完全な電気信号を読み出すこととなり、低品質な画像しか得ることができない。
【００１０】
他方で、間引いた画素にも光が照射されるため、画素内に配置されているフォトダイオードにおいて光電変換が行われ、電気信号が蓄積され続ける。
間引いた画素のフォトダイオードに蓄積可能な電気信号量を超えると、隣接する画素に電気信号があふれ、隣接する画素が読み出すべき画素であった場合、本来蓄積すべき信号以上の電気信号を読み出すべき画素に蓄積することとなり画像の品質を低下させる。
そこで、特許文献１では、読み出すべき画素に隣接する被間引き画素に対しても電子シャッタ動作を行うことで、被間引き画素から読み出すべき画素にあふれる電気信号の影響を抑制している。
【００１１】
特許文献２には、読み出すべき画素と間引くべき画素のアドレスを指定するために、画素に隣接させて集積させ画素のアドレスを選択する垂直デコーダを簡素な構成で実現する方式として１水平期間中に時分多重方式で画素のアドレスを指定する手段が示されている。
【００１２】
ただし、画素のアドレス指定は電源雑音等を発生させて電気信号の品質を低下させる恐れがあるデジタル信号演算であり、高精度な信号処理が要求されるアナログ信号演算である画素から電気信号を読み出す動作と同時に実施すると画質が低下する恐れがある。
このため、水平期間を延長させて画素アドレスの指定と画素からの電気信号の読み出しを同時に実施しなければ画像の品質は維持できるがフレームレートが低下する。
他方で水平期間を延長しない場合、フレームレートは維持できるが、画像の品質が低下する。
ただし、特許文献２では、画素アドレスの２進数表記において最下位ビット以外の全てのビットが同一の画素アドレスを同時に選択する機能を備え、２つのアドレスを同時に指定することでアドレス指定時間を短縮させている。
【００１３】
しかし今後、更なる多画素化、高フレームレート化が要求された場合に、前記２つのアドレス同時指定のみを具現化した時分割多重方式による画素アドレス選択垂直デコーダで高品質な画像を撮像することが可能であるとは断言はできない。
【００１４】
また、製造コスト削減のため、遮光膜で画素を覆ってあるオプティカルブラック領域の画素数を削減した結果として、前記オプティカルブラック領域と遮光膜で画素を覆っていない有効領域とで前記間引き数が異なることがある。
この場合、間引いた画素だけに電子シャッタを行うとすると、有効領域とオプティカルブラック領域で１水平期間内に電子シャッタ動作を行う画素数が異なってしまう。
前記の電子シャッタ動作は、画素内のフォトダイオードを電源にバイアスする動作であり、電源から電流が流れ電圧降下が発生する。
同時に行う電子シャッタ動作数が異なると電圧降下量が異なる恐れがあり、結果として電子シャッタ動作後のフォトダイオードの電位が異なり、画素内に設けてある増幅器の動作点が変動し、画質の低下を招く恐れがある。
電子シャッタ動作後のフォトダイオードの電位が異なることに起因する画質低下に関しては、特許文献においてでも発生する懸念があり、対策が必要となる。
【００１５】
本発明は、高フレームレート撮像性能の低下を防止することができ、高品質な画像を得ることが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、所定の行数および列数で配置された画素部のそれぞれを特定するアドレスとともに当該アドレスに対応する画素の電子シャッタおよび読み出し制御信号を上記画素駆動部に供給するセンサ制御装置と、を有し、上記画素駆動部は、上記センサ制御装置から供給される所定の行数および列数で配置された上記画素部のそれぞれを特定するアドレスをデコードする選択デコーダを含み、上記選択デコーダは、上記センサ制御装置から供給されたアドレスを拡張し、１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する。
【００１７】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、所定の行数および列数で配置された画素部のそれぞれを特定するアドレスとともに当該アドレスに対応する画素の電子シャッタおよび読み出し制御信号を上記画素駆動部に供給するセンサ制御装置と、を有し、上記画素駆動部は、上記センサ制御装置から供給される所定の行数および列数で配置された上記画素部のそれぞれを特定するアドレスをデコードする選択デコーダを含み、上記選択デコーダは、上記センサ制御装置から供給されたアドレスを拡張し、１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する。
【発明の効果】
【００１８】
本発明によれば、高フレームレート撮像性能の低下を防止することができ、高品質な画像を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】本実施形態に係る画素回路の一例を示す図である。
【図３】一般的なベイヤー配列を示す図である。
【図４】本実施形態に係る電子シャッタ動作を説明するための図である。
【図５】比較例としての電子シャッタ動作を説明するための図である。
【図６】図４中の時間ｔ［Ｈ］における電子シャッタ動作の物理イメージを示す図である。
【図７】本発明の実施形態における１水平期間中の画素駆動パルスタイミングの一例を示す図である。
【図８】比較例における１水平期間中の画素駆動パルスタイミングを示す図である。
【図９】図１のＣＭＯＳイメージセンサの構成概略図で示したラッチ回路（シャッタ）、ラッチ回路（リード）、垂直駆動回路の具体的な構成例を示す図である。
【図１０】本実施形態に係る図４の電子シャッタ動作を図７のパルスタイミングで実現させるための垂直選択デコーダの回路の一例を示す図である。
【図１１】比較例において図５の電子シャッタ動作を図８のパルスタイミングで実現させるための垂直選択デコーダの回路の一例を示す図である。
【図１２】本発明の実施形態によって拡張アドレスの重複が発生する場合に、他の間引き画素に対して電子シャッタ動作を行うことで、１水平期間内の電子シャッタ数を調整した電子シャッタ動作の一例を示す図である。
【図１３】比較例において、オプティカルブラック領域と遮光膜で画素を覆っていない有効領域とで前記間引き数が異なってかつ被拡張アドレス間の距離が近い場合に、拡張アドレスが重複して１水平期間中に指定する画素アドレスの数に差が発生する電子シャッタ動作を示す図である。
【図１４】図１２の画素アドレス指定動作を実現させるため演算フローの一例を示す図である。
【図１５】図１４の演算フローを具現化した回路図の一例を示す図である。
【図１６】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサ(固体撮像素子)の全体構成例
２．カメラシステムの構成例
【００２１】
＜１．ＣＭＯＳイメージセンサ(固体撮像素子)の全体構成例＞
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２２】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、垂直駆動回路１２０、垂直選択デコーダ１３０、第１の記憶装置としてのラッチ回路（シャッタ用）１４０、第２の記憶装置としてのラッチ回路（読出し（リード）用）１５０を有する。
ＣＭＯＳイメージセンサ１００は、読み出し回路１６０、水平選択回路１７０、アンプ回路１８０、およびセンサ制御装置としてのセンサコントローラ１９０を有する。
【００２３】
画素アレイ部１１０は、複数の画素回路がＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２４】
図２は、本実施形態に係る画素回路の一例を示す回路図である。
【００２５】
この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）を有する。
そして、この１個の光電変換素子ＰＤに対して、転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、増幅トランジスタＡＭＰ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
【００２６】
光電変換素子ＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
また、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
【００２７】
転送トランジスタＴＲＧ−Ｔｒは、光電変換素子ＰＤとＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）の間に接続され、制御線ＴＲＧを通じて制御される。
転送トランジスタＴＲＧ−Ｔｒは、制御線ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤに転送する。
【００２８】
リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとＦＤの間に接続され、制御線ＲＳＴと通して制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨの期間に選択されて導通状態となり、ＦＤを電源線ＶＲｓｔの電位にリセットする。
【００２９】
増幅トランジスタＡＭＰ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと出力信号線ＶＳＬの間に直列に接続されている。
増幅トランジスタＡＭＰ−ＴｒのゲートにはＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、増幅トランジスタＡＭＰ−ＴｒはＦＤの電位に応じた信号ＶＳＬを出力信号線ＬＳＧＮに出力する。
【００３０】
画素アレイ部１１０には、画素回路１１０ＡがＭ行×Ｎ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれＭ本、信号ＶＳＬの出力信号線ＬＳＧＮはＮ本ある。
【００３１】
垂直駆動回路１２０は、ラッチ回路１４０に保持された電子シャッタ動作を行う行アドレスおよびラッチ回路１５０に保持された読み出し（リード）動作を行う行アドレスに応じて画素アレイ部１１０を駆動する。
垂直駆動回路１２０は、センサコントローラ１９０からの選択タイミング制御信号と行選択信号ＲＬＳＥＬ，ＳＬＳＥＬに従い、各Ｍ本の画素選択線である制御線ＳＥＬ、ＲＳＴ、ＴＲＧの一部または全てをＨにする。
選択タイミング制御信号には、信号ＲＳＥＬ，ＲＲＳＴ，ＳＲＳＴ，ＲＴＲ，ＳＴＲを含む。
垂直駆動回路１２０の具体的な構成については後で説明する。
【００３２】
垂直選択デコーダ１３０は、センサコントローラ１９０から供給される所定の行数および列数で配置された画素アレイのそれぞれを特定するアドレスをデコードする機能を有する。
垂直選択デコーダ１３０は、センサコントローラ１９０から供給されたアドレスを拡張し、また１水平期間内に画素に供給するアドレスの数を１垂直期間内において同一数に制御する機能を有する。
垂直選択デコーダ１３０は、アドレスの拡張を、センサコントローラ１９０から供給される被拡張アドレスに対して、この被拡張アドレスが供給される同一水平期間内に行う機能を有する。
拡張アドレスは、被拡張アドレスを２進数表記において、上位ｎビットが同一の値となるアドレスに対して行われる。なおｎは任意の自然数である。
垂直選択デコーダ１３０は、１水平期間（１Ｈ）内に画素に供給するアドレスの数を１垂直期間内において同一数にする制御を、拡張アドレスに対して行う機能を有する。
垂直選択デコーダ１３０は、１水平期間内において複数の被拡張アドレスを拡張して生成された複数の拡張アドレスが同一の拡張アドレスであって重複する場合、重複によって消滅した拡張アドレスを、重複しない異なるアドレスに置き換える機能を有する。
これにより、垂直選択デコーダ１３０は、１水平期間内に画素に供給するアドレスの数を同一数に制御する。
垂直選択デコーダ１３０の具体的な構成および機能については後で詳述する。
【００３３】
第１の記憶装置としてのラッチ回路１４０は、垂直選択デコーダ１３０により供給されるシャッタ行アドレスをラッチし保持する（記憶する）。
ラッチ回路１４０は、保持したシャッタ行アドレスを垂直駆動回路１２０に供給する。
【００３４】
第２の記憶装置としてのラッチ回路１５０は、垂直選択デコーダ１３０により供給される読み出し行アドレスをラッチし保持する（記憶する）。
ラッチ回路１４０は、保持した読み出し行アドレスを垂直駆動回路１２０に供給する。
【００３５】
ラッチ回路１５０および１４０は、垂直選択デコーダからのアドレス信号ＡＤＲに従い、信号の読み出しを行うリード行と、光電変換素子ＰＤに蓄積された電荷をはき捨ててリセットするシャッタ行の行アドレス信号を出力する。
【００３６】
読み出し回路１６０は、センサコントローラ１９０からの制御信号に従い、出力信号線ＬＳＧＮに出力された信号ＶＳＬを読み取り、外部に出力する。
読み出し回路１６０は、垂直駆動回路１２０の駆動により選択された読み出し行の各画素回路１１０Ａからの出力信号線ＬＳＧＮを通して出力される信号ＶＳＬに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。
読み出し回路１６０は、たとえば出力信号線ＬＳＧＮを通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいは読み出し回路１６０は、サンプルホールド回路を含み、ＣＤＳ（相関二重サンプリング）処理により、リセットノイズや増幅トランジスタの閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、読み出し回路１６０は、アナログデジタル（ＡＤ）変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。
【００３７】
水平選択回路１７０は、センサコントローラ１９０の制御の下、並列に行数分の出力される画素信号を直列に変換して水平転送線ＬＴＲＦ、アンプ回路１８０を通して出力する。
【００３８】
センサコントローラ１９０は、適切なタイミングで垂直駆動回路１２０、垂直選択デコーダ１３０、ラッチ回路１４０，１５０、読み出し回路１６０、および水平選択回路１７０を制御する。
センサコントローラ１９０は、所定の行数および列数で配置された画素アレイのそれぞれを特定するアドレスとともにアドレスに対応する画素の電子シャッタおよび読み出し制御信号を供給する。
【００３９】
ところで、本実施形態では、カラーフィルタは、１〜数行毎に規則的な配列となっていれば良い。
以下、図３に示す、一般的なベイヤー配列を例として説明する。
ベイヤー配列では、同色の画素が２行毎に周期的に配置される。たとえば、０行目にＲ／Ｇｒ画素が配置されている場合、２ｎ（ｎは任意の整数）行目にもＲ／Ｇｒ画素が配置される。
いくつかの行を順次選択して、「加算」した画素の読み出しやシャッタの動作を行う場合、連続した同色の画素を複数選択する。
さらに、たとえば特許文献１に記載されているように、シャッタを切る際に、隣接する同色画素に対してブルーミング防止シャッタを追加することで、ブルーミングの発生を抑制することができる。
そのため、ベイヤー配列のように同色の画素が２行毎に配置されている場合、２行毎に複数の行を同時に選択することが望ましい。
本実施形態においては、２行に限らず３行以上の複数行にも対応可能に構成される。
【００４０】
図４は、本実施形態に係る電子シャッタ動作を説明するための図である。
図５は、比較例としての電子シャッタ動作を説明するための図である。
図６は、図４中の時間ｔ［Ｈ］における電子シャッタ動作の物理イメージを示す図である。
図４および図５は、横軸に時間［Ｈ］、縦軸に行アドレスをとり、電子シャッタ動作のタイミングを示したものである。
【００４１】
図４および図５中の白丸で示した行はリード行に対するシャッタＲＳＴＲを、黒丸で示した行は複数行同時選択機能によってリード行に対するシャッタが拡張されたシャッタ行ＥＲＳＴＲを表している。
図４および図５中の白い三角で示した業は間引き行に対するシャッタ行ＭＳＴＲを、黒い三角で示した行は複数行同時選択機能によって間引き行に対するシャッタが拡張されたシャッタ行ＥＭＳＴＲを表している。
また、図６は図４中の時間ｔ［Ｈ］における電子シャッタ動作の物理イメージであるが、間引く画素の行数は図４の限りではない。
図５の比較例において、センサコントローラが指定する画素アドレス数は８である。
これに対して、本発明の実施形態である図４においてはセンサコントローラ１９０が指定する画素のアドレス数は４となっている。
【００４２】
図７（Ａ）〜（Ｋ）は、本発明の実施形態における１水平期間中の画素駆動パルスタイミングの一例を示す図である。
図８（Ａ）〜（Ｋ）は、比較例における１水平期間中の画素駆動パルスタイミングを示す図である。
【００４３】
図７および図８の（Ａ）はクロックＣＬＫを、（Ｂ）は画素アドレスＡＤＲを、（Ｃ）はラッチ回路（リード）１５０に保持された値を解除するためのパルスＲＬＲＳＴを、それぞれ示している。
図７および図８の（Ｄ）はラッチ回路（リード）１５０に画素アドレスＡＤＲを記憶するためのパルスＲＬＳＥＬを、（Ｅ）は、ラッチ回路（シャッタ）１４０に保持された値を解除するためのパルスＳＬＲＳＴをそれぞれ示している。
図７および図８の（Ｆ）はラッチ回路（シャッタ）１４０に画素アドレスＡＤＲを記憶するためのパルスＳＬＳＥＴを、（Ｇ）および（Ｈ）は電子シャッタ動作を行うためのパルスＳＴＲ、ＳＲＳＴを示している。
これらパルスＳＴＲおよびＳＲＳＴがハイレベル（Ｈ）になった期間に電子シャッタ動作を行う。
図７および図８の（Ｉ）は画素内に配置されたフォトダイオードから蓄積した電気信号をフローティングディフュージョンＦＤに転送する制御信号ＲＴＲを示している。
図７および図８の（Ｊ）は画素内に配置されたフローティングディフュージョンを電源電位にバイアスする制御信号ＲＲＳＴを、（Ｋ）は画素内に配置された増幅器の動作を制御する信号ＲＳＥＬをそれぞれ示している。
【００４４】
図７の本実施形態に係るパルスタイミングは、図８の比較例に比べて画素アドレスが４アドレス少ないため１水平期間長が短縮され、結果として高フレームレート撮像が可能となる。
【００４５】
図９は、図１のＣＭＯＳイメージセンサの構成概略図で示したラッチ回路（シャッタ）、ラッチ回路（リード）、垂直駆動回路の具体的な構成例を示す図である。
【００４６】
図９における回路は一例であり、センサコントローラ１９０が本回路に前記のＲＬＲＳＴ, ＲＬＳＥＴ, ＳＬＲＳＴ, ＳＬＳＥＴ, ＲＳＥＬ, ＲＲＳＴ, ＲＴＲ, ＳＲＳＴ, ＳＴＲを入力することで画素を駆動させる。
【００４７】
ラッチ回路（シャッタ）１４０は、２入力ＡＮＤ回路ＡＤ１４０ｉ〜１４０ｉ＋３、およびＳＲラッチＳＲ１４０ｉ〜１４０ｉ＋３を有する。
ラッチ回路（シャッタ）１４０において、ＡＮＤ回路ＡＤ１４０ｉ〜１４０ｉ＋３の出力がＳＲラッチＳＲ１４０ｉ〜ＳＲ１４０ｉ＋３のセット端子Ｓに接続されている。
ＡＮＤ回路ＡＤ１４０ｉ〜１４０ｉ＋３は、一方の入力端子に垂直選択デコーダ１３０による画素アドレスＡＤＲｉ〜ＡＤＲｉ＋３が供給され、他方の入力端子にセンサコントローラ１９０によるパルス信号ＳＬＳＥＬが供給される。
これにより、ラッチ回路（シャッタ）１４０にシャッタ行の画素アドレスＡＤＲが、ＳＲラッチＳＲ１４０ｉ〜ＳＲ１４０ｉ＋３に記憶される。
ＳＲラッチＳＲ１４０ｉ〜ＳＲ１４０ｉ＋３のリセット端子Ｒにはセンサコントローラ１９０によるパルスＳＬＲＳＴが所定のタイミングで供給される。これにより、ラッチ回路（シャッタ）１４０に保持された値が解除される。
【００４８】
ラッチ回路（リード）１５０は、２入力ＡＮＤ回路ＡＤ１５０ｉ〜１５０ｉ＋３、およびＳＲラッチＳＲ１５０ｉ〜１５０ｉ＋３を有する。
ラッチ回路（リード）１５０において、ＡＮＤ回路ＡＤ１５０ｉ〜１５０ｉ＋３の出力がＳＲラッチＳＲ１５０ｉ〜ＳＲ１５０ｉ＋３のセット端子Ｓに接続されている。
ＡＮＤ回路ＡＤ１５０ｉ〜１５０ｉ＋３は、一方の入力端子に垂直選択デコーダ１３０による画素アドレスＡＤＲｉ〜ＡＤＲｉ＋３が供給され、他方の入力端子にセンサコントローラ１９０によるパルス信号ＲＬＳＥＬが供給される。
これにより、ラッチ回路（リード）１５０にシャッタ行の画素アドレスＡＤＲが、ＳＲラッチＳＲ１５０ｉ〜ＳＲ１５０ｉ＋３に記憶される。
ＳＲラッチＳＲ１５０ｉ〜ＳＲ１５０ｉ＋３のリセット端子Ｒにはセンサコントローラ１９０によるパルス５ＬＲＳＴが所定のタイミングで供給される。これにより、ラッチ回路（リード）１５０に保持された値が解除される。
【００４９】
垂直駆動回路１２０は、２入力ＡＮＤ回路ＡＤ１５０ｉ，ＡＤ１５１ｉ、ＡＤ１５０ｉ＋１，ＡＤ１５１ｉ＋１、ＡＤ１５０ｉ＋２，ＡＤ１５１ｉ＋２、ＡＤ１５０ｉ＋３，ＡＤ１５１ｉ＋３、ＡＤ１５２，ＡＤ１５３，ＡＤ１５４を有する。
垂直駆動回路１２０は、２入力ＯＲ回路ＯＲ１５０ｉ〜ＯＲ１５０ｉ＋３、４入力ＯＲ回路１５１〜ＯＲ１５３、および２入力ＯＲ回路ＯＲ１５４を有する。
【００５０】
ＡＮＤ回路ＡＤ１５０ｉ〜ＡＤ１５０ｉ＋３は、一方の入力端子にラッチ回路(シャッタ）１４０のＳＲラッチＳＲ１４０ｉ〜１４０ｉ＋３の出力が供給され、他方の入力端子にセンサコントローラ１９０によるパルスＳＴＲが供給される。
ＡＮＤ回路ＡＤ１５１ｉ〜ＡＤ１５１ｉ＋３は、一方の入力端子にラッチ回路(リード）１５０のＳＲラッチＳＲ１５０ｉ〜１５０ｉ＋３の出力が供給され、他方の入力端子にセンサコントローラ１９０によるパルスＲＴＲが供給される。
ＯＲ回路ＯＲ１５０ｉ〜ＯＲ１５０ｉ＋３は、各入力端子にＡＮＤ回路ＡＤ１５０ｉ〜ＡＤ１５０ｉ＋３の出力およびＡＮＤ回路ＡＤ１５１ｉ〜ＡＤ１５１ｉ＋３の出力が入力される。
ＯＲ回路ＯＲ１５０ｉ〜ＯＲ１５０ｉ＋３の出力により転送トランジスタを駆動するための制御線ＴＲＧｉ〜ＴＲＧｉ＋３が選択的に駆動される。
ＯＲ回路１５１は、入力端子にラッチ回路(リード）１５０のＳＲラッチＳＲ１５０ｉ〜１５０ｉ＋３の出力が供給される。
そして、ＡＮＤ回路ＡＤ１５２は、一方の入力端子にＯＲ回路１５１の出力が供給され、他方の入力端子にセンサコントローラ１９０によるパルスＲＳＥＬが供給される。
これにより選択トランジスタを駆動する制御線ＳＥＬが駆動される。
ＯＲ回路１５２は、入力端子にラッチ回路(シャッタ）１４０のＳＲラッチＳＲ１４０ｉ〜１４０ｉ＋３の出力が供給される。
ＯＲ回路ＯＲ１５３は、一方の入力端子にＯＲ回路ＲＯ１５１の出力が供給され、他方の入力端子にセンサコントローラ１９０によるパルスＲＲＳＴが供給される。
そして、ＡＮＤ回路ＡＤ１５４は、一方の入力端子にＯＲ回路１５２の出力が供給され、他方の入力端子にセンサコントローラ１９０によるパルスＳＲＳＴが供給される。
ＯＲ回路ＯＲ１５３は、各入力端子にＡＮＤ回路ＡＤ１５３の出力およびＡＮＤ回路ＡＤ１５４の出力が入力される。
ＯＲ回路ＯＲ１５３によりリセットトランジスタを駆動するための制御線ＲＳＴが駆動される。
【００５１】
図１０は、本実施形態に係る図４の電子シャッタ動作を図７のパルスタイミングで実現させるための垂直選択デコーダの回路の一例を示す図である。
図１１は、比較例において図５の電子シャッタ動作を図８のパルスタイミングで実現させるための垂直選択デコーダの回路の一例を示す図である。
【００５２】
図１０の垂直選択デコーダ１３０は、アドレスデコーダ１３１、インバータＩＶ１３０〜ＩＶ１３２，２入力ＯＲ回路ＯＲ１３０〜ＯＲ１３３，３入力ＡＮＤ回路ＡＤ１３０〜ＡＤ１３７、および２入力ＡＮＤ回路ＡＤ１３０ｉ〜ＡＤ１３７ｉ＋７を有する。
【００５３】
ＯＲ回路ＯＲ１３０〜ＯＲ１３３は、一方の入力端子にアドレス拡張を制御する信号ＤＳＨＲが供給される。
ＯＲ回路ＯＲ１３０は、他方の入力端子にアドレス信号ａｄｄｒ＜０＞をインバータＩＶ１３０で反転させた信号が供給される。
ＯＲ回路ＯＲ１３１は、他方の入力端子にアドレス信号ａｄｄｒ＜０＞が供給される。
ＯＲ回路ＯＲ１３２は、他方の入力端子にアドレス信号ａｄｄｒ＜１＞をインバータＩＶ１３１で反転させた信号が供給される。
ＯＲ回路ＯＲ１３３は、他方の入力端子にアドレス信号ａｄｄｒ＜１＞が供給される。
【００５４】
ＡＮＤ回路ＡＤ１３０は、第１入力端子にＯＲ回路ＯＲ１３０の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３２の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞をインバータＩＶ１３２で反転させた信号が供給される。
ＡＮＤ回路ＡＤ１３１は、第１入力端子にＯＲ回路ＯＲ１３０の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３２の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞が供給される。
ＡＮＤ回路ＡＤ１３２は、第１入力端子にＯＲ回路ＯＲ１３０の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３３の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞をインバータＩＶ１３２で反転させた信号が供給される。
ＡＮＤ回路ＡＤ１３３は、第１入力端子にＯＲ回路ＯＲ１３０の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３３の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞が供給される。
ＡＮＤ回路ＡＤ１３４は、第１入力端子にＯＲ回路ＯＲ１３１の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３３の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞をインバータＩＶ１３２で反転させた信号が供給される。
ＡＮＤ回路ＡＤ１３５は、第１入力端子にＯＲ回路ＯＲ１３１の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３２の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞が供給される。
ＡＮＤ回路ＡＤ１３６は、第１入力端子にＯＲ回路ＯＲ１３１の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３３の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞をインバータＩＶ１３２で反転させた信号が供給される。
ＡＮＤ回路ＡＤ１３７は、第１入力端子にＯＲ回路ＯＲ１３１の出力が供給され、第２入力端子にＯＲ回路ＯＲ１３３の出力が供給され、第３入力端子がアドレス信号ａｄｄｒ＜２＞が供給される。
【００５５】
ＡＮＤ回路ＡＤ１３０ｉ〜ＡＤ１３７ｉ＋７は、画素アドレスＡＤＲｉ〜ＡＤＲｉ＋７
を生成して出力する。
ＡＮＤ回路ＡＤ１３０ｉ〜ＡＤ１３７ｉ＋７は、一方の入力端子にアドレスデコーダ１３１のデコード結果が供給される。
ＡＮＤ回路ＡＤ１３０ｉは、他方の入力端子にＡＮＤ回路ＡＤ１３０の出力が供給される。
ＡＮＤ回路ＡＤ１３１ｉ＋１は、他方の入力端子にＡＮＤ回路ＡＤ１３１の出力が供給される。
ＡＮＤ回路ＡＤ１３２ｉ＋２は、他方の入力端子にＡＮＤ回路ＡＤ１３２の出力が供給される。
ＡＮＤ回路ＡＤ１３３ｉ＋３は、他方の入力端子にＡＮＤ回路ＡＤ１３３の出力が供給される。
ＡＮＤ回路ＡＤ１３４ｉ＋４は、他方の入力端子にＡＮＤ回路ＡＤ１３４の出力が供給される。
ＡＮＤ回路ＡＤ１３５ｉ＋５は、他方の入力端子にＡＮＤ回路ＡＤ１３５の出力が供給される。
ＡＮＤ回路ＡＤ１３６ｉ＋６は、他方の入力端子にＡＮＤ回路ＡＤ１３６の出力が供給される。
ＡＮＤ回路ＡＤ１３７ｉ＋７は、他方の入力端子にＡＮＤ回路ＡＤ１３７の出力が供給される。
【００５６】
比較例としての図１１の回路は２行拡張機能のみを有する。
図１１の垂直選択デコーダの一例では、アドレスａｄｄｒ＜０＞とインバータＩＶ１３０でアドレス信号ａｄｄｒ＜０＞を反転させた信号に対する信号ＤＳＨＲとの論理和を演算している。
信号ＤＳＨＲがハイレベルであるときに、アドレスａｄｄｒの０ビットより上位ビットが同一の画素アドレスを同時に指定することとなり、アドレスを拡張している。
他方、図１０ではアドレス信号ａｄｄｒ＜０＞だけでなくアドレス信号ａｄｄｒ＜１＞の論理和も演算している。
信号ＤＳＨＲがハイレベルであるときに、アドレスａｄｄｒの１ビットより上位ビットが同一のアドレスを同時に指定し、アドレスを拡張している。
図１０の本発明の実施形態では２ビット、画素アドレスにおいては４行分のアドレスを同時に指定しているが、２ビットに限定せず、画素アドレスの最大ビット数まで可能である。
【００５７】
図１２は、本発明の実施形態によって拡張アドレスの重複が発生する場合に、他の間引き画素に対して電子シャッタ動作を行うことで、１水平期間内の電子シャッタ数を調整した電子シャッタ動作の一例を示す図である。
図１３は、比較例において、オプティカルブラック領域と遮光膜で画素を覆っていない有効領域とで前記間引き数が異なってかつ被拡張アドレス間の距離が近い場合に、拡張アドレスが重複して１水平期間中に指定する画素アドレスの数に差が発生する電子シャッタ動作の示す図である。
図１２および図１３は、横軸に時間［Ｈ］、縦軸に行アドレスをとり、電子シャッタ動作のタイミングを示したものである。
【００５８】
図１２および図１３中の白丸で示した行はリード行に対するシャッタＲＳＴＲを、黒丸で示した行は複数行同時選択機能によってリード行に対するシャッタが拡張されたシャッタ行ＥＲＳＴＲを表している。
図１２および図１３中の白い三角で示した業は間引き行に対するシャッタ行ＭＳＴＲを、黒い三角で示した行は複数行同時選択機能によって間引き行に対するシャッタが拡張されたシャッタ行ＥＭＳＴＲを表している。
【００５９】
本実施形態においては、比較例と異なり、１水平期間内に実施する電子シャッタ動作の数を同一とすることで、画素内のフローティングディフュージョンの電位を同一にし、高品質な画像を出力させる。
【００６０】
図１３は、比較例において、オプティカルブラック領域と遮光膜で画素を覆っていない有効領域とで前記間引き数が異なってかつ被拡張アドレス間の距離が近い場合に、拡張アドレスが重複して１水平期間中に指定する画素アドレスの数に差が発生する電子シャッタ動作の示す図である。
【００６１】
図１４は、図１２の画素アドレス指定動作を実現させるため演算フローの一例を示す図である。
この演算フローにおいては、ステップＳＴ１〜ＳＴ５において以下の処理を行う。
信号ＤＳＨＲの値から垂直選択デコーダにおけるアドレス拡張の有無を判断する。
そして、被拡張アドレスの値からアドレス数の調整の必要または不要を判断し、垂直選択デコーダ内でＤＳＨＲの調整とアドレス数調整用のアドレスの生成を行う。
【００６２】
図１５は、図１４の演算フローを具現化した回路図の一例を示す図である。
図１５の垂直選択デコーダ１３０Ａは、図１０の回路に信号ＤＳＨＲと画素アドレスからアドレス数調整演算実施の必要または不要を判断する判定回路１３２を有する。
図１５の垂直選択デコーダ１３０Ａは、判定回路１３２の演算結果を入力してアドレス数調整用アドレスの生成を行うアドレス生成回路１３３を有する。
図１５の構成は、本発明の実施形態の一側面である。
【００６３】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
すなわち、本実施形態によれば、多画素化を進めるにあたって、高フレームレート撮像性能を低下させることなく高品質な画像を得ることができる。
また、画素数が変わらない場合には、画像の品質を維持したまま高フレームレート撮像性能を向上させることができる。
オプティカルブラック領域と有効領域の間引き数が異なっても高品質な画像を得ることができることから、オプティカルブラック領域の画素数を削減可能であり、コスト削減が可能となる。
高品質な画像を得るための垂直選択デコーダの制御が簡易化するため、センサコントローラの消費電力および面積を削減することができる。
ただし、垂直選択デコーダに判定回路と論理和回路の面積および消費電力が増加するが、センサコントローラの削減量よりも少ない。
【００６４】
上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００６５】
＜２．カメラシステムの構成例＞
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００６６】
本カメラシステム２００は、図１６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０を有する。
さらに、カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００６７】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００６８】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００６９】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述したＣＭＯＳイメージセンサ（固体撮像素子）１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【００７０】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・垂直駆動回路、１３０・・・垂直選択デコーダ、１４０・・・第１の記憶装置としてのラッチ回路（シャッタ用）、１５０・・・第２の記憶装置としてのラッチ回路（読出し（リード）用）、１６０・・・読み出し回路、１７０・・・水平選択回路、１８０・・・アンプ回路、１９０・・・センサ制御装置といてのセンサコントローラ、アドレスデコーダ、１３０，１３０Ａ，１３０Ｂ・・・行選択回路、１４０・・・タイミング制御回路、１５０，１５０Ａ，１５０Ｂ・・・センサコントローラ、１６０・・・読み出し回路、ＰＤ・・・光電変換素子、ＴＲＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＡＭＰ−Ｔｒ・・・増幅トランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。
【図１】
2011147071.tif 000003
【図２】
2011147071.tif 000004
【図３】
2011147071.tif 000005
【図４】
2011147071.tif 000006
【図５】
2011147071.tif 000007
【図６】
2011147071.tif 000008
【図７】
2011147071.tif 000009
【図８】
2011147071.tif 000010
【図９】
2011147071.tif 000011
【図１０】
2011147071.tif 000012
【図１１】
2011147071.tif 000013
【図１２】
2011147071.tif 000014
【図１３】
2011147071.tif 000015
【図１４】
2011147071.tif 000016
【図１５】
2011147071.tif 000017
【図１６】
2011147071.tif 000018