(57)【要約】【課題】不良要素の効率良い置き換えを可能にする構成を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数の単位構造を有する。単位構造は、複数のメモリセルと接続された複数のビット線と、複数のビット線のうちの隣接する複数のビット線とそれぞれ接続された複数のセンスアンプと、複数のセンスアンプと共通に接続された第１データ線SBUSと、第１データ線と接続された演算回路Yと、演算回路と接続された第２データ線DBUSと、第２データ線と接続された複数のデータラッチXDLを含む。複数の単位構造は、相互に独立しており、またその一部はスペア用単位構造である。複数の単位構造の１つは、スペア用単位構造と置き換えられる。【選択図】      図８
2011198414.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと接続された複数のビット線と、
前記複数のビット線のうちの隣接する複数のビット線とそれぞれ接続された複数のセンスアンプと、
前記複数のセンスアンプと共通に接続された第１データ線と、
前記第１データ線と接続された演算回路と、
前記演算回路と接続された第２データ線と、
前記第２データ線と接続された複数のデータラッチと、
を具備する複数の単位構造を具備し、
前記複数の単位構造は相互に独立しており、
前記複数の単位構造の一部はスペア用単位構造であり、
前記複数の単位構造の１つが前記スペア用単位構造と置き換えられる、
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のセンスアンプが第１乃至第ｎ（ｎは２以上の自然数）センスアンプからなり、
前記複数のデータラッチが第１乃至第ｎデータラッチからなり、
前記第１乃至第ｎデータラッチが、前記第１乃至第ｎセンスアンプから出力されたデータをそれぞれラッチする、
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記複数の単位構造から各々が構成される複数の動作単位構造と、
１つの前記動作単位構造に含まれる前記複数の単位構造のデータを転送する第１バスと、
前記半導体記憶装置の外部入出力端子と電気的に接続された第２バスと、
前記スペア用単位構造と置き換えられた前記単位構造である被置き換え単位構造が属する前記動作単位構造を特定する第１アドレスを保持する第１ラッチと、
前記第１アドレスにより特定される前記動作単位構造に含まれる複数の前記単位構造の中から前記被置き換え単位構造を特定する第２アドレスを保持する第２ラッチと、
前記スペア用単位構造に供給されるデータまたは前記スペア用単位構造から供給されるデータを保持する第３ラッチと、
アクセス対象のメモリセルのアドレスの一部と前記第１アドレスとが一致した場合、前記第１バスのうちの前記第２アドレスによって特定されるデータ線または前記第２バスのうちの前記第２アドレスによって特定されるラインと前記第３ラッチとを接続するマルチプレクサと、
をさらに具備することを特徴とする請求項１または２の半導体記憶装置。
【請求項４】
前記複数の単位構造から各々が構成される複数の動作単位構造と、
１つの前記動作単位構造に含まれる前記複数の単位構造のデータを転送する第１バスと、
前記半導体記憶装置の外部入出力端子と電気的に接続された第２バスと、
前記スペア用単位構造のデータを転送する第３バスと、
前記スペア用単位構造と置き換えられた前記単位構造である被置き換え単位構造が属する前記動作単位構造を特定する第１アドレスを保持する第１ラッチと、
前記第１アドレスにより特定される前記動作単位構造に含まれる複数の前記単位構造の中から前記被置き換え単位構造を特定する第２アドレスを保持する第２ラッチと、
アクセス対象のメモリセルのアドレスの一部と前記第１アドレスとが一致した場合、前記第１バスの前記第２アドレスによって特定されるデータ線と前記第３バスとを接続するマルチプレクサと、
をさらに具備することを特徴とする請求項１または２の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶装置のリダンダンシシステムに関する。
【背景技術】
【０００２】
半導体記憶装置において、不良の要素を置き換えるためのリダンダンシシステムが知られている。リダンダンシシステムによる不良要素の置き換えは、多くの場合、隣接する所定数のビット線を単位として用いて行なわれる。リダンダンシシステムは、不良のメモリセルまたはビット線の救済のためだけでなく、たとえばメモリセルアレイ以外の周辺回路をも対象としている。このような周辺回路には、たとえば、ビット線と外部接続端子に接続されたバスとの間の、データバス、演算回路、ラッチ等が含まれる。
【０００３】
特許文献１は、ビット線制御回路中においてデータ記憶回路を有する半導体記憶装置を開示する。データ記憶回路はビット線と接続されたセンスアンプと、センスアンプと接続された演算回路と、演算回路と接続されたデータ制御ユニットとを含んでいる。
【０００４】
特許文献２は、各メモリセルが複数ビットを記憶可能な半導体記憶装置における特定のベリファイ動作に関する。この特許文献２には、各ビット線に対して、１本のビット線と接続された１つのセンスアンプと、１つのセンスアンプと接続された１組の演算器および第１〜第３ラッチ回路が開示されている。
【０００５】
ビット線と外部接続端子に接続されたバスとの間の構成によってリダンダンシによって置き換えられる単位が相違する。この置き換え単位によって、置き換えの効率や確保可能な容量等が相違する。このため、効率良く不良要素の置き換えを可能にする構成を有する半導体記憶装置が要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2009-158061号公報
【特許文献２】特開2009-54246号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、不良要素の効率良い置き換えを可能にする構成を有する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体記憶装置は、複数のメモリセルと接続された複数のビット線と、前記複数のビット線のうちの隣接する複数のビット線とそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプと共通に接続された第１データ線と、前記第１データ線と接続された演算回路と、前記演算回路と接続された第２データ線と、前記第２データ線と接続された複数のデータラッチと、を具備する複数の単位構造を具備し、前記複数の単位構造は相互に独立しており、前記複数の単位構造の一部はスペア用単位構造であり、前記複数の単位構造の１つが前記スペア用単位構造と置き換えられる、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、不良要素の効率良い置き換えを可能にする構成を有する半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】半導体記憶装置の一部の参考例を示す図。
【図２】図１のカラムＣＯＬ０が選択されている状態を示す図。
【図３】図１のカラムＣＯＬ２が選択されている状態を示す図。
【図４】第１実施形態に係る半導体記憶装置のブロック図。
【図５】メモリセルアレイの一部の回路図。
【図６】メモリセルアレイの一部の断面図。
【図７】第１実施形態のデータラッチおよびセンスアンプ回路を示すブロック図。
【図８】第１実施形態の単位構造を示すブロック図。
【図９】第１実施形態のリダンダンシ回路と関連する回路を示すブロック図。
【図１０】リダンダンシ回路と関連する回路の動作時の一状態を示す図。
【図１１】図１０に続く状態を示す図。
【図１２】図１１に続く状態を示す図。
【図１３】第２実施形態に係る半導体記憶装置のブロック図。
【図１４】第２実施形態のデータラッチおよびセンスアンプ回路を示すブロック図。
【図１５】第２実施形態のリダンダンシ回路と関連する回路を示すブロック図。
【発明を実施するための形態】
【００１１】
本発明の実施形態の説明に先立ち、図１〜図３を参照して、参考例について説明する。図１は、８本のビット線を１カラムとして用いる半導体記憶装置の一部を概略的に示している。連続する８本のビット線からカラムＣＯＬ０が構成される。また、別の連続する８本ビット線からカラムＣＯＬ１〜ＣＯＬ７が構成される。
【００１２】
８つのセンスアンプＳＡ００〜ＳＡ０７がカラムＣＯＬ０用に設けられている。センスアンプＳＡ００〜ＳＡ０７は、カラムＣＯＬ０の８本のビット線とそれぞれ接続され、対応するビット線上のデータを増幅する。同様に、カラムＣＯＬｍ（ｍは０は以上の正の整数）について、８つのセンスアンプＳＡｍ０〜ＳＡｍ７が設けられ、各センスアンプＳＡｍ０〜ＳＡｍ７は、対応するビット線と接続され、対応するビット線上のデータをセンス増幅する。
【００１３】
カラムＣＯＬ０〜ＣＯＬ７の各々のセンスアンプＳＡｍ０は、データバスＳＢＵＳ０によって演算回路Ｙ０の一端と接続されている。演算回路Ｙ０は、８つのセンスアンプＳＡｍ０の選択された１つのデータに所定の処理を施して、処理された信号を演算回路Ｙ０の他端から出力する。同様に、カラムＣＯＬ０〜ＣＯＬ７の各々のセンスアンプＳＡｍ１〜ＳＡｍ７は、演算回路Ｙ１〜Ｙ７とそれぞれ接続されている。
【００１４】
演算回路Ｙ０の他端は、データバスを介して、８つのデータラッチＸＤＬ００〜ＸＤＬ０７と接続されている。ＸＤＬ００〜ＸＤＬ０７は、カラムＣＯＬ０〜ＣＯＬ７のＩ／Ｏ０のデータをそれぞれラッチする。演算回路Ｙ０は、カラムＣＯＬ０〜ＣＯＬ７のいずれが選択されているかに応じて、他端の信号をデータバスＤＢＵＳ０を介して、データラッチＸＤＬ００〜ＸＤＬ０７のいずれかに供給する。より具体的には、演算回路Ｙ０は、カラムＣＯＬ０が選択されている場合、自身の一端をセンスアンプＳＡ００と接続し、自身の他端をＩ／Ｏ０のデータラッチＸＤＬ００と接続する。同様に、演算回路Ｙ１〜Ｙ７の他端は、データバスＤＢＵＳ１〜７をそれぞれ介して、データラッチの組ＸＤＬ１ｐ、ＸＤＬ２ｐ、ＸＤＬ３ｐ、ＸＤＬ４ｐ、ＸＤＬ５ｐ、ＸＤＬ６ｐ、ＸＤＬ７ｐ（ｐは０以上の整数）とそれぞれ接続されている。
【００１５】
データラッチＸＤＬ００〜ＸＤＬ０７は、それぞれスイッチ回路（図示せず）を介して、Ｉ／Ｏ０用のデータバスと接続されている。同様に、データラッチＸＤＬ１ｐ〜ＸＤＬ７ｐは、スイッチ回路（図示せず）を介して、Ｉ／Ｏ０〜Ｉ／Ｏ７用のデータバスＤＱＢＵＳ１〜ＤＱＢＵＳ７とそれぞれ接続されている。
【００１６】
図１の構成を１単位として、カラムＣＯＬ８〜ＣＯＬ１５、カラムＣＯＬ１６〜３１、…用に、図１と同じ要素が設けられている。
【００１７】
図２は、図１の構成において、カラムＣＯＬが選択されている、すなわちカラムＣＯＬ０に属するビット線のデータがメモリセルアレイへ入力されるまたはメモリセルアレイから出力される際の接続を示している。図２に示されているように、カラムＣＯＬ０のセンスアンプＳＡ００〜ＳＡ０７が、それぞれ演算回路Ｙ０〜７を介して、ＸＤＬ００、ＸＤＬ１０、ＸＤＬ２０、ＸＤＬ３０、ＸＤＬ４０、ＸＤＬ５０、ＸＤＬ６０、ＸＤＬ７０とそれぞれ接続される。次いで、センスアンプＳＡ００〜ＳＡ０７のデータが、それぞれ演算回路Ｙ０〜７を介して、ＸＤＬ００、ＸＤＬ１０、ＸＤＬ２０、ＸＤＬ３０、ＸＤＬ４０、ＸＤＬ５０、ＸＤＬ６０、ＸＤＬ７０にそれぞれ供給される。または、ＸＤＬ００、ＸＤＬ１０、ＸＤＬ２０、ＸＤＬ３０、ＸＤＬ４０、ＸＤＬ５０、ＸＤＬ６０、ＸＤＬ７０に保持されているデータが、それぞれ演算回路Ｙ０〜７を介して、センスアンプＳＡ００〜ＳＡ０７にそれぞれ供給される。
【００１８】
図３は、図１の構成において、カラムＣＯＬ２が選択されている際の接続を示している。図３に示すように、カラムＣＯＬ２のセンスアンプＳＡ２０〜ＳＡ２７が、それぞれ演算回路Ｙ０〜７を介して、ＸＤＬ０２、ＸＤＬ１２、ＸＤＬ２２、ＸＤＬ３２、ＸＤＬ４２、ＸＤＬ５２、ＸＤＬ６２、ＸＤＬ７２と接続される。カラムＣＯＬ０〜７のデータを転送するためには、上記の１つのカラムについての動作が、各カラムについて、カラム単位で時間の経過に沿って実行される。
【００１９】
このように、１つのカラムに属する８つのセンスアンプの各々が演算回路Ｙ０〜７を介してＩ／Ｏ０〜Ｉ／Ｏ７の同じ行に属する８つのデータラッチＸＤＬとそれぞれ接続される。したがって、カラムＣＯＬ０〜ＣＯＬ７のいずれか１つのデータの転送のために、常に、１つの組を構成する（すなわち、図１の単位構造に含まれる全ての）８カラム分の構成要素が必要である。すなわち、１つのカラムの選択のたびに、演算回路Ｙ０〜Ｙ７、データバスＤＢＵＳ０〜ＤＢＵＳ７、データラッチＸＤＬ０ｐ〜ＸＤＬ７ｐが必要とされる。
【００２０】
以上のような構成においてリダンダンシシステムを実現しようとすると、置き換えの単位は、図１に示す構造となる。上記のように、演算回路Ｙ０〜Ｙ７、データバスＤＢＵＳ０〜ＤＢＵＳ７、データラッチＸＤＬ０ｐ〜ＸＤＬ７ｐが、カラムＣＯＬ０〜ＣＯＬ７によって共用されるからである。したがって、図１に示す構成要素のいずれか１つのみに不良が生じた場合、図１に示す８カラム分の構成要素全体を置き換える必要がある。置き換え単位がこのように大きいと、一箇所の不良によって消費されるスペア要素の容量が多く消費され、置き換えの効率が悪い。このため、必要な置き換え容量を確保するのに、スペア要素を大量に作成しておく必要がある。
【００２１】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであることに留意すべきである。また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２２】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も本発明の範疇に含まれる。
【００２３】
（第１実施形態）
図４は、第１実施形態に係る半導体記憶装置を概略的に示すブロック図である。図４に示されているように、半導体記憶装置（フラッシュメモリ）１は、メモリセルアレイ２を含んでいる。メモリセルアレイ２は、複数のビット線と複数のワード線と共通ソース線とを含んでいる。メモリセルアレイ２中には、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能な複数のメモリセルがマトリクス状に配置されている。
【００２４】
メモリセルアレイ２には、ビット線制御回路３が接続されている。ビット線制御回路３は、ビット線を介してメモリセルアレイ２中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ２中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ２中のメモリセルに書き込み（プログラム）電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路３は、制御回路４によって制御される。また、ビット線制御回路３は、センスアンプ回路３ａ、データラッチ３ｂを含んでいる。センスアンプ回路３ａは、ビット線上の電位を増幅する。データラッチ３ｂは、メモリセルアレイからのデータまたはメモリセルアレイへのデータを一時的に保持する。
【００２５】
データラッチ３ｂは、データバスＹＩＯを介してリダンダンシ回路５と接続されている。データバスＹＩＯは、８ビットのデータ幅を有し、したがって８本のデータ線ＹＩＯ０〜ＹＩＯ７により構成されている。リダンダンシ回路５は、データバスＤＱＢＵＳを介してデータ回路（データバッファ）６と接続されている。データバスＤＱＢＵＳは、８ビットのデータ幅を有し、したがって８本のデータ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７により構成されている。
【００２６】
データ回路６は、さらなるデータバスＤＱＢＵＳおよびＩ／Ｏインターフェース７を介してデータ入出力端子に接続されている。データ入出力端子には、外部より各種コマンドＣＭＤ、アドレスＡＡ、データＤＴが供給される。これらのうち、コマンドＣＭＤおよびアドレスＡＡが制御回路４に供給される。また、アドレスＡＡおよびデータＤＴがリダンダンシ回路５に供給される。同様に、メモリセルからセンスアンプ回路３ａを介してデータラッチ３ｂに読み出されたデータは、リダンダンシ回路５に供給され、次いで、入出力端子から出力される。
【００２７】
以下の説明は、半導体記憶装置１の入出力されるデータの幅が８ビットである例に基づいている。しかしながら、８ビットのデータ幅は必須ではなく、実施形態は８ビットの例と同じ原理を用いて、その他のデータ幅にも適用されることが可能である。
【００２８】
メモリセルアレイ２には、ワード線制御回路１１が接続される。ワード線制御回路１１は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路１２から受け取る。ワード線制御回路１１は、制御回路４の制御に従ってメモリセルアレイ２中の所定のワード線を選択し、選択されたワード線に、電圧生成回路１２からの電圧を印加する。電圧生成回路１２は、制御回路４の制御に従って、書き込み、読み出し、消去等の各動作において、ワード線制御回路１１等に必要な電圧を与える。
【００２９】
制御回路４は、入力インターフェース１３を介して制御信号入力端子と接続されている。制御回路４は、制御信号入力端子を介して制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、／ＣＬＥ（コマンド・ラッチ・イネーブル）、／ＷＥ（ライト・イネーブル）、／ＲＥ（リード・イネーブル）を受け取る。制御回路４は、これらの制御信号およびコマンドＣＭＤ、アドレスＡＡに従って、ビット線制御回路３、リダンダンシ回路５、ワード線制御回路１１、電圧生成回路１２を制御する。
【００３０】
制御回路４は、アドレスレジスタ４ａを含んでいる。アドレスレジスタ４ａは、データ回路６から８ビット幅のデータバスを介してアドレスＡＡを受け取る。アドレスレジスタ４は、アドレスＡＡをリダンダンシ回路５、ワード線制御回路１１、データラッチ３ｂに供給する。
【００３１】
制御回路４は、また、レディービジーインターフェース１４を介してレディー／ビジー信号Ｒ／Ｂを出力する。
【００３２】
次に、図５、図６を参照して、メモリセルアレイ２の構成例について説明する。メモリセルアレイ２は複数のブロックを含んでいる。図５は、メモリセルアレイの一部（１ブロック）の回路図である。図６は、メモリセルアレイの一部（１ブロック）の断面図である。
【００３３】
図５、図６に示されているように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ方向）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続される複数個（例えば６４個）のメモリセルトランジスタＭＴからなる。選択ランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。ブロックＢｌｏｃｋ中のメモリセルトランジスタＭＴは、一括して消去される。すなわち、ブロックは消去単位である。
【００３４】
ワード線ＷＬ０〜ＷＬ６３は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ブロック中の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ブロック中の全選択トランジスタＳ１に接続されている。
【００３５】
同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴは、ページ（Ｐａｇｅ）と称する単位を構成する。ページごとに読み出し動作、書き込み動作が行われる。なお、１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。
【００３６】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板中に形成されたウェル上に設けられる。ウェルは、電圧発生回路１２と接続されており、電圧発生回路１２によって所定の電圧を印加される。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層としての浮遊電極（フローティングゲート電極）ＦＧ、ゲート間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有している。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。
【００３７】
次に、図７および図８を参照して、センスアンプ回路３ａおよびデータラッチ３ｂについて説明する。センスアンプ回路３ａおよびデータラッチ３ｂは、複数の単位構造ＵＳを含んでいる。各単位構造ＵＳは、後に詳述するように、センスアンプ、データバス、データラッチ、演算回路等を含んでいる。また、各単位構造ＵＳは、８本のビット線ＢＬと接続されており、また、スイッチ回路２２を介してデータバスＹＩＯと接続されている。参照符号ＵＳＲが示す要素については後述する。
【００３８】
図８は、複数の単位構造ＵＳを示すブロック図である。図８は、また、単位構造ＵＳのレイアウトも表現しており、図の上下方向および左右方向が図５のビット線方向およびワード線方向とそれぞれ一致する。図８に示すように、１つの単位構造ＵＳは、Ｉ／Ｏ０〜７のいずれか１つに対応する。図８は、８つの単位構造ＵＳを示している。８つの単位構造ＵＳは、後述のように接続されるデータ線（データバスＹＩＯ）が異なることを除いて同じ構成を有する。
【００３９】
各単位構造ＵＳは、下端（メモリセルアレイ２に近い位置）において、ビット線方向に沿って並んだセンスアンプＳＡ０〜ＳＡ７を含んでいる。センスアンプＳＡ０〜ＳＡ７は、各々、１本のビット線ＢＬと接続されている。センスアンプＳＡ〜ＳＡ７は、１つの単位構造ＵＳに共通の１本のデータバスＳＢＵＳと接続されている。データバスＳＢＵＳは、ビット線方向に沿って延び、１ビットの幅を有する。
【００４０】
データバスＳＢＵＳは、また、演算回路Ｙの一端と接続されている。演算回路Ｙは、データバスＳＢＵＳの上側に位置する。演算回路Ｙの他端は、１本のデータバスＤＢＵＳを介して１組のデータラッチＸＤＬ０〜ＸＤＬ７と接続されている。データラッチＸＤＬ０〜ＸＤＬ７は、ビット線方向に沿って並んでいる。演算回路Ｙは、自身の他端をデータラッチＸＤＬ０〜ＸＤＬ７の任意の１つに接続する。演算回路Ｙは、また、１つのメモリセルに複数ビットを書き込むことを可能にするための動作を実現する。また、演算回路Ｙが、自身とデータラッチＸＤＬ０〜ＸＤＬ７の１つとの選択的な接続を実現するので、データバスは、１つの単位構造ＵＳにおいて一本で済む。
【００４１】
単位構造ＵＳは、また、８つのデータラッチＵＤＬ、８つのデータラッチＬＤＬ、８つのデータラッチＱＤＬを含んでいる。データラッチＵＤＬの組、データラッチＬＤＬの組、データラッチＱＤＬの組は、ビット線方向に沿って並んでおり、演算回路ＹとデータラッチＸＤＬの組との間に位置する。演算回路Ｙは、自身の他端を、８つのデータラッチＵＤＬの任意の１つ、８つのデータラッチＬＤＬの任意の１つ、８つのデータラッチＱＤＬの任意の１つに、データバスＤＢＵＳを介して接続する。
【００４２】
１つの単位構造ＵＳにおいて、データラッチＸＤＬ０〜ＸＤＬ７は、各々、８つのスイッチ回路２３を介して共通線と接続されている。この共通線は、スイッチ回路２２を介してデータバスＹＩＯを構成する８本のデータ線ＹＩＯ０〜ＹＩＯ７のいずれかと接続されている。より具体的には、単位構造ＵＳ０〜ＵＳ７は、データ線ＹＩＯ０〜〜ＹＩＯ７とそれぞれ接続されている。
【００４３】
単位構造ＵＳ０〜ＵＳ７の各センスアンプＳＡ０は、カラムＣＯＬ０のＩ／Ｏ０〜Ｉ／Ｏ７のためのデータをそれぞれ増幅する。同様に、各センスアンプＳＡ１〜ＳＡ７は、それぞれ自身が属するＩ／ＯのためのカラムＣＯＬ１〜７のデータをそれぞれ増幅する。
【００４４】
読み出しの際、カラムＣＯＬ０のＩ／Ｏ０〜Ｉ／Ｏ７の８つのビットデータが、Ｉ／Ｏ０〜Ｉ／Ｏ７用のセンスアンプＳＡ０に入力される。続いて、Ｉ／Ｏ０〜Ｉ／Ｏ７用の各センスアンプＳＡ０によって増幅されたデータは、Ｉ／Ｏ〜Ｉ／Ｏ７の各々に専用の各演算回路Ｙをそれぞれ介して、Ｉ／Ｏ０〜Ｉ／Ｏ７用のデータラッチＸＤＬ０に保持される。Ｉ／Ｏ０〜Ｉ／Ｏ７用のデータラッチＸＤＬ０に保持されたデータは、データ線ＹＩＯ０〜ＹＩＯ７にそれぞれ供給される。こうして、カラムＣＯＬ０のＩ／Ｏ０〜Ｉ／Ｏ７のデータが一括してデータバスＹＩＯに転送される。
【００４５】
次に、同様にして、カラムＣＯＬ１のデータが転送される。すなわち、カラムＣＯＬ１のＩ／Ｏ０〜Ｉ／Ｏ７の８つのビットデータが、Ｉ／Ｏ０〜Ｉ／Ｏ７用の各センスアンプＳＡ１に入力される。続いて、Ｉ／Ｏ０〜Ｉ／Ｏ７用の各センスアンプＳＡ１によって増幅されたデータは、Ｉ／Ｏ〜Ｉ／Ｏ７の各々に専用の各演算回路Ｙをそれぞれ介して、Ｉ／Ｏ〜Ｉ／Ｏ７用のデータラッチＸＤＬ１に保持される。Ｉ／Ｏ〜Ｉ／Ｏ７用のデータラッチＸＤＬ１に保持されたデータは、データ線ＹＩＯ０〜ＹＩＯ７にそれぞれ供給される。こうして、カラムＣＯＬ１のＩ／Ｏ０〜Ｉ／Ｏ７のデータが一括してデータバスＹＩＯに転送される。以下、同様にして、カラムＣＯＬ２〜ＣＯＬ７の８ビットのデータがデータバスＹＩＯに順次転送される。一括して処理される単位が図１と図８とで異なるが、１カラム８ビットのデータの８カラム分のデータをデータバスＹＩＯに転送するのに要する時間は図８と図１とで同じである。
【００４６】
このように、１つの単位構造ＵＳに属する行方向（ワード線方向）に並ぶ１組のセンスアンプ単位で、順次動作する。したがって、センスアンプＳＡ０〜ＳＡ７が、それぞれカラムＣＯＬ０〜ＣＯＬ７のそれぞれに対して機能する。よって、図８に示されている８つの単位構造ＵＳが動作単位として繰り返し配置されている。以下、８つの連続する単位構造を動作単位構造と称する。図８に示されている動作単位構造に続く別の動作単位構造は、カラムＣＯＬ８〜ＣＯＬ１５に対応し、以下、同様である。
【００４７】
本実施形態では、１つの単位構造ＵＳに属する行方向（ワード線方向）に並ぶ１組のセンスアンプ単位で動作する。一方、図１の構成では、１つのカラムに属する列方向（ビット線方向）に並ぶ１組のセンスアンプ単位で動作する。このように、同時に動作するセンスアンプの組合せが異なるが、８カラム分のデータの転送に要する時間は、両者で同じである。
【００４８】
以上述べたように、８つの単位構造ＵＳが１つの動作単位として共同で動作して、８カラムのデータをデータバスＹＩＯに転送する。このような構成により、図１の構成の場合と異なる単位での置き換えが可能になる。図１の場合、上記のように、図１に含まれる全ての要素（演算回路、データバス、データラッチ）のいずれか１ヵ所の不良を救済するために、図１に含まれる全要素が置き換え単位として用いられる。これに対して、第１実施形態に係る半導体記憶装置の構成によれば、置き換え単位は、１つの単位構造ＵＳである。図８から明らかなように、１つの単位構造ＵＳ内で相互接続が完結しており、ある単位構造ＵＳ内の構成要素が別の単位構造ＵＳによって使用されないからである。
【００４９】
以下に、第１実施形態に係る半導体記憶装置におけるリダンダンシシステムについて、図７、図９〜図１１を参照して説明する。図７に示すように、ビット線制御回路３は、上記の複数の単位構造ＵＳに加えて、複数の単位構造ＵＳＲをさらに含んでいる。複数の単位構造ＵＳは通常動作用途であり、単位構造ＵＳＲは置き換え用のスペアである。各スペア用単位構造ＵＳＲは、単位構造ＵＳと同じ構成を有する。各スペア用単位構造ＵＳＲも、スイッチ２２によって、データバスＹＩＯを構成するいずれかのデータ線と接続される。
【００５０】
図９は、リダンダンシ回路５と関連する回路を示すブロック図である。図９に示すように、リダンダンシ回路５は、アドレス制御回路ＡＣ、マルチプレクサＭＵＸ、ｎ個（ｎは自然数）のアドレスラッチＣＡＬ０〜ＣＡＬｎ、ｎ個のＩ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎ、ｎ個のデータラッチＤＬ０〜ＤＬｎを含んでいる。
【００５１】
データバスＤＱＢＵＳは、アドレス制御回路ＡＣと接続されている。アドレス制御回路ＡＣは、データバスＤＱＢＵＳ上のアドレス信号ＡＡを取り込む。アドレス制御回路ＡＣは、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎと接続されている。カラムアドレスラッチＣＡＬ０〜ＣＡＬｎは、各々が、置き換えられた単位構造ＵＳを含んだ動作単位構造（図８に示すような連続する８つの単位構造ＵＳ）を特定するアドレス（カラムアドレスと称する）を保持する。カラムアドレスは、アドレスＡＡから特定可能である。すなわち、アドレスＡＡによって、このアドレスにより特定されるメモリセルと接続されたビット線と接続された単位構造が特定できる。そして、当該アドレスの幾つかの上位ビットによって、当該単位構造が含まれる動作単位構造が特定できる。こうして、カラムアドレスは、動作単位構造を特定可能なビット数の部分からなる。たとえば、メモリセルを特定するアドレスＡＡが１２ビットであって、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎに、１２ビットのアドレスの上位９ビットが保持される（ＡＡ［１１：３］）。以下、この例に従って説明する。
【００５２】
Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎは、それぞれカラムアドレスラッチＣＡＬ０〜ＣＡＬｎと対応して設けられている。Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎは、アドレスＡＡのうちのカラムアドレス部分を除いた部分を保持する。Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎに保持されるＩ／Ｏアドレスは、ある８つのカラム（動作単位構造）内のＩ／Ｏを特定するためのものであり、本例では３ビットである。
【００５３】
データラッチＤＬ０〜ＤＬｎは、それぞれ、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎと対応して設けられている。データラッチＤＬ０〜ＤＬｎは、それぞれ、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎにより保持されているカラムアドレスにより特定される８つの単位構造ＵＳのうちの１つにより取り扱われる８ビットのデータを保持するためのものである。具体例として、カラムＣＯＬ０〜ＣＯＬ８のＩ／Ｏ０用の単位構造ＵＳが置き換えられている場合、データラッチＤＬ０は、カラムＣＯＬ０〜ＣＯＬ８のＩ／Ｏ０が取り扱う８ビットデータを保持する。
【００５４】
アドレス制御回路ＡＣは、アクセス対象を特定するアドレスＡＡのカラム特定部分（ＡＡ［１１：３］）をカラムアドレスラッチＣＡＬ０〜ＣＡＬｎ中のカラムアドレスと比較する。一致が生じた場合、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎのうちの一致したカラムアドレスを保持する１つに対応するデータラッチＤＬ０〜ＤＬｎのうちの１つから保持されていたデータが出力される。
【００５５】
マルチプレクサＭＵＸは、データバスＤＱＢＵＳと、データバスＹＩＯと、データラッチＤＬ０〜ＤＬｎと、を選択的に接続する。通常時、マルチプレクサＭＵＸは、データバスＤＱＢＵＳを構成するデータ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７を、データバスＹＩＯを構成するデータ線ＹＩＯ０〜ＹＩＯ７とそれぞれ接続している。一方、アクセス対象を特定するアドレスのカラム特定部分がカラムアドレスラッチＣＡＬ０〜ＣＡＬｎ中のカラムアドレスと一致する場合、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎのうちの一致するカラムアドレスを保持する１つに対応する、データラッチＤＬ０〜ＤＬｎの１つを、データバスＤＱＢＵＳまたはＹＩＯと接続する。さらに、マルチプレクサＭＵＸは、Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎ中のＩ／Ｏアドレスに従って、データラッチＤＬ０〜ＤＬｎの有効とされた１つと、データバスＤＱＢＵＳまたはデータバスＹＩＯを構成する選択されたデータ線と、を接続する。したがって、マルチプレクサＭＵＸは、データラッチＤＬ０を、データ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７の任意の１つ、およびデータ線ＹＩＯ０〜ＹＩＯ７の任意の１つに接続することが可能になっている。同様に、マルチプレクサＭＵＸは、データラッチＤＬ１〜ＤＬｎの各々について、データ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７の任意の１つ、およびデータ線ＹＩＯ０〜ＹＩＯ７の任意の１つに接続することが可能になっている。
【００５６】
なお、図９では、単位構造ＵＳのうちのデータラッチＸＤＬのみが代表的に示されている。また、各データラッチＸＤＬは、各データラッチが１つの単位構造ＵＳに対応し、すなわち８ビットのデータを保持するものとして描かれている。
【００５７】
次に、図１０〜図１２を参照して、図９のリダンダンシ回路５と関連部分の動作について説明する。以下の説明は、カラムＣＯＬ０〜ＣＯＬ７についての動作単位構造のＩ／Ｏ０データを取り扱う単位構造ＵＳ、およびカラムＣＯＬ８〜ＣＯＬ１５についての動作単位構造ＵＳのＩ／Ｏ０データを取り扱う単位構造ＵＳが、それぞれ単位構造ＵＳＲと置き換えられている例に関する。したがって、カラムアドレスラッチＣＡＬ０は、カラムＣＯＬ０〜ＣＯＬ７に対応する動作単位構造を特定するアドレスを保持しており、対応するＩ／ＯアドレスラッチＩＡＬ０は、Ｉ／Ｏ０を指すアドレスを保持している。同様に、カラムアドレスラッチＣＡＬ１は、カラムＣＯＬ８〜ＣＯＬ１５に対応する動作単位構造を特定するアドレスを保持しており、対応するＩ／ＯアドレスラッチＩＡＬ１は、Ｉ／Ｏ０を指すアドレスを保持している。
【００５８】
図１０〜図１２は、半導体記憶装置１に外部からデータが入力された際の動作を順に示している。通常時、マルチプレクサＭＵＸは、データ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７とデータ線ＹＩＯ０〜ＹＩＯ７をそれぞれ接続している。図１０に示されているように、データＤ０〜Ｄ７がマルチプレクサＭＵＸに順次供給される。データＤ０は、８ビットのデータであり、カラムＣＯＬ０のＩ／Ｏ０〜Ｉ／Ｏ７の計８ビットのデータである。同様に、データＤ１〜Ｄ７は、各々８ビットのデータであり、カラムＣＯＬ１〜ＣＯＬ７に対応する動作単位構造のＩ／Ｏ０〜Ｉ／Ｏ７のデータにそれぞれ対応する。
【００５９】
データＤ０〜Ｄ７のリダンダンシ回路５への供給と平行して、データＤ０〜Ｄ７が書き込まれるべきメモリセルのアドレスがアドレス制御回路ＡＣに供給される。アドレス制御回路ＡＣは、データＤ０〜Ｄ７のカラムアドレスが、カラムアドレスラッチＣＡＬ０内のカラムアドレスと一致することを検出する。この検出を受けて、Ｉ／ＯアドレスラッチＩＡＬ０に保持されているＩ／ＯアドレスをマルチプレクサＭＵＸに出力させる。マルチプレクサＭＵＸは、このＩ／Ｏアドレスを受け取ると、データバスＤＱＢＵＳ内のＩ／Ｏ０用のデータ線ＤＱＢＵＳ０をデータラッチＤＬ０に接続する。続いて、データＤ０〜Ｄ７のうちのデータＤ０がリダンダンシ回路５に供給される。すると、データＤ０のＩ／Ｏ０のデータはデータラッチＤＬ０に保持され、他方、データＤ０の残りのＩ／Ｏ１〜Ｉ／Ｏ７のデータはカラムＣＯＬ０〜ＣＯＬ７に対応する動作単位構造内のＩ／Ｏ１〜Ｉ／Ｏ７用の単位構造ＵＳ中の各々のデータラッチＸＤＬ０に保持される。
【００６０】
続いて、リダンダンシ回路５は、データＤ１を受け取る。すると、データＤ１の場合と同様に、データＤ１のＩ／Ｏ０のデータはデータラッチＤＬ０に保持され、他方、Ｉ／Ｏ１〜Ｉ／Ｏ７のデータはカラムＣＯＬ０〜ＣＯＬ７に対応する動作単位構造内のＩ／Ｏ１〜Ｉ／Ｏ７用の単位構造ＵＳ中の各々のデータラッチＸＤＬ１に保持される。
【００６１】
以下、同様に、リダンダンシ回路５は、データＤ２〜Ｄ７を順次受け取る。すると、データＤ２〜Ｄ７の各々のＩ／Ｏ０のデータはデータラッチＤＬ０に順次保持され、他方、データＤ２〜Ｄ７の各々のＩ／Ｏ２〜Ｉ／Ｏ７のデータはカラムＣＯＬ０〜ＣＯＬ７に対応する動作単位構造内のＩ／Ｏ２〜Ｉ／Ｏ７用の単位構造ＵＳ中の各々のデータラッチＸＤＬ０〜７に順次保持される。
【００６２】
次に、図１１に示すように、データＤ８〜Ｄ１５がマルチプレクサＭＵＸに順次供給される。データＤ８〜Ｄ１５は、各々８ビットのデータであり、カラムＣＯＬ８〜ＣＯＬ１５に対応する動作単位構造のＩ／Ｏ０〜Ｉ／Ｏ７のデータにそれぞれ対応する。上記と同様に、アドレス制御回路ＡＣは、データＤ８〜Ｄ１５のカラムアドレスがカラムアドレスラッチＣＡＬ１内のカラムアドレスと一致することを検出し、次いで、Ｉ／ＯアドレスラッチＩＡＬ１に保持されているＩ／ＯアドレスをマルチプレクサＭＵＸに出力させる。マルチプレクサＭＵＸは、このＩ／Ｏアドレスを受け取ると、データバスＤＱＢＵＳ内のＩ／Ｏ０用のデータ線をデータラッチＤＬ１に接続する。このため、データＤ８〜Ｄ１５の各々のＩ／Ｏ０のデータはデータラッチＤＬ１に順次保持され、他方、データＤ８〜Ｄ１５の各々のＩ／Ｏ０〜Ｉ／Ｏ７のデータはカラムＣＯＬ８〜ＣＯＬ１５に対応する動作単位構造内のＩ／Ｏ０〜Ｉ／Ｏ７用の単位構造ＵＳ中の各々のデータラッチＸＤＬ０〜７に順次保持される。
【００６３】
図１２は、図１１に続いて半導体記憶装置１にプログラムコマンドが供給された際のステップを示している。図１２に示されているように、データラッチＤＬ０に保持されていた、カラムＣＯＬ０、ＣＯＬ８の各々のＩ／Ｏ０のデータが、単位構造ＵＳＲのデータラッチＸＤＬ０、別の単位構造ＵＳＲのデータラッチＸＤＬ０に保持される。続いて、同様に、カラムＣＯＬ１、ＣＯＬ９の各々のＩ／Ｏ０のデータが、単位構造ＵＳＲ０のデータラッチＸＤＬ１、単位構造ＵＳＲ１のデータラッチＸＤＬ１に保持される。さらに、同様に、カラムＣＯＬ２〜７、ＣＯＬ１０〜１５の各々のＩ／Ｏ０のデータが、単位構造ＵＳＲ０のデータラッチＸＤＬ２〜７、単位構造ＵＳＲ１のデータラッチＸＤＬ２〜７に順次保持される。続いて、単位構造ＵＳ、ＵＳＲ０、ＵＳＲ１の各々のデータラッチＸＤＬ０〜ＸＤＬ７に保持されているデータが演算回路ＹおよびセンスアンプＳＡ０〜ＳＡ７を介してメモリセルアレイに書き込まれる。
【００６４】
読み出しの動作も、書き込みの動作と同様である。メモリセルアレイから読み出されたデータは、センスアンプＳＡ０〜ＳＡ７および演算回路Ｙを経由してデータラッチＸＤＬ０〜ＸＤＬ７に到達する。単位構造ＵＳＲと置き換えられている単位構造ＵＳが取り扱うべきデータは、置き換えられた単位構造ＵＳＲで処理および保持される。アドレス制御回路ＡＣは、読み出し対象のメモリセルのカラムアドレスを、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎ内のカラムアドレスと比較する。一致が生じた場合、対応するＩ／ＯアドレスラッチＩＯＡ０〜ＩＯＡｎおよびマルチプレクサＭＵＸの制御を通じて、対応するＩ／ＯについてのデータがデータラッチＸＤＬ０〜ＸＤＬ７から順次データラッチＤＬ０〜ＤＬｎの対応する１つに読み出される。Ｉ／ＯアドレスラッチＩＯＡ０〜ＩＯＡｎによって特定されないＩ／Ｏのデータは、データラッチＸＤＬからマルチプレクサＭＵＸを介してデータバスＤＱＢＵＳに転送される。続いて、データラッチＤＬ０〜ＤＬｎの対応する１つに保持されていたデータがマルチプレクサＭＵＸを介してデータバスＤＱＢＵＳに転送される。
【００６５】
以上述べたように、第１実施形態に係る半導体記憶装置によれば、１つの演算回路Ｙおよびビット線方向に並んだ１組のデータラッチＸＤＬ０〜ＸＤＬ７が、ビット線方向に並んだ１組のセンスアンプＳＡ０〜ＳＡ７によってのみ使用される。このため、これら、１つの演算回路Ｙ、１組のデータラッチＸＤＬ、１組のセンスアンプＳＡが完結した単位構造ＵＳを構成し、単位構造ＵＳが８つのカラムの１つのＩ／Ｏに対応する。したがって、８つのカラム単位で動作する構成においても不良に起因する置き換えの単位を、単位構造ＵＳとすることができる。このことによって、置き換えの効率が優れた（たとえば図１の構成より高い）半導体記憶装置を実現できる。
【００６６】
また、本実施形態のような単位構造ＵＳによって、１組のセンスアンプＳＡから演算回路Ｙへの接続は、１本のデータバスＳＢＵＳのみによって実現される。このことによって、たとえば図１の例と比べて、データバスＳＢＵＳの配置のピッチが広くなり、配線の制約が緩和される。
【００６７】
（第２実施形態）
図１３は、第２実施形態に係る半導体記憶装置を概略的に示すブロック図である。図１３に示すように、第２実施形態の半導体記憶装置は、リダンダンシ回路５に代えて、リダンダンシ回路３１を含んでいる。リダンダンシ回路３１は、データバスＲＹＩＯによってもデータラッチ３ｂと接続されている。より具体的には、図１４のようになっている。通常動作用途の単位構造ＵＳについては第１実施形態と同じである。一方、スペア用途の単位構造ＵＳＲは、スイッチ２２を介して、１ビット幅のデータバスＲＹＩＯと接続されている。ここまで説明した点以外については、第２実施形態は、第１実施形態と同じである。
【００６８】
図１５は、リダンダンシ回路３１と関連する回路を示すブロック図である。図１５に示すように、リダンダンシ回路３１は、リダンダンシ回路５に含まれているデータラッチＤＬ０〜ＤＬｎを含んでいない。マルチプレクサＭＵＸ２は、データバスＤＱＢＵＳを構成するデータ線ＤＱＢＵＳ０〜ＤＱＢＵＳ８とデータバスＹＩＯを構成するデータ線ＹＩＯ０〜ＹＩＯ７をそれぞれ接続する。さらに、マルチプレクサＭＵＸ２は、データバスＤＱＢＵＳを構成するデータ線ＤＱＢＵＳ０〜ＤＱＢＵＳ８のいずれかをデータバスＲＹＩＯと接続する。
【００６９】
カラムアドレスラッチＣＡＬ０〜ＣＡＬｎは、それぞれ、Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬｎと対を成している。
【００７０】
リダンダンシ回路３１は、ＣＳＬデコーダ３２をさらに含んでいる。ＣＳＬデコーダ３２には、アドレス制御回路ＡＣから、アクセス対象のアドレスを供給される。ＣＳＬデコーダ３２は、供給されたアドレスをデコードして、図１４のスイッチ２２を制御する。
【００７１】
アクセス対象に対応する単位構造ＵＳが置き換えられている場合のリダンダンシ回路３１の動作について説明する。アドレス制御回路ＡＣは、第１実施形態と同様に、供給されたアドレスのカラムアドレスをカラムアドレスラッチＣＡＬ０〜ＣＡＬｎ中のカラムアドレスと比較する。一致が生じていない場合、マルチプレクサＭＵＸ２は、データバスＤＱＢＵＳのデータ線ＤＱＢＵＳ０〜ＤＱＢＵＳ７をデータバスＹＩＯのデータ線ＹＩＯ０〜ＹＩＯ７にそれぞれ接続する。
【００７２】
一方、一致が生じた場合、カラムアドレスラッチＣＡＬ０〜ＣＡＬｎの内の一致が生じた１つは、Ｉ／ＯアドレスラッチＩＡＬ０〜ＩＡＬのうちの自身に対応する１つに保持されているＩ／ＯアドレスをマルチプレクサＭＵＸ２に出力させる。マルチプレクサＭＵＸ２は、Ｉ／Ｏアドレスを受け取ると、このＩ／Ｏアドレスにより特定されるＩＯ（たとえばＩＯ０）のデータを転送するデータバスＤＱＢＵＳのデータ線（たとえばＤＱＢＵＳ０）をデータバスＲＹＩＯに接続する。こうして、データバスＤＱＢＵＳと単位構造ＵＳ（データラッチＸＤＬ）との間でデータの転送経路が形成される。
【００７３】
ここまでの説明では、マルチプレクサＭＵＸ２とスペア用の単位構造ＵＳＲとの間のデータバスＲＹＩＯは１本のみである。このため、８つのカラムのために共同する８つの単位構造のうち１つの単位構造のみが置換可能という制約が生じている。データバスＲＹＩＯの数をさらに増やすことによって、８つのカラムのうち置換可能なカラムの数を増やすことができる。
【００７４】
以上述べたように、第２実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、１つの演算回路Ｙおよび１組のデータラッチＸＤＬが、１組のセンスアンプＳＡによってのみ使用される。このため、第１実施形態と同じ効果を得られる。
【００７５】
さらに、第２実施形態によれば、スペア用の単位構造ＵＳＲとのみ接続可能なデータバスＲＹＩＯが設けられる。すなわち、スペア用単位構造ＵＳＲから到来するデータまたはスペア用単位構造ＵＳＲに向かうデータを転送するための専用のデータバスＲＹＩＯが設けられる。このため、このようなデータがリダンダンシ回路３１内でラッチされる必要がなく、データラッチが不要になる。さらに、このようなデータラッチと、データバスＤＱＢＵＳ、ＹＩＯを接続する必要がないので、マルチプレクサＭＵＸ２の構成が簡単なもので済む。
【００７６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７７】
１…半導体記憶装置、２…メモリセルアレイ、３…ビット線制御回路、４…制御回路、５…リダンダンシ回路、６…データ回路、７…Ｉ／Ｏインターフェース、１１…ワード線制御回路、１２…電圧生成回路、１３…入力インターフェース、１４…レディービジーインターフェース、ＳＡ０〜ＳＡ７…センスアンプ、Ｙ…演算回路、ＹＩＯ０〜ＹＩＯ７…データ線、ＸＤＬ０〜ＸＤＬ７…データラッチ、ＳＢＵＳ、ＤＢＵＳ…データバス。
【図１】
2011198414.tif 000003
【図２】
2011198414.tif 000004
【図３】
2011198414.tif 000005
【図４】
2011198414.tif 000006
【図５】
2011198414.tif 000007
【図６】
2011198414.tif 000008
【図７】
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【図８】
2011198414.tif 000010
【図９】
2011198414.tif 000011
【図１０】
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【図１１】
2011198414.tif 000013
【図１２】
2011198414.tif 000014
【図１３】
2011198414.tif 000015
【図１４】
2011198414.tif 000016
【図１５】
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