(57)【要約】【課題】本発明は、半導体装置に関し、オン抵抗を増大させることなく、ｄｉ／ｄｔ耐量およびｄＶ／ｄｔ耐量を向上させることを目的とする。【解決手段】そして、上記目的を達成するために、半導体基板（１）の上主面のうち、ゲートパッド（１２）の直下の領域に設けられるパッド下ベース領域（５）は、ソース電極（１１）に接続されず、ソース電極（１１）に接続される主ベース領域（４）にも連結されない。すなわち、パッド下ベース領域（５）はフローティング状態に置かれる。【選択図】図２
2011097116.tif 000002
【特許請求の範囲】
【請求項１】
上主面および下主面を有する半導体基板（１）を備える半導体装置であって、
前記半導体基板（１）が、
前記上主面に形成され、抵抗率が前記上主面から遠いほど低くなるように勾配を有している第１導電型のドレイン層（３）と、
前記ドレイン層（３）よりも浅くなるように前記ドレイン層（３）の中に選択的に形成され、前記上主面に露出する第２導電型の主ベース領域（４）と、
前記主ベース領域（４）よりも浅くなるように前記主ベース領域（４）の中に選択的に形成され、前記上主面に露出する第１導電型のソース領域（６）と、を備え、
前記半導体装置が、
前記主ベース領域（４）と前記ソース領域（６）とに接続された第１主電極（１１）と、
前記主ベース領域（４）のうち、前記ドレイン層（３）と前記ソース領域（６）とに挟まれた領域であるチャネル領域に、ゲート絶縁膜（８）を挟んで対向するゲート電極（９）と、
前記上主面のうち前記ドレイン層（３）が露出する領域であるパッド下ドレイン領域に、絶縁層（７）を挟んで対向し、前記ゲート電極（９）に接続された導電性のゲートパッド（１２）と、
前記下主面に接続された第２主電極（１４）と、をさらに備える半導体装置。
【請求項２】
上主面および下主面を有する半導体基板（１）を備える半導体装置であって、
前記半導体基板（１）が、
前記上主面に形成された第１導電型のドレイン層（３）と、
前記ドレイン層（３）よりも浅くなるように前記ドレイン層（３）の中に選択的に形成され、前記上主面に露出する第２導電型の主ベース領域（４）と、
前記主ベース領域（４）よりも浅くなるように前記主ベース領域（４）の中に選択的に形成され、前記上主面に露出する第１導電型のソース領域（６）と、を備え、
前記半導体装置が、
前記主ベース領域（４）と前記ソース領域（６）とに接続された第１主電極（１１）と、
前記主ベース領域（４）のうち、前記ドレイン層（３）と前記ソース領域（６）とに挟まれた領域であるチャネル領域に、ゲート絶縁膜（８）を挟んで対向するゲート電極（９）と、
前記上主面のうち前記ドレイン層（３）が露出する領域であるパッド下ドレイン領域に、絶縁層（７）を挟んで対向し、前記ゲート電極（９）に接続された導電性のゲートパッド（１２）と、
前記ゲートパッド（１２）よりも前記上主面に近い位置において前記上主面に対向するように前記絶縁層（７）に埋設され、前記ゲートパッド（１２）に接続されている導電層（１０）と、
前記下主面に接続された第２主電極（１４）と、をさらに備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年において、スイッチング素子、あるいはインバータ制御用素子として、ＭＯＳＦＥＴおよびＩＧＢＴが注目されている。図２５はＭＯＳＦＥＴとして構成された従来の代表的な半導体装置の平面図である。この半導体装置１５１は、半導体基板７１の上主面の上に絶縁層が形成されており、その上に、外部との電気的接続を行うためのゲートパッド８６およびソースパッド９９が形成されている。図２６は、図２５のゲートパッド８２の付近を拡大して示す部分拡大平面図である。ゲートパッド８２の周囲には、ソースパッド９９に接続されたソース電極８１が配設されている。ソース電極８１は、絶縁層を貫通するプラグ９２を通じて、半導体基板７１に接続されている。
【０００３】
図２７は、図２６のＣ−Ｃ切断線に沿った半導体装置１５１の断面図である。図２７が示すように、半導体装置１５１は、半導体基板７１、絶縁層７７、ゲート電極７９、導電層８０、ソース電極８１、ゲートパッド８２、およびドレイン電極８４を備えている。半導体基板７１は、Ｎ+型の高濃度ドレイン層７２、Ｎ-型のドレイン層７３、Ｐ型の主ベース領域７４、Ｐ型のパッド下ベース領域７５、およびＮ+型のソース領域７６を備えている。半導体基板７１は、上主面および下主面を有するシリコン基板である。
【０００４】
ドレイン層７３は、半導体基板７１の上主面に形成されている。主ベース領域７４は、ドレイン層７３よりも浅くなるようにドレイン層７３の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域７５は、ドレイン層７３よりも浅くなるようにドレイン層７３の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域７５は、主ベース領域７４に連結されず、主ベース領域７４から孤立している。
【０００５】
ソース領域７６は、主ベース領域７４よりも浅くなるように主ベース領域７４の中に選択的に形成され、上主面に露出している。主ベース領域７４は、複数の領域に分割されており、同様にソース領域７６は、主ベース領域７４の複数の領域に対応して、複数の領域に分割して配置されている。パッド下ベース領域７５の中には、ソース領域７６は形成されない。したがって、パッド下ベース領域７５にはチャネル領域は存在しない。高濃度ドレイン層７２は、ドレイン層７３の下主面側に連結し、半導体基板７１の下主面に露出している。
【０００６】
ソース電極８１は、金属で形成されており、主ベース領域７４とソース領域７６とに接続されるとともに、絶縁層７７を貫通するプラグ９２を通じてパッド下ベース領域７５に接続されている。ゲート電極７９は、ポリシリコンで形成されており、主ベース領域７４のうち、ドレイン層７３とソース領域７６とに挟まれた領域であるチャネル領域に、絶縁層７７の一部であるゲート絶縁膜７８を挟んで対向するように、絶縁層７７の中に埋設されている。
【０００７】
ゲートパッド８２は、金属で形成されており、半導体基板７１の上主面のうち、パッド下ベース領域７５の露出面に、絶縁層７７を挟んで対向するように、絶縁層７７の上に配設されている。ゲートパッド８２は、絶縁層７７に埋設されたプラグ８３を通じて導電層８０に接続されている。導電層８０は、図示しない経路を通じてゲート電極７９に接続されている。導電層８０は、ポリシリコンで形成されており、ゲートパッド８２よりも半導体基板７１の上主面に近い位置において、上主面に対向するように絶縁層７７に埋設されている。ドレイン電極８４は、金属で形成されており、半導体基板７１の下主面に接続されている。
【０００８】
図２８は、半導体基板７１のドレイン層７３および高濃度ドレイン層７２における、抵抗率のプロファイルである。図２８が示すように、抵抗率はドレイン層７３と高濃度ドレイン層７２との連結部分で階段状に変化し、ドレイン層７３と高濃度ドレイン層７２とのそれぞれの内部では、略均一である。このプロファイルは、図２９および図３０が示す工程図に沿って、半導体基板７１が形成されることに由来する。すなわち、半導体基板７１の形成工程では、はじめに高濃度ドレイン層７２に相当する基板が準備され、その後、エピタキシャル成長法により、ドレイン層７３が形成される。
【０００９】
半導体装置１５１は以上のように構成されるので、以下のように動作する。ソース電極８１に接地電位を印加し、ドレイン電極８４に正電位を印加した状態で、しきい値電圧以上のゲート電圧をゲート電極７９に印加すると、主ベース領域７４のチャネル領域に反転層が形成される。その結果、チャネル領域を通じて、電流が流れるので、ＭＯＳＦＥＴである半導体装置１５１がオン状態となる。ゲート電圧をしきい値電圧以下の値に戻すと、反転層は消滅するので、半導体装置１５１はオフ状態へ移行する。
【００１０】
半導体装置１５１では、主ベース領域７４とパッド下ベース領域７５とは、ソース電極８１によって電気的に接続されている。したがって、主ベース領域７４とドレイン層７３との間のＰＮ接合、および、パッド下ベース領域７５とドレイン層７３との間のＰＮ接合によって、ＭＯＳＦＥＴが内蔵するダイオードが形成されている。半導体装置１５１がオフ状態にあるときには、この内蔵ダイオードに逆バイアスが印加される。ソース電極８１とドレイン電極８４との間に印加される電圧、すなわちドレイン電圧は、半導体装置１５１がオフ状態にあるときには、内蔵ダイオードのＰＮ接合からドレイン層７３の内部へ拡がる空乏層によって保持される。
【００１１】
ソース電極８１とゲート電極７９とを短絡した状態で、ドレイン電極８４の電位を基準として正電圧を、ソース電極８１へ印加すると、ソース電極８１に接続されている主ベース領域７４およびパッド下ベース領域７５からドレイン層７３へ、ホールが注入される。同時に、ドレイン電極８４へ接続されている高濃度ドレイン層７２から、電子がドレイン層７３へ注入される。その結果、電流がソース電極８１からドレイン電極８４へと流れる。すなわち、内蔵ダイオードはオン状態となる。
【００１２】
つぎに、ドレイン電極８４の電位を基準として負電圧をソース電極８１へ印加すると、ドレイン層７２に残留するホールはソース電極８１へ、残留する電子はドレイン電極８４へ移動する。その結果、ドレイン電極８４からソース電極８１へ、過渡的な電流が流れる。ホールの移動度は電子の移動度に対して約１／２の大きさであるため、この過渡的な電流値が零になる時間は、ドレイン層７３に残留するホールが消滅するまでの時間となる。半導体装置１５１を過渡的に流れる電流がゼロへと減衰する動作は、内蔵ダイオードの逆回復動作（すなわちリカバリー動作）に相当する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
内蔵ダイオードを導通させたときに発生するホールは、主ベース領域７４およびパッド下ベース領域７５の面積と、それらの不純物濃度とに依存する。外部との電気的接続を実現するために設けられるゲートパッド８２の直下に設けられるパッド下ベース領域７５の面積は、主ベース領域７４が分割されてなる複数の領域の各々の面積よりも、当然ながら大きい。したがって、残留ホールは主ベース領域７４の近傍よりも、パッド下ベース領域７５の近傍において、多く発生する。したがって、高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作させるときには、パッド下ベース領域７５の近傍に残留するホールは、主ベース領域７４のうち、パッド下ベース領域７５に近い特定部分に集中的に流れ込み、この特定部分を通じてソース電極８１へと出てゆく。このときに、ソース領域７６、主ベース領域７４、およびドレイン層７３によって形成される寄生バイポーラトランジスタが導通する場合がある。すなわち、従来の半導体装置１５１では、逆回復動作の過程での電流の変化率ｄｉ／ｄｔに対する耐量、すなわちｄｉ／ｄｔ耐量が低いという問題点があった。
【００１４】
さらに、半導体装置１５１では、内蔵ダイオードを構成するベース領域７４、７５領域とドレイン層７３との間のＰＮ接合に高いｄＶ／ｄｔ（電圧の時間変化率）が印加された場合、例えばソース電極８１とゲート電極７９とを短絡させた状態で、ドレイン電極８４とソース電極８１との間に高い約１ｋＶ／μｓ以上のｄＶ／ｄｔが印加された場合に、ベース領域７４，７５とドレイン層７３との間のＰＮ接合では、空乏層が瞬時に広がる。このとき、ＰＮ接合の面積と空乏層が広がる速度とに依存してホールが発生するので、広い面積を占めるパッド下ベース領域７５の周囲には多数のホールが発生する。発生したホールによる電流は、主ベース領域７４のうち、パッド下ベース領域７５に近い特定部分へ集中的に流れ込む。その結果、寄生バイポーラが導通する場合があった。すなわち、従来の半導体装置１５１では、ｄｉ／ｄｔ耐量が低いだけでなく、電圧の変化率ｄＶ／ｄｔに対する耐量、すなわちｄＶ／ｄｔ耐量が低いという問題点もあった。
【００１５】
図２７が示す半導体装置１５１において、主ベース領域７４とパッド下ベース領域７５との間に、ソース領域７６を内部に有しない第３のベース領域を形成することによって、寄生バイポーラトランジスタの導通を抑制するという技術を想定することも可能である。しかしながら、ｄｉ／ｄｔが高くなるのにともなって、パッド下ベース領域７５の近傍に残留するホールは、第３のベース領域へ流れ込むだけでなく、主ベース領域７４のうちの第３のベース領域に近い特定部分へも集中的に流れ、この特定部分を通じてソース電極８１へ出て行くようになる。それにより、寄生バイポーラトランジスタが導通するという現象が発生し得る。同様に、ｄＶ／ｄｔを高くするのにともない、寄生バイポーラトランジスタが導通するという現象が発生し得る。
【００１６】
また、高いｄｉ／ｄｔ耐量、あるいは高いｄＶ／ｄｔ耐量を得るために、多数の第３のベース領域を形成すると、半導体装置１５１がオン状態にあるときに電流が流れる主ベース領域７４の面積が減少することとなる。すなわち、半導体装置１５１全体にわたるチャネル幅が狭くなる。その結果、オン抵抗が高くなるという別の問題を生起する。
【００１７】
本発明は、上記のような問題を解決し、オン抵抗を増大させることなく、ｄｉ／ｄｔ耐量およびｄＶ／ｄｔ耐量を向上させることのできる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１８】
この目的を達成するために、本発明のうち第１の態様にかかるものは、上主面および下主面を有する半導体基板を備える半導体装置であって、前記半導体基板が、前記上主面に形成され、抵抗率が前記上主面から遠いほど低くなるように勾配を有している第１導電型のドレイン層と、前記ドレイン層よりも浅くなるように前記ドレイン層の中に選択的に形成され、前記上主面に露出する第２導電型の主ベース領域と、前記主ベース領域よりも浅くなるように前記主ベース領域の中に選択的に形成され、前記上主面に露出する第１導電型のソース領域と、を備え、前記半導体装置が、前記主ベース領域と前記ソース領域とに接続された第１主電極と、前記主ベース領域のうち、前記ドレイン層と前記ソース領域とに挟まれた領域であるチャネル領域に、ゲート絶縁膜を挟んで対向するゲート電極と、前記上主面のうち前記ドレイン層が露出する領域であるパッド下ドレイン領域に、絶縁層を挟んで対向し、前記ゲート電極に接続された導電性のゲートパッドと、前記下主面に接続された第２主電極と、をさらに備える。
【００１９】
本発明のうち第２の態様にかかるものは、上主面および下主面を有する半導体基板を備える半導体装置であって、前記半導体基板が、前記上主面に形成された第１導電型のドレイン層と、前記ドレイン層よりも浅くなるように前記ドレイン層の中に選択的に形成され、前記上主面に露出する第２導電型の主ベース領域と、前記主ベース領域よりも浅くなるように前記主ベース領域の中に選択的に形成され、前記上主面に露出する第１導電型のソース領域と、を備え、前記半導体装置が、前記主ベース領域と前記ソース領域とに接続された第１主電極と、前記主ベース領域のうち、前記ドレイン層と前記ソース領域とに挟まれた領域であるチャネル領域に、ゲート絶縁膜を挟んで対向するゲート電極と、前記上主面のうち前記ドレイン層が露出する領域であるパッド下ドレイン領域に、絶縁層を挟んで対向し、前記ゲート電極に接続された導電性のゲートパッドと、前記ゲートパッドよりも前記上主面に近い位置において前記上主面に対向するように前記絶縁層に埋設され、前記ゲートパッドに接続されている導電層と、前記下主面に接続された第２主電極と、をさらに備える。
【発明の効果】
【００２０】
本発明のうち第１の態様にかかる半導体装置では、ドレイン層の抵抗率が、半導体基板の上主面から遠いほど低くなるように、勾配を有しているので、第１１の態様にかかる半導体装置と同様に、ｄｉ／ｄｔ耐量の向上、サージ電圧の発生の緩和、および、オン抵抗の低減が達成される。また、ゲートパッドがドレイン層に対向するので、ｄＶ／ｄｔ耐量が向上する。
【００２１】
本発明のうち第２の態様にかかる半導体装置では、導電層がゲートパッドに接続されているので、第１７の態様にかかる半導体装置と同様に、半導体装置の耐圧が効果的に高められる。また、ゲートパッドがドレイン層に対向しているので、ｄＶ／ｄｔ耐量が向上する。
【００２２】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１による半導体装置の部分平面図である。
【図２】実施の形態１による半導体装置の縦断面図である。
【図３】実施の形態１による半導体装置の動作説明図である。
【図４】実施の形態１の別の例による半導体装置の縦断面図である。
【図５】実施の形態２による半導体装置の縦断面図である。
【図６】実施の形態２の別の例による半導体装置の縦断面図である。
【図７】実施の形態３による半導体装置の部分平面図である。
【図８】実施の形態３による半導体装置の縦断面図である。
【図９】実施の形態３による半導体装置の部分拡大平面図である。
【図１０】実施の形態３による半導体装置の部分拡大平面図である。
【図１１】実施の形態３の別の例による半導体装置の縦断面図である。
【図１２】実施の形態４による半導体装置の縦断面図である。
【図１３】実施の形態４による半導体装置の動作説明図である。
【図１４】実施の形態４の別の例による半導体装置の縦断面図である。
【図１５】実施の形態４のさらに別の例による半導体装置の縦断面図である。
【図１６】実施の形態４のさらに別の例による半導体装置の縦断面図である。
【図１７】実施の形態５による半導体装置の特徴を示すグラフである。
【図１８】実施の形態５による半導体装置の動作を示す波形図である。
【図１９】実施の形態５による半導体装置の製造工程図である。
【図２０】実施の形態５による半導体装置の製造工程図である。
【図２１】実施の形態５による半導体装置の製造工程図である。
【図２２】変形例による半導体装置の縦断面図である。
【図２３】別の変形例による半導体装置の縦断面図である。
【図２４】さらに別の変形例による半導体装置の縦断面図である。
【図２５】従来技術による半導体装置の平面図である。
【図２６】従来技術による半導体装置の部分平面図である。
【図２７】従来技術による半導体装置の縦断面図である。
【図２８】従来技術による半導体装置の特徴を示すグラフである。
【図２９】従来技術による半導体装置の製造工程図である。
【図３０】従来技術による半導体装置の製造工程図である。
【発明を実施するための形態】
【００２４】
実施の形態１．
図１はＭＯＳＦＥＴとして構成された本発明の実施の形態１による半導体装置の一部を示す部分平面図である。この半導体装置１０１の全体平面図は、例えば図２５と同様に描かれる。図１が示すように、ゲートパッド１２の周囲には、ソース電極１１が配設されている。図２は、図１のＡ−Ａ切断線に沿った半導体装置１０１の断面図である。図２が示すように、半導体装置１０１は、半導体基板１、絶縁層７、ゲート電極９、導電層１０、ソース電極１１、ゲートパッド１２、およびドレイン電極１４を備えている。半導体基板１は、Ｎ+型の高濃度ドレイン層２、Ｎ-型のドレイン層３、Ｐ型の主ベース領域４、Ｐ型のパッド下ベース領域５、およびＮ+型のソース領域６を備えている。半導体基板１は、上主面および下主面を有するシリコン基板である。
【００２５】
ドレイン層３は、半導体基板１の上主面に形成されている。主ベース領域４は、ドレイン層３よりも浅くなるようにドレイン層３の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域５は、ドレイン層３よりも浅くなるようにドレイン層３の中に選択的に形成され、かつ上主面に露出している。パッド下ベース領域５は、主ベース領域４に連結されず、主ベース領域４から孤立している。主ベース領域４は、パッド下ベース領域５よりも浅く形成される。
【００２６】
ソース領域６は、主ベース領域４よりも浅くなるように主ベース領域４の中に選択的に形成され、上主面に露出している。主ベース領域４は、複数の領域に分割されており、同様にソース領域６は、主ベース領域４の複数の領域に対応して、複数の領域に分割して配置されている。パッド下ベース領域５の中には、ソース領域６は形成されない。したがって、パッド下ベース領域５にはチャネル領域は存在しない。高濃度ドレイン層２は、ドレイン層３の下主面側に連結し、半導体基板１の下主面に露出している。
【００２７】
ソース電極１１は、金属で形成されており、主ベース領域４とソース領域６とに接続されている。しかしながら、従来の半導体装置１５１とは異なり、ソース電極１１はパッド下ベース領域５に接続されない。ゲート電極９は、ポリシリコンで形成されており、主ベース領域４のうち、ドレイン層３とソース領域６とに挟まれた領域であるチャネル領域に、絶縁層７の一部であるゲート絶縁膜を挟んで対向するように、絶縁層７の中に埋設されている。
【００２８】
ゲートパッド１２は、金属で形成されており、半導体基板１の上主面のうち、パッド下ベース領域５の露出面に、絶縁層７を挟んで対向するように、絶縁層７の上に配設されている。ゲートパッド１２は、絶縁層７に埋設されたプラグ１３を通じて導電層１０に接続されており、さらに導電層１０に連結するゲート電極９にも接続されている。導電層１０は、ポリシリコンで形成されており、ゲートパッド１２よりも半導体基板１の上主面に近い位置において、上主面に対向するように絶縁層７に埋設されている。また導電層１０は、主ベース領域４の上方にまで達するように延在している。ドレイン電極１４は、金属で形成されており、半導体基板１の下主面に接続されている。
【００２９】
半導体装置１０１は以上のように構成されるので、以下のように動作する。半導体装置１０１では、パッド下ベース領域５はソース電極１１に接続されず、ソース電極１１に接続される主ベース領域４にも連結されない。すなわち、パッド下ベース領域５はフローティング状態となっている。したがって、半導体装置１０１が内蔵するダイオードは、主ベース領域４とドレイン層３との間のＰＮ接合のみとなる。この内蔵ダイオードに順電圧が印加されたとき、すなわち内蔵ダイオードが導通するとき、ドレイン層３には主ベース領域４からホールが注入されるが、フローティングの状態にあるパッド下ベース領域５からはホールは注入されない。したがって、内蔵ダイオードが逆回復動作を行うとき、すなわち内蔵ダイオードに逆バイアスが印加されたときに、主ベース領域４のうち、パッド下ベース領域５に近い特定部分へ、残留するホールが集中的に流れ込む現象が抑制される。その結果、高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作させても、ソース領域６、主ベース領域４、およびドレイン層３によって形成される寄生バイポーラトランジスタが導通し難いので、半導体装置１０１のｄｉ／ｄｔ耐量が向上する。
【００３０】
また、パッド下ベース領域５がフローティング状態となっているので、内蔵ダイオードに逆バイアスが印加されたときに、図３が示すように、空乏層はソース電極１１に接続された主ベース領域４からドレイン層３の内部へと拡がってゆく。図３では、拡大する空乏層のフロントを点線で示しており、矢印はフロントが前進する方向を示している。拡大する空乏層がパッド下ベース領域５へ到達した後に、はじめてパッド下ベース領域５からもドレイン層３の内部へ向かって空乏層が拡がってゆく。逆バイアスがある程度以上に高くないと、主ベース領域４からパッド下ベース領域５にわたって空乏層がつながらない。図３において、ドレイン層３のうち、主ベース領域４とパッド下ベース領域５とに挟まれた領域（一点鎖線の円Ｘで囲まれた領域）を、右方向へ前進するフロントが、このことを示している。それにより、空乏層が拡がる速度も比較的遅くなる。
【００３１】
高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作させても、パッド下ベース領域５とドレイン層４との間のＰＮ接合の付近では、空乏層の拡がる速度が遅くなるので、ドレイン層３に残留するキャリアは、主ベース領域４のうち、パッド下ベース領域５に近い特定部分へ集中的に流れ込むことがなく、比較的緩やかに主ベース領域４の全体へ均一に流れ込む。したがって、寄生バイポーラトランジスタの導通が抑制されるので、半導体装置１０１のｄｉ／ｄｔ耐量がさらに向上する。
【００３２】
さらに、内蔵ダイオードを構成する主ベース領域４とドレイン層３との間のＰＮ接合に、高いｄＶ／ｄｔ（電圧の時間変化率）が印加された場合、例えば、ゲート電極９とソース電極１１とを短絡した状態で、ドレイン電極１４とソース電極１１との間に約１ｋＶ／μｓ以上の高いｄＶ／ｄｔが印加された場合に、主ベース領域４とドレイン層３との間のＰＮ接合では、空乏層が瞬時に広がり、ＰＮ接合の面積と空乏層が広がる速度とに依存してホールが発生する。これに対して、パッド下ベース領域５とドレイン層３との間のＰＮ接合では、パッド下ベース領域５がフローティング状態にあるため、空乏層の広がる速度が遅くなるので、発生するホールも比較的少ない。その結果、ホールの発生に起因する電流が、主ベース領域４のうち、パッド下ベース領域５に近い特定部分へ集中的に流れ込むという現象が抑制される。それにより、ソース領域６と主ベース領域４とドレイン層３とで構成される寄生バイポーラトランジスタが、導通し難くなるので、半導体装置１０１のｄＶ／ｄｔ耐量が向上する。あるいは、ホールの発生に起因する電流が、パッド下ベース領域５の近傍に位置するゲート絶縁膜８を通じてゲート電極９へ集中的に流れ込むという現象が抑制されるので、パッド下ベース領域５の近傍のゲート絶縁膜８が電流による影響を受けにくくなり、半導体装置１０１のｄＶ／ｄｔ耐量が向上する。
【００３３】
ドレイン電極１４とソース電極１１との間に印加される電圧、すなわちドレイン電圧は、主ベース領域４のチャネル領域に反転層が形成されないとき、すなわち半導体装置１０１がオフ状態であるときには、主ベース領域４とドレイン層３との間のＰＮ接合からドレイン層３の内部へと拡がる空乏層によって保持される。保持される電圧の最大値が、半導体装置１０１の耐圧を規定する。半導体装置１０１では、主ベース領域４がパッド下ベース領域５よりも浅く形成されているので、図３が示すように、主ベース領域４とドレイン層３との間のＰＮ接合からドレイン層３の内部へ向かって空乏層が拡がる実効距離（一点鎖線の矢印Ｙ）が長くなる。このため、半導体装置１０１の耐圧が向上する。
【００３４】
また、ゲートパッド１２の下層の絶縁層７の中に、半導体基板１の上主面に対向するように導電層１０が埋設されている。このため、図３が示すように、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層３の内部へ拡がる空乏層は、ゲートパッド１２の直下の領域において、上主面に平行に近い形態を保ちつつ拡がる。すなわち、ドレイン層３の内部への空乏層の広がりは、ゲートパッド１２の直下の領域では、均一に近くなる。したがって、臨界電界強度に到達する部位が発生し難いので、耐圧がさらに向上する。
【００３５】
さらに、導電層１０は主ベース領域４の上方にまで延在しているので、フィールドプレートの効果が、ドレイン層３の露出面のうち、主ベース領域４とパッド下ベース領域５に挟まれた部分にも及ぶ。
【００３６】
好ましくは、主ベース領域４の不純物濃度は、パッド下ベース領域５の不純物濃度よりも低く設定される。それにより、半導体装置１０１がオフ状態にあるときに、ドレイン電圧を保持する空乏層が、主ベース領域４の内部へも拡がり易くなる。その結果、空乏層における電界強度が緩和され、中でも主ベース領域４の湾曲部（図３の一点鎖線の円Ｚ）の電界強度が緩和されるので、耐圧がさらに向上する。
【００３７】
図４が示す半導体装置１０２のように、パッド下ベース領域５と主ベース領域４との間の距離を大きく確保してもよい。それにより、半導体基板１の面積に対する電流の密度は低下するが、主ベース領域４の特定部分への電流の集中は、さらに抑制され、ｄｉ／ｄｔ耐量がさらに向上する。
【００３８】
実施の形態２．
図５は、本発明の実施の形態２による半導体装置の断面図である。この半導体装置１０４のゲートパッド１２の付近の平面図は、図１と同等に描かれる。図５は、図１のＡ−Ａ切断線に沿った半導体装置１０４の断面図に相当する。半導体装置１０４は、主ベース領域４が下主面に向かって選択的に突出した突起部２０を底面に有する点において、半導体装置１０１とは特徴的に異なっている。
【００３９】
半導体装置１０４が、誘導負荷へ接続された状態でターンオフすると、ドレイン電圧にサージ電圧が現れる。このサージ電圧が耐圧を超えると、半導体基板１にアバランシェ電流が流れる。アバランシェ電流は、ソース領域６、主ベース領域４、およびドレイン層３によって形成される寄生バイポーラトランジスタのベース電流として寄与する。このため、従来の半導体装置１５１では、アバランシェ電流が原因となって寄生バイポーラトランジスタが導通する場合があった。しかしながら、半導体装置１０４では、主ベース領域４に突起部２０が設けられるので、空乏層に発生する電界は突起部２０において選択的に高くなる。このため、アバランシェ電流は突起部２０を主要な経路とするので、主ベース領域４のうちソース領域６の直下の部分を流れるアバランシェ電流の成分が減少する。すなわち、寄生バイポーラトランジスタのベース電流として寄与する成分が低減される。その結果、寄生バイポーラトランジスタの導通が抑制される。このように、インダクタンスの大きい誘導負荷が接続された動作条件の下でも、安定した動作が実現する。
【００４０】
半導体装置１０４についても、半導体装置１０１と同様に、パッド下ベース領域５と主ベース領域４との間の距離を大きく確保した変形例（図６の半導体装置１０５）を実施することが可能である。
【００４１】
実施の形態３．
図７は、本発明の実施の形態３による半導体装置の一部を示す部分平面図である。この半導体装置１０７の平面図は、例えば図２５と同様に描かれる。図７が示すように、ゲートパッド１２の周囲には、ソース電極１１が配設されている。ソース電極１１は、絶縁層を貫通するプラグ２２を通じて、半導体基板に接続されている。図８は、図７のＢ−Ｂ切断線に沿った半導体装置１０７の断面図である。半導体装置１０７は、主ベース領域４とパッド下ベース領域５との間に、Ｐ型の周辺ベース領域２１が設けられている点において、半導体装置１０１とは特徴的に異なっている。
【００４２】
周辺ベース領域２１は、ドレイン層３よりも浅くなるようにドレイン層３の中に選択的に形成され、半導体基板１の上主面に露出している。周辺ベース領域２１は、主ベース領域４とパッド下ベース領域５との間に位置し、パッド下ベース領域５には連結しない。ソース電極１１は、主ベース領域４に接続されるとともに、絶縁層７を貫通するプラグ２２を通じて周辺ベース領域２１にも接続されている。しかしながら、ソース領域６のようなＮ型の半導体領域は、周辺ベース領域２１の内部には設けられない。したがって、周辺ベース領域２１にはチャネル領域は存在しない。
【００４３】
図９および図１０は、図７の部分１３０および１３１をそれぞれ拡大して示す部分拡大平面図である。図９および図１０が示すように、周辺ベース領域２１は、ゲートパッド１２の直下に位置するパッド下ベース領域５の周囲を連続して囲むように形成された環状部分を備えている。図８に描かれる周辺ベース領域２１は環状部分に相当しており、環状部分は上記したように主ベース領域４とパッド下ベース領域５との間に位置している。さらに、周辺ベース領域２１は、図９が示すように環状部分を通じて、また図１０が示すように環状部分以外の部分を通じて、主ベース領域４が分割配置されてなる複数の領域の各々の一端に連結している。図９および図１０の例では、主ベース領域４は多数の平行な帯状領域に分割され、それぞれの一端に周辺ベース領域２１が連結している。
【００４４】
半導体装置１０７は以上のように構成されるので、以下のように動作する。周辺ベース領域２１は、パッド下ベース領域５には連結されず、ソース電極１１に接続される点では、主ベース領域４と同様である。したがって、内蔵ダイオードは、主ベース領域４とドレイン層３との間のＰＮ接合と、周辺ベース領域２１とドレイン層３との間のＰＮ接合とによって、構成される。
【００４５】
内蔵ダイオードが導通するときに、仮にパッド下ベース領域５からドレイン層３へホールが注入されることがあっても、内蔵ダイオードが逆回復動作を行うときには、それらの残留ホールは、主要には主ベース領域４よりも周辺ベース領域２１を経由してソース電極１１へ出てゆく。さらに、主ベース領域４のうち、周辺ベース領域２１に近い部位から発生した残留ホールは、主ベース領域４だけでなく、周辺ベース領域２１をも通じてソース電極１１へ流れる。このように、内蔵ダイオードが逆回復動作を行うときに、主ベース領域４のうちのパッド下ベース領域５に近い特定部分へ、残留ホールが集中的に流れ込む現象が抑制され、残留ホールが効率よく消滅する。
【００４６】
周辺ベース領域２１は、主ベース領域４とは異なり、その内部にＮ型の半導体領域が形成されないので、寄生バイポーラトランジスタを構成しない。したがって、周辺ベース領域２１を通じて流れる残留ホールは、寄生バイポーラトランジスタのベース電流として寄与しない。その結果、高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作させても、寄生バイポーラトランジスタの導通が抑制されるので、ｄｉ／ｄｔ耐量がさらに向上する。
【００４７】
また、内蔵ダイオードを構成する主ベース領域４とドレイン層３との間のＰＮ接合に高いｄＶ／ｄｔが印加された場合、例えば、ゲート電極９とソース電極１１とを短絡した状態で、ドレイン電極１４とソース電極１１との間に約１ｋＶ／μｓ以上の高いｄＶ／ｄｔが印加された場合に、実施の形態１で述べたように、パッド下ベース領域５がフローティングであるために、発生するホールが少ないだけでなく、発生したホールによる電流は、パッド下ベース領域５の近傍に位置する周辺ベース領域２１を通じてソース電極１１へ流れる。
【００４８】
その結果、主ベース領域４のうち、パッド下ベース領域５に近い特定部分へ、電流が集中的に流れ込むという現象が、さらに抑制される。それにより、ソース領域６と主ベース領域４とドレイン層３とで構成される寄生バイポーラトランジスタが、導通し難くなるので、半導体装置１０７のｄＶ／ｄｔ耐量がさらに向上する。あるいは、ホールの発生に起因する電流が、パッド下ベース領域５の近傍に位置するゲート絶縁膜８を通じてゲート電極９へ集中的に流れ込むという現象が抑制されるので、パッド下ベース領域５の近傍のゲート絶縁膜８が電流による影響を受けにくくなり、半導体装置１０７のｄＶ／ｄｔ耐量が、さらに向上する。
【００４９】
内蔵ダイオードが導通するときには、主ベース領域４および周辺ベース領域２１からドレイン層３へホールが注入される。しかしながら、主ベース領域４を構成する複数の領域の各々の一端に、周辺ベース領域２１が連結しているので、高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作させたときにも、残留ホールが主ベース領域４の特定部分へ集中的に流れる現象が効果的に緩和され、残留ホールは主ベース領域４と周辺ベース領域２１との全体にわたって比較的均一に流れる。その結果、ｄｉ／ｄｔ耐量がさらに高められる。
【００５０】
周辺ベース領域２１は、ゲートパッド１２の直下に相当する領域の外周に沿った環状部分を有するので、内蔵ダイオードが導通するときに主ベース領域４から発生したホールは、内蔵ダイオードが逆回復動作を行うときには、周辺ベース領域２１へ効率よく流れる。したがって、高いｄｉ／ｄｔ耐量をもって内蔵ダイオードを逆回復動作させたときに、主ベース領域４のうちのゲートパッド１２の直下に相当する領域に近い特定部分へ、残留するホールが集中的に流れ込む現象が抑制されるので、ｄｉ／ｄｔ耐量がさらに向上する。
【００５１】
さらに、導電層１０に接続されるゲート電極９が、ドレイン層３の露出面のうち、主ベース領域４と周辺ベース領域２１とに挟まれた部分をも覆うので、フィールドプレートの効果が、ドレイン層３の露出面のうち、主ベース領域４と周辺ベース領域２１とに挟まれた部分にも及ぶ。また、ゲートパッド１２が、ドレイン層３の露出面のうち、パッド下ベース領域５と周辺ベース領域２１とに挟まれた部分をも覆うので、ゲートパッド１２によるフィールドプレートの効果が、ドレイン層３の露出面のうち、パッド下ベース領域５と周辺ベース領域２１に挟まれた部分にも及ぶ。
【００５２】
図１１に示す半導体装置１０８のように、パッド下ベース領域５と主ベース領域４との間の距離を狭く設定し、それにともない、パッド下ベース領域５と主ベース領域４とに挟まれる周辺ベース領域２１の幅を狭く設定しても良い。それにより、半導体基板１の面積に対する電流の密度が高められる。また、半導体装置１０８では、導電層１０が、ドレイン層３の露出面のうち、パッド下ベース領域５と周辺ベース領域２１とに挟まれた部分をも覆うので、導電層１０によるフィールドプレートの効果が、ドレイン層３の露出面のうち、パッド下ベース領域５と周辺ベース領域２１に挟まれた部分にも及ぶ。
【００５３】
実施の形態４．
図１２は、本発明の実施の形態４による半導体装置の断面図である。この半導体装置１１０のゲートパッド１２の付近の平面図は、図７と同等に描かれる。図１２は、図７のＢ−Ｂ切断線に沿った半導体装置１１０の断面図に相当する。半導体装置１１０は、パッド下ベース領域５が設けられない点において、半導体装置１０７とは特徴的に異なっている。すなわち、ゲートパッド１２は、半導体基板１の上主面のうち、ドレイン層３が露出する領域に対向している。半導体装置１１０においても、図９および図１０が示したように、周辺ベース領域２１は、ゲートパッド１２の直下に相当する領域の外周に沿って連続するように形成された環状部分を有している。
【００５４】
半導体装置１１０では、ゲートパッド１２がドレイン層３に対向するので、ドレイン−ソース間の容量ＣDSの大きさが、半導体装置１０７とは異なる。そのため、ドレイン電極１４とソース電極１１の間に高いｄＶ／ｄｔが印加された場合に過渡的に流れる電流（例えば、変位電流あるいはホール電流）の大きさに、半導体装置１０７と１１０との間で差異が現れる。この差異に由来して、半導体基板１１０では、半導体装置１０７に比べても、さらに高いｄＶ／ｄｔ耐量が得られる。
【００５５】
また、ゲートパッド１２の下層の絶縁層７の中に、半導体基板１の上主面に対向するように導電層１０が埋設されている。このため、図１３が示すように、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層３の内部へ拡がる空乏層は、ゲートパッド１２の直下の領域において、上主面に平行に近い形態を保ちつつ拡がる。すなわち、ドレイン層３の内部への空乏層の広がりは、ゲートパッド１２の直下の領域では、均一に近くなる。したがって、臨界電界強度に到達する部位が発生し難いので、耐圧がさらに向上する。
【００５６】
さらに、導電層１０がゲートパッド１２に接続されているので、ゲートパッド１２および導電層１０によるフィールドプレートの機能が一層強められる。それにより、ドレイン層３の内部への空乏層の広がりは、ゲートパッド１２の直下の領域では、より一層均一に近くなる。その結果、半導体装置の耐圧がさらに向上する。
【００５７】
さらに、図１２に示すように、導電層１０が周辺ベース領域２１の上方に達するように延在しているので、内蔵ダイオードに逆バイアスが印加されたときに、ドレイン層３の内部へ拡がる空乏層が周辺ベース領域２１の一端部に達したときには、その他端部へも速やかに到達する。すなわち、周辺ベース領域の周囲２１をも含めて、空乏層は上主面に平行に近い形態を保ちつつ拡がる。したがって、空乏層の広がりが、より効果的に均一に近くなるので、臨界電界強度に到達する部位の発生がさらに効果的に抑えられる。その結果、半導体装置の耐圧が一層効果的に高められる。
【００５８】
図１４が示す半導体装置１１１のように、導電層１０を、より広く形成しても良い。それにより、フィールドプレートとしての導電層１０の機能が、さらに強められるので、耐圧がさらに向上する。また、図１５に示す半導体装置１１２、あるいは図１６に示す半導体装置１１３のように、周辺ベース領域２１の幅を広く確保することも可能である。図１５の半導体装置１１２では、ドレイン層３の露出面のうち、パッド下ベース領域５に覆われた部分は、導電層１０には覆われないものの、パッド下ベース領域５によるフィールドプレートの効果が及ぶ。
【００５９】
実施の形態５．
以上に説明した半導体装置１０１〜１１３において、図１７の抵抗率プロファイルが示すように、ドレイン層３の抵抗率は、半導体基板１の上主面から遠いほど低くなるように勾配を有するのが望ましい。それにより、内蔵ダイオードが逆回復動作を行うときに、空乏層が拡がるのにしたがって、空乏層が拡がる速度が遅くなる。このため、図１８の波形図が示すように、内蔵ダイオードが逆回復動作を行うときの電圧変化率ｄＶ／ｄｔが低くなる。すなわち、ドレイン電極１４とソース電極１１との間に印加されるドレイン電圧の変化が緩やかになる。図１８において、実線はドレイン層３の抵抗率に勾配がない場合の波形を表し、点線は勾配がある場合の波形を表している。
【００６０】
したがって、ゲートパッド１２の直下の領域にホールが仮に残留した場合でも、それらの残留ホールが、主ベース領域４のうちのゲートパッド１２の直下の領域に近い特定部分へ集中的に流れる流れ込む現象が抑制される。その結果、残留ホールが時間をかけて主ベース領域の全体へ比較的均一に流れる。それにより、高いｄｉ／ｄｔをもって内蔵ダイオードを逆回復動作をさせても、寄生バイポーラトランジスタが導通し難くなるので、半導体装置のｄｉ／ｄｔ耐量が向上する。
【００６１】
さらに、内蔵ダイオードを高いｄｉ／ｄｔで逆回復動作させるときに、空乏層が拡がる速度が遅くなるので、電圧変化率ｄＶ／ｄｔも低くなる。したがって、ドレイン電圧の変化が緩やかになるので、逆回復動作がソフトリカバリーに近くなり（図１８に点線で示す電流Ｉの波形図）、主電極間にサージ電圧が発生する現象が緩和ないし抑制される。
【００６２】
さらに加えて、ドレイン層の抵抗率が、半導体基板の上主面から遠いほど低くなるので、ドレイン層のバルク抵抗が低くなる。したがって、半導体装置のオン抵抗が低減されるという効果も得られる。
【００６３】
図１７の抵抗率プロファイルは、図１９〜図２１が示す工程図に沿って、半導体基板１が形成されることにより、容易に得ることができる。すなわち、半導体基板１の形成工程では、Ｎ-型の半導体基板６０が準備され（図１９）、その後、半導体基板６０の両主面に高濃度のＮ型不純物をデポジションさせ、さらに拡散させることにより、一組のＮ+型の高濃度ドレイン層２とそれらに挟まれたＮ-型の半導体層６１とが形成される（図２０）。つぎに、図２１に示すように、半導体層６１を破線部で切断加工することにより、高濃度ドレイン層２とドレイン層３とを有する半導体基板１が得られる。
【００６４】
変形例．
(1) 以上に述べた半導体装置１０１〜１１３において、半導体基板１にコレクタ層を付加することによって、ＩＧＢＴを構成することも可能である。図２２が示す半導体装置１１４は、半導体装置１０８に、Ｐ+型のコレクタ層３０を付加することによりＩＧＢＴを構成した例に相当する。コレクタ層３０は、半導体基板１の下主面に露出して、コレクタ電極１４（ＭＯＳＦＥＴのソース電極およびドレイン電極は、ＩＧＢＴでは、それぞれエミッタ電極およびコレクタ電極に対応する）に接続される。図２３に示す半導体装置１１５のように、高濃度ドレイン層２を除去したＩＧＢＴを構成することも可能である。このように構成されるＩＧＢＴにおいても、半導体基板１の上主面側には、半導体装置１０１〜１１３と同様の特徴を有するＭＯＳＦＥＴが含まれているので、ｄＶ／ｄｔ耐量および耐圧に関して、半導体装置１０１〜１１３と同様の効果が得られる。また、ＩＧＢＴでは、伝導度変調効果により、オン抵抗が効果的に低減されるという利点がさらに得られる。
【００６５】
(2) 図２４に示すように、本発明は、平面型だけでなくトレンチ型の半導体装置にも適用可能である。図２４は、トレンチ型のＭＯＳＦＥＴを例示している。半導体装置１０１〜１１５のうち、主ベース領域４が存在する領域を図２４の構造に置き換えることが可能である。図２４の例では、半導体基板１の上主面に開口するトレンチ４０が、ドレイン層３に達するように形成されている。トレンチ４０の内壁はゲート絶縁膜８で覆われ、ゲート絶縁膜８の内側にゲート電極９が埋設されている。ゲート電極９の上面は絶縁層７で覆われ、その上をソース電極１１が覆っている。
【００６６】
(3) 以上の説明では、Ｎチャネル型の半導体装置を取り上げたが、本発明はＰチャネル型の半導体装置にも適用可能である。以上に述べた各半導体装置において、各半導体層または各半導体領域の導電型を反転させることにより、Ｐチャネル型の半導体装置を構成することが可能である。
【００６７】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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