(57)【要約】【課題】アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器において、アイドルトーンの悪影響を各チャネルで低減する。【解決手段】ΔΣ型Ａ／Ｄ変換器は、受けた信号を量子化して出力するための第１の量子化器５５と、第１の量子化器５５の出力信号をアナログ信号に変換して出力するための第１のＤ／Ａ変換器５６と、第１のアナログ入力信号と第１のＤ／Ａ変換器５６の出力信号との差を示す信号を出力するための第１の演算器５１と、第１の演算器５１の出力信号を積分した信号を出力するための第１の積分器５２と、第１のディザ信号を生成するための第１のディザ回路と、第１の積分器５２の出力信号に第１のディザ信号を加算した信号を第１の量子化器５５へ出力するための第２の演算器５４とを備える。【選択図】図４４
2011097241.tif 000002
【特許請求の範囲】
【請求項１】
第１のアナログ入力信号を第１のディジタル信号に変換し、第２のアナログ入力信号を第２のディジタル信号に変換するためのΔΣ型Ａ／Ｄ変換器であって、
受けた信号を量子化して出力するための第１の量子化器と、
前記第１の量子化器の出力信号の周波数帯域を制限し、制限された信号を前記第１のディジタル信号として出力するための第１のフィルタと、
前記第１の量子化器の出力信号をアナログ信号に変換して出力するための第１のＤ／Ａ変換器と、
前記第１のアナログ入力信号と前記第１のＤ／Ａ変換器の出力信号との差を示す信号を出力するための第１の演算器と、
前記第１の演算器の出力信号を積分した信号を出力するための第１の積分器と、
第１のディザ信号を生成するための第１のディザ回路と、
前記第１の積分器の出力信号に前記第１のディザ信号を加算した信号を前記第１の量子化器へ出力するための第２の演算器と、
受けた信号を量子化して出力するための第２の量子化器と、
前記第２の量子化器の出力信号の周波数帯域を制限し、制限された信号を前記第２のディジタル信号として出力するための第２のフィルタと、
前記第２の量子化器の出力信号をアナログ信号に変換して出力するための第２のＤ／Ａ変換器と、
前記第２のアナログ入力信号と前記第２のＤ／Ａ変換器の出力信号との差を示す信号を出力するための第３の演算器と、
前記第３の演算器の出力信号を積分した信号を出力するための第２の積分器と、
前記第１のディザ信号と異なる第２のディザ信号を生成するための第２のディザ回路と、
前記第２の積分器の出力信号に前記第２のディザ信号を加算した信号を前記第２の量子化器へ出力するための第４の演算器とを備えるΔΣ型Ａ／Ｄ変換器。
【請求項２】
前記第１のディザ回路および前記第２のディザ回路は、同じ極性であって互いに電圧レベルの異なる直流電圧を前記第１のディザ信号および前記第２のディザ信号としてそれぞれ生成する請求項１に記載のΔΣ型Ａ／Ｄ変換器。
【請求項３】
前記ΔΣ型Ａ／Ｄ変換器は、さらに、
前記第２の演算器の出力信号を積分した信号を前記第１の量子化器へ出力するための第３の積分器と、
前記第４の演算器の出力信号を積分した信号を前記第２の量子化器へ出力するための第４の積分器とを備える請求項２に記載のΔΣ型Ａ／Ｄ変換器。
【請求項４】
前記第１のディザ回路および前記第２のディザ回路は、複数のタイミングで互いに値の異なるディジタル信号のアナログ変換信号を前記第１のディザ信号および前記第２のディザ信号としてそれぞれ生成する請求項１に記載のΔΣ型Ａ／Ｄ変換器。
【請求項５】
前記ΔΣ型Ａ／Ｄ変換器は、さらに、
前記第１の積分器の出力信号を積分した信号を出力するための第３の積分器と、
前記第２の積分器の出力信号を積分した信号を出力するための第４の積分器とを備え、
前記第２の演算器は、前記第３の積分器の出力信号に前記第１のディザ信号を加算した信号を前記第１の量子化器へ出力し、
前記第４の演算器は、前記第４の積分器の出力信号に前記第２のディザ信号を加算した信号を前記第２の量子化器へ出力する請求項４に記載のΔΣ型Ａ／Ｄ変換器。
【請求項６】
前記第１のディザ回路は、直流電圧を前記第１のディザ信号として生成し、
前記第２のディザ回路は、値が変化するディジタル信号をアナログ変換した信号を前記第２のディザ信号として生成する請求項１に記載のΔΣ型Ａ／Ｄ変換器。
【請求項７】
前記ΔΣ型Ａ／Ｄ変換器は、さらに、
前記第２の演算器の出力信号を積分した信号を前記第１の量子化器へ出力するための第３の積分器と、
前記第２の積分器の出力信号を積分した信号を出力するための第４の積分器とを備え、  前記第４の演算器は、前記第４の積分器の出力信号に前記第２のディザ信号を加算した信号を前記第２の量子化器へ出力する請求項６に記載のΔΣ型Ａ／Ｄ変換器。
【請求項８】
第１のアナログ入力信号を第１のディジタル信号に変換し、第２のアナログ入力信号を第２のディジタル信号に変換するためのΔΣ型Ａ／Ｄ変換器であって、
受けた信号を量子化して出力するための第１の量子化器と、
前記第１の量子化器の出力信号の周波数帯域を制限し、制限された信号を前記第１のディジタル信号として出力するための第１のフィルタと、
前記第１の量子化器の出力信号をアナログ信号に変換して出力するための第１のＤ／Ａ変換器と、
直流電圧を第１のディザ信号として生成するための第１のディザ回路と、
前記第１のアナログ入力信号に前記第１のディザ信号を加算し、かつ前記第１のＤ／Ａ変換器の出力信号を減算した結果を示す信号を出力するための第１の演算器と、
前記第１の演算器の出力信号を積分した信号を前記第１の量子化器へ出力するための第１の積分器と、
受けた信号を量子化して出力するための第２の量子化器と、
前記第２の量子化器の出力信号の周波数帯域を制限し、制限された信号を前記第２のディジタル信号として出力するための第２のフィルタと、
前記第２の量子化器の出力信号をアナログ信号に変換して出力するための第２のＤ／Ａ変換器と、
前記第２のアナログ入力信号と前記第２のＤ／Ａ変換器の出力信号との差を示す信号を出力するための第２の演算器と、
前記第２の演算器の出力信号を積分した信号を出力するための第２の積分器と、
電圧レベルの変化する第２のディザ信号を生成するための第２のディザ回路と、
前記第２の積分器の出力信号に前記第２のディザ信号を加算した信号を前記第２の量子化器へ出力するための第３の演算器とを備えるΔΣ型Ａ／Ｄ変換器。
【請求項９】
前記第２の演算器は、前記第２のアナログ入力信号に前記第１のディザ信号を加算し、かつ前記第２のＤ／Ａ変換器の出力信号を減算した結果を示す信号を出力する請求項８に記載のΔΣ型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ型Ａ／Ｄ変換器に関し、特に、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来からΔΣ（デルタシグマ）型Ａ／Ｄ変換器について様々な技術が提案されている。たとえば特許文献１には、量子化ノイズシェイプ中の零点を、精度よくかつ使用プロセスの最小寸法を考慮する必要なしに制御することが可能な技術が記載されている。また特許文献２には、直流（ＤＣ）のディザ信号（ＤＣ加算電圧）を利用して、ΔΣ型Ａ／Ｄ変換器で発生するアイドルトーンの悪影響を抑制する技術が記載されている。ここで、アイドルトーンとは、ΔΣ型Ａ／Ｄ変換器へのアナログ入力信号が無い場合、あるいは当該アナログ入力信号が微小な場合に、ΔΣ型Ａ／Ｄ変換器の積分回路とフィードバックループによって生じる周期的なノイズ信号である。アイドルトーンの詳細については、たとえば非特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１２０８３７号公報
【特許文献２】特開２００３−１６３５９６号公報
【非特許文献】
【０００４】
【非特許文献１】Richard Schreier, Gabor C. Temes 著、和保孝夫，安田彰監訳、「ΔΣ型アナログ／ディジタル変換器入門」、丸善株式会社、平成１９年１０月１０日、ｐｐ．３４〜３７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
さて、オーディオ用のΔΣ型Ａ／Ｄ変換器のように、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器においては、上記の特許文献２の技術のような直流ディザ信号、すなわちＤＣ加算電圧を単に利用したとしても、チャネル間の相互干渉によって、各チャネルにおいてアイドルトーンの悪影響を十分に抑制できない。
【０００６】
この発明は、上述の課題を解決するためになされたもので、その目的は、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器において、アイドルトーンの悪影響を各チャネルで低減することが可能なΔΣ型Ａ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例の形態のΔΣ型Ａ／Ｄ変換器は、要約すれば、積分器の出力段または量子化器の入力段においてディザ信号を加算する。また、各チャネル間で異なるディザ信号を加算する。
【発明の効果】
【０００８】
本発明の一実施例の形態によれば、各チャネルにおいて異なるディザ信号が重畳されるため、各チャネルにおいてアイドルトーンの周波数を所望の周波数帯域よりも高域側に移動させることができる。よって、各チャネルにおいてアイドルトーンの悪影響を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】各実施の形態に係るΔΣ型Ａ／Ｄ変換器の比較例の構成を示す図である。
【図２】ΔΣ変調器１Ｌ，１Ｒの構成例を示すブロック図である。
【図３】ΔΣ変調器１の前段部分の回路構成を示す図である。
【図４】ΔΣ変調器で発生するアイドルトーンを説明するための図である。
【図５】ΔΣ変調器で発生するアイドルトーンを説明するための図である。
【図６】ＤＣ加算電圧を供給しない場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図７】ＤＣ加算電圧を供給した場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図８】ＤＣ加算電圧を供給した場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図９】ＤＣ加算電圧を供給しない場合の２チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図１０】チャネル間で同一のＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号における理想的な周波数特性を示す図である。
【図１１】チャネル間で同一のＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号における実際の周波数特性を示す図である。
【図１２】チャネル間で異なったＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図１３】（ａ）〜（ｄ）は、ΔΣ型Ａ／Ｄ変換器２００の入力電圧範囲が制限される理由を説明するための図である。
【図１４】ΔΣ型Ａ／Ｄ変換器２００の入力電圧範囲の制限による出力電圧の歪みを示す図である。
【図１５】ΔΣ型Ａ／Ｄ変換器の入力レベルとＳＮＤＲとの関係を示す図である。
【図１６】本実施の形態１に係るΔΣ型Ａ／Ｄ変換器の構成を示す図である。
【図１７】ΔΣ変調器１１Ｌ，１１Ｒの構成例を示すブロック図である。
【図１８】ディザ回路の構成の一例を示す図である。
【図１９】ディザ回路の構成の他の例を示す図である。
【図２０】本発明の実施の形態１に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。
【図２１】本発明の実施の形態１に係るΔΣ変調器におけるディザ信号の入力部の構成を詳細に示す図である。
【図２２】ディザ信号用のＤ／Ａ変換器の構成を概念的に示す図である。
【図２３】ディザ信号用のＤ／Ａ変換器のサンプルモードにおける動作を説明するための図である。
【図２４】ディザ信号用のＤ／Ａ変換器のホールドモードにおける動作を説明するための図である。
【図２５】ディザ信号用のＤ／Ａ変換器の構成を示す図である。
【図２６】ディザ信号用のＤ／Ａ変換器の変形例の構成を概念的に示す図である。
【図２７】ディザ信号としてＤＣ加算電圧を出力するＤ／Ａ変換器の構成を示す図である。
【図２８】ディザ信号として方形波またはのこぎり波を出力するＤ／Ａ変換器の構成を示す図である。
【図２９】Ｄ／Ａ変換器６に与えられる方形波を示す図である。
【図３０】Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａが受ける信号を示す図である。
【図３１】Ｄ／Ａ変換器６に与えられるのこぎり波を示す図である。
【図３２】Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａが受ける信号を示す図である。
【図３３】ΔΣ変調器１２Ｌ，１２Ｒの構成例を示すブロック図である。
【図３４】本発明の実施の形態２に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。
【図３５】本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器における量子化器の前段における加算器の構成およびサンプルモードにおける動作を示す図である。
【図３６】本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器における量子化器の前段における加算器の構成およびホールドモードにおける動作を示す図である。
【図３７】ΔΣ変調器１３Ｌ，１３Ｒの構成例を示すブロック図である。
【図３８】本発明の実施の形態３に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。
【図３９】ΔΣ変調器１４Ｌ，１４Ｒの構成例を示すブロック図である。
【図４０】ΔΣ変調器１５Ｌ，１５Ｒの構成例を示すブロック図である。
【図４１】ΔΣ変調器１６Ｌ，１６Ｒの構成例を示すブロック図である。
【図４２】ΔΣ変調器１７Ｌ，１７Ｒの構成例を示すブロック図である。
【図４３】ΔΣ変調器１８Ｌ，１８Ｒの構成例を示すブロック図である。
【図４４】ΔΣ変調器１９Ｌ，１９Ｒの構成例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１１】
［比較例（ΔΣ型Ａ／Ｄ変換器２００）］
図１は各実施の形態に係るΔΣ型Ａ／Ｄ変換器の比較例の構成を示す図である。
【００１２】
図１を参照して、ΔΣ型Ａ／Ｄ変換器２００は、たとえば、オーディオ用のオーバーサンプリング型Ａ／Ｄ変換器である。ΔΣ型Ａ／Ｄ変換器２００は、たとえば、ＣＰＵなどの他の回路とともに単一の半導体基板上に形成され、当該他の回路とともに半導体装置を構成する。
【００１３】
図１に示されるように、ΔΣ型Ａ／Ｄ変換器２００は、左側用のアナログ入力信号ＡＩＮＬをディジタル信号に変換するためのＬチャネルＬｃｈと、右側用のアナログ入力信号ＡＩＮＲをディジタル信号に変換するためのＲチャネルＲｃｈとを備えている。ＬチャネルＬｃｈにはΔΣ変調器１Ｌが設けられており、ＲチャネルＲｃｈにはΔΣ変調器１Ｒが設けられている。そして、ＬチャネルＬｃｈ及びＲチャネルＲｃｈにはディジタル回路２、参照電圧生成回路３及び基準電圧生成回路４が共用で設けられている。
【００１４】
参照電圧生成回路３は、アナログ回路用の電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいてプラス側参照電圧ｖｒｐとマイナス側参照電圧ｖｒｎを生成する。そして、参照電圧生成回路３は、生成したプラス側参照電圧ｖｒｐ及びマイナス側参照電圧ｖｒｎをともにΔΣ変調器１Ｌ，１Ｒのそれぞれに出力する。基準電圧生成回路４は、電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいて基準電圧ＶＣＯＭを生成する。そして、基準電圧生成回路４は、生成した基準電圧ＶＣＯＭをΔΣ変調器１Ｌ，１Ｒのそれぞれに出力する。
【００１５】
ΔΣ変調器１Ｌ，１Ｒのそれぞれは、電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいて動作を行なう。ΔΣ変調器１Ｌは、ディジタル回路２から出力される、オーバーサンプリング用のクロック信号ＣＬＫ２Ｌに基づいて、左側用のアナログ入力信号ＡＩＮＬをオーバーサンプリングする。そして、ΔΣ変調器１Ｌは、得られたサンプリング信号と、ディジタル形式の自身の出力信号ＭＯＬをアナログ形式に変換した信号との差分を積分し、得られた積分信号を量子化して出力信号ＭＯＬとして出力する。
【００１６】
同様に、ΔΣ変調器１Ｒは、ディジタル回路２から出力される、オーバーサンプリング用のクロック信号ＣＬＫ２Ｒに基づいて、右側用のアナログ入力信号ＡＩＮＲをオーバーサンプリングする。そして、ΔΣ変調器１Ｒは、得られたサンプリング信号と、ディジタル形式の自身の出力信号ＭＯＲをアナログ形式に変換した信号との差分を積分し、得られた積分信号を量子化して出力信号ＭＯＲとして出力する。
【００１７】
ΔΣ型Ａ／Ｄ変換器２００は、ＬチャネルＬｃｈおよびＲチャネルＲｃｈ用のＤＣ加算電圧をそれぞれ生成するディザ回路１１５Ｌ，１１５Ｒを備えている。このＤＣ加算電圧は、ΔΣ変調器１Ｌ，１Ｒで発生するアイドルトーンの悪影響を抑制するために使用される。
【００１８】
オーバーサンプリング用のクロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒのそれぞれの周波数は、たとえば、本来のサンプリング周波数ｆｓの６４倍に設定される。つまり、ΔΣ変調器１Ｌ，１Ｒでのオーバーサンプルレートは６４倍に設定されている。
【００１９】
ディジタル回路２は、電源電圧ＤＶｄｄ及び接地電圧ＤＶｓｓに基づいて動作する。ディジタル回路２は、入力されるシステムクロック信号ＣＬＫ１を分周してクロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒを生成し、それらを出力する。ディジタル回路２はデシメーションフィルタ２ａを備えている。デシメーションフィルタ２ａは、出力信号ＭＯＬに対してフィルタリング処理と間引き処理を行なう。これにより、アナログ入力信号ＡＩＮＬに対するサンプリング周波数が本来のサンプリング周波数ｆｓまで低下する。そして、デシメーションフィルタ２ａは、得られたバイナリコードの信号をディジタル出力信号ＤＯＵＴＬとしてシリアル出力する。このディジタル出力信号ＤＯＵＴＬが、左側用のアナログ入力信号ＡＩＮＬをディジタル信号に変換した結果である。
【００２０】
また、デシメーションフィルタ２ａは、出力信号ＭＯＲに対してもフィルタリング処理と間引き処理を行なう。これにより、アナログ入力信号ＡＩＮＲに対するサンプリング周波数が本来のサンプリング周波数ｆｓまで低下する。そして、デシメーションフィルタ２ａは、得られたバイナリコードの信号をディジタル出力信号ＤＯＵＴＲとしてシリアル出力する。このディジタル出力信号ＤＯＵＴＲが、右側用のアナログ入力信号ＡＩＮＲをディジタル信号に変換した結果である。
【００２１】
たとえば、電源電圧ＡＶｄｄ，ＤＶｄｄとプラス側参照電圧ｖｒｐとが互いに同じ正の値（たとえば＋５Ｖ）に設定されており、マイナス側参照電圧ｖｒｎが接地電圧ＡＶｓｓ，ＤＶｓｓと同じ値（０Ｖ）に設定されている。そして、基準電圧ＶＣＯＭは、たとえば、電源電圧ＡＶｄｄと接地電圧ＡＶｓｓとの中間電圧、言い換えれば、プラス側参照電圧ｖｒｐとマイナス側参照電圧ｖｒｎの中間電圧に設定されている。
【００２２】
図２はΔΣ変調器１Ｌ，１Ｒの構成例を示すブロック図である。ΔΣ変調器１Ｌ，１Ｒの構成は互いに同じである。以後、ΔΣ変調器１Ｌ，１Ｒを総称して「ΔΣ変調器１」と呼ぶ。また、ディザ回路１１５Ｌ，１１５Ｒの構成は互いに同じである。以後、ディザ回路１１５Ｌ，１１５Ｒを総称して「ディザ回路１１５」と呼ぶ。また、アナログ入力信号ＡＩＮＬ，ＡＩＮＲを総称して「アナログ入力信号ＡＩＮ」と呼び、出力信号ＭＯＬ，ＭＯＲを総称して「出力信号ＭＯ」と呼び、クロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒを総称して「クロック信号ＣＬＫ２」と呼ぶ。
【００２３】
図２に示されるように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのΔΣ変調器１は、たとえば３次の変調器であって、ゲイン段１０１，１０２と、加算器１０３と、積分回路１２０と、量子化器１１３と、ディザ回路１１５と、Ｄ／Ａ変換器１１６とを備えている。ディザ回路１１５が出力するＤＣ加算電圧ＤＤを利用することによって、ΔΣ変調器１で発生するアイドルトーンの悪影響を抑制する。
【００２４】
ゲイン段１０１は、アナログ入力信号ＡＩＮが入力される入力ラインＩＬの信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。ゲイン段１０２は、Ｄ／Ａ変換器１１６から出力されるフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢとして出力する。加算器１０３は、ゲイン段１０１の出力信号と、ゲイン段１０２から出力される反転フィードバック信号ＦＢＢとを加算して出力する。つまり、加算器１０３からは、ゲイン段１０１の出力信号と、フィードバック信号ＦＢとの差分信号が出力される。入力ラインＩＬにアナログ入力信号ＡＩＮが入力されている状態では、加算器１０３からは、アナログ入力信号ＡＩＮとフィードバック信号ＦＢとの差分信号が出力される。
【００２５】
ここで、入力ラインＩＬから加算器１０３までの信号ラインは、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインである。したがって、加算器１０３では、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分が得られることになる。
【００２６】
ディザ回路１１５は、ＤＣ加算電圧ＤＤを生成し、これを加算器１０３で得られた差分信号に重畳する。積分回路１２０は、３段の積分器１０４，１０６，１０７と、加算器１０５，１１２と、ゲイン段１０８〜１１１とを備えており、加算器１０３で求められた差分信号、より正確にはＤＣ加算電圧ＤＤが重畳された当該差分信号を積分して出力する。
【００２７】
積分器１０４は、加算器１０３で得られた差分信号にＤＣ加算電圧ＤＤが重畳されて得られた信号を積分して出力する。加算器１０５は、積分器１０４の出力信号と、ゲイン段１０８の出力信号とを加算して出力する。積分器１０６は、加算器１０５の出力信号を積分して出力する。積分器１０７は、積分器１０６の出力信号を積分して出力する。ゲイン段１０８は、積分器１０７の出力信号を、その信号レベルを−ｇ１倍（ｇ１は正の値）して出力する。ゲイン段１０９は、積分器１０６の出力信号を、その信号レベルをａ３倍（ａ３は正の値）して出力する。ゲイン段１１０は、積分器１０４の出力信号を、その信号レベルをａ２倍（ａ２は正の値）して出力する。ゲイン段１１１は、Ｄ／Ａ変換器１１６から出力されるフィードバック信号ＦＢを、その信号レベルをａ１倍（ａ１は正の値）して出力する。加算器１１２は、積分器１０７の出力信号と、ゲイン段１０９〜１１１の出力信号とを加算して出力する。
【００２８】
量子化器１１３は、たとえば１ビットの量子化器であって、加算器１１２の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯとして出力する。Ｄ／Ａ変換器１１６は、１ビットのディジタル信号である出力信号ＭＯをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【００２９】
以上のような構成を有するΔΣ変調器１では、アナログ入力信号ＡＩＮがオーバーサンプリングされるため、出力信号ＭＯに含まれる、所望の周波数帯域内の量子化誤差の信号レベルが大きく低減される。さらに、ΔΣ変調器１は、図２の白抜きの矢印で示されるように、出力信号ＭＯを入力側に戻すフィードバックループを有しているため、出力信号ＭＯに含まれる量子化誤差は高い周波数に偏って分布するようになる。したがって、出力信号ＭＯを、後段のディジタル回路２においてローパスフィルタに通すことによって、量子化誤差を大きく低減することができる。このように、量子化誤差を高い周波数に偏って分布させることを「ノイズシェーピング」という。
【００３０】
図３はΔΣ変調器１の前段部分の回路構成を示す図である。アナログ入力信号ＡＩＮは、互いに相補的な一対の入力信号ｖｉｎ，ｖｉｐから成る差動信号である。入力信号ｖｉｐ，ｖｉｎのそれぞれの信号レベルは基準電圧ＶＣＯＭを中心にして変化し、入力信号ｖｉｎは、基準電圧ＶＣＯＭを基準として入力信号ｖｉｐを反転させた信号である。アナログ入力信号ＡＩＮの信号レベルは、入力信号ｖｉｐの信号電圧から、入力信号ｖｉｎの信号電圧を差し引いた値となる。
【００３１】
アナログ入力信号ＡＩＮが差動信号となっていることに対応して、ΔΣ変調器１を構成する各要素の入力信号及び出力信号（ただし、ディジタル形式の出力信号ＭＯを除く）は差動信号となっている。たとえば、ＤＣ加算電圧ＤＤ及び反転フィードバック信号ＦＢＢのそれぞれが差動信号となっている。また、アナログ入力信号ＡＩＮが入力される入力ラインＩＬは、一対の信号ラインＩＬｐ，ＩＬｎで構成されている。なお、ΔΣ変調器１内の各信号をシングルエンド信号としても良い。
【００３２】
ＤＣ加算電圧ＤＤは、互いに相補的な一対の直流信号ｄｄｎ，ｄｄｐから得られる差動信号である。直流信号ｄｄｐの信号レベルは基準レベル（たとえば基準電圧ＶＣＯＭ）に対して正であって、直流信号ｄｄｎの信号レベルは基準レベル（たとえば基準電圧ＶＣＯＭ）に対して負である。ＤＣ加算電圧ＤＤの信号レベルは、直流信号ｄｄｐの信号レベルから直流信号ｄｄｎの信号レベルを差し引いた値に対応する値となる。また、反転フィードバック信号ＦＢＢは、互いに相補的な一対の信号ｆｂｂｎ，ｆｂｂｐから成る差動信号である。反転フィードバック信号ＦＢＢの信号レベルは、信号ｆｂｂｐの信号レベルから信号ｆｂｂｎの信号レベルを差し引いた値に対応する値となる。
【００３３】
図３に示されるように、ゲイン段１０１は、スイッチ素子Ｓ１ｎ〜Ｓ４ｎ，Ｓ１ｐ〜Ｓ４ｐと、キャパシタＣ１ｎ，Ｃ１ｐとを備えるスイッチトキャパシタ回路で構成されている。また、積分器１０６は、差動出力オペアンプ１０６ａとホールドキャパシタ（積分容量）Ｃ１０ｎ，Ｃ１０ｐとを備えている。
【００３４】
積分器１０６では、差動出力オペアンプ１０６ａの非反転入力端子と、ホールドキャパシタＣ１０ｐの一端とが接続されている。ホールドキャパシタＣ１０ｐの他端は、差動出力オペアンプ１０６ａの反転出力端子と、ΔΣ変調器１における２段目の積分器１０７以降の回路２００に接続されている。ホールドキャパシタＣ１０ｎの一端は、差動出力オペアンプ１０６ａの反転入力端子に接続されており、その他端は、差動出力オペアンプ１０６ａの非反転出力端子と、ΔΣ変調器１における２段目の積分器１０７以降の回路２００に接続されている。そして、差動出力オペアンプ１０６ａには基準電圧ＶＣＯＭが動作基準電圧として供給されている。
【００３５】
ゲイン段１０１では、スイッチ素子Ｓ１ｐの一端には、入力信号ｖｉｐが入力される信号ラインＩＬｐが接続され、スイッチ素子Ｓ１ｐの他端には、キャパシタＣ１ｐの一端と、スイッチ素子Ｓ２ｐの一端とが接続されている。キャパシタＣ１ｐの他端には、スイッチ素子Ｓ４ｐの一端と、スイッチ素子Ｓ３ｐの一端とが接続されており、スイッチ素子Ｓ３ｐの他端には、積分器１０６の差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ２ｐの他端と、スイッチ素子Ｓ４ｐの他端には基準電圧ＶＣＯＭが供給される。
【００３６】
スイッチ素子Ｓ１ｎの一端には、入力信号ｖｉｎが入力される信号ラインＩＬｎが接続され、その他端には、キャパシタＣ１ｎの一端と、スイッチ素子Ｓ２ｎの一端とが接続されている。キャパシタＣ１ｎの他端には、スイッチ素子Ｓ４ｎの一端と、スイッチ素子Ｓ３ｎの一端とが接続されており、スイッチ素子Ｓ３ｎの他端には、差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ２ｎの他端と、スイッチ素子Ｓ４ｎの他端には基準電圧ＶＣＯＭが供給される。
【００３７】
スイッチ素子Ｓ１ｎ，Ｓ４ｎ，Ｓ１ｐ，Ｓ４ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ２ｎ，Ｓ３ｎ，Ｓ２ｐ，Ｓ３ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバー（図中ではφの上に横線を引いてφバーを表している）でオフ状態からオン状態となり、所定期間オン状態を維持する。位相φと位相φバーとは逆相の関係、つまり１８０°異なった関係にある。
【００３８】
以上のような構成を有するゲイン段１０１では、スイッチ素子Ｓ１ｐ〜Ｓ３ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、信号ラインＩＬｐに入力された入力信号ｖｉｐがサンプリング周波数ｆｓのたとえば６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｖｉｐの信号レベルが調整される。また、ゲイン段１０１では、スイッチ素子Ｓ１ｎ〜Ｓ３ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、信号ラインＩＬｎに入力された入力信号ｖｉｎがサンプリング周波数ｆｓの同じく６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｖｉｎの信号レベルが調整される。
【００３９】
Ｄ／Ａ変換器１１６は、ゲイン段１０１と同様にスイッチトキャパシタ回路で構成されており、スイッチ素子Ｓ５ｎ〜Ｓ９ｎ，Ｓ５ｐ〜Ｓ９ｐと、キャパシタＣ２ｎ，Ｃ２ｐとを備えている。図３に示されるＤ／Ａ変換器１１６は、上述のゲイン段１０２の機能も備えている。
【００４０】
スイッチ素子Ｓ５ｐの一端にはプラス側参照電圧ｖｒｐが供給され、その他端には、キャパシタＣ２ｐの一端と、スイッチ素子Ｓ６ｐの一端とが接続されている。キャパシタＣ２ｐの他端には、スイッチ素子Ｓ７ｐの一端と、スイッチ素子Ｓ８ｐの一端と、スイッチ素子Ｓ９ｐの一端とが接続されている。スイッチ素子Ｓ８ｐの他端は、積分器１０６の差動出力オペアンプ１０６ａの反転入力端子に接続されており、スイッチ素子Ｓ９ｐの他端は、差動出力オペアンプ１０６ａの非反転入力端子に接続されている。そして、スイッチ素子Ｓ６ｐの他端と、スイッチ素子Ｓ７ｐの他端には基準電圧ＶＣＯＭが供給される。
【００４１】
スイッチ素子Ｓ５ｎの一端にはマイナス側参照電圧ｖｒｎが供給され、その他端には、キャパシタＣ２ｎの一端と、スイッチ素子Ｓ６ｎの一端とが接続されている。キャパシタＣ２ｎの他端には、スイッチ素子Ｓ７ｎの一端と、スイッチ素子Ｓ８ｎの一端と、スイッチ素子Ｓ９ｎの一端とが接続されている。スイッチ素子Ｓ８ｎの他端は、差動出力オペアンプ１０６ａの非反転入力端子に接続されており、スイッチ素子Ｓ９ｎの他端は、差動出力オペアンプ１０６ａの反転入力端子に接続されている。そして、スイッチ素子Ｓ６ｎの他端と、スイッチ素子Ｓ７ｎの他端には基準電圧ＶＣＯＭが供給される。
【００４２】
スイッチ素子Ｓ５ｎ，Ｓ７ｎ，Ｓ５ｐ，Ｓ７ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ６ｎ，Ｓ６ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバーでオフ状態からオン状態となり、所定期間オン状態を維持する。また、クロック信号ＣＬＫ２の各周期の位相φバーにおいて、スイッチ素子Ｓ８ｎ，Ｓ８ｐのそれぞれは、量子化器１１３から出力される出力信号ＭＯが論理ハイレベルを示す信号Ｄである場合にはオン状態となり、スイッチ素子Ｓ９ｎ，Ｓ９ｐのそれぞれは、出力信号ＭＯが論理ローレベルを示す信号Ｄバー（図中ではＤの上に横線を引いてＤバーを表している）である場合にはオン状態となる。また、クロック信号ＣＬＳ２の各周期の位相φにおいて、スイッチ素子Ｓ８ｎ，Ｓ８ｐ，Ｓ９ｎ，Ｓ９ｐのそれぞれはオフ状態となる。
【００４３】
以上のような構成を有するＤ／Ａ変換器１１６においては、量子化器１１３からの出力信号ＭＯがアナログ形式の差動信号に変換されて、当該差動信号を構成する一対のアナログ信号のそれぞれが反転する。これにより、反転フィードバック信号ＦＢＢを構成する一対の信号ｆｂｂｎ，ｆｂｂｐが得られる。クロック信号ＣＬＫ２の位相が位相φバーとなると、信号ｆｂｂｎ，ｆｂｂｐは、ゲイン段１０１のスイッチ素子Ｓ３ｎ，Ｓ３ｐからの出力信号にそれぞれ加算される。このようにして、クロック信号ＣＬＫ２の周期ごとに、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分信号が得られる。
【００４４】
ディザ回路１１５は、ゲイン段１０１及びＤ／Ａ変換器１１６と同様にスイッチトキャパシタ回路で構成されており、スイッチ素子Ｓ１０ｎ〜Ｓ１４ｎ，Ｓ１０ｐ〜Ｓ１４ｐとキャパシタＣ３ｎ〜Ｃ５ｎ，Ｃ３ｐ〜Ｃ５ｐとを備えている。スイッチ素子Ｓ１０ｐの一端には、プラス側参照電圧ｖｒｐが供給され、その他端には、スイッチ素子Ｓ１１ｐの一端と、キャパシタＣ３ｐの一端とが接続されている。キャパシタＣ３ｐの他端には、キャパシタＣ４ｐの一端と、キャパシタＣ５ｐの一端と、スイッチ素子Ｓ１４ｐの一端とが接続されており、キャパシタＣ５ｐの他端には、スイッチ素子Ｓ１２ｐの一端と、スイッチ素子Ｓ１３ｐの一端とが接続されている。スイッチ素子Ｓ１３ｐの他端には差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ１１ｐの他端と、キャパシタＣ４ｐの他端と、スイッチ素子Ｓ１２ｐの他端と、スイッチ素子Ｓ１４ｐの他端には基準電圧ＶＣＯＭが供給される。
【００４５】
スイッチ素子Ｓ１０ｎの一端には、マイナス側参照電圧ｖｒｎが供給され、その他端には、スイッチ素子Ｓ１１ｎの一端と、キャパシタＣ３ｎの一端とが接続されている。キャパシタＣ３ｎの他端には、キャパシタＣ４ｎの一端と、キャパシタＣ５ｎの一端と、スイッチ素子Ｓ１４ｎの一端とが接続されており、キャパシタＣ５ｎの他端には、スイッチ素子Ｓ１２ｎの一端と、スイッチ素子Ｓ１３ｎの一端とが接続されている。スイッチ素子Ｓ１３ｎの他端には差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ１１ｎの他端と、キャパシタＣ４ｎの他端と、スイッチ素子Ｓ１２ｎの他端と、スイッチ素子Ｓ１４ｎの他端には基準電圧ＶＣＯＭが供給される。
【００４６】
スイッチ素子Ｓ１０ｎ，Ｓ１２ｎ，Ｓ１４ｎ，Ｓ１０ｐ，Ｓ１２ｐ，Ｓ１４ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ１１ｎ，Ｓ１３ｎ，Ｓ１１ｐ，Ｓ１３ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバーでオフ状態からオン状態となり、所定期間オン状態を維持する。
【００４７】
以上のような構成を有するディザ回路１１５において、スイッチ素子Ｓ１１ｐ〜Ｓ１３ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０１のスイッチ素子Ｓ３ｐからの出力信号とＤ／Ａ変換器１１６からの信号ｆｂｂｐとの差分信号に対して、スイッチ素子Ｓ１３ｐから出力される直流信号ｄｄｐが重畳される。
【００４８】
また、ディザ回路１１５において、スイッチ素子Ｓ１１ｎ〜Ｓ１３ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０１のスイッチ素子Ｓ３ｎからの出力信号とＤ／Ａ変換器１１６からの信号ｆｂｂｎとの差分信号に対して、スイッチ素子Ｓ１３ｎから出力される直流信号ｄｄｎが重畳される。
【００４９】
スイッチ素子Ｓ３ｎの出力信号と信号ｆｂｂｎとの差分信号、およびスイッチ素子Ｓ３ｐの出力信号と信号ｆｂｂｐとの差分信号は、クロック信号ＣＬＫ２の周期ごとに生成され、直流信号ｄｄｎ，ｄｄｐもクロック信号ＣＬＫ２の周期ごとに生成される。したがって、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分信号にＤＣ加算電圧ＤＤが重畳された信号は、クロック信号ＣＬＫ２の周期ごとに、より具体的には、クロック信号ＣＬＫ２の各周期の位相φバーごとに積分器１０６に入力されることになる。したがって、積分器１０６は、クロック信号ＣＬＫ２の周期ごとに、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分を積分することになる。
【００５０】
ここで、ディザ回路１１５で生成される直流信号ｄｄｐの信号レベルは、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値に依存する。そして、たとえば、電源電圧ＡＶｄｄを５Ｖとすると、直流信号ｄｄｐの信号レベルは数ｍＶ〜数十ｍＶという非常に小さい値に設定される。したがって、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値は小さい値に設定される。
【００５１】
一方で、キャパシタＣ３ｐ〜Ｃ５ｐのそれぞれの容量値が小さくなると、スイッチ素子Ｓ１０ｐ〜Ｓ１３ｐのスイッチング動作時に発生する、これらの容量値のミスマッチによる直流信号ｄｄｐの誤差が大きくなる。
【００５２】
ディザ回路１１５では、キャパシタＣ３ｐ，Ｃ５ｐの容量値が互いに同じであり、キャパシタＣ４ｐの容量値が、キャパシタＣ３ｐ，Ｃ５ｐの容量値のＫ倍（Ｋ≧１）となっている。そして、キャパシタＣ３ｐ〜Ｃ５ｐがＴ字型に接続されている。このようなキャパシタＣ３ｐ〜Ｃ５ｐの合成キャパシタの容量値は、キャパシタＣ３ｐ，Ｃ５ｐの容量値を「Ｃ」とすると、Ｃ／（ｋ＋２）となる。この式からも理解できるように、ディザ回路１１５では、キャパシタＣ３ｐ〜Ｃ５ｐのそれぞれの容量値を大きくとりながら、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値を小さくすることができる。したがって、スイッチ素子Ｓ１０ｐ〜Ｓ１３ｐのスイッチング動作時に発生する、容量値のミスマッチによる直流信号ｄｄｐの誤差を抑制しつつ、微小な直流信号ｄｄｐを実現することができる。
【００５３】
同様に、ディザ回路１１５では、スイッチ素子Ｓ１０ｎ〜Ｓ１３ｎのスイッチング動作時に発生する、容量値のミスマッチによる直流信号ｄｄｎの誤差を抑制しつつ、微小な直流信号ｄｄｎを実現することができる。
【００５４】
次にΔΣ変調器１で発生するアイドルトーンについて説明する。図４，５はアイドルトーンを説明するための図である。図４はΔΣ変調器１に比較的小さな直流信号が入力された場合のアイドルトーンの発生イメージを破線で示しており、図５はΔΣ変調器１に比較的大きな直流信号が入力された場合のアイドルトーンの発生イメージを破線で示している。図４，５に示す実線は、アナログ入力信号ＡＩＮがΔΣ変調器１に入力されていない場合の量子化器１１３への入力信号を示している。ただし、説明を簡素化するために、図４，５では、量子化器１１３への入力信号がシングルエンド信号である場合の当該入力信号の波形を示している。図４，５に示される太い実線は、クロック信号ＣＬＫ２の１周期の間に、ΔΣ変調器１に入力された直流信号が積分回路１２０で積分された量を示している。
【００５５】
図４，５に示されるように、ΔΣ変調器１に意図的に印加された直流信号、あるいは
ΔΣ変調器１で自動的に生じたＤＣオフセット（直流信号）が積分回路１２０で積分されることによって、量子化器１１３への入力信号のレベルが上昇して、量子化器１１３のしきい値を超えると、量子化器１１３からは論理ハイレベルの出力信号ＭＯが出力され、当該出力信号ＭＯは入力側に負帰還される。その結果、積分回路１２０への入力信号のレベルが低下し、量子化器１１３への入力信号のレベルが所定量だけ低下する（減算−１）。このとき、積分回路１２０への入力信号には、ΔΣ変調器１に入力された直流信号が重畳されていることから、この直流信号の積分回路１２０での積分量（太い実線）の分だけ、量子化器１１３への入力信号のレベルが上昇する。
【００５６】
量子化器１１３への入力信号のレベルが減少して、量子化器１１３のしきい値未満になると、量子化器１１３からは論理ローレベルの出力信号ＭＯが出力され、当該出力信号ＭＯは入力側に負帰還される。その結果、積分回路１２０への入力信号のレベルが上昇し、量子化器１１３への入力信号のレベルが所定量だけ上昇する（加算＋１）。このとき、積分回路１２０への入力信号には直流信号が重畳されていることから、この直流信号の積分回路１２０での積分量（太い実線）の分だけ、量子化器１１３への入力信号のレベルが上昇する。
【００５７】
ΔΣ変調器１では、クロック信号ＣＬＫ２の周期ごとに、直流信号が積分されるとともに、「減算−１」あるいは「加算＋１」が行われる。その結果、図４，５に示されるように、量子化器１１３への入力信号には破線で示されるような三角波のアイドルトーンが含まれるようになる。その結果、量子化器１１３の出力信号ＭＯにもアイドルトーンが発生する。アイドルトーンの周波数は、図４，５に示されるように、ΔΣ変調器１に入力される直流信号のレベルが大きくなるほど高くなる。これは、直流信号のレベルが大きくなると、クロック信号ＣＬＫ２の１周期における当該直流信号の積分量が大きくなり、量子化器１１３への入力信号のレベルが量子化器１１３のしきい値を超えてから再び当該しきい値未満になるまでの時間が短くなるからである。
【００５８】
なお、図４，５では、ΔΣ変調器１に入力される直流信号が、量子化器１１３の入力信号に与える影響を理解しやすいために、出力信号ＭＯが入力側に負帰還されることによって量子化器１１３の入力信号が変化するタイミングと、ΔΣ変調器１に入力される直流信号が積分されることによって量子化器１１３の入力信号が変化するタイミングとをずらして示している。しかしながら、ΔΣ変調器１の実際の動作においては、出力信号ＭＯの入力側への負帰還と、ΔΣ変調器１に入力される直流信号に対する積分とはほぼ同時に行われることから、量子化器１１３への入力信号は、出力信号ＭＯの負帰還によって変化した後に直流信号の積分量だけ変化するようなことは無く、出力信号ＭＯの負帰還による変化量（加算＋１あるいは減算−１）に直流信号の積分量を加算した分だけ一気に変化することになる。
【００５９】
以上のように、ΔΣ変調器１に入力される直流信号が大きくなることによってアイドルトーンの周波数が大きくなることから、上述のように、積分回路１２０の入力信号に対してＤＣ加算電圧ＤＤを重畳することによって、アイドルトーンの周波数を所望の周波数帯域よりも高域側に移動させることができる。ΔΣ型Ａ／Ｄ変換器２００のように、オーディオ用のΔΣ型Ａ／Ｄ変換器の場合には、アイドルトーンの周波数を可聴域よりも高域側に移動させて、不要な音が人に聞こえることを防止することができる。
【００６０】
ただし、ＤＣ加算電圧ＤＤによってアイドルトーンの周波数が移動するという現象は、アナログ入力信号をディジタル信号に変換するためのチャネルが一つしか存在しないΔΣ型Ａ／Ｄ変換器では生じるが、ΔΣ型Ａ／Ｄ変換器２００のように、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器においては、単にＤＣ加算電圧ＤＤを利用するだけでは、チャネル間の相互干渉によって必ずしも生じるとは言えない。なお、この内容については後で詳細に説明する。
【００６１】
図６〜８は、ΔΣ型Ａ／Ｄ変換器２００において、仮に、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのうちのどちらか一方のチャネルを削除した場合における他方のチャネルのΔΣ変調器１の出力信号ＭＯの周波数特性を示す図である。つまり、図６〜８は、アナログ入力信号をディジタル信号に変換するためのチャネルが一つしか存在しないΔΣ型Ａ／Ｄ変換器におけるΔΣ変調器の出力信号の周波数特性を示している。
【００６２】
図６〜８は、ΔΣ変調器１にアナログ入力信号ＡＩＮが入力されていない場合の出力信号ＭＯの周波数特性を示している。なお、後述の図９〜１１，１３に示される出力信号ＭＯの周波数特性についても同様である。
【００６３】
図６はＤＣ加算電圧ＤＤが積分回路１２０の入力信号に重畳されていない場合の出力信号ＭＯの周波数特性を示しており、図７はＤＣ加算電圧ＤＤ＝Ｖｄｃ１（＞０Ｖ）の場合の出力信号ＭＯの周波数特性を示しており、図８はＤＣ加算電圧ＤＤ＝Ｖｄｃ２（＞Ｖｄｃ１）の場合の出力信号ＭＯの周波数特性を示している。
【００６４】
図６に示されるように、ＤＣ加算電圧ＤＤが使用されていない場合には、積分回路１２０への直流信号の入力によって、可聴域内の周波数を有するアイドルトーンがΔΣ変調器１に発生している。このようなΔΣ変調器１においてＤＣ加算電圧ＤＤを使用すると、図７に示されるように、アイドルトーンの周波数は高域に移動する。そして、さらにレベルの大きいＤＣ加算電圧ＤＤを使用すると、大部分のアイドルトーンの周波数が可聴域の高域側に移動するようになる。
【００６５】
これに対して、ＬチャネルＬｃｈとＲチャネルＲｃｈの２チャネルを備えるΔΣ型Ａ／Ｄ変換器２００では、チャネル間の相互干渉により、ＬチャネルＬｃｈのΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈのΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに一致させると、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数があまり移動せず、アイドルトーンの周波数を可聴域の高域側に移動させることができないという現象が確認される。以下にこの現象について説明する。
【００６６】
図９は、ΔΣ型Ａ／Ｄ変換器２００において、ΔΣ変調器１Ｌ，１ＲのそれぞれにおいてＤＣ加算電圧ＤＤが使用されていない場合でのΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性を示す図である。図９に示される上側及び下側の波形がΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯをそれぞれ示している。なお、後述の図１０，１１，１３においても、上側及び下側の波形がΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯをそれぞれ示している。
【００６７】
図９に示されるように、ＬチャネルＬｃｈのΔΣ変調器１Ｌの出力信号ＭＯと、ＲチャネルＲｃｈのΔΣ変調器１Ｒの出力信号ＭＯには、アイドルトーンが似たような周波数で発生している。これは、ＬチャネルＬｃｈでの回路のレイアウトパターンと、ＲチャネルＲｃｈでの回路のレイアウトパターンとがほぼ同じように構成されているからである。
【００６８】
ΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯが図９に示されるような周波数特性を有するΔΣ型Ａ／Ｄ変換器において、仮にチャネル間の相互干渉が全く生じない場合には、ΔΣ変調器１Ｌ，１Ｒで同じ信号レベルのＤＣ加算電圧ＤＤを発生させると、図１０に示されるように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいてアイドルトーンの周波数を可聴域の高域側に移動させることができる。
【００６９】
しかしながら、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器２００においては、実際には、チャネル間の相互干渉が生じることになる。ΔΣ型Ａ／Ｄ変換器２００を製造する際には、装置の構造を簡素化するために、ＬチャネルＬｃｈの回路と、ＲチャネルＲｃｈの回路とは同一の半導体基板上に形成される。また、図１に示されるように、参照電圧生成回路３や基準電圧生成回路４はＬチャネルＬｃｈとＲチャネルＲｃｈで共用されており、ΔΣ変調器１Ｌ，１Ｒには共通の電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓが供給されている。したがって、ＬチャネルＬｃｈとＲチャネルＲｃｈの間にはどうしても配線の共通インピーダンスが存在する。よって、ＬチャネルＬｃｈとＲチャネルＲｃｈとの相互干渉は避けがたく、ＬチャネルＬｃｈの回路と、ＲチャネルＲｃｈの回路とが結合し、ＬチャネルＬｃｈの信号がＲチャネルＲｃｈに回り込んだり、ＲチャネルＲｃｈの信号がＬチャネルＬｃｈに回り込んだりする。
【００７０】
このようにチャネル間の相互干渉が存在するΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器１Ｌ，１Ｒで同じ信号レベルのＤＣ加算電圧ＤＤを発生させた場合には、ΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性は、図１０のような理想的な特性には成らず、図１１のような特性を示すことが確認される。
【００７１】
ＬチャネルＬｃｈ及びＲチャネルＲｃｈにおいて、ＤＣ加算電圧ＤＤが使用されるようになると、各チャネルにおいて、図９のように互いに異なる周波数に存在していた複数のアイドルトーンが、図１１に示されるように、可聴域内のある周波数に集まるようになり、ＤＣ加算電圧ＤＤのレベルを大きくしたとしてもアイドルトーンはその周波数からほとんど移動しない。
【００７２】
このように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈに同じＤＣ加算電圧ＤＤを使用した場合には、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数はほとんど移動せず、アイドルトーンの周波数を所望の周波数帯域よりも高域側へ移動させることが困難になる。これは、ＬチャネルＬｃｈおよびＲチャネルＲｃｈのそれぞれで発生しているアイドルトーンの周波数はＤＣ加算電圧ＤＤによって高域に移動させられるが、相互干渉によってこれらの周波数の差に相当する周波数のアイドルトーンが発生するためである。
【００７３】
チャネル間で基板、電源ラインあるいはグランドラインを分離したり、電源ラインやグランドラインを強化するなどの対策を行なうことによって、ＬチャネルＬｃｈとＲチャネルＲｃｈとの相互干渉を低減することが可能であり、これによって、相互干渉によって発生するアイドルトーンのレベルを下げることが可能である。しかしながら、このような干渉防止対策を行なうと、回路のレイアウトパターンが複雑化し、ΔΣ型Ａ／Ｄ変換器を小さく作りこむことが困難になるとともに、装置のコストアップを招来する。
【００７４】
そこで、ΔΣ型Ａ／Ｄ変換器２００では、ＬチャネルＬｃｈに設けられたΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈに設けられたΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに異なるようにする。たとえば、電源電圧ＡＶｄｄを５Ｖとすると、ΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈに設けられたΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとの差を、数ｍＶ〜数十ｍＶに設定する。
【００７５】
図１２は、ＤＣ加算電圧ＤＤを仮に使用しない場合に図９に示される特性を有するΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器１Ｌ，１ＲでのＤＣ加算電圧ＤＤの信号レベルを異なった値に設定した場合でのΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性を示す図である。
【００７６】
図９と図１２から、ＬチャネルＬｃｈ及びＲチャネルＲｃｈに異なったレベルのＤＣ加算電圧ＤＤを発生させると、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数が移動していることが理解できる。
【００７７】
ΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに異なるようにするためには、ΔΣ変調器１Ｌ及びΔΣ変調器１Ｒの間において、キャパシタの容量値を異なるようにすれば良い。たとえば、キャパシタＣ４ｐ，Ｃ４ｎのそれぞれの容量値をΔΣ変調器１Ｌ，１Ｒで異なるようにする。
【００７８】
以上のように、ΔΣ型Ａ／Ｄ変換器２００では、ＬチャネルＬｃｈ及びＲチャネルＲｃｈにおいて、異なったＤＣ加算電圧ＤＤが使用されるため、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数を、所望の周波数帯域よりも高域側に移動させることができる。よって、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの悪影響を抑制することができる。
【００７９】
前述のように、ΔΣ型Ａ／Ｄ変換器では、帰還ループを形成していることによって生じるアイドルトーン（パターンノイズ）が問題となる。特に、オーディオ用の高精度なＡ／Ｄ変換器においては、可聴帯域のアイドルトーンは、聴感上の不具合となる。アイドルトーンの対策としては、ディザ回路を用いることが広く知られている。
【００８０】
しかしながら、２チャネルのΔΣ型Ａ／Ｄ変換器を用いる場合には、チャネル間相互干渉によってもトーンが生じ、従来のディザ回路ではこのトーンを除去できなかった。そこで、ΔΣ型Ａ／Ｄ変換器２００では、異なる電圧レベルを有するＤＣ加算電圧を各チャネルの入力部に与えている。
【００８１】
図１３（ａ）〜（ｄ）は、ΔΣ型Ａ／Ｄ変換器２００の入力電圧範囲が制限される理由を説明するための図である。
【００８２】
図１３（ａ）を参照して、ＤＣ加算電圧を与えるディザ回路をΔΣ型Ａ／Ｄ変換器が備えない場合、ΔΣ型Ａ／Ｄ変換器の入力電圧範囲は、コモン電圧ＶＣＭ１を基準として、ΔΣ型Ａ／Ｄ変換器におけるアンプおよびその他のシステム構成によって決まる。ここで、ΔΣ型Ａ／Ｄ変換器２００において、コモン電圧ＶＣＭ１は基準電圧ＶＣＯＭに相当する。
【００８３】
図１３（ｂ）を参照して、ＤＣ加算電圧を与えるディザ回路をΔΣ型Ａ／Ｄ変換器が備える場合には、入力信号のオフセット電圧が増加する、すなわちコモン電圧がＶＣＭ１からＶＣＭ２へ上昇する。これにより、ΔΣ型Ａ／Ｄ変換器の入力電圧範囲はＤＣ加算電圧分狭くなる。
【００８４】
図１３（ｃ）を参照して、ΔΣ型Ａ／Ｄ変換器２００において、ＬチャネルＬｃｈおよびＲチャネルＲｃｈに与えるＤＣ加算電圧をそれぞれＶ１およびＶ２とする。Ｖ１およびＶ２が互いに逆の極性を有する場合には、各チャネルに与えられるＤＣ加算電圧分、各チャネルの入力電圧範囲が狭くなるだけですむ。すなわち、ＬチャネルＬｃｈでは、コモン電圧がＶＣＭ１からＶＣＭＬへ上昇し、ＬチャネルＬｃｈの入力電圧範囲はＬチャネルＬｃｈに与えられるＤＣ加算電圧分だけ狭くなる。また、ＲチャネルＲｃｈの入力電圧範囲は、コモン電圧がＶＣＭ１からＶＣＭＲへ上昇し、ＲチャネルＲｃｈに与えられるＤＣ加算電圧分だけ狭くなる。
【００８５】
しかしながら、アイドルトーンの抑制効果は、「Ｖ１とＶ２の差」に対応するのではなく、「Ｖ１の絶対値とＶ２の絶対値の差」に対応する。したがって、Ｖ１およびＶ２を同等の大きさで逆極性に設定するとアイドルトーンを抑制できなくなる。
【００８６】
そこで、ΔΣ型Ａ／Ｄ変換器２００では、図１３（ｄ）に示すように、Ｖ１およびＶ２を同じ極性に設定する。この場合、アイドルトーンの抑制効果は、「Ｖ１とＶ２の差」に対応するのではなく、「Ｖ１の絶対値とＶ２の絶対値の差」に対応することになる。
【００８７】
したがって、ΔΣ型Ａ／Ｄ変換器２００では、チャネル間相互干渉によるトーンを除去するために十分大きなＤＣ電圧を加算しなければならない。たとえば、Ｒチャネルに与えるＤＣ加算電圧は、Ｌチャネルに与えるＤＣ加算電圧よりも十分大きくしなければならなくなる。そうすると、コモン電圧ＶＣＭＲが増加してＲチャネルＲｃｈの入力信号のオフセット電圧が増加し、ΔΣ型Ａ／Ｄ変換器全体として入力電圧範囲が狭くなってしまう。
【００８８】
図１４は、ΔΣ型Ａ／Ｄ変換器２００の入力電圧範囲の制限による出力電圧の歪みを示す図である。
【００８９】
図１４を参照して、入力電圧範囲の広いシステム（ΔΣ型Ａ／Ｄ変換器）では出力信号に歪みの生じない入力電圧であっても、入力電圧範囲の狭いシステムでは、出力信号に歪みが生じてしまう。
【００９０】
図１５は、ΔΣ型Ａ／Ｄ変換器の入力レベルとＳＮＤＲとの関係を示す図である。
図１５を参照して、入力電圧範囲の広いシステムでは入力レベルＬＶ２を超えてからＳＮＤＲ（Signal to Noise and Distortion Ratio）が劣化する（グラフＧ１）。これに対して、入力電圧範囲の狭いシステムでは、入力レベルＬＶ２より低い入力レベルＬＶ１を超えるとＳＮＤＲが劣化してしまう（グラフＧ２）。
【００９１】
上記のようなΔΣ型Ａ／Ｄ変換器２００の問題点を解決するために、本発明の一実施の形態においては、要約すれば、複数チャネルの各々において積分器と量子化器とを備えたΔΣ型Ａ／Ｄ変換器であって、各チャネルの積分器の出力段または量子化器の入力段にディザ信号が加算されるが、チャネル間では異なるディザ信号が加算されるΔΣ型Ａ／Ｄ変換器が提供される。
【００９２】
各チャネルにおいて直列に接続された複数の積分器を有する場合には、これら複数の積分器の各々の出力段のうちの少なくとも一つにディザ信号が加算され、チャネル間では異なるディザ信号が加算される。ほとんどの場合、チャネル間で同じ数の積分器が直列に接続される。チャネル間で同じＮ個の積分器が直列に接続される場合、回路レイアウトの設計のし易さの観点から、直列接続の先頭の積分器を第１番目としたとき、チャネル間で同じ第ｋ番目（ｋは１乃至Ｎのいずれか）の積分器の出力にディザ信号が加算されることが望ましい。
【００９３】
上述のディザ信号としては、ＤＣディザ、ランダムディザ、方形波ディザ、のこぎり波ディザ等が例示される。各チャネルにＤＣディザが印加される場合、ある電圧レベルのＤＣ信号が加算されるが、ＤＣ信号のレベルをチャネル間で相違させる。各チャネルにランダムディザが印加される場合、擬似ランダム信号（デジタル信号）を発生させ、当該ランダム信号をスイッチトキャパシタ等によってＤ／Ａ変換したものが加算されるが、同時に発生する擬似ランダム信号のデジタルパターンをチャネル間で相違させる。各チャネルに方形波ディザが印加される場合、ある振幅およびある周波数を有する方形波信号が加算されるが、この方形波信号の振幅もしくは周波数をチャネル間で相違させる。各チャネルにのこぎり波ディザが印加される場合、ある振幅およびある周波数を有したのこぎり波信号をＤ／Ａ変換したものが加算されるが、チャネル間ではのこぎり波信号の振幅もしくは周波数を相違させる。
【００９４】
さらに別の一実施の形態によれば、複数のチャネルのうちの一つのチャネルにおいては、アナログ信号が入力される最初の積分器の入力段に第１のディザ信号（例えばＤＣディザまたは方形波ディザ）が加算され、別のチャネルにおいては、ΔΣ型Ａ／Ｄ変換器内のいずれかの積分器の出力段に第１のディザ信号とは異なる第２のディザ信号（ＤＣディザ、ランダムディザ、方形波ディザ、のこぎり波ディザ、等の任意のディザ）が加算される。
【００９５】
以下、本発明の各実施の形態について詳述する。
＜第１の実施の形態＞
［ΔΣ型Ａ／Ｄ変換器２０１］
次に、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器について図面を用いて説明する。なお、本発明の実施の形態１において、ΔΣ型Ａ／Ｄ変換器２００と同一または相当部分にはΔΣ型Ａ／Ｄ変換器２００と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外はΔΣ型Ａ／Ｄ変換器２００と同様である。
【００９６】
図１６は、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器の構成を示す図である。
図１６を参照して、ΔΣ型Ａ／Ｄ変換器２０１は、ΔΣ型Ａ／Ｄ変換器２００と比べて、ディザ回路１１５Ｌおよび１１５Ｒの代わりにディザ回路２１Ｌおよび２１Ｒを備え、ΔΣ変調器１Ｌおよび１Ｒの代わりにΔΣ変調器１１Ｌおよび１１Ｒを備える。
【００９７】
図１７はΔΣ変調器１１Ｌ，１１Ｒの構成例を示すブロック図である。本実施の形態１では、ΔΣ変調器１１Ｌ，１１Ｒの構成は互いに同じである。以後、ΔΣ変調器１１Ｌ，１１Ｒを総称して「ΔΣ変調器１１」と呼ぶ。また、ディザ回路２１Ｌ，２１Ｒを総称して「ディザ回路２１」と呼ぶ。
【００９８】
図１７に示されるように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのΔΣ変調器１１は、たとえば３次の変調器であって、ゲイン段１０１，１０２と、加算器１０３と、積分回路１３１と、量子化器１１３と、ディザ回路２１と、Ｄ／Ａ変換器１１６とを備えている。
【００９９】
ゲイン段１０１は、アナログ入力信号ＡＩＮが入力される入力ラインＩＬの信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。ゲイン段１０２は、Ｄ／Ａ変換器１１６から出力されるフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢとして出力する。加算器１０３は、ゲイン段１０１の出力信号と、ゲイン段１０２から出力される反転フィードバック信号ＦＢＢとを加算して出力する。つまり、加算器１０３からは、ゲイン段１０１の出力信号と、フィードバック信号ＦＢとの差分信号が出力される。入力ラインＩＬにアナログ入力信号ＡＩＮが入力されている状態では、加算器１０３からは、アナログ入力信号ＡＩＮとフィードバック信号ＦＢとの差分信号が出力される。
【０１００】
ここで、入力ラインＩＬから加算器１０３までの信号ラインは、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインである。したがって、加算器１０３では、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分が得られることになる。
【０１０１】
積分回路１３１は、３段の積分器１０４，１０６，１０７と、加算器１０５，１１２と、ゲイン段１０８〜１１１，１２１，１２３とを備えており、加算器１０３で求められた差分信号を積分して出力する。
【０１０２】
より詳細には、積分器１０４は、加算器１０３で得られた差分信号を積分して出力する。ゲイン段１２１は、積分器１０４の出力信号を、その信号レベルをｂ２倍（ｂ２は正の値）して出力する。
【０１０３】
ディザ回路２１は、ディザ信号Ｄを生成し、これをゲイン段１２１の出力信号に重畳する。加算器１０５は、ゲイン段１２１の出力信号と、ゲイン段１０８の出力信号と、ディザ信号Ｄとを加算して出力する。積分器１０６は、加算器１０５の出力信号を積分して出力する。積分器１０７は、積分器１０６の出力信号を積分して出力する。ゲイン段１０８は、積分器１０７の出力信号を、その信号レベルを−ｇ１倍（ｇ１は正の値）して出力する。ゲイン段１２３は、積分器１０７の出力信号を、その信号レベルをｂ４倍（ｂ４は正の値）して出力する。ゲイン段１０９は、積分器１０６の出力信号を、その信号レベルをａ３倍（ａ３は正の値）して出力する。ゲイン段１１０は、積分器１０４の出力信号を、その信号レベルをａ２倍（ａ２は正の値）して出力する。ゲイン段１１１は、Ｄ／Ａ変換器１１６から出力されるフィードバック信号ＦＢを、その信号レベルをａ１倍（ａ１は正の値）して出力する。加算器１１２は、ゲイン段１２３の出力信号と、ゲイン段１０９〜１１１の出力信号とを加算して出力する。
【０１０４】
量子化器１１３は、たとえば１ビットの量子化器であって、加算器１１２の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯとして出力する。Ｄ／Ａ変換器１１６は、１ビットのディジタル信号である出力信号ＭＯをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【０１０５】
以上のような構成を有するΔΣ変調器１１では、アナログ入力信号ＡＩＮがオーバーサンプリングされるため、出力信号ＭＯに含まれる、所望の周波数帯域内の量子化誤差の信号レベルが大きく低減される。さらに、ΔΣ変調器１１は、図１７の白抜きの矢印で示されるように、出力信号ＭＯを入力側に戻すフィードバックループを有しているため、出力信号ＭＯに含まれる量子化誤差は高い周波数に偏って分布するようになる。したがって、出力信号ＭＯを、後段のディジタル回路２においてローパスフィルタに通すことによって、量子化誤差を大きく低減することができる。
【０１０６】
図１８は、ディザ回路の構成の一例を示す図である。図１８を参照して、ディザ回路２１Ｌは、擬似ランダム信号生成部５Ｌと、Ｄ／Ａ変換器６Ｌとを含む。ディザ回路２１Ｒは、擬似ランダム信号生成部５Ｒと、Ｄ／Ａ変換器６Ｒとを含む。
【０１０７】
本実施の形態１では、Ｄ／Ａ変換器６Ｌ，６Ｒの構成は互いに同じである。以後、Ｄ／Ａ変換器６Ｌ，６Ｒを総称して「Ｄ／Ａ変換器６」と呼ぶ。
【０１０８】
擬似ランダム信号生成部５Ｌは、ディジタル信号である擬似ランダム信号を生成してＤ／Ａ変換器６Ｌへ出力する。擬似ランダム信号生成部５Ｒは、ディジタル信号である擬似ランダム信号を生成してＤ／Ａ変換器６Ｒへ出力する。これらの擬似ランダム信号は異なる信号である、すなわち、複数のタイミングで互いに値の異なるディジタル信号である。
【０１０９】
Ｄ／Ａ変換器６Ｌは、擬似ランダム信号生成部５Ｌから受けた擬似ランダム信号をアナログ信号に変換し、変換した信号をディザ信号Ｄ１としてΔΣ変調器１１Ｌへ出力する。Ｄ／Ａ変換器６Ｒは、擬似ランダム信号生成部５Ｒから受けた擬似ランダム信号をアナログ信号に変換し、変換した信号をディザ信号Ｄ２としてΔΣ変調器１１Ｒへ出力する。
【０１１０】
擬似ランダム信号生成部５Ｌおよび５Ｒは、たとえばＭ系列パルス発生器である。複数のＭ系列パルス発生器で異なる擬似ランダム信号を生成する場合には、たとえば、Ｍ系列パルス発生器におけるシフトレジスタの初期値、またはシフトレジスタの段数をチャネル毎に異ならせればよい。なお、擬似ランダム信号生成部５Ｌおよび５Ｒは、Ｍ系列パルス発生器に限らず、どのような方法で擬似ランダム信号を生成してもよい。
【０１１１】
図１９は、ディザ回路の構成の他の例を示す図である。図１９を参照して、ディザ回路２１Ｌおよび２１Ｒは、擬似ランダム信号生成部５を共有している。また、ディザ回路２１Ｌは、Ｄ／Ａ変換器６Ｌを含む。ディザ回路２１Ｒは、Ｄ／Ａ変換器６Ｒを含む。
【０１１２】
擬似ランダム信号生成部５は、ディジタル信号である擬似ランダム信号を生成してＤ／Ａ変換器６ＬおよびＤ／Ａ変換器６Ｒへ出力する。
【０１１３】
Ｄ／Ａ変換器６Ｌは、擬似ランダム信号生成部５から受けた擬似ランダム信号をアナログ信号に変換し、変換した信号をディザ信号Ｄ１としてΔΣ変調器１１Ｌへ出力する。Ｄ／Ａ変換器６Ｒは、擬似ランダム信号生成部５から受けた擬似ランダム信号をアナログ信号に変換し、変換した信号をディザ信号Ｄ２としてΔΣ変調器１１Ｒへ出力する。
【０１１４】
Ｄ／Ａ変換器６Ｌおよび６Ｒは、互いに異なる変換ゲインを有する。たとえば、Ｄ／Ａ変換器６Ｌおよび６Ｒにおける電荷転送用のキャパシタの容量が互いに異なるように設定される。あるいは、擬似ランダム信号のビットシフトが行なわれる、たとえば、擬似ランダム信号がそのままＤ／Ａ変換器６Ｌに与えられる一方で、擬似ランダム信号をビットシフトさせた信号がＤ／Ａ変換器６Ｒに与えられる。
【０１１５】
なお、ディザ回路２１Ｌおよび２１Ｒは、図１８および図１９に示すような構成に限らず、複数のタイミングで互いに値の異なるディジタル信号のアナログ変換信号をディザ信号Ｄ１およびディザ信号Ｄ２としてそれぞれ出力する構成であればよい。
【０１１６】
図２０は、本発明の実施の形態１に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。図２１は、本発明の実施の形態１に係るΔΣ変調器におけるディザ信号の入力部の構成を詳細に示す図である。
【０１１７】
図２０および図２１を参照して、ゲイン段１２１の入力信号は、互いに相補的な一対の入力信号ｓｉｎ，ｓｉｐから成る差動信号である。入力信号ｓｉｐ，ｓｉｎのそれぞれの信号レベルは基準電圧ＶＣＯＭを中心にして変化する。入力信号ｓｉｎは、基準電圧ＶＣＯＭを基準として入力信号ｓｉｐを反転させた信号である。ゲイン段１２１の入力信号の信号レベルは、入力信号ｓｉｐの信号電圧から、入力信号ｓｉｎの信号電圧を差し引いた値となる。
【０１１８】
ディザ信号Ｄは、互いに相補的な一対のアナログ信号ｄｎ，ｄｐから得られる差動信号である。アナログ信号ｄｐの信号レベルは基準レベル（たとえば基準電圧ＶＣＯＭ）に対して正であって、アナログ信号ｄｎの信号レベルは基準レベル（たとえば基準電圧ＶＣＯＭ）に対して負である。ディザ信号Ｄの信号レベルは、アナログ信号ｄｐの信号レベルからアナログ信号ｄｎの信号レベルを差し引いた値に対応する値となる。また、ゲイン段１０８の入力信号ｓｂｐ、ｓｂｎは、互いに相補的な一対の信号から成る差動信号である。ゲイン段１０８の入力信号の信号レベルは、入力信号ｓｂｐの信号レベルから入力信号ｓｂｎの信号レベルを差し引いた値に対応する値となる。
【０１１９】
ゲイン段１２１は、スイッチ素子Ｓ１１ｎ〜Ｓ１４ｎ，Ｓ１１ｐ〜Ｓ１４ｐと、キャパシタＣ１１ｎ，Ｃ１１ｐとを備えるスイッチトキャパシタ回路（ＳＣ回路）で構成されている。また、積分器１０６は、差動出力オペアンプ１０６ａとホールドキャパシタ（積分容量）Ｃ１０ｎ，Ｃ１０ｐとを備えている。
【０１２０】
積分器１０６では、差動出力オペアンプ１０６ａの非反転入力端子と、ホールドキャパシタＣ１０ｐの一端とが接続されている。ホールドキャパシタＣ１０ｐの他端は、差動出力オペアンプ１０６ａの反転出力端子に接続されている。ホールドキャパシタＣ１０ｎの一端は、差動出力オペアンプ１０６ａの反転入力端子に接続されており、その他端は、差動出力オペアンプ１０６ａの非反転出力端子に接続されている。そして、差動出力オペアンプ１０６ａには基準電圧ＶＣＯＭが動作基準電圧として供給されている。
【０１２１】
ゲイン段１２１では、スイッチ素子Ｓ１１ｐの一端には、積分器１０４の出力ノードの一方が接続され、スイッチ素子Ｓ１１ｐの他端には、キャパシタＣ１１ｐの一端と、スイッチ素子Ｓ１２ｐの一端とが接続されている。キャパシタＣ１１ｐの他端には、スイッチ素子Ｓ１４ｐの一端と、スイッチ素子Ｓ１３ｐの一端とが接続されており、スイッチ素子Ｓ１３ｐの他端には、差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ１２ｐの他端と、スイッチ素子Ｓ１４ｐの他端には基準電圧ＶＣＯＭが供給される。
【０１２２】
スイッチ素子Ｓ１１ｎの一端には、積分器１０４の出力ノードの他方が接続され、その他端には、キャパシタＣ１１ｎの一端と、スイッチ素子Ｓ１２ｎの一端とが接続されている。キャパシタＣ１１ｎの他端には、スイッチ素子Ｓ１４ｎの一端と、スイッチ素子Ｓ１３ｎの一端とが接続されており、スイッチ素子Ｓ１３ｎの他端には、差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ１２ｎの他端と、スイッチ素子Ｓ１４ｎの他端には基準電圧ＶＣＯＭが供給される。
【０１２３】
スイッチ素子Ｓ１１ｎ，Ｓ１４ｎ，Ｓ１１ｐ，Ｓ１４ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ１２ｎ，Ｓ１３ｎ，Ｓ１２ｐ，Ｓ１３ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバー（図中ではφの上に横線を引いてφバーを表している）でオフ状態からオン状態となり、所定期間オン状態を維持する。位相φと位相φバーとは逆相の関係、つまり１８０°異なった関係にある。
【０１２４】
以上のような構成を有するゲイン段１２１では、スイッチ素子Ｓ１１ｐ〜Ｓ１３ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１２１の入力信号ｓｉｐがサンプリング周波数ｆｓのたとえば６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｓｉｐの信号レベルが調整される。また、ゲイン段１２１では、スイッチ素子Ｓ１１ｎ〜Ｓ１３ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１２１の入力信号ｓｉｎがサンプリング周波数ｆｓの同じく６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｓｉｎの信号レベルが調整される。
【０１２５】
ゲイン段１０８は、スイッチ素子Ｓ１５ｎ〜Ｓ１８ｎ，Ｓ１５ｐ〜Ｓ１８ｐと、キャパシタＣ１５ｎ，Ｃ１５ｐとを備えるスイッチトキャパシタ回路で構成されている。
【０１２６】
ゲイン段１０８では、スイッチ素子Ｓ１５ｐの一端には、積分器１０７の出力ノードの一方が接続され、スイッチ素子Ｓ１５ｐの他端には、キャパシタＣ１５ｐの一端と、スイッチ素子Ｓ１６ｐの一端とが接続されている。キャパシタＣ１５ｐの他端には、スイッチ素子Ｓ１８ｐの一端と、スイッチ素子Ｓ１７ｐの一端とが接続されており、スイッチ素子Ｓ１７ｐの他端には、差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ１６ｐの他端と、スイッチ素子Ｓ１８ｐの他端には基準電圧ＶＣＯＭが供給される。
【０１２７】
スイッチ素子Ｓ１５ｎの一端には、積分器１０７の出力ノードの他方が接続され、その他端には、キャパシタＣ１５ｎの一端と、スイッチ素子Ｓ１６ｎの一端とが接続されている。キャパシタＣ１５ｎの他端には、スイッチ素子Ｓ１８ｎの一端と、スイッチ素子Ｓ１７ｎの一端とが接続されており、スイッチ素子Ｓ１７ｎの他端には、差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ１６ｎの他端と、スイッチ素子Ｓ１８ｎの他端には基準電圧ＶＣＯＭが供給される。
【０１２８】
スイッチ素子Ｓ１５ｎ，Ｓ１８ｎ，Ｓ１５ｐ，Ｓ１８ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ１６ｎ，Ｓ１７ｎ，Ｓ１６ｐ，Ｓ１７ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバー（図中ではφの上に横線を引いてφバーを表している）でオフ状態からオン状態となり、所定期間オン状態を維持する。位相φと位相φバーとは逆相の関係、つまり１８０°異なった関係にある。
【０１２９】
以上のような構成を有するゲイン段１０８では、スイッチ素子Ｓ１５ｐ〜Ｓ１７ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０８の入力信号ｓｂｐがサンプリング周波数ｆｓのたとえば６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｓｂｐの信号レベルが調整される。また、ゲイン段１０８では、スイッチ素子Ｓ１５ｎ〜Ｓ１７ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０８の入力信号ｓｂｎがサンプリング周波数ｆｓの同じく６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｓｂｎの信号レベルが調整される。
【０１３０】
図２２は、ディザ信号用のＤ／Ａ変換器の構成を概念的に示す図である。図２２は、擬似ランダム信号が８ビットのディジタル値である場合の、Ｄ／Ａ変換器の構成の一例を示している。
【０１３１】
図２２を参照して、Ｄ／Ａ変換器６は、スイッチ部ＳＵ１〜ＳＵ３と、キャパシタＣ１〜Ｃ８とを含む。スイッチ部ＳＵ１は、スイッチＳ３１〜Ｓ３８を含む。スイッチ部ＳＵ２は、スイッチＳ４１〜Ｓ４８を含む。スイッチ部ＳＵ３は、スイッチＳ５１〜Ｓ５８を含む。スイッチＳ３１〜Ｓ３８は、第１端と、プラス側参照電圧ｖｒｐの供給されるノードに接続された第２端と、マイナス側参照電圧ｖｒｎの供給されるノードに接続された第３端とを有する。スイッチＳ４１〜Ｓ４８は、キャパシタＣ１〜Ｃ８の第２端にそれぞれ接続された第１端と、基準電圧ＶＣＯＭの供給されるノードに接続された第２端と、スイッチＳ３１〜Ｓ３８の第１端にそれぞれ接続された第３端とを有する。スイッチＳ５１〜Ｓ５８は、キャパシタＣ１〜Ｃ８の第１端にそれぞれ接続された第１端と、基準電圧ＶＣＯＭの供給されるノードに接続された第２端と、次段の積分器の入力ノードに接続された第３端とを有する。
【０１３２】
スイッチＳ３１〜Ｓ３８の各々は、擬似ランダム信号生成部から受けた擬似ランダム信号に基づいて、第１端および第２端を接続するか、第１端および第３端を接続するかを切り替える。スイッチＳ４１〜Ｓ４８およびＳ５１〜Ｓ５８の各々は、たとえばクロック信号ＣＬＫ２であるシステムクロックＳＣＬＫに基づいて、第１端および第２端を接続するか、第１端および第３端を接続するかを切り替える。
【０１３３】
Ｄ／Ａ変換器６は、２つのモードを有する。Ｄ／Ａ変換器６は、たとえば、システムクロックＳＣＬＫが論理ハイレベルのときにサンプルモードとなり、システムクロックＳＣＬＫが論理ローレベルのときにホールドモードとなる。
【０１３４】
図２３は、ディザ信号用のＤ／Ａ変換器のサンプルモードにおける動作を説明するための図である。
【０１３５】
図２３を参照して、サンプルモードにおいて、キャパシタＣ１〜Ｃ８の第１端は、基準電圧ＶＣＯＭの供給されるノードにスイッチＳ５１〜Ｓ５８を介して接続される。キャパシタＣ１〜Ｃ８の第２端は、プラス側参照電圧ｖｒｐの供給されるノードまたはマイナス側参照電圧ｖｒｎの供給されるノードにスイッチＳ３１〜Ｓ３８およびスイッチＳ４１〜Ｓ４８を介して接続される。
【０１３６】
スイッチＳ３１が擬似ランダム信号の最上位ビット（ＭＳＢ）に対応し、スイッチＳ３８が擬似ランダム信号の最下位ビット（ＬＳＢ）に対応する。ここでは、擬似ランダム信号が‘１０１１００１０’の場合を説明する。たとえば、擬似ランダム信号のＭＳＢ＝‘１’であるため、スイッチＳ３８の第１端はプラス側参照電圧ｖｒｐの供給されるノードに接続される。また、擬似ランダム信号のＬＳＢ＝‘０’であるため、スイッチＳ３８の第１端はマイナス側参照電圧ｖｒｎの供給されるノードに接続される。
【０１３７】
すなわち、擬似ランダム信号のあるビットが‘１’の場合には、そのビットに対応するキャパシタにはＱｎ＝（Ｃｎ×（ＶＣＯＭ−Ｖｒｐ））の電荷が充電され、‘０’の場合には、Ｑｎ＝（Ｃｎ×（ＶＣＯＭ−Ｖｒｎ））の電荷が充電される。ここで、ｎは１〜８のいずれかの整数であり、ＱｎはキャパシタＣｎに蓄えられる電荷である。
【０１３８】
図２４は、ディザ信号用のＤ／Ａ変換器のホールドモードにおける動作を説明するための図である。
【０１３９】
図２４を参照して、ホールドモードにおいて、キャパシタＣ１〜Ｃ８の第１端はスイッチＳ５１〜Ｓ５８を介して次段の積分器の入力ノードに接続され、第２端はスイッチＳ４１〜Ｓ４８を介して基準電圧ＶＣＯＭの供給されるノードに接続される。このとき、積分器におけるアンプの仮想接地によってアンプ入力ノードの電圧が基準電圧ＶＣＯＭであれば、キャパシタＣ１〜Ｃ８に蓄えられていた電荷は積分器の積分容量Ｃに転送される。積分容量Ｃに初期電荷がなく、Ｄ／Ａ変換器６以外から積分器への入力がない場合には、この積分器の出力電圧Ｖｏは、積分容量Ｃの容量値をＣとすると以下の式で表される。
【０１４０】
Ｖｏ＝ＶＣＯＭ−（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＋Ｑ５＋Ｑ６＋Ｑ７＋Ｑ８）／Ｃ
なお、ディザ回路２１では、ホールドモードにおいて擬似ランダム信号の値が更新される。
【０１４１】
ここで、擬似ランダム信号は、サーモメータコードすなわち‘１’の個数で値を表わしたコードであってもよいし、バイナリコードであってもよい。
【０１４２】
ＶＣＯＭ−Ｖｒｐ＝ｖｐ、ＶＣＯＭ−Ｖｒｎ＝ｖｎとする。擬似ランダム信号＝‘１０１１００１０’の場合を考える。
【０１４３】
擬似ランダム信号がサーモメータコードの場合には、Ｃｎ＝Ｃｓ（ｎ＝１〜８）すなわちキャパシタＣ１〜Ｃ８の容量値はすべてＣｓに設定される。そして、積分器の出力電圧Ｖｏは以下の式で表される。
【０１４４】
Ｖｏ＝ＶＣＯＭ−（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＋Ｑ５＋Ｑ６＋Ｑ７＋Ｑ８）／Ｃ
＝ＶＣＯＭ−（Ｃｓ×ｖｐ＋Ｃｓ×ｖｎ＋Ｃｓ×ｖｐ＋Ｃｓ×ｖｐ＋Ｃｓ×ｖｎ＋Ｃｓ×ｖｎ＋Ｃｓ×ｖｐ＋Ｃｓ×ｖｎ）／Ｃ
したがって、Ｄ／Ａ変換器６は９階調のＤ／Ａ変換器となり、容量値Ｃｓのキャパシタは合計８個必要となる。
【０１４５】
一方、擬似ランダム信号がバイナリコードの場合には、キャパシタＣ１〜Ｃ８の容量値は、Ｃｎ＝（２(n-1)）×Ｃｓ（ｎ＝１〜８）に設定される。そして、積分器の出力電圧Ｖｏは以下の式で表される。
【０１４６】
Ｖｏ＝ＶＣＯＭ−（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＋Ｑ５＋Ｑ６＋Ｑ７＋Ｑ８）／Ｃ
＝ＶＣＯＭ−（Ｃｓ×（２0）×ｖｐ＋Ｃｓ×（２1）×ｖｎ＋Ｃｓ×（２2）×ｖｐ＋Ｃｓ×（２3）×ｖｐ＋Ｃｓ×（２4）×ｖｎ＋Ｃｓ×（２5）×ｖｎ＋Ｃｓ×（２6）×ｖｐ＋Ｃｓ×（２7）×ｖｎ）／Ｃ
したがって、Ｄ／Ａ変換器６は２8階調のＤ／Ａ変換器となり、容量値Ｃｓのキャパシタは合計（２8−１）個必要となる。
【０１４７】
図１８に示すように、擬似ランダム信号生成部を別個に設けることによって異なる擬似ランダム信号を得る場合には、擬似ランダム信号はサーモメータコードおよびバイナリコードのいずれでもよく、各Ｄ／Ａ変換器間で容量値Ｃｓは同じであってもよい。
【０１４８】
図１９に示すように共通の擬似ランダム信号生成部を設ける場合には、擬似ランダム信号はサーモメータコードおよびバイナリコードのいずれでもよいが、各Ｄ／Ａ変換器間で容量値Ｃｓを異ならせることにより、各チャネルで擬似ランダム信号のレベルを異ならせる必要がある。また、擬似ランダム信号のビットシフトおよびビット拡張を行なうことによって異なるレベルの擬似ランダム信号を得る場合には、擬似ランダム信号はサーモメータコードおよびバイナリコードのいずれでもよいが、各Ｄ／Ａ変換器へ入力される擬似ランダム信号の‘１’の個数が同じであるため、サーモメータコードの場合には各Ｄ／Ａ変換器間で容量値Ｃｓを異ならせる必要がある。一方、バイナリコードの場合には、各Ｄ／Ａ変換器間で容量値Ｃｓは同じであってもよい。
【０１４９】
図２５は、ディザ信号用のＤ／Ａ変換器の構成を示す図である。図２５は、図２２に示したＤ／Ａ変換器を図２１に示すような差動型の積分器１０６に適用した構成の一例を示している。図２５では、ｎビットの擬似ランダム信号によって制御される場合のＤ／Ａ変換器を示しており、また、擬似ランダム信号の第１ビットが‘１’であり、第ｎビットが‘０’である状態を代表的に示している。
【０１５０】
図２５を参照して、Ｄ／Ａ変換器６におけるｎビット分のｎ個の回路は同じ回路構成を有している。Ｄ／Ａ変換器６におけるｎビットの回路の各々は、スイッチ部ＳＵ１１〜ＳＵ１３と、キャパシタＣｐ，Ｃｎとを含む。スイッチ部ＳＵ１１は、スイッチＳ１３１，Ｓ１３２を含む。スイッチ部ＳＵ１２は、スイッチＳ１４１，Ｓ１４２を含む。スイッチ部ＳＵ１３は、スイッチＳ１５１，Ｓ１５２を含む。
【０１５１】
スイッチＳ１３１，Ｓ１３２の各々は、第１端と、入力ノードＸすなわち差動出力オペアンプ１０６ａの非反転入力端子に接続された第２端と、入力ノードＹすなわち差動出力オペアンプ１０６ａの反転入力端子に接続された第３端とを有する。スイッチＳ１４１，Ｓ１４２の各々は、キャパシタＣｐ，Ｃｎの第１端にそれぞれ接続された第１端と、基準電圧ＶＣＯＭの供給されるノードに接続された第２端と、スイッチＳ１３１，Ｓ１３２の第１端にそれぞれ接続された第３端とを有する。スイッチＳ１５１，Ｓ１５２の各々は、キャパシタＣｐ，Ｃｎの第２端にそれぞれ接続された第１端と、基準電圧ＶＣＯＭの供給されるノードに接続された第２端と、プラス側参照電圧ｖｒｐおよびマイナス側参照電圧ｖｒｎの供給されるノードにそれぞれ接続された第３端とを有する。
【０１５２】
スイッチＳ１３１，Ｓ１３２の各々は、擬似ランダム信号生成部から受けた対応ビットの擬似ランダム信号に基づいて、第１端および第２端を接続するか、第１端および第３端を接続するかを切り替える。スイッチＳ１４１，Ｓ１４２およびＳ１５１，Ｓ１５２の各々は、システムクロックＳＣＬＫに基づいて、第１端および第２端を接続するか、第１端および第３端を接続するかを切り替える。
【０１５３】
サンプルモードすなわちシステムクロックＳＣＬＫが論理ハイレベルの場合には、キャパシタＣｐ，Ｃｎの第１端は、基準電圧ＶＣＯＭの供給されるノードにスイッチＳ１４１，Ｓ１４２を介して接続される。キャパシタＣｐ，Ｃｎの第２端は、プラス側参照電圧ｖｒｐの供給されるノードまたはマイナス側参照電圧ｖｒｎの供給されるノードにスイッチＳ１５１，Ｓ１５２を介して接続される。このとき、キャパシタＣｐ，Ｃｎに充電される電荷は、それぞれＣｐ×（ＶＣＯＭ−Ｖｒｐ），Ｃｎ×（ＶＣＯＭ−Ｖｒｎ）である。
【０１５４】
ホールドモードすなわちシステムクロックＳＣＬＫが論理ローレベルの場合には、キャパシタＣｐ，Ｃｎの第１端はスイッチＳ１４１，Ｓ１４２およびＳ１３１，Ｓ１３２を介して次段の積分器１０６の入力ノードに接続され、第２端はスイッチＳ１５１，Ｓ１５２を介して基準電圧ＶＣＯＭの供給されるノードに接続される。ここで、擬似ランダム信号によって制御されるスイッチＳ１３１，Ｓ１３２により、キャパシタＣｐ，Ｃｎの第１端がそれぞれ接続されるノードＸ，Ｙが選択される。このとき、積分器１０６における差動出力オペアンプ１０６ａの仮想接地によって入力ノードＸ，Ｙの電圧が基準電圧ＶＣＯＭとなる場合には、キャパシタＣｐ，Ｃｎに蓄えられていた電荷は積分器１０６の積分容量に転送される。積分容量Ｃ１０ｐ，Ｃ１０ｎの容量値をそれぞれＣとする。積分容量Ｃ１０ｐ，Ｃ１０ｎに初期電荷がなく、Ｄ／Ａ変換器６以外から積分器への入力がない場合には、積分器１０６の出力電圧Ｖｏｄｉｆｆは以下の式で表される。
【０１５５】
Ｖｏｄｉｆｆ＝Ｃｎ×Ｖｒｎ／Ｃ−Ｃｐ×Ｖｒｐ／Ｃ
上記は擬似ランダム信号が‘１’である場合であり、擬似ランダム信号が‘０’である場合には、積分器１０６の出力電圧Ｖｏｄｉｆｆは以下の式で表される。
【０１５６】
Ｖｏｄｉｆｆ＝Ｃｐ×Ｖｒｐ／Ｃ−Ｃｎ×Ｖｒｎ／Ｃ
このようにして、Ｄ／Ａ変換器６は、ｎビットのＤ／Ａ変換器として動作する。
【０１５７】
また、擬似ランダム信号がサーモメータコードの場合には、第１〜第ｎビットの回路間でキャパシタＣｎの容量値は同じに設定される。これは、キャパシタＣｐについても同様である。
【０１５８】
一方、擬似ランダム信号がバイナリコードの場合には、第１〜第ｎビットの回路間でキャパシタＣｎの容量値を異ならせてもよい。これは、キャパシタＣｐについても同様である。また、同一ビットの回路においては、キャパシタＣｎの容量値とキャパシタＣｐの容量値とは同じに設定される。
【０１５９】
ΔΣ型Ａ／Ｄ変換器２０１では、たとえば図２１を用いて説明したように、加算器の後段に設けられた積分器が、当該加算器の役割を果たす。
【０１６０】
たとえば、図１７に示す積分器１０６の前段の加算器１０５は、ディザ回路２１の出力信号、ゲイン段１２１の出力信号およびゲイン段１０８の出力信号の３つの信号の加算を行なう。ΔΣ型Ａ／Ｄ変換器２０１では、図２１で示すようなゲイン段１０８、ゲイン段１２１およびＤ／Ａ変換器６の各々で用いられているスイッチトキャパシタ回路の出力方式が前述のような電荷転送方式であることを利用して加算を行なう。すなわち、積分器１０６の入力ノードＸ，Ｙの電位が仮想接地によって基準電圧ＶＣＯＭとなる場合には、ゲイン段１０８、ゲイン段１２１およびＤ／Ａ変換器６が転送する電荷は積分器１０６の積分容量にそれぞれ転送され、加算される。
【０１６１】
なお、ＳＣ回路で構成されるゲイン段およびＤ／Ａ変換器等のゲインは、各ＳＣ回路のサンプリング容量と積分器の積分容量の比で決定される。
【０１６２】
図２６は、ディザ信号用のＤ／Ａ変換器の変形例の構成を概念的に示す図である。
図２６を参照して、このＤ／Ａ変換器は、電流源ＩＳ１〜ＩＳ８と、スイッチ部ＳＵ２１とを含む。スイッチ部ＳＵ２１は、スイッチＳ１６１〜Ｓ１６８を含む。
【０１６３】
スイッチＳ１６１〜Ｓ１６８は、Ｍ系列パルス発生器などで生成した擬似ランダム信号に基づいて、電流源ＩＳ１〜ＩＳ８から受けた電流を積分器へ出力するか否かを切り替える。たとえば、擬似ランダム信号のあるビットが‘１’のときに、スイッチ部ＳＵ２１における対応のスイッチがオンする。
【０１６４】
各電流源が流す電流をＩとし、各スイッチがオンする時間をｔｏｎとし、８ビットの擬似ランダム信号の‘１’の数をＮとすると、積分容量Ｃに流れ込む電荷は以下の式で表わされる。
【０１６５】
Ｑ＝Ｉ×ｔｏｎ×Ｎ
本実施の形態１では、ランダムディザの一種である擬似ランダム信号をΔΣ変調器１１に与えている。したがって、量子化器１１３の入力信号に含まれるアイドルトーンにもランダムディザが重畳されるようになる。図４，５の破線で示されるようなアイドルトーンにランダムディザが重畳されると、アイドルトーンの周期性が崩れて、周期的なノイズ信号のレベルが低減される。よって、アイドルトーンの悪影響を抑制できる。
【０１６６】
ここで、ΔΣ型Ａ／Ｄ変換器２００のような２チャネルのΔΣ変調器を考える。各チャネルのΔΣ変調器に印加されるＤＣディザによって、各ΔΣ変調器で発生するアイドルトーンは高周波領域に移動する、すなわち可聴域等の所望の帯域内から除去することが可能となる。
【０１６７】
しかしながら、高周波領域に移動した各チャネルのアイドルトーンの周波数が互いに近い場合には、各アイドルトーンは互いに干渉して低周波領域に「相互干渉によるトーン」が発生する。この「相互干渉によるトーン」の周波数は、各ΔΣ変調器において発生していたアイドルトーンの周波数の差の成分に相当する。ここで、各ΔΣ変調器を全く同じように設計しても、実際には素子のばらつき等により各ΔΣ変調器におけるアイドルトーンの周波数には差が生じる。
【０１６８】
そこで、ΔΣ型Ａ／Ｄ変換器２００では、一方のΔΣ変調器に印加するＤＣディザを大きくする。これにより、各ΔΣ変調器で発生するアイドルトーンの周波数の差が大きくなるため、相互干渉によって生じるトーンの周波数も高くなり、所望の帯域内から除去することが可能となる。
【０１６９】
また、ΔΣ型Ａ／Ｄ変換器２０１でも、各ΔΣ変調器に対して全く同じディザ信号を与えると、上述したような高周波領域に移動したアイドルトーンどうしの干渉と同様のトーンが生じる。このトーンは、可聴域における高周波領域においてもアイドルトーンが観測されなくなるようなランダムディザを用いた場合でも生じる。これは、各ΔΣ変調器の出力が周期性を持っていなくても、干渉によって生じる信号が周期性を持つためである。
【０１７０】
ΔΣ型Ａ／Ｄ変換器２００およびΔΣ型Ａ／Ｄ変換器２０１のように、各ΔΣ変調器に異なるディザを与えることで、干渉によって生じる信号の周期性を崩すことができるため、干渉によるトーンの除去が可能となる。
【０１７１】
しかしながら、ΔΣ型Ａ／Ｄ変換器２００では、アナログ入力信号の入力部である加算器１０３においてＤＣ電圧を加算している。このため、前述のように入力電圧範囲が狭くなってしまうことから、低電圧動作、小面積化、およびさらなる高性能化を図る上で問題が生じる可能性がある。
【０１７２】
これに対して、ΔΣ型Ａ／Ｄ変換器２０１では、ΔΣ変調器１１における積分器の出力段においてディザ信号を加算する。
【０１７３】
このような構成により、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０１７４】
なお、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器では、ディザ回路２１は、擬似ランダム信号のアナログ変換信号をディザ信号として生成する構成であるとしたが、これに限定するものではない。ΔΣ型Ａ／Ｄ変換器２００と同様に、ディザ回路２１Ｌおよび２１Ｒが、同じ極性であって互いに電圧レベルの異なる直流電圧をディザ信号Ｄ１およびディザ信号Ｄ２としてそれぞれ生成する構成であってもよい。さらに、ディザ信号は、方形波およびのこぎり波であってもよい。
【０１７５】
図２７は、ディザ信号としてＤＣ加算電圧を出力するＤ／Ａ変換器の構成を示す図である。
【０１７６】
図２７を参照して、このＤ／Ａ変換器６は、図２５に示すＤ／Ａ変換器６と比べて、スイッチ部ＳＵ１１を含まない構成である。
【０１７７】
ＤＣ加算電圧を出力するＤ／Ａ変換器は、図２５に示すＤ／Ａ変換器６において擬似ランダム信号が固定値の場合、すなわち擬似ランダム信号によって制御されるスイッチが存在しない場合と等価である。この場合、積分器１０６の積分容量Ｃ１０ｐ，Ｃ１０ｎに転送される電荷は常に一定となり、積分器１０６の出力電圧Ｖｏｄｉｆｆは直流電圧となる。
【０１７８】
このように、ディザ信号をＤＣ加算電圧とすることにより、擬似ランダム信号生成部等が不要となるため、ランダムディザとする場合と比べてディザ回路の簡易化および設計の容易化を図ることができる。
【０１７９】
また、図１７に示すように、ΔΣ変調器１１における３段の積分器のうち、最初の積分器１０４の出力信号にＤＣ加算電圧を重畳する構成により、ΔΣ変調器１１におけるレベル調整をより容易に行なうことができる。
【０１８０】
一方、ランダムディザを与える場合には、ＤＣディザを与える構成と比べて、ΔΣ変調器１１の動作可能な信号レベル範囲を広くすることができる。
【０１８１】
また、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器では、ＬチャネルＬｃｈおよびＲチャネルＲｃｈの２チャネルを備える構成であるとしたが、３つ以上のチャネルを備える構成であってもよい。
【０１８２】
また、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器では、ディザ回路２１Ｌおよび２１Ｒは、同じ種類のディザ信号をΔΣ変調器１１Ｌおよび１１Ｒにそれぞれ与える構成であるとしたが、これに限定するものではない。たとえば、ＬチャネルＬｃｈにはランダムディザを与え、ＲチャネルＲｃｈにはのこぎり波のディザを与えるなど、ディザ回路２１Ｌおよび２１Ｒは、異なる種類のディザ信号をΔΣ変調器１１Ｌおよび１１Ｒにそれぞれ与える構成であってもよい。異なる種類のディザ信号を用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０１８３】
また、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器では１つのΔΣ変調器１１において１箇所にディザ信号を重畳する構成であるとしたが、これに限定するものではなく、複数箇所にディザ信号を重畳する構成であってもよい。
【０１８４】
図２８は、ディザ信号として方形波またはのこぎり波を出力するＤ／Ａ変換器の構成を示す図である。
【０１８５】
図２８を参照して、このＤ／Ａ変換器６は、図２５に示すＤ／Ａ変換器６の１ビット分の回路を含む構成である。
【０１８６】
図２９は、Ｄ／Ａ変換器６に与えられる方形波を示す図である。図３０は、Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａが受ける信号を示す図である。
【０１８７】
Ｄ／Ａ変換器６におけるスイッチ部ＳＵ１１に図２９に示すような方形波が与えられる場合には、Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａの一方の入力端子に、図３０の実線に示すような波形の信号が与えられ、他方の入力端子に、図３０の破線に示すような波形の信号すなわち実線の波形の位相が１８０度ずれた信号が与えられる。
【０１８８】
図３１は、Ｄ／Ａ変換器６に与えられるのこぎり波を示す図である。図３２は、Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａが受ける信号を示す図である。
【０１８９】
Ｄ／Ａ変換器６におけるスイッチ部ＳＵ１１に図３１に示すようなのこぎり波が与えられる場合には、Ｄ／Ａ変換器６における差動出力オペアンプ１０６ａの一方の入力端子に、図３２の実線に示すような波形の信号が与えられ、他方の入力端子に、図３２の破線に示すような波形の信号が与えられる。
【０１９０】
なお、差動出力オペアンプ１０６ａに与えられる信号の周期または振幅は、各チャネル間で異なるように設定される。
【０１９１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１９２】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてディザ信号を加算する位置を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０１９３】
本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器２０２は、ΔΣ型Ａ／Ｄ変換器２０１と比べて、ΔΣ変調器１１Ｌ，１１Ｒの代わりにΔΣ変調器１２Ｌ，１２Ｒを備える。
【０１９４】
図３３はΔΣ変調器１２Ｌ，１２Ｒの構成例を示すブロック図である。図３４は、本発明の実施の形態２に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。本実施の形態２では、ΔΣ変調器１２Ｌ，１２Ｒの構成は互いに同じである。以後、ΔΣ変調器１２Ｌ，１２Ｒを総称して「ΔΣ変調器１２」と呼ぶ。
【０１９５】
図３３および図３４に示されるように、ΔΣ型Ａ／Ｄ変換器２０２では、ΔΣ変調器１２における量子化器の前段においてディザ信号を加算する。すなわち、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのΔΣ変調器１２において、ディザ回路２１は、ディザ信号Ｄを生成し、これをゲイン段１２３の出力信号に重畳する。加算器１１２は、ゲイン段１２３の出力信号と、ゲイン段１０９〜１１１の出力信号と、ディザ信号Ｄとを加算して出力する。
【０１９６】
図３５は、本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器における量子化器の前段における加算器の構成およびサンプルモードにおける動作を示す図である。図３６は、本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器における量子化器の前段における加算器の構成およびホールドモードにおける動作を示す図である。
【０１９７】
図３５および図３６を参照して、量子化器１１３は、積分器ＩＴを含む。積分器ＩＴは、差動出力オペアンプＧと、スイッチＳＡ，ＳＢと、キャパシタＣＡ，ＣＢとを含む。差動出力オペアンプＧは、キャパシタＣＡの第１端およびスイッチＳＡの第１端に接続された非反転入力端子と、キャパシタＣＢの第１端およびスイッチＳＢの第１端に接続された反転入力端子と、キャパシタＣＡの第２端およびスイッチＳＡの第２端に接続された反転出力端子と、キャパシタＣＢの第２端およびスイッチＳＢの第２端に接続された非反転出力端子とを有する。
【０１９８】
量子化器１１３の前段の加算器１１２は、量子化器１１３における積分器ＩＴの積分容量すなわちキャパシタＣＡ，ＣＢに蓄えられた電荷をリセットするスイッチＳＡ，ＳＢを設けることで実現できる。
【０１９９】
図３５に示すように、ディザ回路２１のＳＣ回路およびゲイン段１０９〜１１１，１２３のＳＣ回路がサンプルモードである期間、スイッチＳＡおよびＳＢをオンすることにより、積分容量ＣＡ，ＣＢの電荷をリセットする。
【０２００】
そして、図３６に示すように、ディザ回路２１のＳＣ回路およびゲイン段１２３のＳＣ回路がホールドモードになる直前に、スイッチＳＡおよびＳＢをオフすることにより、ディザ回路２１およびゲイン段１０９〜１１１，１２３が転送する電荷は積分器ＩＴの積分容量ＣＡ，ＣＢにそれぞれ転送され、加算される。
【０２０１】
なお、ＳＣ回路で構成されるゲイン段およびＤ／Ａ変換器等のゲインは、各ＳＣ回路のサンプリング容量と積分容量の比で決定される。
【０２０２】
その他の構成および動作は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２０３】
したがって、本発明の実施の形態２に係るΔΣ型Ａ／Ｄ変換器では、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０２０４】
また、ディザ信号がたとえば擬似ランダム信号のアナログ変換信号である場合には、ΔΣ変調器１２における３段の積分器のうち、最後の積分器１０７の出力信号に擬似ランダム信号のアナログ変換信号を重畳する構成、すなわち量子化器１１３の前段において擬似ランダム信号のアナログ変換信号を重畳する構成により、ΔΣ変調器１２におけるレベル調整をより容易に行なうことが可能となる。
【０２０５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２０６】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてディザ信号を加算する位置を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２０７】
本発明の実施の形態３に係るΔΣ型Ａ／Ｄ変換器２０３は、ΔΣ型Ａ／Ｄ変換器２０１と比べて、ΔΣ変調器１１Ｌ，１１Ｒの代わりにΔΣ変調器１３Ｌ，１３Ｒを備える。
【０２０８】
図３７はΔΣ変調器１３Ｌ，１３Ｒの構成例を示すブロック図である。図３８は、本発明の実施の形態３に係るΔΣ変調器におけるディザ信号の入力部の概略構成を示す図である。本実施の形態３では、ΔΣ変調器１３Ｌ，１３Ｒの構成は互いに同じである。以後、ΔΣ変調器１３Ｌ，１３Ｒを総称して「ΔΣ変調器１３」と呼ぶ。
【０２０９】
図３７に示されるように、ΔΣ変調器１３は、ΔΣ変調器１１と比べて、さらに、ゲイン段１２２と、加算器１１７を含む。ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのΔΣ変調器１３において、ゲイン段１２２は、積分器１０６の出力信号を、その信号レベルをｂ３倍（ｂ３は正の値）して出力する。ディザ回路２１は、ディザ信号Ｄを生成し、これをゲイン段１２２の出力信号に重畳する。加算器１１７は、ゲイン段１２２の出力信号と、ディザ信号Ｄとを加算して積分器１０７へ出力する。
【０２１０】
その他の構成および動作は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２１１】
したがって、本発明の実施の形態３に係るΔΣ型Ａ／Ｄ変換器では、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０２１２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２１３】
＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてΔΣ変調器の積分次数を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２１４】
本発明の実施の形態４に係るΔΣ型Ａ／Ｄ変換器２０４は、ΔΣ型Ａ／Ｄ変換器２０１と比べて、ΔΣ変調器１１Ｌ，１１Ｒの代わりにΔΣ変調器１４Ｌ，１４Ｒを備える。
【０２１５】
図３９はΔΣ変調器１４Ｌ，１４Ｒの構成例を示すブロック図である。
図３９に示されるように、ΔΣ変調器１４Ｌは、たとえば３次の変調器であって、加算器１５１，１５４と、２段の積分器１５２，１５５と、ゲイン段１５３，１５９，１６０と、量子化器１５８と、遅延回路１６１と、Ｄ／Ａ変換器１６２とを備えている。
【０２１６】
ゲイン段１５９は、Ｄ／Ａ変換器１６２から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢ１として出力する。
【０２１７】
加算器１５１は、アナログ入力信号ＡＩＮＬと、ゲイン段１５９から出力される反転フィードバック信号ＦＢＢ１とを加算して出力する。つまり、加算器１５１からは、アナログ入力信号ＡＩＮＬと、フィードバック信号ＦＢとの差分信号が出力される。
【０２１８】
積分器１５２は、加算器１５１で得られた差分信号を積分して出力する。ゲイン段１５３は、積分器１５２の出力信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。
【０２１９】
ゲイン段１６０は、Ｄ／Ａ変換器１６２から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ２倍（ｃ２は正の値）し、それを反転フィードバック信号ＦＢＢ２として出力する。
【０２２０】
ディザ回路２１Ｌは、ディザ信号Ｄ１を生成し、これをゲイン段１５３の出力信号に重畳する。加算器１５４は、ディザ信号Ｄ１と、ゲイン段１５３の出力信号と、ゲイン段１６０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１５４からは、ゲイン段１５３の出力信号にディザ信号Ｄ１を加算し、かつフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２２１】
積分器１５５は、加算器１５４で得られた差分信号を積分して出力する。量子化器１５８は、たとえば１ビットの量子化器であって、積分器１５５の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＬとして出力する。Ｄ／Ａ変換器１６２は、遅延回路１６１を介して受けた１ビットのディジタル信号である出力信号ＭＯＬをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【０２２２】
ΔΣ変調器１４Ｒは、たとえば３次の変調器であって、加算器１７１，１７４と、２段の積分器１７２，１７５と、ゲイン段１７３，１７９，１８０と、量子化器１７８と、遅延回路１８１と、Ｄ／Ａ変換器１８２とを備えている。
【０２２３】
ゲイン段１７９は、Ｄ／Ａ変換器１８２から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢ１として出力する。
【０２２４】
加算器１７１は、アナログ入力信号ＡＩＮＲと、ゲイン段１７９から出力される反転フィードバック信号ＦＢＢ１とを加算して出力する。つまり、加算器１７１からは、アナログ入力信号ＡＩＮＲと、フィードバック信号ＦＢとの差分信号が出力される。
【０２２５】
積分器１７２は、加算器１７１で得られた差分信号を積分して出力する。ゲイン段１７３は、積分器１７２の出力信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。
【０２２６】
ゲイン段１８０は、Ｄ／Ａ変換器１８２から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ２倍（ｃ２は正の値）し、それを反転フィードバック信号ＦＢＢ２として出力する。
【０２２７】
ディザ回路２１Ｒは、ディザ信号Ｄ２を生成し、これをゲイン段１７３の出力信号に重畳する。加算器１７４は、ディザ信号Ｄ２と、ゲイン段１７３の出力信号と、ゲイン段１８０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１７４からは、ゲイン段１７３の出力信号にディザ信号Ｄ２を加算し、かつフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２２８】
積分器１７５は、加算器１７４で得られた差分信号を積分して出力する。量子化器１７８は、たとえば１ビットの量子化器であって、積分器１７５の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＲとして出力する。Ｄ／Ａ変換器１８２は、遅延回路１８１を介して受けた１ビットのディジタル信号である出力信号ＭＯＲをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【０２２９】
その他の構成および動作は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２３０】
このように、２次のΔΣ変調器を用いる構成であっても、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０２３１】
なお、本発明の実施の形態１において述べたように、ディザ信号Ｄ１，Ｄ２はＤＣディザ、ランダムディザ、方形波およびのこぎり波のいずれであってもよいが、本発明の実施の形態４においてＤＣディザとする場合には、ΔΣ変調器１４Ｌ，１４Ｒにおける２段の積分器のうち、前段の積分器の出力信号にＤＣ加算電圧を重畳する構成により、ΔΣ変調器１４Ｌ，１４Ｒにおけるレベル調整をより容易に行なうことができる。
【０２３２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２３３】
＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてディザ信号を加算する位置を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２３４】
本発明の実施の形態５に係るΔΣ型Ａ／Ｄ変換器２０５は、ΔΣ型Ａ／Ｄ変換器２０４と比べて、ΔΣ変調器１４Ｌ，１４Ｒの代わりにΔΣ変調器１５Ｌ，１５Ｒを備える。
【０２３５】
図４０はΔΣ変調器１５Ｌ，１５Ｒの構成例を示すブロック図である。
図４０に示されるように、ΔΣ変調器１５Ｌは、ΔΣ変調器１４Ｌと比べて、さらに、ゲイン段１５６と、加算器１５７とを備えている。
【０２３６】
加算器１５４は、ゲイン段１５３の出力信号と、ゲイン段１６０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１５４からは、ゲイン段１５３の出力信号にフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２３７】
ゲイン段１５６は、積分器１５５の出力信号を、その信号レベルをｂ２倍（ｂ２は正の値）して出力する。
【０２３８】
ディザ回路２１Ｌは、ディザ信号Ｄ１を生成し、これをゲイン段１５６の出力信号に重畳する。加算器１５７は、ディザ信号Ｄ１と、ゲイン段１５６の出力信号とを加算して出力する。
【０２３９】
量子化器１５８は、たとえば１ビットの量子化器であって、加算器１５７の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＬとして出力する。
【０２４０】
ΔΣ変調器１５Ｒは、ΔΣ変調器１４Ｒと比べて、さらに、ゲイン段１７６と、加算器１７７とを備えている。
【０２４１】
加算器１７４は、ゲイン段１７３の出力信号と、ゲイン段１８０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１７４からは、ゲイン段１７３の出力信号にフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２４２】
ゲイン段１７６は、積分器１７５の出力信号を、その信号レベルをｂ２倍（ｂ２は正の値）して出力する。
【０２４３】
ディザ回路２１Ｒは、ディザ信号Ｄ２を生成し、これをゲイン段１７６の出力信号に重畳する。加算器１７７は、ディザ信号Ｄ２と、ゲイン段１７６の出力信号とを加算して出力する。
【０２４４】
量子化器１７８は、たとえば１ビットの量子化器であって、加算器１７７の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＲとして出力する。
【０２４５】
その他の構成および動作は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２４６】
したがって、本発明の実施の形態５に係るΔΣ型Ａ／Ｄ変換器では、本発明の実施の形態４に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０２４７】
なお、本発明の実施の形態１でも述べたように、ディザ信号Ｄ１，Ｄ２はＤＣディザ、ランダムディザ、方形波およびのこぎり波のいずれであってもよいが、本発明の実施の形態５においてランダムディザとする場合には、ΔΣ変調器１５Ｌ，１５Ｒにおける２段の積分器のうち、後段の積分器の出力信号にランダムディザを重畳する構成により、ΔΣ変調器１５Ｌ，１５Ｒにおけるレベル調整をより容易に行なうことができる。
【０２４８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２４９】
＜第６の実施の形態＞
本実施の形態は、第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてディザ信号を加算する位置を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２５０】
本発明の実施の形態６に係るΔΣ型Ａ／Ｄ変換器２０６は、ΔΣ型Ａ／Ｄ変換器２０４と比べて、ΔΣ変調器１４Ｌ，１４Ｒの代わりにΔΣ変調器１６Ｌ，１６Ｒを備える。
【０２５１】
図４１はΔΣ変調器１６Ｌ，１６Ｒの構成例を示すブロック図である。
図４１に示されるように、ΔΣ変調器１６Ｌの構成はΔΣ変調器１４Ｌと同様である。ΔΣ変調器１６Ｒは、ΔΣ変調器１４Ｒと比べて、さらに、ゲイン段１７６と、加算器１７７とを備えている。
【０２５２】
加算器１７４は、ゲイン段１７３の出力信号と、ゲイン段１８０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１７４からは、ゲイン段１７３の出力信号にフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２５３】
ゲイン段１７６は、積分器１７５の出力信号を、その信号レベルをｂ２倍（ｂ２は正の値）して出力する。
【０２５４】
ディザ回路２１Ｒは、ディザ信号Ｄ２を生成し、これをゲイン段１７６の出力信号に重畳する。加算器１７７は、ディザ信号Ｄ２と、ゲイン段１７６の出力信号とを加算して出力する。
【０２５５】
量子化器１７８は、たとえば１ビットの量子化器であって、加算器１７７の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＲとして出力する。
【０２５６】
その他の構成および動作は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２５７】
本発明の実施の形態６に係るΔΣ型Ａ／Ｄ変換器のように、各チャネルでディザ信号を重畳する位置が異なる場合でも、本発明の実施の形態４に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０２５８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２５９】
＜第７の実施の形態＞
本実施の形態は、第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べて入力部にＤＣディザ信号を加算する構成としたΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２６０】
本発明の実施の形態７に係るΔΣ型Ａ／Ｄ変換器２０７は、ΔΣ型Ａ／Ｄ変換器２０４と比べて、ディザ回路２１Ｒを備えず、ディザ回路２２をさらに備え、ΔΣ変調器１４Ｌ，１４Ｒの代わりにΔΣ変調器１７Ｌ，１７Ｒを備える。
【０２６１】
ΔΣ型Ａ／Ｄ変換器２０７において、ディザ信号Ｄ１は、ＤＣ加算電圧ではなく、擬似ランダム信号のアナログ変換信号等のランダムディザ信号である。
【０２６２】
図４２はΔΣ変調器１７Ｌ，１７Ｒの構成例を示すブロック図である。
図４２に示されるように、ディザ回路２２は、ＤＣ加算電圧であるディザ信号ＤＤを生成し、これをアナログ入力信号ＡＩＮＬおよびＡＩＮＲに重畳する。
【０２６３】
ΔΣ変調器１７Ｌにおいて、加算器１５１は、アナログ入力信号ＡＩＮＬと、ゲイン段１５９から出力される反転フィードバック信号ＦＢＢ１と、ディザ信号ＤＤとを加算して出力する。つまり、加算器１５１からは、アナログ入力信号ＡＩＮＬにディザ信号ＤＤを加算し、かつフィードバック信号ＦＢＢ１を減算した結果を示す信号が出力される。
【０２６４】
ΔΣ変調器１７Ｒにおいて、加算器１７１は、アナログ入力信号ＡＩＮＲと、ゲイン段１７９から出力される反転フィードバック信号ＦＢＢ１と、ディザ信号ＤＤとを加算して出力する。つまり、加算器１７１からは、アナログ入力信号ＡＩＮＲにディザ信号ＤＤを加算し、かつフィードバック信号ＦＢＢ１を減算した結果を示す信号が出力される。
【０２６５】
加算器１７４は、ゲイン段１７３の出力信号と、ゲイン段１８０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１７４からは、ゲイン段１７３の出力信号にフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２６６】
ΔΣ型Ａ／Ｄ変換器２０７では、各チャネルにおけるアイドルトーンはアナログ信号の入力部に与えるＤＣディザ信号ＤＤによって高周波領域に移動する。このＤＣディザ信号を与えるだけの構成では、各チャネルのアイドルトーンの周波数が近いため、相互干渉により発生するトーンの周波数が比較的低くなることから、可聴域等の所望の帯域の低域側にトーンが発生してしまう。
【０２６７】
しかしながら、ΔΣ型Ａ／Ｄ変換器２０７では、一方のチャネルにのみランダムディザ信号をさらに与える。これにより、相互干渉により発生するトーンを所望の帯域内から除去することが可能となる。
【０２６８】
また、ΔΣ型Ａ／Ｄ変換器２０７では、各チャネルにおけるアナログ信号の入力部にＤＣディザ信号ＤＤを与えることによりアイドルトーンを除去できるため、ランダムディザ信号を両チャネルに与える必要はないことから、たとえばディザ回路２１Ｒを備えない構成とすることができる。
【０２６９】
さらに、ΔΣ型Ａ／Ｄ変換器２０７では、ΔΣ型Ａ／Ｄ変換器２０４等と同様にΔΣ変調器における積分器の出力段（量子化器の前段であってもよい）においてランダムディザ信号を与える。また、各チャネルに共通のＤＣディザ信号ＤＤを与えているので、ＤＣ加算電圧のレベルが各チャネルで同じである。したがって、ΔΣ型Ａ／Ｄ変換器の入力電圧範囲が狭くなることを防ぐことができる。
【０２７０】
その他の構成および動作は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２７１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２７２】
＜第８の実施の形態＞
本実施の形態は、第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べて入力部にＤＣディザ信号を加算する構成としたΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２７３】
本発明の実施の形態８に係るΔΣ型Ａ／Ｄ変換器２０８は、ΔΣ型Ａ／Ｄ変換器２０４と比べて、ディザ回路２１Ｌを備えず、ディザ回路２２をさらに備え、ΔΣ変調器１４Ｌ，１４Ｒの代わりにΔΣ変調器１８Ｌ，１８Ｒを備える。
【０２７４】
ΔΣ型Ａ／Ｄ変換器２０８において、ディザ信号Ｄ２は、ＤＣ加算電圧ではなく、擬似ランダム信号のアナログ変換信号等のランダムディザ信号である。
【０２７５】
図４３はΔΣ変調器１８Ｌ，１８Ｒの構成例を示すブロック図である。
図４３に示されるように、ディザ回路２２は、ＤＣ加算電圧であるディザ信号ＤＤを生成し、これをアナログ入力信号ＡＩＮＬに重畳する。
【０２７６】
ΔΣ変調器１８Ｌにおいて、加算器１５１は、アナログ入力信号ＡＩＮＬと、ゲイン段１５９から出力される反転フィードバック信号ＦＢＢ１と、ディザ信号ＤＤとを加算して出力する。つまり、加算器１５１からは、アナログ入力信号ＡＩＮＬにディザ信号ＤＤを加算し、かつフィードバック信号ＦＢＢ１を減算した結果を示す信号が出力される。
【０２７７】
加算器１５４は、ゲイン段１５３の出力信号と、ゲイン段１６０から出力される反転フィードバック信号ＦＢＢ２とを加算して出力する。つまり、加算器１５４からは、ゲイン段１５３の出力信号にフィードバック信号ＦＢを減算した結果を示す信号が出力される。
【０２７８】
また、ΔΣ変調器１８Ｒの構成はΔΣ変調器１４Ｒと同様である。なお、ΔΣ変調器１８Ｒにおける量子化器の前段においてランダムディザ信号Ｄ２を与える構成であってもよい。
【０２７９】
ΔΣ型Ａ／Ｄ変換器２０８では、ＬチャネルＬｃｈにおけるアイドルトーンはアナログ信号ＡＩＮＬの入力部に与えるＤＣディザ信号ＤＤによって高周波領域に移動する。また、ＲチャネルＲｃｈにおけるアイドルトーンはΔΣ変調器１８Ｒにおける積分器の出力段または量子化器の前段において与えるランダムディザ信号によって高周波領域に移動する。
【０２８０】
そして、ＬチャネルＬｃｈに与えるディザ信号およびＲチャネルＲｃｈに与えるディザ信号が異なることにより、相互干渉により発生するトーンを所望の帯域内から除去することが可能となる。
【０２８１】
また、ＬチャネルＬｃｈにおけるアナログ信号ＡＩＮＬの入力部にＤＣディザ信号ＤＤを与えることによりアイドルトーンを除去できるため、ランダムディザ信号をＬチャネルＬｃｈに与える必要はないことから、ディザ回路２１Ｌを備えない構成とすることができる。
【０２８２】
さらに、ΔΣ型Ａ／Ｄ変換器２０８では、ΔΣ型Ａ／Ｄ変換器２０４等と同様にΔΣ変調器における積分器の出力段または量子化器の前段においてランダムディザ信号を与える。また、ＤＣ加算電圧をＬチャネルＬｃｈにのみ与える。したがって、ΔΣ型Ａ／Ｄ変換器の入力電圧範囲が狭くなることを防ぐことができる。
【０２８３】
その他の構成および動作は第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０２８４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２８５】
＜第９の実施の形態＞
本実施の形態は、第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と比べてΔΣ変調器の積分次数を変更したΔΣ型Ａ／Ｄ変換器に関する。以下で説明する内容以外は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様である。
【０２８６】
本発明の実施の形態９に係るΔΣ型Ａ／Ｄ変換器２０９は、ΔΣ型Ａ／Ｄ変換器２０１と比べて、ΔΣ変調器１１Ｌ，１１Ｒの代わりにΔΣ変調器１９Ｌ，１９Ｒを備える。
【０２８７】
図４４はΔΣ変調器１９Ｌ，１９Ｒの構成例を示すブロック図である。
図４４に示されるように、ΔΣ変調器１９Ｌは、たとえば１次の変調器であって、加算器５１，５４と、積分器５２と、ゲイン段５３，５７と、量子化器５５と、Ｄ／Ａ変換器５６とを備えている。
【０２８８】
ゲイン段５７は、Ｄ／Ａ変換器５６から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢとして出力する。
【０２８９】
加算器５１は、アナログ入力信号ＡＩＮＬと、ゲイン段５７から出力される反転フィードバック信号ＦＢＢとを加算して出力する。つまり、加算器５１からは、アナログ入力信号ＡＩＮＬと、フィードバック信号ＦＢとの差分信号が出力される。
【０２９０】
積分器５２は、加算器５１で得られた差分信号を積分して出力する。ゲイン段５３は、積分器５２の出力信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。
【０２９１】
ディザ回路２１Ｌは、ディザ信号Ｄ１を生成し、これをゲイン段５３の出力信号に重畳する。加算器５４は、ディザ信号Ｄ１と、ゲイン段５３の出力信号とを加算して出力する。つまり、加算器５４からは、ゲイン段５３の出力信号にディザ信号Ｄ１を加算した結果を示す信号が出力される。
【０２９２】
量子化器５５は、たとえば１ビットの量子化器であって、加算器５４の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＬとして出力する。Ｄ／Ａ変換器５６は、１ビットのディジタル信号である出力信号ＭＯＬをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【０２９３】
ΔΣ変調器１９Ｒは、たとえば１次の変調器であって、加算器６１，６４と、積分器６２と、ゲイン段６３，６７と、量子化器６５と、Ｄ／Ａ変換器６６とを備えている。
【０２９４】
ゲイン段６７は、Ｄ／Ａ変換器６６から受けたフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢとして出力する。
【０２９５】
加算器６１は、アナログ入力信号ＡＩＮＲと、ゲイン段６７から出力される反転フィードバック信号ＦＢＢとを加算して出力する。つまり、加算器６１からは、アナログ入力信号ＡＩＮＲと、フィードバック信号ＦＢとの差分信号が出力される。
【０２９６】
積分器６２は、加算器６１で得られた差分信号を積分して出力する。ゲイン段６３は、積分器６２の出力信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。
【０２９７】
ディザ回路２１Ｒは、ディザ信号Ｄ２を生成し、これをゲイン段６３の出力信号に重畳する。加算器６４は、ディザ信号Ｄ２と、ゲイン段６３の出力信号とを加算して出力する。つまり、加算器６４からは、ゲイン段６３の出力信号にディザ信号Ｄ２を加算した結果を示す信号が出力される。
【０２９８】
量子化器６５は、たとえば１ビットの量子化器であって、加算器６４の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯＲとして出力する。Ｄ／Ａ変換器６６は、１ビットのディジタル信号である出力信号ＭＯＲをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【０２９９】
その他の構成および動作は第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器と同様であるため、ここでは詳細な説明を繰り返さない。
【０３００】
このように、１次のΔΣ変調器を用いる構成であっても、本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器と同様に、アイドルトーンの除去が可能となるとともに、入力部にはディザ信号が加算されないため、入力電圧範囲が狭まることを防ぐことができる。また、各チャネル間で相関のない擬似ランダム信号をディザ信号として用いることにより、チャネル間相互干渉によるトーンの抑制が可能となる。
【０３０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０３０２】
２  ディジタル回路、２ａ  デシメーションフィルタ、５，５Ｌ，５Ｒ  擬似ランダム信号生成部、１１Ｌ〜１９Ｌ，１１Ｒ〜１９Ｒ  ΔΣ変調器、２１，２１Ｌ，２１Ｒ，２２，１１５，１１５Ｌ，１１５Ｒ  ディザ回路、５１，５４，１０３，１１２，１１７，１５１，１５４，１５７，１７１，１７４，１７７  加算器、５２，６２，１０４，１０６，１０７，１５２，１５５，１７２，１７５，ＩＴ  積分器、５５，６５，１１３，１１３，１５８，１７８  量子化器、６１，６４，１０５，１１２  加算器、１０６ａ  差動出力オペアンプ、５３，５７，６３，６７，１０１，１０２，１０８〜１１１，１２１〜１２３，１５３，１５６，１５９，１６０，１７３，１７６，１７９，１８０  ゲイン段、１２０，１３１  積分回路、１６１，１８１  遅延回路、５６，６６，６Ｌ，６Ｒ，１１６，１６２，１８２  Ｄ／Ａ変換器、２００〜２０９  ΔΣ型Ａ／Ｄ変換器、Ｃ  積分容量、Ｃ１，Ｃ１０ｎ，Ｃ１０ｐ  ホールドキャパシタ、ＣＡ，ＣＢ，Ｃｐ，Ｃｎ，Ｃ１ｎ，Ｃ１ｐ，Ｃ１１ｎ，Ｃ１１ｐ，Ｃ１５ｎ，Ｃ１５ｐ，Ｃ２ｎ，Ｃ２ｐ，Ｃ３ｎ，Ｃ３ｐ，Ｃ４ｐ，Ｃ４ｎ，Ｃ５ｐ，Ｃ５ｎ  キャパシタ、ＩＳ１  電流源、Ｌｃｈ，Ｒｃｈ  チャネル、Ｓ１ｎ，Ｓ４ｎ，Ｓ１ｐ，Ｓ４ｐ，Ｓ５ｎ，Ｓ７ｎ，Ｓ５ｐ，Ｓ７ｐ，Ｓ１０ｎ，Ｓ１２ｎ，Ｓ１４ｎ，Ｓ２ｎ，Ｓ３ｎ，Ｓ２ｐ，Ｓ３ｐ，Ｓ６ｎ，Ｓ６ｐ，Ｓ８ｎ，Ｓ８ｐ，Ｓ９ｎ，Ｓ９ｐ，Ｓ１０ｐ，Ｓ１２ｐ，Ｓ１４ｐ，Ｓ１１ｎ，Ｓ１３ｎ，Ｓ１１ｐ，Ｓ１３ｐ，Ｓ１５ｎ，Ｓ１８ｎ，Ｓ１５ｐ，Ｓ１８ｐ，Ｓ１６ｎ，Ｓ１７ｎ，Ｓ１６ｐ，Ｓ１７ｐ  スイッチ素子、ＳＡ，ＳＢ，Ｓ３１，Ｓ３８，Ｓ４１，Ｓ５１，Ｓ１３１，Ｓ１３２，Ｓ１４１，Ｓ１４２，Ｓ１５１，Ｓ１５２，Ｓ１６１  スイッチ、ＳＵ１，ＳＵ２，ＳＵ３，ＳＵ１１，ＳＵ１２，ＳＵ１３，ＳＵ２１  スイッチ部。
【図１】
2011097241.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011097241.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2011097241.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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