(57)【要約】【課題】故障検出率を向上することができる表示装置を提供することである。【解決手段】本発明にかかる表示装置は、基準信号２９と、遅延設定信号４１に基づき生成された競合信号２０と、を生成する遅延生成回路２と、基準信号２９と競合信号２０の入力順序を判定する入力順序判定回路３と、入力順序判定回路３の判定結果に基づき遅延設定信号４１を生成する遅延設定回路４と、ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路と、を備える。そして、基準信号２９と競合信号２０を用いて内部同期制御回路の動作テストを行なう。【選択図】図１
2011013604.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と、遅延設定信号に基づき生成された競合信号と、を生成する遅延生成回路と、
前記基準信号と前記競合信号の入力順序を判定する入力順序判定回路と、
前記入力順序判定回路の判定結果に基づき前記遅延設定信号を生成する遅延設定回路と、
ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路と、を備え、
前記基準信号と前記競合信号を用いて前記内部同期制御回路の動作テストを行なう、表示装置。
【請求項２】
前記基準信号の立ち上がりのタイミングが前記競合信号の立ち上がりのタイミングよりも早い場合は、前記競合信号の立ち上がりのタイミングが早くなるような前記遅延設定信号を生成する、請求項１に記載の表示装置。
【請求項３】
前記基準信号の立ち上がりのタイミングが前記競合信号の立ち上がりのタイミングよりも遅い場合は、前記競合信号の立ち上がりのタイミングが遅くなるような前記遅延設定信号を生成する、請求項１に記載の表示装置。
【請求項４】
前記競合信号の立ち上がりのタイミングが最も遅い立ち上がりのタイミングから徐々に早くなるように前記遅延設定信号を生成する、請求項１に記載の表示装置。
【請求項５】
前記競合信号の立ち上がりのタイミングが最も早い立ち上がりのタイミングから徐々に遅くなるように前記遅延設定信号を生成する、請求項１に記載の表示装置。
【請求項６】
前記基準信号と前記競合信号の入力順序が切り替わるタイミングで前記内部同期制御回路の動作テストを終了する、請求項４または５に記載の表示装置。
【請求項７】
前記遅延生成回路は遅延素子群と多入力セレクタとを有し、前記遅延設定信号に基づき前記多入力セレクタが前記遅延素子群の出力のいずれか１つを選択することで、前記競合信号を生成する、請求項１乃至６のいずれか一項に記載の表示装置。
【請求項８】
ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路を有する表示装置の動作テスト方法であって、
基準信号と、遅延設定信号に基づき生成された競合信号と、を生成し、
前記基準信号と前記競合信号の入力順序を判定し、
前記入力順序の判定結果に基づき前記遅延設定信号を生成し、
前記基準信号と前記競合信号を用いて前記内部同期制御回路の動作テストを行なう、表示装置の動作テスト方法。
【請求項９】
前記基準信号の立ち上がりのタイミングが前記競合信号の立ち上がりのタイミングよりも早い場合は、前記競合信号の立ち上がりのタイミングを早くする、請求項８に記載の表示装置の動作テスト方法。
【請求項１０】
前記基準信号の立ち上がりのタイミングが前記競合信号の立ち上がりのタイミングよりも遅い場合は、前記競合信号の立ち上がりのタイミングを遅くする、請求項８に記載の表示装置の動作テスト方法。
【請求項１１】
前記競合信号の立ち上がりのタイミングが最も遅い立ち上がりのタイミングから徐々に早くなるように前記遅延設定信号を生成する、請求項８に記載の表示装置の動作テスト方法。
【請求項１２】
前記競合信号の立ち上がりのタイミングが最も早い立ち上がりのタイミングから徐々に遅くなるように前記遅延設定信号を生成する、請求項８に記載の表示装置の動作テスト方法。
【請求項１３】
前記基準信号と前記競合信号の入力順序が切り替わるタイミングで前記内部同期制御回路の動作テストを終了する、請求項１１または１２に記載の表示装置の動作テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及び表示装置のテスト方法に関し、特に内部同期制御回路をテストする回路を有する表示装置及び表示装置のテスト方法に関する。
【背景技術】
【０００２】
近年、表示装置は、画像サイズの拡大や画質の向上による転送データ量の増加、動画表示への対応による動作速度の高速化等により、制御装置（以下、ＣＰＵともいう）側の負荷が増大してきた。
【０００３】
図７は、特許文献１に開示されている表示制御半導体集積回路を用いた表示装置を示す図である。図７に示すように、表示制御半導体集積回路１０１は、表示装置のＣＰＵ１０２と表示パネル１０３との間の表示データの転送制御に用いられる。表示制御半導体集積回路１０１は、内部に具備された内部同期制御回路１０５を用いてライト／リードと表示リードとの同期をとりつつ、内蔵のシングルポートＲＡＭ１０４を介して、表示データの転送制御を行う。
【０００４】
図８は、図７の表示制御半導体集積回路に具備される内部同期制御回路を示すブロック図である。図８に示す内部同期制御回路は、制御部１１０と、表示リード信号発生回路部１３０と、判定フラグ信号発生回路部１４０と、２個のＯＲ回路１５０（１）、（２）とを具備している。制御部１１０は、リセット信号入力端ＲＥＳ、ライト／リード信号入力端ＷＥバー／ＲＥバー、表示リード信号入力端ＤＲＥバー、判定フラグ信号入力端ＦＬＡＧ、イネーブル信号出力端ＥＮ、表示リード信号出力端ＬＡＣバー、ＬＡＣ１バー、ＬＡＣ２バーを有する。表示リード信号発生回路部１３０は、リセット信号入力端ＲＥＳ、表示リード信号入力端ＬＡＣ１バー、ＬＡＣ２バー、表示リード信号出力端ＬＢＥ、トリガ信号出力端ＴＲＩＧを有する。判定フラグ信号発生回路部１４０は、リセット信号入力端ＲＥＳ、表示リード信号入力端ＬＢＥ、トリガ信号出力端ＴＲＩＧ、判定フラグ信号出力端ＦＬＡＧを有する。
【０００５】
図８に示す内部同期制御回路において、リセット信号ＲＥＳはＯＲ回路１５０（１）の一方の入力に供給される。また、ライト／リード信号ＷＥバー／ＲＥバーは制御部１１０のライト／リード信号入力端ＷＥバー／ＲＥバー、および内部同期制御回路１０５のライト／リード信号出力端ＷＥバー／ＲＥバーにそれぞれ供給される。表示リード信号ＤＲＥバーは制御部１１０の表示リード信号入力端ＤＲＥバーに供給されると共に、ＯＲ回路１５０（１）の他方の入力に供給される。ＯＲ回路１５０（１）の出力は制御部１１０および判定フラグ信号発生回路部１４０のそれぞれのリセット信号入力端ＲＥＳに供給されると共に、ＯＲ回路１５０（２）の一方の入力に供給される。ＯＲ回路１５０（２）の出力は表示リード信号発生回路部１３０のリセット信号入力端ＲＥＳに供給される。
【０００６】
制御部１１０からの出力信号は、他の内部回路に次のように供給される。イネーブル信号ＥＮはＯＲ回路１５０（２）の他方の入力に供給される。表示リード信号ＬＡＣ１バー、ＬＡＣ２バーは表示リード信号発生回路部１３０の表示リード信号入力端ＬＡＣ１バー、ＬＡＣ２バーにそれぞれ供給される。表示リード信号ＬＡＣバーは内部同期制御回路１０５の表示リード信号出力端ＬＡＣバーに供給される。
【０００７】
表示リード信号発生回路部１３０からの出力信号は、他の内部回路に次のように供給される。表示リード信号ＬＢＥは内部同期制御回路１０５の表示リード信号出力端ＬＢＥに供給されると共に、判定フラグ信号発生回路部１４０の表示リード信号入力端ＬＢＥに供給される。トリガ信号ＴＲＩＧは判定フラグ信号発生回路部１４０のトリガ信号入力端ＴＲＩＧに供給される。判定フラグ信号発生回路部１４０からの出力信号である判定フラグ信号ＦＬＡＧは、制御部１１０の判定フラグ信号入力端ＦＬＡＧに供給される。
【０００８】
制御部１１０は、図９に示すように、３個のＡＮＤ回路１１１（１）〜（３）と、５個のＯＲ回路１１２（１）〜（５）と１０個のＮＯＴ回路１１３（１）〜（１０）と、３個のＤフリップフロップ１１４（１）〜（３）と、１個の第１ディレイ回路１１５と、１個の第２ディレイ回路１１６と、２個の第３ディレイ回路１１７（１）、（２）と、１個のスイッチ回路１１８とを有している。
【０００９】
そして、上記構成のうち、ＡＮＤ回路１１１（１）、ＮＯＴ回路１１３（１）および第２ディレイ回路１１６を用いて、ＡＮＤ回路１１１（１）の一方の入力がＮＯＴ回路１１３（１）と第２ディレイ回路１１６を介して他方の入力に接続されて、入力の立ち上がりエッジで正のワンショットパルスを出力する第１ショット回路１１９を構成している。
【００１０】
また、ＯＲ回路１１２（１）、（２）、ＮＯＴ回路１１３（２）、（３）および第３ディレイ回路１１７（１）、（２）を用いて、ＯＲ回路１１２（１）、（２）の一方の入力がＮＯＴ回路１１３（２）、（３）と第３ディレイ回路１１７（１）、（２）を介して他方の入力に接続されて、入力の立ち上がりエッジで負のワンショットパルスを出力する第２ショット回路１２０（１）、（２）を構成している。
【００１１】
制御部１１０の各入力端は、ライト／リード信号入力端ＷＥバー／ＲＥバーがＡＮＤ回路１１１（２）の２入力に接続され、判定フラグ信号入力端ＦＬＡＧがＤフリップフロップ１１４（１）のデータ入力Ｄに接続され、リセット信号入力端ＲＥＳがＤフリップフロップ１１４（１）のリセット入力Ｒに接続され、表示リード信号入力端ＤＲＥバーがＤフリップフロップ１１４（２）のリセット入力Ｒと第１ディレイ回路１１５の入力と第１ショット回路１１９の入力とに接続されている。
【００１２】
ＡＮＤ回路１１１（２）の出力は、Ｄフリップフロップ１１４（１）およびＤフリップフロップ１１４（２）のクロック入力と、ＮＯＴ回路１１３（４）を介してＤフリップフロップ１１４（３）のデータ入力Ｄと、ＮＯＴ回路１１３（５）を介してイネーブル信号出力端ＥＮおよびＯＲ回路１１２（３）、（４）、（５）の一方の入力とに接続されている。
【００１３】
Ｄフリップフロップ１１４（１）の出力Ｑは、ＮＯＴ回路１１３（６）を介して第２ショット回路１２０（２）の入力に接続されている。Ｄフリップフロップ１１４（２）の出力Ｑは、ＮＯＴ回路１１３（７）を介してスイッチ回路１１８の入力ＩＮ２に接続されている。第１ディレイ回路１１５の出力は、ＮＯＴ回路１１３（８）を介してＤフリップフロップ１１４（２）のデータ入力ＤおよびＤフリップフロップ１１４（３）のクロック入力、さらにＮＯＴ回路１１３（９）を介してスイッチ回路１１８の入力ＩＮ１に接続されている。
【００１４】
第１ショット回路１１９の出力は、Ｄフリップフロップ１１４（３）のリセット入力Ｒに接続されている。Ｄフリップフロップ１１４（３）の出力Ｑはスイッチ回路１１８の入力ＳＥＬに接続されている。スイッチ回路１１８の出力は、ＮＯＴ回路１１３（１０）を介して第２ショット回路１２０（１）の入力に接続されている。第２ショット回路１２０（１）、（２）の出力は、ＡＮＤ回路１１１（３）の２入力及びＯＲ回路１１２（３）、（４）の他方の入力に接続されている。ＡＮＤ回路１１１（３）の出力は、ＯＲ回路１１２（５）の他方の入力に接続されている。ＯＲ回路１１２（３）、（４）、（５）の出力は、表示リード信号出力端ＬＡＣ１バー、ＬＡＣ２バー、ＬＡＣバーにそれぞれ接続されている。
【００１５】
出力信号ＥＮは、ＣＰＵ１０２から転送されるライト／リード信号ＷＥバー／ＲＥバーの入力によりライト／リード命令の有無を認識するための信号として生成され、同時に後述するＬＡＣバー、ＬＡＣ１バー、ＬＡＣ２バーの各出力イネーブルとして機能する。出力信号ＬＡＣ１バーは、ライト／リードと表示リードとが非競合であった場合に表示リード命令を出力するための表示リード信号として生成される。出力信号ＬＡＣ２バーは、ライト／リードと表示リードとが競合した場合に再表示リード命令を出力するための表示リード信号として生成され、判定フラグ信号ＦＬＡＧをフィードバックさせている。出力信号ＬＡＣバーは、出力信号ＬＡＣ１バー及びＬＡＣ２バーよりＣＰＵ１０２からのライト／リード解除を認識するための表示リード信号として生成される。また、入力信号ＲＥＳは、システムリセット機能を有する。
【００１６】
表示リード信号発生回路部１３０は、図１０に示すように、２個のＡＮＤ回路１３１（１）、（２）と、４個のＯＲ回路１３２（１）〜（４）と、６個のＮＯＴ回路１３３（１）〜（６）と、２個のＤフリップフロップ１３４（１）、（２）と、２個の第４ディレイ回路１３５（１）、（２）と、２個の第５ディレイ回路１３６（１）、（２）と、２個の第６ディレイ回路１３７（１）、（２）とを有している。
【００１７】
そして、上記構成のうち、ＯＲ回路１３２（１）、（２）、ＮＯＴ回路１３３（３）、（４）および第５ディレイ回路１３６（１）、（２）を用いて、ＯＲ回路１３２（１）、（２）の一方の入力がＮＯＴ回路１３３（３）、（４）と第５ディレイ回路１３６（１）、（２）を介して他方の入力に接続されて、入力の立ち上がりエッジで負のワンショットパルスを出力する第３ショット回路１３８（１）、（２）を構成している。
【００１８】
また、ＡＮＤ回路１３１（１）、（２）、ＮＯＴ回路１３３（５）、（６）および第６ディレイ回路１３７（１）、（２）を用いて、ＡＮＤ回路１３１（１）、（２）の一方の入力がＮＯＴ回路１３３（５）、（６）と第６ディレイ回路１３７（１）、（２）を介して他方の入力に接続されて、入力の立ち上がりエッジで正のワンショットパルスを第４ショット回路１３９（１）、（２）を構成している。
【００１９】
表示リード信号発生回路部１３０の各入力端は、リセット信号入力端ＲＥＳがＤフリップフロップ１３４（１）、（２）のそれぞれのリセット入力Ｒに接続され、表示リード信号入力端ＬＡＣ１バー、ＬＡＣ２バーがＮＯＴ回路１３３（１）、（２）を介してＤフリップフロップ１３４（１）、（２）のそれぞれのデータ入力Ｄに接続されるとともに、第４ディレイ回路１３５（１）、（２）および第３ショット回路１３８（１）、（２）を介してＤフリップフロップ１３４（１）、（２）のクロック入力Ｃにそれぞれ接続されている。Ｄフリップフロップ１３４（１）、（２）の出力Ｑは、第４ショット回路１３９（１）、（２）を介してＯＲ回路１３２（３）の２入力に接続され、ＯＲ回路１３２（３）の出力が表示リード信号出力端ＬＢＥに接続されている。また、ＯＲ回路１３２（１）、（２）の他方の入力がＯＲ回路１３２（４）の２入力に接続され、ＯＲ回路１３２（４）の出力がトリガ信号出力端ＴＲＩＧに接続されている。
【００２０】
出力信号ＬＢＥは、制御部１１０からの入力信号ＬＡＣ１バー、ＬＡＣ２バーによって競合、非競合時に必要なタイミングかつ必要なパルス幅の表示リード命令を出力するための表示リード信号として生成される。前記必要なタイミングは第４ディレイ回路１３５（１）、（２）で、必要なパルス幅は第６ディレイ回路１３７（１）、（２）で調整するものである。また出力信号ＴＲＩＧは、表示リード信号ＬＢＥがＲＡＭ１０４から表示データを読み出すのに十分必要なパルス幅があるかどうかを判定するためのトリガ信号として生成される。入力信号ＲＥＳはシステムリセット機能を有する。
【００２１】
判定フラグ信号発生回路部１４０は、図１１に示すように、３個のＮＯＴ回路１４１（１）〜（３）と、１個のＤフリップフロップ１４２と、１個の第７ディレイ回路１４３とを有している。判定フラグ信号発生回路部１４０の各入力端は、リセット信号入力端ＲＥＳがＤフリップフロップ１４２のリセット入力Ｒに接続され、表示リード信号入力端ＬＢＥがＮＯＴ回路１４１（１）を介してＤフリップフロップ１４２のデータ入力Ｄに接続され、トリガ信号入力端ＴＲＩＧがＮＯＴ回路１４１（２）、（３）および第７ディレイ回路１４３を介してＤフリップフロップ１４２のクロック入力Cに接続されている。Ｄフリップフロップ１４２の出力Ｑは、判定フラグ信号出力端ＦＬＡＧに接続されている。
【００２２】
出力信号ＦＬＡＧは、表示リード信号発生回路部１３０からの表示リード信号ＬＢＥ及びトリガ信号ＴＲＩＧにより、表示リード信号ＬＢＥの"ハイ"パルス幅がＲＡＭ１０４からデータを読み出すのに必要な時間を有するかどうかを判定するため、第７ディレイ回路１４３と時間比較を行い、例えば表示リード信号ＬＢＥのパルス幅が第７ディレイ回路１４３の遅延時間より短ければ、信号レベルを"ハイ"レベルにして、制御部１１０にＲＡＭ１０４からの表示データ読み出しエラー判定を伝達するための判定フラグ信号として生成される。入力信号ＲＥＳはシステムリセット機能を有する。
【００２３】
非競合の場合、図１２の（ａ）に示すように、ライト信号は"ハイ"レベルの時刻ｔ１からｔ２の期間に表示リード命令の競合がなく、ライト命令の競合がない時刻ｔ２から次のライト信号が"ハイ"レベルに立上る時刻ｔ３の期間に、表示リード信号の"ハイ"レベルの期間があるので、この期間にそのまま表示データがＲＡＭ１０４から表示リードされる。
【００２４】
図１２の（ｂ）に示すように、ライト信号が"ハイ"レベルの時刻ｔ１からｔ２の期間に表示リード信号が"ハイ"レベルに立上って表示リード命令の競合があると、ライト命令の競合がない時刻ｔ２から次のライト信号が"ハイ"レベルに立上る時刻ｔ３の期間に、表示リード信号の"ハイ"レベル期間を遅延させ、この期間に表示データがＲＡＭ１０４から表示リードされる。
【００２５】
図１２の（ｃ）に示すように、表示リード信号が"ハイ"レベルに立ち上がって表示リード途中の時刻ｔ１に、ライト信号が"ハイ"レベルに立ち上がってライト命令の競合があると、その時点で表示リードを中止させ、そして、その時点で表示リードが終了しているのか未了であるのかを判断し、未了であれば、判定フラグを立て、ライト命令の競合がなくなる時刻ｔ２に再び表示リード信号が"ハイ"レベルに立ち上がって表示データがＲＡＭ１０４から表示リードされる。
【００２６】
このように、特許文献１にかかる表示制御半導体集積回路では、ＣＰＵからのライト／リード命令を表示リード命令より常時優先させることで、ＣＰＵ側の制御系の不可を軽減している。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００３−２８８２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
しかしながら、特許文献１にかかる表示制御半導体集積回路では、外部からライト／リード命令と表示リード命令の競合状態を観測する手段がないため、回路内部で競合状態が起きているかを確認できないという問題がある。また、特許文献１にかかる表示制御半導体集積回路では、任意に競合状態を生成する回路がなく、内部同期制御回路をテストする場合、確率的に競合状態を想定してテストをすることになる。このため、故障検出率にばらつきがありテストの信頼性も低下する。
【課題を解決するための手段】
【００２９】
本発明にかかる表示装置は、基準信号と、遅延設定信号に基づき生成された競合信号と、を生成する遅延生成回路と、前記基準信号と前記競合信号の入力順序を判定する入力順序判定回路と、前記入力順序判定回路の判定結果に基づき前記遅延設定信号を生成する遅延設定回路と、ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路と、を備え、前記基準信号と前記競合信号を用いて前記内部同期制御回路の動作テストを行なう。
【００３０】
本発明にかかる表示装置では、遅延生成回路、入力順序判定回路、遅延設定回路を用いて基準信号と競合信号の競合状態を検出すると共に、競合状態を生成し、これらの信号を用いて内部同期制御回路の動作テストを実施しているので、故障検出率を向上することができる。
【００３１】
また、本発明にかかる、ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路を有する表示装置の動作テスト方法は、基準信号と、遅延設定信号に基づき生成された競合信号と、を生成し、前記基準信号と前記競合信号の入力順序を判定し、前記入力順序の判定結果に基づき前記遅延設定信号を生成し、前記基準信号と前記競合信号を用いて前記内部同期制御回路の動作テストを行なう。
【００３２】
本発明にかかる表示装置の動作テスト方法では、基準信号と競合信号の競合状態を検出すると共に、競合状態を生成し、これらの信号を用いて内部同期制御回路の動作テストを実施しているので、故障検出率を向上することができる。
【発明の効果】
【００３３】
本発明により、故障検出率を向上することができる表示装置及び表示装置のテスト方法を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１にかかる表示装置の競合テスト回路を示す図である。
【図２】実施の形態１にかかる競合テスト回路の遅延生成回路を示す図である。
【図３】実施の形態１にかかる競合テスト回路の入力順序判定回路を示す図である。
【図４】実施の形態１にかかる競合テスト回路のテストモード信号、第１出力信号、第２出力信号のタイミングチャートである。
【図５】実施の形態１にかかる表示装置の競合テスト回路の動作を説明するためのフローチャートである。
【図６】実施の形態２にかかる表示装置の競合テスト回路の動作を説明するためのフローチャートである。
【図７】背景技術にかかる表示装置の構成図である。
【図８】背景技術にかかる内部同期制御回路を示す図である。
【図９】背景技術にかかる内部同期制御回路の制御部を示す図である。
【図１０】背景技術にかかる内部同期制御回路の表示リード信号発生回路部を示す図である。
【図１１】背景技術にかかる内部同期制御回路の判定フラグ信号発生回路部を示す図である。
【図１２】背景技術にかかる表示制御半導体集積回路による表示データ転送制御方式を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３５】
実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は本実施の形態にかかる表示装置の競合テスト回路の構成を示すブロック図である。競合テスト回路１は、遅延生成回路２と、入力順序判定回路３と、遅延時間設定回路４と、制御回路５と、表示リード信号発生回路６と、判定フラグ信号発生回路７と、２つのＯＲ回路８、９を有する。このうち、制御回路５と、表示リード信号発生回路６と、判定フラグ信号発生回路７と、２つのＯＲ回路８、９は、内部同期制御回路を構成している。
【００３６】
遅延生成回路２は、テストモード信号１１と基準設定信号１２とライト／リード信号１３と表示リード信号１４とライト／リード判定信号１５と遅延設定信号４１を入力信号としている。また、遅延生成回路２は、第１出力信号１６と第２出力信号１７とＷＥバー信号１８とＲＥバー信号１９を出力信号としている。
【００３７】
入力順序判定回路３は、第１出力信号１６と第２出力信号１７を入力信号とし、入力順序判定信号３５と競合状態判定信号３６を出力信号としている。
遅延時間設定回路４は、ＲＥＳ信号４２と入力順序判定信号３５を入力信号とし、遅延設定信号４１を出力信号としている。
制御回路５は、第２出力信号１７とＷＥバー信号１８とＲＥバー信号１９と制御回路ＲＥＳ信号８１とＦＬＡＧ信号７１を入力信号とし、ＬＡＣバー信号５４とＬＡＣ１バー信号５２とＬＡＣ２バー信号５３とＥＮ信号５１を出力信号としている。
【００３８】
表示リード信号発生回路６は、表示リード信号生成部ＲＥＳ信号９１とＬＡＣ１バー信号５２とＬＡＣ２バー信号５３を入力信号とし、ＬＢＥ信号６１とＴＲＩＧ信号６２を出力信号としている。
判定フラグ信号発生回路７は、制御回路ＲＥＳ信号８１とＬＢＥ信号６１とＴＲＩＧ信号６２を入力信号とし、ＦＬＡＧ信号７１を出力信号としている。
【００３９】
競合テスト回路１に供給される入力信号であるテストモード信号１１、基準設定信号１２、ライト／リード信号１３、表示リード信号１４、ライト／リード判定信号１５は、遅延生成回路２に供給される。競合テスト回路１に供給される入力信号であるＲＥＳ信号４２は、遅延時間設定回路４に入力されると共に、ＯＲ回路８の一方に入力される。
【００４０】
遅延生成回路２からの出力信号である第１出力信号１６は、入力順序判定回路３に供給される。遅延生成回路２からの出力信号である第２出力信号１７は、制御回路５と入力順序判定回路３に供給されると共に、ＯＲ回路８の他方に供給される。遅延生成回路２からの出力信号であるＷＥバー信号１８とＲＥバー信号１９は、制御回路５に入力されると共に、競合テスト回路１より出力される。
【００４１】
制御回路５からの出力信号であるＬＡＣバー信号５４は、競合テスト回路１より出力される。制御回路５からの出力信号であるＬＡＣ１バー信号５２とＬＡＣ２バー信号５３は、表示リード信号発生回路６に供給される。制御回路５からの出力信号であるＥＮ信号５１はＯＲ回路９の一方に供給される。
【００４２】
表示リード信号発生回路６からの出力信号であるＬＢＥ信号６１は、判定フラグ信号発生回路７に供給されると共に、競合テスト回路１より出力される。表示リード信号発生回路６からの出力信号であるＴＲＩＧ信号６２は判定フラグ信号発生回路７に供給される。判定フラグ信号発生回路７からの出力信号であるＦＬＡＧ信号７１は制御回路５に供給される。
【００４３】
入力順序判定回路３の出力信号である入力順序判定信号３５は、遅延時間設定回路４に供給されると共に、競合テスト回路１より出力される。入力順序判定回路３の出力信号である競合状態判定信号３６は競合テスト回路１より出力される。
【００４４】
遅延時間設定回路４の出力信号である遅延設定信号４１は遅延生成回路２に供給される。ＯＲ回路８の出力信号である制御回路ＲＥＳ信号８１は、制御回路５と判定フラグ信号発生回路７に供給されると共に、ＯＲ回路９の他方に入力される。ＯＲ回路９の出力信号である表示リード信号生成部ＲＥＳ信号９１は、表示リード信号発生回路６に供給される。
【００４５】
次に、遅延生成回路２の詳細について説明する。図２は本実施の形態にかかる遅延生成回路の一例を示す図である。図２において、遅延生成回路２は、遅延設定信号４１によって選択される多入力セレクタ２１と、テストモード信号１１によって選択される２入力セレクタ２３、２４と、基準設定信号１２によって選択される２入力セレクタ２５、２６と、ライト／リード判定信号１５によって選択される２出力セレクタ２８と、テストモード信号１１が"１"の時に有効となるイネーブル回路２２と、遅延素子群２７とを有する。
【００４６】
遅延生成回路２に供給されるテストモード信号１１は、イネーブル回路２２に供給されると共に、２入力セレクタ２３、２４に供給される。遅延生成回路２に供給される基準設定信号１２は、イネーブル回路２２に供給される。遅延生成回路２に供給されるライト／リード信号１３は２入力セレクタ２３の一方に供給される。遅延生成回路２に供給される表示リード信号１４は、多入力セレクタ２１に供給されると共に、２入力セレクタ２４の一方、および遅延素子群２７に供給される。遅延生成回路２に供給されるライト／リード判定信号１５は２出力セレクタ２８に供給される。
【００４７】
遅延生成回路２に供給される遅延設定信号４１は、多入力セレクタ２１に供給される。遅延素子群２７の各遅延素子の出力は、多入力セレクタ２１に供給される。多入力セレクタ２１の出力である競合信号２０は、２入力セレクタ２３の他方に供給される。また、遅延素子群２７の、選択可能な遅延素子のうちの任意の遅延素子の出力（固定値）は、２入力セレクタ２４の他方に供給される。２入力セレクタ２４の出力である基準信号２９は、２入力セレクタ２５、２６に供給される。イネーブル回路２２の出力は、２入力セレクタ２５、２６に供給される。
【００４８】
２入力セレクタ２３の出力は、２入力セレクタ２５、２６に供給される。２入力セレクタ２５の出力は、第１出力信号１６として、２出力セレクタ２８に供給されると共に、遅延生成回路２より出力される。２入力セレクタ２６の出力は、第２出力信号１７として遅延生成回路２より出力される。２出力セレクタ２８の一方の出力は、ＷＥバー信号１８として遅延生成回路２より出力される。２出力セレクタ２８の他方の出力は、ＲＥバー信号１９として遅延生成回路２より出力される。
【００４９】
次に、入力順序判定回路３の詳細について説明する。図３は本実施の形態にかかる入力順序判定回路の一例を示すブロック図である。図３において、入力順序判定回路３は、Ｄフリップフロップ３１、３２と、ＯＲ回路３３とを有している。入力順序判定回路３に供給される第１出力信号１６は、Ｄフリップフロップ３１の入力に供給されると共に、Ｄフリップフロップ３２のクロック入力に供給される。入力順序判定回路３に供給される第２出力信号１７は、Ｄフリップフロップ３２の入力に供給されると共に、Ｄフリップフロップ３１のクロック入力に供給される。
【００５０】
Ｄフリップフロップ３１の出力は、ＯＲ回路３３の一方の入力に供給されると共に、入力順序判定信号３５として入力順序判定回路３より出力される。Ｄフリップフロップ３２の出力は、ＯＲ回路３３の他方の入力に供給される。ＯＲ回路３３の出力は、競合状態判定信号３６として入力順序判定回路３より出力される。
【００５１】
制御回路５、表示リード信号発生回路６、判定フラグ信号発生回路７は、それぞれ背景技術にかかる図８の制御部１１０、表示リード信号発生回路部１３０、判定フラグ信号発生回路部１４０、に対応している。また、第２出力信号１７は表示リード信号に対応する。これらの構成・動作に関しては、背景技術で説明した特許文献１にかかる内部同期制御回路の構成・動作と同様であるので説明を省略する。なお、本実施の形態にかかる表示装置の制御回路５、表示リード信号発生回路６、判定フラグ信号発生回路７は、背景技術にかかる制御部１１０、表示リード信号発生回路部１３０、判定フラグ信号発生回路部１４０と同様の動作をする回路であればよいので、図９、図１０、図１１に示す各回路の具体的な構成に限定されることはない。
【００５２】
次に、本実施の形態にかかる表示装置の競合テスト回路の動作について説明する。図４は、本実施の形態にかかる表示装置の競合テスト回路を構成する遅延生成回路２で生成される第１出力信号１６と第２出力信号１７の状態を示すタイミングチャートである。
【００５３】
図４に示すように、入力順序判定回路３に入力される２信号のタイミングは、第１出力信号１６のアクティブ期間と第２出力信号１７のアクティブ期間が重ならない状態（図４（ａ）。以下、第１の状態とする。）、第１出力信号１６のアクティブ期間に第２出力信号１７がアクティブになる状態（図４（ｂ）。以下、第２の状態とする。）、第２出力信号１７のアクティブ期間に第１出力信号１６がアクティブになる状態（図４（ｃ）。以下、第３の状態とする。）の３つの状態がある。
【００５４】
このとき、上記第２の状態、または第３の状態においても、表示装置が問題なく動作することを確認する必要がある。また、第１出力信号１６と第２出力信号１７の２信号が、同時に近いタイミングでアクティブになる場合の動作を確認する必要がある。そこで、本実施の形態にかかる表示装置の競合テスト回路では、入力順序判定回路３を用いて第１出力信号１６と第２出力信号１７の２信号の入力順序を判定し、当該判定結果に基づき遅延生成回路２を用いて第１出力信号１６と第２出力信号１７がアクティブとなるタイミングを制御している。
【００５５】
競合テスト回路１には、通常モードとテストモードがある。この通常モードとテストモードの設定は、テストモード信号１１の値によって設定することができる。テストモード信号１１が"０"の場合は通常モードに、テストモード信号１１が"１"の場合はテストモードになる。以下で図１、図２、図５を用いてテストモード時の動作について説明する。
【００５６】
図５は、図１に示す競合テスト回路の処理を示すフローチャートである。まず、競合テスト回路１の各内部回路に初期値を設定する（Ｓ１）。次に、テストモード信号１１を"１"に設定し、競合テスト回路１をテストモードとする（Ｓ２）。次に、図２に示す遅延生成回路２の基準信号２９を第１出力信号１６より出力し、競合信号２０を第２出力信号１７より出力するか、または競合信号２０を第１出力信号１６より出力し、基準信号２９を第２出力信号１７より出力するかを設定するため、基準設定信号１２に"０"または"１"を設定する（Ｓ３）。つまり、基準設定信号１２に"１"を設定した場合、基準信号２９は第１出力信号１６より出力され、競合信号２０は第２出力信号１７より出力される。逆に、基準設定信号１２に"０"を設定した場合、競合信号２０は第１出力信号１６より出力され、基準信号２９は第２出力信号１７より出力される。本実施の形態では、基準設定信号１２に"１"が設定されている場合を例として説明する。
【００５７】
また、テストモード信号１１は"１"に設定してあるので、２入力セレクタ２４は遅延素子群２７の選択可能な遅延素子のうちの任意の遅延素子の出力（固定値）を基準信号２９として出力する（Ｓ４）。そして、入力順序判定回路３にて、第１出力信号１６（この場合は、基準信号２９）と第２出力信号１７（この場合は、競合信号２０）のどちらが先に入力されたかを判定し、判定結果である入力順序判定信号３５を出力する（Ｓ５）。また、第１出力信号１６と第２出力信号１７の２信号が競合状態であるかを判定し、判定結果である競合状態判定信号３６を出力する(Ｓ６)。
【００５８】
次に、遅延時間設定回路４にて、遅延素子の切り替えが規定回数行われたかどうかを判定する（Ｓ７）。遅延素子の切り替え回数は、競合テスト回路の設定値として例えば外部から設定することができる。初期段階ではＳ８へ進む。
【００５９】
次に、遅延時間設定回路４に入力順序判定信号３５を入力し、第１出力信号１６と第２出力信号１７の入力順序を判定する（Ｓ８）。Ｓ８において、第１出力信号１６が先に入力されたと判定された場合は、競合信号２０の入力タイミングが早くなるように（つまり、第２出力信号１７の出力タイミングが早くなるように）遅延設定信号４１を出力する（Ｓ９）。遅延生成回路２は遅延設定信号４１に基づくタイミングで立ち上がる競合信号２０を生成する。このように第２出力信号１７（競合信号２０）の出力タイミングを早くすることで、図４（ｂ）に示す第２出力信号１７の立ち上がりのタイミングを、第１出力信号１６の立ち上がりのタイミングに近づけることができる。
【００６０】
また、Ｓ８において、第２出力信号１７が先に入力されたと判定された場合は、競合信号２０の入力タイミングが遅くなるように（つまり、第２出力信号１７の出力タイミングが遅くなるように）遅延設定信号４１を出力する（Ｓ１０）。遅延生成回路２は遅延設定信号４１に基づくタイミングで立ち上がる競合信号２０を生成する。このように第２出力信号１７（競合信号２０）の出力タイミングを遅くすることで、図４（ｃ）に示す第２出力信号１７の立ち上がりのタイミングを、第１出力信号１６の立ち上がりのタイミングに近づけることができる。
【００６１】
そして、遅延素子の切り替えが規定回数行われるまでＳ４〜Ｓ１０の動作を繰り返す。
【００６２】
このとき、制御回路５には、図２の２入力セレクタ２５の出力である第１出力信号１６が、ライト／リード判定信号１５に基づいて、ＷＥバー信号１８またはＲＥバー信号１９として入力される。また、第２出力信号１７も表示リード信号として制御回路５に入力される。そして、上記テストモードで生成される第１出力信号１６と第２出力信号１７のタイミングにおいて、図１に示す制御回路５、表示リード信号発生回路６、判定フラグ信号発生回路７の動作テストをすることができる。なお、制御回路５、表示リード信号発生回路６、判定フラグ信号発生回路７の動作については背景技術で説明した動作と同様である。
【００６３】
本実施の形態にかかる表示装置の競合テスト回路では、入力順序判定回路３を用いて第１出力信号１６（ＷＥバー信号１８またはＲＥバー信号１９に対応）と第２出力信号１７（表示リード信号に対応）の２信号の入力順序を判定し、当該判定結果に基づき遅延生成回路２を用いて第１出力信号１６と第２出力信号１７のタイミングを制御している。これにより、上記第２及び第３の状態や、第１出力信号１６と第２出力信号１７の２信号が同時に近いタイミングでアクティブになる状態を作り出すことができ、この状態において表示装置の内部同期制御回路をテストすることができる。よって、第１出力信号１６と第２出力信号１７のタイミングを確認しつつ内部同期制御回路をテストすることができるので、内部同期制御回路の故障検出率を向上することができる。
【００６４】
つまり、背景技術にかかる内部同期制御回路をテストする場合、確率的に競合状態を想定してテストをすることになるため故障検出率にばらつきがあり、テストの信頼性が低かった。しかし、本実施の形態にかかる競合テスト回路では、競合状態を確認できるため、故障検出率を向上することができる。また、本実施の形態にかかる競合テスト回路では可変遅延回路を有するので、測定した競合状態に基づいて第１出力信号１６と第２出力信号１７の立ち上がりのタイミングを制御することができ、様々な入力タイミングにおけるテストを実施することができる。
【００６５】
なお、通常モード時は、ライト／リード信号１３が、遅延生成回路２の内部にある、２出力セレクタ２８を介して、ＷＥバー信号１８、ＲＥバー信号１９として出力される。表示リード信号１４は遅延生成回路２を介して、第２出力信号１７として出力される。よって、通常モード時は、特許文献１のように、ライト／リード信号１３がライト／リード判定信号１５に応じて、ＷＥバー信号１８またはＲＥバー信号１９として制御回路５に入力され、表示リード信号１４も制御回路５に入力される。
【００６６】
次に、本実施の形態にかかる表示装置の動作テスト方法について説明する。本実施の形態にかかる、ＣＰＵと表示パネル間の表示データの転送を制御する内部同期制御回路を有する表示装置の動作テスト方法は、次のステップを有する。基準信号と、遅延設定信号に基づき生成された競合信号と、を生成するステップ。基準信号と競合信号の入力順序を判定するステップ。入力順序の判定結果に基づき遅延設定信号を生成するステップ。基準信号と競合信号を用いて内部同期制御回路の動作テストを行なうステップ。
【００６７】
本実施の形態にかかる表示装置の動作テスト方法では、基準信号と競合信号を競合させ、これらの信号を用いて内部同期制御回路の動作テストを実施しているので、故障検出率を向上することができる。
【００６８】
また、本実施の形態にかかる表示装置の動作テスト方法では、基準信号の立ち上がりのタイミングが競合信号の立ち上がりのタイミングよりも早い場合は、競合信号の立ち上がりのタイミングを早くすることができる。
【００６９】
また、本実施の形態にかかる表示装置の動作テスト方法では、基準信号の立ち上がりのタイミングが競合信号の立ち上がりのタイミングよりも遅い場合は、競合信号の立ち上がりのタイミングを遅くすることができる。
【００７０】
実施の形態２．
次に、実施の形態２にかかる表示装置の競合テスト回路について説明する。本実施の形態における競合テスト回路は、競合テスト回路の処理が実施の形態１と異なる。これ以外の部分については、実施の形態１にかかる競合テスト回路と同様であるので説明を省略する。
【００７１】
図６は、本実施の形態にかかる競合テスト回路の処理を示すフローチャートである。本実施の形態では、設定可能な遅延設定信号４１の設定値を、最大値から順に設定値を減らしていく、または設定可能な遅延設定信号４１の設定値を、最小値から順に設定値を増やしていく、という処理を行なっている。つまり、競合信号の立ち上がりのタイミングが最も遅い立ち上がりのタイミングから徐々に早くなるように遅延設定信号を生成する。または、競合信号の立ち上がりのタイミングが最も早い立ち上がりのタイミングから徐々に遅くなるように遅延設定信号を生成している。そして、基準信号と競合信号の入力順序が切り替わるタイミングで内部同期制御回路の動作テストを終了している。その他の動作、つまりＳ１１〜Ｓ１７については実施の形態１のＳ１〜Ｓ７の動作と同様である。
【００７２】
Ｓ１８では、Ｓ１５の判定結果である入力順序判定信号３５が１回前の判定結果と同一か否かを判定する。Ｓ１８において、今回の入力順序判定信号３５と１回前の入力順序判定信号３５が同じである場合、遅延設定信号４１の値を変更する（Ｓ１９）。そして、Ｓ１７において遅延素子の切り替えが規定回数行われたと判断されるまで、または、今回の入力順序判定信号３５と１回前の入力順序判定信号３５が異なるまでＳ１４〜Ｓ１９の動作を繰り返す。
【００７３】
このとき、今回の入力順序判定信号３５と１回前の入力順序判定信号３５が異なると判断される場合とは、例えば図４（ｂ）を例に説明すると、第２出力信号１７の立ち上がりのタイミングが第１出力信号の立ち上がりのタイミングに徐々に近づき、第１出力信号１７の立ち上がりのタイミングと第２出力信号の立ち上がりのタイミングが逆転する場合である。
【００７４】
また、Ｓ１７において遅延素子の切り替えが規定回数行われたと判断される場合とは、例えば、予め外部から設定された回数の遅延素子の切り替えが実施された場合である。
【００７５】
本実施の形態にかかる競合テスト回路では、遅延時間設定回路４における、遅延設定信号４１の設定方法が実施の形態１と異なるが、実施の形態１と同様の結果が得られる。
【００７６】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００７７】
１  競合テスト回路
２  遅延生成回路
３  入力順序判定回路
４  遅延時間設定回路
５  制御回路
６  表示リード信号発生回路
７  判定フラグ信号発生回路
８、９  ＯＲ回路
１１  テストモード信号
１２  基準設定信号
１３  ライト／リード信号
１４  表示リード信号
１５  ライト／リード判定信号
１６  第１出力信号
１７  第２出力信号
１８  ＷＥバー信号
１９  ＲＥバー信号
２０  競合信号
２１  多入力セレクタ
２２  イネーブル回路
２３、２４、２５、２６  ２入力セレクタ
２７  遅延素子群
２８  ２出力セレクタ
２９  基準信号
３１、３２  Ｄフリップフロップ
３３  ＯＲ回路
３５  入力順序判定信号
３６  競合状態判定信号
４１  遅延設定信号
４２  ＲＥＳ信号
５１  ＥＮ信号
５２  ＬＡＣ１バー信号
５３  ＬＡＣ２バー信号
５４  ＬＡＣバー信号
６１  ＬＢＥ信号
６２  ＴＲＩＧ信号
７１  ＦＬＡＧ信号
８１  制御回路ＲＥＳ信号
９１  表示リード信号生成部ＲＥＳ信号
【図１】
2011013604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011013604.tif 000012
【図１１】
2011013604.tif 000013
【図１２】
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