(57)【要約】【課題】入力されるデジタル信号のパルス幅を拡張させた後、サンプリング動作が行われるようにすることができる半導体装置のサンプリング回路を提供すること。【解決手段】本発明のサンプリング回路は、データ信号を受信し、クロック信号を基準としてサンプリングする第１のサンプリング部と、前記データ信号を所定時間の分だけ遅延させた信号を受信し、前記クロック信号を基準としてサンプリングする第２のサンプリング部と、前記第１のサンプリング部および第２のサンプリング部の出力信号を結合してサンプリングデータ信号を出力する出力部とを備える。【選択図】図３
2011015389.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を受信し、クロック信号を基準としてサンプリングする第１のサンプリング部と、
前記データ信号を所定時間の分だけ遅延させた信号を受信し、前記クロック信号を基準としてサンプリングする第２のサンプリング部と、
前記第１のサンプリング部および第２のサンプリング部の出力信号を結合してサンプリングデータ信号を出力する出力部と、
を備えることを特徴とするサンプリング回路。
【請求項２】
前記第１のサンプリング部は、前記クロック信号の第１のエッジにおいて、検出される前記データ信号の論理レベルに応じて出力信号の論理レベルを変動させ、前記第１のエッジに相反する前記クロック信号の第２のエッジにおいては、検出される前記データ信号の論理レベルに関わらず、出力信号の論理レベルを固定することを特徴とする請求項１に記載のサンプリング回路。
【請求項３】
前記第２のサンプリング部は、前記クロック信号の第１のエッジにおいて、前記データ信号を所定時間の分だけ遅延させた信号の論理レベルを検出し、検出された論理レベルに応じて出力信号の論理レベルを変動させ、前記クロック信号の第２のエッジにおいては、前記データ信号を所定時間の分だけ遅延させた信号の論理レベルに関わらず、出力信号の論理レベルを固定することを特徴とする請求項２に記載のサンプリング回路。
【請求項４】
前記出力部は、
前記第１のサンプリング部の出力信号および第２のサンプリング部の出力信号を前記結合ノードにショートさせる信号結合部と、
前記結合ノードに載せられた信号の論理レベルをラッチングして、前記サンプリングデータ信号として出力する信号ラッチ部と、
を備えることを特徴とする請求項１に記載のサンプリング回路。
【請求項５】
データ信号を受信し、クロック信号の第１のエッジを基準としてラッチするラッチ部と、
該ラッチ部によってラッチされたデータ信号を所定時間の分だけ遅延させる遅延部と、
前記第１のエッジと相反する前記クロック信号の第２のエッジを基準として、前記ラッチ部によってラッチされたデータ信号をサンプリングする第１のサンプリング部と、
前記クロック信号の第２のエッジを基準として、前記遅延部から出力されるデータ信号をサンプリングする第２のサンプリング部と、
前記第１のサンプリング部の出力信号および第２のサンプリング部の出力信号を結合してサンプリングデータ信号を出力する出力部と、
を備えることを特徴とするサンプリング回路。
【請求項６】
前記ラッチ部は、ラッチされたデータ信号の論理レベルを、前記クロック信号の第２のエッジが発生した時点から第１のエッジが発生する時点までに入力される前記データ信号の論理レベルに応じて変動させ、前記クロック信号の第１のエッジが発生した時点から第２のエッジが発生する時点までに入力される前記データ信号の論理レベルに関わらず、ラッチされたデータ信号の論理レベルを固定することを特徴とする請求項５に記載のサンプリング回路。
【請求項７】
前記第１のサンプリング部は、前記ラッチ部によってラッチされたデータ信号の論理レベルに応じて、前記クロック信号の第１のエッジが発生した時点から第２のエッジが発生する時点までの期間、出力信号の論理レベルを変動させ、前記クロック信号の第２のエッジが発生した時点から第１のエッジが発生する時点までの期間では、前記ラッチ部によってラッチされたデータ信号の論理レベルに関わらず、出力信号の論理レベルを固定することを特徴とする請求項６に記載のサンプリング回路。
【請求項８】
前記第２のサンプリング部は、前記遅延部から出力されたデータ信号の論理レベルに応じて、前記クロック信号の第１のエッジが発生した時点から第２のエッジが発生する時点までの期間、出力信号の論理レベルを変動させ、前記クロック信号の第２のエッジが発生した時点から第１のエッジが発生する時点までの期間では、前記遅延部から出力されたデータ信号の論理レベルに関わらず、出力信号の論理レベルを固定することを特徴とする請求項７に記載のサンプリング回路。
【請求項９】
前記出力部は、
前記第１のサンプリング部および第２のサンプリング部の出力信号を前記結合ノードにショートさせる信号結合部と、
前記結合ノードに載せられた信号の論理レベルをラッチして、前記サンプリングデータ信号として出力する信号ラッチ部と、
を備えることを特徴とする請求項５に記載のサンプリング回路。
【請求項１０】
第１のデータ信号を受信し、クロック信号を基準としてサンプリングして第１のサンプリング信号を出力する第１のサンプリング部と、
第２のデータ信号を受信し、前記クロック信号を基準としてサンプリングして第２のサンプリング信号を出力する第２のサンプリング部と、
第３のデータ信号を受信し、前記クロック信号を基準としてサンプリングして第３のサンプリング信号を出力する第３のサンプリング部と、
第４のデータ信号を受信し、前記クロック信号を基準としてサンプリングして第４のサンプリング信号を出力する第４のサンプリング部と、
前記第１のサンプリング信号ないし第４のサンプリング信号を結合してサンプリングデータ信号を出力する出力部と、
を備え、
前記第３のデータ信号および第４のデータ信号は、各々前記第１のデータ信号および第２のデータ信号を反転して生成された信号であることを特徴とするサンプリング回路。
【請求項１１】
前記第１のサンプリング部は、前記クロック信号の活性化期間において、前記第１のデータ信号の論理レベルに応じて前記第１のサンプリング信号の電圧レベルを変動させることを特徴とする請求項１０に記載のサンプリング回路。
【請求項１２】
前記第２のサンプリング部は、前記クロック信号の活性化期間において、前記第２のデータ信号の論理レベルに応じて前記第２のサンプリング信号の電圧レベルを変動させることを特徴とする請求項１０に記載のサンプリング回路。
【請求項１３】
前記第３のサンプリング部は、前記クロック信号の活性化期間において、前記第３のデータ信号の論理レベルに応じて前記第３のサンプリング信号の電圧レベルを変動させることを特徴とする請求項１０に記載のサンプリング回路。
【請求項１４】
前記第４のサンプリング部は、前記クロック信号の活性化期間において、前記第４のデータ信号の論理レベルに応じて前記第４のサンプリング信号の電圧レベルを変動させることを特徴とする請求項１０に記載のサンプリング回路。
【請求項１５】
前記出力部は、
前記第１のサンプリング信号および第４のサンプリング信号を結合して第１の結合信号を出力する第１の信号結合部と、
前記第２のサンプリング信号および第３のサンプリング信号を結合して第２の結合信号を出力する第２の信号結合部と、
前記クロック信号に応じて前記第１の結合信号と前記第２の結合信号との間の電圧レベル差を感知増幅して前記サンプリングデータ信号の論理レベルを決定する感知増幅部と、
を備えることを特徴とする請求項１０に記載のサンプリング回路。
【請求項１６】
前記出力部は、前記感知増幅部の出力端に接続されて、前記サンプリングデータ信号の論理レベルをラッチする信号ラッチ部をさらに備えることを特徴とする請求項１５に記載のサンプリング回路。
【請求項１７】
前記感知増幅部は、前記クロック信号の活性化期間において、前記第１の結合信号と前記第２の結合信号との電圧レベル差に応じて前記サンプリングデータ信号の論理レベルを変動させ、前記クロック信号の非活性化期間においては、前記サンプリングデータ信号の論理レベルを予め定められた論理レベルで固定することを特徴とする請求項１５に記載のサンプリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体装置のデータサンプリング回路に関する。
【背景技術】
【０００２】
一般に、デジタル信号をサンプリングする動作とは、基準となるクロックを用いてデジタル信号の論理レベルを検出するということを意味する。
【０００３】
すなわち、デジタル信号をサンプリングする動作は、基準となるクロック（クロック信号）のエッジから、入力されるデジタル信号の論理レベルがロジック「ハイ（ｈｉｇｈ）」であるか、ロジック「ロー（ｌｏｗ）」であるかを判断する動作であるとみることができる。
【０００４】
デジタル信号をサンプリングする動作では、正確にサンプリングするために、セットアップ時間（ｓｅｔ  ｕｐ  ｔｉｍｅ）とホールド時間（ｈｏｌｄ  ｔｉｍｅ）という時間制約条件が存在する。このとき、セットアップ時間とは、基準となるクロックのエッジからデジタル信号をサンプリングする前に、予めデジタル信号がサンプリングされる論理レベルを維持したまま準備されていなければならない最小限の時間を意味する。換言すると、セットアップ時間とは、正確にサンプリングするために、クロック信号などに先立って、予めデータ信号を保持しておかなければならない最小時間である。ホールド時間とは、基準となるクロックのエッジからデジタル信号をサンプリングした後に、デジタル信号がサンプリングされる論理レベルを維持したまま待たなければならない最小限の時間を意味する。換言すると、ホールド時間とは、正確にサンプリングするために、クロック信号などが発行された後に、データ信号を保持しておかなければならない最小時間である。
【０００５】
図１は、一般的なデジタル信号のサンプリング動作を説明するために示したグラフである。
【０００６】
図１に示すように、デジタル信号のサンプリング動作を説明するために、（Ａ）、（Ｂ）の２つのグラフが示されていることが分かる。
【０００７】
図１の（Ａ）と（Ｂ）の２つのグラフから、入力されるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬは、所定時間の間、ロジック「ハイ」であるか、ロジック「ロー」であるかが分からない状態である一定（同一）の論理レベルを維持することが分かる。
【０００８】
（Ａ）グラフにおけるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬは、（Ｂ）グラフに比べて、相対的に長い時間の間、一定の論理レベルを維持し、（Ｂ）グラフにおけるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬは相対的に短い時間の間、一定の論理レベルを維持している。
【０００９】
まず、（Ａ）グラフをみると、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジ（図面では立上りエッジであるが、立下りエッジであってもよい）からデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルをサンプリングする動作が行われる。図１に示すように、サンプリング動作のセットアップ時間の開始は、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫに対し設定された分だけ前となり、サンプリング動作のホールド時間の終了は、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫに対し設定された分だけ後となる。
【００１０】
ここで、（Ａ）グラフのデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが相対的に長い時間の間、一定の論理レベルを維持するため、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが同一の論理レベルを維持する期間内で、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジの前に、セットアップ時間以外のマージン（ｍａｒｇｉｎ）時間がさらに存在し、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジの後に、ホールド時間以外のマージン（ｍａｒｇｉｎ）がさらに存在することが分かる。
【００１１】
したがって、（Ａ）グラフに示されたデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを用いてサンプリング動作を行うときには、セットアップ時間およびホールド時間以外に十分なマージン時間が存在するので、仮にＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動が発生して、図示されたものとは異なり、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの中央に位置しない状況が発生しても何の問題もなく、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの正確な論理レベル値をサンプリングすることが可能である。
【００１２】
ところで、（Ｂ）グラフをみると、（Ａ）グラフと同様に、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジ（図面では立上りエッジであるが、立下りエッジであってもよい）からデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルをサンプリングする動作が行われ、サンプリング動作のセットアップ時間の開始は、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫに対し設定された分だけ前となり、サンプリング動作のホールド時間の終了は、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫに対し設定された分だけ後となることが分かる。
【００１３】
しかし、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが相対的に短い時間の間のみ一定の論理レベルを維持するため、（Ａ）グラフに示されたデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬとは異なり、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが一定の論理レベルを維持する期間内で基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジの前に正確にセットアップ時間のみが存在し、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジの後に正確にホールド時間のみが存在することが分かる。
【００１４】
したがって、（Ｂ）グラフに示されたデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを用いてサンプリング動作を行うときには、正確にセットアップ時間およびホールド時間のみが存在するため、ＰＶＴ変動が発生して、図示されたものとは異なり、基準となるクロックＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの中央に位置しない状況が発生すると、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの正確な論理レベル値をサンプリングすることができないという問題が生じる可能性がある。
【００１５】
前述した（Ａ）グラフと（Ｂ）グラフとの差異が発生する理由は、入力されるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの周波数が互いに異なるためである。すなわち、（Ａ）グラフは、相対的に低い周波数（ｌｏｗ  ｆｒｅｑｕｅｎｃｙ）のデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを受信することが示されているものであり、（Ｂ）グラフは、相対的に高い周波数（ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ）のデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを受信することが示されているものである。
【００１６】
ところが、今後開発される半導体装置の場合、その動作速度が次第に増加する傾向をみせている。すなわち、今後開発される半導体装置において、（Ａ）グラフに示されているようなデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが使用できず、次第に（Ｂ）グラフに示されているようなデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬが使用されることが予想される。そのため、サンプリング動作によってデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルを検出することは一層難しくなるという問題が生じ、これは、今後開発される半導体装置において、安定した動作が保障できないという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、入力されるデジタル信号のパルス幅（ｐｕｌｓｅ  ｗｉｄｔｈ）を拡張（ｅｘｔｅｎｓｉｏｎ）させた後、サンプリング動作が行われるようにすることができる半導体装置のサンプリング回路を提供することにある。
【課題を解決するための手段】
【００１８】
そこで、上記の目的を達成するための本発明に係る半導体装置のデータサンプリング回路は、データ信号を受信し、クロック信号を基準としてサンプリングする第１のサンプリング部と、前記データ信号を所定時間の分だけ遅延させた信号を受信し、前記クロック信号を基準としてサンプリングする第２のサンプリング部と、前記第１のサンプリング部および第２のサンプリング部の出力信号を結合してサンプリングデータ信号を出力する出力部とを備える。
【００１９】
また、上記の目的を達成するための本発明に係る半導体装置のデータサンプリング回路は、データ信号を受信し、クロック信号の第１のエッジを基準としてラッチングするラッチ部と、該ラッチ部によってラッチングされるデータ信号を所定時間の分だけ遅延させる遅延部と、前記クロック信号の第２のエッジを基準として、前記ラッチ部によってラッチングされるデータ信号をサンプリングする第１のサンプリング部と、前記クロック信号の第２のエッジを基準として、前記遅延部から出力されるデータ信号をサンプリングする第２のサンプリング部と、前記第１のサンプリング部および第２のサンプリング部の出力信号を結合してサンプリングデータ信号を出力する出力部とを備える。
【００２０】
前記第１のサンプリング部は、前記クロック信号の第１のエッジが発生した時点から第２のエッジが発生する時点までの期間に、前記ラッチ部によってラッチされたデータ信号を前記出力部に伝送し、前記クロック信号の第２のエッジが発生した時点から第１のエッジが発生する時点までの期間に、前記ラッチ部によってラッチされたデータ信号を前記出力部に伝送しないことが好ましい。
【００２１】
前記第２のサンプリング部は、前記クロック信号の第１のエッジが発生した時点から第２のエッジが発生する時点までの期間に、前記遅延部から出力されたデータ信号を前記出力部に伝送し、前記クロック信号の第２のエッジが発生した時点から第１のエッジが発生する時点までの期間に、前記遅延部から出力されたデータ信号を前記出力部に伝送しないことが好ましい。
【００２２】
さらに、上記の目的を達成するための本発明に係る半導体装置のデータサンプリング回路は、第１のデータ信号を受信し、クロック信号を基準としてサンプリングする第１のサンプリング部と、第２のデータ信号を受信し、前記クロック信号を基準としてサンプリングする第２のサンプリング部と、前記第１のデータ信号の位相を反転して所定時間の分だけ遅延した信号を受信し、前記クロック信号を基準としてサンプリングする第３の入力部と、前記第２のデータ信号の位相を反転して所定時間の分だけ遅延した信号を受信し、前記クロック信号を基準としてサンプリングする第４の入力部と、前記第１のサンプリング部および第４の入力部の出力信号を結合した信号と前記第２のサンプリング部および第３の入力部の出力信号を結合した信号とに応じてサンプリングデータ信号を出力する出力部とを備える。
【発明の効果】
【００２３】
本発明は、入力されるデジタル信号のパルス幅を拡張させた後、サンプリング動作が行われるようにすることにより、ホールド時間のマージンを増加させるという効果がある。すなわち、相対的に高い周波数を有するデジタル信号を受信する場合でも、安定的にサンプリング動作を行うことができるようにするという効果がある。
【００２４】
これにより、サンプリング動作によってデジタル信号の論理レベルを検出した結果の正確度を向上させるという効果がある。
【図面の簡単な説明】
【００２５】
【図１】一般的なデジタル信号のサンプリング動作を説明するために示したグラフである。
【図２】半導体装置から入力されるデジタル信号のパルス幅を拡張する一般的な方法を説明するために示した図である。
【図３】本発明の実施形態に係り、半導体装置から入力されるデータ信号をサンプリングするための回路を示したブロック図である。
【図４】本発明の実施形態において、半導体装置から入力されるシングルエンド方式のデータ信号をサンプリングするための回路を詳細に示した回路図である。
【図５】本発明の実施形態において、半導体装置から入力されるディファレンシャル方式のデータ信号をサンプリングするための回路を詳細に示した回路図である。
【図６】本発明の実施形態に係るデータサンプリング回路の動作を説明するために示したグラフである。
【発明を実施するための形態】
【００２６】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、ただし、本実施形態は、本発明の開示が完全なようにし、通常の知識を有した者に本発明の範疇を完全に知らせるために提供されるものである。
【００２７】
図２は、半導体装置から入力されるデジタル信号のパルス幅を拡張する一般的な方法を説明するために示した図である。
【００２８】
図２に示すように、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのパルス幅を拡張するために、入力されるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのホールド時間の長さを拡張する。
【００２９】
すなわち、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを受信する時点を予め知りうる方法がないため、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのセットアップ時間の長さを拡張することは不可能であり、このため、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのホールド時間を拡張する。セットアップ時間の長さは拡張できず、ホールド時間のみを拡張しているが、実際、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルを検出する過程において、ホールド時間のマージンが十分であれば、セットアップ時間のマージンが十分でなくても、高い正確性（信頼性）を維持することが可能である。
【００３０】
ここで、ホールド時間を拡張する回路をさらに詳しく説明する。当該回路は、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬを受信し、所定時間ｔｄの分だけ遅延させて出力する複数のインバータＩＮＶ１、ＩＮＶ２と、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬと複数のインバータＩＮＶ１、ＩＮＶ２の出力信号を受信し、論理和演算を行って拡張されたホールド時間を有するデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ＿ＥＴＤとして出力するオアゲートＯＲと、を備えている。
【００３１】
その動作を説明すると、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」状態からロジック「ロー」に遷移するエッジ（ｅｄｇｅ）を所定時間ｔｄの分だけ遅延させることにより、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのホールド時間を拡張することができる。しかし、上記のような構成では、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」からロジック「ハイ」に遷移するエッジではホールド時間を拡張することができない。
【００３２】
その理由は、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬと複数のインバータＩＮＶ１、ＩＮＶ２の出力信号を論理和演算して、拡張されたホールド時間を有するデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ＿ＥＴＤとして出力するためである。
【００３３】
したがって、逆に、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬと複数のインバータＩＮＶ１、ＩＮＶ２の出力信号を否定論理和演算（ＮＯＲ）して、拡張されたホールド時間を有するデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ＿ＥＴＤとして出力すると、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」からロジック「ハイ」に遷移するエッジを所定時間ｔｄの分だけ遅延させて、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬのホールド時間を拡張することができる。しかし、この場合、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」からロジック「ロー」に遷移するエッジではホールド時間を拡張することができなくなる。
【００３４】
すなわち、図２に示されているようなパルス拡張回路は、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」とロジック「ロー」とのうち、いずれか１つの論理レベルを有する場合にのみパルス幅を拡張することが可能である。
【００３５】
そのため、図２に示されているようなパルス拡張回路は、デジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」またはロジック「ロー」に決定されて入力される場合、すなわち、制御信号（ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ）のような信号のパルス幅を拡張するときにのみ用いることができ、その論理レベルがどうように入力されるかが分からない場合、つまり、データ信号（ｄａｔａ  ｓｉｇｎａｌ）のような信号に用いることはできない。
【００３６】
このような問題を解決するために本発明では、入力されるデジタル信号ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬの論理レベルの値に関わらず、例えばデータ信号である場合でも問題なく、パルス幅を拡張することができるパルス幅拡張回路を次のように提案する。
【００３７】
図３は、本発明の実施形態によって半導体装置から入力されるデータ信号をサンプリングするための回路を示したブロック図である。
【００３８】
図３に示すように、本発明の実施形態に係るデータサンプリング回路は、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングする第１のサンプリング部３００と、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬを受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングする第２のサンプリング部３２０と、第１のサンプリング部３００の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ  １および第２のサンプリング部３２０の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ  ２を結合してサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬを出力する出力部３４０と、を備えている。そして、データサンプリング回路は、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを受信し、所定時間の分だけ遅延させて出力ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬする遅延部３１０をさらに備えている。
【００３９】
ここで、第１のサンプリング部３００は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジ（設計者の選択によって立上りエッジになることができ、立下りエッジになることもできる）において検出されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルに応じて出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルを変動させる。第１のサンプリング部３００は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジ（第１のエッジと相反するエッジを意味する。すなわち、第１のエッジが立上りエッジである場合、立下りエッジを意味し、第１のエッジが立下りエッジである場合、立上りエッジを意味する）において検出されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルには関係なく、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルを変動させない（維持する）。
【００４０】
例えば、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジにおいて（第１のエッジの際に）、データ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルもロジック「ハイ」になり、データ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルもロジック「ロー」になる。
【００４１】
そして、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジにおいては、データ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」であろうと、ロジック「ロー」であろうと関係なく、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルがロジック「ハイ」であったら、そのままロジック「ハイ」レベルを有する状態になり、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  １の論理レベルがロジック「ロー」であったら、そのままロジック「ロー」レベルを有する状態になる。
【００４２】
そして、第２のサンプリング部３２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジ（立上りエッジでも、立下りエッジでもよい）において検出されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルに応じて出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルを変動させる。第２のサンプリング部３２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジ（第１のエッジと相反するエッジ）において検出されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルには関係なく、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルを変動させない。
【００４３】
例えば、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジにおいて、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルもロジック「ハイ」になり、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルもロジック「ロー」になる。
【００４４】
そして、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジにおいては、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」であろうと、ロジック「ロー」であろうと関係なく、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルがロジック「ハイ」であったら、そのままロジック「ハイ」レベルを有する状態になり、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬ  ２の論理レベルがロジック「ロー」であったら、そのままロジック「ロー」レベルを有する状態になる。
【００４５】
そして、出力部３４０は、第１のサンプリング部３００の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ  １および第２のサンプリング部３２０の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ  ２を結合する信号結合部３４２と、信号結合部３４２の出力信号ＣＯＭＢ  ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬをラッチ（ｌａｔｃｈｉｎｇ）してサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬとして出力する信号ラッチ部３４４と、を備えている。
【００４６】
ここで、信号結合部３４２は、第１のサンプリング部３００の出力端ＯＵＴ＿ＮＤ１と第２のサンプリング部３２０の出力端ＯＵＴ＿ＮＤ２とを結合ノードＣＯＭＢ＿ＮＤにショート（接続）させる。
【００４７】
そして、信号ラッチ部３４４は、予め定められた論理決定レベルを基準として結合ノードＣＯＭＢ＿ＮＤの電圧レベルに応じてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを決定する。
【００４８】
ここで、図１に示されているように入力される一般的なデータ信号ＤＡＴＡ  ＳＩＧＮＡＬは、データ信号が一定の論理レベルを維持する期間であるウィンドウの中央にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジ（立上りエッジでも立下りエッジでもよい）が位置するように設定されて入力されることにより、ＰＶＴ変動が発生する場合でも、比較的正確にデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベル値を判別することができるようになる。すなわち、データ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウ内において、セットアップ時間とホールド時間とが類似した大きさ（長さ）を有することのできる部分（位置）にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジが位置できるようにすることにより、ＰＶＴ変動が発生してクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫのエッジ位置がデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのセットアップ時間側やホールド時間側に少しずつ揺れる場合でも、比較的正確にデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベル値を判別することができるようになる。
【００４９】
したがって、第１のサンプリング部３００では、入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウの中央にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベル値を判別することができるようにする。すなわち、データ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウ内でセットアップ時間とホールド時間とが類似した大きさを有することのできる部分にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベル値を判別することができるようにする。
【００５０】
第２のサンプリング部３２０は、第１のサンプリング部３００とは異なり、入力される信号がデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬである。これに対し、基準となるクロック信号は、第１のサンプリング部３００で用いたクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがそのまま用いられるため、入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウの中央から前方に所定時間の分だけ偏った部分にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベル値を判別するようになる。
【００５１】
すなわち、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウでセットアップ時間よりホールド時間が大きくなる（長くなる）部分にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別するようになる。つまり、遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬのデータウィンドウは、セットアップ時間よりも長いホールド時間を含んでいる。そのため、第２のサンプリング部３２０でデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別する位置を第１のサンプリング部３００に入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウを基準としてみると、当該セットアップ時間より短いセットアップ時間を有し、当該ホールド時間より長いホールド時間を有する新しいウィンドウが完成されたように見える。
【００５２】
したがって、出力部３４０に備えられた信号結合部３４２で第１のサンプリング部３００の出力端ＯＵＴ＿ＮＤ１と第２のサンプリング部３２０の出力端ＯＵＴ＿ＮＤ２とを結合ノードＣＯＭＢ＿ＮＤにショートさせると、第１のサンプリング部３００でデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別した結果と第２の入力部３２０でデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別した結果とが結合して結合ノードＣＯＭＢ＿ＮＤに載せられる（ロードされる）。これは、サンプリング回路が、第１のサンプリング部３００を介してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウにおけるセットアップ時間とホールド時間とが同じ位置を有し得る中央の位置にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別するとともに、第２の入力部３２０を介してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウにおけるセットアップ時間とホールド時間とが同じ位置を有し得る中央の位置から前方に所定時間の分だけ偏った部分にクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが位置してデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを判別する効果を奏する。
【００５３】
すなわち、第１のサンプリング部３００に入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウ開始時点から第２のサンプリング部３２０に入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬのウィンドウ終了時点までが、出力部３４０に備えられた信号結合部３４２で見られるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの全体ウィンドウ長さとなる。信号結合部３４２における出力ＣＯＭＢ  ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬのデータウィンドウは、ホールド時間が遅延信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬにより拡張された分、拡張される。
【００５４】
前述した本発明の実施形態に係るデータサンプリング回路の動作は、図６に示されたグラフを参照すると、一層容易に理解することができる。
【００５５】
図４は、本発明の実施形態において、半導体装置から入力されるシングルエンド（ｓｉｎｇｌｅ−ｅｎｄｅｄ）方式のデータ信号をサンプリングするための回路を詳細に示した回路図である。
【００５６】
参考までに、図４に示されたデータサンプリング回路の詳細回路は、図３に示されたデータサンプリング回路のブロック図の実際の適用例を説明するために示されたものであって、適用方法によって回路が少しずつ変更される可能性がある。
【００５７】
図４に示すように、本発明の実施形態に係るシングルエンド方式のデータ信号をサンプリングするための回路は、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを受信してクロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジ（立上りエッジでも立下りエッジでもよい）を基準としてラッチするラッチ部４３０と、ラッチ部４３０によってラッチされたデータ信号を所定時間の分だけ遅延させる遅延部４１０と、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジ（第１のエッジと相反するエッジ）を基準として、ラッチ部４３０によってラッチされたデータ信号をサンプリングして信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１を出力する第１のサンプリング部４００と、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジを基準として遅延部４１０から出力されたデータ信号をサンプリングして信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２を出力する第２のサンプリング部４２０と、第１のサンプリング部４００および第２のサンプリング部４２０の出力信号を結合してサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬを出力する出力部４４０と、を備えている。
【００５８】
ここで、ラッチ部４３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジ（第１のエッジと相反するエッジ）が発生した時点から第１のエッジが発生する時点までに入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルに応じて、ラッチされたデータ信号の論理レベルを変動させる。そして、ラッチ部４３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点までに入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルに関わらず、ラッチされたデータ信号の論理レベルを固定する（維持する）。
【００５９】
例えば、ラッチ部４３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジが発生した時点から第１のエッジが発生する時点までに入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルもロジック「ハイ」になり、データ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルもロジック「ロー」になる。
【００６０】
そして、ラッチ部４３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点までに入力されるデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」であろうと、ロジック「ロー」であろうと関係なく、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ハイ」であったら、そのままロジック「ハイ」レベルを有する状態になり、以前の出力信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルがロジック「ロー」であったら、そのままロジック「ロー」レベルを有する状態になる。
【００６１】
第１のサンプリング部４００は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点までの期間でラッチ部４３０によってラッチングされているデータ信号の論理レベルに応じて、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルを変動させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジが発生した時点から第１のエッジが発生する時点までの期間でラッチ部４３０によってラッチされているデータ信号の論理レベルと関係なく、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルを変動させない。
【００６２】
例えば、第１のサンプリング部４００は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点まで入力されるラッチ部４３０によってラッチングされているデータ信号の論理レベルがロジック「ハイ」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルもロジック「ハイ」になり、ラッチ部４３０によってラッチングされているデータ信号の論理レベルがロジック「ロー」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルもロジック「ロー」になる。
【００６３】
そして、第１のサンプリング部４００は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジが発生した時点から第１のエッジが発生する時点までに入力されるラッチ部４３０によってラッチングされているデータ信号の論理レベルがロジック「ハイ」であろうと、ロジック「ロー」であろうと関係なく、以前の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルがロジック「ハイ」であったら、そのままロジック「ハイ」レベルを有する状態になり、以前の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１の論理レベルがロジック「ロー」であったら、そのままロジック「ロー」レベルを有する状態になる。
【００６４】
第２のサンプリング部４２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点までの期間で遅延部４１０から出力されるデータ信号の論理レベルに応じて出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルを変動させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジが発生した時点から第１のエッジが発生する時点までの期間で遅延部４１０から出力されるデータ信号の論理レベルと関係なく、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルを変動させない。
【００６５】
例えば、第２のサンプリング部４２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第１のエッジが発生した時点から第２のエッジが発生する時点まで入力される遅延部４１０から出力されるデータ信号の論理レベルがロジック「ハイ」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルもロジック「ハイ」になり、遅延部４１０から出力されるデータ信号の論理レベルがロジック「ロー」である場合、出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルもロジック「ロー」になる。
【００６６】
第２のサンプリング部４２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫの第２のエッジが発生した時点から第１のエッジが発生する時点まで入力される遅延部４１０から出力されるデータ信号の論理レベルがロジック「ハイ」であろうと、ロジック「ロー」であろうと関係なく、以前の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルがロジック「ハイ」であったら、そのままロジック「ハイ」レベルを有する状態になり、以前の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２の論理レベルがロジック「ロー」であったら、そのままロジック「ロー」レベルを有する状態になる。
【００６７】
出力部４４０は、第１のサンプリング部４００の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿１および第２のサンプリング部４２０の出力信号ＳＡＭＰＬＩＮＧ  ＳＩＧＮＡＬ＿２を結合する信号結合部４４２と、信号結合部４４２の出力信号をラッチングしてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬとして出力する信号ラッチ部４４４と、を備えている。
【００６８】
ここで、信号結合部４４２は、第１のサンプリング部４００の出力端と第２のサンプリング部４２０の出力端とを結合ノードＣＯＭＢ＿ＮＤにショートさせる。
【００６９】
また、信号ラッチ部４４４は、予め定められた論理決定レベルを基準として結合ノードＣＯＭＢ＿ＮＤの電圧レベルに応じてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを決定する。
【００７０】
図５は、本発明の実施形態において、半導体装置から入力されるディファレンシャル（ｄｉｆｆｅｒｅｎｔｉａｌ）方式のデータ信号をサンプリングするための回路を詳細に示した回路図である。
【００７１】
参考までに、図５に示されたデータサンプリング回路の詳細回路は、図３に示されたデータサンプリング回路のブロック図の実際の適用例を説明するために示されたものであって、適用方法によって回路が少しずつ変更される可能性がある。
【００７２】
図５に示すように、本発明の実施形態によってディファレンシャル方式のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ、ＤＡＴＡ  ＳＩＧＮＡＬ＃をサンプリングするための回路は、第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングして信号ＩＮ＿ＳＩＧ＿１を出力する第１のサンプリング部５１０と、第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃を受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングして信号ＩＮ＿ＳＩＧ＿２を出力する第２のサンプリング部５２０と、第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号を受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングして出力ＩＮ＿ＳＩＧ＿３する第３のサンプリング部５３０と、第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号を受信し、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫを基準としてサンプリングして出力ＩＮ＿ＳＩＧ＿４する第４のサンプリング部５４０と、第１のサンプリング部５１０および第４のサンプリング部５４０の出力信号を結合した信号と第２のサンプリング部５２０および第３のサンプリング部５３０の出力信号を結合した信号とに応じてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬを出力する出力部５６０と、を備えている。
【００７３】
ここで、第１のサンプリング部５１０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間で第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルに応じて出力信号ＩＮ＿ＳＩＧ＿１の電圧レベルを変動させる。
【００７４】
例えば、第１のサンプリング部５１０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ハイ」レベルを有する第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬに応じて出力信号ＩＮ＿ＳＩＧ＿１の電圧レベルを減少させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ロー」レベルを有する第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬに応じて出力信号ＩＮ＿ＳＩＧ＿１の電圧レベルを増加させる。
【００７５】
一方、第１のサンプリング部５１０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ロー」に非活性化される期間では第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬがロジック「ハイ」レベルであろうと、ロジック「ロー」レベルであろうと関係なく、出力信号ＩＮ＿ＳＩＧ＿１の電圧レベルを変動させない。
【００７６】
そして、第２のサンプリング部５２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間で第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の論理レベルに応じて出力信号ＩＮ＿ＳＩＧ＿２の電圧レベルを変動させる。
【００７７】
例えば、第２のサンプリング部５２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ハイ」レベルを有する第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃に応じて出力信号ＩＮ＿ＳＩＧ＿２の電圧レベルを減少させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ロー」レベルを有する第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃に応じて出力信号ＩＮ＿ＳＩＧ＿２の電圧レベルを増加させる。
【００７８】
一方、第２のサンプリング部５２０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ロー」に非活性化される期間では第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃がロジック「ハイ」レベルであろうと、ロジック「ロー」レベルであろうと関係なく、出力信号ＩＮ＿ＳＩＧ＿２の電圧レベルを変動しない。
【００７９】
そして、第３のサンプリング部５３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間で第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号の論理レベルに応じて出力信号ＩＮ＿ＳＩＧ＿３の電圧レベルを変動させる。
【００８０】
例えば、第３のサンプリング部５３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ハイ」レベルを有する第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号に応じて出力信号ＩＮ＿ＳＩＧ＿３の電圧レベルを減少させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ロー」レベルを有する第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号に応じて出力信号ＩＮ＿ＳＩＧ＿３の電圧レベルを増加させる。
【００８１】
そして、第３のサンプリング部５３０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ロー」に非活性化される期間では第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号がロジック「ハイ」レベルであろうと、ロジック「ロー」レベルであろうと関係なく、出力信号ＩＮ＿ＳＩＧ＿３の電圧レベルを変動させない。
【００８２】
参考までに、第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬの位相を反転して所定時間の分だけ遅延した信号は、第１のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬがインバータＩＮＶ１を通過しつつ生成される。
【００８３】
第４のサンプリング部５４０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間で第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号の論理レベルに応じて出力信号ＩＮ＿ＳＩＧ＿４の電圧レベルを変動させる。
【００８４】
例えば、第４のサンプリング部５４０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ハイ」レベルを有する第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号に応じて出力信号ＩＮ＿ＳＩＧ＿４の電圧レベルを減少させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化される期間でロジック「ロー」レベルを有する第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号に応じて出力信号ＩＮ＿ＳＩＧ＿４の電圧レベルを増加させる。
【００８５】
そして、第４のサンプリング部５４０は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ロー」に非活性化される期間では第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号がロジック「ハイ」レベルであろうと、ロジック「ロー」レベルであろうと関係なく、出力信号ＩＮ＿ＳＩＧ＿２の電圧レベルを変動させない。
【００８６】
参考までに、第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃の位相を反転して所定時間の分だけ遅延した信号は、第２のデータ信号ＤＡＴＡ  ＳＩＧＮＡＬ＃がインバータＩＮＶ２を通過しつつ生成される。
【００８７】
出力部５６０は、第１のサンプリング部５１０の出力信号ＩＮ＿ＳＩＧ＿１および第４のサンプリング部５４０の出力信号ＩＮ＿ＳＩＧ＿４を結合して第１の結合信号ＣＯＭＢ＿ＳＩＧ＿１を出力する第１の信号結合部５６２と、第２のサンプリング部の出力信号ＩＮ＿ＳＩＧ＿２および第３のサンプリング部の出力信号ＩＮ＿ＳＩＧ＿３を結合して第２の結合信号ＣＯＭＢ＿ＳＩＧ＿２を出力する第２の信号結合部５６４と、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫに応じて第１の信号結合部５６２から出力される第１の結合信号ＣＯＭＢ＿ＳＩＧ＿１と第２の信号結合部５６４から出力される第２の結合信号ＣＯＭＢ＿ＳＩＧ＿２との間の電圧レベル差を感知増幅してサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを決定する感知増幅部５６６と、を備えている。また、出力部５６０は、感知増幅部５６６の出力端に接続されてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルをラッチする信号ラッチ部５６８をさらに備えている。
【００８８】
ここで、第１の信号結合部５６２は、第１のサンプリング部５１０の出力端と第４のサンプリング部５４０の出力端とを第１の結合ノードＣＯＭＢ＿ＮＤ＿１にショートさせる。
【００８９】
同様に、第２の信号結合部５６４は、第２のサンプリング部５２０の出力端と第３のサンプリング部５３０の出力端とを第２の結合ノードＣＯＭＢ＿ＮＤ＿２にショートさせる。
【００９０】
そして、感知増幅部５６６は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化する期間で第１の結合ノードＣＯＭＢ＿ＮＤ＿１と第２の結合ノードＣＯＭＢ＿ＮＤ＿２との電圧レベル差に応じてサンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを変動させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ロー」に非活性化される期間で第１の結合ノードＣＯＭＢ＿ＮＤ＿１と第２の結合ノードＣＯＭＢ＿ＮＤ＿２とを予め定められた電圧レベルで固定させることにより、サンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルを変動させない。
【００９１】
例えば、感知増幅部５６６は、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化する期間で第１の結合ノードＣＯＭＢ＿ＮＤ＿１よりも第２の結合ノードＣＯＭＢ＿ＮＤ＿２が高い電圧レベルを有する場合、サンプリングデータ信号の論理レベルをロジック「ハイ」に変動させ、クロック信号ＲＥＦＥＲＥＮＣＥ  ＣＬＯＣＫがロジック「ハイ」に活性化する期間で第１の結合ノードＣＯＭＢ＿ＮＤ＿１が第２の結合ノードＣＯＭＢ＿ＮＤ＿２より高い電圧レベルを有する場合、サンプリングデータ信号ＳＡＭＰＬＩＮＧ  ＤＡＴＡ  ＳＩＧＮＡＬの論理レベルをロジック「ロー」に変動させる。
【００９２】
図６は、図３ないし図５に示されたサンプリング回路の動作を示した図である。
【００９３】
データ信号ＤＡＴＡ  ＳＩＧＮＡＬのデータウィンドウは、データ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬの延長されたホールド時間によって延長される。すなわち、データ信号のデータウィンドウは、データ信号が入力される時点からデータ信号ＤＡＴＡ  ＳＩＧＮＡＬを所定時間の分だけ遅延させた信号ＤＥＬＡＹ  ＤＡＴＡ  ＳＩＧＮＡＬが終了する時点までに該当する。
【００９４】
以上で説明したように、本発明の実施形態を適用すれば、デジタル信号とデジタル信号を所定時間の分だけ遅延した信号とを結合することにより、デジタル信号のパルス幅を拡張させた後、サンプリング動作が行われるようにすることにより、ホールド時間のマージンを増加させることができる。すなわち、相対的に高い周波数を有するデジタル信号を受信する場合でも、安定的にサンプリング動作を行うことができる。
【００９５】
これにより、サンプリング動作によってデジタル信号の論理レベルを検出した結果の正確性（信頼性）を向上させることができる。
【００９６】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【００９７】
例えば、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性によって、その位置および種類が異なるように実現されるべきであろう。
【符号の説明】
【００９８】
３００、４００、５１０      第１のサンプリング部
３１０、４１０              遅延部
３２０、４２０、５２０      第２のサンプリング部
３４０、４４０、５６０      出力部
４３０                      ラッチ部
５３０                      第３のサンプリング部
５４０                      第４のサンプリング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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