(57)【要約】      （修正有）【課題】半絶縁性基板に形成されたゲートパッドにマイナスの電圧が印加され、半絶縁性基板の裏面に形成された裏面電極にプラスの電圧が印加されても、リーク電流を抑制できる半導体装置を提供する。【解決手段】裏面電極１０が形成された半絶縁性基板１１の表面上に並列に形成された、複数のゲート電極１５がゲート電極接続部２１に接続されるとともに、このゲート電極接続部２１が複数に分割された半導体装置であって、ゲート電極接続部２１間の半絶縁性基板１１の表面に形成されたｎ型の抵抗層２２と、このｎ型の抵抗層２２の周囲を覆うように、ｐ型不純物層２３と、このｐ型不純物層２３の周囲を覆うように、所望の濃度で形成されたｎ型不純物層２４と、を具備し、ゲートパッド２９は、ゲート電極接続部２１と、このゲート電極接続部２１に隣接するｎ型の抵抗層２２上の引き出し電極２５とを接続するように形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半絶縁性基板上に交互に形成された複数のドレイン電極、及び複数のソース電極と、
これらのドレイン電極とソース電極との間にそれぞれ形成された複数のゲート電極と、
これらのゲート電極に接続された複数のゲート電極接続部と、
これらのゲート電極接続部の間に形成された複数の引き出し電極と、
前記複数のドレイン電極に電気的に接続されたドレインパッド、前記複数のソース電極に電気的に接続されたソースパッド、前記複数のゲート電極接続部、および前記複数の引き出し電極が露出するように、前記半絶縁性基板上に形成された保護膜と、
前記ゲート電極接続部、およびこの電極接続部に隣接する前記引き出し電極に接触するようにそれぞれ形成された複数のゲートパッドと、
それぞれの前記ゲート電極接続部間に形成された前記複数の引き出し電極に接触するように、前記半絶縁性基板に形成された第１導電型の抵抗層と、
この抵抗層の下面を含む周囲を覆うように前記半絶縁性基板に形成された第２導電型の第１の不純物層と、
この第１の不純物層の下面を含む周囲を覆うように前記半絶縁性基板に形成された第１導電型の第２の不純物層と、
前記半絶縁性基板の裏面に形成され、前記ソースパッドに電気的に接続された裏面電極と、
を具備し、
前記第１の不純物層および前記第２の不純物層の不純物濃度は、前記ゲートパッドにマイナスの電圧が印加されるとともに、前記裏面電極が０Ｖである場合に、これらの不純物層の間に電圧がかかり、かつ、前記抵抗層と前記第１の不純物層との間に電位障壁が形成される濃度であることを特徴とする半導体装置。
【請求項２】
前記抵抗層および前記第２の不純物層の導電型はｎ型であり、前記第１の不純物層の導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に複数のトランジスタが並列に形成された半導体装置に関する。
【背景技術】
【０００２】
優れた高周波特性を有し、高利得が可能な従来の半導体装置は、ＧａＡｓ等の半絶縁性化合物半導体基板（以下、半絶縁性基板と称す）上に複数の電界効果トランジスタ（以下、ＦＥＴと称す）が並列に設けられた構成である。この半導体装置において、各ＦＥＴを構成する各電極（ドレイン電極、ソース電極、ゲート電極）は、それぞれ各電極接続部（ドレイン電極接続部、ソース電極接続部、ゲート電極接続部）に接続されている。また、ＦＥＴが形成された半絶縁性基板上には、各電極接続部がそれぞれ露出するように絶縁膜が形成されており、この露出された各電極接続部上には、それぞれ電極パッド（ドレインパッド、ソースパッド、ゲートパッド）が形成されている。また、半絶縁性基板の裏面には、半絶縁性基板を貫通してソースパッドに電気的に接続された裏面電極が設けられている。
【０００３】
このような半導体装置に高周波信号が入力されると、装置内においてループ発振が生じ、所望の周波数以外の周波数の信号が増幅されるといった不具合が生じる。ここで、ループ発振とは、装置内において電気的に閉じられた経路に、この経路の長さに応じた周波数の定在波が生じる現象である。
【０００４】
そこで、従来は、ゲート電極接続部が複数に分割されるとともに、半絶縁性基板表面において、これらのゲート電極接続部の間の位置に、例えば比較的高濃度のｎ型の抵抗層が帯状に形成されており、ゲートパッドは、ゲート電極接続部と、抵抗層の表面上に形成されたオーム性電極とが接続されるように形成されていた。（特許文献１、２等参照）。
【０００５】
上述の構成において、ゲート電極接続部を複数に分割することにより、装置内において電気的に閉じられた経路の長さが短くなるため、定在波の発生が抑制され、ループ発振が抑制される。
【０００６】
さらに、上述の構成において、ゲートパッド間に電位差が生じた場合であっても、抵抗層が電位差に基づく不用電力を吸収するため、ゲートパッド間の電位差を小さくすることができる。その結果、各ＦＥＴを均一に動作させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−４５５４７号公報
【特許文献２】特開２００１−２７４４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の半導体装置において、ゲートパッドにマイナスの電位が印加されるとともに、裏面電極が０Ｖである場合、ゲート電極接続部と裏面電極との間に、抵抗層を介してリーク電流が発生する問題がある。この結果、半導体装置の性能は劣化する。
【０００９】
一方で、上述の半導体装置においては、ＦＥＴで発生した熱を効率的に外部に放射させることが必要であり、これを実現するためには、一般に半絶縁性基板を薄くすればよいことが知られている。しかし、高効率な放熱効果を得るために半絶縁性基板を薄くすると、上述のリーク電流量が増し、これによっても半導体装置の性能は劣化する。
【００１０】
そこで、本発明は、抵抗層に電気的に接続されるゲート電極パッドにマイナスの電圧が印加されるとともに、裏面電極が０Ｖの場合であっても、リーク電流の発生を抑制することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、半絶縁性基板上に交互に形成された複数のドレイン電極、及び複数のソース電極と、これらのドレイン電極とソース電極との間にそれぞれ形成された複数のゲート電極と、これらのゲート電極に接続された複数のゲート電極接続部と、これらのゲート電極接続部の間に形成された複数の引き出し電極と、前記複数のドレイン電極に電気的に接続されたドレインパッド、前記複数のソース電極に電気的に接続されたソースパッド、前記複数のゲート電極接続部、および前記複数の引き出し電極が露出するように、前記半絶縁性基板上に形成された絶縁膜と、前記ゲート電極接続部、およびこの電極接続部に隣接する前記引き出し電極に接触するようにそれぞれ形成された複数のゲートパッドと、それぞれの前記ゲート電極接続部間に形成された前記複数の引き出し電極に接触するように、前記半絶縁性基板に形成された第１導電型の抵抗層と、この抵抗層の下面を含む周囲を覆うように前記半絶縁性基板に形成された第２導電型の第１の不純物層と、この第１の不純物層の下面を含む周囲を覆うように前記半絶縁性基板に形成された第１導電型の第２の不純物層と、前記半絶縁性基板の裏面に形成され、前記ソースパッドに電気的に接続された裏面電極と、を具備し、前記第１の不純物層および前記第２の不純物層の不純物濃度は、前記ゲートパッドにマイナスの電圧が印加されるとともに、前記裏面電極が０Ｖである場合に、これらの不純物層の間に電圧がかかり、かつ、前記抵抗層と前記第１の不純物層との間に電位障壁が形成される濃度であることを特徴とするものである。
【発明の効果】
【００１２】
本発明の半導体装置によれば、複数に分割されたゲート電極接続部間の抵抗層の周囲に、所望の不純物濃度の不純物層が形成される。これにより、ゲート電極接続部上の電極パッドにはマイナスの電圧が印加されるとともに、裏面電極が０Ｖの場合であっても、抵抗層と不純物層に電位障壁が形成される。従って、ゲート電極パッドにマイナスの電圧が印加されるとともに裏面電極が０Ｖの場合であっても、この電位差に基づいて発生するリーク電流を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図３】図１の一部を拡大して示す上面図である。
【図４】図２の一点鎖線Ｂ−Ｂ´に沿った断面と、この断面によって形成されるポテンシャルとの関係を示し、同図（ａ）は断面の一部を帯状に示す断面図であり、同図（ｂ）はポテンシャルを示す図である。
【図５】図２の一点鎖線Ｂ−Ｂ´に沿った断面と、この断面によって形成されるポテンシャルとの関係を示し、同図（ａ）は断面の一部を帯状に示す断面図であり、同図（ｂ）はポテンシャルを示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００１５】
図１は、本発明の実施形態に係る半導体装置を示す上面図である。図１に示すように、本実施形態の半導体装置は、半絶縁性基板１１の表面上には、複数のトランジスタとして、例えば複数の電界効果トランジスタ１２（以下、ＦＥＴ１２と称す）が並列に配列形成されている。また、半絶縁性基板１１の裏面上には、例えばＴｉ層が形成されており、このＴｉ層を介した半絶縁性基板１１の裏面上には例えばＡｕ層が形成されている。これらのＴｉ層とＡｕ層とにより、裏面電極１０（図１においては図示せず）が形成されている。なお、半絶縁積基板１１は、例えばＧａＡｓ基板等の高周波特性に優れた材料により形成された化合物半導体基板である。
【００１６】
各ＦＥＴ１２は、それぞれ互いに平行なドレイン電極１３、ソース電極１４およびゲート電極１５を備えており、ドレイン電極１３とソース電極１４との間にゲート電極１５が形成されている。これらの各電極１３、１４、１５は、それぞれ半絶縁性基板１１に帯状に形成された素子領域１６上を横切るように形成されている。なお、素子領域１６とは、例えばＦＥＴ１２が所望の動作をするように適宜形成された領域である。
【００１７】
ここで、例えば図１に示されるＦＥＴ１２に着目する。このとき、このＦＥＴ１２と、これに隣接する左側のＦＥＴ１２とは、互いのソース電極１４を共有するように形成されている。さらに、図１に示されるＦＥＴ１２と、これに隣接する右側のＦＥＴ１２とは、互いのドレイン電極１３を共有するように形成されている。このように、複数のＦＥＴ１２は、隣接するＦＥＴと互いにソース電極１４若しくはドレイン電極１３を共有するように配列されている。なお、ドレイン電極１３およびソース電極１４は、例えば、ＡｕＧｅ、Ｐｔがこの順で積層されたオーミック金属により形成されている。また、ゲート電極１５は、例えば、Ａｌ、Ｔｉがこの順で積層されたショットキー金属により形成されている。なお、ゲート電極１５は、Ｔｉ、Ａｌ、Ｔｉがこの順で積層されたショットキー金属であってもよい。このように、最上層をＴｉ層とすると、ゲート電極１５上に、例えば絶縁膜（図示せず）を形成する場合には、ゲート電極１５と絶縁膜（図示せず）との密着性を向上させることができる。
【００１８】
上述の複数のドレイン電極１３は、半絶縁性基板１１上に形成されたドレイン電極接続部１７に接続されている。同様に、複数のソース電極１４は、半絶縁性基板１１上に形成されたソース電極接続部１８に接続されている。また、複数のゲート電極１５は、半絶縁性基板１１上に形成されたゲートバスライン１９に接続されている。このゲートバスライン１９は、複数の引き出しライン２０を介してゲート電極接続部２１に接続されている。このように複数のゲート電極１５は、ゲート電極接続部２１に電気的に接続されている。なお、ドレイン電極接続部１７は、複数のドレイン電極１３と同一材料により一体的に形成されたものである。同様に、ソース電極接続部１８は、複数のソース電極１４と同一材料により一体的に形成されたものである。また、ゲート電極接続部２１、ゲートバスライン１９および複数の引き出しライン２０は、複数のゲート電極１５と同一材料により一体的に形成されたものである。
【００１９】
ドレイン電極接続部１７、ソース電極接続部１８、ゲートバスライン１９、複数の引き出しライン２０および、ゲート電極接続部２１は、それぞれ半絶縁性基板１１上における素子領域１６外に形成されている。このうち、ドレイン電極接続部１７は、素子領域１６の長手方向に沿って形成されている。また、ソース電極接続部１８は、素子領域１６を間に介してドレイン電極接続部１７に対向する位置に、素子領域１６の長手方向に沿って形成されている。さらに、ゲートバスライン１９は、ソース電極接続部１８と素子領域１６との間の位置に、素子領域１６の長手方向に沿って形成されており、ゲート電極接続部２１は、ソース電極接続部１８を間に介してゲートバスライン１９に対向する位置に、素子領域１６の長手方向に沿って形成されている。そして、複数の引き出しライン２０は、ゲートバスライン１９とゲート電極接続部２１との間に、これらの長手方向に対して垂直方向に形成されており、これらの引き出しライン２０により、ゲートバスライン１９とゲート電極接続部２１とは電気的に接続されている。
【００２０】
なお、複数のソース電極１４は、ゲートバスライン１９と交差する位置において、互いに電気的に絶縁されるように形成されている。同様に、ソース電極接続部１８は、複数の引き出しライン２０と交差する位置において、互いに電気的に絶縁されるように形成されている。具体的には、例えば、複数のソース電極１４は、ゲートバスライン１９上にエアブリッジ状に形成される。または、ゲートバスライン１９上に絶縁物を介して形成される。ソース電極接続部１８も同様である。
【００２１】
ここで、ゲートバスライン１９および、ゲート電極接続部２１は、複数に分割されて形成されている。ゲート電極接続部２１の分割数は、装置に入力される高周波信号の搬送波周波数に応じて適宜決定される。図１においては、ゲートバスライン１９およびゲート電極接続部２１を２個に分割した例を示しているが、実際には、例えば、全部で１００個〜２００個程度のＦＥＴ１２が形成された装置に、１０ＧＨｚのＲＦ信号が入力される場合、ゲートバスライン１９およびゲート電極接続部２１は、例えば数個〜数十個程度に分割される。
【００２２】
以下に、ゲート電極接続部２１の分割された部分を、図２を参照して説明する。図２は、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。図２に示すように、複数に分割されたゲート電極接続部２１の間において、半絶縁性基板１１の表面には、帯状の抵抗層２２が形成されている。この抵抗層２２は、例えば、比較的高濃度のｎ型の不純物層である。また、半絶縁性基板１１には、この抵抗層２２の側面および下面を覆い、一部が半絶縁性基板１１から露出するように、ｐ型不純物層２３が形成されている。さらに、半絶縁性基板１１には、このｐ型不純物層２３の側面および下面を覆い、一部が半絶縁性基板１１から露出するように、ｎ型不純物層２３が形成されている。
【００２３】
図３は、ｐ型不純物層２３およびｎ型不純物層２４をさらに詳しく説明するために、図１の一部を拡大して示す上面図である。図３に示すように、ｐ型不純物層２３は、抵抗層２２の周囲を覆うように形成され、ｎ型不純物層２４は、ｐ型不純物層２３の周囲を覆うように形成されている。
【００２４】
これらの抵抗層２２、ｐ型不純物層２３およびｎ型不純物層２４は、例えば、ｎ型不純物層２４、ｐ型不純物層２３、抵抗層２２の順で、所望のイオンを、半絶縁性基板１１の所定の位置にドーピングすることにより形成されるが、必ずしもこの順である必要はない。形成されたｎ型不純物層２４およびｐ型不純物層２３の不純物濃度は、後述するゲートパッド２９にマイナスの電圧を印加し、裏面電極１０が０Ｖである場合に、これらの間に電圧がかかり、かつ、抵抗層２２とｐ型不純物層２３との間に電位障壁が形成されるように定められた濃度である。
【００２５】
以上のように形成された抵抗層２２上には、図２に示されるように、抵抗層２２に対してオーム性となるオーミック金属からなる引き出し電極２５が形成されている。さらに、図１に示される複数のＦＥＴ１２、各電極接続部１７、１８、２１および引き出し電極２５が形成された半絶縁性基板１１上には、ドレイン電極接続部１７、ゲート電極接続部２１、および引き出し電極２５が表面に露出するとともに、後述するソースパッド２８が形成される領域に開口を有する保護膜２６が形成されている。保護膜２６は、例えば窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）からなるものであり、例えば２００ｎｍ程度の厚みを有している。そして、保護膜２６の開口部分には、それぞれ電極パッドが形成されている。すなわち、ドレイン電極接続部１７上にはドレインパッド２７が形成されており、ソース電極接続部１８に接するように、複数のソースパッド２８が形成されている。なお、複数のソースパッド２８は、ソース電極接続部１８と同時に一体的に形成されるものである。
【００２６】
上述のソースパッド２８は、半絶縁性基板１１を貫通するスルーホール（図示せず）を介して裏面電極１０に電気的に接続されている。
【００２７】
そして、図２に示すように、ゲート電極接続部２１上から、この接続部２１に隣接する引き出し電極２５上を含む位置まで、ゲートパッド２９が延長形成されている。従って、それぞれのゲートパッド２９により、複数に分割されたそれぞれのゲート電極接続部２１と、この接続部２１に隣接する引き出し電極２５とが電気的に接続される。さらに、複数に分割されたそれぞれのゲート電極接続部２１は、各ゲートパッド２９、引き出し電極２５および抵抗層２２を介して、それぞれ電気的に接続される。
【００２８】
なお、上述の半導体装置の製造方法については、各構成が、一般的に知られた方法により形成さればよく、各構成の製造方法および、製造の順番等は限定されない。
【００２９】
ここで、ゲートパッド２９に電圧が印加されない場合において、各層２２、２３、２４によって形成されるポテンシャルは、図４に示すように形成される。図４は、図２の一点鎖線Ｂ−Ｂ´に沿った断面とこの断面によって形成されるポテンシャルとの関係を示している。同図（ａ）は断面の一部を帯状に示す断面図であり、同図（ｂ）はポテンシャルを示す図である。なお、同図（ｂ）において、ポテンシャルが浅い方の実線は伝導帯、ポテンシャルが深い方の実線は価電子帯、点線はフェルミ準位を示す。
【００３０】
図４（ｂ）に示すように、抵抗層２２とｎ型不純物層２４とによって形成されるポテンシャルはほぼ等しいが、ｐ型不純物層２３によって形成されるポテンシャルは、抵抗層２２とｎ型不純物層２４とによって形成されるポテンシャルよりも浅く形成される。また、半絶縁性基板１１によって形成されるポテンシャルは、ｎ型不純物層２４とｐ型不純物層２３との間に、裏面電極１０側に向かって浅くなる勾配を有するように形成される。
【００３１】
次に、ゲートパッド２９にマイナスの電圧が印加されるとともに、裏面電極１０が０Ｖである場合において、各層２２、２３、２４によって形成されるポテンシャルは、図５に示すように形成される。図５（ａ）は、図４（ａ）と同一の断面図であり、図５（ｂ）は、ポテンシャルを示す図である。なお、同図（ｂ）において、ポテンシャルが浅い方の実線は伝導帯、ポテンシャルが深い方の実線は価電子帯、点線はフェルミ準位を示すのは、図４（ｂ）と同じである。
【００３２】
図５（ｂ）に示すように、ゲートパッド２９にマイナスの電圧Ｖが印加されると、ｎ型不純物層２４とｐ型不純物層２３との間に電圧がかかり、相対的にｎ型不純物層２４のポテンシャルが深くなるポテンシャルが形成される。このとき、抵抗層２２とｐ型不純物層２３との間には電位障壁４１が形成される。
【００３３】
以上に示すように、本実施形態の半導体装置において、抵抗層２２の周囲にはｐ型不純物層２３が所望の濃度で形成され、ｐ型不純物層２３の周囲には所望の濃度でｎ型不純物層２４が形成されている。これにより、ゲートパッド２９にはマイナスの電圧が印加され、裏面電極１０が０Ｖの場合であっても、抵抗層２２とｐ型不純物層２３との間に電位障壁４１が形成される。従って、ゲートパッド２９にマイナスの電圧が印加されるとともに裏面電極１０が０Ｖの場合であっても、ゲート電極接続部２１と裏面電極１０との間に、抵抗層２２を介してリーク電流が流れることを抑制することができる。
【００３４】
また、上述のように電位障壁４１が形成されることにより、リーク電流が流れることを抑制することができるため、半絶縁性基板１１を薄くすることもできる。この結果、複数のＦＥＴ１２で発生した熱を効率的に放熱させることができ、装置の放熱性を向上させることもできる。
【００３５】
さらに、例えば裏面電極１０が、製造の都合により意に反して半絶縁性基板１１の側面に形成された場合であっても、ゲート電極２１と、半絶縁性基板１１の側面に形成された裏面電極１０との間にリーク電流が発生することを抑制することができる。
【００３６】
以上に、本発明の実施形態に係る半導体装置について説明した。しかし、本発明の実施形態に係る半導体装置は、上述の実施形態に限定されない。
【００３７】
例えば、抵抗層２２、ｐ型不純物層２３およびｎ型不純物層２４は、それぞれが反対の導電型であってもよい。この場合、オーミック金属からなる引き出し電極２５は、ｐ型の抵抗層２２に対してオーム性となる金属を適用する必要がある。
【００３８】
また、ソースパッド２８が、ソース電極接続部１８に接するように、ドレインパッド２５若しくはゲートパッド２７と同じように形成された半導体装置に対しても適用可能である。
【符号の説明】
【００３９】
１０・・・裏面電極
１１・・・半絶縁性基板
１２・・・電界効果トランジスタ
１３・・・ドレイン電極
１４・・・ソース電極
１５・・・ゲート電極
１６・・・素子領域
１７・・・ドレイン電極接続部
１８・・・ソース電極接続部
１９・・・ゲートバスライン
２０・・・引き出しライン
２１・・・ゲート電極接続部
２２・・・抵抗層
２３・・・ｐ型不純物層
２４・・・ｎ型不純物層
２５・・・引き出し電極
２６・・・保護膜
２７・・・ドレインパッド
２８・・・ソースパッド
２９・・・ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011176009.tif 000007