(57)【要約】【課題】差動対数を削減でき、回路構成の増大、消費電流の増加を防止することができ、素子サイズ（レイアウト面積）の削減を図ることが可能な出力回路、信号線駆動回路および表示装置、並びにそれを用いた電子機器を提供する。【解決手段】差動対段２１０，２２０は、ソース同士が接続された２つのトランジスタにより形成された差動対トランジスタと、差動対トランジスタに接続された電流源と、を含み、２つのトランジスタのうちの一方のトランジスタのドレインが出力端子として他の差動対の一方のトランジスタのドレインと接続され、一方のトランジスタのゲートに２つの基準電圧のうちの一方の基準電圧が供給され、他方のトランジスタのゲートに出力電圧が帰還され、能動負荷切り替え部２３０は、制御信号ＣＴＬに応じて、（２ｎ−１）個の能動負荷を、ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる。【選択図】図７
2011013491.tif 000002
【特許請求の範囲】
【請求項１】
２つの基準電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、
（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、
上記ｎ個の差動対段は、
第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、
上記差動対トランジスタに接続された電流源と、を含み、
上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、
一方のトランジスタの制御端子に上記２つの基準電圧のうちの一方の基準電圧が供給され、
他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる
出力回路。
【請求項２】
上記能動負荷切り替え部は、
重み付け係数をａおよびｂとして、上記能動負荷の大きさを分圧状態に応じて一方の基準電圧で決まる電流をａ倍、他方の基準電圧で決まる電流をｂ倍することで分圧動作を行わせる
請求項１記載の出力回路。
【請求項３】
上記能動負荷切り替え部は、
上記各差動対段の上記他方のトランジスタの第２端子に接続されたｎ個の基準負荷と、
上記出力端子に接続されたトランジスタにより形成される（２ｎ−１）個の能動負荷と、
上記各能動負荷を形成するトランジスタの制御端子と上記各基準負荷とを選択的に接続してカンレトミラー回路を形成させる（２ｎ−１）個の切り替え部と、を有し、
上記重み付けは、形成されるカンレトミラー回路のミラー比によって決定される
請求項２記載の出力回路。
【請求項４】
２つの第１の差動対段および第２の差動対段を有し、２ビットに対応可能であり、
上記第１の差動対段は、
２つの基準電圧のうちの一方の基準電圧が上記一方のトランジスタの制御端子に供給され、上記他方のトランジスタの制御端子に出力電圧が帰還され、
上記第２の差動対段は、
２つの基準電圧のうちの他方の基準電圧が上記一方のトランジスタの制御端子に供給され、上記他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
上記能動負荷を形成する上記トランジスタの倍数を０，１，２に変更可能で、重み付け係数ａおよびｂを形成する
請求項３記載の出力回路。
【請求項５】
上記重み付け係数はｂ−２により形成される
請求項４記載の出力回路。
【請求項６】
３つの第１の差動対段、第２の差動対段、および第３の差動対段を有し、３ビット以上のｎビットに対応可能であり、
上記第１の差動対段および第２の差動対段は同サイズであり、
上記第３の差動対段は（２ｎ−１−２）倍に重み付けしてあり、
上記第１の差動対段は、
２つの基準電圧のうちの一方の基準電圧が上記一方のトランジスタの制御端子に供給され、上記他方のトランジスタの制御端子に出力電圧が帰還され、
上記第２の差動対段は、
２つの基準電圧のうちの他方の基準電圧が上記一方のトランジスタの制御端子に供給され、上記他方のトランジスタの制御端子に出力電圧が帰還され、
上記第３の差動対段は、
２つの基準電圧のうちの他方の基準電圧が上記一方のトランジスタの制御端子に供給され、上記他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
上記第１の差動対段および上記第２の差動対段の上記他方のトランジスタの第２端子に接続される上記基準負荷は、上記切り替え部に接続され、
上記第３の差動対段の上記他方のトランジスタの第２端子には上記切り替え部に非接続の負荷が接続されている
請求項３記載の出力回路。
【請求項７】
上記重み付け係数ａは０≦ａ≦２ｎ−１範囲に規定され、上記重み付け係数ｂは（２ｎ−１−ａ）により形成される
請求項６記載の出力回路。
【請求項８】
分圧状態に応じて、上記２つの基準電圧の供給先を上記第１の差動対段と、上記第２の差動対段および上記第３の差動対段とで切り替える入力切り替え部を有する
請求項６または７記載の出力回路。
【請求項９】
上記第３の差動対段に対して、分圧状態に応じて、上記２つの基準電圧のいずれかを選択的に供給可能に切り替える入力切り替え部を有する
請求項６または７記載の出力回路。
【請求項１０】
上記２つの基準電圧の供給先を上記各差動対段に選択的に切り替える入力切り替え部を有する
請求項１から１０のいずれか一に記載の出力回路。
【請求項１１】
上記能動負荷切り替え部は、
上記（２ｎ−１）個の各能動負荷、および上記各基準負荷が、それぞれ複数に細分化されている
請求項１から１１のいずれか一に記載の出力回路。
【請求項１２】
２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、
上記出力回路は、
２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、
（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、
上記ｎ個の差動対段は、
第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、
上記差動対トランジスタに接続された電流源と、を含み、
上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、
一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、
他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる
信号線駆動回路。
【請求項１３】
上記能動負荷切り替え部は、
重み付け係数をａおよびｂとして、上記能動負荷の大きさを分圧状態に応じて一方の階調電圧で決まる電流をａ倍、他方の階調電圧で決まる電流をｂ倍することで分圧動作を行わせる
請求項１２記載の信号線駆動回路。
【請求項１４】
上記能動負荷切り替え部は、
上記各差動対段の上記他方のトランジスタの第２端子に接続されたｎ個の基準負荷と、
上記出力端子に接続されたトランジスタにより形成される（２ｎ−１）個の能動負荷と、
上記各能動負荷を形成するトランジスタの制御端子と上記各基準負荷とを選択的に接続してカンレトミラー回路を形成させる（２ｎ−１）個の切り替え部と、を有し、
上記重み付けは、形成されるカンレトミラー回路のミラー比によって決定される
請求項１３記載の信号線駆動回路。
【請求項１５】
表示セルがマトリクス状に配置される表示部と、
上記表示セルに接続される信号線に信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、
上記出力回路は、
２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、
（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、
上記ｎ個の差動対段は、
第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、
上記差動対トランジスタに接続された電流源と、を含み、
上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、
一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、
他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる
表示装置。
【請求項１６】
表示装置を有し、
上記表示装置は、
表示セルがマトリクス状に配置される表示部と、
上記表示セルに接続される信号線に信号電圧を供給する信号線駆動回路と、を有し、
上記信号線駆動回路は、
２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、
上記出力回路は、
２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、
（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、
上記ｎ個の差動対段は、
第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、
上記差動対トランジスタに接続された電流源と、を含み、
上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、
一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、
他方のトランジスタの制御端子に出力電圧が帰還され、
上記能動負荷切り替え部は、
制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等のアクティブマトリクス型表示装置に適用可能な出力回路Ｍ信号線駆動回路および表示装置、並びにそれを用いた電子機器に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶表示装置などでは、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて表示セル（画素）毎に光強度を制御することによって画像を表示する。
近年、液晶表示装置の開発、性能の発展はめざましく、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
電子機器としては、テレビジョンや、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラなどが例示される。
【０００３】
図１は、一般的な液晶表示装置の概略構成を示す図である。
【０００４】
この液晶表示装置１は、図１に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２を有する。
液晶表示装置１は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）３、およびゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）４を有する。
【０００５】
有効表示部２には、図示しない液晶セルを含む複数の画素がマトリクス状に配列されている。
また、有効表示部２には、信号線駆動回路３、並びにゲート線駆動回路４により駆動される信号線およびゲート線（垂直走査線）がマトリクス状に配線されている。
【０００６】
そして、液晶表示装置においては、液晶分子の劣化を防止するために、液晶に電圧が交流の形態で印加される必要がある。一般的な液晶表示装置では、液晶に交流電圧（コモン電圧）を印加する、コモン一定駆動法またはコモン反転駆動法の、いわゆる極性反転動作法が採用される。
【０００７】
コモン一定駆動法では、対向電極の電圧を一定レベルに固定したままで、画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
【０００８】
コモン反転駆動法は、対向電極の電圧を高レベルと低レベルとの間で反転させながら画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する。
この場合、対向電極の電圧が高レベルのときに画素電極にはこの高レベルを基準として負の極性を有する電圧が印加され、対向電極の電圧が低レベルのときに画素電極にはこの低レベルの基準として正の極性を有する電圧が印加されることになる。
【０００９】
図２は、一般的な信号線駆動回路の構成例を示すブロック図である。
【００１０】
図２に示す信号線駆動回路３Ａは、高速インタフェース（Ｉ／Ｆ）回路３１、制御ロジック部３２、バイアス部３３、データラッチ３４、セレクタ回路３５、バッファアンプ部３６、および階調抵抗回路３７を有する。
この信号線駆動回路３Ａは、液晶パネル５のいわゆるソースドライバＩＣとして形成される。
【００１１】
信号線駆動回路３Ａにおいて、液晶パネル５への出力回路には、アナログバッファ部３６が用いられる。
高速Ｉ／Ｆ回路３１にて制御信号および画像データ信号を受け取り、制御ロジック部３２およびデータラッチ３４を経由して階調電圧のセレクタ回路３５に供給する。
セレクタ回路３５は、階調抵抗回路３７が発生する階調電圧の中から画像データと一致する所望のアナログ電圧のみを選択してバッファアンプ部３６に供給し、バッファアンプ部３６でインピーダンス変換して負荷を駆動する。
すなわち、信号線駆動回路３Ａの出力段はＤＡ変換機能を持っている。
【００１２】
図２のシステム構成からわかるように、セレクタやアナログバッファはチャネル（ＣＨ）数分必要になる。
液晶ドライバＩＣではコスト削減のためレイアウト面積の削減や低消費電力化、誤差特性の向上が課題となっている。
このため、階調電圧のセレクタ回路３５のビット数が大きい場合、ビットを上位／下位に分割することで小型化を実現する技術が使われている。
下位セレクタ３５−２は上位セレクタ３５−１で選択された２つの階調電圧を受け取り、これらの電圧を内分することですべての階調電圧を発生する。
【００１３】
このとき、下位セレクタ３５−２には下記の２つの事項が求められる。
第１は、多チャネル化による誤差が発生しないようにするため、電流を流すことなく２つの電圧を分圧できることである。
第２は、下位セレクタ３５−２に割り当てられたビット数に対応する分圧機能を持つことである。
【００１４】
これらの課題を解決する手段として、バッファアンプに下位セレクタ機能（ＤＡ変換機能）を内蔵する技術が提案されている（特許文献１，２参照）。
提案されている技術を以下に示す。
【００１５】
図３（Ａ）および（Ｂ）は、提案されている既存技術を概念的に示す図である。図３（Ａ）は特許文献１に開示された技術を、図３（Ｂ）は特許文献２に開示された技術を概念的に示している。
【００１６】
特許文献１に開示されたＤＡ変換器では、差動対ＡＭＰの入力を切り替えて重み付けを行う。
このＤＡ変換器では、差動対の入力を切り替えて２Ａ倍（Ａ＝１，２，…，ｎ−１）の重み付けを行う回路を内蔵している。
【００１７】
特許文献２に開示されたＤＡ変換器では、縦続接続型であり、非反転端子も入力とした差動対を複数使い、２段目は差動アンプへの接続と定義している。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００２−４３９４４号公報
【特許文献２】特開平０９−２３２９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
特許文献１に開示された技術では、上述したように、差動対の入力を切り替えて２Ａ倍（Ａ＝１，２，…，ｎ−１）の重み付けを行う回路を内蔵している。
したがって、分解能がｎビットの場合、差動対、入力切り替えスイッチがビット数に合わせて増加する。
仮にｎビットのとき、２のｎ乗の差動対が必要となり、回路面積が増大する。
さらに、差動対の数だけ電流源が必要となり、回路の消費電力が増大する。
【００２０】
特許文献２に開示された技術においても、特許文献１に開示された技術と同様の不利益がある。
【００２１】
本発明は、差動対数を削減でき、回路構成の増大、消費電流の増加を防止することができ、素子サイズ（レイアウト面積）の削減を図ることが可能な出力回路、信号線駆動回路および表示装置、並びにそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の第１の観点の出力回路は、２つの基準電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、上記ｎ個の差動対段は、第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、上記差動対トランジスタに接続された電流源と、を含み、上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、一方のトランジスタの制御端子に上記２つの基準電圧のうちの一方の基準電圧が供給され、他方のトランジスタの制御端子に出力電圧が帰還され、上記能動負荷切り替え部は、制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる。
【００２３】
本発明の第２の観点の信号線駆動回路は、２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、上記出力回路は、２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、上記ｎ個の差動対段は、第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、上記差動対トランジスタに接続された電流源と、を含み、上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、他方のトランジスタの制御端子に出力電圧が帰還され、上記能動負荷切り替え部は、制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる。
【００２４】
本発明の第３の観点の表示装置は、表示セルがマトリクス状に配置される表示部と、上記表示セルに接続される信号線に信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、上記出力回路は、２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、上記ｎ個の差動対段は、第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、上記差動対トランジスタに接続された電流源と、を含み、上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、他方のトランジスタの制御端子に出力電圧が帰還され、上記能動負荷切り替え部は、制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる。
【００２５】
本発明の第４の観点の電子機器は、表示装置を有し、上記表示装置は、表示セルがマトリクス状に配置される表示部と、上記表示セルに接続される信号線に信号電圧を供給する信号線駆動回路と、を有し、上記信号線駆動回路は、２つの階調電圧を分圧して出力電圧を得、当該出力電圧を、信号線を駆動する信号電圧として出力する出力回路を有し、上記出力回路は、２つの階調電圧のうちのいずれか一方が供給され、出力端子が共通に接続されたｎ（ｎは２以上の整数）個の差動対段と、（２ｎ−１）個の能動負荷を含み、当該能動負荷の上記各差動対段の上記出力端子への割り付けを選択的に切り替え可能な能動負荷切り替え部と、を有し、上記ｎ個の差動対段は、第１端子同士が接続された２つのトランジスタにより形成された差動対トランジスタと、上記差動対トランジスタに接続された電流源と、を含み、上記２つのトランジスタのうちの一方のトランジスタの第２端子が上記出力端子として他の差動対の一方のトランジスタの第２端子と接続され、一方のトランジスタの制御端子に上記２つの階調電圧のうちの一方の階調電圧が供給され、他方のトランジスタの制御端子に出力電圧が帰還され、上記能動負荷切り替え部は、制御信号に応じて、上記（２ｎ−１）個の能動負荷を、上記ｎ個の差動対段に対して重み付けして選択的に割り付けて分圧動作を行わせる。
【発明の効果】
【００２６】
本発明によれば、差動対数を削減でき、回路構成の増大、消費電流の増加を防止することができ、素子サイズ（レイアウト面積）の削減を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】一般的な液晶表示装置の概略構成を示す図である。
【図２】一般的な信号線駆動回路の構成例を示すブロック図である。
【図３】提案されている既存技術を概念的に示す図である。
【図４】本発明の実施形態に係る表示装置の構成例を示す図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
【図７】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第１の構成例を示す図である。
【図８】本実施形態に係る各差動対段の基本構成を説明するための図である。
【図９】図７のＤＡ変換機能部の具体的な構成例を示す回路図である。
【図１０】２ビットのＤＡ変換機能部の動作原理について説明するための図である。
【図１１】本実施形態に係る２ビットＤＡ変換機能部の制御信号の各コード（分圧比）に応じた回路接続状態と理論式を示す図である。
【図１２】比較例として示す固定の能動負荷を有する２ビットＤＡ変換機能部を示す回路図である。
【図１３】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第２の構成例を示す図である。
【図１４】図１３の３ビット以上に対応するｎビットＤＡ変換機能部の具体的な構成例を示す回路図である。
【図１５】図１３の３ビット以上に対応するｎビットＤＡ変換機能部のより具体的な構成例を示す回路図である。
【図１６】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第３の構成例を示す図である。
【図１７】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第４の構成例を示す図である。
【図１８】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第５の構成例を示す図である。
【図１９】本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第６の構成例を示す図である。
【図２０】本実施形態が適用されるテレビを示す斜視図である。
【図２１】本実施形態が適用されるデジタルカメラを示す斜視図である。
【図２２】本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図２３】本実施形態が適用されるビデオカメラを示す斜視図である。
【図２４】本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
なお、説明は以下の順序で行う。
１．表示装置の構成例
２．信号線駆動回路の構成例
３．ＤＡ変換機能部の第１の構成例（分解能が２ビットの場合）
４．ＤＡ変換機能部の第２の構成例（分解能がｎビット以上の場合）
５．ＤＡ変換機能部の第３の構成例（分解能が４ビットの場合）
６．ＤＡ変換機能部の第４の構成例（分解能がｎビット以上の場合）
７．ＤＡ変換機能部の第５の構成例（分解能がｎビット以上の場合）
８．ＤＡ変換機能部の第６の構成例（分解能がｎビット以上の場合）
９．電子機器の構成例
【００２９】
＜１．表示装置の構成例＞
図４は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００３０】
この液晶表示装置１００は、図４に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１１０を有する。
液晶表示装置１００は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０を有する。
液晶表示装置１００は、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。
【００３１】
以下、本実施形態の液晶表示装置１００の各構成要素の構成並びに機能について順を追って説明する。
【００３２】
有効表示部（以下、単に表示部という）１１０は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。
【００３３】
図５は、表示部１１０の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
【００３４】
図５において、表示部１１０には、ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、信号線（データ線）…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線されている。そしてゲート線および信号線の交点部分に単位画素１１３が配置されている。
【００３５】
単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ（Thin Film Transistor）、液晶セルＬＣおよび保持容量Ｃｓを有する。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００３６】
薄膜トランジスタＴＦＴは、ゲート電極がゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極が信号線…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００３７】
ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図４に示すゲート線駆動回路１３０の対応する行の各出力端にそれぞれ接続される。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることにより垂直走査を行う。
【００３８】
また、表示部１１０において、たとえば、信号線…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図４に示す信号線駆動回路１２０の対応する列の各出力端に接続される。
【００３９】
信号線駆動回路１２０は、駆動レベルに応じたレベルに変換された信号線を駆動するための駆動データを階調電圧に応じてデジタルデータからアナログデータに変換し、アナログ駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する機能を有する。
さらに、信号線駆動回路１２０は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。
【００４０】
データ処理回路１４０は、たとえば外部より入力されたパラレルのデータのレベルを所定レベルにシフトするレベルシフタを含む。
データ処理回路１４０は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。
【００４１】
以下、本実施形態に係る信号線駆動回路１２０の構成および機能について具体的に説明する。
【００４２】
＜２．信号線駆動回路の構成例＞
図６は、本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
【００４３】
図６に示す信号線駆動回路１２０は、高速インタフェース（Ｉ／Ｆ）部１２１、制御ロジック部１２２、およびバイアス部１２３を有する。
信号線駆動回路１２０は、データラッチ１２４、上位セレクタ１２５、下位セレクタ機能内蔵バッファアンプ部１２６、および階調抵抗回路１２７を有する。
バッファアンプ部１２６により出力回路が構成される。
【００４４】
制御ロジック部１２２は、高速インタフェース部１２１により入力された制御データに基づいて、データラッチ１２４に高速インタフェース部１２１により入力した画像データをラッチするように制御する。
制御ロジック部１２２は、バッファアンプ部１２６の出力段アンプのバイアス状態を制御する。
【００４５】
バイアス部１２３は、制御ロジック部１２２の制御の下、バッファアンプ部１２６の出力段アンプのバイアス信号を選択的に出力する。
【００４６】
データラッチ１２４は、制御ロジック部１２２の制御の下、高速インタフェース部１２１により入力した画像データをラッチする。
データラッチ１２４にラッチされた画像データは、信号線を駆動するための駆動データとして用いられる。
【００４７】
上位セレクタ１２５は、階調抵抗回路１２７により供給される基準電圧としての階調電圧のなかからデータラッチ１２４にラッチされた画像データと一致する所望の階調電圧を選択して、選択した２つの階調電圧をバッファアンプ部１２６に供給する。
階調電圧は基準電圧に相当する。
【００４８】
バッファアンプ部１２６は、上位セレクタ１２５で選択された２つの階調電圧を制御信号に応じて能動負荷を切り替えて分圧し、全ての階調電圧を発生する。
バッファアンプ部１２６は、画像（駆動）データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含む。
バッファアンプ部１２６は、各ＤＡＣによる駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する機能を有する。
バッファアンプ部１２６は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
【００４９】
実際には、バッファアンプ部１２６のチャネル数ｎは数１００以上あり、これらのチャネルに対応する信号線が駆動される。
【００５０】
本実施形態のバッファアンプ部１２６は、ｎビットのＤＡ変換機能を内蔵している。ただし、ｎは２以上の整数である。
このｎビットのＤＡ変換機能部は、基本的に、ｎ個、好適には２個、または３個の差動段と、切り替え機能を有する２ｎ−１個の能動負荷と、出力バッファを含んで構成される。
【００５１】
本実施形態のＤＡ変換機能部は、好適には２個の差動対もしくは２個の差動対と１つの（２ｎ−１−２）倍に重み付けした差動対とべき乗に重み付けした能動負荷をデジタルデータに応じて切り替えて重み付けする制御を付加する機能を有する。
これにより、本実施形態のＤＡ変換機能部は、ｎビットのとき、２のｎ乗個の差動対を必要とすることなく、差動対のバイアス電流源を削減し、消費電力を削減しつつ、２つの基準電圧を分圧することが可能となっている。
【００５２】
本実施形態において、具体的には、以下の手法でレイアウト面積の削減をしつつ、２のｎ乗個の差動対を必要とすることなく、差動対のバイアス電流源を削減し、消費電力を削減している。
【００５３】
［２ビットの場合］
本実施形態のＤＡ変換機能部は、２ビットの場合、２つの同サイズの差動対と２つの能動負荷、能動負荷切り替えスイッチで分圧状態に応じて能動負荷の接続を切り替えることで分圧動作を実現可能に構成される。
【００５４】
［３ビット以上の場合］
この場合、本ＤＡ変換機能部は、２つの同サイズの差動対段と１つの（２ｎ−１−２）倍に重み付けした差動対段、計３個と、２ｎ−１個の能動負荷、能動負荷切り替えスイッチで分圧状態に応じて能動負荷の接続を切り替えることで分圧動作を実現可能に構成される。
【００５５】
［出力レンジが半分でｎビット動作を行う場合］
この場合、本ＤＡ変換機能部は、２つの同サイズの差動対と２ｎ−１個に重み付けした能動負荷、能動負荷切り替えスイッチで分圧動作を実現可能に構成される。
【００５６】
ただし、本ＤＡ変換機能部は、４ビット以上のｎビットの場合にｎ個の差動対を用いて構成することも可能である。
この場合も、既存技術に比較して、ビット数が増加しても、差動対の数を抑えることができるため、小面積化、低消費電力化を実現することが可能である。
【００５７】
以下、本実施形態のバッファアンプ部１２６に内蔵されるＤＡ変換機能部の複数の具体的な構成例について説明する。
【００５８】
＜３．ＤＡ変換機能部の第１の構成例（２ビットの場合）＞
本第１の構成例はｎ＝２、すなわち分解能が２ビットの場合である。
図７は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第１の構成例を示す図である。
以下の説明では、バッファアンプ部１２６のＤＡ変換機能部に符号２００を付して説明する。
【００５９】
ＤＡ変換機能部２００は、第１の差動対段２１０、第２の差動対段２２０、能動負荷切り替え部２３０、および出力バッファ２４０を有する。
ＤＡ変換機能部２００は、一方の基準電圧としての階調電圧Ｖｉｎ１を入力する第１の入力端子ＴＩ１、他方の基準電圧としての階調電圧Ｖｉｎ２を入力する第２の入力端子ＴＩ２、および出力端子ＴＯ１を有する。
【００６０】
第１の差動対段２１０は、反転入力端子（−）が階調電圧Ｖｉｎ１の入力端子ＴＩ１に接続され、非反転入力端子（＋）が出力電圧Ｖｏｕｔの出力端子ＴＯ１、すなわち出力バッファ２４０の出力に接続されている。
【００６１】
第２の差動対段２２０は、反転入力端子（−）が階調電圧Ｖｉｎ２の入力端子ＴＩ２に接続され、非反転入力端子（＋）が出力電圧Ｖｏｕｔの出力端子ＴＯ１、すなわち出力バッファ２４０の出力に接続されている。
【００６２】
図８は、本実施形態に係る各差動対段の基本構成を説明するための図である。
【００６３】
本実施形態においては、差動対段ＤＦＳを台形の記号で表しており、ｍ×ｇｍのトランスコンダクタンスを持ち、Ｉｓｓはそれぞれの差動対のテール電流源と仮定する。
【００６４】
差動対段ＤＦＳは、第１端子としてのソース同士が接続された２つのｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２により形成された差動対トランジスタＤＴＲ、およびソース同士に接続点に接続されたテール電流源ＩＳＳにより形成される。
なお、本実施形態においては、第１端子がソース、第２端子がドレイン、制御端子がゲートに相当する。
そして、たとえば一方のＮＭＯＳトランジスタＮＴ１のゲートに階調電圧Ｖｉｎ１またはＶｉｎ２が供給され、他方のＮＭＯＳトランジスタＮＴ２のゲートに出力電圧Ｖｏｕｔが供給される。
【００６５】
第１の差動対段２１０と第２の差動対段２２０は、出力端子が共通に接続されている。
そして、第１の差動対段２１０および第２の差動対段２２０の出力端子は、能動負荷切り替え部２３０の能動負荷が重み付けされて選択的に割り付けて接続される。
【００６６】
能動負荷切り替え部２３０は、（２ｎ−１）個の能動負荷および切り替えスイッチを含み、これら能動負荷を第１の差動対段２１０および第２の差動対段２２０に対して重み付けして選択的に割り付けて分圧動作を行わせる機能を有する。
この例では、ｎ＝２であることから、能動負荷の数は２個である。
能動負荷切り替え部２３０は、分圧の制御信号ＣＴＬに応じて、２個の能動負荷の第１の差動対段２１０および第２の差動対段２２０に対して重み付けして選択的に割り付けて分圧動作を行わせる。
【００６７】
図９は、図７のＤＡ変換機能部の具体的な構成例を示す回路図である。
【００６８】
第１の差動対段２１０は、第１のＮＭＯＳトランジスタＮＴ２１１、第２のＮＭＯＳトランジスタＮＴ２１２、および第１の電流源Ｉ２１１を含んで構成されている。
第１のＮＭＯＳトランジスタＮＴ２１１が一方のトランジスタに相当し、第２のＮＭＯＳトランジスタＮＴ２１２が他方のトランジスタに相当する。
第１のＮＭＯＳトランジスタＮＴ２１１のソースと第２のＮＭＯＳトランジスタＮＴ２１２のソースが接続されて第１の差動対トランジスタＤＴＲ２１１が形成されている。
第１のＮＭＯＳトランジスタＮＴ２１１および第２のＮＭＯＳトランジスタＮＴ２１２のソース同士の接続点が第１の電流源Ｉ２１１に接続されている。第１の電流源Ｉ２１１は基準電圧ＶＳＳの供給ラインＬＶＳＳに接続されている。
第１のＮＭＯＳトランジスタＮＴ２１１のドレインが出力端子を形成し、このドレインと２個の能動負荷との接続ノードＮＤ２１１が出力バッファ２４０の入力端子に接続されている。
そして、第２のＮＭＯＳトランジスタＮＴ２１２のドレインには能動負荷の基準負荷側に接続されている。
後述するように、能動負荷切り替え部２３０においては、基準負荷とスイッチを介して能動負荷とが接続するように制御されるとカレントミラー回路が形成される。
第１のＮＭＯＳトランジスタＮＴ２１１のゲートにより反転入力端子（−）が形成され、このゲートは階調電圧Ｖｉｎ１の入力端子ＴＩ１に接続されている。
第２のＮＭＯＳトランジスタＮＴ２１２のゲートにより非転入力端子（＋）が形成され、このゲートは出力電圧Ｖｏｕｔの出力端子ＴＯ１に接続されている。
【００６９】
第２の差動対段２２０は、第３のＮＭＯＳトランジスタＮＴ２２１、第４のＮＭＯＳトランジスタＮＴ２２２、および第２の電流源Ｉ２２１を含んで構成されている。
第３のＮＭＯＳトランジスタＮＴ２２１が一方のトランジスタに相当し、第４のＮＭＯＳトランジスタＮＴ２２２が他方のトランジスタに相当する。
第３のＮＭＯＳトランジスタＮＴ２２１のソースと第４のＮＭＯＳトランジスタＮＴ２２２のソースが接続されて第２の差動対トランジスタＤＴＲ２２１が形成されている。
第３のＮＭＯＳトランジスタＮＴ２２１および第４のＮＭＯＳトランジスタＮＴ２２２のソース同士の接続点が第２の電流源Ｉ２２１に接続されている。第２の電流源Ｉ２２１は基準電圧ＶＳＳの供給ラインＬＶＳＳに接続されている。
第３のＮＭＯＳトランジスタＮＴ２２１のドレインが出力端子を形成している。
このドレインが２個の能動負荷と第１のＮＭＯＳトランジスタＮＴ２１１のドレインとの接続ノードＮＤ２１１および出力バッファ２４０の入力端子に接続されている。その接続点により接続ノードＮＤ２２１が形成されている。
そして、第４のＮＭＯＳトランジスタＮＴ２２２のドレインには能動負荷の基準負荷側に接続されている。その接続点により接続ノードＮＤ２２２が形成されている。
能動負荷切り替え部２３０においては、基準負荷とスイッチを介して能動負荷とが接続するように制御されるとカレントミラー回路が形成される。
第３のＮＭＯＳトランジスタＮＴ２２１のゲートにより反転入力端子（−）が形成され、このゲートは階調電圧Ｖｉｎ２の入力端子ＴＩ２に接続されている。
第４のＮＭＯＳトランジスタＮＴ２２２のゲートにより非転入力端子（＋）が形成され、このゲートは出力電圧Ｖｏｕｔの出力端子ＴＯ１に接続されている。
【００７０】
能動負荷切り替え部２３０は、能動負荷部２３１および切り替えスイッチ部２３２を有する。
能動負荷部２３１は、２個の基準負荷ＲＬＤ１，ＲＬＤ２に関連する２個の能動負荷ＡＬＤ１，ＡＬＤ２を有する。
切り替えスイッチ部２３２は、２個のスイッチＳＷ２３１−１，ＳＷ２３１−２を有する。
２個の能動負荷ＡＬＤ１，ＡＬＤ２、および２個の基準負荷ＲＬＤ１，ＲＬＤ２はｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２３１−１，ＰＴ２３１−２、ＰＴ２３２−１、ＰＴ２３２−２により形成されている。
【００７１】
能動負荷ＡＬＤ１としてのＰＭＯＳトランジスタＰＴ２３１−１は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが第１の差動対段２１０のノードＮＤ２１１および第２の差動対段２２０のノードＮＤ２２１に接続されている。ＰＭＯＳトランジスタＰＴ２３１−１のゲートがスイッチＳＷ２３１−１に接続されている。
【００７２】
基準負荷ＲＬＤ１としてのＰＭＯＳトランジスタＰＴ２３２−１は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが自身のゲートおよび第１の差動対段２１０のＮＭＯＳトランジスタＮＴ２１２のドレインに接続されている。その接続点によりノードＮＤ２１２が形成されている。
このように、ＰＭＯＳトランジスタＰＴ２３２−１はダイオード接続されている。
ＰＭＯＳトランジスタＰＴ２３２−１のゲートとドレインの接続ノードＮＤ２１２がスイッチＳＷ２３１−１に接続されている。
【００７３】
基準負荷ＲＬＤ２としてのＰＭＯＳトランジスタＰＴ２３２−２は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが第２の差動対段２２０のＮＭＯＳトランジスタＮＴ２２２のドレインに接続されている。その接続点によりノードＮＤ２２２が形成されている。
このように、ＰＭＯＳトランジスタＰＴ２３２−２はダイオード接続されている。
ＰＭＯＳトランジスタＰＴ２３２−２のゲートとドレインの接続ノードＮＤ２２２がスイッチＳＷ２３１−２に接続されている。
【００７４】
スイッチＳＷ２３１−１は、端子ｘがＰＭＯＳトランジスタＰＴ２３１−１のゲートに接続され、端子ｙが第１の差動対段２１０のノードＮＤ２１２に接続され、端子ｚが第２の差動対段２２０のノードＮＤ２２２に接続されている。
【００７５】
スイッチＳＷ２３１−２は、端子ｘがＰＭＯＳトランジスタＰＴ２３１−２のゲートに接続され、端子ｙが第２の差動対段２２０のノードＮＤ２２２に接続され、端子ｚが第１の差動対段２１０のノードＮＤ２１２に接続されている。
【００７６】
スイッチＳＷ２３１−１およびＳＷ２３１−２は、分圧を制御する２ビットの制御信号ＣＴＬの設定値に応じて、能動負荷ＡＬＤ１，ＡＬＤ２の第１の差動対段２１０および第２の差動対段２２０への重み付けによる割り付け制御を行う。
【００７７】
制御信号ＣＴＬが（０，０）の場合、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１が接続され第１のカレントミラー回路が形成され、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ２が接続されて第２のカレントミラー回路が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１が割り当てられ、第２の差動対段２２０に能動負荷ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（０，０）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは１：１で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０と第２の差動対段２２０に均等に割り当てられて分圧動作が行われる。
【００７８】
制御信号ＣＴＬが（０，１）の場合、スイッチＳＷ２３１−１では端子ｘと端子ｚが接続され、スイッチＳＷ２３２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ１，ＡＬＤ２が接続されて第２のカレントミラー回路が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられず、第２の差動対段２２０に全て（２個）の能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（０，１）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは０：２で、能動負荷ＡＬＤ１とＡＬＤ２が第２の差動対段２２０に割り当てられて分圧動作が行われる。
【００７９】
制御信号ＣＴＬが（１，０）の場合、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１が接続され第１のカレントミラー回路が形成され、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ２が接続されて第２のカレントミラー回路が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１が割り当てられ、第２の差動対段２２０に能動負荷ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（１，０）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは１：１で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０と第２の差動対段２２０に均等に割り当てられて分圧動作が行われる。
【００８０】
制御信号ＣＴＬが（１，１）の場合、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｚに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１，ＡＬＤ２が接続されて第１のカレントミラー回路が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられず、第１の差動対段２１０に全て（２個）の能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（１，１）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは２：０で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０に割り当てられて分圧動作が行われる。
【００８１】
次に、上記構成による２ビットのＤＡ変換機能部２００の動作原理について説明する。
図１０は、２ビットのＤＡ変換機能部２００の動作原理について説明するための図である。
【００８２】
ＤＡ変換機能部２００は、上述したように、２つの差動対段２１０，２２０と、切替機能を持つ能動負荷切り替え部２３０、および出力バッファ２４０を含んで構成されている。
図１０においても、差動対は台形の記号で表しており、ｍ×ｇｍのトランスコンダクタンスを持ち、Ｉｓｓはそれぞれの差動対のテール電流源と仮定する。
以下にＤＡ変換の原理を示す。
【００８３】
差動対段の能動負荷について注目する。
能動負荷の大きさを分圧状態に応じて階調電圧（基準電圧）Ｖｉｎ１で決まる電流をａ倍、階調電圧（基準電圧）Ｖｉｎ２で決まる電流をｂ倍にすることで分圧動作を実現する。
この重み付けはカレントミラーのミラー比で容易に実現することができる。
２ビットの場合、能動負荷ＡＬＤ１，ＡＬＤ２を形成するトランジスタの倍数を０，１，２に変更できるようにして重み付け係数ａ、ｂを実現している。
各差動対段が平衡状態となっているとき、入力トランジスタの各ｇｍが一定として、差動対段の出力ノードＡ（ＮＤ２１１，ＮＤ２２１）における各トランジスタの電流は以下のようになる。
【００８４】
【数１】
2011013491.tif 000003
【００８５】
上記の式から差動対段の出力ノードの接点方程式を導くと次のようになる
【００８６】
［数２］
Ｉ０−Ｉ１−Ｉ２＝０    ・・・（２）
【００８７】
この式を、出力電圧Ｖｏｕｔについて解くと、次式が得られる。
【００８８】
【数３】
2011013491.tif 000004
【００８９】
式（３）において、第１項は同相成分（ＤＣオフセット）、第２項は差動成分の分圧機能を示す項である。
このとき第１項をゼロとするための条件は、ｂ＝２―ａである。
これは、能動負荷ＡＬＤのトランジスタを２個用意し、第１の差動対段２１０の能動負荷を１個、第２の差動対段２２０に残りの能動負荷を接続することと等価である。
この条件を満たすとき、Ｉｓｓによる同相電圧は発生しないため、出力電圧Ｖｏｕｔは以下の式のように表される。
【００９０】
【数４】
2011013491.tif 000005
【００９１】
この式は、能動負荷の重みつけにより階調電圧Ｖｉｎ１と階調電圧Ｖｉｎ２の電位差を分圧できることを意味する。
【００９２】
図１１は、本実施形態に係る２ビットＤＡ変換機能部の制御信号の各コード（分圧比）に応じた回路接続状態と理論式を示す図である。
【００９３】
本実施形態に係る２ビットＤＡ変換機能部は、出力する分圧比に応じて能動負荷に重み付けをするという特徴がある。
表１に、本実施形態に係るＤＡ変換機能部の２ビットの場合の具体的分圧動作状態と、出力電圧計算式を示す。
【００９４】
【表１】
2011013491.tif 000006
【００９５】
制御信号ＣＴＬが（０，０）の場合、分圧動作はＶｉｎ１＝Ｖｉｎ２である。この場合、重み付け係数ａ＝１、ｂ＝１となる。
この条件下では、上述したように、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１が接続され第１のカレントミラー回路ＣＲ１が形成される。同様に、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ２が接続されて第２のカレントミラー回路ＣＲ２が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１が割り当てられ、第２の差動対段２２０に能動負荷ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（０，０）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは１：１で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０と第２の差動対段２２０に均等に割り当てられて分圧動作が行われる。
このとき、出力電圧ＶｏｕＴ＝Ｖｉｎ１＝Ｖｉｎ２となる。
【００９６】
制御信号ＣＴＬが（０，１）の場合、分圧動作は１／４である。この場合、重み付け係数ａ＝０、ｂ＝２となる。
この条件下では、上述したように、スイッチＳＷ２３１−１では端子ｘと端子ｚが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ１，ＡＬＤ２が接続されて第２のカレントミラー回路ＣＲ２が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられず、第２の差動対段２２０に全て（２個）の能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（０，１）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは０：２で、能動負荷ＡＬＤ１とＡＬＤ２が第２の差動対段２２０に割り当てられて分圧動作が行われる。
このとき、出力電圧Ｖｏｕｔ＝（Ｖｉｎ１＋３Ｖｉｎ２）／４となる。
【００９７】
制御信号ＣＴＬが（１，０）の場合、分圧動作は２／４である。この場合、重み付け係数ａ＝１、ｂ＝１となる。
この条件下では、上述したように、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｙに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１が接続され第１のカレントミラー回路ＣＲ１が形成される。同様に、スイッチＳＷ２３１−２を介して基準負荷ＲＬＤ２と能動負荷ＡＬＤ２が接続されて第２のカレントミラー回路ＣＲ２が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１が割り当てられ、第２の差動対段２２０に能動負荷ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（１，０）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは１：１で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０と第２の差動対段２２０に均等に割り当てられて分圧動作が行われる。
このとき、出力電圧Ｖｏｕｔ＝（Ｖｉｎ１＋Ｖｉｎ２）／２となる。
【００９８】
制御信号ＣＴＬが（１，１）の場合、分圧動作は２／４である。この場合、重み付け係数ａ＝２、ｂ＝０となる。
この条件下では、上述したように、スイッチＳＷ２３１−１では端子ｘと端子ｙが接続され、スイッチＳＷ２３１−２では端子ｘが端子ｚに接続されるように切り替えが行われる。
これにより、スイッチＳＷ２３１−１を介して基準負荷ＲＬＤ１と能動負荷ＡＬＤ１，ＡＬＤ２が接続されて第１のカレントミラー回路ＣＲ１が形成される。
この場合、第１の差動対段２１０に能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられず、第１の差動対段２１０に全て（２個）の能動負荷ＡＬＤ１，ＡＬＤ２が割り当てられる。
すなわち、制御信号ＣＴＬが（１，１）の場合、第１の差動対段２１０と第２の差動対段２２０に対する重み付けは２：０で、能動負荷ＡＬＤ１とＡＬＤ２が第１の差動対段２１０に割り当てられて分圧動作が行われる。
このとき、出力電圧Ｖｏｕｔ＝（３Ｖｉｎ１＋Ｖｉｎ２）／４となる。
【００９９】
図１１からわかるように、分圧機能を実現するための重み付け係数ａは、差動対の能動負荷のゲート電圧を切り替えることで容易に実現することが可能である。
以上の原理に基づいて具現化したものが図９に示す２ビットＤＡ変換機能部２００の回路構成例である。
【０１００】
図１２は、比較例として示す固定の能動負荷を有する２ビットＤＡ変換機能部を示す回路図である。
【０１０１】
この場合、入力端子は階調電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３用に３つの入力端子ＴＩ１，ＴＩ２，ＴＩ３を設ける必要がある。
図１２中の差動対段の動作として、能動負荷に流れる電流値が等しくなる時、平衡状態となる。
平衡状態で全ての入力トランジスタのｇｍが等しいとき、各能動負荷に流れる電流より以下の式が導出される。
【０１０２】
【数５】
2011013491.tif 000007
【０１０３】
このように、比較例においては、階調電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３を出力すべき分圧比に応じて重み付けすることでＤＡ変換動作を実現している。
このとき、比較例の回路ではビット数に応じて差動対，入力端子が増加する。このため回路面積の増加、消費電流の増加等の影響が起こる。
これに対し、本実施形態に係るＤＡ変換機能部２００は、レイアウト面積の削減をしつつ、比較例これらの課題を一挙に解決することができる。
【０１０４】
＜４．ＤＡ変換機能部の第２の構成例（ｎビット以上の場合）＞
本第２の構成例はｎビット以上の場合である。
図１３は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第２の構成例を示す図である。
【０１０５】
本第２の構成例のＤＡ変換機能部２００Ａが第１の構成例のＤＡ変換機能部２００と異なる点は、ｎビット以上の場合に対応するために、第３の差動対段２５０を配置したことにある。
本ＤＡ変換機能部２００Ａは、２つの同サイズの差動対段と１つの（２ｎ−１−２）倍に重み付けした差動対段、計３個と、２ｎ−１個の能動負荷、能動負荷切り替えスイッチで分圧状態に応じて能動負荷の接続を切り替えることで分圧動作を実現可能に構成される。
【０１０６】
すなわち、ＤＡ変換機能部２００Ａは、第１の差動対段２１０、第２の差動対段２２０、能動負荷切り替え部２３０Ａ、出力バッファ２４０、および第３の差動対段２５０を有する。
ＤＡ変換機能部２００Ａは、基準電圧としての階調電圧Ｖｉｎ１を入力する第１の入力端子ＴＩ１、基準電圧としての階調電圧Ｖｉｎ２を入力する第２の入力端子ＴＩ２、および出力端子ＴＯ１を有する。
【０１０７】
第１の差動対段２１０は、反転入力端子（−）が階調電圧Ｖｉｎ１の入力端子ＴＩ１に接続され、非反転入力端子（＋）が出力電圧Ｖｏｕｔの出力端子ＴＯ１、すなわち出力バッファ２４０の出力に接続されている。
【０１０８】
第２の差動対段２２０は、反転入力端子（−）が階調電圧Ｖｉｎ２の入力端子ＴＩ２に接続され、非反転入力端子（＋）が出力電圧Ｖｏｕｔの出力端子ＴＯ１、すなわち出力バッファ２４０の出力に接続されている。
【０１０９】
第３の差動対段２５０は、反転入力端子（−）が階調電圧Ｖｉｎ２の入力端子ＴＩ２に接続され、非反転入力端子（＋）が出力電圧Ｖｏｕｔの出力端子ＴＯ１、すなわち出力バッファ２４０の出力に接続されている。
【０１１０】
図１４は、図１３の３ビット以上に対応するｎビットＤＡ変換機能部の構成例を示す回路図である。
図１５は、図１３の３ビット以上に対応するｎビットＤＡ変換機能部のより具体的な構成例を示す回路図である。
ここでは図９のＤＡ変換機能部２００と異なる構成部分について説明する。
【０１１１】
図１４および図１５のｎビットＤＡ変換機能部２００Ａは、入力切り替えスイッチ部２６０を有する。
入力切り替えスイッチ部２６０は、後で詳述するように、重み付け係数ａのとる値が０≦ａ≦２ｎ−１のため、１／２分圧以上の場合は入力階調電圧Ｖｉｎ１とＶｉｎ２の接続を入れ替えることで対応するために配置されている。
入力切り替えスイッチ部２６０の出力側には電圧供給端子ＴＩ３，ＴＩ４が形成されている。
【０１１２】
第３の差動対段２５０は、第５のＮＭＯＳトランジスタＮＴ２５１、第６のＮＭＯＳトランジスタＮＴ２５２、および電流源Ｉ２５１を含んで構成されている。
そして、第３の差動対段２５０には、基準電源ではなく負荷２５１（ＬＤ１）が接続されている。
第５のＮＭＯＳトランジスタＮＴ２５１が一方のトランジスタに相当し、第６のＮＭＯＳトランジスタＮＴ２５２が他方のトランジスタに相当する。
第５のＮＭＯＳトランジスタＮＴ２５１のソースと第６のＮＭＯＳトランジスタＮＴ２５２のソースが接続されて第３の差動対トランジスタＤＴＲ２５１が形成されている。
第５のＮＭＯＳトランジスタＮＴ２５１および第６のＮＭＯＳトランジスタＮＴ２５２のソース同士の接続点が第３の電流源Ｉ２５１に接続されている。第３の電流源Ｉ２５１は基準電圧ＶＳＳの供給ラインＬＶＳＳに接続されている。
第５のＮＭＯＳトランジスタＮＴ２５１のドレインが出力端子を形成している。
このドレインがｎ個の能動負荷と第１および第３のＮＭＯＳトランジスタＮＴ２１１，ＮＴ２２１のドレインとの接続ノードＮＤ２１１、ＮＤ２２２および出力バッファ２４０の入力端子に接続されている。その接続点により接続ノードＮＤ２５１が形成されている。
そして、第６のＮＭＯＳトランジスタＮＴ２５２のドレインに負荷２５１（ＬＤ１）が接続されている。
第５のＮＭＯＳトランジスタＮＴ２５１のゲートにより反転入力端子（−）が形成され、このゲートは入力切り替えスイッチ部２６０の出力側の端子ＴＩ４に接続されている。この端子ＴＩ４は、入力切り替えスイッチ部２６０を介しての階調電圧Ｖｉｎ２の入力端子ＴＩ２または階調電圧Ｖｉｎ１の入力端子ＴＩ１に接続されている。
第６のＮＭＯＳトランジスタＮＴ２５２のゲートにより非転入力端子（＋）が形成され、このゲートは出力電圧Ｖｏｕｔの出力端子ＴＯ１に接続されている。
【０１１３】
第３の差動対段２５０に接続される負荷２５１（ＬＤ１）は、たとえば図１５に示すように、ゲートとドレインをショートしたダイオード接続のＰＭＯＳトランジスタＰＴ２５１により形成される。
ただし、負荷２５１は、ＭＯＳをダイオード接続したものに限らず、抵抗などを接続し、または電源にショートするように形成することも可能である。
【０１１４】
能動負荷切り替え部２３０Ａは、能動負荷部２３１Ａおよび切り替えスイッチ部２３２Ａを有する。
能動負荷部２３１Ａは、２個の基準負荷ＲＬＤ１，ＲＬＤ２に関連する（２ｎ−１）個の能動負荷ＡＬＤ１〜ＡＬＤ（２ｎ−１）を有する。
切り替えスイッチ部２３２Ａは、（２ｎ−１）個の切り替えスイッチＳＷ２３１−１，ＳＷ２３１−（２ｎ−１）を有する。
（２ｎ−１）個の能動負荷ＡＬＤ１〜ＡＬＤ（２ｎ−１）は、ＰＭＯＳトランジスタＰＴ２３１−１〜ＰＴ２３１−（２ｎ−１）により形成されている。
【０１１５】
能動負荷ＡＬＤ１としてのＰＭＯＳトランジスタＰＴ２３１−１は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが第１の差動対段２１０のノードＮＤ２１１および第２の差動対段２２０のノードＮＤ２２１に接続されている。ＰＭＯＳトランジスタＰＴ２３１−１のゲートがスイッチＳＷ２３１−１に接続されている。
【０１１６】
同様に、能動負荷ＡＬＤ（２ｎ−１−１）としてのＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１−１）は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１−１）は、ドレインが第１の差動対段２１０のノードＮＤ２１１および第２の差動対段２２０のノードＮＤ２２１に接続されている。ＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１−１）のゲートがスイッチＳＷ２３１−（２ｎ−１−１）に接続されている。
【０１１７】
能動負荷ＡＬＤ（２ｎ−１）としてのＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１）は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１）は、ドレインが第１の差動対段２１０のノードＮＤ２１１および第２の差動対段２２０のノードＮＤ２２１に接続されている。ＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１）のゲートがスイッチＳＷ２３１−（２ｎ−１）に接続されている。
【０１１８】
スイッチＳＷ２３１−１は、端子ｘがＰＭＯＳトランジスタＰＴ２３１−１のゲートに接続され、端子ｙが第１の差動対段２１０のノードＮＤ２１２に接続され、端子ｚが第２の差動対段２２０のノードＮＤ２２２に接続されている。
【０１１９】
スイッチＳＷ２３１−（２ｎ−１−１）は、端子ｘがＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１−１）のゲートに接続され、端子ｙが第１の差動対段２１０のノードＮＤ２１２に接続され、端子ｚが第２の差動対段２２０のノードＮＤ２２２に接続されている。
【０１２０】
スイッチＳＷ２３１−（２ｎ−１）は、端子ｘがＰＭＯＳトランジスタＰＴ２３１−（２ｎ−１）のゲートに接続され、端子ｙが第１の差動対段２１０のノードＮＤ２１２に接続され、端子ｚが第２の差動対段２２０のノードＮＤ２２２に接続されている。
【０１２１】
入力切り替えスイッチ部２６０は、スイッチＳＷ２６１、ＳＷ２６２、ＳＷ２６３、およびＳＷ２６４を有する。
スイッチＳＷ２６１は、端子ｘが入力端子ＴＩ１に接続され、端子ｙが端子ＴＩ３に接続されている。
スイッチＳＷ２６２は、端子ｘが入力端子ＴＩ２に接続され、端子ｙが端子ＴＩ４に接続されている。
スイッチＳＷ２６３は、端子ｘが入力端子ＴＩ１に接続され、端子ｙが端子ＴＩ４に接続されている。
スイッチＳＷ２６４は、端子ｘが入力端子ＴＩ２に接続され、端子ｙが端子ＴＩ３に接続されている。
【０１２２】
入力切り替えスイッチ部２６０は、分圧比が１／２ｎ〜１／２までは、スイッチＳＷ２６１、ＳＷ２６２がオン状態に保持され、スイッチＳＷ２６３、ＳＷ２６４がオフ状態に保持される。
入力切り替えスイッチ部２６０は、分圧比が［（（２ｎ／２）＋１）／２ｎ〜（２ｎ−１）／２ｎ］までは、スイッチＳＷ２６１、ＳＷ２６２がオン状態に保持され、スイッチＳＷ２６３、ＳＷ２６４がオフ状態に保持される。
【０１２３】
また、端子ＴＩ３は、第１の差動対段２１０の反転入力端子（−）、すなわち、ＮＭＯＳトランジスタＮＴ２１１のゲートに接続されている。
また、端子ＴＩ４は、第２の差動対段２２０および第３の差動対段２５０の反転入力端子（−）、すなわち、第３のＮＭＯＳトランジスタＮＴ２２１および第５のＮＭＯＳトランジスタＮＴ２５１のゲートに接続されている。
【０１２４】
次に、上記構成を有する３ビット以上のＤＡ変換機能部２００Ａの動作原理について説明する。
【０１２５】
本ＤＡ変換機能部２００Ａは、２つの同サイズの差動対段と１つの（２ｎ−１−２）倍に重み付けした差動対段、計３個と、２ｎ−１個の能動負荷、能動負荷切り替えスイッチで分圧状態に応じて能動負荷の接続を切り替えることで分圧動作を実現可能に構成される。
２ビットの場合と同様に能動負荷の大きさを分圧状態に応じて階調電圧（基準電圧）Ｖｉｎ１で決まる電流をａ倍、階調電圧（基準電圧）Ｖｉｎ２で決まる電流をｂ倍にすることで分圧動作を実現する。
動作の式は以下の式（６）に示すとおりである。
【０１２６】
【数６】
2011013491.tif 000008
【０１２７】
２ビットの場合と同様に、第一項をキャンセルするためａ＋ｂ−２ｎ−１＝０の条件を満たすために重み付け係数ｂはｂ＝２ｎ−１−ａとなる。
よって、ａ≧０、ｂ≧０のため重み付け係数ａがとる範囲は０≦ａ≦２ｎ−１となる。
本例において、図１４および図１５中の（２ｎ−１−２倍）に重みつけされた第３の差動対段２５０の負荷２５１は能動負荷でも抵抗でも、電源にショートしても動作への影響はない。
【０１２８】
表２に図１４および図１５のＤＡ変換機能部２００Ａにおけるｎビットの場合の具体的分圧動作状態と、出力電圧計算式を示す。
【０１２９】
【表２】
2011013491.tif 000009
【０１３０】
この場合、重み付け係数ａのとる値は０≦ａ≦２ｎ−１のため１／２分圧以上の場合は、前述したように、入力切り替えスイッチ部２６０で階調電圧Ｖｉｎ１とＶｉｎ２の接続を入れ替えることで対応できる。
３ビット以上の機能を内蔵する場合は、階調電圧Ｖｉｎ１と階調電圧Ｖｉｎ２を切り替えるスイッチを設ければよい。
【０１３１】
表２に示すように、分圧動作において、Ｖｉｎ１＝Ｖｉｎ２の場合、重み付け係数ａにかかわりなく、出力電圧は、Ｖｏｕｔ＝Ｖｉｎ１＝Ｖｉｎ２となる。
分圧動作が１／２ｎの場合、重み付け係数ａは０であり、出力電圧は、Ｖｏｕｔ＝｛Ｖｉｎ１＋（２ｎ−１）Ｖｉｎ２｝／２ｎとなる。
分圧動作が２／２ｎの場合、重み付け係数ａは１であり、出力電圧は、Ｖｏｕｔ＝｛２Ｖｉｎ１＋（２ｎ−２）Ｖｉｎ２｝／２ｎとなる。
分圧動作が３／２ｎの場合、重み付け係数ａは２であり、出力電圧は、Ｖｏｕｔ＝｛３Ｖｉｎ１＋（２ｎ−３）Ｖｉｎ２｝／２ｎとなる。
分圧動作が（２ｎ−１）／２ｎの場合、重み付け係数ａは（２ｎ−１）であり、出力電圧は、Ｖｏｕｔ＝｛（２ｎ−１）Ｖｉｎ１＋（２ｎ−１）Ｖｉｎ２｝／２ｎ＝（Ｖｉｎ１＋Ｖｉｎ２）／２となる。
【０１３２】
表３にｎビットＤＡ変換機能部内蔵時の本実施形態に係る回路（本回路）と比較回路の特徴の比較対応表を示す。
【０１３３】
【表３】
2011013491.tif 000010
【０１３４】
本回路は、比較技術と比較して差動対の面積を半減させることが可能である。
また、テール電流の総和も比較技術と比べて半分となるため消費電力を半減することができる。
たとえば、２ビットの場合、比較回路は図１２に示したように、差動対の数（サイズ）が１＋１＋２＝４個、電流源も４倍で４Ｉｓｓとなる。
これに対して、本回路では、図４に示すように、差動対の数が１＋１＋０＝２個、電流源も２倍で２Ｉｓｓとなる。
【０１３５】
＜５．ＤＡ変換機能部の第３の構成例（４ビットの場合）＞
本第３の構成例はｎビット以上の場合の具体的な例であって、４ビットの場合である。
図１６は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第３の構成例を示す図である。
【０１３６】
この例では４ビットであることから、能動負荷の数は８個となる。同様に、能動負荷切り替えスイッチの数も８個となる。
すなわち、図１６のＤＡ変換機能部２００Ｂは、能動負荷ＡＬＤ１〜ＡＬＤ８、およびスイッチＳＷ２３１−１〜２３１−８を有する。
能動負荷ＡＤＬ１〜ＡＤＬ８は、ＰＭＯＳトランジスタＰＴ２３１−１〜ＰＭＯＳトランジスタＰＴ２３１−８により形成されている。
また、ＤＡ変換機能部２００Ｂにおいて、第３の差動対段２５０Ｂは、（２４−１−２）倍、すなわち６倍に重み付けされている。
【０１３７】
４ビットＤＡ変換機能部２００Ｂの出力動作の式は以下の式（７）に示すとおりである。
【０１３８】
【数７】
2011013491.tif 000011
【０１３９】
表４に図１６のＤＡ変換機能部２００Ｂにおけるｎビットの場合の具体的分圧動作状態と、出力電圧計算式を示す。
【０１４０】
この場合、重み付け係数ａのとる値は０≦ａ≦２ｎ−１のため９／１６分圧以上の場合は、前述したように、入力切り替えスイッチ部２６０で階調電圧Ｖｉｎ１とＶｉｎ２の接続を入れ替えることで対応できる。
【０１４１】
表４に示すように、分圧動作において、Ｖｉｎ１＝Ｖｉｎ２の場合、重み付け係数ａにかかわりなく、出力電圧は、Ｖｏｕｔ＝Ｖｉｎ１＝Ｖｉｎ２となる。
【０１４２】
【表４】
2011013491.tif 000012
【０１４３】
分圧動作が１／１６の場合、重み付け係数ａは０であり、出力電圧は、Ｖｏｕｔ＝｛Ｖｉｎ１＋１５Ｖｉｎ２｝／１６となる。
分圧動作が２／１６の場合、重み付け係数ａは１であり、出力電圧は、Ｖｏｕｔ＝｛２Ｖｉｎ１＋１４Ｖｉｎ２｝／１６となる。
分圧動作が３／１６の場合、重み付け係数ａは２であり、出力電圧は、Ｖｏｕｔ＝｛３Ｖｉｎ１＋１３Ｖｉｎ２｝／１６となる。
分圧動作が４／１６の場合、重み付け係数ａは３であり、出力電圧は、Ｖｏｕｔ＝｛４Ｖｉｎ１＋１２Ｖｉｎ２｝／１６となる。
分圧動作が５／１６の場合、重み付け係数ａは４であり、出力電圧は、Ｖｏｕｔ＝｛５Ｖｉｎ１＋１１Ｖｉｎ２｝／１６となる。
分圧動作が６／１６の場合、重み付け係数ａは５であり、出力電圧は、Ｖｏｕｔ＝｛６Ｖｉｎ１＋１０Ｖｉｎ２｝／１６となる。
分圧動作が７／１６の場合、重み付け係数ａは６であり、出力電圧は、Ｖｏｕｔ＝｛７Ｖｉｎ１＋９Ｖｉｎ２｝／１６となる。
分圧動作が８／１６の場合、重み付け係数ａは７であり、出力電圧は、Ｖｏｕｔ＝｛８Ｖｉｎ１＋８Ｖｉｎ２｝／１６＝（Ｖｉｎ１＋Ｖｉｎ２）／２となる。
【０１４４】
次からは、９／１６分圧以上であることから、前述したように、入力切り替えスイッチ部２６０で階調電圧Ｖｉｎ１とＶｉｎ２の接続を入れ替えることで対応する。
【０１４５】
分圧動作が９／１６の場合、重み付け係数ａは０であり、出力電圧は、Ｖｏｕｔ＝｛１５Ｖｉｎ１＋Ｖｉｎ２｝／１６となる。
分圧動作が１０／１６の場合、重み付け係数ａは１であり、出力電圧は、Ｖｏｕｔ＝｛１４Ｖｉｎ１＋２Ｖｉｎ２｝／１６となる。
分圧動作が１１／１６の場合、重み付け係数ａは２であり、出力電圧は、Ｖｏｕｔ＝｛１３Ｖｉｎ１＋３Ｖｉｎ２｝／１６となる。
分圧動作が１２／１６の場合、重み付け係数ａは３であり、出力電圧は、Ｖｏｕｔ＝｛１２Ｖｉｎ１＋４Ｖｉｎ２｝／１６となる。
分圧動作が１３／１６の場合、重み付け係数ａは４であり、出力電圧は、Ｖｏｕｔ＝｛１１Ｖｉｎ１＋５Ｖｉｎ２｝／１６となる。
分圧動作が１４／１６の場合、重み付け係数ａは５であり、出力電圧は、Ｖｏｕｔ＝｛１０Ｖｉｎ１＋６Ｖｉｎ２｝／１６となる。
分圧動作が１５／１６の場合、重み付け係数ａは６であり、出力電圧は、Ｖｏｕｔ＝｛９Ｖｉｎ１＋７Ｖｉｎ２｝／１６となる。
【０１４６】
＜６．ＤＡ変換機能部の第４の構成例（ｎビット以上の場合）＞
図１７は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第４の構成例を示す図である。
【０１４７】
本ｎビットＤＡ変換機能部２００Ｃが図１４および１５のｎビットＤＡ変換機能部２００Ａと異なる点は、以下の通りである。
図１４および図１５のｎビットＤＡ変換機能部２００Ａでは、１／２分圧を境界に階調電圧Ｖｉｎ１とＶｉｎ２の電位を入れ替えている。
これは図１４および図１５のように階調電圧Ｖｉｎ１、Ｖｉｎ２を切り替える入力切り替えスイッチ部２６０を配置することも可能である。
図１７のｎビットＤＡ変換機能部２００Ｃでは、これとは別の構成として、第３の作動対段２５０の入力の接続先を階調電圧Ｖｉｎ１、Ｖｉｎ２に切り替える入力切り替えスイッチ部２７０を設けている。
【０１４８】
入力切り替えスイッチ部２７０は、端子ｘが第３の差動対段２５０の反転入力端子（−）、すなわち第５のＮＭＯＳトランジスタＮＴ２５１のゲートに接続され、端子ｙが入力端子ＴＩ１に接続され、端子ｚが入力端子ＴＩ２に接続されている。
【０１４９】
このような構成を採用しても、図１４および図１５の場合と同様の機能を実現することができる。
【０１５０】
＜７．ＤＡ変換機能部の第５の構成例（ｎビット以上の場合）＞
図１８は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第５の構成例を示す図である。
【０１５１】
本ｎビットＤＡ変換機能部２００Ｄは、以下のように構成される。
本方式は、差動対段の数を３個までと限定しているものではない。
このため、本ｎビットＤＡ変換機能部２００Ｄは、３個以上のｎ個の差動対段を用意して、単位サイズの第１の差動対段２１０、第２の差動対段２２０だけでなく、以降の差動段の能動負荷電圧を用いることでも同一の機能を実現している。
また、本方式は入力信号を２本に限定しているものではないため、各差動段の入力端子を個別に用意してもよい。
【０１５２】
図１８に示す回路は４個以上の差動対段を用意して各差動段の入力信号を個別に用意した構成例である。
前述までと同様に能動負荷の切り替えによる重み付け機能を行い、複数ある入力端子は分圧状態に応じて接続先を切り替えている。
この場合、能動負荷切り替え部２３０Ｄの切り替えスイッチ部２３２Ｄの各スイッチは、ｎ個の作動端子（切り替え端子）を有する。
【０１５３】
＜８．ＤＡ変換機能部の第６の構成例（ｎビット以上の場合）＞
図１９は、本発明の実施形態に係る出力回路としてのＤＡ変換機能部の第６の構成例を示す図である。
【０１５４】
本ＤＡ変換機能部２００Ｅは、２個の差動対段を有する場合であって、以下のように構成される。
本方式は能動負荷の分割数を増やすことで分圧比を細分化することが可能である。
各能動負荷ＡＬＤ１，ＡＬＤ２、および基準負荷ＲＬＤ１、ＲＬＤ２をｃ個に分割し、前述した式（３）を変形する。
重み付け係数ａをａ／ｃ、ｂを（２ｃ−ａ）／ｃに置き換えると出力電圧は式（３）より以下の式で表すことができる。
【０１５５】
【数８】
2011013491.tif 000013
【０１５６】
このように出力電圧の分圧比を細分化して出力することが可能である。
例としてａ＝１，c＝４のとき、以下の式のように分圧が可能になる。
【０１５７】
【数９】
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【０１５８】
ａ＞０，２ｃ−ａ＞０を満たすとき、入力電圧の１／４分圧から３／４分圧間つまり、入力電圧差の半分の電圧範囲において出力電圧Ｖｏｕｔの分圧比を細分化することが可能である。
この方法は差動対段の数３個以上に増やした場合についても同様に行うことができる。
分割数ｃをｃ＝２ｎ−１にすることでｎビットのＤＡ変換機能を実現することができる。
【０１５９】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
ビット数が増加しても、差動対の数を抑えることができるため、従来方式と比べて、小面積化が可能である。
多ビット化を行っても差動対段は３個とすることが可能で、差動対段の個数は既存技術比で半分以下に削減可能である。
既存方式に比べて差動対の数を半分以下に減らせるため、バイアス電流を削減でき、消費電力を低減できる。
多ビット化を行っても入力端子数が２個、差動対の数が３個以下で実現可能なため、入力切り替えスイッチの増加を抑えることが可能である。
【０１６０】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではない。たとえば本発明は、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【０１６１】
＜９．電子機器の構成例＞
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。
【０１６２】
図２０は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン３００は、フロントパネル３２０やフィルターガラス３３０等から構成される映像表示画面部３１０を含み、その映像表示画面部３１０として本実施形態に係る表示装置を用いることにより作製される。
【０１６３】
図２１は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図２１（Ａ）は表側から見た斜視図、図２１（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ３００Ａは、フラッシュ用の発光部３１１、表示部３１２、メニュースイッチ３１３、シャッターボタン３１４等を含み、その表示部３１２として本実施形態に係る表示装置を用いることにより作製される。
【０１６４】
図２２は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ３００Ｂは、本体３２１に、文字等を入力するとき操作されるキーボード３２２、画像を表示する表示部３２３等を含み、その表示部３２３として本実施形態に係る表示装置を用いることにより作製される。
【０１６５】
図２３は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ３００Ｃは、本体部３３１、前方を向いた側面に被写体撮影用のレンズ３３２、撮影時のスタート／ストップスイッチ３３３、表示部３３４等を含み、その表示部３３４として本実施形態に係る表示装置を用いることにより作製される。
【０１６６】
図２４は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。図２４（Ａ）は開いた状態での正面図、図２４（Ｂ）はその側面図、図２４（Ｃ）は閉じた状態での正面図、図２４（Ｄ）は左側面図、図２４（Ｅ）は右側面図、図２４（Ｆ）は上面図、図２４（Ｇ）は下面図である。
本適用例に係る携帯電話機３００Ｄは、上側筐体３４１、下側筐体３４２、連結部（ここではヒンジ部）３４３、ディスプレイ３４４、サブディスプレイ３４５、ピクチャーライト３４６、カメラ３４７等を含む。
そのディスプレイ３４４やサブディスプレイ３４５として本実施形態に係る表示装置を用いることにより作製される。
【符号の説明】
【０１６７】
１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１２１・・・シフトレジスタ、１２２・・・データラッチ部、１２３・・・ＤＡＣ（デジタル・アナログコンバータ）、１２４・・・出力バッファ部、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）、２００・・・ＤＡ変換機能部、２１０・・・第１の差動対段、２２０・・・第２の差動対段、２３０・・・能動負荷切り替え部、２４０・・・出力バッファ、２５０・・・第３の差動対段、２６０，２７０・・・入力切り替えスイッチ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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