(57)【要約】【課題】ＧａＮ−ＦＥＴを増幅素子とするマイクロ波帯の増幅回路で、バックオフ動作時でも良好な通信品質を確保する。【解決手段】バイアス調整手段（たとえば、検波回路３１、帰還回路３２及びリミタ回路３３）により、増幅素子２０ａ（たとえば、ＧａＮ−ＦＥＴ）の出力パワーが検波され、同出力パワーが同増幅素子２０ａの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが調整される一方、上記出力パワーが増加する動作状態のとき、同出力パワーの増加に対応して増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが調整される。【選択図】図１
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【特許請求の範囲】
【請求項１】
増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路であって、
前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴とする増幅回路。
【請求項２】
前記バイアス調整手段は、
前記増幅素子の出力パワーを検波して検波電圧を出力する検波回路と、
該検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を出力する帰還回路と、
該帰還回路から出力される前記第１のバイアス電圧に対して、所定の下限値以上に制限するリミタ回路とから構成されていることを特徴とする請求項１記載の増幅回路。
【請求項３】
前記帰還回路は、
前記検波電圧と前記基準電圧との差分を増幅して前記第１のバイアス電圧を出力する差動増幅器で構成されていることを特徴とする請求項２記載の増幅回路。
【請求項４】
前記リミタ回路の前記下限値は、
前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定されていることを特徴とする請求項２又は３記載の増幅回路。
【請求項５】
前記増幅素子は、
窒化ガリウムＦＥＴで構成されていることを特徴とする請求項１、２、３又は４記載の増幅回路。
【請求項６】
増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路であって、
前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴とする増幅回路。
【請求項７】
前記バイアス調整手段は、
前記増幅素子の入力パワーを検波して検波電圧を出力する検波回路と、
該検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を出力する電圧変換回路と、
該電圧変換回路から出力される前記第１のバイアス電圧に対して、所定の上限値以下かつ下限値以上に制限するリミタ回路とから構成されていることを特徴とする請求項６記載の増幅回路。
【請求項８】
前記電圧変換回路は、
前記検波電圧と前記基準電圧との差分を増幅して前記第１のバイアス電圧を出力する差動増幅器で構成されていることを特徴とする請求項７記載の増幅回路。
【請求項９】
前記リミタ回路の前記上限値及び下限値は、
前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定されていることを特徴とする請求項７又は８記載の増幅回路。
【請求項１０】
前記増幅素子は、
窒化ガリウムＦＥＴで構成されていることを特徴とする請求項６、７、８又は９記載の増幅回路。
【請求項１１】
増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法であって、
バイアス調整手段が、前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整処理を行うことを特徴とするバイアス調整方法。
【請求項１２】
前記バイアス調整処理では、
検波回路が、前記増幅素子の出力パワーを検波して検波電圧を出力する検波処理と、
帰還回路が、前記検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を出力する帰還処理と、
リミタ回路が、前記帰還回路から出力される前記第１のバイアス電圧に対して、所定の下限値以上に制限するバイアス電圧制限処理とを行うことを特徴とする請求項１１記載のバイアス調整方法。
【請求項１３】
前記帰還処理では、
差動増幅器が、前記検波電圧と前記基準電圧との差分を増幅して前記第１のバイアス電圧を出力することを特徴とする請求項１２記載のバイアス調整方法。
【請求項１４】
前記バイアス電圧制限処理では、
前記下限値を、前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定することを特徴とする請求項１２又は１３記載のバイアス調整方法。
【請求項１５】
増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法であって、
バイアス調整手段が、前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整処理を行うことを特徴とするバイアス調整方法。
【請求項１６】
前記バイアス調整処理では、
検波回路が、前記増幅素子の入力パワーを検波して検波電圧を出力する検波処理と、
電圧変換回路が、前記検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を出力する電圧変換処理と、
リミタ回路が、前記電圧変換回路から出力される前記第１のバイアス電圧に対して、所定の上限値以下かつ下限値以上に制限するバイアス電圧制限処理とを行うことを特徴とする請求項１５記載のバイアス調整方法。
【請求項１７】
前記電圧変換処理では、
差動増幅器が、前記検波電圧と前記基準電圧との差分を増幅して前記第１のバイアス電圧を出力することを特徴とする請求項１６記載のバイアス調整方法。
【請求項１８】
前記バイアス電圧制限処理では、
前記上限値及び下限値を、前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定することを特徴とする請求項１６又は１７記載のバイアス調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、増幅回路及び該増幅回路に用いられるバイアス調整方法に係り、特に、増幅素子として、たとえば窒化ガリウム（ＧａＮ）デバイスが用いられ、マイクロ波帯の通信を行う場合に適用して好適な増幅回路及び該増幅回路に用いられるバイアス調整方法に関する。
【背景技術】
【０００２】
地上の通信システムや衛星通信システムなどに使用されるマイクロ波帯の増幅回路では、高周波特性及び小型化に優れた化合物半導体を増幅素子とする固体増幅器が用いられる。増幅素子には、一般的にガリウムヒ素（ＧａＡｓ）を材料とするＦＥＴ（電界効果トランジスタ）であるＧａＡｓ−ＦＥＴが用いられているが、近年では、さらに高出力で高効率特性に優れている増幅素子として窒化ガリウム（ＧａＮ）を材料とするＧａＮ−ＦＥＴが製品化されている。ＧａＮ−ＦＥＴは、高耐圧特性を有し、ＧａＡｓ−ＦＥＴに比べて５倍以上の高いドレイン電圧（すなわち、ＧａＡｓ−ＦＥＴでは７〜１０Ｖであるのに対して、ＧａＮ−ＦＥＴでは約５０Ｖ）を印加して動作させることが可能であり、同一サイズのＧａＡｓ−ＦＥＴに比べて、５倍以上の高出力が得られるため、このような特長をもつＧａＮ−ＦＥＴは、マイクロ波帯の増幅回路にも適用されつつある。
【０００３】
この種の増幅回路は、たとえば図６に示すように、増幅器１０で構成されている。
増幅器１０は、増幅素子１０ａとして、たとえば１段構成のＧａＮ−ＦＥＴのソース接地回路を有している。また、増幅器１０には、入力端子１１と、出力端子１２と、ゲートバイアス端子１３と、ドレインバイアス端子１４とが設けられている。入力端子１１は、外部から与えられた入力信号ｉｎをＧａＮ−ＦＥＴのゲート電極に入力する。出力端子１２は、ＧａＮ−ＦＥＴのドレイン電極から出力信号ｏｕｔを取り出すためのものである。ゲートバイアス端子１３は、外部から与えられたゲートバイアス電圧ｇｂをＧａＮ−ＦＥＴのゲート電極に印加する。ドレインバイアス端子１４は、外部から与えられたドレインバイアス電圧Ｖｃｃを図示しない抵抗を介してＧａＮ−ＦＥＴのドレイン電極に印加する。
【０００４】
この増幅器１０では、ＧａＮ−ＦＥＴのドレイン電極に高い電圧（ドレインバイアス電圧Ｖｃｃ）が印加されて動作するため、消費電流との積である消費電力が同一サイズのＧａＡｓ  ＦＥＴに比べて大きいという課題がある。この課題に対して、信号入力のないアイドリング状態では、ドレイン電流が低電流になるようにゲートバイアス電圧ｇｂを設定することにより、消費電力の増加を抑制することが可能である。ところが、この状態で、増幅器１０に入力信号ｉｎが入力された場合、同増幅器１０が飽和出力パワーを出力できる同入力信号ｉｎのパワーに対してドレイン電流が低い状態となり、歪特性に問題が発生する。この歪特性は、主に３次相互変調歪（ＩＭ３）として測定される。
【０００５】
この３次相互変調歪の測定では、たとえば、図７（ａ）に示すように、周波数が数ＭＨｚずれた同じ入力パワーの基本波成分ｆ１，ｆ２の入力信号ｉｎが、図７（ｂ）の増幅器１０に入力され、図７（ｃ）に示すように、同増幅器１０の出力信号ｏｕｔに含まれる３次相互変調歪成分（２＊ｆ１−ｆ２，２＊ｆ２−ｆ１）に対する基本波成分ｆ１，ｆ２の比が測定される。この３次相互変調歪は、増幅回路の特性を評価するための重要な指標である。通信システムでは、ＩＭ３が良好（すなわち、入力信号ｉｎの基本波成分の３次相互変調歪成分に対する比が大きい）なことが好ましいが、増幅器１０が有する非線形性により、同増幅器１０の入力パワーが大きくなると、入力信号ｉｎの基本波成分の３次相互変調歪成分に対する比が小さくなり、ＩＭ３が劣化する。また、通信システムでは、必要なＩＭ３を確保するために、増幅回路の入力パワーを大きくして同増幅回路の飽和出力状態で動作させずに、入力パワーを下げたバックオフの状態で使用する場合が多く、増幅回路のバックオフ時におけるＩＭ３は重要な特性となる。
【０００６】
図８は、増幅器１０のＩＭ３特性を示す図である。
この図８では、増幅器１０に対して、ドレインバイアス電圧Ｖｃｃ及びゲートバイアス電圧ｇｂが共に一定の電圧が加えられている状態での入力パワーに対する出力パワー及びＩＭ３が示されている。すなわち、特性曲線Ｂでは、増幅器１０の出力信号ｏｕｔに現れる基本波成分が示されている。特性曲線Ｎでは、信号無入力時のドレイン電流を、消費電流の増加を抑えるために低電流に設定された場合の３次相互変調歪成分（ＩＭ３）の出力パワーが示されている。また、特性曲線Ｍでは、信号無入力時のドレイン電流を相対的に大きい電流に設定された場合の３次相互変調歪成分の出力パワーが示されている。増幅器１０がバックオフ状態で動作しているとき、特性曲線Ｎによれば、３次相互変調歪成分が特性曲線Ｍよりも多くなっている。また、特性曲線Ｐでは、特性曲線Ｍに対応するＤ／Ｕ比（desired to undesired signal ratio ）が示され、特性曲線Ｑでは、特性曲線Ｎに対応するＤ／Ｕ比が示されている。増幅器１０がバックオフ状態で動作しているとき、特性曲線Ｑによれば、Ｄ／Ｕ比が特性曲線Ｐよりも小さくなり、ＩＭ３が良好でないことを示している。
【０００７】
図９は、図８中の特性曲線Ｎ，Ｍに対応するドレイン電流の波形を示す図である。
ドレイン電流が低電流に設定されている場合、図９（ａ）に示すように、入力パワーが非常に小さい（小信号）とき、ドレイン電流に現れる電流の振幅は全く制限を受けていないが、入力パワーがバックオフ動作時では、ドレイン電流の振幅が増幅されるため、ドレイン電流の振幅の下側（電流値ゼロ）で制限され、歪んだ波形となる。また、入力パワーがさらに大きくなって飽和出力で動作する状態では、ドレイン電流の振幅の上側も最大ドレイン電流に制限されて、さらに歪んだ波形となる。この結果が、図８中のＩＭ３となって現れる。一方、図９（ｂ）に示すように、ドレイン電流が相対的に大きく設定されている場合、バックオフ状態でも、ドレイン電流の振幅は歪みを受けにくいので、ＩＭ３は、ドレイン電流が低電流に設定されている場合に比べて良好となる。このように、増幅器１０では、消費電力の増加を抑制するために、信号無入力時のドレイン電流を低く設定すると、バックオフ状態におけるＩＭ３が悪くなり、通信システムの運用上で誤動作などの通信品質の劣化が発生するという課題がある。
【０００８】
上記の増幅回路の他、この種の関連技術としては、たとえば、特許文献１に記載された増幅器の位相補償回路がある。
この増幅器は、高周波信号を伝送する際に使用される。増幅器の位相シフト特性は、増幅素子のバイアス（ドレイン電圧、ドレイン設定電流）によって変化する。位相補償回路では、増幅素子の入力電力が分岐回路を通して検波回路で検波され、その検波電圧に応じてバイアス回路を動作させて増幅素子のバイアスを変化させ、結果的に位相シフト量を減少させる。これにより、増幅器を非線形領域まで動作させたときに発生する信号の位相シフトが補償される。
【０００９】
また、特許文献２に記載された高周波電力増幅回路では、増幅器により、アンテナが送信すべき送信電力が出力される。第１の検出回路により、上記送信電力に対応する第１の電圧が検出される。差動アンプにより、上記第１の検出回路により検出された第１の電圧と上記送信電力の設定電力に対応する第１の基準電圧とが比較され、同送信電力を同設定電力に制御する制御電圧が上記増幅器に出力される。第２の検出回路により、上記増幅器に流れる電流に対応する第２の電圧が検出される。コンパレータにより、上記第２の検出回路により検出された第２の電圧と上記増幅器に流れる電流の設定電流に対応する第２の基準電圧とが比較され、同第２の検出回路により検出された第２の電圧が同第２の基準電圧を超えた場合、上記差動アンプから出力される制御電圧が制限される。これにより、送信電力を出力する上記増幅器が異常発振した場合でも、同増幅器が保護される。
【００１０】
また、特許文献３に記載された高周波増幅器では、ソース電極が接地されたゲート電極及びドレイン電極を有する増幅器が設けられ、高周波電力が同増幅器に入力され、同増幅器の出力ラインの分岐出力が歪レベル検波回路に入力されて検波電圧が出力される。この検波電圧と基準電圧とが比較器で比較され、この比較器の出力電圧が制御回路に入力される。制御回路は、内部に比較器の出力電圧に対応して増幅器のゲート電極及びドレイン電極に対する供給電圧を定めるデータテーブルを書き込んだＲＯＭ（Read Only Memory）を有する。同制御回路により、ＲＯＭデータに基づいて、増幅器のドレイン電圧とゲート電圧とが制御される。これにより、高周波増幅器の相互変調歪の信号レベルが一定に保たれ、通信品質が確保される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１９６３６９号公報
【特許文献２】特開２００８−１２４６８５号公報
【特許文献３】特開２００８−２４４９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記関連技術では、次のような課題があった。
すなわち、特許文献１に記載された位相補償回路では、増幅器を非線形領域まで動作させたときに発生する信号の位相シフトが補償されるが、この発明とは構成が異なる。
【００１３】
特許文献２に記載された高周波電力増幅回路では、増幅器が異常発振した場合でも、同増幅器が保護されるが、この発明とは構成や動作が異なり、上記の問題点は改善されない。
【００１４】
特許文献３に記載された高周波増幅器では、通信品質が確保されるが、ソース接地回路に限定されている他、ＲＯＭを有する制御回路が設けられているなど、この発明とは構成が異なる。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、バックオフ動作時でも良好な通信品質が確保される増幅回路及び該増幅回路に用いられるバイアス調整方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、この発明の第１の構成は、増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に係り、前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴としている。
【００１７】
この発明の第２の構成は、増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に係り、前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴としている。
【００１８】
この発明の第３の構成は、増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法に係り、バイアス調整手段が、前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整処理を行うことを特徴としている。
【００１９】
この発明の第４の構成は、増幅素子を有し、該増幅素子の入力側に第１のバイアス電圧が印加されると共に出力側に第２のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法に係り、バイアス調整手段が、前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第１のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第１のバイアス電圧を調整するバイアス調整処理を行うことを特徴としている。
【発明の効果】
【００２０】
この発明の構成によれば、バックオフ動作時のＩＭ３（３次相互変調歪）劣化を抑制でき、良好な通信品質を確保することができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の第１の実施形態である増幅回路の要部の電気的構成を示すブロック図である。
【図２】図１の増幅回路の入力パワーに対応する各部の動作を示す図である。
【図３】ドレイン電流の状態を示す波形図である。
【図４】この発明の第２の実施形態である増幅回路の要部の電気的構成を示すブロック図である。
【図５】図４の増幅回路の入力パワーに対応する各部の動作を示す図である。
【図６】増幅回路の基本構成を示す図である。
【図７】３次相互変調歪（ＩＭ３）の測定状態を示す図である。
【図８】増幅器１０のＩＭ３特性を示す図である。
【図９】図８中の特性曲線Ｎ，Ｍに対応するドレイン電流の波形を示す図である。
【発明を実施するための形態】
【００２２】
上記バイアス調整手段が、上記増幅素子の出力パワーを検波して検波電圧を出力する検波回路と、同検波回路から出力された上記検波電圧が所定の基準電圧よりも小さいとき、上記増幅素子の出力電流が相対的に小さくなるように上記第１のバイアス電圧を出力する一方、上記検波電圧が上記基準電圧よりも大きいとき、上記増幅素子の出力電流を増加させるように上記第１のバイアス電圧を出力する帰還回路と、同帰還回路から出力される上記第１のバイアス電圧に対して、所定の下限値以上に制限するリミタ回路とから構成されている増幅回路を提供する。
【００２３】
また、この発明の好適な形態では、上記帰還回路は、上記検波電圧と上記基準電圧との差分を増幅して上記第１のバイアス電圧を出力する差動増幅器で構成されている。
また、上記リミタ回路の上記下限値は、上記増幅素子の入力パワーがバックオフの状態のときに、同増幅素子の出力電流の振幅が制限を受けない値に設定されている。
また、上記増幅素子は、ＧａＮ−ＦＥＴで構成されている。
【００２４】
また、上記バイアス調整手段が、上記増幅素子の入力パワーを検波して検波電圧を出力する検波回路と、同検波回路から出力された上記検波電圧が所定の基準電圧よりも小さいとき、上記増幅素子の出力電流が相対的に小さくなるように上記第１のバイアス電圧を出力する一方、上記検波電圧が上記基準電圧よりも大きいとき、上記増幅素子の出力電流を増加させるように上記第１のバイアス電圧を出力する電圧変換回路と、同電圧変換回路から出力される上記第１のバイアス電圧に対して、所定の上限値以下かつ下限値以上に制限するリミタ回路とから構成されている増幅回路を提供する。
【００２５】
また、この発明の好適な形態では、上記電圧変換回路は、上記検波電圧と上記基準電圧との差分を増幅して上記第１のバイアス電圧を出力する差動増幅器で構成されている。
また、上記リミタ回路の上記上限値及び下限値は、上記増幅素子の入力パワーがバックオフの状態のときに、同増幅素子の出力電流の振幅が制限を受けない値に設定されている。また、上記増幅素子は、ＧａＮ−ＦＥＴで構成されている。
【実施形態１】
【００２６】
図１は、この発明の第１の実施形態である増幅回路の要部の電気的構成を示すブロック図である。
この形態の増幅回路は、同図に示すように、増幅器２０と、入力端子２１と、出力端子２２と、ゲートバイアス端子２３と、ドレインバイアス端子２４と、検波回路３１と、帰還回路３２と、リミタ回路３３とから構成されている。増幅器２０は、窒化ガリウムＦＥＴ（ＧａＮ−ＦＥＴ）で構成されている増幅素子２０ａを有している。このＧａＮ−ＦＥＴは、たとえば１段のソース接地回路の構成となっている。
【００２７】
同増幅器２０は、増幅素子（ＧａＮ−ＦＥＴ）２０ａのゲート電極（入力側）にゲートバイアス端子２３を経てゲートバイアス電圧ｇｂ（第１のバイアス電圧）が印加されると共に、同増幅素子２０ａのドレイン電極（出力側）にドレインバイアス端子２４を経てドレインバイアス電圧Ｖｃｃ（第２のバイアス電圧）が図示しない抵抗を介して印加された状態で、入力端子２１から入力される入力信号ｉｎの増幅を行い、出力信号ｏｕｔを出力端子２２へ出力する。検波回路３１は、検波ダイオードで構成され、増幅器２０の出力信号ｏｕｔの出力パワーの一部を検波して検波電圧ｄｍを出力する。帰還回路３２は、差動増幅器で構成され、検波回路３１から出力された検波電圧ｄｍと所定の基準電圧ｒａとの差分を所定の利得で増幅してゲートバイアス電圧ｆｂを出力する。
【００２８】
特に、この実施形態では、帰還回路３２は、検波電圧ｄｍが基準電圧ｒａよりも小さいとき、増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｆｂを出力する一方、検波電圧ｄｍが基準電圧ｒａよりも大きいとき、増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｆｂを出力する。リミタ回路３３は、帰還回路３２から出力されるゲートバイアス電圧ｆｂに対して、所定の下限値以上に制限し、ゲートバイアス電圧ｇｂとして出力する。この場合、同リミタ回路３３の上記下限値は、増幅素子２０ａの入力パワーがバックオフの状態のときに、同増幅素子２０ａの出力電流の振幅が制限を受けない値に設定されている。
【００２９】
図２は、図１の増幅回路の入力パワーに対応する各部の動作を示す図、及び図３が、ドレイン電流の状態を示す波形図である。
これらの図を参照して、この形態の増幅回路に用いられるバイアス調整方法の処理内容について説明する。
この増幅回路では、バイアス調整手段により、増幅素子２０ａの出力パワーが検波され、同出力パワーが同増幅素子２０ａの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが調整される一方、上記出力パワーが増加する動作状態のとき、同出力パワーの増加に対応して同増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが調整される（バイアス調整処理）。
【００３０】
このバイアス調整処理では、検波回路３１により、増幅素子２０ａの出力パワーが検波されて検波電圧ｄｍが出力される（検波処理）。帰還回路３２により、検波回路３１から出力された検波電圧ｄｍが基準電圧ｒａよりも小さいとき、増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが出力される一方、検波電圧ｄｍが基準電圧ｒａよりも大きいとき、増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが出力される（帰還処理）。この帰還処理では、差動増幅器により、検波電圧ｄｍと基準電圧ｒａとの差分が所定の利得で増幅されてゲートバイアス電圧ｆｂが出力される。リミタ回路３３により、帰還回路３２から出力されるゲートバイアス電圧ｆｂに対して、下限値以上に制限され、ゲートバイアス電圧ｇｂとして出力される（バイアス電圧制限処理）。このバイアス電圧制限処理では、上記下限値が、増幅素子２０ａの入力パワーがバックオフの状態のときに、同増幅素子２０ａの出力電流の振幅が制限を受けない値に設定される。
【００３１】
すなわち、この増幅回路では、一定のドレインバイアス電圧Ｖｃｃがドレインバイアス端子２４に印加されると共に、あらかじめ決められたリファレンス電圧ｒａに基づいて、帰還回路３２から出力されるゲートバイアス電圧ｆｂがリミタ回路３３を経てゲートバイアス電圧ｇｂとしてゲートバイアス端子２３に印加される。この状態で増幅器２０に入力信号ｉｎが入力されると、同増幅器２０の出力信号ｏｕｔの出力パワーが検波回路３１で検波され、同検波回路３１から出力される検波電圧ｄｍが帰還回路３２に入力され、同帰還回路３２から出力されるゲートバイアス電圧ｆｂが、リミタ回路３３を通してゲートバイアス電圧ｇｂとして増幅器２０のゲートバイアス端子２３へ入力される。
【００３２】
図２に示すように、増幅器２０に入力される入力信号ｉｎの入力パワーが増加し、同増幅器２０の出力信号ｏｕｔの出力パワーが増加すると、検波回路３１から出力される検波電圧ｄｍが大きくなる。帰還回路３２では、リファレンス電圧ｒａと検波電圧ｄｍとの差分が増幅され、最初に設定された電圧よりも高いゲートバイアス電圧ｆｂが出力される。このゲートバイアス電圧ｆｂは、リミタ回路３３を通してゲートバイアス電圧ｇｂとして増幅器２０のゲートバイアス端子２３に入力される。これにより、増幅器２０の信号無入力時のドレイン電流は、最初の設定値よりも大きくなる。
【００３３】
増幅器２０の入力パワーが、増幅器２０の飽和出力に対応する入力パワーを超えた場合、同増幅器２０の出力パワーは、さらに増加することはないので、検波回路３１の検波電圧ｄｍ、及び帰還回路３２のゲートバイアス電圧ｆｂは、ある一定の電圧以上には大きくならない。したがって、増幅器２０の信号無入力時のドレイン電流は、ある一定以上大きくならない。一方、増幅器２０の入力パワーが低くなり、最初の設定値よりも小さくなる方向へ検波回路３１の検波電圧ｄｍ及び帰還回路３２のゲートバイアス電圧ｆｂが変動した場合、リミタ回路３３により下限の電圧が設定されているので、ゲートバイアス端子２３に最初の設定値よりも低いゲートバイアス電圧ｇｂが印加されることはない。入力パワーが増幅器２０のバックオフ状態の付近では、上記ゲートバイアス電圧ｇｂの印加により、入力パワーが低い場合に比較して、無入力信号状態でのドレイン電流が増加する。これにより、図３に示すように、入力パワーがバックオフの状態でも、ドレイン電流の波形が、その振幅の下側（電流ゼロ）で制限されにくくなり、ＩＭ３の悪化が回避される。
【００３４】
以上のように、この第１の実施形態では、バイアス調整手段により、増幅素子２０ａの出力パワーが検波され、同出力パワーが同増幅素子２０ａの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが調整される一方、上記出力パワーが増加する動作状態のとき、同出力パワーの増加に対応して増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが調整されるので、無信号入力時の消費電力を増加させずに、バックオフ動作時のＩＭ３悪化が回避される。
【実施形態２】
【００３５】
図４は、この発明の第２の実施形態である増幅回路の要部の電気的構成を示すブロック図である。
この形態の増幅回路では、同図４に示すように、図１中の検波回路３１、帰還回路３２及びリミタ回路３３に代えて、検波回路４１、電圧変換回路４２及びリミタ回路４３が設けられている。検波回路４１は、検波ダイオードで構成され、増幅器２０の入力信号ｉｎの入力パワーの一部を検波して検波電圧ｄｎを出力する。電圧変換回路４２は、差動増幅器で構成され、検波回路４１から出力された検波電圧ｄｎと所定の基準電圧ｒｂとの差分を所定の利得で増幅してゲートバイアス電圧ｅｃを出力する。
【００３６】
特に、この実施形態では、電圧変換回路４２は、検波電圧ｄｎが基準電圧ｒｂよりも小さいとき、増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂを出力する一方、同検波電圧ｄｎが前記基準電圧ｒｂよりも大きいとき、同増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｅｃを出力する。リミタ回路４３は、電圧変換回路４２から出力されるゲートバイアス電圧ｅｃに対して、所定の上限値以下かつ下限値以上に制限し、ゲートバイアス電圧ｇｂとして出力する。この場合、同リミタ回路４３の上記上限値及び下限値は、増幅素子２０ａの入力パワーがバックオフの状態のときに、同増幅素子２０ａの出力電流の振幅が制限を受けない値に設定されている。
【００３７】
図５は、図４の増幅回路の入力パワーに対応する各部の動作を示す図である。
この図を参照して、この形態の増幅回路に用いられるバイアス調整方法の処理内容について説明する。
この増幅回路では、バイアス調整手段により、増幅素子２０ａの入力パワーが検波され、同入力パワーが同増幅素子２０ａの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが調整される一方、上記入力パワーが増加する動作状態のとき、同入力パワーの増加に対応して同増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが調整される（バイアス調整処理）。
【００３８】
このバイアス調整処理では、検波回路４１により、増幅素子２０ａの入力パワーが検波されて検波電圧ｄｎが出力される（検波処理）。電圧変換回路４２により、検波回路４１から出力された検波電圧ｄｎが所定の基準電圧ｒｂよりも小さいとき、増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｅｃが出力される一方、同検波電圧ｄｎが基準電圧ｒｂよりも大きいとき、同増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｅｃが出力される（電圧変換処理）。この電圧変換処理では、差動増幅器により、検波電圧ｄｎと基準電圧ｒｂとの差分が増幅されてゲートバイアス電圧ｅｃが出力される。リミタ回路４３により、電圧変換回路４２から出力されるゲートバイアス電圧ｅｃに対して、上限値以下かつ下限値以上に制限され、ゲートバイアス電圧ｇｂとして出力される（バイアス電圧制限処理）。このバイアス電圧制限処理では、上記上限値及び下限値が、増幅素子２０ａの入力パワーがバックオフの状態のときに、同増幅素子２０ａの出力電流の振幅が制限を受けない値に設定される。
【００３９】
すなわち、この増幅回路では、一定のドレインバイアス電圧Ｖｃｃがドレインバイアス端子２４に印加されると共に、あらかじめ決められたリファレンス電圧ｒｂに基づいて、電圧変換回路４２から出力されるゲートバイアス電圧ｅｃがリミタ回路４３を経てゲートバイアス電圧ｇｂとしてゲートバイアス端子２３に印加される。この状態で増幅器２０に入力信号ｉｎが入力されると、同入力信号ｉｎの入力パワーが検波回路４１で検波され、同検波回路４１から出力される検波電圧ｄｎが電圧変換回路４２に入力され、同電圧変換回路４２から出力されるゲートバイアス電圧ｅｃが、リミタ回路４３を通してゲートバイアス電圧ｇｂとして増幅器２０のゲートバイアス端子２３へ入力される。
【００４０】
増幅器２０に入力される入力信号ｉｎの入力パワーが増加すると、図５に示すように、検波回路４１から出力される検波電圧ｄｎが大きくなる。電圧変換回路４２では、リファレンス電圧ｒｂと検波電圧ｄｎとの差分が増幅され、最初に設定された電圧よりも高いゲートバイアス電圧ｅｃが出力される。このゲートバイアス電圧ｅｃは、リミタ回路４３を通してゲートバイアス電圧ｇｂとして増幅器２０のゲートバイアス端子２３に入力される。これにより、増幅器２０の信号無入力時のドレイン電流は、最初の設定値よりも大きくなる。また、入力パワーが増加し、増幅器２０の飽和出力時の入力パワーを超えて入力された場合、電圧変換回路４２から出力されるゲートバイアス電圧ｅｃがリミタ回路４３により制限され、増幅器２０のドレイン電流の上昇が防止される。
【００４１】
一方、増幅器２０の入力パワーが低くなり、最初の設定値よりも小さくなる方向へ検波回路４１の検波電圧ｄｎ及び電圧変換回路４２のゲートバイアス電圧ｅｃが変動した場合、リミタ回路４３により下限の電圧が設定されているので、ゲートバイアス端子２３に最初の設定値よりも低いゲートバイアス電圧ｇｂが印加されることはない。この場合のドレイン電流の波形は、第１の実施形態の図３と同様となり、入力パワーがバックオフの状態でも、その振幅の下側（電流ゼロ）で制限されにくくなり、ＩＭ３悪化が回避される。
【００４２】
以上のように、この第２の実施形態では、バイアス調整手段により、増幅素子２０ａの入力パワーが検波され、同入力パワーが同増幅素子２０ａの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子２０ａの出力電流が相対的に小さくなるようにゲートバイアス電圧ｇｂが調整される一方、上記入力パワーが増加する動作状態のとき、同入力パワーの増加に対応して同増幅素子２０ａの出力電流を増加させるようにゲートバイアス電圧ｇｂが調整されるので、無信号入力時の消費電力を増加させずに、バックオフ動作時のＩＭ３悪化が回避される。
【００４３】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成は同実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、増幅素子２０ａは、ＧａＮ−ＦＥＴのソース接地回路に限定されず、ソースホロアやゲート接地回路でも、それぞれに対応したバイアス電圧を印加することにより、上記実施形態とほぼ同様の作用、効果が得られる。また、増幅素子２０ａは、ＧａＮ−ＦＥＴに限定されず、たとえばバイポーラトランジスタのエミッタ接地回路、エミッタホロア又はベース接地回路でも、それぞれに対応したバイアス電圧を印加することにより、上記実施形態に準じた作用、効果が得られる。また、増幅素子２０ａは、ＧａＮ−ＦＥＴやバイポーラトランジスタに限定されず、マイクロ波帯で用いられる増幅回路に対応可能なものであれば良い。
【産業上の利用可能性】
【００４４】
この発明は、地上の通信システムや衛星通信システムなどのマイクロ波帯で用いられる増幅回路全般に適用できる。
【符号の説明】
【００４５】
２０      増幅器（増幅回路の一部）
２０ａ      増幅素子（増幅回路の一部）
３１，４１      検波回路（バイアス調整手段の一部）
３２      帰還回路（バイアス調整手段の一部）
３３，４３      リミタ回路（バイアス調整手段の一部）
４２      電圧変換回路（バイアス調整手段の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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