(57)【要約】【課題】ゲート電極の上部にシリサイドを形成するときに、隣接するワード線（導電層）が近づくことを防止する。【解決手段】半導体基板１上にゲート絶縁膜７、電荷蓄積層８、電極間絶縁膜９、シリコン層１０を積層し、シリコン層１０、電極間絶縁膜９および電荷蓄積層８を加工して複数のゲート構造を形成し、複数のゲート構造間の溝１８にメモリセル間絶縁膜１１を形成し、シリコン層１０の上部が露出するように加工し、メモリセル間絶縁膜１１およびシリコン層１０上に金属膜２１を形成し、第１の温度で加熱してシリコン層１０を金属膜２１と反応させシリサイド化し、未反応の金属膜２１を除去し、メモリセル間絶縁膜１１およびシリサイド化されたシリコン層１０をライナー絶縁膜１２で被覆し、第１の温度よりも高い第２の温度でシリサイド化されたシリコン層１０を加熱した。【選択図】図３
2011119510.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極用のシリコン層を形成する工程と、
前記シリコン層、前記電極間絶縁膜および前記電荷蓄積層を加工して複数のゲート構造を形成する工程と、
前記複数のゲート構造間の溝にメモリセル間絶縁膜を形成し、前記シリコン層の上部が露出するように加工する工程と、
前記メモリセル間絶縁膜、および前記シリコン層上に金属膜を形成する工程と、
第１の温度で加熱することにより前記シリコン層を前記金属膜と反応させシリサイド化する工程と、
未反応の前記金属膜を除去した後、前記メモリセル間絶縁膜、およびシリサイド化された前記シリコン層をライナー絶縁膜で被覆する工程と、
前記ライナー絶縁膜で被覆された状態で前記第１の温度よりも高い第２の温度でシリサイド化された前記シリコン層を加熱する工程と、
前記ライナー絶縁膜上に層間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ライナー絶縁膜は、窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記窒化膜は、プラズマアシスト原子層成長法、反応性スパッタリング法、減圧化学気相成長法、プラズマ化学気相成長法、または、ラジカル窒化法によって形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属膜は、ニッケル膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成され、それぞれ電荷蓄積層、電極間絶縁膜、および上部または全部が金属シリサイド化された導電層がこの順で積層された複数のゲート電極と、
前記複数のゲート電極間を分離する溝に形成され、上面の高さが前記導電層の上面よりも低いメモリセル間絶縁膜と、
前記メモリセル間絶縁膜の上面、並びに、前記導電層の上面および側面の上に形成され、酸化膜よりも高密度のライナー絶縁膜と、
前記ライナー絶縁膜上に形成された層間絶縁膜とを備えてなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層と制御ゲート電極との間に絶縁膜を設けて構成されたメモリセルを複数備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、各メモリセルは、制御ゲート電極から電荷を蓄積する浮遊ゲート電極に電界を印加することによってデータの書込／消去／読出等の処理が行われる。メモリセルを高集積化するためには、半導体製造技術の微細化が必要であり、半導体製造技術の微細化が進むと、さまざまな問題が発生しており、その一つとしてワード線（即ち、制御ゲート電極）の寄生抵抗増大がある。
【０００３】
ワード線の抵抗値を低減させる構成として、例えば特許文献１に記載された構成がある。これは、メモリセルのゲート電極の上部にチタンシリサイドなどのシリサイド層を有する構成のものであり、これによって多結晶シリコン層などにより形成されるワード線の抵抗値を低減させることが可能である。低抵抗を実現できるシリサイドの金属材料としてはチタン（Ｔｉ）の他にニッケル（Ｎｉ），コバルト（Ｃｏ）などがある。これらの金属材料は、タングステン（Ｗ）などと異なり低融点材料であるから、デバイス形成の際の熱処理を考慮すると、最初からチタンシリサイド（ＴｉＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ2）膜を形成しておくことができず、あとから自己整合的にシリサイド化する必要がある。このため、ゲート電極の構成を成膜して加工した後、チタン膜、ニッケル膜あるいはコバルト膜を形成し、熱処理を行うことで自己整合的にシリサイドを形成する。しかし、この熱処理の際、シリサイドが形成されるときに体積の膨張を伴うため、隣接するワード線（制御ゲート電極）が近づき、ショートの発生や、リーク電流の増大や、耐圧の劣化などの問題が発生するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９８５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート電極の上部にシリサイドを形成するときに、隣接するワード線（導電層）が近づくことを防止できる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極用のシリコン層を形成する工程と、前記シリコン層、前記電極間絶縁膜および前記電荷蓄積層を加工して複数のゲート構造を形成する工程と、前記複数のゲート構造間の溝にメモリセル間絶縁膜を形成し、前記シリコン層の上部が露出するように加工する工程と、前記メモリセル間絶縁膜、および前記シリコン層上に金属膜を形成する工程と、第１の温度で加熱することにより前記シリコン層を前記金属膜と反応させシリサイド化する工程と、未反応の前記金属膜を除去した後、前記メモリセル間絶縁膜、およびシリサイド化された前記シリコン層をライナー絶縁膜で被覆する工程と、前記ライナー絶縁膜で被覆された状態で前記第１の温度よりも高い第２の温度でシリサイド化された前記シリコン層を加熱する工程と、前記ライナー絶縁膜上に層間絶縁膜を形成する工程とを備えたところに特徴を有する。
【０００７】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成され、それぞれ電荷蓄積層、電極間絶縁膜、および上部または全部が金属シリサイド化された導電層がこの順で積層された複数のゲート電極と、前記複数のゲート電極間を分離する溝に形成され、上面の高さが前記導電層の上面よりも低いメモリセル間絶縁膜と、前記メモリセル間絶縁膜の上面、並びに、前記導電層の上面および側面の上に形成され、酸化膜よりも高密度のライナー絶縁膜と、前記ライナー絶縁膜上に形成された層間絶縁膜とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、ゲート電極の上部にシリサイドを形成するときに、隣接するワード線（導電層）が互いに近づくことを防止できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（a）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（b）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図
【図４】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１）
【図５】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その２）
【図６】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その３）
【図７】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その４）
【図８】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その５）
【図９】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その６）
【図１０】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その７）
【図１１】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その８）
【図１２】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その９）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その９）
【図１３】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１０）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１０）
【図１４】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１１）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１１）
【図１５】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１２）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１２）
【図１６】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１３）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１３）
【図１７】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１４）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１４）
【図１８】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１５）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１５）
【図１９】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１６）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１６）
【図２０】（ａ）は製造途中における図２中の３Ａ−３Ａ線に沿って示す断面図（その１７）、（ｂ）は製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１７）
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１４】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２の３Ａ−３Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２の３Ｂ−３Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。
【００１６】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１７】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１８】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されており、例えば膜厚が８ｎｍ程度のシリコン酸窒化膜から形成されている。浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８により構成されている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
【００１９】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造で構成される。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層１０ｂ（即ち、シリサイド層単体）で構成しても良い。
【００２０】
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは互いに電気的に分離されている。この分離領域内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１は、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜により形成されている。
【００２１】
メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１２が形成されている。このライナー絶縁膜１２上には、例えばシリコン酸化膜からなる層間絶縁膜１３が形成されている。ライナー絶縁膜１２は、シリコン酸化膜からなる層間絶縁膜１３の形成時に酸化剤が制御ゲート電極ＣＧ６へ到達することを防ぎ、特にシリサイド層１０ｂの酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、ライナー絶縁膜１２は、シリサイド層１０ｂの形成時に体積膨張を抑制する機能を有しており、これにより、制御ゲート電極ＣＧ間でのショートの防止や、リーク電流低減や、耐圧の向上などを実現できる。また、制御ゲート電極ＣＧ間はライナー絶縁膜１２を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００２２】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４〜図２０に示す工程断面図を参照して説明する。尚、図４（ａ）〜図２０（ａ）は図３（ａ）に対応する断面構造の製造段階を模式的に示し、図４（ｂ）〜図２０（ｂ）は図３（ｂ）に対応する断面構造の製造段階を模式的に示す。
【００２３】
まず、図４に示すように、ｐ型のシリコン基板１（または表層にｐ型ウエルを形成したシリコン基板）の表面に、ゲート絶縁膜７として例えば膜厚が１〜１５ｎｍ程度のシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極ＦＧとなる例えば膜厚が１０〜１５０ｎｍ程度のドープト多結晶シリコン層８を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。
【００２４】
次に、図５に示すように、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１４を５０ｎｍから２００ｎｍ程度形成し、続いて、シリコン窒化膜１４上に化学気相成長法を用いてシリコン酸化膜１５を５０ｎｍから４００ｎｍ程度形成する。この後、シリコン酸化膜１５上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１５をＲＩＥ（reactive ion etching）法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１５をマスクにしてシリコン窒化膜１４をエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６参照）。
【００２５】
次に、図７に示すように、化学気相成長法あるいは塗布技術を用いて例えばシリコン酸化膜を加工後の溝４に埋め込んだ後、ＣＭＰ(chemical mechanical polishing)を用いて平坦化を行うことにより、素子分離絶縁膜５を形成する。この後、ウエットエッチングまたはドライエッチングを用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極ＦＧ（ドープト多結晶シリコン層８）間の素子分離絶縁膜５を落とし込み、続いて、ドープト多結晶シリコン層８上に残っているシリコン窒化膜１４を選択的にエッチングして除去し、図８に示すような構成を得る。
【００２６】
次いで、図９に示すように、露出したドープト多結晶シリコン層８および素子分離絶縁膜５の表面に、電極間絶縁膜９を、膜厚が５〜２０ｎｍ程度になるように形成する。この電極間絶縁膜９としては、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を周知のプロセスにより形成する。
【００２７】
この後、図１０に示すように、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極ＣＧ）となるドープト多結晶シリコン層を形成する。ドープト多結晶シリコン層の不純物としては、例えばリン（Ｐ）を用いる。次いで、ドープト多結晶シリコン層上に化学気相成長法によってシリコン窒化膜１６を５０ｎｍから２００ｎｍ程度の膜厚で形成し、さらに、シリコン窒化膜１６上に化学気相成長法によってシリコン酸化膜１７を５０ｎｍから４００ｎｍ程度の膜厚で形成する。
【００２８】
次に、シリコン酸化膜１７上に、フォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングする。続いて、フォトレジストを耐エッチングマスクにしてシリコン酸化膜１７をエッチングする。エッチング後にフォトレジストを除去し、シリコン酸化膜１７をマスクにしてシリコン窒化膜１６をエッチングする。次いで、シリコン窒化膜１６をマスクとして、制御ゲート電極ＣＧとなる導電層（ドープト多結晶シリコン層）１０、電極間絶縁膜９、および、浮遊ゲート電極となるドープト多結晶シリコン層８をエッチングして加工することにより、浮遊ゲート電極ＦＧを形成しつつ、制御ゲート電極ＣＧと電極間絶縁膜９と浮遊ゲート電極ＦＧを分離するための溝１８を形成する。その後、シリコン酸化膜１７を除去して、図１１に示すような複数のゲート構造を得る。
【００２９】
この後、図１２に示すように、溝１８の内底部のシリコン基板１の表面に、既存のイオン注入法を用いて不純物例えば砒素やリンをドーピングし、その後、不純物の活性化に必要な熱工程を施すことにより、n型拡散層６を形成する。尚、図１２には、メモリセル領域のn型拡散層６だけを図示しているが、実際の不揮発性半導体記憶装置には周辺回路が設けられており、周辺回路の動作に必要となる拡散層の形成も本工程と同様な方法にて行う。この拡散層形成の際には、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、例えば側壁絶縁膜を用いてトランジスタをＬＤＤ(lightly doped drain)構造やＤＤＤ(deeply doped drain)構造にすることが好ましい。上記構造は、シリコン酸化膜等を形成した後、異方性エッチングによりこのシリコン酸化膜等をエッチングして、ゲートの側壁として残し、自己整合的にイオン注入を行うことにより形成することができる。
【００３０】
次に、図１３に示すように、シリコン窒化膜１６の上面および溝１８内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、異方性エッチングにより表面を平坦化する。尚、メモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜、または、セル間容量の増大に伴う回路動作不良を防ぐため低誘電率絶縁膜を使用することが好ましい。また、メモリセル間絶縁膜１１として、上記したＬＤＤ構造またはＤＤＤ構造の側壁として使用した絶縁膜をそのまま使用しても良い。
【００３１】
この後、図１４に示すように、シリコン窒化膜１６およびメモリセル間絶縁膜８上にバリア絶縁膜１９を形成し、更にその上にメモリセル領域以外の凹部を埋め込むための絶縁膜２０を形成する。バリア絶縁膜１９は、メモリセル間絶縁膜１１に対してエッチングレートが異なると共に、水素バリア性を有する絶縁膜であり、例えばシリコン窒化膜を使用する。絶縁膜２０は、深く且つ幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えばＢＰＳＧ（boro-phospho-silicate glass）膜を使用する。次に、絶縁膜２０を、例えばバリア絶縁膜１９をストッパとしてＣＭＰにより除去して平坦化し、図１５に示すような構造を得る。
【００３２】
次いで、図１６に示すように、バリア絶縁膜１９およびシリコン窒化膜１６をエッチングにて除去した後、さらに、異方性エッチングを用いてメモリセル間絶縁膜１１を加工して落とし込むことにより、制御ゲート電極ＣＧとなるドープト多結晶シリコン層（導電層）１０の上部を露出させる。この場合、メモリセル間絶縁膜１１の上面がドープト多結晶シリコン層（導電層）１０よりも低くなっていることで、後のシリサイド形成時にシリコンと金属の接触面積が増加し、効率良くシリサイドを形成することができる。
【００３３】
次に、図１７に示すように、メモリセル間絶縁膜１１の上面、並びに、ドープト多結晶シリコン層（導電層）１０の上面および側面の上に、スパッタ法によりニッケル（Ｎｉ）層２１を形成する。この場合、ニッケルとシリコン界面の清浄度がシリサイド形成において重要な条件であるため、ニッケルスパッタの前に、ウェットエッチングまたはドライエッチングによりシリコン表面の洗浄を行うことが望ましい。
【００３４】
この後、例えばＲＴＡ（rapid thermal anneal）法により熱を加えることにより、ドープト多結晶シリコン層（導電層）１０の表面にニッケルシリサイド（ＮｉＳｉ）層を形成する。ここで、熱工程によりニッケルシリサイドを形成する場合、絶縁膜上のニッケルは４００℃以上の熱工程で加熱すると、容易に凝集してしまい、これはWhiskerと呼ばれるワード線間ショートの要因となったり、意図しない領域でのシリサイド反応に繋がったりするというおそれがあった。これを解消する方法として、例えば特開２００５−１９７０５に記載されているように、熱工程を２段階に分ける方法が知られており、本実施形態においては、この熱工程を２段階に分ける方法を使用する。
【００３５】
この方法では、まず、ニッケル層２１の成膜後に、１回目の熱工程を、２５０〜４００℃程度の温度（低温）で、５分以内の時間で実行する。これにより、シリコン（ドープト多結晶シリコン層１０表面）と接していたニッケル層２１は、ダイニッケルシリサイド（Ｎｉ2Ｓｉ）またはダイニッケルシリサイド（Ｎｉ2Ｓｉ）と、ニッケルモノシリサイド（ＮｉＳｉ）との混合物からなるニッケルリッチシリサイド層２２となる（図１８参照）。そして、上記したような低温で熱工程を行うと、絶縁膜（メモリセル間絶縁膜１１）上のニッケルは、凝集せず未反応のまま残留することから、硫酸過水あるいはアルカリ加水で選択的に除去することが可能である。そこで、本実施形態では、硫酸過水あるいはアルカリ加水を用いてメモリセル間絶縁膜１１上に残留する未反応のニッケル層２１を除去する。
【００３６】
この後、２回目の熱工程を、４５０℃〜５５０℃程度の温度（高温）で、５分以内の時間で実行することにより、ニッケルリッチシリサイド層２２をニッケルモノシリサイド層へと転換するのであるが、この２回目の熱工程を実行するときに、体積膨張を伴うため、隣接する制御ゲート電極ＣＧ（シリサイド層１０ｂ、導電層１０）が近づき、ショートの発生や、リーク電流の増大等が生ずるおそれがあった。
【００３７】
このような不具合を解消するために、本実施形態においては、次の通りの構成とすることにより、２回目の熱工程の実行時の体積膨張を防止するように構成した。
具体的には、本実施形態では、上記１回目の熱工程を実行し、未反応ニッケル層２１の選択除去後に、図１９に示すように、メモリセル間絶縁膜１１、および、ニッケルリッチシリサイド層２２を、例えばシリコン窒化膜からなるライナー絶縁膜１２で被覆する。この場合、ライナー絶縁膜１２を成膜するときの成膜温度は、シリサイド層の相の転換による体積膨張を伴うことがないように、５００℃以下好ましくは４００℃以下の低温に設定される。
【００３８】
このような低温でライナー絶縁膜（シリコン窒化膜）１２を形成する成膜方法として、例えばプラズマアシスト原子層成長法がある。このプラズマアシスト原子層成長法により、ライナー絶縁膜１２として、例えばシリコン窒化膜を成膜する場合、シリコン基板１を高圧下（６００Ｐａ以下）のジクロロシラン雰囲気に暴露させて、シリコン元素を含む反応生成物をシリコン基板に吸着させ、不活性ガスを流すことにより、チャンバー内をパージする。この後、シリコン基板１を低圧下（１００Ｐａ以下）のアンモニア雰囲気に暴露させることにより、シリコン元素と窒素元素の結合を形成させる。これを1サイクルとして、繰り返すことにより、シリコン窒化膜（ライナー絶縁膜）１２を形成させる。この場合、低温（６００℃以下）では、アンモニアの反応性が低いため、アンモニアガスの導入口付近でプラズマを発生させることにより、ラジカルを生成させることで、成膜効率を上げることができる。また、プラズマアシスト原子層成長法によれば、膜厚が１０ｎｍ以下の薄膜を、均一性良く成膜することができ、また、段差に対しても均一に成膜することができる。
【００３９】
この後、図２０に示すように、第２の熱工程を、４５０℃〜５５０℃程度の温度で、５分以内の時間で行うことにより、導電層（ドープト多結晶シリコン層１０ａ）１０の上面にニッケルシリサイド層１０ｂを形成する。ニッケルシリサイド層１０ｂの膜厚は、スパッタ形成するニッケル層２１の膜厚を変えることにより、制御することができる。この場合、ライナー絶縁膜（シリコン窒化膜）１２で、ニッケルリッチシリサイド層２２の上面および側面並びにメモリセル間絶縁膜１１の上面が被覆された状態とされているので、上記２回目の熱工程によりニッケルシリサイドを形成するときに生ずる体積膨張を抑えることができる。これにより、隣接する制御ゲート電極ＣＧ（シリサイド層１０ｂ、導電層１０）が近づくことを防止でき、ショートの発生や、リーク電流の増大等を防止できる。
【００４０】
尚、導電層１０（制御ゲート電極ＣＧ）をニッケルシリサイド層１０ｂ単体で構成することも可能である。また、上記第２の熱工程を実行する場合、熱工程専用の加熱装置を使用する代わりに、ライナー絶縁膜１２を成膜する成膜装置において、ライナー絶縁膜１２の成膜後において、成膜時よりも温度を上げて、４００℃〜５５０℃の温度を数分保持するように設定しても良く、このようにしても上記ニッケルシリサイド層１０ｂを形成することができる。
【００４１】
次に、図３に示すように、ライナー絶縁膜１２上に層間絶縁膜１３を形成する。この層間絶縁膜１３を形成する場合、シリサイド層１０ｂの耐熱性を考慮して、例えばニッケルシリサイド層１０ｂの場合には、成膜温度を６００℃以下に設定する。このため、低温で成膜可能なプラズマ化学気相成長法を用いてシリコン酸化膜等を形成し、これを層間絶縁膜１３とすることが好ましい。この場合、上記シリコン酸化膜の成膜の際に、ライナー絶縁膜１２がシリコン窒化膜で形成されているので、このシリコン窒化膜によって酸化剤が制御ゲート電極ＣＧ（導電層１０、ニッケルシリサイド層１０ｂ）に到達することを防止でき、酸化による導電層１０の抵抗増大を防止することができる。
【００４２】
また、本実施形態においては、図１６及び図１７に示すように、メモリセル間絶縁膜１１の上面の高さを、導電層１０（ドープト多結晶シリコン層１０、制御ゲート電極ＣＧ）の上面の高さよりも低くし、導電層１０の側面の中間部に位置させるように構成したので、ニッケルシリサイド形成時にドープト多結晶シリコン層１０（シリコン）の上面および側面の上にニッケル層２１（金属）を形成してそれらの接触面積を増加させることができ、効率良くシリサイド層１０ｂを形成することができる。
【００４３】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００４４】
上記実施形態においては、メモリセル間絶縁膜１１の上面の高さを、導電層１０（ドープト多結晶シリコン層１０、制御ゲート電極ＣＧ）の上面の高さよりも低くするように構成したが、これに代えて、メモリセル間絶縁膜１１の上面の高さを、導電層１０（ドープト多結晶シリコン層１０、制御ゲート電極ＣＧ）の上面の高さと略同じにするように構成しても良い。このように構成した場合も、メモリセル間絶縁膜１１およびニッケルリッチシリサイド層２２（ドープト多結晶シリコン層１０）上に形成したライナー絶縁膜１２（シリコン窒化膜）によって、ニッケルシリサイドを形成するときに生ずる体積膨張を抑えることができる。
【００４５】
また、上記実施形態においては、ライナー絶縁膜１２としてシリコン窒化膜を形成したが、他の絶縁膜（好ましくはシリコン酸化膜よりもヤング率の大きい絶縁膜）であっても、ニッケルシリサイド形成時の体積膨張を抑えることができる。更に、酸化膜よりも高密度のものであれば、シリコン窒化膜以外の他の絶縁膜であっても、ゲート電極ＭＧへの周囲からの酸化剤の到達を防いで、シリサイド層１０ｂの酸化防止を図ることができる。
【００４６】
上記実施形態においては、ライナー絶縁膜１２としてのシリコン窒化膜を、プラズマアシスト原子層成長法を用いて形成したが、これに限られるものではなく、例えば、シリコン材料ガスとしてヘキサクロロジシラン（ＨＣＤ）を用いると共に、窒化ガスとしてアンモニア（ＮＨ3）を用いて、減圧化学気相成長法によってシリコン窒化膜を形成するように構成しても良い。この場合、ヘキサクロロジシランを用いたシリコン窒化膜形成は、他の材料と比較すると、成膜温度が低温（４００〜５００℃程度）であっても、比較的高い成長速度を確保することができる。
【００４７】
また、反応性スパッタリング法を用いて上記シリコン窒化膜を形成するように構成しても良い。この場合、反応性スパッタリング法は、シリコン窒化膜を低温（４００℃以下）で成膜可能であるため、シリサイド層１０ｂの形成反応に伴う体積膨張を抑え易い。更に、プラズマ化学気相成長法を用いて上記シリコン窒化膜を形成するように構成しても良い。この場合、プラズマ化学気相成長法は、シリコン窒化膜を低温（４００℃以下）で成膜可能であるため、シリサイド層１０ｂの形成反応に伴う体積膨張を抑え易い。
【００４８】
更にまた、ＳＰＡ（slot plane antenna）を用いたラジカル窒化法によって上記シリコン窒化膜を形成するように構成しても良い。この場合、ラジカル窒化法は、低温（４００℃以下）で窒化剤を拡散させることで制御ゲート電極ＣＧ（導電層１０、ニッケルリッチシリサイド層２２）並びにメモリセル間絶縁膜１１の表面を窒化し、表面のみにシリコン窒化膜に近い組成の部分（膜）を形成することができる。このラジカル窒化法は、気相成長法と異なり、堆積による膜形成ではないため、実効的な制御ゲート電極ＣＧ間の距離を確保することができ、耐圧を向上できると共に、リーク電流を抑制することができる。尚、制御ゲート電極ＣＧ（導電層１０、ニッケルリッチシリサイド層２２）の表面に上記ラジカル窒化法を用いてシリコン窒化膜を形成した場合、形成したシリコン窒化膜にニッケル窒化膜（ＮiＮ）が少し混じることがあるが、支障はない。
【００４９】
また、上記実施形態では、制御ゲート電極ＣＧ（導電層１０）の上面にニッケルシリサイド層１０ｂを形成する構成に適用したが、これに限られるものではなく、他の金属シリサイド層、特には、シリサイドの形成反応時に体積が膨張する金属シリサイド層（例えばＰｄ2Ｓｉ）を形成する構成に適用しても良い。
【００５０】
また、上記実施形態では、浮遊ゲート電極を有する不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ装置）に適用したが、他のゲート電極構造を有する半導体装置であっても、上記実施形態と同様の積層構造を有する素子であれば同様の効果を得ることができる。例えば、電荷トラップ層（電荷蓄積層）としてシリコン窒化膜を用いた電荷トラップ型のセル構造（ＭＯＮＯＳと称される）を有する不揮発性半導体記憶装置に適用しても良い。
【符号の説明】
【００５１】
図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、６は拡散層、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１はメモリセル間絶縁膜、１２はライナー絶縁膜、１３は層間絶縁膜、１８は溝、２１はニッケル層、２２はニッケルリッチシリサイド層である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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