(57)【要約】【課題】集積度が高い不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の絶縁膜１５及び電極膜１４が交互に積層された積層体ＭＬを設け、積層体ＭＬ内に、絶縁膜１５及び電極膜１４の積層方向に延びるシリコンピラー３１を設け、電極膜１４とシリコンピラー３１との間に電荷蓄積層２６を設ける。シリコンピラー３１には、シリコンピラー３１の全長にわたって設けられ、不純物を含有したシリコンからなる外周部分４１と、シリコンピラー３１の全長にわたって設けられ、不純物及び酸素を含有したシリコンからなる中心部分４２とを設ける。そして、中心部分４２の酸素濃度を外周部分４１の酸素濃度よりも高くし、中心部分４２の組成をＳｉＯｘ（０＜ｘ＜２）とする。【選択図】図１
2011198963.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びるシリコンピラーと、
前記電極膜と前記シリコンピラーとの間に設けられた電荷蓄積層と、
を備え、
前記シリコンピラーは、
前記シリコンピラーの全長にわたって設けられ、不純物を含有したシリコンからなる第１部分と、
前記シリコンピラーの全長にわたって設けられ、不純物及び酸素を含有したシリコンからなる第２部分と、
を有し、
前記第２部分の酸素濃度は前記第１部分の酸素濃度よりも高く、
前記第２部分の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１部分は前記シリコンピラーの外周部分であり、
前記第２部分は前記シリコンピラーの中心部分であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールが形成された積層体を形成する工程と、
前記貫通ホールの内面上に電荷蓄積層を形成する工程と、
前記貫通ホールの内面上に不純物を導入しながらシリコンを堆積させて、前記貫通ホール内の全長にわたって外周部分を形成し、前記外周部分の内面上に不純物及び酸素を導入しながらシリコンを堆積させて、前記貫通ホール内の全長にわたって中心部分を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記外周部分の形成は、ジシランを原料とした化学気相成長法によって前記貫通ホールの内面上に第１のシリコン層を堆積させ、シランを原料とした化学気相成長法によって前記第１のシリコン層上に第２のシリコン層を堆積させることによって行うことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記中心部分の形成は、シランを原料とし一酸化二窒素ガス又は酸素ガスを導入する化学気相成長法によって行うことを特徴とする請求項３または４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化及び低コスト化を図る方法として、一括加工型の積層メモリが注目を浴びている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホールの内面上にブロック層、電荷蓄積層及びトンネル層をこの順に形成し、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。これにより、メモリセルを３次元的に集積させることができるため、記憶装置の高集積化及び低コスト化を図ることができる（例えば、特許文献１参照。）。しかしながら、このような積層メモリにおいても、より一層の高集積化が要求されることが予想される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、集積度が高い不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体内に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びるシリコンピラーと、前記電極膜と前記シリコンピラーとの間に設けられた電荷蓄積層と、を備え、前記シリコンピラーは、前記シリコンピラーの全長にわたって設けられ、不純物を含有したシリコンからなる第１部分と、前記シリコンピラーの全長にわたって設けられ、不純物及び酸素を含有したシリコンからなる第２部分と、を有し、前記第２部分の酸素濃度は前記第１部分の酸素濃度よりも高く、前記第２部分の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
本発明の他の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールが形成された積層体を形成する工程と、前記貫通ホールの内面上に電荷蓄積層を形成する工程と、前記貫通ホールの内面上に不純物を導入しながらシリコンを堆積させて、前記貫通ホール内の全長にわたって外周部分を形成し、前記外周部分の内面上に不純物及び酸素を導入しながらシリコンを堆積させて、前記貫通ホール内の全長にわたって中心部分を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、集積度が高い不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図２】本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】図２に示す領域Ｂを示す一部拡大断面図である。
【図４】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図７】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図８】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図９】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１４】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１５】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１６】（ａ）は本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１７】本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、図２に示す領域Ｂを示す一部拡大断面図である。
なお、図１においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
【００１０】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る不揮発性半導体記憶装置の特徴は、電極膜と絶縁膜とが交互に積層された積層体内に複数本のシリコンピラーが設けられた３次元積層型のフラッシュメモリにおいて、シリコンピラーが同心状の二重構造となっていることである。すなわち、各シリコンピラーにおいて、その中心軸を含む中心部分と、中心部分の周囲を囲む外周部分とが設けられている。中心部分及び外周部分は、それぞれ、シリコンピラーの全長にわたって延びている。シリコンピラーの外周部分は、不純物、例えばリンを含有したシリコンによって形成されており、半導体部分として機能する。すなわち、外周部分は、その近傍に配置された電極膜の電位に応じて、反転層が形成されて電流を流したり、空乏層が形成されて電流を遮断したりする。一方、シリコンピラーの中心部分は、不純物及び酸素を含有したシリコンによって形成されており、中心部分の酸素濃度は、単体のシリコン（Ｓｉ）と二酸化珪素（ＳｉＯ２）との間である。これにより、中心部分は、外周部分よりも高抵抗な半導体部分として機能する。すなわち、中心部分は、外周部分から伸びてきた空乏層を停止させて各メモリトランジスタのしきい値を安定させると共に、ある程度の駆動電流を流すことができる。この結果、本実施形態によれば、不揮発性半導体記憶装置を高集積化してシリコンピラーを細くしても、メモリセルのしきい値を安定させつつ、駆動電流を確保することができる。
【００１１】
以下、本実施形態に係る不揮発性半導体記憶装置の構成を詳細に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０には、メモリセルが形成されるメモリセル領域と、メモリセル領域の周囲に配置され、周辺回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路はメモリセルに対してデータの書込、読出及び消去を行う回路である。
【００１２】
メモリセル領域においては、シリコン基板１０上に絶縁膜１１が設けられており、その上に導電膜、例えば、不純物がドープされたポリシリコン膜１２が形成されており、これがバックゲート電極ＢＧとなっている。バックゲート電極ＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されて、積層体ＭＬが構成されている。電極膜１４は例えば不純物がドープされたシリコンによって形成されている。なお、電極膜１４は、窒化タンタル又は金属及びシリコンを主成分とするシリケートによって形成されていてもよい。この場合、金属は例えばニッケル又はタングステン等である。絶縁膜１５は例えばシリコン酸化物により形成されており、電極膜１４同士を絶縁している。電極膜１４及び絶縁膜１５の膜厚は、それぞれ、例えば５０ｎｍ（ナノメートル）程度である。なお、図１及び図２等においては、電極膜１４の段数が４である例が示されているが、本発明はこれに限定されない。
【００１３】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１４】
図１及び図２に示すように、積層体ＭＬには、Ｚ方向に延びる複数本の貫通ホール２１が、Ｘ方向及びＹ方向に沿ってマトリクス状に形成されている。各貫通ホール２１は積層体ＭＬを貫き、その下端はバックゲート電極ＢＧに到達している。貫通ホール２１の形状は例えば円柱状である。
【００１５】
また、積層体ＭＬには、貫通ホール２１の間に、Ｘ方向に延びる複数本の溝５４が形成されている。溝５４は積層体ＭＬの最下層の絶縁膜１５に到達しているが積層体ＭＬを貫いてはいない。電極膜１４は溝５４によってＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。
【００１６】
また、バックゲート電極ＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００１７】
Ｕ字孔２３の内面上には、メモリ膜２４が設けられている。メモリ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック層２５はバックゲート電極ＢＧ、制御ゲート電極ＣＧ及び絶縁膜１５に接している。ブロック層２５は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、アルミニウム及び酸素を主成分とするアルミナによって形成されている。なお、ブロック層２５は、シリコン及び酸素を主成分とするシリコン酸化物によって形成されていてもよく、シリコン、酸素及び窒素を主成分とするシリコン酸窒化物によって形成されていてもよい。
【００１８】
電荷蓄積層２６は、電荷を蓄積する能力がある層であり、例えば、トラップサイトを含む層であり、例えば、シリコン及び窒素を主成分とするシリコン窒化物により形成されている。なお、電荷蓄積層２６はハフニウム及び酸素を主成分とするハフニウム酸化物により形成されていてもよい。トンネル層２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン及び酸素を主成分とするシリコン酸化物により形成されている。ブロック層２５、電荷蓄積層２６及びトンネル層２７の厚さは、例えば、それぞれ２〜８ｎｍである。
【００１９】
また、Ｕ字孔２３の内部には、不純物がドープされたシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、メモリ膜２４によってバックゲート電極ＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００２０】
そして、図３に示すように、装置１においては、Ｕ字シリコン部材３３が同心状の二重構造となっている。すなわち、Ｕ字シリコン部材３３には、外周部分４１及び中心部分４２が設けられている。外周部分４１は、Ｕ字孔２３の内面上に形成され、トンネル層２７に接し、その内側にＵ字シリコン部材３３の中心軸に沿った空洞４５を形成している。従って、外周部分４１の形状はＵ字パイプ状である。また、外周部分４１はＵ字シリコン部材３３の全長にわたって設けられている。すなわち、外周部分４１の一部はシリコンピラー３１の外周部分となっており、残部は接続部材３２の外周部分となっている。一方、中心部分４２は、外周部分４１が形成する空洞４５内に埋め込まれている。従って、中心部分４２の形状はＵ字シリコン部材３３の中心軸を含むＵ字形である。中心部分４２はＵ字シリコン部材３３の全長にわたって設けられている。すなわち、中心部分４２の一部はシリコンピラー３１の中心部分となっており、残部は接続部材３２の中心部分となっている。
【００２１】
外周部分４１は不純物を含有したシリコンによって形成されており、例えば、リンを含有したポリシリコンによって形成されている。一方、中心部分４２は、不純物及び酸素を含有したシリコンによって形成されており、例えば、リン及び酸素を含有したポリシリコンによって形成されている。中心部分４２の酸素濃度は外周部分４１の酸素濃度よりも高く、単体のシリコン（Ｓｉ）と二酸化珪素（ＳｉＯ２）との間である。すなわち、中心部分４２の組成を組成式で表すと、ＳｉＯｘ（０＜ｘ＜２）である。このため、中心部分４２の抵抗率は、外周部分４１の抵抗率よりも高い。中心部分４２の酸素濃度は、例えば１０質量％程度である。中心部分４２の酸素濃度は、例えば、ＳＩＭＳ（Secondary Ionization Mass Spectrometer：二次イオン質量分析計）によって測定することができる。
【００２２】
また、図１及び図２に示すように、積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。絶縁膜１６は例えばシリコン酸化物からなり、溝５４内にも埋め込まれている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、Ｘ方向に沿って配列されたシリコンピラー３１の列毎に設けられている。絶縁膜１８は例えばシリコン酸化物からなる。
【００２３】
絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された複数の貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００２４】
Ｙ方向に沿って配列された複数本のシリコンピラー３１は相互に異なる制御ゲート電極ＣＧを貫いており、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いている。一方、Ｘ方向に沿って配列された複数本のシリコンピラー３１は共通の制御ゲート電極ＣＧを貫いており、Ｘ方向に沿って配列された複数本のシリコンピラー３４は共通の選択ゲートＳＧを貫いている。
【００２５】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って連続して配列された４本の選択ゲート電極ＳＧからなる各組において、連続して配列された２本の選択ゲート電極ＳＧの直上域に配置されており、残りの２本の選択ゲート電極ＳＧの直上域には配置されていない。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属により形成されている。
【００２６】
各Ｕ字ピラー３０に属する１対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【００２７】
そして、装置１においては、制御ゲート電極ＣＧがゲート電極として機能し、シリコンピラー３１における制御ゲート電極ＣＧを貫く部分がチャネルとして機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、それぞれ、ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型のメモリトランジスタが形成される。各メモリトランジスタは、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、データを記憶する。そして、装置１においては、積層体ＭＬ内に複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００２８】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタが形成される。更に、接続部材３２とバックゲート電極ＢＧとの間にはメモリ膜２４が介在するため、接続部材３２をチャネルとし、バックゲート電極ＢＧをゲート電極とし、メモリ膜２４をゲート絶縁膜としたバックゲートトランジスタが形成される。すなわち、バックゲート電極ＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。この結果、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリングが構成される。メモリストリングにおいては、両端部に選択トランジスタが設けられ、中央部にバックゲートトランジスタが設けられ、各選択トランジスタとバックゲートトランジスタとの間に、複数のメモリトランジスタが接続される。
【００２９】
次に、このように構成された装置１の駆動方法について簡単に説明する。
メモリセルにデータを書き込む際には、制御ゲート電極ＣＧの電位をシリコンピラー３１の電位よりも高くすることにより、シリコンピラー３１から電荷蓄積層２６に電子を注入する。一方、データを消去する際には、制御ゲート電極ＣＧの電位をシリコンピラー３１の電位よりも低くすることにより、シリコンピラー３１から電荷蓄積層２６に正孔を注入して、電荷蓄積層２６に蓄積されている電子と対消滅させる。また、データを読み出す際には、メモリトランジスタのしきい値を検出することにより、電荷蓄積層２６に電子が蓄積されているか否かを判定する。
【００３０】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４〜図８は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、
図９〜図１２は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、図８（ｂ）に示す領域Ｂに相当する領域を示し、
図１３〜図１６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【００３１】
先ず、図４（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。そして、メモリセル領域において、シリコン基板１０上に絶縁膜１１を形成する。次に、絶縁膜１１上に、導電膜としてのポリシリコン膜１２を堆積させる。次に、メモリセル領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
【００３２】
次に、図５（ａ）及び（ｂ）に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
【００３３】
次に、図６（ａ）及び（ｂ）に示すように、ポリシリコン膜１２上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させて、積層体ＭＬを形成する。このとき、電極膜１４の膜厚及び絶縁膜１５の膜厚を、例えばそれぞれ５０ｎｍとする。なお、電極膜１４は、金属又は金属シリサイドによって形成してもよい。
【００３４】
次に、図７（ａ）及び（ｂ）に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１を到達させる。更に、Ｚ方向から見て、貫通ホール２１の形状は円形とする。
【００３５】
次に、図８（ａ）及び（ｂ）に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図７参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
【００３６】
次に、図９に示すように、例えばＡＬＤ（atomic layer deposition：原子層堆積）法により、例えばシリコン窒化物からなる反応防止層（図示せず）を形成した後、例えば、アルミナを２〜８ｎｍの厚さに堆積させて、ブロック層２５を形成し、例えばシリコン窒化物を２〜８ｎｍの厚さに堆積させて、電荷蓄積層２６を形成し、シリコン酸化物を２〜８ｎｍの厚さに堆積させて、トンネル層２７を形成する。これにより、Ｕ字孔２３の内面上の全面に、反応防止層を介してブロック層２５、電荷蓄積層２６及びトンネル層２７がこの順に積層されて、メモリ膜２４が形成される。
【００３７】
以下、図１０〜図１２に示す工程は、同一のＣＶＤ装置によって、途中でチャンバーを大気開放せずに行う。
すなわち、図１０に示すように、ＣＶＤ法により、トンネル層２７上に、ノンドープのアモルファスシリコン層４６を堆積させる。このＣＶＤは、主原料ガスをジシラン（Ｓｉ２Ｈ６）ガスとし、温度を例えば４００〜４４０℃とする条件によって行う。アモルファスシリコン層４６の厚さは、例えば１〜２ｎｍとする。
次に、例えば水素雰囲気中で、温度を例えば４９０〜５５０℃まで昇温させる。
【００３８】
次に、図１１に示すように、ＣＶＤ法により、アモルファスシリコン層４６上に、不純物としてリンを含むアモルファスシリコン層４７を堆積させる。このＣＶＤは、主原料ガスをシラン（ＳｉＨ４）ガスとし、リンをドープするための導入ガスをホスフィン（ＰＨ３）ガスとし、温度を例えば４９０〜５５０℃とする条件によって行う。このとき、アモルファスシリコン４６及び４７によってはＵ字孔２３内を完全には埋め込まないようにし、Ｕ字孔２３の中心軸に沿って空洞４５を残す。アモルファスシリコン層４６及び４７により、上述の外周部分４１が形成される。
【００３９】
次に、図１２に示すように、ＣＶＤ法により、アモルファスシリコン層４７上に、リン及び酸素を含むアモルファスシリコン層を堆積させて、空洞４５内を埋め込む。このＣＶＤは、主原料ガスをシラン（ＳｉＨ４）ガスとし、リンをドープするための導入ガスをホスフィン（ＰＨ３）ガスとし、酸素をドープするための導入ガスを一酸化二窒素（Ｎ２Ｏ）ガスとする条件によって行う。このとき、例えば、シランガスの流量は８００ｓｃｃｍとし、ホスフィンガスの流量は１００ｓｃｃｍとし、一酸化二窒素ガスの流量は５０ｓｃｃｍとする。これにより、空洞４５内に中心部分４２が形成される。外周部分４１及び中心部分４２により、Ｕ字シリコン部材３３が形成される。
【００４０】
このようにして、図１３（ａ）及び（ｂ）に示すように、Ｕ字孔２３内にＵ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。
【００４１】
次に、図１４（ａ）及び（ｂ）に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。これにより、電極膜１４を、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。
【００４２】
次に、図１５（ａ）及び（ｂ）に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。
【００４３】
次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。
【００４４】
その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１の上端に到達するように、貫通ホール５１を形成する。
【００４５】
次に、図１６（ａ）及び（ｂ）に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール５１内のアモルファスシリコンを結晶化させてポリシリコンとする。これにより、貫通ホール５１内にシリコンピラー３４が形成される。シリコンピラー３４はシリコンピラー３１に接続される。
【００４６】
次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。その後、熱処理を行い、各部のアモルファスシリコンを結晶化させて、ポリシリコンとすると共に、シリコン部分に導入した不純物を活性化させる。これにより、Ｕ字シリコン部材３３の外周部分４１及び中心部分４２を形成するリンがドープされたアモルファスシリコンも、ｎ形のポリシリコンとなる。
【００４７】
次に、図１及び図２に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４のドレイン拡散層に接続される。これにより、不揮発性半導体記憶装置１が製造される。
【００４８】
次に、本実施形態の作用効果について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、シリコンピラー３１の外周部分４１が不純物を含有したシリコンによって形成されているため、半導体部分として機能し、シリコンピラー３１の各部分を囲む制御ゲート電極ＣＧの電位に応じて、反転層が形成されて電流を流したり、空乏層が形成されて電流を遮断したりする。これにより、メモリトランジスタを実現することができる。このとき、シリコンピラー３１の中心部分４２は、不純物及び酸素を含有したシリコンによって形成されているため、外周部分４１よりも抵抗が高い半導体部分として機能する。これにより、外周部分４１の外周面において発生し、シリコンピラー３１の中心に向かって伸びる空乏層が、中心部分４２において停止する。この結果、各メモリトランジスタのカットオフ特性が劣化せず、しきい値が安定する。また、中心部分４２を形成するシリコンは、完全には酸化されておらず、且つ不純物を含有しているため、ある程度の電流を流す。このため、不揮発性半導体記憶装置１を微細化しても、駆動電流が減少して動作が不安定になることを防止できる。この結果、本実施形態によれば、集積度が高い不揮発性半導体記憶装置を実現することができる。
【００４９】
また、本実施形態においては、図１０〜図１２に示す工程において、シリコンピラー３１の外周部分４１及び中心部分４２を、共にＣＶＤ法によってシリコンを堆積させることによって形成している。このため、外周部分４１及び中心部分４２を、同一のＣＶＤ装置を使用して途中でチャンバーを大気開放することなく、形成することができる。このため、装置１を微細化し、外周部分４１を薄くしても、外周部分４１が大気と接触することによりマイグレーションを起こし、分断されることがない。この結果、装置１の歩留まりを向上させることができる。
【００５０】
更に、本実施形態においては、図１０に示す工程において、アモルファスシリコン層４６を形成している。アモルファスシリコン層４６は、ジシラン（Ｓｉ２Ｈ６）を主原料としたＣＶＤ法により、比較的低い温度、例えば４００〜４４０℃で堆積されているため、トンネル層２７上で凝集しにくく、高い被覆率で成膜される。そして、このアモルファスシリコン層４６は、引き続き実施されるシラン（ＳｉＨ４）を主原料としたアモルファスシリコン層４７の成膜に際して、シード層となる。この結果、外周部分４１をＵ字孔２３の内面上に均一に形成することができる。
【００５１】
更にまた、本実施形態においては、図１２に示す工程において、ＣＶＤ法により中心部分４２を形成する際に、ＣＶＤ装置への一酸化二窒素（Ｎ２Ｏ）ガスの流量を調整することにより、中心部分４２の抵抗率を制御することができる。すなわち、一酸化二窒素ガスの流量を多くすれば、中心部分４２を形成するシリコン中の酸素濃度が増大して抵抗率が上昇し、カットオフ特性が向上する。一方、一酸化二窒素ガスの流量を少なくすれば、中心部分４２中の酸素濃度が減少して抵抗率が低下し、シリコンピラー３１を流れる駆動電流が増加する。なお、一酸化二窒素ガスの導入量の上限は、シランガスの導入量との流量比が１：１となる程度である。この場合は、中心部分４２をほぼ絶縁性とすることができる。このように、本実施形態によれば、装置１の設計に合わせて、カットオフ特性と駆動電流のバランスを最適化することができる。
【００５２】
なお、本実施形態においては、図１２に示す工程において、シリコン層中に酸素を導入するためのガスとして一酸化二窒素（Ｎ２Ｏ）ガスを用いる例を示したが、本発明はこれに限定されず、例えば、酸素ガス（Ｏ２）を用いてもよい。また、本実施形態においては、シリコン層に不純物としてリンを導入する例を示したが、本発明はこれに限定されず、シリコンに対してドナー又はアクセプタとして作用する元素であればよい。
【００５３】
次に、本実施形態の比較例について説明する。
図１７は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図１７に示すように、本比較例に係る不揮発性半導体記憶装置１０１においては、シリコンピラー１３１に外周部分４１及び中心部分１４２が設けられており、中心部分１４２がシリコン窒化物（ＳｉＮ）によって形成されている。
本比較例に係る製造方法においては、図４〜図９に示すように、積層体ＭＬにＵ字孔２３を形成し、このＵ字孔２３の内面上にメモリ膜２４を形成する。次に、図１０及び図１１に示すように、シリコン堆積用のＣＶＤ装置を使用して、メモリ膜２４上にアモルファスシリコン層４６及び４７を堆積させて、外周部分４１を形成する。次に、中間構造体をこのシリコン堆積用のＣＶＤ装置から取り出し、シリコン窒化物堆積用のＣＶＤ装置に装入する。そして、このシリコン窒化物堆積用のＣＶＤ装置を使用して、Ｕ字孔２３内にシリコン窒化物（ＳｉＮ）を堆積させて、中心部分１４２を形成する。
【００５４】
本比較例においては、外周部分４１を形成した後、中間構造体をＣＶＤ装置から取り出している。このため、外周部分４１が大気に接触することにより、外周部分４１にマイグレーションが発生し、段切れしてしまう。これにより、シリコンピラーに電流が流れなくなり、装置１０１が不良となってしまう。また、本比較例においては、中心部分１４２が絶縁性のシリコン窒化物によって形成されているため、中心部分１４２には駆動電流が流れない。このため、駆動電流が不足する可能性がある。これらの問題は、装置１０１を微細化していくと、より顕著となる。すなわち、装置１０１を微細化すると、外周部分４１の厚さも薄くなり、段切れがより発生しやすくなる。また、段切れが発生しない場合でも、外周部分４１を薄くすることにより、外周部分４１の電気抵抗が増加する。更に、外周部分４１を薄くすることにより、外周部分４１を形成するポリシリコンの結晶性が劣化し、抵抗率も増加する。シリコン窒化物（ＳｉＮ）の代わりにシリコン酸化物（ＳｉＯ２）によって中心部分１４２を形成しても、同様な問題が発生する。
【００５５】
次に、本実施形態の参考例について説明する。
本参考例においては、同一のＣＶＤ装置により、シリコンからなる外周部分４１及びシリコン窒化物（ＳｉＮ）からなる中心部分１４２を、途中で大気開放することなく、形成する。この場合は、外周部分４１にマイグレーションが発生することがなく、段切れすることがない。また、図１０に示すように、ジシラン（Ｓｉ２Ｈ６）を主原料としたＣＶＤ法によりアモルファスシリコン層４６を形成した後、図１１に示すように、シラン（ＳｉＨ４）を主原料としたＣＶＤ法によりアモルファスシリコン層４７を形成することにより、アモルファスシリコン層４６がシード層となり、外周部分４１の被覆性が向上する。また、本参考例によれば、本実施形態の効果のうち、中心部分１４２に駆動電流を流す効果は得られないものの、外周部分４１から伸張する空乏層を停止させてしきい値を均一化する効果は得ることができる。
【００５６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態においては、不揮発性半導体記憶装置が、Ｕ字シリコン部材３３が設けられたＵ字型の装置である例を示したが、本発明はこれに限定されず、不揮発性半導体記憶装置は、積層体ＭＬの下方にバックゲート電極ＢＧの代わりにソース線が設けられ、各シリコンピラーの上端がビット線に接続され、下端がソース線に接続されたＩ字型の装置であってもよい。
【符号の説明】
【００５７】
１、１０１  不揮発性半導体記憶装置、１０  シリコン基板、１１  絶縁膜、１２  ポリシリコン膜、１４  電極膜、１５、１６、１８、１９、２０  絶縁膜、１７  導電膜、２１  貫通ホール、２２  連通孔、２３  Ｕ字孔、２４  メモリ膜、２５  ブロック層、２６  電荷蓄積層、２７  トンネル層、２８  ゲート絶縁膜、３０  Ｕ字ピラー、３１、１３１  シリコンピラー、３２  接続部材、３３  Ｕ字シリコン部材、３４  シリコンピラー、４１  外周部分、４２、１４２  中心部分、４５  空洞、４６、４７  アモルファスシリコン層、５１  貫通ホール、５２、５４、５５  溝、５３  犠牲膜、ＢＧ  バックゲート電極、ＢＬ  ビット線、ＢＰ  ビットプラグ、ＣＧ  制御ゲート電極、ＭＬ  積層体、ＳＧ  選択ゲート電極、ＳＬ  ソース線、ＳＰ  ソースプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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