(57)【要約】【課題】出力端子の電位の変動が位相補償キャパシタを介して出力トランジスタのゲートの電位を変動させることによる貫通電流の発生を防ぐ。【解決手段】演算増幅器１が、出力ＰＭＯＳトランジスタＭＰ６と、出力ＮＭＯＳトランジスタＭＮ６と、ノードＮ１と出力端子Ｖｏｕｔの間に接続された位相補償キャパシタＣ１と、ノードＮ２と出力端子Ｖｏｕｔの間に接続された位相補償キャパシタＣ２と、浮遊電流源６を構成しているＰＭＯＳトランジスタＭＰ５Ａ及びＮＭＯＳトランジスタＭＮ５Ａと、ノードＮ１と浮遊電流源６の間に接続されたＰＭＯＳトランジスタＭＰ５Ｂと、浮遊電流源６とノードＮ２の間に接続されたＮＭＯＳトランジスタＭＮ５Ｂとを備えている。ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートは共通に接続され、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂのゲートは共通に接続されている。【選択図】図５Ａ
2011172066.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と正電源線の間に接続されたハイサイド出力トランジスタと、
前記出力端子と負電源線の間に接続されたローサイド出力トランジスタと、
第１ノードと前記出力端子の間に接続された第１容量素子と、
第２ノードと前記出力端子の間に接続された第２容量素子と、
ソースが前記ハイサイド出力トランジスタのゲートに接続され、ドレインが前記ローサイド出力トランジスタのゲートに接続された第１ＰＭＯＳトランジスタと、
ソースが前記ローサイド出力トランジスタのゲートに接続され、ドレインが前記ハイサイド出力トランジスタのゲートに接続された第１ＮＭＯＳトランジスタと、
ソースが前記第１ノードに接続され、ドレインが前記ハイサイド出力トランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが前記第２ノードに接続され、ドレインが前記ローサイド出力トランジスタのゲートに接続された第２ＮＭＯＳトランジスタ
とを備え、
前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートは、共通に接続されて第１バイアス電圧が供給され、
前記第１ＮＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートは、共通に接続されて第２バイアス電圧が供給されている
演算増幅器。
【請求項２】
請求項１に記載の演算増幅器であって、
前記第１バイアス電圧及び前記第２バイアス電圧は、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタが、３極管領域で動作するように調節された
演算増幅器。
【請求項３】
請求項１又は２に記載の演算増幅器であって、
更に、出力が前記第２ＰＭＯＳトランジスタのソース又は前記第２ＮＭＯＳトランジスタのソースに接続された増幅器を備える
演算増幅器。
【請求項４】
請求項１又は２に記載の演算増幅器であって、
更に、正転入力と、反転入力と、前記第２ＰＭＯＳトランジスタのソースに接続された第１出力と、前記第２ＮＭＯＳトランジスタのソースに接続された第２出力を有する差動増幅器を備える
演算増幅器。
【請求項５】
請求項１又は２に記載の演算増幅器であって、
更に、
ソースが共通に接続された第３ＮＭＯＳトランジスタと第４ＮＭＯＳトランジスタを備えるＮＭＯＳ差動対と、
前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタのソースから電流を引き出す第１定電流源と、
前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタのドレインに接続された第１カレントミラーと、
ソースが共通に接続された第３ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタを備えるＰＭＯＳ差動対と、
前記第３ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのソースに電流を供給する第２定電流源と、
前記第３ＰＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのドレインに接続された第２カレントミラー
とを備え、
前記第４ＮＭＯＳトランジスタのドレインが前記第１ノードに接続され、
前記第４ＰＭＯＳトランジスタのドレインが前記第２ノードに接続された
演算増幅器。
【請求項６】
請求項１乃至５のいずれかに記載の演算増幅器であって、
更に、
前記第１ノードに電流を供給する第３定電流源と、
前記第２ノードから電流を引き出す第４定電流源
とを備える
演算増幅器。
【請求項７】
請求項５に記載の演算増幅器であって、
更に、前記第３ＮＭＯＳトランジスタのドレインと前記第３ＰＭＯＳトランジスタのドレインの間に接続された浮遊電流源を備える
演算増幅器。
【請求項８】
表示パネルを駆動する表示パネルドライバであって、
前記表示パネルを駆動する出力回路が、請求項１乃至７のいずれかに記載の演算増幅器を備えている
表示パネルドライバ。
【請求項９】
表示パネルと、
前記表示パネルのデータ線を駆動する出力回路を備えるドライバ
とを具備し、
前記出力回路が、請求項１乃至７のいずれかに記載の演算増幅器を備えている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器、並びに、それを用いた表示パネルドライバ及び表示装置に関し、特に、演算増幅器の出力段に関する。
【背景技術】
【０００２】
演算増幅器はアナログ信号処理における基本的なビルディングブロックである。演算増幅器は、当初はバイポーラトランジスタで構成されるものが主流であったが、最近ではＭＯＳトランジスタで構成されるものが多くなってきている。特にＣＭＯＳロジックとアナログ回路とがモノリシックに集積化される集積回路においては、ＭＯＳトランジスタで構成された演算増幅器が必須である。更に、低電圧化の要求もあり、そのため、Rail-to-Rail動作はＭＯＳ演算増幅器に必須の特性である。以下では、Rail-to-Rail動作を行うＭＯＳ演算増幅器の構成の例及びその動作について説明する。
【０００３】
［従来技術１］
図１は、特開昭６１−３５００４号公報に開示されている演算増幅器の構成、特に出力段の構成を示す回路図である。図１の演算増幅器１０１は、増幅器１０２と、出力段１０３とを備えている。出力段１０３は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６と、ＮＭＯＳトランジスタＭＮ５、ＭＮ６と、バイアス電圧源１０４、１０５と、定電流源Ｉ３、Ｉ４とを備えている。増幅器１０２は、入力が入力端子Ｖｉｎに接続され、出力がＮＭＯＳトランジスタＭＮ６のゲートに接続されている。増幅器１０２は、演算増幅器１０１の入力段として動作する。ＰＭＯＳトランジスタＭＰ６は、そのソースが正電源線ＶＤＤに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。ＮＭＯＳトランジスタＭＮ６は、そのソースが負電源線（接地線）ＶＳＳに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。
【０００４】
ＮＭＯＳトランジスタＭＮ５は、そのソースがＮＭＯＳトランジスタＭＮ６のゲートに接続され、ドレインがＰＭＯＳトランジスタＭＰ６のゲートに接続されている。ＰＭＯＳトランジスタＭＰ５は、そのソースがＰＭＯＳトランジスタＭＰ６のゲートに接続され、ドレインがＮＭＯＳトランジスタＭＮ６のゲートに接続されている。バイアス電圧源１０４は、ＰＭＯＳトランジスタＭＰ５のゲートと正電源線ＶＤＤの間に接続されており、バイアス電圧源１０５は、ＮＭＯＳトランジスタＭＮ５のゲートと負電源線ＶＳＳの間に接続されている。バイアス電圧源１０４は、ＰＭＯＳトランジスタＭＰ５のゲートを正電源電位ＶＤＤより電圧ＶＢＰ１だけ低い電位にバイアスする。一方、バイアス電圧源１０５は、ＮＭＯＳトランジスタＭＮ５のゲートを負電源電位ＶＳＳより電圧ＶＢＮ１だけ高い電位にバイアスする。このようにバイアスされたＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５は、浮遊電流源として動作する。定電流源Ｉ３は、正電源線ＶＤＤとＰＭＯＳトランジスタＭＰ５のソースとの間に接続されている。定電流源Ｉ４は、負電源線ＶＳＳとＮＭＯＳトランジスタＭＮ５のソースとの間に接続されている。
【０００５】
出力段１０３のＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６は、ＡＢ級動作をする。このＡＢ級動作をするためのアイドリング電流を決めているのがバイアス電圧源１０４、１０５と、浮遊電流源として動作するＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５である。ここでバイアス電圧源１０４、１０５と浮遊電流源とは、以下のように設計される。まず、正電源線ＶＤＤとＰＭＯＳトランジスタＭＰ５のゲートの間に接続されるバイアス電圧源１０４の電圧ＶＢＰ１は、ＰＭＯＳトランジスタＭＰ６及びＭＰ５のゲート−ソース間電圧の和に等しくなるように、即ち、下記式（１）が成り立つように設計される：
ＶＢＰ１＝ＶＧＳ（ＭＰ６）＋ＶＧＳ（ＭＰ５），          ・・・（１）
ここで、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは、一般に、次式で示される：
【数１】
2011172066.tif 000003
ここで、βは、下記式で表わされる：
【数２】
2011172066.tif 000004
ただし、Ｗはゲート幅、Ｌはゲート長、μは移動度、Ｃ０は単位面積当たりのゲート絶縁膜容量、ＶＴは閾値電圧、ＩＤはドレイン電流である。
【０００６】
前述の浮遊電流源は、基本的に、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５のドレイン電流が等しくなるように設計される。すなわち、定電流源Ｉ３の電流値Ｉ３の半分ずつ（Ｉ３／２）がＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５に流れるように設計する。一方、前述したアイドリング電流Ｉｉｄｌｅ（即ち、ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のドレイン電流）については、式（１）より、下記式が成立する：
【数３】
2011172066.tif 000005
ここで、β（ＭＰ６）、β（ＭＰ５）は、それぞれ、ＰＭＯＳトランジスタＭＰ６、ＭＰ５について求められたパラメータβの値であり、ＶＴは、ＰＭＯＳトランジスタＭＰ６、ＭＰ５の閾値電圧である。ここではバイアス電圧源１０４の詳細な回路は示さないが、式（３）は、アイドリング電流Ｉｉｄｌｅについて解くことが可能である（ただし、アイドリング電流Ｉｉｄｌｅの式は非常に複雑であるのでここには示さない）。
【０００７】
そして、定電流源Ｉ４の電流値は上述した定電流源Ｉ３の電流値と同じにする必要がある。もし、これが異なれば、その差分は増幅器１０２の出力端子に流れ、もし増幅器１０２の出力端子が能動負荷の出力端子であれば、結果としてオフセット電圧の増加に繋がる。また、負電源線ＶＳＳとＮＭＯＳトランジスタＭＮ５のゲートの間に接続されるバイアス電圧源１０５に関しても、全く同様にして設計することができる。浮遊電流源は、以上のように設計される。
【０００８】
ここで、バイアス電圧源１０４、１０５は、それぞれを２個のＭＯＳトランジスタと定電流源で構成することにより素子バラツキによる変動に強くなる。その理由は、上述した式（３）の左辺の電圧ＶＢＰ１の式に右辺と同じ「２ＶＴ」という項がでるため、この項が左辺と右辺で消去されるためである（具体的な回路例は図示しない）。このように、図１の従来回路はアイドリング電流Ｉｉｄｌｅを制御してＡＢ級動作を可能にしたものである。
【０００９】
［従来技術２］
演算増幅器においては、位相補償のために出力端子と出力ＭＯＳトランジスタ（図１ではＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６）のゲートとの間にキャパシタを接続することがある。このような構成の演算増幅器が、例えば、特開２００５−１２４１２０号公報に開示されている。図２は、特開２００５−１２４１２０号公報に開示されている演算増幅器１０１Ａの構成を示す回路図である。図１と同様に、ＡＢ級動作を行う出力段１０３Ａを備えている。ただし、図２の演算増幅器１０１Ａでは、入力段１０２Ａが、差動入力と差動出力とを有するように構成されており、また、出力段１０３Ａが、位相補償用キャパシタＣ１、Ｃ２を備えている。
【００１０】
詳細には、入力段１０２Ａは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、定電流源Ｉ１、Ｉ２とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２はＮＭＯＳ差動対を構成しており、ＮＭＯＳトランジスタＭＮ１のゲートが反転入力端子Ｉｎ−に、ＮＭＯＳトランジスタＭＮ２のゲートが正転入力端子Ｉｎ＋に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、能動負荷として使用されるカレントミラーを構成している。具体的には、ＰＭＯＳトランジスタＭＰ１は、そのソースが正電源線ＶＤＤに接続され、ドレインとゲートがＮＭＯＳトランジスタＭＮ１のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ２は、そのソースが正電源線ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ１のゲートと共通接続されている。
【００１１】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ＰＭＯＳ差動対を構成しており、ＰＭＯＳトランジスタＭＰ３のゲートが反転入力端子Ｉｎ−に接続され、ＰＭＯＳトランジスタＭＰ４のゲートが正転入力端子Ｉｎ＋に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、能動負荷として使用されるカレントミラーを構成している。具体的には、ＮＭＯＳトランジスタＭＮ３は、ソースが負電源線ＶＳＳに接続され、ドレインとゲートがＰＭＯＳトランジスタＭＰ３のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ４は、そのソースが負電源線ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートがＮＭＯＳトランジスタＭＮ３のゲートに共通に接続されている。
【００１２】
定電流源Ｉ１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースと負電源線ＶＳＳとの間に接続されている。同様に、定電流源Ｉ２は、ＰＭＯＳトランジスタＭＰ３、ＭＰ５の共通接続ソースと正電源線ＶＤＤの間に接続されている。
【００１３】
このように構成された入力段１０２Ａは、反転入力端子Ｉｎ−、正転入力端子Ｉｎ＋に入力された差動入力信号に対応する２つのシングルエンド出力信号を、それぞれ、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ４のドレインから出力する。
【００１４】
出力段１０３Ａの構成は、概ね、図１の演算増幅器１０１の出力段１０３と同様である。ただし、ＰＭＯＳトランジスタＭＰ２のドレインがＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５で構成される浮遊電流源の一端に接続され、ＮＭＯＳトランジスタＭＮ４のドレインが浮遊電流源の他端に接続されている。また、ＰＭＯＳトランジスタＭＰ６のゲートと出力端子Ｖｏｕｔの間に位相補償キャパシタＣ１が接続され、ＮＭＯＳトランジスタＭＰＮのゲートと出力端子Ｖｏｕｔの間に位相補償キャパシタＣ２が接続されている。
【００１５】
図２の演算増幅器１０１Ａは、概略的には下記のように動作する。ＮＭＯＳ差動対の出力は、能動負荷を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２でシングルエンド出力に変換されて、出力段１０３Ａに出力される。即ち、共通接続されたＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２のドレインがシングルエンド出力となる。このシングルエンド出力に変換された信号がＰＭＯＳトランジスタＭＰ６のゲートに入力される。
【００１６】
同様にして、ＮＭＯＳ差動対の出力は、能動負荷を構成するＮＭＯＳトランジスタＭＮ３、ＭＮ４でシングルエンド出力に変換されて、出力段１０３Ａに出力される。即ち、共通接続されたＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ４のドレインがシングルエンド出力となる。このシングルエンド出力に変換された信号がＮＭＯＳトランジスタＭＮ６のゲートに入力される。このようにしてＮＭＯＳ差動対とＰＭＯＳ差動対の出力信号の加算が行われる。
【００１７】
ここで、図２の演算増幅器１０１Ａにおいては、位相補償キャパシタＣ１、Ｃ２が挿入されているが、一般的なＭＯＳ増幅器では位相遅れの零点を消去するため、この位相補償キャパシタＣ１、Ｃ２の各々に直列に抵抗等を挿入する場合がある（図示せず）。
【００１８】
出力段がＡＢ級動作をすると共に位相補償キャパシタを備えている構成の演算増幅器は、特開２００６−９４５３３号公報、及び、これに対応する米国出願公開ＵＳ２００６／００６６４００Ａ１にも開示されている。
【００１９】
［従来技術３］
図３は、図２の演算増幅器１０１Ａを改良した構成の演算増幅器１０１Ｂの構成を示す回路図である。図３の構成は、特開２００６−２９５３６５号公報、及び、その対応米国特許第７，４０５，６２２に開示されている。図２の演算増幅器１０１Ａと図３の演算増幅器１０１Ｂの差異は、図２における定電流源Ｉ３、Ｉ４を削除し、代わりに入力段１０２ＢのＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ３との間に浮遊電流源Ｉ５を挿入した点である。これ以外の構成は同じである。
【００２０】
図２の演算増幅器１０１Ａの動作において重要なのは、整合のとれた定電流源Ｉ３とＩ４である。図３の演算増幅器１０１Ｂは、これらの定電流源の代わりに能動負荷としても働くＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されたカレントミラー、及びＮＭＯＳトランジスタＭＮ３、ＭＮ４で構成されたカレントミラーを利用するという技術的思想に基づいている。都合のよいことに、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラーとＮＭＯＳトランジスタＭＮ３、ＭＮ４で構成されるカレントミラーの入力端子間に浮遊電流源Ｉ５を挿入すると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラーの出力端が図２の定電流源Ｉ３と同じ働きをし、また、ＮＭＯＳトランジスタＭＮ３、ＭＮ４で構成されるカレントミラーの出力端が図２の定電流源Ｉ４と同じ働きをする。すなわち能動負荷が定電流源をも兼ねるという一石二鳥的な効果がある。このようにＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラーとＮＭＯＳトランジスタＭＮ３、ＭＮ４のカレントミラーの入力端子との間に浮遊定電流源Ｉ５を接続することにより、当該２つのカレントミラーの入力電流は正確に等しくなり、ひいてはその出力電流も等しくなる。このように、浮遊電流源Ｉ５を使用すると、結果としてオフセット電圧が出ないという効果がある。
【００２１】
このようにして図３で示した回路構成は、入出力電圧範囲が電源電圧いっぱいまで動作が可能なRail-to-Railアンプを実現することができ、かつオフセット電圧を小さくすることが可能となる。また、２つの相対的精度が要求される電流源Ｉ３、Ｉ４に対して、簡単な回路構成で実現できる。
【００２２】
なお、出力段１０３ＢがＡＢ級動作をすることは、上述の通り、特開昭６１−３５００４号公報に開示されているので、ここでの説明を省略する。また、図２の演算増幅器１０１Ａと同様に、図３の演算増幅器１０１Ｂにおいても位相補償キャパシタＣ１、Ｃ２が挿入されているが、一般的なＭＯＳ増幅器では位相遅れの零点を消去するため、この位相補償キャパシタＣ１、Ｃ２の各々に直列に抵抗等を挿入する場合がある（図示せず）。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開昭６１−３５００４号公報
【特許文献２】特開２００５−１２４１２０号公報
【特許文献３】特開２００６−９４５３３号公報
【特許文献４】米国出願公開ＵＳ２００６／００６６４００Ａ１
【特許文献５】特開２００６−２９５３６５号公報
【特許文献６】米国特許第７，４０５，６２２
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、図２、図３の演算増幅器では、出力端子Ｖｏｕｔがハイインピーダンスにされたときに貫通電流が流れ、動消費電力が増加するという問題がある。例えば、図１乃至図３の演算増幅器を液晶表示装置のソースドライバの出力アンプに応用した場合、容量負荷である液晶表示パネルのデータ線を演算増幅器の出力端子から切り離す電荷回収期間において、演算増幅器に貫通電流が流れる。図４Ａ及び図４Ｂは、図２、図３の演算増幅器をソースドライバの出力アンプに応用した場合の出力波形を示したもので、図４Ａが電圧波形、図４Ｂが電流波形を示している。図４Ｂに図示された電流波形から理解されるように、出力ＰＭＯＳトランジスタＭＰ６の電流と、出力ＮＭＯＳトランジスタＭＮ６の電流波形が一致している箇所がある。この箇所が、出力負荷電流としてではなく貫通電流として無駄な電流成分を示している。このため、動消費電力が増加するという問題点があった。（なお、図４Ｂにおいては、これらの電流波形が一致しているため、一本の線に見えているが、実際は重なっている）。
【課題を解決するための手段】
【００２５】
発明者の検討によれば、出力端子がハイインピーダンスにされたときに貫通電流が流れる原因は、出力端子の電圧の変動が位相補償キャパシタを通じて出力トランジスタのゲートの電位の変動を生じさせるためである。
【００２６】
このような問題に対処するために、本発明の一の観点では、演算増幅器が、出力端子と正電源線の間に接続されたハイサイド出力トランジスタと、出力端子と負電源線の間に接続されたローサイド出力トランジスタと、第１ノードと出力端子の間に接続された第１容量素子と、第２ノードと出力端子の間に接続された第２容量素子と、ソースがハイサイド出力トランジスタのゲートに接続され、ドレインがローサイド出力トランジスタのゲートに接続された第１ＰＭＯＳトランジスタと、ソースがローサイド出力トランジスタのゲートに接続され、ドレインがハイサイド出力トランジスタのゲートに接続された第１ＮＭＯＳトランジスタと、ソースが第１ノードに接続され、ドレインがハイサイド出力トランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、ソースが第２ノードに接続され、ドレインがローサイド出力トランジスタのゲートに接続された第２ＮＭＯＳトランジスタとを備えている。第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタのゲートは、共通に接続されて第１バイアス電圧が供給され、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのゲートは、共通に接続されて第２バイアス電圧が供給されている。
【００２７】
このような構成の演算増幅器では、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタが、ハイサイド出力トランジスタとローサイド出力トランジスタのゲートと出力端子とを電気的に分離する。したがって、当該演算増幅器の構成によれば、出力端子の電位の変動が位相補償キャパシタを介して出力トランジスタのゲートの電位を変動させることによる貫通電流の発生を防ぐことができる。
【００２８】
上記の構成の演算増幅器は、表示パネルを駆動する表示パネルドライバ、特に、液晶表示装置の液晶表示パネルのデータ線を駆動するソースドライバとして用いられることが好適である。
【発明の効果】
【００２９】
本発明によれば、出力端子の電位の変動が位相補償キャパシタを介して出力トランジスタのゲートの電位を変動させることによる貫通電流の発生を防ぎ、これによる動消費電力の増大を防ぐことができる。
【図面の簡単な説明】
【００３０】
【図１】従来の演算増幅器の構成の例を示す回路図である。
【図２】従来の演算増幅器の構成の他の例を示す回路図である。
【図３】従来の演算増幅器の構成の更に他の例を示す回路図である。
【図４Ａ】従来の演算増幅器の出力電圧波形の例を示すグラフである。
【図４Ｂ】従来の演算増幅器の出力電流波形の例を示すグラフである。
【図５Ａ】本発明の第１の実施形態の演算増幅器の構成を示す回路図である。
【図５Ｂ】第１の実施形態の演算増幅器の他の構成を示す回路図である。
【図６】本発明の第２の実施形態の演算増幅器の構成を示す回路図である。
【図７】本発明の第３の実施形態の演算増幅器の構成を示す回路図である。
【図８Ａ】図７の演算増幅器の出力電圧波形の例を示すグラフである。
【図８Ｂ】図７の演算増幅器の出力電流波形の例を示すグラフである。
【図９】本発明の第４の実施形態の演算増幅器の構成を示す回路図である。
【図１０Ａ】第１の実施形態の演算増幅器を備えた液晶表示装置の構成の概略図である。
【図１０Ｂ】第２の実施形態、第３の実施形態又は第４の実施形態の演算増幅器を備えた液晶表示装置の構成の概略図である。
【発明を実施するための形態】
【００３１】
［第１の実施形態］
図５Ａは、本発明の第１の実施形態の演算増幅器１の構成、特に、出力段の構成を示す回路図である。本実施形態においては、演算増幅器１が、入力段として動作する増幅器２と、出力段３とを備えている。増幅器２は、入力が入力端子Ｖｉｎに接続され、出力が出力段３に接続されている。
【００３２】
出力段３は、ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂ、ＭＰ６と、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂ、ＭＮ６と、バイアス電圧源４、５と、定電流源Ｉ３、Ｉ４と、位相補償のためのキャパシタＣ１、Ｃ２とを備えている。ＰＭＯＳトランジスタＭＰ６は、ソースが正電源線ＶＤＤに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。ＮＭＯＳトランジスタＭＮ６は、ソースが負電源線ＶＳＳに接続され、ドレインが出力端子Ｖｏｕｔに接続されている。ＰＭＯＳトランジスタＭＰ６は、出力端子Ｖｏｕｔをプルアップするためのハイサイド出力トランジスタであり、ＮＭＯＳトランジスタＭＮ６は、出力端子Ｖｏｕｔをプルダウンするためのローサイド出力トランジスタである。
【００３３】
ＰＭＯＳトランジスタＭＰ５Ａ、ＮＭＯＳトランジスタＭＮ５Ａは、ＰＭＯＳトランジスタＭＰ６のゲートとＮＭＯＳトランジスタＭＮ６の間に接続された浮遊電流源６として動作する。ＰＭＯＳトランジスタＭＰ５Ａは、ソースがＰＭＯＳトランジスタＭＰ６のゲートに接続され、ドレインがＮＭＯＳトランジスタＭＮ６のゲートに接続されている。一方、ＮＭＯＳトランジスタＭＮ５Ａは、ソースがＮＭＯＳトランジスタＭＮ６のゲートに接続され、ドレインがＰＭＯＳトランジスタＭＰ６のゲートに接続されている。
【００３４】
定電流源Ｉ３が正電源線ＶＤＤとノードＮ１の間に接続されると共に、ＰＭＯＳトランジスタＭＰ５ＢがノードＮ１と浮遊電流源６の間に接続されている。定電流源Ｉ３は、ノードＮ１に一定のバイアス電流を供給する。そして、位相補償キャパシタＣ１は、ノードＮ１と出力端子Ｖｏｕｔの間に接続されている。ＰＭＯＳトランジスタＭＰ５Ｂは、そのソースがノードＮ１に接続され、ドレインが浮遊電流源６の一端、即ち、ＰＭＯＳトランジスタＭＰ６のゲートに接続されている。ＰＭＯＳトランジスタＭＰ５Ｂのゲートは、ＰＭＯＳトランジスタＭＰ５Ａのゲートに共通接続されている。
【００３５】
ここで、位相補償キャパシタＣ１が、ハイサイド出力トランジスタであるＰＭＯＳトランジスタＭＰ６のゲートに、ＰＭＯＳトランジスタＭＰ５Ｂを介して接続されていることに留意されたい。後述のように、位相補償キャパシタＣ１がＰＭＯＳトランジスタＭＰ６のゲートに直接には接続されていないことが重要である。
【００３６】
同様に、定電流源Ｉ４が負電源線ＶＳＳとノードＮ２の間に接続されると共に、ＮＭＯＳトランジスタＭＮ５ＢがノードＮ２と浮遊電流源６の間に接続されている。定電流源Ｉ４は、ノードＮ２から一定のバイアス電流を引き出す。そして、位相補償キャパシタＣ２は、ノードＮ２と出力端子Ｖｏｕｔの間に接続されている。ＮＭＯＳトランジスタＭＮ５Ｂは、そのソースがノードＮ２に接続され、ドレインが浮遊電流源６の一端、即ち、ＮＭＯＳトランジスタＭＮ６のゲートに接続されている。ＮＭＯＳトランジスタＭＮ５Ｂのゲートは、ＮＭＯＳトランジスタＭＮ５Ａのゲートに共通接続されている。ここで、位相補償キャパシタＣ１と同様に、位相補償キャパシタＣ２がＮＭＯＳトランジスタＭＮ６のゲートに直接には接続されていないことが重要である。上述の増幅器２の出力は、ノードＮ２に接続されている。
【００３７】
バイアス電圧源４は、ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートと正電源線ＶＤＤの間に接続されており、ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートを正電源電位ＶＤＤより電圧ＶＢＰ１だけ低い電位にバイアスする。バイアス電圧源４の電圧ＶＢＰ１は、ＰＭＯＳトランジスタＭＰ５Ｂが３極管領域で動作するように調節される。
【００３８】
同様に、バイアス電圧源５は、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂのゲートと負電源線ＶＳＳの間に接続されており、ＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂのゲートを負電源電位ＶＳＳより電圧ＶＢＮ１だけ高い電位にバイアスする。バイアス電圧源４の電圧ＶＢＮ１は、ＮＭＯＳトランジスタＭＮ５Ｂが３極管領域で動作するように調節される。
【００３９】
図５Ａの演算増幅器１は、以下のように動作する。本実施形態においては、カスケード接続された２つのＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂ、及び、２つのＮＭＯＳトランジスタＭＮ５Ａ、ＭＮ５Ｂの動作が重要である。図５Ａの演算増幅器１においては、ＰＭＯＳトランジスタＭＰ５Ｂ及びＮＭＯＳトランジスタＭＮ５Ｂが３極管領域で動作し、ＰＭＯＳトランジスタＭＰ５Ａ及びＮＭＯＳトランジスタＭＮ５Ａが５極管領域で動作する。
【００４０】
あるＭＯＳトランジスタが３極管領域で動作するということは、当該ＭＯＳトランジスタが抵抗として動作することに他ならない。しかし、本実施形態では、ＰＭＯＳトランジスタＭＰ５Ｂ及びＮＭＯＳトランジスタＭＮ５Ｂが単純に抵抗としてだけ動作するのではなく、必要な場合にオフすることで、出力トランジスタであるＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のゲートと出力端子Ｖｏｕｔを電気的に分離する役割ももっている。例えば、ノードＮ１については、ノードＮ１の電圧Ｖ（Ｎ１）が位相補償容量Ｃ１によって低下した場合、下記式（４）
Ｖ（Ｎ１）＜ＶＤＤ−ＶＢＰ１＋｜ＶＴ（ＭＰ５Ｂ）｜，      ・・・（４）
が成立すると、ＰＭＯＳトランジスタＭＰ５Ｂがオフになる。ここで、｜ＶＴ（ＭＰ５Ｂ）｜は、ＰＭＯＳトランジスタＭＰ５Ｂの閾値電圧の絶対値である。式（４）は、ＰＭＯＳトランジスタＭＰ５Ａ、ＭＰ５Ｂのゲートが共通にバイアス電源線４に接続されていることによって成立していることに留意されたい。ノードＮ２についても同様に、ノードＮ２の電圧Ｖ（Ｎ２）が位相補償容量Ｃ２によって上昇した場合にＮＭＯＳトランジスタＭＮ５Ｂがオフになる。このような動作によってＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のゲートが出力端子Ｖｏｕｔと電気的に分離され、出力端子Ｖｏｕｔが急に変動しても、その変動は出力トランジスタのゲートの電位に影響しない。これにより、ＰＭＯＳトランジスタＭＰ６及びＮＭＯＳトランジスタＭＮ６を貫通する貫通電流を防止することができる。
【００４１】
ＰＭＯＳトランジスタＭＰ５Ｂ及びＮＭＯＳトランジスタＭＮ５Ｂを３極管領域で動作させることは、それぞれのドレイン−ソース間電圧ＶＤＳ（ＭＰ５Ｂ）、ＶＤＳ（ＭＮ５Ｂ）を小さくするためにも好適である。ＰＭＯＳトランジスタＭＰ５Ｂ及びＮＭＯＳトランジスタＭＮ５Ｂを３極管領域で動作させると、ドレイン−ソース間電圧ＶＤＳ（ＭＰ５Ｂ）、ＶＤＳ（ＭＮ５Ｂ）が、ゲート−ソース間電圧の差ＶＧＳ（ＭＰ５Ｂ／ＭＮ５Ｂ）−ＶＧＳ（ＭＰ５Ａ／ＭＮ５Ａ）になる。言い換えると３極管領域でのゲート−ソース間電圧ＶＧＳから５極管領域でのゲート−ソース間電圧ＶＧＳを引いた値がＰＭＯＳトランジスタＭＰ５Ｂ、ＮＭＯＳトランジスタＭＮ５Ｂのソース−ドレイン間電圧となる。具体的な数値で言えば、ドレイン−ソース間電圧ＶＤＳ（ＭＰ５Ｂ）、ＶＤＳ（ＭＮ５Ｂ）は、数１０ｍＶから１００ｍＶの値になる。
【００４２】
なお、図５Ｂに図示されているように、増幅器２の出力は、ノードＮ１（即ち、ＰＭＯＳトランジスタＭＰ５Ｂのソースに）接続されてもよい。図５Ａ、図５Ｂのいずれにおいても、演算増幅器１の動作は基本的に同じである。上記以外の基本的な動作は図１の演算増幅器と同様であるのでその説明を省略する。
【００４３】
［第２の実施形態］
図６は、本発明の第２の実施形態の演算増幅器１Ａの構成を示す回路図である。第２の実施形態では、図５Ａ、図５Ｂにおける増幅器２の代わりに、同相の２つの出力をもち、更に正転入力と反転入力をもった差動増幅器２Ａが用いられる。そして、その２つの同相出力の一方はＮＭＯＳトランジスタＭＮ５Ｂのソースに接続され、他方の同相出力はＰＭＯＳトランジスタＭＰ５Ｂのソースに接続されている。これ以外の回路構成は図５Ａ、図５Ｂの演算増幅器１と同じである。
【００４４】
図６の演算増幅器１Ａは、入力段として機能する差動増幅器２Ａが、出力段３のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに対称的に信号を供給するように構成したものである。これにより出力端子Ｖｏｕｔから出力される波形の対称性等が改善される。更に、入力段としての差動増幅器２Ａを使用することにより、全体として、正転入力と反転入力をもった通常の演算増幅器として使用できるようになっている。基本的な動作は第１の実施形態と同じなので、その説明を省略する。
【００４５】
［第３の実施形態］
図７は、本発明の第３の実施形態の演算増幅器１Ｂの構成を示す回路図である。第３の実施形態では、ＮＭＯＳ差動対とＰＭＯＳ差動対を備える入力段２Ｂが使用される。出力段３の構成は、第２の実施形態と同じである。以下、詳細に説明する。
【００４６】
第３の実施形態では、入力段２Ｂが、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、定電流源Ｉ１、Ｉ２とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２はＮＭＯＳ差動対を構成しており、ＮＭＯＳトランジスタＭＮ１のゲートが反転入力端子Ｉｎ−に、ＮＭＯＳトランジスタＭＮ２のゲートが正転入力端子Ｉｎ＋に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、能動負荷として使用されるカレントミラーを構成している。具体的には、ＰＭＯＳトランジスタＭＰ１は、そのソースが正電源線ＶＤＤに接続され、ドレインとゲートがＮＭＯＳトランジスタＭＮ１のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ２は、そのソースが正電源線ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ１のゲートと共通接続されている。
【００４７】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ＰＭＯＳ差動対を構成しており、ＰＭＯＳトランジスタＭＰ３のゲートが反転入力端子Ｉｎ−に接続され、ＰＭＯＳトランジスタＭＰ４のゲートが正転入力端子Ｉｎ＋に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、能動負荷として使用されるカレントミラーを構成している。具体的には、ＮＭＯＳトランジスタＭＮ３は、ソースが負電源線ＶＳＳに接続され、ドレインとゲートがＰＭＯＳトランジスタＭＰ３のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ４は、そのソースが負電源線ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタＭＰ４のドレインに接続され、ゲートがＮＭＯＳトランジスタＭＮ３のゲートに共通に接続されている。
【００４８】
定電流源Ｉ１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースと負電源線ＶＳＳとの間に接続されており、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通接続ソースから一定のバイアス電流を引き出す。同様に、定電流源Ｉ２は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続ソースと正電源線ＶＤＤの間に接続されており、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続ソースに一定のバイアス電流を供給する。
【００４９】
このように構成された入力段２Ｂは、反転入力端子Ｉｎ−、正転入力端子Ｉｎ＋に入力された差動入力信号に対応する２つのシングルエンド出力信号を、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ４のドレインから出力する。ＰＭＯＳトランジスタＭＰ２のドレインは、ノードＮ１（即ち、ＰＭＯＳトランジスタＭＰ５Ｂのソース）に接続され、ＮＭＯＳトランジスタＭＮ４のドレインは、ノードＮ２（即ち、ＮＭＯＳトランジスタＭＮ５Ｂのソース）に接続されている。
【００５０】
図７の演算増幅器１Ｂの入力段２Ｂの動作は、図２の演算増幅器１０１Ａと同様であり、また、出力段３の動作は、図５Ａを参照して説明した通りである。ここでは、図７の演算増幅器１Ｂの実際のシミュレーション結果を示して、従来の演算増幅器との差を示す。図８Ａ、図８Ｂは、図７の演算増幅器１Ｂのシミュレーション結果のグラフである。従来の演算増幅器のシミュレーション結果のグラフである図４Ａ、図４Ｂと、図７の演算増幅器１Ｂのシミュレーション結果のグラフである図８Ａ、図８Ｂとを比較すれば、図７の演算増幅器１Ｂの利点がよく理解されよう。すなわち、図８Ｂに示されているように、出力トランジスタであるＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６の電流波形において、電流が同時に流れている期間がない。このことは、従来の演算増幅器で問題になっていた貫通電流の問題に対処できていることを示している。これは前述したように、位相補償キャパシタＣ１、Ｃ２が、出力トランジスタであるＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６のゲートに直接接続されていないことによるものである。すなわち、図７の演算増幅器１Ｂの回路構成によれば、位相補償キャパシタＣ１、Ｃ２を介して出力トランジスタのゲートの電位が強制的に変化することが防がれる。
【００５１】
［第４の実施形態］
図９は、本発明の第４の実施形態の演算増幅器１Ｃの構成を示す回路図である。第４の実施形態では、図７の演算増幅器１Ｂの出力段３から定電流源Ｉ３、Ｉ４が削除され、代わりにＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ３のドレインとの間に浮遊電流源Ｉ５が挿入されている。定電流源Ｉ３、Ｉ４が削除された出力段は、符号３Ｃにより参照されている。これ以外の回路構成は、図７の演算増幅器１Ｂと同一である。
【００５２】
浮遊電流源Ｉ５の機能は、図３の演算増幅器１０１Ｂにおけるものと同じである。即ち、浮遊電流源Ｉ５を挿入すると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラーの出力端が図７の定電流源Ｉ３と同じ働きをし、また、ＮＭＯＳトランジスタＭＮ３、ＭＮ４で構成されるカレントミラーの出力端が図７の定電流源Ｉ４と同じ働きをする。このため、当該２つのカレントミラーの入力電流は正確に等しくなり、ひいてはその出力電流も等しくなる。このように、浮遊電流源Ｉ５を使用すると、結果としてオフセット電圧が出ないという効果がある。
【００５３】
上述された演算増幅器１、１Ａ〜１Ｃは、液晶表示装置においてＬＣＤ（liquid
crystal display）パネルのデータ線を駆動するソースドライバの出力アンプに適している。特に、出力アンプとして、オフセットキャンセル回路を必要としない、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌタイプの演算増幅器を用いる場合に適する。
【００５４】
図１０Ａは、ソースドライバに演算増幅器１が適用された液晶表示装置１１の概略的な構成の例を示すブロック図である。液晶表示装置１１は、ＬＣＤコントローラ１２と、ソースドライバ１３と、走査線ドライバ１４と、ＬＣＤパネル１５とを備えている。ＬＣＤコントローラ１２は、ソースドライバ１３に、ＬＣＤパネル１５の各画素の階調を指定する表示データを供給する。ソースドライバ１３は、該表示データに応答して、ＬＣＤパネル１５のデータ線（信号線）を駆動する。走査線ドライバ１４は、ＬＣＤパネル１５の走査線を駆動する。ＬＣＤパネル１５は、データ線と走査線とが交差する位置のそれぞれに画素を備えており、表示データに対応する画像を表示する。
【００５５】
ソースドライバ１３は、Ｄ／Ａ変換回路１６と出力回路１７とを備えている。Ｄ／Ａ変換回路１６は、表示データに対応する階調電圧を出力する。出力回路１７は、上述の演算増幅器１を備えており、各演算増幅器１は、Ｄ／Ａ変換回路１６から受け取った階調電圧に対応する駆動電圧を対応するデータ線に出力する。これにより、ＬＣＤパネル１５の各画素が駆動される。
【００５６】
図１０Ｂは、ソースドライバに演算増幅器１Ａ、１Ｂ又は１Ｃが適用された液晶表示装置１１Ａの概略的な構成を示すブロック図である。各演算増幅器（１Ａ、１Ｂ、又は１Ｃ）の出力端子が、一方の入力端子（例えば、反転入力端子）に接続される点を除けば、図１０Ｂの液晶表示装置１１Ａは、図１０Ａの液晶表示装置１１と同様の構成を有している。
【００５７】
なお、上記ではＬＣＤパネルを駆動するソースドライバに演算増幅器１、１Ａ〜１Ｃが適用された液晶表示装置について言及されているが、本発明は、容量負荷として機能する他の表示パネルのデータ線（信号線）を駆動する表示パネルドライバに適用可能であることは当業者には自明的であろう。
【符号の説明】
【００５８】
１、１Ａ、１Ｂ、１Ｃ：演算増幅器
２：増幅器
２Ａ：差動増幅器
２Ｂ、２Ｃ：入力段
３、３Ｃ：出力段
４、５：バイアス電圧源
６：浮遊電流源
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ５Ａ、ＭＰ５Ｂ、ＭＰ６：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ５Ａ、ＭＮ５Ｂ、ＭＮ６：ＮＭＯＳトランジスタ
ＶＤＤ：正電源線
ＶＳＳ：負電源線
Ｉ１、Ｉ２、Ｉ３、Ｉ４：定電流源
Ｉ５：浮遊電流源
１１、１１Ａ：液晶表示装置
１２：ＬＣＤコントローラ
１３：ソースドライバ
１４：走査線ドライバ
１５：ＬＣＤパネル
１６：Ｄ／Ａ変換回路
１７：出力回路
１０１、１０１Ａ、１０１Ｂ：演算増幅器
１０２：増幅器
１０２Ａ、１０２Ｂ：入力段
１０３、１０３Ａ、１０３Ｂ：出力段
１０４、１０５：バイアス電圧源
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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