(57)【要約】【課題】温度依存性の低減、電源電圧依存性の低減、電源電圧および負電圧に重畳されている雑音の十分な減衰、製造プロセスの選定自由度の向上、を実現することができるバイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステムを提供する。【解決手段】ソース端子４が接地されたＨＥＭＴ１のためのＨＥＭＴバイアス回路１１であって、両電源型のオペアンプＡＭＰ１と、抵抗素子ＲＩと、第１基準電圧源ＶＸと、第２基準電圧源ＶＹとを備え、オペアンプＡＭＰ１は、正入力端子がＨＥＭＴ１のドレイン端子３に接続され、負入力端子が第２基準電圧源ＶＹに接続され、出力端子がＨＥＭＴ１のゲート端子に接続され、抵抗素子ＲＩは、一方の端子がＨＥＭＴ１のドレイン端子３に接続され、他方の端子が第１基準電圧源ＶＸに接続されている。【選択図】図１
2011176760.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、
両電源型の差動増幅器と、第１抵抗素子と、第１基準電圧源と、第２基準電圧源とを備え、
上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続されていることを特徴とするバイアス回路。
【請求項２】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、
単一電源型の差動増幅器と、第１基準電圧源と、第２基準電圧源と、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、負電源電圧源とを備え、
上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記差動増幅器は、第１入力端子が上記第２基準電圧源に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続され、
上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴とするバイアス回路。
【請求項４】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項３に記載のバイアス回路。
【請求項５】
上記第１トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、
上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項３または４に記載のバイアス回路。
【請求項６】
上記第１トランジスタは、ＰＮＰ型バイポーラトランジスタであり、
上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、
上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項３または４に記載のバイアス回路。
【請求項７】
上記第１トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、
上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項３または４に記載のバイアス回路。
【請求項８】
上記第１トランジスタは、ＮＰＮ型バイポーラトランジスタであり、
上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、
上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項３または４に記載のバイアス回路。
【請求項９】
ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、
単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、
上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、
上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、
上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴とするバイアス回路。
【請求項１０】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項９に記載のバイアス回路。
【請求項１１】
上記第１トランジスタおよび上記第２トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項９または１０に記載のバイアス回路。
【請求項１２】
上記第１トランジスタおよび上記第２トランジスタは、ＰＮＰ型バイポーラトランジスタであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項９または１０に記載のバイアス回路。
【請求項１３】
上記第１トランジスタおよび上記第２トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項９または１０に記載のバイアス回路。
【請求項１４】
上記第１トランジスタおよび上記第２トランジスタは、ＮＰＮ型バイポーラトランジスタであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項９または１０に記載のバイアス回路。
【請求項１５】
上記第３抵抗素子の代わりに、定電流源が用いられていることを特徴とする請求項９〜１４のいずれか１項に記載のバイアス回路。
【請求項１６】
上記第４抵抗素子が除去されていることを特徴とする請求項９〜１４のいずれか１項に記載のバイアス回路。
【請求項１７】
上記第３抵抗素子の代わりに、定電流源が用いられ、
上記第４抵抗素子が除去されていることを特徴とする請求項９〜１４のいずれか１項に記載のバイアス回路。
【請求項１８】
電圧耐圧の保護素子をさらに備え、
上記保護素子は、上記第１トランジスタの第２導通端子と上記増幅用ＦＥＴのゲート端子との間に挿入されていることを特徴とする請求項９〜１７のいずれか１項に記載のバイアス回路。
【請求項１９】
上記基準電圧源は、バンドギャップ電圧を出力するバンドギャップリファレンス回路により構成されていることを特徴とする請求項９〜１８のいずれか１項に記載のバイアス回路。
【請求項２０】
上記第１差動増幅器、上記第２差動増幅器、上記第１トランジスタ、上記第２トランジスタ、上記第１抵抗素子、上記第２抵抗素子、上記第３抵抗素子、上記第４抵抗素子、および上記第５抵抗素子は、集積回路によって構成されていることを特徴とする請求項９〜１９のいずれか１項に記載のバイアス回路。
【請求項２１】
上記基準電圧源、上記負電源電圧源、またはその両方は、上記集積回路とともに集積化されて構成されていることを特徴とする請求項２０に記載のバイアス回路。
【請求項２２】
ソース端子が接地された増幅用ＦＥＴと、
請求項１〜２１のいずれか１項に記載のバイアス回路とを備え、
上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子とすることを特徴とするＬＮＡ。
【請求項２３】
アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、
上記信号を増幅するＬＮＡを少なくとも１つ備え、
上記ＬＮＡは、請求項２２に記載のＬＮＡであることを特徴とするＬＮＢ。
【請求項２４】
通信用受信機であって、
通信路からの信号を受信する受信デバイスと、
上記受信デバイスから出力される信号を増幅するＬＮＡとを備え、
上記ＬＮＡは、請求項２２に記載のＬＮＡであることを特徴とする通信用受信機。
【請求項２５】
通信用送信機であって、
送信する信号を増幅するＬＮＡと、
上記ＬＮＡにより増幅された信号を通信路へ送信する送信デバイスとを備え、
上記ＬＮＡは、請求項２２に記載のＬＮＡであることを特徴とする通信用送信機。
【請求項２６】
センサーシステムであって、
対象物の変化を検出し、該検出した変化に応じた信号を生成するセンシングデバイスと、
上記センシングデバイスから出力される信号を増幅するＬＮＡとを備え、
上記ＬＮＡは、請求項２２に記載のＬＮＡであることを特徴とするセンサーシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴにバイアス電圧を供給するバイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステムに関するものであり、特に、衛星放送受信用ＬＮＢ（Low Noise Block converter）のＬＮＡ（Low Noise Amplifier）に用いられるＨＥＭＴ（High Electron Mobility Transistor）のためのバイアス回路に関するものである。
【背景技術】
【０００２】
従来、衛星放送では、Ｋｕバンド（１２ＧＨｚ〜１８ＧＨｚ）の微小な信号が、通信衛星から個々の家庭などの受信側に向けて送信されている。受信側では、通信衛星からの信号をアンテナによって受信した後、ＬＮＢにて増幅およびダウンコンバートし、チューナに伝送している。
【０００３】
ここで、微小な信号を良好に受信するためには、ＬＮＢにおいて、アンテナにより受信された信号を増幅するＬＮＡに、低いＮＦ（Noise Figure）が要求される。このため、ＬＮＡには、ＨＥＭＴが用いられることが一般的である。ＨＥＭＴは、Ｋｕバンド受信に対応でき、かつ、ＮＦの低いことを特徴としている。ＨＥＭＴを用いたＬＮＡの利得およびＮＦを所望の値に設計するためには、ＨＥＭＴのドレイン電圧およびドレイン電流を最適に設計する必要がある。
【０００４】
ＨＥＭＴのドレイン電流特性について説明する。図１９は、ＨＥＭＴのバイアスを説明するための回路図である。図２０は、ＨＥＭＴのゲート電圧とドレイン電流との関係を示すグラフである。
【０００５】
ＨＥＭＴは、ゲート電圧ＶＧの電圧値に対してドレイン電流ＩＤの電流値が決まる特性を有している。それゆえ、例えば、最適なドレイン電圧ＶＤが２Ｖ、最適なドレイン電流ＩＤが８ｍＡと設計した場合、図２０に示すように、必要なゲート電圧ＶＧは−０．４Ｖ程度となる。よって、ＬＮＡに用いるＨＥＭＴ（ＦＥＴ）には、所望のドレイン電圧ＶＤと所望のドレイン電流ＩＤとが同時に得られるように、所定のバイアスをかける必要がある。そこで、上記−０．４Ｖ程度のゲート電圧ＶＧをバイアス回路によって供給することで、ＨＥＭＴを適切な動作点で駆動させる。バイアス回路は、ＶＤ＝２Ｖ、ＩＤ＝８ｍＡを同時に満たすようなゲート電圧ＶＧを自動的に探索し、決定している。
【０００６】
上記のような、所望のドレイン電圧と所望のドレイン電流とを同時に決定づけるようにゲート電圧を自動制御して供給するバイアス回路は、過去から複数提案されてきている。そのうち、基本となる回路として、特許文献１に開示されたバイアス回路がある。
【０００７】
図２１は、特許文献１に開示された従来のＨＥＭＴバイアス回路５００の構成を示す回路図である。
【０００８】
ＨＥＭＴ５０１バイアス回路５００は、ソース端子が接地されたＨＥＭＴ５０１のためのバイアス回路である。図２１に示すように、ＨＥＭＴ５０１バイアス回路５００は、バイポーラトランジスタＢＩＰ５０１、エミッタ側抵抗素子ＲＥ、コレクタ側抵抗素子ＲＣ、抵抗素子Ｒ５０１、および抵抗素子Ｒ５０２を備えている。
【０００９】
バイポーラトランジスタＢＩＰ５０１のエミッタ端子は、ＨＥＭＴ５０１のドレイン端子に接続されるとともに、エミッタ側抵抗素子ＲＥを介して電源電圧ＶＤＤに接続されている。バイポーラトランジスタＢＩＰ５０１のコレクタ端子は、ＨＥＭＴ５０１のゲート端子に接続されるとともに、コレクタ側抵抗素子ＲＣを介して負電源電圧ＶＮＥＧに接続されている。バイポーラトランジスタＢＩＰ５０１のベース端子は、抵抗素子Ｒ５０１を介して接地されているとともに、抵抗素子Ｒ５０２を介して電源電圧ＶＤＤに接続されている。
【００１０】
ＨＥＭＴバイアス回路５００では、ＨＥＭＴ５０１を負帰還ループの中に組み込んでいる。これにより、ＨＥＭＴ５０１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（１）および式（２）で示す近似式になるように、自動的に決定される仕組みになっている。
【００１１】
【数１】
2011176760.tif 000003
【００１２】
上記各式における各値は、以下のとおりである。
【００１３】
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＢ：ベース電圧ＶＢの電圧値
ＶＢＥ：ベース・エミッタ間電圧ＶＢＥの電圧値
ＶＤＤ：電源電圧ＶＤＤの電圧値
ＲＥ：エミッタ側抵抗素子ＲＥの抵抗値
Ｒ１：抵抗素子Ｒ５０１の抵抗値
Ｒ２：抵抗素子Ｒ５０２の抵抗値。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭５９−１９４５２２号公報（１９８４年１１月５日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のＨＥＭＴバイアス回路５００は、（１）温度依存性、（２）電源電圧依存性、（３）電源電圧および負電源電圧からの雑音、（４）製造プロセスの限定、という４つの問題点を有している。ＨＥＭＴバイアス回路５００では、周囲温度または電源電圧が変動しても、所望のドレイン電圧および所望のドレイン電流を維持する必要がある。また、電源に重畳している雑音を、ＨＥＭＴ５０１のドレイン端子およびゲート端子に伝えないようにする必要がある。
【００１６】
（１）温度依存性
図２１に示したＨＥＭＴバイアス回路５００では、バイポーラトランジスタＢＩＰ５０１のベース・エミッタ間電圧ＶＢＥによる電位差を利用して、ＨＥＭＴ５０１のドレイン電圧ＶＤおよびドレイン電流ＩＤを決定する仕組みになっている。このため、周囲温度によって、ドレイン電圧ＶＤおよびドレイン電流ＩＤが変化してしまう問題がある。
【００１７】
ベース・エミッタ間電圧ＶＢＥは、下記の式（３）および式（４）で示される。
【００１８】
【数２】
2011176760.tif 000004
【００１９】
上記各式における各値は、以下のとおりである。
【００２０】
ＶＢＥ：ベース・エミッタ間電圧ＶＢＥの電圧値
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：素電荷量
ＩＣ：コレクタ電流
ｂ：比例定数
ｍ：定数
Ｅｇ：シリコンのバンドギャップエネルギー。
【００２１】
ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度依存性は、式（１）および式（２）をそれぞれ温度Ｔで微分することで得られ、下記の式（５）および式（６）で示される。
【００２２】
【数３】
2011176760.tif 000005
【００２３】
ここで、例えば、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖに設定したいとする。このとき、図２１のＨＥＭＴバイアス回路５００のパラメータをそれぞれ、Ｒ５０１＝１ｋΩ、Ｒ５０２＝１．７５ｋΩ、ＲＥ＝５０Ωのように選定し、ＶＢＥ＝０．８Ｖ、Ｅｇ＝１．１２ｅＶ、ｍ＝−３／２として、式（５）および式（６）と計算すると、下記の式（７）および式（８）が得られる。
【００２４】
【数４】
2011176760.tif 000006
【００２５】
つまり、１００℃の温度変化で、ドレイン電圧ＶＤは約０．１Ｖ低下し、ドレイン電流ＩＤは約２ｍＡ増加する。特に、ドレイン電流ＩＤの温度依存は問題である。周囲温度の上昇とともに、ドレイン電流ＩＤが増加すると、ＨＥＭＴ５０１の発熱により、さらに温度が上昇する。そして、これに応じてドレイン電流ＩＤがさらに増加する。以降、放熱と発熱との熱的平衡状態に落ち着くまで、熱的な正帰還が生じる。このため、ＨＥＭＴバイアス回路５００の周囲温度は、低く保たなければならない制約が生じる。
【００２６】
（２）電源電圧依存性
ＬＮＡの出力信号は、ＨＥＭＴ５０１のドレイン電圧ＶＤおよびゲート電圧ＶＧで決定される。上記の式（１）および式（２）に示したように、図２１のＨＥＭＴバイアス回路５００におけるドレイン電圧ＶＤは、電源電圧ＶＤＤの１次関数となっていることから、電源電圧ＶＤＤの変動（雑音に対する変動）に対して、強い相関があることがわかる。
【００２７】
（３）電源電圧および負電源電圧からの雑音
電源電圧ＶＤＤや負電源電圧ＶＮＥＧに雑音が含まれている場合、ＰＳＲＲ（Power Supply Rejection Ratio）が重要になる。ＰＳＲＲは、ある電源電圧（ここでは電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧ）からの雑音が、注目する端子においてどれだけ減衰するかを示す指標である。
【００２８】
（３−１）電源電圧ＶＤＤに対するＰＳＲＲ
ドレイン電圧ＶＤおよびゲート電圧ＶＧの電源電圧ＶＤＤへの依存性を詳細に知るためには、小信号等価回路を解く必要がある。そこで、図２１のＨＥＭＴバイアス回路５００における電源電圧ＶＤＤに対するＰＳＲＲを、図２２を用いて示す。図２２は、ＨＥＭＴバイアス回路５００の電源電圧ＶＤＤに対する小信号等価回路５１０である。キルヒホッフの電流則によって、下記の式（９）および式（１０）を得る。
【００２９】
【数５】
2011176760.tif 000007
【００３０】
上記各式における各値は、以下のとおりである。
【００３１】
ｇｍ：バイポーラトランジスタＢＩＰ５０１の相互コンダクタンス
ｇｅ：バイポーラトランジスタＢＩＰ５０１のコレクタ・エミッタ間コンダクタンス
Ｇｍ：ＨＥＭＴ５０１の相互コンダクタンス
ｇｄｓ:ＨＥＭＴ５０１のドレイン・ソース間コンダクタンス
ＶＤＤ：電源電圧ＶＤＤの電圧値
ＶＤ：ドレイン電圧ＶＤの電圧値
ＶＧ：ゲート電圧ＶＧの電圧値
ＶＢ：ベース電圧ＶＢの電圧値
ＲＥ：エミッタ側抵抗素子ＲＥの抵抗値
ＲＣ：コレクタ側抵抗素子ＲＣの抵抗値。
【００３２】
そして、式（９）および式（１０）の連立一次方程式を、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対して解いた結果を電源電圧ＶＤＤで微分し、デシベル表記すると、下記の式（１１）および式（１２）のように、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対する電源電圧ＶＤＤのＰＳＲＲがわかる。なお、計算過程で十分に小さい項は、近似処理をして、式を単純化した。
【００３３】
【数６】
2011176760.tif 000008
【００３４】
式（１１）および式（１２）によって、ドレイン電圧ＶＤおよびゲート電圧ＶＧには、電源電圧ＶＤＤの雑音がほとんど減衰されずに伝わることがわかる。
【００３５】
次いで、この減衰量が、ＬＮＡとして見た場合に十分かどうかを確認する。例えば、実際に、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖに設計したいとする。このとき、Ｇｍ＝５０ｍＳ、Ｒ５０１＝１ｋΩ、Ｒ５０２＝１．７５ｋΩ、ＲＥ＝５０Ωと設定した場合に、ドレイン電圧ＶＤおよびゲート電圧ＶＧの電源電圧ＶＤＤに対するＰＳＲＲは、下記の式（１３）および式（１４）のようになる。
【００３６】
【数７】
2011176760.tif 000009
【００３７】
この値は、ＬＮＡ用途としては悪く、電源電圧ＶＤＤに雑音があるときに問題となる。この例の場合であれば、信号電力を−９０ｄＢｍとすると、負電源電圧ＶＮＥＧに重畳する雑音電力を、少なくとも−９０ｄＢｍ程度という極めて微小なレベルに雑音電力を抑えなければならない。
【００３８】
（３−２）負電源電圧ＶＮＥＧに対するＰＳＲＲ
図２０に示したように、ＨＥＭＴのゲート電圧は負電圧である必要がある。すなわち、ＬＮＡに使われるＨＥＭＴは、正の電源電圧および負の電源電圧の２つを必要とする。
【００３９】
通常、パラボラアンテナに設置されたＬＮＢは、同軸ケーブルによりテレビやビデオセットと接続され、テレビやビデオセット側から同軸ケーブルを介して電源供給を受ける。このとき供給を受ける電源は、正電圧の電源のみである。そこで、正の電源電圧から、チャージポンプを使って負の電源電圧を生成することが多い。
【００４０】
図２３は、負電圧発生回路５２０の構成を示す回路図である。図２４は、負電圧ＶＮＥＧの電圧波形を示す波形図である。
【００４１】
図２３に示すように、負電圧発生回路５２０は、チャージポンプ回路で実現されている。チャージポンプ回路では、パルス状の電圧がコンデンサ５２１・５２２に印加され、２つのコンデンサ５２１・５２２間で電荷が充放電されることにより、出力端子が段階的に負電圧ＶＮＥＧにされる。負電圧ＶＮＥＧの電圧波形は、図２４に示すように、負のＤＣ電圧にパルス状の雑音が重畳したものになる。
【００４２】
図２１のＨＥＭＴバイアス回路５００においてＨＥＭＴ５０１のゲート端子に負電圧を供給するためには、ＶＮＥＧ端子に、図２３の負電圧発生回路５２０の出力端子を接続することになる。このとき、図２４に示すような負のＤＣ電圧に重畳しているパルス状の雑音が、ＨＥＭＴ５０１のゲート端子およびドレイン端子に漏れ出すと、ＬＮＡの出力信号品質を劣化させるという問題に発展する。
【００４３】
図２１のＨＥＭＴバイアス回路５００における負電源電圧ＶＮＥＧに対するＰＳＲＲを、図２５を用いて示す。図２５は、ＨＥＭＴバイアス回路５００の負電源電圧ＶＮＥＧに対する小信号等価回路５３０である。キルヒホッフの電流則によって、下記の式（１５）および式（１６）を得る。
【００４４】
【数８】
2011176760.tif 000010
【００４５】
上記各式における各値は、ＶＮＥＧが負電源電圧ＶＮＥＧの電圧値であること以外は、前述の式（９）および式（１０）と同じである。
【００４６】
そして、式（１５）および式（１６）の連立一次方程式を、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対して解いた結果を負電源電圧ＶＮＥＧで微分し、デシベル表記すると、下記の式（１７）および式（１８）のように、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対する負電源電圧ＶＮＥＧのＰＳＲＲがわかる。なお、計算過程で十分に小さい項は、近似処理をして、式を単純化した。
【００４７】
【数９】
2011176760.tif 000011
【００４８】
式（１７）および式（１８）によって、ドレイン電圧ＶＤおよびゲート電圧ＶＧには、負電源電圧ＶＮＥＧの雑音が減衰されて伝わることがわかる。
【００４９】
次いで、この減衰量が、ＬＮＡとして見た場合に十分かどうかを確認する。例えば、実際に、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖに設計したいとする。このとき、Ｇｍ＝５０ｍＳ、Ｒ５０１＝１ｋΩ、Ｒ５０２＝１．７５ｋΩ、ＲＥ＝５０Ω、ＲＣ＝４０ｋΩ、ｇｍ＝１ｍＳと設定した場合に、ドレイン電圧ＶＤおよびゲート電圧ＶＧの負電源電圧ＶＮＥＧに対するＰＳＲＲは、下記の式（１９）および式（２０）のようになる。
【００５０】
【数１０】
2011176760.tif 000012
【００５１】
この値は、ＬＮＡ用途としては十分な減衰量とは言えない。この例の場合であれば、信号電力を−９０ｄＢｍとすると、負電源電圧ＶＮＥＧに重畳する雑音電力を、少なくとも−７０ｄＢｍ程度という極めて微小なレベルに雑音電力を抑えなければならない。
【００５２】
（４）製造プロセスの限定
図２１のＨＥＭＴバイアス回路５００を、個別部品で実現する場合は特に問題とはならないが、集積回路（ＩＣ）で実現しようとする場合には、製造プロセスが限定されるという問題がある。
【００５３】
図２１に示したように、バイポーラトランジスタＢＩＰ５０１のＶＢＥ電位差を用いて、ＨＥＭＴ５０１のドレイン電圧ＶＤおよびドレイン電流ＩＤを制御するためには、ＰＮＰ型のバイポーラトランジスタが必須になる。しかしこの場合、例えば安価なＣＭＯＳプロセスでは、従来のＨＥＭＴバイアス回路５００を集積化することはできない。
【００５４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、
・温度依存性の低減
・電源電圧依存性の低減
・電源電圧および負電圧に重畳されている雑音の十分な減衰（すなわち、電源電圧および負電圧に対するＰＳＲＲの改善）
・製造プロセスの選定自由度の向上
を実現することができるバイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステムを提供することにある。
【課題を解決するための手段】
【００５５】
本発明のバイアス回路は、上記課題を解決するために、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、両電源型の差動増幅器と、第１抵抗素子と、第１基準電圧源と、第２基準電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続されていることを特徴としている。
【００５６】
上記の構成によれば、増幅用ＦＥＴのドレイン電流およびドレイン電圧を同時に所望の値に設定するとともに、温度依存性および電源電圧依存性を排除し、かつ非常に高い雑音除去率を得ることが可能となる。また、さらに、差動増幅器は、特殊な製造プロセスを必要とせず構成することができるので、製造プロセスの選定自由度を向上することが可能となる。
【００５７】
また、本発明のバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが好ましい。
【００５８】
本発明のバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の差動増幅器と、第１基準電圧源と、第２基準電圧源と、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記差動増幅器は、第１入力端子が上記第２基準電圧源に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴としている。
【００５９】
上記の構成によれば、増幅用ＦＥＴのドレイン電流およびドレイン電圧を同時に所望の値に設定するとともに、温度依存性および電源電圧依存性を排除し、かつ非常に高い雑音除去率を得ることが可能となる。また、さらに、差動増幅器は、特殊な製造プロセスを必要とせず構成することができるので、製造プロセスの選定自由度を向上することが可能となる。
【００６０】
また、本発明のバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが好ましい。
【００６１】
また、本発明のバイアス回路は、上記第１トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【００６２】
また、本発明のバイアス回路は、上記第１トランジスタは、ＰＮＰ型バイポーラトランジスタであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【００６３】
また、本発明のバイアス回路は、上記第１トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【００６４】
また、本発明のバイアス回路は、上記第１トランジスタは、ＮＰＮ型バイポーラトランジスタであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【００６５】
本発明のバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴としている。
【００６６】
上記の構成によれば、増幅用ＦＥＴのドレイン電流およびドレイン電圧を同時に所望の値に設定するとともに、温度依存性および電源電圧依存性を排除し、かつ非常に高い雑音除去率を得ることが可能となる。また、さらに、差動増幅器は、特殊な製造プロセスを必要とせず構成することができるので、製造プロセスの選定自由度を向上することが可能となる。
【００６７】
また、本発明のバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが好ましい。
【００６８】
また、本発明のバイアス回路は、上記第１トランジスタおよび上記第２トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【００６９】
また、本発明のバイアス回路は、上記第１トランジスタおよび上記第２トランジスタは、ＰＮＰ型バイポーラトランジスタであり、上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【００７０】
また、本発明のバイアス回路は、上記第１トランジスタおよび上記第２トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【００７１】
また、本発明のバイアス回路は、上記第１トランジスタおよび上記第２トランジスタは、ＮＰＮ型バイポーラトランジスタであり、上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【００７２】
また、本発明のバイアス回路は、上記第３抵抗素子の代わりに、定電流源が用いられていることが好ましい。
【００７３】
また、本発明のバイアス回路は、上記第４抵抗素子が除去されていることが好ましい。
【００７４】
また、本発明のバイアス回路は、上記第３抵抗素子の代わりに、定電流源が用いられ、上記第４抵抗素子が除去されていることが好ましい。
【００７５】
また、本発明のバイアス回路は、電圧耐圧の保護素子をさらに備え、上記保護素子は、上記第１トランジスタの第２導通端子と上記増幅用ＦＥＴのゲート端子との間に挿入されていることが好ましい。
【００７６】
また、本発明のバイアス回路は、上記基準電圧源は、バンドギャップ電圧を出力するバンドギャップリファレンス回路により構成されていることが好ましい。
【００７７】
また、本発明のバイアス回路は、上記第１差動増幅器、上記第２差動増幅器、上記第１トランジスタ、上記第２トランジスタ、上記第１抵抗素子、上記第２抵抗素子、上記第３抵抗素子、上記第４抵抗素子、および上記第５抵抗素子は、集積回路によって構成されていることが好ましい。
【００７８】
また、本発明のバイアス回路は、上記基準電圧源、上記負電源電圧源、またはその両方は、上記集積回路とともに集積化されて構成されていることが好ましい。
【００７９】
本発明のＬＮＡは、上記課題を解決するために、ソース端子が接地された増幅用ＦＥＴと、上記バイアス回路とを備え、上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子とすることを特徴としている。
【００８０】
本発明のＬＮＢは、上記課題を解決するために、アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、上記信号を増幅するＬＮＡとして上記ＬＮＡを少なくとも１つ備えていることを特徴としている。
【００８１】
本発明の通信用受信機は、上記課題を解決するために、通信用受信機であって、通信路からの信号を受信する受信デバイスと、上記受信デバイスから出力される信号を増幅するＬＮＡとして上記ＬＮＡを備えていることを特徴としている。
【００８２】
本発明の通信用送信機は、上記課題を解決するために、通信用送信機であって、送信する信号を増幅するＬＮＡとして上記ＬＮＡと、上記ＬＮＡにより増幅された信号を通信路へ送信する送信デバイスとを備えていることを特徴としている。
【００８３】
本発明のセンサーシステムは、上記課題を解決するために、センサーシステムであって、対象物の変化を検出し、該検出した変化に応じた信号を生成するセンシングデバイスと、上記センシングデバイスから出力される信号を増幅するＬＮＡとして上記ＬＮＡを備えていることを特徴としている。
【発明の効果】
【００８４】
以上のように、本発明のバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、両電源型の差動増幅器と、第１抵抗素子と、第１基準電圧源と、第２基準電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続されている構成である。
【００８５】
また、本発明のバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の差動増幅器と、第１基準電圧源と、第２基準電圧源と、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記差動増幅器は、第１入力端子が上記第２基準電圧源に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されている構成である。
【００８６】
また、本発明のバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタ第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されている構成である。
【００８７】
上記の各構成によれば、増幅用ＦＥＴのドレイン電流およびドレイン電圧を同時に所望の値に設定するとともに、温度依存性および電源電圧依存性を排除し、かつ非常に高い雑音除去率を得ることができるという効果を奏する。また、さらに、差動増幅器は、特殊な製造プロセスを必要とせず構成することができるので、製造プロセスの選定自由度を向上することができるという効果を併せて奏する。
【図面の簡単な説明】
【００８８】
【図１】本発明におけるバイアス回路の第１実施形態を示す回路図である。
【図２】本発明におけるバイアス回路の第２実施形態を示す回路図である。
【図３】図２のバイアス回路の電源電圧ＶＤＤに対する小信号等価回路である。
【図４】図２のバイアス回路の負電源電圧源ＶＮＥＧに対する小信号等価回路である。
【図５】本発明におけるバイアス回路の第３実施形態を示す回路図である。
【図６】本発明におけるバイアス回路の第６実施形態を示す回路図である。
【図７】図６のバイアス回路におけるオペアンプＡＭＰ３を含む第１の負帰還ループの、電源電圧ＶＤＤに対する小信号等価回路である。
【図８】本発明におけるバイアス回路の第７実施形態を示す回路図である。
【図９】本発明におけるバイアス回路の第８実施形態を示す回路図である。
【図１０】本発明におけるバイアス回路の第９実施形態を示す回路図である。
【図１１】本発明におけるＬＮＡの実施の一形態を示す回路図である。
【図１２】本発明におけるＬＮＡの他の実施の形態を示す回路図である。
【図１３】保護素子の一構成例を示す図である。
【図１４】バンドギャップリファレンス回路の一構成例を示す回路図である。
【図１５】本発明におけるＬＮＡのさらに他の実施の形態を示す回路ブロック図である。
【図１６】本発明におけるＬＮＢの実施の一形態を示す回路ブロック図である。
【図１７】本発明における通信用受信機および通信用送信機の実施の一形態を示すブロック図である。
【図１８】本発明におけるセンサーシステムの実施の一形態を示すブロック図である。
【図１９】ＨＥＭＴのバイアスを説明するための回路図である。
【図２０】ＨＥＭＴのゲート電圧とドレイン電流との関係を示すグラフである。
【図２１】従来のＨＥＭＴバイアス回路の構成を示す回路図である。
【図２２】図２１の従来のＨＥＭＴバイアス回路の電源電圧ＶＤＤに対する小信号等価回路である。
【図２３】負電圧発生回路の構成を示す回路図である。
【図２４】負電圧ＶＮＥＧの電圧波形を示す波形図である。
【図２５】図２１の従来のＨＥＭＴバイアス回路の負電源電圧ＶＮＥＧに対する小信号等価回路である。
【図２６】図６のバイアス回路と図２１の従来のＨＥＭＴバイアス回路とにおける、温度変化に対する、（ａ）ＨＥＭＴのドレイン電圧、および、（ｂ）ＨＥＭＴのドレイン電流の特性を示すグラフである。
【図２７】図２６の値を示すときのＨＥＭＴのドレイン電圧およびドレイン電流の式を示す表である。
【図２８】図６のバイアス回路と図２１の従来のＨＥＭＴバイアス回路とにおける、電源電圧変化に対する、（ａ）ＨＥＭＴのドレイン電圧、および、（ｂ）ＨＥＭＴのドレイン電流の特性を示すグラフである。
【図２９】図６のバイアス回路と図２１の従来のＨＥＭＴバイアス回路とにおける、電源電圧ＶＤＤに対する、（ａ）ＨＥＭＴのドレイン端子、および、（ｂ）ＨＥＭＴのゲート端子のＰＳＲＲの特性を示すグラフである。
【図３０】図２９の値を示すときのＨＥＭＴのドレイン端子およびゲート端子のＰＳＲＲの式を示す表である。
【図３１】図６のバイアス回路と図２１の従来のＨＥＭＴバイアス回路とにおける、負電源電圧ＶＮＥＧに対する、（ａ）ＨＥＭＴのドレイン端子、および、（ｂ）ＨＥＭＴのゲート端子のＰＳＲＲの特性を示すグラフである。
【図３２】図３１の値を示すときのＨＥＭＴのドレイン端子およびゲート端子のＰＳＲＲの式を示す表である。
【発明を実施するための形態】
【００８９】
本発明の各実施形態について図面に基づいて説明すれば、以下の通りである。なお、各実施の形態において説明すること以外の構成は、前述の実施の形態と同じである。また、説明の便宜上、各実施の形態においては、前述の実施の形態の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９０】
〔実施の形態１〕
図１は、本実施の形態のＨＥＭＴバイアス回路１１の一構成例を示す回路図である。
【００９１】
本実施の形態のＨＥＭＴバイアス回路１１（バイアス回路）は、ソース端子４が接地されたＨＥＭＴ１（増幅用ＦＥＴ）のためのバイアス回路である。ＨＥＭＴバイアス回路１１は、図１に示すように、オペアンプＡＭＰ１（両電源型の差動増幅器）、抵抗素子ＲＩ（第１抵抗素子）、第１基準電圧源ＶＸ、第２基準電圧源ＶＹ、および負電源電圧源ＶＮＥＧを備えている。
【００９２】
オペアンプＡＭＰ１は、両電源型のオペアンプであり、差動増幅器として構成されている。オペアンプＡＭＰ１の正電源端子および負電源端子は、電源電圧ＶＤＤおよび負電源電圧源ＶＮＥＧにそれぞれ接続されている。オペアンプＡＭＰ１の正入力端子（非反転入力端子）は、ＨＥＭＴ１のドレイン端子３に接続されている。オペアンプＡＭＰ１の負入力端子（反転入力端子）は、第２基準電圧源ＶＹに接続されている。オペアンプＡＭＰ１の出力端子は、ＨＥＭＴ１のゲート端子２に接続されている。
【００９３】
抵抗素子ＲＩは、２つの端子を有しており、一方の端子がＨＥＭＴ１のドレイン端子３に接続され、他方の端子が第１基準電圧源ＶＸに接続されている。
【００９４】
第１基準電圧源ＶＸおよび第２基準電圧源ＶＹは、正の電圧を発生する電圧源である。第１基準電圧源ＶＸおよび第２基準電圧源ＶＹは、温度Ｔや電源電圧ＶＤＤの変動に全く影響を受けない。負電源電圧源ＶＮＥＧは、負の電源電圧（負電源電圧ＶＮＥＧとも呼ぶ）を発生する電圧源である。なお、電源電圧ＶＤＤは正の電源電圧であり、外部の他の部材と共用することができる。
【００９５】
ＨＥＭＴバイアス回路１１では、ＨＥＭＴ１を、オペアンプＡＭＰ１の負帰還ループの中に組み込んでいる。これにより、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（２１）および式（２２）で示す近似式になるように、自動的に決定される仕組みになっている。
【００９６】
【数１１】
2011176760.tif 000013
【００９７】
上記各式における各値は、以下のとおりである。
【００９８】
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＸ：第１基準電圧源ＶＸの電圧値
ＶＹ：第２基準電圧源ＶＹの電圧値
ＲＩ：抵抗素子ＲＩの抵抗値。
【００９９】
すなわち、第２基準電圧源ＶＹの基準電圧ＶＹをオペアンプＡＭＰ１の入力に印加することで、ＨＥＭＴ１のドレイン端子３では所定の電圧ＶＹを得る。また、第１基準電圧源ＶＸとＨＥＭＴ１のドレイン端子３との間に抵抗素子ＲＩを挿入することによって、基準電圧ＶＸと基準電圧ＶＹとの電位差が抵抗素子ＲＩの両端に生じるため、所望のドレイン電流ＩＤを得る。
【０１００】
式（２１）および式（２２）は、温度Ｔや電源電圧ＶＤＤの関数ではないので、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、これらの変動を受けない。よって、ＨＥＭＴバイアス回路１１では、温度依存性および電源電圧依存性を排除することが可能となる。
【０１０１】
また、電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧからＨＥＭＴ１のゲート端子２へのＰＳＲＲは、オペアンプＡＭＰ１のＰＳＲＲと等しくなるので、非常に高い雑音除去率を得ることが可能となる。
【０１０２】
さらに、オペアンプＡＭＰ１は、特殊な製造プロセスを必要とせず構成することができる。それゆえ、図２１に示した従来のＨＥＭＴバイアス回路５００では、ＰＮＰ型バイポーラトランジスタが必須であったが、ＨＥＭＴバイアス回路１１では、トランジスタの種類は問われない。よって、ＨＥＭＴバイアス回路１１では、製造プロセスの選定の自由度が高くなり、ＣＭＯＳプロセスや、ＭＯＳプロセス、バイポーラプロセス、ＢｉＣＭＯＳプロセスなど、様々なプロセスでの集積回路の製造が可能となる。
【０１０３】
但し、近年のオペアンプ（差動増幅器）は、単一電源が主流である。また、図１に示すオペアンプＡＭＰ１は、ＧＮＤレベルを挟んだ正負の両電源を必要とするというデメリットがある。
【０１０４】
〔実施の形態２〕
図２は、本実施の形態のＨＥＭＴバイアス回路１２の一構成例を示す回路図である。
【０１０５】
本実施の形態のＨＥＭＴバイアス回路１２（バイアス回路）は、ソース端子が接地されたＨＥＭＴ１のためのバイアス回路である。ＨＥＭＴバイアス回路１２は、図２に示すように、オペアンプＡＭＰ２（単一電源型の差動増幅器，第１差動増幅器）、抵抗素子ＲＩ、第１基準電圧源ＶＸ、第２基準電圧源ＶＹ、負電源電圧源ＶＮＥＧ、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと称する）ＰＭＯＳ１（第１トランジスタ）、および抵抗素子ＲＧ（第２抵抗素子）を備えている。
【０１０６】
オペアンプＡＭＰ２は、単一電源型のオペアンプであり、差動増幅器として構成されている。オペアンプＡＭＰ２の正電源端子は、電源電圧ＶＤＤに接続されている。オペアンプＡＭＰ２の正入力端子（非反転入力端子、第１入力端子）は、第２基準電圧源ＶＹに接続されている。オペアンプＡＭＰ２の負入力端子（反転入力端子、第２入力端子）は、ＨＥＭＴ１のドレイン端子に接続されている。オペアンプＡＭＰ２の出力端子は、ＰＭＯＳトランジスタＰＭＯＳ１のゲート端子（制御端子）に接続されている。
【０１０７】
ＰＭＯＳトランジスタＰＭＯＳ１のソース端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＭＯＳ１のドレイン端子（第２導通端子）は、ＨＥＭＴ１のゲート端子に接続されている。
【０１０８】
抵抗素子ＲＧは、２つの端子を有しており、一方の端子がＨＥＭＴ１のゲート端子に接続され、他方の端子が負電源電圧源ＶＮＥＧに接続されている。
【０１０９】
ＨＥＭＴバイアス回路１２では、ＨＥＭＴ１を、オペアンプＡＭＰ２の負帰還ループの中に組み込んでいる。これにより、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、前述の式（２１）および式（２２）で示す近似式になるように、自動的に決定される仕組みになっている。式（２１）および式（２２）によれば、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、温度Ｔや電源電圧ＶＤＤの変動を受けないので、ＨＥＭＴバイアス回路１２では、温度依存性および電源電圧依存性を排除することが可能となる。
【０１１０】
＜電源電圧ＶＤＤに対するＰＳＲＲ＞
次に、ＨＥＭＴバイアス回路１２によりバイアスを受けるＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの、電源電圧ＶＤＤに対するＰＳＲＲを、図３を用いて示す。図３は、図２のＨＥＭＴバイアス回路１２の電源電圧ＶＤＤに対する小信号等価回路１３である。キルヒホッフの電流則によって、下記の式（２３）および式（２４）を得る。
【０１１１】
【数１２】
2011176760.tif 000014
【０１１２】
上記各式における各値は、以下のとおりである。
【０１１３】
ｇｍ：ＰＭＯＳトランジスタＰＭＯＳ１の相互コンダクタンス
ｇｐ：ＰＭＯＳトランジスタＰＭＯＳ１のドレイン・ソース間コンダクタンス
Ｇｍ：ＨＥＭＴ１の相互コンダクタンス
ｇｄｓ：ＨＥＭＴ１のドレイン・ソース間コンダクタンス
ＶＤＤ：電源電圧ＶＤＤの電圧値
Ａ２：オペアンプＡＭＰ２のＤＣゲイン
ＶＤ：ドレイン電圧ＶＤの電圧値
ＶＧ：ゲート電圧ＶＧの電圧値
ＲＩ：抵抗素子ＲＩの抵抗値
ＲＧ：抵抗素子ＲＧの抵抗値。
【０１１４】
そして、式（２３）および式（２４）の連立一次方程式を、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対して解いた結果を電源電圧ＶＤＤで微分し、デシベル表記すると、下記の式（２５）および式（２６）のように、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対する電源電圧ＶＤＤのＰＳＲＲがわかる。なお、計算過程で十分に小さい項は近似処理をして、式を単純化した。
【０１１５】
【数１３】
2011176760.tif 000015
【０１１６】
式（２５）および式（２６）によって、ドレイン電圧ＶＤおよびゲート電圧ＶＧには、電源電圧ＶＤＤの雑音が減衰されて伝わることがわかる。
【０１１７】
次いで、この減衰量が、ＬＮＡとして見た場合に十分かどうかを確認する。例えば、実際に、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖ、Ａ２＝１００００に設計したいとする。このとき、Ｇｍ＝４０ｍＳ、ＲＩ＝６２．５Ωと設定した場合に、ドレイン電圧ＶＤおよびゲート電圧ＶＧの電源電圧ＶＤＤに対するＰＳＲＲは、下記の式（２７）および式（２８）のようになる。
【０１１８】
【数１４】
2011176760.tif 000016
【０１１９】
この値は、ＬＮＡとしてみると十分な減衰量である。例えば、ＬＮＡに入力される信号電力を−９０ｄＢｍとした場合に、電源電圧ＶＤＤに、−２０ｄＢｍの雑音電力が重畳したとしても、ＬＮＡは良好な信号増幅を得られることがわかる。
【０１２０】
＜負電源電圧ＶＮＥＧに対するＰＳＲＲ＞
次に、ＨＥＭＴバイアス回路１２によりバイアスを受けるＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの、負電源電圧源ＶＮＥＧに対するＰＳＲＲを、図４を用いて示す。
【０１２１】
ＨＥＭＴバイアス回路１２の負電源電圧源ＶＮＥＧとしては、図２３に示した負電圧発生回路５２０を用いることができる。この場合、抵抗素子ＲＧの一方の端子に、図２３の負電圧発生回路５２０の出力端子を接続する。但し、負電源電圧源ＶＮＥＧの負のＤＣ電圧に重畳しているパルス状の雑音が、ＨＥＭＴ１のゲート端子およびドレイン端子に漏れ出すと、ＬＮＡの出力信号品質を劣化させるという問題に発展する。
【０１２２】
図４は、図２のＨＥＭＴバイアス回路１２の負電源電圧源ＶＮＥＧに対する小信号等価回路１４である。キルヒホッフの電流則によって、下記の式（２９）および式（３０）を得る。
【０１２３】
【数１５】
2011176760.tif 000017
【０１２４】
上記各式における各値は、ＶＮＥＧが負電源電圧ＶＮＥＧの電圧値であること以外は、前述の式（２３）および式（２４）と同じである。
【０１２５】
そして、式（２９）および式（３０）の連立一次方程式を、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対して解いた結果を負電源電圧ＶＮＥＧで微分し、デシベル表記すると、下記の式（３１）および式（３２）のように、ドレイン電圧ＶＤおよびゲート電圧ＶＧに対する負電源電圧ＶＮＥＧのＰＳＲＲがわかる。なお、計算過程で十分に小さい項は近似処理をして、式を単純化した。
【０１２６】
【数１６】
2011176760.tif 000018
【０１２７】
式（３１）および式（３２）によって、ドレイン電圧ＶＤおよびゲート電圧ＶＧには、負電源電圧ＶＮＥＧの雑音が減衰されて伝わることがわかる。
【０１２８】
次いで、この減衰量が、ＬＮＡとして見た場合に十分かどうかを確認する。例えば、実際に、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖ、Ａ２＝１００００に設計したいとする。このとき、Ｇｍ＝４０ｍＳ、ｇｍ＝１ｍＳ、ＲＩ＝６２．５Ω、ＲＧ＝４０ｋΩと設定した場合に、ドレイン電圧ＶＤおよびゲート電圧ＶＧの負電源電圧ＶＮＥＧに対するＰＳＲＲは、下記の式（３３）および式（３４）のようになる。
【０１２９】
【数１７】
2011176760.tif 000019
【０１３０】
この値は、ＬＮＡとしてみると十分な減衰量である。この例の場合であれば、信号電力を−９０ｄＢｍとすると、負電源電圧ＶＮＥＧに重畳する雑音電力は、＋１０ｄＢｍという大きな雑音電力であっても許容することができる。
【０１３１】
以上のように、ＨＥＭＴバイアス回路１２では、電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧに対するドレイン電圧ＶＤおよびゲート電圧ＶＧのＰＳＲＲが十分に小さくなる。したがって、非常に高い雑音除去率を得ることが可能となる。
【０１３２】
〔実施の形態３〕
図５は、本実施の形態のＨＥＭＴバイアス回路１５の一構成例を示す回路図である。
【０１３３】
本実施の形態のＨＥＭＴバイアス回路１５（バイアス回路）は、前記実施の形態２のＨＥＭＴバイアス回路１２の構成のうち、ＰＭＯＳトランジスタＰＭＯＳ１をＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと称する）ＮＭＯＳ１（第１トランジスタ）に入れ替え、かつ、オペアンプＡＭＰ２の正入力端子および負入力端子の接続先を入れ替えた構成を有する。
【０１３４】
つまりは、オペアンプＡＭＰ２の正入力端子（第２入力端子）は、ＨＥＭＴ１のドレイン端子に接続されている。オペアンプＡＭＰ２の負入力端子（第１入力端子）は、第２基準電圧源ＶＹに接続されている。オペアンプＡＭＰ２の出力端子は、ＮＭＯＳトランジスタＮＭＯＳ１のゲート端子（制御端子）に接続されている。ＮＭＯＳトランジスタＮＭＯＳ１のドレイン端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＭＯＳ１のソース端子（第２導通端子）は、ＨＥＭＴ１のゲート端子に接続されている。
【０１３５】
図５に示すように、ＨＥＭＴバイアス回路１５は、図２に示した前記実施の形態２のＨＥＭＴバイアス回路１２とほぼ同様の構造となる。よって、ＨＥＭＴバイアス回路１５は、温度依存性、電源電圧依存性、および各ＰＳＲＲに関して、上記ＨＥＭＴバイアス回路１２とほぼ同様の効果を得ることが可能となる。
【０１３６】
〔実施の形態４〕
本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態２のＨＥＭＴバイアス回路１２の構成のうち、ＰＭＯＳトランジスタＰＭＯＳ１をＰＮＰ型バイポーラトランジスタに入れ替えた構成を有する（図示せず）。ＰＭＯＳトランジスタＰＭＯＳ１のソース端子、ドレイン端子、およびゲート端子が、ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子にそれぞれ対応する。本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態２のＨＥＭＴバイアス回路１２とほぼ同様の構造となり、ほぼ同様の効果を奏する。
【０１３７】
〔実施の形態５〕
本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態３のＨＥＭＴバイアス回路１５の構成のうち、ＮＭＯＳトランジスタＮＭＯＳ１をＮＰＮ型バイポーラトランジスタに入れ替えた構成を有する（図示せず）。ＮＭＯＳトランジスタＮＭＯＳ１のドレイン端子、ソース端子、およびゲート端子が、ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子にそれぞれ対応する。本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態３のＨＥＭＴバイアス回路１５とほぼ同様の構造となり、ほぼ同様の効果を奏する。
【０１３８】
〔実施の形態６〕
図６は、本実施の形態のＨＥＭＴバイアス回路１６の一構成例を示す回路図である。
【０１３９】
本実施の形態のＨＥＭＴバイアス回路１６（バイアス回路）は、ソース端子が接地されたＨＥＭＴ１のためのバイアス回路である。ＨＥＭＴバイアス回路１６は、図６に示すように、オペアンプＡＭＰ２、オペアンプＡＭＰ３（第２差動増幅器）、抵抗素子ＲＩ、抵抗素子ＲＧ、抵抗素子Ｒ１（第４抵抗素子）、抵抗素子Ｒ２（第５抵抗素子）、抵抗素子ＲＲ（第３抵抗素子）、ＰＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳトランジスタＰＭＯＳ２（第２トランジスタ）、基準電圧源ＶＲＥＦ、および負電源電圧源ＶＮＥＧを備えている。
【０１４０】
ＨＥＭＴバイアス回路１６では、前記実施の形態１〜５において用いられていた第１基準電圧源ＶＸおよび第２基準電圧源ＶＹからの電圧が、オペアンプＡＭＰ３、ＰＭＯＳトランジスタＰＭＯＳ２、抵抗素子Ｒ２、抵抗素子Ｒ１、および抵抗素子ＲＲからなる回路により生成されている。
【０１４１】
オペアンプＡＭＰ３の正入力端子（第１入力端子）は、抵抗素子Ｒ１および抵抗素子Ｒ２を介してＰＭＯＳトランジスタＰＭＯＳ２のドレイン端子に接続されている。オペアンプＡＭＰ３の負入力端子（第２入力端子）は、基準電圧源ＶＲＥＦに接続されている。オペアンプＡＭＰ３の出力端子は、ＰＭＯＳトランジスタＰＭＯＳ２のゲート端子（制御端子）に接続されている。
【０１４２】
ＰＭＯＳトランジスタＰＭＯＳ２のソース端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＭＯＳ２のドレイン端子（第２導通端子）は、抵抗素子Ｒ２、抵抗素子Ｒ１、および抵抗素子ＲＲをこの順番に介して接地されている。
【０１４３】
このように、ＰＭＯＳトランジスタＰＭＯＳ２、抵抗素子Ｒ２、および抵抗素子Ｒ１は、オペアンプＡＭＰ３の負帰還ループに中に組み込まれている。ここで、ＰＭＯＳトランジスタＰＭＯＳ２のドレイン端子と抵抗素子Ｒ２との間の電位をＶＸとする。抵抗素子Ｒ２と抵抗素子Ｒ１との間の電位をＶＹとする。抵抗素子Ｒ１と抵抗素子ＲＲとの間の電位をＶＺとする。電位ＶＸは、第１基準電圧源ＶＸからの電圧に相当する。電位ＶＹは、第２基準電圧源ＶＹからの電圧に相当する。
【０１４４】
オペアンプＡＭＰ２の正入力端子は、電位ＶＹ、すなわち抵抗素子Ｒ２と抵抗素子Ｒ１との間の経路に接続されている。抵抗素子ＲＩの他方の端子は、電位ＶＸ、すなわちＰＭＯＳトランジスタＰＭＯＳ２のドレイン端子と抵抗素子Ｒ２との間の経路に接続されている。
【０１４５】
基準電圧源ＶＲＥＦは、正の電圧を発生する電圧源である。基準電圧源ＶＲＥＦは、温度Ｔや電源電圧ＶＤＤの変動に全く影響を受けない。
【０１４６】
ＨＥＭＴバイアス回路１６では、オペアンプＡＭＰ３を含む第１の負帰還ループと、オペアンプＡＭＰ２を含む第２の負帰還ループとが形成されている。そして、ＨＥＭＴバイアス回路１６では、この２つの負帰還ループを用いて、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤが所望の値となるように、ＨＥＭＴ１へのゲート電圧ＶＧが自動的に制御されている。
【０１４７】
＜ドレイン電圧ＶＤおよびドレイン電流ＩＤ＞
ＨＥＭＴバイアス回路１６では、ＨＥＭＴ１を、オペアンプＡＭＰ２の負帰還ループの中に組み込んでいる。これにより、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（３５）および、式（３６）で示す近似式になるように、自動的に決定される仕組みになっている。
【０１４８】
【数１８】
2011176760.tif 000020
【０１４９】
上記各式における各値は、以下のとおりである。
【０１５０】
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＲＥＦ：基準電圧源ＶＲＥＦの電圧値
ＲＩ：抵抗素子ＲＩの抵抗値
ＲＲ：抵抗素子ＲＲの抵抗値
Ｒ１：抵抗素子Ｒ１の抵抗値
Ｒ２：抵抗素子Ｒ２の抵抗値。
【０１５１】
＜ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度依存性＞
ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度係数は、式（３５）および式（３６）を温度Ｔで微分することで、下記の式（３７）および式（３８）に示すように求められる。
【０１５２】
【数１９】
2011176760.tif 000021
【０１５３】
式（３７）および式（３８）に示すように、ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度係数はゼロとなる。よって、ＨＥＭＴバイアス回路１６では、温度依存性を完全に排除することが可能となる。
【０１５４】
＜ドレイン電圧ＶＤおよびドレイン電流ＩＤの電源電圧依存性＞
ドレイン電圧ＶＤおよびドレイン電流ＩＤの、電源電圧ＶＤＤに対する変動の係数は、式（３５）および式（３６）を電源電圧ＶＤＤで微分することで、下記の式（３９）および式（４０）に示すように求められる。
【０１５５】
【数２０】
2011176760.tif 000022
【０１５６】
式（３９）および式（４０）に示すように、ドレイン電圧ＶＤおよびドレイン電流ＩＤの、電源電圧ＶＤＤに対する変動の係数はゼロとなる。よって、ＨＥＭＴバイアス回路１６では、電源電圧依存性を完全に排除することが可能となる。
【０１５７】
＜電源電圧ＶＤＤに対するＰＳＲＲ＞
次に、ＨＥＭＴバイアス回路１６によりバイアスを受けるＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの、電源電圧ＶＤＤに対するＰＳＲＲについて説明する。
【０１５８】
上述した電源電圧ＶＤＤの変動への依存性を示す式（３９）および式（４０）は、近似式である式（３５）および式（３６）を電源電圧ＶＤＤで微分したものであるため、厳密ではない。電源電圧ＶＤＤに雑音が重畳した際に、ＶＤ端子およびＶＧ端子において、どれだけ雑音が減衰できているかを示すＰＳＲＲを求めるためには、通常、小信号等価回路を用いて求める。
【０１５９】
しかし、図６に示すＨＥＭＴバイアス回路１６では、オペアンプＡＭＰ３を含む第１の負帰還ループと、オペアンプＡＭＰ２を含む第２の負帰還ループとの、２つの負帰還ループが相互に影響しあうため、小信号等価回路の解析が極めて煩雑になる。そこで、解析を簡略化するために、２つの負帰還ループを個別に検証する。
【０１６０】
（第１の負帰還ループ）
まず、オペアンプＡＭＰ３を含む第１の負帰還ループの出力電位ＶＸ，ＶＹ，ＶＺが、電源電圧ＶＤＤの影響をどれほど受けるかを検証する。
【０１６１】
図７は、オペアンプＡＭＰ３を含む第１の負帰還ループの、電源電圧ＶＤＤに対する小信号等価回路１７である。キルヒホッフの電流則によって、下記の式（４１）、式（４２）、および式（４３）を得る。
【０１６２】
【数２１】
2011176760.tif 000023
【０１６３】
上記各式における各値は、以下のとおりである。
【０１６４】
ｇｍ：ＰＭＯＳトランジスタＰＭＯＳ２の相互コンダクタンス
ｇｄｓ：ＰＭＯＳトランジスタＰＭＯＳ２のドレイン・ソース間コンダクタンス 
Ａ１：オペアンプＡＭＰ３のＤＣゲイン
ＶＤＤ：電源電圧ＶＤＤの電圧値
ＶＲＥＦ：基準電圧源ＶＲＥＦの電圧値
ＶＸ：電位ＶＸの電圧値
ＶＹ：電位ＶＹの電圧値
ＶＺ：電位ＶＺの電圧値
ＲＲ：抵抗素子ＲＲの抵抗値
Ｒ１：抵抗素子Ｒ１の抵抗値
Ｒ２：抵抗素子Ｒ２の抵抗値。
【０１６５】
そして、式（４１）、式（４２）、および式（４３）の連立一次方程式を、電位ＶＸ，ＶＹ，ＶＺに対して解いた結果を電源電圧ＶＤＤで微分し、デシベル表記すると、下記の式（４４）、式（４５）、および式（４６）のように、電位ＶＸ，ＶＹ，ＶＺに対する電源電圧ＶＤＤのＰＳＲＲがわかる。なお、計算過程で十分に小さい項は近似処理をして、式を単純化した。
【０１６６】
【数２２】
2011176760.tif 000024
【０１６７】
式（４４）、式（４５）、および式（４６）によって、電位ＶＸ，ＶＹ，ＶＺには、電源電圧ＶＤＤの雑音が減衰されて伝わることがわかる。
【０１６８】
次いで、この減衰量が、電圧源として見た場合に十分かどうかを確認する。例えば、実際に、ＩＤ＝８ｍＡ、ＶＤ＝２Ｖ、ＶＤＤ＝３．３Ｖ、Ａ１＝１００００に設計したいとする。このとき、ＲＲ＝１２ｋΩ、Ｒ１＝８ｋΩ、Ｒ２＝５ｋΩと設定した場合に、電位ＶＸ，ＶＹ，ＶＺの電源電圧ＶＤＤに対するＰＳＲＲは、下記の式（４７）、式（４８）、および式（４９）のようになる。
【０１６９】
【数２３】
2011176760.tif 000025
【０１７０】
この値は、電圧源としてみると十分な減衰量である。
【０１７１】
（第２の負帰還ループ）
次いで、オペアンプＡＭＰ２を含む第２の負帰還ループについて説明する。
【０１７２】
式（４７）、式（４８）、および式（４９）で示した値は、小信号的には、グラウンドレベルに近似することができる。すなわち、オペアンプＡＭＰ２を含む第２の負帰還ループの小信号解析においては、電位ＶＸ，ＶＹ，ＶＺをＧＮＤレベルに終端することができる。
【０１７３】
よって、第２の負帰還ループにおけるＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの、電源電圧ＶＤＤに対するＰＳＲＲを求めるための等価回路は、図３に示した小信号等価回路１３となる。したがって、図３の小信号等価回路１３は、前記実施の形態２のＨＥＭＴバイアス回路１２の等価回路であることから、ＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの電源電圧ＶＤＤに対するＰＳＲＲは、実施の形態２のＨＥＭＴバイアス回路１２と同等の効果を得ることが可能となる。
【０１７４】
＜負電源電圧ＶＮＥＧに対するＰＳＲＲ＞
上述のように、オペアンプＡＭＰ２を含む第２の負帰還ループの小信号解析においては、電位ＶＸ，ＶＹ，ＶＺをＧＮＤレベルに終端することができる。
【０１７５】
よって、負電源電圧源ＶＮＥＧから見込んだ等価回路は、図４に示した小信号等価回路１４となる。したがって、図４の小信号等価回路１４は、前記実施の形態２のＨＥＭＴバイアス回路１２の等価回路であることから、ＨＥＭＴ１のドレイン電圧ＶＤおよびゲート電圧ＶＧの負電源電圧ＶＮＥＧに対するＰＳＲＲは、実施の形態２のＨＥＭＴバイアス回路１２と同等の効果を得ることが可能となる。
【０１７６】
以上により、ＨＥＭＴバイアス回路１６では、電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧに対するドレイン電圧ＶＤおよびゲート電圧ＶＧのＰＳＲＲが十分に小さくなる。したがって、非常に高い雑音除去率を得ることが可能となる。
【０１７７】
〔実施の形態７〕
図８は、本実施の形態のＨＥＭＴバイアス回路１８の一構成例を示す回路図である。
【０１７８】
本実施の形態のＨＥＭＴバイアス回路１８（バイアス回路）は、前記実施の形態６のＨＥＭＴバイアス回路１６の構成のうち、抵抗素子ＲＲを定電流源ＩＢに入れ替えた構成を有する。この構成により、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（５０）および式（５１）のようになる。
【０１７９】
【数２４】
2011176760.tif 000026
【０１８０】
上記各式における各値は、ＩＢが定電流源ＩＢの電流値であること以外は、前述の式（３５）および式（３６）と同じである。
【０１８１】
集積回路において、２つの抵抗素子の抵抗値の相対値は小さくすることができる。すなわち、上記構成を有するＨＥＭＴバイアス回路１８のメリットは、ドレイン電流ＩＤの式が抵抗値の比となるので、電流ばらつきを小さくすることができる点にある。但し、式（５０）ではドレイン電圧ＶＤにＲ１の項が存在するため、ドレイン電圧ＶＤのばらつきは大きいままとなる。
【０１８２】
式（５０）および式（５１）によれば、温度Ｔで微分することで、ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度係数はゼロとなることがわかる。よって、ＨＥＭＴバイアス回路１８では、温度依存性を完全に排除することが可能となる。
【０１８３】
また、式（５０）および式（５１）を電源電圧ＶＤＤで微分することで、ドレイン電圧ＶＤおよびドレイン電流ＩＤの、電源電圧ＶＤＤに対する変動の係数はゼロとなることがわかる。よって、ＨＥＭＴバイアス回路１８では、電源電圧依存性を完全に排除することが可能となる。
【０１８４】
さらに、ＨＥＭＴバイアス回路１８では、電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧに対するドレイン電圧ＶＤおよびゲート電圧ＶＧのＰＳＲＲが十分に小さくなるので、非常に高い雑音除去率を得ることが可能となる。
【０１８５】
したがって、ＨＥＭＴバイアス回路１８は、温度依存性、電源電圧依存性、および各ＰＳＲＲに関して、図６に示した前記実施の形態６のＨＥＭＴバイアス回路１６と同様の効果を得ることが可能となる。
【０１８６】
〔実施の形態８〕
図９は、本実施の形態のＨＥＭＴバイアス回路１９の一構成例を示す回路図である。
【０１８７】
本実施の形態のＨＥＭＴバイアス回路１９（バイアス回路）は、前記実施の形態７のＨＥＭＴバイアス回路１８の構成のうち抵抗素子Ｒ１を除去した構成を有する。この構成により、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（５２）および式（５３）のようになる。
【０１８８】
【数２５】
2011176760.tif 000027
【０１８９】
上記構成を有するＨＥＭＴバイアス回路１９のメリットは、ドレイン電圧ＶＤにばらつきの小さな基準電圧源ＶＲＥＦを適用し、かつ、定電流源ＩＢにもばらつきの小さな電流源を適用すれば、ドレイン電圧ＶＤおよびドレイン電流ＩＤは、ほとんど製造プロセスのばらつきの影響を受けなくなる点にある。
【０１９０】
ＨＥＭＴバイアス回路１９は、温度依存性、電源電圧依存性、および各ＰＳＲＲに関しては、図６に示した前記実施の形態６のＨＥＭＴバイアス回路１６と同様の効果を得ることが可能である。
【０１９１】
〔実施の形態９〕
図１０は、本実施の形態のＨＥＭＴバイアス回路２０の一構成例を示す回路図である。
【０１９２】
本実施の形態のＨＥＭＴバイアス回路２０（バイアス回路）は、前記実施の形態６のＨＥＭＴバイアス回路１６の構成のうち、ＰＭＯＳトランジスタＰＭＯＳ１・ＰＭＯＳ２をＮＭＯＳトランジスタＮＭＯＳ１・ＮＭＯＳ２（第１トランジスタ・第２トランジスタ）にそれぞれ入れ替え、かつ、オペアンプＡＭＰ２・ＯＰＡＭＰ３の正入力端子および負入力端子の接続先を入れ替えた構成を有する。
【０１９３】
つまりは、オペアンプＡＭＰ２の正入力端子（第２入力端子）は、ＨＥＭＴ１のドレイン端子に接続されている。オペアンプＡＭＰ２の負入力端子（第１入力端子）は、電位ＶＹに接続されている。オペアンプＡＭＰ２の出力端子は、ＮＭＯＳトランジスタＮＭＯＳ１のゲート端子に接続されている。オペアンプＡＭＰ３の正入力端子（第２入力端子）は、基準電圧源ＶＲＥＦに接続されている。オペアンプＡＭＰ３の負入力端子（第１入力端子）は、抵抗素子Ｒ１および抵抗素子Ｒ２を介してＮＭＯＳトランジスタＮＭＯＳ２のソース端子に接続されている。オペアンプＡＭＰ３の出力端子は、ＮＭＯＳトランジスタＮＭＯＳ２のゲート端子（制御端子）に接続されている。ＮＭＯＳトランジスタＮＭＯＳ１のドレイン端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＭＯＳ１のソース端子（第２導通端子）は、ＨＥＭＴ１のゲート端子に接続されている。ＮＭＯＳトランジスタＮＭＯＳ２のドレイン端子は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＭＯＳ２のソース端子は、抵抗素子Ｒ２、抵抗素子Ｒ１、および抵抗素子ＲＲをこの順番に介して接地されている。
【０１９４】
図１０に示すように、ＨＥＭＴバイアス回路２０は、図６に示した前記実施の形態６のＨＥＭＴバイアス回路１６とほぼ同様の構造となる。よって、ＨＥＭＴバイアス回路２０は、温度依存性、電源電圧依存性、および各ＰＳＲＲに関して、上記ＨＥＭＴバイアス回路１６とほぼ同様の効果を得ることが可能となる。
【０１９５】
〔実施の形態１０〕
本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態６のＨＥＭＴバイアス回路１６の構成のうち、ＰＭＯＳトランジスタＰＭＯＳ１・ＰＭＯＳ２をＰＮＰ型バイポーラトランジスタにそれぞれ入れ替えた構成を有する（図示せず）。本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態６のＨＥＭＴバイアス回路１６とほぼ同様の構造となり、ほぼ同様の効果を奏する。
【０１９６】
〔実施の形態１１〕
本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態９のＨＥＭＴバイアス回路２０の構成のうち、ＮＭＯＳトランジスタＮＭＯＳ１・ＮＭＯＳ２をＮＰＮ型バイポーラトランジスタにそれぞれ入れ替えた構成を有する（図示せず）。本実施の形態のＨＥＭＴバイアス回路は、前記実施の形態９のＨＥＭＴバイアス回路２０とほぼ同様の構造となり、ほぼ同様の効果を奏する。
【０１９７】
〔実施の形態１２〕
図１１は、本実施の形態のＬＮＡ５０の一構成例を示す回路図である。図１１に示すように、ＬＮＡ５０は、ＨＥＭＴ１およびＨＥＭＴバイアス回路５１（バイアス回路）を備えている。ＬＮＡ５０では、ＨＥＭＴ１のゲート端子にＬＮＡ５０の入力部が設けられ、ＨＥＭＴ１のドレイン端子にＬＮＡ５０の出力部が設けられる。
【０１９８】
ＨＥＭＴバイアス回路５１は、前記実施の形態６のＨＥＭＴバイアス回路１６の構成のうちＰＭＯＳトランジスタＰＭＯＳ１・ＰＭＯＳ２を、能動素子５２・５３（第１トランジスタ・第２トランジスタ）に入れ替えた構成を有する。能動素子５２・５３は、２つの導通端子（図中「１」「３」で示す）と、１つの制御端子（図中「２」で示す）とを有する。能動素子５２・５３では、制御端子に所定の電圧が印加されることによって、２つの導痛端子間が導通される。単に能動素子５２・５３として備えることにより、オペアンプＡＭＰ２・ＡＭＰ３の入力端子の正負の極性（符号）は問わない。
【０１９９】
また、ＨＥＭＴバイアス回路５１は、集積化（集積回路化）されている（集積回路５４）。集積回路５４には、基準電圧源ＶＲＥＦと接続するためのＶＲＥＦ端子、負電源電圧源ＶＮＥＧと接続するためのＶＮＥＧ端子、ＨＥＭＴ１のドレイン端子と接続するためのＶＤ端子、および、ＨＥＭＴ１のゲート端子と接続するためのＶＧ端子、などが設けられている。
【０２００】
ＨＥＭＴバイアス回路５１が接続されたＨＥＭＴ１を備えるＬＮＡ５０では、前記実施の形態６のＨＥＭＴバイアス回路１６と同様の構造を有しており、温度依存性、電源電圧依存性、および各ＰＳＲＲに関して、上記ＨＥＭＴバイアス回路１６と同様の効果を得ることが可能となる。
【０２０１】
なお、能動素子５２・５３として適用可能なトランジスタは、ＰＭＯＳトランジスタや、ＮＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタなどが考えられ、これらを組み合わせることもできる。すなわち、ＨＥＭＴバイアス回路５１は、前記実施の形態６，９〜１１のＨＥＭＴバイアス回路のいずれかであるとも言えるし、これらＨＥＭＴバイアス回路を組み合わせたものであるとも言える。
【０２０２】
また、図１１において、オペアンプＡＭＰ２・ＡＭＰ３の入力端子の正負の極性を不確定としたのは、能動素子５２に使うトランジスタの極性に、オペアンプＡＭＰ２の正負の極性が依存し、同様に、能動素子５３に使うトランジスタの極性に、オペアンプＡＭＰ３の正負の極性が依存するため、複数の組み合わせに対し、一括して表現するためである。オペアンプＡＭＰ２・ＡＭＰ３の各入力端子（図中「１」「２」で示す）の正負は、能動素子５２・５３に応じて決まる。
【０２０３】
このように、ＨＥＭＴバイアス回路５１は、能動素子５２・５３に適用するトランジスタの組み合わせの数だけ、多くのバリエーションが存在する。また、ＨＥＭＴバイアス回路５１は、前記実施の形態７，８に示したように変形させることも可能である。さらには、ＨＥＭＴバイアス回路５１としては、前記実施の形態１〜５のＨＥＭＴバイアス回路を適用してもよい。
【０２０４】
〔実施の形態１３〕
前記実施の形態１２において、ＨＥＭＴバイアス回路５１を集積化する際に、しばしば能動素子５２の耐圧が問題となる。これは、能動素子５２には、常時ＶＤＤ−ＶＧ間の電圧が掛るためである。ゲート電圧ＶＧは負電圧のため、ＶＤＤ−ＶＧ間の電位差は、ＶＤＤ−ＧＮＤ間の電位差よりも高くなる。よって、ＶＤＤ−ＧＮＤ間の電位差しか保証されていない製造プロセスで集積化するのであれば、信頼性の面で問題となる。
【０２０５】
また、回路の初期起動時や、回路動作の切替時などを想定すると、能動素子５２には、過渡的に、ＶＤＤ−ＶＮＥＧ間の電圧が掛ることも想定される。この場合も、負電源電圧ＶＮＥＧは負電圧のため、素子の信頼性の面で問題となる場合がある。それゆえ、ＨＥＭＴバイアス回路には、これらの問題を解決することが望まれる。
【０２０６】
図１２は、本実施の形態のＬＮＡ６０の一構成例を示す回路図である。図１２に示すように、ＬＮＡ６０は、前記実施の形態１２のＬＮＡ５０の構成に加えて、ＨＥＭＴバイアス回路５１に、電圧耐圧の保護素子６１が備えられた構成を有している。
【０２０７】
保護素子６１は、能動素子５２と、ＶＧ端子（すなわちＨＥＭＴ１のゲート端子）との間に挿入されている。保護素子６１としては、例えば、図１３に示すように、（ａ）抵抗素子、（ｂ）ＰＭＯＳトランジスタ、（ｃ）ＰＮＰ型バイポーラトランジスタ、などを用いることができる。
【０２０８】
保護素子６１を備えることにより、能動素子５２の許容耐圧内で、能動素子５２を駆動させることが可能となる。それゆえ、ＬＮＡ６０では、温度依存性、電源電圧依存性、および各ＰＳＲＲに関して、前記実施の形態６のＨＥＭＴバイアス回路１６と同様の効果を得ることに加え、優れた信頼性を具備することが可能となる。
【０２０９】
〔実施の形態１４〕
前記実施の形態６〜１３のＨＥＭＴバイアス回路のＶＲＥＦ端子に電位を印加する電圧源は、温度依存性および電源電圧依存性が無い電圧源である必要がある。そこで、このような電圧源の一例として、バンドギャップリファレンス回路からなる電圧源を示す。
【０２１０】
図１４は、バンドギャップリファレンス回路７０の一構成例を示す回路図である。バンドギャップリファレンス回路７０は、従来一般的な構成を有している。なお、一般的なバンドギャップリファレンス回路は、図１４に示すような回路構成として知られ、温度依存性および電源電圧依存性が無い電圧（ＢＧＲ電圧）が得られる電圧源として知られている。
【０２１１】
バンドギャップリファレンス回路７０により生成されたバンドギャップ電圧（ＢＧＲ電圧）を、ＨＥＭＴバイアス回路７１（バイアス回路）のＶＲＥＦ端子に印加することにより、ＨＥＭＴバイアス回路７１をＬＮＡに適用した際に、温度依存性および電源電圧依存性の低減をより一層図ることが可能となる。
【０２１２】
〔実施の形態１５〕
前記実施の形態１〜１４のＨＥＭＴバイアス回路は、いずれも集積化に適した回路である。そして、一例として、前記実施の形態１２では集積回路５４を示した。なお、前記実施の形態１２では、集積回路５４から、基準電圧源ＶＲＥＦおよび負電源電圧源ＶＮＥＧを除いているが、基準電圧源ＶＲＥＦおよび負電源電圧源ＶＮＥＧも当該電圧源を構成する回路に応じて、同様に、容易に集積化することが可能である。
【０２１３】
図１５は、本実施の形態のＬＮＡ８０の一構成例を示す回路ブロック図である。図１５に示すように、ＬＮＡ８０では、ＨＥＭＴ１は、集積回路８１からバイアスを受けている。集積回路８１は、ＨＥＭＴバイアス回路８２（バイアス回路）、基準電圧発生回路８３、および負電圧発生回路８４が集積化された回路である。ＨＥＭＴバイアス回路８２としては、前述したいずれのＨＥＭＴバイアス回路でも適用できる。
【０２１４】
基準電圧発生回路８３としては、前記実施の形態１４に示したバンドギャップリファレンス回路７０を適用することができる。これにより、標準的なＣＭＯＳプロセスやバイポーラプロセスなどで集積化することが可能である。
【０２１５】
負電圧発生回路８４としては、図２３に示したような負電圧発生回路５２０を適用することができる。これによれば、パルス発生源、コンデンサ、およびダイオードだけで負電圧発生回路８４を構成することができるため、特殊な製造プロセスを必要とせず、ＣＭＯＳプロセスやバイポーラプロセスなどで集積化することが可能である。
【０２１６】
このように、ＬＮＡ８０では、ＨＥＭＴバイアス回路８２、基準電圧発生回路８３、および負電圧発生回路８４を集積回路８１として備えている。これにより、実装面積および実装コストの低減を図ることが可能となる。
【０２１７】
〔実施の形態１６〕
図１６は、本実施の形態のＬＮＢ１００の一構成例を示すブロック図である。
【０２１８】
図１６に示すように、ＬＮＢ１００は、フィードホーン１０１（アンテナ）、水平偏波用ＬＮＡ１０４（ＬＮＡ）、垂直偏波用ＬＮＡ１０５（ＬＮＡ）、２ｎｄＬＮＡ１０６（ＬＮＡ）、イメージ除去用ＢＰＦ１０７、Ｋｕバンド用増幅器１０８、ミキサ１０９、ローカル発振器１１０、ローバンド用増幅器１１１、ローカル周波数セレクタ１１２、水平／垂直セレクタ１１３、ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路１１４（バイアス回路）、ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路１１５（バイアス回路）、２ｎｄＬＮＡ用ＨＥＭＴバイアス回路１１６（バイアス回路）、負電圧発生回路１１７、バンドギャップリファレンス回路１１８、電源レギュレータ１１９、および、コネクタ１２０を備えている。ＬＮＢ１００は、フィードホーン１０１によって受信した信号を増幅およびダウンコンバートして、後段のＴＶセット１２２やビデオセット１２３に伝送するものである。
【０２１９】
本実施の形態において注目すべき点は、ＬＮＢ１００においては、ＨＥＭＴを用いたＬＮＡのためのバイアス回路として、前述した実施形態のＨＥＭＴバイアス回路が用いられる点である。すなわち、ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路１１４、ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路１１５、および、２ｎｄＬＮＡ用ＨＥＭＴバイアス回路１１６としては、前述した実施形態のいずれかのＨＥＭＴバイアス回路が用いられる。これにより、ＬＮＢ１００では、ＬＮＡ部における温度依存性、電源電圧依存性、および各ＰＳＲＲを従来よりも改善することが可能となる。
【０２２０】
以下に、ＬＮＢ１００の構成および動作について簡単に説明する。
【０２２１】
通信衛星からＫｕバンドのキャリアで送信された電波信号は、フィードホーン１０１内部の、水平偏波アンテナ１０２（左旋円偏波アンテナ）、または、垂直偏波アンテナ１０３（右旋円偏波アンテナ）によって、電流に変換される。水平偏波アンテナ１０２で変換された電流は、水平偏波用ＬＮＡ１０４に出力される。垂直偏波アンテナ１０３で変換された電流は、垂直偏波用ＬＮＡ１０５に出力される。
【０２２２】
水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５では、電流信号が電圧信号に変換された後、増幅される。そして、これら増幅された信号は、２ｎｄＬＮＡ１０６によってさらに増幅された後、イメージ除去用ＢＰＦ１０７に出力される。水平偏波用ＬＮＡ１０４、垂直偏波用ＬＮＡ１０５、および２ｎｄＬＮＡ１０６には、非常に低いＮＦが要求されるため、ＨＥＭＴが用いられる。
【０２２３】
イメージ除去用ＢＰＦ１０７では、イメージ帯域にある信号などの不要な信号が除去される。そして、Ｋｕバンド用増幅器１０８によってさらに増幅された後、ミキサ１０９に出力される。Ｋｕバンド用増幅器１０８には、低いＮＦは要求されないため、ＨＥＭＴが用いられることは少ない。
【０２２４】
ミキサ１０９では、Ｋｕバンド用増幅器１０８からの信号が、ローカル発振器１１０から出力されるローカル信号と乗算されることで、Ｌ−ＢＡＮＤ（１〜２ＧＨｚ帯域）の信号へと変換される。そして、Ｌ−ＢＡＮＤ用増幅器１１１によって、増幅するとともに、同軸ケーブル１２１を駆動するために７５Ωでマッチングが行われる。
【０２２５】
ＬＮＢ１００は、同軸ケーブル１２１が接続されるコネクタ１２０を備えている。ＬＮＢ１００は、ＴＶセット１２２やビデオセット１２３と同軸ケーブル１２１を介して接続される。なお、同軸ケーブル１２１には、下記の４つの役割がある。
【０２２６】
（１）ＬＮＢ１００で受信した信号を、ＴＶセット１２２やビデオセット１２３へ伝送する役割。つまりは、Ｌ−ＢＡＮＤ用増幅器１１１の出力信号を、ＴＶセット１２２やビデオセット１２３に伝送する役割である。
【０２２７】
（２）ＴＶセット１２２やビデオセット１２３側から、ＬＮＢ１００を駆動するための電力を、ＬＮＢ１００に伝送する役割。伝送された電力は、電源レギュレータ１１９に供給される。ＬＮＢ１００を駆動するための電力伝送は、通常１８Ｖ程度と高い。このため、電源レギュレータ１１９によって降圧した後に、安定化された電源電圧がＬＮＢ１００内の各ブロックへ供給される。
【０２２８】
（３）ＴＶセット１２２やビデオセット１２３側から、水平偏波（左旋円偏波）信号および垂直偏波（右旋円偏波）信号のうちどちらを受信するかを切り替えるための切替信号を、ＬＮＢ１００に伝送する役割。伝送された切替信号は、水平／垂直セレクタ１１３に供給される。水平／垂直セレクタ１１３は、上記切替信号に基づいて、ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路１１４、または、ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路１１５を駆動させる。これにより、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５のバイアス電源の切替を行う。
【０２２９】
（４）受信信号の帯域を切り替えるために、ローカル発振器１１０の周波数を切り替えるための切替信号を、ＴＶセット１２２やビデオセット１２３側からＬＮＢ１００に伝送する役割。伝送された切替信号は、ローカル周波数セレクタ１１２に供給される。ローカル周波数セレクタ１１２は、上記切替信号を判別して選択したローカル周波数となるように、ローカル発振器１１０の発振周波数の切替を行う。
【０２３０】
なお、ＬＮＢ１００では、負電圧発生回路１１７およびバンドギャップリファレンス回路１１８が備えられているが、これらは必要に応じて適宜備えればよい。
【０２３１】
また、ＬＮＢ１００には複数の機能ブロックが存在する。それゆえ、ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路１１４、ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路１１５、および、２ｎｄＬＮＡ用ＨＥＭＴバイアス回路１１６と、他の機能ブロックの一部、または全ての機能ブロックとを集積化してもよい。集積化することにより、部品の実装面積と実装コストとが削減され、ＬＮＢ１００において小型化・低コスト化の実現を図ることが可能となる。
【０２３２】
なお、図１６では、Ｋｕバンド用増幅器１０８、ミキサ１０９、ローカル発振器１１０、ローバンド用増幅器１１１、ローカル周波数セレクタ１１２、水平／垂直セレクタ１１３、ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路１１４、ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路１１５、２ｎｄＬＮＡ用ＨＥＭＴバイアス回路１１６、負電圧発生回路１１７、および、バンドギャップリファレンス回路１１８が、集積化（集積回路１２４）された一例を示している。
【０２３３】
〔実施の形態１７〕
図１７は、本実施の形態の通信システム１５０の一構成例を示すブロック図である。
【０２３４】
図１７に示すように、通信システム１５０は、送信機１５１（通信用送信機）と受信機１５２（通信用受信機）とが、通信路１５３を介して通信するように構成されたシステムである。通信路１５３としては、無線や、有線、電磁結合、光を利用する場合など、その種別は問わない。
【０２３５】
送信機１５１は、送信デバイス１５４、ＬＮＡ１５５、ＨＥＭＴバイアス回路１５６（バイアス回路）、および信号処理回路１５７を備えている。送信機１５１では、信号処理回路１５７により処理された信号を、ＬＮＡ１５５が増幅し、送信デバイス１５４に出力する。送信デバイス１５４は、ＬＮＡ１５５からの信号が入力されることにより駆動され、当該信号を通信路１５３を介して受信機１５２に送信する。ＬＮＡ１５５には、ＨＥＭＴバイアス回路１５６から、バイアス電圧としてのゲート電圧が印加されている。
【０２３６】
受信機１５２は、受信デバイス１５８、ＬＮＡ１５９、ＨＥＭＴバイアス回路１６０（バイアス回路）、および信号処理回路１６１を備えている。受信機１５２では、通信路１５３を介して送信されてきた信号を、受信デバイス１５８が受信し、ＬＮＡ１５９に出力する。ＬＮＡ１５９は、入力された信号を増幅し、信号処理回路１６１に出力する。ＬＮＡ１５９には、ＨＥＭＴバイアス回路１６０から、バイアス電圧としてのゲート電圧が印加されている。
【０２３７】
送信機１５１のＨＥＭＴバイアス回路１５６、および、受信機１５２のＨＥＭＴバイアス回路１６０としては、前述した実施形態のＨＥＭＴバイアス回路が用いられる。これにより、従来よりも温度変動および電源電圧変動に対し安定であって、かつ、高いＰＳＲＲにより電源雑音除去性能の高い、通信システム１５０を構成することが可能となる。
【０２３８】
〔実施の形態１８〕
図１８は、本実施の形態のセンサーシステム１７０の一構成例を示すブロック図である。
【０２３９】
図１８に示すように、センサーシステム１７０は、センシングデバイス１７１、ＬＮＡ１７２、ＨＥＭＴバイアス回路１７３（バイアス回路）、および信号処理回路１７４を備えている。センシングデバイス１７１は、対象物の変化を検出し、該検出した変化に応じた信号を生成するものであるが、検出する物理量の種別は問わない。センサーシステム１７０では、センシングデバイス１７１により検出され生成された信号を、ＬＮＡ１７２が増幅し、信号処理回路１７４に出力する。ＬＮＡ１７２には、ＨＥＭＴバイアス回路１７３から、バイアス電圧としてのゲート電圧が印加されている。
【０２４０】
ＨＥＭＴバイアス回路１７３としては、前述した実施形態のＨＥＭＴバイアス回路が用いられる。これにより、従来よりも温度変動および電源電圧変動に対し安定であって、かつ、高いＰＳＲＲにより電源雑音除去性能の高い、センサーシステム１７０を構成することが可能となる。
【０２４１】
最後に、前述した実施の形態１〜１８では、ＨＥＭＴのためのＨＥＭＴバイアス回路を説明した。しかしながら、上記ＨＥＭＴバイアス回路は、必ずしもＨＥＭＴに限定されず、ＨＥＭＴ以外のトランジスタでも適用可能である。例えば、ＪＦＥＴや、ＭＯＳＦＥＴ、バイポーラトランジスタなどのトランジスタ一般を用いることができ、これのためのバイアス回路として使用することができる。ＨＥＭＴを用いた場合が特に効果が大きいことは言うまでもないが、他のトランジスタであってもほぼ同様の効果を得ることができる。
【実施例】
【０２４２】
本発明に係るバイアス回路の効果を定量的かつ視覚的に示す。ここでは、一例として、前記実施の形態６で説明した図６のＨＥＭＴバイアス回路１６と、図２１に示した従来のＨＥＭＴバイアス回路５００とを比較した結果を示す。
【０２４３】
なお、ＨＥＭＴ１・５０１に対する仕様を以下のように定義した。
【０２４４】
（１）ＶＤＤ＝３．３Ｖとする。
【０２４５】
（２）ＨＥＭＴへのドレイン電圧は、ＶＤ＝２Ｖとする。
【０２４６】
（３）ＨＥＭＴへのドレイン電流は、ＩＤ＝８ｍＡとする。
【０２４７】
また、以下では、図６のＨＥＭＴバイアス回路１６を本実施例とし、図２１の従来のＨＥＭＴバイアス回路５００を従来例として説明する。
【０２４８】
図２６に、温度変化に対する、（ａ）ＨＥＭＴのドレイン電圧、および、（ｂ）ＨＥＭＴのドレイン電流の特性を示す。図２７に、図２６の値を示すときのＨＥＭＴのドレイン電圧およびドレイン電流の式を示す。
【０２４９】
従来例では、前述したように、ドレイン電圧およびドレイン電流ともに、温度依存性が強い。これに対し、本実施例によれば、ドレイン電圧およびドレイン電流ともに、温度依存性は極めて小さい。
【０２５０】
よって、本実施例では、ＨＥＭＴに供給されるドレイン電圧ＶＤおよびドレイン電流ＩＤの周囲温度への依存性が、従来例に比べて小さくなる。したがって、ＬＮＢの利用時に、温度状態の異なる状況下においても、ＬＮＡのＮＦや利得を安定して保つことができる。
【０２５１】
図２８に、電源電圧変化に対する、（ａ）ＨＥＭＴのドレイン電圧、および、（ｂ）ＨＥＭＴのドレイン電流の特性を示す。
【０２５２】
従来例では、前述したように、ドレイン電圧およびドレイン電流ともに、電源電圧依存性が強い。これに対し、本実施例によれば、ドレイン電圧およびドレイン電流ともに、電源電圧依存性は極めて小さい。
【０２５３】
よって、本実施例では、ＨＥＭＴに供給されるドレイン電圧ＶＤおよびドレイン電流ＩＤの電源電圧への依存性が、従来例に比べて小さくなる。したがって、ＬＮＢの利用時に、電源電圧の異なる状況下においても、ＬＮＡのＮＦや利得を安定して保つことができる。
【０２５４】
図２９に、電源電圧ＶＤＤに対する、（ａ）ＨＥＭＴのドレイン端子、および、（ｂ）ＨＥＭＴのゲート端子のＰＳＲＲの特性を示す。図３０に、図２９の値を示すときのＨＥＭＴのドレイン端子およびゲート端子のＰＳＲＲの式を示す。
【０２５５】
従来例では、前述したように、ドレイン端子およびゲート端子ともに、ＰＳＲＲが高く、電源電圧ＶＤＤからの雑音の抑圧比が悪い。これに対し、本実施例によれば、電源電圧ＶＤＤに対するドレイン端子およびゲート端子のＰＳＲＲは極めて小さい。
【０２５６】
よって、本実施例では、ＨＥＭＴのドレイン端子およびゲート端子への電源電圧ＶＤＤからの雑音が、従来例に比べて強く抑圧される。すなわち、電源電圧ＶＤＤからのＰＳＲＲが十分に小さくなる。したがって、電源電圧ＶＤＤに雑音が重畳されている状況下においても、ＬＮＡでの信号増幅は良好に行うことができる。
【０２５７】
図３１に、負電源電圧ＶＮＥＧに対する、（ａ）ＨＥＭＴのドレイン端子、および、（ｂ）ＨＥＭＴのゲート端子のＰＳＲＲの特性を示す。図３２に、図３１の値を示すときのＨＥＭＴのドレイン端子およびゲート端子のＰＳＲＲの式を示す。
【０２５８】
従来例では、前述したように、ドレイン端子およびゲート端子ともに、ＰＳＲＲが高く、負電源電圧ＶＮＥＧからの雑音の抑圧比が悪い。これに対し、本実施例によれば、負電源電圧ＶＮＥＧに対するドレイン端子およびゲート端子のＰＳＲＲは極めて小さい。
【０２５９】
よって、本実施例では、ＨＥＭＴのドレイン端子およびゲート端子への負電源電圧ＶＮＥＧからの雑音が、従来例に比べて強く抑圧される。すなわち、負電源電圧ＶＮＥＧからのＰＳＲＲが十分に小さくなる。したがって、負電源電圧ＶＮＥＧに雑音が重畳されている状況下においても、ＬＮＡでの信号増幅は良好に行うことができる。
【０２６０】
以上により、本実施例の構成によれば、ＨＥＭＴのドレイン電流ＩＤとドレイン電圧ＶＤとを同時に所望の値に設定するとともに、温度依存性、電源電圧依存性が小さく、ＰＳＲＲのよいＨＥＭＴバイアス回路を構成することができることがわかる。
【０２６１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２６２】
本発明は、バイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステムに好適に用いることができる。
【符号の説明】
【０２６３】
１  ＨＥＭＴ（増幅用ＦＥＴ）
１１，１２，１５，１６，１８〜２０  ＨＥＭＴバイアス回路（バイアス回路）
５０，６０，８０  ＬＮＡ
５１，７１，８２  ＨＥＭＴバイアス回路（バイアス回路）
５２  能動素子（第１トランジスタ）
５３  能動素子（第２トランジスタ）
５４，８１  集積回路
６１  保護素子
７０，１１８  バンドギャップリファレンス回路
８３  基準電圧発生回路
８４，１１７  負電圧発生回路
１００  ＬＮＢ
１０１  フィードホーン（アンテナ）
１０４  水平偏波用ＬＮＡ（ＬＮＡ）
１０５  垂直偏波用ＬＮＡ（ＬＮＡ）
１０６  ２ｎｄＬＮＡ（ＬＮＡ）
１１４  ＬＮＡ−Ｈ用ＨＥＭＴバイアス回路（バイアス回路）
１１５  ＬＮＡ−Ｖ用ＨＥＭＴバイアス回路（バイアス回路）
１１６  ２ｎｄＬＮＡ用ＨＥＭＴバイアス回路（バイアス回路）
１２１  同軸ケーブル
１２２  ＴＶセット
１２３  ビデオセット
１５０  通信システム
１５１  送信機（通信用送信機）
１５２  受信機（通信用受信機）
１５３  通信路
１５４  送信デバイス
１５５，１５９  ＬＮＡ
１５６，１６０  ＨＥＭＴバイアス回路（バイアス回路）
１５７，１６１  信号処理回路
１５８  受信デバイス
１７０  センサーシステム
１７１  センシングデバイス
１７２  ＬＮＡ
１７３  ＨＥＭＴバイアス回路（バイアス回路）
１７４  信号処理回路
５００  ＨＥＭＴバイアス回路
５２０  負電圧発生回路
ＶＤ  ドレイン電圧
ＩＤ  ドレイン電流
ＡＭＰ１  オペアンプ（両電源型の差動増幅器）
ＡＭＰ２  オペアンプ（単一電源型の差動増幅器，第１差動増幅器）
ＡＭＰ３  オペアンプ（第２差動増幅器）
ＰＭＯＳ１  Ｐチャネル型ＭＯＳＦＥＴ（第１トランジスタ）
ＰＭＯＳ２  Ｐチャネル型ＭＯＳＦＥＴ（第２トランジスタ）
ＮＭＯＳ１  Ｎチャネル型ＭＯＳＦＥＴ（第１トランジスタ）
ＮＭＯＳ２  Ｎチャネル型ＭＯＳＦＥＴ（第２トランジスタ）
ＲＩ  抵抗素子（第１抵抗素子）
ＲＧ  抵抗素子（第２抵抗素子）
ＲＲ  抵抗素子（第３抵抗素子）
Ｒ１  抵抗素子（第４抵抗素子）
Ｒ２  抵抗素子（第５抵抗素子）
ＩＢ  定電流源
ＶＤＤ  電源電圧
ＶＸ  第１基準電圧源
ＶＹ  第２基準電圧源
ＶＲＥＦ  基準電圧源
ＶＮＥＧ  負電源電圧源
【図１】
2011176760.tif 000028
【図２】
2011176760.tif 000029
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011176760.tif 000034
【図８】
2011176760.tif 000035
【図９】
2011176760.tif 000036
【図１０】
2011176760.tif 000037
【図１１】
2011176760.tif 000038
【図１２】
2011176760.tif 000039
【図１３】
2011176760.tif 000040
【図１４】
2011176760.tif 000041
【図１５】
2011176760.tif 000042
【図１６】
2011176760.tif 000043
【図１７】
2011176760.tif 000044
【図１８】
2011176760.tif 000045
【図１９】
2011176760.tif 000046
【図２０】
2011176760.tif 000047
【図２１】
2011176760.tif 000048
【図２２】
2011176760.tif 000049
【図２３】
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【図２４】
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【図２５】
2011176760.tif 000052
【図２６】
2011176760.tif 000053
【図２７】
2011176760.tif 000054
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【手続補正書】
【提出日】平成23年3月3日(2011.3.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、
単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、基準電圧源と、負電源電圧源とを備え、
上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介して接地され、
上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第２トランジスタの第２導通端子に接続され、
上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴とするバイアス回路。
【請求項２】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
上記第１トランジスタおよび上記第２トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項１または２に記載のバイアス回路。
【請求項４】
上記第１トランジスタおよび上記第２トランジスタは、ＰＮＰ型バイポーラトランジスタであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項１または２に記載のバイアス回路。
【請求項５】
上記第１トランジスタおよび上記第２トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項１または２に記載のバイアス回路。
【請求項６】
上記第１トランジスタおよび上記第２トランジスタは、ＮＰＮ型バイポーラトランジスタであり、
上記第１トランジスタおよび上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることを特徴とする請求項１または２に記載のバイアス回路。
【請求項７】
上記第３抵抗素子の代わりに、定電流源が用いられていることを特徴とする請求項１〜６のいずれか１項に記載のバイアス回路。
【請求項８】
上記第４抵抗素子が除去されていることを特徴とする請求項１〜６のいずれか１項に記載のバイアス回路。
【請求項９】
上記第３抵抗素子の代わりに、定電流源が用いられ、
上記第４抵抗素子が除去されていることを特徴とする請求項１〜６のいずれか１項に記載のバイアス回路。
【請求項１０】
電圧耐圧の保護素子をさらに備え、
上記保護素子は、上記第１トランジスタの第２導通端子と上記増幅用ＦＥＴのゲート端子との間に挿入されていることを特徴とする請求項１〜９のいずれか１項に記載のバイアス回路。
【請求項１１】
上記基準電圧源は、バンドギャップ電圧を出力するバンドギャップリファレンス回路により構成されていることを特徴とする請求項１〜１０のいずれか１項に記載のバイアス回路。
【請求項１２】
上記第１差動増幅器、上記第２差動増幅器、上記第１トランジスタ、上記第２トランジスタ、上記第１抵抗素子、上記第２抵抗素子、上記第３抵抗素子、上記第４抵抗素子、および上記第５抵抗素子は、集積回路によって構成されていることを特徴とする請求項１〜１１のいずれか１項に記載のバイアス回路。
【請求項１３】
上記基準電圧源、上記負電源電圧源、またはその両方は、上記集積回路とともに集積化されて構成されていることを特徴とする請求項１２に記載のバイアス回路。
【請求項１４】
ソース端子が接地された増幅用ＦＥＴと、
請求項１〜１３のいずれか１項に記載のバイアス回路とを備え、
上記増幅用ＦＥＴのゲート端子を入力端子とし、上記増幅用ＦＥＴのドレイン端子を出力端子とすることを特徴とするＬＮＡ。
【請求項１５】
アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、
上記信号を増幅するＬＮＡを少なくとも１つ備え、
上記ＬＮＡは、請求項１４に記載のＬＮＡであることを特徴とするＬＮＢ。
【請求項１６】
通信用受信機であって、
通信路からの信号を受信する受信デバイスと、
上記受信デバイスから出力される信号を増幅するＬＮＡとを備え、
上記ＬＮＡは、請求項１４に記載のＬＮＡであることを特徴とする通信用受信機。
【請求項１７】
通信用送信機であって、
送信する信号を増幅するＬＮＡと、
上記ＬＮＡにより増幅された信号を通信路へ送信する送信デバイスとを備え、
上記ＬＮＡは、請求項１４に記載のＬＮＡであることを特徴とする通信用送信機。
【請求項１８】
センサーシステムであって、
対象物の変化を検出し、該検出した変化に応じた信号を生成するセンシングデバイスと、
上記センシングデバイスから出力される信号を増幅するＬＮＡとを備え、
上記ＬＮＡは、請求項１４に記載のＬＮＡであることを特徴とするセンサーシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
本発明の参考となるバイアス回路は、上記課題を解決するために、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、両電源型の差動増幅器と、第１抵抗素子と、第１基準電圧源と、第２基準電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続されていることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
また、本発明の参考となるバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
本発明の参考となるバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の差動増幅器と、第１基準電圧源と、第２基準電圧源と、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記差動増幅器は、第１入力端子が上記第２基準電圧源に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されていることを特徴としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
また、本発明の参考となるバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
また、本発明の参考となるバイアス回路は、上記第１トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
また、本発明の参考となるバイアス回路は、上記第１トランジスタは、ＰＮＰ型バイポーラトランジスタであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＰＮＰ型バイポーラトランジスタのエミッタ端子、コレクタ端子、およびベース端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが好ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
また、本発明の参考となるバイアス回路は、上記第１トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
また、本発明の参考となるバイアス回路は、上記第１トランジスタは、ＮＰＮ型バイポーラトランジスタであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、上記ＮＰＮ型バイポーラトランジスタのコレクタ端子、エミッタ端子、およびベース端子であり、上記差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であることが好ましい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
以上のように、本発明の参考となるバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、両電源型の差動増幅器と、第１抵抗素子と、第１基準電圧源と、第２基準電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続されている構成である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
また、本発明の参考となるバイアス回路は、ソース端子が接地された増幅用ＦＥＴのためのバイアス回路であって、単一電源型の差動増幅器と、第１基準電圧源と、第２基準電圧源と、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記差動増幅器は、第１入力端子が上記第２基準電圧源に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第１抵抗素子は、一方の端子が上記増幅用ＦＥＴのドレイン端子に接続され、他方の端子が上記第１基準電圧源に接続され、上記第２抵抗素子は、一方の端子が上記増幅用ＦＥＴのゲート端子に接続され、他方の端子が上記負電源電圧源に接続されている構成である。