(57)【要約】      （修正有）【課題】ＨＢＴ（ヘテロジャンクション・バイポーラトランジスタ）による段差を低減し、接合面積をより小さくできる製造方法を提供する。【解決手段】半絶縁性のＩｎＰからなる基板１０１の上に形成されたアンドープＩｎＰからなる第１半導体層１０２と、第１半導体層１０２の上に接して形成された第１導電型のＩｎＰからなるエミッタ層１０３と、第１半導体層１０２の上に接して形成されたＩｎＧａＡｓからなるコレクタ層１０８と、第１半導体層１０２の上に接して形成され、エミッタ層１０３およびコレクタ層１０８に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層１０５とを備える。また、半絶縁性のＩｎＰからなる第１分離層１０６ａおよび第２分離層１０６ｂを備える。【選択図】図１Ａ
2011176214.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性のＩｎＰからなる基板の上に形成されたアンドープＩｎＰからなる第１半導体層と、
この第１半導体層の上に接して形成された第１導電型のＩｎＰからなるエミッタ層と、
前記第１半導体層の上に接して形成されたＩｎＧａＡｓからなるコレクタ層と、
前記第１半導体層の上に接して形成され、前記エミッタ層および前記コレクタ層に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層と、
このベース層の形成位置より離間して前記エミッタ層の上に接して形成された第１導電型のＩｎＧａＡｓからなるエミッタコンタクト層と、
前記ベース層の形成位置より離間して前記コレクタ層の上に接して形成された第１導電型のＩｎＧａＡｓからなるコレクタコンタクト層と、
前記エミッタコンタクト層と前記ベース層の形成位置との間の前記エミッタ層の上に接して形成された半絶縁性のＩｎＰからなる第１分離層と、
前記コレクタコンタクト層と前記ベース層の形成位置との間の前記コレクタ層の上に接して形成された半絶縁性のＩｎＰからなる第２分離層と、
前記第１分離層および前記第２分離層に挟まれた領域を介して前記ベース層に接し、前記第１分離層および前記第２分離層の上に形成された第２導電型のＩｎＧａＡｓからなるベースコンタクト層と、
前記エミッタコンタクト層に接続するエミッタ電極と、
前記コレクタコンタクト層に接続するコレクタ電極と、
前記ベースコンタクト層に接続するベース電極と
を少なくとも備え、
前記エミッタ層，前記ベース層，および前記コレクタ層は、この順に前記第１半導体層の平面上で配列して接続されている
ことを特徴とするバイポーラトランジスタ。
【請求項２】
半絶縁性のＩｎＰからなる基板の上に、アンドープＩｎＰからなる第１半導体層を形成する第１工程と、
前記第１半導体層の上に接して第１導電型のＩｎＰからなる第２半導体層を形成し、引き続いて前記第２半導体層の上に接して第１導電型のＩｎＧａＡｓからなる第３半導体層を形成する第２工程と、
前記第２半導体層および前記第３半導体層をパターニングしてエミッタ層およびエミッタコンタクト層を形成する第３工程と、
前記エミッタ層以外の領域の前記第１半導体層の上に接し、前記基板の平面方向に前記エミッタ層に連続して第２導電型のＩｎＧａＡｓからなる第４半導体層を形成する第４工程と、
前記エミッタコンタクト層の上および前記第４半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして前記第４半導体層を選択的にエッチングして前記第１半導体層の表面を露出させ、前記基板の平面方向に前記エミッタ層に接続するベース層を、前記第１半導体層の上に接して形成する第５工程と、
前記マスクパターン以外の前記第１半導体層が露出している領域に接し、ＩｎＧａＡｓからなるコレクタ層を前記ベース層に連続して形成する第６工程と、
前記コレクタ層の上に第１導電型のＩｎＧａＡｓからなるコレクタコンタクト層を形成する第７工程と、
前記ベース層側の一部の前記エミッタコンタクト層および一部の前記コレクタコンタクト層を除去する第８工程と、
前記エミッタコンタクト層と前記ベース層の形成位置との間の前記エミッタ層の上に接して配置される半絶縁性のＩｎＰからなる第１分離層、および前記コレクタコンタクト層と前記ベース層の形成位置との間の前記コレクタ層の上に接して配置される半絶縁性のＩｎＰからなる第２分離層を形成する第９工程と、
前記第１分離層および前記第２分離層に挟まれた領域を介して前記ベース層に接し、前記第１分離層および前記第２分離層の上に配置される第２導電型のＩｎＧａＡｓからなるベースコンタクト層を形成する第１０工程と、
前記エミッタコンタクト層に接続するエミッタ電極，前記コレクタコンタクト層に接続するコレクタ電極，および前記ベースコンタクト層に接続するベース電極を形成する第１１工程と
を少なくとも備えることを特徴とするバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰからなる基板の上に形成されるヘテロ接合型のバイポーラトランジスタに関するものである。
【背景技術】
【０００２】
超高速動作が可能なバイポーラトランジスタとして、ＨＢＴ（Heterojunction Bipolar Transistor）が知られている。ＨＢＴは、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いて構成されている。このため、ＨＢＴは、ホモ接合バイポーラトランジスタに比較し、エミッタに対してベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため超高速動作が可能になる。
【０００３】
このようなＨＢＴにおいて、さらに、ＩＩＩ−Ｖ族化合物半導体を用いると、材料の選択によりヘテロ接合の組み合わせ自由度が広がり、また、電子デバイスのみならず光デバイスとの融合も可能になるなど、利点が増加する。
【０００４】
ＩＩＩ−Ｖ族化合物半導体を用いたＨＢＴ、特に、ＩｎＰからエミッタを構成し、ＩｎＧａＡｓからベースを構成したｎ−ｐ−ｎ型ＩｎＰ／ＩｎＧａＡｓＨＢＴでは、ＩｎＧａＡｓの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数ｆTが７００ＧＨｚを越え、トランジスタの中での最高性能が得られている。加えて、ＩｎＰ／ＩｎＧａＡｓＨＢＴは、エミッタ／ベース接合のターンオン電圧が低いため、集積回路の低消費電力化に有利である。
【０００５】
また、プロセス上では、特にエッチング加工において、ＩｎＧａＡｓとＩｎＰに対して各々完全な選択ウエットエッチング溶液を用いることができるため、エッチングのウエハ面内均一性に優れる。このように、閾値に相当するエミッタ／ベース接合間ターンオン電圧のウエハ面内均一性が優れていることと合わせて、ＩｎＰ／ＩｎＧａＡｓＨＢＴは、大規模集積回路を構成するデバイスとして有利である。
【０００６】
上述したようなＩＩＩ−Ｖ族化合物半導体を用いたＨＢＴは、図３に示すように構成されている（特許文献１参照）。このＨＢＴは、半絶縁性ＩｎＰからなる基板３０１上に、ＩｎＧａＡｓからなるコレクタ層３０２、ｐ+−ＩｎＧａＡｓからなるベース層３０３、およびｎ−ＩｎＰからなるエミッタ層３０４が積層され、ベース層３０３の側方のコレクタ層３０２の上にコレクタ電極３０５が形成され、エミッタ層３０４の側方のベース層３０３の上にベース電極３０６が形成され、エミッタ層３０４の上にエミッタ電極３０７が形成されている。また、各層および各電極を覆うように、有機樹脂かなる層間絶縁層３０８が形成されている。
【０００７】
上述したＨＢＴは、コレクタ／ベース／エミッタの各層は、通常エピタキシャル成長による積層して形成している。この構造は、いわゆるメサ型を有する縦型トランジスタである。また、最上層をエミッタとしたエミッタアップ構造である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０７−１４２５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した縦型トランジスタでは、エミッタ層上のエミッタ電極から最下部の基板まで１μｍ以上の段差が生じる。このため、例えば、層間絶縁層の上から、コレクタ電極，ベース電極，エミッタ電極までの距離が各々異なり、各電極へのコンタクト配線を同時に形成することができないなど、配線を形成するための工程数が増加する。このように、上述したＨＢＴでは、基板の平面方向（横方向）にチャネルが形成され、各電極に大きな段差が生じない電界効果トランジスタに比較し、配線プロセスや層間絶縁膜形成プロセスの工程数が増加するという問題を生じている。また、上述した段差のため、集積回路を構成する複数のトランジスタの疎密により、配線，層間絶縁膜内スルーホール形成の再現性、およびウエハ面内均一性に問題を生じていた。
【００１０】
また、コレクタ，ベース，エミッタの各層が基板の上に積層されている縦型のＨＢＴでは、各層の間の接合面は基板に平行に形成される。ここで、各層は、公知のリソグラフィー技術およびエッチング技術により形成されるため、例えば、エミッタ／ベースの接合面積は、リソグラフィー技術で形成できる最小パターンの寸法で制限されることになる。
【００１１】
例えば、露光光源としてｉ線（波長３６５ｎｍ）を用いた縮小投影露光装置によるフォトリソグラフィーでは、形成可能なパターン寸法の最小値は０．４μｍが限界である。また、電子ビーム露光技術を用いた場合でも、形成可能なパターン寸法の最小値は０．１μｍが限界である。また、電子ビーム露光では、露光から現像に要する時間が長く、短いスループットが要求される大規模集積回路の作製には適していない。
【００１２】
これらのように、上述したＨＢＴでは、大きな段差を有するために製造工程の増大を招き、また、接合面積の微細化が容易ではないという問題がある。大きな段差は、製造工程数の増大を招くとともに、接続される配線やパッシブ素子の作製を困難にしている。また、ＨＢＴにおける接合面積は、低消費電力のためには重要であり、上述したＨＢＴでは、低消費電力化のための接合面積の微細化が容易ではない。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、ＨＢＴによる段差を低減し、接合面積をより小さくできるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係るバイポーラトランジスタは、半絶縁性のＩｎＰからなる基板の上に形成されたアンドープＩｎＰからなる第１半導体層と、この第１半導体層の上に接して形成された第１導電型のＩｎＰからなるエミッタ層と、第１半導体層の上に接して形成されたＩｎＧａＡｓからなるコレクタ層と、第１半導体層の上に接して形成され、エミッタ層およびコレクタ層に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層と、このベース層の形成位置より離間してエミッタ層の上に接して形成された第１導電型のＩｎＧａＡｓからなるエミッタコンタクト層と、ベース層の形成位置より離間してコレクタ層の上に接して形成された第１導電型のＩｎＧａＡｓからなるコレクタコンタクト層と、エミッタコンタクト層とベース層の形成位置との間のエミッタ層の上に接して形成された半絶縁性のＩｎＰからなる第１分離層と、コレクタコンタクト層とベース層の形成位置との間のコレクタ層の上に接して形成された半絶縁性のＩｎＰからなる第２分離層と、第１分離層および第２分離層に挟まれた領域を介してベース層に接し、第１分離層および第２分離層の上に形成された第２導電型のＩｎＧａＡｓからなるベースコンタクト層と、エミッタコンタクト層に接続するエミッタ電極と、コレクタコンタクト層に接続するコレクタ電極と、ベースコンタクト層に接続するベース電極とを少なくとも備え、エミッタ層，ベース層，およびコレクタ層は、この順に第１半導体層の平面上で配列して接続されている。
【００１５】
また、本発明に係るバイポーラトランジスタの製造方法は、半絶縁性のＩｎＰからなる基板の上に、アンドープＩｎＰからなる第１半導体層を形成する第１工程と、第１半導体層の上に接して第１導電型のＩｎＰからなる第２半導体層を形成し、引き続いて第２半導体層の上に接して第１導電型のＩｎＧａＡｓからなる第３半導体層を形成する第２工程と、第２半導体層および第３半導体層をパターニングしてエミッタ層およびエミッタコンタクト層を形成する第３工程と、エミッタ層以外の領域の第１半導体層の上に接し、基板の平面方向にエミッタ層に連続して第２導電型のＩｎＧａＡｓからなる第４半導体層を形成する第４工程と、エミッタコンタクト層の上および第４半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして第４半導体層を選択的にエッチングして第１半導体層の表面を露出させ、基板の平面方向にエミッタ層に接続するベース層を、第１半導体層の上に接して形成する第５工程と、マスクパターン以外の第１半導体層が露出している領域に接し、ＩｎＧａＡｓからなるコレクタ層をベース層に連続して形成する第６工程と、コレクタ層の上に第１導電型のＩｎＧａＡｓからなるコレクタコンタクト層を形成する第７工程と、ベース層側の一部のエミッタコンタクト層および一部のコレクタコンタクト層を除去する第８工程と、エミッタコンタクト層とベース層の形成位置との間のエミッタ層の上に接して配置される半絶縁性のＩｎＰからなる第１分離層、およびコレクタコンタクト層とベース層の形成位置との間のコレクタ層の上に接して配置される半絶縁性のＩｎＰからなる第２分離層を形成する第９工程と、第１分離層および第２分離層に挟まれた領域を介してベース層に接し、第１分離層および第２分離層の上に配置される第２導電型のＩｎＧａＡｓからなるベースコンタクト層を形成する第１０工程と、エミッタコンタクト層に接続するエミッタ電極，コレクタコンタクト層に接続するコレクタ電極，およびベースコンタクト層に接続するベース電極を形成する第１１工程とを少なくとも備える。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、エミッタ層，ベース層，およびコレクタ層は、この順に第１半導体層の平面上で配列して接続され、半絶縁性のＩｎＰからなる第１分離層および第２分離層を備えるようにしたので、ＨＢＴによる段差を低減し、接合面積をより小さくできるという優れた効果が得られる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【図２Ａ】図２Ａは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｉ】図２Ｉは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｊ】図２Ｊは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｋ】図２Ｋは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｌ】図２Ｌは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｍ】図２Ｍは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｎ】図２Ｎは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｏ】図２Ｏは、本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図３】図３は、ヘテロ接合バイポーラトランジスタの構成を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図を参照して説明する。図１Ａは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。図１Ａでは、断面を模式的に示している。また、図１Ｂは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【００１９】
このバイポーラトランジスタは、まず、半絶縁性のＩｎＰからなる基板１０１の上に形成されたアンドープＩｎＰからなる第１半導体層１０２と、第１半導体層１０２の上に接して形成された第１導電型のＩｎＰからなるエミッタ層１０３と、第１半導体層１０２の上に接して形成されたＩｎＧａＡｓからなるコレクタ層１０８と、第１半導体層１０２の上に接して形成され、エミッタ層１０３およびコレクタ層１０８に挟まれて配置された第２導電型のＩｎＧａＡｓからなるベース層１０５とを備える。
【００２０】
また、本実施の形態におけるバイポーラトランジスタは、ベース層１０５の形成位置より離間してエミッタ層１０３の上に接して形成された第１導電型のＩｎＧａＡｓからなるエミッタコンタクト層１０４と、ベース層１０５の形成位置より離間してコレクタ層１０８の上に接して形成された第１導電型のＩｎＧａＡｓからなるコレクタコンタクト層１０９と、エミッタコンタクト層１０４とベース層１０５の形成位置との間のエミッタ層１０３の上に接して形成された半絶縁性のＩｎＰからなる第１分離層１０６ａと、コレクタコンタクト層１０９とベース層１０５の形成位置との間のコレクタ層１０８の上に接して形成された半絶縁性のＩｎＰからなる第２分離層１０６ｂとを備える。
【００２１】
また、本実施の形態におけるバイポーラトランジスタは、第１分離層１０６ａおよび第２分離層１０６ｂに挟まれた領域を介してベース層１０５に接し、第１分離層１０６ａおよび第２分離層１０６ｂの上に形成された第２導電型のＩｎＧａＡｓからなるベースコンタクト層１０７と、エミッタコンタクト層１０４に接続するエミッタ電極１１０と、コレクタコンタクト層１０９に接続するコレクタ電極１１１と、ベースコンタクト層１０７に接続するベース電極１１２と備える。加えて、エミッタ層１０３，ベース層１０５，およびコレクタ層１０８は、順に第１半導体層１０２の平面上で配列して接続されている
【００２２】
基板１０１は、Ｆｅをドープすることで半絶縁性とされている。また、エミッタコンタクト層１０４は、高濃度に第１導電型の不純物が導入されたＩｎＰから構成されていればよい。コレクタコンタクト層１０９は、高濃度に第１導電型の不純物が導入されたＩｎＧａＡｓから構成されていればよい。また、ベースコンタクト層１０７は、高濃度に第２導電型の不純物が導入されたＩｎＧａＡｓから構成されていればよい。エミッタコンタクト層１０４は、エミッタ電極１１０をオーミック接続させるために用い、コレクタコンタクト層１０９は、コレクタ電極１１１をオーミック接続させるために用いる。同様に、ベースコンタクト層１０７は、ベース電極１１２をオーミック接続させるために用いる。
【００２３】
なお、ベースコンタクト層１０７は、図１Ｂに示すように、ベースコンタクト層１０７に連続して一体に形成されている第２導電型のＩｎＧａＡｓからなる引き出しベースコンタクト層１０７ａを備える。また、ベース電極１１２も、これに連続して一体に形成されているベース電極パッド１１２ａが、引き出しベースコンタクト層１０７ａの上に形成されている。このようにすることで、より広いベース電極パッド１１２ａを形成することができ、電極とのコンタクトが容易になる。なお、各電極は、Ｔｉ／Ｐｔ／Ａｕの積層構造から構成することができる。
【００２４】
上述した本実施の形態によれば、まず、エミッタ，ベース，コレクタの各層が、基板平面方向（横方向）に配列されるので、特許文献１に示されている縦型の構造によるエミッタ，ベース，コレクタの段差がない状態となる。このように、本実施の形態では、素子の平坦性に優れ、縦型のＨＢＴでは問題となっていたトランジスタと配線およびパッシブ素子との接続が容易となる。
【００２５】
また、本実施の形態によれば、エミッタ，ベース，コレクタの各接合界面の大きさが、各層の層厚で規定されるようになるので、接合面積の縮小が容易である。例えば、各層は、よく知られた有機金属気相成長法によりエピタキシャル成長させることで形成できるが、層厚を０．１μｍ以下にすることが容易であり、リソグラフィー技術の寸法制限にかかわらず、接合面積をより小さくすることが容易である。
【００２６】
また、本実施の形態では、アンドープＩｎＰからなる第１半導体層１０２を設け、この上にエミッタ，ベース，コレクタの各層を配列した。この構成により、基板１０１とこの上の層との界面に流れる表面再結合リーク電流による問題から、エミッタ層１０３，ベース層１０５，コレクタ層１０８からなるＨＢＴを分離させることができる。本実施の形態におけるバイポーラトランジスタは、第１半導体層１０２を設けることで、基板平面方向にエミッタ，ベース，コレクタの各層を配列させることを可能としている。
【００２７】
また、本実施の形態によれば、エミッタコンタクト層１０４およびコレクタコンタクト層１０９をベース層１０５より離間させているので、ＨＢＴのブレークダウン電圧を上げることができる。加えて、これらの隙間に露出するエミッタ層１０３およびコレクタ層１０８の表面は、第１分離層１０６ａおよび第２分離層１０６ｂに接触して覆われているので、これらの表面における表面再結合リーク電流が抑制できるようになる。この結果、特に、素子寸法が微細化された場合においても、信頼性に優れたＨＢＴが実現できる。
【００２８】
次に、本実施の形態におけるバイポーラトランジスタの製造方法について説明する。まず図２Ａに示すように、半絶縁性のＩｎＰからなる基板１０１上に、アンドープのＩｎＰからなる第１半導体層１０２，第１導電型としてｎ型のドーパント（不純物）をドーピングしたｎ−ＩｎＰからなる半導体層（第２半導体層）２０１，およびｎ型のドーパントを高濃度にドーピングしたｎ+−ＩｎＧａＡｓからなる半導体層（第３半導体層）２０２を、順次にエピタキシャル成長する。これらの半導体層は、ＭＯＣＶＤ（有機金属気相成長法）またはＭＢＥ（分子ビームエピタキシー法）などにより形成できる。なお、ＩｎＧａＡｓは、ＩｎＰよりバンドギャップが狭い半導体である。
【００２９】
次に、図２Ｂに示すように、窒化シリコンよりなるマスクパターン２０３を用いた選択的なエッチングにより、マスクパターン２０３の下に、エミッタ層１０３およびエミッタコンタクト層１０４を形成し、マスクパターン２０３以外の領域の第１半導体層１０２の表面を露出させる。例えば、半導体層２０２の上にプラズマＣＶＤ法により窒化シリコン層を形成し、この窒化シリコン層を公知のフォトリソグラフィー技術および反応性イオンエッチング技術によりパターニングすることで、マスクパターン２０３が形成できる。
【００３０】
次に、図２Ｃに示すように、露出した第１半導体層１０２の上に、第２導電型としてｐ形のドーパントを高濃度ドーピングしたｐ+−ＩｎＧａＡｓからなる半導体層（第４半導体層）２０４をエピタキシャル成長により形成する。半導体層２０４は、エミッタ層１０３の上面と同じ高さになるまで形成する。このエピタキシャル成長では、窒化シリコンの上にはＩｎＧａＡｓが成長しないので、露出している第１半導体層１０２の上に選択的に半導体層２０４の形成ができる。
【００３１】
次に、フォトレジストによるレジストパターンをマスクとして半導体層２０４を選択的にエッチング除去し、ベースベース電極パッド１１２ａを形成するためのベースコンタクト層１０７ａとなる領域を形成する（図１Ｂ参照）。
【００３２】
次に、上記レジストパターンを除去した後、基板１０１の上の全域に窒化シリコンを堆積して窒化シリコン膜を形成し、さらに、形成した窒化シリコン膜の全域をエッチバックする。このエッチバックのエッチングにおいて、処理時間を制御することで、図２Ｄに示すように、エミッタコンタクト層１０４（エミッタ層１０３）の上に形成されているマスクパターン２０３に連続し、半導体層２０４ａの一部領域の上部にかけて配置されるマスクパターン２０５を形成する。マスクパターン２０３およびマスクパターン２０５により、エミッタ層１０３（エミッタコンタクト層１０４）の上および半導体層２０４の一部領域の上部にかけて連続して形成したマスクパターンが構成されていることになる。
【００３３】
マスクパターン２０５は、エミッタコンタクト層１０４およびマスクパターン２０３からなる積層構造のパターンに対し、いわゆる側壁（サイドウォール）となる。よく知られているように、上述した窒化シリコン膜の成膜時の膜厚やエッチバックするときの処理時間の制御により、図２Ｄに示す断面方向（基板平面方向）のマスクパターン２０５の幅を制御できる。
【００３４】
次に、マスクパターン２０３およびマスクパターン２０５をマスクとして半導体層２０４をエッチングすることで、図２Ｅに示すように、マスクパターン２０５の直下にベース層１０５を形成する。このエッチングでは、第１半導体層１０２を露出させる。ベース層１０５の幅は、マスクパターン２０５の幅により規定される。従って、エミッタとコレクタとの間のベース幅は、サイドウォールとして形成しているマスクパターン２０５の幅の制御により制御できる。
【００３５】
なお、上述したベース層１０５形成のためのエッチングにおいては、マスクパターン２０５を形成した後に、図示していないベースコンタクト層１０７（図１Ｂ参照）が形成される領域に対応するマスクパターンを形成しておく。この状態で上述した半導体層２０４の一部領域のエッチングを行うことで、引き出しベースコンタクト層１０７ａが形成される領域のベース層１０５のエッチングが防げ、引き出しベースコンタクト層１０７ａが、エミッタコンタクト層１０４の上層と同じ高さに形成できるようになる。また、ベース層１０５形成のための半導体層２０４のエッチング量を考慮し、半導体層２０４をより厚く形成しておいてもよい。
【００３６】
次に、ベース層１０５の形成により露出した第１半導体層１０２の上に、まず、ＩｎＧａＡｓからなる半導体層を、ベース層１０５と同じ高さ（層厚）にエピタキシャル成長し、引き続いて、ｎ型ドーパントを高濃度にドーピングしたｎ+−ＩｎＧａＡｓからなる半導体層を、エミッタコンタクト層１０４の上面と同じ高さになるまでエピタキシャル成長することで、図２Ｆに示すように、コレクタ層１０８およびコレクタコンタクト層１０９を形成する。コレクタ層１０８とする半導体層は、アンドープＩｎＧａＡｓから構成してもよく、また、ｎ型ドーパントをドーピングしたＩｎＧａＡｓから構成してもよい。
【００３７】
次に、マスクパターン２０３およびマスクパターン２０５を除去し、図２Ｇに示すように、エミッタコンタクト層１０４，ベース層１０５，およびコレクタコンタクト層１０９の上面を露出させる。マスクパターン２０３およびマスクパターン２０５は、公知のドライエッチングおよびウエットエッチングにより除去すればよい。次に、図２Ｈに示すように、エミッタコンタクト層１０４，ベース層１０５，およびコレクタコンタクト層１０９の上に、窒化シリコンからなる絶縁層２０６を形成する。例えば、スパッタ法により窒化シリコンを堆積することで、絶縁層２０６を形成すればよい。
【００３８】
次に、図２Ｉに示すように、ベース層１０５を中心とした領域の絶縁層２０６に開口２０６ａを形成する。例えば、フォトレジストのパターン（不図示）を用いた絶縁層２０６の選択的なエッチングにより、開口２０６ａを形成することができる。また、開口２０６ａの形成では、エミッタコンタクト層１０４とコレクタコンタクト層１０９との間のベース層１０５の上部領域の絶縁層２０６を残すようにすることで、ベース層１０５の上面を覆う被覆パターン２０６ｂを形成する。
【００３９】
次に、開口２０６ａを備える絶縁層２０６および−パターン２０５ｂをマスクパターンとし、エミッタコンタクト層１０４およびコレクタコンタクト層１０９を選択的にウエットエッチングする。このエッチングにより、ベース層１０５の側の一部のエミッタコンタクト層１０４および一部のコレクタコンタクト層１０９を除去することで、図２Ｊに示すように、ベース層１０５の両脇に隙間部１０９ａを形成する。隙間部１０９ａにおいては、この下部のエミッタ層１０３およびコレクタ層１０８の上面を露出させる。このように隙間を形成することで、前述したように、ＨＢＴのブレークダウン電圧を上げることができる。この隙間の量は、所望とする特性に合わせて適宜に設定すればよい。
【００４０】
次に、開口２０６ａの形成に用いたフォトレジストのパターン（不図示）を除去した後、図２Ｋに示すように、隙間部１０９ａに露出させたエミッタ層１０３およびコレクタ層１０８の上面に、Ｆｅをドープすることで半絶縁性とされたＩｎＰをエピタキシャル成長させ、第１分離層１０６ａおよび第２分離層１０６ｂを形成する。
【００４１】
このエピタキシャル成長では、窒化シリコンからなる絶縁層２０６および被覆パターン２０６ｂの上にはＩｎＰが成長しないので、露出しているエミッタ層１０３およびコレクタ層１０８の上面に選択的に第１分離層１０６ａおよび第２分離層１０６ｂが形成できる。第１分離層１０６ａは、エミッタコンタクト層１０４とベース層１０５の形成位置との間のエミッタ層１０３の上に接して配置される。また、第２分離層１０６ｂは、コレクタコンタクト層１０９とベース層１０５の形成位置との間のコレクタ層１０８の上に接して配置される。
【００４２】
次に、開口２０６ａに対応する開口を備えたフォトレジストのパターン（不図示）を形成し、このパターンマスクとした窒化シリコンのエッチングを行うことで、被覆パターン２０６ｂを除去し、図２Ｌに示すように、ベース層１０５の上面を露出させる。次に、図示しないフォトレジストのパターンを除去した後、ベース層１０５の上にｐ型のドーパントを高濃度にドーピングしたｐ+−ＩｎＧａＡｓをエピタキシャル成長し、図２Ｍに示すように、ベースコンタクト層１０７を形成する。ベースコンタクト層１０７は、第１分離層１０６ａおよび第２分離層１０６ｂに挟まれた領域を介してベース層１０５に接し、第１分離層１０６ａおよび第２分離層１０６ｂの上に配置される。
【００４３】
次に、図２Ｎに示すように、一部のエミッタコンタクト層１０４および一部のコレクタコンタクト層１０９の表面が露出するように絶縁層２０６に開口部を形成し、ここに、エミッタ電極１１０およびコレクタ電極１１１を形成する。例えば、フォトレジストパターンを用いた選択的なエッチングにより絶縁層２０６に開口部を形成し、この開口部に電極用の金属を堆積することで、エミッタ電極１１０が形成できる。同様に、コレクタ電極１１１を形成しようとする箇所に開口を有するレジストパターンを形成し、この開口に電極用の金属を堆積することで、コレクタ電極１１１が形成できる。また、ベースコンタクト層１０７の上に上述同様に電極用の金属を堆積することで、ベース電極１１２が形成できる。
【００４４】
次に、エミッタ、ベース，およびコレクタとする領域以外の領域（素子領域）が開放（開口）したフォトレジストパターンを用いた選択的なエッチングにより、図２Ｎに示すように、素子領域以外の基板１０１の表面を露出させて素子間分離を行う。この後、図２Ｏに示すように、全域にパシベーション膜２０７を形成する。パシベーション膜２０７は、例えば、有機樹脂からなる絶縁材料であるＢＣＢ（Benzo Cyclo Butene：ベンゾシクロブテン）をスピンコーティングで塗布することで形成すればよい。
【００４５】
以上に説明したように、本発明では、エミッタ，ベース，コレクタの各領域を、基板平面方向の横方向に配置したので、縦型のＨＢＴが有していた課題を解決し、トランジスタと配線およびパッシブ素子との接続が容易となり、歩留まりと再現性に優れた集積回路の製造ができるようになる。
【００４６】
また、本発明によれば、ＨＢＴの接合部の寸法は、各層の層厚により規定されるので、容易に０．１μｍ以下にすることができる。例えば、接合部の平面方向の長さをフォトリソグラフィー技術で形成して０．５μｍとすることができるので、エミッタ層厚を０．０５μｍとすれば、この場合、エミッタ接合面積を０．０２５μｍ2以下まで微細化することができる。
【００４７】
また、本発明では、エミッタ領域を構成するＩｎＰ半導体層，ベース領域を構成するＩｎＧａＡｓ層，およびコレクタ領域を構成するＩｎＧａＡｓ層の全てが、基板上にエピタキシャル成長したアンドープＩｎＰ層の上に形成されているので、基板と不純物ドーピングされたＩｎＰ，ＩｎＧａＡｓ半導体層界面近傍に発生する表面再結合リーク電流を抑制することが可能になり、特に素子寸法が微細化されたも信頼性に優れたＨＢＴを実現できる。これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたＨＢＴから構成される低消費電力大規模集積回路を提供することができる。
【００４８】
また、本発明では、エミッタコンタクト層およびコレクタコンタクト層をベース層より離間させているので、ＨＢＴのブレークダウン電圧を上げることができる。加えて、これらの隙間に露出するエミッタ層およびコレクタ層の表面は、半絶縁性のＩｎＰからなる第１分離層および第２分離層に接触して覆われているので、アンドープＩｎＰ層（第１半導体層）の場合と同様に、エミッタ層およびコレクタ層の表面における表面再結合リーク電流が抑制できるようになる。
【００４９】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述では、エミッタおよびコレクタとｎ型とし、ベースをｐ形としたが、これら導電型を入れ替えてもよいことはいうまでもない。また、各層の層厚は、所望とする特性に合わせて適宜に設定すればよい。
【符号の説明】
【００５０】
１０１…基板、１０２…第１半導体層、１０３…エミッタ層、１０４…エミッタコンタクト層、１０５…ベース層、１０６ａ…第１分離層、１０６ｂ…第２分離層、１０７…ベースコンタクト層、１０７ａ…引き出しベースコンタクト層、１０８…コレクタ層、１０９…コレクタコンタクト層、１１０…エミッタ電極、１１１…コレクタ電極、１１２…ベース電極、１１２ａ…ベース電極パッド。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図３】
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