(57)【要約】【課題】本発明は、誤読み出しの虞が小さく正確なデータ読み出しを可能にした半導体記憶装置を提供することを目的とする。【解決手段】カラム制御回路２、ロウ制御回路３は、ビット線ＢＬ及びワード線ＷＬを介してメモリセルＭＣに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する。センスアンプ回路２ｂは、ビット線ＢＬに流れる電流に基づいてメモリセルＭＣの保持データを検出する。書き込み動作においては、一単位を構成するｎ個のメモリセルＭＣの各々にそれぞれ異なる抵抗値が与られ、且つ一単位の中のｎ個のメモリセルの抵抗値が全て異なる値となるように書き込み電圧が印加される。読み出し動作においては、一単位を構成するｎ個のメモリセルの抵抗値の大小関係を比較し、一単位からｎ！通りのデータを読み出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子を含むメモリセルを第１配線と第２配線との間に複数配置してなるメモリセルアレイと、
前記第１及び第２配線を介して前記メモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路と、
前記第１配線に流れる電流に基づいてメモリセルの保持データを検出するセンスアンプ回路と、
を備え、
前記制御回路は、データの書き込み動作においては、一単位を構成するｎ個の前記メモリセルの各々にそれぞれ異なる抵抗値を与え、且つ前記一単位の中の前記ｎ個のメモリセルの抵抗値が全て異なる値となるように前記書き込み電圧を印加し、
前記センスアンプ回路は、データの読み出し動作においては、前記一単位を構成するｎ個の前記メモリセルの抵抗値の大小関係を比較し、前記一単位からｎ！通りのデータを読み出すように構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプ回路は、前記データの読み出し動作において、前記一単位を構成するｎ個の前記メモリセルのうちの２個のメモリセルの抵抗値の大小を比較し、その結果得られたデータの組み合わせに応じて前記一単位が保持するｎ！通りのデータを読み出す請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプ回路は、前記一単位を構成するｎ個の前記メモリセルの各々に接続されたｎ本の前記第１配線に対応する（ｎ（ｎ−１）／２）個の差動増幅回路を備え、
前記（ｎ（ｎ−１）／２）個の差動増幅器の各々は、ｎ本の前記第１配線のうちのいずれか２本に流れる電流の大小を判定する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記データの書き込み動作において、前記一単位を構成するｎ個の前記メモリセルに含まれるｉ番目（ｉ＝１〜ｎ−１）のメモリセルに対し第１の抵抗値を与えた後、（ｉ＋１）番目のメモリセルに対し、前記第１の抵抗値よりも低い第２の抵抗値を与えるように構成された請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記センスアンプ回路は、前記（ｉ＋１）番目のメモリセルへの書き込み動作の後、前記（ｉ＋１）番目のメモリセルが前記第２の抵抗値を有するか否かを判定するように構成された請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。たとえば、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が知られている。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Ｖｓｅｔを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００５】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Ｖｓｅｔよりも低いリセット電圧Ｖｒｅｓｅｔを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
このような従来の抵抗変化メモリは、メモリセルＭＣが高抵抗状態にあるのか低抵抗状態にあるのかを判別するため、所定の手段により参照電流を生成し、この参照電流とメモリセルを流れるセル電流との間の差異をセンスアンプ回路で検知する。しかし、従来の抵抗変化メモリでは、様々な理由から、高抵抗状態のメモリセルＭＣの抵抗値の分布と低抵抗状態のメモリセルＭＣの抵抗値の分布との間のマージンを大きくすることが困難であり、このため、参照電流を適切な値に設定することが困難である。すなわち、参照電流とセル電流の比較によりメモリセルの保持データを判定する従来の方式においては、データの誤読み出しの虞を十分に低くすることができていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、誤読み出しの虞が小さく正確なデータ読み出しを可能にした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、可  変抵抗素子を含むメモリセルを第１配線と第２配線との間に複数配置してなるメモリセルアレイと、前記第１及び第２配線を介して前記メモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路と、前記第１配線に流れる電流に基づいてメモリセルの保持データを検出するセンスアンプ回路とを備え、前記制御回路は、データの書き込み動作においては、一単位を構成するｎ個の前記メモリセルの各々に、それぞれ異なる抵抗値を与え、且つ前記一単位の中の前記ｎ個のメモリセルの抵抗値が全て異なる値となるように前記書き込み電圧を印加し、前記センスアンプ回路は、データの読み出し動作においては、前記一単位を構成するｎ個の前記メモリセルの抵抗値の大小関係を比較し、前記一単位からｎ！通りのデータを読み出すように構成されたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、誤読み出しの虞が小さく正確なデータ読み出しを可能にした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１の別の構成例を示す。
【図５】メモリセルアレイ１の別の構成例を示す。
【図６】メモリセルアレイ１及びその周辺回路の回路図である。
【図７】本実施の形態の不揮発性半導体記憶装置の動作原理を示す概念図である。
【図８】カラム制御回路２に含まれるセンスアンプ回路２ｂの構成例を示す回路図である。
【図９】本実施の形態の不揮発性半導体記憶装置の書き込み動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
[全体構成] 
図１は、本発明の実施の形態に係る抵抗変化メモリのブロック図である。
この抵抗変化メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１４】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。カラム制御回路２は、後述するように、ビット線ＢＬのいずれかを選択する選択回路２ａと、ビット線ＢＬの電流の大小を判定するセンスアンプ回路２ｂとを有している。
【００１５】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。ロウ制御回路３は、カラム制御回路２と共に、
ビット線ＢＬ及びワード線ＷＬを介してメモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路として機能する。
【００１６】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１７】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１８】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１９】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２０】
また、ステートマシン７によって電圧生成回路９が制御される。この制御により、電圧生成回路９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２１】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２２】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２３】
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲは、例えば炭素（Ｃ）から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなり、電極ＥＬ２とＥＬ３との間に挟まれるように形成されている。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
【００２４】
電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
[メモリセルアレイの変形例]
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２６】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２７】
図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。なお、後述するように、本実施の形態のメモリセルアレイ１は、１本のワード線ＷＬに沿って配列されるｎ個のメモリセルＭＣが一単位として取り扱われ、当該一単位を構成するｎ個のメモリセルＭＣが、一体としてｎ！通りのデータを保持するよう構成されている。以下の例では、ｎ＝３であるとして説明をするが、本発明はｎ＝３の場合に限られるものではないことは、以下の説明から明らかである。また、１つのワード線ＷＬに、２単位以上のメモリセルが配置されていてもよいことは言うまでもない。
【００２８】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、ドレイン側ドライブ線ＢＳＤに共通接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、接地端子に接続されている。
トランジスタＱＰ１のドレイン，及びトランジスタＱＮ１のドレインは、ビット線ＢＬに接続され、ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００２９】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブ線ＢＳＥに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、接地端子（接地電圧Ｖｓｓ）に接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号ＷＳｉが供給されている。
【００３０】
なお、メモリセルアレイ１は、図６に示した回路とはダイオードＤＩの極性を逆にして（ワード線ＷＬからビット線ＢＬに向かう方向が順方向となるよう接続して）、ワード線ＷＬ側からビット線ＷＬ側に電流が流れるようにしても良い。
【００３１】
次に、本実施の形態のデータ書き込み方法及び読み出し方法を、図７を参照して説明する。この実施の形態では、ｎ個のメモリセルＭＣが一単位として取り扱われ、この一単位中のｎ個のメモリセルＭＣの各々が、それぞれ異なる抵抗値Ｒ１、Ｒ２、・・・Ｒｎを有するように書き込みが実行される。ここでの抵抗値Ｒ１、Ｒ２、・・・Ｒｎは特定の値又は範囲である必要はなく、値が互いに異なってさえいればよい。そして、この一単位中のｎ個のメモリセルＭＣは、全て異なる抵抗値を有するように書き込み動作が行われる。例えば、ｎ個のメモリセルＭＣ中の１つが抵抗値Ｒ１を有する場合、他の（ｎ−１）個のメモリセルは、抵抗値Ｒ１を有しているものは１つもなく、他の（ｎ−１）通りの抵抗値のいずれかを有している。他の抵抗値についても同様である。すなわち、ｎ個のメモリセルＭＣ中に、ある抵抗値Ｒｉ（ｉ＝１〜ｎ）を有しているメモリセルは１つだけである。このため、一単位を構成するｎ個のメモリセルＭＣは、全体としてｎ！通りのデータを保持することができる。図７は、ｎ＝３の場合であり、３個のメモリセルＭＣ０〜２の各々が、抵抗値Ｒ１、Ｒ２、Ｒ３のいずれかを有しており、且つ、全てのメモリセルＭＣ０〜２が、異なる抵抗値を有している場合を示している。この場合、一単位を構成する３個のメモリセルＭＣ（ＭＣ０〜２）が全体として３！＝６通りのデータを保持することができる。
【００３２】
このようなデータ保持方法は、ｎ個のメモリセルＭＣが、それぞれ他のメモリセルとは無関係にデータを保持する場合と比べて、記憶可能なデータ量は小さくなってしまう。しかし、このような記憶方式を取ることにより、ｎ個のメモリセルＭＣの抵抗値の大小を比較することにより、一単位を構成するｎ個のメモリセルＭＣが保持するデータを判定することができる。このように、メモリセルＭＣの抵抗値を互いに比較することによりデータを判定することにより、参照電流を必要とする従来方式に比べて、誤読み出しが発生する確率を大幅に低くすることができる。
この実施の形態のデータ保持方法、及び読み出し方法のメリットを、更に詳しく説明する。従来の参照電流との比較による読み出し方式の場合、特に、複数のビット線から同時に読み出しを行いつつ参照電流との比較を行う場合には、セルの状態（低抵抗状態のメモリセルの数など）によってはワード線の電圧が設定値（例えば接地電圧Ｖｓｓ）よりも浮いてしまい、メモリセルＭＣに所望の電圧が印加されない場合がある。この場合、セル電流が想定よりも低下し、メモリセルが低抵抗状態にあるにも拘わらずセル電流が参照電流を下回り、誤判定が起こり得る。
本実施の形態の場合でも、ワード線ＷＬの電位の浮きは生じ、セル電流は低下するのであるが、比較対象の２つのメモリセルのセル電流が同様に低下するので、誤判定は生じない。
また、メモリセルがダイオードを有している場合、ダイオードのリバース電流が、ビット線ＢＬの電圧を変動させることがある。このビット線ＢＬの変動は、参照電流との比較を行う従来方式では誤読み出しの原因となり得る。しかし、本実施の形態の方法の場合、上記と同様の理由により、このようなビット線ＢＬの変動があった場合でも、判定結果には大きな影響は無い。
また、メモリセル中のダイオードは温度依存特性を有しており、温度によってセル電流が大きく変動する。そのため、温度によって参照電流を的確に調整しなければ、誤読み出しの虞が生じる。本実施の形態の方法の場合、２つのメモリセルのセル電流を比較して判定を行うので、そのような変動は相殺され、判定結果に影響はない。
このように、本実施の形態によれば、様々な変動要因に拘わらず、誤読み出しを生じさせることなく、正確なデータ読み出しを実行することができる。
【００３３】
この図７に示すような方式によりデータが書き込まれたメモリセルアレイ１からデータを読み出すのに好適なセンスアンプ回路２ｂの構成例を、図８を参照して説明する。この例では、上記と同様に、３個のメモリセルＭＣ０〜２が一単位を構成し、この一単位のメモリセルＭＣ０〜２から、ビット線ＢＬ０〜２を介して３！＝６通りのデータを読み出す場合の構成例を示している。
このセンスアンプ回路２ｂは、クランプトランジスタＴｒａ〜ｃ、プリチャージ兼イコライズ回路２１ａ〜ｃ、差動増幅回路２２ａ〜ｃ、及びラッチ回路２３ａ〜ｂを備えている。この図８では、一単位を構成するメモリセルＭＣ０〜２の抵抗値の大小関係を判定するため、３個の差動増幅器が設けられている。一単位を構成するメモリセルの数がｎ個の場合には、（ｎ（ｎ−１）／２）個の差動増幅器を設け、それぞれの差動増幅器により２個のメモリセルの抵抗値の大小を判定することができる。
【００３４】
クランプトランジスタＴｒａ〜ｃは、読み出し動作時において、ビット線ＢＬを所定の電圧にクランプするためのトランジスタである。プリチャージ兼イコライズ回路２１ａ〜ｃは、それぞれ３つのビット線ＢＬ０〜２のうちのいずれか２つを、読み出し動作前において電圧ＶＳＥＬまでプリチャージするための回路である。また、差動増幅回路２２ａ〜ｃは、それぞれ３つのビット線ＢＬ０〜２のうちのいずれか２本に流れるセル電流の大小を判定するための回路である。また、ラッチ回路２３ａ〜ｃは、差動増幅回路２２ａ〜ｃが出力する差動増幅信号に従ったデータをラッチするように構成されている。
【００３５】
この図８のようなセンスアンプ回路２ａによれば、一単位のメモリセルＭＣ０〜２の抵抗値の大小関係を、ラッチ回路２３ａ〜ｃに保持された信号に基づいて判定することができる。
次に、この実施の形態におけるデータの書き込み動作を、図８のタイミングチャートを参照して説明する。この実施の形態では、一単位を構成するメモリセルＭＣ０〜２に、抵抗値Ｒ０、Ｒ１、Ｒ２（Ｒ０＞Ｒ１＞Ｒ２）を書き込む場合を示している。
【００３６】
まず、最も高い抵抗値Ｒ０を与えられるメモリセルＭＣ０の書き込み動作が、図９の期間（１）において実行される。
【００３７】
続いて、期間（２）で抵抗値Ｒ１を与えられるメモリセルＭＣ１の書き込み動作が実行される。このとき、センスアンプ回路２ｂは、メモリセルＭＣ０とＭＣ１の抵抗値の大小を読み出しベリファイ動作において判定し、メモリセルＭＣ１が抵抗値Ｒ１まで書き込まれたことが確認されたら、次の期間（３）に移行する。
【００３８】
期間（３）では、抵抗値Ｒ２を与えられるメモリセルＭＣ２の書き込み動作が実行される。このとき、センスアンプ回路２ｂは、メモリセルＭＣ１とＭＣ２の抵抗値の大小を読み出しベリファイ動作として実行し、メモリセルＭＣ２が抵抗値Ｒ２まで書き込まれたことを確認する。これが確認されると、一単位を構成するメモリセルＭＣ０〜２への書き込み動作が終了する。
なお、一単位中のメモリセルの数をｎ個とする場合にも、同様の書き込み手順を採用することができる。すなわち、カラム制御回路２及びロウ制御回路３から、ｎ個の前記メモリセルに含まれるｉ番目（ｉ＝１〜ｎ−１）のメモリセルに対しある抵抗値Ｒｉを与えた後、（ｉ＋１）番目のメモリセルに対し、抵抗値Ｒｉよりも低い抵抗値Ｒｉ＋１を与えることができる。その際、センスアンプ回路２ｂは、（ｉ＋１）番目のメモリセルへの書き込み動作の後、（ｉ＋１）番目のメモリセルが抵抗値Ｒｉ＋１を有するか否かを判定することができる。
【００３９】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲において、様々な変更、追加、置換、削除、転用等が可能である。例えば、データの書き込み動作は、図８に示すように高抵抗状態に書き込まれるべきメモリセルから順にセット動作を実行する代わりに、低抵抗状態に書き込まれるべきメモリセルに関し最初にセット動作を実行し、その後順に抵抗値の低い順にセット動作を実行してもよい。また、ランダムなセット手順を採用してもよい。要するに、一単位を構成するｎ個のメモリセルが全て異なる抵抗値に書き込まれる限り、本発明の範囲に含まれる。
また、本発明のような、ｎ個のメモリセルでｎ！通りのデータを保持する方式と、従来通りにｎ個のメモリセルがそれぞれ独立にデータを保持する方式とで、適宜切替えを行って、任意の記憶方式が採用できるようにすることも可能である。
【符号の説明】
【００４０】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェース、  ７・・・ステートマシン、  ９・・・電圧生成回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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