(57)【要約】【課題】半導体集積回路装置において、スナップバック動作が生じることのない表示パネル駆動用半導体集積装置の出力回路に適した静電気保護回路を提供する。【解決手段】静電気保護回路において、半導体基板上に形成され、外部接続端子１０に接続されたゲート電極をＰＭＯＳトランジスタ２と、半導体基板上に形成され、外部接続端１０子に接続されたゲート電極を有するＮＭＯＳトランジスタ３とを備え、正極性のサージ電流を、ＰＭＯＳトランジスタ２のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＤＤ電源端子１１ａに逃がし、負極性のサージ電流を、該ＮＭＯＳトランジスタ３のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＳＳ電源端子１１ｂに逃がすようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号処理を行う内部回路と、該内部回路を外部回路に接続するための外部接続端子とを有する半導体集積装置であって、
該内部回路と該外部接続端子との間に接続され、該外部接続端子に印加されたサージ電圧を電源ラインに迂回させる静電気保護回路を備え、
該静電気保護回路は、
半導体基板上に形成され、該外部接続端子に接続されたゲート電極を第１導電型ＭＯＳトランジスタと、
該半導体基板上に形成され、該外部接続端子に接続されたゲート電極を有する第２導電型ＭＯＳトランジスタとを有し、
正極性のサージ電流を、該第１導電型ＭＯＳトランジスタのソース領域およびドレイン領域と該半導体基板との間のｐｎ接合を介して順方向電流として第１の電源ラインに逃がし、
負極性のサージ電流を、該第２導電型ＭＯＳトランジスタのソース領域およびドレイン領域と該半導体基板との間のｐｎ接合を介して順方向電流として第２の電源ラインに逃がすよう構成されている、半導体集積装置。
【請求項２】
請求項１に記載の半導体集積装置において、
前記内部回路と前記外部接続端子との間に接続された電流制限抵抗を有する、半導体集積装置。
【請求項３】
請求項１に記載の半導体集積装置において、
前記内部回路は、該内部回路で生成された内部信号を前記外部回路に出力する出力バッファを有しており、
前記静電気保護回路は、前記外部接続端子としての出力端子と該出力バッファとの間に設けられている、半導体集積装置。
【請求項４】
請求項１に記載の半導体集積装置において、
前記内部回路は、前記外部回路からの信号を該内部回路に供給する入力バッファを有しており、
前記静電気保護回路は、前記外部接続端子としての入力端子と、該入力バッファとの間に設けられている、半導体集積装置。
【請求項５】
請求項１に記載の半導体集積装置において、
前記内部回路は、
該内部回路で生成された内部信号を前記外部回路に出力する出力バッファと、
前記外部回路からの信号を該内部回路に供給する入力バッファとを有しており、
前記静電気保護回路として、
前記外部接続端子としての出力端子と該出力バッファとの間には出力側静電気保護回路が設けられ、前記外部接続端子としての入力端子と該入力バッファとの間に入力側静電気保護回路が設けられている、半導体集積装置。
【請求項６】
請求項１に記載の半導体集積装置において、
前記第１導電型ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２導電型ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１の電源ラインは、ＶＤＤ電源を供給する電極であり、
前記第２の電源ラインは、ＶＳＳ電源を供給する電極である、半導体集積装置。
【請求項７】
請求項６に記載の半導体集積装置において、
前記静電気保護回路では、
前記外部接続端子に、前記ＰＭＯＳトランジスタのソース電極接続穴及びドレイン電極接続穴が接続され、かつ前記ＮＭＯＳトランジスタのソース電極接続穴、ドレイン電極接続穴、及びゲート電極接続穴が接続され、
該ＰＭＯＳトランジスタのゲート電極接続穴が前記内部回路を構成する素子に接続されている、半導体集積装置。
【請求項８】
請求項６に記載の半導体集積装置において、
前記静電気保護回路では、
前記外部接続端子に、前記ＮＭＯＳトランジスタのソース電極接続穴及びドレイン電極接続穴が接続され、かつ前記ＰＭＯＳトランジスタのソース電極接続穴、ドレイン電極接続穴、及びゲート電極接続穴が接続され、
前記ＮＭＯＳトランジスタのゲート電極接続穴が前記内部回路を構成する素子に接続されている、半導体集積装置。
【請求項９】
請求項７または８に記載の半導体集積装置において、
前記静電気保護回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極は、ポリシリコン、またはポリシリコンと高融点金属との複合膜で構成されている半導体集積装置。
【請求項１０】
請求項１に記載の半導体集積装置において、
前記静電気保護回路を構成するＭＯＳトランジスタのゲート電極は、本半導体集積装置としての半導体チップの短辺方向と平行に配置された帯状導電性部材で構成されている半導体集積装置。
【請求項１１】
請求項１に記載の半導体集積装置は、表示パネルを駆動する駆動回路を構成するものである、半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関し、特に、半導体集積装置における静電破壊を防止する静電気保護回路、例えば表示パネル駆動用半導体集積装置の静電気保護回路に関するものである。
【背景技術】
【０００２】
半導体集積装置の故障現象の発生について、次のようなものが挙げられる。
【０００３】
半導体集積装置を取り扱う過程において、帯電した機械装置や人体と半導体集積装置とが接することにより、静電気が半導体集積装置内に流入し故障を引き起こすことがある。
【０００４】
このように半導体集積装置に静電気が印加されると、瞬時に定常状態を超えた過大電流（サージ電流）が半導体集積装置内部を流れる。この過大な電流に対応して過大な電圧が半導体集積装置の内部回路を構成する構成部材に印加され、半導体集積装置内部で接合の破壊、絶縁膜の破壊、配線の溶断などが発生し、半導体集積装置の内部回路が破壊されることとなる。なお、このような静電気の印加により半導体集積装置の内部回路が破壊されることを静電破壊という。
【０００５】
したがって、半導体集積装置の設計時には、静電破壊防止対策を講ずる必要がある。
【０００６】
一般的には、半導体集積装置の外部接続端子と内部回路との間に静電気保護素子を配置して、これを静電気の迂回路（静電気保護回路）として用いる対策を施している。ここで、静電気保護回路としては、従来から、保護用ＮＭＯＳを用いた回路が利用されており、このような静電気保護回路は、例えば、特許文献１に開示されている。
【０００７】
以下、この特許文献１に開示されている静電気保護回路について図４を用いて説明する。
【０００８】
図４は、従来の半導体集積装置の出力部を示している。
【０００９】
この半導体集積装置２００は、種々の信号処理を行う内部回路２４と、該内部回路２４で生成された内部信号を、半導体集積装置の外部へ出力するための外部接続端子２０と、該内部回路２４と外部接続端子２０との間に設けられた静電気保護回路２１とを有している。ここで、内部回路２４は、内部信号を外部雪像端子２０に出力するＣＭＯＳ構成の出力バッファ２４ａを有している。この出力バッファ２４ａは、ＶＤＤ電源端子２１ａとＶＳＳ電源端子２１ｂとの間に電流制限抵抗２３を介して直列に接続されたＰＭＯＳトランジスタ２５およびＮＭＯＳトランジスタ２６とを有している。ＰＭＯＳトランジスタ２５はＶＤＤ電源２１ａに接続され、ＮＭＯＳトランジスタ２６はＶＳＳ電源端子２１ｂに接続され、該両トランジスタ２１ａおよび２１ｂの間には電流制限抵抗２３が挿入されており、また両トランジスタのゲートは共通接続されている。
【００１０】
また、静電気保護回路２１は、出力端子２０とＶＳＳ電源２１ｂとの間に接続されたＮＭＯＳトランジスタ２２を有しており、また、上記電流制限抵抗２３は、この静電気保護回路２１を構成している。
【００１１】
次に動作について説明する。
【００１２】
このような半導体集積装置２００では、内部回路２４で生成された内部信号は、その出力バッファ２４ａにより、半導体集積装置２００の外部での信号レベルに適した信号レベルに変換され、出力端子２０を介して半導体集積装置２００の外部に出力される。
【００１３】
このような半導体集積装置２００では、外部接続端子２０から印加された静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）による正極性のサージ電流は、保護用ＮＭＯＳトランジスタ２２がスナップバック動作をすることで電源端子（ＶＳＳ端子）２１ｂへ迂回する。その際、内部回路２４の出力バッファ２４ａを構成するＮＭＯＳトランジスタ２６が破壊しないように、ＮＭＯＳトランジスタ２６のドレイン端子と外部接続端子２０との間には電流制限抵抗２３が接続されている。
【００１４】
また、外部接続端子２０から印加された静電気放電（ＥＳＤ）による負極性のサージ電流は、保護用ＮＭＯＳトランジスタ２２のドレイン−基板間で形成される寄生ダイオードを介して電源端子（ＶＳＳ端子）２１ｂへ迂回する。このように、外部接続端子２０から印加されるサージ電流は、正極性のものも負極性のものも、保護用ＮＭＯＳトランジスタ２２を介して電源端子（ＶＳＳ端子）２１ｂへ迂回させることで半導体集積装置の静電破壊を防止しようとしている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−３０５８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術を用いた静電気保護回路を、表示パネル駆動用の半導体集積装置に適用した場合には、以下のような問題点がある。
【００１７】
表示パネル駆動用半導体集積装置の出力回路は、動作電圧が約１０〜２０Ｖと高いことから、正常に動作する保護用ＮＭＯＳトランジスタを形成することが非常に困難である。
【００１８】
図５は、動作電圧が約１０〜２０Ｖとなる中耐圧用保護ＮＭＯＳトランジスタの特性を示している。
【００１９】
この図５から分かるように、ドレイン電圧（試験用のパルス電圧）が２３Ｖになった時点でスナップバック動作が発生し、ドレイン電流が増加する。このようにドレイン電流が増加することで、サージ電流を迂回する能力が大きくなる。
【００２０】
しかし、中耐圧用保護ＮＭＯＳトランジスタのドレイン電圧を１６．５Ｖとしてリーク電流を評価した時、このトランジスタのリーク電流は、スナップバック動作が発生するまでは、１Ｅ−１０Ａ程度の微小電流であるが、スナップバック動作が発生した後には５Ｅ−７Ａ程度まで増加する。このリーク電流の増加は、保護用ＮＭＯＳトランジスタ２２の接合部分に破壊が生じたために生じると考えられており、言い換えると、このように保護用ＮＭＯＳトランジスタ２２でのリーク電流が増加することにより、出力回路（出力バッファ）２４ａから正常な出力波形を出力することが不可能になるということである。
【００２１】
このように、中耐圧用保護ＮＭＯＳトランジスタは、スナップバック動作をすると接合部分に破壊が生じ、リーク電流が増加するという不具合がある。
【００２２】
したがって、表示パネル駆動用半導体集積装置の出力回路の静電気保護回路としては、保護用ＮＭＯＳトランジスタのようなスナップバック動作を生じるような保護素子は使用できないという課題がある。
【００２３】
本発明は、このような従来の問題点を解決するためになされたもので、スナップバック動作が生じることがなく、表示パネル駆動用などの動作電圧が高い出力回路の保護回路として用いることができる静電気保護回路を備えた半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る半導体集積装置は、信号処理を行う内部回路と、該内部回路を外部回路に接続するための外部接続端子とを有する半導体集積装置であって、該内部回路と該外部接続端子との間に接続され、該外部接続端子に印加されたサージ電圧を電源ラインに迂回させる静電気保護回路を備え、該静電気保護回路は、半導体基板上に形成され、該外部接続端子に接続されたゲート電極を第１導電型ＭＯＳトランジスタと、該半導体基板上に形成され、該外部接続端子に接続されたゲート電極を有する第２導電型ＭＯＳトランジスタとを有し、正極性のサージ電流を、該第１導電型ＭＯＳトランジスタのソース領域およびドレイン領域と該半導体基板との間のｐｎ接合を介して順方向電流として第１の電源ラインに逃がし、負極性のサージ電流を、該第２導電型ＭＯＳトランジスタのソース領域およびドレイン領域と該半導体基板との間のｐｎ接合を介して順方向電流として第２の電源ラインに逃がすよう構成されており、そのことにより上記目的が達成される。
【００２５】
本発明は、上記半導体集積装置において、前記内部回路と前記外部接続端子との間に接続された電流制限抵抗を有することが好ましい。
【００２６】
本発明は、上記半導体集積装置において、前記内部回路は、該内部回路で生成された内部信号を前記外部回路に出力する出力バッファを有しており、前記静電気保護回路は、前記外部接続端子としての出力端子と該出力バッファとの間に設けられていることが好ましい。
【００２７】
本発明は、上記半導体集積装置において、前記内部回路は、前記外部回路からの信号を該内部回路に供給する入力バッファを有しており、前記静電気保護回路は、前記外部接続端子としての入力端子と、該入力バッファとの間に設けられていることが好ましい。
【００２８】
本発明は、上記半導体集積装置において、前記内部回路は、該内部回路で生成された内部信号を前記外部回路に出力する出力バッファと、前記外部回路からの信号を該内部回路に供給する入力バッファとを有しており、前記静電気保護回路として、前記外部接続端子としての出力端子と該出力バッファとの間には出力側静電気保護回路が設けられ、前記外部接続端子としての入力端子と該入力バッファとの間に入力側静電気保護回路が設けられていることが好ましい。
【００２９】
本発明は、上記半導体集積装置において、前記第１導電型ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２導電型ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第１の電源ラインは、ＶＤＤ電源を供給する電極であり、前記第２の電源ラインは、ＶＳＳ電源を供給する電極であることが好ましい。
【００３０】
本発明は、上記半導体集積装置において、前記静電気保護回路では、前記外部接続端子に、前記ＰＭＯＳトランジスタのソース電極接続穴及びドレイン電極接続穴が接続され、かつ前記ＮＭＯＳトランジスタのソース電極接続穴、ドレイン電極接続穴、及びゲート電極接続穴が接続され、該ＰＭＯＳトランジスタのゲート電極接続穴が前記内部回路を構成する素子に接続されていることが好ましい。
【００３１】
本発明は、上記半導体集積装置において、前記静電気保護回路では、前記外部接続端子に、前記ＮＭＯＳトランジスタのソース電極接続穴及びドレイン電極接続穴が接続され、かつ前記ＰＭＯＳトランジスタのソース電極接続穴、ドレイン電極接続穴、及びゲート電極接続穴が接続され、前記ＮＭＯＳトランジスタのゲート電極接続穴が前記内部回路を構成する素子に接続されていることが好ましい。
【００３２】
本発明は、上記半導体集積装置において、前記静電気保護回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極は、ポリシリコン、またはポリシリコンと高融点金属との複合膜で構成されていることが好ましい。
【００３３】
本発明は、上記半導体集積装置において、前記静電気保護回路を構成するＭＯＳトランジスタのゲート電極は、本半導体集積装置としての半導体チップの短辺方向と平行に配置された帯状導電性部材で構成されていることが好ましい。
【００３４】
本発明は、上記半導体集積装置は、表示パネルを駆動する駆動回路を構成するものであることが好ましい。
【００３５】
以下、本発明の作用について説明する。
【００３６】
本発明においては、静電気保護回路を、ＭＯＳＦＥＴのドレイン−基板（ウェル）間、及び、ソース−基板（ウェル）間に形成されるダイオードと、ゲート電極を形成するポリシリコン、または、ポリシリコンと高融点金属の積層膜で形成される電流制限抵抗とで構成することで、スナップバック動作が生じることのない静電気保護回路を提供することができる。
【発明の効果】
【００３７】
以上のように、本発明によれば、スナップバック動作が生じることのない表示パネル駆動用半導体集積装置の出力回路に適した静電気保護回路を提供することができる。また、半導体集積装置の短辺方向の寸法縮小が可能となり、シリコンウェハーからより多くの半導体集積装置を製造することができ、半導体集積装置の製造単価を下げることが可能になる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の実施形態１による半導体集積装置を説明する図であり、この半導体集積装置に搭載されている出力端子側の静電気保護回路を示している。
【図２】図２は、上記実施形態１の半導体集積装置に搭載されている出力端子側の静電気保護回路のレイアウトを示す図である。
【図３】図３は、本発明の実施形態２による半導体集積装置を説明する図であり、この半導体集積装置に搭載されている入力端子側の静電気保護回路を示している。
【図４】図４は、従来の半導体装置を説明する図であり、この半導体装置に用いられている出力端子側の静電気保護回路を示している。
【図５】図５は、中耐圧用保護ＮＭＯＳの特性を説明する図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４０】
（実施形態１）
図１は、本発明の実施形態１による半導体集積装置を説明する図であり、この半導体集積装置に搭載されている出力端子側の静電気保護回路を示している。
【００４１】
この実施形態１の半導体集積装置１００は、種々の信号処理を行う内部回路５と、該内部回路５で生成された内部信号を、半導体集積装置の外部へ出力するための外部接続端子１０と、該内部回路５と外部接続端子１０との間に設けられた静電気保護回路１とを有している。ここで、内部回路５は、内部信号を外部接続端子１０に出力するＣＭＯＳ構成の出力バッファ５ａを有している。この出力バッファ５ａは、ＶＤＤ電源端子１１ａとＶＳＳ電源端子１１ｂとの間に直列に接続されたＰＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７とを有している。ＰＭＯＳトランジスタ６のソース電極はＶＤＤ電源端子１１ａに接続され、ＮＭＯＳトランジスタ７のソース電極はＶＳＳ電源端子１１ｂに接続され、該両トランジスタ６および７のゲート電極は共通接続されている。
【００４２】
また、静電気保護回路１は、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、および電流制限抵抗４を有している。この半導体集積装置１００の出力端子（外部接続端子）１０には、ＰＭＯＳトランジスタ２のソース電極、およびドレイン電極が接続され、また、ＮＭＯＳトランジスタ３のソース電極、ドレイン電極、及びゲート電極が接続され、さらに、電流制限抵抗４の一方の端子が接続されている。ＰＭＯＳトランジスタ２のゲート電極が電流制限抵抗４の他方の端子が接続されている。また、電流制限抵抗４の他方の端子は、上記出力バッファ５ａを構成する直列接続のトランジスタ６および７の接続点に接続されている。
【００４３】
また、ＰＭＯＳトランジスタ２が形成されている基板領域（ウエル）に形成された電極はＶＤＤ電源端子１１ａに接続され、ＮＭＯＳトランジスタ３が形成されている基板領域（ウエル）に形成された電極はＶＳＳ電源端子１１ｂに接続されている。
【００４４】
図２は、図１に示す静電気保護回路を有する半導体集積装置のレイアウトを示している。
【００４５】
図２に示すように、本実施形態１の半導体集積装置（半導体チップ）１００では、この半導体集積装置を構成するチップ基板１００ａ上に、その短辺方向に沿って、内部回路５における出力バッファ５ａを構成するＰＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７と、静電気保護回路１を構成するＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３が配置されている。
【００４６】
ここで、ＰＭＯＳトランジスタ２のソース電極およびドレイン電極がそれぞれ接続穴２Ａおよび２Ｂを介して半導体集積装置の出力端子（外部接続端子）１０に接続され、ＮＭＯＳトランジスタ３のソース電極およびドレイン電極がそれぞれ接続穴３Ａおよび３Ｂを介して半導体集積装置の出力端子（外部接続端子）１０に接続されている。また、トランジスタ２のゲート電極が接続穴２Ｃを介して、内部回路５を構成するＰＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７の共通ドレイン電極に接続され、ＮＭＯＳトランジスタ３のゲート電極が接続穴３Ｃを介して、半導体集積装置の出力端子１０に接続されている。
【００４７】
なお、ここでは、トランジスタ２のゲート電極が接続穴２Ｃを介して、内部回路５を構成するＰＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７の共通ドレイン電極に接続され、ＮＭＯＳトランジスタ３のゲート電極が接続穴３Ｃを介して、半導体集積装置の出力端子１０に接続されているが、これに代えて、トランジスタ３のゲート電極が接続穴３Ｃを介して、内部回路５を構成するＰＭＯＳトランジスタ６およびＮＭＯＳトランジスタ７の共通ドレイン電極に接続され、トランジスタ２のゲート電極が接続穴２Ｃを介して、半導体集積装置の出力端子１０に接続されていてもよい。
【００４８】
また、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３の上方を短辺方向に沿って形成されているゲート配線が電流制限抵抗４として機能する。この電流制限抵抗４として機能するゲート電極は、ポリシリコン、または、ポリシリコンと高融点金属の積層膜で構成されている。
【００４９】
次に作用効果について説明する。
【００５０】
このような半導体集積装置１００では、内部回路５で生成された内部信号は、その出力バッファ５ａにより、半導体集積装置１００の外部での信号レベルに適した信号レベルに変換され、出力端子１０を介して半導体集積装置１００の外部に出力される。
【００５１】
このような半導体集積装置１００では、出力端子１０から印加された静電気放電による正極性のサージ電流は、出力端子１０からＰＭＯＳトランジスタ２のソース領域およびドレイン領域と基板（ウェル）とで形成される寄生ダイオードを介して順方向電流として電源端子（ＶＤＤ端子）１１ａに迂回して流れる。また、負極性のサージ電流は、出力端子１０からＮＭＯＳトランジスタ３のソース領域およびドレイン領域と基板（ウェル）で形成される寄生ダイオードを介して順方向電流として電源端子（ＶＳＳ端子）１１ｂに迂回して流れる。
【００５２】
このようにいずれの極性のサージ電流も、出力端子１０と内部回路５の間には、電流制限抵抗４が存在するので、サージ電流は内部回路５側に流れ込むことなく、サージ電流の極性に応じた各寄生ダイオードを介して電源端子に迂回して流れる。
【００５３】
以下、このような構成の本実施形態１の効果について説明する。
【００５４】
例えば、表示パネル駆動用の半導体集積装置（半導体チップ）は、数百〜千を超える出力端子を有しており、半導体集積装置の形状が非常に細長い矩形をしている。例えば、長辺方向の寸法が５〜２０ｍｍであるのに対し、短辺方向の寸法は０．５〜２ｍｍ程度である。長辺方向が長くなる理由は、多数の出力端子を長辺方向に並べて配置するに起因する。また、半導体集積装置（半導体チップ）は円形のシリコンウェハーを用いて製造することから、同じ直径のシリコンウェハーからできるだけ多くの半導体集積装置を製造して半導体集積装置の単価を下げる目的で、半導体集積装置の短辺方向の寸法は小さくすることが望ましい。
【００５５】
静電気保護回路を図２のようにレイアウトすることで、静電気保護回路を構成する活性化領域（つまりトランジスタを配置する領域）と異なる領域に電流制限抵抗を配置する必要がなくなり、半導体集積装置の短辺方向の寸法を縮小することが可能となる。
【００５６】
さらに、静電気保護回路を構成するトランジスタ２、３の帯状ゲート電極は、図２に示されるように、半導体集積装置の短辺方向と平行に配置したほうが望ましい。これは、トランジスタを構成するソース、ゲート、ドレインの配列方向が短辺方向と垂直な方向となり、ソース、ゲート、ドレインの配列間隔よりは、ソース、ゲート、ドレインそのものの領域を狭めることの方が簡単に実現できるためである。このようにレイアウトすることにより、半導体集積装置の短辺方向の寸法縮小が可能となり、シリコンウェハーからより多くの半導体集積装置を製造することができ、半導体集積装置の製造単価を下げることが可能になる。
【００５７】
さらに、本実施形態では、出力端子１０には静電気保護回路１が設けられ、また出力端子１０と内部回路５との間には電流制限抵抗４が挿入されているので、上記のようにいずれの極性のサージ電流も内部回路５側に流れ込むことなく、静電気保護回路１におけるサージ電流の極性に応じた各寄生ダイオードを介して電源端子に迂回して流れる。これにより、半導体集積装置の内部にサージ電流が流れ込むのを防止することができ、この結果、過大な電圧が半導体集積装置の内部回路に印加されることはなくなり、半導体集積装置の内部回路がサージ電流により破壊されるのを防止することができる。
【００５８】
つまり、上記静電気保護回路１では、ＰＭＯＳ及びＮＭＯＳトランジスタのソース、ドレイン領域と基板との間に寄生ダイオードが形成され、該両ＭＯＳトランジスタのゲート電極が電流制限抵抗を形成するので、この静電気保護回路は、スナップバック動作が生じることのない表示パネル駆動用半導体集積装置の出力回路に適した静電気保護回路を提供する。
【００５９】
このように本実施形態では、半導体集積装置１００の静電気保護回路１において、半導体基板上に形成され、外部接続端子１０に接続されたゲート電極をＰＭＯＳトランジスタ２と、半導体基板上に形成され、外部接続端子１０に接続されたゲート電極を有するＮＭＯＳトランジスタ３とを有し、正極性のサージ電流を、ＰＭＯＳトランジスタ２のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＤＤ電源端子１１ａに逃がし、負極性のサージ電流を、該ＮＭＯＳトランジスタ３のソース領域およびドレイン領域と半導体基板との間のｐｎ接合を介して順方向電流としてＶＳＳ電源端子１１ｂに逃がすようにしたので、スナップバック動作が生じることのない表示パネル駆動用半導体集積装置の出力回路に適した静電気保護回路を得ることができる。
【００６０】
なお、上記実施形態１では、半導体集積装置の出力端子１０に接続されるゲート電極接続穴３Ｃと、内部回路５を構成するトランジスタに接続されるゲート電極接続穴２Ｃとを入れ替えて、即ち、ＰＭＯＳトランジスタ２のゲート電極接続穴２Ｃを出力端子１０に、ＮＭＯＳトランジスタのゲート電極接続穴３Ｃを内部回路を構成するトランジスタに接続しても、同様な作用効果が得られる。
（実施形態２）
図３は、本発明の実施形態２による半導体集積装置を説明する図であり、この半導体集積装置に搭載されている入力端子側の静電気保護回路を示している。
【００６１】
この実施形態２の半導体集積装置１０１は、種々の信号処理を行う内部回路１８と、該内部回路１８に、半導体集積装置１０１の外部からの信号を供給するための外部接続端子（入力端子）３０と、該内部回路１８と外部接続端子３０との間に設けられた静電気保護回路１１とを有している。ここで、内部回路１８は、外部接続端子３０からの信号を、内部回路１８での信号レベルに適したレベルに変換するＣＭＯＳ構成の入力バッファ１８ａを有している。この入力バッファ１８ａは、ＶＤＤ電源端子３１ａとＶＳＳ電源端子３１ｂとの間に直列に接続されたＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７とを有している。ＰＭＯＳトランジスタ１６のソース電極はＶＤＤ電源端子３１ａに接続され、ＮＭＯＳトランジスタ１７のソース電極はＶＳＳ電源端子３１ｂに接続され、該両トランジスタ１６および１７のゲート電極は共通接続されている。
【００６２】
また、静電気保護回路１１は、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１３、および電流制限抵抗１４を有している。この半導体集積装置１０１の入力端子（外部接続端子）３０には、ＰＭＯＳトランジスタ１２のソース電極、およびドレイン電極が接続され、また、ＮＭＯＳトランジスタ１３のソース電極、ドレイン電極、ゲート電極が接続され、さらに、電流制限抵抗１４の一方の端子が接続されている。ＰＭＯＳトランジスタ１２のゲート電極が電流制限抵抗１４の他方の端子に接続されている。電流制限抵抗１４の他方の端子は、上記入力バッファ１８ａを構成する直列接続のトランジスタ１６および１７の共通ゲート電極に接続されている。
【００６３】
なお、ここでは、トランジスタ１２のゲート電極が、内部回路１８を構成するＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７の共通ゲート電極に接続され、ＮＭＯＳトランジスタ１３のゲート電極が、半導体集積装置の入力端子３０に接続されているが、これに代えて、トランジスタ１３のゲート電極が、内部回路１８を構成するＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７の共通ゲート電極に接続され、トランジスタ１２のゲート電極が、半導体集積装置の入力端子３０に接続されていてもよい。
【００６４】
また、ＰＭＯＳトランジスタ１２が形成されている基板領域（ウエル）に形成された電極（第１の基準電源端子）は、ＶＤＤ電源端子３１ａに接続され、ＮＭＯＳトランジスタ３が形成されている基板領域（ウエル）に形成された電極（第２の基準電源端子）はＶＳＳ電源端子３１ｂに接続されている。
【００６５】
なお、この実施形態２の静電気保護回路１１を有する半導体集積装置１０１のレイアウトは、図２に示す、実施形態１の静電気保護回路１を有する半導体集積装置１００のレイアウトにおいて、出力バッファ５ａを構成するトランジスタを、上記入力バッファ１８ａを構成するトランジスタに置き換え、電流制限抵抗の他方の端子を、上記入力バッファ１８ａを構成する直列接続のトランジスタ１６および１７の共通ゲート電極に接続したものである。
【００６６】
このような実施形態２の半導体集積装置１０１では、入力端子１０からの信号は、内部回路の初段にある入力バッファ１８ａにより、内部回路１８での信号レベルに適した信号レベルに変換され、内部回路１８に入力されることとなる。
【００６７】
このような半導体集積装置１０１では、入力端子３０から印加された静電気放電による正極性のサージ電流は、ＰＭＯＳトランジスタ１２のソース領域およびドレイン領域と基板（ウェル）とで形成される寄生ダイオードを介して順方向電流として電源端子（ＶＤＤ電源端子）３１ａに迂回して流れる。また、負極性のサージ電流は、入力端子３０からＮＭＯＳトランジスタ３のソース領域およびドレイン領域と基板（ウェル）で形成される寄生ダイオードを介して順方向電流として電源端子（ＶＳＳ電源端子）３１ｂに迂回して流れる。
【００６８】
このように本実施形態２では、入力端子３０には静電気保護回路１１が設けられ、また入力端子３０と内部回路１８との間には電流制限抵抗１４が挿入されているので、サージ電流は内部回路１８側に流れ込むことなく、サージ電流の極性に応じた各寄生ダイオードを介して電源端子に迂回して流れる。これにより、半導体集積装置の内部にサージ電流が流れ込むのを防止することでき、この結果、過大な電圧が半導体集積装置の内部回路に印加されることはなくなり、半導体集積装置の内部回路がサージ電流により破壊されるのを防止することができる。
【００６９】
なお、上記実施形態１の半導体集積装置では、出力端子のみ示し、また実施形態２の半導体集積装置では、入力端子のみ示しているが、いずれの実施形態の半導体集積装置も入力端子および出力端子を有していることは言うまでもなく、従って、前記実施形態１および２のように、出力端子と入力端子のいずれか一方にのみ静電気保護回路を設けるのではなく、出力端子と入力端子の両方に静電気保護回路を設けてもよいことはいうまでもない。
【００７０】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７１】
本発明は、半導体集積装置における静電破壊を防止する静電気保護回路、例えば表示パネル駆動用半導体集積装置の静電気保護回路の分野において、スナップバック動作が生じることのない静電気保護回路を提供することができ、また、静電気保護回路を構成する帯状ゲート電極の向きを半導体集積装置（半導体チップ）の短辺方向と平行にすることで、半導体集積装置の短辺方向の寸法縮小が可能となり、シリコンウェハーからより多くの半導体集積装置を製造することができ、半導体集積装置の製造単価を下げることが可能になる。
【符号の説明】
【００７２】
１、１１  静電気保護回路
２、６、１２、１６  ＰＭＯＳトランジスタ
２Ａ  ＰＭＯＳトランジスタのソース電極接続穴
２Ｂ  ＰＭＯＳトランジスタのドレイン電極接続穴
２Ｃ  ＰＭＯＳトランジスタのゲート電極接続穴
３、７、１３、１７  ＮＭＯＳトランジスタ
３Ａ  ＮＭＯＳトランジスタのソース電極接続穴
３Ｂ  ＮＭＯＳトランジスタのドレイン電極接続穴
３Ｃ  ＰＭＯＳトランジスタのゲート電極接続穴
４、１４  電流制限抵抗
５、１８  内部回路
５ａ  出力バッファ
１０  出力端子（外部接続端子）
１１ａ、３１ａ  ＶＤＤ電源端子
１１ｂ、３１ｂ  ＶＳＳ電源端子
１８ａ  入力バッファ
３０  入力端子（外部接続端子）
１００、１０１  半導体集積装置（半導体チップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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