(57)【要約】【課題】スイッチング素子における過大なサージ電流ストレスを回避するとともに、スイッチング素子の選択の自由度を高くする。【解決手段】ローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターし、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。【選択図】図１
2011015461.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子がブリッジ構成のスイッチング電源において、
ローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第１のモニター手段と、
該モニター手段により検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第１のデットタイム生成手段と、
を備えたことを特徴とする信号制御回路。
【請求項２】
前記第１のモニター手段が、所定の閾値と入力したローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ローサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第１のデットタイム生成手段に出力し、前記第１のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ハイサイド側のスイッチング素子にゲート信号を出力することを特徴とする請求項１に記載の信号制御回路。
【請求項３】
スイッチング素子がブリッジ構成のスイッチング電源において、
ハイサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第２のモニター手段と、
該モニター手段により検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第２のゲート信号出力タイミング生成手段と、
を備えたことを特徴とする信号制御回路。
【請求項４】
前記第２のモニター手段が、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第２のデットタイム生成手段に出力し、前記第２のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子にゲート信号を出力することを特徴とする請求項３に記載の信号制御回路。
【請求項５】
スイッチング素子がブリッジ構成のスイッチング電源において、
ハイサイド側のスイッチング素子におけるゲート−ソース間電圧およびローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第３のモニター手段と、
該モニター手段により検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成し、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第３のデットタイム生成手段と、
を備えたことを特徴とする信号制御回路。
【請求項６】
前記第３のモニター手段が、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧およびローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧あるいはローサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第３のデットタイム生成手段に出力し、前記第３のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子あるいはハイサイド側のスイッチング素子にゲート信号を出力することを特徴とする請求項５に記載の信号制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源に用いられる信号制御回路に関し、特に、スイッチング素子の過大なサージ電流ストレスを低減し、さらに、選択の自由度を高めることができる信号制御回路に関する。
【背景技術】
【０００２】
図９に、従来の技術の一例として複合電流共振ブリッジコンバーター回路におけるスイッチング素子の駆動ブロックを模式的に示す。この図に示すように、従来の複合電流共振ブリッジコンバーター回路におけるスイッチング素子の駆動ブロックは、主に、パルス生成器と、ドライブ部と、スイッチング素子Ｑ１とから構成されている。
【０００３】
この図に示すようなコンバーターは、入力電圧源からの入力電圧をハイサイドスイッチング素子およびローサイドスイッチング素子で交互にスイッチングすることにより、接続された共振コンデンサＣｒ、共振トランス、およびスイッチング素子両端容量の間に流れる電流を変化させてトランスの出力側に接続された整流回路および負荷に所望のエネルギーを伝達するものである。
【０００４】
ところが、この種の複合電流共振ブリッジコンバーター回路では、スイッチング素子Ｑ１、Ｑ２のＶｇｓの引抜きに相当の時間が要する場合において、スイッチング素子Ｑ１とＱ２の接続点電圧ＶＳが変化しているタイミングで、パルス生成器から次のゲートパルスが送出されてしまった場合に、図１０（３）、（７）、（１１）のタイミングでスイッチング素子に過大サージ電流ストレスが発生する。この問題は、ゲートのＯＦＦ時間を長くすることで対策可能だが、スイッチングの高周波化は難しくなってしまうという問題がある。
【０００５】
上記の問題に対して、図７および図８に示すように、全ての発振可能周波数および全てのインピーダンス条件に対しても駆動パルス幅過剰による過大サージ電流ストレスのないスイッチングを実現する技術が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に示された回路は、図７に示すように、高圧側パルス制限回路３００と、低圧側パルス制限回路３１０とが、いずれもＡＮＤ回路で構成されている。また、３２０は容量１２０とインピーダンス素子１３０とで構成されるスナバ回路における充電電流を検出するための充電電流検出回路であり、コンパレーター３３０と基準電圧源３４０とから構成されている。３５０は、スナバ回路における放電電流を検出するための放電電流検出回路であり、コンパレーター３６０、基準電圧源３７０、抵抗３８０およびツェナーダイオード３９０とから構成されている。
【０００７】
図８は図７に示した実施形態における各部の動作波形図である。図８において、（イ）は図７におけるａ点の電圧、（ロ）はｂ点の電圧、（ハ）はスイッチング素子２０の端子間電圧、（ニ）はスイッチング素子３０の端子間電圧、（ホ）はｃ点の電圧、（ヘ）はｄ点の電圧、（ト）はｅ点の電圧、（チ）はｆ点の電圧、（リ）はｇ点の電圧、（ヌ）は励磁インダクタンスである共振インダクタンス６０に流れる電流である。
【０００８】
スイッチング素子２０が導通していて、それが時刻ｔ１で開放される直前においては、入力電圧源２１０からスイッチング素子２０、共振コンデンサ４０、共振インダクタンス５０、共振インダクタンス６０とトランス７０の並列回路を通り入力電圧源２１０に戻る経路で共振電流が流れている。
【０００９】
時刻ｔ１でスイッチング素子２０が開放されると、共振電流は、共振コンデンサ４０から共振インダクタンス５０、共振インダクタンス６０（または共振インダクタンス６０とトランス７０の並列回路に分流しながら）、インピーダンス素子１３０、容量１２０を通って共振コンデンサに戻る経路と、共振コンデンサ４０から共振インダクタンス５０、共振インダクタンス６０（または共振インダクタンス６０とトランス７０の並列回路に分流しながら）、入力電圧源２１０、容量１１０、インピーダンス素子１２０を通って共振コンデンサ４０に戻る経路とを流れ、容量１１０の放電と容量１１０の充電とが行われる。このとき、ｈ点の電圧は電源電圧から次第に低下し、これはダイオード９０が順方向にバイアスされて導通するｔ３の時刻まで続く。
【００１０】
このｔ１からｔ３までの期間のｈ点の電位の低下に対応して、スイッチング素子２０およびスイッチング素子３０の端子間電圧は図８の（ハ）および（ニ）に示すようになる。また、このｔ１からｔ３の期間はインピーダンス素子１３０に容量１２０の放電電流が流れ、ｃ点には図８の（ホ）に示すような負電圧が発生している。
【００１１】
そこで、このｃ点の電位を、スナバ回路の放電電流検出回路３５０の中で、一方が適当なプラスの電位に固定された抵抗３８０とツェナーダイオード３９０の直列回路によって、正電位にレベルシフトしてコンパレーター３６０の非反転入力端子に接続し、同時にコンパレーター３６０の反転入力端子は適当な電位に設定された基準電圧源３７０に接続しておくことによって、ｅ点には図８の（ト）に示すような信号が発生する。
【００１２】
そこで、図８の（ロ）に示すｂ点の電位、すなわち、スイッチング素子３０のパルス駆動信号とｅ点の信号を低圧側パルス制限回路３１０のＡＮＤゲートに入力することによって、ｔ１からｔ３の期間にはスイッチング素子３０の駆動パルス出力は禁止され、ｇ点の電位は図８の（リ）のようになる。
【００１３】
このような動作によって、時刻ｔ１にスイッチング素子２０が開放された後、時刻ｔ２にパルス駆動回路１４０から図８の（ロ）に示すようなスイッチング素子３０を駆動する信号は出力されていても、図８の（ト）に示すｅ点の信号により該駆動信号は阻止されているためにスイッチング素子３０はオンにされず、ｈ点の電位が下がり、ダイオード９０が順バイアスされる時刻ｔ３になるまではスイッチング素子３０は導通されない。
【００１４】
次に、時刻ｔ３でダイオード９０が導通し同時にスイッチング素子３０が導通すると、回路には共振コンデンサ４０、共振インダクタンス５０、共振インダクタンス６０とトランス７０の並列回路、スイッチング素子３０を通って共振コンデンサ４０に戻る経路で電流が流れる。次に、ｔ３からｔ４の期間に前記電流は共振動作によって反転し、同じ経路を逆方向に流れる。
【００１５】
次に、時刻ｔ４でスイッチング素子３０が開放されると、共振電流は、共振コンデンサ４０からインピーダンス素子１２０、容量１１０、入力電圧源２１０、共振インダクタンス６０とトランス７０の並列回路、共振インダクタンス５０を通って、共振コンデンサに戻る経路と、共振コンデンサ４０から容量１２０、インピーダンス素子１３０、共振インダクタンス６０とトランス７０の並列回路、共振インダクタンス５０を通って共振コンデンサ４０に戻る経路とを流れるようになり、容量１２０の放電と容量１１０の充電とが行われる。これにより、ｈ点の電圧は次第に上昇し、これはダイオード８０が順方向にバイアスされて導通する時刻ｔ６まで続く。
【００１６】
また、このｔ４からｔ６までの期間のｈ点の電圧の上昇に対応して、スイッチング素子２およびスイッチング素子３の端子間電圧は図６の（ハ）および（ニ）に示すようになる。
【００１７】
また、このｔ４からｔ６の期間には、インピーダンス素子１３０に容量１２０の充電電流が流れ、ｃ点には図８の（ホ）に示すような正電圧が発生している。そこで、このｃ点の電位をスナバ回路の充電電流検出回路３２０の中のコンパレーター３３０の反転入力端子に接続し、同時にコンパレーター３３０の非反転入力端子は適当な電圧に設定された基準電圧源３４０に接続しておくことによって、コンパレーター３３０の出力ｄ点には図８の（ヘ）に示すような信号が発生する。
【００１８】
そこで、図８の（イ）に示すａ点の電位、すなわち、スイッチング素子２のパルス駆動信号とｄ点の信号とを、高圧側パルス制限回路３００のＡＮＤゲートに入力することによって、ｔ４からｔ６の期間にはスイッチング素子２０のパルス駆動信号が禁止され、ｆ点の電位は図８の（チ）に示すようになる。このような動作によって、時刻ｔ４にスイッチング素子３０が開放された後に、時刻ｔ５でパルス駆動回路１４０から図８の（イ）に示すようなスイッチング素子２０を駆動する信号は出力されているが、図８の（ヘ）に示すｄ点の信号により阻止されるため、ｈ点の電位が上昇してダイオード８０が順バイアスされる時刻ｔ６になるまでスイッチング素子２０は導通されない。
【００１９】
次に、時刻ｔ６でダイオード８０が導通し、同時にスイッチング素子２０が導通すると、回路には、共振コンデンサ４０、スイッチング素子２０、入力電圧源２１０、共振インダクタンス６０とトランス７０の並列回路、共振インダクタンス５０を通って共振コンデンサ４０に戻る経路で、電流が流れる。次に、ｔ６からｔ７の期間に、前記共振電流は共振動作によって反転し、同じ経路を逆方向に流れる。以後、ｔ１からｔ７の動作が繰り返されることとなる。
【００２０】
このようにして、パルス駆動回路１４０からスイッチング素子を導通させる駆動パルスが出力されても、容量１２０の充電電流あるいは放電電流が流れている期間中は当該スイッチング素子の導通を阻止し、容量１２０の充電あるいは放電が終了してダイオード８０あるいは９０がオン状態となりスイッチング素子の端子間電圧が充分に低下した後に、当該スイッチング素子を導通させることができる。したがって、発振周波数や負荷インピーダンスの大きさに関わらず、常に、スイッチング損失を非常に小さいものとすることができる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平０９−５６１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、上記の方法によって、複合電流共振ブリッジコンバーター回路を構成する素子のばらつきにより生じる、いわゆるデッドタイム（ＤＴ）のばらつきを自動的に調整することによって、スイッチング素子における過大なサージ電流ストレスを回避することは可能である。
【００２３】
つまり、図９のような一般的な駆動方式において、図１０のように、スイッチング素子Ｑ１、Ｑ２のＶｇｓの引抜きに相当の時間が要する場合において、Ｑ１とＱ２の接続点電圧ＶＳが変化しているタイミングで、パルス生成器から次のゲートパルスが送出されてしまった場合に、図１０（３）、（７）、（１１）タイミングでスイッチング素子に過大なサージ電流ストレスを与えることになる。
【００２４】
このような問題に対して、スイッチング素子Ｑ１のＯＦＦ時間を長くすることで対策を講じることも可能であるが、スイッチングの高周波化が困難になるという問題が生じる。
【００２５】
そこで、本発明は、上述の課題に鑑みてなされたものであり、スイッチング素子のＯＦＦ時間を確実に確保して、過大なサージ電流ストレスを回避するとともに、スイッチング素子の選択の自由度を高くすることができる信号制御回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明は、上記の課題を解決するために、以下の事項を提案している。
【００２７】
（１）本発明は、スイッチング素子がブリッジ構成のスイッチング電源において、ローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第１のモニター手段と、該モニター手段により検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第１のデットタイム生成手段と、を備えたことを特徴とする信号制御回路を提案している。
【００２８】
この発明によれば、ローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターし、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。つまり、ローサイド側のスイッチング素子におけるゲート−ソース間電圧と、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値とは相関関係を有するため、ローサイド側のスイッチング素子におけるゲート−ソース間電圧値をモニターすることにより、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値の変化状態を検出して、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値が安定したタイミングでハイサイドのスイッチング素子にゲート信号を出力することができる。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００２９】
（２）本発明は、（１）の信号制御回路について、前記第１のモニター手段が、所定の閾値と入力したローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ローサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第１のデットタイム生成手段に出力し、前記第１のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ハイサイド側のスイッチング素子にゲート信号を出力することを特徴とする信号制御回路を提案している。
【００３０】
この発明によれば、所定の閾値と入力したローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較し、ローサイド側のスイッチング素子におけるゲート−ソース間電圧が所定の閾値を下回ったときに、デットタイム生成手段により、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ハイサイド側のスイッチング素子にゲート信号を出力することができる。
【００３１】
（３）本発明は、スイッチング素子がブリッジ構成のスイッチング電源において、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第２のモニター手段と、該モニター手段により検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第２のゲート信号出力タイミング生成手段と、を備えたことを特徴とする信号制御回路を提案している。
【００３２】
この発明によれば、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターし、検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。つまり、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧と、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子との接続部の電圧値とは相関関係を有するため、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧値をモニターすることにより、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子との接続部の電圧値の変化状態を検出して、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子との接続部の電圧値が安定したタイミングでローサイドのスイッチング素子にゲート信号を出力することができる。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００３３】
（４）本発明は、（３）の信号制御回路について、前記第２のモニター手段が、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第２のデットタイム生成手段に出力し、前記第２のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子にゲート信号を出力することを特徴とする信号制御回路を提案している。  
【００３４】
この発明によれば、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較し、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧が所定の閾値を下回ったときに、デットタイム生成手段により、ハイサイド側のスイッチング素子とローハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子にゲート信号を出力することができる。
【００３５】
（５）本発明は、スイッチング素子がブリッジ構成のスイッチング電源において、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧およびローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターする第３のモニター手段と、該モニター手段により検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成し、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する第３のデットタイム生成手段と、を備えたことを特徴とする信号制御回路を提案している。
【００３６】
この発明によれば、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧およびローサイド側のスイッチング素子におけるゲート−ソース間電圧をモニターし、検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成し、ローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。つまり、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧とローサイド側のスイッチング素子におけるゲート−ソース間電圧とをモニターし、検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成し、ローサイド側のスイッチング素子におけるゲート−ソース間電圧により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成することにより、安定したタイミングでローサイド側のスイッチング素子あるいはハイサイド側のスイッチング素子にゲート信号を出力することができる。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００３７】
（６）本発明は、（５）の信号制御回路について、前記第３のモニター手段が、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧およびローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較する比較器を備え、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧あるいはローサイド側のスイッチング素子におけるゲート−ソース間電圧が前記所定の閾値を下回ったときに、信号を前記第３のデットタイム生成手段に出力し、前記第３のデットタイム生成手段が、前記ローサイド側のスイッチング素子と前記ハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子あるいはハイサイド側のスイッチング素子にゲート信号を出力することを特徴とする信号制御回路を提案している。
【００３８】
この発明によれば、所定の閾値と入力したハイサイド側のスイッチング素子におけるゲート−ソース間電圧あるいはローサイド側のスイッチング素子におけるゲート−ソース間電圧とを比較し、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧あるいはローサイド側のスイッチング素子におけるゲート−ソース間電圧が所定の閾値を下回ったときに、デットタイム生成手段により、ハイサイド側のスイッチング素子とローハイサイド側のスイッチング素子との接続部の電圧が変化する期間を避けるように所定時間遅延させて、ローサイド側のスイッチング素子あるいはハイサイド側のスイッチング素子にゲート信号を出力することができる。
【発明の効果】
【００３９】
従来、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子との接続部の電圧Ｖｓを直接検出するためには、高耐圧のコンデンサや大型の抵抗器が必要であったが、本発明によれば、ハイサイド側のスイッチング素子あるいはローサイド側のスイッチング素子の一方のゲート−ソース間電圧を検出すればよいことから、検出回路を小型で安価な部品により構成できるという効果がある。
【００４０】
さらに、小型の素子で検出回路を構成できるため、回路設計が容易になり、回路規模を小さくすることができるという効果がある。また、本発明によれば、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態に係るスイッチング電源の構成を模式的に示す図である。
【図２】第１の実施形態に係るスイッチング電源各部の波形図である。
【図３】第１の実施例に係るスイッチング電源の構成を示す図である。
【図４】第１の実施例に係るスイッチング電源各部の波形図である。
【図５】第２の実施例に係るスイッチング電源の構成を示す図である。
【図６】第３の実施例に係るスイッチング電源の構成を示す図である。
【図７】従来例に係るスイッチング電源の構成を示す図である。
【図８】従来例に係るスイッチング電源各部の動作波形を示す図である。
【図９】従来例に係るスイッチング素子の駆動ブロックを示す図である。
【図１０】従来例に係るゲート信号とスイッチング素子のゲート−ソース電圧との関係を示す図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４３】
＜第１の実施形態＞
図１および図２を用いて、本発明の第１の実施形態について説明する。
【００４４】
＜スイッチング電源のスイッチング素子の駆動ブロックの構成＞
図１に示すように、本実施形態に係るスイッチング電源のスイッチング素子の駆動ブロックは、パルス生成器１と、遅延器２ａ、２ｂと、デットタイム生成器３ａ、３ｂと、ドライバー部４ａ、４ｂと、Ｖｇｓモニター部５ａ、５ｂと、スイッチング素子７、８とから構成されている。
【００４５】
パルス生成器１は、スイッチング素子７、８のゲートに供給するドライブパルスを発生する。遅延器２ａ、２ｂは、後述するＶｇｓモニター部５ａ、５ｂにおけるＶｇｓ電圧に応じて、遅延時間を発生する。デットタイム生成器３ａ、３ｂは、デットタイムを生成する。
【００４６】
なお、遅延器２ａとデットタイム生成器３ａとによって、デットタイム生成部１００が構成され、遅延器２ｂとデットタイム生成器３ｂとによって、デットタイム生成部２００が構成され、ともに、遅延器２ａ、２ｂが生成した遅延時間に基づいて、駆動パルスをドライバー部４ａ、４ｂに出力するデットタイムを生成する。
【００４７】
ドライバー部４ａ、４ｂは、デットタイム生成部１００、２００から入力したパルス信号を増幅して、スイッチング素子７、８にゲート信号を供給する。
【００４８】
Ｖｇｓモニター部５ａ、５ｂは、スイッチング素子７、８のゲート−ソース電圧（Ｖｇｓ１、Ｖｇｓ２）をモニターし、Ｖｇｓ１またはＶｇｓ２が低下して、スイッチング素子７または８がＯＦＦ状態になったことを検出するまでの間、デットタイム生成部１００、２００をコントロールして、スイッチング素子７、８への駆動パルスの出力を遅延させる。
【００４９】
スイッチング素子７、８は、例えば、ＭＯＳ−ＦＥＴであり、ハイサイド側のドライブ回路あるいはローサイド側のドライブ回路から供給されるゲート信号に基づいて、交互に、オン／オフ動作を行う。
【００５０】
次に、図２の波形図を用いて、各部の動作タイミングを説明する。
【００５１】
まず、パルス生成器１が、図２（図中のパルス生成器出力）に示すようなパルス信号を生成し、遅延器２ａ、２ｂに出力する。このとき、遅延器２ａ、２ｂは、図２（図中の遅延器２ａ、２ｂ出力）に示すようなパルス信号を出力する。また、スイッチング素子７、８のＶｇｓは、図２（図中、Ｖｇｓ１、Ｖｇｓ２）に示すような電圧波形となっている。
【００５２】
すなわち、パルス生成器から次のパルス信号が出力されたタイミング（１）、（５）、（９）では、まだ他方のＶｇｓに電圧が残っており、ハイサイド側スイッチング素子とローサイド側スイッチング素子８の接続点Ｖｓの変化は発生していない。そこで、Ｖｇｓモニター部５ａは、この状態をモニターし、デットタイム生成部１００を作動させ、次のスイッチング素子８のＯＮのタイミングを（３）、（７）、（１１）まで遅延して、ハイサイド側スイッチング素子７とローサイド側スイッチング素子８の接続部の電圧Ｖｓが変化する期間にスイッチング素子がＯＮする事を避けることができる。
【００５３】
一般に、スイッチのＯＦＦ時間確保のために、ドライバーの駆動能力を高めて、Ｖｇｓ のＯＮ／ＯＦＦを速める方法があるが、実装面積が不足している、あるいは、配線長による寄生インダクタンスが無視できないなどの理由により、回路構成上、大規模なドライバー回路が作成できない場合や、急峻なＶｇｓのＯＮ／ＯＦＦによりゲート発振が生ずる、または、ターンＯＮ／ＯＦＦ時の急峻なドレイン電流ｄｉ／ｄｔによりノイズが増大する等の問題がある。
【００５４】
また、ドライバー駆動能力をある程度想定した回路においても、想定を超えたスイッチング素子を使用した場合、相対的に、ドライバーの駆動能力が不足するという問題が生じる。
【００５５】
しかしながら、本実施形態によれば、スイッチング素子のＯＦＦ時間を確実に確保できる構成としたことから、ドライバーの駆動能力が高くなくても、スイッチング素子に依存せず、安定的な動作が期待でき、スイッチング素子の選択の自由度が高くできる。さらに、ドライバー回路の実装面積を小さくすることができ、従来、問題であったゲートの発振やノイズの増加等の弊害も発生しない。また、スイッチング周波数を高くすることも期待できる。
【００５６】
＜実施例１＞
図３および図４を用いて、本発明の第１の実施例について、説明する。
【００５７】
本実施例に係るスイッチング電源は、図３に示すように、パルス生成器１と、デットタイム生成部１００、２００と、ドライバー部４ａ、４ｂと、Ｖｇｓモニター部５ａ、５ｂと、レベルシフト回路６と、ハイサイド側のスイッチング素子７と、ローサイド側のスイッチング素子８とから構成されている。なお、主たる構成は、第１の実施形態と同様であるため、以下、第１の実施形態とは、異なる構成についてのみ、詳細に説明する。
【００５８】
なお、本実施例は、第１の実施形態における回路ブロックをハーフブリッジ型ＬＬＣ方式の電源に適用した場合を示している。つまり、図３に示すように、ローサイド側のスイッチング素子８のＶｇｓ１のＯＦＦをＶｇｓモニター部５ｂが検出した後、ハイサイド側のスイッチング素子７がＯＮするように、構成されている。なお、ローサイド側のスイッチング素子をＯＮするタイミングについても、同様に、行われる。
【００５９】
ここで、レベルシフト回路６は、ハイサイド側のスイッチング素子７を的確に駆動するため、デットタイム生成器３ａから入力したパルス信号を所定のＤＣ電圧に上乗せして、パルス信号のレベルをシフトする。
【００６０】
次に、図４の波形図を参照して、本実施例の特色について説明する。
まず、従来の回路では、図４下部に示す（３）、（７）、（１１）のタイミングでＶｓの急速な変化とコンデンサＣ１およびコンデンサＣ２の放電によるスパイク電流により、スイッチング素子および制御回路にストレスが掛かることがあった。
【００６１】
しかしながら、本実施例の構成によれば、ハイサイド側のスイッチング素子７あるいはローサイド側のスイッチング素子８の一方が、ＯＮ状態となる前に、ハイサイド側スイッチング素子７とローサイド側スイッチング素子８との接続部の電圧Ｖｓの変化が終了しているために、従来のように過大なサージ電流ストレスが掛かることを防止できる。
【００６２】
したがって、本実施形態によれば、ハイサイド側およびローサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓをモニターし、検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓにより、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成し、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓにより、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００６３】
＜実施例２＞
図５を用いて、本発明の第２の実施例について、説明する。
【００６４】
本実施例に係るスイッチング電源は、図５に示すように、パルス生成器１と、デットタイム生成部２００と、ドライバー部４ａ、４ｂと、Ｖｇｓモニター部５ａと、レベルシフト回路６と、ハイサイド側のスイッチング素子７と、ローサイド側のスイッチング素子８とから構成されている。なお、主たる構成は、第１の実施形態と同様であるため、以下、第１の実施形態とは、異なる構成についてのみ、詳細に説明する。
【００６５】
本実施例は、第１の実施形態における回路ブロックをハーフブリッジ型ＬＬＣ方式の電源のローサイド側のスイッチング素子８のＶｇｓ１のみに適用した例を示している。
【００６６】
本実施例では、ハイサイド側の回路が、ローサイド側の回路に比べて、レベルシフト回路６が必要な分、複雑であり、さらに、Ｖｓ電位がスイッチングされているため、ローサイド側をコントロールする場合に比べて、不安定な動作となる可能性があるが、本実施例の構成でもハイサイド側の回路の保護を行うことは可能である。また、Ｖｇｓモニター部５ａは、ＧＮＤ電位側で、かつ、低電圧な回路であるため、低コストで回路を構成することができる。
【００６７】
つまり、本実施例によれば、ローサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓ１をモニターし、検出したローサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓ１により、ハイサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。つまり、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子との接続部の電圧値Ｖｓと一定の相関関係にあるローサイド側のスイッチング素子におけるゲート−ソース間電圧値Ｖｇｓ１をモニターすることにより、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値Ｖｓの変化状態を検出して、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値Ｖｓが安定したタイミングでハイサイドのスイッチング素子にゲート信号を出力することができる。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００６８】
＜実施例３＞
図６を用いて、本発明の第３の実施例について、説明する。
【００６９】
本実施例に係るスイッチング電源は、図６に示すように、パルス生成器１と、デットタイム生成部１００と、ドライバー部４ａ、４ｂと、Ｖｇｓモニター部５ｂと、レベルシフト回路６と、ハイサイド側のスイッチング素子７と、ローサイド側のスイッチング素子８とから構成されている。なお、主たる構成は、第１の実施形態と同様であるため、以下、第１の実施形態とは、異なる構成についてのみ、詳細に説明する。
【００７０】
本実施例は、第１の実施形態における回路ブロックをハーフブリッジ型ＬＬＣ方式の電源のハイサイド側のスイッチング素子９のＶｇｓ２のみに適用した例を示している。この場合、ローサイド側の回路の保護が可能となる。
【００７１】
つまり、本実施例によれば、ハイサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓ２をモニターし、検出したハイサイド側のスイッチング素子におけるゲート−ソース間電圧Ｖｇｓ２により、ローサイドのスイッチング素子にゲート信号を出力するタイミングを生成する。つまり、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値Ｖｓと一定の相関関係にあるハイサイド側のスイッチング素子におけるゲート−ソース間電圧値Ｖｇｓ２をモニターすることにより、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値Ｖｓの変化状態を検出して、ローサイド側のスイッチング素子とハイサイド側のスイッチング素子との接続部の電圧値Ｖｓが安定したタイミングでローサイドのスイッチング素子にゲート信号を出力することができる。これにより、スイッチング素子に過大なサージ電流ストレスをかけることが回避できる。
【００７２】
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００７３】
１・・・パルス生成器
２ａ、２ｂ・・・遅延器
３ａ、３ｂ・・・デットタイム生成器
４ａ、４ｂ・・・ドライブ回路
５ａ、５ｂ・・・Ｖｇｓモニター部
６・・・レベルシフト回路
７・・・ハイサイド側のスイッチング素子、
８・・・ローサイド側のスイッチング素子、
９・・・トランス、
１００、２００・・・デットタイム生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011015461.tif 000009
【図８】
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【図９】
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【図１０】
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