(57)【要約】【課題】できるかぎり低コストの製造プロセスを用い、高良品率でＩＥ効果が大きくオン電圧が低く、局所的な電界集中を抑制して高耐圧化することができる半導体装置の提供。【解決手段】ｎ型シリコン半導体基板１の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かってｎ型エミッタ領域４とｐ型ベース層２との積層を有するリング状の突起状半導体領域５を有し、該突起状半導体領域５が、前記直交する格子状線パターンに囲まれる領域の５０％未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域５以外の領域は前記ｐ型ベース層２より深い位置に達する凹部が設けられ、前記突起状半導体領域５の外周側の凹部側壁にはゲート絶縁膜６を介してゲート電極７を備える半導体装置とする。【選択図】        図１２
2011176249.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かって第１導電型エミッタ領域と第２導電型ベース層との積層を有するリング状の突起状半導体領域を有し、該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の５０％未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域以外の領域は前記第２導電型ベース領域より深い位置に達する凹部が設けられ、前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備えることを特徴とする半導体装置。
【請求項２】
前記突起状半導体領域の内周側の凹部側壁には、該側壁に沿って高濃度第２導電型コンタクト層が設けられ、エミッタ電極が該高濃度第２導電型コンタクト層と第１導電型エミッタ領域とに接触していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記活性領域を取りまく外周には環状の耐圧領域を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
第１導電型半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで円形、長円形のリング状、多角形またはストライプ状の表面と、該表面側から下層に向かって第１導電型エミッタ領域と第２導電型ベース層との積層を有する突起状半導体領域を有し、前記活性領域内の前記突起状半導体領域以外の領域は前記第２導電型ベース領域より深い位置に達する凹部が設けられ、前記突起状半導体領域を囲む凹部側壁にはゲート絶縁膜を介してゲート電極を備え、前記突起状半導体領域の表面にエミッタ電極が接触し、かつ前記凹部でゲート絶縁膜上にエミッタ電極を備えることを特徴とする半導体装置。
【請求項５】
前記ゲート電極と、前記凹部のゲート絶縁膜上のエミッタ電極が分離して形成したポリシリコン膜であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくはＩＧＢＴなどのＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチとしての性能のことである。
【０００３】
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間にはトレードオフ関係が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。このトレードオフ関係にある特性等を限界まで向上させるためには、電圧保持時に局所的に生じる電界集中を防ぐ構造など、素子の構造設計面での工夫が必要である。
【０００４】
また、ＩＧＢＴの性能を表す、もう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフ関係がある。すなわち、一般的には、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きくなる。このターンオフ損失を小さくしようとすると、オン電圧が高くなる。このトレードオフ関係を改善することによってもＩＧＢＴの性能の向上を図ることができる。
【０００５】
前述のトレードオフ関係にある特性等をベストな相互関係にするには、アノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ｎ−ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ｎ−ドリフト層内の平均キャリア濃度が高くなるようにすればよい。カソード側のキャリア濃度を上げるメカニズムは、ＩＥ効果（電子注入促進効果）と呼ばれている。
【０００６】
ＩＥ効果の大きいカソード構造として、プレーナゲート構造であって、ｐ型ベース層を囲むように高濃度ｎ＋層を挿入したＨｉＧＴ（ハイ  コンダクティビティ  ＩＧＢＴ）構造などが提案されている（たとえば、特許文献１、特許文献２参照）。また、トレンチゲート構造であって、隣り合うトレンチ間のメサ部のｐ型ベース層の下側に、ｎ−ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ（キャリア  ストアード  トレンチ  ゲート  バイポーラ  トランジスタ）構造や、ＩＥＧＴ（インジェクション  エンハンスメント  ゲート  トランジスタ）構造などが提案されている（たとえば、特許文献３、非特許文献１参照）。一般に、トレンチゲート構造におけるＩＥ効果の方が前述のプレーナゲート構造におけるＩＥ効果よりも大きく表れ易い。
【０００７】
ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）領域部分を減らして、ｐｉｎダイオード領域を増やすことが有効である。これまで提案されたＩＥ効果を有する構造は、ｐｉｎダイオード領域の比率を増やすと同時に、さらにｎ＋／ｎ−接合の順バイアスによるカソード側キャリア濃度の増加も実現されている。
【０００８】
ところで、トレンチゲート構造のＩＧＢＴにおいてもｐｎｐ−ＢＪＴ領域部分の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域部分の比率を減らすには、たとえば、一部トレンチ間のメサ部のｐ型ベース層を電気的にフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらの構造は、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ＋／ｎ−接合の順バイアスが強くなるためと考えられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】特開平８−３１６４７９号公報
【非特許文献１】アイ．  オームラ（Ｉ．  Ｏｍｕｒａ）、他３名、「キャリア  インジェクション  エンハンスメント  エフェクト  オブ  ハイ  ボルテージ  ＭＯＳ  デバイシズ  −デバイス  フィジックス  アンド  デザイン  コンセプト（Ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ  ｅｎｈａｎｃｅｍｅｎｔ  ｅｆｆｅｃｔ  ｏｆ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ＭＯＳ  ｄｅｖｉｃｅｓ  −Ｄｅｖｉｃｅ  ｐｈｙｓｉｃｓ  ａｎｄ  ｄｅｓｉｇｎ  ｃｏｎｃｅｐｔ）」、ＩＳＰＳＤ’９７、ｐ．２１７−２２０
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述のトレンチゲート構造において、隣り合うトレンチ間のメサ部のｐ型ベース層の下側に、ｎ−ドリフト層よりも高濃度のｎ＋層を挿入する前述のＣＳＴＢＴ構造やＩＥＧＴ構造のようにトレンチゲート構造を利用したものでは、エミッタ側偏重のキャリア分布が得られており、特性もかなり向上するが、それでも、まだ、さらなる特性改善の余地はある。つまり、ＩＧＢＴのオン電圧をさらに下げるには、オン状態のエミッタ側キャリア濃度をさらに上げることが効果的であり、このエミッタ側キャリア濃度を上げてＩＥ効果を大きくする余地はまだ残されている。
【００１１】
また、従来のトレンチゲート構造はプレーナゲート構造に比べて製造プロセスが長く複雑であり、良品率もプレーナゲート構造に比べると低く、製品コストは高くなる傾向がある。さらなる特性向上のためによりいっそうのセル構造の微細化を進めようとすると、製造コストは上昇する一方である。さらにまた、従来のトレンチゲート構造のＩＧＢＴには、トレンチ底部に電界が集中しやすくアバランシェ降伏を起こし易いため、一般的に耐圧が低下しやすいという問題もある。
【００１２】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、できるかぎり低コストの製造プロセスを用い、高良品率でＩＥ効果が大きくオン電圧が低く、電圧保持時には局所的な電界集中を抑制して高耐圧化することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、第１導電型半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かって第１導電型エミッタ領域と第２導電型ベース層との積層を有するリング状の突起状半導体領域を有し、該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の５０％未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域以外の領域は前記第２導電型ベース層より深い位置に達する凹部が設けられ、前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備える半導体装置とすることにより、前記本発明の目的が達成される。
【００１４】
また、前記突起状半導体領域の内周側の凹部側壁には、該側壁に沿って高濃度第２導電型コンタクト層が設けられ、エミッタ電極が該高濃度第２導電型コンタクト層と第１導電型エミッタ領域とに接触することが好ましい。
【００１５】
また、前記活性領域を取りまく外周には環状の耐圧領域を備えることが望ましい。
また、第１導電型半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで円形、長円形のリング状、多角形またはストライプ状の表面と、該表面側から下層に向かって第１導電型エミッタ領域と第２導電型ベース層との積層を有する突起状半導体領域を有し、前記活性領域内の前記突起状半導体領域以外の領域は前記第２導電型ベース領域より深い位置に達する凹部が設けられ、前記突起状半導体領域を囲む凹部側壁にはゲート絶縁膜を介してゲート電極を備え、前記突起状半導体領域の表面にエミッタ電極が接触し、かつ前記凹部でゲート絶縁膜上にエミッタ電極を備える構成としてもよい。
【発明の効果】
【００１６】
本発明によれば、できるかぎり低コストの製造プロセスを用い、高良品率でＩＥ効果が大きくオン電圧が低く、局所的な電界集中を抑制して高耐圧化することのできる半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）。
【図２】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）。
【図３】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図（ａ）と要部平面図（ｂ）である（その３）。
【図４】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴのユニットセルの配置パターンを示す半導体基板の要部平面図である。
【図５】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）。
【図６】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）。
【図７】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その６）。
【図８】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その７）。
【図９】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その８）。
【図１０】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その９）。
【図１１】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１０）。
【図１２】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１１）。
【図１３】本発明の実施例１にかかる１２００Ｖ−ＦＳ−ＩＧＢＴと従来の１２００Ｖ−ＦＳ−ＩＧＢＴのターンオフ損失とオン電圧間のトレードオフ特性比較図である。
【図１４】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その１）。
【図１５】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その２）。
【図１６】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その３）。
【図１７】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その４）。
【図１８】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴの製造工程を示す半導体基板の要部断面図である（その５）。
【図１９】本発明の実施例２にかかる１２００Ｖ−ＦＳ−ＩＧＢＴと従来の１２００Ｖ−ＦＳ−ＩＧＢＴのターンオフ特性を示した波形図である。
【発明を実施するための形態】
【００１８】
以下、本発明の半導体装置およびその製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１９】
図１〜図１２は、実施例１にかかる定格１２００Ｖ耐圧のＦＳ−ＩＧＢＴの構造および製造方法を説明するための主要な製造工程を示すシリコン半導体基板の断面図および平面図である。以下、図１〜図１２を参照して実施例１にかかるＦＳ−ＩＧＢＴの構造および製造方法について説明する。抵抗率が５０Ωｃｍで、主面が（１００）面のｎ型ＦＺシリコン半導体基板（以降半導体基板または単に基板と略記する）１を材料とする。まず、半導体基板の主面にスクリーン酸化膜となる５００オングストローム（Å）の熱酸化膜３を成長させ、一方の主面にドーズ量４×１０１３ｃｍ−２のボロンイオンを１５０ｋｅＶの加速エネルギーで注入して、ｐ型ベース層２を形成する（図１）。次に、ドーズ量５×１０１５ｃｍ−２の砒素イオンを１２０ｋｅＶの加速エネルギーで注入し、ｎ型エミッタ領域４を形成する。その後、９００℃において２０分アニールし、イオン注入による結晶欠陥を回復する（図２）。ｎ型エミッタ領域４を形成した半導体基板面に、パターニングにより、２．５μｍ幅のリング状レジスト膜１５パターンを一定ピッチで繰り返し複数個形成する（図３、４）。各リング状レジスト膜間のピッチは２０μｍとする。このリング状レジスト膜パターンをマスクとして酸化膜ドライエッチャーで５００オングストローム（Å）の厚さの前記熱酸化膜３を除去した後、さらにプラズマエッチャーでシリコン半導体基板１を表面から１．５μｍエッチングして掘り下げる（図５）。さらに、前記リング状レジスト膜パターンおよびスクリーン酸化膜３を除去する。このレジスト膜でマスクされた部分はリング状の突起状半導体領域５となって残る。半導体基板の上面から見るとリング状の突起状半導体領域５が、上下左右等間隔に複数配列された表面凹凸構造ができる（図４）。
【００２０】
熱酸化により１０００オングストローム（Å）の厚さのゲート酸化膜６を成長させ、その上に３０００オングストローム（Å）の厚さのポリシリコン膜７を成長させる（図６）。ＣＭＰ（化学的機械的研磨装置）により、前記突起状半導体領域５上の前記ポリシリコン膜７を研磨して除去する。シリコンと酸化膜の研磨レート比（選択比）は１００：１程度であるので、突起状半導体領域５上のポリシリコン膜７が研磨される際には、その下のゲート酸化膜６が研磨ストッパとして機能する。この研磨によりゲート電極となるポリシリコン膜７の研磨面である上端面と突起状半導体領域５表面のゲート酸化膜６表面とがセルフアラインして面一になると同時に、１．５μｍの突起状半導体領域５の段差が１．２μｍに低減される（図７）。
【００２１】
パターニングおよびＲＩＥ（反応性イオンエッチング）エッチャによるエッチングにより、リング状の突起状半導体領域５中心部の凹み部のポリシリコンを厚さ３０００オングストローム分掘り下げる。リング状の突起状半導体領域５の内周側壁下部にはポリシリコンサイドウォール７が残る（図８）。レジスト膜除去後、層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜８をＣＶＤ法により厚さ１．１μｍ堆積させる。リング状の突起状半導体領域５の中心部の凹み部は前記ＢＰＳＧ膜８で埋め込まれる（図９）。レジスト膜パターンを形成した後、ドライエッチャーによりＢＰＳＧ膜８をエッチングする。リング状の突起状半導体領域５の上面のレジストで覆われていない部分においてはＢＰＳＧ膜８およびゲート酸化膜６が完全に除去されてシリコン面が露出する。一方ＢＰＳＧ膜８で埋め込まれたリング状の突起状半導体領域５の中心部の凹み部はＢＰＳＧ膜８が残り、シリコン面が露出しない（図１０）。図１０以降の図面では、ＢＰＳＧ膜８およびゲート酸化膜６を区別せず、ＢＰＳＧ膜８として表されている。
【００２２】
ＢＰＳＧ膜８をマスクとして、ドーズ量３×１０１５ｃｍ−２のボロンイオンを４５ｋｅＶの加速エネルギーで注入し熱処理することでリング状の突起状半導体領域５に高濃度ｐ型コンタクト領域１０を形成し、コンタクト抵抗の低減とラッチアップ耐量の向上を図る（図１１）。リング状の突起状半導体領域５中心部の凹み部にはＢＰＳＧ膜８が残っているために、この凹部下側のシリコン面にはボロンイオンが注入されない。
【００２３】
スパッタによりＡｌ−Ｓｉ表面電極１１を成長し、パターニング・エッチングにより、エミッタ電極１１、アルミニウムゲート電極（図示せず）、および耐圧領域の電極構造（図示せず）を形成する。裏面シリコンをグラインドにより除去し、ウエハ厚を１１０μｍとする。裏面にリンイオンおよびボロンイオンを注入し、それぞれｎ型ＦＳ層１２およびｐ型コレクタ層１３を形成する。表面側に表面保護膜としてポリイミドをスピンコートし、パターニング・エッチングによりＡｌ−Ｓｉ膜からなる電極パッド構造（図示せず）を露出させる。最後に裏面にアルミニウム−チタン−ニッケル−金の４層金属膜構造のコレクタ電極１４をスパッタにより形成し、ウエハプロセスが完了する  （図１２）。ウエハをチップのサイズにカットすることで、１２００Ｖ−ＦＳ−ＩＧＢＴのチップが完成する。
【００２４】
以上説明した製造方法ではフォト・エッチング回数合計５回でウエハ工程が終了する。ゲートをエミッタに対して正電位にすると、ゲート酸化膜６に接する突起状ｐ型ベース層２の側面に電子が誘起されてチャネル９が形成される。またゲート酸化膜６に接するｎ型シリコン層（シリコン半導体基板１）表面には電子蓄積層（図示せず）が形成される。電子はエミッタ電極１１−ｎ型エミッタ領域４−チャネル９を通りｎ型シリコン層（シリコン半導体基板１）に入ると電界により裏面に向けて移動し、ｎ型ＦＳ層１２を経てｐ型コレクタ層１３に注入され、ｐ型コレクタ層１３内では拡散によって裏面コレクタ電極１４まで移動する。ｎ型ＦＳ層１２／ｐ型コレクタ層１３間の接合近傍に電子が到達するとｎ型ＦＳ層１２側の電位が下がって接合が順バイアスされるためにホールがコレクタより注入されて、ｎ型ＦＳ層１２−ｎ型シリコン層１中を表面に向かって移動して突起状ｐ型ベース層２に入り、そこからエミッタ電極１１に抜ける。電子およびホールの双方のキャリアが注入されるために、ｎ型シリコン層１内部は高注入状態となり、導電度変調が生じて電気抵抗が減少する。
【００２５】
本実施例において、上面から見たｐ型ベース層の面積の比率は、主電流の流れる活性領域の面積に対して、４．１２％と非常に小さく、ＩＥ効果が大きい。ｐ型ベース層の、主電流の流れる活性領域に対する面積比率は、図４に破線で示すユニットセル面積に対するリング状半導体領域の面積の比率から求められる。この面積比率が５０％未満であれば、ＩＥ効果作用によるオン電圧低減効果が得られる。図１３に本実施例による１２００Ｖ−ＦＳ−ＩＧＢＴのオン電圧−ターンオフ損失トレードオフ特性を従来のトレンチゲート型ＩＧＢＴと比較して示す（横軸はオン電圧、縦軸はターンオフ損失）。従来のトレンチゲート型１２００Ｖ−ＦＳ−ＩＧＢＴに比べて、本実施例のトレンチゲートＩＧＢＴでは、表面側キャリア量が多いためにトレードオフ特性が向上しており、同じ電流密度１５０Ａ／ｃｍ−２で比較するとオン電圧が０．３Ｖ低減されていることが分かる。
【００２６】
なお、本実施例では、突起状半導体領域を円形としたが、４角形、６角形及び８角形等の多角形としてよく、直交する格子状線パターンの交差点に相当する位置に突起状半導体領域を形成したが、ハニカム状に突起状半導体領域を配置してもよい。
【実施例２】
【００２７】
図１４〜図１８は、実施例２にかかる定格１２００Ｖ耐圧のＦＳ−ＩＧＢＴの構造および製造方法を説明するための主要な製造工程を示すシリコン半導体基板の断面図である。以下、図１４〜図１８を参照して実施例２にかかるＦＳ−ＩＧＢＴの構造および製造方法を説明する。なお、実施例１と同じ工程については、実施例１の図を用いて説明する。
【００２８】
抵抗率が５０Ωｃｍで、主面が（１００）面のｎ型ＦＺシリコン半導体基板（以降半導体基板または単に基板と略記する）１を材料とする。まず、半導体基板の主面にスクリーン酸化膜となる３５０オングストローム（Å）の熱酸化膜３を成長させ、一方の主面にドーズ量４×１０１３ｃｍ−２のボロンイオンを１５０ｋｅＶの加速エネルギーで注入して、ｐ型ベース層２を形成する（図１）。次に、ドーズ量５×１０１５ｃｍ−２の砒素イオンを８０ｋｅＶの加速エネルギーで注入し、ｎ型エミッタ領域４を形成する。その後、１０００℃において９０分アニールし、イオン注入による結晶欠陥を回復する（図２）。ここまでの工程は、実施例１と同じである。
【００２９】
ｎ型エミッタ領域４を形成した半導体基板面に、パターニングにより、２μｍ幅のストライプ状レジスト膜１５ａを一定ピッチで繰り返し複数個形成する。各ストライプ状レジスト膜１５ａ間のピッチは３０μｍとする（図１４（ａ））。このストライプ状レジスト膜１５ａをマスクとしてふっ酸により３５０オングストローム（Å）の厚さの前記熱酸化膜３を除去した後、ストライプ状レジスト膜１５ａを除去し、異方性ドライエッチャーによりシリコン半導体基板１を表面から０．３μｍエッチングして掘り下げる(図１４（ａ）)。エッチングされた領域は、ｎ型エミッタ領域４が完全に除去され、ｐ型ベース層２が露出する 凹凸部１６が形成される(図１４（ｂ）) 。さらに、スクリーン酸化膜３を除去する（図１４（ｂ））。次に、パターニングにより、凹凸部１６を覆うように９μｍ幅のストライプ状レジスト膜１５ｂを３０μｍピッチで繰り返し複数個形成する。次に、プラズマエッチャーでシリコン半導体基板１を表面から等方的に１．５μｍエッチングする。上面から見ると幅７μｍのストライプ状の突起状半導体領域５ａが、等間隔にいくつも存在する構造ができる(図１５（ｂ）)。さらに、前記ストライプ状レジスト膜１５ｂを除去する。このレジスト膜１５ｂでマスクされた部分はストライプ状の突起状半導体領域５ａとなって残る。熱酸化により１０００オングストローム（Å）の厚さのゲート酸化膜６を成長させ、その上に３０００オングストローム（Å）の厚さのポリシリコン膜７を成長させる（図１６（ａ））。
【００３０】
パターニングおよびプラズマエッチャーによるエッチングにより、凹凸部１６と非突起部１７の２箇所の計３箇所のポリシリコン膜７をストライプ状に除去する。ポリシリコン膜７は、突起状半導体領域５ａの側壁の２箇所のポリシリコン膜７ａと非突起部１７のポリシリコン膜７ｂに分離される（図１６（ａ））。層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜８をＣＶＤ法により厚さ１．１μｍ堆積させる。レジスト膜パターンを形成した後、ドライエッチャーによりＢＰＳＧ膜８をエッチングする。ストライプ状の突起状半導体領域５の上面とポリシリコン膜７ｂのレジストで覆われていない部分においてはＢＰＳＧ膜８が完全に除去される（図１７（ａ））。ＢＰＳＧ膜８をマスクとして、ドーズ量３×１０１５ｃｍ−２のボロンイオンを４５ｋｅＶの加速エネルギーで注入し熱処理することでストライプ状の突起状半導体領域５に高濃度ｐ型コンタクト領域１０を形成し、コンタクト抵抗の低減とラッチアップ耐量の向上を図る（図１７（ｂ））。ＢＰＳＧ膜８が残っている部分にはボロンイオンが注入されない。
スパッタによりＡｌ−Ｓｉ表面電極１１を成長し、パターニング・エッチングにより、図示しないエミッタ電極１１、アルミニウムゲート電極（図示せず）、および耐圧領域の電極構造（図示せず）を形成する。裏面シリコンをグラインドにより除去し、ウエハ厚を１１０μｍとする。裏面にリンイオンおよびボロンイオンを注入し、それぞれｎ型ＦＳ層１２およびｐ型コレクタ層１３を形成する。表面側に表面保護膜としてポリイミド（図示せず）をスピンコートし、パターニング・エッチングによりＡｌ−Ｓｉ膜からなる電極パッド構造（図示せず）を露出させる。最後に裏面にアルミニウム−チタン−ニッケル−金の４層金属膜構造のコレクタ電極１４をスパッタにより形成し、ウエハプロセスが完了する  （図１８）。ウエハをチップのサイズにカットすることで、１２００Ｖ−ＦＳ−ＩＧＢＴのチップが完成する。
【００３１】
以上説明した製造方法ではフォト・エッチング回数合計６回でウエハ工程が終了する。
ゲートをエミッタに対して正電位にすると、ゲート酸化膜６に接する突起状ｐ型ベース層２の側面に電子が誘起されてチャネル９が形成される。またゲート酸化膜６に接するｎ型シリコン層（シリコン半導体基板１）表面には電子蓄積層（図示せず）が形成される。電子はエミッタ電極１１−ｎ型エミッタ領域４−チャネル９を通りｎ型シリコン層（シリコン半導体基板１）に入ると電界により裏面に向けて移動し、ｎ型ＦＳ層１２を経てｐ型コレクタ層１３に注入され、ｐ型コレクタ層１３内では拡散によって裏面コレクタ電極１４まで移動する。ｎ型ＦＳ層１２／ｐ型コレクタ層１３間の接合近傍に電子が到達するとｎ型ＦＳ層１２側の電位が下がって接合が順バイアスされるためにホールがコレクタより注入されて、ｎ型ＦＳ層１２−ｎ型シリコン層１中を表面に向かって移動して突起状ｐ型ベース層２に入り、そこからエミッタ電極１１に抜ける。電子およびホールの双方のキャリアが注入されるために、ｎ型シリコン層１内部は高注入状態となり、導電度変調が生じて電気抵抗が減少する。
【００３２】
本実施例においては分離されたポリシリコン膜７ｂがエミッタ電極１１に接続されているため、ゲート−コレクタ間容量が低減されている。図１９に本実施例による１２００Ｖ−ＦＳ−ＩＧＢＴのターンオフ波形を示す（横軸は時間、縦軸は電圧変化率(ｄＶ／ｄｔ)とコレクタ電流）。従来のトレンチゲート型１２００Ｖ−ＦＳ−ＩＧＢＴに比べてゲート−コレクタ間容量が低減されておりスイッチング動作が高速であるため、ターンオフ時の電圧変化率（ｄＶ／ｄｔ）が向上しており、単位電流あたりのターンオフ損失が９１μＪ／Ａから８０μＪ／Ａに低減されている。
【符号の説明】
【００３３】
１、              ：シリコン半導体基板、ｎ型シリコン層
２、              ：ｐ型ベース層
３、              ：熱酸化膜
４、              ：ｎ型エミッタ領域
５、５ａ、              ：突起状半導体領域
６、              ：ゲート酸化膜
７、              ：ポリシリコン層、ゲート電極
７ａ，７ｂ、      :ポリシリコン膜
８、              ：ＢＰＳＧ膜
９、              ：チャネル
１０、            ：高濃度ｐ型コンタクト領域
１１、            ：Ａｌ−Ｓｉ表面電極、エミッタ電極
１２、            ：ｎ型ＦＳ層
１３、            ：ｐ型コレクタ層
１４、            ：コレクタ電極
１５              ：リング状レジスト膜
１５ａ，１５ｂ    ：ストライプ状レジスト膜
１６，            ：凹凸部
１７、            ：非突起部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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