(57)【要約】【課題】複数系統のデインターリーブ処理の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えた受信データ処理回路を提供する。【解決手段】復調処理及び軟判定後の第１の受信データに対してデインターリーブ処理を行なう第１のデインターリーブ部と、第１の受信データとは別の復調処理及び軟判定後の第２の受信データに対してデインターリーブ処理を行なう第２のデインターリーブ部と、第１及び第２のデインターリーブ部により共用され第１及び第２の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、第１の受信データの硬判定情報、第１の受信データの軟判定情報、第２の受信データの硬判定情報、及び第２の受信データの軟判定情報の各々についてメモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
復調処理及び軟判定後の第１の受信データに対してデインターリーブ処理を行なう第１のデインターリーブ部と、
前記第１の受信データとは別の復調処理及び軟判定後の第２の受信データに対してデインターリーブ処理を行なう第２のデインターリーブ部と、
前記第１及び第２のデインターリーブ部により共用され前記第１及び第２の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、
前記第１の受信データの前記硬判定情報、前記第１の受信データの前記軟判定情報、前記第２の受信データの前記硬判定情報、及び前記第２の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部と
を含むことを特徴とする受信データ処理回路。
【請求項２】
前記メモリ制御部は、前記第１の受信データ及び第２の受信データの各々についてのＴＳ出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも１つに応じて前記ビット数を動的に変化させることを特徴とする請求項１記載の受信データ処理回路。
【請求項３】
前記第１の受信データの前記硬判定情報及び前記第２の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項１又は２に記載の受信データ処理回路。
【請求項４】
前記メモリ制御部は、前記第１の受信データの前記硬判定情報、前記第１の受信データの前記軟判定情報、前記第２の受信データの前記硬判定情報、及び前記第２の受信データの前記軟判定情報を全て格納するに必要な容量よりも前記メモリの容量が小さい場合に、前記軟判定情報の前記ビット数を削減することを特徴とする請求項１乃至３の何れか一項記載の受信データ処理回路。
【請求項５】
前記第１のデインターリーブ部の出力に対してビタビ復号処理を実行する第１のビタビ復号部と、
前記第２のデインターリーブ部の出力に対してビタビ復号処理を実行する第２のビタビ復号部と
を更に含み、前記ビット数の変化に応じて前記第１及び第２のビタビ復号部で使用する軟判定ビット数を制御することを特徴とする請求項１記載の乃至４の何れか一項記載の受信データ処理回路。
【請求項６】
復調処理及び軟判定後の第１の受信データ及び第２の受信データをそれぞれ処理する第１及び第２のデインターリーブ部と、前記第１及び第２のデインターリーブ部により共用されるメモリと、前記第１及び第２のデインターリーブ部の出力をそれぞれ処理する第１及び第２のビタビ復号部とを含む受信データ処理回路において、
前記第１の受信データの硬判定情報及び軟判定情報並びに前記第２の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、
前記第１及び第２のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、
前記デインターリーブ処理を実行しながら前記第１及び第２のビタビ復号部の一方で使用する軟判定ビット数を減少させ、
前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、
前記第１及び第２のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、
前記続行しているデインターリーブ処理の途中で前記第１及び第２のビタビ復号部の他方で使用する軟判定ビット数を増大させる
各段階を含むことを特徴とする受信データ処理切り替え方法。
【請求項７】
前記必要ビット数を変更する段階は、前記第１及び第２の受信データの各々についてのＴＳ出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも１つに応じて前記必要ビット数を動的に変化させることを特徴とする請求項６記載の受信データ処理切り替え方法。
【請求項８】
前記第１の受信データの前記硬判定情報及び前記第２の受信データの前記硬判定情報については、前記メモリに格納する場合の格納位置が固定であることを特徴とする請求項６又は７記載の受信データ処理切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に受信回路に関し、詳しくはデインターリーブ処理を行なう受信データ処理回路に関する。
【背景技術】
【０００２】
デジタル信号を伝送する方式の１つである直交周波数分割多重方式（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）では、互いに直交する複数のキャリアにデータを割り当てて伝送する。送信側でＩＦＦＴ（Inverse Fast Fourier Transform）によりデータを変調し、受信側でＦＦＴ（Fast Fourier Transform）によりデータを復調する。ＯＦＤＭ方式は周波数利用効率が高いことから、日本の地上波デジタル放送の規格ＩＳＤＢ−Ｔ（Integrated Services Digital Broadcasting-Terrestrial）に採用されている。
【０００３】
アンテナで受信された信号をＦＦＴして得られた復調データは、誤り訂正部に供給される。誤り訂正部は、復調データをデマップ処理し、軟判定されたデータをビタビ復号化処理により最尤判定し、更にリードソロモン（ＲＳ：Reed-Solomon）復号化処理により誤りを訂正する。誤り訂正後のデータは、トランスポートストリーム（ＴＳ）として出力される。ＯＦＤＭ復調回路の後段に設けられたＭＰＥＧデコーダ等では、トランスポートストリームを受け取りデコード処理を実行する。
【０００４】
上記の誤り訂正部では、各種デインターリーブ処理も実行される。デインターリーブ処理には、周波数軸方向の並べ替えを行う周波数デインターリーブ、時間軸方向の並べ替えを行う時間デインターリーブ、ビット単位の並べ替えを行うビットデインターリーブ処理、及びバイト単位に並べ替えを行うバイトデインターリーブがある。これらデインターリーブ処理では、データ並べ替えを行うために、データを一時的に格納しておくメモリを必要とする。このうち時間デインターリーブ処理に用いるメモリは、他のデインターリーブ処理に用いるメモリに比較して容量が大きく、全回路規模のほとんどを占める。
【０００５】
日本の地上波デジタル放送の規格ＩＳＤＢ−Ｔでは、１チャネル分の６ＭＨｚの帯域を１３個のセグメントに分割している。１３個のセグメントのうちの中心の１セグメントについては、ビットレートが低いがノイズ耐性が強いＱＰＳＫ（Quadrature Phase Shift Keying）等の変調方式を使用し、携帯電話等の移動体受信器向けの放送に用いられる。残り１２個のセグメントついては、ノイズ耐性が弱いがビットレートが高い６４ＱＡＭ（64 Quadrature Amplitude Modulation）等の変調方式を使用し、固定端末向けの放送に用いられる。この１２セグメント放送に関しては、従来の固定端末での受信のみではなく車載端末等での受信の使用頻度が高まっており、マルチパスやフェージングに耐えうる復調器が必要とされている。
【０００６】
車載端末では、ハイビジョンかつ高速移動に耐えられる構成とするために、ダイバーシティ合成を用いて１２セグメント放送を受信する方式が一般的に使用されている。例えば、４本のアンテナにより４ダイバーシティ受信をする受信機が主流となっている。このような受信機では、４本のアンテナと４つの復調部が設けられているので、２つのチャネルを同時に受信して両方を視聴したり、一方を視聴し他方を録画したりする等の多様な使用形態が考えられる。そこで、そのような使用形態を可能にするために、２つのＴＳ出力を有する構成が主流となっている。しかしながら２ＴＳを出力するためには２系統の誤り訂正を設けることになり、デインターリーブ処理に伴うメモリ容量が２倍となり、チップ面積が倍増してしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−６８０３８号公報
【特許文献２】特開２００１−２７４６９６号公報
【特許文献３】特開２００５−３１８３７４号公報
【特許文献４】特開２００１−３２０３４５号公報
【特許文献５】特開２００３−１０１５０５号公報
【特許文献６】特開２００７−３１８３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、デインターリーブ処理を実行する回路が複数系統設けられた構成において、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えた受信データ処理回路が望まれる。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、復調処理及び軟判定後の第１の受信データに対してデインターリーブ処理を行なう第１のデインターリーブ部と、前記第１の受信データとは別の復調処理及び軟判定後の第２の受信データに対してデインターリーブ処理を行なう第２のデインターリーブ部と、前記第１及び第２のデインターリーブ部により共用され前記第１及び第２の受信データの各々について硬判定情報と軟判定情報とを分離して格納するメモリと、前記第１の受信データの前記硬判定情報、前記第１の受信データの前記軟判定情報、前記第２の受信データの前記硬判定情報、及び前記第２の受信データの前記軟判定情報の各々について前記メモリに格納するビット数を動的に変化させるメモリ制御部とを含むことを特徴とする受信データ処理回路が提供される。
【００１０】
本発明の更なる一観点によれば、復調処理及び軟判定後の第１の受信データ及び第２の受信データをそれぞれ処理する第１及び第２のデインターリーブ部と、前記第１及び第２のデインターリーブ部により共用されるメモリと、前記第１及び第２のデインターリーブ部の出力をそれぞれ処理する第１及び第２のビタビ復号部とを含む受信データ処理回路において、前記第１の受信データの硬判定情報及び軟判定情報並びに前記第２の受信データの硬判定情報及び軟判定情報の各々を必要ビット数分、硬判定情報と軟判定情報とを分離させた形で前記メモリ内の所定の位置に格納し、前記第１及び第２のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記必要ビット数で実行し、前記デインターリーブ処理を実行しながら前記第１及び第２のビタビ復号部の一方で使用する軟判定ビット数を減少させ、前記軟判定ビット数を減少させた後に前記必要ビット数を変更し、前記第１及び第２のデインターリーブ部の少なくとも一方によるデインターリーブ処理を前記変更後の必要ビット数で続行し、前記続行しているデインターリーブ処理の途中で前記第１及び第２のビタビ復号部の他方で使用する軟判定ビット数を増大させる各段階を含むことを特徴とする受信データ処理切り替え方法が提供される。
【発明の効果】
【００１１】
開示の受信データ処理回路及び受信データ処理切り替え方法によれば、デインターリーブ処理を実行する回路が複数系統設けられた構成において、メモリを共有して各系統のメモリ格納ビット数を可変とする。これにより、各系統の処理性能をなるべく高く維持しながらもメモリ容量をなるべく小さく抑えることが可能となる。また硬判定情報と軟判定情報とを分離させた形でメモリ内の所定の位置に格納することで、デインターリーブ処理を実行させながらのシームレスな切り替えが可能となる。
【図面の簡単な説明】
【００１２】
【図１】ダイバーシティ合成を行なう受信機の構成の一例を示す図である。
【図２】ダイバーシティ合成部による異なるダイバーシティ合成の仕方を示す図である。
【図３】誤り訂正部の構成の一例を示す図である。
【図４】ＴＭＣＣ情報の割り当てを示す図である。
【図５】変調方式が６４ＱＡＭの場合の硬判定の一例を示す。
【図６】変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。
【図７】メモリ制御部の構成の一例を示す図である。
【図８】各系統で使用するビット位置の一例を示す図である。
【図９】時間デインターリーブ部とメモリとの接続の一例を示す図である。
【図１０】２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の一例を示すフローチャートである。
【図１１】６４ＡＱＭの場合の２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の一例を示す模式図である。
【図１２】１６ＱＡＭの場合の２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の別の一例を示す模式図である。
【図１３】２ＴＳ出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。
【図１４】ＯＦＤＭ復調回路を用いた受信システムの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図１は、ダイバーシティ合成を行なう受信機の構成の一例を示す図である。図１の受信機は、アンテナ１０−１乃至１０−４、チューナ１１−１乃至１１−４、Ａ／Ｄ変換部１２−１乃至１２−４、直交復調部１３−１乃至１３−４、ＦＦＴ部１４−１乃至１４−４、及び伝送路等化部１５−１乃至１５−４を含む。またこの受信機は更に、ダイバーシティ合成部１６及び誤り訂正部１７−１及び１７−２を含む。図１に示す構成例では、４ダイバーシティ受信及び２ＴＳ出力となっているが、ダイバーシティ合成数及び出力ＴＳ数はこの例に限られるものではない。後の説明から明らかとなるように、複数の誤り訂正部が設けられていればよく、ダイバーシティ合成が行なわれない構成であってもよい。
【００１５】
アンテナ１０−１乃至１０−４により受信された信号はチューナ１１−１乃至１１−４に入力される。チューナ１１−１乃至１１−４は、指定された受信チャネルに対応する周波数帯域の信号を受信信号から抽出し、中間周波数（IF：Intermediate Frequency）に変換して出力する。Ａ／Ｄ変換部１２−１乃至１２−４は、チューナ１１−１乃至１１−４の出力信号をアナログ信号からデジタル信号へと変換する。直交復調部１３−１乃至１３−４は、Ａ／Ｄ変換部１２−１乃至１２−４の出力デジタル信号を複素ベースバンド信号へと変換する。ＦＦＴ部１４−１乃至１４−４は、複素ベースバンド信号に対してＦＦＴ（Fast Fourier Transform）を実行し、時間領域信号から周波数領域の信号へと変換する。これにより、直交周波数分割多重された信号が復調されて、複数のキャリアについての各信号が得られる。
【００１６】
ＦＦＴ部１４−１乃至１４−４の出力は、データ信号以外に、同期検波に用いられる分散パイロット（ＳＰ：：Scattered Pilot）を含む。また更に、付加情報伝送用の付加情報伝送キャリア（ＡＣ：Auxiliary Channel）及び伝送パラメータ情報等を伝送する制御情報伝送キャリア（ＴＭＣＣ：Transmission and Multiplexing Configuration Control）が含まれる。ＳＰ信号はＢＳＰＫ変調されており、データ信号はＱＰＳＫ、１６ＱＡＭ、及び６４ＱＡＭの何れかで変調されている。またＡＣキャリアのＡＣ信号及びＴＭＣＣキャリアのＴＭＣＣ信号は、双方ともにＤＢＰＳＫ（Differential BPSK）変調されている。伝送路等化部１５−１乃至１５−４は、ＦＦＴ部１４−１乃至１４−４から出力されるＳＰ信号に基づいて、ＦＦＴ部１４−１乃至１４−４から出力されるデータ信号に対して伝送路特性を等化する等化処理を実行する。等化処理後のデータ信号はダイバーシティ合成部１６に供給される。ダイバーシティ合成部１６は、上記説明した４系統の復調回路から受け取った等化処理後のデータ信号に対してダイバーシティ合成を行なう。例えば、複数系統の受信データのうちで、受信強度が最大のものを選択してよい。また或いは、複数系統の受信データを、位相を合わせて重ね合わせることにより合成してよい。ダイバーシティ合成部１６は、ダイバーシティ合成後の受信データを誤り訂正部１７−１及び１７−２に供給する。
【００１７】
図２は、ダイバーシティ合成部１６による異なるダイバーシティ合成の仕方を示す図である。図２（ａ）に示すように、例えば２系統を合成して得られた受信データを誤り訂正部１７−１に供給し、残りの２系統を合成して得られた受信データを誤り訂正部１７−２に供給してよい。或いは図２（ｂ）に示すように、３系統を合成して得られた受信データを誤り訂正部１７−１に供給し、残りの１系統から得られた受信データを誤り訂正部１７−２に供給してよい。勿論逆に、３系統を合成して得られた受信データを誤り訂正部１７−２に供給し、残りの１系統から得られた受信データを誤り訂正部１７−１に供給してもよい。また或いは図２（ｃ）に示すように、４系統を合成して得られた受信データを誤り訂正部１７−１に供給し、誤り訂正部１７−２にはデータ供給無しとしてよい。この場合も逆に、４系統を合成して得られた受信データを誤り訂正部１７−２に供給し、誤り訂正部１７−１にはデータ供給無しとしてもよい。
【００１８】
図３は、誤り訂正部１７−１及び１７−２の構成の一例を示す図である。図３において、図２のダイバーシティ合成部１６に対応する部分をダイバーシティ合成部１６−１及び１６−２として示してある。誤り訂正部１７−１は、周波数デインターリーブ部２０−１、デマップ部２１−１、時間デインターリーブ部２２−１、ビットデインターリーブ部２３−１、ビタビ復号部２４−１、バイトデインターリーブ部２５−１、及びＲＳ復号部２６−１を含んでよい。誤り訂正部１７−１は更に、ＴＭＣＣ誤り訂正部２７−１を含んでよい。メモリ２８−１、２９−１、及び３０−１は、それぞれ周波数デインターリーブ部２０−１、ビットデインターリーブ部２３−１、及びバイトデインターリーブ部２５−１によりデインターリーブ処理に使用されるメモリである。この誤り訂正部１７−１による誤り訂正経路を第１系統とする。
【００１９】
誤り訂正部１７−２は、周波数デインターリーブ部２０−２、デマップ部２１−２、時間デインターリーブ部２２−２、ビットデインターリーブ部２３−２、ビタビ復号部２４−２、バイトデインターリーブ部２５−２、及びＲＳ復号部２６−２を含んでよい。誤り訂正部１７−２は更に、ＴＭＣＣ誤り訂正部２７−２を含んでよい。メモリ２８−２、２９−２、及び３０−２は、それぞれ周波数デインターリーブ部２０−２、ビットデインターリーブ部２３−２、及びバイトデインターリーブ部２５−２によりデインターリーブ処理に使用されるメモリである。この誤り訂正部１７−２による誤り訂正経路を第２系統とする。
【００２０】
ＣＰＵ３５の制御下で、ダイバーシティ合成指示部３４がダイバーシティ合成のタイプを指示する。即ち例えば図２に示す各種のダイバーシティ合成のうちで何れの合成方式を用いるかを指示する。ダイバーシティ合成の指示内容は、ダイバーシティ合成指示部３４からダイバーシティ合成部１６−１及び１６−２に供給される。ダイバーシティ合成部１６−１及び１６−２は、ダイバーシティ合成指示に応じたダイバーシティ合成を実行する。ダイバーシティ合成指示部３４からのダイバーシティ合成指示は更に、メモリ制御部３２にも供給される。メモリ制御部３２は、ダイバーシティ合成指示に応じて、メモリ３１の制御を行なう。
【００２１】
更に、ＣＰＵ３５の制御下で、ＴＳ切り替え指示部３３がＴＳ出力構成の切り替えを指示する。即ち、誤り訂正部１７−１及び１７−２の両方からＴＳを出力して合計で２つのＴＳを出力する２ＴＳ出力構成と、誤り訂正部１７−１及び１７−２の一方のみから１つのＴＳを出力する１ＴＳ出力構成との間の切り替えを指示する。なお図１及び図３に示す実施例では、２つの誤り訂正部により最大２つのＴＳを出力する構成となっているが、この数は２に限られるものではない。３以上の複数の誤り訂正部により最大３以上の複数のＴＳを出力する構成であってもよい。ＴＳ切り替え指示部３３は、切り替え後の出力ＴＳ数及び何れのＴＳが出力されるかを示すＴＳ切り替え情報をメモリ制御部３２に供給する。メモリ制御部３２は、供給されたＴＳ切り替え情報に応じて、メモリ３１の制御を行なう。ＴＳ切り替え指示部３３はまた、ＴＳ切り替えに応じて、ビタビ復号部２４−１及び２４−２において使用される軟判定ビット数を制御する。
【００２２】
ＴＭＣＣ誤り訂正部２７−１は、第１系統の受信信号から抽出した制御情報伝送キャリアＴＭＣＣに対して誤り訂正を行い、その結果から伝送パラメータ情報等のＴＭＣＣ情報を読み取る。ＴＭＣＣ誤り訂正部２７−２は、第２系統の受信信号から抽出した制御情報伝送キャリアＴＭＣＣに対して誤り訂正を行い、その結果からＴＭＣＣ情報を読み取る。図４は、ＴＭＣＣ情報の割り当てを示す図である。図４（ａ）に示すのは、シンボル番号０〜２０３の２０４個の各シンボルにおいて、所定の位置に含まれるＴＭＣＣキャリアが意味する内容である。例えばシンボル番号２８〜３０の３つのシンボルのＴＭＣＣ信号値で構成される３ビットデータは、現在の変調方式を示す。図４（ｂ）に示すのは、図４（ａ）に示す各データの具体的な値に割り当てられた意味である。例えば、現在の変調方式を示す３ビットデータが"０１０"の場合、現在１６ＱＡＭ変調方式が使用されていることを示す。ＴＭＣＣ誤り訂正部２７−１及び２７−２は、このようにして抽出されたデータ変調方式及び時間インターリーブ長に関する情報を、メモリ制御部３２に供給する。メモリ制御部３２は、供給されたデータ変調方式及び時間インターリーブ長に関する情報に応じて、メモリ３１の制御を行なう。
【００２３】
メモリ３１は、時間デインターリーブ部２２−１及び２２−２により共用される。時間デインターリーブ部２２−１は、復調処理及び軟判定後の第１の受信データに対してデインターリーブ処理を行なう。デインターリーブ部２２−２は、復調処理及び軟判定後の第２の受信データに対してデインターリーブ処理を行なう。メモリ３１は、これら第１及び第２の受信データの各々について硬判定情報と軟判定情報とを分離して格納する。メモリ制御部３２は、第１のデータの硬判定情報、第１のデータの軟判定情報、第２のデータの硬判定情報、及び第２のデータの軟判定情報の各々についてメモリ３１に格納するビット数を動的に変化させる。この際、メモリ制御部３２は、第１の受信データ及び第２の受信データの各々についてのＴＳ出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数の少なくとも１つに応じ、メモリ３１に格納する上記ビット数を動的に変化させる。第１の受信データ及び第２の受信データの各々についてのＴＳ出力の有効又は無効に関する情報、即ちＴＳ出力するか否かの情報は、ＴＳ切り替え指示部３３から供給される。データ変調方式及び時間インターリーブ長に関する情報は、ＴＭＣＣ誤り訂正部２７−１及び２７−２から供給される。ダイバーシティ合成数に関する情報は、ダイバーシティ合成指示部３４から供給される。なお図３に示す構成例では、各種デインターリーブ処理の中で時間デインターリーブ処理についてのみメモリを共用してビット数制御しているが、この例に限定されるものではない。周波数デインターリーブ処理等の他のデインターリーブ処理についてもメモリを共用し、同様にビット数制御を行なってよい。
【００２４】
以下にメモリ制御部３２によるメモリ３１に格納する軟判定情報及び硬判定情報のビット数の制御について説明する。図３に示すデマップ部２１−１及び２１−２はデマップ処理を行なう。このデマップ処理では、送信側で実際に送信したデータ送信点を判定する硬判定を実行する。
【００２５】
図５は、変調方式が６４ＱＡＭの場合の硬判定の一例を示す。図１の伝送路等化部１５−１乃至１５−４により伝送路等化された受信信号値に対して、図５に示す複素平面上での６４ＱＡＭの６４個の信号点のうちで最も距離的に近い信号点を特定し、この特定した信号点が送信点であると推定する。６４ＱＡＭの場合、Ｉ軸方向の８つの位置を示す３ビット及びＱ軸方向の８つの位置を示す３ビットで、合計６ビットの硬判定情報が得られる。この硬判定情報が、図４でb０，ｂ１，ｂ２，ｂ３，ｂ４，ｂ５として示される。変調方式が１６ＱＡＭの場合、Ｉ軸及びＱ軸合わせて４ビットの硬判定情報が得られる。また変調方式がＱＰＳＫの場合、Ｉ軸及びＱ軸合わせて２ビットの硬判定情報が得られる。この硬判定情報に基づいて、ビタビ復号処理により誤り訂正しながら送信データを求めることができるが、受信環境が悪い場合には復号誤りが生じてしまう。そこで、０又は１の硬判定情報のみでなく、隣接する硬判定位置の間を細かく分割し、判定結果の確からしさの情報を０から１の間の値として反映した軟判定情報を求める。ビタビ復号処理においてこの軟判定情報を用いることで、復号誤りの可能性を低減することができる。
【００２６】
図５において、アスタリスク"＊"で示した位置が軟判定の箇所の候補となる。Ｉ軸上で位置が異なる２つの隣接する信号点間では、Ｉ軸上の位置を示す３ビットｂ１，ｂ３，ｂ５のうち１つのビットのみ値が異なる。またＱ軸上で位置が異なる２つの隣接する信号点間では、Ｑ軸上の位置を示す３ビットｂ０，ｂ２，ｂ４のうち１つのビットのみ値が異なる。ある信号点の確からしさを例えば４ビットの軟判定情報で示すためには、０から１の間を"００００"から"１１１１"の１６値で細かく判定することで、０と１との何れにどれだけ近いのかの確度を表わす。この際、最上位ビットは硬判定結果に一致するので、実際に必要な軟判定情報のビット数は、Ｉ軸及びＱ軸に対してそれぞれ３ビットの合計６ビットである。また更に、Ｉ軸上の位置を示す３ビットの何れのビットに対する軟判定であるのかを示す２ビットの位置情報、及びＱ軸上の位置を示す３ビットの何れのビットに対する軟判定であるのかを示す２ビットの位置情報で、合計４ビットの位置情報が必要になる。従って、６４ＱＡＭで４ビット軟判定する場合、硬判定情報の６ビット、軟判定情報の確度情報６ビット、及び軟判定情報の位置情報４ビットで、合計１６ビットの情報が必要になる。
【００２７】
図６は、変調方式毎に異なる軟判定ビット数を用いた場合に必要となるビット数を示す図である。上記のように６４ＱＡＭで４ビット軟判定する場合、図６の表に示すように１６ビット必要になる。また例えば１６ＱＡＭで３ビット軟判定する場合、１０ビット必要であることが分かる。時間デインターリーブ処理では、規格で規定されている時間分、図６に示すビット数のデータを蓄積する必要がある。日本の地上波デジタル放送の規格によれば、受信モード３及び時間インターリーブ長Ｉ＝４が最も大きい蓄積量となり、フルセグ受信（１３セグメント受信）の場合に７２９６０×１３（セグメント）＝９４８４８０信号点分を蓄積することになる。４ビット軟判定で変調方式６４ＱＡＭの場合、９４８４８０×１６=１５１７５６８０ビットのメモリ容量が必要となる。２系統の誤り訂正経路がある場合、単純な構成では、２系統の時間インターリーブ処理のために、上記計算したメモリ容量の２倍の容量（２×１５１７５６８０ビット）が必要になってしまう。図３に示す構成において、メモリ３１は、この２×１５１７５６８０ビットよりも小さい容量のメモリとして実現される。例えば、最大蓄積量である受信モード３及び時間インターリーブ長Ｉ＝４を仮定し、更に６４ＱＡＭの４ビット軟判定を採用した場合の１系統分のメモリ容量、即ち１５１７５６８０ビット分のメモリ容量を有するようなメモリ３１としてよい。
【００２８】
図７は、メモリ制御部の構成の一例を示す図である。図７に示す図３のメモリ制御部３２は、使用軟判ビット数算出部４１と使用ビット位置指示部４２とを含む。使用軟判ビット数算出部４１は、第１系統（図中の系統１）のＴＭＣＣ情報をＴＭＣＣ誤り訂正部２７−１から受け取り、第２系統（図中の系統２）のＴＭＣＣ情報をＴＭＣＣ誤り訂正部２７−２から受け取る。これらＴＭＣＣ情報は、例えばデータ変調方式及び時間インターリーブ長に関する情報である。使用軟判ビット数算出部４１は更に、合成ブランチ数を示す情報をダイバーシティ合成指示部３４から受け取る。この合成ブランチ数を示す情報は、第１系統のダイバーシティ合成数及び第２系統のダイバーシティ合成数を示す情報である。例えば図２に示すように、第１系統及び第２系統が両方ともに２系統合成である場合、第１系統及び第２系統がそれぞれ３系統の合成と１系統の合成（又はその逆）である場合、又は第１系統及び第２系統の一方が４系統の合成である場合がある。使用軟判ビット数算出部４１は更に、ＴＳ切り替え指示部３３から出力ＴＳ数及び出力系統を示す情報をＴＳ切り替え指示部３３から受け取る。この情報は、第１系統と第２系統との各々について、ＴＳを出力するか否かを示す情報であってよい。
【００２９】
使用軟判ビット数算出部４１は、上記の受け取った情報を元にして、誤り訂正処理に使用する軟判定ビット数を決定する。例えば、第１系統のデータ変調方式が第２系統のデータ変調方式よりも耐雑音性の高いものである場合には、第１系統で使用する軟判定ビット数を第２系統で使用する軟判定ビット数よりも少なくしてよい。また例えば、第１系統のダイバーシティ合成数が第２系統のダイバーシティ合成数よりも多い場合即ちノイズが少ない場合には、第１系統で使用する軟判定ビット数を第２系統で使用する軟判定ビット数よりも少なくしてよい。このように使用軟判ビット数算出部４１は、第１系統及び第２系統の各々についてのＴＳ出力の有効又は無効、データ変調方式、時間インターリーブ長、及びダイバーシティ合成数等に応じて、動的に軟判定ビット数を決定する。また使用軟判ビット数算出部４１は更に、上記の受け取った情報を元にして、第１系統と第２系統とのメモリ占有比重を計算する。図６に示されるように、例えば、６４ＱＡＭで硬判定のみの場合（即ち軟判定ビット数が１の場合）の１信号点のビット数は６ビットであり、１６ＱＡＭで３ビット軟判定の場合の１信号点のビット数は１０ビットである。第１系統については６４ＱＡＭで硬判定のみとして６ビット使用し、第２系統については１６ＱＡＭで３ビット軟判定として１０ビット使用する場合、メモリ占有比重は６：１０となる。
【００３０】
使用ビット位置指示部４２は、第１系統の軟判定ビット数、第２系統の軟判定ビット数、及び第１系統と第２系統とのメモリ占有比重を受け取る。使用ビット位置指示部４２は、これらの受け取った情報に基づいて、第１系統で使用するビット位置を指示する信号及び第２系統で使用するビット位置を指示する信号を出力する。
【００３１】
図８は、各系統で使用するビット位置の一例を示す図である。図８は、図３のメモリ３１のメモリ空間を示し、縦方向がメモリ格納位置を示すアドレスであり、インターリーブ長に対応する。横方向が１ワード中のビット位置に対応し、１ワードが１６ビットの構成となっている。この例では、メモリ３１中の各ワードのビット１乃至ビット６の６ビットに第１系統の硬判定情報を格納し、ビット７乃至ビット１０の４ビットに第１系統の軟判定情報を格納し、ビット１１乃至ビット１６の６ビットに第２系統の硬判定情報を格納している。使用ビット位置指示部４２が出力する第１系統で使用するビット位置を指示する信号及び第２系統で使用するビット位置を指示する信号に応じて、メモリ３１へのデータ書込み時にビットマスク操作することにより、図８に示すようなビット構成を実現できる。なお１ワードを１６ビットとしておけば、１ワートにより、６４ＱＡＭで４ビット軟判定の場合の一信号点の全データ（硬判定情報及び軟判定情報）を格納することができる。
【００３２】
図９は、時間デインターリーブ部とメモリとの接続の一例を示す図である。図９に示すように、図３の時間デインターリーブ部２２−１及び２２−２は、メモリ３１に対してアドレス信号とリード／ライト指示信号とを供給する。時間デインターリーブ部２２−１及び２２−２が、アドレスを指定して且つライト指示をアサートし、１ワードとして例えば１６ビットのライトデータを書き込む。従って、書込み先のワードが１つの系統のデータで占有する設定となっている場合、６４ＱＡＭで４ビット軟判定の場合の一信号点の全データ分のビット数を書き込むことができる。１ワードを２つの系統のデータで共有する場合には、１６ビットより少ないビット数しか書き込むことができない。即ち、メモリ３１は図７に示すメモリ制御部３２により制御されており、時間デインターリーブ部２２−１からの書込みデータについては、第１系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図８に示すように、ビット１乃至ビット１０の１０ビットにしか時間デインターリーブ部２２−１からの書込みデータが書き込まれない。同様に、時間デインターリーブ部２２−２からの書込みデータについては、第２系統の格納ビット位置にしかデータが書き込まれないようにビットマスクされている。即ち例えば図８に示すように、ビット１１乃至ビット１６の６ビットにしか時間デインターリーブ部２２−２からの書込みデータが書き込まれない。
【００３３】
時間デインターリーブ部２２−１及び２２−２が、アドレスを指定して且つリード指示をアサートすると、１ワードとして例えば１６ビットのリードデータが読み出される。従って、１ワードが１つの系統のデータで占有する設定となっている場合、６４ＱＡＭで４ビット軟判定の場合の一信号点の全データ分のビット数を読み出すことができる。１ワードを２つの系統のデータで共有する場合には、読み出した１６ビットのうち所定のビットにしか有効なデータが格納されていない。時間デインターリーブ部２２−１への読出しデータについては、第１系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には０が挿入されるようにビットマスクされている。また時間デインターリーブ部２２−２への読出しデータについては、第２系統の格納ビット位置にのみ有効な読出しデータが存在し、それ以外のビット位置には０が挿入されるようにビットマスクされている。これらの０が挿入されたデータについては、後段のビタビ復号処理において使用されないビット位置となる。なおメモリ３１は１ポートメモリでよく、時間デインターリーブ部２２−１及び２２−２が互いに異なるタイミングでメモリ３１にアクセスすればよい。
【００３４】
図１０は、２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の一例を示すフローチャートである。図１１は、６４ＡＱＭの場合の２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の一例を示す模式図である。図１０のステップＳ１で、第１系統（図中の系統１）の１ＴＳ出力構成で動作している。この際、例えば図１１のビット構成５０に示すように、１ワードの１６ビットのうち、６ビットを第１系統の硬判定情報に割り当て、残りの１０ビットを第１系統の軟判定情報に割り当てている。即ち第１系統の時間デインターリーブ部２２−１による時間インターリーブ処理時のメモリ３１への書込みは、図１１のビット構成５０に示すワードを用いた書込み処理となる。例えば、図６に示すように６４ＱＡＭで４ビット軟判定の場合、全ビット数は１６ビットであり、このデータを書き込むことができる。この場合、図３において時間デインターリーブ部２２−１に後続するビタビ復号部２４−１によるビタビ復号処理においては、４ビットの軟判定情報を用いて復号処理を行なうことになる。
【００３５】
ステップＳ２で、２ＴＳ受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップＳ３で、第１系統のビタビ復号処理への入力を硬判定情報のみに変更する。即ち、ビタビ復号部２４−１のビタビ復号処理において使用する情報を、硬判定情報のみとする。なお切り替え後に第１系統において硬判定情報だけでなく軟判定情報も使用する場合には、その部分もビタビ復号処理において使用する情報として設定してよい。次にステップＳ４で、第２系統（図中の系統２）の動作を開始するとともに、メモリ３１の第１系統が使用する部分の一部（第２系統が占有することになる部分）を第２系統に明け渡す。例えば図１１のビット構成５１に示すように、１ワードの１６ビットのうち、先頭の６ビットを第１系統の硬判定情報に割り当て、末尾の６ビットを第２系統の硬判定情報に割り当て、残りの４ビットを第１系統の軟判定情報に割り当てる。例えば、図６に示すように６４ＱＡＭで３ビット軟判定の場合、総ビット数は１４となるが、Ｉ軸及びＱ軸の一方軸のみ３ビット軟判定をする設定とすれば、１０（＝６＋（１４−６）／２）ビットでの処理が可能である。従って、第１系統については６４ＱＡＭで一方軸のみ３ビット軟判定とし合計１０ビット使用し、第２系統については６４ＱＡＭで硬判定のみとし合計６ビット使用する構成とすればよい。
【００３６】
ステップＳ５で、２ＴＳ出力構成で動作する。この際、第１系統の時間デインターリーブ部２２−１による時間インターリーブ処理時のメモリ３１への書込みは、図１１のビット構成５１に示すワードを用いた１０ビットの書込み処理となる。また時間デインターリーブ部２２−１に後続するビタビ復号部２４−１によるビタビ復号処理においては、Ｉ軸及びＱ軸の一方軸のみ３ビット軟判定情報を用い、他方の軸は硬判定情報のみを用いる。第２系統の時間デインターリーブ部２２−２による時間インターリーブ処理時のメモリ３１への書込みは、図１１のビット構成５１に示すワードを用いた６ビットの書込み処理となる。また時間デインターリーブ部２２−２に後続するビタビ復号部２４−２によるビタビ復号処理においては硬判定情報のみを用いる。
【００３７】
上記の切り替え処理では、図１１のビット構成５０に示す第１系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部５３とを、切り替え後のビット構成５１に示す第１系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置（固定のメモリ位置）に格納されているので、切り替え前後での第１系統の処理をシームレスに継続することができる。具体的には、切り替え前にビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に予め減少させおき、その後メモリアの切り替えを実行することで、シームレスな処理が可能となる。
【００３８】
ステップＳ５で、２ＴＳ受信への切り替えが指示されたか否かを判定する。切り替えが指示されると、ステップＳ７で、第１系統に切り替えるか否かを判定する。第１系統に切り替える場合には、ステップＳ８で、第２系統の動作を停止するとともに、メモリ３１の第２系統が占有する部分を第１系統に明け渡す。例えば図１１のビット構成５０に示すように、１ワードの１６ビットのうち、６ビットを第１系統の硬判定情報に割り当て、残りの１０ビットを第１系統の軟判定情報に割り当てる。ステップＳ９で、第１系統のデータがメモリ３１に蓄積されたか否かを判定する。即ち、図１１のビット構成５０の軟判定情報５４の部分のデータが蓄積されたか否かを判断する。それ以外の部分については、切り替え前から所望の情報が既に蓄積されている。ステップＳ９で第１系統のデータがメモリ３１に蓄積されたと判定されると、ステップＳ１０で、第１系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部２４−１のビタビ復号処理において、全軟判定情報を用いて最尤判定する。
【００３９】
なお上記の切り替え処理において、ビット構成５１に示す第１系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置とを、切り替え後のビット構成５０に示す第１系統の硬判定情報の格納ビット位置と軟判定情報の格納ビット位置の一部５３としている。このように切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置（固定のメモリ位置）に格納されているので、切り替え前後での第１系統の処理をシームレスに継続することができる。またメモリ切り替え後にデータ５４が蓄積されてから、ビタビ復号処理で用いるビット数を切り替え後の処理で使用するビット数に変更することで、その後のビタビ復号処理を切り替え後の構成に合わせることができる。
【００４０】
またステップＳ７で第１系統に切り替えない（即ち第２系統に切り替える）と判定した場合には、ステップＳ１１で、第１系統の動作を停止するとともに、メモリ３１の第１系統が占有する部分を第２系統に明け渡す。例えば図１１のビット構成５２に示すように、１ワードの１６ビットのうち、６ビットを第２系統の硬判定情報に割り当て、残りの１０ビットを第２系統の軟判定情報に割り当てる。ステップＳ１２で、第２系統のデータがメモリ３１に蓄積されたか否かを判定する。第２系統のデータがメモリ３１に蓄積されたと判定されると、ステップＳ１３で、第２系統のビタビ復号処理への入力を、全軟判定情報を使用するように変更する。即ち、ビタビ復号部２４−２のビタビ復号処理において、全軟判定情報を用いて最尤判定する。この場合の切り替え動作も、前述の場合と同様にシームレスに第２系統の処理を継続することができる。
【００４１】
その後ステップＳ１４で、第２系統の１ＴＳ出力構成で動作する。その後のステップＳ１６及びＳ１７の動作は、ステップＳ３及びＳ４の場合と同様である。
【００４２】
図１２は、１６ＱＡＭの場合の２ＴＳ出力構成と１ＴＳ出力構成との間の切り替え処理の別の一例を示す模式図である。１ＴＳ出力構成では、例えば図１２のビット構成６０に示すように、１ワードの１６ビットのうち、４ビットを第１系統の硬判定情報に割り当て、残りの１０ビットのうち８ビットを第１系統の軟判定情報に割り当てる。例えば、図６に示すように１６ＱＡＭで４ビット軟判定の場合、全ビット数は１２ビットであり、このデータをメモリに書き込むことができる。２ＴＳ出力構成に切り替えると、ビット構成６１に示すように、１ワードの１６ビットのうち、先頭の４ビットを第１系統の硬判定情報に割り当て、末尾の４ビットを第２系統の硬判定情報に割り当てる。残りの８ビットのうち、半分の４ビットを第１系統の軟判定情報に割り当て、残りの半分の４ビットを第２系統の軟判定情報に割り当てる。例えば、図６に示すように１６ＱＡＭで２ビット軟判定の場合の総ビット数は８（硬判定４ビット及び軟判定４ビット）となる。従って、第１系統及び第２系統の両方について、１６ＱＡＭで２ビット軟判定とし、８ビットずつ合計１６ビット使用する構成とすればよい。次に、２ＴＳ出力構成から、例えばビット構成６２に示すような第２系統を使用する１ＴＳ出力構成に切り替える。ビット構成６２では、１ワードの１６ビットのうち、４ビットを第２系統の硬判定情報に割り当て、残りの１０ビットのうち８ビットを第２系統の軟判定情報に割り当てる。例えば、全ビット数が１２ビットである１６ＱＡＭの４ビット軟判定の構成を用いればよい。図１２に示す切り替えの場合も、切り替え後に使用する硬判定情報及び軟判定情報が、切り替え前後で同一のメモリ位置（固定のメモリ位置）に格納されているので、切り替え前後での処理をシームレスに継続することができる。
【００４３】
図１３は、２ＴＳ出力構成でメモリ比重を切り替える処理の流れを示すフローチャートである。ステップＳ１で、現在のメモリ比重で受信処理を行なっている。ステップＳ２でメモリ比重を切り替えるか否かを判定する。例えば、変調方式が切り替わった場合や、ダイバーシティ合成数が切り替わった場合、更には時間インターリーブ長が切り替わった場合等に、メモリ比重を切り替えると判断してよい。メモリ比重を切り替える場合、ステップＳ３で、メモリ比重が減る方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットのみにする。例えば、現在の第１系統のメモリ格納のビット構成が１６ＱＡＭの軟判定ビット数４ビットに対応する構成であったとして、切り替え後には１６ＱＡＭの軟判定ビット数２ビットに対応する構成に変化するとする。この場合、第１系統のビタビ復号処理で用いる軟判定ビット数を４ビットから２ビットに減少させる。
【００４４】
ステップＳ４で、メモリ比重を切り替える。即ち、第１系統と第２系統とでメモリ３１に格納するビット構成を変更する。例えば、第１系統のデータを１２ビット格納し第２系統のデータを４ビット格納していた構成から、第１系統のデータを１２ビット格納し第２系統のデータを４ビット格納する構成に切り替える。ステップＳ５で、メモリ比重が増える方の系統のデータがメモリに蓄積されたか否かを判断する。即ち、切り替えにより増えた分のデータがメモリに蓄積されたか否かを判定する。メモリに蓄積されたと判定された場合、ステップＳ６で、メモリ比重が増える方の系統のビタビ復号処理の入力を切り替え後のメモリ比重に一致するビットに設定する。例えば、切り替え前の第２系統のメモリ格納のビット構成が１６ＱＡＭの軟判定ビット数１ビットに対応する構成であったとして、切り替え後には１６ＱＡＭの軟判定ビット数２ビットに対応する構成に変化するとする。この場合、第２系統のビタビ復号処理で用いる軟判定ビット数を１ビットから２ビットに増加させる。
【００４５】
上記の処理において、第１系統のデインターリーブ処理と第２系統のデインターリーブ処理とは、切り替え前後でシームレスに実行される。即ち、第１系統のデインターリーブ処理と第２系統のデインターリーブ処理とを実行したままの状態で、ビタビ復号処理の入力ビット数を変化させたり、メモリのビット構成を切り替えたりする。
【００４６】
なお現在実施されている地上波デジタル放送において、時間インターリーブ長Ｉとしては、１２セグメント部分ではＩ＝２が使用されている。受信モード３において最大長である時間インターリーブ長Ｉ＝４に比較して、Ｉ＝２の場合には蓄積するデータ量が半分で済む。従って、前述のようにＩ＝４で６４ＱＡＭの４ビット軟判定の場合の１系統分のメモリ容量（１５１７５６８０ビット）を有するメモリ３１を用いた場合、Ｉ＝２の場合には特に工夫をせずとも２ＴＳ分の容量をおさめることが可能である。
【００４７】
時間インターリーブ長及びデータ変調方式に関する情報は、ＴＭＣＣ情報として与えられる。これらのＴＭＣＣ情報が切り替わる際には、同じくＴＭＣＣ情報である伝送パラメータ切り替え指標が、"１１１１"から順に１ずつカウントダウンしていき"００００"となり、更に"１１１１"に戻ったタイミングで切り替わるよう規定されている。この伝送パラメータ切り替え指標の伝送位置及び意味は、図４（ａ）及び（ｂ）に示されている。図４（ａ）に更に示されているように、変調方式や時間インターリーブ長等については、カレント情報とネクスト情報とを指定するように規定されている。上記の伝送パラメータ切り替え指標がカウントダウンしている際には、ネクスト情報に次に使用するパラメータが指定されている。従って、このネクスト情報を参照して、例えばビタビ復号処理の入力ビット数を減少させる等の切り替え準備を行なうことができる。
【００４８】
図１４は、ＯＦＤＭ復調回路を用いた受信システムの構成の一例を示す図である。図１４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示す受信システムは、アンテナ１０−１乃至１０−４、チューナ１１−１乃至１１−４、ＯＦＤＭ復調回路１１２、デコーダ１１３−１及び１１３−２、ＣＰＵ１１４、ディスプレイ１１５−１及び１１５−２、及びスピーカ１１６−１及び１１６−２を含む。チューナ１１−１乃至１１−４は、アンテナ１０−１乃至１０−４で受信した受信信号を受け取りＩＦ信号を出力する。ＯＦＤＭ復調回路１１２は、図１に示す構成において、アンテナ１０−１乃至１０−４とチューナ１１−１乃至１１−４とを除いた残りの部分に相当する。ＯＦＤＭ復調回路１１２は、チューナ１１−１乃至１１−４からのＩＦ信号を受け取り、ＯＦＤＭ復調後のデジタル信号をトランスポートストリームＴＳとして出力する。デコーダ１１３−１及び１１３−２は、ＯＦＤＭ復調回路１１２からのトランスポートストリームＴＳを受け取り、デコード処理を実行することにより映像信号及び音声信号を含む出力信号を生成する。ＣＰＵ１１４は、ＯＦＤＭ復調回路１１２とデコーダ１１３−１及び１１３−２との動作を制御する。ディスプレイ１１５−１及び１１５−２は映像信号に基づいて映像を出力する。スピーカ１１６−１及び１１６−２は、音声信号に基づいて音声を出力する。２ＴＳ出力構成に対応して、デコーダ１１３−１及び１１３−２、ディスプレイ１１５−１及び１１５−２、及びスピーカ１１６−１及び１１６−２が２セット設けられている。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。例えば上記の実施例の構成については、日本の地上波デジタル放送のＩＳＤＢ−Ｔ規格に基づいた説明をしたが、これに限定されるものではない。複数系統の受信信号処理系が設けられた構成において複数のインターリーブ処理がメモリを共有する構成であれば、上記説明した動的なメモリ格納ビット数の可変制御を適用することができる。
【００５０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５１】
１０−１〜１０−４  アンテナ
１１−１〜１１−４  チューナ
１２−１〜１２−４  Ａ／Ｄ変換部
１３−１〜１３−４  直交復調部
１４−１〜１４−４  ＦＦＴ部
１５−１〜１５−４  伝送路等化部
１６  ダイバーシティ合成部
１７−１、１７−２  誤り訂正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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