(57)【要約】【課題】横引きノイズがなく高品位な画像表示を可能とする。【解決手段】ヒストグラム演算部５３１で算出された１ラインの映像データのヒストグラムデータに基づいて、順方向ヒストグラム積算度数演算部５３２は、順方向ヒストグラム積算度数を算出する。補正係数乗算部５３３は、順方向ヒストグラム積算度数のうち、１ライン分の映像データのそれぞれについて、１ラインにおいて該当画素の直前の画素までの順方向ヒストグラム積算度数に補正係数αを乗算した値を補正データとして算出する。減算器５４は、ラインメモリ５２から出力された映像データＬＭａ（ｘ）から、演算器５３で生成された補正データを減算して、補正後の映像データＬＭｂ（ｘ）を算出する。この補正後の映像データＬＭｂ（ｘ）は、横引き状ノイズが見えないような値に補正されている。ランプ信号を用いてアナログ信号に変換されて画素へ出力される。【選択図】図２
2011013517.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に保持された値が印加されて表示を行う液晶素子とを備えた各画素が複数配列された画素部と、
前記複数のデータ線に対応して設けられ、前記複数のデータ線に水平方向の各画素の値を示すアナログ信号を順次切り換えて供給する複数のビデオスイッチと、
前記複数のゲート線を順次選択する垂直方向駆動回路と、
デジタル映像信号における１ライン分の各画素の映像データを保持する第１の保持手段と、
前記第１の保持手段に保持された前記１ライン分の各画素の映像データのそれぞれに基づいて、各階調毎にその階調未満に存在する前記映像データの発生頻度情報を算出する演算手段と、
前記第１の保持手段に保持された前記１ライン分の各画素の映像データのそれぞれに対して、前記映像データの発生頻度情報に所定の補正係数を乗じて得られた補正データを減算して各画素の補正後の映像データを生成する補正後映像データ生成手段と、
１ライン分の各画素の前記補正後の映像データを保持する第２の保持手段と、
前記第２の保持手段で保持された１ライン分の各画素の前記補正後の映像データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する比較手段と、
一定周期で黒レベル及び白レベルのうち一方のレベルから他方のレベルに変化するランプ信号を生成するランプ信号生成手段と、
前記比較手段からの比較結果に基づき前記１水平走査期間の最初に前記複数のビデオスイッチを同時にオンに制御して、所定のレベルの信号を前記ビデオスイッチを通して前記データ線へ出力した後、前記第２の保持手段に保持されている前記補正後の映像データの１ラインの各画素のうち前記比較結果が一致を示す画素に対応した前記ビデオスイッチをオフに制御して、そのオフ直前の画素の映像データに対応した前記ランプ信号の値を、前記画素部の前記オフに制御した前記ビデオスイッチに接続され、かつ、前記垂直方向駆動回路により選択された前記ゲート線に接続された前記画素の前記保持容量に保持させる動作を行う変換手段と
を有することを特徴とする液晶表示装置。
【請求項２】
複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、それぞれ画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に保持された値が印加されて表示を行う液晶素子とを備えた複数の画素のうち、水平方向の１ライン分の各画素の映像データを第１の保持手段に保持する第１のステップと、
前記第１の保持手段に保持された前記１ライン分の各画素の映像データのそれぞれに基づいて、各階調毎にその階調未満に存在する前記映像データの発生頻度情報を算出する第２のステップと、
前記第１の保持手段に保持された前記１ライン分の各画素の映像データのそれぞれに対して、前記映像データの発生頻度情報に所定の補正係数を乗じて得られた補正データを減算して各画素の補正後の映像データを生成する第３のステップと、
１ライン分の各画素の前記補正後の映像データを第２の保持手段に保持する第４のステップと、
前記第２の保持手段で保持された１ライン分の各画素の前記補正後の映像データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する第５のステップと、
一定周期で黒レベル及び白レベルのうち一方のレベルから他方のレベルに変化するランプ信号を生成する第６のステップと、
前記複数のデータ線にそれぞれ接続された複数のビデオスイッチを、前記第５のステップによる比較結果に基づき前記１水平走査期間の最初に同時にオンに制御して、所定のレベルの信号を前記複数のビデオスイッチを通して前記複数のデータ線へ出力する第７のステップと、
前記第７のステップによる前記複数のビデオスイッチの制御後に、前記第２の保持手段に保持されている前記補正後の映像データの１ラインの各画素のうち前記比較結果が一致を示す画素に対応した前記ビデオスイッチをオフに制御して、そのオフ直前の画素の映像データに対応した前記ランプ信号の値を、前記オフに制御した前記ビデオスイッチに接続され、かつ、選択された前記ゲート線に接続された前記画素の前記保持容量に保持させる第８のステップと
を含むことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその駆動方法に係り、特に入力されたデジタル映像信号をアナログ映像信号に変換してから駆動される、反射型液晶プロジェクタ装置等に用いる液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには、画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶表示装置などが重なった構造を有している。
【０００３】
この液晶表示装置では、アナログ映像信号を入力して液晶を駆動するため、連続して光の透過率を制御でき、良好な階調特性が得られる。一方、デジタル信号処理技術の進展とともに液晶素子の外部回路のデジタル化が進んでいる。それに伴い、映像信号としてデジタル信号を液晶素子に入力する方がシステム全体としては好都合になってきており、デジタル映像信号を、ランプ波形を用いて画素単位でアナログ映像信号に変換して液晶素子を駆動する液晶表示装置が提案されている（例えば、特許文献１参照）。
【０００４】
この特許文献１記載の液晶装置は、アクティブマトリックス方式の液晶パネルの駆動回路であり、図６（Ａ）に示す黒から白までの全映像信号の成分を持った単純な１Ｈ周期のランプ波形をビデオスイッチに供給すると共に、そのランプ波形に同期したクロックでカウンタをカウントアップしていく。そして、このカウント値とラインバッファにラッチされている水平方向の各画素値とをコンパレータにおいて画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値になったら、その画素に対応するビデオスイッチをオフとし、このときのランプ波形の電圧をオフとされたビデオスイッチに接続された画素に保持することでアナログ映像信号への変換が行われる。
【０００５】
ビデオスイッチは、ラッチクロック信号によって一斉にオンして、寄生容量あるいは保持容量に対してサンプル動作を開始する。そして、前記コンパレータから上記カウンタ値と一致したときの信号が出力されると、ビデオスイッチをオフにしてその直前のランプ波形の電圧のホールド動作に入り、画素内の保持容量にもこの電圧値が書き込まれて液晶素子を駆動する。この動作は１ライン分の画素に対して並列に行われるが、通常は各画素毎に映像信号は異なるため、ビデオスイッチのオン時間やホールドされる電圧値は各画素毎に異なる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特公平７−５０３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の特許文献１記載の従来の液晶表示装置では、最初に全てのビデオスイッチをオンしてから徐々に寄生容量などを充放電していって、所定のタイミングでオフにすることで、ホールド時の充放電不足などによる電圧の誤差を出にくくしている。
【０００８】
しかしながら、上記の液晶表示装置で一様な中間調画面（グレー）を表示しようとすると、該当する階調レベルに対応する画素列の対応するビデオスイッチがオフに移行するまでの期間、全ビデオスイッチがオン状態である期間が継続する。この継続するオン期間は、ビデオスイッチの出力側の画素データ線が基準ランプ電圧給電線に対して負荷として働く。このため、上記液晶表示装置によれば、一様な中間調画面（グレー）を表示する場合、基準ランプ電圧波形が負荷によって遅延し、本来のグレーより輝度が低下する可能性がある。
【０００９】
一方、水平方向に上記グレーと黒が混在する絵柄を表示する場合には、黒に相当する画素列のビデオスイッチが先行してオフとなり、基準ランプ電圧給電線の負荷が切り離されて低減するので、グレー部分の輝度は増加する。これによって、上記の液晶表示装置によれば、黒の両側に表示されるグレーは、水平方向全体にわたって一様に表示されるグレーより明るめとなり、図７に示すような所謂「横引き」状の画像ノイズが発生してしまう。
【００１０】
図７に示す液晶表示装置の表示画面において、上下の帯状画像Iは、グレーの画像であり、それらの間にある黒色画像IIの両側にIIIで示すように、本来のグレーよりも明るめのグレーの画像が表示され、これが上記の「横引き」状の画像ノイズとして表示される。
【００１１】
本発明は上記の点に鑑みなされたもので、表示されるべき階調未満に存在する階調データ数に依存しないように補正した補正後の映像データを生成し、その補正後の映像データの画素値に対応したランプ信号の値を画素へ出力することにより、横引きノイズがなく高品位な画像表示が可能なデジタル信号入力型の液晶表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の液晶表示装置は、複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に保持された値が印加されて表示を行う液晶素子とを備えた各画素が複数配列された画素部と、複数のデータ線に対応して設けられ、複数のデータ線に水平方向の各画素の値を示すアナログ信号を順次切り換えて供給する複数のビデオスイッチと、複数のゲート線を順次選択する垂直方向駆動回路と、デジタル映像信号における１ライン分の各画素の映像データを保持する第１の保持手段と、第１の保持手段に保持された１ライン分の各画素の映像データのそれぞれに基づいて、各階調毎にその階調未満に存在する映像データの発生頻度情報を算出する演算手段と、第１の保持手段に保持された１ライン分の各画素の映像データのそれぞれに対して、映像データの発生頻度情報に所定の補正係数を乗じて得られた補正データを減算して各画素の補正後の映像データを生成する補正後映像データ生成手段と、１ライン分の各画素の補正後の映像データを保持する第２の保持手段と、第２の保持手段で保持された１ライン分の各画素の補正後の映像データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する比較手段と、一定周期で黒レベル及び白レベルのうち一方のレベルから他方のレベルに変化するランプ信号を生成するランプ信号生成手段と、比較手段からの比較結果に基づき１水平走査期間の最初に複数のビデオスイッチを同時にオンに制御して、所定のレベルの信号をビデオスイッチを通してデータ線へ出力した後、第２の保持手段に保持されている補正後の映像データの１ラインの各画素のうち比較結果が一致を示す画素に対応したビデオスイッチをオフに制御して、そのオフ直前の画素の映像データに対応したランプ信号の値を、画素部のオフに制御したビデオスイッチに接続され、かつ、垂直方向駆動回路により選択されたゲート線に接続された画素の保持容量に保持させる動作を行う変換手段とを有することを特徴とする。
【００１３】
また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、複数のデータ線と複数のゲート線とがそれぞれ交差する交差部に設けられ、それぞれ画素選択トランジスタと、この画素選択トランジスタに接続された保持容量と、この保持容量に保持された値が印加されて表示を行う液晶素子とを備えた複数の画素のうち、水平方向の１ライン分の各画素の映像データを第１の保持手段に保持する第１のステップと、第１の保持手段に保持された１ライン分の各画素の映像データのそれぞれに基づいて、各階調毎にその階調未満に存在する映像データの発生頻度情報を算出する第２のステップと、第１の保持手段に保持された１ライン分の各画素の映像データのそれぞれに対して、映像データの発生頻度情報に所定の補正係数を乗じて得られた補正データを減算して各画素の補正後の映像データを生成する第３のステップと、１ライン分の各画素の補正後の映像データを第２の保持手段に保持する第４のステップと、第２の保持手段で保持された１ライン分の各画素の補正後の映像データと１水平走査期間で値が順次変化するカウント値とを比較して両者が一致するか否かを検出する第５のステップと、一定周期で黒レベル及び白レベルのうち一方のレベルから他方のレベルに変化するランプ信号を生成する第６のステップと、複数のデータ線にそれぞれ接続された複数のビデオスイッチを、第５のステップによる比較結果に基づき１水平走査期間の最初に同時にオンに制御して、所定のレベルの信号を複数のビデオスイッチを通して複数のデータ線へ出力する第７のステップと、第７のステップによる複数のビデオスイッチの制御後に、第２の保持手段に保持されている補正後の映像データの１ラインの各画素のうち比較結果が一致を示す画素に対応したビデオスイッチをオフに制御して、そのオフ直前の画素の映像データに対応したランプ信号の値を、オフに制御したビデオスイッチに接続され、かつ、選択されたゲート線に接続された画素の保持容量に保持させる第８のステップとを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、表示されるべき階調未満に存在する階調データ数に依存しないように補正した補正後の映像データを生成し、その補正後の映像データの画素値に対応したランプ信号の値を画素へ出力することにより、横引きノイズがなく高品位な画像表示ができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の液晶表示装置の一実施の形態の構成図である。
【図２】本発明の液晶表示装置の水平方向駆動回路の要部の一実施の形態のブロック図である。
【図３】図２の動作説明用フローチャートである。
【図４】本発明の液晶表示装置の水平方向駆動回路の他の要部である変換回路部の一実施の形態の回路系統図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】横引きノイズの発生メカニズムと本発明の液晶表示装置の要部の一実施の形態の動作についての説明図である。
【図７】従来の液晶表示装置で発生する横引きノイズの一例を示す図である。
【発明を実施するための形態】
【００１６】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明になる液晶表示装置の一実施の形態の構成図を示す。本実施の形態の液晶表示装置１００は、水平方向駆動回路１０、垂直方向駆動回路２０、画素部３０、コントローラ４０等から構成されている。水平方向駆動回路１０は、本実施の形態の要部を構成しており、ｍ個のビデオスイッチ１−１〜１−ｍを介してｍ本のデータ線（列信号線）６−１〜６−ｍに、入力されたデジタル映像信号をアナログ映像信号に変換して得られた映像データを、１水平走査期間内に順次に出力する。本実施の形態の特徴である水平方向駆動回路１０の構成及び動作については後述する。
【００１８】
垂直方向駆動回路２０は、ｎ本のゲート線（行走査線）８−１〜８−ｎに順次に選択信号を１垂直走査期間内で出力する。コントローラ４０は、入力デジタル映像信号に同期した各種クロック信号を生成して水平方向駆動回路１０及び垂直方向駆動回路２０にそれぞれ供給し、また、ランプ信号を生成して水平方向駆動回路１０に供給する（経路は図示せず）。
【００１９】
画素部３０は、ｍ本のデータ線６−１〜６−ｍと、ｎ本のゲート線８−１〜８−ｎとが互いに交差する交差部に設けられた、全部でｎ・ｍ個の画素１１〜ｎｍから構成されている。画素１１〜ｎｍのそれぞれは、図１に拡大して示すように、画素選択トランジスタ２と、この画素選択トランジスタ２に接続された信号保持容量３と、この信号保持容量３に接続されて液晶素子を駆動する反射電極（画素駆動電極）４とを備えている。液晶素子は、反射電極４と、反射電極４に対向する対向電極（共通電極）と、反射電極４と対向電極との間に配置された液晶層（いずれも図示せず）とからなる周知の構造である。画素選択トランジスタ２はゲートがゲート線に接続され、ドレインがデータ線に接続されている。また、共通電極は共通電極線７に接続されている。
【００２０】
この液晶表示装置１００は、入力デジタル映像信号と同期した水平方向走査信号や行選択信号により、データ線６−１〜６−ｍとゲート線８−１〜８−ｎとの交差部の画素を選択し、その画素内にある画素選択トランジスタ２を経由して信号保持容量３に画素値を書き込み、その画素値を、信号保持容量３に接続されている反射電極４を介して液晶層を駆動し、映像として表示する。
【００２１】
上記の液晶表示装置１００の表示動作自体は一般的であるが、本実施の形態は、前述した「横引き」状の画像ノイズが表示されないように、水平方向駆動回路１０を構成した点に特徴があり、以下、水平方向駆動回路１０の構成及び動作の詳細について説明する。
【００２２】
図２は、水平方向駆動回路１０の要部の一実施の形態のブロック図を示す。図２に示すドライバ基板５０は、水平方向駆動回路１０に設けられるが、同期信号生成部５１はコントローラ４０に設けられていてもよい。ドライバ基板５０は、同期信号生成部５１と、ラインメモリ５２と、演算器５３と、減算器５４と、ラインメモリ５５とからなる。ドライバ基板５０は、入力されたデジタル映像信号を液晶素子に所定の形式、所定のタイミングで送り出す役割を果たしている。同期信号生成部５１は、デジタル映像信号の同期信号を波形整形して水平同期信号及び垂直同期信号を生成し、更にはそれらに基づいて各種クロック信号を生成して、それらを出力し、後述する水平駆動回路１０内の他の回路部を駆動したり、垂直方向駆動回路２０を駆動する。
【００２３】
ドライバ基板５０内の同期信号生成部５１以外の回路部は、前述した「横引き」状の画像ノイズを除去するための映像データ補正処理を行う回路部である。ラインメモリ５２は、入力された例えば１０ビットのデジタル映像信号の１ライン分のデータを一時的に保持する。例えば、水平方向１９２０画素、垂直方向１０８０画素（すなわち、１９２０×１０８０画素）のフルＨＤ表示を行う場合は、１ライン分の１９２０画素のデジタル映像信号（映像データ）を保持する。ここでは、ラインメモリ５２から出力される映像データをＬＭａ（ｘ）（ｘは水平方向アドレスで、ここでは０〜１９１９）と表示してある。
【００２４】
演算器５３はラインメモリ５２に蓄えられた１ライン分の映像データを参照し、横引きノイズの発生度合いを予測して、上記の１ライン分の映像データに変更を加えるための補正データを算出する。この演算器５３による補正データの算出方法について図３のフローチャートを併せ参照して詳細に説明する。
【００２５】
初めに、図２に示す演算器５３は、ヒストグラム演算部５３１で算出するヒストグラムＨ（ｋ）（ｋは階調データで、例えば１０ビットの映像データの場合は０〜１０２３）及び順方向ヒストグラム積算度数演算部５３２で算出する順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）を、それぞれ初期化して「０」とする（ステップＳ１）。
【００２６】
続いて、演算器５３は、ラインメモリ５２に蓄えられた映像データＬＭａ（ｘ）を取得する（ステップＳ２）。次に、演算器５３は、ヒストグラム演算部５３１において、ラインメモリ５２から取得される１ライン分の１９２０画素の映像データＬＭａ（０）〜ＬＭａ（１９１９）のすべてに基づいて、各階調（画素値）毎の画素数を示すヒストグラムデータＨ（ＬＭａ（ｘ））を算出する（ステップＳ３〜Ｓ５）。
【００２７】
続いて、演算器５３は、ヒストグラム演算部５３１で算出されたヒストグラムデータＨ（ＬＭａ（ｘ））に基づいて、順方向ヒストグラム積算度数演算部５３２において、順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）を算出する（ステップＳ６〜Ｓ８）。この順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）は、入力映像データが１０ビットであるので、１０ビットで表される階調０から階調１０２３まで階調順にヒストグラムデータＨ（ＬＭａ（ｘ））を順方向で並べ、かつ、各階調毎にその階調のヒストグラムデータＨ（ＬＭａ（ｘ））を、その階調の直前（階調未満）まで存在する階調のヒストグラムデータＨ（ＬＭａ（ｘ））の積算値（発生頻度）を積算した値を示すデータである。従って、順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）は、最小の階調で最小値を示し、以下階調が大きくなるに従って値が大きくなり、最大の階調で最大値を示す。
【００２８】
そして、演算器５３は、補正係数乗算部５３３において、順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）のうち、１ライン分の１９２０画素の映像データＬＭａ（０）〜ＬＭａ（１９１９）のそれぞれについて、１ラインにおいて該当画素の直前の画素までの順方向ヒストグラム積算度数Ｈｓｕｍ（ＬＭａ（ｘ）−１）に補正係数αを乗算した値α（Ｈｓｕｍ（ＬＭａ（ｘ）−１））を補正データとして算出する。ここでαは補正係数（０以外の実数）で、ビデオスイッチの出力側のデータ線の負荷の大小で決定され、液晶素子固有の値となる。従って、αの値は液晶素子固有に調整されるべき値で、実際に画像を表示しながら最適値を決定する。
【００２９】
次に、減算器５４は、ラインメモリ５２から出力された映像データＬＭａ（ｘ）から、演算器５３で生成された補正データα（Ｈｓｕｍ（ＬＭａ（ｘ）−１））を減算して、次式で表される補正後の映像データＬＭｂ（ｘ）を算出する（以上、ステップＳ９〜Ｓ１１）。
【００３０】
ＬＭｂ（ｘ）＝ＬＭａ（ｘ）−α（Ｈｓｕｍ（ＬＭａ（ｘ）−１））      （１）
後述するように、横引きノイズの影響は表示されるべき階調未満に存在する階調データ数に依存するため、（１）式のＬＭｂ（ｘ）は入力映像データＬＭａ（ｘ）が補正されるべき値を示す。
【００３１】
そして、減算器５４は、上記の補正後の映像データＬＭｂ（ｘ）を出力し、ラインメモリ５５に１ライン分蓄積する（ステップＳ１２）。ラインメモリ５５は、蓄積した１ライン分の１０ビットの補正後の映像データＬＭｂ（ｘ）を順次に出力し、水平方向駆動回路１０内の後述する図４に示す変換回路部内のラッチ回路６２−１〜６２−ｍへ端子７３を介して供給する。
【００３２】
なお、上記の演算器５３による計算は素子外部に設けた駆動基板内にハードウェアとして組み込みことで、計算処理速度を早くすることができる。図２に示す回路部は、１ライン分の映像データをラインメモリ５２、５５に一旦蓄えるため、映像信号の入力に対して表示のタイミングが若干遅れるが問題にはならない。また、ここでは説明の都合上、ラインメモリ５２、５５を別々に存在するものとして説明したが、ラインメモリ５２、５５は１つのラインメモリで共用しても構わない。
【００３３】
図４は、水平方向駆動回路１０内の他の要部である変換回路部の一例の回路系統図を示す。なお、この図４は、図示の便宜上、図１に示したビデオスイッチ１−１〜１−ｍも含めて図示している。
【００３４】
図４において、ｍ段（ｍは２以上の自然数で、画素部の水平方向の画素数に相当し、上記の例では１９２０である）のシフトレジスタ６１は、クロック信号（ＸＣＬ）７２に同期して、シフトデータであるスタートパルス（ＸＳＰ）７１を右方向に順次シフトする。
【００３５】
ラッチ回路６２−１〜６２−ｍは、それぞれシフトレジスタ６１のｍ個の出力端子Ｑ1〜Ｑmに１対１に対応して設けられている。これらラッチ回路６２−１〜６２−ｍは、端子７３に、図２に示したラインメモリ５５から１０ビット並列に入力されるデジタル映像信号の各ビットデータＰＤ１〜ＰＤ１０が共通に供給され、出力端子Ｑ1〜Ｑmから出力されるデータのうち対応するデータが所定値（ＸＳＰ７１の論理値）のときにビットデータＰＤ１〜ＰＤ１０をラッチする（一時保持する）。ここで、シフトレジスタ６１のｍ個の出力端子Ｑ1〜Ｑmからは、１水平走査期間（１Ｈ）内で順次、上記の所定値のデータが出力されるので、ラッチ回路６２−１〜６２−ｍは１Ｈ内で左から右方向へ順次にビットデータＰＤ１〜ＰＤ１０のラッチ動作を行う。
【００３６】
ラッチ回路６３−１〜６３−ｍは、ラッチ回路６２−１〜６２−ｍに１対１に対応して設けられており、第１のクロック信号（ＬＣＬ）７４が共通に供給され、ＬＣＬ信号７４が所定論理値となった時に同時にラッチ動作を行う。なお、ラッチ回路６３−１〜６３−ｍは、一つのラインバッファであってもよい。
【００３７】
コンパレータ６４−１〜６４−ｍは、ラッチ回路６３−１〜６３−ｍに１対１に対応して設けられており、各ラッチ回路６３−１〜６３−ｍから並列出力される１０ビットデータの値と、カウンタ６５から出力される１０ビットのカウント値とを一致するか否か比較動作する。カウンタ６５は、第２のクロック信号（ＣＬＫ）７５を計数して１０ビットのカウント値をラッチ回路６３−１〜６３−ｍへ出力する。
【００３８】
制御回路６６−１〜６６−ｍは、コンパレータ６４−１〜６４−ｍに１対１に対応して設けられており、第１のクロック信号（ＬＣＬ）７４が共通に供給されると共に、コンパレータ６４−１〜６４−ｍの比較結果が供給される。レベルシフタ６７−１〜６７−ｍは、制御回路６６−１〜６６−ｍに１対１に対応して設けられており、アナログスイッチであるスイッチ６８−１〜６８−ｍをスイッチング制御する。スイッチ６８−１〜６８−ｍは、図１に示したアナログスイッチ１−１〜１−ｍに相当する。スイッチ６８−１〜６８−ｍは、ランプ信号（Ｖｉｄｅｏ信号）７７が共通に供給される。
【００３９】
なお、制御回路６６−１〜６６−ｍは、ＬＣＬ信号７４が所定論理値となったときに、初期化されてハイレベルの信号を出力し、その後に入力されるコンパレータ６４−１〜６４−ｍの比較出力信号７８−１〜７８−ｍが比較不一致を示すローレベルのときはハイレベルの信号を引き続き出力し、比較出力信号７８−１〜７８−ｍが比較一致を示すハイレベルのときはローレベルの信号を出力する。また、制御回路６６−１〜６６−ｍは、比較出力信号７８−１〜７８−ｍがハイレベルとなった後に、ローレベルとなったときは、ローレベルの信号出力状態を保持する。かかる制御回路６６−１〜６６−ｍは、排他的論理和回路とフリップフロップで構成することができる。
【００４０】
次に、図４の変換回路部の動作について、図５のタイミングチャートを併せ参照して説明する。
【００４１】
シフトレジスタ６１のシフト動作に従い、シフトレジスタ６１の出力端子Ｑ1〜Ｑmからラッチパルスの出力が順次に行われて、ラッチ回路６２−１〜６２−ｍに１ライン分の画素データＰＤ１〜ＰＤ１０が順次にラッチされる。１ライン分の画素データのラッチ終了直後に、図５（Ａ）に示す１Ｈ周期のＬＣＬ信号７４が所定論理値（ここでは、ハイレベル）となり、ラッチ回路６２−１〜６２−ｍのそれぞれにラッチされている１０ビットの各画素データが、対応して設けられているラッチ回路６３−１〜６３−ｍに転送されてラッチされる。続いて、シフトレジスタ６１のシフト動作に従い、ラッチ回路６２−１〜６２−ｍは次のラインのデジタル映像信号の各画素データの取り込み動作に移る。
【００４２】
一方、カウンタ６５は、図５（Ｃ）に示すＣＬＫ信号７５を計数して、順次カウントアップする１０ビットのカウント値を出力する。デジタル映像信号７３の画素データが１０ビットの場合は、カウンタ６５は通常、１０進数で「０」〜「１０２３」の値を示す１０ビットカウンタ値を出力する２進カウンタである。
【００４３】
コンパレータ６４−１〜６４−ｍは、各ラッチ回路６３−１〜６３−ｍから並列出力される１０ビットの画素データの値と、カウンタ６５から並列出力される１０ビットのカウント値とが一致するか否か画素単位で比較動作を行い、例えば一致したときはハイレベル、不一致のときはローレベルの比較出力信号７８−１〜７８−ｍを出力する。コンパレータ６４−１〜６４−ｍは、カウンタ６５の一巡するカウンタ値（例えば「０」〜「１０２３」）のうちのどれかのカウンタ値のときに、ハイレベルの一致信号を出力する。コンパレータ６４−１〜６４−ｍは、その比較出力信号７８−１〜７８−ｍを制御回路６６−１〜６６−ｍに供給する。
【００４４】
制御回路６６−１〜６６−ｍは、ＬＣＬ信号７４が所定論理値（ここでは、ハイレベル）となると、出力信号がハイレベルとなる。レベルシフタ６７−１〜６７−ｍは、制御回路６６−１〜６６−ｍからハイレベルの出力信号が供給されると、スイッチ６８−１〜６８−ｍをオンとする。
【００４５】
これにより、まず、スイッチ６８−１〜６８−ｍが同時に強制的にオンとされ、図５（Ｂ）に示すランプ信号（Ｖｉｄｅｏ信号）７７が、黒レベルの時にスイッチ６８−１〜６８−ｍからそれぞれ出力される。このスイッチ６８−１〜６８−ｍから出力された黒レベルのＶｉｄｅｏ信号７７は、図１に示した画素部３０のデータ線６−１〜６−ｍへ出力され、画素部３０のゲート線８−１〜８−ｎでセレクトされている１ラインの画素に対して書き込まれる。なお、Ｖｉｄｅｏ信号７７は、予め定められた液晶素子のオフレベルからオンレベル（黒レベルから白レベル）まで連続的に変化する１Ｈ周期のランプ信号である。
【００４６】
次に、カウンタ６５が図５（Ｃ）に示す一定周期のＣＬＫ信号７５のカウントを開始する。これにより、カウンタ６５の１０ビットのカウント値は、図５（Ｄ）に模式的に示すように増加して行く。コンパレータ６４−１〜６４−ｍは、カウンタ６５からの１０ビットのカウンタ値とラッチ回路６３−１〜６３−ｍからの１０ビットの画素データ値とを比較し、比較結果が不一致のときにはローレベル、一致のときにはハイレベルの比較出力信号７８を出力して、制御回路６６−１〜６６−ｍに供給する。
【００４７】
図４のカウンタ６５の計数動作が進んでカウンタ値が増加していき、コンパレータ６４−１〜６４−ｍのうち、比較結果が一致したことを示すコンパレータがハイレベルの比較出力信号を出力する。これにより、制御回路６６−１〜６６−ｍのうち対応して設けられた制御回路の出力信号がローレベルになり、対応して設けられたレベルシフタを通してスイッチング信号として供給されるスイッチはオフとなる。
【００４８】
スイッチ６８−１〜６８−ｍのうち、オフとなったスイッチにデータ線を介して接続された画素部３０内の垂直方向に配列された各画素のうち、そのときのゲート線８−１〜８−ｎで選択されている画素の信号保持容量３に、オフとなったスイッチのオフ直前に出力されていたＶｉｄｅｏ信号７７の電圧が保持される。この時保持されるＶｉｄｅｏ信号７７の電圧は、その画素のデジタル映像信号の画素値（階調レベル）に対応している。すなわち、入力されたデジタル映像信号の１０ビットの画素データＰＤ１〜ＰＤ１０は、アナログ映像信号に変換されて画素の信号保持容量３に蓄積される。
【００４９】
更に、図２のカウンタ６５の計数動作が進んでカウンタ値が増加していくと、比較一致を示したコンパレータからまた比較結果が不一致であることを示すローレベルの比較出力信号が出力され続けるので、対応して設けられた制御回路は前述したようにローレベルの出力状態を保持する。この結果、一旦オフとなったスイッチはオフ状態を保持する。
【００５０】
他のスイッチも同様に制御される。その結果、スイッチ６８−１〜６８−ｍがオフになる時の直前のＶｉｄｅｏ信号７７の電圧が、それぞれの画素の信号保持容量で次のフレームまで保持されて液晶を駆動する。図５（Ｅ）は、例えば図１のビデオスイッチ１−１に相当するスイッチ６８−１がカウント値「２」でオフとなったことを模式的に示し、このときＶｉｄｅｏ信号７７の電圧Ｖ２がビデオスイッチ１−１（６８−１）に接続されている画素に保持される。また、図５（Ｆ）は、例えば図１のビデオスイッチ１−３に相当するスイッチ６８−３がカウント値「ｎ」でオフとなったことを模式的に示し、このときＶｉｄｅｏ信号７７の電圧Ｖｎがビデオスイッチ１−３（６８−３）に接続されている画素に保持される。
【００５１】
スイッチ６８−１〜６８−ｍ（図１のビデオスイッチ１−１〜１−ｍ）のオフ動作は、各画素のデータ（明るさ）に応じて行われるため、横方向の複数の画素が同時にオフになることもあるし、カウント値によってはオフになる画素がゼロの場合もある。
【００５２】
このように、Ｖｉｄｅｏ信号７７が低いレベルのときからスイッチ６８−１〜６８−ｍがオンしていて、画素に対してはＶｉｄｅｏ信号７７の信号レベルの変化に合わせて徐々に信号が蓄積されるため、十分な充放電時間を確保し易い反面、カウント値が低い（０、１、２など）期間はスイッチ６８−１〜６８−ｍのうち多くのスイッチがオンしていることが多い。
【００５３】
このように、本実施の形態では、ＬＣＬ信号７４による初期化（全スイッチ６８−１〜６８−ｍのオン）と、デジタル映像信号の各画素の値とカウンタ値との不一致期間は、対応する画素のスイッチのオンを継続し、一致した時には、対応する画素のスイッチをオフとして、対応する画素の信号保持容量へのＶｉｄｅｏ信号７７の書き込みを行い、この後の不一致期間はスイッチをオフに継続して、信号保持容量に書き込んだ画素値を保持するという一連の書き込み制御が可能になる。
【００５４】
次に、横引きノイズの発生メカニズムについて図６を用いて説明する。図６（Ａ）は本実施の形態による液晶表示装置で、一画面内で一様な中間階調（グレー）の画像等を表示しようとしたときのランプ信号（Ｖｉｄｅｏ信号７７）の波形を示す。
【００５５】
一様な中間階調（グレー）の画像を表示しようとすると、図４に示したスイッチ６８−１〜６８−ｍ(図１のビデオスイッチ１−１〜１−ｍに相当)のうち、該当する階調レベルに対応する画素列の対応するビデオスイッチがオフに移行するまでの期間、全ビデオスイッチがオン状態である期間が継続する。この継続するオン期間は、ビデオスイッチの出力側のデータ線がランプ信号（Ｖｉｄｅｏ信号）給電線に対して負荷として働く。
【００５６】
図６（Ａ）において、点線ｃは、ビデオスイッチ出力側の負荷が全く無い状態での理想的なランプ信号（図４のＶｉｄｅｏ信号７７）の波形を示す。グレー電位が確定する瞬間のタイミング（コンパレータ６４−１〜６４−ｍからグレーの階調のときに比較一致を示す信号７８−１〜７８−ｍが出力されるタイミング）をｔで示すと、この時の上記の理想的なランプ信号の電位（すなわち、データ線へ出力される変換された画素値）はＶｃとなる。
【００５７】
一方、上記図４の変換回路部によれば、一様な中間階調（グレー）の画像を表示する場合、上記のランプ信号波形がビデオスイッチ出力側の負荷によって遅延して図６（Ａ）にａで示すようになり、一様なグレーの画像を表示した場合のｔで示すタイミングで確定されるランプ信号の電位（変換された画素値）がＶａとなり、上記理想的な電位Ｖｃよりも低くなっていることが分る。このため、本来のグレーより輝度が低下する。
【００５８】
また、図６（Ａ）において、ｂで示すランプ信号（図４のＶｉｄｅｏ信号７７）は、水平方向にグレーと黒が混在する絵柄を表示する場合のランプ信号の波形を示す。ここでは黒に相当する画素数は水平方向全画素数の半分としてある。黒に相当する画素列のビデオスイッチが先行してオフとなり、ランプ信号給電線の負荷が切り離されて低減するので、ランプ信号波形の遅延は一様な中間階調（グレー）の画像を表示する場合の遅延時間に対して約半分になる。
【００５９】
従って、図６（Ａ）に示すように、グレーの書込みが決定するタイミングｔにおいては、ランプ信号の電位は、一様なグレーを表示した場合のＶａよりも高く、かつ、理想的な電位Ｖｃよりも低い電位Ｖｂとなっている。結果として、グレー部分の輝度は増加する。これによって、上記の変換回路部によれば、黒の両側に表示されるグレーは、水平方向全体にわたって一様に表示されるグレーより明るめとなり、図７に示したような所謂「横引き」状の画像ノイズが発生する。
【００６０】
そこで、上記の所謂「横引き」状の画像ノイズを除去するために、本実施の形態では黒の両側にグレーが表示される１ライン分の映像データが入力されると、前述したように、図２に示した演算器５３により、ヒストグラム演算部５３１において、図６（Ｂ）に示すように、黒レベルとグレーレベルの各階調でそれぞれある値を示すヒストグラムＨ（ｋ）を演算算出した後、順方向ヒストグラム積算度数演算部５３２において、上記のヒストグラムＨ（ｋ）に基づいて、図６（Ｃ）に示すようなヒストグラム積算度数Ｈｓｕｍ（ｋ）を算出する（ここでは黒に相当する画素数は水平方向全画素数の半分としてある。）。
【００６１】
続いて、図２に示した演算器５３は、補正係数乗算部５３３において、順方向ヒストグラム積算度数Ｈｓｕｍ（ｋ）のうち、１ライン分の１９２０画素の映像データＬＭａ（０）〜ＬＭａ（１９１９）のそれぞれについて、１ラインにおいて該当画素の直前の画素までの順方向ヒストグラム積算度数Ｈｓｕｍ（ＬＭａ（ｘ）−１）に補正係数αを乗算した値α（Ｈｓｕｍ（ＬＭａ（ｘ）−１））を補正データとして算出する。そして、演算器５３は、減算器５４において、前述した（１）式で表される補正後の映像データＬＭｂ（ｘ）を算出して出力する。
【００６２】
ここで、水平方向にグレーと黒が混在する絵柄を表示する場合のランプ信号（図４のＶｉｄｅｏ信号７７）の波形は、前述したように図６（Ａ）にｂで示す波形となるため、補正前の映像データＬＭａ（ｘ）を、図４に示した変換回路部でランプ信号（Ｖｉｄｅｏ信号７７）を用いてアナログ映像信号に変換すると、グレー電位が確定する瞬間のタイミングｔの時点のランプ信号の電位（変換された画素値）はＶｂとなり、前述した「横引き」状の画像ノイズが発生する。
【００６３】
これに対し、本実施の形態では、補正後の映像データＬＭｂ（ｘ）は、（１）式に示したように、上記補正前の映像データＬＭａ（ｘ）から補正データを減算した値であるため、その補正後の映像データＬＭｂ（ｘ）を、図４に示した変換回路部でランプ信号（Ｖｉｄｅｏ信号７７）を用いてアナログ映像信号に変換すると、グレー電位が確定する瞬間のタイミングでのランプ信号の電位（変換された画素値）が図６（Ａ）に示すようにＶａとなる。この電位Ｖａは、一様なグレーを表示した場合の電位Ｖａと等しいため、黒の両側のグレーと周辺のグレーとの輝度差は生ぜず、よって本実施の形態によれば、前記「横引き」状の画像ノイズが見えないようにすることができ、高品位の画像表示ができる。
【００６４】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば、デジタル映像信号のビット数は１０ビットに限定されるものではない。
【符号の説明】
【００６５】
１−１〜１−ｍ、６８−１〜６８−ｍ  ビデオスイッチ
２  画素選択トランジスタ
３  信号保持容量
４  反射電極
５  水平信号線
６−１〜６−ｍ  データ線
７  共通電極線
８−１〜８−ｎ  ゲート線
１０  水平方向駆動回路
２０  垂直方向駆動回路
３０  画素部
４０  コントローラ
５０  ドライバ基板
５１  同期信号生成部
５２、５５  ラインメモリ
５３  演算器
５４  減算器
６１  シフトレジスタ
６２−１〜６２−ｍ、６３−１〜６３−ｍ  ラッチ回路（ラインバッファ）
６４−１〜６４−ｍ  コンパレータ
６５ カウンタ
６６−１〜６６−ｍ  制御回路
６７−１〜６７−ｍ  レベルシフタ
７４  第１のクロック信号（ＬＣＬ）
７５  第２のクロック信号（ＣＬＫ）
７７  ランプ信号（Ｖｉｄｅｏ信号）
７８−１〜７８−ｍ  比較出力信号
１００  液晶表示装置
５３１  ヒストグラム演算部
５３２  順方向ヒストグラム積算度数演算部
５３３  補正係数乗算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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