(57)【要約】【課題】回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることが可能なフィルタ回路を提供する。【解決手段】フィルタ回路は、入力端子と出力端子との間に接続された第１のキャパシタと、前記出力端子と設定電位との間に接続されたバイアス回路と、を備え、前記バイアス回路は、前記出力端子と設定電位との間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記出力端子との間に接続された第２のキャパシタと、前記第１のＭＯＳトランジスタのゲートに一端が接続され、第１のバイアス電位が他端に印加された抵抗素子と、を有する。【選択図】図１
2011015230.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に接続された第１のキャパシタと、
前記出力端子と設定電位との間に接続されたバイアス回路と、を備え、
前記バイアス回路は、
前記出力端子と設定電位との間に接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートと前記第１のキャパシタの一方の端子との間に接続された第２のキャパシタと、
前記第１のＭＯＳトランジスタのゲートに一端が接続され、第１のバイアス電位が他端に印加された抵抗素子と、を有する
ことを特徴とするフィルタ回路。
【請求項２】
前記第１のバイアス電位が前記抵抗素子の他端に印加された場合における前記第１のＭＯＳトランジスタのゲート電圧により、前記第１のＭＯＳトランジスタがソース・ドレイン間の電流を制限するように、前記第１のバイアス電位が設定される
ことを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
前記抵抗素子は、前記第１のＭＯＳトランジスタのゲートにソースが接続され、前記第１のバイアス電位がドレインに印加され、第２のバイアス電位がゲートに印加された第２のＭＯＳトランジスタである
ことを特徴とする請求項１または２に記載のフィルタ回路。
【請求項４】
前記第２のバイアス電位がゲートに印加されることにより、前記第２のＭＯＳトランジスタがソース・ドレイン間の電流を制限するように、前記第２のバイアス電位が設定される
ことを特徴とする請求項３に記載のフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ハイパスフィルタに用いられるフィルタ回路およびバイアス回路に関する。
【背景技術】
【０００２】
従来のフィルタ回路には、入力端子と出力端子との間に接続されたコンデンサと、該出力端子と接地との間に接続された抵抗素子とを備えるものがある（例えば、特許文献１参照。）。
【０００３】
この従来のフィルタ回路は、ハイパスフィルタ（ＨＰＦ）として用いる場合、その抵抗値を非常に大きくする必要がある（例えば、該キャパシタの容量値が１ｐＦでフィルタのカットオフ周波数を１０Ｈｚとしようとすると、該抵抗素子の抵抗値が１ＴΩとなる）。
【０００４】
そこで、フィルタ回路の面積を削減する手法として、例えば、該抵抗素子をＭＯＳトランジスタで代用するものがある。該ＭＯＳトレンチのゲート電圧をトランジスタの閾値付近に設定することにより、高抵抗が得られる。これにより、比較的小面積でハイパスフィルタが実現できる。
【０００５】
しかし、該抵抗素子をＭＯＳトランジスタで代用する場合、入力信号に対する該抵抗値の依存性がある。
【０００６】
このため、従来のフィルタ回路は、大振幅の入力信号が入力されると、出力信号にオフセットが含まれることになる。さらに、従来のフィルタ回路は、入力信号の振幅によって該抵抗値が変化するため、出力信号が歪むことになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−２４４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることが可能なフィルタ回路およびバイアス回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るフィルタ回路は、入力端子と出力端子との間に接続された第１のキャパシタと、前記出力端子と設定電位との間に接続されたバイアス回路と、を備え、前記バイアス回路は、前記出力端子と設定電位との間に接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記第１のキャパシタの一方の端子との間に接続された第２のキャパシタと、前記第１のＭＯＳトランジスタのゲートに一端が接続され、第１のバイアス電位が他端に印加された抵抗素子と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明の一態様に係るフィルタ回路およびバイアス回路によれば、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一態様である実施例１に係るフィルタ回路１００の構成の一例を示す回路図である。
【図２】図１に示すフィルタ回路１００の電位生成回路４の構成の一例を示す回路図である。
【図３】図１に示すフィルタ回路１００の出力信号の波形を示す波形図である。
【図４】本発明の一態様である実施例２に係るフィルタ回路２００の構成の一例を示す回路図である。
【図５】図４に示すフィルタ回路２００の電位生成回路２０４の構成の一例を示す回路図である。
【図６】図４に示すフィルタ回路２００の電位生成回路２０４の構成の他の例を示す回路図である。
【図７】本発明の一態様である実施例３に係るフィルタ回路３００の構成の一例を示す回路図である。
【図８】本発明の一態様である実施例４に係るフィルタ回路４００の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、以下の実施例では、フィルタ回路を構成するＭＯＳトランジスタにｎＭＯＳトランジスタを用いた場合について説明する。しかし、フィルタ回路にｐＭＯＳトランジスタを用いた場合でも、回路的に等価であれば、同様の作用効果を奏することができる。
【実施例１】
【００１３】
図１は、本発明の一態様である実施例１に係るフィルタ回路１００の構成の一例を示す回路図である。
【００１４】
図１に示すように、フィルタ回路１００は、入力信号が入力される入力端子１と、入力信号をフィルタリングした信号（出力信号）を出力する出力端子２と、第１のキャパシタ（外部キャパシタ）Ｃ１と、バイアス回路３と、電位生成回路４と、を備える。
【００１５】
第１のキャパシタＣ１は、入力端子１と出力端子２との間に接続されている。
【００１６】
バイアス回路３は、入力端子１との間に第１のキャパシタＣを接続するための出力端子２と、設定電位（ここでは、接地電位である）と、の間に接続されている。なお、該設定電位は、以下では接地電位として説明するが、他の固定された電位であってもよい。
【００１７】
このバイアス回路３は、第１のＭＯＳトランジスタＭ１と、第２のキャパシタ（内部キャパシタ）Ｃ２と、抵抗素子Ｒと、を有する。
【００１８】
第１のＭＯＳトランジスタＭ１は、出力端子２と接地電位との間に接続されたｎＭＯＳトランジスタである。
【００１９】
第２のキャパシタＣ２は、第１のＭＯＳトランジスタＭ１のゲートと出力端子２（第１のＭＯＳトランジスタＭ１のドレイン（第１のキャパシタＣ１の一方の端子））との間に接続されている。
【００２０】
抵抗素子Ｒは、第１のＭＯＳトランジスタＭ１のゲートに一端が接続され、第１のバイアス電位Ｖｂ１が他端に印加されている。また、この抵抗素子Ｒは、後述のように、ＭＯＳトランジスタ等の電気抵抗を有する素子であればよい。
【００２１】
なお、第１のバイアス電位Ｖｂ１が抵抗素子Ｒの他端に印加された場合における第１のＭＯＳトランジスタＭ１のゲート電圧Ｖｇにより、第１のＭＯＳトランジスタＭ１がソース・ドレイン間の電流を制限するように、第１のバイアス電位Ｖｂ１が設定される。
【００２２】
また、電位生成回路４は、第１のバイアス電位Ｖｂ１を生成するようになっている。
【００２３】
ここで、図２は、図１に示すフィルタ回路１００の電位生成回路４の構成の一例を示す回路図である。
【００２４】
図２に示すように、電位生成回路４は、第１の電流源４ａと、第１の電位生成用ＭＯＳトランジスタ４ｂと、を有する。
【００２５】
第１の電位生成用ＭＯＳトランジスタ４ｂは、電源電位ＶＤＤと接地電位との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである。
【００２６】
第１の電流源４ａは、電源電位ＶＤＤと接地電位との間で、第１の電位生成用ＭＯＳトランジスタ４ｂと直列に接続されている。
【００２７】
この電位生成回路４は、第１の電位生成用ＭＯＳトランジスタ４ｂのドレインの電位を、第１のバイアス電位Ｖｂ１として出力するようになっている。
【００２８】
次に、以上のような構成を有するフィルタ回路１００の動作について説明する。
【００２９】
図３は、図１に示すフィルタ回路１００の出力信号の波形を示す波形図である。
【００３０】
既述のように、出力端子２（第１のＭＯＳトランジスタＭ１のドレイン）と第１のＭＯＳトランジスタＭ１のゲートとの間に第２のキャパシタＣ２が接続されている。したがって、図３に示すように、第１のＭＯＳトランジスタＭ１のゲート電圧Ｖｇは、出力信号と同相で変化する。
【００３１】
これにより、出力信号の振幅に関係なく、第１のＭＯＳトランジスタＭ１のゲート・ドレイン間の電位差が一定に保たれるようになる。すなわち、第１のＭＯＳトランジスタＭ１は、その抵抗値が一定になるように動作する。
【００３２】
したがって、出力信号のオフセットが減少するとともに、出力信号の歪みが改善される。
【００３３】
以上のように、本実施例に係るフィルタ回路によれば、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることができる。
【実施例２】
【００３４】
既述の実施例１では、バイアス回路の抵抗素子は、単に電気抵抗を有するものとして説明した。例えば、この抵抗素子は、高抵抗の特性が要求される場合がある。この場合、抵抗素子についてもＭＯＳトランジスタで構成することにより、回路面積の縮小を図ることができる。
【００３５】
そこで、本実施例２では、バイアス回路の抵抗素子をＭＯＳトランジスタで構成した場合について説明する。  
図４は、本発明の一態様である実施例２に係るフィルタ回路２００の構成の一例を示す回路図である。なお、図４において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００３６】
図４に示すように、フィルタ回路２００は、入力信号が入力される入力端子１と、入力信号をフィルタリングした信号（出力信号）を出力する出力端子２と、第１のキャパシタ（外部キャパシタ）Ｃ１と、バイアス回路２０３と、電位生成回路２０４と、を備える。
【００３７】
このフィルタ回路２００において、バイアス回路２０３と電位生成回路２０４以外の構成は、実施例１のフィルタ回路１００の構成と同様である。
【００３８】
バイアス回路２０３は、第１のＭＯＳトランジスタＭ１と、第２のキャパシタ（内部キャパシタ）Ｃ２と、抵抗素子Ｒを構成する第２のＭＯＳトランジスタＭ２と、を有する。
【００３９】
実施例１と同様に、第１のＭＯＳトランジスタＭ１は、出力端子２と接地電位との間に接続されたｎＭＯＳトランジスタである。
【００４０】
実施例１と同様に、第２のキャパシタＣ２は、出力端子２（第１のＭＯＳトランジスタＭ１のドレイン）と第１のＭＯＳトランジスタＭ１のゲートとの間に接続されている。
【００４１】
第２のＭＯＳトランジスタＭ２は、第１のＭＯＳトランジスタＭ１のゲートにソースが接続され、第１のバイアス電位Ｖｂ１がドレインに印加され、第２のバイアス電位Ｖｂ２がゲートに印加されたｎＭＯＳトランジスタである。
【００４２】
なお、第２のバイアス電位Ｖｂ２がゲートに印加されることにより、この第２のＭＯＳトランジスタＭ２がソース・ドレイン間の電流を制限するように、第２のバイアス電位Ｖｂ２が設定される。すなわち、ここでは第２のＭＯＳトランジスタＭ２がｎＭＯＳトランジスタであるので、少なくとも第２のＭＯＳトランジスタＭ２が完全にオフしないように、第１のバイアス電位Ｖｂ１＜第２のバイアス電位Ｖｂ２の関係が成立するように設定される。
【００４３】
また、電位生成回路２０４は、第１のバイアス電位Ｖｂ１および第２のバイアス電位Ｖｂ２を生成するようになっている。
【００４４】
ここで、図５は、図４に示すフィルタ回路２００の電位生成回路２０４の構成の一例を示す回路図である。
【００４５】
図５に示すように、電位生成回路２０４は、第１の電流源２０４ａと、第１の電位生成用ＭＯＳトランジスタ２０４ｃと、第２の電位生成用ＭＯＳトランジスタ２０４ｂと、を有する。
【００４６】
第１の電位生成用ＭＯＳトランジスタ２０４ｃは、電源電位ＶＤＤと接地電位との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである。
【００４７】
第１の電流源２０４ａは、電源電位ＶＤＤと接地電位との間で、第１の電位生成用ＭＯＳトランジスタ２０４ｃと直列に接続されている。
【００４８】
第２の電位生成用ＭＯＳトランジスタ２０４ｂは、電源電位ＶＤＤと接地電位との間で、第１の電位生成用ＭＯＳトランジスタ２０４ｃおよび第１の電流源２０４ａと直列に接続されている。
【００４９】
この図５に示す電位生成回路２０４は、第１の電位生成用ＭＯＳトランジスタ２０４ｃのドレインの電位を、第１のバイアス電位Ｖｂ１として出力するようになっている。さらに、電位生成回路２０４は、第２の電位生成用ＭＯＳトランジスタ２０４ｂのドレインの電位を、第２のバイアス電位Ｖｂ２として出力するようになっている。
【００５０】
この電位生成回路２０４は、第２のＭＯＳトランジスタＭ２が完全にオフしないように、第１のバイアス電位Ｖｂ１＜第２のバイアス電位Ｖｂ２の関係が成立する回路構成に設計されている。
【００５１】
また、図６は、図４に示すフィルタ回路２００の電位生成回路２０４の構成の他の例を示す回路図である。
【００５２】
図６に示すように、電位生成回路２０４は、第１の電流源２０４ｄと、第２の電流源２０４ｆと、第１の電位生成用ＭＯＳトランジスタ２０４ｅと、第２の電位生成用ＭＯＳトランジスタ２０４ｇと、を有する。
【００５３】
第１の電位生成用ＭＯＳトランジスタ２０４ｅは、電源電位ＶＤＤと接地電位との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである。
【００５４】
第１の電流源２０４ｄは、電源電位ＶＤＤと接地電位との間で、第１の電位生成用ＭＯＳトランジスタ２０４ｅと直列に接続されている。
【００５５】
第２の電位生成用ＭＯＳトランジスタ２０４ｇは、電源電位ＶＤＤと接地電位との間に接続され、ダイオード接続されたｎＭＯＳトランジスタである。
【００５６】
第２の電流源２０４ｆは、電源電位ＶＤＤと接地電位との間で、第２の電位生成用ＭＯＳトランジスタ２０４ｇと直列に接続されている。
【００５７】
この図６に示す電位生成回路２０４は、第１の電位生成用ＭＯＳトランジスタ２０４ｃのドレインの電位を、第１のバイアス電位Ｖｂ１として出力するようになっている。さらに、電位生成回路２０４は、第２の電位生成用ＭＯＳトランジスタ２０４ｂのドレインの電位を、第２のバイアス電位Ｖｂ２として出力するようになっている。
【００５８】
この電位生成回路２０４は、第２のＭＯＳトランジスタＭ２が完全にオフしないように、第１のバイアス電位Ｖｂ１＜第２のバイアス電位Ｖｂ２の関係が成立する回路構成に設計されている。
【００５９】
以上のような構成を有するフィルタ回路２００の動作は、既述の実施例１のフィルタ回路１００の動作と同様である。
【００６０】
すなわち、実施例１と同様に、フィルタ回路２００は、出力端子２（第１のＭＯＳトランジスタＭ１のドレイン）と第１のＭＯＳトランジスタＭ１のゲートとの間に第２のキャパシタＣ２が接続されている。したがって、実施例１と同様に、第１のＭＯＳトランジスタＭ１のゲート電圧Ｖｇは、出力信号と同相で変化する。
【００６１】
これにより、出力信号の振幅に関係なく、第１のＭＯＳトランジスタＭ１のゲート・ドレイン間の電位差が一定に保たれるようになる。すなわち、第１のＭＯＳトランジスタＭ１は、その抵抗値が一定になるように動作する。
【００６２】
したがって、出力信号のオフセットが減少するとともに、出力信号の歪みが改善される。
【００６３】
以上のように、本実施例に係るフィルタ回路によれば、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることができる。
【実施例３】
【００６４】
既述の実施例１、２では、バイアス回路のキャパシタが出力端子（第１のＭＯＳトランジスタのドレイン）と第１のＭＯＳトランジスタのゲートとの間に接続されている場合について説明した。
【００６５】
この場合、第１のＭＯＳトランジスタのゲート電圧は、出力信号と同相で変化する。これにより、第１のＭＯＳトランジスタＭ１のゲート・ドレイン間の電位差が一定に保たれるようになる。すなわち、第１のＭＯＳトランジスタＭ１は、その抵抗値が一定に保たれるように動作する。
【００６６】
本実施例３では、第１のＭＯＳトランジスタＭ１の抵抗値を一定に保つために、バイアス回路のキャパシタが入力端子と第１のＭＯＳトランジスタのゲートとの間に接続されている場合について説明する。
【００６７】
図７は、本発明の一態様である実施例３に係るフィルタ回路３００の構成の一例を示す回路図である。なお、図７において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００６８】
図７に示すように、フィルタ回路３００は、入力信号が入力される入力端子１と、入力信号をフィルタリングした信号（出力信号）を出力する出力端子２と、第１のキャパシタ（外部キャパシタ）Ｃ１と、バイアス回路３０３と、電位生成回路４と、を備える。
【００６９】
このフィルタ回路３００において、バイアス回路３０３以外の構成は、実施例１のフィルタ回路１００の構成と同様である。
【００７０】
バイアス回路３０３は、第１のＭＯＳトランジスタＭ１と、第２のキャパシタ（内部キャパシタ）Ｃ２と、抵抗素子Ｒと、を有する。
【００７１】
実施例１と同様に、第１のＭＯＳトランジスタＭ１は、出力端子２と接地電位との間に接続されたｎＭＯＳトランジスタである。
【００７２】
第２のキャパシタＣ２は、入力端子１と第１のＭＯＳトランジスタＭ１のゲートとの間に接続されている。
【００７３】
実施例１と同様に、抵抗素子Ｒは、第１のＭＯＳトランジスタＭ１のゲートに一端が接続され、第１のバイアス電位Ｖｂ１が他端に印加されている。
【００７４】
以上のような構成を有するフィルタ回路３００の動作は、既述の実施例１のフィルタ回路１００の動作と同様である。
【００７５】
すなわち、フィルタ回路３００は、入力端子１と第１のＭＯＳトランジスタＭ１のゲートとの間に第２のキャパシタＣ２が接続されている。入力信号と出力信号とが同相で変化する。このため、第１のＭＯＳトランジスタＭ１のゲート電圧Ｖｇは、出力信号と同相で変化する。
【００７６】
これにより、出力信号の振幅に関係なく、第１のＭＯＳトランジスタＭ１のゲート・ドレイン間の電位差が一定に保たれるようになる。すなわち、第１のＭＯＳトランジスタＭ１は、その抵抗値が一定になるように動作する。
【００７７】
したがって、出力信号のオフセットが減少するとともに、出力信号の歪みが改善される。
【００７８】
以上のように、本実施例に係るフィルタ回路によれば、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることができる。
【実施例４】
【００７９】
既述の実施例３では、バイアス回路の抵抗素子は、電気抵抗を有するものとして説明した。本実施例４では、回路面積の縮小を図るために、バイアス回路の抵抗素子をＭＯＳトランジスタで構成した場合について説明する。
【００８０】
図８は、本発明の一態様である実施例４に係るフィルタ回路４００の構成の一例を示す回路図である。なお、図８において、図４の符号と同じ符号は、実施例４と同様の構成を示す。
【００８１】
図８に示すように、フィルタ回路４００は、入力信号が入力される入力端子１と、入力信号をフィルタリングした信号（出力信号）を出力する出力端子２と、第１のキャパシタ（外部キャパシタ）Ｃ１と、バイアス回路４０３と、電位生成回路２０４と、を備える。
【００８２】
このフィルタ回路４００において、バイアス回路４０３以外の構成は、実施例２のフィルタ回路２００の構成と同様である。
【００８３】
バイアス回路４０３は、第１のＭＯＳトランジスタＭ１と、第２のキャパシタ（内部キャパシタ）Ｃ２と、抵抗素子Ｒを構成する第２のＭＯＳトランジスタＭ２と、を有する。
【００８４】
実施例１と同様に、第１のＭＯＳトランジスタＭ１は、出力端子２と接地電位との間に接続されたｎＭＯＳトランジスタである。
【００８５】
第２のキャパシタＣ２は、入力端子１と第１のＭＯＳトランジスタＭ１のゲートとの間に接続されている。
【００８６】
第２のＭＯＳトランジスタＭ２は、第１のＭＯＳトランジスタＭ１のゲートにソースが接続され、第１のバイアス電位Ｖｂ１がドレインに印加され、第２のバイアス電位Ｖｂ２がゲートに印加されたｎＭＯＳトランジスタである。
【００８７】
なお、第２のバイアス電位Ｖｂ２がゲートに印加されることにより、この第２のＭＯＳトランジスタＭ２がソース・ドレイン間の電流を制限するように、第２のバイアス電位Ｖｂ２が設定される。すなわち、ここでは第２のＭＯＳトランジスタＭ２がｎＭＯＳトランジスタであるので、少なくとも第２のＭＯＳトランジスタＭ２が完全にオフしないように、第１のバイアス電位Ｖｂ１＜第２のバイアス電位Ｖｂ２の関係が成立するように設定される。
【００８８】
以上のような構成を有するフィルタ回路４００の動作は、既述の実施例１のフィルタ回路１００の動作と同様である。
【００８９】
すなわち、フィルタ回路４００は、入力端子１と第１のＭＯＳトランジスタＭ１のゲートとの間に第２のキャパシタＣ２が接続されている。入力信号と出力信号とが同相で変化する。このため、第１のＭＯＳトランジスタＭ１のゲート電圧Ｖｇは、出力信号と同相で変化する。
【００９０】
これにより、出力信号の振幅に関係なく、第１のＭＯＳトランジスタＭ１のゲート・ドレイン間の電位差が一定に保たれるようになる。すなわち、第１のＭＯＳトランジスタＭ１は、その抵抗値が一定になるように動作する。
【００９１】
したがって、出力信号のオフセットが減少するとともに、出力信号の歪みが改善される。
【００９２】
以上のように、本実施例に係るフィルタ回路によれば、回路面積の縮小を図りつつ、出力信号に含まれるオフセットを減少させることができる。
【符号の説明】
【００９３】
１  入力端子
２  出力端子
３、２０３、３０３、４０３  バイアス回路
４、２０４  電位生成回路
４ａ、２０４ａ、２０４ｄ、２０４ｆ  電流源
４ｂ、２０４ｂ、２０４ｃ、２０４ｅ、２０４ｇ  ＭＯＳトランジスタ
１００、２００、３００、４００  フィルタ回路
Ｃ１  第１のキャパシタ（外部キャパシタ）
Ｃ２  第２のキャパシタ（内部キャパシタ）
Ｍ１  第１のＭＯＳトランジスタ
Ｍ２  第２のＭＯＳトランジスタ
Ｒ  抵抗素子
【図１】
2011015230.tif 000003
【図２】
2011015230.tif 000004
【図３】
2011015230.tif 000005
【図４】
2011015230.tif 000006
【図５】
2011015230.tif 000007
【図６】
2011015230.tif 000008
【図７】
2011015230.tif 000009
【図８】
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