(57)【要約】【課題】メモリセルに接続された配線の引き出し部の領域を小さくでき記憶容量の大容量化が可能な半導体記憶装置を提供する。【解決手段】第１メモリセルに接続されたビット線パターン１１−１と、第２メモリセルに接続され、第１方向においてビット線パターン１１−１と第１の間隔で配置されたビット線パターン１１−２と、ビット線パターン１１−１の一端に形成されたコンタクト領域１１−１Ａと、ビット線パターン１１−２の一端に形成されたコンタクト領域１１−２Ａとを具備する。コンタクト領域１１−１Ａとコンタクト領域１１−２Ａは、第１方向に対して直交する第２方向に第１の間隔で配置されている。【選択図】図５
2011176226.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルに接続された第１配線と、
第２メモリセルに接続され、第１方向において前記第１配線と第１の間隔で配置された第２配線と、
前記第１配線の一端に形成された第１フリンジと、
前記第２配線の一端に形成された第２フリンジと、
を具備し、
前記第１フリンジと前記第２フリンジは、前記第１方向に対して直交する第２方向に前記第１の間隔で配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１配線及び前記第２配線と交差し、前記第１配線及び前記第２配線の上層に配置された第３配線と、
をさらに具備し、前記第１配線と前記第３配線の交差部分に前記第１メモリセルが形成され、前記第２配線と前記第３配線の交差部分に前記第２メモリセルが形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１方向に、前記第２配線と前記第１の間隔で配置された第３配線と、
前記第１方向に、前記第３配線と前記第１の間隔で配置された第４配線と、
前記第３配線の一端に形成された第３フリンジと、
前記第４配線の一端に形成された第４フリンジと、
をさらに具備し、
前記第３フリンジと前記第４フリンジは、前記第２方向に前記第１の間隔で配置され、
前記第２フリンジと前記第３フリンジとの間隔は、前記第１の間隔より大きいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１、第２配線より上層に形成され、前記第１、第２配線と同じ方向に延伸した第５、第６配線と、
前記第５配線の一端に形成された第５フリンジと、
前記第６配線の一端に形成された第６フリンジと、
前記第５フリンジに接続され、前記第５フリンジから前記第１フリンジ側に延伸した第１コンタクト材と、
前記第６フリンジに接続され、前記第６フリンジから前記第１フリンジ側に延伸した第２コンタクト材と、
をさらに具備し、
前記第５フリンジと前記第６フリンジは、前記第２方向に前記第１の間隔で配置され、
前記第１、第２コンタクト材は、前記第２フリンジと前記第３フリンジとの間に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にマスク材及び第１マスクパターンを形成する工程と、
前記第１マスクパターンをマスクとして用い、前記マスク材をエッチングして第１寸法に細める工程と、
前記マスク材の側壁に、前記第１寸法の幅を有するスペーサを形成する工程と、
前記マスク材を除去し、前記スペーサを残す工程と、
配線溝を形成するべき領域以外の前記層間絶縁膜上を、前記スペーサと第２マスクパターンで保護する工程と、
前記スペーサ及び前記第２マスクパターンをマスクとして用い、前記層間絶縁膜に配線溝を形成する工程と、
前記配線溝内に配線材料を埋め込み、前記配線溝内に配線層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えばメモリセルに接続された配線と周辺回路とを接続する引き出し部を有する抵抗変化メモリに関するものである。
【背景技術】
【０００２】
従来の浮遊ゲートを用いた不揮発性半導体メモリは、近年において微細化が困難であり、更なる大容量化メモリの候補として３次元クロスポイントセルを有する抵抗変化メモリが期待されている。抵抗変化メモリの中でも、可変抵抗素子を用いたＲｅＲＡＭ（Resistive Random access memory）が次世代の不揮発性半導体メモリとして有力である。なお、近年のメモリ素子の形成には、従来の露光技術では解像が困難であり、一般に側壁スペーサを用いたダブルパターンニング技術が用いられる（例えば、特許文献１参照）。
【０００３】
ＲｅＲＡＭが有するクロスポイントセルは、直交する配線(ワード線、ビット線)の間に可変抵抗素子及びダイオードを有し、これらを行列及び上下層に３次元アレイ状に配置される。可変抵抗素子に電圧を印加すると、ある電圧(Ｖset)にて抵抗が下がった低抵抗状態に遷移する。これをセット(書き込み)と呼ぶ。また、低抵抗状態の可変抵抗素子に電圧を印加し電流を流すと、ある電圧(Ｖreset)で高抵抗状態に遷移する。これをリセット(消去)と呼ぶ。この低抵抗状態あるいは高抵抗状態を、流れる電流差として検知し、メモリセルに記憶された“０”あるいは“１”を検出する。
【０００４】
ダブルパターンニング技術を用いて３次元クロスポイントセルを製造した場合、以下のような問題点がある。
【０００５】
ＲｅＲＡＭでは引き出し部が“積層配線数 × セルアレイ分割数”に比例して存在するため、例え一箇所に付き数μｍ程度の面積増加でも、全体では爆発的に面積が増大し、微細化が困難となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５８４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルに接続された配線の引き出し部の領域を小さくでき、記憶容量の大容量化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施態様の半導体記憶装置は、第１メモリセルに接続された第１配線と、第２メモリセルに接続され、第１方向において前記第１配線と第１の間隔で配置された第２配線と、前記第１配線の一端に形成された第１フリンジと、前記第２配線の一端に形成された第２フリンジとを具備し、前記第１フリンジと前記第２フリンジは、前記第１方向に対して直交する第２方向に前記第１の間隔で配置されていることを特徴とする。
【０００９】
本発明の他の実施態様の半導体記憶装置の製造方法は、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にマスク材及び第１マスクパターンを形成する工程と、前記第１マスクパターンをマスクとして用い、前記マスク材をエッチングして第１寸法に細める工程と、前記マスク材の側壁に、前記第１寸法の幅を有するスペーサを形成する工程と、
前記マスク材を除去し、前記スペーサを残す工程と、配線溝を形成するべき領域以外の前記層間絶縁膜上を、前記スペーサと第２マスクパターンで保護する工程と、前記スペーサ及び前記第２マスクパターンをマスクとして用い、前記層間絶縁膜に配線溝を形成する工程と、前記配線溝内に配線材料を埋め込み、前記配線溝内に配線層を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルに接続された配線の引き出し部の領域を小さくでき、記憶容量の大容量化が可能な半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態の抵抗変化メモリの構成を示す断面図である。
【図２】実施形態の抵抗変化メモリにおけるメモリセルアレイの一部の斜視図である。
【図３】図２においてＩ−Ｉ′線に沿ったメモリセル１つ分の断面図である。
【図４】実施形態の抵抗変化メモリにおけるメモリセルアレイと引き出し部を模式的に示した断面図である。
【図５】実施形態の抵抗変化メモリにおける引き出し部のビット線の平面図である。
【図６】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す平面図である。
【図７】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図８】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図９】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１０】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１１】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す平面図である。
【図１２】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１３】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す平面図である。
【図１４】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１５】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１６】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１７】実施形態の抵抗変化メモリにおける引き出し部の製造方法を示す断面図である。
【図１８】実施形態の抵抗変化メモリにおけるメモリセル及び引き出し部の製造方法を示す断面図である。
【図１９】実施形態の抵抗変化メモリにおけるメモリセル及び引き出し部の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として抵抗変化メモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［１］実施形態の抵抗変化メモリの構成
図１は、実施形態の抵抗変化メモリの構成を示す断面図である。
【００１４】
図示するように、半導体基板１００上には周辺回路１が形成され、周辺回路１上にはメモリセルアレイ２が形成されている。さらに、メモリセルアレイ２に隣接する半導体基板１００上には、引き出し部３が形成されている。ここでは、引き出し部３を１つだけ示すが、メモリセルアレイ２を挟んで反対側にも引き出し部が形成され、さらにこれら引き出し部に直交する方向（紙面の奥行き方向）にもメモリセルを挟むように引き出し部が形成される。
【００１５】
周辺回路１は、ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタを含み、メモリセルアレイ２に対するセット／リセット動作、及び読み出し動作を制御するための回路が形成されている。
【００１６】
メモリセルアレイ２内には、ビット線ＢＬとワード線ＷＬとが交差する位置に配置されたメモリセルＭＣが複数配置されている。メモリセルは複数層に亘って積層されており、ここでは４層に積層されたメモリセルアレイ２を示す。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された可変抵抗素子ＶＲとダイオードＤＩを有する。
【００１７】
引き出し部３には、メモリセルＭＣに接続されたビット線ＢＬまたはワード線ＷＬが引き出されており、ビット線ＢＬまたはワード線ＷＬの一端にはコンタクト領域ＣＲが形成されている。メモリセルアレイ２上には上層配線１０１が形成され、引き出し部３にはコンタクト領域ＣＲ、周辺回路１、及び上層配線１０１の間を電気的に接続するコンタクト材ＣＭが形成されている。
【００１８】
［１−１］メモリセルアレイの構成
図２は、抵抗変化メモリにおけるメモリセルアレイ２の一部の斜視図である。なお、図２中のｉ及びｊは０，１，２，…である。
【００１９】
図示するように、ワード線方向に伸びる複数本のワード線ＷＬ０〜ＷＬ２がこれと交差する方向であるビット線方向に所定の間隔で配設され、ビット線方向に伸びる複数本のビット線ＢＬ０〜ＢＬ２がワード線方向に所定の間隔で配設されている。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２の各交差部に、両配線に挟まれるようにメモリセルＭＣが配置される。ワード線及びビット線は、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いる。
【００２０】
このように、ワード線とビット線に挟まれたメモリセルＭＣが複数積層されて、メモリセルアレイ２が構成されている。
【００２１】
［１−２］メモリセルＭＣ
図３は、図２においてＩ−Ｉ′線で切断し矢印方向から見たメモリセル１つ分の断面図である。
【００２２】
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩが直列接続された回路からなる。可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる。可変抵抗素子ＶＲは、例えば、遷移元素となる陽イオンを含む複合化合物であって、陽イオンの移動により抵抗値が変化するものなどを用いることができる。
【００２３】
可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２，ＥＬ３が配置される。ビット線ＢＬｊ上に電極ＥＬ１が配置され、電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ３上にはワード線ＷＬｊが配置されている。
【００２４】
［１−３］ビット線またはワード線の引き出し部
図４は、抵抗変化メモリにおけるメモリセルアレイ２と引き出し部３を模式的に示した断面図である。なお、図４において、メモリセルアレイの右側にビット線ＢＬ２，ＢＬ４を引き出し、メモリセルアレイの左側にビット線ＢＬ１，ＢＬ３，ＢＬ５を引き出した例を示すが、実際には、メモリセルアレイ２の左右側にワード線とビット線のいずれか一方を引き出し、その直交する方向にワード線とビット線のいずれか他方を引き出す。
【００２５】
ここで、ワード線を挟んで配置されたメモリセルＭＣをメモリセルＭＣ対とし、下層からメモリセル対をメモリセル対ＭＣ１−１、ＭＣ２−１・・・ＭＣ４−１と定義する。
【００２６】
メモリセル対ＭＣ１−１の上端及びメモリセル対ＭＣ２−１の下端に接続されたビット線ＢＬ２は引き出し部３に引き出され、ビット線ＢＬ１の一端にはコンタクト領域（フリンジ）ＣＲ１が形成されている。コンタクト領域ＣＲ１にはコンタクト材ＣＭ１が接続され、コンタクト領域ＣＲ１はコンタクト材ＣＭ１により上層配線１０１に、あるいは配線１０２、ビア材１０３を介して下層配線１０４に接続されている。さらに、下層配線１０４には、ビット線Ｌ１を駆動するドライバＤＲ１が接続されている。
【００２７】
また、メモリセル対ＭＣ２−１の上端及びメモリセル対ＭＣ３−１の下端に接続されたビット線ＢＬ３は引き出し部３に引き出され、ビット線ＢＬ３の一端にはコンタクト領域（フリンジ）ＣＲ２が形成されている。コンタクト領域ＣＲ２にはコンタクト材ＣＭ２が接続され、コンタクト領域ＣＲ２はコンタクト材ＣＭ２により上層配線１０８に、あるいは配線１０５、ビア材１０６を介して下層配線１０７に接続されている。さらに、下層配線１０７には、ワード線ＷＬ２を駆動するドライバＤＲ２が接続されている。
【００２８】
また、メモリセル対ＭＣ３−１の上端及びメモリセル対ＭＣ４−１の下端に接続されたビット線ＢＬ４はＣＭ１と接触しないように引き回され、引き出し部３に引き出される。ビット線ＢＬ４の一端にはコンタクト領域（フリンジ）ＣＲ３が形成されている。コンタクト領域ＣＲ３にはコンタクト材ＣＭ３が接続され、コンタクト領域ＣＲ３はコンタクト材ＣＭ３により上層配線１０１−２に、あるいは配線１０２−２、ビア材１０３−２を介して下層配線１０４−２に接続されている。さらに、下層配線１０４−２には、ワード線ＷＬ２を駆動するドライバＤＲ３が接続されている。
【００２９】
図５（ａ）及び図５（ｂ）は、引き出し部３におけるビット線の平面図である。図５（ａ）に示すパターン群がビット線ＢＬ２のパターンであり、図５（ｂ）に示すパターン群がビット線ＢＬ２上に形成されるビット線ＢＬ４のパターンである。
【００３０】
図５（ａ）に示すように、ビット線ＢＬ２のビット線パターン１１−０乃至１１−４が形成されている。ビット線パターン１１−１は、Ｘ方向（ビット線方向）に直線状に延伸している。ビット線パターン１１−１の一端には、例えば矩形状のコンタクト領域１１−１Ａが形成されている。なお、ビット線パターン１１−１の他端には、第１メモリセル（図示しない）が接続されている。
【００３１】
Ｘ方向に直交するＹ方向（ワード線方向）には、ビット線パターン１１−１に隣接して第１の間隔でビット線パターン１１−２が形成されている。ビット線パターン１１−２は、Ｘ方向に直線状に延伸している。第１の間隔は、ラインアンドスペースパターンが有するピッチのハーフピッチ（最小寸法）である。
【００３２】
ビット線パターン１１−２の一端には、例えば矩形状のコンタクト領域１１−２Ａが形成されている。コンタクト領域１１−２Ａはコンタクト領域１１−１Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１１−１Ａとコンタクト領域１１−２Ａは、Ｘ方向に第１の間隔で配置されている。なお、ビット線パターン１１−２の他端には、Ｙ方向において第１メモリセルに隣接する第２メモリセル（図示しない）が接続されている。
【００３３】
Ｙ方向には、さらにビット線パターン１１−２に隣接して第１の間隔でビット線パターン１１−３が形成されている。ビット線パターン１１−３は、Ｘ方向に直線状に延伸している。ビット線パターン１１−３の一端には、例えば矩形状のコンタクト領域１１−３Ａが形成されている。コンタクト領域１１−３Ａはコンタクト領域１１−２Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１１−２Ａとコンタクト領域１１−３Ａは、Ｘ方向に第１の間隔より大きい第２の間隔で配置されている。なお、ビット線パターン１１−３の他端には、Ｙ方向において第２メモリセルに隣接する第３メモリセル（図示しない）が接続されている。
【００３４】
さらに、Ｙ方向には、ビット線パターン１１−３に隣接して第１の間隔でビット線パターン１１−４が形成されている。ビット線パターン１１−４は、Ｘ方向に直線状に延伸している。ビット線パターン１１−４の一端には、例えば矩形状のコンタクト領域１１−４Ａが形成されている。コンタクト領域１１−４Ａはコンタクト領域１１−３Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１１−３Ａとコンタクト領域１１−４Ａは、Ｘ方向に第１の間隔で配置されている。なお、ビット線パターン１１−４の他端には、Ｙ方向において第３メモリセルに隣接する第４メモリセル（図示しない）が接続されている。
【００３５】
また、メモリセルアレイ２には、ビット線パターン１１−１乃至１１−４の上層に、ビット線パターン１１−１乃至１１−４と交差する複数のワード線が配置されている。第１乃至第４メモリセルは、複数のワード線うち１のワード線とそれぞれのビット線パターン１１−１乃至１１−４と交差される部分に配置されている。
【００３６】
ビット線ＢＬ２のパターン群には、前述したビット線パターンが順次形成されている。また、ビット線パターン群１１−０は、メモリセルアレイを挟んだ反対側の引き出し部に延伸し、それらの一端にはコンタクト領域が形成される（図示しない）。
【００３７】
また、図５（ｂ）に示すビット線ＢＬ４のパターン群がビット線ＢＬ１上に形成され、以下のような構成を有する。
【００３８】
図５（ｂ）に示すように、ビット線ＢＬ４のビット線パターン１２−０乃至１２−４が形成されている。ビット線パターン１２−１は、Ｘ方向に直線状に延伸している。ビット線パターン１２−１の一端には、例えば矩形状のコンタクト領域１２−１Ａが形成されている。なお、ビット線パターン１２−１の他端には、第５メモリセル（図示しない）が接続されている。
【００３９】
Ｙ方向には、ビット線パターン１２−１に隣接して第１の間隔でビット線パターン１２−２が形成されている。ビット線パターン１２−２は、Ｘ方向に直線状に延伸している。ビット線パターン１２−２の一端には、例えば矩形状のコンタクト領域１２−２Ａが形成されている。コンタクト領域１２−２Ａはコンタクト領域１２−１Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１２−１Ａとコンタクト領域１２−２Ａは、Ｘ方向に第１の間隔で配置されている。なお、ビット線パターン１２−２の他端には、Ｙ方向において第５メモリセルに隣接する第６メモリセル（図示しない）が接続されている。
【００４０】
Ｙ方向には、さらにビット線パターン１２−２に隣接して第１の間隔でビット線パターン１２−３が形成されている。ビット線パターン１２−３は、Ｘ方向に直線状に延伸している。ビット線パターン１２−３の一端には、例えば矩形状のコンタクト領域１２−３Ａが形成されている。コンタクト領域１２−３Ａはコンタクト領域１２−２Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１２−２Ａとコンタクト領域１２−３Ａは、Ｘ方向に第１の間隔より大きい第２の間隔で配置されている。なお、ビット線パターン１２−３の他端には、Ｙ方向において第６メモリセルに隣接する第７メモリセル（図示しない）が接続されている。
【００４１】
さらに、Ｙ方向には、ビット線パターン１２−３に隣接して第１の間隔でビット線パターン１２−４が形成されている。ビット線パターン１２−４は、Ｘ方向に直線状に延伸している。ビット線パターン１２−４の一端には、例えば矩形状のコンタクト領域１２−４Ａが形成されている。コンタクト領域１２−４Ａはコンタクト領域１２−３Ａよりメモリセルアレイから離れた位置に配置されており、コンタクト領域１２−３Ａとコンタクト領域１２−４Ａは、Ｘ方向に第１の間隔で配置されている。なお、ビット線パターン１２−４の他端には、Ｙ方向において第７メモリセルに隣接する第８メモリセル（図示しない）が接続されている。
【００４２】
また、メモリセルアレイ２には、ビット線パターン１２−１乃至１２−４の上層に、ビット線パターン１２−１乃至１２−４と交差する複数のワード線が配置されている。第５乃至第８メモリセルは、複数のワード線うち１のワード線とそれぞれのビット線パターン１２−１乃至１２−４と交差される部分に配置されている。
【００４３】
ビット線ＢＬ４のパターン群には、前述したビット線パターンが順次形成されている。また、ビット線パターン群１２−０は、メモリセルアレイを挟んだ反対側の引き出し部に延伸し、それらの一端にコンタクト領域（図示しない）が形成される。
【００４４】
また、コンタクト領域１２−３Ａ，１２−４Ａには、コンタクト材ＣＭ１−１，ＣＭ１−２がそれぞれ接続されている。これらコンタクト材ＣＭ１−１，ＣＭ１−２は、上層のコンタクト領域１１−２Ａとコンタクト領域１１−３Ａとの間を通り、上層及び下層配線に接続される。すなわち、ビット線ＢＬ４のパターン群１１−２、１１−３はコンタクト材ＣＭ１と接触しないように引き回されている。
【００４５】
コンタクト領域１１−１Ａ，１１−２Ａには、コンタクト材ＣＭ３−１，ＣＭ３−２がそれぞれ接続されている。これらコンタクト材ＣＭ３−１，ＣＭ３−２は、下層のコンタクト領域１２−２Ａとコンタクト領域１２−３Ａとの間を通り、上層及び下層配線に接続される。すなわち、ビット線ＢＬ２のパターン群１２−２、１２−３もコンタクト材ＣＭ３と接触しないように引き回されている。
【００４６】
前述したように本実施形態によれば、コンタクト領域１１−１Ａ（または１１−３Ａ，１２−１Ａ，１２−３Ａ）と、コンタクト領域１１−２Ａ（または１１−４Ａ，１２−２Ａ，１２−４Ａ）とは、Ｘ方向に第１の間隔、すなわちハーフピッチ（最小寸法）で配置されている。これにより、コンタクト領域の形成に必要な面積を減らすことができ、引き出し部の領域を小さくできる。
【００４７】
［２］実施形態の抵抗変化メモリにおける引き出し部及びメモリセルの製造方法
本実施形態では、ダマシン法と側壁プロセスを用いて、クロスポイントセルを備えた抵抗変化メモリの引き出し部及びメモリセルの製造方法を説明する。
【００４８】
図６〜図１７、図１８（ｂ）及び図１９（ｂ）は、図５（ａ）及び図５（ｂ）に示した引き出し部とメモリセルの製造方法を示す図である。また、図１８（ａ）及び図１９（ａ）は図１８（ｂ）及び図１９（ｂ）に対応するメモリセルアレイ２の製造方法を示す図である。なおここでは、ビット線側の引き出し部、ビット線上のメモリセルの製造方法を示す。なお、図６、図１１、図１３に示すビット線ＢＬ２及びＢＬ４の平面図は、説明の便宜上、上下に並べて記載されているが、同時に形成されるのではなく、下層のビット線ＢＬ２を形成した後、上層のビット線ＢＬ４を形成している。
【００４９】
図６、図１１、図１３において、（ａ）にて示すパターン群がビット線ＢＬ２を形成するためのパターンであり、（ｂ）にて示すパターン群がビット線ＢＬ２上に形成されるビット線ＢＬ４を形成するためのパターンである。半導体基板を含む下地にメモリ素子駆動部となるＣＭＯＳ領域２２を形成した後、図６に示すようなレジストパターンを形成する。
【００５０】
図６（ａ）に示すように、Ｘ方向に伸びたレジストパターン２１が、Ｘ方向に直交するＹ方向に平行に複数配置されている。レジストパターン２１の一端には、矩形状のレジストパターン２１Ａが形成されている。それぞれの矩形状のレジストパターン２１ＡはＸ方向にメモリセルアレイから離れるように配置されている。
【００５１】
また、図６（ｂ）に示すビット線ＢＬ４のレジストパターン５１は、ビット線ＢＬ２上に形成されるものであり、それらの形状は同様であるため説明は省略する。ただし、矩形状レジストパターン５１Ａは、ビット線ＢＬ１とビット線ＢＬ２が積層される方向において矩形状レジストパターン２１Ａの間にそれぞれ配置される。
【００５２】
図６（ａ）中のＡ−Ａ線に沿った断面図を図７（ａ），図８（ａ），図９（ａ），図１０（ａ）に示し、図６（ａ）中のＢ−Ｂ線に沿った断面図を図７（ｂ），図８（ｂ），図９（ｂ），図１０（ｂ）に示す。
【００５３】
図７（ａ）（ｂ）に示すように、後述する配線溝の加工時にエッチングストッパとなる例えば、シリコン窒化膜（ＳｉＮ膜）２３を膜厚２０ｎｍ堆積する。その後、層間絶縁膜としての例えば、シリコン酸化膜（ＳｉＯ２膜）２４を膜厚２００ｎｍ堆積する。さらに、シリコン酸化膜２４上にマスク材としての例えば、ＳｉＮ膜２５を膜厚１００ｎｍ堆積する。その後、リソグラフィ法によりレジストパターン２１、及び図７(ｂ)に示す矩形状レジストパターン２１Ａを形成する。
【００５４】
次に、レジストパターン２１及び矩形状レジストパターン２１Ａをマスク材として使用し、図８（ａ）及び図８（ｂ）に示すように、レジスト膜をマスク材としてＳｉＮ膜２５をエッチングする。その後、ＳｉＮ膜２５をスリミングすることにより、ＳｉＮ膜２５のＹ方向における幅の加工寸法を目標の寸法（ハーフピッチ）に仕上げる。
【００５５】
次に、シリコン酸化膜２４上及びＳｉＮ膜２５上に、例えば、アモルファスシリコン膜を堆積し、このアモルファスシリコン膜にエッチバックを行うことにより、図９（ａ）及び図９（ｂ）に示すように、ＳｉＮ膜２５の側壁にハーフピッチの膜厚を持つスペーサ２６を形成する。
【００５６】
次に、ＳｉＮ膜２５を、例えば、ホット燐酸処理により選択的に除去し、図１０（ａ）及び図１０（ｂ）に示すようにスペーサ２６を残す。このときの平面図を図１１（ａ）及び図１１（ｂ）に示す。
【００５７】
コンタクト材ＣＭによりビット線ＢＬ２，ＢＬ４を各々のドライバに接続するためには、上面から見た場合においてＸ方向の異なる位置にビット線ＢＬ２，ＢＬ４の各々の接続部分（コンタクト領域）を設ける必要がある。スペーサ２６を形成し、マスク材であるＳｉＮ膜２５を除去した後は、コンタクト領域の部分はリング状に、メモリセルアレイ部を含むその他の部分はライン／スペース状に、スペーサ２６がマスク材として形成される。
【００５８】
次に、メモリセルアレイ部及び引き出し部におけるパターンの作り分けのため、フォトリソグラフィ法により、図１２（ｂ）に示すように、スペーサ２６の一部分をレジストパターン２７で覆う。なお、引き出し部３よりもさらに外周に配設される周辺回路部が存在する場合には、レジストパターン２７で周辺回路のパターンが同時に形成される。このときの平面図を図１３（ａ）及び図１３（ｂ）に示す。図示するように、ビット線パターン及びコンタクト領域を形成しない領域を、レジストパターン２７及びスペーサ２６で覆う。すなわち、ビット線及びコンタクト領域ＢＬは埋め込み配線で形成され、このビット線ＢＬを埋め込むための配線溝及びコンタクト領域を埋め込むためのコンタクト溝を形成するべき領域以外のシリコン酸化膜２４上を、スペーサ２６とレジストパターン２７で保護する。
【００５９】
ここでは、スペーサ２６において８本毎に、引き出し部３をＸ方向においてメモリセルアレイ２の両側に互い違いに形成する構成としている。メモリセルアレイの逆側の引き出し部に引き出すビット線を分離するため、一部のスペーサ２６−０の端部をレジストパターン２７で覆う。また、コンタクト材を接続するコンタクト領域を形成するために、図１３（ａ）及び図１３（ｂ）に示すように、レジストパターン２７に凸形状２７Ａを形成する。
【００６０】
その後、レジストパターン２７とアモルファスシリコンスペーサ２６を共にマスク材として使用し、図１４（ａ）及び図１４（ｂ）に示すように、シリコン酸化膜２４をエッチングして配線溝２４Ａとコンタクト溝２４Ｂを形成する。このとき、配線溝２４Ａ及びコンタクト溝２４Ｂを加工した時のオーバーエッチングによる深さ方向のバラツキを抑制するため、シリコン酸化膜２４の下にストッパとしてのＳｉＮ膜２３が配置されている。このため、配線溝２４Ａ及びコンタクト溝２４Ｂのエッチングは、ＳｉＮ膜２３の上面または、ＳｉＮ膜２３中で停止する。続いて、レジストパターン２７及びスペーサ２６を除去する。
【００６１】
次に、図１５（ａ）及び図１５（ｂ）に示すように、配線溝２４Ａ及びコンタクト溝２４Ｂの底のＳｉＮ膜２３を全面エッチバックにより除去する。これにより、メモリセルアレイ２においては配線溝より、メモリセルＭＣの電極ＥＬ３が露出される。
【００６２】
次に、配線溝２４Ａ内、コンタクト溝２４Ｂ内及びシリコン酸化膜２４上に、バリアメタルとして例えばＴｉＮ膜を形成し、さらにＴｉＮ膜上にタングステン膜２９を形成する。そして、図１６（ａ）及び図１６（ｂ）に示すように、シリコン酸化膜２４上の余分なタングステン膜２９及びＴｉＮ膜をＣＭＰ法により研磨し、シリコン酸化膜２４上を平坦化する。これにより、下層の配線層、すなわち図５（ａ）に示したビット線パターン及びコンタクト領域が、配線溝２４Ａ内及びコンタクト溝２４Ｂ内に形成される。
【００６３】
また、メモリセルアレイ２においてはメモリセルＭＣの電極ＥＬ３とビット線ＢＬ２が接続されることになる。
【００６４】
前述した本実施形態では、（１）メモリセルアレイ部と引き出し部の作り分け、（２）側壁によりリング状に形成されたパターンの分離を、レジストパターン２７の形成とその後のエッチングによって同時に行うことが可能であり、一層の配線を作成するのに必要となる露光回数（リソグラフィ回数）を２回にすることができる。
【００６５】
次に、ビット線ＢＬ２の上層のメモリセルの製造方法を示す断面図を図１７（ａ），図１８（ａ），及び図１９（ａ）に示し、コンタクト領域の製造方法を示す断面図を図１７（ｂ），図１８（ｂ），及び図１９（ｂ）に示す。なお、ビット線パターンとしてのタングステン膜２９を形成するまでの工程は、図７（ａ）〜図１０（ａ）、図１２（ａ）、図１４（ａ）〜図１６（ａ）に示した工程と同様である。
【００６６】
図１７（ａ）、（ｂ）に示すように、タングステン膜２９上及びシリコン酸化膜２４上に、バリアメタル３０、ダイオード３１、バリアメタル３２、可変抵抗素子３３、及び上部電極３４をそれぞれ成膜する。その後、加工用マスク材としてシリコン酸化膜３５を４００ｎｍ堆積する。
【００６７】
図１７の工程に引き続き、メモリセルアレイ２の製造方法を示すため、図１８（ａ）、図１９（ａ）はメモリセルアレイ２における断面を示す。図１８（ａ）に示すように、レジストを円形のマトリクス状に形成した後、レジストをマスク材としてシリコン酸化膜３５を円柱状に加工する。次に、シリコン酸化膜３５をマスク材として、バリアメタル３０、ダイオード３１、バリアメタル３２、可変抵抗素子３３、及び上部電極３４を円柱状に加工することにより、メモリ素子ＭＣを形成する。次に、シリコン酸化膜からなる層間絶縁膜２８を堆積し、上部電極材をマスクにＣＭＰ法により平坦化し、電極３４の上面を露出する。
【００６８】
一方、引き出し部３も、図１８（ａ）に示した工程と同一工程により形成される。図１８（ｂ）に示すように、引き出し領域３上にはメモリセルＭＣは形成されないのでマスク材３５にはマスクパターンを形成しない。その後、引き出し領域３においてはマスク材としてのシリコン酸化膜３５が形成されないため、バリアメタル３０、ダイオード３１、バリアメタル３２、可変抵抗素子３３、及び上部電極３４を除去される。次に、シリコン酸化膜からなる層間絶縁膜２８を堆積することにより、タングステン膜２９の上面が層間絶縁膜２８で覆われる。
【００６９】
以降の工程では、前述した、配線層形成 → メモリセル形成 → 配線層形成を繰り返す。メモリセル形成後に、配線層３７を形成した図を、図１９（ａ）及び図１９（ｂ）に示す。ここでは、配線層２９はビット線であるため、配線層３７はワード線である。
【００７０】
その後、ビット線ＢＬ５まで形成した後、図示しないが、層間絶縁膜中にコンタクト材ＣＭ１〜３を形成するため開口を形成する。この開口は上層から下層まで一括で開口される。その際、この開口はコンタクト領域ＣＲ１〜３の一部を露出し、底部が配線（パッド）１０２、１０２−１、１０５まで達する。その後、この開口を導電材料で埋め込むことによりコンタクト材を形成し、コンタクト材とワード線、及びコンタクト材とビット線をそれぞれ接続する。その結果、それぞれのワード線及びビット線がドライバに接続される。
【００７１】
前述したように、レジストパターン２７及びスペーサ２６をマスク材として溝配線を形成すると、最終的にコンタクト材を接続するコンタクト領域（引っ掛ける部分）１１−１Ａ等が凹形状に形成される。コンタクト材を長方形形状とし、このコンタクト材をコンタクト領域上に形成することにより、複数層のコンタクト領域にコンタクト材を接続することができる。図５に実線で示したコンタクト材はその層で引っ掛かるものを、破線で示したコンタクト材は別の層で引っ掛かるものを表している。
【００７２】
また、図４に示したように、コンタクト材ＣＭ１は最終的にビット線ＢＬ１と同一の工程で形成された配線（パッド）１０２に落ち、ビア材１０３及び下層配線１０４を経由して周辺回路に接続される。また、コンタクト材ＣＭ１の上層にはビット線ＢＬ５と同一の工程で形成された上層配線１０１が形成される。
【００７３】
例えば、配線層４本毎に引き出しを設けた場合、片側にはレジストパターン２本、できあがる配線層４本分に対し、それぞれ積層数分だけ、図中のＸ方向にズラしながら、“４×積層数”分、コンタクト領域を作成する必要がある。４層品ではビット線が上下に２本あるので、８カ所分のコンタクト領域をＸ方向に並べて作成する必要がある。
【００７４】
比較例として、従来のダブルパターンニング技術を単純に３次元クロスポイントセルに適用した場合を説明する。
【００７５】
まず、例えば配線層となるタングステン膜を形成する。続いて、配線加工用のマスク材としてシリコン窒化膜を形成し、さらに酸化膜を形成する。次に、セルアレイ部に最終的に作成するメモリ素子の倍ピッチで露光技術によりレジストを形成し、レジストをマスクとして酸化膜を加工する。
【００７６】
次に、酸化膜をウェット処理により細くし（スリミング）、目標の寸法（ハーフピッチ）にする。さらに、アモルファスシリコンを成膜し、エッチバックを行うことにより、酸化膜の側壁にハーフピッチの厚みでスペーサを形成する。
【００７７】
次に、引き出し部に露光技術によりレジストを形成し、このレジストをマスク材として用いＨＦ系ウェット処理を行う。これにより、レジスト開口部の酸化膜を除去し、スペーサのみを残す。このレジストで覆われていた領域は一回目のレジストでパターニングした形状が残り、露出した領域では一回目のレジストで形成したパターンの外周にのみリング状にパターンがスペーサの厚みで形成される。
【００７８】
次に、レジストを剥離した後、スペーサ及び酸化膜をマスク材として用い、シリコン窒化膜の加工を行う。これにより、セルアレイ部には所望のピッチの細線が、周辺回路部には広い配線を作り分けて形成することができる。但し、この段階では細線は全てリング状に形成されており、一本一本に切り分ける必要がある。露光技術により切り分ける箇所を開口したレジストを形成し、その後、レジストをマスク材としてシリコン窒化膜を加工する。これにより、所望のピッチでライン／スペースが形成される。
【００７９】
次に、このシリコン窒化膜をマスク材として用い、配線層であるタングステン膜を加工する。その後、塗布型酸化膜を埋め込み、ＣＭＰ法により平坦化を行ってタングステン膜を露出させる。これにより、配線層が形成される。
【００８０】
その後、ダイオード、可変抵抗素子となる膜を成膜し、これらの膜をエッチングして筒状にメモリセルを形成する。
【００８１】
このような側壁プロセスを用いて３次元クロスポイントルを製造した場合、以下のような問題点がある。
【００８２】
前述したように、一層の配線を作成する場合に、（１）通常のレジストパターン形成、（２）引き出し部等の広いパターンとセルアレイ部等の最小寸法（ハーフピッチ）で形成するラインの作りわけ、（３）リング状に形成されたパターンの切り分けの３回露光が必要になる。特に、３次元クロスポイントセルでは作成する層数分だけ、露光回数が増加するため製造コストの低減が難しい。
【００８３】
また、周辺回路部とセルアレイ部の作り分け時、マスク材となるシリコン酸化膜をウェット処理にて選択的に除去しており、ウェット処理の等方性エッチング特性により、レジスト境界からウェット液が染込むため、エッチングバイアスとして０．２〜０．４μｍ程度余分に領域を確保する必要がある。３次元クロスポイントセルでは、各ワード線、ビット線をドライバにそれぞれ接続するため、積層した配線層の数だけワード線及びビット線の引き出し部に接続領域を確保する必要がある。
【００８４】
また、ＲｅＲＡＭではＮＡＮＤフラッシュメモリと異なり、セルアレイを小さい規模に分け、各々のセルアレイに引き出し部を設け、別々に駆動する必要がある。これは、ＲｅＲＡＭが可変抵抗素子とダイオードを直列に接続した構造を取るため、一本の配線に多数のセルを接続すると、例えば、ダイオードに逆バイアスの電圧を印加した状態でのダイオードのリーク電流によるトータルのリーク電流が増大してしまうためである。
【００８５】
また、引き出し部の領域が増加すると、ＣＭＰ時のディッシング（Dishing）防止のためのダミー領域の配置が必要になり、ますますセルアレイ部に対する引き出し部の割合が増加する。
【００８６】
すなわち、比較例においては、マスク材（芯材）を除去する際、ウェット液の等方性エッチング特性によるエッチングバイアスにより、すなわちウェット液の染み込みによるコンタクト領域の後退を考慮することにより、コンタクト領域間の距離が増大したが、本実施形態によれば、隣接するコンタクト領域間の距離は、アモルファスシリコンスペーサの膜厚により決まるため、最小寸法（ハーフピッチ）となる。これにより、引き出し部の面積を大幅に縮小することができる。
【００８７】
また、本実施形態では４層品を例として示したが、４層を基本単位（１セット）として２セット積み増し、引き出し部をズラして形成すれば８層品を作成することも可能である。
【００８８】
さらに、本実施形態では、コンタクト領域（引っ掛け部）を凹状に形成し、コンタクト材の両側で接続を行っている（両側引っ掛け）。しかし、これに限るわけではなく、コンタクト領域を四角状に形成し、コンタクト材の片側で引っ掛けるようなレイアウトも可能である（片側引っ掛け）。
【００８９】
本実施形態では、配線（ワード線及びビット線）の引き出し部において、ダマシン法を用いた配線の形成が可能になり、ＲＩＥ法を用いた場合より工程数を削減することができる。
【００９０】
以上説明したように本発明の実施形態は、メモリセルに接続された配線の引き出し部の領域を小さくでき、記憶容量の大容量化が可能な半導体記憶装置を提供できる。また、引き出し部の製造工程数を低減することができ、低コスト化を図ることができる半導体記憶装置の製造方法を提供できる。
【００９１】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【００９２】
１…周辺回路、２…メモリセルアレイ、３…引き出し部、１１−０…ビット線パターン群、１１−１…ビット線パターン、１１−１Ａ…コンタクト領域、１１−２…ビット線パターン、１１−２Ａ…コンタクト領域、１１−３…ビット線パターン、１１−３Ａ…コンタクト領域、１１−４…ビット線パターン、１１−４Ａ…コンタクト領域、１２−０…ビット線パターン群、１２−１…ビット線パターン、１２−１Ａ…コンタクト領域、１２−２…ビット線パターン、１２−２Ａ…コンタクト領域、１２−３…ビット線パターン、１２−３Ａ…コンタクト領域、１２−４…ビット線パターン、１２−４Ａ…コンタクト領域、１３−１，１３−２…コンタクト材、２１…レジストパターン、２１Ａ…矩形状レジストパターン、２２…ＣＭＯＳ領域、２３…シリコン窒化膜（ＳｉＮ膜）、２４…シリコン酸化膜（ＳｉＯ２膜）、２４Ａ…配線溝、２４Ｂ…コンタクト溝、２５…シリコン窒化膜（ＳｉＮ膜）、２６…アモルファスシリコンスペーサ、２７…レジストパターン、２８…層間絶縁膜、２９…タングステン膜、３０…バリアメタル、３１…ダイオード、３２…バリアメタル、３３…可変抵抗素子、３４…上部電極、３５…マスク材、３７…配線層、５１…レジストパターン、５１Ａ…矩形状レジストパターン、１００…半導体基板、１０１，１０２…配線、１０３…ビア材、１０４…下層配線、１０５…配線、１０６…ビア材、１０７…下層配線、１０８…上層配線、ＢＬ，ＢＬ０〜ＢＬ２，ＢＬｊ…ビット線、ＣＭ，ＣＭ１，ＣＭ２…コンタクト材、ＣＲ，ＣＲ１，ＣＲ２…コンタクト領域、ＤＩ…ダイオード、ＤＲ…ドライバ、ＥＬ１，ＥＬ２，ＥＬ３…電極、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、ＷＬ，ＷＬ０〜ＷＬ３，ＷＬｉ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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