(57)【要約】【課題】読み出し不良の低減を図る。【解決手段】半導体記憶装置は、ワード線ＷＬ、ビット線ＢＬ、およびｍ（２以上の自然数）値またはｎ（ｍより大きい自然数）値の異なる状態を記憶できるメモリセルＭＣを含むメモリセルアレイ５と、メモリセルに印加する電圧を制御する制御回路１と、を具備し、制御回路は、メモリセルにｎ値を記憶する場合、リード動作の際および書き込みが完了したか否かを判断するベリファイ動作の際、メモリセルが接続される第１ビット線に０Ｖより大きいビット線電圧を印加し、第１ビット線に隣接する第２ビット線を０Ｖに設定し、メモリセルにｍ値を記憶する場合、リード動作の際、全てのビット線にビット線電圧を印加し、書き込みが完了したか否かを判断するベリファイ動作の際、書き込みが完了しているか否かによって第１、第２ビット線にビット線電圧または０Ｖを設定する。【選択図】      図１
2011198436.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、各前記ワード線および各前記ビット線に接続されたｍ（２以上の自然数）値またはｎ（ｍより大きい自然数）値の異なる状態を記憶できる複数のメモリセルと、で構成されたメモリセルアレイと、
前記複数のメモリセルに印加する電圧を制御する制御回路と、
を具備し、
前記制御回路は、
前記複数のメモリセルのうち選択されたメモリセルにｎ値を記憶する場合、前記メモリセルのリード動作の際、および前記メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記メモリセルが接続される第１ビット線に０Ｖより大きい所定のビット線電圧を印加し、前記第１ビット線に隣接する第２ビット線を０Ｖに設定し、
前記メモリセルにｍ値を記憶する場合、前記メモリセルのリード動作の際、全ての前記ビット線に前記ビット線電圧を印加し、前記メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、書き込みが完了しているか否かによって、前記第１ビット線および第２ビット線に前記ビット線電圧または０Ｖを設定する
ことを特徴とする半導体記憶装置。
【請求項２】
複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、前記複数のワード線のうちの第１ワード線および前記複数のビット線のうちの第１ビット線に接続された第１メモリセルと、で構成されたメモリセルアレイと、
前記第１メモリセルに印加する電圧を制御する制御回路と、
を具備し、
前記制御回路は、前記第１メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、
前記第１ビット線に隣接する第２ビット線に０Ｖより大きい所定のビット線電圧が印加されている場合、前記第１ワード線に第１ベリファイ電圧を印加し、
前記第２ビット線が０Ｖに設定されている場合、前記第１ワード線に前記第１ベリファイ電圧より大きい第２ベリファイ電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項３】
複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、前記複数のワード線のうちの第１ワード線および前記複数のビット線のうちの第１ビット線に接続された第１メモリセルと、前記第１ビット線に隣接する第２ビット線に接続された第２メモリセルと、で構成されたメモリセルアレイと、
前記第１メモリセルおよび第２メモリセルに印加する電圧を制御する制御回路と、
を具備し、
前記制御回路は、前記第１メモリセルのリード動作の際、
前記第１ワード線に第１リード電圧および前記第１リード電圧より小さい第２リード電圧を印加し、前記第１リード電圧による第１判定結果および前記第２リード電圧による第２判定結果を保持し、
前記第１メモリセルの閾値レベルが、前記第２メモリセルの閾値レベル以下の場合、前記第１判定結果を用い、
前記第１メモリセルの閾値レベルが前記第２メモリセルの閾値レベルより大きい場合、前記第２判定結果を用いる
ことを特徴とする半導体記憶装置。
【請求項４】
複数のワード線と、複数の前記ワード線に直交して形成された第１ビット線および前記第１ビット線に隣接する第２ビット線と、各前記ワード線および各前記ビット線に接続された複数のメモリセルと、前記第１ビット線に前記メモリセルのチャネル部分を介して接続された第１ソース線と、前記第２ビット線に前記メモリセルのチャネル部分を介して接続された第２ソース線と、で構成されたメモリセルアレイと、
前記複数のメモリセルに印加する電圧を制御する制御回路と、
を具備し、
前記制御回路は、前記第１ビット線に接続される第１メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記第１ビット線、前記第２ビット線および前記第２ソース線にビット線電圧を印加し、前記第１ソース線を０Ｖに設定し、
前記第２ビット線に接続され、前記第１メモリセルに隣接する第２メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記第１ビット線、前記第２ビット線および前記第１ソース線に前記ビット線電圧を印加し、前記第２ソース線を０Ｖに設定する
ことを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルアレイは、前記複数のメモリセルのうちのビット線方向に電流経路が直列接続された所定個のメモリセル、前記所定個のメモリセルの一端に接続された第１選択トランジスタ、および前記所定個のメモリセルの他端に接続された第２選択トランジスタで構成される複数のＮＡＮＤセルを有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば多値データを記憶することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリであって、多値データを記憶可能な不揮発性半導体記憶装置が提案されている。ＮＡＮＤ型フラッシュメモリは、マトリクス状に配置された複数のメモリセルのうち、ロウ方向に並んだ複数のセル全て、または半数のセルが同時に選択される。この選択された複数のセルに対して一括してデータの書き込み、または読み出しが行われる。
【０００３】
ところで、この種の不揮発性半導体記憶装置は著しく微細化が進んでいる。このため、ビット線方向及びワード線方向に隣接するセルの間隔が非常に小さくなっている。隣接するセルの間隔が小さくなるに従い、隣接するセルの浮遊ゲート間の容量（ＦＧ−ＦＧ間容量）が大きくなる。したがって、先に書き込まれたセルの閾値電圧Ｖｔｈが、ＦＧ−ＦＧ間容量により、後に書き込まれる隣接セルのデータに応じて変動してしまうという問題が生じている。特に、１つのセルに複数のデータ（ｎビット）を記憶する多値メモリは、複数の閾値電圧を設定する必要がある。このため、１データ当たりの閾値電圧の分布を非常に小さく制御する必要があり、隣接セルのデータに応じて閾値電圧が変動するという問題が顕著となっている。
【０００４】
上記問題に対して、特許文献１では、隣接セル間のデータの干渉効果による閾値の変動を抑制し、誤書き込みが防止された半導体メモリが提供されている。
【０００５】
しかしながら、データの書き込み時だけでなく、読み出し時においても、読み出し対象セルと隣接するセルとの間に電位差が生じることによって、読み出し不良が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１９２７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、読み出し不良の低減を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点による半導体記憶装置は、複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、各前記ワード線および各前記ビット線に接続されたｍ（２以上の自然数）値またはｎ（ｍより大きい自然数）値の異なる状態を記憶できる複数のメモリセルと、で構成されたメモリセルアレイと、前記複数のメモリセルに印加する電圧を制御する制御回路と、を具備し、前記制御回路は、前記メモリセルにｎ値を記憶する場合、前記メモリセルのリード動作の際、および前記メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記メモリセルが接続される第１ビット線に０Ｖより大きい所定のビット線電圧を印加し、前記第１ビット線に隣接する第２ビット線を０Ｖに設定し、前記メモリセルにｍ値を記憶する場合、前記メモリセルのリード動作の際、全ての前記ビット線に前記ビット線電圧を印加し、前記メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、書き込みが完了しているか否かによって、前記第１ビット線および第２ビット線に前記ビット線電圧または０Ｖを設定する。
【０００９】
本発明の第２の視点による半導体記憶装置は、複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、第１ワード線および第１ビット線に接続された異なる状態を記憶する第１メモリセルと、で構成されたメモリセルアレイと、前記メモリセルアレイに印加する電圧を制御する制御回路と、を具備し、前記制御回路は、前記第１メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記第１ビット線に隣接する第２ビット線に０Ｖより大きい所定のビット線電圧が印加されている場合、前記第１ワード線に第１ベリファイ電圧を印加し、前記第２ビット線が０Ｖの場合、前記第１ワード線に前記第１ベリファイ電圧より大きい第２ベリファイ電圧を印加する。
【００１０】
本発明の第３の視点による半導体記憶装置は、複数のワード線と、複数の前記ワード線に直交して形成された複数のビット線と、第１ワード線および第１ビット線に接続された異なる状態を記憶する第１メモリセルと、前記第１ワード線および前記第１ビット線に隣接する第２ビット線に接続され、異なる状態を記憶する第２メモリセルと、で構成されたメモリセルアレイと、前記メモリセルアレイに印加する電圧を制御する制御回路と、を具備し、前記制御回路は、前記第１メモリセルのリード動作の際、前記第１ワード線に第１リード電圧および前記第１リード電圧より小さい第２リード電圧を印加し、前記第１リード電圧による第１判定結果および前記第２リード電圧による第２判定結果を保持し、前記第１メモリセルの閾値レベルが、前記第２メモリセルの閾値レベル以下の場合、前記第１判定結果を用い、前記第１メモリセルの閾値レベルが前記第２メモリセルの閾値レベルより大きい場合、前記第２判定結果を用いる。
【００１１】
本発明の第４の視点による半導体記憶装置は、複数のワード線と、複数の前記ワード線に直交して形成された第１ビット線および前記第１ビット線に隣接する第２ビット線と、各前記ワード線および各前記ビット線に接続された異なる状態を記憶する複数のメモリセルと、前記第１ビット線に前記メモリセルのチャネル部分を介して接続された第１ソース線と、前記第２ビット線に前記メモリセルのチャネル部分を介して接続された第２ソース線と、で構成されたメモリセルアレイと、前記メモリセルアレイに印加する電圧を制御する制御回路と、を具備し、前記制御回路は、前記第１ビット線に接続される第１メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記第１ビット線、前記第２ビット線および前記第２ソース線にビット線電圧を印加し、前記第１ソース線を０Ｖに設定し、前記第２ビット線に接続され、前記第１メモリセルに隣接する第２メモリセルの書き込みが完了したか否かを判断するベリファイ動作の際、前記第１ビット線、前記第２ビット線および前記第１ソース線に前記ビット線電圧を印加し、前記第２ソース線を０Ｖに設定する。
【発明の効果】
【００１２】
本発明によれば、読み出し不良の低減を図ることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の各実施形態に係る半導体記憶装置のブロック図。
【図２】本発明の各実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図。
【図３】本発明の各実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す図。
【図４】図３におけるIV−IVに沿った断面図。
【図５】本発明の各実施形態に関連するセルトランジスタ閾値の分布を示す図。
【図６】図６（ａ）は、本発明の第１の実施形態に係る２値の場合のセルトランジスタ閾値の分布を示す図、図６（ｂ）は、本発明の第１の実施形態に係る多値の場合のセルトランジスタ閾値の分布を示す図。
【図７】本発明の第２の実施形態に係るセルトランジスタ閾値の分布を示す図。
【図８】本発明の第３の実施形態に係るセルトランジスタ閾値の分布を示す図。
【図９】本発明の第４の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す図。
【図１０】本発明の第４の実施形態に係るベリファイ動作およびリード動作を説明するための図。
【発明を実施するための形態】
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１５】
［全体構成例］
まず、本実施形態に係る半導体記憶装置の全体構成について説明する。
【００１６】
図１は、本実施形態に係る半導体記憶装置のブロック図を示している。図１に示すように、半導体記憶装置は、制御回路１、ロウデコーダ２、カラムデコーダ３、メモリセルアレイ５、センスアンプＳ／Ａ６を備えている。
【００１７】
制御回路１は、書き込み時、消去時及び読み出し時におけるメモリセルのゲート電極やワード線に供給する電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ２及びカラムデコーダ３、およびセンスアンプＳ／Ａを制御するように構成されている。
【００１８】
ロウデコーダ２は、制御回路１の制御に従い、ワード線ＷＬ０〜ＷＬ３１を選択するように構成されている。なお、ここでは、一例としてワード線ＷＬを３２本としたが、ワード線ＷＬの本数に関しては変更可能である。
【００１９】
カラムデコーダ３は、制御回路１の制御に従い、ビット線ＢＬ０〜ＢＬｍを選択するように構成されている。
【００２０】
メモリセルアレイ５は、複数のブロックを備えている。ここで、図１は、特にブロックBlock nを示している。ブロックBlock nは、ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬ０〜ＢＬｍと、マトリクス状に配置された複数のメモリセルＭＣとを備えている。
【００２１】
センスアンプＳ／Ａ６は、ページごとにメモリセルＭＣからビット線ＢＬ０〜ＢＬｍに読み出されたデータを増幅するように構成されている。なお、センスアンプＳ／Ａ６は、カラムデコーダ３と一体であってもよい。
【００２２】
図２は、図１に示すメモリセルアレイ５及びカラムデコーダ３の回路構成を示している。図２において、メモリセルアレイ５は、破線で示すように、複数のブロックを備えている。各ブロックは、複数のＮＡＮＤセルにより構成され、このブロック単位でデータが消去される。
【００２３】
１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣ、第１選択トランジスタＳ１、および第２選択トランジスタＳ２により構成されている。第１選択トランジスタＳ１は、ソース線ＳＲＣに接続されている。第２選択トランジスタＳ２は、ビット線ＢＬ０に接続されている。各ロウに配置されたメモリセルの制御ゲートはワード線ＷＬ０〜ＷＬ３１に共通に接続されている。また、第１選択トランジスタＳ１は第１選択ゲートＳＧ１に共通に接続され、第２選択トランジスタＳ２は第２選択ゲートＳＧ２に共通に接続されている。
【００２４】
リード動作、ベリファイ動作及びプログラム動作時において、カラムデコーダ３より指定されたアドレス信号（ＹＡ１、ＹＡ２…ＹＡｍ）に応じて１ページ分ビット線が選択される。
【００２５】
［構成／読み出し動作］
次に、本実施形態に係る半導体記憶装置の構成について説明する。
【００２６】
図３は、図１および図２に示したメモリセルアレイ５の構成の一部を示している。
【００２７】
図３に示すように、メモリセルアレイ５は、例えばワード線ＷＬ０〜３１、ビット線ＢＬ１〜３、第１選択ゲートＳＧ１、第２選択ゲートＳＧ２、およびソース線ＳＲＣを備えている。
【００２８】
ワード線ＷＬ０〜３１は、図示せぬ半導体基板上にＬ／Ｓ（Line and Space）のパターンで形成されている。具体的には、半導体基板に素子分離領域（ＳＴＩ）で分離された素子領域ＡＡ１〜ＡＡ３がＬ／Ｓで形成され、この素子領域ＡＡ１〜ＡＡ３に垂直にワード線ＷＬが形成されている。
【００２９】
第１選択ゲートＳＧ１および第２選択ゲートＳＧ２は、ワード線ＷＬ０〜３１を挟むように、両側にそれぞれ形成されている。具体的には、ワード線ＷＬ０の外側に第１選択ゲートＳＧ１が形成され、ワード線ＷＬ３１の外側に第２選択ゲートＳＧ２が形成されている。
【００３０】
ソース線ＳＲＣは、第１選択ゲートＳＧ１のソース側にコンタクト１ｂ〜３ｂを介して接続されている。
【００３１】
ビット線ＢＬ１〜３は、ワード線ＷＬの上方に、ワード線ＷＬ０〜３１に直交して形成されている。また、ビット線ＢＬ１〜３は、第２選択ゲートＳＧ２のドレイン側にコンタクト１ａ〜３ａを介してそれぞれ接続されている。
【００３２】
図４は、本実施形態におけるメモリセルの構造を示すものであり、図３におけるIV−IV線に沿った断面図である。
【００３３】
図４に示すように、メモリセルは、半導体基板１０、浮遊ゲートＦＧ、ワード線ＷＬ、およびビット線ＢＬで構成されている。
【００３４】
半導体基板１０には、素子分離領域（ＳＴＩ）により分離された素子領域ＡＡ１〜ＡＡ３が形成されている。
【００３５】
浮遊ゲートＦＧ１〜３は、半導体基板１０の素子領域ＡＡ１〜ＡＡ３上に、トンネル絶縁膜として機能する酸化膜１１を介して形成されている。この浮遊ゲートＦＧは、例えばＰｏｌｙ−Ｓｉなどで構成されている。
【００３６】
ワード線ＷＬは、浮遊ゲートＦＧ１〜３を覆うように、絶縁膜１２を介して全面に形成されている。このワード線ＷＬは、浮遊ゲートＦＧと同様に、例えばＰｏｌｙ−Ｓｉなどで構成されている。
【００３７】
ビット線ＢＬ１〜３は、ワード線ＷＬ上に、絶縁膜を介して形成されている。ビット線ＢＬ１〜３はそれぞれ、浮遊ゲートＦＧ１〜３の上方に形成されている。また、ビット線ＢＬ１〜３はそれぞれ、ワード線ＷＬに直交している。このビット線ＢＬ１〜３は、例えば金属配線である。
【００３８】
次に、図３および図４を用いて、従来のセルデータの読み出し原理について説明する。
【００３９】
セルデータの読み出し時において、ビット線ＢＬ１〜３に電圧ＶＢＬが印加される。この電圧ＶＢＬは、コンタクト１ａ〜３ａを介して、素子領域に伝えられる。また、ソース線ＳＲＣは、０Ｖに固定される。さらに、第１選択ゲートＳＧ１、第２選択ゲートＳＧ２および読み出し対象のワード線ＷＬ以外のワード線ＷＬに、各々の閾値電圧を超える電圧が印加される。
【００４０】
具体的には、ワード線ＷＬ０を読み出す場合、ワード線ＷＬ１〜３１にセルトランジスタの閾値を超える電圧が印加される。そして、ワード線ＷＬ０に読み出し電圧を印加することによって、セルトランジスタの閾値電圧を超えるか否か（セルトランジスタがオンするか否か）を判別する。すなわち、浮遊ゲートＦＧに電子が注入されていない場合、セルの閾値電圧は読み出し電圧以下となり、ワード線ＷＬ０に読み出し電圧を印加することでセルトランジスタはオンする。一方、浮遊ゲートＦＧに電子が注入されている場合、セルの閾値電圧は読み出し電圧より大きくなり、セルトランジスタはオンしない。読み出し対象のセルトランジスタがオンした場合、第１選択ゲートＳＧ１、第２選択ゲートＳＧ２および読み出し対象のワード線ＷＬ以外のワード線ＷＬに各々の閾値電圧を超える電圧が印加されているので、コンタクト１ａ〜３ａからコンタクト１ｂ〜３ｂに向かって電流が流れる。しかし、セルトランジスタがオンしない場合、電流は流れない。この違いによって、セルデータの“１”／“０”が判別される。もちろん、セルトランジスタ閾値を細かく設定することにより、セルに複数のレベル（多値）を記憶し、読み出すことが可能である。
【００４１】
セルの読み出し動作において、書き込み後に行う確認のための読み出し（ベリファイ）動作と、記憶済みのセルデータの読み出し（リード）動作がある。リード動作は、１ページ内の全セルに対して一斉に行われる。すなわち、リード動作時、全てのビット線に電圧ＶＢＬが印加される。一方、ベリファイ動作は、書き込みが完了したセルに対しては行われない。例えば、閾値の低いレベルからＡ／Ｂ／Ｃとした場合、まず、Ａレベルの書き込みが完了したか否かを判断するベリファイ動作が行われる。続いて、Ｂレベルの書き込みが完了したか否かを判断するベリファイ動作が行われる。このとき、Ａレベルの書き込みが完了したセルに関しては、ベリファイ動作は行われない。すなわち、図３および図４に示すように、Ｂレベルのベリファイ動作時、ビット線ＢＬ１のセルがＡレベルに書き込まれている場合、ビット線ＢＬ１に電圧ＶＢＬが印加されず、０Ｖに設定される。
【００４２】
このように、リード動作においては、全てのビット線ＢＬに電圧ＶＢＬが印加されるが、ベリファイ動作においては、ベリファイ対象セルに隣接するセルのビット線ＢＬが０Ｖに設定される場合がある。このように隣接するビット線ＢＬの電位による影響は、主に隣接する浮遊ゲートＦＧに対して大きく見られる。すなわち、ベリファイ動作において、隣接するビット線ＢＬの電位がＶＢＬから０Ｖに設定された場合、図４に示すように、カップリングにより、対象セルの閾値電圧が高くなったように見えてしまう。
【００４３】
このように隣接ビット線ＢＬの電位が０Ｖの状態でベリファイ動作が行われた場合であっても、リード動作の際、隣接するビット線ＢＬに電圧ＶＢＬが印加される。このため、ベリファイ動作時よりリード動作時のセルトランジスタの閾値電圧は低くなる。その結果、図５に示すように、ベリファイ動作およびリード動作において、見かけ上セルの閾値電圧がシフトしてしまう。通常、ベリファイ動作時のベリファイ電圧（下限閾値）とリード動作時の読み出し電圧（判定閾値）との間にはガードバンド（マージンを確保させるための電圧差）が設定されている。しかし、上記の閾値電圧のシフト量がガードバンドを超えてしまうと読み出し不良が生じる。
【００４４】
そこで本実施形態における半導体記憶装置は、上述した読み出し不良の問題を回避する読み出し動作を行う。以下に、各実施形態の読み出し動作を詳説する。
【００４５】
＜第１の実施形態＞
第１の実施形態は、ベリファイ動作およびリード動作時のそれぞれにおいて、対象セルに隣接するセル（隣接するビット線ＢＬ）の電位を０Ｖにする例である。
【００４６】
具体的には、ベリファイ動作およびリード動作のそれぞれにおいて、２回の動作が行われる。１回目の動作はビット線ＢＬ１および３に対して行われ、その後、２回目の動作はビット線ＢＬ２に対して行われる。すなわち、対象セルと隣接するセル（隣接するビット線ＢＬ）との間で交互に動作が行われる。この場合、１回目の動作において、ビット線ＢＬ１および３に電圧ＶＢＬが印加され、ビット線ＢＬ２が０Ｖに設定される。その後、２回目の動作において、ビット線ＢＬ１および３が０Ｖに設定され、ビット線ＢＬ２に電圧ＶＢＬが印加される。これにより、ベリファイ動作およびリード動作において、対象セルと隣接するセルとの間の電位差を同程度に設定できる。このため、対象セルと隣接するセルとの相互作用を抑制することができる。
【００４７】
しかしながら、このようにベリファイ動作およびリード動作を行うことにより、セルの閾値電圧はシフトしないが、それぞれ２回の動作を行うため、データを読み出す際に時間がかかってしまう。この問題に関して、以下に詳説する。
【００４８】
図６（ａ）は、２値の場合のセルトランジスタ閾値の分布を示し、図６（ｂ）は、多値の場合のセルトランジスタ閾値の分布を示している。
【００４９】
通常、２値の場合、“１”データの時、プログラムは実行されず、“０”データの時のみにプログラムが実行される。すなわち、２値の場合、“１”および“０”の２つの閾値レベルが生成される。一方、１つのセルに複数のレベルを格納する多値の場合、例えば、Middle/Highなどの複数のレベルに閾値電圧を設定するためプログラムが実行される。なお、図６（ａ）および図６（ｂ）においてはそれぞれ、１つの閾値レベルの分布のみを示し、他の閾値レベルは省略している。
【００５０】
ここで、図６（ｂ）に示すように、メモリセルに複数のレベル（多値）を格納する場合、図６（ａ）に示す２値を格納する場合に比べて、メモリセルの閾値電圧のバラツキを小さく抑える必要がある。すなわち、図６（ａ）に示す２値の場合のベリファイ−リードガードバンドＡに対して、図６（ｂ）に示す多値の場合のベリファイ−リードガードバンドＢは小さくする必要がある。具体的には、例えば２値の場合のベリファイ−リードガードバンドＡは０．５Ｖ程度であり、多値の場合のベリファイ−リードガードバンドＢは０．２Ｖ程度である。
【００５１】
通常、メモリセルアレイ内に、多値または２値を有するメモリセルが混在している。メモリセルに２値を記憶する場合において、ガードバンドＡは比較的大きいため、上述したようなセルデータのシフトに対して影響が小さい。このため、従来の読み出し方式を使用しても誤動作は生じない。
【００５２】
一方、メモリセルに多値を記憶する場合において、ガードバンドＢは小さいため、セルデータのシフトに対して影響が大きい。このため、隣接するビット線ＢＬの電圧によるセルデータのシフトに対して対応が必要である。すなわち、多値のデータに対してベリファイ動作およびリード動作を行う場合、上述したような対象セルと隣接するセル（隣接するビット線ＢＬ）との間で交互に２回の動作を行う。
【００５３】
したがって、メモリセルに２値を記憶する場合においては、通常通りのベリファイ動作および一斉のリード動作を行い、メモリセルに多値を記憶する場合においては、対象セルと隣接するセル（隣接するビット線ＢＬ）との間で交互に２回のベリファイ動作およびリード動作をそれぞれ行う。ここで、これらのベリファイ動作およびリード動作において印加される電圧は、図１に示す制御回路１によって制御される。
【００５４】
なお、メモリセルに２値を記憶する場合においても２回のベリファイ動作およびリード動作を行ってもよいし、メモリセルに多値を記憶する場合においても通常通りのベリファイ動作および一斉のリード動作を行ってもよい。これは、製品世代または製品用途によって決定され、そのときのガードバンドＡおよびガードバンドＢの大きさに応じて使い分けられるものである。
【００５５】
上記第１の実施形態によれば、ベリファイ動作およびリード動作の際、隣接するビット線ＢＬに電圧ＶＢＬと０Ｖとを交互に印加して２回の動作を行う。これにより、対象セルと隣接するセルとの電位差による相互作用を抑制し、セルの閾値電圧のシフトの影響を軽減することができる。したがって、読み出し不良を低減することができる。
【００５６】
また、第１の実施形態では、通常のベリファイ動作および一斉のリード動作と、対象セルと隣接するセルとの間で交互に２回行うベリファイ動作およびリード動作と、をガードバンドＡおよびガードバンドＢの大きさに応じて使い分ける。例えば、２値の場合に通常のベリファイ動作およびリード動作を行い、多値の場合に２回のベリファイ動作およびリード動作を行う。このように、１つのデバイスに両方の読み出し方式を搭載することにより、読み出し不良の低減を図りつつ、読み出し時間の増大を抑えることが可能となる。
【００５７】
＜第２の実施形態＞
上述したように、ベリファイ対象セルに隣接するセル（隣接するビット線ＢＬ）に対してベリファイ動作が完了しているか否かを認識することにより、隣接するビット線ＢＬの電圧がＶＢＬか０Ｖなのかは判断可能である。すなわち、リード動作時において、セルデータがシフトしてしまうか否かを事前に知ることは可能である。また、隣接するビット線ＢＬの電圧によるセルデータのシフト方向およびシフト量は、ともにある程度の予測が可能である。
【００５８】
通常、ベリファイ動作を行う際、プログラムが完了したか否かを判断するベリファイ電圧は、１つのデータに対して１つである。これに対し、第２の実施形態に係るベリファイ動作において、上記の点を考慮の上、２つのベリファイ電圧が用いられる。
【００５９】
具体的には、図７に示すように、ベリファイ動作時において、ベリファイ対象セルに隣接するセルのビット線ＢＬに電圧ＶＢＬが印加されている場合、ワード線ＷＬに第１ベリファイ電圧を印加する。一方、ベリファイ動作時において、ベリファイ対象セルに隣接するセルのビット線ＢＬが０Ｖの場合、ワード線ＷＬに第１ベリファイ電圧より大きい第２ベリファイ電圧を印加する。このようなベリファイ電圧を用いてプログラムが実行される。これらのベリファイ動作において印加される電圧は、図１に示す制御回路１によって制御される。なお、１回目のプログラム、ベリファイ動作時において、セルの閾値電圧は、全て消去電圧であるため、上記のようにベリファイ電圧を設定する必要はなく、２回目以後のプログラム、ベリファイ動作時において、１回目のベリファイ結果に基づきベリファイ電圧を設定すればよい。
【００６０】
その後、リード動作において、全てのビット線ＢＬに対して電圧ＶＢＬが印加され、一斉のリード動作が行われる。リード動作の際、第２のベリファイ電圧を用いたセルは隣接するビット線電圧の影響でデータが閾値の低い側へシフトするが、リード判定閾値を超えることはない。
【００６１】
なお、２つのベリファイ電圧だけではなく、ベリファイ対象セルの双方に隣接するセルの電圧状況に応じて、３通り以上の閾値の判断レベルを用いてもよい。具体的には、ベリファイ対象セルの一方に隣接するセルのビット線ＢＬに電圧ＶＢＬが印加され、他方に隣接するセルのビット線ＢＬが０Ｖの場合、ワード線ＷＬに上記第２ベリファイ電圧が印加される。一方、ベリファイ対象セルの双方に隣接するセルのビット線ＢＬが０Ｖの場合、ワード線ＷＬに第２ベリファイ電圧より大きい第３ベリファイ電圧が印加される。
【００６２】
上記第２の実施形態によれば、ベリファイ動作時において、２つのベリファイ電圧を設け、セルの閾値電圧のシフトが予想されるか否か（対象セルに隣接するセル（隣接するビット線ＢＬ）が０ＶかＶＢＬか）によって、２つのベリファイ電圧を使い分けている。したがって、隣接セルの書き込み状態に応じて、セルの閾値電圧はシフトするが、ベリファイ−リードガードバンド内に納める事は可能である。これにより、その後のリード動作時において、読み出し不良の低減を図ることができる。
【００６３】
＜第３の実施形態＞
上述したように、隣接するビット線ＢＬの電圧によるセルの閾値電圧のシフト方向・シフト量は、ある程度の予測が可能である。また、隣接するセルのデータによって、リード時にセルの閾値電圧がシフトするか否かを判断することも可能である。
【００６４】
ベリファイ動作におけるプログラムが完了したか否かを判断するベリファイ電圧と同様、リード時の“１”／“０”を判定する読み出し電圧も通常１つのデータに対して１つである。これに対し、第３の実施形態に係るリード動作は、上記の点を考慮の上、２つの読み出し電圧で判定した結果をそれぞれ保持する。この２つの判定結果のうち、どちらを使用するかを、リード対象セルに隣接するビット線ＢＬに接続されたセルトランジスタの閾値電圧によって決定する。すなわち、ベリファイ動作時において、隣接するビット線ＢＬに印加された電圧がＶＢＬ／０Ｖのいずれであったかによって決定する。
【００６５】
例えば、閾値電圧の低いレベルからＡ／Ｂ／Ｃとした場合、上述したように、Ｂレベルのベリファイ動作を行う時、書き込みが完了したＡレベルのセルに対してベリファイ動作は行われない。すなわち、ベリファイ対象セルのレベルに対して隣接するセルのレベルが低い場合、ベリファイ動作は隣接するビット線ＢＬの電圧が０Ｖの条件で行われる。この場合、リード動作時にセルの閾値電圧がシフトする。このため、リード動作時のワード線の電圧を通常時の読み出し電圧より低くシフトさせて判定した結果を用いる。一方、リード対象セルに対して隣接するセルが同レベルか高いレベルの場合、セルの閾値電圧はシフトしない。このため、通常のリード動作時の読み出し電圧で判定した結果を用いる。
【００６６】
すなわち、図８に示すように、リード動作時において、リード対象セルの属するワード線ＷＬに第１読み出し電圧および第１読み出し電圧より低い第２読み出し電圧を印加する。すなわち、第１読み出し電圧および第２読み出し電圧により、“１”／“０”が判定される。これら第１読み出し電圧による第１判定結果および第２読み出し電圧による第２判定結果は、例えばセンスアンプＳ／Ａ６内の図示せぬラッチ回路に保持される。このとき、リード対象セルの閾値電圧が隣接するセルの閾値電圧以下の場合、第１判定結果が用いられる。一方、リード対象セルの閾値電圧が隣接するセルの閾値電圧より高い場合、第２判定結果が用いられる。ここで、隣接するセルの閾値電圧の判定には、通常の読み出し電圧（第１読み出し電圧）の結果が用いられる。また、これらのリード動作において印加される電圧は、図１に示す制御回路１によって制御される。
【００６７】
上記第３の実施形態によれば、リード動作において、２つの読み出し電圧で判定し、隣接セルのデータにより、セルの閾値電圧のシフトが予想されるか否か（対象セルに対して隣接するセルの閾値電圧が低いか同等以上か）によって、２つの判定結果の一方を選択している。このように、２つの判定結果を使い分けることで、ベリファイ−リードガードバンドを大きくとることと等価となる。したがって、読み出し不良の低減を図ることができる。
【００６８】
＜第４の実施形態＞
［構成］
図９は、第４の実施形態に係るメモリセルアレイの構成の一部を示している。
【００６９】
図９に示すように、本実施形態に係るメモリセルアレイは、例えばワード線ＷＬ０〜３１、ビット線ＢＬ１〜３、第１選択ゲートＳＧ１、第２選択ゲート２、およびソース線ＳＲＣ１，２を備えている。
【００７０】
本実施形態において、上記各実施形態と異なる点は、第１選択ゲートＳＧ１の外側にソース線ＳＲＣ１，２が形成されている点である。具体的には、ソース線ＳＲＣ１はコンタクト１ｂおよび３ｂに接続され、ソース線ＳＲＣ２はコンタクト２ｂに接続されている。すなわち、ソース線ＳＲＣ１はコンタクト１ｂ、メモリセルトランジスタのチャネル部分およびコンタクト１ａを介してビット線ＢＬ１に、コンタクト３ｂ、メモリセルトランジスタのチャネル部分、およびコンタクト３ａを介してビット線ＢＬ３にそれぞれ接続され、ソース線ＳＲＣ２はコンタクト２ｂ、メモリセルトランジスタのチャネル部分、およびコンタクト２ａを介してビット線ＢＬ２に接続されている。このように、ソース線ＳＲＣ１は例えば奇数番目のビット線ＢＬに接続され、ソース線ＳＲＣ２は例えば偶数番目のビット線ＢＬに接続されている。
【００７１】
［読み出し動作］
図１０は、本実施形態に係るベリファイ動作およびリード動作において、印加される電圧ＶＢＬの一例を示している。
【００７２】
図１０に示すように、本実施形態に係るベリファイ動作において、第１の実施形態と同様、２回の動作が行われる。１回目の動作はビット線ＢＬ１および３に対して行われ、その後、２回目の動作はビット線ＢＬ２に対して行われる。すなわち、ベリファイ対象セルと隣接するセル（隣接するビット線ＢＬ）との間で交互に読み出し動作が行われる。ここで、第１の実施形態と異なる点は、全てのビット線ＢＬに常に電圧ＶＢＬが印加されている点である。
【００７３】
具体的には、１回目のベリファイ動作（Verify1）において、ビット線ＢＬ１乃至３に電圧ＶＢＬが印加される。また、ソース線ＳＲＣ１を０Ｖに設定し、ソース線ＳＲＣ２に電圧ＶＢＬが印加される。すなわち、ビット線ＢＬ１および３のベリファイ動作時、ビット線ＢＬ２に接続されているコンタクト２ａ、およびソース線ＳＲＣ２に接続されているコンタクト２ｂともにＶＢＬが印加される。このため、メモリセルの書き込みが完了していない場合、ビット線ＢＬ１乃至３には電流が流れるが、ビット線ＢＬ２にはメモリセルの書き込み状態にかかわらず電流が流れない。その後、２回目のベリファイ動作（Verify2）において、ビット線ＢＬ１乃至３に電圧ＶＢＬが印加される。また、ソース線ＳＲＣ２を０Ｖに設定し、ソース線ＳＲＣ１に電圧ＶＢＬが印加される。すなわち、ビット線ＢＬ２のベリファイ動作時、ビット線ＢＬ１および３に接続されているコンタクト１ａおよび３ａ、ソース線ＳＲＣ１に接続されているコンタクト１ｂおよび３ｂに電圧ＶＢＬが印加される。このため、メモリセルの書き込みが完了していない場合、ビット線ＢＬ２には電流が流れるが、ビット線ＢＬ１および３にはメモリセルの書き込み状態にかかわらず電流が流れない。
【００７４】
その後、リード動作において、ビット線ＢＬ１乃至３に読み出し電圧ＶＢＬが印加され、ソース線ＳＲＣ１および２が０Ｖに設定される。すなわち、通常通り全ビット線ＢＬに対して一斉にリード動作が行われる。
【００７５】
上記第４の実施形態によれば、メモリセルアレイは、２つのソース線ＳＲＣ１および２を備えている。ビット線ＢＬ１および３とビット線ＢＬ２とは、それぞれ別のソース線ＳＲＣ１および２に接続されている。すなわち、ビット線ＢＬ１および３に対してベリファイ動作する際、ビット線ＢＬ１および３とビット線ＢＬ２とを同電位（例えばＶＢＬ）に設定し、ソース線ＳＲＣ１および２の電圧をそれぞれ制御することで、ビット線ＢＬ１および３のみに電流を流すことができる。このとき、対象セルのビット線ＢＬ１および３のみに電流を流すことで、電流消費を低減することができる。さらに、ビット線ＢＬ１および３とビット線ＢＬ２とは同電位であるため、カップリングによる浮遊ゲートＦＧ１への影響はない。したがって、セルデータシフトを抑制することができ、読み出し不良の低減を図ることができる。
【００７６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７７】
１…制御回路、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ０〜ＢＬｍ…ビット線、ＭＣ…メモリセル、５…メモリセルアレイ、ＳＲＣ１，ＳＲＣ２…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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