(57)【要約】【課題】差動入力信号の振幅中心電圧が高い場合でも、差動出力信号の振幅変動やジッタを抑制することができるドライバ回路を提供することである。【解決手段】本発明にかかるドライバ回路は、トランジスタＭ１と、トランジスタＭ１のソースと電源端子との間に接続された負荷素子Ｒ１と、トランジスタＭ１とカレントミラー回路を構成するトランジスタＭ２と、入力された差動入力信号に応じた差動出力信号を出力すると共に、トランジスタＭ２によりソースにバイアス電流が供給される一対のトランジスタを備える差動対と、トランジスタＭ２のソースと電源端子との間に接続された負荷素子Ｒ２と、非反転入力端子がトランジスタＭ１のソースと接続され、反転入力端子がトランジスタＭ２のソースと接続され、出力が差動対を構成する一対のトランジスタのバックゲートに接続されたオペアンプＡＭＰ１と、を有する。【選択図】図１
2011097270.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電流源トランジスタと、
前記第１の定電流源トランジスタのソースと電源端子との間に接続された第１の負荷素子と、
前記第１の定電流源トランジスタと第１のカレントミラー回路を構成する第２の定電流源トランジスタと、
入力された第１の差動入力信号に応じた差動出力信号を出力すると共に、前記第２の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第１の差動対と、
前記第２の定電流源トランジスタのソースと電源端子との間に接続された第２の負荷素子と、
非反転入力端子が前記第１の定電流源トランジスタのソースと接続され、反転入力端子が前記第２の定電流源トランジスタのソースと接続され、出力が前記第１の差動対を構成する一対のトランジスタのバックゲートに接続された第１のオペアンプと、
を有するドライバ回路。
【請求項２】
前記ドライバ回路は、
第３の定電流源トランジスタと、
前記第３の定電流源トランジスタと第２のカレントミラー回路を構成する第４の定電流源トランジスタと、
第２の差動入力信号をゲートに入力すると共に、前記第４の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第２の差動対と、
前記第２の差動対を構成する一対のトランジスタの一方のトランジスタのドレインと電源端子との間に接続された第３の負荷素子と、
前記第２の差動対を構成する一対のトランジスタの他方のトランジスタのドレインと電源端子との間に接続された第４の負荷素子と、を更に備え、
前記第１の差動対に入力される前記第１の差動入力信号は、前記第２の差動対を構成する一対のトランジスタのそれぞれのドレインから出力される、請求項１に記載のドライバ回路。
【請求項３】
前記ドライバ回路は、
前記第１の定電流源トランジスタと第３のカレントミラー回路を構成する第５の定電流源トランジスタと、
第２の差動入力信号をゲートに入力すると共に、前記第５の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第３の差動対と、
前記第３の差動対を構成する一対のトランジスタの一方のトランジスタのドレインと電源端子との間に接続された第３の負荷素子と、
前記第３の差動対を構成する一対のトランジスタの他方のトランジスタのドレインと電源端子との間に接続された第４の負荷素子と、
前記第５の定電流源トランジスタのソースと電源端子との間に接続された第５の負荷素子と、
非反転入力端子が前記第１の定電流源トランジスタのソースと接続され、反転入力端子が前記第５の定電流源トランジスタのソースと接続され、出力が前記第３の差動対を構成する一対のトランジスタのバックゲートに接続された第２のオペアンプと、を更に備え、
前記第１の差動対に入力される前記第１の差動入力信号は、前記第３の差動対を構成する一対のトランジスタのそれぞれのドレインから出力される、請求項１に記載のドライバ回路。
【請求項４】
第１の定電流源トランジスタと、
前記第１の定電流源トランジスタのソースと電源端子との間に接続された第１の負荷素子と、
前記第１の定電流源トランジスタと第３のカレントミラー回路を構成する第５の定電流源トランジスタと、
第２の差動入力信号をゲートに入力すると共に、前記第５の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第３の差動対と、
前記第３の差動対を構成する一対のトランジスタの一方のトランジスタのドレインと電源端子との間に接続された第３の負荷素子と、
前記第３の差動対を構成する一対のトランジスタの他方のトランジスタのドレインと電源端子との間に接続された第４の負荷素子と、
前記第５の定電流源トランジスタのソースと電源端子との間に接続された第５の負荷素子と、
第６の定電流源トランジスタと、
前記第６の定電流源トランジスタと第４のカレントミラー回路を構成する第７の定電流源トランジスタと、
前記第３の差動対を構成する一対のトランジスタのドレインから出力された第１の差動入力信号に応じた差動出力信号を出力すると共に、前記第７の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第４の差動対と、
非反転入力端子が前記第１の定電流源トランジスタのソースと接続され、反転入力端子が前記第５の定電流源トランジスタのソースと接続され、出力が前記第３の差動対を構成する一対のトランジスタのバックゲートに接続された第２のオペアンプと、
を有するドライバ回路。
【請求項５】
前記第１のオペアンプは、前記第２の定電流源トランジスタのソース電位が、前記第１の定電流源トランジスタのソース電位よりも低い場合、前記第１の差動対を構成するトランジスタのバックゲート電位を増加させ、
前記第２の定電流源トランジスタのソース電位が、前記第１の定電流源トランジスタのソース電位よりも高い場合、前記第１の差動対を構成するトランジスタのバックゲート電位を低減させる、請求項１乃至３のいずれか一項に記載のドライバ回路。
【請求項６】
前記第２のオペアンプは、前記第５の定電流源トランジスタのソース電位が、前記第１の定電流源トランジスタのソース電位よりも低い場合、前記第３の差動対を構成するトランジスタのバックゲート電位を増加させ、
前記第５の定電流源トランジスタのソース電位が、前記第１の定電流源トランジスタのソース電位よりも高い場合、前記第３の差動対を構成するトランジスタのバックゲート電位を低減させる、請求項３または４に記載のドライバ回路。
【請求項７】
前記第１乃至第５の負荷素子は、抵抗、ダイオード、トランジスタのいずれか、またはこれらの組み合わせで構成される、請求項１乃至６に記載のドライバ回路。
【請求項８】
前記第２の差動対、前記第３及び第４の負荷素子で構成される回路、並びに前記第３の差動対、及び前記第３及び第４の負荷素子で構成される回路はＣＭＬ回路である、請求項２乃至７のいずれか一項に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はドライバ回路に関し、特にデータを差動で出力するドライバ回路に関する。
【背景技術】
【０００２】
近年、大量のデータを高速に伝送する技術の一つとして、高速シリアルデータインターフェースが注目されている。このようなインターフェース技術では、ＬＳＩ内部のデータがドライバ回路によって高速で差動伝送される。
【０００３】
図６は、特許文献１に開示されているドライバ回路を説明するための図である。図６に示すドライバ回路は、基準電流回路１０１と、メインバッファ１０２と、オペアンプＡＭＰ１０と、を有する。基準電流回路１０１は、定電流源１１１とＮチャネルＭＯＳトランジスタＭ２１、Ｍ２２と、を有する。定電流源１１１は、電源電圧を受ける電源ノードとＮチャネルＭＯＳトランジスタＭ２１のドレインとの間に接続されている。また、ＮチャネルＭＯＳトランジスタＭ２１のドレインはＮチャネルＭＯＳトランジスタＭ２２のゲート及びＮチャネルＭＯＳトランジスタＭ２３のゲートと接続され、ソースはＮチャネルＭＯＳトランジスタＭ２２のドレイン及びオペアンプＡＭＰ１０の非反転入力端子（正側）と接続されている。また、ＮチャネルＭＯＳトランジスタＭ２１のゲートには一定バイアスが供給される。また、ＮチャネルＭＯＳトランジスタＭ２２のソースは接地電圧を受ける接地ノードと接続されている。
【０００４】
また、メインバッファ１０２は、差動対を構成する一対のＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５、ＮチャネルＭＯＳトランジスタＭ２３を有する。ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のそれぞれのゲートには差動入力信号Ｄ、ＮＤが入力される（Ｖｉｎｃは差動入力信号Ｄ、ＮＤの振幅中心電圧）。また、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のドレインからは、それぞれ差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎが出力され、この差動出力信号は出力端子１１４、１１５から伝送路１０５へ出力される。また、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のソースはＮチャネルＭＯＳトランジスタＭ２３のドレイン、及びオペアンプＡＭＰ１０の反転入力端子（負側）と接続されている。
【０００５】
ＮチャネルＭＯＳトランジスタＭ２３のソースは接地ノードと接続されており、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のソースには、電流Ｉｍａｉｎが供給される。また、ＮチャネルＭＯＳトランジスタＭ２２とＭ２３はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＭ２３のゲートには基準電流回路１０１からのバイアス電位Ｖｂｎが供給される。また、受信回路１０４は、伝送路１０５を介して伝達された差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを抵抗Ｒ１０、Ｒ１１を用いて電圧信号に変換し、論理回路１１９へこの電圧信号を入力する。
【０００６】
オペアンプＡＭＰ１０は、基準電流回路１０１からの基準電位Ｖｃｔｒｌを非反転入力端子（正側）に、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔを反転入力端子（負側）に受け、両者の比較結果に応じた電位をＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５の基板電位（バックゲート電位）として印加する。基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のゲート電位（内部回路からの信号Ｄ、ＮＤのＨレベルおよびＬレベルの電位、ここではＬレベルの電位を０Ｖ、Ｈレベルの電位を２．５Ｖとする。）の最大値（２．５Ｖ）と最小値（０Ｖ）との中央の電位、つまり振幅中心電圧Ｖｉｎｃ（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のしきい値電位（ここでは約０．５Ｖとする）を引いた値（０．７５Ｖ）付近になるように設定される。
【０００７】
次に、図６に示すドライバ回路の動作について説明する。内部回路（不図示）からの相補の差動入力信号Ｄ、ＮＤに応じてＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５の一方がオンする。そして、ＮチャネルＭＯＳトランジスタＭ２３からの所定電流Ｉｍａｉｎが差動入力信号Ｄ、ＮＤに応じてＶｏｕｔｐ、Ｖｏｕｔｎの一方に印加され、出力端子１１４、１１５に差動入力信号Ｄ、ＮＤに応じた論理データ（差動データ）が出力される。
【０００８】
また、図６に示すドライバ回路においては、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが、以下に示すように、オペアンプＡＭＰ１０によって所望の電位（ここでは基準電位Ｖｃｔｒｌ）に制御される。すなわち、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌより低い場合、オペアンプＡＭＰ１０の出力が上昇しＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のバックゲート電位が上がる。これにより、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のオン抵抗値が減少する。この結果、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５での電圧降下が小さくなりＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが上がる。
【０００９】
一方、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが基準電位Ｖｃｔｒｌより高い場合、オペアンプＡＭＰ１０の出力が下降しＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のバックゲート電位が下がる。これにより、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のオン抵抗値が増大する。この結果、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５での電圧降下が大きくなりＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが下がる。このフィードバック作用により、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔは、基準電流回路１０１のＮチャネルＭＯＳトランジスタＭ２２のドレイン電位Ｖｃｔｒｌと等しくなる。
【００１０】
上述のように基準電位Ｖｃｔｒｌは、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のゲート電位の最大値（２．５Ｖ）と最小値（０Ｖ）との中央電位、つまり振幅中心電圧（１．２５Ｖ）からＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のしきい値電位（約０．５Ｖ）を引いた値（０．７５Ｖ）付近となるように設定されている。このため、ＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のスイッチングポイントは１．２５Ｖ、すなわち内部回路からの差動信号Ｄ、ＮＤの振幅の中央値となる。したがって、相補にスイッチングするＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のオン／オフのタイミングがほぼ揃うこととなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−１５２５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図６で説明した特許文献１にかかるドライバ回路のように、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃが比較的低い場合（上記例では、１．２５Ｖ）、基準電流回路１０１側の電流源を担うＮチャネルＭＯＳトランジスタＭ２２のドレイン電位Ｖｃｔｒｌと、メインバッファ１０２の電流源を担うＮチャネルＭＯＳトランジスタＭ２３のドレイン電位ＶｔｔとをオペアンプＡＭＰ１０で比較し、差動対を構成するＮチャネルＭＯＳトランジスタＭ２４、Ｍ２５のバックゲート電位に、比較結果Ｖｒｅｇを出力することで、電流源を担うＮチャネルＭＯＳトランジスタＭ２３の電流値Ｉｍａｉｎの変動を小さくすることができる。
【００１３】
しかしながら、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃが比較的高い場合（例えば、３Ｖ程度）は、図６に示した特許文献１にかかるドライバ回路を用いると、ＮチャネルＭＯＳトランジスタＭ２３の電流値Ｉｍａｉｎの増減が大きくなるため、差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎの振幅が変動し、またジッタが悪化するという問題があった。
【００１４】
図７は、図６に示したドライバ回路における、Ｖｔｔ、Ｖｃｔｒｌ、Ｖｒｅｇ、Ｉｍａｉｎの差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃに対する関係を示すシミュレーション結果である。図７に示すように、特許文献１に開示されているドライバ回路の振幅中心電圧Ｖｉｎｃは１．２５Ｖであるため、オペアンプＡＭＰ１０の比較結果Ｖｒｅｇを用いて、ＮチャネルＭＯＳトランジスタＭ２３の電流値Ｉｍａｉｎの変動を制御することができる。つまり、電流値Ｉｍａｉｎの変動を小さくすることができる。
【００１５】
しかしながら、図７に示すように、ドライバ回路の差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃが２．０Ｖ以上になると、オペアンプＡＭＰ１０の比較結果Ｖｒｅｇが０Ｖで一定となるため（つまり、比較結果Ｖｒｅｇが下がりきるため）、比較結果Ｖｒｅｇを用いてＮチャネルＭＯＳトランジスタＭ２３の電流値Ｉｍａｉｎの変動を制御することができなくなる。すなわち、オペアンプＡＭＰ１０の比較結果Ｖｒｅｇが下がりきると、振幅中心電圧Ｖｉｎｃの電圧レベルにあわせてＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔも変動するため、ＮチャネルＭＯＳトランジスタＭ２３のチャネル長変調により電流値Ｉｍａｉｎも変動する。
【００１６】
背景技術にかかるドライバ回路のように、ＣＭＯＳロジックで用いられている差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃは比較的低い（上記例では、１．２５Ｖ）が、例えばより高周波の信号を扱うＣＭＬ（Current Mode Logic）回路では、振幅中心電圧Ｖｉｎｃが比較的高くなるため（例えば、３Ｖ程度）、上記問題が生じる。
【課題を解決するための手段】
【００１７】
本発明にかかるドライバ回路は、第１の定電流源トランジスタと、前記第１の定電流源トランジスタのソースと電源端子との間に接続された第１の負荷素子と、前記第１の定電流源トランジスタと第１のカレントミラー回路を構成する第２の定電流源トランジスタと、入力された第１の差動入力信号に応じた差動出力信号を出力すると共に、前記第２の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第１の差動対と、前記第２の定電流源トランジスタのソースと電源端子との間に接続された第２の負荷素子と、非反転入力端子が前記第１の定電流源トランジスタのソースと接続され、反転入力端子が前記第２の定電流源トランジスタのソースと接続され、出力が前記第１の差動対を構成する一対のトランジスタのバックゲートに接続された第１のオペアンプと、を有する。
【００１８】
このような構成を有する本発明にかかるドライバ回路では、差動入力信号の振幅中心電圧が高い場合でも、第２の定電流源トランジスタを流れる電流の変動を小さく抑えることができるため、差動出力信号の振幅変動やジッタを改善することができる。
【００１９】
本発明にかかるドライバ回路は、第１の定電流源トランジスタと、前記第１の定電流源トランジスタのソースと電源端子との間に接続された第１の負荷素子と、前記第１の定電流源トランジスタと第３のカレントミラー回路を構成する第５の定電流源トランジスタと、第２の差動入力信号をゲートに入力すると共に、前記第５の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第３の差動対と、前記第３の差動対を構成する一対のトランジスタの一方のトランジスタのドレインと電源端子との間に接続された第３の負荷素子と、前記第３の差動対を構成する一対のトランジスタの他方のトランジスタのドレインと電源端子との間に接続された第４の負荷素子と、前記第５の定電流源トランジスタのソースと電源端子との間に接続された第５の負荷素子と、第６の定電流源トランジスタと、前記第６の定電流源トランジスタと第４のカレントミラー回路を構成する第７の定電流源トランジスタと、前記第３の差動対を構成する一対のトランジスタのドレインから出力された第１の差動入力信号に応じた差動出力信号を出力すると共に、前記第７の定電流源トランジスタによりソースにバイアス電流が供給される一対のトランジスタを備える第４の差動対と、非反転入力端子が前記第１の定電流源トランジスタのソースと接続され、反転入力端子が前記第５の定電流源トランジスタのソースと接続され、出力が前記第３の差動対を構成する一対のトランジスタのバックゲートに接続された第２のオペアンプと、を有する。
【００２０】
このような構成を有する本発明にかかるドライバ回路では、差動入力信号の振幅中心電圧が高い場合でも、第５の定電流源トランジスタを流れる電流の変動を小さく抑えることができるため、差動出力信号の振幅変動やジッタを改善することができる。
【発明の効果】
【００２１】
本発明により、差動入力信号の振幅中心電圧が高い場合でも、差動出力信号の振幅変動やジッタを抑制することができるドライバ回路を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１にかかるドライバ回路を説明するための回路図である。
【図２】実施の形態２にかかるドライバ回路を説明するための回路図である。
【図３】実施の形態３にかかるドライバ回路を説明するための回路図である。
【図４】実施の形態４にかかるドライバ回路を説明するための回路図である。
【図５】本発明にかかるドライバ回路における、Ｖｔｔ、Ｖｒ、Ｖｍ、Ｖｒｅｇ、Ｉｍａｉｎの差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃに対する関係を示すシミュレーション結果である。
【図６】背景技術にかかるドライバ回路を説明するための回路図である。
【図７】背景技術にかかるドライバ回路における、Ｖｔｔ、Ｖｃｔｒｌ、Ｖｒｅｇ、Ｉｍａｉｎの差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃに対する関係を示すシミュレーション結果である。
【発明を実施するための形態】
【００２３】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態にかかるドライバ回路を説明するための回路図である。本実施の形態にかかるドライバ回路は、基準電流回路１と、メインバッファ２と、オペアンプＡＭＰ１（第１のオペアンプ）と、を有する。基準電流回路１は、定電流源１１と、ＮチャネルＭＯＳトランジスタＭ１（第１の定電流源トランジスタ）と、負荷素子Ｒ１（第１の負荷素子）とを有する。また、メインバッファ２は、差動対（第１の差動対）を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４と、ＮチャネルＭＯＳトランジスタＭ２（第２の定電流源トランジスタ）と、負荷素子Ｒ２（第２の負荷素子）とを有する。
【００２４】
基準電流回路１の定電流源１１は、一方が電源端子（電源電圧端子）と接続され、他方がＮチャネルＭＯＳトランジスタＭ１のドレイン、及びＮチャネルＭＯＳトランジスタＭ１、Ｍ２のゲートと接続されている。また、ＮチャネルＭＯＳトランジスタＭ１のソースは負荷素子Ｒ１の一方、及びオペアンプＡＭＰ１の非反転入力端子（正側）に接続されている。オペアンプＡＭＰ１の非反転入力端子（正側）には、ＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒが供給される。負荷素子Ｒ１の他方は電源端子（接地電位）と接続されている。
【００２５】
メインバッファ２の差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のドレインはそれぞれ、差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを出力する出力端子１４、１５と接続され、ソースはＮチャネルＭＯＳトランジスタＭ２のドレインと接続されている。また、差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のゲートはそれぞれ、入力端子１２、１３と接続されており、差動入力信号Ｄ、ＮＤ（第１の差動入力信号）が供給される。ここで、Ｖｉｎｃは差動入力信号Ｄ、ＮＤの振幅中心電圧である。
【００２６】
ＮチャネルＭＯＳトランジスタＭ２のゲートはＮチャネルＭＯＳトランジスタＭ１のゲート及びドレインと接続され、ソースは負荷素子Ｒ２の一方、及びオペアンプＡＭＰ１の反転入力端子（負側）と接続されている。負荷素子Ｒ２の他方は電源端子（接地電位）と接続されている。オペアンプＡＭＰ１の反転入力端子（負側）には、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍが供給される。
【００２７】
また、オペアンプＡＭＰ１の出力端子は、差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲートに接続されており、オペアンプＡＭＰ１の比較結果である出力電圧Ｖｒｅｇが供給される。ＮチャネルＭＯＳトランジスタＭ１、Ｍ２のバックゲートは電源端子（接地電位）と接続されている。ここで、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２は定電流源トランジスタであり、これらはカレントミラー回路を構成する。このとき、ＮチャネルＭＯＳトランジスタＭ２には電流Ｉｍａｉｎが流れる。また、ＮチャネルＭＯＳトランジスタＭ２のドレイン電位はＶｔｔとなる。
【００２８】
次に、本実施の形態にかかるドライバ回路の動作について説明する。差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のゲートに、差動入力信号Ｄ、ＮＤが入力されると、差動入力信号Ｄ、ＮＤに応じてＮチャネルＭＯＳトランジスタＭ３、Ｍ４の一方がオンする。そして、ＮチャネルＭＯＳトランジスタＭ２からの電流Ｉｍａｉｎが差動入力信号Ｄ、ＮＤに応じてＶｏｕｔｐ、Ｖｏｕｔｎの一方に印加され、出力端子１４、１５に差動入力信号Ｄ、ＮＤに応じた論理データ（差動データ）が出力される。
【００２９】
また、本実施の形態にかかるドライバ回路では、基準電流回路１の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒと、メインバッファ２の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍと、をオペアンプＡＭＰ１で比較し、比較結果である出力電圧Ｖｒｅｇを差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲートに出力している。
【００３０】
例えば、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルが低い場合、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｔｔが低くなり、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍも低くなる。そして、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍが、ＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒよりも低い場合、オペアンプＡＭＰ１の比較結果である出力電圧Ｖｒｅｇは上昇し、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲート電位が上昇する。これにより、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のオン抵抗値が減少する。この結果、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４での電圧降下が小さくなりＮチャネルＭＯＳトランジスタＭ２のドレイン電位Ｖｔｔが上がり、電流Ｉｍａｉｎが上昇する。
【００３１】
一方、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルが高い場合、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｔｔが高くなり、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍも高くなる。そして、ＮチャネルＭＯＳトランジスタＭ２のソース電位Ｖｍが、ＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒよりも高い場合、オペアンプＡＭＰ１の比較結果である出力電圧Ｖｒｅｇは下降し、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲート電位が下がる。これにより、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のオン抵抗値が増大する。この結果、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４での電圧降下が大きくなりＮチャネルＭＯＳトランジスタＭ２のドレイン電位Ｖｔｔが下がり、電流Ｉｍａｉｎが減少する。
【００３２】
このように、差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のゲートに供給される差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルに応じて、ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲート電位を制御することで、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を抑えることができる。
【００３３】
また、本実施の形態にかかるドライバ回路では、図１に示すように、定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１、Ｍ２のソースと電源端子（接地電位）との間にそれぞれ、負荷素子Ｒ１、Ｒ２を設けているので、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２の実質的な出力抵抗ｒｏ（飽和領域におけるΔＶｄｓ／ΔＩｄｓ：Ｖｄｓはドレイン・ソース間電圧、Ｉｄｓはドレイン・ソース間電流）を大きくすることができる。このようにＮチャネルＭＯＳトランジスタＭ１、Ｍ２の出力抵抗ｒｏを大きくすると、チャネル長変調の影響を受けにくくすることができる。よって、負荷素子Ｒ１、Ｒ２がソースと電源端子（接地電位）との間に接続されたＮチャネルＭＯＳトランジスタＭ１、Ｍ２でカレントミラー回路を構成することで、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さくすることができる。
【００３４】
このように、本実施の形態にかかるドライバ回路では、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さくすることができるため、差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲートを急峻に制御する必要がなくなる。よって、広い範囲の振幅中心電圧Ｖｉｎｃにおいて、オペアンプＡＭＰ１の出力電圧Ｖｒｅｇ（ＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲート電位）を用いて、差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のバックゲートを制御することができる。
【００３５】
図５は、本実施の形態にかかるドライバ回路における、Ｖｔｔ、Ｖｒ、Ｖｍ、Ｖｒｅｇ、Ｉｍａｉｎの差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃに対する関係を示すシミュレーション結果である。図５に示すように、本実施の形態にかかるドライバ回路では、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃが増加するにつれて、ＮチャネルＭＯＳトランジスタＭ２のドレイン電位Ｖｔｔが増加しているが、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動は小さく抑えられている。これに対して、背景技術で説明したドライバ回路では、図７に示すように、ＮチャネルＭＯＳトランジスタＭ２３のドレイン電位Ｖｔｔが増加するにつれて、ＮチャネルＭＯＳトランジスタＭ２３を流れる電流Ｉｍａｉｎも増加している。
【００３６】
よって、本発明にかかるドライバ回路では、背景技術にかかるドライバ回路と比べて、広い範囲の振幅中心電圧（特に、高い振幅中心電圧）ＶｉｎｃにおいてＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さく抑えることができる。また、本実施の形態にかかるドライバ回路では、あるレベルに設計された振幅中心電圧Ｖｉｎｃの微変動（例えば、電源ノイズに起因するＶｉｎｃの揺れ）に対して、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さくすることができるため、差動出力信号（Ｖｏｕｔｐ／Ｖｏｕｔｎ）のジッタを改善することができる。また、本実施の形態にかかるドライバ回路では、定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１、Ｍ２のゲート長を短くすることができるので、回路面積を小さくすることができる。
【００３７】
なお、本実施の形態ではＮチャネルＭＯＳトランジスタを用いてドライバ回路を構成したが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを用いてドライバ回路を構成してもよい。また、本実施の形態において負荷素子は、例えば抵抗素子、ダイオード、トランジスタのいずれか、またはこれらの組み合わせで構成することができる。
【００３８】
実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。図２は、本実施の形態にかかるドライバ回路を説明するための回路図である。本実施の形態にかかるドライバ回路は、実施の形態１で説明したドライバ回路の基準電流回路１に定電流源トランジスタＭ５と定電流源１６が追加され、更にプリドライバ３が追加された構成となっている。これ以外の構成は実施の形態１と同様であるので、重複した説明を省略する。また、実施の形態１で説明した各構成要素と同一の構成要素については同一の符号を付している。
【００３９】
本実施の形態にかかるドライバ回路の定電流源１６は、一方が電源端子（電源電圧端子）と接続され、他方がＮチャネルＭＯＳトランジスタＭ５（第３の定電流源トランジスタ）のドレイン、及びＮチャネルＭＯＳトランジスタＭ５、Ｍ６のゲートと接続されている。また、ＮチャネルＭＯＳトランジスタＭ５、Ｍ６のソースは電源端子（接地電位）と接続されている。
【００４０】
本実施の形態にかかるドライバ回路のプリドライバ３は、差動対（第２の差動対）を構成するＮチャネルＭＯＳトランジスタＭ７、Ｍ８、ＮチャネルＭＯＳトランジスタＭ６（第４の定電流源トランジスタ）、負荷素子Ｒ３（第３の負荷素子）、負荷素子Ｒ４（第４の負荷素子）を有する。差動対を構成するＮチャネルＭＯＳトランジスタＭ７、Ｍ８のソースはＮチャネルＭＯＳトランジスタＭ６のドレインと接続されている。また、ＮチャネルＭＯＳトランジスタＭ７、Ｍ８のゲートはそれぞれ入力端子１７、１８と接続されており、差動入力信号Ｄ、ＮＤ（第２の差動入力信号）が供給される。ＮチャネルＭＯＳトランジスタＭ７、Ｍ８のドレインはそれぞれ、負荷素子Ｒ３、Ｒ４の一端、及びメインバッファ２の差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のゲートに接続されている。
【００４１】
負荷素子Ｒ３、Ｒ４の他端は電源端子と接続されている。ＮチャネルＭＯＳトランジスタＭ６のソースは電源端子（接地電位）と接続されている。また、ＮチャネルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のバックゲートは電源端子（接地電位）と接続されている。また、ＮチャネルＭＯＳトランジスタＭ５、Ｍ６はカレントミラー回路を構成する。また、本実施の形態においてプリドライバ３は、例えば高速信号（高周波信号）を扱うＣＭＬ回路である。
【００４２】
次に、本実施の形態にかかるドライバ回路の動作について説明する。プリドライバ３の差動対を構成するＮチャネルＭＯＳトランジスタＭ７、Ｍ８のゲートに、差動入力信号Ｄ、ＮＤ（第２の差動入力信号）が入力されると、差動入力信号Ｄ、ＮＤに応じてＮチャネルＭＯＳトランジスタＭ７、Ｍ８の一方がオンする。そして、ＮチャネルＭＯＳトランジスタＭ６からの電流が差動入力信号Ｄ、ＮＤに応じて負荷素子Ｒ３、Ｒ４の一方に印加され、メインバッファ２のＮチャネルＭＯＳトランジスタＭ３、Ｍ４のそれぞれのゲートに差動入力信号Ｄ、ＮＤ（第２の差動入力信号）に応じた差動入力信号（第１の差動入力信号）が出力される。
【００４３】
そして、メインバッファ２の差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４は、プリドライバ３から出力された差動入力信号に応じて、差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを出力する。受信回路４は、伝送路５を介して伝達された差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを負荷素子Ｒ６、Ｒ７を用いて電圧信号に変換し、論理回路１９へこの電圧信号を入力する。これ以外の動作は、実施の形態１で説明した場合と同様であるので説明を省略する。
【００４４】
本発明にかかるドライバ回路においても、広い範囲の振幅中心電圧（特に、高い振幅中心電圧）ＶｉｎｃにおいてＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さく抑えることができる。また、本実施の形態にかかるドライバ回路では、あるレベルに設計された振幅中心電圧Ｖｉｎｃの微変動（例えば、電源ノイズに起因するＶｉｎｃの揺れ）に対して、ＮチャネルＭＯＳトランジスタＭ２を流れる電流Ｉｍａｉｎの変動を小さくすることができるため、差動出力信号（Ｖｏｕｔｐ／Ｖｏｕｔｎ）のジッタを改善することができる。また、本実施の形態にかかるドライバ回路では、定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１、Ｍ２のゲート長を短くすることができるので、回路面積を小さくすることができる。
【００４５】
なお、本実施の形態においてもＮチャネルＭＯＳトランジスタを用いてドライバ回路を構成したが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを用いてドライバ回路を構成してもよい。また、本実施の形態においても負荷素子は、例えば抵抗素子、ダイオード、トランジスタのいずれか、またはこれらの組み合わせで構成することができる。
【００４６】
実施の形態３
以下、図面を参照して本発明の実施の形態３について説明する。図３は、本実施の形態にかかるドライバ回路を説明するための回路図である。本実施の形態にかかるドライバ回路は、実施の形態１で説明したドライバ回路にプリドライバ３、及びオペアンプＡＭＰ２（第２のオペアンプ）が追加された構成となっている。これ以外の構成は実施の形態１と同様であるので、重複した説明を省略する。また、実施の形態１で説明した各構成要素と同一の構成要素については同一の符号を付している。
【００４７】
本実施の形態にかかるドライバ回路のプリドライバ３は、ＮチャネルＭＯＳトランジスタＭ９（第５の定電流源トランジスタ）、差動対（第３の差動対）を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１、負荷素子Ｒ３（第３の負荷素子）、負荷素子Ｒ４（第４の負荷素子）、負荷素子Ｒ５（第５の負荷素子）を有する。差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のソースはＮチャネルＭＯＳトランジスタＭ９のドレインと接続されている。また、ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のゲートはそれぞれ入力端子１７、１８と接続されており、差動入力信号Ｄ、ＮＤ（第２の差動入力信号）が供給される。ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のドレインはそれぞれ、負荷素子Ｒ３、Ｒ４の一端、及びメインバッファ２の差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４のゲートに接続されている。負荷素子Ｒ３、Ｒ４の他端は電源端子と接続されている。
【００４８】
ＮチャネルＭＯＳトランジスタＭ９のゲートはＮチャネルＭＯＳトランジスタＭ１のゲート及びドレインと接続され、ソースは負荷素子Ｒ５の一端、及びオペアンプＡＭＰ２の反転入力端子（負側）と接続されている。負荷素子Ｒ５の他端は電源端子（接地電位）と接続されている。オペアンプＡＭＰ２の反転入力端子（負側）には、ＮチャネルＭＯＳトランジスタＭ９のソース電位Ｖｍ'が供給される。また、オペアンプＡＭＰ２の非反転入力端子（正側）には、ＮチャネルＭＯＳトランジスタＭ１のソースが接続されており、ソース電位Ｖｒが供給される。
【００４９】
オペアンプＡＭＰ２の出力端子は、差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のバックゲートに接続されており、オペアンプＡＭＰ２の比較結果である出力電圧Ｖｒｅｇ'が供給される。ＮチャネルＭＯＳトランジスタＭ９のバックゲートは電源端子（接地電位）と接続されている。ここで、ＮチャネルＭＯＳトランジスタＭ１、Ｍ９は定電流源トランジスタであり、これらはカレントミラー回路を構成する。このとき、ＮチャネルＭＯＳトランジスタＭ９には電流Ｉｍａｉｎ'が流れる。また、ＮチャネルＭＯＳトランジスタＭ９のソース電位はＶｔｔ'となる。また、本実施の形態においてプリドライバ３は、例えば高速信号（高周波信号）を扱うＣＭＬ回路である。
【００５０】
次に、本実施の形態にかかるドライバ回路の動作について説明する。プリドライバ３の差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のゲートに、差動入力信号Ｄ、ＮＤ（第２の差動入力信号）が入力されると、差動入力信号Ｄ、ＮＤに応じてＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１の一方がオンする。そして、ＮチャネルＭＯＳトランジスタＭ９からの電流Ｉｍａｉｎ'が差動入力信号Ｄ、ＮＤに応じて負荷素子Ｒ３、Ｒ４の一方に印加され、メインバッファ２のＮチャネルＭＯＳトランジスタＭ３、４のそれぞれのゲートに差動入力信号Ｄ、ＮＤ（第２の差動入力信号）に応じた差動入力信号（第１の差動入力信号）が出力される。
【００５１】
そして、メインバッファ２の差動対を構成するＮチャネルＭＯＳトランジスタＭ３、Ｍ４は、プリドライバ３から出力された差動入力信号に応じて、差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを出力する。受信回路４は、伝送路５を介して伝達された差動出力信号Ｖｏｕｔｐ、Ｖｏｕｔｎを負荷素子Ｒ６、Ｒ７を用いて電圧信号に変換し、論理回路１９へこの電圧信号を入力する。
【００５２】
また、本実施の形態にかかるドライバ回路では、基準電流回路１の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒと、プリドライバ３の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ９のソース電位Ｖｍ'と、をオペアンプＡＭＰ２で比較し、比較結果である出力電圧Ｖｒｅｇ'を差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のバックゲートに出力している。
【００５３】
このように、差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のゲートに供給される差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルに応じて、ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のバックゲート電位を制御することで、ＮチャネルＭＯＳトランジスタＭ９を流れる電流Ｉｍａｉｎ'の変動を抑えることができる。
【００５４】
本実施の形態にかかる、ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１、ＮチャネルＭＯＳトランジスタＭ１、Ｍ９、オペアンプＡＭＰ２、負荷素子Ｒ１、Ｒ５で構成される回路のこのような動作は、実施の形態１にかかるＮチャネルＭＯＳトランジスタＭ３、Ｍ４、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２、オペアンプＡＭＰ１、負荷素子Ｒ１、Ｒ２で構成される回路の動作と同様であるので、詳細な説明を省略する。また、これ以外の動作も、実施の形態１で説明した場合と同様であるので説明を省略する。
【００５５】
本実施の形態にかかるドライバ回路においても、実施の形態１にかかるドライバ回路と同様の効果を得ることができる。特に、本実施の形態にかかるドライバ回路では、プリドライバ回路３においても、差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルに応じて、ＮチャネルＭＯＳトランジスタＭ９を流れる電流Ｉｍａｉｎ'の変動を抑えることができるので、より差動出力信号の振幅変動やジッタを抑制することができるドライバ回路を提供することが可能となる。
【００５６】
なお、本実施の形態においてもＮチャネルＭＯＳトランジスタを用いてドライバ回路を構成したが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを用いてドライバ回路を構成してもよい。また、本実施の形態においても負荷素子は、例えば抵抗素子、ダイオード、トランジスタのいずれか、またはこれらの組み合わせで構成することができる。
【００５７】
実施の形態４
以下、図面を参照して本発明の実施の形態４について説明する。図４は、本実施の形態にかかるドライバ回路を説明するための回路図である。本実施の形態にかかるドライバ回路は、実施の形態３で説明したドライバ回路のオペアンプＡＭＰ１、及び負荷素子Ｒ２を省略した構成となっている。また、本実施の形態にかかるドライバ回路は、実施の形態３で説明したドライバ回路に定電流源２０とＮチャネルＭＯＳトランジスタＭ１２が追加された構成となっている。これ以外の構成は実施の形態３と同様であるので、重複した説明を省略する。また、実施の形態３で説明した各構成要素と同一の構成要素については同一の符号を付している。なお、図４に示すドライバ回路のＮチャネルＭＯＳトランジスタＭ１４、Ｍ１５は、実施の形態３のドライバ回路のＮチャネルＭＯＳトランジスタＭ３、Ｍ４に対応している。
【００５８】
本実施の形態にかかるドライバ回路は、ＮチャネルＭＯＳトランジスタＭ１（第１の定電流源トランジスタ）と、ＮチャネルＭＯＳトランジスタＭ１のソースと電源端子との間に接続された負荷素子Ｒ１（第１の負荷素子）と、を有する。更に、ＮチャネルＭＯＳトランジスタＭ１とカレントミラー回路（第３のカレントミラー回路）を構成するＮチャネルＭＯＳトランジスタＭ９（第５の定電流源トランジスタ）を有する。更に、差動入力信号Ｄ、ＮＤ（第２の差動入力信号）をゲートに入力すると共に、ＮチャネルＭＯＳトランジスタＭ９によりソースにバイアス電流が供給される一対のＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１を備える差動対（第３の差動対）を有する。差動対を構成するＮチャネルＭＯＳトランジスタＭ１０のドレインと電源端子との間には負荷素子Ｒ３（第３の負荷素子）が接続されている。また、差動対を構成するＮチャネルＭＯＳトランジスタＭ１１のドレインと電源端子との間には負荷素子Ｒ４（第４の負荷素子）が接続されている。また、ＮチャネルＭＯＳトランジスタＭ９のソースと電源端子との間には負荷素子Ｒ５（第５の負荷素子）が接続されている。
【００５９】
本実施の形態にかかるドライバ回路は、更にＮチャネルＭＯＳトランジスタＭ１２（第６の定電流源トランジスタ）と、ＮチャネルＭＯＳトランジスタＭ１２とカレントミラー回路（第４のカレントミラー回路）を構成するＮチャネルＭＯＳトランジスタＭ１３（第７の定電流源トランジスタ）と、を有する。また、差動対を構成する一対のＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のドレインから出力された差動入力信号（第１の差動入力信号）は、一対のＮチャネルＭＯＳトランジスタＭ１４、Ｍ１５を備える差動対（第４の差動対）のそれぞれのゲートに入力される。ＮチャネルＭＯＳトランジスタＭ１４、Ｍ１５を備える差動対のドレインからは、差動入力信号（第１の差動入力信号）に応じた差動出力信号が出力される。また、差動対を構成するＮチャネルＭＯＳトランジスタＭ１４、Ｍ１５のソースは、ＮチャネルＭＯＳトランジスタＭ１３のドレインと接続されており、バイアス電流が供給される。
【００６０】
本実施の形態にかかるドライバ回路でも、基準電流回路１の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ１のソース電位Ｖｒと、プリドライバ３の定電流源トランジスタであるＮチャネルＭＯＳトランジスタＭ９のソース電位Ｖｍ'と、をオペアンプＡＭＰ２（第２のオペアンプ）で比較し、比較結果である出力電圧Ｖｒｅｇ'を差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のバックゲートに出力している。
【００６１】
このように、差動対を構成するＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のゲートに供給される差動入力信号Ｄ、ＮＤの振幅中心電圧Ｖｉｎｃの電圧レベルに応じて、ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１のバックゲート電位を制御することで、ＮチャネルＭＯＳトランジスタＭ９を流れる電流Ｉｍａｉｎ'の変動を抑えることができる。
【００６２】
本実施の形態にかかる、ＮチャネルＭＯＳトランジスタＭ１０、Ｍ１１、ＮチャネルＭＯＳトランジスタＭ１、Ｍ９、オペアンプＡＭＰ２、負荷素子Ｒ１、Ｒ５で構成される回路のこのような動作は、実施の形態１にかかるＮチャネルＭＯＳトランジスタＭ３、Ｍ４、ＮチャネルＭＯＳトランジスタＭ１、Ｍ２、オペアンプＡＭＰ１、負荷素子Ｒ１、Ｒ２で構成される回路の動作と同様であるので、詳細な説明を省略する。
【００６３】
本実施の形態にかかるドライバ回路においても、実施の形態１にかかるドライバ回路と同様の効果を得ることができる。なお、本実施の形態においてもＮチャネルＭＯＳトランジスタを用いてドライバ回路を構成したが、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタを用いてドライバ回路を構成してもよい。また、本実施の形態においても負荷素子は、例えば抵抗素子、ダイオード、トランジスタのいずれか、またはこれらの組み合わせで構成することができる。
【００６４】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００６５】
１  基準電流回路
２  メインバッファ
３  プリドライバ
４  受信回路
５  伝送路
１１  定電流源
１２、１３  入力端子
１４、１５  出力端子
１７、１８  入力端子
１９  論理回路
Ｍ１  ＮチャネルＭＯＳトランジスタ（第１の定電流源トランジスタ）
Ｍ２  ＮチャネルＭＯＳトランジスタ（第２の定電流源トランジスタ）
Ｍ３、Ｍ４  ＮチャネルＭＯＳトランジスタ（第１の差動対を構成するトランジスタ）
Ｍ５  ＮチャネルＭＯＳトランジスタ（第３の定電流源トランジスタ）
Ｍ６  ＮチャネルＭＯＳトランジスタ（第４の定電流源トランジスタ）
Ｍ７、Ｍ８  ＮチャネルＭＯＳトランジスタ（第２の差動対を構成するトランジスタ）
Ｍ９  ＮチャネルＭＯＳトランジスタ（第５の定電流源トランジスタ）
Ｍ１０、Ｍ１１  ＮチャネルＭＯＳトランジスタ（第３の差動対を構成するトランジスタ）
Ｍ１２  ＮチャネルＭＯＳトランジスタ（第６の定電流源トランジスタ）
Ｍ１３  ＮチャネルＭＯＳトランジスタ（第７の定電流源トランジスタ）
Ｍ１４、Ｍ１５  ＮチャネルＭＯＳトランジスタ（第４の差動対を構成するトランジスタ）
ＡＭＰ１、ＡＭＰ２  オペアンプ
Ｒ１〜Ｒ７  負荷素子
【図１】
2011097270.tif 000003
【図２】
2011097270.tif 000004
【図３】
2011097270.tif 000005
【図４】
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【図５】
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【図６】
2011097270.tif 000008
【図７】
2011097270.tif 000009