(57)【要約】【課題】  半導体装置の内部回路をＥＳＤ破壊から保護しつつ、電源電圧の瞬間的な変動による誤動作を防止する。【解決手段】  第１の電源端子および第２の電源端子と、第１の電源端子と第２の電源端子との間に接続された内部回路と、第１の電源端子と第２の電源端子との間において内部回路と並列に接続された保護回路と、を備え、保護回路は、第１の電源端子と第２の電源端子との間において内部回路と並列に接続された抵抗及び第１のコンデンサの直列回路と、直列回路と並列に接続されるとともに、抵抗と第１のコンデンサとの接続点の電圧に応じて制御される第１のＭＯＳトランジスタと、抵抗と並列に接続され、第１の電源端子と第２の電源端子との間に電源電圧が印加されてから遅延してオンとなり第１のＭＯＳトランジスタをオフするように接続点の電圧を変化させるスイッチ回路と、を備える。【選択図】  図１
2011119356.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子および第２の電源端子と、
前記第１の電源端子と前記第２の電源端子との間に接続された内部回路と、
前記第１の電源端子と前記第２の電源端子との間において前記内部回路と並列に接続された保護回路と、を備え、
前記保護回路は、
前記第１の電源端子と前記第２の電源端子との間において前記内部回路と並列に接続された抵抗及び第１のコンデンサの直列回路と、
前記直列回路と並列に接続されるとともに、前記抵抗と前記第１のコンデンサとの接続点の電圧に応じて制御される第１のＭＯＳトランジスタと、
前記抵抗と並列に接続され、前記第１の電源端子と前記第２の電源端子との間に電源電圧が印加されてから遅延してオンとなり前記第１のＭＯＳトランジスタをオフするように前記接続点の電圧を変化させるスイッチ回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記スイッチ回路は、
前記抵抗と並列に接続された第２のＭＯＳトランジスタと、
前記第１の電源端子と前記第２の電源端子との間に前記電源電圧が印加された後に、前記第２のＭＯＳトランジスタがオンとなる所定の電圧を前記第２のＭＯＳトランジスタのゲートに供給する電圧供給回路と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧供給回路は、
前記第１の電源端子と前記第２の電源端子との間に前記電源電圧が印加された後に、所定の電流を供給する電流源と、
前記所定の電流によって充電または放電され、前記所定の電圧を生成する第２のコンデンサと、
を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
入出力端子と、
前記入出力端子と前記第１の電源端子との間、および前記入出力端子と前記第２の電源端子との間にそれぞれ接続され、前記電源電圧によって逆バイアス電圧が印加される第１および第２のダイオードと、
をさらに備えることを特徴とする請求項１ないし請求項３の何れかに記載の半導体装置。
【請求項５】
前記接続点と前記第１のＭＯＳトランジスタのゲートとの間に接続される少なくとも１つのインバータをさらに備えることを特徴とする請求項１ないし請求項４の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit：集積回路）やＬＳＩ（Large-Scale Integration：大規模集積回路）などの半導体装置は、一般に、ＥＳＤ（Electro-Static Discharge：静電気放電）による破壊を防止するため、内部および外部にＥＳＤ保護回路が設けられている。特に、半導体装置内部に設けられるＥＳＤ保護回路は、主として、当該半導体装置が回路基板に取り付けられる前の、ハンドリング中などにおけるＥＳＤ破壊の防止を目的としている。
【０００３】
例えば、特許文献１の図１３では、ＲＣディレイ回路、インバータ（反転回路）、およびＮＭＯＳ（N-channel Metal-Oxide Semiconductor：Ｎチャネル金属酸化膜半導体）トランジスタを含むＥＳＤ保護回路（電源端子保護回路）が開示されている。当該ＥＳＤ保護回路において、ＲＣディレイ回路を構成する抵抗およびコンデンサ（キャパシタ）の接続点は、インバータを介して、電源端子ＶＤＤと接地端子ＧＮＤとをクランプするためのＮＭＯＳトランジスタのゲートに接続されている。そして、ＮＭＯＳトランジスタは、ＥＳＤによって例えば電源端子ＶＤＤ側を正とするサージ電圧が発生すると、抵抗およびコンデンサの時定数に応じた期間オンとなることによって、ＥＳＤ保護回路以外の内部回路にサージ電流が流れるのを防止している。
【０００４】
また、例えば、特許文献２の図３では、ＲＣ−フィルタ（特許文献１におけるＲＣディレイ回路に相当）とＮＭＯＳトランジスタとが、直列に接続された３つのインバータを介して接続されたＥＳＤ保護回路が開示されている。当該ＥＳＤ保護回路において、上記のＥＳＤ保護回路に対して追加された２つのインバータは、ＮＭＯＳトランジスタのゲートへの入力をバッファリングするプリドライバを構成している。
【０００５】
このようにして、抵抗およびコンデンサの時定数に応じた期間ＮＭＯＳトランジスタをオンすることによってサージ電流を逃がし、半導体装置の内部回路をＥＳＤ破壊から保護することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−９３４９６号公報
【特許文献２】特開２００７−１４２４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のようなＥＳＤ保護回路では、半導体装置に電源電圧が印加されている通電時には、ＮＭＯＳトランジスタがオフとなることによって、誤動作を防止している。しかしながら、電源電圧が安定せず、変動する場合には、当該電圧変動の急峻さと抵抗およびコンデンサの時定数との関係によっては、ＥＳＤサージの場合と同様に、ＮＭＯＳトランジスタがオンとなる場合もあり得る。
【０００８】
そのため、ノイズなどによる電源電圧の瞬間的な変動は、半導体装置の誤動作の原因となり得る。特に、他の回路に電源を供給するための電源ＩＣに対しては、安定した電源を供給することができない場合もあるため、当該課題が顕著となる。
【課題を解決するための手段】
【０００９】
前述した課題を解決する主たる本発明は、第１の電源端子および第２の電源端子と、前記第１の電源端子と前記第２の電源端子との間に接続された内部回路と、前記第１の電源端子と前記第２の電源端子との間において前記内部回路と並列に接続された保護回路と、を備え、前記保護回路は、前記第１の電源端子と前記第２の電源端子との間において前記内部回路と並列に接続された抵抗及び第１のコンデンサの直列回路と、前記直列回路と並列に接続されるとともに、前記抵抗と前記第１のコンデンサとの接続点の電圧に応じて制御される第１のＭＯＳトランジスタと、前記抵抗と並列に接続され、前記第１の電源端子と前記第２の電源端子との間に電源電圧が印加されてから遅延してオンとなり前記第１のＭＯＳトランジスタをオフするように前記接続点の電圧を変化させるスイッチ回路と、を備えることを特徴とする半導体装置である。
【００１０】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１１】
本発明によれば、半導体装置の内部回路をＥＳＤ破壊から保護しつつ、電源電圧の瞬間的な変動による誤動作を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態におけるＥＳＤ保護回路を備えた半導体装置の構成を示す回路ブロック図である。
【図２】スイッチ回路２１の具体的な構成の一例を示すとともに、非通電時に電源端子に対してＥＳＤサージ電圧が印加された場合のＥＳＤ保護回路の動作を説明する図である。
【図３】非通電時にＩ／Ｏ端子に対して正のＥＳＤサージ電圧が印加された場合のＥＳＤ保護回路の動作を説明する図である。
【図４】非通電時にＩ／Ｏ端子に対して負のＥＳＤサージ電圧が印加された場合のＥＳＤ保護回路の動作を説明する図である。
【図５】ＥＳＤ保護回路の他の構成例を示す回路ブロック図である。
【発明を実施するための形態】
【００１３】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１４】
＝＝＝半導体装置の構成＝＝＝
以下、図１を参照して、本発明の一実施形態におけるＥＳＤ保護回路を備えた半導体装置の構成について説明する。
【００１５】
図１に示されている半導体装置１ａは、端子４１ないし４３を備え、ダイオード１１、１２、抵抗１３、コンデンサ１４、ＮＭＯＳトランジスタ１５、スイッチ回路２１、および内部回路３０を含んで構成されている。
【００１６】
端子４１および４２は、電源電圧が印加される一対の電源端子であり、例えば、端子４１が第１の電源端子に相当し、端子４２が第２の電源端子に相当する。また、端子４３は、信号を入出力するための入出力端子である。以下の説明においては、通電時に端子４１側を正とする電源電圧が印加されるものとし、端子４１ないし４３を、それぞれＶＤＤ端子、ＧＮＤ端子、およびＩ／Ｏ端子と称することとする。
【００１７】
（第１の）ダイオード１１は、アノードがＩ／Ｏ端子に接続され、カソードがＶＤＤ端子に接続されている。また、（第２の）ダイオード１２は、アノードがＧＮＤ端子に接続され、カソードがＩ／Ｏ端子に接続されている。したがって、ダイオード１１および１２は、Ｉ／Ｏ端子を介して直列に接続され、通電時に逆バイアス電圧が印加されることとなる。
【００１８】
抵抗１３および（第１の）コンデンサ１４は、直列に接続され、抵抗１３の一端がＧＮＤ端子に接続され、コンデンサ１４の一端がＶＤＤ端子に接続されている。なお、当該抵抗１３およびコンデンサ１４の直列回路は、特許文献１におけるＲＣディレイ回路や、特許文献２におけるＲＣ−フィルタに相当する。
【００１９】
ＮＭＯＳトランジスタ１５（第１のＭＯＳトランジスタ）のドレインは、ＶＤＤ端子に接続され、ソースは、ＧＮＤ端子に接続されている。また、抵抗１３およびコンデンサ１４の接続点は、ＮＭＯＳトランジスタ１５のゲートに直接接続されている。
【００２０】
スイッチ回路２１は、抵抗１３と並列に接続されている。また、スイッチ回路２１は、遅延電圧Ｖｄに応じてオンまたはオフとなる。なお、スイッチ回路２１の構成についての詳細な説明は後述する。
【００２１】
本実施形態において、内部回路３０は、半導体装置１ａのうち、ダイオード１１、１２、抵抗１３、コンデンサ１４、ＮＭＯＳトランジスタ１５、およびスイッチ回路２１からなるＥＳＤ保護回路以外の回路を含む。また、内部回路３０には、ＶＤＤ端子およびＧＮＤ端子から電源電圧が供給される。さらに、内部回路３０は、Ｉ／Ｏ端子を介して外部装置（不図示）との間で信号を入出力するための入力回路や出力回路を含み、図１においては、一例として、出力回路３１を示している。
【００２２】
出力回路３１は、例えばＰＭＯＳ（P-channel MOS：Ｐチャネル金属酸化膜半導体）トランジスタ３１１、ＮＭＯＳトランジスタ３１２、および抵抗３１３を含んで構成されている。また、ＰＭＯＳトランジスタ３１１およびＮＭＯＳトランジスタ３１２は、ＶＤＤ端子およびＧＮＤ端子間に直列に接続され、ＣＭＯＳ（Complementary MOS：相補型金属酸化膜半導体）インバータを構成している。そして、当該ＣＭＯＳインバータの出力端は、抵抗３１３を介してＩ／Ｏ端子に接続されている。
【００２３】
＝＝＝スイッチ回路の構成の一例＝＝＝
以下、図２を参照して、スイッチ回路２１の構成について説明する。  
スイッチ回路２１は、例えば電流源２１１、コンデンサ２１２、ＮＭＯＳトランジスタ２１３、および抵抗２１４を含んで構成されている。
【００２４】
電流源２１１は、例えばＶＤＤ端子に接続されたカレントミラー回路を用いて構成されている。また、（第２の）コンデンサ２１２の一端は、ＧＮＤ端子に接続され、他端には、通電時に電流源２１１から電流が供給される。
【００２５】
ＮＭＯＳトランジスタ２１３（第２のＭＯＳトランジスタ）は、抵抗１３と並列に接続されている。また、ＮＭＯＳトランジスタ２１３のゲートには、コンデンサ２１２の両端電圧である遅延電圧Ｖｄが印加される。さらに、ＮＭＯＳトランジスタ２１３のゲートは、抵抗２１４によってＧＮＤ端子側にプルダウンされている。
【００２６】
＝＝＝ＥＳＤ保護回路の動作＝＝＝
次に、本実施形態における半導体装置が備えるＥＳＤ保護回路の動作について説明する。
【００２７】
まず、図２を参照して、ハンドリング中など、ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加されていない非通電時に、電源端子に対してＥＳＤサージ電圧が印加された場合の動作について説明する。
【００２８】
非通電時において、通常ＶＤＤ端子とＧＮＤ端子とは、略等電位となっている。ここで、ＥＳＤによってＶＤＤ端子側を正とするサージ電圧が発生すると、サージ電流によってコンデンサ１４に電荷が蓄積される。また、抵抗１３の抵抗値およびコンデンサ１４の容量値は、時定数がＥＳＤサージに対して十分に大きくなるように設定されており、ＮＭＯＳトランジスタ１５は、当該時定数に応じた期間オンとなる。そして、当該オン期間は、図２の一点鎖線の矢印Ａ１のようにサージ電流が内部回路３０に流れるのを防止し、実線の矢印Ａ２のようにサージ電流をＮＭＯＳトランジスタ１５に逃がし、内部回路３０をＥＳＤ破壊から保護することができる。
【００２９】
例えばＩＥＣ６１０００−４−２規格のＥＳＤ試験において、ＥＳＤサージの立ち上がり時間は１ｎｓ未満であり、また、持続時間は数十ｎｓないし１００ｎｓ程度である。したがって、一例として、抵抗１３の抵抗値を１００ｋΩとし、コンデンサ１４の容量値を１ｐＦとすることによって、時定数は１００ｎｓとなり、サージ電流の大部分をＮＭＯＳトランジスタ１５に逃がすことができる。
【００３０】
一方、ＥＳＤによってＧＮＤ端子側を正とするサージ電圧が発生した場合には、図２の長破線の矢印Ａ３のように、サージ電流がダイオード１２および１１を経由してＶＤＤ端子側に流れることによって、内部回路３０をＥＳＤ破壊から保護することができる。
【００３１】
次に、図３および図４を参照して、非通電時にＩ／Ｏ端子に対してＥＳＤサージ電圧が印加された場合の動作について説明する。
【００３２】
非通電時において、通常Ｉ／Ｏ端子は、ＶＤＤ端子およびＧＮＤ端子と略等電位となっている。ここで、ＥＳＤによって、ＶＤＤ端子およびＧＮＤ端子を基準としてＩ／Ｏ端子側を正とするサージ電圧が発生すると、サージ電流がダイオード１１を経由してＶＤＤ端子側に流れ、コンデンサ１４に電荷が蓄積される。したがって、ＮＭＯＳトランジスタ１５は、抵抗１３およびコンデンサ１４の時定数に応じた期間オンとなる。そして、当該オン期間は、図３の一点鎖線の矢印Ｂ１のようにサージ電流が出力回路３１を含む内部回路３０に流れるのを防止し、実線の矢印Ｂ２のようにサージ電流をＮＭＯＳトランジスタ１５に逃がし、内部回路３０をＥＳＤ破壊から保護することができる。
【００３３】
一方、ＥＳＤによって、ＶＤＤ端子およびＧＮＤ端子を基準としてＩ／Ｏ端子側を負とするサージ電圧が発生する場合は、Ｉ／Ｏ端子を基準としてＶＤＤ端子およびＧＮＤ端子側を正とするサージ電圧が発生する場合と等価である。この場合、図４の実線の矢印Ｃ２および長破線の矢印Ｃ３のようにサージ電流が流れることによって、一点鎖線の矢印Ｃ１のようにサージ電流が出力回路３１を含む内部回路３０に流れるのを防止し、内部回路３０をＥＳＤ破壊から保護することができる。
【００３４】
次に、図２ないし図４の何れかを参照して、ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加されている通電時の動作について説明する。
【００３５】
ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加される以前において、ＮＭＯＳトランジスタ２１３のゲートが抵抗２１４によってＧＮＤ端子側にプルダウンされているため、ＮＭＯＳトランジスタ２１３はオフとなっている。
【００３６】
一方、ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加されると、電流源２１１は、所定の電流を供給し、コンデンサ２１２の充電を開始する。また、ＮＭＯＳトランジスタ２１３のゲートに印加される遅延電圧Ｖｄは、コンデンサ２１２の充電に従って上昇する。そして、遅延電圧Ｖｄが所定の電圧まで上昇すると、ＮＭＯＳトランジスタ２１３はオンとなる。
【００３７】
ＮＭＯＳトランジスタ２１３がオンとなると、ＮＭＯＳトランジスタ１５のゲート・ソース間は短絡される。ここで、一例として、ＮＭＯＳトランジスタ２１３のオン抵抗値を５Ωとすると、抵抗１３およびスイッチ回路２１の並列回路と、コンデンサ１４との時定数は約５ｐｓとなる。したがって、ノイズなどによる電源電圧の瞬間的な変動によってＮＭＯＳトランジスタ１５がオンとなる誤動作を防止することができる。
【００３８】
なお、前述したように、コンデンサ２１２は、ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加された後に電流源２１１から供給される所定の電流によって充電され、遅延電圧Ｖｄを生成する。したがって、遅延電圧Ｖｄは、電源電圧より遅れて立ち上がり、電源電圧の立ち上がりが完了した後にスイッチ回路２１をオンすることができるため、スイッチ回路２１は、非通電時におけるＥＳＤ保護回路の動作に影響を与えることはない。
【００３９】
＝＝＝ＥＳＤ保護回路の他の構成例＝＝＝
本発明の半導体装置は、例えば図５に示すように、ＥＳＤ保護回路にインバータをさらに備えた構成としてもよい。図５に示されている半導体装置１ｂが備えるＥＳＤ保護回路は、図１に対して、抵抗１３、コンデンサ１４、およびスイッチ回路２１の接続を反転した構成となっている。当該ＥＳＤ保護回路において、抵抗１３およびコンデンサ１４の接続点は、インバータ１６を介してＮＭＯＳトランジスタ１５のゲートに接続されている。なお、インバータ１６は、例えばＰＭＯＳトランジスタ３１１およびＮＭＯＳトランジスタ３１２からなるＣＭＯＳインバータと同様の構成となっている。
【００４０】
また、インバータ１６を、特許文献２の図３と同様に、直列に接続された３つのインバータとしてもよい。さらに、ＮＭＯＳトランジスタ１５の代わりにＰＭＯＳトランジスタを用いて、抵抗１３、コンデンサ１４、およびスイッチ回路２１の接続を適宜反転した構成としてもよい。
【００４１】
前述したように、半導体装置１ａおよび１ｂが備えるＥＳＤ保護回路において、ＶＤＤ端子およびＧＮＤ端子間に抵抗１３およびコンデンサ１４を直列に接続し、ＶＤＤ端子およびＧＮＤ端子間に電源電圧が印加された後にオンとなるスイッチ回路２１を抵抗１３と並列に接続し、ＶＤＤ端子およびＧＮＤ端子間に接続されたＮＭＯＳトランジスタ１５をスイッチ回路２１がオンの間オフすることによって、内部回路３０をＥＳＤ破壊から保護しつつ、電源電圧の瞬間的な変動による誤動作を防止することができる。
【００４２】
また、抵抗１３と並列に接続されたＮＭＯＳトランジスタ２１３のゲートに、電源電圧が印加された後に所定の電圧が供給されるようにスイッチ回路２１を構成することによって、電源電圧の立ち上がりが完了した後にスイッチ回路２１をオンし、非通電時におけるＥＳＤ保護回路の動作に影響を与えることなく、誤動作を防止することができる。
【００４３】
また、電源電圧が印加された後に電流源２１１から供給される所定の電流によってコンデンサ２１２を充電し、遅延電圧Ｖｄを生成することによって、遅延電圧Ｖｄを電源電圧より遅れて立ち上がるようにし、電源電圧の立ち上がりが完了した後にスイッチ回路２１をオンすることができる。
【００４４】
また、通電時に逆バイアス電圧が印加されるように、Ｉ／Ｏ端子とＶＤＤ端子およびＧＮＤ端子との間にそれぞれダイオード１１および１２を接続することによって、非通電時にＩ／Ｏ端子に対してＥＳＤサージ電圧が印加された場合にも内部回路３０をＥＳＤ破壊から保護しつつ、電源電圧の瞬間的な変動による誤動作を防止することができる。
【００４５】
また、抵抗１３およびコンデンサ１４の接続点を、少なくとも１つのインバータ１６を介してＮＭＯＳトランジスタ１５のゲートに接続することによって、抵抗１３およびコンデンサ１４の時定数に応じた期間ＮＭＯＳトランジスタ１５を確実にオンし続け、サージ電流をＮＭＯＳトランジスタ１５に逃がすことができる。
【００４６】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００４７】
上記実施形態では、電流源２１１は、ＶＤＤ端子に接続され、ＶＤＤ端子およびＧＮＤ端子間に印加される電源電圧を直接用いているが、これに限定されるものではない。前述したように、本発明の半導体装置において、遅延電圧Ｖｄは、電源電圧の立ち上がりが完了した後にスイッチ回路２１をオンするよう、電源電圧より遅れて立ち上がる必要がある。したがって、電流源２１１は、電源電圧が印加された後に、半導体装置内部の電源回路によって生成される内部電源を用いるものであってもよい。
【符号の説明】
【００４８】
１ａ、１ｂ    半導体装置
１１、１２    ダイオード
１３    抵抗
１４    コンデンサ
１５    ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
１６    インバータ（反転回路）
２１    スイッチ回路
３０    内部回路
３１    出力回路
４１、４２、４３    端子
２１１    電流源
２１２    コンデンサ
２１３    ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
２１４    抵抗
３１１    ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）トランジスタ
３１２    ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）トランジスタ
３１３    抵抗
【図１】
2011119356.tif 000003
【図２】
2011119356.tif 000004
【図３】
2011119356.tif 000005
【図４】
2011119356.tif 000006
【図５】
2011119356.tif 000007