(57)【要約】【課題】製造コストを抑制しつつも、カットオフ特性が良好な選択トランジスタを有し、且つ消費電力も小さい不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８、第１、第２ドレイン側選択トランジスタＳＤＴｒ１、２、第１、第２ソース側選択トランジスタＳＳＴｒ１、２を有する。制御回路ＡＲ２は、第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる動作を行う場合には、ビット線ＢＬに接地電圧ＧＮＤを印加する一方、第２ドレイン側選択トランジスタＳＤＴｒ２のゲートに読出電圧Ｖｒｅａｄを印加して、これにより第２ドレイン側選択トランジスタＳＤＴｒ２を導通状態として接地電圧ＧＮＤを第２ドレイン側選択トランジスタＳＤＴｒ２のボディに転送し、その後、第１ドレイン側選択トランジスタＳＤＴｒ１にプログラム電圧Ｖｐｒｇを印加してその電荷蓄積層に電荷を蓄積させる。【選択図】図８
2011198435.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のメモリトランジスタを含む複数のメモリストリングと、
前記メモリストリングの一端に一端を接続され前記メモリストリングのドレイン側選択トランジスタとして機能する第１トランジスタと、
前記第１トランジスタの他端に一端を接続される第２トランジスタと、
前記メモリストリングの他端に一端を接続され前記メモリストリングのソース側選択トランジスタとして機能する第３トランジスタと、
前記第２トランジスタの他端に一端を接続される第４トランジスタと、
前記第２トランジスタの他端に接続されるビット線と、
前記第４トランジスタの他端に接続されるソース線と、
前記メモリストリング、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの状態を制御する制御回路とを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる第１柱状部を有して前記メモリトランジスタのボディとして機能する第１半導体層と、
前記第１柱状部を取り囲むように形成され、電荷を蓄積することにより前記メモリトランジスタの閾値電圧を変化させる第１電荷蓄積層と、
前記第１電荷蓄積層を介して前記第１柱状部を取り囲み、前記基板に対して平行方向に延びるように形成されて前記メモリトランジスタのゲートとして機能する第１導電層と
を備え、
前記第１トランジスタ乃至第４トランジスタは、
基板に対して垂直方向に延びる第２柱状部を有し前記第１乃至第４トランジスタのボディとして機能する第２半導体層と、
前記第２柱状部を取り囲むように形成され、電荷を蓄積することにより前記第１乃至第４トランジスタの閾値電圧を変化させる第２電荷蓄積層と、
前記第２電荷蓄積層を介して前記第２柱状部を取り囲み、前記基板に対して平行方向に延びるように形成されて前記第１乃至第４トランジスタのゲートとして機能する第２導電層と
を備え、
前記制御回路は、
前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させる動作を行う場合には、
前記ビット線に第１電圧を印加する一方、前記第２トランジスタのゲートに前記第１電圧よりも大きい第２電圧を印加して、これにより前記第２トランジスタを導通状態として前記第１電圧を前記第２半導体層に転送し、その後、前記第１トランジスタ又は第３トランジスタのゲートにプログラム電圧を印加して前記第２電荷蓄積層に電荷を蓄積させ、
前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させずそのまま維持する場合には、
前記ビット線に前記第２電圧を印加する一方、前記第２トランジスタのゲートに前記第２電圧を印加して、これにより前記ビット線から前記第２トランジスタを介して前記第１半導体層及び前記第２半導体層を所定の電圧まで充電した後前記第２トランジスタを非道通状態として前記第１半導体層及び前記第２半導体層をフローティング状態に維持し、その後、前記第１トランジスタ又は第３トランジスタのゲートにプログラム電圧を印加することで、前記第２半導体層の電圧をカップリングにより増加させ、これにより前記第２電荷蓄積層への電荷の蓄積を禁止する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させる動作を実行する前に、前記第２トランジスタ及び前記第４トランジスタの閾値電圧を負の電圧から正の電圧に増加させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させる動作を実行した後に、前記第２トランジスタ及び前記第４トランジスタの閾値電圧を正の電圧から負の電圧に戻す
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させる動作を実行する前に、前記第１トランジスタ及び前記第３トランジスタに対する消去動作を行う
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を読み出し、前記第１トランジスタ又は前記第３トランジスタの閾値電圧が所定値以下である場合に、前記第１トランジスタ及び前記第３トランジスタの閾値電圧を増加させる動作を実行する
ことを特徴とる請求項１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリセルを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリセルからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。
【０００３】
この積層型ＮＡＮＤ型フラッシュメモリは、１本のビット線に多数のメモリストリングが接続されるため、選択トランジスタが優れたカットオフ特性を有することが求められる。一方、製造工程を単純化して、製造コストを低く抑えることも求められている。加えて、消費電力を低く抑えることも求められている。このような３つの異なる要求を同時に満たすような選択トランジスタを備えた積層型ＮＡＮＤ型フラッシュメモリの提案が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、製造コストを抑制しつつも、カットオフ特性が良好な選択トランジスタを有し、且つ消費電力も小さい不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリトランジスタを含む複数のメモリストリングと、前記メモリストリングの一端に一端を接続され前記メモリストリングのドレイン側選択トランジスタとして機能する第１トランジスタと、前記第１トランジスタの他端に一端を接続される第２トランジスタと、前記メモリストリングの他端に一端を接続され前記メモリストリングのソース側選択トランジスタとして機能する第３トランジスタと、前記第２トランジスタの他端に一端を接続される第４トランジスタと、前記第２トランジスタの他端に接続されるビット線と、前記第４トランジスタの他端に接続されるソース線と、前記メモリストリング、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの状態を制御する制御回路とを備え、前記メモリストリングは、基板に対して垂直方向に延びる第１柱状部を有して前記メモリトランジスタのボディとして機能する第１半導体層と、前記第１柱状部を取り囲むように形成され、電荷を蓄積することにより前記メモリトランジスタの閾値電圧を変化させる第１電荷蓄積層と、前記第１電荷蓄積層を介して前記第１柱状部を取り囲み、前記基板に対して平行方向に延びるように形成されて前記メモリトランジスタのゲートとして機能する第１導電層とを備え、前記第１トランジスタ乃至第４トランジスタは、基板に対して垂直方向に延びる第２柱状部を有し前記第１乃至第４トランジスタのボディとして機能する第２半導体層と、前記第２柱状部を取り囲むように形成され、電荷を蓄積することにより前記第１乃至第４トランジスタの閾値電圧を変化させる第２電荷蓄積層と、前記第２電荷蓄積層を介して前記第２柱状部を取り囲み、前記基板に対して平行方向に延びるように形成されて前記第１乃至第４トランジスタのゲートとして機能する第２導電層とを備え、前記制御回路は、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させる動作を行う場合には、前記ビット線に第１電圧を印加する一方、前記第２トランジスタのゲートに前記第１電圧よりも大きい第２電圧を印加して、これにより前記第２トランジスタを導通状態として前記第１電圧を前記第２半導体層に転送し、その後、前記第１トランジスタ又は第３トランジスタのゲートにプログラム電圧を印加して前記第２電荷蓄積層に電荷を蓄積させ、前記第１トランジスタ又は前記第３トランジスタの閾値電圧を増加させずそのまま維持する場合には、前記ビット線に前記第２電圧を印加する一方、前記第２トランジスタのゲートに前記第２電圧を印加して、これにより前記ビット線から前記第２トランジスタを介して前記第２半導体層を所定の電圧まで充電した後前記第２トランジスタを非道通状態として前記第２半導体層をフローティング状態に維持し、その後、前記第１トランジスタ又は第３トランジスタのゲートにプログラム電圧を印加することで、前記第２半導体層の電圧がカップリングにより増加させ、これにより前記第２電荷蓄積層への電荷の蓄積を禁止することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、製造コストを抑制しつつも、カットオフ特性が良好な選択トランジスタを有し、且つ消費電力も小さい不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイＡＲ１の積層構造を示す斜視図である。
【図３】メモリセルアレイＡＲ１の等価回路図である。
【図４】メモリセルアレイＡＲ１の断面図である。
【図５】図４の一部拡大図である。
【図６】第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。
【図７】制御回路ＡＲ２の具体的構成を示す回路図である。
【図８】第１ソース側選択トランジスタＳＳＴｒ１、及び第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧の制御動作を示すフローチャートである。
【図９】ステップＳ１０１の処理に係る各種信号を示すタイミングチャートである。
【図１０】ステップＳ１０１において各種配線に印加される電圧を示す図である。
【図１１】ステップＳ１０２の処理に係る各種信号を示すタイミングチャートである。
【図１２】ステップＳ１０２において各種配線に印加される電圧を示す図である。
【図１３】ステップＳ１０３の処理に係る各種信号を示すタイミングチャートである。
【図１４】ステップＳ１０３において各種配線に印加される電圧を示す図である。
【図１５】ステップＳ１０３において各種配線に印加される電圧を示す図である。
【図１６】ステップＳ１０５の処理に係る各種信号を示すタイミングチャートである。
【図１７】ステップＳ１０５の処理を示す概略図である。
【図１８】ステップＳ１０５にて第１ドレイン側選択トランジスタＳＤＴｒ１（１，１）の閾値電圧を増加させる際に各種配線に印加される電圧を示す図である。
【図１９】ステップＳ１０５にて第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）の閾値電圧を増加させずそのまま維持する際に各種配線に印加される電圧を示す図である。
【図２０】ステップＳ１０５にて第１ソース側選択トランジスタＳＳＴｒ１（１，１）の閾値電圧を増加させる際に各種配線に印加される電圧を示す図である。
【図２１】ステップＳ１０５にて第１ソース側選択トランジスタＳＳＴｒ１（１，２）の閾値電圧を増加させずそのまま維持する際に各種配線に印加される電圧を示す図である。
【図２２】ステップＳ１０６の処理に係る各種信号を示すタイミングチャートである。
【図２３】ステップＳ１０６にて第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を負の電圧に設定する際に各種配線に印加される電圧を示す図である。
【図２４】ステップＳ１０６にて第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を負の電圧に設定する際に各種配線に印加される電圧を示す図である。
【図２５】ステップＳ１０７にてメモリトランジスタＭＴｒ７に対する書き込み動作時に各種配線に印加される電圧を示す図である。
【図２６】ステップＳ１０７にてメモリトランジスタＭＴｒ７に対する書き込み禁止動作時に各種配線に印加される電圧を示す図である。
【図２７】ステップＳ１０７にてメモリトランジスタＭＴｒ７に対する読出動作時に各種配線に印加される電圧を示す図である。
【図２８】ステップＳ１０７にてメモリトランジスタＭＴｒ１〜８に対する消去動作時に各種配線に印加される電圧を示す図である。
【図２９】第２の実施の形態に係る不揮発性半導体記憶装置の積層構造を示す斜視図である。
【図３０】第３の実施の形態に係る不揮発性半導体記憶装置の積層構造を示す斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１０】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【００１１】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。
【００１２】
メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
【００１３】
メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に直列接続された第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及びメモリストリングＭＳのドレイン側に直列接続された第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を備える。なお、図１に示す例においては、メモリユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、ビット線ＢＬを共有している。また、各メモリブロックＭＢにおいて、ロウ方向に並ぶｎ個のメモリユニットＭＵは、ワード線、選択ゲート線、ソース線、及びバックゲート線を共有している。ビット線ＢＬ、ソース線ＳＬは、ｍ列のメモリブロックＭＢにより共有されている。
【００１４】
メモリセルアレイＡＲ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜８は直列接続され、前述のメモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされる第１、第２ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、及び第１、第２ソース側選択トランジスタＳＳＴｒ１、ＳＳＴｒ２が接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。
【００１５】
次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。
【００１６】
メモリセルアレイＡＲ１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１７】
メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及び第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１８】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜８が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。第１ソース側選択トランジスタＳＳＴｒ１のドレインは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８のソース）に接続されている。第２ソース側選択トランジスタＳＳＴｒ２のドレインは、第１ソース側選択トランジスタＳＳＴｒ２のソースに接続されている。第１ドレイン側選択トランジスタＳＤＴｒ１のソースは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。第２ドレイン側選択トランジスタＳＤＴｒ２のソースは、第１ドレイン側選択トランジスタＳＤＴｒ１のドレインに接続されている。これらトランジスタＳＳＴｒ１、２、ＳＤＴｒ１、２は、各々の電荷蓄積層に蓄積される電荷の量が変化することで、異なる閾値電圧を有する。
【００１９】
ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
ロウ方向に一列に配列されたｎ個の第１ソース側選択トランジスタＳＳＴｒ１のゲートは、ロウ方向に延びる１本の第１ソース側選択ゲート線ＳＧＳ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＳＴｒ２のゲートは、ロウ方向に延びる１本の第２ソース側選択ゲート線ＳＧＳ２に共通接続されている。また、第２ソース側選択トランジスタＳＳＴｒ２のソースは、ロウ方向に延びるソース線ＳＬに接続されている。
【００２１】
ロウ方向に一列に配列されたｎ個の第１ドレイン側選択トランジスタＳＤＴｒ１のゲートは、ロウ方向に延びる１本の第１ドレイン側選択ゲート線ＳＧＤ１に共通接続されている。ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＤＴｒ２のゲートは、ロウ方向に延びる１本の第２ドレイン側選択ゲート線ＳＧＤ２に共通接続されている。また、第２ドレイン側選択トランジスタＳＤＴｒ２のドレインは、カラム方向に延びるビット線ＢＬに接続されている。
【００２２】
次に、図４及び図５を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、メモリセルアレイＡＲ１の断面図であり、図５は、図４の一部拡大図である。
【００２３】
メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、第１ドレイン側選択トランジスタＳＤＴｒ１、及び第２ドレイン側選択トランジスタＳＤＴｒ２として機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２４】
バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。
【００２５】
バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２６】
バックゲート導電層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２７】
メモリトランジスタ層３０は、図４に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリトランジスタＭＴｒ１〜８のゲートとして機能する。
【００２８】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３０】
また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図５に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
【００３１】
メモリゲート絶縁層３３は、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂが電荷を蓄積することによりメモリトランジスタＭＴｒ１〜８の閾値電圧が変化し、これによりメモリトランジスタＭＴｒが保持するデータがを書き換えられる。
【００３２】
ブロック絶縁層３３ａは、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００３３】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３４】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成されている。また、上記メモリトランジスタ層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成されている。
【００３５】
選択トランジスタ層４０は、図４に示すように、第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂを有する。第１ソース側導電層４１ａは、第１ソース側選択ゲート線ＳＧＳ１として機能すると共に、及び第１ソース側選択トランジスタＳＳＴｒ１のゲートとして機能する。第１ドレイン側導電層４１ｂは、第１ドレイン側選択ゲート線ＳＧＤ１として機能すると共に、及び第１ドレイン側選択トランジスタＳＤＴｒ１のゲートとして機能する。
【００３６】
第１ソース側導電層４１ａは、メモリ半導体層３４を構成する一方の柱状部３４ａの上層に形成され、第１ドレイン側導電層４１ｂは、第１ソース側導電層４１ａと同層であって、メモリ半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３７】
選択トランジスタ層４０は、図４に示すように、第１ソース側ホール４２ａ、及び第１ドレイン側ホール４２ｂを有する。第１ソース側ホール４２ａは、第１ソース側導電層４１ａを貫通するように形成されている。第１ドレイン側ホール４２ｂは、第１ドレイン側導電層４１ｂを貫通するように形成されている。第１ソース側ホール４２ａ及び第１ドレイン側ホール４２ｂは、各々、メモリホール３２と整合する位置に形成されている。
【００３８】
選択トランジスタ層４０は、図５に示すように、第１ソース側ゲート絶縁層４３ａ、第１ソース側柱状半導体層４４ａ、第１ドレイン側ゲート絶縁層４３ｂ、及び第１ドレイン側柱状半導体層４４ｂを有する。第１ソース側柱状半導体層４４ａは、第１ソース側選択トランジスタＳＳＴｒ１のボディとして機能する。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側柱状半導体層ＳＤＴｒ１のボディとして機能する。
【００３９】
第１ソース側ゲート絶縁層４３ａは、第１ソース側ホール４２ａの側面に所定の厚みをもって形成されている。第１ソース側ゲート絶縁層４３ａは、ブロック絶縁層４３ａａ、電荷蓄積層４３ａｂ、及びトンネル絶縁層４３ａｃを有する。電荷蓄積層４３ａｂは、電荷を蓄積する機能を有する層である。
【００４０】
ブロック絶縁層４３ａａは、図５に示すように、第１ソース側ホール４３ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ａａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ａｂは、ブロック絶縁層４３ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ａｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ａｃは、電荷蓄積層４３ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ａｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ａａ、及びトンネル絶縁層４３ａｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４３ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４１】
第１ソース側柱状半導体層４４ａは、第１ソース側ゲート絶縁層４３ａの側面及び一対の柱状部３４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ソース側柱状半導体層４４ａは、第１ソース側ホール４２ａを埋めるように形成されている。第１ソース側柱状半導体層４４ａは、柱状部３４ａと連続して一体に形成されている。第１ソース側柱状半導体層４４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４２】
第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側ホール４２ｂの側面に所定の厚みをもって形成されている。第１ドレイン側ゲート絶縁層４３ｂは、ブロック絶縁層４３ｂａ、電荷蓄積層４３ｂｂ、及びトンネル絶縁層４３ｂｃを有する。電荷蓄積層４３ｂｂは、電荷を蓄積することにより第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を変化させる。
【００４３】
ブロック絶縁層４３ｂａは、図５に示すように、第１ドレイン側ホール４３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ｂａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ｂｂは、ブロック絶縁層４３ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ｂｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ｂｃは、電荷蓄積層４３ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ｂｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ｂａ、及びトンネル絶縁層４３ｂｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４３ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４４】
第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ゲート絶縁層４３ｂの側面及び一対の柱状部３４ａの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ホール４２ｂを埋めるように形成されている。第１ドレイン側柱状半導体層４４ｂは、柱状部３４ａと連続して一体に形成されている。第１ドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４５】
また、選択トランジスタ層４０は、図４に示すように、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを有する。第２ソース側導電層４５ａは、第２ソース側選択ゲート線ＳＧＳ２として機能すると共に、及び第２ソース側選択トランジスタＳＳＴｒ２のゲートとして機能する。第２ドレイン側導電層４５ｂは、第２ドレイン側選択ゲート線ＳＧＤ２として機能すると共に、及び第２ドレイン側選択トランジスタＳＤＴｒ２のゲートとして機能する。
【００４６】
第２ソース側導電層４５ａは、第１ソース側導電層４１ａの上層に形成されている。第２ドレイン側導電層４５ｂは、第２ソース側導電層４５ａと同層であって、第１ドレイン側導電層４１ｂの上層に形成されている。第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４７】
選択トランジスタ層４０は、図４に示すように、第２ソース側ホール４６ａ、及び第２ドレイン側ホール４６ｂを有する。第２ソース側ホール４６ａは、第２ソース側導電層４５ａを貫通するように形成されている。第２ソース側ホール４６ａは、第１ソース側ホール４２ａと整合する位置に形成されている。第２ドレイン側ホール４６ｂは、第２ドレイン側導電層４５ｂを貫通するように形成されている。第２ドレイン側ホール４６ｂは、第１ドレイン側ホール４２ｂと整合する位置に形成されている。
【００４８】
選択トランジスタ層４０は、図５に示すように、第２ソース側ゲート絶縁層４７ａ、第２ソース側柱状半導体層４８ａ、第２ドレイン側ゲート絶縁層４７ｂ、及び第２ドレイン側柱状半導体層４８ｂを有する。第２ソース側柱状半導体層４８ａは、第２ソース側選択トランジスタＳＳＴｒ２のボディとして機能する。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側柱状半導体層ＳＤＴｒ２のボディとして機能する。
【００４９】
第２ソース側ゲート絶縁層４７ａは、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。第２ソース側ゲート絶縁層４７ａは、ブロック絶縁層４７ａａ、電荷蓄積層４７ａｂ、及びトンネル絶縁層４７ａｃを有する。電荷蓄積層４７ａｂは、電荷を蓄積することにより第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を変化させる。
【００５０】
ブロック絶縁層４７ａａは、図５に示すように、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ａａは、ブロック絶縁層４３ａａと連続して一体に形成されている。電荷蓄積層４７ａｂは、ブロック絶縁層４７ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ａｂは、電荷蓄積層４３ａｂと連続して一体に形成されている。トンネル絶縁層４７ａｃは、電荷蓄積層４７ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ａｃは、トンネル絶縁層４３ａｃと連続して一体に形成されている。ブロック絶縁層４７ａａ、及びトンネル絶縁層４７ａｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４７ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００５１】
第２ソース側柱状半導体層４８ａは、第２ソース側ゲート絶縁層４７ａの側面及び第１ソース側柱状半導体層４４ａの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ソース側柱状半導体層４８ａは、第２ソース側ホール４６ａを埋めるように形成されている。第２ソース側柱状半導体層４８ａは、第１ソース側柱状半導体層４４ａと連続して一体に形成されている。第２ソース側柱状半導体層４８ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５２】
第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。第２ドレイン側ゲート絶縁層４７ｂは、ブロック絶縁層４７ｂａ、電荷蓄積層４７ｂｂ、及びトンネル絶縁層４７ｂｃを有する。電荷蓄積層４７ｂｂは、電荷を蓄積することにより第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を変化させる。
【００５３】
このように、ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、ＳＳＴｒ１、ＳＳＴｒ２は、メモリトランジスタＭＴｒと同様の電荷蓄積層４３ａｂ、４３ｂｂ、４７ａｂ、４７ｂｂを有しており、その電荷蓄積層に蓄積される電荷の電荷量が変化することにより、閾値電圧を変化させ得るように構成されている。本来、選択トランジスタは、このような電荷蓄積層を有する必要はない。しかし、本実施の形態では、製造コストの低減の観点から、これら選択トランジスタも電荷蓄積層を有している。すなわち、選択トランジスタのみ電荷蓄積層を有さないゲート絶縁層を形成する場合、工程数が増加し、製造コストの増加が避けられない。そこで、本実施の形態では、図示は省略するが、導電層３１ａ〜３１ｄ、導電層４１ａ、４１ｂ、４５ａ，４５ｂ、及びそれらの間に挟まれた図示しない層間絶縁層を積層した後、Ｕ字型のホールを形成し、その壁面に酸化シリコン膜、窒化シリコン膜（電荷蓄積層）、酸化シリコン膜を順次堆積し、図５に示すような構造を得ている。
【００５４】
しかし、選択トランジスタのゲート絶縁層が電荷蓄積層を有する場合、メモリセルへの書き込み動作や読み出し動作において、選択トランジスタの電荷蓄積層に正孔又は電子がトラップされてしまい、これにより選択トランジスタの閾値電圧が意図せず変動する虞がある。このため、本実施の形態では、選択トランジスタに対する閾値電圧の調整動作（書き込み動作）を実行可能なように、制御回路ＡＲ２は構成されている。
【００５５】
ブロック絶縁層４７ｂａは、図５に示すように、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ｂａは、ブロック絶縁層４３ｂａと連続して一体に形成されている。電荷蓄積層４７ｂｂは、ブロック絶縁層４７ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ｂｂは、電荷蓄積層４３ｂｂと連続して一体に形成されている。トンネル絶縁層４７ｂｃは、電荷蓄積層４７ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ｂｃは、トンネル絶縁層４３ｂｃと連続して一体に形成されている。ブロック絶縁層４７ｂａ、及びトンネル絶縁層４７ｂｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４７ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００５６】
第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ゲート絶縁層４７ｂの側面及び第１ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ホール４６ｂを埋めるように形成されている。第２ドレイン側柱状半導体層４８ｂは、第１ドレイン側柱状半導体層４４ｂと連続して一体に形成されている。第２ドレイン側柱状半導体層４８ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５７】
上記選択トランジスタ層４０の構成を換言すると、第１ソース側ゲート絶縁層４３ａは、第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ソース側導電層４１ａは、第１ソース側ゲート絶縁層４３ａを介して第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。第１ドレイン側導電層４１ｂは、第１ドレイン側ゲート絶縁層４３ｂを介して第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。
【００５８】
また、上記選択トランジスタ層４０の構成を換言すると、第２ソース側ゲート絶縁層４７ａは、第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ソース側導電層４５ａは、第２ソース側ゲート絶縁層４７ａを介して第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。第２ドレイン側導電層４５ｂは、第２ドレイン側ゲート絶縁層４７ｂを介して第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。
【００５９】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００６０】
ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対の第２ソース側柱状半導体層４８ａの上面に接するように形成されている。ビット線層５２は、第２ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）等の金属にて構成されている。
【００６１】
次に、図６を参照して、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂの形状について詳しく説明する。図６は、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。
【００６２】
第２ソース側導電層４５ａ、第２ドレイン側導電層４５ｂは、図６に示すように、各々、垂直方向からみて櫛歯状に形成されている。第２ソース側導電層４５ａは、ロウ方向に並ぶ複数の第２ソース側柱状半導体層４８ａを取り囲む複数の直線部４５１ａと、複数の直線部４５１ａの端部を連結する直線部４５２ａとを備える。同様に、第２ドレイン側導電層４５ｂは、ロウ方向に並ぶ複数の第２ドレイン側柱状半導体層４８ｂを取り囲む複数の直線部４５１ｂと、複数の直線部４５１ｂの端部を連結する直線部４５２ｂとを備える。図６に示すように、４つの直線部４５１ａと、２つの直線部４５１ｂとが、カラム方向に交互に設けられている。
【００６３】
次に、図７を参照して、制御回路ＡＲ２の具体的構成について説明する。図７は、制御回路ＡＲ２の具体的構成を示す回路図である。制御回路ＡＲ２は、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｃ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。
【００６４】
アドレスデコーダ回路１１は、図７に示すように、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。
【００６５】
昇圧回路１２ａ〜１２ｃは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、図７に示すように、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６に出力する。昇圧回路１２ｃは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。
【００６６】
ワード線駆動回路１３ａは、図７に示すように、信号ＶＣＧ１〜４を出力する。ワード線駆動回路１３ｂは、信号ＶＣＧ５〜８を出力する。信号ＶＣＧ１〜８は、選択メモリブロックＭＢ＜ｉ＞のワード線ＷＬ１〜８を駆動する際に用いられる。
【００６７】
バックゲート線駆動回路１４は、図７に示すように、信号ＶＢＧを出力する。信号ＶＢＧは、選択メモリブロックＭＢ＜ｉ＞のバックゲート線ＢＧを駆動する際に用いられる。
【００６８】
選択ゲート線駆動回路１５ａは、図７に示すように、信号ＶＳＧＳｂ、信号ＶＳＧＤａ、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦを出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳａ、信号ＶＳＧＤｂ、信号ＶＳＧＳ２、及び信号ＶＳＧＯＦＦを出力する。信号ＶＳＧＳａ、信号ＶＳＧＳｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ソース側選択ゲート線ＳＧＳ１を駆動する際に用いられる。信号ＶＳＧＤａ、信号ＶＳＧＤｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。信号ＶＳＧＳ２は、選択メモリブロックＭＢ＜ｉ＞の第２ソース側選択ゲート線ＳＧＳ２を駆動する際に用いられる。信号ＶＳＧＤ２は、選択メモリブロックＭＢ＜ｉ＞の第２ドレイン側選択ゲート線ＳＧＤ２を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢ＜ｉ＞の第１ソース側選択ゲート線ＳＧＳ１及び第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。
【００６９】
ここで、上記信号ＶＳＧＳｂ、信号ＶＳＧＤａ、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して、各種配線に入力される。一方、信号ＶＳＧＤ２は、信号ＶＳＧＤ２＜ｉ＞として選択ゲート線駆動回路１５ａから直接、第２ドレイン側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＯＦＦ、信号ＶＳＧＤｂ、及び信号ＶＳＧＳａは、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して、各種配線に入力される。一方、信号ＶＳＧＳ２は、信号ＶＳＧＳ２＜ｉ＞として選択ゲート線駆動回路１５ｂから直接、第２ソース側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＳ２、ＶＳＧＤ２は、複数のメモリブロックＭＢに亘って共通の信号として供給される。
【００７０】
ソース線駆動回路１６は、図７に示すように、信号ＶＳＬを出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。
【００７１】
センスアンプ回路１７は、図７に示すように、信号ＶＢＬ＜ｉ＞を出力することにより、所定のビット線ＢＬを所定の電圧まで充電し、その後ビット線ＢＬの電圧の変化に基づきメモリストリングＭＳ中のメモリトランジスタＭＴｒの保持データを判定する。また、センスアンプ回路１７は、所定のビット線ＢＬに対し書き込みデータに応じた信号ＶＢＬ＜ｉ＞を出力する。
【００７２】
シーケンサ１８は、図７に示すように、上記回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００７３】
ロウデコーダ回路１９ａ、１９ｂは、図５に示すように、一つのメモリブロックＭＢに対して、各々一つ設けられている。ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ１〜ＶＣＧ４に基づき、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ソース側選択トランジスタＳＳＴｒ１のゲートに信号ＶＳＧＳｂ＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤａ＜ｉ＞を入力する。
【００７４】
ロウデコーダ回路１９ａは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂ、電圧変換回路１９ａｃ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａｃは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂを介して受け付けた信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００７５】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、ワード線駆動回路１３ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａと２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒａ５は、信号ＶＳＧＳｂ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒａ６は、信号ＶＳＧＤａ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。
【００７６】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａと２列目の第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｂ１は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｂ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。
【００７７】
ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ５〜ＶＣＧ８に基づき、メモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ソース側選択ＳＳＴｒ１のゲートに信号ＶＳＧＳａ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤｂ＜ｉ＞を入力する。
【００７８】
ロウデコーダ回路１９ｂは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂ、電圧変換回路１９ｂｃ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂｃは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂを介して受け付けた信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００７９】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、ワード線駆動回路１３ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳａ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤｂ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。
【００８０】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｄ６は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第２転送トランジスタＴｒｄ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。
【００８１】
次に、第１実施形態の実施の形態に係る不揮発性半導体記憶装置における第１ソース側選択トランジスタＳＳＴｒ１及び第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる処理について、図８のフローチャートを参照して説明する。
【００８２】
制御回路ＡＲ２は、図８に示すように、メモリセルアレイ１１内の全ての第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を、負の電圧から正の電圧に変化させる（ステップＳ１０１）。すなわち、制御回路ＡＲ２は、第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２を、通常の状態ではディプレッション型（Ｄ型）に設定している。しかし、制御回路ＡＲ２は、第１ソース側選択トランジスタＳＳＴｒ１及び第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる処理を実行する場合には、一時的にこれらのトランジスタをＤ型からエンハンスメント型（Ｅ型）に切り換え、処理の終了後、再度Ｄ型に戻す。
【００８３】
次に、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧を減少させる（ステップＳ１０２）。すなわち、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１に対して消去動作を実行する。この処理は、第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧にバラツキがあることから、一旦全ての第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧を一定の範囲に揃えるために実行されるものである。
【００８４】
続いて、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択トランジスタＳＤＴｒ１、及び第１ソース側選択トランジスタＳＳＴｒ１の状態を読み出す（ステップＳ１０３）。
【００８５】
次に、制御回路ＡＲ２は、ステップＳ１０３にて読み出した状態に基づき、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択トランジスタＳＤＴｒ１、及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧が所定値以上であるか否かを判断する（ステップＳ１０４）。
【００８６】
ここで、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択トランジスタＳＤＴｒ１、及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧が所定値以上でないと判断すると（ステップＳ１０４、Ｎ）、ステップＳ１０５の処理を実行する。
【００８７】
制御回路ＡＲ２は、ステップＳ１０５にて、選択メモリブロックｓ−ＭＢ内において閾値電圧が所定値未満である第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧を増加させるため、これらのトランジスタに対する書き込み動作を実行する。また、制御回路ＡＲ２は、ステップＳ１０５にて、閾値電圧を増加させる対象ではない第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧を増加させずそのまま維持する（フローティング書き込み禁止方式）。すなわち、これらのトランジスタに対し、書き込み動作が禁止される状態を与える。続いて、制御回路ＡＲ２は、ステップＳ１０５の後にステップＳ１０３の処理を繰り返し実行する。
【００８８】
一方、制御回路ＡＲ２は、ステップＳ１０４にて、選択メモリブロックｓ−ＭＢ内の全ての第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧が所定値以上であると判断すると（ステップＳ１０４、Ｙ）、ステップＳ１０６の処理を実行する。
【００８９】
制御回路ＡＲ２は、ステップＳ１０６にて、メモリセルアレイ１１内の全ての第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を正の電圧から負の電圧に戻す。すなわち、制御回路ＡＲ２は、第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２を、Ｅ型からＤ型に戻す。
【００９０】
続いて、制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜８に対して、読出動作、書込動作（書き込み禁止動作）、及び消去動作のいずれかを実行する（ステップＳ１０７）。以上で、制御回路ＡＲ２は、第１ソース側選択トランジスタＳＳＴｒ１及び第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる処理を終了させる。
【００９１】
次に、図９及び図１０を参照して、ステップＳ１０１の処理について具体的に説明する。ステップＳ１０１において、制御回路ＡＲ２から出力される信号、選択／非選択メモリブロックｓ−ＭＢ／ｎｓ−ＭＢ内の信号、ビット線ＢＬ及びソース線ＳＬの信号は、図９に示すように変化する。図１０に示すように、ステップＳ１０１において、制御回路ＡＲ２は、ビット線ＢＬ及びソース線ＳＬに接地電圧ＧＮＤ（Ｖｓｓ）を印加する。そして、制御回路ＡＲ２は、第２ソース側選択ゲート線ＳＧＳ２、及び第２ドレイン側選択ゲート線ＳＧＤ２にプログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）を印加する。
【００９２】
このプログラム電圧Ｖｐｇｍと接地電圧ＧＮＤとの電位差によって、第２ソース側選択トランジスタＳＳＴｒ２の電荷蓄積層、及び第２ドレイン側選択トランジスタＳＤＴｒ２の電荷蓄積層に電荷が蓄積される。すなわち、この蓄積された電荷によって、第２ソース側選択トランジスタＳＳＴｒ２及び第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧は正の電圧に設定される。
【００９３】
次に、図１１及び図１２を参照して、ステップＳ１０２の処理について具体的に説明する。ステップＳ１０２において、制御回路ＡＲ２から出力される信号、選択／非選択メモリブロックｓ−ＭＢ／ｎｓ−ＭＢ内の信号、ビット線ＢＬ及びソース線ＳＬの信号は、図１１に示すように変化する。図１２に示すように、ステップＳ１０２において、制御回路ＡＲ２は、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖｅｒａ（例えば、２０Ｖ）を印加する。そして、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の第１ドレイン側選択ゲート線ＳＧＤ１及び第１ソース側選択ゲート線ＳＧＳ１に接地電圧ＧＮＤを印加する。
【００９４】
これにより、第１ドレイン側選択トランジスタＳＳＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の電荷蓄積層から電荷が放出される。すなわち、この放出された電荷によって、選択メモリブロックｓ−ＭＢ内において、第１ドレイン側選択トランジスタＳＳＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧は減少する。
【００９５】
次に、図１３及び図１４を参照して、ステップＳ１０３における第１ドレイン側選択トランジスタＳＤＴｒ１の状態を読み出す処理について具体的に説明する。ステップＳ１０３にて第１ドレイン側選択トランジスタＳＤＴｒ１の状態を読み出す際、制御回路ＡＲ２から出力される信号、選択／非選択メモリブロックｓ−ＭＢ／ｎｓ−ＭＢ内の信号、ビット線ＢＬ及びソース線ＳＬの信号は、図１３に示すように変化する。この例では、図１４に示す一番左側のメモリユニットｓ−ＭＵが選択され、そのメモリユニットｓ−ＭＵ中の第１ドレイン側選択トランジスタＳＤＴｒ１が選択されて、その状態が読み出される場合について説明する。図１４に示すように、制御回路ＡＲ２は、ステップＳ１０３において、選択したビット線ＢＬに電圧Ｖｂｌ（例えば、１．５Ｖ）を印加し、ソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、全ての第２ドレイン側選択ゲート線ＳＧＤ２及び第２ソース側選択ゲート線ＳＧＳ２に読出電圧Ｖｒｅａｄ（例えば６〜８Ｖ）を印加すると共に、メモリユニットｓ−ＭＵ中に接続されるワード線ＷＬ１〜８、バックゲート線ＢＧ、及び第１ソース側選択ゲート線ＳＧＳに読出電圧Ｖｒｅａｄを印加する。また、制御回路ＡＲ２は、メモリユニットｓ−ＭＵ中の第１ドレイン側選択ゲート線ＳＧＤ１にベリファイ電圧Ｖｖｒｆｙ（例えば、１Ｖ）を印加する。なお、制御回路ＡＲ２は、非選択とされた第１ドレイン側選択ゲート線ＳＧＤ１及び第１ソース側選択ゲート線ＳＧＳ１に接地電圧ＧＮＤを印加する。
【００９６】
これにより、選択されたトランジスタＳＤＴｒ２、ＳＳＴｒ１、ＳＳＴｒ２、ＭＴｒ１〜８、ＢＴｒは導通状態となる。この状態において、選択された第１ドレイン側選択トランジスタＳＤＴｒ１を介して、ビット線ＢＬからソース線ＳＬへ電流が流れるか否かを検知することで、選択された第１ドレイン側選択トランジスタＳＤＴｒ１の状態を読み出すことができる。
【００９７】
次に、図１５を参照して、ステップＳ１０３における第１ソース側選択トランジスタＳＳＴｒ１の状態を読み出す処理について具体的に説明する。この例では、図１５に示す一番左側のメモリユニットｓ−ＭＵが選択され、そのメモリユニットｓ−ＭＵ中の第１ソース側選択トランジスタＳＳＴｒ１が選択されて、その状態が読み出される。図１５に示すように、ステップＳ１０３において、制御回路ＡＲ２は、選択されたビット線ＢＬに電圧Ｖｂｌを印加し、ソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、全ての第２ドレイン側選択ゲート線ＳＧＤ２及び第２ソース側選択ゲート線ＳＧＳ２に読出電圧Ｖｒｅａｄ（例えば６〜８Ｖ）を印加すると共に、メモリユニットｓ−ＭＵ中に接続されるワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ及び第１ドレイン側選択ゲート線ＳＧＤに読出電圧Ｖｒｅａｄを印加する。また、制御回路ＡＲ２は、メモリユニットｓ−ＭＵ中の第１ソース側選択ゲート線ＳＧＳ１にベリファイ電圧Ｖｖｒｆｙを印加する。なお、制御回路ＡＲ２は、非選択とされた第１ドレイン側選択ゲート線ＳＧＤ１及び第１ソース側選択ゲート線ＳＧＳ１に接地電圧ＧＮＤを印加する。
【００９８】
これにより、選択されたトランジスタＳＤＴｒ１、ＳＤＴｒ２、ＳＳＴｒ２、ＭＴｒ１〜８、ＢＴｒは導通状態となる。この状態において、選択された第１ソース側選択トランジスタＳＳＴｒ１を介して、ビット線ＢＬからソース線ＳＬへ電流が流れるか否かを検知することで、選択された第１ソース側選択トランジスタＳＳＴｒの状態を読み出すことができる。
【００９９】
次に、図１６〜図１９を参照して、ステップＳ１０５における第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる処理について具体的に説明する。ステップＳ１０５にて第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる際、制御回路ＡＲ２から出力される信号、選択／非選択メモリブロックｓ−ＭＢ／ｎｓ−ＭＢ内の信号、ビット線ＢＬ及びソース線ＳＬの信号は、図１６に示すように変化する。
【０１００】
この例では、図１７に示すように、選択メモリブロックｓ−ＭＢ内にて、１列目、１行目に位置する１個のメモリユニットＭＵ（１，１）を選択して、それに含まれる第１ドレイン側選択トランジスタＳＤＴｒ１（１，１）の閾値電圧を増加させる場合を説明する。このとき、同じ１列目に存在する他のメモリユニットＭＵ（１，２）〜（１，ｎ）においては、それらに含まれる第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）〜（１，ｎ）の閾値電圧を増加させずそのまま維持させたい場合がある。従って、本実施の形態では、以下のような方式により、これらの第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）〜（１，ｎ）の閾値電圧の増加を禁止している。
【０１０１】
図１８は、第１ドレイン側選択トランジスタＳＤＴｒ１（１，１）の閾値電圧を増加させる制御の概略を示している。図１８に示すように、制御回路ＡＲ２は、１行目のビット線ＢＬ（１）、及びソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、第２ドレイン側選択ゲート線ＳＧＤ２に電源電圧Ｖｄｄ（例えば、３Ｖ）を印加すると共に、第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。これにより、第２ドレイン側選択トランジスタＳＤＴｒ２（１，１）は導通状態となり、第１ドレイン側選択トランジスタＳＤＴｒ１（１，１）のボディ（第１ドレイン側柱状半導体層）は、ビット線ＢＬ（１）から接地電圧ＧＮＤを転送される。また、第２ソース側選択トランジスタＳＳＴｒ２（１，１）は非導通状態となる。
【０１０２】
次に、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の１列目の第１ドレイン側選択ゲート線ＳＧＤ１（１）にプログラム電圧Ｖｐｇｍを印加し、選択メモリブロックｓ−ＭＢ内のその他の第１ソース側選択ゲート線ＳＧＳ１及び第１ドレイン側選択ゲート線ＳＧＤ１、ワード線ＷＬ１〜８、バックゲート線ＢＧにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加する。これにより、転送された接地電圧ＧＮＤと第１ドレイン側選択ゲート線ＳＧＤ１（１）に印加されたプログラム電圧Ｖｐｇｍとの電位差によって、第１ドレイン側選択トランジスタＳＤＴｒ１（１、１）の電荷蓄積層は電荷を蓄積する。すなわち、この蓄積された電荷によって、第１ドレイン側選択トランジスタＳＤＴｒ１（１，１）の閾値電圧は増加する。
【０１０３】
図１９は、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）の閾値電圧を増加させずそのまま維持する制御の概略を示している。図１９に示すように、制御回路ＡＲ２は、２行目のビット線ＢＬ（２）に電源電圧Ｖｄｄを印加し、ソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、第２ドレイン側選択ゲート線ＳＧＤ２に電源電圧Ｖｄｄを印加し、第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。これにより、第２ドレイン側選択トランジスタＳＤＴｒ２（１，２）は導通状態となり、第２ソース側選択トランジスタＳＳＴｒ２（１，２）は非導通状態となる。続いて、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）のボディ（第１ドレイン側柱状半導体層）及びメモリトランジスタＭＴｒ１〜８（１，２）のボディ（メモリ柱状半導体層）は、ビット線ＢＬ（２）から第２ドレイン側選択トランジスタＳＤＴｒ２（１，２）を介して電圧Ｖｄｄ−Ｖｔｈ（Ｖｔｈは第２ドレイン側選択トランジスタＳＤＴｒ２（１，２）の閾値電圧）まで充電される。そして、それらボディが上記の電圧まで充電された後、第１ドレイン側選択トランジスタＳＤＴｒ（１，２）はカットオフされ（非導通状態となり）、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）のボディ、及びメモリトランジスタＭＴｒ１〜８（１，２）のボディはフローティング状態となる。
【０１０４】
次に、制御回路ＡＲ２は、図１８と同様の電圧を各種配線に印加する。これにより、各種配線に印加される電圧に基づくカップリングによって、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）のボディ（第１ドレイン側柱状半導体層）の電圧は増加する。これによって、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）のゲートにプログラム電圧Ｖｐｒｇが印加されても、その電荷蓄積層に高電圧がかからないことになる。すなわち、その電荷蓄積層に電荷が蓄積されることは禁止され、第１ドレイン側選択トランジスタＳＤＴｒ１（１，２）の閾値電圧は増加せずそのまま維持される。
【０１０５】
次に、図１７、図２０及び図２１を参照して、ステップＳ１０５における第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧を増加させる処理について具体的に説明する。
【０１０６】
この例では、図１７に示すように、選択メモリブロックｓ−ＭＢ内にて、１列目、１行目に位置する１個のメモリユニットＭＵ（１，１）を選択して、それに含まれる第１ソース側選択トランジスタＳＳＴｒ１（１，１）の閾値電圧を増加させる場合を説明する。このとき、同じ１列目に存在する他のメモリユニットＭＵ（１，２）〜（１，ｎ）においては、それらに含まれる第１ソース側選択トランジスタＳＳＴｒ１（１，２）〜（１，ｎ）の閾値電圧を増加させずそのまま維持させたい場合がある。従って、本実施の形態では、以下のような方式により、これらの第１ソース側選択トランジスタＳＳＴｒ１（１，２）〜（１，ｎ）の閾値電圧の増加を禁止している。
【０１０７】
図２０は、第１ソース側選択トランジスタＳＳＴｒ１（１，１）の閾値電圧を増加させる制御の概略を示している。図２０に示すように、制御回路ＡＲ２は、１行目のビット線ＢＬ（１）、及びソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、第２ドレイン側選択ゲート線ＳＧＤ２に電源電圧Ｖｄｄを印加すると共に、第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。これにより、第２ドレイン側選択トランジスタＳＤＴｒ２は導通状態となり、第２ソース側選択トランジスタＳＳＴｒ２は非導通状態となる。
【０１０８】
次に、制御回路ＡＲ２は、選択メモリブロックｓ−ＭＢ内の１列目の第１ソース側選択ゲート線ＳＧＤ１（１）にプログラム電圧Ｖｐｇｍを印加すると共に、選択メモリブロックｓ−ＭＢ内のその他の第１ソース側選択ゲート線ＳＧＳ１及び第１ドレイン側選択ゲート線ＳＧＤ１、ワード線ＷＬ１〜８、バックゲート線ＢＧにパス電圧Ｖｐａｓｓを印加する。これにより、メモリトランジスタＭＴｒ１〜８（１，１）は導通状態となり、第１ソース側選択トランジスタＳＳＴｒ１（１，１）のボディ（第１ソース側柱状半導体層）は、ビット線ＢＬ（１）から接地電圧ＧＮＤを転送される。そして、転送された接地電圧ＧＮＤと第１ソース側選択ゲート線ＳＧＳ１（１）に印加されたプログラム電圧Ｖｐｇｍとの電位差によって、第１ソース側選択トランジスタＳＳＴｒ１（１、１）の電荷蓄積層は電荷を蓄積する。すなわち、この蓄積された電荷によって、第１ソース側選択トランジスタＳＳＴｒ１（１，１）の閾値電圧は増加する。
【０１０９】
図２１は、第１ソース側選択トランジスタＳＳＴｒ１（１，２）の閾値電圧を増加させずそのまま維持する制御の概略を示している。図２１に示すように、制御回路ＡＲ２は、２行目のビット線ＢＬ（２）に電源電圧Ｖｄｄを印加し、ソース線ＳＬに接地電圧ＧＮＤを印加する。そして、制御回路ＡＲ２は、第２ドレイン側選択ゲート線ＳＧＤ２に電源電圧Ｖｄｄを印加し、第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。これにより、第２ドレイン側選択トランジスタＳＤＴｒ２（１，２）は導通状態となり、第２ソース側選択トランジスタＳＳＴｒ２（１，２）は非導通状態となる。続いて、第１ソース側選択トランジスタＳＳＴｒ１（１，２）のボディ（第１ソース側柱状半導体層）及びメモリトランジスタＭＴｒ１〜８（１，２）のボディ（メモリ柱状半導体層）は、ビット線ＢＬ（２）から第２ドレイン側選択トランジスタＳＤＴｒ２（１，２）を介して電圧Ｖｄｄ−Ｖｔｈまで充電される。そして、それらボディが上記の電圧まで充電された後、第１ドレイン側選択トランジスタＳＤＴｒ（１，２）はカットオフされ（非導通状態となり）、第１ソース側選択トランジスタＳＳＴｒ１（１，２）のボディ、及びメモリトランジスタＭＴｒ１〜８（１，２）のボディはフローティング状態となる。
【０１１０】
次に、制御回路ＡＲ２は、図２０と同様の電圧を各種配線に印加する。これにより、各種配線に印加される電圧に基づくカップリングによって、第１ソース側選択トランジスタＳＳＴｒ１（１，２）のボディ（第１ソース側柱状半導体層）の電圧は増加する。これによって、第１ソース側選択トランジスタＳＳＴｒ１（１，２）のゲートにプログラム電圧Ｖｐｒｇが印加されても、その電荷蓄積層に高電圧がかからないこととなる。すなわち、その電荷蓄積層に電荷が蓄積されることは禁止され、第１ソース側選択トランジスタＳＳＴｒ１（１，２）の閾値電圧は増加せずそのまま維持される。
【０１１１】
次に、図２２及び図２３を参照して、ステップＳ１０６における第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を負の電圧に設定する処理について具体的に説明する。ステップＳ１０６にて第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を負の電圧に設定する際、制御回路ＡＲ２から出力される信号、選択／非選択メモリブロックｓ−ＭＢ／ｎｓ−ＭＢ内の信号、ビット線ＢＬ及びソース線ＳＬの信号は、図２２に示すように変化する。図２３に示すように、制御回路ＡＲ２は、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖｅｒａを印加し、第２ドレイン側選択ゲート線ＳＧＤ２に接地電圧ＧＮＤを印加する。これにより、第２ドレイン側選択トランジスタＳＤＴｒ２の電荷蓄積層から電荷が放出され、その閾値電圧は負の電圧に設定される。
【０１１２】
次に、図２４を参照して、ステップＳ１０６における第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を負の電圧に設定する処理について具体的に説明する。図２４に示すように、制御回路ＡＲ２は、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖｅｒａを印加し、第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。これにより、第２ソース側選択トランジスタＳＳＴｒ２の電荷蓄積層から電荷が放出され、その閾値電圧は負の電圧に設定される。
【０１１３】
次に、図２５〜図２８を参照して、ステップＳ１０７におけるメモリトランジスタＭＴｒ１〜８に対する書き込み動作、消去動作、読出動作について具体的に説明する。ワード線ＷＬ、選択ゲート線ＳＧＤ１、ＳＧＳ１、バックゲート線ＢＧ等に印加される電圧は、従来と同様であるので、詳細な説明は省略する。ただし、制御回路ＡＲ２は、図２５〜図２８に示すように、各動作時、第２ドレイン側選択ゲート線ＳＧＤ２及び第２ソース側選択ゲート線ＳＧＳ２に接地電圧ＧＮＤを印加する。第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２は、通常時にはＤ型に設定されているため、それらのゲートに接地電圧ＧＮＤが印加されても、それらは導通状態を保持する。
【０１１４】
次に、第１の実施の形態の効果について説明する。上記のように、第１の実施の形態は、２つのドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、及び２つのソース側選択トランジスタＳＳＴｒ１、ＳＳＴｒ２を有する。これらトランジスタＳＤＴｒ１、２、ＳＳＴｒ１、２は、各々の閾値電圧を変化させる電荷蓄積層を有する。したがって、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜８）の製造と共に一括して、トランジスタＳＤＴｒ１、２、ＳＳＴｒ１、２を形成することができる。すなわち、第１の実施の形態は、その製造コストを抑えることができる。
【０１１５】
さらに、第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１は、各々、第２ドレイン側選択トランジスタＳＤＴ２及び第２ソース側選択トランジスタＳＳＴｒ２を用いたフローティング書き込み禁止方式によって、その閾値電圧を増加可能に構成されている。すなわち、第１の実施の形態は、製造コストを抑制しつつ、カットオフ特性が良好な第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１を持つことができる。また、この実施の形態は、負の電圧を印加するための回路を追加する必要なく、消費電力及び占有面積を抑えることができる。
【０１１６】
また、第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２は、第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の閾値電圧の調整後、Ｄ型とされる。よって、その後、この実施の形態は、メモリトランジスタＭＴｒ１〜８に対して書き込み、読み出し、消去等の動作を実行する際、トランジスタＳＤＴｒ２、ＳＳＴｒ２のゲートに印加する電圧を制御する必要がない。すなわち、この実施の形態は、その制御を簡略化することができる。
【０１１７】
［第２の実施の形態］
次に、図２９を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図２９は、第２の実施の形態に係る不揮発性半導体記憶装置の積層構造を示す斜視図である。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１８】
ここで、上記第１の実施の形態において、メモリ半導体層３４は、ロウ方向からみて積層方向に延びるＵ字状に形成されている。これに対して、第２の実施の形態に係るメモリ半導体層３４Ａは、図２９に示すように、ロウ方向及びカラム方向からみてＩ字状（柱状）に形成されている。ワード線導電層３１Ａａ〜３１Ａｄは、メモリブロックＭＢ毎にロウ方向及びカラム方向に広がる板状に形成され、メモリゲート絶縁層３４を介してメモリ柱状半導体層３４Ａを取り囲むように形成されている。
【０１１９】
また、第１ソース側柱状半導体層４４Ａａは、メモリ柱状半導体層３４Ａの下面から積層方向に延びるように形成され、第２ソース側柱状半導体層４８Ａａは、第１ソース側柱状半導体層４４Ａａの下面から積層方向に延びるように形成されている。第１ソース側導電層４１Ａａは、第１ソース側ゲート絶縁層４３ａを介して第１ソース側柱状半導体層４４Ａａを取り囲むように形成されている。第２ソース側導電層４５Ａａは、第２ソース側ゲート絶縁層４７ａを介して第２ソース側柱状半導体層４８Ａａを取り囲むように形成されている。
【０１２０】
また、第１ドレイン側柱状半導体層４４Ａｂは、メモリ柱状半導体層３４Ａの上面から積層方向に延びるように形成され、第２ドレイン側柱状半導体層４８Ａｂは、第１ドレイン側柱状半導体層４４Ａｂの上面から積層方向に延びるように形成されている。第１ドレイン側導電層４１Ａｂは、第１ドレイン側ゲート絶縁層４３ｂを介して第１ドレイン側柱状半導体層４４Ａｂを取り囲むように形成されている。第２ドレイン側導電層４５Ａｂは、第２ドレイン側ゲート絶縁層４７ｂを介して第２ドレイン側柱状半導体層４８Ａｂを取り囲むように形成されている。
【０１２１】
また、基板１０の上面であって、第２ソース側柱状半導体層４４Ａａと整合する位置には、拡散層５１Ａが形成されている。拡散層５１Ａは、ソース線ＳＬとして機能する。ビット線層５２は、第２ドレイン側柱状半導体層４８Ａｂの上面に接するように形成されている。
【０１２２】
第２の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態の図９に示すフローチャートと同様の動作を実行する。これにより、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【０１２３】
［第３の実施の形態］
次に、図３０を参照して、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。図３０は、第３の実施の形態に係る不揮発性半導体記憶装置の積層構造を示す斜視図である。なお、第３の実施の形態において、第１及び第２の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２４】
第３の実施の形態において、図３０に示すように、第２ドレイン側導電層４５Ｂａは、メモリブロックＭＢ毎に、ロウ方向及びカラム方向に並ぶ複数の第２ドレイン側柱状半導体層４８Ａｂを取り囲む板状に形成されている。また、第２ソース側導電層４５Ｂｂは、メモリブロックＭＢ毎に、ロウ方向及びカラム方向に並ぶ複数の第２ソース側柱状半導体層４８Ａａを取り囲む板状に形成されている。これにより、第３の実施の形態は、第２の実施の形態よりも製造工程を簡略化することができる。
【０１２５】
第３の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態の図９に示すフローチャートと同様の動作を実行する。これにより、第３の実施の形態は、第１の実施の形態と同様の効果を奏する。
【０１２６】
［その他の実施の形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１２７】
例えば、上記の実施の形態においては、ステップＳ１０６にて第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２に対し消去動作を行って、Ｅ型のトランジスタからＤ型のトランジスタに変更する動作を実行している。しかしながら、本発明は、ステップＳ１０６の処理を省略して、第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２をＥ型のままとしても良い。この場合、制御回路ＡＲ２は、例えばその後に実行される読み出し動作の際に、第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１だけでなく、第２ドレイン側選択トランジスタＳＤＴｒ２及び第２ソース側選択トランジスタＳＳＴｒ２にも、正の電圧を印加しなければならないが、ステップＳ１０６が省略される分、第１ドレイン側選択トランジスタＳＤＴｒ１及び第１ソース側選択トランジスタＳＳＴｒ１の書き換え動作に要する時間を短縮することができる。
【符号の説明】
【０１２８】
ＡＲ１…メモリセルアレイ、ＭＢ…メモリブロック、ＭＳ…メモリストリング、  ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、  ＳＳＴ１…第１ソース側選択トランジスタ、  ＳＳＴ２…第２ソース側選択トランジスタ、  ＳＤＴｒ１…第１ドレイン側選択トランジスタ、  ＳＤＴｒ２…第２ドレイン側選択トランジスタ、  ＢＴｒ…バックゲートトランジスタ、  ＡＲ２…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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