(57)【要約】【課題】界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法を提供する。【解決手段】半導体装置２００は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）と、半導体層１０１と接するように半導体基板１００上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ２Ｏ３膜１１４）と、Ａｌ２Ｏ３膜１１４上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ２膜１１６）と、ＳｉＯ２膜１１６上に設けられたゲート電極１１８と、を備え、ゲート電極１１８の下面は、ＳｉＯ２膜１１６に接しており、Ａｌ２Ｏ３膜１１４の膜厚は、ＳｉＯ２膜１１６の膜厚より薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板と、
前記半導体層と接するように前記基板上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられたゲート電極と、を備え、
前記ゲート電極の下面は、前記第２のゲート絶縁層に接しており、
前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚より薄い、半導体装置。
【請求項２】
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板と、
前記半導体層と接するように前記基板上に設けられており、窒素を含まず、Ｙ（イットリウム）、またはランタノイドからなる３価の遷移金属を含む酸化金属層からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられたゲート電極と、を備え、
前記ゲート電極の下面は、前記第２のゲート絶縁層に接しており、
前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚より薄い、半導体装置。
【請求項３】
前記第２のゲート絶縁層は、ＳｉＯ２膜または金属シリケート膜を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁層の膜厚が０．５ｎｍ以上である、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート絶縁層の膜厚が５ｎｍ以下である、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ＧａＮを含む半導体層は、ＡｌＧａＮとＧａＮとからなる積層構造を有する、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のゲート絶縁層がＳｉを含む、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板を形成する工程と、
前記半導体層と接するように前記基板上に、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層上に、ＳｉおよびＯを含む第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層上に、ゲート電極を形成する工程と、を備え、
前記ゲート電極を形成する工程は、前記ゲート電極の下面が、前記第２のゲート絶縁層と接するように形成するとともに、
前記第１のゲート絶縁層を形成する工程は、前記第１のゲート絶縁層の膜厚が、前記第２のゲート絶縁層の膜厚より薄くなるように形成する、半導体装置の製造方法。
【請求項９】
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板を形成する工程と、
前記半導体層と接するように前記基板上に、窒素を含まず、Ｙ（イットリウム）、またはランタノイドからなる３価の遷移金属を含む酸化金属層からなる第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層上に、ＳｉおよびＯを含む第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層上に、ゲート電極を形成する工程と、を備え、
前記ゲート電極を形成する工程は、前記ゲート電極の下面が、前記第２のゲート絶縁層と接するように形成するとともに、
前記第１のゲート絶縁層を形成する工程は、前記第１のゲート絶縁層の膜厚が、前記第２のゲート絶縁層の膜厚より薄くなるように形成する、半導体装置の製造方法。
【請求項１０】
前記第１のゲート絶縁層を形成する工程、前記第２のゲート絶縁層を形成する工程および前記ゲート電極を形成する工程は、６００℃以下の条件下で行う、請求項８または９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＩＩＩ−Ｖ族窒化物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧と高い電子移動度を有することから、パワー用の電子デバイスとして非常に有望視されている。その中でも、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）積層構造をチャネルとして使用する電界効果トランジスタ（ＦＥＴ）がある。このＦＥＴは、ＡｌＧａＮのピエゾ効果によって高い電子移動度とキャリア密度を持つ２次元電子ガスを形成することが可能である。
【０００３】
上記ＦＥＴとして、ショットキー型ＦＥＴの他にＭＩＳＦＥＴが提案されている。ショットキー型ＦＥＴは、上記積層構造上に直接ゲート電極を形成した構造を有する。これに対して、ＭＩＳＦＥＴは、上記積層構造上にゲート絶縁膜を介してゲート電極を形成した構造を有する。このＭＩＳＦＥＴは、ゲートへのリーク電流を抑制し、またＦＥＴのしきい値を高くしてノーマリーオフ動作を実現できる。例えば、特許文献１には、ＭＩＳＦＥＴとして、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）または酸化アルミニウム（Ａｌ２Ｏ３）などをゲート絶縁膜として用い、ＡｌＧａＮ／ＧａＮヘテロ構造とゲート絶縁膜との間に窒化アルミニウム（ＡｌＮ）膜を形成した構造が記載されている。同文献に記載の技術は、ソース電極及びドレイン電極がＡｌＮ膜にのみコンタクトしているので、実質的にはＡｌＮ膜はゲート絶縁膜の一部ではなく半導体層として機能しており、ゲート絶縁膜としてはＳｉＯ２が用いられていると考えられる。
【０００４】
特許文献２には、ＭＩＳＦＥＴとして、ＡｌＧａＮ層上に、ゲート絶縁膜下層として窒化アルミニウム（ＡｌＮ）膜と、ゲート絶縁膜上層に酸化アルミニウム（Ａｌ２Ｏ３）膜が形成された構造が記載されている。同文献によれば、ＡｌＮは多結晶もしくは非晶質の絶縁体とされている。
【０００５】
また、特許文献３には、ＭＩＳＦＥＴとして、ＡｌＧａＮ側から、シリコン窒化膜（ＳｉＮ）よりなる第１のゲート絶縁膜と、ＳｉＮ膜よりも絶縁破壊強度の大きな材料からなる第２のゲート絶縁膜が積層された構造が記載されている。同文献には、第２のゲート絶縁膜として、シリコン酸化膜（ＳｉＯ２）もしくはアルミナ膜（Ａｌ２Ｏ３）が記載されている。
【０００６】
また、特許文献４には、ＧａＮ基板上に、第１の絶縁膜と開口部を有する第２の絶縁膜とが積層され、この開口部内部のゲート電極が第１の絶縁膜と直接接する半導体装置が記載されている。同文献には、第２のゲート絶縁膜に開口部を形成した場合でも、第１の絶縁膜が覆われているＧａＮ基板の表面が露出することがないので、製造工程における損傷やチャネル領域における欠陥を抑制できると記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２５２４５８号公報
【特許文献２】特開２００６−３２５５２号公報
【特許文献３】特開２００８−１０３４０８号公報
【特許文献４】特開２００９−５９９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の知見によると、上記文献に記載のＧａＮ系半導体層を有するＭＩＳＦＥＴ型デバイスにおいて、ＧａＮ系半導体層上に形成されるゲート絶縁膜の材料によっては、（ｉ）ＧａＮ系半導体層との間の界面準位が大きくなることにより、または（ｉｉ）ゲート絶縁膜中に電荷がトラップされることにより、しきい値の制御が困難になる場合があることが見出された。
【０００９】
すなわち、特許文献１の技術においては、ＧａＮ系半導体層と接するＳｉＯ２は、膜中の酸素原子を含んでおり、ＳｉよりＧａが酸化されやすいため、半導体層側ではＧａと酸素が結合してＧａＯが形成される。このＧａＯにより半導体層の界面準位が大きくなる。また、Ａｌ２Ｏ３においては、ＧａよりＡｌが酸化されやすいため、膜中に酸素が含まれていても、ＧａＯ結合は形成されにくい。しかしながら、Ａｌ２Ｏ３膜中に電荷がトラップされることがある。このため、素子動作中に電荷がトラップされることで、しきい値が大きく変動してしまう。
【００１０】
また、特許文献１では、ゲート絶縁膜としてＳｉ３Ｎ４が用いられており、このＳｉ３Ｎ４は酸素を含まないので、ＧａＯの形成を回避することができる。同様に、特許文献２および３においても、ＡｌＧａＮ半導体層との界面側に、酸素を含まない窒化物をゲート絶縁膜として用いている。
【００１１】
しかしながら、ゲート絶縁膜に窒素を含む層を用いることには以下のようなデメリットもある。すなわち、本発明者の知見によれば、上述のような窒素を含む膜は、電荷のトラップが非常に多い。このため、ゲート絶縁膜として窒素を含む膜を用いると、電荷のトラップによるヒステリシスを抑制しにくくなり、くわえて上層のＳｉＯ２やＡｌ２Ｏ３などの酸化物絶縁膜との界面での不連続性が生じて、界面での欠陥が発生しやすいことなどが起こる。また、ＳｉＮを用いると、成膜条件による膜応力の変動が大きくなる。このため、圧電電荷を利用するＧａＮ系のＭＩＳＦＥＴの特性において、そのバラツキが大きくなることがある。
【課題を解決するための手段】
【００１２】
本発明によれば、
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板と、
前記半導体層と接するように前記基板上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられたゲート電極と、を備え、
前記ゲート電極の下面は、前記第２のゲート絶縁層に接しており、
前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚より薄い、半導体装置が提供される。
【００１３】
また、本発明によれば、
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板と、
前記半導体層と接するように前記基板上に設けられており、窒素を含まず、Ｙ（イットリウム）、またはランタノイドからなる３価の遷移金属を含む酸化金属層からなる第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられたゲート電極と、を備え、
前記ゲート電極の下面は、前記第２のゲート絶縁層に接しており、
前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚より薄い、半導体装置が提供される。
【００１４】
また、本発明によれば、
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板を形成する工程と、
前記半導体層と接するように前記基板上に、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層上に、ＳｉおよびＯを含む第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層上に、ゲート電極を形成する工程と、を備え、
前記ゲート電極を形成する工程は、前記ゲート電極の下面が、前記第２のゲート絶縁層と接するように形成するとともに、
前記第１のゲート絶縁層を形成する工程は、前記第１のゲート絶縁層の膜厚が、前記第２のゲート絶縁層の膜厚より薄くなるように形成する、半導体装置の製造方法が提供される。
【００１５】
また、本発明によれば、
ＧａＮを含む半導体層を表面の少なくとも一部に有する基板を形成する工程と、
前記半導体層と接するように前記基板上に、窒素を含まず、Ｙ（イットリウム）、またはランタノイドからなる３価の遷移金属を含む酸化金属層からなる第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層上に、ＳｉおよびＯを含む第２のゲート絶縁層を形成する工程と、
前記第２のゲート絶縁層上に、ゲート電極を形成する工程と、を備え、
前記ゲート電極を形成する工程は、前記ゲート電極の下面が、前記第２のゲート絶縁層と接するように形成するとともに、
前記第１のゲート絶縁層を形成する工程は、前記第１のゲート絶縁層の膜厚が、前記第２のゲート絶縁層の膜厚より薄くなるように形成する、半導体装置の製造方法が提供される。
【００１６】
本発明においては、ＧａＮを含む半導体層と接する界面層として、第１のゲート絶縁層を用いている。この第１のゲート絶縁層は、Ｇａより酸化されやすい、Ａｌまたは、Ｙ（イットリウム）、もしくはランタノイドからなる３価の遷移金属を含む酸化金属層からなる。このため、半導体層中のＧａの酸化を回避できる。これにより、界面層と半導体層との間で生じる界面準位を低減することができる。
一方、第２の絶縁層は、ＳｉおよびＯを含む材料で構成されている。このため、第２の絶縁層においては、電荷トラップの発生量が小さい。くわえて、第１のゲート絶縁層の膜厚を第２のゲート絶縁層の膜厚より薄くしている。このため、第１のゲート絶縁層の膜厚が第２のゲート絶縁層の膜厚と同じ場合と比較して、第１のゲート絶縁層で生じる電荷トラップ量が少なくなる。このため、全体の絶縁層中への電荷トラップ量が減少するので、電荷トラップに起因するヒステリシスを抑制できる。
【発明の効果】
【００１７】
本発明によれば、界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法が提供される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体装置を模式的に示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
図１は、本実施の形態の半導体装置２００の断面図を模式的に示す。
本実施の形態の半導体装置２００は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）と、半導体層１０１と接するように半導体基板１００上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ２Ｏ３膜１１４）と、Ａｌ２Ｏ３膜１１４上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ２膜１１６）と、ＳｉＯ２膜１１６上に設けられたゲート電極１１８と、を備え、ゲート電極１１８の下面は、ＳｉＯ２膜１１６に接しており、Ａｌ２Ｏ３膜１１４の膜厚は、ＳｉＯ２膜１１６の膜厚より薄い。
この半導体装置２００は、ＧａＮを主成分として含む半導体の積層構造をチャネルに用い、その上にゲート絶縁層を有する、ＧａＮ系ＭＩＳＦＥＴ半導体装置（ＧａＮ系ＭＩＳトランジスタ）である。
【００２１】
本実施の形態のゲート絶縁層の構成は、以下のように本発明者の新たな知見に基づくものである。
本発明者は、Ａｌ２Ｏ３膜を下層のゲート絶縁膜として用い、ＳｉＯ２膜を上層のゲート絶縁膜に用いることについて、詳細な調査を行った。その結果、（ｉ）Ａｌ２Ｏ３膜は、ＧａＮ系半導体層との間の界面で生じる界面準位が小さいものの、膜中に電荷がトラップすることでヒステリシスが起こる場合があること、（ｉｉ）ＳｉＯ２膜は、ＧａＮ系半導体層との間の界面で生じる界面準位は大きいが、膜中への電荷のトラップが少ないこと、を新たに見出した。そして、ＧａＮ系半導体層との界面層に、Ａｌ２Ｏ３膜を用いることで界面準位の発生を抑制し、その上にトラップの少ないＳｉＯ２膜を形成すること、かつ、Ａｌ２Ｏ３膜の膜厚を薄くすることでヒステリシスも抑制するという、新たな構造を考案した。このゲート絶縁層は、窒化物を用いないため、ゲート絶縁層中の窒素の弊害を取り除くことができる。ここで、ゲート絶縁層が窒素成分を含まないとは、製造工程中においてゲート絶縁層に不可避に混入する窒素成分を許容する。
【００２２】
このように、本実施の形態の半導体装置においては、ＧａＮを主成分として含む半導体の積層構造上のゲート絶縁層として、界面準位が少なく、かつ膜中への電荷のトラップが少ない構造を採用しているので、しきい値の変動の抑制することができる。
【００２３】
まず、Ａｌ２Ｏ３においては、酸素との親和力が高いＡｌを含むのでＧａの酸化が抑制されること、ＡｌがＧａ（半導体）と同じＩＩＩ族元素で構成されており、電気陰性度が近い。これにより、Ａｌ２Ｏ３とＧａＮ系半導体層との界面準位が小さくなると考えられる。このため、界面層としてはＡｌ２Ｏ３の他に、酸素との親和力が高い、かつＩＩＩ族元素の、ＹやＬａ等のランタノイド元素からなる３価の遷移金属の酸化物にも、Ａｌ２Ｏ３と同様な効果があると考えられる。
【００２４】
また、界面層としては、Ｓｉを添加したアルミニウムシリケート（ＡｌＳｉＯ）を用いことができる。これにより、高温プロセスによるＡｌ２Ｏ３の結晶化を回避することができるため、高温プロセス下でも低界面準位を実現できる。
【００２５】
図１に示すように、半導体層１０１は、ＧａＮ層１０２とＡｌＧａＮ層１０４との積層構造を有する。ＡｌＧａＮ層１０４上には、層間絶縁層１１０が形成されている。この層間絶縁層１１０は、ＡｌＧａＮ層１０４の表面が露出する開口部（凹部１１２）を有する。この凹部１１２を埋め込むように、ゲート絶縁層が形成されている。このため、凹部形状のゲート絶縁層上にゲート電極１１８が形成される。このゲート電極１１８の底部は、下向きに凸状となる。
また、ゲート絶縁層は、Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６の多層構造を有している。ゲート電極１１８の下面の全体が、このＳｉＯ２膜１１６に接している。このように、ゲートスタック構造としては、Ａｌ２Ｏ３膜１１４、ＳｉＯ２膜１１６およびゲート電極１１８となる。このゲートスタック構造の両側の半導体層１０１の表面近傍に、ｎ型ソース拡散層領域１０６およびｎ型ドレイン拡散層領域１０８が形成されている。これらのソース・ドレイン拡散層領域上には、ソース電極１２０およびドレイン電極１２２が形成されている。これらのソース・ドレイン電極は、層間絶縁層１１０、Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６の側壁を覆うように形成されている。また、ソース・ドレイン電極は、オーミックコンタクトになっている。
【００２６】
このように、本実施の形態では、界面層の上層に用いるゲート絶縁膜としては、ＳｉＯ２と同様に、膜中への電荷トラップの少ないＨｆＳｉＯなどの高誘電率の金属シリケート膜を用いることが可能である。
【００２７】
次に、本実施の形態の半導体装置２００の製造方法について説明する。
図２および図３は、本実施の形態の半導体装置２００の製造手順の工程断面図を示す。
本実施の形態の半導体装置２００の製造方法は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）を形成する工程と、半導体層１０１と接するように半導体基板１００上に、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ２Ｏ３膜１１４）を形成する工程と、Ａｌ２Ｏ３膜１１４上に、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ２膜１１６）を形成する工程と、ＳｉＯ２膜１１６上に、ゲート電極１１８を形成する工程と、を備え、ゲート電極１１８を形成する工程は、ゲート電極１１８の下面が、ＳｉＯ２膜１１６と接するように形成するとともに、Ａｌ２Ｏ３膜１１４を形成する工程は、Ａｌ２Ｏ３膜１１４の膜厚が、ＳｉＯ２膜１１６の膜厚より薄くなるように形成する。
【００２８】
まず、図２（ａ）に示すように、支持基板として半導体基板１００（Ｐ型シリコン基板）を用い、この半導体基板１００上に、不図示のバッファ層を介してＧａＮ層１０２およびＡｌＧａＮ層１０４をエピタキシャル成長する。半導体基板１００としては、Ｐ型シリコン基板の他に、サファイア基板、ＳｉＣ基板等を用いることができる。また、エピタキシャル成長には、有機金属気相成長（ＭＯＣＶＤ）法を用いることができるが、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。ＧａＮ層１０２の膜厚は、典型的には２００ｎｍ〜２μｍとすることができる。ＡｌＧａＮ層１０４の膜厚は、典型的には１ｎｍ〜５０ｎｍとすることができる。
【００２９】
図２（ｂ）に示すように、ＡｌＧａＮ層１０４上にレジストを塗布し、このレジスト露光および現像して、不図示のレジストパターンを形成する。このレジストパターンをマスクとして、イオン注入を行い、半導体層にソース拡散層領域１０６およびドレイン拡散層領域１０８を形成する。このとき、例えば、ｎ型ドーパントとしてＳｉをイオン注入して、１１５０℃〜１２６０℃で活性化する。ドーパント濃度としては、例えば１０１９ａｔｏｍｓ／ｃｍ３〜１０２０ａｔｏｍｓ／ｃｍ３とすることができる。
【００３０】
レジスト剥離後、ＡｌＧａＮ層１０４上に層間絶縁層１１０を形成する。層間絶縁層１１０としてシリコン窒化膜（ＳｉＮ）を用いることができる。層間絶縁層１１０は、例えば、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法を用い形成される。層間絶縁層１１０の膜厚は、例えば、３０ｎｍ〜１００ｎｍとすることができる。
【００３１】
続いて、図２（ｃ）に示すように、不図示のレジストパターンを層間絶縁層１１０上に形成する。このレジストパターンをマスクとして、層間絶縁層１１０をエッチングする。これにより、層間絶縁層１１０に開口部（凹部１１２）が形成される。この凹部１１２の底部には、ＡｌＧａＮ層１０４の表面が露出している。このとき、エッチングの条件としては、ＡｌＧａＮ層１０４の表面に開口が形成されない条件としてもよいが、ゲート絶縁層を埋め込むようにＡｌＧａＮ層１０４の表面に開口が形成される条件としてもよい。エッチングとしては、ウエットエッチングまたはドライエッチングのいずれを用いてもよい。半導体層へのダメージを低減する観点から、ウエットエッチングを用いることができる。
【００３２】
続いて、露出しているＡｌＧａＮ層１０４の表面を洗浄する。洗浄には、液体でリンスする方法が用いられる。液体としては、特に限定されないが、フッ酸や塩酸等の適切な薬液が用いられる。
【００３３】
図３（ａ）に示すように、基板上の全面および凹部１１２の内部に、界面層としてＡｌ２Ｏ３膜１１４を形成する。引き続いて、Ａｌ２Ｏ３膜１１４上の全面に、ＳｉＯ２膜１１６を形成する。これにより、ゲート絶縁層は、凹部形状となる。界面層の形成方法としては、例えば、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）法を用いることができる。また、ＳｉＯ２膜１１６の形成方法としては、例えば、プラズマＣＶＤ法を用いることができる。
また、Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６の形成時の基板温度は、特に限定されないが、低界面準位を実現する観点から、いずれの場合も６００℃以下とすることができる。
【００３４】
界面層（Ａｌ２Ｏ３膜１１４）の膜厚は、ＳｉＯ２膜１１６の膜厚より薄くする。
また、パワーデバイス用の電子デバイスでは、ゲートへの印加電圧が１０Ｖ以上であるような使用環境が想定されている。この場合、ゲート絶縁層の合計膜厚は１５ｎｍ程度より厚く設定される。このとき、界面層（Ａｌ２Ｏ３膜１１４）の膜厚は、０．５ｎｍ以上５ｎｍ以下であり、より好ましくは、１ｎｍ以上４ｎｍ以下である。一方、ＳｉＯ２膜１１６の膜厚は、とくに限定されないが、１０ｎｍ以上１００ｎｍ以下とすることができる。
【００３５】
次いで、図３（ｂ）に示すように、凹部１１２を埋め込むように、ＳｉＯ２膜１１６上に選択的にゲート電極１１８を形成する。凹部１１２内のゲート電極１１８の下部の全面にわたって、ゲート絶縁層（Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６）が２層形成されている。言い換えると、上面視において、凹部１１２内のゲート電極１１８が形成される領域には、必ず、ゲート絶縁層が２層形成されている。
このゲート電極１１８としては、Ａｕ／Ｎｉ積層構造を用いることができる。ゲート電極１１８の形成方法としては、特に限定されないが、リフトオフ法を用いることができる。
【００３６】
続いて、図３（ｃ）に示すように、不図示のレジストパターンをＳｉＯ２膜１１６上に形成する。このレジストパターンをマスクとした選択的エッチングにより、層間絶縁層１１０、Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６を除去して、開口部を形成する。この開口部の底部には、ソース拡散層領域１０６およびドレイン拡散層領域１０８が露出している。この開口部を埋め込むように、ソース電極１２０およびドレイン電極１２２を選択的に形成する。ソース電極１２０およびドレイン電極１２２としては、例えば、Ａｕ／Ｎｉ／Ａｌ／Ｔｉ積層構造を用いることができる。ソースドレイン電極の形成方法としては、特に限定されないが、リフトオフ法を用いることができる。
この後、熱処理を行うことにより、ソース電極１２０とソース拡散層領域１０６との間の接続、およびドレイン電極１２２とドレイン拡散層領域１０８との接続をオーミックコンタクトにできる。オーミックコンタクト形成時の基板温度は、特に限定されないが、低界面準位を実現する観点から、６００℃以下とすることができる。
【００３７】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、ＧａＮを含む半導体層１０１と接する界面層として、第１のゲート絶縁層（Ａｌ２Ｏ３膜１１４）を用いている。この第１のゲート絶縁層は、Ｇａより酸化されやすいＡｌを含む酸化金属層からなる。このため、半導体層１０１中のＧａの酸化を回避できるとともに、ＡｌとＧａとの電気陰性度が近くなる。これにより、界面層と半導体層１０１と間の界面に生じる界面準位を低減することができる。
一方、第２の絶縁層は、ＳｉおよびＯを含む材料で構成されている。このため、第２の絶縁層においては、電荷トラップの発生量が小さい。くわえて、第１のゲート絶縁層の膜厚を第２のゲート絶縁層の膜厚より薄くしている。このため、第１のゲート絶縁層の膜厚が第２のゲート絶縁層の膜厚と同じ場合と比較して、第１のゲート絶縁層で生じる電荷トラップ量が少なくなる。このため、全体の絶縁層中への電荷トラップ量が減少するので、電荷トラップに起因するヒステリシスを抑制できる。
したがって、本実施の形態によれば、界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できるので、しきい値の制御が容易になる。これにより、信頼性の高い半導体装置を実現することができる。
【００３８】
また、本実施の形態においては、第１のゲート絶縁層は窒素を含まない。このため、窒素成分に起因する電荷のトラップを減少させ、ヒステリシスを抑制することができる。また、第１のゲート絶縁層の上層のＳｉＯ２などの酸化物絶縁膜との界面において、不連続性による欠陥を抑制することができる。また、成膜条件による膜応力の変動が小さなるので、圧電電荷を利用するＧａＮ系のＭＩＳＦＥＴの特性のバラツキを小さく抑えることができる。
【００３９】
また、本実施の形態においては、ゲート電極の直下における領域には、第１のゲート絶縁層および第２のゲート絶縁層の２層の絶縁層が必ず形成されている。このため、本実施の形態では、ゲート電極の直下における領域の一部に第２のゲート絶縁層が形成されていない場合と比較して、電荷のトラップ量を低減することができる。したがって、本実施の形態では、ゲート電極と第１の絶縁層とが直接接している場合と比較してヒステリシスを抑制できるので、しきい値のバラツキを一層小さくできる。
【００４０】
本実施の形態では、界面層（Ａｌ２Ｏ３膜１１４）を介して、ＧａＮ系半導体層のＡｌＧａＮ層１０４とＳｉＯ２膜１１６とが直接接しないように形成される。言い換えると、本実施の形態では、ＡｌＧａＮ層１０４には、界面層（Ａｌ２Ｏ３膜１１４）が直接接するように形成される。これにより、ＡｌＧａＮ層１０４とＡｌ２Ｏ３膜１１４との界面は、界面準位の小さい界面が形成される。
【００４１】
一方、界面層（Ａｌ２Ｏ３膜１１４）の膜厚は、ＳｉＯ２膜１１６より薄くすることにより、Ａｌ２Ｏ３膜１１４中の電荷のトラップ量を低減することができる。見方を変えれば、ＳｉＯ２膜１１６の膜厚は、界面層（Ａｌ２Ｏ３膜１１４）に比べて厚い。このＳｉＯ２膜１１６は膜中の電荷トラップが少ないため、ゲート電圧の大部分がＳｉＯ２膜１１６に印加されるが、高い電圧を印加されることで発生する荷電トラップを減少させることができる。したがって、本実施の形態では、しきい値の変動を低く抑えることができる。
【００４２】
また、パワーデバイス用の電子デバイスでは、ゲートへの印加電圧が１０Ｖ以上であるような使用環境が想定されている。この場合、ゲート絶縁層の合計膜厚は１５ｎｍ程度より厚く設定される。このとき、界面層（Ａｌ２Ｏ３膜１１４）の膜厚は、０．５ｎｍ以上５ｎｍ以下とすることができる。Ａｌ２Ｏ３膜１１４の膜厚が５ｎｍ以下の場合には、Ａｌ２Ｏ３膜１１４の膜中トラップの影響を著しく減少させることができる。一方、Ａｌ２Ｏ３膜１１４の膜厚が０．５ｎｍ以上の場合には、ＳｉＯ２層とＡｌＧａＮ層が接触した場合の界面準位より、Ａｌ２Ｏ３膜１１４とＡｌＧａＮ層１０４とが接触した界面準位を減少させることができる。
また、ＳｉＯ２膜１１６の膜厚は、とくに限定されないが、１０ｎｍ以上１００ｎｍ以下とすることができる。ＳｉＯ２膜１１６の膜厚を上記範囲とすることにより、荷電トラップ量を減少させることができる。これにより、しきい値の変動を低く抑えることができる。
【００４３】
ＳｉＯ２膜１１６は、膜中への電荷トラップが少ないゲート絶縁膜であればよい。本実施の形態では、ＳｉＯ２膜１１６に代えて、ハフニウムシリケート（ＨｆＳｉＯｘ）などの金属シリケート膜を用いてもよい。特に、高誘電率金属シリケート膜を用いることで、酸化膜換算膜厚を低減することができる。これにより、ゲートの支配力を高め、オン電流を高くすることができる。
【００４４】
また、界面層（Ａｌ２Ｏ３膜１１４）としては、ＧａＮ系半導体層（ＡｌＧａＮ層１０４／ＧａＮ層１０２）との間で界面準位が、ＳｉＯ２層とＡｌＧａＮ層が接触した場合の界面準位より、小さいゲート絶縁膜であればよい。本実施の形態では、Ａｌ２Ｏ３膜１１４に代えて、Ｇａよりも酸素との親和力が高く、Ｇａと同じＩＩＩ族元素の酸化物であるＹ２Ｏ３や、Ｌａ２Ｏ３やなどのランタノイド酸化物を用いることができる。すなわち、Ａｌに代えて、ＹやＬａ等のランタノイド元素からなる３価の遷移金属を用いても、本実施の形態の効果が得られる。
【００４５】
さらに、界面層としては、Ｓｉを添加したアルミニウムシリケート（ＡｌＳｉＯ）を用いことができる。これにより、高温プロセスによるＡｌ２Ｏ３の結晶化を回避することができるため、高温プロセス下でも低界面準位を実現できる。
【実施例】
【００４６】
（実施例１）
以下、本実施の形態を実施例を参照して詳細に説明するが、本実施の形態は、これらの実施例の記載に何ら限定されるものではない。
図２および図３に従って、実施例１の構造及び作製方法を説明する。
【００４７】
半導体基板１００としてＰ型シリコン基板を用いた。半導体基板１００上に、バッファ層（図示せず）を介して２ｕｍのＧａＮ層１０２、３０ｎｍのＡｌＧａＮ層１０４をエピタキシャル成長させた（図２（ａ））。続いて、ソースドレイン形成予定領域以外をレジストで覆った後、Ｓｉをイオン注入して１１００℃で活性化した。これにより、ソース拡散層領域１０６およびドレイン拡散層領域１０８を形成した（図２（ｂ））。続いて、レジスト剥離後、層間絶縁層１１０として６０ｎｍのシリコン窒化膜を形成した。そして、ゲートスタック構造形成予定領域部分の層間絶縁層１１０をエッチング除去し、ＡｌＧａＮ層１０４の表面が露出するように、凹部１１２を形成した（図２（ｃ））。ＡｌＧａＮ層１０４の表面を適切な薬液で洗浄した後、基板全面および凹部１１２の内部に、２ｎｍのＡｌ２Ｏ３膜１１４（界面層）をＡＬＤ法で形成した。引き続き、基板全面および凹部１１２の内部に、３０ｎｍのＳｉＯ２膜１１６をプラズマＣＶＤ法で形成した（図３（ａ））。このとき、Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６の形成時の基板温度は、いずれの場合も５５０℃以下とした。ゲート電極としてＡｕ／Ｎｉ積層構造をリフトオフ法で、Ａｌ２Ｏ３膜１１４上の凹部１１２を埋め込むように形成した（図３（ｂ））。続いて、ソース拡散層領域１０６およびドレイン拡散層領域１０８上のゲート絶縁膜（Ａｌ２Ｏ３膜１１４、ＳｉＯ２膜１１６）および層間絶縁層１１０を開口した。この開口部を埋め込むようにＡｕ／Ｎｉ／Ａｌ／Ｔｉ積層構造からなるソース電極１２０およびドレイン電極１２２をリフトオフ法により形成した。この後、熱処理を行うことでオーミックコンタクトを形成した（図３（ｃ））。オーミックコンタクト形成時の熱処理は５５０℃以下とした。以上のようにして、実施例１のＦＥＴ（ＭＩＳトランジスタ）を作製した。
【００４８】
（実施例２）
界面層のＡｌ２Ｏ３膜厚を５ｎｍとした以外は、実施例１と同様にして、実施例２のＦＥＴを作製した。
【００４９】
（比較例１）
界面層のＡｌ２Ｏ３を形成しない以外は、実施例１と同様にして、比較例１のＦＥＴを作製した。
【００５０】
（ＣＶ特性の測定）
実施例１（界面層のＡｌ２Ｏ３膜厚が２ｎｍ）、実施例２（界面層のＡｌ２Ｏ３膜厚が５ｎｍ）、比較例１（界面層のＡｌ２Ｏ３無し）のＣＶ特性を測定して比較した。その結果、界面層のＡｌ２Ｏ３がない比較例１に比べて、実施例１および実施例２は、Ａｌ２Ｏ３とＡｌＧａＮ界面の界面準位密度が約１／１０に低減することが見出された。また、ＣＶ特性測定の際に、ゲートバイアスを負から正の場合と正から負の場合のダブルスイープで測定した時のヒステリシスを測定した。その結果、ヒステリシス幅が、実施例２では約３００ｍＶ以上であることに対して、実施例１では１００ｍＶ以下に低減できることが確認された。以上から、界面層のＡｌ２Ｏ３の膜厚を５ｎｍ以下とすることにより劇的に膜中トラップが減少できることが確認できた。本実施例では、Ａｌ２Ｏ３膜厚が２ｎｍと５ｎｍの場合を比較して２ｎｍの方に大きなヒステリシスの抑制効果があることを述べた。このことは、Ａｌ２Ｏ３膜厚が増大するほどヒステリシスが増大するということを示しており、常に効果は相対的なものである。即ち、Ａｌ２Ｏ３膜厚が５ｎｍであるから必ずしもヒステリシス低減効果がないというわけではなく、５ｎｍより厚いＡｌ２Ｏ３を有するデバイスに比べれば本発明の効果が発揮される。
【００５１】
上記の結果は、界面層に薄いＡｌ２Ｏ３が存在することにより、ＡｌＧａＮとの界面で低い界面準位密度を実現可能であることと、Ａｌ２Ｏ３膜中に電荷がトラップすることにより発生するヒステリシスを低減することが可能であることを示している。本実施例では、ゲート絶縁膜を構成するＡｌ２Ｏ３及びＳｉＯ２の形成温度と、その後のオーミックコンタクト形成温度をいずれも５５０℃以下としている。このような熱処理により、界面準位が増大することを効果的に抑制している。
【００５２】
（実施例３）
図３に従って、実施例３の構造及び作製方法を説明する。
実施例３は、ゲート直下のＡｌＧａＮ層１０４をリセスエッチングして、ＡｌＧａＮ層１０４の膜厚を約４ｎｍに低減させた以外は、実施例１と同様にした。
【００５３】
すなわち、図２（ｃ）のＳｉＮ層（層間絶縁層１１０）のエッチングまでは実施例１と同じ工程を行った。ＳｉＮ層のエッチング除去後、ＡｌＧａＮ層１０４を４ｎｍの膜厚にまでエッチング除去し、凹部１２４を形成した（図４（ａ））。凹部１２４の底部および側壁には、ＡｌＧａＮ層１０４が露出している。引き続いて、ＡｌＧａＮ層１０４の表面を適切な薬液で洗浄した。この後、基板全面および凹部１２４の内部に、Ａｌ２Ｏ３膜１１４（界面層）とＳｉＯ２膜１１６からなるゲート絶縁層を形成した。これ以降の工程は、再び実施例１と同様のプロセスを経て、図４（ｂ）に示す、ＦＥＴを作製した。
【００５４】
実施例３では、基板上のＧａＮ系半導体層（ＡｌＧａＮ層１０４）の表面を埋め込むように、チャネル領域にゲート絶縁層（Ａｌ２Ｏ３膜１１４およびＳｉＯ２膜１１６）が形成されている。すなわち、チャネル領域の一部にゲート絶縁層が形成されている。このため、ＦＥＴのしきい値（Ｖｔｈ）が増大するので、ノーマリーオンのＦＥＴ特性をノーマリーオフにすることができる。したがって、本実施例によれば、パワーデバイスとして適切なしきい値を付与することができる。
【００５５】
上記実施例では、典型的な例として、界面層としてＡｌ２Ｏ３を、界面層の上層にＳｉＯ２を用いた場合を説明したが、界面層としてはＹ２Ｏ３や、Ｌａ２Ｏ３をはじめとする３価のランタノイド酸化物によっても同様の効果が得られた。さらに、ＳｉＯ２の代わりに、ＨｆＳｉＯ、ＺｒＳｉＯ、などの高誘電率金属シリケート膜を用いた場合でも、低いレベルのヒステリシスを実現できた。また、このような高誘電率膜を用いることで、ゲート絶縁層を高耐圧化がすることができた。
【００５６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５７】
例えば、本実施の形態では、典型的な例としてＡｌＧａＮ／ＧａＮ積層構造を半導体として用いたが、例えば最表面がｐ型ＧａＮ構造を持つｐ−ＧａＮ／ＡｌＧａＮ／ＧａＮ構造などの、その他の積層構造であっても、本実施の形態と同様な効果が得られる。
【００５８】
また、本実施の形態では、ゲート電極としてリフトオフ法によるＡｕ／Ｎｉを用いたが、本発明の趣旨を逸脱しない範囲で、例えばＴｉＮなどの反応性イオンエッチングによる加工が可能なメタルゲートを使用してもよい。ソースドレインコンタクトについても、Ａｕの代わりに用いる電極として例えばＡｌを用いてもよい。
【符号の説明】
【００５９】
１００  半導体基板
１０１  半導体層
１０２  ＧａＮ層
１０４  ＡｌＧａＮ層
１０６  ソース拡散層領域
１０８  ドレイン拡散層領域
１１０  層間絶縁層
１１２  凹部
１１４  Ａｌ２Ｏ３膜
１１６  ＳｉＯ２膜
１１８  ゲート電極
１２０  ソース電極
１２２  ドレイン電極
１２４  凹部
２００  半導体装置
【図１】
2011198837.tif 000003
【図２】
2011198837.tif 000004
【図３】
2011198837.tif 000005
【図４】
2011198837.tif 000006