(57)【要約】【課題】遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。【解決手段】キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第１のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第２のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。【選択図】図３
2011147190.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、
入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタを放電または充電し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記定電流源による前記キャパシタの充電または放電を開始する充放電回路と、
前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路とを有する遅延回路。
【請求項２】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電を開始する充放電回路と、
前記キャパシタの充電開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記キャパシタの放電開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記第１の検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する第１の電圧保持回路と、
前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記第１のノードの電圧を前記第２の検知電圧を超えるレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する第２の電圧保持回路とを有する遅延回路。
【請求項３】
請求項２において、
前記第１の電圧保持回路は、前記入力電圧が第１のレベルに変化してから所定時間遅延して前記保持を解除する第１の遅延手段を有し、
前記第２の電圧保持回路は、前記入力電圧が第２のレベルに変化してから所定時間遅延して前記保持を解除する第２の遅延手段を有することを特徴とする遅延回路。
【請求項４】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、
入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタを放電または充電し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記定電流源による前記キャパシタの充電または放電を開始する充放電回路と、
前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記出力電圧を第２のレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路とを有する遅延回路。
【請求項５】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電を開始する充放電回路と、
前記キャパシタの充電開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記キャパシタの放電開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記出力電圧を第２のレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する第１の電圧保持回路と、
前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記出力電圧を第１のレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する第２の電圧保持回路とを有する遅延回路。
【請求項６】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電または充電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電または放電を開始する充放電回路と、
前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路とを有する遅延回路。
【請求項７】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電または充電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電または放電を開始する充放電回路と、
前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路と、
前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記出力電圧を第２のレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路とを有する遅延回路。
【請求項８】
キャパシタと、
前記キャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電または充電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電または放電を開始する充放電回路と、
前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記キャパシタの放電または充電の開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路と、
前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記第１のノードの電圧を前記第２の検知電圧を超えるレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する電圧保持回路とを有する遅延回路。
【請求項９】
請求項８において、
前記電圧保持回路は、前記入力電圧が第２のレベルに変化してから所定時間遅延して前記保持を解除する遅延手段を有することを特徴とする遅延回路。
【請求項１０】
請求項１乃至９のいずれかの遅延回路を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧のレベルに応じてキャパシタを充電または放電する充放電回路を備え、入力電圧のレベルが第１のレベルから第２のレベルに変化したときから前記キャパシタの充放電時間遅延させて出力電圧のレベルを第１のレベルから第２のレベルに変化させる遅延回路及びこれを備えた電子機器に関する。
【背景技術】
【０００２】
キャパシタ（コンデンサ）の充放電時間を利用して出力を遅延させるアナログ方式の遅延回路が知られている。特許文献１には、かかる遅延回路がパルス発生回路に用いられる例が記載されている。
【０００３】
図１は、このような遅延回路の構成例を説明する図である。コンデンサＣ１は、定電流Ｉ１の充電電流を供給する定電流源Ａ１にコンデンサ接続ノードＮ１を介して接続される。また、コンデンサ接続ノードＮ１は、入力電圧Ｖｉｎのレベルに応じて接断されるスイッチＳＷ１により接地される。スイッチＳＷ１は、例えばＮ型ＭＯＳ（Metal-Oxide-Semiconductor）で構成され、入力される電圧、つまり、入力電圧Ｖｉｎがインバータ２０で反転された電圧がＬレベルのときオフされ、Ｈレベルのときオンされる。
【０００４】
また、コンデンサ接続ノードＮ１には、コンパレータＣｐ１が接続される。コンパレータＣｐ１は、コンデンサ接続ノードＮ１で検知されるコンデンサＣ１の両端の電圧Ｖｃ（以下、コンデンサ接続ノード電圧という）が検知電圧ＶＲ１以下のときはＨレベル、検知電圧ＶＲ１を超えるとＬレベルの電圧を反転出力する。そして、コンパレータＣｐ１の出力は、インバータ３０により反転されて、出力電圧Ｖｏｕｔとして出力される。
【０００５】
図２は図１の遅延回路のタイミングチャート図である。図２（Ａ）は正常時、図２（Ｂ）は外来ノイズ発生時のタイミングチャート図であり、それぞれ入力電圧Ｖｉｎ、コンデンサ接続ノード電圧Ｖｃ、出力電圧Ｖｏｕｔを示す。図２（Ａ）に示すように、正常時においては、入力電圧ＶｉｎがＬレベルのときは、スイッチＳＷ１がオンされてコンデンサは接地されるので放電状態にある。このとき、コンデンサ接続ノード電圧Ｖｃはグランド付近まで低下するので、コンパレータＣｐ１の反転出力はＨレベルとなる。よって、出力電圧ＶｏｕｔはＬレベルとなる。そして、入力電圧ＶｉｎがＨレベルに変化すると、スイッチＳＷ１がオフされ定電流源Ａ１により充電が開始される。すると、コンデンサ接続ノード電圧Ｖｃは、コンデンサＣ１の充電に伴って上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ１を超えると、コンパレータＣｐ１の反転出力はＬレベルに変化するので、出力電圧はＶｏｕｔがＨレベルに変化する。このように、上記遅延回路では、入力電圧ＶｉｎがＬレベルからＨレベルに変化したときから時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。そして、遅延時間Ｔｄは、次の式１により求められる。
【０００６】
（式１）Ｔｄ＝Ｃｄ×ＶＲ１／Ｉ１  （ＶＲ１はコンパレータＣｐ１の検知電圧、ＣｄはコンデンサＣ１の容量とする）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２６０７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記遅延回路において、式１で求められる遅延時間を大きくするためには、コンデンサＣ１の容量を大きくするか、または定電流Ｉ１を小さくする必要がある。しかし、近年、回路規模の小型化、低コスト化の要請が強く、コンデンサＣ１を小容量に抑えることが求められる。よって、コンデンサＣ１の容量Ｃｄを例えばＣｄ＝１μＦとした場合に、ＶＲ１＝３ＶとしてＴｄ＝１秒の遅延時間を得るためには、定電流Ｉ１を、Ｉ１＝Ｃｄ×ＶＲ１／Ｔｄ＝１μ×３／１＝３μＡにする必要がある。
【０００９】
しかしながら、定電流Ｉ１を極端に小さく、例えば上記のように数μＡ以下とした場合、次のような問題が生じる。すなわち、入力電圧ＶｉｎがＨレベルに変化してスイッチＳＷ１がオフされた状態でコンデンサＣ１が充電されると、コンデンサＣ１の接続ノードＮ１は高インピーダンス状態となり、スイッチングノイズなどの電磁波ノイズの影響を受けやすくなる。ここで、コンデンサＣ１の容量がある程度大きければ、かかるノイズの影響を吸収できるが、上述のようにコンデンサＣ１は小容量に抑えられているので、コンデンサ接続ノード電圧Ｖｃがノイズの影響を受けて変動してしまう。そして、図２（Ｂ）において矢印２ｂが示すように、電磁波ノイズ等の影響を受けた両端電圧Ｖｃが検知電圧ＶＲ１より低下すると、コンパレータＣｐ１の出力電圧Ｖｏｕｔが反転してしまい誤動作するおそれがある。
【００１０】
そこで、本発明の目的は、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する遅延回路及びこれを有する電子機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の第１の側面の遅延回路は、キャパシタ（Ｃ１）と、前記キャパシタと第１のノード（Ｎ１）を介して接続され、前記キャパシタを充電または放電する定電流源と（Ａ１、Ａ２）、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタを放電または充電し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記定電流源による前記キャパシタの充電または放電を開始する充放電回路（２０、ＳＷ１）と、前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路と（Ｃｐ１、Ｃｐ２、３０）、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路（ＶＨ１、ＶＨ２）とを有することを特徴とする。
【００１２】
上記の目的を達成するために、本発明の第２の側面の遅延回路は、キャパシタ（Ｃ１）と、前記キャパシタと第１のノード（Ｎ１）を介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電を開始する充放電回路（２２、Ｒ２）と、前記キャパシタの充電開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記キャパシタの放電開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路（Ｃｐ１、Ｃｐ２、３０）と、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記第１の検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する第１の電圧保持回路（ＶＨ５１）と、前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記第１のノードの電圧を前記第２の検知電圧を超えるレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する第２の電圧保持回路（ＶＨ５２）とを有することを特徴とする。
【００１３】
上記の目的を達成するために、本発明の第３の側面の遅延回路は、キャパシタ（Ｃ１）と、前記キャパシタと第１のノード（Ｎ１）を介して接続され、前記キャパシタを充電または放電する定電流源（Ａ１、Ａ２）と、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタを放電または充電し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記定電流源による前記キャパシタの充電または放電を開始する充放電回路（２０、ＳＷ１）と、前記キャパシタの充電または放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路（Ｃｐ１、Ｃｐ２、３０）と、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記出力電圧を第２のレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する電圧保持回路（ＶＨ３、ＶＨ４）とを有することを特徴とする。
【００１４】
上記の目的を達成するために、本発明の第４の側面の遅延回路は、キャパシタ（Ｃ１）と、前記キャパシタと第１のノード（Ｎ１）を介して接続され、入力電圧が第１のレベルに変化したときに、当該変化に応答して前記キャパシタの放電を開始し、前記入力電圧が第２のレベルに変化したときに、当該変化に応答して前記キャパシタの充電を開始する充放電回路（２２、Ｒ２）と、前記キャパシタの充電開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記キャパシタの放電開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路（Ｃｐ１、Ｃｐ２、３０）と、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記出力電圧を第２のレベルに保持し、前記入力電圧が第１のレベルのときに、前記保持を解除する第１の電圧保持回路（ＶＨ６１）と、前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記出力電圧を第１のレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する第２の電圧保持回路（ＶＨ６２）とを有することを特徴とする。
【発明の効果】
【００１５】
上記第１の側面によれば、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルのときは、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持するので、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止することができる。
【００１６】
また、上記第２の側面によれば、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルのときは、前記第１のノードの電圧を前記第１の検知電圧を超えるレベルに保持し、前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルのときは、前記第１のノードの電圧を前記第２の検知電圧を超えるレベルに保持するので、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止することができる。
【００１７】
また、上記第３の側面によれば、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルのときは、前記出力電圧を第２のレベルに保持するので、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止することができる。
【００１８】
そして、上記第４の側面によれば、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルのときは、前記出力電圧を前記第２のレベルに保持し、前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルのときは、前記出力電圧を第１のレベルに保持するので、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止することができる。  
【図面の簡単な説明】
【００１９】
【図１】従来の遅延回路の構成例を示す図である。
【図２】従来の遅延回路のタイミングチャート図である。
【図３】第１の実施形態における遅延回路の構成例を説明する図である。
【図４】図３（Ｂ）に示した構成におけるタイミングチャート図である。
【図５】第２の実施形態における遅延回路の構成例を説明する図である。
【図６】図５（Ｂ）に示した構成におけるタイミングチャート図である。
【図７】第３の実施形態における遅延回路の構成例を説明する図である。
【図８】図７（Ｂ）に示した構成におけるタイミングチャート図である。
【図９】第４の実施形態における遅延回路の構成例を説明する図である。
【図１０】図９（Ｂ）に示した構成におけるタイミングチャート図である。
【図１１】第５の実施形態における遅延回路の構成例を説明する図である。
【図１２】図１１に示す構成におけるタイミングチャート図である。
【図１３】第６の実施形態における遅延回路の構成例を説明する図である。
【図１４】図１３に示す構成におけるタイミングチャート図である。
【図１５】第７の実施形態における遅延回路の構成例を説明する図である。
【図１６】図１５（Ｂ）に示した構成におけるタイミングチャート図である。
【図１７】第８の実施形態における遅延回路の構成例を説明する図である。
【図１８】図１７（Ｂ）に示した構成におけるタイミングチャート図である。
【図１９】第９の実施形態における遅延回路の構成例を説明する図である。
【図２０】第１０の実施形態における遅延回路の構成例を説明する図である。
【図２１】従来の遅延回路の構成例を説明する図である。
【図２２】図２１の遅延回路のタイミングチャート図である。
【図２３】第１の実施例を説明する図である。
【図２４】図２３（Ｂ）に示した構成におけるタイミングチャート図である。
【図２５】第２の実施例を説明する図である。
【図２６】図２５（Ｂ）に示した構成におけるタイミングチャート図である。
【図２７】第１の実施例の変形例にかかる遅延回路の構成について説明する図である。
【図２８】図２７（Ｂ）に示した構成におけるタイミングチャート図である。
【図２９】第２の実施例の変形例にかかる遅延回路の構成について説明する図である。
【図３０】図２９（Ｂ）に示した構成におけるタイミングチャート図である。
【図３１】第３の実施例を説明する図である。
【図３２】図３１（Ｂ）に示した構成におけるタイミングチャート図である。
【発明を実施するための形態】
【００２０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２１】
（第１の実施形態）
図３は、第１の実施形態における遅延回路の構成例を説明する図である。図３（Ａ）は、遅延回路の論理的な構成を説明する図であり、図３（Ｂ）はその具体的な回路構成を説明する図である図３（Ａ）に示すように、コンデンサＣ１は、定電流Ｉ１の充電電流を供給する定電流源Ａ１にコンデンサ接続ノードＮ１を介して接続される。また、コンデンサ接続ノードＮ１は、入力電圧Ｖｉｎにより接断されるスイッチＳＷ１を介してグランドに接地される。かかるスイッチＳＷ１は、一例としてＮ型ＭＯＳで構成され、Ｌレベルの電圧でオフ、Ｈレベルの電圧でオンされる。よって、入力電圧ＶｉｎがＬレベルのときは、インバータ２０で反転されたＨレベルの電圧によりスイッチＳＷ１がオンされてコンデンサ接続ノードＮ１は接地され、コンデンサＣ１は放電される。反対に、入力電圧ＶｉｎがＨレベルのときは、インバータ２０で反転されたＬレベルの電圧によりスイッチＳＷ１がオフされて、コンデンサＣ１は充電される。このように、第１の実施形態では、インバータ２０とスイッチＳＷ１が充放電回路に対応する。
【００２２】
コンデンサ接続ノードＮ１には、コンパレータＣｐ１が接続される。そして、コンデンサ接続ノード電圧Ｖｃ、すなわちコンデンサＣ１の両端電圧は、コンパレータＣｐ１に入力される。そして、コンパレータＣｐ１は、コンデンサ接続ノード電圧Ｖｃが上昇して所定の検知電圧ＶＲ１を超えると、反転出力をＨレベルからＬレベルへ変化させる。そして、コンパレータＣｐ１の出力はインバータ３０でさらに反転され、出力電圧Ｖｏｕｔとして出力される。このように、第１の実施形態では、コンパレータＣｐ１と、インバータ３０が電圧検知回路に対応する。
【００２３】
また、入力電圧ＶｉｎはノードＮ２から、出力電圧ＶｏｕｔはノードＮ３からＮＡＮＤゲート１０に入力される。そしてＮＡＮＤゲート１０は、入力電圧Ｖｉｎ、出力電圧ＶｏｕｔともにＨレベルのとき、Ｌレベルの電圧によりスイッチＳＷ２をオンする。そして、スイッチＳＷ２がオンされると、コンデンサ接続ノードＮ１は定電圧源ＶＤＤと接続される。これにより、コンデンサＣ１が充電され、コンデンサ接続ノード電圧Ｖｃが一定以上に保持される。このように、第１の実施形態では、ＮＡＮＤゲート１０、スイッチＳＷ２、定電圧源ＶＤＤが電圧保持回路ＶＨ１を構成する。
【００２４】
図３（Ｂ）では、電圧保持回路ＶＨ１の具体的な構成が示される。なお、図３（Ａ）と重複する箇所については説明を省略する。図３（Ａ）に示したＮＡＮＤゲート１０とスイッチＳＷ２は、図３（Ｂ）に示すように例えばＰ型ＭＯＳで構成されるスイッチＳＷ２ｂと、スイッチＳＷ２ａで構成される。そして、インバータ２０とスイッチＳＷ１との間に設けられるノードＮ２１の電圧がスイッチＳＷ２ａに入力され、コンパレータＣｐ１とインバータ３０との間に設けられるノードＮ３１の電圧がスイッチＳＷ２ｂに入力される。よって、入力電圧ＶｉｎがＬレベルのときはノードＮ２１の電圧はＨレベルとなり、スイッチＳＷ２ａはオフされ、入力電圧ＶｉｎがＨレベに変化するとノードＮ２１の電圧はＬレベルとなり、スイッチＳＷ２ａはオンされる。また、出力電圧ＶｏｕｔがＬレベルのときはノードＮ３１の電圧はＨレベルであるのでスイッチＳＷ２ｂはオフされ、出力電圧ＶｏｕｔがＨレベルに変化するときは、ノードＮ３１の電圧Ｖｎ３１はＬレベルに変化し、スイッチＳＷ２ｂはオンされる。
【００２５】
このように、入力電圧ＶｉｎがＨレベルに変化し、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ１を超えて、コンパレータＣｐ１の反転出力がＨレベルからＬレベルへ変化した後、つまり、出力電圧ＶｏｕｔがＨレベルに変化した後は、スイッチＳＷ２ａ、ＳＷ２ｂともにオンされて、コンデンサ接続ノードＮ１と定電圧源ＶＤＤが接続される。
【００２６】
図４は、図３（Ｂ）に示した構成におけるタイミングチャート図である。図４には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、ノードＮ３１の電圧Ｖｎ３１、及び出力電圧Ｖｏｕｔが示される。
【００２７】
まず、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１がオンされ、スイッチＳＷ２ａはオフされる。スイッチＳＷ１がオンされることでコンデンサＣ１は放電され、コンデンサ接続ノード電圧ＶｃはＬレベルとなる。このとき、コンパレータＣｐ１の反転出力はＨレベルであるので、ノードＮ３１の電圧Ｖｎ３１はＨレベルとなる。よって、スイッチＳＷ２ｂはオフされており、出力電圧ＶｏｕｔはＬレベルとなる。
【００２８】
入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１はオフされ、スイッチＳＷ２ａはオンされる。スイッチＳＷ１がオフされることで、コンデンサＣ１は充電を開始し、コンデンサ接続ノード電圧Ｖｃは上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ１を超えると、ノードＮ３１の電圧Ｖｎ３１はＬレベルとなってスイッチＳＷ２ｂがオンされる。また、出力電圧ＶｏｕｔはＨレベルに変化する。このようにして、入力電圧ＶｉｎがＬレベルからＨレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【００２９】
また、このとき、スイッチＳＷ２ａ、スイッチＳＷ２ｂともにオンされることで、コンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続され、コンデンサ接続ノード電圧ＶｃはΔＶ上昇する。これにより、スイッチＳＷ１がオフのときであっても、コンデンサ接続ノードＮ１のインピーダンスを低く保持することができる。よって、コンデンサ接続ノード電圧Ｖｃが外来ノイズの影響を受けにくくなり、出力電圧ＶｏｕｔをＨレベルに保つことができる。よって、容量の小さいコンデンサを用いつつ、小さい定電流でコンデンサを充電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００３０】
（第２の実施形態）
図５は、第２の実施形態における遅延回路の構成例を説明する図である。図５（Ａ）は、遅延回路の論理的な構成を説明する図であり、図５（Ｂ）はその具体的な回路構成を説明する図である。
【００３１】
図５（Ａ）に示すように、コンデンサＣ１は、定電流Ｉ１で放電を行う定電流源Ａ２にコンデンサ接続ノードＮ１を介して接続される。また、コンデンサ接続ノードＮ１は、入力電圧Ｖｉｎにより接断されるスイッチＳＷ１を介して定電圧源ＶＤＤに接続される。かかるスイッチＳＷ１は、一例としてＰ型ＭＯＳで構成され、Ｈレベルの電圧でオフ、Ｌレベルの電圧でオンされる。よって、入力電圧ＶｉｎがＨレベルのときは、インバータ２０で反転されたＬレベルの電圧によりスイッチＳＷ１がオンされる。これにより、コンデンサ接続ノードＮ１は定電圧源ＶＤＤと接続され、コンデンサＣ１は充電される。反対に、入力電圧ＶｉｎがＬレベルのときは、インバータ２０で反転されたＨレベルの電圧によりスイッチＳＷ１がオフされて、コンデンサＣ１は定電流源Ａ２により放電される。このように、第２の実施形態では、インバータ２０とスイッチＳＷ１が充放電回路に対応する。
【００３２】
コンデンサ接続ノードＮ１には、コンパレータＣｐ１が接続される。そして、コンデンサ接続ノード電圧Ｖｃ、すなわちコンデンサＣ１の両端電圧は、コンパレータＣｐ１に入力される。そして、コンパレータＣｐ１は、コンデンサ接続ノード電圧Ｖｃが低下して所定の検知電圧ＶＲ２を超えると、反転出力をＬレベルからＨレベルへ変化させる。そして、コンパレータＣｐ１の出力はインバータ３０でさらに反転され、出力電圧Ｖｏｕｔとして出力される。このように、第２の実施形態では、コンパレータＣｐ１と、インバータ３０が電圧検知回路に対応する。
【００３３】
また、入力電圧ＶｉｎはノードＮ２から、出力電圧ＶｏｕｔはノードＮ３からＮＯＲゲート４０に入力される。そしてＮＯＲゲート４０は、入力電圧Ｖｉｎ、出力電圧ＶｏｕｔともにＬレベルのとき、Ｈレベルの電圧によりスイッチＳＷ３をオンする。そして、スイッチＳＷ３がオンされると、コンデンサ接続ノードＮ１はグランドに接地される。これにより、コンデンサＣ１が放電され、コンデンサ接続ノード電圧Ｖｃが一定以下に保持される。このように、第２の実施形態では、ＮＯＲゲート４０、スイッチＳＷ３が電圧保持回路ＶＨ２を構成する。
【００３４】
図５（Ｂ）では、電圧保持回路ＶＨ２の具体的な構成が示される。なお、図５（Ａ）と重複する箇所については説明を省略する。図５（Ａ）に示したＮＯＲゲート４０とスイッチＳＷ３は、図５（Ｂ）に示すように例えばＮ型ＭＯＳで構成されるスイッチＳＷ３ｂと、スイッチＳＷ３ａで構成される。
【００３５】
そして、インバータ２０とスイッチＳＷ１との間に設けられるノードＮ２１の電圧がスイッチＳＷ３ａに入力され、コンパレータＣｐ１とインバータ３０との間に設けられるノードＮ３１の電圧がスイッチＳＷ３ｂに入力される。よって、入力電圧ＶｉｎがＨレベルのときはノードＮ２１の電圧はＬレベルとなり、スイッチＳＷ３ａはオフされ、入力電圧ＶｉｎがＬレベに変化するとノードＮ２１の電圧はＨレベルとなり、スイッチＳＷ３ａはオンされる。また、出力電圧ＶｏｕｔがＨレベルのときはノードＮ３１の電圧はＬレベルであるのでスイッチＳＷ３ｂはオフされ、出力電圧ＶｏｕｔがＬレベルに変化するときは、ノードＮ３１の電圧Ｖｎ３１はＨレベルに変化し、スイッチＳＷ３ｂはオンされる。
【００３６】
このように、入力電圧ＶｉｎがＬレベルに変化し、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ２を超えて、コンパレータＣｐ１の反転出力がＬレベルからＨレベルへ変化した後、つまり、出力電圧ＶｏｕｔがＬレベルに変化した後は、スイッチＳＷ３ａ、ＳＷ３ｂともにオンされて、コンデンサ接続ノードＮ１が接地される。
【００３７】
図６は、図５（Ｂ）に示した構成におけるタイミングチャート図である。図６には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、ノードＮ３１の電圧Ｖｎ３１、及び出力電圧Ｖｏｕｔが示される。
【００３８】
まず、入力電圧ＶｉｎがＨレベルのときは、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１がオンされ、スイッチＳＷ３ａはオフされる。スイッチＳＷ１がオンされることでコンデンサＣ１は充電され、コンデンサ接続ノード電圧ＶｃはＨレベルとなる。このとき、コンパレータＣｐ１の反転出力はＬレベルであるので、ノードＮ３１の電圧Ｖｎ３１はＬレベルとなる。よって、スイッチＳＷ３ｂはオフされており、出力電圧ＶｏｕｔはＨレベルとなる。
【００３９】
入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１はオフされ、スイッチＳＷ３ａはオンされる。スイッチＳＷ１がオフされることで、コンデンサＣ１は放電を開始し、コンデンサ接続ノード電圧Ｖｃは低下する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ２を超えると、ノードＮ３１の電圧Ｖｎ３１はＨレベルとなってスイッチＳＷ３ｂがオンされる。また、出力電圧ＶｏｕｔはＬレベルに変化する。このようにして、入力電圧ＶｉｎがＨレベルからＬレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ２を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。
【００４０】
また、このとき、スイッチＳＷ３ａ、スイッチＳＷ３ｂともにオンされることで、コンデンサ接続ノードＮ１が接地され、コンデンサ接続ノード電圧ＶｃはΔＶｎ低下する。これにより、スイッチＳＷ１がオフのときであっても、コンデンサ接続ノードＮ１のインピーダンスを低く保持することができる。よって、コンデンサ接続ノード電圧Ｖｃが外来ノイズの影響を受けにくくなり、出力電圧ＶｏｕｔをＬレベルに保つことができる。よって、容量の小さいコンデンサを用いつつ、小さい定電流でコンデンサを放電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００４１】
（第３の実施形態）
図７は、第３の実施形態における遅延回路の構成例を説明する図である。図７（Ａ）は、遅延回路の論理的な構成を説明する図であり、図７（Ｂ）はその具体的な回路構成を説明する図である。
【００４２】
図７（Ａ）に示す、コンデンサＣ１、定電流源Ａ１、コンデンサ接続ノードＮ１、インバータ２０、スイッチＳＷ１は図３（Ａ）と同じであるので、説明を省略する。第３の実施形態では、コンパレータＣｐ２は、コンデンサ接続ノード電圧Ｖｃが上昇して所定の検知電圧ＶＲ１を超えると、その出力をＬレベルからＨレベルへ変化させる。そして、コンパレータＣｐ２の出力は抵抗Ｒ１、増幅器３１を経て出力電圧Ｖｏｕｔとして出力される。よって、第３の実施形態では、コンパレータＣｐ２が電圧検知回路に対応する。
【００４３】
また、入力電圧ＶｉｎはノードＮ２から、出力電圧ＶｏｕｔはノードＮ３からＮＡＮＤゲート１２に入力され、ＮＡＮＤゲート１２は、入力電圧Ｖｉｎ、出力電圧ＶｏｕｔともにＨレベルのとき、Ｌレベルの電圧によりスイッチＳＷ２１をオンする。そして、スイッチＳＷ２１がオンされると、ノードＮ４は定電圧源ＶＤＤと接続され、コンパレータＣｐ２の電圧が上昇する。よって、第３の実施形態では、ＮＡＮＤゲート１２、スイッチＳＷ２１、定電圧源ＶＤＤが電圧保持回路ＶＨ３を構成する。
【００４４】
図７（Ｂ）では、図７（Ａ）に示した電圧保持回路ＶＨ３の具体的な構成が示される。例えばＮＡＮＤゲート１２とスイッチＳＷ２１は、Ｐ型ＭＯＳで構成されるスイッチＳＷ２１ｂと、スイッチＳＷ２１ａにより構成される。そして、インバータ２０とスイッチＳＷ１との間に設けられるノードＮ２１の電圧Ｖｎ２１がスイッチＳＷ２１ａに入力される。また、抵抗Ｒ１より後段にはインバータ３２、３０が設けられ、インバータ３２と増幅器３０の間にノードＮ３２が設けられる。そして、ノードＮ３２の電圧Ｖｎ３２がスイッチＳＷ２１ｂに入力される。よって、入力電圧ＶｉｎがＬレベルのときはノードＮ２１の電圧はＨレベルとなり、スイッチＳＷ２１ａはオフされ、入力電圧ＶｉｎがＨレベに変化するとノードＮ２１の電圧はＬレベルとなり、スイッチＳＷ２１ａはオンされる。また、出力電圧ＶｏｕｔがＬレベルのときはノードＮ３２の電圧はＨレベルであるのでスイッチＳＷ２１ｂはオフされ、出力電圧ＶｏｕｔがＨレベルに変化するときは、ノードＮ３２の電圧Ｖｎ３２はＬレベルに変化し、スイッチＳＷ２１ｂはオンされる。
【００４５】
このように、入力電圧ＶｉｎがＨレベルに変化し、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ２の検知電圧ＶＲ１を超えて、その出力がＨレベルからＬレベルへ変化した後、つまり、出力電圧ＶｏｕｔがＨレベルに変化した後は、スイッチＳＷ２１ａ、ＳＷ２１ｂともにオンされて、抵抗Ｒ１とインバータ３１との間の接続ノードＮ４と定電圧源ＶＤＤが接続される。
【００４６】
図８は、図７（Ｂ）に示した構成におけるタイミングチャート図である。図８には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、コンパレータＣｐ２の出力電圧Ｖｄ、ノードＮ３２の電圧Ｖｎ３２、及びノードＮ４の電圧Ｖｓつまり出力電圧Ｖｏｕｔが示される。
【００４７】
まず、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１がオンされ、スイッチＳＷ２１ａはオフされる。スイッチＳＷ１がオンされることでコンデンサＣ１は放電され、コンデンサ接続ノード電圧ＶｃはＬレベルとなる。このとき、コンパレータＣｐ２の出力はＬレベルであるので、ノードＮ４の電圧ＶｓはＬレベル、ノードＮ３２の電圧Ｖｎ３２はＨレベルとなる。よって、スイッチＳＷ２１ｂはオフされており、出力電圧ＶｏｕｔはＬレベルとなる。
【００４８】
入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１はオフされ、スイッチＳＷ２１ａはオンされる。スイッチＳＷ１がオフされることで、コンデンサＣ１は充電を開始し、コンデンサ接続ノード電圧Ｖｃは上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ２の検知電圧ＶＲ１を超えると、ノードＮ４の電圧ＶｓはＨレベル、ノードＮ３２の電圧Ｖｎ３２はＬレベルとなってスイッチＳＷ２１ｂがオンされる。そして、出力電圧ＶｏｕｔはＨレベルに変化する。このようにして、入力電圧ＶｉｎがＬレベルからＨレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【００４９】
また、このとき、スイッチＳＷ２１ａ、スイッチＳＷ２１ｂともにオンされることで、ノードＮ４が定電圧源ＶＤＤと接続され、電圧ＶｓはΔＶ上昇する。これにより、ノードＮ４の電圧ＶｓはＨレベルに固定される。このようにして、スイッチＳＷ１がオフのとき、コンデンサ接続ノードＮ１が高インピーダンス状態で外来ノイズの影響を受け、コンデンサ接続ノード電圧ＶｃやコンパレータＣｐ２の出力電圧Ｖｄが変動しても（矢印８ａ、８ｂ）、ノードＮ４の電圧ＶｓはＨレベルに固定されているので、出力電圧ＶｏｕｔをＨレベルに保つことができる。よって、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを充電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００５０】
（第４の実施形態）
図９は、第４の実施形態における遅延回路の構成例を説明する図である。図９（Ａ）は、遅延回路の論理的な構成を説明する図であり、図９（Ｂ）はその具体的な回路構成を説明する図である。
【００５１】
図９（Ａ）に示す、コンデンサＣ１、定電流源Ａ２、コンデンサ接続ノードＮ１、スイッチＳＷ１の相互の接続は図５（Ａ）と同じであるので、説明を省略する。第３の実施形態では、コンパレータＣｐ２は、コンデンサ接続ノード電圧Ｖｃが低下して所定の検知電圧ＶＲ２を超えると、その出力をＨレベルからＬレベルへ変化させる。そして、コンパレータＣｐ２の出力は抵抗Ｒ１、増幅器３１を経て出力電圧Ｖｏｕｔとして出力される。よって、第３の実施形態では、コンパレータＣｐ２が電圧検知回路に対応する。
【００５２】
また、入力電圧ＶｉｎはノードＮ２から、出力電圧ＶｏｕｔはノードＮ３からＮＯＲゲート４１に入力され、ＮＯＲゲート４１は、入力電圧Ｖｉｎ、出力電圧ＶｏｕｔともにＬレベルのとき、Ｈレベルの電圧によりスイッチＳＷ３１をオンする。そして、スイッチＳＷ３１がオンされると、ノードＮ４は接地され、コンパレータＣｐ２の電圧が低下する。よって、第４の実施形態では、ＮＯＲゲート４１、スイッチＳＷ３１が電圧保持回路ＶＨ４を構成する。
【００５３】
図９（Ｂ）では、図９（Ａ）に示した電圧保持回路ＶＨ４の具体的な構成が示される。例えばＮＯＲゲート４１とスイッチＳＷ３１は、Ｎ型ＭＯＳで構成されるスイッチＳＷ３１ｂと、スイッチＳＷ３１ａにより構成される。そして、インバータ２０とスイッチＳＷ１との間に設けられるノードＮ２１の電圧Ｖｎ２１がスイッチＳＷ３１ａに入力される。また、抵抗Ｒ１より後段にはインバータ３２、３０が設けられ、インバータ３２と３０の間にノードＮ３２が設けられる。そして、ノードＮ３２の電圧Ｖｎ３２がスイッチＳＷ３１ｂに入力される。よって、入力電圧ＶｉｎがＨレベルのときはノードＮ２１の電圧はＬレベルとなり、スイッチＳＷ３１ａはオフされ、入力電圧ＶｉｎがＬレベに変化するとノードＮ２１の電圧はＨレベルとなり、スイッチＳＷ３１ａはオンされる。また、出力電圧ＶｏｕｔがＨレベルのときはノードＮ３２の電圧はＬレベルであるのでスイッチＳＷ３１ｂはオフされ、出力電圧ＶｏｕｔがＬレベルに変化するときは、ノードＮ３２の電圧Ｖｎ３２はＨレベルに変化し、スイッチＳＷ３１ｂはオンされる。
【００５４】
図１０は、図９（Ｂ）に示した構成におけるタイミングチャート図である。図１０には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、コンパレータＣｐ２の出力電圧Ｖｄ、ノードＮ３２の電圧Ｖｎ３２、及びノードＮ４の電圧Ｖｓつまり出力電圧Ｖｏｕｔが示される。
【００５５】
まず、入力電圧ＶｉｎがＨレベルのときは、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１がオンされ、スイッチＳＷ３１ａはオフされる。スイッチＳＷ１がオンされることでコンデンサＣ１は充電され、コンデンサ接続ノード電圧ＶｃはＨレベルとなる。このとき、コンパレータＣｐ２の出力はＨレベルであるので、ノードＮ４の電圧ＶｓはＨレベル、ノードＮ３２の電圧Ｖｎ３２はＬレベルとなる。よって、スイッチＳＷ３１ｂはオフされており、出力電圧ＶｏｕｔはＨレベルとなる。
【００５６】
入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１はオフされ、スイッチＳＷ３１ａはオンされる。スイッチＳＷ１がオフされることで、コンデンサＣ１は放電を開始し、コンデンサ接続ノード電圧Ｖｃは低下する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ２の検知電圧ＶＲ１を超えると、ノードＮ４の電圧ＶｓはＬレベル、ノードＮ３２の電圧Ｖｎ３２はＨレベルとなってスイッチＳＷ３１ｂがオンされる。そして、出力電圧ＶｏｕｔはＬレベルに変化する。このようにして、入力電圧ＶｉｎがＨレベルからＬレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。
【００５７】
また、このとき、スイッチＳＷ３１ａ、スイッチＳＷ３１ｂともにオンされることで、ノードＮ４が接地され、電圧ＶｓはΔＶｎ低下する。これにより、ノードＮ４の電圧ＶｓはＬレベルに固定される。このようにして、スイッチＳＷ１がオフのとき、コンデンサ接続ノードＮ１が高インピーダンス状態で外来ノイズの影響を受け、コンデンサ接続ノード電圧ＶｃやコンパレータＣｐ２の出力電圧Ｖｄが変動しても（矢印１０ａ、１０ｂ）、ノードＮ４の電圧ＶｓはＬレベルに固定されているので、出力電圧ＶｏｕｔをＬレベルに保つことができる。よって、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを放電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００５８】
（第５の実施形態）
図１１は、第５の実施形態における遅延回路の構成例を説明する図である。図１１に示す構成は、図７（Ａ）に示した構成の電圧保持回路ＶＨ３がラッチ回路を用いた電圧保持回路ＬＣ１に置換されたものであるので、図７（Ａ）と同じ部分の説明は省略する。
【００５９】
電圧保持回路ＬＣ１は、一例としてＮＯＲゲート４２、４３を用いたＲＳ−フリップフロップ回路とインバータ３０とを有し、コンパレータＣｐ２の出力Ｖｄをセット信号、ノードＮ２１の電圧Ｖｎ２１をリセット信号として、出力電圧Ｖｏｕｔのレベルを固定する。すなわち、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧Ｖｎ２１はＨレベル、コンパレータＣｐ２の出力ＶｄはＬレベルとなる。よって、ＮＯＲゲート４２、４３によるＲＳ−フリップフロップ回路の出力はＨレベルとなり、出力電圧ＶｏｕｔはＬレベルに固定される。そして、入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧Ｖｎ２１はＬレベル、コンパレータＣｐ２の出力ＶｄはＨレベルとなる。よって、ＮＯＲゲート４２、４３によるＲＳ−フリップフロップ回路の出力はＬレベルとなり、出力電圧ＶｏｕｔはＨレベルに固定される。
【００６０】
図１２は、図１１に示す構成におけるタイミングチャート図である。図１２には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、コンパレータＣｐ２の出力電圧Ｖｄ、及び出力電圧Ｖｏｕｔが示される。
【００６１】
まず、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１がオンされ、ＮＯＲゲート４３にはＨレベルのリセット信号が入力される。スイッチＳＷ１がオンされることでコンデンサＣ１は放電され、コンデンサ接続ノード電圧ＶｃはＬレベルとなる。このとき、コンパレータＣｐ２の出力ＶｄはＬレベルであるので、ＮＯＲゲート４２にはＬレベルのセット信号が入力される。このとき、セット信号はＨレベル、リセット信号はＬレベルであるので、電圧保持回路ＬＣ１の出力電圧ＶｏｕｔはＬレベルに固定される。
【００６２】
入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１はオフされ、ＮＯＲゲート４３にはＬレベルのリセット信号が入力される。スイッチＳＷ１がオフされることで、コンデンサＣ１は充電を開始し、コンデンサ接続ノード電圧Ｖｃは上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ２の検知電圧ＶＲ１を超えると、コンパレータＣｐ２の出力電圧ＶｄはＨレベルとなってＮＯＲゲート４２にはＨレベルのセット信号が入力される。このとき、セット信号はＨレベル、リセット信号はＬレベルであるので、電圧保持回路ＬＣ１の出力電圧ＶｏｕｔはＨレベルに固定される。
【００６３】
このようにして、入力電圧ＶｉｎがＬレベルからＨレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。また、このとき、出力電圧Ｖｏｕｔのレベルは電圧保持回路ＬＣ１により固定されるので、コンデンサ接続ノードＮ１が高インピーダンス状態で外来ノイズの影響を受け、コンデンサ接続ノード電圧ＶｃやコンパレータＣｐ２の出力電圧Ｖｄが変動しても（矢印１２ａ、１２ｂ）、出力電圧ＶｏｕｔをＨレベルに保つことができる。よって、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを充電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００６４】
（第６の実施形態）
図１３は、第６の実施形態における遅延回路の構成例を説明する図である。図１３に示す構成は、図９（Ａ）に示した構成の電圧保持回路ＶＨ４がラッチ回路を用いた電圧保持回路ＬＣ２に置換されたものであるので、図９（Ａ）と同じ部分の説明は省略する。
【００６５】
電圧保持回路ＬＣ２は、一例としてＮＡＮＤゲート１３、１４を用いたＲＳ−フリップフロップ回路とインバータ３０とを有し、コンパレータＣｐ２の出力Ｖｄをセット信号、ノードＮ２１の電圧Ｖｎ２１をリセット信号として、出力電圧Ｖｏｕｔのレベルを固定する。すなわち、入力電圧ＶｉｎがＨレベルのときは、ノードＮ２１の電圧Ｖｎ２１はＬレベル、コンパレータＣｐ２の出力ＶｄはＨレベルとなる。よって、ＮＯＲゲート４２、４３によるＲＳ−フリップフロップ回路の出力はＬレベルとなり、出力電圧ＶｏｕｔはＨレベルに固定される。そして、入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧Ｖｎ２１はＨレベル、コンパレータＣｐ２の出力ＶｄはＬレベルとなる。よって、ＮＯＲゲート４２、４３によるＲＳ−フリップフロップ回路の出力はＨレベルとなり、出力電圧ＶｏｕｔはＬレベルに固定される。
【００６６】
図１４は、図１３に示す構成におけるタイミングチャート図である。図１４には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、コンパレータＣｐ２の出力電圧Ｖｄ、及び出力電圧Ｖｏｕｔが示される。
【００６７】
まず、入力電圧ＶｉｎがＨレベルのときは、ノードＮ２１の電圧はＬレベルとなってスイッチＳＷ１がオンされ、ＮＡＮＤゲート１４にはＬレベルのリセット信号が入力される。スイッチＳＷ１がオンされることでコンデンサＣ１は充電され、コンデンサ接続ノード電圧ＶｃはＨレベルとなる。このとき、コンパレータＣｐ２の出力ＶｄはＨレベルであるので、ＮＡＮＤゲート１３にはＨレベルのセット信号が入力される。このとき、セット信号はＨレベル、リセット信号はＬレベルであるので、電圧保持回路ＬＣ２の出力電圧ＶｏｕｔはＨレベルに固定される。
【００６８】
入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ１はオフされ、ＮＡＮＤゲート１４にはＨレベルのリセット信号が入力される。スイッチＳＷ１がオフされることで、コンデンサＣ１は放電を開始し、コンデンサ接続ノード電圧Ｖｃは低下する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ２の検知電圧ＶＲ２を超えると、コンパレータＣｐ２の出力電圧ＶｄはＬレベルとなってＮＡＮＤゲート１３にはＬレベルのセット信号が入力される。このとき、セット信号はＬレベル、リセット信号はＨレベルであるので、電圧保持回路ＬＣ１の出力電圧ＶｏｕｔはＬレベルに固定される。
【００６９】
このようにして、入力電圧ＶｉｎがＨレベルからＬレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ２を超えるまでの時間、つまり遅延時間Ｔｄ遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。また、このとき、出力電圧Ｖｏｕｔのレベルは電圧保持回路ＬＣ２により固定されるので、コンデンサ接続ノードＮ１が高インピーダンス状態で外来ノイズの影響を受け、コンデンサ接続ノード電圧ＶｃやコンパレータＣｐ２の出力電圧Ｖｄが変動しても（矢印１４ａ、１４ｂ）、出力電圧ＶｏｕｔをＬレベルに保つことができる。よって、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを充電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００７０】
（第７の実施形態）
図１５は、第７の実施形態における遅延回路の構成例を説明する図である。図１５（Ａ）に示す構成は、図３（Ａ）に示した構成と図５（Ａ）に示した構成とを組み合わせた構成に対応する。この構成においては、定電流源の代わりにインバータ２２と抵抗Ｒ２が用いられる。そして、入力電圧ＶｉｎがＨレベルのときは、抵抗Ｒ２により定電流でコンデンサＣ１が充電され、入力電圧ＶｉｎがＬレベルのときは、定電流で放電される。よって、第７の実施形態では、インバータ２２と抵抗Ｒ２が充放電回路に対応する。
【００７１】
電圧保持回路ＶＨ５１は、入力電圧ＶｉｎがＨレベル、出力電圧ＶｏｕｔがＨレベルのときはＮＡＮＤゲート１０によりスイッチＳＷ２をオンにする。これにより、コンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続され、コンデンサＣ１が充電されてコンデンサ接続ノード電圧Ｖｃが上昇する。また、電圧保持回路ＶＨ５２は、入力電圧ＶｉｎがＬレベル、出力電圧ＶｏｕｔがＬレベルのときはＮＯＲゲート４０によりスイッチＳＷ３をオンにする。これにより、コンデンサ接続ノードＮ１はグランドに接地され、コンデンサ接続ノード電圧Ｖｃはグランド付近に保持される。
【００７２】
図１５（Ｂ）では、図１５（Ａ）に示した電圧保持回路ＶＨ５１、ＶＨ５２の具体的な構成が示される。１５（Ｂ）において、電圧保持回路ＶＨ５１は、図３（Ｂ）で示した電圧保持回路ＶＨ１の構成に対応し、電圧保持回路ＶＨ５２は、図５（Ｂ）で示した電圧保持回路ＶＨ２の構成に対応するので、説明を省略する。
【００７３】
図１６は、図１５（Ｂ）に示した構成におけるタイミングチャート図である。図１６には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、ノードＮ３１の電圧Ｖｎ３１、及び出力電圧Ｖｏｕｔが示される。
【００７４】
まず、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧はＨレベルとなるので、スイッチＳＷ２ａはオフされ、スイッチＳＷ３ａはオンされる。そして、コンデンサＣ１は放電されるので、コンデンサ接続ノード電圧ＶｃはＬレベルとなり、コンパレータＣｐ１の反転出力はＨレベルとなる。よって、ノードＮ３１の電圧Ｖｎ３１はＨレベルとなり、スイッチＳＷ２ｂはオフされ、スイッチＳＷ３ｂはオンされる。そして、出力電圧ＶｏｕｔはＬレベルとなる。また、スイッチＳＷ３ａ、スイッチＳＷ３ｂともにオンされることで、コンデンサ接続ノードＮ１が接地され、コンデンサ接続ノード電圧Ｖｃはグランド付近まで低下する。
【００７５】
入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧はＬレベルとなって、スイッチＳＷ２ａはオンされる。そして、コンデンサＣ１は充電を開始し、コンデンサ接続ノード電圧Ｖｃは上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ１を超えると、ノードＮ３１の電圧Ｖｎ３１はＬレベルとなってスイッチＳＷ２ｂがオンされ、スイッチＳＷ３ｂはオフされる。また、出力電圧ＶｏｕｔはＨレベルに変化する。このようにして、入力電圧ＶｉｎがＬレベルからＨレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ１遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【００７６】
また、このとき、スイッチＳＷ２ａ、スイッチＳＷ２ｂともにオンされることで、コンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続され、コンデンサ接続ノード電圧ＶｃはΔＶ上昇する。これにより、コンデンサ接続ノードＮ１のインピーダンスを低く保持することができるので、コンデンサ接続ノード電圧Ｖｃが外来ノイズの影響を受けにくくなり、出力電圧ＶｏｕｔをＨレベルに保つことができる。
【００７７】
再び、入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧はＨレベルとなってスイッチＳＷ２ａはオフされ、スイッチＳＷ３ａはオンされる。そして、コンデンサＣ１は放電を開始し、コンデンサ接続ノード電圧Ｖｃは低下する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ２を超えると、ノードＮ３１の電圧Ｖｎ３１はＨレベルとなってスイッチＳＷ２ｂがオフされ、スイッチＳＷ３ｂがオンされる。また、出力電圧ＶｏｕｔはＬレベルに変化する。このようにして、入力電圧ＶｉｎがＨレベルからＬレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ２を超えるまでの時間、つまり遅延時間Ｔｄ２遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。
【００７８】
また、このとき、スイッチＳＷ３ａ、スイッチＳＷ３ｂともにオンされることで、コンデンサ接続ノードＮ１が接地され、コンデンサ接続ノード電圧ＶｃはΔＶｎ低下する。これにより、コンデンサ接続ノードＮ１のインピーダンスを低く保持することができる。よって、コンデンサ接続ノード電圧Ｖｃが外来ノイズの影響を受けにくくなり、出力電圧ＶｏｕｔをＬレベルに保つことができる。
【００７９】
このように、第９の実施形態では、入力電圧ＶｉｎがＬレベルからＨレベルへ、ＨレベルからＬレベルへ変化するときにおいて、それぞれ遅延時間Ｔｄ１、Ｔｄ２遅延して出力電圧ＶｏｕｔがＬレベルからＨレベルへ、ＨレベルからＬレベルへと変化する。そして、コンデンサ接続ノード電圧ＶｃをＨレベル、Ｌレベルそれぞれで保持するので、容量の小さいコンデンサを用いつつ、小さい定電流でコンデンサを充放電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００８０】
（第８の実施形態）
図１７は、第８の実施形態における遅延回路の構成例を説明する図である。図１７（Ａ）に示す構成は、図７（Ａ）に示した構成と図９（Ａ）に示した構成とを組み合わせた構成に対応する。この構成においては、定電流源の代わりにインバータ２２と抵抗Ｒ２が用いられる。そして、入力電圧ＶｉｎがＨレベルのときは、抵抗Ｒ２により定電流でコンデンサＣ１が充電され、入力電圧ＶｉｎがＬレベルのときは、定電流で放電される。よって、第７の実施形態では、インバータ２２と抵抗Ｒ２が充放電回路に対応する。また、コンパレータＣｐ２の代わりに、出力を反転させるコンパレータＣｐ１が用いられる。
【００８１】
電圧保持回路ＶＨ６１は、入力電圧ＶｉｎがＬレベル、出力電圧ＶｏｕｔがＬレベルのときはＮＡＮＤゲート１２によりスイッチＳＷ２１をオンにする。これにより、ノードＮ４が定電圧源ＶＤＤと接続され、ノードＮ４の電圧Ｖｓが保持される。また、電圧保持回路ＶＨ６２は、入力電圧ＶｉｎがＨレベル、出力電圧ＶｏｕｔがＨレベルのときはＮＯＲゲート４１によりスイッチＳＷ３１をオンにする。これにより、ノードＮ４はグランドに接地される。
【００８２】
図１７（Ｂ）では、図１７（Ａ）に示した電圧保持回路ＶＨ６１、ＶＨ６２の具体的な構成が示される。１７（Ｂ）において、電圧保持回路ＶＨ６１は、図７（Ｂ）で示した電圧保持回路ＶＨ３の構成に対応し、電圧保持回路ＶＨ６２は、図９（Ｂ）で示した電圧保持回路ＶＨ４の構成に対応するので、説明を省略する。
【００８３】
図１８は、図１７（Ｂ）に示した構成におけるタイミングチャート図である。図１８には、入力電圧Ｖｉｎ、ノードＮ２１の電圧Ｖｎ２１、コンデンサ接続ノード電圧Ｖｃ、コンパレータＣｐ１の出力電圧Ｖｄ、ノードＮ４の電圧Ｖｓ、ノードＮ３２の電圧Ｖｎ３２、及び出力電圧Ｖｏｕｔが示される。
【００８４】
まず、入力電圧ＶｉｎがＬレベルのときは、ノードＮ２１の電圧Ｖｎ２１はＬレベルとなるので、スイッチＳＷ２１ａはオンされ、スイッチＳＷ３１ａはオフされる。また、コンデンサＣ１は放電され、コンデンサ接続ノード電圧ＶｃはＬレベルとなる。このとき、コンパレータＣｐ１の出力電圧ＶｄはＨレベルであるので、ノードＮ４の電圧ＶｓはＨレベル、ノードＮ３２の電圧Ｖｎ３２はＬレベル、出力電圧ＶｏｕｔはＬレベルとなる。また、ノードＮ３２の電圧Ｖｎ３２がＬレベルとなることで、スイッチＳＷ２１ｂはオンされ、スイッチＳＷ３１ｂはオフされる。このとき、ノードＮ４が定電圧源ＶＤＤと接続されることにより、ノードＮ４の電圧ＶｓはＨレベルに保たれる。
【００８５】
入力電圧ＶｉｎがＨレベルに変化すると、ノードＮ２１の電圧Ｖｎ２１はＨレベルとなり、スイッチＳＷ２１ａはオフされ、スイッチＳＷ３１ａがオンされる。そして、コンデンサＣ１は充電を開始し、コンデンサ接続ノード電圧Ｖｃは上昇する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ１を超えると、コンパレータＣｐ１の出力電圧ＶｄはＬレベルとなる。すると、ノードＮ４の電圧ＶｓはＬレベル、ノードＮ３２の電圧Ｖｎ３２はＨレベルとなってスイッチＳＷ２１ｂがオフされ、スイッチＳＷ３１ｂがオンされる。そして、出力電圧ＶｏｕｔはＨレベルに変化する。このようにして、入力電圧ＶｉｎがＬレベルからＨレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ１を超えるまでの時間、つまり遅延時間Ｔｄ１遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【００８６】
また、このとき、スイッチＳＷ２１ａ、ＳＷ２１ｂがオフされ、スイッチＳＷ３１ａ、ＳＷ３１ｂがオンされることで、ノードＮ４が接地され、ノードＮ４の電圧ＶｓはＬレベルに固定される。これにより、コンデンサ接続ノードＮ１が高インピーダンス状態で外来ノイズの影響を受けて、コンデンサ接続ノード電圧ＶｃやコンパレータＣｐ１の出力電圧Ｖｄが変動しても（矢印１８ａ、１８ｂ）、ノードＮ４の電圧ＶｓはＨレベルに固定されているので、出力電圧ＶｏｕｔをＨレベルに保つことができる。よって、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを充電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００８７】
再び、入力電圧ＶｉｎがＬレベルに変化すると、ノードＮ２１の電圧Ｖｎ２１はＬレベルとなるのでスイッチＳＷ２１ａがオンされ、スイッチＳＷ３１ａはオフされる。そして、コンデンサＣ１は放電を開始し、コンデンサ接続ノード電圧Ｖｃは低下する。そして、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＲ２を超えると、コンパレータＣｐ１の出力電圧ＶｄはＨレベルに変化する。すると、ノードＮ４の電圧ＶｓはＨレベル、ノードＮ３２の電圧Ｖｎ３２はＬレベルとなるので、スイッチＳＷ２１ｂがオンされ、スイッチＳＷ３１ｂがオフされる。そして、出力電圧ＶｏｕｔはＬレベルに変化する。このようにして、入力電圧ＶｉｎがＨレベルからＬレベルに変化した時点からコンデンサ接続ノード電圧が検知電圧ＶＲ２を超えるまでの時間、つまり遅延時間Ｔｄ２遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。
【００８８】
また、スイッチＳＷ２１ａ、ＳＷ２１ｂがオンされ、スイッチＳＷ３１ａ、ＳＷ３１ｂがオフされることで、ノードＮ４は定電圧源ＶＤＤに接続されるので、ノードＮ４電圧ＶｓはＨレベルに保たれる。
【００８９】
このように、本実施形態では、入力電圧ＶｉｎがＬレベルからＨレベルへ、ＨレベルからＬレベルへ変化するときにおいて、それぞれ遅延時間Ｔｄ１、Ｔｄ２遅延して出力電圧ＶｏｕｔがＬレベルからＨレベルへ、ＨレベルからＬレベルへと変化する。そして、容量の少ないコンデンサを用いつつ、小さい定電流でコンデンサを充放電する場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【００９０】
（第９の実施形態）
図１９は、第９の実施形態における遅延回路の構成例を説明する図である。図１９には、レギュレータ５０から供給される電圧を監視してマイコン６０にリセット信号を出力する集積回路に遅延回路Ｄ１（点線で囲んだ部分）が適用される例が示される。遅延回路Ｄ１の構成は、図３で示した構成とほぼ同じである。
【００９１】
この集積回路は、レギュレータ５０から供給される電圧が所定レベル未満のときは、Ｌレベルの出力電圧Ｖｏｕｔをマイコン６０に入力する。そして、レギュレータ５０からの入力電圧ＶＤＤは、抵抗Ｒ３を介してコンパレータＣｐ２０のマイナス端子に入力され、コンパレータＣｐ２２のプラス端子には、基準電圧ＶＲ１０が入力される。そして、入力電圧ＶＤＤが基準電圧ＶＲ１０を超えると、コンパレータＣｐ２０の出力電圧はＨレベルからＬレベルに変化する。そして、この出力電圧は遅延回路Ｄ１に入力され、コンデンサＣ１の充電時間に応じた遅延時間遅延して、コンパレータ２からＬレベルの出力信号がＮ型ＭＯＳのスイッチＳＷ４に入力される。すると、スイッチＳＷ４がオフされ、マイコン６０に入力される出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。すると、マイコン６０はＨレベルの入力電圧に応答して、リセットが解除される。
【００９２】
上記のような集積回路は、例えば自動車等の車両に搭載される。車両などでは、電源が不安定となるので、レギュレータからの電圧が安定しないうちにマイコンのリセットを解除すると、リセット解除後の電圧変動によってマイコンが誤動作するおそれがある。そこで、上記の構成により、電源電圧が一定レベルに達してから、電圧が安定するまでに必要とされる一定時間遅延させてからマイコンのリセットを解除する。そうすることにより、マイコンを安定して起動させることができる。その場合において、第９の実施形態の遅延回路によれば、回路規模を増大させることなく、車両に搭載される各種電子機器からの電磁波ノイズや、ユーザインターフェースからの静電放電などの外来ノイズの影響を受けずにリセット解除信号を遅延させることができる。
【００９３】
（第１０の実施形態）
図２０は、第１０の実施形態における遅延回路の構成例を説明する図である。図２０には、各種スイッチのオン／オフ検知回路に遅延回路Ｄ２（点線で囲んだ部分）が適用される例が示される。遅延回路Ｄ２の構成は、図１５で示した構成とほぼ同じである。
【００９４】
スイッチＳＷ１０がオンされると、バッテリ５２からの入力電圧Ｖｉｎは、抵抗Ｒ４を介してコンパレータＣｐ２２のマイナス端子に入力される。また、コンパレータＣｐ２２のプラス端子には、基準電圧ＶＲ１０が入力される。そして、入力電圧Ｖｉｎが基準電圧ＶＲ１０を超えると、コンパレータＣｐ２２の出力電圧はＨレベルからＬレベルに変化する。そして、この出力電圧は遅延回路Ｄ２に入力され、コンデンサＣ１の充電時間に応じた遅延時間遅延して、マイコン等に出力される出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【００９５】
また、スイッチＳＷ１０がオフされると、コンデンサＣ１の放電時間に応じた遅延時間遅延して、マイコン等に出力される出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。そして、マイコン等は、この出力電圧Ｖｏｕｔのレベル変化に応答して、スタートやリセットを行う。
【００９６】
上記のような検知回路は、一例として自動車等の車両に搭載される。車両などのイグニションスイッチでは、スイッチのオンまたはオフによってチャタリングが生じ、マイコン等に供給される電圧が不安定となる場合がある。よって、スイッチのオンまたはオフからチャタリングが消滅するまでに必要とされる一定時間遅延させてからマイコン等のスタートやリセットを行う。そうすることにより、マイコンを安定して起動させることができる。また、その場合において、第１０の実施形態の遅延回路によれば、回路規模を増大させることなく、外来ノイズの影響を受けずに出力電圧のレベル変化を遅延させることができる。
【００９７】
なお、上述の第１〜１０の実施形態における電圧検知回路には、コンパレータ、ヒステリシス付コンパレータ、インバータ、シュミットトリガ回路などを用いることができる。また、電圧保持回路に用いられるスイッチは、Ｐ型あるいはＮ型のＭＯＳを例として説明したが、ＰＮＰトランジスタや、ＮＰＮトランジスタを用いてもよい。
【００９８】
以上説明したように、本発明によれば、キャパシタの充放電電流が小さい場合であっても、キャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止することができる。
【実施例】
【００９９】
上述した各実施形態によれば、外来ノイズの影響による出力電圧の誤動作を防止することができるが、次に述べる実施例によれば、さらに入力電圧Ｖｉｎの周期が変動する場合にも出力電圧の誤動作を防止することができる。まず、図２１、図２２を用いて従来の遅延回路において入力電圧Ｖｉｎの周期が変動する場合について説明し、図２３以降を用いて出力電圧の誤動作を防止する遅延回路の実施例について説明する。
【０１００】
図２１は、従来の遅延回路の構成例を説明する図である。図２１の遅延回路では、入力電圧Ｖｉｎの入力端子は、出力バッファ２５、抵抗Ｒ１０を介してコンデンサＣ１の接続ノードＮ１に接続される。コンデンサＣ１は、入力電圧ＶｉｎがＨレベルのときに充電され、Ｌレベルのときに放電される。また、コンパレータＣｐ１は、コンデンサ接続ノードＮ１の電圧（以下、コンデンサ接続ノード電圧という）Ｖｃが上昇して検知電圧を超えるとその出力電圧をＨレベルからＬレベルに反転させ、コンデンサ接続ノード電圧Ｖｃが下降して検知電圧を超えるとその出力電圧をＬレベルからＨレベルに反転させる。ここで、コンパレータＣｐ１はヒステリシス付コンパレータであり、コンデンサ接続ノード電圧Ｖｃの上昇時と下降時とで、異なる検知電圧が用いられる。そして、コンパレータＣｐ１の出力は、インバータ３０によりさらに反転されて、出力電圧Ｖｏｕｔとして出力される。
【０１０１】
図２２は図２１の遅延回路のタイミングチャート図である。横軸を時間として、入力電圧Ｖｉｎ、コンデンサ接続ノード電圧Ｖｃ、出力電圧Ｖｏｕｔがそれぞれ示される。図示するように、入力電圧ＶｉｎがＬレベルのときは、コンデンサ接続ノード電圧ＶｃはグランドレベルＧＮＤ付近にあり、コンパレータＣｐ１の出力はＨレベルとなるので、出力電圧ＶｏｕｔはＬレベルとなる。入力電圧ＶｉｎがＨレベルに変化すると、抵抗Ｒ１０の抵抗値とコンデンサＣ１の容量とで定まる時定数に従ってコンデンサＣ１が充電され、コンデンサ接続ノード電圧Ｖｃは図示されるような曲線を描いて電源電圧ＶＤ付近まで上昇する。このとき、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＴＨを超えると、コンパレータＣｐ１の出力はＨレベルからＬレベルに変化するので、出力電圧ＶｏｕｔはＬレベルからＨレベルに変化する。よって、入力電圧ＶｉｎがＬレベルからＨレベルに変化したときから遅延時間Ｔｄ１遅延して、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化する。
【０１０２】
次に、入力電圧ＶｉｎがＨレベルからＬレベルに変化すると、コンデンサＣ１が放電され、コンデンサ接続ノード電圧Ｖｃは上記の時定数に従って、図示されるような曲線を描いてグランドレベルＧＮＤ付近まで下降する。このとき、コンデンサ接続ノード電圧ＶｃがコンパレータＣｐ１の検知電圧ＶＴＬを超えると、コンパレータＣｐ１の出力はＨレベルに変化するので、出力電圧ＶｏｕｔがＬレベルに変化する。よって、入力電圧ＶｉｎがＨレベルからＬレベルに変化したときから遅延時間Ｔｄ２遅延して、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化する。
【０１０３】
上記動作が繰返されることにより、入力電圧ＶｉｎがＬレベルからＨレベルに変化したときから時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＬレベルからＨレベルに変化し、入力電圧ＶｉｎがＨレベルからＬレベルに変化したときから時間Ｔｄ２遅延して出力電圧ＶｏｕｔのレベルがＨレベルからＬレベルに変化する。
【０１０４】
しかし、上記の遅延回路が、例えば車載機器の電圧検知回路として用いられた場合、車載バッテリを電源とする入力電圧Ｖｉｎが瞬停してＬレベルとなり、直後に復帰してＨレベルとなる場合がある（矢印Ａ２２）。その場合、入力電圧ＶｉｎがＬレベルである時間Ｔｓ内にコンデンサ接続ノード電圧ＶｃがグランドレベルＧＮＤ付近まで下降せず、グランドレベルＧＮＤより高いレベルＶＬのときに入力電圧Ｖｉｎが再びＨレベルに変化する。そしてコンデンサ接続ノード電圧Ｖｃが再び上昇を開始するので、コンデンサ接続ノード電圧Ｖｃが検知電圧ＶＴＨに所期の遅延時間Ｔｄ１より早く達してしまう。すると、出力電圧Ｖｏｕｔが遅延時間Ｔｄ１より短い遅延時間ＴｄｓでＬレベルからＨレベルに変化するという誤動作が生じる。
【０１０５】
そこで、次に述べる実施例では、コンデンサ接続ノード電圧Ｖｃが検知電圧ＶＴＬを超えたときにコンデンサ接続ノード電圧Ｖｃを急速にグランドレベルＧＮＤ付近まで低下させ、かかる誤動作を防止する。
【０１０６】
（第１の実施例）
図２３は、第１の実施例を説明する図である。この第１の実施例は、図５で示した第２の実施形態に基づくものである。図２３（Ａ）は、遅延回路の論理的な構成を説明する図であり、図２３（Ｂ）はその具体的な回路構成を説明する図である。図２３（Ａ）に示す構成例は、図２１の構成に加え、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力されるＮＯＲゲート４０と、その出力がＨレベルのときにコンデンサ接続ノードＮ１を接地し、Ｌレベルのときに開放するスイッチＳＷ３とから構成される電圧保持回路ＶＨ２５を有する。かかる電圧保持回路ＶＨ２５によれば、入力電圧ＶｉｎがＨレベルのときは、ＮＯＲゲート４０の出力はＬレベルなのでスイッチＳＷ３はオフされ、コンデンサＣ１が充電される。そして、入力電圧ＶｉｎがＬレベル、出力電圧ＶｏｕｔがＬレベルのときは、ＮＯＲゲート４０の出力はＨレベルなのでスイッチＳＷ３はオンされ、コンデンサ接続ノードＮ１は接地される。よって、コンデンサ接続ノード電圧Ｖｃは急速にグランドレベルＧＮＤ付近まで下降して保持される。
【０１０７】
なお、この実施例では抵抗Ｒ１０が、コンデンサＣ１を入力電圧Ｖｉｎにより充電または放電する充放電回路に対応する。
【０１０８】
図２３（Ｂ）では、電圧保持回路ＶＨ２５の具体的な構成が示される。図２３（Ａ）に示したＮＯＲゲート４０とスイッチＳＷ３は、図２３（Ｂ）に示すように、例えばＮ型ＭＯＳで構成されるスイッチＳＷ３ｂ、ＳＷ３ａ、抵抗Ｒ１２、及びインバータ３５で構成される。
【０１０９】
スイッチＳＷ３ｂのゲートは出力バッファ２５の出力端子と、ドレインは接続ノードＮ３５と接続され、ソースは接地される。また、スイッチＳＷ３ａのゲートは接続ノードＮ３５、ドレインはコンデンサ接続ノードＮ１と接続され、ソースは接地される。そして、出力電圧Ｖｏｕｔの出力端子はインバータ３５、抵抗Ｒ１２を介して接続ノードＮ３５と接続される。
【０１１０】
このような構成により、入力電圧ＶｉｎがＨレベルのときには、スイッチＳＷ３ｂのゲート電圧がＨレベルなのでスイッチＳＷ３ｂはオンされ、その結果インバータ３５の出力はグラウンドに導かれる。よって、スイッチＳＷ３ａはゲート電圧がＬレベルとなってオフされる。そして、入力電圧ＶｉｎがＬレベルのときには、スイッチＳＷ３ｂのゲート電圧がＬレベルなのでスイッチＳＷ３ｂはオフされる。そして、出力電圧ＶｏｕｔがＨレベルからＬレベルに変化すると、インバータ３５のＨレベルの出力電圧がスイッチＳＷ３ａのゲートに印加され、スイッチＳＷ３ａはオンされる。よって、コンデンサ接続ノードＮ１は接地され、コンデンサＣ１の急速な放電が促される。
【０１１１】
図２４は、図２３（Ｂ）に示した構成におけるタイミングチャート図である。図２４には、入力電圧Ｖｉｎ、コンデンサ接続ノード電圧Ｖｃ、出力電圧Ｖｏｕｔ、及びスイッチＳＷ３ａ、ＳＷ３ｂのタイミングが示される。
【０１１２】
まず、入力電圧ＶｉｎがＬレベルからＨレベルに変化すると、コンデンサＣ１の充電が開始される。このときスイッチＳＷ３ｂがオン、スイッチＳＷ３ａがオフされることでコンデンサ接続ノード電圧Ｖｃは上昇して検知電圧ＶＴＨを超えるので、コンパレータＣｐ１の出力電圧はＬレベルとなり、これが反転された出力電圧ＶｏｕｔはＬレベルからＨレベルに変化する。このとき、入力電圧ＶｉｎがＬレベルからＨレベルに変化したときから遅延時間Ｔｄ１遅れて、出力電圧ＶｏｕｔはＬレベルからＨレベルに変化する。
【０１１３】
次に、入力電圧ＶｉｎがＬレベルに変化すると、コンデンサＣ１の放電が開始され、これにともないスイッチＳＷ３ｂがオフされる。そして、コンデンサ接続ノード電圧Ｖｃは下降して検知電圧ＶＴＬを超えるので、コンパレータＣｐ１の出力電圧はＨレベルとなり、これが反転された出力電圧ＶｏｕｔはＬとなる。すると、スイッチＳＷ３ａがオンされることで、コンデンサ接続ノード電圧Ｖｃは急速にグランドレベルＧＮＤ付近まで下降する（矢印Ａ２４）。
【０１１４】
このような動作が繰返されるので、入力電圧Ｖｉｎの周期が変動して、ＨレベルからＬレベルに変化し、短時間（Ｔｓ）で再びＨレベルに変化するような場合であっても、コンデンサ接続ノード電圧ＶｃはグランドレベルＧＮＤ付近から上昇を開始できる（矢印Ａ２５）。よって、所期の遅延時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＨレベルに変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【０１１５】
（第２の実施例）
図２５は、第２の実施例を説明する図である。この第２の実施例は、図３で示した第１の実施形態に基づくものである。図２５（Ａ）は、遅延回路の論理的な構成を説明する図であり、図２５（Ｂ）はその具体的な回路構成を説明する図である。図２５（Ａ）に示す構成例は、図２３の構成例における電圧保持回路ＶＨ２５の代わりに、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力されるＮＡＮＤゲート１０と、その出力がＬレベルのときにコンデンサ接続ノードＮ１を定電圧源ＶＤＤに接続し、Ｈレベルのときに開放するスイッチＳＷ３１とから構成される電圧保持回路ＶＨ２５ａを有する。
【０１１６】
かかる電圧保持回路ＶＨ２５ａによれば、入力電圧ＶｉｎがＬレベルでありコンデンサＣ１が放電されるときには、ＮＡＮＤゲート１０の出力はＨレベルなのでスイッチＳＷ３１はオフされ、コンデンサ接続ノードＮ１は定電圧源ＶＤＤと開放される。そして、入力電圧ＶｉｎがＨレベルでありコンデンサＣ１が充電されるときには、出力電圧ＶｏｕｔがＨレベルになるとＮＡＮＤゲート１０の出力はＬレベルになってスイッチＳＷ３１がオンされる。するとコンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続され、コンデンサ接続ノード電圧Ｖｃは急速に電源電圧レベル付近まで上昇して保持される。
【０１１７】
図２５（Ｂ）では、電圧保持回路ＶＨ２５ａの具体的な構成が示される。なお、図２５（Ａ）と重複する箇所については説明を省略する。図２５（Ａ）に示したＮＡＮＤゲート１０とスイッチＳＷ３１は、図２５（Ｂ）に示すように、例えばＰ型ＭＯＳで構成されるスイッチＳＷ３１ｂ、ＳＷ３１ａで構成される。
【０１１８】
スイッチＳＷ３１ｂのゲートは入力電圧Ｖｉｎの入力端子と、ドレインは接続ノードＮ３５と接続され、ソースは定電圧源ＶＤＤと接続される。また、スイッチＳＷ３１ａのゲートは接続ノードＮ３５と、ソースは定電圧源ＶＤＤと、ドレインはコンデンサ接続ノードＮ１と接続される。そして、出力電圧Ｖｏｕｔの出力端子はインバータ３５、抵抗Ｒ１２を介して接続ノードＮ３５と接続される。
【０１１９】
このような構成により、入力電圧ＶｉｎがＬレベルのときにはスイッチＳＷ３１ｂのゲート電圧がＬレベルなのでスイッチＳＷ３１ｂはオンされ、その結果インバータ３５の出力は電源電圧付近まで上昇する。よって、スイッチＳＷ３１ａはゲート電圧がＨレベルとなってオフされる。そして、入力電圧ＶｉｎがＨレベルのときにはスイッチＳＷ３１ｂのゲート電圧がＨレベルなのでスイッチＳＷ３１ｂはオフされる。そして、出力電圧ＶｏｕｔがＬレベルからＨレベルに変化するとインバータ３５の出力電圧がＬレベルに変化し、Ｌレベルの電圧がスイッチＳＷ３１ａのゲートに印加されるので、スイッチＳＷ３１ａはオンされる。よって、コンデンサ接続ノードＮ１は定電圧源ＶＤＤと接続され、コンデンサＣ１が急速に充電される。
【０１２０】
図２６は、図２５（Ｂ）に示した構成におけるタイミングチャート図である。図２６には、入力電圧Ｖｉｎ、コンデンサ接続ノード電圧Ｖｃ、出力電圧Ｖｏｕｔ、及びスイッチＳＷ３１ａ、ＳＷ３１ｂのタイミングが示される。
【０１２１】
図２６では、コンデンサ接続ノード電圧Ｖｃが下降して検知電圧ＶＴＬを超えるまでの時間が遅延時間Ｔｄ１に対応し、コンデンサ接続ノード電圧Ｖｃが上昇して検知電圧ＶＴＨを超えるまでの時間が遅延時間Ｔｄ２に対応する。
【０１２２】
そして、入力電圧ＶｉｎがＬレベルのときに、スイッチＳＷ３１ｂがオン、スイッチＳＷ３１ａがオフされるので、コンデンサ接続ノード電圧ＶｃはグランドレベルＧＮＤ付近まで下降する。そして、入力電圧ＶｉｎがＨレベルに変化するとスイッチＳＷ３１ｂがオフされ、出力電圧ＶｏｕｔがＬとなるとＳＷ３１ａがオンされることで、コンデンサ接続ノード電圧Ｖｃは急速に電源電圧ＶＤ付近まで上昇して保持される（矢印Ｂ２４）。
【０１２３】
このような動作が繰返されるので、入力電圧Ｖｉｎの周期が変動して、ＬレベルからＨレベルに変化し、短時間（Ｔｓ）で再びＬレベルに変化するような場合であっても、コンデンサ接続ノード電圧Ｖｃは急速に電源電圧ＶＤ付近まで上昇してから下降を開始できる（矢印Ｂ２５）。よって、所期の遅延時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＨレベルに変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【０１２４】
ところで、上記の第１、第２の実施例によってコンデンサ接続ノード電圧Ｖｃを急速に下降または上昇させる場合であっても、コンデンサ接続ノード電圧ＶｃがグランドレベルＧＮＤ付近まで下降または電源電圧ＶＤＤ付近まで上昇するまでにある程度時間を要する。すると、入力電圧ＶｉｎのＬレベルからＨレベルへの復帰がさらに早い場合には、コンデンサ接続ノード電圧ＶｃがグランドレベルＧＮＤ付近まで下降または電源電圧ＶＤＤ付近まで上昇する前にコンデンサＣ１の充電または放電が開始されるおそれがある。そこで、次に述べる変形例では、かかる場合に、コンデンサＣ１の充電または放電の開始を遅延させることにより、所期の遅延時間を確保し、出力電圧の誤動作を防止する。
【０１２５】
図２７は、第１の実施例の変形例にかかる遅延回路の構成について説明する図である。図２７（Ａ）は、遅延回路の論理的な構成を説明する図であり、図２７（Ｂ）はその具体的な回路構成を説明する図である。図２７（Ａ）に示す変形例は、電圧保持回路ＶＨ２５に入力電圧Ｖｉｎを所定時間遅延させてのＮＯＲゲート４０に入力する遅延手段Ｄ１を設ける点が、図２３で示した第１の実施例と異なる。
【０１２６】
図２７（Ｂ）では、この変形例における電圧保持回路ＶＨ２５の具体的な構成が示される。図２３（Ｂ）の構成と異なる点について説明すると、入力電圧Ｖｉｎの入力端子は、抵抗Ｒ１３を介してコンデンサＣ２の接続ノードＮ４０に接続され、コンデンサＣ１２の他端は接地される。そして、コンデンサＣ２の接続ノードＮ４０は、スイッチＳＷ３ｂのゲートに接続される。ここで、抵抗Ｒ１３、コンデンサＣ２とで、遅延手段Ｄ１を構成する。
【０１２７】
このような構成により、入力電圧ＶｉｎがＨレベルに変化したときに、抵抗Ｒ１３の抵抗値とコンデンサＣ２の容量とで定まる時定数に従ってコンデンサＣ２が充電され、その充電時間だけ遅れてＨレベルの電圧がスイッチＳＷ３ｂのゲートに印加される。これにより、スイッチＳＷ３ｂがオンされるタイミングが遅延するので、これに伴ってスイッチＳＷ３ａがオフされてコンデンサＣ１が充電を開始するタイミングが遅延する。反対に、入力電圧ＶｉｎがＬレベルに変化したときに、コンデンサＣ２が放電され、その放電時間だけ遅れてＬレベルの電圧がスイッチＳＷ３ｂのゲートに印加される。これにより、スイッチＳＷ３ｂがオフされるタイミングが遅延するので、これに伴ってスイッチＳＷ３ａがオンされてコンデンサＣ１が放電を開始するタイミングが遅延する。
【０１２８】
図２８は、図２７（Ｂ）に示した構成におけるタイミングチャート図である。図２８には、入力電圧Ｖｉｎ、コンデンサ接続ノードＮ４０の電圧Ｖｃ２、コンデンサ接続ノードＮ１の電圧Ｖｃ、出力電圧Ｖｏｕｔ、及びスイッチＳｗ３ａ、ＳＷ３ｂのタイミングが示される。
【０１２９】
まず、入力電圧ＶｉｎがＬレベルからＨレベルに変化すると、コンデンサＣ２の充電が開始され、入力電圧Ｖｉｎから遅延時間Ｔｄ３遅延してコンデンサ接続ノードＮ４０の電圧Ｖｃ２がＨレベルに変化する。するとスイッチＳＷ３ｂがオン、スイッチＳＷ３ａがオフされることで、コンデンサＣ１の充電が開始される。そして、コンデンサ接続ノードＮ１の電圧Ｖｃが上昇して検知電圧ＶＴＨを超えると、コンパレータＣｐ１の出力電圧はＬレベルとなり、これが反転された出力電圧ＶｏｕｔはＨとなる。ここで、コンデンサＣ２の充電による遅延時間Ｔｄ３と、コンデンサ接続ノードＮ１の電圧Ｖｃが検知電圧ＶＴＨを超えるまでの時間の和が、遅延時間Ｔｄ１に対応する。
【０１３０】
次に、入力電圧ＶｉｎがＬレベルに変化すると、入力電圧Ｖｉｎから遅延時間Ｔｄ３遅延してコンデンサ接続ノードＮ４０の電圧Ｖｃ２がＬレベルに変化すると、これにともないスイッチＳＷ３ｂがオフされる。そして、コンデンサＣ１の放電が開始され、コンデンサ接続ノードＮ１の電圧Ｖｃは下降して検知電圧ＶＴＬを超えるので、コンパレータＣｐ１の出力電圧はＨレベルとなり、これが反転された出力電圧ＶｏｕｔはＬとなる。そして、スイッチＳＷ３ａがオンされることで、コンデンサ接続ノード電圧Ｖｃは急速にグランドレベルＧＮＤ付近まで下降する（矢印Ａ２７）。ここで、コンデンサＣ２の放電による遅延時間Ｔｄ３と、コンデンサ接続ノードＮ１の電圧Ｖｃが検知電圧ＶＴＬを超えるまでの時間の和が、遅延時間Ｔｄ２に対応する。
【０１３１】
このような動作が繰返されるので、入力電圧Ｖｉｎの周期が変動して、ＨレベルからＬレベルに変化し、短時間（Ｔｓ）で再びＨレベルに変化するような場合であっても、コンデンサＣ１の充電開始が遅延時間Ｔｄ３遅れる間にコンデンサ接続ノードＮ１の電圧ＶｃはグランドレベルＧＮＤ付近まで下降し、そこから上昇を開始できる（矢印Ａ２８）。よって、所期の遅延時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＨレベルに変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【０１３２】
図２９は、第２の実施例の変形例にかかる遅延回路の構成について説明する図である。図２９（Ａ）は、遅延回路の論理的な構成を説明する図であり、図２９（Ｂ）はその具体的な回路構成を説明する図である。図２９（Ａ）に示す変形例は、電圧保持回路ＶＨ２５ａに入力電圧Ｖｉｎを所定時間遅延させてのＮＡＮＤゲート１０に入力する遅延手段Ｄ１を設ける点が、図２５で示した第２の実施例と異なる。
【０１３３】
図２９（Ｂ）では、この変形例における電圧保持回路ＶＨ２５ａの具体的な構成が示される。この構成例は、図２５（Ｂ）に示した構成例に、図２７（Ｂ）で示した抵抗Ｒ１３、コンデンサＣ２とで構成される遅延手段Ｄ１が追加されたものである。
【０１３４】
このような構成により、入力電圧ＶｉｎがＬレベルに変化したときに、コンデンサＣ２の充電時間だけ遅延してＬレベルの電圧がスイッチＳＷ３１ｂのゲートに印加される。これにより、スイッチＳＷ３１ｂがオン、スイッチＳＷ３１ａがオフされてコンデンサ接続ノードＮ１が定電圧源ＶＤＤから開放されるタイミングが遅延するので、コンデンサＣ１の放電が開始されるタイミングが遅延する。また、入力電圧ＶｉｎがＨレベルに変化したときには、コンデンサＣ２の放電時間だけ遅延してＨレベルの電圧がスイッチＳＷ３１ｂのゲートに印加される。これにより、スイッチＳＷ３１ｂがオフ、スイッチＳＷ３１ａがオンされてコンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続されるタイミングが遅延するので、コンデンサＣ１の充電が開始されるタイミングが遅延する。
【０１３５】
図３０は、図２９（Ｂ）に示した構成におけるタイミングチャート図である。図３０には、入力電圧Ｖｉｎ、コンデンサ接続ノードＮ４０の電圧Ｖｃ２、コンデンサ接続ノードＮ１の電圧Ｖｃ、出力電圧Ｖｏｕｔ、及びスイッチＳＷ３１ａ、ＳＷ３１ｂのタイミングが示される。図３０では、入力電圧ＶｉｎがＬレベルに変化したときから遅延時間Ｔｄ３遅延してコンデンサＣ１の放電が開始されるので、この遅延時間Ｔｄ３とコンデンサ接続ノード電圧Ｖｃが下降して検知電圧ＶＴＬを超えるまでの時間の和が遅延時間Ｔｄ１に対応する。また、入力電圧ＶｉｎがＨレベルに変化したときから遅延時間Ｔｄ３遅延してコンデンサＣ１の充電が開始されるので、この遅延時間Ｔｄ３とコンデンサ接続ノード電圧Ｖｃが上昇して検知電圧ＶＴＨを超えるまでの時間の和が遅延時間Ｔｄ２に対応する。そして、入力電圧ＶｉｎがＬレベルに変化したときから遅延時間Ｔｄ３遅延してスイッチＳＷ３１ｂがオフされ、出力電圧ＶｏｕｔがＬとなるとスイッチＳＷ３１ａがオンされることで、コンデンサ接続ノード電圧Ｖｃは急速に電源電圧ＶＤ付近まで上昇する（矢印Ｂ３０）。
【０１３６】
このような動作が繰返されるので、入力電圧Ｖｉｎの周期が変動して、ＬレベルからＨレベルに変化し、短時間（Ｔｓ）で再びＬレベルに変化するような場合であっても、コンデンサＣ１の充電開始が遅延時間Ｔｄ３遅れる間にコンデンサ接続ノードＮ１の電圧Ｖｃは電源電圧ＶＤ付近まで上昇し、そこから下降を開始できる（矢印Ｂ３１）。よって、所期の遅延時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＨレベルに変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【０１３７】
なお、上記第１、第２の実施例及びそれぞれの変形例において、第１または第２の実施態様に示したような定電流源Ａ２を適用し、入力電圧Ｖｉｎのレベルに応じてコンデンサ接続ノードＮ１を定電流源Ａ２と接続／開放する回路構成とすることも可能である。そして、入力電圧ＶｉｎがＨレベルに変化してからコンデンサＣ１の放電または充電時間を遅延時間Ｔｄ１に、入力電圧ＶｉｎがＬレベルに変化してからコンデンサＣ１の充電または放電時間を遅延時間Ｔｄ２に対応させてもよい。
【０１３８】
（第３の実施例）
図３１は、第３の実施例における遅延回路の構成例を説明する図である。この第３の実施例は、図１５で示した第７の実施形態に基づくものである。図３１（Ａ）は、遅延回路の論理的な構成を説明する図であり、図３１（Ｂ）はその具体的な回路構成を説明する図である。図３１（Ａ）に示す第３の実施例は、図２１で示した回路構成に、図１５で示した電圧保持回路ＶＨ５１、ＶＨ５２と、図２７、図２９で示した遅延手段Ｄ１とを適用した例である。ここで、遅延手段Ｄ１は、電圧保持回路ＶＨ５１、ＶＨ５２に共通であるが、別々に設けてもよい。
【０１３９】
かかる電圧保持回路ＶＨ５１、５２によれば、入力電圧ＶｉｎがＨレベルに変化すると、遅延手段Ｄ１により遅延されたＨレベルの電圧がＮＡＮＤゲート１０、ＮＯＲゲート４０に入力され、出力電圧ＶｏｕｔがＨレベルに変化したときに、ＮＡＮＤゲート１０の出力はＬレベル、ＮＯＲゲート４０の出力はＬレベルとなる。よって、スイッチＳＷ２がオンされてコンデンサ接続ノードＮ１は定電圧源ＶＤＤに接続され、スイッチＳＷ３がオフされてコンデンサ接続ノードＮ１は接地から開放されるので、コンデンサ接続ノード電圧Ｖｃが急速に所定レベル上昇して保持される。
【０１４０】
次に、入力電圧ＶｉｎがＬレベルに変化すると、遅延手段Ｄ１により遅延されたＬレベルの電圧がＮＡＮＤゲート１０、ＮＯＲゲート４０に入力され、出力電圧ＶｏｕｔがＬレベルに変化したときに、ＮＡＮＤゲート１０の出力はＨレベル、ＮＯＲゲートの出力はＨレベルとなる。よって、スイッチＳＷ２がオフされてコンデンサ接続ノードＮ１は定電圧源ＶＤＤから切り離され、スイッチＳＷ３がオンされてコンデンサ接続ノードＮ１は接地されるので、コンデンサ接続ノード電圧Ｖｃは急速にグランドレベルＧＮＤ付近まで下降して保持される。
【０１４１】
図３１（Ｂ）では、電圧保持回路ＶＨ５１、５２の具体的な構成が示される。ここで、電圧保持回路ＶＨ５１は、図１５（Ｂ）で示した電圧保持回路ＶＨ５１の構成に、遅延手段Ｄ１と、出力電圧Ｖｏｕｔを反転させてスイッチＳＷ２ｂのゲートに印加するインバータ３７とが追加されたものである。一方、電圧保持回路ＶＨ５２は、図１５（Ｂ）で示した電圧保持回路ＶＨ５２の構成に、遅延手段Ｄ１と、出力電圧Ｖｏｕｔを反転させてスイッチＳＷ３ｂのゲートに印加するインバータ３５とが追加されたものである。
【０１４２】
このような構成により、入力電圧ＶｉｎがＨレベルに変化すると、インバータ３６の出力が遅延手段Ｄ１により遅延してＬレベルに変化し、スイッチＳＷ２ａのゲート電圧がＬレベルになるのでスイッチＳＷ２ａはオンされる。また、スイッチＳＷ３ａのゲート電圧がＬレベルになることでスイッチＳＷ３ａはオフされる。そして、出力電圧ＶｏｕｔがＨレベルに変化したときに、インバータ３７の出力電圧がＬレベルに変化し、スイッチＳＷ２ｂのゲート電圧がＬレベルになるのでスイッチＳＷ２ｂはオンされる。よって、コンデンサ接続ノードＮ１は定電圧源ＶＤＤと接続されて接地が開放されるので、コンデンサ接続ノード電圧Ｖｃは所定レベル急速に上昇して保持される。
【０１４３】
反対に、入力電圧ＶｉｎがＬレベルに変化すると、インバータ３６の出力が遅延手段Ｄ１により遅延してＨレベルに変化する。すると、上記の反対の動作により、スイッチＳＷ２ａ、ＳＷ２ｂはオフされる。また、スイッチＳＷ３ａ、スイッチＳＷ３ｂはオンされる。これにより、コンデンサ接続ノードＮ１は定電圧源ＶＤＤから開放されて接地されるので、コンデンサ接続ノード電圧ＶｃはグランドレベルＧＮＤ付近まで急速に下降して保持される。
【０１４４】
図３２は、図３１（Ｂ）に示した構成におけるタイミングチャート図である。図３２には、入力電圧Ｖｉｎ、インバータ３６の出力電圧Ｖ３６、コンデンサ接続ノードＮ１の電圧Ｖｃ、出力電圧Ｖｏｕｔ、及びスイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂのタイミングが示される。
【０１４５】
まず、入力電圧ＶｉｎがＬレベルからＨレベルに変化すると、遅延手段Ｄ１によって遅延時間Ｔｄ３遅延してインバータ３６の出力電圧Ｖ３６がＬレベルに変化する。するとスイッチＳＷ３ａがオフされることで、コンデンサＣ１の充電が開始される。また、スイッチＳＷ２ａはオンされる。そして、コンデンサ接続ノードＮ１の電圧Ｖｃが上昇して検知電圧ＶＴＨを超えると、出力電圧ＶｏｕｔはＨレベルとなるので、インバータ３７により反転されたＬレベルの電圧によりスイッチＳＷ２ｂがオンされることでコンデンサ接続ノードＮ１が定電圧源ＶＤＤと接続され、また、スイッチＳＷ３ｂがオフされることで接地から開放される。よって、コンデンサ接続ノードＮ１の電圧ＶｃがΔＶ急上昇して保持される（矢印Ａ３２）。
【０１４６】
次に、入力電圧ＶｉｎがＨレベルからＬレベルに変化すると、遅延手段Ｄ１によって遅延時間Ｔｄ３遅延してインバータ３６の出力電圧Ｖ３６がＨレベルに変化する。するとスイッチＳＷ２ａがオフ、スイッチＳＷ３ａがオンされることで、コンデンサＣ１の放電が開始される。そして、コンデンサ接続ノードＮ１の電圧Ｖｃが下降して検知電圧ＶＴＬを超えると、出力電圧ＶｏｕｔはＬレベルとなるので、インバータ３７により反転されたＨレベルの電圧によりスイッチＳＷ２ｂがオフされることでコンデンサ接続ノードＮ１は定電圧源ＶＤＤから切り離され、スイッチＳＷ３ｂがオンされることでコンデンサ接続ノードＮ１が接地される。よって、コンデンサ接続ノードＮ１の電圧Ｖｃが急速にグランドレベルＧＮＤ付近まで低下して保持される（矢印Ａ３３）。
【０１４７】
このような動作が繰返されるので、入力電圧Ｖｉｎの周期が変動して、ＨレベルからＬレベルに変化し、短時間（Ｔｓ）で再びＨレベルに変化するような場合であっても、コンデンサＣ１の充電開始が遅延時間Ｔｄ３遅れる間にコンデンサ接続ノードＮ１の電圧ＶｃはグランドレベルＧＮＤ付近まで下降し、そこから上昇を開始できる（矢印Ａ３４）。よって、所期の遅延時間Ｔｄ１遅延して出力電圧ＶｏｕｔがＨレベルに変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【０１４８】
また、コンデンサ接続ノード電圧Ｖｃが検知電圧ＶＴＨをこえたときはコンデンサ接続ノード電圧ＶｃをＨレベルに保持するので、入力信号の電流が小さい場合であっても、外来ノイズに起因する出力電圧Ｖｏｕｔの誤動作を防止することができる。
【０１４９】
なお、上述の各実施例は、図１９、図２０において示したような構成の電子機器における遅延回路として好適に用いられる。また、コンデンサＣ１の充電電流が大きい場合や、コンデンサＣ１の容量が大きい場合の回路構成にも上記実施例を適用することで、入力電圧Ｖｉｎの周期が変動したときに出力電圧Ｖｏｕｔの誤動作を防止するという効果を奏することができる。
【０１５０】
また、各スイッチはＰ型ＭＯＳまたはＮ型ＭＯＳで構成される例を示したが、それぞれＰＮＰ型トランジスタ、ＮＰＮ型トランジスタで代用することも可能である。
【０１５１】
以上説明した実施例によれば、入力電圧Ｖｉｎの周期が変動して、ＨレベルからＬレベルに変化し、短時間（Ｔｓ）で再びＨレベルに変化するような場合であっても、所期の遅延時間Ｔｄ１遅延して出力電圧Ｖｏｕｔが変化するので、出力電圧Ｖｏｕｔの誤動作が防止される。
【符号の説明】
【０１５２】
Ｃ１：コンデンサ、Ａ１：定電流源、Ｃｐ１：コンパレータ、ＶＨ１：電圧保持回路
Ｎ１：コンデンサ接続ノード、Ｄ１：遅延手段
【図１】
2011147190.tif 000003
【図２】
2011147190.tif 000004
【図３】
2011147190.tif 000005
【図４】
2011147190.tif 000006
【図５】
2011147190.tif 000007
【図６】
2011147190.tif 000008
【図７】
2011147190.tif 000009
【図８】
2011147190.tif 000010
【図９】
2011147190.tif 000011
【図１０】
2011147190.tif 000012
【図１１】
2011147190.tif 000013
【図１２】
2011147190.tif 000014
【図１３】
2011147190.tif 000015
【図１４】
2011147190.tif 000016
【図１５】
2011147190.tif 000017
【図１６】
2011147190.tif 000018
【図１７】
2011147190.tif 000019
【図１８】
2011147190.tif 000020
【図１９】
2011147190.tif 000021
【図２０】
2011147190.tif 000022
【図２１】
2011147190.tif 000023
【図２２】
2011147190.tif 000024
【図２３】
2011147190.tif 000025
【図２４】
2011147190.tif 000026
【図２５】
2011147190.tif 000027
【図２６】
2011147190.tif 000028
【図２７】
2011147190.tif 000029
【図２８】
2011147190.tif 000030
【図２９】
2011147190.tif 000031
【図３０】
2011147190.tif 000032
【図３１】
2011147190.tif 000033
【図３２】
2011147190.tif 000034
【手続補正書】
【提出日】平成23年4月28日(2011.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のキャパシタと、
前記第１のキャパシタと第１のノードを介して接続され、入力電圧が第１のレベルに変化したときに前記第１のキャパシタの放電または充電を開始し、前記入力電圧が第２のレベルに変化したときに前記第１のキャパシタの充電または放電を開始する充放電回路と、
前記第１のキャパシタの充電または放電の開始から、前記第１のノードの電圧が第１のレベルから所定の第１の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させ、前記第１のキャパシタの放電または充電の開始から、前記第１のノードの電圧が第２のレベルから所定の第２の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第２のレベルから第１のレベルに変化させる電圧検知回路と、
前記入力電圧が第１のレベルであって、かつ前記出力電圧が第１のレベルに変化したときに、前記第１のノードの電圧を前記第２の検知電圧を超えるレベルに保持し、前記入力電圧が第２のレベルのときに、前記保持を解除する電圧保持回路とを有し、
前記入力電圧が第１のレベルに変化したときに、第２のキャパシタを充電する時間分、前記充放電回路による前記第１のキャパシタの放電または充電の開始を遅延させ、前記入力電圧が第２のレベルに変化したときに、前記第２のキャパシタを放電する時間分、前記電圧保持回路による前記保持の解除を遅延させる遅延手段をさらに有する
遅延回路。
【請求項２】
請求項１の遅延回路を有することを特徴とする電子機器。