(57)【要約】【課題】シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能なテスト回路を提供する。【解決手段】本発明のテスト回路は、複数のレジスタがシリアル接続されたシフトレジスタと、バイパス回路７１ａ（７１ｂ）と、を備える。シフトレジスタは、回路ユニットに接続される。バイパス回路７１ａ（７１ｂ）は、第１のレジスタ７１１ａ（７１１ｂ）の出力が入力される第２のレジスタ７１２ａ（７１２ｂ）と、連続する２つのレジスタ４１６と４２５ｂ（４１５と４２４ｂ）の間に設けられ、第２のレジスタの出力に応じて、連続する２つのレジスタのうち前段のレジスタの出力、あるいは第１のレジスタの出力、のいずれか一方を選択して、連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタ７１３ａ（７１３ｂ）と、を備える。【選択図】図１
2011179860.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路ユニットを含む複数の回路ユニットが搭載された半導体集積回路のテスト回路であって、
第１のレジスタを含む複数のレジスタがシリアル接続されてシリアルパスを形成したシフトレジスタと、
バイパス回路と、
を備え、
前記シフトレジスタは、複数の前記回路ユニットに接続され、
前記バイパス回路は、
前記第１のレジスタの出力が入力される第２のレジスタと、
前記複数のレジスタのうち連続する２つのレジスタの間に設けられ、前記第２のレジスタの出力に応じて、前記連続する２つのレジスタのうち前段のレジスタの出力、あるいは前記第１のレジスタの出力、のいずれか一方を選択して、前記連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタと、
を備えることを特徴とするテスト回路。
【請求項２】
前記シフトレジスタを構成するレジスタのクロック入力端子にクロック信号が入力され、
前記第２のレジスタのクロック入力端子にトリガ信号が入力されることを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記シフトレジスタは、シリアル接続された第３及び第４のレジスタを備え、
前記第３のレジスタが前記第１の回路ユニットの入力に接続され、
前記第４のレジスタが前記第１の回路ユニットの出力に接続され、
前記第３のレジスタにより、前記第１の回路ユニットに設定値を与え、前記第４のレジスタを介して、前記第１の回路ユニットのテスト結果を受けることを特徴とする請求項１又は２に記載のテスト回路。
【請求項４】
前記第３のレジスタと第４のレジスタとの間に第２のセレクタを有し、
前記第２のセレクタは、制御信号に応じて、前記第３のレジスタの出力あるいは前記第１の回路ユニットの出力のいずれか一方を前記第４のレジスタに選択出力することを特徴とする請求項３に記載のテスト回路。
【請求項５】
ＴＡＰコントローラを有し、
前記シフトレジスタの初段のレジスタに、前記ＴＡＰコントローラのシリアルデータ入力が接続され、
前記シフトレジスタの最終段のレジスタに、前記ＴＡＰコントローラのシリアルデータ出力が接続されることを特徴とする請求項１乃至４のいずれか１項に記載のテスト回路。
【請求項６】
前記ＴＡＰコントローラは前記制御信号を出力することを特徴とする請求項５に記載のテスト回路。
【請求項７】
前記複数の回路ユニットの各々は、組み合わせ回路であり、
前記シフトレジスタがスキャンパス回路であることを特徴とする請求項１乃至３のいずれか１項に記載のテスト回路。
【請求項８】
前記シフトレジスタは、複数のレジスタ群を有し、
前記複数のレジスタ群の各々は、互いに隣接して接続されたレジスタより構成され、それぞれ対応する前記回路ユニットに接続されることを特徴とする請求項１乃至７のいずれか１項に記載のテスト回路。
【請求項９】
前記第１のレジスタは、前記連続する２つのレジスタよりも、前記シリアルパスの入力側に位置することを特徴とする請求項１乃至８のいずれか１項に記載のテスト回路。
【請求項１０】
前記クロック信号に基づいて、前記第１のレジスタに所望の設定値が保持されている間に、前記第２のレジスタに前記トリガ信号が入力され、前記第２のレジスタは出力信号の値を更新することを特徴とする請求項２乃至９のいずれか１項に記載のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト回路に関する。
【背景技術】
【０００２】
半導体装置のテスト方法の一種であるIEEE1500は、図５に示すように、ＬＳＩ内部ハードマクロ（以下マクロ）１１のテストの一般的方法を規格化したものである。各マクロ１１はインストラクションレジスタ（ＷＩＲ：Wrapper instruction register）２１を備える。当該インストラクションレジスタ２１はシリアルに接続される。このシリアルパス（シリアルチェーン）経由にて設定されたインストラクションレジスタ２１とシリアルテストコントローラ（図示省略）からの信号に基づいて、テスト対象のマクロ１１のテスト状態、バイパスレジスタ（以下ＷＢＹ：Wrapper bypass register）３１、テスト対象のマクロ１１の入出力端子へのテスト信号の挿入・モニタ用バウンダリレジスタ（以下ＷＢＲ：Wrapper boundary register）４１、４２が制御される。つまり、当該テスト方法は、ＷＢＹ３１によってテスト対象でないマクロ１１をスキップする。
【０００３】
しかし、このようなテスト方法は、ＷＢＹ３１によってテスト対象でないマクロ１１をスキップして、シリアルパスの総ビット数を短くできるものの、やはり総ビット数が依然として多い。つまり、シフト動作が多く、その分のテスト時間が長くなってしまう問題がある。
【０００４】
また、特許文献１には、図６に示すように当該シリアルパスを並列化した回路が開示されている。特許文献１に開示の回路は、各マクロ１１のインストラクションレジスタをＴＡＰ（Test Mode Select）コントローラ５１内に一つのインストラクションレジスタ（ＩＲ）５１１として装備している。各マクロ１１のＷＢＲ４１、４２はシリアルパスで接続している。そして、特許文献１に開示の回路は、ＷＢＲ４１、４２で構成されたシリアルパスを複数搭載し、テスト対象のマクロのＷＢＲ４１、４２が接続されているシリアルパスのみ有効とする。
【０００５】
ちなみに、特許文献２には、シリアルパスにおいてクリティカルパス評価が良好にできる回路が開示されている。すなわち、特許文献２に開示の回路は、シリアルパスを成す任意のスキャンフリップフロップの間に制御専用のスキャンフリップフロップを設けている。しかし、特許文献２に開示の回路は、シリアルパス内の任意のスキャンフリップフロップにテスト信号を送る際のシフト動作を減らすことを目的とするものでない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−４３１１６号公報
【特許文献２】特開２００７−１９８７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示の回路は、並列化したシリアルパス上のＷＢＲへテスト信号の設定制御及びテスト結果のモニタ制御をするために、シリアルパス上のＷＢＲ数のシフト動作が必要である。
【０００８】
以下に例として、図７を用いて説明する。図７に示す回路は、特許文献１に開示の回路における１本のシリアルパスを取り出し、具現化したものである。ちなみに、当該回路は、マクロのＦＩに１ビットのデータを入力し、ＦＯから１ビットのテスト結果を得る。
この回路は、６つのマクロ１１１、１１２、１１３、１１４、１１５、１１６を備える。マクロ１１１のＦＩ側のＷＢＲはレジスタ４１１で構成し、マクロ１１１のＦＯ側のＷＢＲはセレクタ４２１ａとレジスタ４２１ｂとで構成する。マクロ１１２のＦＩ側のＷＢＲはレジスタ４１２で構成し、マクロ１１２のＦＯ側のＷＢＲはセレクタ４２２ａとレジスタ４２２ｂとで構成する。マクロ１１３のＦＩ側のＷＢＲはレジスタ４１３で構成し、マクロ１１３のＦＯ側のＷＢＲはセレクタ４２３ａとレジスタ４２３ｂとで構成する。マクロ１１４のＦＩ側のＷＢＲはレジスタ４１４で構成し、マクロ１１４のＦＯ側のＷＢＲはセレクタ４２４ａとレジスタ４２４ｂとで構成する。マクロ１１５のＦＩ側のＷＢＲはレジスタ４１５で構成し、マクロ１１５のＦＯ側のＷＢＲはセレクタ４２５ａとレジスタ４２５ｂとで構成する。マクロ１１６のＦＩ側のＷＢＲはレジスタ４１６で構成し、マクロ１１６のＦＯ側のＷＢＲはセレクタ４２６ａとレジスタ４２６ｂとで構成する。これらのレジスタ及びセレクタで１本のシリアルパスが構成されている。
【０００９】
ＩＲ（図示を省略）は、ＴＡＰコントローラ５１に搭載している。シリアルパスは、ＴＡＰコントローラ５１のInternal Serial Inputからレジスタ４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂと接続され、最終的にＴＡＰコントローラ５１のInternal Serial Outputに接続される。また、ＴＡＰコントローラ５１から、シリアルテストコントロール信号としてTest Enableが出力される。当該シリアルテストコントロール信号は、各マクロ１１１、１１２、１１３、１１４、１１５、１１６のTest Enable端子に入力される。このとき、各マクロはテスト時にＦＩとして'１'が入力される。
【００１０】
ここで、マクロ１１５のみテストを実施する場合を考える。タイミングチャートを図８に示す。ＴＡＰコントローラ５１内のインストラクションレジスタを設定した後、Internal Serial Inputから'１'を挿入し（Ｔ１）、マクロ１１５のレジスタ４１５にテスト値'１'がセットされるまでシフト動作をする（Ｔ２）。
【００１１】
マクロ１１５のレジスタ４１５にテスト値'１'をセット終了後に、Test Enableを'1'とする（Ｔ３）。各マクロは、Test Enableが'1'の間自分のテストを実施し、結果をＦＯに出力する。ただし、マクロ１１５以外にはＦＩに'０'が設定されているので、マクロ１１５以外の出力結果は０となる。
【００１２】
マクロ１１５のテスト終了後、internal TCKを１パルス挿入し、マクロ１１５のＦＯ値を、セレクタ４２５ａを介してレジスタ４２５ｂに格納する（Ｔ４）。その後Test Enableを'０'とし（Ｔ５）、シフト動作によりInternal Serial Outputからテスト結果（レジスタ４２５ｂのレジスト値）をモニタする（Ｔ６）。
【００１３】
ここで、マクロ１１５のレジスタ４１５に値を設定し、マクロ１１５のＦＯのみをレジスタ４２５ｂ経由でモニタしたい場合でもシリアルパス上のレジスタ数のシフト動作が必要となり、その分のテスト時間が長くなってしまう問題がある。
【課題を解決するための手段】
【００１４】
本発明に係るテスト回路は、第１の回路ユニットを含む複数の回路ユニットが搭載された半導体集積回路のテスト回路であって、第１のレジスタを含む複数のレジスタがシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路と、を備え、前記シフトレジスタは、複数の前記回路ユニットに接続され、前記バイパス回路は、前記第１のレジスタの出力が入力される第２のレジスタと、前記複数のレジスタのうち連続する２つのレジスタの間に設けられ、前記第２のレジスタの出力に応じて、前記連続する２つのレジスタのうち前段のレジスタの出力、あるいは前記第１のレジスタの出力、のいずれか一方を選択して、前記連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタと、を備える。
このような構成により、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。
【発明の効果】
【００１５】
本発明によれば、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る第１の実施の形態のテスト回路を概略的に示したブロック図である。
【図２】本発明に係る第１の実施の形態のテスト回路の動作を示したタイミングチャートである。
【図３】本発明に係る第２の実施の形態のテスト回路を概略的に示したブロック図である。
【図４】本発明に係る第３の実施の形態のテスト回路を概略的に示したブロック図である。
【図５】ＩＥＥＥ１５００のテスト回路を概略的に示したブロック図である。
【図６】関連するテスト回路を概略的に示したブロック図である。
【図７】関連するテスト回路を概略的に示したブロック図である。
【図８】関連するテスト回路の動作を示したタイミングチャートである。
【発明を実施するための形態】
【００１７】
本発明に係るテスト回路の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１８】
＜第１の実施の形態＞
図１に示すテスト回路は、上述した図７に示す回路を基本としている。ちなみに、本実施の形態のテスト回路も、回路ユニットのＦＩに１ビットのデータを入力し、ＦＯから１ビットのテスト結果を得る。
【００１９】
テスト回路は、６つのラッパー６１、６２、６３、６４、６５、６６を備える。ラッパー６１は、回路ユニット（マクロ）１１１、レジスタ４１１、４２１ｂ、及びレジスタ４１１と４２１ｂとの間に設けられたセレクタ４２１ａを備える。ラッパー６２は、回路ユニット１１２、レジスタ４１２、４２２ｂ、及びレジスタ４１２と４２２ｂとの間に設けられたセレクタ４２２ａを備える。ラッパー６３は、回路ユニット１１３、レジスタ４１３、４２３ｂ、及びレジスタ４１３と４２３ｂとの間に設けられたセレクタ４２３ａを備える。ラッパー６４は、回路ユニット１１４、レジスタ４１４、４２４ｂ、及びレジスタ４１４と４２４ｂとの間に設けられたセレクタ４２４ａを備える。ラッパー６５は、回路ユニット１１５、レジスタ４１５、４２５ｂ、及びレジスタ４１５と４２５ｂとの間に設けられたセレクタ４２５ａを備える。ラッパー６６は、回路ユニット１１６、レジスタ４１６、４２６ｂ、及びレジスタ４１６と４２６ｂとの間に設けられたセレクタ４２６ａを備える。
【００２０】
ラッパー６１のレジスタ４１１、４２１ｂ、ラッパー６２のレジスタ４１２、４２２ｂ、ラッパー６３のレジスタ４１３、４２３ｂ、ラッパー６４のレジスタ４１４、４２４ｂ、ラッパー６５のレジスタ４１５、４２５ｂ、ラッパー６６のレジスタ４１６、４２６ｂ、さらにレジスタ７１１ａ、７１１ｂがシフトレジスタを構成している。つまり、本実施の形態では、当該シフトレジスタでシリアルパスを構成している。
【００２１】
レジスタ４１１（４１２、４１３、４１４、４１５、４１６）のデータ入力端子には、データ信号が入力される。レジスタ４１１（４１２、４１３、４１４、４１５、４１６）のクロック入力端子には、クロック信号が入力される。レジスタ４１１（４１２、４１３、４１４、４１５、４１６）は、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＩに接続されると共に、セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）に接続されている。すなわち、レジスタ４１１（４１２、４１３、４１４、４１５、４１６）は、クロック信号に基づいてデータ信号を、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＩに入力すると共に、セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）に入力する。
【００２２】
セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）には、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＯからの出力信号とレジスタ４１１（４１２、４１３、４１４、４１５、４１６）からのデータ信号とが入力される。セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）は、入力される制御信号に基づいて、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＯからの出力信号、又はレジスタ４１１（４１２、４１３、４１４、４１５、４１６）からのデータ信号を、レジスタ４２１ｂ（４２２ｂ、４２３ｂ、４２４ｂ、４２５ｂ、４２６ｂ）に出力する。
【００２３】
レジスタ７１１ａ（７１１ｂ）は、ラッパー６１（６２）のレジスタ４２１ｂ（４２２ｂ）とその次段のラッパー６２（６３）のレジスタ４１２（４１３）との間に設けられている。レジスタ７１１ａ（７１１ｂ）は、シリアルパス上のスキップしたいラッパー６２（６３）のレジスタ４１２（４１３）の手前に設けられている。レジスタ７１１ａ（７１１ｂ）には、レジスタ４２１ｂ（４２２ｂ）からの出力信号と、クロック信号とが入力され、当該出力信号がクロック動作によって出力される。当該出力信号は、次段のラッパー（即ちスキップしたいラッパー）６２（６３）のレジスタ４１２（４１３）に入力されると共に、後述するバイパス回路７１ａ（７１ｂ）のレジスタ７１２ａ（７１２ｂ）に入力される。したがって、レジスタ７１１ａ（７１１ｂ）は、上述のシリアルパスをスキップ（バイパス）するか否かの設定値が格納されるスキップ設定レジスタである。
【００２４】
テスト回路は、さらにバイパス回路７１ａ（７１ｂ）を備える。バイパス回路７１ａ（７１ｂ）は、スキップしたいラッパー６２（６３）のレジスタ４１２（４１３）とレジスタ７１１ａ（７１１ｂ）との間と、テスト対象のラッパー６６（６５）のレジスタ４１６（４１５）とその前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）との間と、を接続している。
【００２５】
バイパス回路７１ａ（７１ｂ）は、レジスタ７１２ａ（７１２ｂ）、セレクタ７１３ａ（７１３ｂ）を備える。
レジスタ７１２ａ（７１２ｂ）は、レジスタ７１１ａ（７１１ｂ）からの出力信号と、トリガ端子９１からのトリガ信号とが入力され、当該出力信号がトリガ信号に基づいてセレクタ７１３ａ（７１３ｂ）に出力される。ここで、レジスタ７１２ａ（７１２ｂ）は、レジスタ７１１ａ（７１１ｂ）に設定された設定値を保持するスキップ情報保持レジスタである。
【００２６】
セレクタ７１３ａ（７１３ｂ）は、スキップ後に接続したい、即ちテスト対象であるラッパー６６（６５）のレジスタ４１６（４１５）とその前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）との間に設けられている。セレクタ７１３ａ（７１３ｂ）には、テスト対象であるラッパー６６（６５）の前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）からの出力信号と、レジスタ７１１ａ（７１１ｂ）からの出力信号とが入力されると共に、セレクト信号としてレジスタ７１２ａ（７１２ｂ）からの出力信号が入力される。セレクタ７１３ａ（７１３ｂ）は、レジスタ７１２ａ（７１２ｂ）からの出力信号に基づいて、ラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）からの出力信号、又はレジスタ７１１ａ（７１１ｂ）からの出力信号を、テスト対象であるラッパー６６（６５）のレジスタ４１６（４１５）に出力する。ちなみに、セレクタ７１３ａ（７１３ｂ）は、セレクト信号が'０'で通常のシリアルパスを選択し、'１'でレジスタ７１１ａ（７１１ｂ）の出力パスを選択する。また、各回路ユニットはテスト時にＦＩとして'１'を入力する必要がある。
【００２７】
テスト対象であるラッパー６６（６５）の回路ユニット１１６（１１５）は、入力される制御信号と、レジスタ４１６（４１５）から入力される出力信号とに基づいて所定のテストが行われる。
【００２８】
以上説明したように、本発明のテスト回路は、第１の回路ユニットを含む複数の回路ユニット（１１１、１１２、１１３、１１４、１１５、１１６）が搭載された半導体集積回路のテスト回路であって、第１のレジスタ（スキップ設定レジスタ、７１１ａ）を含む複数のレジスタ（４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂ、７１１ａ、７１１ｂ）がシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路（７１ａ）とを備えている。そして、このシフトレジスタは、複数の回路ユニットに接続される。さらにバイパス回路（７１ａ）は、第１のレジスタ（７１１ａ）の出力が入力される第２のレジスタ（スキップ情報保持レジスタ、７１２ａ）と、複数のレジスタ（４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂ、７１１ａ、７１１ｂ）のうち連続する２つのレジスタ（例えば、４２５ｂと４１６）の間に設けられ、第２のレジスタ（７１２ａ）の出力に応じて、この連続する２つのレジスタ（例えば、４２５ｂと４１６）のうち前段のレジスタ（４２５ｂ）の出力、あるいは第１のレジスタ（７１１ａ）の出力、のいずれか一方を選択して、この連続する２つのレジスタのうち後段のレジスタ（４１６）に出力する第１のセレクタ（７１３ａ）とを備える。
【００２９】
なお、シフトレジスタを構成するレジスタのクロック入力端子にはクロック信号(不図示）が入力され、第２のレジスタ（７１２ａ）のクロック入力端子には別途トリガ信号（９１）が入力される。なお、他のバイパス回路（例えば７１ｂ）も同様である。バイパス回路は、本実施の形態のように複数形成してもよいし、１つであってもよい。
【００３０】
さらに、本実施の形態では、スキップ設定レジスタ７１１ａ（７１１ｂ）を独立して明示する構成で示したが、スキップ設定レジスタ７１１ａ（７１１ｂ）はシリアルパス上の前段のレジスタ（４２１ｂ、４２２ｂ）と兼用してもよい。
【００３１】
ちなみに、上述のシフトレジスタに制御信号などを入力することができれば、テスト対象であるラッパー６６（６５）の回路ユニット１１６（１１５）のテストを実行することができるが、テスト回路は、図１に示すようにＴＡＰコントローラ５１を備えていることが好ましい。
【００３２】
ＴＡＰコントローラ５１は、テスト対象の回路ユニットに対する命令やテスト信号、テスト結果などの入出力を行うためのシリアルインターフェースである。すなわち、ＴＡＰコントローラ５１は、ＴＤＩ（Test Date In）、ＴＣＫ（Test Clock）、ＴＲＳＴ（Test ReSeT）、ＴＭＳ（Test Mode Select）、ＴＤＯ（Test Data Out）の５本の信号線を備え、これらの信号線を外部のコンピュータ等で制御することによって、所謂ＪＴＡＧ（Joint Test Action Group）テストを行う。但し、ＴＲＳＴは、適宜省略される。
【００３３】
このようなＴＡＰコントローラ５１のシリアルデータ入力端子（Internal Serial Input）にシフトレジスタのレジスタ４１１が接続される。一方、ＴＡＰコントローラ５１のシリアルデータ出力端子（Internal Serial Output）にシフトレジスタのレジスタ４２６ｂが接続される。
【００３４】
このようなテスト回路は、図２に示すように動作する。本実施の形態では、回路ユニット１１５をテスト対象とする。
ＴＡＰコントローラ５１内のインストラクションレジスタを設定した後、Internal Serial Inputから'１'を挿入し（Ｔ１１）、順々にシフト動作する（Ｔ１２）。レジスタ７１１ｂに'１'がセットされた時点（Ｔ１３）で、トリガ端子９１から１パルス挿入し（Ｔ１４）、バイパス回路７１ｂのレジスタ７１２ｂにレジスタ７１１ｂの値、つまり'１'をセットする（Ｔ１５）。すなわち、クロック信号に基づいて、レジスタ７１１ｂにテスト信号の値'１'が保持されている間に、レジスタ７１２ｂにトリガ端子９１からトリガ信号が入力され、レジスタ７１２ｂは出力信号の値を更新する。
【００３５】
セレクタ７１３ｂは、レジスタ７１２ｂの出力が'１'であることにより、レジスタ７１１ｂの出力を選択する。トリガ端子９１への１パルス挿入後の次のクロック信号（Ｔ１６）にて、テスト対象の回路ユニット１１５のレジスタ４１５に'１'がセットされる（Ｔ１７）。
【００３６】
レジスタ４１５に'１'がセットされた後、Test Enable（制御信号）を'１'とする（Ｔ１８）。回路ユニット１１５は、自身のＦＩに'１'が設定されているので正常にテストを実施し、結果をＦＯに出力する。
【００３７】
十分時間が経過した後、クロック信号を１パルス挿入し、回路ユニット１１５のテスト結果をレジスタ４２５ｂに格納する（Ｔ１９）。その後Test Enableを'０'とし（Ｔ２０）、シフト動作によりInternal Serial Output経由で回路ユニット１１５のテスト結果をモニタする。
【００３８】
レジスタ７１１ｂに'１'を設定した後、トリガ端子９１からパルスを挿入することで、回路ユニット１１３のレジスタ４１３、４２３ｂ、及び回路ユニット１１４のレジスタ４１４、４２４ｂ分のシフト動作が不要になる。結果として、少ないシフト数でシリアルパス上のレジスタへの設定と回路ユニット１１５のテスト結果モニタが可能となる。つまり、テスト回路はパイパス回路を備えるので、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。
【００３９】
＜第２の実施の形態＞
本実施の形態のテスト回路は、図３に示すように、図５に示す回路と対応する構成でも同様に実施できる。なお、重複する説明は省略するものとする。
【００４０】
テスト回路は、複数のラッパー６７を備える。各々のラッパー６７は、上述したように回路ユニット１１、インストラクションレジスタ（ＷＩＲ）２１、ＷＢＹ３１、ＷＢＲ４１、４２を備える。つまり、複数のＷＩＲ２１、レジスタ７１１はシリアルに接続されており、当該複数のＷＩＲ２１とレジスタ７１１とでシフトレジスタを構成している。また、複数のＷＢＹ３１、レジスタ７１１もシリアルに接続されており、当該複数のＷＢＹ３１とレジスタ７１１とでシフトレジスタを構成している。ＷＢＲ４１、４２は、各回路ユニット１１に対応して設けられ、入力端子と出力端子との間でシリアルに接続されている。
【００４１】
すなわち、スキップしたいラッパー６７のＷＩＲ２１とその前段のラッパー６７のＷＩＲ２１との間にレジスタ７１１を設ける。そして、スキップしたいラッパー６７のＷＩＲ２１とレジスタ７１１との間と、テスト対象のラッパー６７のＷＩＲ２１とその前段のラッパー６７のＷＩＲ２１との間とを、バイパス回路７１で接続する。バイパス回路７１は、上述のように、レジスタ７１２、セレクタ７１３を備える。
【００４２】
このようなテスト回路は、以下のように動作する。基本的な動作は、第１の実施の形態のテスト回路と同様である。
つまり、シリアルパスにて値をシフト動作する手順で、レジスタ７１１に値を設定する。レジスタ７１１に値が設定された後、トリガ端子９１から１パルス挿入し、レジスタ７１２にレジスタ７１１の値をラッチする。シリアルパス上のセレクタ７１３は、セレクト信号であるレジスタ７１２の値に基づいて、本来のシリアルパスからのパスと、バイパス回路７１経由のパスとを選択する。
【００４３】
よって、レジスタ７１１にスキップ設定となる値が設定され、トリガ端子９１からパルスが入った時点でシリアルパス上のレジスタ７１１とセレクタ７１３との間の、ＷＩＲ２１がスキップされる。そのため、全体のシリアルパス上のＷＩＲ２１の数が減り、必要なシフト時間が短縮される。解除する場合は、レジスタ７１１にスキップ解除設定となる値をセットし、トリガ端子９１からパルスを挿入する。この時点でセレクタ７１３は通常のシリアルパスを選択する。
【００４４】
これにより、シリアルパス上の任意のレジスタ（ＷＩＲ２１）のスキップが可能となる。結果として、必要に応じてシリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。
【００４５】
＜第３の実施の形態＞
本実施の形態のテスト回路は、図４に示すように、回路ユニット（組み合わせ回路）１０１ｎ（ｎは１以上の整数）、１０１ｎ+１、１０１ｎ+２、シリアルに接続されたレジスタ１０２を備えるスキャンテスト回路に用いている。ここで、本実施の形態では、レジスタ１０２がスキャンフリップフロップに相当する。図４に示すように、スキャンテスト対象のスキャンフリップフロップがシリアルパス上でまとまっている場合、もしくは、対象外のスキャンフリップフロップがまとまっている場合に、それらのスキャンフリップフロップをスキップすることで、シフト動作時間の短縮が可能となる。
【００４６】
つまり、回路ユニット１０１ｎ+２のみスキャンテストしたい場合、図４に示すように、レジスタ７１１及びバイパス回路７１を構成するレジスタ７１２、セレクタ７１３を設ける。すなわち、レジスタ１０２ａとその前段のレジスタ１０２ｂとの間にレジスタ７１１を設ける。そして、レジスタ１０２ａとレジスタ７１１との間と、レジスタ１０２ｅとその次段のレジスタ１０２ｆとの間と、をバイパス回路７１で接続する。これにより、破線Ａで囲まれたレジスタ１０２ａ、及び破線Ｂで囲まれたレジスタ１０２ｃ、１０２ｄ、１０２ｅ分のシフト時間を削減することが可能となる。
【００４７】
本実施の形態においても、本発明は、第１の回路ユニットを含む複数の回路ユニット（１０１ｎ、１０１ｎ＋１、・・・）が搭載された半導体集積回路のテスト回路であって、第１のレジスタ（スキップ設定レジスタ、７１１）を含む複数のレジスタ１０２（１０２ａ、１０２ｂ、・・・）がシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路（７１）とを備えている。ここでこのシリアルパスはスキャンチェインパスである。そして、このシフトレジスタは、複数の回路ユニットに接続される。さらにバイパス回路（７１）は、第１のレジスタ（７１１）の出力が入力される第２のレジスタ（スキップ情報保持レジスタ、７１２）と、複数のレジスタ１０２（１０２ａ、１０２ｂ、・・・）のうち連続する２つレジスタ（１０２ｅと１０２ｆ）の間に設けられ、第２のレジスタ（７１２）の出力に応じて、この連続する２つのレジスタ（１０２ｅと１０２ｆ）のうち前段のレジスタ（１０２ｅ）の出力、あるいは第１のレジスタ（７１１）の出力、のいずれか一方を選択して、この連続する２つのレジスタのうち後段のレジスタ（１０２ｆ）に出力する第１のセレクタ（７１３）とを備える。
【００４８】
なお、前述の実施の形態と同様に、シフトレジスタを構成するレジスタのクロック入力端子にはクロック信号(不図示）が入力され、第２のレジスタ（７１２）のクロック入力端子には別途トリガ信号（９１）が入力される構成である。
【００４９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５０】
１１  マクロ
２１  インストラクションレジスタ
５１  ＴＡＰコントローラ
６１、６２、６３、６４、６５、６６、６７  ラッパー
７１ａ、７１ｂ  バイパス回路、７１１  レジスタ、７１２  レジスタ、７１３  セレクタ
９１  トリガ端子
１０１ｎ、１０１ｎ+１、１０１ｎ+２  回路ユニット（組み合わせ回路）
１０２  レジスタ
１１１、１１２、１１３、１１４、１１５、１１６  回路ユニット（マクロ）
４１１、４１２、４１３、４１４、４１５、４１６  レジスタ
４２１ａ〜４２６ａ  セレクタ
４２１ｂ〜４２６ｂ  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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