(57)【要約】【課題】極力小さな入力端子間電位差で、スルーレートを増大可能とする。【解決手段】差動接続された第１及び第２のトランジスタ１１，１２の差動接続部分に第１の定電流源３が接続される一方、第１及び第２のトランジスタ１１，１２の差動接続部分と反対側に、カレントミラーを構成する第３及び第４のトランジスタ１３，１４が接続される一方、第１のトランジスタ１１とダーリントン接続される第５のトランジスタ１５が設けられると共に、そのダーリントン接続に電流供給可能に第２の定電流源４が設けられ、第２のトランジスタ１２とダーリントン接続される第６のトランジスタ１６が設けられると共に、そのダーリントン接続に電流供給可能に第３の定電流源５が設けられ、さらに、第５のトランジスタ１５と差動対をなす電流補償用トランジスタ１７が設けられ、その入力及び出力は、第２のトランジスタ１２と同一に接続されてなるものである。【選択図】図１
2011119856.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅動作をなすよう第１及び第２のトランジスタが差動接続され、当該差動接続部分に第１の定電流源が接続される一方、前記第１及び第２のトランジスタの前記差動接続部分と反対側には、カレントミラー回路を構成する第３及び第４のトランジスタが能動負荷として接続されて設けられる一方、
前記第１のトランジスタとダーリントン接続される第５のトランジスタが設けられると共に、当該ダーリントン接続に電流供給可能に第２の定電流源が設けられ、
前記第２のトランジスタとダーリントン接続される第６のトランジスタが設けられると共に、当該ダーリントン接続に電流供給可能に第３の定電流源が設けられてなる演算増幅器であって、
前記第５のトランジスタと差動対を構成するように電流補償用トランジスタが設けられ、当該電流補償用トランジスタの入力及び出力は、前記第２のトランジスタと同一に接続されてなることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、スルーレートの増大等を図ったものに関する。
【背景技術】
【０００２】
演算増幅器は、増幅回路や比較回路等の種々の電子回路を構成する際に多く用いられるが、高速、且つ、安定性の高いパルス応答性を有することが理想とされる。一般的な演算増幅器においては、帰還回路を構成する際の安定性を確保するための位相補償用コンデンサが設けられているが、上述のような高速化のためには、このコンデンサの容量を小さくするか、コンデンサに流れる電流を増大させる必要がある。
このことについて、図７に示された従来回路を例に採り、以下、具体的に説明する。
【０００３】
まず、図７に示された従来回路の基本的な構成について説明する。
この従来の演算増幅器１０は、ＰＮＰ型のバイポーラトランジスタである第１及び第２のトランジスタＱ１，Ｑ２と、第１の定電流源ＣＳ１により差動増幅回路５０Ｂが構成される一方、入力段は、ＰＮＰ型のバイポーラトランジスタである第５及び第６のトランジスタＱ５，Ｑ６によりダーリントン接続されたものとなっている。
また、ＮＰＮ型のバイポーラトランジスタである第３及び第４のトランジスタＱ３，Ｑ４により差動増幅回路５０Ｂの能動負荷として作用するカレントミラー回路が構成されたものとなっている。
【０００４】
かかる差動増幅回路５０Ｂは、高電圧電源線Ｖ＋と低電圧電源線Ｖ−の電源電圧範囲内で、正転入力端子ＩＮ＋と反転入力端子ＩＮ−に印加された電圧信号の差を増幅し、単相の電圧信号として出力するようになっている。
そして、この差動増幅回路５０Ｂの出力段には、単相の電圧信号を増幅する高入力インピーダンスの電圧増幅器Ｇｍが接続され、さらに、この電圧増幅器Ｇｍの出力段には、電圧増幅器Ｇｍの出力電圧を、低出力インピーダンスで出力するバッファ回路ＢＦが接続されたものとなっている。
【０００５】
かかる演算増幅器１０を用いて、例えば、図２に示されたようにボルテージホロアを構成した場合に、パルス信号を印加した際の動作について、以下に説明する。
まず、パルス信号が印加される前、すなわち、正転入力端子ＩＮ＋が低電圧ＶＬの状態においては、反転入力端子ＩＮ−も同電位である。
次に、高電圧ＶＨのパルス信号（図２参照）が、任意のパルス立ち上がり速度で正転入力端子ＩＮ＋に印加されると（図２参照）、第１のトランジスタＱ１がオフ状態となる一方、第２のトランジスタＱ２がオン状態となり、定電流源ＣＳ１からの電流Ｉ１が全て第２のトランジスタＱ２に流れることとなる（図７参照）。
【０００６】
電流Ｉ１は、第３及び第４のトランジスタＱ３，Ｑ４によって構成されたカレントミラー回路によってミラーされ、第３のトランジスタＱ３のコレクタ電流ＩＣ３は、電流Ｉ１となる。
ここで、第１のトランジスタＱ１は、オフ状態であるため、第１のトランジスタＱ１のコレクタ電流は、零である。また、電圧増幅器Ｇｍは、高入力インピーダンスであるため、コレクタ電流ＩＣ３は、位相補償用コンデンサＣｃからの引き込み電流となり、そのため、位相補償用コンデンサＣｃを充電させ、電圧増幅器Ｇｍの出力段とバッファ回路ＢＦの入力段との接続点であるＰ点（図７参照）の電位を上昇させることとなる。
【０００７】
そして、Ｐ点は、バッファ回路ＢＦを介して出力端子ＯＵＴに接続されているため、出力電圧ＶＯＵＴは、Ｐ点の電位に追従することとなる。
この時、Ｐ点の電圧、すなわち、出力電圧ＶＯＵＴは、ある速度でＶＨの電圧レベルに達する。この速度は、パルス応答速度としてスルーレートＳＲと称され、下記する式１に示されたように電流Ｉ１が位相補償用コンデンサＣｃを充電する値として定義される。
【０００８】
ＳＲ＝Ｉ１／Ｃｃ・・・式１
【０００９】
このスルーレートＳＲの値が大きいほど、パルス応答速度が速いことを意味する。
従来は、式１を参考に、電流Ｉ１を大きくするか、位相補償用コンデンサＣｃの容量値を小さくすることで、スルーレートの改善を行うのが一般的手法であった。
しかしながら、上述のような従来の方策では、演算増幅器の安定性の指標である位相余裕が減少し、出力電圧に振動が発生し、動作の安定性が損なわれるという問題がある。
【００１０】
かかる問題を解決すべく、例えば、特許文献１等においては、先に説明した演算増幅器の入力段のダーリントン接続構成部分に、２つのダイオードを追加する構成とすることで、入力端子間電位差Ｖdifが、約１.２Ｖ以上となったときに、２つのダイオードのいずれか一方を導通させて差動増幅回路に電流を追加供給し、位相補償用コンデンサを充電させる電流を増加させて、スルーレートの増大を図ったものが提案されている。
また、特許文献２等においては、先に説明した演算増幅器の入力段のダーリントン接続構成部分に、２つのトランジスタを追加する構成とすることで、入力端子間電位差Ｖdifが、約１.２Ｖ以上となったときに、２つのトランジスタのいずれか一方を導通させて差動増幅回路に電流を追加供給し、位相補償用コンデンサを充電させる電流を増加させて、スルーレートの増大を図ったものが提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第２８１２１０３号公報（第２−３頁、図１−図４）
【特許文献２】特開２００７−２１５１２７号公報（第３−５頁、図１−図５）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献に開示されたいずれも、新たに２つの素子の追加によってスルーレートの増大が可能であるが、約１.２Ｖ以上の入力端子間電位差Ｖdifを必要とするという欠点がある。
一方、先に述べたように、単に、先の式１に基づいて、電流Ｉ１を大きくするか、位相補償用コンデンサＣｃを小さくするだけでは、回路動作の安定性が損なわれるという問題がある。
【００１３】
本発明は、上記実状に鑑みてなされたもので、回路動作の安定性を損ねることなく、極力小さな入力端子間電位差Ｖdifで、スルーレートの増大可能な演算増幅器を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動増幅動作をなすよう第１及び第２のトランジスタが差動接続され、当該差動接続部分に第１の定電流源が接続される一方、前記第１及び第２のトランジスタの前記差動接続部分と反対側には、カレントミラー回路を構成する第３及び第４のトランジスタが能動負荷として接続されて設けられる一方、
前記第１のトランジスタとダーリントン接続される第５のトランジスタが設けられると共に、当該ダーリントン接続に電流供給可能に第２の定電流源が設けられ、
前記第２のトランジスタとダーリントン接続される第６のトランジスタが設けられると共に、当該ダーリントン接続に電流供給可能に第３の定電流源が設けられてなる演算増幅器であって、
前記第５のトランジスタと差動対を構成するように電流補償用トランジスタが設けられ、当該電流補償用トランジスタの入力及び出力は、前記第２のトランジスタと同一に接続されてなるものである。
【発明の効果】
【００１５】
本発明によれば、入力電圧が低電位から高電位に遷移する際、及び、高電位から低電位に遷移する際にのみ、一時的に位相補償用コンデンサに電流を追加的に供給できるようにしたので、回路動作の安定性を損なうことなく、スルーレートを増大させることができる。しかも、かかる特性を得るために必要とされる入力端子電位差Ｖdifは、従来の半分で済み、振幅の小さいパルスでもスルーレートを増大できるという効果を奏するものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における演算増幅器の第１の回路構成を示す回路図である。
【図２】演算増幅器を用いたボルテージホロアの回路構成を示す回路図である。
【図３】本発明の実施の形態における演算増幅器のパルス信号入力に対する出力応答特性を、従来の演算増幅器の同様な特性と共に示す特性線図である。
【図４】本発明の実施の形態における演算増幅器のパルス信号入力に対するスルーレートの時間変化を、従来の演算増幅器の同様な特性と共に示す特性線図である。
【図５】本発明の実施の形態における演算増幅器の第２の回路構成例を示す回路図である。
【図６】本発明の実施の形態における演算増幅器の第３の回路構成例を示す回路図である。
【図７】従来の演算増幅器の回路構成例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例における演算増幅器１０Ａは、ＰＮＰ型のバイポーラトランジスタである第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１１，１２、及び、第１の定電流源（図１においては「ＣＳ１」と表記）３を主たる構成要素として構成されてなる差動増幅回路５０と、電圧増幅器（図１においては「Ｇｍ」と表記）１と、バッファ回路（図１においては「ＢＦ」と表記）２とを主たる構成要素とし構成されたものとなっている。
【００１８】
以下、具体的に説明すれば、まず、差動増幅回路５０を構成する第１及び第２のトランジスタ１１，１２は、エミッタ同士が接続されて差動接続とされ、その接続点（差動接続部分）には、高電圧Ｖ＋が印加されて動作する第１の定電流源３が接続されたものとなっている。
一方、第１及び第２のトランジスタ１１，１２のコレクタ側には、ＮＰＮ型のバイポーラトランジスタである第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）１３，１４により構成されたカレントミラー回路５１が能動負荷として接続されている。
【００１９】
すなわち、第３及び第４のトランジスタ１３，１４は、ベースが相互に接続されると共に、第４のトランジスタ１４のコレクタに接続されている。
また、第３のトランジスタ１３のコレクタは、第１のトランジスタ１１のコレクタに、第４のトランジスタ１４のコレクタは、第２のトランジスタ１２のコレクタに、それぞれ接続されている。
そして、第３及び第４のトランジスタ１３，１４のエミッタは、共に低電圧Ｖ−が印加されるようになっている。
【００２０】
一方、第１のトランジスタ１１のベース側には、ＰＮＰ型のバイポーラトランジスタである第５のトランジスタ（図１においては「Ｑ５」と表記）１５が、第２のトランジスタ１２のベースには、ＰＮＰ型のバイポーラトランジスタである第６のトランジスタ（図１においては「Ｑ６」と表記）１６が、それぞれダーリントン接続されている。
【００２１】
すなわち、第１のトランジスタ１１のベースは、第５のトランジスタ１５のエミッタに接続されると共に、この接続点には、高電圧Ｖ＋が印加されて動作する第２の定電流源（図１においては「ＣＳ２」と表記）４が接続されている。
そして、第５のトランジスタ１５のコレクタは、低電圧Ｖ−が印加されるようになっている一方、ベースは、正転入力端子３５に接続されたものとなっている。
【００２２】
また、第２のトランジスタ１２のベースは、第６のトランジスタ１６のエミッタに接続されると共に、この接続点には、高電圧Ｖ＋が印加されて動作する第３の定電流源（図１においては「ＣＳ３」と表記）５が接続されている。
そして、第６のトランジスタ１６のコレクタは、低電圧Ｖ−が印加されるようになっている一方、ベースは、反転入力端子３６に接続されたものとなっている。
【００２３】
さらに、ＰＮＰ型のバイポーラトランジスタである電流補償用第１及び第２のトランジスタ（図１においては、それぞれ「ＱＡ１」、「ＱＡ２」と表記）１７，１８が次述するように設けられている。
すなわち、電流補償用第１のトランジスタ１７は、そのエミッタが第１のトランジスタ１１のベースに接続される一方、コレクタが、第２のトランジスタ１２のコレクタと第４のトランジスタ１４のコレクタの相互の接続点に接続されている。
【００２４】
そして、電流補償用第１のトランジスタ１７のベースは、第２のトランジスタ１２のベースに接続されたものとなっている。
これによって、第５のトランジスタ１５と、電流補償用第１のトランジスタ１７と、第２の定電流源４とで差動増幅回路が構成されるようになっている。
【００２５】
一方、電流補償用第２のトランジスタ１８は、そのエミッタが第２のトランジスタ１２のベースに接続される一方、コレクタが、第１のトランジスタ１１のコレクタと第３のトランジスタ１３のコレクタの相互の接続点に接続されている。
そして、電流補償用第２のトランジスタ１８のベースは、第１のトランジスタ１１のベースに接続されたものとなっている。
これによって、第６のトランジスタ１６と、電流補償用第２のトランジスタ１８と、第３の定電流源５とで差動増幅回路が構成されるようになっている。
【００２６】
差動増幅回路５０の出力段となる第１のトランジスタ１１のコレクタは、電圧増幅器１の入力段に接続されている。
電圧増幅器１は、高入力インピーダンスの電圧増幅器で、第１のトランジスタ１１のコレクタに得られる単相の電圧信号を増幅出力するようになっている。
かかる電圧増幅器１の入出力端子間には、位相補償用コンデンサ（図１においては「Ｃｃ」と表記）９が接続されている。
【００２７】
そして、電圧増幅器１の出力段は、バッファ回路２の入力段に接続されており、このバッファ回路２の出力段は、出力端子３７に接続されており、電圧増幅器１の出力が、バッファ回路２により低出力インピーダンスで外部へ出力されるようになっている。
かかる構成における本発明の実施の形態の演算増幅器においては、スルーレートを増大させるために必要な入力端子間電位差Ｖdifは、約０.５Ｖとなる。これに対して、特許文献１（特許第２８１２１０３号公報）や特許文献２（特開２００７−２１５１２７号公報）に開示された回路の場合、入力端子間電位差Ｖdifは約１.２Ｖ必要である。したがって、本発明の実施の形態の演算増幅器においては、従来回路に比して約半分の入力端子間電位差Ｖdifで済むため、振幅の小さなパルスでもスルーレートを増大できるものとなっている（詳細は後述）。
【００２８】
次に、上述した演算増幅器１０Ａを用いて、図２に示されたようにボルテージホロアを構成した場合における動作について、図３及び図４の特性線図を参照しつつ説明する。
最初に、ボルテージホロアの構成について、図２を参照しつつ説明する。
ボルテージホロアは、従来から良く知られているように、演算増幅器１０Ａの反転入力端子（図示せず）と出力端子３７を相互に接続し、非反転入力端子３５に信号を入力するようにしたものである。
かかる構成のボルテージホロアの非反転入力端子３５に、論理値Ｈｉｇｈに相当する電圧レベルがＶＨ、論理値Ｌｏｗに相当する電圧レベルがＶＬのパルス信号を印加した場合（図２参照）の動作について、図３及び図４を参照しつつ、以下に説明する。
【００２９】
ここで、図３は、上述のようにパルス信号を入力した場合の出力電圧ＶＯＵＴの変化特性を、従来回路の同様の特性と共に示した特性線図であり、横軸はパルス信号入力後の経過時間を、縦軸は出力電圧を、それぞれ表している。
図３において、実線の特性線は、本発明の実施の形態における演算増幅器１０Ａの出力電圧の変化特性を、太線の点線による特性線は、従来回路の出力電圧の変化特性を、それぞれ示しており、また、細線の点線による特性線は、入力パルス信号の変化を示している。
また、図４は、上述のようにパルス信号を入力した場合のスルーレートの時間変化を、従来の演算増幅器の同様な特性と共に示す特性線図であり、横軸はパルス信号入力後の経過時間を、縦軸はスルーレートを、それぞれ表しており、左縦軸は、本発明の実施の形態における第１及び第２の構成例（実施例１、２）におけるスルーレートを、右縦軸は、本発明の実施の形態における第３構成例（実施例３）におけるスルーレートを、それぞれ表している。
【００３０】
まず、パルス信号の入力が無く、非反転入力端子３５が論理値Ｌｏｗに相当する電圧ＶＬのレベルにある時刻０から時刻ｔ１の間は、非反転入力端子３５、反転入力端子３６共に、同電位ＶＬの状態にある。この場合、第５のトランジスタ１５と電流補償用第１のトランジスタ１７から構成される差動対においては、第５のトランジスタ１５がオン状態となる一方、電流補償用第１のトランジスタ１７は、オフ状態である。そのため、第２の定電流源４から流れる電流Ｉ２は、全て第５のトランジスタ１５に流れ込むこととなり、第２のトランジスタ１２のコレクタには、第２の定電流源４からの電流Ｉ２の供給は行われない。
【００３１】
また、同様に、第６のトランジスタ１６と電流補償用第２のトランジスタ１８から構成される差動対においては、第６のトランジスタ１６がオン状態となる一方、電流補償用第２のトランジスタ１８は、オフ状態である。
そのため、第３の定電流源５から流れる電流Ｉ３は、全て第６のトランジスタ１６に流れ込むこととなり、第１のトランジスタ１１のコレクタには、第３の定電流源５からの電流Ｉ３の供給は行われない。
したがって、時刻０から時刻ｔ１までの差動増幅回路５０（図１参照）の動作は、従来と同様であり、演算増幅器１０Ａの安定性も従来回路と同じである。
【００３２】
次に、時刻ｔ１において、パルス信号が論理値Ｈｉｇｈへ任意の速度で立ち上がり始めると、それから若干の時間経過後の、例えば、時刻ｔ２において、非反転入力端子３５と反転入力端子３６の間の電位差である入力端子間電位差Ｖdif が約０.５Ｖに達すると、その前後においては、以下のような回路動作状態となる。
まず、入力端子間電位差Ｖdif の約０.５Ｖは、下記の式２により得られるものである。
【００３３】
ＶBEQ6−３Ｖｔ＝約０.６−３（ｋＴ／ｑ）≒０.５Ｖ・・・式２
【００３４】
ここで、ＶBEQ6は、第６のトランジスタ１６のベース・エミッタ間電位差であり、約０.６Ｖである。また、Ｖｔ＝（ｋＴ／ｑ）は、熱電位であり、約０.０２６Ｖである。
時刻ｔ１と時刻ｔ２との間では、第１のトランジスタ１１がオフ状態となる一方、第２のトランジスタ１２はオン状態となり、第１の定電流源３から流れる電流Ｉ１が全て第２のトランジスタ１２に流れ込むこととなる。また、第５のトランジスタ１５と電流補償用第１のトランジスタ１７、第６のトランジスタ１６と電流補償用第２のトランジスタ１８の動作状態は、時刻ｔ１から時刻ｔ２間での間においても、それ以前の状態と変わらない。
【００３５】
したがって、第４のトランジスタ１４のコレクタ電流ＩＣ４は、電流Ｉ１となり、第３のトランジスタ１３には、コレクタ電流ＩＣ４、すなわち、電流Ｉ１がミラーされ、第３のトランジスタ１３のコレクタ電流ＩＣ３となる。
この場合のスルーレートは、図４に示されたように従来例と同じであり（図４において時刻ｔ１〜時刻ｔ２の間参照）、先に示された式１によって表される。
【００３６】
次いで、時刻ｔ２において、入力端子間電位差Ｖdif が約０.５Ｖより大きくなると、電流Ｉ２は、電流補償用第１のトランジスタ１７に流れ始め、差動増幅回路５０に電流Ｉ２が供給され始める。その後、入力端子間電位差Ｖdif が約０.７Ｖを超えると、電流Ｉ２は、全て電流補償用第１のトランジスタ１７を介して差動増幅回路５０に供給されることとなる。
ここで、上述の０.７Ｖは、下記する式３によって求められる値である。
【００３７】
ＶBEQ6＋３Ｖｔ＝約０.６＋３（ｋＴ／ｑ）≒０.７Ｖ・・・式３
【００３８】
一方、第６のトランジスタ１６と電流補償用第２のトランジスタ１８による差動対では動作状態に変化は無い。また、第１のトランジスタ１１と第２のトランジスタ１２の状態は、第１のトランジスタ１１が依然としてオフ状態であるのに対して、第２のトランジスタ１２には、電流Ｉ１と電流補償用第１のトランジスタ１７により供給される電流Ｉ２が流れ込むこととなる。
したがって、第４のトランジスタ１４のコレクタには、ＩＣ４＝Ｉ１＋Ｉ２の電流が流れる。
ここで、第３のトランジスタ１３と第４のトランジスタ１４は、カレントミラーを構成するため、第３のトランジスタ１３のコレクタ電流ＩＣ３もＩＣ３＝Ｉ１＋Ｉ２となる。
そして、この場合のスルーレートは、下記する式４により表される。
【００３９】
ＳＲ＝（Ｉ１＋Ｉ２）／Ｃｃ・・・式４
【００４０】
この式４で表されるスルーレートは、従来回路におけるスルーレートを表す式１と比べると、Ｉ２／Ｃｃの分だけ大きな値となる（図４参照）。一方、従来回路にあっては、時刻ｔ２以降において、電流Ｉ３の供給が無いため、スルーレートは、それ以前と同じ大きさである（図４参照）。
したがって、図３に示されたように、時刻ｔ２以降の出力電圧ＶＯＵＴの立ち上がりは、従来回路の場合に比して急峻となる。
【００４１】
次に、時刻ｔ３で入力端子間電位差Ｖdif が再び０.５Ｖより小さくなった場合の動作について説明する。
この場合、第５のトランジスタ１５と電流補償用第１のトランジスタ１７による差動対においては、第５のトランジスタ１５がオン状態、電流補償用第１のトランジスタ１７がオフ状態となり、電流Ｉ２は全て第５のトランジスタ１５に流れ、差動増幅回路５０には、電流Ｉ２は供給されない。
【００４２】
一方、第６のトランジスタ１６と電流補償用第２のトランジスタ１８による差動対の動作状態に変化は無い。そして、第１のトランジスタ１１はオフ状態のままであり、第２のトランジスタ１２に電流Ｉ１が流れることとなる。
したがって、第４のトランジスタ１４のコレクタには、ＩＣ４＝Ｉ１の電流が流れる。この場合のスルーレートは、従来回路と同じであり、式１で表される大きさとなる。
その後、時刻ｔ４において、非反転入力端子３５と反転入力端子３６は同電位となる。一方、従来回路ではスルーレートの増加が無いため、それより遅れて時刻ｔ５で非反転入力端子３５と反転入力端子３６は同電位となる（図４参照）
【００４３】
次に、パルス信号の電圧レベルが高電圧ＶＨから低電圧ＶＬに低下した際の動作について説明する。
まず、時刻ｔ６において、パルス信号が任意のパルス立ち下がり速度で高電圧ＶＨから低電圧ＶＬへ低下し始め、時刻ｔ７で入力端子間電位差Ｖdif が約０.５Ｖに達するまでの状態を説明する。このときの約０.５Ｖは、電流補償用第２のトランジスタ１８に電流Ｉ３が流れ始める際の入力端子間電位差であり、先の式２におけるＶBEQ6を、第５のトランジスタ１５のベース・エミッタ間電位差ＶBEQ5に置き換えて求められる値である。
【００４４】
時刻ｔ６と時刻ｔ７との間においては、第１のトランジスタ１１がオン状態となる一方、第２のトランジスタ１２はオフ状態となり、電流Ｉ１は全て第１のトランジスタ１１に流れることとなる。
また、第５のトランジスタ１５と電流補償用第１のトランジスタ１７による差動対と、第６のトランジスタ１６と電流補償用第２のトランジスタ１８による差動対の、それぞれの動作状態は、時刻ｔ３の状態から変わらない。
【００４５】
ここで、第２のトランジスタ１２は、オフ状態であるため、第２のトランジスタ１２に電流は流れず、したがって、第４のトランジスタ１４にも電流は流れない。
そして、第３及び第４のトランジスタ１３，１４は、カレントミラーを構成しているため、結局、第３のトランジスタ１３にも電流が流れず、第１のトランジスタ１１のコレクタ電流ＩＣ１＝Ｉ１が、位相補償用コンデンサ９に流れ込むこととなる。
これによって、Ｐ点（図１参照）の電位が低下し、出力電圧ＶＯＵＴもＰ点の電位に追従して低下し始める（図３において時刻ｔ６〜時刻ｔ７の間参照）。そして、この場合のスルーレートは、従来回路の場合と同じであり、先の式１によって表される大きさとなる。
【００４６】
しかして、時刻ｔ７で入力端子間電位差Ｖdifが約０.５Ｖを超えると、電流Ｉ３は、電流補償用第２のトランジスタ１８を介して差動増幅回路５０に流れ始める。しかる後、入力端子間電位差Ｖdifが約０.７Ｖを超えると、電流Ｉ３は全て電流補償用第２のトランジスタ１８を介して差動増幅回路５０に流れ込むこととなる。
ここで、上述の約０.７Ｖは、先の式３におけるＶBEQ6を、第５のトランジスタ１５のベース・エミッタ間電位差ＶBEQ5に置き換えて求められる値である。
【００４７】
一方、第５のトランジスタ１５と電流補償用第１のトランジスタ１７による差動対の状態に変化は無い。
そして、上述のように差動増幅回路５０に電流Ｉ３が流れるため、第１のトランジスタ１１には、電流Ｉ１と電流Ｉ３が流れることとなる。
その一方、第２のトランジスタ１２は、オフ状態のままであり、電流は流れない。また、第３及び第４のトランジスタ１３，１４の状態に変化は無く、これらには電流は流れない。
したがって、位相補償用コンデンサ９には、Ｉ１＋Ｉ３が流れ込み、この場合のスルーレートは、下記する式５により表される。
【００４８】
ＳＲ＝（Ｉ１＋Ｉ３）／Ｃｃ・・・式５
【００４９】
この式５で表されるスルーレートは、従来回路のスルーレートを示す式１と比べてＩ３／Ｃｃだけ大きな値となる（図４参照）。一方、従来回路では、Ｉ３の供給が無いため、スルーレートは、時刻ｔ７以前と同じ大きさである（図４参照）。
そのため、図３に示されたように、出力電圧ＯＵＴの立ち下がりが急峻となる。
【００５０】
次に、時刻ｔ８において、入力端子間電位差Ｖdifが約０.５Ｖを下回った場合の動作について説明する。
時刻ｔ８において、入力端子間電位差Ｖdifが約０.５Ｖを下回ると、第６のトランジスタ１６と電流補償用第２のトランジスタ１８による差動対にあっては、第６のトランジスタ１６がオン状態となる一方、電流補償用第２のトランジスタ１８はオフ状態となり、電流Ｉ３は、全て第６のトランジスタ１６に流れ込み、差動増幅回路５０に電流Ｉ３は供給されない。
【００５１】
一方、第５のトランジスタ１５と電流補償用第１のトランジスタ１７による差動対にあっては、動作状態に変化は無い。また、第１のトランジスタ１１には、電流Ｉ１が流れ、第２のトランジスタ１２は引き続きオフ状態であるため、電流は流れない。
したがって、位相補償用コンデンサ９には、電流Ｉ１が流れることとなる。そのため、この場合のスルーレートは、従来回路と同じとなる（図４参照）。
そして、時刻ｔ９で、非反転入力端子３５と反転入力端子３６は同電位ＶＬとなる（図３参照）。
【００５２】
なお、入力端子間電位差Ｖdifが約０.５Ｖ未満の状態にあっては、差動増幅回路５０には、電流Ｉ２、Ｉ３が追加供給されないため、差動増幅回路５０に流れる電流は、従来回路と同じであり、演算増幅器としての安定性は従来同様となる。
上述の第１の構成例において用いたＰＮＰ型とＮＰＮ型のバイポーラトランジスタは、それぞれ逆のものとしても良い。その場合、第１乃至第３の定電流源３〜５は、低電圧電源線Ｖ−に接続する。また、低電圧電源線Ｖ−に接続されていた第５及び第６のトランジスタ１５，１６のコレクタは、高電圧電源線Ｖ＋に接続する。
【００５３】
次に、第２の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、第１の構成例におけるバイポーラトランジスタに代えて、ＭＯＳ型電界効果トランジスタ（以下、便宜的に「ＭＯＳトランジスタ」と称する）を用いて構成されたものである。
【００５４】
以下、具体的に説明すれば、まず、差動増幅回路５０を構成するＰ型の第１及び第２のＭＯＳトランジスタ（図５においては、それぞれ「Ｍ１」、「Ｍ２」と表記）４１，４２は、ソース同士が接続され、その接続点には、高電圧Ｖ＋が印加されて動作する第１の定電流源３が接続されたものとなっている。
一方、第１及び第２のＭＯＳトランジスタ４１，４２のドレイン側には、Ｎ型の第３及び第４のＭＯＳトランジスタ（図５においては、それぞれ「Ｍ３」、「Ｍ４」と表記）４３，４４により構成されたカレントミラー回路５１が能動負荷として接続されて設けられている。
【００５５】
すなわち、第３及び第４のＭＯＳトランジスタ４３，４４は、ゲートが相互に接続されると共に、第４のＭＯＳトランジスタ４４のドレインに接続されている。
また、第３のＭＯＳトランジスタ４３のドレインは、第１のＭＯＳトランジスタ４１のドレインに、第４のＭＯＳトランジスタ４４のドレインは、第２のＭＯＳトランジスタ４２のドレインに、それぞれ接続されている。
そして、第３及び第４のＭＯＳトランジスタ４３，４４のソースは、共に低電圧Ｖ−が印加されるようになっている。
【００５６】
一方、第１のＭＯＳトランジスタ４１のゲート側には、Ｐ型の第５のＭＯＳトランジスタ（図５においては「Ｍ５」と表記）４５が、第２のＭＯＳトランジスタ４２のゲートには、Ｐ型の第６のＭＯＳトランジスタ（図５においては「Ｍ６」と表記）４６が、それぞれダーリントン接続されている。
【００５７】
すなわち、第１のＭＯＳトランジスタ４１のゲートは、第５のＭＯＳトランジスタ４５のソースに接続されると共に、この接続点には、高電圧Ｖ＋が印加されて動作する第２の定電流源４が接続されている。
そして、第５のＭＯＳトランジスタ４５のドレインは、低電圧Ｖ−が印加されるようになっている一方、ゲートは、正転入力端子３５に接続されたものとなっている。
【００５８】
また、第２のＭＯＳトランジスタ４２のゲートは、第６のＭＯＳトランジスタ４６のソースに接続されると共に、この接続点には、高電圧Ｖ＋が印加されて動作する第３の定電流源５が接続されている。
そして、第６のＭＯＳトランジスタ１６のドレインは、低電圧Ｖ−が印加されるようになっている一方、ゲートは、反転入力端子３６に接続されたものとなっている。
【００５９】
さらに、Ｐ型の電流補償用第１及び第２のＭＯＳトランジスタ（図５においては、それぞれ「ＭＡ１」、「ＭＡ２」と表記）４７，４８が次述するように設けられている。
すなわち、電流補償用第１のＭＯＳトランジスタ４７は、そのソースが第１のＭＯＳトランジスタ４１のゲートに接続される一方、ドレインが、第２のＭＯＳトランジスタ４２のドレインと第４のＭＯＳトランジスタ４４のドレインの相互の接続点に接続されている。
【００６０】
そして、電流補償用第１のＭＯＳトランジスタ４７のゲートは、第２のＭＯＳトランジスタ４７のベースに接続されたものとなっている。
これによって、第５のＭＯＳトランジスタ４５と、電流補償用第１のＭＯＳトランジスタ４７と、第２の定電流源４とで差動増幅回路が構成されるようになっている。
【００６１】
一方、電流補償用第２のＭＯＳトランジスタ４８は、そのソースが第２のＭＯＳトランジスタ４２のゲートに接続される一方、ドレインが、第１のＭＯＳトランジスタ４１のドレインと第３のＭＯＳトランジスタ４３のドレインの相互の接続点に接続されている。
そして、電流補償用第２のＭＯＳトランジスタ４８のゲートは、第１のＭＯＳトランジスタ４１のゲートに接続されたものとなっている。
これによって、第６のＭＯＳトランジスタ４６と、電流補償用第２のＭＯＳトランジスタ４８と、第３の定電流源５とで差動増幅回路が構成されるようになっている。
なお、差動増幅回路５０の出力段となる第１のＭＯＳトランジスタ４１のドレインは、第１の構成例同様に電圧増幅器１の入力段に接続されている。
【００６２】
かかる構成において、電流補償用第１のＭＯＳトランジスタ４７のゲート幅Ｗ／ゲート長Ｌを、第５のＭＯＳトランジスタ４５のゲート幅Ｗ／ゲート長Ｌより大きく設定し、電流補償用第２のＭＯＳトランジスタ４８のゲート幅Ｗ／ゲート長Ｌを、第６のＭＯＳトランジスタ４６のゲート幅Ｗ／ゲート長Ｌより大きく設定することで、入力端子間電位差Ｖdifが約０.５Ｖより低い値でもスルーレートを増大させることができる。
【００６３】
ここで、回路動作の説明を簡潔にし、理解を容易とするため、第５及び第６のＭＯＳトランジスタ４５，４６、及び、電流補償用第１及び第２のＭＯＳトランジスタ４７，４８のそれぞれゲート幅Ｗ、ゲート長Ｌは、同一の値に統一されており、第５のＭＯＳトランジスタ４５と電流補償用第１のＭＯＳトランジスタ４７、第６のＭＯＳトランジスタ４６と電流補償用第２のＭＯＳトランジスタ４８の各々の差動対において、電流の流れるトランジスタが完全に切り替わるゲート入力電位差Ｖｄを０.１Ｖであるとする。なお、このゲート入力電位差Ｖｄは、チャンネルでの電子移動度μｎと、単位面積当たりのゲート酸化膜容量Ｃｏｘを用いて、ゲート長Ｌとゲート幅Ｗの関数として、下記する式６で表されるものである。
【００６４】
Ｖｄ＝｛（２×Ｉｃｓ）（Ｗ／Ｌ）／（μｎ×Ｃｏｘ）｝１／２・・・式６
【００６５】
ここで、Ｉｃｓは、第２の定電流源４の電流Ｉ２、又は、第３の定電流源５の電流Ｉ３である。
かかる構成における演算増幅器１０Ｂを、図２に示されたようにボルテージホロアを構成し、先の図１に示された第１の構成例同様、パルス信号を印加した場合（図２参照）の出力電圧ＶＯＵＴとスルーレートの時間変化は、基本的に市亜１の構成例と同一であり、図３及び図４に示された通りである。
したがって、パルス信号入力の際の回路動作について、再度の詳細な説明は省略し、以下、異なる点を中心に説明する。
【００６６】
この第２の構成例にあっては、パルス信号の立ち上がり時には、入力端子間電位差ＶdifがＶＳＧＭ６−Ｖｄである約０.５Ｖを超えたときに、第２の定電流源４から流れる電流Ｉ２が電流補償用第１のＭＯＳトランジスタ４７を介して差動増幅回路５０に流れ込み始め、位相補償用コンデンサ９からの引き込み電流は、電流Ｉ１に加えて電流Ｉ２が追加され始める。そのため、スルーレートが増加し始める。ここで、”ＶＳＧＭ６”は、第６のＭＯＳトランジスタ４６のゲート・ソース間電位差であり、約０.６Ｖである。
【００６７】
また、Ｖｄは、先に０.１Ｖと仮定したため、このときの入力端子間電位差Ｖdifは、上述したように、Ｖdif＝約０.６−０.１＝約０.５Ｖとなる。
そして、ＶdifがＶＳＧＭ６＋Ｖｄに達した際、すなわち、Ｖdif＝約０.６＋０.１＝約０.７Ｖとなった際に、電流Ｉ２は、全て差動増幅回路５０に流れ込み、位相補償用コンデンサ９からの引き込み電流はＩ１＋Ｉ２となり、スルーレートは式４で表される値に増大する。
【００６８】
一方、パルス信号の立ち下がり時には、入力端子間電位差ＶdifがＶＳＧＭ５−Ｖｄを超えた際に、第３の定電流源５から流れる電流Ｉ３が差動増幅回路５０に流れ込み始め、位相補償用コンデンサ９には、電流Ｉ１に加えて電流Ｉ３が追加供給され始めるため、スルーレートが増大し始める。ここで、”ＶＳＧＭ５”
は、第５のＭＯＳトランジスタ４５のゲート・ソース間電位差であり、約０.６Ｖである。また、Ｖｄは、先に０.１Ｖと仮定したため、このときのＶdifは、Ｖdif＝約０.６−０.１＝約０.５Ｖである。
【００６９】
そして、入力端子間電位差ＶdifがＶＳＧＭ５＋Ｖｄに達した時、すなわち、Ｖdif＝約０.６＋０.１＝約０.７Ｖとなったとき、電流Ｉ３は、全て電流補償用第２のＭＯＳトランジスタ４８に流れ、位相補償用コンデンサ９に供給される電流は、Ｉ１＋Ｉ３となり、スルーレートは式５で表される値に増大する。
一方、従来回路では、図４において点線で示されたように、電流Ｉ２、Ｉ３の供給が無いため、スルーレートは式１で表される大きさとなる。
【００７０】
この第２の構成例においては、電流補償用第１のＭＯＳトランジスタ４７のＷ／Ｌを、第５のＭＯＳトランジスタ４５より大きくし、また、電流補償用第２のＭＯＳトランジスタ４８のＷ／Ｌを、第６のＭＯＳトランジスタ４６より大きくすることで、入力端子間電位差Ｖdifが約０.５Ｖより低い値でもスルーレートを増大させることができるものとなっている。それは、これらのＷ／Ｌを大きくすることで、電流補償用第１及び第２のＭＯＳトランジスタ４７，４８に電流を流すために必要なゲート・ソース間電圧が小さくなるためである。
【００７１】
また、入力端子間電位差Ｖdifが約０.５Ｖ未満の状態にあっては、差動増幅回路５０に電流Ｉ２、Ｉ３が流れ込まないため、差動増幅回路５０に流れる電流は、従来回路と同じであり、演算増幅器としての安定性は従来同様となる。
なお、上述の第２の構成例において用いた電界効果型トランジスタのＰ型とＮ型は、それぞれ逆のものとしても良い。その場合、第１乃至第３の定電流源３〜５は、低電圧電源線Ｖ−に接続する。また、低電圧電源線Ｖ−に接続されていた第５及び第６のＭＯＳトランジスタ４５，４６のドレインは、高電圧電源線Ｖ＋に接続する。
【００７２】
次に、第３の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、演算増幅器の入力電圧範囲を、高電圧Ｖ＋から低電圧Ｖ−までの広い範囲とすることできる、いわゆる入力レール・トゥ・レール演算増幅器に本発明を適用した場合の構成例である。
この第３の構成例の入力レール・トゥ・レール演算増幅器の入力段は、ダーリントン接続構成であり、２つの差動増幅回路５０，５０Ａから構成されたものとなっている。
この２つの差動増幅回路５０，５０Ａは、それぞれダーリントン接続の入力段を介して正転入力端子３５と反転入力端子３６に対して並列接続されたものとなっている。
【００７３】
一方の差動増幅回路５０は、図１に示された構成例と基本的に同一であるが、この第３の構成例においては、一つの電流補償用トランジスタが設けられたものとなっている。すなわち、ＰＮＰ型のバイポーラトランジスタである電流補償用トランジスタトランジスタ（図６においては「ＱＢ２」と表記）２８が設けられており、そのベースは、第１のトランジスタ１１のベースに、エミッタは、第２のトランジスタ１２のベースに、コレクタは、第１のトランジスタ１１のコレクタに、それぞれ接続されたものとなっている。
そして、第６のトランジスタ１６と、電流補償用トランジスタ２８と、第３の定電流源５とで差動増幅回路が構成されるようになっている。
【００７４】
他方の差動増幅回路５０Ａは、基本的な回路構成は、一方の差動増幅回路５０と同一のものであるが、ＰＮＰ型のバイポーラトランジスタをＮＰＮ型のバイポーラトランジスタに、ＮＰＮ型のバイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに代えた点が異なるものである。
【００７５】
以下、具体的に説明すれば、他方の差動増幅回路５０Ａは、ＮＰＮ型のバイポーラトランジスタである第１１及び第１２のトランジスタ（図６においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）２１，２２、及び、第４の定電流源（図６においては「ＣＳ４」と表記）６を主たる構成要素として構成されたものとなっている。
まず、第１１及び第１２のトランジスタ２１，２２は、エミッタ同士が接続され、その接続点には、低電圧Ｖ−が印加されて動作する第４の定電流源６が接続されたものとなっている。
【００７６】
また、第１１のトランジスタ２１のコレクタには、ＰＮＰ型のバイポーラトランジスタである第１３のトランジスタ（図６においては「Ｑ１３」と表記）２３のコレクタが、第１２のトランジスタ２２のコレクタには、ＰＮＰ型のバイポーラトランジスタである第１４のトランジスタ（図６においては「Ｑ１４」と表記）２４のコレクタが、それぞれ接続されている。
そして、第１３及び第１４のトランジスタ２３，２４のエミッタには、高電圧Ｖ＋が印加されるようになっている一方、それぞれベースとコレクタが相互に接続されており、第１３のトランジスタ２３のベースは、ＰＮＰ型のバイポーラトランジスタである第２２のトランジスタ３２のベースに、第１４のトランジスタ２４のベースは、ＰＮＰ型のバイポーラトランジスタである第２１のトランジスタ３１のベースに、それぞれ接続されたものとなっている。
【００７７】
第２１及び第２２のトランジスタ３１，３２は、それぞれのエミッタが共に高電圧ｖ＋が印加されるようになっている一方、第２１のトランジスタ３１のコレクタは、差動増幅回路５０を構成する第１のトランジスタ１１のコレクタに接続されると共に、電圧増幅器１の入力段に接続されている。また、第２２のトランジスタ３２のコレクタは、差動増幅回路５０を構成する第２のトランジスタ１２のコレクタに接続されたものとなっている。
【００７８】
一方、第１１のトランジスタ２１のべースには、ＮＰＮ型のバイポーラトランジスタである第１５のトランジスタ（図６においては「Ｑ１５」と表記）２５が、第１２のトランジスタ２２のベースには、ＮＰＮ型のバイポーラトランジスタである第１６のトランジスタ（図６においては「Ｑ１６」と表記）２６が、それぞれダーリントン接続されている。
すなわち、第１１のトランジスタ２１のベースは、第１５のトランジスタ２５のエミッタに接続されると共に、この接続点には、低電圧Ｖ−が印加されて動作する第５の定電流源（図６においては「ＣＳ５」と表記）７が接続されている。
そして、第１５のトランジスタ２５のコレクタは、高電圧Ｖ＋が印加されるようになっている一方、ベースは、正転入力端子３５に接続されたものとなっている。
【００７９】
また、第１２のトランジスタ２２のベースは、第１６のトランジスタ２６のエミッタに接続されると共に、この接続点には、低電圧Ｖ−が印加されて動作する第６の定電流源（図１においては「ＣＳ６」と表記）８が接続されている。
そして、第１６のトランジスタ２６のコレクタは、高電圧Ｖ＋が印加されるようになっている一方、ベースは、反転入力端子３６に接続されたものとなっている。
【００８０】
さらに、ＮＰＮ型のバイポーラトランジスタである電流補償用トランジスタ（図６においては「ＱＢ１」と表記）２７が次述するように設けられている。
すなわち、電流補償用トランジスタ２７は、そのエミッタが第１２のトランジスタ２２のベースに接続される一方、コレクタが、第１１のトランジスタ２１のコレクタと第１３のトランジスタ２３のコレクタの相互の接続点に接続されている。
そして、電流補償用トランジスタ２７のベースは、第１１のトランジスタ２１のベースに接続されたものとなっている。これによって、第１６のトランジスタ２６と、電流補償用トランジスタ２７と、第６の定電流源８と差動増幅回路が構成されるようになっている。
【００８１】
次に、この第３の構成例における演算増幅器１０Ｃを用いて、図２に示されたようにボルテージホロアを構成し、パルス信号を入力した場合における出力電圧ＶＯＵＴとスルーレートＳＲの時間変化の傾向は、基本的に図１に示された第１の構成例の場合と同様であり、図３及び図４に示された通りである。
まず、非反転入力端子３５に、論理値Ｈｉｇｈに相当する電圧レベルがＶＨ、論理値Ｌｏｗに相当する電圧レベルがＶＬのパルス信号を印加した場合（図２参照）の動作について説明する。
【００８２】
時刻ｔ１から時刻ｔ２までの間における入力端子間電位差Ｖdif が０.５Ｖ未満の場合には、第１１及び第１２のトランジスタ２１，２２の差動増幅回路５０Ａでは、第１１のトランジスタ２１がオン状態、第１２のトランジスタ２２がオフ状態であるため、第１１のトランジスタ２１に電流Ｉ４が流れると共に、第１３のトランジスタ２３にも電流Ｉ４が流れることとなる。
【００８３】
第１３のトランジスタ２３と第２２のトランジスタ３２は、カレントミラーを構成するため、第２２のトランジスタ３２にも、電流Ｉ４が流れ、さらに、この電流Ｉ４は、第４のトランジスタ１４に流れ込むこととなる。
一方、第１及び第２のトランジスタ１１，１２による差動増幅回路５０においては、第１のトランジスタ１１がオフ状態、第２のトランジスタ１２がオン状態であり、第２のトランジスタ１２に、電流Ｉ１が流れるため、第４のトランジスタ１４にも電流Ｉ１が流れることとなる。
【００８４】
このため、第４のトランジスタ１４には、（Ｉ１＋Ｉ４）のコレクタ電流が流れ、第３のトランジスタ１３にミラーされ、第３のトランジスタ１３にも（Ｉ１＋Ｉ４）の電流が流れるが、第１のトランジスタ１１は、オフ状態で、第２１のトランジスタ３１もオフ状態であるため、位相補償用コンデンサ９から電流（Ｉ１＋Ｉ４）を引き込むこととなる。
したがって、この際のスルーレートは、下記する式７によって表されることとなる（図４参照）。
【００８５】
ＳＲ＝（Ｉ１＋Ｉ４）／Ｃｃ・・・式７
【００８６】
次に、時刻ｔ２で入力端子間電位差Ｖdif が約０.５Ｖを超えた場合について説明する。
ここで、入力端子間電位差Ｖdifの約０.５Ｖという値は、先の式２のＶＢＥＱ６をＶＢＥＱ１５（第１５のトランジスタ２５のベース・エミッタ間電位差）として求められるものであって、第１６のトランジスタ２６と電流補償用トランジスタ２７の差動増幅回路において、電流補償用トランジスタ２７に電流が流れ始める電位差である。
【００８７】
そして、入力端子間電位差Ｖdifが約０.７Ｖを超えると、電流補償用トランジスタ２７に電流Ｉ６が流れる。この入力端子間電位差Ｖdifの約０.７Ｖは、先の式３のＶＢＥＱ６をＶＢＥＱ１５（第１５のトランジスタ２５のベース・エミッタ間電位差）として求められる値である。
したがって、入力端子間電位差Ｖdifが約０.７Ｖを超えたとき、第１３のトランジスタ２３に流れる電流は、（Ｉ４＋Ｉ６）となる。
その結果、位相補償用コンデンサ９から流れ出る電流は、（Ｉ１＋Ｉ４＋Ｉ６）となり、スルーレートは、下記する式８によって表される値に増大する。
【００８８】
ＳＲ＝（Ｉ１＋Ｉ４＋Ｉ６）／Ｃｃ・・・式８
【００８９】
このように、電流補償用トランジスタ２７を有することで、時刻ｔ２を過ぎるとスルーレートがＩ６／Ｃｃだけ大きくなる（図４の実線の特性線参照）。
このため、図３に示されたように出力電圧ＶＯＵＴの立ち上がりが急峻となる（図３参照）。一方、従来回路では、この場合、電流Ｉ６の供給が無いため、スルレートは、時刻ｔ２を過ぎても、それ以前と同じ式７で表される大きさのままである（図４の点線の特性線参照）。
【００９０】
その後、時刻ｔ３において入力端子間電位差Ｖdifが０.５Ｖ未満となると電流流補償用トランジスタ２７は、オフ状態となり、スルーレートは、式７で表される大きさに戻ることとなる（図４参照）。
【００９１】
次に、パルス信号が高電圧ＶＨから低電圧ＶＬに立ち下がる際の動作について説明する。
図３及び図４において、時刻６〜時刻ｔ７までの入力端子間電位差Ｖdifが０.５Ｖ未満の場合、第１及び第２のトランジスタ１１，１２による差動増幅回路５０では第１のトランジスタ１１がオン状態となる一方、第２のトランジスタ１２がオフ状態となり、第１のトランジスタ１１に電流Ｉ１が流れる。
ここで、第３のトランジスタ１３には電流が流れないため、電流Ｉ１は位相補償用コンデンサ９に流れ込むこととなる。第３のトランジスタ１３に電流ｂが流れないのは、第２のトランジスタ１２がオフ状態となり、第４のトランジスタ１４に電流が流れないためである。
【００９２】
一方、第１１及び第１２のトランジスタ２１，２２による差動増幅回路５０Ａにおいては、第１１のトランジスタ２１がオフ状態、第１２のトランジスタ２２がオン状態となり、第１２のトランジスタ２２に電流Ｉ４が流れる。したがって、第１４のトランジスタ２４にも電流Ｉ４が流れ、第１４のトランジスタ２４とカレントミラーを構成している第２１のトランジスタ３１にも電流Ｉ４が流れることとなる。ところが、第３のトランジスタ１３には、電流が流れないため、第２１のトランジスタ３１から流れ出た電流Ｉ４は、位相補償用コンデンサ９に流れ込むこととなる。
したがって、位相補償用コンデンサ９に流れ込む電流は、（Ｉ１＋Ｉ４）となりスルーレートは、式７で表される大きさとなる（図４参照）。
【００９３】
次に、時刻ｔ７において入力端子間電位差Ｖdifが約０.５Ｖを超えた場合について説明する。ここで、この約０.５Ｖの値は、先の式２のＶＢＥＱ６をＶＢＥＱ５（第５のトランジスタ１５のベース・エミッタ間電位差）として求められるものであって、第６のトランジスタ１６と電流補償用トランジスタ２８による差動対において、電流補償用トランジスタ２８に電流が流れ始める電位差である。
そして、入力端子間電位差Ｖdifが約０.７Ｖを超えると、電流Ｉ３は全て電流補償用トランジスタ２８に流れることとなる。この約０.７Ｖの値は、先の式３のＶＢＥＱ６をＶＢＥＱ５（第５のトランジスタ１５のベース・エミッタ間電位差）として求められる値である。
したがって、位相補償用コンデンサ９に流れ込む電流は、（Ｉ１＋Ｉ３＋Ｉ４）となり、スルーレートは、下記する式９によって表される値に増大する（図４参照）。
【００９４】
ＳＲ＝（Ｉ１＋Ｉ３＋Ｉ４）／Ｃｃ・・・式９
【００９５】
このように、電流補償用トランジスタ２８を有することで、時刻ｔ７を過ぎるとスルーレートがＩ３／Ｃｃだけ大きくなる。そのため、出力電圧ＶＯＵＴの立ち下がりは、図３に示されたように急峻となる。
一方、従来回路では、電流Ｉ３の供給がないため、スルーレートは時刻ｔ７を過ぎても、それ以前と同じ式７で表される大きさのままである（図４の点線の特性線参照）。
【００９６】
その後、時刻ｔ８において入力端子間電位差Ｖdifが０.５Ｖ未満となると電流流補償用トランジスタ２８は、オフ状態となり、スルーレートは、式７で表される大きさに戻ることとなる（図４参照）。
また、入力端子間電位差Ｖdifが約０.５Ｖ未満の状態では、差動増幅回路５０には、電流Ｉ３、Ｉ３が追加供給されないため、差動増幅回路５０に流れる電流は、従来回路と同じであり、演算増幅器としての安定性は従来同様となる。
【産業上の利用可能性】
【００９７】
回路安定性を低下させることなく、スルーレートの増大を図ったので、回路安定性と共に高速パルス応答が要求される回路に用いることができる。
【符号の説明】
【００９８】
１７…電流補償用第１のトランジスタ
１８…電流補償用第２のトランジスタ
２７…電流補償用トランジスタ
２８…電流補償用トランジスタ
５０，５０Ａ，５０Ｂ…差動増幅回路
５１，５１Ａ…カレントミラー回路
【図１】
2011119856.tif 000003
【図２】
2011119856.tif 000004
【図３】
2011119856.tif 000005
【図４】
2011119856.tif 000006
【図５】
2011119856.tif 000007
【図６】
2011119856.tif 000008
【図７】
2011119856.tif 000009