(57)【要約】【課題】低電圧を出力可能な定電圧電源回路を提供する。【解決手段】外部の電源からの電圧を入力して第１の電圧を出力する出力トランジスタと、前記第１の電圧または前記第１の電圧を分圧した電圧を第２の電圧として出力する帰還回路と、第３の電圧を発生する第１の基準電圧発生回路と、共通端子が接地に接続された２つのトランジスタを含み増幅及び定電流の発生をする第１の差動増幅回路を有し、前記第２の電圧の前記第３の電圧に対する誤差を増幅して前記出力トランジスタを制御する誤差増幅回路と、を備えたことを特徴とする定電圧電源回路が提供される。【選択図】図１
2011013739.tif 000002
【特許請求の範囲】
【請求項１】
外部の電源からの電圧を入力して第１の電圧を出力する出力トランジスタと、
前記第１の電圧または前記第１の電圧を分圧した電圧を第２の電圧として出力する帰還回路と、
第３の電圧を発生する第１の基準電圧発生回路と、
共通端子が接地に接続された２つのトランジスタを含み増幅及び定電流の発生をする第１の差動増幅回路を有し、前記第２の電圧の前記第３の電圧に対する誤差を増幅して前記出力トランジスタを制御する誤差増幅回路と、
を備えたことを特徴とする定電圧電源回路。
【請求項２】
前記第３の電圧よりも低電圧の第４の電圧を発生する第２の基準電圧発生回路をさらに備え、
前記誤差増幅回路は、前記第１の差動増幅回路の高電位側にカスコード接続され、前記第３の電圧が入力されるゲート接地型増幅回路をさらに有し、
前記第１の差動増幅回路に入力される前記第４の電圧と前記第２の電圧との誤差を増幅して前記出力トランジスタを制御することを特徴とする請求項１記載の定電圧電源回路。
【請求項３】
前記第１の基準電圧発生回路は、
ドレインが前記電源に接続され、ソースとゲートとが互いに接続された第１のトランジスタと、
前記第１のトランジスタのソース及びゲートに、ゲートとドレインとがそれぞれ接続され、ソースが接地に接続された第２のトランジスタと、
を有し、
前記第１のトランジスタのソースに前記第３の電圧を出力することを特徴とする請求項１または２に記載の定電圧電源回路。
【請求項４】
前記第１の基準電圧発生回路は、
第１及び第２の電流発生回路を有するカレントミラーと、
ベースとコレクタとがそれぞれ接地に接続され、エミッタが前記カレントミラーの基準側に接続された第１のバイポーラトランジスタと、
一端が前記第１の電流発生回路に接続された第１の抵抗と、
一端が前記第２の電流発生回路に接続された第２の抵抗と、
ベースとコレクタとがそれぞれ接地に接続され、エミッタが前記第１の抵抗の他端に接続された第２のバイポーラトランジスタと、
ベースとコレクタとがそれぞれ接地に接続され、エミッタが前記第２の抵抗の他端に接続された第３のバイポーラトランジスタと、
を有し、
前記第２の抵抗と前記第２の電流発生回路との接続点に前記第３の電圧を出力するバンドギャップリファレンス回路であることを特徴とする請求項１または２に記載の定電圧電源回路。
【請求項５】
前記第３の電圧の温度による微分がゼロとなるように第２の抵抗の抵抗値が設定されたことを特徴とする請求項４記載の定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧電源回路に関する。
【背景技術】
【０００２】
近年、電子機器の高機能化に伴い、電源回路に対する要求も高度化している。例えば、移動体通信機器などでは、リプル除去特性の向上、ノイズ特性の低減が求められている。そのため、差動増幅回路を多段構成にした定電圧電源回路が用いられる。
また、高集積度化・低消費電力化に伴い、定電圧電源回路には低電圧化が要求されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１９８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、多段構成の差動増幅回路を低電圧で動作させると不安定になったり、増幅回路を流れる電流が減少して、応答特性の劣化、オフセット電圧（基準電圧と比較電圧との差電圧）のばらつき増加の原因となる。応答特性の劣化は、負荷変動に対する出力電圧の安定性を悪くし、オフセット電圧のばらつき増加は、出力電圧の精度の劣化を招くという問題が生じる。
本発明は、低電圧の出力が可能な定電圧電源回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、外部の電源からの電圧を入力して第１の電圧を出力する出力トランジスタと、前記第１の電圧または前記第１の電圧を分圧した電圧を第２の電圧として出力する帰還回路と、第３の電圧を発生する第１の基準電圧発生回路と、共通端子が接地に接続された２つのトランジスタを含み増幅及び定電流の発生をする第１の差動増幅回路を有し、前記第２の電圧の前記第３の電圧に対する誤差を増幅して前記出力トランジスタを制御する誤差増幅回路と、を備えたことを特徴とする定電圧電源回路が提供される。
【発明の効果】
【０００６】
本発明によれば、低電圧の出力が可能な定電圧電源回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る定電圧電源回路の構成を例示する回路図である。
【図２】比較例の差動増幅回路の回路図である。
【図３】本実施例の差動増幅回路の構成を例示する回路図である。
【図４】本発明の実施形態に係る定電圧電源回路の他の構成を例示する回路図である。
【図５】本発明の実施形態に係る定電圧電源回路の他の構成を例示する回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書において高電位及び低電位（高電圧及び低電圧）とは、それぞれ電位（電圧）の絶対値の高電位及び低電位（高電圧及び低電圧）である。
【０００９】
図１は、本発明の実施形態に係る定電圧電源回路の構成を例示する回路図である。
図１に表したように、本実施例の定電圧電源回路６０ａは、第１の基準電圧発生回路１０と、誤差増幅回路３０ａと、出力トランジスタ４０と、帰還回路５０とを備える。
【００１０】
出力トランジスタ４０は、外部の電源ＶＤＤからの電圧を入力して出力端ＶＯＵＴに第１の電圧を出力する。本実施例においては、出力トランジスタ４０として、エンハンスメントＰ型ＭＯＳＦＥＴを用いた構成を例示しているが、Ｎ型ＭＯＳＦＥＴ、バイポーラトランジスタでもよい。
【００１１】
帰還回路５０は、第１の電圧または第１の電圧を分圧した電圧を第２の電圧として出力する。本実施例においては、帰還回路５０は、出力端ＶＯＵＴと接地ＧＮＤとの間に接続された抵抗Ｒ５１、Ｒ５２により構成される。抵抗Ｒ５１とＲ５２との接続点を出力端ＶＦＢとして、第１の電圧を分圧した第２の電圧が出力される。
【００１２】
また、帰還回路５０は、さらにコンデンサＣ５１と抵抗Ｒ５３とを有し、誤差増幅回路３０ａ及び出力トランジスタ４０にかけられる負帰還を安定化するため位相補償する。なお、本実施例においては、この位相補償回路は、帰還回路５０に設けられているが、他の方式の位相補償回路が誤差増幅回路３０ａなどに設けられ、安定性を実現していてもよい。
【００１３】
第１の基準電圧発生回路１０は、外部の電源ＶＤＤから電圧を入力して出力端ＶＢに第３の電圧を出力する。本実施例においては、第１の基準電圧発生回路１０は、ソースにゲートを接続したデプレッションＮ型の第１のトランジスタＭＤ１１と、第１のトランジスタＭＤ１１のソースにゲートとドレインとをそれぞれ接続したエンハンスメントＮ型の第２のトランジスタＭＮ１１と、を有する。
【００１４】
第１のトランジスタＭＤ１１のドレインがトランジスタＭＤ１２を介して高電位側の電源ＶＤＤに、第２のトランジスタＭＮ１１のソースが低電位側の接地ＧＮＤに、それぞれ接続されている。また、第１のトランジスタＭＤ１１のソースを出力端ＶＢとして第３の電圧が出力される。
【００１５】
なお、トランジスタＭＤ１２は、第１及び第２のトランジスタＭＤ１１、ＭＮ１１の電流を制限するために挿入されている。電源ＶＤＤの電圧及び第１及び第２のトランジスタＭＤ１１、ＭＮ１１に流す電流によってはなくてもよく、また複数のトランジスタを直列に接続してもよい。
【００１６】
誤差増幅回路３０ａは、第１の差動増幅回路３１を有する。本実施例においては、第１の差動増幅回路３１は、２つのエンハンスメントＮ型のトランジスタＭＮ３１、ＭＮ３２を有する差動増幅回路であり、その共通端子が接地ＧＮＤに接続されている。すなわち、トランジスタＭＮ３１、ＭＮ３２のソースが共通接続されて接地ＧＮＤに接続されている。これにより、後に図３（ａ）において説明するように、第１の差動増幅回路３１は増幅及び定電流の発生の役割を同時に果たしている。
【００１７】
また、誤差増幅回路３０ａは、１段目の増幅回路３６ａと２段目の増幅回路３８ａとを有する２段構成となっている。１段目の増幅回路３６ａは、上記のとおり第１の差動増幅回路３１を有し、エンハンスメントＰ型のトランジスタＭＰ３１、ＭＰ３２からなるカレントミラーを負荷としている。
【００１８】
２段目の増幅回路３８ａは、エンハンスメントＰ型のトランジスタＭＰ３９とＮ型のトランジスタＭＮ３８との相補型の構成となっている。トランジスタＭＰ３９のゲートに入力された信号は、トランジスタＭＰ３９、ＭＮ３８の互いに接続されたドレインから、出力トランジスタ４０へ出力される。
【００１９】
なお、本実施例においては、誤差増幅回路３０ａが２段構成であり、出力トランジスタ４０とあわせて全体で３段構成の増幅回路となっている。しかし、本発明はこれに限定されるものではなく、誤差増幅回路３０ａは１段以上任意の段数で構成することができる。また、２段目増幅回路３８ａはなくてもよい。
【００２０】
誤差増幅回路３０ａの入力端となるトランジスタＭＮ３１、ＭＮ３２のそれぞれのゲートは、出力端ＶＢ、ＶＦＢに接続され、それぞれ第３の電圧、第２の電圧が入力される。
誤差増幅回路３０ａにより第２の電圧の第３の電圧に対する誤差が増幅され、上記のとおり出力トランジスタ４０に出力される。そして出力トランジスタ４０の出力、すなわち第１の電圧が一定となるように制御される。
【００２１】
第１の電圧を小さく（低く）するためには、帰還回路５０の抵抗Ｒ５１を小さくして、帰還率（＝（Ｒ５２／（Ｒ５１＋Ｒ５２））を大きくする必要がある。また、基準電圧である第３の電圧を小さくすることにより、第１の電圧を小さくすることができる。
後の図３（ａ）において説明するように、本実施例の定電圧電源回路６０ａによれば、第１の差動増幅回路３１を用いたことにより第３の電圧を従来例と比較して小さく設定することができ、低電圧の出力が可能となっている。
【００２２】
ここで、第１の差動増幅回路３１の動作について詳細に説明する。
図２は、比較例の差動増幅回路の回路図である。
図２（ａ）は、増幅回路として用いられる差動増幅回路の回路図を、また図２（ｂ）は、差動増幅回路を定電圧電源の誤差増幅回路として用いた場合の回路図を、それぞれ表している。
【００２３】
図２（ａ）に表したように、差動増幅回路１３６は、２つのトランジスタＭＮ１３１、ＭＮ１３２からなる差動対を有し、２つのトランジスタＭＰ１３１、ＭＰ１３２からなるカレントミラーを負荷とする。また、差動増幅回路１３６の共通端子であるトランジスタＭＮ１３１、ＭＮ１３２のソースは、トランジスタＭＮ１３３を介して低電位側の接地ＧＮＤに接続されている。
【００２４】
トランジスタＭＮ１３３のゲートは基準電圧発生回路（図示せず）の出力端ＶＢに接続されており、トランジスタＭＮ１３３は定電流源として動作する。トランジスタＭＮ１３１、ＭＮ１３２は、トランジスタＭＮ１３３により定電流駆動される。また、トランジスタＭＮ１３１、ＭＮ１３２のそれぞれのゲートは２つの信号源ＶＩ１、ＶＩ２に接続され、それぞれのゲートに信号が入力される。
【００２５】
増幅回路として用いられる差動増幅回路１３６においては、入力信号の電位は、電源ＶＤＤの高電位から接地ＧＮＤの低電位まで広範囲の電位が許容される必要がある。この広範囲の入力に対して、同相信号除去比（ＣＭＲＲ）を大きくするため、共通端子のトランジスタＭＮ１３１、ＭＮ１３２のソースを定電流駆動する。
【００２６】
ところで、比較例の差動増幅回路１３６を定電圧電源回路の誤差増幅回路に用いた場合は、図２（ｂ）の差動増幅回路１３６ａのように表せる。
一方の入力端であるトランジスタＭＮ１３１のゲートは、基準電圧発生回路（図示せず）の出力端ＶＢに接続される。また、他方の入力端であるトランジスタＭＮ１３２のゲートは、信号源ＶＩ２に接続される。なお、多くの場合、トランジスタＭＮ１３２のゲートには、出力電圧または出力電圧を分圧した電圧である比較電圧が入力される。
【００２７】
すなわち、トランジスタＭＮ１３１、ＭＮ１３２のゲートへ、それぞれ基準電圧、比較電圧が入力されることになる。
出力電圧を小さくするためには、上記のとおり、帰還回路５０の帰還率を大きくする必要がある。また、基準電圧を小さくする必要がある。
【００２８】
しかし、図２（ｂ）に表した差動増幅回路１３６ａの構成では、基準電圧を小さくすると、差動増幅回路１３６ａの定電流源の役割をしているトランジスタＭＮ１３３のドレイン・ソース間電圧が小さくなり非飽和領域に陥る。そのため、差動増幅回路１３６ａを構成するトランジスタＭＮ１３１、ＭＮ１３２の電流が減少して、応答特性の劣化、オフセット電圧のばらつき増加といった問題が生じる。
【００２９】
この応答特性の劣化は、負荷変動などによる出力電圧の変動の増加をもたらし、出力電圧の安定性を劣化させる。また、オフセット電圧のばらつき増加は、基準電圧と比較電圧との差（オフセット）電圧のばらつき増加を招き、出力電圧のばらつきを増加させ、出力電圧の精度を劣化させる。
【００３０】
ここで、定電流源の役割をしているトランジスタＭＮ１３３における非飽和領域と飽和領域の境界のドレイン・ソース間電圧をＶＤＳｓａｔ１３３、トランジスタＭＮ１３３の動作時のドレイン・ソース間電圧をＶＤＳ１３３とする。
【００３１】
トランジスタＭＮ１３３が飽和領域で動作するためには、ＶＤＳ１３３≧ＶＤｓａｔ１３３という条件が必要である。この条件は、トランジスタＭＮ１３３の動作時のドレイン・ソース間電圧をＶＤＳ１３３に、ＭＯＳトランジスタの基本特性式である（１）式を用いて、（２）式のように表される。
【００３２】
【数１】
2011013739.tif 000003
ただし、ＩＤはドレイン電流、μｎは多数キャリア移動度、ＣＯＸは酸化膜容量、Ｗはゲート幅、Ｌはゲート長、ＶＧＳはゲート・ソース間電圧、Ｖｔｈは閾値電圧である。また、（１）式においては、チャンネル長変調効果を無視している。
【００３３】
【数２】
2011013739.tif 000004
ただし、ＶＲＥＦは基準電圧であり、トランジスタＭＮ１３３、ＭＮ１３１のそれぞれのゲート電圧である。また、トランジスタＭＮ１３３、ＭＮ１３１の物理量にそれぞれ１３３、１３１の添え字を付けている。
【００３４】
（２）式より、基準電圧ＶＲＥＦは、次の（３）式の条件を満たさないと、トランジスタＭＮ１３３が非飽和領域に陥って電流が減少してしまうことになる。
【数３】
2011013739.tif 000005
【００３５】
このように、基準電圧ＶＲＥＦを小さくして、出力電圧を小さくするのには、限界がある。
一方、抵抗Ｒ５１を小さくして、出力電圧を小さくすることにも、以下のように限界がある。すなわち抵抗Ｒ５１を小さくすると、コンデンサＣ５１、抵抗Ｒ５３、Ｒ５２、Ｒ５１によって生じるゼロとポールの周波数差を利用している位相補償の効果が少なくなる。また、帰還率(＝Ｒ５２／（Ｒ５１＋Ｒ５２））が大きくなることにより、安定性が悪くなり発振しやすくなる。
【００３６】
ところで、誤差増幅回路として図２（ｂ）に表した差動増幅回路１３６ａを用いた場合は、上記のとおり、トランジスタＭＮ１３１のゲートに基準電圧が入力され、トランジスタＭＮ１３２のゲートに比較電圧が入力されることになる。この比較電圧は、基準電圧と等しくなるように制御されるため、ほぼ等しい電圧となる。
【００３７】
従って、定電圧電源回路の誤差増幅回路に差動増幅回路１３６ａを用いた場合、２つのトランジスタＭＮ１３１、ＭＮ１３２のそれぞれのゲートには、ほぼ一定の電圧が入力されることになる。
誤差増幅回路においては、入力信号の電位を広範囲に許容する必要がない。また、トランジスタＭＮ１３１、ＭＮ１３３は、ともに定電流を発生している。
【００３８】
図３は、本実施例の差動増幅回路の構成を例示する回路図である。
図３（ａ）は、第１の差動増幅回路３１を有する差動増幅回路３６ａの回路図である。図３（ｂ）は、第１の差動増幅回路３１の高電位側にゲート接地型増幅回路３２を重ねカスコード接続した構成を有する差動増幅回路３６ｂの回路図である。
【００３９】
まず、図３（ａ）に表した第１の差動増幅回路３１を有する差動増幅回路３６ａについて説明する。
第１の差動増幅回路３１は、２つのエンハンスメントＮ型のトランジスタＭＮ３１、ＭＮ３２を有する差動増幅回路で、その共通端子であるソースが接地ＧＮＤに接続されている。
【００４０】
トランジスタＭＮ３１のゲートは、第１の基準電圧発生回路（図示せず）の出力端ＶＢに接続され、トランジスタＭＮ３２のゲートは、帰還回路（図示せず）の出力端ＶＦＢに接続される。
すなわち、トランジスタＭＮ３１、ＭＮ３２のゲートには、それぞれ第３の電圧、第２の電圧が入力される。
【００４１】
本実施例の第１の差動増幅回路３１においては、比較例の差動増幅回路１３６ａのように、ソースと接地ＧＮＤとの間に定電流源となるトランジスタＭＮ１３３がないため、第３の電圧を小さくすることができる。
また、第３の電圧を小さく設定できるため、低電圧出力時にも帰還回路５０の抵抗Ｒ５１を小さくして帰還率を大きくする必要がない。そのため、安定性が悪くなり発振する問題は生じない。
【００４２】
さらに、低電圧出力時にトランジスタＭＮ３１、ＭＮ３２の電流が減少することによる、応答特性の劣化、オフセット電圧のばらつき増加といった問題も生じない。
このように、本実施例の定電圧電源回路６０ａによれば、誤差増幅回路３０ａとして第１の差動増幅回路３１を用いることにより、従来例と比較して低電圧出力が可能となる。
【００４３】
また、図３（ｂ）に表したように、第１の差動増幅回路３１の高電位側にゲート接地型増幅回路３２を重ねることにより、カスコード接続となり、ゲート接地型増幅回路３２の出力インピーダンスを増加することができる。電源ＶＤＤの電圧変動に対して定電流特性がよくなり、出力電圧、すなわち第２の電圧の安定度が向上する。
【００４４】
図３（ｂ）に表したように、ゲート接地型増幅回路３２を構成するトランジスタＭＮ３３、ＭＮ３４のゲートは、それぞれ第１の基準電圧発生回路１０（図示せず）の出力端ＶＢに接続されている。すなわち、トランジスタＭＮ３３、ＭＮ３４のゲートには、ともに第３の電圧が入力されている。
【００４５】
また、第１の差動増幅回路３１を構成するトランジスタＭＮ３１、ＭＮ３２のゲートは、それぞれ第２の基準電圧発生回路２０（図示せず）の出力端ＶＡ、帰還回路５０（図示せず）の出力端ＶＦＢに接続される。
すなわち、トランジスタＭＮ３１、ＭＮ３２のゲートには、それぞれ第４の電圧、第２の電圧が入力されている。
【００４６】
ここで、第４の電圧は、第３の電圧より低電圧に設定されている。
第１の差動増幅回路３１を構成するトランジスタＭＮ３１、ＭＮ３２は、差動増幅と定電流の発生との役割を兼ねている。ゲート接地型増幅回路３２を構成するトランジスタＭＮ３３、３４のそれぞれのゲート電圧は第３の電圧であり、第１の差動増幅回路３１を構成するトランジスタＭＮ３１のゲート電圧である第４の電圧より高電圧となっている。
【００４７】
そのため、第１の差動増幅回路３１を構成するトランジスタＭＮ３１、ＭＮ３２のそれぞれのドレイン・ソース間電圧を大きい値に設定することが可能になり、トランジスタＭＮ３１、ＭＮ３２を飽和領域の状態で動作させることができる。
トランジスタＭＮ３１、ＭＮ３２を飽和領域の状態で動作させる条件は、（３）式と同様に、（４）式により表される。
【００４８】
【数４】
2011013739.tif 000006
ただし、ＶＢは第３の電圧である。また、（３）式と同様に、トランジスタＭＮ３１、ＭＮ３３の物理量にはそれぞれ３１、３３の添え字を付けている。
第３の電圧を（４）式で与えられる基準電圧ＶＢに設定することにより、第４の電圧を小さくしてもトランジスタＭＮ３１、ＭＮ３２を飽和領域で動作させることができる。
【００４９】
次に、この差動増幅回路３６ｂを用いた定電圧電源回路の実施例について説明する。
図４は、本発明の実施形態に係る定電圧電源回路の他の構成を例示する回路図である。
図４に表したように、本実施例の定電圧電源回路６０ｂは、第２の基準電圧発生回路２０及び誤差増幅回路３０ｂを備える点が、定電圧電源回路６０ａと異なる。
誤差増幅回路３０ｂは、上記の差動増幅回路３６ｂを有する。まず、第２の基準電圧発生回路２０について説明する。
【００５０】
第２の基準電圧発生回路２０は、トランジスタＭＮ２０、ＭＮ２１、ＭＮ２２、ＭＰ２１、ＭＰ２２、ＭＰ２３、抵抗Ｒ２１、Ｒ２２、コンデンサＣ２１を有し、定電圧電源回路を構成している。
【００５１】
トランジスタＭＮ２１、ＭＮ２２は差動増幅回路であり、トランジスタＭＮ２３を定電流源、トランジスタＭＰ２１、ＭＰ２２を負荷として、誤差増幅回路を構成している。また、トランジスタＭＰ２３は、電源ＶＤＤの電圧を入力して、安定化した電圧を出力する。その出力は、トランジスタＭＮ２１、ＭＮ２２の誤差増幅回路に帰還されている。
【００５２】
この誤差増幅回路には、基準電圧として第３の電圧、比較電圧としてトランジスタＭＰ２３の出力の電圧が、それぞれ入力される。比較電圧の基準電圧に対する誤差は増幅され、トランジスタＭＰ２３を制御する。
トランジスタＭＰ２３の出力は、抵抗Ｒ２１、Ｒ２２により分圧される。抵抗Ｒ２１、Ｒ２２の接続点を出力端ＶＡとして、第４の電圧が出力される。
【００５３】
なお、本実施例においては、第２の基準電圧発生回路２０として、トランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＰ２１、ＭＰ２２、ＭＰ２３を有する定電圧電源回路を用いる構成を例示している。しかし、本発明はこれに限定されるものではなく、他の構成、例えば、第１の差動増幅回路３１を用いることもできる。また、第１の基準電圧発生回路１０の出力端ＶＢに抵抗を接続して、第３の電圧を分圧して第４の電圧とすることもできる。
なお、コンデンサＣ２１は、位相補償のために挿入されている。
【００５４】
誤差増幅回路３０ｂは、１段目の増幅回路３６ｂ及び２段目の増幅回路３８ｂを有する。１段目の増幅回路３６ｂは、図３（ｂ）に表した増幅回路３６ｂと同様である。
また、２段目の増幅回路３８ｂは、図１に表した定電圧電源回路６０ａにおける２段目の増幅回路３８ａにトランジスタＭＮ３９を追加した構成となっている。
【００５５】
図４に表したように、トランジスタＭＮ３８、ＭＮ３９のゲートに、それぞれ第４の電圧、第３の電圧を入力する。
これにより、トランジスタＭＮ３８のドレイン・ソース間電圧を大きい値に設定することが可能になり、トランジスタＭＮ３８を飽和領域の状態で動作させることができる。
【００５６】
このように、本実施例の定電圧電源回路６０ｂによれば、第３の電圧を大きい値に設定することにより、第４の電圧を小さくすることができ、低電圧の出力が可能となっている。
なお、本実施例においては、誤差増幅回路３０ｂが２段構成であり、出力トランジスタ４０とあわせて全体で３段構成の増幅回路となっている。しかし、本発明はこれに限定されるものではなく、誤差増幅回路３０ｂは１段以上任意の段数で構成することができる。また、２段目の増幅回路３８ｂはなくてもよい。
【００５７】
図５は、本発明の実施形態に係る定電圧電源回路の他の構成を例示する回路図である。
図５に表したように、本実施例の定電圧電源回路６０ｃにおいては、第１の基準電圧発生回路１０ａとして、バンドギャップリファレンス回路１０ａを用いている点が、定電圧電源回路６０ｂと異なる。
【００５８】
バンドギャップリファレンス回路１０ａは、第１のバイポーラトランジスタＱ１１、第２のバイポーラトランジスタＱ１２、第３のバイポーラトランジスタＱ１３、カレントミラーＣＭ、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２を有する。
【００５９】
本実施例においては、カレントミラーＣＭは、トランジスタＭＮ１２、ＭＮ１３、ＭＰ１１〜ＭＰ１３を有し、２段で構成されている。カレントミラーＣＭは基準側のトランジスタＭＮ１２と、第１の電流発生回路であるトランジスタＭＮ１３と、第２の電流発生回路であるトランジスタＭＰ１３とを有している。
【００６０】
第１のバイポーラトランジスタＱ１１は、そのベースとコレクタとがそれぞれ接地ＧＮＤに接続され、エミッタがカレントミラーＣＭの基準側のトランジスタＭＮ１２に接続されている。
【００６１】
また、第２のバイポーラトランジスタＱ１２は、そのベースとコレクタとがそれぞれ接地ＧＮＤに接続されている。そのエミッタは、第１の抵抗Ｒ１１を介してカレントミラーＣＭの第１の電流発生回路であるトランジスタＭＮ１３に接続されている。
【００６２】
さらに、第３のバイポーラトランジスタＱ１３は、そのベースとコレクタとがそれぞれ接地ＧＮＤに接続されている。そのエミッタは、第２の抵抗Ｒ１２を介してカレントミラーＣＭの第２の電流発生回路であるトランジスタＭＰ１３に接続されている。
【００６３】
ここで、第１〜第３のバイポーラトランジスタＱ１１〜Ｑ１３のエミッタ面積は、１：ｎ：ｎに設定されている。ただし、ｎ＞１である。
カレントミラーＣＭにより、第１のバイポーラトランジスタＱ１１、第２のバイポーラトランジスタＱ１２、第３のバイポーラトランジスタＱ１３にはそれぞれ絶対温度に比例した電流Ｉが流れる。
【００６４】
すなわち、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２を流れる電流Ｉは等しく、第２の抵抗Ｒ１２と第２の電流発生回路であるトランジスタＭＰ１３との接続点を出力端ＶＢとして第３の電圧が出力される。この第３の電圧は、第１の抵抗Ｒ１１、第２の抵抗Ｒ１２の抵抗値を設定することにより温度補償することができる。すなわち、第３の電圧の絶対温度による微分がゼロとなるように抵抗値を設定することができる。
【００６５】
本実施例においては、第１の基準電圧発生回路１０ａとして、バンドギャップリファレンス回路１０ａを用いているため、温度補償された基準電圧を供給することができ、温度補償された安定な第１の電圧を出力することができる。
本実施例の定電圧電源回路６０ｃによれば、さらに安定な低電圧の出力が可能である。
【００６６】
なお、本実施例においては、第３の電圧は第２の電流発生回路であるトランジスタＭＰ１３と第２の抵抗Ｒ１２との接続点から出力しているが、第１の電流発生回路であるトランジスタＭＮ１３と第１の抵抗Ｒ１１との接続点から出力してもよい。
また、本実施例においては、カレントミラーＣＭとして、トランジスタＭＮ１２、ＭＮ１３、ＭＰ１１〜ＭＰ１３による２段構成の場合を例示しているが、任意の段数で構成することもできる。
また、定電圧電源回路６０ａ〜６０ｃにおいては、正電圧を出力する構成を例示しているが、同様に負電圧を出力する定電圧電源回路を構成することもできる。
【００６７】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、定電圧電源回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００６８】
その他、本発明の実施形態として上述した定電圧電源回路を基にして、当業者が適宜設計変更して実施し得る全ての定電圧電源回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００６９】
１０  第１の基準電圧発生回路
１０ａ  第１の基準電圧発生回路（バンドギャップリファレンス回路）
２０  第２の基準電圧発生回路
３０ａ、３０ｂ  誤差増幅回路
３１  第１の差動増幅回路
３２  ゲート接地型増幅回路
３２  差増増幅回路
３６ａ、３６ｂ  １段目の増幅回路（差動増幅回路）
３８ａ、３８ｂ  ２段目の増幅回路
４０  出力トランジスタ
５０  帰還回路
６０ａ、６０ｂ、６０ｃ  定電圧電源回路
１３６、１３６ａ  差動増幅回路
Ｃ２１、Ｃ５１  コンデンサ
ＧＮＤ  接地
ＭＤ１１  第１のトランジスタ
ＭＤ１２  デプレッションＮ型ＭＯＳトランジスタ
ＭＮ１１  第２のトランジスタ
ＭＮ１２  エンハンスメントＮ型ＭＯＳトランジスタ（カレントミラーの基準側）
ＭＮ１３  エンハンスメントＮ型ＭＯＳトランジスタ（第１の電流発生回路）
ＭＮ２１〜ＭＮ２３、ＭＮ３１〜ＭＮ３４、ＭＮ３８、ＭＮ３９、ＭＮ１３１〜ＭＮ１３３  エンハンスメントＮ型ＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１２、ＭＰ２１〜ＭＰ２３、ＭＰ３１、ＭＰ３２、ＭＰ３９、ＭＰ１３１、ＭＰ１３２  エンハンスメントＰ型ＭＯＳトランジスタ
ＭＰ１３  エンハンスメントＰ型ＭＯＳトランジスタ（第２の電流発生回路）
Ｑ１１  第１のバイポーラトランジスタ
Ｑ１２  第２のバイポーラトランジスタ
Ｑ１３  第３のバイポーラトランジスタ
Ｒ１１  第１の抵抗
Ｒ１２  第２の抵抗
Ｒ２１、Ｒ２２、Ｒ５１、Ｒ５２、Ｒ５３  抵抗
ＶＤＤ  電源
ＶＯＵＴ  出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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