(57)【要約】【課題】効率的にかつ確実にブロー状態に設定しかつ通常動作モード時に、確実に、プログラム情報を保持する所望の耐圧特性を有するキャパシタ型アンチヒューズを実現する。【解決手段】プログラムモード時と通常動作モード時とで、キャパシタ型アンチヒューズに対する電圧印加極性を変更する。【選択図】図２３
2011119018.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の電極ノードを有し、前記第１および第２の電極ノードの印加電圧極性に従って高い耐圧と低い耐圧とを有するプログラム容量素子、および
プログラム動作モード時、前記高い耐圧を与える電圧極性で前記プログラム容量素子にプログラム電圧を印加して前記プログラム容量素子をプログラムし、かつ通常動作モード時前記低い耐圧を与える電圧極性の電圧を前記プログラム容量素子へ印加するプログラム制御回路を備える、半導体装置。
【請求項２】
第１および第２の電極ノードを有し、前記第１および第２の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子、および
プログラム動作モード時、耐圧の低い電圧極性で前記第１および第２の電極間にプログラム電圧を印加し、通常動作モード時には耐圧の低い電圧極性で前記第１および第２の電極間に電圧を印加するプログラム制御回路を備える、半導体装置。
【請求項３】
第１および第２の電極ノードを有し、前記第１および第２の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子、および
プログラム動作モード時および通常動作モード時前記第１および第２の電極間に同一極性で電圧を印加するプログラム制御回路を備える、半導体装置。
【請求項４】
各々が情報を記憶するためのキャパシタを有する複数のメモリセルをさらに備え、
前記プログラム容量素子は、前記キャパシタと同一構造の素子を含む、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
キャパシタ、
プログラム動作モード時前記キャパシタにプログラム電圧を印加して、記憶情報に応じて選択的に前記キャパシタに絶縁破壊を生じさせ、かつ判定動作モード時において前記キャパシタの記憶情報判定のために、状態判定指示信号に応答してワンショットのパルス信号を前記キャパシタの電極間に印加するプログラム制御回路を備える、半導体装置。
【請求項６】
前記プログラム制御回路は、前記判定動作モード時、前記キャパシタの第１電極を第１の電圧レベルに設定し、かつ前記状態判定指示信号に応答して前記キャパシタの第２電極を、第２電圧レベルにワンショットパルスの形で判定し、かつ前記判定動作モード完了時、前記第１電圧レベルに前記キャパシタの第２電極をプリチャージする手段を含む、請求項５記載の半導体装置。
【請求項７】
複数の通常エレメント、
前記複数の通常エレメントの不良通常エレメントを置換救済するための複数の冗長エレメント、および
前記複数の冗長エレメントそれぞれに対応して設けられ、各々がキャパシタの絶縁破壊によりプログラムされる複数のプログラム回路を備え、前記複数のプログラム回路は、前記不良通常エレメントを特定するための情報がプログラムされ、かつ前記複数のプログラム回路および複数の冗長エレメントは、不良プログラム回路および／または対応の不良冗長エレメントを救済することができる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特にキャパシタをプログラム素子として利用する半導体装置に関する。より特定的には、この発明は、メモリセルがキャパシタを有するダイナミック型半導体記憶装置におけるプログラム回路の構成に関する。
【背景技術】
【０００２】
半導体装置においては、さまざまな用途にプログラム回路が用いられる。このプログラム回路は、たとえば、半導体記憶装置の場合、動作モードの設定（たとえばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）におけるファーストページモード、およびＥＤＯ（エクステンディッド・データ・アウトプット）モード）、語構成の設定（×８、×１６の設定）などに用いられている。また、基準電圧を発生するための抵抗値の微調整を行なうために、溶断可能なリンク素子がプログラム素子として用いられる。
【０００３】
また、半導体記憶装置においては、不良メモリセルを救済するために、不良アドレスを記憶するための不良アドレスプログラム回路が用いられる。不良アドレスが指定された場合、この不良アドレスに対応する通常メモリセルを、冗長メモリセルで置換する。
【０００４】
このようなプログラム回路においては、従来、溶断可能なリンク素子（ヒューズ素子）が用いられる。ヒューズ素子のプログラム（溶断／非溶断）のために、レーザビームなどのエネルギー線が用いられる。このようなヒューズ素子を用いる場合、溶断後（レーザブロー後）に、照射領域近傍における溶断片の飛散による短絡を防止するために、洗浄などの後工程が必要とされ、比較的、プログラムに長時間を要する。
【０００５】
また、高密度／高集積化半導体装置において、ヒューズ素子が高密度に配置される場合、レーザビームの位置ずれにより、隣接ヒューズ素子が部分的に破損され、正確なプログラムを行なうことが困難になる。
【０００６】
また、レーザビームと溶断すべきヒューズ素子との間の位置ずれにより、溶断すべきヒューズ素子が不完全に溶断され、正確にプログラムすることができなくなる。
【０００７】
このようなヒューズ素子が、不良メモリセルを救済するための不良アドレスプログラム素子の場合、溶断すべきヒューズ素子の数が増大し、誤ったプログラムが生じる可能性が高くなる。このような誤ったプログラムにより、製品の歩留まりが低下する。
【０００８】
上述のような溶断可能なリンク素子の他に、「アンチヒューズ」と呼ばれるプログラム素子がある。このアンチヒューズでは、キャパシタ絶縁膜を、記憶すべき情報に応じて絶縁破壊（ブレークダウン）させ、このキャパシタの導通／非導通により、プログラムが行なわれる。
【０００９】
図３５は、従来のアンチヒューズ回路の構成を概略的に示す図である。図３５において、アンチヒューズ回路は、ノード９０２に一方電極ノードが結合されるプログラム可能キャパシタ（アンチヒューズ）９００と、プログラム可能キャパシタ９００の他方電極ノードをノード９０４に結合するデカップリングトランジスタ９０３と、ノード９０４上の信号電位に従ってプログラム可能キャパシタ（以下、単にアンチヒューズと称す）９００のプログラム状態を判定し、該判定結果を示す信号ＦＲを出力するインバータ９０６と、トリガ信号ＺＴに応答してノード９０４を電源電圧Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ９０８と、ノード９０４と接地ノードの間に直列に接続されるｎチャネルＭＯＳトランジスタ９１０および９１２を含む。ＭＯＳトランジスタ９１０はゲートに、プログラム信号ＡＤを受け、ＭＯＳトランジスタ９１２は、ゲートにインバータ９０６の出力信号ＦＲを受ける。
【００１０】
このアンチヒューズ回路は、さらに、インバータ９０６の出力信号ＦＲに従ってノード９０４を電源電圧Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ９１４と、リセット信号ＲＳＴに従ってノード９０４を接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ９１６を含む。
【００１１】
ノード９０２は、プログラムモード時には高電圧（たとえば１２Ｖ）が印加され、通常動作モード時（判定動作を行なうモードおよびスタンバイ状態）においては、接地電圧が印加される。ＭＯＳトランジスタ９０３は、そのゲートに電源電圧Ｖｃｃを受け、アンチヒューズ９００のプログラム時、ノード９０２に印加される高電圧が、他の回路要素に印加されるのを防止する。次に、この図３５に示すアンチヒューズ回路の動作について簡単に説明する。
【００１２】
まず、図３６（Ａ）を参照して、アンチヒューズ９００のプログラム動作について説明する。このプログラム動作モード時においては、トリガ信号ＺＴは、Ｈレベルに設定され、ＭＯＳトランジスタ９０８は非導通状態に保持される。プログラムすべき情報に従って、信号ＡＤが所定の電圧レベルに設定される。図３６（Ａ）においては、アンチヒューズ９００を導通状態に設定する（溶断する）ため、信号ＡＤは、Ｈレベルに設定される。初期状態においては、トリガ信号ＺＴの初期設定により、ノード９０４は、Ｈレベルにプリチャージされ、インバータ９０６からの信号ＦＲは、Ｌレベルに設定される。このＬレベルの信号ＦＲに応答して、ＭＯＳトランジスタ９１４が導通し、ノード９０４は、Ｈレベルに保持される。
【００１３】
プログラム動作モード時、まずリセット信号ＲＳＴがＨレベルに設定され、ＭＯＳトランジスタ９１６が導通状態とされる。ノード９０４が、接地電圧レベルに放電され、信号ＦＲがＨレベルに立下がる。この信号ＦＲの立下がりに応答して、ＭＯＳトランジスタ９１４が非導通状態となり、一方、ＭＯＳトランジスタ９１２が導通状態となり、ノード９０４は、ＭＯＳトランジスタ９１０および９１２を介して接地ノードに結合される。このリセット信号ＲＳＴがＨレベルの間に、ノード９０２に与えられる電圧レベルを上昇させる。リセット信号ＲＳＴがＨレベルであるため、ノード９０２に対する電圧の上昇時、アンチヒューズ９００の容量結合によりノード９０４の電圧レベルが上昇するのが防止され、信号ＦＲは、Ｈレベルを維持する。
【００１４】
リセット信号ＲＳＴが、Ｌレベルに設定されると、次いで、ノード９０２に、プログラムのための高電圧に印加される。このノード９０２の電圧により、アンチヒューズ９００には高電圧が印加され、キャパシタ絶縁膜の絶縁破壊が生じる（信号ＡＤはＨレベルである）。このアンチヒューズ９００における絶縁破壊により、ノード９０２に印加される電圧が、ノード９０４に伝達され、ノード９０４上の電圧レベルが上昇する。ノード９０４の電圧は、アンチヒューズ９００の抵抗とトランジスタ９１０，９１２の合成チャネル抵抗の比により決定される。このノード９０４の電圧が、インバータ９０６の入力論理しきい値を超えると、信号ＦＲが、ＨレベルからＬレベルに低下し、ＭＯＳトランジスタ９１２が非導通状態、ＭＯＳトランジスタ９１４が導通状態となる。ノード９０４は、ＭＯＳトランジスタ９１４を介して電源電圧Ｖｃｃレベルに充電される。デカップリングトランジスタ９０３は、電圧Ｖｃｃ−Ｖｔｈを伝達する。ここで、Ｖｔｈは、このデカップリングトランジスタ９０３のしきい値電圧を示す。したがって、ノード９０２からノード９０４へのアンチヒューズ９００を介した電流の流れが遮断され、アンチヒューズ９００のプログラムが完了する。
【００１５】
このプログラム動作モード時において、信号ＡＤをＬレベルに設定した場合、ＭＯＳトランジスタ９１０は非導通状態に保持される。リセット信号ＲＳＴにより、ノード９０４がＭＯＳトランジスタ９１６を介して接地電圧レベルに放電されると、信号ＦＲがＨレベルに立上がり、ＭＯＳトランジスタ９１４が非導通状態に駆動される。したがって、リセット信号ＲＳＴがＬレベルに低下すると、ＭＯＳトランジスタ９０８、９１０、９１４および９１６がすべて非導通状態となるため、ノード９０４は、フローティング状態となる。この状態で、ノード９０２にプログラム用の高電圧が印加されると、このノード９０２のプログラムの高電圧は、アンチヒューズ９００を介して容量結合によりＭＯＳトランジスタ９０３を介してノード９０４に伝達される。したがって、アンチヒューズ９００の電極間には高電圧は印加されないため、このアンチヒューズ９００には絶縁破壊は生じない。このアンチヒューズ９００の非溶断時において、ノード９０４の電圧レベルは、このアンチヒューズ９００の容量結合により上昇し、破線波形に示すように、インバータ９０６からの信号ＦＲがＬレベルに低下し、ＭＯＳトランジスタ９１４が導通し、ノード９０４は電源電圧Ｖｃｃレベルに充電される。
【００１６】
次に、図３６（Ｂ）を参照して、記憶情報読出動作について説明する。
トリガ信号ＺＴの非活性化時、リセット信号ＲＳＴがＨレベルに駆動され、ノード９０４は接地電圧レベルに放電される。応じて、インバータ９０６からの信号ＦＲは、Ｈレベルに駆動される。
【００１７】
この記憶情報読出モード時においては、ノード９０２へは接地電圧が印加され、また信号ＡＤも、Ｌレベルに設定される。
【００１８】
この状態において、トリガ信号ＺＴがＬレベルに低下すると、ＭＯＳトランジスタ９０８が導通する。アンチヒューズ９００が導通状態に設定されているとき、このＭＯＳトランジスタ９０８からの電流は、アンチヒューズ９００を介してノード９０２に放電され、ノード９０４はＬレベルを維持し、信号ＦＲは、Ｈレベルを維持する。
【００１９】
一方、アンチヒューズ９００が、非溶断状態にプログラムされている場合には、ＭＯＳトランジスタ９０８が導通すると、ノード９０４が、電源電圧Ｖｃｃレベルに充電され、応じて信号ＦＲがＬレベルに低下する。この信号ＦＲのＨレベル／Ｌレベルにより、このアンチヒューズ回路の記憶情報が読出される。
【００２０】
アンチヒューズ回路が、動作モード特定のために用いられる場合には、この信号ＦＲが、動作モード指定信号として利用される。
【００２１】
メモリセルにおける不良セル救済のための不良アドレスプログラム回路としてこのアンチヒューズ回路が用いられる場合、信号ＦＲが、それぞれ不良アドレスビットに対応し、与えられたアドレス信号と信号ＦＲはそれぞれビット単位で比較が行なわれ、その比較結果に従って、不良アドレスが指定されたか否かの判定が行なわれる。この判定結果に基づいて、冗長セルの置換または通常セルへのアクセスが行なわれる。
【００２２】
上述のようなアンチヒューズは、レーザビームなどを用いる必要がなく、電気的にプログラムすることができるため、高密度／高集積化された半導体装置に対するプログラム回路として広く用いられるようになってきている。
【発明の概要】
【発明が解決しようとする課題】
【００２３】
上述のようなアンチヒューズ回路においては、キャパシタが用いられる。このキャパシタのプログラム時においては、比較的高い電圧（たとえば１２Ｖ）を印加して、絶縁破壊を生じさせる必要がある。このような高電圧を印加するためには、高電圧を印加するプログラム制御回路の構成要素であるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）は、耐圧を十分高くする必要がある。しかしながら、近年の高密度高集積化された半導体記憶装置においては、ＭＯＳトランジスタのサイズは小さくされ、その耐圧は低くなってきている。したがって、このようなプログラム用高電圧を印加するためには、他の周辺回路よりも、十分耐圧の高いＭＯＳトランジスタを構成要素として用いる必要があり、そのサイズが大きくなる（通常、スケーリング則に沿ってＭＯＳトランジスタが形成され、ゲート絶縁膜を厚くする場合、応じて、サイズも大きくなる）。したがって、プログラム制御回路の占有面積が増加するという問題が生じる。
【００２４】
上述のように、プログラム高電圧を用いずに、キャパシタアンチヒューズをプログラムするために、ＤＲＡＭセルの３次元キャパシタと同一構造を有するキャパシタをアンチヒューズとして用いる構成が、米国特許５１１０７５４に示されている。この先行技術においては、単体のキャパシタがアンチヒューズとして用いられている。周辺回路領域において、メモリセルキャパシタと同一特性を有するキャパシタを単体で形成する場合、メモリセルアレイ領域における繰返しパターンが形成されないため、この周辺領域におけるキャパシタパターン／形状がメモリセルキャパシタのそれと異なり、メモリセルキャパシタと同一特性を有するアンチヒューズ用キャパシタを形成するのは困難であるという問題が生じる。
【００２５】
また、プログラム情報を読出すためには、比較的大きな電流をアンチヒューズ（キャパシタ）に流す必要があり、その電極面積は十分大きくする必要がある（高速で記憶データを読出すため）。このため、アンチヒューズ回路の占有面積も大きくなり、高集積化することができなくなるという問題が生じる。
【００２６】
それゆえ、この発明の目的は、小占有面積で信頼性の高いアンチヒューズ回路を提供することである。
【００２７】
この発明の他の目的は、正確にメモリセルキャパシタと同じ特性を有するキャパシタをアンチヒューズ素子として利用することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００２８】
請求項１に係る半導体装置は、第１および第２の電極ノードを有し、これら第１および第２の電極ノードの間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時、この高い耐圧を与える電圧極性でプログラム容量素子にプログラム電圧を印加してこのプログラム容量素子をプログラムし、かつ通常動作モード時、低い耐圧を与える電圧極性で電圧をこのプログラム容量素子へ印加するプログラム制御回路を備える。
【００２９】
請求項２に係る半導体装置は、第１および第２の電極ノードを有し、これら第１および第２の電極ノード間の印加電圧極性に従って高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時、耐圧の低い電圧極性で第１および第２の電極間にプログラム電圧を印加し、かつ通常動作モード時には、耐圧の低い電圧極性で第１および第２の電極間に電圧を印加するプログラム制御回路を備える。
【００３０】
請求項３に係る半導体装置は、第１および第２の電極ノードを有し、これら第１および第２の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時および通常動作モード時に、同一電圧極性で第１および第２の電極間に電圧を印加するプログラム制御回路を備える。
【００３１】
請求項４に係る半導体装置は、請求項１から３のいずれかの半導体装置が、さらに、各々が情報を記憶するキャパシタを有する複数のメモリセルを含み、プログラム容量素子は、このキャパシタと同一構造の容量素子を含む。
【００３２】
請求項５に係る半導体装置は、キャパシタと、プログラム動作モード時このキャパシタにプログラム電圧を印加して、記憶情報に応じて選択的にこのキャパシタに絶縁破壊を生じさせかつ判定動作モード時において、このキャパシタの記憶情報判定のために状態判定指示信号に応答してワンショットのパルス信号をキャパシタ電極間に印加する制御回路を備える。
【００３３】
請求項６に係る半導体装置は、請求項７のプログラム制御回路が、判定動作モード時、このキャパシタの第１電極を第１の電圧レベルに設定し、状態判定指示信号の活性化に応答してこのキャパシタの第２電極を第２の電圧レベルにワンショットパルスの形で駆動し、かつ状態判定指示信号の非活性化に応答してこのキャパシタの第２電極ノードを第１の電圧レベルにプリチャージする手段を含む。
【００３４】
請求項７に係る半導体装置は、複数の通常エレメントと、各々が、キャパシタの絶縁破壊により不良通常エレメントを特定する情報がプログラムされる複数のプログラム回路と、複数のプログラム各々に対応して配置されかつ複数の通常エレメントの不良通常エレメントを置換、救済するための複数の冗長エレメントとを備える。複数のプログラム回路および複数の冗長エレメントは、不良プログラム回路および／または不良冗長エレメントを救済することができる。
【発明の効果】
【００３５】
キャパシタの耐圧特性の方向性に応じてプログラム高電圧および通常動作モード時の印加電圧極性を設定することにより、プログラム動作モード時に確実に絶縁破壊を生じさせかつ通常動作モード時において、確実に、導通／非導通（溶断／非溶断）状態に設定することができ、信頼性の高いアンチヒューズ回路を実現することができる。
【００３６】
請求項１に係る発明に従えば、耐圧の低い電圧極性および耐圧の高い電圧極性を有するキャパシタにおいて、プログラム動作モード時においては、高い耐圧極性でプログラム高電圧を印加し、通常動作モード時において、低い耐圧特性の電圧極性で電圧を印加しているため、確実に、絶縁破壊を生じさせることができるとともに、確実に通常動作モード時において、プログラム後のキャパシタ型アンチヒューズを溶断／非溶断状態に保持することができる。
【００３７】
請求項２に係る発明に従えば、高い耐圧特性および低い耐圧特性の電圧極性を有するキャパシタにおいて、プログラム動作モード時耐圧の低い電圧極性でプログラム高電圧を印加しかつ通常動作モード時においても、この耐圧の低い電圧極性方向に電圧をキャパシタに印加しているため、低いプログラム高電圧で絶縁破壊を生じさせて、かつ同一電圧極性の電圧印加により、確実に非溶断状態のキャパシタ型アンチヒューズを非溶断状態に保持することができる。
【００３８】
請求項３に係る発明に従えば、高い耐圧および低い耐圧をその電圧極性に応じて有するキャパシタに対して、プログラム動作モード時および通常動作モード時同一極性で電圧を印加するように構成しているため、これらの制御回路の構成が簡略化される（電圧極性を反転させる必要はないため）。また、キャパシタの非溶断状態／溶断状態を、通常動作モード時においても確実に保持することができる。
【００３９】
請求項４に係る発明に従えば、これらの耐圧特性が非対称的なキャパシタとしてはメモリセルキャパシタと同一構造を有する容量素子を用いてるため、容易に、完全な構造を有するキャパシタを小占有面積で実現することができる。
【００４０】
請求項５に係る発明に従えば、キャパシタの記憶情報判定時、ワンショットパルスの形で、このキャパシタに電圧を印加しているため、キャパシタに印加される電圧ストレス印加時間を低減することができ、キャパシタの耐圧特性劣化を防止することができ、信頼性の高いプログラム回路を実現することができる。
【００４１】
請求項６に係る発明に従えば、スタンバイサイクル時、キャパシタの判定ノード（第１の電極ノード）を第１のレベルに設定し、判定動作モード時において、この判定モードに、ワンショットパルスの形態で第２のレベルの電圧を印加しているため、キャパシタに電圧ストレスが印加される時間を低減することができる。
【００４２】
請求項７に係る発明に従えば、スペアエレメントそれぞれにプログラム回路を設け、プログラム回路およびスペアエレメントの組において不良が存在する場合には、そのプログラム回路およびスペアエレメントの組を用いず別の組のプログラム回路に不良救済のプログラムを行なうように構成しているため、不良救済のためのプログラム回路およびスペアエレメントに不良が存在している場合においても、それを、別のプログラム回路およびスペアエレメントで救済することができ、チップ歩留りを改善することができる。
【図面の簡単な説明】
【００４３】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す冗長置換制御回路の構成を概略的に示す図である。
【図３】図２に示すプログラム回路の構成を示す図である。
【図４】図３に示すプログラム回路の内部構造を概略的に示す図である。
【図５】この発明の実施の形態１の変更例１の構成を示す図である。
【図６】（Ａ）は、この発明の実施の形態１の変更例２の構成を示し、（Ｂ）は、（Ａ）に示す構成の電気的等価回路を示す図である。
【図７】この発明の実施の形態１の変更例３の構成を概略的に示す図である。
【図８】この発明の実施の形態１の変更例４の構成を概略的に示す図である。
【図９】（Ａ）は、この発明の実施の形態２に従うプログラム素子の構成を示し、（Ｂ）は、その（Ａ）に示す構成の電気的等価回路を示す図である。
【図１０】（Ａ）は、この発明の実施の形態２に従うアンチヒューズ回路の構成を概略的に示し、（Ｂ）は、（Ａ）に示すアンチヒューズ回路の動作を示す信号波形図である。
【図１１】（Ａ）は、この発明の実施の形態３に従うプログラム素子の断面構造を示し、（Ｂ）は、（Ａ）に示す構成の平面レイアウトを概略的に示す図である。
【図１２】（Ａ）は、この発明の実施の形態３の変更例の断面構造を示し、（Ｂ）は、（Ａ）に示す構成の平面レイアウトを概略的に示す図である。
【図１３】この発明の実施の形態３の変更例２の構成を概略的に示す図である。
【図１４】この発明の実施の形態４に従うアンチヒューズ回路の構成を概略的に示す図である。
【図１５】（Ａ）は、図１４に示すアンチヒューズ回路のプログラム動作モード時の印加電圧を示し、（Ｂ）は、（Ａ）に示す構成の電気的等価回路を示す図である。
【図１６】（Ａ）は、図１４に示す回路の、ヒューズのブロー時の印加電圧を示す図であり、（Ｂ）は、（Ａ）に示す回路の電気的等価回路を示す図である。
【図１７】（Ａ）は、図１４に示す通常動作モード時の印加電圧を示し、（Ｂ）は、（Ａ）に示す回路の電気的等価回路を示す図である。
【図１８】図１４に示す制御信号を発生する部分の構成を示す図である。
【図１９】この発明の実施の形態５におけるキャパシタの耐圧特性を示す図である。
【図２０】（Ａ）および（Ｂ）は、非対称耐圧特性を説明するための図である。
【図２１】（Ａ）は、この発明の実施の形態５におけるプログラム時の印加電圧方向を示し、（Ｂ）は、この発明の実施の形態５における通常動作モード時のキャパシタ印加電圧の方向を示す図である。
【図２２】（Ａ）は、この発明の実施の形態６のプログラム時の電圧印加方向を示し、（Ｂ）は、この発明の実施の形態６の通常動作モード時のキャパシタへの印加電圧の方向を示す図である。
【図２３】（Ａ）は、図２２（Ａ）および（Ｂ）に示す電圧印加を行なうアンチヒューズ回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示す回路の動作を示す信号波形図である。
【図２４】図２３（Ａ）に示す制御信号を発生する部分の構成を概略的に示す図である。
【図２５】（Ａ）は、この発明の実施の形態７に従うアンチヒューズ回路の構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示す回路の動作を示す信号波形図である。
【図２６】図２５（Ａ）に示す制御信号発生部の構成を概略的に示す図である。
【図２７】この発明の実施の形態８に従う不良救済回路の構成を概略的に示す図である。
【図２８】図２７に示す構成におけるプログラム手順を示すフロー図である。
【図２９】図２７に示すアドレスプログラム回路の構成を概略的に示す図である。
【図３０】図２７に示す切換回路の構成の一例を示す図である。
【図３１】（Ａ）および（Ｂ）は、図２７に示すスペアエレメント選択回路の構成を示す図である。
【図３２】この発明の実施の形態８の変更例の動作を示すフロー図である。
【図３３】この発明の実施の形態９の半導体装置の構成を概略的に示す図である。
【図３４】この発明の実施の形態９の変更例を示す図である。
【図３５】従来のアンチヒューズ回路の構成の一例を示す図である。
【図３６】（Ａ）は、図３５に示す回路のプログラム時の動作を示す信号波形図であり、（Ｂ）は、図３５に示す回路の通常動作モード時の動作を示す信号波形図である。
【発明を実施するための形態】
【００４４】
［全体の構成］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１においては、この発明が適用される半導体装置として、ダイナミック型半導体記憶装置が示される。
【００４５】
図１において、半導体記憶装置１は、行列状に配列される複数の通常セルを有するノーマルアレイ２と、ノーマルアレイ２の不良通常セルを救済するための冗長セルが行列状に配列されるスペアアレイ３と、外部からのアドレス信号ＡＤＤを受けて内部アドレス信号を生成するアドレス入力回路４と、活性化時、アドレス入力回路４からの内部アドレス信号に従ってノーマルアレイ２のアドレス指定された通常セルを選択する通常セル選択回路５と、アドレス入力回路４からの内部アドレス信号が、ノーマルアレイ２の不良通常セルを指定しているか否かを判定する冗長置換制御回路６と、冗長置換制御回路６からの不良通常セル指定指示信号に従って、スペアアレイ３のスペアセルを選択する冗長セル選択回路７と、外部からの制御信号φｅｘに従って内部制御信号φｉｎを生成する周辺制御回路８を含む。
【００４６】
ノーマルアレイ２およびスペアアレイ３においては、１トランジスタ／１キャパシタ型のメモリセルが行列状に配列される。スペアアレイ３は、ノーマルアレイ２の不良通常セルを救済する構成であればよい。このスペアアレイ３は、ノーマルアレイ２の不良通常セル行を救済するためのスペア行と、ノーマルアレイ２の不良メモリセル列を救済するためのスペア列を含む。通常セル選択回路５は、ノーマルアレイ２の通常セル行を選択するための行選択回路およびノーマルアレイ２の通常セル列を選択するための列選択回路を含む。冗長セル選択回路７も、スペアアレイ３の冗長セル行を選択するための行選択回路、スペアアレイ３の冗長セル列を選択するための列選択回路を含む。しかしながら、この冗長セル選択回路７は、冗長セル行を選択するための行選択回路および冗長セル列を選択するための列選択回路の一方のみを含む構成であってもよい。
【００４７】
冗長置換制御回路６は、アドレス入力回路４からの内部アドレス信号が、不良通常セルを指定しているときには、通常セル選択回路５を非活性化し、かつ冗長セル選択回路７を活性化する。この冗長置換制御回路６は、不良通常セル行／列をプログラムするためのプログラム回路を含み、プログラム回路それぞれに対応して、行／列選択回路が冗長セル選択回路７において設けられる構成であってもよい。また、この冗長セル選択回路７は、冗長置換制御回路６からの、不良通常セル指定指示信号に従って活性化されてアドレス入力回路４からのアドレス信号をデコードする構成であってもよい。
【００４８】
図２は、図１に示す冗長置換制御回路６の構成を概略的に示す図である。図２において、冗長置換制御回路６は、通常動作モードおよびプログラム動作モードを指定する制御信号を生成するプログラム制御回路６ａと、プログラム制御回路６ａからの制御信号に従って不良通常セルアドレスのプログラムおよびプログラムデータの読出を行なうプログラム回路６ｂと、プログラム制御回路６ａの制御の下に動作し、プログラム回路６ｂからのプログラムされた不良通常セルアドレス信号とアドレス入力回路４からの内部アドレス信号ＡＤＤとを比較し、その比較結果に従って冗長置換（不良通常セルを冗長セルで遅延する動作）を行なうか否かを示す信号Ｍを生成する比較／判定回路６ｃを含む。
【００４９】
プログラム回路６ｂは、好ましくは、ノーマルアレイ２およびスペアアレイ３におけるメモリセル配列パターンと同一パターンに従って配置されるメモリセルキャパシタと同一構造の複数の容量素子で構成されるキャパシタ型アンチヒューズを、不良通常セルアドレスをプログラムするためのプログラム素子として含む。
【００５０】
［実施の形態１］
図３は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を示す図である。図３においては、メモリアレイＭＡおよび１ビットのアドレス信号に対応するプログラム回路６ｂの構成を示す。メモリアレイＭＡは、図１に示すノーマルアレイ２およびスペアアレイ３のいずれであってもよい。ノーマルアレイ２およびスペアアレイ３においては、
同一のパターンのメモリが繰返し配置される。
【００５１】
メモリアレイＭＡは、行列状に配列される複数のメモリセルＭＣと、メモリセル行に対応して配置されるワード線ＷＬ０、ＷＬ１、…と、メモリセル列それぞれに対応して配置されるビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１、…を含む。メモリセルＭＣは、情報を記憶するためのキャパシタＭＳと、対応のワード線上の信号電位に従ってこのメモリセルキャパシタＭＳを対応のビット線に接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。
【００５２】
プログラム回路６ｂは、行方向に沿って整列して配置される複数のプログラム単位素子ＰＲａ−ＰＲｎを含む。これらのプログラム単位素子ＰＲａ〜ＰＲｎの各々は、メモリセルＭＣと同一の構造を有し、容量素子ＳおよびＭＯＳトランジスタＴを含む。容量素子Ｓは、メモリセルキャパシタＭＳと同一構造を有し、ＭＯＳトランジスタＴは、アクセストランジスタＭＴと同一構造を有する。ここで、「同一構造」は、サイズおよび形状が同じである状態を示す。したがって、容量素子Ｓは、メモリセルキャパシタＭＳと同じ電気的特性を有する。
【００５３】
プログラム回路６ｂは、さらに、行方向に沿って延在して配置され、ＭＯＳトランジスタＴのゲートに共通に接続される導電配線１０と、容量素子Ｓの一方電極ノードに共通に接続される導電配線１３と、ＭＯＳトランジスタＴの第１の電極ノードにそれぞれ接続される導電配線１１ａ〜１１ｎと、導電配線１１ａ〜１１ｎに共通に接続される導電配線１２を含む。導電配線１０は、メモリアレイＭＡにおけるワード線ＷＬ（ＷＬ０、ＷＬ１、…）と同一工程で形成され、ワード線ＷＬと同一の材料で形成され、電源電圧Ｖｃｃを伝達する。導電配線１３は、メモリアレイＭＡにおけるメモリセルキャパシタＭＳのセルプレート電極層に相当し、このセルプレート電極層と、同一製造工程で形成される。導電配線１１ａ〜１１ｎは、メモリアレイＭＡにおけるビット線ＢＬ（または／ＢＬ）に相当する。導電配線１２は、プログラム素子（キャパシタ型アンチヒューズ）の第１電極Ｃ１となり、導電配線１３は、このプログラム素子の他方電極Ｃ２となる。
【００５４】
導電配線１０は、電源電圧Ｖｃｃを伝達し、ＭＯＳトランジスタＴは導通状態となり、容量素子Ｓが導電配線１１ａ〜１１ｎそれぞれを介して導電配線１２に結合される。したがって、プログラム素子の電極ノードＣ１およびＣ２の間に、複数の容量素子Ｓが並列に接続され、小占有面積で比較的大きな容量値を有するプログラム素子を実現することができる。特に、メモリセルキャパシタは、情報の記憶のために面積が低減されても、必要最小限の容量値を有することが要求される。したがって、メモリセルキャパシタは、最も面積利用効率の優れたキャパシタである。このメモリセルキャパシタと同一構造の容量素子を複数個並列に接続することにより、面積利用効率の優れたキャパシタで構成されるプログラム素子を実現することができる。
【００５５】
図４は、メモリセルＭＣおよびプログラム単位素子ＰＲ（ＰＲａ〜ＰＲｎ）の断面構造を概略的に示す図である。図４においては、これらのメモリセルＭＣおよびプログラム単位素子ＰＲ（ＰＲａ〜ＰＲｎ）は同一構造を有するため、プログラム単位素子ＰＲの断面構造を示す。図４において、プログラム単位素子ＰＲは、半導体基板領域１５表面に間をおいて形成されるｎ型不純物領域１６ａ、１６ｂおよび１６ｃと、不純物領域１６ａおよび１６ｂの間のチャネル領域上に図示しないゲート絶縁膜を介して形成される導電層１７と、不純物領域１６ｂに電気的に接続されかつ導電層１７上に延在して形成される導電層１８と、導電層１８と、図示しない薄いキャパシタ絶縁膜を介して配置される導電層１９と、不純物領域１６ａと電気的に接続されかつ導電層１８下層に形成されかつ導電層１７と交差する方向に延在して配置される導電層２０を含む。
【００５６】
導電層１７は、図３に示す導電配線１０に対応し、導電層１９は、導電配線１３に対応し、導電層２０は、導電配線１１（１１ａ〜１１ｎ）に対応する。不純物領域１６ｂと不純物領域１６ｃの間には、素子分離のための厚い絶縁膜２１が形成される。
【００５７】
このプログラム単位素子は、３次元構造を有しており、容量素子Ｓは、いわゆるスタックトキャパシタ構造を有する。このような３次元構造のキャパシタを、周辺回路領域内において単独に形成した場合、周辺回路においてはこのような３次元構造は設けられていないため、周辺回路領域とこの容量素子のパターン／段差が異なる。したがって、周辺回路領域内において、このようなメモリセルキャパシタと同じ３次元構造を有するキャパシタを単独で配置した場合、露光時における周辺回路の段差によるハレーションなどによるパターニングのずれおよび、製造時における周辺回路領域の構成要素の段差によるストレスなどに起因する形状の変形などが生じ、所望の特性を有するキャパシタを実現することができない。しかしながら、本実施の形態１におけるように、行方向に沿ってプログラム単位素子を繰返し配置することにより、パターンの繰返しが得られ、周辺回路の構成要素の影響を受けることなく、プログラム単位素子を、メモリセルＭＣと同じ形状で形成することができ、これにより、所望の特性を有するキャパシタ型アンチヒューズを実現することができる。
【００５８】
なお、アンチヒューズとしてプログラム単位素子ＰＲを用いる場合、この単位素子ＰＲの数は、数十個程度であればよい。
【００５９】
また、この場合、プログラム単位素子ＰＲａ〜ＰＲｎを並列に接続して１つのプログラム素子として利用する場合、少なくとも１つの容量素子Ｓの絶縁破壊が生じれば、アンチヒューズとしてこのプログラム素子を用いることができる。したがって、仮に、この容量素子Ｓにおける絶縁耐圧にばらつきが生じても、その影響を受けることなく、確実に、プログラムを行なうことができ、歩留まりの良いプログラム回路を実現することができる。
【００６０】
［変更例１］
図５は、この発明の実施の形態１の変更例１の構成を概略的に示す図である。図５において、プログラム単位素子ＰＲｐ〜ＰＲｕが、メモリアレイ列方向の配列パターンと同じ繰返しパターンにより配置される。プログラム単位素子ＰＲｐ〜ＰＲｕは、メモリセルＭＣと同じ構造を有し、ＭＯＳトランジスタＴおよび容量素子Ｓを含む。
【００６１】
ＭＯＳトランジスタＴの第１の電極ノードは、導電配線２６に共通に結合され、容量素子Ｓの第１の電極ノード（メモリセルキャパシタのセルプレート電極ノードに相当）は導電配線２５に共通に接続される。ＭＯＳトランジスタＴのゲートは、それぞれ導電配線２７ｐ〜２７ｕを介して電源電圧Ｖｃｃを受けるように結合される。これらの導電配線２７ｐ〜２７ｕは、図５において破線で示すように共通に１つの配線に結合されて電源電圧Ｖｃｃを受けるように形成されてもよく、また近傍に電源配線が存在する場合、この電源配線に個々に接続される構成であってもよい。
【００６２】
この図５に示すプログラム素子においても、列方向に同じパターンが繰返されており、周辺回路の構成要素のパターンの影響を受けることなく正確に、メモリセルキャパシタと同一構造の容量素子Ｓを周辺回路領域に形成することができる。この図５に示す配置においても、導電配線２６が、プログラム素子の一方電極ノードＣ１となり、導電配線２５が、プログラム素子の他方電極ノードＣ２となる。したがって、電極ノードＣ１およびＣ２の間に、容量素子Ｓが互いに並列に結合される。このように、面積利用効率の優れたキャパシタ型アンチヒューズを形成することができる。また、図３に示すキャパシタ型アンチヒューズと同様の効果を奏することができる。
【００６３】
［変更例２］
図６（Ａ）は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。図６（Ａ）において、このキャパシタ型アンチヒューズは、半導体基板領域３０表面に形成されるＮウェル３１内に形成される。Ｎウェル３１表面に間をおいてＮ型不純物領域３２ａ、３２ｂ、３２ｃ、および３２ｄが形成される。不純物領域３２ａおよび３２ｂの間のチャネル領域上に図示しないゲート絶縁膜を介して導電層３３ａが形成され、不純物領域３２ｂおよび３２ｃの間のチャネル領域上に導電層３３ｂが形成される。不純物領域３２ａおよび３２ｃは、それぞれ、互いに分離される導電層３４ａおよび３４ｂに電気的に接続される。これらのメモリセルストレージノードに対応する導電層３４ａおよび３４ｂ上に図示しないキャパシタ絶縁膜を介して共通に導電層３５が形成される。
【００６４】
図６（Ｂ）は、図６（Ａ）に示すプログラム素子の電気的等価回路を示す図である。図６（Ｂ）において、単位素子のストレージノードＳＮ（不純物領域３２ａ，３２ｃに相当）が共通に配線３８を介して結合され、キャパシタＳの他方電極ノードが配線３７を介して電極ノードＣ１に結合される。この配線３８は、図６（Ａ）におけるＮウェル３１に相当する。ストレージノードＳＮは、ＭＯＳトランジスタＴと容量素子Ｓの間の接続ノードである。この図６（Ｂ）に示すように、Ｎウェル３１が、配線３８およびプログラム素子の電極ノードＣ２として作用するため、電極ノードＣ１およびＣ２の間に、容量素子Ｓが互いに並列に接続される。ＭＯＳトランジスタＴのゲートとなる導電層３３ａおよび３３ｂは、メモリセルアレイのパターンと同じパターンを形成するためのダミーとして設けられる。したがって、この導電層３３ａおよび３３ｂの電圧レベルは任意であり、電気的にフローティング状態とされてもよい。この導電層３３ａおよび３３ｂを、電源電圧Ｖｃｃに接続した場合、不純物領域３２ａおよび３２ｂの間の領域および不純物領域３２ｂおよび３２ｃの間の領域にＮ型不純物が引き寄せられるため、このＮウェル３１の表面抵抗を低減することができ、キャパシタ電極の抵抗を低減することができる。
【００６５】
図６（Ａ）においては、ビット線に相当する導電層は示していない。しかしながら、このメモリアレイのパターンと同一性を維持するため、このビット線に相当する導電層が不純物領域３２ｂに電気的に接続されるように形成されてもよい。この場合においても、ビット線に相当する導電層は、単にダミーとして設けられるだけである（パターン同一性を維持するため）。
【００６６】
この図６（Ａ）に示す単位素子は、メモリアレイの行方向および列方向のいずれの方向に沿って整列して配置されてもよい。
【００６７】
［変更例３］
図７は、この発明の実施の形態１の変更例３の構成を概略的に示す図である。図７においては、プログラム単位素子ＰＲ０〜ＰＲｎが、メモリアレイの行方向または列方向の配列パターンと同一配列パターンを有するように整列して配置される。これらの単位素子ＰＲ０〜ＰＲｎの両側に整列して、ダミーエレメントＤＰＲａおよびＤＰＲｂが配置される。これらのダミーエレメントＤＰＲａおよびＤＰＲｂは、単位素子ＰＲ０〜ＰＲｎと同じレイアウトパターンを有する。単位素子ＰＲ０〜ＰＲｎが、電極ノードＣ１およびＣ２の間に互いに並列に接続される。ダミーエレメントＤＰＲａおよびＤＰＲｂは、フローティング状態に保持される。したがって、キャパシタ型アンチヒューズとしては、単位素子ＰＲ０〜ＰＲｎが用いられ、ダミーエレメントＤＰＲａおよびＤＰＲｂは用いられない。これらのダミーエレメントＤＰＲａおよびＤＰＲｂは、単位素子ＰＲ０〜ＰＲｎの整列方向における繰返しパターンの連続性を維持するために設けられる。端部の単位素子ＰＲ０およびＰＲｎも、その両側に、同じ繰返しパターンが配置されており、他の単位素子ＰＲ１、…と同じ条件で形成することができ、これらの単位素子ＰＲ０およびＰＲｎに含まれる容量素子も、他の単位素子と同じ条件で形成され、メモリセルキャパシタと同一構造および特性を有する容量素子を確実に形成することができる。
【００６８】
なお、上述の説明においては、単位素子が行または列方向に整列して配置されている。しかしながら、この単位素子ＰＲが、行および列方向に２次元状に整列して配置されてもよい。この場合、メモリセルキャパシタのセルプレート電極ノードに相当するノードが、共通に接続されてプログラム素子の一方電極となる。基板領域が、プログラム素子の電極として用いられる場合には、ビット線に相当する導電層はフローティング状態、ワード線に相当する導電層は、その接続状態は任意である。容量素子をＭＯＳトランジスタ（アクセストランジスタに相当するトランジスタ）を介して互いに相互接続する場合には、ワード線に相当する導電層に電源電圧Ｖｃｃが印加される。このような、２次元状に単位素子を配置しても、面積利用効率の優れたキャパシタ型アンチヒューズを実現することができる。
【００６９】
［変更例４］
図８は、この発明の実施の形態１の変更例４の構成を概略的に示す図である。図８においては、メモリアレイＭＡに隣接してアンチヒューズ配置領域６ｂａが設けられ、このアンチヒューズ配置領域６ｂａに近接してまたは隣接してプログラム周辺回路６ｂｂが配置される。これらのアンチヒューズ配置領域６ｂａおよびプログラム周辺回路６ｂｂが、図２に示すプログラム回路６ｂに相当する。メモリアレイＭＡにおいては、行列状にメモリセルＭＣが配置される。このメモリアレイＭＡのメモリセル配置パターンを繰返して、アンチヒューズ配置領域６ｂａにまで延在させる。これにより、メモリアレイＭＡの繰返しパターンと同じパターンをもってアンチヒューズ配置領域６ｂａ内に容量素子を形成することができる。メモリアレイＭＡにおける繰返しパターンを連続的に繰返すことにより、アンチヒューズ配置領域６ｂａ内において容易に容量素子およびＭＯＳトランジスタからなる単位素子を形成することができる。これにより、メモリアレイＭＡにおける端部領域におけるパターンの不連続性を防止する構成をこのアンチヒューズ配置領域６ｂａにおいてもそのまま利用することができ、正確に、メモリアレイＭＡにおけるメモリセルＭＣと同一構造（同一パターン）を有する単位素子を形成することができる。
【００７０】
プログラム周辺回路６ｂｂは、このアンチヒューズ配置領域６ｂａに含まれるキャパシタ型アンチヒューズをプログラムし、かつその記憶データを読出すための回路部分を含む。
【００７１】
また、図７において単位素子ＰＲ０〜ＰＲｎの両側に、ダミーエレメントＤＰＲａおよびＤＰＲｂが配置されているが、これらのダミーエレメントの数は任意であり、同一パターンの繰返しが、これらの単位素子ＰＲ０〜ＰＲｎに対し同じ影響を及ぼすようにされていればよい。
【００７２】
以上のように、この発明の実施の形態１に従えば、メモリセルキャパシタ構造を、キャパシタ型アンチヒューズとして利用する場合、メモリセル構造を繰返し整列して配置することにより容易にアンチヒューズを実現することができる。周辺回路領域においてキャパシタ型アンチヒューズを配置しても、所望の特性を有するキャパシタ型アンチヒューズを形成することができる。また、不完全な構造を有するキャパシタ型アンチヒューズが形成されるのを防止することができ、信頼性の高いキャパシタ型アンチヒューズを実現することができる。
【００７３】
［実施の形態２］
図９（Ａ）は、この発明の実施の形態２に従うアンチヒューズ回路の構成を概略的に示す図である。図９（Ａ）においては、１つのキャパシタ型アンチヒューズの構成を示す。図９（Ａ）において、ノードＣ３およびＣ４の間に、ＭＯＳトランジスタＴおよび容量素子Ｓの直列体からなる単位エレメントが互いに並列に接続される。ＭＯＳトランジスタＴのゲートは、共通にノードＮＧに接続される。ＭＯＳトランジスタＴと、先の図３６に示すデカップリングトランジスタ９０３として利用し、容量素子Ｓを、キャパシタ型アンチヒューズ４０として利用する。これらの容量素子Ｓは、行および列のいずれの方向に整列してもよく、実施の形態１に従って、整列配置されればよい。
【００７４】
図９（Ｂ）は、図９（Ａ）に示す単位エレメントの配置の電気等価回路を示す図である。図９（Ｂ）において、ノードＣ３およびＣ４の間に、ＭＯＳトランジスタ４１およびキャパシタ型アンチヒューズ４０が直列に接続される。ＭＯＳトランジスタ４１は、複数のＭＯＳトランジスタＴの並列体で形成される。したがって、そのチャネル幅が広くなり、十分大きな電流を供給することができ、このキャパシタ型アンチヒューズ４０の溶断／非溶断時における電流を十分に駆動することができる。また、アンチヒューズ４０の溶断／非溶断判定時においても十分大きな電流をこのＭＯＳトランジスタ４１が駆動することができ、高速で、キャパシタ型アンチヒューズ４０の溶断／非溶断を判定することができる。
【００７５】
図１０（Ａ）は、この発明の実施の形態２におけるキャパシタ型アンチヒューズを用いる回路の構成を概略的に示す図である。図１０において、プログラム回路内のアンチヒューズ回路の１ビットの構成を示す。
【００７６】
図１０（Ａ）において、アンチヒューズ回路は、メモリサイクル開始指示信号ＲＡＳの非活性化（Ｌレベル）に応答して導通し、ノードＣ３を電源電圧Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ５０と、プログラム動作モード（ヒューズブローサイクル）時において、信号Ａｄに従って選択的に導通状態に設定されるｎチャネルＭＯＳトランジスタ５１と、通常動作モード時、ノードＣ３の電圧レベルを判定し、アンチヒューズ４０の溶断／非溶断を示す信号ＢＬＯＷを生成するインバータ回路５２を含む。アンチヒューズ４０は、図９（Ａ）に示す構成を有し、ノードＣ３に、ヒューズブローサイクル時高電圧が印加されるのを防止するために、デカップリングトランジスタとして、図９（Ａ）に示すＭＯＳトランジスタ４１が用いられる。このＭＯＳトランジスタ４１のゲートノードＮＧは、電源電圧Ｖｃｃを受けるように結合される。次に、この図１０（Ａ）に示すアンチヒューズ回路の動作を、図１０（Ｂ）に示す動作波形図を参照して説明する。
【００７７】
ヒューズブロー（プログラム）サイクル時において、まず信号ＲＡＳが、ＬレベルからＨレベルに設定される。メモリサイクル開始指示信号ＲＡＳの非活性化時、ＭＯＳトランジスタ５０は導通状態にあり、ノードＣ３は、Ｈレベルに保持される。アンチヒューズ４０は、導通時（溶断時）においても、比較的大きな抵抗を有している（たとえば５ＫΩ以上）。したがって、指示信号ＢＬＯＷは、Ｈレベルである。
【００７８】
ヒューズブローサイクル時において、まずメモリサイクル開始指示信号ＲＡＳをＨレベルに立上げ、ＭＯＳトランジスタ５０を非導通状態に設定する。これにより、ノードＣ３へのＨレベルのプリチャージ動作が終了する。次いで、プログラムデータに従って信号ＡｄをＨレベルまたはＬレベルに設定し、かつノードＣ４へプログラム用の高電圧を印加する。ＭＯＳトランジスタ５１が導通状態となると、ノードＣ３は接地電圧レベルへ低下し、アンチヒューズ４０に高電圧が印加される。このキャパシタ型アンチヒューズ４０に印加される電圧がそのアンチヒューズ４０の耐圧を超えると、アンチヒューズ４０が絶縁破壊を生じ、ノードＣ４からノードＣ３を介して接地ノードへ電流が流れる。ＭＯＳトランジスタ５１は、比較的大きなチャネル抵抗を有しており、ノードＣ３の電圧レベルは、このアンチヒューズ４０の有する抵抗値とＭＯＳトランジスタ５１の有する抵抗値とに従って上昇する。ノードＣ３の電圧レベルがインバータ回路５２の入力論理しきい値を超えると、溶断指示信号ＢＬＯＷがＨレベルへ立上がる。このノードＣ４に印加される高電圧は、デカップリングトランジスタ４１が、Ｖｃｃ−Ｖｔｈの電圧を伝達することができるだけであり、ノードＣ３への伝達が防止される。
【００７９】
一方、信号ＡｄがＬレベルのときには、ＭＯＳトランジスタ５１は非導通状態になる。ノードＣ３は、ＭＯＳトランジスタ５０により電源電圧Ｖｃｃレベルにプリチャージされた状態である。したがって、ノードＣ４に高電圧が印加されても、アンチヒューズ４０電極間に印加される電圧は、アンチヒューズ４０の絶縁耐圧を超えないため、アンチヒューズ４０は非溶断状態に保持される。したがって、信号ＢＬＯＷは、図１０（Ｂ）において破線で示すようにＬレベルを維持する。
【００８０】
所定の時間が経過すると、ヒューズブローサイクルが完了し、メモリサイクル開始指示信号ＲＡＳがＬレベルに駆動され、またノードＣ４への高電圧印加が停止される。
【００８１】
通常動作モード時においては、信号Ａｄは、Ｌレベルに設定される。メモリサイクル開始指示信号ＲＡＳがＨレベルに立上がると、ＭＯＳトランジスタ５０が非導通状態となる。通常動作モード時においては、ＭＯＳトランジスタ５１は常時非導通状態にある。したがって、ノードＣ３の電圧レベルは、アンチヒューズの溶断／非溶断の状態に応じて決定される。アンチヒューズ４０が溶断されている（ヒューズブローされている）場合には、ノードＣ３は、ＭＯＳトランジスタ４１およびアンチヒューズ４０を介して放電される。ここで、ノードＣ４は、通常動作モード時においては接地電圧レベルに保持される。したがって信号ＢＬＯＷが、Ｈレベルに立上がり、このアンチヒューズ回路に記憶されたデータが読出される。一方、アンチヒューズ４０が非溶断状態のときには、ノードＣ３に対し、電流が放電する経路は存在しないため、ノードＣ３はＨレベルを維持し、インバータ回路５２からの信号ＢＬＯＷはＬレベルを保持する。
【００８２】
上述の動作により、アンチヒューズ４０の溶断を行なうことができる。
なお、この図１０（Ａ）に示すプログラム回路（アンチヒューズ回路）の構成は一例であり、他の構成が用いられてもよい。
【００８３】
上述のように、このプログラム動作時（ヒューズブローサイクル時）における高電圧の伝達を防止するためのデカップリングトランジスタとして、単位エレメントのＭＯＳトランジスタＴを利用することにより、プログラム回路の構成要素数を低減することができ、回路占有面積を低減することができる。
【００８４】
以上のように、この発明の実施の形態２に従えば、単位エレメントのＭＯＳトランジスタを、アンチヒューズとしてではなく、プログラム回路（アンチヒューズ回路）の構成要素として利用しているため、プログラム回路の占有面積を低減することができる。
【００８５】
［実施の形態３］
図１１（Ａ）は、この発明の実施の形態３に従うプログラム素子の断面構造を概略的に示す図である。図１１（Ａ）においては、１つの単位エレメントにおける容量素子の断面構造を示す。図１１（Ａ）において、容量素子は、半導体基板領域５５表面に形成される不純物領域５６に電気的に接続される導電層５７と、この導電層５７上にキャパシタ絶縁膜５８を介して形成される導電層５９と、導電層５９上に形成されかつ電気的に接続される低抵抗導電層６０を含む。導電層５７は、メモリセルキャパシタのストレージノードに相当し、導電層５９は、メモリセルキャパシタのセルプレート電極に相当する。セルプレート電極に相当する導電層５９は、複数の容量素子に共通に設けられる。容量素子それぞれに対して、この導電層５７と対向する位置においてコンタクト孔を介して低抵抗導電層６０が形成される。
【００８６】
図１１（Ｂ）は、図１１（Ａ）に示す断面構造を有する容量素子の平面レイアウトを概略的に示す図である。この図１１（Ｂ）に示すように、導電層５７と平面図的に見て重なり合うようにコンタクト孔６１が形成され、このコンタクト孔６１を介して低抵抗導電層６０と導電層５９とが電気的に接続される。
【００８７】
メモリセルキャパシタにおいては、セルプレート電極層およびストレージノードとなる電極層は、ポリシリコンで形成される。このポリシリコン層は、抵抗を低くするために、高濃度に不純物がドープされる。キャパシタ型アンチヒューズの容量素子は、メモリセルキャパシタと同一構造を有しているため、これらの導電層５７および５９も、高濃度に不純物がドープされたポリシリコン層で形成される。低抵抗導電層６０は、たとえばアルミニウムで形成される。この低抵抗導電層６０を導電層５９に電気的に接続する場合、ある温度条件下で、低抵抗導電層６０を形成してパターニングが行なわれる。導電層５９は、コンタクト形成時において、そのドープされた不純物がキャパシタ絶縁膜５８へ移動し、キャパシタ絶縁膜５８の特性が変化する。通常、キャパシタ絶縁膜５８に不純物が移動した場合、キャパシタ絶縁膜５８において電子／正孔トラップが形成され、キャパシタ絶縁膜５８の絶縁特性が劣化する。したがって、このストレージノードに相当する導電層５７と対向してコンタクト孔６１を形成して、上層の低抵抗導電層６０と電気的に接続することにより、この容量素子の耐圧特性を低くすることができ、プログラム時に印加される電圧レベルを低くすることができる。これにより、低電圧駆動される半導体装置においても、比較的低い電圧で、プログラム素子のプログラムを行なうことが可能となる。
【００８８】
なお、この図１１（Ａ）に示す構成において、プログラム素子の一方電極ノードとして、低抵抗導電層６０が用いられてもよく、またセルプレート電極層に相当する導電層５９がプログラム素子の電極ノードとして用いられてもよい。ただし、低抵抗導電層６０は、単に容量素子の耐圧を低くするために各容量素子に対応して設けられているだけであってもよい。
【００８９】
［変更例１］
図１２（Ａ）は、この発明の実施の形態３の変更例１の構成を概略的に示す図である。図１２（Ａ）においては、１つのＭＯＳキャパシタの断面構造が概略的に示される。図１２（Ａ）において、半導体基板領域７０表面に、不純物領域７１ａおよび７１ｂが形成される。これらの不純物領域７１ａおよび７１ｂの間のチャネル領域上にゲート絶縁膜７２を介してゲート電極層７３が形成される。このゲート電極層７３は、チャネル領域上においてその上層の導電層７４と電気的に接続される。不純物領域７１ａおよび７１ｂを取囲むように、素子分離用のフィールド絶縁膜７５が形成される。
【００９０】
図１２（Ｂ）は、図１２（Ａ）に示すＭＯＳキャパシタの平面レイアウトを概略的に示す図である。図１２（Ｂ）において、ゲート電極層７３を取囲むように、不純物領域７１（７１ａ，７１ｂ）が形成される。このゲート電極層７３は、平面図的に見てチャネル領域と重なり合うように形成されるコンタクト孔７６を介して上層の導電層７４と電気的に接続される。図１２（Ｂ）においては、この上層の導電層７４は図面を簡略化するために示していない。
【００９１】
この図１２（Ａ）および（Ｂ）に示すように、ＭＯＳキャパシタ構造において、チャネル領域上にコンタクト孔７６を形成する。したがってこのコンタクト孔の形成および上層導電層７４とゲート電極層７３との電気的コンタクト形成時において、ゲート電極層７３にドープされた不純物が、ゲート絶縁膜７２へ拡散し、ゲート絶縁膜７２の耐圧が低下する。したがって、このＭＯＳキャパシタの絶縁耐圧を低くすることができ、このＭＯＳキャパシタをアンチヒューズとして利用することができる。
【００９２】
通常のＭＯＳトランジスタ構造においては、その信頼性の確保のために、ゲート絶縁膜の耐圧は高く設定されており、ＰＮ接合破壊耐圧（不純物領域７１と基板領域７０との間の接合の破壊耐圧）およびソース−ドレイン間耐圧よりも高く設定される。これは、通常、ＭＯＳトランジスタ動作時においては、ドレイン近傍などにおいて高電界が発生しやすく、このような高電界に対しても、安定に動作させるためである。したがって、このような通常のＭＯＳトランジスタ構造をキャパシタ型アンチヒューズとして利用する場合、プログラムのために高電圧を印加した場合、接合破壊またはソース−ドレイン間短絡などが生じ、プログラム素子として利用することができなくなる。しかしながら、この図１２（Ａ）および（Ｂ）に示すように、チャネル領域上にコンタクト孔を形成してゲート電極層をその上層の導電層と電気的に接続することにより、この絶縁耐圧を低くすることができる。これにより、周辺回路領域において、通常の周辺回路用ＭＯＳトランジスタと同一構造のＭＯＳトランジスタをキャパシタ型アンチヒューズとして利用することができ、アンチヒューズを形成するための余分の製造工程は不要となる。
【００９３】
なお、この図１２（Ａ）および（Ｂ）に示すＭＯＳキャパシタ構造においては、導電層７４がプログラム素子の一方電極ノードＣ１となり、不純物領域７１（７１ａ，７１ｂ）がプログラム素子の他方電極ノードＣ２となる。
【００９４】
［変更例２］
図１３は、この発明の実施の形態３の変更例２の構成を概略的に示す図である。図１３においては、プログラム素子は、半導体基板７６表面に形成されるＮウェル７７内に形成される。このＮウェル７７を基板領域として、不純物領域７１ａおよび７１ｂが形成される。他の構成は、図１２（Ａ）および（Ｂ）に示す構成と同じであり、対応する部分には同一参照番号を付す。この図１３に示す構成においては、不純物領域７１ａおよび７１ｂと同一導電型のＮウェル７７が基板領域として用いられる。したがって、通常の並行電極型キャパシタと同一構造のキャパシタ型アンチヒューズが実現される。この場合においても、不純物領域７１ａおよび７１ｂの間の領域上にコンタクト孔が形成され、このコンタクト孔を介してゲート電極層７３と導電層７４とが電気的に接続される。したがってゲート絶縁膜７２の耐圧を低くすることができる。
【００９５】
このＮウェル７７内においては、１つのＭＯＳトランジスタが形成されてもよく、また複数のＭＯＳトランジスタが形成されてもよい。この場合、ＤＲＡＭセルにおいて、アクセストランジスタと同一のサイズを有するＭＯＳトランジスタを、アクセストランジスタ製造工程と同一工程で所望の数だけ形成することができる。また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）およびフラッシュメモリ（一括消去型ＥＥＰＲＯＭ）などのように、キャパシタが情報記憶のために用いられないセル構造においても、メモリセル製造工程または周辺ＭＯＳトランジスタ製造工程と同一工程で、このキャパシタ型アンチヒューズのためのＭＯＳトランジスタを形成することができる。これにより、製造工程を何ら増加させることなく、低い耐圧を有するキャパシタ型アンチヒューズを実現することができる。アンチヒューズとしてＭＯＳキャパシタが複数個並列に接続されてもよい。
【００９６】
以上のように、この発明の実施の形態３に従えば、プログラム素子として用いられる容量素子の一方電極に対向する領域において他方電極ノードをコンタクト孔を介して別の導電層に電気的に接続するように構成しているため、この容量素子の耐圧を低下させることができ、低いプログラム電圧を用いて正確にプログラムすることができる。また、この容量素子は、メモリセルまたは周辺回路製造工程と同一工程で形成することができ、何ら製造プロセスの工程数を増加させることなく容易にプログラム素子を製造することができる。
【００９７】
［実施の形態４］
図１４は、この発明の実施の形態４に従うプログラム回路の構成を説明する図である。図１４においては、１ビットのアドレス信号に関連するアンチヒューズ回路の部分の構成を示す。図１４において、このアンチヒューズ回路は、第１および第２のキャパシタ型アンチヒューズ８０ａおよび８０ｂを含む。これらのキャパシタ型アンチヒューズ８０ａおよび８０ｂの各々は、先の実施の形態１または２における構造と同様、メモリセルキャパシタと同一構造の容量素子を含む。第１のキャパシタ型アンチヒューズ８０ａは、一方電極ノードがノードＮＤ１に結合され、他方電極ノードが、ＭＯＳトランジスタ８１ａを介してノードＮＤ３に接続される。第２のキャパシタ型アンチヒューズ８１ｂは、一方電極ノードがノードＮＤ３に接続され、他方電極ノードが、ＭＯＳトランジスタ８０ｂを介してノードＮＤ１に接続される。ＭＯＳトランジスタ８１ａは、ゲートに制御信号φ１を受け、ＭＯＳトランジスタ８０ｂは、ゲートに制御信号φ３を受ける。これらのＭＯＳトランジスタ８１ａおよび８１ｂは、メモリセルのアクセストランジスタと同一の構造のＭＯＳトランジスタ素子を含む（実施の形態１参照）。
【００９８】
アンチヒューズ回路は、さらに、ノードＮＤ２とノードＮＤ４の間に接続され、かつそのゲートに制御信号φ２を受けるＭＯＳトランジスタ８２と、ノードＮＤ２の信号電位に従って、キャパシタ型アンチヒューズの溶断／非溶断を判定する信号を出力する判定部８５を含む。この判定部８５は、ノードＮＤ２を所定電位にプリチャージするプリチャージ素子および、このノードＮＤ２の電圧レベルを判定するインバータ回路を含む。
【００９９】
集積化されたＤＲＡＭにおいては、メモリセルサイズが微細化される。この微細化に応じて、メモリセルキャパシタのキャパシタ絶縁膜も薄くし、小占有面積で十分な容量値を確保する。この薄いキャパシタ絶縁膜においても、絶縁耐圧特性を保証するために、通常、メモリセルキャパシタにおいては、セルプレート電極ノードに中間電圧Ｖｃｃ／２が印加される。メモリセルキャパシタのストレージノードへは、電源電圧Ｖｃｃまたは接地電圧レベルの電圧が伝達される。これにより、メモリセルキャパシタにおいては、通常動作モード時最大Ｖｃｃ／２の電圧が印加されるだけであり、薄いキャパシタ絶縁膜に対し過大電圧が印加されてその絶縁破壊が生じるのが防止される。
【０１００】
このメモリセルキャパシタと同一特性の容量素子をアンチヒューズとして利用する場合、通常動作モード時においては、従来の構成では、キャパシタ間に電源電圧Ｖｃｃの電圧が印加される。そのため、非溶断状態のキャパシタ型アンチヒューズに過大電圧が印加され、信頼性を保証することができず、また正確に、プログラムデータを記憶することができない（絶縁破壊が生じたとき）。
【０１０１】
そこで、図１４に示すアンチヒューズ回路においては、ヒューズブローサイクル（プログラム動作モード時）においては、第１および第２のアンチヒューズを並列に接続し、低いプログラム電圧で記憶情報のプログラムを行なう。通常動作モード時においては、これらのアンチヒューズ８０ａおよび８０ｂを直列に接続し、アンチヒューズ８０ａおよび８０ｂそれぞれに対しては、最大Ｖｃｃ／２の電圧が印加されるようにする。次に、この図１４に示すアンチヒューズ回路の動作について説明する。
【０１０２】
（ｉ）  ヒューズブロープログラム：
まず、図１５（Ａ）を参照して、このアンチヒューズ回路のヒューズブロープログラム時の印加電圧について説明する。図１５（Ａ）に示すように、このヒューズブロープログラム時においては、制御信号φ１およびφ３がＨレベルに設定され、制御信号φ２がＬレベルに設定される。ノードＮＤ１が接地電圧ＧＮＤを受けるように結合され、ノードＮＤ３へは、プログラム用の高電圧ＨＶが伝達される。ＭＯＳトランジスタ８２が、制御信号φ２がＬレベルであるため、非導通状態となり、ノードＮＤ２の電圧レベルは、任意である（ドントケア状態）。
【０１０３】
この図１５（Ａ）に示す電圧印加においては、図１５（Ｂ）に示すように、ノードＮＤ１およびＮＤ３の間に、キャパシタ型アンチヒューズ８０ａおよび８０ｂが並列に接続される。ノードＮＤ３へは、プログラム用高電圧ＨＶが印加され、ノードＮＤ１は接地電圧レベルのＧＮＤレベルである。したがって、これらのキャパシタ型アンチヒューズ８０ａおよび８０ｂに絶縁破壊が生じ、導通状態となる。
【０１０４】
（ii）  ヒューズノンブロープログラム：
ヒューズノンブロープログラム時においては、図１６（Ａ）に示すように、制御信号φ１〜φ３はすべてＬレベルに設定する。ノードＮＤ３へはプログラム用の高電圧ＨＶが伝達され、ノードＮＤ１へは、接地電圧ＧＮＤが伝達される。この状態においては、ＭＯＳトランジスタ８１ａ、８１ｂおよび８２はすべて非導通状態にある。したがって、図１６（Ｂ）に示すように、キャパシタ型アンチヒューズ８０ａは、一方電極ノードがノードＮＤ１に結合され、他方電極ノードはフローティング状態にある。また、キャパシタ型アンチヒューズ８０ｂは、その一方電極ノードがノードＮＤ３に結合され、他方電極ノードはフローティング状態にある。したがってノードＮＤ３にプログラム用高電圧ＨＶが印加されても、これらのアンチヒューズ８０ａおよび８０ｂの電極間には高電圧は印加されず、絶縁破壊は生じない。これにより、キャパシタ型アンチヒューズ８０ａおよび８０ｂは非導通状態にプログラムされる。
【０１０５】
（iii）  通常動作モード時：
図１７（Ａ）に示すように、通常動作モード時においては、制御信号φ１がＬレベルに設定され、制御信号φ２およびφ３がＨレベルに設定される。この状態においては、ＭＯＳトランジスタ８１ａが非導通状態となり、ＭＯＳトランジスタ８１ｂおよび８２が導通状態となる。ノードＮＤ３へは接地電圧ＧＮＤが伝達され、ノードＮＤ１はオープン状態（フローティング状態）に設定される。この状態においては、図１７（Ｂ）に示すように、ノードＮＤ４とノードＮＤ３の間に、キャパシタ型アンチヒューズ８０ａおよび８０ｂが直列に接続される。ノードＮＤ４は、通常動作モード時、ノードＮＤ２のプリチャージにより、電源電圧Ｖｃｃレベルにプリチャージされる。したがって、これらのキャパシタ型アンチヒューズ８０ａおよび８０ｂの容量値が等しい。キャパシタ型アンチヒューズ８０ａおよび８０ｂの容量分割により、ノードＮＤ１の電圧レベルは、ほぼＶｃｃ／２となる。したがって、キャパシタ型アンチヒューズ８０ａおよび８０ｂに対しては、最大電圧Ｖｃｃ／２の電圧が印加されるだけである。キャパシタ型アンチヒューズ８０ａおよび８０ｂに、メモリセルキャパシタと同一構造の容量素子を利用しても、メモリセルキャパシタに常時印加される電圧と同じ大きさの電圧が印加されるだけであり、十分その耐圧特性は保証され、絶縁破壊が生じることなく、安定に記憶情報を保持することができる。
【０１０６】
判定部８５の構成は、ノードＮＤ２の電圧レベルを反転するインバータ回路および、このノードＮＤ２を電源電圧Ｖｃｃレベルにプリチャージするプリチャージ回路を含んでいればよい。ＭＯＳトランジスタ８２を非導通状態としてプログラム動作が行なわれるため、この判定部８５においては、電流経路を形成するためのＭＯＳトランジスタ（図１０に示すＭＯＳトランジスタ５１）は特に利用されない。
【０１０７】
図１８は、１ビットのアンチヒューズ回路の制御部の構成を概略的に示す図である。図１８において、アンチヒューズ回路は、プログラムアドレス信号ビットＡｄを受けて制御信号φ１を生成するノード８５と、電源電圧Ｖｃｃを受けるノード８６と、プログラムモード指示信号ＰＭの活性化時導通し、ノード８５上のアドレス信号ビットＡｄを伝達して制御信号φ３を生成するｎチャネルＭＯＳトランジスタ８８と、プログラムモード指示信号ＰＭの非活性化時導通し、電源ノード８６上の電源電圧Ｖｃｃを伝達して制御信号φ３を生成するｐチャネルＭＯＳトランジスタ８９と、プログラムモード指示信号ＰＭを反転して制御信号φ２を生成するインバータ回路９０を含む。
【０１０８】
これらのＭＯＳトランジスタ８８および８９は、ＣＭＯＳトランスミッションゲートで構成されてもよい。ＭＯＳトランジスタ８７、８８、８９の組は、アンチヒューズ回路それぞれに対応して設けられる。インバータ回路９０からの制御信号φ２は、１つのアドレスに対するアンチヒューズ回路に共通に生成され、これらの１つのアドレスに関連するアンチヒューズ回路（それぞれが異なるアドレス信号ビットを受ける）に共通に与えられる。
【０１０９】
アンチヒューズ回路は、さらに、プログラムモード指示信号ＰＭの活性化時導通し、ノードＮＤ１へ接地電圧ＧＮＤを伝達するｎチャネルＭＯＳトランジスタ９１と、制御信号φ２の活性化（Ｈレベル）に応答して導通し、接地電圧ＧＮＤをノードＮＤ３へ伝達するｎチャネルＭＯＳトランジスタ９２と、制御信号φ２の非活性化（Ｌレベル）のとき導通し、高電圧ＨＶをノードＮＤ３へ伝達するｐチャネルＭＯＳトランジスタ９３を含む。
【０１１０】
プログラム動作モード時においては、ノード８５のアドレス信号ビットＡｄは、不良アドレスに応じてＨレベルまたはＬレベルに設定される。ＭＯＳトランジスタ８８が導通状態となり、制御信号φ１およびφ３が、アドレス信号ビットＡｄに従ってＨレベルまたはＬレベルに設定される。
【０１１１】
通常動作モード時においては、ノード８５上のアドレス信号ビットＡｄはＬレベルに固定される。したがって制御信号φ１が、Ｌレベルに固定され、アンチヒューズ回路のＭＯＳトランジスタ８１ａは、非導通状態に保持される。一方、ＭＯＳトランジスタ８９が導通し、制御信号φ３はＨレベルに固定され、アンチヒューズ回路のＭＯＳトランジスタ８１ｂが導通状態に固定される。
【０１１２】
また、プログラム動作モード時においては、ノードＮＤ３は、ＭＯＳトランジスタ９３を介してプログラム高電圧ＨＶを受け、通常動作モード時においては、ノードＮＤ３はＭＯＳトランジスタ９２を介して接地電圧ＧＮＤを受ける。ノードＮＤ１は、プログラム動作モード時、ＭＯＳトランジスタ９１を介して接地ＧＮＤを受け、通常動作モード時においては、ＭＯＳトランジスタ９１が非導通状態となるため、フローティング状態に保持される。
【０１１３】
この図１８に示す構成を利用することにより、アンチヒューズ回路それぞれにおいて、プログラムすべきアドレス信号ビットＡｄに従ってキャパシタ型アンチヒューズのプログラムを行なうことができる。
【０１１４】
ノード８６は、通常の電源線に接続されるノードであればよい。
また、プログラム高電圧ＨＶおよび接地電圧ＧＮＤは、図２に示すプログラム制御回路６ａから、動作モードに応じて選択的に、ノードＮＤ３へ伝達される構成が用いられてもよい。このプログラム用高電圧ＨＶを発生する回路として、たとえばＤＲＡＭにおいては、ワード線を昇圧するために用いられるワード線昇圧電圧を駆動する高電圧発生回路の出力信号を利用することができる。また、この高電圧ＨＶがプログラム動作モード時、外部から与えられる構成が用いられてもよい。
【０１１５】
なお、上述の構成においては制御信号φ１およびφ３が、プログラム動作モード時、そのプログラムすべきアドレス信号ビットに応じてＨレベルまたはＬレベルに設定されている。これに代えて、プログラム動作モード時、制御信号φ１およびφ３を常時Ｈレベル状態にし、ノードＮＤ３に、プログラムすべきアドレス信号ビットＡｄに応じて高電圧ＨＶまたは接地電圧ＧＮＤが選択的に伝達される構成が用いられてもよい。これは、単に、図１８に示すＭＯＳトランジスタ９２および９３に、プログラムすべきアドレス信号ビットＡｄの反転信号（カッコ内に示す）を与える構成が利用されればよい。アンチヒューズを構成する容量素子の数は１個でもよい。
【０１１６】
以上のように、この発明の実施の形態４に従えば、メモリセルキャパシタ構造と同一構造を有するキャパシタ型アンチヒューズを、プログラム動作モード時には並列に接続し、通常動作モード時には直列に接続するように構成しているため、通常動作モード時においては、キャパシタ型アンチヒューズ電極間にはＶｃｃ／２の電圧が印加されるだけであり、耐圧特性劣化を生じるのを防止することができ、正確にプログラム情報を保持することのできるアンチヒューズ回路を実現することができる。
【０１１７】
［実施の形態５］
図１９は、キャパシタの電極間電圧と電流の関係を示す図である。図１９において、電極間電圧がＶ１のときに、絶縁破壊が生じ、大きな電流Ｉが流れる。一方、逆方向に電圧を印加した場合、電圧−Ｖ２で、絶縁破壊が生じる。一般に、キャパシタは、図１９に示すように、絶縁耐圧特性に非対称性を有する。この絶縁耐圧特性が電極間電圧の正および負方向で非対称となる一般的理由について以下に説明する。
【０１１８】
図２０（Ａ）においては、メモリセルキャパシタのセルプレート電極層９５とストレージノード電極層９６を示す。通常、セルプレート電極層９５には、一定の電圧が伝達されるため、その抵抗を十分小さくするため、高濃度に不純物（ｎ型不純物）がドープされる。一方、ストレージノード電極層９６の導通ノードは、基板領域への拡散などによる悪影響を防止するため、そのドープ量は比較的小さくされる（ただし、抵抗は小さくされる）。したがって、このセルプレート電極層９５とストレージノード電極層９６とは、不純物のドープ量が異なる。これらのセルプレート電極層９５およびストレージノード電極層９６は、ポリシリコン層で形成されており、半導体としての特性は有している。このような半導体層において不純物濃度が異なる場合、界面領域でエネルギーバンドに曲がりが生じる。
【０１１９】
セルプレート電極層９５およびストレージノード電極層９６を両電極とする容量素子をキャパシタとして利用する。セルプレート電極に相当する導電層９５の電圧は、このストレージノード電極に相当する導電層９６よりも高くする。この場合、キャパシタ絶縁膜においては、その導電層９５により誘起された電荷と同じ量の電荷が、導電層９６との界面において生成される。
【０１２０】
導電層９６の電圧を、導電層９５に対して正にバイアスした場合、いわゆるｎ＋／ｉ／ｎ接合が「逆バイアス状態」となり、導電層９６において空乏層が広がる。この空乏層は、通常、導電層９６内において形成される。この空乏層は、電荷が存在しない領域であり容量として作用する。したがって、この状態においては、キャパシタ絶縁膜に印加される電界がこの空乏層により小さくなるため、絶縁耐圧が高くなる。逆の場合、空乏層の拡がりはなく、絶縁膜自身の耐圧で絶縁耐圧が決定される。
【０１２１】
また、図２０（Ｂ）に示すようにＭＯＳキャパシタを利用する場合を考える。この場合、ＭＯＳキャパシタは、半導体基板領域９７表面上に形成される高濃度不純物領域９８ａおよび９８ｂと、これらの不純物領域９８ａおよび９８ｂの間のチャネル領域上に形成されるゲート電極層９９を含む。ＭＯＳキャパシタにおいては、通常、デプレッション型ＭＯＳキャパシタが用いられる。このＭＯＳトランジスタのしきい値電圧の影響を防止し、効率的にチャネル層を形成する必要があるため、このチャネル領域表面には、ｎ型不純物がドープされる。この状態において、ゲート電極層９９を基板領域９７に対して正の電圧にバイアスした場合、このゲート電極層９９により、チャネル領域表面に電子が引き寄せられ、いわゆる蓄積状態となり、通常のキャパシタが形成される。
【０１２２】
逆に、ゲート電極層９９を、基板領域９７に対し負の電圧にバイアスした場合、チャネル領域表面において電子が、ゲート電極層９９の負電圧により、その界面から退けられ、このチャネル領域に空乏層が形成され、この形成された空乏層が広がる。したがって、この基板領域９７をゲート電極層９９に対し正の電圧にバイアスした場合、空乏層が広がり、等価的に、ゲート電極層９９と基板領域９７の間の印加電界が小さくなり、絶縁破壊電圧が高くなる。
【０１２３】
また、通常のキャパシタ絶縁膜またはゲート絶縁膜においては、ＯＭＯ膜（酸化膜−窒化膜−酸化膜）のような多層膜が用いられる。このような多層膜においては、各層の膜厚は異なるため、各絶縁膜に印加される電界が、その電圧印加方向により異なる。このような多層膜の膜厚の非対称性も、また耐圧特性が非対称となる原因の１つとなる。
【０１２４】
このようなキャパシタの耐圧特性の非対称性を利用し、本実施の形態５においては、耐圧の高い方向で絶縁破壊を生じさせ、通常動作時は、これと逆方向で使用する。
【０１２５】
すなわち、図２１（Ａ）に示すように、キャパシタ型アンチヒューズ１００の電極ノードＣ５およびＣ６において、プログラム動作モード時、電極Ｃ６に高電圧ＨＶを印加する。このキャパシタ型アンチヒューズ１００は、電極ノードＣ６が電極ノードＣ５に対して正にバイアスされた場合に、耐圧が高くなる。この耐圧が高い方向で、プログラム高電圧ＨＶを印加し、キャパシタ型アンチヒューズ１００をブローする。したがって、このキャパシタ型アンチヒューズ１００は、確実に、ヒューズブローされる。
【０１２６】
通常動作モード時においては、図２１（Ｂ）に示すように、電極ノードＣ５を、電極ノードＣ６に対して正の電圧にバイアスする。通常動作モード時、電極ノードＣ５は、電源電圧Ｖｃｃにプリチャージされる。電極ノードＣ６は接地電圧ＧＮＤを受けるように結合される。電極ノードＣ５が、電極ノードＣ６に対して正の電圧にバイアスされた場合、このキャパシタ型アンチヒューズ１００の耐圧は低くなる。この低い耐圧よりも低い電圧が電極ノードＣ５およびＣ６間に印加される。したがって、確実に、絶縁破壊された（ヒューズブローされた）キャパシタ型アンチヒューズはヒューズブロー状態にあり、ヒューズブロー／ノンブローの判定を正確に行なうことができる。
【０１２７】
逆方向、すなわち図２１（Ｂ）に示す方向で、プログラムを行ない、図２１（Ａ）に示す方向に電圧を印加して、通常動作を行なう場合を考える。この場合、図１９において電圧−Ｖ２を印加すれば絶縁破壊が生じるが、電圧Ｖ１を印加した場合、絶縁破壊は生じない。したがって、ヒューズのブロー／ノンブロー判定時、正確な判定ができなくなる（ブロー状態のヒューズがノンブロー状態のヒューズと判定される可能性がある）。
【０１２８】
この図２１（Ａ）および（Ｂ）に示すように、耐圧が高い方向でプログラム高電圧を印加することにより、電極間電圧の方向にかかわらず、確実に、ブローすべきアンチヒューズをブロー状態にすることができる。
【０１２９】
この図２１（Ａ）および（Ｂ）に示すキャパシタ型アンチヒューズの電圧印加には、先の図１０（Ａ）および図１４に示す構成を利用することができる。形成されたプログラム素子（アンチヒューズ）の特性に応じて電極ノードの接続が適当に行なわれればよい。
【０１３０】
なお、図２０（Ａ）および（Ｂ）に示すキャパシタの特性は、一般的な特性である。実際の製造工程において、これと異なる特性のキャパシタが形成される可能性がある。この場合、試作品作製段階において、キャパシタ（メモリセルキャパシタまたはＭＯＳキャパシタ）の一般的特性を測定し、その測定したパラメータに基づいて、耐圧の高い方向が定められればよい。実製品の製造時、モニタチップを併せて形成し、そのモニタチップのキャパシタの特性を測定して、キャパシタの耐圧特性の方向の確認が併せて行なわれてもよい。
【０１３１】
以上のように、この発明の実施の形態５に従えば、キャパシタの耐圧特性の非対称性に応じて、キャパシタ型アンチヒューズの印加電圧極性を、プログラム動作時（ヒューズブロー動作時）および通常動作時とで変更することにより、確実に、キャパシタアンチヒューズの溶断／非溶断を確認することができ、また通常動作時においても、キャパシタ型アンチヒューズの溶断状態を正確に保持するこができるため、正確に、アンチヒューズの溶断／非溶断を判定することができる。
【０１３２】
［実施の形態６］
図２２（Ａ）および（Ｂ）は、この発明の実施の形態６におけるキャパシタ型アンチヒューズの電圧印加態様を示す図である。図２２（Ａ）においては、プログラム動作時の電圧印加態様を示し、図２２（Ｂ）においては、通常動作モード時の電圧印加態様を示す。
【０１３３】
図２２（Ａ）において、キャパシタ型アンチヒューズ１００は、メモリセルキャパシタ構造またはＭＯＳキャパシタ構造を有し、その電極Ｃ７およびＣ８に、耐圧の低い方向の電圧極性で、プログラム高電圧ＨＶが印加される。今、キャパシタ型アンチヒューズ１００は、電極ノードＣ８が、電極ノードＣ７に対し正にバイアスされた場合に、耐圧が低くなる状態を考える。この状態において、電極ノードＣ８に、プログラム高電圧ＨＶが印加される。
【０１３４】
通常動作モード時においては、図２２（Ｂ）に示すように、電極ノードＣ８に電源電圧Ｖｃｃが印加され、電極ノードＣ７は、接地電圧レベルに結合される。すなわち、このキャパシタ型アンチヒューズ１００には、プログラム動作モード時および通常動作モード時において、同じ極性の電圧が印加される。耐圧特性の低い方向でプログラム高電圧を印加しているため、プログラム高電圧ＨＶの電圧レベルを低くすることができ、絶縁破壊を容易に生じさせることができる。
【０１３５】
この図２２（Ａ）および（Ｂ）に示す電圧印加を実現するために、先の図１４等において示すアンチヒューズ回路の構成において、通常動作モード時におけるアンチヒューズの電極ノードの接続を切換える方法がある。しかしながら、この場合、回路構成が複雑となる。
【０１３６】
図２３（Ａ）は、この発明の実施の形態６において用いられるアンチヒューズ回路の構成を概略的に示す図である。図２３（Ａ）において、アンチヒューズ回路は、キャパシタ型アンチヒューズ１０２の電極ノードＣ７とノード１０８の間に接続されるデカップリングトランジスタ１０４と、ノード１０８上の信号電位を反転して溶断指示信号／ＢＬＯＷを出力するインバータ回路１０５と、制御信号／ＴＰＭの活性化時導通し、ノード１０８を電源電圧ＶｃｃレベルにプリチャージするｐチャネルＭＯＳトランジスタ１０６と、制御信号φＰＡに従って選択的にノード１０８を接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ１０７を含む。次に、図２３（Ａ）に示すアンチヒューズ回路の動作を、図２３（Ｂ）に示す信号波形図を参照して説明する。
【０１３７】
プログラム動作モード時において、まず、制御信号／ＴＰＭがＬレベルに設定され、ＭＯＳトランジスタ１０６を介してノード１０８が電源電圧Ｖｃｃレベルにプリチャージされる。
【０１３８】
プログラムサイクルが開始すると、制御信号／ＴＰＭがＨレベルとなり、ＭＯＳトランジスタ１０６が、非導通状態となる。制御信号φＰＡが記憶すべきプログラムすべきアドレス信号ビットＡｄに従ってＨレベルまたはＬレベルに設定される。また電極ノードＣ８へは、プログラム用高電圧ＨＶが印加される。
【０１３９】
制御信号φＰＡがＨレベルであれば、ＭＯＳトランジスタ１０７が導通し、ノード１０８が接地電圧レベルへ駆動され、キャパシタ型アンチヒューズ１０２の電極ノードＣ８およびＣ７間に高電圧が印加され、キャパシタ型アンチヒューズ１０２がブロー（溶断）状態に設定される。制御信号φＰＡがＬレベルのときには、ＭＯＳトランジスタ１０７は非導通状態であり、ノード１０８は、電源電圧Ｖｃｃレベルを維持し、キャパシタ型アンチヒューズ１０２の電極Ｃ７およびＣ８間には、高電圧は印加されないため、このキャパシタ型アンチヒューズ１０２は、ノンブロー状態（非溶断状態）に保持される。
【０１４０】
図２３（Ｂ）においてプログラムサイクルが終了すると、制御信号／ＴＰＭがＬレベルに設定され、ノード１０８が、電源電圧Ｖｃｃレベルにプリチャージされる。
【０１４１】
通常動作モード時においては、制御信号／ＴＰＭはＨレベルに保持され、またノードＣ８へは、電源電圧Ｖｃｃが印加される。制御信号φＰＡが、動作サイクル規定信号として機能し、メモリサイクル開始指示信号ＲＡＳに同期して変化する。したがって、通常動作モード時においては、制御信号φＰＡに従ってノード１０８が接地電圧レベルにプリチャージされ、インバータ回路１０５からの溶断指示信号／ＢＬＯＷは、Ｈレベルにセットされる。通常動作サイクル（アクティブサイクル）が始まると、制御信号φＰＡがＬレベルとなり、ＭＯＳトランジスタ１０７が非導通状態となる。アンチヒューズ１０２が導通状態にあれば、ノードＣ８に印加された電源電圧Ｖｃｃがノード１０８へ伝達され、溶断指示信号／ＢＬＯＷがＬレベルに低下する。キャパシタ型アンチヒューズ１０２が非溶断状態のときには、電極ノードＣ８から、ノード１０８へは電流は流れないため、ノード１０８はＬレベルを維持し、溶断指示信号／ＢＬＯＷは、Ｈレベルを維持する。この制御動作モード時において、溶断指示信号／ＢＬＯＷのＨレベル／Ｌレベルを見ることにより、このアンチヒューズ回路のプログラム状態を読出すことができる。
【０１４２】
プログラムサイクル時と通常動作モード時において、溶断指示信号／ＢＬＯＷの状態が異なる。しかしながら、プログラムサイクル時においては、このキャパシタ型アンチヒューズ１０２の溶断／非溶断をプログラムすることが要求されるだけであり、通常動作モード時における溶断指示信号／ＢＬＯＷと状態が異なっても特に問題は生じない。
【０１４３】
図２４は、図２３（Ａ）に示す制御信号を発生する部分の構成を概略的に示す図である。図２４において、制御信号発生部は、プログラムモード指示信号ＰＭの活性化時（Ｈレベル時）導通し、プログラムアドレス信号ビットＡｄを通過させるｎチャネルＭＯＳトランジスタ１１０と、プログラムモード指示信号ＰＭの非活性化時導通し、メモリサイクル開始指示信号ＲＡＳを通過させるｐチャネルＭＯＳトランジスタ１１２と、プログラムモード指示信号ＰＭの活性化時導通し、メモリサイクル開始指示信号ＲＡＳを通過させるｎチャネルＭＯＳトランジスタ１１４と、プログラムモード指示信号ＰＭの活性化時導通し、電源電圧Ｖｃｃを通過させるｐチャネルＭＯＳトランジスタ１１６を含む。ＭＯＳトランジスタ１１０および１１２の第１の導通ノードが共通に結合されて、制御信号／φＰＡを出力する。ＭＯＳトランジスタ１１４および１１６は第１の導通ノードが共通に結合されて、制御信号／ＴＰＭを出力する。アンチヒューズ回路それぞれにおいて、ＭＯＳトランジスタ１１０および１１２が設けられる。ＭＯＳトランジスタ１１４および１１６は、複数のアンチヒューズ回路に共通に設けられて、制御信号／ＴＰＭを複数のアンチヒューズ回路へ共通に伝達する。
【０１４４】
プログラムモード（プログラムサイクル）において、制御信号φＰＡは、プログラム制御アドレス信号ビットＡｄに従って生成され、制御信号／ＴＰＭは、メモリサイクル開始指示信号ＲＡＳに従って生成される。一方、通常動作モード時においては、プログラムモード指示信号ＰＭがＬレベルであるため、制御信号φＰＡは、メモリサイクル開始信号ＲＡＳの反転信号に従って生成され、制御信号／ＴＰＭが、電源電圧Ｖｃｃレベルに固定される。
【０１４５】
なお、この図２４に示す制御信号発生部の構成においては、記憶すべきアドレスビットがロウアドレス信号ビットの場合を示す。記憶すべきアドレス信号ビットがコラムアドレス信号ビットの場合には、メモリサイクル開始指示信号ＲＡＳに代えて、列選択動作開始指示信号ＣＡＳが用いられる。プログラムすべき記憶情報の内容に応じて、この信号ＲＡＳは適当な信号に変換されればよい。
【０１４６】
なお、図２３（Ａ）に示す電極ノードＣ８へ、高電圧ＨＶおよび接地電圧ＧＮＤを選択的に伝達する構成は、図１８に示す構成を利用することができる。パッケージ実装前のボンディング工程時などにおいて、この電極ノードＣ８は、接地電圧レベルに固定的に設定されてもよい。
【０１４７】
また、ブロー状態のアンチヒューズ１０２の抵抗値とＭＯＳトランジスタ１０７のチャネル抵抗の比が、ノード１０８の電圧が通常サイクル時インバータ１０５の入力論理しきい値より高くなるように設定されるならば、信号φＰＡは通常サイクル時Ｈレベルに設定されてもよい（φＰＡ＝ＲＡＳ）。
【０１４８】
以上のように、この発明の実施の形態６に従えば、キャパシタ型アンチヒューズの印加電圧極性は、プログラム動作モード時および通常動作モード時において同じとしているため、キャパシタ型アンチヒューズの導通／非導通状態を容易かつ確実に確認することができる（キャパシタの耐圧特性の極性が変化しないため）。また、耐圧特性の低い方向で、プログラムすることにより、容易に、このキャパシタ型アンチヒューズのブロー（溶断）を行なうことができ、プログラム高電圧として比較的低い電圧を利用することができる。
【０１４９】
［実施の形態７］
図２５（Ａ）は、この発明の実施の形態７に従うアンチヒューズ回路の構成を概略的に示す図である。この図２５（Ａ）に示すアンチヒューズ回路の構成においては、インバータ回路１０５の出力部に、ラッチトリガ指示信号ＴＬＲの活性化に応答してインバータ回路１０５の出力信号をラッチするラッチ回路１２０が設けられる。また、ノード１０８をプリチャージするｐチャネルＭＯＳトランジスタ１０６のノードへ、メモリサイクル開始時においてワンショットパルスの形で活性化されるトリガ信号／ＴＴＲが与えられる。ノードＣ８は接地電圧レベルである。他の構成は、図２３（Ａ）に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１５０】
ラッチ回路１２０は、インバータ１０５の出力信号を反転して溶断指示信号ＢＬＯＷを出力するインバータ１２０ａと、ラッチ指示信号ＴＬＲの活性化時作動状態とされ、インバータ１２０ａの出力信号を反転してインバータ１２０ａの入力部へ伝達するトライステートインバータ１２０ｂを含む。次に、この図２５（Ａ）に示すアンチヒューズ回路の動作を、図２５（Ｂ）に示す動作波形図を参照して説明する。
【０１５１】
プログラム動作時においては、図２３（Ｂ）に示す動作波形と同様の動作が行なわれる。通常動作時においては、読出サイクル開始信号／ＲＡＳにより、このアンチヒューズ回路の動作サイクルが規定される。
【０１５２】
メモリサイクル開始指示信号／ＲＡＳがＨレベルの非活性状態にあるスタンバイ状態時においては、制御信号φＰＡがＨレベルであり、また信号／ＴＴＲがＨレベル、ラッチトリガ指示信号ＴＬＲがＬレベルである。この状態においては、ノード１０８は、ＭＯＳトランジスタ１０７を介して接地電圧レベルに放電され、また溶断指示信号ＢＬＯＷもＬレベルに保持される。
【０１５３】
読出サイクルが始まると、メモリサイクル開始指示信号（ロウアドレスストローブ信号）の活性化に応答して、制御信号φＰＡがＬレベルの非活性状態となり、次いで、トリガ信号／ＴＴＲが所定期間Ｌレベルとされる。これにより、ノード１０８は、ＭＯＳトランジスタ１０６を介して電源電圧Ｖｃｃレベルに充電される。キャパシタ型アンチヒューズ１０２が溶断状態のときには、このノード１０８の充電電圧は、このキャパシタ型アンチヒューズ１０２を介して接地電圧を受ける電極ノードＣ８に放電される。
【０１５４】
一方、キャパシタ型アンチヒューズ１０２が非溶断状態の場合には、電流が流れる経路を存在しないため、ノード１０８は、電源電圧Ｖｃｃレベルに保持される。このノード１０８の充電動作が完了し、ノード１０８の電圧レベルが安定化すると、ラッチ指示信号ＴＬＲが活性化され、トライステートインバータ１２０ｂが作動し、ラッチ回路１２０が、このインバータ１０５の出力信号を反転しかつラッチする。したがって、キャパシタ型アンチヒューズ１０２が溶断状態のときには、溶断指示信号ＢＬＯＷは、スタンバイ状態時と同様Ｌレベルに保持され、一方、キャパシタ型アンチヒューズ１０２が非溶断状態のときには、この溶断指示信号ＢＬＯＷがＨレベルへ駆動される。メモリサイクルが完了すると、メモリサイクル開始指示信号／ＲＡＳがＨレベルへ駆動され、応じて制御信号φＰＡが再びＨレベルとなり、またラッチトリガ指示信号ＴＬＲがＬレベルとなる。これにより、ノード１０８は、接地電圧レベルに放電される。また溶断指示信号ＢＬＯＷがＬレベルに復帰する。
【０１５５】
この図２５（Ａ）に示すように、ノード１０８を、ワンショットパルスの形で電源電圧Ｖｃｃレベルに充電することにより、非溶断状態のキャパシタ型アンチヒューズの電極Ｃ７およびＣ８の間には、短期間のみ、電源電圧Ｖｃｃが印加される。これにより、メモリサイクルの間持続的に電源電圧Ｖｃｃが印加されることがなく、キャパシタ型アンチヒューズの電圧ストレスを緩和することができ、非溶断状態のキャパシタ型アンチヒューズの絶縁特性が劣化するのを防止することができ、信頼性の高いプログラム回路を実現することができる。
【０１５６】
なお、この図２５（Ａ）に示す構成において、溶断指示信号ＢＬＯＷが、インバータ回路１０５の出力から取出されてもよい。
【０１５７】
また、ラッチ回路１２０がラッチ状態となった後、プリチャージ指示の制御信号φＰＡが活性化される構成が用いられてもよい。これは、トライステートインバータ１２０ｂの駆動力を、インバータ回路１０５の駆動力よりも大きくすることにより容易に実現される。この構成において、インバータ回路１０５が、またラッチ指示信号ＴＬＲに応答して、トライステートインバータ１２０ｂと相補的に活性／非活性化される構成が用いられてもよい。
【０１５８】
この構成に従えば、非溶断状態のキャパシタ型アンチヒューズの電極間に、電源電圧が印加される期間をより短くすることができる。またスタンバイサイクル時においては、このキャパシタ型アンチヒューズの電極間電圧は、０Ｖであり、キャパシタ型アンチヒューズに印加される電圧ストレスを大幅に緩和することができる。
【０１５９】
なお、図２５（Ａ）に示す構成において、図２５（Ｂ）に破線波形に示すように電極ノードＣ８の電源電圧が印加され、ノード１０８のプリチャージ電圧が、スタンバイサイクルと通常メモリサイクルとで反対にされる構成が用いられてもよい（Ｈレベルプリチャージ、ワンショットＬレベルプリチャージ、溶断／非溶断判定の動作シーケンス）。スタンバイ時、信号／ＴＴＲがＬレベルであり、ノード１０８が電源電圧Ｖｃｃレベルにプリチャージされる。アンチヒューズ１０２の電極間電圧は０Ｖである。アクティブサイクル時、信号／ＴＴＲをＨレベルとし、かつ信号φＰＡをワンショットパルスの形でＨレベルへ駆動し、ノード１０８を接地電圧レベルへ放電する。
【０１６０】
図２６は、図２５（Ａ）に示す制御信号を発生する部分の構成を概略的に示す図である。図２６において、制御信号発生部は、メモリサイクル開始指示信号／ＲＡＳをバッファ処理して、プリチャージ指示の制御信号φＰＡを生成するバッファ回路１３０と、バッファ回路１３０の出力信号の立下がりに応答して所定期間Ｌレベルとなるトリガ信号／ＴＴＲを出力するワンショットパルス発生回路１３１と、ワンショットパルス発生回路１３１の出力するトリガ信号／ＴＴＲの立上がりを遅延する立上がり遅延回路１３３と、メモリサイクル開始指示信号／ＲＡＳを受けるインバータ１３２と、インバータ１３２の出力信号と立上がり遅延回路１３３の出力信号とを受けてラッチ指示信号ＴＬＲを出力するＡＮＤ回路１３４を含む。
【０１６１】
メモリサイクル開始指示信号／ＲＡＳがＬレベルの活性状態となると、プリチャージ指示の制御信号φＰＡがＬレベルの非活性状態となる。このプリチャージ指示の制御信号φＰＡの非活性化に応答して、ワンショットパルス発生回路１３１が、所定期間Ｌレベルとなるワンショットパルス信号を生成する。このワンショットパルス発生回路１３１の出力信号は、トリガ指示信号／ＴＴＲとして用いられる。これにより、ノード１０８の、所定期間の電源電圧Ｖｃｃレベルへのプリチャージが行なわれる。プリチャージ動作が完了すると、所定期間経過後、立上がり遅延回路１３３からの出力信号がＨレベルに立上がる。一方、インバータ１３２の出力信号は、メモリサイクル開始指示信号／ＲＡＳの活性化に応答してＨレベルとなる。したがって、ＡＮＤ回路１３４からは、電源電圧Ｖｃｃレベルへのプリチャージ動作完了後、判定ノード（ノード１０８）の電圧レベルが安定化した後、ラッチ指示信号ＴＬＲが活性化され、この状態が、メモリサイクル開始指示信号／ＲＡＳの活性状態の間保持される。
【０１６２】
なお、この図２６に示す制御信号発生部の構成を適宜変更することにより、ラッチ指示信号ＴＬＲの活性化後、ノード１０８を接地電圧レベルにプリチャージする構成を取ることができる（プリチャージ指示信号φＰＡの活性化）。これは、図２６に示す構成において、プリチャージ指示信号φＰＡとラッチ指示信号ＰＬＲの反転信号とのＯＲ（論理和）を取った信号を、接地電圧レベルへのプリチャージ指示信号として用いることにより実現される。また、図２５（Ｂ）の破線波形シーケンスも容易に実現できる。
【０１６３】
以上のように、この発明の実施の形態７に従えば、通常動作モード時、キャパシタ型アンチヒューズへは、ワンショットパルスの形で、電源電圧を印加するように構成しているため、非溶断状態のキャパシタ型アンチヒューズに印加される電圧ストレスを大幅に低減することができ、絶縁特性が劣化するのを防止することができる。
【０１６４】
［実施の形態８］
アドレスプログラム回路１４２♯１〜１４２♯ｎそれぞれに対応して、テストモード指示信号ＴＥＳＴに従って、それぞれスペア活性化信号ＳＡＴ♯１〜ＳＡＴ♯ｎと対応のアドレスプログラム回路１４２♯１〜１４２♯ｎの出力信号ＭＡ♯１〜ＭＡ♯ｎの一方を選択的に通過させる切換回路１４４♯１〜１４４♯ｎと、切換回路１４４♯１〜１４４♯ｎの出力信号ＳＳ１〜ＳＳｎに従って対応のスペアエレメント１４０♯１〜１４０♯ｎを選択状態へ駆動するスペアエレメント選択回路１４６♯１〜１４６♯ｎが設けられる。
【０１６５】
テストモード指示信号ＴＥＳＴは、この不良救済回路のスペアエレメントまたはアドレスプログラム回路の不良／良検出動作時に活性状態とされる。
【０１６６】
この図２７に示す不良救済回路において、アドレスプログラム回路１４２♯１により不良アドレスプログラムがプログラムされる。スペアエレメント１４０♯１には正常に動作するか否かを判定する。このスペアエレメント１４０♯１が不良の場合には、このスペアエレメント１４０♯１の使用は停止し、別のスペアエレメントおよびアドレスプログラム回路を使用する。また、スペアエレメント１４０♯１が正常に動作していても、アドレスプログラム回路１４２♯１が不良の場合（たとえばキャパシタ型アンチヒューズの不良の場合）、このアドレスプログラム回路１４２♯１は使用されない。したがって、１つの不良エレメント（ノーマルセル行またはノーマルセル列）に対して複数のアドレスプログラム回路およびスペアエレメントの組を準備することができる。これにより、冗長構成においてスペアエレメントの救済をさらに行なうことができるため、チップ歩留りを改善することができる。
【０１６７】
図２８は、図２７に示す不良救済回路のプログラム動作を示すフロー図である。以下、図２８を参照して図２７に示す不良救済回路のプログラム手順について説明する。
【０１６８】
まず、最初のスペアエレメント１４０♯１および対応のアドレスプログラム回路１４２♯１を指定する（ｉを１に設定する）（ステップＳＴ１）。アドレスプログラム回路１４２♯ｉに対し、救済すべき不良アドレスをプログラムする（ステップＳＴ２）。次いでテストモード指示信号ＴＥＳＴを活性化して、切換回路１４４♯ｉに、スペア活性化信号ＳＡＴ♯ｉを選択させ、スペアエレメント選択回路ＳＳｉの対応のスペアエレメント１４０♯ｉを活性化する。活性化されたスペアエレメント１４０♯ｉの機能テスト（短絡など）を行ない、スペアエレメントに不良があるか否かを判定する（ステップＳＴ３およびＳＴ４）。スペアエレメント１４０♯ｉの機能テスト結果が不良の存在を示す場合には、ステップＳＴ５へ移る。このアドレスプログラム回路１４２♯ｉおよびスペアエレメント１４０♯ｉを使用することができない。したがってｉを１つ増分して、再び、次のアドレスプログラム回路１４２♯ｉ＋１に対するプログラム動作を行なう。一方、スペアエレメント１４０♯ｉが正常の場合には、次いでアドレスプログラム回路１４２♯ｉへアドレス信号を与えて、スペアエレメント１４０♯ｉを選択し、このスペアエレメント１４０♯ｉの機能テストを行なう（ステップＳＴ６）。
【０１６９】
この場合、スペアエレメント１４０♯ｉが正常に動作しているため、単にスペアエレメント１４０♯ｉが選択状態へ駆動されるか否かを判定するだけでよいので、データの書込／読出を行なうことによりこの正常／不良は識別することができる。このステップＳＴ６の機能テスト結果において、不良が存在することが示された場合、アドレスプログラム回路１４２♯ｉにおいて不良が存在している。不良判定ステップＳＴ７において、アドレスプログラム回路１４２♯ｉにおいて不良が存在すると判定された場合には、ステップＳＴ５において、ｉを１増分し、次のアドレスプログラム回路１４２♯ｉ＋１に対しプログラム動作を行ない、再ステップＳＴ２以降の動作を繰返し実行する。
【０１７０】
ステップＳＴ７において、正常であるという判定が行なわれた場合には、このアドレスプログラム回路１４２♯ｉおよびスペアエレメント１４０♯ｉが正常に動作しているため、アドレスのプログラムが正常に行なわれ、通常動作モードでも、確実に、不良エレメントの救済を行なうことができる。この動作を、各不良アドレスそれぞれに対して実行する。
【０１７１】
ステップＳＴ１、ステップＳＴ３およびＳＴ４が行なわれ、スペアエレメント１４０♯ｉの正常／異常が、スペア活性化信号ＳＡＴ♯ｉに従って行なわれ、スペアエレメント１４０♯ｉが正常と判定されたときに、対応のアドレスプログラム回路１４２♯ｉのプログラムが行なわれる手法が用いられてもよい。
【０１７２】
図２９は、図２７に示すアドレスプログラム回路１４２♯１〜１４２♯ｎの構成を概略的に示す図である。図２９においては、アドレスプログラム回路１４２♯ｉを代表的に示す。
【０１７３】
図２９において、アドレスプログラム回路１４２♯ｉは、アドレス信号ビットＡ０〜Ａｋそれぞれに対応して設けられアンチヒューズ回路１５０−０〜１５０−ｋと、アドレス信号ビットＡ０〜Ａｋそれぞれに対応して設けられ、アドレスビットＡ０〜Ａｋと対応のアンチヒューズ回路１５０−０〜１５０−ｋの出力信号を受ける不一致検出回路１５２−０〜１５２−ｋと、出力信号線１５６に並列に結合され、それぞれのゲートに不一致検出回路１５２−０〜１５２−ｋの出力信号を受けるｎチャネルＭＯＳトランジスタ１５４−０〜１５４−ｋと、出力信号線１５６をプリチャージ指示信号φＰＲＧに従って電源電圧ＶｃｃレベルにプリチャージするＰチャネルＭＯＳトランジスタで構成されるプリチャージ回路１５８を含む。
【０１７４】
アンチヒューズ回路１５０−０〜１５０−ｋは、それぞれ、キャパシタ型アンチヒューズを含み、キャパシタ型アンチヒューズの溶断／非溶断により対応のアドレス信号ビットがプログラムされる。通常動作モード時においては、溶断／非溶断を示す信号（ＢＬＯＷまたは／ＢＬＯＷ）が出力される。次に、この図２９に示すアドレスプログラム回路１４２♯ｉの動作について説明する。
【０１７５】
アドレス信号ＡＤＤが与えられると、まずアドレス信号ビットＡ０〜Ａｋが、不一致検出回路１５２−０〜１５２−ｋのそれぞれの第１の入力へ与えられる。また、アンチヒューズ回路１５０−０〜１５０−ｋが、そのキャパシタ型アンチヒューズの状態に従って、信号を出力する。アンチヒューズ回路１５０−０〜１５０−ｋからの出力信号パターンがアドレス信号ビットパターンＡ０〜Ａｋと一致している場合、不一致検出回路１５２−０〜１５２−ｋの出力信号はすべてＬレベルとなり、ＭＯＳトランジスタ１５４−０〜１５４−ｋは非導通状態であり、出力信号線１５６からの信号ＭＡは、Ｈレベルに保持される。
【０１７６】
一方、１ビットでも不一致が存在する場合、不一致検出回路１５０−０〜１５０−ｋの少なくとも１つの出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタ１５４−０〜１５４−ｋの少なくとも１つが導通状態となり、出力信号線１５６は接地電圧レベルに放電され、信号ＭＡはＬレベルとなる。この信号ＭＡがＨレベルのとき、不良アドレスがアドレス指定されるため、対応のスペアエレメントが活性化され、不良アドレスの救済が行なわれる。
【０１７７】
アンチヒューズ回路１５０−０〜１５０−ｋは、それぞれの出力信号が、不良アドレスのビットと一致する構成であればよく、先の実施の形態のいずれが用いられてもよい。
【０１７８】
図３０は、図２７に示す切換回路の構成の一例を示す図である。図３０において、切換回路１４４♯ｉ（１４４♯１〜１４４♯ｎ）は、テストモード指示信号ＴＥＳＴを反転するインバータ１６０と、テストモード指示信号ＴＥＳＴとインバータ１５０の出力信号に応答して導通し、スペア活性化信号ＳＡＴ♯ｉを通過させるＣＭＯＳトランスミッションゲート１６２と、テストモード指示信号ＴＥＳＴとインバータ１６０の出力信号に応答して、ＣＭＯＳトランスミッションゲート１６２と相補的に導通して、対応のアドレスプログラム回路の出力信号ＭＡｉを通過させるＣＭＯＳトランスミッションゲート１６４を含む。これらのＣＭＯＳトランスミッションゲート１６２および１６４の出力信号が、スペア選択信号ＳＳｉとしてスペアエレメント選択回路へ与えられる。
【０１７９】
この図３０に示す構成においては、ＣＭＯＳトランスミッションゲートにより、動作モードに応じて、外部または内部で生成されるテスト用のスペア活性化信号ＳＡＴ♯ｉおよび対応のアドレスプログラム回路からの出力信号ＭＡｉの一方が選択されて、スペアエレメント選択回路へ伝達される。これにより動作モードに応じて、スペアエレメント選択回路を移動する信号経路を切換えることができる。
【０１８０】
図３１（Ａ）は、図２７に示すスペアエレメント選択回路の構成の一例を示す図である。図３１（Ａ）においては、スペアエレメントがスペアワード線ＳＷＬの場合の、スペアエレメント選択回路の構成を示す。
【０１８１】
図３１（Ａ）において、スペアエレメント選択回路１４６♯ｉは、対応の切換回路から与えられるスペアエレメント活性化信号ＳＳｉを受けるインバータ回路１７０と、高電圧ノードとスペアワード線ＳＷＬの間に接続され、インバータ回路１７０の出力信号がＬレベルのとき導通し、スペアワード線ＳＷＬを高電圧Ｖｐｐレベルに充電するＰチャネルＭＯＳトランジスタ１７１と、インバータ回路１７０の出力信号がＨレベルのとき導通し、スペアワード線ＳＷＬを接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ１７２を含む。スペアワード線ＳＷＬは、選択状態時において、高電圧Ｖｐｐレベルに駆動される。
【０１８２】
対応のアドレスプログラム回路において、一致が検出された場合、対応のアドレスプログラム回路の出力信号ＭＡｉはＨレベルである。したがってインバータ回路１７０の出力信号がＬレベルとなり、スペアワード線ＳＷＬが選択状態へ駆動される。これにより、冗長置換による不良救済が行なわれる。
【０１８３】
なお、インバータ回路１７０はレベル変換機能を備えていてもよく、またスペアワード線ＳＷＬがＬレベルのときに、インバータ回路１７０の出力部を高電圧Ｖｐｐレベルに充電するＰチャネルＭＯＳトランジスタが設けられるいわゆる「ハーフラッチ」型ワード線ドライブ回路が用いられてもよい。このスペアエレメント選択回路の構成は任意である。スペアワード線ＳＷＬは階層構造を有していてもよく、さらに、スペアデコーダが設けられており、複数のスペアワード線のうちのひとつのスペアサブワード線が選択状態へ駆動する構成が用いられてもよい。
【０１８４】
対応のアドレスプログラム回路からの一致検出信号に従って対応のスペアエレメントがスペア選択回路により選択状態へ駆動されればよい。
【０１８５】
図３１（Ｂ）は、スペアエレメント選択回路の他の構成を示す図である。図３１（Ｂ）においては、スペアエレメントがスペアメモリセル列の場合のスペアエレメント選択回路の構成を示す。
【０１８６】
図３１（Ｂ）において、スペアエレメント選択回路１４６♯ｉは、スペア選択信号ＳＳｉを受けるインバータ回路１７３と、電源電圧Ｖｃｃおよび接地電圧を動作電源電圧として受けて動作し、インバータ１７３の出力信号を反転してスペアコラム選択信号ＳＣＳＬを出力するＣＭＯＳインバータを含む。このＣＭＯＳインバータは、出力ノードと接地ノードの間に直列に接続され、かつそれぞれのゲートにインバータ回路１７３の出力信号を受けるＰチャネルＭＯＳトランジスタ１７４およびｎチャネルＭＯＳトランジスタ１７５を含む。
【０１８７】
この図３１（Ｂ）に示す構成においては、スペア選択信号ＳＳｉがＨレベルのとき（一致検出信号ＭＡｉがＨレベルのとき）、インバータ回路１７３の出力信号がＬレベルとなり、応じて、スペアコラム選択信号ＳＣＳＬがＨレベルへ駆動される。これにより、不良列のスペア列置換により救済が行なわれる。
【０１８８】
スペア選択信号ＳＳｉがＬレベルのときには、スペアコラム選択信号ＳＣＳＬはＬレベルであり、冗長置換は行なわれない。
【０１８９】
［変更例］
図３２は、この発明の実施の形態８の変更例の動作を示すフロー図である。以下、図３２に示すフロー図を参照して、この発明の実施の形態８の変更例の動作について説明する。
【０１９０】
この変更例においては、スペアエレメントそれぞれに対してアドレスプログラム回路が設けられる。スペア選択回路も同様、スペアエレメントに対して設けられるが、切換回路は設けられない。
【０１９１】
まず、初期設定が行なわれる（ｉを１に設定する）（ステップＳＴ１１）。次いで、このアドレスプログラム回路１４２♯ｉに対する不良アドレスのプログラムが行なわれる（ステップＳＴ１２）。次いで、このアドレスプログラム回路を動作させ、対応のスペアエレメントを選択状態へ駆動し、スペアエレメントの機能テストを実行する（ステップＳＴ１３）。
【０１９２】
この機能テストに基づいて、スペアエレメントに不良が存在しているか否かの判定がステップＳＴ１４において行なわれる。不良が存在する場合、アドレスプログラム回路１４２♯ｉおよびスペアエレメント１４０♯ｉの少なくとも一方が不良である。この場合には、アドレスプログラム回路１４２♯ｉおよびスペアエレメント１４０♯ｉは使用せず、次のアドレスプログラム回路およびスペアエレメントの組を選択するために、ｉを１増分する（ステップＳＴ１）。次いで再び、ステップＳＴ１２以降の処理が行なわれる。
【０１９３】
ステップＳＴ１４において、正常であると判定されると、アドレスプログラム回路１４２♯ｉおよび対応のスペアエレメント１４０♯ｉは正常に機能しているため、不良アドレスのプログラム動作が完了する。次いで、次の不良アドレスのプログラムが行なわれる。不良アドレスのプログラムがすべて完了すると、不良救済のためのプログラム処理が完了する。
【０１９４】
この変更例の処理手順においては、テストモード指示信号ＴＥＳＴを用いて、切換回路を利用する必要はない。単に、アドレスプログラム回路およびスペアエレメントの組の良／不良を判定し、不良の場合には、この不良の組を別のアドレスプログラム回路およびスペアエレメントで置換する。これにより、プログラムに要する時間を短縮することができる。
【０１９５】
以上のように、この発明の実施の形態８に従えば、不良通常エレメント救済のための不良救済回路を冗長構成としているため、たとえばキャパシタ型アンチヒューズの不良によりプログラム不良が生じても、別のアドレスプログラム回路で置換することができ、チップ歩留りの低下を低減することができる。
【０１９６】
なお、この実施の形態８においては、アンチヒューズ回路に使われるキャパシタ型アンチヒューズは、メモリセルキャパシタまたはトランジスタと同一構造の容量素子で構成されるのが好ましい。しかしながら、通常のキャパシタまたはＭＯＳキャパシタで構成されても本実施の形態８は適用可能である。
【０１９７】
［実施の形態９］
図３３は、この発明の実施の形態９に従う半導体装置の要部の構成を示す図である。図３３において、この半導体装置は、電源ノード１７９から一定の電流を供給する定電流源１８０と、定電流源１８０からの電流を電圧に変換して基準電圧Ｖｒｅｆを生成するプログラマブル抵抗回路１８２と、このプログラマブル抵抗回路１８２の抵抗値を調整するためのアンチヒューズ回路１８５−１〜１５８−ｍを含む。プログラマブル抵抗回路１８２は、出力ノードと接地ノードの間に直列に接続される抵抗素子Ｒ０〜Ｒｍと、抵抗素子Ｒ１〜Ｒｍそれぞれと並列に設けられ、それぞれのゲートにアンチヒューズ回路１８５−１〜１８５−ｍの出力信号を受けるｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲｍを含む。
【０１９８】
アンチヒューズ回路１８５−１〜１８５−ｍは、実施の形態１から７のキャパシタ型アンチヒューズを有し、対応のトランジスタの導通／非導通状態に応じてこのキャパシタ型アンチヒューズのプログラムが行なわれる。
【０１９９】
トランジスタＴＲ１〜ＴＲｍのうち導通するトランジスタの数が少なくなれば、プログラマブル抵抗回路１８２の抵抗値が増加し、基準電圧Ｖｒｅｆの電圧レベルが上昇する。一方、トランジスタＴＲ１〜ＴＲｍのうち導通するトランジスタの数が少なくなれば、プログラマブル抵抗回路１８２の抵抗値が小さくなり、基準電圧Ｖｒｅｆの電圧レベルが低下する。したがってアンチヒューズ回路１８５−１〜１８５−ｎに含まれるキャパシタ型アンチヒューズのプログラムを行なうことにより、このプログラマブル抵抗回路１８２の抵抗値を調整して、最適なレベルの基準電圧Ｖｒｅｆを生成することができる。
【０２００】
アンチヒューズ回路１８５−１〜１８５−ｍを利用する場合、テスト動作モード時において、アンチヒューズ回路１８５−１〜１８５−ｍに対して適当な切換信号（ＡＤ）を印加して、トランジスタＴＲ１〜ＴＲｍのうち、非導通状態とすべきトランジスタを等価的にプログラムすることができる。テストモード時に得られたデータに基づいてアンチヒューズ回路１８５−１〜１８５−ｍのプログラムが実行される。プログラマブル抵抗回路１８２の抵抗値の最適化を行なう場合、高電圧を印加することなくキャパシタ型アンチヒューズを非導通状態としてアンチヒューズ回路の出力信号を切換信号（ＡＤ）により設定してテスト動作モード時にアンチヒューズ回路１８５−１〜１８５−ｍから制御信号を生成することができる。プログラム時においては、高電圧を印加し、かつその最適値に応じた信号パターンを、アンチヒューズ回路１８５−１〜１８５−ｍに印加する。これにより、テスト動作モードおよびプログラム動作モード時において、アンチヒューズ回路１８５−１〜１８５−ｍをともに利用することができ、回路構成が簡略化される。
【０２０１】
［変更例］
図３４は、この発明の実施の形態９の変更例の構成を示す図である。図３４に示す構成においては、アンチヒューズ回路１９０からの出力信号φｏｐが、動作モード指定信号として用いられる。この信号φｏｐに従って、半導体装置の動作モードが指定される。この信号φｏｐは、また、語構成（データビット数）を設定するために用いられてもよい。従来、ボンディングによる設定またはマスク配置による設定が行なわれていた語構成および動作モードなどのいわゆる「ボンディングオプション」機能を、このアンチヒューズ回路１９０の出力信号φｏｐに従って設定することができる。この場合、モードまたは語構成切換のためのパッドが不要となる。
【０２０２】
また、アンチヒューズ回路は、従来、レーザビームなどにより溶断／非溶断が行なわれていたレーザトリミング工程において用いられるヒューズ素子に代えて利用することができる。この場合には、アンチヒューズ回路と、その出力信号に応答して導通／非導通となるスイッチングトランジスタの組合せが、ヒューズ素子に代えて利用される。
【産業上の利用可能性】
【０２０３】
メモリセルキャパシタを利用する場合、このメモリセルキャパシタの構成は、３次元構造を有していればよい。スタックトキャパシタの場合、このキャパシタ構造は、円筒型、Ｔ字型、フィン型等いずれの構成を備えていてもよい。また、トレンチ構造のキャパシタであっても、本発明は適用可能である。
【０２０４】
また、特にメモリセルキャパシタを利用しないＭＯＳキャパシタ構成の場合、ＭＯＳＩＣであれば本発明は適用可能である。
【符号の説明】
【０２０５】
２  ノーマルアレイ、３  スペアアレイ、５  通常セル選択回路、６  冗長置換制御回路、７  冗長セル選択回路、６ａ  プログラム制御回路、６ｂ  プログラム回路、６ｃ  比較／判定回路、ＷＬ０〜ＷＬ１  ワード線、ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１  ビット線、ＭＣ  メモリセル、ＭＴ  アクセストランジスタ、ＭＳ  メモリセルキャパシタ、ＰＲａ〜ＰＲｎ  プログラム単位素子、Ｔ  ＭＯＳトランジスタ、Ｓ  容量素子、１０
ワード線相当導電層、１１ａ〜１１ｎ  ビット線相当導電層、１２  導電配線、１３  セルプレート線相当導電配線、ＰＲｐ〜ＰＲｕ  プログラム単位素子、２５  セルプレート線相当導電配線、２６  ビット線相当導電配線、２７ｐ〜２７ｕ  ワード線相当導電配線、３１  Ｎウェル、３２ａ〜３２ｄ  不純物領域、３４ａ，３４ｂ，１３５  導電層、ＤＰＲａ，ＤＰＲｂ  ダミープログラム単位エレメント、６ｂａ  アンチヒューズ配置領域、６ｂｂ  プログラム周辺回路、ＭＡ  メモリアレイ、４０  キャパシタ型アンチヒューズ、４１  デカップリングトランジスタ、５７  ストレージノード相当導電層、５９  セルプレート線相当導電層、６０  上層配線、６１  コンタクト孔、７３  ゲート電極層、７４  上層導電配線、７６  コンタクト孔、７１ａ，７１ｂ  不純物領域、７７  Ｎウェル、８０ａ，８０ｂ  キャパシタ型アンチヒューズ、８１ａ，８１ｂ  ＭＯＳトランジスタ、８２  デカップリングトランジスタ、８５  判定部、１００  キャパシタ型アンチヒューズ、１０４  デカップリングトランジスタ、１０６  ＰチャネルＭＯＳトランジスタ、１０７  ｎチャネルＭＯＳトランジスタ、１０５  インバータ回路、１２０  ラッチ回路、１４０♯１〜１４０♯ｍ  スペアエレメント、１４２♯１〜１４２♯ｍ  アドレスプログラム回路、１４４♯１〜１４４♯ｍ  切換回路、１４６♯１〜１４６♯ｍ  スペアエレメント選択回路、１５０−０〜１５０−ｋ  アンチヒューズ回路、１５２−０〜１５２−ｋ  不一致検出回路、１５４−０〜１５４−ｋ  ＭＯＳトランジスタ、１５６  出力信号線、１５８  プリチャージ回路、１８５−１〜１８５−ｍ，１９０  アンチヒューズ回路、１８２  プログラマブル抵抗回路。
【図１】
2011119018.tif 000003
【図２】
2011119018.tif 000004
【図３】
2011119018.tif 000005
【図４】
2011119018.tif 000006
【図５】
2011119018.tif 000007
【図６】
2011119018.tif 000008
【図７】
2011119018.tif 000009
【図８】
2011119018.tif 000010
【図９】
2011119018.tif 000011
【図１０】
2011119018.tif 000012
【図１１】
2011119018.tif 000013
【図１２】
2011119018.tif 000014
【図１３】
2011119018.tif 000015
【図１４】
2011119018.tif 000016
【図１５】
2011119018.tif 000017
【図１６】
2011119018.tif 000018
【図１７】
2011119018.tif 000019
【図１８】
2011119018.tif 000020
【図１９】
2011119018.tif 000021
【図２０】
2011119018.tif 000022
【図２１】
2011119018.tif 000023
【図２２】
2011119018.tif 000024
【図２３】
2011119018.tif 000025
【図２４】
2011119018.tif 000026
【図２５】
2011119018.tif 000027
【図２６】
2011119018.tif 000028
【図２７】
2011119018.tif 000029
【図２８】
2011119018.tif 000030
【図２９】
2011119018.tif 000031
【図３０】
2011119018.tif 000032
【図３１】
2011119018.tif 000033
【図３２】
2011119018.tif 000034
【図３３】
2011119018.tif 000035
【図３４】
2011119018.tif 000036
【図３５】
2011119018.tif 000037
【図３６】
2011119018.tif 000038