(57)【要約】【課題】  固体撮像装置の感度を維持しながら、周辺回路形成領域におけるトレンチ型の素子分離領域幅を縮小し、周辺回路の素子数などが増加してもこの領域の面積が増大するのを抑制する。【解決手段】  シリコン基板１００の周辺回路形成領域Ａに形成された溝に、ＳＡ−ＣＶＤ法で堆積されるＯ3−ＴＥＯＳシリコン酸化膜１０５を埋め込み、１１００℃で熱処理し膜を緻密化する。また画素形成領域Ｂに形成された溝にＨＤＰ−ＣＶＤ法で堆積されるシリコン酸化膜１１０を埋め込み形成する。Ｏ3−ＴＥＯＳシリコン酸化膜１０５は素子分離領域の溝幅を縮小してもボイドを発生させないので周辺回路形成領域Ａの面積を抑制でき、ＨＤＰ−ＣＶＤシリコン酸化膜１１０は高温熱処理を必要としないのでＰ型不純物層１０９が拡大せず、センサ部の面積を確保できる。【選択図】  図５
2011119389.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層と、
前記周辺回路形成領域に形成された第１の素子分離領域と、
前記画素形成領域に形成された第２の素子分離領域とを備え、
前記第１の素子分離領域は、前記半導体層に形成された溝に埋め込まれると共にオゾンを含むガスとＴＥＯＳとの混合ガスを用いたＣＶＤ法で形成された絶縁膜を含み、
前記第２の素子分離領域は、前記半導体層に形成された溝に埋め込まれると共に、ＨＤＰ−ＣＶＤ法で形成された絶縁膜を含むことを特徴とする固体撮像装置。
【請求項２】
入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層と、
前記周辺回路形成領域に形成された第１の素子分離領域と、
前記画素形成領域に形成された第２の素子分離領域とを備え、
前記第１の素子分離領域および前記第２の素子分離領域のそれぞれは、前記半導体層に形成された溝に埋め込まれた絶縁膜を含み、
前記第１の素子分離領域の前記絶縁膜におけるシームの長さは、少なくとも前記第２の素子分離領域の前記絶縁膜におけるシームより短いことを特徴とする固体撮像装置。
【請求項３】
前記第２の素子分離領域の前記絶縁膜はシームを有し、前記第１の素子分離領域の前記絶縁膜はシームを有さないことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１の素子分離領域の溝の幅に対する深さのアスペクト比は４以上であることを特徴とする請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記第１の素子分離領域の溝と前記第２の素子分離領域の溝の最小幅は同一であり、前記第１の素子分離領域の溝の深さは前記第２の素子分離領域の溝より深いことを特徴とする請求項１〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記第２の素子分離領域の溝の深さは前記第１の素子分離領域の溝の深さの２／３であることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記第１の素子分離領域の溝と前記第２の素子分離領域の溝の深さは同一であり、前記第２の素子分離領域の溝の最小幅は前記第１の素子分離領域の溝の最小幅より大きいことを特徴とする請求項１〜４のいずれかに記載の固体撮像装置。
【請求項８】
前記第２の素子分離領域の溝の最小幅は前記第１の素子分離領域の溝の最小幅の３／２倍であることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第２の素子分離領域の溝の内側表面から前記半導体層の内部に向けて前記半導体層とは反対導電型を有する不純物層が形成されていることを特徴とする請求項１〜４のいずれかに記載の固体撮像装置。
【請求項１０】
入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層のうち、前記周辺回路形成領域の前記半導体層に第１の溝を形成する工程と、
前記第１の溝上に第１の絶縁膜を堆積し、前記第１の溝に前記第１の絶縁膜を埋め込む工程と、
前記画素形成領域の前記半導体層に第２の溝を形成する工程と、
前記第２の溝上に第２の絶縁膜を堆積し、前記第２の溝に前記第２の絶縁膜を埋め込む工程とを含み、
前記第１の溝の内部で前記第１の絶縁膜が有するシームの長さは、少なくとも前記第２の溝の内部で前記第２の絶縁膜が有するシームの長さよりも短いことを特徴とする固体撮像装置の製造方法。
【請求項１１】
前記第２の素子分離領域の前記絶縁膜はシームを有し、前記第１の素子分離領域の前記絶縁膜はシームを有さないことを特徴とする請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
前記第２の絶縁膜を、成膜用のプロセスガスのプラズマを発生させると共に前記半導体層に高周波電力を印加して行うＣＶＤ法で堆積し、前記第１の絶縁膜を、オゾンを含むガスとＴＥＯＳとの混合ガスを用いるＣＶＤ法で堆積することを特徴とする請求項１０または１１に記載の固体撮像装置の製造方法。
【請求項１３】
前記第２の溝に前記第２の絶縁膜を埋め込む前に、前記第２の溝の内面から前記半導体層に、前記半導体層とは反対導電型の不純物を導入することを特徴とする請求項１０〜１２のいずれかに記載の固体撮像装置の製造方法。
【請求項１４】
前記第１の絶縁膜を９００℃を超え、１１００℃以下の温度で熱処理し、前記第２の絶縁膜の堆積後は９００℃以下の温度で工程を行うことを特徴とする請求項１３に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置、特にＣＭＯＳ型イメージセンサにおける素子分離領域の構造およびその製造方法に関するものである。
【背景技術】
【０００２】
固体撮像装置においては、近年その周辺回路として画素を直接駆動するための駆動回路以外に動画処理のための高速信号処理回路が重要視され、回路の信号処理機能の高度化を目的として回路素子数が増加して来ている。また画素数もますます増大する傾向にあり、これに伴い画素を駆動する周辺回路の占有面積も年々増加傾向にある。このような固体撮像装置の周辺回路を中心とするチップサイズ、チップ面積の増加を抑制する手段の一つとして素子分離領域の幅を低減させる方法が考えられる。この方法は同時に回路の高速動作に寄与するものである。例えば特許文献１には、固体撮像装置の画素形成領域においてはノイズを低減し、周辺回路形成領域においては高速化や消費電力の低減、省スペース化を実現できる素子分離領域の構造およびその製造方法が具体的に記載されている。
【０００３】
図６は、特許文献１に開示されたＣＭＯＳイメージセンサの断面構造を示す概略図である。図６においてシリコン基板１０が画素形成領域４と周辺回路形成領域２０とに区画されており、周辺回路形成領域２０にはシリコン基板１０にシリコン酸化膜等の素子分離層２１が埋め込まれたトレンチ素子分離（ＳＴＩ）が形成されている。またシリコン基板１０の表面には薄い絶縁膜１３が存在する。
【０００４】
一方、画素形成領域４においては半導体基板１０内に上部の幅の広い部分１１Ａと下部の幅の狭い部分１１ＢからなるＰ型の素子分離領域１１が形成されると共に、その上方に半導体基板１０から突出した凸状の素子分離層（カバー層）１２が設けられている。そしてこれら素子分離領域１１と素子分離層１２とで素子分離部を構成している。またこの素子分離部の横のシリコン基板１０にＮ型の電荷蓄積領域１４とＰ型の正電荷蓄積領域１５とからなるセンサ部１６が形成されている。
【０００５】
従来からＣＭＯＳイメージセンサにおいては画素形成領域においてもトレンチ型の素子分離が使用されており、半導体基板内に形成された溝内に素子分離層を埋め込んで素子分離部を形成しているため、半導体基板に溝を形成する際のダメージや素子分離層埋め込みによる歪、結晶欠陥が発生し、画像信号に対してノイズが発生ずる。しかし図６に示す特許文献１の構成では素子分離領域１１のように画素形成領域４の素子分離部を実質的にＰＮ接合分離としたため、従来のトレンチ型の素子分離における上記欠点を防止できるのでノイズを低減することができる。また素子分離領域１１の断面を略Ｔ字状としたことによりその下部１１Ｂの幅を狭めてセンサ部１６の電荷蓄積領域１４を広く形成し、イメージセンサの解像度などの特性を向上させることも可能である。
【０００６】
これに対して周辺回路形成領域２０では画素形成領域４における素子分離部の構造とは独立したトレンチ素子分離としたので、画素形成領域４の素子分離部の構造を考慮することなく、その最小分離幅を画素形成領域４の素子分離部の最小分離幅より小さくすることができ、イメージセンサの微細化、省スペース化を可能にしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３４７３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の固体撮像装置において用いられるトレンチ分離では、特許文献１にも開示されているように、シリコン基板などの半導体基板に形成した溝にシリコン酸化膜のような絶縁膜を、高密度プラズマによる化学気相成長法（ＨＤＰ−ＣＶＤ法）により埋め込み形成している。しかしながら周辺回路構成の複雑化や周辺回路を構成する素子数の増大、および固体撮像装置のチップサイズの低減化に伴い素子分離の幅の縮小を図ろうとすると、トレンチ分離の幅に対する深さのアスペクト比が高くなって絶縁膜を溝に完全に埋め込むことが困難になり、溝中にボイドが発生してしまうという第１の課題がある。
【０００９】
また特許文献１のように画素形成領域４に形成されて、絶縁材料による素子分離層１２とＴ字状の断面を有するＰ型の素子分離領域１１からなる素子分離部には製造工程が他の形態の素子分離よりも複雑になるという第２の課題が存在する。
【００１０】
本発明はかかる点に鑑みてなされたもので、その主たる目的は、周辺回路形成領域の素子分離幅を製造工程上の問題を生ずることなく従来と比較してさらに小さくでき、また素子分離部の工程数の増加を抑制して製造できる固体撮像装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記の目的を達成するための、本発明に係る第１の固体撮像装置は、入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層と、前記周辺回路形成領域に形成された第１の素子分離領域と、前記画素形成領域に形成された第２の素子分離領域とを備え、前記第１の素子分離領域は、前記半導体層に形成された溝に埋め込まれると共にオゾンを含むガスとＴＥＯＳとの混合ガスを用いたＣＶＤ法で形成された絶縁膜を含み、前記第２の素子分離領域は、前記半導体層に形成された溝に埋め込まれると共に、ＨＤＰ−ＣＶＤ法で形成された絶縁膜を含むようにしたものである。
【００１２】
また本発明に係る第２の固体撮像装置は、入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層と、前記周辺回路形成領域に形成された第１の素子分離領域と、前記画素形成領域に形成された第２の素子分離領域とを備え、前記第１の素子分離領域および前記第２の素子分離領域のそれぞれは、前記半導体層に形成された溝に埋め込まれた絶縁膜を含み、前記第１の素子分離領域の前記絶縁膜におけるシームの長さは、少なくとも前記第２の素子分離領域の前記絶縁膜におけるシームより短いことを特徴とするものである。
【００１３】
ここでシームはＣＶＤなどの膜形成の分野で知られているように、溝の側壁から垂直方向に膜が成長し、対向する側壁から成長してきた膜と最終的に接触して溝の中央部に生じる膜内部の線状構造である。そして前記第２の素子分離領域の前記絶縁膜がシームを有し、前記第１の素子分離領域の前記絶縁膜がシームを有さないものとすることができる。
【００１４】
上記の各個体撮像装置においては、前記第１の素子分離領域の溝の幅に対する深さのアスペクト比を４以上とすることができる。
【００１５】
さらに、前記第１の素子分離領域の溝と前記第２の素子分離領域の溝の最小幅を同一とし、前記第１の素子分離領域の溝の深さを前記第２の素子分離領域の溝より深くすることができる。より具体的には前記第２の素子分離領域の溝の深さを前記第１の素子分離領域の溝の深さの２／３とすることが望ましい。
【００１６】
また、前記第１の素子分離領域の溝と前記第２の素子分離領域の溝の深さを同一とし、前記第２の素子分離領域の溝の最小幅を前記第１の素子分離領域の溝の最小幅より大きくすることもできる。より具体的には前記第２の素子分離領域の溝の最小幅を前記第１の素子分離領域の溝の最小幅の３／２倍とすることが望ましい。
【００１７】
また本発明に係る固体撮像装置では、前記第２の素子分離領域の溝の内側表面から前記半導体層の内部に向けて前記半導体層とは反対導電型を有する不純物層が形成される。
【００１８】
次に上記の目的を達成するための本発明に係る固体撮像装置の製造方法は、入射光を光電変換するためのフォトダイオードを含む画素が形成される画素形成領域と、前記画素を駆動するための回路を含む周辺回路形成領域とを有する半導体層のうち、前記周辺回路形成領域の前記半導体層に第１の溝を形成する工程と、前記第１の溝上に第１の絶縁膜を堆積し、前記第１の溝に前記第１の絶縁膜を埋め込む工程と、前記画素形成領域の前記半導体層に第２の溝を形成する工程と、前記第２の溝上に第２の絶縁膜を堆積し、前記第２の溝に前記第２の絶縁膜を埋め込む工程とを含み、前記第１の溝の内部で前記第１の絶縁膜が有するシームの長さは、少なくとも前記第２の溝の内部で前記第２の絶縁膜が有するシームの長さよりも短いことを特徴とするものである。
【００１９】
上記製造方法においては、前記第２の絶縁膜を、成膜用のプロセスガスのプラズマを発生させると共に前記半導体層に高周波電力を印加して行うＣＶＤ法で堆積し、前記第１の絶縁膜を、オゾンを含むガスとＴＥＯＳとの混合ガスを用いるＣＶＤ法で堆積する。
【００２０】
また前記第２の溝に前記第２の絶縁膜を埋め込む前に、前記第２の溝の内面から前記半導体層に、前記半導体層とは反対導電型の不純物を導入する。この場合、前記第１の絶縁膜を９００℃を超え、１１００℃以下の温度で熱処理し、前記第２の絶縁膜の堆積後は９００℃以下の温度で工程を行うことが望ましい。
【発明の効果】
【００２１】
本発明によれば、固体撮像装置の周辺回路形成領域に形成された溝に、オゾンを含むガスとＴＥＯＳとの混合ガスを用いたＣＶＤ法で形成された絶縁膜、あるいはシームを形成しない、若しくはシームの長さが短く、膜堆積中の流動性に富んだ絶縁膜を埋め込むので、素子分離領域幅が小さくアスペクト比が高くてもボイドを生じることなく溝に埋め込むことができる。従って素子分離領域幅を縮小して周辺回路形成領域の面積を小さくできる。また回路素子数が増加しても周辺回路の面積を抑制することが可能となる。
【００２２】
さらに本発明によれば、画素形成領域に形成された溝に、ＨＤＰ−ＣＶＤ法で形成された絶縁膜、あるいは膜成長過程でシームを生ずる絶縁膜を埋め込むので、膜の高温熱処理をする必要がなく、この絶縁膜の形成後の工程を低温で行うことができる。従って溝の内面に沿って固体撮像装置のノイズや画像欠陥を防止するための不純物層が形成されてもこの層の水平方向への拡張を防止でき、センサ部の面積を大きく確保して高感度化を実現することができる。また画素および周辺回路両形成領域の素子分離をトレンチ型としたことにより、製造工程の複雑化を避けコスト増加を防止できる。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る固体撮像装置の製造方法を示す工程断面図。
【図２】本発明に係る固体撮像装置の製造方法を示す工程断面図。
【図３】本発明に係る固体撮像装置の製造方法を示す工程断面図。
【図４】本発明に係る固体撮像装置の製造方法を示す工程断面図。
【図５】本発明に係る固体撮像装置の製造方法を示す工程断面図。
【図６】従来の固体撮像装置の構成を示す断面図。
【発明を実施するための形態】
【００２４】
以下本発明の実施形態を図面を参照しながら説明する。図１〜図５は本発明の実施形態に係る固体撮像装置、特にＣＭＯＳ型固体撮像装置の素子分離部の製造方法を模式的に示した工程断面図である。これら図１〜図５のそれぞれにおいては、左側にこの固体撮像装置の周辺回路形成領域Ａを、右側に画素形成領域Ｂを表示する。画素形成領域Ｂは半導体素子として、入射光を光電変換するためのフォトダイオード、光電変換された光信号を転送するための選択トランジスタ、光信号を増幅するための増幅トランジスタ、光信号をリセットするためのリセットトランジスタなどからなる画素セルが形成される領域である。周辺回路形成領域Ａは画素の垂直駆動回路、水平駆動回路、画像信号処理回路などが形成される領域である。これら領域Ａ、Ｂの回路を構成するトランジスタはＭＯＳ型トランジスタであり、また領域Ａ、Ｂは一つの固体撮像装置チップ内に形成される。
【００２５】
本発明に係る固体撮像装置の製造方法を説明すると、まず、図１（ａ）に示すようにＮ型シリコン基板１００の表面を熱酸化して薄いシリコン酸化膜１０１を形成する。このシリコン酸化膜１０１の厚さは例えば１０ｎｍ〜２０ｎｍとする。次いでシリコン酸化膜１０１上にＣＶＤ法によりシリコン窒化膜１０２を形成する。次に図１（ｂ）に示すように周辺回路形成領域Ａ上のシリコン窒化膜１０２を、図示しないがレジスト膜をマスクとして選択的にドライエッチングし、素子分離領域となる開口パターンを形成する。
【００２６】
さらに図１（ｃ）に示すように、前記のレジスト膜、パターン化されたシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１およびシリコン基板１００を選択的に異方性エッチングし、シリコン基板１００にほぼ垂直な内壁を有する溝（トレンチ）１０３を形成する。その後レジスト膜を除去し、図２（ｄ）に示すように溝１０３の内側表面を熱酸化して薄いシリコン酸化膜１０４を形成する。レジスト膜は溝１０３の形成後除去したがシリコン窒化膜１０２の開口パターン形成直後に除去しても良い。
【００２７】
次に図２（ｅ）に示すようにＳＡ（Ｓｕｂ  Ａｔｍｏｓｐｈｅｒｉｃ：準常圧）ＣＶＤ  法を用い、オゾン（Ｏ3）を含むガスとＴＥＯＳ（例えばＴｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ(ＯＣ2Ｈ5)4など）との混合ガスをプロセスガスとする熱反応でＯ3−ＴＥＯＳシリコン酸化膜１０５を、溝１０３を埋め込むように全面に堆積する。膜堆積の具体的条件としては、圧力：１０4Ｐａ〜１０5Ｐａ、基板温度：３５０℃〜５５０℃、オゾンを含むガス：Ｏ3を含むＯ2ガス（Ｏ3／Ｏ2体積比  約２２％）を用いることができる。Ｏ3−ＴＥＯＳシリコン酸化膜１０５堆積後には６００℃〜８００℃（望ましくは７００℃）の水蒸気雰囲気でスチームアニールを２０秒〜２６秒間行い、次いで通常のＮ2雰囲気ドライアニールを９００℃を超え且つ１１００℃以下の温度（望ましくは１０００℃〜１１００℃）で６０分〜１２０分間行う。これらの高温アニールによりＯ3−ＴＥＯＳシリコン酸化膜１０５を緻密化し、膜の密度を後の製造工程および信頼性に耐えうる程度に向上させる。
【００２８】
その後、図２（ｆ）に示すようにＣＭＰ法を用いてＯ3−ＴＥＯＳシリコン酸化膜１０５を研磨し、シリコン窒化膜１０２上に堆積している部分を除去して溝１０３内のみにＯ3−ＴＥＯＳシリコン酸化膜１０５を埋め込む。このＣＭＰ工程においてシリコン窒化膜１０２は研磨速度が小さいので研磨ストッパーとして働く。このようにして周辺回路形成領域Ａに第１素子分離領域が形成される。
【００２９】
次に図３（ｇ）に示すようにホット燐酸液によりシリコン窒化膜１０２を除去し、図３（ｈ）に示すように再度ＣＶＤ法によりシリコン窒化膜１０６を形成する。さらに図３（ｉ）に示すように画素形成領域Ｂ上のシリコン窒化膜１０６を、図示しないがレジスト膜をマスクとして選択的にドライエッチングし、素子分離領域となる開口パターンを形成する。この開口パターンの最小寸法幅は図１(ｂ)の工程で周辺回路形成領域Ｂに形成した開口パターンと同じである。
【００３０】
その後図４（ｊ）に示すように前記レジスト膜およびパターン化されたシリコン窒化膜１０６をマスクとしてシリコン基板１００を異方性エッチングし、側壁がほぼ垂直な溝１０７を形成する。その際溝１０７深さは周辺回路形成領域Ａの溝１０３（図２（ｄ）を参照。）の深さより小さく代表的には２／３以下とする。そしてレジスト膜を除去した後溝１０７の内面を熱酸化して薄いシリコン酸化膜１０８を形成する。
【００３１】
次に図４（ｋ）に示すように、溝１０７の内表面からごく浅い部分に至るシリコン基板１００の表面層、特に側壁の表面層領域にＰ型不純物（ボロン）を、シリコン基板１００の表面に立てた法線に対して所定の角度でイオン注入する。この注入によってＰ型不純物層１０９が形成される。Ｐ型不純物層は溝１０７を形成するために使用したドライエッチングで溝１０７の内部のシリコン基板１００表面層に生じたエッチングダメージや結晶欠陥、後工程で溝１０７内に埋め込み形成される絶縁膜に起因する結晶歪、溝内表面に露出するシリコン単結晶表面電子構造に基づく各種準位などが原因となって引き起こされる画素のリーク電流、表示画像におけるキズなどを防止するものである。したがってＰ型不純物層１０９は上記ダメージ、欠陥、歪等を包含できるように極く浅い深さに形成するだけで十分である。
【００３２】
次に図４（ｌ）に示すように、例えばＴＥＯＳおよび酸素を含む成膜用のプロセスガスのプラズマを発生させると共にシリコン基板１００に所望の高周波電力を印加して行う高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）により、基板温度３００℃〜４５０℃で溝１０７を埋め込むように全面にシリコン酸化膜１１０を堆積する。ＨＤＰ−ＣＶＤ法によるシリコン酸化膜は比較的密度が高いのでＯ3−ＴＥＯＳシリコン酸化膜１０５ほどの高温熱処理は必要としない。シリコン酸化膜１１０の堆積後は９００℃以下の低温で熱処理を行う。次に図５（ｍ）に示すようにＣＭＰ法によりシリコン窒化膜１０６上面に堆積しているシリコン酸化膜１１０を研磨除去し、溝１０７（図４（ｌ）を参照。）内にシリコン酸化膜１１０を埋め込み形成する。このときもシリコン窒化膜１０６は研磨ストッパーとして働く。
【００３３】
次に図５（ｎ）に示すように、ホット燐酸液によりシリコン窒化膜１０６を除去すると画素形成領域Ｂに第２の素子分離領域が形成される。その後図には示していないが画素形成領域ＢにおいてはＰ型不純物層１０９の横のシリコン基板１００に、当該Ｐ型不純物層１０９に接して、またはそれから所定の距離だけ離間してフォトダイオードを構成するＮ型電荷蓄積領域およびその上のＰ型電荷蓄積領域を形成する。さらに画素セルを構成する選択トランジスタや増幅トランジスタ、周辺回路形成領域ＡのＣＭＯＳ型トランジスタを形成する。
【００３４】
このような画素形成領域Ｂの第２の素子分離領域を形成した後に行う電気炉による各種熱処理など、１０分以上の加熱を伴う全ての工程においては、Ｐ型不純物（ボロン）が横方向に拡散しＰ型不純物層１０９の幅が増大するのを防止するために最高温度を９００℃以下に抑制する。また９００℃を超える温度の熱処理が必要な場合は熱処理時間６０秒以下の短時間熱処理（ＲＴＡ）を用いることが望ましい。このようにするとＰ型不純物層１０９の横方向拡大が防止され、フォトダイオードのようなセンサ部を形成すべき面積が確保でき、固体撮像装置の高感度化を実現することができる。
【００３５】
以上本発明に係る固体撮像装置の製造方法を説明したが、本発明では周辺回路形成領域Ａにおける第１の素子分離領域の溝埋め込み絶縁膜をとして、図２（ｅ）の工程について説明したＯ3−ＴＥＯＳシリコン酸化膜１０５を採用する。この膜はオゾンを含むガス（Ｏ2ガス）とＴＥＯＳとをプロセスガスとする熱反応ＳＡ−ＣＶＤ法によって堆積されるが、堆積途中の膜上に到達した膜形成材料が膜表面上で流動しながら膜を成長させている、すなわちこのＣＶＤ法は表面流動性の高いＣＶＤ法である。
【００３６】
この表面流動性を利用すれば溝１０３の幅を縮小し溝のアスペクト比を高くしてもボイドを形成することなく絶縁膜を埋め込むことができる。そして固体撮像装置の周辺回路占有面積の満足できる縮小効果を得るためには溝のアスペクト比を４以上にすることが必要であるがさらに溝のアスペクト比を１２としても十分な埋め込み特性が得られる。
【００３７】
オゾンを含むガスとＴＥＯＳとの混合ガスを用いるＣＶＤ法以外の方法によって得られる絶縁膜は一般に溝の側壁から垂直方向に膜成長し、対向する側壁から成長してきた膜と最終的に接触して溝内部の中央部に線状構造であるシームを形成するが、Ｏ3−ＴＥＯＳシリコン酸化膜は表面流動性の膜成長機構により溝の内部にシームを形成しない。たとえプロセスガス中のＯ3とＴＥＯＳの流量比率などによって流動性が抑制されシームが部分的に生じたとしても、その長さは他のＣＶＤ法による絶縁膜の場合よりも少なくとも短いといえる。
【００３８】
また本発明では、画素形成領域Ｂの第２の素子分離領域にトレンチ分離を採用し、その埋め込み絶縁膜としてＨＤＰ−ＣＶＤ法によるシリコン酸化膜１１０を用いる。ＨＤＰ−ＣＶＤ法で形成される絶縁膜には上に述べたように堆積に続いて行う高温熱処理が不要であるから、すでに溝の側壁に形成されているＰ型不純物層１０９の横方向拡大が防止され、フォトダイオードのようなセンサ部を形成すべき面積が確保でき、固体撮像装置の高感度化を実現することができる。
【００３９】
しかしながら溝中に埋め込まれたＨＤＰ−ＣＶＤ絶縁膜は通常のＣＶＤ絶縁膜と同様にシームを形成し、また溝埋め込み特性にも限界があるので、図４（ｊ）に示したように溝の最小幅を第１の素子分離領域と同一にするならば第２の素子分離領域の深さをその２／３とすることによってボイド発生を防止することができる。あるいはこうする代わりに第２の素子分離領域の深さを第１の素子分離領域と同一とし、溝の最小幅を第１の素子分離領域の溝最小幅の３／２倍としても良い。このように第２の素子分離領域の溝深さを深くした場合は隣接する画素との電気的分離特性が向上するので、高電圧駆動の仕様に対応し半導体基板の表面からより深い部分に及ぶフォトダイオードを形成することができる。
【００４０】
なお、上記実施の形態は半導体基板であるシリコン基板１００の表面部に素子分離領域を形成する場合について説明したが、半導体基板上に形成したエピタキシャル層に素子分離領域を設けることも可能であり、ここでは半導体基板の表面部とエピタキシャル層とをまとめて半導体層と見なす。
【００４１】
以上述べたように本発明に係る固体撮像装置およびその製造方法によれば、周辺回路形成領域の素子分離領域に埋め込む絶縁膜をＳＡ−ＣＶＤ法を用いたＯ3−ＴＥＯＳ絶縁膜としたので分離領域の溝にボイドが形成されることがなくなり、素子分離溝の幅を縮小し、周辺回路の回路構成の複雑化、素子数の増大に伴う占有面積の増加を抑制することができる。その一方で画素形成領域の素子分離領域に埋め込む絶縁膜を高温熱処理が不要なＨＤＰ−ＣＶＤ法を用いた絶縁膜としたので素子分離溝を囲む不純物層の拡大を抑制し、反対にセンサ部の面積を確保して固体撮像装置を高感度化できる。さらに周辺回路および画素形成領域の両方にトレンチ型素子分離を用いたので製造工程数の増加を防止することができる。
【産業上の利用可能性】
【００４２】
本発明は固体撮像装置、特にＣＭＯＳ型固体撮像装置に対してその効果を発揮するものであるが、これに限らず異なる機能を有する複数の回路領域が形成され、かつ絶縁材料による素子分離が要求されている他の半導体装置にも適用することができる。
【符号の説明】
【００４３】
１００  シリコン基板
１０１  シリコン酸化膜
１０２、１０６  シリコン窒化膜
１０３、１０７  溝
１０４、１０８  薄いシリコン酸化膜
１０５  Ｏ3−ＴＥＯＳシリコン酸化膜
１０９  Ｐ型不純物層
１１０  ＨＤＰ−ＣＶＤシリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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