(57)【要約】【課題】一部のデータ入出力端子のみを用いて内蔵された複数の半導体チップを並列にテストすることのできる半導体装置を提供する。【解決手段】複数の第１データ入出力端子と接続され、第１のテスト回路と、第１の記憶部とを有し、テスト動作時には、第１の記憶部から出力されるデータに応じて第１のテスト回路で第１のテスト結果を生成する第１の半導体チップと、複数の第２データ入出力端子と接続され、第２及び第３のテスト回路と、第２の記憶部とを有し、テスト動作時には、第２の記憶部から出力されるデータに応じて第２のテスト回路で第２のテスト結果を生成し、第２のテスト結果と第１の半導体チップの第１のテスト回路から供給される第１のテスト結果とに応じて第３のテスト回路で第３のテスト結果を生成し、第３のテスト結果を所定の第２データ入出力端子に出力する第２の半導体チップと、を備える。【選択図】図９
2011112411.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１データ入出力端子及び複数の第２データ入出力端子と、
前記複数の第１データ入出力端子と接続された複数の第１データ入出力パッドと、第１のテスト回路と、第１の記憶部とを有し、通常動作時には、前記第１の記憶部から出力される複数のデータを前記複数の第１データ入出力パッドから前記複数の第１データ入出力端子に出力し、テスト動作時には、前記第１の記憶部から出力される複数のデータに応じて前記第１のテスト回路で第１のテスト結果を生成する第１の半導体チップと、
前記複数の第２データ入出力端子と接続された複数の第２データ入出力パッドと、第２及び第３のテスト回路と、第２の記憶部とを有し、前記通常動作時には、前記第２の記憶部から出力される複数のデータを前記複数の第２データ入出力パッドから前記複数の第２データ入出力端子に出力し、前記テスト動作時には、前記第２の記憶部から出力される複数のデータに応じて前記第２のテスト回路で第２のテスト結果を生成し、前記第２のテスト結果と前記第１の半導体チップの前記第１のテスト回路から供給される前記第１のテスト結果とに応じて前記第３のテスト回路で第３のテスト結果を生成し、前記第３のテスト結果を前記複数の第２データ入出力パッドのうち所定の第２データ入出力パッドを介して前記複数の第２データ入出力端子のうち所定の第２データ入出力端子に出力する第２の半導体チップと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップは、
複数の第１のボンディングオプションパッドと、
前記複数の第１のボンディングオプションパッドに供給される電位に応じて第１の論理レベル及び第２の論理レベルのいずれか一方の論理レベルを取る第１のボンディングオプション信号を出力する第１のボンディングオプションデコーダと、
第１テスト用パッドと、
前記第１のボンディングオプション信号が前記第１の論理レベルの時には出力バッファとして動作し前記第１のテスト結果を前記第１テスト用パッドに供給し、前記ボンディングオプション信号が前記第２の論理レベルを取る時には入力バッファとして動作する第１のテスト用バッファと、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体チップは、
複数の第２のボンディングオプションパッドと、
前記複数の第２のボンディングオプションパッドに供給される電位に応じて第３の論理レベル及び第４の論理レベルのいずれか一方の論理レベルを取る第２のボンディングオプション信号を出力する第２のボンディングボンディングオプションデコーダと、
第２テスト用パッドと、
前記第２のボンディングオプション信号が前記第３の論理レベルの時には入力バッファとして動作し、前記第１の半導体チップの前記第１のテスト回路から前記第２のテスト用パッドを介して供給される前記第１のテスト結果を前記第３のテスト回路に供給し、前記第２のボンディングオプション信号が前記第４の論理レベルのときには、出力バッファとして動作する第２のテスト用バッファと、
をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の半導体チップ及び第２の半導体チップは、実質的に同一の構成を有する半導体チップであることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
複数のデータ入出力パッドと、前記複数のデータ入出力パッドからデータのリードライトが可能に構成されたデータ記憶部と、テスト結果入出力パッドと、前記データ記憶部からリードしたデータを判定して判定結果を前記テスト結果入出力パッドから出力する第１のテストモード及び前記データ記憶部からリードしたデータを判定すると共に前記テスト結果入出力パッドから他の半導体チップのテスト結果を入力し他の半導体チップのテスト結果と自チップのテスト結果を合成して前記複数のデータ入出力パッドのうち所定の一部のデータ入出力パッドから出力する第２のテストモードとを制御するテスト回路と、
をそれぞれ備えた複数の半導体チップと、
前記複数の半導体チップの複数のデータ入出力パッドのうちそれぞれ異なるデータ入出力パッドに接続された複数のデータ入出力端子と、
を備え、
前記複数の半導体チップの前記テスト結果入出力パッドは互いに接続され、テスト時に前記複数の半導体チップのうち、一の半導体チップは前記第２のテストモードに設定され、他の半導体チップは前記第１のテストモードに設定され、前記一の半導体チップの前記
所定の一部のデータ入出力パッドに接続されたデータ入出力端子から前記複数の半導体チップを並列にテストした結果を出力できるように構成されていることを特徴とする半導体装置。
【請求項６】
前記テスト回路が、前記データ記憶部に対して通常のデータのライトに使用するパッド以外のパッドから入力したデータを前記データ記憶部へライトする回路を備えていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記複数の半導体チップは、それぞれ、少なくとも１つのボンディングオプション設定用パッドを備え、前記テスト回路は、前記ボンディングオプション設定用パッドに供給される電圧に応じてテスト時に前記第１のテストモード又は第２のテストモードに設定されるように構成されていることを特徴とする請求項５又は６記載の半導体装置。
【請求項８】
前記複数の半導体チップは、それぞれ、
複数のボンディングオプション設定用パッドと、
前記各ボンディングオプション設定用パッドに供給される電圧の組み合わせに応じて、前記テスト回路をテスト時に前記第１のテストモード又は第２のテストモードに設定するボンディングオプションデコーダと、
をさらに備えていることを特徴とする請求項５乃至７いずれか１項記載の半導体装置。
【請求項９】
前記テスト回路は、
前記データ記憶部からリードしたデータのフェイルセーフを判定する判定回路と、
オンチップ比較信号が非活性レベルのときにリセットされ、オンチップ比較信号が活性化され、かつ、判定回路がフェイルと判定するとセットされるセットリセット回路と、
前記セットリセット回路のセットリセット状態をオンチップ比較出力信号に同期して出力するラッチ回路と、
前記オンチップ比較信号が活性レベルか否かによって、前記ラッチ回路の出力信号、又は、前記判定回路の出力信号を自チップのテスト結果として出力する自チップ判定回路と、
前記自チップ判定回路の出力信号と前記他の半導体チップのテスト結果信号とを入力し、どちらもセーフであるときにセーフと判定し、いずれかがフェイルであるときにフェイルと判定するテスト結果合成回路と、
を含むことを特徴とする請求項５乃至８いずれか１項記載の半導体装置。
【請求項１０】
前記複数の半導体チップは、それぞれ、テストライトデータ入出力パッドを備え、
前記複数の半導体チップのテストライトデータ入出力パッドは互いに接続され、
前記一の半導体チップの前記テスト回路は、前記所定の一部のデータ入出力パッドから入力されたライトデータを自チップの前記データ記憶部にライトすると共に自チップの前記テストライトデータ入出力パッドから出力する回路を備え、
前記他の半導体チップの前記テスト回路は、自チップの前記テストライトデータ入出力パッドから入力したデータを自チップのデータ記憶部にライトする回路を備えている
ことを特徴とする請求項５乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記各半導体チップは、
前記複数のデータ入出力パッドにそれぞれ対応して設けられ、通常動作時には、リードタイミング信号に同期して前記データ記憶部から読み出したデータを前記データ入出力パッドへ出力し、ライトタイミング信号に同期して前記データ記憶部へライトするデータを前記データ入出力パッドからデータを取り込む複数のデータ入出力バッファ回路と、
前記テストライトデータ入出力パッドに接続され、テスト時に前記ライトデータの入出力を行うテストライトデータ入出力バッファ回路と、
前記各データ入出力バッファ回路と前記テストライトデータ入出力バッファ回路とを接続するライトデータバスと、
を備え、
テスト時に、
前記一の半導体チップは、前記所定の一部のデータ入出力パッドから対応する前記データ入出力バッファ回路に取り込んだライトデータを前記ライトデータバスを介して前記対応するデータ入出力バッファ回路以外の前記各データ入出力バッファ回路に並列に取り込むと共に、前記テストライトデータ入出力バッファ回路を介して前記テストライトデータ入出力パッドから出力し、
前記他の半導体チップは、前記テストライトデータ入出力パッドから前記テストライトデータ入出力バッファ回路及びライトデータバスを介して入力したデータを前記各データ入出力バッファ回路へ並列に取り込むことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記各データ記憶部にリードライトするアドレスを指定しリードライト動作を制御する複数の制御信号入力端子をさらに備え、
前記複数の半導体チップは、それぞれ、前記複数の制御信号入力端子に共通に接続された複数の制御信号入力パッドを備え、
テスト時に前記テスト回路は、前記複数の制御信号入力端子に印加される信号を自チップの前記複数の制御信号入力パッドを介して取り込み、自チップの前記テータ記憶部にライトすることを特徴とする請求項６又は７記載の半導体装置。
【請求項１３】
前記各半導体チップは、
前記複数のデータ入出力パッドにそれぞれ対応して設けられ、通常動作時には、リードタイミング信号に同期して前記データ記憶部から読み出したデータを前記データ入出力パッドへ出力し、ライトタイミング信号に同期して前記データ記憶部へライトするデータを前記データ入出力パッドからデータを取り込む複数のデータ入出力バッファ回路と、
前記各制御信号入力パッドに印加される信号を特定のテスト信号に同期して取り込む複数のラッチ回路と、をさらに備え、
テスト時には、前記ライトタイミング信号に同期して前記データ記憶部へライトするデータを前記複数のラッチ回路から前記複数のデータ入出力バッファ回路へ取り込むことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記各半導体チップは、前記テスト結果入出力パッドに接続されテスト時にテスト結果を入出力するテスト結果入出力バッファをさらに備え、前記テスト結果入出力バッファは、テスト結果を出力する前にテスト結果がセーフであるレベルにあらかじめ出力をプリチャージし、テスト結果がフェイルであったときに前記プリチャージした電荷をディスチャージすることを特徴とする請求項５乃至９いずれか１項記載の半導体装置。
【請求項１５】
前記半導体チップは、
アドレス入力パッドと、
外部から与えられるコマンドをデコードするコマンドデコーダと、
テストモードを制御するテストモードレジスタをさらに備え、
前記コマンドデコーダは、前記コマンドがテストモードレジスタセットであるときに、前記アドレス入力パッドから入力されたデータに基づいて、前記テストモードレジスタを更新することを特徴とする請求項５乃至１４いずれか１項記載の半導体装置。
【請求項１６】
前記所定の一部の入出力パッドが一つの入出力パッドであり、前記一の半導体チップの前記一つのデータ入出力パッドに接続されたデータ入出力端子から前記複数の半導体チップを並列にテストした結果を出力できるように構成されていることを特徴とする請求項５乃至１５いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、複数の半導体チップとそのテスト回路を備えた半導体装置に関する。
【背景技術】
【０００２】
メモリなどの半導体装置では、半導体装置の高集積化、高機能化が進むにつれて、半導体装置の機能をテストするためのテスト装置が高価になり、また、テスト時間も増大する傾向にある。これに対して複数の半導体装置（被テストデバイス）を並列に一台のテスト装置を用いてテストすることが行われている。
【０００３】
図１は、複数の半導体装置を並列にテストを行うテストシステムの模式図である。図１の被テストデバイス（半導体装置）９００は、１つのパッケージ内に１つの半導体チップを有する半導体装置である。図１に示すテストボード１０１は、複数のソケット１０２を備えており、これら複数のソケット１０２の各々は、半導体装置の複数の外部端子と接続される複数のピンを備えている。これらの複数のピンは各々テストボード１０１上の配線、テストボード１０１とテスト装置１０３とを接続する配線１０４を介してテスト装置１０３上の測定ピンに接続される。ここで、テスト装置１０３上の測定ピンはその数が限られており、従って、一回のテスト工程で同時にテストできる半導体装置９００の数は、テスト装置１０３上の測定ピンの数によって制限される。このため、一回のテスト工程で同時にテストできる半導体装置の数を増やすテスト方法がしばしば用いられている。
【０００４】
図２に一回のテスト工程で同時にテストできる半導体装置の数を増やすテスト方法の一例を示す。図２では、テストボード上の１つのソケット１０２に１つのパッケージ後の半導体装置９００を搭載してテストを行なう場合の半導体装置の配線接続を示す模式図である。図２において、半導体装置９００内の半導体チップ９１１の制御系信号パッド（コマンド、アドレス、クロック）に接続された半導体装置９００上の制御系信号外部端子は、各々対応するテスト装置の制御系信号測定ピン（ドライバピン）と制御系配線１０４Ｂにより接続されている。一方、半導体装置９００内の半導体チップ９１１のデータ系信号パッド（ＤＱパッド）に接続された半導体装置９００上のＤＱ端子は、複数のＤＱ端子のうち１つのＤＱ端子がテスト装置の対応する測定ピンに接続されており、残りのＤＱ端子は、テスト装置と接続されていない（開放）状態となっている。図２に示す半導体装置９００では、通常動作時に複数のＤＱ端子から個別に出力される信号を、テスト動作時には、チップ内で１つのデータに縮退し１つのＤＱ端子からテスト装置に出力する構成となっている。具体的には、テスト時に複数のテスト結果（各々、複数のＤＱ端子に対応）のうち、一つでも不良を示すテスト結果がある場合は、不良のテスト結果（フェイル）を所定の１つのＤＱ端子から出力し、複数のテスト結果がすべて良品を示す場合にのみ良品を示すテスト結果（パス）を所定の１つのＤＱ端子から出力する。このように、テスト時にテスト装置と接続する半導体装置上のＤＱ端子の数を減らすことで、一回のテスト工程で同時に測定できる半導体装置の数を増やし、半導体装置のテスト工程の効率を上げている。
【０００５】
一方、近年、１つの半導体装置内に複数の半導体チップをまとめてパッケージングした半導体装置（マルチチップパッケージ：ＭＣＰ）が開発されている。図３にこのような半導体装置の一例として、２つの半導体チップ９１２を１つの半導体チップにまとめた半導体装置を示す。図３（ａ）はその断面図であり、図３（ｂ）はその外観図である。
【０００６】
特許文献１には、複数のメモリチップを搭載するマルチチップパッケージにおける従来のテスト方法が開示されている。特許文献１では、複数のメモリチップのデータ系信号（ＴＡ０、ＴＢ０、ＴＡ１、ＴＢ１等）は共通に接続される一方、制御系信号（／ＣＥ１〜／ＣＥ４）はそれぞれ別々の端子として設けられている。試験装置（テスト装置）には、各メモリチップのデータ系信号端子は共通に接続され、制御系信号端子はそれぞれ個別に接続される。特許文献１のような接続であれば、複数のメモリチップのうち、制御系信号（／ＣＥ１〜／ＣＥ４）により選択したメモリチップに対してのみリードライトのテストを行うことが可能である。特許文献１では、複数のメモリチップのうち、特定のメモリチップにのみ入出力縮退回路を設け、他のメモリチップのリードテストを行う時にも特定のメモリチップの入出力縮退回路を使用してテストすることにより、チップ面積を小さくすることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−７３１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明により与えられる。マルチチップパッケージの半導体装置の中には、複数の半導体チップの各々の複数の制御系信号パッドを半導体パッケージの各々対応する外部端子に共通に接続し、複数の半導体チップの各々の複数のデータ系信号パッド（データ入出力パッド）を半導体パッケージの各々対応する外部端子に個別に接続するものがある。このような半導体装置の外部端子の配置は、例えば、制御系信号パッドの数が同数であり、データ系信号パッドの数が２倍の半導体チップ１枚を搭載した半導体パッケージの外部端子の配置と同一とすることができ、このような半導体パッケージと容易に置き換えることが可能である。
【０００９】
しかしながら、制御系信号パッドを共通に接続し、データ系信号パッドを個別に端子に接続したマルチチップパッケージでは、前述のテスト工程において、次のような問題がある。即ち、半導体装置の複数のデータ系端子のうち１つのデータ系端子のみがテスト装置に接続される構成のテストボード（図２のテストボード）を用いて、図３に示すような半導体装置のテストを行なう場合には、一方のチップのテスト結果を外部に出力することが出来ない。すなわち、図４に示すようにチップ１の制御系配線１０４Ｂ（１）とチップ２の制御系配線１０４Ｂ（２）は共通に接続されてテスト装置に接続されるが、データ入出力系のＤＱ配線は、チップ１のＤＱ配線１０４Ａ（１）のうち、特定のＤＱ配線１本のみがテスト装置に接続され、チップ２のＤＱ配線１０４Ａ（２）はいずれもテスト装置へは接続されない。従って、チップ２は従来の方法ではテストを行うことができない。
【課題を解決するための手段】
【００１０】
本発明の１つの側面による半導体装置は、複数の第１データ入出力端子及び複数の第２データ入出力端子と、前記複数の第１データ入出力端子と接続された複数の第１データ入出力パッドと、第１のテスト回路と、第１の記憶部とを有し、通常動作時には、前記第１の記憶部から出力される複数のデータを前記複数の第１データ入出力パッドから前記複数の第１データ入出力端子に出力し、テスト動作時には、前記第１の記憶部から出力される複数のデータに応じて前記第１のテスト回路で第１のテスト結果を生成する第１の半導体チップと、前記複数の第２データ入出力端子と接続された複数の第２データ入出力パッドと、第２及び第３のテスト回路と、第２の記憶部とを有し、前記通常動作時には、前記第２の記憶部から出力される複数のデータを前記複数の第２データ入出力パッドから前記複数の第２データ入出力端子に出力し、前記テスト動作時には、前記第２の記憶部から出力される複数のデータに応じて前記第２のテスト回路で第２のテスト結果を生成し、前記第２のテスト結果と前記第１の半導体チップの前記第１のテスト回路から供給される前記第１のテスト結果とに応じて前記第３のテスト回路で第３のテスト結果を生成し、前記第３のテスト結果を前記複数の第２データ入出力パッドのうち所定の第２データ入出力パッドを介して前記複数の第２データ入出力端子のうち所定の第２データ入出力端子に出力する第２の半導体チップと、を備える。
【００１１】
また、本発明の他の側面による半導体装置は、複数のデータ入出力パッドと、前記複数のデータ入出力パッドからデータのリードライトが可能に構成されたデータ記憶部と、テスト結果入出力パッドと、前記データ記憶部からリードしたデータを判定して判定結果を前記テスト結果入出力パッドから出力する第１のテストモード及び前記データ記憶部からリードしたデータを判定すると共に前記テスト結果入出力パッドから他の半導体チップのテスト結果を入力し他の半導体チップのテスト結果と自チップのテスト結果を合成して前記複数のデータ入出力パッドのうち所定の一部のデータ入出力パッドから出力する第２のテストモードとを制御するテスト回路と、をそれぞれ備えた複数の半導体チップと、前記複数の半導体チップの複数のデータ入出力パッドのうちそれぞれ異なるデータ入出力パッドに接続された複数のデータ入出力端子と、を備え、前記複数の半導体チップの前記テスト結果入出力パッドは互いに接続され、テスト時に前記複数の半導体チップのうち、一の半導体チップは前記第２のテストモードに設定され、他の半導体チップは前記第１のテストモードに設定され、前記一の半導体チップの前記所定の一部のデータ入出力パッドに接続されたデータ入出力端子から前記複数の半導体チップを並列にテストした結果を出力できるように構成されている。
【発明の効果】
【００１２】
本発明によれば、複数の半導体チップは、それぞれチップ内のテスト結果を複数の半導体チップのうち、一つの半導体チップに出力し、一つの半導体チップが各半導体チップのテスト結果を合成して出力するので、データ入出力パッドがテスト装置に接続されない半導体チップがあっても並列にテストを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】複数の半導体装置を並列にテストを行うテストシステムの模式図である。
【図２】図１において、並列にテストする半導体装置の数を増やすテスト方法における半導体装置周辺の配線図である。
【図３】マルチチップパッケージの（ａ）断面図と、（ｂ）外観図である。
【図４】従来のデータ入出力パッドが個別の端子に接続されるマルチチップパッケージ半導体装置に対して並列テストに行おうとするときの問題点を説明する図である。
【図５】本発明の実施例１における半導体チップ全体の回路ブロック図である。
【図６】実施例１における（ａ）テスト用バッファ１（テスト結果入出力バッファ）の回路ブロック図、及び（ｂ）テスト用バッファ２（テストライトデータ入出力バッファ）の回路ブロック図である。
【図７】実施例１におけるデータ入出力部の回路ブロック図である。
【図８】実施例１における（ａ）テスト回路のブロック図と、（ｂ）テスト結果合成部の回路ブロック図である。
【図９】実施例１による半導体装置の配線の接続を示す模式図である。
【図１０】実施例１におけるＯＣＣ（オンチップ比較）テストの動作波形図である。
【図１１】実施例１におけるパラテスト（並列テスト）の動作波形図である。
【図１２】実施例２における半導体チップ全体の回路ブロック図である。
【図１３】実施例２におけるライトレジスタの回路ブロック図である。
【図１４】実施例２におけるデータ入出力部の回路ブロック図である。
【図１５】実施例２による半導体装置の配線の接続を示す模式図である。
【図１６】実施例２におけるテストデータライト時の動作波形図である。
【図１７】実施例３による半導体装置の配線の接続を示す模式図である。
【図１８】実施例３におけるテスト用バッファ１（テスト結果入出力バッファ）の回路ブロック図である。
【発明を実施するための形態】
【００１４】
本発明の半導体装置は、第１及び第２の半導体チップの各々が、それぞれのチップの記憶部（第１の記憶部及び第２の記憶部）から出力される複数のデータに応じてテスト結果（第１のテスト結果及び第２のテスト結果）を生成するテスト回路（第１のテスト回路と第２のテスト回路）を有し、さらに、第２の半導体チップが第１の半導体チップのテスト結果（第１のテスト結果）と第２の半導体チップのテスト結果（第２のテスト結果）に応じて第３のテスト結果を発生させる第３のテスト回路を有し、この第３のテスト結果を半導体装置の所定の１つの外部端子から出力する構成となっている。このため、第１の半導体チップのテスト結果と第２の半導体チップのテスト結果とを半導体装置の１つの外部端子から出力できるため、半導体装置の複数のデータ入出力端子のうち１つのデータ入出力端子のみがテスト装置に接続される構成のテストボードを用いて、半導体装置内の２つの半導体チップのテスト結果を出力することができ、その結果、外部端子の配置を同一とする２倍の入出力データパッド数（ＩＯ数）の半導体チップ１枚のみを搭載した半導体装置とテストボードを共有することができる。
【００１５】
以下、本発明の好ましい実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１６】
図９は、実施例１の半導体装置１０の配線の接続を示す模式図である。図９において、半導体装置１０の配線基板１１０には、半導体チップ１１−１と１１−２の２つの半導体チップが搭載されている。半導体装置１０に設けられる制御系信号の外部接続端子（図示せず）には、半導体チップ１１−１と１１−２の制御信号（コマンド、アドレス、クロック）パッドが共通に接続され、データ入出力端子（図９には、ＩＯ０、ＩＯ８端子のみ図示）には、２つの半導体チップのうち、どちらか一方のデータ入出力パッドが接続される。図９では、ＩＯ０端子には、半導体チップ１１−１のデータ入出力パッドＤＱ０（１）が接続され、半導体チップ１１−２には、接続されていない。一方、ＩＯ８端子には、半導体チップ１１−２のデータ入出力パッドＤＱ０（２）が接続され、半導体チップ１１−１には、接続されていない。なお、図９では、ＩＯ０、ＩＯ８以外のデータ入出力端子の記載は省略しているが、半導体装置１０に外部接続端子として設けられるデータ入出力端子は、半導体チップ１１−１又は１１−２のうち、どちらか一方のデータ入出力パッドに接続され、他方の半導体チップには接続されていない。
【００１７】
また、半導体チップ１１−１と１１−２には、それぞれテスト用パッド１とテスト用パッド２が設けられており、２つの半導体チップのテスト用パッド１同士及びテスト用パッド２同士は、それぞれ配線基板上に設けられたテスト用パッド接続端子を介して接続されている。なお、配線基板１１０上に設けられたテスト用パッド接続端子は、中継用に設けられたもので、半導体チップ１１−１と１１−２のテスト用パッド同士が直接接続できれば、配線基板１１０上に設けられたテスト用パッド接続端子を介さずに直接接続しても良い。また、テスト用パッド１とテスト用パッド２は、半導体装置１０の外部接続端子としては、必ずしも設ける必要はない。詳しくは後述するが、テスト用パッド１は半導体チップ１１−２のテスト結果を半導体チップ１１−２から半導体チップ１１−１へ転送を行うためのパッドである。また、テスト用パッド２は、テストライトデータを半導体チップ１１−１から半導体チップ１１−２へ転送を行うためのパッドである。
【００１８】
複数の半導体装置１０をテスト装置を用いて並列テストを行うときは、複数のデータ入出力端子のうち、ＩＯ０端子のみがテスト装置に接続される。ＩＯ０以外のデータ入出力端子は、テスト装置には接続されず、開放状態となる。従って、半導体チップ１１−２のデータ入出力パッドはいずれもテスト装置には接続されない。テストライト時には、ＩＯ０端子から入力するライトデータは、半導体チップ１１−１内のテスト回路により半導体チップ１１−１内の各データ入出力バッファ回路に供給されると共に、テスト用パッド２（１）からテストライトデータを出力する。半導体チップ１１−２のテスト回路は、テスト用パッド２（２）からテストライトデータを取り込み各データ入出力バッファ回路に供給する。読出し動作のテスト時には、半導体チップ１１−２内のテスト回路により半導体チップ１１−２内のテスト結果をテスト用パッド１（２）から出力する。半導体チップ１１−１のテスト回路は、テスト用パッド１（１）から半導体チップ１１−２のテスト結果を取り込むと共に、半導体チップ１１−１内のテスト結果と合成し、データ入出力パッドＤＱ０（１）から外部に出力する。実施例１において、この機能を実現するための半導体チップ１１−１、１１−２の回路構成について以下、詳述する。
【００１９】
図５は、実施例１における半導体チップ１１全体の回路ブロック図である。半導体チップ１１は、図９の半導体チップ１１−１、１１−２のどちらにも用いることのできる半導体チップである。図５において、クロックパッド１１ａ、１１ｂはそれぞれ外部クロック信号ＣＫ、／ＣＫが供給されるパッドであり、クロックイネーブルパッド１１ｃはクロックイネーブル信号ＣＫＥが入力されるパッドである。供給された外部クロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ、／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、半導体チップの各種回路ブロックに供給される。
【００２０】
コマンドパッド１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給されるパッドである。これらのコマンド信号は、コマンドデコーダ1３に供給される。
【００２１】
アドレスパッド１３＿０−１３＿ｎは、アドレス信号ＡＤＤが供給されるパッドであり、供給されたアドレス信号ＡＤＤは、不図示のアドレス入力回路を介してロウ系制御回路４１、カラム系制御回路５１、コマンドデコーダ３１、モードレジスタ６１に供給される。より具体的には、通常動作モード時には、ロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路５１に供給される。また、半導体チップ内の状態がモードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ６１に供給され、これによってモードレジスタの内容が更新される。
【００２２】
コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号及びアドレス信号の一部の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、制御ロジック３２を介して半導体チップの各種回路ブロックに供給される。
【００２３】
制御ロジック３２は、コマンドデコーダ３１から供給される内部コマンドＩＣＭＤとモードレジスタ６１の出力とに応じて内部クロック信号ＩＣＬＫに同期して各種回路ブロックの動作を制御する。
【００２４】
ロウ系制御回路４１の出力は、ロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、対応するセンスアンプＳＡに接続されている。
【００２５】
カラム系制御回路５１の出力は、カラムデコーダ７２に供給される。カラムデコーダ７２は、複数のセンスアンプＳＡのいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ７３に接続される。データアンプ７３は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳ１を介してこれを切り替え部７４に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳ１を介して切り替え部７４から供給されるライトデータＷＤを増幅し、これをセンスアンプＳＡに供給する。
【００２６】
切り替え部７４は、データアンプ７３から出力されるデータ、つまり、リードデータＲＤをラッチ回路７５に供給するかテスト回路９１に供給するかを切り替える回路である。具体的には、モードレジスタ６１から出力される並列テスト信号ＴＰＡＲＡが並列テストモードを示すときに、リードデータＲＤをテストデータＴＤＡＴＡ１としてテストデータバスＴＤＡＴＡＢＳを介してテスト回路９１に供給し、並列テストモード時以外の場合、リードデータＲＤをリードライトバスＲＷＢＳ２を介してラッチ回路７５に供給する。
【００２７】
ラッチ回路７５は、切り替え部７４とデータ入出力部７６との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路である。
【００２８】
タイミング制御部９０は、データの入出力タイミングを制御するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を含み、読み出し動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤ、外部クロック信号ＣＫ、／ＣＫに応じて、データ入出力部７６におけるデータの読み出しタイミングを制御するリードタイミング信号ＲＣＫを出力すると同時に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号を出力する。一方、書き込み動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤ、外部クロック信号ＣＫ、／ＣＫ、及び外部からデータストローブパッドＤＱＳを介して供給されるデータストローブ信号ＤＱＳに応じて、データ入出力部７６におけるライトデータの取り込みタイミングを制御する書き込みタイミング信号ＷＣＫをデータ入出力部７６に供給する。
【００２９】
モードレジスタ６１は、内部コマンド信号ＩＣＭＤがモードレジスタセットを示している場合、制御ロジック３２から供給される制御信号により設定値が上書き可能な状態となり、アドレスパッドから供給される所定のコードにその設定値を上書きする。特に、内部コマンドＩＣＭＤがテストモードレジスタセット（ＴＭＲＳ）を示している場合には、テストモードの設定を上書き可能な状態となり、この状態でアドレスパッドに供給される所定のテストコードにより、各種テスト用の信号（並列テスト信号ＴＰＡＲＡ、オンチップ比較信号ＴＯＣＣ、オンチップ比較出力信号ＴＯＣＣＲ）の状態を遷移させる。
【００３０】
データ入出力部７６は、通常動作モードのリード時には、複数本の配線で構成されるリードライトバスＲＷＢＳ３から供給される複数のリードデータＲＤを、複数のデータパッドＤＱ０〜ｎを介して外部に出力する。また、通常動作モードのライト時には、複数のデータパッドＤＱ０〜ｎを介して入力され複数のライトデータＷＤをリードライトバスＲＤＢＳ３に出力する。
【００３１】
一方、テスト動作モードにおいて、テスト結果リード時には、データ入出力部７６は、テスト結果合成部から供給されるテスト結果信号ＴＲ３を、複数のＤＱパッドＤＱ０〜ｎのいずれか１つのデータパッドを介して外部に出力する。テスト動作モードにおいて、テストライト時には、複数のＤＱパッドＤＱ０〜ｎのいずれか１つのＤＱパッドから入力されるテストライトデータＴＤを、リードライトバスＲＷＢＳ３を構成する複数本の配線に供給すると共にこのテストライトデータＴＤをテスト用バッファ２にも供給する。データ入出力部７６の詳細な構成は後で詳しく説明する。
【００３２】
ボンディングオプションデコーダ９５は、ボンディングオプションパッド１４＿０〜ｎから供給される電源電位及び接地電位に応じたボンディングオプション信号ＢＯＰをテスト用バッファ１に出力し、また、このボンディングオプション信号ＢＯＰをインバータ１を介してボンディングオプション信号ＢＯＰ’としてテスト用バッファ２（９４）に出力する。
【００３３】
テスト用バッファ１（９３）は、ボンディングオプション信号ＢＯＰの論理レベルに応じて、入力バッファ及び出力バッファのいずれか一方として機能する回路である。入力バッファとして機能する場合には、テスト用パッド１から入力される他のチップのテスト結果信号ＴＲ２（第２のテスト結果）をテスト結果合成部９２（第３のテスト回路）に供給する。また、出力バッファとして機能する場合には、テスト回路９１（第１のテスト回路又は第２のテスト回路）から出力される自身のチップのテスト結果信号ＴＲ１（第１のテスト結果）をテスト用パッド１にテスト結果信号ＴＲ２として出力する。テスト用バッファ１は、ボンディングオプションによって入出力方向が固定され、テスト結果信号ＴＲ２を入力又は出力するテスト結果入出力バッファ９３として機能する。
【００３４】
テスト用バッファ２（９４）は、ボンディングオプション信号ＢＯＰの論理レベルに応じて、入力バッファ及び出力バッファのいずれか一方として機能する回路である。入力バッファとして機能する場合には、テスト用パッド２から入力されるテストライトデータＴＤＡＴＡＷ２をデータ入出力部７６に供給する。また、出力バッファとして機能する場合には、データ入出力部７６から出力されるテストライトデータＴＤＡＴＡＷ２をテスト用パッド１に出力する。テスト用バッファ２は、ボンディングオプションによって入出力方向が固定され、テストライトデータを入力又は出力するテストライトデータ入出力バッファ９４として機能する。
【００３５】
テスト結果合成部９２は、テスト用バッファ１が入力バッファとして機能する場合に、テスト用バッファ１から供給される他のチップのテスト結果信号ＴＲ２の論理レベルとテスト回路から出力される自身のチップのテスト結果であるテスト結果信号ＴＲ１の論理レベルとを論理演算し、テスト結果信号ＴＲ３（第３のテスト結果）としてデータ入出力部７６に出力する。
【００３６】
テスト回路９１は、モードレジスタ６１から出力される並列テスト信号ＴＰＡＲＡが並列テストモードを示すときに、切り替え部７４からテストデータバスＴＤＡＴＡＢＳを介して供給される複数のテストデータＴＤＡＴＡ１の論理レベルを論理演算し、１ビットのテスト結果信号ＴＲ１として、テスト用バッファ１とテスト結果合成部９２とに出力する。
【００３７】
図６（ａ）は、図５におけるテスト用バッファ１（テスト結果入出力バッファ９３）の回路ブロック図である。テスト用バッファ１はテスト用パッド１に接続され、ボンディングオプション信号ＢＯＰの論理レベルによって、テスト結果信号ＴＲ１をテスト用パッド１から出力する出力バッファとして機能するか、テスト用パッド１から入力する信号をテスト結果信号ＴＲ２として入力する入力バッファとして機能するテスト結果入出力バッファ９３である。
【００３８】
ボンディングオプション信号ＢＯＰがハイレベルの場合、ＡＮＤ回路２０２の出力が常にロウレベルとなり、ＡＮＤ回路２０２が非活性化され入力バッファとしては機能しなくなる。この場合、ＮＯＲ回路２０３とＮＡＮＤ回路２０４の出力はテスト結果信号ＴＲ１の論理レベルに応じて変化し、出力バッファとして機能する。
【００３９】
ボンディングオプション信号ＢＯＰがロウレベルの場合、ＡＮＤ回路２０２の出力は、テスト用パッド１から入力されるテスト結果信号ＴＲ２に応じて変化し、テスト用バッファ１が入力バッファとして機能する。この場合、ＮＯＲ回路２０３の出力は常にロウレベル、ＮＡＮＤ回路２０４の出力は常にハイレベルとなるため、ＮＯＲ回路２０３とＮＡＮＤ回路２０４が非活性化され出力バッファとしては機能しなくなる。
【００４０】
図６（ｂ）は、図５におけるテスト用バッファ２（テストライトデータ入出力バッファ９４）の回路ブロック図である。テスト用バッファ２はテスト用パッド２に接続され、ボンディングオプション信号ＢＯＰ’の論理レベルによって、テストライトデータＴＤＡＴＡＷ２をテスト用パッド２から出力する出力バッファとして機能するか、テスト用パッド２から入力する信号をテストライトデータＴＤＡＴＡＷ２として入力する入力バッファとして機能するテスト結果入出力バッファ９４である。
【００４１】
テスト用バッファ２は、ボンディングオプション信号ＢＯＰ’がハイレベルの場合、ＡＮＤ回路２１２の出力が常にロウレベルとなり、ＡＮＤ回路２１２が非活性化され入力バッファとしては機能しなくなる。この場合、ＮＯＲ回路２１３とＮＡＮＤ回路２１４の出力はテストライトデータＴＤＡＴＡＷ２の論理レベルに応じて変化し、テストライトデータを外部へ出力する出力バッファとして機能する。
【００４２】
ボンディングオプション信号ＢＯＰ’がロウレベルの場合、ＡＮＤ回路２１２の出力は、テスト用パッド２から入力するテストライトデータの論理レベルに応じて変化し、テスト用バッファ２が入力バッファとして機能する。この場合、ＮＯＲ回路２１３の出力は常にロウレベル、ＮＡＮＤ回路２１４の出力は常にハイレベルとなるため、ＮＯＲ回路２１３とＮＡＮＤ回路２１４が非活性化され出力バッファとしては機能しなくなる。
【００４３】
図７は、図５におけるデータ入出力部７６の回路ブロック図である。図５のデータ入出力部は、ｎビット（ｎは２以上の整数）のデータ入出力パッド（ＤＱ０〜ＤＱｎ）にそれぞれ対応してデータ入出力バッファ回路２５１〜２５４が設けられている。データ入出力バッファ回路２５１〜２５４の数はデータ入出力部のビット数ｎと同じ数だけ設けられる。なお、図では、２５３と２５４の間のデータ入出力バッファ回路の記載は省略しているが、２５３と２５４との間には、データ入出力パッドのビット数ｎに合わせてデータ入出力バッファ回路が設けられる。データ入出力バッファ回路２５１〜２５４はそれぞれ対応するデータ入出力パッド（ＤＱ０〜ＤＱｎ）とリードライト配線ＤＡＴＡ０〜ｎに接続されている。また、通常動作モード時にリードライトタイミングを調整する信号としてリードタイミング信号ＲＣＫと、ライトタイミング信号ＷＣＫが接続されている。さらに、各データ入出力バッファ回路２５１〜２５４には、テスト時の制御信号として、並列テスト信号ＴＰＡＲＡが接続され、テスト時のライトデータ信号としてテストライトデータＴＤＡＴＡＷ２が接続されている。また、０ビット目のデータ入出力バッファ回路２５１には、テスト結果合成部９２から供給されるテスト結果信号ＴＲ３を受けるために、テスト結果合成部９２の出力ノードが接続されている。
【００４４】
また、各データ入出力バッファ回路２５１〜２５４の構成は、並列テスト時にテスト装置に接続されるデータ入出力パッドであるＤＱ０に接続されているデータ入出力バッファ回路２５１だけ少し構成が異なるが、他のデータ入出力バッファ回路２５２〜２５４の構成はすべて同一である。したがって、データ入出力バッファ回路２５３、２５４は、内部構成の記載を省略しているが、データ入出力バッファ回路２５２と同一である。
【００４５】
図７のデータ入出力部７６は、通常動作モード時には、モードレジスタ６１から供給される並列テスト信号ＴＰＡＲＡが非活性レベルのロウレベルとなる。すると、スイッチＳＷ０＿４、ＳＷ１＿４〜ＳＷｎ＿４が非導通状態となる。また、ＮＡＮＤ２の出力はハイレベルに固定されるので、スイッチＳＷ０＿１も非導通状態となる。通常動作モード時には、ＮＡＮＤ１の出力は、リードタイミング信号ＲＣＫの論理レベルに応じて変化する。また、スイッチＳＷ１＿２〜ＳＷｎ＿２が常に導通状態となり、スイッチＳＷ１＿４〜ＳＷｎ＿４が常に非導通状態となる。読み出し動作を行う場合には、リードタイミング信号ＲＣＫが所定のタイミングで活性状態のハイレベルとなり、スイッチＳＷ０＿２、ＳＷ１＿１〜ＳＷｎ＿１を導通状態となることで、リードライトバスＲＷＢＳ３を構成する複数のリードライト配線ＤＡＴＡ０〜ｎに供給されるリードデータを対応するＤＱパッドＤＱ０〜ｎに其々出力する。書き込み動作を行う場合には、ライトタイミング信号ＷＣＫが所定のタイミングで活性状態のハイレベルとなり、スイッチＳＷ０＿３、ＳＷ１＿３〜ＳＷｎ＿３が導通状態となることで、複数のＤＱパッドＤＱ０〜ｎに供給された複数のライトデータを複数のリードライト配線ＤＡＴＡ０〜ｎに供給する。
【００４６】
並列テスト動作モード時には、並列テスト信号ＴＰＡＲＡが活性レベルのハイレベルとなる。この場合、図７のＮＡＮＤ１の出力はハイレベルに固定され、スイッチＳＷ０＿２、ＳＷ１＿１〜ＳＷｎ＿１が非導通状態となる。この場合、ＮＡＮＤ２の出力は、リードタイミング信号ＲＣＫの論理レベルに応じて変化する。また、スイッチＳＷ１＿２〜ＳＷｎ＿２が常に非導通状態となり、スイッチＳＷ１＿４〜ＳＷｎ＿４が常に導通状態となる。テスト結果の読み出し動作を行う場合には、リードタイミング信号ＲＣＫが所定のタイミングで活性状態のハイレベルとなり、スイッチＳＷ０＿１を導通状態となることで、テスト結果合成部から供給されるテスト結果信号ＴＲ３をＤＱパッドＤＱ０から出力する。
【００４７】
テストライトデータの書き込み動作を行う場合は、並列テスト信号ＴＰＡＲＡが活性レベルのハイレベルであるため、スイッチＳＷ０＿４が常に導通状態となる。また、書き込みタイミング信号ＷＣＫの論理レベルに応じてスイッチＳＷ０＿３、ＳＷ１＿３〜ＳＷｎ＿３が導通状態となる。そして、テスト用バッファ２が出力バッファとして機能する場合には、ＤＱパッドＤＱ０から供給されるテストライトデータＴＤをデータ入出力バッファ回路０（２５１）を介してリードライト配線ＤＡＴＡ０に供給する。また、ＤＱパッドＤＱ０から供給されるテストライトデータＴＤをデータ入出力バッファ回路０（２５１）を介してデータ入出力バッファ回路１〜ｎにＴＤＡＴＡＷ１として供給し、データ入出力バッファ回路１〜ｎを介して複数のリードライト配線ＤＡＴＡ１〜ｎに供給する。さらに、ＤＱパッドＤＱ０から供給されるテストライトデータＴＤをデータ入出力バッファ回路０を介して図６（ｂ）のテスト用バッファ２（テストライトデータ入出力バッファ９４）にＴＤＡＴＡＷ２として供給する。
【００４８】
テスト用バッファ２が入力バッファとして機能する場合には、テスト用バッファ２から入力されるテストライトデータＴＤＡＴＡＷ２を、データ入出力バッファ回路０〜ｎを介して、複数のリードライト配線ＤＡＴＡ０〜ｎに供給する。なお、図７において、特に図示していないが、テスト用バッファ２が入力バッファとして機能する場合に、ＤＱ０パッドから入力されるデータとテストライトデータＴＤＡＴＡＷ２が短絡しないようにするため、データ入出力バッファ回路２５２のＳＷ１＿４とＳＷ１−２と同様に、ＳＷ０＿４と対となるスイッチをＤＱ０パッドと、ＳＷ０＿３との間に設けてもよい。
【００４９】
図９を用いてすでに説明したように、並列テスト時において、パッケージ内の２つの半導体チップの複数のＤＱパッドのうち、一方の半導体チップ（図９においては半導体チップ１１−１）のＤＱ０パッドのみがテスト装置の測定ピンに接続される構成となっている。図９において、半導体チップ１は、テスト用バッファ１が入力バッファとして、テスト用バッファ２が出力バッファとしてそれぞれ機能するように、ボンディングオプションパッドに供給される電位が設定されている。一方、図９において、半導体チップ２は、テスト用バッファ１が出力バッファとして、テスト用バッファ２が入力バッファとしてそれぞれ機能するように、ボンディングオプションパッドに供給される電位が設定されている。
【００５０】
図８（ａ）は、実施例１におけるテスト回路９１のブロック図である。図８（ａ）のテスト回路９１は、メモリセルアレイ７０を含む記憶部から読み出された複数ビットのリードデータＴＤＡＴＡ１のテストデータを比較するエクスクルーシブＮＯＲ回路３０１で構成され、１パターンのフェイルセーフを判定する判定回路と、複数パターンのテスト結果を圧縮するセットリセット回路ＦＦと、セットリセット回路ＦＦの出力をオンチップ比較出力信号ＴＯＣＣＲに同期して出力するラッチ３０３と、セレクタ３０４を含んで構成される。セレクタ３０４は、オンチップ比較信号により、テスト結果を圧縮しないで、つまり、読み出しコマンド毎に判定回路の判定結果をそのまま出力するか、セットリセット回路ＦＦによりテスト結果を圧縮して、つまり、複数回の読出しコマンドに応じたテスト結果を合成して出力する（いずれのテスト結果もパスだった場合にパスのテスト結果を出力し、いずれか１回のテスト結果がフェイルだった場合にはフェイルのテスト結果を出力する）か選択する。また、判定回路とセットリセット回路ＦＦとの間にはスイッチＳＷが設けられている。
【００５１】
テストデータ比較部（判定回路）は、図５の切り替え部７４からテストデータバスＴＤＡＴＡＢＳを介して供給される複数のテストデータＴＤＡＴＡ１の論理レベルを論理演算し、１ビットのテストデータＴＤＡＴＡ２としてセットリセット回路ＦＦ及びセレクタ３０４に供給する。具体的には、複数のテストデータＴＤＡＴＡ１が全て同一の論理レベルを取るときには、ハイレベルのテストデータＴＤＡＴＡ２を出力し、複数のテストデータＴＤＡＴＡ１のいずれか１つでも他と異なる論理レベルを取るときには、ロウレベルのテストデータＴＤＡＴＡ２を出力する。ちなみに、テストデータＴＤＡＴＡ２がハイレベルの場合、この半導体チップは良品（パス）と判定され、ロウレベルの場合、この半導体チップは不良品（フェイル）と判定される。
【００５２】
スイッチＳＷは、オンチップ比較信号ＴＯＣＣが非活性レベルであるロウレベルを取るときには非導通となり、オンチップ比較信号ＴＯＣＣが活性レベルであるハイレベルを取るときには導通状態となる。
【００５３】
セットリセット回路ＦＦは、スイッチＳＷに接続されテストデータＴＤＡＴＡ２を受ける入力ノードがハイレベルのときに、図５のモードレジスタから供給されるオンチップ比較信号ＴＯＣＣが非活性レベルであるロウレベルを取るとリセットされ、出力を初期状態の論理レベルであるロウレベルとする。オンチップ比較信号ＴＯＣＣが活性レベルであるハイレベルのときに、ＴＤＡＴＡ２信号がハイレベルからロウレベルに遷移すると、出力をロウレベルからハイレベルに遷移させ、その後、ＴＤＡＴＡ２信号が再びロウレベルからハイレベルに遷移しても、オンチップ比較信号ＴＯＣＣがロウレベルに遷移するまでは、出力をハイレベルに保持する。また、オンチップ比較信号ＴＯＣＣが活性レベルであるハイレベルのときに、ＴＤＡＴＡ２信号がハイレベルからロウレベルに遷移しない場合は、出力をロウレベルに保持し続ける。尚、オンチップ比較信号ＴＯＣＣが非活性レベルの場合、スイッチＳＷとセットリセット回路ＦＦとの間の配線、つまり、セットリセット回路ＦＦのスイッチＳＷに接続されテストデータＴＤＡＴＡ２を受ける入力ノードを不図示のプリチャージ回路を用いてハイレベルにプリチャージしておくことで、オンチップ比較テストを実行していないときにセットリセット回路ＦＦの出力が不定となることはない。
【００５４】
ラッチ３０３は、オンチップ比較出力信号ＴＯＣＣＲの立ち上がりエッジに応じてインバータを介して供給されるセットリセット回路ＦＦの出力信号をセレクタに出力し、オンチップ比較出力信号ＴＯＣＣＲの立ち下がりエッジで自身の出力を初期レベルのロウレベルへと遷移させる。
【００５５】
セレクタ３０４は、オンチップ比較信号ＴＯＣＣがハイレベルの時に、ラッチ３０３の出力をテスト結果信号ＴＲ１として出力し、オンチップ比較信号ＴＯＣＣがロウレベルの時に、テストデータ比較部（判定回路）の出力をテスト結果信号ＴＲ１として出力する。
【００５６】
ここで、並列テストには、非オンチップ比較テスト（以降、パラテストと記載）とオンチップ比較テストの２種類が存在する。パラテストは、並列テスト動作モード時に、読み出しコマンドが入力される毎にアドレスに応じたメモリセルからテストデータＴＤＡＴＡ１を読み出し、その結果をテストデータ比較部で比較（判定回路で判定）し、さらに、このテスト結果を読み出しコマンドが入力される毎にデータ入出力部、ＤＱ０パッドを介して外部に出力するテストである。これに対し、オンチップ比較テストは読み出しコマンドが入力される毎にアドレスに応じたメモリセルからテストデータＴＤＡＴＡ１を読み出し、その結果をテストデータ比較部で比較するまでは上記パラテストと同一であるが、このテスト結果を読み出しコマンド毎に外部に出力するのではなく、オンチップ比較出力信号ＴＯＣＣＲが活性化された場合にのみ外部へ出力する。オンチップ比較テストでは、アドレスを変化させて複数回のテストデータの読み出し・比較動作を行った後で、テスト結果を良品／不良品の１ビットのテスト結果信号として外部に出力する。このため、複数回の読み出し・比較動作が全て良品（パス）であった場合にのみ、良品（パス）のテスト結果が出力され、複数回の読み出し・比較動作のうち１回でも不良品（フェイル）と判定される場合は、不良品（フェイル）のテスト結果が出力される。
【００５７】
図８（ｂ）は、実施例１におけるテスト結果合成部９２のブロック図である。テスト結果合成部９２は、テスト回路９１が出力する自チップのテスト結果信号ＴＲ１と、テスト用パッド１からテスト用バッファ１を介して入力した他の半導体チップのテスト結果信号ＴＲ２との論理ＡＮＤを取ってテスト結果信号ＴＲ３として出力する回路である。ＴＲ１、ＴＲ２のどちらもパスの場合はハイレベル、フェイルの場合はロウレベルとなる信号であるので、テスト結果信号ＴＲ３は、自チップ及び他の半導体チップのいずれもがパスになった場合のみハイレベルを出力し、自チップ又は他の半導体チップのいずれかがフェイルになった場合は、ロウレベルを出力する。
【００５８】
図５〜図９で説明した半導体装置１０の構成をまとめると、図９における半導体チップ１１−１は、図６（ａ）のテスト用バッファ１（９３）がボンディングオプションＢＯＰにより入力バッファに設定され、図６（ｂ）のテスト用バッファ２（９４）がボンディングオプションＢＯＰ’により出力バッファに設定される。また、図９における半導体チップ１１−２は、逆に、テスト用バッファ１（９３）が出力バッファに設定され、テスト用バッファ２（９４）が出力バッファに設定される。
【００５９】
テストデータのライト時には、テスト装置から送られてくるライトデータは、図７に示す半導体チップ１１−１のＤＱ０パッドから半導体チップ１１−１のデータ入出力バッファ回路２５１からテストライトデータＴＤＡＴＡＷ１、ＴＤＡＴＡＷ２として取り込まれ、各ビットのデータ入出力バッファ回路２５１〜２５４に接続される。また、テストライトデータＴＤＡＴＡＷ２は、図６（ｂ）に示すテスト用バッファ２（９４）から出力される。一方、半導体チップ１１−２のテスト用バッファ２（９４）からその半導体チップ１１−１が出力したテストライトデータＴＤＡＴＡＷ２が半導体チップ１１−２の内部に取り込まれる。半導体チップ１１−２の各データ入出力バッファ回路２５１〜２５４は、そのテストライトデータＴＤＡＴＡＷ２を取り込み、半導体チップ１１−１と１１−２の各ビットに書き込まれる。
【００６０】
一方、テストデータのリード時には、半導体チップ１１−２のテスト結果が図８（ａ）のテスト回路９１によりテスト結果信号ＴＲ１として出力され、図６（ａ）のテスト用バッファ１（９３）から半導体チップ外に出力される。半導体チップ１１−１は、テスト用バッファ１（９３）から半導体チップ１１−２のテスト結果信号をＴＲ２として取り込むと共に、テスト回路９１により自チップのテスト結果をテスト結果信号ＴＲ１として出力する。図８（ｂ）のテスト結果合成部９２によりテスト結果信号ＴＲ１とＴＲ２とからテスト結果信号ＴＲ３を合成し、図７に示すデータ入出力バッファ回路２５１からテスト装置へ出力する。
【００６１】
次に、前述したオンチップ比較テストとパラテストの２つの並列テストの動作について、動作波形図を用いてさらに詳しく説明する。図１０は、実施例１におけるＯＣＣ（オンチップ比較）テストの動作波形図である。図１０において、信号名の後に（１）と記載している信号は、半導体チップ１１−１の信号であり、（２）と記載している信号は、半導体チップ１１−２の信号である。また、接点Ａは、図８（ａ）に示すセットリセット回路ＦＦの出力信号をインバータで反転した出力信号である。すなわち、オンチップ比較テストにおいて、オンチップ比較信号ＴＯＣＣがロウレベルのときにハイレベルとなり、オンチップ比較信号ＴＯＣＣがハイレベルのときに判定回路（３０１等）によりフェイルを検出するとロウレベルに立下り、オンチップ比較信号ＴＯＣＣがロウレベルに立ち下がるまでロウレベルを維持する信号である。
【００６２】
図１０では、アドレスを変えて複数回のメモリセルにテストデータを書き込んだ後に、アドレスを変えて複数回のテストデータの読み出しを行い、その後、テストモードリセットＴＭＲＳコマンドにおいてテストコード２Ｔｃｏｄｅ２を入力することで、オンチップ比較出力信号ＴＯＣＣＲ、リードタイミング信号ＲＣＫを活性化させ、テスト結果を外部に出力している。上記以外に、所定のアドレスに対する書き込みを行なった後にこの所定のアドレスに対する読み出し動作を行い（この書き込みと読み出しとを１テストサイクルとして）、複数回のテストサイクルを実効した後に、テストコード２Ｔｃｏｄｅ２を入力して、オンチップ比較出力信号ＴＯＣＣＲ、リードタイミング信号ＲＣＫを活性化させることにより、テスト結果を外部に出力してもよい。
【００６３】
図１０では、最初に、テストモードレジスタセットＴＭＲＳコマンドを入力し、アドレス入力端子から入力されるテストコードＴｃｏｄｅ１によりモードレジスタ６１を設定し、並列テスト信号ＴＰＡＲＡ、及びオンチップ比較信号ＴＯＣＣをロウレベルからハイレベルに設定し、オンチップ比較テストモードに設定する。オンチップ比較信号ＴＯＣＣをロウレベルからハイレベルに設定しているので、図８（ａ）に示すテスト回路のセットリセット回路ＦＦはリセットされる。
【００６４】
次に、ＡＣＴコマンドによりバンクアドレスとロウアドレスが指定される。さらに、ライトコマンドにより、カラムアドレスが指定されると共に、半導体チップ１１−１のＤＱ０パッドから入力されたデータがバンクアドレス、ロウアドレス及びカラムアドレスによって指定された半導体チップ１１−１と１１−２の複数のメモリセルへ並列にライトされる。テストデータの書き込みはアドレスを（必要ならばデータも）変えて複数回行われる。その後で、ＡＣＴコマンドとリードコマンドを入力し、アドレスを指定してデータをリードする。ただし、オンチップ比較テストであるのでテストモードレジスタセットＴＭＲＳコマンドによりオンチップ比較出力信号ＴＯＣＣＲをハイレベルに設定しない限り、テスト結果は出力されない。ただし、各半導体チップのテスト回路９１のセットリセット回路ＦＦは、フェイルがあった場合にセットされる、つまり、自身の出力をロウレベルからハイレベルへ遷移するので、テスト結果を蓄積しておくことができる。リードはアドレスを変えて必要な回数行われる。そして、最後に、テストモードレジスタセットＴＭＲＳコマンドによりオンチップ比較出力信号ＴＯＣＣＲをハイレベルにセットし、半導体チップ１１−１のテスト結果合成部９２は、半導体チップ１１−１と１１−２のテスト結果を合成し、ＤＱ０パッドから出力する。
【００６５】
図１０には図示していないが、テスト結果を出力した後に、並列テストを終了するテストコードをテストモードリセットＴＭＲＳコマンドによりモードレジスタ６１に入力することで、ＴＰＡＲＡ、ＴＯＣＣ、が非活性レベルのロウレベルとなり、図１０の初期状態に戻る。
【００６６】
次に、図１１は、実施例１におけるパラテスト（並列テスト）の動作波形図である。バラテストにおいて、オンチップ比較テストとテスト方法がほぼ同一である部分については、重複する説明を省略する。オンチップ比較テストでは、最初のテストモードリセットＴＭＲＳコマンド入力時にオンチップ比較信号ＴＯＣＣをロウレベルからハイレベルに設定していたが、パラテストでは、オンチップ比較信号ＴＯＣＣはハイレベルに設定しない。従って、図８（ａ）に示すテスト回路９１のセレクタ３０４は判定回路の判定結果をそのまま出力する。従って、リードコマンド実行時に、半導体チップ１１−１又は１１−２のいずれかのビットでフェイルが発生した場合には、その都度、半導体チップ１１−１のテスト結果合成部９２でテスト結果が合成され、ＤＱ０パッドから結果が出力される。
【００６７】
なお、図１１では、アドレスを変えて複数回のメモリセルにテストデータを書き込んだ後に、アドレスを変えて複数回のテストデータを読み出しているが、オンチップ比較テストと同様に、１回書き込みを行う毎にその書き込んだアドレスに対する読み出し動作を行い（この書き込みと読み出しとを１テストサイクルとして）、複数回のテストサイクルを繰り返し実行してもよい。また、テストの終了時には、オンチップ比較テストと同様に、テストモードレジスタセットＴＭＲＳコマンドを入力し、並列テスト信号ＴＰＡＲＡを非活性レベルのロウレベルに設定し、図１１の初期状態に戻る。
【実施例２】
【００６８】
図１５は、実施例２の半導体装置１０Ａの配線の接続を示す模式図である。図１５において、実施例１の図９と構成がほぼ同一である部分については同一の符号を付し、重複した説明は省略する。図１５の半導体チップ１１Ａ−１と１１Ａ−２は、実施例１の半導体チップ１１−１、１１−２に設けられていたテスト用パッド２が省略されている。これに対応して配線基板１１０Ａのテスト用パッド２接続端子が省略されている。その他の構成は、実施例１の半導体装置１０と同様である。
【００６９】
図１２は、実施例２における半導体チップ全体の回路ブロック図である。図１２に示す半導体チップ１１Ａは、図５に示す実施例１の半導体チップ１１とは、テスト用バッファ２（９４）、テスト用パッド２、テスト用バッファ２とデータ入出力部を接続する配線ＴＤＡＴＡＷ２が削除され、データ入出力部７６がデータ入出力部１００に変更され、ライトレジスタ８０が新たに設けられている。
【００７０】
ライトレジスタ８０には、制御ロジック３２から所定のテストデータ取り込み用のコマンド（例えば、バーストストップコマンドＢＳＴ）が供給され、アドレスパッドからアドレス信号が供給され、モードレジスタ６１から並列テスト信号が供給される。
【００７１】
ライトレジスタ８０は、並列テストの書き込み動作時に、ＤＱパッド０を介してテストライトデータを入力する代わりに、アドレスパッドから複数のテストライトデータＴＤＡＴＡ３を入力するための回路である。
【００７２】
実施例１の様に、ライトデータをＤＱパッド０からリードライト配線ＤＡＴＡ０〜ｎに共通にライトデータを書き込む場合には、一回の書き込み動作でテストデータが書き込まれる全てのメモリセルには同一のテストライトデータしか書き込むことができない。しかし、実施例２では、ライトレジスタ８０を用いてテストデータを書き込む場合に、各リードライト配線ＤＡＴＡ０〜ｎに供給されるテストライトデータを独立で変化させることができる。従って、テストライトデータの書き込みパターンを多様化することができる。
【００７３】
図１３は、実施例２におけるライトレジスタ８０の回路ブロック図である。ライトレジスタ８０は、各々が、対応するアドレスパッドＡ０〜Ａｎに接続された複数のラッチ回路４０１と、制御ロジック３２から供給される所定のテストデータ取り込み用のコマンド（例えば、バーストストップコマンドＢＳＴ）と並列テスト信号ＴＰＡＲＡとが入力されるＮＡＮＤ回路４０２とを備える。ＮＡＮＤ回路４０２の出力は、各々のラッチ回路４０１の制御端子に共通に供給されている。
【００７４】
ＮＡＮＤ回路４０２は、並列テスト信号ＴＰＡＲＡが活性レベルのハイレベルを取る状態で制御ロジックから外部から入力される所定のテストデータ取り込み用のコマンド（例えば、バーストストップコマンドＢＳＴ）に対応するバーストストップ信号ＢＳＴが入力されると、所定のテストデータ取り込み用のコマンド（例えば、バーストストップコマンドＢＳＴ）に応じたパルス信号を各ラッチ回路４０１の制御端子に供給する。
【００７５】
各ラッチ回路４０１は、ＮＡＮＤ回路４０２から供給される所定のテストデータ取り込み用のコマンド（例えば、バーストストップコマンドＢＳＴ）の１ショットパルスに応じて、対応するアドレス端子Ａｍ（ｍ＝０〜ｎ）に入力されたテストライトデータＴＤ０〜ｎを各々保持し、データ入出力部１００にテストライトデータＴＤＡＴＡＷ３＿０〜ｎとして出力する。
【００７６】
図１４は、実施例２におけるデータ入出力部１００の回路ブロック図である。図１４において、実施例１のデータ入出力部７６（図７）と構成動作が同一である部分については、同一の符号を付し、説明は省略する。通常動作時に動作については、図７のデータ入出力部７６とまったく動作は同一である。図７のデータ入出力部７６の各データ入出力回路２５１〜２５４が、共通の１ビットのテストライトデータＴＤＡＴＡＷに接続されていたのに対して、実施例２のデータ入出力部１００の各データ入出力バッファ回路３５１〜３５４は、それぞれ異なるｎビットのテストライトデータＴＤＡＴＡＷ３＿０〜ｎとスイッチＳＷ０＿５、ＳＷ１＿５〜ＳＷｎ＿５を介して接続されて点が異なっている。テストライトデータＴＤＡＴＡＷ３＿０〜ｎは、図１３に示すライトレジスタ８０の出力と接続されている。その他の構成は、図７のデータ入出力部７６と同一である。
【００７７】
図１６は、実施例２におけるテストデータライト時の動作波形図である。最初に、テストモードレジスタセットＴＭＲＳコマンドを入力し、アドレス入力端子から入力されるテストコードＴｃｏｄｅ１によりモードレジスタ６１を設定し、並列テスト信号ＴＰＡＲＡ、及びオンチップ比較信号ＴＯＣＣをロウレベルからハイレベルに設定し、オンチップ比較テストモードに設定する。また、パラテストモードに設定する場合には、オンチップ比較信号ＴＯＣＣはロウレベルのままとする。次にＡＣＴコマンドを入力し、バンクとロウアドレスを指定した後、ＢＳＴコマンドを入力しアドレス端子から書き込みデータをライトレジスタ８０に取り込んでいる。その後、ライトコマンドを入力し、指定されたバンクのカラムアドレスとロウアドレスにライトレジスタ８０に取り込んだデータを書き込んでいる。すなわち、実施例２では、データ入出力パッドＤＱパッドを介さないでデータの書き込みを行っている。その他信号名は、実施例１と同一であるので説明は省略する。また、テスト読出し動作については、実施例１の図１０及び図１１と同一である。
【実施例３】
【００７８】
図１７は、実施例３による半導体装置の配線の接続を示す模式図である。実施例３では、半導体装置１０Ｂに３個以上の半導体チップ１１Ｂ−１〜１１Ｂ−ｎを搭載している。ｎ個の半導体チップのうち、半導体チップ１１Ｂ−１のみのデータ入出力パッドＤＱ０（１）のみがテスト装置に接続され、半導体チップ１１Ｂ−１以外の半導体チップ１１Ｂ−２〜１１Ｂ−ｎのデータ入出力パッドは、テスト装置には接続されていない。また、ｎ個の半導体チップのテスト用パッド１とテスト用パッド２はすべて互いに共通に接続される。
【００７９】
実施例３の半導体チップ１１Ｂは図５に示す実施例１の半導体チップ１１とは、テスト用バッファ１（９３）がテスト用バッファ１（９３Ａ）に置き換わっている点を除いて同一である。図１８は、実施例３におけるテスト用バッファ１（テスト結果入出力バッファ９３Ａ）の回路ブロック図である。
【００８０】
図１８において、プリチャージ信号発生回路４１０は、リードタイミング信号ＲＣＫの立ち下がりエッジに応じて、所定の期間ロウレベルとなるプリチャージ信号ＴＰＲＥをＰＭＯＳトランジスタ４６１の制御端子に出力する。ＰＭＯＳトランジスタ４６１は、プリチャージ信号ＴＰＲＥがロウレベルの期間導通状態となり、テスト用パッド１に接続された配線を電源電位にプリチャージする。
【００８１】
テスト用バッファ１（９３Ａ）におけるテスト用出力トランジスタ５１５は、テスト結果信号がロウレベル、つまり、テスト結果が不良品を示す場合にのみ導通状態となり、テスト用パッド１に接続された配線（チップ外の配線も含む）をロウレベルに駆動する。
【００８２】
図１７の半導体チップ１１Ｂ−１のテスト用バッファ１（９３Ａ）が入力バッファとして機能し、半導体チップ１１Ｂ−２〜１１Ｂ−ｎのテスト用バッファ１（９３Ａ）が出力バッファとして機能する例を以下に示す。半導体チップ１１Ｂ−２〜１１Ｂ−ｎのそれぞれのチップのテスト結果信号ＴＲ１が、各々の半導体チップのテスト用バッファ１（９３Ａ）（出力バッファとして機能）に供給される前に、半導体チップ１１Ｂ−２〜１１Ｂ−ｎの各々のテスト用パッド１とテスト用バッファ１とを接続する配線と各々のテスト用パッド１と配線基板上のテスト用パッド１接続用端子（基板）（図１７参照）が、各々の半導体チップのテスト用バッファ１に配置されたＰＭＯＳトランジスタ（図１８）によって、プリチャージレベルである電源電位にプリチャージされている。半導体チップ１１Ｂ−２〜１１Ｂ−ｎのいずれか１つのチップのテスト結果信号ＴＲ１がロウレベル、つまり、フェイルであった場合、半導体チップ１１Ｂ−２〜１１Ｂ−ｎの各々のテスト用パッド１とテスト用バッファ１とを接続する配線と各々のテスト用パッド１と配線基板上のテスト用パッド１接続用端子（基板）（図１７参照）がロウレベルに駆動され、この結果、半導体チップ１１Ｂ−１のテスト用バッファ回路１の入力バッファには、ロウレベルが供給され、半導体チップ１１Ｂ−１のテスト結果合成部には、ロウレベルのテスト結果信号ＴＲ２が供給される。一方、半導体チップ１１Ｂ−２〜１１Ｂ−ｎのいずれかのチップのテスト結果信号１もハイレベル、つまり、パスであった場合、半導体チップ１１Ｂ−１のテスト結果合成部に供給されるテスト結果信号ＴＲ２は、ハイレベルとなる。
【００８３】
なお、上述した各実施例では、テスト用バッファ１、２が入力バッファとして機能するか又は出力バッファとして機能するかをボンディングオプションで切り替える構成としているため、半導体装置内の複数の半導体チップを同一の構成とすることができる。
【００８４】
また、各実施例において、テスト回路９１を各半導体チップが備えているので、各半導体チップ内でテスト結果を圧縮することができる。さらに、テスト用パッド１と、テスト結果合成部９２を設けることにより、各半導体チップに対して並列にリードテストを行い、その結果を各半導体チップのテスト用パッド１を介して複数の半導体チップのうち、一つの半導体チップに集積し、その一つの半導体チップから複数の半導体チップのテスト結果を出力することができる。各半導体チップにテスト回路９１を設けて各半導体チップの内部でテスト結果を圧縮しているため、図８（ｂ）に一例を示すようにテスト結果合成部９２は簡単な回路で済む。したがって、テスト結果合成部を各半導体チップに設けてもオーバーヘッドは大きくならない。上記により各半導体チップを同一の構成とし、かつ、各半導体チップのテストを並列に行うことができるので、半導体装置に使用される半導体チップの品種数を増やすことなく、半導体装置のテスト時間を短縮することができる。
【００８５】
さらに、各実施例で説明したように制御系信号パッドを各半導体チップで共通に制御系信号外部接続端子に接続し、各半導体チップのデータ入出力系パッドをそれぞれ個別のデータ入出力系外部接続端子に接続するマルチチップパッケージ半導体装置がある。そのようなマルチチップパッケージ半導体装置に対して、一部のデータ入出力系外部接続端子にのみ接続して並列テストを行う場合、制御系信号外部接続端子は各半導体チップで共通に接続されているので、例えば、実施例２で説明したように制御系信号外部接続端子からライトデータを入力するようなテストモードを設けることで、ライトは比較的簡単に各半導体チップに書き込みを行うことが可能である。しかし、制御系信号外部接続端子は、各半導体チップで共通に接続されているため、制御系信号外部接続端子からテスト結果を出力することは困難である。しかし、上記各実施例によれば、テスト装置にデータ入出力系外部接続端子が接続される一つの半導体チップから各半導体チップを並列にテストした結果をまとめてテスト装置へ出力することができる。したがって、テスト装置の側からは、半導体装置が単独の半導体チップで構成されているかマルチチップパッケージで構成されているかを意識することなくテストすることができる。
【００８６】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８７】
１０、１０Ａ、１０Ｂ、９００、９０１：半導体装置（被テストデバイス）
１１、１１Ａ、９１１、９１２：半導体チップ
２１：クロック発生回路
３１：コマンドデコーダ
３２：制御ロジック
４１：ロウ系制御回路
５１：カラム系制御回路
６１：モードレジスタ
７０：メモリセルアレイ
７１：ロウデコーダ
７２：カラムデコーダ
７３：データアンプ
７４：切り替え部
７５：ラッチ回路
７６、１００：データ入出力部
８０：ライトレジスタ
９０：タイミング制御部
９１：テスト回路
９２：テスト結果合成部
９３：テスト用バッファ１（テスト結果入出力バッファ）
９４：テスト用バッファ２（テストライトデータ入出力バッファ）
９５：ボンディングオプションデコーダ
１０１：テストボード
１０２：ソケット
１０３：テスト装置
１０４：配線
１０４Ａ、１０４Ａ（１）、１０４Ａ（２）：ＤＱ配線
１０４Ｂ、１０４Ｂ（１）、１０４Ｂ（２）：制御系配線
１０４Ｃ：パッケージ内配線
１０５：パッド
１１０：配線基板
２０１、２１１、５１１：インバータ
２０２、２１２、３１１、５１２：ＡＮＤ回路
２０３、２１３、５１３：ＮＯＲ回路
２０４、２１４、３６１、３６２、４０２：ＮＡＮＤ回路
２０５、２１５、５１５：ＮＭＯＳ出力バッファトランジスタ
２０６、２１６：ＰＭＯＳ出力バッファトランジスタ
２５１、３５１：データ入出力バッファ回路０
２５２、３５２：データ入出力バッファ回路１＿１
２５３、３５３：データ入出力バッファ回路１＿２
２５４、３５４：データ入出力バッファ回路１−Ｎ
３０１：エクスクルーシブＮＯＲ回路
３０３、４０１：ラッチ回路
３０４：セレクタ
４５０：プリチャージ制御回路
４６１：プリチャージトランジスタ
ＳＡ：センスアンプ
ＲＣＫ：リードタイミング信号
ＴＤＡＴＡＢＳ：テストデータバス
ＴＤＡＴＡＷ２：テストライトデータ
ＴＭＲＳ：テストモードレジスタセット（コマンド）
ＴＯＣＣ：オンチップ比較信号
ＴＯＣＣＲ：オンチップ比較出力信号
ＴＰＡＲＡ：並列テスト信号
ＴＲ１、ＴＲ２、ＴＲ３：テスト結果信号
ＷＣＫ：ライトタイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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