(57)【要約】【課題】寄生素子による影響を抑制し、かつ、オン電圧が増大することを防止することができる半導体素子および半導体素子の製造方法を提供すること。【解決手段】ｎ-型のドリフト領域１の表面層に、ｐ型のベース領域２が設けられている。半導体基板のおもて面には、ベース領域２を貫通し、ドリフト領域１まで達するトレンチ３が設けられている。トレンチ３の内部には、ゲート絶縁膜４を介してゲート電極５が設けられている。ベース領域２の表面層には、第１凹部６が選択的に設けられている。つまり、ベース領域２の表面は、第１凹部６と、第１凹部６が設けられていない凸部とで構成された凹凸形状を成している。第１凹部６は、トレンチ３に接する。また、第１凹部６の底面は、ゲート電極５の上端よりも基板表面から深く設けられている。ソース電極８は、ベース領域２の凸部に接し、第１凹部６の内部に埋め込まれている。【選択図】図１
2011176027.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域と、
前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、
前記トレンチの内部に、絶縁膜を介して設けられた第１電極と、
前記第２半導体領域の表面層に、前記トレンチに接するように、前記第１電極の上端よりも深く設けられた第１凹部と、
前記第１凹部に埋め込まれた第２電極と、
を備えることを特徴とする半導体素子。
【請求項２】
前記第１凹部は、前記第１電極の上端から０．０５μｍ以上１μｍ以下の深さで設けられていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面層に選択的に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域と、
前記第２半導体領域の表面の一部を覆うように、絶縁膜を介して設けられた第１電極と、
前記第２半導体領域の表面層に、前記第１電極の下の領域の一部を占めるように設けられた第２凹部と、
前記第２凹部に埋め込まれた第２電極と、
を備えることを特徴とする半導体素子。
【請求項４】
前記第２凹部は、前記第１電極の当該第２凹部側の端部から０．０５μｍ以上１μｍ以下の幅で、当該第１電極の下の領域を占めていることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第１半導体領域の裏面に設けられた第３電極と、
前記第１半導体領域と前記第３電極の間に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域と、
をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体素子。
【請求項６】
第１導電型の第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を形成する工程と、
前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチを形成する工程と、
絶縁膜を介して、前記トレンチの内部に第１電極を埋め込む工程と、
前記第２半導体領域の表面層に選択的に不純物を導入し、前記第１電極の上端よりも深く、当該第２半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程と、
エッチングによって前記不純物領域を除去し、第１凹部を形成する工程と、
前記第１凹部の内部に第２電極を埋め込む工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記第１凹部が前記トレンチに接するように、前記不純物領域を形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記不純物領域は、前記第１電極の上端から０．０５μｍ以上１μｍ以下の深さで形成されることを特徴とする請求項６または７に記載の半導体素子の製造方法。
【請求項９】
第１導電型の第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を選択的に形成する工程と、
前記第２半導体領域の表面層に選択的に不純物を導入し、当該第２半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程と、
前記第２半導体領域および前記不純物領域の一部を覆うように、絶縁膜を介して第１電極を形成する工程と、
エッチングによって前記不純物領域を除去し、前記第１電極の下の領域の一部を占めるように第２凹部を形成する工程と、
前記第２凹部の内部に第２電極を埋め込む工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記第１電極は、前記不純物領域の当該第１電極側の端部を、０．０５μｍ以上１μｍ以下の幅で覆うように形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第１半導体領域の裏面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域を形成する工程と、
前記第３半導体領域の表面に、第３電極を形成する工程と、
をさらに含むことを特徴とする請求項６〜１０のいずれか一つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ）などに用いられる電力変換装置として、消費電力が少なく、かつ電圧制御で駆動が容易である絶縁ゲート型半導体素子が最も普及している。絶縁ゲート型半導体素子としては、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などが公知である。
【０００３】
以下、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
【０００４】
図１７は、従来の半導体素子を示す断面図である。従来の絶縁ゲート型半導体素子として、例えばトレンチゲート構造のＭＯＳＦＥＴについて説明する。ｎ-型のドリフト領域１０１となる半導体基板の表面に、ｐ型のベース領域１０２が設けられている。また、ベース領域１０２を貫通し、ドリフト領域１０１まで達するトレンチ１０３が設けられている。トレンチ１０３の内部には、ゲート絶縁膜１０４を介してゲート電極１０５が設けられている。ベース領域１０２の表面層には、トレンチ１０３に接するように、ｎ+型のソース領域１０６が選択的に設けられている。ソース電極１０８は、ベース領域１０２およびソース領域１０６に接する。また、ソース電極１０８は、層間絶縁膜１０７によってゲート電極１０５と電気的に絶縁されている。半導体基板の裏面には、ドレイン電極１０９が設けられている。
【０００５】
このような半導体素子は、次に示すように動作する。ソース電極１０８は、グランドに接地された状態か、負の電圧が印加された状態となっている。ドレイン電極１０９は、正の電圧が印加された状態となっている。ここで、ゲート電極１０５に閾値よりも低い電圧が印加された場合、ベース領域１０２とドリフト領域１０１からなるｐｎ接合は逆バイアスされているため、ソース・ドレイン間に電流は流れない。つまり、半導体素子はオフ状態を維持する。一方、ゲート電極１０５に閾値を超える電圧が印加された場合、ｐ型のベース領域１０２のうち、ソース領域１０６下のトレンチ１０３に接する領域が反転し、ｎ型のチャネル領域となる。これにより、ソース電極１０８から出た電子が、チャネル領域およびドリフト領域１０１からなるｎ型領域を通ってドレイン電極１０９へと動き、ソース・ドレイン間に電流が流れる。つまり、半導体素子はオン状態となる。
【０００６】
このような半導体素子として、ドレイン領域となる第１導伝型の半導体基体、半導体基体の主表面に形成した第２導伝型のチャネル領域、チャネル領域内に形成したソース領域、ソース領域とドレイン領域にまたがるように設けたゲート絶縁膜およびゲート電極、ゲート電極に囲まれた窓部にコンタクトしたソース電極からなる絶縁ゲート型電界効果トランジスタにおいて、ゲート電極に囲まれた窓部のチャネル領域に、ゲート絶縁膜直下のチャネル領域面より深く、かつ、少なくともゲート電極端部直下に及ぶ幅をもつ凹部を形成し、凹部の底辺部領域にバックゲート領域を導入し、上記凹部にシリサイド層又は金属層のソース領域を設け、ソース領域の内面にチャネル領域およびバックゲート領域のみが接するように構成された装置が提案されている（例えば、下記特許文献１参照。）。
【０００７】
次に、図１７に示す従来の絶縁ゲート型半導体素子の製造方法について説明する。まず、ｎ-型のドリフト領域１０１となる半導体基板の表面に、ｐ型のベース領域１０２を形成する。ついで、ベース領域１０２を貫通し、ドリフト領域１０１まで達するトレンチ１０３を形成する。ついで、ゲート絶縁膜１０４を介して、トレンチ１０３の内部にゲート電極１０５を形成する。ついで、ベース領域１０２の表面層に、トレンチ１０３に接するように選択的にｎ+型のソース領域１０６を形成する。ついで、半導体基板の表面に例えばＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などからなる層間絶縁膜１０７を選択的に形成し、ゲート電極１０５の表面を覆う。ついで、半導体基板の表面に露出するベース領域１０２およびソース領域１０６に接するソース電極１０８を形成する。ついで、半導体基板の裏面に、ドリフト領域１０１に接するドレイン電極１０９を形成する。これにより、図１７に示すトレンチゲート構造のＭＯＳＦＥＴが完成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３１９７０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート型半導体素子では、半導体素子本来の構成要素に加えて付随的に、寄生バイポーラトランジスタや寄生サイリスタなどの寄生素子が形成されてしまう。このような寄生素子は、半導体素子内に過電流が流れる異常時などに動作し易い。また、寄生素子の動作は、本来の半導体素子の動作に悪い影響を及ぼすという問題がある。
【００１０】
例えば、図１７に示す半導体素子では、ドリフト領域１０１、ベース領域１０２およびソース領域１０６からなる寄生バイポーラトランジスタ１２１が形成される。半導体素子に過電流などの異常電流が流れて、チャネル領域の電圧降下がシリコンダイオードの順方向電圧０．７Ｖ（ダイオードのビルトイン電圧が０．６Ｖであるため）を超えた場合、寄生バイポーラトランジスタ１２１が動作し、ラッチアップや短絡を引き起こす原因となる。寄生バイポーラトランジスタ１２１の動作は、ゲート電極１０５に印加する電圧を制御することでは制御することができない。このため、半導体素子が安全動作領域を超えてしまった場合に破壊に至る恐れが生じる。
【００１１】
このような問題を回避する半導体素子として、例えばソース領域１０６の幅を狭く形成するなどによって微細化を図った半導体素子が公知である。しかしながら、半導体素子を微細化することによって半導体素子内の電流密度が増加し、寄生バイポーラトランジスタ１２１が動作しやすくなってしまう。また、別の方法として、ベース領域１０２を高い不純物濃度で形成した半導体素子が公知である。しかしながら、このような半導体素子は、オン状態で、チャネル領域が十分に反転しなくなってしまう。このため、オン電圧が増大するという問題が生じてしまう。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、寄生素子による影響を抑制する半導体素子および半導体素子の製造方法を提供することを目的とする。また、この発明は、オン電圧が増大することを防止することができる半導体素子および半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体素子は、以下の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域と、前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、前記トレンチの内部に、絶縁膜を介して設けられた第１電極と、前記第２半導体領域の表面層に、前記トレンチに接するように、前記第１電極の上端よりも深く設けられた第１凹部と、前記第１凹部に埋め込まれた第２電極と、を備える。
【００１４】
また、請求項２の発明にかかる半導体素子は、請求項１に記載の発明において、前記第１凹部は、前記第１電極の上端から０．０５μｍ以上１μｍ以下の深さで設けられていることを特徴とする。
【００１５】
また、請求項３の発明にかかる半導体素子は、以下の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の表面層に選択的に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域と、前記第２半導体領域の表面の一部を覆うように、絶縁膜を介して設けられた第１電極と、前記第２半導体領域の表面層に、前記第１電極の下の領域の一部を占めるように設けられた第２凹部と、前記第２凹部に埋め込まれた第２電極と、を備える。
【００１６】
また、請求項４の発明にかかる半導体素子は、請求項３に記載の発明において、前記第２凹部は、前記第１電極の当該第２凹部側の端部から０．０５μｍ以上１μｍ以下の幅で、当該第１電極の下の領域を占めていることを特徴とする。
【００１７】
また、請求項５の発明にかかる半導体素子は、請求項１〜４のいずれか一つに記載の発明において、さらに、以下の特徴を有する。前記第１半導体領域の裏面に設けられた第３電極と、前記第１半導体領域と前記第３電極の間に設けられ、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域と、をさらに備える。
【００１８】
また、請求項６の発明にかかる半導体素子の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を形成する工程を行う。ついで、前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチを形成する工程を行う。ついで、絶縁膜を介して、前記トレンチの内部に第１電極を埋め込む工程を行う。ついで、前記第２半導体領域の表面層に選択的に不純物を導入し、前記第１電極の上端よりも深く、当該第２半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程を行う。ついで、エッチングによって前記不純物領域を除去し、第１凹部を形成する工程を行う。ついで、前記第１凹部の内部に第２電極を埋め込む工程を行う。
【００１９】
また、請求項７の発明にかかる半導体素子の製造方法は、請求項６に記載の発明において、前記第１凹部が前記トレンチに接するように、前記不純物領域を形成することを特徴とする。
【００２０】
また、請求項８の発明にかかる半導体素子の製造方法は、請求項６または７に記載の発明において、前記不純物領域は、前記第１電極の上端から０．０５μｍ以上１μｍ以下の深さで形成されることを特徴とする。
【００２１】
また、請求項９の発明にかかる半導体素子の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を選択的に形成する工程を行う。ついで、前記第２半導体領域の表面層に選択的に不純物を導入し、当該第２半導体領域よりも高い不純物濃度を有する不純物領域を形成する工程を行う。ついで、前記第２半導体領域および前記不純物領域の一部を覆うように、絶縁膜を介して第１電極を形成する工程を行う。ついで、エッチングによって前記不純物領域を除去し、前記第１電極の下の領域の一部を占めるように第２凹部を形成する工程を行う。ついで、前記第２凹部の内部に第２電極を埋め込む工程を行う。
【００２２】
また、請求項１０の発明にかかる半導体素子の製造方法は、請求項９に記載の発明において、前記第１電極は、前記不純物領域の当該第１電極側の端部を、０．０５μｍ以上１μｍ以下の幅で覆うように形成されることを特徴とする。
【００２３】
また、請求項１１の発明にかかる半導体素子の製造方法は、請求項６〜１０のいずれか一つに記載の発明において、さらに、以下の特徴を有する。前記第１半導体領域の裏面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域を形成する工程を行う。ついで、前記第３半導体領域の表面に、第３電極を形成する工程を行う。
【００２４】
上述した請求項１，２の発明によれば、第２半導体領域の表面層に、ソース領域を設けず、前記第１電極の上端よりも深い第１凹部を設けている。また、第１凹部の内部に第２電極を埋め込んでいる。このため、半導体素子に、第１半導体領域、第２半導体領域およびソース領域からなる寄生バイポーラトランジスタ（寄生素子）は形成されない。かつ、半導体素子は従来と同様に動作する。
【００２５】
上述した請求項３，４の発明によれば、第２半導体領域の表面層に、ソース領域を設けず、前記第１電極の下の領域の一部を占めるように第２凹部を設けている。また、第２凹部の内部に第２電極を埋め込んでいる。このため、半導体素子に、第１半導体領域、第２半導体領域およびソース領域からなる寄生バイポーラトランジスタ（寄生素子）は形成されない。かつ、半導体素子は従来と同様に動作する。
【００２６】
上述した請求項５の発明によれば、第２半導体領域の表面層に、エミッタ領域を設けていない。このため、第３半導体領域、第１半導体領域、第２半導体領域およびエミッタ領域からなる寄生サイリスタ（寄生素子）は形成されない。かつ、半導体素子は従来と同様に動作する。
【００２７】
また、上述した請求項１〜５の発明によれば、半導体素子に寄生素子が形成されないため、半導体素子の微細化に際し、第２半導体領域の不純物濃度を高くする必要がない。これにより、オン電圧を上げることなく、チャネル領域を十分に反転させることができる。
【００２８】
また、請求項６〜８，１１の発明によれば、第２半導体領域の表面層に、第１電極の上端よりも深く、第２半導体領域よりも高い不純物濃度を有する不純物領域を形成する。これにより、エッチングによって不純物領域のみを除去することができ、第２半導体領域の表面層に、第１電極の上端よりも深い第１凹部を形成することができる。そして、第１凹部の内部に第２電極を埋め込むことで、寄生素子が形成されない半導体素子を作製することができる。
【００２９】
また、請求項９〜１１の発明によれば、第２半導体領域の表面層に、第２半導体領域よりも高い不純物濃度を有する不純物領域を形成し、不純物領域の一部を覆うように第１電極を形成する。これにより、エッチングによって不純物領域のみを除去することができ、第２半導体領域の表面層に、第１電極の下の領域の一部を占める第２凹部を形成することができる。そして、第２凹部の内部に第２電極を埋め込むことで、寄生素子が形成されない半導体素子を作製することができる。
【発明の効果】
【００３０】
本発明にかかる半導体素子および半導体素子の製造方法によれば、寄生素子による影響を抑制することができるという効果を奏する。また、オン電圧が増大することを防止することができるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１にかかる半導体素子を示す断面図である。
【図２】実施の形態１にかかる半導体素子の製造方法を示す断面図である。
【図３】実施の形態１にかかる半導体素子の製造方法を示す断面図である。
【図４】実施の形態１にかかる半導体素子の製造方法を示す断面図である。
【図５】実施の形態１にかかる半導体素子の製造方法を示す断面図である。
【図６】実施の形態２にかかる半導体素子の製造方法を示す断面図である。
【図７】実施の形態２にかかる半導体素子の製造方法を示す断面図である。
【図８】実施の形態３にかかる半導体素子の製造方法を示す断面図である。
【図９】実施の形態３にかかる半導体素子の製造方法を示す断面図である。
【図１０】実施の形態４にかかる半導体素子を示す断面図である。
【図１１】実施の形態４にかかる半導体素子の製造方法を示す断面図である。
【図１２】実施の形態４にかかる半導体素子の製造方法を示す断面図である。
【図１３】実施の形態４にかかる半導体素子の製造方法を示す断面図である。
【図１４】実施の形態４にかかる半導体素子の製造方法を示す断面図である。
【図１５】実施の形態４にかかる半導体素子の製造方法を示す断面図である。
【図１６】実施の形態にかかる半導体素子の断面を模式的に示した概念図である。
【図１７】従来の半導体素子を示す断面図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照して、この発明にかかる半導体素子および半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３３】
（実施の形態１）
図１は、実施の形態１にかかる半導体素子を示す断面図である。図１に示す半導体素子では、ｎ-型（第１導電型）のドリフト領域１となる半導体基板の表面に、ｐ型（第２導電型）のベース領域２が設けられている。ベース領域２は、ドリフト領域１よりも高い不純物濃度を有する。半導体基板の表面には、ベース領域２を貫通し、ドリフト領域１まで達するトレンチ３が設けられている。トレンチ３の内部には、ゲート絶縁膜４を介してゲート電極５が設けられている。ゲート電極５の表面は、層間絶縁膜７によって覆われている。ドリフト領域１は、第１半導体領域に相当する。ベース領域２は、第２半導体領域に相当する。ゲート絶縁膜４は、絶縁膜に相当する。ゲート電極５は、第１電極に相当する。
【００３４】
ベース領域２の表面層には、第１凹部６が選択的に設けられている。つまり、ベース領域２は、第１凹部６と、第１凹部６が設けられていない凸部とで構成された凹凸状の表面形状を成している。第１凹部６は、トレンチ３に接する。ベース領域２のうち、第１凹部６下のトレンチ３に接する領域がチャネル領域１１である。また、第１凹部６の底面は、ゲート電極５とゲート電極５上端に設けられた層間絶縁膜７との界面（以下、「ゲート電極５の上端」とする）よりも基板表面から深く設けられている。その理由は、次に示すとおりである。後述するように第１凹部６の内部には、ソース電極８が埋め込まれている。したがって、第１凹部６の底面は、ソース電極８とベース領域２との界面となっている。第１凹部６の底面がゲート電極５の上端よりも基板表面から浅い位置にある場合、第１凹部６内に設けられたソース電極８がゲート絶縁膜４を介してゲート電極５と隣り合うように形成されない。このため、半導体素子が動作しないからである。
【００３５】
また、第１凹部６は、ゲート電極５の上端から０．０５μｍ以上１μｍ以下の深さで設けられるのが望ましい。その理由は、次に示すとおりである。ゲート電極５の上端から第１凹部６の底面までの深さとなる第１距離ｄが０．０５μｍ未満である場合、第１凹部６内に設けられたソース電極８と、ゲート絶縁膜４を介してゲート電極５が隣り合う距離が短くなる。このため、半導体素子の動作が不安定になってしまうからである。一方、第１距離ｄが１μｍより大きい場合、第１凹部６の深さに合わせて第１凹部６の幅が広くなるため、ベース領域２の凸部が形成されなくなってしまうからである。これは、第１凹部６を形成する際の処理に起因する。
【００３６】
ソース電極８は、ベース領域２の凸部に接し、第１凹部６の内部に埋め込まれている。つまり、ソース電極８は、ベース領域２の表面に形成された凹凸に沿って、ベース領域２を覆うように設けられている。また、ソース電極８は、層間絶縁膜７によってゲート電極５と電気的に絶縁されている。図示省略するが、ベース領域２の凸部の表面層に、第１凹部６に接するように、ベース領域２よりも高い不純物濃度を有するｐ+型のコンタクト領域を設けてもよい。ソース電極８は、第２電極に相当する。半導体基板の裏面には、ドレイン電極９が設けられている。
【００３７】
このような半導体素子の製造方法について説明する。図２〜図５は、実施の形態１にかかる半導体素子の製造方法を示す断面図である。まず、図２に示すように、ｎ-型のドリフト領域１となる半導体基板の表面に、例えばエピタキシャル成長法により、ｐ型のベース領域２を積層する。ついで、例えばフォトリソグラフィにより、ベース領域２を貫通し、ドリフト領域１まで達するトレンチ３を形成する。ついで、例えば熱酸化法により、トレンチ３の側面および底面に、薄い二酸化シリコン膜（ＳｉＯ２）からなるゲート絶縁膜４を形成する。ついで、ゲート絶縁膜４を介して、トレンチ３の内部に、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）などを埋め込んでゲート電極５を形成する。
【００３８】
ついで、図３に示すように、ベース領域２の表面層に、ゲート電極５の上端よりも深い領域まで不純物を導入し、不純物領域１６を形成する。このとき、不純物領域１６は、ベース領域２よりも高い不純物濃度で、トレンチ３に接するように形成される。ここで、不純物領域１６は、ゲート電極５の上端から０．０５μｍ以上１μｍ以下の深さで形成されるのが望ましい。その理由は、上述したようにベース領域２の凸部が形成されなくなってしまうからである。さらに、不純物領域１６をゲート電極５の上端から１μｍよりも深く形成した場合、不純物領域１６表面の不純物濃度がベース領域２の不純物濃度より低くなってしまうからである。不純物領域１６の導電型はｎ型としてもよいし、ｐ型としてもよい。不純物の導入には、熱拡散法を用いてもよいし、イオン注入法を用いてもよい。例えば、ｐ型のベース領域２の表面に、リン（Ｐ）などをイオン注入し、ｎ+型の不純物領域１６を形成してもよい。ベース領域２の表面層にコンタクト領域（不図示）を設ける場合には、不純物領域１６は、コンタクト領域よりも高い不純物濃度で形成される。
【００３９】
ついで、図４に示すように、例えばフッ酸（ＨＦ）および硝酸（ＨＮＯ３）を含む混合酸または水酸化カリウム水溶液（ＫＯＨ）を用いてエッチング行い、不純物領域１６を除去する。このとき、ベース領域２は、不純物領域１６よりも不純物濃度が低いため、除去されずに残る。トレンチ３の側壁にはゲート絶縁膜４が形成されているため、ゲート絶縁膜４およびゲート電極５は除去されない。このため、ベース領域２の表面に選択的に例えばマスクなどを形成することなく、エッチングを行うだけで不純物領域１６のみを除去することができる。これにより、ベース領域２の表面層に、ベース領域２の凸部が残るように、トレンチ３に接する第１凹部６を形成することができる。エッチングは、ウエットエッチングでもよいし、ドライエッチングでもよい。
【００４０】
ついで、図５に示すように、半導体基板の表面に例えばＰＳＧ膜などからなる層間絶縁膜７を選択的に形成し、ゲート電極５の表面を覆う。ついで、例えばめっき法により、第１凹部６の内部に埋め込まれ、基板表面に露出するベース領域２に接するソース電極８を形成する。ソース電極８の形成には、めっき法の他に、化学気相成長（ＣＶＤ：  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよいし、スパッタリング法を用いてもよい。ソース電極８に用いる金属材料として、ニッケル（Ｎｉ）やタングステン（Ｗ）、アルミニウム（Ａｌ）などを用いてもよい。
【００４１】
また、ソース電極８は、複数の金属電極層が積層されてなる構成としてもよい。このとき、形成方法や金属材料を種々変更し、ソース電極８となる複数の金属電極層を積層してもよい。例えば、第１凹部６の内部に埋め込むソース電極８は、ＣＶＤ法を用いてタングステン電極層を積層し、続けて、基板表面に形成するソース電極８は、スパッタリング法やめっき法を用いてアルミニウム電極層を積層してもよい。望ましくは、少なくとも最下層の金属電極層は、ＣＶＤ法を用いてタングステン電極層を形成するのがよい。これにより、第１凹部６の底面の角部などにも、ソース電極８となる金属材料を精度よく埋め込むことができる。このため、例えばソース電極８が剥離してしまうなどの問題を回避することができる。
【００４２】
ついで、半導体基板の裏面に、ドリフト領域１に接するドレイン電極９を形成する。これにより、図１に示すようなトレンチゲート構造のＭＯＳＦＥＴが完成する。
【００４３】
以上、説明したように、実施の形態１によれば、ベース領域２の表面層に、ソース領域（図１７のソース領域１０６）を設けず、ゲート電極５の上端よりも深い第１凹部６を設けている。また、第１凹部６の内部にソース電極８を埋め込んでいる。このため、半導体素子に、ドリフト領域１、ベース領域２およびソース領域からなる寄生バイポーラトランジスタ（寄生素子）は形成されない。かつ、半導体素子は従来と同様に動作する。したがって、寄生素子による影響を抑制することができる。これにより、半導体素子に異常電流が流れたときに、半導体素子が破壊されることを防止することができる。また、半導体素子に寄生素子が形成されないため、半導体素子の微細化に際し、ベース領域の不純物濃度を高くする必要がない。これにより、オン電圧を上げることなく、チャネル領域を十分に反転させることができる。したがって、オン電圧が増大することを防止することができる。また、ベース領域２の表面層に、ゲート電極５の上端よりも深く、ベース領域２よりも高い不純物濃度を有する不純物領域１６を形成している。これにより、エッチングによってベース領域２の表面層に形成した不純物領域１６のみを除去することができ、ベース領域２の表面層に、ゲート電極５の上端よりも深い第１凹部６を形成することができる。そして、第１凹部６の内部にソース電極８を埋め込むことで、寄生素子が形成されない半導体素子を作製することができる。
【００４４】
（実施の形態２）
図６および図７は、実施の形態２にかかる半導体素子の製造方法を示す断面図である。実施の形態１にかかる半導体素子の製造方法において、層間絶縁膜７をマスクとしてエッチングを行い、第１凹部６を形成してもよい。
【００４５】
実施の形態２では、まず、実施の形態１と同様に、ドリフト領域１となる半導体基板の表面に、ベース領域２、トレンチ３、ゲート絶縁膜４およびゲート電極５を形成する（図２参照）。ついで、図６に示すように、半導体基板の表面に選択的に層間絶縁膜７を形成する。層間絶縁膜７は、ベース領域２の表面の一部が露出する開口部１７を有する。また、層間絶縁膜７は、ゲート電極５を覆う。ついで、図７に示すように、層間絶縁膜７をマスクとしてエッチングを行い、開口部１７に露出するベース領域２を除去する。このとき、実施の形態１においてベース領域２の表面に形成した不純物領域（図３，４参照）と同様の深さで、ベース領域２を除去する。これにより、実施の形態１と同様に、第１凹部６が形成される。ついで、ベース領域２の凸部表面に残る層間絶縁膜７を除去し、ゲート電極５を覆う層間絶縁膜７のみを残す。ついで、実施の形態１と同様に、ソース電極８を形成する。これにより、図５に示す製造途中の半導体素子と同様の状態となる。ついで、その後の処理を実施の形態１と同様に行い、図１に示す半導体素子が完成する。その他の構成は、実施の形態１と同様である。
【００４６】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００４７】
（実施の形態３）
図８および図９は、実施の形態３にかかる半導体素子の製造方法を示す断面図である。実施の形態１にかかる半導体素子の製造方法において、例えばフォトレジストなどの膜をマスクとしてエッチングを行い、第１凹部６を形成してもよい。
【００４８】
実施の形態３では、まず、実施の形態１と同様に、ドリフト領域１となる半導体基板の表面に、ベース領域２、トレンチ３、ゲート絶縁膜４およびゲート電極５を形成する（図２参照）。ついで、図８に示すように、半導体基板の表面に選択的にレジストマスク１８を形成する。レジストマスク１８は、ベース領域２の表面の一部が露出する開口部１９を有する。ついで、図９に示すように、レジストマスク１８をマスクとしてエッチングを行い、開口部１９に露出するベース領域２を除去する。このとき、実施の形態１においてベース領域２の表面に形成した不純物領域（図３，４参照）と同様の深さで、ベース領域２を除去する。これにより、実施の形態１と同様に、第１凹部６が形成される。ついで、レジストマスク１８をすべて除去する。これにより、図４に示す製造途中の半導体素子と同様の状態となる。ついで、その後の処理を実施の形態１と同様に行い（図５参照）、図１に示す半導体素子が完成する。その他の構成は、実施の形態１と同様である。また、第１凹部６を形成する際に用いるマスクは、レジストマスク１８に限らず、エッチング液に対して耐性を有する他の材料をマスクとして用いてもよい。
【００４９】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【００５０】
（実施の形態４）
図１０は、実施の形態４にかかる半導体素子を示す断面図である。図１０に示す半導体素子では、ｎ-型のドリフト領域２１となる半導体基板の表面層に、ｐ型のベース領域２２が選択的に設けられている。ベース領域２２は、ドリフト領域２１よりも高い不純物濃度を有する。ドリフト領域２１は、第１半導体領域に相当する。ベース領域２２は、第２半導体領域に相当する。
【００５１】
ベース領域２２の表面層には、第２凹部２６が設けられている。つまり、ベース領域２２は、第１凹部６と、第１凹部６が設けられていない凸部とで構成された凹凸状の表面形状を成している。半導体基板の表面には、ベース領域２２の凸部を覆い、第２凹部２６にまで張り出すように、ゲート絶縁膜２４を介してゲート電極２５が設けられている。つまり、第２凹部２６は、ゲート電極２５の下の領域の一部を占めるように設けられている。また、第２凹部２６の側壁から第２凹部２６に張り出した側のゲート電極２５の端部までの第２距離ｗは、０．０５μｍ以上１μｍ以下であるのが望ましい。その理由は、実施の形態１において第１距離となるように第１凹部（図１参照）を設ける理由と同様である。ベース領域２２のうち、ゲート電極２５下のゲート絶縁膜２４と接する領域がチャネル領域３１である。ゲート絶縁膜２４は、絶縁膜に相当する。ゲート電極２５は、第１電極に相当する。
【００５２】
ソース電極２８は、第２凹部２６の内部に埋め込まれ、ベース領域２２に接している。また、ソース電極２８は、層間絶縁膜２７によってゲート電極２５と電気的に絶縁されている。ソース電極２８は、第２電極に相当する。半導体基板の裏面には、ドレイン電極２９が設けられている。
【００５３】
このような半導体素子の製造方法について説明する。図１１〜図１５は、実施の形態４にかかる半導体素子の製造方法を示す断面図である。まず、図１１に示すように、ｎ-型のドリフト領域２１となる半導体基板の表面層に、例えばボロン（Ｂ）などをイオン注入し、ｐ型のベース領域２２を選択的に形成する。ついで、ベース領域２２の表面層に選択的に不純物を導入し、不純物領域３６を形成する。このとき、不純物領域３６は、ベース領域２２よりも高い不純物濃度を有するように形成される。不純物領域３６の導電型はｎ型としてもよいし、ｐ型としてもよい。不純物領域３６の形成方法は、実施の形態１の不純物領域の形成方法と同様である。
【００５４】
ついで、図１２に示すように、例えば熱酸化法により、半導体基板の表面に、ゲート絶縁膜２４となる絶縁膜を形成する。ついで、例えばスパッタリング法により、ゲート絶縁膜２４の表面に、ベース領域２２および不純物領域３６の一部を覆うようにゲート電極２５を形成する。このとき、ゲート電極２５は、ゲート電極２５の不純物領域３６側の端部が不純物領域３６の端部を０．０５μｍ以上１μｍ以下の幅で覆うように形成される。ついで、半導体基板の表面を、例えばＰＳＧ膜などからなる層間絶縁膜２７で覆う。ついで、図１３に示すように、例えばフォトリソグラフィによってゲート絶縁膜２４および層間絶縁膜２７の一部を除去し、不純物領域３６の表面の一部を露出する。
【００５５】
ついで、図１４に示すように、エッチングによって不純物領域３６を除去し、ベース領域２２の表面層に第２凹部２６を形成する。エッチング条件は、実施の形態１と同様である。これにより、第２距離ｗが０．０５μｍ以上１μｍ以下となるように、ゲート電極２５の下の領域を占める第２凹部２６を形成することができる。ついで、図１５に示すように、第２凹部２６の内部にソース電極２８を埋め込む。ソース電極２８の形成方法は、実施の形態１と同様である。ついで、半導体基板の裏面に、ドリフト領域２１に接するドレイン電極２９を形成する。これにより、図１０に示すようなプレーナ構造のＭＯＳＦＥＴが完成する。
【００５６】
以上、説明したように、実施の形態４によれば、ベース領域２２の表面層に、ソース領域を設けず、ゲート電極２５の下の領域の一部を占めるように第２凹部２６を設けている。また、第２凹部２６の内部にソース電極２８を埋め込んでいる。これにより、実施の形態１と同様の効果を得ることができる。また、ベース領域２２の表面層に、ベース領域２２よりも高い不純物濃度を有する不純物領域３６を形成し、不純物領域３６の一部を覆うようにゲート電極２５を形成している。これにより、エッチングを行うことで、ベース領域２２の表面層に、ゲート電極２５の下の領域の一部を占める第２凹部２６を形成することができ、実施の形態１と同様の効果を得ることができる。
【００５７】
（実施例）
図１６は、実施の形態にかかる半導体素子の断面を模式的に示した概念図である。ここでは、実施の形態１にかかる半導体素子の製造方法に従い、トレンチゲート構造の半導体素子を作製した。まず、ベース領域４２を貫通し、ドリフト領域（不図示）に達するトレンチ４３を形成した。トレンチ４３の深さおよび幅を、それぞれ５μｍおよび１．２μｍとした。トレンチ４３間の幅を、２．８μｍとした。トレンチ４３の内部には、ゲート絶縁膜４４を介してゲート電極４５を形成した。ついで、ベース領域４２の表面層に、不純物領域（不図示）を形成した。
【００５８】
ついで、エッチングを行った。エッチングによってベース領域４２の表面層に形成した不純物領域（不図示）のみを除去することができ、図１６に示すような第１凹部４６を形成することができることがわかった。その後、めっき法を用いてニッケルをめっきし、ソース電極４８を形成した。図１６に示すように、第１凹部４６の内部に、ソース電極４８を埋め込むことができることがわかった。層間絶縁膜４７によって、ソース電極４８とゲート電極４５とを絶縁した。ついで、このように作製した半導体素子の動作確認を行った。半導体素子は、従来の半導体素子と同様に動作することがわかった。
【００５９】
上述した各実施の形態では、ドリフト領域と裏面電極の間に、ドリフト領域よりも高い不純物濃度を有するｐ型のコレクタ領域を設け、トレンチゲート構造のＩＧＢＴとしてもよい。この場合、コレクタ領域、ドリフト領域、ベース領域およびエミッタ領域からなる寄生サイリスタ（寄生素子）が形成されない。このため、上述した各実施の形態と同様の効果を得ることができる。ここで、裏面電極は、コレクタ電極である。コレクタ電極は、第３電極に相当する。コレクタ領域は、第３半導体領域に相当する。
【００６０】
以上において本発明では、半導体基板上に１つの半導体素子が設けられた構成の回路を例に説明しているが、上述した実施の形態に限らず、同一基板上に複数の半導体素子が設けられた構成の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に適用することが可能である。また、半導体素子の各領域におけるｎ型とｐ型をすべて逆転した構成としてもよい。
【産業上の利用可能性】
【００６１】
以上のように、本発明にかかる半導体素子および半導体素子の製造方法は、大電力の半導体素子を製造するのに有用であり、特に、ＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート型半導体素子を製造するのに適している。
【符号の説明】
【００６２】
１  ドリフト領域
２  ベース領域
３  トレンチ
４  ゲート絶縁膜
５  ゲート電極
６  凹部
７  層間絶縁膜
８  ソース電極
９  ドレイン電極
１１  チャネル領域
ｄ  第１距離（ゲート電極の上端から第１凹部の底面までの深さ）
【図１】
2011176027.tif 000003
【図２】
2011176027.tif 000004
【図３】
2011176027.tif 000005
【図４】
2011176027.tif 000006
【図５】
2011176027.tif 000007
【図６】
2011176027.tif 000008
【図７】
2011176027.tif 000009
【図８】
2011176027.tif 000010
【図９】
2011176027.tif 000011
【図１０】
2011176027.tif 000012
【図１１】
2011176027.tif 000013
【図１２】
2011176027.tif 000014
【図１３】
2011176027.tif 000015
【図１４】
2011176027.tif 000016
【図１５】
2011176027.tif 000017
【図１６】
2011176027.tif 000018
【図１７】
2011176027.tif 000019