(57)【要約】【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体集積回路のチップの外周部に沿って形成されたＩ／Ｏ配置領域と、
前記外周部の内側に形成されたプリミティブブロック配置領域と
を具備し、
前記プリミティブブロック配置領域は、
容量セルの配置を許容する許容領域と、
前記Ｉ／Ｏ配置領域に沿って形成され、前記容量セルの配置が禁止された禁止領域と
を含む
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記禁止領域は、
プリミティブブロックで満たされている
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記禁止領域は、
前記Ｉ／Ｏ配置領域に沿って帯状に形成されている
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記Ｉ／Ｏ配置領域は、
Ｉ／Ｏバッファの部品として機能するメインバッファを含むＩ／Ｏセルを備え、
前記禁止領域に配置された前記プリミティブブロックは、
前記メインバッファに接続され、前記Ｉ／Ｏバッファの部品として機能するプリバッファを含む
半導体集積回路。
【請求項５】
半導体集積回路のチップの外周部を、Ｉ／Ｏセルを配置するＩ／Ｏ配置領域として特定するＩ／Ｏ配置領域特定ステップと、
前記外周部の内側を、プリミティブブロックを配置する領域として特定するプリミティブブロック配置領域特定ステップと
を具備し、
前記プリミティブブロック配置領域特定ステップは、
容量セルの配置を許容する許容領域を特定する許容領域特定ステップと、
前記Ｉ／Ｏ配置領域に沿う領域を、前記容量セルの配置を禁止する禁止領域として特定する禁止領域特定ステップと
を含む
半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法において、
前記禁止領域特定ステップは、
前記Ｉ／Ｏ配置領域に沿う領域を、前記プリミティブブロックで満たすステップを含む
半導体集積回路の設計方法。
【請求項７】
請求項６に記載の半導体集積回路の設計方法において、
前記禁止領域特定ステップは、
前記Ｉ／Ｏ配置領域に沿う領域を、前記Ｉ／Ｏ配置領域に沿って帯状に形成するステップを含む
半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の高速化により、電磁放射ノイズに対する対策が求められてきている。電磁放射ノイズに対する対策としては、半導体集積回路が周辺に出す電磁ノイズを抑制すること（ＥＭＩ：ＥｌｅｃｒｏＭｇｎｅｔｉｃ  Ｉｎｔｅｒｆａｃｅ）が重要である。また、半導体集積回路が、周辺からのノイズに対する耐性を有すること（ＥＭＳ：ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｓｕｓｃｅｐｔｉｂｌｉｔｙ）が重要である。その両方の性能を同時に達成させることは、ＥＭＣ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）と呼ばれている。
【０００３】
ＥＭＣを実現するために、半導体集積回路におけるＥＭＩノイズ対策が重要となってきている。半導体集積回路における、ＥＭＣ問題は、システム・装置やボード・プリント基板のレベルで顕在化する。エンベデッドアレイやセルベースＩＣ、スタンダードセルなどの半導体集積回路においては、デカップリングコンデンサを配置してＥＭＩノイズの低減を図ることができる。従来技術として、プリミティブ機能ブロック・セルを配置しないエリアに対し、電源容量セルを可能な限り配置していた。
【０００４】
ＥＭＩノイズ低減のみに着目すると、電源容量セルをより多く配置する方が効果的であり、選択したマスタに搭載可能な限り電源容量セルを配置していた。しかし、この場合、ユーザ回路に変更があった場合に拡散層からの変更が必要となり、リワークビリティがなくなるという問題があった。ＥＭＩノイズ低減とリワークビリティを実現する半導体集積回路及びレイアウト方法に関する技術が知られている（例えば、特許文献１参照）。
【０００５】
図１は、特許文献１に記載に半導体集積回路の設計方法を示すフローチャートである。図１を参照すると、ステップＳ１において、回路規模を設定する。ステップＳ２において、最適マスタを選択する。ステップＳ３において、チップサイズの設定を行う。ステップＳ４において、マスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定を行う。ステップＳ５において、ＥＭＩノイズ低減値の目標の設定を行う。その初期値は１５ｄＢとする。
【０００６】
ステップＳ６において、所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算を行う。その計算式は後述する。ステップＳ７において、その容量Ｃ２の設定を行なう。ステップＳ８において、その容量Ｃ２およびその搭載可能容量Ｃ３のセル数の計算を行う。ここで、容量Ｃ２のセル数をＣｅ２とし、容量Ｃ３のセル数をＣｅ３とする。
【０００７】
ステップＳ９において、そのセル数Ｃｅ２と、セル数Ｃｅ３との大小を比較する。そして、該当マスタで搭載可能かどうかを判断する。
セル数Ｃｅ２＜セル数Ｃｅ３  ・・・  （１）
となり、セル数Ｃｅ２がセル数Ｃｅ３よりも小さいことを満足すれば、ステップＳ１０に進む。満足できなければ、処理はステップＳ２に戻り、再び最適マスタの選択を行う。
【０００８】
ステップＳ１０において、リワーク用ゲート数の設定を行う。その初期値は１０％とする。ステップＳ１１において、セル数Ｃｅ３が、判定式として下記の（２）式を用いて、
（Ｃｅ３×０．１）＋Ｃｅ２≦Ｃｅ３  ・・・  （２）
を満足するか否かを判断する。その判断の結果、上記の判定式を満足すれば、処理はステップＳ１２に進む。満足できなければ、処理はステップＳ２に戻り、再び最適マスタの選択を行う。最後にステップＳ１２において、ステップＳ１からステップＳ１１の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へ進む。
【０００９】
次にＥＭＩノイズ計算式（概算値）を説明する。下記（３）式中の容量Ｃ１は既存の容量値(ｐＦ)を示し、Ｃ２は電源容量セルにて実現される追加容量値(ｐＦ)を示す。
ＥＭＩノイズ低減値＝２０・ｌｏｇ×（Ｃ１＋Ｃ２）／Ｃ１  [ｄＢ]  ・・・（３）
【００１０】
この式から分かるように追加容量Ｃ２を大きくすることにより、ＥＭＩノイズの低減が図られる。この追加容量Ｃ２を大きくする為には、１セル当りの容量値が大きい容量セルとする必要があり、専用の容量セルを下地（ゲートポリ‐拡散層間）で構成する。
【００１１】
この容量は、アルミ間容量やポリシリコンのポリシリ間の容量も考えられるが、自動配置の妨げとなるため、通常ゲート容量が多用される。また、ゲート容量はポリシリコンゲートと拡散層および内部セルに、予め碁盤目状（メッシュ状）に敷設させている電源ＶＤＤ・接地ＧＮＤ（ＶＳＳ）の配線に対し、ビアホールを採り接続させるだけで構成できる。従って、自動配線の妨げとならず、容量セルの上に配線層を自動配線することが可能である。
【００１２】
また、ゲート容量は平行平板コンデンサの絶縁物となる酸化膜圧が、アルミ配線間やポリシリ配線間の層間膜に比べ非常に薄いため、容量に対する対面積が小さくでき効率的である。この容量セルで構成させるゲート容量は、ゲートを太らせ容量を大きく専用設計されている。この構成の一例としては、ＭＯＳトランジスタの場合、０．０３４ｐＦ程度であるところ、同一セル数で６〜７倍となる０．２２８ｐＦ程度の容量値を確保することができる。
【００１３】
上述のように、特許文献１に記載の技術では、ステップＳ１０およびステップＳ１１でリワーク用ゲートを持たせることで、ユーザ回路の変更があった場合にもメタル配線のみでリワークすることが可能であった。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−５５９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
近年の半導体集積回路においては、Ｉ／Ｏバッファを構成する場合、チップ外周部のＩ／Ｏセルのエリアに、メインバッファを配置し、その外周部よりも内側のプリミティブセル(内部セル)のエリアに、プリバッファを配置しているものがある。そのようは構成の半導体集積回路では、そのメインバッファと、そのプリバッファとを接続することによってＩ／Ｏバッファを構成している。
【００１６】
このプリバッファとメインバッファを有するＩ／Ｏバッファの場合は、メインバッファに対し、プリバッファを近傍に配置することで、所望の特性を得ている。このＩ／Ｏバッファが、入力バッファなのか出力バッファなのか双方向バッファなのかのタイプにより、プリバッファのゲート数は増減する。またＩ／Ｏバッファのタイプにより、プリバッファとメインバッファとを接続する信号線も増減する。
【００１７】
ユーザ回路の変更に伴って、Ｉ／Ｏ端子入れ換えや入力バッファ、出力バッファを双方向バッファに変更するといったＩ／Ｏバッファの変更が行われることがある。しかしながら、特許文献１は、Ｉ／Ｏバッファの変更は考慮されておらず、Ｉ／Ｏバッファ変更があった場合には、リワーク容易性（以下リワーク性）が損なわれるという問題があった。このことからＩ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路ならびに半導体集積回路の設計方法が望まれている。
【課題を解決するための手段】
【００１８】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
上記の課題を解決するために、半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。ここにおいて、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含むことが好ましい。
【００２０】
そのＩ／Ｏ配置領域とプリミティブブロック配置領域との間に、プリバッファとメインバッファで構成されるプリ‐メイン分離型バッファを搭載する半導体集積回路に適している。Ｉ／Ｏセルのエリアに沿う帯状領域をプリミティブセルのエリアに設け、この帯状領域に容量セルが配置されないようにしている。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路ならびに半導体集積回路の設計方法を提供することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来の半導体集積回路の設計方法を示すフローチャートである。
【図２】図２は、第１実施形態の半導体集積回路のチップ全体を例示する平面図である。
【図３】図３は、第１実施形態の半導体集積回路の容量セル配置禁止帯の構成を例示する平面図である。
【図４】図４は、第１実施形態の半導体集積回路を設計するための動作を例示するフローチャートである。
【図５】図５は、比較例のための半導体集積回路の構成を示す平面図である。
【図６】図６は、第２実施形態の半導体集積回路の構成を例示する平面図である。
【図７】図７は、第３実施形態の半導体集積回路のチップ全体を例示する平面図である。
【図８】図８は、第４実施形態の半導体集積回路のチップ全体を例示する平面図である。
【図９】図９は、第５実施形態の半導体集積回路のチップ全体を例示する平面図である。
【図１０】図１０は、第６実施形態の半導体集積回路のチップ全体を例示する平面図である。
【発明を実施するための形態】
【００２３】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
以下に、本発明の半導体集積回路７の第１実施形態について説明を行う。図２は、半導体集積回路７の構成を例示する平面図である。半導体集積回路７は、外周部に配置された複数のＩ／Ｏセル２を備えている。その複数のＩ／Ｏセル２の各々は、Ｉ／Ｏパッド１を備えている。Ｉ／Ｏセル２が配置されている外周部の内側には、プリミティブセル(内部セル)３が設けられている。そのプリミティブセル(内部セル)３の縁には、外周部のＩ／Ｏセル２に沿って、プリミティブ機能ブロック・セル(空きセル)１１が設けられている。
【００２５】
図３は、本実施形態の半導体集積回路７の詳細な構成を例示する平面図である。プリミティブ機能ブロック・セル(空きセル)１１は、配線層の変更により、プリバッファに置き換えることができるプリミティブ機能ブロック・セルである。また、そのプリミティブ機能ブロック・セル(空きセル)１１は、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの機能ブロックに置き換えることも可能である。また、Ｉ／Ｏセル２は、メインバッファ５を備えることが可能である。本実施形態の半導体集積回路７は、プリバッファに置き換えられたプリミティブ機能ブロック・セル(空きセル)１１と、メインバッファ５とを接続線６で接続してＩ／Ｏバッファを構成する。
【００２６】
上述のように、本実施形態の半導体集積回路７において、チップ外周部にＩ／Ｏセル２のエリアが形成されている。またそのＩ／Ｏセル２のエリアの内側に、プリミティブセル(内部セル)３のエリアを備えている。プリミティブセル(内部セル)３のエリアは、Ｉ／Ｏセル２のエリアに沿う帯状領域（プリミティブ機能ブロック・セル(空きセル)１１）を有し、この帯状領域には、容量セルの配置が禁止されている。
【００２７】
図４は、第１実施形態の半導体集積回路７を設計するための動作を例示するフローチャートである。ステップＳ１０１において、回路規模を設定する。ステップＳ１０２において、最適マスタを選択する。ステップＳ１０３において、チップサイズの設定を行う。ステップＳ１０４において、マスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定を行う。ステップＳ１０５において、ＥＭＩノイズ低減値の目標の設定を行う。その初期値は１５ｄＢとする。
【００２８】
ステップＳ１０６において、所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算を行う。ここで、ＥＭＩノイズ計算式（概算値）を説明する。上述の（３）式中の容量Ｃ１は既存の容量値(ｐＦ)を示し、Ｃ２は電源容量セルにて実現される追加容量値(ｐＦ)を示す。
ＥＭＩノイズ低減値＝２０・ｌｏｇ×（Ｃ１＋Ｃ２）／Ｃ１  [ｄＢ]  ・・・（３）
【００２９】
この式から分かるように追加容量Ｃ２を大きくすることにより、ＥＭＩノイズの低減が図られる。この追加容量Ｃ２を大きくする為には、１セル当りの容量値が大きい容量セルとする必要があり、専用の容量セルを下地（ゲートポリ‐拡散層間）で構成する。
【００３０】
この容量は、アルミ間容量やポリシリコンのポリシリ間の容量も考えられるが、自動配置の妨げとなるため、通常ゲート容量が多用される。また、ゲート容量はポリシリコンゲートと拡散層および内部セルに、予め碁盤目状（メッシュ状）に敷設させている電源ＶＤＤ・接地ＧＮＤ（ＶＳＳ）の配線に対し、ビアホールを採り接続させるだけで構成できる。従って、自動配線の妨げとならず、容量セルの上に配線層を自動配線することが可能である。
【００３１】
また、ゲート容量は平行平板コンデンサの絶縁物となる酸化膜圧が、アルミ配線間やポリシリ配線間の層間膜に比べ非常に薄いため、容量に対する対面積が小さくでき効率的である。この容量セルで構成させるゲート容量は、ゲートを太らせ容量を大きく専用設計されている。この構成の一例としては、ＭＯＳトランジスタの場合、０．０３４ｐＦ程度であるところ、同一セル数で６〜７倍となる０．２２８ｐＦ程度の容量値を確保することができる。
ステップＳ１０７において、その容量Ｃ２の設定を行なう。ステップＳ１０８において、その容量Ｃ２およびその搭載可能容量Ｃ３のセル数の計算を行う。ここで、容量Ｃ２のセル数をＣｅ２とし、容量Ｃ３のセル数をＣｅ３とする。
【００３２】
ステップＳ１０９において、そのセル数Ｃｅ２と、セル数Ｃｅ３との大小を比較する。そして、該当マスタで搭載可能かどうかを判断する。
セル数Ｃｅ２＜セル数Ｃｅ３  ・・・  （４）
となり、セル数Ｃｅ２がセル数Ｃｅ３よりも小さいことを満足すれば、ステップＳ１１０に進む。満足できなければ、処理はステップＳ１０２に戻り、再び最適マスタの選択を行う。
【００３３】
ステップＳ１１０において、リワーク用ゲート数の設定を行う。その初期値は１０％とする。ステップＳ１１１において、Ｉ／Ｏリワーク用のゲート数の設定を行う。ここで、Ｃｅ４はＩ／Ｏリワーク用のセル数であるものとする。ステップＳ１１２において、下記（５）式を判定式として、セル数の比較を行う。
Ｃｅ４＋(Ｃｅ３×０．１)＋Ｃｅ２≦Ｃｅ２  ・・・  （５）
その（５）式を満足すれば、処理はステップＳ１１３に進む。その（５）式を満足できなければ、処理はステップＳ１０２に戻り、再び最適マスタの選択を行う。最後にステップＳ１１３において、ステップＳ１０１からステップＳ１１２の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へ進む。
【００３４】
［比較例］
以下に、本実施形態の比較例について説明を行う。図５は、比較例の半導体集積回路の構成を例示する平面図である。その比較例の半導体集積回路、Ｉ／Ｏパッド１０１と、Ｉ／Ｏセル１１１と、プリミティブセル(内部セル)１０３を備えている。Ｉ／Ｏバッファを構成する場合、そのＩ／Ｏセル１１１のエリアに、メインバッファ１０５を配し、そのプリミティブセル(内部セル)１０３のエリアに、プリバッファ（Ｌサイズ）１４１や、プリバッファ（Ｓサイズ）１４２を配している。また、そのメインバッファ１０５と、そのプリバッファ（Ｌサイズ）１４１（または、プリバッファ（Ｓサイズ）１４２）とを、接続線１０６を持って接続することで、Ｉ／Ｏバッファを構成している。そして、プリバッファ（Ｌサイズ）１４１や、プリバッファ（Ｓサイズ）１４２を配置していない領域に、容量セル１１２を設けている。
【００３５】
このプリバッファとメインバッファを有するＩ／Ｏバッファの場合は、メインバッファ１０５に対し、プリバッファ（Ｌサイズ）１４１やプリバッファ（Ｓサイズ）１４２を近傍に配置することで、所望の特性を得ている。Ｉ／Ｏバッファが入力バッファなのか出力バッファなのか双方向バッファなのかのタイプにより、プリバッファ(Ｌサイズ)１４１やプリバッファ(Ｓサイズ)１４２のゲート数は増減する。またＩ／Ｏバッファのタイプにより、接続線１０６の接続する信号数も増減する。
【００３６】
上述のような構成の半導体集積回路は、ユーザ回路の変更においてＩ／Ｏ端子入れ換えや入力バッファ、出力バッファを双方向バッファに変更するといったＩ／Ｏバッファの変更に対応することが困難であった。つまり、プリバッファ１４１、プリバッファ１４２を配置していない領域に容量セルを配置すると、Ｉ／Ｏバッファ変更があった場合のリワークは、修正後のプリバッファの配置エリアの確保が困難となる。特許文献１のようにＩ／Ｏバッファの変更は考慮していていない場合は、上述のような事態が発生しうる。特にプリバッファはＩ／Ｏセルの近傍におくことが特性上要求されているので問題となる。そのため、Ｉ／Ｏバッファ変更があった場合には、リワーク性を保つことができない場合があった。
【００３７】
本実施形態の半導体集積回路７は、Ｉ／Ｏバッファがプリバッファとメインバッファで構成されるプリ−メイン分離型バッファを搭載する半導体集積回路に適している。半導体集積回路７は、プリミティブセルのエリアとＩ／Ｏセルのエリアに沿う帯状領域を有し、この帯状領域に容量セルが配置されないようにすることで、Ｉ／Ｏバッファの変更を要する場合も、メタル配線のみでリワークすることが可能となる。
【００３８】
［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。図６は、本願発明の半導体集積回路７の第２実施形態の構成を例示する平面図である。第２実施形態の半導体集積回路７は、第１実施形態の半導体集積回路７に対し、プリミティブ機能ブロック・セル(空きセル)１１のエリアを少なくしている。上述のように、プリミティブ機能ブロック・セル(空きセル)１１は、配線層の変更によりプリバッファとして機能するプリミティブ機能ブロック・セルである。また、プリミティブ機能ブロック・セル(空きセル)１１は、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの機能ブロック置き換えられるプリミティブ機能ブロック・セルのエリアである。そのプリミティブ機能ブロック・セル(空きセル)１１のエリアを少なくしたことによって、容量セルを多く搭載することができる。
【００３９】
［第３実施形態］
以下に、本発明の第３実施形態について説明を行う。図７は、本願発明の半導体集積回路７の第３実施形態の構成を例示する平面図である。図７を参照すると、第３実施形態の半導体集積回路７は、プリミティブセル(内部セル)３の中央部分にプリミティブ機能ブロック・セル(空きセル)１１を備えている。どのレイアウト位置に配置された回路からも等間隔となる中央エリアにプリミティブ機能ブロック・セル(空きセル)１１を配置することにより、リワークビリティを確保することができる。
【００４０】
［第４実施形態］
以下に、本発明の第４実施形態について説明を行う。図８は、本願発明の半導体集積回路７の第４実施形態の構成を例示する平面図である。図８は、プリミティブ機能ブロック・セル(空きセル)１１をＩ／Ｏバッファに添い周回させると共に、セル数を増加させた場合の半導体集積回路７の構成を例示している。外周部以外のプリミティブ機能ブロック・セル(空きセル)１１が、プリミティブ機能ブロック・セル(空きセル)１１は、プリミティブセル(内部セル)３の内部に４分割して配置されている。図８に示されているように、このプリミティブ機能ブロック・セル(空きセル)１１は、上述の計算式の必要セルを満たしていれば、任意の位置に配置することが可能となる。
【００４１】
［第５実施形態］
以下に、本発明の第５施形態について説明を行う。図９は、本願発明の半導体集積回路７の第５実施形態の構成を例示する平面図である。図９は、第１〜第４実施形態の半導体集積回路７と比較して、マクロ１３を配置した場合の構成を例示している。プリミティブ機能ブロック・セル(空きセル)１１は、マクロ１３が配置されている領域を避けるように配置されている。第５実施形態の半導体集積回路７は、マクロ１３をコーナーに配置した場合にもプリミティブ機能ブロック・セル(空きセル)１１を設けることが可能である。プリミティブ機能ブロック・セル(空きセル)１１の配置は、マクロ１３の配置と重ならないよう配置されている。このとき、ＥＭＩノイズ計算式の必要セル数を満たしていることが好ましい。また、外周部以外のプリミティブ機能ブロック・セル(空きセル)１１の配置は、リワークビリティを考慮していれば、任意の位置にすることが可能であり、また配置セル数を変更してもよい。
【００４２】
［第６実施形態］
以下に、本発明の第６施形態について説明を行う。図１０は、本願発明の半導体集積回路７の第６実施形態の構成を例示する平面図である。図１０は、Ｉ／Ｏバッファの変更が生じる辺を２辺に絞った場合の半導体集積回路７の構成を例示している。図１０に示されているように、Ｉ／Ｏバッファの変更が特定の辺のみとなる場合に、その領域に対応させてプリミティブ機能ブロック・セル(空きセル)１１を配置しても良い。
【００４３】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００４４】
１…Ｉ／Ｏパッド
２…Ｉ／Ｏセル
３…プリミティブセル(内部セル)
５…メインバッファ
６…接続線
７…半導体集積回路
１１…プリミティブ機能ブロック・セル(空きセル)
１３…マクロ
Ｃ１…マスタの既存容量
Ｃ２…所望のＥＭＩノイズ低減の為の容量セルによる容量
Ｃ３…搭載可能容量
Ｃｅ２…Ｃ２容量セルによる容量分のセル数
Ｃｅ３…Ｃ３搭載可能容量分のセル数
Ｃｅ４…Ｉ／Ｏリワーク用のセル数
１０１…Ｉ／Ｏパッド
１０３…プリミティブセル(内部セル)
１４１…プリバッファ(Ｌサイズ)
１４２…プリバッファ(Ｓサイズ)
１０５…メインバッファ
１０６…接続線
１１１…Ｉ／Ｏセル
１１２…容量セル
【図１】
2011159660.tif 000003
【図２】
2011159660.tif 000004
【図３】
2011159660.tif 000005
【図４】
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【図５】
2011159660.tif 000007
【図６】
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【図７】
2011159660.tif 000009
【図８】
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【図９】
2011159660.tif 000011
【図１０】
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