(57)【要約】【課題】再配線構造を有する半導体素子とパッケージ、及びその製造方法を提供すること。【解決手段】チップ基板上にチップパッドを形成し、上記チップパッド及び上記チップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、上記第１絶縁層内にリセスと第１開口を形成し、上記パシベーション層内に上記第１開口と垂直に整列された第２開口を形成し、上記リセス、上記第１開口、及び上記第２開口内に再配線ラインを形成し、上記再配線ラインと上記第１絶縁層上に第２絶縁層を形成し、及び上記第２絶縁層内に再配線パッドとして上記再配線ラインの一部を露出させる開口を形成することを含む半導体素子及び半導体素子の製造方法を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
チップ基板上にチップパッドを形成する工程と、
前記チップパッド及び前記チップ基板上にパシベーション層を形成する工程と、
前記パシベーション層上に第１絶縁層を形成する工程と、
前記第１絶縁層内にリセス及び第１開口を形成する工程と、
前記パシベーション層内に前記第１開口と垂直に整列された第２開口を形成する工程と、
前記リセス、前記第１開口、及び前記第２開口内に再配線ラインを形成する工程と、
前記再配線ライン及び前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層内に再配線パッドとして前記再配線ラインの一部を露出させる開口を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１絶縁層内に前記リセス及び前記第１開口を形成する工程は、フォトマスクを用いて前記リセス及び前記第１開口を形成する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記フォトマスクは、グレーフォトマスクを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記フォトマスクは、透明部、半透明部及び不透明部を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記第１絶縁層内に前記リセス及び前記第１開口を形成する工程は、前記第１絶縁層内に前記リセス及び前記第１開口を同時に形成する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記再配線ラインを形成する工程は、前記第１絶縁層の厚さよりも薄い厚さを有するように前記再配線ラインを形成する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記再配線ラインを形成する工程は、前記リセス、前記第１開口及び前記第２開口内に伝導性物質を注入し、及び再配線ラインを形成するために前記伝導性材料を養生する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記再配線ラインを形成する工程は、前記リセス、前記第１開口、及び前記第２開口内に伝導性物質を注入し、及び前記第１絶縁層の表面の上に延長された前記注入された伝導性物質の一部を除去する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記再配線ラインを形成する工程は、前記リセス、前記第１開口、及び前記第２開口内に伝導性物質を配置し、及び前記伝導性物質の厚さが前記第１絶縁層よりも高くないように前記伝導性物質の体積を縮小する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
チップ基板及び前記チップ基板上に形成されたチップパッドと、
前記チップ基板及び前記チップパッド上に形成されたパシベーション層と、
前記パシベーション層上に形成された第１絶縁層と、
前記第１絶縁層及び前記パシベーション層内に形成された構造物と、
前記構造物内に形成された伝導性ライン、前記伝導性ラインの体積は前記構造物の体積よりも小さく、
前記再配線ライン及び前記第１絶縁層上に形成された第２絶縁層と、
再配線パッドとして前記再配線ラインの一部を露出させるために前記第２絶縁層内に形成された開口と、
を含むことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明における技術的思想の例示的な実施形態は、半導体素子及びその製造方法に関し、特に、再配線構造を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
チップスケールパッケージ（ＣＳＰ、ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ）は、集積回路チップ装置（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｃｈｉｐ  ｃａｒｒｉｅｒ）の一種である。パッドがシリコンウエハ（ｓｉｌｉｃｏｎ  ｗａｆｅｒ）上に直接エッチングまたは印刷されるためにパッケージ（ｐａｃｋａｇｅ）がシリコンダイ（ｄｉｅ）の大きさと非常に類似するようになる。通常、このようなパッケージをウエハレベルチップスケールパッケージ（ＷＬ−ＣＳＰ、ｗａｆｅｒ  ｌｅｖｅｌ  ｃｈｉｐｓ  ｃａｌｅ  ｐａｃｋａｇｅ）またはウエハレベルパッケージ（ＷＬＰ、ｗａｆｅｒ  ｌｅｖｅｌ  ｐａｃｋａｇｅ）という。上記ウエハレベルパッケージは半導体チップのポンディングパッド（ｂｏｎｄｉｎｇ  ｐａｄ）の再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）を使用する。
【０００３】
半導体素子の製造工程において、上記ウエハレベルチップスケールパッケージは直接半導体チップにポンディングパッドの代りに大きさがさらに大きいな他のパッドを再分配する。ソルダボールまたはポンディングワイヤのような外部接続ターミナルは再配線パッド上に形成される。
【０００４】
通常の再配線層（ＲＤＬ、ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ）を形成する工程は、一般に第１層間絶縁層形成、シード（ｓｅｅｄ）金属蒸着、フォトレジストパターン（ｐｈｏｔｏｒｅｓｉｓｔ  ｐａｔｔｅｒｎ）形成、メッキ、フォトレジスト除去及びシード金属エッチング、そして第２層間絶縁層形成などのようないくつかの工程を含む。上記ウエハレベルチップスケールパッケージは一般的に大きさが小さくて軽い。しかし、原資材費用とその生産のための加工費用が高い。すなわち、上記ウエハレベルチップスケールパッケージは、一般のプラスチック（ｐｌａｓｔｉｃ）パッケージよりも生産コストが高い。多数の再配線層を形成することやフォトマスクを用いてパターンを形成することは製造コストを高価とさせるため、これらは上記ウエハレベルチップスケールパッケージの大量生産に問題とされる可能性が高い。
【０００５】
最近、ナノ−スケール（ｎａｎｏ−ｓｃａｌｅ）金属粒子の技術が発達し、銅、銀、金、その他の物質も含むことができる。このナノ−スケール金属粒子は直接インク−ジェットシステム（ｉｎｋ−ｊｅｔ  ｓｙｓｔｅｍ）によって半導体ウエハ上に描くことができる。このナノ−スケール粒子を用いて、所望する再配線層パターンがインク−ジェット印刷技術によってウエハに描かれる。インク−ジェット方法を用いた再配線ライン（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌｉｎｅ）は、フォトマスクなしに金属ラインを形成することができるが、再配線ラインの下部にある、絶縁層の表面状態に従って液状ラインが電気的に妨害を受けるので、ウエハ上に極微細な金属ラインを形成することは困難であった。ラインを形成するためのウエハ上でのインク−ジェットドッティング（ｄｏｔｔｉｎｇ）は所望する厚さのラインを形成するが、そのために一般に数回（例えば、４〜６回）繰り返されるので、液状ラインを形成する時間が増加する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０６６５７６号明細書（第６及び７ページ、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の技術的思想の実施形態は、フォトマスク数を低減して生産コストを節減しつつ半導体ウエハに再配線ラインを形成する方法を提供する。本発明の技術的思想の実施形態は、さらに半導体ウエハ上に所定の微細な線幅を有する金属ラインを形成するためのインク−ジェット方法と再配線ラインを形成する方法とを提供する。
【０００８】
本発明の技術的思想は、完成した半導体ウエハ上の第１高分子層上にリセスまたはトレンチを形成した後、再配線ラインを形成する方法を提供する。上記リセスまたはトレンチは上記リセスまたはトレンチの深みを選択的に制御するグレーフォトマスクを用いて形成することができ、その内部にインク−ジェットドッティング方法またはスクイジング方法を介して伝導性物質を注入することで形成される。
【０００９】
本発明の技術的思想のさらなる特徴と有用性は、以下の説明から明らかであって、一般的な発明概念の実行により理解することができる。
【課題を解決するための手段】
【００１０】
本発明の技術的思想による半導体素子の製造方法は、チップ基板上にチップパッドを形成し、上記チップパッド及び上記チップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、上記第１絶縁層内にリセスと第１開口を形成し、上記パシベーション層内に上記第１開口と垂直に整列された第２開口を形成し、上記リセス、上記第１開口、及び上記第２開口内に再配線ラインを形成し、上記再配線ラインと上記第１絶縁層上に第２絶縁層を形成し、及び上記第２絶縁層内に再配線パッドとして上記再配線ラインの一部を露出させる開口を形成することを含むことができる。
【００１１】
上記パシベーション層を形成することは、上記チップパッド及び上記チップ基板上に、上記チップ基板の表面から所定厚さを有するように上記パシベーション層を形成することを含むことができる。
【００１２】
上記パシベーション層を形成することは、上記チップパッド及び上記チップ基板上に上記チップ基板の表面から所定距離だけ離隔した外部表面を有するように上記パシベーション層を形成することを含むことができる。
【００１３】
上記第１絶縁層を形成することは、上記第１絶縁層を上記パシベーション層より均一な厚さを有するように形成することを含むことができる。
【００１４】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、フォトマスクを用いて上記リセス及び上記第１開口を形成することを含むことができる。
【００１５】
上記フォトマスクは、グレーフォトマスクを含むことができる。
【００１６】
上記フォトマスクは、透明度特性が異なる少なくとも３つの部分を含むことができる。
【００１７】
上記フォトマスクは、透明部、半透明部及び不透明部を含むことができる。
【００１８】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、上記第２開口に相当する上記パシベーション層の一部を露出させるように上記リセス及び上記第１開口を形成することを含むことができる。
【００１９】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、上記第１絶縁層内に上記リセス及び上記第１開口を同時に形成することを含むことができる。
【００２０】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、上記第１絶縁層から第１部分及び第２部分を除去することを含むことができる。
【００２１】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、上記リセス及び上記第１開口を形成するために上記第１絶縁層から第１厚さ及び第２厚さを除去することを含むことができる。
【００２２】
上記第１絶縁層内にリセス及び上記第１開口を形成することは、上記リセスを形成するために上記第１絶縁層内に第１トレンチを形成し、及び上記第１開口として上記第１トレンチ内に第２トレンチを形成することを含むことができる。
【００２３】
上記第１絶縁層内に上記リセス及び上記第１開口を形成することは、第１層の厚さを有するように上記第１絶縁層を形成し、リセス厚さを有するように上記第１絶縁層の第１領域を形成し、開口厚さを有するように上記第１絶縁層の第２領域を形成することを含むことができる。
【００２４】
上記開口厚さは、実質的に零（ｚｅｒｏ）とすることができる。
【００２５】
上記リセス厚さは、上記第１層の厚さと上記開口厚さとの間とすることができる。
【００２６】
上記リセス及び上記開口を形成することは、上記リセスに相当する厚さを有するように上記第１絶縁層内に第１部分を形成し、上記パシベーション層の一部が露出される上記第１開口として、上記第１絶縁層内に第２部分を形成し、及び再配線ラインでない領域に相当するように上記第１部分及び上記第２部分と異なる第３部分を形成することを含むことができる。
【００２７】
上記第２開口は、上記第１絶縁層の上記第２部分内に形成されることができる。
【００２８】
上記パシベーション層内に上記第２開口を形成することは、上記第１絶縁層内に上記第１開口を定義する第１側壁を形成し、及び上記パシベーション層内に上記第２開口を定義する第２側壁を形成することを含み、上記第１側壁及び第２側壁は同一方向に延長することができる。
【００２９】
上記パシベーション層内に上記第２開口を形成することは、上記第１絶縁層内に上記第１絶縁層の表面方向に実質的に垂直し、上記第１開口を定義する第１側壁を形成し、及び上記パシベーション層内に上記パシベーション層の表面方向に実質的に垂直し、上記第２開口を定義する第２側壁を形成することを含むことができる。
【００３０】
上記パシベーション層内に上記第２開口を形成することは、上記チップパッドの少なくとも一部を露出させる第２開口を定義するために上記パシベーションの一部を除去することを含むことができる。
【００３１】
上記パシベーション層内に上記第２開口を形成することは、上記第１絶縁層の上記第１開口を介して上記第２開口を形成することを含むことができる。
【００３２】
上記パシベーション層内に上記第２開口を形成することは、第１領域を有するように上記第１開口を形成し、及び第２領域を有するように上記第２開口を形成することを含み、上記第１領域及び上記第２領域は実質的に同一とすることができる。
【００３３】
上記リセス、上記第１開口及び上記第２開口を形成することは、上記リセス及び上記第１開口を形成するために第１フォトマスクを用い、及び上記第２開口を形成するために第２フォトマスクを用いることを含み、上記第２フォトマスクは上記第１フォトマスクと異なる透過率を有することができる。
【００３４】
上記再配線ラインを形成することは、上記第１絶縁層の厚さよりも薄い厚さを有するように上記再配線ラインを形成することを含むことができる。
【００３５】
上記再配線ラインを形成することは、上記リセス高さよりも低い厚さを有するように上記再配線ラインを形成することを含むことができる。
【００３６】
上記再配線ラインを形成することは、上記リセス、上記第１開口及び上記第２開口内に伝導性物質を注入し、及び再配線ラインを形成するために上記伝導性材料を養生する（ｃｕｒｉｎｇ）ことを含むことができる。
【００３７】
上記再配線ラインを形成することは、上記リセス、上記第１開口、及び上記第２開口内に伝導性物質を注入し、及び上記第１絶縁層の表面より上に延長された上記注入した伝導性物質の一部を除去することを含むことができる。
【００３８】
上記再配線ラインを形成することは、上記リセス、上記第１開口、及び上記第２開口内に伝導性物質を配置し、及び上記伝導性物質の厚さが上記第１絶縁層よりも高くないように上記伝導性物質の体積を縮小させることを含むことができる。
【００３９】
上記再配線ラインを形成することは、上記再配線ラインが上記リセス、上記第１開口、及び上記第２開口の体積よりも小さい体積を有するように伝導性物質を形成することを含むことができる。
【００４０】
上記再配線ラインを形成することは、上記第１開口及び上記第２開口内に上記再配線ラインの第１部分を形成し、及び上記リセス内に再配線ラインの第２部分を形成することを含み、上記第２部分は上記第１部分に垂直に配置されることができる。
【００４１】
上記再配線ラインの第１部分はシリンダ状に形成することができる。
【００４２】
上記再配線ラインの上記第２部分は上記第１部分から一方向に上記第１部分により延長されることができる。
【００４３】
上記再配線ラインを形成することは、上記リセス、上記第１開口及び上記第２開口の表面に対応する上記再配線ラインの内部表面を形成し、及び上記チップ基板の表面に平行する上記再配線ラインの外部表面を形成することを含むことができる。
【００４４】
上記再配線ラインを形成することは、上記リセス、上記第１開口及び上記第２開口の表面に対応する上記再配線ラインの内部表面を形成し、及び上記チップ基板から同一距離で離隔されるような上記再配線ラインの外部表面を形成することを含むことができる。
【００４５】
上記再配線ラインを形成することは、上記チップパッドから上記第１開口及び上記第２開口を通る一つの方向で上記リセスに向かって上記再配線ラインを延長することを含むことができる。
【００４６】
上記再配線ラインを形成することは、上記チップパッドと対向する方向に再配線ラインが形成されることを防止することを含むことができる。
【００４７】
上記再配線ラインを形成することは、上記リセス、上記第１開口、及び上記第２開口を、ソルベントを含む伝導性物質で埋め込むことを含むことができる。
【００４８】
上記伝導性物質の体積が縮小されるように上記ソルベントが上記伝導性物質より蒸発されることを含むことができる。
【００４９】
上記再配線ラインを形成することは、上記リセス、上記第１開口、及び上記第２開口内に第１容積を有するように第１伝導性物質を形成し、及び上記構造内に第２容積を有する第２伝導性物質として上記第１伝導性物質を形成することを含むことができる。
【００５０】
上記再配線ラインを形成することは、上記リセス、上記第１開口、及び上記第２開口の構造内に１つまたはそれ以上の第１構成要素を有する第１伝導性物質を形成し、及び上記伝導性ラインとして上記第１伝導性物質より１つまたはそれ以上の第２構成要素を有する第２伝導性物質を形成することを含むことができる。
【００５１】
上記１つまたはそれ以上の第１構成要素の数は上記１つまたはそれ以上の第２構成要素の数よりも大きくなることができる。
【００５２】
上記少なくとも１つの構成要素は、上記１つまたはそれ以上の第１構成要素及び上記１つまたはそれ以上の第２構成要素と共通とすることができる。
【００５３】
上記伝導性ラインは選択された第１高さを有し、上記第１絶縁層は第２高さを有し、及び上記第２高さは上記基板に対して上記伝導性ラインの上記第１高さよりも長くすることができる。
【００５４】
上記第１絶縁層は上記伝導性ライン上に形成されない場合もある。
【００５５】
本発明の技術的思想による半導体素子の製造方法は、チップ基板の一部上にチップパッドを形成し、上記チップパッド及び上記チップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、第１フォトマスクを用いて上記第１絶縁層内にリセスと第１開口を形成し、第２フォトマスクを用いて上記第１開口を介して上記パシベーション層内に第２開口を形成し、再配線ラインを形成するために上記リセス、上記第１開口、及び上記第２開口の構造物内に伝導性物質を注入し、上記再配線ライン及び上記第１絶縁層上に第２絶縁層を形成し、及び再配線パッドとして上記再配線ラインの一部を露出させるために上記第２絶縁層内に（第３）開口を形成することを含む。
【００５６】
本発明の技術的思想による半導体素子の製造方法は、チップ基板の一部上にチップパッドを形成し、上記チップパッド及びチップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、上記第１絶縁層及び上記パシベーション層内に構造物を形成し、上記構造物内に伝導性ラインを形成するものの、上記伝導性ラインの体積は上記構造物の体積よりも小さく、上記再配線ライン及び上記第１絶縁層上に第２絶縁層を形成し、及び再配線パッドとして上記再配線ラインの一部を露出させるために上記第２絶縁層内に開口を形成することを含む。
【００５７】
本発明の技術的思想は、チップ基板と、及び上記チップ基板上に配置されたチップパッドと、上記チップパッド及び上記チップ基板上に配置されたパシベーション層と、上記パシベーション層上に配置された第１絶縁層と、上記第１絶縁層内に配置されたリセス及び第１開口と、上記第１開口を介して上記パシベーション層内に配置された第２開口と、上記リセス、上記第１開口、及び上記第２開口内に配置された再配線ラインと、上記再配線ライン及び上記第１絶縁層上に配置された第２絶縁層と、上記第２絶縁層内に再配線パッドとして上記再配線ラインの一部を露出させる第３開口と、を含む半導体素子を提供する。
【００５８】
本発明の技術的思想は、チップ基板と、及び上記チップ基板上に形成されたチップパッドと、上記チップパッド及び上記チップ基板上に形成されたパシベーション層と、上記パシベーション層上に形成された第１絶縁層と、第１フォトマスクを用いて上記第１絶縁層内に形成されたリセス及び第１開口と、第２フォトマスクを用いて上記第１開口を介して上記パシベーション層内に形成された第２開口と、再配線ラインを形成するために上記リセス、上記第１開口、及び上記第２開口の構造物内に注入された伝導性物質と、上記再配線ライン及び上記第１絶縁層上に形成された第２絶縁層と、再配線パッドとして上記再配線ラインの一部を露出させるために上記第２絶縁層内に形成された第３開口と、を含む半導体素子を提供する。
【００５９】
本発明の技術的思想は、基板と、及び上記基板上に形成されたチップパッドと、上記チップパッド及び上記チップ基板上に形成されたパシベーション層と、上記パシベーション層上に形成された第１絶縁層と、上記第１絶縁層及び上記パシベーション層内に形成された構造物と、上記構造物内に形成された伝導性ラインであって、上記伝導性ラインの体積は上記構造物の体積よりも小さく、上記再配線ライン及び上記第１絶縁層上に形成された第２絶縁層と、再配線パッドとして上記再配線ラインの一部を露出させるために上記第２絶縁層内に形成された開口と、を含む半導体素子を提供する。
【００６０】
本発明の技術的思想は、チップ基板上にチップパッドを形成し、上記チップ基板及び上記チップパッド上に物質層を形成し、上記物質層内にリセス構造を形成し、上記チップパッドを他の位置の上記チップパッドと電気的に接続するための上記リセス構造内に再配線ラインを形成するために伝導性物質を注入することを含む半導体素子の製造方法を提供する。
【００６１】
本発明の技術的思想は、チップ基板及び上記チップ基板上に形成されたチップパッド、上記チップ基板及び上記チップパッド上に形成された物質層、上記物質層内に形成されたリセス、及び上記チップパッドを他の位置の上記チップパッドと電気的に接続するための再配線ラインを形成するために、上記リセス構造内に注入された伝導性物質を含む半導体素子を提供する。
【００６２】
上記リセス構造は上記チップパッドを露出させる開口を定義する側壁を含み、上記側壁は上記チップパッドに対して垂直とすることができる。
【００６３】
上記リセス構造は上記チップパッドを露出させる開口を定義する側壁を含み、上記再配線ラインは上記チップパッドに対して垂直となるように上記開口内に形成された一部分を含むことができる。
【００６４】
上記リセス構造は上記チップパッドを露出する開口を定義する側壁を含み、上記側壁は上記開口の中心線に対して傾かないものとする。
【００６５】
上記リセス構造は上記チップパッドから第１方向に配置された開口及び上記チップ基板と平行な第２方向の上記開口から延長されたリセスを含むことができる。
【００６６】
上記伝導性物質は上記再配線ラインの体積と異なる体積を有することができる。
【００６７】
上記物質層は上記再配線ラインと異なる厚さを有することができる。
【００６８】
本発明の技術的思想は、チップ基板上にチップパッドを形成し、上記チップパッド及びチップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、上記第１絶縁層内にリセス及び第１開口を形成するが、上記第１開口は第１側壁と第２側壁により定義され、上記第１側壁及び第２側壁は互いに平行し、上記第１側壁と第２側壁は第１距離に離隔され、上記第１開口に相当するパシベーション層内に第２開口を形成するが、上記第２開口は第３側壁及び第４側壁により定義され、上記第３側壁及び第４側壁は互いに平行し、上記第３側壁と第４側壁は第２距離に離隔され、上記リセス、上記第１開口、及び上記第２開口の再配線ライン領域内に再配線ラインを形成し、上記再配線ライン及び上記第１絶縁層上に第２絶縁層を形成し、及び再配線パッドとして上記再配線ラインの一部を露出させる上記第２絶縁層内に第３開口を形成することを含む半導体素子の製造方法を提供する。
【００６９】
上記第２開口を形成することは、上記第１距離と同一の第２距離を含むことができる。
【００７０】
本発明の技術的思想は、チップ基板上にチップパッドを形成し、上記チップパッド及び上記チップ基板上にパシベーション層を形成し、上記パシベーション層上に第１絶縁層を形成し、上記第１絶縁層内にリセスと第１サイズの第１開口を形成し、上記第１開口に相当するように上記パシベーション層内に第２サイズの第２開口を形成し、上記リセス、上記第１開口、及び上記第２開口の再配線ライン領域内に再配線ラインを形成するものの、上記再配線ラインは上記第１開口の第１サイズ及び上記第２開口の第２サイズよりも大きい長さを有し、上記再配線ライン及び上記第１絶縁層上に第２絶縁層を形成し、再配線パッドで上記再配線ラインの一部を露出させるように上記第２絶縁層内に第３開口を形成することを含む半導体素子を提供する。
その他の実施形態の詳しい内容は詳細な説明及び図面に含まれている。
【発明の効果】
【００７１】
以上説明したように本発明の技術的思想によれば、半導体ウエハに再配線ラインを形成する際に、フォトマスク数を減少することができ、生産コストが節減できる。また、半導体ウエハ上に所定の微細な線幅を有する金属ラインを形成するためのインクジェット方法と再配線ラインを形成する方法とが提供される。
【図面の簡単な説明】
【００７２】
【図１】本発明の技術的思想の実施形態による半導体装置を形成する方法を示す図である。
【図２】本発明の技術的思想の実施形態によるチップ基板上の複数のチップパッド及びパシベーション層を形成する図である
【図３】本発明の技術的思想の実施形態による半導体素子上のパシベーション層上に第１絶縁層を形成する図である。
【図４】本発明の技術的思想の実施形態による半導体素子上にグレーフォトマスクを用いてリセスと第１開口を形成する図である。
【図５】本発明の技術的思想の実施形態による半導体素子のチップパッドの少なくとも一部を露出させる第２開口を形成する図である。
【図６】本発明の技術的思想の実施形態による半導体素子の再配線ラインを形成する図である。
【図７】本発明の技術的思想の実施形態による半導体素子の再配線ラインを形成する図である。
【図８】本発明の技術的思想の実施形態による半導体素子の伝導性物質の養生及び焼結を形成する図である。
【図９】本発明の技術的思想の実施形態による半導体素子上に第２絶縁層を形成する図である。
【図１０】本発明の技術的思想の実施形態による半導体素子の第２絶縁層内に再配線パッドの開口を形成する図である。
【図１１】本発明の技術的思想の実施形態による再配線パッドを含むチップを含むボールグリッドアレイパッケージを示す図である。
【図１２】本発明の技術的思想の実施形態による、印刷回路基板なしにウエハレベルパッケージ内にソルダボールランドを受ける再配線パッドを含むウエハレベルパッケージを示す図である。
【図１３】本発明の技術的思想の実施形態によるウエハレベルパッケージを示す図である。
【図１４】本発明の技術的思想の実施形態によるファン−インＰＯＰを示す図である。
【図１５】本発明の技術的思想の実施形態によるウエハ積層パッケージを示す図である。
【発明を実施するための形態】
【００７３】
本発明の技術的思想による実施形態は、図面を参照して以下のように詳細に説明することができる。しかしながら、本発明の技術的思想は以下に記載した実施形態に限定されず、多様な他の実施形態として実施されることができる。図面において、各層及び領域の大きさ及び相対的な大きさは実施形態を理解しやすくするために誇張されたものである。
【００７４】
参照として、本発明の技術的思想の実施形態は、添付の図面に示す実施形態によって詳細に説明される。同一の参照符号は明細書の全体的において同一の構成要素を参照するものとする。実施形態は図面を参照しながら本発明の技術的思想を説明するために以下のように説明される。
【００７５】
構成要素や層が他の構成要素や層の「上」、「接続」、または「連動」されるとのことは、直接的に上、接続または連動されたり、または中間に他の構成要素または層が介在されたりするものとして理解されることができる。一方、構成要素が他の構成要素の「直接的に上に」、「直接的に接続」、または「直接的に連動」されるとした場合は、中間に介在された構成要素または層がないことを意味する。同一か類似の参照符号は明細書の全体的において同一か類似の構成要素を参照することができる。以下に用いられる「及び／または」は列挙された関連項目を１つまたはそれ以上の幾つか及びすべての組み合わせを含むものとする。
【００７６】
以下に、多様な構成要素、成分、領域、層、パターン及び／または部分を説明するために、第１、第２、第３及びその他の用語が用いられるが、この構成要素、成分、領域、パターン、及び／または部分はそれらの用語に限定されないものとして理解すべきである。その用語は、単に、他の領域、層、パターン、または部分から１つの構成要素、成分、領域、層、パターンまたは部分を区別するために用いられる。従って、以下で論議される第１構成要素、成分、領域、層または部分は、実施形態の説明に含まれる第２構成要素、成分、領域、層または部分とすることができる。
【００７７】
「下に」、「下側に」、「低く」、「上側に」、及び「高く」などのような空間的に相対的な用語は、図面に示された１つの構成要素または特徴に対して、他の構成要素または特徴との関係を説明するために便宜的に用いられる。空間的に相対的な用語は、図面内で定義された方向に加えて使用や動作される素子の異なる方向をさらに包括するために意図されたものとして理解することができる。例えば、図面において素子が反転する場合、他の構成要素または特徴の「下側」や「下の」として定義された構成要素は、他の構成要素または特徴の「上側」として方向が決められる。すなわち、例示的な用語の「下側」は、「上側」及び「下側」の２つの方向をすべて包括することができる。素子は異なった方向に適応されてもよく（９０度回転またはその他の方向）、及びそれに従って以下に用いられる空間的に相対的な説明が解釈される。
【００７８】
特定の実施形態を説明するために用いられた用語は発明の技術的思想を限定しようとする意図ではない。以下に用いられる単数形の「１つの」または「その」は、文脈上に明確でない限り複数型をも含むものとする。明示された特徴の存在、整数、過程、動作、構成要素、及び／または成分を説明するために本明細書で用いられる「含む」及び／または「含んでいる」は他の特徴、整数、過程、動作、構成要素、成分、及び／またはその群の存在、または１つまたはそれ以上の付加を排除しない。
【００７９】
本発明の技術的思想の例示的な実施形態は、本発明の技術的思想の例示的な実施形態が理想的に示された概念的図面である断面図を参照して説明することができる。それによって、例えば、生産技術及び／または許容値のように、結果として図面にその変化が期待されるべきである。したがって、本発明の技術的思想の例示的な実施形態は、図示された特定領域の形態に限定されるものとして解釈してはならず、例えば、生産などの結果形態の偏差を含むものとして解釈されるべきである。例えば、四角形に図示されたイオン注入領域はイオン注入領域からイオンが注入されない領域への２成分変化というよりも、一般的には、丸められた、または曲げられた外観及び／またはその端部では注入されたイオン濃度の勾配を有している。同様に、イオン注入により形成された埋没領域は、埋没領域とイオン注入が行われた表面との間の領域内に所定のイオン注入領域が結果として起こりうる。したがって、図面に示された領域は実際は概略的なものであって、その形状は素子領域の実際形状を図示しようとする意図でなく、発明の思想の範疇を限定させようとする意図でもない。
【００８０】
他に定義されなければ、技術的及び科学的な用語を含むすべての用語は、本発明の思想が属する技術分野において一般的な技術水準を有する者に共通的に理解される意味として用いられる。辞書にある共通的に定義された用語は、関連技術の文脈内の意味と同じ意味を有するものとして解釈すべきであって、本明細書に明確に定義されてないため、理想的あるいは過度に形式的な意味に解釈してはいけない。
【００８１】
図１ないし図１０は、本発明の技術的思想の実施形態による半導体素子を形成する方法を例示する。その特徴及び方法は以下に詳細に説明する。
【００８２】
図１に示す製造方法１００の第１段階（１１０）において、少なくとも１つのチップパッドがチップ基板上に形成される。図２に示すように、半導体ウエハ２００はチップとして参照されるチップ基板２１０及びチップパッド２２０を含む。第１段階（１１０）において、１つまたはそれ以上の上記チップパッド２２０は上記半導体ウエハ２００の上記各チップ基板２１０上に形成される。第２段階（１２０）において、上記パシベーション層２３０は上記チップ基板２１０及び少なくとも１つの上記チップパッド２２０上に形成される。上記パシベーション層２３０はウエハレベルチップスケールパッケージを加工する再配線工程間に受けられるストレス（ｓｔｒｅｓｓｅｓ）から上記チップ基板２１０を保護するために、上記チップ基板２１０の活性平面を覆うものとする。上記パシベーション層２３０は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、そしてシリコン酸窒化物（ＳｉＯＮ）などの無機物を含むことができる。
【００８３】
第３段階（１３０）において、第１絶縁層２４０は上記パシベーション層２３０上に形成されることができる。図３は、上記パシベーション層２３０上に上記第１絶縁層が形成されたことを示すものである。上記第１絶縁層２４０は、例えば、感光性ポリイミド（ＰＳＰＩ、ｐｈｏｔｏ−ｓｅｎｓｉｔｉｖｅ  ｐｏｌｙｉｍｉｄｅ）などのポリマー（ｐｏｌｙｍｅｒ）系列とすることができる。上記第１絶縁層２４０がポリマー系列の物質である場合、エポキシ（ｅｐｏｘｙ）、ポリイミド、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、またはＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）の少なくとも１つを含むことができる。上記第１絶縁層２４０は上記パシベーション層２３０の厚さよりもそれ以上の厚さを有することができる。
【００８４】
第４段階（１４０）において、リセス（ｒｅｃｅｓｓ）、例えば、トレンチ（ｔｒｅｎｃｈ）と第１開口が上記第１絶縁層内に形成されることができる。図４は、リセス部２５０及び第１開口部２６０がグレーフォトマスク２７０として上記第１絶縁層２４０内に形成されることを示している。上記グレー（ｇｒａｙ）フォトマスク２７０は、所望の材料上に提供され（例えば、グレーフォトマスク２７０は、ガラス基板２７２上に形成されうる）、光の透過によって描かれた所望のパターンを有するマスクであってもよい。上記グレーフォトマスク２７０はマルチ−レベル（ｍｕｌｔｉ−ｌｅｖｅｌ）またはグレー−レベル（ｇｒａｙ−ｌｅｖｅｌ）であるために、物質の透過率を変化させるための技術を有する多様な物質を用いて製造することができる。グレーフォトマスク２７０は、例えば、互いに異なる透過率を有する多くの部分を含むことができる。例えば、グレーフォトマスク２７０は透明な第１部分、半透明な第２部分、及び不透明な第３部分など、３つの異なる部分を含むことができる。図４に示すように、グレーフォトマスク２７０は透明部２７４及び半透明部２７６を含むことができる。また、グレーフォトマスク２７０の他の部分は不透明とすることができる。上記半透明部２７６は第４段階（１４０）の間に、リセス部２５０を形成するための領域とすることができる。絶縁層にリセス部を形成する方法は、本出願人に譲渡された米国特許出願公開第２００８／０１７４０２５号でさらに詳しく説明され、そのすべてが参照される。
【００８５】
図１の第５段階（１５０）において、第１開口と一致する第２開口をパシベーション層に形成することができる。図５はチップパッド２２０の表面の一部を露出させるために、チップパッド２２０と垂直に整列されるパシベーション層２３０の部分が第２開口部２８０を形成するためにパターニングされる。図５に示すように、第２開口部２８０は第１開口部２６０と垂直に整列するように配列される。すなわち、図４及び図５に示すように、上記第１開口部２６０は上記第１絶縁層２４０内に形成され、図５に示すように、上記第２開口部２８０は上記チップパッド２２０の表面を露出させるために上記パシベーション層２３０内に形成される。
【００８６】
図５に示すように、第１開口部２６０は第１側面Ｔ１及び第２側面Ｔ２によって定義され、第１幅Ｗ１を有することができる、そして、第２開口部２８０は第３側面Ｔ３及び第４側面Ｔ４によって定義される。本発明の技術的思想の実施形態において、第１幅Ｗ１と第２幅Ｗ２とは略同一とすることができる。第１側面Ｔ１及び第２側面Ｔ２は互いに平行するか、略平行とすることができる。そして、２つの側面Ｔ１、Ｔ２は上記チップパッド２２０の第１表面Ｓ１と垂直するか、略垂直とすることができる。第３側面Ｔ３及び第４側面Ｔ４は互いに平行するか、略平行とすることができる。そして、２つの側面Ｔ３、Ｔ４は上記チップパッド２２０の第１表面Ｓ１と垂直するか、略垂直することができる。第１側面Ｔ１及び第２側面Ｔ２は少なくとも上記第１絶縁層２４０の一部、または上記第１絶縁層２４０の一部と少なくとも上記パシベーション層２３０の一部から形成される。第３側面Ｔ３と第４側面Ｔ４は少なくともパシベーション層２３０の一部または少なくともパシベーション層２３０の一部と少なくとも第１絶縁層２４０の一部から形成されることができる。
【００８７】
図１を再び参照すると、再配線ラインは第６段階（１６０）において上記リセスの再配線ライン領域、上記第１開口、及び上記第２開口内に形成される。図６に示すように、少なくとも１つのノズル（ｎｏｚｚｌｅ）またはディスペンサ（ｄｉｓｐｅｎｓｅｒ）３００が少なくともリセス部２５０、上記第１開口部２６０、及び上記第２開口部２８０の内部に伝導性物質３１０を配置することができる。上記ノズル３００は伝導性物質で上記リセス部２５０、上記第１開口部２６０、及び上記第２開口部２８０を充填するためにインク−ジェット方法が用いられる。上記インク−ジェット方法は上記リセス部２５０、上記第１開口部２６０、及び上記第２開口部２８０の内部に上記伝導性物質を噴出（ｊｅｔｔｉｎｇ）、撒布（ｄｉｓｐｅｒｓｉｎｇ）、斑点（ｄｏｔｔｉｎｇ）または発射（ｓｈｏｏｔｉｎｇ）などを含むことができる。
【００８８】
例えば、上記伝導性物質３１０が液状または液状のような状態である場合、上記伝導性物質３１０が噴射、撒布または発射が容易にできるように改善するために、コロイドのような懸濁液（ｓｕｓｐｅｎｓｉｏｎ）または乳濁液（ｅｍｕｌｓｉｏｎ）とすることができる。上記伝導性物質３１０は金属または金属性混合物とすることができる伝導性粒子を含む。上記伝導性物質３１０が少なくともリセス部２５０、第１開口部２６０、そして第２開口部２８０に配置される場合、上記伝導性物質３１０は表面張力のため、上記チップパッド２２０の反対側の表面上に曲がった形状を有することができる。
【００８９】
第６段階において上記再配線ラインを形成する方法がさらに図７に示されている。図７は上記伝導性物質３１０がスクイジング方法に従ってノズルまたはディスペンサ３００により撒布されることを示す。この工程において、上記リセス部２５０、上記第１開口部２６０、及び第２開口部２８０は上記伝導性材料で埋められる。上記伝導性物質３１０は所定の粘性を有するゲル状とすることができる。上記伝導性物質３１０は上記半導体ウエハ２１０の表面の全部または一部の上に撒布及び分散することができる。図７に示すように、ブレード３１２が上記半導体ウエハ２１０の表面上に撒布及び／または分散された上記伝導性物質３１０の少なくとも一部を除去することができる。例えば、図７に示すように、上記伝導性物質３１０で埋められた上記リセス部２５０、上記第１開口部２６０、及び上記第２開口部２８０は、表面張力のために曲がった表面形状を有する。上記ブレード３１２は、例えば、図７の一部分３２２に示すように、上記曲がった表面の少なくとも一部分を除去することができる。すなわち、上記ブレード３１２が、例えば、上記第１絶縁層２４０上の一方向に延長している曲がった部分などの上記伝導性物質３１０の少なくとも一部を除去した領域３２０と、上記伝導性物質３１０の曲がった部分が上記ブレード３１２により除去された領域３２２が示されている。
【００９０】
再び、図８を参照すると、上記伝導性物質３１０は再配線ライン３１０を形成し、ソルベント（ｓｏｌｖｅｎｔ）を蒸発させるために養生（ｃｕｒｉｎｇ）または焼結（ｓｉｎｔｅｒｉｎｇ）される。すなわち、上記ソルベントは、オーブン（ｏｖｅｎ）または他の適切な加熱装置内において上記チップ基板２１０とともに、上記伝導性物質３１０を加熱することで、蒸発される。例えば、上記伝導性物質３１０は約１００〜１５０℃で上記伝導性物質３１０を加熱することで養生または焼結される。図８に示すように、上記伝導性物質３１０の体積は、上記ソルベントが蒸発されることで、上記再配線ライン３１０ａを形成するために縮小されうる。すなわち、言い換えれば、上記再配線ライン３１０ａの表面は上記第１絶縁層２４０と異なる高さとなりうる（上記再配線ライン３１０ａの表面は上記第１絶縁層２４０の表面よりも低くすることができる。すなわち、上記表面は同一平面上に形成されないか、略同一平面上に形成されることができる。）。
【００９１】
図８で上記再配線ライン３１０ａは第１側壁Ｗａと第２側壁Ｗｂとの間の第１長さｄを有することができる。上記第１側壁Ｗａ及び上記第２側壁Ｗｂは上記第１絶縁層２４０の少なくとも一部、または上記第１絶縁層２４０の少なくとも一部とパシベーション層２３０の少なくとも一部から形成されることができる。上記第１側壁Ｗａ及び上記第２側壁Ｗｂは、互いに平行するか、略平行とすることができる。上記再配線ライン３１０ａは上記第２側壁Ｗｂと第３側壁Ｗｃとの間の第２距離ｄ１を有することができる。上記第２側壁Ｗｂ及び上記第３側壁Ｗｃは上記第１絶縁層２４０の少なくとも一部、または上記第１絶縁層２４０の少なくとも一部とパシベーション層２３０の少なくとも一部、または上記パシベーション層２３０の少なくとも一部から形成されることができる。上記第２側壁Ｗｂ及び上記第３側壁Ｗｃは、互いに平行するか略平行とすることができる。上記再配線ライン３１０ａは、上記第２側壁Ｗｂと上記第３側壁Ｗｃとの間の第３距離ｄ２を有することができる。本発明の全体的な技術的思想の例示的な実施形態において、上記距離ｄ１、ｄ２は同一であるか略同一とすることができる。
【００９２】
図１に示すように、上記第２絶縁層は第７段階（１７０）により上記再配線ラインと上記第１絶縁層１７０上に形成されることができる。図９に示すように、第２絶縁層２４５は、上記第１絶縁層２４０及び上記再配線ライン３１０ａ上に配置及び／または形成されることができる。上記第２絶縁層２４５は上記再配線ライン３１０ａを物理的及び／または化学的損傷から保護し、及び／または物理的または化学的損傷を最小化させることができる。
【００９３】
図１の第８段階（１８０）により再配線パッドとして、上記再配線ラインの一部を露出させるために開口を上記第２絶縁層内に形成することができる。図１０は再配線パッド３３０が上記第２絶縁層２４５内に形成されていることを示す。ウエハレベルパッケージのソルダボールランド（ｓｏｌｄｅｒ  ｂａｌｌ  ｌａｎｄ）またはパッケージのワイヤポンディングパッド（ｗｉｒｅ  ｂｏｎｄｉｎｇ  ｐａｄ）は上記再配線パッド３３０に追加されるか、一部とすることができる。
【００９４】
図１１は再配線パッド３３０を有するチップ２１０を含むボールグリッドアレイパッケージ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ  ｐａｃｋａｇｅ）４００を示す。上記ボールグリッドアレイパッケージ４００は１つまたはそれ以上のソルダボール３５５が第１表面に付加されたパッケージ基板３５０を含む。接着剤３４０は、パッケージ基板３５０の第２表面と上記チップ基板２１０との間に配置される。ポンディングワイヤ３３２の一端は上記再配線パッド３３０に付着され、上記ポンディングワイヤ３３２の他端は上記パッケージ基板３５０上に形成されたポンディングフィンガー３３４に付着される。エポキシモールディングコンパウンド３６０（ＥＭＣ：ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）が上記第２絶縁層２４５と上記パッケージ基板３５０上に形成されることができる。
【００９５】
例えば、図２の上記半導体チップ２１０のように、１つの半導体チップは、例えば、上記チップパッド２２０のように上記任意の中央に配列されたパッドを有する際、一般にワイヤと接続されるための外郭（ｅｄｇｅ）パッドを形成することは、例えば、再配線パッド３３０のような再配線パッドがポンディングされるためのワイヤを受けることができるため、必ずしも必要ではない。
【００９６】
図１２は、印刷回路基板ＰＣＢなしに、再配線パッドがウエハレベルパッケージ内にソルダボールランドが収容される本発明の技術的思想によるウエハレベルパッケージを示す。ソルダボール３５５が再配線パッド３３０上に形成された後、上記第２絶縁層２４５が上記再配線ライン３１０ａと上記第１絶縁層２４０上に形成される。上記第２絶縁層２４５は化学的及び／または物理的損傷から上記ソルダボール３５５の少なくとも一部と上記再配線ライン３１０ａとを保護するためにポリマー層、エポキシモールディングコンパウンドまたは他の適当な物質とすることができる。裏フィルム３７０は上記チップ基板２１０の裏面３７０ａ上に配置されることができる。
【００９７】
図１３は本発明の技術的思想によるウエハレベルパッケージを示す。図１３に示すように、上記第２絶縁層２４５が上記再配線ライン３１０ａと上記第１絶縁層２４０上に形成された後、上記開口３８０が上記第２絶縁層２４５に形成され、再配線パッド３３０が露出される。例えば、上記開口３８０はレーザビームまたはその他の適当な方法によって形成されることができる。すなわち、言い換えれば、モールド貫通ビア（ＴＭＶ、ｔｈｒｏｕｇｈ  ｍｏｌｄ  ｖｉａ）、例えば、上記第２絶縁層２４５を介して上記再配線パッド３３０まで形成された上記開口３８０は上記レーザビームで形成することができるため、上記再配線パッド３３０で上記開口３８０を形成するためのマスクを用いる方法は使用しないこともある。
【００９８】
図１４は、本発明の技術的思想によるファン−インＰＯＰ（ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）を示す。図１４に示すように、ファン−インＰＯＰ５００は、１つまたはそれ以上のメモリチップ５１４とメモリコントローラ５１６が配置されたパッケージ基板５１２を有した第１パッケージ５１０を含むことができる。上記メモリコントローラ５１６は、１つまたはそれ以上のメモリチップ５１４からデータを読み出すか、書き込む動作を制御することができる。上記第１パッケージ５１０と類似するか、同一の第２パッケージ５２０はソルダボールジョイント５３０とともに、上記第１パッケージ５１０上に配置されて連動される。上記ソルダボールジョイント５３０は上記第１パッケージ５１０の再配線パッド５３５と連動されることができる。上記再配線パッド５３５は図１１ないし１３に示す上記再配線パッド３３０と類似するか、同一とすることができる。上記ファン−インＰＯＰ５００において、上記第１パッケージ５１０と上記第２パッケージ５２０との間の上記配線は図１１ないし図１３に関する説明方法によって形成される。複数のメモリチップ５１４のうち、上記ソルダボールジョイント５３０に最も近いメモリチップは上記説明したように、再配線ライン３１０ａと再配線パッド３３０とが同一であるか、類似の再配線ライン及び再配線パッドを有する。
【００９９】
図１５は本発明の技術的思想によるウエハ積層パッケージを示す。図１５に示すように、ウエハ積層パッケージ６００は、パッケージ基板及び上記パッケージ基板６１０の表面上に１つまたはそれ以上に配置されたソルダボール６１５を含むことができる。上記ウエハ積層パッケージ６００は上記パッケージ基板６１０上に積層された複数の半導体チップ６０５を含むことができる。各チップはシリコン貫通ビア６２０（ＴＳＶ：ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ）及びチップパッド２２０と電気的に接続される再配線ライン３１０ａを含む。すなわち、言い換えれば、再配線ライン３１０ａ、上記チップパッド２２０、及びＴＳＶ６２０は互いに電気的に接続されることができる。上記ウエハ積層パッケージ６００に積層された上記チップは、少なくとも図２ないし図１１に関連して説明されたチップ基板２１０、チップパッド２２０、パシベーション層２３０、第１絶縁層２４０、第２絶縁層２４５及び再配線ライン３１０ａを含む。図１５に示すように、接着剤３４０は積層されたチップを互いに接続することができ、エポキシモールドコンパウンド３６０は上記積層されたチップ上に配置されることができる。
【０１００】
上述は例示的なものであって、これを限定的に解釈してはいけない。たとえ、いくつかの実施形態が説明されているが、本発明が属する技術分野において通常の知識を有する者であれば本明細書の新規技術の説明及び長所から実質的に外れない範囲内において、実施形態を充分に理解、実施して応用することができる。したがって、このような変更事項も請求の範囲内に定義されたように、本発明の技術的思想の範疇内に含まれるべきである。請求の範囲において、ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ条項は、説明された機能及び構造的に同等なことだけでなく、同等な構造を実行するように本明細書の説明された構造を支援するために意図されたものである。したがって、上記説明された内容は、本発明の技術的思想の例示であって、説明された特定の実施形態を限定するために解釈してはならない。他の実施形態だけでなく、説明された実施形態の変更も添付された請求項の範囲内に含まれるように意図されたものである。本発明の技術的思想は、以下の請求の範囲によって、請求の範囲内に含まれている同等なものとともに定義される。
【産業上の利用可能性】
【０１０１】
本発明の実施形態によるメモリセル構造を有するＤＲＡＭを含む電子素子１４００は、例えば、符号分割多重接続（ＣＤＭＡ）、グローバル移動通信システム（ＧＳＭ）、北アメリカデジタル端末機（ＮＡＤＣ）、延長された時分割多重接続（Ｅ−ＴＤＭＡ）、及び／または広帯域符号分割多重接続（ＷＣＤＭＡ）、ＣＤＭＡ２０００のような第３世代通信システムの通信インターフェースプロトコル内で使用することができる。但し、本明細書による電子素子の利用分野は例示的なものに過ぎない。
【符号の説明】
【０１０２】
２００  半導体ウエハ
２１０  チップ基板
２２０  チップパッド
２３０  パシベーション層
２４０  第１絶縁層
２４５  第２絶縁層
２５０  リセス部
２６０  第１開口部
２７０  フォトマスク
２７２  ガラス基板
２７４  透明部
２７６  半透明部
２８０  第２開口部
３００  ノズル
３１０  伝導性物質
３１２  ブレード
３１０ａ  再配線ライン
３３０  再配線パッド
３３４  ポンディングフィンガー
３５０  パッケージ基板
３５５  ソルダボール
３６０  エポキシモールディングコンパウンド
３７０  フィルム
３８０  開口
４００  ボールグリッドアレイパッケージ
５００  ファン−インＰＯＰ
５１０  第１パッケージ
５１４  メモリチップ
５１６  メモリコントローラ
５２０  第２パッケージ
５３０  ソルダボールジョイント
５３５  再配線パッド
６００  ウエハ積層パッケージ
６０５  半導体チップ
６１０  パッケージ基板
６２０  シリコン貫通ビア
【図１】
2011097034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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