(57)【要約】      （修正有）【課題】キャビティ内に複数の半導体素子を重ねて搭載するときに必要となる微細配線を備えた半導体素子搭載用パッケージ基板及びその製造方法を提供する。【解決手段】導体回路５０を備えるベース層６と、ベース層６に積層されるキャビティ層５と、キャビティ層５に設けられた開口２５によって形成されるキャビティ部９とを有し、キャビティ部９の開口２５からベース層６の導体回路５０が露出する半導体素子搭載用パッケージ基板において、ベース層６が、キャビティ部９側の表面に粗面形状を有するベース材２１と、ベース材２１に設けられた層間接続孔５１と、を有し、ベース層６の導体回路５０が、下地めっきとして、ベース材２１の粗面形状を有する表面及び層間接続孔５１の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっきを有する半導体素子搭載用パッケージ基板１とその製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
導体回路を備えるベース層と、このベース層に積層されるキャビティ層と、このキャビティ層に設けられた開口によって形成されるキャビティ部とを有し、このキャビティ部の開口から前記ベース層の導体回路が露出する半導体素子搭載用パッケージ基板において、
前記ベース層が、前記キャビティ部側の表面に粗面形状を有するベース材と、このベース材に設けられた層間接続孔と、を有し、
前記ベース層の導体回路が、その下地めっきとして、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっきを有する半導体素子搭載用パッケージ基板。
【請求項２】
請求項１において、ベース材表面の粗面形状の表面粗さが、十点平均粗さ（Ｒｚ）１．１μｍ〜５μｍである半導体素子搭載用パッケージ基板。
【請求項３】
請求項１又は２において、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成される半導体素子搭載用パッケージ基板。
【請求項４】
請求項１から３の何れかにおいて、粗面形状を有する表面及び層間接続孔の内壁に一括して設けられる薄付け無電解銅めっきが、銅とニッケルの合金めっきである半導体素子搭載用パッケージ基板。
【請求項５】
請求項４において、薄付け無電解銅めっきの厚さが、０．１μｍ〜１μｍである半導体素子搭載用パッケージ基板。
【請求項６】
ベース材の上に銅箔を重ねて加熱・加圧する工程と、
前記銅箔に窓孔を形成する工程と、
前記窓孔に対応する位置のベース材に層間接続孔を形成する工程と、
前記銅箔をベース材上から除去して前記ベース材表面に粗面形状を形成する工程と、
前記ベース材の粗面形状を有する表面及び層間接続孔の内壁に薄付け無電解銅めっきを直接かつ一体的に形成する工程と、
前記薄付け無電解銅めっき上の導体回路となる部分をパターン電気銅めっきで厚付けする工程と、
前記電気銅めっきで厚付けしなかった部分の薄付け無電解銅めっきを除去する工程と、
を有する半導体素子搭載用パッケージ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度化が可能な半導体素子搭載用パッケージ基板及びその製造方法に関する。
【背景技術】
【０００２】
電子部品の小型化や高密度化に伴い、システム化された半導体素子搭載用パッケージ基板（以下、「パッケージ基板」という。」が求められている。ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）に代表されるＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）では、一つのパッケージ基板に一つの半導体素子を実装する方法が一般的であったが、近年、一つのパッケージ基板に半導体素子を複数積み重ねたパッケージが主流となってきている。
【０００３】
ＰｏＰ用のパッケージ基板としては、図６に示すように、ボトムパッケージ用の基板（以下、「ボトム基板」という。」に、半導体素子２を２段に積み重ねて搭載し、ボトム基板３３とボンディングワイヤ４で接続したもの（引用文献１、２）が知られている。このように半導体素子２を複数搭載するためには、ボトム基板３３上に、半導体素子２と電気的に接続するための接続端子（ここでは、ワイヤボンド端子１２）を多数、密集して設ける必要があり、そのための微細回路が必要とされる。
【０００４】
このような微細な導体回路を形成する方法として、厚さが２μｍの薄い銅箔を備えた絶縁基材に層間接続孔を設け、薄い銅箔上及び層間接続孔内に厚さ０．１μｍの薄付け無電解銅めっきを行い、その上にめっきレジストを形成して導体回路となる部分をパターン電気めっきで厚付けした後、めっきレジストを除去し、全面をエッチングすることによって、パターン電気めっきしていない部分のみ（即ち、導体の薄い部分のみ）を除去して導体回路を形成する方法がある（特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２１１１８号公報
【特許文献２】特開２００８−０１６８１９号公報
【特許文献３】特開２００４−１４０１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体素子２とこれを搭載するボトム基板３３との間で、さらに高密度な接続を行うものとして、例えば、図１のように、ボトム基板３３のキャビティ部９内に２段に積み重ねた半導体素子２を収容する場合に、上側の半導体素子２をボンディングワイヤ４で接続し、下側の半導体素子２をはんだバンプ３８を用いたフリップチップ接続で行う接続構造が考えられている。この場合、フリップチップ端子４４は、半導体素子２を搭載する領域内のボトム基板３３上に、フルマトリックス状に配置することが可能であるため、引用文献１、２のように、ボンディングワイヤ４だけによって接続する場合に比べて、接続端子の数を大幅に増加させることができ、より高集積化された半導体素子２を搭載することが可能となる。しかしながら、接続端子の間隙に配置される引出し配線５３も高密度化し、フリップチップ端子４４の間隙に配置される引出し配線５３は、ライン／スペースが、１５μｍ／１５μｍ以下の微細化が要求されるようになっている。
【０００７】
引用文献３の導体回路形成方法では、図７に示すように、パターン電気銅めっき４７の給電層として、絶縁基材４９上に設けられた薄い銅箔４０と薄付け無電解銅めっき４１とを用いるため、パターン電気銅めっき４７後に全面をエッチングする際には、給電層（銅箔４０と薄付け無電解銅めっき４１とを合わせた層）の厚さ分のエッチングが必要になる。このときのエッチングにより、給電層を除去する際に、アンダーカット４８が生じる傾向がある。このため、形成される引出し配線５３とベース材２１との実質的な密着幅が減少し、ライン／スペースが、１５μｍ／１５μｍ以下のように微細な引出し配線５３の形成は難しい問題があった。
【０００８】
本発明は、上記問題点に鑑みなされたものであり、キャビティ内に複数の半導体素子を重ね、ワイヤーボンディング接続とフリップチップ接続とを併用して搭載するときに必要となる微細配線を備えた半導体素子搭載用パッケージ基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、以下のものに関する。
（１）  導体回路を備えるベース層と、このベース層に積層されるキャビティ層と、このキャビティ層に設けられた開口によって形成されるキャビティ部とを有し、このキャビティ部の開口から前記ベース層の導体回路が露出する半導体素子搭載用パッケージ基板において、前記ベース層が、前記キャビティ部側の表面に粗面形状を有するベース材と、このベース材に設けられた層間接続孔と、を有し、前記ベース層の導体回路が、その下地めっきとして、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっきを有する半導体素子搭載用パッケージ基板。
（２）  上記（１）において、ベース材表面の粗面形状の表面粗さが、十点平均粗さ１．１μｍ〜５μｍである半導体素子搭載用パッケージ基板。
（３）  上記（１）又は（２）において、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成される半導体素子搭載用パッケージ基板。
（４）  上記（１）から（３）の何れかにおいて、粗面形状を有する表面及び層間接続孔の内壁に一括して設けられる薄付け無電解銅めっきが、銅とニッケルの合金めっきである半導体素子搭載用パッケージ基板。
（５）  上記（４）において、薄付け無電解銅めっきの厚さが、０．１μｍ〜１μｍである半導体素子搭載用パッケージ基板。
（６）  ベース材の上に銅箔を重ねて加熱・加圧する工程と、前記銅箔に窓孔を形成する工程と、前記窓孔に対応する位置のベース材に層間接続孔を形成する工程と、前記銅箔をベース材上から除去して前記ベース材表面に粗面形状を形成する工程と、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁に薄付け無電解銅めっきを直接かつ一体的に形成する工程と、前記薄付け無電解銅めっき上の導体回路となる部分をパターン電気銅めっきで厚付けする工程と、前記電気銅めっきで厚付けしなかった部分の薄付け無電解銅めっきを除去する工程と、を有する半導体素子搭載用パッケージ基板の製造方法。
【発明の効果】
【００１０】
本発明によれば、キャビティ内に複数の半導体素子を重ね、ワイヤーボンディング接続とフリップチップ接続とを併用して搭載するときに必要となる微細配線を備えた半導体素子搭載用パッケージ基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例の半導体素子搭載用パッケージ基板の断面図である。
【図２】本発明の実施例の半導体素子搭載用パッケージ基板の一部を拡大し、製造工程を表すフロー図である。
【図３】本発明の実施例の半導体搭載用パッケージ基板に用いるキャビティ層の製造工程を表すフロー図である。
【図４】本発明の実施例の半導体搭載用パッケージ基板に用いるベース層の製造工程を表すフロー図である。
【図５】本発明の実施例の半導体搭載用パッケージ基板の製造工程を表すフロー図である。
【図６】従来の半導体素子搭載用パッケージ基板の断面図である。
【図７】従来の製造方法を用いて製造した半導体素子搭載用パッケージ基板の配線パターンの断面図である。
【発明を実施するための最良の形態】
【００１２】
本発明の半導体素子搭載用パッケージ基板１としては、図１に示すように、導体回路を備えるベース層６と、このベース層６に積層されるキャビティ層５と、このキャビティ層５に設けられた開口２５によって形成されるキャビティ部９とを有し、このキャビティ部９の開口２５から前記ベース層６の導体回路５０が露出する半導体素子搭載用パッケージ基板１において、前記ベース層６が、前記キャビティ部９側の表面に粗面形状を有するベース材２１と、このベース材２１に設けられた層間接続孔５１と、を有し、前記ベース層６の導体回路５０が、その下地めっきとして、前記ベース材２１の粗面形状を有する表面（図示しない。）及び層間接続孔５１の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっき（図示しない。）を有する半導体素子搭載用パッケージ基板１が挙げられる。
【００１３】
本発明の半導体素子搭載用パッケージ基板１は、キャビティ部９を有しており、このキャビティ部９内に半導体素子２を搭載するものであり、キャビティ部９内に封止材３を充填して封止することにより、半導体パッケージ３６としたときに、その表面が、ほぼフラットとなる。このため、ＰｏＰのボトム基板として用いられる場合には、トップ基板との接続を微小なはんだボール（図示しない。）で行なうことが可能となるため、接続端子も微小化することができ、高密度な接続を行なうことができる。
【００１４】
本発明において、導体回路５０とは、ベース材２１の粗面形状を有する表面に形成される配線パターンをいい、例えば、実施例を示す図１においては、ワイヤボンド端子１２、フリップチップ端子４４、層間接続ランド５２及びこれらの間隙に配置されてこれらを電気的に接続する引出し配線５３等を含む。
【００１５】
本発明において、ベース層６とは、図１に示すように、キャビティ層５と積層されてキャビティ部９を形成するとともに、半導体素子２を搭載するための基板をいう。ベース層６の一例としては、絶縁層であるベース材２１と、このベース材２１の両面に設けられた導体回路５０と、ベース材２１の内層に設けられた内層回路１９と、これらの導体回路５０と内層回路１９とを接続するために層間接続孔５１を設けて形成された層間接続４２とを有するものが挙げられる。ベース層６のキャビティ層５側の面には、導体回路５０として、半導体素子２と電気的に接続されるワイヤボンド端子１２、フリップチップ端子４４、層間接続ランド５２、及びこれらの間隙に配置されてこれらを電気的に接続する引出し配線５３を有する。ベース層６のキャビティ層５と反対側の面には、導体回路として、他の基板等と接続するための接続端子Ｂ１５を有する。これらの導体回路は、サブトラクト法等により形成することができる。また、ベース材２１は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材を用いて作製できる。例えば、本発明の実施例である図４に示すように、銅張り積層板をベース材ａ２８とし、ビルドアップ材をベース材ｂ２９及びベース材ｃ３０とし、これらを積層して多層化したベース材２１を使用してもよい。層間接続４２は、ドリル加工やレーザ加工を用いて貫通孔や非貫通孔を形成し、これらの孔内にめっきを形成すること等により作製できる。
【００１６】
本発明において、キャビティ層５とは、図１に示すように、ベース層６と積層されて半導体素子２を収納するキャビティ部９を形成する基板であるとともに、半導体素子２が搭載されるベース層６の接続パッド１１と、他の半導体素子搭載用パッケージ用基板（本発明の半導体素子搭載用パッケージ基板がボトム基板として用いられる場合は、トップ基板を示す。）と接続される接続端子Ａ１４との電気的接続を行う基板である。キャビティ層５の一例としては、絶縁層であるキャビティ材７と、その表面に形成される接続端子Ａ１４と、キャビティ材７のベース層６側に設けられる接着剤８と、キャビティ部９形成のための開口２５と、層間接続３１のための貫通孔Ａ（図示しない。）とを有するものが挙げられる。また、キャビティ材７は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材、フィルム材を用いることができる。キャビティ材７の厚みは、キャビティ部９に収納する半導体素子２を積み重ねる高さに応じて選択される。接続端子Ａ１４を形成するパターンは、サブトラクト法等により作製することができる。開口２５や貫通孔Ａ２４は、ルータ加工やパンチ加工等で形成することができる。
【００１７】
キャビティ層５の層間接続３１は、例えば、図１に示すように、ベース層６のキャビティ層５側の面に設けられた接続パッド１１と、この接続パッド１１を底面としてキャビティ層５に形成された有底ビア１３と、この有底ビア１３内に充填された導電樹脂１７と、この導電樹脂１７上に設けられた接続端子Ａ１４とにより形成することができる。導電樹脂１７の代わりに、非導電性の樹脂や、いわゆるフィルドビアめっきを用いてもよい。導電樹脂１７や非導電性樹脂、フィルドビアめっきにより、有底ビア１３内を充填することにより、有底ビア１３の直上に接続端子Ａ１４を設けることが可能になり、高密度化を図ることができる。このキャビティ層５上の接続端子Ａ１４は、他の半導体素子搭載用パッケージ基板や半導体パッケージ、配線板（何れも図示しない。）との接続に用いる、いわゆる外部接続端子として用いることができる。また、ベース層６のキャビティ層５側の面に設けられた接続パッド１１は、半導体素子２との接続を行うワイヤボンド端子１２やフリップチップ端子４４等の、いわゆる内部接続端子や、ベース層６のキャビティ層５側とは反対側の面に設けられた接続端子Ｂ１５に電気的に接続される。接続端子Ｂ１５は、接続端子Ａ１４と同様に、他の半導体素子搭載用パッケージ基板や半導体パッケージ、配線板（何れも図示しない。）との接続に用いる、いわゆる外部接続端子として用いることができる。
【００１８】
本発明において、キャビティ部９は、図１に示すように、半導体素子搭載用パッケージ基板１に設けられた所定の深さの窪みであり、半導体素子２を搭載するためのスペースとして使用される。キャビティ部９は、開口２５を有するキャビティ層５とベース層６とを積層することにより形成することができる。
【００１９】
キャビティ部９の開口２５から、ベース層６の導体回路５０であるワイヤボンド端子１２やフリップチップ端子４４が露出する。このように、キャビティ部９内に、ベース層６のワイヤボンド端子１２やフリップチップ端子４４が露出することにより、半導体素子２のワイヤボンド接続端子（図示しない。）やはんだバンプ３８と、ベース層６のワイヤボンド端子１２やフリップチップ端子４４とを、それぞれ接続することができ、複数の半導体素子２を搭載することが可能になる。
【００２０】
キャビティ層５とベース層６の積層に用いる接着剤８は、半導体素子搭載用パッケージ基板１の製造に用いられるエポキシやポリイミド系の多層化接着用の接着剤８を用いることができる。このような接着剤８として、例えば、強化繊維に熱硬化性樹脂を含浸し、加熱・乾燥して、半硬化状にしたプリプレグや、ポリエチレンテレフタレートフィルム上に熱硬化性樹脂を塗布し、加熱・乾燥してドライフィルム状にした接着シートを使用することができる。熱硬化樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ビスマレイミド樹脂等が使用でき、強化繊維としては、ガラス布、ガラス紙、アミド布、アミド紙が使用できる。
【００２１】
ベース層６は、キャビティ部９側の表面に粗面形状を有するベース材２１と、このベース材２１に設けられた層間接続孔５１とを有する。
【００２２】
ベース材２１表面の粗面形状は、例えば、図２（ａ）、（ｂ）に示すように、ベース材ａ２８上にベース材ｂ２９及びベース材ｃ３０を形成するためのプリプレグを重ね、このプリプレグ上に銅箔４０のマット面を重ねて加熱積層してベース材２１を形成した後、銅箔４０をエッチング等で除去することにより、形成することができる。この方法によれば、使用した銅箔４０のマット面の形状が、ベース材２１の表面に転写するので、微細な粗面形状を形成することができる。使用する銅箔４０としては、半導体素子搭載用パッケージ基板１の製造に使用される一般銅箔のほか、ロープロファイル銅箔やプロファイルフリー銅箔等を使用できる。一般銅箔としては、ＧＴＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：８μｍ、）、ロープロファイル銅箔としては、３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）やＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７μｍ〜３．３μｍ）、プロファイルフリー銅箔としては、ＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）やＭｕｌｔｉＦｏｉｌ−Ｇ  シリーズ（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）等が挙げられる。ここで、Ｒｚは、ＪＩＳ  Ｂ  ０６０１（１９９４）で規定される十点平均粗さである。この後に行なう無電解銅めっきの密着を考慮すると、ある程度の大きさの凹凸を有する必要があり、また、回路形成時のエッチング残りである残銅を考慮すると、凹凸はなるべく小さくする必要がある。このため、ロープロファイル銅箔またはプロファイルフリー銅箔を使用するのが望ましい。なお、密着をより強くするためには、ロープロファイル銅箔を使用するのが望ましく、残銅をより抑制してより微細な配線の形成性を向上するためには、プロファイルフリー銅箔を使用するのが望ましい。
【００２３】
ベース材２１に設けられる層間接続孔５１は、ドリル加工やレーザ加工を用いて貫通孔や非貫通孔を形成することで形成できる。非貫通孔または貫通孔の何れでもよいが、キャビティ層５側の面に開口を有するように設けられる。
【００２４】
図２（ｃ）〜（ｆ）に示すように、ベース層６の導体回路５０は、その下地めっきとして、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっき４１を有する。つまり、ベース層６の導体回路５０は、下地めっきとして、薄付け無電解銅めっき４１を有しており、この薄付け無電解銅めっき４１が給電層となって、その上にパターン電気銅めっき４７が形成されている。給電層となる薄付け無電解銅めっき４１は、必要な触媒処理を行った後、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁に、直接かつ一体的に形成される。ここで、直接かつ一体的に形成とは、薄付け無電解銅めっき４１が、ベース材２１の表面に、銅箔や接着剤（ここでは、いわゆるゴム成分を有する無電解めっき用の接着剤をいう。）を介さずに、触媒のみを介して直接析出しており、しかも、粗面形状を有する表面と層間接続孔５１の内壁とが一括してめっきされることにより、連続して繋がっていることをいう。その後、パターン電気銅めっき４７で厚付けされた部分以外の薄付け無電解銅めっき４１は除去され、ベース材２１が露出することにより、導体回路５０が形成される。このように、給電層となる下地めっきは、薄付け無電解銅めっき４１のみで構成され、銅箔を有しないため、非常に薄く（例えば、０．１μｍ〜１μｍ）形成することが可能である。その結果、下地めっきを除去するためのエッチング量を小さくできるので、アンダーカット量を低減することができる。したがって、ライン／スペースが１５μｍ／１５μｍレベルの微細回路の形成が容易になる。
【００２５】
ベース材２１表面の粗面形状の表面粗さが、十点平均粗さ（Ｒｚ）１．１μｍ〜５μｍであるのが望ましい。Ｒｚは、ＪＩＳ  Ｂ  ０６０１（１９９４）で規定される十点平均粗さであり、触針式表面粗さ計などを用いて測定することが可能である。ベース材２１表面に、十点平均粗さ（Ｒｚ）１．６μｍ〜５μｍの平均粗さを有する粗面形状を形成する方法としては、ロープロファイル銅箔のマット面をプリプレグに重ねて加熱積層してベース材２１を形成した後、ロープロファイル銅箔をエッチング等で除去する方法が挙げられる。ロープロファイル銅箔としては、３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）やＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７μｍ〜３．３μｍ）等が挙げられる。また、ベース材２１表面に、十点平均粗さ（Ｒｚ）１．１μｍ〜１．５μｍの平均粗さを有する粗面形状を形成する方法としては、プロファイルフリー銅箔のマット面をプリプレグに重ねて加熱積層してベース材２１を形成した後、プロファイルフリー銅箔をエッチング等で除去する方法が挙げられる。プロファイルフリー銅箔としては、ＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）やＭｕｌｔｉＦｏｉｌ−Ｇ  シリーズ（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）等が挙げられる。十点平均粗さ（Ｒｚ）が１．１μｍ以上であることにより、粗面形状を有するベース材２１表面への無電解銅めっきの密着が得られ、十点平均粗さ（Ｒｚ）が５μｍ以下であることにより、微細回路形成時のエッチング残りを抑制することができる。なお、十点平均粗さ（Ｒｚ）が１．６μｍ以上であれば、より高い密着を得られる点で望ましく、十点平均粗さ（Ｒｚ）が１．５μｍ以下であれば、残銅をより抑制でき、より微細配線の形成性に優れる点で望ましい。
【００２６】
上記のように、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成されるのが望ましい。これにより、無電解銅めっきとの密着に適した粗面形状を、ベース材２１表面に形成することができる。一般銅箔では、凹凸が大きいため、微細回路形成時に残銅が生じる可能性があるが、ロープロファイル銅箔やプロファイルフリー銅箔では、凹凸が小さいため残銅は抑制され、一方で、微細な凹凸によって、無電解銅めっきの密着を得ることが可能となる。
【００２７】
粗面形状を有する表面５８及び層間接続孔５１の内壁に一括して設けられる薄付け無電解銅めっき４１が、銅とニッケルの合金めっきであるのが望ましい。この場合、一般的な薄付け無電解銅めっきに比べて、めっき粒子が微細化するので、ベース材２１表面に形成された粗面形状の凹凸に対する薄付け無電解銅めっきの追従性が向上し、ベース材２１と薄付け無電解銅めっき４１との密着をより強固にすることができる。また、銅とニッケルとの合金めっきであるため、その上に形成するパターン電気銅めっきと近い組成であることから、回路形成時のエッチング速度も大きく変わらないので、アンダーカットが抑制され、微細回路形成性に優れる。
【００２８】
銅とニッケルの合金めっきは、公知の水溶性銅化合物、水溶性ニッケル化合物、錯化剤、及び還元剤を含有する水溶液からなる無電解銅／ニッケル合金めっき液を用いて形成することができる。例えば、水溶性銅化合物としては、硫酸銅、塩化銅等、水溶性ニッケル化合物としては、硫酸ニッケル、塩化ニッケル等、還元剤としては、次亜リン酸ナトリウム、ホルムアルデヒド等、錯化剤としては、酢酸、蟻酸、エチレンジアミンテトラ酢酸等を用い、ｐＨ８〜１２程度としたものが挙げられる。無電解銅／ニッケルめっき液の液温は、３０〜８０℃程度とするのが通常である。ニッケル塩の含有量を変えることによって、形成されるめっき皮膜中のニッケル含有率を調整することができる。このような無電解銅／ニッケルめっき液としては、ＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）、トップニコロンＣｕ−５０Ａ，Ｂ（奥野製薬株式会社、製品名）等が挙げられる。
【００２９】
薄付け無電解銅めっき４１の厚さが、０．１μｍ〜１μｍであるのが望ましい。この厚さの範囲であることにより、ベース材２１表面と薄付け無電解銅めっき４１との十分な密着を得ることができる。０．１μｍより薄いと、ベース材２１表面との密着を得るための薄付け無電解銅めっき４１が完全に形成されないため、十分な密着が得られず、また、パターン電気めっきのための給電層として十分でない。１μｍより厚いと、パターン電気銅めっき４７後の回路形成でエッチングする際に、エッチングする量が大きくなるため、微細回路形成に不利になるため、望ましくない。
【００３０】
本発明の半導体実装用パッケージ基板の製造方法の一例について、以下に説明する。
【００３１】
まず、図２（ａ）に示すように、ベース材ａ２８上にベース材ｂ２９及びベース材ｃ３０を形成するためのプリプレグを重ね、このプリプレグ上に銅箔４０のマット面を重ねて加熱積層してベース材２１を形成する。ここで用いる銅箔４０は、ベース材２１表面に粗面形状を形成するとともに、窓孔を形成して層間接続孔５１を形成するためのものでもある。次に、銅箔４０に窓孔（図示しない。）を形成した後、窓孔に対応する位置のベース材２１に層間接続孔５１を形成する。
【００３２】
次に、図２（ｂ）に示すように、銅箔４０をベース材上から除去する。この段階で、ベース材２１の表面には、銅箔４０のマット面の形状が転写されて、粗面形状を有する表面５８が形成される。
【００３３】
次に、図２（ｃ）に示すように、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁に薄付け無電解銅めっき４１を直接かつ一体的に形成する。この段階で、ベース材２１表面に、十分な密着力を有する薄付け無電解銅めっき４１が形成される。
【００３４】
次に、図２（ｄ）に示すように、薄付け無電解銅めっき４１上にめっきレジスト４３を形成する。
【００３５】
次に、図２（ｅ）に示すように、薄付け無電解銅めっき４１上の導体回路となる部分をパターン電気銅めっき４７で厚付けする。薄付け無電解銅めっき４１が給電層となり、導体回路となるパターン電気銅めっき４７が形成されるので、ベース材２１との密着力を有するパターン電気銅めっき４７が得られる。
【００３６】
次に、図２（ｆ）に示すように、パターン電気銅めっき４７で厚付けしなかった部分の薄付け無電解銅めっき４１をエッチング除去する。これは、めっきレジスト４３を除去した後、露出するパターン電気銅めっき４７及び薄付け無電解銅めっき４１の両者の全面に対してエッチングを行うことにより、厚みの薄い薄付け無電解銅めっき４１が先にエッチング除去されることを利用して行なう。これにより、ワイヤボンド端子１２、フリップチップ端子４４、引出し配線５３等の導体回路５０が形成される。
【００３７】
さらに、図２（ｆ）に示すように、必要に応じて、ソルダーレジスト１０を形成し、保護めっき（図示しない。）を形成する。保護めっきの形成は、ニッケルめっきと金めっき、またはニッケルめっきとパラジウムめっきと金めっきを、それぞれこの順番で、導体回路５０上にめっきすることで行なうことができる。これにより、ベース層６を作製する。
【００３８】
上記で作製したベース層６とキャビティ層５を積層して一体化した後、必要な回路形成、保護めっき、ソルダーレジスト２３等を形成し、半導体実装用パッケージ基板１を作製する。
【実施例】
【００３９】
以下に、本発明の実施例を説明するが、本発明は本実施例に限定されない。
【００４０】
（実施例１）
［キャビティ層の作製］
図３（ａ）に示すように、キャビティ材７として、両面に厚さ１２μｍの銅箔を張合わせた厚さ０．２ｍｍのエポキシ樹脂ガラス布銅張積層板を準備し、ＮＣドリルマシンによって、有底ビアを形成するための貫通孔Ａ２４を孔明けした。
【００４１】
次に、図３（ｂ）に示すように、キャビティ材７の銅箔をエッチングして、ベース層側となる一方の面にのみ内層回路１９を形成し、他方の面、即ち接続端子Ａを形成する面については、ほぼ全面に銅箔を残した。
【００４２】
次に、図３（ｃ）に示すように、接着剤８として、厚さ２５μｍのエポキシ系ドライフィルム状の接着シートＡＳ２６００（日立化成工業株式会社製、商品名）を、ラミネータによりキャビティ材７のベース層側となる面に仮付けした。
【００４３】
次に、図３（ｄ）に示すように、接着シートには、キャビティ材７に設けた有底ビア形成用の貫通孔Ａ２４に合わせて、開口を打ち抜き金型で形成した。次に、ＮＣルータ機を用いて、キャビティ部となる１２ｍｍ×１２ｍｍの大きさの開口２５を形成した。
【００４４】
［ベース層の作製］
図４（ａ）に示すように、ベース材ａ２８として、両面に厚さ１２μｍの銅箔５７を張合わせた厚さ０．０６ｍｍのエポキシ樹脂ガラス布銅張積層板にＮＣドリルマシンによって、貫通孔Ｂ３９を明けた。
【００４５】
次に、図４（ｂ）に示すように、貫通孔Ｂ３９内を含むベース材ａ２８の全面に０．５μｍの下地めっきと、めっき厚２０μｍの電気銅めっきを形成した後、ベース材ａ２８の導体（銅箔５７と下地めっきと電気銅めっきにより形成される。）をエッチングして、ベース材ａ２８の表裏に回路５６を形成した。
【００４６】
次に、ベース材ｂ２９、ベース材ｃ３０として、厚さ０．０６ｍｍのエポキシ樹脂ガラスクロス布プリプレグであるＧＥＡ−６７９ＮＵＪＹ（日立化成工業株式会社製、商品名）を準備した。また、銅箔４０として、厚さ１２μｍのロープロファイル銅箔である３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）を準備した。
【００４７】
次に、図４（ｃ）に示すように、ベース材ｂ２９及びベース材ｃ３０を、先に準備したベース材ａ２８の両面の回路５６上に重ね合わせ、さらに、厚さ１２μｍのロープロファイル銅箔４０を、マット面をベース材ｂ２９及びベース材ｃ３０側に向けて、その上に重ね合わせ、真空プレスを用いて、圧力３ＭＰａ、温度１７５℃、保持時間１．５ｈｒの条件で加圧加熱して積層一体化して、ベース材２１を作製した。次に、ベース材２１の銅箔４０をエッチングして、コンフォーマルマスク（図示しない。）を形成した。
【００４８】
次に、図４（ｄ）に示すように、ベース材２１に、ＮＣレーザ加工機を用いてレーザ孔２６を形成し、ついでレーザ孔２６のクリーニング処理を過マンガン酸ナトリウム水溶液で行った後、エッチングにより、ロープロファイル銅箔４０をベース材２１上から完全に除去した。これにより、ベース材２１の表面には、ロープロファイル銅箔４０のマット面の形状が転写され、粗面形状を有する表面５８（Ｒｚ：１．６μｍ〜５μｍ）が形成される。
【００４９】
次に、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間１６分の条件で、０．４μｍの薄付け無電解銅めっきを行った。これにより、ベース材２１表面に、十分な密着力を有する薄付け無電解銅めっきを形成した。
【００５０】
次に、薄付け無電解銅めっきの表面のめっき不要の部分（最終的にエッチングで除去される部分）にめっきレジストを形成し、硫酸銅めっきを用いて、めっきレジストを形成した以外の部分に、めっき厚２０μｍのパターン電気銅めっきを形成した。
【００５１】
次に、めっきレジストの剥離除去を行った後、硫酸過水エッチング組成からなるコブラエッチング液（荏原ユージライト株式会社製、商品名）を用いて、パターン電気銅めっきのない部分の薄付け無電解銅めっきを、温度５０℃、スプレー圧力０．２ＭＰａ、速度１．０ｍ／ｍｉｎの条件でエッチングして除去した。ついで、過マンガン酸ナトリウム水溶液を用い、温度８５℃で１５分間の条件でめっき触媒の除去を行った。これにより、図４（ｅ）に示すように、ワイヤボンド端子１２、フリップチップ端子４４、引出し配線５３、層間接続ランド５２、接続パッド１１、接続端子Ｂ１５等を含む導体回路５０を形成した。このときの引出し配線５３のライン幅は最小１５μｍ、スペースは最小１５μｍ、ピッチは最小３０μｍであった。
【００５２】
次に、図４（ｆ）に示すように、導体回路５０を形成したベース材２１の表面に、ソルダーレジスト１０を形成し、ベース層６を作製した。なお、このソルダーレジスト１０の形成は、ベース材２１のキャビティ層と接着する側（引出し配線５３、フリップチップ端子４４等を形成した側）のみに形成し、他方の面（接続端子Ｂ１５を形成した面）には形成しなかった。
【００５３】
［半導体素子搭載用パッケージ基板の作製］
次に、図５（ａ）に示すように、キャビティ層５の接着剤８を仮付けした面と、ベース層６のソルダーレジスト１０を形成した面が向き合うように重ね合わせて積層一体化し、半導体素子搭載用パッケージ基板１とした。
【００５４】
次に、有底ビア１３内のクリーニング処理を、過マンガン酸ナトリウム水溶液を用いて行い、有底ビア１３内及びキャビティ部９内を含む半導体素子搭載用パッケージ基板１の全面にめっき触媒の付与と０．５μｍの下地めっき（図示しない。）を行った。
【００５５】
次に、図５（ｂ）に示すように、下地めっき（図示しない。）表面のうち、この後のパネル電気銅めっき１８が不要な部分（キャビティ部９内及びベース層６の接続端子Ｂ１５を有する面）にめっきレジスト４３を形成した。なお、キャビティ部９は、パネル電気銅めっき１８されないように、めっきレジスト４３で完全に被覆した。次に、硫酸銅めっきで、めっき厚２０μｍのパネル電気銅めっき１８を形成し、ついで、めっきレジスト４３の剥離除去を行った。
【００５６】
次に、硫酸過水エッチング組成からなるコブラエッチング液（荏原ユージライト株式会社製、商品名）を用いて、キャビティ部９内に析出した下地めっき（図示しない。）を、温度５０℃、スプレー圧力０．２ＭＰａ、速度１．０ｍ／ｍｉｎの条件でエッチングし、ついで、過マンガン酸ナトリウム水溶液、温度８５℃で１５分間の条件で触媒の除去を行った。
【００５７】
次に、図５（ｃ）に示すように、半導体素子搭載用パッケージ基板１の有底ビア１３内に、導電樹脂１７としてＡＥ１２４４（タツタ電線株式会社製、商品名）をスクリーン印刷法で充填し、加熱硬化した後、バフ研磨機（株式会社石井表記製）を使用し、導電樹脂１７が平滑になるまで研磨した。
【００５８】
次に、図５（ｃ）に示すように、この後のニッケル・金めっき１６が不要な部分にめっきレジスト４３を形成した。なお、キャビティ部９内のワイヤボンド端子１２や接続端子Ｂ１５は、この後に行なうニッケル・金めっき１６が処理されるようにするため、めっきレジスト４３は被覆しなかった。
【００５９】
次に、無電解ニッケルめっき及び無電解金めっきを行い、半導体素子搭載用パッケージ基板１の一方の面に設けられた接続端子Ａ１４、他方の面に設けられた接続端子Ｂ１５及びキャビティ部９内のワイヤボンド端子１２、フリップチップ端子４４を含む露出した導体回路の表面に、ニッケル・金めっき１６（接続端子Ａ１４の表面以外は図示しない。）を形成した。
【００６０】
次に、図５（ｄ）に示すように、ニッケル・金めっき１６（接続端子Ａ１４上以外は図示しない。）をエッチングレジストとして、エッチングにより回路形成し、接続端子Ａ１４を含む回路を、キャビティ層５の表面に形成した。
【００６１】
次に、図５（ｅ）に示すように、半導体素子搭載用パッケージ基板１の両面に、ソルダーレジスト２３を形成した。
【００６２】
（実施例２）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１２μｍのロープロファイル銅箔であるＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７〜３．３μｍ）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６３】
（参考例１）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１８μｍの一般銅箔であるＧＴＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：８μｍ、）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６４】
（実施例３）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１２μｍのプロファイルフリー銅箔であるＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６５】
（実施例４）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間４分の条件で、０．１μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６６】
（実施例５）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間４０分の条件で、１μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６７】
（実施例６）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるトップニコロンＣｕ−５０Ａ，Ｂ（奥野製薬株式会社、製品名）に温度８０℃、時間４分の条件で、０．４μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６８】
（参考例２）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅めっきであるＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）に温度２４℃、時間２４分の条件で、貫通孔Ｂ３９内を含むベース材ａ２８の全面に０．４μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００６９】
（比較例１）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、極薄銅箔厚３μｍにキャリア銅箔厚１８μｍが貼り合わされたピーラブル銅箔であるＭＴ１８ＳＤＨ−３（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：２μｍ以下）を準備した。キャリア銅箔のみを除去した後、実施例１と同様にしてコンフォーマルマスク（図示しない。）を形成し、レーザ孔２６を形成し、クリーニング処理を行った。この後、極薄銅箔をエッング除去することなく、ベース材２１の表面に極薄銅箔を残したままとした。この後は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。
【００７０】
各実施例、参考例及び比較例についての、ベース材表面の表面粗さ、ベース層の導体回路のピール強度、アンダーカット量、残銅の有無の評価は、以下のように行った。
【００７１】
［ベース材表面の表面粗さ］
表面粗さは、ＪＩＳ  Ｃ  ６４８１（１９９４）において規定される十点平均粗さＲｚであり、触針式表面粗さ計サーフテストＳＶ−４００（株式会社ミツトヨ製、商品名）を用いて測定した。
【００７２】
［ベース層の導体回路のピール強度］
ピール強度（ｋＮ／ｍ）は、ベース層上に１０ｍｍ幅の導体回路を形成したサンプルを作製し、テンシロンＲＴＭ−１００（株式会社オリエンテック製、商品名）を用い、ＪＩＳ  Ｚ  ０２３７の９０度引き剥がし法に準じて、室温（２５℃）で、ベース材に対して導体回路を９０度方向に毎分３００ｍｍの速さで引き剥がして測定した。
【００７３】
［アンダーカット量］
ベース層の導体回路で、ライン／スペース＝１５μｍ／１５μｍの箇所について、断面を光学顕微鏡で観察し、図７に示すアンダーカット量（片側）を測定した。
【００７４】
［残銅の有無］
ベース層の導体回路で、ライン／スペース＝１５μｍ／１５μｍの箇所について、表面を光学顕微鏡で観察して評価した。
【００７５】
表１に、結果を示す。実施例１〜６では、導体回路のピール強度が何れも０．５ｋＮ／ｍ以上、アンダーカット量が２〜３μｍであり、残銅もなかった。参考例１では、ピール強度は向上するものの、残銅が生じた。参考例２では、ピール強度が０．５ｋＮ／ｍを下回った。比較例１では、ピール強度としては高いものの、アンダーカット量が大きく、ライン幅１５μｍ以下の導体回路の形成は難しい。
【００７６】
【表１】
2011159695.tif 000003
【符号の説明】
【００７７】
１…半導体素子搭載用パッケージ基板、２…半導体素子、３…封止材、４…ボンディングワイヤ、５…キャビティ層、６…ベース層、７…キャビティ材、８…接着剤、９…キャビティ部、１０…ソルダーレジスト、１１…接続パッド、１２…ワイヤボンド端子、１３…有底ビア、１４…接続端子Ａ、１５…接続端子Ｂ、１６…ニッケル・金めっき、１７…導電樹脂、１８…パネル電気銅めっき、１９…内層回路、２１…ベース材、２３…ソルダーレジスト、２４…貫通孔Ａ、２５…開口、２６…レーザ孔、２８…ベース材ａ、２９…ベース材ｂ、３０…ベース材ｃ、３１…層間接続、３３…ボトム基板、３５…ボトムパッケージ、３６…半導体パッケージ、３８…はんだバンプ、３９…貫通孔Ｂ、４０…銅箔、４１…薄付け無電解銅めっき、４２…層間接続、４３…めっきレジスト、４４…フリップチップ端子、４６…はんだボール、４７…パターン電気銅めっき、４８…アンダーカット、４９…絶縁基材、５０…導体回路、５１…層間接続孔、５２…層間接続ランド、５３…引出し配線、５４…下地めっき、５５…電気銅めっき、５６…回路、５７…銅箔、５８…粗面形状を有する表面
【図１】
2011159695.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011159695.tif 000009
【図７】
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