(57)【要約】【課題】駆動制御回路として用いられる半導体集積回路において、待機モード時の消費電力を削減できると同時に、待機モードからの復帰時における初期化が不要であり、かつ、回路の誤動作も防止し得る半導体集積回を提供する。【解決手段】アナログ回路ブロック部１０とロジック回路ブロック部２０とを有する半導体集積回路において、テストモード回路２３，２４は、待機モード時には、アナログ回路ブロック部１０への供給電源をＯＦＦとし、ロジック回路ブロック部２０のみを動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ出力回路部とロジック制御回路部とを有する半導体集積回路において、
上記アナログ出力回路部の動作用供給電源と、上記ロジック制御回路部の動作用供給電源とが分離されていると共に、
上記アナログ出力回路部の動作用供給電源のみをＯＦＦとする待機モード設定部を備えており、
待機モード時には、上記待機モード設定部によってアナログ出力回路部への供給電源をＯＦＦとし、ロジック制御回路のみを動作させることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の上記半導体集積回路を、インクジェットヘッドの駆動制御回路として備えていることを特徴とするインクジェット装置。
【請求項３】
アナログ出力回路部とロジック制御回路部とを有する半導体集積回路によって構成される駆動制御回路の制御方法において、
上記ロジック制御回路部を常時動作させる共に、上記アナログ出力回路部の出力／非出力を上記アナログ出力回路部への動作用供給電源のオン／オフの切替えによって制御することを特徴とする駆動制御回路の制御方法。
【請求項４】
上記駆動制御回路は、インクジェット装置のインクジェットヘッドの駆動制御回路であり、
上記アナログ出力回路部は、インクジェットヘッドへの駆動信号を出力するものであることを特徴とする請求項３に記載の駆動制御回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインクジェット装置の駆動制御回路等に使用される半導体集積回路、および、複数のノズルからインクを吐出するインクジェットヘッド部と、上記インクジェットヘッド部へ駆動信号を送る駆動回路部とを備えたインクジェット装置に関する。
【背景技術】
【０００２】
昨今の半導体集積回路では、集積度の向上、チップサイズの縮小に伴って、より高度化された機能が達成できるようになっている。しかしながら、高度化された半導体集積回路では、内部回路を機能させるために、ロジック内部駆動用電源、ロジックバッファ用電源、レファレンス用電源、及びアナログ回路駆動用電源など複数の電源を必要とする。このため、所定の動作を行っていない待機状態でも通常動作時に匹敵する電力が消費される。
【０００３】
そのため、多くの電力を消費する駆動回路（例えば、インクジェットヘッド駆動用ドライバＩＣやＬＥＤ駆動用ドライバＩＣ）においては、放熱対策がないままに使い続けると、半導体チップ内温度が上昇して動作保証温度範囲を越えてしまい、機能動作が保障できなくなる懸念があった。したがって、高い駆動電圧、および高スルーレート出力波形を可能とする制御回路に用いられる半導体集積回路では、チップ温度の上昇を抑えることが必要不可欠であり、放熱板を設置するなどの放熱対策が待機状態においても常時必要であった。近年、半導体集積回路の搭載装置は大規模化の一途であり、チップ消費電力も増加の一途である。このため、所定の動作を行っていない待機状態においては、極力電力を抑えることが望まれる。
【０００４】
特許文献１には、半導体集積回路が搭載される装置において、低消費電力モードを設置し、センスアンプ部やラッチ回路などすべての内部回路を停止させることで低消費電力化を図る技術が開示されている。
【０００５】
また、特許文献２には、スタンバイモードへの移行時に、システムクロック周波数を高い周波数から低い周波数に切り替えることで、低消費電力化を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許３９２２０２３号公報（２００１年４月１２日国際公開）
【特許文献２】特開２００２−２０４３２１号公報（２００２年７月１９日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の構成では、低消費電力モードにおいて内部回路をすべて停止させるため、復帰時には内部回路の初期化が必要不可欠となり、そのための初期化制御端子が設けられる。この時、初期化の為の制御端子が新たに必要となるため、チップセレクト端子と共用化することで、チップサイズの増加の対策を行っている。
【０００８】
しかしながら、特許文献１のように、低消費電力化を実現する一方で、そのための制御端子の追加、初期化動作の追加が必要となる構成では、取り扱いが複雑になる懸念があった。
【０００９】
一方、特許文献２の構成では、スタンバイモードに移行しても、制御回路やＮＣＵ（網制御装置）などに給電を行っているため、十分消費電力を低減することができないといった問題がある。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、待機モード時の消費電力を削減できると同時に、待機モードからの復帰時における初期化が不要であり、かつ、回路の誤動作も防止し得る制御回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明の半導体集積回路は、アナログ出力回路部とロジック制御回路部とを有する半導体集積回路において、上記アナログ出力回路部の動作用供給電源と、上記ロジック制御回路部の動作用供給電源とが分離されていると共に、上記アナログ出力回路部の動作用供給電源のみをＯＦＦとする待機モード設定部を備えており、待機モード時には、上記待機モード設定部によってアナログ出力回路部への供給電源をＯＦＦとし、ロジック制御回路のみを動作させることを特徴としている。
【００１２】
上記の構成によれば、待機モード時にアナログ出力回路部の動作用供給電源のみをＯＦＦとし、消費電力の大きいアナログ出力回路部を停止させることで消費電力削減効果が得られるので放熱対策の負荷を低減できる。一方で、ロジック制御回路は動作させるため、待機モードからの復帰時における初期化が不要であり、初期化処理等の複雑な処理を省略できる。さらに、待機モード時において、アナログ出力回路部が停止されるため、アナログ出力回路部からのノイズも発生せず、ロジック制御回路の誤動作も防止できる。
【００１３】
また、上記の課題を解決するために、本発明の駆動制御回路の制御方法は、アナログ出力回路部とロジック制御回路部とを有する半導体集積回路によって構成される駆動制御回路の制御方法において、上記ロジック制御回路部を常時動作させる共に、上記アナログ出力回路部の出力／非出力を上記アナログ出力回路部への動作用供給電源のオン／オフの切替えによって制御することを特徴としている。
【発明の効果】
【００１４】
本発明の半導体集積回路は、待機モード時にアナログ出力回路部の動作用供給電源のみをＯＦＦとし、消費電力の大きいアナログ出力回路部を停止させることで消費電力削減効果が得られる一方で、ロジック制御回路は動作させるため、待機モードからの復帰時における初期化が不要であり、初期化処理等の複雑な処理を省略できるという効果を奏する。さらに、待機モード時において、アナログ出力回路部が停止されるため、アナログ出力回路部からのノイズも発生せず、ロジック制御回路の誤動作も防止できるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本半導体集積回路の回路構成を示すブロック図である。
【図２】本半導体集積回路を含む装置システム構成の一例を示すブロック図である。
【図３】電源制御回路の構成を示すブロック図である。
【図４】テストモード回路の配置構成の一例を示すブロック図である。
【図５】テストモード回路内部構成の一例を示す回路図である。
【図６】通常モードで駆動したときの出力信号の一例を示すグラフである。
【図７】スタンバイモードで駆動したときの出力信号の一例を示すグラフである。
【図８】通常モードで駆動したときの出力信号の一例を示すグラフである。
【図９】カスケード接続した駆動回路構成の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。まず、図１に本実施の形態に係る半導体集積回路（以下、本半導体集積回路と称する）の回路構成ブロック図を示す。尚、以下の説明では、本半導体集積回路は、インクジェット装置のインクヘッド駆動制御回路を構成するものとして例示される。
【００１７】
本半導体集積回路は、大別してアナログ回路ブロック部１０とロジック回路ブロック部２０とで構成される。また、本半導体集積回路は、図１に示されてない外部回路と接続されており、その外部回路からは、本半導体集積回路の動作に必要な電源、制御信号、およびデータが供給される。ここでは、電源としてＶＣＣ＿２．５Ｖ，ＶＣＣ＿５．０Ｖ，ＶＣＣ＿ＤＡＣ、及びＶＨ電源が供給され、制御信号としてＳｉｇｎａｌ−１〜５が供給され、データとしてＶｃｈ設定用シリアルデータが供給されている。本半導体集積回路は、外部回路より供給される制御信号およびデータに基づいて、出力チャンネル毎に駆動電圧と共通電圧とを外部駆動素子（例えばインクヘッド）へ出力する。
【００１８】
ロジック回路ブロック部２０は、ＶｃｈＤａｔａ設定回路２１、タイミング制御ロジック回路２２、テストモード回路２３，２４、及びレベルシフタ回路により構成されている。
【００１９】
本実施の形態におけるテストモード回路は、スタンバイモード以外に複数の機能を備えており、それらの機能のために２箇所に備えられている。テストモード回路２３は、主にＤ／Ａ変換回路１２へ送られるデータに関するテストモード回路であり、ＶｃｈＤａｔａ設定回路２１にて生成されたデータに基づいて動作する。一方、テストモード回路２４は、主に出力端子選択回路１３へ送られるデータに関するテストモード回路であり、タイミングロジック回路２２にて生成されたデータに基づいて動作する。このように扱うデータが各々違うため、二つ分けて備えられてる。尚、スタンバイモードのためのテスト制御端子（図示しない４つの信号線）は、上記２つの回路に対してそれぞれ配置されている。
【００２０】
レベルシフト回路は一般的に外部から入力される違う電圧値を持った入力信号とのインターフェイスのために装備される。具体的には、本半導体集積回路の内部電源は２．５Ｖ系で構成されており（これは使用プロセスに依存する）、一方、外部から入力される信号は、５Ｖ系の電圧信号であるため、レベルシフト回路なしに、５Ｖ系信号を内部に取り込んだ場合、最悪プロセスの破壊にて機能しなくなる。このインターフェイス整合を図るために、レベルシフト回路が必要となる。
【００２１】
ＶｃｈＤａｔａ設定回路２１およびタイミング制御ロジック回路２２には、外部よりＶＣＣ＿２．５ＶとＶＣＣ＿５．０Ｖとの２種類の電源電圧が供給される。ここで、ＶＣＣ＿２．５Ｖは、ロジック回路ブロック部２０の内部コア回路駆動用電源電圧である。また、ＶＣＣ＿５．０Ｖは、ロジック回路ブロック部２０に供給される入力信号用バッファ用電源電圧である。これらは、外部回路から入力される５Ｖ系の入力信号と、２．５Ｖ系の本半導体集積回路の内部コア駆動用電源とのインターフェイスに必要な電源である。
【００２２】
タイミング制御ロジック回路２２には、本半導体集積回路を制御するための制御信号Ｓｉｇｎａｌ−１〜３が外部回路より入力される。タイミング制御ロジック回路２２では、これらの制御信号Ｓｉｇｎａｌ−１〜３より、所定の論理に基づいて制御信号が生成される。タイミング制御ロジック回路２２で生成された制御信号は、アナログ回路ブロック部１０の出力端子選択回路１３における出力駆動信号の選択ロジックに利用される。
【００２３】
アナログ回路ブロック部１０は、増幅回路１１、デジタル／アナログ変換回路１２、および出力端子選択回路１３で構成されている。
【００２４】
増幅回路１１には外部よりＶＨ電源（３４Ｖ）が供給される。またデジタル／アナログ変換回路１２にはデジタル・アナログ変換回路部の基準電位が必要であり、外部よりＶＣＣ＿ＤＡＣ電源（５Ｖ）が供給される。
【００２５】
デジタル／アナログ変換回路１２は、ロジック回路ブロック部２０のＶｃｈＤａｔａ設定回路２１において外部より入力されたＶｃｈ設定用シリアルデータ信号から、選択された最終出力駆動電圧に応じたアナログ信号を生成する。
【００２６】
生成されたアナログ信号は、次段の増幅回路１１で必要な電位に増幅される。本半導体集積回路では、約６倍にその電位を増幅する回路構成を取っている。このアナログ信号によって、次段の選択回路１３において、出力チャンネル毎に生成される駆動電圧と外部回路より入力される共通電圧との一方が選択される。選択された電圧は、最終出力端子より出力される。
【００２７】
図２に、本制御回路３４を用いた装置のシステム構成の一例を示す。
【００２８】
本システムは、システム電源３１、入力信号生成回路３２、電源回路生成部３３、外部駆動素子３５、およびインクジェット駆動制御回路３４で構成される。
【００２９】
システム電源３１は、本装置全体のすべての電源の元になるもので、基本的に各回路に必要な各種の電位電源はシステム電源３１を元に入力信号生成回路３２で生成される。インクジェット駆動制御回路３４は、図１にて説明した本半導体集積回路を含む制御回路であり、外部駆動素子３５との接続用コネクタ、データインタフェイスの為のＬＶＤＳ(Low Voltage Differential Signaling)回路などを含む。尚、入力信号生成回路３２とインクジェット駆動制御回路３４とのケーブル長が長い場合、ケーブル損失によって所定の電位が出ない可能性がある。その対策として、特に電圧精度を要求される電圧、ＶＣＣ＿ＤＡＣ（５Ｖ）については、電源回路生成部３３にて、ＶＨ電源を元に生成する回路を搭載している。すなわち、本半導体集積回路に必要な電源等は、システム電源３１を基にした電源回路生成部３３にて生成し、ここからインクジェット駆動制御回路３４の各部に供給される。このような構成とすることで、インクジェット駆動制御回路３４が必要とする各種電源に対して個別に電源ユニットを設けて装置構成する場合に比べ、全体の装置構成が簡単になり、メンテナンスを容易に行うことができるようになっている。
【００３０】
図３に、電源回路生成部３３の詳細な回路構成を示す。電源回路生成部３３は、システム電源３１における電源電圧ＶＨ（＝３４Ｖ）を元に、本半導体集積回路のロジック回路ブロック部２０に必要なＶＣＣ＿２．５Ｖ電源電圧およびＶＣＣ＿５．０Ｖ電源電圧を供給する。このため、電源回路生成部３３は、ＶＣＣ＿２．５Ｖ電源回路４１、ＶＣＣ＿５．０Ｖ電源回路４２を備えている。さらに、電源回路生成部３３には、本半導体集積回路のアナログ回路ブロック部１０に必要なＶＣＣ＿ＤＡＣ電源回路４３、及びＶＨ電源を安定して供給するための回路も含まれる。すなわち、外部からはシステム電源３１による電源電圧ＶＨの供給のみで、半導体集積回路の動作に必要な複数の電源電位の生成および供給が可能となる。
【００３１】
また、半導体集積回路のプロセス及び回路構成上、供給電源であるＶＣＣ＿ＤＡＣ電源、ＶＣＣ＿２．５Ｖ電源、ＶＣＣ＿５．０Ｖ電源が所定の電位に十分立ち上がったあとに、ＶＨ電源の電位を立ち上げる必要がある。この為、ＶＨ電位はスイッチ回路４４を介して、半導体集積回路に入力される。この時、ＶＣＣ＿２．５Ｖ電源、ＶＣＣ＿５．０Ｖ電源、ＶＣＣ＿ＤＡＣ電源より早くＶＨ電位を立ち上げた場合は、半導体集積回路内部において、回路構成上貫通電流が流れることで、ラッチアップが発生し、最悪、半導体集積回路を破壊してしまう可能性がある。よって通常はこのように各電源の投入シーケンスの制御を行うことが必要である。
【００３２】
このように電源回路生成部３３は、電源回路の簡略化と投入シーケンス制御が容易に実現可能なように構成されている。
【００３３】
ここで、本半導体集積回路の動作において、消費電流が大きくなる理由について説明する。本半導体集積回路で適用される駆動回路としては、圧電素子を使ったインクジェットヘッド駆動回路がある。その時に必要とされる駆動条件としては、高い駆動電圧、高いスルーレートの駆動波形性能が必要不可欠であり、駆動電圧としては最大２５Ｖ以上、スルーレート１００Ｖ／μｓ以上の駆動波形が必要である。これらを実現するためには、増幅回路１１において高い増幅率が必要であり、かつ、出力端子選択回路１３において高出力駆動のトランジスタ性能が必要とされる。これらの条件を達成するためには、増幅回路１１への供給電源を高くすることが必要となってくる。そのため、本半導体集積回路においては機能仕様を満足するために、例えば、ＶＨ電源を３４Ｖと設定して供給している。
【００３４】
しかしながら、高い電圧による駆動でかつ、高いスルーレート駆動能力を要し、多チャンネル化を実現するためには、当然ながら、１出力端子当りに駆動する出力段トランジスタに大きな電流を流す必要がある。かつ、搭載トランジスタ数が増加することから、どうしても消費電流が大きくならざるをえなかった。そのために、半導体集積回路のパッケージについても放熱性の高い銅などの素材を使用し、特殊な構造をもったパッケージで作成する必要があった。
【００３５】
一方、本発明を適用可能であるインクジェット装置は、プリンタに用いられる以外に、液晶のカラーフィルタ、配線パターン描画等のために生産装置に用いられる場合を想定した場合、必ずしも半導体集積回路のすべての回路を常時通電しておく必要はない。特に最終出力信号を生成するアナログ回路ブロック部１０においては、最終駆動波形出力時に機能していれば十分であり、制御信号設定などロジック動作時や待機状態には、必ずしも通電しておく必要はない。
【００３６】
また、図９は複数個の半導体集積回路をカスケード接続し、多チャンネル出力駆動を実現した駆動制御回路を示したものである。ここでは、６４ｃｈ仕様の半導体集積回路のデータラインを複数個カスケード接続し、多チャンネル出力仕様の駆動回路を実現している。カスケード数をｎとすると、最終段の半導体集積回路の出力端子チャンネルは６４×（ｎ−１）＋１〜６４×ｎであらわされ、ｎ＝２の場合、６５ｃｈ〜１２８ｃｈのチャンネル数が実現できる。
【００３７】
ＶｃｈＤＡＴＡ設定電位（ＤＡＣ電位）データについては、カスケード接続にて各半導体集積回路に順次データが設定される構成を考える。
【００３８】
１個目の半導体集積回路９１のＤＩＮ入力端子からは、設定しようとするシリアルデータ（すなわちＶｃｈ設定用シリアルデータ）が入力される。このデータは、ＳＣＬＫ端子から入力されるクロック波形の立上りに同期して各チャンネルにデータを順次設定していく。６５発目のデータは半導体集積回路９１のＤＯＵＴ端子より出力される。このＤＯＵＴ端子は、次段の半導体集積回路９２のＤＩＮ端子へ接続され、６５発目から１２８発目のデータは次段の半導体集積回路９２のチャンネルに設定される。以下、同様にカスケード接続された順序で、各半導体集積回路の各チャンネルにデータ設定される。
【００３９】
この場合、転送用クロック周波数によっては、すべてのチャンネルにおけるデータ設定が完了するまでに多大な時間を要してしまう。
【００４０】
この設定動作は、駆動出力に対してリアルタイムに機能する必要はなく、出力駆動波形が出力される前に設定が完了していれば、本半導体集積回路の仕様から十分である。しかしながら、従来では、この設定期間にもアナログ回路が機能しており、消費電流が大きくなっているため、このＤＡＣデータ設定期間においても、チップ温度の上昇を伴い、放熱対策が欠かせなかった。尚、転送時間の短縮を図るために、転送クロックを早くした場合には、アナログ回路動作におけるノイズの影響で動作が不安定になる懸念がある。
【００４１】
ここで単純に、待機時においてＶＨ電源の供給を切断すれば、消費電流削減効果は期待できる。しかしながらこの場合には、図２に示すように半導体集積回路において必要な各電源（ＶＨ電源を含む）はシステム電源３１を元に生成しているため、システム電源３１を落とす必要が生じる。システム電源３１を落とした場合、システム電源３１を復帰させる時に、装置システム全体の初期化、半導体集積回路の初期化等、複雑な設定を再度行う必要があり、効率が悪くなる。
【００４２】
本発明では、半導体集積回路のアナログ出力回路の供給電源のみをＯＦＦすることで回路消費電流を低減し、ロジック回路は動作可能とする制御モードを配置し、待機時の消費電流を減らすスタンバイモードを設置している。
【００４３】
図１に示すテストモード回路２３，２４は、通常動作モードから、スタンバイモードに移行するための制御回路を含み、外部より入力されるテストモード端子の条件設定により、簡単にアナログ供給電源を遮断することができる。
【００４４】
図４に、半導体集積回路におけるテストモード回路５１、ロジック回路部５２、アナログ回路部５３と各々に必要な電源端子、テストモード端子ＴＳＩの配置構成を示す。尚、テストモード回路５１は図１におけるテストモード回路２３，２４をまとめて記載したものに相当し、ロジック回路部５２は図１におけるロジック回路ブロック部２０に相当し、アナログ回路部５３は図１におけるアナログ回路ブロック部１０に相当する。
【００４５】
尚、図１におけるテストモード回路２３，２４では、ＶｃｈＤａｔａ設定回路２１から入力が行われ、デジタル／アナログ変換回路１２への出力がおこなわれている。これは、ＴＳＩ信号がすべて“Ｌ”レベルの時は、通常動作をおこなうように設計されているためである。したがって、すべてのブロック構成図としては、図１に示すとおりとなるが、図５の構成はテストモードの機能に限定したものであり、テストモードはＴＳＩ信号により制御されるため、図５のテストモード回路５１へは電源ＶＨとＴＳＩ信号との入力のみを図示している。
【００４６】
また、図５にはテストモード回路５１の内部における半導体集積回路のＶＨ電源バイアス供給回路の一部を記す。
【００４７】
テストモード回路５１は、外部より入力されるテストモード端子ＴＳＩをＬＯＷレベルまたはＨＩＧＨレベルに制御することにより、図５に示すＶＨバイアス回路におけるＰｃｈトランジスタおよびＮｃｈトランジスタの一方がＯＦＦし、出力ＳＴＢ０，ＳＴＢ１の組み合わせで駆動モードが選択される。例えば、ＳＴＢ０＝Ｈｉｇｈレベル（ＰｃｈトランジスタがＯＮ）、ＳＴＢ１＝Ｈｉｇｈレベルの時に、スタンバイモードとなるように設計されている。この時、供給電源が停止し、半導体集積回路のアナログ回路部５３に供給されるＶＨ電源が遮断され、スタンバイモードに移行ができることとした。この時、ロジック回路部５２は、その影響を受けることなしに、通常動作が可能な状態とした。尚、ＳＴＢＯ，ＳＴＢ１は、ここでは図示しない内部バイアス回路のコントロール信号となり、本端子の組み合わせにより接続先のバイアス回路が停止するように構成されている。
【００４８】
図６および図８に通常動作時における本半導体集積回路を駆動させた時の出力信号駆動波形Ｖｏｕｔとロジック制御入力信号の一部を示す。通常動作時は、ＶＨ電源が駆動しており、高い出力電圧で高いスルーレートをもった出力波形の影響で、出力信号の変化時に、ロジック制御信号にかなり大きいノイズ信号が入っていることが分かる。
【００４９】
つまり、図６におけるＶｏｕｔ出力信号がＨｉｇｈレベルからＬｏｗレベルへ変化するタイミングにおいて、入力信号１〜３の信号波形に大きなノイズが見られる。
【００５０】
図８においても同様で、Ｖｏｕｔ１〜３の出力波形がＨｉｇｈレベルからＬｏｗレベルへ変化するタイミング、または、ＬｏｗレベルからＨｉｇｈレベルから変化するタイミングや、または、各々のタイミングでＶｏｕｔ１〜３出力変化が重なるタイミングにおいて、入力信号波形に大きなノイズが入っていることがわかる。
【００５１】
このノイズ信号は急峻で高い電位がかかっているため、状況によっては、内部回路の誤動作、またはノイズ電位が半導体集積回路の絶対最大定格電圧を越えるような高い電位がかかった場合は、半導体集積回路を破壊させてしまう恐れが生じてしまう。特に高周波での駆動を行う場合においては、その影響を受けやすい。
【００５２】
このように、テストモードを有効にしない状態では、ノイズは回避できないが、本テストモードでは、アナログ動作を必要としない動作、たとえばＤＡＣ回路へのデータ設定動作などロジック動作に限って言えば、テストモードが有効であっても、通常動作と同じ動作が可能であり、ノイズの影響の軽減を期待できる。
【００５３】
一方、図７は、本発明のスタンバイモード動作時の出力信号駆動波形Ｖｏｕｔとロジック制御入力信号の一部を示す。スタンバイモードにより、出力信号駆動波形Ｖｏｕｔが出力していない状態である為、ロジック制御入力信号におけるノイズは、発生していないことが分かる。
【００５４】
このときの各電源電流の測定値を表１に示す。
【００５５】
【表１】
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【００５６】
通常動作モードにおいては、アナログ回路部のＶＨ電源電流が１０９ｍＡ，ロジック回路部のＶＣＣ＿２．５Ｖ電源電流が１．３ｍＡ，同じくロジック回路部のＶＣＣ＿５．０Ｖ電源電流が１４．２ｍＡとなり、総電源電流は１２４．５ｍＡにも達する。一方、本発明におけるスタンバイモード時にはアナログ回路部のＶＨ電源電流がほぼゼロとなるため、総電源電流は、１５．５ｍＡと約１／８となることが分かる。このことにより大幅な消費電力の低減を実現することが可能なことが分かる。このことにより放熱対策に対する負荷を軽減することが可能となり、装置全体のコストダウンを図ることが可能となる。
【００５７】
また、スタンバイモード時には、外部の駆動素子への出力波形が出力されない状態である為、接続されている駆動素子の交換作業を同時に行うことが可能である。つまり半導体集積回路の初期化作業、ひいてはシステム全体の初期化作業を行うことなしに、動作の継続が可能となり、メンテナンス性の向上を図ることができる。
【産業上の利用可能性】
【００５８】
多くの電力を消費する駆動回路等に用いられる半導体集積回路において、待機モード時の消費電力を削減できると同時に、待機モードからの復帰時における初期化が不要であり、かつ、回路の誤動作も防止し得る。このため、本発明は、プリンタや、液晶のカラーフィルタ、配線パターン描画等のために生産装置に利用することができる。
【符号の説明】
【００５９】
１０        アナログ回路ブロック部（アナログ出力回路部）
１１        増幅回路
１２        デジタル・アナログ変換回路（ロジック制御回路部）
１３        出力端子選択回路
２０        ロジック回路ブロック部
２１        ＶｃｈＤａｔａ設定回路
２２        タイミング制御ロジック回路
２３，２４  テストモード回路（待機モード設定部）
３１        システム電源
３２        入力信号生成回路
３３        電源回路生成部
３４        インクジェット駆動制御回路
３５        外部駆動素子
４１        ２．５Ｖ電源回路（ロジック制御回路部の動作用供給電源）
４２        ５．０Ｖ電源回路（ロジック制御回路部の動作用供給電源
４３        ＶＣＣ＿ＤＡＣ電源回路（アナログ出力回路部の動作用供給電源）
４４        スイッチ回路
５１        テストモード回路（待機モード設定部）
５２        ロジック回路部
５３        アナログ回路部
９１，９２  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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