(57)【要約】【課題】ＰＺＴの配向性を向上できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、強誘電体膜上に、上部電極用導電膜を形成する工程とを有する。【選択図】図３−２
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【特許請求の範囲】
【請求項１】
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、
前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、
前記下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極用導電膜を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、大気中に５時間以上放置する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、Ｏ２濃度が３０％以上の容器中に放置する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、オゾンに曝す請求項１に記載の半導体装置の製造方法。
【請求項５】
前記Ｐｔの酸化膜を形成する工程は、前記ＰＺＴで強誘電体膜を形成する工程で用いる成膜装置のロードロックチャンバ内を、酸素を含む雰囲気とする請求項１に記載の半導体装置の製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリの強誘電体膜材料として、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）が用いられている。ＰＺＴの配向性を向上させることは、強誘電体メモリの性能向上のために好ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１６５２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ＰＺＴの配向性を向上できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板上方に、絶縁膜を形成する工程と、前記絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、前記下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、前記強誘電体膜上に、上部電極用導電膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
Ｐｔの酸化膜上に、ＰＺＴの強誘電体膜を形成することにより、ＰＺＴの配向性を高めることができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１及び第２の実験で用いたサンプルの構造を示す断面図である。
【図２】図２Ａ及び図２Ｂは、それぞれ、第１及び第２の実験の結果を示すグラフである。
【図３−１】図３Ａ及び図３Ｂは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−２】図３Ｃ、図３Ｄ、及び図３Ｅは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−３】図３Ｆ、図３Ｇ、及び図３Ｈは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−４】図３Ｉ、図３Ｊ、及び図３Ｋは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−５】図３Ｌ、図３Ｍ、及び図３Ｎは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−６】図３Ｏ、図３Ｐ、及び図３Ｑは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−７】図３Ｒ及び図３Ｓは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−８】図３Ｔ及び図３Ｕは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−９】図３Ｖ及び図３Ｗは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図３−１０】図３Ｘ及び図３Ｙは、本発明の実施例の半導体装置の製造方法を示す断面図である。
【図４】図４は、本発明の実施例の半導体装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００８】
まず、Ｐｔ（白金）層上に形成するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）層の（２２２）配向率を高める方法について調べた第１及び第２の実験について説明する。
【０００９】
図１は、第１及び第２の実験で用いたサンプルの構造を示す断面図である。シリコン基板１０１上に、８００℃での熱酸化で厚さ１００ｎｍの酸化シリコン層１０２を形成した。酸化シリコン層１０２の上に、Ａｒガスによるスパッタリングで厚さ１７５ｎｍのＰｔ層１０３を形成した。
【００１０】
Ｐｔ層１０３形成後、サンプルを大気中等に放置し、放置後、Ｐｔ層１０３上に、Ａｒガスによるスパッタリングで厚さ１５０ｎｍのＰＺＴ層１０４を形成した。ＰＺＴ層１０４の形成後、Ａｒ／Ｏ２雰囲気中、６００℃で９０秒間、昇温速度１２５℃／ｓｅｃの条件でのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）で、ＰＺＴ層１０４の結晶化アニールを行った。
【００１１】
第１及び第２の実験は、Ｐｔ層１０３の放置条件を変えて複数のサンプルを作製し、放置条件によってＰＺＴ層１０４の（２２２）配向率がどのように変化するか調べた。ＰＺＴの（２２２）配向率は、Ｘ線解析で測定した。
【００１２】
なお、Ｐｔ層１０３の形成後、放置前に、Ａｒ雰囲気中、６５０℃で６０秒間、昇温速度１２５℃／ｓｅｃの条件でのＲＴＡを施した。これは、Ｐｔ層をキャパシタ下部電極とし、ＰＺＴ層を強誘電体膜とする強誘電体メモリへの応用時に、Ｐｔ層の下地としてアルミナ層を形成する構造を想定して行った。このような構造では、Ｐｔ層の形成後に、下地アルミナ層の改質等を目的としてアニールを行うのが望ましい。放置前のアニールは、そのような応用時と熱履歴を揃えるために行った。
【００１３】
第１の実験について説明する。第１の実験は、サンプルをクリーンルーム内の棚に置いて大気放置した。室温は２０℃程度であり、Ｏ２濃度は２０％程度である。また、気流がある程度（例えば０．３ｍ／秒程度）存在する。
【００１４】
第１の実験は、大気放置時間を、それぞれ１時間、３時間、６時間、１２時間、及び１５時間としたサンプルを準備し、放置時間とＰＺＴの（２２２）配向率との関係を調べた。また、比較のため、大気放置なしの場合（Ｐｔ層のアニール後、直ぐにＰＺＴ層を形成した場合）についても調べた。
【００１５】
図２Ａは、第１の実験の結果を示すグラフであり、各サンプルのＰＺＴの（２２２）配向率を示す（なお以下、ＰＺＴの（２２２）配向率を、単に配向率と呼ぶ場合もある）。放置時間が１時間、３時間、６時間、１２時間、及び１５時間のそれぞれについて、３つずつのサンプルの結果が示されている。
【００１６】
大気放置なしのサンプルは、配向率が８０％以下と非常に低い（このため、図２Ａのプロットとしては現れていない）。放置時間が１時間以上になると、９０％以上の高い配向率が得られる。
【００１７】
また、放置時間が６時間までは、放置時間が長いほど配向率が高くなる傾向が見られる。放置時間が６時間以上になると、安定して９８％程度の配向率が得られている。放置時間１時間及び３時間では、９７、９８％程度の配向率が得られるサンプルがあるものの、配向率が９５％程度のサンプルもあり、サンプル間での配向率のばらつきが目立つ。
【００１８】
第１の実験より、ＰＺＴの（２２２）配向率を高めるためには、１時間以上の大気放置が好ましい。なお、強誘電体メモリ製造時のリードタイムの観点からは、放置時間が長すぎるのは好ましくないので、放置時間の上限は例えば２４時間である。
【００１９】
また、配向率をさらに高めるとともに、製品間のばらつきを抑制するためには、６時間以上の大気放置が好ましい。なお、図２Ａに示す結果より、配向率のばらつきが抑制できる下限の放置時間は、３時間と６時間の間に存在すると推測できる。例えば５時間程度が下限と考えてもよいであろう。なお、放置時間６時間以上では、放置時間が長くなっても配向率はほぼ変わらない傾向が見られるので、放置時間の上限を、例えば１２時間としてもよいであろう。
【００２０】
次に、第２の実験について説明する。第２の実験は、Ｎ２ＢＯＸにサンプルを入れて行った窒素雰囲気での放置（４時間）と、ＰＣＢＯＸ（ウエハ格納ケース）にサンプルを入れて行った密閉状態での大気放置（６時間）と、（クリーンルームの、ある測定装置用のブースに備えられた）ヘパフィルタ近傍にサンプルを置いた気流の強い状態での大気放置（６時間）とを行った。
【００２１】
図２Ｂは、第２の実験の結果を示すグラフであり、各サンプルの配向率を示す。窒素雰囲気放置（放置場所１／Ｎ２−ＢＯＸ４ｈｒ）について３つ、密閉状態での大気放置（放置場所２／ＰＣ−ＢＯＸ６ｈｒ）について２つ、気流の強い状態での大気放置（放置場所３／ヘパフィルタ前６ｈｒ）について３つのサンプルの結果が示されている。併せて、第１の実験で説明した大気放置６時間の結果も示す。
【００２２】
窒素雰囲気放置は、配向率が８８％程度と低かった。密閉状態での大気放置、及び気流の強い状態での大気放置は、概ね９０％以上の高い配向率が得られた。ただし、密閉状態での大気放置は、一方のサンプルの配向率が８９％程度であり、低い配向率となる傾向が見られ、また、他方のサンプルの配向率が９６％程度であり、配向率のばらつきが大きい傾向が見られた。
【００２３】
さらに、大気中放置６時間以上で配向率９８％程度のサンプルと、窒素雰囲気放置で配向率８８％程度のサンプルについて、２次イオン質量分析（ＳＩＭＳ）により組成を分析した。その結果、大気中放置６時間以上で配向率９８％程度のサンプルは、Ｐｔ層とＰＺＴ層との界面に、Ｐｔ酸化物に対応するＯのピークが見られた。一方、窒素雰囲気放置で配向率８８％程度のサンプルは、Ｐｔ層とＰＺＴ層との界面に、Ｐｔ酸化物に対応するＯのピークが見られなかった。これより、Ｐｔ層表面にＰｔ酸化物が生成していることにより、例えば９０％以上の高い配向率が得られるものと推測される。
【００２４】
第１、第２の実験、及びＳＩＭＳ分析より、Ｐｔ層を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成することが、ＰＺＴの（２２２）配向率を高めるのに有効であると考えられる。
【００２５】
なお、第２の実験の気流の強い状態での大気放置、及び第１の実験の大気放置の方が、第２の実験の密閉状態での大気放置よりも、配向率を高めやすいようにも見える。このことは、気流の存在する場所に放置する方が、Ｐｔ層に酸素が接触しやすくなり、Ｐｔ酸化物が生成しやすくなることを示唆するようにも思われる。
【００２６】
ただし、現段階では、第２の実験の気流の強い状態での大気放置が、第１の実験の大気放置に比べて特に有効という結果が得られているわけではない。気流の条件の最適化等については、今後の研究課題となろう。積極的に気流の強い場所での大気放置を行うには、クリーンルーム内の気流の流出口から、例えば１．５ｍ以内にサンプルを放置するのが好ましい。
【００２７】
なお、第１及び第２の実験における、酸素を含む雰囲気での放置は、温度２０℃程度、Ｏ２濃度２０％程度で行ったが、放置の温度、Ｏ２濃度はこれに限らない。温度については、クリーンルームでの実施という観点から、例えば２１℃±５（１６℃〜２６℃、この範囲を室温と呼ぶこととする）が好ましい。
【００２８】
また、Ｐｔ酸化膜の形成を容易にするという観点から、高いＯ２濃度は好ましく思われ、Ｏ２濃度の上限は１００％と考えられる。Ｏ２濃度を大気より高めた（例えば３０％以上とした）容器中での（例えば、Ｏ２濃度が１００％に近い、Ｏ２ＢＯＸ中での）放置により、Ｐｔの自然酸化に要する時間が短縮される可能性がある。一方、クリーンルームでの実施という観点から、Ｏ２濃度の下限は例えば１８％程度となる。  
【００２９】
なお、Ｐｔ酸化膜を生成するための酸素源として、Ｏ２の他、オゾン（Ｏ３）を使える可能性もあろう。なお、Ｏ３濃度は、５％以上が好ましいのではないかと思われる。
【００３０】
以上説明したように、Ｐｔ酸化膜の形成されたＰｔ層上にＰＺＴ層を形成することにより、ＰＺＴ層の配向性を高められることがわかった。
【００３１】
次に、本発明の実施例による半導体装置の製造方法について説明する。実施例の半導体装置は、Ｐｔをキャパシタ下部電極に用いＰＺＴを強誘電体膜に用いた強誘電体メモリを含む。強誘電体メモリの製造工程に、上述のようなＰＺＴの配向率向上技術を適用することができる。
【００３２】
図３Ａ〜図３Ｙは、実施例の半導体装置の製造方法を工程順に示す断面図であり、図４は、図３Ｉに対応する平面図である。
【００３３】
まず、図３Ａに示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００３４】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、周辺回路領域ＢではＣＭＯＳを形成するために、導電型を反転して、ｐウェルも形成される。
【００３５】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形成する。
【００３６】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型不純物、ｎ型ウェル３ｂ上ではｐ型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィーにより所定の形状にパターニングして、ゲート電極５ａ〜５ｃを形成する。
【００３７】
メモリセル領域Ａにおける１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００３８】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェルにもｎ型不純物拡散領域を形成する。続いて、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側のｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００３９】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、例えばＣＶＤにより酸化シリコン（ＳｉＯ２）を形成する。
【００４０】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することにより、ＬＤＤ構造を備えたｎ型不拡散領域６ａとし、さらに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入することにより、ＬＤＤ構造を備えたｐ型不純物拡散領域６ｂとする。
【００４１】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００４２】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００４３】
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する（なお、ゲート電極上にもシリサイド層が形成される）。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００４４】
次に、プラズマＣＶＤにより、シリコン基板１の全面にカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤにより、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）をカバー膜９上に約１．０μｍの厚さに成長する。
【００４５】
続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨してその表面を平坦化する。
【００４６】
次に、図３Ｂに示すように、成膜温度と成膜時間をそれぞれ２０℃、１４秒に設定し、ＤＣスパッタリングにより、下部電極用導電膜の下側層１１ａとしてＴｉ層を第１の層間絶縁膜１０上に約２０ｎｍの厚さに形成する。下側層１１ａの成膜温度は２０℃に限定されず、０℃〜３００℃の温度であってよい。更に、下側層１１ａとしては、Ｔｉ層の他に、Ｔｉ、Ｐｔ−Ｔｉ合金、Ｉｒ−Ｔｉ合金、及びＲｕ−Ｔｉ合金のいずれかよりなる層を形成してよい。
【００４７】
その後、下側層（Ｔｉ層）１１ａを形成するのに使用したチャンバからシリコン基板１を取り出し、下側層１１ａを、例えば、室温で約２時間大気に曝し、下側層１１ａの表面に、Ｔｉの自然酸化膜を形成する。
【００４８】
次に、図３Ｃに示すように、成膜温度と成膜時間とをそれぞれ１００℃、１１２秒に設定し、ＤＣスパッタリングにより、下側層１１ａ上にＰｔ層を厚さ約１７５ｎｍ成膜して、上側層１１ｂを形成する。このようにして、下側層１１ａ（Ｔｉ層）上に上側層１１ｂ（Ｐｔ層）を積層した構造の下部電極用導電膜１１が形成される。
【００４９】
大気に曝し自然酸化させたＴｉ層（下側層１１ａ）上にＰｔ層（上側層１１ｂ）を形成することにより、Ｐｔ層の配向を（１１１）方向に揃えやすくなり、さらに、その上のＰＺＴ層の配向率向上につながる。なお、Ｔｉ層を大気に曝すこのような技術についての詳細は、特開２００４−１６５２３５号公報の「発明の実施の形態」の欄に記載されている。なお、下側層１１ａは、下部電極用導電膜１１と第１の層間絶縁膜１０との密着強度を高める役割も果たす。
【００５０】
次に、図３Ｄに示すように、下部電極の上側層（Ｐｔ層）１１ｂを形成するのに使用したチャンバからシリコン基板１を取り出し、上側層１１ｂを、例えば、室温で約６時間大気に曝し、上側層１１ｂの表面に、Ｐｔの自然酸化膜を形成する。第１及び第２の実験で説明したように、Ｐｔ酸化膜上に、（後の工程で）ＰＺＴ層を形成することにより、ＰＺＴ層の配向性向上が図られる。
【００５１】
次に、図３Ｅに示すように、スパッタリングにより、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）を下部電極用導電膜１１の上に１００〜３００ｎｍの厚さ、例えば２４０ｎｍに形成し、これを強誘電体膜１２として使用する。なお、強誘電体膜１２の形成方法としては、スパッタリングの他に、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いることもできる。
【００５２】
なお、強誘電体膜（ＰＺＴ層）１２を形成する成膜装置において、ＰＺＴ層のスパッタリング前に、ロードロックチャンバ内を、酸素を含む雰囲気（例えばＯ２雰囲気）とすることは、Ｐｔ酸化の観点から好ましいと考えられる。
【００５３】
続いて、アルゴンと酸素との混合ガス雰囲気中にシリコン基板１を置き、６００℃以上の温度、例えば７２５℃で２０秒間、昇温速度１２５℃／ｓｅｃの条件で、強誘電体膜１２を構成するＰＺＴ層をＲＴＡ処理することにより、ＰＺＴ層の結晶化処理を行う。
【００５４】
次に、図３Ｆに示すように、強誘電体膜１２上に、上部電極用導電膜１３として酸化イリジウム（ＩｒＯ２）膜をスパッタリングにより１００〜３００ｎｍの厚さ、例えば２００ｎｍの厚さに形成する。なお、上部電極用導電膜１３として、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタリングにより形成してもよい。
【００５５】
次に、図３Ｇを参照する。上部電極形状のレジストパターンを上部電極用導電膜１３上に形成した後に、そのレジストパターンをマスクに使用して上部電極用導電膜１３をエッチングし、これにより残った上部電極用導電膜１３をキャパシタの上部電極１３ａとして使用する。
【００５６】
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。
【００５７】
続いて、メモリセル領域Ａにおいて、キャパシタ上部電極１３ａ及びその周辺にレジストパターンを形成した状態で強誘電体膜１２をエッチングし、これにより残った強誘電体膜１２をキャパシタの誘電体膜１２ａとして使用する。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間で強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、その下の膜に吸収された水分等を脱ガスするために行われる。
【００５８】
次に、図３Ｈに示すように、上部電極１３ａ、誘電体膜１２ａ及び下部電極用導電膜１１の上に、エンキャップ層１４としてＰＺＴ層をスパッタリングにより５０ｎｍの厚さに常温下で形成する。このエンキャップ層１４は、還元され易い誘電体膜１２ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層１４として、ＰＬＺＴ膜、アルミナ膜、又は酸化チタン膜を形成してもよい。
【００５９】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１４の下の強誘電体膜１２を急速熱処理してその膜質を改善する。
【００６０】
次に、図３Ｉを参照する。エンキャップ層１４の上にレジストを塗布し、これを露光、現像して上部電極１３ａ及び誘電体膜１２ａの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層１４、下部電極用導電膜１１をエッチングし、これにより残った下部電極用導電膜１１をキャパシタの下部電極１１ｃとして使用する。エンキャップ層１４、下部電極用導電膜１１のエッチングは、塩素を用いたドライエッチングにより行われる。
【００６１】
そのレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、強誘電体膜１２をアニールしてダメージから回復させる。
【００６２】
これにより、第１の層間絶縁膜１０の上には、下部電極１１ｃ、誘電体膜１２ａ、上部電極１３ａからなるキャパシタＱが形成される。
【００６３】
メモリセル領域Ａにおける絶縁膜を除いた平面構成を示すと図４のようになり、矩形状の１つの誘電体膜１２ａの上には複数の上部電極１３ａが形成され、また、誘電体膜１２ａの下の下部電極１１ｃは誘電体膜１２ａの（紙面）上方に延在する形状となっている。なお、図４には、後述するコンタクトホール、ビット線等も描かれている。
【００６４】
次に、図３Ｊに示すように、キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１５として膜厚１２００ｎｍのＳｉＯ２膜をＣＶＤにより形成した後に、第２の層間絶縁膜１５の表面をＣＭＰにより平坦化する。第２の層間絶縁膜１５の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜１５の表面の平坦化は、上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００６５】
次に、図３Ｋに示すように、第２の層間絶縁膜１５の上にレジスト１６を塗布し、これを露光、現像して、メモリセル領域Ａの不純物拡散層６ａの上とキャパシタ下部電極１１ｃの上と周辺回路領域Ｂの不純物拡散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅを形成する。
【００６６】
続いて、第１及び第２の層間絶縁膜１０，１５、カバー膜９をドライエッチングして、メモリセル領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ｃの上にコンタクトホール１５ａ〜１５ｅを形成するとともに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコンタクトホール１５ｄ、１５ｅを形成する。第１及び第２の層間絶縁膜１０，１５とカバー膜９は、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４、Ａｒを加えた混合ガスを用いてエッチングされる。
【００６７】
このエッチングの際には、キャパシタＱの下部電極１１ｃを覆っているＰＺＴエンキャップ層１４のエッチングレートが他の絶縁膜よりも小さいので、下部電極１１ａの上に形成される浅いコンタクトホール１５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅのエッチング深さの違いはエンキャップ層１４によって吸収される。
【００６８】
なお、コンタクトホール１５ａ〜１５ｅは、上が広くて下が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深さ方向中央での直径は約０．５μｍとなる。その後、レジスト１６を除去する。
【００６９】
次に、図３Ｌに示すように、第２の層間絶縁膜１５の上とコンタクトホール１５ａ〜１５ｅの内面にＲＦ前処理エッチングを行った後、それらの上にスパッタリングによりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ） 膜を５０ｎｍの厚さに形成し、これらの膜をグルー膜１７とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤにより、グルー膜１７の上にタングステン膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜１８は、各コンタクトホール１５ａ〜１５ｅを完全に埋め込む厚さ、例えば第２の層間絶縁膜１５上で５００ｎｍ程度とする。
【００７０】
なお、コンタクトホール１５ａ〜１５ｅはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜１８には空洞（す、ボイドともいう）が形成され難い。
【００７１】
次に、図３Ｍに示すように、第２の層間絶縁膜１５上のタングステン膜１８とグルー膜１７をＣＭＰにより除去し、各コンタクトホール１５ａ〜１５ｅ内にのみ残す。これにより、コンタクトホール１５ａ〜１５ｅ内のタングステン膜１８とグルー膜１７をプラグ１８ａ〜１８ｅとして使用する。ここで、ＣＭＰの代わりにエッチバックを用いると、タングステン膜１８のエッチングとグルー膜１７のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【００７２】
なお、メモリセル領域Ａの１つのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは、後述する配線を介してキャパシタＱの上部電極１３ａに接続される。さらに、下部電極１１ｃの上のコンタクトホール１５ｃとその中のプラグ１８ｃは、図４に示したように、誘電体膜１２ａからはみ出した部分に形成されるものであるが、図３Ｍ以降の図面では、理解を容易にするために、メモリセル領域Ａの不純物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上にあるように便宜的に描かれている。
【００７３】
その後に、コンタクトホール１５ａ〜１５ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１５表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１５を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１５を加熱しながらＮ２プラズマに曝して膜質を改善するアニールを例えば２分間行う。
【００７４】
続いて、図３Ｎに示すように、第２の層間絶縁膜１５とプラグ１８ａ〜１８ｅの上に、プラズマＣＶＤによりＳｉＯＮ膜を例えば１００ｎｍの厚さに形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ４）とＮ２Ｏの混合ガスを用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止するための酸化防止膜１９として使用される。
【００７５】
次に、図３Ｏに示すように、フォトリソグラフィーによりエンキャップ層１４と第２の層間絶縁膜１５をパターニングして、キャパシタＱの上部電極１３ａ上にコンタクトホール１５ｆを形成する。
【００７６】
この後に、５５０℃、６０分間の条件で、キャパシタＱの誘電体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１２ａの膜質を改善する。この場合、プラグ１８ａ〜１８ｅは酸化防止膜１９によって酸化が防止される。
【００７７】
その後に、図３Ｐに示すように、ＣＦ系のガスを用いてＳｉＯＮ酸化防止膜１９をドライエッチングする。そして、ＲＦエッチングによりプラグ１８ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。
【００７８】
次いで、図３Ｑに示すように、第２の層間絶縁膜１５、プラグ１８ａ〜１８ｅ、キャパシタＱのコンタクトホール１５ｆの上に、アルミニウムを含む４層構造の導電膜をスパッタリングにより形成する。その導電膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。そして、その導電膜をフォトリソグラフィーによりパターニングして、コンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、２０ｄ〜２０ｆを形成する。
【００７９】
ここで、メモリセル領域Ａにおいて、ｐウェル３ａの上の２つのゲート電極５ａ，５ｂの間にあるプラグ１８ａの上にはコンタクトパッド２０ａが形成されている。また、素子分離絶縁膜２とゲート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシタＱの上部電極１３ａはコンタクトホール１５ｆを通して配線２０ｂによって接続される。さらに、キャパシタＱの下部電極１１ａ上のプラグ１８ｃ上には、図４に示す配置で、別のコンタクトパッド２０ｃが形成されている。
【００８０】
なお、フォトリソグラフィーに使用されるレジストパターンは、コンタクトパッド２０ａ、配線２０ｂ等を形成した後に除去される。
【００８１】
次に、図３Ｒに示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤによりＳｉＯ２膜を第３の層間絶縁膜２１として２３００ｎｍの厚さに形成し、この層間絶縁膜２１により第２の層間絶縁膜１５、コンタクトパッド２０ａ，２０ｃ及び配線２０ｂ等を覆う。続いて、第３の層間絶縁膜２１の表面をＣＭＰにより平坦化する。
【００８２】
この後に、真空チャンバ中で３９０℃の温度で第３の層間絶縁膜２１を加熱して水を外部に放出させる。このような脱水処理の後に、第３の層間絶縁膜２１を加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
【００８３】
続いて、図３Ｓに示すように、ＴＥＯＳを用いてプラズマＣＶＤによりＳｉＯ２よりなる保護絶縁膜２２を第３の層間絶縁膜２１の上に１００ｎｍ以上の厚さに形成する。第３の層間絶縁膜２１にす（ボイド）が生じている場合は、この保護絶縁膜２２によりそのボイドが塞がれる。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
【００８４】
次に、図３Ｔに示すように、フォトリソグラフィーにより第３の層間絶縁膜２１と保護絶縁膜２２をパターニングして、メモリセル領域Ａのｐウェル３ａの真ん中にあるコンタクトパッド２０ａの上と、キャパシタＱの下部電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線２０ｆの上にホール２２ａ〜２２ｃを形成する。
【００８５】
次に、保護絶縁膜２２の上面とホール２２ａ〜２２ｃの内面の上に、ＲＦ前処理エッチングを行った後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ） よりなるグルー膜２３をスパッタリングにより形成し、その後、ホール２２ａ〜２２ｃを埋め込むようにブランケットタングステン膜２４をＣＶＤにより例えば８００ｎｍの厚さに形成する。このブランケットタングステン膜２４の成長には、ＷＦ６、Ｈ２を含むソースガスを使用する。ところで、グルー膜２３の膜厚を９０ｎｍ以上としたのは、比較的厚いタングステン膜２４の形成に使用されるＨ２が保護絶縁膜２２内に浸透してキャパシタＱへダメージを与えることを緩和するためである。なお、上記したように、図３Ｌに示したタングステン膜１８は直径の小さいコンタクトホール１５ａ〜１５ｆ内に充填するために薄く形成されるので、その上のＴｉＮグルー膜１７の膜厚は５０ｎｍと薄くてもよい。
【００８６】
次に、図３Ｕに示すように、タングステン膜２４をエッチバックしてホール２２ａ〜２２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のタングステン膜２４を二層目のプラグ２５ａ〜２５ｃとして使用する。これにより、保護絶縁膜２２の上にはＴｉＮグルー膜２３が残った状態となる。
【００８７】
次に、図３Ｖに示すように、ＴｉＮグルー膜２３、プラグ２５ａ〜２５ｃの上に３層構造の導電膜２６をスパッタリングにより形成する。その導電膜２６は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【００８８】
そして、図３Ｗに示すように、導電膜２６をフォトリソグラフィーによりパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Ａにおいて、ｐウェル３ａの中央の不純物拡散層６ａの上方にはプラグ１８ａ，２５ａ、コンタクトパッド２０ａを介して接続されるビット線２６ａが形成され、また、キャパシタＱの下部電極１１ｃの上方には、プラグ１８ｃ，２５ｂ、コンタクトパッド２０ｃを介して接続される二層目の配線２６ｂが形成され、さらに周辺回路領域Ｂの一層目のアルミニウム配線２０ｆの上にはプラグ２５ｃを介して接続される二層目のアルミニウム配線２６ｃが形成されている。この状態の平面図を示すと、図４のようになる。
【００８９】
次に、図３Ｘに示すような構造を、図３Ｓ〜図３Ｗに示したような工程を繰り返して形成する。その工程は次のようになる。
【００９０】
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤによりＳｉＯ２膜を第４の層間絶縁膜２７として２３００ｎｍの厚さに形成し、この層間絶縁膜２７により下側の保護絶縁膜２２、配線２６ａ〜２６ｃを覆う。続いて、第４の層間絶縁膜２７の表面をＣＭＰにより平坦化する。この後に、真空チャンバ中で３９０℃の温度で第４の層間絶縁膜２７を加熱して水を外部に放出させる。このような脱水処理の後に、第４の層間絶縁膜２７をＮ２Ｏプラズマに曝して膜質を改善する。
【００９１】
続いて、ＴＥＯＳを用いてプラズマＣＶＤによりＳｉＯ２よりなる上側の保護絶縁膜２８を第４の層間絶縁膜２７の上に１００ｎｍ以上の厚さに形成する。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２８の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して膜質を改善する。さらに、フォトリソグラフィーにより第４の層間絶縁膜２７と保護絶縁膜２８をパターニングして、キャパシタＱの下部電極１１ｃに電気的に接続される二層目のアルミニウム配線２６ｂの上にホール２７ａを形成する。フォトリソグラフィーにはレジストマスクを用いるがホール２７ａを形成した後に除去される。
【００９２】
次に、保護絶縁膜２８の上面とホール２７ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなるグルー膜２９をスパッタリングにより形成し、その後、ホール２７ａを埋め込むようにブランケットタングステン膜をＣＶＤにより８００ｎｍの厚さに形成する。さらに、ブラケットタングステン膜をエッチバックしてホール２７ａの中にのみ残し、ホール２７ａ内のブラケットタングステン膜を三層目のプラグ３０として使用する。
【００９３】
これにより、保護絶縁膜２８の上にはＴｉＮグルー膜２９が残った状態となる。
【００９４】
その後、グルー膜２９、プラグ３０の上に２層構造の導電膜をスパッタリングにより形成する。その導電膜は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚１００ｎｍの窒化チタン膜である。そして、導電膜をフォトリソグラフィーによりパターニングして、三層目のアルミニウム配線３１ａ〜３１ｆを形成する。
【００９５】
次に、図３Ｙに示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤによってＳｉＯ２よりなる保護絶縁膜３２を１００ｎｍの厚さに形成する。その後に、真空チャンバ中で３９０℃の温度で保護絶縁膜３２を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁膜３２をＮ２Ｏプラズマに曝して脱水とともに膜質を改善する。
【００９６】
続いて、保護絶縁膜３２上にシリコン窒化膜３３をＣＶＤにより３５０ｎｍの厚さに形成して保護絶縁膜３２への水の侵入を阻止する。
【００９７】
その後に、シリコン窒化膜３３の上にポリイミド膜を３μｍの厚さに塗布し、これを２３０℃で３０分間のベークを施して、これをカバー膜３４とする。以上のようにして、実施例の半導体装置が形成される。
【００９８】
なお、本実施例の変形例として、キャパシタ下部電極の下側層のＴｉ層を省いて、Ｐｔ層をキャパシタ下部電極とし、キャパシタ下部電極のＰｔ層の下地としてアルミナ層を形成することもできる。第１及び第２の実験で説明したように、このような構造では、下部電極Ｐｔ層形成後に、下地アルミナ層の改質等を目的としてアニールを行うのが望ましい（例えば、Ａｒ雰囲気中、６５０℃で６０秒間、昇温速度１２５℃／ｓｅｃの条件でのＲＴＡを施す）。なお、このアニールを、酸素を含む雰囲気中で行い、Ｐｔの酸化を促進する方法も考えられる。また、Ｐｔ層に対するアニールを行う装置のロードロックチャンバ内を、酸素を含む雰囲気とすることは、Ｐｔ酸化の観点から好ましいと考えられる。
【００９９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１００】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に、絶縁膜を形成する工程と、
前記絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、
前記下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、
前記下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極用導電膜を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、大気中に５時間以上放置する付記１に記載の半導体装置の製造方法。
（付記３）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、クリーンルーム内の気流の流出口から１．５ｍ以内の場所に置いて大気放置する付記１に記載の半導体装置の製造方法。
（付記４）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、１６℃〜２６℃の範囲内の温度で大気放置する付記１に記載の半導体装置の製造方法。
（付記５）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、Ｏ２濃度が３０％以上の容器中に放置する付記１に記載の半導体装置の製造方法。
（付記６）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、オゾンに曝す付記１に記載の半導体装置の製造方法。
（付記７）
前記Ｐｔの酸化膜を形成する工程は、前記ＰＺＴで強誘電体膜を形成する工程で用いる成膜装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記１に記載の半導体装置の製造方法。
（付記８）
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜を、酸素を含む雰囲気でアニールする付記１に記載の半導体装置の製造方法。
（付記９）
さらに、前記Ｐｔで下部電極用導電膜を形成する工程の後に、前記下部電極用導電膜をアニールする工程を有し、
前記Ｐｔの酸化膜を形成する工程は、前記下部電極用導電膜をアニールする工程で用いるアニール装置のロードロックチャンバ内を、酸素を含む雰囲気とする付記１に記載の半導体装置の製造方法。
（付記１０）
さらに、
前記絶縁膜上方に、Ｔｉで下側下部電極用導電膜を形成する工程と、
前記下側下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｔｉの酸化膜を形成する工程と
を有し、
前記Ｐｔで下部電極用導電膜を形成する工程は、前記下側下部電極用導電膜上に、Ｐｔで上側下部電極用導電膜を形成する付記１〜９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１０１】
１０１…シリコン基板、１０２…酸化シリコン層、１０３…Ｐｔ層、１０４…ＰＺＴ層、１…シリコン基板（半導体基板）、２…素子分離絶縁膜、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁絶縁膜、８ａ，８ｂ…高融点金属シリサイド膜、９…カバー膜、１０…層間絶縁膜、１１…下部電極用導電膜、１１ａ…下側層、１１ｂ…上側層（Ｐｔ層）、１１ｃ…下部電極、１２…強誘電体膜（ＰＺＴ層）、１２ａ…誘電体膜、１３…上部電極用導電膜、１３ａ…上部電極、１４…エンキャップ層、１５…層間絶縁膜、１５ａ〜１５ｆ…コンタクトホール、１６…レジスト、１７…グルー膜、１８…タングステン層、１８ａ〜１８ｅ…プラグ、１９…酸化防止膜、２０ａ，２０ｃ…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、２１…層間絶縁膜、２２…保護絶縁膜、２３…グルー膜、２４…タングステン膜、２５ａ〜２５ｃ…プラグ、２６…導電層、２７…層間絶縁膜、２８…保護絶縁膜、２９…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２…保護絶縁膜、３３…シリコン窒化膜、３４…カバー膜、１０１…トランスファチャンバ、１０２…Ｔｉチャンバ、１０３…Ｐｔチャンバ、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャパシタ。
【図１】
2011119417.tif 000003
【図２】
2011119417.tif 000004
【図３−１】
2011119417.tif 000005
【図３−２】
2011119417.tif 000006
【図３−３】
2011119417.tif 000007
【図３−４】
2011119417.tif 000008
【図３−５】
2011119417.tif 000009
【図３−６】
2011119417.tif 000010
【図３−７】
2011119417.tif 000011
【図３−８】
2011119417.tif 000012
【図３−９】
2011119417.tif 000013
【図３−１０】
2011119417.tif 000014
【図４】
2011119417.tif 000015