(57)【要約】【課題】入力のアナログ電圧範囲を一定のまま、広帯域化とサンプリングレートの高速化が可能なアナログ・ディジタル変換器を提供する。【解決手段】入力したアナログ電圧と複数（例えば４個）の定電流源から電流スイッチを介して供給した電流によりキャパシタが生成したランプ電圧との比較結果をストップパルス信号ｓｔｏｐとして出力する電圧制御遅延発生器セルＶＣＤＧ＿０〜３を、前記定電流源の個数と同数並列配置し、制御回路ＣＴＬの制御により、ランプ電圧の放電後、まず、各ＶＣＤＧ＿０〜３で異なる個数の電流スイッチをオンし、さらにスタートパルス信号ｓｔａｒｔの立上り時に各ＶＣＤＧ＿０〜３の全電流スイッチをオンし、ランプ電圧を各キャパシタに生成する。各ＶＣＤＧ＿０〜３のストップパルス信号ｓｔｏｐ０〜３の出力遅延時間を時間ディジタル変換器ＴＤＣ＿０〜３でディジタルデータに変換し、エンコーダＥＮＣにて所定のコードに変換する。【選択図】図６
2011015294.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ電圧信号の電圧値に応じた遅延時間を有するディジタル信号を発生させる電圧制御遅延発生器セルにおいて、あらかじめ定めた電流値の電流を供給する電流源と、該電流源に直列に接続されて該電流源からの電流をオン・オフする電流スイッチと、該電流スイッチと直列に接続されて前記電流源からの電流の電流値に応じたランプ電圧を生成するキャパシタと、該キャパシタが生成した前記ランプ電圧と前記アナログ電圧信号との電圧値を比較した結果を、前記遅延時間を示す遅延時間信号として出力する電圧比較器と、前記キャパシタに充電された前記ランプ電圧を放電させるためのリークスイッチと、を少なくとも備えた電圧制御遅延発生器セルであって、直列接続された前記電流源と前記電流スイッチとを複数個並列に接続してなることを特徴とする電圧制御遅延発生器セル。
【請求項２】
請求項１に記載の電圧制御遅延発生器セルを、前記電流源の個数と同数並列に備えるとともに、外部から供給されるクロック信号に基づいて各前記電圧制御遅延発生器セルを制御する制御信号を出力する制御回路を備えた電圧インタリーブ構成の電圧制御遅延発生器であって、前記制御回路から前記制御信号の一つとして出力されるリーク信号により前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電されている前記ランプ電圧を放電させた後、前記制御回路から前記制御信号の一つとして出力されるコントロール信号により前記電圧制御遅延発生器セルそれぞれで異なる個数の前記電流スイッチをオンさせて、前記電圧制御遅延発生器セルそれぞれで異なる個数の前記電流源からの電流に応じた前記ランプ電圧を前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電させ、しかる後、前記制御回路から前記制御信号の一つとして出力されるスタートパルス信号の立上り時に前記コントロール信号を変更して、前記電圧制御遅延発生器セルすべてについて、すべての前記電流スイッチをオンさせて、すべての前記電流源からの電流に応じた前記ランプ電圧を前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電させ、前記電圧制御遅延発生器セルそれぞれの前記電圧比較器から、前記キャパシタが生成した前記ランプ電圧と前記アナログ電圧信号の電圧値との比較結果である前記遅延時間信号をストップパルス信号として出力することを特徴とする電圧制御遅延発生器。
【請求項３】
請求項２に記載の電圧制御遅延発生器において、前記電圧制御遅延発生器セルの個数をＮ個とした場合、前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電されている前記ランプ電圧を放電させた後に、前記制御回路から出力される前記コントロール信号により、各前記電圧制御遅延発生器セルそれぞれの前記電流スイッチをオンさせる個数を０，１，２，…，（Ｎ−１）個とすることを特徴とする電圧制御遅延発生器。
【請求項４】
請求項２または３に記載の電圧制御遅延発生器において、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する前記電圧制御遅延発生器セルそれぞれから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値を、前記クロック信号の１周期分の時間を前記電圧制御遅延発生器セル内に並列に備えた前記電流源の個数で除した値に制御することを特徴とする電圧制御遅延発生器。
【請求項５】
請求項２ないし４のいずれかに記載の電圧制御遅延発生器において、前記制御回路から前記スタートパルス信号を出力した後、各前記電圧制御遅延発生器セルのうち、いずれかの電圧制御遅延発生器セルから前記ストップパルス信号が出力されたことを検出して、ストップホールディングパルス信号として出力する立上り検出回路をさらに備え、当該電圧制御遅延発生器が時間折り返し構成としてなることを特徴とする電圧制御遅延発生器。
【請求項６】
請求項５に記載の電圧制御遅延発生器において、前記立上り検出回路は、前記電圧制御遅延発生器セルそれぞれから出力される前記ストップパルス信号の排他的論理和演算結果をパリティ信号として出力する第１排他的論理和ゲートと、前記スタートパルス信号の立上り時点の前記パリティ信号の値を保持し、負論理の信号をパリティ・スタート信号として出力するＤフリップフロップと、前記第１排他的論理和ゲートから出力される前記パリティ信号と前記Ｄフリップフロップから出力される前記パリティ・スタート信号との排他的論理和演算を行う第２排他的論理和ゲートと、を少なくとも含んで構成されていることを特徴とする電圧制御遅延発生器。
【請求項７】
請求項２ないし４のいずれかに記載の電圧制御遅延発生器を複数段並列に備え、各段の前記電圧制御遅延発生器それぞれを、あらかじめ定めた時間間隔ずつ、ずらして動作させることを特徴とする電圧制御遅延発生器。
【請求項８】
請求項７に記載の電圧制御遅延発生器において、各段の前記電圧制御遅延発生器それぞれを動作させる前記時間間隔を、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器セルから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値とすることを特徴とする電圧制御遅延発生器。
【請求項９】
請求項８に記載の電圧制御遅延発生器において、各段の前記電圧制御遅延発生器それぞれを構成する前記電圧制御遅延発生器セル内の前記電流源の個数が偶数個であり、並列に配置する前記電圧制御遅延発生器の段数が、前記クロック信号の２周期分の時間を、前記遅延時間の最大値で除した値であることを特徴とする電圧制御遅延発生器。
【請求項１０】
入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、請求項２ないし４のいずれかに記載の電圧制御遅延発生器と、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルそれぞれから前記ストップパルス信号が出力されるまでの出力遅延時間それぞれをディジタルデータに変換して出力する時間ディジタル変換器と、前記時間ディジタル変換器それぞれから出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とするアナログ・ディジタル変換器。
【請求項１１】
入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、請求項５または６に記載の電圧制御遅延発生器と、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する前記立上り検出回路から前記ストップ・ホールディングパルス信号が出力されるまでの出力遅延時間をディジタルデータに変換して出力する時間ディジタル変換器と、前記時間ディジタル変換器から出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とするアナログ・ディジタル変換器。
【請求項１２】
請求項１１に記載のアナログ・ディジタル変換器において、前記アナログ電圧信号を入力して、当該アナログ電圧信号の電圧値をあらかじめ定めた桁数の上位ビット位置のディジタルデータに変換する粗アナログ・ディジタル変換器をさらに備え、前記エンコーダは、前記粗アナログ・ディジタル変換器により変換される前記上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータを、前記粗アナログ・ディジタル変換器が出力する前記上位ビット位置のディジタルデータと同一のコードのディジタルデータに変換して出力することを特徴とするアナログ・ディジタル変換器。
【請求項１３】
請求項１２に記載のアナログ・ディジタル変換器において、前記粗アナログ・ディジタル変換器は、前記上位ビット位置のディジタルデータを、グレイコードまたはバイナリコードとして出力することを特徴とするアナログ・ディジタル変換器。
【請求項１４】
請求項１１に記載のアナログ・ディジタル変換器において、前記制御回路から出力される前記スタートパルス信号と前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルから出力される前記ストップパルス信号とを入力して、前記アナログ電圧信号の電圧値に対してあらかじめ定めた桁数の上位ビット位置のディジタルデータを抽出して、あらかじめ定めたコードのディジタルデータに変換する第２のエンコーダをさらに備え、前記エンコーダは、前記第２のエンコーダにより変換される前記上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータを、前記第２のエンコーダが出力する前記上位ビット位置のディジタルデータと同一のコードのディジタルデータに変換して出力することを特徴とするアナログ・ディジタル変換器。
【請求項１５】
入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、請求項７ないし９のいずれかに記載の電圧制御遅延発生器と、各段の前記電圧制御遅延発生器それぞれごとにあらかじめ定めた前記時間間隔ずつ時間をずらして前記スタートパルス信号を前記制御回路から出力した後、各段の前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルそれぞれから出力される前記ストップパルス信号の出力遅延時間それぞれをディジタルデータに変換して出力する各段ごとの時間ディジタル変換器と、各段の前記時間ディジタル変換器のうち、前記スタートパルス信号が前記制御回路から出力された段の前記時間ディジタル変換器それぞれから出力されるディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とするアナログ・ディジタル変換器。
【請求項１６】
入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、請求項１１ないし１４のいずれかに記載のアナログ・ディジタル変換器を、複数段並列に備え、前記制御回路から前記スタートパルス信号を出力した後、各段の前記アナログ・ディジタル変換器それぞれを構成する前記電圧制御遅延発生器セルから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値ずつ、各段の前記アナログ・ディジタル変換器に対して前記スタートパルス信号を入力する時間間隔をずらし、かつ、前記エンコーダは、前記スタートパルス信号が前記制御回路から入力された段の前記アナログ・ディジタル変換器から出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力することを特徴とするアナログ・ディジタル変換器。
【請求項１７】
請求項１０ないし１６のいずれかに記載のアナログ・ディジタル変換器において、前記エンコーダおよび／または前記第２のエンコーダは、それぞれ、入力されるディジタルデータを、温度計コードからグレイコードまたはバイナリコードのディジタルデータに変換して出力することを特徴とするアナログ・ディジタル変換器。
【請求項１８】
請求項１０ないし１７のいずれかに記載のアナログ・ディジタル変換器において、入力されるアナログ電圧信号をサンプリングしてホールドするサンプルホールド回路をさらに備え、当該サンプルホールド回路は、前記スタートパルス信号が立上るタイミングで前記アナログ電圧信号をサンプリングしてホールドすることを特徴とするアナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御遅延発生器セル、電圧制御遅延発生器およびアナログ・ディジタル変換器に関し、特に、入力されるアナログ電圧の電圧値によって、入力されるパルス信号の遅延時間を任意に変更して出力する電圧制御遅延発生器セル、該電圧制御遅延発生器セルを構成要素とする電圧制御遅延発生器および該電圧制御遅延発生器を用いたアナログ・ディジタル変換器に関する。特に、本発明は、光通信のトランシーバにおいて、伝送されてきたアナログ電圧信号をディジタル信号に変換するアナログ・ディジタル変換器として低電力・高サンプリングレートのアナログ・ディジタル変換器を得ることができる。
【背景技術】
【０００２】
従来より、微細化されたプロセスを適用して、小型化・高性能化を図ったアナログ・ディジタル変換器ＡＤＣが実現されてきたが、近年、プロセスの更なる微細化に伴って耐圧が減少し、電圧方向の分解能の確保が難しい状況となってきている。そのため、入力されるアナログ電圧に関する情報を電圧制御遅延発生器ＶＣＤＧ（Voltage  Controlled  Delay  Generator）によって一旦時間情報に変換し、その後、該時間情報を時間ディジタル変換器ＴＤＣ（Time  to  Digital  Convertor）によってディジタル信号に変換する手法が提案されている。時間情報をディジタルデータに変換する後段の時間ディジタル変換器ＴＤＣはディジタル回路によって実現することができるため、微細化されたプロセスを使うと、低消費電力化を図る上でも有利である。
【０００３】
図１７は、非特許文献１のShahrzad  Naraghiらによる“A  9b  14μW  0.06mm２  PPM  ADC  in  90nm  Digital  CMOS”（ISSCC  2009）に記載の従来の電圧制御遅延発生器ＶＣＤＧの回路構成を示す回路図である。図１７の電圧制御遅延発生器ＶＣＤＧは、あらかじめ定めた電流値の電流を供給する電流源Ｉ（定電流源）、該電流源Ｉと直列に接続され、該電流源Ｉからの電流をオン・オフする電流スイッチＳ、該電流スイッチＳと直列に接続され、電流源Ｉからの電流の電流値に応じたランプ電圧（容量電圧）を生成するキャパシタＣ、該キャパシタＣに蓄積された電荷をリークし、生成されたランプ電圧ｒａｍｐを放電させるリークスイッチＬＳ、および、キャパシタＣが生成したランプ電圧ｒａｍｐと外部から入力されるアナログ電圧Ｖｉｎとを比較し、前者のランプ電圧がアナログ電圧Ｖｉｎを上回った時点を遅延時間を示す遅延時間信号（ディジタル信号）として出力する電圧比較器ＣＭＰから構成されている。
【０００４】
図１８は、図１７の従来の電圧制御遅延発生器ＶＣＤＧの動作を示す波形図である。電圧制御遅延発生器ＶＣＤＧは、前述のように、入力されるパルス（スタートパルス信号ｓｔａｒｔ）の立上り時点から任意の遅延時間Ｔｏｕｔ後に立上るパルス（ストップパルス信号ｓｔｏｐ）を発生する機能を有し、かつ、該遅延時間Ｔｏｕｔが外部から入力されるアナログ電圧Ｖｉｎによって変更することが可能な機能を有する。
【０００５】
まず、初期状態では、電流スイッチＳをオフ、リークスイッチＬＳをオンとし、キャパシタＣの電荷をリークしておく。次いで、スタートパルス信号ｓｔａｒｔの立上りに同期して、電流スイッチＳをオン、リークスイッチＬＳをオフとすることによって、電流源Ｉからの電荷がキャパシタＣにチャージされ始め、ランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐが発生する。電流源Ｉの定電流値をＩ、キャパシタＣの容量をＣ、スタートパルス信号ｓｔａｒｔの立上り時刻をｔ０とすると、時刻ｔにおけるキャパシタＣの容量電圧ｒａｍｐは、
ｒａｍｐ＝Ｉ・（ｔ−ｔ０)／Ｃ
と表わされる。電圧比較器ＣＭＰは、容量電圧ｒａｍｐつまりランプ電圧ｒａｍｐと、外部から入力されるアナログ電圧Ｖｉｎとの電圧の大小を比較し、容量電圧ｒａｍｐがアナログ電圧Ｖｉｎを上回ると、立上るパルス（ストップパルス信号ｓｔｏｐ）を発生する。
【０００６】
スタートパルス信号ｓｔａｒｔが立上ってから、ストップパルス信号ｓｔｏｐが立上るまでの遅延時間Ｔｏｕｔは、
Ｔｏｕｔ＝ｔ−ｔ０＝Ｖｉｎ・Ｃ／Ｉ
で表わされるので、本回路は、入力されるアナログ電圧Ｖｉｎに比例する遅延時間Ｔｏｕｔを有するディジタル信号（遅延時間信号すなわちストップパルス信号ｓｔｏｐ）を出力する電圧制御遅延発生器ＶＣＤＧとして機能することが分かる。
【０００７】
ここで、容量電圧ｒａｍｐが採ることができるフルスケールＦＳ（Full  Scale）は、電源電圧および電流源の電圧降下によって制限される。また、発生することができる遅延時間Ｔｏｕｔの最大値ｔｍａｘは、
ｔｍａｘ＝ＦＳ・Ｃ／Ｉ
で表わされる。
【０００８】
なお、実際に実現した場合には、電流スイッチＳ、リークスイッチＬＳ、電圧比較器ＣＭＰの動作遅延時間や配線遅延時間が、遅延時間の最大値ｔｍａｘにさらに加わるので、遅延時間の最大値ｔｍａｘは、前述の式に対して一定の誤差を含むことになる。しかし、アナログ・ディジタル変換器ＡＤＣへの応用を含め、一般的な遅延発生器への応用の場合には、アナログ電圧Ｖｉｎを変化させた場合の相対的な遅延時間の精度は要求されるものの、絶対的な遅延時間に関する情報が求められることはほとんどない。
【０００９】
図１９は、従来の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成を示すブロック構成図である。図１９のブロック構成においては、入力されるアナログ電圧Ｖｉｎを時間軸上の信号（スタートパルス信号ｓｔａｒｔの立上り時点からストップパルス信号ｓｔｏｐの立上り時点までの時間間隔）に変換し、さらに、時間軸上の信号をディジタル化する構成となっている。時間軸上の信号をディジタル化する回路は、時間ディジタル変換器ＴＤＣによって実現される。必要に応じて、非特許文献２の小林春夫による“アナログ技術の新潮流  時間分解能型回路とＴＤＣ（前編）”（日経エレクトロニクス、2009.4.6）に記載のように、ディジタル化した信号をエンコードやディジタル信号処理を行う出力回路が付加される。
【００１０】
図２０は、従来の時間ディジタル変換器ＴＤＣの回路構成を示す回路図である。図２０に示す時間ディジタル変換器ＴＤＣは、スタートパルス信号ｓｔａｒｔが入力される複数の遅延バッファｔｄからなる遅延バッファ列と、各遅延バッファｔｄの出力がそれぞれのＤ入力に入力され、各遅延バッファｔｄからのストップパルス信号ｓｔｏｐによってトリガされる複数のＤフリップフロップＤ−ＦＦからなるＤフリップフロップＤ−ＦＦ列と、各ＤフリップフロップＤ−ＦＦが出力するディジタルデータ列を所定のコードのディジタルデータに変換するエンコーダＥＮＣとから構成される。
【００１１】
図２１は、図２０の従来の時間ディジタル変換器ＴＤＣの動作を示す波形図である。スタートパルス信号ｓｔａｒｔは時間分解能の高い遅延バッファｔｄ列に入力され、ＤフリップフロップＤ−ＦＦ列は、ストップパルス信号ｓｔｏｐの立上りで各遅延バッファｔｄ出力をラッチする。ラッチされたデータはスタートパルス信号ｓｔａｒｔの立上り時点からストップパルス信号ｓｔｏｐの立上り時点までの時間差に比例した温度計コードとなる。エンコーダＥＮＣは、温度計コードを例えばバイナリコードのディジタルデータに変換してディジタルデータＤｏｕｔとして出力する。
【００１２】
時間ディジタル変換器ＴＤＣは、ディジタル回路をベースとして構成されるため、微細化されたプロセスを利用することによって、低消費電力化、小面積化が可能である。また、微細化の進展により、電源電圧の低下が進むと、電圧軸方向の分解能の確保が難しくなるが、電圧制御遅延発生器ＶＣＤＧと時間ディジタル変換器ＴＤＣとを用いたアナログ・ディジタル変換器ＡＤＣは、電圧軸方向の処理を時間軸方向の処理に置き換えることによって分解能の確保が容易になるメリットがある。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Shahrzad  Naraghi他、“A  9b  14μW  0.06mm２  PPM  ADC  in  90nm  Digital  CMOS”  ISSCC  2009,168ページ
【非特許文献２】小林春夫、“アナログ技術の新潮流  時間分解能型回路とＴＤＣ（前編）”日経エレクトロニクス、2009.4.6、８８ページ
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の電圧制御遅延発生器ＶＣＤＧには、前述のように、電流源Ｉと、該電流源Ｉにより充電されてランプ電圧（容量電圧）を生成するキャパシタＣ、外部から入力されるスタートパルス信号ｓｔａｒｔによって電流源ＩとキャパシタＣとを接続する電流スイッチＳ、外部から入力されるリーク信号によりキャパシタＣの電荷をリークしランプ電圧（容量電圧）を放電するリークスイッチＬＳ、時間軸上の時間情報に変換したいアナログ電圧信号ＶｉｎとキャパシタＣによって生成されたランプ電圧（容量電圧）とを比較し、後者のランプ電圧が前者のアナログ電圧信号Ｖｉｎの電圧値を上回ったときに、遅延時間を示す遅延時間信号としてストップパルス信号ｓｔｏｐを出力する電圧比較器ＣＭＰ、が備えられている。
【００１５】
このとき、スタートパルス信号ｓｔａｒｔの立上り時点からストップパルス信号ｓｔｏｐが出力されるまでの遅延時間の時間幅が、時間軸上の時間情報に変換したいアナログ電圧信号Ｖｉｎの電圧値の大きさに相当するが、アナログ・ディジタル変換器ＡＤＣに応用する場合には、取り得る時間幅が大きいと、サンプリング誤差を招くことになる。
【００１６】
つまり、従来の電圧制御遅延発生器ＶＣＤＧは、入力のアナログ電圧Ｖｉｎが取ることができる電圧範囲ＦＳに亘って容量電圧ｒａｍｐが変化し、アナログ電圧Ｖｉｎとランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐとの比較結果として得られる遅延時間Ｔｏｕｔの最大値ｔｍａｘの時間幅に亘り、ストップパルス信号ｓｔｏｐが発生する可能性がある。一方、アナログ・ディジタル変換器ＡＤＣへ従来の電圧制御遅延発生器ＶＣＤＧを応用する場合は、入力されるアナログ電圧Ｖｉｎは前記電圧範囲ＦＳ内で時間とともに変化するので、ストップパルス信号ｓｔｏｐが発生する時刻は、アナログ電圧Ｖｉｎにより前記遅延時間Ｔｏｕｔの最大値ｔｍａｘの間に亘って変化することになる。この結果、サンプリング時刻が不等時間間隔（前記遅延時間Ｔｏｕｔの最大値ｔｍａｘのずれを有する不等間隔）となり、サンプリング誤差の発生の原因となる。
【００１７】
サンプリング誤差を低減させるためには、等時間間隔への再サンプルまたは補完などの処理が必要となり、計算量の増大や誤差の発生を招く。サンプリング時刻が不等間隔になる現象は、入力のアナログ電圧Ｖｉｎが高周波になればなるほど顕著になる。
【００１８】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、電圧制御遅延発生器ＶＣＤＧを電圧インタリーブ構成とすることにより、または、電圧制御遅延発生器ＶＣＤＧを時間軸方向の折り返し構成とすることにより、入力のアナログ電圧Ｖｉｎが取ることができる電圧範囲ＦＳを一定に保ったまま、遅延時間の最大値ｔｍａｘを減少させた電圧制御遅延発生器セルおよび電圧制御遅延発生器ＶＣＤＧを提供することにある。また、サンプリング時刻のずれを減少させることによって、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ったアナログ・ディジタル変換器を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００２０】
第１の技術手段は、入力されるアナログ電圧信号の電圧値に応じた遅延時間を有するディジタル信号を発生させる電圧制御遅延発生器セルにおいて、あらかじめ定めた電流値の電流を供給する電流源と、該電流源に直列に接続されて該電流源からの電流をオン・オフする電流スイッチと、該電流スイッチと直列に接続されて前記電流源からの電流の電流値に応じたランプ電圧を生成するキャパシタと、該キャパシタが生成した前記ランプ電圧と前記アナログ電圧信号との電圧値を比較した結果を、前記遅延時間を示す遅延時間信号として出力する電圧比較器と、前記キャパシタに充電された前記ランプ電圧を放電させるためのリークスイッチと、を少なくとも備えた電圧制御遅延発生器セルであって、直列接続された前記電流源と前記電流スイッチとを複数個並列に接続してなることを特徴とする。
【００２１】
第２の技術手段は、前記第１の技術手段に記載の電圧制御遅延発生器セルを、前記電流源の個数と同数並列に備えるとともに、外部から供給されるクロック信号に基づいて各前記電圧制御遅延発生器セルを制御する制御信号を出力する制御回路を備えた電圧インタリーブ構成の電圧制御遅延発生器であって、前記制御回路から前記制御信号の一つとして出力されるリーク信号により前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電されている前記ランプ電圧を放電させた後、前記制御回路から前記制御信号の一つとして出力されるコントロール信号により前記電圧制御遅延発生器セルそれぞれで異なる個数の前記電流スイッチをオンさせて、前記電圧制御遅延発生器セルそれぞれで異なる個数の前記電流源からの電流に応じた前記ランプ電圧を前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電させ、しかる後、前記制御回路から前記制御信号の一つとして出力されるスタートパルス信号の立上り時に前記コントロール信号を変更して、前記電圧制御遅延発生器セルすべてについて、すべての前記電流スイッチをオンさせて、すべての前記電流源からの電流に応じた前記ランプ電圧を前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電させ、前記電圧制御遅延発生器セルそれぞれの前記電圧比較器から、前記キャパシタが生成した前記ランプ電圧と前記アナログ電圧信号の電圧値との比較結果である前記遅延時間信号をストップパルス信号として出力することを特徴とする。
【００２２】
第３の技術手段は、前記第２の技術手段に記載の電圧制御遅延発生器において、前記電圧制御遅延発生器セルの個数をＮ個とした場合、前記電圧制御遅延発生器セルそれぞれの前記キャパシタに充電されている前記ランプ電圧を放電させた後に、前記制御回路から出力される前記コントロール信号により、各前記電圧制御遅延発生器セルそれぞれの前記電流スイッチをオンさせる個数を０，１，２，…，（Ｎ−１）個とすることを特徴とする。
【００２３】
第４の技術手段は、前記第２または第３の技術手段に記載の電圧制御遅延発生器において、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する前記電圧制御遅延発生器セルそれぞれから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値を、前記クロック信号の１周期分の時間を前記電圧制御遅延発生器セル内に並列に備えた前記電流源の個数で除した値に制御することを特徴とする。
【００２４】
第５の技術手段は、前記第２ないし第４の技術手段のいずれかに記載の電圧制御遅延発生器において、前記制御回路から前記スタートパルス信号を出力した後、各前記電圧制御遅延発生器セルのうち、いずれかの電圧制御遅延発生器セルから前記ストップパルス信号が出力されたことを検出して、ストップホールディングパルス信号として出力する立上り検出回路をさらに備え、当該電圧制御遅延発生器が時間折り返し構成としてなることを特徴とする。
【００２５】
第６の技術手段は、前記第５の技術手段に記載の電圧制御遅延発生器において、前記立上り検出回路は、前記電圧制御遅延発生器セルそれぞれから出力される前記ストップパルス信号の排他的論理和演算結果をパリティ信号として出力する第１排他的論理和ゲートと、前記スタートパルス信号の立上り時点の前記パリティ信号の値を保持し、負論理の信号をパリティ・スタート信号として出力するＤフリップフロップと、前記第１排他的論理和ゲートから出力される前記パリティ信号と前記Ｄフリップフロップから出力される前記パリティ・スタート信号との排他的論理和演算を行う第２排他的論理和ゲートと、を少なくとも含んで構成されていることを特徴とする。
【００２６】
第７の技術手段は、前記第２ないし第４の技術手段のいずれかに記載の電圧制御遅延発生器を複数段並列に備え、各段の前記電圧制御遅延発生器それぞれを、あらかじめ定めた時間間隔ずつ、ずらして動作させることを特徴とする。
【００２７】
第８の技術手段は、前記第７の技術手段に記載の電圧制御遅延発生器において、各段の前記電圧制御遅延発生器それぞれを動作させる前記時間間隔を、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器セルから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値とすることを特徴とする。
【００２８】
第９の技術手段は、前記第８の技術手段に記載の電圧制御遅延発生器において、各段の前記電圧制御遅延発生器それぞれを構成する前記電圧制御遅延発生器セル内の前記電流源の個数が偶数個であり、並列に配置する前記電圧制御遅延発生器の段数が、前記クロック信号の２周期分の時間を、前記遅延時間の最大値で除した値であることを特徴とする。
【００２９】
第１０の技術手段は、入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、前記第２ないし第４の技術手段のいずれかに記載の電圧制御遅延発生器と、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルそれぞれから前記ストップパルス信号が出力されるまでの出力遅延時間それぞれをディジタルデータに変換して出力する時間ディジタル変換器と、前記時間ディジタル変換器それぞれから出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とする。
【００３０】
第１１の技術手段は、入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、前記第５または第６の技術手段に記載の電圧制御遅延発生器と、前記制御回路から前記スタートパルス信号を出力した後、前記電圧制御遅延発生器を構成する前記立上り検出回路から前記ストップ・ホールディングパルス信号が出力されるまでの出力遅延時間をディジタルデータに変換して出力する時間ディジタル変換器と、前記時間ディジタル変換器から出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とする。
【００３１】
第１２の技術手段は、前記第１１の技術手段に記載のアナログ・ディジタル変換器において、前記アナログ電圧信号を入力して、当該アナログ電圧信号の電圧値をあらかじめ定めた桁数の上位ビット位置のディジタルデータに変換する粗アナログ・ディジタル変換器をさらに備え、前記エンコーダは、前記粗アナログ・ディジタル変換器により変換される前記上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータを、前記粗アナログ・ディジタル変換器が出力する前記上位ビット位置のディジタルデータと同一のコードのディジタルデータに変換して出力することを特徴とする。
【００３２】
第１３の技術手段は、前記第１２の技術手段に記載のアナログ・ディジタル変換器において、前記粗アナログ・ディジタル変換器は、前記上位ビット位置のディジタルデータを、グレイコードまたはバイナリコードとして出力することを特徴とする。
【００３３】
第１４の技術手段は、前記第１１の技術手段に記載のアナログ・ディジタル変換器において、前記制御回路から出力される前記スタートパルス信号と前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルから出力される前記ストップパルス信号とを入力して、前記アナログ電圧信号の電圧値に対してあらかじめ定めた桁数の上位ビット位置のディジタルデータを抽出して、あらかじめ定めたコードのディジタルデータに変換する第２のエンコーダをさらに備え、前記エンコーダは、前記第２のエンコーダにより変換される前記上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータを、前記第２のエンコーダが出力する前記上位ビット位置のディジタルデータと同一のコードのディジタルデータに変換して出力することを特徴とする。
【００３４】
第１５の技術手段は、入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、前記第７ないし第９の技術手段のいずれかに記載の電圧制御遅延発生器と、各段の前記電圧制御遅延発生器それぞれごとにあらかじめ定めた前記時間間隔ずつ時間をずらして前記スタートパルス信号を前記制御回路から出力した後、各段の前記電圧制御遅延発生器を構成する各前記電圧制御遅延発生器セルそれぞれから出力される前記ストップパルス信号の出力遅延時間それぞれをディジタルデータに変換して出力する各段ごとの時間ディジタル変換器と、各段の前記時間ディジタル変換器のうち、前記スタートパルス信号が前記制御回路から出力された段の前記時間ディジタル変換器それぞれから出力されるディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力するエンコーダと、を備えていることを特徴とする。
【００３５】
第１６の技術手段は、入力されるアナログ電圧信号の電圧値に応じたディジタルデータに変換して出力するアナログ・ディジタル変換器において、前記第１１ないし第１４の技術手段のいずれかに記載のアナログ・ディジタル変換器を、複数段並列に備え、前記制御回路から前記スタートパルス信号を出力した後、各段の前記アナログ・ディジタル変換器それぞれを構成する前記電圧制御遅延発生器セルから前記ストップパルス信号が出力されるまでに要する遅延時間の最大値ずつ、各段の前記アナログ・ディジタル変換器に対して前記スタートパルス信号を入力する時間間隔をずらし、かつ、前記エンコーダは、前記スタートパルス信号が前記制御回路から入力された段の前記アナログ・ディジタル変換器から出力される前記ディジタルデータをあらかじめ定めたコードのディジタルデータに変換して出力することを特徴とする。
【００３６】
第１７の技術手段は、前記第１０ないし第１６の技術手段のいずれかに記載のアナログ・ディジタル変換器において、前記エンコーダおよび／または前記第２のエンコーダは、それぞれ、入力されるディジタルデータを、温度計コードからグレイコードまたはバイナリコードのディジタルデータに変換して出力することを特徴とする。
【００３７】
第１８の技術手段は、前記第１０ないし第１７の技術手段のいずれかに記載のアナログ・ディジタル変換器において、入力されるアナログ電圧信号をサンプリングしてホールドするサンプルホールド回路をさらに備え、当該サンプルホールド回路は、前記スタートパルス信号が立上るタイミングで前記アナログ電圧信号をサンプリングしてホールドすることを特徴とする。
【発明の効果】
【００３８】
本発明に係る電圧制御遅延発生器セル、電圧制御遅延発生器およびアナログ・ディジタル変換器によれば、以下のごとき効果を奏することができる。
【００３９】
本発明に係る電圧制御遅延発生器セルおよび電圧制御遅延発生器においては、複数の電流源（定電流源）と複数の電流スイッチとを有する電圧制御遅延発生器セルを複数個備えて、電圧インタリーブ構成とすることにより、または、時間折り返し構成とすることにより、外部から入力されるアナログ電圧が取ることができる電圧範囲（フルスケール）を一定に保ったまま、従来技術に比し、遅延時間の最大値を大幅に減少させることができる。
【００４０】
また、本発明に係るアナログ・ディジタル変換器においては、サンプリング時刻のずれを減少させることが可能であり、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る電圧制御遅延発生器のブロック構成の一例を示すブロック構成図である。
【図２】図１の電圧制御遅延発生器セルつまり電圧制御遅延発生器を構成する基本セルの一実現例を示す回路図である。
【図３】図１に示す電圧インタリーブ構成の電圧制御遅延発生器の動作の一例を示すタイムチャートである。
【図４】図１の電圧制御遅延発生器への制御信号の一つであるコントロール信号の設定例を示すテーブルである。
【図５】図１の電圧インタリーブ構成の電圧制御遅延発生器の電圧時間変換特性を示す特性図である。
【図６】本発明に係る電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成の一例を示すブロック構成図である。
【図７】本発明に係る電圧制御遅延発生器のブロック構成の図１とは異なる他の例を示すブロック構成図である。
【図８】図７に示す時間折り返し構成の電圧制御遅延発生器の動作の一例を示すタイムチャートである。
【図９】図７の時間折り返し構成の電圧制御遅延発生器における立上り検出回路の回路構成の一例を示す回路図である。
【図１０】図７の時間折り返し構成の電圧制御遅延発生器の電圧時間変換特性を示す特性図である。
【図１１】本発明に係る電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成の図６とは異なる例を示すブロック構成図である。
【図１２】本発明に係る電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成の図６、図１１とは異なる例を示すブロック構成図である。
【図１３】本発明に係る電圧制御遅延発生器のブロック構成の図１、図７とは異なる他の例を示すブロック構成図である。
【図１４】図１３に示す電圧インタリーブ構成（×４）を時間インタリーブ構成（×８）とした電圧制御遅延発生器の動作の一例を示すタイムチャートである。
【図１５】本発明に係る電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成の図６、図１１、図１２とは異なる例を示すブロック構成図である。
【図１６】本発明に係る電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成の図６、図１１、図１２、図１５とは異なる例を示すブロック構成図である。
【図１７】従来の電圧制御遅延発生器の回路構成を示す回路図である。
【図１８】図１７の従来の電圧制御遅延発生器の動作を示す波形図である。
【図１９】従来の電圧制御遅延発生器を用いたアナログ・ディジタル変換器のブロック構成を示すブロック構成図である。
【図２０】従来の時間ディジタル変換器の回路構成を示す回路図である。
【図２１】図２０の従来の時間ディジタル変換器の動作を示す波形図である。
【発明を実施するための形態】
【００４２】
以下に、本発明に係る電圧制御遅延発生器セル、電圧制御遅延発生器およびアナログ・ディジタル変換器の好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００４３】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、時間分解型回路に関するものであって、特に、電圧軸の変化を時間軸の変化に変換する電圧制御遅延発生器ＶＣＤＧの構成について、アナログ・ディジタル変換器ＡＤＣに応用することを念頭に、サンプリング誤差を低減させることが可能な電圧制御遅延発生器ＶＣＤＧの構成とすることを主要な特徴としている。
【００４４】
本発明に係る電圧制御遅延発生器ＶＣＤＧは、複数の電流源Ｉ（定電流源）と複数の電流スイッチＳとを含んで構成される電圧制御遅延発生器ＶＣＤＧの基本セル（電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ：任意の整数））を有し、かかる基本セル（電圧制御遅延発生器セルＶＣＤＧ＿ｉ）を複数利用して、電圧インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧまたは時間折り返し構成とした電圧制御遅延発生器ＶＣＤＧを実現している。
【００４５】
本発明に係る電圧制御遅延発生器ＶＣＤＧにおいては、まず、各電圧制御遅延発生器セルＶＣＤＧ＿ｉごとに、初期化用のリーク信号ｌｅａｋを入力して各キャパシタＣのランプ電圧ｒａｍｐ(容量電圧ｒａｍｐ)を放電させた後に、各電圧制御遅延発生器セルＶＣＤＧ＿ｉごとに、制御回路ＣＴＬからのコントロール信号ｃｔｒｌによりオンとなる電流スイッチＳの数が異なるようにして、各キャパシタＣに異なる電流値の電流を供給することにより、各キャパシタＣそれぞれのプリチャージを開始する。
【００４６】
しかる後、スタートパルス信号ｓｔａｒｔが制御回路ＣＴＬから出力される時点で、コントロール信号ｃｔｒｌを変更して、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流スイッチＳすべてをオンにして、各キャパシタＣへのチャージ電流を同一レートで増加させて、各キャパシタＣに発生するランプ電圧ｒａｍｐ（容量電圧ｒａｍｐ）の上昇速度を、備えられている電流源Ｉの個数分に応じて急峻にする。
【００４７】
ここで、外部から入力されるアナログ電圧信号ＶｉｎとキャパシタＣによって生成されたランプ電圧ｒａｍｐ（容量電圧ｒａｍｐ）とが比較され、前者のアナログ電圧信号Ｖｉｎよりも後者のランプ電圧ｒａｍｐ（容量電圧ｒａｍｐ）の電圧値が上回った際に、該当する電圧比較器ＣＭＰからストップパルス信号ｓｔｏｐが出力される。
【００４８】
かくのごとく、複数の電流源Ｉ（定電流源）を有する電圧制御遅延発生器セルＶＣＤＧ＿ｉを複数個利用することにより、ストップパルス信号ｓｔｏｐが出力されるまでに要する遅延時間は、キャパシタＣに発生するランプ電圧ｒａｍｐの上昇速度が急峻になった分だけ従来技術の電圧制御遅延発生器ＶＣＤＧよりも短縮され、スタートパルス信号ｓｔａｒｔが出力された時点からストップパルス信号ｓｔｏｐが出力されるまでの遅延時間の時間幅が短縮される。これにより、アナログ・ディジタル変換器ＡＤＣに応用する場合に、サンプリング誤差を防ぐことが可能となる。
【００４９】
さらに、前述のような電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧまたは時間折り返し構成とした電圧制御遅延発生器ＶＣＤＧを多段に並列に配置した時間インタリーブ構成として、時間をずらして連続的に繰り返し動作する構成も可能としている。
【００５０】
また、本発明においては、前述のように時間幅を短縮した電圧制御遅延発生器ＶＣＤＧと時間軸上の情報をディジタルデータに変換する時間ディジタル変換器ＴＤＣとを用いて、サンプリング時刻のずれを減少させ、サンプリングレートの高速化を可能とするアナログ・ディジタル変換器ＡＤＣを実現している。
【００５１】
さらには、本発明においては、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧまたは時間折り返し構成とした電圧制御遅延発生器ＶＣＤＧを多段に並列に配置した時間インタリーブ構成とすることによって、各キャパシタＣのプリチャージに要する時間の分だけ、アナログ・ディジタル変換器ＡＤＣのサンプリングレートが低下してしまうことを改善することができるアナログ・ディジタル変換器ＡＤＣの構成も可能としている。
【００５２】
以上のような技術の適用により、入力のアナログ電圧Ｖｉｎが取ることができる電圧範囲ＦＳを一定に保ったまま、スタートパルス信号ｓｔａｒｔを出力してからストップパルス信号ｓｔｏｐが出力されるまでの遅延時間の最大値ｔｍａｘを減少させた電圧制御遅延発生器ＶＣＤＧを実現することができる。また、サンプリング時刻のずれを減少させることによって、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ったアナログ・ディジタル変換器ＡＤＣを実現することができる。
【００５３】
以下に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの実施形態について詳細に説明する。
【００５４】
（第１の実施形態）
まず、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第１の実施形態として、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧについて説明する。
【００５５】
図１は、本発明に係る電圧制御遅延発生器ＶＣＤＧのブロック構成の一例を示すブロック構成図であり、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの構成例を示している。図１に示す電圧制御遅延発生器ＶＣＤＧは、入力されるアナログ電圧信号の電圧値に応じた遅延時間のディジタル信号を発生させる回路であり、複数個（図１の場合は４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ：任意の整数、図１の場合、i＝０，１，２，３）と、外部から供給されるクロック信号ｃｌｋに基づいて各電圧制御遅延発生器セルＶＣＤＧ＿ｉの動作を制御する制御信号を出力する制御回路ＣＴＬと、から構成され、各電圧制御遅延発生器セルＶＣＤＧ＿ｉは、並列に接続されている。
【００５６】
図２は、図１の電圧制御遅延発生器セルＶＣＤＧ＿ｉつまり電圧制御遅延発生器ＶＣＤＧを構成する基本セルの一実現例を示す回路図である。電圧制御遅延発生器セルＶＣＤＧ＿ｉつまり電圧制御遅延発生器ＶＣＤＧの基本セルは、それぞれがあらかじめ定めた電流値の電流を供給する複数個（図２では４個）の電流源Ｉ（定電流源）、該電流源Ｉそれぞれと直列に接続され、各電流源Ｉからの電流をオン・オフする複数個（図２では４個）の電流スイッチＳ、並列に接続した複数個の電流スイッチＳと直列に接続され、電流源Ｉからの電流の電流値に応じた容量電圧ｒａｍｐつまりランプ電圧ｒａｍｐを生成するキャパシタＣ、該キャパシタＣに蓄積された電荷をリークし、生成したランプ電圧ｒａｍｐを放電させるリークスイッチＬＳ、キャパシタＣが生成したランプ電圧ｒａｍｐと外部から入力されるアナログ電圧Ｖｉｎとの電圧値の比較結果を、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示す遅延時間信号（ディジタル信号）として出力する電圧比較器ＣＭＰから構成されている。
【００５７】
ここで、電圧制御遅延発生器セルＶＣＤＧ＿ｉの設置個数は、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流源Ｉおよび電流スイッチＳの設置個数と同数である。
【００５８】
図３は、図１に示す電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの動作の一例を示すタイムチャートである。図３のタイムチャートに示すように、図１の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧは、入力されるパルス（スタートパルス信号ｓｔａｒｔ）から任意の遅延時間Ｔｏｕｔ後に立上るパルス（ストップパルス信号ｓｔｏｐ）を発生する機能を有し、かつ、該遅延時間Ｔｏｕｔが外部から入力されるアナログ電圧Ｖｉｎによって変更可能である機能を有している。図３には、図１の電圧制御遅延発生器ＶＣＤＧを構成する第３番目の電圧制御遅延発生器セルＶＣＤＧ＿２から出力されるストップパルス信号ｓｔｏｐ２のパルス波形を示している。なお、初期状態（時刻ｔ０よりも前）においては、図１の４個の電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３について、まず、制御回路ＣＴＬからの制御信号の一つであるコントロール信号ｃｔｒｌとリーク信号ｌｅａｋとにより、電流スイッチＳをオフ、リークスイッチＬＳをオンとして、キャパシタＣの電荷をリークさせて、ランプ電圧ｒａｍｐを放電させておく。
【００５９】
図４は、図１の電圧制御遅延発生器ＶＣＤＧへの制御信号の一つであるコントロール信号ｃｔｒｌの設定例を示すテーブルであり、初期状態からの経過時間に応じて、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）へ入力する各コントロール信号ｃｔｒｌを変更する様子の一例を示している。図４において、制御開始前（ｔ＜ｔ０）までは、各電圧制御遅延発生器セルＶＣＤＧ＿ｉへ出力するコントロール信号ｃｔｒｌはすべて“０”である。しかる後、クロック信号ｃｌｋの立上りに同期した制御開始時点の時刻ｔ０において、リークスイッチＬＳをオフにし、各電圧制御遅延発生器セルＶＣＤＧ＿ｉへ出力する各コントロール信号ｃｔｒｌを、第１の電圧制御遅延発生器セルＶＣＤＧ＿０については“０”に、第２の電圧制御遅延発生器セルＶＣＤＧ＿１については“１”に、第３の電圧制御遅延発生器セルＶＣＤＧ＿２については“２”に、第４の電圧制御遅延発生器セルＶＣＤＧ＿３については“３”にそれぞれ設定し、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）それぞれで異なる個数の電流スイッチＳをオンさせて、各電圧制御遅延発生器セルＶＣＤＧ＿ｉそれぞれで異なる個数の電流源Ｉからの電流を各キャパシタＣに流すようにする。
【００６０】
すなわち、例えば、Ｎ個（Ｎ：整数）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，…，（Ｎ−１））が存在する場合、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流源Ｉおよび電流スイッチＳの個数もＮ個ずつであり、コントロール信号ｃｔｒｌによりオンさせる各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流スイッチＳの個数を、それぞれ、０，１，２，…，（Ｎ−１）個とする。電圧制御遅延発生器セルＶＣＤＧ＿ｉが４個（Ｎ＝４）の図１の場合、第１の電圧制御遅延発生器セルＶＣＤＧ＿０は、４個すべての電流スイッチＳをオフとし、第２の電圧制御遅延発生器セルＶＣＤＧ＿１は、４個のうち１個の電流スイッチＳをオンとし、残りの３個の電流スイッチＳをオフとする。また、第３の電圧制御遅延発生器セルＶＣＤＧ＿２は、４個のうち２個の電流スイッチをオンとし、残りの２個の電流スイッチをオフとし、第４の電圧制御遅延発生器セルＶＣＤＧ＿３は、４個のうち３個の電流スイッチをオンとし、残りの１個の電流スイッチをオフとする。
【００６１】
この結果、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれのキャパシタＣには、すべての電流スイッチＳがオフの第１の電圧制御遅延発生器セルＶＣＤＧ＿０を除き、各電流源Ｉからの電荷がチャージされ始め、キャパシタＣが生成するランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐは、図３に示すように、ｔ０≦ｔ＜ｔ２において、それぞれ異なる傾きを持ったランプ波となる。電流源Ｉの定電流値をＩ、キャパシタＣの容量をＣとすると、ｔ０≦ｔ＜ｔ２における時刻ｔでの容量電圧ｒａｍｐは、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで次のように表すことができる。
【００６２】
すなわち、
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝０
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝Ｉ・（ｔ−ｔ０）／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝２・Ｉ・（ｔ−ｔ０）／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝３・Ｉ・（ｔ−ｔ０）／Ｃ
なお、図３には、現実には存在しないが、参考のため、コントロール信号ｃｔｒｌを“４”として４個の電流スイッチＳすべてをオンする第５の電圧制御遅延発生器セルＶＣＤＧ＿４が存在すると仮定した場合の容量電圧ｒａｍｐを破線で示している。
【００６３】
時刻ｔ０からｔ２までの時間間隔（すなわちクロック信号ｃｌｋの周期）をＴ（クロック周期）とすると、時刻ｔ＝ｔ２における容量電圧ｒａｍｐは、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで、次のように表すことができる。ここで、時刻ｔ＝ｔ２は、アナログ電圧Ｖｉｎの電圧値を時間軸上の時間情報に変換するための開始時点となるスタートパルス信号ｓｔａｒｔが立上る時刻である。
【００６４】
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝０
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝Ｉ・Ｔ／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝２・Ｉ・Ｔ／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝３・Ｉ・Ｔ／Ｃ
次に、図４に示すように、スタートパルス信号ｓｔａｒｔの立上り時刻である時刻ｔ２において、すべての電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３へのコントロール信号ｃｔｒｌを“４”に設定する。すなわち、電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３の４つの電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）すべてについて、４個ずつの電流スイッチＳすべてをオンとする。
【００６５】
この結果、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３のキャパシタＣにはそれぞれ４つずつの電流源Ｉから同一レートで電荷がチャージされ始め、キャパシタＣが生成するランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐは、ｔ２≦ｔ＜ｔ３において、図３に示すように、４つずつのすべての電流源Ｉからの電流の電流値に応じて、同一の傾きを持ってより急峻に傾斜したランプ波となる。つまり、ｔ２≦ｔ＜ｔ３の範囲における時刻ｔでの容量電圧ｒａｍｐは、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで、次のように表すことができる。
【００６６】
すなわち、
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝４・Ｉ・（ｔ−ｔ２）／Ｃ
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋Ｉ・Ｔ／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋２・Ｉ・Ｔ／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋３・Ｉ・Ｔ／Ｃ
なお、図３には、現実には存在しないが、参考のため、ｔ０≦ｔ＜ｔ２においてコントロール信号ｃｔｒｌを“４”として４個の電流スイッチＳすべてをオンする第５の電圧制御遅延発生器セルＶＣＤＧ＿４が存在すると仮定した場合のｔ２≦ｔ＜ｔ３における容量電圧ｒａｍｐについても破線で示している。
【００６７】
各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３内の電圧比較器ＣＭＰは、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれのランプ電圧ｒａｍｐ＿０〜ｒａｍｐ＿３つまり容量電圧ｒａｍｐ＿０〜ｒａｍｐ＿３と、外部から入力されるアナログ電圧Ｖｉｎ（各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３に共通）との電圧値の大小を比較し、容量電圧ｒａｍｐがアナログ電圧Ｖｉｎの電圧値を上回ると、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示す遅延時間信号（つまり、電圧情報を時間軸上の時間情報として示すディジタル信号）としてパルス（ストップパルス信号ｓｔｏｐ）が立上る。
【００６８】
時刻ｔ＝ｔ２においてスタートパルス信号ｓｔａｒｔが立上ってから、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれにおいて、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３それぞれが立上るまでの遅延時間Ｔｏｕｔは、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示すものであり、次の式（１）から式（４）によって表わされる。
【００６９】
第１の電圧制御遅延発生器セルＶＣＤＧ＿０におけるストップパルス信号ｓｔｏｐ０が立上るまでの遅延時間Ｔｏｕｔ＿０は、
Ｔｏｕｔ＿０＝ｔ−ｔ２＝Ｖｉｎ・Ｃ／（４・Ｉ）                …（１）
第２の電圧制御遅延発生器セルＶＣＤＧ＿１におけるストップパルス信号ｓｔｏｐ１が立上るまでの遅延時間Ｔｏｕｔ＿１は、
Ｔｏｕｔ＿１＝ｔ−ｔ２＝（Ｖｉｎ−Ｉ・Ｔ／Ｃ）・Ｃ／（４・Ｉ）    …（２）
第３の電圧制御遅延発生器セルＶＣＤＧ＿２におけるストップパルス信号ｓｔｏｐ２が立上るまでの遅延時間Ｔｏｕｔ＿２は、
Ｔｏｕｔ＿２＝ｔ−ｔ２＝（Ｖｉｎ−２・Ｉ・Ｔ／Ｃ）・Ｃ／（４・Ｉ）…（３）
第４の電圧制御遅延発生器セルＶＣＤＧ＿３におけるストップパルス信号ｓｔｏｐ３が立上るまでの遅延時間Ｔｏｕｔ＿３は、
Ｔｏｕｔ＿３＝ｔ−ｔ２＝（Ｖｉｎ−３・Ｉ・Ｔ／Ｃ）・Ｃ／（４・Ｉ）…（４）
図５は、図１の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの電圧時間変換特性を示す特性図であり、横軸が、アナログ電圧Ｖｉｎの電圧値であり、縦軸が、スタートパルス信号ｓｔａｒｔが立上った時点からストップパルス信号ｓｔｏｐが立上る時点までの遅延時間Ｔｏｕｔである。図５において、ストップパルス信号ｓｔｏｐ０からストップパルス信号ｓｔｏｐ３までの４本の直線は、それぞれ、前述の第１の電圧制御遅延発生器セルＶＣＤＧ＿０に関する式（１）から第４の電圧制御遅延発生器セルＶＣＤＧ＿３に関する式（４）までを図示したものである。
【００７０】
図１の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの構成の場合、図５に示すように、アナログ電圧Ｖｉｎが０〜（４・Ｉ・Ｔ／Ｃ）の範囲内、遅延時間Ｔｏｕｔが０〜Ｔ／４の範囲内においては、アナログ電圧Ｖｉｎが与えられると、スタートパルス信号ｓｔａｒｔが立上ってからストップパルス信号ｓｔｏｐの立上り時点までの遅延時間Ｔｏｕｔが一意に決まることになる。
【００７１】
つまり、遅延時間Ｔｏｕｔの最大値ｔｍａｘは、例えば、式（１）において、Ｖｉｎ＝Ｉ・（Ｔ／Ｃ）となった場合であり、
ｔｍａｘ＝｛Ｉ・（Ｔ／Ｃ）｝・Ｃ／（４・Ｉ）＝Ｔ／４
で与えられる。ここで、図１７に示した従来の電圧制御遅延発生器ＶＣＤＧの場合は、図１８に示したように、遅延時間Ｔｏｕｔの最大値は、ｔｍａｘ＝Ｔ（クロック周期）で与えられるので、図１に示す本実施形態の電圧制御遅延発生器ＶＣＤＧの場合は、従来の電圧制御遅延発生器ＶＣＤＧと比較して、遅延時間Ｔｏｕｔの最大値ｔｍａｘを（１/４）に圧縮することができる。
【００７２】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔが立上るタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔの立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、特性をさらに改善することができる。
【００７３】
（第２の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第２の実施形態として、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣについて説明する。
【００７４】
図６は、本発明に係る電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成の一例を示すブロック構成図であり、電圧制御遅延発生器ＶＣＤＧとして図１に例示したような電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧを用いた場合の構成例を示している。本実施形態におけるアナログ・ディジタル変換器ＡＤＣは、図１に示した複数個（図１の場合、４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉと制御回路ＣＴＬとからなる電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧ、複数個（図６の場合は４個）の時間ディジタル変換器ＴＤＣ（ＴＤＣ＿０，ＴＤＣ＿１，ＴＤＣ＿２，ＴＤＣ＿３）、エンコーダＥＮＣから構成される。ここで、時間ディジタル変換器ＴＤＣの個数は、前段の電圧制御遅延発生器ＶＣＤＧを構成する電圧制御遅延発生器セルＶＣＤＧ＿ｉの設置個数と同数である。
【００７５】
電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧは、第１の実施形態に前述したように、外部から与えられるアナログ電圧Ｖｉｎにしたがって、式（１）から式（４）によって決定される遅延時間Ｔｏｕｔそれぞれで立ち上がるストップパルス信号ｓｔｏｐ０からストップパルス信号ｓｔｏｐ３を発生する。第１の電圧制御遅延発生器セルＶＣＤＧ＿０の出力であるストップパルス信号ｓｔｏｐ０、第２の電圧制御遅延発生器セルＶＣＤＧ＿１の出力であるストップパルス信号ｓｔｏｐ１、第３の電圧制御遅延発生器セルＶＣＤＧ＿２の出力であるストップパルス信号ｓｔｏｐ２、第４の電圧制御遅延発生器セルＶＣＤＧ＿３の出力であるストップパルス信号ｓｔｏｐ３は、それぞれ、複数個（図６の場合は４個）の時間ディジタル変換器ＴＤＣのうち、対応する時間ディジタル変換器ＴＤＣ（ＴＤＣ＿０，ＴＤＣ＿１，ＴＤＣ＿２，ＴＤＣ＿３）に入力される。
【００７６】
各時間ディジタル変換器ＴＤＣ（ＴＤＣ＿０，ＴＤＣ＿１，ＴＤＣ＿２，ＴＤＣ＿３）は、それぞれ、スタートパルス信号ｓｔａｒｔの立上り時点からそれぞれに入力されるストップパルス信号ｓｔｏｐ０，ｓｔｏｐ１，ｓｔｏｐ２，ｓｔｏｐ３の立上り時点までの遅延時間Ｔｏｕｔを検出してディジタルデータＤｏｕｔ０，Ｄｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３に変換する。
【００７７】
ここで、スタートパルス信号ｓｔａｒｔが立上ってから遅延時間Ｔｏｕｔの最大値ｔｍａｘ＝Ｔ／４の時間内に、ストップパルス信号ｓｔｏｐ０，ｓｔｏｐ１，ｓｔｏｐ２，ｓｔｏｐ３のいずれか１ないし複数の信号が立上っている。例えば、２・Ｉ・Ｔ／Ｃ＜Ｖｉｎ＜３・Ｉ・Ｔ／Ｃの場合には、図３に示したように、スタートパルス信号ｓｔａｒｔが立ち上がった時点ではストップパルス信号ｓｔｏｐ３はすでにハイレベルに立上っており、ストップパルス信号ｓｔｏｐ０，ｓｔｏｐ１およびｓｔｏｐ２はローレベルである。
【００７８】
しかる後、第３の電圧制御遅延発生器セルＶＣＤＧ＿２の容量電圧ｒａｍｐがアナログ電圧Ｖｉｎを超えた時点で、ストップパルス信号ｓｔｏｐ２がハイレベルに立上る。これ以降、図３に示す例においては、最大値ｔｍａｘ＝Ｔ／４の時間内では、ストップパルス信号ｓｔｏｐ０，ｓｔｏｐ１はローレベルのままであり、ストップパルス信号ｓｔｏｐ２，ｓｔｏｐ３はハイレベルを維持する。
【００７９】
図６のエンコーダＥＮＣは、各時間ディジタル変換器ＴＤＣ＿０〜ＴＤＣ＿３それぞれの出力であるディジタルデータＤｏｕｔ０〜Ｄｏｕｔ３を入力し、遅延時間Ｔｏｕｔが、ディジタルデータＤｏｕｔ０〜Ｄｏｕｔ３のうち、どのデータから検出されるかの情報、または、スタートパルス信号ｓｔａｒｔが立ち上がった時点のストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のレベルの情報、のいずれか一方または両方から、電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３のうち、ストップパルス信号ｓｔｏｐがハイレベルに立上っている電圧制御遅延発生器セルＶＣＤＧ＿ｋ（ｋ：０〜３のいずれかの整数）を特定する。
【００８０】
この電圧制御遅延発生器セルＶＣＤＧ＿ｋの特定により、アナログ電圧Ｖｉｎの粗い電圧レベルを検出することができ、これを、アナログ・ディジタル変換器ＡＤＣ出力の上位ビット（図６のように４個の時間ディジタル変換器ＴＤＣの場合には上位２ビット）として出力する。
【００８１】
また、得られたディジタルデータＤｏｕｔを温度計コードからあらかじめ定めた所定のコード例えばバイナリコード等のディジタルデータへ変換し、アナログ・ディジタル変換器ＡＤＣ出力の前記上位ビットを除く残りの下位ビットとして出力する。
【００８２】
本アナログ・ディジタル変換器ＡＤＣは、遅延時間Ｔｏｕｔの最大値ｔｍａｘを、図１９に示した従来のアナログ・ディジタル変換器ＡＤＣの遅延時間の最大値Ｔ（クロック信号ｃｌｋの周期）から（Ｔ／４）に減少させることができる。したがって、サンプリング時刻のずれを減少させることができ、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ることができる。
【００８３】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔが立上るタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔの立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、サンプリングレートのさらなる高速化とアナログ入力信号の広帯域化とを図ることができる。
【００８４】
（第３の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第３の実施形態として、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧについて説明する。
【００８５】
図７は、本発明に係る電圧制御遅延発生器ＶＣＤＧのブロック構成の図１とは異なる他の例を示すブロック構成図であり、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの構成例を示している。図７に示す電圧制御遅延発生器ＶＣＤＧは、図１の電圧制御遅延発生器ＶＣＤＧの場合と同様、入力されるアナログ電圧信号の電圧値に応じた遅延時間のディジタル信号を発生させる回路であるが、複数個（図７の場合は４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ：任意の整数、図７の場合、i＝０，１，２，３）と、外部から供給されるクロック信号ｃｌｋに基づいて各電圧制御遅延発生器セルＶＣＤＧ＿ｉの動作を制御する制御信号を出力する制御回路ＣＴＬと、を備えているが、図７に示す電圧制御遅延発生器ＶＣＤＧは、さらに、立上り検出回路ＤＥＴを追加して構成されており、各電圧制御遅延発生器セルＶＣＤＧ＿ｉは、並列に接続され、それぞれの出力は後段の立上り検出回路ＤＥＴに接続されている。
【００８６】
すなわち、図７の電圧制御遅延発生器ＶＣＤＧは、第１の実施形態に図１として示した電圧制御遅延発生器ＶＣＤＧに対して、立上り検出回路ＤＥＴがさらに追加された構成とされており、立上り検出回路ＤＥＴは、制御回路ＣＴＬがスタートパルス信号ｓｔａｒｔを出力した後、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（図７の場合、ｉ＝０，１，２，３）のうち、いずれかの電圧制御遅延発生器セルＶＣＤＧ＿ｊ（図７の場合、ｊ：０〜３の整数）からストップパルス信号ｓｔｏｐが出力されたことを検出してストップホールディングパルス信号として出力するものであり、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを構成するための回路である。
【００８７】
図７の電圧制御遅延発生器セルＶＣＤＧ＿ｉつまり電圧制御遅延発生器ＶＣＤＧの基本セルは、第１の実施形態として示した図２と全く同様であり、それぞれがあらかじめ定めた電流値の電流を供給する複数個（図２では４個）の電流源Ｉ（定電流源）、該電流源Ｉそれぞれと直列に接続され、各電流源Ｉからの電流をオン・オフする複数個（図２では４個）の電流スイッチＳ、並列に接続した複数個の電流スイッチＳと直列に接続され、電流源Ｉからの電流の電流値に応じた容量電圧ｒａｍｐつまりランプ電圧ｒａｍｐを生成するキャパシタＣ、該キャパシタＣに蓄積された電荷をリークし、生成したランプ電圧ｒａｍｐを放電させるリークスイッチＬＳ、キャパシタＣが生成したランプ電圧ｒａｍｐと外部から入力されるアナログ電圧Ｖｉｎとの電圧値の比較結果を、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示す遅延時間信号（ディジタル信号）として出力する電圧比較器ＣＭＰから構成されている。
【００８８】
ここで、電圧制御遅延発生器セルＶＣＤＧ＿ｉの設置個数は、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流源Ｉおよび電流スイッチＳの設置個数と同数である。
【００８９】
図８は、図７に示す時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの動作の一例を示すタイムチャートである。図８のタイムチャートに示すように、図７の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧは、図１の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの場合と同様、入力されるパルス（スタートパルス信号ｓｔａｒｔ）から任意の遅延時間Ｔｏｕｔ後に立上るパルス（ストップパルス信号ｓｔｏｐ）を発生する機能を有し、かつ、該遅延時間Ｔｏｕｔが外部から入力されるアナログ電圧Ｖｉｎによって変更可能である機能を有している。図８には、図７の電圧制御遅延発生器ＶＣＤＧを構成する第３番目の電圧制御遅延発生器セルＶＣＤＧ＿２から出力されるストップパルス信号ｓｔｏｐ２によって立上り検出回路ＤＥＴから出力されるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇのパルス波形を示している。なお、初期状態（時刻ｔ０よりも前）においては、図７の４個の電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３について、まず、制御回路ＣＴＬからの制御信号の一つであるコントロール信号ｃｔｒｌとリーク信号ｌｅａｋとにより、電流スイッチＳをオフ、リークスイッチＬＳをオンとして、キャパシタＣの電荷をリークさせて、ランプ電圧ｒａｍｐを放電させておく。
【００９０】
図７の電圧制御遅延発生器ＶＣＤＧへの制御信号の一つであるコントロール信号ｃｔｒｌの設定例は、第１の実施形態の図４の設定テーブルと全く同様であり、初期状態からの経過時間に応じて、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）へ入力する各コントロール信号ｃｔｒｌを変更する。つまり、図４において説明したように、制御開始前（ｔ＜ｔ０）までは、各電圧制御遅延発生器セルＶＣＤＧ＿ｉへのコントロール信号ｃｔｒｌはすべて“０”である。しかる後、クロック信号ｃｌｋの立上りに同期した制御開始時点の時刻ｔ０において、リークスイッチＬＳをオフにし、各電圧制御遅延発生器セルＶＣＤＧ＿ｉへの各コントロール信号ｃｔｒｌを、第１の電圧制御遅延発生器セルＶＣＤＧ＿０については“０”に、第２の電圧制御遅延発生器セルＶＣＤＧ＿１については“１”に、第３の電圧制御遅延発生器セルＶＣＤＧ＿２については“２”に、第４の電圧制御遅延発生器セルＶＣＤＧ＿３については“３”にそれぞれ設定し、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）それぞれで異なる個数の電流スイッチＳをオンさせて、各電圧制御遅延発生器セルＶＣＤＧ＿ｉそれぞれで異なる個数の電流源Ｉからの電流を各キャパシタＣに流すようにする。
【００９１】
すなわち、例えば、Ｎ個（Ｎ：整数）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，…，（Ｎ−１））が存在する場合、各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流源Ｉおよび電流スイッチＳの個数もＮ個ずつであり、コントロール信号ｃｔｒｌによりオンさせる各電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流スイッチＳの個数を、それぞれ、０，１，２，…，（Ｎ−１）個とする。電圧制御遅延発生器セルＶＣＤＧ＿ｉが４個（Ｎ＝４）の図７の場合、第１の電圧制御遅延発生器セルＶＣＤＧ＿０は、４個すべての電流スイッチＳをオフとし、第２の電圧制御遅延発生器セルＶＣＤＧ＿１は、４個のうち１個の電流スイッチＳをオンとし、残りの３個の電流スイッチＳをオフとする。また、第３の電圧制御遅延発生器セルＶＣＤＧ＿２は、４個のうち２個の電流スイッチをオンとし、残りの２個の電流スイッチをオフとし、第４の電圧制御遅延発生器セルＶＣＤＧ＿３は、４個のうち３個の電流スイッチをオンとし、残りの１個の電流スイッチをオフとする。
【００９２】
この結果、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれのキャパシタＣには、すべての電流スイッチＳがオフの第１の電圧制御遅延発生器セルＶＣＤＧ＿０を除き、各電流源Ｉからの電荷がチャージされ始め、キャパシタＣが生成するランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐは、図８に示すように、ｔ０≦ｔ＜ｔ２において、それぞれ異なる傾きを持ったランプ波となる。電流源Ｉの定電流値をＩ、キャパシタＣの容量をＣとすると、ｔ０≦ｔ＜ｔ２における時刻ｔでの容量電圧ｒａｍｐは、第１の実施形態の場合と同様、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで次のように表すことができる。
【００９３】
すなわち、
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝０
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝Ｉ・（ｔ−ｔ０）／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝２・Ｉ・（ｔ−ｔ０）／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝３・Ｉ・（ｔ−ｔ０）／Ｃ
なお、図３には、現実には存在しないが、参考のため、コントロール信号ｃｔｒｌを“４”として４個の電流スイッチＳすべてをオンする第５の電圧制御遅延発生器セルＶＣＤＧ＿４が存在すると仮定した場合の容量電圧ｒａｍｐを破線で示している。
【００９４】
時刻ｔ０からｔ２までの時間間隔（すなわちクロック信号ｃｌｋの周期）をＴ（クロック周期）とすると、時刻ｔ＝ｔ２における容量電圧ｒａｍｐは、第１の実施形態の場合と同様、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで、次のように表すことができる。ここで、時刻ｔ＝ｔ２は、アナログ電圧Ｖｉｎの電圧値を時間軸上の時間情報に変換するための開始時点となるスタートパルス信号ｓｔａｒｔが立上る時刻である。
【００９５】
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝０
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝Ｉ・Ｔ／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝２・Ｉ・Ｔ／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝３・Ｉ・Ｔ／Ｃ
次に、図８に示すように、スタートパルス信号ｓｔａｒｔの立上り時刻である時刻ｔ２において、すべての電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３へのコントロール信号ｃｔｒｌを“４”に設定する。すなわち、電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３の４つの電圧制御遅延発生器セルＶＣＤＧ＿ｉ（ｉ＝０，１，２，３）すべてについて、４個ずつの電流スイッチＳすべてをオンとする。
【００９６】
この結果、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３のキャパシタＣにはそれぞれ４つずつの電流源Ｉから同一レートで電荷がチャージされ始め、キャパシタＣが生成するランプ電圧ｒａｍｐつまり容量電圧ｒａｍｐは、ｔ２≦ｔ＜ｔ３において、図８に示すように、４つずつのすべての電流源Ｉからの電流の電流値に応じて、同一の傾きを持ってより急峻に傾斜したランプ波となる。つまり、ｔ２≦ｔ＜ｔ３の範囲における時刻ｔでの容量電圧ｒａｍｐは、第１の実施形態の場合と同様、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれで、次のように表すことができる。
【００９７】
すなわち、
第１の電圧制御遅延発生器セルＶＣＤＧ＿０においては、
ｒａｍｐ＿０＝４・Ｉ・（ｔ−ｔ２）／Ｃ
第２の電圧制御遅延発生器セルＶＣＤＧ＿１においては、
ｒａｍｐ＿１＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋Ｉ・Ｔ／Ｃ
第３の電圧制御遅延発生器セルＶＣＤＧ＿２においては、
ｒａｍｐ＿２＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋２・Ｉ・Ｔ／Ｃ
第４の電圧制御遅延発生器セルＶＣＤＧ＿３においては、
ｒａｍｐ＿３＝４・Ｉ・（ｔ−ｔ２）／Ｃ＋３・Ｉ・Ｔ／Ｃ
なお、図８には、現実には存在しないが、参考のため、ｔ０≦ｔ＜ｔ２においてコントロール信号ｃｔｒｌを“４”として４個の電流スイッチＳすべてをオンする第５の電圧制御遅延発生器セルＶＣＤＧ＿４が存在すると仮定した場合のｔ２≦ｔ＜ｔ３における容量電圧ｒａｍｐについても破線で示している。
【００９８】
各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３内の電圧比較器ＣＭＰは、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれのランプ電圧ｒａｍｐ＿０〜ｒａｍｐ＿３つまり容量電圧ｒａｍｐ＿０〜ｒａｍｐ＿３と、外部から入力されるアナログ電圧Ｖｉｎ（各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３に共通）との電圧値の大小を比較し、容量電圧ｒａｍｐがアナログ電圧Ｖｉｎの電圧値を上回ると、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示す遅延時間信号（つまり、電圧情報を時間軸上の時間情報として示すディジタル信号）としてパルス（ストップパルス信号ｓｔｏｐ）が立上る。
【００９９】
時刻ｔ＝ｔ２においてスタートパルス信号ｓｔａｒｔが立上ってから、各電圧制御遅延発生器セルＶＣＤＧ＿０〜ＶＣＤＧ＿３それぞれにおいて、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３それぞれが立上るまでの遅延時間Ｔｏｕｔは、アナログ電圧Ｖｉｎの電圧値に応じた遅延時間を示すものであり、第１の実施形態に示した式（１）から式（４）によって表わされる。
【０１００】
図９は、図７の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧにおける立上り検出回路ＤＥＴの回路構成の一例を示す回路図であり、本実施形態の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを構成するために、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧに対して新たに追加された回路について、その一構成例を示している。図９に示す立上り検出回路ＤＥＴは、多入力（図９では４入力）の第１排他的論理和ゲートＥＸＯＲ１、ＤフリップフロップＤ−ＦＦ、２入力の第２排他的論理和ＥＸＯＲ２から構成され、入力される各ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のうちいずれかの信号の立上りを検出してストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇとして出力する。
【０１０１】
図９において、４入力の第１排他的論理和ゲートＥＸＯＲ１は、入力される４個のストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３の排他的論理和演算を行い、入力される４個のストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のハイレベルの個数が偶数の場合にはローレベルになり、奇数の場合にはハイレベルになるパリティ信号ｐａｒｉｔｙを出力する。ＤフリップフロップＤ−ＦＦは、スタートパルス信号ｓｔａｒｔの立上り時点のパリティ信号ｐａｒｉｔｙの値を保持し、その負論理をパリティ・スタート信号ｐａｒｉｔｙ＿ｓｔａｒｔとして出力する。２入力の第２排他的論理和ＥＸＯＲ２は、第１排他的論理和ゲートＥＸＯＲ１からのパリティ信号ｐａｒｉｔｙとＤフリップフロップＤ−ＦＦからのパリティ・スタート信号ｐａｒｉｔｙ＿ｓｔａｒｔとの排他的論理和演算を行い、一致／不一致を検出して、ストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇを出力する。
【０１０２】
スタートパルス信号ｓｔａｒｔが立ち上がった直後では、パリティ信号ｐａｒｉｔｙとパリティ・スタート信号ｐａｒｉｔｙ＿ｓｔａｒｔとは不一致であり、２入力の第２排他的論理和ＥＸＯＲ２の負論理出力であるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇはローレベルである。ここで、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のうちいずれかの信号が立上ると、パリティ信号ｐａｒｉｔｙが反転するので、パリティ信号ｐａｒｉｔｙとパリティ・スタート信号ｐａｒｉｔｙ＿ｓｔａｒｔとが一致し、ストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇはハイレベルに立上る。
【０１０３】
前述した第１の実施形態では、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３を個別に出力したが、本第３の実施形態では、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のうちいずれかのストップパルス信号ｓｔｏｐの立上りを検出し、該立上りを反映する１つの出力信号をストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇとして出力する点が、第１の実施形態の場合とは異なっている。
【０１０４】
図１０は、図７の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの電圧時間変換特性を示す特性図であり、横軸が、アナログ電圧Ｖｉｎの電圧値であり、縦軸が、スタートパルス信号ｓｔａｒｔが立上った時点からいずれかのストップパルス信号ｓｔｏｐが立上る時点つまりストップホールディングパルス信号が立上る時点までの遅延時間Ｔｏｕｔである。図１０において、ストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇの４本の直線は、それぞれ、前述の第１の電圧制御遅延発生器セルＶＣＤＧ＿０に関する式（１）から第４の電圧制御遅延発生器セルＶＣＤＧ＿３に関する式（４）までを図示したものであり、式（１）〜式（４）は、前述したように、第１の実施形態の場合と同様である。
【０１０５】
しかし、第１の実施形態の場合は、図１および図５に示したように、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３それぞれを個別に出力したが、本第３の実施形態においては、前述のように、ストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のうちいずれかの信号の立上りを検出し、該立上りを反映して時間的に折り返された１つの出力信号をストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇとして出力している点が異なっている。
【０１０６】
図７の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの構成の場合、図１０に示すように、アナログ電圧Ｖｉｎが０〜（４・Ｉ・Ｔ／Ｃ）の範囲内、遅延時間Ｔｏｕｔが０〜Ｔ／４の範囲内においては、アナログ電圧Ｖｉｎが与えられると、スタートパルス信号ｓｔａｒｔが立上ってからストップパルス信号ｓｔｏｐの立上り時点までの遅延時間Ｔｏｕｔが一意に決まることになる。
【０１０７】
つまり、遅延時間Ｔｏｕｔの最大値ｔｍａｘは、第１の実施形態の場合と同様、例えば、式（１）において、Ｖｉｎ＝Ｉ・（Ｔ／Ｃ）となった場合であり、
ｔｍａｘ＝｛Ｉ・（Ｔ／Ｃ）｝・Ｃ／（４・Ｉ）＝Ｔ／４
で与えられる。ここで、図１７に示した従来の電圧制御遅延発生器ＶＣＤＧの場合は、図１８に示したように、遅延時間Ｔｏｕｔの最大値は、ｔｍａｘ＝Ｔ（クロック周期）で与えられるので、図７に示す本実施形態の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの場合も、第１の実施形態の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの場合と同様、従来の電圧制御遅延発生器ＶＣＤＧと比較して、遅延時間Ｔｏｕｔの最大値ｔｍａｘを（１/４）に圧縮することができる。
【０１０８】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔが立上るタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔの立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、特性をさらに改善することができる。
【０１０９】
（第４の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第４の実施形態として、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの一例について説明する。
【０１１０】
図１１は、本発明に係る電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成の図６とは異なる例を示すブロック構成図であり、電圧制御遅延発生器ＶＣＤＧとして図７に例示したような時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いた場合の構成の一例を示している。本第４の実施形態におけるアナログ・ディジタル変換器ＡＤＣは、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣ、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧ、時間ディジタル変換器ＴＤＣ、エンコーダＥＮＣから構成される。粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣを備えている点と、時間ディジタル変換器ＴＤＣが１個である点とが、第２の実施形態の図６の場合と異なっている。
【０１１１】
なお、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣは、入力されたアナログ電圧Ｖｉｎの電圧値を参照してあらかじめ定めた桁数の上位ビット位置のディジタルデータに変換するための粗い精度で充分な変換器であるが、場合によっては、第２の実施形態と同様の仕組みにより上位ビット位置のディジタルデータを生成することとして、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣを省略して構成するようにしても良い。
【０１１２】
時間折り返し構成の電圧制御遅延発生器ＶＣＤＧは、第３の実施形態に前述したように、外部から与えられるアナログ電圧Ｖｉｎにしたがって、式（１）から式（４）によって決定される遅延時間Ｔｏｕｔで立ち上がるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇを発生する。立上り検出回路ＤＥＴの出力であるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇは、後続の時間ディジタル変換器ＴＤＣに入力される。
【０１１３】
時間ディジタル変換器ＴＤＣは、スタートパルス信号ｓｔａｒｔの立上り時点から、入力されるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇの立上り時点までの遅延時間Ｔｏｕｔを検出して、温度計コードからなるディジタルデータに変換する。
【０１１４】
ここで、スタートパルス信号ｓｔａｒｔが立上ってから遅延時間Ｔｏｕｔの最大値ｔｍａｘ＝Ｔ／４の時間内に、ストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇが立上っている。
【０１１５】
前述した第２の実施形態においては、アナログ・ディジタル変換器ＡＤＣの出力の上位ビットの情報を得るために、ストップパルス信号ｓｔｏｐがハイレベルに立上る電圧制御遅延発生器ＶＣＤＧを特定することが必要であった。しかし、本第４の実施形態においては、アナログ・ディジタル変換器ＡＤＣから出力するディジタルデータの上位ビットを、アナログ電圧Ｖｉｎの電圧値に応じて粗い精度でディジタルデータに変換する粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣの出力により得る構成としており、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧは、本アナログ・ディジタル変換器ＡＤＣの出力データのうち、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣが出力する上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータを得るためのみに利用されるので、第２の実施形態の場合とは異なり、ストップパルス信号ｓｔｏｐがハイレベルに立上る電圧制御遅延発生器ＶＣＤＧを特定する必要がない。
【０１１６】
エンコーダＥＮＣは、時間ディジタル変換器ＴＤＣから出力されるディジタルデータを温度計コードからあらかじめ定めた適切なコード（バイナリコード、グレイコード等）へ変換し、アナログ・ディジタル変換器ＡＤＣから出力されるディジタルデータの下位ビットとして出力する。なお、エンコーダＥＮＣから出力される下位ビットのディジタルデータは、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣが出力する上位ビットのディジタルデータと同一のコードに変換されて出力される。
【０１１７】
本第４の実施形態のアナログ・ディジタル変換器ＡＤＣについても、第２の実施形態の場合と同様、遅延時間Ｔｏｕｔの最大値ｔｍａｘを、図１９に示した従来のアナログ・ディジタル変換器ＡＤＣの遅延時間の最大値Ｔ（クロック信号ｃｌｋの周期）から（Ｔ／４）に減少させることができる。したがって、サンプリング時刻のずれを減少させることができ、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ることができる。また、第２の実施形態におけるアナログ・ディジタル変換器ＡＤＣと比較して、時間ディジタル変換器ＴＤＣの必要個数を（１／４）に低減することができるので、同じ分解能のアナログ・ディジタル変換器ＡＤＣを構成しようとする場合に、回路規模の縮小、低消費電力化を図ることができる。
【０１１８】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔが立上るタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔの立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、サンプリングレートのさらなる高速化とアナログ入力信号の広帯域化とを図ることができる。
【０１１９】
（第５の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第５の実施形態として、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの他の例について説明する。
【０１２０】
図１２は、本発明に係る電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成の図６、図１１とは異なる例を示すブロック構成図であり、電圧制御遅延発生器ＶＣＤＧとして図７に例示したような時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いた場合の構成の他の例を示している。本第５の実施形態におけるアナログ・ディジタル変換器ＡＤＣは、第１のエンコーダＥＮＣ１、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧ、時間ディジタル変換器ＴＤＣ、第２のエンコーダＥＮＣ２から構成される。
【０１２１】
図１２のアナログ・ディジタル変換器ＡＤＣは、第４の実施形態の図１１の場合と同様、時間ディジタル変換器ＴＤＣが１個である点が、第２の実施形態の図６の場合と異なっている。
【０１２２】
さらに、図１２のアナログ・ディジタル変換器ＡＤＣにおいては、第１のエンコーダＥＮＣ１は、第４の実施形態の図１１の場合のエンコーダＥＮＣと同様であるが、第４の実施形態の図１１の場合の粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣの代わりに、第２のエンコーダＥＮＣ２が備えられている。ここで、第２のエンコーダＥＮＣ２は、制御回路ＣＴＬから出力されるスタートパルス信号ｓｔａｒｔと図１２の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを構成する各電圧制御遅延発生器セルＶＣＤＧ＿ｉ（図１２の場合、ｉ＝０〜３）からそれぞれ出力されるストップパルス信号ｓｔｏｐ０〜３とを入力して、アナログ電圧Ｖｉｎの電圧値に応じてあらかじめ定めた桁数の上位ビット位置のディジタルデータを抽出して、あらかじめ定めたコードに変換する。
【０１２３】
つまり、本第５の実施形態のアナログ・ディジタル変換器ＡＤＣにおいては、第４の実施形態のアナログ・ディジタル変換器ＡＤＣにおいて利用していた粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣを利用しないで、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧの第１の電圧制御遅延発生器セルＶＣＤＧ＿０〜第４の電圧制御遅延発生器セルＶＣＤＧ＿３それぞれから出力されるストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３を入力してディジタルデータの上位ビットを出力する第２のエンコーダＥＮＣ２を備えることにより、アナログ・ディジタル変換器ＡＤＣの出力データの上位ビットを得る点が第４の実施形態の場合のアナログ・ディジタル変換器ＡＤＣとは異なっている。
【０１２４】
時間折り返し構成の電圧制御遅延発生器ＶＣＤＧは、第３の実施形態に前述したように、外部から与えられるアナログ電圧Ｖｉｎにしたがって、式（１）から式（４）によって決定される遅延時間Ｔｏｕｔで立ち上がるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇを発生する。立上り検出回路ＤＥＴの出力であるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇは、後続の時間ディジタル変換器ＴＤＣに入力される。
【０１２５】
時間ディジタル変換器ＴＤＣは、入力されるスタートパルス信号ｓｔａｒｔの立上り時点から、入力されるストップホールディングパルス信号ｓｔｏｐ＿ｆｏｌｄｉｎｇの立上り時点までの遅延時間Ｔｏｕｔを検出して、温度計コードからなるディジタルデータに変換する。
【０１２６】
第１のエンコーダＥＮＣ１は、時間ディジタル変換器ＴＤＣから出力されるディジタルデータを温度計コードからあらかじめ定めた適切なコード（バイナリコード、グレイコード等）へ変換し、アナログ・ディジタル変換器ＡＤＣから出力されるディジタルデータのうち、第２のエンコーダＥＮＣ２が出力する上位ビット位置のディジタルデータを除く残りの桁数の下位ビットのディジタルデータとして出力する。なお、第１のエンコーダＥＮＣ１と第２のエンコーダＥＮＣ２とからそれぞれ出力される下位ビットのディジタルデータと上位ビットのディジタルデータとは、同一のコードに変換されてそれぞれから出力される。
【０１２７】
一方、スタートパルス信号ｓｔａｒｔが立ち上がった時点における第１の電圧制御遅延発生器セルＶＣＤＧ＿０〜第４の電圧制御遅延発生器セルＶＣＤＧ＿３それぞれから出力されるストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３は、当該時点におけるアナログ電圧Ｖｉｎの電圧レベルが、０〜（Ｉ・Ｔ／Ｃ）、（Ｉ・Ｔ／Ｃ）〜（２・Ｉ・Ｔ／Ｃ）、（２・Ｉ・Ｔ／Ｃ）〜（３・Ｉ・Ｔ／Ｃ）、（３・Ｉ・Ｔ／Ｃ）〜（４・Ｉ・Ｔ／Ｃ）のいずれの範囲にあるかによって異なる値となる。例えば、アナログ電圧Ｖｉｎが（２・Ｉ・Ｔ）／Ｃ＜Ｖｉｎ＜（３・Ｉ・Ｔ／Ｃ）の場合には、図３に示したように、スタートパルス信号ｓｔａｒｔが立ち上がった時点ではストップパルス信号ｓｔｏｐ３はすでにハイレベルに立上っており、ストップパルス信号ｓｔｏｐ０，ｓｔｏｐ１およびｓｔｏｐ２はローレベルである。
【０１２８】
すなわち、スタートパルス信号ｓｔａｒｔが立ち上がった時点におけるストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３のデータは、本アナログ・ディジタル変換器ＡＤＣの出力データ（ディジタルデータ）の上位ビットを表す温度計コードとみなすことができる。第２のエンコーダＥＮＣ２は、スタートパルス信号ｓｔａｒｔが立ち上がった時点におけるストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３の温度計コードからあらかじめ定めた桁数の上位ビット位置のディジタルデータについてあらかじめ定めた適切なコード（バイナリコード、グレイコード等）にコード変換し、本アナログ・ディジタル変換器ＡＤＣアナログ・ディジタル変換器ＡＤＣから出力されるディジタルデータの上位ビットを得る。
【０１２９】
第２のエンコーダＥＮＣ２において、温度計コードをバイナリコードのディジタルデータに変換する場合のコード変換例を示すと、次の通りである。スタートパルス信号ｓｔａｒｔが立ち上がった時点におけるストップパルス信号ｓｔｏｐ０〜ｓｔｏｐ３が温度計コード“００００”で表される状態の場合には、バイナリコード“００”に変換して出力し、温度計コード“０００１”で表される状態の場合には、バイナリコード“０１”に変換して出力し、温度計コード“００１１”で表される状態の場合には、バイナリコード“１０”に変換して出力し、温度計コード“０１１１”で表される状態の場合には、バイナリコード“１１”に変換して出力する。
【０１３０】
本第５の実施形態のアナログ・ディジタル変換器ＡＤＣについても、第４の実施形態の場合と同様、遅延時間Ｔｏｕｔの最大値ｔｍａｘを、図１９に示した従来のアナログ・ディジタル変換器ＡＤＣの遅延時間の最大値Ｔ（クロック信号ｃｌｋの周期）から（Ｔ／４）に減少させることができる。したがって、サンプリング時刻のずれを減少させることができ、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ることができる。また、第２の実施形態におけるアナログ・ディジタル変換器ＡＤＣと比較して、時間ディジタル変換器ＴＤＣの必要個数を（１／４）に低減することができるので、同じ分解能のアナログ・ディジタル変換器ＡＤＣを構成しようとする場合に、回路規模の縮小、低消費電力化を図ることができる。
【０１３１】
また、第４の実施形態におけるアナログ・ディジタル変換器ＡＤＣと比較して、粗アナログ・ディジタル変換器ｒｏｕｇｈＡＤＣが不要であり、同一の機能をディジタル処理が可能な第２のエンコーダＥＮＣ２によって実現しているので、同じ分解能のアナログ・ディジタル変換器ＡＤＣを構成しようとする場合に、さらに、回路規模の縮小、低消費電力化を図ることができる。
【０１３２】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔが立上るタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔの立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、サンプリングレートのさらなる高速化とアナログ入力信号の広帯域化とを図ることができる。
【０１３３】
（第６の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第６の実施形態として、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧをさらに時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧについて説明する。
【０１３４】
図１３は、本発明に係る電圧制御遅延発生器ＶＣＤＧのブロック構成の図１、図７とは異なる他の例を示すブロック構成図であり、複数個（図１３の場合、４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉからなる電圧インタリーブ構成（×４）の電圧制御遅延発生器ＶＣＤＧをさらに複数段（図１３の場合、８段）の時間インタリーブ構成（×８）として、各段ごとに動作するタイミングをずらした電圧制御遅延発生器ＶＣＤＧを構成した場合の一例を示している。
【０１３５】
つまり、図１３に示す電圧制御遅延発生器ＶＣＤＧは、制御回路ＣＴＬ、複数個（図１３の場合は、第１の実施形態の場合と同様、４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉからなる電圧インタリーブ構成の電圧制御遅延発生器を、複数段（図１３の場合は８段）の時間インタリーブ構成とすることにより、多段構成の複数個（図１３の場合は、４個×８段＝合計３２個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉとして、電圧制御遅延発生器セルＶＣＤＧ＿０、ＶＣＤＧ＿１、ＶＣＤＧ＿２、ＶＣＤＧ＿３、ＶＣＤＧ＿１０、ＶＣＤＧ＿１１、ＶＣＤＧ＿１２、ＶＣＤＧ＿１３、…、ＶＣＤＧ＿７０、ＶＣＤＧ＿７１、ＶＣＤＧ＿７２、ＶＣＤＧ＿７３から構成されている。
【０１３６】
図１４は、図１３に示す電圧インタリーブ構成（×４）を時間インタリーブ構成（×８）とした電圧制御遅延発生器ＶＣＤＧの動作の一例を示すタイムチャートである。時間インタリーブのずれ時間は自由に設計することができ、各段の電圧制御遅延発生器ＶＣＤＧをあらかじめ任意に定めた時間間隔ずつずらして動作させることができるが、図１４に示す例では、制御回路ＣＴＬからスタートパルス信号ｓｔａｒｔを出力した後、ストップパルス信号ｓｔｏｐが出力されるまでに要する遅延時間の最大値ｔｍａｘ＝Ｔ／４とした場合を図示している。
【０１３７】
すなわち、時間インタリーブ構成の第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が立上ってから、（Ｔ／４）経過した後に、第２段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ１が立上り、さらに（Ｔ／４）経過した後に、第３段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ２が立上る。最終的には、第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が立上ってから、７・（Ｔ／４）経過した後に、第８段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ７が立上る。さらに（Ｔ／４）経過した後に、第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が再び立上ることによって、（Ｔ／４）間隔の時間インタリーブ（タイムインタリーブ）動作を実現することができる。
【０１３８】
かくのごとく、各段の電圧制御遅延発生器ＶＣＤＧが動作するタイミングを、遅延時間の最大値ｔｍａｘずつずらす場合、各段の電圧制御遅延発生器ＶＣＤＧそれぞれを構成する電圧制御遅延発生器セルＶＣＤＧ＿ｉ内の電流源Ｉの個数は偶数（図１３の場合は、４個）であり、並列に配置する電圧制御遅延発生器ＶＣＤＧの段数が、クロック信号ｃｌｋの２周期分の時間２Ｔを、遅延時間の最大値ｔｍａｘで除した段数（２Ｔ÷（４／Ｔ）＝８段）の構成とする。
【０１３９】
図１４のタイムチャートに示すように、図１３の４個の電圧制御遅延発生器セルＶＣＤＧ＿ｉからなる電圧インタリーブ構成（×４）の電圧制御遅延発生器ＶＣＤＧをさらに８段の時間インタリーブ構成（×８）とした電圧制御遅延発生器ＶＣＤＧは、一般に、時間インタリーブ構成の各段に入力されるそれぞれのパルス（スタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７）から任意の遅延時間Ｔｏｕｔ後にそれぞれ立上るパルス（ストップパルス信号ｓｔｏｐ０ｉ〜ｓｔｏｐ７ｉ：ｉ＝０，１，２，３）を発生する機能を有し、かつ、該遅延時間Ｔｏｕｔが外部から入力されるアナログ電圧Ｖｉｎによって変更可能である機能を有している。図１４には、図１３の時間インタリーブ構成の各段の第３番目の電圧制御遅延発生器セルＶＣＤＧ＿０２〜ＶＣＤＧ＿７２からそれぞれ出力されるストップパルス信号ｓｔｏｐ０２〜ｓｔｏｐ７２のパルス波形を示している。なお、各段の電圧制御遅延発生器ＶＣＤＧそれぞれの初期状態においては、まず、電流スイッチＳをオフ、リークスイッチＬＳをオンとして、キャパシタＣの電荷をリークしておく。
【０１４０】
本第６の実施形態の図１３に示すような電圧インタリーブ構成を多段の時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧの場合は、（Ｔ／４）ごとに各段の電圧制御遅延発生器ＶＣＤＧの遅延発生動作を連続的に繰り返して実現することができるので、第１の実施形態の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧの１サイクル動作（２Ｔ）と比較して、（１／８）の時間間隔での遅延動作が可能である。したがって、該遅延動作をアナログ・ディジタル変換器ＡＤＣに利用すると、第１の実施形態の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧを用いた場合の８倍のサンプリングレートでの高速動作が可能である。
【０１４１】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７が立上るそれぞれのタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７の立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、特性をさらに改善することができる。
【０１４２】
（第７の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第７の実施形態として、電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧをさらに時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの一例について説明する。
【０１４３】
図１５は、本発明に係る電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成の図６、図１１、図１２とは異なる例を示すブロック構成図であり、電圧制御遅延発生器ＶＣＤＧとして図１３に例示したような複数個（図１５の場合、４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（図１５の場合、ｉ＝０，１，２，３）からなる電圧インタリーブ構成（×４）の電圧制御遅延発生器ＶＣＤＧをさらに複数段（図１５の場合、８段）時間インタリーブ構成（×８）とし、各段ごとに動作するタイミングをあらかじめ定めた時間間隔ずつずらした電圧制御遅延発生器ＶＣＤＧを用いた場合のアナログ・ディジタル変換器ＡＤＣの構成の一例を示している。
【０１４４】
つまり、本第７の実施形態におけるアナログ・ディジタル変換器ＡＤＣは、第２の実施形態の図６の電圧インタリーブ構成（×４）の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣを、時間インタリーブ構成として、複数段（図１５の場合、８段）用いて、各段ごとに動作するタイミングをずらした（時間インタリーブ）構成となっている。
【０１４５】
図１５に示すように、本第７の実施形態におけるアナログ・ディジタル変換器ＡＤＣは、時間インタリーブ構成（×８）の各段を構成する複数個（図１５の場合、４個）の電圧インタリーブ構成の電圧制御遅延発生器セルＶＣＤＧ＿ｊ０〜ＶＣＤＧ＿ｊ３と各段の時間ディジタル変換器ＴＤＣ＿ｊ０〜ＴＤＣ＿ｊ３（ｊ＝０，１，２，…，７）と、各段の時間ディジタル変換器ＴＤＣ＿ｊ０〜ＴＤＣ＿ｊ３（ｊ＝０，１，２，…，７）の出力データをコード変換するエンコーダＥＮＣとからなっている。ここで、各段の時間ディジタル変換器ＴＤＣ＿ｊ０〜ＴＤＣ＿ｊ３（ｊ＝０，１，２，…，７）は、それぞれ、外部から与えられるアナログ電圧Ｖｉｎに応じた温度計コードからなるディジタルデータＤｏｕｔ００〜Ｄｏｕｔ０３，Ｄｏｕｔ１０〜Ｄｏｕｔ１３，…，Ｄｏｕｔ７０〜Ｄｏｕｔ７３をタイミングをずらして出力する。
【０１４６】
エンコーダＥＮＣは、制御回路ＣＴＬからの制御信号に基づき、各段の時間ディジタル変換器ＴＤＣ＿ｊ０〜ＴＤＣ＿ｊ３（ｊ＝０，１，２，…，７）から出力されるディジタルデータＤｏｕｔ００〜Ｄｏｕｔ０３，Ｄｏｕｔ１０〜Ｄｏｕｔ１３，…，Ｄｏｕｔ７０〜Ｄｏｕｔ７３のうち、スタートパルス信号ｓｔａｒｔが入力された時間ディジタル変換器ＴＤＣ＿ｋ０〜ＴＤＣ＿ｋ３（ｋ：０〜７のいずれかの整数）から出力されるディジタルデータＤｏｕｔｋ０〜Ｄｏｕｔｋ３を選択して、あらかじめ定めた適切なコード（バイナリコード、グレイコード等）のディジタルデータにコード変換する。
【０１４７】
時間インタリーブのずれ時間は自由に設計することができるが、本第７の実施形態においては、第６の実施形態の図１４に示したように、制御回路ＣＴＬからスタートパルス信号ｓｔａｒｔを出力した後、ストップパルス信号ｓｔｏｐが出力されるまでに要する遅延時間の最大値ｔｍａｘ＝Ｔ／４としている。
【０１４８】
すなわち、時間インタリーブ構成の第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が立上ってから、（Ｔ／４）経過した後に、第２段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ１が立上り、さらに（Ｔ／４）経過した後に、第３段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ２が立上る。最終的には、第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が立上ってから、７・（Ｔ／４）経過した後に、第８段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ７が立上る。さらに（Ｔ／４）経過した後に、第１段目の電圧制御遅延発生器ＶＣＤＧのスタートパルス信号ｓｔａｒｔ０が再び立上ることによって、（Ｔ／４）間隔の時間インタリーブ（タイムインタリーブ）動作を実現することができる。
【０１４９】
本第７の実施形態の図１５に示すような電圧インタリーブ構成を時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧを用いるアナログ・ディジタル変換器ＡＤＣの場合は、（Ｔ／４）ごとに各段の電圧制御遅延発生器ＶＣＤＧの遅延発生動作を連続的に繰り返して実現することができるので、第２の実施形態の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの場合の１サイクル動作（２Ｔ）と比較して、（１／８）の時間間隔での遅延動作が可能である。したがって、第２の実施形態の電圧インタリーブ構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの場合の８倍のサンプリングレートの高速動作が可能である。
【０１５０】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７が立上るそれぞれのタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７の立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、サンプリングレートのさらなる高速化とアナログ入力信号の広帯域化とを図ることができる。
【０１５１】
（第８の実施形態）
次に、本発明に係る電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣの第８の実施形態として、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧをさらに時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの一例について説明する。
【０１５２】
図１６は、本発明に係る電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣのブロック構成の図６、図１１、図１２、図１５とは異なる例を示すブロック構成図であり、第４の実施形態の図１１または第５の実施形態の図１２に例示したような複数個（図１１、図１２の場合、４個）の電圧制御遅延発生器セルＶＣＤＧ＿ｉ（図１１、図１２の場合、ｉ＝０，１，２，３）と立上り検出回路ＤＥＴとからなる時間折り返し構成（×４）の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣをさらに時間インタリーブ構成（×８）として、複数段（図１６の場合、８段）用いて、各段ごとに動作するタイミングをずらしたアナログ・ディジタル変換器ＡＤＣを構成した場合の一例を示している。
【０１５３】
つまり、本第８の実施形態におけるアナログ・ディジタル変換器ＡＤＣは、第４の実施形態の図１１または第５の実施形態の図１２に例示した時間折り返し構成（×４）の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣ＿ｊ（ｊ＝０，１，２，…，７）を、時間インタリーブ構成として、アナログ・ディジタル変換器ＡＤＣ＿０，ＡＤＣ＿１，…，ＡＤＣ＿７と複数段（図１６の場合、８段）用いて、各段ごとに動作するタイミングをずらした（時間インタリーブ）構成となっている。
【０１５４】
図１６において、クロック分配回路ＣＬＫ＿ＤＩＳは、各段のアナログ・ディジタル変換器ＡＤＣ＿ｊ（ｊ＝０，１，２，…，７）ごとの時間インタリーブを実現するために、８相の４５°ずつ位相がずれたクロック信号ｃｌｋを発生する。また、エンコーダＥＮＣは、図示していない制御回路ＣＴＬからの制御信号に基づき、各段のアナログ・ディジタル変換器ＡＤＣ＿０，ＡＤＣ＿１，…，ＡＤＣ＿７（つまり、時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣ）から出力されるディジタルデータＤｏｕｔ０，Ｄｏｕｔ１，…，Ｄｏｕｔ７のうち、スタートパルス信号ｓｔａｒｔが入力される段のアナログ・ディジタル変換器ＡＤＣ＿ｋ（ｋ：０〜７のいずれかの整数）から出力されるディジタルデータＤｏｕｔｋを選択して、あらかじめ定めた適切なコード（バイナリコード、グレイコード等）のディジタルデータにコード変換する。
【０１５５】
時間インタリーブのずれ時間は自由に設計することができるが、本第８の実施形態においては、第６の実施形態の図１４に示したように、制御回路ＣＴＬからスタートパルス信号ｓｔａｒｔを出力した後、ストップパルス信号ｓｔｏｐが出力されるまでに要する遅延時間の最大値ｔｍａｘ＝Ｔ／４としている。
【０１５６】
すなわち、時間インタリーブ構成の第１段目のアナログ・ディジタル変換器ＡＤＣ＿０を構成する時間ディジタル変換器ＴＤＣ＿０に入力するスタートパルス信号ｓｔａｒｔ０が立上ってから、（Ｔ／４）経過した後に、第２段目のアナログ・ディジタル変換器ＡＤＣ＿１を構成する時間ディジタル変換器ＴＤＣ＿１に入力するスタートパルス信号ｓｔａｒｔ１が立上り、さらに（Ｔ／４）経過した後に、第３段目のアナログ・ディジタル変換器ＡＤＣ＿２を構成する時間ディジタル変換器ＴＤＣ＿２に入力するスタートパルス信号ｓｔａｒｔ２が立上る。最終的には、第１段目のアナログ・ディジタル変換器ＡＤＣ＿０を構成する時間ディジタル変換器ＴＤＣ＿０に入力するスタートパルス信号ｓｔａｒｔ０が立上ってから、７・（Ｔ／４）経過した後に、第８段目のアナログ・ディジタル変換器ＡＤＣ＿７を構成する時間ディジタル変換器ＴＤＣ＿７に入力するスタートパルス信号ｓｔａｒｔ７が立上る。さらに（Ｔ／４）経過した後に、第１段目のアナログ・ディジタル変換器ＡＤＣ＿０を構成する時間ディジタル変換器ＴＤＣ＿０に入力するスタートパルス信号ｓｔａｒｔ０が再び立上ることによって、（Ｔ／４）間隔の時間インタリーブ（タイムインタリーブ）動作を実現することができる。
【０１５７】
本第８の実施形態の図１６に示すような時間折り返し構成を時間インタリーブ構成とした電圧制御遅延発生器ＶＣＤＧを用いるアナログ・ディジタル変換器ＡＤＣの場合は、（Ｔ／４）ごとに各段のアナログ・ディジタル変換器ＡＤＣ＿ｊ（ｊ＝０，１，２、…、７）の遅延発生動作を連続的に繰り返して実現することができるので、第４の実施形態または第５の実施形態の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの場合の１サイクル動作（２Ｔ）と比較して、（１／８）の時間間隔での遅延動作が可能である。したがって、第４の実施形態または第５の実施形態の時間折り返し構成の電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣの場合の８倍のサンプリングレートの高速動作が可能である。
【０１５８】
なお、アナログ電圧Ｖｉｎ入力にサンプルホールド回路を挿入することもできる。スタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７が立上るそれぞれのタイミングでアナログ電圧Ｖｉｎをサンプルホールド回路によってホールドすることにより、サンプリング時刻をスタートパルス信号ｓｔａｒｔ０〜ｓｔａｒｔ７の立上りのタイミングに一致させることができる。この結果、サンプリング時刻のずれを無くすことができ、サンプリングレートのさらなる高速化とアナログ入力信号の広帯域化とを図ることができる。
【０１５９】
（実施形態における効果の説明）
以上に詳細に説明したように、本発明に係る各実施形態の電圧制御遅延発生器セルＶＣＤＧ＿ｉ、電圧制御遅延発生器ＶＣＤＧおよびアナログ・ディジタル変換器ＡＤＣによれば、次のような効果が得られる。
【０１６０】
前述の各実施形態のような電圧制御遅延発生器セルＶＣＤＧ＿ｉおよび電圧制御遅延発生器ＶＣＤＧにおいては、複数の電流源Ｉ（定電流源）と複数の電流スイッチＳとを有する電圧制御遅延発生器セルＶＣＤＧ＿ｉ（電圧制御遅延発生器ＶＣＤＧの基本セル）を複数個備えて、電圧インタリーブ構成とすることにより、または、時間折り返し構成とすることにより、外部から入力されるアナログ電圧Ｖｉｎが取ることができる電圧範囲（ＦＳ：フルスケール）を一定に保ったまま、従来技術の電圧制御遅延発生器ＶＣＤＧに比し、遅延時間の最大値ｔｍａｘを大幅に減少させることができる。
【０１６１】
また、前述の各実施形態のような電圧制御遅延発生器ＶＣＤＧを用いたアナログ・ディジタル変換器ＡＤＣにおいては、サンプリング時刻のずれを減少させることが可能であり、サンプリングレートの高速化とアナログ入力信号の広帯域化とを図ることができる。
【符号の説明】
【０１６２】
ＡＤＣ，ＡＤＣ＿０，ＡＤＣ＿１，…，ＡＤＣ＿７…アナログ・ディジタル変換器、Ｃ…キャパシタ、ｃｌｋ…クロック信号、ＣＬＫ＿ＤＩＳ…クロック分配回路、ＣＭＰ…電圧比較器、ＣＴＬ…制御回路、ｃｔｒｌ…制御データ、Ｄ−ＦＦ…Ｄフリップフロップ、Ｄｏｕｔ，Ｄｏｕｔ０，Ｄｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３…ディジタルデータ、ＤＥＴ…立上り検出回路、ＥＮＣ…エンコーダ、ＥＮＣ１…第１のエンコーダ、ＥＮＣ２…第２のエンコーダ、ＥＸＯＲ１…第１排他的論理和ゲート、ＥＸＯＲ２…第２排他的論理和、ＦＳ…フルスケール、Ｉ…電流源、ｌｅａｋ…リーク信号、ＬＳ…リークスイッチ、ｐａｒｉｔｙ…パリティ信号、ｐａｒｉｔｙ＿ｓｔａｒｔ…パリティ・スタート信号、ｒａｍｐ…容量電圧（ランプ電圧）、ｒｏｕｇｈＡＤＣ…粗アナログ・ディジタル変換器、Ｓ…電流スイッチ、ｓｔａｒｔ…スタートパルス信号、ｓｔｏｐ，ｓｔｏｐ０，ｓｔｏｐ１，ｓｔｏｐ２，ｓｔｏｐ３…ストップパルス信号、ｓｔｏｐ＿ｆｏｌｄｉｎｇ…ストップホールディングパルス信号、Ｔ…クロック周期、ｔｄ…遅延バッファ、ＴＤＣ，ＴＤＣ＿０，ＴＤＣ＿１，ＴＤＣ＿２，ＴＤＣ＿３，ＴＤＣ＿００，ＴＤＣ＿０１，ＴＤＣ＿０２，ＴＤＣ＿０３，〜，ＴＤＣ＿７０，ＴＤＣ＿７１，ＴＤＣ＿７２，ＴＤＣ＿７３…時間ディジタル変換器、Ｔｏｕｔ…遅延時間、ｔｍａｘ…遅延時間の最大値、ＶＣＤＧ…電圧制御遅延発生器、ＶＣＤＧ＿０，ＶＣＤＧ＿１，ＶＣＤＧ＿２，ＶＣＤＧ＿３，ＶＣＤＧ＿００，ＶＣＤＧ＿０１，ＶＣＤＧ＿０２，ＶＣＤＧ＿０３，〜，ＶＣＤＧ＿７０，ＶＣＤＧ＿７１，ＶＣＤＧ＿７２，ＶＣＤＧ＿７３…電圧制御遅延発生器セル、Ｖｉｎ…アナログ電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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