(57)【要約】【課題】電界効果トランジスタのゲート電極とソース／ドレイン電極との間あるいはバックゲートとソース／ドレイン電極との間に過度な電圧が印加されることを防止できるブートストラップ回路を提供する。【解決手段】ブートストラップ回路１０は、ブートストラップ容量素子Ｃ３と、第１クロック信号ＣＬＫ１と同期してスイッチング動作するスイッチング素子Ｍ１１，Ｍ９と、ブートストラップ容量素子Ｃ３の他端とスイッチ回路の制御端子との間を導通または非導通にするスイッチング素子Ｍ９と、第１のスイッチング制御電圧に応じてスイッチング動作する電界効果トランジスタＭ３と、電界効果トランジスタＭ３とブートストラップ容量素子Ｃ３の他端との間の信号伝達経路に接続され、第２のスイッチング制御電圧に応じてスイッチング動作する電界効果トランジスタＭ４とを備える。【選択図】図２
2011147247.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ回路の動作を制御するブートストラップ回路であって、
ブートストラップ容量素子と、
第１クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第１のスイッチング素子と、
前記第１クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第２のスイッチング素子と、
第１の電源電圧を供給する第１電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第１のスイッチング制御電圧に応じてスイッチング動作する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと前記ブートストラップ容量素子の他端との間の信号伝達経路に接続され、第２のスイッチング制御電圧に応じてスイッチング動作する第２の電界効果トランジスタと
を備えることを特徴とするブートストラップ回路。
【請求項２】
請求項１に記載のブートストラップ回路であって、
前記第２の電界効果トランジスタの一対の被制御電極は、互いに電気的に短絡されており、
前記第２の電界効果トランジスタの当該一対の被制御電極のうち少なくとも一方は、前記第１の電界効果トランジスタの一対の被制御電極のうち前記ブートストラップ容量素子側の被制御電極に接続されている
ことを特徴とするブートストラップ回路。
【請求項３】
請求項１または２に記載のブートストラップ回路であって、互いに反転した電圧レベルを有する信号をそれぞれ前記第１及び第２のスイッチング制御電圧として供給する回路部をさらに備えることを特徴とするブートストラップ回路。
【請求項４】
請求項１から３のうちのいずれか１項に記載のブートストラップ回路であって、
前記第１の電源電圧よりも低い第２の電源電圧を供給する第２電源端子と前記ブートストラップ容量素子の一端との間に電気的に接続され、第３のスイッチング制御電圧に応じてスイッチング動作する第３の電界効果トランジスタと、
前記第３の電界効果トランジスタと前記ブートストラップ容量素子の一端との間の信号伝達経路に接続され、第４のスイッチング制御電圧に応じて動作する第４の電界効果トランジスタと
をさらに備えることを特徴とするブートストラップ回路。
【請求項５】
請求項４に記載のブートストラップ回路であって、
前記第４の電界効果トランジスタの一対の被制御電極は、互いに電気的に短絡されており、
前記第４の電界効果トランジスタの当該一対の被制御電極のうち少なくとも一方は、前記第３の電界効果トランジスタの一対の被制御電極のうち前記ブートストラップ容量素子側の被制御電極に接続されている
ことを特徴とするブートストラップ回路。
【請求項６】
請求項４または５に記載のブートストラップ回路であって、互いに反転した電圧レベルを有する信号をそれぞれ前記第３及び第４のスイッチング制御電圧として供給する回路部をさらに備えることを特徴とするブートストラップ回路。
【請求項７】
請求項１から６のうちのいずれか１項に記載のブートストラップ回路であって、
前記ブートストラップ容量素子の両端ノードのうち少なくとも一方に接続された被制御電極を有する第５の電界効果トランジスタをさらに備えることを特徴とするブートストラップ回路。
【請求項８】
請求項１から７のうちのいずれか１項に記載のブートストラップ回路であって、
前記第１の電源電圧を昇圧して前記第１のスイッチング制御電圧を生成する昇圧回路と、
基準クロック信号に基づいて、前記第１クロック信号と前記第１クロック信号とは位相の異なる第２クロック信号とを生成するクロック生成部と
をさらに備え、
前記昇圧回路は、
前記第２クロック信号が印加される一端を有するレベルシフト用の第１容量素子と、
前記第１容量素子の他端と前記第１電源端子との間の経路に介在する第１の昇圧用電界効果トランジスタと
を含み、
前記第１のスイッチング制御電圧は、前記第１容量素子の他端から供給されており、
前記クロック生成部は、動作開始時に前記第１容量素子の両端に電位差を与えて前記第１容量素子を充電した後に、前記第１クロック信号及び前記第２クロック信号を生成する
ことを特徴とするブートストラップ回路。
【請求項９】
スイッチ回路の動作を制御するブートストラップ回路であって、
ブートストラップ容量素子と、
第１クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第１のスイッチング素子と、
前記第１クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第２のスイッチング素子と、
第１の電源電圧を供給する第１電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第１のスイッチング制御電圧に応じてスイッチング動作する第１の電界効果トランジスタと、
前記第１の電源電圧を昇圧して前記第１のスイッチング制御電圧を生成する昇圧回路と、
基準クロック信号に基づいて、前記第１クロック信号と前記第１クロック信号とは位相の異なる第２クロック信号とを生成するクロック生成部と
をさらに備え、
前記昇圧回路は、
前記第２クロック信号が印加される一端を有するレベルシフト用の第１容量素子と、
前記第１容量素子の他端と前記第１電源端子との間の経路に介在する第１の昇圧用電界効果トランジスタと
を含み、
前記第１のスイッチング制御電圧は、前記第１容量素子の他端から供給されており、
前記クロック生成部は、動作開始時に前記第１容量素子の両端に電位差を与える電圧を前記第１容量素子の他端に印加して前記第１容量素子を充電した後に、前記第１クロック信号及び前記第２クロック信号を生成する
ことを特徴とするブートストラップ回路。
【請求項１０】
請求項８または９に記載のブートストラップ回路であって、
前記昇圧回路は、
前記第１クロック信号が印加される一端を有するレベルシフト用の第２容量素子と、
前記第２容量素子の他端と前記第１電源端子との間の経路に介在し、前記第１容量素子の他端から供給されたスイッチング制御電圧に応じてスイッチング動作する第２の昇圧用電界効果トランジスタと
をさらに含み、
前記第１の昇圧用電界効果トランジスタは、前記第２容量素子の他端から供給されたスイッチング制御電圧に応じてスイッチング動作を行い、
前記クロック生成部は、前記動作開始時に前記第２容量素子の両端に電位差を与えて前記第２容量素子を充電した後に、前記第１クロック信号及び前記第２クロック信号を生成する
ことを特徴とするブートストラップ回路。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載のブートストラップ回路であって、前記スイッチ回路の一対の被制御端子のうち他方の被制御端子に接続された第３のスイッチング素子をさらに備えることを特徴とするブートストラップ回路。
【請求項１２】
請求項１から１１のうちのいずれか１項に記載のブートストラップ回路を含むことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量結合を用いて電源電圧以上の電圧を生成するブートストラップ回路及びこのブートストラップ回路を含む集積回路に関する。
【背景技術】
【０００２】
近年、集積回路を構成する素子や配線が微細化し電源電圧が低電圧化することに伴い、アナログ集積回路中のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタ（ＦＥＴ）のオン抵抗が増大する傾向にある。ＦＥＴのオン抵抗の入力電圧依存性は、出力電圧波形の歪みの原因となり得る。また、製造プロセスのばらつきや温度変化に起因してＦＥＴのしきい値電圧などのトランジスタ特性のばらつきも大きくなりやすい。このような場合、集積回路が正常かつ安定して動作しないことがある。そこで、低電源電圧と温度変化に対する集積回路の安定動作を実現するために、ＦＥＴのオン抵抗の入力電圧依存性を低くするブートストラップ回路が必要となっている。
【０００３】
図１は、ＦＥＴからなるスイッチ回路１０１の制御端子（ゲート電極）とソース電極との間に接続されたブートストラップ回路１００の基本構成を示す概略図である。スイッチ回路１０１のソース電極は入力端子１０２に接続され、スイッチ回路１０１のドレイン電極は出力端子１０３に接続されている。また、スイッチ回路１０１のソース電極と制御端子との間にブートストラップ回路１００が接続されている。ブートストラップ回路１００は、容量素子ＣＢ（ブートストラップ容量素子）とスイッチング素子ＳＷａ，ＳＷｂ，ＳＷｃを有している。近年、アナログ集積回路においては、スイッチング素子ＳＷａ，ＳＷｂ，ＳＷｃとしてＭＯＳＦＥＴなどのＦＥＴが使用されている。
【０００４】
スイッチング素子ＳＷａ，ＳＷｂ，ＳＷｃはクロック信号ＣＬＫに同期して動作する。すなわち、クロック信号ＣＬＫの電圧が高レベルのとき、スイッチング素子ＳＷａは、容量素子ＣＢの一端２００ａを端子２０１ａに接続して当該一端２００ａに電源電圧ＶＤＤを印加し、スイッチング素子ＳＷｂは、容量素子ＣＢの他端２００ｂを端子２０１ｂに接続して当該他端２００ｂに接地電位を印加する。同時に、スイッチング素子ＳＷｃは、スイッチ回路１０１の制御端子に接続されたノード２００ｃを端子２０２ｃに接続して当該制御端子に接地電位を印加する。このとき、容量素子ＣＢの両端２００ａ，２００ｂ間には電位差が与えられる。他方、クロック信号ＣＬＫの電圧が低レベルのときは、スイッチング素子ＳＷａは、容量素子ＣＢの一端２００ａを端子２０２ａに接続し、スイッチング素子ＳＷｂは、容量素子ＣＢの他端２００ｂをスイッチ回路１０１のソース電極すなわち入力端子１０２に接続し、スイッチング素子ＳＷｃは、ノード２００ｃを端子２０１ｃに接続する。これにより、容量素子ＣＢの両端２００ａ，２００ｂは、それぞれ、スイッチ回路１０１の制御端子と入力端子１０２とに接続される。
【０００５】
ブートストラップ回路１００の動作は以下の通りである。最初に、スイッチング素子ＳＷａ〜ＳＷｃに高レベルのクロック信号ＣＬＫを供給して容量素子ＣＢの両端２００ａ，２００ｂ間に電位差を与えることにより容量素子ＣＢがプリチャージ（初期充電）される。このときの容量素子ＣＢの充電電圧をＶｐとする。プリチャージが完了した後に低レベルのクロック信号ＣＬＫを供給することにより、容量素子ＣＢの両端２００ａ，２００ｂは、それぞれ、スイッチ回路１０１の制御端子と入力端子１０２とに接続される。このときに入力端子１０２に入力電圧ＶＩＮが供給されると、容量素子ＣＢによる容量結合を通じてスイッチ回路１０１の制御端子に充電電圧Ｖｐ以上の電圧が印加される。以上の動作を繰り返すことにより、ブートストラップ回路１００は、スイッチ回路１０１の制御電位を電源電圧ＶＤＤよりも高い電位（＝ＶＤＤ＋ＶＩＮ）に上昇させて、スイッチ回路１０１のオン抵抗の入力電圧依存性を低くすることができる。
【０００６】
上記のような基本構成を有するブートストラップ回路は、たとえば、特表２００７−５０１４８３号公報（特許文献１）に開示されている。特許文献１に開示されるブートストラップ回路はトラック／ホールド回路に適用されるものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００７−５０１４８３号公報（図４，段落００１７）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ブートストラップ回路において、ブートストラップ容量素子の両端に接続されたスイッチング素子がＦＥＴで構成される場合、これらＦＥＴがオン状態（導通状態）とオフ状態（非導通状態）との一方から他方へ遷移する際に、ブートストラップ回路に動作不良が発生するという問題がある。この問題が発生する原因の１つは、オン状態からオフ状態に遷移するＦＥＴにクロックフィードスルーが発生することである。クロックフィードスルーとは、ＦＥＴの寄生容量（たとえば、ゲート−ソース間の寄生容量やゲート−ドレイン間の寄生容量）の静電結合に起因して、ＦＥＴのゲート電圧の急峻な変化にドレイン電極やソース電極の電位が追随して変化する現象である。ブートストラップ容量素子の両端に接続されているＦＥＴにクロックフィードスルーが発生すると、ブートストラップ容量素子の両端の電位が一時的且つ急激に変化する。この電位変化により、当該両端に接続されている他のＦＥＴのゲート電極とソース／ドレイン電極との間の電圧あるいは当該ＦＥＴのバックゲートとソース／ドレイン電極との間の電圧が耐圧レベルを超えてしまい、当該他のＦＥＴに動作不良が発生するものと考えられる。
【０００９】
上記に鑑みて本発明の目的の１つは、ブートストラップ容量素子に接続されているＦＥＴのゲート電極とソース／ドレイン電極との間あるいはバックゲートとソース／ドレイン電極との間に過度な電圧が印加されることを防止することができるブートストラップ回路及びこのブートストラップ回路を有する集積回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明によるブートストラップ回路は、スイッチ回路の動作を制御するブートストラップ回路であって、ブートストラップ容量素子と、第１クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第１のスイッチング素子と、前記第１クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第２のスイッチング素子と、第１の電源電圧を供給する第１電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第１のスイッチング制御電圧に応じてスイッチング動作する第１の電界効果トランジスタと、前記第１の電界効果トランジスタと前記ブートストラップ容量素子の他端との間の信号伝達経路に接続され、第２のスイッチング制御電圧に応じてスイッチング動作する第２の電界効果トランジスタとを備えることを特徴とする。
【００１１】
本発明による他のブートストラップ回路は、スイッチ回路の動作を制御するブートストラップ回路であって、ブートストラップ容量素子と、第１クロック信号と同期して、前記スイッチ回路の一対の被制御端子のうちの一方の被制御端子と前記ブートストラップ容量素子の一端との間を導通または非導通にする第１のスイッチング素子と、前記第１クロック信号と同期して、前記ブートストラップ容量素子の他端と前記スイッチ回路の制御端子との間を導通または非導通にする第２のスイッチング素子と、第１の電源電圧を供給する第１電源端子と前記ブートストラップ容量素子の他端との間に電気的に接続され、第１のスイッチング制御電圧に応じてスイッチング動作する第１の電界効果トランジスタと、前記第１の電源電圧を昇圧して前記第１のスイッチング制御電圧を生成する昇圧回路と、基準クロック信号に基づいて、前記第１クロック信号と前記第１クロック信号とは位相の異なる第２クロック信号とを生成するクロック生成部とをさらに備え、前記昇圧回路は、前記第２クロック信号が印加される一端を有するレベルシフト用の第１容量素子と、前記第１容量素子の他端と前記第１電源端子との間の経路に介在する第１の昇圧用電界効果トランジスタとを含み、前記第１のスイッチング制御電圧は、前記第１容量素子の他端から供給されており、前記クロック生成部は、動作開始時に前記第１容量素子の両端に電位差を与える電圧を前記第１容量素子の他端に印加して前記第１容量素子を充電した後に、前記第１クロック信号及び前記第２クロック信号を生成することを特徴とする。
【００１２】
本発明による集積回路は、上記ブートストラップ回路を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電界効果トランジスタのゲート−ソース間電圧の過度の上昇を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のブートストラップ回路の基本構成を示す概略図である。
【図２】本発明に係る実施の形態１のブートストラップ型スイッチ回路の概略構成を示す図である。
【図３】実施の形態１のブートストラップ回路の動作時における各種波形を概略的に示すタイミングチャートである。
【図４】実施の形態１のブートストラップ回路の他の動作時における各種波形を概略的に示すタイミングチャートである。
【図５】比較例のブートストラップ型スイッチ回路の概略構成を示す図である。
【図６】比較例のブートストラップ回路の動作時における各種波形を概略的に示すタイミングチャートである。
【図７】比較例のブートストラップ回路の他の動作時における各種波形を概略的に示すタイミングチャートである。
【図８】実施の形態１のブートストラップ型スイッチ回路が組み込まれた集積回路の一例を示す概略図である。
【図９】本発明に係る実施の形態２のブートストラップ型スイッチ回路の概略構成を示す図である。
【図１０】実施の形態２のブートストラップ型スイッチ回路が組み込まれた集積回路の一例を示す概略図である。
【図１１】本発明に係る実施の形態２の変形例であるブートストラップ型スイッチ回路の概略構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１６】
実施の形態１．
図２は、本発明に係る実施の形態１のブートストラップ型スイッチ回路１の概略構成を示す図である。このブートストラップ型スイッチ回路１は、ブートストラップ回路１０、スイッチ回路２０及び制御部３０を有する。ブートストラップ回路１０及びスイッチ回路２０は集積回路に組み込まれている。
【００１７】
スイッチ回路２０は、ｎチャネル型ＭＯＳ電解効果トランジスタＭ０を含み、このｎチャネル型ＭＯＳ電解効果トランジスタＭ０のソース電極（一方の被制御端子）には入力電圧ＶＩＮが供給され、そのドレイン電極（他方の被制御端子）からは出力電圧ＶＯＵＴが出力される。ブートストラップ回路１０は、ＭＯＳ電解効果トランジスタＭ０のゲート電極（制御端子）とソース電極とに接続されている。以下、説明の便宜上、ＭＯＳ電解効果トランジスタを単に「ＭＯＳトランジスタ」と呼ぶこととする。
【００１８】
制御部３０は、ブートストラップ型スイッチ回路１の動作を制御する２種類の制御信号ＰＤ，ＰＤＢを生成し、ブートストラップ回路１０に供給する。制御信号ＰＤＢは、制御信号ＰＤの位相が反転した反転信号である。制御信号ＰＤは、ブートストラップ回路１０を構成するＭＯＳトランジスタＭ１３のゲート電極に供給され、制御信号ＰＤＢは、クロック生成部１７に供給される。制御部３０は、制御信号ＰＤの論理レベルを低レベルにすることでブートストラップ回路１０を正常に動作させ、制御信号ＰＤの論理レベルを高レベルにすることでブートストラップ回路１０の動作を停止（パワーダウン）させることができる。
【００１９】
ブートストラップ回路１０は、ＭＯＳトランジスタＭ１〜Ｍ１４と、容量素子Ｃ１〜Ｃ３と、クロック生成部１７とを含む。ブートストラップ回路１０は、電源端子５（以下「ＶＤＤ端子５」と呼ぶ。）から供給される電源電圧ＶＤＤと、電源端子６（以下「ＶＳＳ端子６」と呼ぶ。）から供給される電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ；ＶＳＳは、たとえば、接地電位）とを用いて動作する。ｎチャネル型ＭＯＳトランジスタＭ１，Ｍ２と容量素子Ｃ１，Ｃ２とで昇圧回路１３が構成され、ｐチャネル型ＭＯＳトランジスタＭ７とｎチャネル型ＭＯＳトランジスタＭ８とでインバータ素子１４が構成される。昇圧回路１３を構成するＭＯＳトランジスタＭ１，Ｍ２のソース電極は共に、電源電圧ＶＤＤを供給するＶＤＤ端子５に接続されている。これらＭＯＳトランジスタＭ１，Ｍ２のバックゲートは共にＶＤＤ端子５に接続されている。
【００２０】
クロック生成部１７は、ＮＡＮＤゲートＩ１，Ｉ２とインバータ素子Ｉ３，Ｉ４とを含むロジック回路である。クロック生成部１７には、クロックジェネレータ（図示せず）より互いに逆位相の基準クロック信号ＣＬＫ，ＣＬＫＢが供給され、制御部３０より制御信号ＰＤＢが供給されている。ＮＡＮＤゲートＩ１は、制御信号ＰＤＢと基準クロック信号ＣＬＫとに否定積演算を施し、その演算結果をインバータ素子Ｉ３に出力する。インバータ素子Ｉ３は、ＮＡＮＤゲートＩ１の演算結果である信号の論理レベルの反転（高レベルから低レベルへの切り替え、または、低レベルから高レベルへの切り替え）を行ってクロック信号ＣＬＫ１を生成する。一方、ＮＡＮＤゲートＩ２は、制御信号ＰＤＢと基準クロック信号ＣＬＫＢとに否定積演算を施し、その演算結果をインバータ素子Ｉ４に出力する。インバータ素子Ｉ４は、ＮＡＮＤゲートＩ２の演算結果である信号の論理レベルの反転（高レベルから低レベルへの切り替え、または、低レベルから高レベルへの切り替え）を実行してクロック信号ＣＬＫＢ１を生成する。よって、制御信号ＰＤの論理レベルが高レベルのとき、すなわち制御信号ＰＤＢの論理レベルが低レベルのときは、クロック信号ＣＬＫ１，ＣＬＫＢ１の論理レベルが共に低レベルとなる。制御信号ＰＤの論理レベルが低レベルであるときに、ロジック回路Ｉ１〜Ｉ４は、互いに逆位相のクロック信号ＣＬＫ１，ＣＬＫＢ１を出力する。なお、クロック生成部１７のロジック回路の構成は、図２に示したものに限定されるものではない。
【００２１】
容量素子Ｃ３（以下「ブートストラップ容量素子Ｃ３」と呼ぶ。）は、ＭＯＳトランジスタＭ０のゲート電極に供給すべき制御電圧を電源電圧ＶＤＤよりも高い電圧（＝ＶＤＤ＋ＶＩＮ）にするための容量素子である。ＭＯＳトランジスタＭ３は、ブートストラップ容量素子Ｃ３の高圧側一端（ノードｎ３）とＶＤＤ端子５との間に電気的に接続され、昇圧回路１３の出力をスイッチング制御電圧として動作する。ＭＯＳトランジスタＭ３のドレイン電極とバックゲートは共にＶＤＤ端子５に接続されている。また、このＭＯＳトランジスタＭ３のソース電極とノードｎ３とに、ｎチャネル型ＭＯＳトランジスタＭ４（以下、ダミートランジスタＭ４と呼ぶ。）のソース電極及びドレイン電極が接続されている。このダミートランジスタＭ４のバックゲートは、ＭＯＳトランジスタＭ３と同様にＶＤＤ端子５に接続されている。図２に示されるようにダミートランジスタＭ４のドレイン電極とソース電極は共にノードｎ３に接続されているので、ＭＯＳトランジスタＭ３とノードｎ３とは互いに電気的に短絡されている。
【００２２】
ダミートランジスタＭ４のゲート電極には、ＭＯＳトランジスタＭ３のゲート電極に印加されるスイッチング制御電圧とは逆位相のスイッチング制御電圧が印加される。これは、ＭＯＳトランジスタＭ３で発生するクロックフィードスルーを補償するためである。ＭＯＳトランジスタＭ３がオン状態からオフ状態に遷移するとき、ゲート電極とソース電極との間の静電結合により、ＭＯＳトランジスタＭ３のソース電極に負電荷が発生する。ダミートランジスタＭ４は、オフ状態からオン状態に遷移するとき、ゲート電極とドレイン電極との間並びにゲート電極とソース電極との間の静電結合により、ＭＯＳトランジスタＭ３のソース電極で発生した負電荷とは逆極性の正電荷を発生させる。このため、ＭＯＳトランジスタＭ３のソース電極で発生した電荷と、ダミートランジスタＭ４のソース電極及びドレイン電極で発生した電荷とが互いにキャンセルされるので、クロックフィードスルーに起因するノードｎ３の電位変化を抑制することができる。
【００２３】
昇圧回路１３においては、容量素子Ｃ１の一端（ノードｎ１０）にはクロック信号ＣＬＫＢ１が印加され、容量素子Ｃ１の他端（ノードｎ１）にはＭＯＳトランジスタＭ２のゲート電極とＭＯＳトランジスタＭ１のソース電極とが接続されている。容量素子Ｃ２の一端（ノードｎ１１）にはクロック信号ＣＬＫ１が印加され、容量素子Ｃ２の他端（ノードｎ２）にはＭＯＳトランジスタＭ１のゲート電極とＭＯＳトランジスタＭ２のソース電極とが接続されている。ＭＯＳトランジスタＭ１は、ＶＤＤ端子５とノードｎ１との間に電気的に接続され、ＭＯＳトランジスタＭ２は、ＶＤＤ端子５とノードｎ２との間に電気的に接続されている。さらに、ノードｎ１は、ＭＯＳトランジスタＭ３のゲート電極にスイッチング制御電圧を供給し、ノードｎ２は、ダミートランジスタＭ４のゲート電極にスイッチング制御電圧を供給する。
【００２４】
ブートストラップ容量素子Ｃ３の高圧側一端（ノードｎ３）とスイッチ回路２０のＭＯＳトランジスタＭ０のゲート電極との間には、ｐチャネル型ＭＯＳトランジスタＭ９が電気的に接続されている。このＭＯＳトランジスタＭ９のバックゲートはノードｎ３に接続されている。インバータ素子１４は、クロック信号ＣＬＫ１の信号レベルを反転した反転信号を生成し、この反転信号をノードｎ５を介してＭＯＳトランジスタＭ９のゲート電極に印加する。ＭＯＳトランジスタＭ９は、当該反転信号をスイッチング制御電圧としてスイッチング動作するので、クロック信号ＣＬＫ１と同期してスイッチング動作することとなる。なお、インバータ素子１４において、ｐチャネル型ＭＯＳトランジスタＭ７のバックゲートはＶＤＤ端子５に接続されている。ｎチャネル型ＭＯＳトランジスタＭ８のバックゲートはＶＳＳ端子６に接続されているが、これに代えて、ＭＯＳトランジスタＭ８のバックゲートをノードｎ４に接続してもよい。
【００２５】
ノードｎ６には、ｎチャネル型ＭＯＳトランジスタＭ１２，Ｍ１４が接続されている。ＭＯＳトランジスタＭ１２は、自己のゲート電極に電源電圧ＶＤＤが印加されているので、常にオン状態である。ＭＯＳトランジスタＭ１４は、ｎチャネル型ＭＯＳトランジスタＭ１２のソース電極及びドレイン電極を介してノードｎ６に接続されている。ＭＯＳトランジスタＭ１４は、自己のゲート電極に印加されたクロック信号ＣＬＫＢ１をスイッチング制御電圧として動作し、クロック信号ＣＬＫＢ１の信号レベルが高レベルのときはオン状態となり、クロック信号ＣＬＫＢ１の信号レベルが低レベルのときはオフ状態となる。オン状態のＭＯＳトランジスタＭ１４はノードｎ６をＶＳＳ端子６に導通させる。なお、ＭＯＳトランジスタＭ１４のバックゲートはＶＳＳ端子６に接続されている。
【００２６】
ＭＯＳトランジスタＭ１４のソース電極とドレイン電極とには、ｎチャネル型ＭＯＳトランジスタＭ１３が接続されている。このＭＯＳトランジスタＭ１３は、制御信号ＰＤの信号レベルが低レベルのときはオフ状態となる。制御信号ＰＤの信号レベルが高レベルのとき、ＭＯＳトランジスタＭ１３は、ＶＳＳ端子６をＭＯＳトランジスタＭ１２を介してノードｎ６に導通させるので、スイッチ回路２０のＭＯＳトランジスタＭ０のゲート電極に低レベル電圧が印加されてスイッチ回路２０はオフ状態となる。
【００２７】
ＭＯＳトランジスタＭ６は、ブートストラップ容量素子Ｃ３の低圧側一端（ノードｎ４）とＶＳＳ端子６との間に電気的に接続され、クロック信号ＣＬＫＢ１をスイッチング制御電圧として動作する。ＭＯＳトランジスタＭ６のソース電極とバックゲートは共にＶＳＳ端子６に接続されている。また、このＭＯＳトランジスタＭ６のドレイン電極とノードｎ４とには、ｎチャネル型ＭＯＳトランジスタＭ５（以下、ダミートランジスタＭ５と呼ぶ。）のソース電極及びドレイン電極が接続されている。ダミートランジスタＭ５のバックゲートは、ＭＯＳトランジスタＭ６と同様にＶＳＳ端子６に接続されている。ダミートランジスタＭ５のドレイン電極とソース電極は共にノードｎ４に接続されており、ＭＯＳトランジスタＭ６とノードｎ４とは互いに電気的に短絡されている。
【００２８】
ダミートランジスタＭ５のゲート電極には、ＭＯＳトランジスタＭ６のゲート電極に印加されるスイッチング制御電圧（クロック信号ＣＬＫＢ１）とは逆位相のスイッチング制御電圧（クロック信号ＣＬＫ１）が印加される。これは、ＭＯＳトランジスタＭ６で発生するクロックフィードスルーを補償するためである。ＭＯＳトランジスタＭ６がオン状態からオフ状態に遷移するとき、ゲート電極とドレイン電極との間の静電結合により、ＭＯＳトランジスタＭ６のドレイン電極に電荷が発生する。ダミートランジスタＭ５は、オフ状態からオン状態に遷移するとき、ゲート電極とドレイン電極との間並びにゲート電極とソース電極との間の静電結合により、ＭＯＳトランジスタＭ６のドレイン電極で発生した負電荷とは逆極性の正電荷を発生させる。このため、ＭＯＳトランジスタＭ６のドレイン電極で発生した電荷と、ダミートランジスタＭ５のソース電極及びドレイン電極で発生した電荷とが互いにキャンセルされるので、クロックフィードスルーに起因するノードｎ４の電位変化を抑制することができる。
【００２９】
ブートストラップ容量素子Ｃ３の低圧側一端（ノードｎ４）とスイッチ回路２０のＭＯＳトランジスタＭ０のソース電極との間には、ｎチャネル型ＭＯＳトランジスタＭ１１が電気的に接続されている。ＭＯＳトランジスタＭ１１のバックゲートはノードｎ４に接続されている。ＭＯＳトランジスタＭ１０は、ｎチャネル型ＭＯＳトランジスタＭ１１のゲート−ソース間電圧が電源電圧ＶＤＤを超えないようにするためのクランプ回路である。ＭＯＳトランジスタＭ１０において、ゲート電極はノードｎ６に接続され、ソース電極及びドレイン電極はノードｎ５，ｎ４間に接続され、バックゲートはノードｎ４に接続されている。
【００３０】
インバータ素子１４は、クロック信号ＣＬＫ１の電圧レベルを反転した反転信号をＭＯＳトランジスタＭ９のゲート電極に供給するので、ＭＯＳトランジスタＭ１１は、クロック信号ＣＬＫ１と同期してスイッチング動作する。制御信号ＰＤの信号レベルが低レベルであり、且つ、ＭＯＳトランジスタＭ９がオン状態のときには、ＭＯＳトランジスタＭ３もオン状態にあるので、ＭＯＳトランジスタＭ１１のゲート電極に高レベル電圧が印加され、ＭＯＳトランジスタＭ１１もオン状態となる。制御信号ＰＤの信号レベルが低レベルであり、且つ、ＭＯＳトランジスタＭ９がオフ状態のときは、ＭＯＳトランジスタＭ１１のゲート電極に低レベル電圧が供給されてＭＯＳトランジスタＭ１１はオフ状態となる。
【００３１】
以上の構成を有するブートストラップ型スイッチ回路１の動作を、図３（Ａ）〜（Ｈ）及び図４（Ａ）〜（Ｉ）を参照しつつ以下に説明する。図３（Ａ）〜（Ｈ）は、ブートストラップ回路１０の動作時における各種波形を概略的に示すタイミングチャートである。図３において、（Ａ）は制御信号ＰＤの波形を、（Ｂ）はクロック信号ＣＬＫ１の波形を、（Ｃ）はクロック信号ＣＬＫＢ１の波形を、（Ｄ）は一定の電圧レベルＶｉにある入力電圧ＶＩＮの波形の一例を、（Ｅ）はノードｎ１の電位の波形を、（Ｆ）はノードｎ２の電位の波形を、（Ｇ）はＭＯＳトランジスタＭ１のゲート−ドレイン間電圧ＶＧＤ（Ｍ１）の波形を、（Ｈ）はノードｎ６すなわちＭＯＳトランジスタＭ０のゲート電圧の波形をそれぞれ示している。なお、図３（Ｅ），（Ｆ），（Ｇ）において、ｐＶＤＤ＝２×ＶＤＤ、ｍＶＤＤ＝−ＶＤＤ、である。
【００３２】
ブートストラップ型スイッチ回路１の動作開始前（時刻ｔ１より前）には、図３（Ａ）に示されるように制御信号ＰＤの論理レベルは高レベルに維持され、図３（Ｂ），（Ｃ）に示されるようにクロック信号ＣＬＫ１，ＣＬＫＢ１の信号レベルは共に低レベルの電源電圧ＶＳＳに維持される。これにより、容量素子Ｃ１，Ｃ２の両端に電位差が生じて容量素子Ｃ１，Ｃ２は共に充電（プリチャージ）されるため、図３（Ｅ），（Ｆ）に示されるようにノードｎ１，ｎ２の電位は電源電圧ＶＳＳよりも大きい。
【００３３】
ブートストラップ型スイッチ回路１の動作開始時（時刻ｔ１）には、図３（Ａ）に示されるように、制御部３０は、制御信号ＰＤの論理レベルを高レベルから低レベルに切り替えてブートストラップ型スイッチ回路１のパワーダウン状態を解除する。この結果、クロック生成部１７は、互いに逆位相のクロック信号ＣＬＫ１，ＣＬＫＢ１を出力する。
【００３４】
図３（Ｂ），（Ｃ）に例示されるように、パワーダウン状態が解除されると、高レベル電圧ＶＤＤのクロック信号ＣＬＫ１と低レベル電圧ＶＳＳのクロック信号ＣＬＫＢ１とが供給されている。このとき、容量素子Ｃ２の一端（ノードｎ１１）にクロック信号ＣＬＫＢ１が供給されるので、静電結合により、図３（Ｆ）に示されるようにノードｎ２の電位が上昇する。これにより、図３（Ｇ）に示されるようにＭＯＳトランジスタＭ１のゲート−ドレイン間電圧ＶＧＤが上昇する。
【００３５】
その後、低レベル電圧ＶＳＳのクロック信号ＣＬＫ１と高レベル電圧ＶＤＤのクロック信号ＣＬＫＢ１とが供給されると（時刻ｔ２）、ｐチャネル型ＭＯＳトランジスタＭ９のゲート電極には、低レベル電圧ＶＳＳのクロック信号ＣＬＫ１とは逆位相の高レベルのスイッチング制御電圧が印加されるので、ＭＯＳトランジスタＭ９はオフ状態となる。また、ｎチャネル型ＭＯＳトランジスタＭ１４のゲート電極には高レベル電圧ＶＤＤのクロック信号ＣＬＫＢ１が印加されて、ＭＯＳトランジスタＭ１４はオン状態となる。このため、ノードｎ６の電位は、図３（Ｈ）に示されるように基準電圧ＶＳＳに固定される。よって、ＭＯＳトランジスタＭ１１はオフ状態となる。このため、ブートストラップ容量素子Ｃ３はスイッチ回路２０から電気的に切り離される。一方、昇圧回路１３においては、容量素子Ｃ１の一端（ノードｎ１０）にクロック信号ＣＬＫＢ１が供給され、容量素子Ｃ２の一端（ノードｎ１１）にクロック信号ＣＬＫ１が供給されるので、静電結合により、図３（Ｅ），（Ｆ）に示されるようにノードｎ１の電位が上昇し、ノードｎ２の電位は低下する。このとき、ＭＯＳトランジスタＭ３はノードｎ１の電位変化に応じてオフ状態からオン状態に遷移し、ダミートランジスタＭ４は、ノードｎ２の電位変化に応じてオン状態からオフ状態に遷移する。また、ＭＯＳトランジスタＭ６は、クロック信号ＣＬＫＢ１の電圧変化に応じてオフ状態からオン状態に遷移し、ダミートランジスタＭ５は、クロック信号ＣＬＫ１の電圧変化に応じてオン状態からオフ状態に遷移する。よって、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４間に電位差が生じてブートストラップ容量素子Ｃ３が充電される。
【００３６】
その後、高レベル電圧ＶＤＤのクロック信号ＣＬＫ１と低レベル電圧ＶＳＳのクロック信号ＣＬＫＢ１とが供給されると（時刻ｔ３）、静電結合により、図３（Ｅ），（Ｆ）に示されるようにノードｎ１の電位が下降し、ノードｎ２の電位は上昇する。このとき、ＭＯＳトランジスタＭ３はノードｎ１の電位変化に応じてオン状態からオフ状態に遷移し、ＭＯＳトランジスタＭ６は、クロック信号ＣＬＫＢ１の電圧変化に応じてオン状態からオフ状態に遷移する。このとき、ＭＯＳトランジスタＭ９，Ｍ１１はオン状態となる。よって、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４はそれぞれ電源端子５，６から電気的に切り離されるが、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４は、それぞれ、ＭＯＳトランジスタＭ０のゲート電極とソース電極に導通する。図３（Ｄ）の入力電圧ＶＩＮがＭＯＳトランジスタＭ０のソース電極に供給されるとき、静電結合を通じてノードｎ３の電位は上昇し、図３（Ｈ）に示されるように電源電圧ＶＤＤ以上の電圧（＝ＶＤＤ＋ＶＩＮ）がノードｎ６、すなわちＭＯＳトランジスタＭ０のゲート電極に印加される。よって、ＭＯＳトランジスタＭ０のオン抵抗を低減させることができるとともに、オン抵抗の入力電圧依存性を低くすることができる。なお、図３（Ａ）〜（Ｈ）の波形はシミュレーションにより得られたものである。このシミュレーションにおいては、電圧レベルＶｉの電源電圧ＶＤＤに対する比率（＝Ｖｉ／ＶＤＤ）は約０．１２に設定された。
【００３７】
次に、図４（Ａ）〜（Ｉ）は、パワーオン状態が解除された後のブートストラップ回路１０の他の動作時における各種波形を概略的に示すタイミングチャートである。図４において、（Ａ）はクロック信号ＣＬＫ１の波形を、（Ｂ）はクロック信号ＣＬＫＢ１の波形すなわちノードｎ１０の電位の波形を、（Ｃ）は電圧レベルＶｊから電圧レベルＶｋに変化する入力電圧ＶＩＮの波形の一例を、（Ｄ）はノードｎ１の電位の波形を、（Ｅ）はノードｎ３の電位の波形を、（Ｆ）はノードｎ４の電位の波形を、（Ｇ）はノードｎ５の電位の波形を、（Ｈ）はＭＯＳトランジスタＭ７のゲート−ソース間電圧ＶＧＳ（Ｍ７）の波形を、（Ｉ）はＭＯＳトランジスタＭ８のゲート−ソース間電圧ＶＧＳ（Ｍ８）の波形をそれぞれ示している。なお、図４（Ｄ）において、ｐＶＤＤ＝２×ＶＤＤ、である。
【００３８】
図４（Ａ）及び図４（Ｂ）に示されるように、時刻ｔ４，ｔ６，ｔ８において、クロック信号ＣＬＫ１が低レベル電圧ＶＳＳから高レベル電圧ＶＤＤに立ち上がり、クロック信号ＣＬＫＢ１が高レベル電圧ＶＤＤから低レベル電圧ＶＳＳに立ち下がると、ＭＯＳトランジスタＭ３は、ノードｎ１の電位変化（図４（Ｄ））に応じてオン状態からオフ状態に遷移し、ダミートランジスタＭ４は、ノードｎ１の電位とは逆位相のノードｎ２の電位の変化に応じてオフ状態からオン状態に遷移し、ＭＯＳトランジスタＭ６は、クロック信号ＣＬＫＢ１の電圧変化すなわちノードｎ１０の電位変化（図４（Ｂ））に応じてオン状態からオフ状態に遷移し、ダミートランジスタＭ５は、ノードｎ１０の電位とは逆位相のノードｎ１１の電位の変化に応じてオフ状態からオン状態に遷移する。このとき、ＭＯＳトランジスタＭ９，Ｍ１１はオン状態となる。よって、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４はそれぞれ電源端子５，６から電気的に切り離されるが、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４は、それぞれ、ＭＯＳトランジスタＭ０のゲート電極とソース電極に導通する。このため、ノードｎ４の電位は、図４（Ｆ）に示されるように急峻に低下した後に電位ＶＩＮまで上昇するとともに、ノードｎ３の電位は、図４（Ｅ）に示されるように急峻に低下した後に電位ＶＤＤ＋ＶＩＮまで上昇する。ここで、ノードｎ３，ｎ４の電位が急峻に低下した理由は、オン状態からオフ状態に遷移したＭＯＳトランジスタＭ３，Ｍ６にクロックフィードスルーが発生したためである。クロックフィードスルーによりＭＯＳトランジスタＭ３，Ｍ６で生じた負電荷は、ダミートランジスタＭ４，Ｍ５のソース電極及びドレイン電極で発生した正電荷によりキャンセルされる。一方、ＭＯＳトランジスタＭ７は、クロック信号ＣＬＫ１の電圧変化すなわちノードｎ１１の電位変化（図４（Ａ））に応じて、オン状態からオフ状態に遷移し、ＭＯＳトランジスタＭ８はオフ状態からオン状態に遷移するので、ノードｎ５の電位は、ノードｎ４の電位に追随して急峻に低下した後に電位ＶＩＮまで上昇する（図４（Ｇ））。これに応じて、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）は、図４（Ｈ），（Ｉ）の波形部分４０，４１に示されるように急峻に上昇する。
【００３９】
一方、時刻ｔ５，ｔ７，ｔ９において、クロック信号ＣＬＫ１が高レベル電圧ＶＤＤから低レベル電圧ＶＳＳに立ち下がり、クロック信号ＣＬＫＢ１が低レベル電圧ＶＳＳから高レベル電圧ＶＤＤに立ち上がると、ＭＯＳトランジスタＭ３は、ノードｎ１の電位変化（図４（Ｄ））に応じてオフ状態からオン状態に遷移し、ＭＯＳトランジスタＭ６は、クロック信号ＣＬＫＢ１の電圧変化すなわちノードｎ１０の電位変化（図４（Ｂ））に応じてオフ状態からオン状態に遷移する。このとき、ＭＯＳトランジスタＭ９，Ｍ１１はオフ状態となる。よって、ブートストラップ容量素子Ｃ３の両端ノードｎ３，ｎ４はそれぞれ電源端子５，６に接続される。このため、ノードｎ４の電位は、図４（Ｆ）に示されるように電源電圧ＶＳＳまで低下するとともに、ノードｎ３の電位は、図４（Ｅ）に示されるように電源電圧ＶＤＤまで低下する。一方、ＭＯＳトランジスタＭ７は、クロック信号ＣＬＫ１の電圧変化すなわちノードｎ１１の電位変化（図４（Ａ））に応じて、オフ状態からオン状態に遷移し、ＭＯＳトランジスタＭ８はオン状態からオフ状態に遷移するので、ノードｎ５の電位は電源電圧ＶＤＤまで上昇する（図４（Ｇ））。これに応じて、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）は共に低下する。
【００４０】
本実施の形態のブートストラップ回路１０では、ＭＯＳトランジスタＭ３，Ｍ６がオン状態からオフ状態に遷移する際（図４（Ａ）〜（Ｉ）の時刻ｔ４，ｔ６，ｔ８）、これらＭＯＳトランジスタＭ３，Ｍ６でクロックフィードスルーが発生するが、ダミートランジスタＭ４，Ｍ５は、それぞれＭＯＳトランジスタＭ３，Ｍ６で生じた負電荷をキャンセルする正電荷を発生させるので、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）が過度に上昇することを抑制し、耐圧レベルを超えることを防止することができる。また、ＭＯＳトランジスタＭ７，Ｍ８のバックゲートとソース／ドレイン電極との間の電圧の過度の上昇も抑制される。なお、ダミートランジスタＭ４，Ｍ５の一方のみが設けられている場合でも、ゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）の過度の上昇を抑制することができる。
【００４１】
図５は、上記ダミートランジスタＭ４，Ｍ５を有していない比較例のブートストラップ型スイッチ回路１Ｍの概略構成を示す図である。このブートストラップ型スイッチ回路１Ｍは、ブートストラップ回路１０Ｍ、スイッチ回路２０及びクロック生成部１７Ｍを備えている。ブートストラップ回路１０Ｍの構成は、ダミートランジスタＭ４，Ｍ５及びＭＯＳトランジスタＭ１３を有していない点と、クロック生成部１７Ｍの構成が図２のクロック生成部１７の構成と異なる点とを除いて、図２のブートストラップ回路１０の構成と同じである。クロック生成部１７Ｍは、クロック信号ＣＬＫ１，ＣＬＫＢ１を生成するインバータ素子Ｉ９，Ｉ１０を含むロジック回路である。
【００４２】
このブートストラップ型スイッチ回路１Ｍの動作を、図６（Ａ）〜（Ｅ）及び図７（Ａ）〜（Ｉ）を参照しつつ以下に説明する。図６（Ａ）〜（Ｅ）は、比較例のブートストラップ回路１０Ｍの動作時における各種波形を概略的に示すタイミングチャートである。図６において、（Ａ）はクロック信号ＣＬＫ１の波形すなわちノードｎ１１の電位の波形を、（Ｂ）はクロック信号ＣＬＫＢ１の波形すなわちノードｎ１０の電位の波形を、（Ｃ）はノードｎ１の電位の波形を、（Ｄ）はノードｎ２の電位の波形を、（Ｅ）はＭＯＳトランジスタＭ１のゲート−ドレイン間電圧ＶＧＤ（Ｍ１）の波形をそれぞれ示している。なお、図６（Ｃ），（Ｄ），（Ｅ）において、ｐＶＤＤ＝２×ＶＤＤ、ｍＶＤＤ＝−ＶＤＤ、である。
【００４３】
ブートストラップ型スイッチ回路１Ｍの動作が開始されると、図６（Ａ），（Ｂ）に示されるように、クロック生成部１７Ｍは、互いに逆位相のクロック信号ＣＬＫ１，ＣＬＫＢ１を出力する。時刻ｔ１０より前では、低レベル電圧ＶＳＳのクロック信号ＣＬＫ１と高レベル電圧ＶＤＤのクロック信号ＣＬＫＢ１とが供給されている。また、ノードｎ１の電位は、図６（Ｃ）に示されるようにほぼ高レベル電圧ＶＤＤである。よって、容量素子Ｃ１の両端ノードｎ１，ｎ１０間に電位差はほとんど発生しないため、容量素子Ｃ１はほとんど充電されない。その後、クロック信号ＣＬＫ１の信号レベルが高レベル電圧ＶＤＤから低レベル電圧ＶＳＳに変化し、クロック信号ＣＬＫＢ１の信号レベルが低レベル電圧ＶＳＳから高レベルＶＤＤに変化すると（時刻ｔ１０）、容量素子Ｃ１の一端（ノードｎ１０）の電位の急峻な低下により、図６（Ｃ）に示されるようにノードｎ１の電位も大幅に低下する。これにより、図６（Ｅ）の波形部分５０に示されるように、ＭＯＳトランジスタＭ１のゲート−ドレイン間電圧ＶＧＤが上昇し、耐圧レベルを超えてしまう。
【００４４】
これに対し、実施の形態１のブートストラップ回路１０では、ブートストラップ型スイッチ回路１のパワーダウン状態の解除前（図３（Ａ）〜（Ｈ）の時刻ｔ１より前）に、容量素子Ｃ１，Ｃ２の両端に電位差が与えられて容量素子Ｃ１，Ｃ２は共に充電（プリチャージ）されるので、図３（Ｅ）に示されるように容量素子Ｃ１の他端（ノードｎ１）の電位が急峻に低下することが回避される。したがって、ＭＯＳトランジスタＭ１のゲート−ドレイン間電圧ＶＧＤが耐圧レベルを超えることを防止することができる。
【００４５】
次に、図７（Ａ）〜（Ｉ）は、比較例のブートストラップ回路１０Ｍの他の動作時における各種波形を概略的に示すタイミングチャートである。図７において、（Ａ）はクロック信号ＣＬＫ１の波形を、（Ｂ）はクロック信号ＣＬＫＢ１の波形すなわちノードｎ１０の電位の波形を、（Ｃ）は電圧レベルＶｊから電圧レベルＶｋに変化する入力電圧ＶＩＮの波形の一例を、（Ｄ）はノードｎ１の電位の波形を、（Ｅ）はノードｎ３の電位の波形を、（Ｆ）はノードｎ４の電位の波形を、（Ｇ）はノードｎ５の電位の波形を、（Ｈ）はＭＯＳトランジスタＭ７のゲート−ソース間電圧ＶＧＳ（Ｍ７）の波形を、（Ｉ）はＭＯＳトランジスタＭ８のゲート−ソース間電圧ＶＧＳ（Ｍ８）の波形をそれぞれ示している。なお、図７（Ｄ）において、ｐＶＤＤ＝２×ＶＤＤ、である。
【００４６】
図７（Ａ）及び図７（Ｂ）に示されるように、時刻ｔ１３，ｔ１４，ｔ１５において、クロック信号ＣＬＫ１が低レベル電圧ＶＳＳから高レベル電圧ＶＤＤに立ち上がり、クロック信号ＣＬＫＢ１が高レベル電圧ＶＤＤから低レベル電圧ＶＳＳに立ち下がると、ＭＯＳトランジスタＭ３は、ノードｎ１の電位変化（図７（Ｄ））に応じてオン状態からオフ状態に遷移し、ＭＯＳトランジスタＭ６は、クロック信号ＣＬＫＢ１の電圧変化すなわちノードｎ１０の電位変化（図７（Ｂ））に応じてオン状態からオフ状態に遷移する。このとき、ＭＯＳトランジスタＭ３，Ｍ６でクロックフィードスルーが発生する。しかしながら、これらＭＯＳトランジスタＭ３，Ｍ６で生じた負電荷をキャンセルすることができないため、ノードｎ３，ｎ４の電位が一時的に大幅に低下し（図７（Ｅ）及び図７（Ｆ））、ノードｎ５の電位も大幅に低下する（図７（Ｇ））。これにより、図７（Ｈ），（Ｉ）の波形部分５１，５２に示されるように、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）が耐圧レベルを超えるという現象が起こりうる。
【００４７】
これに対し、実施の形態１のブートストラップ回路１０は、上述の通り、ダミートランジスタＭ４，Ｍ５を有するので、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）が耐圧レベルを超えることを防止することができる。ＭＯＳトランジスタＭ３，Ｍ６でクロックフィードスルーが発生したときでも（図４（Ａ）〜（Ｉ）の時刻ｔ４，ｔ６，ｔ８）、図４（Ｅ），（Ｆ）に示されるようにノードｎ３，ｎ４の電位の低下は抑制されており、図４（Ｈ），（Ｉ）の波形部分４０，４１に示されるように、図７（Ｈ），（Ｉ）の波形部分５１，５２と比べると、ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳ（Ｍ７）及びＶＧＳ（Ｍ８）のピーク値は低い値に抑えられていることが分かる。
【００４８】
上記したように、実施の形態１のブートストラップ型スイッチ回路１は、ダミートランジスタＭ４，Ｍ５を有し、ダミートランジスタＭ４は、ＭＯＳトランジスタＭ３とブートストラップ容量素子Ｃ３の一端（ノードｎ３）との間の信号伝達経路（短絡路）に接続され、ダミートランジスタＭ５は、ＭＯＳトランジスタＭ６とブートストラップ容量素子Ｃ３の他端（ノードｎ４）との間の信号伝達経路（短絡路）に接続されている。これらダミートランジスタＭ４，Ｍ５のゲート電極にＭＯＳトランジスタＭ３，Ｍ６のゲート電極に与える制御電圧とは逆位相の制御電圧を供給することにより、ＭＯＳトランジスタＭ３，Ｍ６で発生するクロックフィードスルーを補償することができる。したがって、ノードｎ３，ｎ４に接続されているＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧が耐圧レベルを超えることがないようにすることができる。
【００４９】
また、ブートストラップ型スイッチ回路１の動作開始前に、昇圧回路１３の容量素子Ｃ１，Ｃ２がプリチャージされるため、動作開始時に容量素子Ｃ１をチャージアップする必要がなく、ＭＯＳトランジスタＭ１のゲート−ソース間電圧が耐圧レベルを超えることがないようにすることができる。
【００５０】
このようなブートストラップ型スイッチ回路１をＡ／Ｄ変換器やサンプルホールド回路などの集積回路に組み込むことにより、低電源電圧や温度変化に対しても安定して動作し得る集積回路を提供することができる。たとえば、図８は、ブートストラップ型スイッチ回路１が組み込まれた集積回路７の一例を示す概略図である。集積回路７は、オペアンプ６４及び容量素子Ｃ１０〜Ｃ１３を有し、さらに、ブートストラップ型スイッチ回路１と同じ構造を有するブートストラップ型スイッチ回路１Ａ〜１Ｈを有している。
【００５１】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図２に示すように、ブートストラップ型スイッチ回路１では、ブートストラップ回路１０は、スイッチ回路２０の入力端子と制御端子（ゲート電極）とに接続されているが、スイッチ回路２０の出力端子に接続されていないため、入力側と出力側との間にアンバランスな負荷を与えている。たとえば、図８を参照すると、ブートストラップ型スイッチ回路１Ｈにおいて、ブートストラップ回路１０は、オペアンプ６４の一方の出力端子に接続されているが、他方の出力端子とは接続されていない。また、ブートストラップ型スイッチ回路１Ｅにおいては、ブートストラップ回路１０は、容量素子Ｃ１２に接続されているが、容量素子Ｃ１１には接続されていない。このような負荷のアンバランスは、集積回路７の性能に影響を与える可能性がある。
【００５２】
図９は、負荷のアンバランスを解消する実施の形態２のブートストラップ型スイッチ回路２の概略構成を示す図である。このブートストラップ型スイッチ回路２は、ブートストラップ回路１１、スイッチ回路２０及び制御部３０を有する。ブートストラップ回路１１の構成は、ＭＯＳトランジスタＭ０のドレイン電極に接続されたＭＯＳトランジスタＭ１１ｂを除いて、図２のブートストラップ回路１０の構成と同じである。図９に示されるように、ブートストラップ回路１１は、スイッチ回路２０の入力端子と制御端子（ゲート電極）と出力端子とに接続されているため、入力側と出力側との間の負荷のアンバランスを解消することができる。
【００５３】
図１０は、実施の形態２のブートストラップ型スイッチ回路２が組み込まれた集積回路８の一例を示す概略図である。集積回路８は、オペアンプ６４及び容量素子Ｃ１０〜Ｃ１３を有し、さらに、ブートストラップ型スイッチ回路１Ａ〜１Ｄ，１Ｆ，１Ｇと、ブートストラップ型スイッチ回路２と同じ構造を有するブートストラップ型スイッチ回路２Ａ，２Ｂとを有している。
【００５４】
なお、ＭＯＳトランジスタＭ１１ｂの接続形態は、図９に示したものに限定されない。たとえば、図１１に示すように、ＭＯＳトランジスタＭ１１ｂの被制御電極の一方が接続されないブートストラップ回路１１Ｍを有するブートストラップ型スイッチ回路３を採用することもできる。
【００５５】
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な実施の形態を採用することもできる。たとえば、上記ブートストラップ回路１０は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタＭ１〜Ｍ１４を用いて構成されているが、これに限定されるものではない。たとえば、ＭＯＳ構造を有する電界効果トランジスタＭ１〜Ｍ１４に代えて、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する電界効果トランジスタを使用してもよい。
【符号の説明】
【００５６】
１，２，３  ブートストラップ型スイッチ回路、  １０，１０Ｍ，１１  ブートストラップ回路、  ２０  スイッチ回路、  Ｍ１〜Ｍ１４，Ｍ１１ｂ  ＭＯＳ電界効果トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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