(57)【要約】【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ＋型半導体領域１３、ｎ＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ２層（１６ｂ）を形成する。【選択図】図１３
2011159982.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第１の領域および第２の領域に分割する工程；
（ｂ）前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第１の絶縁膜を形成する工程；
（ｃ）前記素子分離溝外の前記第１の絶縁膜を、化学機械研磨により除去することにより、前記第１の主面を平坦化する工程；
（ｄ）前記第１の領域および前記第２の領域上に、それぞれｎ型ゲートおよびｐ型ゲートとなるべき二つのゲート電極を形成する工程、
ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する；
（ｅ）前記第１の領域にｎ型のソース・ドレイン領域を形成する工程、
ここで、前記ｎ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｎ型のゲート電極とともに、第１の絶縁ゲート型ＦＥＴを構成する；
（ｆ）前記第２の領域にｐ型のソース・ドレイン領域を形成する工程、
ここで、前記ｐ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｐ型のゲート電極とともに、第２の絶縁ゲート型ＦＥＴを構成する；
（ｇ）前記ｎ型およびｐ型のソース・ドレイン領域上の前記シリコン部材表面上、および、それぞれ前記ｎ型およびｐ型のソース・ドレイン領域からサイドウォールによって分離された前記ｎ型およびｐ型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、
ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも９９．９９９重量％以上の純度を持ち、鉄およびニッケルの含有率は、１０重量ｐｐｍ以下である；
（ｈ）前記コバルト膜の表面に、酸化防止膜を形成する工程；
（ｉ）前記コバルト膜が形成された前記第１の主面に対して、第１の温度で、第１のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・モノシリサイド膜を形成する工程、
ここで、前記第１の温度は、摂氏４７５度から５２５度である；
（ｊ）ウエット（湿式）エッチングにより、前記ｎ型およびｐ型のソース・ドレイン領域上面、および前記ｎ型およびｐ型ゲート電極上面の前記（ｈ）工程で反応しなかった前記コバルト膜を除去する工程；
（ｋ）前記工程（ｉ）の後、前記第１の主面に対して、前記第１の温度よりも高い摂氏６５０度から８００度で、第２のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・ジシリサイド膜を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、スパッタリング法によって成膜したＣｏ（コバルト）膜を使用したサリサイド(Salicide; self aligned silicide)プロセスに適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、Ｓｉ（シリコン）基板上に形成される半導体集積回路の電極、配線材料には、主として多結晶シリコンやＡｌ（アルミニウム）が使用されてきた。しかし、近年の半導体素子の微細化に伴い、新たな電極、配線材料として、Ｓｉよりも低抵抗で、Ａｌよりもエレクトロマイグレーション耐性が高い特長を備えたＷ（タングステン）、Ｔｉ（チタン）、コバルトなどの高融点金属やそれらのシリサイド化合物の導入が進められている。
【０００３】
これらの電極、配線用高融点金属（シリサイド）膜は、高融点金属（シリサイド）の粉末を焼結して作製したターゲットをアルゴン中でスパッタすることによって、半導体ウエハ上に成膜される。
【０００４】
特許文献１（特開平６−１９２９７４号公報）、特許文献２（特開平６−１９２９７９号公報）および特許文献３（特開平７−３４８６号公報）は、不純物、特にＮｉ（ニッケル）とＦｅ（鉄）の含有量を低減した純度９９．９９９％（５Ｎ）以上の高純度Ｃｏを電解精製法により製造する技術を開示している。これらの高純度Ｃｏは、半導体デバイスの電極、配線（電極、ゲート、配線、素子、保護膜）に使用されるＣｏ膜を成膜するためのＣｏターゲットの製造に適用される。
【０００５】
特許文献４（特開平５−１３７０号公報）は、電極、配線の断線や短絡などを引き起こす原因となるパーティクルの発生を抑制できるスパッタリング用高融点金属シリサイドターゲットの製造方法を開示している。高融点金属としては、Ｗ、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ、Ｃｏ、Ｃｒ（クロム）が例示されている。
【０００６】
高融点金属シリサイド膜は、上記のような高融点金属シリサイドのターゲットを使用して形成するほか、高融点金属膜とシリコンとを反応させることによって形成することも可能である。
【０００７】
特許文献５（特開平７−３２１０６９号公報）は、Ｃｏなどの強磁性体材料２０ａｔｏｍ％と、Ｔｉなどの常磁性体材料８０ａｔｏｍ％とで構成される複合金属ターゲットを用いたマグネトロン・スパッタリング法により、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を形成した半導体基板全面にＣｏ−Ｔｉ膜を形成し、熱処理によって多結晶シリコンゲート上およびソース、ドレイン上にＣｏシリサイド−Ｔｉシリサイド混合層を形成した後、上記混合層の未反応部分をエッチングで除去し、次いで再度熱処理を行って混合層を低抵抗化する、いわゆるサリサイドプロセスを開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−１９２９７４号公報
【特許文献２】特開平６−１９２９７９号公報
【特許文献３】特開平７−３４８６号公報
【特許文献４】特開平５−１３７０号公報
【特許文献５】特開平７−３２１０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、０．２５μｍ以下といったディープ・サブミクロンの設計ルールで製造される微細なＭＯＳＦＥＴを使った大規模半導体デバイスの高速化、高性能化、低消費電力化を推進しようとする場合には、配線遅延の低減対策と並んでＭＯＳＦＥＴ単体の高速化対策が不可欠である。これは、ＭＯＳＦＥＴを微細化していくとソース、ドレインの抵抗が増大し、これがトランジスタの高速動作を阻害する大きな要因となるからである。特に、２Ｖ以下の低電圧でトランジスタを駆動する低消費電力デバイスの場合は、ＭＯＳＦＥＴ単体の高速化対策が重要な課題となる。
【００１０】
また、ＭＯＳＦＥＴを２Ｖ以下の低電圧で駆動させる場合には、従来のｐチャネル型ＭＯＳＦＥＴのように、ゲート電極をｎ型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧（Ｖｔｈ）を制御することが困難になるため、その対策も必要となる。
【００１１】
また、ＭＯＳＦＥＴを２Ｖ以下の低電圧で駆動させる場合には、従来のｐチャネル型ＭＯＳＦＥＴのように、ゲート電極をｎ型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧（Ｖｔｈ）を制御することが困難になるため、その対策も必要となる。
【００１２】
本発明者らは、ＭＯＳＦＥＴの高速化対策として、多結晶シリコンゲート上およびソース、ドレイン上に低抵抗の高融点金属シリサイド層を形成するサリサイドプロセスの導入を検討した。高融点金属材料としては、１５μΩｃｍ程度の低抵抗シリサイドが得られるＣｏを選択した。一方、ＭＯＳＦＥＴのしきい値電圧制御対策として、ｐチャネル型ＭＯＳＦＥＴのゲート電極をｐ型多結晶シリコンで構成して表面チャネル型とし、ｎチャネル型ＭＯＳＦＥＴのゲート電極をｎ型多結晶シリコンで構成して表面チャネル型とするデュアルゲートＣＭＯＳ構造の導入を検討した。このデュアルゲートＣＭＯＳ構造を導入する場合には、ｐ型多結晶シリコンゲートとｎ型多結晶シリコンゲートとの接続方法が問題となるが、多結晶シリコンゲート上にシリサイド層を形成する上記サリサイドプロセスと組み合わせることでこの問題は解決できる。
【００１３】
ＭＯＳＦＥＴの多結晶シリコンゲート上およびソース、ドレイン上にＣｏシリサイド層を形成するプロセスは、以下の通りである。
【００１４】
まず、ＭＯＳＦＥＴを形成した半導体基板上に、Ｃｏターゲットを用いたスパッタリング法でＣｏ膜を堆積した後、熱処理によってＣｏとＳｉとを反応させ、ゲート、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成する（第１熱処理）。このとき得られるＣｏシリサイドは、５０〜６０μΩｃｍと比較的高抵抗のモノシリサイド（ＣｏＳｉ）である。次に、未反応のＣｏ膜をウェットエッチングで除去した後、もう一度基板を熱処理して上記モノシリサイドを低抵抗のジシリサイド（ＣｏＳｉ２）に相転移させる（第２熱処理）。
【００１５】
ところが、本発明者が純度９９．９％のＣｏターゲットを使って成膜したＣｏ膜に第１の熱処理を施したところ、得られたＣｏモノシリサイド（ＣｏＳｉ）層の膜厚は、熱処理の温度変化に対して高い依存性を示した。具体的には、熱処理温度が高いほど膜厚が厚く、低いほど薄くなるといった現象が見られ、膜厚を安定に制御することが困難であった。このような膜厚のばらつきが生じる主な原因は、Ｃｏターゲット中に含まれるＦｅやＮｉなどの不純物遷移金属の一部がシリサイド化するためと考えられる。
【００１６】
上記の検討結果から、低抵抗のＣｏシリサイド層を得るためには、第１熱処理温度を高く設定してモノシリサイド層の膜厚を十分に確保する必要がある。しかし、モノシリサイド層の膜厚を厚くすると、ソース、ドレインのｐｎ接合が０．３μｍよりも浅くなる０．２５μｍＭＯＳデバイスでは、接合リーク電流が増大してしまう。この接合リーク電流の増大は、基板中に侵入したＣｏとＳｉとの反応によって生じた過剰な格子間Ｓｉが集合、成長することによって生じると考えられる。
【００１７】
また、第１熱処理温度を高くすると、ソース、ドレインの端部において不所望なシリサイド化反応が起こり易くなるために、シリサイド層がフィールド絶縁膜上やゲート側壁絶縁膜上に延びる、いわゆる「はい上がり」が生じる結果、微細なＭＯＳＦＥＴでは、ソース、ドレインとゲート間や、隣り合ったＭＯＳＦＥＴのソース、ドレイン同士で短絡が発生する。特に、デュアルゲートＣＭＯＳに適用した場合には、ｐチャネル型ＭＯＳＦＥＴのゲート電極を構成するｐ型多結晶シリコン中の不純物であるＢ（ホウ素）がゲート酸化膜中に拡散し易くなるために、トランジスタの電気特性が変動するという問題も生じる。
【００１８】
他方、接合リーク電流の増大を回避するために第１熱処理温度を低めに設定してモノシリサイド層の膜厚を薄くした場合は、シリサイド層の抵抗が増大してしまう。また、熱処理温度が低いとシリサイド化反応の進行も遅くなるので、シリサイド層の抵抗が一層増大する。さらに、Ｃｏシリサイド層の膜厚が薄くなるとその耐熱性が低下するために、ＭＯＳＦＥＴ形成後の熱処理工程（例えばＮａ（ナトリウム）などの金属をゲッタリングするためにＰ（リン）をドープした酸化シリコン膜をＭＯＳＦＥＴの上部に堆積し、次いでこの酸化シリコン膜を高温でシンタリングする工程）でＣｏシリサイドの結晶粒が凝集する現象（アグロメレーション）が起こって抵抗が異常に増大する虞れがある。
【００１９】
本発明の目的は、低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）ウエハの第１の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第１の領域および第２の領域に分割する工程；
（ｂ）前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第１の絶縁膜を形成する工程；
（ｃ）前記素子分離溝外の前記第１の絶縁膜を、化学機械研磨により除去することにより、前記第１の主面を平坦化する工程；
（ｄ）前記第１の領域および前記第２の領域上に、それぞれｎ型ゲートおよびｐ型ゲートとなるべき二つのゲート電極を形成する工程、
ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する；
（ｅ）前記第１の領域にｎ型のソース・ドレイン領域を形成する工程、
ここで、前記ｎ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｎ型のゲート電極とともに、第１の絶縁ゲート型ＦＥＴを構成する；
（ｆ）前記第２の領域にｐ型のソース・ドレイン領域を形成する工程、
ここで、前記ｐ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｐ型のゲート電極とともに、第２の絶縁ゲート型ＦＥＴを構成する；
（ｇ）前記ｎ型およびｐ型のソース・ドレイン領域上の前記シリコン部材表面上、および、それぞれ前記ｎ型およびｐ型のソース・ドレイン領域からサイドウォールによって分離された前記ｎ型およびｐ型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、
ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも９９．９９９重量％以上の純度を持ち、鉄およびニッケルの含有率は、１０重量ｐｐｍ以下である；
（ｈ）前記コバルト膜の表面に、酸化防止膜を形成する工程；
（ｉ）前記コバルト膜が形成された前記第１の主面に対して、第１の温度で、第１のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・モノシリサイド膜を形成する工程、
ここで、前記第１の温度は、摂氏４７５度から５２５度である；
（ｊ）ウエット（湿式）エッチングにより、前記ｎ型およびｐ型のソース・ドレイン領域上面、および前記ｎ型およびｐ型ゲート電極上面の前記（ｈ）工程で反応しなかった前記コバルト膜を除去する工程；
（ｋ）前記工程（ｉ）の後、前記第１の主面に対して、前記第１の温度よりも高い摂氏６５０度から８００度で、第２のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・ジシリサイド膜を形成する工程。
【００２３】
また、本発明による半導体集積回路装置の製造方法は、ＣｏとＳｉとの反応によってシリコンの表面にＣｏＳｉ２層を形成するに際し、少なくとも第１熱処理温度依存性が小さく、膜厚制御性が向上したＣｏＳｉ層が得られる高純度Ｃｏターゲットを用いてＣｏ膜を堆積することにより、ＣｏＳｉ２層のシート抵抗を１０Ω／□以下とするものである。
【００２４】
本発明で使用する高純度Ｃｏターゲットは、少なくともＣｏ純度が９９．９９％以上で、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下、あるいはＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。より好ましくは、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下のもの、さらに好ましくはＣｏ純度が９９．９９９％のものを使用する。
【００２５】
本発明において「ウエハ」とは、主にその表面領域に半導体集積回路装置を作り込む少なくとも一定の工程の後には、少なくとも一部が単一のまたは複数の単結晶領域（ここでは主にシリコン）からなる板状物をいう。また、本発明において「半導体集積回路装置」とは、通常の単結晶ウエハ上に作られたものの他、ＴＦＴ液晶などのような他の基板上に作られたものも含むものとする。
【００２６】
その他、本願に記載された発明の概要を項分けして説明すれば以下の通りである。
【００２７】
（１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ウエハの主面にＭＯＳＦＥＴを形成する工程、
（ｂ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ウエハの主面上の少なくとも前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの上部を含む領域にＣｏ膜を堆積する工程、
（ｃ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成する工程、
（ｄ）前記Ｃｏ膜の未反応部分を除去した後、前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。
【００２８】
（２）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下である。
【００２９】
（３）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。
【００３０】
（４）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下である。
【００３１】
（５）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９９％である。
【００３２】
（６）本発明の半導体集積回路装置の製造方法は、前記第１の熱処理の温度が４７５℃〜５２５℃である。
【００３３】
（７）本発明の半導体集積回路装置の製造方法は、前記第２の熱処理の温度が６５０℃〜８００℃である。
【００３４】
（８）本発明の半導体集積回路装置の製造方法は、前記Ｃｏ膜の膜厚が１８〜６０ｎｍである。
【００３５】
（９）本発明の半導体集積回路装置の製造方法は、前記第２の熱処理を施した後の前記Ｃｏシリサイド層のシート抵抗が１０Ω／□以下である。
【００３６】
（１０）本発明の半導体集積回路装置の製造方法は、前記ソース、ドレインの接合深さが０．３μｍ以下である。
【００３７】
（１１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ゲート絶縁膜を形成したウエハの主面上に多結晶シリコン膜および第１絶縁膜を堆積した後、前記第１絶縁膜および前記多結晶シリコン膜をパターニングすることにより、前記ウエハの第１領域に第１ゲート電極パターンを形成し、第２領域に第２ゲート電極パターンを形成する工程、
（ｂ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして、前記第１ゲート電極パターンの両側の前記ウエハに低不純物濃度の第１導電型半導体領域を形成し、前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして、前記第２ゲート電極パターンの両側の前記ウエハに低不純物濃度の第２導電型半導体領域を形成する工程、
（ｃ）前記ウエハの主面上に堆積した第２絶縁膜をパターニングして、前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に、前記第１および第２ゲート電極パターンのそれぞれの前記第１絶縁膜を除去することにより、前記多結晶シリコン膜の表面を露出させる工程、
（ｄ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして、前記第１ゲート電極パターンの前記多結晶シリコン膜で第１導電型の第１ゲート電極を形成すると共に、前記第１ゲート電極の両側の前記ウエハに高不純物濃度の第１導電型半導体領域を形成し、前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして、前記第２ゲート電極パターンの前記多結晶シリコン膜で第２導電型の第２ゲート電極を形成すると共に、前記第２ゲート電極の両側の前記ウエハに高不純物濃度の第２導電型半導体領域を形成する工程、
（ｅ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ウエハの主面上にＣｏ膜を堆積する工程、
（ｆ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記第１および第２ゲート電極の表面と、前記高不純物濃度の第１および第２導電型半導体領域の表面とにＣｏシリサイド層を形成する工程、
（ｇ）前記Ｃｏ膜の未反応部分を除去した後、前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。
【００３８】
（１２）本発明の半導体集積回路装置の製造方法は、前記ＭＯＳＦＥＴの動作電源電圧は、２Ｖ以下である。
【００３９】
（１３）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下である。
【００４０】
（１４）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。
【００４１】
（１５）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下である。
【００４２】
（１６）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９９％である。
【００４３】
（１７）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ウエハの主面にＭＯＳＦＥＴを形成した後、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面を露出させる工程、
（ｂ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面を含む前記ウエハの主面上にＣｏ膜を堆積する工程、
（ｃ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面に、主としてＣｏモノシリサイドからなるＣｏシリサイド層を形成する工程、
（ｄ）前記Ｃｏ膜の未反応部分を除去した後、第２の熱処理を施して前記Ｃｏシリサイド層を主としてＣｏジシリサイドからなるＣｏシリサイド層に相転移させる工程、
（ｅ）前記ＭＯＳＦＥＴの上部に金属不純物をゲッタリングするための不純物ををドープした酸化シリコン膜を堆積した後、前記酸化シリコン膜に第３の熱処理を施す工程。
【００４４】
（１８）本発明の半導体集積回路装置の製造方法は、前記不純物をドープした酸化シリコン膜がＰＳＧ膜である。
【００４５】
（１９）本発明の半導体集積回路装置の製造方法は、前記第３の熱処理の温度が７００℃〜８００℃である。
【発明の効果】
【００４６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００４７】
Ｃｏシリサイド層の膜厚制御性が向上し、低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層が得られる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】不純物を活性化するための７５０℃、３０分の熱処理とこの不純物により形成されるソース、ドレインのリーク電流の関係を示すグラフである。
【図９】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】Ｃｏ膜の堆積に用いるスパッタリング装置のチャンバの概略図である。
【図１１】Ｃｏターゲットの斜視図である。
【図１２】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】ゲート電極、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成したｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴの拡大図である。
【図１５】Ｃｏシリサイド層のシート抵抗と第１の熱処理温度との関係を示すグラフである。
【図１６】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【発明を実施するための形態】
【００４９】
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００５０】
本実施の形態は、設計ルールが０．２５μｍで動作電源電圧が２ＶのデュアルゲートＣＭＯＳプロセスに適用したものであるが、本発明がこの実施の形態によって限定されるものでないことは勿論である。
【００５１】
デュアルゲート構造のＣＭＯＳＦＥＴを形成するには、まず図１に示すように、比抵抗が１０Ωｃｍ程度のｐ−型単結晶シリコンからなる半導体基板１の表面を熱酸化して膜厚１０ｎｍの酸化シリコン膜２を形成した後、この酸化シリコン膜２上にＣＶＤ法で膜厚１００ｎｍの窒化シリコン膜３を堆積する。次に、フォトレジストをマスクにしたドライエッチングで窒化シリコン膜３をパターニングして、素子分離領域の窒化シリコン膜３を除去する。
【００５２】
次に、図２に示すように、上記窒化シリコン膜３をマスクにして酸化シリコン膜２と半導体基板１とをエッチングすることにより、素子分離領域の半導体基板１に深さ３５０ｎｍの溝４ａを形成する。
【００５３】
次に、図３に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜５を堆積した後、ＣＭＰ法でその表面を平坦化して溝４ａの内部に酸化シリコン膜５を残すことにより、素子分離溝４を形成する。続いて、１０００℃の熱処理を施して素子分離溝４の内部の酸化シリコン膜５をデンシファイした後、熱リン酸を用いたウェットエッチングで窒化シリコン膜３を除去する。
【００５４】
次に、図４に示すように、半導体基板１にｎ型ウエル６ｎおよびｐ型ウエル６ｐを形成する。まず、ｐチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｎ型ウエルを形成するための不純物をイオン打ち込みし、さらにｐチャネル型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みする。ｎ型ウエル形成用の不純物は、例えばＰ（リン）を使用し、エネルギー＝３６０ｋｅＶ、ドーズ量＝１．５×１０１３／ｃｍ２でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばＰを使用し、エネルギー＝４０ｋｅＶ、ドーズ量＝２×１０１２／ｃｍ２でイオン打ち込みする。次に、上記フォトレジストを除去した後、ｎチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｐ型ウエルを形成するための不純物をイオン打ち込みし、さらにｎチャネル型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みする。ｐ型ウエル形成用の不純物は、例えばＢ（ホウ素）を使用し、エネルギー＝２００ｋｅＶ、ドーズ量＝１．０×１０１３／ｃｍ２でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばフッ化ホウ素（ＢＦ２）を使用し、エネルギー＝４０ｋｅＶ、ドーズ量＝２×１０１２／ｃｍ２でイオン打ち込みする。その後、半導体基板１を９５０℃で１分間熱処理して上記不純物を活性化することにより、ｎ型ウエル６ｎおよびｐ型ウエル６ｐを形成する。
【００５５】
次に、図５に示すように、半導体基板１を熱酸化してｎ型ウエル６ｎ、ｐ型ウエル６ｐのそれぞれの活性領域の表面に膜厚４ｎｍのゲート酸化膜７を形成した後、半導体基板１上にＣＶＤ法で膜厚２５０ｎｍの多結晶シリコン膜８を堆積し、さらに、この多結晶シリコン膜８上にＣＶＤ法で酸化シリコン膜９を堆積する。この多結晶シリコン膜８にはｎ型不純物もｐ型不純物もドープしない。
【００５６】
次に、図６に示すように、フォトレジストをマスクにして酸化シリコン膜９および多結晶シリコン膜８をエッチングすることにより、ｐ型ウエル６ｐ上にｎチャネル型ＭＯＳＦＥＴのゲート電極８ｎを形成し、ｎ型ウエル上にｐチャネル型ＭＯＳＦＥＴのゲート電極８ｐを形成する。ゲート電極８ｎおよびゲート電極８ｐは、ゲート長＝０．２５μｍで形成する。
【００５７】
次に、フォトレジストおよびゲート電極８ｐをマスクにしてｎ型ウエル６ｎにｐ型不純物（ＢＦ２）をエネルギー＝２０ｋｅＶ、ドーズ量＝７．０×１０１３／ｃｍ２でイオン打ち込みした後、フォトレジストおよびゲート電極８ｎをマスクにしてｐ型ウエル６ｐにエネルギー＝２０ｋｅＶ、ドーズ量＝３．０×１０１４／ｃｍ２でｎ型不純物（ヒ素（Ａｓ））をイオン打ち込みする。続いて、半導体基板１を１０００℃、１０秒間熱処理して上記不純物を活性化することにより、ゲート電極８ｐの両側のｎ型ウエル６ｎにｐ−型半導体領域１０を形成し、ゲート電極８ｎの両側のｐ型ウエル６ｐにｎ−型半導体領域１１を形成する。
【００５８】
次に、図７に示すように、ゲート電極８ｎ、８ｐの側壁にゲート長方向の膜厚が０．１μｍのサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜を反応性イオンエッチング法で異方的にエッチングして形成する。このエッチングを行うとき、ゲート電極８ｎ、８ｐの上部の酸化シリコン膜９も同時にエッチングしてゲート電極８ｎ、８ｐの表面を露出させる。
【００５９】
次に、フォトレジストをマスクにしてｎ型ウエル６ｎおよびゲート電極７ｐにｐ型不純物（Ｂ）をエネルギー＝２０ｋｅＶ、ドーズ量＝１．０×１０１４／ｃｍ２でイオン打ち込みした後、再度ｐ型不純物（Ｂ）をエネルギー＝５ｋｅＶ、ドーズ量＝２．０×１０１５／ｃｍ２でイオン打ち込みする。次に、フォトレジストをマスクにしてｐ型ウエル６ｐおよびゲート電極８ｎにｎ型不純物（Ｐ）をエネルギー＝４０ｋｅＶ、ドーズ量＝２．０×１０１４／ｃｍ２でイオン打ち込みした後、ｎ型不純物（Ａｓ）をエネルギー＝６０ｋｅＶ、ドーズ量＝３．０×１０１５／ｃｍ２でイオン打ち込みする。続いて、半導体基板１を１０００℃、１０秒間熱処理して上記不純物を活性化することにより、ｎ型ウエル６ｎにｐ＋型半導体領域（ソース、ドレイン）１３を形成すると共にゲート電極８ｐの導電型をｐ型にする。また、ｐ型ウエル６ｐにｎ＋型半導体領域（ソース、ドレイン）１４を形成すると共にゲート電極８ｎの導電型をｎ型にする。ｐ＋型半導体領域１３およびｎ＋型半導体領域１４は、それぞれ０．２〜０．１μｍの接合深さで形成する。
【００６０】
なお、上記ｎ型不純物およびｐ型不純物を活性化するための熱処理（１０００℃、１０秒）に先だって、半導体基板１を７５０℃、３０分間熱処理することにより、図８に示すように、ｎ＋型半導体領域１４の（ｎ＋／ｐ）接合リークを低減することができる。これは、イオン打ち込みの際に半導体基板１に導入された点欠陥がこの熱処理で回復するためである。この場合、ｐ＋型半導体領域１３も同様の効果が期待できるが、ｐ＋型半導体領域１３の不純物（Ｂ）は拡散速度が大きいため、この程度の温度の熱処理でもある程度拡散してしまう。それを防ぐために、まずｎ＋型半導体領域１４を形成するためのイオン打ち込みを行った直後に７５０℃、３０分の熱処理を行い、次に、ｐ＋型半導体領域１３を形成するためのイオン打ち込みを行った後に１０００℃、１０秒の熱処理を行ってもよい。
【００６１】
次に、ｐ＋型半導体領域１３、ｎ＋型半導体領域１４のそれぞれの表面のゲート酸化膜７をフッ酸（ＨＦ）を用いたウェットエッチングで除去した後、図９に示すように、Ｃｏターゲットを用いたスパッタリング法で半導体基板１上に膜厚１５ｎｍのＣｏ膜１６を堆積し、さらにＣｏ膜１６上に膜厚１０〜１５ｎｍの酸化防止膜１７を堆積する。酸化防止膜１７は、例えばスパッタリング法で堆積したＴｉＮ膜を使用する。Ｃｏ膜１６の膜厚は、１８〜６０ｎｍの範囲とすることが好ましい。膜厚が１８ｎｍ以下ではＣｏシリサイド層のシート抵抗を１０Ω／□以下に低減することが困難になり、６０ｎｍ以上ではソース、ドレインの接合リーク電流が大きくなる。
【００６２】
図１０は、上記Ｃｏ膜１６の堆積に用いるスパッタリング装置のチャンバの概略図である。このチャンバ１００は、その内部が真空排気されるようになっており、成膜時にはＡｒガスが導入されて圧力が数ｍＴｏｒｒ程度に維持される。半導体基板１（ウエハ）を載置するホルダ１０１の上方には、スパッタ電極１０２に保持されたＣｏターゲット１０３が半導体基板１に対向して配置されており、このＣｏターゲット１０３に接続されたスパッタ電源１０４が作動して定常放電が開始されると、Ｃｏターゲット１０３に印加された負の高電圧によって、Ｃｏターゲット１０３と半導体基板１との隙間にプラズマ１０５が形成される。そして、このプラズマ１０５からＣｏターゲット１０３に向かって加速されたＡｒイオンがＣｏターゲット１０３の表面を衝撃すると、ターゲット構成材料（Ｃｏ）が分子（原子）レベルで飛散して半導体基板１の表面にＣｏ膜１６が堆積する。
【００６３】
図１１は、上記Ｃｏターゲット１０３の斜視図である。本実施の形態で使用するＣｏターゲット１０３は、少なくともＣｏ純度が９９．９９％以上で、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下、あるいはＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。より好ましくは、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下のもの、さらに好ましくはＣｏ純度が９９．９９９％のものを使用する。このような高純度のＣｏターゲット１０３は、電解法などを用いて上記のＣｏ純度が得られるまで精製した原料Ｃｏ粉末をホットプレスにより焼結体とし、これを例えば円盤状に機械加工することにより製造する。
【００６４】
次に、図１２に示すように、ＣｏとＳｉとを反応させるための第１の熱処理を行うことにより、ｐ＋型半導体領域１３、ｎ＋型半導体領域１４、ゲート電極８ｎ、８Ｐのそれぞれの表面にＣｏＳｉ層１６ａを形成する。第１の熱処理は、ＲＴＡ(Rapid Thermal Anneal)装置を用い、窒素雰囲気中、基板温度を５２５℃以下に設定して３０秒程度行う。ただし、熱処理温度が低すぎるとシリサイド化反応の進行が阻害されるため、基板温度は少なくとも４７５℃以上に設定することが好ましい。
【００６５】
次に、ＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液、続いてＨＣｌ＋Ｈ２Ｏ２水溶液を用いたウェットエッチングによって、酸化防止膜１７および未反応のＣｏ膜１６を除去した後、図１３に示すように、第２の熱処理を行うことにより、ＣｏＳｉ層１６ａをＣｏＳｉ２層１６ｂに相転移させる。第２の熱処理は、ＲＴＡ装置を用い、窒素雰囲気中、基板温度を６５０〜８００℃に設定して１分程度行う。
【００６６】
図１４は、ゲート電極、ソースおよびドレインのそれぞれの表面にＣｏＳｉ２層１６ｂを形成したｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴの拡大図、図１５は、ＣｏＳｉ２層１６ｂのシート抵抗と第１の熱処理温度との関係を示すグラフである。Ｃｏターゲットは、Ｃｏ純度が９９．９９８％の高純度品（ターゲットＢ）と、９９．９％の低純度品（ターゲットＡ）とを使用した。ターゲットＡ、Ｂに含まれる不純物種とその含有量を表１に示す。
【００６７】
【表１】
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【００６８】
図示のように、純度９９．９９８％の高純度ターゲットＢから得られたＣｏＳｉ２層１６ｂは、ＣｏＳｉ層１６ａの第１熱処理温度依存性が小さく、５００〜６００℃の温度範囲でほぼ均一になるために、この温度範囲全域で約４Ω／□前後の低いシート抵抗が得られた。
【００６９】
これにより、第１熱処理温度を低く設定してもシート抵抗の低いＣｏＳｉ２層１６ｂが得られた。また、熱処理温度の低温化によってシリサイド化反応の速度が小さくなり、熱処理時間による膜厚制御性が向上するために、ＣｏＳｉ２層１６ｂの膜厚を接合リーク電流が増加しない範囲に設定することが容易になった。さらに、熱処理温度の低温化によって、ＣｏＳｉ２層１６ｂのはい上がりを防止することができた。
【００７０】
他方、純度９９．９％のターゲットＡから得られたＣｏＳｉ２層は、熱処理温度が低いときにはＣｏ膜の膜厚が薄くなるためにシート抵抗が著しく増大した。また、高純度ターゲットＢから得られたＣｏＳｉ２層と同等のシート抵抗を得るためには、第１熱処理温度を６００℃まで高くしなければならなかった。
【００７１】
このように、スパッタリング法で堆積したＣｏ膜をシリサイド化して、ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面にＣｏＳｉ２層を形成するに際し、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いる本実施の形態によれば、低抵抗で接合リーク電流の少ないＣｏシリサイド層（ＣｏＳｉ２層１６ｂ）が得られるので、ゲート長が０．２５μｍの微細なＣＭＯＳＦＥＴを使ったデバイスの高速化、高性能化、低消費電力化を推進することができる。
【００７２】
次に、図１６に示すように、半導体基板１上に常圧ＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜１８を堆積し、さらにプラズマＣＶＤ法で膜厚３００〜５００ｎｍの酸化シリコン膜１９を堆積した後、化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ）法で酸化シリコン膜１９を研磨してその表面を平坦化する。続いて、モノシラン＋酸素＋フォスフィンをソースガスに用いたＣＶＤ法で酸化シリコン膜１９上に膜厚２００ｎｍのＰＳＧ膜２０を堆積した後、ＰＳＧ膜２０中の水分を除去するための熱処理（シンタリング）を７００〜８００℃の温度範囲で行う。本実施の形態では、ＣｏＳｉ２層１６ｂの膜厚を十分に確保することができるので、高温のシンタリングを行った場合でもＣｏＳｉ２層１６ｂの凝集が抑制され、ＣｏＳｉ２層１６ｂのシート抵抗の増大を防止できると共に、プロセスマージンを向上できる。
【００７３】
次に、図１７に示すように、フォトレジストをマスクにしてＰＳＧ膜２０、酸化シリコン膜１９、１８をエッチングすることにより、ｐ＋型半導体領域１３およびｎ＋型半導体領域１４のそれぞれの上部に接続孔２１を形成した後、ＰＳＧ膜２０の上部に第１層配線２２を形成する。第１層配線２２を形成するには、ＰＳＧ膜２０の上部にＣＶＤ法で第１のＴｉＮ膜を薄く堆積し、その上部にＷ膜を厚く堆積した後、Ｗ膜をエッチバックして接続孔２１の内部に残す。続いて、第１のＴｉＮ膜上にスパッタリング法でＡｌ膜および第２のＴｉＮ膜を堆積した後、フォトレジストをマスクにして第２のＴｉＮ膜、Ａｌ膜および第１のＴｉＮ膜をパターニングする。
【００７４】
次に、図１８に示すように、第１層配線２２の上部に第１層間絶縁膜２３を形成し、化学的機械研磨法でその表面を平坦化した後、第１層間絶縁膜２３に接続孔２４を形成する。続いて、第１層間絶縁膜２３の上部に第２層配線２５を形成することにより、第２層配線２５と第１層配線２２とを電気的に接続する。第１層間絶縁膜２３は、プラズマＣＶＤ法で堆積した酸化シリコン膜で構成し、第２層配線２５は、第１層配線２２と同じ材料で構成する。
【００７５】
次に、図１９に示すように、上記と同様にして第２層配線２５の上部に第２層間絶縁膜２６を形成し、表面の平坦化および接続孔２７の形成を行った後、第２層間絶縁膜２６の上部に第３層配線２８を形成する。
【００７６】
その後、図２０に示すように、第３層配線２５の上部に第３層間絶縁膜２９を形成し、表面の平坦化および接続孔３０の形成を行った後、第３層間絶縁膜２９の上部に第４層配線３１を形成し、さらに第４層配線３１の上部に第４層間絶縁膜３２を形成し、表面の平坦化および接続孔３３の形成を行った後、第４層間絶縁膜３２の上部に第５層配線３４を形成することにより、本実施の形態の半導体集積回路装置がほぼ完成する。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
高純度Ｃｏターゲットを使用する本発明の製造方法は、例えばＭＯＳＦＥＴのソース、ドレインの表面のみをＣｏシリサイド化する場合にも適用することができる。
【産業上の利用可能性】
【００７９】
本発明の半導体集積回路装置の製造方法は、Ｃｏターゲットを用いたサリサイドプロセスに適用して好適なものである。
【符号の説明】
【００８０】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離溝
４ａ  溝
５  酸化シリコン膜
６ｎ  ｎ型ウエル
６ｐ  ｐ型ウエル
７  ゲート酸化膜
８  多結晶シリコン膜
８ｎ、８ｐ  ゲート電極
９  酸化シリコン膜
１０  ｐ−型半導体領域
１１  ｎ−型半導体領域
１２  サイドウォールスペーサ
１３  ｐ＋型半導体領域（ソース、ドレイン）
１４  ｎ＋型半導体領域（ソース、ドレイン）
１６  Ｃｏ膜
１６ａ  ＣｏＳｉ層
１６ｂ  ＣｏＳｉ２層
１７  酸化防止膜
１８、１９  酸化シリコン膜
２０  ＰＳＧ膜
２１  接続孔
２２  第１層配線
２３  第１層間絶縁膜
２４  接続孔
２５  第２層配線
２６  第２層間絶縁膜
２７  接続孔
２８  第３層配線
２９  第３層間絶縁膜
３０  接続孔
３１  第４層配線
３２  第４層間絶縁膜
３３  接続孔
３４  第５層配線
１０１  ホルダ
１０２  スパッタ電極
１０３  Ｃｏターゲット
１０４  スパッタ電源
１０５  プラズマ
【図１】
2011159982.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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