(57)【要約】      （修正有）【課題】高誘電率ゲート絶縁膜を備える半導体装置の閾値電圧を適切に制御すること。【解決手段】半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜２１１、２１２上に高誘電率ゲート絶縁膜２１３、２１３を形成することと、高誘電率ゲート絶縁膜２１３上にメタルゲート２１４、２１５を形成することと、を含む。【選択図】図１
2011159969.tif 000002
【特許請求の範囲】
【請求項１】
仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、
アニーリングによって前記仕事関数メタルを前記ベース絶縁膜中に拡散させることと、
ウェットエッチングによって前記ダミーメタルゲート層を除去することと、
前記仕事関数メタルが拡散した前記ベース絶縁膜上に高誘電率ゲート絶縁膜を形成することと、
前記高誘電率ゲート絶縁膜上にメタルゲートを形成することと、
を含む
半導体装置の形成方法。
【請求項２】
前記高誘電率ゲート絶縁膜はＨｆＳｉＯＮ層である
請求項１に記載の半導体装置の形成方法。
【請求項３】
ソース／ドレインアニーリングを行い、前記仕事関数メタルの分布のピークが前記高誘電率ゲート絶縁膜と前記ベース絶縁膜との間の界面となるように、前記仕事関数メタルを配置することを更に含む
請求項２に記載の半導体装置の形成方法。
【請求項４】
前記高誘電率ゲート絶縁膜は、前記界面に隣接する側に少しだけ前記仕事関数メタルが拡散したような前記仕事関数メタルの分布を有する
請求項３に記載の半導体装置の形成方法。
【請求項５】
前記高誘電率ゲート絶縁膜が形成されたとき、前記高誘電率ゲート絶縁膜は前記仕事関数メタルを実質的に含有していない
請求項１に記載の半導体装置の形成方法。
【請求項６】
第１領域と第２領域を有する半導体基板上にインターフェース層を形成することと、
前記インターフェース層上に第１ダミーメタルゲート層を形成することと、
前記第１ダミーメタルゲート層上に第１仕事関数メタルを形成することと、
前記第１仕事関数メタル上に第２ダミーメタルゲート層を形成することと、
前記半導体基板の前記第１領域の上の前記第２ダミーメタルゲート層、前記第１仕事関数メタル及び前記第１ダミーメタルゲート層を選択的に除去し、且つ、前記第１領域の上の前記インターフェース層を残すことと、
前記第１仕事関数メタルとは異なる第２仕事関数メタルを、前記第１領域の上の前記インターフェース層上及び前記第２領域の上の前記第２ダミーメタルゲート層上に形成することと、
前記第１及び第２領域の上の前記第２仕事関数メタル上に第３ダミーメタルゲート層を形成することと、
アニーリングを行い、前記第２仕事関数メタルを前記第１領域の上の前記インターフェース層中に拡散させ、且つ、前記第１仕事関数メタルを前記第２領域の上の前記インターフェース層中に拡散させることと、
前記第１領域の上の前記第３ダミーメタルゲート層と前記第２仕事関数メタルを除去し、また、前記第２領域の上の前記第１乃至第３ダミーメタルゲート層と前記第１及び第２仕事関数メタルを除去し、且つ、前記インターフェース層を残すことと、
前記第１及び第２領域の上の前記インターフェース層上に高誘電率絶縁膜を形成することと、
を含む
半導体装置の形成方法。
【請求項７】
前記高誘電率絶縁膜はＨｆＳｉＯＮ層である
請求項６に記載の半導体装置の形成方法。
【請求項８】
ソース／ドレインアニーリングを行い、前記第１及び第２仕事関数メタルの分布のピークが前記高誘電率絶縁膜と前記インターフェース層との間の界面となるように、前記仕事関数メタルを配置することを更に含む
請求項７に記載の半導体装置の形成方法。
【請求項９】
前記高誘電率絶縁膜は、前記界面に隣接する側に少しだけ前記第１及び第２仕事関数メタルが拡散したような前記第１及び第２仕事関数メタルの分布を有する
請求項８に記載の半導体装置の形成方法。
【請求項１０】
前記高誘電率絶縁膜が形成されたとき、前記高誘電率絶縁膜は前記仕事関数メタルを実質的に含有していない
請求項６に記載の半導体装置の形成方法。
【請求項１１】
第１トランジスタと、
第２トランジスタと
を備え、
前記第１トランジスタは、
半導体基板上に形成された、第１仕事関数メタルを含む第１インターフェース層と、
前記第１インターフェース層上に形成された第１高誘電率ゲート絶縁膜と、
前記第１高誘電率ゲート絶縁膜上に形成された第１メタルゲート電極と
を備え、
前記第２トランジスタは、
前記半導体基板上に形成された、前記第１仕事関数メタルとは異なる第２仕事関数メタルを含む第２インターフェース層と、
前記第２インターフェース層上に形成された第２高誘電率ゲート絶縁膜と、
前記第２高誘電率ゲート絶縁膜上に形成された第２メタルゲート電極と
を備え、
前記第１仕事関数メタルの分布のピークは、前記第１高誘電率ゲート絶縁膜と前記第１インターフェース層との間の界面にあり、
前記第２仕事関数メタルの分布のピークは、前記第２高誘電率ゲート絶縁膜と前記第２インターフェース層との間の界面にある
半導体装置。
【請求項１２】
前記第１及び第２高誘電率ゲート絶縁膜はＨｆＳｉＯＮ層である
請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２高誘電率ゲート絶縁膜は、それぞれ、前記界面に隣接する側に少しだけ前記第１及び第２仕事関数メタルが拡散したような前記第１及び第２仕事関数メタルの分布を有する
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高誘電率絶縁膜とベース絶縁膜との間の界面に二種類の仕事関数メタルを有する半導体装置に関する。
【背景技術】
【０００２】
近年、低リーク電流を実現できるため、メタルゲートと高誘電率膜を備える半導体装置が普及してきている。閾値電圧が異なるメタルゲートトランジスタを得るためには、それらトランジスタのゲートの仕事関数を変える必要がある。
【０００３】
そのような技術が以下の文献に記載されている。
【０００４】
１）Ｃ．  Ｓ．  Ｐａｒｋ，  Ｍ．  Ｍ．  Ｈｕｓｓａｉｎ，  Ｊ．  Ｈｕａｎｇ，  Ｃ．  Ｐａｒｋ，  Ｋ．  Ｔａｔｅｉｗａ，  Ｃ．  Ｙｏｕｎｇ，  Ｈ．  Ｋ．  Ｐａｒｋ，  Ｍ．  Ｃｒｕｚ，  Ｄ．  Ｇｉｌｍｅｒ，  Ｋ．  Ｒａｄｅｒ，  Ｊ．  Ｐｒｉｃｅ，  Ｐ．  Ｌｙｓａｇｈｔ，  Ｄ．  Ｈｅｈ，  Ｇ．  Ｂｅｒｓｕｋｅｒ，  Ｐ．  Ｄ．  Ｋｉｒｓｃｈ，  Ｈ．  −Ｈ．  Ｔｓｅｎｇ，  ａｎｄ  Ｒ．  Ｊａｍｍｙ，  ２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  １１Ａ−１，  ｐ  ２０８，  （２００９）．
【０００５】
Ｃ．Ｓ．Ｐａｒｋの図２に示されているように、ＡｌＯｘキャップ層及びハードマスクが高誘電率膜上に形成された後、それらハードマスク及びＡｌＯｘキャップ層が選択的に除去される。そして、ＬａＯｘキャップ層が高誘電率ゲート絶縁膜とハードマスクの上に形成される。つまり、仕事関数メタルとしてのＡｌＯｘキャップ層とＬａＯｘキャップ層が高誘電率膜上に設けられる。
【０００６】
２）Ｈｉｒｏｆｕｍｉ  Ｓｈｉｎｏｈａｒａ，  Ａｋｉｒａ  Ｋａｔａｋａｍｉ，  Ｔｏｓｈｉｎａｒｉ  Ｗａｔａｎａｂｅ，  Ｍａｎａｂｕ  Ｈａｙａｓｈｉ，  Ｓａｔｏｓｈｉ  Ｋａｍｉｙａｍａ，  Ｙｏｓｈｉｈｉｒｏ  Ｓｕｇｉｔａ，  Ｔａｋｅｏ  Ｍａｔｓｕｋｉ，  Ｔａｋａｈｉｓａ  Ｅｉｍｏｒｉ，  Ｊｉｒｏ  Ｙｕｇａｍｉ，  Ｋａｚｕｔｏ  Ｉｋｅｄａ，  ａｎｄ  Ｙｕｚｕｒｕ  Ｏｈｊｉ，  ２００９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＳＳＤＭ，  Ｂ−５−２，  ｐｐ  ７８９−７９０，  （２００９）．
【０００７】
Ｈｉｒｏｆｕｍｉの図１に示されているように、仕事関数メタルとしてのＡｌ２Ｏ３とＬａ２Ｏ３が、高誘電率ゲート絶縁膜（ＨｆＯ２）上に設けられる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者は、関連技術に関して問題点を認識した。
【０００９】
関連技術では、ｎ／ｐＦＥＴそれぞれのための仕事関数メタルが高誘電率ゲート絶縁膜上に形成された後、それらメタルがアニーリングによって高誘電率ゲート絶縁膜に拡散させられる。しかしながら、このような方法では、閾値電圧（Ｖｔｈ）をｎ／ｐＦＥＴのバンドエッジ近傍に制御することが非常に困難である。仕事関数メタルは、高誘電率ゲート絶縁膜中を拡散し、ベース絶縁膜に達する。仕事関数メタルは、それら高誘電率ゲート絶縁膜とベース絶縁膜との間の界面においてダイポールを形成する。そのダイポールの量がＶｔｈを決定する。そのため、Ｖｔｈをバンドエッジ近傍に制御するためには、メタルを十分に拡散させる必要がある。更に、Ｖｔｈのばらつきを小さくするためには、界面におけるメタル量を正確に制御する必要がある。しかしながら、高誘電率ゲート絶縁膜中を拡散するメタル量は熱履歴、高誘電率膜厚及び高誘電率膜組成に依存するため、閾値電圧（Ｖｔｈ）をバンドエッジ近傍に制御することは困難である。
【００１０】
本願発明者は、下記のような第３の文献を更に認識した。
【００１１】
３）Ｙ．  Ｋａｍｉｍｕｔａ，  Ｋ．  Ｉｗａｍｏｔｏ，  Ｙ．  Ｎｕｎｏｓｈｉｇｅ，  Ａ．  Ｈｉｒａｎｏ，  Ｗ．  Ｍｉｚｕｂａｙａｓｈｉ，  Ｙ．  Ｗａｔａｎａｂｅ，  Ｓ．  Ｍｉｇｉｔａ，  Ａ．  Ｏｇａｗａ，  Ｈ．  Ｏｔａ，  Ｔ．  Ｎａｂａｔａｍｅ，  ａｎｄ  Ａ．  Ｔｏｒｉｕｍｉ，  Ｔｅｃｈ．  Ｄｉｇ．  ＩＥＤＭ  ２００７，  ｐ．２４１  （２００７）．
【００１２】
Ｋａｍｉｍｕｔａの図１５は、ベース層（ＳｉＯ２）と高誘電率ゲート絶縁膜（ＨｆＯ２）との間にＡｌ２Ｏ３やＹ２Ｏ３といった仕事関数メタルが配置された構造を提案している。
【００１３】
しかしながら、Ｈｉｒｏｆｕｍｉは、二種類の仕事関数トランジスタを同時に含む半導体装置を形成するための具体的なあるいは適切なプロセスについて開示も教示もしていない。更に、Ｈｉｒｏｆｕｍｉでは、ＨｆＯ２が高誘電率ゲート絶縁膜に用いられるため、ソース／ドレインを活性化させるアニーリングが実施されると、仕事関数メタルが高誘電率ゲート絶縁膜中に拡散してしまう。
【課題を解決するための手段】
【００１４】
ある観点において、半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜上にメタルゲートを形成することと、メタルゲート上に高誘電率ゲート絶縁膜を形成することと、を含む。
【発明の効果】
【００１５】
上記観点によれば、閾値電圧Ｖｔｈを容易にｎ／ｐＦＥＴのバンドエッジ近傍に制御することが可能であり、また、閾値電圧Ｖｔｈのばらつきを小さくすることができる。
【図面の簡単な説明】
【００１６】
本発明の上記及び他の観点、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
【図１】図１は、本発明の実施の形態に係る半導体装置を示す断面図である。
【図２Ａ】図２Ａは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｂ】図２Ｂは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｃ】図２Ｃは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｄ】図２Ｄは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｅ】図２Ｅは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｆ】図２Ｆは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｇ】図２Ｇは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｈ】図２Ｈは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｉ】図２Ｉは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｊ】図２Ｊは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｋ】図２Ｋは、図１に示された半導体装置を形成する方法を示す断面図である。
【図２Ｌ】図２Ｌは、図１に示された半導体装置を形成する方法を示す断面図である。
【発明を実施するための形態】
【００１７】
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。
【００１８】
半導体装置は、シリコン基板１０１上にｎＦＥＴ領域００１とｐＦＥＴ領域００２とを有している。複数のシャロートレンチ分離（ＳＴＩ）がシリコン基板１０１上に形成され、ｎＦＥＴ領域００１とｐＦＥＴ領域００２とが分離されている。ｎＦＥＴ領域００１にはｎＦＥＴトランジスタが設けられている。ｎＦＥＴトランジスタは、ベース絶縁膜としてのインターフェース層２１１、高誘電率ゲート絶縁膜２１３、メタルゲート電極２１４及びポリシリコン層２１５を備えており、それらはシリコン基板１０１からその順番で積層されている。一方、ｐＦＥＴ領域００２にはｐＦＥＴトランジスタが設けられている。ｐＦＥＴトランジスタは、ベース絶縁膜としてのインターフェース層２１２、高誘電率ゲート絶縁膜２１３、メタルゲート電極２１４及びポリシリコン層２１５を備えており、それらはシリコン基板１０１からその順番で積層されている。ｐＦＥＴトランジスタは、更に、インターフェース層２１２の下にシリコンゲルマニウム（ＳｉＧｅ）チャネル１０３を備えている。ｎＦＥＴトランジスタとｐＦＥＴトランジスタの各々は、サイドウォール３１０、エクステンション領域３０１及びソース／ドレイン領域３０２を備えている。
【００１９】
高誘電率ゲート絶縁膜２１３中の仕事関数メタルの分布は、高誘電率ゲート絶縁膜２１３とインターフェース層２１１との間の界面においてそのピークを有している。最終的な構造あるいは製品において、高誘電率ゲート絶縁膜２１３は、その界面に隣接する側に少しだけ仕事関数メタルが拡散したような仕事関数メタルの分布を有している。高誘電率ゲート絶縁膜はＨｆＳｉＯＮ層であり、それは、インターフェース層２１１、２１３中の仕事関数メタルが高誘電率ゲート絶縁膜中に拡散することを抑えるのに適している。
【００２０】
図２Ａ〜２Ｌは、図１に示された半導体装置を形成するためのそれぞれのステップを示す断面図である。
【００２１】
図２Ａに示されるように、基板１０１上に複数のシャロートレンチ分離１０２が形成され、ｎＦＥＴ領域００１とｐＦＥＴ領域００２が設けられる。例えば、ｎＦＥＴ領域００１における基板１０１はｐウェルであり、ｐＦＥＴ領域００２における基板１０１はｎウェルである。
【００２２】
図２Ｂに示されるように、エピタキシャル成長法により、シリコンゲルマニウム（ＳｉＧｅ）チャネル１０３がｐＦＥＴ領域００２に形成される。
【００２３】
図２Ｃに示されるように、インターフェース層２０１が、ｎＦＥＴ領域００１及びｐＦＥＴ領域００２の上に形成される。インターフェース層２０１は、例えば、ベース絶縁膜としてのシリコン酸窒化（ＳｉＯＮ）層である。
【００２４】
図２Ｄに示されるように、ｎＦＥＴ領域００１及びｐＦＥＴ領域００２の上に、第１ダミーメタルゲート層２０２、ｐＦＥＴ用の第１仕事関数メタル層２０３、及び第２ダミーメタルゲート層２０４がその順番で形成される。第１ダミーメタルゲート層２０２は、例えば、窒化チタン（ＴｉＮ）層である。第１仕事関数メタル層２０３は、例えば、アルミニウム（Ａｌ）層である。第２ダミーメタルゲート層２０４は、例えば、ＴｉＮ層である。これら第１ダミーメタルゲート層２０２、第１仕事関数メタル層２０３及び第２ダミーメタルゲート層２０４の形成工程は、第１ダミーメタルゲート形成と名付けられる。
【００２５】
図２Ｅに示されるように、第２ダミーメタルゲート層２０４、第１仕事関数メタル層２０３及び第１ダミーメタルゲート層２０２が、ｎＦＥＴ領域００１から選択的に除去される。
【００２６】
図２Ｆに示されるように、第２仕事関数メタル層２０５及び第３ダミーメタルゲート層２０６がこの順番で、ｎＦＥＴ領域００１のインターフェース層２０１の上、及び、ｐＦＥＴ領域００２の第２ダミーメタルゲート層２０４の上に形成される。第２仕事関数メタル層２０５は、例えば、酸化ランタン（ＬａＯｘ）層である。第３ダミーメタルゲート層２０６は、例えばＴｉＮ層であり、ハードマスクとして機能する。これら第２仕事関数メタル層２０５及び第３ダミーメタルゲート層の形成工程は、第２ダミーメタルゲート形成と名付けられる。
【００２７】
続いて、ドライブイン・アニーリングが実施され、第２仕事関数メタル層２０５の材料及び第１仕事関数メタル層２０３の材料がインターフェース層２０１中に拡散し、ｎＦＥＴ用のインターフェース層２１１及びｐＦＥＴ用のインターフェース層２１２がそれぞれ形成される。例えば、ｎＦＥＴ領域００１において、第２仕事関数メタル層２０５に含まれるＬａがインターフェース層２０１中に拡散する。一方、ｐＦＥＴ領域００２では、第２仕事関数メタル層２０５に含まれるＬａが、第２ダミーメタルゲート層２０４及び第１ダミーメタルゲート層２０２を経て、インターフェース層２０１中に拡散する。また、ｐＦＥＴ領域００２においては、第１仕事関数メタル層２０３に含まれるＡｌが、インターフェース層２０１及び第２ダミーメタルゲート層２０４に拡散する。このように、ドライブイン・アニーリングによって、インターフェース層２１１とインターフェース層２１２はそれぞれ異なる仕事関数を有するようになり、半導体装置は二種類の仕事関数メタルを備えることができる。
【００２８】
続いて、ウェットエッチングが実施され、第３ダミーメタルゲート層２０６、第２仕事関数メタル層２０５、第２ダミーメタルゲート層２０４、第１仕事関数メタル層２０３及び第１ダミーメタルゲート層２０２が除去される。そして、図２Ｇに示されるように、インターフェース層２１１及びインターフェース層２１２が基板１０１上に残る。ＬａＯｘ層の第２仕事関数メタル層２０５がＴｉＮ層の第２ダミーメタルゲート層上に形成されているため、ウェットエッチングにおいて第２仕事関数メタル層２０５を容易に除去することができる。
【００２９】
図２Ｈに示されるように、高誘電率ゲート絶縁膜２１３が、インターフェース層２１１及びインターフェース層２１２上に形成される。高誘電率ゲート絶縁膜２１３がドライブイン・アニーリングの後に形成されるため、その高誘電率ゲート絶縁膜２１３はその時点では、第１仕事関数メタル層２０３の材料も第２仕事関数メタル層２０５の材料も実質的に含有していない。高誘電率ゲート絶縁膜２１３は、例えば、ハフニウムシリコン酸窒化（ＨｆＳｉＯＮ）層である。
【００３０】
図２Ｉに示されるように、メタルゲート電極２１４及びポリシリコン２１５が、高誘電率ゲート絶縁膜２１３上に形成される。メタルゲート電極２１４は、例えば、ＴｉＮ層である。このメタルゲート電極２１４の形成工程は、最終メタルゲート形成と名付けられる。
【００３１】
続いて、ポリシリコン２１５、メタルゲート電極２１４、高誘電率ゲート絶縁膜２１３、インターフェース層２１１及び２１２が選択的にエッチングされることにより、ゲートパターニングが行われる。その結果、図２Ｊに示されるように、ｎＦＥＴ用のゲートパターン及びｐＦＥＴ用のゲートパターンが、それぞれ、ｎＦＥＴ領域００１及びｐＦＥＴ領域００２に形成される。
【００３２】
図２Ｋに示されるように、ゲートパターンをマスクとして用いることにより、エクステンション領域３０１が基板１０１上に形成される。
【００３３】
図２Ｌに示されるように、ゲートパターンの表面上にサイドウォール３１０が形成される。続いて、ゲートパターン及びサイドウォール３１０をマスクとして用いて不純物を基板１０１に導入することにより、ソース／ドレイン領域３０２が形成される。そのソース／ドレイン領域３０２を活性化させるために、アニーリングが行われる。この時、高誘電率ゲート絶縁膜２１３としてのＨｆＳｉＯＮ層は、インターフェース層２１１、２１２中の仕事関数材料がインターフェース層２１１、２１２から上層へ拡散することを、実質的且つ有効に防止することができる。この点において、ＨｆＳｉＯＮ層はＨｆＯ２層よりも優れている。従って、十分な量の仕事関数メタルが、高誘電率ゲート絶縁膜２１３とベース絶縁膜であるインターフェース層２１１、２１２との間の界面に留め置かれる。高誘電率ゲート絶縁膜２１３中の仕事関数メタルの分布は、高誘電率ゲート絶縁膜２１３とインターフェース層２１１との間の界面においてそのピークを有している。最終的な構造あるいは製品において、高誘電率ゲート絶縁膜２１３は、その界面に隣接する側に少しだけｎ／ｐＦＥＴ用の仕事関数メタルが拡散したような仕事関数メタルの分布を有している。但し、高誘電率ゲート絶縁膜２１３中の仕事関数メタルのわずかな分布は、ｎ／ｐＦＥＴの閾値電圧の設定に実質的には影響を及ぼさないことに留意されたい。
【００３４】
上記手法によれば、第１仕事関数メタル層２０３及び第２仕事関数メタル層２０５の仕事関数メタルをインターフェース層２０１中に拡散させてインターフェース層２１１、２１２を形成する際に、それら仕事関数メタルが高誘電率ゲート絶縁膜２１３中に拡散することを回避することができる。これにより、ｐＦＥＴ及びｎＦＥＴのそれぞれの閾値電圧Ｖｔｈを、熱履歴、高誘電率膜厚及び高誘電率膜組成とは無関係に制御することが可能となる。
【００３５】
尚、本発明は、上述の実施の形態だけに限定されず、本発明の要旨を逸脱しない範囲で様々な変更が可能である。
【００３６】
また、後の審査過程中に補正が行われたとしても、出願人の意図は、全てのクレーム要素の等価物を包含する。
【図１】
2011159969.tif 000003
【図２Ａ】
2011159969.tif 000004
【図２Ｂ】
2011159969.tif 000005
【図２Ｃ】
2011159969.tif 000006
【図２Ｄ】
2011159969.tif 000007
【図２Ｅ】
2011159969.tif 000008
【図２Ｆ】
2011159969.tif 000009
【図２Ｇ】
2011159969.tif 000010
【図２Ｈ】
2011159969.tif 000011
【図２Ｉ】
2011159969.tif 000012
【図２Ｊ】
2011159969.tif 000013
【図２Ｋ】
2011159969.tif 000014
【図２Ｌ】
2011159969.tif 000015
【手続補正書】
【提出日】平成23年1月19日(2011.1.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
Ｈｉｒｏｆｕｍｉの図１に示されているように、仕事関数メタルとしてのＡｌ２Ｏ３とＬａ２Ｏ３が、高誘電率ゲート絶縁膜（ＨｆＯ２）上に設けられる。
また、特開２０１０−１７７２６５号公報には、半導体装置の製造方法が開示されている。その製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、ゲート絶縁膜上に残存する金属膜を除去する工程と、ゲート絶縁膜上に、ゲート電極膜を形成する工程とを備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
しかしながら、Ｋａｍｉｍｕｔａは、二種類の仕事関数トランジスタを同時に含む半導体装置を形成するための具体的なあるいは適切なプロセスについて開示も教示もしていない。更に、Ｋａｍｉｍｕｔａでは、ＨｆＯ２が高誘電率ゲート絶縁膜に用いられるため、ソース／ドレインを活性化させるアニーリングが実施されると、仕事関数メタルが高誘電率ゲート絶縁膜中に拡散してしまう。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ある観点において、半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜上に高誘電率ゲート絶縁膜を形成することと、高誘電率ゲート絶縁膜上にメタルゲートを形成することと、を含む。
【外国語明細書】
2011159969000001.pdf
2011159969000002.pdf
2011159969000003.pdf
2011159969000004.pdf