(57)【要約】【課題】光シリアライザを提供する。【解決手段】複数の変調されていない光信号のソースと、複数の変調されていない光信号と複数の電気信号とを受信し、複数の変調されていない光信号を変調するために、複数の電気信号を使って複数の変調光信号のそれぞれを生成するための変調ユニットと、複数の遅延変調光信号のそれぞれを生成するために、それぞれの遅延量ほど複数の変調光信号のそれぞれを遅延させ、シリアライズされた変調光信号を生成するために、複数の遅延変調光信号を結合するカップリングユニットと、を含む光シリアライザ。【選択図】図１
2011176820.tif 000002
【特許請求の範囲】
【請求項１】
複数の変調されていない光信号のソース（ｓｏｕｒｃｅ）と、
前記複数の変調されていない光信号と複数の電気信号とを受信し、前記複数の変調されていない光信号を変調するために、前記複数の電気信号を使って複数の変調光信号のそれぞれを生成するための変調ユニットと、
複数の遅延変調光信号のそれぞれを生成するために、それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させ、シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するカップリングユニット（ｃｏｕｐｌｉｎｇ  ｕｎｉｔ）と、
を含むことを特徴とする光シリアライザ。
【請求項２】
前記カップリングユニットは、
前記複数の遅延変調光信号のそれぞれを生成するために、前記それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させるための遅延ユニットと、
前記シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するための光結合器と、
を含むことを特徴とする請求項１に記載の光シリアライザ。
【請求項３】
シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、
前記複数の変調分配光信号を復調し、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、
前記シリアライズされた変調光信号を複数の並列復調分配光信号に変換するために、それぞれの遅延量ほど前記複数の復調分配光信号のそれぞれを遅延させるための遅延ユニットと、
を含むことを特徴とする光デシリアライザ。
【請求項４】
前記光デシリアライザは、
前記複数の並列復調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光−電変換ユニットをさらに含むことを特徴とする請求項３に記載の光デシリアライザ。
【請求項５】
シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、
前記複数の変調分配光信号を復調して、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、を含み、
複数の制御信号のそれぞれは、複数の遅延制御信号のそれぞれを生成するために、それぞれの遅延量ほど遅延され、
前記複数の遅延制御信号のそれぞれは、前記複数の復調分配光信号を経時的に整列させるために、複数の復調器のそれぞれに供給されることを特徴とする光デシリアライザ。
【請求項６】
前記光デシリアライザは、
前記複数の遅延制御信号を生成するための遅延ユニットをさらに含むことを特徴とする請求項５に記載の光デシリアライザ。
【請求項７】
前記複数の遅延制御信号は、複数のクロック信号であることを特徴とする請求項６に記載の光デシリアライザ。
【請求項８】
前記遅延ユニットは、前記複数の復調分配光信号を経時的に整列することを特徴とする請求項６に記載の光デシリアライザ。
【請求項９】
前記光デシリアライザは、
経時的に整列された前記複数の変調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光−電変換ユニットをさらに含むことを特徴とする請求項５に記載の光デシリアライザ。
【請求項１０】
第１送受信器回路と、
第２送受信器回路と、
前記第１送受信器回路と前記第２送受信器回路との間に接続された光通信チャンネルと、を含み、
前記第１送受信器回路と前記第２送受信器回路のそれぞれは、複数の並列電気信号とシリアライズされた光信号との間を変換するためのシリアライザ／デシリアライザユニットを含み、
前記シリアライザ／デシリアライザユニットは、入力光信号を分配して得られた複数の分配光信号のそれぞれに複数の遅延のそれぞれを適用することを特徴とするデータ処理システム。
【請求項１１】
前記入力光信号は、前記シリアライズされた光信号を前記並列電気信号にデシリアライズするための光信号であることを特徴とする請求項１０に記載のデータ処理システム。
【請求項１２】
前記入力光信号は、変調されていない光信号であり、
前記変調されていない光信号は、前記複数の並列電気信号によって、前記複数の並列電気信号を前記シリアライズされた光信号にシリアライズするために分配されて変調されることを特徴とする請求項１０に記載のデータ処理システム。
【請求項１３】
前記シリアライザ／デシリアライザユニットは、前記複数の遅延を適用するための複数の遅延回路を含むことを特徴とする請求項１０に記載のデータ処理システム。
【請求項１４】
前記第１送受信器回路と前記第２送受信器回路のうちの少なくとも一つは、半導体メモリ回路に接続されることを特徴とする請求項１０に記載のデータ処理システム。
【請求項１５】
前記第１送受信器回路と前記第２送受信器回路のうちの少なくとも一つは、プロセッサ回路に接続されることを特徴とする請求項１０に記載のデータ処理システム。
【請求項１６】
複数の変調されていない光信号を受信する段階と、
複数の並列電気信号のそれぞれを用いて、前記複数の変調されていない光信号を複数の並列変調光信号に変調する段階と、
複数の遅延変調光信号のそれぞれを生成するために、複数の遅延のそれぞれを前記複数の並列変調光信号のそれぞれに適用する段階と、
前記複数の遅延変調光信号を一つのシリアライズされた変調光信号に結合する段階と、
を含むことを特徴とする複数の並列電気信号をシリアライジングする方法。
【請求項１７】
シリアライズされた変調光信号を複数の並列信号に変換する方法において、
前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、
前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、
前記複数の復調分配光信号を経時的に整列させるために、複数の遅延のそれぞれを前記複数の変調分配光信号のそれぞれに適用する段階と、
を含むことを特徴とするシリアライズされた変調光信号を複数の並列信号に変換する方法。
【請求項１８】
前記方法は、
前記複数の変調分配光信号を複数の並列電気信号に変換する段階をさらに含むことを特徴とする請求項１７に記載のシリアライズされた変調光信号を複数の並列信号に変換する方法。
【請求項１９】
シリアライズされた変調光信号を複数の並列信号に変換する方法において、
前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、
前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、
前記複数の復調分配光信号を経時的に整列させるために、前記複数の変調分配光信号を復調するために使われた複数の制御信号のそれぞれに複数の遅延のそれぞれを適用する段階と、
を含むことを特徴とするシリアライズされた変調光信号を複数の並列信号に変換する方法。
【請求項２０】
前記方法は、
前記複数の復調分配光信号を複数の並列電気信号に変換する段階をさらに含むことを特徴とする請求項１９に記載のシリアライズされた変調光信号を複数の並列信号に変換する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学装置と方法とに係り、特に、並列電気信号（ｐａｒａｌｌｅｌ  ｅｌｅｃｔｒｉｃａｌ  ｓｉｇｎａｌｓ）をシリアライズされた光信号（ｓｅｒｉａｌｉｚｅｄｏｐｔｉｃａｌ  ｓｉｇｎａｌｓ）に変換するために使われる光シリアライザ（ｏｐｔｉｃａｌ  ｓｅｒｉａｌｉｚｅｒ）と、シリアライズされた（ｓｅｒｉａｌｉｚｅｄ）光信号を並列電気信号に変換するために使われる光デシリアライザ（ｏｐｔｉｃａｌ  ｄｅｓｅｒｉａｌｉｚｅｒ）、及び該光シリアライザと該光デシリアライザとを製造する方法に関する。
【背景技術】
【０００２】
光繊維（ｏｐｔｉｃａｌ  ｆｉｂｅｒｓ）、光導波路（ｏｐｔｉｃａｌ  ｗａｖｅｇｕｉｄｅｓ）、及び光結合器（ｏｐｔｉｃａｌ  ｃｏｕｐｌｅｒｓ）のような光装置は、多様な装置とシステムとで高速、低電力の通信のために使われる。光インターコネクタ（ｏｐｔｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｏｒｓ）は、半導体プロセッサ（ｐｒｏｃｅｓｓｏｒｓ）、記憶装置、モジュール（ｍｏｄｕｌｅｓ）、及びシステム（ｓｙｓｔｅｍｓ）で、大容量、高速、及び低電力の通信のために使われる。このようなシステムで、光繊維は、モジュールの間で通信のために使われる。光繊維は、光結合器によってメモリモジュール（ｍｅｍｏｒｙ  ｍｏｄｕｌｅｓ）と装置とを結合することができる。前記光信号は、光導波路によってモジュールとメモリ装置との間で伝達される。
【０００３】
半導体メモリ装置とプロセッサのような従来の電子回路で、電気的信号は、並列処理されて通信される。
【０００４】
大容量、低電力、及び高速に対する要求が増加するにつれて、信号を直列に伝送することが要求されている。このような目的を果たすために、回路は、並列信号を一つの直列信号に変換させるためのシリアライザ（ｓｅｒｉａｌｉｚｅｒ）を含みうる。デシリアライザ回路は、シリアライズされた信号を複数の並列信号に還元するのに使われる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Bus
【非特許文献２】http://en.wikipedia.org/wiki/Serial_ATA
【非特許文献３】http://en.wikipedia.org/wiki/I%C2%B2C
【非特許文献４】http://en.wikipedia.org/wiki/Controller_area_network
【非特許文献５】http://www.mipi.org/aoverview.shtml
【非特許文献６】http://en.wikipedia.org/wiki/Mobile_Industry_Processor_Interface
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的な課題は、複数の電気信号をシリアライズされた光信号に変換させるシリアライザを提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、直列（ｓｅｒｉａｌ）光信号を複数の電気信号に変換させるデシリアライザを提供するところにある。
【０００８】
本発明が解決しようとするまた他の技術的課題は、複数の電気信号をシリアライズされた光信号に変換させ、直列光信号を複数の電気信号に変換させるシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を提供するところにある。
【０００９】
本発明が解決しようとするさらに他の技術的課題は、集積された（ｉｎｔｅｇｒａｔｅｄ）光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含むメモリ装置のような集積半導体装置を提供するところにある。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、集積された光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含む光インターコネクタシステム（ｏｐｔｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｏｒ  ｓｙｓｔｅｍ）を有するメモリモジュールのようなモジュールを提供するところにある。
【００１１】
本発明が解決しようとするさらに他の技術的課題は、メモリシステムのための光インターコネクタシステムを提供するところにある。前記メモリ装置は、集積された光学的シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含む。
【００１２】
本発明が解決しようとするさらに他の技術的課題は、光シリアライザ／デシリアライザ方法とその装置とを提供するところにある。前記装置は、メモリ装置、メモリモジュール、メモリシステムとインターコネクションシステムであり得る。
【課題を解決するための手段】
【００１３】
本発明の実施形態による光シリアライザは、複数の変調されていない光信号のソースと、前記複数の変調されていない光信号と複数の電気信号とを受信し、前記複数の変調されていない光信号を変調するために、前記複数の電気信号を使って複数の変調光信号のそれぞれを生成するための変調ユニットと、複数の遅延変調光信号のそれぞれを生成するために、それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させ、シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するカップリングユニットと、を含む。
【００１４】
前記カップリングユニットは、前記複数の遅延変調光信号のそれぞれを生成するために、前記それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させるための遅延ユニットと、前記シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するための光結合器と、を含む。
【００１５】
本発明の一実施形態による光デシリアライザは、シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調し、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、前記シリアライズされた変調光信号を複数の並列復調分配光信号に変換するために、それぞれの遅延量ほど前記複数の復調分配光信号のそれぞれを遅延させるための遅延ユニットと、を含む。
【００１６】
前記光デシリアライザは、前記複数の並列復調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光−電変換ユニットをさらに含む。
【００１７】
本発明の他の実施形態による光デシリアライザは、シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調して、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、を含み、複数の制御信号のそれぞれは、複数の遅延制御信号のそれぞれを生成するために、それぞれの遅延量ほど遅延され、前記複数の遅延制御信号のそれぞれは、前記複数の復調分配光信号を経時的に整列させるために、複数の復調器のそれぞれに供給される。
【００１８】
前記光デシリアライザは、前記複数の遅延制御信号を生成するための遅延ユニットをさらに含む。前記複数の遅延制御信号は、複数のクロック信号である。
【００１９】
前記遅延ユニットは、前記複数の復調分配光信号を経時的に整列する。
前記光デシリアライザは、経時的に整列された前記複数の変調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光−電変換ユニットをさらに含む。
【００２０】
本発明の実施形態によるデータ処理システムは、第１送受信器（ｔｒａｎｓｃｅｉｖｅｒ）回路と、第２送受信器回路と、前記第１送受信器回路と前記第２送受信器回路との間に接続された光通信チャンネルと、を含み、前記第１送受信器回路と前記第２送受信器回路のそれぞれは、複数の並列電気信号とシリアライズされた光信号との間を変換するためのシリアライザ／デシリアライザユニットを含み、前記シリアライザ／デシリアライザユニットは、入力光信号を分配して得られた複数の分配光信号のそれぞれに複数の遅延のそれぞれを適用する。
【００２１】
前記入力光信号は、前記シリアライズされた光信号を前記並列電気信号にデシリアライズするための光信号である。
【００２２】
前記入力光信号は、変調されていない光信号であり、前記変調されていない光信号は、前記複数の並列電気信号によって、前記複数の並列電気信号を前記シリアライズされた光信号にシリアライズするために分配されて変調される。
【００２３】
前記シリアライザ／デシリアライザユニットは、前記複数の遅延を適用するための複数の遅延回路を含む。
【００２４】
前記第１送受信器回路と前記第２送受信器回路のうちの少なくとも一つは、半導体メモリ回路に接続される。前記第１送受信器回路と前記第２送受信器回路のうちの少なくとも一つは、プロセッサ回路に接続される。
【００２５】
本発明の実施形態による複数の並列電気信号をシリアライジング（ｓｅｒｉａｌｉｚｉｎｇ）する方法は、複数の変調されていない光信号を受信する段階と、複数の並列電気信号のそれぞれを用いて、前記複数の変調されていない光信号を複数の並列変調光信号に変調する段階と、複数の遅延変調光信号のそれぞれを生成するために、複数の遅延のそれぞれを前記複数の並列変調光信号のそれぞれに適用する段階と、前記複数の遅延変調光信号を一つのシリアライズされた変調光信号に結合する段階と、を含む。
【００２６】
本発明の一実施形態によるシリアライズされた変調光信号を複数の並列信号に変換する方法は、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、複数の遅延のそれぞれを前記複数の変調分配光信号のそれぞれに適用する段階と、を含む。
【００２７】
前記方法は、前記複数の変調分配光信号を複数の並列電気信号に変換する段階をさらに含む。
【００２８】
本発明の他の実施形態によるシリアライズされた変調光信号を複数の並列信号に変換する方法は、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、前記複数の変調分配光信号を復調するために使われた複数の制御信号のそれぞれに複数の遅延のそれぞれを適用する段階と、を含む。
【００２９】
前記方法は、前記複数の復調分配光信号を複数の並列電気信号に変換する段階をさらに含む。
【発明の効果】
【００３０】
本発明の実施形態による光変換器とそれを利用した光変換方法は、光を用いて並列電気信号をシリアライズし、該シリアライズされた変調された光信号を出力することができるので、データの伝送速度を増加させることができる。
【００３１】
また、本発明の実施形態による光変換器とそれを利用した光変換方法は、前記シリアライズされた変調された光信号を電光変換なしでも並列光信号にデシリアライズすることができる。
【００３２】
また、本発明の実施形態による光変換器とそれを利用した光変換方法は、デシリアライズされた並列光信号を低速／低価の光電変換モジュールまたは電光変換モジュールを利用することができるので、低コスト／低電力で具現することができる。
【００３３】
本発明の実施形態による光変換器を含むデータ処理システムは、高速でデータを処理することができる。
【図面の簡単な説明】
【００３４】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の詳細な説明が提供される。
【図１】並列信号通信フォーマットと直列信号通信フォーマットとを変換するための電気的シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を使う処理システムの概略的な機能ブロック図である。
【図２】本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとを変換させるための光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を使う処理システムの概略的な機能ブロック図である。
【図３】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路のシリアライザ回路の概略的なブロック図である。
【図４Ａ】図３のシリアライザ回路の直列化プロセスを示す概略図である。
【図４Ｂ】図３のシリアライザ回路の直列化プロセスを示す概略図である。
【図４Ｃ】図３のシリアライザ回路の直列化プロセスを示す概略図である。
【図５】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路のデシリアライザ回路の概略的なブロック図である。
【図６Ａ】図５のデシリアライザ回路の並列化プロセスを示す概略図である。
【図６Ｂ】図５のデシリアライザ回路の並列化プロセスを示す概略図である。
【図６Ｃ】図５のデシリアライザ回路の並列化プロセスを示す概略図である。
【図７】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路の他のデシリアライザ回路の概略的なブロック図である。
【図８Ａ】図７のデシリアライザ回路の並列化プロセスを示す概略図である。
【図８Ｂ】図７のデシリアライザ回路の並列化プロセスを示す概略図である。
【図９】本発明のまた他の実施形態によるデシリアライザ回路の概略的なブロック図である。
【図１０】本発明のさらに他の実施形態によるデシリアライザ回路の概略的なブロック図である。
【図１１】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの部分の概略的なブロック図である。
【図１２】本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとの変換を行う光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含むデータ処理システムの概略的な機能ブロック図である。
【図１３】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの概略的なブロック図である。
【図１４】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの概略的なブロック図である。
【図１５】本発明の実施形態による複数の並列電気信号をシリアライズされた光信号に変換する方法を説明するためのフローチャートである。
【図１６】本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号に変換する方法を説明するためのフローチャートである。
【図１７】本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号に変換する方法を説明するためのフローチャートである。
【図１８】本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＳＰＩシリアル通信を使うデータ処理システムのブロック図である。
【図１９】本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＳＡＴＡシリアル通信を使うデータ処理システムのブロック図である。
【図２０】本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＩ２Ｃシリアル通信を使うデータ処理システムのブロック図である。
【図２１】本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＵＳＢシリアル通信を使う処理システムのブロック図である。
【図２２】本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＣＡＮシリアル通信を使うデータ処理システムのブロック図である。
【図２３】本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含み、ＭＩＰＩアライアンスによって保持されるシリアル通信インターフェースが使われたシステムのブロック図である。
【発明を実施するための形態】
【００３５】
シリアライザ／デシリアライザ（ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ：以下、ＳＥＲＤＥＳ）は、並列データを直列データに変換するか、または直列データを並列データに変換する集積回路（ＩＣ）またはチップトランシーバー（ｃｈｉｐ  ｔｒａｎｓｃｅｉｖｅｒ）である。送信器セクション（ｔｒａｎｓｍｉｔｔｅｒ  ｓｅｃｔｉｏｎ）は、直列並列変換器であり、受信器セクション（ｒｅｃｅｉｖｅｒ  ｓｅｃｔｉｏｎ）は、並列直列変換器である。
【００３６】
複数のＳＥＲＤＥＳインターフェース回路は、一般的に一つのパッケージ（ｐａｃｋａｇｅ）に収容される。
【００３７】
複数のＳＥＲＤＥＳ回路は、複数のデータパス（ｐａｔｈｓ）、すなわち、複数の接続ピンまたは電線の要求を減少させるために、シリアルストリーム（ｓｅｒｉａｌ  ｓｔｒｅａｍｓ）が伝送される二つのポイント（ｐｏｉｎｔｓ）または二つの通信システムの間で並列データの伝送を可能にする。
【００３８】
大部分のＳＥＲＤＥＳ回路は、同時に両方向にデータ変換とデータ伝送とが行われるフルデュープレックス（ｆｕｌｌ−ｄｕｐｌｅｘ）動作が可能である。
【００３９】
ＳＥＲＤＥＳ回路は、ギガビットイーサネット（登録商標）システム（Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標）  ｓｙｓｔｅｍｓ）、無線ネットワークルーター（ｗｉｒｅｌｅｓｓ  ｎｅｔｗｏｒｋ  ｒｏｕｔｅｒｓ）、光繊維通信システム、及び保存アプリケーション（ｓｔｏｒａｇｅａｐｐｌｉｃａｔｉｏｎｓ）に使われる。
【００４０】
仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）と速度（ｓｐｅｅｄｓ）は、ユーザ（ｕｓｅｒ）の要求とアプリケーションとに依存して可変される。一部のＳＥＲＤＥＳ装置は、１０Ｇｂｐｓを超過する速度で動作することができる。
【００４１】
以下、添付した図面を参照して、本発明を詳しく説明する。
図１は、並列信号通信フォーマット（ｐａｒａｌｌｅｌ  ｓｉｇｎａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｆｏｒｍａｔ）と直列信号通信フォーマット（ｓｅｒｉａｌ  ｓｉｇｎａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｆｏｒｍａｔ）とを変換するための電気的シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を使う処理システム（ｐｒｏｃｅｓｓｉｎｇ  ｓｙｓｔｅｍ）１００の概略的な機能ブロック図である。本明細書に使われた信号は、複数の信号を意味する。
【００４２】
図１を参照すると、システム１００は、光通信バス１１６、１１７を通じて複数のメモリモジュール１１８、１２０、及び１２２と通信することができる処理回路（ｐｒｏｃｅｓｓｉｎｇ  ｃｉｒｃｕｉｔ）１０２を含む。処理回路１０２は、メモリコントローラ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）、中央処理装置（ＣＰＵ）、または他の制御（または、処理）回路のようなメモリ回路と通信することができる或る種類の回路であり得る。それぞれのメモリ装置１０４、１０６、及び１０８は、それぞれのメモリモジュール１１８、１２０、及び１２２にマウント（ｍｏｕｎｔ）される。それぞれのメモリモジュール１１８、１２０、及び１２２は、ＤＩＭＭ（ｄｕａｌ  ｉｎｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）であり、複数のメモリ装置１０４、１０６、及び１０８を含みうる。一つまたはそれ以上のそれぞれのメモリ装置は、ＤＲＡＭメモリ装置であり、それぞれのメモリモジュール１１８、１２０、及び１２２は、ＤＲＡＭ  ＤＩＭＭであり得る。
【００４３】
処理回路１０２は、光通信バス１１６、及び１１７に／から複数の光信号を送信／受信するための光送受信器（ｏｐｔｉｃａｌ  ｔｒａｎｓｃｅｉｖｅｒ）１１０を含む。光送受信器１１０は、光通信バス１１６に光信号を伝送するための光送信器ＴＸ１１２と光通信バス１１７から光信号を受信するための光受信器ＲＸ１１４とを含む。
【００４４】
それぞれのメモリモジュール１１８、１２０、及び１２２は、それぞれの光送受信器１２４、１２６、及び１２８を通じて光通信バス１１６、及び１１７に接続される。それぞれの光送受信器１２４、１２６、及び１２８は、それぞれの送信器セクション１３２、１３６、及び１４０とそれぞれの受信器セクション１３０、１３４、及び１３８とを含む。それぞれの送信器セクション１３２、１３６、及び１４０は、それぞれの光結合器１４８、１５０、及び１５２を通じて光通信バス１１７に光信号を伝送し、それぞれの受信器セクション１３０、１３４、及び１３８は、それぞれの光結合器１４２、１４４、及び１４６を通じて光通信バス１１６から光信号を受信する。
【００４５】
処理システム１００で電気的ＳＥＲＤＥＳが行われる。すなわち、並列電気信号は、直列電気信号に変換され、直列電気信号は並列電気信号に変換される。電気的ドメイン（ｅｌｅｃｔｒｉｃａｌ  ｄｏｍａｉｎ）と光ドメイン（ｏｐｔｉｃａｌ  ｄｏｍａｉｎ）との間の変換は、光電（Ｏ／Ｅ）変換動作と電光（Ｅ／Ｏ）変換動作とから独立して行われる。
【００４６】
処理システム１００の動作中に、それぞれのメモリ装置１０４、１０６、及び１０８とそれぞれのメモリモジュール１１８、１２０、及び１２２は、電気的信号を処理する。
【００４７】
同じ方法で、処理回路１０２の内部の電気回路は、電気的信号を処理する。
それぞれのメモリ装置１０４、１０６、及び１０８とそれぞれのメモリモジュール１１８、１２０、１２２とから出力されたそれぞれの電気的信号は、それぞれの送信器１３２、１３６、及び１４０によって受信される。電気的信号を光信号に変換することができるそれぞれの送信器１３２、１３６、及び１４０は、それぞれの光結合器１４８、１５０、及び１５２を通じて光通信バス１１７に変換された信号を伝送する。
【００４８】
処理回路１０２の光送受信器１１０の光受信器１１４は、光通信バス１１７から光信号を受信し、該受信された信号を一つまたはそれ以上の電気的信号に変換し、処理のために変換された電気的信号を処理回路１０２の内部の他の電気回路に伝送する。
【００４９】
処理回路１０２の光送受信器１１０の光送信器１１２は、処理回路１０２の内部の他の電気回路から電気的信号を受信し、該受信された電気的信号を光信号に変換し、該変換された光信号を光通信バス１１６に伝送する。
【００５０】
図１の処理システム１００は、それぞれが、Ｎ個の光送受信器１２４、１２６、及び１２８に接続されたＮ個のメモリモジュール１１８、１２０、及び１２２を含みうる。
【００５１】
それぞれのメモリモジュール１１８、１２０、及び１２２は、Ｍ個のメモリ装置１０４、１０６、及び１０８を含みうる。
【００５２】
それぞれの光送受信器１２４、１２６、及び１２８のそれぞれの受信器セクション１３０、１３４、及び１３８は、それぞれの光結合器１４２、１４４、及び１４６を通じて総光信号の１／Ｎを光通信バス１１６から受信し、該受信された光信号の１／Ｎ部分を一つまたはそれ以上の電気的信号に変換し、処理のために変換された電気的信号をそれぞれのメモリモジュール１１８、１２０、及び１２２に伝送する。
【００５３】
すなわち、図１に示された従来の光インターコネクションシステムは、電気的ＳＥＲＤＥＳに依存する。すなわち、図１の処理システム１００内で、電気的信号は、シリアライズされてデシリアライズされる。しかし、本発明の概念によれば、光ＳＥＲＤＥＳが使われる。すなわち、光信号が、シリアライズされてデシリアライズされる。
【００５４】
図２は、本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとを変換させるための光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を使う処理システム２００の概略的な機能ブロック図である。
【００５５】
図２を参照すると、処理システム２００の例は、複数のＤＲＡＭメモリ回路に／からデータを処理するＤＲＡＭインターフェース（Ｉ／Ｆ）システムである。
【００５６】
このような例は、説明の目的として使われるものであり、本発明の概念は、他種のシステムに応用することができる。
【００５７】
図２を参照すると、処理システム２００は、光バス２０７を通じて複数のメモリモジュール２３０に接続されたＣＰＵ２１０を含む。
【００５８】
光バス２０７は、一つまたはそれ以上の光導波路として具現可能な３つの光ライン２０１−１、２０１−２、及び２０１−３を含むと図示される。
【００５９】
各ライン２０１−１、２０１−２、２０１−３は、各光結合器２１１−１、２１１−２、２１１−３を通じてメモリモジュール２３０とＣＰＵ２１０との間に接続される。
【００６０】
図２に示されたＤＲＡＭインターフェース（Ｉ／Ｆ）のような特別な例で、ライン（ｌｉｎｅ）２０１−１は、読み出しデータラインＲＤＡＴＡであり、ライン２０１−２は、書き込みデータラインＷＤＡＴＥであり、ライン２０１−３は、アドレス（ａｄｄｒｅｓｓ）／制御（ｃｏｎｔｒｏｌ）ＡＤＤ／ＣＴＲＬラインである。
【００６１】
各ラインで、光バス２０７に伝送される情報は、シリアライズされたフォーマット（ｓｅｒｉａｌｉｚｅｄ  ｆｏｒｍａｔ）であり、光学的に伝送される。
【００６２】
それぞれのメモリモジュール２３０は、光ＳＥＲＤＥＳ回路２２９、光電／電光変換（Ｏ／Ｅ）回路２３１、及び電気的バッファ回路２３３を含むインターフェース（ｉｎｔｅｒｆａｃｅ）回路を含む。
【００６３】
それぞれのＤＲＡＭ回路２３５は、ＤＲＡＭメモリ２３７とＤＲＡＭ入出力回路２３９とを含む。ＣＰＵ２１０は、メモリコントローラ２１２、光ＳＥＲＤＥＳ回路２１６、及び光電及び電光（Ｏ／Ｅ）変換回路２１４を含むインターフェース回路を含む。
【００６４】
処理システム２００で、データと複数の制御信号は、メモリコントローラ２１２の制御によってＣＰＵ２１０と複数のメモリ装置２３５との間で伝送されて受信される。
【００６５】
メモリコントローラ２１２は、メモリ装置２３５からデータを読み出すためのデータ読み出し動作、メモリ装置２３５にデータを書き込むための書き込み動作、またはメモリ装置２３５によって行われる他の動作を行うために要求されるあらゆるタイミングと複数の制御信号を発生させる。
【００６６】
メモリコントローラ２１２は、複数の電気信号を発生させ、フォーマット（ｆｏｒｍａｔ）を作り、前記複数の電気信号をシリアライズされた光信号に変換するために、Ｏ／Ｅ変換回路２１４及び／または光ＳＥＲＤＥＳ回路２１６に伝送し、シリアライズされた光信号を光バス２０７に伝送する。また、メモリコントローラ２１２は、光バス２０７を通じてメモリ装置２３５から受信される信号を受信して処理する。
【００６７】
この場合、光信号は、０／Ｅ変換回路２１４及び／または光ＳＥＲＤＥＳ回路２１６によって受信されて変換され、該変換された電気信号を処理のためにメモリコントローラ２１２に伝送される。
【００６８】
メモリ装置２３５に／から送受信されるデータと複数の制御信号は、ＳＥＲＤＥＳ回路２２９、Ｏ／Ｅ変換回路２３１、及び電気的バッファ回路２３３を含み、メモリモジュール２３０に具現されたインターフェース回路によって処理される。
【００６９】
メモリ装置２３５に／から送受信される並列電気信号は、ＤＲＡＭ入出力回路２３９と電気的バッファ回路２３３とを通じてＤＲＡＭメモリ２３７に／から伝送される。
【００７０】
電気的バッファ回路２３３は、入力光信号を並列電気信号に変換するためのＯ／Ｅ変換回路２３１に接続され、変換された並列電気信号は、電気的バッファ回路２３３を通じてＤＲＡＭ入出力回路２３９に送られる。
【００７１】
Ｏ／Ｅ変換回路２３１は、電気的バッファ回路２３３を通じてＤＲＡＭ入出力回路２３９から並列電気信号を受信し、該受信された並列電気信号を光信号に変換する。
【００７２】
光ＳＥＲＤＥＳ回路２２９は、光バス２０７からシリアライズされた光信号を受信し、該受信された光信号をデシリアライズし、該デシリアライズされた信号は、Ｏ／Ｅ変換回路２３１と電気的バッファ回路２３３とを通じてＤＲＡＭ装置２３５に伝送される。
【００７３】
光ＳＥＲＤＥＳ回路２２９は、電気的バッファ回路２３３とＯ／Ｅ変換回路２３１とを通じてメモリ回路２３５から並列電気信号を受信し、該受信された並列電気信号をシリアライズされた光信号にシリアライズし、該シリアライズされた光信号を光バス２０７に伝送する。
【００７４】
図３は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路のシリアライザ回路の概略的なブロック図である。シリアライザ回路２２は、本発明の実施形態によるＳＥＲＤＥＳ回路に含まれうる。
【００７５】
図３を参照すると、連続した変調されていない光信号（ｃｏｎｔｉｎｕｏｕｓ  ｕｎｍｏｄｕｌａｔｅｄ  ｌｉｇｈｔ  ｓｉｇｎａｌ）ＣＷＡは、レーザダイオード（ｌａｓｅｒ  ｄｉｏｄｅ）のような光源４１から受信される。複数の並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮは、外部から受信される。
【００７６】
連続した変調されていない光信号ＣＷＡは、光分配器（ｏｐｔｉｃａｌ  ｓｐｌｉｔｔｅｒ）４０に供給され、光分配器４０は、光信号ＣＷＡをＮ個の分配された連続した変調されていない光信号（Ｎ  ｓｐｌｉｔ  ｃｏｎｔｉｎｕｏｕｓ  ｕｎｍｏｄｕｌａｔｅｄｌｉｇｈｔ  ｓｉｇｎａｌｓ）に分配して変調ユニット（ｍｏｄｕｌａｔｉｏｎ  ｕｎｉｔ）４２に供給される。
【００７７】
変調ユニット４２は、Ｎ個の変調器４２−１〜４２−Ｎを含む。変調ユニット４２は、Ｎ個の分配された連続した変調されていない光信号とＮ個の並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮとを受信する。
【００７８】
Ｎ個の変調器４２−１〜４２−Ｎのそれぞれは、Ｎ個の並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮのそれぞれによってＮ個の分配された連続した変調されていない光信号のそれぞれを変調し、Ｎ個の分配変調光信号（Ｎ  ｓｐｌｉｔ  ｍｏｄｕｌａｔｅｄ  ｏｐｔｉｃａｌ  ｓｉｇｎａｌｓ）を生成する。
【００７９】
Ｎ個の分配変調光信号のそれぞれは、Ｎ個の並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮのそれぞれの情報によって変調される。すなわち、変調器４２−１、４２−２、．．．、４２−Ｎは、並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮに対して電光変換を行う。
【００８０】
Ｎ個の分配変調光信号は、遅延ブロック４４に供給される。遅延ブロック４４は、複数の光遅延ユニット４４−１、４４−２、．．．、４４−Ｎを含む。複数の光遅延ユニット４４−１、４４−２、．．．、４４−Ｎのそれぞれは、Ｎ個の分配変調光信号のそれぞれを受信することができる光遅延ライン（ｏｐｔｉｃａｌ  ｄｅｌａｙ  ｌｉｎｅ）として具現可能である。
【００８１】
複数の光遅延ユニット４４−１、４４−２、．．．、４４−Ｎのそれぞれは、Ｎ個の分配変調光信号のそれぞれに対して既定のそれぞれの遅延時間Ｄ１、Ｄ２、．．．、ＤＮを誘導するようにプログラムされる。遅延ブロック４４は、複数の遅延分配変調光信号（ｄｅｌａｙｅｄ  ｓｐｌｉｔ  ｍｏｄｕｌａｔｅｄ  ｏｐｔｉｃａｌ  ｓｉｇｎａｌｓ）ＯＰ１、ＯＰ２、．．．、ＯＰＮを生成する。
【００８２】
複数の遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、一つの光信号ＯＳＥＲ１を生成するために光結合器４６によって結合される。一つの光信号ＯＳＥＲ１は、複数の遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮがシリアライズされた一つの信号である。
【００８３】
光結合器４６が、遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを結合する時、前記遅延時間Ｄ１、Ｄ２、．．．、ＤＮは選択される。
【００８４】
遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、本発明の実施形態のように一つのシリアライズされた光信号ＯＳＥＲ１が、シリアライザ回路２２によって連続して時間順に配列される。
【００８５】
図３に示された本発明の実施形態によれば、最初に分配された変調光信号は、遅延ブロック４４から遅延ユニットに供給されない。複数の分配変調光信号のうちから二番目の光信号は、第１遅延ユニット４４−１に供給され、複数の分配変調光信号のうちから三番目の光信号は、第２遅延ユニット４４−２に供給される。このような構造は、発明の実施形態を説明するために使われる。
【００８６】
図３に示されたゼロ遅延（ｚｅｒｏ  ｄｅｌａｙ）を含む如何なる遅延量も最初の分配変調光信号に適用可能であり、それぞれの遅延によって遅延分配変調光信号は、光結合器４６によって一つのシリアライズされた変調光信号ＯＳＥＲ１に結合されてシリアライザ回路２２によって出力される。
【００８７】
図４Ａないし図４Ｃは、図３のシリアライザ回路の直列化プロセス（ｓｅｒｉａｌｉｚａｔｉｏｎ  ｐｒｏｃｅｓｓ）を示す概略図である。図４Ａを参照すると、複数の入力並列電気信号の例が図示される。このような具体例で、複数の並列電気信号ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮＮ上の入力データビットは、１、０、１、．．．、１である。図４Ｂと図４Ｃは、遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮのタイミング（ｔｉｍｉｎｇ）を示すタイミング図であり、総時間区間Ｔを占有するあらゆるデータのビットを表わし、各ビットが占有する時間ΔＴは、Ｔ／Ｎである。
【００８８】
図４Ｃに示されたように、ビットタイム周期（ｂｉｔ  ｔｉｍｅ  ｐｅｒｉｏｄ）ΔＴは、連続して隣接するように図示される。それぞれの光遅延ユニット４４−１、４４−２、．．．、４４−Ｎは、それぞれの分配変調光信号を以前の隣接するそれぞれの光遅延ユニット４４−１、４４−２、．．．、４４−Ｎよりビットタイム周期ΔＴほど遅延させ、それぞれの遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを生成する。
【００８９】
すなわち、複数の遅延Ｄ１、Ｄ２、．．．、ＤＮの遅延Ｄｉは、Ｄｉ＝ΔＴ（ｉ−１）、ここで、ｉ＝１、２、…、Ｎである。
【００９０】
したがって、直列化（ｓｅｒｉａｌｉｚａｔｉｏｎ）を実行する途中でシリアライザ回路２２は、遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮのデータビットのそれぞれを含む一つのシリアライズされた変調光信号ＯＳＥＲ１で複数のタイムスロット（ｔｉｍｅ  ｓｌｏｔｓ）を選択するために、複数の時間遅延Ｄ１、Ｄ２、．．．、ＤＮを使う。ここで、ビットスロット選択（ｂｉｔ  ｓｌｏｔ  ｓｅｌｅｃｔｉｏｎ）は、スイッチング（ｓｗｉｔｃｈｉｎｇ）関数として言及される。
【００９１】
図５は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路のデシリアライザ回路３４Ａの概略的なブロック図である。デシリアライザ回路３４Ａは、ＳＥＲＤＥＳ回路に含まれる。図５を参照すると、シリアライズされた変調光信号ＯＳＥＲ１は、光分配器５０で受信される。光分配器５０は、変調された光信号ＯＳＥＲ１を光遅延ブロック５２に供給される複数の分配変調光信号に分配する。
【００９２】
光遅延ブロック５２は、複数の光遅延ラインとして具現可能な複数の遅延ユニット５２−１、５２−２、．．．、５２−Ｎを含む。複数の遅延ユニット５２−１、５２−２、．．．、５２−Ｎのそれぞれは、遅延分配変調光信号のそれぞれを生成するために、分配変調光信号のそれぞれに複数の遅延ＤＮ−１、ＤＮ−２、．．．、Ｄ０のそれぞれを適用する。
【００９３】
遅延分配変調光信号を経時的に一直線に整列させるために、複数の遅延ＤＮ−１、ＤＮ−２、．．．、Ｄ０が選択される。
【００９４】
遅延分配複数の光信号は、復調ユニット５４に供給される。復調ユニット５４は、それぞれが遅延分配光信号を受信するためのそれぞれの光復調器５４−１、５４−２、．．．、５４−Ｎを含む。
【００９５】
複数の光復調器５４−１、５４−２、．．．、５４−Ｎは、図３のシリアライザ回路２２の変調ユニット４２の複数の変調器４２−１〜４２−Ｎと同一であり、スイッチング機能を行うことができる。すなわち、図４Ｂに示されたように、復調ユニット５４の複数の光復調器５４−１、５４−２、．．．、５４−Ｎは、シリアライズされた変調光信号ＯＳＥＲ１で対応するビットスロットを選択する。このようなビットスロットの選択機能は、複数の光復調器５４−１、５４−２、．．．、５４−Ｎまたは一つまたはそれ以上の光スイッチによって行われる。すなわち、スイッチング機能は、ビットスロットの選択機能である。
【００９６】
遅延ブロック５２から出力され、複数の遅延分配変調光信号は、復調ユニット５４によって復調されるか、再生される。
【００９７】
複数の光復調器５４−１、５４−２、．．．、５４−Ｎは、複数の遅延分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを生成するために、複数の遅延分配変調光信号を復調することができる。複数の光復調器５４−１、５４−２、．．．、５４−Ｎは、供給されるクロック信号ＣＬＫに応答して動作し、該動作結果として発生した複数の出力を提供する。本実施形態で、クロック信号ＣＬＫは、あらゆる光復調器５４−１、５４−２、．．．、５４−Ｎに同時に供給される。
【００９８】
各遅延量（ｄｅｌａｙ  ａｍｏｕｎｔｓ）は、複数の遅延分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを時間順に配列、すなわち、並列出力するために選択される。
【００９９】
各遅延ＤＮ−１、ＤＮ−２、．．．、Ｄ０は、それぞれの次に連続される隣接遅延とΔＴほど差がある。すなわち、ＤＮ−１＝（Ｎ−１）ΔＴ；ＤＮ−２＝（Ｎ−２）ΔＴ；ＤＮ−３＝（Ｎ−３）ΔＴ；．．．、Ｄ０＝０である。
【０１００】
図６Ａないし図６Ｃは、図５のデシリアライザ回路３４Ａの並列化プロセス（ｄｅｓｅｒｉａｌｉｚａｔｉｏｎ  ｐｒｏｃｅｓｓ）を示す概略図である。図６Ａは、遅延ブロック５２の各遅延ユニット５２−１、５２−２、．．．、５２−Ｎで受信された分配シリアライズされた変調光ＯＳＥＲ１を示す。図６Ｂは、遅延ユニット５２によって遅延された後の遅延分配シリアライズされた変調光信号ＯＳＥＲ１を示す。図６Ｂに示されたように、それぞれの信号は、データがサンプルされるように要求される定められた量ほど遅延されるように時間順に配列される。
【０１０１】
クロック信号のリーディングエッジ（ｌｅａｄｉｎｇ  ｅｄｇｅ）で、各データビット、例えば、１、０、１、．．．、１はサンプルされ、正確なデータを有する遅延分配出力光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮの変調に使われる。図６Ｃに示されたように、遅延分配出力光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、経時的に配列、すなわち、並列配列される。各光復調器５４−１、５４−２、．．．、５４−Ｎは、クロック信号ＣＬＫの下降エッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）またはクロック信号ＣＬＫの二つのエッジで活性化されうる。
【０１０２】
図７は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路の他のデシリアライザ回路３４Ｂの概略的なブロック図である。デシリアライザ回路３４Ｂは、本発明の概念によるＳＥＲＤＥＳ回路を含みうる。図７の実施形態は、復調ユニット５４に供給するために、シリアライズされた分配変調光信号ＯＳＥＲ１をそれぞれの遅延量ほど遅延させる代わりに、クロック信号ＣＬＫを復調ユニット６２に供給するという点で、図５の実施形態と異なる。
【０１０３】
図７を参照すると、シリアライズされた変調光信号ＯＳＥＲ１は、光分配器６０で受信される。光分配器６０は、光信号ＯＳＥＲ１を複数の分配変調光信号に分配して、それらを復調ユニット６２に供給する。復調ユニット６２は、それぞれの分配変調光信号を受信するためのそれぞれの光復調器６２−１、６２−２、．．．、６２−Ｎを含む。
【０１０４】
それぞれの光復調器６２−１、６２−２、．．．、６２−Ｎは、図３のシリアライザ回路２２の変調ユニット４２のそれぞれの変調器４２−１、４２−２、．．．、４２−Ｎと同一であり、スイッチング機能を行うことができる。すなわち、復調ユニット６２のそれぞれの光復調器６２−１、６２−２、．．．、６２−Ｎは、図４に示されたように、シリアライズされた変調光信号ＯＳＥＲ１で対応するビットスロットを選択する。
【０１０５】
ビットスロットの選択機能は、複数の光復調器６２−１、６２−２、．．．、６２−Ｎまたは一つまたはそれ以上の光スイッチによって行われる。すなわち、スイッチング機能は、ビットスロットの選択機能である。複数の分配変調光信号は、復調ユニット６２によって復調されるか、再生される。複数の光復調器６２−１、６２−２、．．．、６２−Ｎは、複数の遅延分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを生成するために、複数の分配変調光信号を復調することができる。
【０１０６】
複数の光復調器５４−１、５４−２、．．．、５４−Ｎは、供給されるクロック信号ＣＬＫに応答して動作し、該動作結果として発生した複数の出力を提供する。本実施形態で、クロック信号ＣＬＫは、クロック信号遅延ブロック６４に供給される。クロック信号遅延ブロック６４は、複数のクロック信号遅延ユニット６４−１、６４−２、．．．、６４−（Ｎ−１）を含み、複数のクロック信号遅延ユニット６４−１、６４−２、．．．、６４−（Ｎ−１）のそれぞれは、定められたそれぞれの遅延Ｄ１、Ｄ２、．．．、ＤＮ−１によるそれぞれのクロック信号を誘導する。
【０１０７】
クロック信号遅延ブロック６４は、クロック信号ＣＬＫを複数のクロック信号に分配し、複数の分配遅延クロック信号ＣＬＫ、ＣＬＫ１、ＣＬＫ２、．．．、ＣＬＫＮ−１を発生させるために、複数の分配クロック信号を複数の遅延ユニット６４−１、６４−２、．．．、６４−（Ｎ−１）に供給する。
【０１０８】
それぞれの分配遅延クロック信号ＣＬＫ、ＣＬＫ１、ＣＬＫ２、．．．、ＣＬＫＮ−１は、それぞれの光復調器６２−１、６２−２、．．．、６２−Ｎに供給される。複数の遅延Ｄ１、Ｄ２、．．．、ＤＮ−１は、複数の光復調器６２−１、６２−２、．．．、６２−Ｎから出力された複数の分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮを時間順に配列された、すなわち、並列出力するために選択される。
【０１０９】
各遅延ＤＮ−１、ＤＮ−２、．．．、Ｄ０は、それぞれの次に連続される隣接した遅延とΔＴほど差がある。
【０１１０】
図８Ａ及び図８Ｂは、図７のデシリアライザ回路３４Ｂのデシリアライゼーションプロセス（ｄｅｓｅｒｉａｌｉｚａｔｉｏｎ  ｐｒｏｃｅｓｓ）を示す概略図である。図８Ａは、復調ユニット６２によって受信された分配シリアライズされた変調光信号ＯＳＥＲ１を示す。図８Ａは、例えば、１、０、１、．．．、１であるデータビットの復旧のためにサンプリングされるそれぞれのデータビットのためのタイムウィンドウ（ｔｉｍｅ  ｗｉｎｄｏｗｓ）が時間順にΔＴほど移動することを示す。
【０１１１】
図８Ｂは、復調器６２−１、６２−２、．．．、６２−Ｎに供給される複数の遅延分配クロック信号ＣＬＫ、ＣＬＫ１、ＣＬＫ２、．．．、ＣＬＫＮ−１のタイミングを示す。図８Ｂは、遅延分配クロック信号ＣＬＫ、ＣＬＫ１、ＣＬＫ２、．．．、ＣＬＫＮ−１の遅延のために、データのサンプリングと復旧、各出力信号ＯＰ１、ＯＰ２、．．．、ＯＰＮの変調は、各遅延分配クロック信号ＣＬＫ、ＣＬＫ１、ＣＬＫ２、．．．、ＣＬＫＮ−１に適用された各遅延によって定義されたサンプリングウィンドウ（ｓａｍｐｌｉｎｇ  ｗｉｎｄｏｗ）で行われる。すなわち、複数の遅延分配出力光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、時間順に、すなわち、並列配列される。
【０１１２】
複数の光復調器６２−１、６２−２、．．．、６２−Ｎは、クロック信号の下降エッジまたはクロック信号ＣＬＫの上昇エッジと下降エッジとに活性化されうる。
【０１１３】
図９は、本発明のまた他の実施形態によるデシリアライザ回路３４Ｃの概略的なブロック図である。図９の実施形態は、デシリアライザ回路３４Ｃの出力で光電信号変換が行われるものを除けば、図５の実施形態と類似している。図５の構成要素のような構成要素は、図９の説明で省略する。
【０１１４】
図９を参照すると、それぞれの並列分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、それぞれの電光変換回路５６−１、５６−２、５６−３、．．、５６−Ｎに供給される。それぞれの電光変換回路５６−１、５６−２、５６−３、．．、５６−Ｎは、それぞれの分配変調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮをそれぞれの電気信号５４−１、５４−２、５４−３、．．．、５４−Ｎに変換させる。それぞれの電光変換回路５６−１、５６−２、５６−３、．．、５６−Ｎは、光検出器（ｐｈｏｔｏｄｅｔｅｃｔｏｒ）、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）、光検出装置、または他の類似した装置として具現可能である。
【０１１５】
図１０は、本発明のさらに他の実施形態によるデシリアライザ回路３４Ｄの概略的なブロック図である。図１０の実施形態は、デシリアライザ回路３４Ｄの出力で光電信号変換の追加を除けば、図７の実施形態と類似している。図７の構成要素のような構成要素は、図１０の説明で省略する。
【０１１６】
図１０を参照すると、並列分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮは、複数の電光変換回路６６−１、６６−２、６６−３、．．、６６−Ｎに供給される。それぞれの電光変換回路６６−１、６６−２、６６−３、．．、６６−Ｎは、それぞれの分配復調光信号ＯＰ１、ＯＰ２、．．．、ＯＰＮをそれぞれの電気信号６２−１、６２−２、６２−３、．．．、６２−Ｎに変換する。それぞれの電光変換回路６６−１、６６−２、６６−３、．．、６６−Ｎは、光検出器、フォトダイオード、光検出装置、または他の類似した装置として具現可能である。
【０１１７】
図１１は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの部分の概略的なブロック図である。特に、図１１は、データ処理システムで使う本発明の実施形態による光相互接続システム（ｏｐｔｉｃａｌｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｓｙｓｔｅｍ）２５０を示す。図１１を参照すると、データ処理システム２５０は、光通信バスまたはチャンネル２６１によって互いに接続された２つの光送受信器２６０及び２７０を含む。
【０１１８】
光通信バス２６１は、一つまたはそれ以上の光導波路及び／または一つまたはそれ以上の光結合器を使って具現可能である。光導波路（ら）は、例えば、ガラス、ポリマー（ｐｏｌｙｍｅｒ）、半導体、または他の適当な材料を含みうる。光導波路は、シリコンフォトニクス技術（ｓｉｌｉｃｏｎ  ｐｈｏｔｏｎｉｃｓ  ｔｅｃｈｎｏｌｏｇｙ）によって他の回路と半導体ウェハー（ｗａｆｅｒ）で集積するのに適した一つまたはそれ以上の光繊維及び／または一つまたはそれ以上の四角の光導波路を含みうる。光送受信器２６０は、シリアライズされた光信号ＯＳＥＲ１を光通信バス２６１の光通信ライン２７６−１を通じて光送受信器２７０に伝送する。そして、光送受信器２７０は、シリアライズされた光信号ＯＳＥＲ２を光通信バス２６１の光通信ライン２７６−２を通じて光送受信器２６０に伝送する。
【０１１９】
各光送受信器２６０、２７０は、前述した多様な実施形態のうちの何れか一つによる光ＳＥＲＤＥＳ回路２６３、２７３を含む。ＳＥＲＤＥＳ回路２６３は、シリアライザ回路２６２とデシリアライザ回路２６４とを含み、ＳＥＲＤＥＳ回路２７３は、シリアライザ回路２７２とデシリアライザ回路２７４とを含む。各シリアライザ回路２６２、２７２は、本発明の実施形態と関連して前述したタイプ（ｔｙｐｅ）であり得る。各デシリアライザ回路２６４、２７４は、本発明の実施形態と関連して前述したタイプであり得る。
【０１２０】
変調されていない連続した光信号（ｕｎｍｏｄｕｌａｔｅｄ  ｃｏｎｔｉｎｕｏｕｓ  ｌｉｇｈｔ  ｓｉｇｎａｌ）ＣＷＡを用いて、シリアライザ回路２６２は、光バス２７６−１への伝送のために入力並列の電気信号ＩＮＡをシリアライズされた光信号ＯＳＥＲ１に変換する。変調されていない連続した光信号ＣＷＢを用いて、シリアライザ回路２７２は、光バス２７６−２への伝送のために入力並列電気信号ＩＮＢをシリアライズされた光信号ＯＳＥＲ２に変換する。
【０１２１】
デシリアライザ回路２６４は、光バス２７６−２から受信されたシリアライズされた光信号ＯＳＥＲ２を並列電気信号ＯＵＴＡに変換し、デシリアライザ２７４は、光バス２７６−１から受信されたシリアライズされた光信号ＯＳＥＲ１を並列電気信号ＯＵＴＢに変換する。
【０１２２】
図１２は、本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとの変換を行う光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含むデータ処理システムの概略的な機能ブロック図である。
【０１２３】
図１２の処理システム２００Ａは、処理システム２００ＡでＯ／Ｅ変換回路２３９Ａが、図２のＤＲＡＭメモリ回路２５３から分離されるものを除いては、図２で説明された処理システム２００と類似している。
【０１２４】
図１２を参照すると、処理システム２００Ａは、ＤＲＡＭメモリ回路２３５Ａに／からデータを処理するＤＲＡＭインターフェース（Ｉ／Ｆ）システムである。これは、発明の実施形態を説明するためのものであって、本発明の概念は、他のシステムに使われる。
【０１２５】
図１２を参照すると、処理システム２００Ａは、光通信バス２０７Ａを通じて複数のメモリモジュール２３０Ａに接続された処理システム２１０Ａ、例えば、ＣＰＵを含む。
【０１２６】
光通信バス２０７Ａは、一つまたはそれ以上の光導波路として具現可能な３つの光ライン２０１Ａ−１、２０１Ａ−２、及び２０１Ａ−３を含む。
【０１２７】
３つのライン２０１Ａ−１、２０１Ａ−２、２０１Ａ−３は、３つの光結合器２１１Ａ−１、２１１Ａ−２、２１１Ａ−３によってメモリモジュール２３０Ａと処理システム２１０Ａとの間を連結する。
【０１２８】
図１２に示されたＤＲＡＭ  Ｉ／Ｆのように、ライン２０１Ａ−１は、読み出しデータＲＤＡＴＡラインであり、ライン２０１Ａ−２は、書き込みデータＷＤＡＴＡラインであり、ライン２０１Ａ−３は、アドレスＡＤＤ／制御ＣＴＲＬラインである。各ラインで、光通信バス２０７Ａに伝送される情報は、シリアライズされたフォーマットであり、光学的に伝送される。
【０１２９】
それぞれのメモリモジュール２３０Ａは、光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路２２９Ａを含むインターフェース回路を含む。それぞれのＤＲＡＭ回路２３５Ａは、ＤＲＡＭメモリ２３７Ａと、ＤＲＡＭ光電／電光変換回路（Ｏ／Ｅ）２３９Ａとを含む。プロセッシングシステム２１０Ａは、メモリコントローラ２１２Ａ、光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路２１６Ａ、及び電光変換回路（Ｏ／Ｅ）２１４Ａを含むインターフェースを含む。
【０１３０】
システム２００Ａで、データと複数の制御信号は、メモリコントローラ２１２の制御によってプロセッシングシステム２１０Ａとそれぞれのメモリモジュール２３５Ａとの間で相互伝送される。
【０１３１】
メモリコントローラ２１２Ａは、それぞれのメモリ装置２３５Ａからデータを読み出すためのデータ読み出し動作、それぞれのメモリ装置２３５Ａにデータを書き込むための書き込み動作、及びそれぞれのメモリ装置２３５Ａによって行われる他の動作を行うために要求されるあらゆるタイミングと制御信号を発生させる。
【０１３２】
メモリコントローラ２１２Ａは、複数の信号を発生させ、フォーマットを作り、前記複数の信号を光電（Ｏ／Ｅ）変換回路２１４Ａ及び／または並列電気信号からシリアライズされた光信号に変換するための光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路２１６Ａに伝送し、このような信号を光バス２０７Ａに伝送する。
【０１３３】
また、メモリコントローラ２１２Ａは、光学的バス２０７Ａを通じてそれぞれのメモリ装置２３５Ａから回送される複数の信号を受信して処理する。この際、処理のために変換された電気信号をメモリコントローラ２１２Ａに伝送する光電（Ｏ／Ｅ）変換回路２１４Ａ及び／またはＳＥＲＤＥＳ回路２１６Ａによって光学的信号が受信されて変換される。
【０１３４】
それぞれのメモリ装置２３５Ａと通信するデータと複数の制御信号は、ＳＥＲＤＥＳ回路２２９ＡとＯ／Ｅ変換回路２３９Ａとによって伝送されて処理される。
【０１３５】
Ｏ／Ｅ変換回路２３９Ａは、受信された光信号を電気信号に変換し、該変換された並列電気信号をＤＲＡＭメモリ２３７Ａに伝達する。
【０１３６】
Ｏ／Ｅ変換回路２３９Ａは、またＤＲＡＭ２３７Ａから並列電気信号を受信し、該受信された並列電気信号を光信号に変換する。
【０１３７】
光ＳＥＲＤＥＳ回路２２９Ａは、光バス２０７Ａからシリアライズされた光信号を受信し、該受信された光信号をデシリアライズし、該デシリアライズされた信号をＤＲＡＭ装置２３５Ａ、特に、ＤＲＡＭ装置２３５ＡのＯ／Ｅ変換回路２３９Ａに伝送される。
【０１３８】
ＳＥＲＤＥＳ回路２２９Ａは、また、Ｏ／Ｅ変換回路２３９Ａを通じてメモリ回路２３５Ａから並列信号を受信し、並列信号をシリアライズされた光信号にシリアライズし、該シリアライズされた光信号を光バス２０７Ａに伝送する。
【０１３９】
図１３は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの概略的なブロック図である。
【０１４０】
図１３のデータ処理システム３００は、図１１で説明した光インターコネクションシステム（ｏｐｔｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｓｙｓｔｅｍ）２５０を含む。装置１と装置２とで言及された二つの処理システム３１０、３２０は、光インターコネクションシステム２５０を通じて通信する。
【０１４１】
図１３を参照すると、データ処理システム３００の光インターコネクションシステム２５０は、光通信バスまたは光通信チャンネル（ｃｈａｎｎｅｌ）３６１によって互いに接続された２つの光送受信器３６０、３７０を含む。
【０１４２】
光通信バス３６１は、一つまたはそれ以上の光導波路及び／または一つまたはそれ以上の光結合器を使うことができる。例えば、光導波路は、ガラス、重合体（ｐｏｌｙｍｅｒ）、半導体、または他の適当な物質を含みうる。光導波路は、一つまたはそれ以上の光繊維及び／またはシリコンフォトニクス技術によって他の回路とともに半導体ウェハーに集積するのに適切な一つまたはそれ以上の四角の光導波路を含む。
【０１４３】
光送受信器３６０は、光通信バス３６１の光通信ライン３７６−１を通じてシリアライズされた光信号ＯＳＥＲ１を光送受信器３７０に伝送する。そして、光送受信器３７０は、光通信バス３６１の光通信ライン３７６−２を通じてシリアライズされた光信号ＯＳＥＲ２を光送受信器３６０に伝送する。
【０１４４】
光送受信器３６０は、前述した複数のＳＥＲＤＥＳ回路のうちの何れか一つによるＳＥＲＤＥＳ回路３６３を含み、光送受信器３７０は、前述した複数のＳＥＲＤＥＳ回路のうちの何れか一つによるＳＥＲＤＥＳ回路３７３を含む。
【０１４５】
ＳＥＲＤＥＳ回路３６３は、シリアライザ（ＳＥＲ）回路３６２とデシリアライザ（ＤＥＳ）回路３６４とを含み、ＳＥＲＤＥＳ回路３７３は、シリアライザ（ＳＥＲ）回路３７２とデシリアライザ（ＤＥＳ）回路３７４とを含む。各シリアライザ回路３６２、３７２は、本発明の実施形態と関連して、例えば、図３で説明したシリアライザ回路２２であり得る。各デシリアライザ回路３６４、３７４は、図５と図７とでそれぞれ説明したそれぞれのデシリアライザ回路３４Ａ、３４Ｂであり得る。
【０１４６】
変調されていない連続した光信号ＣＷＡを使って、シリアライザ回路３６２は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）３１２のような処理処置から受信された入力並列電気信号ＩＮＡを光通信ライン３７６−１に伝送のために、シリアライズされた光信号ＯＳＥＲ１に変換する。
【０１４７】
変調されていない連続した光信号ＣＷＢを使って、シリアライザ回路３７２は、マイクロプロセッサ３２２のような処理処置から受信された入力並列電気信号ＩＮＢを光通信ライン３７６−２に伝送のために、シリアライズされた光信号ＯＳＥＲ２に変換する。
【０１４８】
デシリアライザ回路３６４は、光通信ライン３７６−２から受信されたシリアライズされた光信号ＯＳＥＲ２を並列光信号に変換し、並列光信号は、Ｏ／Ｅ変換回路３１４によって並列電気信号ＯＵＴＡに変換される。該変換された並列電気信号は、マイクロプロセッサ３１２に伝送される。デシリアライザ回路３７４は、光通信ライン３７６−１から受信されたシリアライズされた光信号ＯＳＥＲ１を並列光信号に変換し、並列光信号は、Ｏ／Ｅ変換回路３２４によって並列電気信号ＯＵＴＡに変換される。該変換された並列電気信号は、マイクロプロセッサ３２２に伝送される。
【０１４９】
図１４は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が適用されたデータ処理システムの概略的なブロック図である。
【０１５０】
図１４のデータ処理システム４００は、図１１で説明した光インターコネクションシステム２５０を含む。装置１と装置２とで言及された二つの処理システム４１０、４２０は、光インターコネクションシステム２５０を通じて通信する。
【０１５１】
図１４を参照すると、データ処理システム４００の光インターコネクションシステム２５０は、光通信バスまたは光通信チャンネル４６１によって互いに接続された２つの光送受信器４６０、４７０を含む。
【０１５２】
光通信バス４６１は、一つまたはそれ以上の光導波路及び／または一つまたはそれ以上の光結合器を使うことができる。例えば、光導波路は、ガラス、重合体（ｐｏｌｙｍｅｒ）、半導体、または他の適当な物質を含みうる。光導波路は、一つまたはそれ以上の光繊維及び／またはシリコンフォトニクス技術によって他の回路とともに半導体ウェハーに集積するのに適切な一つまたはそれ以上の四角の光導波路を含む。
【０１５３】
光送受信器４６０は、光通信バス４６１の光通信ライン４７６−１を通じてシリアライズされた光信号ＯＳＥＲ１を光送受信器４７０に伝送する。そして、光送受信器４７０は、光通信バス４６１の光通信ライン４７６−２を通じてシリアライズされた光信号ＯＳＥＲ２を光送受信器４６０に伝送する。
【０１５４】
光送受信器４６０は、前述した複数のＳＥＲＤＥＳ回路のうちの何れか一つによるＳＥＲＤＥＳ回路４６３を含み、光送受信器４７０は、前述した複数のＳＥＲＤＥＳ回路のうちの何れか一つによるＳＥＲＤＥＳ回路４７３を含む。
【０１５５】
ＳＥＲＤＥＳ回路４６３は、シリアライザ（ＳＥＲ）回路４６２とデシリアライザ（ＤＥＳ）回路４６４とを含み、ＳＥＲＤＥＳ回路４７３は、シリアライザ（ＳＥＲ）回路４７２とデシリアライザ（ＤＥＳ）回路４７４とを含む。各シリアライザ回路４６２、４７２は、本発明の実施形態と関連して、例えば、図３で説明したシリアライザ回路２２であり得る。各デシリアライザ回路４６４、４７４は、図９と図１０とでそれぞれ説明したそれぞれのデシリアライザ回路３４Ｃ、３４Ｄであり得る。特に、図１４の各デシリアライザ回路４６４、４７４と図１３の各デシリアライザ回路３６４、３７４との差を見れば、図１４の各デシリアライザ回路４６４、４７４は、Ｅ／Ｏ変換回路を含み、図１３の各デシリアライザ回路３６４、３７４の出力は、それぞれのＥ／Ｏ変換回路３１４、３２４に供給される。
【０１５６】
図１４を参照すると、変調されていない連続した光信号ＣＷＡを使って、シリアライザ回路４６２は、マイクロプロセッサ４１２のような処理処置から受信された入力並列電気信号ＩＮＡを光通信ライン４７６−１に伝送のために、シリアライズされた光信号ＯＳＥＲ１に変換する。変調されていない連続した光信号ＣＷＢを使って、シリアライザ回路４７２は、マイクロプロセッサ４２２のような処理処置から受信された入力並列電気信号ＩＮＢを光通信ライン４７６−２に伝送のために、シリアライズされた光信号ＯＳＥＲ２に変換する。
【０１５７】
デシリアライザ回路４６４は、光通信ライン４７６−２から受信されたシリアライズされた光信号ＯＳＥＲ２を並列光信号に変換し、並列光信号は、デシリアライザ回路４６４内に具現されたＯ／Ｅ変換回路によって並列電気信号ＯＵＴＡに変換される。該変換された並列電気信号は、マイクロプロセッサ４１２に伝送される。デシリアライザ４７４は、光通信ライン４７６−１から受信されたシリアライズされた光信号ＯＳＥＲ１を並列光信号に変換し、並列光信号は、デシリアライザ回路４６４内に具現されたＯ／Ｅ変換回路によって並列電気信号ＯＵＴＢに変換される。該変換された並列電気信号は、マイクロプロセッサ４２２に伝送される。
【０１５８】
図１５は、本発明の実施形態による複数の並列電気信号をシリアライズされた光信号に変換する方法を説明するためのフローチャートである。図１５のシリアライジング方法は、図３のシリアライザ回路２２によって行われる。
【０１５９】
図１５を参照すると、連続した光信号が分配（ｓｐｌｉｔ）され、該分配された光信号が、複数の並列光学的信号を生成するために、複数の並列電気信号によって変調される（ステップＳ１５．１）。
【０１６０】
それぞれの遅延を複数の並列光信号のそれぞれに適用する（ステップＳ１５．２）。
遅延された複数の並列光信号が、シリアライズされた光信号を形成するために結合される（ステップＳ１５．３）。
【０１６１】
図１６は、本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号（ａｐｌｕｒａｌｉｔｙ  ｏｆ  ｐａｒａｌｌｅｌ  ｅｌｅｃｔｒｉｃａｌ  ｓｉｇｎａｌｓ）に変換する方法を説明するためのフローチャートである。
【０１６２】
図１６のデシリアライジング（ｄｅｓｅｒｉａｌｉｚｉｎｇ）方法は、図５のデシリアライザ回路３４Ａまたは図９のデシリアライザ回路３４Ｃによって行われる。
【０１６３】
図１６を参照すると、シリアライズされた光信号は、複数の並列光信号に分配される（ステップＳ１６．１）。
【０１６４】
それぞれの遅延が、複数の並列光信号を経時的に整列するために、前記複数の光信号のそれぞれに適用される（ステップＳ１６．２）。
【０１６５】
複数の並列電気信号を生成するために、一つのクロック信号を使って前記複数の並列光信号をデコーディングするか、または復調する（ステップＳ１６．３）。
【０１６６】
図１７は、本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号に変換する方法を説明するためのフローチャートである。図１７のデシリアライジング方法は、図７のデシリアライザ回路３４Ｂまたは図１０のデシリアライザ回路３４Ｄによって行われる。
【０１６７】
図１７を参照すると、シリアライズされた光信号は、複数の並列光信号に分配される（ステップＳ１７．１）。
【０１６８】
それぞれの遅延が、複数の遅延クロック信号のそれぞれを生成するために、クロック信号に適用される（ステップＳ１７．２）。
【０１６９】
複数の並列電気信号を生成するために、前記複数の遅延クロック信号を使って前記複数の並列光信号をデコーディングするか、または復調する（ステップＳ１７．３）。
【０１７０】
図１３と図１４のデータ処理システム３００、４００で、複数の装置３１０、３２０、４１０、及び４２０は、データと複数の信号とを送受信するために、直列通信プロトコル（ｓｅｒｉａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｐｒｏｔｏｃｏｌ）を使って通信する。本発明の概念は、現在使用中であるか、または開発中である多種の直列通信プロトコルに適用可能である。
【０１７１】
例えば、本発明の概念は、Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ（ＵＡＲＴ）、Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ（ＳＰＩ）、Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  ＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（Ｉ２Ｃ）、Ｓｙｓｔｅｍ  Ｍａｎａｇｅｍｅｎｔ  Ｂｕｓ（ＳＭＢ）、Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ（ＣＡＮ）、Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ（ＵＳＢ）、Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｎｅｔ  Ｅｘｐｒｅｓｓ（ＰＣＩ−Ｅ）、ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ（ＭＩＰＩＴＭ）、Ｌｉｇｈｔ  Ｐｅａｋ、または他のよく知られた複数の直列通信プロトコルに適用可能である。
【０１７２】
図１８は、本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＳＰＩシリアル通信を使うデータ処理システムのブロック図である。
【０１７３】
従来のＳＰＩ直列通信プロトコルの説明は、例えば、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｓｅｒｉａｌ＿Ｐｅｒｉｐｈｅｒａｌ＿Ｉｎｔｅｒｆａｃｅ＿Ｂｕｓとそこで引用された複数の参照とこれらに含まれた内容とをレファレンス（ｒｅｆｅｒｅｎｃｅ）として参照する。
【０１７４】
図１８を参照すると、本発明の概念によるＳＰＩシステム５００は、直列光インターコネクションシステム５１１を通じて複数のスレーブ（ｓｌａｖｅ）装置、例えば、４つのスレーブ装置５１２、５１４、５１６、及び５１８と通信するために結合されたＳＰＩマスタ（ｍａｓｔｅｒ）装置５１０とを含む。
【０１７５】
それぞれのスレーブ装置５１２、５１４、５１６、及び５１８は、シフトレジスタ（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）、メモリチップ（ｍｅｍｏｒｙ  ｃｈｉｐ）またはメモリ装置、ポート拡張器（ｐｏｒｔ  ｅｘｐａｎｄｅｒ）、ディスプレイドライバー（ｄｉｓｐｌａｙ  ｄｒｉｖｅｒ）、データ変換器（ｄａｔａ  ｃｏｎｖｅｒｔｅｒ）、プリンター（ｐｒｉｎｔｅｒ）、データ保存装置（ｄａｔａ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ）、センサー（ｓｅｎｓｏｒ）、マイクロプロセッサまたは他の装置であり得る。
【０１７６】
それぞれの装置５１０、５１２、５１４、５１６、５１８は、本発明の概念によるＳＥＲＤＥＳ５２０または５３０を含む光インターフェース（ｏｐｔｉｃａｌ  ｉｎｔｅｒｆａｃｅ）を含む光通信インターフェースを含む。ＳＥＲＤＥＳ５２０または５３０を含む光インターフェースは、ＭＯＳＩ（ｍａｓｔｅｒ  ｏｕｔ−ｓｌａｖｅ  ｉｎ）光ラインまたはＭＩＳＯ（ｍａｓｔｅｒ  ｉｎ−ｓｌａｖｅ  ｏｕｔ）光ラインを通じてシリアライズされた複数の光信号を伝送しうる。
【０１７７】
各インターフェース５２０、５３０は、電気的データバス及び／または光データバスを通じて各インターフェース５２０、５３０の間でシリアルクロック信号ＣＬＫを伝送しうる。
【０１７８】
電気的データバス及び／または光データバスで形成されうる通信バスを通じて相応するチップ選択入力ＣＳを通じてそれぞれのＳＰＩスレーブ装置５１２、５１４、５１６、及び５１８は、相応するチップ選択信号ＳＳ０、ＳＳ１、ＳＳ２、及びＳＳ３によって選択されうる。
【０１７９】
図１９は、本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＳＡＴＡシリアル通信を使うデータ処理システムのブロック図である。
【０１８０】
従来のＳＡＴＡシリアル通信プロトコルの説明は、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｓｅｒｉａｌ＿ＡＴＡとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。
【０１８１】
図１９を参照すると、本発明の概念によるＳＡＴＡシステム６００は、シリアル光インターコネクションシステム６０８を通じてＳＡＴＡ装置６３０と結合されて通信するＳＡＴＡホスト６１０を含む。
【０１８２】
ＳＡＴＡホスト６１０は、データバス６１３を通じて通信するホストＣＰＵ６１１を含む。ＳＡＴＡホスト６１０は、データバス６１３に接続され、メモリ６１５への直接アクセス（ｄｉｒｅｃｔ  ａｃｃｅｓｓ）を制御するＤＭＡ（ｄｉｒｅｃｔ  ｍｅｍｏｒｙ  ａｃｃｅｓｓ）コントローラ６１７を含む。
【０１８３】
ＤＭＡコントローラ６１７は、ＳＡＴＡインターフェース装置６１９と通信する。ＳＡＴＡインターフェース装置６１９は、シリアライザ回路６２２とデシリアライザ回路６２４とを含むＳＥＲＤＥＳ回路６２３を含む。
【０１８４】
ＳＡＴＡシステム６００のＳＡＴＡ装置６３０は、ハードディスク（ｈａｒｄ  ｄｉｓｋ）６６０やメモリ６５０のようなメモリシステムに接続されたハードディスクコントローラ（ｈａｒｄ  ｄｉｓｋ  ｃｏｎｔｒｏｌｌｅｒ：以下、ＨＤＣ）６４０を含む。ＨＤＣ６４０は、データバス６４３を通じて通信するメインコントロールユニット（ｍａｉｎｃｏｎｔｒｏｌｌｅｒ  ｕｎｉｔ）６４１を含む。
【０１８５】
ＨＤＣ６４０は、ディスク６６０とバッファ６４７との間で接続されたディスクコントロール（ｄｉｓｋ  ｃｏｎｔｒｏｌ）６４９を含む。ＳＡＴＡインターフェース装置６４５は、バッファ６４７と接続される。バッファ６４７は、ディスクコントロール６４９、メモリ６５０、及びＳＡＴＡインターフェース装置６４５の間の複数の信号をバッファリング（ｂｕｆｆｅｒｉｎｇ）する。ＳＡＴＡインターフェース装置６４５は、シリアライザ６３２とデシリアライザ回路６３４とを含むＳＥＲＤＥＳ回路６３３を含む。
【０１８６】
ＳＡＴＡインターフェース装置６１９のシリアライザ回路６２２とデシリアライザ回路６２４は、ＨＤＣ６４０のシリアライザ回路６３２とデシリアライザ回路６３４とシリアル光インターコネクションシステム６０１とに接続されてシリアル光通信を行う。
【０１８７】
ＨＤＣ６４０は、ＭＣＵ６４１、データバス６４３、ＳＡＴＡインターフェース装置６４５、バッファ６４７、及びディスクコントロール６４９のうち少なくとも一つを制御する。
【０１８８】
書き込み動作の間に、メモリ６１５に保存された書き込みデータは、ＤＭＡコントローラ６１７の制御によってＳＡＴＡインターフェース装置６１９のシリアライザ６２２に伝送される。シリアライザ６２２は、並列電気ライトデータを光シリアルデータにシリアライズして、デシリアライザ回路６３４に光シリアルデータを伝送する。
【０１８９】
デシリアライザ回路６３４は、電気的クロック信号を用いてシリアライズされた光データを並列光データにデシリアライズし、並列光データを並列電気信号に変換する。バッファ６４７は、並列電気信号を一時的にバッファリング／保存し、並列電気信号をメモリ６５０に伝送する。
【０１９０】
ディスクコントロール６４９は、メモリ６５０に保存されたデータを読み出し、該読み出されたデータをディスク６６０に書き込みする。ディスク６６０は、ハードディスクドライブ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ、ＨＤＤ）、ＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｒｉｖｅ）、または他種の保存装置であり得る。
【０１９１】
読み出し動作の間に、処理動作は、前述した書き込み動作と逆に行われる。
図２０は、本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＩ２Ｃシリアル通信を使うデータ処理システムのブロック図である。
【０１９２】
従来のＩ２Ｃシリアル通信プロトコルは、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｉ％Ｃ２％Ｂ２Ｃとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。
【０１９３】
図２０を参照すると、本発明の概念によるＩ２Ｃシステム７００は、Ｉ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０とを含む。Ｉ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０は、光バスライン７１３−１、７１３−２を含む光シリアルバス７１１を通じてシリアルで通信することができる。
【０１９４】
Ｉ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０は、示されたように、光パワー分配（ｏｐｔｉｃａｌ  ｐｏｗｅｒ  ｓｐｌｉｔｔｉｎｇ）またはカップリング素子によって光シリアルバス７１１のシリアルデータラインＳＤＡ７１３−１を通じて互いに連結される。光シリアルバス７１１のシリアルデータラインＳＤＡ７１３−１とシリアルクロックラインＳＣＬ７１３−２のそれぞれは、光バスラインの両先端に突然のインデックス（ｉｎｄｅｘ）変化によってなされる光信号の反射を除去するために、光終端（ｏｐｔｉｃａｌ  ｔｅｒｍｉｎａｔｉｏｎ）装置７１５、７１７のそれぞれによって終端される。
【０１９５】
Ｉ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０のそれぞれは、本明細書で説明した本発明の概念のＳＥＲＤＥＳ回路を含むインターフェース装置７３０、７４０を含む。
【０１９６】
Ｉ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０のそれぞれは、それぞれのＳＥＲＤＥＳ回路７３０、７４０を用いてシリアル光信号を光バス７１１を通じてシリアルで通信する。Ｉ２Ｃマスタ装置７１０のＳＥＲＤＥＳ回路７３０のシリアライザ回路によってシリアライズされた複数の光信号は、シリアルデータラインＳＤＡ７１３−１を通じてＩ２Ｃスレーブ装置７２０のＳＥＲＤＥＳ回路７４０に伝送され、ＳＥＲＤＥＳ回路７４０のデシリアライザによって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
【０１９７】
スレーブ装置７２０のＳＥＲＤＥＳ回路７４０のシリアライザ回路によってシリアライズされた複数の光信号は、シリアルデータライン７１３−１を通じてマスタ装置７１０のＳＥＲＤＥＳ回路７３０に伝送され、ＳＥＲＤＥＳ回路７３０のデシリアライザによって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
【０１９８】
シリアライズされた複数の光信号を伝送するために使われるシリアルクロック信号は、シリアルクロックライン７１３−２を通じてＩ２Ｃマスタ装置７１０とＩ２Ｃスレーブ装置７２０との間で伝送される。
【０１９９】
図２１は、本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＵＳＢシリアル通信を使う処理システムのブロック図である。
【０２００】
従来のＵＳＢシリアル通信プロトコルは、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｉ％Ｃ２％Ｂ２Ｃとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。
【０２０１】
本発明の概念は、少なくともバージョン（ｖｅｒｓｉｏｎ）１．０、２．０、及び３．０を含むあらゆるバージョンのＵＳＢシリアル通信に適用可能である。
【０２０２】
図２１を参照すると、本発明の概念によるＵＳＢシステム８００は、複数のバスライン８１３−１、８１３−２を含む光シリアルバス８１１を通じて直列に通信することができるＵＳＢホスト装置８１０とＵＳＢ装置８２０とを含む。
【０２０３】
ＵＳＢホスト装置８１０とＵＳＢ装置８２０のそれぞれは、本発明の概念によるＳＥＲＤＥＳ回路を含むそれぞれのインターフェース装置８２３及び８３３を含む。
【０２０４】
ＵＳＢホスト装置８１０とＵＳＢ装置８２０は、それぞれのＳＥＲＤＥＳ回路８２３及び８３３を用いて光シリアルバス８１１を通じて複数の光シリアル信号を伝送することによって直列に通信する。
【０２０５】
ＵＳＢホスト装置８１０のＳＥＲＤＥＳ回路８２３のシリアライザ回路８２２によってシリアライズされた複数の光信号は、シリアルデータライン８１３−１を通じてＵＳＢ装置８２０のＳＥＲＤＥＳ回路８３３に伝送され、ＳＥＲＤＥＳ回路８３３のデシリアライザ８３４によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
【０２０６】
ＵＳＢ装置８２０のＳＥＲＤＥＳ回路８３３のシリアライザ回路８３２によってシリアライズされた複数の光信号は、シリアルデータライン８１３−２を通じてＵＳＢホスト装置８１０のＳＥＲＤＥＳ回路８２３に伝送され、ＳＥＲＤＥＳ回路８２３のデシリアライザ８２４によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
図２２は、本発明の光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）が使われるＣＡＮシリアル通信を使うデータ処理システムのブロック図である。
【０２０７】
従来のＵＳＢシリアル通信プロトコルは、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｃｏｎｔｒｏｌｌｅｒ＿ａｒｅａ＿ｎｅｔｗｏｒｋとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。
【０２０８】
図２２を参照すると、本発明の概念によるＣＡＮシステム９００は、光バスライン９１３−１、９１３−２を含む光シリアルバス９１１を通じて直列に通信する第１装置９１０と第２装置９２０とを含む。
【０２０９】
第１装置９１０は、マイクロコントローラまたはそれと類似した装置であり得る。
光バスライン９１３−１、９１３−２は、ＳＴＰ（ｓｈｉｅｌｄｅｄ  ｔｗｉｓｔｅｄｐａｉｒ）またはＵＴＰ（ｕｎｓｈｉｅｌｄｅｄ  ｔｗｉｓｔｅｄ  ｐａｉｒ）として具現可能である。それぞれのバスライン９１３−１、９１３−２を通じて伝送されるそれぞれの信号ＣＡＮ＿Ｌ、ＣＡＮ＿Ｈは、差動信号である。
【０２１０】
第１装置９１０と第２装置９２０のそれぞれは、本発明の概念によるＳＥＲＤＥＳ回路を含むそれぞれのインターフェース回路を含む。
【０２１１】
第１装置９１０と第２装置９２０は、それぞれのＳＥＲＤＥＳ回路を用いて光シリアルバス９１１を通じて複数の光シリアル信号を伝送することによって直列に通信する。
【０２１２】
第１装置９１０のシリアライザ回路９２２によってシリアライズされた複数の光信号は、シリアルバスライン９１３−１、９１３−２を通じて第２装置９２０のＳＥＲＤＥＳ回路に伝送され、第２装置９２０のＳＥＲＤＥＳ回路のデシリアライザ９３４によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
【０２１３】
第２装置９２０のＳＥＲＤＥＳ回路のシリアライザ回路９３２によってシリアライズされた複数の光信号は、シリアルバスライン９１３−１、９１３−２を通じて第１装置９１０のＳＥＲＤＥＳ回路に伝送され、第１装置９１０のＳＥＲＤＥＳ回路のデシリアライザ９２４によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。
【０２１４】
前述したように、本発明の概念は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）アライアンス（Ａｌｌｉａｎｃｅ）によって或る形態のシリアル通信プロトコルに適用可能である。
【０２１５】
ＭＩＰＩについての情報と具体的な内容は、ｈｔｔｐ：／／ｗｗｗ．ｍｉｐｉ．ｏｒｇ／ａｏｖｅｒｖｉｅｗ．ｓｈｔｍｌ、ｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｍｏｂｉｌｅ＿Ｉｎｄｕｓｔｒｙ＿Ｐｒｏｃｅｓｓｏｒ＿Ｉｎｔｅｒｆａｃｅとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。
【０２１６】
図２３は、本発明の実施形態による光シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を含み、ＭＩＰＩアライアンスによって保持されるシリアル通信インターフェースが使われたシステムのブロック図である。
【０２１７】
図２３を参照すると、システム１０００は、通信を制御する応用プロセッサ１０１０を含む。応用プロセッサ１０１０は、外部システムと装置を含むシリアル通信インターフェースとを含む。特に、応用プロセッサ１０１０は、それぞれのインターフェース１０９１、１０８１、及び１０７１を通じてスピーカー１０９０、マイクロホン１０８０、及び外部メモリのような保存装置１０７０に接続されうる。
【０２１８】
応用プロセッサ１０１０は、ディスプレイシリアルインターフェース（ｄｉｓｐｌａｙｓｅｒｉａｌ  ｉｎｔｅｒｆａｃｅ：以下、ＤＳＩ）を通じてディスプレイ装置１０５０と接続され、カメラシリアルインターフェース（ｃａｍｅｒａ  ｓｅｒｉａｌ  ｉｎｔｅｒｆａｃｅ：以下、ＣＳＩ）を通じてデジタルカメラのようなイメージセンサー（ｉｍａｇｅ  ｓｅｎｏｒ）１０４０と接続される。また、応用プロセッサ１０１０は、ＭＩＰＩＤｉｇＲＦシリアルインターフェース１０６１を通じてＲＦチップ１０６０のようなＲＦ装置と接続されうる。
【０２１９】
応用プロセッサ１０１０は、ＤｉｇＲＦマスタ装置１０２２を含み、ＤｉｇＲＦ装置１０６０は、ＲＦスレーブ装置１０２８を含む。ＤｉｇＲＦマスタ装置１０２２とＤｉｇＲＦ装置１０６０は、応用プロセッサ１０１０の制御によってＭＩＰＩ  ＤｉｇＲＦバス１０６１を通じてそれぞれの物理階層装置（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｄｅｖｉｃｅ）１０２４、１０２６を通じて通信する。
【０２２０】
ディスプレイ（ｄｉｓｐｌａｙ）装置１０５０は、ＤＳＩ装置１０５１を含み、応用プロセッサ１０１０は、ＤＳＩホスト装置１０３０を含む。ＤＳＩホスト装置１０３０とＤＳＩ装置１０５１は、ＤＳＩバス１０５３を通じて互いに直列に光通信を行う。
【０２２１】
前記目的を果たすために、ＤＳＩホスト装置１０３０とＤＳＩ装置１０５１のそれぞれは、本発明の概念による実施形態による光ＳＥＲＤＥＳ回路の少なくとも一部を含む。例えば、ＤＳＩ装置１０５１は、シリアライザ回路１０５５を含むＤＳＩホスト装置１０３０から受信されたシリアライズされた光信号をデシリアライズするためのデシリアライザ回路１０５７を含む。
【０２２２】
イメージセンサー１０４０は、ＣＳＩ装置１０４１を含み、応用プロセッサ１０１０は、ＣＳＩホスト装置１０２０を含む。ＣＳＩホスト装置１０２０とＣＳＩ装置１０４１は、ＣＳＩバス１０４３を通じて互いに直列に光通信を行う。前記目的を果たすために、ＣＳＩホスト装置１０２０とＣＳＩ装置１０４１のそれぞれは、本発明の概念による実施形態による光ＳＥＲＤＥＳ回路の少なくとも一部を含む。例えば、ＣＳＩホスト装置１０２０は、シリアライザ回路１０４７を含むＣＳＩ装置１０４１から受信されたシリアライズされた光信号をデシリアライズするためのデシリアライザ回路１０４５を含む。
【０２２３】
本発明のＳＥＲＤＥＳという用語は、本発明の概念による直列化及び／または並列化を行うあらゆる光学的デバイスに適用可能である。
【０２２４】
本発明の概念の光学的ＳＥＲＤＥＳ回路は、シリコンフォトニクス技術によるウェハー、チップ（ｃｈｉｐ）、またはダイ（ｄｉｅ）のような他の光デバイスを含む概念である。
【産業上の利用可能性】
【０２２５】
本発明は、光シリアライザと光デシリアライザとに使われる。また、本発明は、データ処理システムに使われる。
【符号の説明】
【０２２６】
２２：シリアライザ回路
４０：光分配器
４２：変調ユニット
４４：遅延ブロック
４６：光結合器
５０：光分配器
５２：遅延ブロック
５４：復調ユニット
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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