(57)【要約】【課題】素子分離絶縁膜上に引き出したワード線がシリサイド層形成時に断線するのを防止する。【解決手段】メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａの表面に、ワード線ＷＬと直交する方向に溝状の凹部２ｂを複数本形成する。この上部にワード線ＷＬを形成すると、凹部２ｂ内にワード線ＷＬを構成する第２導電膜である多結晶シリコン膜が埋め込まれる。ワード線ＷＬを形成後に、ワード線上部にシリサイド層を形成する。このとき、シリサイド反応に必要なシリコンは凹部２ｂ内から不足分が供給できるので、断線の発生を防止できる。【選択図】図３
2011119509.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタ形成用の複数の活性領域を分離する複数の第１の素子分離絶縁膜を形成するとともに、前記活性領域に形成するトランジスタから引き出される配線部が上面に形成される第２の素子分離絶縁膜を形成する工程と、
前記第２の素子分離絶縁膜に複数の溝状の凹部を形成する工程と、
前記複数の活性領域のそれぞれに対応して前記トランジスタのゲート電極を形成し、形成したゲート電極間を接続し且つ前記第２の素子分離絶縁膜上を前記複数の凹部を横切るように伸ばした引き出し部を有する配線部を形成する工程と、
前記ゲート電極の上部および前記配線部の上部にシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記半導体基板のメモリセル領域の表層に複数のメモリセルトランジスタを分離する複数本の第１の素子分離絶縁膜を形成するとともに、前記メモリセル領域の周囲を囲うように第２の素子分離絶縁膜を形成する工程と、
前記第１の素子分離絶縁膜の上面を所定深さまで落とし込むとともに、前記第２の素子分離絶縁膜の上面に所定間隔で複数の溝状の凹部を形成する工程と、
前記第１の素子分離絶縁膜で分離された複数の前記メモリセルトランジスタのゲート電極間を接続すると共に前記第２の素子分離絶縁膜の上面に前記複数の凹部を横切るように引き出された引き出し部を有する第２導電膜からなるワード線を形成する工程と、
前記ワード線の上層部にシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記半導体基板の表層に複数のメモリセルトランジスタおよび選択ゲートトランジスタを分離する複数本の第１の素子分離絶縁膜を形成するとともに、メモリセル領域の周囲を囲うように第２の素子分離絶縁膜を形成する工程と、
前記メモリセルトランジスタの第１導電膜の上面に電極間絶縁膜および第２導電膜を形成する工程と、
前記選択ゲートトランジスタのゲート電極に形成された前記電極間絶縁膜に短絡用開口を形成すると共に、前記第２の素子分離絶縁膜の上面に所定間隔で複数の溝状の凹部を形成する工程と、
前記溝を形成する工程に続いて、シリサイド形成用の第２の導電膜を前記第１の素子分離絶縁膜で分離された複数の前記メモリセルトランジスタのゲート電極間を接続すると共に前記第２の素子分離絶縁膜の上面に引き出して前記複数の凹部を横切るように配置された引き出し部を有するワード線として形成する工程と、
前記ワード線の上部にシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記シリサイド層を形成する工程では、ニッケルシリサイドもしくはコバルトシリサイドをシリサイド層として形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記第１および第２の導電層は、多結晶シリコン膜をにより形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離絶縁膜上に導電膜およびシリサイド層からなる配線が形成される構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として例えばＮＡＮＤ型フラッシュメモリ装置では、特許文献１に示されるように、メモリセル領域のワード線の引出し部を、素子分離絶縁膜上に形成する構成のものが主流である。これは、ワード線の引き出し部を素子分離絶縁膜ではなく活性領域の上に設ける構成とすると、メモリセルのゲート電極を構成する浮遊ゲート電極を伴う構成となり、浮遊ゲート電極部分を介して隣接するワード線との間でリーク電流が発生しやすくなるため、これを防止するためである。
【０００３】
しかしながら、上記構成を採用する場合に、次のような不具合がある。ワード線は、多結晶シリコン膜やアモルファスシリコン膜などの導電膜を用いているが、一般に、配線抵抗を低くするために上部にシリサイド層を形成する構成としている。この場合、シリサイド層は、先にシリサイド膜として成膜する場合には問題がないが、材料によっては融点の関係で、多結晶シリコン膜あるいはアモルファスシリコン膜の上部にシリサイド用の金属膜を形成し、後から熱処理などによってシリサイド反応を利用してシリサイド層を形成することがある。
【０００４】
ところが、パターンの微細化が進むにしたがって、ワード線のパターンも微細化するため、シリサイド反応を起こす際にシリサイド金属と反応するシリコンの供給が不足することがある。これによって、ワード線のパターンが素子分離絶縁膜上で配線切れを起こしてしまうという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離絶縁膜上にワード線などの導電膜およびシリサイド層からなる配線部が形成される構成において、配線切れの発生を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、半導体基板上にトランジスタ形成用の複数の活性領域を分離する複数の第１の素子分離絶縁膜を形成するとともに、前記活性領域に形成するトランジスタから引き出される配線部が上面に形成される第２の素子分離絶縁膜を形成する工程と、前記第２の素子分離絶縁膜に複数の溝状の凹部を形成する工程と、前記複数の活性領域のそれぞれに対応して前記トランジスタのゲート電極を形成し、形成したゲート電極間を接続し且つ前記第２の素子分離絶縁膜上を前記複数の凹部を横切るように伸ばした引き出し部を有する配線部を形成する工程と、前記ゲート電極の上部および前記配線部の上部にシリサイド層を形成する工程とを有するところに特徴を有する。
【０００８】
また本発明の異なる一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１導電膜を形成する工程と、前記半導体基板のメモリセル領域の表層に複数のメモリセルトランジスタを分離する複数本の第１の素子分離絶縁膜を形成するとともに、前記メモリセル領域の周囲を囲うように第２の素子分離絶縁膜を形成する工程と、前記第１の素子分離絶縁膜の上面を所定深さまで落とし込むとともに、前記第２の素子分離絶縁膜の上面に所定間隔で複数の溝状の凹部を形成する工程と、前記第１の素子分離絶縁膜で分離された複数の前記メモリセルトランジスタのゲート電極間を接続すると共に前記第２の素子分離絶縁膜の上面に前記複数の凹部を横切るように引き出された引き出し部を有する第２導電膜からなるワード線を形成する工程と、前記ワード線の上層部にシリサイド層を形成する工程とを有するところに特徴を有する。
【０００９】
さらに、本発明の異なる一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１導電膜を形成する工程と、前記半導体基板の表層に複数のメモリセルトランジスタおよび選択ゲートトランジスタを分離する複数本の第１の素子分離絶縁膜を形成するとともに、メモリセル領域の周囲を囲うように第２の素子分離絶縁膜を形成する工程と、前記メモリセルトランジスタの第１導電膜の上面に電極間絶縁膜および第２導電膜を形成する工程と、前記選択ゲートトランジスタのゲート電極に形成された前記電極間絶縁膜に短絡用開口を形成すると共に、前記第２の素子分離絶縁膜の上面に所定間隔で複数の溝状の凹部を形成する工程と、前記溝を形成する工程に続いて、シリサイド形成用の第２の導電膜を前記第１の素子分離絶縁膜で分離された複数の前記メモリセルトランジスタのゲート電極間を接続すると共に前記第２の素子分離絶縁膜の上面に引き出して前記複数の凹部を横切るように配置された引き出し部を有するワード線として形成する工程と、前記ワード線の上部にシリサイド層を形成する工程とを有するところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、ワード線引き出し部などの素子分離領域上に形成する配線部において、シリサイド時に配線切れの発生を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る電気的構成図
【図２】メモリセル領域の平面レイアウトパターンを模式的に示す図
【図３】ワード線引き出し部の平面レイアウトパターンを模式的に示す図
【図４】（ａ）は図３中４Ａ−４Ａ線で示す部分の模式的な縦断側面図、（ｂ）は図２中４Ｂ−４Ｂ線で示す部分の模式的な縦断側面図、（ｃ）は図２中４Ｃ−４Ｃ線で示す部分の模式的な縦断側面図
【図５】製造工程の一段階における模式的な縦断面図（その１）
【図６】製造工程の一段階における模式的な縦断面図（その２）
【図７】製造工程の一段階における模式的な縦断面図（その３）
【図８】製造工程の一段階における模式的な縦断面図（その４）
【図９】製造工程の一段階における模式的な縦断面図（その５）
【図１０】製造工程の一段階における模式的な縦断面図（その６）
【図１１】製造工程の一段階における模式的な縦断面図（その７）
【図１２】製造工程の一段階における模式的な縦断面図（その８）
【図１３】製造工程の一段階における模式的な縦断面図（その９）
【図１４】製造工程の一段階における模式的な縦断面図（その１０）
【図１５】製造工程の一段階における模式的な縦断面図（その１１）
【図１６】製造工程の一段階における模式的な縦断面図（その１２）
【図１７】本発明の第２実施形態を示すもので、（ａ）は図３中４Ａ−４Ａ線で示す部分の模式的な縦断側面図、（ｂ）は図２中４Ｂ−４Ｂ線で示す部分の模式的な縦断側面図、（ｃ）は図２中４Ｃ−４Ｃ線で示す部分の模式的な縦断側面図
【図１８】製造工程の一段階における模式的な縦断面図（その１）
【図１９】製造工程の一段階における模式的な縦断面図（その２）
【図２０】製造工程の一段階における模式的な縦断面図（その３）
【図２１】製造工程の一段階における模式的な縦断面図（その４）
【図２２】製造工程の一段階における模式的な縦断面図（その５）
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した本発明の第１実施形態について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１３】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に形成され、周辺回路ＰＣは周辺回路領域Ｐ内に形成される。
【００１４】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ0、ＢＬ1、…、ＢＬn-1側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）直列接続されたメモリセルトランジスタＭＴ0、ＭＴ1、…、ＭＴm-1とからなる。
【００１５】
これらセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、図１には、説明の簡略化のため１つのブロックのみを示している。
【００１６】
周辺回路領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置形成されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプにより構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００１７】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックＢを選択する選択信号を出力する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶRDECが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶRDECを必要なレベルに昇圧して転送ゲート線ＴＧを介して高電圧トランジスタとしての各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1にゲート電圧を与える。
【００１８】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ0〜ＭＴm-1に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ0〜ＷＴm-1とから構成されている。転送トランジスタ部ＷＴＢは各ブロックＢに設けられている。
【００１９】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴ0〜ＷＴm-1は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ0〜ＷＤＬm-1にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ0〜ＷＬm-1にそれぞれ接続されている。
【００２０】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通に接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通に接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００２１】
メモリセルトランジスタＭＴ0〜ＭＴm-1は、行方向に配列された複数のセルユニットＵＣの対応するゲート電極同士がワード線ＷＬ0〜ＷＬm-1により共通に接続されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1は、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され、昇圧回路ＢＳに接続されている。センスアンプＳＡは、ビット線ＢＬ0〜ＢＬn-1に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２２】
次に、上記電気的構成の平面的なレイアウトパターンについて図２を参照して説明する。図２はメモリセル領域の一部として、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを示す平面図である。
【００２３】
半導体基板としてのシリコン基板１に、素子分離のためにＳＴＩ（shallow trench isolation）構造を採用した素子分離絶縁膜２が図２中列方向に沿って所定間隔で複数本形成され、活性領域３が分離形成されている。メモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧを接続するワード線ＷＬは、活性領域３と直交するように図２中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線ＳＧＬＤは、ワード線ＷＬに隣接する位置に図２中行方向に沿って形成されている。
【００２４】
一対の選択ゲート線ＳＧＬＤ間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧが形成され、選択ゲート線ＳＧＬＤと交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００２５】
図３は上記したワード線ＷＬ0〜ＷＬm-1がメモリセル領域から周辺回路領域に至る部分に形成された引き出し部Ｐにおける平面レイアウトを示す図である。ワード線ＷＬ0〜ＷＬm-1の引き出し部Ｐは、メモリセル領域の外周部に形成された素子分離絶縁膜２ａの上面に設けられている。素子分離絶縁膜２ａの上面には、ワード線ＷＬ0〜ＷＬm-1の形成方向と直交する方向に溝部２ｂが形成されている。
【００２６】
ワード線ＷＬ0〜ＷＬm-1は、溝部２ｂを横切って延びるように形成されており、その端部にワード線引き出し部ＷＬａが形成されている。ワード線引き出し部ＷＬａ上には、コンタクトプラグＣＰが設けられている。ワード線ＷＬ0〜ＷＬm-1の各ワード線引き出し部ＷＬａは、コンタクトプラグＣＰを通じて上層に設けられる配線層と電気的に接続されており、図１に示した周辺回路部に設けられる転送ゲートトランジスタＷＴ0〜ＷＴm-1のソース／ドレイン端子に接続されている。
【００２７】
次に、図４を参照して断面構造について説明する。図４（ａ）は図３中４Ａ−４Ａ線で切断し、図４（ｂ）、（ｃ）はそれぞれ図２中４Ｂ−４Ｂ線、４Ｃ−４Ｃ線で切断した場合の模式的な縦断側面図を示している。すなわち、図４（ａ）は、ワード線ＷＬ0〜ＷＬm-1の引き出し部Ｐの領域において、ワード線ＷＬ0〜ＷＬm-1部分を形成方向に沿って切断した部分の断面図である。図４（ｂ）は、メモリセル領域の選択ゲートトランジスタＳＴＤのコンタクトＣＢの領域を挟んでその両側のメモリセルトランジスタのゲート電極ＭＧの部分を横切るように活性領域３に沿って切断した断面図である。図４（ｃ）は、同じくメモリセルトランジスタのワード線に沿って切断した断面図である。
【００２８】
メモリセル領域の概略的構成を示す図４（ｂ）において、シリコン基板１の表層部分には、素子分離絶縁膜２で分離された活性領域３が設けられている。活性領域３の上面には例えば８ｎｍ程度の膜厚のゲート絶縁膜４が形成されている。ゲート絶縁膜４の上面にメモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧおよび選択ゲートトランジスタＳＴＤ、ＳＴＳの各ゲート電極ＳＧが形成されている。
【００２９】
２つの選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧの間に位置するメモリセルトランジスタ電極ＭＴ0〜ＭＴm-1の各ゲート電極ＭＧは、所定間隔で形成されており、それらの間のシリコン基板１の表層部にはソース／ドレイン領域１ａが形成されている。また、隣接する２つの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは、ゲート電極ＭＧ−ＭＧ間よりも広い間隔となるように配置形成され、それらの間のシリコン基板１の表層部にはソース／ドレイン領域１ｂおよび高濃度不純物拡散領域１ｃが形成されている。ソース／ドレイン領域１ｂは、ゲート電極ＳＧの側壁端部の位置に対応して形成されており、高濃度不純物拡散領域１ｃはゲート電極ＳＧの側壁端部から距離を置いた位置を端部とした範囲に形成され、いわゆるＬＤＤ構造とされている。高濃度不純物拡散領域１ｃは、ソース／ドレイン領域１ｂよりも深く設定されている。なお、高濃度不純物拡散領域１ｃはＤＤＤ構造として設けることもできる。
【００３０】
メモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧは、複数の膜の積層構造であり、ゲート絶縁膜４の上面に、下層導電膜５、電極間絶縁膜６、上層導電膜７およびシリサイド層８を順次積層した構成である。下層導電膜５は浮遊ゲート電極として機能し、上層導電膜７は制御ゲート電極として機能する。下層導電膜５および上層導電膜７は、例えば多結晶シリコン膜あるいは非晶質シリコン膜などにより形成されている。電極間絶縁膜６は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などにより形成されている。
【００３１】
シリサイド層８は例えば上層導電膜７として形成した多結晶シリコン膜をニッケル（Ｎｉ）シリサイドあるいはコバルト（Ｃｏ）シリサイドにシリサイド処理をして形成したものである。選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧは、ゲート電極ＭＧと同様の膜の積層構造であるが、電極間絶縁膜６の中央部に開口６ａが形成され、下層導電膜５と上層導電膜７とが電気的に短絡状態とされる構成である。
【００３２】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ間には層間絶縁膜としてＴＥＯＳ酸化膜９がシリサイド層８の側面の中間程度の高さまで埋め込み形成されている。ゲート電極ＳＧ−ＳＧ間の対向する側壁部にはＴＥＯＳ酸化膜９を加工して形成したスペーサ９ａが形成されている。また、スペーサ９ａおよびゲート電極ＳＧ−ＳＧ間に露出するゲート絶縁膜４の表面を覆うようにＴＥＯＳ酸化膜１０およびシリコン窒化膜１１が順次積層して形成されている。ゲート電極ＳＧの側壁部分のスペーサ９ａ、ＴＥＯＳ酸化膜１０およびシリコン窒化膜１１は、ＴＥＯＳ酸化膜９と同じ高さに形成されている。前述の高濃度不純物拡散領域１ｃは、スペーサ９ａの下端部の位置に対応して形成されている。そして、これらの構成を覆うようにＴＥＯＳ酸化膜１２が形成されている。
【００３３】
次に、同じくメモリセル領域の概略的構成を示す図４（ｃ）は、メモリセルトランジスタＭＴ0〜ＭＴm-1のゲート電極ＭＧの上部導電層７およびシリサイド層８からなるワード線ＷＬ部分を示している。素子分離絶縁膜２は、シリコン基板１の表層部に活性領域３を形成するように分断しており、その上面は下層導電層５の中間部位程度の高さとなるように落とし込んだ状態に形成されている。各活性領域３の上面にゲート絶縁膜４および下層導電膜５が形成され、この上面および側面と素子分離絶縁膜２の上面との各面に沿うように電極間絶縁膜６が形成されている。電極間絶縁膜６の上面に上層導電膜７が形成され、その上部にシリサイド層８が形成されている。また、これらの構成の上面にＴＥＯＳ酸化膜１２が形成されている。
【００３４】
次に、ワード線ＷＬの引き出し部を示す図４（ａ）において、シリコン基板１は、素子分離絶縁膜２と同様に素子分離絶縁膜２ａが所定深さに埋め込み形成されている。素子分離絶縁膜２ａの上面は、図４（ｂ）、（ｃ）に示した下層導電膜５の上面と同じ高さまで形成されており、上面部に所定間隔で凹部２ｂが形成されている。素子分離絶縁膜２ａの凹部２ｂを除いた上面には、電極間絶縁膜６が形成され、その上面に上層導電膜７が形成されている。また素子分離絶縁膜２ａの凹部２ｂ内にはシリサイド形成用の上層導電膜７ａが上層導電膜７の上面の高さまで埋め込まれた状態となっている。
【００３５】
上層導電膜７および７ａの上面には、シリサイド層８が形成されている。上層導電層７、７ａおよびシリサイド層８によりワード線ＷＬが構成されており、素子分離絶縁膜２ａ上に引き出された配線の構成となっている。また、素子分離絶縁膜２ａの凹部２ｂ内に埋め込まれたシリサイド用の上層導電膜７ａは、シリサイド層８の形成時にシリコンを供給する機能を担っており、この構成によりシリサイド層８がシリサイド形成時にシリコン不足で断線することを回避している。シリサイド層８の上面にはＴＥＯＳ酸化膜１２が形成されている。
【００３６】
次に、上記構成の製造工程について図４〜図１６を参照して説明する。なお、図５〜図１６の各分図（ａ）〜（ｃ）は、それぞれ図４（ａ）〜（ｃ）と同じ部分についての製造工程の各段階における断面を示している。
まず、図５に示すように、シリコン基板１にウエル、チャネル領域の形成のためのイオン注入を行った後、図示しない高電圧トランジスタ用のゲート絶縁膜１３を例えば膜厚４０ｎｍで形成する。
【００３７】
次に、図６に示すように、メモリセル領域及び周辺回路領域の低電圧トランジスタの形成領域のゲート絶縁膜１３を、フォトリソグラフィ技術により選択的に除去し、この後、トンネル酸化膜となるゲート絶縁膜４を、例えば８ｎｍの膜厚で形成する。これにより、メモリセル領域および周辺回路領域の低電圧トランジスタに対応して薄い膜厚のゲート絶縁膜４が形成され、高電圧トランジスタに対応して厚い膜厚のゲート絶縁膜１３が形成される。
【００３８】
次に、図７に示すように、浮遊ゲート電極用の下層導電膜５として多結晶シリコン膜を１００ｎｍ程度の膜厚で形成し、さらに図示していないがマスク材としてのシリコン窒化膜を所定膜厚で形成する。続いて、フォトリソグラフィ技術によりシリコン窒化膜をＲＩＥ（reactive ion etching）法による加工をしてマスク材を形成し、さらに、ＲＩＥ法により下層導電膜５、ゲート絶縁膜４およびシリコン基板１をエッチングして素子分離溝を形成する。この後、素子分離溝にシリコン酸化膜を素子分離絶縁膜２として埋め込み形成し、ＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜をストッパとしてシリコン酸化膜を研磨して平坦化する。平坦化の後、素子分離絶縁膜２、２ａの高さを下層導電膜５の上面と同じ高さになる程度にエッチバック処理を行い、その後マスク材であるシリコン窒化膜を除去する。
【００３９】
これにより、メモリセル領域においては、図７（ｃ）に示しているように、素子分離絶縁膜２がシリコン基板１の表層部を分断して素子形成領域である活性領域３を分離形成しており、また、メモリセル領域の周辺部のワード線ＷＬの引き出し部においては、図７（ａ）に示しているように、広い範囲に渡って素子分離絶縁膜２ａが形成された状態に形成されている。
【００４０】
次に、図８（ｃ）に示すように、メモリセル領域の素子分離絶縁膜２の上面の高さをエッチバック処理により下層導電膜５の中間部位の高さまで落とし込む。これは、メモリセルトランジスタのカップリング比を調整するためである。続いて、電極間絶縁膜６として例えばＯＮＯ（oxide-nitride-oxide）膜を所定膜厚で全面に形成する。この場合、電極間絶縁膜６は、ＯＮＯ膜の成膜前後にＳＰＡ（slot plane antenna；プラズマ生成技術）窒化を行いＮＯＮＯＮ膜とすることもできる。電極間絶縁膜６は、メモリセル領域においては、図示のように下層導電膜５の上面および側面に沿うように形成されている。
【００４１】
続いて、制御ゲート電極用の上層導電膜７として多結晶シリコン膜を例えば４０ｎｍの膜厚で形成する。次に、周辺回路領域のトランジスタおよびメモリセル領域の選択ゲートトランジスタのゲート電極ＳＧについて下層導電膜５と上層導電膜７とを電気的に短絡する目的で、フォトリソグラフィ技術を用いて電極間絶縁膜６に開口６ａを形成するためのエッチング加工を行う。このとき、ワード線ＷＬの引き出し部においては、図８（ａ）に示すように、所定間隔で素子分離絶縁膜２ａにラインアンドスペースのパターンで凹部２ｂを形成する（図３も参照）。これにより、素子分離絶縁膜２ａに凹部２ｂが形成され、その上部の電極間絶縁膜６および上層導電膜７も分断された状態に形成される。
【００４２】
次に、図９に示すように、上層導電膜７の上部に上層導電膜７ａとして多結晶シリコン膜を例えば１００ｎｍの膜厚で積層形成する。これにより図９（ａ）に示す素子分離絶縁膜２ａの凹部２ｂは上層導電膜７ａとしての多結晶シリコン膜が埋め込まれた状態となり、凹部２ｂが形成されない従来相当の構成の場合に比べて全体のシリコン量が増えた構成となる。また、図９（ｂ）に示す電極間絶縁膜６の開口６ａ部分も多結晶シリコン膜で埋め込まれた状態となり、下層導電膜５と電気的に接続された構成を得る。
【００４３】
続いて、図１０に示すように、上記構成の上面にゲート電極加工用の絶縁膜としてシリコン窒化膜１４を所定膜厚で形成する。この後、図１１に示すように、フォトリソグラフィ技術およびＲＩＥ法によるエッチング技術を用いてゲート電極形成の加工を行う。まず、シリコン窒化膜１４をゲート電極のパターンに加工し、これをマスク材として上層導電膜７ａ、７をエッチング加工する。
【００４４】
次に、電極間絶縁膜６をエッチングする際にオーバーエッチングを行い、素子分離絶縁膜２を落とし込み、下層導電膜５の側壁に成膜した電極間絶縁膜６を除去すると同時に、周辺回路部にて下層導電膜５の上面まで出っ張っている素子分離絶縁膜２をゲート絶縁膜４の近傍にまで落とし込む。次に、下層導電膜５をゲート絶縁膜４に対し選択的にエッチングして図示の構成を得る。
【００４５】
続いて、ゲート電極ＭＧ、ＳＧあるいは周辺回路領域のトランジスタのゲート電極をセルフアラインマスクとして用いてイオン注入を行って不純物をシリコン基板１内に導入し、ソース／ドレイン領域１ａ、１ｂを形成する。さらに、高電圧トランジスタの形成領域に設けているシリコン基板１の上面（ソース／ドレイン領域）に存在する４０ｎｍ程度の厚いゲート絶縁膜１３をエッチングし除去する。次に、後酸化を行なった後、周辺トランジスタ部の拡散層形成のためイオン注入を行なう。
【００４６】
次に、図１２に示すように、メモリセル領域のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にＴＥＯＳ酸化膜９を埋め込むと共に、ゲート電極ＳＧ−ＳＧの対向する部分の側壁および周辺回路領域のトランジスタのゲート電極側壁にスペーサ９ａを形成する。まず、ＴＥＯＳ酸化膜９を全面に例えば膜厚４０ｎｍで形成する。この膜厚は、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間を埋め込む程度であって、且つスペーサ９ａを形成する部分では埋め込みされず、表面の形状に沿うように形成される程度に設定されている。この後、エッチバック処理により各ゲート電極ＭＧ、ＳＧの上面およびゲート電極ＳＧ−ＳＧ間のシリコン基板１の表面部に形成されたＴＥＯＳ酸化膜９を除去すると共に、側壁部分のＴＥＯＳ酸化膜９をスペーサ９ａに加工する。
【００４７】
次に、図１３に示すように、メモリ動作時の高電解による電子のトラップを防止するため事前にＴＥＯＳ膜１０を例えば膜厚１０ｎｍ程度で形成する。この後、メモリセル部と周辺トランジスタ部にｎ型のＤＤＤ（double doped drain）拡散層として高濃度不純物拡散領域１ｃを形成するためにイオン注入法により不純物イオンを所定濃度で導入する。図１３（ｂ）に示しているように、メモリセル領域の高濃度不純物拡散領域１ｃは、ソース／ドレイン領域１ｂよりも狭い範囲で深く形成されている。
【００４８】
この後、ＴＥＯＳ酸化膜１０の上面にシリコン窒化膜１１を例えば膜厚２０ｎｍ程度で形成する。このシリコン窒化膜１１は、ゲート電極ＳＧ−ＳＧ間の埋め込みに使用するＢＰＳＧ膜１２ａからの不純物拡散を防止する機能と、Ｄｅｎｓｉｆｙ時に酸化剤が拡散するのを防止する機能を兼ね備えたものである。
【００４９】
続いて、図１４に示すように、ゲート電極ＳＧ−ＳＧ間を埋め込むようにＢＰＳＧ膜１２ａを形成する。このＢＰＳＧ膜１２ａの埋め込みは、全面にＢＰＳＧ膜１２ａを形成してエッチバック処理により形成するか、あるいはＣＭＰ法によりシリコン窒化膜１１をストッパとして研磨することで形成することができる。
【００５０】
この後、図１５に示すように、上層導電膜７ａを露出するように加工する。ＴＥＯＳ酸化膜９、１０、シリコン窒化膜１１、１４およびＢＰＳＧ膜１２ａをエッチバックすることでシリサイド用の上層導電膜７ａの上部が露出する状態となるように加工を行う。
【００５１】
次に、図１６に示すように、シリサイド層８を形成する。まず、上記構成の上面にシリサイド加工用のニッケル（Ｎｉ）膜、もしくはコバルト（Ｃｏ）膜を形成し、熱処理によりニッケル膜あるいはコバルト膜を上層導電膜７ａのシリコンとシリサイド反応を起こしてシリサイド層８を形成する。このとき、シリサイド反応は上層導電膜７ａからその下部の上層導電膜７に進行することもあるが、電極間絶縁膜６には達しない程度である。
【００５２】
また、同様にして図１６（ａ）に示しているように、ワード線ＷＬの引き出し部Ｐにおいてもシリサイド反応が起こっており、上部導電膜７ａがシリサイド層８に転換される。このとき、シリサイド反応の進行はニッケルあるいはコバルトの供給量に対して供給されるシリコンの量が不足すると配線が断線するなどの不具合が生ずることがあるが、この実施形態では素子分離絶縁膜２ａに形成している凹部２ｂにも上層導電膜７ａが埋め込まれていて供給するシリコンの量が十分となっているので、断線が発生するのを抑制できる。
【００５３】
この後、図４に示したように、シリサイド層８の上面およびＴＥＯＳ酸化膜９、ＢＰＳＧ膜１２ａなどを覆うようにＴＥＯＳ酸化膜１２を形成する。そして、図４に示す構成を得ると、この後、コンタクトプラグの形成工程あるいは配線パターンの形成工程などのバックエンド工程へと進められ、ＮＡＮＤ型フラッシュメモリ装置が形成される。
【００５４】
このような第１実施形態によれば、ワード線ＷＬの引き出し部において、配線切れの発生を極力抑制してシリサイド層８の形成を行うことができる。この場合に、ワード線ＷＬの引き出し部で素子分離絶縁膜２ａに凹部２ｂを形成するための工程は選択ゲートトランジスタのゲート電極ＳＧや周辺回路部のトランジスタのゲート電極に形成された電極間絶縁膜６に開口６ａを形成する工程と同時に形成することができるので、工程の増加を伴うことなく実施できる。
【００５５】
（第２実施形態）
図１７〜図２２は本発明の第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。第１実施形態では、素子分離絶縁膜２ａの凹部２ｂを電極間絶縁膜６の開口６ａを形成する工程で行っていたのに対して、この実施形態では、素子分離絶縁膜２の落とし込みのエッチバックを行う工程で、素子分離絶縁膜２ａに凹部２ｃを形成するところが異なる。
【００５６】
図１７は、図４に対応した構成を示しており、図１７（ｂ）、（ｃ）は全く同じ構成となっている。この図１７（ａ）において、素子分離絶縁膜２ａの上面は、図１７（ｂ）、（ｃ）に示した下層導電膜５の上面と同じ高さまで形成されており、上面部に所定間隔で凹部２ｃが形成されている。素子分離絶縁膜２ａには、凹部２ｃ内の表面も含めて上面形状に沿うように電極間絶縁膜６が形成され、その上面に凹部２ｃを埋めるようにして且つ上面が平坦化された状態に上層導電膜７が形成されている。
【００５７】
上層導電膜７の上面には、シリサイド層８が形成されている。上層導電層７およびシリサイド層８によりワード線ＷＬが構成されており、素子分離絶縁膜２ａ上に引き出された配線の構成となっている。また、素子分離絶縁膜２ａの凹部２ｂ内に埋め込まれた上層導電膜７は、シリサイド層８の形成時にシリコンを供給する機能を担っており、この構成によりシリサイド層８がシリサイド形成時にシリコン不足で断線することを回避している。シリサイド層８の上面にはＴＥＯＳ酸化膜１２が形成されている。
【００５８】
上記構成によっても第１実施形態と同様にして、ワード線ＷＬの素子分離絶縁膜２ａ上に形成された引き出し部において、上層導電膜７、７ａのシリサイド化の工程でシリサイド反応に必要なシリコンの供給を凹部２ｃ内に埋め込まれた上層導電膜７によって不足のないように行えるので、配線切れの不具合が発生するのを極力抑制できる。
【００５９】
次に、上記第２実施形態の構成の製造工程について、第１実施形態と異なる部分を中心に図１８〜図２２も参照して説明する。
まず、第１実施形態と同様にして、ゲート絶縁膜４、下層導電膜５として多結晶シリコン膜を形成した後、素子分離絶縁膜２および２ａを形成し、図７に示した構成の工程まで進める。
【００６０】
次に、図１８に示すように、素子分離絶縁膜２の落とし込みのエッチバック工程において、同時にフォトリソグラフィ技術を用いて、ワード線ＷＬの引き出し部に凹部２ｃを形成するためのパターニングを行い、素子分離絶縁膜２ａを部分的にエッチングしてワード線ＷＬの配線形成方向で横断するように凹部２ｃを形成する。
【００６１】
この後、図１９に示すように、電極間絶縁膜６を形成する。電極間絶縁膜６は、メモリセル領域では下層導電膜５の上面および側面に沿って素子分離絶縁膜２の上面に渡るように形成され、素子分離絶縁膜２ａの上面では、凹部２ｃ内の表面も含めて上面形状に沿うように形成される。続いて、この上面に上層導電膜７を形成する。上層導電膜７は、メモリセル領域の電極間絶縁膜６の表面形状に沿うように凹部を埋めて且つ上面が平坦化された状態に形成されると共に、ワード線ＷＬの引き出し部においても凹部２ｃを埋めるようにして且つ上面が平坦化された状態に形成されている。
【００６２】
次に、図２０に示すように、上記構成の上面にシリサイド形成用の上層導電膜７ａが形成され、以降の工程は第１の実施形態における図１０〜図１５に示す工程まで同様にして進める。図１５に示す工程まで進めると、この実施形態では図２１に示す状態になる。
すなわち、図２１に示すように、ＴＥＯＳ酸化膜９、１０、シリコン窒化膜１１、１４およびＢＰＳＧ膜１２ａをエッチバックすることでシリサイド用の上層導電膜７ａの上部が露出する状態となるように加工された状態となっている。
【００６３】
次に、図２２に示すように、シリサイド層８を形成する。第１の実施形態と同様にして、シリサイド加工用のニッケル（Ｎｉ）膜、もしくはコバルト（Ｃｏ）膜を形成し、熱処理によりニッケル膜あるいはコバルト膜を上層導電膜７ａのシリコンとシリサイド反応を起こしてシリサイド層８を形成する。図２２（ａ）に示したワード線ＷＬの引き出し部Ｐにおいてもシリサイド反応が起こっており、上部導電膜７ａがシリサイド層８に転換される。そして、シリサイド反応の進行はニッケルあるいはコバルトの供給量に対してシリコンの供給量は素子分離絶縁膜２ａに形成している凹部２ｃに充填された上層導電膜７により十分に供給されるので、断線が発生するのを抑制できる。
【００６４】
この後、図１７に示したように、シリサイド層８の上面およびＴＥＯＳ酸化膜９、ＢＰＳＧ膜１２ａなどを覆うようにＴＥＯＳ酸化膜１２を形成する。そして、図４に示す構成を得ると、この後、コンタクトプラグの形成工程あるいは配線パターンの形成工程などのバックエンド工程へと進められ、ＮＡＮＤ型フラッシュメモリ装置が形成される。
【００６５】
このような第２の実施形態においても、第１の実施形態と同様に、ワード線ＷＬの引き出し部において、配線切れの発生を極力抑制してシリサイド層８の形成を行うことができる。この場合に、ワード線ＷＬの引き出し部で素子分離絶縁膜２ａに凹部２ｂを形成するための工程は素子分離絶縁膜２のエッチバック処理による落とし込みの工程で同時に実施することができるので、工程の増加を伴うことなく実施できる。
【００６６】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第２の素子分離絶縁膜２ａの上面に形成する凹部２ｂは、溝状のものを複数形成しているが、シリサイド化の際に凹部２ｂ内のシリコンが不足しないようにできる程度の凹部を設ければ良い。
【００６７】
上記実施形態では、電極間絶縁膜６として例えばＯＮＯ膜や、ＯＮＯ膜の成膜前後にＳＰＡ窒化を行ったＮＯＮＯＮ膜を用いた場合を示したが、中間層にアルミナを形成したＮＯＡＯＮ膜を用いても良い。
素子分離絶縁膜上にシリサイド層を伴う配線パターンを形成する構成の半導体装置の製造方法全般に適用できる。
【符号の説明】
【００６８】
図面中、１はシリコン基板（半導体基板）、２、２ａは素子分離絶縁膜、２ｂ、２ｃは凹部、３は活性領域、４はゲート絶縁膜、５は下層導電膜、６は電極間絶縁膜、７、７ａは上層導電膜、８はシリサイド層、９はＴＥＯＳ酸化膜、９ａはスペーサ、１０はＴＥＯＳ酸化膜、１１はシリコン窒化膜、Ｐはワード線引き出し部である。
【図１】
2011119509.tif 000003
【図２】
2011119509.tif 000004
【図３】
2011119509.tif 000005
【図４】
2011119509.tif 000006
【図５】
2011119509.tif 000007
【図６】
2011119509.tif 000008
【図７】
2011119509.tif 000009
【図８】
2011119509.tif 000010
【図９】
2011119509.tif 000011
【図１０】
2011119509.tif 000012
【図１１】
2011119509.tif 000013
【図１２】
2011119509.tif 000014
【図１３】
2011119509.tif 000015
【図１４】
2011119509.tif 000016
【図１５】
2011119509.tif 000017
【図１６】
2011119509.tif 000018
【図１７】
2011119509.tif 000019
【図１８】
2011119509.tif 000020
【図１９】
2011119509.tif 000021
【図２０】
2011119509.tif 000022
【図２１】
2011119509.tif 000023
【図２２】
2011119509.tif 000024