(57)【要約】【課題】スーパージャンクション構造を構成するためのトレンチを分割しても、電界集中による耐圧低下を抑制できるようにする。【解決手段】ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に層間絶縁膜１０を形成する。これにより、等電位線が層間絶縁膜１０内にまで入り込むため、当該箇所に層間絶縁膜１０を形成していない従来の縦型ＭＯＳトランジスタと比較して、本実施形態の縦型ＭＯＳトランジスタでは等電位線の間隔が広くなり、電界集中を緩和することが可能となる。したがって、電界集中による耐圧低下を抑制することが可能となる。【選択図】図３
2011159918.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
前記半導体基板（１）の前記主表面（１ａ）側に形成され、一方向を長手方向とする複数のトレンチ（２ａ）がストライプ状に形成された第１導電型のドリフト層（２）と、
前記トレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、
前記ドリフト層（２）のうち前記トレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域（Ｒｃ）を設け、該セル領域（Ｒｃ）において前記半導体基板（１）の前記主表面（１ａ）側に配置される表面電極（１１）と前記裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備えた半導体装置であって、
前記トレンチ（２ａ）が前記長手方向において複数に分割されており、該分割された前記トレンチ（２ａ）同士の間において残された前記ドリフト層（２）の一部の領域（２ｃ）の上部において、前記表面電極（１１）の下方に層間絶縁膜（１０）が備えられることで、該領域（２ｃ）の上部において前記表面電極（１１）が前記縦型半導体素子の半導体領域（４、５）と離間した構造とされていることを特徴とする縦型半導体素子を備えた半導体装置。
【請求項２】
前記長手方向に対して垂直方向に並べられた隣り合う前記トレンチ（２ａ）同士において、前記ドリフト層（２）のうち分割された前記トレンチ（２ａ）同士の間に残されている領域（２ｃ）は、前記長手方向においてずらされて配置されていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
【請求項３】
主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
前記半導体基板（１）の前記主表面（１ａ）側に形成され、一方向を長手方向とする複数のトレンチ（２ａ）がストライプ状に形成された第１導電型のドリフト層（２）と、
前記トレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、
前記ドリフト層（２）のうち前記トレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域（Ｒｃ）を設け、該セル領域（Ｒｃ）において前記半導体基板（１）の前記主表面（１ａ）側に配置される表面電極（１１）と前記裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備えた半導体装置であって、
前記セル領域（Ｒｃ）は前記トレンチ（２ａ）の前記長手方向において複数に分割されており、該分割された前記セル領域（Ｒｃ）同士の間に位置する該セル領域（Ｒｃ）の外周領域において、前記トレンチ（２ａ）が前記長手方向において複数に分割され、該分割された前記トレンチ（２ａ）同士の間に前記ドリフト層（２）の一部の領域（２ｃ）が残された構造とされていることを特徴とする縦型半導体素子を備えた半導体装置。
【請求項４】
分割された前記トレンチ（２ａ）同士の間における前記ドリフト層（２）の一部の領域（２ｃ）の幅（Ｗ）は、前記トレンチ（２ａ）の幅の１／５倍以上かつ２倍以下とされていることを特徴とする請求項１ないし３のいずれか１つに記載の縦型半導体素子を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）からなるスーパージャンクション構造を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置がある。図７は、スーパージャンクション構造を有する縦型ＭＯＳトランジスタが備えられた半導体装置の断面図であり、この図を参照して当該半導体装置について説明する。
【０００３】
図７に示されるように、単結晶シリコンで構成されたｎ+型基板Ｊ１の主表面上にはｎ型ドリフト層Ｊ２が形成されている。このｎ型ドリフト層Ｊ２には、紙面垂直方向を長手方向とする短冊状のトレンチＪ３が等間隔に並べられて形成されており、このトレンチＪ３内を埋め込むようにｐ型領域Ｊ４が形成されている。これにより、ｎ型ドリフト層Ｊ２のうちトレンチＪ３の間に残された部分をｎ型領域Ｊ５とし、ｎ型領域Ｊ５とｐ型領域Ｊ４とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。
【０００４】
このようなスーパージャンクション構造は、図８に示す製造工程により形成される。まず、図８（ａ）に示すように、ｎ+型基板Ｊ１の主表面に対してｎ型ドリフト層Ｊ２を形成したのち、図示しないマスクを用いた選択エッチングによりｎ型ドリフト層Ｊ２に対してトレンチＪ３を形成する。そして、図８（ｂ）に示すように、ｐ型層Ｊ６を成膜してトレンチＪ３内を埋め込む。この後、図８（ｃ）に示すように、平坦化工程によってｎ型ドリフト層Ｊ２が露出するまでｐ型層Ｊ６を除去することで、ｎ型領域Ｊ５とｐ型領域Ｊ４とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成される。
【０００５】
しかしながら、このようにスーパージャンクション構造を形成する場合、トレンチＪ３がｐ型層Ｊ６で埋め込まれる前のときに、ｎ型ドリフト層Ｊ２のうちトレンチＪ３とされずに残っている部分、つまりｎ型領域Ｊ５となる部分が倒れるという問題がある。これは、図９に示すスーパージャンクション構造のレイアウト図に示されるように、縦型ＭＯＳトランジスタが形成されるセル領域Ｒｃの全域およびその外周領域を覆いつくすようにスーパージャンクション構造が形成され、それに対応するようにトレンチＪ３を長く形成しているために生じている。特に、上記構造の半導体装置において、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、例えば、ｎ型ドリフト層Ｊ２の深さが３０〜５０μｍ、ｎ型領域２ｂおよびｐ型領域３の幅は０．５〜１０μｍに設定され、高いアスペクト比を実現しなければならないため、よりｎ型ドリフト層Ｊ２が倒れ易くなる。
【０００６】
このような問題を解決する手法として、トレンチＪ３を浅くしたり、ｎ型ドリフト層Ｊ２のうちトレンチＪ３とされずに残る部分の幅を広くする事が考えられるが、所望の耐圧が得られなくなったり、内部抵抗が大きくなるなど、デバイス特性に影響を与えるため、これらの手法は好ましくない。これに対して、図１０に示すスーパージャンクション構造のレイアウト図に示されるように、長手方向においてトレンチＪ３を複数に分割すれば、デバイス特性に大きな影響を与えることなく、ｎ型ドリフト層Ｊ２が倒れ難くなるようにできる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２４２９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、単に長手方向においてトレンチＪ３を複数に分割すると、以下の問題が発生する。図１１を参照してこの問題について説明する。
【０００９】
図１１は、トレンチＪ３を分割したときの縦型ＭＯＳトランジスタ中の等電位分布を示した図である。スーパージャンクション構造では、ｎ型領域Ｊ５とｐ型領域Ｊ４に含まれる電荷量を一致させてチャージバランスを取ることで所望の耐圧を得ている。ところが、トレンチＪ３を分割すると、分割した部分において、分割していない部分と比較してｎ型領域Ｊ５とｐ型領域Ｊ４の形成割合が変わり、ｎ型領域Ｊ５の割合が多くなるため、ｎ型領域Ｊ５とｐ型領域Ｊ４に含まれる電荷量が一致しなくなり、チャージバランスが崩れてしまう。このチャージバランスの崩れが等電位分布に影響し、図１１に示されるように等電位線が集中し、電界集中を発生させる。これにより、耐圧を低下させてしまい、所望の耐圧が得られなくなる。
【００１０】
本発明は上記点に鑑みて、スーパージャンクション構造を構成するためのトレンチを分割しても、電界集中による耐圧低下を抑制できる構造の縦型半導体素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、ドリフト層（２）のうちトレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）と第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、スーパージャンクション構造が形成された領域内にセル領域（Ｒｃ）を設け、該セル領域（Ｒｃ）において半導体基板（１）の主表面（１ａ）側に配置される表面電極（１１）と裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備えた半導体装置であって、トレンチ（２ａ）が長手方向において複数に分割されており、該分割されたトレンチ（２ａ）同士の間において残されたドリフト層（２）の一部の領域（２ｃ）の上部において、表面電極（１１）の下方に層間絶縁膜（１０）が備えられることで、該領域（２ｃ）の上部において表面電極（１１）が縦型半導体素子の半導体領域（４、５）と離間した構造とされていることを特徴としている。
【００１２】
このように、ドリフト層（２）のうち分割されたトレンチ（２ａ）同士の間に残されている領域（２ｃ）の上部に層間絶縁膜（１０）を形成している。このため、等電位線が層間絶縁膜（１０）内にまで入り込むようにでき、当該箇所に層間絶縁膜（１０）を形成していない従来の構造と比較して等電位線の間隔が広くなり、電界集中を緩和することが可能となる。したがって、電界集中による耐圧低下を抑制することが可能となる。
【００１３】
請求項２に記載の発明では、長手方向に対して垂直方向に並べられた隣り合うトレンチ（２ａ）同士において、ドリフト層（２）のうち分割されたトレンチ（２ａ）同士の間に残されている領域（２ｃ）は、長手方向においてずらされて配置されていることを特徴としている。
【００１４】
このように、長手方向に対して垂直方向に並べられた各トレンチ（２ａ）について、隣り合うトレンチ（２ａ）同士の各トレンチ（２ａ）を分割する部分がトレンチ（２ａ）の長手方向と垂直方向において一直線上に並ばないようにしている。これにより、隣り合うトレンチ（２ａ）同士の各トレンチ（２ａ）を分割する部分がトレンチ（２ａ）の長手方向と垂直方向において一直線上に並ぶ場合と比較して、チャージバランスが崩れる箇所を分散することが可能となり、より電界集中を抑制することが可能となる。したがって、より耐圧を向上させることが可能となる。
【００１５】
請求項３に記載の発明では、セル領域（Ｒｃ）はトレンチ（２ａ）の長手方向において複数に分割されており、該分割されたセル領域（Ｒｃ）同士の間に位置する該セル領域（Ｒｃ）の外周領域において、トレンチ（２ａ）が長手方向において複数に分割され、該分割されたトレンチ（２ａ）同士の間にドリフト層（２）の一部の領域（２ｃ）が残された構造とされていることを特徴としている。
【００１６】
このように、ドリフト層（２）のうち分割されたトレンチ（２ａ）同士の間に残されている領域（２ｃ）の上部において、表面電極（１１）が形成されていない構造としても、従来の構造と比較して等電位線の間隔が広くなり、電界集中を緩和することが可能となる。したがって、電界集中による耐圧低下を抑制することが可能となる。
【００１７】
請求項４に記載の発明では、分割されたトレンチ（２ａ）同士の間におけるドリフト層（２）の一部の領域（２ｃ）の幅（Ｗ）は、トレンチ（２ａ）の幅の１／５倍以上かつ２倍以下とされていることを特徴としている。
【００１８】
長手方向において分割されたトレンチ（２ａ）同士の間に残されているドリフト層（２）の一部の領域（２ｃ）の幅（Ｗ）は、チャージバランスを考慮すると狭いほど良いが、狭すぎるとドリフト層（２）のうちトレンチ（２ａ）とされずに第１導電型領域（２ｂ）となる部分が倒れ易くなることからある程度の長さを確保する方が好ましい。これらを考慮すると、分割されたトレンチ（２ａ）同士の間に残されている領域（２ｃ）の幅（Ｗ）は、トレンチ（２ａ）の幅の２倍以下、かつ、１／５以上となるようにするのが良い。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２０】
【図１】（ａ）〜（ｃ）は、本発明の第１実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。
【図２】図１（ａ）〜（ｃ）に示す半導体装置のレイアウト図である。
【図３】従来と第１実施形態の縦型ＭＯＳトランジスタ中の等電位線分布を示した図である。
【図４】本発明の第２実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のレイアウト図である。
【図５】本発明の第３実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のレイアウト図である。
【図６】図５に示す半導体装置の縦型ＭＯＳトランジスタ中の等電位線分布を示した図である。
【図７】従来のスーパージャンクション構造を有する縦型ＭＯＳトランジスタが備えられた半導体装置の断面図である。
【図８】スーパージャンクション構造の製造工程を示した断面図である。
【図９】従来のスーパージャンクション構造のレイアウト図である。
【図１０】従来のスーパージャンクション構造のレイアウト図である。
【図１１】トレンチＪ３を分割したときの縦型ＭＯＳトランジスタ中の等電位分布を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型半導体素子として縦型ＭＯＳトランジスタを備えた半導体装置を例に挙げて説明する。図１（ａ）〜（ｃ）は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃの断面図である。また、図２は、図１（ａ）〜（ｃ）に示す半導体装置のレイアウト図である。図１（ａ）は、図２中のＡ−Ａ断面図に対応し、図１（ｂ）は、図２中のＢ−Ｂ断面図に対応し、図１（ｃ）は、図２中のＣ−Ｃ断面図に対応している。以下、これらの図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。
【００２３】
図１（ａ）〜（ｃ）に示す本実施形態の半導体装置には、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタが備えられている。図１（ａ）〜（ｃ）に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ+型基板１の一面を主表面１ａ、その反対側の面を裏面１ｂとして、主表面１ａ上にはｎ型ドリフト層２が形成されている。
【００２４】
ｎ型ドリフト層２には、図２に示すように、一方向（図２の紙面左右方向）を長手方向とする短冊状であって、長手方向中央位置において２つに分割されたトレンチ２ａが長手方向と垂直な方向において等間隔に並べられて形成されている。そして、図１（ｂ）、（ｃ）に示すようにトレンチ２ａ内を埋め込むようにｐ型領域３が形成されている。これにより、図１（ｃ）に示すように、ｎ型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域２ｂとし、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。
【００２５】
例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ型ドリフト層２の深さが３０〜５０μｍとされ、ｎ型領域２ｂおよびｐ型領域３の幅は０．５〜１０μｍに設定される。長手方向において分割されたトレンチ２ａ同士の間に残されているｎ型ドリフト層２の一部の領域２ｃの幅Ｗは、チャージバランスを考慮すると狭いほど良いが、狭すぎるとｎ型ドリフト層２のうちトレンチ２ａとされずにｎ型領域２ｂとなる部分が倒れ易くなることからある程度の長さを確保する方が好ましい。このため、分割されたトレンチ２ａ同士の間に残されている領域２ｃの幅Ｗをトレンチ２ａの幅の２倍以下、かつ、１／５以上としている。
【００２６】
ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ベース領域４が形成されている。このｐ型ベース領域４の表層部には、ｎ型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ+型領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域６が形成されている。
【００２７】
また、ｎ+型領域５およびｐ+型ベース領域４を貫通してｎ型領域２ｂに達するように、紙面垂直方向を長手方向としたトレンチ７が形成されていると共に、トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、さらにゲート絶縁膜８の表面にトレンチ７を埋め込むようにゲート電極９が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ７は、図２中には示していないが、スーパージャンクション構造を構成するためのトレンチ２ａの長手方向と垂直な方向を長手方向として延設されている。
【００２８】
また、トレンチゲート構造の上方にはゲート電極９を覆うように層間絶縁膜１０が形成されており、この層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極となる表面電極１１が形成されている。さらに、本実施形態の半導体装置では、層間絶縁膜１０をトレンチゲート構造の上方だけでなく、トレンチ２ａが長手方向において分割された位置、つまりｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部にも形成している。これにより、領域２ｃの上部において表面電極１１が縦型ＭＯＳトランジスタの半導体領域、具体的にはｎ+型領域５やｐ+型コンタクト領域６から離間した構造とされている。そして、ドレイン領域となるｎ+型基板１の裏面にドレイン電極となる裏面電極１２が形成され、縦型ＭＯＳトランジスタが構成されている。
【００２９】
このように構成される縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ベース領域４の表層部にチャネルが形成されないため、表面電極１１と裏面電極１２の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてｐ型ベース領域４のうちトレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１１と裏面電極１２の間に電流を流すという動作を行う。
【００３０】
そして、このような構造の縦型ＭＯＳトランジスタを備えた半導体装置では、トレンチ２ａが長手方向において分割された位置、つまりｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に層間絶縁膜１０を形成しており、この部分において表面電極１１がｎ+型領域５やｐ+型コンタクト領域６と電気的に接続されないようにしている。このため、電界集中を緩和して耐圧の低下を抑制することが可能となる。この効果について、図３に従来と本実施形態の縦型ＭＯＳトランジスタ中の等電位線分布を示し、この図を参照して説明する。
【００３１】
トレンチ２ａを長手方向において分割した構造とすると、分割した部分において、分割していない部分と比較してｎ型領域２ｂとｐ型領域３の形成割合が変わってしまうため、ｎ型領域２ｂとｐ型領域３に含まれる電荷量が一致しなくなり、チャージバランスが崩れてしまう。このチャージバランスの崩れが等電位分布に影響する。このため、図３（ａ）に示すような従来の構造、すなわち、層間絶縁膜１０をｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に形成していない場合には、その部分で電界集中が発生し、耐圧を低下させることになる。
【００３２】
しかしながら、本実施形態では、ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に層間絶縁膜１０を形成している。このため、図３（ｂ）に示すように、等電位線が層間絶縁膜１０内にまで入り込む。このため、当該箇所に層間絶縁膜１０を形成していない従来の縦型ＭＯＳトランジスタと比較して、本実施形態の縦型ＭＯＳトランジスタでは等電位線の間隔が広くなり、電界集中を緩和することが可能となる。したがって、電界集中による耐圧低下を抑制することが可能となる。
【００３３】
以上説明したように、本実施形態の縦型ＭＯＳトランジスタを備えた半導体装置によれば、ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に層間絶縁膜１０を形成しているため、電界集中による耐圧低下を抑制することが可能となる。
【００３４】
なお、本実施形態の縦型ＭＯＳトランジスタを備えた半導体装置の製造方法は、基本的には従来の製造方法と同様であるが、層間絶縁膜１０をホト・エッチング工程によってパターニングする際に、ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に層間絶縁膜１０が残るようにする。このようにすれば、従来に対して製造工程の増加無しで、本実施形態の縦型ＭＯＳトランジスタを備えた半導体装置を製造することができる。
【００３５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ２ａのレイアウトを変更することで、スーパージャンクション構造のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３６】
図４は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のレイアウト図である。この図に示されるように、本実施形態では、各トレンチ２ａの長手方向に対して垂直方向に並べられた隣り合うトレンチ２ａ同士において、ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃがトレンチ２ａの長手方向においてずらした位置に形成され、同じ位置とならないようにしてある。つまり、少なくとも、隣り合うトレンチ２ａ同士では、トレンチ２ａを分割する部分（領域２ｃ）がトレンチ２ａの長手方向と垂直方向において一直線上に配置されていないレイアウトとしてある。また、各トレンチ２ａの長手方向においてトレンチ２ａを分離している数についても、２つに限らず、それ以上の場合も含まれるようにしている。そして、トレンチ２ａの長手方向と垂直方向となる直線であって半導体装置の中央を通過する線を中心線として、この中心線に対してトレンチ２ａを分割する部分の形成位置が線対称となるようにレイアウトされている。
【００３７】
このように、本実施形態では、長手方向に対して垂直方向に並べられた各トレンチ２ａについて、隣り合うトレンチ２ａ同士の各トレンチ２ａを分割する部分がトレンチ２ａの長手方向と垂直方向において一直線上に並ばないようにしている。これにより、隣り合うトレンチ２ａ同士の各トレンチ２ａを分割する部分（領域２ｃ）がトレンチ２ａの長手方向と垂直方向において一直線上に並ぶ場合と比較して、チャージバランスが崩れる箇所を分散することが可能となり、より電界集中を抑制することが可能となる。したがって、より耐圧を向上させることが可能となる。
【００３８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してセル領域Ｒｃのレイアウトを変更することで、層間絶縁膜１０をｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部に形成しなくても済むようにしたものである。その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図５は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のレイアウト図である。この図に示されるように、本実施形態では、トレンチ２ａの長手方向においてセル領域Ｒｃを分割し、セル領域Ｒｃ同士の間に位置するセル領域Ｒｃの外周領域にｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃがセル領域Ｒｃの外周領域、本実施形態ではセル領域Ｒｃ同士の間に配置されるようにしている。つまり、セル領域Ｒｃには表面電極１１が配置されるが、セル領域Ｒｃの外周領域には表面電極１１が配置されない。この表面電極１１が配置されない位置に領域２ｃが配置されるようにしている。
【００４０】
図６は、本実施形態の縦型ＭＯＳトランジスタ中の等電位線分布を示した図である。この図に示すように、トレンチ２ａを長手方向において分割した構造とすると、分割した部分において、分割していない部分と比較してｎ型領域２ｂとｐ型領域３の形成割合が変わってしまうため、ｎ型領域２ｂとｐ型領域３に含まれる電荷量が一致しなくなり、チャージバランスが崩れてしまう。このチャージバランスの崩れが等電位分布に影響する。このため、領域２ｃの上部において、表面電極１１がｎ+型領域５やｐ+型コンタクト領域６と電気的に接続されていると、その部分で電界集中が発生し、耐圧を低下させることになる（図３（ａ）参照）。
【００４１】
しかしながら、本実施形態では、セル領域Ｒｃを分割することにより、領域２ｃの上部において、表面電極１１が形成されていない構造としている。このため、従来の縦型ＭＯＳトランジスタと比較して、本実施形態の縦型ＭＯＳトランジスタでは等電位線の間隔が広くなり、電界集中を緩和することが可能となる。したがって、電界集中による耐圧低下を抑制することが可能となる。
【００４２】
このように、ｎ型ドリフト層２のうち分割されたトレンチ２ａ同士の間に残されている領域２ｃの上部において、表面電極１１が形成されていない構造としても、第１実施形態と同様の効果を得ることができる。
【００４３】
（他の実施形態）
上記第１、第３実施形態では、長手方向においてトレンチ２ａを２つに分離している例を示したが、分割する数は、２つに限らず、それ以上の数であっても構わない。ただし、分割する数に限らず、トレンチ２ａの長手方向と垂直方向となる直線であって半導体装置の中央を通過する線を中心線として、この中心線に対してトレンチ２ａを分割する部分（領域２ｃ）の形成位置が線対称となるようにレイアウトされると好ましい。このように、線対称のレイアウトとすれば、等電位線の分布も線対称となるため、半導体装置内での電界の加わり方をバランスさせることができる。
【００４４】
上記実施形態では、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の長手方向とトレンチゲート構造を構成するトレンチ７の長手方向とが垂直となる場合を例に挙げて説明したが、必ずしも垂直とされている必要は無い。例えば、ｎ型領域２ｂとｐ型領域３の長手方向がトレンチ７の長手方向に対して平行とされていても良い。
【００４５】
また、上記実施形態では、ｎ+型領域５がソース領域として機能し、ｎ+型基板１がドレイン領域として機能する縦型ＭＯＳトランジスタを例に挙げて説明したが、ｎ+型基板１に代えてｐ+型基板を用いたＩＧＢＴについても、本発明を適用することができる。この場合、ｐ+型基板の表面に直接ｎ型ドリフト層２が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。また、縦型半導体素子として、トレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造の素子に限らず、ラテラル構造の素子であっても良い。また、反転型の半導体素子に限らず、蓄積型の半導体素子であっても構わない。
【００４６】
また、上記では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタやＩＧＢＴについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタやＩＧＢＴに対しても、本発明を適用することができる。
【００４７】
さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。
【符号の説明】
【００４８】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ型ドリフト層
２ａ  トレンチ
２ｂ  ｎ型領域
２ｃ  領域
３    ｐ型領域
４    ｐ型ベース領域
５    ｎ+型領域
６    ｐ+型コンタクト領域
７    トレンチ
８    ゲート絶縁膜
９    ゲート電極
１０  層間絶縁膜
１１  表面電極
１２  裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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