(57)【要約】【課題】従来の半導体装置では、複数の増幅器間の駆動能力のばらつきが大きくなる問題があった。【解決手段】本発明の半導体装置は、半導体チップの長辺方向に配線され、一端に電圧供給源が接続される電源配線１０と、半導体チップの長辺方向に配線され、バイアス電圧Ｖｂを伝達するバイアス配線１２と、電源配線１０の電圧とバイアス配線の電圧との電圧差に基づき動作電流が決定され、半導体チップの長辺方向に配列される複数の増幅器２０ａ、２０ｂと、バイアス配線１２の一端に設けられ、バイアス電圧Ｖｂを生成するバイアス電圧生成回路２１と、バイアス配線１２の他端に設けられ、バイアス電圧Ｖｂとは異なる電圧値を有するバイアス調整電圧Ｖａｄｊを生成するバイアス調整電圧生成回路２３と、を有する。【選択図】図１
2011119452.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの長辺方向に配線され、一端に電圧供給源が接続される電源配線と、
前記半導体チップの長辺方向に配線され、バイアス電圧を伝達するバイアス配線と、
前記電源配線の電圧と前記バイアス配線の電圧との電圧差に基づき動作電流が決定され、前記半導体チップの長辺方向に配列される複数の増幅器と、
前記バイアス配線の一端に設けられ、前記バイアス電圧を生成するバイアス電圧生成回路と、
前記バイアス配線の他端に設けられ、前記バイアス電圧とは異なる電圧値を有するバイアス調整電圧を生成するバイアス調整電圧生成回路と、
を有する半導体装置。
【請求項２】
前記バイアス調整電圧と前記バイアス電圧との電圧差は、前記複数の増幅器が活性化された状態の前記電源配線の電圧と前記複数の増幅器が不活性となった状態での前記電源配線の電圧との電圧差に応じて決定される請求項１に記載の半導体装置。
【請求項３】
前記バイアス調整電圧生成回路と前記複数の増幅器のうち最も前記バイアス電圧生成回路から遠い位置に形成される増幅器との間に設けられ、前記バイアス調整電圧を前記バイス配線に印加するか否かを切り替えるバイアス制御スイッチを有する請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の増幅器を活性状態と不活性状態とに制御し、かつ、前記バイアス制御スイッチを前記複数の増幅器が活性状態の期間に導通させ、前記複数の増幅器が不活性状態の期間に非導通とする制御信号供給回路を有する請求項３に記載の半導体装置。
【請求項５】
前記複数の増幅器は、活性状態において入力信号に応じた出力信号を出力し、不活性状態において出力端子がハイインピーダンスとなる請求項４に記載の半導体装置。
【請求項６】
前記複数の増幅器は、複数のブロックに分割して配置され、
前記バイアス調整電圧生成回路及びバイアス制御スイッチは、前記複数のブロックのそれぞれに対して設けられ、
前記制御信号供給回路は、前記ブロックごとに前記複数の増幅器、前記前記バイアス調整電圧生成回路及びバイアス制御スイッチを制御する請求項４又は５に記載の半導体装置。
【請求項７】
前記複数の増幅器の差動対がＮ型の導電型を有するトランジスタにより構成されている場合、前記電源配線には接地電圧が印加され、
前記複数の増幅器の差動対がＰ型の導電型を有するトランジスタにより構成されている場合、前記電源配線には電源電圧が印加される請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にバイアス電圧の電圧値に応じて動作電流が決定される複数の増幅回路が一列に配置される半導体装置に関する。
【背景技術】
【０００２】
液晶パネルを駆動する液晶ドライバ等の半導体装置（以下、単に液晶ドライバと称す）では、並列して配置される多数の駆動対象素子を同時に駆動するために、多数の増幅器を半導体チップの長辺方向に配列する。また、液晶ドライバでは、増幅器の配置に合わせて、電源配線を半導体チップの長辺方向に配置し、電源配線の一端に電圧供給源又は電源分岐点を設ける。しかし、液晶ドライバでは、増幅器が動作すると増幅器の消費電流が増大し、当該消費電流と電源配線の寄生抵抗によって、半導体チップの端部（または、電源配線の電圧供給源から離れた位置）では電圧降下し、増幅器が十分な電源電圧に基づき動作できない問題がある。
【０００３】
そこで、電源配線における電圧降下を防止する技術が特許文献１に開示されている。特許文献に開示されている半導体装置１００のブロック図を図８に示す。図８に示すように、半導体装置１００は、電源配線１１８、接地配線１２０、第１回路３０１〜第ｆ回路３０ｆ、電流源１２２を有する。そして、電源配線１１８及び接地配線１２０の一端に設けられた電源端子及び接地端子から第１回路３０１〜第ｆ回路３０ｆに電源電圧Ｖｄｄ及び接地電圧ＧＮＤを供給する。第１回路３０１〜第ｆ回路３０ｆは、電源配線１１８のノードＶ１〜Ｖｆと接地配線１２０のノードＧ１〜Ｇｆからそれぞれ電源電圧Ｖｄｄ及び接地電圧ＧＮＤの供給を受ける。また、電流源１１２は、接地配線１２０の他端と負電圧−Ｖｄｄを供給する負電圧電源との間に設けられる。
【０００４】
ここで、電源配線１１８のノード間及び接地配線１２０のノード間には寄生抵抗Ｒｖ及び寄生抵抗Ｒｇが存在する。そのため、第１回路３０１〜第ｆ回路３０ｆが動作した場合には寄生抵抗Ｒｖ、Ｒｇにおいて電圧降下又は電圧上昇が発生する。このとき、電源端子及び接地端子から遠い第ｆ回路３０ｆでの電圧降下幅又は電圧上昇幅は、電源端子及び接地端子から近い第１回路３０１での電圧降下幅又は電圧上昇幅よりも大きくなる。そこで、半導体装置１００では、第１回路３０１〜第ｆ回路３０ｆが動作する場合には、電流源１２２を用いて電流を負電圧電源側に流す。これにより、半導体装置１００では、電源配線１１８と接地配線１２０とのいずれの配線においても電流が第１回路３０１から第ｆ回路３０ｆに向かって流れる。
【０００５】
これにより、半導体装置１００では、第１回路３０１の電源電圧と接地電圧との電圧差と第ｆ回路３０ｆの電源電圧と接地電圧との電圧差との差を小さくする。また、半導体装置１００では、回路の配置に関する第１回路３０１と第ｆ回路３０ｆとの特性の差を小さくする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１５０２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
液晶ドライバでは、特許文献１の第１回路３０１〜第ｆ回路３０ｆとして増幅器を用いる。増幅器には、電源配線１１８及び接地配線１２０と並行して配線されるバイアス配線を介してバイアス電圧が供給される。そして、増幅器は、バイアス電圧と電源電圧Ｖｄｄ又は接地電圧ＧＮＤとの電圧差に基づき動作電流が設定される。ここで、バイアス電圧は、増幅器内の電流源を構成するＭＯＳトランジスタのゲートに印加される。そのため、バイアス配線を介して電流がほとんど流れない。従って、バイアス電圧は、バイアス電圧の供給源からの遠い位置においてもほとんど電圧降下しない。
【０００８】
このようなことから、液晶ドライバに対して特許文献１に記載の技術を適用しても、電源電圧Ｖｄｄとバイアス電圧の電圧差及び接地電圧ＧＮＤとバイアス電圧との電圧差は、増幅器の配置によって変動してしまう。より具体的には、電源端子及び接地端子から遠い位置にある増幅器では、バイアス電圧と電源電圧Ｖｄｄ又は接地電圧ＧＮＤとの電圧差が電源端子及び接地端子から近い位置にある増幅器よりも小さくなる。そして、バイアス電圧と電源電圧Ｖｄｄ又は接地電圧ＧＮＤとの電圧差が小さくなると、増幅器は、駆動能力が低下し、さらに、液晶パネル駆動タイミングの遅延が増大する。以上のことから、特許文献１に記載の技術を用いても、増幅器の位置に関する増幅器の能力差を改善することができない問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置の一態様は、半導体チップの長辺方向に配線され、一端に電圧供給源が接続される電源配線と、前記半導体チップの長辺方向に配線され、バイアス電圧を伝達するバイアス配線と、前記電源配線の電圧と前記バイアス電圧との電圧差に基づき動作電流が決定され、前記半導体チップの長辺方向に配列される複数の増幅器と、前記バイアス配線の一端に設けられ、前記バイアス電圧を生成するバイアス電圧生成回路と、前記バイアス配線の他端に設けられ、前記バイアス電圧とは異なる電圧値を有するバイアス調整電圧を生成するバイアス調整電圧生成回路と、を有する。
【００１０】
本発明にかかる半導体装置では、バイアス配線の一端にバイアス電圧が印加され、他端にバイアス電圧よりも低い電圧値を有するバイアス調整電圧が印加される。そのため、電源配線の電圧が降下する増幅器に対して電源配線の電圧降下量を加味したバイアス電圧を印加することができる。これにより、本実施の形態にかかる半導体装置では、増幅器の位置にかかわらず、バイアス電圧と電源配線の電圧との電圧差のばらつきを抑制することができる。
【発明の効果】
【００１１】
本発明にかかる半導体装置では、半導体チップの長辺方向に配列された複数の増幅器の駆動能力のばらつきを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる増幅器の回路図である。
【図３】実施の形態１にかかる半導体装置におけるスイッチの制御タイミングを示すタイミングチャートである。
【図４】実施の形態１にかかる半導体装置においてバイアス調整電圧をバイアス配線に印加しない場合のバイアス配線の電圧と電源電圧配線の電圧との分布を示すグラフである。
【図５】実施の形態１にかかる半導体装置においてバイアス調整電圧をバイアス配線に印加した場合のバイアス配線の電圧と電源電圧配線の電圧との分布を示すグラフである。
【図６】実施の形態１にかかる増幅器の他の例を示す回路図である。
【図７】実施の形態２にかかる半導体装置のブロック図である。
【図８】特許文献１に記載の半導体装置のブロック図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下の説明では、本発明にかかる半導体装置の一例として液晶ドライバを説明するが、本発明は液晶ドライバ以外の半導体装置にも適用することができる。図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、電源配線（例えば、電源電圧配線１０、接地電圧配線１１）、バイアス配線１２、アンプ（増幅器）部２０ａ、２０ｂ、バイアス電圧生成回路２１、制御信号供給回路２２、バイアス調整電圧生成回路２３ａ、２３ｂ、バイアス制御スイッチ２４ａ、２４ｂを有する。
【００１４】
なお、アンプ部２０ａ、２０ｂは、一体として動作する回路ブロックであるが、図１に示す例では、半導体装置１のレイアウトにおいて分割して配置される回路ブロックとして表されている。また、バイアス調整電圧生成回路２３ａ、２３ｂは、同一の構成を有する回路ブロックである。バイアス制御スイッチ２４ａ、２４ｂは、同一の構成を有する回路ブロックである。バイアス調整電圧生成回路２３ａ及びバイアス制御スイッチ２４ａは、アンプ部２０ａに対応して設けられるものであり、バイアス調整電圧生成回路２３ｂ及びバイアス制御スイッチ２４ｂは、アンプ部２０ｂに対応して設けられるものである。
【００１５】
電源電圧配線１０は、半導体チップに設けられる電源端子に一端が接続され、当該電源端子から供給される電源電圧ＶＤＤをアンプ部２０ａ、２０ｂに与える。電源電圧配線１０は、ノードＮＤ１で分岐しており、分岐した一方の配線はアンプ部２０ａに接続され、他方の配線はアンプ部２０ｂに接続される。また、電源電圧配線１０は、分岐後の配線が半導体チップの長辺方向に配線される。また、以下の説明では、電源電圧配線１０の分岐点（ノードＮＤ１）を電源電圧供給源と称す。
【００１６】
接地電圧配線１１は、半導体チップに設けられる接地端子に一端が接続され、当該接地端子から供給される接地電圧ＶＳＳをアンプ部２０ａ、２０ｂに与える。接地電圧配線１１は、ノードＮＤ２で分岐しており、分岐した一方の配線はアンプ部２０ａに接続され、他方の配線はアンプ部２０ｂに接続される。また、接地電圧配線１１は、分岐後の配線が半導体チップの長辺方向に配線される。また、以下の説明では、接地電圧配線１１の分岐点（ノードＮＤ２）を接地電圧供給源と称す。
【００１７】
バイアス配線１２は、半導体チップの長辺方向に配線され、バイアス電圧Ｖｂをアンプ部２０ａ、２０ｂに与える。バイアス配線の一端は、バイアス電圧生成回路２１の出力に接続され、他端はバイアス制御スイッチ２４ａ、２４ｂを介してバイアス調整電圧生成回路２３ａ、２３ｂに接続される。
【００１８】
アンプ部２０ａ、２０ｂは、それぞれ半導体チップの長辺方向に配列される複数の増幅器を有する。複数の増幅器は、制御信号供給回路２２から駆動信号をそれぞれ受信し、駆動信号に応じて図示しない液晶パネルを駆動する。以下の説明では、複数の増幅器は、Ｐ型の導電型を有するトランジスタで構成される差動対を有するものとする。増幅器の詳細な構成は後述する。
【００１９】
バイアス電圧生成回路２１は、図１に示す例では、半導体チップ１の長辺方向のほぼ中央に配置される。バイアス電圧生成回路２１は、バイアス電圧Ｖｂを生成する。制御信号供給回路２２は、半導体チップ１に設けられる制御信号入力端子を介して制御信号Ｄｉｎを受信して、アンプ部２０ａ、２０ｂに駆動信号Ｓｉｎ、アンプ出力切替信号Ｓａｏを出力し、バイアス制御スイッチ２４ａ、２４ｂにバイアス制御信号Ｓｖｂを出力する。制御信号供給回路２２は、駆動信号Ｓｉｎを出力するタイミングで、アンプ出力切替信号Ｓａｏ及びバイアス制御信号Ｓｖｂをイネーブル状態とする。一方、制御信号供給回路２２は、駆動信号Ｓｉｎを出力しない期間は、アンプ出力切替信号Ｓａｏバイアス制御信号Ｓｖｂをディスイネーブル状態とする。
【００２０】
バイアス調整電圧生成回路２３ａ、２３ｂは、バイアス配線１２の他端に設けられる。図１に示す例では、バイアス配線１２のアンプ部２０ａ側の他端にバイアス調整電圧生成回路２３ａが設けられ、バイアス配線１２のアンプ部２０ｂ側の他端にバイアス調整電圧生成回路２３ｂが設けられる。バイアス調整電圧生成回路２３ａ、２３ｂは、それぞれバイアス電圧Ｖｂと異なる電圧値を有するバイアス調整電圧Ｖａｄｊを生成する。本実施の形態では、アンプ部２０ａ、２０ｂの増幅器がＰ型の導電型を有するトランジスタで構成された差動対を有するため、このバイアス調整電圧Ｖａｄｊは、バイアス電圧Ｖｂよりも低くなる。
【００２１】
バイアス制御スイッチ２４ａは、バイアス調整電圧生成回路２３ａとアンプ部２０ａにおいて最もバイアス電圧生成回路２１から遠い位置に配置される増幅器との間に設けられる。また、バイアス制御スイッチ２４ｂは、バイアス調整電圧生成回路２３ｂとアンプ部２０ｂにおいて最もバイアス電圧生成回路２１から遠い位置に配置される増幅器との間に設けられる。バイアス制御スイッチ２４ａ、２４ｂは、バイアス制御信号Ｓｖｂがイネーブル状態のときに導通状態となり、バイアス制御信号Ｓｖｂがディスイネーブル状態のときに非導通状態となる。
【００２２】
ここで、アンプ部２０ａ、２０ｂに設けられる増幅器の詳細について説明する。アンプ部２０ａ、２０ｂには、同一の構成を有する増幅器が複数設けられる。そこで、増幅器の説明では、１つの増幅器に着目して説明を行う。実施の形態１にかかる増幅器の回路図を図２に示す。
【００２３】
図２に示すように、増幅器は、差動増幅回路３０、電流増幅回路３１、出力回路３５、出力制御スイッチ３６を有する。差動増幅回路３０は、ＰＭＯＳトランジスタＰ１〜Ｐ３を有する。また、差動増幅回路３０は、図示しない他のトランジスタを有する。図２では、バイアス電圧と電源電圧ＶＤＤとの電圧値が関係する部分のみを示した。ＰＭＯＳトランジスタＰ２、Ｐ３は差動対を構成している。また、ＰＭＯＳトランジスタＰ１は、差動増幅回路３０の動作電流を生成する電流源である。そして、ＰＭＯＳトランジスタＰ１は、ソースが電源電圧配線に接続され、ゲートにバイアス配線の電圧（図２では、バイアス電圧Ｖｂ）が与えられている。ＰＭＯＳトランジスタＰ１は、ソース・ゲート間電圧Ｖｇｓの大きさに応じて差動対に与える動作電流量が決定される。ＰＭＯＳトランジスタＰ２のゲートは増幅器の反転入力端子に相当し、ＰＭＯＳトランジスタＰ３のゲートは増幅器の正転入力端子に相当する。差動増幅回路３０は、反転入力端子と正転入力端子との電圧差を増幅して電流増幅回路３１に出力する。
【００２４】
電流増幅回路３１は、第１の電流増幅段３２、第２の電流増幅段３３、第３の電流増幅段３４、コンデンサＣ１、Ｃ２を有する。電流増幅回路３１では、第１の電流増幅段３２、第２の電流増幅段３３及び第３の電流増幅段３４を用いて駆動電流を増幅し、出力回路３５を駆動する。また、コンデンサＣ１、Ｃ２は位相補償用コンデンサである。出力回路３５は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１を有する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は、電源電圧配線と接地電圧配線との間に直列に接続される。そして、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとが接続されるノードから出力信号Ｖｏｕｔを出力する。なお、図２に示す増幅器は、全体で１つの増幅器を構成する。この増幅器は、増幅器の出力を差動増幅回路３０の反転入力端子にフィードバックすることにより、ボルテージフォロアアンプ（バッファ）として機能する。また、図２に示す増幅器は、出力制御スイッチ３６を有することで、出力ハイインピーダンス機能を持ったバッファ回路として機能する。
【００２５】
差動増幅回路３０は、ＰＭＯＳトランジスタＰ１で生成される動作電流が大きければ電流増幅回路３１に出力する電流が増加し、ＰＭＯＳトランジスタＰ１で生成される動作電流が小さければ電流増幅回路３１に出力する電流が減少する。つまり、図２に示す増幅器では、バイアス電圧Ｖｂと電源電圧ＶＤＤとの電圧差が大きいほど増幅器の駆動能力が大きくなる。
【００２６】
出力制御スイッチ３６は、バッファ回路の出力に設けられ、バッファ回路の出力端子をハイインピーダンスとするモードとするか、出力信号Ｖｏｕｔを出力するモードとするかを切り替える。出力制御スイッチ３６は、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２、インバータＩＮＶを有する。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は、ソースがバッファ回路の出力端子に接続され、ドレインが液晶パネル（不図示）に接続される。ＮＭＯＳトランジスタＴｒ２のゲートにはアンプ出力切替信号Ｓａｏが入力され、ＰＭＯＳトランジスタＴｒ１のゲートにはインバータＩＮＶを介してアンプ出力切替信号Ｓａｏが入力される。つまり、図２に示す例では、出力制御スイッチ３６としてトランスファスイッチ回路が用いられる。出力制御スイッチ３６は、アンプ出力切替信号Ｓａｏがイネーブル状態において導通状態（出力信号Ｖｏｕｔを出力するモード）となり、アンプ出力切替信号Ｓａｏがディスイネーブル状態において非導通状態（出力端子をハイインピーダンスとするモード）となる。
【００２７】
続いて、実施の形態１にかかる半導体装置１の動作について説明する。まず、アンプ出力切替信号Ｓａｏ及びバイアス制御信号Ｓｖｂによるスイッチ制御タイミングについて説明する。アンプ出力切替信号Ｓａｏ及びバイアス制御信号Ｓｖｂによるスイッチ制御タイミングのタイミングチャートを図３に示す。図３に示すように、半導体装置１では、制御信号供給回路２２が、アンプ出力切替信号Ｓａｏ及びバイアス制御信号Ｓｖｂにより、出力制御スイッチ３６とバイアス制御スイッチ２４ａ、２４ｂを同じ期間に導通状態とする。
【００２８】
このようなスイッチの制御を行うことで、半導体装置１は、出力信号Ｖｏｕｔを出力する期間においては、バイアス調整電圧生成回路２３ａ、２３ｂを有効にし、出力信号Ｖｏｕｔを停止する期間においては、バイアス調整電圧生成回路２３ａ、２３ｂを無効にする。
【００２９】
続いて、バイアス調整電圧生成回路２３ａ、２３ｂを無効にした状態で、アンプ部２０ａ、２０ｂから出力信号Ｖｏｕｔを出力した場合の動作について説明する。この場合におけるアンプ部２０ａ、２０ｂの電源電圧配線１０の電圧とバイアス配線１２の電圧の分布のグラフを図４に示す。図４に示すように、この状態では、バイアス配線１２の電圧は、半導体チップの端部までほとんど電圧降下を生じないのに対して、電源電圧配線１０の電圧は、半導体チップの端部での電圧降下量が大きくなる。そのため、バイアス調整電圧生成回路２３ａ、２３ｂを無効にした状態でアンプ部２０ａ、２０ｂを動作させた場合、半導体チップの端部では、増幅器の電流源を構成するＰＭＯＳトランジスタＰ１のソース・ゲート間電圧Ｖｇｓが半導体チップの中央部よりも小さくなり、増幅器の駆動能力が低下する。
【００３０】
一方、バイアス調整電圧生成回路２３ａ、２３を有効した状態で、アンプ部２０ａ、２０ｂから出力信号Ｖｏｕｔを出力した場合の動作について説明する。この場合におけるアンプ部２０ａ、２０ｂの電源電圧配線１０の電圧とバイアス配線１２の電圧の分布のグラフを図５に示す。図５に示すように、この状態では、バイアス配線１２の電圧は、半導体チップの端部においバイアス調整電圧Ｖａｄｊまで降下する。このバイアス配線１２の電圧の降下量は、電源電圧配線１０の電圧の半導体チップの端部での電圧降下量に相当する。そのため、バイアス調整電圧生成回路２３ａ、２３ｂを有効にした状態でアンプ部２０ａ、２０ｂを動作させた場合、半導体チップの端部においても増幅器の電流源を構成するＰＭＯＳトランジスタＰ１のソース・ゲート間電圧Ｖｇｓは半導体チップの中央部とほぼ同一となる。従って、アンプ部２０ａ、２０ｂの動作に応じて、バイアス調整電圧生成回路２３ａ、２３ｂを有効にすることでアンプ部２０ａ、２０ｂの増幅器は、配置される位置にかかわらずほぼ同一の駆動能力を有する。
【００３１】
上記説明より、実施の形態１にかかる半導体装置１では、バイアス調整電圧Ｖａｄｊがバイアス電圧Ｖｂと電源電圧配線１０の電圧の電圧降下量に応じた電圧差を有する。そして、バイアス調整電圧Ｖａｄｊをバイアス配線１２の他端に印加する。これにより、電源電圧配線１０の電圧に電圧降下が生じた場合においても半導体装置１は、バイアス配線１２の電圧と電源電圧配線１０の電圧との電圧差を半導体チップの全体で均一にし、増幅器の配置位置による駆動能力のばらつきを低減する。また、複数の増幅器間の駆動能力のばらつきが低減することで、駆動対象となる液晶パネルの駆動タイミングのばらつきも低減することができる。
【００３２】
また、実施の形態１にかかる半導体装置１では、アンプ部２０ａ、２０ｂが活性化する期間以外は、バイアス調整電圧Ｖａｄｊをバイアス配線１２に印加しない。アンプ部２０ａ、２０ｂが不活性である場合、アンプ部２０ａ、２０ｂでは、消費電流が低下して電源電圧配線１０の電圧降下量も小さくなる。このようなことから、半導体装置１では、アンプ部２０ａ、２０ｂの不活性期間にバイアス配線１２へのバイアス調整電圧Ｖａｄｊを停止することで、アンプ部２０ａ、２０ｂの不活性期間に増幅器の電流源を構成するトランジスタのソース・ゲート間電圧Ｖｇｓが増大し、増幅器での消費電力が増加することを防止する。
【００３３】
上記実施の形態では、Ｐ型の導電型を有するトランジスタにより差動対を用いた増幅器について説明したが、増幅器の差動対は、Ｎ型の導電型を有するトランジスタにより構成することもできる。そこで、Ｎ型の導電型を有するトランジスタにより差動対を構成した差動増幅回路４０を有する増幅器の回路図を図６に示す。図６に示す例では、ＮＭＯＳトランジスタＮ２、Ｎ３により差動対が構成される。また、ＮＭＯＳトランジスタＮ１により電流源が構成される。そして、ＮＭＯＳトランジスタＮ１は、ソースが接地電源配線１１に接続されているため、増幅器の動作電流は、バイアス電圧Ｖｂと接地電圧配線１１の電圧（接地電圧ＶＳＳ）との電圧差（ＮＭＯＳトランジスタＮ１のソース・ゲート間電圧Ｖｇｓ）により決まる。
【００３４】
また、図６に示す増幅器を用いた場合、接地電圧配線１１の電圧は、電圧供給源から遠くなるほど上昇する。そこで、図６に示す増幅器を利用する場合、バイアス調整電圧Ｖａｄｊは、バイアス電圧Ｖｂよりも高くなる。このときのバイアス調整電圧Ｖａｄｊとバイアス電圧Ｖｂとの電圧差は、接地電圧配線１１の電圧上昇量に相当する電圧とすることが好ましい。
【００３５】
実施の形態２
実施の形態２にかかる半導体装置２のブロック図を図７に示す。図７に示すように、半導体装置２は、アンプ部が４つに分割されている。図７では、４つのアンプ部に２０ａ、２０ｂ、２０ｃ、２０ｄの符号を付した。また、半導体装置２では、アンプ部２０ａ〜２０ｄに対応して、バイアス調整電圧生成回路２３ａ〜２３ｄ及びバイアス制御スイッチ２４ａ〜２４ｄを有する。なお、アンプ部、バイアス調整電圧生成回路及びバイアス制御スイッチは、実施の形態１にかかる半導体装置１において説明したものであるため、ここでは説明を省略する。
【００３６】
実施の形態２にかかる半導体装置２では、４つのアンプ部を独立して制御する。そこで、半導体装置２では、バイアス電圧生成回路２１に代えてバイアス電圧生成回路５０を有し、さらに、制御信号供給回路２２に代えて制御信号供給回路５１を有する。
【００３７】
バイアス電圧生成回路５０は、アンプ部２０ａ〜２０ｄに対応して設けられるバイアス配線１２ａ〜１２ｄに対してバイアス電圧Ｖｂを出力する。制御信号供給回路５１は、外部から入力される制御信号Ｄｉｎに基づき駆動信号Ｓｉｎ＿ａ〜Ｓｉｎ＿ｄのいずれか１つを出力する。また、制御信号供給回路５１は、駆動信号Ｓｉｎ＿ａ〜Ｓｉｎ＿ｄと共にアンプ出力切替信号Ｓａｏ＿ａ〜Ｓａｏ＿ｄのいずれか１つ及びバイアス制御信号Ｓｖｂ＿ａ〜Ｓｖｂ＿ｄのいずれか１つを出力する。なお、駆動信号Ｓｉｎ＿ａ、アンプ出力切替信号Ｓａｏ＿ａ及びバイアス制御信号Ｓｖｂ＿ａは、アンプ部２０ａが活性状態となる場合に出力されるものである。駆動信号Ｓｉｎ＿ｂ、アンプ出力切替信号Ｓａｏ＿ｂ及びバイアス制御信号Ｓｖｂ＿ｂは、アンプ部２０ｂが活性状態となる場合に出力されるものである。駆動信号Ｓｉｎ＿ｃ、アンプ出力切替信号Ｓａｏ＿ｃ及びバイアス制御信号Ｓｖｂ＿ｃは、アンプ部２０ｃが活性状態となる場合に出力されるものである。駆動信号Ｓｉｎ＿ｄ、アンプ出力切替信号Ｓａｏ＿ｄ及びバイアス制御信号Ｓｖｂ＿ｄは、アンプ部２０ｄが活性状態となる場合に出力されるものである。
【００３８】
つまり、半導体装置２では、制御信号供給回路５１が、分割されたアンプ部をそれぞれ独立に制御する。そして、バイアス調整電圧生成回路２３ａ〜２３ｄは、活性化されたアンプ部のバイアス配線に対してのみバイアス調整電圧を出力する。このように、複数のアンプ部が独立して制御される場合、活性化されるアンプ部に対してのみバイアス調整電圧Ｖａｄｊを出力することで、半導体装置全体で消費電力を抑制することができる。
【００３９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４０】
１、２    半導体装置
１０    電源電圧配線
１１    接地電圧配線
１２、１２ａ〜１２ｄ    バイアス配線
２０ａ〜２０ｄ    アンプ部
２３ａ〜２３ｄ    バイアス調整電圧生成回路
２４ａ〜２４ｄ    バイアス制御スイッチ
２１、５０    バイアス電圧生成回路
２２、５１    制御信号供給回路
３０、４０    差動増幅回路
３１    電流増幅回路
３２〜３４    電流増幅段
３５    出力回路
３６    出力制御スイッチ
Ｃ１、Ｃ２    コンデンサ
ＩＮＶ    インバータ
ＭＮ１    ＮＭＯＳトランジスタ
ＭＰ１    ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３    ＮＭＯＳトランジスタ
Ｔｒ１    ＰＭＯＳトランジスタ
Ｔｒ２    ＮＭＯＳトランジスタ
ＮＤ１〜ＮＤ４    ノード
Ｐ１〜Ｐ３    ＰＭＯＳトランジスタ
Ｓａｏ、Ｓａｏ＿ａ〜Ｓａｏ＿ｄ    アンプ出力切替信号
Ｓｉｎ、Ｓｉｎ＿ａ〜Ｓｉｎ＿ｄ    駆動信号
Ｓｖｂ、Ｓｖｂ＿ａ〜Ｓｖｂ＿ｄ    バイアス制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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