(57)【要約】【課題】  パッド内での過度の電流集中を抑制することが可能なパッド構造を有する半導体装置を提供する。【解決手段】  半導体基板の上に、絶縁性材料からなる第１の絶縁膜が形成されている。第１の絶縁膜の上に、導電材料からなるパッド部が形成されている。パッド部に電気的に連続し、第１の幅Ｗ１を有する配線部が形成されている。第１の絶縁膜の上であって、パッド部の外周線から第２の幅Ｗ２より内側の第１の領域に、複数の第２の絶縁膜が配置されている。配線部とパッド部との境界線に最も近い第２の絶縁膜を連ねる直線のうち、配線部をパッド部内に延長した領域と重なる部分が、パッド部の導電材料と交差する長さをＬ３としたとき、Ｗ１≦２×Ｗ２＋Ｌ３を満たす。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された絶縁性材料からなる第１の絶縁膜と、
前記第１の絶縁膜の上に形成された導電材料からなるパッド部と、
前記パッド部に電気的に連続し、第１の幅Ｗ１を有する配線部と、
前記第１の絶縁膜の上であって、前記パッド部の外周線から第２の幅Ｗ２より内側の第１の領域に配置された複数の第２の絶縁膜と
を有し、
前記配線部と前記パッド部との境界線に最も近い前記第２の絶縁膜を連ねる直線のうち、前記配線部を前記パッド部内に延長した領域と重なる部分が、前記パッド部の導電材料と交差する長さをＬ３としたとき、Ｗ１≦２×Ｗ２＋Ｌ３を満たす半導体装置。
【請求項２】
前記第１の領域内に、前記第２の絶縁膜が等間隔で配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１の領域内に、前記第２の絶縁膜が配置されておらず、かつ前記等間隔よりも大きな寸法を有する領域が含まれている請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にダマシン法で配線及びパッドを形成する際に、歩留まり低下を防止することができる半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（ＬＳＩ）の高集積化、微細化が進むに従って、多層配線の設計ルールも縮小化されてきた。金属層を部分的にエッチングして配線を残す手法に、技術的な限界が生じ始めている。そこで、絶縁膜に配線用の溝や導電性プラグ用のビアホールを形成しておき、後からこの溝やビアホールを導電性材料で埋め込むダマシン法が利用され始めている。
【０００３】
微細加工によって形成された多層配線構造の上に、最終的に、外部回路との接続や検査のためのパッドが形成される。このパッドは、多層配線構造内の他のパターンに比べて比較的大きな寸法を有する。
【０００４】
図１２（Ａ）を参照して、従来のダマシン法を用いたパッドの作製方法について説明する。
【０００５】
図１２（Ａ）は、ダマシン法により作製されたパッドの断面図を示す。まず、シリコン基板上の層間絶縁膜５００の表面上に、エッチングストッパ膜５０１及び絶縁膜５０２を堆積する。この２層に、開口５０３を形成する。
【０００６】
次に、開口５０３の内面及び絶縁膜５０２の上面を覆うように、バリアメタル層５０４を形成する。バリアメタル層５０４の表面上に銅層をスパッタリングにより形成する。この銅層をシード層として、めっき法により厚い銅層を形成する。開口５０３内がめっきによる銅層で埋め込まれる。
【０００７】
化学機械研磨（ＣＭＰ）により、絶縁膜５０２の上に堆積した銅層及びバリアメタル層を除去する。図１２（Ａ）に示したように、開口５０３内に、めっきによる銅層からなるパッド５０５が残る。
【０００８】
パッド５０５の面積が大きい場合には、パッド５０５の上面が窪む。この現象は、ディッシング（ｄｉｓｈｉｎｇ）と呼ばれる。また、絶縁膜５０２の上面は、パッド５０５に近づくに従って徐々に下がった形状になる。この現象は、エロージョン（ｅｒｏｓｉｏｎ）と呼ばれる。このように、ＣＭＰ後の表面に、パッド部の下がった窪みが生ずる。
【０００９】
図１２（Ｂ）に示すように、ディッシングやエロージョンの生じた表面上に、窒化シリコンからなるエッチングストッパ膜５０６と、酸化シリコンからなる層間絶縁膜５０７が形成される。層間絶縁膜５０６の表面に、その下地表面に倣った窪みが生ずる。層間絶縁膜５０７の表面上にレジスト膜を形成し、フォトリソグラフィ技術を用いてパターンを形成する場合、窪みに起因して、露光時の焦点深度マージンが低下してしまう。また、この表面上にダマシン法により配線を形成する場合、ＣＭＰ後に導電膜の残渣が発生し、プラグ同士が電気的に短絡してしまう。
【００１０】
図１２（Ｃ）は、図１２（Ａ）の絶縁膜５０２を下層の絶縁膜５０２Ａと上層の絶縁膜５０２Ｂとの２層構造にした場合の断面を示す。下層の絶縁膜５０２Ａは弗素添加酸化シリコンで形成され、上層の絶縁膜５０２Ｂは酸化シリコンで形成されている。エロージョンが生じると、開口５０３の縁に接する部分において、下層の絶縁膜５０２Ａが露出してしまう場合がある。弗素添加酸化シリコンは吸湿性が高いため、露出した絶縁膜５０２Ａが水分を吸収してしまう。吸湿した弗素添加酸化シリコン膜は、後の熱処理工程でガスを発生させたり、密着性を低下させたりする。
【００１１】
下層の絶縁膜がポリアリルエーテル等の絶縁性有機物で形成されている場合には、吸湿及び密着性低下の他に、下記の問題が生じ得る。パッド５０５の上に、ダマシン法によって配線を形成する場合には、図２（Ｄ）に示すように、パッド５０５の上に、窒化シリコンからなるエッチングストッパ膜５０６を形成する。このエッチングストッパ膜５０６をプラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）で形成する際に、反応によってＨ２とＮＨ３とのプラズマが発生する。このため、露出した下層の絶縁膜５０２Ａが、Ｈ２とＮＨ３とのプラズマに晒される。このプラズマにより、下層の絶縁膜５０２Ａがエッチングされてしまい、空隙が形成される場合がある。また、膜自体が変質して、密着性が低下してしまう場合もある。
【００１２】
また、エッチングストッパ膜５０６を成膜する前に、Ｃｕパッドの表面に形成されている薄い酸化銅の膜を除去するために、例えばＮＨ３プラズマにより還元処理が行われる。この還元処理時に、絶縁膜５０２Ａが変質してしまう場合もある。
【００１３】
図１３（Ａ）乃至（Ｃ）は、ディッシングやエロージョンの発生を抑制することを目的として提案されているパッドの平面図を示す。図１３（Ａ）および（Ｃ）に示されたパッドは、特開平１１−１５０１１４号公報に開示され、図１３（Ｂ）に示されたパッドは、特開平１０−２２９０８５号公報に開示されている。いずれの場合も、パッド５０５の内部に、図１２（Ａ）に示した絶縁層５０２の残された絶縁領域５０２ａが配置されている。絶縁領域５０２ａが、ＣＭＰ時の研磨停止層として作用するため、ディッシングやエロージョンの発生を抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１４に、パッドと、それに連続する配線との平面図を示す。正方形のパッド５０５の一つの辺に、配線５１０が接続されている。パッド５０５の内部に、複数の正方形状の絶縁領域５０２ａが、行列状に配置されている。ディッシングやエロージョンの発生の抑制効果を高めるために、図１３（Ｃ）の場合に比べて、絶縁領域５０２ａの各々が小さくされ、その個数が多くなっている。
【００１５】
配線５１０の幅をＷ１、パッド５０５の外周から、最も外側の絶縁領域５０２ａまでの距離をＷ２、相互に隣り合う絶縁領域５０２ａの間隔をＷ３とする。配線５１０を横断し、かつパッド５０５と配線５１０との境界線に最も近い位置に配置された複数の絶縁領域５０２ａを連ねる閉じた線５１１を考える。図１４の場合には、閉じた線５１１が６個の絶縁領域５０２ａ内を通過している。以下、閉じた線５１１が（ｎ＋１）個の絶縁領域５０２ａ内を通過する場合を考える。
【００１６】
配線５１０からパッド５０５に電流が流入する時、閉じた線５１１内に流入する電流と、閉じた線５１１から流出する電流とは等しい。すなわち、閉じた線５１１と配線５１０とが交差する長さＷ１の部分を通過する電流が、閉じた線５１１とパッド５０５の導電領域とが交差する長さ２×Ｗ２＋ｎ×Ｗ３の部分を通過する電流と等しくなる。
【００１７】
次の不等式
Ｗ１＞２×Ｗ２＋ｎ×Ｗ３
が成立する場合、配線５１０内を流れる電流密度が許容限界値になると、パッド５０５内において、閉じた線５１１と交差する方向に流れる電流密度が許容値を超えてしまう。
【００１８】
また、パッド５０５に導電性の針を接触させて、シリコン基板上に形成した半導体素子の特性を検査する場合がある。パッド５０５内に絶縁領域５０２ａが分散されていると、パッド５０５と導電性の針との接触が不安定になってしまう。
【００１９】
本発明の目的は、パッド内での過度の電流集中を抑制することが可能なパッド構造を有する半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
本発明の一観点によると、
半導体基板と、
前記半導体基板の上に形成された絶縁性材料からなる第１の絶縁膜と、
前記第１の絶縁膜の上に形成された導電材料からなるパッド部と、
前記パッド部に電気的に連続し、第１の幅Ｗ１を有する配線部と、
前記第１の絶縁膜の上であって、前記パッド部の外周線から第２の幅Ｗ２より内側の第１の領域に配置された複数の第２の絶縁膜と
を有し、
前記配線部と前記パッド部との境界線に最も近い前記第２の絶縁膜を連ねる直線のうち、前記配線部を前記パッド部内に延長した領域と重なる部分が、前記パッド部の導電材料と交差する長さをＬ３としたとき、Ｗ１≦２×Ｗ２＋Ｌ３を満たす半導体装置が提供される。
【発明の効果】
【００２１】
配線部からパッド部に流入する電流の過度の集中を回避することができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施例による半導体装置の断面図である。
【図２】第１の実施例による半導体装置に用いられるパッドの平面図である。
【図３】第１の実施例による半導体装置の製造方法を説明するための断面図（その１）である。
【図４】第１の実施例による半導体装置の製造方法を説明するための断面図（その２）である。
【図５】パッドの絶縁領域とビアホールとの相対位置関係を示す図である。
【図６】ビアホールがパッドの中央領域にのみ配置されている構成例のパッドの断面図である。
【図７】パッドの他の構成例を示す平面図である。
【図８】パッドの他の構成例を示す平面図である。
【図９】第２の実施例による半導体装置の製造方法を説明するための断面図（その１）である。
【図１０】第２の実施例による半導体装置の製造方法を説明するための断面図（その２）である。
【図１１】第２の実施例による半導体装置の製造方法を説明するための断面図（その３）である。
【図１２】従来の半導体装置に用いられているパッドの断面図である。
【図１３】従来の半導体装置に用いられているパッドの平面図である。
【図１４】電流の集中の原因を説明するためのパッド及び配線の平面図である。
【図１５】パッド内の電流通過領域の合計幅Ｗｔと、配線幅Ｗ１との関係を示すグラフである。
【図１６】パッドの他の形状を示す平面図である。
【発明を実施するための形態】
【００２３】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。半導体基板１の表層部に素子分離絶縁膜５が形成され、活性領域を画定している。素子分離絶縁膜５は、シリコン局所酸化（ＬＯＣＯＳ）法や、シャロートレンチアイソレーション（ＳＴＩ）法により形成される。活性領域の基板表面上に、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）６が形成されている。
【００２４】
半導体基板１の上に、ＭＯＳＦＥＴ６を覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０は、窒化シリコンからなる下層１０Ａと、酸化シリコンからなる上層１０Ｂとの２層構造を有する。ビアホール１１が、層間絶縁膜１０を貫通する。ビアホール１１は、ＭＯＳＦＥＴ６のソース領域及びドレイン領域に対応する位置に配置されている。ビアホール１１の内面を、窒化チタン（ＴｉＮ）からなるバリア層１２Ａが覆い、ビアホール１１内に、タングステン（Ｗ）からなる導電性のプラグ１２Ｂが埋め込まれている。
【００２５】
ここまでの構造は、公知の成膜技術、フォトリソグラフィ、化学機械研磨等を用いて形成することができる。
【００２６】
層間絶縁膜１０の上に、４層の配線層２０が配置されている。上下に隣り合う２つの配線層２０の間に、層間絶縁膜３０が配置されている。各配線層２０は、層内絶縁膜２１、配線２５、及びパッド２７を含む。配線２５及びパッド２７は、層内絶縁膜２１の底面まで達する溝（凹部）内に埋め込まれている。溝の内面と配線２５との界面、及び溝の内面とパッド２７との界面に、バリアメタル層２６が配置されている。配線２５及びパッド２７は、例えば銅（Ｃｕ）で形成され、バリアメタル層２６は、例えば窒化タンタル（ＴａＮ）で形成される。バリアメタル層２６の厚さは例えば３０ｎｍである。
【００２７】
層内絶縁膜２１の各々は、半導体基板１側から、エッチングストッパ膜２２、中層膜２３、及び上層膜２４が順番に積層された３層構造を有する。エッチングストッパ膜２２は、例えば窒化シリコンで形成され、その厚さは５０ｎｍである。中層膜２３は、例えば弗素添加酸化シリコンで形成され、その厚さは３５０ｎｍである。上層膜２４は、例えば酸化シリコンで形成され、その厚さは１５０ｎｍである。
【００２８】
層間絶縁膜３０と、その下の配線層２０との間に、エッチングストッパ膜３１が配置されている。層間絶縁膜３０は、例えば酸化シリコンで形成され、その厚さは５００ｎｍである。エッチングストッパ膜３１は、例えば窒化シリコンで形成され、その厚さは５０ｎｍである。
【００２９】
層間絶縁膜３０とエッチングストッパ膜３１との２層に、ビアホール３５が形成されている。ビアホール３５内に、導電性のプラグ３６が埋め込まれている。ビアホール３５の内面とプラグ３６との間に、バリアメタル層３７が配置されている。バリアメタル層３７は、例えば窒化タンタルで形成され、その厚さは３０ｎｍである。プラグ３６は、例えばＣｕで形成され、上下の配線同士またはパッド同士を接続する。
【００３０】
すべての配線層２０内に、同一パターンのパッド２７が、基板面内の同じ位置に配置されている。このパッド２７の形状については、後に詳しく説明する。
【００３１】
第４層目の配線層２０の上に、エッチングストッパ膜４１及び層間絶縁膜４０が、この順番に積層されている。ビアホール４５が、層間絶縁膜４０とエッチングストッパ膜４１との２層を貫通する。ビアホール４５内に、導電性のプラグ４６が埋め込まれている。ビアホール４５の内面とプラグ４６との間に、接着層４７が配置されている。接着層４７は、例えばＴｉＮで形成され、その厚さは２００ｎｍである。プラグ４６は、例えばタングステン（Ｗ）で形成される。
【００３２】
層間絶縁膜４０の表面上の、パッド２７に対応する位置に、パッド５０が形成されている。パッド５０と層間絶縁膜４０との界面に、バリアメタル層５１が配置されている。パッド５０は、プラグ４６を介して、その下のパッド２７に接続されている。層間絶縁膜４０の他の領域上に、配線６０やパッドが形成されている。これらのパッドは、例えば回路試験用、ワイヤボンディング用、またはバンプ形成用である。
【００３３】
層間絶縁膜４０の上に、パッド５０や配線６０を覆う被覆膜７０が形成されている。被覆膜７０は、厚さ１０００ｎｍの酸化シリコン膜７０Ａと厚さ５００ｎｍの窒化シリコン膜７０Ｂとの２層で構成される。被覆膜７０に、パッド５０の上面を露出させる開口７１が形成されている。パッド５０の上面のうち、露出していない領域と被覆膜７０との界面に、バリアメタル層５２が形成されている。
【００３４】
パッド５０は、例えばＡｌＣｕ合金（Ｃｕの含有率０．５重量％）で形成され、その厚さは１０００ｎｍである。バリアメタル層５１及び５２の各々は、例えばＴｉＮで形成され、その厚さは５０ｎｍである。パッド５０の上面に、導線７５がワイヤボンディングされている。パッド７５は、その下の配線層内のパッド２７及びプラグ３６を介して、半導体基板１の表面上に形成された半導体素子、例えばＭＯＳＦＥＴ６に接続されている。
【００３５】
図２（Ａ）に、第１層目の配線層２０内に配置されたパッド２７の平面図を示す。図１は、図２（Ａ）の一点鎖線Ａ１−Ａ１における断面図に相当する。パッド２７に配線２５が連続している。図１に示した第２層目から第４層目までの配線層２０内に配置されたパッド２７も、図２（Ａ）に示したパッド２７と同一の平面形状を有する。
【００３６】
パッド２７の内部が、第１の枠状領域２７ａ、第２の枠状領域２７ｃ、及び中央領域２７ｄに区分けされている。第１の枠状領域２７ａは、パッド２７の外周を外周線とし、幅がＬ１の枠状の領域である。第２の枠状領域２７ｃは、第１の枠状領域２７ａの内周線を外周線とし、幅がＬ２の枠状の領域である。中央領域２７ｄは、第２の枠状領域２７ｃの内周線よりも内側の領域である。配線２５をパッド２７内に延長した領域と、第１の枠状領域２７ａとが重なった領域２７ｂを、配線近傍領域と呼ぶこととする。
【００３７】
第２の枠状領域２７ｃ内に、正方形の複数の絶縁領域２１ａが配置されている。第１の枠状領域２７ａ及び中心領域２７ｄ内には、絶縁領域２１ａが配置されていない。第２の枠状領域２７ｃ内において、絶縁領域２１ａは、図の横方向及び縦方向に、ピッチＰで規則的（周期的）に配置されている。絶縁領域２１ａの一辺の長さをＰ１とし、相互に隣り合う２つの絶縁領域２１ａの間隔をＰ２とする。
第１の枠状領域２７ａの幅Ｌ１は、間隔Ｐ２以上である。
【００３８】
図２（Ａ）に示したパッド２７においては、第１の枠状領域２７ａ、特に配線近傍領域２７ｂ内に絶縁領域２１ａが配置されていないため、配線２５からパッド２７に流入する電流、またはパッド２７から配線２５に流出する電流の過度の集中を防止することができる。電流の過度の集中を、より効率よく回避するために、幅Ｌ１を間隔Ｐ２以上とすることが好ましく、ピッチＰ以上とすることがより好ましい。なお、絶縁領域２１ａが周期的に配置されていない場合には、相互に隣り合う２つの絶縁領域２１ａの間隔のうち最小のものよりも、幅Ｌ１を大きくすることが好ましい。
【００３９】
次に、幅Ｌ１と配線２５の幅Ｗ１との関係について考察する。図１５に、パッド２７の内部において、配線２５から流入した電流の通過する部分の合計の幅Ｗｔと、配線幅Ｗ１との関係を示す。ここで、幅Ｗｔは、図１４及び式（１）の２×Ｗ２＋ｎ×Ｗ３に相当する。図２に示した幅Ｌ１及び間隔Ｐ２が、それぞれ図１４の間隔Ｗ２及びＷ３に対応する。
【００４０】
図１５では、ピッチＰが２．５μｍ、間隔Ｐ１が１．０μｍの場合を示している。横軸は配線幅Ｗ１を単位「μｍ」で表し、縦軸は電流通過部分の合計幅Ｗｔを単位「μｍ」で表す。
【００４１】
図中の直線ａ１〜ａ８が、それぞれ幅Ｌ１が１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、及び８μｍの場合を示す。図１５のＷｔ≧Ｗ１の領域（破線よりも左上の領域）では、過度の電流集中が生じない。
【００４２】
例えば、配線幅Ｗ１が１０μｍのとき、幅Ｌ１が３．５μｍ以上であれば、過度の電流集中が発生しないことがわかる。配線幅Ｗ１が５μｍのときは、幅Ｌ１が１．５μｍ以上であればよい。より一般的には、配線幅Ｗ１が５μｍ以上１０μｍ以下のとき、Ｌ１／Ｗ１の好適な範囲が３５％以上であり、配線幅Ｗ１が５μｍ未満のとき、Ｌ１／Ｗ１の好適な範囲が３０％以上であると考えられる。
【００４３】
厳密には、この好適な範囲は、ピッチＰや間隔Ｐ２によって変動し得るが、上述の条件を満たすように設計することにより、過度の電流集中により発生する問題を回避することができるであろう。
【００４４】
図１に示した第１層目の配線層２０を形成した後、それよりも上層のパターンを形成する前に、半導体基板１の表面上に形成された半導体素子の特性を検査したい場合がある。この検査時には、図２（Ｂ）に示すように、第１層目の配線層２０内に形成されたパッド２７に検査用の針２９を接触させて、電源電圧の供給、及び出力信号の検出等が行われる。各配線層２０の同じ位置にパッド２７が配置されているため、各配線層２０を形成した後に、同一の手順で検査を行うことができる。
【００４５】
図２に示したように、パッド２７の中央領域２７ｄ内に絶縁領域２１ａが配置されていないため、検査用の針とパッド２７との安定した接触を確保することが可能になる。高い接触の安定性を確保するために、中央領域２７ｄを、直径２０μｍの円を内包する大きさ及び形状とすることが好ましい。また、中央領域２７ｄに発生するディッシングを抑制するために、中央領域２７ｄの面積を、パッド２７の面積（絶縁領域２１ａを含む面積）の１／４以下とすることが好ましい。
【００４６】
次に、図３及び図４を参照して、図１に示したパッド２７及びその上のプラグ３６の作製方法について説明する。図３及び図４では、第１層目の配線層２０内に配置されたパッド２７と、その上のプラグ３６を例にとって、作製方法を説明するが、その他の配線層２０内に配置されたパッド２７も同様の方法で作製することができる。
【００４７】
図３（Ａ）に示すように、層間絶縁膜１０の上に、窒化シリコン（ＳｉＮ）からなる厚さ５０ｎｍのエッチングストッパ膜２２を形成する。エッチングストッパ膜２２は、例えば原料ガスとしてシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とを用いたプラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により形成することができる。
【００４８】
エッチングストッパ膜２２の上に、弗素添加酸化シリコン（ＳｉＯＦ）からなる厚さ３５０ｎｍの中層膜２３を形成する。中層膜２３は、例えば原料ガスとしてフルオロシラン（ＳｉＦ４）と酸素（Ｏ２）とを用いたＰＥ−ＣＶＤにより形成することができる。
【００４９】
中層膜２３の上に、酸化シリコン（ＳｉＯ２）からなる厚さ１５０ｎｍの上層膜２４を形成する。上層膜２４は、例えば原料ガスとしてシランと酸素（Ｏ２）とを用いたＰＥ−ＣＶＤにより形成することができる。ＣＭＰにより上層膜２４の表面の平坦化を行う。
【００５０】
上層膜２４の上に、レジストパターン８０を形成する。レジストパターン８０には、パッド２７及び配線２５に対応する開口が形成されている。レジストパターン８０をマスクとして、上層膜２４、中層膜２３をエッチングする。このエッチングは、ＣＦ系ガス（例えば、ＣＦ４、Ｃ４Ｆ８等を含むガス）を用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。
【００５１】
その後、酸素プラズマを用いてレジストパターン８０をアッシングする。パターニングされた上層膜２４及び中層膜２３をマスクとして、エッチングストッパ膜２２をエッチングする。このエッチングは、ＣＨＦ系ガス（例えばＣＨＦ３を含むガス等）を用いたＲＩＥにより行うことができる。
【００５２】
図３（Ｂ）に示すように、エッチングストッパ膜２２、中層膜２３、及び上層膜２４の３層構造を有する層内絶縁膜２１が残る。層内絶縁膜２１には、パッド２７が配置されるべき凹部１０１が形成されている。
【００５３】
図３（Ｃ）に示すように、基板の全面に、厚さ３０ｎｍのＴａＮ層２６Ｌを、スパッタリングにより形成する。ＴａＮ層２６Ｌの表面上に、Ｃｕ層をスパッタリングにより形成し、このＣｕ層をシード層としてめっき法により厚さ１５００ｎｍのＣｕ層２７Ｌを形成する。
【００５４】
図４（Ｄ）に示すように、上層膜２４の上面が露出するまでＣＭＰを行い、余分なＣｕ層２７Ｌ及びＴａＮ層２６Ｌを除去する。開口１０１内に、ＴａＮ層２６Ｌの一部からなるバリアメタル層２６、及びＣｕ層２７Ｌの一部からなるパッド２７が残る。パッド２７内に絶縁領域２１ａが配置されているため、ＣＭＰ時のディッシングやエロージョンの発生を抑制することができる。
【００５５】
図４（Ｅ）に示すように、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜３１を形成する。エッチングストッパ膜３１の形成は、例えば原料ガスとしてシランとアンモニアとを用いたＰＥ−ＣＶＤにより行うことができる。エッチングストッパ膜３１の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜３０を形成する。層間絶縁膜３０は、例えば原料ガスとしてシランと酸素とを用いたＰＥ−ＣＶＤにより形成することができる。
【００５６】
層間絶縁膜３０とエッチングストッパ膜３１とを貫通するビアホール３５を形成する。パッド２７の形成方法と同様に、ＴａＮ層とＣｕ層との成膜、及びＣＭＰ工程を実施することにより、ビアホール３５内にバリアメタル層３７及びプラグ３６を形成する。
【００５７】
以上の工程を繰り返すことにより、図１に示した第１層目の配線層２０から第４層目の配線層２０までを形成することができる。
【００５８】
次に、図１を参照して、第４層目の配線層２０よりも上層の多層構造の作製方法について説明する。
【００５９】
第４層目の配線層２０の上に、窒化シリコンからなるエッチングストッパ膜４１、及び酸化シリコンからなる層間絶縁膜４０を順番に形成する。ＣＭＰにより層間絶縁膜４０の表面の平坦化を行う。この２層に、ビアホール４５を形成する。ビアホール４５の内面及び層間絶縁膜４０の上面を覆う厚さ２００ｎｍのＴｉＮ層を形成する。このＴｉＮ層の上に、ビアホール４５内を埋め込むように厚さ４００ｎｍのＷ層を形成する。ＣＭＰにより、余分のＷ層とＴｉＮ層とを除去し、ビアホール４５内に、ＴｉＮからなる接着層４７とＷからなるプラグ４６とを残す。
【００６０】
層間絶縁膜４０の上に、厚さ５０ｎｍのＴｉＮ層、厚さ１０００ｎｍのＡｌＣｕ合金層、及び厚さ５０ｎｍのＴｉＮ層を順番に形成する。この３層をパターニングして、ＴｉＮからなるバリアメタル層５１、ＡｌＣｕ合金からなるパッド５０、及びＴｉＮからなるバリアメタル層５２を残す。この３層のエッチングは、塩素系ガス（例えばＣｌ２とＯ２とＡｒとの混合ガス）を用いたＲＩＥにより行うことができる。この工程で、配線６０が形成される。
【００６１】
層間絶縁膜４０の上に、パッド５０及び配線６０を覆う厚さ１０００ｎｍの酸化シリコン膜７０Ａ及び厚さ５００ｎｍの窒化シリコン膜７０Ｂを順番に形成する。窒化シリコン膜７０Ｂ、酸化シリコン膜７０Ａ、及びバリアメタル層５２の３層を貫通する開口７１を形成する。窒化シリコン膜７０Ｂと酸化シリコン膜７０Ａとの２層は、ＣＦ系ガスを用いたＲＩＥにより行い、バリアメタル層５２のエッチングは、塩素系ガスを用いたＲＩＥにより行うことができる。
【００６２】
パッド５０に検査用の針を接触させ、半導体基板１の表面上に形成されている半導体素子の検査を行う。検査結果が合格であれば、スクライブラインに沿って半導体基板１をスクライブし、各チップに分離する。パッド５０がスクライブ領域内に配置されている場合、チップに分離された後は、図１に示したパッド５０及びその下のパッド２７は、元形を止めないが、チップの端部に、パッド５０やパッド２７の残該が残る場合もある。パッド５０がチップ領域内に配置されている場合には、パッド５０やその下のパッド２７が、チップ内にそのまま残る。
【００６３】
次に、図５を参照して、パッド内の絶縁領域とプラグとの位置関係について説明する。
【００６４】
図５（Ａ）は、パッド２７内に配置された絶縁領域２１ａとビアホール４５との位置関係の一例を示す図である。ビアホール４５は、絶縁領域２１ａと重ならない位置に配置されている。すなわち、ビアホール４５は、パッド２７の導電領域に内包されている。
【００６５】
このような配置にすると、図１に示したビアホール４５を形成する際に、オーバエッチングが発生したとしても、下の層内絶縁膜２１が露出しない。このため、層内絶縁膜２１内の中層膜２３が水分を吸着することによる密着性の低下を防止することができる。
【００６６】
図５（Ａ）に示したビアホール４５は、パッド２７内にほぼ一様に分布していた。図５（Ｂ）に示した構成例では、ビアホール４５が中央領域２７ｄ内に配置されていない。以下、図５（Ｂ）に示した構成例の効果について説明する。
【００６７】
中央領域２７ｄ内に、絶縁領域２１ａが配置されていないため、ＣＭＰによりパッド２７の中央領域２７ｄにディッシングが発生する場合がある。ディッシングが発生すると、図１に示した第４層目のパッド２７の中央領域２７ｄの上の層間絶縁膜４０が実質的に厚くなる。これにより、中央領域２７ｄの上に形成されるビアホールが層間絶縁膜４０を貫通しない場合が生じ得る。図５（Ｂ）に示したように、中央領域２７ｄ内にビアホールを配置しないことにより、ビアホールの貫通不良の発生を防止することができる。
【００６８】
貫通不良のビアホールが発生すると、上下のパッドを接続するプラグの実質的な本数が減少する。このため、プラグ１個あたりに流れる電流が、設計値を超えてしまう。なお、第４層目に限らず、他の層のパッド２７にも、図５（Ｂ）と同様の構成を採用してもよい。
【００６９】
図５（Ｃ）に示すように、絶縁領域２１ａの配置されていない中央領域２７ｄ内に、一つの大きなビアホール４５を配置してもよい。
【００７０】
図６に、図５（Ｃ）に示したパッドの断面図を示す。第４層目の配線層２０の上に、エッチングストッパ膜４１及び層間絶縁膜４０が形成されている。この２層を貫通するビアホール４５が、パッド２７の中央領域２７ｄに内包される位置に形成されている。層間絶縁膜４０の上にパッド５０が形成されている。パッド５０は、ビアホール４５内を経由して第４層目の配線層２０内に配置されたパッド２７の中央領域２７ｄに接続される。パッド５０の底面とその下地表面との間には、バリアメタル層５１が配置されている。パッド５０よりも上層の構成は、図１に示した半導体装置の構成と同様である。
【００７１】
導線７５とパッド５０との接触部が、ビアホール４５の外側まで広がっている。このため、基板の法線に平行な視線で見たとき、導線７５とパッド５０との接触部が、層間絶縁膜４０の一部と重なる。酸化シリコンからなる層間絶縁膜４０は、Ｃｕのパッド２７よりも硬い。このため、導線７５とパッド５０との接触部が層間絶縁膜４０と重なっている領域において、導線７５とパッド５０との高い密着性を確保することができる。
【００７２】
図７（Ａ）及び（Ｂ）に、パッド２７の他の構成例を示す。図７（Ａ）は、図２に示した第１の枠状領域２７ａのうち配線近傍領域２７ｂ以外の領域に、絶縁領域２１ａが配置されている例を示す。配線近傍領域２７ｂ内に絶縁領域２１ａを配置しないことにより、電流の過度の集中を回避することができる。
【００７３】
図７（Ｂ）は、正方形のパッド２７の３つの辺に、それぞれ配線２５が接続されている例を示す。３本の配線２５の各々に対応して配線近傍領域２７ｂが配置されている。このような構成とすることにより、いずれの配線２５から電流が流入する場合にも、電流の過度の集中を回避することができる。
【００７４】
図８（Ａ）乃至（Ｃ）に、さらに、パッド２７の他の構成例を示す。図２及び図７に示した構成では、中央領域２７ｄ内に絶縁領域２１ａが配置されていなかった。図８（Ａ）乃至（Ｃ）に示す構成例では、中央領域２７ｄ内にも絶縁領域２１ａが配置されている。図８（Ａ）乃至（Ｃ）に示したパッド２７の中央領域２７ｄ以外の領域における絶縁領域２１ａの配置は、それぞれ図７（Ａ）、図７（Ｂ）、及び図２に示したパッド２７の構成と同様である。
【００７５】
検査用の針を接触させる必要のないパッド２７は、図８（Ａ）乃至（Ｃ）に示した構成としてもよい。中央領域２７ｄ内にも絶縁領域２１ａが配置されているため、中央領域２７ｄにおけるディッシングの発生を防止することができる。
【００７６】
上記第１の実施例では、層内絶縁膜２１の一部に、弗素添加酸化シリコンからなる中層膜２３を配置したが、中層膜２３を、ポリアリルエーテル等の有機絶縁材料で形成してもよい。また、層内絶縁膜２１を、エッチングストッパ膜と酸化シリコン膜との２層構造としてもよい。
【００７７】
次に、図９乃至図１１を参照して、本発明の第２の実施例による半導体装置及びその製造方法について説明する。上記第１の実施例では、シングルダマシン法で配線及びプラグを形成したが、第２の実施例では、デュアルダマシン法が採用される。
【００７８】
図９（Ａ）の状態に至るまでの工程について説明する。図９（Ａ）に示した層間絶縁膜１０よりも下層の構造は、図１に示した第１の実施例による半導体装置の層間絶縁膜１０よりも下層の構造と同一である。
【００７９】
層間絶縁膜１０の上に、第１層目の配線層２０が形成されている。図１に示した第１層目の配線層２０内の層内絶縁膜２１は、エッチングストッパ膜２２、弗素添加酸化シリコン層２３、及び酸化シリコン層２４の３層構造であったが、第２の実施例による半導体装置の層内絶縁膜２１は、窒化シリコンからなるエッチングストッパ膜と酸化シリコン層との２層構造を有する。層内絶縁膜２１に形成された凹部に、パッド２７が埋め込まれている。凹部の内面とパッド２７との間に、バリアメタル層２６が配置されている。
【００８０】
第１層目の配線層２０の上に、第１エッチングストッパ膜１００、層間絶縁膜１０１、第２エッチングストッパ膜１０２、及び層内絶縁膜１０３を順番に形成する。第１エッチングストッパ膜１００及び第２エッチングストッパ膜１０２の各々は、窒化シリコンで形成され、その厚さは５０ｎｍである。層間絶縁膜１０１及び層内絶縁膜１０３の各々は、酸化シリコンで形成され、その厚さは３５０ｎｍである。
【００８１】
層内絶縁膜１０３の表面上に、レジストパターン１０５を形成する。レジストパターン１０５には、図１に示したビアホール３５に対応する開口１０５ａが設けられている。レジストパターン１０５をマスクとして、層内絶縁膜１０３、第２エッチングストッパ膜１０２、及び層間絶縁膜１０１をエッチングし、第１エッチングストッパ膜１００の一部を露出させる。これらの各膜のエッチングは、ＣＦ系ガスを用いた異方性のＲＩＥにより行うことができる。ＣとＦとの組成比の異なる種々のガスを用いることにより、窒化シリコン膜をエッチングしたり、窒化シリコン膜をエッチングストッパ膜として作用させたりすることができる。エッチング途中に、使用するガスを切り替えることにより、第２エッチングストッパ膜１０２をエッチングし、第１エッチングストッパ膜１００の上面でエッチングを停止させることができる。エッチング後、レジストパターン１０５を除去する。
【００８２】
図９（Ｂ）に示すように、層内絶縁膜１０３、第２エッチングストッパ膜１０２、及び層間絶縁膜１０１の３層を貫通するビアホール１０８が形成される。基板表面に樹脂を塗布した後、溶解させ、ビアホール１０８のうち、第２エッチングストッパ膜１０２の底面よりも深い部分に樹脂１０９を埋め込む。熱処理を行い、樹脂１０９を硬化させる。樹脂１０９として、例えば感光剤を除去したレジスト材料を用いることができる。
【００８３】
層内絶縁膜１０３の表面上に、レジストパターン１１０を形成する。レジストパターン１１０には、図１に示したパッド２７に対応する開口１１０ａが形成されている。レジストパターン１１０をマスクとして、層内絶縁膜１０３をエッチングする。このエッチングは、ＣＦ系ガスを用いた異方性のＲＩＥにより行うことができる。エッチング後、レジストパターン１１０及び樹脂１０９を、アッシングにより除去する。
【００８４】
図１０（Ｃ）に示すように、層内絶縁膜１０３の底面まで達する凹部１１２が形成される。凹部１１２の底面の一部に、ビアホール１０８が開口している。層内絶縁膜１０３をマスクとして第２エッチングストッパ膜１０２をエッチングすると同時に、層間絶縁膜１０１をマスクとして第１エッチングストッパ膜１００をエッチングする。
【００８５】
図１０（Ｄ）に示すように、エッチングストッパ膜１００及び１０２のうち露出していた部分が除去される。ビアホール１０８の内面、凹部１１２の内面、及び層内絶縁膜１０３の表面を、バリアメタル層１１５で覆う。バリアメタル層１１５は、例えばＴａＮまたはＴａで形成され、その厚さは３０ｎｍである。
【００８６】
バリアメタル層１１５の上に、導電膜１１６を形成する。導電膜１１６は、例えばＣｕで形成され、その厚さは１５００ｎｍである。導電膜１１６は、スパッタリングによりＣｕからなるシード層を形成した後、Ｃｕをめっきすることにより形成される。ビアホール１０８内、及び凹部１１２内が、導電膜１１６で埋め込まれる。
【００８７】
図１１に示すように、層内絶縁膜１０３の上面が露出するまでＣＭＰを行うことにより、余分の導電膜１１６及びバリアメタル層１１５を除去する。ビアホール１０８内及び凹部１１２内に、導電膜１１６が残る。パッドを画定する凹部１１２内に、層内絶縁膜１０３の一部が島状に残されているため、ＣＭＰ時のディッシングやエロージョンの発生を抑制することができる。同様の工程を繰り返し行うことにより、多層配線層を形成することができる。
【００８８】
このように、デュアルダマシン法を用いてパッドを形成する第２の実施例の場合にも、第１の実施例と同様の効果を得ることができる。
【００８９】
図１６に、パッド２７の他の形状を示す。上述の実施例では、例えば図２（Ａ）に示したように、パッド２７の第２の枠状領域内に、行列状にほぼ均等に絶縁領域２１ａが分散されていた。図１６に示すように、正方形状の第２の枠状領域２７ｃ内の、相互に対向する２つの辺に相当する領域に、細長い複数の絶縁領域２１ａを配置してもよい。この場合、第２の枠状領域２７ｃのうち、絶縁領域２１ａの配置されていない辺に対応するパッド２７の外周に、配線２５が接続される。
【００９０】
この場合にも、部分的に絶縁領域２１ａを配置することにより、エロージョンやディッシングの発生を抑制することができる。また、中央領域２７ｄ内は、全面が導電領域とされているため、導電性の針を安定して接触させることができる。また、電流の過度の集中を回避することができる。
【００９１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９２】
上記実施例から、以下の付記に示された発明が導出される。
（付記１）  （ａ）表面上に半導体素子が形成された半導体基板の上に、絶縁材料からなる第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜の上に、絶縁材料からなる第１の層内絶縁膜を形成する工程と、
（ｃ）前記第１の層内絶縁膜に凹部を形成する工程であって、該凹部は、パッド部と、該パッド部に連続する配線部とを含み、該パッド部は、該配線部の幅よりも広い幅を有し、該パッド部内に複数の凸部が残されており、該パッド部の外周を外周線とし第１の幅を有する枠状の第１の枠状領域のうち、前記配線部を該パッド部内に延長した領域と重なる配線近傍領域における凹部の面積比が、前記第１の枠状領域の内周線を外周線とし第２の幅を有する枠状の第２の枠状領域における凹部の面積比よりも大きくなるように前記凸部が配置されるように凹部を形成する工程と、
（ｄ）前記凹部内を埋め込むように、前記半導体基板上に導電性材料からなる第１の膜を形成する工程と、
（ｅ）前記第１の膜の上層部を除去し、前記凹部内に残った該第１の膜からなる第１のパッドを形成する工程と
を有する半導体装置の製造方法。
（付記２）  前記工程（ｅ）の後、さらに、
（ｆ）前記第１の層内絶縁膜及び残された前記第１の膜の上に、絶縁材料からなる第２の層間絶縁膜を形成する工程と、
（ｇ）前記第２の層間絶縁膜にビアホールを形成する工程であって、基板の法線に平行な視線で見たとき、該ビアホールが前記第１のパッドに内包されるように前記ビアホールを形成する工程と、
（ｈ）前記第２の層間絶縁膜の上に、前記ビアホール内を経由して前記第１のパッドに接続された第２のパッドを形成する工程と
を有する付記１に記載の半導体装置の製造方法。
（付記３）  前記工程（ｈ）の後、さらに、
（ｉ）前記第２のパッドに導電性の針を接触させて、前記半導体素子の検査を行う工程を含む付記２に記載の半導体装置の製造方法。
（付記４）  前記工程（ｉ）の後、さらに、
（ｊ）前記第２のパッドの内側を通過するように、前記半導体基板をスクライビングする工程を含む付記３に記載の半導体装置の製造方法。
（付記５）  前記第１の枠状領域内に、前記凸部が配置されていない付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６）  前記第２の枠状領域よりも内側の中央領域には前記凸部が残されておらず、
さらに、前記工程（ｅ）の後、前記第１の層内絶縁膜及び残された前記第１の膜の上に、絶縁材料からなる第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜にビアホールを形成する工程であって、基板の法線に平行な視線で見たとき、該ビアホールが前記中央領域に内包されるように前記ビアホールを形成する工程と、
前記第２の層間絶縁膜の上に、前記ビアホール内を経由して前記第１のパッドに接続された第２のパッドを形成する工程と、
前記第２のパッドに、導線をワイヤボンディングする工程であって、基板の法線に平行な視線でみたとき、前記導線と前記第２のパッドとの接触部が前記ビアホールの外側まで広がるようにボンディングを行う工程と
を有する付記１に記載の半導体装置の製造方法。
（付記７）  半導体基板と、
前記半導体基板の上に形成された絶縁性材料からなる第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された第１の層内絶縁膜であって、該第１の層内絶縁膜の底面まで達する凹部が設けられており、該凹部は、パッド部と、該パッド部に連続する配線部とを含み、該パッド部は、該配線部の幅よりも広く、該パッド部内に複数の凸部が残されており、該パッド部の外周を外周線とし第１の幅を有する枠状の第１の枠状領域のうち、前記配線部を該パッド部内に延長した領域と重なる配線近傍領域における凹部の面積比が、前記第１の枠状領域の内周線を外周線とし第２の幅を有する枠状の第２の枠状領域における凹部の面積比よりも大きくなるように前記凸部が配置されている前記第１の層内絶縁膜と、
前記凹部のパッド部内に埋め込まれた第１のパッドと、
前記凹部の配線部内に埋め込まれた配線と
を有する半導体装置。
（付記８）  前記第１の層内絶縁膜、前記第１のパッド、及び前記配線の上に形成され、基板の法線に平行な視線で見たとき、前記第１のパッドと部分的に重なるように配置されたビアホールが設けられている第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成され、前記ビアホール内を経由して前記第１のパッドに接続された第２のパッドと
を有する付記７に記載の半導体装置。
（付記９）  前記配線近傍領域内に前記凸部が配置されていない付記７または８に記載の半導体装置。
（付記１０）  前記第２の枠状領域よりも内側の中央領域内に前記凸部が配置されていない付記７乃至９のいずれかに記載の半導体装置。
（付記１１）  基板の法線に平行な視線で見たとき、前記ビアホールが前記第１のパッドに内包されている付記７乃至１０のいずれかに記載の半導体装置。
（付記１２）  前記第２の枠状領域内に、前記凸部が第１の方向に第１のピッチで規則的に配置されており、前記第１の枠状領域の前記第１の方向に関する幅が、該第１のピッチ以上である付記７乃至１１のいずれかに記載の半導体装置。
（付記１３）  さらに、前記パッドにワイヤボンディングされた導線を有し、前記第２の枠状領域よりも内側の中央領域内に前記凸部が配置されておらず、前記ビアホールが前記中央領域内に配置されており、基板の法線に平行な視線で見たとき、前記第２のパッドと前記導線との接触部が前記ビアホールの外側まで広がっている付記８に記載の半導体装置。
【符号の説明】
【００９３】
１  半導体基板
５  素子分離絶縁膜
６  ＭＯＳＦＥＴ
１０、３０、４０、１０１  層間絶縁膜
１１、３５、４５、１０８  ビアホール
１２Ａ、２６、３６、４７、５１、５２、１１５  バリアメタル層
１２Ｂ、３７、４６  プラグ
２０  配線層
２１、１０３  層内絶縁膜
２２、３１、４１、１００  エッチングストッパ膜
２３  中層膜
２４  上層膜
２５  配線
２７、５０  パッド
６０  配線
７０  被覆膜
７１  開口
８０、１０５  レジストパターン
１０９  樹脂
１１２  凹部
１１６  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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