(57)【要約】【課題】スタンバイ時における半導体装置の消費電力を低減する。【解決手段】スタンバイ時においてハイレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴＬに接続し、スタンバイ時においてローレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴＬ，ＶＳＳＴ１Ｌに接続する。スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌの電位ＶＤＤＴ，ＶＤＤＴ１，ＶＳＳＴ，ＶＳＳＴ１は、ＶＤＤＴ＜ＶＤＤＴ１＜ＶＤＤ、ＶＳＳＴ＞ＶＳＳＴ１＞ＶＳＳを満たす。これにより、スタンバイ状態においてオンするトランジスタのゲート電極と基板との間を流れるリーク電流や、スタンバイ状態においてオフするトランジスタのドレインと基板との間を流れるリーク電流が低減される。【選択図】図４
2011147038.tif 000002
【特許請求の範囲】
【請求項１】
パワーゲーティングされない第１及び第４の電源線と、
それぞれが、パワーゲーティングされる第２及び第３の電源線並びに第５及び第６の電源線と、
入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第３の電源線に接続し、対応する他方の電源ノードが前記第５の電源線に接続する第１の論理回路と、
入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第２の電源線に接続し、対応する他方の電源ノードが前記第６の電源線に接続する第２の論理回路と、
前記第２及び第３の電源線並びに第５及び第６の電源線に対して、それぞれ前記パワーゲーティングの制御を行う制御回路と、を備え、
前記制御回路は、第１の状態において、前記第２及び第３の電源線の電位を、前記第１の電源線が有する第１の電位に制御し、且つ、前記前記第５及び第６の電源線の電位を、前記第２の電源線が有する第２の電位に制御し、
更に、前記制御回路は、第２の状態において、前記第３の電源線の電位を前記第１の電位よりも低い第３の電位に制御し、且つ前記第２の電源線の電位を前記第３の電位よりも低い第４の電位に制御し、並びに、前記第６の電源線の電位を前記第２の電位よりも高い第５の電位に制御し、且つ前記第５の電源線の電位を前記第５の電位よりも高い第６の電位に制御し、
前記第１の論理回路は、前記第２の状態において、その出力ノードから前記第３の電位を有する信号を出力し、
前記第２の論理回路は、前記第２の状態において、その出力ノードから前記第５の電位を有する信号を出力する、ことを特徴とする半導体装置。
【請求項２】
前記第１の論理回路の出力ノードは、前記第２の論理回路の入力ノードに接続する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記第２及び第３の電源線並びに第５及び第６の電源線をそれぞれ対応する第１乃至第４のオフリーク制御回路を含み、
前記第１のオフリーク制御回路は、前記第２の状態においては前記第２の電源線を前記第１の電源線から電気的に切り離し、
前記第３のオフリーク制御回路は、前記第２の状態においては前記第５の電源線を前記第４の電源線から電気的に切り離す、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の論理レベルを示す電位が供給される第１乃至第３の電源線と、
第２の論理レベルを示す電位が供給される第４の電源線と、
第１の状態においては前記第２の電源線を前記第１の電源線に電気的に接続することによって前記第１の電源線が有する第１の電位と同じ電位を前記第２の電源線に供給し、第２の状態においては前記第２の電源線を前記第１の電源線から電気的に切り離す第１のオフリーク制御回路と、
前記第１の状態においては前記第１の電位と同じ電位を前記第３の電源線に供給し、前記第２の状態においては前記第１の電位から前記第４の電源線が有する前記第１の電位よりも低い第２の電位側にシフトした第３の電位を前記第３の電源線に供給する第２のオフリーク制御回路と、
それぞれが、出力ノードを有する複数の論理回路を含む回路ブロックと、を備え、
前記回路ブロックに含まれる複数の論理回路のうち、前記第２の状態における前記出力ノードから出力する出力信号が前記第１の論理レベルに固定される第１の論理回路については、一方の電源ノードが前記第３の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給され、前記第２の状態における前記出力ノードから出力する出力信号が前記第２の論理レベルに固定される第２の論理回路については、一方の電源ノードが前記第２の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給される、ことを特徴とする半導体装置。
【請求項５】
前記第２の状態における前記第２の電源線の電位は、前記第３の電位から前記第２の電位側にシフトし、前記第２の電位よりも高い第４の電位となる、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の論理回路の他方の電源ノードには、前記第１の状態においては前記第２の電位が供給され、前記第２の状態においては前記第２の電位から前記第１の電位側にシフトした第５の電位が供給される、ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項７】
前記第１の論理回路の他方の電源ノードには、前記第１の状態においては前記第２の電位が供給され、前記第２の状態においては前記第５の電位から前記第１の電位側にシフトした第６の電位が供給される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の論理レベルを示す電位が供給される第５及び第６の電源線と、
前記第１の状態においては前記第５の電源線を前記第４の電源線に電気的に接続することによって前記第２の電位と同じ電位を前記第５の電源線に供給し、前記第２の状態においては前記第５の電源線を前記第４の電源線から電気的に切り離す第３のオフリーク制御回路と、
前記第１の状態においては前記第２の電位と同じ電位を前記第６の電源線に供給し、前記第２の状態においては前記第５の電位を前記第６の電源線に供給する第４のオフリーク制御回路と、をさらに備え、
前記第２の状態における前記第５の電源線の電位は、前記第６の電位となり、
前記第１の論理回路の他方の電源ノードは前記第５の電源線に接続され、前記第２の論理回路の他方の電源ノードは前記第６の電源線に接続されている、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の状態は前記第１及び第２の論理回路の出力信号が変化することができる状態である、ことを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１のオフリーク制御回路は、前記第１及び第２の電源線間に接続された第１のスイッチ回路を含み、
前記第２のオフリーク制御回路は、前記第１及び第３の電源線間に接続された第２のスイッチ回路を含み、
前記第１の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に導通状態とされ、
前記第２の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に非導通状態とされる、ことを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１及び第２のスイッチ回路は、それぞれが、ソースが前記第１の電源線に接続され、ドレインがそれぞれ対応する前記第２の電源線、前記第３の電源線に接続された第１導電型の電界効果トランジスタからなる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２のオフリーク制御回路は、前記第１及び第３の電源線間に接続された降圧回路をさらに含む、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記降圧回路は、アノードが前記第１の電源線に接続され、カソードが前記第３の電源線に接続されたダイオードからなる、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のオフリーク制御回路は、前記第２の状態において前記第３の電源線に前記第３の電位を供給するレギュレータ回路をさらに含み、
前記レギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第３の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１５】
前記第２のオフリーク制御回路は、ソースが前記第３の電源線に接続され、ドレインが前記第１の電源線に接続され、ゲートに制御電位が供給されるトランジスタスイッチをさらに含み、
前記制御電位により、前記トランジスタスイッチが前記第３の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１６】
前記第２のスイッチ回路を構成する電界効果トランジスタと前記トランジスタスイッチを構成する電界効果トランジスタの導電型は互いに逆である、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１及び第２の論理回路は、それぞれが、前記一方の電源ノードと出力ノードとの間に接続された第１の導電型である第１トランジスタと、前記他方の電源ノードと前記出力ノードとの間に接続された第２の導電型である第２トランジスタとを含み、
前記第１トランジスタのバックゲートは、前記第１の電源線に接続され、前記第２トランジスタのバックゲートは、前記第４の電源線に接続されている、ことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
第１の出力ノードを有し、前記第１の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する第１導電型の第１トランジスタと、前記第１の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する第２導電型の第２トランジスタとを含む第１の論理回路と、
第２の出力ノードを有し、前記その第２の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第３トランジスタと、前記その第２の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第４トランジスタとを含む第２の論理回路と、を備え、
第１の状態である場合、
前記第１乃至第４トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、対応する論理回路の出力信号がハイレベルである場合は第１の電位、対応する論理回路の出力信号がローレベルである場合は第２の電位となり、
第２の状態である場合、
前記第１トランジスタのドレインは、前記第１の電位から前記第２の電位側にシフトした第３の電位となり、
前記第２トランジスタのソースとドレイン間の電圧は、前記第３の電位と前記第２の電位の差電位よりも小さくなり、
前記第４トランジスタのドレインは、前記第２の電位から前記第１の電位側にシフトした第５の電位となり、
前記第３トランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第５の電位の差電位よりも小さくなり、
絶対電位が、前記第１の電位、前記第３の電位、前記第５の電位、前記第２の電位の順で高い電位である、ことを特徴とする半導体装置。
【請求項１９】
前記第２の状態である場合、
前記第２トランジスタのソースは、前記第５の電位から前記第１の電位側にシフトした第６の電位となり、
前記第３トランジスタのソースは、前記第３の電位から前記第２の電位側にシフトした第４の電位となり、
絶対電位が、前記第１の電位、前記第３の電位、前記第４の電位、前記第６の電位、前記第５の電位、前記第２の電位の順で高い電位である、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一項に記載の半導体装置と、前記半導体装置にコマンドを供給するコントローラとを備え、
前記半導体装置は、前記コマンドに基づいて前記第１の状態又は前記第２の状態となる、ことを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、スタンバイ時における消費電力を低減可能な半導体装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１，２には、電源配線を主電源線と擬似電源線に分けるパワーゲーティング制御方式が提案されている。
【０００３】
特許文献１，２には、スタンバイ時においてハイレベルを出力すべき論理回路については、ハイ側の電源ノードを主電源線、ロー側の電源ノードを擬似電源線に接続し、スタンバイ時においてローレベルを出力すべき論理回路については、ハイ側の電源ノードを擬似電源線、ロー側の電源ノードを主電源線に接続する方式が記載されている。この方式によれば、スタンバイ状態においてオフ状態となるトランジスタのソースが必ず擬似電源線に接続されることになるため、スタンバイ時においてハイ側の擬似電源線の電位を低下させ、ロー側の擬似電源線の電位を上昇させれば、オフ状態となるトランジスタのサブスレッショールド電流が低減される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−８２９５０号公報
【特許文献２】特開平８−２２７５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１，２に記載された半導体装置では、スタンバイ状態においてオンとなるトランジスタのソース電位がアクティブ状態における電位と同じである。このため、スタンバイ状態においてオンとなるトランジスタのゲート電極と基板（バックゲート）との間を流れるリーク電流については低減することができない。また、スタンバイ状態においてオフとなるトランジスタのドレインと基板（バックゲート）との間を流れるリーク電流についても十分に低減することができない。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、パワーゲーティングされない第１及び第４の電源線と、それぞれが、パワーゲーティングされる第２及び第３の電源線並びに第５及び第６の電源線と、入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第３の電源線に接続し、対応する他方の電源ノードが前記第５の電源線に接続する第１の論理回路と、入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第２の電源線に接続し、対応する他方の電源ノードが前記第６の電源線に接続する第２の論理回路と、前記第２及び第３の電源線並びに第５及び第６の電源線に対して、それぞれ前記パワーゲーティングの制御を行う制御回路と、を備え、前記制御回路は、第１の状態において、前記第２及び第３の電源線の電位を、前記第１の電源線が有する第１の電位に制御し、且つ、前記前記第５及び第６の電源線の電位を、前記第２の電源線が有する第２の電位に制御し、更に、前記制御回路は、第２の状態において、前記第３の電源線の電位を前記第１の電位よりも低い第３の電位に制御し、且つ前記第２の電源線の電位を前記第３の電位よりも低い第４の電位に制御し、並びに、前記第６の電源線の電位を前記第２の電位よりも高い第５の電位に制御し、且つ前記第５の電源線の電位を前記第５の電位よりも高い第６の電位に制御し、前記第１の論理回路は、前記第２の状態において、その出力ノードから前記第３の電位を有する信号を出力し、前記第２の論理回路は、前記第２の状態において、その出力ノードから前記第５の電位を有する信号を出力する、ことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の論理レベルを示す電位が供給される第１乃至第３の電源線と、第２の論理レベルを示す電位が供給される第４の電源線と、第１の状態においては前記第２の電源線を前記第１の電源線に電気的に接続することによって前記第１の電源線が有する第１の電位と同じ電位を前記第２の電源線に供給し、第２の状態においては前記第２の電源線を前記第１の電源線から電気的に切り離す第１のオフリーク制御回路と、前記第１の状態においては前記第１の電位と同じ電位を前記第３の電源線に供給し、前記第２の状態においては前記第１の電位から前記第４の電源線が有する前記第１の電位よりも低い第２の電位側にシフトした第３の電位を前記第３の電源線に供給する第２のオフリーク制御回路と、それぞれが、出力ノードを有する複数の論理回路を含む回路ブロックと、を備え、前記回路ブロックに含まれる複数の論理回路のうち、前記第２の状態における前記出力ノードから出力する出力信号が前記第１の論理レベルに固定される第１の論理回路については、一方の電源ノードが前記第３の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給され、前記第２の状態における前記出力ノードから出力する出力信号が前記第２の論理レベルに固定される第２の論理回路については、一方の電源ノードが前記第２の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給される、ことを特徴とする。
【０００８】
本発明のさらに他の側面による半導体装置は、第１の出力ノードを有し、前記第１の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する第１導電型の第１トランジスタと、前記第１の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する第２導電型の第２トランジスタとを含む第１の論理回路と、第２の出力ノードを有し、前記その第２の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第３トランジスタと、前記その第２の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第４トランジスタとを含む第２の論理回路と、を備え、第１の状態である場合、前記第１乃至第４トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、対応する論理回路の出力信号がハイレベルである場合は第１の電位、対応する論理回路の出力信号がローレベルである場合は第２の電位となり、第２の状態である場合、前記第１トランジスタのドレインは、前記第１の電位から前記第２の電位側にシフトした第３の電位となり、前記第２トランジスタのソースとドレイン間の電圧は、前記第３の電位と前記第２の電位の差電位よりも小さくなり、前記第４トランジスタのドレインは、前記第２の電位から前記第１の電位側にシフトした第５の電位となり、前記第３トランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第５の電位の差電位よりも小さくなり、対電位が、前記第１の電位、前記第３の電位、前記第５の電位、前記第２の電位の順で高い電位である、ことを特徴とする。
【０００９】
本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置にコマンドを供給するコントローラとを備え、前記半導体装置は、前記コマンドに基づいて前記第１の状態又は前記第２の状態となる、ことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、スタンバイ状態において電気的に導通状態となるトランジスタのゲート電極と基板（バックゲート）との間を流れるリーク電流や、スタンバイ状態において電気的に非導通状態となるトランジスタのドレインと基板（バックゲート）との間を流れるリーク電流についても低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】（ａ）〜（ｄ）は、それぞれオフリーク制御回路１０，２０，３０，４０の回路図である。
【図３】オフリーク制御回路１０，２０，３０，４０の動作を示すタイミング図である。
【図４】回路ブロックＣＢの回路図である。
【図５】（ａ）は他の例によるオフリーク制御回路２０の回路図であり、（ｂ）は他の例によるオフリーク制御回路４０の回路図である。
【図６】（ａ）は、レギュレータ回路２３の回路図であり、（ｂ）は、レギュレータ回路４３の回路図である。
【図７】（ａ）はさらに他の例によるオフリーク制御回路２０の回路図であり、（ｂ）はさらに他の例によるオフリーク制御回路４０の回路図である。
【図８】本発明の好ましい実施形態による半導体装置１００を用いたデータ処理システム５００の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、スタンバイ時、互いに異なる電位にパワーゲーティングされる高電位側の第１と第２のハイ側擬似電源線、互いに異なる電位にパワーゲーティングされる低電位側の第１と第２のロー側擬似電源線と、第１と第２のハイ側擬似電源線のいずれか一方及び第１と第２のロー側擬似電源線のいずれか他方に接続される第１の論理回路、第１と第２のハイ側擬似電源線のいずれか他方及び第１と第２のロー側擬似電源線のいずれか一方に接続される第２の論理回路、第１と第２のハイ側擬似電源線及び第１と第２のロー側擬似電源線を制御する制御回路とを備え、それらすべての擬似電線はスタンバイ時に制御回路によってパワーゲーティングされ、アクティブ時に第１と第２のハイ側擬似電源線は同一電位に制御され、且つ第１と第２のロー側擬似電源線は同一電位に制御される。言い換えれば、スタンバイ時においてハイレベルを出力すべき論理回路については、ハイ側の電源ノードを第１のハイ側擬似電源線、ロー側の電源ノードを第２のロー側擬似電源線に接続し、スタンバイ時においてローレベルを出力すべき論理回路については、ハイ側の電源ノードを第２のハイ側擬似電源線、ロー側の電源ノードを第１のロー側擬似電源線に接続することを技術思想とするものである。ここで、第１のハイ側擬似電源線は、アクティブ時においてハイ側主電源線と同じ電位が供給され、スタンバイ時においてハイ側主電源線よりも低い電位が供給される配線である。また、第２のハイ側擬似電源線は、アクティブ時においてハイ側主電源線と同じ電位が供給され、スタンバイ時において第１のハイ側擬似電源線よりもさらに低い電位が供給される配線である。同様に、第１のロー側擬似電源線は、アクティブ時においてロー側主電源線と同じ電位が供給され、スタンバイ時においてロー側主電源線よりも高い電位が供給される配線である。また、第２のロー側擬似電源線は、アクティブ時においてロー側主電源線と同じ電位が供給され、スタンバイ時において第１のロー側擬似電源線よりもさらに高い電位が供給される配線である。これにより、スタンバイ時において電気的に非導通状態となるトランジスタのサブスレッショールドリーク（ＩｓｕｂまたはＩｖｔ）が低減されるだけでなく、スタンバイ状態において電気的に導通状態となるトランジスタのゲート電極と基板（バックゲート）との間を流れるリーク電流（Ｉｇａｔｅ）や、スタンバイ状態において電気的に非導通状態となるトランジスタのドレインと基板（バックゲート）との間を流れるリーク電流（Ｉｇｉｄｌ）についても低減することが可能となる。尚、Ｉｓｕｂは、sub-threshold current、Ｉｇａｔｅは、Gate Leakage current、Ｉｇｉｄｌは、Gate Induced Drain Leakage currentの意味である。
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１５】
図１に示すように、本実施形態による半導体装置１００は、信号ＩＮを受けて信号ＯＵＴを出力する回路ブロックＣＢを備えている。回路ブロックＣＢはパワーゲーティング制御がされる回路ブロックである。パワーゲーティング制御とは、信号ＩＮが動的（ダイナミック）に変化しうるアクティブ状態（第１の状態）においては、回路ブロックの動作電圧を主電源線間の電圧と同じ電圧に設定することによって所望の振幅を持った信号を伝播させ、信号ＩＮが固定的（スタティック）になるスタンバイ状態（第２の状態）においては、回路ブロックの電源電圧を主電源線間の電圧よりも低い電圧に設定することによって、論理状態を維持しつつサブスレッショールド電流（Ｉｓｕｂ），Ｉｇａｔｅ，Ｉｇｉｄｌを低減させる制御を指す。尚、動的とは、電気的な作用を示し、例えば、論理的にＨｉｇｈとＬｏｗを繰り返すことを示す。固定的（または固定）とは、電気的な作用を示し、物理的にパーマネントされることではなく、例えば、Ｈｉｇｈ状態とＬｏｗ状態のいずれか一方の状態を維持することを示す。これらは、この明細書等において共通の技術的な事項である。
【００１６】
図１に示すように、本実施形態による半導体装置には第１〜第４のオフリーク制御回路１０，２０，３０，４０が設けられている。オフリーク制御回路１０は、主電源線ＶＤＤＬ（第１の電源線）より供給される電源電位ＶＤＤ（第１の電位）を受け、擬似電源線ＶＤＤＴＬ（第２の電源線）に電源電位ＶＤＤ又はＶＤＤＴ（第４の電位）を出力する回路である。また、オフリーク制御回路２０は、主電源線ＶＤＤＬより供給される電源電位ＶＤＤを受け、擬似電源線ＶＤＤＴ１Ｌ（第３の電源線）に電源電位ＶＤＤ又はＶＤＤＴ１（第３の電位）を出力する回路である。これら電源電位ＶＤＤ，ＶＤＤＴ，ＶＤＤＴ１は、いずれも論理的にハイレベルを示す電位である。一例として、ＶＤＤ＝１．２Ｖ、ＶＤＤＴ１＝１．１Ｖ、ＶＤＤＴ＝１．０Ｖである。つまり、
ＶＤＤ＞ＶＤＤＴ１＞ＶＤＤＴ
の関係を有している。
【００１７】
オフリーク制御回路３０は、主電源線ＶＳＳＬ（第４の電源線）より供給される電源電位ＶＳＳ（第２の電位）を受け、擬似電源線ＶＳＳＴＬ（第５の電源線）に電源電位ＶＳＳ又はＶＳＳＴ（第６の電位）を出力する回路である。また、オフリーク制御回路４０は、主電源線ＶＳＳＬより供給される電源電位ＶＳＳを受け、擬似電源線ＶＳＳＴ１Ｌ（第６の電源線）に電源電位ＶＳＳ又はＶＳＳＴ１（第５の電位）を出力する回路である。これら電源電位ＶＳＳ，ＶＳＳＴ，ＶＳＳＴ１は、いずれも論理的にローレベルを示す電位である。一例として、ＶＳＳ＝０Ｖ、ＶＳＳＴ１＝０．１Ｖ、ＶＳＳＴ＝０．２Ｖである。つまり、
ＶＳＳ＜ＶＳＳＴ１＜ＶＳＳＴ
の関係を有している。
【００１８】
擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌは、いずれも回路ブロックＣＢに接続されている。回路ブロックＣＢは、これら擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌより供給される電位を動作電位としてスイッチング動作を行う。また、回路ブロックＣＢには主電源線ＶＤＤＬ，ＶＳＳＬも接続されている。主電源線ＶＤＤＬを介して回路ブロックＣＢ供給される電源電位ＶＤＤと、主電源線ＶＳＳＬを介して回路ブロックＣＢ供給される電源電位ＶＳＳは、後述するように、いずれも回路ブロックＣＢに含まれるトランジスタの基板（バックゲート）電位として用いられる。
【００１９】
オフリーク制御回路１０，２０は切替回路５０より供給される切替信号ＳＷＢによって制御される回路であり、オフリーク制御回路３０，４０は切替回路５０より供給される切替信号ＳＷＴによって制御される回路である。切替信号ＳＷＢ，ＳＷＴは相補の信号であり、半導体装置の外部から供給されるコマンド信号ＣＭＤ（不図示）がアクティブ状態を示している場合、切替回路５０は切替信号ＳＷＢ，ＳＷＴをそれぞれローレベル及びハイレベルとし、これによってオフリーク制御回路１０，２０，３０，４０を活性化させる。オフリーク制御回路１０，２０，３０，４０が活性化されると、オフリーク制御回路１０，２０は擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌに供給する電位をＶＤＤ（１．２Ｖ）に設定し、オフリーク制御回路３０，４０は擬似電源線ＶＳＳＴＬ，ＶＳＳＴ１Ｌに供給する電位をＶＳＳ（０Ｖ）に設定する。
【００２０】
これに対し、コマンド信号ＣＭＤがスタンバイ状態を示している場合、切替回路５０は切替信号ＳＷＢ，ＳＷＴをそれぞれハイレベル及びローレベルとし、これによってオフリーク制御回路１０，２０，３０，４０を非活性化させる。オフリーク制御回路１０，２０，３０，４０が非活性化されると、オフリーク制御回路１０は擬似電源線ＶＤＤＴＬに供給する電位をＶＤＤＴ（１．０Ｖ）に設定し、オフリーク制御回路２０は擬似電源線ＶＤＤＴ１Ｌに供給する電位をＶＤＤＴ１（１．１Ｖ）に設定し、オフリーク制御回路３０は擬似電源線ＶＳＳＴＬに供給する電位をＶＳＳＴ（０．２Ｖ）に設定し、オフリーク制御回路４０は擬似電源線ＶＳＳＴ１Ｌに供給する電位をＶＳＳＴ１（０．１Ｖ）に設定する。
【００２１】
図２（ａ）〜（ｄ）は、それぞれオフリーク制御回路１０，２０，３０，４０の回路図である。
【００２２】
図２（ａ）に示すように、オフリーク制御回路１０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬとの間に接続されたＰチャンネル型ＭＯＳトランジスタ１１（第１のスイッチ回路）によって構成されている。トランジスタ１１のゲート電極には切替信号ＳＷＢが供給されている。このため、切替信号ＳＷＢがローレベルに活性化すると、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴＬがトランジスタ１１によって短絡される。これにより、擬似電源線ＶＤＤＴＬには、主電源線ＶＤＤＬと同じ電源電位ＶＤＤが与えられることになる。これに対し、切替信号ＳＷＢがハイレベルに非活性化すると、トランジスタ１１は電気的に非導通状態となるため、擬似電源線ＶＤＤＴＬは主電源線ＶＤＤＬから切り離されることになる。これにより、擬似電源線ＶＤＤＴＬはフローティング状態となるが、トランジスタ１１は電流駆動能力の大きいトランジスタであり、サブスレッショールドリークもある程度大きいことから、サブスレッショールド電流によって擬似電源線ＶＤＤＴＬの電位は、上述した電位ＶＤＤＴとなる。
【００２３】
図２（ｂ）に示すように、オフリーク制御回路２０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタ２１（第２のスイッチ回路）及びダイオード２２（降圧回路）によって構成されている。トランジスタ２１のゲート電極には切替信号ＳＷＢが供給されている。このため、切替信号ＳＷＢがローレベルに活性化すると、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌがトランジスタ２１によって短絡される。これにより、擬似電源線ＶＤＤＴ１Ｌには、主電源線ＶＤＤＬと同じ電源電位ＶＤＤが与えられることになる。これに対し、切替信号ＳＷＢがハイレベルに非活性化すると、トランジスタ２１は電気的に非導通状態となるため、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌはダイオード２２によって接続されることになる。ダイオード２２は、アノードが主電源線ＶＤＤＬに接続され、カソードが擬似電源線ＶＤＤＴ１Ｌに接続されているため、トランジスタ２１がオフした場合、擬似電源線ＶＤＤＴ１Ｌには、主電源線ＶＤＤＬよりもダイオード２２のしきい値電圧分低い電源電位ＶＤＤＴ１が与えられることになる。つまり、ダイオード２２のしきい値電圧をＶｔとした場合、ＶＤＤＴ１＝ＶＤＤ−Ｖｔとなる。
【００２４】
図２（ｃ）に示すように、オフリーク制御回路３０は、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ３１によって構成されている。トランジスタ３１のゲート電極には切替信号ＳＷＴが供給されている。このため、切替信号ＳＷＴがハイレベルに活性化すると、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴＬがトランジスタ３１によって短絡される。これにより、擬似電源線ＶＳＳＴＬには、主電源線ＶＳＳＬと同じ電源電位ＶＳＳが与えられることになる。これに対し、切替信号ＳＷＴがローレベルに非活性化すると、トランジスタ３１は電気的に非導通状態となるため、擬似電源線ＶＳＳＴＬは主電源線ＶＳＳＬから切り離されることになる。これにより、擬似電源線ＶＳＳＴＬはフローティング状態となるが、トランジスタ３１は電流駆動能力の大きいトランジスタであり、サブスレッショールドリークもある程度大きいことから、サブスレッショールド電流によって擬似電源線ＶＳＳＴＬの電位は、上述した電位ＶＳＳＴとなる。
【００２５】
図２（ｄ）に示すように、オフリーク制御回路４０は、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴ１Ｌとの間に並列接続されたＮチャンネル型ＭＯＳトランジスタ４１及びダイオード４２によって構成されている。トランジスタ４１のゲート電極には切替信号ＳＷＴが供給されている。このため、切替信号ＳＷＴがハイレベルに活性化すると、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴ１Ｌがトランジスタ４１によって短絡される。これにより、擬似電源線ＶＳＳＴ１Ｌには、主電源線ＶＳＳＬと同じ電源電位ＶＳＳが与えられることになる。これに対し、切替信号ＳＷＴがローレベルに非活性化すると、トランジスタ４１は電気的に非導通状態となるため、主電源線ＶＳＳＬと擬似電源線ＶＳＳＴ１Ｌはダイオード４２によって接続されることになる。ダイオード４２は、アノードが擬似電源線ＶＳＳＴ１Ｌに接続され、カソードが主電源線ＶＳＳＬに接続されているため、トランジスタ４１がオフした場合、擬似電源線ＶＳＳＴ１Ｌには、主電源線ＶＳＳＬよりもダイオード４２のしきい値電圧分高い電源電位ＶＳＳＴ１が与えられることになる。つまり、ダイオード４２のしきい値電圧をＶｔとした場合、ＶＳＳＴ１＝ＶＳＳ＋Ｖｔとなる。
【００２６】
図３は、オフリーク制御回路１０，２０，３０，４０の動作を示すタイミング図である。
【００２７】
図３に示すように、アクティブ状態においては切替信号ＳＷＢ，ＳＷＴがそれぞれローレベル及びハイレベルとなることから、擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌに現れる電位は電源電位ＶＤＤとなり、擬似電源線ＶＳＳＴＬ，ＶＳＳＴ１Ｌに現れる電位は電源電位ＶＳＳとなる。これに対し、スタンバイ状態においては切替信号ＳＷＢ，ＳＷＴがそれぞれハイレベル及びローレベルとなることから、擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌに現れる電位はそれぞれ電源電位ＶＤＤＴ，ＶＤＤＴ１に低下し、擬似電源線ＶＳＳＴＬ，ＶＳＳＴ１Ｌに現れる電位は電源電位ＶＳＳＴ，ＶＳＳＴ１に上昇する。スタンバイ時におけるこれら電位の関係は、上述の通り、
ＶＤＤＴ１＞ＶＤＤＴ
ＶＳＳＴ１＜ＶＳＳＴ
である。
【００２８】
図４は、回路ブロックＣＢの回路図である。
【００２９】
図４に示すように、回路ブロックＣＢは複数の論理回路によって構成されている。図４に示す例では、回路ブロックＣＢをインバータチェーンによって表しているが、具体的な回路構成については特に限定されない。ＮＡＮＤ，ＮＯＲ、その他の回路形式でも良い。
【００３０】
回路ブロックＣＢを構成する論理回路は、図４に示すように、高位側の電源ノードが擬似電源線ＶＤＤＴ１Ｌに接続され、低位側の電源ノードが擬似電源線ＶＳＳＴＬに接続された第１の論理回路Ｌ１と、高位側の電源ノードが擬似電源線ＶＤＤＴＬに接続され、低位側の電源ノードが擬似電源線ＶＳＳＴ１Ｌに接続された第２の論理回路Ｌ２とを含んでいる。尚、尚、高位側は高電位側を示し、低位側は低電位側を示す。
【００３１】
図４に示す例では、論理回路Ｌ１は擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴＬ間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ１及びＮチャンネル型ＭＯＳトランジスタＮ１からなる。論理回路Ｌ１の高位側の電源ノードとはトランジスタＰ１のソースを指し、低位側の電源ノードとはトランジスタＮ１のソースを指す。また、トランジスタＰ１，Ｎ１のドレインは、論理回路Ｌ１の出力ノードを構成する。同様に、論理回路Ｌ２は擬似電源線ＶＤＤＴＬ，ＶＳＳＴ１Ｌ間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ２及びＮチャンネル型ＭＯＳトランジスタＮ２からなる。論理回路Ｌ２の高位側の電源ノードとはトランジスタＰ２のソースを指し、低位側の電源ノードとはトランジスタＮ２のソースを指す。また、トランジスタＰ２，Ｎ２のドレインは、論理回路Ｌ２の出力ノードを構成する。
【００３２】
本実施形態では、スタンバイ時における論理回路Ｌ１の入力信号はローレベルに固定され、論理回路Ｌ２の入力信号はハイレベルに固定される。換言すれば、スタンバイ時における論理回路Ｌ１の出力信号はハイレベルに固定され、論理回路Ｌ２の出力信号はローレベルに固定されることになる。このため、スタンバイ時においてはトランジスタＰ１，Ｎ２が必ず電気的に導通状態となり、トランジスタＰ２，Ｎ１が必ず電気的に非導通状態となる。しかしながら、スタンバイ時において電気的に導通するトランジスタＰ１，Ｎ２のソースにはそれぞれ電源電位ＶＤＤＴ１，ＶＳＳＴ１が供給されることから、回路ブロックＣＢの論理状態は正しく保たれる。
【００３３】
一方、スタンバイ時において電気的に非導通状態となるトランジスタＰ２のソースに供給される電源電位ＶＤＤＴは電源電位ＶＤＤＴ１よりも低く、スタンバイ時において電気的に非導通状態となるトランジスタＮ１のソースに供給される電源電位ＶＳＳＴは電源電位ＶＳＳＴ１よりも高い。このため、これらトランジスタＰ２，Ｎ１に流れるサブスレッショールドリークが低減される。
【００３４】
より具体的には、アクティブ時において電気的に非導通状態となるトランジスタのソースドレイン間電圧はＶＤＤ−ＶＳＳとなるが、スタンバイ時におけるトランジスタＰ２のソースドレイン間電圧はＶＤＤＴ−ＶＳＳＴ１に低減され、スタンバイ時におけるトランジスタＮ１のソースドレイン間電圧はＶＤＤＴ１−ＶＳＳＴに低減される。ここで、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌの電位をＶＤＤのままとし、スタンバイ時における擬似電源線ＶＳＳＴ１Ｌの電位をＶＳＳのままとした場合であっても、スタンバイ時におけるトランジスタＰ２のソースドレイン間電圧はＶＤＤ−ＶＳＳＴ１に低減され、スタンバイ時におけるトランジスタＮ１のソースドレイン間電圧はＶＤＤＴ１−ＶＳＳに低減されるが、本実施形態では、これらソースドレイン間電圧がそれ以上に低減されることから、スタンバイ時におけるサブスレッショールドリークが一層低減されることになる。
【００３５】
また、図４に示すように、トランジスタＰ１，Ｐ２の基板（バックゲート）は、いずれも主電源線ＶＤＤＬに接続されている。このため、トランジスタＰ１，Ｐ２の基板電位は、アクティブ状態であるかスタンバイ状態であるかに関わらず、常に電源電位ＶＤＤが供給されることになる。同様に、トランジスタＮ１，Ｎ２の基板（バックゲート）は、いずれも主電源線ＶＳＳＬに接続されている。このため、トランジスタＮ１，Ｎ２の基板電位は、アクティブ状態であるかスタンバイ状態であるかに関わらず、常に電源電位ＶＳＳが供給されることになる。
【００３６】
ここで、本実施形態では、スタンバイ時において電気的に導通状態となるトランジスタＰ１のゲート電位は電源電位ＶＳＳＴ１であることから、トランジスタＰ１のゲートと基板との間の電圧はＶＤＤ−ＶＳＳＴ１となる。同様に、スタンバイ時において電気的に導通状態となるトランジスタＮ２のゲート電位は電源電位ＶＤＤＴ１（＜ＶＤＤ）であることから、トランジスタＮ１のゲートと基板との間の電圧はＶＤＤＴ１−ＶＳＳとなる。これに対し、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌの電位をＶＤＤのままとし、スタンバイ時における擬似電源線ＶＳＳＴ１Ｌの電位をＶＳＳのままとした場合、トランジスタＰ１のゲートと基板との間の電圧及びトランジスタＮ２のゲートと基板との間の電圧は、いずれもＶＤＤ−ＶＳＳとなる。しかしながら、本実施形態では、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌの電位がＶＤＤＴ１に低下し、スタンバイ時における擬似電源線ＶＳＳＴ１Ｌの電位がＶＳＳＴ１に上昇することから、スタンバイ時におけるトランジスタＰ１，Ｎ２のゲート電極と基板（バックゲート）との間を流れるリーク電流を低減することが可能となる。
【００３７】
しかも、本実施形態では、スタンバイ時において電気的に非導通状態となるトランジスタＰ２のドレイン電位（出力信号）は電源電位ＶＤＤＴ１（＜ＶＤＤ）であり、トランジスタＮ１のドレイン電位（出力信号）は電源電位ＶＳＳＴ１（＞ＶＳＳ）であることから、スタンバイ時におけるトランジスタＰ２，Ｎ１のドレインと基板（バックゲート）との間を流れるリーク電流についても低減される。
【００３８】
図５（ａ）は他の例によるオフリーク制御回路２０の回路図であり、図５（ｂ）は他の例によるオフリーク制御回路４０の回路図である。
【００３９】
図５（ａ）に示すオフリーク制御回路２０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌとの間に接続されたＰチャンネル型ＭＯＳトランジスタ３１と、擬似電源線ＶＤＤＴ１Ｌに接続されたレギュレータ回路２３によって構成されている。図２（ｂ）に示したオフリーク制御回路２０とは異なり、ダイオード２２は省略されている。
【００４０】
図６（ａ）は、レギュレータ回路２３の回路図である。図６（ａ）に示すように、レギュレータ回路２３は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌとの間に接続されたＰチャンネル型ＭＯＳトランジスタ２４と、出力端がトランジスタ２４のゲート電極に接続されたオペアンプ２５によって構成されている。オペアンプ２５の反転入力端（−）には電源電位ＶＤＤＴ１が供給されており、非反転入力端（＋）は擬似電源線ＶＤＤＴ１Ｌに接続されている。これにより、トランジスタ２１がオフしている状態でオペアンプ２５の反転入力端（−）に電源電位ＶＤＤＴ１を入力すれば、擬似電源線ＶＤＤＴ１Ｌには電源電位ＶＤＤＴ１が現れることになる。反転入力端（−）に供給する電源電位ＶＤＤＴ１の電位は、擬似電源線ＶＤＤＴ１Ｌの電位を決定する電位であり、各種のリーク電流が最も少なくなる所定の電位に設定される。反転入力端は、レギュレータ回路２３の入力ノードであり、それ自身の入力ノードに与えられる所定の電位に対応して擬似電源線ＶＤＤＴ１Ｌの電位を制御する。
【００４１】
また、図５（ｂ）に示すオフリーク制御回路４０は、擬似電源線ＶＳＳＴ１Ｌと主電源線ＶＳＳＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ４１と、擬似電源線ＶＳＳＴＬに接続されたレギュレータ回路４３によって構成されている。図２（ｄ）に示したオフリーク制御回路４０とは異なり、ダイオード４２は省略されている。
【００４２】
図６（ｂ）は、レギュレータ回路４３の回路図である。図６（ｂ）に示すように、レギュレータ回路４３は、擬似電源線ＶＳＳＴ１Ｌと主電源線ＶＳＳＬとの間に接続されたＮチャンネル型ＭＯＳトランジスタ４４と、出力端がトランジスタ４４のゲート電極に接続されたオペアンプ４５によって構成されている。オペアンプ４５の反転入力端（−）には電源電位ＶＳＳＴ１が供給されており、非反転入力端（＋）は擬似電源線ＶＳＳＴ１Ｌに接続されている。これにより、トランジスタ４１がオフしている状態でオペアンプ４５の反転入力端（−）に電源電位ＶＳＳＴ１を入力すれば、擬似電源線ＶＳＳＴ１Ｌには電源電位ＶＳＳＴ１が現れることになる。反転入力端（−）に供給する電源電位ＶＳＳＴ１の電位は、擬似電源線ＶＳＳＴ１Ｌの電位を決定する電位であり、各種のリーク電流が最も少なくなる所定の電位に設定される。反転入力端は、レギュレータ回路４３の入力ノードであり、それ自身の入力ノードに与えられる所定の電位に対応して擬似電源線ＶＳＳＴ１Ｌの電位を制御する。
【００４３】
このように、図５（ａ），（ｂ）に示すオフリーク制御回路２０，４０によれば、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴ１Ｌのレベルをレギュレータ回路２３，レギュレータ回路４３によって微調整することができることから、サブスレッショールド電流の削減を最適化することが可能となる。また、温度条件、プロセス条件、製造ばらつきなどに応じて、電源電位ＶＤＤＴ１，ＶＳＳＴ１のレベルを動的に変化させることも可能となる。
【００４４】
図７（ａ）はさらに他の例によるオフリーク制御回路２０の回路図であり、図５（ｂ）はさらに他の例によるオフリーク制御回路４０の回路図である。
【００４５】
図７（ａ）に示すオフリーク制御回路２０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタ２１及びＮチャンネル型ＭＯＳトランジスタ２６（トランジスタスイッチ）によって構成されている。トランジスタ２６のゲート電極には、基準電位ＶＲＥＦＮが供給されている。これにより、トランジスタ２１がオフしている場合、つまりスタンバイ状態においては、トランジスタ２６のしきい値電圧をＶｔＮとすると、擬似電源線ＶＤＤＴ１ＬにはＶＲＥＦＮ−ＶｔＮの電位が現れることになる。基準電位ＶＲＥＦＮの電位を調整することによって、擬似電源線ＶＤＤＴ１Ｌに供給する電位を調整することができる。
【００４６】
同様に、図７（ｂ）に示すオフリーク制御回路４０は、擬似電源線ＶＳＳＴ１Ｌと主電源線ＶＳＳＬとの間に並列接続されたＮチャンネル型ＭＯＳトランジスタ４１及びＰチャンネル型ＭＯＳトランジスタ４６（トランジスタスイッチ）によって構成されている。トランジスタ４６のゲート電極には、基準電位ＶＲＥＦＰが供給されている。これにより、トランジスタ４１がオフしている場合、つまりスタンバイ状態においては、トランジスタ４６のしきい値電圧をＶｔＰとすると、擬似電源線ＶＳＳＴ１ＬにはＶＲＥＦＰ＋ＶｔＰの電位が現れることになる。基準電位ＶＲＥＦＰの電位を調整することによって、擬似電源線ＶＳＳＴ１Ｌに供給する電位を調整することができる。
【００４７】
このように、図７（ａ），（ｂ）に示すオフリーク制御回路２０，４０においても、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴ１ＬのレベルをＮチャンネル型ＭＯＳトランジスタ２６，Ｐチャンネル型ＭＯＳトランジスタ４６によって微調整することができることから、サブスレッショールド電流の削減を最適化することが可能となる。また、温度条件などに応じて、電源電位ＶＤＤＴ１，ＶＳＳＴ１のレベルを動的に変化させることも可能となる。
【００４８】
図８は、本発明の好ましい実施形態による半導体装置１００を用いたデータ処理システム５００の構成を示すブロック図である。
【００４９】
図８に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１００が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図８においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１００とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００５０】
また、図８には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図８に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００５１】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００５２】
さらに、図８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５３】
本発明の実施形態において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）はＤＲＡＭ１００に各種のコマンドを発行し、ＤＲＡＭ１００はこれらコマンドに基づいてアクティブ状態又はスタンバイ状態となる。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）で規定されるコマンド（システムとしてのコマンド）である。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５５】
本願の基本的技術思想は、例えば、外部アクセスを決定するクリティカルパスの制御信号、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。更に、各回路ブロックや論理回路、オフリーク制御回路、切替回路等の回路形式、その他の制御信号を生成する回路は、上記実施形態が開示する回路形式限られない。
【００５６】
一般的には、アクティブ状態（第１の状態）とは、半導体装置１００が、外部からアクセスされる期間を示すのが一般的であり、これと対峙してスタンバイ状態（第２の状態）とは、半導体装置１００に外部から電源が供給されるも、半導体装置１００が外部からアクセスされない状態を示す。半導体装置１００がＤＲＡＭ（ダイナミックランダムアクセスメモリ）のように揮発性のメモリセルに記憶した情報を維持するに必要な所定時間毎に実行されるリフレッシュ機能を有する場合がある。更に、そのリフレッシュ動作が半導体装置１００内に備えた内部タイマ等で半導体装置１００の外部とは非同期にリフレッシュを実行するセルフリフレッシュ機能を有する場合する場合がある。セルフリフレッシュ機能を使用する場合、半導体装置が搭載されるシステム上では前述のスタンバイ状態であるが、半導体装置１００内では前記内部タイマによる間欠的なセルフリフレッシュ動作により、スタンバイ（スタンバイ１と定義）とアクティブ（リフレッシュ動作）を繰り返す。本願は、このセルフリフレッシュ中のスタンバイ１をも、第２の状態として含める。
【００５７】
本発明の基本的技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。図８においては、データプロセッサ５２０、ストレージデバイス５４０、ＲＯＭ５６０に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００５８】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。
【００５９】
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６１】
１０，２０，３０，４０    オフリーク制御回路
１１，２１，２４，Ｐ１，Ｐ２    Ｐチャンネル型ＭＯＳトランジスタ
２２，４２    ダイオード
２３，４３    レギュレータ回路
２５，４５    オペアンプ
３１，４１，４４，Ｎ１，Ｎ２    Ｎチャンネル型ＭＯＳトランジスタ
５０    切替回路
１００  半導体装置
５００  データ処理システム
５１０  システムバス
５２０  データプロセッサ
５４０  ストレージデバイス
５５０  Ｉ／Ｏデバイス
ＣＢ    回路ブロック
ＶＤＤＬ，ＶＳＳＬ    主電源線
ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌ    擬似電源線
【図１】
2011147038.tif 000003
【図２】
2011147038.tif 000004
【図３】
2011147038.tif 000005
【図４】
2011147038.tif 000006
【図５】
2011147038.tif 000007
【図６】
2011147038.tif 000008
【図７】
2011147038.tif 000009
【図８】
2011147038.tif 000010
【手続補正書】
【提出日】平成23年1月7日(2011.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーゲーティングされない第１及び第４の電源線と、
それぞれが、パワーゲーティングされる第２及び第３の電源線並びに第５及び第６の電源線と、
入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第３の電源線に接続し、対応する他方の電源ノードが前記第５の電源線に接続する第１の論理回路と、
入力信号を受ける入力ノード及び出力信号を出力する出力ノード、並びに高電位側の一方の電源ノード及び低電位側の他方の電源ノードを有し、対応する一方の電源ノードが前記第２の電源線に接続し、対応する他方の電源ノードが前記第６の電源線に接続する第２の論理回路と、
前記第２及び第３の電源線並びに第５及び第６の電源線に対して、それぞれ前記パワーゲーティングの制御を行う制御回路と、を備え、
前記制御回路は、第１の状態において、前記第２及び第３の電源線の電位を、前記第１の電源線が有する第１の電位に制御し、且つ、前記前記第５及び第６の電源線の電位を、前記第４の電源線が有する第２の電位に制御し、
更に、前記制御回路は、第２の状態において、前記第３の電源線の電位を前記第１の電位よりも低い第３の電位に制御し、且つ前記第２の電源線の電位を前記第３の電位よりも低い第４の電位に制御し、並びに、前記第６の電源線の電位を前記第２の電位よりも高い第５の電位に制御し、且つ前記第５の電源線の電位を前記第５の電位よりも高い第６の電位に制御し、
前記第１の論理回路は、前記第２の状態において、その出力ノードから前記第３の電位を有する信号を出力し、
前記第２の論理回路は、前記第２の状態において、その出力ノードから前記第５の電位を有する信号を出力する、ことを特徴とする半導体装置。
【請求項２】
前記第１の論理回路の出力ノードは、前記第２の論理回路の入力ノードに接続する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記第２及び第３の電源線並びに第５及び第６の電源線にそれぞれ対応する第１乃至第４のオフリーク制御回路を含み、
前記第１のオフリーク制御回路は、前記第２の状態においては前記第２の電源線を前記第１の電源線から電気的に切り離し、
前記第３のオフリーク制御回路は、前記第２の状態においては前記第５の電源線を前記第４の電源線から電気的に切り離す、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の論理レベルを示す電位が供給される第１乃至第３の電源線と、
第２の論理レベルを示す電位が供給される第４の電源線と、
第１の状態においては前記第２の電源線を前記第１の電源線に電気的に接続することによって前記第１の電源線が有する第１の電位と同じ電位を前記第２の電源線に供給し、第２の状態においては前記第２の電源線を前記第１の電源線から電気的に切り離す第１のオフリーク制御回路と、
前記第１の状態においては前記第１の電位と同じ電位を前記第３の電源線に供給し、前記第２の状態においては前記第１の電位から前記第４の電源線が有する前記第１の電位よりも低い第２の電位側にシフトした第３の電位を前記第３の電源線に供給する第２のオフリーク制御回路と、
それぞれが、出力ノードを有する複数の論理回路を含む回路ブロックと、を備え、
前記回路ブロックに含まれる複数の論理回路のうち、前記第２の状態における前記出力ノードから出力する出力信号が前記第１の論理レベルに固定される第１の論理回路については、一方の電源ノードが前記第３の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給され、前記第２の状態における前記出力ノードから出力する出力信号が前記第２の論理レベルに固定される第２の論理回路については、一方の電源ノードが前記第２の電源線に接続され、他方の電源ノードには少なくとも前記第１の状態において前記第２の電位が供給される、ことを特徴とする半導体装置。
【請求項５】
前記第２の状態における前記第２の電源線の電位は、前記第３の電位から前記第２の電位側にシフトし、前記第２の電位よりも高い第４の電位となる、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の論理回路の他方の電源ノードには、前記第１の状態においては前記第２の電位が供給され、前記第２の状態においては前記第２の電位から前記第１の電位側にシフトした第５の電位が供給される、ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１の論理回路の他方の電源ノードには、前記第１の状態においては前記第２の電位が供給され、前記第２の状態においては前記第５の電位から前記第１の電位側にシフトした第６の電位が供給される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の論理レベルを示す電位が供給される第５及び第６の電源線と、
前記第１の状態においては前記第５の電源線を前記第４の電源線に電気的に接続することによって前記第２の電位と同じ電位を前記第５の電源線に供給し、前記第２の状態においては前記第５の電源線を前記第４の電源線から電気的に切り離す第３のオフリーク制御回路と、
前記第１の状態においては前記第２の電位と同じ電位を前記第６の電源線に供給し、前記第２の状態においては前記第５の電位を前記第６の電源線に供給する第４のオフリーク制御回路と、をさらに備え、
前記第２の状態における前記第５の電源線の電位は、前記第６の電位となり、
前記第１の論理回路の他方の電源ノードは前記第５の電源線に接続され、前記第２の論理回路の他方の電源ノードは前記第６の電源線に接続されている、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の状態は前記第１及び第２の論理回路の出力信号が変化することができる状態である、ことを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１のオフリーク制御回路は、前記第１及び第２の電源線間に接続された第１のスイッチ回路を含み、
前記第２のオフリーク制御回路は、前記第１及び第３の電源線間に接続された第２のスイッチ回路を含み、
前記第１の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に導通状態とされ、
前記第２の状態においては、前記第１及び第２のスイッチ回路はいずれも電気的に非導通状態とされる、ことを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１及び第２のスイッチ回路は、それぞれが、ソースが前記第１の電源線に接続され、ドレインがそれぞれ対応する前記第２の電源線、前記第３の電源線に接続された第１導電型の電界効果トランジスタからなる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２のオフリーク制御回路は、前記第１及び第３の電源線間に接続された降圧回路をさらに含む、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記降圧回路は、アノードが前記第１の電源線に接続され、カソードが前記第３の電源線に接続されたダイオードからなる、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のオフリーク制御回路は、前記第２の状態において前記第３の電源線に前記第３の電位を供給するレギュレータ回路をさらに含み、
前記レギュレータ回路は、それ自身の入力ノードに与えられる所定の電位に対応して前記第３の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１５】
前記第２のオフリーク制御回路は、ソースが前記第３の電源線に接続され、ドレインが前記第１の電源線に接続され、ゲートに制御電位が供給されるトランジスタスイッチをさらに含み、
前記制御電位により、前記トランジスタスイッチが前記第３の電位を制御する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１６】
前記第２のスイッチ回路を構成する電界効果トランジスタと前記トランジスタスイッチを構成する電界効果トランジスタの導電型は互いに逆である、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１及び第２の論理回路は、それぞれが、前記一方の電源ノードと出力ノードとの間に接続された第１の導電型である第１トランジスタと、前記他方の電源ノードと前記出力ノードとの間に接続された第２の導電型である第２トランジスタとを含み、
前記第１トランジスタのバックゲートは、前記第１の電源線に接続され、前記第２トランジスタのバックゲートは、前記第４の電源線に接続されている、ことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
第１の出力ノードを有し、前記第１の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する第１導電型の第１トランジスタと、前記第１の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する第２導電型の第２トランジスタとを含む第１の論理回路と、
第２の出力ノードを有し、前記その第２の出力ノードに出力する出力信号をハイレベルとする場合に電気的に導通する前記第１導電型の第３トランジスタと、前記その第２の出力ノードに出力する出力信号をローレベルとする場合に電気的に導通する前記第２導電型の第４トランジスタとを含む第２の論理回路と、を備え、
第１の状態である場合、
前記第１乃至第４トランジスタのうち、電気的に導通状態となるトランジスタのドレインは、対応する論理回路の出力信号がハイレベルである場合は第１の電位、対応する論理回路の出力信号がローレベルである場合は第２の電位となり、
第２の状態である場合、
前記第１トランジスタのドレインは、前記第１の電位から前記第２の電位側にシフトした第３の電位となり、
前記第２トランジスタのソースとドレイン間の電圧は、前記第３の電位と前記第２の電位の差電位よりも小さくなり、
前記第４トランジスタのドレインは、前記第２の電位から前記第１の電位側にシフトした第５の電位となり、
前記第３トランジスタのソースとドレイン間の電圧は、前記第１の電位と前記第５の電位の差電位よりも小さくなり、
絶対電位が、前記第１の電位、前記第３の電位、前記第５の電位、前記第２の電位の順で高い電位である、ことを特徴とする半導体装置。
【請求項１９】
前記第２の状態である場合、
前記第２トランジスタのソースは、前記第５の電位から前記第１の電位側にシフトした第６の電位となり、
前記第３トランジスタのソースは、前記第３の電位から前記第２の電位側にシフトした第４の電位となり、
絶対電位が、前記第１の電位、前記第３の電位、前記第４の電位、前記第６の電位、前記第５の電位、前記第２の電位の順で高い電位である、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一項に記載の半導体装置と、前記半導体装置にコマンドを供給するコントローラとを備え、
前記半導体装置は、前記コマンドに基づいて前記第１の状態又は前記第２の状態となる、ことを特徴とするデータ処理システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
オフリーク制御回路１０，２０は切替回路５０より供給される切替信号ＳＷＢによって制御される回路であり、オフリーク制御回路３０，４０は切替回路５０より供給される切替信号ＳＷＴによって制御される回路である。切替信号ＳＷＢ，ＳＷＴは相補の信号であり、半導体装置の外部から供給されるコマンド信号ＣＭＤがアクティブ状態を示している場合、切替回路５０は切替信号ＳＷＢ，ＳＷＴをそれぞれローレベル及びハイレベルとし、これによってオフリーク制御回路１０，２０，３０，４０を活性化させる。オフリーク制御回路１０，２０，３０，４０が活性化されると、オフリーク制御回路１０，２０は擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌに供給する電位をＶＤＤ（１．２Ｖ）に設定し、オフリーク制御回路３０，４０は擬似電源線ＶＳＳＴＬ，ＶＳＳＴ１Ｌに供給する電位をＶＳＳ（０Ｖ）に設定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
回路ブロックＣＢを構成する論理回路は、図４に示すように、高位側の電源ノードが擬似電源線ＶＤＤＴ１Ｌに接続され、低位側の電源ノードが擬似電源線ＶＳＳＴＬに接続された第１の論理回路Ｌ１と、高位側の電源ノードが擬似電源線ＶＤＤＴＬに接続され、低位側の電源ノードが擬似電源線ＶＳＳＴ１Ｌに接続された第２の論理回路Ｌ２とを含んでいる。尚、高位側は高電位側を示し、低位側は低電位側を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
より具体的には、アクティブ時において電気的に非導通状態となるトランジスタのソースドレイン間電圧はＶＤＤ−ＶＳＳとなるが、スタンバイ時におけるトランジスタＰ２のソースドレイン間電圧はＶＤＤＴ−ＶＳＳＴ１に低減され、スタンバイ時におけるトランジスタＮ１のソースドレイン間電圧はＶＤＤＴ１−ＶＳＳＴに低減される。ここで、スタンバイ時における擬似電源線ＶＤＤＴ１Ｌの電位をＶＤＤのままとし、スタンバイ時における擬似電源線ＶＳＳＴ１Ｌの電位をＶＳＳのままとした場合であっても、スタンバイ時におけるトランジスタＰ２のソースドレイン間電圧はＶＤＤＴ−ＶＳＳに低減され、スタンバイ時におけるトランジスタＮ１のソースドレイン間電圧はＶＤＤ−ＶＳＳＴに低減されるが、本実施形態では、これらソースドレイン間電圧がそれ以上に低減されることから、スタンバイ時におけるサブスレッショールドリークが一層低減されることになる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
しかも、本実施形態では、スタンバイ時において電気的に非導通状態となるトランジスタＰ２のドレイン電位（出力信号）は電源電位ＶＳＳＴ１（＞ＶＳＳ）であり、トランジスタＮ１のドレイン電位（出力信号）は電源電位ＶＤＤＴ１（＜ＶＤＤ）であることから、スタンバイ時におけるトランジスタＰ２，Ｎ１のドレインと基板（バックゲート）との間を流れるリーク電流についても低減される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図５（ａ）に示すオフリーク制御回路２０は、主電源線ＶＤＤＬと擬似電源線ＶＤＤＴ１Ｌとの間に接続されたＰチャンネル型ＭＯＳトランジスタ２１と、擬似電源線ＶＤＤＴ１Ｌに接続されたレギュレータ回路２３によって構成されている。図２（ｂ）に示したオフリーク制御回路２０とは異なり、ダイオード２２は省略されている。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2011147038.tif 000011