(57)【要約】【課題】プラズマＣＶＤ法による膜成長初期段階においては結晶性の良いシリコン層を形成させることが困難である。【解決手段】基板上に、基板側から順に、酸化チタンを主成分とする酸化チタン層と、結晶性シリコン層と、を有し、酸化チタン層と結晶性シリコン層が接していることを特徴とする半導体装置。【選択図】図１
2011119397.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
前記基板側から順に、
酸化チタンを主成分とする酸化チタン層と、
結晶性シリコン層と、
を有し、
前記酸化チタン層と前記結晶性シリコン層が接していることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、
前記基板上に、更にソース及びドレイン電極層と、ゲート絶縁層と、ゲート電極層と、を有し、
前記ゲート電極層、前記ゲート絶縁層、前記酸化チタン層がこの順に積層されており、
前記結晶性シリコン層が、前記基板とは反対側で前記ソース及びドレイン電極層とオーミック接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、
前記酸化チタン層をゲート絶縁層とし、
前記基板上に、更にソース及びドレイン電極層と、ゲート電極層と、を有し、
前記ゲート電極層、前記酸化チタン層がこの順に積層されており、
前記結晶性シリコン層が、前記基板とは反対側で前記ソース及びドレイン電極層とオーミック接触していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、
前記基板上に、更にソース及びドレイン電極層と、ゲート絶縁層と、ゲート電極層と、を有し、
前記結晶性シリコン層、前記ゲート絶縁層、前記ゲート電極層がこの順に積層されており、
前記結晶性シリコン層が、前記基板側で前記ソース及びドレイン電極層とオーミック接触していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記結晶性シリコン層が、ＰＮ接合、ＰＩＮ接合、ヘテロ接合又はショットキー接触を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
酸化チタンを主成分とする酸化チタン層を形成する工程と、
前記酸化チタン層に接して、気相成長法にて結晶性シリコン層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記気相成長法にて結晶性シリコン層を形成する工程は、
ＣＶＤ法にてシリコン層を形成する工程と、
水素プラズマを照射する工程と、
を交互に繰り返すことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶性シリコン層を活性層とする半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置に用いられる半導体装置として、結晶性シリコン膜を活性層とする薄膜トランジスタが注目されている。結晶性シリコン膜はアモルファスシリコンと比較して電気特性と大面積化への優位性を有し、対電流ストレス耐性が高いため、長時間駆動した後のＶｔｈのシフトが小さいという利点を持っている。
【０００３】
しかし、プラズマＣＶＤ法等の気相成長法による結晶性シリコンは、シリコン膜堆積直後での結晶性はＲＴＡやレーザーアニール法による結晶性シリコンに及ばないため、キャリア移動度も比較的低い。そのため、結晶性を向上させること、すなわち、膜中の結晶の割合を高めることが課題となっている。
【０００４】
結晶性半導体装置の他の例として、光起電力素子及びフォトセンサが挙げられる。光起電力素子はその層構成のうちｉ型層の結晶性が光電変換効率を向上させる重要な要素であることが分かっており、特にスループットを上げるためにもプラズマＣＶＤ法による膜堆積直後での結晶性に優れたシリコン層を形成することが望まれている。
【０００５】
非特許文献１によれば、プラズマＣＶＤ法で形成した結晶性シリコン膜は、膜上部は結晶化が進んでいるものの、下部はアモルファスが存在すると報告している。このことは、プラズマＣＶＤ法による膜成長初期段階においては結晶性の良いシリコン層を形成させることが困難であることを示唆している。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｈ．Ｋａｋｉｎｕｍａ（Ｊ．Ａ．Ｐ  ７０（１２）１５，Ｄｅｃ，１９９１  Ｐ．７３７４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
結晶性シリコン半導体装置としての特性を左右するものは、結晶性であり、結晶性が高ければ高いほど電気特性は向上する。一般に薄膜トランジスタや光起電力素子といった半導体装置は、結晶性の向上がその特性向上に直接寄与するものである。
【０００８】
そこで、本発明は、結晶性に優れ、電気的特性に優れた結晶性シリコン半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、基板上に、前記基板側から順に、酸化チタンを主成分とする酸化チタン層と、結晶性シリコン層と、を有し、前記酸化チタン層と前記結晶性シリコン層が接していることを特徴とする半導体装置を提供するものである。
【００１０】
また、本発明は、酸化チタンを主成分とする酸化チタン層を形成する工程と、前記酸化チタン層に接して、気相成長法にて結晶性シリコン層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供するものである。
【発明の効果】
【００１１】
本発明によれば、結晶性に優れ、電気的特性に優れた結晶性シリコン半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置を概略的に示す断面図である。
【図２】本発明の半導体装置である光起電力素子を概略的に示す断面図である。
【図３】本発明の半導体装置であるフォトセンサを概略的に示す断面図である。
【図４】ラマン分光法によるシリコン層のスペクトルを示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００１４】
［トップゲートスタガー型のＴＦＴ］
図１（ａ）に、本発明の実施形態に係る半導体装置の代表的な例として、トップゲートスタガー型のＴＦＴの断面の概略図を示す。
【００１５】
図１（ａ）において、１０１はガラス基板、１０２はガラス基板１０１上に形成された金属からなるソース電極層及びドレイン電極層である。１０３は不純物含有半導体層からなるオーミックコンタクト層である。１０４は酸化チタン層であり、金属からなるソース及びドレイン電極層１０２の下部に形成される。ソース及びドレイン電極層１０２、不純物含有半導体層１０３は積層され、島状にパターニングされるため、酸化チタン層１０４が露出することになる。酸化チタン層１０４は、酸化チタン以外の物質が含まれていても良いが、酸化チタンを主成分とするのが好ましい。１０５は結晶性シリコン層であり、酸化チタン層１０４上に形成される。結晶性シリコン層１０５は、ガラス基板側で酸化チタン層１０４と接しており、ガラス基板側でソース及びドレイン電極層１０２とオーミック接触している。
【００１６】
本発明の半導体装置の中で、シリコン層の持ちうる構造の中から、ラマン分光法により５２０ｃｍ-1にラマンシフトが観察され、特に結晶の体積分率が２０％以上であるようなシリコン層を結晶性シリコンと定義する。本発明では、５２０ｃｍ-1にラマンシフトが観察されても結晶の体積分率が２０％以下であれば、非結晶性シリコンとしており、５２０ｃｍ-1にラマンシフトが観察されない場合に非晶質シリコンという。ただし、非晶質シリコン層中にも短距離的には結晶性シリコンと同じ構造である領域は存在する。
【００１７】
ラマン分光法による代表的な本発明のシリコン層のスペクトルを図６に示す。実線が測定されたスペクトルを示し、点線が測定されたスペクトルを分解したものを示す。図中５２０ｃｍ-1に現れるラマンシフトがシリコンの結晶相を、５００ｃｍ-1に現れるラマンシフトが中間相を、４８０ｃｍ-1に現れるラマンシフトがアモルファス相をそれぞれ表している。体積分率は各相のラマンシフトのピーク強度Ｉを用いて以下の式で求められる。
体積分率＝（Ｉ結晶相＋Ｉ中間相）／（Ｉ結晶相＋Ｉ中間相＋Ｉアモルファス相）
【００１８】
本発明では、結晶性シリコン層１０５には体積分率が高いもの、すなわち、膜中の結晶の割合の高いものが選ばれる。薄膜半導体をラマン分光法で評価した結果において、結晶の体積分率が２０％以上のものが好適に用いられる。より好適には結晶の体積分率が４０％以上のものが用いられる。また、結晶性シリコン層を形成する方法としては、シリコン膜を堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法が好適に用いられる。以下、他の実施形態に記載の半導体装置においても同様である。
【００１９】
本実施形態では、活性層である結晶性シリコン層１０５は酸化チタン層１０４上に主にＣＶＤ法により形成される。ここで、酸化チタン層１０４上のシリコン層の結晶性は、同じ条件下で形成したガラス基板（ＳｉＯ2）や他の金属酸化物上のシリコン層の結晶性と比較してきわめて優れたものであることがわかった。
【００２０】
さらに、酸化チタン層１０４は、チャネル裏面側のみならず、不純物含有半導体層１０３上に積層される結晶性シリコン層１０５の結晶性を向上させるために図１（ｂ）に示すような構造も好適に用いられる。
【００２１】
図１（ｂ）において、１０１はガラス基板、１０２は金属からなるソース及びドレイン電極層１０２、１０３は不純物含有半導体層である。ソース及びドレイン電極層１０２と不純物含有半導体層１０３は、積層された後島状にパターニングされることは図１（ａ）と同様である。１０４は酸化チタン層である。酸化チタン層１０４はガラス基板１０１上、及び島状にパターニングされた不純物含有半導体層１０３上に形成する。ここで、不純物含有半導体層１０３は結晶性シリコン層１０５と電気的にコンタクトしなければならない。よって、酸化チタン層１０４については薄膜化するかまたは、部分的に不純物含有半導体層１０３を剥き出しにすることで直接結晶性シリコン層１０５とコンタクトする方法がとられる。
【００２２】
図１（ａ）及び（ｂ）において、１０６はゲート絶縁層である。ゲート絶縁層１０６は、窒化シリコン（ＳｉＮx）等が好適に用いられ、積層して形成されたゲート電極層１０７と結晶性シリコン層１０５の間で電気的な絶縁を保っている。結晶性シリコン層１０５の側面を絶縁するために、ゲート絶縁層１０６を２層構成とする事もある。１０７はゲート電極層であり、ゲート絶縁層１０６上に形成され、所望の形状にパターニングされる。
【００２３】
［ボトムゲート逆スタガー型のＴＦＴ］
図１（ｃ）に、別の半導体装置の例として、ボトムゲート逆スタガー型のＴＦＴの断面の概略図を示す。
【００２４】
図１（ｃ）において、下から順に１０１はガラス基板、１０７はゲート電極層、１０６はゲート絶縁層である。ゲート電極層１０７は所望の形状にパターニングされた後、ゲート絶縁層１０６が積層される。１０２は金属からなるソース電極層及びドレイン電極層であり、１０３は不純物含有半導体層からなるオーミックコンタクト層である。ソース及びドレイン電極層１０２と不純物含有半導体層１０３は、ともに結晶性シリコン層１０５上に積層された後島状にパターニングされる。１０４は酸化チタン層であり、結晶性シリコン層１０５の結晶性を向上させるために必要な膜厚で形成される。また、酸化チタン層１０４はゲート絶縁層１０６とあわせてゲート絶縁層として機能する。そのため、電気的容量を考慮した膜厚にする。酸化チタン層とゲート絶縁層は二層に分けず、一層としても良い。即ち、酸化チタン層１０４をゲート絶縁層１０６として用いても良い。結晶性シリコン層１０５は、ガラス基板側で酸化チタン層１０４と接しており、ガラス基板とは反対側でソース及びドレイン電極層１０２とオーミック接触している。
【００２５】
ボトムゲート逆スタガー型の場合、チャネル裏面側にはパッシベーション層として結晶性シリコン層１０５の上に酸化膜あるいは窒化膜等の層が形成されることもある。
【００２６】
［光起電力素子］
図２に、別の半導体装置の例として、光起電力素子の断面の概略図を示す。
【００２７】
図２において、下から順に２０１は導電性基板、２０２は光反射層、２０３は導電性反射増加層、２０４は第１の導電層、２０９は酸化チタン層、２０５はｉ型層、２０６は第２の導電層、２０７は透明電極層、２０８は集電電極である。この光起電力素子に対して、照射光は透明電極層２０７側から照射される。
【００２８】
さらに不図示ではあるが、ｐｉｎのユニットを２層積層したもの、３層積層したものも、本発明に適した光起電力素子である。
【００２９】
図２では、第１の導電層２０４の上部に酸化チタン層２０９を設けている。第１の導電層２０４、ｉ型層２０５、第２の導電層２０６には結晶性シリコンが好適に用いられ、その結晶性が高ければ、光起電力素子の光電変換効率も高くなる。特に高い結晶性が求められる層はｉ型層２０５である。酸化チタン層２０９を第１の導電層２０４の下に設けておけば、第１の導電層２０４の結晶性を向上させることができ、その上に形成されるｉ型層２０５が第１の導電層２０４の結晶性を引き継いで成長するため、より結晶性を向上させることが可能となる。これにより、光電変換効率の向上が見込まれる。
【００３０】
ここで、第１の導電層２０４は下部の反射増加層２０３と電気的にコンタクトしなければならない。よって、酸化チタン層２０９については薄膜化するかまたは、部分的に反射増加層２０３を剥き出しにすることで直接第１の導電層２０４とコンタクトする方法がとられる。
【００３１】
また、図２では、光起電力素子としてＰＩＮ接合の素子を例に挙げたが、本発明の半導体装置では、光起電力素子は、ＰＮ接合、ＰＩＮ接合、ヘテロ接合、ショットキー接触を有するものであっても良い。
【００３２】
［フォトセンサ］
図３（ａ）に、別の半導体装置の例として、フォトセンサの断面の概略図、図３（ｂ）には平面の概略図を示す。図３（ａ）において、３０１は基板、３０２は酸化チタン層、３０３は結晶性シリコンを含む光導電層であり、３０４はオーミックコンタクト層、３０５は取り出し電極である。入射した光により発生したフォトキャリアは、光導電層３０３からオーミックコンタクト層３０４を介して取り出し電極３０５から取り出される。図３（ｂ）に示すように取り出し電極３０５はくし型形状になっていても良い。
【００３３】
［ＴＦＴの製造方法］
次に、上記の構造のＴＦＴの製造方法について、図１（ｃ）のボトムゲート逆スタガー型のＴＦＴを例に挙げて説明する。
【００３４】
まず、図１（ｃ）のように、高融点ガラス、石英、セラミック等の基板１０１上に、スパッタや真空蒸着法等によってＭｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金、それらの積層構造体からなるゲート電極層１０７を１０〜３００ｎｍ程度堆積する。ゲート電極層１０７はフォトリソグラフィー等により所望の電極パターンにエッチングされる。さらにゲート電極層１０７上にゲート絶縁層１０６をプラズマＣＶＤ法等で形成する。なお、ゲート絶縁層１０６の厚みは、５０〜３００ｎｍが好ましい。ゲート絶縁層１０６としては、ＳｉＯ2やＳｉＮx等が用いられる。このＳｉＯ2はＴＥＯＳとＯ2の混合ガス、ＳｉＮxはＳｉＨ4、ＮＨ3とＮ2の混合ガスを用い、プラズマＣＶＤ法等により積層される。
【００３５】
次に、ゲート絶縁層１０６上に酸化チタン層１０４をスパッタ法、あるいは蒸着法等により形成する。本発明の半導体装置に用いる酸化チタン層の形成に適したスパッタリング法としてはターゲットとして酸化チタンあるいは金属チタンを用い、酸素とアルゴンを導入し放電を生起する。
【００３６】
酸化チタン層１０４上には気相成長法、例えばプラズマＣＶＤ法等により結晶性シリコン層１０５を形成する。この結晶性シリコン層１０５の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
【００３７】
ここで、この結晶性シリコン層１０５の成膜条件は、相対的に高圧力、高水素希釈が好ましく、ＲＦパワー密度としては一般的には０．０１〜１Ｗ／ｃｍ2、望ましくは０．１〜１．０Ｗ／ｃｍ2である。反応圧力としては、一般的には１３３．３２２〜１３３３．２２Ｐａ（１．０〜１０ｔｏｒｒ）、望ましくは１３３．３２２〜１０６６．５７６Ｐａ（１．０〜８．０ｔｏｒｒ）である。また、原料ガスはＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2、希釈ガスとしてＨ2や不活性ガスを用いる。なお、シリコン系原料ガスのＨ2ガスに対する流量比（Ｈ2／ＳｉＨ4）は、一般には１００〜１０００倍希釈である。なお、希釈率のより好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と、含まない場合で異なる。
【００３８】
また、結晶性シリコン層１０５の結晶性をより高くするためには、結晶性シリコン層を堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法が好適に用いられる。これは成膜ガスのマスフローコントローラーを任意に調整することで可能であり、堆積する工程と、水素プラズマ照射の時間配分は、堆積速度と結晶化率を確認した上で、適宜調整される。
【００３９】
結晶性シリコン層１０５上には場合によってはエッチングストップ層として異なる層を形成しても良い。エッチングストップ層には、ＳｉＯx、ＳｉＮx、ＳｉＯＮ等適宜選択して形成される。エッチングストップ層は、後の工程において積層されるソース及びドレイン電極層を所望のパターンにエッチングにより形成する場合、エッチング材の影響が活性層に影響を及ぼさないようにするために設けるものである。
【００４０】
エッチングストップ層を用いた素子の例を図１（ｄ）に示す。エッチングストップ層１０８を形成した場合には、不純物含有半導体層１０３と電気的にコンタクトをするために設計に応じた寸法でエッチングストップ層を除去する。
【００４１】
さらに、結晶性シリコン層１０５上にレジスト１１０でパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、結晶性シリコン層１０５を島状にアイソレーションする。
【００４２】
次に結晶シリコン層１０５上に不純物含有半導体層１０３としてｎ型非晶質シリコン層（ｎ型半導体層）を形成する。このｎ型非晶質シリコン層の厚みは、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。さらに不純物含有半導体層１０３上に、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金、それらの積層構造体からなるソース及びドレイン電極層１０２を形成する。
【００４３】
この不純物含有半導体層１０３、及びソース及びドレイン電極層１０２は、設計に基づいてフォトリソグラフィー等によりエッチングパターンを形成した後、ハロゲン元素を含むドライエッチやウェットエッチ等により不要な部分を除去する。
【実施例】
【００４４】
次に、本実施形態の実施例について説明する。
【００４５】
［実施例１］
図１（ａ）に示すように、ガラス基板１０１上にＲＦスパッタ法により、成膜条件１の処方を用いて、１０ｎｍの酸化チタン層１０４を堆積させた。続いてＤＣスパッタ法により５０ｎｍのＭｏ層１０２を堆積させた。さらに続いてプラズマＣＶＤ法によりｎ+  Ｓｉ層１０３を３０ｎｍ堆積した後、フォトリソグラフィーにてエッチングパターンを形成し、ドライエッチングによりソース及びドレイン電極層１０２をパターニングした。この時、酸化チタン層１０４は除去せず残した。その上に、プラズマＣＶＤ法により成膜条件２の処方により、５０ｎｍの結晶性シリコン層１０５を堆積し、再びフォトリソグラフィーにてエッチングパターンを形成し、ドライエッチングにより島状にパターニングを行なった。
（成膜条件１）
ターゲット                      酸化チタン
圧力                            ５Ｐａ
ＲＦ電力                        ２００Ｗ
Ａｒ／Ｏ2                        ５０／５０ｓｃｃｍ
（成膜条件２）
基板温度                        ２５０℃
ＲＦパワー                      ０．２０Ｗ／ｃｍ2
圧力                            ６６６．６１Ｐａ（５．０ｔｏｒｒ）
膜厚                            ５０ｎｍ
Ｈ2／ＳｉＨ4                    ３００
【００４６】
次に、この島状の結晶性シリコン層１０５上にプラズマＣＶＤ法によりゲート絶縁層１０６としてＳｉＮx膜を２００ｎｍ堆積した。その後、ポジ型フォトレジストを塗布し、基板裏面側（この場合はソース、ドレイン電極側）から露光を行い、ソース及びドレイン電極層１０２と同じ形状にフォトレジストをパターニングした。
【００４７】
次に、このレジスト上にゲートメタル層としてＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのゲート電極層１０７を堆積した。続いて、フォトレジストのリフトオフにより、ソース及びドレイン電極層１０２の上に形成されたゲートメタルの一部を除去した後、ゲート電極層１０７のパターニングを行い、トップゲートスタガー型素子を完成させた。ゲート電極層１０７のパターニングはウェットエッチングにより行なった。
【００４８】
次に、ソース電極、ドレイン電極のコンタクト部分の上に形成されたゲート絶縁層１０６をフォトリソグラフィー及びドライエッチングにより除去した。
【００４９】
そして、このようにして形成したＴＦＴについては、結晶性シリコン層１０５が最表面にある状態のサンプルについても作成し、Ｒａｍａｎ分光法を用いて結晶性の評価を行ない、ＴＦＴとして作成したサンプルについては電気特性を測定した。
【００５０】
電気測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴは２５℃に保たれたステージ上で測定した。測定条件は、ソース電極に０Ｖ、ドレイン電極に２０Ｖをそれぞれ印加した状態でゲート電圧を−２０Ｖから＋２０Ｖまでスィープさせた。この時、ゲート電圧１０Ｖ印加時のドレイン電流をＯＮ電流とした。
【００５１】
また、キャリア移動度はゲート電圧（ＶＧ）をスィープさせたときのドレイン電流（Ｉｄ）のその傾きからキャリア移動度を求めることが可能で、その式は
移動度＝Ａ・Δ√（Ｉｄ）／ΔＶＧ
となる。ここでＡはソース及びドレイン電極層の形状及びゲート絶縁層の容量に起因する定数である。この式から、キャリア移動度を求めた。
【００５２】
［比較例１］
本比較例では、酸化チタン層１０４を形成しなかった以外は実施例１と同様にして、トップゲートスタガー型素子と結晶性シリコン層１０５が最表面にある状態のサンプルとを完成させ、実施例１と同様に電気測定、キャリア移動度、および結晶性を評価した。
【００５３】
この結果、実施例１の素子は比較例１の素子と比べて、ＯＮ電流で５倍、キャリア移動度で２倍優れた電気特性を示した。またＲａｍａｎ分光法による結晶性の評価によれば、５２０ｃｍ-1と５００ｃｍ-1と４８０ｃｍ-1のピーク強度比から得られる結晶の体積分率は、実施例１では４０％、比較例１では３０％であった。共に結晶性シリコンであるものの、実施例１の結晶性は比較例１の結晶性に比べて１．３倍高いものが得られた。
【００５４】
このように、実施例１では、結晶性シリコン層が酸化チタン層と接することによって、結晶性シリコン層の結晶性を向上させることができる。
【００５５】
［実施例２］
図１（ｃ）に示すように、ガラス基板１０１上にボトムゲート逆スタガー型のＴＦＴ素子を形成した。ゲート電極層１０７、ゲート絶縁層１０６、不純物含有半導体層１０３、ソース及びドレイン電極層１０２の形成については、上述の［ＴＦＴの製造方法］のとおりである。
【００５６】
実施例１と同様にＲＦスパッタ法により、成膜条件３の処方を用いて、３０ｎｍ酸化チタン層１０４を堆積させた。また、成膜条件４の処方を用いて８０ｎｍの結晶性シリコン層１０５を形成した。
（成膜条件３）
ターゲット                      酸化チタン
圧力                            １Ｐａ
ＲＦ電力                        １５０Ｗ
Ａｒ／Ｏ2                        ３０／３０ｓｃｃｍ
（成膜条件４）
基板温度                        ３００℃
ＲＦパワー                      ０．２０Ｗ／ｃｍ2
圧力                            １３３３．２２Ｐａ（１０ｔｏｒｒ）
膜厚                            ８０ｎｍ
Ｈ2／ＳｉＨ4                    ６００
【００５７】
このようにして形成したＴＦＴと同様にして、結晶性シリコン層１０５が最表面にある状態のサンプルについても作成し、結晶性の評価を行なった。ＴＦＴとして作成したサンプルについては、実施例１と同様に電気特性およびキャリア移動度を測定した。
【００５８】
［比較例２］
本比較例では、酸化チタン層１０４を形成しなかった以外は実施例２と同様にして、ボトムゲート逆スタガー型素子と、結晶性シリコン層１０５が最表面にある状態のサンプルとを完成させ、実施例２と同様に評価した。
【００５９】
この結果、実施例２の素子は比較例２の素子と比べて、ＯＮ電流で１０倍、キャリア移動度で２倍優れた電気特性を示した。またＲａｍａｎ分光法による結晶性の評価によれば、５２０ｃｍ-1と５００ｃｍ-1と４８０ｃｍ-1のピーク強度比から得られる結晶の体積分率は、実施例２では３６％、比較例２では３０％であった。共に結晶性シリコンであるものの、実施例２の結晶性は比較例２の結晶性に比べて１．２倍高いものが得られた。
【００６０】
このように、実施例２では、実施例１と同様に、結晶性シリコン層が酸化チタン層と接することによって、結晶性シリコン層の結晶性を向上させることができる。
【００６１】
［実施例３］
図２に示す光起電力素子を形成した。まず、ＳＵＳ３０４基板２０１上にＤＣマグネトロンスパッタ装置を用いて、反射層２０２としてＡｌＳｉ層を５００ｎｍ形成し、続けて反射増加層２０３として酸化亜鉛層を反応性スパッタ法により２０００ｎｍ形成した。次に、酸化亜鉛まで形成した基板をプラズマＣＶＤ装置に設置し、第１の導電層２０４を形成した。ここではＰＨ3／Ｈ2ガスを導入しｎ+型のシリコン層を１０ｎｍ形成した。
【００６２】
次に、この基板をＲＦマグネトロンスパッタ装置に設置し、酸化チタン層２０９を成膜条件５に示す処方にて３０ｎｍ形成した。酸化チタン層２０９は形成後フォトリソグラフィーにより、ドット状にコンタクトホールを形成した。次に酸化チタン層２０９上にプラズマＣＶＤ法により、ｉ型の結晶性シリコン層２０５を成膜条件６の処方にて１０００ｎｍ形成した。結晶性シリコン層２０５上に第２の導電層２０６を形成した。ここではＢＦ3／Ｈ2ガスを導入しｐ+型のシリコン層を１０ｎｍ形成した。
【００６３】
次に蒸着装置を用いてＩＴＯからなる透明電極層２０７を８０ｎｍ形成し、最後に集電電極２０８としてＡｌ電極を、ＤＣマグネトロンスパッタ装置を用いて５００ｎｍ形成し、パターニングした。
（成膜条件５）
ターゲット                      酸化チタン
圧力                            １０Ｐａ
ＲＦ電力                        １５０Ｗ
Ａｒ／Ｏ2                        １００／１００ｓｃｃｍ
（成膜条件６）
基板温度                        ２００℃
ＲＦパワー                      ０．３０Ｗ／ｃｍ2
圧力                            ６６６．６１Ｐａ（５．０ｔｏｒｒ）
膜厚                            １０００ｎｍ
Ｈ2／ＳｉＨ4                    ２００
【００６４】
このようにして形成した光起電力素子については、結晶性シリコン層２０５が最表面にある状態のサンプルも作成し、結晶性の評価を行ない、光起電力素子として作成したサンプルについてはＡＭ１．５のソーラーシミュレーターにより光電変換効率を測定した。
【００６５】
［比較例３］
本比較例では、酸化チタン層２０９を形成しなかった以外は実施例３と同様にして、光起電力素子を完成させ、実施例３と同様に評価した。
【００６６】
この結果、実施例３の光起電力素子は比較例３の光起電力素子と比べて、光電変換効率の高いものが得られた。またＲａｍａｎ分光法による結晶性の評価によれば、５２０ｃｍ-1と４８０ｃｍ-1のピーク強度比から得られる結晶の体積分率は、実施例３は比較例３に比べて１．２倍高いものが得られた。
【００６７】
このように、実施例３では、実施例１及び２と同様に、結晶性シリコン層が酸化チタン層と接することによって、結晶性シリコン層の結晶性を向上させることができる。
【符号の説明】
【００６８】
１０１：基板、１０２：ソース及びドレイン電極層、１０３：不純物含有半導体層、１０４：酸化チタン層、１０５：結晶性シリコン層、１０６：ゲート絶縁層、１０７：ゲート電極層
【図１】
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【図２】
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【図３】
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【図４】
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