(57)【要約】      （修正有）【課題】OTP装置をプログラムする場合、OTPロックレジスタに既に貯蔵されたロック状態はアンロック状態に変更できないようにし、OTP領域に貯蔵されたデータの安全性を高める。【解決手段】プログラム命令の印加時にロック／アンロック状態に応じてデータの変更可否が決定されるOTP装置、及びロック状態からアンロック状態への変更を禁止させるOTP制御装置を含む。OTP装置は、データを貯蔵しているOTPレジスタ、及びOTPレジスタのロック／アンロック状態を貯蔵するOTPロックレジスタを含む。OTPレジスタ及び上記OTPロックレジスタを含むセルアレイにデータを書き込むか、プログラムするための書込みドライバをさらに含む。【選択図】図４
2011159373.tif 000002
【特許請求の範囲】
【請求項１】
プログラム命令の印加時に、ロック／アンロック状態に応じてデータの変更可否が決定されるOTP装置；及び
上記ロック状態から上記アンロック状態への変更を禁止させるOTP制御装置を含むことを特徴とする半導体メモリ装置。
【請求項２】
上記OTP装置は、
上記データを貯蔵しているOTPレジスタ；及び
上記OTPレジスタの上記ロック／アンロック状態を貯蔵するOTPロックレジスタを含むことを特徴とする請求項1に記載の半導体メモリ装置。
【請求項３】
多数の単位セルで構成されたセルアレイ内の一部を指定し、上記OTPレジスタ及び上記OTPロックレジスタで用いることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項４】
上記OTPレジスタ及び上記OTPロックレジスタを含む上記セルアレイにデータを書き込むか、プログラムするための書込みドライバをさらに含むことを特徴とする請求項3に記載の半導体メモリ装置。
【請求項５】
上記OTP制御装置は、
外部から入力されたアドレスと上記OTPロックレジスタのアドレスを比較してその結果を出力するアドレス比較部；
上記アドレス比較部の結果に対応し、リセットパルス及びセットパルスを出力するプログラムパルス発生部；及び
上記アドレス比較部の結果に対応して読取制御信号を出力する読取信号発生部を含むことを特徴とする請求項3に記載の半導体メモリ装置。
【請求項６】
上記プログラムパルス発生部は、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一である場合、リセットパルスを非活性化させることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項７】
上記プログラムパルス発生部は、
上記リセットパルスを発生させるリセットパルス発生器；
上記プログラム命令が印加されたとき、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一でないとき、上記リセットパルス発生器をイネーブルさせる論理ゲート；及び
上記プログラム命令によりイネーブルされ、上記セットパルスを発生させるセットパルス発生器を含むことを特徴とする請求項5に記載の半導体メモリ装置。
【請求項８】
上記読取信号発生部は、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一である場合、読取制御信号を非活性化させることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項９】
上記読取信号発生部は、
上記読取制御信号を発生させる読取信号発生器；及び
読取命令が印加されたとき、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一でないとき、上記読取信号発生器をイネーブルさせる論理ゲートを含むことを特徴とする請求項5に記載の半導体メモリ装置。
【請求項１０】
上記ロック状態は、上記OTP装置に貯蔵された上記データが永久的に変更されることを禁止する動作であり、上記OTP装置は非活性単位セルで構成されたことを特徴とする請求項1に記載の半導体メモリ装置。
【請求項１１】
プログラム命令の印加時に、ロック／アンロック状態に応じてデータの変更可否を決定する段階；及び
上記データ変更可否を決定する前、プログラム命令の印加時に選択的にロック状態をアンロック状態に変更することを禁止させる段階を含むことを特徴とする半導体メモリ装置の制御方法。
【請求項１２】
上記ロック状態をアンロック状態に変更することを禁止させる段階は、
上記プログラム命令の印加時に外部から入力されたアドレスとOTPロックレジスタのアドレスを比較する段階；及び
上記比較結果に従い選択的にアンロック状態に変更を指示する段階を含むことを特徴とする請求項11に記載の半導体メモリ装置の制御方法。
【請求項１３】
上記外部から入力されたアドレスがOTPロックレジスタのアドレスに該当しない場合、上記アンロック状態の変更を指示する段階をさらに含むことを特徴とする請求項12に記載の半導体メモリ装置の制御方法。
【請求項１４】
上記プログラム命令の印加時に、ロック／アンロック状態に応じてデータの変更可否を決定する段階は、外部から入力されたアドレスに対応するOTPレジスタのロック／アンロック状態をOTPロックレジスタで確認することを含むことを特徴とする請求項11に記載の半導体メモリ装置の制御方法。
【請求項１５】
複数の相変化メモリセルを含むレジスタ；
上記複数の相変化メモリセルのロック／アンロック状態に対する情報を貯蔵するロックレジスタ；
上記複数の相変化メモリセルをプログラムするためのプログラム電流を生成する書込みドライバ；及び
上記複数の相変化メモリセルのうち、ロック状態に設定された一つ以上の相変化メモリセルに上記プログラム電流が供給されないよう、上記書込みドライバを制御する制御装置を含むことを特徴とする相変化メモリ装置。
【請求項１６】
上記ロックレジスタは、
上記複数の相変化メモリセルのうちロック状態に設定された一つ以上の相変化メモリセルのアドレスを貯蔵することを特徴とする請求項15に記載の相変化メモリ装置。
【請求項１７】
上記制御装置は、
書き込み動作時に、上記ロック状態に設定された相変化メモリセルのアドレスと書き込み動作を行なう相変化メモリセルのアドレスを比較し、二つのアドレスが同一である場合、上記書込みドライバが上記プログラム電流を供給しないように制御することを特徴とする請求項16に記載の相変化メモリ装置。
【請求項１８】
上記ロックレジスタは、
上記複数の相変化メモリセルのうち、アンロック状態に設定された一つ以上の相変化メモリセルのアドレスを貯蔵することを特徴とする請求項15に記載の相変化メモリ装置。
【請求項１９】
上記制御装置は、
書き込み動作時に、上記アンロック状態に設定された相変化メモリセルのアドレスと書き込み動作を行なう相変化メモリセルのアドレスを比較し、二つのアドレスが同一である場合、上記書込みドライバが上記プログラム電流を供給するように制御することを特徴とする請求項16に記載の相変化メモリ装置。
【請求項２０】
上記ロックレジスタは、
一つ以上の不揮発性メモリ素子を含むことを特徴とする請求項15に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保安機能を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを一時的または永久に貯蔵できるように発展してきた。このような半導体メモリ装置は幾多の電子装置あるいは電子装備に用いられるか、個人用携帯型機器にも幅広く用いられている。一般の半導体メモリ装置はデータが自在に読み取りまたは書き込み可能であり、既存のデータを更新することも容易にすることができる。しかし、電子装置で偽造や変造を防止しなければならない重要な情報などを半導体メモリ装置に記録する場合、このような情報などが偽造や変造されることを防止することができる機能が求められた。
【０００３】
このような要求に応じて、半導体メモリ装置には1回だけプログラム可能な読み取り用メモリ装置(One Time Programmable(OTP)、以下「OTP装置」という)との機能が追加された。OTP装置は保安(Security)のため求められる装置である。一部の半導体メモリ装置でロック(lock)状態の単位セルには、書き込み機能やプログラム(Program)を不可能に作って重要なデータが上書きされることを防止する。
【０００４】
一例に、不揮発性半導体メモリ装置などのうち一部は、単位セルアレイ(array)のうち一部をOTPアレイに提供する。ロック状態の単位セルを再びアンロック(unlock)状態に作ることができないようにする制御装置が追加されたセルアレイ(cell array)をOTPアレイという。OTPアレイに貯蔵されるデータはその装置のシリアル番号、製造業社に対する情報、製造日などのような保安データやブートコード(boot code)のような重要なデータである。従って、OTPアレイに一度プログラムされたデータは、外部操作に対し安全に保護されなければならず、その後のプログラム動作により変更されてはならない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明はOTP装置をプログラムする場合、OTPロックレジスタに既に貯蔵されたロック状態は、アンロック状態に変更することができないようにすることにより、既にロック状態にあるOTP装置がプログラムされることを防止し、OTP領域に貯蔵されたデータの安全性を高めることができるようにするOTP装置制御手段を含む半導体メモリ装置を提供する技術である。
【課題を解決するための手段】
【０００６】
本発明は、プログラム命令の印加時にロック／アンロック状態に従いデータの変更可否が決定されるOTP装置；及び上記ロック状態から上記アンロック状態への変更を禁止させるOTP制御装置を含む半導体メモリ装置を提供する。
【０００７】
上記OTP装置は上記データを貯蔵しているOTPレジスタ；及び上記OTPレジスタの上記ロック／アンロック状態を貯蔵するOTPロックレジスタを含む。
【０００８】
多数の単位セルで構成されたセルアレイ内の一部を指定し、上記OTPレジスタ及び上記OTPロックレジスタで用いることを特徴とする。
【０００９】
上記半導体メモリ装置は、上記OTPレジスタ及び上記OTPロックレジスタを含む上記セルアレイにデータを書き込むか、プログラムするための書込みドライバをさらに含む。
【００１０】
上記OTP制御装置は、外部から入力されたアドレスと上記OTPロックレジスタのアドレスを比較してその結果を出力するアドレス比較部；上記アドレス比較部の結果に対応してリセットパルス及びセットパルスを出力するプログラムパルス発生部；及び上記アドレス比較部の結果に対応して読取制御信号を出力する読取信号発生部を含む。
【００１１】
上記プログラムパルス発生部は、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一である場合、リセットパルスを非活性化させることを特徴とする。
【００１２】
上記プログラムパルス発生部は、上記リセットパルスを発生させるリセットパルス発生器；上記プログラム命令が印加されたとき、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一でないとき、上記リセットパルス発生器をイネーブルさせる論理ゲート；及び上記プログラム命令によりイネーブルされ、上記セットパルスを発生させるセットパルス発生器を含む。
【００１３】
上記読取信号発生部は、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一である場合、読取制御信号を非活性化させることを特徴とする。
【００１４】
上記読取信号発生部は、上記読取制御信号を発生させる読取信号発生器；及び読取命令が印加されたとき、上記外部から入力されたアドレスと上記OTPロックレジスタのアドレスが同一でないとき、上記読取信号発生器をイネーブルさせる論理ゲートを含む。
【００１５】
上記ロック状態は、上記OTP装置に貯蔵された上記データが永久的に変更されることを禁止する動作であり、上記OTP装置は非活性単位セルで構成されたことを特徴とする。
【００１６】
さらに、本発明はプログラム命令の印加時にロック／アンロック状態に従いデータの変更可否を決定する段階；及び上記データ変更可否を決定する前、プログラム命令の印加時に選択的にロック状態をアンロック状態に変更することを禁止させる段階を含む半導体メモリ装置の制御方法を提供する。
【００１７】
上記ロック状態をアンロック状態に変更することを禁止させる段階は、上記プログラム命令の印加時に外部から入力されたアドレスとOTPロックレジスタのアドレスを比較する段階；及び上記比較結果に従い選択的にアンロック状態に変更を指示する段階を含む。
【００１８】
上記半導体メモリ装置の制御方法は、上記外部から入力されたアドレスがOTPロックレジスタのアドレスに該当しない場合、上記アンロック状態の変更を指示する段階をさらに含む。
【００１９】
上記プログラム命令の印加時にロック／アンロック状態に従いデータの変更可否を決定する段階は、外部から入力されたアドレスに対応するOTPレジスタのロック／アンロック状態をOTPロックレジスタで確認することを含む。
【発明の効果】
【００２０】
本発明は、任意のOTPレジスタのロック／アンロック状態の情報を貯蔵するOTPロックレジスタにロック状態の情報が貯蔵された場合、これをアンロック状態に変更することを不可能にすることにより、外部操作及び入力や電圧などの外部環境による誤動作などにより半導体メモリ装置内のOTP装置を安全に保護することができる長所がある。さらに、本発明はOTP装置のロック状態を、外部操作等を介して任意に変更できないようにすることにより、半導体メモリ装置の動作信頼性を高めることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係わる半導体メモリ装置で提供するOTPアレイを説明するためのブロック図である。
【図２】本発明に係わる半導体メモリ装置内部のメモリ素子の動作を説明するグラフである。
【図３】本発明に係わる半導体メモリ装置内の書込みドライバを説明する回路図である。
【図４】本発明に係わる半導体メモリ装置内のOTP装置の制御方法を説明するためのフローチャートである。
【図５】本発明に係わる半導体メモリ装置内のOTP制御装置を説明するための回路図である。
【発明を実施するための形態】
【００２２】
特定情報の偽造や変造を防止するため提供される半導体メモリ装置内のOTP装置に関連し、本発明はロック状態に指定されたOTPレジスタに対し外部でアンロック状態が入力されても、アンロック状態の情報を伝達するパルス発生器を非活性化させてOTPレジスタに対するプログラムを防止できるようにする。
【００２３】
結果的に、本発明は半導体メモリ装置内のOTP装置の一部領域がロック状態にプログラムされると、その後アンロック状態に二度と戻せないようにするのが特徴である。
【００２４】
以下では、図を参照しながら本発明の実施例に対し詳しく説明する。
【００２５】
図1は、本発明に係わる半導体メモリ装置で提供するOTPアレイを説明するためのブロック図である。
【００２６】
本発明に係わる半導体メモリ装置は、不揮発性メモリ装置であり得る。
【００２７】
図示されたように、OTPアレイは複数のOTPレジスタ110、120、130と複数のOTPロックレジスタ140、150を含む。複数のOTPレジスタ110、120、130は、半導体メモリ装置が含まれたシステムや電子装置に提供する情報またはデータを貯蔵する。OTPロックレジスタ(OTP lock register)はOTPレジスタのロック／アンロック状態に対する情報を記録する。
【００２８】
一例に、OTPロックレジスタ150の＜0＞は、OTPレジスタ130内の0×81〜0×84アドレスに該当する領域のロック／アンロック状態に対する情報を記録し、＜1＞はOTPレジスタ130内の0×85〜0×88アドレスに該当する領域のロック／アンロック状態に対する情報を記録する。同様に、他の例であるOTPロックレジスタ140の＜0＞はOTPレジスタ120の0×8A〜0×91アドレスに該当する領域のロック／アンロック状態に対する情報を記録する。ここで、OTPロックレジスタ140、150の特定ビットの情報はシステムの環境と半導体メモリ装置の設計に従い64bit、128bitなどのデータ領域のロック／アンロック状態を貯蔵することができる。
【００２９】
もし、OTPロックレジスタがアンロック(unlock)状態のデータを有していれば、このOTPロックレジスタに連結されているOTPレジスタのプログラム(Program)は自在に行われ得る。逆に、OTPロックレジスタ内の任意の領域にロック(lock)状態のデータを有していれば、OTPロックレジスタの当該ビットに連結されているOTPレジスタのプログラムは禁止される。
【００３０】
OTPレジスタに重要なデータを貯蔵しているのであれば、半導体メモリ装置の製造後またはシステムや電子装置に適用された後、該当するOTPレジスタに対するロック／アンロック状態を貯蔵しているOTPロックレジスタのデータは外部操作から保護されなければならない。即ち、OTPロックレジスタがロック状態のデータを貯蔵することになれば、二度とアンロック状態に戻せないようにしなければならない。
【００３１】
最近開発中の相変化メモリ装置(Phase Change RAM)は、相変化メモリ素子に電流を印加して発生する熱を用いて結晶構造を変更し、これに伴って現わされる抵抗値に従いデータを区分するのが特徴である。
【００３２】
以下では、相変化メモリ装置(Phase Change RAM)のようにデータの種類に応じて他のプログラム方式を有するメモリで、ロック状態がアンロック状態に変わることを防ぐOTP制御装置に対し説明する。
【００３３】
図2は、本発明に係わる半導体メモリ装置の内部のメモリ素子の動作を説明するグラフである。
【００３４】
本発明に係わる半導体メモリ装置は、相変化メモリ装置であり得る。
【００３５】
図示されたように、「非結晶質状態」と「結晶質状態」に分類される半導体メモリ装置内のメモリ素子の結晶構造は、メモリ素子の電流を流れるようにして発生する熱により決定される。一例に、メモリ素子にセット電流210を通過させて450℃以上の温度になると、メモリ素子は「結晶質状態」となり、リセット電流220を通過させて610℃以上の温度になると、メモリ素子は「非結晶質状態」となる。
【００３６】
図3は、本発明に係わる半導体メモリ装置内の書込みドライバ300を説明する回路図である。
【００３７】
図示されたように、書込みドライバ300はプログラム電流遮断回路310、パルス選択回路320、電流制御回路330、及び電流駆動回路340を含む。
【００３８】
書込みドライバ300はプログラム動作時にメモリセルにプログラム電流(Program current)を供給する。ここで、プログラム電流はメモリセルの相変化物質を結晶質状態に作るためのセット電流(Set current)、及び非結晶質状態に作るためのリセット電流(reset current)を含む。
【００３９】
書込みドライバ300はデータ入出力バッファを介してデータの入力を受け、OTP制御装置500からリセットパルスP_RESETまたはセットパルスP_SETの入力を受ける。
【００４０】
書込みドライバ300は、リセットパルスP_RESETまたはセットパルスP_SETとデータをそれぞれ演算し、セット電流またはリセット電流をデータラインDLに提供する。
【００４１】
例えば、データが「0」の場合はリセットパルスP_RESETとデータ「0」を演算してデータラインDLを介してリセット電流を提供し、データが「1」の場合はセットパルスP_SETとデータ「1」を演算してデータラインDLを介してセット電流を提供する。
【００４２】
リセットパルスP_RESETとセットパルスP_SETの具体的な生成過程は図5とともに後で説明することにし、以下では入力されたデータ、リセットパルスP_RESET及びセットパルスP_SETを駆動してリセット電流とセット電流を生成する過程を具体的に検討してみる。
【００４３】
さらに、書込みドライバ300はOTP禁止信号OTP_PROTに回答し、データラインDLへのセット電流またはリセット電流の供給を遮断することができる。これに伴いOTP禁止信号OTP_PROTが発生すると、相変化メモリ装置はOTPセルアレイに対するプログラム動作を遮断することになる。
【００４４】
プログラム電流遮断回路310は、2つのナンドゲートND11、ND12と4つのインバータINV4〜INV7を含む。ハイレベルのOTP禁止信号OTP_PROTが入力されるとき、プログラム電流遮断回路310はローレベルの出力信号P_RESET’、P_SET’を発生する。このとき、電流駆動回路340のNMOSトランジスタPDTRはハイレベルのゲート信号の入力を受ける。データラインDLは接地電圧VSSを有する。このとき書込みドライバ300のプログラム電流供給は遮断される。その反面、ローレベルのOTP禁止信号OTP_PROTが入力されるとき、プログラム電流遮断回路310はリセットパルスP_RESET’またはセットパルスP_SET’を発生する。
【００４５】
パルス選択回路320は第1伝送部TRM1、第2伝送部TRM2、バッファ部322、及び第1インバータINV1を備える。第1伝送部TRM1はデータDATAの論理レベルに回答してリセットパルスP_RESET’を出力する。第2伝送部TRM2はデータDATAの論理レベルに回答してセットパルスP_SET’を出力する。第1伝送部TRM1及び第2伝送部TRM2はデータDATA及び反転データに回答してターンオンまたはターンオフされる送信ゲートTG1、TG2である。
【００４６】
第1伝送部TRM1及び第2伝送部TRM2の何れか一つがターンオンされると、他の一つはターンオフされる。バッファ部322はデータDATAをバッファリングして電流制御回路330に出力する。
【００４７】
バッファ部322はデータDATAを反転して反転データDATAを発生する第2インバータINV2、及び反転データDATAを反転して電流制御回路330に出力する第3インバータINV3を備える。第1インバータINV1は第1伝送部TRM1または第2伝送部TRM2の出力を反転して電流駆動回路340に印加する。
【００４８】
電流制御回路330は第1トランジスタTR1、第1レベル制御部LVLC1、第2レベル制御部LVLC2、第1制御トランジスタCTR1及び第2制御トランジスタCTR2を備える。
【００４９】
第1レベル制御部LVLC1は、第1レベルトランジスタLTR1及び第2レベルトランジスタLTR2を備える。第1レベルトランジスタLTR1は、ドレーンが第1トランジスタTR1のソースに連結され、ソースが第2レベルトランジスタLTR2のドレーンに連結される。第2レベルトランジスタLTR2のソースは、第1制御トランジスタCTR1のドレーンに連結される。第1レベルトランジスタLTR1及び第2レベルトランジスタLTR2のゲートには、バイアス電圧DC_BIASが印加される。
【００５０】
第2レベル制御部LVLC2は、第3レベルトランジスタLTR3及び第4レベルトランジスタLTR4を備える。第3レベルトランジスタLTR3は、ドレーンが第1トランジスタTR1のソースに連結され、ソースが第4レベルトランジスタLTR4のドレーンに連結される。第4レベルトランジスタLTR4のソースは、第1制御トランジスタCTR1のドレーンに連結される。第3レベルトランジスタLTR3及び第4レベルトランジスタLTR4のゲートには、バッファ部322の出力が印加される。
【００５１】
第1制御トランジスタCTR1は、バッファ部322の出力に応答して電流制御回路330の動作を制御する。第1制御トランジスタCTR1は、ドレーンが第2及び第4レベルトランジスタLTR2、LTR4のソースに共通連結され、ソースが第2電圧VSSに連結されてゲートにバッファ部322の出力が印加される。
【００５２】
第2制御トランジスタCTR2は、リセットパルスP_RESET’またはセットパルスP_SET’のディスエイブル区間のあいだ第1トランジスタTR1をターンオフさせ、制御信号CTRLSをポンピング電圧VPPレベルに出力する。第2制御トランジスタCTR2は第1電圧VPPにソースが連結され、第1トランジスタTR1のドレーンにドレーンが連結され、ゲートにリセットパルスP_RESET’またはセットパルスP_SET’が印加される。
【００５３】
電流駆動回路340はプルアップトランジスタPUTR及びプルダウントランジスタPDTRを備える。プルアップトランジスタPUTRは第1電圧VPPにソースが連結され、第1ノードN1にドレーンが連結され、制御信号CTRLSがゲートに印加される。プルダウントランジスタPDTRは第1ノードN1にドレーンが連結され、第2電圧VSSにソースが連結され、ゲートにリセットパルスP_RESET’またはセットパルスP_SET’の反転した信号が印加される。リセットパルスP_RESET’またはセットパルスP_SET’のイネーブル区間のあいだプルダウントランジスタPDTRはターンオフされ、プルアップトランジスタPUTRはターンオンされる。制御信号CTRLSのレベルに従いプルアップトランジスタPUTRがターンオンされる程度が制御され、従って相変化メモリアレイに印加される書き込み電流の量が制御される。
【００５４】
上記で検討してみたように、書込みドライバ300はOTPレジスタのプログラム制御機能を含んでいる。即ち、ロック状態の情報に従いOTP禁止信号OTP_PROTが論理ハイレベルを有するのであれば、リセットパルスP_RESET’及びセットパルスP_SET’全てが論理ローレベルを有するようになる。この場合、プルダウントランジスタPDTR及びプルアップトランジスタPUTRの何れも駆動されない。即ち、ロック状態のOTPレジスタではデータを書き込むための書込みドライバ300の電流駆動回路340が駆動されることを防ぐ。
【００５５】
図4は、本発明に係わる半導体メモリ装置内のOTP装置の制御方法を説明するためのフローチャートである。
【００５６】
本発明に係わる半導体メモリ装置には、データを貯蔵するための単位セルで構成されたセルアレイの一部領域をOTPレジスタとして割り当てられているので、OTP装置がプログラム(Program)するか読み取り(read)動作を行なうときには、セルアレイにデータを書き込むか、読み取る動作を行なうドライバを用いる。
【００５７】
OTPレジスタのプログラム可否は、OTPロックレジスタに記録された情報に従い決定されるが、本発明ではOTPロックレジスタにアンロック情報が記録され得ないようにして、外部操作により変更され得ないようにする。
【００５８】
図4を参照すれば、OTP装置をプログラムする命令語が入力されると(S410)、当該命令語がOTPロックレジスタをプログラムするのか、OTPレジスタをプログラムするのかを判別する(S420)。もし、当該命令語がOTPロックレジスタをプログラムするものである場合、OTPロックレジスタにアンロック(unlock)状態を意味するデータがプログラムされ得ないように防ぐ(S440)。
【００５９】
もし、当該命令語がOTPロックレジスタではないOTPレジスタをプログラムするものである場合、OTPレジスタのロック／アンロック状態の情報を有するOTPロックレジスタを読み取る(S430)。OTPロックレジスタに貯蔵された情報がアンロック状態なのか確認する(S450)。もし、OTPロックレジスタの情報がアンロック状態ではない場合、OTP装置をプログラムするため入力された命令語が行われないように中止させる(S460)。逆に、OTPロックレジスタの情報がアンロック状態の場合、入力された命令語に従いプログラムを行なう(S470)。
【００６０】
前述したように、本発明ではOTP装置をプログラムしようとする命令語が入力されると、OTPレジスタをプログラムするのか、OTPロックレジスタをプログラムするのかを先ず判別する。もし、OTPロックレジスタをプログラムする場合、ロック状態の情報がアンロック状態に変更されることを禁止させ、アンロック状態からロック状態に変更されるプログラムのみ可能にする。従って、最初に全てアンロック状態を貯蔵するOTPロックレジスタはロック状態に変更されると、その後にはアンロック状態に戻すことができないので、OTPロックレジスタに対応するOTPレジスタに貯蔵されたデータの安全性が確保され得る。
【００６１】
図5は、本発明に係わる半導体メモリ装置内のOTP制御装置500を説明するための回路図である。
【００６２】
図示されたように、OTP制御装置500はアドレス比較部510、プログラムパルス発生部520、及び読取信号発生部530を含む。
【００６３】
OTP装置に係わる命令語が入力されると、活性化されるOTP信号OTPによりイネーブルされるアドレス比較部510は、外部から入力されたアドレスExternal_AddressがOTPロックレジスタに該当するアドレスOTP_lock_register_addressの範囲内にあるのかの可否を比較して比較結果OTP_Lock_Reg_Accessを出力する。
【００６４】
読取信号発生部530は、アドレス比較部510から出力された比較結果OTP_Lock_Reg_AccessとOTP読取命令に対応して活性化される読取可能信号Read_Enableに対応し、読取制御信号Read_Control_Signalを出力する。
【００６５】
具体的に、読取信号発生部530は比較結果OTP_Lock_Reg_Accessと読取可能信号Read_Enableの入力を受ける第1論理ゲート532と読取信号発生器534を含む。第1論理ゲート532は読取可能信号Read_Enableを反転した後、比較結果OTP_Lock_Reg_Accessと論理NOR演算を行なう。これを介し、第1論理ゲート532は読取可能信号Read_Enableが論理ハイレベルで且つアドレス比較部510の比較結果OTP_Lock_Reg_Accessが論理ローレベルの場合に論理ハイレベルを出力する。
【００６６】
即ち、第1論理ゲート532はOTP読取命令が印加されるとき、外部から入力されたアドレスがOTPロックレジスタのアドレスと相違すると、読取信号発生器534をイネーブルさせる。OTP読取命令に対応してOTPロックレジスタではないアドレスが入力されると、読取可能信号Read_Enableを出力する読取信号発生器534はパルス形態の信号を出力する。
【００６７】
プログラムパルス発生部520は、アドレス比較部510から出力された比較結果OTP_Lock_Reg_AccessとOTPプログラム命令に対応して活性化されるプログラム可能信号Program_Enableに対応してリセットパルスP_RESET及びセットパルスP_SETを出力する。
【００６８】
プログラムパルス発生部520は、比較結果OTP_Lock_Reg_Accessとプログラム可能信号Program_Enableの入力を受ける第2論理ゲート522、リセット信号発生器524、及びセット信号発生器526を含む。第2論理ゲート522はプログラム可能信号Program_Enableを反転した後、比較結果OTP_Lock_Reg_Accessと論理NOR演算を行なう。
【００６９】
これを介し、第2論理ゲート522はプログラム可能信号Program_Enableが論理ハイレベルで且つアドレス比較部510の比較結果OTP_Lock_Reg_Accessが論理ローレベルの場合に論理ハイレベルを出力する。即ち、第2論理ゲート522はOTPプログラム命令が印加されるとき、外部から入力されたアドレスがOTPロックレジスタのアドレスと相違すると、リセット信号発生器524をイネーブルさせてリセットパルスP_RESETを活性化させる。
【００７０】
一方、セットパルスP_SETを活性化させるセット信号発生器526はプログラム可能信号Program_Enableによりイネーブルされる。セット信号発生器526とリセット信号発生器524はイネーブルされると、パルス形態の信号を出力する。
【００７１】
プログラムパルス発生部520は、OTPレジスタまたはOTPロックレジスタにプログラムするための命令語が入力されると、プログラムするためのアドレスがOTPレジスタまたはOTPロックレジスタなのかに構わず、アンロック状態をロック状態に変更させるセットパルスP_SETを活性化させる。
【００７２】
しかし、プログラムするためのアドレスがOTPロックレジスタに該当しない場合、プログラムパルス発生部520はロック状態をアンロック状態に変更させるリセットパルスP_RESETを活性化させる。即ち、プログラムパルス発生部520はOTPロックレジスタに対しては、リセットパルスP_RESETを活性化させない。
【００７３】
上記で言及した方法でOTP制御装置500内のプログラムパルス発生部520で出力されたリセットパルスP_RESET及びセットパルスP_SETは、図3に示された書込みドライバ300に入力され、上記で説明したようにリセット電流またはセット電流を駆動することになる。
【００７４】
従って、OTP制御装置500は外部操作を介してアンロック状態を意味するデータが入力されてもOTPロックレジスタに伝達されないので、OTPロックレジスタのロック情報を保護することができる。本発明はOTP装置を支援する不揮発性メモリから、OTP装置内のロック／アンロック(lock／unlock)状態に関する情報が外部操作により変更されることを防止することができる。
【００７５】
これを介し、OTP装置内ロック状態が変更されなければ、OTP領域内の貯蔵された保安データやブートコード(boot code)のような重要なデータを安全に保護することができる。
【００７６】
終りに、本発明の多様な実施例は例示の目的のためのもので、当業者であれば特許請求の範囲の技術的思想と範囲を介して多様な修正、変更、代替、及び付加が可能なはずであり、このような修正変更などは特許請求の範囲に属するものと見なければならない。
【符号の説明】
【００７７】
110、120、130：OTPレジスタ
140、150：OTPロックレジスタ
300：書込みドライバ
310：プログラム電流遮断回路
320：パルス選択回路
330：電流制御回路
340：電流駆動回路
500：OTP制御装置
510：アドレス比較部
520：プログラムパルス発生部
530：読取信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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