(57)【要約】【課題】フォーミング動作時の電圧の印加条件を適切に設定し、メモリセルが過大に低抵抗化することにより消費電力が増大することを抑制する。【解決手段】メモリセルアレイ１に含まれるメモリセルＭＣのフォーミング動作を行う場合において、メモリセルＭＣの両端に電圧が印加される。電流制限回路２ｂは、フォーミング動作においてメモリセルＭＣに流れるセル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐｉを超えた場合に、電圧の印加を停止する。その後、次のフォーミング動作において用いる制限電流Ｉｃｏｍｐｉ＋１は、ＩｃｏｍｐｉよりもΔｉだけ大きな電流とする。このように電圧印加動作と制限電流Ｉｃｏｍｐの変更動作とを繰り返して、フォーミング動作を完了させる。【選択図】図８
2011198430.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、
前記第１及び第２配線を介して前記メモリセルのフォーミング動作に必要な電圧を印加する制御回路と、
前記フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限する電流制限回路と
を備え、
前記制御回路は、
前記制限値を所定値に設定させて電圧を印加する動作と、前記制限値の値を変更する動作とを、前記メモリセルのフォーミングが完了するまで繰り返す
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記制限値の初期値を、前記メモリセルがフォーミングするには不十分な値に設定する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記フォーミング動作のための電圧が所定の上限値に達した場合、前記フォーミング動作のための電圧の印加を停止し、前記制限値を変更する動作を実行する請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記メモリセルに対し、前記フォーミング動作のための電圧とは逆極性の電圧を印加して前記メモリセルの抵抗値を所定値以上に変化させる動作を行う請求項１記載の不揮発性半導体記憶装置。
【請求項５】
第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含む不揮発性半導体記憶装置のフォーミング方法において、
フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限するステップと、
前記制限値を所定値に設定させて前記フォーミング動作のための電圧を印加するステップと、
前記制限値を前記所定値から変更し、再び前記フォーミング動作のための電圧を印加するステップと
を備えたことを特徴とする不揮発性半導体記憶装置のフォーミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置、及びそのフォーミング方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。たとえば、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が知られている。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Ｖｓｅｔを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００５】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Ｖｓｅｔよりも低いリセット電圧Ｖｒｅｓｅｔを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００６】
このような従来の抵抗変化メモリでは、セット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの間のマージンが小さい。マージンが小さい場合には、誤リセット動作等の誤動作が起こる可能性があり、好ましくない。たとえばリセット電圧Ｖｒｅｓｅｔを用いて、低抵抗状態の可変抵抗素子を高抵抗状態に変化させるリセット動作を行っている場合を考える。この場合、可変抵抗素子が低抵抗状態のときは、可変抵抗素子の端子間には高い電圧はかかっていないが、これが高抵抗状態に遷移した瞬間、可変抵抗素子にはセット電圧を超える電圧が印加され得る。この場合、一旦高抵抗状態に戻った可変抵抗素子が再び低抵抗状態に戻ってしまう事態が生じ得る（誤セット動作）。従って、セット電圧とリセット電圧の間のマージンを大きく取ることができるメモリセルが望まれている。
【０００７】
また、このような抵抗変化メモリにおいては、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態、すなわち、高抵抗状態と低抵抗状態との間で遷移可能な状態にするため、書き込み電圧よりも大きい電圧を印加するフォーミング動作を実行する必要がある。
このフォーミング動作における電圧の印加条件によっては、フォーミング完了後のメモリセルの抵抗値が低抵抗となり過ぎてしまう。フォーミング完了後のメモリセルが低抵抗となると、セット動作後のメモリセルは更に低抵抗となる。このため、動作時において過大なセル電流が流れ、消費電力が大きくなるという問題が生じ得る。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、フォーミング動作時の電圧の印加条件を適切に設定し、メモリセルが過大に低抵抗化することにより消費電力が増大することを抑制することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子を含むメモリセルを配列してなるメモリセルアレイと、前記第１及び第２配線を介して前記メモリセルのフォーミング動作に必要な電圧を印加する制御回路と、前記フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限する電流制限回路とを備え、前記制御回路は、前記制限値を所定値に設定させて電圧を印加する動作と、前記制限値を前記所定値から変更する動作とを、前記メモリセルのフォーミングが完了するまで繰り返すことを特徴とする。
【００１１】
また、本発明の一態様に係る不揮発性半導体記憶装置のフォーミング方法は、第１配線と第２配線との間に配置され且つ可変抵抗素子と整流素子とを直列接続してなるメモリセルを含む不揮発性半導体記憶装置のフォーミング方法において、フォーミング動作時に前記メモリセルに流れる電流値を所定の制限値に制限するステップと、前記制限値を所定値に設定させて前記フォーミング動作のための電圧を印加するステップと、前記制限値を前記所定値からステップアップさせ、再び前記フォーミング動作のための電圧を印加するステップとを備えたことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、動作時の電圧の印加条件を適切に設定し、メモリセルが過大に低抵抗化することにより消費電力が増大することを抑制することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１の別の構成例を示す。
【図５】メモリセルアレイ１の別の構成例を示す。
【図６】メモリセルアレイ１及びその周辺回路の回路図である。
【図７】カラム制御回路２に含まれる電流制限回路２ｂの回路構成を示す回路図である。
【図８】本発明の第１の実施の形態の動作を示すグラフである。
【図９】本発明の第１の実施の形態の動作を示すフローチャートである。
【図１０】本発明の第１の実施の形態の動作を示すグラフである。
【図１１】本発明の第２の実施の形態の動作を示すグラフである。
【図１２】本発明の第２の実施の形態の動作を示すフローチャートである。
【図１３】本発明の第３の実施の形態の動作を示すフローチャートである。
【図１４】本発明の第４の実施の形態の動作を示すグラフである。
【図１５】本発明の第４の実施の形態の動作を示すグラフである。
【図１６】本発明の第４の実施の形態の動作を示すフローチャートである。
【図１７】本発明の第５の実施の形態の動作を示すグラフである。
【図１８】本発明の第５の実施の形態の動作を示すフローチャートである。
【図１９】本発明の第６の実施の形態の動作を示すグラフである。
【図２０】本発明の第７の実施の形態の動作を示すグラフである。
【図２１】本発明の第８の実施の形態の動作を示すグラフである。
【図２２】本発明の第９の実施の形態の動作を示すグラフである。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１５】
[全体構成] 
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１６】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１７】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１８】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１９】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００２０】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２１】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２２】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２３】
[メモリセルＭＣ]
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと整流素子ＤＩの直列接続回路からなる。可変抵抗素子ＶＲは、例えば炭素（Ｃ）から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。整流素子ＤＩは、例えば、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなり、電極ＥＬ２とＥＬ３との間に挟まれるように形成することができる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
【００２４】
電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
[メモリセルアレイの変形例]
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２６】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２７】
図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成する整流素子ＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００２８】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００２９】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００３０】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図６に示した回路とは、整流素子ＤＩの極性を逆にして（ビット線ＢＬからワード線ＷＬに向かう方向が順方向となるよう接続して）、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００３１】
カラム制御回路２は、フォーミング動作を実行するための回路として、図７に示すような電流制限回路２ｂを備えている。メモリセルＭＣを１つずつ選択してフォーミング動作を実行する場合を例にとって説明すると、選択メモリセルＭＣに接続されるワード線ＷＬに、フォーミング動作のためのフォーミング電圧Ｖｆｏｒｍが印加され、ビット線ＢＬには接地電圧Ｖｓｓが印加される。
このとき、フォーミング電圧Ｖｆｏｒｍにより、選択メモリセルの可変抵抗素子ＶＲ内にフィラメントが形成されると、可変抵抗素子ＶＲの抵抗値が低下する。抵抗値の低下は、セル電流Ｉｃｅｌｌの増加として観察される。そこで、この図７の電流制限回路２ｂは、フォーミング動作時においてセル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐを超えたか否かを検知し、超えた場合にフォーミング電圧Ｖｆｏｒｍの印加を停止する制御を行う。
【００３２】
以下、図７を参照して電流制限回路２ｂの構成を説明する。この電流制限回路２ｂは、電流ミラー回路２０、電流ミラー回路３０、４０、５０、差動増幅器６０、及び制限電流生成回路７０を備えている。
電流ミラー回路２０は、メモリセルＭＣに流れる電流をミラーして電流ミラー回路３０、４０、５０に供給する機能を有する。電流ミラー回路３０、４０は、それぞれトランジスタ３１〜３２、トランジスタ４１〜４３をカレントミラー接続してなる。
制限電流生成回路７０は、制限電流Ｉｃｏｍｐを生成して、その制限電流Ｉｃｏｍｐに対応する電圧をノードＸに発生させる機能を有する。そして、差動増幅器６０は、電流Ｉｃｅｌｌに基づいてノードＹに発生する電圧と、このノードＸの電圧とを差動増幅して、出力信号ＯＵＴを出力する。ステートマシン７は、この出力信号ＯＵＴに従って、フォーミング電圧ＶｆｏｒｍのメモリセルＭＣへの供給を停止させる。
【００３３】
さらに、ステートマシン７は、この制限電流Ｉｃｏｍｐを、所定値ΔＩずつ増加させる（ステップアップさせる）動作を行う。なお、この制限電流Ｉｃｏｍｐの初期値Ｉｃｏｍｐ１は、フォーミング動作が完了するには不十分な大きさ、換言すれば、フォーミング動作が完了する場合における制限電流Ｉｃｏｍｐよりも小さい値に設定される。すなわち、初期値Ｉｃｏｍｐ１は、初期値Ｉｃｏｍｐ１が設定されている段階ではメモリセルＭＣのフォーミング動作が完了する確率が限りなく０に近いような値に設定されるのがよい。制限電流Ｉｃｏｍｐをステップアップさせた後、再度フォーミング電圧Ｖｆｏｒｍの印加を行う。以下、制限電流Ｉｃｏｍｐのステップアップ動作と、フォーミング電圧Ｖｆｏｒｍの印加動作とを、選択メモリセルＭＣのフォーミングが完了したと判定されるまで繰り返す。
【００３４】
具体的なフォーミング動作の手順を、図８のグラフ、及び図９のフローチャートを参照して説明する。まず、制限電流Ｉｃｏｍｐは、初期値Ｉｃｏｍｐ１（ｉ＝１）に設定される（ステップＳ１１、Ｓ１２）。この状態で、フォーミング電圧Ｖｆｏｒｍの印加が開始される（ステップＳ１３）。フォーミング電圧Ｖｆｏｒｍは、図１０に示すように、その電圧レベルが連続的に上昇する電圧として与えられる。
【００３５】
このようにしてフォーミング電圧Ｖｆｏｒｍの電圧レベルが上昇していくと、選択ビット線ＢＬと選択ワード線ＷＬの交点に位置する選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌも増加する。電流制限回路２ｂは、セル電流Ｉｃｅｌｌを制限電流Ｉｃｏｍｐｉと比較して、前者が後者を超えたか否かを判定する(ステップＳ１４）。超えていなければ、そのままフォーミング電圧Ｖｆｏｒｍの印加は継続され、フォーミング電圧Ｖｆｏｒｍの電圧レベルは徐々に上昇していく。
セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐｉを超えると、フォーミング電圧Ｖｆｏｒｍの印加動作は停止される(ステップＳ１５）。そして、ステートマシン７は、カラム制御回路２及びロウ制御回路３を制御して、選択メモリセルＭＣに対し読み出し動作を実行する（ステップＳ１６）。その結果、メモリセルＭＣの抵抗値が所定値以下となった場合には、フォーミング動作は完了したものとして、フォーミング動作を終了する（ステップＳ１７、Ｓ１９）。一方、メモリセルＭＣの抵抗値が所定値よりも大きい場合には、制限電流Ｉｃｏｍｐｉに代えて、制限電流Ｉｃｏｍｐ１＋１を設定する。制限電流ｉｃｏｍｐｉ＋１は、制限電流Ｉｃｏｍｐｉに比べ、ステップアップ値Δｉだけ大きい。
【００３６】
こうして、この新しい制限電流Ｉｃｏｍｐｉ＋１により、再びフォーミング動作が開始される。この動作を、ステップＳ１７においてフォーミング動作が完了すると判定されるまで繰り返す。
【００３７】
以上説明したように、本実施の形態の半導体記憶装置によれば、制限電流Ｉｃｏｍｐを所定値（例えばＩｃｏｍｐｉ）に設定してフォーミング電圧Ｖｆｏｒｍを印加する動作と、制限電流Ｉｃｏｍｐの値をステップアップさせ（例えばＩｃｏｍｐｉ＋１）、そのステップアップさせた制限電流Ｉｃｏｍｐにて再度フォーミング電圧Ｖｆｏｒｍを印加する動作とが、フォーミングが完了するまで繰り返される。これによれば、フォーミング動作において、メモリセルが過大に低抵抗化することが抑制され、全体として消費電力を低減させることができる。なお、上述のように、制限電流Ｉｃｏｍｐの初期値Ｉｃｏｍｐ１は、フォーミング動作が完了するには不十分な値に設定されれば、よりメモリセルの過大な低抵抗化の可能性を抑制することができる。
また、場合によって、制限電流Ｉｃｏｍｐの値をステップアップさせず、同一の値に維持してもよい。以下の説明においても、「制限電流Ｉｃｏｍｐの値をステップアップさせる」という場合、それはステップアップ幅が零で、結果として値に変動が無い場合も含む意味であるものとして説明する。
【００３８】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１１を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この第２の実施の形態は、フォーミング動作の手順において、第１の実施の形態と異なっている。具体的なフォーミング動作の手順を、図１１のグラフ、及び図１２のフローチャートを参照して説明する。図１２において、第１の実施の形態と同一のステップについては、同一の符号を付しているので、以下ではその詳細な説明は省略する。
【００３９】
第１の実施の形態では、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐｉに達するまで電圧Ｖｆｏｒｍを上昇させ続け、その間は制限電流Ｉｃｏｍｐｉを一定値に維持する例を説明した。一方、第２の実施の形態では、図１２のフローチャートのステップＳ２４に示すように、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐｉに達しなくとも、電圧Ｖｆｏｒｍが上限値Ｖｒｅｆに達した場合には、一旦電圧Ｖｆｏｒｍの印加を停止し（ステップＳ１５）、制限電流Ｉｃｏｍｐをステップアップさせ（Ｓ１８，Ｓ１９）、その後再度電圧Ｖｆｏｒｍの印加を開始するようにしている。この動作手順によれば、フォーミング動作時においてメモリセルＭＣに過剰な電圧がメモリセルに印加されることが防止され、メモリセルの破壊の虞を第１の実施の形態に比べ小さくすることができる。
【００４０】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１３を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。ただし、この実施の形態では、フォーミング動作時において、所定の状態にあると判定されるメモリセルに対しては、通常のフォーミング電圧Ｖｆｏｒｍとは逆特性の、負の極性を有するフォーミング電圧Ｖｆｏｒｍを印加する点で、第１の実施の形態と異なっている。すなわち、ステップＳ１７において、あるメモリセルＭＣにつきフォーミングが完了しないと判定され、更にそのメモリセルＭＣに関しフォーミングの所定時間内での完了が困難または所望の特性を満たすことが困難であると判定される場合において（Ｓ２０）、そのメモリセルＭＣに対し負のフォーミング電圧Ｖｆｏｒｍを印加させる（ステップＳ２１）。その後、メモリセルＭＣの読み出しを行う（ステップＳ２２）。これにより、所定の値までメモリセルＭＣの抵抗値が高抵抗化したか否か（すなわち、セル電流Ｉｃｅｌｌが、所定の参照電流Ｉｒｅｆよりも小さくなったか否か）が判定されるまで、ステップＳ２１とＳ２２が繰り返される。こうしてメモリセルＭＣの高抵抗化がなされた場合には、再びＳ１１に戻って、第１の実施の形態と同様のフォーミング動作が繰り返される。
この実施の形態によれば、フォーミング動作において、フォーミングされず欠陥セルと扱われるメモリセルの数を減らすことができ、メモリセルの歩留まりを高めることができる。
【００４１】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１４、図１５、及び図１６を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この第４の実施の形態は、フォーミング動作の手順において、第１の実施の形態と異なっている。具体的なフォーミング動作の手順を、図１４、図１５のグラフ、及び図１６のフローチャートを参照して説明する。
【００４２】
この実施の形態では、図１５に示すように、フォーミング動作のための電圧として、時間の経過によらず一定の電圧Ｖｆｏｒｍを印加する点において、上記の実施の形態と異なっている。そして、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐｉに達したことが検知されるまで、このような電圧Ｖｆｏｒｍが印加され続ける。セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達したことが検知されると、電圧Ｖｆｏｒｍの印加は一旦停止され（図１６のステップＳ１５）、以後、第１の実施の形態と同様に、フォーミングが完了するまで、制限電流Ｉｃｏｍｐのステップアップ動作と、電圧Ｖｆｏｒｍの印加動作とが繰り返される。
【００４３】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１７、及び図１８を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この第５の実施の形態は、フォーミング動作のための電圧として、図１５に示すような時間の経過によらず一定の電圧Ｖｆｏｒｍを印加する点において、第４の実施の形態と同一である。
【００４４】
しかし、この実施の形態では、この電圧Ｖｆｏｒｍを印加する時間の最大値Ｔｍａｘが規定されており、電圧印加時間ｔが最大値ｔｍａｘを超えた場合に（図１８のステップＳ２５）、電圧Ｖｆｏｒｍの印加が停止され（ステップＳ１５）,
その後制限電流Ｉｃｏｍｐのステップアップ動作が実行されるようにされている。その他は、第４の実施の形態と同様である。
【００４５】
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図１９を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この第４の実施の形態は、フォーミング動作の手順において、第１の実施の形態と異なっている。
この実施の形態では、フォーミング電圧Ｖｆｏｒｍは、図１９に示すように、パルス電圧として印加される。加えて、このパルス電圧は、複数個（図１９では３個）のパルスＰ１〜Ｐ３を１組とするパルス群ＰＧｉ（ｉ＝１，２，３・・・）として印加され、その１つのパルス群ＰＧｉにおいては、後のパルス電圧であるほどその振幅ａが大きくなるように制御がなされている（ａ１＜ａ２＜ａ３）。
１つのパルス群ＰＧｉの印加が終了してもセル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達しない場合には、制限電流Ｉｃｏｍｐをステップアップさせ、次のパルス群ＰＧｉ＋１の印加が開始される。
【００４６】
一方、１つのパルス群ＰＧｉの印加中において、セル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達したことが検知された場合、そのパルス群ＰＧｉの印加は中止される。その後、制限電流Ｉｃｏｍｐの値がステップアップされ、次のパルス群ＰＧｉ＋１の印加が開始される。以後、パルス群ＰＧの印加と制限電流Ｉｃｏｍｐの値のステップアップとを繰り返し、セル電流Ｉｃｅｌｌが所定値に達したらフォーミング動作を終了する。
【００４７】
［第７の実施の形態］
次に、本発明の第７の実施の形態を、図２０を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この実施の形態も、第６の実施の形態と同様に、フォーミング電圧Ｖｆｏｒｍをパルス電圧として印加する。以下では、第６の実施の形態と異なる点のみ説明する。
【００４８】
この第７の実施の形態では、パルス群ＰＧｉの印加中にセル電流Ｉｃｅｌｌが制限電流Ｉｃｏｍｐに達したことが検知された場合、次に印加されるパルス群ＰＧｉ＋１、及びこれ以降のパルス群ＰＧｊ（Ｊ≧ｉ＋２）では、パルス群ＰＧに含まれるパルス電圧の振幅を、パルス群ＰＧｉに比べ小さくする（ａ１’＜ａ１、ａ２’＜ａ２）。その他の動作は、第６の実施の形態と同様である。
【００４９】
［第８の実施の形態］
次に、本発明の第８の実施の形態を、図２１を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この実施の形態も、第６の実施の形態と同様に、フォーミング電圧Ｖｆｏｒｍをパルス電圧として印加する。以下では、第４の実施の形態と異なる点のみ説明する。
【００５０】
この第８の実施の形態では、１つのパルス群ＰＧｉに含まれる複数のパルス電圧は、全て同一のパルス振幅ａを有している。一方、１つのパルス群Ｐｇｉに含まれる複数のパルス電圧は、異なるパルス幅Ｗを有しており、後のパルス電圧ほど大きなパルス幅を有している（Ｗ１＜Ｗ２＜Ｗ３）。その他の動作は、第６の実施の形態と同様である。また、パルス幅Ｗの変更に加え、パルス振幅ａを変更させるようにしてもよい。
【００５１】
［第９の実施の形態］
次に、本発明の第９の実施の形態を、図２２を参照して説明する。装置の全体構成は、図１〜図７と同様であるので、詳細な説明は省略する。この実施の形態も、第６の実施の形態と同様に、フォーミング電圧Ｖｆｏｒｍをパルス電圧として印加する。以下では、第６の実施の形態と異なる点のみ説明する。
この第９の実施の形態では、１つのパルス群ＰＧｉに含まれる複数のパルス電圧は、全て同一のパルス振幅ａ１、パルス幅Ｗを有している。この形態でも、パルス電圧の印加が繰り返されることにより徐々にフォーミング動作が進行し、フォーミング動作を完了させることができる。
【００５２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、改変、置換、削除、組合せ等が可能である。例えば、上記の実施の形態では、フォーミング動作のための電圧印加動作の後、制限電流Ｉｃｏｍｐをステップアップ（増加）させる動作を例にとって説明したが、本発明はこれに限定されるものではない。場合により、制限電流Ｉｃｏｍｐの値を変更せず同一の値に維持することも可能であり、また、逆に元の値から減少（ステップダウン）させるようにすることも可能である。要するに、制限電流Ｉｃｏｍｐの値を、元の値から増加させるか、減少させるが、同一に維持するかによらず、制限電流Ｉｃｏｍｐの値を変更する動作を行うものであれば、本発明の範囲に含まれ得る。
【符号の説明】
【００５３】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェース、  ７・・・ステートマシン、  ９・・・電圧生成回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・整流素子、  ＥＬ・・・金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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