(57)【要約】      （修正有）【課題】定常消費電流を大きくせずスルーレートを高速化したオペアンプを提供し、また、外部端子数を増大せず、閾値電圧などのパラメータを任意に設定することが可能なパラメータ設定回路、並びに、これを備えた半導体装置、電源装置を提供する。【解決手段】オペアンプは、一対のトランジスタから成る差動対を用いて正相入力信号と逆相入力信号との電位差に応じた電圧信号を生成する少なくとも一の差動入力部１０、２０と、前記差動入力部で生成される前記電圧信号に応じた論理レベルの出力信号を生成して出力する出力部３０と、前記正相入力信号または前記逆相入力信号が急峻に変動したことを検出して補助電流Ｉｄ１、Ｉｄ２を生成する少なくとも一の補助電流生成部４０、５０と、所定の基準電流Ｉｄ０と前記補助電流Ｉｄ１、Ｉｄ２とを足し合わせて前記差動入力部の駆動電流Ｉｄを生成する駆動電流生成部６０と、を有する。【選択図】図１
2011172203.tif 000002
【特許請求の範囲】
【請求項１】
一対のトランジスタから成る差動対を用いて正相入力信号と逆相入力信号の電位差に応じた電圧信号を生成する少なくとも一の差動入力部と、
前記差動入力部で生成される前記電圧信号に応じた論理レベルの出力信号を生成して出力する出力部と、
前記正相入力信号または前記逆相入力信号が急峻に変動したことを検出して補助電流を生成する少なくとも一の補助電流生成部と、
所定の基準電流と前記補助電流とを足し合わせて前記差動入力部の駆動電流を生成する駆動電流生成部と、
を有することを特徴とするオペアンプ。
【請求項２】
前記補助電流生成部は、
前記差動対の共通接続端に現れる電圧の入力を受けてその微分波形信号を生成する微分回路と、
前記微分波形信号に応じて前記補助電流の生成可否を制御するスイッチと、
を有することを特徴とする請求項１に記載のオペアンプ。
【請求項３】
前記微分回路は、抵抗と容量を有するＣＲフィルタであることを特徴とする請求項２に記載のオペアンプ。
【請求項４】
前記差動入力部として、
一対のＰチャネル型ＭＯＳ電界効果トランジスタから成る第１差動対を有する第１差動入力部と、
一対のＮチャネル型ＭＯＳ電界効果トランジスタから成る第２差動対を有する第２差動入力部と、
を有することを特徴とする請求項１〜請求項３のいずれかに記載のオペアンプ。
【請求項５】
前記補助電流生成部として、
前記第１差動対の共通接続端に現れる第１電圧を監視し、前記正相入力信号がハイレベルからローレベルに立ち下げられたことを検出して第１補助電流を生成する第１補助電流生成部と；
前記第２差動対の共通接続端に現れる第２電圧を監視し、前記正相入力信号がローレベルからハイレベルに立ち上げられたことを検出して第２補助電流を生成する第２補助電流生成部と；
を有することを特徴とする請求項４に記載のオペアンプ。
【請求項６】
液晶表示パネルへの信号経路上に設けられたユニットゲインアンプとして、請求項１〜請求項５のいずれかに記載のオペアンプを用いたことを特徴とする液晶駆動装置。
【請求項７】
定電圧が印加される第１外部端子と、外部抵抗を介して前記第１外部端子に接続される第２外部端子と、を備えた半導体装置に集積化され、
前記第１外部端子と前記第２外部端子との間に所定の基準電圧を印加することで、前記外部抵抗に電流を流し、この電流に応じて前記半導体装置の内部パラメータを設定することを特徴とするパラメータ設定回路。
【請求項８】
一端が前記第２外部端子に接続されたトランジスタと；
一端が前記トランジスタの他端に接続された抵抗と；
第１入力端が前記基準電圧を生成する電圧源を介して前記第１外部端子に接続され、第２入力端が前記第２外部入力端に接続され、出力端が前記トランジスタの制御端に接続されたオペアンプと；
を有し、前記抵抗の一端から引き出される電圧信号を前記内部パラメータとして出力することを特徴とする請求項７に記載のパラメータ設定回路。
【請求項９】
前記第２外部端子は、ロジック信号の入力端子、出力端子、または、入出力端子であることを特徴とする請求項７または請求項８に記載のパラメータ設定回路。
【請求項１０】
前記ロジック信号は、前記半導体装置の動作可否を制御するためのイネーブル信号であることを特徴とする請求項９に記載のパラメータ設定回路。
【請求項１１】
監視対象となる電流の大きさに応じてその電圧値が変動する検出電圧と所定の閾値電圧を比較して過電流保護信号を生成する過電流保護回路と；
前記閾値電圧として前記内部パラメータを出力する請求項７〜請求項１０のいずれかに記載のパラメータ設定回路と；
を有することを特徴とする半導体装置。
【請求項１２】
前記過電流保護信号に基づくシャットダウン機能を備えたスイッチ駆動回路を有することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
請求項１２に記載の半導体装置と；
前記スイッチ駆動装置によってオン／オフ制御されるスイッチ素子と；
を有し、入力電圧から所望の出力電圧を生成することを特徴とする電源装置。
【請求項１４】
液晶表示パネルへの信号経路上に設けられたユニットゲインアンプと、
入力電圧から所望の出力電圧を生成して前記ユニットゲインアンプへの電力供給を行う電源回路と、
を半導体装置に集積化して成る液晶駆動装置であって、
前記ユニットゲインアンプは、
一対のトランジスタから成る差動対を用いて正相入力信号と逆相入力信号の電位差に応じた電圧信号を生成する少なくとも一の差動入力部と、
前記差動入力部で生成される前記電圧信号に応じた論理レベルの出力信号を生成して出力する出力部と、
前記正相入力信号または前記逆相入力信号が急峻に変動したことを検出して補助電流を生成する少なくとも一の補助電流生成部と、
所定の基準電流と前記補助電流とを足し合わせて前記差動入力部の駆動電流を生成する駆動電流生成部と、
を有し、
前記半導体装置は、
定電圧が印加される第１外部端子と、
外部抵抗を介して前記第１外部端子に接続される第２外部端子と、
を有し、
前記電源回路は、
監視対象となる電流が過電流状態であるか否かを示す過電流保護信号を生成する過電流保護回路と、
前記第１外部端子と前記第２外部端子との間に所定の基準電圧を印加することで、前記外部抵抗に電流を流し、この電流に応じて前記過電流保護回路の過電流保護値を設定する過電流保護値設定回路と、
を有することを特徴とする液晶駆動装置。
【請求項１５】
前記補助電流生成部は、
前記差動対の共通接続端に現れる電圧の入力を受けてその微分波形信号を生成する微分回路と、
前記微分波形信号に応じて前記補助電流の生成可否を制御するスイッチと、
を有することを特徴とする請求項１４に記載の液晶駆動装置。
【請求項１６】
前記微分回路は、抵抗と容量を有するＣＲフィルタであることを特徴とする請求項１５に記載の液晶駆動装置。
【請求項１７】
前記差動入力部として、
一対のＰチャネル型ＭＯＳ電界効果トランジスタから成る第１差動対を有する第１差動入力部と、
一対のＮチャネル型ＭＯＳ電界効果トランジスタから成る第２差動対を有する第２差動入力部と、
を有することを特徴とする請求項１４〜請求項１６のいずれかに記載の液晶駆動装置。
【請求項１８】
前記補助電流生成部として、
前記第１差動対の共通接続端に現れる第１電圧を監視し、前記正相入力信号がハイレベルからローレベルに立ち下げられたことを検出して第１補助電流を生成する第１補助電流生成部と；
前記第２差動対の共通接続端に現れる第２電圧を監視し、前記正相入力信号がローレベルからハイレベルに立ち上げられたことを検出して第２補助電流を生成する第２補助電流生成部と；
を有することを特徴とする請求項１７に記載の液晶駆動装置。
【請求項１９】
前記過電流保護値設定回路は、
一端が前記第２外部端子に接続されたトランジスタと；
一端が前記トランジスタの他端に接続された抵抗と；
第１入力端が前記基準電圧を生成する電圧源を介して前記第１外部端子に接続され、第２入力端が前記第２外部入力端に接続され、出力端が前記トランジスタの制御端に接続されたオペアンプと；
を有し、前記抵抗の一端から引き出される電圧信号を前記過電流保護値として出力することを特徴とする請求項１４〜請求項１８のいずれかに記載の液晶駆動装置。
【請求項２０】
前記第２外部端子は、ロジック信号の入力端子、出力端子、または、入出力端子であることを特徴とする請求項１４〜請求項１９のいずれかに記載の液晶駆動装置。
【請求項２１】
前記ロジック信号は、前記半導体装置の動作可否を制御するためのイネーブル信号であることを特徴とする請求項２０に記載の液晶駆動装置。
【請求項２２】
前記電源回路は、前記過電流保護信号に基づくシャットダウン機能を備えたスイッチ駆動回路を有することを特徴とする請求項１４〜請求項２１のいずれかに記載の液晶駆動装置。
【請求項２３】
前記スイッチ駆動装置によってオン／オフ制御されるスイッチ素子を有することを特徴とする請求項２２に記載の液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
＜第１の技術分野＞
本明細書中に開示されている第１の技術的特徴は、オペアンプのスルーレート高速化技術に関するものである。
【０００２】
＜第２の技術分野＞
本明細書中に開示されている第２の技術的特徴は、パラメータ設定生成回路、並びに、これを備えた半導体装置、及び、電源装置に関するものである。
【背景技術】
【０００３】
＜第１の背景技術＞
図５は、オペアンプの一従来例を示す模式図である。本従来例のオペアンプにおいて、正相入力端子ＩＮＰに印加される正相入力信号が急峻に変化された場合、オペアンプは、その入力変動に追従した出力信号を出力しようとする。このプロセスの間、オペアンプは高速な応答性能（スルーレート）を求められる。従来、オペアンプのスルーレートを高速化するためには、オペアンプの駆動電流Ｉｄを大きくし、オペアンプの出力部を形成するＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタのゲートを高速に駆動しなければならなかった。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【０００５】
＜第２の背景技術＞
図１０は、過電流保護回路の一従来例を示す回路図である。図１０に示されている従来例の過電流保護回路は、同期整流方式の降圧型スイッチングレギュレータの一部として機能する半導体装置３００（ＤＣ／ＤＣコントローラＩＣ）に内蔵されており、半導体装置３００に外付けされているトランジスタＮ２のドレインから引き出されるパルス状のスイッチ電圧Ｖｓｗ（より正確には、トランジスタＮ２のオン時に得られるスイッチ電圧Ｖｓｗのローレベル電位のみを抽出した第２スイッチ電圧Ｖｓｗ２）と所定の閾値電圧Ｖｔｈとを比較して過電流保護信号ＯＣＰを生成する構成とされていた。
【０００６】
なお、上記に関連する従来技術の一例としては、本願出願人による特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−５６１２８号公報
【特許文献２】特開２００８−１８７８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
＜第１の課題＞
しかしながら、オペアンプのスルーレートを高速化するために、オペアンプの駆動電流Ｉｄを増大させると、オペアンプで常時消費される電流が非常に大きくなるという問題があった。例えば、オペアンプのスルーレートを５Ｖ／μｓから５０Ｖ／μｓに高速化するためには、オペアンプの駆動電流Ｉｄを０．５ｍＡから５０ｍＡに増大する必要があり、現実的な解決手段とはなり得なかった。
【０００９】
また、オペアンプのスルーレートを高速化するために、オペアンプの駆動電流Ｉｄを増大させると、同時にオペアンプのゲインも意図せずに上がってしまうため、オペアンプの安定性（位相マージン）を確保できないといった問題もあった。
【００１０】
＜第２の課題＞
しかしながら、図１０でも示した通り、所定の閾値電圧Ｖｔｈを生成する閾値電圧生成回路は一般に、外部端子Ｔｘに外付けされた抵抗Ｒｘに所定の定電流Ｉｘを流し込むことで、所望の閾値電圧Ｖｘ（＝Ｉｘ×Ｒｘ）を生成する構成とされていた。すなわち、半導体装置３００には、閾値電圧設定用の抵抗Ｒｘを外付けするためだけに専用の外部端子Ｔｘを設ける必要があり、パッケージサイズの小型化を阻害する要因の一つとなっていた。
【００１１】
＜第１の目的＞
本発明は、上記した第１の課題に鑑み、定常的な駆動電流を増大させることなく、スルーレートを高速化することが可能なオペアンプ、及び、これを用いた液晶駆動装置を提供することを目的とする。
【００１２】
＜第２の目的＞
本発明は、上記した第２の課題に鑑み、半導体装置の外部端子数を不要に増大することなく、閾値電圧などのパラメータを任意に設定することが可能なパラメータ設定回路、並びに、これを備えた半導体装置、及び、電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
＜第１の解決手段＞
上記第１の目的を達成するために、本発明に係るオペアンプは、一対のトランジスタから成る差動対を用いて正相入力信号と逆相入力信号の電位差に応じた電圧信号を生成する少なくとも一の差動入力部と、前記差動入力部で生成される前記電圧信号に応じた論理レベルの出力信号を生成して出力する出力部と、前記正相入力信号または前記逆相入力信号が急峻に変動したことを検出して補助電流を生成する少なくとも一の補助電流生成部と、所定の基準電流と前記補助電流とを足し合わせて前記差動入力部の駆動電流を生成する駆動電流生成部と、を有する構成（第１−１の構成）とされている。
【００１４】
なお、上記第１−１の構成から成るオペアンプにて、前記補助電流生成部は、前記差動対の共通接続端に現れる電圧の入力を受けてその微分波形信号を生成する微分回路と、前記微分波形信号に応じて前記補助電流の生成可否を制御するスイッチとを有する構成（第１−２の構成）にするとよい。
【００１５】
また、上記第１−２の構成から成るオペアンプにおいて、前記微分回路は、抵抗と容量を有するＣＲフィルタである構成（第１−３の構成）にするとよい。
【００１６】
また、上記第１−１〜第１−３いずれかの構成から成るオペアンプは、前記差動入力部として、一対のＰチャネル型ＭＯＳ電界効果トランジスタから成る第１差動対を有する第１差動入力部と、一対のＮチャネル型ＭＯＳ電界効果トランジスタから成る第２差動対を有する第２差動入力部と、を有する構成（第１−４の構成）にするとよい。
【００１７】
また、上記第１−４の構成から成るオペアンプは、前記補助電流生成部として、前記第１差動対の共通接続端に現れる第１電圧を監視し、前記正相入力信号がハイレベルからローレベルに立下げられたことを検出して第１補助電流を生成する第１補助電流生成部と；前記第２差動対の共通接続端に現れる第２電圧を監視し、前記正相入力信号がローレベルからハイレベルに立ち上げられたことを検出して第２補助電流を生成する第２補助電流生成部と；を有する構成（第１−５の構成）にするとよい。
【００１８】
また、本発明に係る液晶駆動装置は、液晶表示パネルへの信号経路上に設けられたユニットゲインアンプとして、上記第１−１〜第１−５いずれかの構成から成るオペアンプを用いた構成（第１−６の構成）とされている。
【００１９】
＜第２の解決手段＞
上記第２の目的を達成すべく、本発明に係るパラメータ設定回路は、定電圧が印加される第１外部端子と、外部抵抗を介して前記第１外部端子に接続される第２外部端子と、を備えた半導体装置に集積化され、前記第１外部端子と前記第２外部端子との間に所定の基準電圧を印加することで、前記外部抵抗に電流を流し、この電流に応じて前記半導体装置の内部パラメータを設定する構成（第２−１の構成）とされている。
【００２０】
なお、上記第２−１の構成から成るパラメータ設定回路は、一端が前記第２外部端子に接続されたトランジスタと；一端が前記トランジスタの他端に接続された抵抗と；第１入力端が前記基準電圧を生成する電圧源を介して前記第１外部端子に接続され、第２入力端が前記第２外部入力端に接続され、出力端が前記トランジスタの制御端に接続されたオペアンプと；を有し、前記抵抗の一端から引き出される電圧信号を前記内部パラメータとして出力する構成（第２−２の構成）にするとよい。
【００２１】
また、上記第２−１または第２−２の構成から成るパラメータ設定回路において、前記第２外部端子は、ロジック信号の入力端子、出力端子、または入出力端子である構成（第２−３の構成）にするとよい。
【００２２】
また、上記第２−３の構成から成るパラメータ設定回路にて、前記ロジック信号は、前記半導体装置の動作可否を制御するためのイネーブル信号である構成（第２−４の構成）にするとよい。
【００２３】
また、本発明に係る半導体装置は、監視対象となる電流の大きさに応じてその電圧値が変動する検出電圧と所定の閾値電圧を比較して過電流保護信号を生成する過電流保護回路と；前記閾値電圧として前記内部パラメータを出力する上記第２−１〜第２−４いずれかの構成から成るパラメータ設定回路と；を有する構成（第２−５の構成）とされている。
【００２４】
また、上記第２−５の構成から成る半導体装置は、前記過電流保護信号に基づくシャットダウン機能を備えたスイッチ駆動回路を有する構成（第２−６の構成）にするとよい。
【００２５】
また、本発明に係る電源装置は、上記第２−６の構成から成る半導体装置と；前記スイッチ駆動装置によってオン／オフ制御されるスイッチ素子と；を有し、入力電圧から所望の出力電圧を生成する構成（第２−７の構成）とされている。
【００２６】
＜第１、第２の技術的特徴の組み合わせ＞
また、本発明に係る液晶駆動装置は、液晶表示パネルへの信号経路上に設けられたユニットゲインアンプと、入力電圧から所望の出力電圧を生成して前記ユニットゲインアンプへの電力供給を行う電源回路と、を半導体装置に集積化して成る液晶駆動装置であって、前記ユニットゲインアンプは、一対のトランジスタから成る差動対を用いて正相入力信号と逆相入力信号の電位差に応じた電圧信号を生成する少なくとも一の差動入力部と、前記差動入力部で生成される前記電圧信号に応じた論理レベルの出力信号を生成して出力する出力部と、前記正相入力信号または前記逆相入力信号が急峻に変動したことを検出して補助電流を生成する少なくとも一の補助電流生成部と、所定の基準電流と前記補助電流とを足し合わせて前記差動入力部の駆動電流を生成する駆動電流生成部と、を有し、前記半導体装置は、定電圧が印加される第１外部端子と、外部抵抗を介して前記第１外部端子に接続される第２外部端子と、を有し、前記電源回路は、監視対象となる電流が過電流状態であるか否かを示す過電流保護信号を生成する過電流保護回路と、前記第１外部端子と前記第２外部端子との間に所定の基準電圧を印加することで、前記外部抵抗に電流を流し、この電流に応じて前記過電流保護回路の過電流保護値を設定する過電流保護値設定回路と、を有する構成（第３−１の構成）とされている。
【００２７】
なお、上記第３−１の構成から成る液晶駆動装置において、前記補助電流生成部は、前記差動対の共通接続端に現れる電圧の入力を受けてその微分波形信号を生成する微分回路と、前記微分波形信号に応じて前記補助電流の生成可否を制御するスイッチと、を有する構成（第３−２の構成）にするとよい。
【００２８】
また、上記第３−２の構成から成る液晶駆動装置において、前記微分回路は、抵抗と容量を有するＣＲフィルタである構成（第３−３の構成）にするとよい。
【００２９】
また、上記第３−１〜第３−３いずれかの構成から成る液晶駆動装置は、前記差動入力部として、一対のＰチャネル型ＭＯＳ電界効果トランジスタから成る第１差動対を有する第１差動入力部と、一対のＮチャネル型ＭＯＳ電界効果トランジスタから成る第２差動対を有する第２差動入力部と、を有する構成（第３−４の構成）にするとよい。
【００３０】
また、上記第３−４の構成から成る液晶駆動装置は、前記補助電流生成部として、前記第１差動対の共通接続端に現れる第１電圧を監視し、前記正相入力信号がハイレベルからローレベルに立ち下げられたことを検出して第１補助電流を生成する第１補助電流生成部と；前記第２差動対の共通接続端に現れる第２電圧を監視し、前記正相入力信号がローレベルからハイレベルに立ち上げられたことを検出して第２補助電流を生成する第２補助電流生成部と；を有する構成（第３−５の構成）にするとよい。
【００３１】
また、上記第３−１〜第３−５いずれかの構成から成る液晶駆動装置において、前記過電流保護値設定回路は、一端が前記第２外部端子に接続されたトランジスタと；一端が前記トランジスタの他端に接続された抵抗と；第１入力端が前記基準電圧を生成する電圧源を介して前記第１外部端子に接続され、第２入力端が前記第２外部入力端に接続され、出力端が前記トランジスタの制御端に接続されたオペアンプと；を有し、前記抵抗の一端から引き出される電圧信号を前記過電流保護値として出力する構成（第３−６の構成）にするとよい。
【００３２】
また、上記第３−１〜第３−６いずれかの構成から成る液晶駆動装置において、前記第２外部端子は、ロジック信号の入力端子、出力端子、または、入出力端子である構成（第３−７の構成）にするとよい。
【００３３】
また、上記第３−７の構成から成る液晶駆動装置において、前記ロジック信号は、前記半導体装置の動作可否を制御するためのイネーブル信号である構成（第３−８の構成）にするとよい。
【００３４】
また、上記第３−１〜第３−８いずれかの構成から成る液晶駆動装置において、前記電源回路は、前記過電流保護信号に基づくシャットダウン機能を備えたスイッチ駆動回路を有する構成（第３−９の構成）にするとよい。
【００３５】
また、上記第３−９の構成から成る液晶駆動装置は、前記スイッチ駆動装置によってオン／オフ制御されるスイッチ素子を有する構成（第３−１０の構成）にするとよい。
【発明の効果】
【００３６】
＜第１の効果＞
本発明に係るオペアンプであれば、定常的な駆動電流を増大させることなく、スルーレートを高速化することが可能となる。
【００３７】
＜第２の効果＞
本発明に係るパラメータ設定回路であれば、半導体装置の外部端子数を不要に増大することなく、閾値電圧などのパラメータを任意に設定することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るオペアンプの第１実施形態を示す回路図
【図２】本発明に係るオペアンプの第２実施形態を示す回路図
【図３】本発明に係るオペアンプの第３実施形態を示す回路図
【図４】本発明に係るオペアンプを用いた液晶駆動装置の一構成例を示すブロック図
【図５】オペアンプの一従来例を示す模式図
【図６】本発明に係る閾値電圧生成回路を備えた電源装置の一実施形態を示す回路図
【図７】過電流保護動作の一例を示すタイミングチャート
【図８】ソフトスタート動作の一例を示すタイミングチャート
【図９】リセット動作を総括的に説明するための一覧表
【図１０】過電流保護回路の一従来例を示す回路図
【図１１】第１、第２の技術的特徴を併せ持つ液晶駆動装置の一構成例を示す回路図
【発明を実施するための形態】
【００３９】
＜第１の技術的特徴（オペアンプ）について＞
図１は、本発明に係るオペアンプの第１実施形態を示す回路図である。本実施形態のオペアンプは、第１差動入力部１０と、第２差動入力部２０と、出力部３０と、第１補助電流生成部４０と、第２補助電流生成部５０と、駆動電流生成部６０と、を有する。
【００４０】
第１差動入力部１０は、一対のＰチャネル型ＭＯＳ電界効果トランジスタから成る第１差動対を用いて、正相入力端子ＩＮＰに印加される正相入力信号と逆相入力端子ＩＮＮに印加される逆相入力信号を各々受け取り、両入力信号の電位差に応じた第１電圧信号を生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１及び１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３及び１４と、を有する。
【００４１】
第２差動入力部２０は、一対のＮチャネル型ＭＯＳ電界効果トランジスタから成る第２差動対を用いて、正相入力端子ＩＮＰに印加される正相入力信号と逆相入力端子ＩＮＮに印加される逆相入力信号を各々受け取り、両入力信号の電位差に応じた第２電圧信号を生成する回路ブロックであり、Ｎチャネル型ＭＯＳ電界効果トランジスタ２１及び２２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ２３及び２４と、を有する。
【００４２】
出力部３０は、第１差動入力部１０と第２差動入力部２０で各々生成される第１、第２電圧信号に応じた論理レベルの出力信号を生成し、これを出力端子ＯＵＴから出力する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタ３１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ３２と、抵抗３３及び３４と、容量３５及び３６と、を有する。
【００４３】
第１補助電流生成部４０は、第１差動対の共通接続端Ｘ（駆動電流Ｉｄの入力端）に現れる第１電圧Ｖ１を監視し、正相入力端子ＩＮＰに印加される正相入力信号がハイレベルからローレベルに急峻に立ち下げられたことを検出して第１補助電流Ｉｄ１を生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタ４１と、抵抗４２と、容量４３と、Ｎチャネル型ＭＯＳ電界効果トランジスタ４４及び４５と、を有する。
【００４４】
第２補助電流生成部５０は、第２差動対の共通接続端Ｙ（駆動電流Ｉｄの入力端）に現れる第２電圧Ｖ２を監視し、正相入力端子ＩＮＰに印加される正相入力信号がローレベルからハイレベルに急峻に立ち上げられたことを検出して第２補助電流Ｉｄ２を生成する回路ブロックであり、Ｎチャネル型ＭＯＳ電界効果トランジスタ５１と、抵抗５２と、容量５３と、を有する。
【００４５】
駆動電流生成部６０は、所定の基準電流Ｉｄ０（オペアンプの定常状態（入力信号の急峻な変動が生じていない動作状態）における必要最小限の駆動電流Ｉｄに相当）と、第１補助電流Ｉｄ１ないし第２補助電流Ｉｄ２と、を足し合わせることにより、第１差動入力部１０と第２差動入力部２０の駆動電流Ｉｄを生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタ６１〜６３と、Ｎチャネル型ＭＯＳ電界効果トランジスタ６４及び６５と、を有する。
【００４６】
次に、上記各素子の接続関係について詳細に説明する。トランジスタ１１のゲートは、逆相入力端ＩＮＮに接続されており、トランジスタ１２のゲートは正相入力端ＩＮＰに接続されている。トランジスタ１１のソース及びバックゲートと、トランジスタ１２のソース及びバックゲートとは互いに接続されており、その接続ノードは、第１差動対の共通接続端Ｘに相当する。トランジスタ１１のドレインは、トランジスタ１３のドレインに接続されており、トランジスタ１２のドレインは、トランジスタ１４のドレインに接続されている。トランジスタ１３のゲートとトランジスタ１４のゲートは、いずれもトランジスタ１３のドレインに接続されている。トランジスタ１３のソース及びバックゲートと、トランジスタ１４のソース及びバックゲートは、いずれも接地端に接続されている。
【００４７】
トランジスタ２１のゲートは、逆相入力端ＩＮＮに接続されており、トランジスタ２２のゲートは正相入力端ＩＮＰに接続されている。トランジスタ２１のソース及びバックゲートと、トランジスタ２２のソース及びバックゲートとは互いに接続されており、その接続ノードは、第２差動対の共通接続端Ｙに相当する。トランジスタ２１のドレインは、トランジスタ２３のドレインに接続されており、トランジスタ２２のドレインは、トランジスタ２４のドレインに接続されている。トランジスタ２３のゲートとトランジスタ２４のゲートは、いずれもトランジスタ２３のドレインに接続されている。トランジスタ２３のソース及びバックゲートと、トランジスタ２４のソース及びバックゲートは、いずれも電源端に接続されている。
【００４８】
トランジスタ３１のゲートは、トランジスタ２２のドレインとトランジスタ２４のドレインとの接続ノードに接続されている。トランジスタ３１のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタ３１のドレインは、出力端子ＯＵＴに接続されている。トランジスタ３１のゲートとドレインとの間には、抵抗３３と容量３５が直列に接続されている。トランジスタ３２のゲートは、トランジスタ１２のドレインとトランジスタ１４のドレインとの接続ノードに接続されている。トランジスタ３２のソース及びバックゲートはいずれも接地端に接続されている。トランジスタ３２のドレインは、出力端子ＯＵＴに接続されている。トランジスタ３２のゲートとドレインとの間には、抵抗３４と容量３６が直列に接続されている。
【００４９】
トランジスタ４１のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタ４１のゲートとソースとの間には、抵抗４２が接続されている。トランジスタ４１のゲートと第１差動対の共通接続端Ｘとの間には、容量４３が接続されている。トランジスタ４１のドレインは、トランジスタ４４のドレインに接続されている。トランジスタ４４のゲートとトランジスタ４５のゲートは、いずれもトランジスタ４４のドレインに接続されている。トランジスタ４４のソース及びバックゲートと、トランジスタ４５のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ４５のドレインは、電流バイアス端子ＩＢＩＡＳに接続されている。
【００５０】
トランジスタ５１のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ５１のゲートとソースとの間には、抵抗５２が接続されている。トランジスタ５１のゲートと第２差動対の共通接続端Ｙとの間には、容量５３が接続されている。トランジスタ５１のドレインは、電流バイアス端子ＩＢＩＡＳに接続されている。
【００５１】
トランジスタ６１〜６３の各ソース及び各バックゲートは、いずれも電源端に接続されている。トランジスタ６１〜６３の各ゲートは、いずれもトランジスタ６１のドレインに接続されている。トランジスタ６１のドレインは、電流バイアス端子ＩＢＩＡＳに接続されている。トランジスタ６２のドレインは、トランジスタ６４のドレインに接続されている。トランジスタ６３のドレインは、第１差動対の共通接続端Ｘに接続されている。トランジスタ６４のゲートとトランジスタ６５のゲートは、いずれもトランジスタ６４のドレインに接続されている。トランジスタ６４のソース及びバックゲートと、トランジスタ６５のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ６５のドレインは、第２差動対の共通接続端Ｙに接続されている。
【００５２】
次に、上記構成から成るオペアンプの基本動作について説明する。正相入力端子ＩＮＰに印加される正相入力信号の電圧レベルが逆相入力端子ＩＮＮに印加される逆相入力信号の電圧レベルよりも高い場合、第１差動入力部１０からトランジスタ３２のゲートに出力される第１電圧信号と、第２差動入力部２０からトランジスタ３１のゲートに出力される第２電圧信号は、いずれも低下する。従って、電源端からトランジスタ３１を介して出力端子ＯＵＴに電流が流れるので、出力信号の電圧レベルは上昇する。逆に、正相入力端子ＩＮＰに印加される正相入力信号の電圧レベルが逆相入力端子ＩＮＮに印加される逆相入力信号の電圧レベルよりも低い場合、第１差動入力部１０からトランジスタ３２のゲートに出力される第１電圧信号と、第２差動入力部２０からトランジスタ３１のゲートに出力される第２電圧信号は、いずれも上昇する。従って、出力端子ＯＵＴからトランジスタ３２を介して接地端に電流が流れるので、出力信号の電圧レベルは低下する。このように、上記構成から成るオペアンプでは、正相入力信号と逆相入力信号の電位差に応じた出力信号が生成される。
【００５３】
次に、上記構成から成るオペアンプの補助電流生成動作（スルーレート高速化動作）について説明する。
【００５４】
正相入力端子ＩＮＰに印加される正相入力信号がハイレベルからローレベルに立ち下がると、第１差動対の共通接続端Ｘに現れる第１電圧Ｖ１も同様にハイレベルからローレベルに立ち下がる。ここで、第１補助電流生成部４０の抵抗４２と容量４３は、第１電圧Ｖ１の入力を受けてその微分波形信号Ｖ３を生成する微分回路（ＣＲフィルタ）として機能する。すなわち、第１電圧Ｖ１がハイレベルからローレベルに立ち上がった時点で、それまで電源端の電圧レベルに維持されていた微分波形信号Ｖ３が瞬間的に低下し、トランジスタ４１のゲート・ソース間に電位差が発生する。その結果、トランジスタ４１がオンとなり、電源端からトランジスタ４１を介する電流経路で、第１補助電流Ｉｄ１が流れる。すなわち、トランジスタ４１は、微分波形信号Ｖ３に応じて第１補助電流Ｉｄ１の生成可否を制御するスイッチとして機能する。なお、このようにして生成された第１補助電流Ｉｄ１は、トランジスタ４４とトランジスタ４５を用いたカレントミラー回路によって基準電流Ｉｄ０と同一方向の電流に変換された後、最終的に基準電流Ｉｄ０と足し合わされ、第１差動入力部１０と第２差動入力部２０の駆動電流Ｉｄ（＝Ｉｄ０＋Ｉｄ１）となる。
【００５５】
逆に、正相入力端子ＩＮＰに印加される正相入力信号がローレベルからハイレベルに立ち上がると、第２差動対の共通接続端Ｙに現れる第２電圧Ｖ２も同様にローレベルからハイレベルに立ち上がる。ここで、第２補助電流生成部５０の抵抗５２と容量５３は、第２電圧Ｖ２の入力を受けてその微分波形信号Ｖ４を生成する微分回路（ＣＲフィルタ）として機能する。つまり、第２電圧Ｖ２がローレベルからハイレベルに立ち上がった時点で、それまで接地端の電圧レベルに維持されていた微分波形信号Ｖ４が瞬間的に上昇し、トランジスタ５１のゲート・ソース間に電位差が発生する。その結果、トランジスタ５１がオンとなり、トランジスタ４１を介する電流経路で、接地端に向けた第２補助電流Ｉｄ２が流れる。すなわち、トランジスタ５１は、微分波形信号Ｖ４に応じて第２補助電流Ｉｄ２の生成可否を制御するスイッチとして機能する。なお、このようにして生成された第２補助電流Ｉｄ２は、最終的に基準電流Ｉｄ０と足し合わされ、第１差動入力部１０と第２差動入力部２０の駆動電流Ｉｄ（＝Ｉｄ０＋Ｉｄ２）となる。
【００５６】
このような補助電流生成動作により、正相入力信号ないし逆相入力信号に急峻な変動が生じていないときには、オペアンプの駆動電流Ｉｄを必要最小限の基準電流Ｉｄ０に絞っておき、正相入力信号ないし逆相入力信号に急峻な変動（パルスエッジ）が生じたときにだけ、オペアンプの駆動電流Ｉｄを補助的に増大させることができるので、オペアンプの定常的な駆動電流Ｉｄを増大させることなく、スルーレートを高速化することが可能となる。また、オペアンプのスルーレートを高速化するに際して、オペアンプの駆動電流Ｉｄを定常的に増大させずに済むため、オペアンプのゲインが意図せずに上がってしまうことはなく、オペアンプの安定性（位相マージン）を確保することも容易となる。
【００５７】
また、第１実施形態のオペアンプであれば、第１差動対の共通接続端Ｘに現れる第１電圧Ｖ１を監視して第１補助電流Ｉｄ１を生成する第１補助電流生成部４０と、第２差動対の共通接続端Ｙに現れる第２電圧Ｖ２を監視して第２補助電流Ｉｄ２を生成する第２補助電流生成部４０が設けられているので、正相入力信号ないし逆相入力信号に生じる急峻な変動として、ハイレベルからローレベルへの立ち下がりが生じた場合でも、逆に、ローレベルからハイレベルへの立ち上がりが生じた場合でも、オペアンプのスルーレートを適切に高速化することが可能となる。
【００５８】
なお、正相入力端子ＩＮＰに印加される正相入力信号がハイレベルからローレベルに立ち下がると、第２差動対の共通接続端Ｙに現れる第２電圧Ｖ２も同様にハイレベルからローレベルに立ち下がるため、微分波形信号Ｖ４は、接地端の電圧レベルよりも瞬間的に低下する。しかしながら、このような微分波形信号Ｖ４によってトランジスタ５１がオンされることはないので、第２補助電流Ｉｄ２が生成されることはない。同様に、正相入力端子ＩＮＰに印加される正相入力信号がローレベルからハイレベルに立ち上がると、第１差動対の共通接続端Ｘに現れる第１電圧Ｖ１も同様にローレベルからハイレベルに立ち上がるため、微分波形信号Ｖ３は、電源端の電圧レベルよりも瞬間的に上昇する。しかしながら、このような微分波形信号Ｖ３によってトランジスタ４１がオンすることはないので、第１補助電流Ｉｄ１が生成されることはない。すなわち、第１実施形態のオペアンプであれば、第１補助電流Ｉｄ１と第２補助電流Ｉｄ２が同時に生成されて、オペアンプの駆動電流Ｉｄが不要に増大されるような不具合は生じない。
【００５９】
図２は、本発明に係るオペアンプの第２実施形態を示す回路図である。本実施形態のオペアンプは、その差動入力部として第１差動入力部１０のみを有する構成とされている。なお、第１実施形態との差違点としては、第２差動入力部２０と第２補助電流生成部５０が取り除かれていること、駆動電流生成部６０内のトランジスタ６２、６４、６５が取り除かれていること、並びに、出力部３０内の抵抗３３と容量３５が取り除かれており、かつ、トランジスタ３１のゲートがトランジスタ６１、６３のゲートと接続されていることを挙げることができる。このように、本発明は、第１差動入力部１０のみを有するオペアンプにも好適に適用することが可能である。ただし、本構成を採用した場合には、正相入力信号ないし逆相入力信号に生じる急峻な変動として、ハイレベルからローレベルへの立ち下がりが生じた場合にのみ、オペアンプのスルーレートが高速化されることになる。
【００６０】
図３は、本発明に係るオペアンプの第３実施形態を示す回路図である。本実施形態のオペアンプは、その差動入力部として第２差動入力部２０のみを有する構成とされている。なお、第１実施形態との差違点としては、第１差動入力部１０と第１補助電流生成部４０が取り除かれていること、駆動電流生成部６０内のトランジスタ６１〜６３が取り除かれており、基準電流Ｉｄ０が直接トランジスタ６４のドレインに入力されていること、第２補助電流生成部５０の内部に、第２補助電流Ｉｄ２を基準電流Ｉｄ０と同一方向の電流に変換するためのカレントミラー回路（トランジスタ５４、５５）が追加されていること、並びに、出力部３０内の抵抗３４と容量３６が取り除かれており、かつ、トランジスタ３２のゲートがトランジスタ６４、６５のゲートと接続されていることを挙げることができる。このように、本発明は、第２差動入力部２０のみを有するオペアンプにも好適に適用することが可能である。ただし、本構成を採用した場合には、正相入力信号ないし逆相入力信号に生じる急峻な変動として、ローレベルからハイレベルへの立ち上がりが生じた場合にのみ、オペアンプのスルーレートが高速化されることになる。
【００６１】
図４は、本発明に係るオペアンプを用いた液晶駆動装置の一構成例を示すブロック図である。本構成例の液晶駆動装置１は、液晶表示パネル２にｘ系統のソース電圧Ｖｓ１〜Ｖｓｘと、ｙ系統のゲート電圧Ｖｇ１〜Ｖｇｙと、１系統のコモン電圧Ｖｃと、を供給することで、液晶表示パネル２の駆動制御を行う半導体装置であり、ロジック回路Ａと、ｘ系統のユニットゲインアンプＢ１〜Ｂｘと、ｙ系統のユニットゲインアンプＣ１〜Ｃｙと、１系統のユニットゲインアンプＤと、を有する。
【００６２】
ロジック回路Ａは、ソース電圧Ｖｓ１〜Ｖｓｘ、ゲート電圧Ｖｇ０〜Ｖｇｙ、及び、コモン電圧Ｖｃのパルス制御（映像信号に応じた階調制御や、フレーム毎ないしはドット毎の論理反転制御など）を行う。
【００６３】
ユニットゲインアンプＢ１〜Ｂｘは、液晶表示パネル２に接続されるｘ系統のソース信号経路上に各々設けられており、ロジック回路Ａからの入力信号に応じたソース電圧Ｖｓ１〜Ｖｓｘを出力する。
【００６４】
ユニットゲインアンプＣ１〜Ｃｙは、液晶表示パネル２に接続されるｙ系統のゲート信号経路上に各々設けられており、ロジック回路Ａからの入力信号に応じたゲート電圧Ｖｇ１〜Ｖｇｙを出力する。
【００６５】
ユニットゲインアンプＤは、液晶表示パネル２に接続される１系統のコモン信号経路上に設けられており、ロジック回路Ａからの入力信号に応じたコモン電圧Ｖｃを出力する。
【００６６】
上記したユニットゲインアンプＢ１〜Ｂｘ、ユニットゲインアンプＣ１〜Ｃｙ、及び、ユニットゲインアンプＤとして、本発明に係るオペアンプを採用すれば、液晶駆動装置１の消費電流を増大させることなく、ソース電圧Ｖｓ１〜Ｖｓｘ、ゲート電圧Ｖｇ１〜Ｖｇｙ、及び、コモン電圧Ｖｃのスルーレートを高速化することができるので、液晶表示パネル２の表示性能を高めることが可能となる。
【００６７】
なお、図４では、液晶駆動装置２に用いられるユニットゲインアンプＢ１〜Ｂｘ、ユニットゲインアンプＣ１〜Ｃｙ、及び、ユニットゲインアンプＤとして、本発明に係るオペアンプを採用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるオペアンプにも広く適用することが可能である。
【００６８】
＜第２の技術的特徴（パラメータ設定回路）について＞
以下では、昇圧型スイッチングレギュレータを形成するＤＣ／ＤＣコントローラＩＣに内蔵され、過電流保護回路の過電流保護値（閾値電圧Ｖｔｈ）を任意に設定する閾値電圧生成回路として、本発明に係るパラメータ設定回路を適用した構成を例に挙げて、詳細な説明を行う。
【００６９】
図６は、本発明に係る閾値電圧生成回路を備えた電源装置の一実施形態を示す回路図である。本実施形態の電源装置は、半導体装置１００を有するほか、これに外付けされるディスクリート素子として、インダクタＬ１と、ダイオードＤ１と、コンデンサＣ１〜Ｃ３と、抵抗Ｒ１〜Ｒ５及び抵抗Ｒａを有し、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する。
【００７０】
半導体装置１００は、これに集積された回路ブロックとして、スイッチ駆動回路１１０と、ソフトスタート回路１２０と、ＬＤＯ[Low Drop out]レギュレータ回路１３０と、過電圧保護回路１４０（以下ではＯＶＰ［Over Voltage Protection］回路１４０と呼ぶ）と、高温保護回路１５０（以下ではＴＯＰ［Thermal Overload Protection］１５０と呼ぶ）と、低電圧ロックアウト回路１６０（以下ではＵＶＬＯ［Under Voltage Lock-Out］回路１６０と呼ぶ）と、リセット回路１７０と、閾値電圧生成回路１８０と、を有する。
【００７１】
また、半導体装置１００は、外部との電気的な接続手段として、電源端子ＶＩＮと、ＬＤＯ帰還入力端子ＡＤＪと、ＬＤＯ出力端子ＬＤＯＯと、イネーブル端子ＥＮＡと、帰還入力端子ＦＢと、位相補償端子ＣＯＭＰと、インダクタ接続端子ＬＸと、アナログ電源端子ＡＶＤＤと、ソフトスタート調整端子ＳＳと、を有する。
【００７２】
半導体装置１００の外部において、インダクタＬ１の一端は、入力電圧Ｖｉｎの入力端に接続されている。インダクタＬ１の他端はインダクタ接続端子ＬＸに接続されている。ダイオードＤ１のアノードは、インダクタ接続端子ＬＸに接続されている。ダイオードＤ１のカソード、コンデンサＣ１の一端、抵抗Ｒ１の一端、及び、アナログ電源端子ＡＶＤＤは、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。コンデンサＣ１の他端は、接地端に接続されている。抵抗Ｒ１の他端は、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、接地端に接続されている。ソフトスタート調整端子ＳＳは、コンデンサＣ２を介して接地端に接続されている。帰還入力端子ＦＢは、抵抗Ｒ１と抵抗Ｒ２との接続ノードに接続されている。位相補償端子ＣＯＭＰは、抵抗Ｒ３及びコンデンサＣ３を介して接地端に接続されている。電源端子ＶＩＮは入力電圧Ｖｉｎの入力端に接続されている。ＬＤＯ帰還入力端子ＡＤＪは、抵抗Ｒ４を介してＬＤＯ出力端子ＬＤＯＯに接続される一方、抵抗Ｒ５を介して接地端にも接続されている。抵抗Ｒａの一端は、ＬＤＯ出力端子ＬＤＯＯに接続されている。抵抗Ｒａの他端は、イネーブル端子ＥＮＡに接続されている。なお、イネーブル端子ＥＮＡは、半導体装置１００の駆動可否を制御するためのイネーブル信号Ｓａがマイコン２００から入力される外部端子であり、マイコン２００のイネーブル信号出力端子（イネーブル信号出力用トランジスタのドレインないしコレクタ）に接続されている。
【００７３】
上記ディスクリート素子のうち、上記のインダクタＬ１、ダイオードＤ１、及び、コンデンサＣ１は、インダクタ接続端子ＬＸから引き出されるパルス状のスイッチ電圧Ｖｓｗを整流・平滑して所望の出力電圧Ｖｏｕｔを生成する整流・平滑回路として機能する。また、上記の抵抗Ｒ１と抵抗Ｒ２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路（抵抗分圧回路）として機能する。また、上記の容量Ｃ２は、ソフトスタート期間を調整するための素子である。また、上記の抵抗Ｒ３及びコンデンサＣ３は、後述するエラーアンプ１１３の出力位相を補償する位相補償回路として機能する。また、上記の抵抗Ｒ４と抵抗Ｒ５は、ＬＤＯ出力電圧Ｖｌｄｏに応じたＬＤＯ帰還電圧Ｖａｄｊを生成するＬＤＯ帰還電圧生成回路（抵抗分圧回路）として機能する。
【００７４】
また、上記ディスクリート素子のうち、抵抗Ｒａは、マイコン２００のイネーブル信号出力用トランジスタがオフされたときに、イネーブル端子ＥＮＡに現れる電圧Ｖａをハイレベル（ほぼＬＤＯ出力電圧Ｖｌｄｏ）に引き上げるためのプルアップ抵抗であるが、本実施形態の半導体装置１００に内蔵された閾値電圧設定回路１８０は、この抵抗Ｒａを過電流保護値（閾値電圧Ｖｔｈ）の設定用抵抗としても流用する構成とされている。なお、閾値電圧設定回路１８０の動作については、後ほど詳細に説明する。
【００７５】
このように、半導体装置１００は、これに外付けされているディスクリート素子とともに、昇圧型スイッチングレギュレータを形成するＤＣ／ＤＣコントローラＩＣである。
【００７６】
次に、半導体装置１００に内蔵される回路ブロックについて詳細に説明する。
【００７７】
スイッチ駆動回路１１０は、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ１１１と、制御部１１２と、エラーアンプ１１３と、第１基準電圧源１１４と、スイッチ１１５と、抵抗１１６と、過電流保護コンパレータ１１７（以下、ＯＣＰ［Over Current Protection］コンパレータ１１７と呼ぶ）と、を有し、帰還入力端子ＦＢを介して入力される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）に基づいて、トランジスタ１１１（出力トランジスタ）の駆動制御を行う回路ブロックである。
【００７８】
トランジスタ１１１は、インダクタ接続端子ＬＸと接地端との間に接続された出力用スイッチ素子（パワートランジスタ）であり、これをオン／オフさせることによって、インダクタ接続端子ＬＸにパルス状のスイッチ電圧Ｖｓｗを生成することができる。接続関係について具体的に述べると、トランジスタ１１１のドレインは、インダクタ接続端子ＬＸに接続されている。トランジスタ１１１のソースは、接地端に接続されている。トランジスタ１１１のゲートは、制御部１１２のゲート信号出力端に接続されている。
【００７９】
制御部１１２は、エラーアンプ１１３から出力される誤差電圧Ｖｅｒｒに基づいて、トランジスタ１１１の駆動信号（ゲート電圧）を生成する。具体的に述べると、制御部１１２は、誤差電圧Ｖｅｒｒが高いほど、トランジスタ１１１のオンデューティ（所定周期中において、トランジスタ１１１のオン期間が占める比率）を大きくし、逆に、誤差電圧Ｖｅｒｒが低いほど、トランジスタ１１１のオンデューティを小さくするように、トランジスタ１１１の駆動信号を生成する。なお、後述するように、誤差電圧Ｖｅｒｒは、出力電圧Ｖｏｕｔがその目標値から離れているほど高くなり、出力電圧Ｖｏｕｔがその目標値に近付くほど低くなる。すなわち、トランジスタ１１１のオンデューティは、出力電圧Ｖｏｕｔがその目標値から離れているほど大きくなり、出力電圧Ｖｏｕｔがその目標値に近付くほど小さくなる。このようなトランジスタ１１１のオンデューティ制御により、出力電圧Ｖｏｕｔをその目標値と一致させることが可能となる。
【００８０】
エラーアンプ１１３は、帰還電圧Ｖｆｂと、所定の第１基準電圧Ｖｒｅｆ１及び第１ソフトスタート電圧Ｖｓｓ１の低い方との差分を増幅して誤差電圧Ｖｅｒｒを生成し、この誤差電圧Ｖｅｒｒを制御部１１２に出力する。接続関係について具体的に述べると、エラーアンプ１１３の反転入力端（−）は、帰還端子ＦＢ（帰還電圧Ｖｆｂの印加端）に接続されている。エラーアンプ１１３の第１非反転入力端（＋）は、第１基準電圧源１１４の正極端（第１基準電圧Ｖｒｅｆ１の印加端）に接続されている。第１基準電圧源１１４の負極端は、接地端に接続されている。エラーアンプ１１３の第２非反転入力端（＋）は、ソフトスタート調整端子ＳＳ（第１ソフトスタート電圧Ｖｓｓ１の印加端）に接続されている。従って、誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１（ないしは、第１ソフトスタート電圧Ｖｓｓ１）から離れているほど高くなり、帰還電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１（ないしは第１ソフトスタート電圧Ｖｓｓ１）に近付くほど低くなる。すなわち、誤差電圧Ｖｅｒｒは、出力電圧Ｖｏｕｔがその目標値から離れているほど高くなり、出力電圧Ｖｏｕｔがその目標値に近付くほど低くなる。
【００８１】
スイッチ１１５、抵抗１１６、及び、ＯＣＰコンパレータ１１７は、トランジスタ１１１に流れるスイッチ電流Ｉｓｗ（延いてはインダクタＬ１に流れるインダクタ電流ＩＬ）が過電流状態であるか否かを検出することにより、その検出結果に応じた論理レベルの過電流保護信号Ｓ１を生成し、これを制御部１１２及びリセット回路１７０に出力する過電流保護回路１１８（以下では、ＯＣＰ回路１１８と呼ぶ）として機能する。接続関係について具体的に述べると、スイッチ１１５の一端は、インダクタ接続端子ＬＸに接続されている。ＯＣＰコンパレータ１１７の非反転入力端（＋）は、スイッチ１１５の他端に接続される一方、抵抗１１６を介して接地端にも接続されている。ＯＣＰコンパレータ１１７の反転入力端（−）は、閾値電圧生成回路１８０の出力端（閾値電圧Ｖｔｈの印加端）に接続されている。
【００８２】
上記構成から成るＯＣＰ回路１１８の動作について、図７を参照しながら詳細に説明する。図７は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、スイッチ電圧Ｖｓｗ、第２スイッチ電圧Ｖｓｗ２、過電流保護信号Ｓ１が示されている。
【００８３】
先にも述べたように、スイッチ電圧Ｖｓｗが入力されるインダクタ接続端子ＬＸとＯＣＰコンパレータ１１７の非反転入力端（＋）との間には、スイッチ１１５が挿入されており、このスイッチ１１５は、制御部１１２からのオン／オフ制御信号に基づいて、トランジスタ１１１がオンされているときにオンとされ、トランジスタ１１１がオフされているときにオフとされる。また、ＯＣＰコンパレータ１１７の非反転入力端（＋）は、抵抗１１６を介して接地端にプルダウンされている。従って、ＯＣＰコンパレータ１１７の非反転入力端（＋）に印加される第２スイッチ電圧Ｖｓｗ２は、図７に示した通り、トランジスタ１１１のオン時にはスイッチ電圧Ｖｓｗのローレベル電位と一致し、トランジスタ１１１のオフ時には接地電位ＧＮＤと一致する。
【００８４】
なお、トランジスタ１１１がオンされている時に得られるスイッチ電圧Ｖｓｗのローレベル電位は、トランジスタ１１１のオン抵抗Ｒｏｎと、トランジスタ１１１に流れるスイッチ電流Ｉｓｗとの積算値（＝Ｒｏｎ×Ｉｓｗ）で算出することができるので、トランジスタ１１１のオン抵抗Ｒｏｎを一定値とみなせば、スイッチ電圧Ｖｓｗのローレベル電位は、スイッチ電流Ｉｓｗが大きいほど上昇することになる。
【００８５】
従って、ＯＣＰコンパレータ１１７を用いて第２スイッチ電圧Ｖｓｗ２と所定の閾値電圧Ｖｔｈを比較することにより、スイッチ電流Ｉｓｗが過電流状態であるか否かの検出を行うことができる。すなわち、本実施形態の半導体装置１００において、スイッチ電流Ｉｓｗが所定の上限電流値よりも小さく、第２スイッチ電圧Ｖｓｗ２が閾値電圧Ｖｔｈより低ければ、過電流保護信号Ｓ１はローレベル（正常時の論理レベル）となり、逆に、スイッチ電流Ｉｓｗが所定の上限電流値よりも大きく、第２スイッチ電圧Ｖｓｗ２が閾値電圧Ｖｔｈより高ければ、過電流保護信号Ｓ１はハイレベル（異常時の論理レベル）となる。
【００８６】
なお、過電流保護信号Ｓ１がハイレベル（異常時の論理レベル）に立ち上げられた時点で、制御部１１２は、誤差電圧Ｖｅｒｒに応じた出力帰還制御を中止して、トランジスタ１１１を強制的にオフとする。このような過電流保護動作によって、スイッチ電流Ｉｓｗが遮断されると、過電流保護信号Ｓ１は、再びローレベル（正常時の論理レベル）に立ち下がるため、制御部１１２では、所定のスイッチングサイクル毎にトランジスタ１１１の駆動信号（ゲート電圧）がハイレベルにセットし直され、トランジスタ１１１が再びオンされる。ただし、その時点でスイッチ電流Ｉｓｗの過電流状態が解消されていなければ、上記と同様の過電流保護動作が再発動するので、トランジスタ１１１は強制的にオフされて、スイッチ電流Ｉｓｗが再遮断される。
【００８７】
すなわち、本実施形態の半導体装置１００において、スイッチ電流Ｉｓｗが所定の上限電流値を上回ると、トランジスタ１１１は遅滞なくオフされ、以後、スイッチ電流Ｉｓｗの過電流状態が解消されない限り、トランジスタ１１１の各スイッチングサイクル毎に、トランジスタ１１１のオンデューティが短縮されて、スイッチ電流Ｉｓｗのピーク値が低減される。このとき出力電圧Ｖｏｕｔも同時に低下する。なお、上記の電流制限特性は、入力電圧Ｖｉｎ、トランジスタ１１１のスイッチングサイクル、及び、インダクタＬ１のインダクタンス値の影響を受ける。
【００８８】
このように、上記構成から成るＯＣＰ回路１１８であれば、スイッチ電流Ｉｓｗの過電流状態を遅滞なく検出して、迅速に過電流保護動作を発動することができるので、半導体装置１００や周辺部品の破壊を未然に防止して、セットの信頼性を高めることができる。
【００８９】
また、上記構成から成るＯＣＰ回路１１８であれば、過電流の検出手段として、スイッチ電流Ｉｓｗやインダクタ電流ＩＬの電流経路上にセンス抵抗を挿入せずに済むため、コストダウンや出力効率の向上を実現することが可能となる。
【００９０】
ただし、過電流の検出手法については、上記の実施形態に限定されるものではなく、スイッチ電流Ｉｓｗやインダクタ電流ＩＬをセンス抵抗によって電圧信号に変換し、これを所定の閾値電圧と比較する構成としても構わない。
【００９１】
また、過電流保護動作については、上記の実施形態で例に挙げた方式（いわゆるパルスバイパルスリセット方式）に限定されるものではなく、過電流保護信号Ｓ１がハイレベル（異常時の論理レベル）に立ち上がって以後、トランジスタ１１１を強制的にオフ状態に維持する方式（いわゆるオフラッチ方式）としても構わない。
【００９２】
図６に戻って、半導体装置１００に内蔵される回路ブロックについての説明を続ける。
【００９３】
ソフトスタート回路１２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２１と、定電流源１２２とを有し、半導体装置１００の起動とともに、ソフトスタート調整端子ＳＳに接続されるコンデンサＣ２の充電を開始することで、緩やかに上昇する第１ソフトスタート電圧Ｖｓｓ１を生成し、これをエラーアンプ１１３に出力する回路ブロックである。接続関係について述べると、トランジスタ１２１のドレインは、ソフトスタート調整端子ＳＳに接続されている。トランジスタ１２１のソースは、接地端に接続されている。トランジスタ１２１のゲートは、リセット回路１７０の第１リセット信号出力端（第１リセット信号Ｓ７の印加端）に接続されている。定電流源１２２の一端は、内部電源端に接続されている。定電流源１２２の他端は、ソフトスタート調整端子ＳＳに接続されている。
【００９４】
図８は、第１ソフトスタート電圧Ｖｓｓ１を用いたソフトスタート動作の一例を示すタイミングチャートであり、上から順に、電源端子ＶＩＮに印加される入力電圧Ｖｉｎ、イネーブル端子ＥＮＡに印加される端子電圧Ｖａ（イネーブル信号Ｓａ）、アナログ電源端子ＡＶＤＤに印加される出力電圧Ｖｏｕｔ、ソフトスタート調整端子ＳＳに印加される第１ソフトスタート電圧Ｖｓｓ１、及び、帰還入力端子ＦＢに印加される帰還電圧Ｖｆｂの電圧波形が描写されている。
【００９５】
時刻ｔ０において電源端子ＶＩＮに入力電圧Ｖｉｎが投入され、時刻ｔ１において入力電圧Ｖｉｎが所定値に達した後、時刻ｔ２においてイネーブル端子ＥＮＡに入力されるイネーブル信号Ｓａ（＝端子電圧Ｖａ）がローレベル（ディセーブル時の論理レベル）からハイレベル（イネーブル時の論理レベル）に立ち上げられると、第１リセット信号Ｓ７がローレベルとなって、ソフトスタート回路１２０のトランジスタ１２１がオフされる。その結果、定電流源１２２からコンデンサＣ２に対して充電電流（例えば４μＡ）が流し込まれ、時刻ｔ２以降、ソフトスタート調整端子ＳＳに現れる第１ソフトスタート電圧Ｖｓｓ１が緩やかに上昇を開始する。
【００９６】
第１ソフトスタート電圧Ｖｓｓ１が所定の第１基準電圧Ｖｒｅｆ１（例えば、１．２４Ｖ）よりも低い間（時刻ｔ２〜ｔ４）、エラーアンプ１１３では、第１ソフトスタート電圧Ｖｓｓ１と帰還電圧Ｖｆｂ（＝Ｖｏｕｔ×（Ｒ２／（Ｒ１＋Ｒ２））との差分に基づいて誤差電圧Ｖｅｒｒが生成される。言い換えれば、スイッチ駆動回路１１０では、第１ソフトスタート電圧Ｖｓｓ１と帰還電圧Ｖｆｂとが一致するように、出力電圧Ｖｏｕｔの出力帰還制御が行われる。このようなソフトスタート動作により、半導体装置１００の起動時におけるコンデンサＣ１への充電電流に制限をかけながら、緩やかに出力電圧Ｖｏｕｔを立ち上げることができるので、出力電圧Ｖｏｕｔのオーバーシュートや、負荷への突入電流を未然に防止することが可能となる。その後、時刻ｔ４において第１ソフトスタート電圧Ｖｓｓ１が第１基準電圧Ｖｒｅｆ１に達した時点で、上記のソフトスタート動作は終了し、以後、スイッチ駆動回路１１０では、第１基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂとが一致するように、出力電圧Ｖｏｕｔの出力帰還制御が行われる。
【００９７】
図６に戻って、半導体装置１００に内蔵される回路ブロックについての説明を続ける。
【００９８】
ＬＤＯレギュレータ回路１３０は、オペアンプ１３１と、第２基準電圧源１３２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３と、定電流源１３４と、コンデンサ１３５と、を有し、所定のＬＤＯ出力電圧Ｖｌｄｏを生成する回路ブロックである。接続関係について具体的に述べると、オペアンプ１３１の反転入力端（−）は、ＬＤＯ帰還入力端子ＡＤＪ（ＬＤＯ帰還電圧Ｖａｄｊの印加端）に接続されている。オペアンプ１３１の第１非反転入力端（＋）は、第２基準電圧源１３２の正極端（第２基準電圧Ｖｒｅｆ２の印加端）に接続されている。第２基準電圧源１３２の負極端は、接地端に接続されている。オペアンプ１３２の第２非反転入力端（＋）は、トランジスタ１３３のドレイン（第２ソフトスタート電圧Ｖｓｓ２の印加端）に接続されている。オペアンプ１３１の出力端は、ＬＤＯ出力端子ＬＤＯＯに接続されている。トランジスタ１３３のソースは、接地端に接続されている。トランジスタ１３３のゲートは、リセット回路１７０の第２リセット信号出力端（第２リセット信号Ｓ８の印加端）に接続されている。定電流源１３４の一端は、内部電源端に接続されている。定電流源１３４の他端とコンデンサ１３５の一端は、いずれもトランジスタ１３３のドレインに接続されている。コンデンサ１３５の他端は、接地端に接続されている。
【００９９】
上記構成から成るＬＤＯレギュレータ回路１３０において、オペアンプ１３１は、ＬＤＯ帰還電圧Ｖａｄｊと、第２基準電圧Ｖｒｅｆ１及び第２ソフトスタート電圧Ｖｓｓ２の低い方とを一致させるように、ＬＤＯ出力電圧Ｖｌｄｏの出力帰還制御を行う。また、トランジスタ１３３、定電流源１３４、及び、コンデンサ１３５は、半導体装置１００の起動とともに、コンデンサ１３５の充電を開始することで、緩やかに上昇する第２ソフトスタート電圧Ｖｓｓ２を生成し、これをオペアンプ１３１に出力するソフトスタート回路として機能する。このソフトスタート回路の動作については、先に説明したソフトスタート回路１２０の動作と基本的に同様であるため、重複した説明は割愛する。
【０１００】
ＯＶＰ回路１４０は、アナログ電源端子ＡＶＤＤに入力される出力電圧Ｖｏｕｔが過電圧状態であるか否かを検出することにより、その検出結果に応じた論理レベルの過電圧保護信号Ｓ２を生成し、これをリセット回路１７０に出力する回路ブロックである。より具体的に述べると、ＯＶＰ回路１４０は、出力電圧Ｖｏｕｔが所定の上限電圧値（例えば１５Ｖ）よりも低ければ、過電圧保護信号Ｓ２をハイレベル（正常時の論理レベル）とし、出力電圧Ｖｏｕｔが所定の上限電圧値よりも高ければ、過電圧保護信号Ｓ２をローレベル（異常時の論理レベル）とする。なお、過電圧保護信号Ｓ２に基づく過電圧保護動作については、リセット回路１７０の動作説明と合わせて後述する。
【０１０１】
ＴＯＰ回路１５０は、監視対象温度（半導体装置１００のジャンクション温度Ｔｊ）が高温状態であるか否かを検出することにより、その検出結果に応じた論理レベルの高温保護信号Ｓ３を生成し、これをリセット回路１７０に出力する回路ブロックである。具体的に述べると、ＴＯＰ回路１５０は、ジャンクション温度Ｔｊが所定の上限温度（例えば１５０℃）よりも低ければ、高温保護信号Ｓ３をハイレベル（正常時の論理レベル）とし、ジャンクション温度Ｔｊが所定の上限温度よりも高ければ、高温保護信号Ｓ３をローレベル（異常時の論理レベル）とする。なお、高温保護信号Ｓ３に基づく高温保護動作については、リセット回路１７０の動作説明と合わせて後述する。
【０１０２】
ＵＶＬＯ回路１６０は、電源端子ＶＩＮに入力される入力電圧Ｖｉｎが低電圧状態であるか否かを検出することにより、その検出結果に応じた低電圧保護信号Ｓ４を生成し、これをリセット回路１７０に出力する回路ブロックである。具体的に述べると、ＵＶＬＯ回路１６０は、入力電圧Ｖｉｎが所定の下限電圧値（例えば１．８Ｖ）より高ければ、低電圧保護信号Ｓ４をハイレベル（正常時の論理レベル）とし、入力電圧Ｖｉｎが所定の下限電圧値より低ければ、低電圧保護信号Ｓ４をローレベル（異常時の論理レベル）とする。なお、低電圧保護信号Ｓ４に低電圧保護動作については、リセット回路１７０の動作説明と合わせて後述する。
【０１０３】
リセット回路１７０は、論理積演算器１７１、１７２と、否定論理積演算器１７３と、インバータ１７４を有し、トランジスタ１２１のゲートに出力する第１リセット信号Ｓ７と、トランジスタ１３３のゲートに出力する第２リセット信号Ｓ８と、を各々生成する回路ブロックである。接続関係についてより具体的に述べると、論理積演算器１７１の第１入力端は、ＴＯＰ回路１５０の出力端（高温保護信号Ｓ３の印加端）に接続されている。論理積演算器１７１の第２入力端は、ＵＶＬＯ回路１６０の出力端（低電圧保護信号Ｓ４の印加端）に接続されている。論理積演算器１７２の第１入力端は、論理積演算器１７１の出力端（第１演算信号Ｓ５の印加端）に接続されている。論理積演算器１７２の第２入力端は、イネーブル端子ＥＮＡに接続されている。否定論理積演算器１７３の第１入力端は、ＯＣＰ回路１１８の出力端（より正確には、過電流保護信号Ｓ１を論理反転して得られる反転過電流保護信号Ｓ１Ｂの印加端）に接続されている。否定論理積演算器１７３の第２入力端は、ＯＶＰ回路１４０の出力端（過電圧保護信号Ｓ２の印加端）に接続されている。否定論理積演算器１７３の第３入力端は、論理積演算器１７２の出力端（第２演算信号Ｓ６の印加端）に接続されている。否定論理積演算器１７３の出力端は、第１リセット信号Ｓ７の出力端として、トランジスタ１２１のゲートに接続されている。インバータ１７４の入力端は、論理積演算器１７１の出力端（第１演算信号Ｓ５の印加端）に接続されている。インバータ１７４の出力端は、第２リセット信号Ｓ８の出力端として、トランジスタ１３３のゲートに接続されている。
【０１０４】
上記構成から成るリセット回路１７０において、論理積演算器１７１は、高温保護信号Ｓ３と低電圧保護信号Ｓ４の少なくとも一方がローレベルであるときに、第１演算信号Ｓ５をローレベルとし、高温保護信号Ｓ３と低電圧保護信号Ｓ４がいずれもハイレベルであるときに、第１演算信号Ｓ５をハイレベルとする。論理積演算器１７２は、第１演算信号Ｓ５とイネーブル信号Ｓａの少なくとも一方がローレベルであるときに、第２演算信号Ｓ６をローレベルとし、第１演算信号Ｓ５とイネーブル信号Ｓａがいずれもハイレベルであるときに、第２演算信号Ｓ６をハイレベルとする。否定論理積演算器１７３は、反転過電流保護信号Ｓ１Ｂ、過電圧保護信号Ｓ２、及び、第２演算信号Ｓ６の少なくともいずれか一がローレベルであるときに、第１リセット信号Ｓ７をハイレベルとし、反転過電流保護信号Ｓ１Ｂ、過電圧保護信号Ｓ２、及び、第２演算信号Ｓ６がいずれもハイレベルであるときに、第１リセット信号Ｓ７をローレベルとする。インバータ１７４は、第１演算信号Ｓ５がローレベルであるときに、第２リセット信号Ｓ８をハイレベルとし、逆に第１演算信号Ｓ５がハイレベルであるときに、第２リセット信号Ｓ８をローレベルとする。なお、第１リセット信号Ｓ７がハイレベルとされた場合には、トランジスタ１２１がオンされるので、第１ソフトスタート電圧Ｖｓｓ１が放電される。また、第２リセット信号Ｓ８がハイレベルとされた場合には、トランジスタ１３３がオンされるので、第２ソフトスタート電圧Ｖｓｓ２が放電される。
【０１０５】
図９は、リセット動作を総括的に説明するための一覧表であり、異常状態の判定条件、ソフトスタート調整端子ＳＳに接続されるコンデンサＣ２の充放電状態、スイッチ駆動回路１１０（昇圧ＤＣ／ＤＣコンバータ）の動作状態、並びに、ＬＤＯレギュレータ回路１３０の動作状態が各々示されている。
【０１０６】
イネーブル信号Ｓａがローレベル（ディセーブル時の論理レベル）とされて、イネーブル端子ＥＮＡに現れる電圧Ｖａが所定値（Ｖｌｄｏ×０．３）を下回った場合には、第１リセット信号Ｓ７がハイレベルとなるので、トランジスタ１２１がオンされて、コンデンサＣ２が放電される。その結果、スイッチ駆動回路１１０はオフ状態（ソフトスタート動作が開始されていない状態）とされる。一方、第２リセット信号Ｓ８は、高温異常または低電圧異常が生じていない限り、イネーブル信号Ｓａに依ることなくローレベルとなるので、トランジスタ１３３がオフされて、コンデンサ１３５が充電される。その結果、ＬＤＯレギュレータ回路１３０がアクティブ状態とされて、ＬＤＯ出力電圧Ｖｌｄｏの生成が行われる。
【０１０７】
イネーブル信号Ｓａがハイレベル（イネーブル時の論理レベル）とされて、イネーブル端子ＥＮＡに現れる電圧Ｖａが所定値（Ｖｌｄｏ×０．７）を上回った場合には、他の異常が生じていないことを条件として、第１リセット信号Ｓ７がローレベルとなるので、トランジスタ１２１がオフされて、コンデンサＣ２が充電される。その結果、スイッチ駆動回路１１０がアクティブ状態とされて、出力電圧Ｖｏｕｔの生成が行われる。なお、第２リセット信号Ｓ８は、先にも述べたように、高温異常または低電圧異常が生じていない限り、イネーブル信号Ｓａに依ることなくローレベルとなるので、トランジスタ１３３がオフされて、コンデンサ１３５が充電される。その結果、ＬＤＯレギュレータ回路１３０がアクティブ状態とされて、ＬＤＯ出力電圧Ｖｌｄｏの生成が行われる。
【０１０８】
電源端子ＶＩＮに入力される入力電流Ｖｉｎが所定の下限値（１．８Ｖ）を下回った場合には、低電圧保護信号Ｓ３がローレベルとなり、第１リセット信号Ｓ７と第２リセット信号Ｓ８がいずれもハイレベルとなるので、トランジスタ１２１とトランジスタ１３３がいずれもオンされて、コンデンサＣ２とコンデンサ１３５がいずれも放電される。その結果、スイッチ駆動回路１１０とＬＤＯレギュレータ回路１３０はいずれもオフ状態とされる。なお、入力電圧Ｖｉｎの低電圧状態が解消されれば半導体装置１００は再起動する。
【０１０９】
半導体装置１００のジャンクション温度Ｔｊが所定の上限値（１５０℃）を上回った場合には、高温保護信号Ｓ４がローレベルとなり、第１リセット信号Ｓ７と第２リセット信号Ｓ８がいずれもハイレベルとなるので、トランジスタ１２１とトランジスタ１３３がいずれもオンされ、コンデンサＣ２とコンデンサ１３５がいずれも放電される。その結果、スイッチ駆動回路１１０とＬＤＯレギュレータ回路１３０はいずれもオフ状態とされる。なお、電源電圧Ｖｉｎが再投入されれば、半導体装置１００は再起動する。
【０１１０】
アナログ電源端子ＡＶＤＤに入力される出力電圧Ｖｏｕｔが所定の上限値（１５Ｖ）を上回った場合には、過電圧保護信号Ｓ２がローレベルとなり、第１リセット信号Ｓ７がハイレベルとなるので、トランジスタ１２１がオンされて、コンデンサＣ２が放電される。その結果、スイッチ駆動回路１１０はオフ状態とされる。一方、第２リセット信号Ｓ８は高温異常または低電圧異常が生じていない限り、過電圧保護信号Ｓ２に依ることなくローレベルとなるので、トランジスタ１３３がオフされて、コンデンサ１３５が充電される。その結果、ＬＤＯレギュレータ回路１３０がアクティブ状態とされて、ＬＤＯ出力電圧Ｖｌｄｏの生成が行われる。なお、出力電圧Ｖｏｕｔの過電圧状態が解消されれば、半導体装置１００は再起動する。
【０１１１】
インダクタ接続端子ＬＸに流れるスイッチ電流Ｉｓｗ（またはインダクタ電流ＩＬ）が過電流状態となった場合には、過電流保護信号Ｓ１がハイレベルとなり、第１リセット信号Ｓ７がハイレベルとなるので、トランジスタ１２１がオンされて、コンデンサＣ２が放電される。その結果、スイッチ駆動回路１１０はオフ状態とされる。一方、第２リセット信号Ｓ８は、高温異常または低電圧異常が生じていない限り、過電流保護信号Ｓ１に依ることなくローレベルとなるので、トランジスタ１３３がオフされて、コンデンサ１３５が充電される。その結果、ＬＤＯレギュレータ回路１３０がアクティブ状態とされて、ＬＤＯ出力電圧Ｖｌｄｏの生成が行われる。なお、スイッチ電流Ｉｓｗ（またはインダクタ電流ＩＬ）の過電流状態が解消されれば、半導体装置１００は再起動する。
【０１１２】
図６に戻って、半導体装置１００に内蔵される回路ブロックについての説明を続ける。
【０１１３】
閾値電圧生成回路１８０はｐｎｐ型バイポーラトランジスタ１８１と、抵抗１８２（抵抗値Ｒｂ）と、オペアンプ１８３と、第３基準電圧源１８４とを有し、ＯＣＰコンパレータ１１７の閾値電圧Ｖｔｈを生成する回路ブロックである。接続関係について述べると、トランジスタ１８１のエミッタは、イネーブル端子ＥＮＡに接続されている。トランジスタ１８１のコレクタは、抵抗１８２を介して接地端に接続される一方、閾値電圧Ｖｔｈの出力端として、ＯＣＰコンパレータ１１７の反転入力端（−）にも接続されている。トランジスタ１８１のベースは、オペアンプ１８３の出力端に接続されている。オペアンプ１８３の反転入力端（−）は、イネーブル端子ＥＮＡに接続されている。オペアンプ１８３の非反転入力端（＋）は、第３基準電圧源１８４の負極端に接続されている。第３基準電圧源１８４の正極端は、ＬＤＯ出力端子ＬＤＯＯに接続されている。
【０１１４】
次に、上記構成から成る閾値電圧生成回路１８０の動作について説明する。
【０１１５】
マイコン２００から半導体装置１００に入力されているイネーブル信号Ｓａがハイレベル（イネーブル時の論理レベル）とされて、半導体装置１００の駆動が許可されている場合、オペアンプ１８３は、その反転入力端（−）に印加されるイネーブル端子ＥＮＡの端子電圧Ｖａと、その非反転入力端（＋）に印加される第３基準電圧Ｖｒｅｆ３（＝ＬＤＯ出力電圧Ｖｌｄｏから第３基準電圧源１８４の起電圧Ｖｂを差し引いた固定電圧）とを一致させるように、トランジスタ１８１のベース電圧を生成する。
【０１１６】
上記の帰還制御により、イネーブル端子ＥＮＡとＬＤＯ出力端子ＬＤＯＯの間、すなわち、抵抗Ｒａの両端間には、第３基準電圧源１８４の起電圧Ｖｂが印加される。このとき抵抗Ｒａには、抵抗Ｒａの抵抗値に応じた電流Ｉａ（＝Ｖｂ／Ｒａ）が流れる。
【０１１７】
なお、第３基準電圧源１８４の起電圧Ｖｂは、論理積演算器１７２におけるイネーブル信号Ｓａの論理レベル判定に支障を生じることのない適切な微小電圧（例えば０．１Ｖ）に設定されている。
【０１１８】
このようにして生成された電流Ｉａは、イネーブル端子ＥＮＡからトランジスタ１８１を介して抵抗１８２に流される。なお、マイコン２００のイネーブル信号出力端は、オープンドレイン形式（またはオープンコレクタ形式）とされており、イネーブル信号Ｓａがハイレベルとされているときには、マイコン２００のイネーブル信号出力用トランジスタがオフされているので、ＬＤＯ出力端子ＬＤＯＯから抵抗Ｒａを介してマイコン２００に電流が流れることも、マイコン２００からイネーブル端子ＥＮＡに電流が流れ込むこともない。また、オペアンプ１８３の反転入力端（−）や論理積演算器１７３の第２入力端はいずれもハイインピーダンスとされており、イネーブル端子ＥＮＡから論理積演算器１７３に電流が流れることもない。従って、抵抗Ｒａに流れる電流Ｉａは、全て抵抗１８２に流される。その結果、抵抗１８２の一端からは、電流Ｉａの電流値と抵抗１８２の抵抗値に応じた電圧信号（＝Ｖｂ／Ｒａ×Ｒｂ）が引き出され、この電圧信号が閾値電圧Ｖｔｈとして出力される。
【０１１９】
ここで、閾値電圧Ｖｔｈの電圧値を決定する上記パラメータのうち、第３基準電圧源１８４の起電圧Ｖｂと、抵抗１８２の抵抗値Ｒｂについては、いずれも半導体装置１００の製造時に予め設定された固定値である。従って、閾値電圧Ｖｔｈの電圧値は、抵抗Ｒａの抵抗値に応じて可変制御される。
【０１２０】
上記で説明したように、本実施形態の閾値電圧生成回路１８０は、定電圧であるＬＤＯ出力電圧Ｖｌｄｏが印加されるＬＤＯ出力端子ＬＤＯＯと、外付けの抵抗Ｒａを介してＬＤＯ出力端子ＬＤＯＯに接続されるイネーブル端子ＥＮＡと、を備えた半導体装置１００に集積化され、ＬＤＯ出力端子ＬＤＯＯとイネーブル端子ＥＮＡとの間に所定の電圧Ｖｂを印加することで、抵抗Ｒａに電流Ｉａを流し、この電流Ｉａに応じて半導体装置１００の内部パラメータである閾値電圧Ｖｔｈを設定する構成とされている。
【０１２１】
このような構成であれば、半導体装置１００の動作設定端子（ロジック端子）と内部パラメータ設定端子（アナログ端子）とを１つにまとめることができるので、半導体装置１００の外部端子数を不要に増大することなく、閾値電圧Ｖｔｈの電圧値を任意に設定することが可能となり、延いては、パッケージの小型化やコストダウンを実現することが可能となる。
【０１２２】
なお、マイコン２００から半導体装置１００に入力されるイネーブル信号Ｓａがローレベル（ディセーブル時の論理レベル）とされ、半導体装置１００の駆動が禁止されている場合には、閾値電圧生成回路１８０で所望の閾値電圧Ｖｔｈを生成することはできなくなるが、そもそもＯＣＰ回路１１８自体が駆動を禁止された状態となるため、特段の支障が生じることはない。
【０１２３】
また、上記の実施形態では、昇圧型スイッチングレギュレータを形成するＤＣ／ＤＣコントローラＩＣに内蔵され、過電流保護回路の過電流保護値（閾値電圧Ｖｔｈ）を任意に設定する閾値電圧生成回路として、本発明に係るパラメータ設定回路を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、その他の用途に供されるパラメータ設定回路にも好適に適用することができる。また、本発明は、降圧型スイッチングレギュレータや昇降圧型のスイッチングレギュレータなど、様々な電源装置にも広く適用することが可能である。
【０１２４】
また、上記実施形態では、閾値電圧Ｖｔｈの設定用抵抗として、イネーブル端子ＥＮＡをＬＤＯ出力端子ＬＤＯＯにプルアップする抵抗Ｒａを流用した構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、抵抗Ｒａを介したイネーブル端子ＥＮＡのプルアップ先については、例えば電源端子ＶＩＮに変更しても構わない。要するに、抵抗Ｒａの両端間電圧を半導体装置１００の内部で所定の固定値に帰還制御することができる限り、抵抗Ｒａを介したイネーブル端子ＥＮＡのプルアップ先は不問である。
【０１２５】
また、上記実施形態では、閾値電圧Ｖｔｈの設定用抵抗として、イネーブル端子ＥＮＡに接続されるプルアップ抵抗Ｒａを流用した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、イネーブル端子ＥＮＡのほか、モード設定ピンや周波数切換ピンなど、ロジック信号の入力端子、出力端子、または、入出力端子に接続されるプルアップ抵抗やプルダウン抵抗を流用することができる。ただし、ＯＣＰ回路１１８を駆動しておく必要のある状態、つまり、半導体装置１００の駆動許可状態には、ロジック信号の論理レベルがハイレベルまたはローレベルに固定されていなければならない。
【０１２６】
また、ＭＯＳ電界効果トランジスタとバイポーラトランジスタとの相互置換についても任意である。そのような相互置換を行う場合には、エミッタをソースに、コレクタをドレインに、ベースをゲートに各々置換するように、トランジスタの接続を行えばよい。
【０１２７】
＜第１、第２の技術的特徴の組み合わせ＞
図１１は、上記した第１、第２の技術的特徴を併せ持つ液晶駆動装置の一構成例を示す回路図である。本構成例の液晶駆動装置は、図６で示した半導体装置１００の内部に、図４で示したロジック回路Ａ（液晶表示パネル２の駆動制御回路）、ユニットゲインアンプＢ１〜Ｂｘ、ユニットゲインアンプＣ１〜Ｃｙ、及び、ユニットゲインアンプＤを組み込んだ構成とされている。
【０１２８】
ロジック回路Ａは、マイコン２００から入力される映像信号に基づいて、ソース電圧Ｖｓ１〜Ｖｓｘ、ゲート電圧Ｖｇ０〜Ｖｇｙ、及び、コモン電圧Ｖｃのパルス制御（映像信号に応じた階調制御や、フレーム毎ないしはドット毎の論理反転制御など）を行う。
【０１２９】
ユニットゲインアンプＢ１〜Ｂｘは、出力電圧Ｖｏｕｔの供給を受けて駆動され、液晶表示パネル２に接続されるｘ系統のソース信号経路上に各々設けられており、ロジック回路Ａからの入力信号に応じたソース電圧Ｖｓ１〜Ｖｓｘを出力する。
【０１３０】
ユニットゲインアンプＣ１〜Ｃｙは、出力電圧Ｖｏｕｔの供給を受けて駆動され、液晶表示パネル２に接続されるｙ系統のゲート信号経路上に各々設けられており、ロジック回路Ａからの入力信号に応じたゲート電圧Ｖｇ１〜Ｖｇｙを出力する。
【０１３１】
ユニットゲインアンプＤは、出力電圧Ｖｏｕｔの供給を受けて駆動され、液晶表示パネル２に接続される１系統のコモン信号経路上に設けられており、ロジック回路Ａからの入力信号に応じたコモン電圧Ｖｃを出力する。
【０１３２】
なお、上記したユニットゲインアンプＢ１〜Ｂｘ、ユニットゲインアンプＣ１〜Ｃｙ、及び、ユニットゲインアンプＤとしては、図１〜図３で示したオペアンプを好適に用いることができる。
【０１３３】
本構成例の液晶駆動装置であれば、第１の技術的特徴による作用・効果（スルーレートの高速化）と、第２の技術的特徴による作用・効果（外部端子数の削減）を併せて享受することができるので、より商品価値の高い液晶駆動装置を提供することが可能となる。
【０１３４】
＜その他の変形例＞
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１３５】
＜第１の産業上の利用可能性＞
本発明は、例えば、液晶ディスプレイ、プラズマディスプレイ、ノートパソコン用電源（ＤＤＲ［Double-Data-Rate］メモリ用電源など）、ＤＶＤ［Digital Versatile Disc］プレーヤ／レコーダ、ＢＤ［Blu-Ray Disc］プレーヤ／レコーダなどに広く一般に用いられる汎用オペアンプのスルーレートを高速化する上で有用な技術である。
【０１３６】
＜第２の産業上の利用可能性＞
本発明は、例えば、液晶ディスプレイ、プラズマディスプレイ、ノートパソコン用電源（ＤＤＲ［Double-Data-Rate］メモリ用電源など）、ＤＶＤ［Digital Versatile Disc］プレーヤ／レコーダ、ＢＤ［Blu-Ray Disc］プレーヤ／レコーダなどに搭載される電源装置の小型化を図る上で有用な技術である。
【符号の説明】
【０１３７】
１０    第１差動入力部（Ｐチャネル型）
１１、１２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１３、１４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２０    第２差動入力部（Ｎチャネル型）
２１、２２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２３、２４    Ｐチャネル型ＭＯＳ電界効果トランジスタ
３０    出力部
３１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
３２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
３３、３４    抵抗
３５、３６    容量
４０    第１補助電流生成部
４１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
４２    抵抗
４３    容量
４４、４５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
５０    第２補助電流生成部
５１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
５２    抵抗
５３    容量
５４、５５    Ｐチャネル型ＭＯＳ電界効果トランジスタ
６０    駆動電流生成部
６１、６２、６３    Ｐチャネル型ＭＯＳ電界効果トランジスタ
６４、６５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１    液晶駆動装置
２    液晶表示パネル
Ａ    ロジック回路
Ｂ０〜Ｂｘ    ユニットゲインアンプ（オペアンプ）
Ｃ０〜Ｃｙ    ユニットゲインアンプ（オペアンプ）
Ｄ    ユニットゲインアンプ（オペアンプ）
１００    半導体装置（ＤＣ／ＤＣコントローラＩＣ）
１１０    スイッチ駆動回路
１１１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
１１２    制御部
１１３    エラーアンプ
１１４    第１基準電圧源
１１５    スイッチ
１１６    抵抗
１１７    過電流保護コンパレータ（ＯＣＰコンパレータ）
１１８    過電流保護回路（ＯＣＰ回路）
１２０    ソフトスタート回路
１２１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２２    定電流源
１３０    ＬＤＯレギュレータ
１３１    オペアンプ
１３２    第２基準電圧源
１３３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３４    定電流源
１３５    コンデンサ
１４０    過電圧保護回路（ＯＶＰ回路）
１５０    高温保護回路（ＴＯＰ回路）
１６０    低電圧ロックアウト回路（ＵＶＬＯ回路）
１７０    リセット回路
１７１、１７２    論理積演算器
１７３    否定論理積演算器
１７４    インバータ
１８０    閾値電圧生成回路（パラメータ設定回路）
１８１    ｐｎｐ型バイポーラトランジスタ
１８２    抵抗
１８３    オペアンプ
１８４    第３基準電圧源
２００    マイコン
Ｌ１    インダクタ
Ｄ１    ダイオード
Ｃ１〜Ｃ３    コンデンサ
Ｒ１〜Ｒ５    抵抗
Ｒａ    抵抗（プルアップ用／保護値設定用）
ＶＩＮ    電源端子  
ＡＤＪ    ＬＤＯ帰還入力端子
ＬＤＯＯ    ＬＤＯ出力端子
ＥＮＡ    イネーブル端子
ＦＢ    帰還入力端子
ＣＯＭＰ    位相補償端子
ＬＸ    インダクタ接続端子
ＡＶＤＤ    アナログ電源端子
ＳＳ    ソフトスタート調整端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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