(57)【要約】【課題】入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を提供する。【解決手段】同じ回路構成のVDD 電源系の第１、第２のレベルシフタ11、12と、VEXTQ 電源系のインバータ13と、VDD 電源系のインバータ15を具備し、第１のレベルシフタ11内の２個の入力用NMOSトランジスタTN1 、TN2 のゲート端子には、VEXTQ 電源系の入力信号INとインバータ13の出力信号を入力し、第２のレベルシフタ12内の２個の入力用NMOSトランジスタTN3 、TN4 のゲート端子には、第１のレベルシフタ11の出力ノードA2の信号とインバータ13の出力信号を入力し、第２のレベルシフタ12の出力ノードA4の信号をインバータ15により波形整形して出力信号OUT を得る。【選択図】    図１
2011119865.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子が第１電源系の電源電圧供給ノードに結合された第１チャネルの第１のトランジスタと、
ソース端子が第１電源系の電源電圧供給ノードに結合され、ドレイン端子が前記第１のトランジスタのゲート端子に接続され、ゲート端子が前記第１のトランジスタのドレイン端子に接続された第１チャネルの第２のトランジスタと、
ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に第２電源系の第１の信号が入力される第２チャネルの第３のトランジスタと、
ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に前記第１の信号の反転信号が入力される第２チャネルの第４のトランジスタとを含む第１のレベルシフタと、
ソース端子が第１電源系の電源電圧供給ノードに結合された第１チャネルの第５のトランジスタと、
ソース端子が第１電源系の電源電圧供給ノードに結合され、ドレイン端子が前記第５のトランジスタのゲート端子に接続され、ゲート端子が前記第５のトランジスタのドレイン端子に接続された第１チャネルの第６のトランジスタと、
ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に第２の信号が入力される第２チャネルの第７のトランジスタと、
ドレイン端子が前記第６のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に前記第２のトランジスタ及び前記第４のトランジスタの共通ドレイン端子の信号が入力される第２チャネルの第８のトランジスタとを含む第２のレベルシフタ
とを具備したことを特徴する半導体集積回路。
【請求項２】
前記第２電源系の電源電圧が供給され、前記第１の信号が入力されて前記第２の信号を出力する反転回路をさらに具備したことを特徴する請求項１記載の半導体集積回路。
【請求項３】
前記第１電源系の電源電圧が前記第２電源系の電源電圧よりも大きいことを特徴する請求項１記載の半導体集積回路。
【請求項４】
ソース端子が第１電源系の電源電圧供給ノードに接続され、ドレイン端子が前記第１のトランジスタのソース端子に接続され、ゲート端子に前記第１の信号が入力される第１チャネルの第９のトランジスタと、
ソース端子が第１電源系の電源電圧供給ノードに接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続され、ゲート端子に前記第２の信号が入力される第１チャネルの第１０のトランジスタと、
ソース端子が第１電源系の電源電圧供給ノードに接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続され、ゲート端子に前記第２の信号が入力される第１チャネルの第１１のトランジスタと、
ソース端子が第１電源系の電源電圧供給ノードに接続され、ドレイン端子が前記第６のトランジスタのソース端子に接続され、ゲート端子に前記第１の信号の正転信号が入力される第１チャネルの第１０のトランジスタ
とをさらに具備したことを特徴する請求項１記載の半導体集積回路。
【請求項５】
前記第２電源系の電源電圧が供給され、前記第１の信号が入力されて前記第２の信号を出力する第１の反転回路と、
前記第２電源系の電源電圧が供給され、前記第２の信号が入力されて前記第１の信号の正転信号を出力する第２の反転回路
とをさらに具備したことを特徴する請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源系の回路相互間に設けられて信号をレベルシフトするレベルシフト回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路チップでは、低消費電力化等のため、内部では外部I/O とは異なる電源電圧を使用することが多い。また、半導体集積回路チップ内部の外部入力受信回路は、外部I/O と同じ電源電圧を使用することが多いので、レベルシフト回路を用いてチップ内部で信号の電圧を変換する必要がある。
【０００３】
図７は、VEXTQ （外部）電源系の信号をVDD （内部）電源系の信号にレベルシフトする従来のレベルシフト回路を示している。11はVDD 電源系のレベルシフタ、13はVEXTQ 電源系のインバータ、15はVDD 電源系のインバータである。レベルシフタ11は、４個のPMOSトランジスタTP1 、TP2 、TP3 、TP4 と２個のNMOSトランジスタTN1 、TN2 で構成されている。なお、PMOSトランジスタTP1 とTP3 は、VDD とVEXTQ に差があるときにレベルシフタ11の出力信号が反転し易くするために設けられている。インバータ13は、それぞれ１個のPMOSトランジスタTP9 及びNMOSトランジスタTN5 で構成されており、VEXTQ 電源系の入力信号INを反転する。インバータ15は、それぞれ１個のPMOSトランジスタTP11及びNMOSトランジスタTN7 で構成されており、レベルシフタ11の出力信号を波形整形して信号OUT を出力する。
【０００４】
従来のレベルシフト回路は以下のように動作する。すなわち、入力信号INが“L”から“H”に立ち上がるとき、NMOSトランジスタTN1 がオンし、レベルシフタ11の一方の出力ノードA1の電位が“L”に低下していく。出力ノードA1の電位が充分に“L”に低下した時点でPMOSトランジスタTP4 がオンし、レベルシフタ11の他方の出力ノードA2の電位が“H”に上昇する。ノードA2の電位がインバータ15の回路閾値を越えると、出力信号OUT が“H”から“L”に反転する。
【０００５】
一方、入力信号INが“H”から“L”に立ち下がるときは、インバータ13の出力ノードB1が“L”から“H”に変化し、NMOSトランジスタTN2 がオンし、レベルシフタ11の他方の出力ノードA2の電位が“L”に低下する。ノードA2の電位がインバータ15の回路閾値よりも下がると、出力信号OUT が“L”から“H”に反転する。
【０００６】
従来のレベルシフト回路では、レベルシフタ11の出力ノードA2が“H”になるときと“L”になるときとで、遷移時間（回路を通過する時間）が異なる。具体的には、入力信号INが“L”に立ち下がり、インバータ13の出力ノードB1が“H”になり、NMOSトランジスタTN2 がオンしてレベルシフタ11の出力ノードA2が“L”になるときは速い。しかし、入力信号INが“H”に立ち上がり、出力ノードA2が“H”になるときは、出力ノードA1がある程度“L”に下がらなければPMOSトランジスタTP4 がオンしないので、レベルシフタ11の出力ノードA2が“H”になるときは少し遅くなる。この結果、出力信号OUT の遷移時間も異なる。
【０００７】
このように、従来のレベルシフト回路では、入力信号の立ち上がり時と立ち下がり時で遷移時間に差が生じる。入力信号の立ち上がり時と立ち下がり時でレベルシフト回路の信号の遷移時間に差があると、外部装置のI/O においてセットアップ／ホールド（setup/hold）等のマージンを余分に取る必要が生じ、外部装置の性能を劣化させる。
【０００８】
特許文献１には、多数のレベルシフタを多数の異なる電源電圧にそれぞれ接続することにより、段階的に信号レベルをシフトさせることで、各レベルシフタ間の変換電位差を小さくして変換動作のパフォーマンスを上げるレベルシフト回路が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３６３８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を備えた半導体集積回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路の一実施形態は、ソース端子が第１電源系の電源電圧供給ノードに結合された第１チャネルの第１のトランジスタと、ソース端子が第１電源系の電源電圧供給ノードに結合され、ドレイン端子が前記第１のトランジスタのゲート端子に接続され、ゲート端子が前記第１のトランジスタのドレイン端子に接続された第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に第２電源系の第１の信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に前記第１の信号の反転信号が入力される第２チャネルの第４のトランジスタとを含む第１のレベルシフタと、ソース端子が第１電源系の電源電圧供給ノードに結合された第１チャネルの第５のトランジスタと、ソース端子が第１電源系の電源電圧供給ノードに結合され、ドレイン端子が前記第５のトランジスタのゲート端子に接続され、ゲート端子が前記第５のトランジスタのドレイン端子に接続された第１チャネルの第６のトランジスタと、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に第２の信号が入力される第２チャネルの第７のトランジスタと、ドレイン端子が前記第６のトランジスタのドレイン端子に接続され、ソース端子が接地電圧の供給ノードに接続され、ゲート端子に前記第２のトランジスタ及び前記第４のトランジスタの共通ドレイン端子の信号が入力される第２チャネルの第８のトランジスタとを含む第２のレベルシフタとを具備する。
【発明の効果】
【００１２】
本発明によれば、入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体集積回路上に設けられるレベルシフト回路の一実施形態に係る構成を示す回路図。
【図２】図１のレベルシフト回路の要部の電位変化を示す波形図。
【図３】図１のレベルシフト回路の要部の電位変化を示す波形図。
【図４】本発明の半導体集積回路が適用されるSSD の一構成例を示すブロック図。
【図５】図４に示す１つのNANDメモリチップに含まれるNAND型フラッシュメモリの一例を示す機能ブロック図。
【図６】図４に示す１つのNANDメモリチップに含まれる１個の物理ブロックの構成例を示す回路図。
【図７】従来のレベルシフト回路の回路図。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明を実施の形態により説明する。  
図１は、本発明の半導体集積回路上に設けられるレベルシフト回路の一実施形態に係る構成を示す回路図である。本レベルシフト回路は、VEXTQ （外部）電源系の信号をVDD （内部）電源系の信号にレベルシフトするものであり、例えばVEXTQ ＜VDD であるとする。
【００１５】
図１において、11はVDD 電源系の第１のレベルシフタ、12はVDD 電源系の第２のレベルシフタ、13はVEXTQ 電源系のインバータ、14はVEXTQ 電源系のインバータ、15はVDD 電源系のインバータである。
【００１６】
インバータ13は、それぞれ１個のPMOSトランジスタTP9 及びNMOSトランジスタTN5 で構成されており、VEXTQ 電源系の電源電圧が供給される。インバータ13にはVEXTQ 電源系の入力信号INが入力される。インバータ14は、それぞれ１個のPMOSトランジスタTP10及びNMOSトランジスタTN6 で構成されており、VEXTQ 電源系の電源電圧が供給される。このインバータ14にはインバータ13の出力ノードB1の信号が入力される。従って、インバータ14の出力ノードB2の信号は、入力信号INの正転信号に相当する。
【００１７】
第１のレベルシフタ11は、４個のPMOSトランジスタTP1 、TP2 、TP3 、TP4 と２個のNMOSトランジスタTN1 、TN2 で構成されている。PMOSトランジスタTP1 のソース端子はVDD 電源系の電源電圧供給ノードに接続されている。PMOSトランジスタTP1 のドレイン端子にはPMOSトランジスタTP2 のソース端子が接続され、ゲート端子には入力信号INが入力される。PMOSトランジスタTP3 のソース端子はVDD 電源系の電源電圧供給ノードに接続されている。PMOSトランジスタTP3 のドレイン端子にはPMOSトランジスタTP4 のソース端子が接続され、ゲート端子にはインバータ13の出力ノードB1の信号が入力される。PMOSトランジスタTP2 のゲート端子はPMOSトランジスタTP4 のドレイン端子に接続され、PMOSトランジスタTP4 のゲート端子はPMOSトランジスタTP2 のドレイン端子に接続され、両PMOSトランジスタTP2 、TP4 のゲート端子とドレイン端子とは互いに交差接続されている。
【００１８】
NMOSトランジスタTN1 のドレイン端子はPMOSトランジスタTP2 のドレイン端子に接続され、ソース端子は接地電圧VSS の供給ノードに接続され、ゲート端子には入力信号INが入力される。NMOSトランジスタTN1 及びPMOSトランジスタTP2 の共通ドレイン端子は、第１のレベルシフタ11の一方の出力ノードA1となる。NMOSトランジスタTN2 のドレイン端子はPMOSトランジスタTP4 のドレイン端子に接続され、ソース端子は接地電圧VSS の供給ノードに接続され、ゲート端子にはインバータ13の出力ノードB1の信号が入力される。NMOSトランジスタTN2 及びPMOSトランジスタTP4 の共通ドレイン端子は、第１のレベルシフタ11の他方の出力ノードA2となる。
【００１９】
第２のレベルシフタ12は第１のレベルシフタ11と同様の回路構成を有し、４個のPMOSトランジスタTP5 、TP6 、TP7 、TP8 と２個のNMOSトランジスタTN3 、TN4 で構成されている。PMOSトランジスタTP5 のソース端子はVDD 電源系の電源電圧供給ノードに接続されている。PMOSトランジスタTP5 のドレイン端子にはPMOSトランジスタTP6 のソース端子が接続され、ゲート端子にはインバータ13の出力ノードB1の信号が入力される。PMOSトランジスタTP7 のソース端子はVDD 電源系の電源電圧供給ノードに接続されている。PMOSトランジスタTP7 のドレイン端子にはPMOSトランジスタTP8 のソース端子が接続され、ゲート端子にはインバータ14の出力ノードB2の信号が入力される。PMOSトランジスタTP6 のゲート端子はPMOSトランジスタTP8 のドレイン端子に接続され、PMOSトランジスタTP8 のゲート端子はPMOSトランジスタTP6 のドレイン端子に接続され、両PMOSトランジスタTP6 、TP8 のゲート端子とドレイン端子とは互いに交差接続されている。
【００２０】
NMOSトランジスタTN3 のドレイン端子はPMOSトランジスタTP6 のドレイン端子に接続され、ソース端子は接地電圧VSS の供給ノードに接続され、ゲート端子にはインバータ13の出力ノードB1の信号が入力される。NMOSトランジスタTN3 及びPMOSトランジスタTP6 の共通ドレイン端子は、第２のレベルシフタ12の一方の出力ノードA3となる。NMOSトランジスタTN4 のドレイン端子はPMOSトランジスタTP8 のドレイン端子に接続され、ソース端子は接地電圧VSS の供給ノードに接続され、ゲート端子には第１のレベルシフタ11の他方の出力ノードA2の信号が入力される。NMOSトランジスタTN4 及びPMOSトランジスタTP8 の共通ドレイン端子は、第２のレベルシフタ12の他方の出力ノードA4となる。
【００２１】
インバータ15は、それぞれ１個のPMOSトランジスタTP11及びNMOSトランジスタTN7 で構成されており、VDD 電源系の電源電圧が供給される。このインバータ15には第２のレベルシフタ12の出力ノードA4の信号が入力され、インバータ15はこの信号を波形整形して信号OUT を出力する。
【００２２】
なお、第１、第２のレベルシフタ11、12において、互いに対応するトランジスタは、駆動力が等しくなるように例えばチャネル幅が等しく設定されている。
【００２３】
まず、図１のレベルシフト回路の全体の動作を説明する前に、第１、第２のレベルシフタ11、12内のPMOSトランジスタTP1 、TP3 、TP5 、TP7 の機能について簡単に説明しておく。これらのPMOSトランジスタは、VDD とVEXTQ に差があるときにレベルシフタ11、12の出力信号が反転し易くするために設けられている。例えば、第１のレベルシフタ11の一方の出力ノードA1を“H”から“L”に低下させるとき、入力信号INは“H”なので、PMOSトランジスタTP1 はカットオフし、NMOSトランジスタTN1 によってノードA1の電位をVSS 方向に放電する際に、PMOSトランジスタTP1 は放電動作を妨げず、ノードA1は“L”に反転し易くなる。
【００２４】
次に、図１のレベルシフト回路の全体の動作を図２及び図３の波形図を参照して説明する。図２は入力信号INが“L”から“H”に変化する際の、図３は入力信号INが“H”から“L”に変化する際の要部の電位変化を示す波形図であり、それぞれ入力信号IN、出力信号 OUT、ノードA1〜A4及びノードB1の電位を示している。
【００２５】
入力信号INが“L”状態のとき、インバータ13の出力ノードB1の信号は“H”状態なので、第１のレベルシフタ11では、NMOSトランジスタTN1 がオフ状態、NMOSトランジスタTN2 がオン状態である。従って、一方の出力ノードA1の信号は“H”状態、他方の出力ノードA2の信号は“L”状態である。他方、第２のレベルシフタ12では、NMOSトランジスタTN3 がオン状態、NMOSトランジスタTN4 がオフ状態である。従って、一方の出力ノードA3の信号は“L”状態、他方の出力ノードA4の信号は“H”状態である。また、インバータ15の出力信号 OUTは“L”状態である。
【００２６】
次に、図２に示すように、入力信号INが“L”から“H”に変化すると、第１のレベルシフタ11では、NMOSトランジスタTN1 がオンし、NMOSトランジスタTN2 がオフするので、一方の出力ノードA1が“L”に反転し、他方の出力ノードA2が“H”に反転する。また、インバータ13の出力ノードB1の信号は“L”に反転する。第２のレベルシフタ12では、NMOSトランジスタTN3 がオフし、NMOSトランジスタTN4 がオンするので、一方の出力ノードA3が“H”に反転し、他方の出力ノードA4が“L”に反転する。従って、出力ノードA4の信号が入力されるインバータ15の出力信号OUTは“H”に反転する。
【００２７】
他方、入力信号INが“H”状態のときは、インバータ13の出力ノードB1の信号は“L”状態なので、第１のレベルシフタ11では、NMOSトランジスタTN1 がオン状態、NMOSトランジスタTN2 がオフ状態である。従って、一方の出力ノードA1の信号は“L”状態、他方の出力ノードA2の信号は“H”状態である。他方、第２のレベルシフタ12では、NMOSトランジスタTN3 がオフ状態、NMOSトランジスタTN4 がオン状態である。従って、一方の出力ノードA3の信号は“H”状態、他方の出力ノードA4の信号は“L”状態である。また、インバータ15の出力信号OUT は“H”状態である。
【００２８】
次に、図３に示すように、入力信号INが“H”から“L”に変化すると、第１のレベルシフタ11では、NMOSトランジスタTN1 がオフし、NMOSトランジスタTN2 がオンするので、一方の出力ノードA1が“H”に反転し、他方の出力ノードA2が“L”に反転する。また、インバータ13の出力ノードB1の信号は“H”に反転する。第２のレベルシフタ12では、NMOSトランジスタTN3 がオンし、NMOSトランジスタTN4 がオフするので、一方の出力ノードA3が“L”に反転し、他方の出力ノードA4が“H”に反転する。従って、出力ノードA4の信号が入力されるインバータ15の出力信号OUTは“L”に反転する。
【００２９】
ここで、図２の波形図に示すように入力信号INが“L”から“H”に変化するときは、第１のレベルシフタ11においてNMOSトランジスタTN1 がオンし、出力ノードA1の電位がある程度低下してからPMOSトランジスタTP4 がオンし始めるため、出力ノードA2の信号が“H”になるまではある程度の遷移時間（t1）を要する。また、出力ノードA2の信号が“H”になった後から、第２のレベルシフタ12においてNMOSトランジスタTN4 がオンし、出力ノードA4の信号が“L”になるまではある程度の遷移時間（t2）を要する。
【００３０】
一方、図３の波形図に示すように入力信号INが“H”から“L”に変化するときは、第１のレベルシフタ11においてNMOSトランジスタTN2がオンし、出力ノードA2の信号が“L”になるまではある程度の遷移時間（t3）を要する。また、インバータ13の出力ノードB1の信号が“H”となり、第２のレベルシフタ12においてNMOSトランジスタTN3 がオンし、出力ノードA3の電位がある程度低下してからPMOSトランジスタTP8 がオンし始めるため、出力ノードA4の信号が“H”になるまではある程度の遷移時間（t4）を要する。ここで、第１、第２のレベルシフタ11、12は同じ回路構成を有し、互いに対応するトランジスタは駆動力が等しいので、遷移時間（t1）と（t4）はほぼ等しく、かつ遷移時間（t2）と（t3）もほぼ等しくなる。この結果、本実施形態のレベルシフト回路では、入力信号INの立ち上がり時と立ち下がり時とで遷移時間差を少なくすることができる。
【００３１】
なお、本実施形態において、第１、第２のレベルシフタ11、12内のPMOSトランジスタTP1 、TP3 、TP5 、TP7 は省略することができる。これに伴い、インバータ14も省略することができる。PMOSトランジスタTP1 、TP3 、TP5 、TP7 を省略する場合には、第１、第２のレベルシフタ11、12内のPMOSトランジスタTP2 、TP4 、TP6 、TP8 のソース端子をVDD 電源系の電源電圧供給ノードに接続すればよい。
【００３２】
図４は、本発明の半導体集積回路が適用されるSSD (Solid State Drive)の一構成例を示すブロック図である。SSD は、例えばNAND型フラッシュメモリを用いて構成され、ハードディスク装置の代替として開発されている。SSD 100 は、ATA インタフェース（ATA I/F）21などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPU コアなどのホスト装置（以下、ホストと略す）22と接続され、ホスト22の外部メモリとして機能する。また、SSD 100 は、RS232Cインタフェース（RS232C I/F）などの通信インタフェース23を介して、デバッグ用／製造検査用機器200 との間でデータを送受信することができる。
【００３３】
SSD 100 は、不揮発性半導体メモリとしてのNAND型フラッシュメモリ（以下、NANDメモリと略す）24と、コントローラとしてのドライブ制御回路25と、揮発性半導体メモリとしてのDRAM30と、電源回路26と、状態表示用のLED 27と、ドライブ内部の温度を検出する温度センサ28と、フューズ29とを備えている。
【００３４】
電源回路26は、ホスト22側の電源回路から供給される外部直流電源から複数の異なる内直流電源電圧を生成し、これら内部直流電源電圧をSSD 100 内の各回路に供給する。また、電源回路26は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路25に供給する。
【００３５】
フューズ29は、ホスト22側の電源回路とSSD 100 内部の電源回路26との間に設けられている。外部電源回路から過電流が供給された場合、フューズ29が切断され、内部回路の誤動作を防止する。
【００３６】
NANDメモリ24は、例えば４並列動作を行う４つの並列動作要素24ａ〜24ｄを有し、４つの並列動作要素24ａ〜24ｄは、４つのチャネル（ch0 〜ch3 ）によってドライブ制御回路25に接続されている。各並列動作要素24ａ〜24ｄは、バンクインターリーブが可能な複数のバンクによって構成されている。すなわち、各並列動作要素は、例えば４バンク（Bank0 〜Bank3 ）によって構成されており、各バンクは、複数のNANDメモリチップ、例えば２つのメモリチップ（Chip0 、Chip1 ）により構成されている。
【００３７】
各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン０、プレーン１の２つの領域（District）に分割されている。プレーン０およびプレーン１は、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等）を備えており、倍速モードを使用することにより、同時に消去／書き込み／読み出しを行うことが可能である。
【００３８】
このように、NANDメモリ24の各NANDメモリチップは、複数のチャネルによる並列動作、複数のバンクによるバンクインターリーブ動作、同一バンク内の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、２つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。
【００３９】
DRAM30は、ホスト22とNANDメモリ24との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。DRAM30の作業領域用メモリに記憶される内容は、例えばNANDメモリ24に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブル（スナップショット）、あるいは管理テーブルの変更差分であるログ情報などがある。
【００４０】
なお、DRAM30の代わりに、FeRAM （Ferroelectric Random Access Memory）、MRAM （Magnetoresistive Random Access Memory）、PRAM （Phase change Random Access Memory）などの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをNANDメモリ24に退避させる動作の一部又は全部を省略することができる。
【００４１】
ドライブ制御回路25は、ホスト22とNANDメモリ24との間でDRAM30を介してデータ転送制御を行うとともに、SSD 100 内の各構成要素を制御する。また、ドライブ制御回路25は、状態表示用LED 27にステータス表示用信号を供給するとともに、電源回路26からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路25内及びSSD 100 内の各部に供給する機能も有している。
【００４２】
各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。
【００４３】
図５は、図４に示す１つのNANDメモリチップに含まれるNAND型フラッシュメモリの一例を示す機能ブロック図である。
【００４４】
メモリセルアレイ201 は、複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ201 には、ビット線を制御するためのビット制御回路202 とワード線制御回路206 が接続されている。
【００４５】
ビット線制御回路202 は、ビット線を介してメモリセルアレイ201 中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ201 中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ201 中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路202 には、カラムデコーダ203 、データ入出力バッファ204 が接続されている。
【００４６】
ビット線制御回路202 内のデータ記憶回路はカラムデコーダ203 によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ204 を介してデータ入出力回路205 から外部へ出力される。データ入出力回路205 は、メモリチップ外部のドライブ制御回路25に接続される。
【００４７】
ドライブ制御回路25は、データ入出力回路205 から出力されたデータを受ける。さらに、ドライブ制御回路25は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD 、アドレスADD 、及びデータDTを出力する。ドライブ制御回路25からデータ入出力回路205 に入力された書き込みデータは、データ入出力バッファ204 を介して、カラムデコーダ203 によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路207 に供給される。
【００４８】
ワード線制御回路206 は、メモリセルアレイ201 に接続されている。このワード線制御回路206 は、メモリセルアレイ210 中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００４９】
メモリセルアレイ201 、ビット線制御回路202 、カラムデコーダ203 、データ入出力バッファ204 、及びワード線制御回路206 は、制御信号及び制御電圧発生回路207 に接続され、この制御信号及び制御電圧発生回路207 によって制御される。
【００５０】
制御信号及び制御電圧発生回路207 は、制御信号入力回路208 に接続され、ドライブ制御回路４から制御信号入力回路208 を介して入力されるALE （アドレス・ラッチ・イネーブル）、CLE （コマンド・ラッチ・イネーブル）、WE（ライト・イネーブル）などの各種制御信号、及びドライブ制御回路25からデータ入出力回路205 及びデータ入出力バッファ204 を介して入力されるコマンドCMD によって制御される。
【００５１】
この制御信号及び制御電圧発生回路207 は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路207 は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧や読み出し電圧、消去電圧を生成可能とされている。
【００５２】
さらに、制御信号及び制御電圧発生回路207 は、読み出し電圧のレベルを変更可能とされている。すなわち、制御信号及び制御電圧発生回路207 は、制御信号入力回路208 を介して入力される各種制御信号、データ入出力回路205 及びデータ入出力バッファ204 を介して入力されるコマンドCMD を受けて、読み出し動作時にワード線に印加する電圧を＋方向、または−方向にシフトさせる機能を有している。
【００５３】
ビット線制御回路202 、カラムデコーダ203 、ワード線制御回路206 、制御信号及び制御電圧発生回路207 は書き込み回路、及び読み出し回路を構成している。
【００５４】
メモリセルアレイ201 は、本体データを格納するための記憶領域に加えて、ECC (Error Correction Code)を記憶する記憶領域201bを有している。
【００５５】
先に説明した実施形態のレベルシフト回路は、図５に示すNANDメモリチップのデータ入出力回路205 及び制御信号入力回路208 内に設けられ、チップ外部から入力されるデータや制御信号を外部入力信号として受信する外部入力信号受信回路の後段に設けられる。
【００５６】
図６は、図４に示す１つのNANDメモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のNANDストリングを備えている（ｐは、０以上の整数）。各NANDストリングに含まれる選択トランジスタST1 は、ドレインがビット線BL0 〜BLp に接続され、ゲートが選択ゲート線SGD に共通接続されている。また、選択トランジスタST2 は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGS に共通接続されている。
【００５７】
各メモリセルトランジスタ（メモリセルとも言う）MTは、半導体基板上に形成された積層ゲート構造を備えたMOSFET（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMTは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMTは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００５８】
また、メモリセルトランジスタMTは、浮遊ゲート電極を有する構造に限らず、MONOS （Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。MONOS 構造のメモリセルトランジスタMTについても同様に、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００５９】
各NANDストリングにおいて、（ｑ＋１）個のメモリセルトランジスタMTは、選択トランジスタST1 のソースと選択トランジスタST2 のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMTは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【００６０】
各NANDストリングにおいて、最もドレイン側に位置するメモリセルトランジスタMTから順に、制御ゲート電極がワード線WL0 〜WLq にそれぞれ接続されている。従って、ワード線WL0 に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1 のソースに接続され、ワード線WLq に接続されたメモリセルトランジスタMTのソースは選択トランジスタST2 のドレインに接続されている。
【００６１】
ワード線WL0 〜WLq は、物理ブロック内のNANDストリング間で、メモリセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続される（ｐ＋１）個のメモリセルトランジスタMTは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。
【００６２】
また、ビット線BL0 〜BLp は、ブロック間で、選択トランジスタST1 のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。
【符号の説明】
【００６３】
11…第１のレベルシフタ、12…第２のレベルシフタ、13、14、15…インバータ。
【図１】
2011119865.tif 000003
【図２】
2011119865.tif 000004
【図３】
2011119865.tif 000005
【図４】
2011119865.tif 000006
【図５】
2011119865.tif 000007
【図６】
2011119865.tif 000008
【図７】
2011119865.tif 000009