(57)【要約】      （修正有）【課題】出力可能な電圧レンジを拡大し、スイッチトランジスタのゲートサイズを縮減可能とし、面積の削減を可能とする。【解決手段】互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群２０Ａ、２０Ｂを出力する参照電圧発生回路２０と、第１及び第２の参照電圧群を入力し、入力デジタル信号に対応した参照電圧を選択するデコーダ１０を備え、デコーダは第１の参照電圧群２０Ａを受ける第１のサブデコーダ１１と、第２の参照電圧群２０Ｂを受ける２のサブデコーダ１２と、第２のサブデコーダ１２で選択された参照電圧を受け第１のサブデコーダ１１又は出力端子５に出力する第３のサブデコーダ１３を含む。各サブデコーダ１１、１２、１３はバックゲートに電源電圧Ｖｂｐ１、Ｖｂｐ２が供給されたトランジスタＭＰ１、ＭＰ２、ＭＰ３を含む。【選択図】図１
2011172100.tif 000002
【特許請求の範囲】
【請求項１】
互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群を出力する参照電圧発生回路から、前記第１及び第２の参照電圧群を入力し、入力されるデジタル信号に対応した参照電圧を選択して出力するデコーダであって、
前記第１の参照電圧群を受ける第１のサブデコーダと、
前記第２の参照電圧群を受ける第２のサブデコーダと、
前記第２のサブデコーダで選択された参照電圧を受け、前記第１のサブデコーダ又は前記デコーダの出力端子に出力する第３のサブデコーダと、
を含み、
前記第１のサブデコーダは、バックゲートに第１の電源電圧が供給された第１導電型の第１のトランジスタで構成されたスイッチを複数備え、
前記第２のサブデコーダは、バックゲートに前記第１の電源電圧と異なる第２の電源電圧が供給された前記第１導電型の第２のトランジスタで構成されたスイッチを複数備え、
前記第３のサブデコーダは、バックゲートに前記第１の電源電圧が供給された前記第１導電型の第３のトランジスタで構成されたスイッチを少なくとも１つ備え、
前記第１の電源電圧は、
前記第１の参照電圧群のうち前記第２の電圧区間から最も離れている電圧の第１の参照電圧とされるか、又は、前記第２の電圧区間との大小関係が前記第１の参照電圧と同一であり、前記第１の参照電圧よりも前記第２の電圧区間から更に離れている所定の電圧とされ、
前記第２の電源電圧は、
前記第２の参照電圧群のうち前記第１の電圧区間に最も近い電圧の第２の参照電圧から、前記第１の電圧範囲内にあり且つ前記第１の参照電圧には達しない範囲の所定の電圧とされている、ことを特徴とするデコーダ。
【請求項２】
前記第１のサブデコーダと前記第３のサブデコーダの一方のサブデコーダにおいて、前記第３のサブデコーダの出力ノードと前記第１のサブデコーダの内部ノードとの接続ノードに、前記第１の参照電圧群又は前記第２の参照電圧群の一方の参照電圧が選択出力されるとき、他方のサブデコーダからの参照電圧は前記接続ノードには出力されないように制御される、ことを特徴とする請求項１記載のデコーダ。
【請求項３】
前記第３のサブデコーダは、前記第１のサブデコーダとの接続ノードと前記第２のサブデコーダとの接続ノードと間に、前記第１導電型の前記第３のトランジスタと、前記第３のトランジスタと並列形態で接続された第２導電型の第４トランジスタと、を含む、ことを特徴とする請求項１又は２記載のデコーダ。
【請求項４】
前記第１導電型がＰ型であり、
前記第１の電圧範囲の下限の電圧が前記第２の電圧範囲の上限の電圧よりも高い電圧とされ、
前記第１の電源電圧は、前記第１の電圧範囲の上限の電圧以上に設定され、
前記第２の電源電圧は、前記第２の電圧範囲の上限の電圧以上であり、且つ、前記第１の電圧範囲の上限の電圧未満に設定されている、ことを特徴とする請求項１乃至３のいずれか１項に記載のデコーダ。
【請求項５】
前記第１導電型がＮ型であり、
前記第１の電圧範囲の上限の電圧が前記第２の電圧範囲の下限の電圧よりも低い電圧とされ、
前記第１の電源電圧は、前記第１の電圧範囲の下限の電圧以下に設定され、
前記第２の電源電圧は、前記第２の電圧範囲の下限の電圧以下であり、且つ、前記第１の電圧範囲の下限の電圧よりも高く設定されている、ことを特徴とする請求項１乃至３のいずれか１項に記載のデコーダ。
【請求項６】
前記第２の電源電圧が、前記第１又は第２の参照電圧群として供給される複数の基準電圧群の一つから供給される、ことを特徴とする請求項１乃至５のいずれか１項に記載のデコーダ。
【請求項７】
前記第１のサブデコーダにおいて、
前記入力されるデジタル信号のあるビット信号とその相補信号の一方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第１のトランジスタで構成された第１のスイッチと、
前記あるビットより１ビット下位のビット信号とその相補信号の他方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第１のトランジスタで構成された第２のスイッチと、
を備え、
前記第３のサブデコーダにおいて、
前記あるビットより１ビット下位のビット信号とその相補信号の一方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第３のトランジスタで構成された第３のスイッチを備え、
前記第３のスイッチの出力端が、前記第３のサブデコーダの出力端として、前記第１のサブデコーダ内の前記第２のスイッチの出力端と接続ノードで共通接続され、
前記接続ノードは、前記第１のサブデコーダ内の前記第１のスイッチの入力端に接続される、ことを特徴とする請求項１乃至４のいずれか１項に記載のデコーダ。
【請求項８】
前記第１のサブデコーダにおいて、
前記入力されるデジタル信号のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビット信号とその相補信号によりオン・オフ制御され、出力端が前記デコーダの出力端子に共通に接続され、バックゲートに前記第１の電源電圧が供給された第１導電型の第１のトランジスタで構成された第１、第２のスイッチを備え、
前記第１、第２のスイッチの一方がオンのとき、前記デジタル信号のＭＳＢより下位側のビット信号によって選択され、オン状態の一方の前記スイッチの入力端に伝達された選択参照電圧を前記デコーダの出力端子に出力し、
前記第３のサブデコーダにおいて、前記ＭＳＢの１ビット下位のビット信号とその相補信号の一方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第３のトランジスタで構成された第３のスイッチを備え、
前記第３のスイッチの出力端が、前記第３のサブデコーダの出力端として、前記第１のサブデコーダにおいて、前記ＭＳＢの１ビット下位のビット信号とその相補信号の他方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第１のトランジスタで構成された第４のスイッチの出力端と接続ノードで共通接続され、
前記接続ノードは、前記第１、第２のスイッチの一方の入力端に接続される、ことを特徴とする請求項１乃至５のいずれか１項に記載のデコーダ。
【請求項９】
前記第１のサブデコーダにおいて、
前記入力されるデジタル信号のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のビット信号とその相補信号によりそれぞれ、オン・オフ制御され、出力端が前記デコーダの出力端子に共通に接続され、バックゲートに前記第１の電源電圧が供給された第１導電型の第１のトランジスタで構成された第１のスイッチと第２のスイッチを備え、
前記第１のスイッチと前記第２のスイッチの一方がオンのとき、前記デジタル信号のＭＳＢより下位側のビット信号によって選択され、オン状態の一方の前記スイッチの入力端に伝達された選択参照電圧を前記デコーダの出力端子に出力し、
前記第３のサブデコーダにおいて、前記ＭＳＢとその相補信号の一方によりオン・オフ制御され、バックゲートに前記第１の電源電圧が供給された第１導電型の第３のトランジスタで構成された第３のスイッチを備え、
前記第３のスイッチの出力端は、前記第３のサブデコーダの出力端として、前記第１のサブデコーダの前記第１のスイッチと前記第２のスイッチと共通に前記デコーダの出力端子に接続される、ことを特徴とする請求項１乃至３のいずれか１項に記載のデコーダ。
【請求項１０】
前記第１導電型がＰ型であり、
前記第２のサブデコーダの前記第１導電型の第２のトランジスタのバックゲートに供給される前記第２の電源電圧は、前記第１のサブデコーダの前記第１及び第２のスイッチのうち、前記第３のスイッチと同時にオン状態に制御されるスイッチで選択出力される参照電圧の最大電圧よりも高い電圧に設定されている、ことを特徴とする請求項９記載のデコーダ。
【請求項１１】
前記第３のスイッチが、前記第１導電型の第３のトランジスタに並置された、前記第１導電型と逆導電型の第４のトランジスタを備え、前記第３のトランジスタと前記第４のトランジスタは対応するビット信号とその相補信号により同時にオン・オフ制御される、ことを特徴とする請求項７乃至１０のいずれか１項に記載のデコーダ。
【請求項１２】
前記第１、第２の電圧範囲、前記第１の電源電圧、及び前記第２の電源電圧は、前記デコーダの高電位電源電圧と低電位電源電圧の範囲内にある、ことを特徴とする請求項７乃至１０のいずれか１項に記載のデコーダ。
【請求項１３】
互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群を出力する参照電圧発生回路と、
請求項１乃至１２のいずれか１項に記載の前記デコーダと、
を備えた電圧選択回路。
【請求項１４】
互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群を出力する参照電圧発生回路と、
前記第１及び第２の参照電圧群を入力し、デジタル映像信号を前記デジタル信号として入力して選択した電圧を出力するデコーダであって、請求項１乃至１２のいずれか１項に記載のデコーダと、
前記デコーダの出力を入力して増幅し表示パネル上の表示素子に接続するデータ線に出力する出力増幅回路と、
を備えたデータドライバ。
【請求項１５】
前記デコーダが、
正極参照電圧群を入力して選択出力するデコーダと、
負極参照電圧群を入力して選択出力するデコーダと、
を備えている、請求項１４記載のデータドライバ。
【請求項１６】
前記表示素子は液晶素子又は有機ＥＬ素子である、請求項１４又は１５記載のデータドライバ。
【請求項１７】
請求項１４乃至１６のいずれか１項に記載のデータドライバを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電圧信号を入力しデジタル信号に基づき選択出力するデコーダ、及びそれを用いた表示装置のデータドライバに関する。
【背景技術】
【０００２】
図１９は、映像データ信号に基づき複数の参照電圧の中から１つの電圧（階調電圧）を選択して表示パネルの表示素子に供給するデータドライバのデコーダ回路の典型的な構成の一例を説明するための図である。なお、図１９では、説明の容易化のため、映像データ信号を３ビットのデジタル信号（Ｈｉｇｈが高位側電源ＶＤＤ、Ｌｏｗが低位側電源ＶＳＳ）としており、３ビットデータとその相補信号Ｄ１／Ｄ１Ｂ、Ｄ２／Ｄ２Ｂ、Ｄ３／Ｄ３Ｂによりトーナメント方式で８個の参照電圧Ｖ１〜Ｖ８の中から１つを選択して出力する構成が例示されている。すなわち、Ｄ１／Ｄ１Ｂ、Ｄ２／Ｄ２Ｂ、Ｄ３／Ｄ３Ｂをゲートに受けてオン・オフ制御され、オン時に選択電圧を出力するスイッチ（トランスファゲート）として機能する１４個のｐＭＯＳトランジスタ（パストランジスタ）を備えている。８個の参照電圧Ｖ１〜Ｖ８は、高位側電源ＶＤＤと低位側電源ＶＳＳ（例えばＧＮＤ（グランド）電位）に関して、ＶＤＤ≧Ｖ１＞Ｖ２＞Ｖ３＞・・・＞Ｖ８≧ＶＳＳなる大小関係を有する。
【０００３】
図１９の構成において、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のＤ１がＬｏｗ（Ｄ１の相補信号Ｄ１ＢはＨｉｇｈ）の場合、Ｄ１をゲートに受けるｐチャネルトランジスタ９０２、９０４、９０６、９０８がオンし、Ｄ１Ｂをゲートに受けるｐチャネルトランジスタ９０１、９０３、９０５、９０７はオフとされ、参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８がそれぞれｐチャネルトランジスタ９０９、９１０、９１１、９１２の一端（例えばソース）に伝達される。一方、Ｄ１ＢがＬｏｗ（Ｄ１＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ９０１、９０３、９０５、９０７がオンし、ｐチャネルトランジスタ９０２、９０４、９０６、９０８がオフし、参照電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７がそれぞれｐチャネルトランジスタ９０９、９１０、９１１、９１２の一端（例えばソース）に伝達される。
【０００４】
Ｄ２がＬｏｗ（Ｄ２の相補信号Ｄ２ＢはＨｉｇｈ）の場合、Ｄ２をゲートに受けるｐチャネルトランジスタ９１０、９１２がオンし、Ｄ２Ｂをゲートに受けるｐチャネルトランジスタ９０９、９１１はオフとされ、ｐチャネルトランジスタ９０３又は９０４を通過した電圧Ｖ３又はＶ４の一方と、ｐチャネルトランジスタ９０７又は９０８を通過した電圧Ｖ７又はＶ８の一方とが、それぞれｐチャネルトランジスタ９１３と９１４の一端（例えばソース）に伝達される。一方、Ｄ２ＢがＬｏｗ（Ｄ２＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ９０９、９１１がオンし、ｐチャネルトランジスタ９１０、９１２はオフとされ、ｐチャネルトランジスタ９０１又は９０２を通過した電圧Ｖ１又はＶ２の一方と、ｐチャネルトランジスタ９０５又は９０６を通過した電圧Ｖ５又はＶ６の一方とが、それぞれｐチャネルトランジスタ９１３と９１４の一端（例えばソース）に伝達される。
【０００５】
Ｄ３がＬｏｗ（Ｄ３Ｂ＝Ｈｉｇｈ）の場合、Ｄ３をゲートに受けるｐチャネルトランジスタ９１４がオンし、Ｄ３Ｂをゲートに受けるｐチャネルトランジスタ９１３はオフとされ、ｐチャネルトランジスタ９１１又は９１２を通過した電圧（Ｖ５〜Ｖ８のいずれか）が端子５に伝達される。一方、Ｄ３ＢがＬｏｗの（Ｄ３＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ９１３がオンし、ｐチャネルトランジスタ９１４はオフとされ、ｐチャネルトランジスタ９０９又は９１０を通過した電圧（Ｖ１〜Ｖ４のいずれか）が端子５に伝達される。
【０００６】
ｐＭＯＳトランジスタ９０１〜９１４のバックゲートには高位側電源電圧ＶＤＤが供給される。ＭＯＳトランジスタがオンするとき、すなわちゲート酸化膜直下の基板表面にキャリアのチャネルが形成される（反転層が形成される）ときのゲート・ソース間電圧を閾値電圧と呼び、ｐＭＯＳトランジスタではゲート・ソース間電圧は負値のため、以下では、ｐＭＯＳトランジスタの閾値電圧Ｖｔｐ（＜０）は大小関係等に関して絶対値｜Ｖｔｐ｜で扱うことにする。
【０００７】
ここで、基板バイアス効果について概説しておく。標準のテキストブック等で周知の通り、ＭＯＳトランジスタの閾値電圧は基板電圧ＶＢＳに対して、次式（１）で与えられる。
【０００８】
2011172100.tif 000003
（１）
【０００９】
2011172100.tif 000004
（２）
【００１０】
式（１）のＶｔｈ０はｎＭＯＳトランジスタの場合、基板電圧が０のときの閾値電圧であり、ΔＶｔｈは式（２）で与えられ、バックゲート電圧がＶＢＳのときの増分である。式（２）において、γは基板バイアス効果係数であり、次式（３）で与えられる。
【００１１】
2011172100.tif 000005
（３）
【００１２】
ただし、ｑは電子電荷量、εＳｉはシリコンの誘電率、Ｎｓｕｂは基板の不純物濃度、Ｃｏｘは単位面積のゲート容量である。γは例えば０．４Ｖ１／２あるいは０．５Ｖ１／２で近似される場合が多い。
【００１３】
また、式（２）のΦＦは、次式（４）で与えられる。
2011172100.tif 000006
（４）
【００１４】
ただし、ＥＦはフェルミレベル、ＥＩはギャップ中央の真性フェルミレベル、ｑは電子電荷量、Ｎｓｕｂは基板の不純物濃度、ｎＩは真性シリコンの自由電子密度、ｋはボルツマン定数、Ｔは絶対温度である。２ΦＦは例えば０．７Ｖ程度の値として扱われる。
【００１５】
ｎＭＯＳトランジスタの場合、バックゲート電圧Ｖｂｎをソース電位（例えばＧＮＤ電位）から下げると、その閾値電圧Ｖｔｎは、ΔＶｔｎとして式（２）のΔＶｔｈ分高くなり、逆に、バックゲート電圧Ｖｂｎをソース電位（ＧＮＤ電位）から上げると、閾値電圧Ｖｔｎは低くなる。ｎ型シリコン基板内に設けられるｐＭＯＳトランジスタの場合、バックゲート電圧をソース電位（例えば電源電圧ＶＤＤ）よりも上げると、閾値電圧の絶対値｜Ｖｔｐ｜は、ΔＶｔｐとして、式（２）のΔＶｔｈ分、大となり、逆に電源電圧ＶＤＤから下げると、その閾値電圧の絶対値｜Ｖｔｐ｜は小さくなる（低閾値化）。
【００１６】
図１９のデコーダにおいて、例えば低電位側の参照電圧Ｖ８、Ｖ７等を選択するｐＭＯＳトランジスタ９０８、９０７、９１２、９１４は、ゲートにＬｏｗ電圧（ＶＳＳ）が印加された場合、ソースに印加される電位はＶ８＝ＶＳＳ＋α又はＶ７＝ＶＳＳ＋β（β＞α≧ＶＳＳ）であり、そのゲート・ソース間電圧｜ＶＧＳ｜＝｜α｜又は｜β｜がその閾値電圧｜Ｖｔｐ｜より小のときには、ターンオン（コンダクト）しない。またターンオンしても、ｐＭＯＳトランジスタの伝播遅延時間が増大し、出力に遅延が生じる場合がある。さらに、オン抵抗Ｒｏｎを下げるには、ｐＭＯＳトランジスタのゲート幅（Ｗ）を増やす必要があり、面積増となる。
【００１７】
よく知られているように、ＭＯＳトランジスタのオン抵抗Ｒｏｎは次式（５）で与えられる。
2011172100.tif 000007
（５）
【００１８】
ただし、μｃはキャリアの移動度（ｎＭＯＳの場合、電子、ｐＭＯＳの場合、正孔）、Ｃｏｘは単位面積のゲート容量、Ｗはゲート幅、Ｌはゲート長、ＶＧＳはゲート・ソース間電圧、Ｖｔは閾値電圧である。式（５）から、オン抵抗Ｒｏｎの値を下げるには、例えばゲート幅Ｗを大とするか、あるいは、Ｖｔｈを下げＶＧＳ−Ｖｔｈを大としてもよい。
【００１９】
図１９のデコーダにおいて、Ｖ８＝ＶＳＳ＋α、又はＶ７＝ＶＳＳ＋β（β＞α＞０）を一端に受けるｐＭＯＳトランジスタ９０７、９０８等がゲートにＬｏｗ電位を受けてターンオン（電気的に導通）するには、ｐＭＯＳトランジスタの閾値電圧Ｖｔｐを下げる必要がある。
【００２０】
なお、データドライバのデコーダ回路の選択電圧範囲を広げるため、ＭＯＳトランジスタの閾値電圧を低くした場合、階調電圧の回り込みが発生することが知られている（特許文献１）。図２０は、特許文献１（特開２０００−２５０４９０号公報）の図５から引用したものである。特許文献１には、ドレインドライバのデコーダ回路の低ＶｔｈのＭＯＳトランジスタ化する階調グループの最上位に配置されたＭＯＳトランジスタＭ１をＣＭＯＳトランジスタ化することで、低ＶｔｈのＭＯＳトランジスタ化した部分の外部からの階調電圧の回り込みを防止する構成が開示されている。図２０において、デコーダの出力レンジ拡大のため、トランジスタＭ２〜Ｍ７を低Ｖｔｈ化している。そして、参照電圧Ｖ９の選択時に、低Ｖｔｈ化したｎＭＯＳトランジスタ側への回りこみ（ドレイン・ソース間リーク）を防止するため、ＭＯＳトランジスタＭ１をｐＭＯＳトランジスタと並列接続しＣＭＯＳ化している。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０００−２５０４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
以下に関連技術の分析を与える。
【００２３】
なお、特許文献１では、ＭＯＳトランジスタＭ１のドレイン・ソース間リークを防止するものであるのに対して、後述される本発明では、ＰＮＰ接合リークを課題としており、扱う物理現象が全く相違していることを、予め付言しておく。
【００２４】
特許文献１においては、低Ｖｔｈ化は、Ｖ５〜Ｖ７において最も低い階調となるＶ７においてエンハンスメントＭＯＳである必要があり、それに対応したＶｔｈ制御インプラの打ち込み量によって調整していることが記載されている。このため、マスク追加、製造工程の増加等で製造コストが増加する。また、低Ｖｔｈ化する電圧範囲が変わると、Ｖｔｈ制御の最適値も変わるが、可変的な電圧範囲の条件に対応させて、製造工程においてトランジスタの閾値電圧Ｖｔｈを調整することは現実的とはいえない。
【課題を解決するための手段】
【００２５】
本発明によれば、互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群を出力する参照電圧発生回路から、前記第１及び第２の参照電圧群を入力し、入力されるデジタル信号に対応した参照電圧を選択するデコーダであって、
前記第１の参照電圧群を受ける第１のサブデコーダと、
前記第２の参照電圧群を受ける第２のサブデコーダと、
前記第２のサブデコーダで選択された参照電圧を受け、前記第１のサブデコーダ又は前記デコーダの出力端子に出力する第３のサブデコーダと、
を含み、
前記第１のサブデコーダは、バックゲートに第１の電源電圧が供給された第１導電型の第１のトランジスタで構成されたスイッチを複数備え、
前記第２のサブデコーダは、バックゲートに前記第１の電源電圧と異なる第２の電源電圧が供給された前記第１導電型の第２のトランジスタで構成されたスイッチを複数備え、
前記第３のサブデコーダは、バックゲートに前記第１の電源電圧が供給された前記第１導電型の第３のトランジスタで構成されたスイッチを少なくとも１つ備え、
前記第１の電源電圧は、
前記第１の参照電圧群のうち前記第２の電圧区間から最も離れている電圧の第１の参照電圧、又は、
前記第２の電圧区間との大小関係が前記第１の参照電圧と同一であり、前記第１の参照電圧よりも前記第２の電圧区間から更に離れている所定の電圧とされ、
前記第２の電源電圧は、
前記第２の参照電圧群のうち前記第１の電圧区間に最も近い電圧の第２の参照電圧から、前記第１の電圧範囲内にあり且つ前記第１の参照電圧には達しない範囲の所定の電圧とされているデコーダが提供される。本発明によれば、該デコーダを備えたデータドライバが提供され、さらに該データドライバを備えた表示装置が提供される。
【発明の効果】
【００２６】
本発明によれば、サブデコーダのスイッチトランジスタに所定のバックゲート電源を供給して閾値電圧（絶対値）を低下させることで、出力可能な電圧レンジを拡大することができる。また本発明によれば、上記効果に加え、さらに可変的な電圧範囲の条件に応じてバックゲート電源電圧を調整し、スイッチトランジスタの閾値電圧（絶対値）の低下量等を適切に制御することができる。さらに、本発明によれば、デコーダのスイッチを構成するトランジスタのゲートサイズの縮減を可能とし、面積の削減を可能としている。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態の構成を説明する図である。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施形態の構成を説明する図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第４の実施例の構成を示す図である。
【図７】本発明の第５の実施例の構成を示す図である。
【図８】比較例を説明する図である。
【図９】ｐＭＯＳトランジスタを説明する図である。
【図１０】本発明における選択電圧とｐＭＯＳトランジスタのオン抵抗を説明する図である。
【図１１】ｎＭＯＳトランジスタ説明する図である。
【図１２】本発明の第３の実施形態の構成を示す図である。
【図１３】本発明の第４の実施形態の構成を説明する図である。
【図１４】本発明を説明する図である。
【図１５】本発明の第５の実施形態のデータドライバの構成を説明する図である。
【図１６】本発明の第６の実施形態のデータドライバの構成を説明する図である。
【図１７】本発明の第７の実施形態のアクティブマトリクス駆動方式の液晶表示装置の構成例を示す図である。
【図１８】本発明の第８の実施形態のアクティブマトリクス駆動方式の有機ＥＬ表示装置の構成例を示す図である。
【図１９】デコーダの典型的な構成例を示す図である。
【図２０】特許文献１の構成を示す図である。
【発明を実施するための形態】
【００２８】
はじめに本発明の動作原理（ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ｏｐｅｒａｔｉｏｎ）の１つについて概説する。本発明に係るデコーダ回路においては、基板バイアス効果を含む実効的な閾値電圧Ｖｔｈ＝Ｖｔｈ０＋ΔＶｔｈ（Ｖ）において、選択電圧範囲に応じて一部のトランジスタのバックゲート電圧を変えることでΔＶｔｈ（Ｖ）の増加を抑え、実効的な閾値電圧の増加を抑制する。ここで、Ｖｔｈ０は基板バイアス効果がないときの閾値電圧、ΔＶｔｈ（Ｖ）は電圧Ｖのときの基板バイアス効果による閾値電圧の増分とする。
【００２９】
本発明に係るデコーダにおいては、ＭＯＳトランジスタのバックゲート電圧を変えることで、ＭＯＳトランジスタの実効的な閾値電圧を制御しており、製造工程での閾値電圧の追加調整は要らず、製造コストの上昇等は回避される。また、ＭＯＳトランジスタに対して供給される、追加のバックゲート電源電圧は、参照電圧生成回路で生成されるガンマ電源電圧等を利用してもよい。この場合、追加のバックゲート電源用に、新たに電源を追加することは不要となる。また、ＭＯＳトランジスタのバックゲート電圧を変える電圧範囲を変更する場合でも、複数のガンマ電源電圧から、最適な電源電圧を選択することができる。
【００３０】
本発明はその好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の１つにおいて、互いに重複しない第１、第２の電圧区間にそれぞれ属する第１及び第２の参照電圧群（２０Ａ、２０Ｂ）を出力する参照電圧発生回路（２０）から、第１及び第２の参照電圧群（２０Ａ、２０Ｂ）を入力し、入力されるデジタル信号（Ｄ１〜Ｄｎ）に対応した参照電圧を選択して出力するデコーダ（１０）が、第１の参照電圧群（２０Ａ）を受ける第１のサブデコーダ（１１）と、第２の参照電圧群を受ける第２のサブデコーダ（１２）と、第２のサブデコーダ（１２）で選択された参照電圧を受け、第１のサブデコーダ（１１）又は前記デコーダの出力端子（５）に出力する第３のサブデコーダ（１３）と、を含む。第１のサブデコーダ（１１）は、バックゲートに第１の電源電圧（Ｖｂｐ１）が供給された第１導電型の第１のトランジスタ（ＭＰ１）で構成されたスイッチを複数備えている。第２のサブデコーダ（１２）は、バックゲートに第１の電源電圧（Ｖｂｐ１）と異なる電圧の第２の電源電圧（Ｖｂｐ２）が供給された第１導電型の第２のトランジスタ（ＭＰ２）で構成されたスイッチを複数備えている。第３のサブデコーダ（１３）は、バックゲートに前記第１の電源電圧（Ｖｂｐ１）が供給された第１導電型の第３のトランジスタ（ＭＰ３）で構成されたスイッチを少なくとも１つ備えている。
【００３１】
本発明において、前記第１の電源電圧（Ｖｂｐ１）は、前記第１の参照電圧群のうち前記第２の電圧区間から最も離れている電圧の第１の参照電圧とされるか、又は、前記第２の電圧区間との大小関係が前記第１の参照電圧と同一であり、前記第１の参照電圧よりも前記第２の電圧区間から更に離れている所定の電圧とされる。前記第２の電源電圧（Ｖｂｐ２）は、前記第２の参照電圧群のうち前記第１の電圧区間に最も近い電圧の第２の参照電圧から、前記第１の電圧範囲内にあり且つ前記第１の参照電圧には達しない範囲の所定の電圧とされる。本発明の一態様において、前記第１導電型をＰ型とし、前記第１の電圧範囲の下限の電圧が前記第２の電圧範囲の上限の電圧よりも高電位とされ、前記第１の電源電圧（Ｖｂｐ１）は、前記第１の電圧範囲の上限の電圧以上、且つデコーダの高位側電源電圧（ＶＤＤ）以下に設定され、第２の電源電圧（Ｖｂｐ２）は、前記第２の電圧範囲の上限の電圧以上であり、且つ、前記第１の電圧範囲の上限の電圧未満に設定される。あるいは、本発明の別の態様において、前記第１導電型をＮ型とし、前記第１の電圧範囲の上限の電圧が前記第２の電圧範囲の下限の電圧よりも低電位とされ、前記第１の電源電圧（Ｖｂｐ１）は、前記第１の電圧範囲の下限の電圧以下、且つデコーダの低位側電源電圧以上に設定され、前記第２の電源電圧（Ｖｂｐ２）は、前記第２の電圧範囲の下限の電圧以下であり、且つ、前記第１の電圧範囲の下限の電圧よりも高く設定される。
【００３２】
あるいは、本発明の一態様において、追加のバックゲート電源を、半導体装置内に、増幅回路を設けることで供給するようにしてもよい。以下、本発明の実施形態、及び、本発明を具現化した実施例に即して説明する。
【００３３】
＜実施形態１＞
図１は、本発明の一実施形態の構成を示す図である。図１には、図１９と同様、ｐＭＯＳトランジスタによるデコーダの構成が例示されている。デコーダ１０は、参照電圧発生回路２０からの参照電圧の中から、ｎビット入力デジタル信号（ただし、ｎは２以上の整数である）に基づき１つを選択し端子５から出力する。図１では、ｎビット入力デジタル信号としてＤ１〜Ｄｎとその相補信号Ｄ１Ｂ〜ＤｎＢがデコーダ１０に入力される。ここで、入力デジタル信号のＨｉｇｈ電位は例えば高位側電源電圧ＶＤＤ、Ｌｏｗ電位は例えば低位側電源電圧ＶＳＳとする。図１に示すように、参照電圧発生回路２０は、基準電源電圧群１に基づいて生成された複数の参照電圧を、高電位側の第１の参照電圧群２０Ａ（第１の電圧範囲に属する）と低電位側の第２の参照電圧群２０Ｂ（第１の電圧範囲と重ならない第２の電圧範囲に属する）とに分けてデコーダ１０に出力している。
【００３４】
デコーダ１０は、高電位側の第１の参照電圧群２０Ａを入力電圧として受ける第１のサブデコーダ１１と、低電位側の第２の参照電圧群２０Ｂを入力電圧として受ける第２のサブデコーダ１２と、第２のサブデコーダ１２の出力を入力電圧として受ける第３のサブデコーダ１３とを備えている。第１のサブデコーダ１１を構成するスイッチ（パストランジスタ）をなすｐＭＯＳトランジスタＭＰ１のバックゲートには、第１の電源電圧Ｖｂｐ１が供給されている。第２のサブデコーダ１２を構成するスイッチ（パストランジスタ）をなすｐＭＯＳトランジスタＭＰ２のバックゲートには、第１の電源電圧Ｖｂｐ１と異なる電圧の第２の電源電圧Ｖｂｐ２が供給される。第３のサブデコーダ１３を構成するスイッチ（パストランジスタ）をなすｐＭＯＳトランジスタＭＰ３のバックゲートには第１の電源電圧Ｖｂｐ１が供給される。なお、図１では簡単のため、第１乃至第３のサブデコーダ１１〜１３に各１つのｐＭＯＳトランジスタが示されているが、第１、第３のサブデコーダ１１、１３の各スイッチ（パストランジスタ）を構成するｐＭＯＳトランジスタのバックゲートはいずれも第１のバックゲート電源Ｖｂｐ１に接続され、第２のサブデコーダ１２の各スイッチ（パストランジスタ）を構成するｐＭＯＳトランジスタのバックゲートは第２のバックゲート電源Ｖｂｐ２に接続される。
【００３５】
第２のサブデコーダ１２の出力と第１のサブデコーダ１１の接続ノードであるノードＮｃは、第１の参照電圧群２０Ａと第２の参照電圧群２０Ｂの一方を選択するとき、他方は非選択となるように制御される。
【００３６】
基準電源電圧群２は、電源Ｖｂｐ１、Ｖｂｐ２を、ｐＭＯＳトランジスタのバックゲートに供給する。なお、バックゲート電源電圧Ｖｂｐ２として基準電源電圧群１の電圧を用いてもよい。ここで、Ｖｂｐ２は、第２の参照電圧群２０Ｂの中の最高電位の参照電圧（第２の電圧範囲の上限）又は該第２の電圧範囲の上限よりも高い電圧とされ、且つ、第１の参照電圧群２０Ａの中の最高電位の参照電圧（第１の電圧範囲の上限）よりも低い電圧に設定される。Ｖｂｐ１は、第１の参照電圧群２０Ａの最高電位の参照電圧（第１の電圧範囲の上限）又は該第１の電圧範囲の上限よりも高い電圧とされ、且つ、高位側電源電圧ＶＤＤ以下とされる。
【００３７】
本実施形態によれば、第２のサブデコーダ１２のｐＭＯＳトランジスタＭＰ２のバックゲートに、電源Ｖｂｐ２を供給することで、その閾値電圧（絶対値）を低下させ、出力可能な電圧レンジ（参照電圧発生回路２０の参照電圧の電圧範囲）を拡大することができる。また、出力可能な電圧レンジが同じなら、第２及び第３のサブデコーダ１２及び１３のｐＭＯＳトランジスタのゲート・サイズ（ゲート幅）の増大を抑制し、面積の増大を回避することができる。
【００３８】
また、第３のサブデコーダ１３のｐＭＯＳトランジスタのバックゲートに電源Ｖｂｐ１（第１の参照電圧群２０Ａの最高電位の参照電圧（第１の電圧範囲の上限）又は該上限よりも高い電圧）を供給することで、第３のサブデコーダ１３のうち接続ノードＮｃにｐ＋拡散層（例えばドレイン）が接続するｐＭＯＳトランジスタがオフのときに、接続ノードＮｃに第１の参照電圧群２０Ａのうち選択された参照電圧が印加されても、当該ｐＭＯＳトランジスタのｐ＋拡散層から基板、バックゲート電源へのリーク電流は生じない。なお図１では、説明を容易にするため、ｐＭＯＳトランジスタのバックゲート電源電圧をＶｂｐ１、Ｖｂｐ２の２種類とした構成について例示したが、３種類以上のバックゲート電源電圧を有してもよいことは勿論である。ただし、バックゲート電源電圧を複数設ける場合には、バックゲート電源電圧ごとにトランジスタ領域を分離する必要があることを考慮する必要がある。以下の各実施例においても、２種類のバックゲート電源電圧の例で説明する。
【００３９】
＜実施例１＞
図２は、本発明の第１の実施例の構成を示す図である。図２には、図１の具体例として、図１の参照電圧発生回路２０と、デコーダ回路１０の構成の一例が示されている。図２において、参照電圧発生回路２０は、基準電源電圧群１としてＶ１、Ｖ３、Ｖ６、Ｖ８を受け、Ｖ１とＶ８間に接続された分圧抵抗（ラダー抵抗）のタップより、高電位側の第１の参照電圧群２０Ａとして、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６を出力し、低電位側の第２の参照電圧群２０ＢとしてＶ７、Ｖ８を出力している。
【００４０】
図１のｎビットデジタル信号のｎを３とした３ビットデジタル信号（Ｄ１、Ｄ２、Ｄ３）と相補信号（Ｄ１Ｂ、Ｄ２Ｂ、Ｄ３Ｂ）（Ｈｉｇｈ電位は高位側電源電圧ＶＤＤでありＬｏｗ電位は低位側電源電圧ＶＳＳである）を受け、８個の参照電圧Ｖ１〜Ｖ８の中から１つの参照電圧を選択出力するデコーダ１０は第１〜第３のサブデコーダ１１〜１３を備えている。
【００４１】
第１のサブデコーダ１１は、ゲートにＤ１（ＬＳＢ）を共通に入力し、一端（ｐ＋拡散層、例えばソース）に電圧Ｖ１、Ｖ３、Ｖ５をそれぞれ受けるｐＭＯＳトランジスタ１０１、１０３、１０５と、ゲートにＤ１Ｂ（Ｄ１の相補信号）を共通に入力し、一端（例えばソース）に電圧Ｖ２、Ｖ４、Ｖ５を受けるｐＭＯＳトランジスタ１０２、１０４、１０６と、ゲートにＤ２を共通に入力し、一端（ｐ＋拡散層、例えばソース）が、ｐＭＯＳトランジスタ１０１と１０２の他端（例えばドレイン）の接続点、ｐＭＯＳトランジスタ１０５と１０６の他端（例えばドレイン）の接続点に接続されたｐＭＯＳトランジスタ１０９、１１１と、ゲートにＤ２Ｂを共通に入力し、一端（例えばソース）がｐＭＯＳトランジスタ１０３と１０４の他端（例えばドレイン）の接続点にそれぞれ接続されたｐＭＯＳトランジスタ１１０と、ゲートにＤ３を入力し、一端（例えばソース）が、ｐＭＯＳトランジスタ１０９と１１０の他端（例えばドレイン）の接続点に接続されたｐＭＯＳトランジスタ１１３と、ゲートにＤ３Ｂを入力し、一端（ｐ＋拡散層、例えばソース）が、ｐＭＯＳトランジスタ１１１の他端（例えばドレイン）と第３のサブデコーダ１３の出力の接続点（ノードＮｃ）に接続されたｐＭＯＳトランジスタ１１４と、を備えている。なお、ｐＭＯＳトランジスタの一端／他端のソース／ドレインはｐ＋拡散層である。
【００４２】
第２のサブデコーダ１２は、ゲートにＤ１（ＬＳＢ）を入力し、一端（例えばソース）に電圧Ｖ７を受けるｐＭＯＳトランジスタ１０７と、ゲートにＤ１Ｂを入力し、一端（例えばソース）に電圧Ｖ８を受けるｐＭＯＳトランジスタ１０８とを備えている。
【００４３】
第３のサブデコーダ１３は、ゲートにＤ２Ｂを入力し、一端（例えばソース）が、ｐＭＯＳトランジスタ１０７、１０８の他端（例えばドレイン）の接続点（第２のサブデコーダ１２の出力ノード）に接続されたｐＭＯＳトランジスタ１１２を備えている。ｐＭＯＳトランジスタ１１２の他端（例えばドレイン）は、第１のサブデコーダ１１のｐＭＯＳトランジスタ１１１の他端（例えばドレイン）とノードＮｃに接続され、ｐＭＯＳトランジスタ１１４の一端（例えばソース）に接続されている。
【００４４】
第１のサブデコーダ１１のｐＭＯＳトランジスタ１０１〜１０６、１０９〜１１１、１１３、１１４のバックゲートは共通に第１のバックゲート電源Ｖｂｐ１に接続されている。
【００４５】
第２のサブデコーダ１２のｐＭＯＳトランジスタ１０７、１０８のバックゲートは共通に第２のバックゲート電源Ｖｂｐ２に接続されている。
【００４６】
第３のサブデコーダ１１３のｐＭＯＳトランジスタ１１２のバックゲートは共通に第１のバックゲート電源Ｖｂｐ１に接続されている。
【００４７】
なお、第１、第２のバックゲート電源Ｖｂｐ１、Ｖｂｐ２は、以下の（６）、（７）の関係を有する。
【００４８】
Ｖｂｐ１≧Ｖ１＞Ｖ２＞Ｖ３＞  …  ＞Ｖ８                （６）
ＶＤＤ≧Ｖｂｐ１≧Ｖ１＞Ｖｂｐ２≧Ｖ７＞Ｖ８≧ＶＳＳ    （７）
【００４９】
すなわち、低電位側の第２の参照電圧群２０ＢをなすＶ７、Ｖ８を選択するｐＭＯＳトランジスタ１０７、１０８のバックゲートは、Ｖｂｐ１よりも低電位の電源Ｖｂｐ２が供給される。
【００５０】
高電位側の第１の参照電圧群２０ＡをなすＶ１〜Ｖ６を選択する第１のサブデコーダ１１の各ｐＭＯＳトランジスタ１０１〜１０６、１０９〜１１１、１１３、１１４のバックゲートと、第２のサブデコーダ１２の出力を受ける第３のサブデコーダ１３のｐＭＯＳトランジスタ１１２のバックゲートにはＶｂｐ１が供給される。
【００５１】
第２のサブデコーダ１２の出力と第１のサブデコーダ１１との接続ノードＮｃは、参照電圧群２０Ａ、２０Ｂの一方を選択するとき、他方は非選択となるように制御される。
【００５２】
図２の構成において、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のＤ１がＬｏｗ（Ｄ１Ｂ＝Ｈｉｇｈ）の場合、Ｄ１をゲートに受けるｐチャネルトランジスタ１０１、１０３、１０５、１０７がオン（電気的に導通）し、Ｄ１Ｂをゲートに受けるｐチャネルトランジスタ１０２、１０４、１０６、１０８はオフ（電気的に非導通）とされ、参照電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７がそれぞれｐチャネルトランジスタ１０９、１１０、１１１、１１２の一端（例えばソース）に伝達される。一方、Ｄ１ＢがＬｏｗ（Ｄ１＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ１０２、１０４、１０６、１０８がオンし、ｐチャネルトランジスタ１０１、１０３、１０５、１０７がオフし、参照電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８がそれぞれｐチャネルトランジスタ１０９、１１０、１１１、１１２の一端（例えばソース）に伝達される。
【００５３】
Ｄ２がＬｏｗ（Ｄ２Ｂ＝Ｈｉｇｈ）の場合、Ｄ２をゲートに受けるｐチャネルトランジスタ１０９、１１１がオンし、Ｄ２Ｂをゲートに受けるｐチャネルトランジスタ１１０、１１２はオフとされ、ｐチャネルトランジスタ１０１又は１０２を通過した電圧Ｖ１又はＶ２の一方と、ｐチャネルトランジスタ１０５又は１０６を通過した電圧Ｖ５又はＶ６の一方とがそれぞれｐチャネルトランジスタ１１３と１１４の一端（例えばソース）に伝達される。Ｄ２ＢがＬｏｗ（Ｄ２＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ１１０、１１２がオンし、ｐチャネルトランジスタ１０９、１１１はオフとされ、ｐチャネルトランジスタ１０３又は１０４を通過した電圧Ｖ３又はＶ４の一方と、ｐチャネルトランジスタ１０７又は１０８を通過した電圧Ｖ７又はＶ８の一方とがそれぞれｐチャネルトランジスタ１１３、１１４の一端（例えばソース）に伝達される。
【００５４】
Ｄ３がＬｏｗ（Ｄ３Ｂ＝Ｈｉｇｈ）の場合、Ｄ３をゲートに受けるｐチャネルトランジスタ１１３がオンし、Ｄ３Ｂをゲートに受けるｐチャネルトランジスタ１１４はオフとされ、ｐチャネルトランジスタ１０９又は１１０を通過した電圧（Ｖ１〜Ｖ４のいずれか）が端子５に伝達される。Ｄ３ＢがＬｏｗの（Ｄ３＝Ｈｉｇｈ）の場合、ｐチャネルトランジスタ１１４がオンし、ｐチャネルトランジスタ１１３はオフとされ、ｐチャネルトランジスタ１１１又は１１２を通過した電圧（Ｖ５〜Ｖ８のいずれか）が端子５（デコーダ出力端子）に伝達される。
【００５５】
図２では、第１のサブデコーダ１１のｐＭＯＳトランジスタ１１１と、第２のサブデコーダ１２のｐＭＯＳトランジスタ１１２は相補の信号Ｄ２、Ｄ２Ｂにより、それぞれ、制御され、一方がオンのとき他方はオフとされる。
【００５６】
低電位側の第２の参照電圧群２０ＢをなすＶ７、Ｖ８を入力する第２のサブデコーダ１２のｐＭＯＳトランジスタ１０７、１０８のバックゲートは高位側電源電圧ＶＤＤよりも低電圧であり、ソースに印加される電圧以上のバックゲート電源Ｖｂｐ２（≧Ｖ７＞Ｖ８）を供給することで、ｐＭＯＳトランジスタ１０７、１０８の閾値電圧（絶対値）｜Ｖｔｐ｜は、バックゲートに高位側電源電圧ＶＤＤを印加した場合よりも低下する。
【００５７】
このため、参照電圧Ｖ７又はＶ８を選択する場合、ゲートにＬｏｗ電位（ＶＳＳ）を受けるｐＭＯＳトランジスタ１０７又は１０８は、そのゲート・ソース間電圧｜ＶＧＳ｜が閾値電圧｜Ｖｔｐ｜よりも大となるため、オン（電気的に導通）し、出力可能な電圧レンジが拡大する。また、ｐＭＯＳトランジスタ１０７、１０８の閾値電圧（絶対値）｜Ｖｔｐ｜が低下するため、遅延の増大が回避される。あるいは、ｐＭＯＳトランジスタの閾値電圧（絶対値）｜Ｖｔｐ｜が高い場合と同程度の遅延でよい場合、ゲート幅Ｗを減らして面積を削減することができる。一方、Ｖｂｐ１は参照電圧Ｖ１以上であり、且つ、電源電圧ＶＤＤ以下である。
【００５８】
なお、Ｄ２がＬｏｗ（Ｄ２ＢがＨｉｇｈ）のとき、ｐＭＯＳトランジスタ１１１がオンしノードＮｃには参照電圧Ｖ５又はＶ６が選択出力される。ノードＮｃに、ｐ＋拡散層（ドレイン）が接続されたｐＭＯＳトランジスタ１１２のバックゲート電圧は、Ｖｂｐ１であり、
Ｖｂｐ１＞Ｖ１＞Ｖ５＞Ｖ６
であるため、ｐＭＯＳトランジスタ１１２のｐ＋拡散層（ドレイン）からバックゲート電源Ｖｂｐ１あるいは基板への電流リークは発生しない。
【００５９】
また、Ｖ７、Ｖ８がｐ＋拡散層に印加されるｐＭＯＳトランジスタ１０７、１０８のバックゲート電圧Ｖｂｐ２は、
Ｖｂｐ２＞Ｖ７＞Ｖ８
であるため、ｐ＋拡散層（ドレイン）からバックゲート電源Ｖｂｐ２あるいは基板への電流リークは発生しない。
【００６０】
図２では、３ビットのデコーダの構成を例に説明したが、４ビット以上の多ビットのデコーダの構成では、第２のサブデコーダ１２で選択する参照電圧の数が増加し、第２のサブデコーダ１２のｐＭＯＳトランジスタの数も増加するが、第３のサブデコーダ１３は、１個のｐＭＯＳトランジスタで構成することができる。このため、本実施例において、第２のサブデコーダ１２のｐＭＯＳトランジスタのゲート幅Ｗを減らすことによるデコーダの面積の削減効果は大きい。
【００６１】
＜実施例２＞
図３は、本発明の第２の実施例の構成を示す図である。図３には、図１の具体例として図２とは別の構成が示されている。図３を参照すると、本実施例は、図２のｐＭＯＳトランジスタ１１２を、第２のサブデコーダ１２内に含める構成とし、ｐＭＯＳトランジスタ１１２のバックゲートに第２のバックゲート電源Ｖｂｐ２を供給し、第３のサブデコーダ１３として、第２のサブデコーダ１２の出力を一端（例えばソース）に受け、ゲートにＤ３Ｂを受け、他端（例えばドレイン）が、ｐＭＯＳトランジスタ１１３、１１４の他端（例えばドレイン）と共通に端子５に接続されたｐＭＯＳトランジスタ１１５を備え、ｐＭＯＳトランジスタ１１５のバックゲートは第１のサブデコーダ１１のｐＭＯＳトランジスタのバックケートと共通に第１のバックゲート電源Ｖｂｐ１が供給される。
【００６２】
第１のバックゲート電源Ｖｂｐ１は、図２の前記実施例と同様、以下の（８）の関係をみたす。
Ｖｂｐ１≧Ｖ１＞Ｖ２＞Ｖ３＞  …  ＞Ｖ８          （８）
【００６３】
第２のバックゲート電源Ｖｂｐ２は、以下の（９）の関係をみたす。
【００６４】
ＶＤＤ≧Ｖｂｐ１≧Ｖ１＞Ｖｂｐ２≧Ｖ５＞Ｖ６＞Ｖ７＞Ｖ８≧ＶＳＳ      （９）
【００６５】
Ｄ３がＬｏｗのとき、ｐＭＯＳトランジスタ１１３はオンし、ｐＭＯＳトランジスタ１１４、１１５はオフする。ｐＭＯＳトランジスタ１１５のバックゲート電圧Ｖｂｐ１は、オン状態のｐＭＯＳトランジスタ１１３を介してノードＮｃに現れる参照電圧の最大値Ｖ１以上であるため、ノードＮｃにＶ１が出力されてもｐＭＯＳトランジスタ１１５のドレイン（ｐ＋拡散層）から、バックゲート電源、及び、基板側への電流リークは発生しない。
【００６６】
Ｄ３ＢがＬｏｗのとき、ｐＭＯＳトランジスタ１１４、１１５がオンする。このとき、Ｄ２がＨｉｇｈの場合、ｐＭＯＳトランジスタ１１１がオンし、ｐＭＯＳトランジスタ１１２はオフし、オン状態のｐＭＯＳトランジスタ１１１とｐＭＯＳトランジスタ１１４を介してノードＮｃに参照電圧Ｖ５又はＶ６が現れる。ノードＮｃに出力された参照電圧Ｖ５又はＶ６は、オン状態のｐＭＯＳトランジスタ１１５を介してノードＮｂに現れ、ｐＭＯＳトランジスタ１１２の他端（ｐ＋拡散層：ドレイン）に印加される。しかしながら、ｐＭＯＳトランジスタ１１２のバックゲート電圧Ｖｐｂ２はＶ５以上であるため、ノードＮｂに参照電圧Ｖ５又はＶ６が印加されても、ｐＭＯＳトランジスタ１１２においてドレイン（ｐ＋拡散層）からバックゲート電源、基板側への電流リークは発生しない。
【００６７】
なお、図３では、第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８、１１２のバックゲートに供給されるバックゲート電源Ｖｂｐ２（≧Ｖ５）は、図２のバックゲート電源Ｖｂｐ２（≧Ｖ７）よりも高電位となる。このため、図３の第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８、１１２の閾値電圧（絶対値）は、図２の第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８の閾値電圧（絶対値）ほどには低くならない。しかし、第２のサブデコーダ１２の出力ノードＮｂからデコーダ１０の出力端子５までに直列形態で接続されるｐＭＯＳトランジスタであって、バックゲート電源Ｖｂｐ１が供給されるｐＭＯＳトランジスタの個数は、図２の構成の場合、２個（ｐＭＯＳトランジスタ１１２、１１４）であるのに対し、図３の構成の場合、１個（ｐＭＯＳトランジスタ１１５）に減らすことができる。このため、電圧Ｖ７又はＶ８を、デコーダ１０の出力端子５に選択出力するときのオン抵抗は、図３の構成においても、図２に示した前記実施例１と同様に、低減することができる。したがって、図３に示した本実施例においても、図２に示した実施例１と同様に、出力可能な電圧レンジを拡大することができる。あるいは、第２のサブデコーダ１２の各ｐＭＯＳトランジスタ１０７、１０８、１１２のゲート幅Ｗを減らして面積を削減することも可能である。
【００６８】
＜実施形態２＞
図４は、本発明の第２の実施形態の構成を示す図である。図４を参照すると、本実施形態においては、第３のサブデコーダ１３のスイッチをＣＭＯＳトランスファゲートで構成している。本実施例によれば、第３のサブデコーダ１３において、ｐＭＯＳトランジスタＭＰ３とｎＭＯＳトランジスタＭＮ３のＣＭＯＳ構成としたことにより、オン抵抗が下がる。ＣＭＯＳトランスファゲートのスイッチのオン抵抗は、ｐＭＯＳトランジスタＭＰ３のオン抵抗とｎＭＯＳトランジスタＭＮ３のオン抵抗の並列合成抵抗であり、ｐＭＯＳトランジスタＭＰ３のオン抵抗よりも小となる。ＣＭＯＳトランスファゲートのｐＭＯＳトランジスタＭＰ３のバックゲートには第１のバックゲート電源Ｖｐｂ１が供給されるためスイッチ（パストランジスタ）として伝達できる電圧の最低値に制約を受けるが、ｎＭＯＳトランジスタＭＮ３を付加しｎＭＯＳトランジスタスイッチＮＭ３にて伝達可能な電圧範囲と重ねることで、当該スイッチで伝達できる電圧の最低値を下げることができる。ｎＭＯＳトランジスタＭＮ３のバックゲートには第３のバックゲート電源Ｖｂｎ１が供給される。（Ｖｂｐ１、Ｖｂｐ２、Ｖｂｎ１）は、基準電源電圧群２として供給される。なお、（Ｖｂｐ１、Ｖｂｐ２、Ｖｂｎ１）のうち少なくとも１つを、基準電源電圧群１から供給するようにしてもよいことは勿論である。本実施形態によれば、図１の実施形態１と比較して、出力可能な電圧レンジを更に拡大することができる。また、第３のサブデコーダ１３において、スイッチをＣＭＯＳ構成とし当該スイッチのオン抵抗が低下したことで、第２のサブデコーダ１２の各ｐＭＯＳトランジスタＭＰ２のゲート幅Ｗを減らして面積を削減することも可能である。
【００６９】
＜実施例３＞
図５は、第３の実施例の構成を示す図である。図５には、図４の具体例として、図４の参照電圧発生回路２０と、デコーダ回路１０の構成の一例が示されている。図５を参照すると、本実施例は、図２の構成において、第３のサブデコーダ１３のｐＭＯＳトランジスタ１１２のドレインとソースに、ソースとドレインがそれぞれ接続され、ゲートにＤ２を受け、バックゲートに第３のバックゲート電源Ｖｂｎ１を受けるｎＭＯＳトランジスタ１１７を付加した構成である。第１のバックゲート電源Ｖｂｐ１、第２のバックゲート電源Ｖｂｐ２、第３のバックゲート電源Ｖｂｎ１は以下の関係をみたす。
【００７０】
Ｖｂｐ１≧Ｖ１＞Ｖ２＞Ｖ３＞  …  ＞Ｖ８                            （１０）
【００７１】
ＶＤＤ≧Ｖｂｐ１≧Ｖ１＞Ｖｂｐ２≧Ｖ７＞Ｖ８≧Ｖｂｎ１≧ＶＳＳ      （１１）
【００７２】
Ｄ２がＬｏｗ（Ｄ２ＢがＨｉｇｈ）のとき、ｐＭＯＳトランジスタ１１１がオンしノードＮｃには参照電圧Ｖ５又はＶ６が選択出力されるが、ノードＮＣにｐ＋拡散層が接続されたｐＭＯＳトランジスタ１１２のバックゲート電圧はＶｂｐ１であり、
Ｖｂｐ１＞Ｖ１＞Ｖ５＞Ｖ６
であるため、ｐＭＯＳトランジスタ１１２のｐ＋拡散層（ドレイン）からバックゲート電源Ｖｂｐ１あるいは基板への電流リークは発生しない。ｐＭＯＳトランジスタ１１２とＣＭＯＳトランスファゲートを構成するｎＭＯＳトランジスタ１１９のバックゲート電圧はＶｂｎ１であり、
Ｖｂｎ１＜Ｖ８
であるため、このｎＭＯＳトランジスタ１１７では、そもそも、ｐＭＯＳトランジスタで問題とされたｐ＋拡散層から基板等への電流リークは発生しない。
【００７３】
Ｖ７、Ｖ８がｐ＋拡散層に印加されるｐＭＯＳトランジスタ１０７、１０８のバックゲート電圧Ｖｂｐ２は、
Ｖｂｐ２＞Ｖ７＞Ｖ８
であるため、ｐ＋拡散層からバックゲート電源Ｖｂｐ２あるいは基板への電流リークは発生しない。
【００７４】
Ｄ２がＨｉｇｈ、Ｄ２ＢがＬｏｗのとき、第３のサブデコーダ１３のｐＭＯＳトランジスタ１１２、ｎＭＯＳトランジスタ１１７がともにオンし、第３のサブデコーダ１３のオン抵抗が図２の構成よりも下がる。またオン状態のｎＭＯＳトランジスタ１１７により第３のサブデコーダ１３の出力可能な電圧レンジを拡大する（出力可能な電圧レンジの下限を下げる）。また、図４に示した前記実施形態２で説明したように、第３のサブデコーダ１３において、スイッチをｐＭＯＳトランジスタ１１２とｎＭＯＳトランジスタ１１７のＣＭＯＳ構成とし当該スイッチのオン抵抗が低下したことで、第２のサブデコーダ１２の各ｐＭＯＳトランジスタのゲート幅Ｗを減らして面積を削減することもできる。
【００７５】
図５の例は、３ビットのデコーダの構成であるが、多ビットの構成では、第２のサブデコーダ１２で選択する参照電圧数も増加し、第２のサブデコーダ１２のｐＭＯＳトランジスタ数も増加するが、第３のサブデコーダ１３は１個のＣＭＯＳスイッチで構成できる。このため第２のサブデコーダ１２のｐＭＯＳトランジスタのゲート幅Ｗを減らすことによるデコーダ面積削減効果は大きい。
【００７６】
＜実施例４＞
図６は、本発明の第４の実施例の構成を示す図である。図６を参照すると、本実施例は、図５の変形例であり、図５の構成に加え、第１のサブデコーダ１１のｐＭＯＳトランジスタ１１４のソースとドレインにドレインとソースが接続され、ゲートにＤ３を受け、バックゲートにＶｂｎ１を受けるｎＭＯＳトランジスタ１１８を備えている。
【００７７】
Ｄ３がＨｉｇｈ、Ｄ３ＢがＬｏｗのとき、第１のサブデコーダ１１のｐＭＯＳトランジスタ１１４、ｎＭＯＳトランジスタ１１８がともにオンし、オン抵抗が図５の構成よりも下がる。またオン状態のｎＭＯＳトランジスタ１１８により、端子５に出力可能な電圧レンジを拡大する（出力可能な電圧レンジの下限を下げる）。また、第２のサブデコーダ１２の各ｐＭＯＳトランジスタのゲート幅Ｗを減らして面積を削減することもできる。
【００７８】
＜実施例５＞
図７は、本発明の第５の実施例の構成を示す図である。図７には、図４のさらに別の具体例として、図３の構成の第３のサブデコーダ１３のｐＭＯＳトランジスタ１１５に対してｎＭＯＳトランジスタ１１９を接続したものである。ｎＭＯＳトランジスタ１１９のソースとドレインは、ｐＭＯＳトランジスタ１１５のドレインとソースに接続され、ゲートはＤ３に接続され、バックゲートは第３のバックゲート電源Ｖｎｂ１に接続されている。
【００７９】
第１のバックゲート電源Ｖｂｐ１、第２のバックゲート電源Ｖｂｐ２、第３のバックゲート電源Ｖｂｎ１は以下の関係をみたす。
【００８０】
Ｖｂｐ１≧Ｖ１＞Ｖ２＞Ｖ３＞  …  ＞Ｖ８                        （１２）
【００８１】
ＶＤＤ≧Ｖｂｐ１≧Ｖ１＞Ｖｂｐ２≧Ｖ５＞Ｖ６＞Ｖ７＞＞Ｖ８≧Ｖｂｎ１≧ＶＳＳ    （１３）
【００８２】
Ｄ３がＨｉｇｈ、Ｄ３ＢがＬｏｗのとき、第３のサブデコーダ１３のｐＭＯＳトランジスタ１１５、ｎＭＯＳトランジスタ１１９がともにオンし、オン抵抗が図３の構成よりも下がり、更に出力可能な電圧レンジを拡大する。
【００８３】
Ｄ３がＬｏｗのとき、ｐＭＯＳトランジスタ１１３はオンし、ｐＭＯＳトランジスタ１１４、１１５、ｎＭＯＳトランジスタ１１９はいずれもオフする。ｐＭＯＳトランジスタ１１５のバックゲート電圧Ｖｂｐ１は、オン状態のｐＭＯＳトランジスタ１１３を介してノードＮｃに現れる参照電圧の最大値Ｖ１以上であるため、ノードＮｃに参照電圧Ｖ１が出力されてもｐＭＯＳトランジスタ１１５のドレイン（ｐ＋拡散層）からバックゲート電源Ｖｐｂ１、基板側への電流リークは発生しない。なお、ｎＭＯＳトランジスタ１１９のバックゲート電圧はＶｂｎ１であり、
Ｖｂｎ１＜Ｖ８
であるため、ノードＮｃからｎＭＯＳトランジスタ１１９では、そもそも、ｐＭＯＳトランジスタで問題とされた電流リークは発生しない。
【００８４】
Ｄ３ＢがＬｏｗのとき、ｐＭＯＳトランジスタ１１３はオフし、ｐＭＯＳトランジスタ１１４、１１５、ｎＭＯＳトランジスタ１１９がオンする。このとき、Ｄ２がＨｉｇｈの場合、ｐＭＯＳトランジスタ１１１がオンし、ｐＭＯＳトランジスタ１１２はオフし、オン状態のｐＭＯＳトランジスタ１１１とｐＭＯＳトランジスタ１１４を介してノードＮｃに参照電圧Ｖ５又はＶ６が現れる。ノードＮｃに出力された参照電圧Ｖ５又はＶ６は、オン状態のｐＭＯＳトランジスタ１１５、ｎＭＯＳトランジスタ１１９を介してノードＮｂに現れ、ｐＭＯＳトランジスタ１１２の他端（ｐ＋拡散層）に印加される。しかしながら、ｐＭＯＳトランジスタ１１２のバックゲート電圧Ｖｐｂ２はＶ５以上であるため、ノードＮｂに参照電圧Ｖ５又はＶ６が印加されても、ｐＭＯＳトランジスタ１１２のｐ＋拡散層から基板側へのリークは発生しない。
【００８５】
なお、図７の構成において、第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８、１１２のバックゲートに供給されるバックゲート電源Ｖｂｐ２（≧Ｖ５）は、図５の第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８のバックゲート電源Ｖｂｐ２（≧Ｖ７）よりも高電位となる。このため、図７の第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８、１１２の閾値電圧（絶対値）は、図５の第２のサブデコーダ１２内のｐＭＯＳトランジスタ１０７、１０８の閾値電圧（絶対値）ほど低くはならない。
【００８６】
しかしながら、図７の本実施例では、第２のサブデコーダ１２の出力ノードＮｂからデコーダ１０の出力端子５までに直列形態で接続されるｐＭＯＳトランジスタであってバックゲート電源Ｖｂｐ１が供給されるｐＭＯＳトランジスタの個数を減らすことができる。よって、電圧Ｖ７又はＶ８をデコーダ１０の出力端子５に選択出力するときのオン抵抗は、図７の本実施例の場合も、図５の実施例３と同様に低減することができる。したがって、図７の本実施例においても、図５の実施例３と同様に、出力可能な電圧レンジを拡大することができる。あるいは、図７の本実施例においても、図５の実施例３と同様に、第２のサブデコーダ１２の各ｐＭＯＳトランジスタのゲート幅Ｗを減らして面積を削減することもできる。
【００８７】
＜比較例＞
図８は、比較例として、図１、図２において、第３のサブデコーダ１３がない場合の作用を説明する図である。
【００８８】
第１のサブデコーダ１１は、参照電圧のうち最も高電位のＶ１を選択することができ、ｐＭＯＳトランジスタ１５１のバックゲートには第１のバックゲート電源Ｖｂｐ１が供給される。第２のサブデコーダ１２は参照電圧のうち最も低電位のＶ８を選択することができ、ｐＭＯＳトランジスタ１５２のバックゲートには第２のバックゲート電源Ｖｂｐ２が供給される。
【００８９】
図８において、以下の関係が成りたつものとする。
【００９０】
ＶＤＤ≧Ｖｂｐ１≧Ｖ１＞Ｖｂｐ２＞Ｖ８≧ＶＳＳ      （１４）
【００９１】
第２のサブデコーダ１２の出力は、第１のサブデコーダ１１に接続ノードＮｃａで直接接続されている。第２のサブデコーダ１２のｐＭＯＳトランジスタ１５２はバックゲートに電源Ｖｂｐ２が供給されることで、バックゲートに電源Ｖｂｐ１が供給される場合に選択できなかった参照電圧Ｖ８を選択できるようになる。ソース・基板間電圧の低下で閾値電圧｜Ｖｔｐ｜（絶対値）が下がる。Ｖ８＝ＶＳＳ＋α（α＞０）の場合、ｐＭＯＳトランジスタ１５２のゲート電圧がＬｏｗ（ＶＳＳ）のとき、ソース・ゲート間電圧は｜α｜となり、閾値電圧｜Ｖｔｐ｜以上の場合、ゲート電極直下の基板表面にチャネルが形成されオン状態となる。
【００９２】
ところで、デジタル信号Ｄｘ（ｘ＝１〜ｎ）がＬｏｗ（ＤｘＢがＨｉｇｈ）とされ、第１のサブデコーダ１１のｐＭＯＳトランジスタ１５１がオンし参照電圧Ｖ１を選択するとき、第２のサブデコーダ１２においてＶ８を端子５に伝達するｐＭＯＳトランジスタ１５２はオフ状態される。このとき、図８の構成では、第２のサブデコーダ１２のｐＭＯＳトランジスタ１５２がオフしているとき、ノードＮｃａから、第２のサブデコーダ１２のバックゲート電源Ｖｂｐ２側にリーク電流が流れることになる。この結果、第１のサブデコーダ１１が選択する参照電圧Ｖ１を正しく出力できない。さらに、リーク電流により素子破壊を引き起こす可能性がある。これは、シリコン基板上に形成されるｐＭＯＳトランジスタが、ｐ型シリコン基板の場合、ｎウェル領域領域内に形成され、ドレイン／ソース電極は、ｐ＋拡散層で構成される。
【００９３】
ｐＭＯＳトランジスタ１５２のドレイン拡散層（ノードＮｃａ）にＶ１、バックゲートのｎウェル領域に電源Ｖｂｐ２、ｐ型基板にＧＮＤで、電位関係が
Ｖ１＞Ｖｂｐ２＞ＧＮＤ
のとき、ｐＭＯＳトランジスタ１５２のドレイン拡散層、バックゲート、シリコン基板はＰＮＰ接合で順方向バイアスがかかるため、リーク電流が流れる。
【００９４】
これを防止するには、第２のサブデコーダ１２の出力と第１のサブデコーダ１１との間にバックゲート電圧がＶｂｐ１のｐＭＯＳトランジスタ（本実施例のサブデコーダ１３のｐＭＯＳトランジスタに対応する）を挿入する必要がある。
【００９５】
図９は、ｐＭＯＳトランジスタの構成の概略を示す図である。図９において、７１は、ｐ型シリコン基板、７２はｎウェル（Ｎ−ＷＥＬＬ）、７３はゲート電極、７４はドレイン（ｐ＋拡散層）、７５はソース（ｐ＋拡散層）、７６はｎウェル・コンタクト（ｎ＋拡散層）、７７はゲート酸化膜である。Ｖｇｐはゲート電圧、Ｖｓｐはソース電圧、Ｖｄｐはドレイン電圧、Ｖｂｐはバックゲート電圧である。電位関係が
Ｖｄｐ＞Ｖｂｐ＞ＧＮＤ
となると、ドレイン７４、ｎウェル７２、ｐ型シリコン基板７１のｐｎｐ接合で順方向バイアスがかかり、リーク電流が発生する。
【００９６】
図８のｐＭＯＳトランジスタ１５２のオフ状態でのリーク電流の発生は、図９において、Ｖｇｐ＝ＤｘＢ（Ｈｉｇｈ）、Ｖｇｐ＝Ｖ８、Ｖｄｐ＝Ｖ１、Ｖｂｐ＝Ｖｂｐ２、ＧＮＤ＝ＶＳＳに対応し、
Ｖｄｐ（＝Ｖ１）＞Ｖｂｐ（＝Ｖｂｐ２）＞ＧＮＤ（＝ＶＳＳ）
の関係となっている。
【００９７】
図１０は、本発明を説明するための図である。図１０（Ａ）は、スイッチとして機能するｐＭＯＳトランジスタ（パストランジスタ）を説明する図である。ゲート電圧がＧＮＤ電位のとき、参照電圧は選択電圧（出力電圧）として出力される。図１０（Ｂ）は、基準サイズのｐＭＯＳトランジスタスイッチのオン抵抗と、選択電圧との関係を説明する図である。１７１はバックゲートがＶｂｐ１のｐＭＯＳトランジスタのオン抵抗特性、１７２はバックゲートがＶｂｐ２のｐＭＯＳトランジスタのオン抵抗特性である。Ｒｏは選択電圧の出力遅延を考慮したオン抵抗の許容上限値である。
【００９８】
図１９に示した関連技術の回路の場合、全てのｐＭＯＳトランジスタのバックゲートは高位側電源ＶＤＤであり、図１０（Ｂ）の１７１のオン抵抗特性を有し、選択出力できるｐＭＯＳトランジスタの許容電圧レンジは、Ｖｃ〜Ｖｂｐ１までである。選択電圧の出力遅延を考慮した所定の選択期間内で動作させる場合の動作電圧レンジは、特性曲線１７１とＲｏとの交点のｘ座標ＶａからＶｂｐ１である。動作電圧レンジを広げるには、Ｖｃ〜Ｖａ間の電圧を選択するｐＭＯＳトランジスタのゲート幅Ｗを基準サイズより増加させる必要がある。
【００９９】
上記した本実施形態、実施例（例えば図１〜図３）においては、低電圧側の参照電圧を選択出力するｐＭＯＳトランジスタのバックゲートを電源電圧Ｖｂｐ２とすることで、デコーダ１０の選択電圧レンジをＶｃ〜Ｖｂｐ１に広げることができる。選択電圧の出力遅延を考慮した所定の選択期間内で動作させる場合のデコーダ１０の動作電圧レンジもＶｃ〜Ｖｂｐ１となる。なお、バックゲートにＶｂｐ２が供給される第２のサブデコーダ１２のｐＭＯＳトランジスタの電圧レンジはＶｃ以下に設定することも可能である。しかしながら、第２のサブデコーダ１２の出力（ノードＮｂ）は、第３のサブデコーダ１３のｐＭＯＳトランジスタ（バックゲートはＶｂｐ１）を経由してデコーダ１０の出力端子５に出力されるため、選択電圧レンジ及び動作電圧レンジは、バックゲートにＶｂｐ１が供給されるｐＭＯＳトランジスタの電圧レンジに制約される。
【０１００】
また、Ｖｃ〜Ｖａ間の電圧を伝達する第３のサブデコーダ１３のｐＭＯＳトランジスタのオン抵抗はＲｏを超えるが、Ｖｃ〜Ｖａ間の電圧を伝達する第２のサブデコーダ１２のｐＭＯＳトランジスタのオン抵抗はＲｏよりも低い。このため、選択信号（参照電圧）の伝達に寄与するｐＭＯＳトランジスタの平均オン抵抗はＲｏ以下にすることができる。これにより、第２及び第３のサブデコーダ１２、１３のｐＭＯＳトランジスタのゲート幅Ｗの増加を抑えることができる。なお、第３のサブデコーダ１３のスイッチをＣＭＯＳ構成にする場合（図４〜図７）は、ＣＭＯＳスイッチのオン抵抗特性は、図１０（Ｂ）の特性１７１より低く、許容電圧レンジの下限も、図１０（Ｂ）のＶｃより低電圧側まで広がるため、選択電圧範囲の拡大、あるいは第２のサブデコーダ１２のｐＭＯＳトランジスタを基準サイズより小さくすることも可能である。
【０１０１】
図２においては、選択電圧Ｖ７、Ｖ８が、図１０（Ｂ）のＶｃ〜Ｖａに対応するとき、第１及び第３のサブデコーダ１１、１３のｐＭＯＳトランジスタ１１４、１１２はバックゲート電圧がＶｂｐ１であり、オン抵抗特性は、図１０（Ｂ）の特性１７１であり、Ｒｏを超えるが、第２のサブデコーダ１２のｐＭＯＳトランジスタ１０７及び１０８はバックゲート電圧がＶｂｐ２であり、オン抵抗特性は、図１０（Ｂ）の特性１７２で与えられ、Ｒｏよりも低い。ｐＭＯＳトランジスタ１１２、１１４と、ｐＭＯＳトランジスタ１０７又は１０８のオン抵抗の合成抵抗の１個当りの平均がＲｏ以下であれば、デコーダの選択動作に問題はない。この場合、ｐＭＯＳトランジスタ１１２、１１４、１０７、１０８はそれぞれ、基準サイズで、参照電圧Ｖ７、Ｖ８が選択可能となる。
【０１０２】
図７においては、参照電圧Ｖ７、Ｖ８が、図１０（Ｂ）のＶｃ〜Ｖａに対応するとき、第３のサブデコーダ１３のＣＭＯＳスイッチ（ｐＭＯＳトランジスタ１１５、ｎＭＯＳトランジスタ１１９）のオン抵抗特性は、図１０（Ｂ）の特性１７１よりも低く、Ｒｏよりも低い。また第２のサブデコーダ１２のｐＭＯＳトランジスタ１０７、１０８、１１２は、バックゲート電圧がＶｂｐ２であり、オン抵抗特性は、図１０（Ｂ）の特性１７２であり、Ｒｏよりも低い。このため、ｐＭＯＳトランジスタ１０７、１０８、１１２、１１５は、それぞれ基準サイズ以下にすることができる。あるいは、選択電圧Ｖ７、Ｖ８の下限を、図１０（Ｂ）のＶｃよりも低い電圧に拡張することも可能である。
【０１０３】
図１１は、バックゲート電圧が制御可能なｎＭＯＳトランジスタの概略構成を示す図である。図１１において、７１は、ｐ型シリコン基板、７２はｎウェル（Ｎ−ＷＥＬＬ）、８２はｐウェル（Ｐ−ＷＥＬＬ）、８３はゲート電極、８４はドレイン（ｎ＋拡散層）、８５はソース（ｎ＋拡散層）、８６はｐウェル・コンタクト（ｐ＋拡散層）、８７はｎウェル・コンタクト（ｎ＋拡散層）、８８はゲート酸化膜である。Ｖｇｐはゲート電圧、Ｖｓｐはソース電圧、Ｖｄｐはドレイン電圧、Ｖｂｎはバックゲート電圧、Ｖｂｗｎはｎウェル電圧である。ｎウェル７２とｐウェル８２の２つのウェルが重なった構造であれば、ｎＭＯＳトランジスタもバックゲート電圧Ｖｂｎを可変にできる。電位関係が
Ｖｄｎ＜Ｖｂｎ＜Ｖｂｗｎ
となると、ドレイン８４、ｐウェル８２、ｎウェル７２のｎｐｎ接合で順方向バイアスがかかり、リーク電流が発生する。
【０１０４】
＜実施形態３＞
図１２は、本発明の第３の実施形態の構成を示す図である。本実施形態は、図１の実施例１においてｐＭＯＳトランジスタで構成されたデコーダ１０を、ｎＭＯＳトランジスタ（図１１参照）で構成したデコーダ３０で置き換えたものである。図１２において、デコーダ３０は、第１乃至第３のサブデコーダ３１〜３３を備えている。第１、第３のサブデコーダ３１、３３のｎＭＯＳトランジスタＭＮ１、ＭＮ３のバックゲートには、第３のバックゲート電源Ｖｂｎ１が供給される。第２のサブデコーダ３２のｎＭＯＳトランジスタＭＮ２のバックゲートには第４のバックゲート電源Ｖｂｎ２が供給される。
【０１０５】
参照電圧発生回路４０は、基準電源電圧群３に基づいて生成された複数の参照電圧が高電位側と低電位側に分けられ、その一方と他方をなす第１及び第２の参照電圧群４０Ａ、４０Ｂを出力する。
【０１０６】
本実施例において、第１の参照電圧群４０Ａは低電位電源ＶＳＳ側の低電位側の参照電圧とされ、第２の参照電圧群４０Ｂは高電位電源ＶＤＤ側の高電位側の参照電圧とされる。第１の参照電圧群４０Ａの電圧範囲（第１の電圧範囲）と第２の参照電圧群４０Ｂの電圧範囲は重ならない。
【０１０７】
低電位側の第１の参照電圧群４０Ａを選択する第１のサブデコーダ３１の各スイッチ（ｎＭＯＳトランジスタＭＮ１）のバックゲートは第３のバックゲート電源Ｖｂｎ１が供給され、高電位側の第２の参照電圧群４０Ｂを選択する第２のサブデコーダ３２の各スイッチ（ｎＭＯＳトランジスタＭＮ２）のバックゲートは第３のバックゲート電源Ｖｂｎ１と異なる第４のバックゲート電源Ｖｂｎ２が供給される。第２のサブデコーダ３２の出力を受ける第３のサブデコーダ３３のスイッチ（ｎＭＯＳトランジスタＭＮ３）のバックゲートはＶｂｎ１である。第３のサブデコーダ３３の出力と第１のサブデコーダ３１との接続ノードＮｃは、第１、第２の参照電圧群４０Ａ、４０Ｂの一方を選択するとき、他方は非選択となるように制御される。基準電源電圧群４はバックゲートに供給する電源である。
【０１０８】
ここで、Ｖｂｎ２は、第２の参照電圧群４０Ｂの中の最低電位の参照電圧（第２の電圧範囲の下限）、又は、該第２の電圧範囲の下限よりも低い電圧とされ、且つ、第１の参照電圧群４０Ａの最低電位の参照電圧（第１の電圧範囲の下限）よりも高い電圧に設定される。Ｖｂｎ２は基準電源電圧群３の電圧を用いてもよい。
【０１０９】
Ｖｂｎ１は、第１の参照電圧群４０Ａの最低電位の参照電圧（第１の電圧範囲の下限）、又は、該第１の電圧範囲の下限よりも低い電圧とされ、且つ、低位側電源電圧ＶＳＳ以上とされる。
【０１１０】
本実施形態によれば、第２のサブデコーダ３２のスイッチ（ｎＭＯＳトランジスタMN2）のバックゲートに電源Ｖｂｎ２を供給することで、閾値電圧Ｖｔｎを低下させ出力可能な電圧レンジを拡大する。あるいは出力可能な電圧レンジが同じなら、第２及び第３のサブデコーダ３３及び３３のｎＭＯＳトランジスタのゲート・サイズ（ゲート幅）の増大を抑制し、面積の増大を回避することができる。
【０１１１】
また、第３のサブデコーダ３３のｎＭＯＳトランジスタのバックゲートに電源Ｖｂｎ１を供給することで、第３のサブデコーダ３３のうち接続ノードＮｃにｎ＋拡散層（例えばドレイン）が接続するｎＭＯＳトランジスタがオフのときに、接続ノードＮｃに第１の参照電圧群４０Ａのうち選択された参照電圧が印加されても、当該ｎＭＯＳトランジスタのｎ＋拡散層（ドレイン）８４とｎウェル７２間のリーク電流は生じない。なお図１２では、説明を容易にするため、ｎＭＯＳトランジスタのバックゲート電源電圧がＶｂｎ１、Ｖｂｎ２の２種類について例示したが、３種類以上のバックゲート電源電圧を有してもよいことは勿論である。
【０１１２】
＜実施形態４＞
図１３は、本発明の第４の実施形態を説明する図である。本実施形態においては、図４の構成を、ｎＭＯＳトランジスタで置き換えたものであり、図１２の第３のサブデコーダ３３のスイッチ（ｎＭＯＳトランジスタＭＮ３）を、ＣＭＯＳトランスファゲートで構成している。ＣＭＯＳトランスファゲートのｐＭＯＳトランジスタＭＰ３のバックゲート電圧はＶｂｐ１（例えばＶＤＤ）とされる。第１、第３のサブデコーダ３１、３３のスイッチ（ｎＭＯＳトランジスタＭＮ１、ＭＮ３）のバックゲート電圧はＶｂｎ１、第２のサブデコーダ３２のスイッチ（ｎＭＯＳトランジスタＭＮ２）のバックゲート電圧はＶｂｎ２とされる。
【０１１３】
本実施形態によれば、第３のサブデコーダ３３のスイッチをｐＭＯＳトランジスタＭＰ３とｎＭＯＳトランジスタＮＭ３によるＣＭＯＳ構成としたことにより、図１２の構成と較べて、出力可能な電圧レンジを拡大する。また、第３のサブデコーダ３３のオン抵抗が低下したことで、第２のサブデコーダ３２の各ｎＭＯＳトランジスタのゲート幅Ｗを減らして面積を削減することもできる。
【０１１４】
＜ＬＣＤドライバの出力レンジ＞
図１４（Ａ）は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｅｖｉｃｅ：液晶表示装置）ドライバの出力レンジを表す。ＬＣＤドライバはコモン電極電圧ＣＯＭに対して正極と負極の極性反転駆動を行う。正極電圧レンジと負極電圧レンジはそれぞれ、高電位側と低電位側に分かれるが、コモン電極電圧の調整幅Ｖｄｉｆ１を考慮すると、それぞれの電圧レンジは０．５ｘＶＤＤより広い範囲を出力できることが求められる。
【０１１５】
＜ＯＬＥＤドライバの出力レンジ＞
図１４（Ｂ）はアクティブマトリクス駆動（電圧プログラム型）のＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ-Ｌｕｍｉｎｅｓｃｅｎｔ  Ｄｉｓｐｌａｙ：有機ＥＬ表示装置）ドライバの出力レンジを表す。ＯＬＥＤドライバは、ＬＣＤのような極性反転駆動はない。図１４（Ｂ）では、出力レンジは（ＶＳＳ＋Ｖｄｉｆ２）〜ＶＤＤの例を示している。電位差Ｖｄｉｆ２は、表示パネルに形成された有機ＥＬ素子が発光するために必要とされる電極間電位差や、有機ＥＬ素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧によるものである。
【０１１６】
図１４（Ａ）、図１４（Ｂ）とも、電源電圧に対して広い出力レンジが必要とされる。そのため、各ドライバにおいて、出力電圧に対応したレベル電圧を選択するデコーダにも、広い出力電圧レンジが必要とされることになる。
【０１１７】
ｐＭＯＳトランジスタ（スイッチ）で構成するデコーダは、高電位側は、ｐＭＯＳトランジスタで容易に選択できるが、低電位側のレベルの参照電圧を選択するｐＭＯＳトランジスタは基板バイアス効果により、閾値電圧｜Ｖｔｐ｜（絶対値）が増加し、ゲート・ソース間電圧｜ＶＧＳ｜も小さくなるため、オン抵抗Ｒｏｎ（上式（５）参照）が急激に増加し、選択された低電位側レベルの参照電圧を出力できない場合がある。
【０１１８】
また、ｎＭＯＳトランジスタ（スイッチ）で構成するデコーダは、低電位側は、ｎＭＯＳトランジスタで容易に選択できるが、高電位側のレベルの参照電圧を選択するｎＭＯＳトランジスタは基板バイアス効果により、閾値電圧Ｖｔｎが増加し、ゲート・ソース間電圧ＶＧＳも小さくなるため、オン抵抗Ｒｏｎ（上式（５）参照）が急激に増加し、選択された高電位側のレベルの参照電圧を出力できない場合がある。
【０１１９】
スイッチトランジスタのオン抵抗Ｒｏｎの増加を抑制するには、スイッチトランジスタのゲート幅Ｗを大きくするか、または、スイッチをＣＭＯＳ構成（ｐＭＯＳトランジスタとｎＭＯＳトランジスタとの並列接続）にする必要がある。そのため、デコーダ面積が大幅に増加する。本発明を適用することにより、デコーダ面積の増加を抑え、従来構成（図１９）より面積を削減できる。
【０１２０】
図１４（Ａ）の正極出力レンジ、及び図１４（Ｂ）の出力レンジに好適なデコーダの構成は、図１〜図７を参照して説明した各実施例の構成である。図１４（Ａ）の負極出力レンジに好適なデコーダの構成は、図１２、図１３を参照して説明した各実施例の構成である。
【０１２１】
＜実施形態５＞
図１５は、本発明の第５の実施形態の構成を示す図である。本実施形態は、前記したデコーダを、液晶表示装置のデータドライバに適用したものである。図１５には、本実施形態のデータドライバの要部構成がブロックにて示されている。
【０１２２】
図１５を参照すると、このデータドライバは、ラッチアドレスセレクタ８０１と、ラッチ８０２と、レベルシフタ８０３と、参照電圧発生回路８０４と、正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎと、出力増幅回路８０６と、制御信号発生回路５００と、出力増幅回路８０６で駆動される負荷（データ線）９０を備えている。デコーダ８０５Ｐ、Ｎは前述した実施例の回路からなる。あるいは、正極デコーダ８０５Ｐを、図１乃至図７に示したｐＭＯＳトランジスタ構成し、負極デコーダ８０５Ｎを、図１２、図１３に示したｎＭＯＳトランジスタ構成のデコーダで構成してもよい。
【０１２３】
ラッチアドレスセレクタ８０１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８０２は、ラッチアドレスセレクタ８０１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、タイミング制御信号のタイミングに応じて一斉にレベルシフタ８０３を介してデコーダ（正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎ）にデータを出力する。ラッチアドレスセレクタ８０１及びラッチ８０２はロジック回路であり、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。
【０１２４】
参照電圧発生回路８０４は、正極参照電圧群及び負極参照電圧群を生成する。正極デコーダ８０５Ｐは、正極参照電圧群が供給され、入力されたデータに対応した参照電圧を選択して、正極信号電圧として出力する。負極デコーダ８０５Ｎは、負極参照電圧群が供給され、入力されたデータに対応した参照電圧を選択して、負極信号電圧として出力する。
【０１２５】
各出力増幅回路８０６は、正極デコーダ８０５Ｐ及び負極デコーダ８０５Ｎからそれぞれ出力された参照電圧を入力し、入力される極性反転信号により、負荷（データ線）９０を正極電圧と負極電圧で交流駆動する。
【０１２６】
液晶表示装置のデータ線は通常隣接間で電圧極性が異なるため、正極デコーダ８０５Ｐ、負極デコーダ８０５Ｎからの正極信号電圧、負極信号電圧は、極性信号に基づき、隣接する負荷（データ線）９０を駆動する２つの出力増幅回路８０６にストレート出力するか、交差出力するかが切り替えられる。極性信号は制御信号発生回路５００で出力増幅回路８０６の制御信号とともに生成される。
【０１２７】
＜実施形態６＞
図１６は、本発明の第６の実施形態の構成を示す図である。図１６には、前記した本実施例のデコーダを備えた有機ＥＬ（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ-Ｌｕｍｉｎｅｓｃｅｎｃｅｔ）表示装置のデータドライバの構成の要部がブロック図にて示されている。図１６を参照すると、このデータドライバは、ラッチアドレスセレクタ８０１、ラッチ８０２、レベルシフタ８０３及び出力増幅回路８０６の構成が、図１５のデータドライバのものと同じである。図１６において、参照電圧発生回路８０４とデコーダ８０５が、図１５の参照電圧発生回路８０４とデコーダ８０５と異なる。デコーダ８０５は図１乃至図７に示したデコーダで構成することができる。
【０１２８】
有機ＥＬ表示装置の駆動では、液晶の駆動で必要とされる極性反転駆動は必要ない。したがって、デコーダ８０５に極性はなく、出力毎に同一のデコーダを設けることができる。
【０１２９】
参照電圧発生回路８０４は、階調数に対応した参照電圧群を生成し、各デコーダ８０５に供給する。デコーダ８０５は、入力されたデータに対応した参照電圧を選択して、正極信号電圧として出力増幅回路８０６へ出力する。
【０１３０】
なお、有機ＥＬ素子をＲ、Ｇ、Ｂ毎に異なる有機材料で構成する場合、階調信号電圧がＲ、Ｇ、Ｂで大きく異なる場合がある。その場合には、参照電圧発生回路８０４にてＧ、Ｂ毎に参照電圧を生成して、生成した参照電圧をＲ、Ｇ、Ｂのそれぞれに対応するデコーダ８０５にそれぞれ供給し、デコーダ８０５で入力データに対応した参照電圧を選択して出力増幅回路８０６へ出力する構成としてもよい。
【０１３１】
＜実施形態７＞
次に、本発明が適用される表示装置として、図１７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について説明する。なお、図１７には、液晶表示部の１画素に接続される要部構成が等価回路によって模式的に示されている。アクティブマトリクス駆動方式の液晶表示装置の表示パネル９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ  ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお１画素に対応した表示素子９６９は、画素電極９６４、対向基板電極９６７、液晶容量９６５及び補助容量９６６を備えている。スイッチング機能を持つＴＦＴ９６３のオン・オフ（導通・非導通）を走査信号により制御し、ＴＦＴ９６３がオン（導通）となるときに、映像データ信号に対応した階調信号電圧が表示素子９６９の画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフ（非導通）とされた後も、該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。
【０１３２】
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
【０１３３】
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。また、電源回路９４０は、それぞれに必要な電源電圧を供給する。
【０１３４】
１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。なお、走査線で複数画素行を同時に選択したり、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。
【０１３５】
ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。モニタや液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図１７の表示パネル９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、隣り合うデータ線（９６２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。なお、ドット反転駆動では、通常、１水平期間毎に、データ線の極性反転が行われるが、データ線負荷容量の増加やフレーム周波数が高くなる場合等では、２水平期間毎に極性反転を行うドット駆動方法も用いられる。データドライバ９８０として、図１５の構成を適用することができる。
【０１３６】
＜実施形態８＞
次に本発明が適用される別の表示装置として、図１８を参照して、アクティブマトリクス駆動方式の有機ＥＬ表示装置の典型的な構成について説明する。図１８には、有機ＥＬ表示部の１画素に接続される要部構成が等価回路によって模式的に示されている。なお、有機ＥＬ表示装置の駆動には、
階調に対応した電流信号をデータ線に供給する電流プログラム法と、
階調に対応した電圧信号をデータ線に供給する電圧プログラム法と、
があるが、本発明は、電圧プログラム法に応用することができる。図１８において、図１７を参照して説明した液晶表示装置と構成的に異なるのは、表示素子９６９であり、他の要素は図１７の要素と基本的に同じである。
【０１３７】
図１８の有機ＥＬ表示装置の表示パネル９６０には、スイッチング機能を持つ薄膜トランジスタ（ＴＦＴ）９６３、及び、有機ＥＬ素子９９１に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９９２、２つの薄膜電極層に挟まれた有機膜からなる有機ＥＬ素子９９１がマトリックス状に配置される。ＴＦＴ９９２と有機ＥＬ素子９９１は、電源端子９９４とカソード電極９９３との間に直列形態に接続されており、ＴＦＴ９９２の制御端子電圧を保持する補助容量９９５を更に備える。なお、１画素に対応した表示素子９６９は、ＴＦＴ９９２、有機ＥＬ素子９９１、電源端子９９４、カソード電極９９３及び補助容量９９５で構成される。
【０１３８】
スイッチング機能を持つＴＦＴ９６３のオン（導通）・オフ（非導通）を、ゲートドライバ９７０からの走査信号により制御し、ＴＦＴ９６３がオン（導通）となるときに、映像データ信号に対応した階調信号電圧がＴＦＴ９９２の制御端子に印加され、階調信号電圧に対応した電流が、ＴＦＴ９９２から有機ＥＬ素子９９１に供給され、電流に応じて有機ＥＬ素子９９１が発光することで表示が行われる。図１８において、表示素子９６９の構成以外は、図１７の液晶表示装置の構成とほぼ同じであり、その他の説明は省略する。データドライバ９８０として、図１６の構成を適用することができる。
【０１３９】
なお、図１８では、ＴＦＴ９６３、９９２はｎチャネル型トランジスタの例が示されているが、ＴＦＴ９６３、９９２はｐチャネル型トランジスタで構成することも可能である。また、有機ＥＬ素子が電源端子９９４に接続される構成も可能である。この場合、データドライバ９８０の出力レンジは、低位側電源ＶＳＳ寄りとなり、図１４（Ｂ）のＶｄｉｆ２は、高位側電源ＶＤＤ寄りとなる。したがって、この場合のデコーダは、図１２、図１３の構成が好適である。
【０１４０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１４１】
１〜４  基準電源電圧群
５  端子(デコーダ出力端子)
１０、３０  デコーダ
１１、３１  第１のサブデコーダ
１２、３２  第２のサブデコーダ
１３、３３  第３のサブデコーダ
２０、４０  参照電圧発生回路
２０Ａ、４０Ａ  第１の参照電圧群
２０Ｂ、４０Ｂ  第２の参照電圧群
７１  ｐ型シリコン基板
７２  ｎウェル（Ｎ−ＷＥＬＬ）
７３  ゲート電極
７４  ドレイン（ｐ＋拡散層）
７５  ソース（ｐ＋拡散層）
７６  ｎウェル・コンタクト（ｎ＋拡散層）
７７  ゲート酸化膜
８２  ｐウェル（Ｐ−ＷＥＬＬ）
８３  ゲート電極
８４  ドレイン（ｎ＋拡散層）
８５  ソース（ｎ＋拡散層）
８６  ｐウェル・コンタクト（ｐ＋拡散層）
８７  ｎウェル・コンタクト（ｎ＋拡散層）
８８  ゲート酸化膜
１０１〜１１５、１５１、１５２  ｐＭＯＳトランジスタ（スイッチ）
１１７、１１８、１１９  ｎＭＯＳトランジスタ（スイッチ）
１７１、１７２  特性（オン抵抗特性）
８０１  ラッチアドレスセレクタ
８０２  ラッチ
８０３  レベルシフタ
８０４  参照電圧発生回路
８０５  デコーダ
８０５Ｐ  正極デコーダ
８０５Ｎ  負極デコーダ
８０６  出力増幅回路
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３、９９２  薄膜トランジスタ（ＴＦＴ）
９６４  画素電極
９６５  液晶容量
９６６、９９５  補助容量
９６７  対向基板電極
９６９  表示素子
９７０  ゲートドライバ
９８０  データドライバ
９９１  有機ＥＬ素子
９９３  カソード電極
９９４  電源端子
【図１】
2011172100.tif 000008
【図２】
2011172100.tif 000009
【図３】
2011172100.tif 000010
【図４】
2011172100.tif 000011
【図５】
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【図６】
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【図７】
2011172100.tif 000014
【図８】
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【図９】
2011172100.tif 000016
【図１０】
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【図１１】
2011172100.tif 000018
【図１２】
2011172100.tif 000019
【図１３】
2011172100.tif 000020
【図１４】
2011172100.tif 000021
【図１５】
2011172100.tif 000022
【図１６】
2011172100.tif 000023
【図１７】
2011172100.tif 000024
【図１８】
2011172100.tif 000025
【図１９】
2011172100.tif 000026
【図２０】
2011172100.tif 000027