(57)【要約】【課題】正確なフォーミング動作を実行可能とされた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ１１と、選択されたワード線ＷＬに電圧を印加するロウ制御回路１２と、ワード線ＷＬに電圧を印加するカラム制御回路１３とを備える。ロウ制御回路１２は、フォーミング動作時に、ワード線ＷＬに流れるリーク電流Ｉｌｅａｋを検知する検知回路１２１を備える。カラム制御回路１３は、フォーミング動作時に、ビット線ＢＬに定電流Ｉｂを供給する電流供給回路１３１と、フォーミング動作時に、検知回路１２１にて検知されたリーク電流Ｉｌｅａｋに基づき、リーク電流Ｉｌｅａｋと同じ電流値の補償電流Ｉａをビット線ＢＬに供給する補償回路１３２とを備える。【選択図】図３
2011198445.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線に第１電圧を印加する第１制御回路と、
選択された前記第２配線に前記第１電圧よりも高い電圧値の第２電圧を印加する第２制御回路とを備え、
前記第１制御回路は、
前記メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態にするためのフォーミング動作時に、前記第２配線から前記メモリセルを介して前記第１配線に流れるリーク電流を検知する検知回路を備え、
前記第２制御回路は、
前記フォーミング動作時に、前記第２配線に定電流を供給する電流供給回路と、
前記フォーミング動作時に、前記検知回路にて検知された前記リーク電流に基づき、前記リーク電流と同じ電流値の補償電流を前記第２配線に供給する補償回路とを備える
ことを特徴とする半導体記憶装置。
【請求項２】
前記検知回路は、
前記リーク電流を流す第１トランジスタと、
前記第１トランジスタとミラー接続され、前記リーク電流と同じ電流値の検知電流を流す第２トランジスタとを備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記検知回路は、
前記フォーミング動作時を除き、共通接続された前記第１トランジスタ及び前記第２トランジスタのゲートに第１電圧を印加する第３トランジスタを更に備え、
前記第１電圧は、前記第１トランジスタ及び前記第２トランジスタを導通状態とする電圧である
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２トランジスタは、その一端から他端へ前記検知電流を流し、
前記検知回路は、前記第２トランジスタの前記一端に接続されたドライバを更に備える
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記補償回路は、
前記検知電流を流す第４トランジスタと、
前記第４トランジスタとミラー接続され、前記検知電流に基づき前記補償電流を流す第５トランジスタとを備える
ことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能なメモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した可変抵抗メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１参照）。
【０００４】
この可変抵抗メモリは、トランジスタに変えてダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易であり、３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２参照）。
【０００５】
一方で、この可変抵抗メモリの可変抵抗素子は製造直後においては非常に高い抵抗値を有しており、その抵抗値を容易には変化させない状態にある。そこで、可変抵抗素子に高電圧（フォーミング電圧）を印加するフォーミング動作が必要とされる(特許文献３参照)。このフォーミング動作は、可変抵抗素子の抵抗値が高抵抗状態と低抵抗状態との間で遷移可能な状態を作り出し、可変抵抗素子をメモリセルとして動作し得る状態とする。
【０００６】
しかしながら、フォーミング電圧は高電圧となることから、可変抵抗素子のリーク電流は大きくなる。これにより、可変抵抗素子の両端に所定値以上のフォーミング電圧が印加されず、可変抵抗素子に正確なフォーミング動作が実行できないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３４４３４９号公報、段落００２１
【特許文献２】特開２００９−９４３４４号公報
【特許文献３】特開２００７−２２６８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、正確なフォーミング動作を実行可能とされた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線に第１電圧を印加する第１制御回路と、選択された前記第２配線に前記第１電圧よりも高い電圧値の第２電圧を印加する第２制御回路とを備え、前記第１制御回路は、前記メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態にするためのフォーミング動作時に、前記第２配線から前記メモリセルを介して前記第１配線に流れるリーク電流を検知する検知回路を備え、前記第２制御回路は、前記フォーミング動作時に、前記第２配線に定電流を供給する電流供給回路と、前記フォーミング動作時に、前記検知回路にて検知された前記リーク電流に基づき、前記リーク電流と同じ電流値の補償電流を前記第２配線に供給する補償回路とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、正確なフォーミング動作を実行可能とされた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体記憶装置のブロック図である。
【図２】図１に示したメモリセルアレイ１１の一部を示す斜視図である。
【図３】実施形態に係る半導体記憶装置のロウ制御回路１２、及びカラム制御回路１３を示す回路図である。
【図４】フォーミング動作時に、ビット線ＢＬに充電される電圧と時間の関係を示す図である。
【図５】その他の実施形態に係るカラム制御回路１３を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る半導体記憶装置の実施形態について説明する。
【００１３】
［構成］
図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。第１実施形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウ制御回路１２、カラム制御回路１３、制御信号生成回路１４、及び電源１５を備える。
【００１４】
メモリセルアレイ１１は、複数本のワード線ＷＬと、これらワード線ＷＬと交差する複数本のビット線ＢＬと、ビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣとを有する。ロウ制御回路１２は、選択されたワード線ＷＬに各種動作に必要な電圧を印加する。カラム制御回路１３は、選択されたビット線ＢＬに、ワード線ＷＬよりも高く、各種動作に必要な電圧を印加する。また、カラム制御回路１３は、ビット線ＢＬに現れた信号を検知・増幅してメモリセルＭＣに保持されているデータを判定するセンスアンプ回路を有する。
【００１５】
制御信号生成回路１４は、ロウ制御回路１２及びカラム制御回路１３にそれぞれロウアドレス及びカラムアドレスを与える。電源１５は、ロウ制御回路１２、カラム制御回路１３、及び制御信号生成回路１４に電源電圧を供給する。
【００１６】
図２は、図１に示したメモリセルアレイ１１の一部を示す斜視図である。メモリセルアレイ１１は、平行に配置された複数本のワード線ＷＬと、このワード線ＷＬと交差するように配置された複数本のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に配置されたユニポーラ型のメモリセルＭＣとを備える。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する可変抵抗素子ＶＲと、非オーミック素子からなる選択素子、例えばダイオードＤとからなる。なお、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。図２に示す本実施形態の半導体記憶装置はいわゆるクロスポイント型の構成となっている。
【００１７】
この構成の場合、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンとなり、ワード線ＷＬとビット線ＢＬとは直交する位置関係で足りるため、ワード線ＷＬ方向及びビット線ＢＬ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度を極めて緩くすることができ、容易に製造することができる。
【００１８】
可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。ＲｅＲＡＭの場合、その材料にＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００１９】
可変抵抗素子ＶＲは、製造直後においては非常に抵抗値の高い状態にあり、その抵抗値は容易には変化しない状態にある。よって、可変抵抗素子ＶＲにメモリセルＭＣとしての各種動作を可能とさせるため、可変抵抗素子ＶＲに対して、フォーミング動作が実行される。フォーミング動作では、可変抵抗素子ＶＲにフォーミング電圧Ｖｆｏｒｍを印加し、可変抵抗素子ＶＲに大電流を流す。この大電流によって、可変抵抗素子ＶＲ内にフィラメントパス（電流経路）が形成される。フォーミング動作完了後、可変抵抗素子ＶＲ内のフィラメントパスは、所定電圧がメモリセルＭＣに印加されることによって、切断あるいは修復を繰り返す。これにより、可変抵抗素子ＶＲは、低抵抗状態と高抵抗状態との間で遷移可能となる。
【００２０】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するセット動作（データの書き込み）は、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤの電圧降下分を含めると実際には４．５Ｖ程度）のセット電圧Ｖｓｅｔを印加し、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間流すことにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。
【００２１】
一方、メモリセルＭＣに対するリセット動作（データの消去）は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに０．８Ｖ（ダイオードＤの電圧降下分を含めると実際には２．０Ｖ程度）のリセット電圧Ｖｒｅｓｅｔを印加し、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間流すことにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。
【００２２】
メモリセルＭＣに対するリード動作（データの読み出し）は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤの電圧降下分を含めると実際には１．４Ｖ程度）のリード電圧Ｖｒｅａｄを可変抵抗素子ＶＲに与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００２３】
図１に示すメモリセルアレイ１１のビット線ＢＬには、制御信号生成回路１４から送られたカラムアドレスに基づき、カラム制御回路１２を介して上述の各動作に対応した電圧（フォーミングＶｆｏｒｍ、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、リード電圧Ｖｒｅａｄ）が印加される。
【００２４】
次に、図３を参照して、第１実施形態の回路構成について具体的に説明する。図３は、実施形態に係る半導体記憶装置のロウ制御回路１２及びカラム制御回路１３を示す回路図である。図３は、一本のビット線ＢＬ、ワード線ＷＬのために設けられるロウ制御回路１２及びカラム制御回路１３の構成を示している。このようにロウ制御回路１２及びカラム制御回路１３が、ビット線ＢＬ毎、ワード線ＷＬ毎に設けられていても良いし、複数のビット線ＢＬ、ワード線ＷＬにより、ロウ制御回路１２及びカラム制御回路１３が共有されていても良い。
【００２５】
ロウ制御回路１２は、検知回路１２１、及びドライバ１２２を有する。検知回路１２１は、フォーミング動作時に、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬに流れるリーク電流Ｉｌｅａｋを検知する。検知回路１２１は、ＮＭＯＳトランジスタｎＴｒ１、ｎＴｒ２、及びＰＭＯＳトランジスタｐＴｒ１を有する。
【００２６】
ＮＭＯＳトランジスタｎＴｒ１は、ワード線ＷＬと接地端子との間に接続され、且つダイオード接続されている。ＮＭＯＳトランジスタｎＴｒ１は、ＮＭＯＳトランジスタｎＴｒ２とゲートを共有している。すなわち、ＮＭＯＳトランジスタｎＴｒ２は、ＮＭＯＳトランジスタｎＴｒ１にミラー接続されている。ＮＭＯＳトランジスタｎＴｒ２のソースは、接地端子に接続されている。また、ＮＭＯＳトランジスタｎＴｒ１とＮＭＯＳトランジスタｎＴｒ２は、同一のサイズを有している。
【００２７】
ＰＭＯＳトランジスタｐＴｒ１のソースは、電圧Ｖｏｎを印加されている。ＰＭＯＳトランジスタのゲートは、信号ＣＵＲ＿ＭＯＮＩを入力され、そのドレインは、ＮＭＯＳトランジスタｎＴｒ１、ｎＴｒ２のゲートに接続されている。フォーミング動作時に信号信号ＣＵＲ＿ＭＯＮＩが“Ｈ”となることによって、ＰＭＯＳトランジスタｐＴｒ１は非導通状態となる。また、その他の動作時（セット動作時、リセット動作時、及びリード動作時）に信号信号ＣＵＲ＿ＭＯＮＩが“Ｌ”となることによって、ＰＭＯＳトランジスタｐＴｒ１は導通状態となる。すなわち、ＮＭＯＳトランジスタｎＴｒ１、ｎＴｒ２のゲートは、フォーミング動作を除く動作時にのみ電圧Ｖｏｎを印加され、ＮＭＯＳトランジスタｎＴｒ１、ｎＴｒ２は導通状態とされる。これにより、ＮＭＯＳトランジスタｎＴｒ１を流れるリーク電流Ｉｌｅａｋは、フォーミング動作時にのみ、検知電流ＩｄｅｔとしてＮＭＯＳトランジスタｎＴｒ２にミラーされる。なお、検知電流Ｉｄｅｔは、リーク電流Ｉｌｅａｋと同一の電流値を有する。
【００２８】
ドライバ１２２の接地端子は、ＮＭＯＳトランジスタｎＴｒ２のドレインに接続されている。ドライバ１２２の入力端子は、信号ＷＬ＿Ａｄｄを受け付ける。ドライバ１２２の出力端子は、ワード線ＷＬに接続されている。ドライバ１２２は、フォーミング動作時を除き、信号ＷＬ＿Ａｄｄに基づき、ワード線ＷＬに所定の電圧を供給する。
【００２９】
カラム制御回路１３は、電流供給回路１３１、補償回路１３２、及びキャパシタ１３３を有する。電流供給回路１３１は、選択されたビット線ＢＬに定電流Ｉｂを供給する。補償回路１３２は、フォーミング動作時に、検知回路１２１にて検知されたリーク電流Ｉｌｅａｋに基づき、リーク電流Ｉｌｅａｋと同じ電流値の補償電流Ｉａをビット線ＢＬに供給する。キャパシタ１３３は、ビット線ＢＬと接地端子との間に接続されている。
【００３０】
電流供給回路１３１は、定電流源１３１ａ、及びＰＭＯＳトランジスタｐＴｒ２、ｐＴｒ３を有する。定電流源１３１ａは、フォーミング動作時に定電流Ｉｂを発生させる。ＰＭＯＳトランジスタｐＴｒ２は、電源端子（Ｖｄｄ）と定電流源１３１ａとの間に接続され、且つダイオード接続されている。ＰＭＯＳトランジスタｐＴｒ２は、ＰＭＯＳトランジスタｐＴｒ３とゲートを共有している。すなわち、ＰＭＯＳトランジスタｐＴｒ３は、ＰＭＯＳトランジスタｐＴｒ２にミラー接続されている。ＰＭＯＳトランジスタｐＴｒ３は、電源端子（Ｖｄｄ）とビット線ＢＬとの間に設けられている。また、ＰＭＯＳトランジスタｐＴｒ２とＰＭＯＳトランジスタｐＴｒ３は、同一のサイズを有している。これにより、ＰＭＯＳトランジスタｐＴｒ２を流れる定電流Ｉｂは、ＰＭＯＳトランジスタｐＴｒ３にミラーされて、ビット線ＢＬに供給される。
【００３１】
補償回路１３２は、ＰＭＯＳトランジスタｐＴｒ４、ｐＴｒ５を有する。ＰＭＯＳトランジスタｐＴｒ４は、電源端子（Ｖｄｄ）とＮＭＯＳトランジスタｎＴｒ２との間に接続され、且つダイオード接続されている。ＰＭＯＳトランジスタｐＴｒ４は、ＰＭＯＳトランジスタｐＴｒ５とゲートを共有している。すなわち、ＰＭＯＳトランジスタｐＴｒ５は、ＰＭＯＳトランジスタｐＴｒ４にミラー接続されている。ＰＭＯＳトランジスタｐＴｒ５は、電源端子（Ｖｄｄ）とビット線ＢＬとの間に設けられている。また、ＰＭＯＳトランジスタｐＴｒ４とＰＭＯＳトランジスタｐＴｒ５は、同一のサイズを有している。これにより、ＰＭＯＳトランジスタｐＴｒ４を流れる検知電流Ｉｄｅｔは、ＰＭＯＳトランジスタｐＴｒ５に補償電流Ｉａとしてミラーされて、ビット線ＢＬに供給される。なお、補償電流Ｉａは、検知電流Ｉｄｅｔ、リーク電流Ｉｌｅａｋと同一の電流値を有する。
【００３２】
［動作］
次に、図３と共に図４を参照して、本実施形態に係る動作を説明する。図４は、フォーミング動作時に、ビット線ＢＬに充電される電圧と時間の関係を示す図である。
【００３３】
ここで、フォーミング動作時にメモリセルＭＣに印加される電圧は、所定のフォーミング電圧Ｖｆｏｒｍまで１０ｕｓ程度の長い時間をかけて徐々に上げて行くことが望ましく、これによりメモリセルＭＣのスイッチング特性が向上する。例えば、その電圧を１０ｕｓ未満の短い時間で急激に上昇させた場合、メモリセルＭＣの抵抗が過剰に低抵抗化するなど適切なフォーミングが行えないことがある。
【００３４】
一方で、フォーミング動作時に長い時間をかけてメモリセルＭＣに印加する電圧を徐々に上げるとすると、メモリセルＭＣを介してビット線ＢＬからワード線ＷＬへと流れるリーク電流Ｉｌｅａｋが大きくなり、メモリセルＭＣに必要とされる高電圧が印加されなくなる。そこで、本実施形態は、検知回路１２１、及び補償回路１３２を設けて、リーク電流Ｉｌｅａｋと同じ電流値の補償電流Ｉａをビット線ＢＬに供給することで上記問題を解消している。
【００３５】
図４に示すように、フォーミング動作が開始されると、先ず、電流供給回路１３１はビット線ＢＬに定電流Ｉｂの供給を開始して、ビット線ＢＬは充電されていく。そして、時刻ｔ１１にて、ビット線ＢＬが所定電圧Ｖｆｏｒｍ’まで充電されると、メモリセルＭＣから漏れるリーク電流Ｉｌｅａｋが発生する。
【００３６】
ここで、本実施形態の検知回路１２１、及び補償回路１３２を設けていない比較例を考える。このような比較例であれば、定電流Ｉｂはビット線ＢＬに一定に供給される一方、リーク電流Ｉｌｅａｋは時間経過と共に増加する。そして、リーク電流Ｉｌｅａｋが定電流Ｉｂと等しくなると、ビット線ＢＬの電圧は上がらなくなる。例えば、図４の破線に示すように、ビット線ＢＬの電圧は、時刻ｔ１１以降で収束し、目標とするフォーミング電圧Ｖｆｏｒｍまで到達しない。
【００３７】
一方、本実施形態は、検知回路１２１、及び補償回路１３２によって、図４に示す実線のように、ビット線ＢＬの電圧は上昇し、時刻ｔ１２にて、フォーミング電圧Ｖｆｏｒｍに達する。また、ビット線ＢＬの電圧をフォーミング電圧Ｖｆｏｒｍまで、１０ｕｓ程度の長い時間をかけて徐々に上げるので、メモリセルＭＣのスイッチング特性は向上する。すなわち、本実施形態により、メモリセルＭＣに対して正確なフォーミング動作が実行される。
【００３８】
具体的に、本実施形態において、信号ＣＵＲ＿ＭＯＮＩがフォーミング動作時に“Ｌ”から“Ｈ”とされることによって、検知回路１２１は、リーク電流Ｉｌｅａｋをミラーし、検知電流Ｉｄｅｔの供給が開始される。そして、補償回路１３２は、検知電流Ｉｄｅｔを更にミラーし、補償電流Ｉａ（＝Ｉｄｅｔ＝Ｉｌｅａｋ）としてビット線ＢＬに供給する。
【００３９】
［その他実施形態］
以上、半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００４０】
例えば、図５に示すように、ロウ制御回路１２は、複数のドライバ１２２（１）〜（ｎ）（ｎは自然数）を有するものであってもよい。この場合、ドライバ１２２（１）〜（ｎ）の接地端子は、ＮＭＯＳトランジスタｎＴｒ２のドレインに共通接続される。ドライバ１２２（１）〜（ｎ）の入力端子は、各々、信号ＷＬ＿Ａｄｄ（１）〜（ｎ）を受け付ける。また、ドライバ１２２（１）〜（ｎ）の出力端子は、各々、ワード線ＷＬ（１）〜（ｎ）に接続される。
【符号の説明】
【００４１】
１１…メモリセルアレイ、  １２…ロウ制御回路、  １３…カラム制御回路、  １４…制御信号生成部、  １５…電源、  １２１…検知回路、  １２２（１）〜（ｎ）…ドライバ、  １３１…電流供給回路、  １３２…補償回路、  １３３…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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