(57)【要約】【課題】積層基板で形成された高周波モジュールにおいて、デュプレクサの個別端子間のアイソレーションを高く維持する構造を実現する。【解決手段】積層基板１０の表面には、デュプレクサ素子１０１および整合素子１０２が実装されている。表面に近いＡ層には、デュプレクサ素子１０１の個別端子に接続する個別端子側配線電極２１を形成している。Ａ層から下層側のＢ層、Ｃ層には、それぞれグランド電極１１Ａ，１１Ｂを形成している。Ａ層に対してＢ層、Ｃ層が介在されたＤ層には、デュプレクサ素子１０１の共通端子および整合素子１０２の一方端に接続する共通端子側配線電極２２を形成している。さらにＤ層よりも下層のＥ層には、整合素子１０２の他方端に接続するグランド電極１２を形成している。【選択図】  図１
2011097134.tif 000002
【特許請求の範囲】
【請求項１】
共通端子と該共通端子にそれぞれ異なるフィルタを介して接続する複数の個別端子とを有するデュプレクサと、該デュプレクサの前記共通端子に接続する整合素子とを有し、
前記デュプレクサが実装されるとともに、前記整合回路が実装もしくは電極パターンで形成される積層基板で形成された高周波モジュールであって、
前記積層基板の所定の層に形成された電極パターンからなる個別端子側配線電極と、
前記積層基板の前記個別端子側配線電極と異なる層に形成された電極パターンからなる共通端子側配線電極と、
該共通端子側配線電極が形成された層と、前記個別端子側配線電極が形成された層との、積層方向における中間の複数の層にそれぞれ形成された第１のグランド電極および第２のグランド電極と、を備える高周波モジュール。
【請求項２】
前記共通端子側配線電極は、前記共通端子と前記整合回路とを接続する電極パターンである、請求項１に記載の高周波モジュール。
【請求項３】
前記共通端子側配線電極は、前記整合回路をグランド電極へ接続する電極パターンである、請求項１または請求項２に記載の高周波モジュール。
【請求項４】
前記共通端子と前記整合回路とを接続する電極パターンは、前記積層基板の前記デュプレクサの実装面もしくは、当該デュプレクサの実装面と前記第１のグランド電極および前記第２のグランド電極との中間層に形成されている、請求項１〜請求項３のいずれかに記載の高周波モジュール。
【請求項５】
前記整合回路は、前記積層基板に実装される実装型回路素子を含む、請求項１〜請求項４のいずれかに記載の高周波モジュール。
【請求項６】
前記整合回路が接続するグランド電極は、前記第１のグランド電極および前記第２のグランド電極とは異なる第３のグランド電極である、請求項１〜５のいずれかに記載の高周波モジュール。
【請求項７】
前記整合回路は、前記積層基板に実装される実装型回路素子を含み、該実装型回路素子が実装される実装用ランドは、前記第１のグランド電極および前記第２のグランド電極とは異なる第３のグランド電極に直接接続されている、請求項１〜４のいずれかに記載の高周波モジュール。
【請求項８】
前記整合回路は、前記積層基板に実装される実装型回路素子を含み、該実装型回路素子が実装される実装用ランドは、前記積層基板におけるグランド接続用の外部接続用電極に直接接続されている、請求項１〜４のいずれかに記載の高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１個のアンテナに対して送信系回路と受信系回路とを接続した構成を有する高周波モジュールに関するものである。
【背景技術】
【０００２】
従来、高周波モジュールとして、１個のアンテナに対して送信系回路と受信系回路もしくは複数の送受信回路を接続した構成を有するモジュールが各種考案されている。このような高周波モジュールでは、アンテナに接続される２個の回路（以下、説明のため送信系回路と受信系回路の場合を示す。）は、デュプレクサやスイッチＩＣを介してアンテナへ接続される。ここで、デュプレクサを用いた場合、アンテナに接続する共通端子と、送信系回路および受信系回路のそれぞれに接続する個別端子とを備える。このデュプレクサは、例えば、送信信号帯域を通過帯域とする第１のＳＡＷフィルタと、受信信号帯域を通過帯域とする第２のＳＡＷフィルタとを備える。そして、送信系個別端子と共通端子との間に第１のＳＡＷフィルタが配置され、受信系個別端子と共通端子との間に第２のＳＡＷフィルタが配置される構造となっている。
【０００３】
さらに、このような高周波モジュールでは、共通端子に接続するアンテナ等の外部回路とデュプレクサとのインピーダンス整合を行うための整合回路が、共通端子に接続するように設けられている。
【０００４】
そして、このような高周波モジュールは、特許文献１に示すように、積層回路モジュールで実現されている。この高周波モジュールでは、デュプレクサは個別の回路素子であり、積層回路モジュールを構成する積層基板に実装されている。また、整合回路は、積層基板に形成された電極パターンにより、積層基板内に形成されていたり、基板表面に実装して形成されていたりする。ここで、これらデュプレクサや整合回路に対しては、通常、実装位置や形成位置の近傍の層に共通のグランド電極を有し、デュプレクサや整合回路は、当該共通のグランド電極に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１６３５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような構成では、次に示すような問題が生じる。図５は特許文献１の構成を含む従来の高周波モジュールの構成で生じる問題点を説明するための側面断面図である。
【０００７】
図５（Ａ）に示す従来の高周波モジュール１Ｈでは、デュプレクサ１０１の共通端子側の配線パターン２２Ｈと、個別端子側の配線パターン２１Ｈとが同層にあり近接する。このため、これら配線パターン２１Ｈ，２２Ｈが電磁気的に結合する。これにより、デュプレクサ１０１の共通端子から整合素子１０２へ流れる信号が配線パターン２２Ｈ，２１Ｈを介して、デュプレクサ１０１の個別端子側へ漏洩してしまう。また、共通グランド１１Ｈと配線パターン２１Ｈとが、近接して対向するので、これら共通グランド１１Ｈと配線パターン２１Ｈとも電磁気的に結合する。これによっても、デュプレクサ１０１の共通端子から整合素子１０２を介してグランドへ流れる信号が、共通グランド１１Ｈと配線パターン２１Ｈとを介して、デュプレクサ１０１の個別端子側へ漏洩してしまう。
【０００８】
また、図５（Ｂ）に示す従来の高周波モジュール１Ｈでは、デュプレクサ１０１の共通端子側の配線パターン２２Ｈと、個別端子側の配線パターン２１Ｈとが、共通グランド１１Ｈを挟んで、積層方向に沿って離間するように配置されているため、同層内での結合は生じない。しかしながら、上述の図５（Ａ）に示したような共通グランド１１Ｈと配線パターン２１Ｈとの結合は生じる。さらに、図５（Ｂ）の構成では、共通グランド１１Ｈと配線パターン２２Ｈとが、近接して対向するので、これら共通グランド１１Ｈと配線パターン２２Ｈとが電磁気的に結合する。これによっても、デュプレクサ１０１の共通端子から整合素子１０２へ流れる信号が、配線パターン２２Ｈ、共通グランド１１Ｈおよび配線パターン２１Ｈを順に介して、デュプレクサ１０１の個別端子側へ漏洩してしまう。
【０００９】
このため、従来の構成では、例えば、デュプレクサ１０１の送信側の個別端子から入力し、共通端子に出力された送信信号が、受信側回路に漏洩してしまい、デュプレクサ１０１として個別端子間で、規定のアイソレーションを得られたとしても、高周波モジュールとしての送信回路側と受信回路側との間のアイソレーションが低下してしまう。
【００１０】
本発明の目的は、デュプレクサと当該デュプレクサの共通端子側に接続される整合回路とを含み積層基板により実現される高周波モジュールにおいて、デュプレクサの個別端子間のアイソレーションを高く維持する構造を実現することにある。
【課題を解決するための手段】
【００１１】
（１）この発明は、共通端子と該共通端子にそれぞれ異なるフィルタを介して接続する複数の個別端子とを有するデュプレクサと、該デュプレクサの前記共通端子に接続する整合素子とを有し、デュプレクサが実装されるとともに、整合回路が実装もしくは電極パターンで形成される積層基板で形成された高周波モジュールに関するものである。この高周波モジュールを構成する積層基板は、個別端子側配線電極と、共通端子側配線電極と、第１のグランド電極および第２のグランド電極とを備える。個別端子側配線電極は、積層基板の所定の層に形成された電極パターンからなる。共通端子側配線電極は、積層基板の個別端子側配線電極と異なる層に形成された電極パターンからなる。第１のグランド電極および第２のグランド電極は、該共通端子側配線電極が形成された層と、個別端子側配線電極が形成された層との、積層方向における中間の複数の層にそれぞれ形成されている。
【００１２】
この構成では、デュプレクサの共通端子側配線電極と個別端子側配線電極とが、積層基板の異なる層に形成されているので、同層内におけるこれらの電極の結合は防止できる。さらに、共通端子側配線電極と個別端子側配線電極とがそれぞれ異なるグランド電極に結合する関係にあっても、グランド電極同士が電磁気的に結合して高周波信号を伝搬することはない。したがって、共通端子側配線電極が形成された層と個別端子側配線電極が形成された層との間に、複数のグランド電極層が存在することで、共通端子側配線電極と個別端子側配線電極とが、共通のグランド電極により結合することも防止できる。これにより、高周波モジュールとして、各個別端子に接続する外部接続用端子間のアイソレーションの低下を防止できる。
【００１３】
（２）また、この発明の高周波モジュールの共通端子側配線電極は、共通端子と整合回路とを接続する電極パターンである。
【００１４】
この構成では、結合が防止できる共通端子側配線電極の具体例として、デュプレクサの共通端子と整合回路とを接続する配線パターンを示すものである。
【００１５】
（３）また、この発明の高周波モジュールの共通端子側配線電極は、整合回路をグランド電極へ接続する電極パターンである。
【００１６】
この構成では、結合が防止できる共通端子側配線電極の具体例として、整合回路のグランドへ接続する配線パターンを示すものである。
【００１７】
（４）また、この発明の高周波モジュールの共通端子と整合回路とを接続する電極パターンは、積層基板の前記デュプレクサの実装面、もしくは、当該デュプレクサの実装面と第１のグランド電極および第２のグランド電極との中間層に形成されている。
【００１８】
この構成では、高周波モジュールの具体的構成を示すものであり、デュプレクサの共通端子と整合回路との接続パターンを、デュプレクサの実装面の近傍に備えることで、デュプレクサと整合回路とを接続する配線パターンを短くできる。これにより、上述の作用効果に加えて、共通端子を介する信号の伝送損失を低減させることができる。
【００１９】
（５）また、この発明の高周波モジュールの整合回路は、積層基板に実装される実装型回路素子を含む。
【００２０】
この構成では、上述の高周波モジュールの具体的構成を示すものである。そして、整合回路に実装型回路素子を含むことで、当該実装型回路素子を取り替えるだけで、整合回路のインピーダンスを変更でき、上述の作用効果に加えて、整合回路の設計変更が容易になる。
【００２１】
（６）また、この発明の高周波モジュールの整合回路が接続するグランド電極は、第１のグランド電極および前記第２のグランド電極とは異なる第３のグランド電極である。
【００２２】
この構成では、上述の高周波モジュールの具体的構成を示すものである。そして、このように整合回路に専用のグランド電極を用いれば、さらに確実にアイソレーションの低下を防止できるとともに、整合回路に対する寄生成分（寄生インダクタおよび寄生キャパシタ）を防止できる。
【００２３】
（７）また、この発明の高周波モジュールの整合回路は、積層基板に実装される実装型回路素子を含む。この実装型回路素子が実装される実装用ランドは、第１のグランド電極および第２のグランド電極とは異なる第３のグランド電極に直接接続されている。
【００２４】
この構成では、上述の高周波モジュールの具体的構成を示すものである。そして、このように整合回路の実装型回路素子に専用のグランド電極を用いれば、さらに確実にアイソレーションの低下を防止できるとともに、整合回路に対する寄生成分（寄生インダクタおよび寄生キャパシタ）を防止できる。
【００２５】
（８）また、この発明の高周波モジュールの整合回路は、積層基板に実装される実装型回路素子を含み、該実装型回路素子が実装される実装用ランドは、積層基板におけるグランド接続用の外部接続用電極に直接接続されている。
【００２６】
この構成では、上述の高周波モジュールの具体的構成を示すものである。そして、このように整合回路の実装型回路素子を積層基板のグランド用の外部接続用電極に直接接続すれば、より一層、確実にアイソレーションの低下を防止できるとともに、整合回路に対する寄生成分（寄生インダクタおよび寄生キャパシタ）を防止できる。
【発明の効果】
【００２７】
この発明によれば、デュプレクサと当該デュプレクサの共通端子側に接続される整合回路とを含み積層基板により実現される高周波モジュールであって、デュプレクサの個別端子間のアイソレーションを高く維持することができる。これにより、優れた伝送特性を有する高周波モジュールを実現することができる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態の高周波モジュール１の概略の回路構成を示す回路図、および構造概念を示す側面断面図である。
【図２】第１の実施形態の高周波モジュールの他の積層構造の概念を示す側面断面図である。
【図３】第２の実施形態の高周波モジュールの積層構造の概念を示す側面断面図である。
【図４】図３（Ａ）に示す積層基板のより具体的な積層例を示すものである。
【図５】従来の高周波モジュールの構成で生じる問題点を説明するための側面断面図である。
【発明を実施するための形態】
【００２９】
本発明の第１の実施形態に係る高周波モジュールについて、図を参照して説明する。
図１（Ａ）は本実施形態の高周波モジュール１の概略の回路構成を示す回路図であり、図１（Ｂ）は図１（Ａ）に示した高周波モジュール１の構造概念を示す側面断面図である。
【００３０】
本実施形態の高周波モジュール１は、スイッチ素子ＳＷＩＣ、デュプレクサＤＰＸを備える。スイッチ素子ＳＷＩＣは、アンテナ用共通端子と複数のＲＦ端子および駆動電源入力端子とを備える。なお、図１（Ａ）では、スイッチ素子ＳＷＩＣのアンテナ用共通端子と複数のＲＦ端子の一部のみを記載し、他の端子は省略している。スイッチ素子ＳＷＩＣのアンテナ用共通端子ＳＡＮＴは、アンテナＡＮＴに接続している。スイッチ素子ＳＷＩＣの特定のＲＦ端子ＲＦ１は、整合回路ＭＣを介してデュプレクサＤＰＸの共通端子ＤＡＮＴに接続している。
【００３１】
デュプレクサＤＰＸは、１個の共通端子ＤＡＮＴと２個の個別端子ＤＲＦ１，ＤＲＦ２とを備え、共通端子ＤＡＮＴと個別端子ＤＲＦ１との間に第１のＳＡＷフィルタが配置され、共通端子ＤＡＮＴと個別端子ＤＲＦ２との間に第２のＳＡＷフィルタが配置される構成を有する。第１のＳＡＷフィルタと第２のＳＡＷフィルタとは、異なる通過帯域を有する。例えば、第１のＳＡＷフィルタは、当該デュプレクサＤＰＸで伝送する通信信号の送信信号の周波数帯域を通過帯域とし、第２のＳＡＷフィルタは、当該通信信号の受信信号の周波数帯域を通過帯域とする。このデュプレクサＤＰＸは、後述する高周波モジュール１を構成する積層基板の表面に実装されるディスクリート型部品からなる。
【００３２】
整合回路ＭＣは、スイッチ素子ＳＷＩＣのＲＦ端子ＲＦ１とデュプレクサＤＰＸの共通端子ＤＡＮＴとの間を接続する信号ラインと、当該信号ラインとグランドとの間に接続されたインダクタＬからなる整合素子とを備える。整合回路ＭＣは、デュプレクサＤＰＸを介して伝送される通信信号の周波数帯域において、デュプレクサＤＰＸのアンテナ側にあるスイッチ素子ＳＷＩＣとデュプレクサＤＰＸの共通端子ＤＡＮＴの間でインピーダンス整合するように各素子値が設定されている。
【００３３】
整合素子であるインダクタＬは、デュプレクサＤＰＸと同様のディスクリート型部品であってもよく、積層基板内に形成された電極パターンであってもよい。以下では、ディスクリート型部品の場合を示す。なお、このようなディスクリート型部品とすれば、実装されたインダクタＬを付け替えるだけで、整合回路のインピーダンスを変更できるので、整合回路ＭＣの仕様変更を容易に行うことが可能である。
【００３４】
このような高周波モジュール１は、図１（Ｂ）に示すように積層基板１０および積層基板１０の表面に実装されたディスクリート型部品により実現される。なお、図１（Ｂ）では、スイッチ素子ＳＷＩＣおよびこれに接続する電極パターンについては、図示を省略している。
【００３５】
積層基板１０は、複数の誘電体層を積層してなり、各誘電体層には、上述の高周波モジュール１の回路を構成するための電極パターンが形成されている。
【００３６】
積層基板１０の表面には、デュプレクサＤＰＸのディスクリート型部品１０１（以下、簡略的にデュプレクサ素子１０１と称する。）およびインダクタＬのディスクリート型部品１０２（以下、簡略的に整合素子１０２と称する。）を実装する実装ランドおよび所定の配線パターンが形成されている。そして、デュプレクサ素子１０１および整合素子１０２は、それぞれ所定の実装ランドに実装されている。
【００３７】
表面に近いＡ層には、個別端子側配線電極２１が形成されており、当該個別端子側配線電極２１は、ビアホール３１を介して、表面に形成されたデュプレクサ素子１０１用の個別端子用ランドに接続している。
【００３８】
表面に対してＡ層よりも下層側のＢ層には、グランド電極１１Ａ（本発明の「第１のグランド電極」に相当する。）が形成されている。このグランド電極１１Ａは、少なくとも、個別端子側配線電極２１を有する範囲を含む形状で形成されている。これにより、個別端子側配線電極２１とグランド電極１１Ａとが所定間隔で対向し、個別端子側配線電極２１のインピーダンスを適する所定値に設定することができる。
【００３９】
表面に対してＢ層よりも下層側でＢ層に近接するＣ層には、グランド電極１１Ｂ（本発明の「第２のグランド電極」に相当する。）が形成されている。このグランド電極１１Ｂは、少なくとも、後述するＤ層の共通端子側配線電極２２が形成された範囲を含み、さらには上述の個別端子側配線電極２１が形成された範囲も含むように、形成されている。
【００４０】
表面に対してＣ層よりも下層側のＤ層には、共通端子側配線電極２２が形成されている。ここで、当該共通端子側配線電極２２の形成位置に対応するＣ層にグランド電極１１Ｂが形成されているので、共通端子側配線電極２２とグランド電極１１Ｂとが所定間隔で対向し、共通端子側配線電極２２のインピーダンスを適する所定値に設定することができる。
【００４１】
共通端子側配線電極２２の一方端は、ビアホール３２を介して、表面に形成されたデュプレクサ素子１０１用の共通端子用ランドに接続している。一方、共通端子側配線電極２２の他方端は、ビアホール４１を介して、表面に形成された整合素子１０２用の一方のランドに接続している。
【００４２】
表面に対してＤ層よりも下層で、積層基板１０の底面近傍のＥ層には、積層基板１０を平面視して略全面に亘りグランド電極１２（本発明の「第３のグランド電極」に相当する。）が形成されている。グランド電極１２は、ビアホール４２を介して、表面に形成された整合素子１０２用の他方のランドに接続している。
【００４３】
積層基板１０の底面には外部接続用電極９０が形成されており、例えば図１（Ｂ）に示すように、ビアホール３０を介して、上述の個別端子側配線電極２１に接続している。
【００４４】
このような構成とすることで、デュプレクサ素子１０１の個別端子側と、デュプレクサ素子１０１の共通端子側すなわち整合素子１０２側とで、個別端子側配線電極２１および共通端子側配線電極２２に近接する共通グランド電極がない。これにより、図１に示すような従来構成で生じる、共通グランド電極を介した、デュプレクサ素子１０１の共通端子側から個別端子側への信号の漏洩を防止できる。
【００４５】
また、このような構成とすることで、個別端子側配線電極２１と共通端子側配線電極２２との間に、２個のグランド電極１１Ａ，１１Ｂが存在する。この構成では、個別端子側配線電極２１とグランド電極１１Ａとが結合し、共通端子側配線電極２２とグランド電極１１Ｂとが結合することは考えられる。しかしながら、グランド電極１１Ａ，１１Ｂがそれぞれ異なる層に形成されているため、グランド電極１１Ａ，１１Ｂが不要に結合してこれらの間で信号が漏洩することはない。したがって、グランド電極１１Ａ，１１Ｂを介して、共通端子側配線電極２２から個別端子側配線電極２１へ信号が漏洩することも防止できる。
【００４６】
これにより、例えば、図１（Ａ）において、送信信号がデュプレクサＤＰＸの個別端子ＤＲＦ１から入力され、共通端子ＤＡＮＴから出力される際に、整合回路ＭＣ等を介して、送信信号がデュプレクサＤＰＸの個別端子ＤＲＦ２側へ漏洩することを防止できる。この結果、高周波モジュール１として、送信側と受信側とのアイソレーションを、デュプレクサＤＰＸの仕様に応じて、高い状態で確保できる。
【００４７】
なお、上述の実施形態では、整合素子１０２用の他方のランドに、積層基板１０の底面近傍のグランド電極１２が、ビアホール４２を介して直接接続される例を示した。しかしながら、図２（Ａ），（Ｂ）に示すような構成であっても、上述の図１（Ｂ）の構成と同様の作用効果を得ることができる。図２（Ａ），（Ｂ）は、本実施形態の高周波モジュール１の他の積層構造の概念を示す側面断面図である。
【００４８】
図２（Ａ）に示す積層基板１０’からなる高周波モジュール１は、整合素子１０２用の他方のランド専用の外部接続用グランド電極９０Ｇが形成されている。整合素子１０２用の他方のランドは、ビアホール４２’を介して、外部接続用グランド電極９０Ｇに接続されており、グランド電極１２’には接続されていない。このような構成では、上述の作用効果とともに、信号ラインとグランドとの間に接続される整合素子１０２が、外部接続用グランド電極９０Ｇへ直接に接続される。これにより、整合素子１０２用の他方のランドは、積層基板１０’内で配線パターンが引き回されることなく、グランドへ接続する。これにより、上述のアイソレーションの低下を、より一層確実に防止できるとともに、整合回路に対する寄生成分（寄生インダクタおよび寄生キャパシタ）を防止できる。
【００４９】
また、図２（Ｂ）に示す積層基板１０”からなる高周波モジュール１は、上述のＤ層、すなわち、共通端子側配線電極２２が形成される層と同層に、整合素子１０２用の他方のランド用の引き回し電極２３が形成されている。この引き回し電極２３は、ビアホール４２”を介して整合素子１０２用の他方のランドに接続されるとともに、ビアホール４３を介してＥ層のグランド電極１２’に接続されている。このような構成であって、上述のように、共通端子側配線電極２２と個別端子側配線電極２１との双方に近接する共通グランドがなく、デュプレクサ素子１０１の共通端子側の配線パターンと個別端子側の配線パターンとの間に、二重のグランド電極１１Ａ，１１Ｂが介在する。これにより、上述のようにアイソレーションを確保することができる。
【００５０】
次に、第２の実施形態に係る高周波モジュールについて、図を参照して説明する。
図３（Ａ），（Ｂ）は、本実施形態の高周波モジュール１の積層構造の概念を示す側面断面図である。
【００５１】
本実施形態の高周波モジュール１は、第１の実施形態の高周波モジュール１とは、積層構造が異なるのみで、回路構成およびディスクリート型部品の実装配置は同じであるので、積層構造のみを具体的に説明する。なお、概略的には、第１の実施形態では、積層構造において、二重のグランド電極よりも表面側に個別端子側配線電極２１が形成され、二重のグランド電極よりも底面側に共通端子側配線電極２２が形成されているが、本実施形態では、積層構造において、二重のグランド電極よりも表面側に共通端子側配線電極２２が形成され、二重のグランド電極よりも底面側に個別端子側配線電極２１が形成されている。
【００５２】
積層基板１０Ａの表面に近いＡ’層には、共通端子側配線電極２２’が形成されている。共通端子側配線電極２２’の一方端は、ビアホール３２’を介して、表面に形成されたデュプレクサ素子１０１用の共通端子用ランドに接続している。一方、共通端子側配線電極２２’の他方端は、ビアホール４１’を介して、表面に形成された整合素子１０２用の一方のランドに接続している。
【００５３】
表面に対してＡ’層よりも下層側のＢ’層には、グランド電極１１Ａ’（本発明の「第１のグランド電極」に相当する。）が形成されている。このグランド電極１１Ａ’は、少なくとも、Ａ’層の共通端子側配線電極２２’が形成された範囲を含んで形成される。これにより、共通端子側配線電極２２’とグランド電極１１Ａ’とが所定間隔で対向し、共通端子側配線電極２２’のインピーダンスを適する所定値に設定することができる。さらには、Ｂ’層のグランド電極１１Ａ’は、後述するＤ’層の個別端子側配線電極２１’が形成された範囲を含むように、形成されている。
【００５４】
表面に対してＢ’層よりも下層側でＢ’層に近接するＣ’層には、グランド電極１１Ｂ’（本発明の「第２のグランド電極」に相当する。）が形成されている。このグランド電極１１Ｂ’は、少なくとも、後述するＤ層の個別端子側配線電極２１を有する範囲を含む形状で形成されている。これにより、個別端子側配線電極２１’とグランド電極１１Ｂ’とが所定間隔で対向し、個別端子側配線電極２１’のインピーダンスを適する所定値に設定することができる。
【００５５】
表面に対してＣ’層よりも下層側のＤ’層には、個別端子側配線電極２１’が形成されており、当該個別端子側配線電極２１’は、ビアホール３１’を介して、表面に形成されたデュプレクサ素子１０１用の個別端子用ランドに接続している。
【００５６】
表面に対してＤ’層よりも下層で、積層基板１０の底面近傍のＥ’層には、積層基板１０を平面視して略全面に亘りグランド電極１２’（本発明の「第３のグランド電極」に相当する。）が形成されている。
【００５７】
積層基板１０Ａの底面には、外部接続用電極９０が形成されており、ビアホール３０’を介して、上述の個別端子側配線電極２１’に接続している。また、積層基板１０Ａの底面には、外部接続用グランド電極９０Ｇが形成されており、ビアホール４２’を介して、表面に形成された整合素子１０２用の他方のランドに接続している。
【００５８】
図３（Ｂ）に示す積層基板１０Ａ’は、図３（Ａ）に示す積層基板１０Ａに対して、整合素子１０２用の他方のランドが、ビアホール４２を介してＥ’層のグランド電極１２に接続される点のみが異なり、他の構成は図３（Ａ）の積層基板１０Ａと同じである。
【００５９】
このような本実施形態に示す構成であっても、上述の第１の実施形態の積層構造と同様の作用効果を奏することができる。さらに、本実施形態の積層構造を用いると、デュプレクサ素子１０１と整合素子１０２とを接続する配線電極が、これらが実装される積層基板１０Ａの表面の直下に配設されるので、当該配線電極の電極長を短く形成することができる。これにより、デュプレクサＤＰＸの共通端子と整合回路ＭＣとの間を伝送する信号の伝送損失を低減させることができる。
【００６０】
ところで、図４は、図３（Ａ）に示す積層基板のより具体的な積層例を示すものである。なお、図４に示す積層基板は、図３（Ａ）に示した積層基板１０Ａにおける、整合素子１０２用の他方のランドのグランドへの接続パターンが若干異なるが、他の構成は同じである。具体的には、当該整合素子１０２用の他方のランドのグランドへの接続パターンは、第１の実施形態の図２（Ｂ）のＤ層と同様の構造を用いている。
【００６１】
図４の積層基板は１２層の誘電体層が積層された構造からなる。なお、図４は、積層回路基板の表面の層を第１層として、底面側にむかって層番号が増加し、積層基板の底面の層を第１２層とする積層図であり、以下ではこの層番号に準じて説明する。また、図４において、各層で記載されている○印は、導電性のビアホールを示し、当該ビアホールにより積層方向に列ぶ各層の電極間の導電性が確保されている。
【００６２】
積層基板の表面に対応する第１層の表面側には、実装ランド群が形成されており、実装部品であるデュプレクサ素子１０１（デュプレクサＤＰＸ）、整合素子１０２（インダクタＬ）が所定の位置関係で実装されている。なお、図４の第１層を平面視した左下側に実装されている部品は、上述のスイッチ素子ＳＷＩＣである。
【００６３】
ここで、ディスクリート型部品の整合素子１０２を用いれば、実装するディスクリート型部品を取り替えるだけで、整合素子１０２の素子値を変更することができる。これにより、当該整合素子１０２を含む整合回路ＭＣの設計変更を容易に行うことができる。
【００６４】
第２層には、ビアホール群が形成されている。このビアホール群には、上述のデュプレクサＤＰＸの共通端子ＤＡＮＴに対応するデュプレクサ素子１０１の共通端子用ランドＰａｎｔに接続するビアホール３２’を含む。さらには、上述のデュプレクサＤＰＸの個別端子ＤＲＦ１に対応するデュプレクサ素子１０１の個別端子用ランドＰｔｘに接続するビアホール５１、上述のデュプレクサＤＰＸの個別端子ＤＲＦ２に対応するデュプレクサ素子１０１の個別端子用ランドＰｒｘに接続するビアホール３１’を含む。また、さらには、上述の整合素子１０２の一方のランドに接続するビアホール４１’および整合素子１０２の他方のランドに接続するビアホール４２’を含む。
【００６５】
第３層は、上述のＡ’層に相当し、共通端子側配線電極２２’が形成されている。当該共通端子側配線電極２２の一方端はビアホール３２’に接続され、他方端はビアホール４１’に接続されている。また、第３層には、引き回し電極４２０が形成されており、一方端がビアホール４２’に接続され、他方端が３層から下層へ延びるビアホール４２”に接続されている。また、第３層には、第２層に引き続きビアホール３１’，５１も形成されている。
【００６６】
第４層には、第３層から続くビアホール３１’，４２”，５１が形成されている。
【００６７】
第５層は、上述のＢ’層に相当し、グランド電極１１Ａ’が形成されている。また、第４層から続くビアホール３１’，４２”，５１が、グランド電極１１Ａ’に接続しないように形成されている。
【００６８】
第６層は、上述のＣ’層に相当し、グランド電極１１Ｂ’が形成されている。また、第５層から続くビアホール３１’，４２”，５１が、グランド電極１１Ｂ’に接続しないように形成されている。
【００６９】
第７層には、第６層から続くビアホール３１’，４２”，５１が形成されている。
【００７０】
第８層は、上述のＤ’層に相当し、個別端子側配線電極２１’が形成されている。個別端子側配線電極２１’の一方端はビアホール３１’に接続され、他方端は、８層から下層へ延びるビアホール６１に接続されている。また、第８層には、第７層に引き続きビアホール４２”，５１も形成されている。
【００７１】
第９層には、第８層から続くビアホール４２”，５１，６１が形成されている。
【００７２】
第１０層は、上述のＥ’層に相当し、グランド電極１２’が形成されている。また、第９層から続くビアホール４２”，５１，６１が、グランド電極１２’に接続しないように形成されている。
【００７３】
第１１層には、第１０層から続くビアホール４２”，５１，６１が形成されている。
【００７４】
第１２層は、その裏面が積層基板１０Ａの裏面に相当し、複数の外部接続用電極が形成されている。これら複数の外部接続用電極は、積層基板１０Ａの側面に沿って、当該側面近傍に列ぶように周状に配列されている。これらの外部接続用電極のなかには、ビアホール４２”に接続する外部接続用グランド電極９０Ｇや、デュプレクサ素子１０１の個別端子用ランドＰｔｘ，Ｐｒｘにそれぞれ導通する個別端子ビアホール５１，６１に接続する外部接続用電極９０，９０’が含まれる。ここで、外部接続用電極９０，９０’は積層基板１０Ａの異なる辺に、離間して配置されている。これにより、これらの外部接続用電極９０，９０’同士での結合が防止でき、外部接続用電極間による漏洩を防止できる。
【００７５】
なお、上述の説明では、具体的構成を図示していないが、整合回路として、他の回路素子を内層電極で形成する場合、当該回路素子は、第５層および第６層のグランド電極１１Ａ’，１１Ｂ’と、第１０層のグランド電極１２’との間の層における電極パターンで形成するとよい。これにより、これらの内部形成型の回路素子とディスクリート型部品との間のアイソレーションを確保することができる。
【００７６】
なお、上述の各実施形態では、共通端子側配線電極２２を積層基板の内層電極により実現する構造を示したが、当該共通端子側配線電極２２を、デュプレクサ素子１０１および整合素子１０２が実装される積層基板の表面に形成してもよい。
【符号の説明】
【００７７】
１，１Ｈ−高周波モジュール、１０，１０’，１０Ａ，１０Ａ’，１０Ｈ，１０Ｈ’−積層基板、１１Ａ，１１Ａ’，１１Ｂ，１１Ｂ’，１１Ｈ，１２，１２Ｈ−グランド電極、２１，２１’，２１Ｈ−個別端子側配線電極、２２，２２’，２２Ｈ−共通端子側配線電極、３０，３０’，３０Ｈ，３１，３２，３１’，３２’，３１Ｈ，３２Ｈ，４１，４１’，４２，４２’，４２”，４１Ｈ，４２Ｈ，４３，５１，６１−ビアホール、１０１−デュプレクサ素子、１０２−整合素子
【図１】
2011097134.tif 000003
【図２】
2011097134.tif 000004
【図３】
2011097134.tif 000005
【図４】
2011097134.tif 000006
【図５】
2011097134.tif 000007