(57)【要約】【課題】画像パターンのエッジではキズ補正を抑制することで誤補正による解像度低下を抑制することを最も主要な特徴とする。【解決手段】補正対象となる画素の周辺に存在する複数の画素の信号から最大信号レベル及び最小信号レベルを抽出する信号レベル比較回路４１と、補正対象となる画素の信号を信号レベル比較回路で抽出された最大信号レベル及び最小信号レベルと比較して補正対象となる画素が白キズまたは黒キズであるか否かを判定し、この判定結果に従って補正対象となる画素のキズ補正を行うキズ補正回路４２とを具備する。【選択図】    図２
2011015157.tif 000002
【特許請求の範囲】
【請求項１】
補正対象となる画素の周辺に存在する複数の画素の信号から最大信号レベル及び最小信号レベルを抽出する信号レベル比較回路と、
補正対象となる画素の信号を前記信号レベル比較回路で抽出された前記最大信号レベル及び最小信号レベルと比較して補正対象となる画素が白キズまたは黒キズであるか否かを判定し、この判定結果に従って補正対象となる画素のキズ補正を行うキズ補正回路と
を具備したことを特徴する信号処理回路。
【請求項２】
補正対象となる画素の周辺に存在する複数の画素の信号から最大信号レベル及び最小信号レベルを抽出し、かつ前記最大信号レベルと最小信号レベルの差分を生成する信号レベル比較回路と、
補正対象となる画素の信号を前記信号レベル比較回路で抽出された前記最大信号レベル及び最小信号レベルと比較して補正対象となる画素が白キズまたは黒キズであるか否かを判定し、この判定結果に従って補正対象となる画素のキズ補正を行うキズ補正回路と、
前記補正対象となる画素の元の信号と前記キズ補正回路によりキズ補正された後の画素の信号とを前記信号レベル比較回路で生成された差分に基づいて重み付けを変えて加算する重み付け加算回路と
を具備したことを特徴する信号処理回路。
【請求項３】
前記信号レベル比較回路は、前記補正対象となる画素の周辺に存在する前記補正対象となる画素と同色の複数の画素の信号から前記最大信号レベル及び最小信号レベルを抽出することを特徴とする請求項１または２記載の信号処理回路。
【請求項４】
前記キズ補正回路は、前記補正対象となる画素が白キズまたは黒キズであると判定した際に、前記補正対象となる画素の信号を前記最大信号レベルまたは最小信号レベルの画素の信号と置き換えることによってキズ補正を行うことを特徴とする請求項１または２記載の信号処理回路。
【請求項５】
前記重み付け加算回路は、前記信号レベル比較回路で生成された差分をＥＶ、前記補正対象となる画素の元の信号をＯＲＧ、前記キズ補正回路によりキズ補正された後の画素の信号をＡＢＰＣ、加算出力をＡＢＰＣＯＲＧとした時に、
ＡＢＰＣＯＲＧ＝｛ＯＲＧ×ＥＶ＋ＡＢＰＣ（α１−ＥＶ）｝／α２
（ただしα１、α２はそれぞれ正の整数で、かつα１≦α２）
に従って重み付け加算を行なうことを特徴とする請求項２記載の信号処理回路。
【請求項６】
前記キズ補正回路は、前記信号レベル比較回路で生成された最大信号レベルと最小信号レベルの差分が一定の閾値よりも大きい場合には前記キズ補正を行わないことを特徴とする請求項２記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置において画素で得られた信号を処理する信号処理回路に係り、特に白キズと黒キズの補正を行う信号処理回路に関する。
【背景技術】
【０００２】
固体撮像装置では、画素で得られた信号を高品質化するために、信号処理回路によってキズ補正を始めとする様々な画像処理がなされている。
【０００３】
従来の信号処理回路では、並び替え回路を設け、並び替え回路によりキズ補正の対象となる画素とその周辺の同色９画素の信号を信号レベルの大きさ順に並び替え、この並び替え結果を基にして対象画素がキズか否かを判定し、キズ画素の場合は周囲の正常画素の信号レベルの平均値と置き換えることによりキズ補正を行っている（特許文献１参照）。
【０００４】
しかし、この信号処理回路では、複数の画素の信号を信号レベルの大きさ順に並び替える並び替え回路が必要なので、回路規模が大きくなるという問題がある。さらに、キズ補正を行う際、同色９画素中に黒キズと白キズがそれぞれ２画素混在していても補正可能としているため、誤補正が発生しやすく解像感の低下が問題となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、回路規模が削減でき、かつキズ補正を行う際の誤補正の発生を抑えて解像感の低下が防止できる信号処理回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態の信号処理回路は、補正対象となる画素の周辺に存在する複数の画素の信号から最大信号レベル及び最小信号レベルを抽出する信号レベル比較回路と、補正対象となる画素の信号を前記信号レベル比較回路で抽出された前記最大信号レベル及び最小信号レベルと比較して補正対象となる画素が白キズまたは黒キズであるか否かを判定し、この判定結果に従って補正対象となる画素のキズ補正を行うキズ補正回路とを具備している。
【０００８】
本発明の一実施形態の信号処理回路は、補正対象となる画素の周辺に存在する複数の画素の信号から最大信号レベル及び最小信号レベルを抽出し、かつ前記最大信号レベルと最小信号レベルの差分を生成する信号レベル比較回路と、補正対象となる画素の信号を前記信号レベル比較回路で抽出された前記最大信号レベル及び最小信号レベルと比較して補正対象となる画素が白キズまたは黒キズであるか否かを判定し、この判定結果に従って補正対象となる画素のキズ補正を行うキズ補正回路と、前記補正対象となる画素の元の信号と前記キズ補正回路によりキズ補正された後の画素の信号とを前記信号レベル比較回路で生成された差分に基づいて重み付けを変えて加算する重み付け加算回路とを具備している。
【発明の効果】
【０００９】
本発明によれば、回路規模が削減でき、かつキズ補正を行う際の誤補正の発生を抑えて解像感の低下が防止できる信号処理回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る信号処理回路の構成を示すブロック図。
【図２】図１の信号処理回路が用いられる固体撮像装置の構成を示すブロック図。
【図３】図１の信号処理回路の要部の具体的な回路構成を示すブロック図。
【図４】補正の対象となる画素及びその周辺の５×５画素の配列を示す図。
【図５】補正の対象となる画素及びその周辺の同色３×３画素の配列を示す図。
【図６】補正の対象となる画素の周辺の８画素の信号レベルの大小関係を示す図。
【図７】補正の対象となる画素のキズ判定方法を説明するための図。
【図８】第２の実施形態に係る信号処理回路の要部の具体的な回路構成を示すブロック図。
【図９】第１の実施形態の変形例に係る信号処理回路の構成を示すブロック図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を実施の形態より説明する。  
図１及び図２はそれぞれ本発明の第１の実施形態に係る信号処理回路、及びこの信号処理回路が用いられる固体撮像装置の構成を示している。
【００１２】
図２に示す固体撮像装置は増幅型ＣＭＯＳイメージセンサであり、撮像領域１１には画素としての単位セル１２−１１、１２−１２、…、１２−ｍｎがｍ行ｎ列で二次元的に配置されている。なお、図２では撮像領域１１における４行及び４列を抜き出して１列の回路構成を代表的に詳しく示している。
【００１３】
撮像領域１１は垂直方向に複数のブロックに分割されている。撮像領域１１における各単位セル列はそれぞれ、垂直信号線ＶＬＩＮ１、ＶＬＩＮ２、ＶＬＩＮ３、…に接続されている。
【００１４】
撮像領域１１の一端（上部）には、ソースフォロワ回路用の負荷トランジスタＴＬＭ１、ＴＬＭ２、ＴＬＭ３、…が水平方向に配置されている。これら負荷トランジスタＴＬＭ１、ＴＬＭ２、ＴＬＭ３、…の電流通路は、垂直信号線ＶＬＩＮ１、ＶＬＩＮ２、ＶＬＩＮ３、…の一端と接地ノードとの間にそれぞれ接続されている。負荷トランジスタＴＬＭ１、ＴＬＭ２、ＴＬＭ３、…のゲートには、バイアス回路２１から出力されるバイアス電圧ＶＴＬが供給される。
【００１５】
垂直信号線ＶＬＩＮ１、ＶＬＩＮ２、ＶＬＩＮ３、…の他端（下部）には、カラム型ノイズキャンセル回路とアナログ／デジタル変換器（ＣＤＳ＆ＡＤＣ）１３、アナログ／デジタル変換された信号をラッチするラッチ回路１４、ラッチされた信号を記憶するラインメモリ１５、及びこのラインメモリ１５の信号を読み出す制御を行なう水平シフトレジスタ回路１６が接続されている。ラッチ回路１４、ラインメモリ１５及び水平シフトレジスタ回路１６等の回路部１７は、ＣＤＳ＆ＡＤＣ１３で得られたデジタルデータを保持するデータ保持回路を構成する。
【００１６】
撮像領域１１に隣接して、垂直ブロック選択回路１８、ブロック内ライン選択回路１９及びパルスセレクタ回路２０が設けられている。そして、パルスセレクタ回路２０からパルス信号ＡＤＲＥＳ１、ＡＤＲＥＳ２、…、パルス信号ＲＥＳＥＴ１、ＲＥＳＥＴ２、…及びパルス信号ＲＥＡＤ１、ＲＥＡＤ２、…が単位セルの行毎にそれぞれ供給される。
【００１７】
すなわち、垂直ブロック選択回路１８から出力されるブロック選択信号Ｖｂｌｏｃｋ１、Ｖｂｌｏｃｋ２によって撮像領域１１中のブロックが選択される。この垂直ブロック選択回路１８は、シフトレジスタ回路またはデコーダ回路で形成されている。垂直ブロック選択回路１８で選択されたブロック中の単位セル行（画素行）は、画素行選択信号ＢＬｉｎｅ１〜ＢＬｉｎｅ４に基づいてブロック内ライン選択回路１９で選択される。そして、ブロック内ライン選択回路１９の出力信号と画素駆動パルス信号ＲＥＳＥＴ、ＲＥＡＤ、ＡＤＲＥＳとに基づいて、パルスセレクタ回路２０により単位セル行が選択される。
【００１８】
各々の単位セル１２−１１、１２−１２、…は、４つのトランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ）とフォトダイオードＰＤから構成されている。単位セル１２−１１を例に取ると、トランジスタＴａ、Ｔｂの電流通路は、電源ＶＤＤのノードと垂直信号線ＶＬＩＮ１との間に直列に接続されている。トランジスタＴａのゲートにはパルス信号ＡＤＲＥＳ１が供給される。トランジスタＴｃの電流通路は、電源ＶＤＤのノードとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、ゲートにはパルス信号ＲＥＳＥＴ１が供給される。また、トランジスタＴｄの電流通路の一端は検出部ＦＤに接続され、ゲートにはパルス信号（読み出しパルス）ＲＥＡＤ１が供給される。そして、トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、フォトダイオードＰＤのアノードは接地されている。
【００１９】
ＣＤＳ＆ＡＤＣ１３内には、ノイズキャンセラ用のコンデンサ（容量）Ｃ１１、Ｃ１２、Ｃ１３、…及びＣ２１、Ｃ２２、Ｃ２３、…が設けられていると共に、垂直信号線ＶＬＩＮ１、ＶＬＩＮ２、ＶＬＩＮ３、…の信号を伝達するトランジスタＴＳ１１、ＴＳ１２、ＴＳ１３、…、２段のコンパレータ回路ＣＯＭＰ１１、ＣＯＭＰ１２、ＣＯＭＰ１３、…及びＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ２３、…が設けられている。
【００２０】
トランジスタＴＳ１１、ＴＳ１２、ＴＳ１３、…の電流通路の一端は垂直信号線ＶＬＩＮ１、ＶＬＩＮ２、ＶＬＩＮ３、…にそれぞれ接続され、ゲートには図示しないタイミングジェネレータから出力されるパルス信号Ｓ１が供給される。トランジスタＴＳ１１、ＴＳ１２、ＴＳ１３、…の電流通路の他端にはそれぞれ、キャパシタＣ１１、Ｃ１２、Ｃ１３、…及びＣ２１、Ｃ２２、Ｃ２３、…の一方の電極が接続されている。キャパシタＣ１１、Ｃ１２、Ｃ１３、…の他方の電極には、増幅回路ＡＭＰから出力されるアナログ／デジタル変換器（ＡＤＣ）の比較用の基準信号ＶＲＥＦ（例えば三角波信号）が供給される。キャパシタＣ２１、Ｃ２２、Ｃ２３、…の他方の電極はそれぞれ、コンパレータ回路ＣＯＭＰ１１、ＣＯＭＰ１２、ＣＯＭＰ１３、…の入力端に接続されている。
【００２１】
各コンパレータ回路ＣＯＭＰ１１、ＣＯＭＰ１２、ＣＯＭＰ１３、…は、インバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、…と、これらインバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、…の入力端と出力端との間に電流通路がそれぞれ接続されたトランジスタＴＳ２１、ＴＳ２２、ＴＳ２３、…とで構成されている。同様に、各コンパレータ回路ＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ２３、…は、インバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、…と、これらインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、…の入力端と出力端との間に電流通路が接続されたトランジスタＴＳ３１、ＴＳ３２、ＴＳ３３、…とで構成されている。コンパレータ回路ＣＯＭＰ１１、ＣＯＭＰ１２、ＣＯＭＰ１３、…及びＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ２３、…との間には、キャパシタＣ３１、Ｃ３２、Ｃ３３、…が接続されている。トランジスタＴＳ２１、ＴＳ２２、ＴＳ２３、…のゲートにはパルス信号Ｓ２がそれぞれ供給され、トランジスタＴＳ３１、ＴＳ３２、ＴＳ３３、…のゲートにはパルス信号Ｓ３がそれぞれ供給される。
【００２２】
コンパレータ回路ＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ２３、…から出力されるデジタル信号はラッチ回路１４でラッチされる。そして、各単位セルで光電変換されかつデジタル信号に変換された映像信号がラインメモリ１５から出力され、図１に示す信号処理回路に供給されてキズ補正等が行われる。
【００２３】
（第１の実施形態）
図１に示す信号処理回路は、プリγ補正回路３１、４Ｈラインメモリ３２、キズ補正処理ブロック３３、ノイズリダクション回路３４、及び逆γ補正回路３５等により構成されている。
【００２４】
キズ補正処理ブロック３３は、画素の抽出、信号レベルの比較及び減算等を行なう信号レベル比較回路４１、キズの判定及びキズ補正を行なうキズ補正回路４２、エッジ調整回路４３、及び重み付け加算回路４４等により構成されている。
【００２５】
図２中のラインメモリ１５から出力される映像信号は、プリγ補正回路３１に供給され、キズ補正を行う前にγ補正処理が行われる。γ補正後の映像信号は４Ｈラインメモリ３２に供給され、この４Ｈラインメモリ３２で５ライン分の画素信号が抽出される。抽出された５ライン分の画素信号はキズ補正処理ブロック３３に供給される。
【００２６】
キズ補正処理ブロック３３では、信号レベル比較回路４１により、５ライン分の画素信号から補正対象の画素とこの画素を中心とした周辺５×５の画素が抽出され、さらに、これら５×５画素の中から補正対象の画素と同色の周辺の８画素の信号の中から最大信号レベルＭａｘＬＶ及び最小信号レベルＭｉｎＬＶが抽出され、かつ補正対象となる画素の信号が模様や線の端等のエッジ部分であるか否かを判定するために、最大信号レベルと最小信号レベルの差分（エッジ信号）ＥＶが生成される。
【００２７】
キズ補正回路４２では、補正対象となる画素の信号と信号レベル比較回路４１で抽出された最大信号レベル及び最小信号レベルとが比較されることにより、補正対象となる画素の信号が白キズまたは黒キズであるか否かが判定され、かつこの判定結果に応じて白キズ及び黒キズの補正処理が行われる。エッジ調整回路４３では、信号レベル比較回路４１により生成された最大信号レベルと最小信号レベルの差分（エッジ信号）ＥＶに対してエッジ検出の度合い（どの程度のレベル差をエッジとして判定するか）を調整するために、エッジ信号ＥＶに対して乗算係数が乗算される。重み付け加算回路４４では、キズ補正回路４２から出力されるキズ補正信号ＡＢＰＣと補正対象となる画素の元の信号ＯＲＧとが、エッジ調整回路４３から出力される調整後のエッジ信号ＥＶ´に基づいて重み付けを変えて加算される。ここで、キズ補正の対象画素とその周辺の５×５画素の信号レベルの差が大きい場合は、キズ補正処理が行われる前の元の信号の重み付けを強くして加算され、信号レベルの差が小さい場合はキズ補正回路４２の出力の重み付けを強くして加算される。
【００２８】
ノイズリダクション回路３４では、重み付け加算回路４４から出力されるキズ補正された画素の信号とその周辺の５×５画素の信号が２次元メジアンフィルタ処理されることによりランダムノイズの補正が行われる。ノイズリダクション回路３４の出力信号は、逆γ補正回路３５で逆γ補正処理された後、後段の回路ブロックに出力される。
【００２９】
なお、プリγ補正回路３１と逆γ補正回路３５による処理は、入力された信号に対して直接キズ補正処理する場合、黒い部分に黒キズがあると潰れて見つけにくいため、γ補正を行って黒付近を伸張しかつ白付近を圧縮することで黒キズを見つけやすくして補正処理するためのものである。キズ補正処理後は、逆γ補正により元の信号に戻される。
【００３０】
図３は、図１中のキズ補正処理ブロック３３の要部の具体的な回路構成を示している。減算器５１は、信号レベル比較回路４１内で生成される補正対象の画素と同色の周辺の８画素の信号の中の最大信号レベルＭａｘＬＶから最小信号レベルＭｉｎＬＶを減算してエッジ信号ＥＶを生成する。エッジ調整回路４３は、エッジ信号ＥＶと乗算係数ｎとを乗算する乗算器５２と、乗算器５２の出力ＥＶ´を所定のビット数にクリップするクリップ回路５３とから構成されている。ここで、乗算係数ｎの値を大きく設定すれば、より小さなレベル差までエッジと判定され、逆にｎの値を小さく設定すれば、輝度変化が大きくないとエッジと判定されない。
【００３１】
重み付け加算回路４４は、調整後のエッジ信号ＥＶ´と補正対象となる画素の元の信号ＯＲＧとを乗算する乗算器５４、８ビットのデジタル信号の最大値２５５に対するエッジ信号ＥＶ´の補数値（２５５−ＥＶ´）とキズ補正信号ＡＢＰＣとを乗算する乗算器５５、及び乗算器５４と５５の出力信号を加算して信号ＡＢＰＣＯＲＧを出力する加算器５６から構成されている。すなわち、重み付け加算回路４４は、信号レベル比較回路４１で生成され、かつエッジ調整回路４３による調整後のエッジ信号ＥＶ´、補正対象となる画素の元の信号ＯＲＧ、キズ補正回路４２によりキズ補正された後の画素の信号ＡＢＰＣから、例えば下記の（１）式で与えられる加算出力信号ＡＢＰＣＯＲＧを生成する。
【００３２】
ＡＢＰＣＯＲＧ＝｛ＯＲＧ×ＥＶ´＋ＡＢＰＣ（２５５−ＥＶ´）｝／２５６…（１）
（ただし２５５＝α１、２５６＝α２であり、α１＜α２である）
なお、エッジ調整回路４３内のクリップ回路５３は、調整後のエッジ信号ＥＶ´のビット数を、重み付け加算回路４４内の乗算器５４、５５に入力される乗算係数のビット数に合わせるために設けられている。例えば、乗算器５４、５５の係数入力が８ビットの場合、クリップ回路５３はエッジ信号ＥＶ´のビット数が８ビット以上の時はそのビット数を８ビットにクリップして重み付け加算回路４４に出力する。従って、エッジ信号ＥＶ´のビット数が８ビットの場合、クリップ回路５３は省略できる。
【００３３】
次に上記のように構成された信号処理回路の動作を説明する。キズ補正処理ブロック３３では、信号レベル比較回路４１により、５ライン分の画素信号から、例えば、図４に示す配列パターンのように、補正対象の中心画素（例えば、Ｒ２２）とこの画素を中心とした周辺の５×５画素の抽出が行われる。なお、Ｒは赤色画素、Ｇは緑色画素、Ｂは青色画素をそれぞれ示し、特に緑色画素Ｇｂは青色画素Ｂ間の緑色画素を示し、緑色画素Ｇｒは赤色画素Ｂ間の緑色画素を示している。
【００３４】
さらに、信号レベル比較回路４１では、図５に示すように、これら５×５画素の中から補正対象の中心画素（例えば、Ｒ２２）と同色の画素（例えば、Ｒ４４、Ｒ４２、Ｒ４０、Ｒ２４、Ｒ２０、Ｒ０４、Ｒ０２、Ｒ００）、つまり、同色３×３画素の合計９画素の中から周辺の８画素の信号の最大信号レベル（ＭａｘＬＶ）及び最小信号レベル（ＭｉｎＬＶ）が抽出される。すなわち、信号レベル比較回路４１は、抽出した同色３×３画素のうち補正対象画素以外の周辺８画素の信号レベル同士を比較して、最大信号レベルと最小信号レベルを抽出する。図６は補正対象となる画素の周辺の８画素の信号レベルの大小関係を示している。ここでは、周辺の８画素のうち１番目の画素の信号レベルが最小信号レベルであり、８番目の画素の信号レベルが最大信号レベルである。
【００３５】
さらに、信号レベル比較回路４１は、最大信号レベルと最小信号レベルの差分からエッジ信号ＥＶを生成する。エッジ信号ＥＶが一定の閾値よりも大きい場合は、模様や線の端などエッジ部分とみなし、キズ補正回路４２ではキズ補正処理は行われない。エッジを検出することで、エッジ部分の誤補正の抑制を行う。
【００３６】
キズ補正回路４２は、信号レベル比較回路４１で抽出された最大信号レベルまたは最小信号レベルと、補正対象画素の信号レベルとの比較に基づいて、黒キズや白キズを判定し、キズ補正処理を行う。キズ補正回路４２では、同色９画素の信号をもとにキズ補正対象画素である中央画素にキズがあるか否かを判定する。その結果、中央画素がキズ画素であると判定された場合には、白キズならばその画素の信号レベルを周囲の正常画素のうち最大信号レベルの画素と置き換え、黒キズならば最小信号レベルの画素と置き換えることによりキズ補正を行う。なお、本実施形態のキズ補正回路４２は、補正対象となる中心画素以外の同色の周辺画素は正常画素であるという仮定において実現される。
【００３７】
図７を用いてキズの判定方法について説明する。  
白キズ判定は以下のように行われる。  
（ａ）補正対象の中心画素（Ｒ２２）の信号レベルと正常画素である同色８画素の中の最大信号レベル（８番目）の差を求め、図７に示すように中心画素（Ｒ２２）の信号レベルの方が大きかった場合、白キズと判定する。
【００３８】
（ｂ）最大信号レベルと最小信号レベルとの差が一定の閾値よりも小さい場合、つまり同色８画素中の輝度変化が少ない場合にのみ補正処理を行う。
【００３９】
上記（ａ）、（ｂ）の条件の両方を満たした場合に白キズ補正処理を行う。白キズ補正処理する場合、中心画素（Ｒ２２）の信号レベルを正常画素である同色８画素の中の最大信号レベル（８番目）と置き換える。なお、（ｂ）の条件のみが成立しても、中心画素（Ｒ２２）の置き換えは行わない。これは、最大信号レベルと最小信号レベルとのレベル差が大きいと、補正対象の中心画素（Ｒ２２）周辺で信号レベル差が大きい、つまり、エッジである可能性があるためである。
【００４０】
また、黒キズの判定は以下のように行われる。  
（ｃ）補正対象の中心画素（Ｒ２２）の信号レベルと正常画素である同色８画素の中の最小信号レベル（１番目）の差を求め、図７に示すように中心画素（Ｒ２２）の信号レベルの方が小さかった場合、黒キズと判定する。
【００４１】
（ｄ）最大信号レベルと最小信号レベルとの差が一定の閾値よりも小さい場合、つまり同色８画素中の輝度変化が少ない場合にのみ補正処理を行う。
【００４２】
上記（ｃ）、（ｄ）の条件の両方を満たした場合に黒キズ補正処理を行う。黒キズ補正処理をする場合、中心画素（Ｒ２２）の信号レベルを正常画素である同色８画素の中の最小信号レベル（１番目）と置き換える。なお、（ｄ）の条件のみが成立しても、中心画素（Ｒ２２）の置き換えは行わない。これは、最大信号レベルと最小信号レベルとのレベル差が大きいと、補正対象の中心画素（Ｒ２２）周辺で信号レベル差が大きい、つまり、エッジである可能性があるためである。以上の処理をキズ補正回路４２が行うことにより、白キズ、黒キズの補正処理を行うことができる。
【００４３】
なお、本実施形態では、補正対象画素以外の８画素はキズのない正常画素であると仮定して、９画素中に１画素の黒キズと１画素の白キズの補正処理を行うことが可能である。
【００４４】
信号レベル比較回路４１は、図７に示す正常画素のうち、最大信号レベルの画素（８番目）と最小信号レベルの画素（１番目）の信号レベルの差分をエッジ信号ＥＶとして生成する。例えば、最小信号レベル（１番目）と最大信号レベル（８番目）の信号レベルの差が小さければ、正常画素である１〜８番目に信号レベルの差がない平坦な映像であると判断される。
【００４５】
一方、１番目と８番目の信号レベルの差が大きければ、正常画素である１〜８番目に信号レベル差があるため、エッジがあると判定される。このように、エッジ検出を行うことにより、誤補正を抑制し、キズ補正後の映像信号の解像度低下させることなくキズ補正処理することができる。
【００４６】
エッジ信号ＥＶは、信号レベル比較回路４１によって比較された同色画素の信号レベル差から求められる。従って、エッジを検出するための特別の回路を搭載する必要がなく、信号処理回路の回路規模の増大を防ぐことが可能である。
【００４７】
信号レベル比較回路４１で生成されたエッジ信号ＥＶに対し、エッジ調整回路４３によってエッジ検出の度合いを決める乗算係数ｎが乗算される。乗算係数ｎを大きくすれば、小さなレベル差までエッジと判定し、逆にｎを小さくすれば、輝度変化が大きくないとエッジとして判定されない。この演算結果が、例えば、後段の重み付け加算回路４４内の乗算器５４、５５の係数入力が８ビットであると想定すると、クリップ回路５３によって８ビットに変換され、調整済みエッジ信号として出力される。
【００４８】
重み付け加算回路４４は、エッジ調整回路４３による調整済みエッジ信号ＥＶ´、補正対象となる画素の元の信号ＯＲＧ、キズ補正回路４２によりキズ補正された後の画素の信号ＡＢＰＣから、先の（１）式に従って重み付け加算を行い、加算出力信号ＡＢＰＣＯＲＧを生成する。
【００４９】
ここで、調整済みエッジ信号ＥＶ´の値が大きい（正常画素の信号レベル差が大きい）場合、つまり、補正対象の中心画素（Ｒ２２）がエッジである場合は、補正対象となる画素の元の信号ＯＲＧの割合が多くなるように補正の重みが設定されて重み付け加算が行われる。
【００５０】
他方、調整済みエッジ信号ＥＶ´の値が小さい（正常画素の信号レベル差が小さい）場合、つまり、補正対象の中心画素（Ｒ２２）がエッジではない場合は、キズ補正回路４２によりキズ補正された後の画素の信号ＡＢＰＣの割合が多くなるように補正の重みが設定されて重み付け加算が行われる。
【００５１】
重み付け加算回路４４の出力は、ノイズリダクション回路３４によりランダムノイズの補正が行われ、逆γ補正回路35で逆γ補正処理された後、後段の回路ブロックに出力され、ＹＵＶ生成処理などのデジタル処理が行われる。
【００５２】
以上のように、本実施形態の信号処理回路においては、補正対象となる中心画素を除いた周辺８画素を正常画素と仮定している。そして、周辺８画素の中の最大信号レベルの画素と最小信号レベルの画素の信号を用いてエッジ信号ＥＶが生成される。それにより、最大信号レベルと最小信号レベルとの差分が小さいときは、エッジ信号ＥＶの値は小さくなり、色の変化の少ない平坦な映像であると判定できる。他方、差分が大きいときは、エッジ信号ＥＶの値は大きくなり、色の変化の大きいエッジであるなどと判定できる。
【００５３】
そして、補正対象となる画素が色の変化の大きいエッジの場合、重み付け加算回路４４により、補正対象となる画素の元の信号の割合が多くなるように補正の重みが設定されて重み付け加算が行われるので、模様などのエッジ部分や縦線、横線、ナナメ線などの線の端部を残すことができ、誤補正を防ぐことができる。これにより、映像信号の解像度低下を抑制できる。
【００５４】
また、映像信号の中からエッジを検出するための回路を新たに搭載する必要がない。さらに、信号レベル比較回路４１では最大信号レベルと最小信号レベルのみを抽出すればよく、従来のように複数の画素の信号をレベル順に並べ替えるための並べ替え回路は不用である。信号レベル比較回路は従来の並べ替え回路に比べて回路規模が小さくてすむため、全体の回路規模を従来よりも削減することができる。
【００５５】
（第２の実施形態）
図８は、第２の実施形態におけるキズ補正処理ブロック３３の要部の具体的な回路構成を示している。本実施形態のキズ補正処理ブロック３３が図３に示す第１の実施形態におけるキズ補正処理ブロックと異なる点は、クリップ回路５３はクリップ前の値が０（ＥＶ´＝０）の場合に１にクリップ（ＥＶ´＝１）する点と、重み付け加算回路４４において、クリップ後のエッジ信号ＥＶ´の反転信号（補数信号）に１を加算する加算器５７が追加されている点である。したがって、クリップ後のエッジ信号ＥＶ´が取り得る値の範囲は１≦ＥＶ´≦２５５であり、乗算器５５はキズ補正信号ＡＢＰＣと加算器５７の出力との乗算を行なう。
【００５６】
第１の実施形態では、重み付け加算回路４４は、先の（１）式に従って加算出力信号ＡＢＰＣＯＲＧを生成するが、本実施形態では下記の（２）式に従って加算出力信号ＡＢＰＣＯＲＧを生成する。
【００５７】
ＡＢＰＣＯＲＧ＝｛ＯＲＧ×ＥＶ´＋ＡＢＰＣ（２５６−ＥＶ´）｝／２５６…（２）
（ただし２５６＝α１＝α２である）
このため、重み付け加算回路４４の出力である加算出力信号ＡＢＰＣＯＲＧは、補正対象となる画素の元の信号とキズ補正信号の両方の出力を必ず使用する。
【００５８】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００５９】
（第１の実施形態の変形例）
第１の実施形態において、ＥＶ´＝２５５の場合、ＡＢＰＣＯＲＧ＝ＯＲＧとなり、重み付け加算回路４４の出力は補正対象となる画素の元の信号となる。すなわち、上記のようにＥＶ´＝２５５の場合、重み付け加算回路４４の出力は補正対象となる画素の元の信号そのものとなり、キズ補正回路４２の出力は重み付け加算回路４４で使用されない。
【００６０】
従って、このような場合には、図９に示すように、エッジ調整回路４３の出力をキズ補正回路４２にトリガ信号として供給し、エッジ調整回路４３の調整済みエッジ信号ＥＶ´の値が２５５のときはキズ補正回路４２の動作が停止し、それ以外の値のときに動作するように制御して、必要なときにだけキズ補正回路４２を動作させるように変形してもよい。
【００６１】
本変形例においても第１の実施形態と同様の効果が得られる上に、さらに必要なときにだけキズ補正回路４２を動作させるために、消費電力の削減が図れるという効果が得られる。
【００６２】
以上、いくつかの実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００６３】
３１…プリγ補正回路、３２…４Ｈラインメモリ、３３…キズ補正処理ブロック、３４…ノイズリダクション回路、３５…逆γ補正回路、４１…信号レベル比較回路、４２…キズ補正回路、４３…エッジ調整回路、４４…重み付け加算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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