(57)【要約】【課題】エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる半導体素子の製造方法及び半導体素子を提供する。【解決手段】半導体素子は、半導体回路が形成された回路層１０上に形成された絶縁膜２０上に予め定めた配線パターンで形成された金属配線が、バックフロー効果を有する予め定めた長さに分割された複数の分割配線３４Ａ〜３４Ｄから成り、かつ、各分割金属配線間にバリアメタル３６が形成された構成となっている。【選択図】図３
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【特許請求の範囲】
【請求項１】
バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成る金属配線を、半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンに従って形成する金属配線形成工程と、
前記複数の分割金属配線間にバリアメタルを形成するバリアメタル形成工程と、
を有する半導体素子の製造方法。
【請求項２】
金属配線形成工程が、
前記絶縁膜上に、アルミニウム（Ａｌ）から成るアルミニウム膜がチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成るバリアメタル膜で挟まれるように積層された金属配線層を形成する工程と、
バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線が前記配線パターンに従って形成されるように、前記金属配線層をエッチングする工程と、
を含む請求項１記載の半導体素子の製造方法。
【請求項３】
金属配線形成工程が、
前記配線パターンに応じた溝を前記絶縁膜上に形成する工程と、
前記溝の内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成るバリアメタルを形成する工程と、
前記溝にＣｕ（銅）を形成する工程と、
を含む請求項１記載の半導体素子の製造方法。
【請求項４】
半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンで形成された金属配線が、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成り、かつ、各分割金属配線間にバリアメタルが形成された
半導体素子。
【請求項５】
前記金属配線の側壁に、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルが形成された
請求項４記載の半導体素子。
【請求項６】
前記バリアメタル材が、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成り、
前記分割金属配線が、アルミニウム（Ａｌ）から成る配線層が前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルで挟まれるように積層された
請求項４又は請求項５記載の半導体素子。
【請求項７】
前記バリアメタル材が、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成り、
前記分割金属配線が、前記配線パターンに応じて前記絶縁膜上に形成された溝の内壁に形成された、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルと、前記溝に形成されたＣｕ（銅）と、から成る
請求項４又は請求項５記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法及び半導体素子に関するものである。
【背景技術】
【０００２】
近年の多層配線構造の半導体素子において、高集積化及び高性能化を実現するために、金属配線の微細化及び薄膜化が進んでいる。
【０００３】
半導体素子のチップ面積を縮小するためは、金属配線の幅を小さくすることが有効である。例えば図９（Ａ）に示すように、半導体回路が形成された回路層１００上に形成された金属配線１０２の幅を、同図（Ｂ）に示すように小さくすることで、チップ面積を小さくすることができる。また、金属配線１０２の幅を小さくする場合、同図（Ｂ）に示すように、各金属配線１０２間の間隔も小さくするのが通常である。
【０００４】
しかしながら、各金属配線１０２の幅を小さくすると共に各金属配線１０２間の間隔を小さくすると、金属配線１０２のアスペクト比（金属配線の高さ／金属配線の幅）が大きくなり、各金属配線１０２間に絶縁膜１０４を埋め込むのが困難になり、同図（Ｂ）に示すように、絶縁膜１０４内にボイド（空隙）１０６が発生してしまうという不具合が生じる。
【０００５】
この問題を解決するためには、金属配線１０２のアスペクト比を小さくする必要があるが、金属配線１０２の幅を大きくするとチップ面積が大きくなってしまうため、例えば同図（Ｃ）に示すように、金属配線１０２の高さを低くするのが通常である。
【０００６】
しかしながら、上記のような方法で金属配線１０２の高さを低くし過ぎると、今度は金属配線１０２のＥＭ（エレクトロマイグレーション）耐性が劣化してしまう。
【０００７】
ＥＭとは、金属配線中に電流を流すと、電子が移動する方向へ金属原子が押しやられ、金属原子そのものが移動してしまう現象のことである。例えば、金属配線がアルミニウム（Ａｌ）から成る場合、図１０に示すように、Ａｌ原子１０８が電子１１０に押されて移動してしまう。
【０００８】
このため、移動した金属原子がもともと存在していた領域にはボイドが発生し、やがて断線に至ってしまう。例えば図１１（Ａ）に示すように、下層配線１１２と上層配線１１４とがビアホール１１６によって接続された多層配線構造の場合、下層配線１１２からビアホール１１６を通って上層配線１１４に電流を流し続けると、同図（Ｂ）に示すように、上層配線１１４の電子が流れる図中矢印Ａ方向の上流側の金属原子が電子によって下流側に押しやられるため、上層配線１１４の上流側に金属原子が存在しないボイド領域１１８が発生し、断線に至る。
【０００９】
一方、図１２に示した金属配線の長さ（横軸）と平均寿命（縦軸）との関係に表わされるように、金属配線の長さを短くすると、ＥＭ耐性が向上し、配線寿命が延びることが知られている。これは、配線長が短くなると、電子に押しやられたＡｌ原子の移動先がないため、移動方向と逆方向にＡｌ原子が戻ってくるという現象のためであり、バックフロー効果と呼ばれている。
【００１０】
例えば図１３（Ａ）〜（Ｃ）に示すように、上層配線１１４の長さが短くなるに従って、図中矢印Ｂ方向の長さで示すように、バックフロー効果によって戻るＡｌ原子の量が多くなる。このため、金属原子が存在しないボイド（空隙）が発生するボイド領域１１８が小さくなる。
【００１１】
従って、上層配線１１４の配線長を、バックフロー効果を有する長さにすることにより、ＥＭ耐性を向上させ、配線寿命を延ばすことができる。例えば、図１４（Ａ）に示すような配線構造ではなく、同図（Ｂ）に示すように、上層配線１１４を、バックフロー効果を有する長さに分割し、分割上層配線１１４Ａ〜１１４Ｃを、同様に下層配線１１２をバックフロー効果を有する長さに分割した分割下層配線１１２Ａ〜１１２Ｄとビアホール１１６を介して接続することにより、配線寿命を延ばすことができる。同図（Ｂ）に示すような配線構造は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−１３３３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１４（Ｂ）に示したような配線構造では、配線抵抗が増大してしまう、という問題があった。以下、この問題について説明する。
【００１４】
例えば配線にＡｌを用いる場合、図１５に示すように、下層配線１１２は、Ｔｉ及びＴｉＮが積層されたバイメタル層１１２Ａと、アルミニウムから成る配線層１１２Ｂと、Ｔｉ及びＴｉＮが積層されたバイメタル層１１２Ｃと、がこの順で積層された構成とされ、上層配線１１４も同様に、Ｔｉ及びＴｉＮが積層されたバイメタル層１１４Ａと、アルミニウムから成る配線層１１４Ｂと、Ｔｉ及びＴｉＮが積層されたバイメタル層１１４Ｃと、がこの順で積層された構成の構成である。また、ビアホール１１６は、例えばタングステン（Ｗ）から成る。
【００１５】
この場合、電子がＡ点からＢ点へ移動しようとすると、Ａｌ、Ｔｉ、ＴｉＮ、Ｗ、Ｔｉ、ＴｉＮ、Ａｌの順で通過するため、異種金属界面を６回通過することとなる。一般に、異種金属界面には接触抵抗と呼ばれる抵抗が存在し、その抵抗値は各金属単体よりも大きい。従って、異種金属界面を電子が通過する回数が多い程、全体の配線の抵抗値が大きくなってしまう。
【００１６】
図１４（Ａ）に示す配線構造では、Ｃ点からＤ点へ電子が移動する際に、電子がビアホール１１６を通過する回数は２回であるが、同図（Ｂ）に示す配線構造では、Ｃ点からＤ点へ電子が移動する際に、電子がビアホール１１６を通過する回数は６回であるため、同図（Ａ）の配線構造と比較して抵抗値は大きくなる。また、抵抗値が高い部分では発熱作用も大きくなるため、ＥＭ耐性がさらに劣化し、配線寿命が短くなってしまう。
【００１７】
さらに、図１４（Ｂ）に示す配線構造では、上層配線１１４と下層配線１１２とが重複する領域Ｘが同図（Ａ）に示す配線構造の場合よりも多くなるため、電子がＣ点からＤ点まで移動する距離が長くなり、全体の配線長が長くなってしまう、という問題もある。
【００１８】
本発明は、上述した課題を解決するために提案されたものであり、エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる半導体素子の製造方法及び半導体素子を提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、請求項１記載の発明の半導体素子の製造方法は、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成る金属配線を、半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンに従って形成する金属配線形成工程と、前記複数の分割金属配線間にバリアメタルを形成するバリアメタル形成工程と、を有することを特徴とする。
【００２０】
また、請求項２記載の発明は、金属配線形成工程が、前記絶縁膜上に、アルミニウム（Ａｌ）から成るアルミニウム膜がチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成るバリアメタル膜で挟まれるように積層された金属配線層を形成する工程と、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線が前記配線パターンに従って形成されるように、前記金属配線層をエッチングする工程と、を含むことを特徴とする。
【００２１】
また、請求項３記載の発明は、金属配線形成工程が、前記配線パターンに応じた溝を前記絶縁膜上に形成する工程と、前記溝の内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成るバリアメタルを形成する工程と、前記溝にＣｕ（銅）を形成する工程と、を含むことを特徴とする。
【００２２】
請求項４記載の発明の半導体素子は、半導体回路が形成された回路層上に形成された絶縁膜上に予め定めた配線パターンで形成された金属配線が、バックフロー効果を有する予め定めた長さに分割された複数の分割金属配線から成り、かつ、各分割金属配線間にバリアメタルが形成されたことを特徴とする。
【００２３】
また、請求項５記載の発明は、前記金属配線の側壁に、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルが形成されたことを特徴とする。
【００２４】
また、請求項６記載の発明は、前記バリアメタル材が、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくとも一方から成り、前記分割金属配線が、アルミニウム（Ａｌ）から成る配線層が前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルで挟まれるように積層されたことを特徴とする。
【００２５】
また、請求項７記載の発明は、前記バリアメタル材が、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）の少なくとも一方から成り、前記分割金属配線が、前記配線パターンに応じて前記絶縁膜上に形成された溝の内壁に形成された、前記各分割金属配線間に形成されたバリアメタルと同一部材のバリアメタルと、前記溝に形成されたＣｕ（銅）と、から成ることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる、という効果を有する。
【図面の簡単な説明】
【００２７】
【図１】第１実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図２】第１実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図３】第１実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図４】第１実施形態に係る半導体素子の金属配線における電子の移動について説明するための図である。
【図５】第２実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図６】第２実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図７】第２実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図８】第２実施形態に係る半導体素子の金属配線の形成工程を示す図である。
【図９】従来における金属配線のエレクトロマイグレーション耐性について説明するための図である。
【図１０】エレクトロマイグレーションについて説明するための図である。
【図１１】従来例に係る半導体素子の金属配線のエレクトロマイグレーションについて説明するための図である。
【図１２】金属配線の長さと配線寿命との関係を示すグラフである。
【図１３】エレクトロマイグレーション及びバックフロー効果について説明するための図である。
【図１４】従来例に係る半導体素子の金属配線について説明するための図である。
【図１５】金属配線の接触抵抗について説明するための図である。
【発明を実施するための形態】
【００２８】
以下、本発明の一例である実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００２９】
（第１実施形態）
【００３０】
第１実施形態では、半導体素子の金属配線がＡｌを主成分として構成された場合の半導体素子の多層配線構造及び製造方法について説明する。
【００３１】
図１〜図３には、本実施形態に係る半導体素子の製造工程のうち、金属配線の形成工程について概略的に示した。本実施形態では、いわゆるフォトリソグラフィ法を用いて金属配線を形成する。
【００３２】
まず、図１（Ａ）に示すように、半導体ウエハに形成された半導体回路（詳細は図示省略）が形成された回路層１０上に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層１２、アルミニウム（Ａｌ）を主成分とする配線層１４、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層１６がこの順で積層された下層配線１８をＰＶＤ（物理気相成長）法等の公知の手法によって形成する。
【００３３】
次に、公知のフォトリソグラフィ法により、配線パターンを形成する。すなわち、下層配線１８上に、図示しないレジストを塗布し、所望の配線パターンに従って露光し、エッチングすることにより、余分な配線を除去し、残存したレジストを除去する。これにより、図１（Ｂ）に示すように、所望の配線パターンに従った下層配線が形成される。本実施形態では、一例として、両端に下層配線１８Ａ、１８Ｂが形成された場合を示している。
【００３４】
次に、図１（Ｃ）に示すように、下層配線１８上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜２０をＣＶＤ法等の公知の手法により形成し、その後、下層配線１８Ａ、１８Ｂの一端側に相当する位置に、下層配線１８Ａ、１８Ｂと、後述する上層配線とを電気的に接続するためのビアホールを形成するための孔２２Ａ、２２Ｂを形成する。
【００３５】
そして、図２（Ｄ）に示すように、孔２２Ａ、２２Ｂの内壁に、バリアメタル層１６の上層と同一部材のＴｉＮから成る密着層２４を形成した後、タングステン（Ｗ）を孔２２Ａ、２２Ｂに埋め込むことにより、ビアホール２６Ａ、２６Ｂを形成する。
【００３６】
次に、図２（Ｅ）に示すように、ビアホール２６Ａ、２６Ｂが形成された絶縁膜２０上に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層２８、アルミニウム（Ａｌ）を主成分とする配線層３０、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）がこの順で積層されたバリアメタル層３２がこの順で積層された上層配線３４をＰＶＤ（物理気相成長）法等の公知の手法によって形成する。
【００３７】
次に、上層配線３４が、複数の分割配線に分割されるように、フォトリソグラフィ法によりパターンニングする。すなわち、上層配線３４上に図示しないレジストを塗布し、所望の分割パターンに従って露光し、エッチングすることにより、余分な配線を除去し、残存したレジストを除去する。これにより、図２（Ｆ）に示すように、上層配線３４が、複数の分割配線３４Ａ〜３４Ｄに分割される。
【００３８】
このとき、各分割配線３４Ａ〜３４Ｄの配線長Ｌは、前述したバックフロー効果を有する長さのうち、例えば最大の長さに設定される。これにより、分割数を極力少なくすることができる。また、各分割配線３４Ａ〜３４Ｄ間の間隔ｄは、フォトリソグラフィ法によりパターンニングできる範囲で例えば最小の間隔とすることが好ましい。
【００３９】
次に、図３（Ｇ）に示すように、上層配線３４を全て覆うように、且つ、各分割配線３４Ａ〜３４Ｄ間が埋められるように、チタン（Ｔｉ）３６Ａ、窒化チタン（ＴｉＮ）３６Ｂがこの順で積層されたバリアメタル層３６を例えばＣＶＤ法等により形成する。これにより、各分割配線３４Ａ〜３４Ｄ間には、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）で埋められる。
【００４０】
最後に、図１（Ｈ）に示すように、分割配線３４Ａ〜３４Ｄ上及び分割配線が形成されていない絶縁膜２０上のバリアメタルを、例えば、いわゆるエッチバック法により除去する。すなわち、両端の分割配線３４Ａ、３４Ｄの側壁に形成されたバリアメタルのみを残して、他のバリアメタルを除去する。
【００４１】
このような配線構造とすることにより、図４に示すように、電子が例えば分割配線３４Ａ、３４Ｂ間を図中矢印方向に移動する場合、Ａｌ、Ｔｉ、ＴｉＮ、Ｔｉ、Ａｌの順で通過するため、異種金属界面を通過する回数は４回となる。そして、図３（Ｈ）に示すように、下層配線１８から上層配線３４へ、又は上層配線３４から下層配線１８へ移動する箇所は２箇所あり、分割配線間を移動する箇所は３箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、２（箇所）×６（界面）＋３（箇所）×４（界面）＝２４回となる。
【００４２】
これに対し、従来の配線構造では、図１４（Ｂ）に示すように、下層配線から上層配線へ、又は上層配線から下層配線へ移動する箇所は６箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、６（箇所）×６（界面）＝３６回となる。
【００４３】
このように、図３（Ｈ）に示すような配線構造とすることによって、電子が異種金属界面を通過する回数を減らすことができるので、配線の電気抵抗が増加するのを抑えることができる。また、金属界面で発生するジュール熱の発生を抑制することができるため、ＥＭ耐性を向上させることができる。
【００４４】
また、図１４（Ｂ）に示す従来の配線構造では、上層配線と下層配線とが重複する領域Ｘが６箇所あるが、図３（Ｈ）に示す配線構造では、２箇所だけであるため、Ｃ点からＤ点までのトータルの配線の長さを短縮することができる。
【００４５】
さらに、上層配線の側壁にバリアメタルが形成されるので、上層配線の横方向に対する信頼性を向上させることができる。すなわち、配線の欠損やサイドヒロックの発生を抑制することができる。
【００４６】
なお、本実施形態では、バリアメタルをＴｉ及びＴｉＮを積層した構造とした場合について説明したが、何れか一方でもよい。ただし、Ｔｉのみだと電気抵抗が高くなる場合があり、ＴｉＮのみだとＡｌと化学反応して電気抵抗が高くなる場合があるので、Ｔｉ及びＴｉＮを積層した構造とすることが好ましい。
【００４７】
（第２実施形態）
【００４８】
次に、本発明の第２実施形態について説明する。
【００４９】
第２実施形態では、半導体素子の金属配線がＣｕを主成分として構成された場合の半導体素子の多層配線構造及び製造方法について説明する。
【００５０】
図５〜図７には、本実施形態に係る半導体素子の製造工程のうち、金属配線の形成工程について概略的に示した。本実施形態では、いわゆるダマシン法により金属配線を形成する。
【００５１】
まず、図５（Ａ）に示すように、半導体ウエハに形成された半導体回路（詳細は図示省略）が形成された回路層４０上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜４２をＣＶＤ法等の公知の手法により形成する。
【００５２】
次に、ダマシン法により予め定めた配線パターンに従って下層配線を形成すべき箇所に溝を形成する。本実施形態では、一例として図５（Ｂ）に示すように、両端に溝４４Ａ、４４Ｂを形成する。
【００５３】
そして、図５（Ｃ）に示すように、溝４４Ａ、４４Ｂに、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）がこの順で積層されたバリアメタル層４６、銅（Ｃｕ）を主成分とする配線層４８、窒化タンタル（ＴａＮ）から成るバリアメタル層５０、がこの順で積層された下層配線５２をめっき法やＣＶＤ（化学気相成長）法等の公知の手法によって形成する。
【００５４】
次に、図６（Ｄ）に示すように、下層配線５２上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜５４をＣＶＤ法等の公知の手法により形成し、その後、下層配線５２と上層配線とを接続するためのビアホールを形成すべき位置に孔５４Ａ、５４Ｂを形成する。
【００５５】
そして、図６（Ｅ）に示すように、孔５４Ａ、５４Ｂが形成された絶縁膜５４上に、例えばシリコン酸化膜（ＳｉＯ２）等から成る絶縁膜５６をＣＶＤ法等の公知の手法により形成し、その後、予め定めた配線パターンに従って、複数の分割配線形成用の溝５６Ａ〜５６Ｄを形成する。これにより、本実施形態においては溝５６Ａと孔５４Ａ、溝５６Ｄと孔５４Ｂとがそれぞれ繋がる。
【００５６】
このとき、分割配線が形成される溝５６Ａ〜溝５６Ｄの長さＬは、バックフロー効果を有する長さのうち、例えば最大の長さに設定される。これにより、分割数を極力少なくすることができる。また、各溝間の間隔ｄは、ダマシン法によりパターンニングできる範囲で例えば最小の間隔とすることが好ましい。
【００５７】
次に、図６（Ｆ）に示すように、形成された溝５６Ａ及び孔５４Ａ、溝５６Ｂ及び孔Ｂ、溝５６Ｂ、５６Ｃの内壁に、タンタル（Ｔａ）及び窒化タンタル（ＴａＮ）がこの順で積層されたバリアメタル膜５８を形成する。
【００５８】
そして、図７（Ｇ）に示すように、バリアメタル膜５８が形成された溝５６Ａ及び孔５４Ａ、溝５６Ｄ及び孔５４Ｂ、溝５６Ｂ、５６Ｃに、銅（Ｃｕ）を埋め込む。これにより、分割配線６０Ａ〜６０Ｄから成る上層配線６０及びビアホール６２Ａ、６２Ｂが形成される。
【００５９】
次に、図７（Ｈ）に示すように、上層配線６０が形成された配線層上の余分な絶縁膜５６を例えばドライエッチングにより除去する。
【００６０】
そして、図７（Ｉ）に示すように、上層配線６０を全て覆うように、且つ、各分割配線間が埋められるように、タンタル（Ｔａ）から成るバリアメタル層６４を例えばＣＶＤ法等により形成する。これにより、各分割配線間には、タンタル（Ｔａ）で埋められる。
【００６１】
最後に、図８（Ｊ）に示すように、分割配線６０Ａ〜６０Ｄ上及び各分割配線が形成されていない絶縁膜５４上のバリアメタルを、例えば、いわゆるエッチバック法により除去する。すなわち、両端の分割配線６０Ａ、６０Ｂの側壁に形成されたバリアメタルのみを残して、他のバリアメタルを除去する。
【００６２】
このような配線構造とすることにより、電子が分割配線間を移動する場合、Ｃｕ、ＴａＮ、Ｔａ、ＴａＮ、Ｃｕの順で通過するため、異種金属界面を通過する回数は４回となる。そして、下層配線５２から上層配線６０へ、又は上層配線６０から下層配線５２へ移動する箇所は２箇所あり、分割配線間を移動する箇所は３箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、２（箇所）×４（界面）＋３（箇所）×４（界面）＝２０回となる。
【００６３】
これに対し、従来の配線構造では、図１４（Ｂ）に示すように、下層配線から上層配線へ、又は上層配線から下層配線へ移動する箇所は６箇所あることから、Ｃ点からＤ点へ移動する際に異種金属界面を通過する回数は、６（箇所）×４（界面）＝２４回となる。
【００６４】
このように、図８（Ｊ）に示すような配線構造とすることによって、電子が異種金属界面を通過する回数を減らすことができるので、配線の電気抵抗が増加するのを抑えることができる。また、金属界面で発生するジュール熱の発生を抑制することができるため、ＥＭ耐性を向上させることができる。
【００６５】
また、図１４（Ｂ）に示す従来の配線構造では、上層配線と下層配線とが重複する領域Ｘが６箇所あるが、図８（Ｊ）に示す配線構造では、２箇所だけであるため、Ｃ点からＤ点までのトータルの配線の長さを短縮することができる。
【００６６】
さらに、上層配線の側壁にバリアメタルが形成されるので、上層配線の横方向に対する信頼性を向上させることができる。すなわち、配線の欠損やサイドヒロックの発生を抑制することができる。
【００６７】
なお、本実施形態では、バリアメタルをＴａ及びＴａＮを積層した構造とした場合について説明したが、何れか一方でもよい。ただし、Ｔａのみだと電気抵抗が高くなる場合があり、ＴａＮのみだとＣｕと化学反応して電気抵抗が高くなる場合があるので、Ｔａ及びＴａＮを積層した構造とすることが好ましい。
【００６８】
また、上記各実施形態では、上層配線に本発明を適用した場合について説明したが、各配線層に本発明を適用してもよい。また、全ての配線層に本発明を適用するのではなく、ＥＭ耐性が弱く寿命が短いと予測される配線層にのみ本発明を適用し、配線幅が広い層や膜厚が厚い層等のように、ＥＭ耐性が強く寿命が長いと予測される配線層に対しては本発明を適用しないようにしてもよい。
【００６９】
また、上記各実施形態では、配線構造が２層構造の場合について説明したが、配線層の数はこれに限られるものではなく、１層構造又は３層以上の構造にも本発明を適用可能であることは言うまでもない。
【００７０】
また、配線層やバリアメタルに用いられる部材は、上記各実施形態で説明した部材に限られるものではなく、他の部材を用いても良い。
【符号の説明】
【００７１】
１０   回路層
１２、１６    バリアメタル層
１４   配線層
１８   下層配線
２０   絶縁膜
２４   密着層
２６Ａ、２６Ｂ       ビアホール
２８、３２    バリアメタル層
３０   配線層
３４   上層配線
３４Ａ〜３４Ｄ       分割配線
３６   バリアメタル層
４０   回路層
４２   絶縁膜
４６、５０    バリアメタル層
４８   配線層
５０   バリアメタル層
５２   下層配線
５４、５６    絶縁膜
５６Ａ〜５６Ｄ       溝
５６   絶縁膜
５８   バリアメタル膜
６０   上層配線
６０Ａ〜６０Ｄ       分割配線
６４   バリアメタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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