(57)【要約】【課題】素子分離絶縁膜の埋め込み後の化学機械研磨法による研磨で、浮遊ゲート電極をストッパ膜として使用できるようにする。【解決手段】シリコン基板１にゲート絶縁膜４、下層多結晶シリコン膜５ａ、上層多結晶シリコン膜５ｂを積層形成する。上層多結晶シリコン膜５ｂは、成膜時に炭素を１×１０18ａｔｏｍｓ／ｃｍ3以上例えば２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3の範囲の濃度で添加される。素子分離溝１ｂを形成した後に、素子分離絶縁膜２を埋め込み、化学機械研磨法の研磨で素子分離溝１ｂ内以外の部分を除去する。この時、上層多結晶シリコン膜５ｂがスクラッチの発生を抑制できるストッパ膜として利用でき、シリコン窒化膜などを不要とした構成とすることができる。【選択図】図３
2011176207.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部を活性領域に分離する素子分離絶縁膜と、
前記半導体基板の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され上層部に選択的に炭素が添加されたシリコン層を有する電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層の前記シリコン層は、炭素が１×１０18ａｔｏｍｓ／ｃｍ3以上の濃度で添加されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記制御ゲート電極は、炭素が含有されたシリコン層を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、少なくとも上層部に炭素が添加されたシリコン層からなる電荷蓄積層を形成する工程と、
前記電荷蓄積層および前記ゲート絶縁膜を貫通して前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内を埋めるように絶縁膜を形成する工程と、
前記絶縁膜を前記電荷蓄積層の上面が露出するまで研磨して前記素子分離溝内に前記絶縁膜を残すことで素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成した後に、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記電荷蓄積層は、減圧化学気相成長法を用いて形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層を備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタの構成として、半導体基板上にゲート絶縁膜を介して電荷蓄積層（浮遊ゲート電極）が形成され、その上に電極間絶縁膜を介して制御ゲート電極が積層形成される構成である。このため、素子のパターンの微細化が進むにつれ、アスペクト比が増大することに伴い、形成したパターンの倒れが発生し易くなる問題がある。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような積層構造を有するものにおいては、デバイス特性を満たす構成として、平面方向に比べて高さ方向の微細化が難しく、その結果としてパターンを形成する際のマスク材の膜厚も薄くすることができず、パターン形成時のアスペクト比（平面方向と高さ方向の膜厚比）は高くなる傾向にある。アスペクト比が高くなるとパターン倒れを引き起こし易くなり、これが歩留りの低下を招くため、これを防止するためにマスク材の変更等でアスペクト比の低減を図ることが望まれる。
【０００４】
例えば従来では、ＳＴＩ（shallow trench isolation）構造を形成するために素子分離絶縁溝内に酸化膜等を埋め込んだ後、化学機械研磨（ＣＭＰ；chemical mechanical polishing）法で平坦化する際のストッパ膜としてシリコン窒化膜を用いたり、あるいは特許文献１に示されるようにストッパ膜を複数層の積層構造として用いたりしていた。このため、ストッパ膜を使用する分加工時のアスペクト比を大きくする要因となっていた。しかし、ストッパ膜を用いずに化学機械研磨処理を行うと多結晶シリコン膜の表面にスクラッチが発生する不具合があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−８２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、専用のストッパ膜を設けることなく化学機械研磨処理工程を実施できてアスペクト比の低減を図ることができる構成の不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表層部を活性領域に分離する素子分離絶縁膜と、前記半導体基板の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され上層部に選択的に炭素が添加されたシリコン層を有する電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを具備したところに特徴を有する。
【０００８】
また、本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に、少なくとも上層部に炭素が添加されたシリコン層からなる電荷蓄積層を形成する工程と、前記電荷蓄積層および前記ゲート絶縁膜を貫通して前記半導体基板に素子分離溝を形成する工程と、前記素子分離溝内を埋めるように絶縁膜を形成する工程と、前記絶縁膜を前記電荷蓄積層の上面が露出するまで研磨して前記素子分離溝内に前記絶縁膜を残すことで素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜を形成した後に、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御ゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、専用のストッパ膜を設けることなく化学機械研磨処理工程を実施できてアスペクト比の低減を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る電気的構成を示すブロック図
【図２】メモリセル領域のトランジスタの平面レイアウトパターンを模式的に示す図
【図３】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の模式的な縦断側面図
【図４】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１）
【図５】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その２）
【図６】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その３）
【図７】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その４）
【図８】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その５）
【図９】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その６）
【図１０】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その７）
【図１１】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その８）
【図１２】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その９）
【図１３】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１０）
【図１４】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１１）
【図１５】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１２）
【図１６】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１３）
【図１７】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１４）
【図１８】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１５）
【図１９】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１６）
【図２０】（ａ）は図２（ａ）中切断線３Ａ−３Ａ、（ｂ）は図２（ａ）中切断線３Ｂ−３Ｂで示す部分の製造工程の一段階における模式的な縦断側面図（その１７）
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態としてＮＡＮＤ型フラッシュメモリ装置に適用した場合について図１〜図２０を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成について説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、複数個のＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に配置形成されることにより構成されたものである。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２の間に直列接続された複数個（例えば１６個または３２個）のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内の複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成とされている。
【００１３】
図１中Ｘ方向に配列された複数個のメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１により共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２により共通接続されている。選択ゲートトランジスタＴｒｓ１のドレインはビット線コンタクトＣＢを介してビット線ＢＬに接続されている。ビット線ＢＬは図１中Ｘ方向と直交するＹ方向に延びるように形成されている。選択ゲートトランジスタＴｒｓ２のソースは図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板である導電型がｐ型のシリコン基板１に、ＳＴＩ構造を有する複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成され、これによって活性領域３が図２中Ｘ方向に所定間隔で分離した状態に形成されている。素子分離絶縁膜２および活性領域３の上部には、活性領域３と直交する図２中Ｘ方向に沿ってメモリセルトランジスタの制御ゲート電極を構成するワード線ＷＬが複数本形成されている。
【００１５】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢが形成されている。ビット線コンタクトＣＢは、図２には示していないが、上層にＹ方向に沿って形成されたビット線ＢＬに接続されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図３（ａ）、（ｂ）は、それぞれ図２中切断線３Ａ−３Ａ、３Ｂ−３Ｂで切断した部分の模式的な縦断側面図である。すなわち、図３（ａ）は、活性領域３に沿って（図２中Ｙ方向）切断して示すメモリセルトランジスタのゲート電極ＭＧ部分の断面図であり、図３（ｂ）はワード線ＷＬに沿って（図２中Ｘ方向）切断して示す断面図である。
【００１７】
図３（ａ）に示すように、シリコン基板１の活性領域３の上面に、ゲート絶縁膜（第１のゲート絶縁膜）４を介して複数のゲート電極ＭＧが所定間隔を存して配置されている。ゲート電極ＭＧは、ゲート絶縁膜４上に、電荷蓄積層としての浮遊ゲート電極５、電極間絶縁膜６、制御ゲート電極７を積層した構成である。
【００１８】
ゲート絶縁膜４は、例えば厚さ８ｎｍ程度のシリコン酸窒化膜（ＳｉＯＮ）により形成されている。浮遊ゲート電極５は、下層多結晶シリコン膜５ａおよびその上に形成される上層多結晶シリコン膜５ｂの積層構造である。下層多結晶シリコン膜５ａは、リン（Ｐ）または砒素（Ａｓ）が例えば１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度で添加されており、膜厚は６０ｎｍ程度である。上層多結晶シリコン膜５ｂは、同じくリン（Ｐ）または砒素（Ａｓ）が例えば１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の範囲の濃度で添加されるとともに炭素（Ｃ）が１×１０18ａｔｏｍｓ／ｃｍ3以上の濃度で例えば２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3の範囲の濃度で添加されており、膜厚は３０ｎｍ程度である。
【００１９】
浮遊ゲート電極５を構成している下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂは、メモリセル領域以外の周辺回路部ではゲート電極として使用されるとともに、抵抗素子等の受動素子としても使用されている。この場合、上層多結晶シリコン膜５ｂは、通常の多結晶シリコン膜に炭素（Ｃ）原子を添加していくと、添加濃度の上昇に伴って抵抗値は大きくなっていく。
【００２０】
浮遊ゲート電極５の上面には第２のゲート絶縁膜としての電極間絶縁膜６が形成されている。電極間絶縁膜６は、例えば、ＯＮＯ（oxide-nitride-oxide）膜からなり、それぞれの膜厚が、いずれも２ｎｍ〜１０ｎｍの範囲で形成されている。なお、電極間絶縁膜６は、ＯＮＯ膜以外にＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜や高誘電率の絶縁膜を用いることもできる。
【００２１】
電極間絶縁膜６の上面には制御ゲート電極７が形成されている。この制御ゲート電極７は、下層に不純物がドープされた多結晶シリコン層７ａ、上層にシリサイド層７ｂが積層された構成であり、シリサイド層７ｂは例えばニッケルシリサイド（ＮｉＳｉ）膜で構成される。なお、制御ゲート電極７は、全体がシリサイド層７ｂからなる構成とすることもできる。
【００２２】
以上のようにメモリセル領域のメモリセルトランジスタのゲート電極ＭＧが構成されている。シリコン基板１の表層部には、隣接するゲート電極ＭＧ間の部分に、ソース層／ドレイン層としてのｎ型の不純物拡散領域１ａが設けられ、この不純物拡散領域１ａにより隣接する複数のメモリセルトランジスタが電気的に直列接続された構成とされている。
【００２３】
また、ゲート電極ＭＧ間にはこれらの間隙を埋めるようにメモリセル間絶縁膜８が所定高さまで形成されるとともに、そのメモリセル間絶縁膜８の上部を覆うように層間絶縁膜９が形成されている。メモリセル間絶縁膜８は、例えばＴＥＯＳ（tetraethyl orthosilicate）酸化膜により形成しており、その上面の高さは制御ゲート電極７のシリサイド層７ｂの中間部位程度である。このようにメモリセル間絶縁膜８を所定高さに加工するのは、後述する製造工程において説明するように、多結晶シリコン膜７ｃを形成した後にその多結晶シリコン膜７ｃの上部をシリサイド化してシリサイド層７ｂを形成するからである。
【００２４】
次に、図３（ｂ）において、前述した素子分離絶縁膜２は、シリコン基板１の表層部に形成した素子分離溝１ｂに埋め込み形成されている。素子分離絶縁膜２は、例えばシリコン酸化膜からなり、化学気相成長（ＣＶＤ）法や塗布技術を用いて形成される。各活性領域３の上面に、上記したゲート絶縁膜４、浮遊ゲート電極５を構成する下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂが積層形成されている。
【００２５】
素子分離絶縁膜２は、上面の高さが下層多結晶シリコン膜５ａの上面と下面との間の高さとなるように、成膜後に上部をエッチングする落とし込み加工がなされている。電極間絶縁膜６は、上層多結晶シリコン膜５ｂの上面および側面と下層多結晶シリコン膜５ａの上部側面と素子分離絶縁膜２の上面とを覆うように形成されている。制御ゲート電極７の多結晶シリコン層７ａは、電極間絶縁膜６の上面を覆うように全面に形成され、その上部にシリサイド層７ｂが積層されている。層間絶縁膜９はシリサイド層７ｂの上面およびセル間絶縁膜８を覆うように形成されている。
【００２６】
上記構成によれば、浮遊ゲート電極５の上層多結晶シリコン膜５ｂに上記した濃度以上の炭素を添加しているので、添加していない多結晶シリコンに比べて硬度を高めることができ、化学機械研磨用のストッパ膜として使用できる。
【００２７】
次に、図４〜２０も参照して上記構成の製造方法について説明する。なお、各図の（ａ）、（ｂ）の分図は、いずれも製造工程の各段階での図３（ａ）、（ｂ）と同じ部分の断面を模式的に示したものである。
まず図４（ａ）、（ｂ）に示すように、導電型がｐ型のシリコン基板１の表面に、ゲート絶縁膜４として、厚さ１〜１５ｎｍの範囲で例えば８ｎｍの膜厚のシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、ゲート絶縁膜４の上面に、リン（Ｐ）添加の下層多結晶シリコン膜５ａを形成し、その上にリン（Ｐ）および炭素（Ｃ）添加の上層多結晶シリコン膜５ｂを形成する。下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂへのドーパントとしてのリンの添加は、これに代えて砒素（Ａｓ）を添加しても良い。
【００２８】
下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂの成膜は、周知の減圧化学気相成長（ＬＰＣＶＤ；low pressure chemical vapor deposition）法により例えばモノシラン（ＳｉＨ4）、ホスフィン（ＰＨ3）、エチレン（Ｃ2Ｈ4）ガスを原材料として成膜温度５００〜６００℃で行う。ここで、上層多結晶シリコン膜５ｂを形成する際のエチレンガスは、炭素添加をするためのガスである。下層多結晶シリコン膜５ａの膜厚は例えば６０ｎｍ、上層多結晶シリコン膜５ｂの膜厚は例えば３０ｎｍ程度である。
【００２９】
また、下層多結晶シリコン膜５ａ、上層多結晶シリコン膜５ｂのそれぞれへのリン（Ｐ）（または砒素（Ａｓ））の添加濃度は、例えば１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3である。上層多結晶シリコン膜５ｂへの炭素の添加濃度は、１×１０18ａｔｏｍｓ／ｃｍ3以上で、例えば２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3の範囲である。さらに、下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂは、成膜直後の状態においては非晶質状態あるいは結晶状態のいずれの状態となっていても良く、非晶質状態で形成した場合には、後に結晶化熱工程を実施して多結晶状態にする。
【００３０】
なお、下層多結晶シリコン膜５ａと上層多結晶シリコン膜５ｂの各膜厚は、浮遊ゲート電極５として特性上で要求される抵抗値から決めることができる。この場合、炭素の添加量を増加させていくと、抵抗値が上昇するので、添加する炭素の量を調整しつつ、浮遊ゲート電極５の電気的特性を満たす範囲内で、下層多結晶シリコン膜５ａおよび上層多結晶シリコン５ｂの膜厚を設定すれば良い。
【００３１】
次に、図５（ａ）、（ｂ）に示すように、上層多結晶シリコン膜５ｂの上面に、化学気相成長法を用いてシリコン酸化膜１０を５０ｎｍから４００ｎｍ程度の範囲の膜厚で形成する。このシリコン酸化膜１０は、加工用のものでエッチングのハードマスクとして機能させるのに適切な膜厚に形成される。
【００３２】
続いて、図６（ａ）、（ｂ）に示すように、シリコン基板１に素子分離溝１ｂを形成する。ここでは、まず、シリコン酸化膜１０の上面にフォトレジスト膜を形成し、これを所定のラインアンドスペースのレジストパターンに形成する。次に、レジストパターンをマスクにしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜１０の異方性エッチングを行ってハードマスクを形成する。この後、レジストパターンおよびハードマスクをマスクとして、上層多結晶シリコン膜５ｂ、下層多結晶シリコン膜５ａ、ゲート絶縁膜４およびシリコン基板１を順次エッチングし、図６（ｂ）に示すような素子分離溝１ｂを形成する。尚、エッチングの進行に伴い、レジストパターンは消失し、さらにシリコン酸化膜１０をパターニングしたハードマスクもエッチングされ、膜厚が薄くなった状態のハードマスク１０ａが残存している。
【００３３】
次に、図７（ｂ）に示すように、素子分離溝１ｂ内を埋め込むようにシリコン酸化膜からなる素子分離絶縁膜２を形成する。ここでは、所望により、熱処理を行って素子分離溝１ｂ内のダメージ回復のための酸化をする。そして、化学気相成長法あるいは塗布（ＳＯＧ；spin on glass）技術を用い、素子分離溝１ｂを埋めるとともにその上部を覆うようにシリコン酸化膜を形成する。続いて、化学機械研磨法を用いて平坦化を行い、上層多結晶シリコン膜５ｂの上部の埋め込み用のシリコン酸化膜およびシリコン酸化膜１０ａを除去するように研磨する。
【００３４】
この場合、化学機械研磨法による研磨のストッパ膜として上層多結晶シリコン膜５ｂが利用される。上層多結晶シリコン膜５ｂには炭素が添加されているので、不純物としてのリンのみを添加した一般的な多結晶シリコン膜５ａなどの場合と異なり、表面でのスクラッチの発生を抑制することができる。これは、炭素を添加することで上層多結晶シリコン膜５ｂの硬度が高くなることがスクラッチ発生の低減を図れた要因であると考えられる。
【００３５】
なお、研磨においては、ストッパ膜としての上層多結晶シリコン膜５ｂの削り代の膜厚は２〜３ｎｍ程度である。ただし、素子分離溝１ｂを形成した後に熱酸化処理を実施する場合は、上層多結晶シリコン膜５ｂの上層部分の酸化される膜厚が２ｎｍ程度あるので、炭素を添加した上層多結晶シリコン膜５ｂは、５ｎｍ以上設けると良く、工程能力を考慮すると１０ｎｍ以上設けると良い。さらに、好ましくは１５ｎｍ以上設けると良い。また、３０ｎｍ以下程度の膜厚で形成するとアスペクト比を低減する点で良い。
【００３６】
続いて、図８（ｂ）に示すように、素子分離溝１ｂ内に埋め込んだ素子分離絶縁膜２をウェットエッチング処理またはドライエッチング処理で選択的にエッチングすることで、素子分離絶縁膜２の上面の高さを浮遊ゲート電極５の下層多結晶シリコン膜５ａの側面の中間部位程度となるように落とし込む。この落とし込みの構造は、メモリセルトランジスタのゲート電極のカップリング特性を考慮してなされるものである。
【００３７】
次に、図９（ａ）、（ｂ）に示すように、露出した上層多結晶シリコン膜５ｂの上面および両側面と、下層多結晶シリコン膜５ａの両側面上部と、素子分離絶縁膜２の上面とに沿うように全面に電極間絶縁膜６を形成する。この電極間絶縁膜６は、化学気相成長法を用いて膜厚５〜２０ｎｍ程度となるように形成する。この場合、電極間絶縁膜６としては、高誘電率絶縁膜を単体で形成することもできるし、シリコン酸化膜／高誘電率膜／シリコン酸化膜の積層構造や、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（ＯＮＯ膜）、あるいは窒化膜でＯＮＯ膜の積層構造を挟んだ５層の積層構造（ＮＯＮＯＮ膜）などを形成することもできる。
【００３８】
次に図１０（ａ）、（ｂ）に示すように、化学気相成長法を用いて電極間絶縁膜６上に、制御ゲート電極７となる多結晶シリコン膜７ｃを例えば５０〜１５０ｎｍの範囲の膜厚で形成する。ここで、多結晶シリコン膜７ｃに添加する不純物としては、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。この多結晶シリコン膜７ｃの上に、化学気相成長法によってシリコン窒化膜１１を５０ｎｍ〜２００ｎｍの範囲の膜厚で形成し、さらに化学気相成長法によってシリコン酸化膜１２を５０ｎｍ〜４００ｎｍの範囲の膜厚で形成する。
【００３９】
次に、図１１（ａ）に示すように、ゲート加工を行ってメモリセルトランジスタのゲート電極ＭＧあるいは他のゲート電極などを分離形成する。ここでは、まず、前述のシリコン酸化膜１２の上面にフォトレジストを塗布して所定のラインアンドスペースのレジストパターンを形成する。次に、レジストパターンをマスクとしてシリコン酸化膜１２をエッチングする。シリコン酸化膜１２をエッチングしてハードマスクを形成した後にレジストパターンを除去する。
【００４０】
続いて、ハードマスクとして形成したシリコン酸化膜１２をマスクとしてシリコン窒化膜１１をエッチングし、さらにエッチングしたシリコン窒化膜１１をマスクとして多結晶シリコン膜７ｃ、電極間絶縁膜６、上層多結晶シリコン膜５ｂ、下層多結晶シリコン膜５ａ、ゲート絶縁膜４を順次エッチングしてゲート電極ＭＧを形成する。これにより、下層多結晶シリコン膜５ａおよび上層多結晶シリコン膜５ｂからなる浮遊ゲート電極５が形成される。また、多結晶シリコン膜７ｃは、後の工程でシリサイド加工がなされて下層多結晶シリコン層７ａおよびシリサイド層７ｂからなる制御ゲート電極７となる。
【００４１】
次に、図１２（ａ）に示すように、ゲート電極ＭＧ間に露出しているシリコン基板１の表層部にイオン注入法により不純物拡散領域１ａを形成する。ここでイオン注入する不純物は、シリコンに対してｎ型となる例えばリン（Ｐ）や砒素（Ａｓ）である。工程としては、イオン注入の後に熱処理を行って不純物の活性化を図ることで不純物拡散領域１ａを形成している。
【００４２】
また、図１２（ａ）では、メモリセル領域の不純物拡散領域１ａについて示しているが、実際のＮＡＮＤ型フラッシュメモリ装置の製造工程では、メモリセル領域に付随して周辺回路が設けられており、その周辺回路の構成としてシリコン基板１の不純物拡散領域の形成も同様にして行っている。この場合、周辺回路のトランジスタなどの不純物拡散領域の形成の際には、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、例えば側壁絶縁膜を用いてトランジスタをＬＤＤ（lightly doped drain）構造やＤＤＤ（double diffused drain）構造にするのが好ましい。上記構造はシリコン酸化膜等を形成後、異方性エッチングによりこれをエッチングして、ゲートの側壁として残し、自己整合的にイオン注入を行うこと等で形成される。
【００４３】
次に、図１３（ａ）に示すように、ゲート電極ＭＧ間にセル間絶縁膜８を埋め込み形成する。セル間絶縁膜８は、例えばＴＥＯＳを用いたシリコン酸化膜、あるいはメモリセル間の容量の増大に伴う回路動作不良を防ぐため低誘電率絶縁膜が用いられる。まず、上記構成のゲート電極ＭＧ間を埋めるとともにこれらを覆うように全面にセル間絶縁膜８を形成し、この後異方性エッチングを行うことでゲート電極ＭＧ上に形成されているセル間絶縁膜８を除去し且つゲート電極ＭＧ間ではちょうどシリコン窒化膜１１の上面と同じ程度となるまで除去することにより、全体として表面を平坦化させる。
【００４４】
次に、図１４（ａ）、（ｂ）に示すように、シリコン窒化膜１１およびセル間絶縁膜８上に、これらを覆うようにバリア絶縁膜１３を形成し、さらにその上にメモリセル領域以外の領域に存在している凹部を埋め込むための絶縁膜１４を形成する。この場合、バリア絶縁膜１３は、セル間絶縁膜８に対してエッチングレートが異なり、かつ水素バリア性を有する絶縁膜であり、例えば、シリコン窒化膜を用いている。また、絶縁膜１４は、セル間絶縁膜８が埋め込まれていないメモリセル領域のゲート電極ＭＧの間以外の領域に残っている凹部を埋め込むためのもので、深く幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えば、ＢＰＳＧ（boro-phospho-silicate glass）膜などの流動性の高い材料を採用している。
【００４５】
次に、図１５（ａ）、（ｂ）に示すように、埋め込みに用いた絶縁膜１４を化学機械研磨法により研磨して図示しない凹部に絶縁膜１４を埋め込んだ状態にして平坦化する。このとき、シリコン窒化膜よりなるバリア絶縁膜１３が化学機械研磨法による研磨のストッパ膜として機能する。
【００４６】
続いて、図１６（ａ）、（ｂ）に示すように、バリア絶縁膜１３、シリコン窒化膜１１をエッチングにて除去し、さらに図１６（ａ）に示すように、メモリセル間絶縁膜８を異方性エッチングで所定深さまで落とし込むことで、制御ゲート電極７となる多結晶シリコン膜７ｃの上部を露出させる。メモリセル間絶縁膜８の上面が制御ゲート電極７となる多結晶シリコン膜７ｃの上面よりも低くなるように形成されていることで、後のシリサイド形成時にシリコンと金属の接触面積が増加し、効率良くシリサイドを形成することが出来る。
【００４７】
次に図１７（ａ）、（ｂ）に示すように、ニッケル（Ｎｉ）膜１５をスパッタ法により所定膜厚で形成する。この場合、ニッケル膜１５は、多結晶シリコン膜７ｃの上面および側面上部、それら多結晶シリコン膜７ｃの間に露出しているセル間絶縁膜８の上面に沿うように全面に形成される。このとき、成膜するニッケル膜１５と多結晶シリコン膜７ｃとの界面の清浄度はシリサイド形成において重要なため、ニッケルスパッタの前にウェットまたはドライエッチングでシリコン表面の洗浄を行うのが望ましい。
【００４８】
続いて、図１８（ａ）、（ｂ）に示すように、例えばＲＴＡ（rapid thermal anneal）法により熱処理をすることで、ニッケル膜１５を多結晶シリコン膜７ｃと反応させて、最終的にニッケルシリサイド（ＮｉＳｉ）層７ｂを形成する。この熱工程によるニッケルシリサイド形成方法に関しては例えば特開２００５−１９７０５号公報などに示される技術がある。すなわち、絶縁膜上のニッケルは４００℃以上の熱工程を経ることで容易に凝集してしまい、これはウィスカー（whisker）と呼ばれるワード線間ショートの要因となったり、あるいは意図しない領域でのシリサイド反応に繋がってしまうため、熱工程を２段階に分けることでこれを回避する方法である。
【００４９】
ここでは、まずニッケル膜１５の成膜後に、１回目の熱処理工程として２５０〜４００℃の温度で、時間は５分以内で行う。これにより、シリコンと接していた部分のニッケル膜１５は、ダイニッケルシリサイド（Ｎｉ2Ｓｉ）またはダイニッケルシリサイド（Ｎｉ2Ｓｉ）とニッケルモノシリサイド（ＮｉＳｉ）との混合物からなるニッケルリッチなシリサイド膜１５ａとなる。また、この低温の熱処理では多結晶シリコン膜７ｃと接していない絶縁膜上のニッケルつまりセル間絶縁膜８上の大部分のニッケル膜１５は凝集することなく未反応のまま残留した状態となる。
【００５０】
次に、図１９（ａ）に示すように、未反応のまま残留したセル間絶縁膜８上のニッケル膜１５を硫酸過水（硫酸＋過酸化水素水）あるいはアルカリ過水（アルカリ＋過酸化水素水）で選択的に除去する。これにより、図示のように多結晶シリコン膜７ｃの上面および側面上部でニッケル膜１５と反応したニッケルリッチなシリサイド膜１５ａが残った状態となる。
【００５１】
続いて、図２０（ａ）、（ｂ）に示すように、２回目の熱処理工程を４５０℃〜５５０℃の処理温度で、５分以内の処理時間で行うことにより、ニッケルリッチなシリサイド膜１５ａにより多結晶シリコン膜７ｃのシリサイド化を進行させてその上部をニッケルモノシリサイドのシリサイド層７ｂとして形成する。この場合、多結晶シリコン膜７ｃの上部はシリサイド化が進み、全体として半分以上の厚さがシリサイド層７ｂに転換され、残りの部分が多結晶シリコン層７ａとして残ることになる。これにより、多結晶シリコン層７ａおよびシリサイド層７ｂからなる制御ゲート電極７が形成される。シリサイド層７ｂの膜厚は、スパッタ形成するニッケル膜１５の膜厚を変えることで制御することができる。さらに、制御ゲート電極７をすべてシリサイド層７ｂとなるようにシリサイド化を進めることもできる。
【００５２】
この後、図３（ａ）、（ｂ）に示すように、層間絶縁膜９として例えばプラズマＣＶＤ法を用いてシリコン酸化膜を形成する。さらに、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００５３】
このような本実施形態によれば、メモリセルトランジスタの浮遊ゲート電極５として、下層多結晶シリコン膜５ａの上に炭素を添加した硬度の高い上層多結晶シリコン膜５ｂを形成したので、化学機械研磨法による研磨工程時にストッパ膜として使用してもスクラッチを低減できる。この結果、従来の構成のようにシリコン窒化膜などのストッパ膜を別途に設けない構成とすることができ、全体としてゲート電極の高さ寸法を小さくしてアスペクト比の低減を図ることができ、これによって素子分離溝１ｂの形成時に、加工後のパターン倒れなどの不具合発生を抑制し、歩留まりの向上を図ることができる。
【００５４】
また、上層多結晶シリコン膜５ｂに添加する炭素の濃度を、１×１０18ａｔｏｍｓ／ｃｍ3以上としており、例えば、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3の範囲の濃度に設定している。これにより、化学機械研磨法による研磨工程でストッパ膜として利用する場合でもスクラッチの発生を抑制して実用上に耐えられるものであることが発明者らの測定により確認できている。
【００５５】
そして、上記のように上層多結晶シリコン膜５ｂに炭素を添加しているので、熱処理過程を経る場合に耐酸化性が向上するので、その上に形成する電極間絶縁膜６のバーズビーク発生を抑制する効果を得ることができ、素子特性の信頼性向上を図ることができる。
【００５６】
なお、上層多結晶シリコン膜５ｂへの炭素の添加濃度とスクラッチの発生との関係について、発明者らは、次のような条件（１）〜（３）のサンプルを製作して実際に化学機械研磨後のスクラッチの発生状況を測定した。
【００５７】
使用した確認用のサンプルは、次の３通りである。基本構成として、シリコン基板上に、熱酸化膜１００ｎｍを形成し、この上に、
（１）炭素を無添加とした多結晶シリコン膜を１００ｎｍ形成したもの、
（２）下層多結晶シリコン膜を７０ｎｍ形成し、炭素添加の上層多結晶シリコン膜を３０ｎｍで形成する際に、エチレン（Ｃ2Ｈ4）ガスを１０ｓｃｃｍ流すことで炭素を２×１０20ａｔｏｍｓ／ｃｍ3の濃度で添加したもの、
（３）下層多結晶シリコン膜を７０ｎｍ形成し、炭素添加の上層多結晶シリコン膜を３０ｎｍで形成する際に、エチレン（Ｃ2Ｈ4）ガスを１００ｓｃｃｍ流すことで炭素を２×１０21ａｔｏｍｓ／ｃｍ3の濃度で添加したもの
の３種類のサンプルを準備した。
【００５８】
これら３種類のサンプルを用いて化学機械研磨法による研磨を実施したところ、（２）、（３）の条件のものつまり炭素を添加した上層多結晶シリコン膜を形成したものでは、スクラッチが発生しなかった。これにより、本実施形態における化学機械研磨法による研磨では、多結晶シリコン膜への炭素の添加量として、２×１０20ａｔｏｍｓ／ｃｍ3以上の濃度で確実にスクラッチの発生を抑制できることがわかり、この条件は成膜時のエチレン（Ｃ2Ｈ4）ガスの流量として１０ｓｃｃｍ以上である。
【００５９】
尚、通常の炭素無添加のものに比べて硬度が高いことに起因して上層多結晶シリコン膜５ｂにおけるスクラッチの発生が抑制されていることを考慮すると、自然に含まれる濃度よりも高い濃度の炭素が上層多結晶シリコン膜５ｂに添加されていれば良い。また、炭素を添加しない多結晶シリコン膜では、自然に含まれる炭素の濃度は測定により検出されないから、換言すれば、多結晶シリコン膜中の炭素の測定が可能な程度に添加されていれば良い。一方、化学機械研磨法による研磨においてスクラッチが発生する原因としては、研磨条件も関係している。研磨条件としては、一般に粒径の大きい研磨粒子を使用して研磨レートを高くするとスクラッチが発生しやすくなり、粒径の小さい研磨粒子を使用して研磨レートを低くすると研磨時間が長くなるので、工程能力を考慮して適宜の条件に設定される。これらを総合すると、多結晶シリコン膜に炭素を添加してスクラッチの低減を図れるようにするための濃度は、自然に混入する炭素の含有量を超える添加量として１×１０18ａｔｏｍｓ／ｃｍ3以上であれば、特に研磨条件に依存することなくスクラッチ低減の効果を得ることができる。
【００６０】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上層多結晶シリコン膜への炭素添加のためのガスはＣ2Ｈ4（エチレン）ガス以外の有機系（炭素含有）のガスを用いることができる。また、炭素添加用のガスを用いる代わりに、無添加の多結晶シリコン膜を形成した後に、イオン注入により炭素を導入することで添加しても良い。
【００６１】
浮遊ゲート電極５の上層多結晶シリコン膜５ｂに炭素を添加することに加えて下層多結晶シリコン膜５ａのゲート絶縁膜４側にも炭素添加の層を形成することもできる。この場合には、ゲート絶縁膜４の端面部にバーズビークが発生するのを抑制する効果を得ることができる。
【００６２】
また、浮遊ゲート電極５と同様にして、制御ゲート電極７にも炭素を添加した多結晶シリコン膜を設けても良い。この場合に、制御ゲート電極７の下層部分に炭素を添加した層を設けると、電極間絶縁膜６のバーズビーク発生を抑制する効果を得ることができ、素子特性の信頼性向上を図ることができる。また、制御ゲート電極７の上層部分に炭素を添加した層を設けると、シリサイドの耐性の向上を図ることができる。炭素を添加した層は、上層部、下層部のいずれかあるいは双方に設ける構成とすることができる。
【００６３】
ＮＡＮＤ型フラッシュメモリ装置に適用した場合を示したが、ＮＯＲ型フラッシュメモリ装置やその他浮遊ゲート電極を有する構成の不揮発性半導体記憶装置に適用することができる。
【符号の説明】
【００６４】
図面中、１はシリコン基板（半導体基板）、４はゲート絶縁膜（第１のゲート絶縁膜）、５は浮遊ゲート電極（電荷蓄積層）、５ａは下層多結晶シリコン膜、５ｂは上層多結晶シリコン膜（炭素が添加されたシリコン層）、６は電極間絶縁膜（第２のゲート絶縁膜）、７は制御ゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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