(57)【要約】【課題】多孔質ゲート絶縁層を設けることにより基板に発生する熱応力を低減し、基板の割れを防止することが可能な半導体デバイスおよびその製造方法を提供すること。【解決手段】基板上に形成されたゲート電極およびゲート絶縁層上にソース電極及びドレイン電極並びに電極間を接続する半導体層を有し、ゲート絶縁層を挟んでゲート電極と反対側にソース電極、ドレイン電極とが配置された半導体素子において、多孔質ゲート絶縁層を設けることにより基板に発生する熱応力を低減し、基板の割れを防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート電極，ソース電極及びドレイン電極が形成され、かつ、前記ソース電極及び前記ドレイン電極間を接続する半導体層を備える半導体デバイスにおいて、
前記ソース電極及びドレイン電極並びに半導体層を跨って多孔質膜で形成されるゲート絶縁層が形成されてなる、半導体デバイス。
【請求項２】
基板上にゲート電極が形成され、ゲート絶縁層を介して前記ゲート電極上にソース電極及びドレイン電極を設けると共に、前記電極間を接続する半導体層を有する、請求項１記載の半導体デバイス。
【請求項３】
基板上に前記多孔質膜で形成されるゲート絶縁層が形成され、前記ゲート絶縁層上にソース電極及びドレイン電極が形成されると共に前記ソース電極及び前記ドレイン電極間を接続する半導体層を備え、前記ソース電極，ドレイン電極及び半導体層上に前記ゲート絶縁層とは異なる第２のゲート絶縁層が形成され、かつ、第２のゲート絶縁層上にゲート電極が形成されてなる、請求項１記載の半導体デバイス。
【請求項４】
前記半導体層は微結晶シリコン層からなり、かつ、前記微結晶シリコン層の結晶粒径が１０から１００ｎｍである、
請求項１〜３の何れか一項に記載の半導体デバイス。
【請求項５】
前記半導体層は微結晶シリコン層からなり、かつ、前記微結晶シリコン層の結晶粒径が３０ｎｍから５０ｎｍである、
請求項１〜３の何れか一項に記載の半導体デバイス。
【請求項６】
前記微結晶シリコン層の粒径とゲート絶縁膜の表面粗さが同程度である、請求項１〜５の何れか一項に記載の半導体デバイス。
【請求項７】
半導体層に熱を加えて結晶化させる工程において、
基板上にゲート電極を形成する工程と、前記基板およびゲート電極上に多孔質ゲート絶縁層を成膜する工程と、前記多孔質ゲート絶縁層上に非晶質半導体層を形成する工程と、前記非晶質半導体層に熱プラズマジェットを照射して微結晶半導体層を得る工程と、前記微結晶半導体層上にソース電極及びドレイン電極を形成する工程とを有する、
半導体デバイスの製造方法。
【請求項８】
半導体層に熱を加えて結晶化させる工程において、
基板上に多孔質断熱層を形成する工程と、前記多孔質断熱層上にソース電極およびドレイン電極を形成する工程と、前記多孔質断熱層およびソース電極およびドレイン電極の上に非晶質半導体層を形成する工程と、前記非晶質半導体層に熱プラズマジェットを照射して微結晶半導体層を得る工程と、前記微結晶半導体層上にゲート電極形成する工程とを有する、半導体デバイスの製造方法。
【請求項９】
多孔質ゲート絶縁層の成膜方法がゾルゲル法である、請求項７又は８に記載の半導体デバイスの製造方法。
【請求項１０】
前記微結晶半導体層の粒径が３０ｎｍから５０ｎｍである、請求項７〜９の何れか一項に記載の半導体デバイスの製造方法。
【請求項１１】
前記熱プラズマによる処理温度が６００℃から１１００℃である、請求項７〜１０の何れか一項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイパネル、液晶ディスプレイパネル、太陽電池パネル等に用いられる半導体デバイスおよびその製造方法に関するものである。
【背景技術】
【０００２】
有機ＥＬディスプレイパネルを例に半導体デバイスについて説明する。
【０００３】
有機ＥＬディスプレイパネルの構成要素である有機ＥＬ素子は、一般的に有機ＥＬ発光素子と、それを駆動するためのトランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有する構成である。一般的なトランジスタは、発光素子を駆動するための「駆動用トランジスタ」と、駆動用トランジスタをＯＮ／ＯＦＦするための「スイッチ用トランジスタ」とを有する。
【０００４】
有機ＥＬ素子の代表的な構造の例として、駆動用トランジスタと有機ＥＬ発光素子とを同一平面（例えば基板表面）上に配置して、駆動用トランジスタのソース電極（以下、「Ｓ電極」）又はドレイン電極（以下、「Ｄ電極」）と、有機ＥＬ発光素子の画素電極とを同一平面上で接続しているものがある。このような有機ＥＬ素子は、通常、「ボトムエミッション型有機ＥＬ素子」と称され、発光層からの光を基板を通して取り出すものである。また、有機ＥＬ素子の他の構造例として、駆動用トランジスタと有機ＥＬ発光素子とを積層させて、駆動用トランジスタのＳ電極又はＤ電極と、有機ＥＬ発光素子の画素電極とをコンタクトホールを介して接続しているものも知られている。このような有機ＥＬ素子は、通常、「トップエミッション型有機ＥＬ素子」と称され、発光層からの光を基板と反対側の封止膜を通して取り出すものである。
【０００５】
これら、Ｓ電極とＤ電極間のチャネル部にゲート絶縁膜を間に介してゲート電極（以下、「Ｇ電極」）が形成される。Ｇ電極はトランジスタをＯＮ／ＯＦＦするための電極で、Ｓ電極とＤ電極間のチャネル部には半導体薄膜が形成される。従来、多結晶シリコン（ｐｏｌｙ−Ｓｉ、ポリシリコン）、微結晶シリコン（μｃ−Ｓｉ、マイクロクリスタルシリコン）等の半導体薄膜は薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）や太陽電池に広く利用されている。多結晶シリコンＴＦＴは、キャリア移動度が高い上、ガラス基板のような透明の絶縁基板上に作製できるという特徴を活かして、例えば、液晶表示装置、液晶プロジェクタや有機ＥＬ表示装置などの画素回路を構成するスイッチング素子として、或いは液晶駆動用ドライバの回路素子として広く用いられている。
【０００６】
有機ＥＬディスプレイパネルでは、多結晶シリコンにくらべ移動度の低いＴＦＴでも駆動が可能である。このため、多結晶シリコンと同様にガラス基板のような透明の絶縁基板上に作製でき、結晶粒径の小さい微結晶シリコン膜の適用が可能である。また、結晶粒径が１００ｎｍ以上と大きい多結晶シリコン膜を用いたＴＦＴではＳ電極とＤ電極間のチャネル部に形成される結晶の数量がばらつくため、画素間の移動度ばらつきが発生しやすいという問題があった。微結晶シリコン膜を用いたＴＦＴでは、結晶粒径が３０ｎｍから５０ｎｍと小さいため、チャネル部に形成される結晶の数量のばらつきが小さく、画素間の移動度ばらつきが小さいというメリットがある。
【０００７】
ガラス基板上に高性能なＴＦＴを作製する方法としては、一般に高温プロセスと呼ばれている製造方法がある。ＴＦＴの製造プロセスの中でも、工程中の最高温度が１０００℃程度の高温を用いるプロセスを一般的に高温プロセスと呼んでいる。高温プロセスの特徴は、シリコンの固相成長により比較的良質の多結晶シリコンを成膜することができる点、シリコンの熱酸化により良質のゲート絶縁層を得ることができる点、及び清浄な多結晶シリコンとゲート絶縁層との界面を形成できる点である。高温プロセスではこれらの特徴により、高移動度でしかも信頼性の高い高性能ＴＦＴを安定的に製造することができる。
【０００８】
しかし、高温プロセスでは固相成長によりシリコン膜の結晶化をおこなうために、６００℃程度の温度で４８時間程度の長時間の熱処理を必要とする。これは大変長時間の工程であり、工程のスループットを上げるためには必然的に熱処理炉を多数必要とし、低コスト化が難しいという点が課題である。加えて、耐熱性の高い絶縁性基板として石英ガラスを使わざるを得ないため基板のコストが高く、大面積化には向かないとされている。
【０００９】
一方、工程中の最高温度を下げ、安価な大面積のガラス基板上に多結晶シリコンＴＦＴを作製するための技術が低温プロセスと呼ばれる技術である。ＴＦＴの製造プロセスの中でも、最高温度が概ね６００℃以下の温度環境下において比較的安価な耐熱性のガラス基板上に多結晶シリコンＴＦＴを製造するプロセスは一般に低温プロセスと呼ばれている。低温プロセスでは発振時間が極短時間のパルスレーザを用いてシリコン膜の結晶化をおこなうレーザ結晶化技術が広く使われている。レーザ結晶化とは、基板上のシリコン薄膜に高出力のパルスレーザ光を照射することによって瞬時に溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。
【００１０】
しかしながら、このレーザ結晶化技術にはいくつかの大きな課題がある。一つは、レーザ結晶化技術によって形成した多結晶シリコン膜の内部に局在する多量の捕獲準位である。この捕獲準位の存在により、電圧の印加によって本来能動層を移動するはずのキャリアが捕獲され、電気伝導に寄与できず、ＴＦＴの移動度の低下、閾値電圧の増大といった悪影響を及ぼす。更に、レーザ出力の制限によって、ガラス基板のサイズが制限されるといった課題もある。レーザ結晶化工程のスループットを向上させるためには、一回で結晶化できる面積を増やす必要がある。
【００１１】
しかしながら、現状のレーザ出力には制限があるため、第７世代（１８００ｍｍ×２１００ｍｍ）といった大型基板にこの結晶化技術を採用する場合には、基板一枚を結晶化するために長時間を要する。また、レーザ結晶化技術は一般的にライン状に成形されたレーザが用いられ、これを走査させることによって結晶化を行なう。このラインビームは、レーザ出力に制限があるため基板の幅よりも短く、基板全面を結晶化するためには、レーザを数回に分けて走査する必要がある。これによって基板内にはラインビームの継ぎ目の領域が発生し、二回走査されてしまう領域ができる。この領域は一回の走査で結晶化した領域とは結晶性が大きく異なる。そのため両者の素子特性は大きく異なり、デバイスのバラツキの大きな要因となる。
【００１２】
最後に、レーザ結晶化装置は装置構成が複雑であり且つ、消耗部品のコストが高いため、装置コストおよびランニングコストが高いという課題がある。これによって、レーザ結晶化装置によって結晶化したポリシリコン膜を使用したＴＦＴは製造コストが高い素子になってしまう。
【００１３】
このような基板サイズの制限、装置コストが高いといった課題を克服するため、熱プラズマジェット結晶化法と呼ばれる結晶化技術が研究されている（例えば、非特許文献１を参照）。本技術を以下に簡単に説明する。タングステン（Ｗ）陰極と水冷した銅（Ｃｕ）陽極を対向させ、ＤＣ電圧を印加すると両極間にアーク放電が発生する。この電極間に大気圧下でアルゴンガスを流すことによって、銅陽極に空いた噴出孔から熱プラズマが噴出する。
【００１４】
熱プラズマとは、熱平衡プラズマであり、イオン、電子、中性原子などの温度がほぼ等しく、それらの温度が１００００Ｋ程度を有する超高温の熱源である。このことから、熱プラズマは被熱物体を容易に高温に加熱することが可能であり、ａ−Ｓｉ膜を堆積した基板が超高温の熱プラズマ前面を高速走査することによってａ−Ｓｉ膜を結晶化することができる。また、ミリ秒オーダーの比較的長い処理時間であるため、基板上の局所的な処理温度を６００℃〜１１００℃程度の比較的低い温度に制御することで、微結晶シリコン膜の形成も可能である。
【００１５】
このように装置構成が極めて単純であり、且つ大気圧下での結晶化プロセスであるため、装置をチャンバー等の高価な部材で覆う必要が無く、装置コストが極めて安くなることが期待できる。また結晶化に必要なユーティリティは、アルゴンガスと電力と冷却水であるため、ランニングコストも安い結晶化技術である。
【００１６】
図１２は、この熱プラズマを用いた半導体膜の結晶化方法を説明するための模式図である。図１２において、熱プラズマ発生装置１０１は、陰極１０２と、この陰極１０２と所定距離だけ離間して対向配置される陽極１０３を含んで構成される。陰極１０２は、例えばタングステン等の導電体からなる。陽極１０３は、例えば銅などの導電体からなる。
【００１７】
また、陽極１０３は、中空に形成され、この中空部分に水を通して冷却可能に構成されている。また、陽極１０３には噴出孔（ノズル）３４が設けられている。陰極１０２と陽極１０３の間に直流（ＤＣ）電圧を印加すると両極間にアーク放電が発生する。この状態において、陰極１０２と陽極１０３の間に大気圧下でアルゴンガス等のガスを流すことによって、上記の噴出孔１０４から熱プラズマ１０５を噴出させることができる。ここで「熱プラズマ」とは、熱平衡プラズマであり、イオン、電子、中性原子などの温度がほぼ等しく、それらの温度が１００００Ｋ程度を有する超高温の熱源である。
【００１８】
このような熱プラズマを半導体膜の結晶化のための熱処理に利用することができる。具体的には、基板１０６上に半導体膜１０７（例えば、アモルファスシリコン膜）を形成しておき、当該半導体膜１０７に熱プラズマ（熱プラズマジェット）１０５を当てる。このとき、熱プラズマ１０５は、半導体膜１０７の表面と平行な第１軸（図示の例では左右方向）に沿って相対的に移動させながら半導体膜１０７に当てられる。すなわち、熱プラズマ１０５は第１軸方向に走査しながら半導体膜１０７に当てられる。ここで「相対的に移動させる」とは、半導体膜１０７（及びこれを支持する基材１０６）と熱プラズマ１０５とを相対的に移動させることを言い、一方のみを移動させる場合と両者をともに移動させる場合のいずれも含まれる。
【００１９】
このような熱プラズマ１０５の走査により、半導体膜１０７が熱プラズマ１０５の有する高温によって加熱され、結晶化された半導体膜１０８（本例ではポリシリコン膜）が得られる（例えば、特許文献１を参照）。図１３は、最表面からの深さと温度の関係を示す概念図である。熱プラズマ１０５を高速で移動させることにより、表面近傍のみを高温で処理することができる。熱プラズマ１０５が通り過ぎた後、加熱された領域は速やかに冷却されるので、表面近傍はごく短時間だけ高温になる。
【００２０】
このような熱プラズマは、点状あるいは小面積の円状領域に発生させるのが一般的である。熱プラズマは、陰極１０２からの熱電子放出によって維持されており、プラズマ密度の高い位置では熱電子放出がより盛んになるため、正のフィードバックがかかり、ますますプラズマ密度が高くなる。つまり、アーク放電は陰極の１点に集中して生じることとなり、熱プラズマは点状あるいは小面積の円状領域に発生する。
【００２１】
半導体膜の結晶化など、平板状の基材を一様に処理したい場合には、点状あるいは小面積の円状の熱プラズマを基材全体に渡って走査する必要があるが、走査回数を減らしてより短時間で安価なプロセスを構築するには、熱プラズマの照射領域を広くすることが有効である。
【００２２】
また、アニール時の基板への熱の影響を低減する方法として、図１４に示すステンレス鋼基板１１１と非晶質半導体１１３間にＳｉＯ２の断熱層１１２を設けた後にレーザを照射してアニールする方法が開示されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００８−５３６３４号公報
【特許文献２】特開２００１−２７４４３３号公報
【非特許文献】
【００２４】
【非特許文献１】Ｓ．Ｈｉｇａｓｈｉ，  Ｈ．Ｋａｋｕ，Ｔ．Ｏｋａｄａ，Ｈ．Ｍｕｒａｋａｍｉａｎｄ  Ｓ．Ｍｉｙａｚａｋｉ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４５，５Ｂ（２００６）ｐｐ．４３１３−４３２０
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、半導体の結晶化など、ごく短時間だけ基材の表面近傍を高温処理する用途に対して、従来の熱プラズマを大面積に発生させる技術は有効ではなかった。
【００２６】
たとえ小面積で照射領域が円状の熱プラズマであっても、その直径を大きくすれば大面積処理の際の走査回数を減らせるため、用途によっては短時間で処理が実現できる。しかし、熱プラズマの直径が大きいと、走査時に熱プラズマが基材上を通過する時間が実質的に長くなるため、ごく短時間だけ基材の表面近傍のみを高温処理することはできず、基材のかなり深い領域までが高温になり、例えばガラス基板の割れや膜剥がれなどの不具合を生じることがある。
【００２７】
前述のようなガラス基板の割れや膜剥がれなどの不具合を低減するために、熱プラズマ処理時の基板への熱影響を低減する必要がある。従来の特許文献２に記載されているものは、レーザアニール時にステンレス鋼基板と非晶質半導体間にＣＶＤ法によりＳｉＯ２の断熱層を設けたものを用いる方法である。しかしながら、ディスプレイのように大判基板を用いる場合には、ＣＶＤによる成膜処理では設備コストおよびプロセスコストが嵩み、大幅なコスト増になる。また、レーザアニールのように局所的にナノ秒オーダーで加熱する方法に比べ、熱プラズマで加熱する方法では、処理時間がミリ秒以上と長くなり、加える熱量も大きくなる。
【００２８】
また、熱伝導率がステンレス鋼基板（１５〜２０Ｗ／（ｍ・Ｋ））に比べ低いガラス基板（１．０Ｗ／（ｍ・Ｋ））は、表裏面間の熱応力により割れや膜剥がれが発生しやすく、特に大判ディスプレイ用ガラスを処理する場合は、温度差が大きく熱応力、熱歪が増大するため、基板割れや膜剥離が発生しやすい。以上のことから、基板割れや膜剥離を低減することが大きな課題となっている。
【００２９】
本発明は、上記従来の課題に鑑みなされたもので、非晶質半導体層を有する基材の表面近傍を高温熱処理する際に、ガラス基板に発生する熱応力を緩和し、割れや膜剥がれなく基板面内で均一度の高い結晶化処理を実施することにより、基板面内均一性能を有する半導体デバイスの構造、および製造方法の提供を目的としている。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の半導体デバイスは、基板上に形成されたゲート電極およびゲート絶縁層上にソース電極及びドレイン電極並びに前記電極間を接続する半導体層を有し、前記ゲート絶縁層を挟んでゲート電極と反対側にソース電極、ドレイン電極とが配置された半導体素子において、多孔質ゲート絶縁層を有する構造、または、基板上とソース電極、ドレイン電極、並びに前記電極間を接続する半導体層の間に多孔質断熱層を有し、前記ソース電極、前記ドレイン電極、前記半導体層の上にゲート絶縁膜、さらにはその上にゲート電極が配置された構造である。
【００３１】
前記半導体層は微結晶シリコン層で、結晶粒径が１０ｎｍから１００ｎｍであり、好ましくは前記半導体層の結晶粒径が３０ｎｍから５０ｎｍであり、前記微結晶粒径とゲート絶縁膜層の表面粗さが同程度であることが望ましい。
【００３２】
また、本発明の半導体デバイスの製造方法は、半導体層に熱を加えて結晶化させる工程において、基板上にゲート電極を形成する工程と、前記基板およびゲート電極上に多孔質ゲート絶縁層を成膜する工程と、前記多孔質ゲート絶縁層上に非晶質半導体層を形成する工程と、前記非晶質半導体層に熱プラズマジェットを照射して微結晶半導体層を得る工程と、前記微結晶半導体層上にソース電極及びドレイン電極を形成する工程とを有し、多孔質ゲート絶縁層の成膜方法としてはゾルゲル法が好ましい。
【００３３】
または、半導体層に熱を加えて結晶化させる工程において、基板上に多孔質断熱層を形成する工程と、前記多孔質断熱層上にソース電極およびドレイン電極を形成する工程と、前記多孔質断熱層およびソース電極およびドレイン電極の上に非晶質半導体層を形成する工程と、前記非晶質半導体層に熱プラズマジェットを照射して微結晶半導体層を得る工程と、前記微結晶半導体層上にゲート電極形成する工程とを有し、多孔質断熱層の成膜方法がゾルゲル法であることが好ましい。
【００３４】
更に、前記微結晶半導体層の粒径が３０ｎｍから５０ｎｍであることが望ましく、前記熱プラズマによる処理温度が６００℃から１１００℃であることを特徴とする。
【００３５】
本構成および製造方法によって、アニール処理時の基板への熱の影響を低減することができる。
【発明の効果】
【００３６】
以上のように、非晶質半導体層を有する基材の表面近傍を高温熱処理する際に、ガラス基板に発生する熱応力を緩和し、割れや膜剥がれなく基板面内で均一度の高い結晶化処理を実施することにより、基板面内均一性能を有する半導体デバイスの構造、および製造方法を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１におけるトランジスタ素子の断面図
【図２】本発明の実施の形態１におけるトランジスタ素子の製造方法を示す図
【図３】本発明の実施の形態１における結晶化装置の断面図
【図４】本発明の実施の形態１における熱プラズマジェットのエネルギー分布を示す概念図
【図５】本発明の実施の形態１におけるＸ−Ｙ駆動系を示す模式図
【図６】本発明の実施の形態１における結晶化処理部表面近傍を示した断面図
【図７】本発明の実施の形態１における熱プラズマジェットで処理したサンプルのラマン分光測定結果図
【図８】本発明の実施の形態１におけるアニール処理時の基板に対する熱の影響を示す断面図
【図９】本発明の実施の形態１におけるアニール処理時の基板に対する熱の影響を示す断面図
【図１０】本発明の実施の形態２におけるトランジスタ素子の断面図
【図１１】本発明の実施の形態２におけるトランジスタ素子の製造方法を示す図
【図１２】従来の熱プラズマを用いた半導体膜の結晶化方法を説明するための模式図
【図１３】従来の熱プラズマを用いた半導体膜の結晶化方法における最表面からの深さと温度の関係を示す概念図
【図１４】従来の断熱層を設ける方法の断面図
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態における半導体デバイスおよびその製造方法について、有機ＥＬディスプレイに用いられるトランジスタを例に図面を用いて説明する。
【００３９】
［実施の形態１］
図１に本発明における有機ＥＬディスプレイのトランジスタ素子１０の構造を示す。
【００４０】
本実施の形態で説明に用いるトランジスタ素子１０はゲート電極（以下、「Ｇ電極」と称す）が下層にあるボトムゲート型トランジスタである。
【００４１】
このトランジスタ素子１０は、基板１上に設けられたＧ電極２と、Ｇ電極２の上を覆って設けられたゲート絶縁層３と、ゲート絶縁層３の上に設けられたソース電極（以下、「Ｓ電極」と称す）４と、Ｓ電極４と同一平面においてギャップ５で離間して配置されたドレイン電極（以下、「Ｄ電極」と称す）６と、ゲート絶縁層３の上に、Ｓ電極４とＤ電極６との間のギャップ５上に配置され、Ｓ電極４とＤ電極６とにわたって電気的に接続する微結晶半導体層８とを備える。
【００４２】
なお、本実施の形態では、駆動用トランジスタは、１素子（例えばＲＧＢで構成される１画素の中の１色）を駆動する部分に関して説明するが、実際の有機ＥＬ素子では、Ｓ電極４とＤ電極６の長手方向に垂直な方向を「Ｘ方向」とし、Ｘ方向に垂直な方向を「Ｙ方向」とした場合、Ｘ，Ｙ方向共に複数のトランジスタが規則的に連続して設けられていることは言うまでもない。
【００４３】
基板１としてはガラス基板あるいはシリコン基板を用いることができるが、ディスプレイ用途としてはガラス基板が好適である。ガラス基板の厚みは特に限定はされないが、本実施の形態では０．７ｍｍの基板を用いる。
【００４４】
Ｇ電極２は、基板１の上に設けられる。実施の形態１に係るトランジスタ素子１０は、図１（ｂ）に示すように、Ｇ電極２は最下層に設けられているので「ボトムゲート型」と呼ばれる。Ｇ電極２の材質は特に限定されないが、例えばＣｒ膜（５ｎｍ以下）とＡｕ膜（１００ｎｍ程度）の積層膜や、Ｔｉ膜（５ｎｍ以下）とＡｕ膜（１００ｎｍ程度）の積層膜、ＭｏＷ合金膜（１００ｎｍ以下）等により構成される。電極膜厚は、所定の抵抗が確保でき、前後工程への影響が無い範囲であれば、上記膜厚に限定されるものではない。
【００４５】
多孔質ゲート絶縁層３は、Ｇ電極２と、Ｓ電極４及びＤ電極６が配置されている平面と、の間に挟まれて設けられている。この多孔質ゲート絶縁層３は、厚みは３０ｎｍ〜１μｍで、直径が１０ｎｍ〜１００ｎｍのＳｉＯ２粒子２１により構成される多孔質体であり、ＳｉＯ２、ＳｉＯ、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３等の金属酸化物を用いることができる。ここで用いる材料としては、後述するゾルゲル法により形成できるもので、誘電性の材料であれば良い。
【００４６】
微結晶半導体層８は、Ｓ電極４とＤ電極６との間にわたって形成されており、Ｓ電極４とＤ電極６とを電気的に接続している。微結晶半導体層８は厚み１０ｎｍ〜１００ｎｍで、直径１０ｎｍ〜１００ｎｍの微結晶シリコンからなり、Ｓ電極４とＤ電極６との間のギャップ５上に形成されＳ電極４からＤ電極６にわたる電気的特性に優れ、面内ばらつきが小さいという特徴がある。
【００４７】
Ｓ電極４及びＤ電極６は、基板１上に形成された微結晶半導体層８の上面に配置され、互いはギャップ５で離間されている。なお、Ｓ電極４及びＤ電極６としては、アルミニウム、クロム、モリブデンクロム、チタン、金、銀、銅等の導電性金属、或いは、ポリチオフェン誘導体等の有機導電体を用いることができる。
【００４８】
次に、実施の形態１に係る有機ＥＬディスプレイのトランジスタ素子１０の製造方法を、図２を参照しながら説明する。
【００４９】
（ステップ１）
基板１として、ガラス基板を用意する。
【００５０】
（ステップ２）
基板１の上にＣｒまたはＡｕまたはＭｏＷ材料を用いてＧ電極２を形成する（図２（ａ））。
【００５１】
（ステップ３）
Ｇ電極２の上を覆って多孔質ゲート絶縁層３を形成する（図２（ｂ））。
【００５２】
多孔質ゲート絶縁層３を形成する方法としては、例えばゾルゲル法とともにフィラーを用いる。ゾルゲル法には、例えば金属アルコキシドと有機溶媒を混合し、水と触媒を用いて加水分解を行い、水酸化物とし、それら反応物を縮合させて溶液をゾルに変え、さらに反応を進めてゲルに変えた後、乾燥する。ガラスやセラミックスの場合はさらにゲルを加熱することで金属酸化物を製造するという方法がある。
【００５３】
この際、溶液あるいはゾルの段階で、ＳｉＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２などの酸化物粒子をフィラーとして含有させることで、乾燥、加熱後に多孔質を得ることができる。フィラーの粒径１０ｎｍから１００ｎｍのものを用いることで、直径が１０ｎｍ〜１００ｎｍのＳｉＯ２粒子２１により構成される多孔質体ゲート絶縁膜３を形成する。また、フィラーを加えることで、縮重合時に膜の収縮を軽減し、膜に作用する引張応力を低減することもできる。
【００５４】
この方法によれば、例えば乾燥温度や加熱温度は１００℃や３００℃程度であるため、ガラスを溶融させる過程を経ずに形成でき、比較的低温での膜形成が可能である。また、ペーストを塗布する既存の設備にて製造できるため、安価な製造コストと短いタクトを両立できる。なお、固体酸化物を真空中にてスパッタリングし基板に堆積させる方法（スパッタリング蒸着法）や、原料をプラズマにより分解し、堆積させる方法（化学蒸着法）などを用いてもよい。
【００５５】
（ステップ４）
Ｇ電極を覆うように多孔質ゲート絶縁膜３上に非晶質半導体層７をＣＶＤ法などにより成膜する（図２（ｃ））。微結晶半導体層の狙い膜厚同等の１０ｎｍ〜１００ｎｍとする。非晶質半導体としては、非晶質シリコン等加熱処理により結晶化が可能な材料であれば用いることができる。
【００５６】
（ステップ５）
非晶質半導体層７を図示はしないが熱源より照射された熱９により加熱し、非晶質半導体材料を結晶化させて、微結晶半導体層８を得る（図２（ｄ））。この微結晶半導体層８によって後ほど形成するＳ電極４とＤ電極６とを電気的に接続する。加熱処理方法としては、熱プラズマジェット、レーザ、フラッシュランプ等を熱源とする瞬間熱処理法を用いる。
【００５７】
（ステップ６）
Ｇ電極２上と、後ほど形成するＳ電極４とＤ電極６との間のギャップ５に相当する部分以外の微結晶半導体をフォトリソグラフィー法、ドライエッチング法などにより除去する（図２（ｅ））。
【００５８】
（ステップ７）
微結晶半導体層８の上にＳ電極４を設け、Ｓ電極４と同一平面にＳ電極４とギャップ５で離間してＤ電極６を配置する（図２（ｆ））。このＳ電極４及びＤ電極６は、Ａｌ材料を用いて形成する。
【００５９】
以上が、実施の形態１に係る有機ＥＬディスプレイのトランジスタ素子１０の製造方法の一例になる。
【００６０】
次に、実施の形態１に係る有機ＥＬディスプレイのトランジスタ素子１０における非晶質半導体層７の熱プラズマによる結晶化装置および結晶化方法について、図を用いて説明する。
【００６１】
図３は本発明の実施の形態１における結晶化装置の構成を示す断面図である。
【００６２】
図３において、熱プラズマノズル１１は、被処理物としての基材１２に、距離Ｈ離した状態で対抗して配置される。  基材１２は、プラズマ噴出口Ｆから近い側より非晶質半導体層７と多孔質ゲート絶縁層３と基板１とで構成される。熱プラズマノズル１１は、中心導体でカソードである電極棒１３と、これを取り囲むように配置されたアノードである電極筒１４からなり、電極棒１３と電極筒１４の間に図示しないガス供給装置から不活性ガス１５を流す。
【００６３】
不活性ガスとしては、典型的にはアルゴンを用いることができるが、ヘリウム、ネオン、キセノンなどの希ガスや、窒素を用いることも可能である。電極筒１４の内部には冷媒流路６が設けられ、熱プラズマによる電極筒１４の過熱が防止される。冷媒としては、一般に純水を用いる。熱プラズマノズル１１には噴出口Ｆが設けられる。不活性ガス１５を流しながら、図示しない電源から電極棒１３と電極筒１４の間に、電極棒１３がマイナス、電極筒１４がプラスになるよう直流電力を供給することにより、熱プラズマジェット１７が発生し、噴出口Ｆを通過したエネルギー束が基材１２の表面に作用し、基材１２の表面近傍１８を熱処理する。
【００６４】
このとき、熱プラズマノズル１１と基材１２との距離を一定に保ちながら、熱プラズマノズル１１と基材１２とを、例えば太い矢印の向きに相対的に移動させることにより、基板の表面近傍１１をごく短時間だけ均一性良く高温熱処理することができる。
【００６５】
図４は、基材１２に照射されるエネルギー分布を示す概念図である。直交するｘ軸、ｙ軸（基材１２から熱プラズマノズル１１に向かう方向をｚ軸方向としている）のどちらの方向についてもほぼ同じ等方的な分布で、上に凸となるエネルギー分布である。
【００６６】
基材１２全体を処理するためには、図５に示すＸ−Ｙ駆動系を用いる。図５において、熱プラズマノズル１１は、Ｘ軸ガイド１９に沿って図中縦矢印の方向に可動であり、また、Ｘ軸ガイド１９はＹ軸ガイド２０に沿って図中横矢印の方向に可動である。すなわち、真空吸着法などを用いて平面ステージに固定された基材１２に対して、Ｙ軸ガイド２０、Ｘ軸ガイド１９から成るＸ−Ｙ駆動系に設置された熱プラズマノズル１１を走査することにより、時間をずらせて基材１２の表面全体を熱処理することができる。なお、基材１２の表面全体をムラなく熱処理するためには、走査する際の走査ピッチは、熱プラズマジェット１７の直径よりも小さいことが好ましい。
【００６７】
また、Ｘ軸、Ｙ軸方向の駆動方法としては、Ｘ軸ガイド１９、Ｙ軸ガイド２０の代わりに、図示しないが基材１２が載置されたステージを移動させてもよいし、ガントリに熱プラズマノズルを固定し駆動させてもよいし、ステージとガントリ双方を備えた方式でもよい。
【００６８】
図６は基材１２の表面近傍を示した断面図である。図６を用いて基材１２に熱プラズマジェット１７を照射した際の作用について説明する。
【００６９】
熱プラズマジェット１７を基材１２に照射する。典型的な処理条件としては、不活性ガスとしてＡｒを用い、Ａｒ流量６Ｌ／ｍｉｎ、投入電力２０ｋＷ、噴出口径４０ｍｍのトーチを用いることで、直径約１０ｍｍの熱プラズマジェット１７が得られる。得られた熱プラズマジェット１７を、図６と図３で説明する基材１２より距離Ｈ離した状態で図５に示したＸ−Ｙ駆動系を用いて走査速度１０００ｍｍ／ｓで処理したい方向へ走査させる。
【００７０】
基板全面を処理する際には、複数回走査させることで前面に熱プラズマジェット１７を照射することが可能である。前述したが、基材１２の表面全体をムラなく熱処理するためには、走査する際の走査ピッチは、熱プラズマジェット１７の直径よりも小さいことが好ましい。処理条件は、装置の特性によって変わるものであり、熱プラズマジェットが得られる条件であれば上記条件に限定されるものではない。また、与える熱量は、Ａｒ流量、走査速度、距離Ｈを変更することで調整することが可能である。
【００７１】
熱プラズマジェット１７を基材１２に照射した際の、加熱状態について説明する。最表面の非晶質半導体層７に熱が加えられる。加熱された非晶質半導体層７は６００℃以上、１１００℃以下の領域において、固相成長（ＳＰＣ：Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）が進行し、直径１０ｎｍから１００ｎｍ以下の微結晶状態が得られる。６００℃から１１００℃の間において、与えられる熱量により結晶粒径は変化するが、結晶粒径ばらつきを考慮して直径３０ｎｍから５０ｎｍの粒径の微結晶半導体層が好ましい。
【００７２】
図７に熱プラズマジェット１７で処理したサンプルのラマン分光測定結果を示す。非晶質半導体ではラマンシフトの４８０ｃｍ−１付近にピークを有するが、図７の結果では５１５から５２０ｃｍ−１付近にピーク２３を持ち、結晶化されていることがわかる。
【００７３】
また、基材１２の多孔質ゲート絶縁層３の表面は粒子径程度の規則性のある凹凸となっている。このため、非晶質半導体層７はその凹凸に倣って形成される。そのため、基材１２に熱プラズマジェット１７を照射した際には、ＳｉＯ２粒子２１の頂点が結晶を形成する際の核形成の起点となり、凹凸に倣って結晶粒が形成されるため、ＳｉＯ２粒子２１の径と同程度の粒径を有する結晶が安定して形成される。
【００７４】
このことから、ゾルゲル法を用いて多孔質ゲート絶縁層３を形成する際に用いるＳｉＯ２粒子の直径は、狙いの結晶粒径と同じかその近傍のものを用いることが好ましい。
【００７５】
熱処理により基板１に到達する熱について説明する。熱プラズマジェット１７により非晶質半導体層７に加えられた熱は熱伝導により多孔質ゲート絶縁層３の表面に伝わるが、多孔質ゲート絶縁層３の中には断熱性の高い空気孔２２が均一性良く多数含まれ、熱伝導が空気に比べ高いＳｉＯ２粒子２１は隣接するＳｉＯ２粒子２１と点あるいはごく小さい面積（点Ｂで示す）で接触しているため、ＳｉＯ２粒子２１間の熱伝導も少なく、多孔質ゲート絶縁層３内の熱伝導を平均すると、ゲート絶縁層が密な状態と比べ非常に小さくなる。
【００７６】
このため、多孔質ゲート絶縁層３の表面から裏面に伝わる熱量は、多孔質ゲート絶縁層３の代わりに密な断熱層を設けた場合に比べ大幅に低減し、基板１の表面の温度上昇も小さいものとなる。
【００７７】
図８、図９を用いてアニール処理時の基板に対する熱の影響について詳細に説明する。
【００７８】
図８は多孔質ゲート絶縁層３の代わりに密な断熱層（ＳｉＯ２層３０）とした場合の基材の断面図、図９は多孔質ゲート絶縁層３を断熱層とした場合の基材の断面図である。図８、図９における矢印は応力の方向を示すもので、対向する矢印は圧縮応力、相反する向きの矢印は引張応力を示す。
【００７９】
図８（ａ）は基板１上にＳｉＯ２層３０、非晶質半導体層７を成膜した後、熱プラズマ処理を実施する前の状態であり、非晶質半導体層７、およびＳｉＯ２層３０に圧縮応力が作用しているため、相対的に基板１の裏面には引張応力が作用しているが、非晶質半導体層７、およびＳｉＯ２層３０の厚みが基板１に比べ十分に小さく、作用する応力も小さいことから、ガラスに生じる歪は小さい。
【００８０】
図８（ｂ−１）は基材３２に熱プラズマジェット１７を照射した際の断面図、図８（ｂ−２）は基板厚み方向の温度分布を示す。熱プラズマジェット１７によって加熱した溶融領域３１近傍においては、図８（ａ）で示した圧縮応力は溶融（または固液混合状態、あるいは固相成長状態）により開放され、ＳｉＯ２層３０表面は溶融領域３１からの熱伝導により加熱され、ガラス基板もＳｉＯ２層３０からの熱伝導により加熱されるため、図８（ｂ−１）に示すように基板表面の熱膨張が基板裏面の熱膨張より大きくなるが、基板表裏面は１枚の板材であるため拘束され、基板表面には圧縮応力、基板裏面には引張応力が作用する。応力の符号は正が引張応力、負が圧縮応力を示す。この時の非晶質半導体層７表面温度をＴ１、ＳｉＯ２層３０表面温度（＝非晶質半導体層７裏面温度）をＴ２、ＳｉＯ２層３０裏面温度（＝基板１表面温度）をＴ３、基板１裏面温度をＴ４とする。
【００８１】
図８（ｃ−１）は熱プラズマジェット１７の照射終了後、室温Ｔｏまで冷却した状態の断面図である。この時、基材３２の熱プラズマジェット１７による加熱部は収縮するが、基材３２の厚みに拘束されるため、基材３２表面には引張応力σ１、裏面には圧縮応力σ２が作用し、厚み方向の応力分布は図８（ｃ−２）に示すようになる。
【００８２】
基板１表面に発生する引張応力σ１および裏面に発生する圧縮応力σ２は、
σ１≒−σ２
であり
△Ｔ＝Ｔ３−Ｔ４
とすると、基板１表面および裏面に発生する応力は温度変化△Ｔ１に比例し、
σ１≒−σ２∝△Ｔ１
引張応力σ１により基板１表面近傍に発生する熱歪ε１、圧縮応力σ２により基板１裏面近傍に発生する熱歪ε２はガラスの熱膨張係数をαとすると
ε１≒−ε２＝α△Ｔ１
と表される。
【００８３】
図９（ａ）は基板１上に多孔質ゲート絶縁層３、非晶質半導体層７を成膜した後、熱プラズマ処理を実施する前の状態であり、非晶質半導体層７には成膜時の圧縮応力、および多孔質ゲート絶縁層３には成膜時の引張応力が作用しているが、非晶質半導体層７、および多孔質ゲート絶縁層３の厚みが基板１に比べ小さく、作用する応力も小さいことから、ガラスに生じる歪は小さい。
【００８４】
図９（ｂ−１）は基材１２に熱プラズマジェット１７を照射した際の断面図、図９（ｂ−２）は基板厚み方向の温度分布を示す。熱プラズマジェット１７によって加熱した溶融領域３１近傍においては、図９（ａ）で示した初期の応力は溶融（または固液混合状態、あるいは固相成長状態）により開放され、多孔質ゲート絶縁層３表面は溶融領域３１からの熱伝導により加熱されるが、多孔質ゲート絶縁層３の熱伝導率が低いため、基板１に到達する熱量は少なく、基板１表面および裏面の温度は低く抑制することができ、図９（ｂ−１）に示すように基板表面に圧縮応力、基板裏面に引張応力が作用する。
【００８５】
この時の非晶質半導体層７表面温度をＴ５、多孔質ゲート絶縁層３表面温度（＝非晶質半導体層７裏面温度）をＴ６、多孔質ゲート絶縁層３裏面温度（＝基板１表面温度）をＴ７、基板１裏面温度をＴ８とする。  図９（ｃ−１）は熱プラズマジェット１７の照射終了後、室温Ｔｏまで冷却した状態の断面図である。この時の厚み方向の応力分布は図９（ｃ−２）に示すようになる。
【００８６】
基板１表面に発生する引張応力σ３および裏面に発生する圧縮応力σ４は、
σ３≒−σ４
であり
△Ｔ２＝Ｔ７−Ｔ８
とすると、基板１表面および裏面に発生する応力は温度変化△Ｔ２に比例し、
σ３≒−σ４∝△Ｔ２
引張応力σ３により基板１表面近傍に発生する熱歪ε３、圧縮応力σ４により基板１裏面近傍に発生する熱歪ε４はガラスの熱膨張係数をαとすると
ε３≒−ε４＝α△Ｔ２
と表される。ここで、図８と図９におけるガラス基板上下面の温度差△Ｔ１、△Ｔ２を比較した場合
△Ｔ１＞＞△Ｔ２
となるため、
｜σ１｜＞｜σ３｜、｜σ２｜＞｜σ４｜
ε１＞ε３
となり、ガラスは圧縮応力に強く引張応力に弱いという性質があるため、図８に示した構成では基板１表面から、引張応力σ１により発生する熱歪ε１が大きくなり、クラック３２が発生し基板１全体に割れが発生するが、本発明の多孔質ゲート絶縁層３を有する構成では、基板１裏面に作用する引張応力σ３が小さく、熱歪ε３も小さいため、クラックは発生しないという効果が得られる。
【００８７】
特に、図５で示したようなＸ軸ガイド１９やＹ軸ガイド２０を用いて基材１２を複数走査あるいは全面走査する場合には、直前の隣接する走査の熱影響が残留した状態で熱処理するため、ＳｉＯ２層３０を用いた場合では、基板１における蓄熱の影響が大きくなり、基板１の表面と裏面の温度差が大きくなり、基板１に発生する熱応力および熱歪が増大し、割れや膜剥がれが発生しやすくなる。このため、基材１２を複数走査あるいは全面走査する場合、特に大判ガラス基板を用いる場合には、多孔質ゲート絶縁層３を用いた構造にすることによる効果が大きくなる。
【００８８】
更には、図８に示した構成では、ＳｉＯ２層３０を通してガラス基板方向に熱が逃げるため、非晶質半導体層７表裏面の温度差が大きくなり、アニール処理時に膜厚方向の結晶粒径ばらつきが発生するが、図９に示した多孔質ゲート絶縁層３を用いる場合には、多孔質ゲート絶縁層３の熱伝導率が小さく、ガラス基板方向への熱の逃げが少ないためＴ６＞Ｔ２となり、非晶質半導体層７の膜厚方向の温度分布が小さくなるため、結晶粒径のばらつきも小さくなるというメリットがある。
【００８９】
なお、有機ＥＬディスプレイパネル用途では、アニール処理前の非晶質半導体層７および微結晶半導体層８の膜厚を１０ｎｍから１００ｎｍとしたが、太陽電池用途では膜厚１００ｎｍ〜３μｍの非晶質半導体層７および微結晶半導体層８を用いる。
【００９０】
なお、熱プラズマノズル１１は誘導結合型熱プラズマ（ＩＣＴＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｔｈｅｒｍａｌ  Ｐｌａｓｍａ）と呼ばれるものを用いてもよい。この方式では、無電極であるため、電極からの熱電子放出によらない放電維持が可能で、空間を強力な誘導電界で電離する。したがって、電極を構成する材料による基材の汚染や、パーティクル（ダスト）が少なくなり、プラズマジェットの安定性が高く、エネルギー束の変動が小さいという利点がある。
【００９１】
このようにして、基板１の割れなく基材１２の表面近傍を高温処理し、微結晶半導体層８を得ることが可能となり、有機ＥＬディスプレイ、液晶ディスプレイや太陽電池用半導体膜の改質に適用可能である。
【００９２】
［実施の形態２］
実施の形態１ではボトムゲート構造について説明したが、トップゲート構造でも同様の効果が得られる。実施の形態１にて記載の内容と同様な箇所は説明を省略する。
【００９３】
図１０に本発明における有機ＥＬディスプレイのトランジスタ素子３３の構造を示す。図１０において、図１と同じ構成要素については同じ符号を用い、説明を省略する。本実施の形態で説明に用いるトランジスタ素子３３はゲート電極（以下、「Ｇ電極」と称す）が上層にあるトップゲート型トランジスタである。
【００９４】
このトランジスタ素子１０は、基板１上に設けられた多孔質断熱層３４と、その上に設けられたＳ電極４と、Ｓ電極４と同一平面においてギャップ５で離間して配置されたＤ電極６と、Ｓ電極４とＤ電極６との間のギャップ５上に配置され、Ｓ電極４とＤ電極６とにわたって電気的に接続する微結晶半導体層８と、Ｓ電極４、Ｄ電極６および微結晶半導体層８の上を覆って設けられたゲート絶縁層３５と、ゲート絶縁層３５の上に設けられたＧ電極２とを備える。
【００９５】
実施の形態１との違いとしては、ゲート絶縁膜３５より微結晶半導体層８の方が下層に配置されているため、ゲート絶縁膜３５には断熱層としての機能は必要なく、微結晶半導体層８およびＳ電極４、Ｄ電極６の下に別途多孔質断熱層３４を設けたことである。
【００９６】
多孔質断熱層３４の厚みは３０ｎｍ〜１μｍで、直径が１０ｎｍ〜１００ｎｍのＳｉＯ２粒子２１により構成される多孔質体であり、ＳｉＯ２、ＳｉＯ、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３等のフィラーを用いたゾルゲル法により形成できるものであれば良く、誘電性を有する必要はない。
【００９７】
ゲート絶縁層３５は、Ｇ電極２と、Ｓ電極４及びＤ電極６が配置されている平面と、の間に挟まれて設けられている。このゲート絶縁層３は、厚みは３０ｎｍ〜３００ｎｍでＳｉＯ２、ＳｉＯ、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３等の誘電性を有する材料であれば用いることができる。
【００９８】
次に、図１１を用いて実施の形態２に係る有機ＥＬディスプレイのトランジスタ素子３３の製造方法を述べる。図１１において、図１、図２と同じ構成要素については同じ符号を用い、説明を省略する。
【００９９】
（ステップ１）
基板１として、ガラス基板を用意する。
【０１００】
（ステップ２）
Ｇ電極２の上を覆って多孔質断熱層３４を形成する（図１１（ａ））。
【０１０１】
多孔質絶縁層３４を形成する方法としては、実施の形態１と同様に、例えばゾルゲル法とともにフィラーを用いる。なお、固体酸化物を真空中にてスパッタリングし基板に堆積させる方法（スパッタリング蒸着法）や、原料をプラズマにより分解し、堆積させる方法（化学蒸着法）などを用いてもよい。
【０１０２】
（ステップ３）
多孔質断熱層３４の上にＳ電極４を設け、Ｓ電極４と同一平面にＳ電極４とギャップ５で離間してＤ電極６を配置する（図１１（ｂ））。このＳ電極４及びＤ電極６は、Ａｌ材料を用いて形成する。
【０１０３】
（ステップ４）
Ｓ電極４およびＤ電極６を覆うように非晶質半導体層７をＣＶＤ法などにより成膜する（図１１（ｃ））。非晶質半導体としては、非晶質シリコン等、加熱処理により結晶化が可能な材料であれば用いることができる。
【０１０４】
（ステップ５）
非晶質半導体層７を図示はしないが熱源より照射された熱９により加熱し、非晶質半導体材料を結晶化させて、微結晶半導体層８を得る（図１１（ｄ））。この微結晶半導体層８によってＳ電極４とＤ電極６とを電気的に接続する。加熱処理方法としては、熱プラズマジェット、レーザ、フラッシュランプ等を熱源とする瞬間熱処理法を用いる。
【０１０５】
（ステップ６）
Ｓ電極４とＤ電極６との間のギャップ５に相当する部分以外の微結晶半導体をフォトリソグラフィー法、ドライエッチング法などにより除去する（図１１（ｅ））。
【０１０６】
（ステップ７）
Ｓ電極４、Ｄ電極６および微結晶半導体層８の上を覆ってゲート絶縁層３５を形成する（図１１（ｆ））。ゲート絶縁層３５としては、例えばＳｉＯ２を用い、形成する方法としては、例えばＣＶＤ法を用いる。
【０１０７】
（ステップ８）
基板１の上にＣｒまたはＡｕまたはＭｏＷ材料を用いてＧ電極２を形成する（図１１（ｇ））。
【０１０８】
このような構成を用いることによって、実施の形態１の図８、図９で説明した場合と同様に、トップゲート構造においても基板１に作用する熱応力および熱歪を低減し、基板の割れを防止することができ、さらには粒径の均一度の高い微結晶半導体を得ることができる。
【産業上の利用可能性】
【０１０９】
本発明の半導体デバイスおよびその製造方法は、例えば、有機ＥＬディスプレイや液晶ディスプレイ（大画面テレビ、携帯電話などの情報機器端末のモニタなど）や太陽電池等に適用可能である。
【符号の説明】
【０１１０】
１    基板
２    ゲート電極
３    多孔質ゲート絶縁層
４    ソース電極
５    ギャップ
６    ドレイン電極
８    微結晶半導体層
１０  トランジスタ素子
【図１】
2011119375.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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