(57)【要約】【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。【解決手段】シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。ゲート絶縁膜１１を残した状態でＴＥＯＳ酸化膜９を成膜し、スペーサ加工をする。この時、スペーサ９ａを形成すると共に、ゲート絶縁膜１１を半分程度エッチングして１１ａとする。ＴＥＯＳ酸化膜１０を形成後に高濃度不純物拡散領域１ｄ、１ｅをイオン注入で深さｄ１、ｄ２で形成する。高電圧トランジスタについてはゲート絶縁膜１１ａを介して行うので、浅く形成される。【選択図】図３
2011119508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面に、低電圧で動作する第１のトランジスタに対応した第１膜厚の第１絶縁膜および前記第１のトランジスタよりも高電圧で動作する第２のトランジスタに対応した第１膜厚よりも厚い第２膜厚の第２絶縁膜を形成する工程と、
前記第１および第２絶縁膜上に第１導電膜を形成する工程と、
前記半導体基板に前記第１及び第２のトランジスタのそれぞれを分離するための複数の素子分離絶縁膜を形成する工程と、
電極間絶縁膜、第２導電膜を形成する工程と、
前記第１のトランジスタのゲート電極を分離形成する工程と、
前記第１および第２のトランジスタの各ゲート電極を覆うように所定膜厚の第３絶縁膜を形成する工程と、
前記第３絶縁膜を異方性エッチングすることで前記ゲート電極の側面にスペーサを形成すると共に、前記第２絶縁膜が露出する部分を前記第１膜厚よりも厚く且つ前記第２膜厚よりも薄い第３膜厚までエッチングする工程と、
前記第２のトランジスタの形成領域に不純物を導入してソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域を形成した後、第４絶縁膜を形成する工程と、
前記半導体基板の前記第１及び第２のトランジスタの前記ゲート電極の脇に前記第４絶縁膜を介して不純物を導入して高濃度不純物拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタに対応した第１膜厚の第１絶縁膜および周辺回路領域の高電圧トランジスタに対応した第１膜厚よりも厚い第２膜厚の第２絶縁膜を形成する工程と、
前記第１および第２絶縁膜上に第１のシリコン膜を形成する工程と、
前記半導体基板のメモリセル領域に複数の素子分離絶縁膜を形成する工程と、
電極間絶縁膜、第２のシリコン膜を形成する工程と、
前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を分離形成する工程と、
前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を覆うように所定膜厚の第３絶縁膜を形成する工程と、
前記第３絶縁膜を異方性エッチングすることで前記選択ゲート電極の２つのゲート電極が対向する側面および前記高電圧トランジスタのゲート電極の側面にスペーサを形成すると共に、前記第２絶縁膜が露出する部分を前記第１膜厚よりも厚く且つ前記第２膜厚よりも薄い第３膜厚までエッチングする工程と、
前記高電圧トランジスタの形成領域に不純物を導入してソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域を形成した後、第４絶縁膜を形成する工程と、
前記半導体基板の前記選択ゲート電極間の領域および前記高電圧トランジスタのゲート電極の両側の領域に前記第４絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記高濃度不純物拡散領域を形成する工程では、イオン注入法により不純物を導入し、前記選択ゲート電極間の領域に形成する前記高濃度不純物拡散領域の深さｄ１に対して、前記高電圧トランジスタの両側の領域に形成する前記高濃度不純物拡散領域の深さｄ２が所定量浅くなるように、前記第２絶縁膜を前記エッチングにより第３膜厚に形成することで調整したことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
前記高濃度不純物拡散領域は、ＬＤＤ（lightly doped drain）構造もしくはＤＤＤ（double doped drain）構造に適用することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または２に記載の半導体装置の製造方法において、
前記第１膜厚は５〜１０ｎｍ、前記第２膜厚は３０〜５０ｎｍ、前記第３膜厚は１５〜２５ｎｍの範囲であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧のトランジスタおよび高電圧のトランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
低電圧のトランジスタおよび高電圧のトランジスタを備えた半導体装置として、例えばＮＡＮＤ型フラッシュメモリ装置では、メモリセル領域に低電圧のメモリセルトランジスタおよび選択ゲートトランジスタが形成され、周辺回路領域に周辺回路に対応したトランジスタとして、低電圧トランジスタや高電圧トランジスタが形成される。
【０００３】
この場合、製造工程を合理化するためには、メモリセル領域と周辺回路領域の加工をできるだけ同時に行うことが好ましい。例えば、特許文献１に示されるように、メモリセル領域のトランジスタおよび周辺回路領域のトランジスタについて、それぞれのソース／ドレイン領域とコンタクトを形成する部分の半導体基板の表面にＬＤＤ（lightly doped drain）構造の高濃度不純物拡散領域もしくはＤＤＤ（double doped drain）領域を形成するが、そのイオン注入工程は同時に実施できると良い。
【０００４】
メモリセル領域のトランジスタのゲート絶縁膜は薄く形成され、周辺回路領域の高電圧トランジスタのゲート絶縁膜は厚く形成されるので、上記したイオン注入工程を同時に実施するために、イオン注入領域のゲート絶縁膜を剥離している。これにより、メモリセル領域と周辺回路領域の両方に同時に高濃度不純物拡散領域を形成することができる。
【０００５】
しかしながら、上記の部位について同時にイオン注入を行うと、形成される高濃度不純物拡散領域が同じ深さとなる。このため、メモリセルトランジスタのＤＤＤ層はイオン注入を深くまで打ち込むことでリーク電流を低減する効果があるのに対して、周辺回路領域の高電圧トランジスタでは耐圧が劣化する傾向がある。
【０００６】
これを防止するために、メモリセルトランジスタおよび高電圧トランジスタの両者について、同時に形成する場合には特性上で許容される範囲となる共通のイオン注入の深さとなるように設定するか、あるいは、メモリセルトランジスタよりも高電圧トランジスタの高濃度不純物拡散領域を浅く形成すべく別々の工程で実施するなどの対応が必要とされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１９２６３１号公報（図５参照）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、低電圧および高電圧のトランジスタの高濃度不純物拡散領域を同時にイオン注入工程を実施して形成し、低電圧のトランジスタのリーク電流を低減し、高電圧のトランジスタの耐圧の劣化を防止することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置の製造方法は、半導体基板の上面に、低電圧で動作する第１のトランジスタに対応した第１膜厚の第１絶縁膜および前記第１のトランジスタよりも高電圧で動作する第２のトランジスタに対応した第１膜厚よりも厚い第２膜厚の第２絶縁膜を形成する工程と、前記第１および第２絶縁膜上に第１導電膜を形成する工程と、前記半導体基板に前記第１及び第２のトランジスタのそれぞれを分離するための複数の素子分離絶縁膜を形成する工程と、電極間絶縁膜、第２導電膜を形成する工程と、前記第１のトランジスタのゲート電極を分離形成する工程と、前記第１および第２のトランジスタの各ゲート電極を覆うように所定膜厚の第３絶縁膜を形成する工程と、前記第３絶縁膜を異方性エッチングすることで前記ゲート電極の側面にスペーサを形成すると共に、前記第２絶縁膜が露出する部分を前記第１膜厚よりも厚く且つ前記第２膜厚よりも薄い第３膜厚までエッチングする工程と、前記第２のトランジスタの形成領域に不純物を導入してソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域を形成した後、第４絶縁膜を形成する工程と、前記半導体基板の前記第１及び第２のトランジスタの前記ゲート電極の両側に前記第４絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程とを備えたところに特徴を有する。
【００１０】
本発明の異なる態様の半導体装置の製造方法は、半導体基板にメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタに対応した第１膜厚の第１絶縁膜および周辺回路領域の高電圧トランジスタに対応した第１膜厚よりも厚い第２膜厚の第２絶縁膜を形成する工程と、前記第１および第２絶縁膜上に第１のシリコン膜を形成する工程と、前記半導体基板のメモリセル領域に複数の素子分離絶縁膜を形成する工程と、電極間絶縁膜、第２のシリコン膜を形成する工程と、前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を分離形成する工程と、前記メモリセルトランジスタ、前記選択ゲートトランジスタおよび前記高電圧トランジスタの各ゲート電極を覆うように所定膜厚の第３絶縁膜を形成する工程と、前記第３絶縁膜を異方性エッチングすることで前記選択ゲート電極の２つのゲート電極が対向する側面および前記高電圧トランジスタのゲート電極の側面にスペーサを形成すると共に、前記第２絶縁膜が露出する部分を前記第１膜厚よりも厚く且つ前記第２膜厚よりも薄い第３膜厚までエッチングする工程と、前記高電圧トランジスタの形成領域に不純物を導入してソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域を形成した後、第４絶縁膜を形成する工程と、前記半導体基板の前記スペーサで挟まれた領域に前記第４絶縁膜を介して高濃度の不純物を導入して高濃度不純物拡散領域を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明によれば、低電圧および高電圧のトランジスタの高濃度不純物拡散領域を、同時にイオン注入工程を実施して形成でき、低電圧のトランジスタのリーク電流を低減し、高電圧のトランジスタの耐圧の劣化を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る電気的構成を示すブロック図
【図２】（ａ）はメモリセル領域のトランジスタの平面レイアウトパターン、（ｂ）は周辺回路領域のトランジスタの平面レイアウトパターンを模式的に示す図
【図３】（ａ）は図２（ａ）中３Ａ−３Ａ線で示す部分の模式的な縦断側面図、（ｂ）は図２（ａ）中３Ｂ−３Ｂ線で示す部分の模式的な縦断側面図、（ｃ）は図２（ｂ）中３Ｃ−３Ｃ線で示す部分の模式的な縦断側面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態として、ＮＡＮＤ型フラッシュメモリ装置に適用した場合について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１４】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に形成され、周辺回路ＰＣは周辺回路領域Ｐ内に形成される。
【００１５】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ0、ＢＬ1、…、ＢＬn-1側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）直列接続されたメモリセルトランジスタＭＴ0、ＭＴ1、…、ＭＴm-1とからなる。
【００１６】
これらセルユニットＵＣは行方向（図１中左右方向）にｎ列並列に配列され、これによって１つのブロックが構成されている。メモリセルアレイＡｒは、ブロックのセルユニットＵＣが列方向（図１中上下方向）に複数配列されることによって構成されている。尚、図１には、説明の簡略化のため１つのブロックのみを示している。
【００１７】
周辺回路領域Ｐの周辺回路ＰＣは、メモリセル領域ＭのメモリセルアレイＡｒの周囲に配置形成されている。周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプにより構成された昇圧回路ＢＳ、および転送トランジスタ部ＷＴＢなどから構成されている。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに接続されている。
【００１８】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられると、対応するブロックＢを選択する選択信号を出力する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶRDECが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶRDECを必要なレベルに昇圧して転送ゲート線ＴＧを介して高電圧トランジスタとしての各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1にゲート電圧を与える。
【００１９】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ0〜ＭＴm-1に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ0〜ＷＴm-1とから構成されている。転送トランジスタ部ＷＴＢは各ブロックＢに設けられている。
【００２０】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴ0〜ＷＴm-1は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ0〜ＷＤＬm-1にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ0〜ＷＬm-1にそれぞれ接続されている。
【００２１】
選択ゲートトランジスタＳＴＤは、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＤにより共通に接続されている。同様に、選択ゲートトランジスタＳＴＳも、行方向に配列された複数のセルユニットＵＣのゲート電極同士が選択ゲート線ＳＧＬＳにより共通に接続されている。各選択ゲートトランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００２２】
メモリセルトランジスタＭＴ0〜ＭＴm-1は、行方向に配列された複数のセルユニットＵＣの対応するゲート電極同士がワード線ＷＬ0〜ＷＬm-1により共通に接続されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1は、ゲート電極同士が転送ゲート線ＴＧにより共通に接続され、昇圧回路ＢＳに接続されている。センスアンプＳＡは、ビット線ＢＬ0〜ＢＬn-1に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２３】
次に、上記電気的構成の平面的なレイアウトパターンについて図２（ａ）、（ｂ）を参照して説明する。図２（ａ）はメモリセル領域の一部として、選択ゲートトランジスタＳＴＤと隣接するブロックの選択ゲートトランジスタＳＴＤが配置された部分を含んだレイアウトパターンを示す平面図である。
【００２４】
半導体基板としてのシリコン基板１に、素子分離のためにＳＴＩ（shallow trench isolation）構造を採用した素子分離絶縁膜２が図２中列方向に沿って所定間隔で複数本形成され、活性領域３が分離形成されている。メモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧを接続するワード線ＷＬは、活性領域３と直交するように図２中行方向に沿って複数本形成されている。また、選択ゲートトランジスタの選択ゲート線ＳＧＬＤは、ワード線ＷＬに隣接する位置に図２中行方向に沿って形成されている。
【００２５】
一対の選択ゲート線ＳＧＬＤ間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧが形成され、選択ゲート線ＳＧＬＤと交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００２６】
図２（ｂ）は周辺回路領域のトランジスタのレイアウトパターンを示す平面図である。周辺回路領域のトランジスタのうち、図示のものは上記した転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1に相当する高電圧のトランジスタで、周辺回路には他の低電圧トランジスタも含まれている。これらのトランジスタは、平面レイアウトではほぼ同じパターンである。
【００２７】
これらの転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1においては、シリコン基板１にＳＴＩ構造を採用した素子分離絶縁膜２ａが矩形状をなす活性領域３ａを囲うように形成されており、他のトランジスタの活性領域３ａと素子分離絶縁膜２ａによって分離形成されている。ゲート電極ＰＧは、活性領域３ａを横切って縁部に位置する素子分離絶縁膜２ａに架け渡されるように形成されている。各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1のゲート電極ＰＧは、転送ゲート線ＴＧに接続されている。
【００２８】
図３（ａ）〜（ｃ）は、それぞれ図２（ａ）、（ｂ）中３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線で切断した場合の模式的な縦断側面図を示している。すなわち、図３（ａ）は、メモリセル領域の選択ゲートトランジスタ間の活性領域３を横切るように切断した部分の断面図である。図３（ｂ）は、メモリセル領域の選択ゲートトランジスタＳＴＤのコンタクトＣＢの領域を挟んでその両側のメモリセルトランジスタのゲート電極ＭＧの部分を横切るように活性領域３に沿って切断した断面図である。図３（ｃ）は、周辺回路部の高電圧トランジスタのゲート電極ＰＧを横切るように切断した断面図である。
【００２９】
メモリセル領域の概略的構成を示す図３（ｂ）において、シリコン基板１の表層部分には、素子分離絶縁膜２で分離された活性領域３が設けられている。活性領域３の上面には第１膜厚ｔ１である例えば５〜１０ｎｍの範囲のうちの８ｎｍ程度の膜厚のゲート絶縁膜４が形成されている。ゲート絶縁膜４の上面にメモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧおよび選択ゲートトランジスタＳＴＤ、ＳＴＳの各ゲート電極ＳＧが形成されている。
【００３０】
２つの選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧの間に位置するメモリセルトランジスタ電極ＭＴ0〜ＭＴm-1の各ゲート電極ＭＧは、所定間隔で形成されており、それらの間のシリコン基板１の表層部にはソース／ドレイン領域１ａが形成されている。また、隣接する２つの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは、広い間隔となるように配置形成され、それらの間のシリコン基板１の表層部にはソース／ドレイン領域１ｂおよび高濃度不純物拡散領域１ｄが形成されている。ソース／ドレイン領域１ｂは、ゲート電極ＳＧの側壁端部の位置に対応して形成されており、高濃度不純物拡散領域１ｄはゲート電極ＳＧの側壁端部から距離を置いた位置を端部とした範囲に形成され、いわゆるＬＤＤ構造とされている。高濃度不純物拡散領域１ｄは、シリコン基板１の表面からの深さがｄ１に形成され、ソース／ドレイン領域１ａよりも深く設定されている。なお、高濃度不純物拡散領域１ｄはＤＤＤ構造として設けることもできる。
【００３１】
メモリセルトランジスタＭＴ0〜ＭＴm-1の各ゲート電極ＭＧは、複数の膜の積層構造であり、ゲート絶縁膜４の上面に、下層導電膜５、電極間絶縁膜６、上層導電膜７および加工用絶縁膜８を順次積層した構成である。下層導電膜５は浮遊ゲート電極として機能し、上層導電膜７は制御ゲート電極として機能する。下層導電膜５および上層導電膜７は、例えば多結晶シリコン膜あるいは非晶質シリコン膜などにより形成されている。電極間絶縁膜６は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などにより形成されている。加工用絶縁膜８は例えばシリコン窒化膜を用いている。選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧは、ゲート電極ＭＧと同様の膜の積層構造であるが、電極間絶縁膜６の中央部に開口６ａが形成され、下層導電膜５と上層導電膜７とが電気的に短絡状態とされる構成である。
【００３２】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ間には層間絶縁膜としてＴＥＯＳ酸化膜９が埋め込み形成されている。ゲート電極ＳＧ−ＳＧ間の対向する側壁部にはＴＥＯＳ酸化膜９を加工して形成したスペーサ９ａが形成されている。前述の高濃度不純物拡散領域１ｄは、スペーサ９ａの端部の位置に対応して形成されている。ゲート電極ＭＧおよびゲート電極ＳＧの上面、ＴＥＯＳ酸化膜９の上面およびゲート電極ＳＧ−ＳＧ間の側壁およびシリコン基板１の表面にはさらにＴＥＯＳ酸化膜１０が形成されている。
【００３３】
図３（ａ）は、上記した図３（ｂ）の選択ゲートトランジスタＳＴＤのゲート電極ＳＧ−ＳＧ間に形成されるコンタクト形成部分の断面である。シリコン基板１の表層が所定ピッチで複数の素子分離絶縁膜２により区画され、複数の活性領域３が形成されている。各活性領域３にはソース／ドレイン領域１ａおよび拡散深さｄ１の高濃度不純物拡散領域１ｄが形成されている。素子分離絶縁膜２の上面はシリコン基板１の上面よりもやや低い位置に落とし込まれており、これらを覆うようにＴＥＯＳ酸化膜１０が形成されている。
【００３４】
図３（ｃ）は周辺回路領域の高電圧トランジスタである転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1の断面を示している。これらのトランジスタにおいては、第２膜厚ｔ２である例えば３０〜５０ｎｍの範囲のうちの４０ｎｍの膜厚のゲート絶縁膜１１が形成されている。第２膜厚ｔ２は、耐圧を確保するために第１膜厚ｔ１よりも厚い膜厚に設定されている。
【００３５】
転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1のゲート電極ＰＧは、ゲート電極ＭＧと同様に複数の膜の積層構造であり、ゲート絶縁膜１１の上面に、下層導電膜５、電極間絶縁膜６、上層導電膜７および加工用絶縁膜８を順次積層した構成である。また、選択ゲート電極ＳＧと同様に、電極間絶縁膜６の中央部に開口６ａが形成され、下層導電膜５と上層導電膜７とが電気的に短絡された構成である。
【００３６】
ゲート電極ＰＧの両側壁にはＴＥＯＳ酸化膜９を加工したスペーサ９ａが形成されている。前述のゲート絶縁膜１１は、ゲート電極ＰＧとスペーサ９ａの下部においては第２膜厚ｔ２で形成されているが、その外側のシリコン基板１の活性領域３ａ上では、第２膜厚よりも薄い第３膜厚ｔ３（例えば、１５〜２５ｎｍの範囲）に落とし込まれた落とし込み部１１ａとして形成されている。ゲート電極ＰＧの上面およびスペーサ９ａの表面、第２膜厚のゲート絶縁膜１１ａの上面にはこれらを覆うようにＴＥＯＳ酸化膜１０が形成されている。
【００３７】
また、ゲート電極ＰＧが形成されている部分の第２膜厚のゲート絶縁膜１１の上面高さは、図３（ａ）、（ｂ）に示している第１膜厚のゲート絶縁膜４の上面と同じ高さとなるように形成されている。すなわち、高電圧のトランジスタである転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1の形成領域においては、ゲート絶縁膜１１を形成する際に、メモリセル領域に形成するゲート絶縁膜４との膜厚の差を考慮して予めシリコン基板１の上面を所定深さまでエッチングなどにより掘り下げる加工を行っている。これにより、ゲート絶縁膜４、１１の形成後の膜厚の差に起因した加工工程の工程能力を高めることができる。
【００３８】
ゲート電極ＰＧの両側の部分でゲート絶縁膜１１が薄く形成された部分では、シリコン基板１の表層部にソース／ドレイン領域１ｃが形成されると共に、高濃度不純物拡散領域１ｅが形成されている。ソース／ドレイン領域１ｃはゲート電極ＰＧのスペーサ９ａをマスクとして自己整合的に形成されている。高濃度不純物拡散領域１ｅはゲート電極ＰＧの端部から距離を置いた位置に形成されるようにフォトリソグラフィ技術を用いて形成されている。また、高濃度不純物拡散領域１ｅの深さｄ２は、メモリセル領域のゲート電極ＳＧ−ＳＧ間に形成された高濃度不純物拡散領域１ｄの深さｄ１に比べて浅く形成されている。
【００３９】
なお、上記構成は、製造工程の途中段階のものであり、上記構成まで形成した後に、シリコン窒化膜を上面に形成し、ＢＰＳＧ（boro-phospho-silicate glass）膜を凹部に埋め込み、ＣＭＰ法などで全体を平坦化する。続いて、ゲート電極ＭＧ、ＳＧ、ＰＧの上部にＣｏ（コバルト）シリサイド膜を形成する。これは、ゲート電極ＭＧ、ＳＧ、ＰＧを構成する上層導電膜７としての多結晶シリコン膜などの上面にコバルトの金属膜を成膜し、熱処理などによりシリサイド反応を起こして形成する。シリサイド膜は、コバルトシリサイド（ＣｏＳｉ）に限らず、ニッケルシリサイド（ＮｉＳｉ）やタングステンシリサイド（ＷＳｉ）などを形成しても良い。そののち、層間絶縁膜を形成してコンタクトホールの形成、コンタクトプラグの形成、さらには配線パターンなどの形成工程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
【００４０】
上記構成を採用しているので、メモリセル領域の選択ゲートトランジスタＳＴＤ、ＳＴＳにおいては、深い拡散深さｄ１を有する高濃度不純物拡散領域１ｄを形成していることで、リーク電流を低減する効果を得ることができる。また、周辺回路領域の高電圧トランジスタとして機能する転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ0〜ＷＴm-1
においては、高濃度不純物拡散領域１ｅを浅い深さｄ２に形成しているので、耐圧の劣化を招くことのない良好な特性を得ることができる。
【００４１】
次に、上記構成の製造工程について図４〜図１４も参照して説明する。なお、図４〜図１４の（ａ）、（ｂ）、（ｃ）は、それぞれ図３（ａ）、（ｂ）、（ｃ）で示した部分と同じ部分の断面を示している。
まず、図４に示すように、シリコン基板１の表面を部分的に落とし込むエッチング処理を行う。すなわち、図４（ｃ）の周辺回路領域の高電圧トランジスタ形成領域の部分のシリコン基板１の表面を露出させて他の部分を覆うようにフォトリソグラフィ技術によりマスクを形成し、露出した部分をＲＩＥ（reactive ion etching）法などのエッチング処理により落とし込み深さｄ０だけエッチングする。この後、シリコン基板１にウエルやチャネル領域形成のためイオン注入を行ない、続いて高電圧トランジスタ用のゲート絶縁膜１１を第２膜厚ｔ２として例えば４０ｎｍでシリコン基板１の上面全面に形成する。
【００４２】
次に、図５に示すように、フォトリソグラフィ技術により、メモリセル領域の全面と周辺回路領域の低電圧トランジスタ領域とに形成されたゲート絶縁膜１１を選択的に除去するためのパターンを形成してエッチングにより除去する。続いて、トンネル酸化膜として機能するゲート絶縁膜４を第１膜厚ｔ１として例えば８ｎｍで形成する。これにより、形成するトランジスタの特性に応じてゲート絶縁膜４および１１が作り分けられる。また、前述のように高電圧トランジスタの形成領域部分のシリコン基板１の表層をあらかじめ落とし込み深さｄ０（例えば３２ｎｍ）だけ落とし込むようにエッチング処理しているので、ゲート絶縁膜４および１１の形成後の両者の上面が同じ高さに揃った状態となる。
【００４３】
次に、図６に示すように、浮遊ゲート電極あるいは下層電極として機能する下層導電膜５として多結晶シリコン膜を１００ｎｍ程度形成し、さらにその上面に図示しない加工用の絶縁膜としてシリコン窒化膜などを形成する。続いて、フォトリソグラフィ技術によりシリコン窒化膜をマスク材に加工し、ＲＩＥ法により素子分離用の溝をメモリセル領域および周辺回路領域に形成する。この後、形成した溝内部にシリコン酸化膜を埋め込み形成し、素子分離絶縁膜２を形成する。
【００４４】
次に、図７に示すように、メモリセルトランジスタのカップリング比を調整する目的で、メモリセル領域の素子分離絶縁膜２をエッチバック処理して上面の高さをゲート絶縁膜４の上面よりも上で、且つ下層導電膜５の中間高さあるいはそれよりも少し低い位置となるように調整する。この後、電極間絶縁膜６としてＯＮＯ膜を所定膜厚で全面に成膜する。これにより、メモリセル領域における電極間絶縁膜６は下層導電膜５の上面を覆う共に側面上部も覆うように形成される。尚、電極間絶縁膜６は、ＯＮＯ膜の成膜前後にＳＰＡ（slot plane antenna；プラズマ生成技術）窒化を行いＮＯＮＯＮ膜とすることもできる。
【００４５】
続いて、図８に示すように、制御ゲート電極あるいは上層電極として機能する上層導電膜７として多結晶シリコン膜を１６０ｎｍ程度形成し、さらにその上面に加工用の絶縁膜としてシリコン窒化膜８を形成する。尚、多結晶シリコン膜の形成時においては、周辺回路領域の各トランジスタのゲート電極ＰＧおよびメモリセル領域の各選択ゲートトランジスタのゲート電極ＳＧは、下層導電膜５と上層導電膜７とが電気的に短絡する構成とするために、予め電極間絶縁膜６に開口６ａを形成する工程を実施している。
【００４６】
この工程は、例えば上層導電膜７を２回に分けて形成し、最初に多結晶シリコン膜を薄く形成した後に、フォトリソグラフィ技術により多結晶シリコン膜と共に電極間絶縁膜６および下層導電膜５の一部をエッチングして開口６ａを形成する。その後、開口６ａ部分を埋め込むようにして残りの上層導電膜７を形成する。これによって、開口６ａを有する構成とすることができる。
【００４７】
次に、図９に示すように、フォトリソグラフィ技術およびＲＩＥ法によるエッチング技術を用いてゲート電極ＭＧ、ＳＧ、ＰＧのパターニングを行う。まず、パターニングしたフォトレジストをマスクとしてシリコン窒化膜８をエッチングする。続いて、エッチングによりパターニングされたシリコン窒化膜８をハードマスクとして上層導電膜７をエッチングする。続いて、電極間絶縁膜６をエッチングする際には、オーバーエッチングを行って素子分離絶縁膜２を落とし込んだ部分の下層導電膜５の側壁部に残る電極間絶縁膜６を除去する。また、このオーバーエッチングでは、同時に周辺回路領域の下層導電膜５の上面まで出っ張っている素子分離絶縁膜２をゲート絶縁膜１１の近傍にまで落とし込む。さらに、下層導電膜５をエッチングしてゲート絶縁膜４、１１を露出させる。この時、下層導電膜５のエッチングでは、ゲート絶縁膜４、１１に対して選択比をとれる条件で行う。
【００４８】
続いて、図１０に示すように、メモリセル領域のゲート電極ＭＧおよびＳＧの間や周辺回路領域の低電圧トランジスタのゲート電極ＰＧの脇のシリコン基板１の表層部に、ゲート電極ＭＧ、ＳＧ、ＰＧをマスクとして自己整合的にイオン注入法により不純物イオンを注入し、ソース／ドレイン領域１ａ、１ｂなどを形成する。このとき、図１０（ｃ）に示す高電圧トランジスタのゲート電極ＰＧの脇のシリコン基板１の上面には厚い膜厚のゲート絶縁膜１１が残っているので、イオン注入による不純物の導入は行われない。
【００４９】
尚、従来の製造工程においては、この段階で、ゲート電極ＳＧ−ＳＧ間のゲート絶縁膜４を除去するとともに、ゲート電極ＰＧの脇に露出しているゲート絶縁膜１１を全て除去するエッチングを行っており、このとき、厚いゲート絶縁膜１１を全てエッチングするため、薄いゲート絶縁膜４をエッチングした後、シリコン基板１の表面がエッチングにさらされて表面が僅かにエッチングされるいわゆるシリコンガウジングが起こっていたが、この実施形態においてはそのようなシリコンガウジングの発生を抑制することができる。
【００５０】
次に、図１１に示すように、後酸化工程を経た後に、周辺回路領域の高電圧トランジスタ部の拡散層形成を行う前に、メモリセル領域のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間を埋め込むと共に、ゲート電極ＳＧ−ＳＧ間および周辺回路領域のゲート電極ＰＧの側壁にスペーサ９ａを形成するためのＴＥＯＳ酸化膜９を所定膜厚で形成する。この状態では、図示のように、ＴＥＯＳ酸化膜９は、ゲート電極ＳＧ−ＳＧ間ではゲート電極ＳＧの側壁および露出しているゲート絶縁膜４の上面に沿って形成され、ゲート電極ＰＧの側壁および露出しているゲート絶縁膜１１の上面に沿って形成されている。
【００５１】
この後、図１２に示すように、スペーサ形成用のエッチング処理を行い、スペーサ９ａを形成する。このとき、スペーサ形成用のエッチング処理を延長して、２０ｎｍ程度のオーバーエッチングを施す。これにより、ＴＥＯＳ酸化膜９をエッチングした後、ゲート電極ＳＧ−ＳＧ間および低電圧トランジスタのゲート電極ＰＧの両側に露出している第１膜厚ｔ１のゲート絶縁膜４がエッチング除去されてシリコン基板１が露出すると共に、高電圧トランジスタのゲート電極ＰＧの両側に露出しているゲート絶縁膜１１が第２膜厚ｔ２からエッチングされて半分程度の第３膜厚ｔ３に落とし込み形成される。
【００５２】
この場合、例えば高電圧用トランジスタのゲート絶縁膜１１の膜厚が４０ｎｍで、側壁スペーサ用のＴＥＯＳ酸化膜９の膜厚が３０ｎｍとすると、加工工程の膜厚／エッチングばらつきをそれぞれ１０％とした場合、高電圧用トランジスタゲート酸化膜は２０ｎｍ±６．４ｎｍの範囲で残る見積もりとなり、ゲート絶縁膜１１を半分程度残してエッチング加工処理を実施することは十分可能である。
【００５３】
次に、図１３に示すように、高電圧トランジスタのソース／ドレイン領域１ｃを形成する。フォトリソグラフィ技術により、高電圧トランジスタの形成領域を除いてレジストパターンで覆うようにマスクを形成し、ゲート電極ＰＧおよびそのスペーサ９ａをセルフアラインマスクとしてｎ−（低濃度）の不純物を導入するためのイオン注入を行う。この場合、高電圧用トランジスタのソース／ドレイン領域１ｃとなるｎ−（低濃度）拡散層を酸化膜越しに打つことにより、ｎ型高電圧用トランジスタの拡散層抵抗ばらつきを低減する効果がある。
【００５４】
続いて、図１４に示すように、上記構成の全面を覆うようにＴＥＯＳ酸化膜１０を所定膜厚例えば１０ｎｍ形成する。
続いて、図３に示したように、メモリセル領域のゲート電極ＳＧ−ＳＧ間および周辺回路領域のトランジスタのそれぞれに高濃度不純物拡散領域１ｄおよび１ｅを形成する。メモリセル領域のゲート電極ＳＧ−ＳＧ間へのイオン注入はゲート電極ＳＧおよびこれに形成しているスペーサ９ａをマスクとして自己整合的に形成する。また、周辺回路領域に対しては、高濃度不純物拡散領域１ｅの形成領域に対応してゲート電極ＰＧの端部から距離を存した位置に形成するため、フォトリソグラフィ技術によりフォトレジストのマスクパターンを形成する。
【００５５】
この後、セルフアラインおよびフォトレジストのマスクパターンを利用してイオン注入を行う。この時、メモリセル領域のゲート電極ＳＧ−ＳＧ間の表面はシリコン基板１の上面にＴＥＯＳ酸化膜１０のみを介したイオン注入を行うのに対して、図３（ｃ）に示した周辺回路領域の高電圧トランジスタのイオン注入は、シリコン基板１の表面にゲート絶縁膜１１が半分ほどエッチングで除去された状態の第３膜厚ｔ３のゲート絶縁膜１１ａおよびＴＥＯＳ酸化膜１０を介した状態で行う。
【００５６】
したがって、同時にイオン注入をする場合でも、ゲート電極ＳＧ−ＳＧ間の高濃度不純物拡散領域１ｄが深さｄ１で形成されるのに対して、高電圧トランジスタの高濃度不純物拡散領域１ｅは深さｄ１よりも浅い深さｄ２で形成される。この深さの違いは残存させたゲート絶縁膜１１ａの第３膜厚ｔ３に依存するもので、換言すれば、この第３膜厚ｔ３を調整することで高電圧トランジスタの高濃度不純物拡散領域１ｅの拡散深さｄ２を必要な拡散深さに形成することができる。
【００５７】
そして、これによって、メモリセル領域においては、拡散深さｄ１の高濃度不純物拡散領域１ｄが形成できることでリーク電流の低減を図ることができる。また、周辺回路領域においては、高電圧トランジスタでは浅い拡散深さｄ２の高濃度不純物拡散領域１ｅが形成できることで耐圧が劣化するのを抑制することができる。
【００５８】
尚、製造工程としては、上記した図３の状態から、ＴＥＯＳ酸化膜１０の上面にシリコン窒化膜を全面に形成する。この後、ＢＰＳＧ膜を形成してゲート電極間を埋め込み、必要に応じて平坦化のＣＭＰ（chemical mechanical polish）処理を行う。シリコン窒化膜は、ＢＰＳＧ膜の不純物が下層側に拡散するのを防止し、Ｄｅｎｓｉｆｙ時の酸化剤拡散防止の機能あるいはＣＭＰ処理でのストッパとしての機能を果たす。
【００５９】
さらに、ゲート電極ＭＧ、ＳＧ、ＰＧなどの上部にシリサイドを形成するシリサイド処理工程を実施する。シリサイドは、例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）などの金属膜をゲート電極ＭＧ、ＳＧ、ＰＧの上部のシリコン窒化膜８を除去して上層導電層７を露出させた状態で形成し、熱処理によってシリサイド反応で形成する。
続いて、層間絶縁膜を形成し、コンタクトプラグを形成し、さらに配線パターンなどを形成するなどでバックエンド工程へと進めて行くことでＮＡＮＤ型フラッシュメモリ装置が形成される。
【００６０】
上記実施形態によれば、ＴＥＯＳ酸化膜９をスペーサ加工する工程で、ゲート絶縁膜４をエッチングするとともにゲート絶縁膜１１を一部除去することで第３膜厚ｔ３だけ残した状態とし、後の工程で高濃度不純物拡散領域１ｄ、１ｅの形成では、同時にイオン注入を実施し、これによってメモリセル領域のゲート電極ＳＧ−ＳＧ間に深さｄ１の深い高濃度不純物拡散領域１ｄを形成し、高電圧トランジスタに深さｄ２の浅い高濃度不純物拡散領域１ｅを形成するようにした。
【００６１】
これにより、別々にイオン注入工程を実施することなく同時に高濃度不純物拡散領域１ｄ、１ｅを異なる深さｄ１、ｄ２に形成でき、メモリセルトランジスタのリーク電流を低減しつつ、高電圧トランジスタの耐圧劣化を抑制する構成を得ることができる。
また、従来の製造工程のようなゲート絶縁膜４および１１を同時にエッチングで除去する工程を実施しないので、ゲート絶縁膜４を除去して露出しているシリコン基板１の表面をエッチングしてしまうために生ずるシリコンガウジングの抑制を図ることができる。
【００６２】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、電極間絶縁膜６として例えばＯＮＯ膜や、ＯＮＯ膜の成膜前後にＳＰＡ窒化を行ったＮＯＮＯＮ膜を用いた場合を示したが、中間層にアルミナを形成したＮＯＡＯＮ膜を用いても良い。
【００６３】
ゲート絶縁膜４、１１の膜厚ｔ１、ｔ２およびゲート絶縁膜１１ａの膜厚ｔ３は実施形態に示した値以外でも適用できる。膜厚の関係をｔ１＜ｔ３＜ｔ２の関係を保つように実施できれば良い。
ＮＡＮＤ型フラッシュメモリ装置以外に、低電圧のトランジスタと高電圧のトランジスタとが混在する構成の半導体装置に適用することができる。
【符号の説明】
【００６４】
図面中、１はシリコン基板（半導体基板）、１ｄ、１ｅは高濃度不純物拡散領域、２は素子分離絶縁膜、３は活性領域、４はゲート絶縁膜（第１絶縁膜）、５は下層導電膜、６は電極間絶縁膜、７は上層導電膜、９はＴＥＯＳ酸化膜、９ａはスペーサである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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