(57)【要約】【課題】同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制した半導体装置を提供する。【解決手段】半導体装置５０は、絶縁基板１上に形成された第1の絶縁膜７と、第1の絶縁膜７上に島状に形成され、トランジスタを有するシリコン層であるシリコン島領域１６ａ、１６ｂと、シリコン島領域１６ａ、１６ｂ外に形成され、インダクターＬ、容量Ｃ１、Ｃ２及び抵抗Ｒの少なくとも１つを有する受動回路が形成された受動回路領域と、トランジスタＴｒ１、Ｔｒ２及び受動回路を電気的に接続する配線１０とを備える。【選択図】図１
2011176057.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に島状に形成され、トランジスタが形成されたシリコン層であるシリコン島領域と、
前記シリコン島領域外に形成され、インダクター、容量及び抵抗の少なくとも１つを有する受動回路が形成された受動回路領域と、
前記トランジスタ及び前記受動回路を電気的に接続する配線とを備える
半導体装置。
【請求項２】
前記受動回路領域は、前記第１の絶縁膜上に形成されている
請求項１に記載の半導体装置。
【請求項３】
前記受動回路領域は、前記第１の絶縁膜上に堆積した第２の絶縁膜上に形成されている
請求項１に記載の半導体装置。
【請求項４】
前記配線の一部分は、前記第１の絶縁膜上に形成されている
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁基板は、サファイア基板であり、
前記第１の絶縁膜は、前記シリコン島領域の下面が酸化されて形成された酸化膜であり、
前記サファイア基板と前記シリコン島領域とは、前記酸化膜を介して貼り合わせられている
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１の絶縁膜は、厚さが２００ｎｍ未満である
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記シリコン島領域直下を除く領域における前記第１の絶縁膜の膜厚は、前記シリコン島領域直下における前記第１の絶縁膜の膜厚よりも薄い
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記配線直下における前記第１の絶縁膜の膜厚は、前記シリコン島領域直下における前記第１の絶縁膜の膜厚よりも薄い
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に形成した絶縁膜上にシリコン層を形成した高周波動作が可能で、且つ低消費電力動作も可能な半導体装置に関する。
【背景技術】
【０００２】
携帯電話などの通信機器は、異なる通信方式と異なる周波数に対応する通信機能を同一機器内に小型に一体化することが求められ、しかも更なる高機能化や小型化への要望が著しく強い。そこで、半導体１チップ上にデジタル信号処理ブロックと高周波アナログブロックなどの複数の異なる機能を有する信号処理回路ブロックを集積化することが必要とされている。
【０００３】
更には、同じ高周波アナログブロックではあるが、送信用の大信号ブロックと受信用の極めて微弱な小信号ブロックを同一チップ上に集積化する要望も強い。これらの高集積化への技術要望に対し、サファイアなどの絶縁基板上にシリコン層を形成したいわゆるＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）を用いたＲＦＩＣ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｕｒｃｕｉｔ）やＧａＡｓなどに代表される半絶縁性基板を用いたＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｕｒｃｕｉｔ）などが高周波ＩＣとして開発され量産されている（例えば、特許文献１）が、スイッチ回路機能だけとか電力増幅回路機能だけのいわゆる単機能ＩＣなどで、その用途は極めて限定的であった。しかも材料的及び構造的に結晶欠陥が多くて高集積化に不向きなだけでなく、前述したように複雑な機能の高集積化への要望に対しては、半導体チップ上での異なる信号の相互干渉が原因で信号に歪みが発生し対応できていないのが現実である。
【０００４】
近年、シリコン系の高周波半導体としてサファイア基板上にシリコン層を形成したＳＯＳデバイスが再び脚光を浴びつつある。理由は、ＧａＡｓデバイスにはできない集積度と微細化が実現でき、しかもＧａＡｓデバイスと同等以上の高周波特性がＳＯＳデバイスで実現できるからである。
【０００５】
ＳＯＳデバイスの製法は大きな革新をとげてきた。ＳＯＳ基板の製法としては、数十年前から行われているエピタキシャル法に加え、１０年ほど前からはエピタキシャル法を改善し非晶質シリコン層を横方向に再結晶化する製法が実用化されている。更に、近年はエピタキシャル法とは全く異なり、サファイア基板と表面に酸化膜を形成したシリコン基板とを、接着剤等を用いることなく、表面精度のよい面同士を密着させることで水素結合やファンデルワールス結合などを利用して貼り合わせる貼り合せ法で作った新しい基板も提案がなされている。
【０００６】
この貼り合せ法で作った新しい基板の構造は、その主面側の最上部から順番に、シリコン層−酸化膜層−サファイア基板の構造であるが、基板がサファイア基板ということで、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板ではなく、通常はＳＯＳデバイスとして分類されることが多い。貼り合わせ法で形成されたＳＯＳ基板は、高速動作が可能であり、小型化が可能な薄膜トランジスタとして光学分野、高周波分野で用いられている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１１４９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１６及び図１７は、従来技術における半導体装置の断面構造図である。
【０００９】
図１６における半導体装置では、サファイア基板１０１の所定領域を覆う酸化膜（絶縁膜）１０２がサファイア基板１０１の主面側に掘り込んで形成され、その上部に単結晶シリコン層１０３が位置している。この単結晶シリコン層１０３は、ＭＯＳトランジスタを構成する３つの領域、即ち第１領域（ソース領域及びドレイン領域の一方）１０３ａと、第２領域（チャンネル領域）１０３ｂと、第３領域（ソース領域及びドレイン領域の一方）１０３ｃに機能を分けることができる。第２領域（チャンネル領域）１０３ｂ上には、ゲート絶縁膜１０４とゲート電極１０５が配置されＭＯＳトランジスタを構成する。
【００１０】
なお、前述した特許文献１によれば、図１６において、単結晶シリコン層１０３は、非晶質シリコンがエキシマレーザーの照射により横方向に再結晶化して形成された層で、所定領域を覆う酸化膜（絶縁膜）１０２以外の部分に位置していたシリコン層は除去されている。また、図１７において、所定領域を覆う酸化膜（絶縁膜）１０２は、サファイア基板１０１の主面側に掘り込むことなく形成され、その上側に単結晶シリコン層１０３が形成されている。また、図１７において、単結晶シリコン層１０６は、隣接した位置にそのまま残されている。
【００１１】
図１６及び図１７に示した従来技術における単結晶シリコン層１０３は、非晶質シリコンがエキシマレーザーの照射により横方向に再結晶化して形成された層であり、前述した通常のエピタキシャル法によるシリコン層に比べれば格段に改善がなされているものの、結晶の品質に注目すると、シリコンバルク基板（ｓｉｌｉｃｏｎ  ｂｕｌｋ  ｓｕｂｓｔｒａｔｅ）に比べると結晶欠陥が１０倍以上多く残留している。そのため、シリコン層１０３は、ＬＣＤなどの表示用のスイッチ素子など、スピードが遅くても構わないトランジスタや、例えば寸法が数ミクロンにまで微細化されなくてもよいトランジスタとしては機能する可能性はあるが、携帯電話などの数ＧＨｚの高周波の信号を取り扱い、しかもアナログ信号とデジタル信号の信号処理を含む等の複雑な機能を高集積化できるほど結晶欠陥の少ない単結晶シリコンを得ることは難しい。
【００１２】
また、図１６及び図１７に示した従来技術における薄膜トランジスタを用いて高周波の集積回路を形成しようとする場合には、単結晶シリコン層１０３にすべてのトランジスタを作りこむことに成るが、例えば、結晶欠陥を有する単結晶シリコンを用いた場合、作りこまれたトランジスタにおいて、半導体チップ上での異なる信号の相互干渉が原因で信号に歪みが発生し、これらの信号歪みを抑える対策が必要とされる。
【００１３】
このような課題に鑑み、本発明は、同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明の一形態における半導体装置は、絶縁基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に島状に形成され、前記トランジスタが形成されたシリコン層であるシリコン島領域と、前記シリコン島領域外に形成され、インダクター、容量及び抵抗の少なくとも１つを有する受動回路が形成された受動回路領域と、前記トランジスタ及び前記受動回路を電気的に接続する配線とを備える。
【００１５】
この構成によれば、半導体装置は、絶縁基板上の全面に形成された第１の絶縁膜と、第１の絶縁膜上にトランジスタを形成した複数のシリコンの島領域と、シリコンの島領域外に位置しインダクターや容量や抵抗からなる複数の受動回路領域を有しており、それぞれのシリコン島領域の間またはシリコン島領域と受動回路領域は、配線層を用いて接続されているので、複数のシリコンの島領域間の異なる信号、例えば、半導体チップが処理するアナログ信号とデジタル信号で代表される異なる信号の相互干渉が原因で発生する信号歪みを低減した半導体装置を提供することができる。
【００１６】
また、前記受動回路領域は、前記第１の絶縁膜上に形成されていてもよい。
【００１７】
この構成によれば、インダクターや容量や抵抗からなる受動回路領域は絶縁基板上の全面に形成した第１の絶縁膜上に形成されるので、受動回路領域が絶縁基板から剥がれることによる受動回路領域の機械的破損を防止することができる。
【００１８】
また、前記受動回路領域は、前記第１の絶縁膜上に堆積した第２の絶縁膜上に形成されていてもよい。
【００１９】
この構成によれば、インダクターや容量や抵抗からなる受動回路領域は絶縁基板上の全面に形成した第１の絶縁膜と第１の絶縁膜上に堆積した第２の絶縁膜上に形成されるので、絶縁基板に関わる容量が更に低減でき、信号の相互干渉が原因で生じる信号歪みを低減することができると共に、回路のＱ値を更に向上することが可能となる。
【００２０】
また、前記配線の一部分は、前記第１の絶縁膜上に形成されていてもよい。
【００２１】
この構成によれば、それぞれのシリコンの島領域の間またはシリコンの島領域と受動回路領域を選択的に相互に接続する複数層または単層の配線の一部分は、第１の絶縁膜上に位置しているので、この配線を介した熱の基板側への発散が期待でき、デバイス温度の上昇を緩和することが可能である。
【００２２】
また、前記絶縁基板は、サファイア基板であり、前記第１の絶縁膜は、前記シリコン島領域の下面が酸化されて形成された酸化膜であり、前記サファイア基板と前記シリコン島領域とは、前記酸化膜を介して貼り合わせられていてもよい。
【００２３】
従来の薄膜トランジスタを用いて高集積化を行う場合は、サファイア基板１上に他の絶縁膜を上部に堆積し、更にその上部にインダクターやＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する容量を金属電極を用いて形成することになるが、サファイア基板と他の絶縁膜との密着性が弱く、プロセス途中で剥がれが発生する等の問題が発生していた。
【００２４】
本構成によれば、第１の絶縁膜は第１の絶縁膜上に位置するシリコンの熱酸化により形成された酸化膜であり、接着剤等を用いることなく、表面精度のよい面同士を密着させることで水素結合やファンデルワールス結合などを利用して貼り合わせる貼り合せ法により絶縁基板としてのサファイア基板に強固に固着されるので、絶縁基板としてのサファイア基板から酸化膜が剥がれることは殆どなく、絶縁基板からの剥がれによる受動回路領域の機械的破損を防止することができる。
【００２５】
また、前記第１の絶縁膜は、厚さが２００ｎｍ未満であってもよい。
【００２６】
この構成によれば、第１の絶縁膜の厚さが２００ｎｍ未満であるので、第１の絶縁膜の上部に放熱を必要とするトランジスタをシリコンの島領域に形成しても、トランジスタから発生する熱を効率よく放熱して、トランジスタの温度上昇による特性変化も最小限に抑えることが可能となる。
【００２７】
また、前記シリコン島領域直下を除く領域における前記第１の絶縁膜の膜厚は、前記シリコン島領域直下における前記第１の絶縁膜の膜厚よりも薄くてもよい。
【００２８】
この構成によれば、シリコン島領域の下以外の領域の膜厚が、該シリコン島領域の下の膜厚よりも薄く形成されるので、トランジスタ同士やトランジスタと受動回路領域とを接続する配線から生じる熱を効率よく放熱することができるので、トランジスタ及び配線の温度上昇による特性変化も最小限に抑えることが可能となる。
【００２９】
また、前記配線直下における前記第１の絶縁膜の膜厚は、前記シリコン島領域直下における前記第１の絶縁膜の膜厚よりも薄くてもよい。
【００３０】
この構成によれば、配線の下の第１の絶縁膜の厚さを薄くすることにより、トランジスタから生じる熱を配線から効率よく放熱することができるので、トランジスタ及び配線の温度上昇による特性変化も最小限に抑えることが可能となる。
【発明の効果】
【００３１】
本発明によると、同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制した半導体装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１に係る受信用の半導体装置を示す平面図である。
【図２】図１に示した半導体装置の等価回路図である。
【図３】図１に示した半導体装置のＡ−Ａ’線での断面構造図である。
【図４】図１に示した半導体装置のＢ−Ｂ’線での断面構造図である。
【図５】図１に示した半導体装置の変形例を示すＡ−Ａ’線での断面構造図である。
【図６】本発明の実施の形態２に係る半導体装置を示す平面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す平面図である。
【図８】図７に示した半導体装置のＤ−Ｄ’線での断面構造図である。
【図９】本発明の実施の形態４に係る半導体装置を示す平面図である。
【図１０】図９に示した半導体装置のＥ−Ｅ’線での断面構造図である。
【図１１】図９に示した半導体装置のＦ−Ｆ’線での断面構造図である。
【図１２】図９に示した半導体装置の変形例を示すＥ−Ｅ’線での断面構造図である。
【図１３】本発明の実施の形態５に係る半導体装置を示す平面図である。
【図１４】本発明の実施の形態６に係る送信用の半導体装置を示す平面図である。
【図１５】図１４に示した半導体装置の等価回路図である。
【図１６】従来の半導体装置を示す断面構造図である。
【図１７】従来の半導体装置を示す断面構造図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る半導体装置の実施の一形態について図面を参照しながら説明する。なお、本発明について、以下の実施の形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。また、共通する構成要素については、同一の符号を付して示している。
【００３４】
（実施の形態１）
以下、本発明の実施の形態１の半導体装置について、図１から図４までを参照しながら説明する。本実施の形態では、絶縁基板上に形成された第１の絶縁膜と、第１の絶縁膜上に島状に形成され、トランジスタを有するシリコン層であるシリコン島領域と、シリコン島領域外に形成され、インダクター、容量及び抵抗の少なくとも１つを有する受動回路が形成された受動回路領域と、トランジスタ及び受動回路を電気的に接続する配線とを備える半導体装置について説明する。これにより、同一チップ上での異なる信号の相互干渉が原因で生じる信号歪みを抑制することができる。
【００３５】
図１は、本発明の実施の形態１に係る半導体装置を示す平面図、図２は図１に示した半導体装置５０の等価回路図、図３は図１に示した本発明の実施の形態１のＡ−Ａ’線での断面構造図、図４は図１に示した本発明の実施の形態１のＢ−Ｂ’線での断面構造図である。
【００３６】
図１に示す本実施の形態に係る半導体装置５０は、通信機器に設けられる信号処理回路ブロックにおける受信用の半導体装置である。
【００３７】
図１〜図４において、半導体装置５０は、絶縁基板であるサファイア基板１の上に第１の絶縁膜７と、第１の絶縁膜７の上に形成されたトランジスタＴｒ１及びＴｒ２と、容量Ｃ１及びＣ２と、抵抗Ｒと、インダクターＬと、第１配線層１１と、第２配線層１０と、電極パッド８ａ〜８ｈとを備えている。
【００３８】
サファイア基板１は、本発明における絶縁基板であり、サファイア基板１の主面側の全面には、図１に示すように、第１の絶縁膜７が形成されている。この第１の絶縁膜７は、例えば、シリコン基板を熱酸化することにより形成された酸化膜ＳｉＯ2であり、接着剤等を用いることなく、表面精度のよい面同士を密着させることで水素結合やファンデルワールス結合などを利用して貼り合わせる貼り合せ法により、絶縁基板としてのサファイア基板１に固着されたものである。
【００３９】
具体的には、第１の絶縁膜７は、シリコン基板を用意して熱酸化し表面に酸化膜ＳｉＯ2を形成した後、酸化膜ＳｉＯ2を形成した面とサファイア基板１とを、接着剤等を用いることなく、表面精度のよい面同士を密着させることで水素結合やファンデルワールス結合などを利用して貼り合わせる貼り合わせ法によりサファイア基板１に接合し、その後、シリコン基板を所定の厚さを残して除去して形成したものである。従って、第１の絶縁膜７とサファイア基板１との結合強度は十分に強い。
【００４０】
また、第１の絶縁膜７の上に形成されたトランジスタＴｒ１及びＴｒ２は、それぞれシリコン島領域１６ａ及び１６ｂを備えている。つまり、第１の絶縁膜７の上にシリコン島領域１６ａ及び１６ｂが形成され、更に、それぞれのシリコン島領域１６ａ及び１６ｂの上にトランジスタＴｒ１及びＴｒ２が形成されている。このシリコン島領域１６ａ及び１６ｂは、上記した貼り合わせ法によりサファイア基板１に接合されたシリコン基板の所定の領域をエッチングせずに残した領域であり、エッチングせずに残したシリコン基板をその後パターン形成して、トランジスタＴｒ１及びＴｒ２が形成されている。シリコン島領域の形成は、エッチングによる方法以外に、シリコン島領域以外のシリコンを全部酸化することで形成しても良い。
【００４１】
また、トランジスタＴｒ１及びＴｒ２、容量Ｃ１及びＣ２、抵抗Ｒ、インダクターＬは、少なくとも一部分が第１の絶縁膜７上に形成された第２配線層１０により、選択的に相互に接続されている。
【００４２】
図２は図１に示した半導体装置５０の等価回路図である。図１に示した電極パッド８ａは入力端子であり、トランジスタＴｒ１のゲート電圧と受信した高周波信号Ｖｇ１＋ＲＦｉｎが入力される。また、電極パッド８ｃ、８ｄ、８ｆには、トランジスタＴｒ１の駆動信号Ｖｄｄ１、トランジスタＴｒ２のゲート電圧Ｖｇ２、駆動電圧Ｖｄｄ２が印加される。また、電極パッド８ｂ、８ｅ、８ｇはＧＮＤに接続される。電極パッド８ｈは出力端子であり出力信号ＲＦｏｕｔが出力される。
【００４３】
図３は図１に示した半導体装置５０のＡ−Ａ’線での断面構造図、図４はＢ−Ｂ’線での断面構造図である。
【００４４】
上記したサファイア基板１とシリコン基板上に形成された第１の絶縁膜７との接合時に存在した全面のシリコン基板は、トランジスタＴｒ１、Ｔｒ２及び抵抗Ｒを形成するためのシリコン島領域１６ａ、１６ｂ、１６ｃ、及び、容量Ｃ１の下やインダクターＬ及び容量Ｃ２の下の絶縁島領域１３ａ及び１３ｂとして活用される。なお、絶縁島領域１３ａ及び１３ｂは、シリコン基板が酸化されたＳｉＯ2からなり、第１の絶縁膜７よりも厚く形成されている。なお、絶縁島領域１３ａ及び１３ｂは、上記したようにシリコン基板を酸化したものであってもよいし、別途絶縁膜としてＣＶＤ法などの方法により堆積したものであってもよい。
【００４５】
図３に示したように、シリコン島領域１６ｂにはトランジスタＴｒ２が形成され、トランジスタＴｒ２は、第１の絶縁膜７上に位置するシリコン島領域１６ｂの所定の領域上に設けられたゲート酸化膜４と、ゲート酸化膜４上に設けられたゲート電極５と、トランジスタＴｒ２のソース電極またはドレイン電極として形成された第１配線層１１とを備えている。また、シリコン島領域１６ａにおいても、同様の構成のトランジスタＴｒ１が形成されている。なお、第１配線層１１及び第２配線層１０が、本発明における配線に相当する。また、第１配線層及び第２配線層１０は、例えばＡｌからなる一の金属によって形成された単層からなる構成であってもよいし、複数層からなる構成であってもよい。
【００４６】
また、抵抗Ｒは、シリコン島領域１６ａ及び１６ｂの間に設けられたシリコン島領域１６ｃ上に第２配線層１０が接続されることにより形成されている。
【００４７】
また、容量Ｃ２は、第１の絶縁膜７上に貼り合わせ法により接合されたシリコン基板の一部を酸化して形成されたＳｉＯ2からなる絶縁島領域１３ｂ上に、第１配線層１１、容量形成用絶縁膜１４及び第２配線層１０が順に形成されたいわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造である。第２配線層１０と第１配線層１１の間に位置する容量形成用絶縁膜１４の膜厚を変更することで所定の容量値の容量Ｃ２が形成されている。
【００４８】
また、第２配線層１０はトランジスタＴｒ１、Ｔｒ２上に設けられた層間絶縁膜１５に形成されたコンタクトホール１２を介して第１配線層１１に電気的に接続され、引き出し電極及び配線電極として用いられる。なお、容量Ｃ１についても、絶縁島領域１３ａ上に同様の構成で形成されている。
【００４９】
また、インダクターＬは、絶縁島領域１３ｂ上に第２配線層１０が所定のパターンにパターン形成された構成である。なお、容量Ｃ２とインダクターＬは同一の絶縁島領域１３ｂに形成され、インピーダンス整合回路を構成している。
【００５０】
また、インダクターＬ、容量Ｃ１及びＣ２、抵抗Ｒは受動回路領域を構成している。第２配線層１０と第１配線層１１の組み合わせとレイアウトの設定により、インダクターＬや容量Ｃ１、Ｃ２が、絶縁島領域１３ａ、１３ｂの上に配置される。
【００５１】
なお、第２配線層１０は、コンタクトホール１２を介して第１配線層１１に接続されて引き出し電極及び配線電極として用いられる機能の他に、図１から図４に示したように一部を第１の絶縁膜７に直接接触させることで、トランジスタＴｒ１及びＴｒ２からの発熱を発散させサファイア基板１に効率よく放熱をする機能も持っている。
【００５２】
ここで、図１に示した本発明の半導体装置５０では、シリコン島領域１６ａ、１６ｂ、１６ｃ上に形成されたすべての素子、具体的にはトランジスタＴｒ１、Ｔｒ２、抵抗Ｒはすべて完全に分離されている。例えば、図４に示すように、同じシリコン島領域の中には１のトランジスタのみ形成され他のトランジスタは存在しない構造となっている。また、インダクターＬ、容量Ｃ１及びＣ２、抵抗Ｒからなる受動回路領域は、シリコン島領域１６ａ、１６ｂ、１６ｃ以外の領域に配置してあり、これらシリコン島領域１６ａ、１６ｂ、１６ｃのトランジスタＴｒ１、Ｔｒ２、抵抗Ｒ、受動回路領域のインダクターＬ、容量Ｃ１、Ｃ２は、第２配線層１０や第１配線層１１などを用いて相互に接続されて回路として機能し、ボンディングワイヤーなどが打たれる電極パッド８ａ〜８ｈを介して外部と接続され、各電極パッド８ａ〜８ｈにそれぞれ上記した各信号が印加される。
【００５３】
上記したように、本発明の実施の形態１に係る半導体装置５０において、シリコン島領域１６ａ、１６ｂには１つの単体のトランジスタしか存在しない。このようなシリコン島領域がシリコン島領域１６ａ、１６ｂ、１６ｃのように複数個独立して存在している。しかも、サファイア基板１の上に位置しているので、シリコン島領域１６ａ、１６ｂ、１６ｃの電気的な分離度、いわゆるアイソレーション特性は非常に優れた特性を示し、集積化しても相互の高周波信号の影響を受けることは極めて少ない。
【００５４】
また、受動回路領域は絶縁島領域１３ａ、１３ｂの上部に分かれて形成されているので、それぞれの受動回路の相互作用も極めて小さく、それぞれが電気的に独立した回路部品が機能的に配線で接続され、高周波の信号が相互にトランジスタに飛び込んで影響し合うことにより信号の波形が歪むことが極めて少ないのが特徴である。
【００５５】
（実施の形態１の変形例）
次に、実施の形態１の変形例について説明する。本変形例が実施の形態１と異なる点は、シリコン島領域直下以外の第１の絶縁膜の膜厚が、シリコン島領域直下の第１の絶縁膜の膜厚よりも薄い点である。
【００５６】
図５は、本変形例に係る半導体装置５０の断面構造図である。
【００５７】
図５において、第１の絶縁膜７のうちシリコン島領域１６ｂ直下の膜厚をｔ１、他の領域の膜厚をｔ２と示している。そして、本変形例に係る半導体装置５０において、シリコン島領域１６ｂ直下を除く他の領域、例えば、第２配線層１０の直下の第１の絶縁膜７の膜厚ｔ２を該直下の膜厚ｔ１よりも薄く、つまり、ｔ１＞ｔ２となるように形成する。なお、シリコン島領域１６ｂ直下を除く他の領域では、第１の絶縁膜をエッチング等により完全に除去してｔ２＝０としてもよい。また、シリコン島領域１６ａ直下についても同様である。
【００５８】
このように、第１の絶縁膜７のうちシリコン島領域１６ａ、１６ｂ直下を除く、他の領域の膜厚ｔ２を該直下の膜厚ｔ１よりも薄く形成することにより、第２配線層１０とサファイア基板１との距離を小さくすることができるので、第２配線層１０からサファイア基板１への放熱性をより向上することができる。
【００５９】
（実施の形態２）
本発明の実施の形態２の半導体装置について、図６を参照しながら説明する。図６は、本発明の実施の形態２の半導体装置を示す平面図である。本実施の形態が実施の形態１と異なる点は、半導体装置においてトランジスタが形成されたシリコンの島領域外に設けられたインダクター、容量、抵抗からなる受動回路領域の素子のそれぞれが、分離された絶縁島領域及びシリコン島領域上にそれぞれ形成されている点である。
【００６０】
図６に示すように、本実施の形態に係る半導体装置６０では、シリコンの島領域１６ａ、１６ｂ外に設けられたインダクターＬ、容量Ｃ１及びＣ２、抵抗Ｒからなる複数のすべての受動回路領域が、分離された絶縁島領域１３ａ、１３ｃ、１３ｄ、シリコン島領域１６ｃ上にそれぞれ形成されている。即ち、絶縁島領域１３ａ上にはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を有する容量Ｃ１が配置され、絶縁島領域１３ｃ上にはインダクターＬが配置され、絶縁島領域１３ｄ上には上記した容量Ｃ１と異なるＭＩＭ構造を有する容量Ｃ２が配置され、シリコン島領域１６ｃには抵抗Ｒが配置されている。
【００６１】
図６に示した半導体装置６０では、図１と同様にシリコン島領域１６ａ、１６ｂ、１６ｃのそれぞれが完全に分離されている。即ち、図６の半導体装置６０では、シリコン島領域１６ａ及び１６ｂ上にそれぞれ形成されたトランジスタＴｒ１及びＴｒ２、シリコン島領域１６ｃ上に形成された抵抗Ｒ、絶縁島領域１３ａ上に形成された容量Ｃ１、絶縁島領域１３ｃ及び１３ｄ上に形成されたインダクターＬ及び容量Ｃ２などのすべての能動素子及び受動素子を含む回路要素が分離されており、これら回路要素は、第１配線層１１または第２配線層１０により電気的に選択的に相互に接続されている。
【００６２】
従って、図１に示した実施の形態１に係る半導体装置５０と比較して、インピーダンス整合回路を構成するインダクターＬと容量Ｃ２が異なる絶縁島領域１３ｃ、１３ｄに分離されているので、実施の形態１に係る半導体装置５０よりも、更にアイソレーション特性は改善する。これにより、高周波の信号が相互にトランジスタＴｒ１、Ｔｒ２に飛び込んで影響し合い、高周波信号の波形が歪むことが極めて少ない半導体装置を提供することができる。
【００６３】
（実施の形態３）
本発明の実施の形態３の半導体装置について、図７及び図８を参照しながら説明する。図７は、本発明の実施の形態３の半導体装置を示す平面図であり、図８は図７に示した半導体装置のＤ−Ｄ’線での断面構造図である。
【００６４】
図７及び図８に示した半導体装置７０と実施の形態２の図４に示した半導体装置６０との１つ目の大きな違いは、トランジスタＴｒ１、Ｔｒ２及び抵抗Ｒが同じシリコン島領域１９の中に形成されていることである。
【００６５】
即ち、図８の断面構造図に示すように、シリコン島領域１９という同じシリコン島領域の中に、抵抗Ｒが設けられる抵抗領域１９ａと、トランジスタＴｒ１が設けられる第１トランジスタ領域１９ｂと、トランジスタＴｒ２が設けられる第２トランジスタ領域１９ｃとが形成され、分離領域１９ｄにより抵抗領域１９ａ、第１トランジスタ領域１９ｂ、第２トランジスタ領域１９ｃが分離されている。具体的には、同じシリコン島領域１９の中に、例えばＣＭＯＳ回路を複数のトランジスタＴｒを使って構成することが可能になっている。
【００６６】
このように、シリコン島領域の領域中に複数の能動素子や抵抗を集積化することにより、シリコン島領域同士を隔てるための領域を確保する必要がないため、デジタル信号処理回路のデジタル信号を扱う回路等においては、回路ブロックとしてのアイソレーションを多少犠牲にしつつも、集積度を大幅に上げることができ、集積回路の大幅な小型化を実現することができる。
【００６７】
また、２つ目の大きな違いは、ＭＩＭ構造を有する容量Ｃ１、Ｃ２やインダクターＬが、サファイア基板１の主面側の全面に形成された第１の絶縁膜７上に直接位置している点である。
【００６８】
容量Ｃ１、Ｃ２やインダクターＬが、サファイア基板１の主面側の全面に形成された第１の絶縁膜７上に配置することで、第１配線層１１や第２配線層１０が第１の絶縁膜７に直接接触する部分が増加し、第１配線層１１や第２配線層１０を介したサファイア基板１への放熱の効果を大幅に向上させることも可能となる。
【００６９】
（実施の形態４）
本発明の実施の形態４の半導体装置について、図９から図１１までを参照しながら説明する。図９は、本発明の実施の形態４の半導体装置を示す平面図、図１０は図９に示した半導体装置のＥ−Ｅ’線での断面構造図、図１１は図９に示した半導体装置のＦ−Ｆ’線での断面構造図である。本実施の形態が実施の形態１と異なる点は、半導体装置においてサファイア基板の主面側の全面に第２の絶縁膜が形成されている点である。
【００７０】
図９〜図１１に示すように、本実施の形態に係る半導体装置８０では、サファイア基板１の主面側の全面に第１の絶縁膜７が形成され、更にその上部のシリコン島領域１９を除く領域に第２の絶縁膜１７が堆積されている。この第２の絶縁膜１７は、図１に示した容量Ｃ１の下の絶縁島領域１３ａやインダクターＬ及び容量Ｃ２により構成されるインピーダンス整合回路の下の絶縁島領域１３ｂと同じように、シリコンを酸化したＳｉＯ2により形成されている。また、別途絶縁膜としてＣＶＤ法などの方法により堆積したものであってもよい。この第２の絶縁膜１７の厚さは、１００ｎｍから数μｍの範囲であれば良い。
【００７１】
また、上記したように、第２の絶縁膜１７上に、受動回路領域を構成するＭＩＭ構造を有する容量Ｃ１、Ｃ２やインダクターＬを形成することにより、これらの受動回路領域の下部には第２の絶縁膜１７と第１の絶縁膜７が位置し、サファイア基板１とこれらの受動部品との縦方向の物理的距離が離される。これにより、サファイア基板１との浮遊容量を更に低減することができ、受動回路のＱ値が高く、損失が少なく、相互の影響の少ない高周波の受動回路領域を構成することができる。
【００７２】
また、図１１に示すように、半導体装置８０は、図７及び図８に示した本発明の実施の形態３と同じように、シリコン島領域１９の領域の中に、抵抗Ｒが設けられる抵抗領域１９ａと、トランジスタＴｒ１が設けられる第１トランジスタ領域１９ｂと、トランジスタＴｒ２が設けられる第２トランジスタ領域１９ｃとが形成され、分離領域１９ｄにより抵抗領域１９ａ、第１トランジスタ領域１９ｂ、第２トランジスタ領域１９ｃが分離されている。
【００７３】
このように、シリコン島領域１９の領域中に複数の能動素子や抵抗を集積化することにより、デジタル信号処理回路のデジタル信号を扱う回路等においては、回路ブロックとしてのアイソレーションを多少犠牲にしつつも、集積度を大幅に上げることができ、集積回路の大幅な小型化を実現することができる。
【００７４】
また、半導体装置８０においても、図７及び図８に示した本発明の実施の形態３に係る半導体装置７０と同様に、シリコン島領域１９の下には第１の絶縁膜７しか存在せず、トランジスタＴｒ１、Ｔｒ２から発生する熱の放熱はこの第１の絶縁膜７を介して行われる。
【００７５】
このような構成にすることで、高集積化と相互作用の極めて少ない高周波の受動回路領域を同一サファイア基板１上に実現できる。
【００７６】
（実施の形態４の変形例）
次に、実施の形態４の変形例について説明する。本変形例が実施の形態４と異なる点は、シリコン島領域直下以外の第１の絶縁膜の膜厚が、シリコン島領域直下の第１の絶縁膜の膜厚よりも薄い点である。
【００７７】
図１２は、本変形例に係る半導体装置８０の断面構造図である。
【００７８】
図１２において、第１の絶縁膜７のうちシリコン島領域１９直下の膜厚をｔ１、他の領域の膜厚をｔ２と示している。そして、本変形例に係る半導体装置８０において、シリコン島領域１９直下を除く他の領域、例えば、第２の配線層１０の直下の膜厚ｔ２を該直下の膜厚ｔ１よりも薄く、つまり、ｔ１＞ｔ２となるように形成する。なお、シリコン島領域１９直下を除く他の領域では、第１の絶縁膜をエッチング等により完全に除去してｔ２＝０としてもよい。
【００７９】
このように、第１の絶縁膜７のうちシリコン島領域１９直下を除く、他の領域の膜厚ｔ２を該直下の膜厚ｔ１よりも薄く形成することにより、第２配線層１０とサファイア基板１との距離を小さくすることができるので、第２配線層１０からサファイア基板１への放熱性をより向上することができる。
【００８０】
また、図１２の変形例に示すように、トランジスタＴｒ１、Ｔｒ２が形成されるシリコン島領域１９に電気的に接続される第２配線層１０の少なくとも一部の直下だけ、第２の絶縁膜１７を除去して配置しないか、あるいは該直下の第２の絶縁膜１７の膜厚を他の領域の膜厚よりも薄く形成することにより、第２配線層１０からサファイア基板１への放熱性をより向上することができる。
【００８１】
（実施の形態５）
本発明の実施の形態５の半導体装置について、図１３を参照しながら説明する。図１３は、本発明の実施の形態５の半導体装置を示す平面図である。
【００８２】
図１３においては、１つの島に複数のトランジスタＴｒ１、Ｔｒ２が集積化されたシリコン島領域１９が更に複数個配置され、しかもそれぞれの能動回路に対応した受動回路領域を受動回路領域の下の絶縁島領域１３ｅ、１３ｇと容量Ｃ３の下の絶縁島領域１３ｆに分離して配置し、第１配線層１１や第２配線層１０を介して相互に接続する構成となっている。
【００８３】
つまり、本実施の形態に係る半導体装置９０は、図１３に示すように、図７に示した実施の形態３に係る半導体装置７０が、同一のサファイア基板１に容量Ｃ３を介して２段接続された構成をしている。また、半導体装置９０においては、受動回路領域であるインダクターＬ、容量Ｃ１、Ｃ２は、同一の絶縁島領域１３ｅ、１３ｇ上に設けられている。また、容量Ｃ３は、絶縁島領域１３ｆ上に設けられている。
【００８４】
従って、異なった回路機能単位で回路をシリコン島領域１９及び絶縁島領域１３ｅ、１３ｇに集積化することで、複数のシリコン島領域１９間、及び、シリコン島領域１９と絶縁島領域１３ｅ、１３ｇ間でのアイソレーションを確保することができる。即ち、高集積と高アイソレーションを同時に実現でき、ＲＦＩＣの更なる高集積化を実現できる構成である。
【００８５】
なお、この構成においても、第１配線層１１や第２配線層１０が第１の絶縁膜７と接触している部分については、トランジスタＴｒ１、Ｔｒ２から発生する熱は、第１の絶縁膜７を介してサファイア基板１に放熱され、トランジスタの温度を低下させる効果があることは前述した他の実施例と同じである。
【００８６】
（実施の形態６）
本発明の実施の形態６の半導体装置について、図１４、１５を参照しながら説明する。図１４は、本発明の実施の形態６に係る半導体装置を示す平面図、図１５は図１４に示した半導体装置の等価回路図である。
【００８７】
図１４に示す本実施の形態における半導体装置１００は、通信機器に設けられる信号処理回路ブロックにおける送信用の半導体装置である。
【００８８】
図１４に示すように、半導体装置１００は、絶縁基板であるサファイア基板１の上に第１の絶縁膜７と、第１の絶縁膜７の上に形成されたトランジスタＴｒ１〜Ｔｒ５と、容量Ｃ１及びＣ２と、抵抗Ｒと、インダクターＬと、第１配線層１１と、第２配線層１０と、電極パッド８ａ〜８ｈとを備えている。なお、第１配線層１１及び第２配線層１０が、本発明における配線に相当する。
【００８９】
ここで、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５は、それぞれシリコン島領域２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ上に形成されている。また、抵抗Ｒは、シリコン島領域２６ｆ上に形成されている。更に、図１に示した実施の形態１に係る受信用の半導体装置５０と同様に、インピーダンス整合回路を構成するインダクターＬ、容量Ｃ２は絶縁島領域１３ｂ上に形成され、容量Ｃ１は絶縁島領域１３ａ上に形成されている。なお、シリコン島領域、絶縁島領域の形成方法は、図１に示した実施の形態１に係る受信用の半導体装置５０と同様である。
【００９０】
図１５は図１４に示した半導体装置１００の等価回路図である。図１４に示した電極パッド８ａは入力端子であり、トランジスタＴｒ１のゲート電圧と受信した高周波信号Ｖｇ１＋ＲＦｉｎが入力される。また、電極パッド８ｃ、８ｄ、８ｆには、トランジスタＴｒ１の駆動信号Ｖｄｄ１、トランジスタＴｒ２のゲート電圧Ｖｇ２、駆動電圧Ｖｄｄ２が印加される。また、電極パッド８ｂ、８ｅ、８ｇはＧＮＤに接続される。電極パッド８ｈは出力端子であり出力信号ＲＦｏｕｔが出力される。
【００９１】
このような構成により、本実施の形態に係る半導体装置１００においても、シリコン島領域２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ，２６ｆ及び絶縁島領域１３ａ、１３ｂに能動素子、受動素子を集積化することで、複数のシリコン島領域１９間、及び、シリコン島領域１９と絶縁島領域１３ｅ、１３ｇ間でのアイソレーションを確保することができる。即ち、高集積と高アイソレーションを同時に実現でき、ＲＦＩＣの更なる高集積化を実現できる構成である。
【００９２】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００９３】
例えば、上記した実施の形態では、サファイア基板上に形成されたシリコン島領域、いわゆるＳＯＳ構造を有する基板においてシリコン島領域及び絶縁島領域上に、トランジスタや容量、インダクターなどの素子が形成されているが、ＳＯＳ構造を有する基板上に形成される素子は、その他のものであってもよい。また、電子素子に限らず、光学素子等と組み合わせてもよい。また、例えば、あらかじめ別工程で製造された受動素子、能動素子等をＳＯＳ基板上に配置してもよい。
【００９４】
また、上記した実施の形態では、絶縁島領域は、シリコンを酸化したＳｉＯ2により形成されているが、シリコンを酸化する方法に限らず、別途絶縁膜としてＣＶＤ法などの方法により堆積したものであってもよい。また、ＳｉＯ2に限らずその他の絶縁膜であってもよい。
【００９５】
また、上記した実施の形態では、サファイア基板上にシリコン基板を貼り合わせ法により貼り合わせて接合したが、その他の方法により接合してもよい。
【００９６】
また、上記した半導体装置において、シリコン島領域直下を除く他の領域の第１の絶縁膜の膜厚を該直下の膜厚よりも薄く形成してもよい。また、シリコン島領域直下を除く他の領域では、第１の絶縁膜をエッチング等により完全に除去してもよい。また、シリコン島領域だけに限らず、配線層直下の領域の第１の絶縁膜の膜厚をシリコン島領域直下の膜厚よりも薄く形成してもよい。
【００９７】
また、第１の配線層、第２の配線層、電極パッドを構成する材料は、上記したＡｌに限らずＣｕ、Ａｕなどその他の材料であってもよい。
【００９８】
また、シリコン島領域及び絶縁島領域の形状、大きさは、上記した実施の形態に示した例に限らずどのように変更してもよい。
【００９９】
また、本発明に係る半導体装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を備えた各種デバイスなども本発明に含まれる。例えば、ＳＯＳ基板上に形成した能動素子や受動素子、これらの素子を備えた送信用及び受信用の高周波集積回路、これらの素子や高周波集積回路を含む高周波無線通信システムも本発明に含まれる。
【産業上の利用可能性】
【０１００】
本発明の半導体装置は、携帯電話などの数ＧＨｚの高周波の信号を取り扱い、しかもアナログ信号とデジタル信号の信号処理を含む複雑な機能の高集積化を要望される半導体装置として有用である。
【符号の説明】
【０１０１】
１、１０１  サファイア基板
７  第１の絶縁膜（酸化膜）
１０  第２配線層（配線）
１１  第１配線層（配線）
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ、１３ｇ  絶縁島領域（第２の絶縁膜）
１６ａ、１６ｂ、１６ｃ、１９、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆ  シリコン島領域
１７  第２の絶縁膜
５０、６０、７０、８０、９０、１００  半導体装置
１０２  絶縁膜（酸化膜）
Ｃ１、Ｃ２、Ｃ３  容量
Ｌ  インダクター
Ｒ  抵抗
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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