(57)【要約】【課題】電子回路の小型化を実現する。【解決手段】ＭＯＳトランジスタ２０が、格子状に形成されたゲート電極２２と、ゲート電極２２で囲まれたソース領域２３およびドレイン領域２４と、ゲート電極２２の格子の一方向に沿って配置され、ソース領域２３およびドレイン領域２４とコンタクトを介して接続するソース用メタル配線２７およびドレイン用メタル配線２８を有する。ソース領域２３およびドレイン領域２４のそれぞれは、各メタル配線の長さ方向に長辺を有する長方形状に形成される。ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。【選択図】図６
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【特許請求の範囲】
【請求項１】
格子状に形成されたゲート電極と、前記ゲート電極で囲まれたソース領域およびドレイン領域と、前記ゲート電極の格子の一方向に沿って配置され、前記ソース領域および前記ドレイン領域とコンタクトを介して接続するメタル配線とを有し、前記ソース領域および前記ドレイン領域とが前記ゲート電極を挟んで隣接するように配置されたトランジスタを有する半導体装置であって、
前記ソース領域および前記ドレイン領域のそれぞれは、前記メタル配線の長さ方向に長辺を有する長方形状に形成されることを特徴とする半導体装置。
【請求項２】
前記ソース領域に形成されるソース用コンタクトに接続するソース用メタル配線と、前記ドレイン領域に形成されるドレイン用コンタクトに接続するドレイン用メタル配線とが形成され、
前記ソース用メタル配線および前記ドレイン用メタル配線は、その長さ方向にジグザグ形状に形成されて、それぞれ前記ソース用コンタクトおよび前記ドレイン用コンタクトに接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース用メタル配線および前記ドレイン用メタル配線のそれぞれは、その長さ方向に延びる前記ゲート電極に重畳して配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース用メタル配線はその長さ方向において同じ幅を有し、前記ドレイン用メタル配線はその長さ方向において同じ幅を有することを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ソース領域およびドレイン領域が格子状に形成されたゲート電極を挟んで互いに隣接して配置されるトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、単位面積当たりのゲート幅（ＧＷ）の効率を高めるために、ゲート電極を格子状に形成したＭＯＳトランジスタが知られている（たとえば、非特許文献１参照）。このＭＯＳトランジスタは、格子状（ワッフル）トランジスタと呼ばれている。
【０００３】
図１は、従来の格子状トランジスタ１の概略平面構成を示す。格子状トランジスタ１は、格子状に形成されたゲート電極２と、ゲート電極２で囲まれた拡散領域を備える。回路の細密度を高めるべく、拡散領域は正方形の形状をもつ。拡散領域はソース領域３またはドレイン領域４を構成し、ソース領域３およびドレイン領域４は、ゲート電極２を挟んで交互に隣り合うように配置される。ソース領域３およびドレイン領域４には、メタル配線に接続するためのソース用コンタクト５およびドレイン用コンタクト６がそれぞれ形成される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Alan Hastings (著),「The Art of ANALOG LAYOUT」、pp416-417, Chapter12
【発明の概要】
【発明が解決しようとする課題】
【０００５】
格子状トランジスタ１においては、すべてのソース領域３およびすべてのドレイン領域４が、それぞれ共通の電極に接続される。格子状トランジスタ１では、バックゲート拡散層上方の第１メタル層において、各ソース用コンタクト５が、ゲート電極２の格子に沿って一方向に延びるソース用メタル配線に接続され、また各ドレイン用コンタクト６が、ゲート電極２の格子に沿って同じ方向に延びるドレイン用メタル配線に接続される。第１メタル層では、ソース用メタル配線とドレイン用メタル配線とが交互に形成される。第１メタル層の上方の第２メタル層において、複数のソース用メタル配線は共通のソース電極に接続され、同様に複数のドレイン用メタル配線は、共通のドレイン電極に接続される。
【０００６】
図２は、第１メタル層におけるメタル配線の概略配置の一例を示す。図示されるように、ソース用メタル配線７およびドレイン用メタル配線８は、ゲート電極２の格子に沿って同一方向に延びるように形成され、それぞれソース用コンタクト５およびドレイン用コンタクト６に接続する。なお図２では、この平面視において上側と下側に位置するドレイン用コンタクト６に接続するドレイン用メタル配線８の図示を省略している。
【０００７】
ソース用メタル配線７およびドレイン用メタル配線８は、その長さ方向に延びるゲート電極２の上方を覆うように形成される細長の矩形領域と、各拡散領域のコンタクトに接続するために細長矩形領域から幅方向に突出する凸領域とを有して形成される。そのため、図示されるように、メタル配線の幅は、凸領域のある箇所では太く、凸領域のない箇所では細くなる。特に、最も高い細密度で拡散領域を形成すると、レイアウト上の制約から斜め方向に配線を引くことができない事情が存在する。このようにメタル配線の幅が長さ方向において変化することで、細幅の領域における寄生抵抗が増加する。メタル配線の寄生抵抗は、ＭＯＳトランジスタの入出力抵抗に付加される。寄生抵抗の増加は、トランジスタのオン抵抗に配線の寄生抵抗を加えた総合的なオン抵抗の増大や駆動能力の損失をまねくため、好ましくない。本来、格子状トランジスタは、単位面積当たりのゲート幅（ＧＷ）の効率を高めることで、回路規模を小型化し、トランジスタのオン抵抗の低減や駆動能力を向上させることを目的に導入するものであるが、このメタル配線抵抗の増大によって、総合的なオン抵抗が増大すると、そもそものメリットを失うことになりかねない。
【０００８】
本発明はこうした状況に鑑みなされたものであり、その目的は、メタル配線の抵抗を低減した半導体装置を提供することにある。また本発明の目的は、電子回路の小型化を実現することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある態様の半導体装置は、格子状に形成されたゲート電極と、ゲート電極で囲まれたソース領域およびドレイン領域と、ゲート電極の格子の一方向に沿って配置され、ソース領域およびドレイン領域とコンタクトを介して接続するメタル配線とを有し、ソース領域およびドレイン領域とがゲート電極を挟んで隣接するように配置されたトランジスタを有する半導体装置であって、ソース領域およびドレイン領域のそれぞれが、メタル配線の長さ方向に長辺を有する長方形状に形成される。
【発明の効果】
【００１０】
本発明によると、メタル配線の抵抗を低減したＭＯＳトランジスタを有する半導体装置提供できる。また本発明によると、電子回路の小型化を実現できる。
【図面の簡単な説明】
【００１１】
【図１】従来の格子状トランジスタの概略平面構成を示す図である。
【図２】第１メタル層におけるメタル配線の概略配置の一例を示す図である。
【図３】本発明の実施の形態に係るスイッチ回路の構成を示す図である。
【図４】本発明の実施の形態に係る半導体装置の概略平面構成を示す図である。
【図５】ソース領域またはドレイン領域を構成する拡散領域の平面構成を示す図である。
【図６】ＭＯＳトランジスタの第１メタル層におけるメタル配線の概略配置の一例を示す図である。
【図７】図６のＭＯＳトランジスタをＡ−Ａで切った一部断面を示す図である。
【図８】ＶＢＵＳ−ＳＷの回路図である。
【図９】（ａ）は、２０個のトランジスタユニットを配置したときの第１メタル層の概略平面構成を示す図であり、（ｂ）は、第２メタル層の概略平面構成を示す図である。
【図１０】第３メタル層の概略平面構成を示す図である。
【図１１】ＡＵＤＩＯ−ＳＷの回路図である。
【図１２】実施の形態に係る半導体装置の概略平面構成の変形例を示す図である。
【図１３】ＭＯＳトランジスタの第１メタル層におけるメタル配線の概略配置の変形例を示す図である。
【発明を実施するための形態】
【００１２】
図３は、本発明の実施の形態に係るスイッチ回路１０の構成を示す。スイッチ回路１０は、携帯電話機やＰＤＡ（Personal Digital Assistant）などの電子機器に搭載される。電子機器はコネクタ１６を有し、コネクタ１６には、ＰＣ（Personal Computer）などの外部機器や、イヤホンなどの周辺機器が接続される。スイッチ回路１０において、共通入出力部１５がコネクタ１６に接続され、外部機器または周辺機器との間で入出力される信号は共通入出力部１５を経由する。スイッチ回路１０は、ＵＳＢ−ＳＷ１１、ＡＵＤＩＯ−ＳＷ１２、ＵＡＲＴ−ＳＷ１３およびＶＢＵＳ−ＳＷ１４を少なくとも含んで構成される。
【００１３】
電子機器がコネクタ１６を介してＵＳＢ（Universal Serial Bus）で外部機器に接続すると、ＵＳＢ−ＳＷ１１がオンされて、ＵＳＢ信号の送受信が可能となる。このとき、ＶＢＵＳ−ＳＷ１４もオンされて、ＵＳＢ経由で供給されるＶＢＵＳ電源が、ＶＢＵＳＯＵＴとして出力されるとともに、内部電源生成回路１７が、内部電源ｉｎｔＶＣＣを生成する。またコネクタ１６にイヤホンが接続されると、ＡＵＤＩＯ−ＳＷ１２がオンされて、イヤホンから音声が出力される。また、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）信号の送受信時には、ＵＡＲＴ−ＳＷ１３がオンされる。このようにスイッチ回路１０は、コネクタ１６に接続する機器に応じて、各スイッチのオンオフを制御する。
【００１４】
スイッチ回路１０は、高周波の信号や入力レベルの小さなアナログオーディオ信号を低損失・低歪で通すため、総合的なオン抵抗（トランジスタのオン抵抗＋配線の寄生抵抗）を極力低減することが好ましい。一方、ＵＳＢ−ＳＷの広帯域化のためには、共通入出力部１５の低容量化を実現することが好ましい。一般にトランジスタのオン抵抗を低減するためには、ゲート幅（ＧＷ）を増大させることが必要であるが、副作用として、寄生容量の増大を招いてしまう。本発明者は、格子状トランジスタが、単位面積当たりのゲート幅（ＧＷ）の効率を高められることで、回路規模の小型化に寄与し、オン抵抗と寄生容量の低減を両立することに着目し、従来、格子状トランジスタに関して問題とされていたメタル配線抵抗を低減化するレイアウトを想到するに至った。
【００１５】
図４は、本発明の実施の形態に係る半導体装置の概略平面構成を示す。本実施の形態に係る半導体装置は、格子状トランジスタであるＭＯＳトランジスタ２０を有する。格子状トランジスタは、単位面積当たりのゲート幅（ＧＷ）を効率的に増やせるため、回路の小規模化を実現する利点をもつ。
【００１６】
ＭＯＳトランジスタ２０は、ポリシリコンなどにより格子状に形成されたゲート電極２２を有する。具体的に、ゲート電極２２は、所定の第１間隔ａをあけて第１方向に延びる複数のラインと、所定の第２間隔ｂ（＞ａ）をあけて第１方向に直交する第２方向に延びる複数のラインを有して構成される。ゲート電極２２で囲まれた複数の拡散領域は、同一の長方形の形状を有し、ソース領域２３またはドレイン領域２４を構成する。ソース領域２３およびドレイン領域２４は、ゲート電極２２を挟んで交互に隣接するように配置される。ある１つのソース領域２３に注目すると、その領域を区画するゲート電極２２を挟んで四方（前後左右）で隣接する領域には、ドレイン領域２４が配置される。同様に、ある１つのドレイン領域２４に注目すると、その領域を区画するゲート電極２２を挟んで隣接する四方の領域には、ソース領域２３が配置される。すなわち、ソース領域２３およびドレイン領域２４は、基板上で市松模様状に配置され、ソース領域２３およびドレイン領域２４は、それぞれ斜め方向に連続する。ソース領域２３およびドレイン領域２４には、第１メタル層のメタル配線に接続するためのソース用コンタクト２５およびドレイン用コンタクト２６がそれぞれ形成される。
【００１７】
図５は、ソース領域２３またはドレイン領域２４を構成する拡散領域の平面構成を示す。本実施の形態のＭＯＳトランジスタ２０において、拡散領域は長方形状に形成される。長辺長さをｂ、短辺長さをａとしたときのアスペクト比（ｂ／ａ）は、１．２以上であることが好ましい。短辺長さａは、ＭＯＳトランジスタ２０の細密度を最も高めたときに実現可能な拡散領域の一辺長さに実質的に等しく設定されることが好ましい。ソース領域２３およびドレイン領域２４のそれぞれは、第１メタル層のメタル配線の長さ方向に長辺を有するように形成される。
【００１８】
図６は、ＭＯＳトランジスタ２０の第１メタル層におけるメタル配線の概略配置の一例を示す。図７は、図６のＭＯＳトランジスタ２０をＡ−Ａで切った一部断面を示す。まず図７を参照して、ＭＯＳトランジスタ２０の構造を説明する。
【００１９】
バックゲート拡散層３２が、Ｐ型シリコン基板３１の表面上に形成される。バックゲート拡散層３２の表層部に、ソース領域２３およびドレイン領域２４が交互に繰り返し形成される。ソース領域２３とドレイン領域２４の間のチャネル領域上には、ゲート酸化膜３３を介してゲート電極２２が形成される。第１メタル層４０には、ソース用メタル配線２７およびドレイン用メタル配線２８が形成され、ソース領域２３およびドレイン領域２４は、それぞれソース用コンタクト２５およびドレイン用コンタクト２６を介して、ソース用メタル配線２７およびドレイン用メタル配線２８に接続する。なお、ゲート電極２２と第１メタル層４０との間の層間絶縁膜等の図示は省略している。
【００２０】
図６を参照して、ソース用メタル配線２７およびドレイン用メタル配線２８は、ゲート電極２２の格子の一方向に沿って配置され、それぞれ複数のソース用コンタクト２５およびドレイン用コンタクト２６に接続する。ソース用メタル配線２７およびドレイン用メタル配線２８をゲート電極２２の格子の一方向に沿って配置することにより、ＭＯＳトランジスタ２０内における複数のメタル配線の長さを実質的に等しくすることができ、複数のメタル配線の長さが異なる場合と比べると、ＭＯＳトランジスタ２０内におけるメタル配線の寄生抵抗分布を一定にすることができる。なお、この平面視において、上側と下側に位置するドレイン用コンタクト２６にドレイン用メタル配線２８が接続されていないが、実際には、これらに対してもドレイン用メタル配線２８が接続している。
【００２１】
ソース用メタル配線２７およびドレイン用メタル配線２８は、その長さ方向にジグザグ形状に形成されて、それぞれソース用コンタクト２５およびドレイン用コンタクト２６に接続する。ソース用メタル配線２７は、その長さ方向に延びる１つのゲートラインの上方に配置されて、そのゲートラインの両側に位置するソース領域２３に形成されるソース用コンタクト２５に接続する。このように、ソース用メタル配線２７は、ジグザグ形状に形成されることで、１つのゲートラインを挟んでジグザグに配置されるソース用コンタクト２５に効率よく接続できる。
【００２２】
同様にドレイン用メタル配線２８は、その長さ方向に延びる１つのゲートラインの上方に配置されて、そのゲートラインの両側に位置するドレイン領域２４に形成されるドレイン用コンタクト２６に接続する。このように、ドレイン用メタル配線２８は、ジグザグ形状に形成されることで、１つのゲートラインを挟んでジグザグに配置されるドレイン用コンタクト２６に効率よく接続できる。
【００２３】
具体的に、第１メタル層４０において、ソース用メタル配線２７は、その長さ方向に延びるゲートラインに重畳して配置される。ソース用メタル配線２７を、一方向に延びるゲート電極２２を被覆するように重畳して配置することで、ソース用メタル配線２７のカバレッジが向上し、寄生抵抗を小さくできる。複数のソース用メタル配線２７は、第１メタル層４０の上方に層間絶縁膜を介して形成される第２メタル層において共通のソース電極に接続される。また第１メタル層４０において、ドレイン用メタル配線２８は、その長さ方向に延びるゲートラインに重畳して配置される。ドレイン用メタル配線２８を、一方向に延びるゲート電極２２を被覆するように重畳して配置することで、ドレイン用メタル配線２８のカバレッジが向上し、寄生抵抗を小さくできる。複数のドレイン用メタル配線２８は、第１メタル層４０の上方に層間絶縁膜を介して形成される第２メタル層において共通のドレイン電極に接続される。
【００２４】
ソース用メタル配線２７はその長さ方向において同じ幅（長さ方向に直交する方向の長さ）を有する。図２に示すソース用メタル配線７と比較すると、ソース用メタル配線２７は、均一な幅で形成されるために、寄生抵抗を小さくできる。同様に、ドレイン用メタル配線２８も、その長さ方向において同じ幅を有する。図２に示すドレイン用メタル配線８と比較すると、ドレイン用メタル配線２８は、均一な幅で形成されるために、寄生抵抗を小さくできる。ソース用メタル配線２７およびドレイン用メタル配線２８は、同一の形状を有し、両者とも等しい幅で形成されてよい。
【００２５】
また、ソース用メタル配線２７およびドレイン用メタル配線２８は、長さ方向にわたって、互いに所定の間隔をあけて配置されることが好ましい。ソース用メタル配線２７およびドレイン用メタル配線２８は、長さ方向において、所定の間隔を維持して、可能な限り太幅で形成されることが好ましい。これにより、配線の寄生抵抗をさらに低減することができる。
【００２６】
図６において、総数３６の拡散領域を有するＭＯＳトランジスタ２０の構造を示した。ＭＯＳトランジスタ２０のソース領域２３およびドレイン領域２４は、第２メタル層でそれぞれ短絡される。なお、格子状トランジスタであるＭＯＳトランジスタ２０をユニットとして複数組み合わせて、１つのトランジスタを形成することもできる。所定の規模のＭＯＳトランジスタ２０を１つのトランジスタユニットとしてモジュール化すると、複数のトランジスタユニットを２次元的に組み合わせることで、配線などを短くでき、トランジスタの低容量化を実現することが可能となる。
【００２７】
この場合、上述したように、１つのトランジスタユニット（たとえばＭＯＳトランジスタ２０）においては、複数のソース領域２３およびドレイン領域２４が、それぞれ第２メタル層に形成される共通のソース電極およびドレイン電極で接続される。複数のトランジスタユニットで１つのトランジスタを形成する場合は、第２メタル層において、各トランジスタユニットのソース電極およびドレイン電極を接続するか、または、第２メタル層の上方に形成される第３メタル層において、第２メタル層における各トランジスタユニットのソース電極およびドレイン電極を接続する。このような構造をとることで、複数のトランジスタユニットから１つのＭＯＳトランジスタを形成できる。
【００２８】
図８は、ＶＢＵＳ−ＳＷ１４の回路図である。ＶＢＵＳ−ＳＷ１４は、トランジスタＴＲ１およびトランジスタＴＲ２で構成され、両者のドレインは、互いに接続される。トランジスタＴＲ１およびトランジスタＴＲ２のそれぞれは、複数のトランジスタユニットから構成される。
【００２９】
図９（ａ）は、２０個のトランジスタユニット１００〜１１９を配置したときの第１メタル層の概略平面構成を示す。この例では、トランジスタＴＲ１が、１０個のトランジスタユニット１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９から構成される。またトランジスタＴＲ２が、１０個のトランジスタユニット１１０，１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９から構成される。図示されるように、第１メタル層において、トランジスタＴＲ１を構成するトランジスタユニットの配線長さ方向とトランジスタＴＲ２を構成するトランジスタユニットの配線長さ方向は直交する。
【００３０】
図９（ｂ）は、第２メタル層の概略平面構成を示す。第２メタル層では、トランジスタユニット１００〜１１９のドレイン用メタル配線がドレイン電極１３０に共通接続する。
【００３１】
トランジスタＴＲ１を構成するトランジスタユニット１００〜１０９のソース用メタル配線が、ソース電極１２０、１２１、１２２、１２３に接続する。具体的には、トランジスタユニット１００〜１０３のソース用メタル配線がソース電極１２０に接続し、トランジスタユニット１０４〜１０６のソース用メタル配線がソース電極１２１に接続し、トランジスタユニット１０７〜１０８のソース用メタル配線がソース電極１２２に接続し、トランジスタユニット１０９のソース用メタル配線がソース電極１２３に接続する。
【００３２】
トランジスタＴＲ２を構成するトランジスタユニット１１０〜１１９のソース用メタル配線が、ソース電極１２４、１２５、１２６、１２７に接続する。具体的には、トランジスタユニット１１０〜１１３のソース用メタル配線がソース電極１２４に接続し、トランジスタユニット１１４〜１１６のソース用メタル配線がソース電極１２５に接続し、トランジスタユニット１１７〜１１８のソース用メタル配線がソース電極１２６に接続し、トランジスタユニット１１９のソース用メタル配線がソース電極１２７に接続する。
【００３３】
図１０は、第３メタル層の概略平面構成を示す。一点鎖線で区画した領域は、ＶＢＵＳ−ＳＷ１４のチップ形状を表現する。ＶＢＵＳＯＵＴには、ソース電極１２０〜１２３が接続され、ＶＢＵＳには、ソース電極１２４〜１２７が接続される。またＶＢＵＳＭＩＤにはドレイン電極１３０が接続される。ＶＢＵＳ−ＳＷ１４への入力であるＶＢＵＳ、出力であるＶＢＵＳＯＵＴをチップの隅に配置することで、入出力における配線抵抗を下げることができる。
【００３４】
以上のように、ＶＢＵＳ−ＳＷ１４は、複数のトランジスタユニット１００〜１１９を２次元的に組み合わせて接続することで構成される。具体的には、１０個のトランジスタユニット１００〜１０９を階段状に接続してトランジスタＴＲ１を構成し、１０個のトランジスタユニット１１０〜１１９を階段状に接続してトランジスタＴＲ２を構成し、階段部分を付き合わせることで、１つのトランジスタスイッチが構成される。
【００３５】
一方、たとえばトランジスタユニット１００〜１１９を直列（一列）に一次元的に並べてＶＢＵＳ−ＳＷ１４を構成することもできる。この場合は、第２メタル層における電極長が長くなる。そのため２次元でトランジスタユニット１００〜１１９を組み合わせる場合と比較すると、１次元接続の場合は寄生容量が増大する。そこで、上述したように、トランジスタユニット１００〜１１９を２次元的に配置することで、寄生抵抗を低減したＶＢＵＳ−ＳＷ１４を構成することが可能となる。
【００３６】
以下では、スイッチ回路１０における共通入出力部１５の低容量化をさらに実現する構成を説明する。
【００３７】
スイッチ回路１０は、高周波ＵＳＢ信号を通すため、共通入出力部１５の寄生容量は低ければ低いほどよい。しかしながら、共通入出力部１５には、複数のスイッチが接続されているため、各スイッチにおける容量が共通入出力部１５の低容量化の障害となる。特にＡＵＤＩＯ−ＳＷ１２の寄生容量は大きく、これを低減することで、共通入出力部１５の寄生容量を大幅に低減化することができる。
【００３８】
図１１は、ＡＵＤＩＯ−ＳＷ１２の回路図を示す。ＡＵＤＩＯ−ＳＷ１２は、端子１６から共通入出力部１５に音声を出力する際にオンされるトランジスタＴＲ３を備える。
【００３９】
従来のＡＵＤＩＯ−ＳＷにおいては、すべての回路素子が、最大の内部電源電圧ｉｎｔＶＣＣで動作可能に構成される。特に、外部機器とＵＳＢ接続したときにはＶＢＵＳが内部電源電圧ｉｎｔＶＣＣとして供給され、ＵＳＢ接続しないときにはバッテリ電圧が内部電源電圧ｉｎｔＶＣＣとして供給される電子機器においては、最大の内部電源電圧ｉｎｔＶＣＣの供給に耐えられる回路素子を利用しなければならない。ＶＢＵＳ（５Ｖ）が最大の内部電源電圧ｉｎｔＶＣＣになるとすると、回路素子は、５Ｖ耐圧用のものが用いられる。そのような事情から、従来のＡＵＤＩＯ−ＳＷでは、トランジスタＴＲ３に５Ｖ耐圧用トランジスタが用いられており、したがって共通入出力部１５の寄生容量が大きくなるという問題があった。
【００４０】
そこで、本実施の形態のＡＵＤＩＯ−ＳＷ１２では、トランジスタＴＲ３として、最大の内部電源電圧ｉｎｔＶＣＣ（５Ｖ）よりも低い耐圧用トランジスタを使用する。たとえばトランジスタＴＲ３は、３Ｖ耐圧用トランジスタを使用する。一方で、トランジスタＴＲ３に電圧供給するための回路素子、具体的にはトランジスタＴＲ４、ＴＲ５や、ゲート制御回路１８および基板電圧制御回路１９を構成するトランジスタには、５Ｖ耐圧用トランジスタを使用する。トランジスタＴＲ５を設けることで、トランジスタＴＲ３のゲート電圧を３Ｖ以下まで降下させる。このように、トランジスタＴＲ３のゲート電圧を降下させる回路素子を形成することで、トランジスタＴＲ３を、ゲート酸化膜の薄い低耐圧用トランジスタで構成でき、共通入出力部１５の低容量化を実現することが可能となる。
【００４１】
以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４２】
図１２は、実施の形態に係る半導体装置の概略平面構成の変形例を示す。図４と比較して、図１２に示すＭＯＳトランジスタ２０は、ソース領域２３およびドレイン領域２４が、それぞれ複数のソース用コンタクト２５およびドレイン用コンタクト２６を有する。ゲート電極２２は、所定の第１間隔ａをあけて第１方向に延びる複数のラインと、所定の第２間隔ｃ（＞ｂ）をあけて第１方向に直交する第２方向に延びる複数のラインを有して構成される。
【００４３】
１つのソース領域２３およびドレイン領域２４に複数のソース用コンタクト２５およびドレイン用コンタクト２６が形成されることで、それぞれのコンタクト抵抗を低減できる。なお、図１２に示す例では、１つの拡散領域に対して２個のコンタクトが形成されているが、２個に限定するものではなく、３個であってもよく、また４個以上であってもよい。
【００４４】
図１３は、図１２に示すＭＯＳトランジスタ２０の第１メタル層におけるメタル配線の概略配置の変形例を示す。ソース用メタル配線２７およびドレイン用メタル配線２８は、ゲート電極２２の格子の一方向に沿って配置され、それぞれ複数のソース用コンタクト２５およびドレイン用コンタクト２６に接続する。図１２に示すＭＯＳトランジスタ２０では、１つの拡散領域に複数のコンタクトが形成されているが、このコンタクトは、メタル配線が延びる方向に沿って、拡散領域内に配置されることが好ましい。このようにコンタクトを配置することで、メタル配線が、寄生容量を増加することなく、コンタクトに効率よく接続できる。
【符号の説明】
【００４５】
２０・・・ＭＯＳトランジスタ、２２・・・ゲート電極、２３・・・ソース領域、２４・・・ドレイン領域、２５・・・ソース用コンタクト、２６・・・ドレイン用コンタクト、２７・・・ソース用メタル配線、２８・・・ドレイン用メタル配線、４０・・・第１メタル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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