(57)【要約】【課題】シングルエンド型のセンスアンプを用い、トランジスタの閾値電圧のばらつき分布に起因する動作不良を防止して良好なセンスマージンを確保し得る半導体装置を提供する。【解決手段】本発明の半導体装置は、例えば、メモリセルＭＣと選択的に接続されるビット線ＢＬに伝送される信号電圧をセンス増幅するシングルエンド型の所定数のセンスアンプＳＡを含んでいる。センスアンプＳＡは、転送制御信号ＴＧに応じてビット線ＢＬと入力ノードＮｓとの間の電荷転送を制御するトランジスタＱ１を含む。転送制御信号の活性化時の電位は、複数の基準電圧の中から選択される基準電圧となるように制御され、この複数の基準電圧はトランジスタＱ１の閾値電圧のばらつき分布に関連付けられた互いに異なる電圧値に設定されている。所定数のセンスアンプＳＡごとに適切な基準電圧を選択することにより、センスアンプＳＡの良好なセンスマージンを確保することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
センシングする信号を伝送するビット線と、
ゲートに印加される転送制御信号に応じて前記ビット線と入力ノードとの間の電荷転送を制御する第１のトランジスタを含み、前記ビット線から前記入力ノードに伝送される信号の電圧をセンス増幅するシングルエンド型のセンスアンプと、
前記第１のトランジスタが有する閾値電圧の値に関連して電位が制御される基準電圧を、半導体装置の動作に関連して第１と第２の論理に制御される前記転送制御信号の前記第１の論理の電位として出力する基準電圧供給回路と、を備える、ことを特徴とする半導体装置。
【請求項２】
前記基準電圧供給回路は、複数の前記センスアンプがそれぞれ有する複数の前記第１のトランジスタのゲートに、前記複数の第１のトランジスタの閾値電圧のばらつき分布に関連付けられた一つの前記基準電圧を共通に供給する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基準電圧供給回路は、前記基準電圧を複数の基準電圧の中から選択する基準電圧選択回路を含む、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基準電圧選択回路は、予め設定された選択情報に基づき、前記複数の基準電圧の中から前記基準電圧を選択する、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記選択情報は、前記第１のトランジスタの閾値電圧のばらつき分布に基づき、前記ビット線に接続するメモリセルに保持される高電位の情報に対応する前記ビット線の第１の電圧と、前記メモリセルに保持される低電位の情報に対応する前記ビット線の第２の電圧との電圧範囲内から、前記第１のトランジスタの閾値電圧が逸脱する確率を最小化する一つの前記基準電圧を選択する情報である、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
所定数の前記センスアンプは、第１の方向に展開して配置される前記所定数の前記ビット線と同一方向に展開して配置されるセンスアンプ列であり、
前記基準電圧供給回路は、前記センスアンプ列に一つの前記基準電圧を共通に供給する、ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記所定数のビット線と前記センスアンプ列とを含む単位のブロックを、前記第１の方向と異なる第２の方向に繰り返して配置して、複数の前記ブロックが構成され、
前記複数の単位のブロックにそれぞれ対応して、互いに独立に制御された複数の前記基準電位が供給される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
更に、それぞれ情報を保持し、それぞれ対応する複数の前記ビット線に接続する複数のメモリセルを含むメモリセルアレイを備え、
前記複数のメモリセルは、それぞれ対応する所定数の前記ビット線を介して前記所定数の前記センスアンプに接続する、ことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記複数の基準電圧は、前記閾値電圧のばらつき分布の所定の範囲内で、前記ばらつき分布の中心に対応する第１の基準電圧と、前記第１の基準電圧より高い第２の基準電圧と、前記第１の基準電圧より低い第３の基準電圧とを含む、ことを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記複数の基準電圧は、さらに、前記第１の基準電圧と前記第２の基準電圧との間の電圧値を有する第４の基準電圧と、前記第１の基準電圧と前記第３の基準電圧との間の電圧値を有する第５の基準電圧とを含む、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
更に、前記複数の基準電圧を発生する基準電圧生成回路を備える、ことを特徴とする請求項３に記載の半導体装置。
【請求項１２】
前記基準電圧生成回路は、前記第１のトランジスタの閾値電圧をモニタして前記第１のトランジスタのプロセス依存性及び温度依存性を反映して変化するモニタ電圧を生成し、前記モニタ電圧に基づいて前記複数の基準電圧を生成する、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記センスアンプは、前記入力ノードに接続するゲートの電位に応じて出力電流を流す第２のトランジスタを含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記センスアンプは、ゲートに印加されるプリチャージ信号に応じて、前記ビット線を第１の電位にプリチャージする第３のトランジスタを含む、ことを特徴とする請求項１又は１３に記載の半導体装置。
【請求項１５】
前記センスアンプは、ゲートに印加される前記プリチャージ信号に応じて、前記入力ノードを第２の電位にプリチャージする第４のトランジスタを含む、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記センスアンプは、前記第２のトランジスタと直列に接続され、ゲートに印加される読み出し制御信号に応じて、前記第２のトランジスタの出力電流を制御する第５のトランジスタを含む、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記センスアンプは、ゲートに印加される前記プリチャージ信号に応じて、前記センスアンプの出力ノードを第２の電位にプリチャージする第６のトランジスタを含む、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
更に、前記選択情報を記憶保持するプログラム手段を備える、ことを特徴とする請求項４に記載の半導体装置。
【請求項１９】
前記基準電圧供給回路は、所定数の前記ビット線にそれぞれ対応する所定数の前記センスアンプに一つの前記基準電圧を共通に供給し、
前記選択情報は、前記所定数のセンスアンプによってそれぞれ読み出された前記所定数のビット線の信号の読み出し試験の結果に基づいて、選択すべき前記基準電圧を示す情報である、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
更に、ビルトインセルフテスト回路を備え、
前記ビルトインセルフテスト回路は、前記所定数のセンスアンプを制御し、得られた前記読み出し試験の結果に基づいて、前記選択情報を演算し、出力する、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
第１乃至第４のノードを有し、前記第１と第２のノード間を転送制御信号の電位によって電気的に導通制御する第１のトランジスタと、前記第３と第４のノード間を前記第２ノードの電位によって電気的に導通制御する第２のトランジスタと、を有するセンスアンプと、
半導体装置の動作に関連して第１と第２の論理を有する前記転送制御信号を生成する第１の回路と、
前記第１のトランジスタが有する閾値電圧の値に関連して、前記第１の論理の電位を制御し、前記第１の回路に供給する第２の回路と、を備えることを特徴とする半導体装置。
【請求項２２】
請求項１又は２１に記載の半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備える、ことを特徴とする情報処理システム。
【請求項２３】
前記コントローラは、
バスを経由して前記半導体装置に対してコマンドを送出するコマンド発行回路と、
バスを経由して前記半導体装置との間でデータを送受信し、制御に必要な処理を実行するデータ処理回路と、
を含むことを特徴とする請求項２２に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線上の情報をセンスアンプによりセンシングするシングルエンド型のセンスアンプを備えた半導体装置に関する。例えば、メモリセルに保持される情報をビット線に読み出してセンスアンプにより増幅するシングルエンド型のセンスアンプを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置においては、各々のメモリセルの小型化に伴いメモリセルを構成するキャパシタの十分な容量を確保することが困難となり、メモリセルから読み出した微小な信号電圧を確実に増幅できるセンスアンプが求められている。微小な信号電圧の増幅に適したセンスアンプの例としては、例えば、電荷転送型のセンスアンプが知られている（例えば、以下の特許文献１〜４参照）。また、従来は一般に差動型のセンスアンプが用いられ、ビット線の信号電圧と基準電圧とをそれぞれセンスアンプに入力して差動増幅を行うように構成されている。
【０００３】
センスアンプは電界効果トランジスタ（例えば、ＭＯＳトランジスタ）を用いて構成されるが、正常な動作を保証するにはＭＯＳトランジスタの閾値電圧の変動を考慮する必要がある。一般に半導体装置の微細化と大容量化により、チップ内の多数のＭＯＳトランジスタの閾値電圧のランダムなバラツキ分布が増大する傾向にある。従来から、上記差動型のセンスアンプ内に設けた一対のＭＯＳトランジスタの閾値電圧のアンバランスに起因するオフセット補償方法について多様な提案がなされている。例えば、非特許文献１には、１６種類の基準電圧を３２個のセンスアンプごとに設定することにより、チップ内のＭＯＳトランジスタの閾値電圧のランダムばらつき分布に起因する入力オフセット（入力ノードの電位のオフセット）を補償するオフセット補償技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５２６８号公報
【特許文献２】特開２００２−１５７８８５号公報
【特許文献３】特開平１１−１６３８４号公報
【特許文献４】特開２００７−７３１２１号公報
【非特許文献】
【０００５】
【非特許文献１】S. Cosemans, W.Dehaene and F. Catthoor, “A 3.6 pJ/Access 480MHz, 128kb On-Chip SRAM With 850 MHz Boost Mode in 90nm CMOS With Tunable Sense Amplifiers,”IEEE J. Solid-State Circuits, vol. 44, Issue 7, pp. 2065-2077, July 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、メモリセルの高密度配置や回路規模の縮小などの観点から、差動型のセンスアンプよりも、基準電圧の入力が不要なシングルエンド型のセンスアンプを採用することが望ましい。しかし、上記従来のトランジスタの閾値電圧のランダムなバラツキに関連するオフセット補償技術は、差動型のセンスアンプ（それは、２入力端子（第１の入力端子は、センシングされる伝送線の信号情報、第２の入力端子は、センシングの為の基準信号）を有する構造）に適用されるものであり、シングルエンド型のセンスアンプ（それは、１入力端子を有する構造）には、適用することができない。センスアンプのセンシングノードに直接関連する基準電位を供給する端子が存在しないからである。また、上記非特許文献１には、半導体メモリ内に比較的少ない個数（３２個）のセンスアンプを配置する構成に適用され、個々のセンスアンプについて基準電圧を最適化する手法を開示したものであって、大容量のＤＲＡＭ等の半導体装置に非常に多数のセンスアンプを配置する構成には適用することができない。以上のように、シングルエンド型のセンスアンプを採用して大容量の半導体装置を構成する場合、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）の閾値電圧のばらつき分布に起因するセンスアンプの性能劣化を有効に防止する手法は提案されていない。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、センシングする信号を伝送するビット線と、ゲートに印加される転送制御信号に応じて前記ビット線と入力ノードとの間の電荷転送を制御する第１のトランジスタを含み、前記ビット線から前記入力ノードに伝送される信号の電圧をセンス増幅するシングルエンド型のセンスアンプと、前記第１のトランジスタが有する閾値電圧の値に関連して電位が制御される基準電圧を、半導体装置の動作に関連して第１と第２の論理に制御される前記転送制御信号の前記第１の論理の電位として出力する基準電圧供給回路と、を備える、ことを特徴とする。
【０００８】
また、本発明の半導体装置は、第１乃至第４のノードを有し、前記第１と第２のノード間を転送制御信号の電位によって電気的に導通制御する第１のトランジスタと、前記第３と第４のノード間を前記第２ノードの電位によって電気的に導通制御する第２のトランジスタと、を有するセンスアンプと、半導体装置の動作に関連して第１と第２の論理を有する前記転送制御信号を生成する第１の回路と、前記第１のトランジスタが有する閾値電圧の値に関連して、前記第１の論理の電位を制御し、前記第１の回路に供給する第２の回路と、を備えることを特徴とする。
【０００９】
本発明の半導体装置によれば、例えば、シングルエンド型のセンスアンプの第１のトランジスタは、ビット線とセンスアンプの入力ノードの間の電荷転送スイッチとして機能し、そのゲートに印加される転送制御信号の電位を制御することにより、第１のトランジスタの閾値電圧のばらつき分布に起因するセンス増幅時の動作不良を防止している。この場合、閾値電圧のばらつき分布に関連付けられた複数の基準電圧を用意し、その中から所定数のセンスアンプに適合する一つの基準電圧を選択し、それを転送制御信号の活性化時の電位とするように制御が行われる。よって、所定数のセンスアンプにおけるセンスマージンを最適化でき、閾値電圧のばらつき分布に起因する動作不良を防止することができる。
【００１０】
本発明は、前記半導体装置に加えて、前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラとを備えて構成される情報処理システムに対しても適用することができる。
【発明の効果】
【００１１】
本発明によれば、例えば、ＤＲＡＭ等の多数の伝送線とそれらに対応する多数のセンスアンプを有する半導体装置においてシングルエンド型のセンスアンプを採用する場合、センスアンプの電荷転送スイッチとしての第１のトランジスタの閾値電圧のばらつき分布を考慮し、所定数のセンスアンプごとに第１のトランジスタのゲートに供給する基準電圧を所定の電圧幅の範囲内で制御（例えば、複数の基準電圧の中から選択された基準電圧により転送制御信号の電位を制御）するので、第１のトランジスタの閾値電圧のばらつき分布に起因するセンシング動作不良をその制御された基準電圧により防止し、良好なセンスマージンを確保することができる。また、ＤＲＡＭ等の半導体装置の微細化と大容量化により、センスアンプの第１のトランジスタのチップ内のランダムばらつき分布が増大したとしても、センスマージンの低下を有効に回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図２】本実施形態のＤＲＡＭのメモリセルアレイ領域及びその周辺領域の構成を示すブロック図である。
【図３】図２のセンスアンプ列に含まれるセンスアンプ及びその周辺部の回路構成を示す図である。
【図４】図３のセンスアンプにおいてメモリセルのハイ情報を読み出す場合の動作波形を示す図である。
【図５】図３のセンスアンプにおいてメモリセルのロー情報を読み出す場合の動作波形を示す図である。
【図６】ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のばらつき分布を示す図である。
【図７】本実施形態のＤＲＡＭのＴＧ発生回路の構成例を示す図である。
【図８】本実施形態のＤＲＡＭの基準電圧生成回路の構成例を示すブロック図である。
【図９】図８のモニタ部の回路構成例を示す図である。
【図１０】図９のモニタ部から出力されるモニタ電圧Ｖｍのプロセス／温度依存性の一例を示すグラフである。
【図１１】図８のレベル補正部の回路構成例を示す図である。
【図１２】図８の電圧加算部の回路構成例を示す図である。
【図１３】図１２の電圧加算部の回路構成の変形例を示す図である。
【図１４】図７のＴＧ発生回路の変形例を示す図である。
【図１５】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【図１６】本実施形態のＤＲＡＭの試験フローを示すフローチャートである。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１４】
本発明の技術思想の一例は、半導体装置に含まれるシングルエンド型の所定数のセンスアンプ(例えば、一つのセンスアンプ列)に対し、伝送線であるビット線とセンスアンプのゲートである入力ノードとの間のセンシングされる信号に関する電荷転送を制御する第１のトランジスタのゲートに印加される転送制御信号の活性化時の電位を、所定の電圧幅の範囲内で制御する（複数の基準電圧の中から選択された基準電圧となるように制御を行う）ものである。これら複数の基準電圧は、第１のＭＯＳトランジスタの閾値電圧のばらつき分布に関連付けられて設定されるため、センスアンプの良好なセンスマージンを確保可能な基準電圧を選択可能に構成すれば、閾値電圧のばらつき分布に起因するセンスアンプの動作不良を防止することができる。
【００１５】
本発明の技術思想は、以下に示す先行特許文献に開示された発明と組み合わせて適用することができる。
【００１６】
すなわち、特願２００８−２２２９２８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
【００１７】
また、特願２００９−２１３４３２に開示されるように、
「情報を記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
第１の電圧と当該第１の電圧より高い第２の電圧との間の電圧により動作し、前記メモリセルの情報に応じて前記ビット線に読み出される信号電圧をトランジスタのゲートに接続されるセンスノードに入力し、そのセンスノードの電圧を増幅するセンスアンプと、
ゲートに印加される転送制御電圧に応じて前記ビット線と前記センスノードとの間の電気的な接続を制御する転送トランジスタを含む転送制御回路と、
前記第１の電圧と前記メモリセルの高電位の情報に対応する第３の電圧との間に基づいて、前記ビット線を介して前記メモリセルへの情報の書き込みを行う書き込み回路と、
を備え、
前記第３の電圧は、前記第２の電圧より低くかつ前記転送制御電圧よりも高く設定され、
前記センスノードは、前記メモリセルの情報が前記ビット線に接続される前である読み出し動作の初期時に、前記転送制御電圧よりも高い電圧に設定されることを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
【００１８】
また、特願２００９−２１３８０７に開示されるように、
「複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と
前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、  第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
前記センスアンプ回路の出力ノードと前記第１のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第１のスイッチ回路と、
前記第１のデータ線と前記第２のデータ線とにそれぞれ対応する一端と他端との間の電気的な接続を制御する第２のスイッチ回路と、
前記第２のデータ線と前記リードアンプ回路の入力ノードとにそれぞれ対応する一端と他端との間の電気的な接続を制御する第３のスイッチ回路と、
前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、
前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路と、
を備え、
前記第２のスイッチ回路及び前記第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタを含み、
前記第１のトランジスタの前記ゲート端子には、それぞれ対応する前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧が印加され、前記ソース端子とドレイン端子には、それぞれ対応する前記一端と他端が接続される、ことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
【００１９】
また、特願２００９−９０４４３（特願２００８−９８２４６に基づく優先権主張出願）に開示されるように、
「メモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線に第１入出力端子が接続されて電界効果トランジスタを含むローカルセンスアンプであって、前記メモリセルへデータを書き込み、前記メモリセルのデータを増幅するローカルセンスアンプと、
前記ローカルセンスアンプの第２入出力端子が接続されるグローバルビット線と、
前記グローバルビット線に接続されるグローバルセンスアンプであって、第２入出力端子を介して前記メモリセルへデータを書きこみ、前記メモリセルのデータを増幅するグローバルセンスアンプと、
前記電界効果トランジスタの閾値電圧及び当該閾値電圧の温度依存性変動をモニタする閾値モニタ回路と、
前記閾値電圧のモニタ結果に基づき、前記メモリセルへの書込電圧を生成する生成回路とを備え、
前記グローバルセンスアンプは、前記メモリセルの書込データに基づき書込電圧を前記メモリセルに印加し、前記ローカルセンスアンプの出力電圧に基づき前記メモリセルに読出電圧を印加するようにした半導体記憶装置。」
に対して本発明の技術思想を適用することができる。
【００２０】
また、特願２００９−６２３６３（特願２００８−６８１６１に基づく優先権主張出願）に開示されるように、
「データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。」
に対して本発明の技術思想を適用することができる。
【００２１】
また、特願２００８−２２２９３８に開示されるように、
「メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
第１の制御信号に応じて、前記ビット線を第１の電位に設定する第１の電位設定回路と、
第２の制御信号に応じて、前記センスノードを第２の電位に設定する第２の電位設定回路と、
を備え、前記ビット線を前記第１の電位に設定し、かつ前記センスノードを前記第２の電位に設定した後、前記第１のＭＯＳトランジスタを介して前記ビット線を電荷分配モードで駆動して前記センスノードの信号電圧を前記第２のＭＯＳトランジスタにより増幅することを特徴とするセンスアンプ回路。」
に対して本発明の技術思想を適用することができる。
【００２２】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の実施形態においては、本発明を適用した半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）について説明する。
【００２３】
図１は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、複数のバンク（ＢＡＮＫ）に区分されたメモリセルアレイ領域１０と、各々のバンクに付随するロウ系回路領域１１及びカラム系回路領域１２が設けられている。なお、図１の例では、ｍ＋１個（ｍは整数）のバンク（ＢＡＮＫ＿０〜ＢＡＮＫ＿ｍ）が設けられている。また、図１に示すＤＲＡＭは、ロウデコーダ・Ｘタイミング生成回路２０、カラムデコーダ・Ｙタイミング生成回路２１、データ制御回路２２、データラッチ回路２３、入出力インターフェース２４、内部クロック生成回路２５、制御信号生成回路２６、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路２７、ＴＧ発生回路４０（４０ａ）、プログラム回路４１、基準電圧生成回路７０、ビルトインセルフテスト回路（ＢＩＳＴ）８０を含んでいる。
【００２４】
メモリセルアレイ領域１０には、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣが形成されている。ワード線ＷＬの延在方向に複数のビット線ＢＬが第１の方向に展開してそれぞれ配置される。ビット線ＢＬの延在方向に複数のワード線ＷＬが第２の方向に展開してそれぞれ配置される。ロウ系回路領域１１には、ワード線を駆動する多数のサブワードドライバ回路（不図示）等の回路が設けられている。カラム系回路領域１２には、後述するように多数のセンスアンプを含むセンスアンプ列等の回路が設けられている。
【００２５】
メモリセルアレイ領域１０は、データ転送用のバスＢ３を介してデータラッチ回路２３に接続されている。データラッチ回路２３は、データ転送用のバスＢ２を介して入出力インターフェース２４に接続されている。入出力インターフェース２４は、データ転送用のバスＢ１を介して外部との間でデータ入出力（ＤＱ）を行うとともに、データストローブ信号ＤＱＳ、／ＤＱＳの入出力を行う。バスＢ１、Ｂ２、Ｂ３を経由したデータ転送は、データ制御回路２２によって制御され、入出力インターフェース２４における出力タイミングは、外部からのクロック信号ＣＫ、／ＣＫを供給されるＤＬＬ回路２７によって制御されている。また、ロウデコーダ・Ｘタイミング生成回路２０は各バンクのロウ系回路領域１１の回路を制御し、カラムデコーダ・Ｙタイミング生成回路２１は各バンクのカラム系回路領域１２の回路を制御する。
【００２６】
内部クロック生成回路２５は、外部からのクロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロックを生成し、ＤＲＡＭの各部に供給する。制御信号生成回路２６は、外部からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいて制御信号を生成し、ＤＲＡＭの各部に供給する。なお、ロウデコーダ・Ｘタイミング生成回路２０、カラムデコーダ・Ｙタイミング生成回路２１、データ制御回路２２には、外部からのアドレスＡＤＤ及びバンクアドレスＢＡが供給される。
【００２７】
基準電圧生成回路７０は、シングルエンド型センスアンプの入力ノード（入力ゲート端子）にセンシングする信号を電荷転送するトランジスタのゲート端子に印加する電位を生成し、ＴＧ発生回路４０に供給する回路である。
【００２８】
ＴＧ発生回路４０は、前記電荷転送するトランジスタのゲート端子に印加する信号を生成し、センスアンプが含まれるカラム系回路領域１２へ出力する回路であり、その信号は半導体装置のセンシング動作に対応してＨｉｇｈ（第１の論理）とＬｏｗ（第２の論理）をファンクショナブルに生成する。更に、第１の論理に関連する信号の電位を制御する。
【００２９】
プログラム回路４１は、第１の論理の電位をどの電位に設定するかを決定する情報を有する。
【００３０】
ビルトインセルフテスト回路（ＢＩＳＴ）８０は、半導体装置の試験を内部（自分自身）で行う機能を有する。更に、試験結果からプログラム回路４１に記憶する前記情報を算出（演算）する機能を有する。ビルトインセルフテスト回路８０は、周知のアドレスパターン及びデータパターン並びに内部の制御信号を生成する。これらの信号は、ロウデコーダ・Ｘタイミング生成回路２０、カラムデコーダ・Ｙタイミング生成回路２１、データ制御回路２２、データラッチ回路２３、入出力インターフェース２４、内部クロック生成回路２５、制御信号生成回路２６等に出力される。
【００３１】
次に図２は、図１のＤＲＡＭのうちメモリセルアレイ領域１０及びその周辺領域の構成を示すブロック図である。図２においては、マトリクス状に配置された複数のメモリセルアレイ３０が配置されるとともに、メモリセルアレイ３０の周囲には複数のサブワードドライバ３１、複数のセンスアンプ列３２、複数のセンスアンプ駆動回路３３がそれぞれ配置されている。さらに、図２の左側にはカラムデコーダ３５が配置され、図２の下側にはロウデコーダ３４が配置されている。図２の例では、メモリセルアレイ３０がワード線延伸方向（第１の方向）に４個、ビット線延伸方向（第２の方向）に８個並び、全部で３２個（４×８個）のメモリセルアレイ３０が配置されている。また、各々のメモリセルアレイ３０に対し、ワード線延伸方向の両側にはサブワードドライバ３１が配置され、ビット線延伸方向の両側にはセンスアンプ列３２が配置されている。各々のセンスアンプ駆動回路３３は、サブワードドライバ３１とセンスアンプ列３２に囲まれた領域に配置されている。それぞれが、第１の方向に展開して配置された複数のビット線ＢＬと、前記複数のビット線ＢＬにそれぞれ対応する複数のセンスアンプで構成されるセンスアンプ列３２によって、一つの単位のブロックが定義される。
【００３２】
以上の構成において、各々のメモリセルアレイ３０には、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された複数のメモリセルＭＣが形成されている。ロウデコーダ３４はロウアドレスに対応するメインワード線（不図示）を選択し、カラムデコーダ３５はカラムアドレスに対応するビット線ＢＬを選択する。各々のサブワードドライバ３１は、上記選択されたメインワード線と下位のロウアドレスに基づき１本のサブワード線（ワード線ＷＬ）を選択する。各々のセンスアンプ列３２には、隣接するメモリセルアレイ３０の各々のビット線ＢＬに接続される所定数のセンスアンプＳＡ（図３）がワード線延伸方向に並んで配置されている。例えば、図２の両端の２つのセンスアンプ列３２を除いた各々のセンスアンプ列３２には、１０２４個のセンスアンプＳＡが配置されている。この場合、図２の３２個のメモリセルアレイ３０には、全部で３２７６８個のセンスアンプＳＡが含まれることになる。なお、センスアンプ駆動回路３３の構成及び動作については後述する。
【００３３】
次に、図２のセンスアンプ列３２に含まれるセンスンプＳＡの具体的な回路構成及び動作について図３〜図６を参照して説明する。図３は、センスアンプＳＡ及びその周辺部の回路構成を示す図であり、１つのメモリセルＭＣと、ビット線ＢＬを介してメモリセルＭＣに接続される１つのセンスアンプＳＡとを示している。メモリセルＭＣは、ＮＭＯＳ型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成される１Ｔ１Ｃ型のメモリセルである。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとプレート電圧ＶＰＬＴとの間に接続されている。また、ビット線ＢＬにはビット線容量ＣＢＬが形成されている。このビット線容量ＣＢＬは、配線の寄生容量やメモリセルＭＣの接続数に依存して定まる。
【００３４】
センスアンプＳＡは、Ｎ型のＭＯＳトランジスタＱ１、Ｑ３、Ｑ２、Ｑ５と、Ｐ型のＭＯＳトランジスタＱ４、Ｑ６とを含んで構成されるシングルエンド型のセンスアンプである。トランジスタＱ１（本発明の第１のトランジスタ）は電荷転送スイッチとして機能し、ゲートに印加される転送制御信号ＴＧに応じて、ビット線ＢＬとセンスアンプＳＡの入力ノードであるセンスノードＮｓ（ＭＯＳトランジスタＱ２のゲート）との間の接続を制御する。なお、センスノードＮｓには容量ＣＮが形成されている。トランジスタＱ３（本発明の第３のトランジスタ）はビット線ＢＬのプリチャージ回路として機能し、ビット線ＢＬとグランド電位ＶＳＳとの間に接続され、ゲートに印加されたプリチャージ信号ＰＣに応じてビット線ＢＬをグランド電位ＶＳＳにプリチャージする。トランジスタＱ４（本発明の第４のトランジスタ）はセンスノードＮｓのプリチャージ回路として機能し、センスノードＮｓと電源電圧ＶＤＤの間に接続され、ゲートに印加されたプリチャージ信号／ＰＣに応じてセンスノードＮｓを電源電圧ＶＤＤにプリチャージする。なお、プリチャージ信号／ＰＣは、プリチャージ信号ＰＣとは逆極性で制御される。トランジスタＱ４、Ｑ６がＮ型のＭＯＳトランジスタであれば、それらのゲートは、プリチャージ信号ＰＣで制御される。プリチャージ信号ＰＣは、イコライズ信号であることが理解できる。
【００３５】
また、ＭＯＳトランジスタＱ２、Ｑ５、Ｑ６は、電源電圧ＶＤＤとグランド電位ＶＳＳの間に直列接続されている。センス増幅用のＭＯＳトランジスタＱ２（本発明の第２のトランジスタ）のゲートはセンスノードＮｓに接続され、センスノードＮｓの電位に応じてＭＯＳトランジスタＱ２がオン・オフする。トランジスタＱ５（本発明の第５のトランジスタ）は読み出し制御スイッチとして機能し、ゲートに印加された読み出し制御信号ＲＥに応じて、トランジスタＱ５と出力ノード／ＤＬ（センスアンプＳＡの出力端子）との間の接続を制御する。トランジスタＱ６は出力ノード／ＤＬのプリチャージ回路として機能し、ゲートに印加されたプリチャージ信号／ＰＣに応じて、出力ノード／ＤＬを電源電圧ＶＤＤにプリチャージする。トランジスタＱ６に供給される電源電圧ＶＤＤは、トランジスタＱ４に供給される電源電圧ＶＤＤと異なる電位としてもよい。トランジスタＱ２、Ｑ５の接続順序は問わない。
【００３６】
なお、実際にはセンスアンプＳＡの周辺に、メモリセル１０への書き込み／再書き込みを行うための各種回路が配置されるが、本発明とは直接関係しないので図示を省略している。
【００３７】
次に、図３のセンスアンプＳＡにおいて、メモリセルＭＣに保持される情報を読み出す場合の動作について、図４及び図５を用いて説明する。図４は、センスアンプＳＡにおいてメモリセルＭＣのハイ情報を読み出す場合の動作波形図であり、図５は、センスアンプＳＡにおいてメモリセルＭＣのロー情報を読み出す場合の動作波形図である。図４及び図５の上部に示すように、読み出し動作の全体を４つの期間（Ｔ１〜Ｔ４）に区分して示している。
【００３８】
まず、期間Ｔ１において、プリチャージ信号ＰＣがハイからローに、プリチャージ信号／ＰＣがローからハイにそれぞれ制御される。これにより、ビット線ＢＬがグランド電位ＶＳＳにプリチャージされた状態でフローティングとなり、出力ノード／ＤＬが電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。続いて期間Ｔ２において、ワード線ＷＬが電源電圧ＶＤＤに駆動されて選択トランジスタＱ０がオンし、メモリセルＭＣのハイ情報がビット線ＢＬに読み出される。その結果、ビット線ＢＬの電位は、図４に示す電圧ＶＢＬＨまで上昇する。
【００３９】
次いで期間Ｔ３において、ＭＯＳトランジスタＱ１のゲートに印加される転送制御信号ＴＧが低電位（第２の論理）であるグランド電位ＶＳＳから高電位（第１の論理）である基準電圧ＶＲＥＦに制御される。このとき、ビット線ＢＬの電圧ＶＢＬＨが基準電圧ＶＲＥＦからＭＯＳトランジスタＱ１の閾値電圧分布Ｄ１を引いた値の分布の上限と比べて高い場合、ＭＯＳトランジスタＱ１はオフしたままであり、センスノードＮｓの電位は電源電圧ＶＤＤを保つ。ここで、図４に示す閾値電圧分布Ｄ１は、チップ内に存在する個数分（例えば上述の３２７６８個）のＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のランダムなばらつき分布を表しており、この分布は一般に正規分布となることが知られている。
【００４０】
次いで期間Ｔ４において、読み出し制御信号ＲＥが一定期間ハイを保つように制御され、これによりＭＯＳトランジスタＱ５がオンする。このとき、ＭＯＳトランジスタＱ２のゲート電圧が電源電圧ＶＤＤを保っているので、ＭＯＳトランジスタＱ２の閾値電圧分布Ｄ２の上限よりも高い電圧になっている。そのため、ＭＯＳトランジスタＱ２がオンすることになり、出力ノード／ＤＬの電位は電源電圧ＶＤＤからグランド電位ＶＳＳまで低下し、ハイ情報読み出し時の反転データとして出力ノード／ＤＬから出力される。
【００４１】
一方、センスアンプＳＡにおいてロー情報を読み出す場合には、図５に示すような動作波形図となる。まず、期間Ｔ１の動作波形は図４の場合と同様になる。続いて期間Ｔ２において、ワード線ＷＬが電源電圧ＶＤＤに駆動されて選択トランジスタＱ０がオンし、メモリセルＭＣのロー情報がビット線ＢＬに読み出される。この場合のビット線ＢＬの電位は、グランド電位ＶＳＳのままに保たれる。
【００４２】
次いで期間Ｔ３において、上述の転送制御信号ＴＧが基準電圧ＶＲＥＦに制御される。このとき、ビット線ＢＬのグランド電位ＶＳＳが基準電圧ＶＲＥＦからＭＯＳトランジスタＱ１の閾値電圧分布Ｄ１を引いた値の分布の下限と比べて低い場合、ＭＯＳトランジスタＱ１はオンし、チャージシェアによって電荷が移動する。具体的には、センスノードＮｓの容量ＣＮに蓄えられた電荷がビット線容量ＣＢＬ及びメモリセルＭＣのキャパシタＣｓに転送される。一般に、ＣＢＬ＋Ｃｓ＞＞ＣＮとなるため、この関係を反映して、図５に示すようにビット線ＢＬの電位は僅かに上昇して電圧ＶＢＬＬとなる。この電圧ＶＢＬＬは、上述の基準電圧ＶＲＥＦからＭＯＳトランジスタＱ１の閾値電圧分布Ｄ１を引いた値の分布の下限よりも低いことが望ましい。これは上記のチャージシェアが完全に行われるための条件であり、この場合はセンスノードＮｓの電位とビット線ＢＬの電位が等しくなる。
【００４３】
次いで期間Ｔ４において、読み出し制御信号ＲＥが一定期間ハイを保つように制御され、これによりＭＯＳトランジスタＱ５がオンする。このとき、ＭＯＳトランジスタＱ２のゲート電圧が電圧ＶＢＬＬを保っているので、ＭＯＳトランジスタＱ２の閾値電圧分布Ｄ２の下限よりも低い電圧になっている。そのため、ＭＯＳトランジスタＱ２がオフを保ち続け、出力ノード／ＤＬの電位は電源電圧ＶＤＤを保持し、ロー情報読み出し時の反転データとして出力ノード／ＤＬから出力される。
【００４４】
図４及び図５において、ビット線ＢＬの上述の電圧ＶＢＬＨ、ＶＢＬＬは電源電圧ＶＤＤに比べて低いので、ＭＯＳトランジスタＱ１のオン・オフを制御する際にＭＯＳトランジスタＱ１の閾値電圧分布Ｄ１の影響を強く受ける。そのため、基準電圧ＶＲＥＦの値は、一般に閾値電圧Ｖｔ１のばらつき分布である正規分布の中心が２つの電圧ＶＢＬＨ、ＶＢＬＬの中間になるように設定される。このようにすれば、センスアンプＳＡによりハイ情報／ロー情報が正しく判定される確率を最大化することができる。一方、センスノードＮｓにおけるハイレベルとローレベルの差は、ＶＤＤ−ＶＢＬＬと大きな値になるため、ＭＯＳトランジスタＱ２の閾値電圧分布Ｄ２に対して十分なマージンを確保することが可能となる。
【００４５】
図６は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のランダムなばらつき分布である正規分布を表すグラフである。図６において、横軸はＭＯＳトランジスタＱ１の閾値電圧分布Ｄ１を標準偏差σで正規化した値、縦軸は度数を表している。図６では横軸の範囲として、±３．６σ、±４σ、±４．４σの３通りを示している。ここでは、上述したようにチップ内に３２７６８個のセンスアンプＳＡ（同数のＭＯＳトランジスタＱ１）が存在することを想定している。よって、上記各範囲のうち±４．４σ（９９．９９９％）としたとき、確率的に全てのＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１が範囲内に入ることになる。よって、図４及び図５の２つの電圧ＶＢＬＨ、ＶＢＬＬの差が４．４σ以上であれば、全てのセンスアンプＳＡは正常に動作するが、そのためには十分な信号量が必要となる。一般に、ＤＲＡＭの微細化が進む場合はキャパシタＣｓの容量が小さくなって読み出し信号量が減衰する一方、上記標準偏差σは増加するので、σ＝±４．４の範囲内でセンスアンプＳＡを動作させることは困難である。
【００４６】
本実施形態のＤＲＡＭでは、±４．４σよりも狭い範囲（例えば、±４σの範囲）でセンスアンプＳＡを動作させることを想定する。図６に示すように、３２７６８個のセンスアンプＳＡ（ＭＯＳトランジスタＱ１）のうちの３２７６６個（９９．９９４％）については閾値電圧Ｖｔ１が±４σの範囲内に入り、残りの２個については閾値電圧Ｖｔ１が±４σの範囲から外れている。ここで、閾値電圧分布Ｄ１の中心（０σ）に対応する基準電圧ＶＲＥＦ１と、中心から０．４σだけ高い値（＋０．４σ）に対応する基準電圧ＶＲＥＦ２と、中心から０．４σだけ低い値（−０．４σ）に対応する基準電圧ＶＲＥＦ３をそれぞれ用意する。この場合、基準電圧ＶＲＥＦ２は、上述の２個のセンスアンプＳＡが低い側に外れた場合に対応し、基準電圧ＶＲＥＦ３は、上述の２個のセンスアンプＳＡが高い側に外れた場合に対応する。
【００４７】
本実施形態では、１０２４個のセンスアンプＳＡ毎に３つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３を独立して選択可能に制御を行う。１０２４個単位のセンスアンプＳＡの閾値電圧分布Ｄ１を考慮すると、図６に示すように、１０２４個のセンスアンプＳＡ(同数のＭＯＳトランジスタＱ１）のうち高い確率で１０２４個全て（９９．９６８％）が±３．６σの範囲内に入ることがわかる。そこで、閾値電圧Ｖｔ１が高い側に外れたＭＯＳトランジスタＱ１が存在するセンスアンプ列３２（１０２４個単位のセンスアンプＳＡ）に対し基準電圧ＶＲＥＦ２を供給すると、正常に動作する範囲は−３．６σから＋４．４σの範囲にシフトする。この場合、残りの１０２３個のセンスアンプＳＡ（同数のＭＯＳトランジスタＱ１）を含めて１０２４個全てについて閾値電圧Ｖｔ１が高い確率で上記シフトされた範囲に入る。これは、１０２４個のうちの２個のＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１が±３．６σの範囲から外れる確率が極めて低いためである。同様に、閾値電圧Ｖｔ１が低い側に外れた場合は基準電圧ＶＲＥＦ３を供給することにより、正常に動作する範囲を−４．４σから＋３．６σの範囲にシフトさせればよい。なお、本実施形態では一設定例を示したものであり、これに限られることなく、単位となるセンスアンプＳＡの個数、標準偏差σの値、電圧ＶＢＬＨ、ＶＢＬＬの各電圧値などを自在に設定して本発明を適用することができる。これらのことは、複数のセンスアンプＳＡを動作させて、それぞれ対応する複数の期待値と比較して得られる複数の試験結果から、複数のトランジスタＱ１の分布を演算によって推定する。この演算結果から、基準電圧ＶＲＥＦをどのようにシフトすればよいかが理解できる。この演算は、外部のテスタまたはビルトインセルフテスト回路（ＢＩＳＴ）８０によって、実施する。
【００４８】
なお、本実施形態では、基準電圧ＶＲＥＦの選択単位である１０２４個のセンスアンプＳＡがセンスアンプ列３２に対応する場合を説明したが、センスアンプ列３２と対応付けることなく任意の個数のセンスアンプＳＡに対し他のセンスアンプＳＡとは独立に基準電圧ＶＲＥＦを選択するようにしてもよい。例えば、第１の方向に展開して配置される４つのセンスアンプ列３２（４０９６個のセンスアンプＳＡ）としてもよい。または、一つのメモリセルアレイ３０を挟むように配置される２つのセンスアンプ列３２（２０４８個のセンスアンプＳＡ）としてもよい。これらの場合、選択単位である所定数のセンスアンプＳＡと、これに接続される複数のビット線ＢＬを含むメモリセルアレイ３０とを含む単位のメモリブロック（ブロック）とし、このメモリブロックを繰り返し配置して全体の半導体装置を構成することができる。
【００４９】
次に図７は、ＭＯＳトランジスタＱ１のゲートに印加される転送制御信号ＴＧを発生するＴＧ発生回路４０の構成例を示している。このＴＧ発生回路４０は、図２のセンスアンプ駆動回路３３に含まれる回路であり、隣接するセンスアンプ列３２に含まれる１０２４個のセンスアンプＳＡに対して転送制御信号ＴＧを供給する。図７に示すように、ＴＧ発生回路４０は、プログラム回路４１と、選択回路４２（基準電圧選択回路：第２の回路）と、出力回路４３（基準電圧供給回路：第１の回路）とを含んでいる。
【００５０】
図７に示す３つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は後述の基準電圧生成回路７０（図８）から出力され、選択回路４２に入力される。プログラム回路４１は、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３の中から所望の基準電圧を選択するための情報（選択情報）を記憶保持するプログラム手段であり、基準電圧ＶＲＥＦ１、ＶＲＥＲ２、ＶＲＥＦ３の選択結果に対応して活性化される選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３を出力する。この場合の選択方法としては、例えば、図１６に示される様に、全てのメモリセルＭＣに対してハイ書き込み及びロー書き込み並びにそれらに対するハイ読み出し及びロー読み出し、期待値との比較の試験を行い、期待値と不一致である不良とされたメモリセルＭＣが属するメモリセルアレイ３０に対応するセンスアンプ列３２に対し、ハイ読み出しの不良であれば基準電圧ＶＲＥＦ３を選択し、ロー読み出しの不良であれば基準電圧ＶＲＥＦ２を選択すればよい。詳細には、すべてのセンスアンプＳＡの比較結果を読み出し、センスアンプ列３２毎に対応する複数の比較結果を演算し、センスアンプ列３２毎に対応する前記選択の条件を決定する。これら読み出しと演算（複数のトランジスタＱ１の分布の推定）は、半導体装置の外部からテスタ等で実行することができる。または、半導体装置内に搭載するビルトインセルフテスト回路（ＢＩＳＴ）８０によって実行することができる。また、前記演算は、一つのセンスアンプ列３２に対する一つの比較結果として、処理してもよい。プログラム回路４１におけるプログラム方法としては、例えば、レーザによりヒューズ素子を切断する方法や、アンチヒューズ素子の電気的破壊によるプログラム方法を採用することができる。ビルトインセルフテスト回路（ＢＩＳＴ）８０で実行する場合、アンチヒューズ素子の電気的破壊によるプログラム方法を採用することが、好ましい。本願の技術思想から、少なくとも一つのセンスアンプへの試験に対して効果を有する。
【００５１】
選択回路４２は、入力される３つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３に接続される３系統のスイッチ回路群を含み、それぞれが選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３に応じて選択される。各スイッチ回路は、並列接続されるＰ型及びＮ型の一対のＭＯＳトランジスタとそのゲートの極性を反転させるインバータからなる。選択回路４２から出力される基準電圧ＶＲＥＦは、出力回路４３の一端に入力され、出力回路４３から転送制御信号ＴＧが出力される。この出力回路４３は、直列接続されるＰ型及びＮ型の一対のＭＯＳトランジスタからなり、各ゲートに入力信号ｉｎが印加され、各ドレインから転送制御信号ＴＧが出力される。これにより、転送制御信号ＴＧの活性化時の電位（ハイレベル）が上述の基準電圧ＶＲＥＦとなるよう制御されることになる。
【００５２】
以下、上述の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３を生成する基準電圧生成回路７０の構成及び動作について説明する。図８は、基準電圧生成回路７０の構成例を示すブロック図である。図８に示す基準電圧生成回路７０は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動をモニタしてモニタ電圧Ｖｍを生成するモニタ部５０と、モニタ部５０から出力されるモニタ電圧Ｖｍのレベルを補正して基準電圧ＶＲＥＦ１を生成するレベル補正部５１と、基準電圧ＶＲＥＦ１を基準として基準電圧ＶＲＥＦ２、ＶＲＥＦ３を生成する電圧加算部５２ａ、５２ｂとにより構成される。
【００５３】
図９は、図８のモニタ部５０の回路構成例を示す図である。図９に示すようにモニタ部５０は、レプリカＭＯＳトランジスタＱ１Ｒと、定電流源６０と、２つのオペアンプ６１、６２とを含んで構成されている。なお、モニタ部５０には、正の電源電圧ＶＤＬ及び負の電源電圧ＶＥＬが供給される。レプリカＭＯＳトランジスタＱ１Ｒは、モニタ対象であるＭＯＳトランジスタＱ１（図３）のレプリカトランジスタとして機能し、ＭＯＳトランジスタＱ１とほぼ同形状かつ同サイズとなるように形成されている。レプリカＭＯＳトランジスタＱ１Ｒには、ソースに接続された定電流源６０を流れるバイアス電流Ｉｂと等しいドレイン電流が流れる。
【００５４】
オペアンプ６１には、マイナス側入力端子に抵抗を介してレプリカＭＯＳトランジスタＱ１Ｒのソースが接続され、プラス側入力端子に電位ＶＸが入力される。この電位ＶＸは、電圧ＶＢＬＨ(図４)と電圧ＶＢＬＬ（図５）の中間の電圧に設定される。オペアンプ６１の出力電圧は抵抗を介して、レプリカＭＯＳトランジスタＱ１Ｒのゲートに入力される。オペアンプ６１の出力電圧が入力される後段のオペアンプ６２はボルテージフォロアを構成しモニタ電圧Ｖｍを出力する。これにより、バイアス電流Ｉｂが流れる状態のレプリカＭＯＳトランジスタＱ１Ｒのゲートソース間電圧が閾値電圧Ｖｔ１として取り出され、モニタ電圧Ｖｍは電位ＶＸにレプリカＭＯＳトランジスタＱ１Ｒの閾値電圧Ｖｔ１Ｒを加えた値に一致するようにフィードバック制御される（Ｖｍ＝ＶＸ＋Ｖｔ１Ｒ）。従って、モニタ電圧Ｖｍは、レプリカＭＯＳトランジスタＱ１Ｒのプロセス依存性と温度依存性を反映して変化する。
【００５５】
図１０は、モニタ部５０から出力されるモニタ電圧Ｖｍのプロセス／温度依存性の一例を示すグラフである。図１０では、製造プロセスのばらつきに対応して、標準的な動作特性Ｓａ（ｔｙｐ）と、高速な動作特性Ｓａ（ｆａｓｔ）と、低速な動作特性Ｓａ（ｓｌｏｗ）の３通りを比較し、それぞれについて温度とモニタ電圧Ｖｍの変動量の関係をグラフにして示している。なお、縦軸のモニタ電圧Ｖｍの変動量は、製造プロセスが“ｔｙｐ”、温度が５０℃の場合を基準として求めた値である。また、図９のバイアス電流Ｉｂが１ｎＡに設定される場合を想定する。図１０に示すように、モニタ電圧Ｖｍは温度上昇に伴い減少し、かつ動作の高速化に伴い減少する。
【００５６】
図１１は、図８のレベル補正部５１の回路構成例を示す図である。図１１に示すように、レベル補正部５１は、セレクタ６３と、タップ選択回路６４と、ローパスフィルタ６５と、３つのオペアンプ６６、６７、６８とを含んで構成されている。セレクタ６３は、タップ選択回路６４から送られる情報に基づき、正の電源電圧ＶＤＬと負の電源電圧ＶＥＬの間の多数の中間電位の中から抵抗分割により選択された所望の電位を補正量ＶＣとして出力する。タップ選択回路６４には、セレクタ６３で選択可能な中間電位の情報がプログラムされている。
【００５７】
初段のオペアンプ６６は、モニタ部５０のモニタ電圧Ｖｍを反転増幅する。２段目のオペアンプ６７には、抵抗とキャパシタからなるローパスフィルタ６５を通って平滑化された上述の補正量ＶＣがシフト電圧として入力され、オペアンプ６７から、モニタ電圧Ｖｍに補正量２ＶＣを加えた信号Ｖｍ＋２ＶＣが出力される。ドライバとしての３段目のオペアンプ６８はボルテージフォロアを構成し、Ｖｍ＋２ＶＣに一致する基準電圧ＶＲＥＦ１を出力する。ここで、補正量２ＶＣの値は、ＭＯＳトランジスタＱ１の閾値Ｖｔ１の分布の中心値をウエハ検査などによりも求めた値Ｖｔ１Ｃを用いて、２ＶＣ＝Ｖｔ１Ｃ−Ｖｔ１Ｒに設定される。このように設定することで、レプリカＭＯＳトランジスタＱ１Ｒの閾値電圧Ｖｔ１Ｒと上記の値Ｖｔ１Ｃとの差を補正することができる。
【００５８】
図１２は、図８の電圧加算部５２ａ、５２ｂの回路構成例を示す図である。なお、基準電圧ＶＲＥＦ２を生成する電圧加算部５２ａと基準電圧ＶＲＥＦ３を生成する電圧加算部５２ｂは回路構成が共通になる。図１２に示すように、電圧加算部５２ａ（５２ｂ）は、３つのオペアンプ６９、７０、７１を含んで構成されている。初段のオペアンプ６９は、基準電圧ＶＲＥＦ１と＋０．４σ（−０．４σ）に相当する電圧値を加算して反転増幅する。２段目のオペアンプ７０は、オペアンプ６９の出力をさらに反転増幅して電圧ＶＲＥＦ１＋０．４σ（−０．４σ）を生成する。ドライバとしての３段目のオペアンプ７１はボルテージフォロアを構成し、ＶＲＥＦ１＋０．４σ（−０．４σ）に一致する基準電圧ＶＲＥＦ２（ＶＲＥＦ３）を出力する。従って、これらの基準電圧ＶＲＥＦ２、ＶＲＥＦ３は、基準電圧ＶＲＥＦ１と同様、レプリカＭＯＳトランジスタＱ１Ｒのプロセス依存性と温度依存性を反映して変化する。
【００５９】
また、図１３は、図１２の電圧加算部５２ａ、５２ｂの回路構成の変形例を示す電圧加算部５２ｃ、５２ｄの図である。図１３に示す変形例では、図１２と比べると、＋０．４σ（−０．４σ）に相当する電圧値が印加される抵抗Ｒ３を可変抵抗Ｒ３’で置き換えた点が異なっている。よって、初段のオペアンプ７２の入力端子に印加される電圧値を調整することができる。このように構成することで、実際の閾値電圧Ｖｔ１のばらつき量に応じて基準電圧ＶＲＥＦ２、ＶＲＥＦ３の値を調整可能となり、最適なシフト量を設定することができる。
【００６０】
本実施形態においては、図１〜図１３に基づき説明した構成及び動作に限られることなく、多様な変形例がある。図１４は、図７のＴＧ発生回路４０の構成の変形例を示している。図１４に示す変形例に係るＴＧ発生回路４０ａは、図７の構成に加えて、より細分化した参照信号を選択可能な構成を有する。すなわち、図７の３つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３に加えて、基準電圧ＶＲＥＦ１、ＶＲＥＦ２の中間電位である基準電圧ＶＲＥＦ４と、基準電圧ＶＲＥＦ２、ＶＲＥＦ３の中間電位である基準電圧ＶＲＥＦ５を含む５つの基準電圧を選択することができる。そのため、プログラム回路４１ａは、５つの基準電圧ＶＲＥＦ１〜ＶＲＥＦ５の選択結果に応じて活性化される選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５を出力し、選択回路４２ａは、入力される５つの基準電圧ＶＲＥＦ１〜ＶＲＥＦ５の中から、選択信号ＳＥＬ１〜ＳＥＬ５に基づき選択される信号を基準電圧ＶＲＥＦとして出力する５系統のスイッチ回路群を含んでいる。図１４の変形例によれば、回路規模は比較的大きくなるが、より多数のセンスアンプＳＡを配置する場合や、標準偏差σがより大きな値になる場合であっても、適切な基準電圧ＶＲＥＦを選択可能になるという効果がある。
【００６１】
次に、半導体装置を含むシステムに対して本発明を適用する場合を説明する。図１５は、本実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【００６２】
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、本実施形態のメモリセルＭＣが多数配置されている。バックエンド・インターフェース１０２には、本実施形態のセンスアンプ列３２及びその周辺の回路が含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスをそれぞれ経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１５では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【００６３】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図１５のコントローラ２００自体に含まれる構成であってもよい。
【００６４】
図１５の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明には、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正が含まれる。
【００６６】
例えば、本実施形態では、グランド電位ＶＳＳを基準とする電位関係を有する構成を説明したが、高電位側の電源電圧ＶＤＤを基準として電位関係を逆転させた構成を採用しても本発明を適用することができる。この場合、本実施形態の回路構成（図３）に含まれるＮチャネル型のトランジスタをＰチャネル型のトランジスタ等に置換してもよい。また、センスアンプＳＡ等の回路形式は、本実施形態で開示した回路形式には限られずに採用することができる。例えば、ビット線ＢＬ及びセンスアンプＳＡの構成は、階層化されたシングルエンドビット線構造を採用してもよい。また、センスアンプＳＡを構成する複数のトランジスタの少なくとも一部のトランジスタの構造は、プレーナ型のトランジスタに限られず、例えば縦型のトランジスタ構造を採用してもよい。更に、各種制御信号を生成する回路は、実施形態に開示された回路形式には限られない。
【００６７】
また、本実施形態の各トランジスタとしては、様々な材料、構造の電界効果トランジスタ（Field Effect Transistor : FET）を用いることができる。例えば、ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。また、第１のトランジスタ以外のトランジスタは、ＦＥＴ以外のトランジスタを用いてもよい。また、Ｎチャンネル型のトランジスタ（ＮＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ（ＰＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。さらに、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
【００６８】
また、本発明は、半導体装置としてのＤＲＡＭに限られることなく、それぞれが内部に伝送線とその伝送線に接続するアンプを含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、これらＣＰＵ等にそれぞれ含まれる記憶機能部に適用してもよい。
【００６９】
以下、本発明で開示した内容の一部を付記として記載する。
［付記１］
センシングする信号が、第１の電位で制御される転送トランジスタを介してトランジスタのゲート端子に接続するアンプを有する半導体装置の試験方法において、
前記アンプを動作させてセンシングされた信号と期待値とを比較し、
前記比較の結果が不一致である前記アンプに対応する前記第１の電位を制御する値を算出する、半導体装置の試験方法。
［付記２］
それぞれが複数の前記アンプを有する複数のグループを動作させて、前記複数のグループにそれぞれ対応する複数の前記比較の結果と複数の期待値をそれぞれ比較し、
前記比較の結果が不一致である前記グループに含まれる複数のアンプに共通に供給する前記第１の電位を制御する値を算出する、付記１に記載の半導体装置の試験方法。
［付記３］
前記それぞれの比較は、前記複数のグループがそれぞれ有する複数の前記比較の結果と複数の期待値を比較する、付記２に記載の半導体装置の試験方法。
［付記４］
前記算出は、複数の一致を示す比較結果と不一致を示す比較結果とを演算する、付記２又は３に記載の半導体装置の試験方法。
［付記５］
前記比較と算出は、半導体装置に含まれるビルトインセルフテスト回路で実行する、付記１乃至４のいずれか一項に記載の半導体装置の試験方法。
【符号の説明】
【００７０】
１０…メモリセルアレイ領域
１１…ロウ系回路領域
１２…カラム系回路領域
２０…ロウデコーダ・Ｘタイミング生成回路
２１…カラムデコーダ・Ｙタイミング生成回路
２２…データ制御回路
２３…データラッチ回路
２４…入出力インターフェース
２５…内部クロック生成回路
２６…制御信号生成回路
２７…ＤＬＬ回路
３０…メモリセルアレイ
３１…サブワードドライバ
３２…センスアンプ列
３３…センスアンプ駆動回路
３４…ロウデコーダ
３５…カラムデコーダ
４０、４０ａ…ＴＧ発生回路
４１、４１ａ…プログラム回路
４２、４２ａ…選択回路
４３、４３ａ…出力回路
５０…モニタ部
５１…レベル補正部
５２ａ、５２ｂ、５２ｃ、５２ｄ…電圧加算部
６０…定電流源
６１、６２、６６、６７、６８、６９、７０、７１、７２、７３、７４…オペアンプ
６３…セレクタ
６４…タップ選択回路
６５…ローパスフィルタ
７０…基準電圧生成回路
８０…ビルトインセルフテスト回路（ＢＩＳＴ）
１００…半導体装置
１０１…メモリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＷＬ…ワード線
ＢＬ…ビット線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１〜Ｑ６…ＭＯＳトランジスタ
Ｑ１Ｒ…レプリカＭＯＳトランジスタ
ＣＢＬ…ビット線容量
ＣＮ…センスノードＮｓの容量
Ｎｓ…センスノード
Ｂ１、Ｂ２、Ｂ３…バス
ＰＣ、／ＰＣ…プリチャージ信号
ＴＧ…転送制御信号
ＲＥ…読み出し制御信号
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＤＬ…正の電源電圧
ＶＥＬ…負の電源電圧
ＶＰＬＴ…プレート電圧
ＶＢＬ…ビット線電圧
ＶＢＬＨ、ＶＢＬＬ…（ビット線の）電圧
ＶＲＥＦ、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＲＥＦ５…基準電圧
Ｖｍ…モニタ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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