(57)【要約】【課題】バイナリ探索で探索される補正値が最適値になる補正ユニットを有するシステム及びその補正方法を提供する【解決手段】システムは，被補正ユニットと，その出力が基準値により近づくような補正値をバイナリ探索し，補正値を被補正ユニットにフィードバックする補正ユニットを有し，補正ユニットは，バイナリ探索により探索された第１の補正値に対応する被補正ユニットの第１の出力と，第１の補正値に隣接する第２の補正値に対応する補正ユニットの出力であり且つ第１の出力とは基準値との大小関係が逆になる第２の出力とを比較し，基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を被補正ユニットにフィードバックする。【選択図】  図１
2011119886.tif 000002
【特許請求の範囲】
【請求項１】
被補正ユニットと，
前記被補正ユニットの出力が基準値により近づくような補正値をバイナリ探索し，前記補正値を前記被補正ユニットにフィードバックする補正ユニットとを有し，
前記補正ユニットは，前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の出力と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの出力であり且つ前記第１の出力とは前記基準値との大小関係が逆になる第２の出力とを比較し，前記基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を前記被補正ユニットにフィードバックするシステム。
【請求項２】
請求項１において，
前記補正ユニットは，前記追加判定において，前記第１の出力の前記基準値に対する大小関係に応じて，前記第１の補正値に隣接する１対の補正値のうちいずれか一方の補正値を前記第２の補正値と判定するシステム。
【請求項３】
請求項１または２において，
前記補正ユニットは，前記追加判定において，前記第１の出力と前記基準値との差分である第１の絶対値と，前記第２の出力と前記基準値との差分である第２の絶対値とを比較し，当該比較結果に基づいて，より小さい絶対値を有する前記第１または第２の出力に対応する第１または第２の補正値を選択するシステム。
【請求項４】
請求項３において，
前記被補正ユニットは，前記出力として差動出力信号を出力し，
前記補正ユニットは，前記第１の出力の差動出力信号の差分を前記第１の絶対値とし，前記第２の出力の差動出力信号の差分を前記第２の絶対値とするシステム。
【請求項５】
請求項４において，
前記補正ユニットは，
前記被補正ユニットの差動出力信号を入力する１対の入力端子と，前記１対の入力端子に入力される前記差動出力信号を１対の入力容量を介して入力し当該差動出力信号の差分に応じて出力を駆動する差動増幅器と，前記差動増幅器の入出力間に設けられた入出力間スイッチと，前記１対の入力端子を前記１対の入力容量に正相または逆相で接続する入力スイッチとを有するコンパレータと，
前記コンパレータの入出力間スイッチと入力スイッチを制御し，前記コンパレータの出力に応じて前記補正値を生成する制御ユニットとを有し，
前記コンパレータは，前記入出力間スイッチを導通させ前記入力スイッチを正相または逆相にして前記第１の出力の差動出力信号を入力する第１のモードと，前記入出力間スイッチを非導通させ前記入力スイッチを前記第１のモードと逆の逆相または正相にして前記第２の出力の差動出力信号を入力する第２のモードとを有し，
前記制御ユニットは，前記第２のモードでの前記コンパレータの出力に応じて前記第１及び第２の絶対値の比較結果を判定するシステム。
【請求項６】
請求項１〜５のいずれかにおいて，
前記被補正ユニットは，差動入力信号に応じて差動出力信号を出力し，
前記補正ユニットは，前記被補正ユニットの差動入力信号を同電位に維持しながら，前記差動出力信号の差分が最も小さくなる補正値を探索するシステム。
【請求項７】
差動入力信号を入力し差動出力信号を出力する被補正ユニットと，
前記被補正ユニットの前記差動入力信号が同電位の場合に出力される前記差動出力信号の差分が基準値ゼロにより近づくような補正値をバイナリ探索し，前記補正値を前記被補正ユニットにフィードバックする補正ユニットとを有し，
前記補正ユニットは，前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の差動出力信号と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの差動出力信号であり且つ前記第１の差動出力信号とは差動出力信号の大小関係が逆になる第２の差動出力信号とを比較し，前記差分が基準値ゼロにより近い第１または第２の差動出力信号に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を前記被補正ユニットにフィードバックするシステム。
【請求項８】
請求項７において，
前記補正ユニットは，
前記被補正ユニットの差動出力信号を入力する１対の入力端子と，前記１対の入力端子に入力される前記差動出力信号を１対の入力容量を介して入力し当該差動出力信号の差分に応じて出力を駆動する差動増幅器と，前記差動増幅器の入出力間に設けられた入出力間スイッチと，前記１対の入力端子を前記１対の入力容量に正相または逆相で接続する入力スイッチと，前記１対の入力端子間に設けられた入力対間スイッチとを有するコンパレータと，
前記コンパレータの入出力間スイッチと入力スイッチと入力対間スイッチとを制御し，前記コンパレータの出力に応じて前記補正値を生成する制御ユニットとを有し，
前記コンパレータは，前記入出力間スイッチを導通させ前記入力対間スイッチを非導通させ前記入力スイッチを正相または逆相にして前記第１の出力の差動出力信号を入力する第１のモードと，前記入出力間スイッチと入力対間スイッチを非導通させ前記入力スイッチを前記第１のモードと逆の逆相または正相にして前記第２の出力の差動出力信号を入力する第２のモードとを有し，
前記制御ユニットは，前記第２のモードでの前記コンパレータの出力に応じて前記第１及び第２の絶対値の比較結果を判定するシステム。
【請求項９】
請求項８において，
前記制御ユニットは，前記バイナリ探索において，前記入出力間スイッチと入力対間スイッチとを導通させるオートゼロモードと，前記入出力間スイッチと入力対間スイッチを非導通させ前記入力スイッチを前記正相または逆相にして前記被補正ユニットの差動出力信号を前記差動増幅器に入力する比較モードとを有し，前記比較モードで，前記差動増幅器の出力に基づいて前記被補正ユニットの差動出力信号の差分の大小関係を判定し，当該判定結果に基づいて前記補正値の複数ビットを探索するシステム。
【請求項１０】
被補正ユニットの出力を監視して前記被補正ユニットにフィードバックする補正値を探索する被補正ユニットの補正方法において，
前記被補正ユニットの出力が基準値により近づくような補正値をバイナリ探索するバイナリ探索工程と，
前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の出力と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの出力であり且つ前記第１の出力とは前記基準値との大小関係が逆になる第２の出力とを比較し，前記基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定工程とを有し，
当該選択した補正値を前記被補正ユニットにフィードバックする補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，補正ユニットを有するシステム及びその補正方法に関する。
【背景技術】
【０００２】
差動アンプなどを有する回路ユニットは，入力信号がゼロの場合に出力信号もゼロになることが要求される。つまり，入力信号が基準値（ゼロ）と一致する場合に出力信号も基準値に一致することが要求される。しかし，回路ユニットは，製造プロセスのばらつきなどに起因してＤＣオフセットを有する。このＤＣオフセットは，入力信号が基準値と一致する場合に回路ユニットが出力する出力信号が有する基準値とのオフセットである。
【０００３】
回路ユニットが差動入力信号を入力し差動出力信号を出力する場合は，このＤＣオフセットは，差動入力信号が差分ゼロの場合における差動出力信号の差分であり，この差動出力信号の差分がゼロになればＤＣオフセットはゼロとなり，理想的な状態になる。
【０００４】
このようなＤＣオフセットは，たとえば回路ユニット内の差動アンプによって生成される。差動アンプは，入力信号と基準値との差分または差動入力信号の差分に応じて駆動する入力トランジスタ対を有する。入力トランジスタ対は，通常，同じサイズで設計され，レイアウトを対象に配置されるが，製造プロセスのばらつきによりその閾値電圧やトランジスタサイズ（ゲート長とゲート幅）がばらつき，ＤＣオフセットが発生する。通信端末においてアナログベースバンド回路に上述したＤＣオフセットが発生すると，キャリアリークの増大を招き好ましくない。
【０００５】
ＤＣオフセットの発生は避けられないので，ＤＣオフセットをできるだけ抑制するために補正ユニットが設けられる。一般に，補正ユニットは，被補正ユニットである回路ユニットの出力信号を監視し，出力信号が基準値と一致するように補正値を探索し，補正値を回路ユニットの入力端子または内部端子にフィードバックする。
【０００６】
このようにＤＣオフセットを抑制することは，特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３１８２４号公報
【特許文献２】特開２００５−１０９９３９号公報
【特許文献３】特開２００４−２２２２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＤＣオフセットの値は，回路ユニットを有する集積回路装置毎に異なり，ばらつき範囲も既知ではない。そのため，補正ユニットは，回路ユニットの出力を監視しながら出力が基準値とできるだけ一致するような補正値を自動で且つ短時間で探索し，探索した補正値で回路ユニットを補正することが望まれる。
【０００９】
補正値の探索方法の一つとして，バイナリ探索がある。バイナリ探索では，補正値に対応する出力と基準値とを比較しながら，補正値の最上位ビットから最下位ビットまでを探索する。しかし，バイナリ探索による探索結果は，必ずしも最適値になるとは限らず，最適値ではない補正値が探索されることがある。
【００１０】
そこで，本発明の目的は，バイナリ探索で探索される補正値が最適値になる補正ユニットを有するシステム及びその補正方法を提供することにある。
【課題を解決するための手段】
【００１１】
第１の側面によれば，バイナリ探索で補正値を探索した後に，探索した第１の補正値に対応する第１の出力と第１の補正値に隣接する第２の補正値に対応する第２の出力とのうち，基準値のより近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定が行われる。
【００１２】
第２の側面によれば，補正ユニットを有するシステムは，
被補正ユニットと，
前記被補正ユニットの出力が基準値により近づくような補正値をバイナリ探索し，前記補正値を前記被補正ユニットにフィードバックする補正ユニットとを有し，
前記補正ユニットは，前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の出力と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの出力であり且つ前記第１の出力とは前記基準値との大小関係が逆になる第２の出力とを比較し，前記基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を前記被補正ユニットにフィードバックする。
【発明の効果】
【００１３】
第１の側面によれば，最適な補正値をバイナリ探索で求めることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態におけるシステムの構成図である。
【図２】バイナリ探索を説明する図である。
【図３】本実施の形態におけるバイナリ探索後の追加判定を説明する図である。
【図４】本実施の形態におけるバイナリ探索後の追加判定を説明する図である。
【図５】本実施の形態におけるＤＣオフセット補正のフローチャート図である。
【図６】本実施の形態における補正ユニット２０の構成図である。
【図７】本実施の形態における補正ユニット２０の構成図である。
【図８】図６の通信システムの具体的な回路構成図である。
【図９】本実施の形態における補正ユニット内のコンパレータの回路図である。
【図１０】本実施の形態におけるＤＣオフセット補正のフローチャート図である。
【図１１】本実施の形態におけるバイナリ探索の追加判定のフローチャート図である。
【図１２】本実施の形態におけるバイナリ探索の追加判定のフローチャート図である。
【図１３】コンパレータのバイナリ探索での動作を示す図である。
【図１４】コンパレータの追加判定での動作を示す図である。
【図１５】コンパレータの追加判定での動作を示す図である。
【図１６】本実施の形態における補正ユニットを有する送信システムを示す図である。
【図１７】本実施の形態におけるコンパレータの変型例を示す図である。
【図１８】ＤＣオフセットの一例を説明する図である。
【発明を実施するための形態】
【００１５】
図１は，本実施の形態におけるシステムの構成図である。このシステムは，一例として通信システムの送信部を示している。送信部は，アナログベースバンド回路としてアナログ入力ＩＮを入力するローパスフィルタＬＰＦと，フィルタ出力を増幅する増幅回路ＶＧＡ（ボルテージゲインアンプ）とを有し，さらに，増幅回路の出力にシンセサイザ１２が生成するローカルクロックＬ−ＣＬＫを乗算してアップコンバートするミキサＭＩＸと，ミキサＭＩＸの出力ＯＵＴから高周波出力ＲＦｏｕｔを出力する高周波回路ＲＦとを有する。
【００１６】
図１の例において，ローパスフィルタＬＰＦと増幅回路ＶＧＡとミキサＭＩＸとを有する被補正ユニットは，入力ＩＮがゼロ（基準値）の場合に出力ＯＵＴもゼロになることが期待される。この理想状態は，被補正ユニット１０の出力ＯＵＴのＤＣオフセットがゼロの状態である。たとえば，入力ＩＮが差動入力信号で出力ＯＵＴも差動出力信号の場合，ＤＣオフセットゼロとは，その差動入力信号の差分がゼロの場合に差動出力信号の差分もゼロになることを意味する。または，入力ＩＮが単相入力信号で出力ＯＵＴも単相出力信号の場合は，ＤＣオフセットゼロとは，単相入力信号が基準値（例えばゼロ）である場合に単相出力信号も基準値と一致することを意味する。
【００１７】
図１８は，ＤＣオフセットの一例を説明する図である。図１８（Ａ）は，単相入力ＩＮに対して単相出力ＯＵＴを出力する差動増幅器の例であり，Ｎチャネルの入力トランジスタ対Ｎ１，Ｎ２と，Ｎチャネルの電流源トランジスタＮ３と，Ｐチャネルの負荷トランジスタ対Ｐ４，Ｐ５とからなる。入力トランジスタ対Ｎ１には単相入力ＩＮが，Ｎ２には参照電圧Ｖｒｅｆが入力され，単相入力ＩＮが参照電圧Ｖｒｅｆより高いか低いかに応じて，単相出力ＯＵＴは低いか高い電位になる。
【００１８】
理想的には，単相入力ＩＮが参照電圧Ｖｒｅｆと同じ場合，入力トランジスタ対Ｎ１，Ｎ２はバランスして，単相出力ＯＵＴは基準値Ｖｒ）と一致する。しかし，入力トランジスタ対Ｎ１，Ｎ２の閾値電圧やトランジスタサイズにばらつきがあると，単相入力ＩＮが参照電圧Ｖｒｅｆと同じでも，単相出力ＯＵＴは基準値Ｖｒより大きいか小さくなる。これがＤＣオフセットであり，基準値Ｖｒに対して正のオフセット（図１８のＯＵＴ（＋））と負のオフセット（同ＯＵＴ（−））が存在する。このように単相出力のＤＣオフセットは，出力ＯＵＴが基準値Ｖｒに対して高いか低いかに応じた正または負のオフセットである。
【００１９】
図１８（Ｂ）は，差動入力ＩＮ，ＩＮｘに対して差動出力ＯＵＴ，ＯＵＴｘを出力する差動増幅器の例であり，トランジスタ構成は図１８（Ａ）と同じである。差動入力ＩＮ，ＩＮｘの大小関係に応じた差動出力ＯＵＴ，ＯＵＴｘが生成される。
【００２０】
理想的には，差動入力ＩＮ，ＩＮｘが同じ電位の場合，入力トランジスタ対Ｎ１，Ｎ２がバランスして，差動出力ＯＵＴ，ＯＵＴｘは基準値Ｖｒと一致する。つまり，差動出力の差分はＯＵＴ−ＯＵＴｘ＝０になる。しかし，入力トランジスタ対Ｎ１，Ｎ２の閾値電圧やトランジスタサイズにばらつきがあると，差動入力ＩＮ，ＩＮｘが等しくても，差動出力ＯＵＴ，ＯＵＴｘはＯＵＴ＞ＯＵＴｘまたはＯＵＴ＜ＯＵＴｘの大小関係を有する。これがＤＣオフセットであり，ＯＵＴ−ＯＵＴｘ＞０またはＯＵＴ−ＯＵＴｘ＜０と，正と負のＤＣオフセットが存在する。このように差動出力のＤＣオフセットは，差動出力ＯＵＴ，ＯＵＴｘの差分ＯＵＴ−ＯＵＴｘが，基準値０より大きいか小さいかの大小関係に応じた正または負のオフセットである。
【００２１】
図１に戻り，被補正ユニット１０は，たとえば半導体チップにより構成される場合は，製造プロセスにより被補正ユニットを構成するローパスフィルタＬＰＦや増幅回路ＶＧＡやミキサＭＩＸにはＤＣオフセットが発生する。
【００２２】
そこで，補正ユニット２０は，被補正ユニット１０の入力ＩＮを単相入力信号なら参照電圧Ｖｒｅｆ，差動入力信号ならその差分がゼロ、に維持した状態で，且つシンセサイザ１２のローカルクロックＬ−ＣＬＫの供給を停止した状態で，被補正ユニット１０の出力ＯＵＴを監視して，出力ＯＵＴが基準値により近くなる補正コード２１を生成し，デジタルの補正コード２１をデジタルアナログ変換器ＤＡＣに供給し，アナログの補正値２２を被補正ユニット１０にフィードバックする。補正ユニット２０は，デジタルアナログ変換器ＤＡＣと共に補正ユニットを構成する。
【００２３】
この補正ユニット２０は，入力ＩＮを単相入力信号なら参照電圧，差動入力信号ならその差分をゼロ、にした状態で，出力ＯＵＴを監視し，出力ＯＵＴが単相出力信号なら基準値に最も近くなるような、また，差動出力信号ならその差分がゼロに最も近くなるような補正コード２１を探索する。そして，探索された最適な補正コード２１がＤＡＣによりアナログの補正値に変換され，被補正ユニット１０の入力端子または内部ノードにフィードバックされる。被補正ユニット１０がデジタル回路の場合は，補正ユニット２０が探索した補正コード２１がそのまま被補正ユニット１０のデジタル入力または内部ノードにフィードバックされる。
【００２４】
上記の補正ユニット２０は，たとえば，内蔵されるコンパレータが，出力ＯＵＴと基準値とを比較することによって，出力ＯＵＴに現れるＤＣオフセットが正か負かの判定を行う。すなわち，コンパレータは，単相出力信号ＯＵＴの場合は基準値と比較し，または差動出力信号ＯＵＴの場合は差動出力信号対の差分を０（一種の基準値）と比較し，出力ＯＵＴの基準値，あるいは０に対する大小関係を判定する。この判定結果である大小関係に基づいて，補正ユニット２０は，デジタルの補正コード２１を探索する。
【００２５】
補正コード２１は，たとえば，４ビットデジタルコードの場合，１デジタルデータ当たり５ｍＶの分解能で被補正ユニットのＤＣオフセットが変化する場合は，補正デジタルコード２１により補正できるＤＣオフセットの範囲は，２４×５ｍＶ＝８０ｍＶ＝±４０ｍＶになる。したがって，被補正ユニット１０のＤＣオフセットがチップ毎にばらついても，そのばらつきの範囲が上記の補正できる範囲内であれば，ＤＣオフセットを５ｍＶ以内まで低減することができる。
【００２６】
この最適な補正コードの探索は，外部からの設定によりマニュアルで１つずつ制御する方法もあるが，補正ユニット２０によるキャリブレーションにより素早く補正コードを探索する回路構成のほうが望ましい。
【００２７】
補正コードの探索方法の一つとして，バイナリサーチ（バイナリ探索）がある。バイナリ探索では，補正コードの最上位ビットを「１」にした中央値に対する出力が基準値（差動の場合は０）より大きいか小さいかに応じて，補正コードの次の下位ビットを加算するのか，減算するのかを決定する。さらに，その加減算された補正コードに対する出力が基準値より大きいか小さいかに応じてその次の下位ビットを加算するのか，減算するのかを決定する。これを繰り返し，最下位ビットまで決定してバイナリ探索を終了する。
【００２８】
図２は，バイナリ探索を説明する図である。図２（Ａ）は横軸の補正コードに対する縦軸の出力ＯＵＴのＤＣオフセットとの関係を示す図である。補正コードは，４ビットのデジタルコードであり，中心の「０」に対する「００００」から「＋７」に対する「０１１１」までと，「０」に対する「００００」から「−７」に対する「１００１」までを有する。そして，被補正ユニット１０に補正コードに対する補正量がフィードバックされた時の出力ＯＵＴのＤＣオフセットは，図２（Ａ）に示されるとおり，たとえば正の傾きを有する関数になる。または，フィードバックの方法によっては，負の傾きを有する関数になる。図２（Ａ）に示したＤＣオフセットが０に最も近い補正コードが最適補正コードである。
【００２９】
図２（Ｂ）はバイナリ探索のフローチャートである。補正デジタルコードのビット数ｎ＝４について，最上位ビットから最下位ビットまで順に探索される。フローチャートのｉは探索順を示し，ｉ＝１〜ｉ＝４の順に探索される。
【００３０】
入力ＩＮを参照電位Ｖｒｅｆ（差動の場合はその差分がゼロ）に維持した状態で，補正ユニット２０は，まず最初に，ｎビットの補正コードをｎビット＝全て０の「００００」に設定して，ＤＡＣから補正コード「００００」に対する補正値２２を被補正ユニット１０にフィードバックする（Ｓ２１）。補正コード「００００」は補正コードの中央値であり，補正値２２がゼロの初期状態である。この状態で，補正ユニット２０は，出力ＯＵＴに含まれるＤＣオフセットの符号号判定を行う（Ｓ２２）。図２（Ａ）の例では，補正コードが「０」の場合のＤＣオフセットは−９ｍＶである。つまりＤＣオフセットの符号判定はマイナス「−」である。
【００３１】
次に，工程Ｓ２２の符号判定に応じて，補正ユニット２０は，補正コードを２n-1-i減算または加算して（Ｓ２３），新たな補正コード２１をＤＡＣに設定する（Ｓ２４）。つまり，ｉ＝１では２4-1-1＝４減算または加算した補正コードをＤＡＣに設定する。上記の符号判定はマイナス「−」だったので，４加算して新たな補正コードは「０１００」になる。すなわち，補正コードの最上位ビット「０」はそのままにして次の上位ビットを「１」にする。そして，補正ユニット２０は，探索順ｉがｎ−１に達していなければ（Ｓ２５のＮｏ），探索順ｉをｉ＝ｉ＋１にして（Ｓ２６），再度出力ＯＵＴのオフセットの符号判定を行う（Ｓ２２）。
【００３２】
補正ユニット２０は，上記の工程Ｓ２２〜Ｓ２５を，探索順ｉがｎ−１＝４−１＝３に達するまで繰り返す。以下図２に従ってバイナリ探索を具体的に説明する。
【００３３】
探索順ｉ＝１では，前述のとおり補正コード「００００」でＤＣオフセットが−９ｍＶであり，補正回路２０内のコンパレータがＤＣオフセットはマイナスと判定し（Ｓ２２），その結果，補正回路は，ＤＣオフセットがプラスになるように補正コードを増加する変更を行う（Ｓ２３）。補正コードが４ビットの場合は，可変範囲の半分の「０１００」になる。補正コードが「０１００」になると，ＤＣオフセットはコード値４（＝０１００）に対応するオフセット量の＋２０ｍＶが加算されるので，出力ＯＵＴのＤＣオフセットは−９ｍＶ＋２０ｍＶ＝＋１１ｍＶとなる。
【００３４】
次に，探索順ｉ＝２では，補正回路内のコンパレータがＤＣオフセット＋１１ｍＶに対して符号「＋」を判定し，補正回路は，ＤＣオフセットを減少させるように補正コードを変更する。この場合に減算される量は，ｉ＝１の時の可変量をさらに１ビット下位にシフトさせた「００１０」＝２である。このコード値「２」によりＤＣオフセットは−１０ｍＶされ，新たなＤＣオフセットは＋１１ｍＶ−１０ｍＶ＝＋１ｍＶとなる。
【００３５】
探索順ｉ＝３では，コンパレータがＤＣオフセット＋１ｍＶに対して符号「＋」を判定し，補正回路は，ＤＣオフセットをマイナスするように補正コードを変更する。減算量はさらに１ビット下位にシフトさせた「０００１」＝１である。補正コード「０００１」では，コード値１すなわち５ｍＶ減算されるので，ＤＣオフセットが−４ｍＶになる。この時，ｉ（＝３）＝ｎ−１（＝３）に達するので，バイナリ探索は終了する。上記のバイナリサーチにより，最適な補正コード「０００１」が検出される。
【００３６】
このように，バイナリ探索は，探索回数が補正コードのビット数ｎから１減算したｎ−１回になるので，出力ＯＵＴのビット数が増えるほどより効率的に行われる。
【００３７】
ところが，バイナリ探索では，補正コードを偶数コードから探索を開始すれば奇数コードで終了し，逆に，奇数コードから探索を開始すれば偶数コードで終了する。図２の例では，偶数コード「００００」から探索を開始し，探索された補正コードは「０００１」（−４ｍＶ）は奇数コードである。また，この例では，最適な補正コードは探索された「０００１」ではなく，「００１０」（＋１ｍＶ）であることは明らかである。このように，たとえ探索途中で最適値があったとしても最下位ビットまで探索を継続するため，バイナリ探索により探索される補正コードは，必ずしも最適値になるとは限らない。
【００３８】
そこで，本実施の形態におけるバイナリ探索は，上記のバイナリ探索後に，バイナリ探索により探索された第１の補正値に対応する被補正ユニットの第１の出力と，第１の補正値に隣接する第２の補正値に対応する補正ユニットの出力であり且つ第１の出力とは基準値との大小関係が逆になる第２の出力とを比較し，基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定を行う。この追加判定で選択された補正値が最適補正値となる。
【００３９】
図３，図４は，本実施の形態におけるバイナリ探索後の追加判定を説明する図である。図３は，図２と同様にバイナリ探索終了時の補正コードが「１」（−４ｍＶ）の場合の追加判定を説明する例であり，図４は，図２と異なりバイナリ探索終了時の補正コードが「３」（＋１ｍＶ）の場合の追加判定を説明する例である。なお，補正コードに対するＤＣオフセットは正の傾きの関数の例である。
【００４０】
図３の例では，まず，補正ユニット２０は，バイナリ探索終了時の奇数の補正コード「１（０００１）」に対応するＤＣオフセット−４ｍＶの符号判定を行う（Ｓ１１）。符号判定は「−」である。そこで，補正ユニット２０は，このＤＣオフセット−４ｍＶの絶対値４ｍＶを保持する（Ｓ１２）。
【００４１】
次に，補正ユニット２０は，符号判定工程Ｓ１１で判定結果が「−」だったので，現在の補正コード「１（０００１）」よりも大きい補正コード「２（００１０）」のＤＣオフセットがより小さくなるか否かを判定するために，補正コード「２（００１０）」を設定する（Ｓ１３）。この補正コード「２（００１０）」に対するＤＣオフセットの符号は「＋」であることがバイナリ探索で判明済みである。
【００４２】
そして，補正ユニット２０は，保持していた補正コード「１（０００１）」に対応するＤＣオフセットの絶対値４ｍＶと，現在の補正コード「２（００１０）」に対応するＤＣオフセット＋１ｍＶの絶対値１ｍＶとを比較する（Ｓ１４）。この比較演算は，たとえば，絶対値４ｍＶから絶対値１ｍＶを減算してその符号判定をコンパレータが行うことにより可能である。このコンパレータの符号判定の結果，絶対値１ｍＶのほうが基準値０により近いことが判明し，バイナリ探索結果の補正コード「１（０００１）」よりも追加判定での補正コード「２（００１０）」のほうが出力ＯＵＴのＤＣオフセットがより小さくなることが分かるので，補正ユニット２０は，現在設定されている補正コード「２（００１０）」を最終補正コードとして，ＤＡＣを介して被補正ユニット１０にフィードバックする（Ｓ１５）。この結果，ＤＣオフセットは最小の＋１ｍＶに補正される。
【００４３】
図４の例では，まず，補正ユニット２０は，バイナリ探索終了時の奇数の補正コード「３（００１１）」に対応するＤＣオフセット＋１ｍＶの符号判定を行う（Ｓ１１）。符号判定は「＋」である。そこで，補正ユニット２０は，このＤＣオフセット＋１ｍＶの絶対値１ｍＶを保持する（Ｓ１２）。
【００４４】
次に，補正ユニット２０は，符号判定工程Ｓ１１で判定結果が「＋」だったので，現在の補正コード「３（００１１）」よりも小さい補正コード「２（００１０）」のＤＣオフセットがより小さくなるか否かを判定するために，補正コード「２（００１０）」を設定する（Ｓ１３）。この補正コード「２（００１０）」に対するＤＣオフセットの符号は「−」であることがバイナリ探索で判明済みである。
【００４５】
そして，補正ユニット２０は，保持していた補正コード「３（００１１）」に対応するＤＣオフセットの絶対値１ｍＶと，現在の補正コード「２（００１０）」に対応するＤＣオフセット−４ｍＶの絶対値４ｍＶとを比較する（Ｓ１４）。この比較演算は，たとえば，絶対値１ｍＶから絶対値４ｍＶを減算してその符号判定をコンパレータが行うことにより可能である。このコンパレータの符号判定の結果，絶対値１ｍＶのほうが基準値０により近いことが判明し，バイナリ探索結果の補正コード「３（００１１）」が追加判定での補正コード「２（００１０）」よりも出力ＯＵＴのＤＣオフセットがより小さくなることが分かるので，補正ユニット２０は，バイナリ探索結果の補正コード「３（００１１）」を最終補正コードとして，ＤＡＣを介して被補正ユニット１０にフィードバックする（Ｓ１５）。この結果，ＤＣオフセットはバイナリ探索後の結果と同じく，最小の＋１ｍＶに補正される。
【００４６】
図５は，本実施の形態におけるＤＣオフセット補正のフローチャート図である。上記したとおり，本実施の形態のＤＣオフセット補正では，図２に示したバイナリ探索工程Ｓ２１〜Ｓ２６を行った後，図３，４に示した追加判定工程Ｓ１１〜Ｓ１５を行う。
【００４７】
図５のバイナリ探索工程Ｓ２１〜Ｓ２６は，図２と同じである。また，図５の追加判定工程Ｓ１１〜Ｓ１５は，図３，４と同様であり，バイナリ判定結果の補正コードで出力ＯＵＴに現れるＤＣオフセットの符号判定を行う（Ｓ１１）。この符号判定結果に応じて，判定がプラス（＋）なら補正コードを１減算し（Ｓ１２＋），判定がマイナス（−）なら補正コードを１加算する（Ｓ１２−）。判定がプラス（＋）ならバイナリ判定結果の第１の補正コードに隣接しその第１の補正コードより低い第２の補正コードが最適値である可能性がある。そして，第２の補正コードのＤＣオフセットの符号はマイナス（−）になることが予測される。一方，判定がマイナス（−）ならバイナリ判定結果の第１の補正コードに隣接しその第１の補正コードより高い第２の補正コードが最適値の可能性がある。そして，第２の補正コードのＤＣオフセットの符号はプラス（＋）になることが予測される。それぞれ第２の補正コードをＤＡＣに設定し（Ｓ１３），それに対応するＤＣオフセットの絶対値と，保持していたＤＣオフセットの絶対値とを比較し（Ｓ１４），絶対値が小さいＤＣオフセットの補正コードを，最終補正コードとして判定する（Ｓ１５）。
【００４８】
以下，具体的な回路を例にして，本実施の形態のＤＣオフセット補正について説明する。以下の回路例では，補正ユニットのコンパレータが，バイナリ探索でのＤＣオフセットが基準値に対して大きいか小さいかの大小判定（または出力が差動出力信号の場合での差動出力の大小判定）に加えて，追加判定での２つの絶対値の比較判定も行う。さらに，補正ユニットのコンパレータは，自身のＤＣオフセットをキャンセルして被補正ユニットのＤＣオフセットの大小判定を行うことができる。
【００４９】
図６は，本実施の形態における補正ユニットを有する送信システムの構成図である。この送信システムは，アナログベースバンド回路として，Ｉ信号とＱ信号の高周波ノイズをカットするローパスフィルタＬＰＦｉ，ＬＰＦｑと，それらのフィルタの出力信号とシンセサイザ１２が生成するローカルクロックＬ−ＣＬＫとをミキシングする直交変調器ＱＭＯＤと，変調信号を増幅して送出する高周波信号ＲＦｏｕｔを生成する高周波回路ＲＦとを有する。この通信システムでは，Ｉ信号，Ｑ信号から高周波送出信号ＲＦｏｕｔまで差動信号である。
【００５０】
この送信システムにおいて，ローパスフィルタＬＰＦｉ，ＬＰＦｑと，直交変調器ＱＭＯＤは，たとえば入力トランジスタ対を有する回路を有し，製造プロセスばらつきによるＤＣオフセットを有する。そこで，補正ユニット２０は，直交変調器ＱＭＯＤの出力ＯＵＴの差動出力信号ＯＵＴ，ＯＵＴｘを監視し，その差動出力信号ＯＵＴ，ＯＵＴｘのＤＣオフセットを最小化する補正コード２１を生成する。
【００５１】
補正ユニット２０は，ＤＣ電位固定回路２３ｉによりＩ側の差動入力信号の電位を基準値に固定しながら，Ｑ側の信号の直交変調器ＱＭＯＤへの入力を切断し，シンセサイザ１２のローカルクロックＬ−ＣＬＫを停止して，直交変調器ＱＭＯＤの差動出力信号ＯＵＴ，ＯＵＴｘのＤＣオフセットが最小値になる補正コードＣｏｄｅ＿ｉを探索する。同様に，補正ユニット２０は，ＤＣ電位固定回路２３ｑによりＱ側の差動入力信号の電位を基準値に固定しながら，Ｉ側の信号の直交変調器ＱＭＯＤへの入力を切断し，シンセサイザ１２のローカルクロックＬ−ＣＬＫを停止して，直交変調器ＱＭＯＤの差動出力信号ＯＵＴ，ＯＵＴｘのＤＣオフセットが最小値になる補正コードＣｏｄｅ＿ｑを探索する。ＤＣ電位固定回路２３ｉ，２３ｑは，差動入力信号の差動電位をゼロに設定する回路であり，簡単な例は，差動入力端子対間をショートするスイッチである。
【００５２】
また，補正ユニット２０は，Ｉ側，Ｑ側の入力ゼロの状態で直交変調器ＱＭＯＤの差動出力信号に生じる電位差により，ローパスフィルタと直交変調器からなる被補正ユニットのもつＤＣオフセットを検出する。差動出力信号ＯＵＴ，ＯＵＴｘの差分である電位差がゼロになれば，ＤＣオフセットゼロを意味する。
【００５３】
また，それぞれの補正コードＣｏｄｅ＿ｉ，Ｃｏｄｅ＿ｑは，ＤＡＣによりアナログ補正信号に変換され，図の例では，ローパスフィルタＬＰＦｉ，ＬＰＦｑにフィードバックされる。補正コードは，前述と同様に４ビットとする。補正コードの１デジタルデータ（１コード）あたり５ｍＶの分解能を持たせると，補正幅は２４×５ｍＶ＝８０ｍＶ＝±４０ｍＶになる。つまり，被補正ユニットであるローパスフィルタＬＰＦと直交変調器ＱＭＯＤとで生じるＤＣオフセットの合計が−１５ｍＶとすると，補正コードとして＋３（００１１）をＤＡＣに出力すれば，差動出力信号ＯＵＴ，ＯＵＴｘのオフセットをゼロに制御することができる。
【００５４】
補正モードでは，前述のとおり，Ｉ側の補正コードＣｏｄｅ＿ｉと，Ｑ側の補正コードＣｏｄｅ＿ｑとが独立して探索され，ＤＡＣに設定される。補正中は，ローカルクロックの直交変調器ＱＭＯＤへの供給はスイッチＳＷ１により停止される。そして，ＤＣオフセットの補正モードが終了すると，ＤＣ電位固定回路２３ｉ，２３ｑは停止し，シンセサイザ１２のローカルクロックＬ−ＣＬＫのＱＭＯＤへの供給は再開され，通信システムは通常動作状態に戻る。このとき，補正モードで設定した補正コードのＤＡＣへの設定は維持される。
【００５５】
上記の補正モードでの補正の制御は，補正ユニット２０が行う。補正ユニット２０は，補正モード開始を示すトリガ信号ＴＲＧと，制御クロックＣＫに基づいて，被補正ユニットの補正モードと通常動作モードとの切り替え制御，バイナリ探索とその後の追加判定の制御を行う。
【００５６】
図７は，本実施の形態における補正ユニット２０の構成図である。補正ユニット２０は，被補正ユニットの最終段の直交変調器ＱＭＯＤの差動出力ＯＵＴ，ＯＵＴｘを比較するコンパレータ２００と，そのコンパレータ２００の比較結果に応じて補正コードＣｏｄｅ＿ｑ，Ｃｏｄｅ＿ｉを演算するとともに動作モードを制御する演算回路２１２と，演算回路からのモード選択信号に応じてコンパレータ２００内のスイッチ群を制御する制御信号φ１〜φ４を生成するスイッチ制御ユニット２１４を有する。演算回路２１２には，補正制御を開始するトリガ信号ＴＲＧと同期クロックＣＫが入力され，ＤＣ電位固定回路の制御信号２４と，シンセサイザのローカルクロック供給スイッチの制御信号２５を生成する。このように，制御回路２１０は，コンパレータ２００の比較結果を考慮しながら，後述するバイナリ探索と追加判定を制御する。
【００５７】
図８は，図６の通信システムの具体的な回路構成図である。対応する箇所には同じ引用番号を与えている。図８では，図６のＤＣ電位固定回路２３ｉ，２３ｑが，差動入力信号Ｉ，Ｑの差動信号端子間を短絡するバッファＢＵＦｉ，ＢＵＦｑに対応している。また，図８では，図６のローパスフィルタＬＰＦｉ，ＬＰＦｑが，ローパスフィルタＬＰＦｉ，ＬＰＦｑとその出力を増幅する電圧ゲインアンプＶＧＡｉ，ＶＧＡｑに対応している。さらに，図８では，図６の直交変調器ＱＭＯＤが，Ｉチャネル側とＱチャネル側のミキサＭＩＸｉ，ＭＩＸｑとそれらの出力を接続する構成に対応している。また，図８は，シンセサイザ１２が生成する位相がπ／２異なるローカルクロックＬ−ＣＬＫｉ，Ｌ−ＣＬＫｑをそれぞれミキサに供給するスイッチＳＷ１ｉ，ＳＷ１ｑを有する。
【００５８】
そして，図８では，Ｉチャネル側のデジタルアナログコンバータＤＡＣｉのアナログ補正値２２ｉは，ローパスフィルタＬＰＦｉの入力対または出力対に加算されている。同様に，Ｑチャネル側のデジタルアナログコンバータＤＡＣｑのアナログ補正値２２ｑは，ローパスフィルタＬＰＦｑの入力対または出力対に加算されている。
【００５９】
図９は，本実施の形態における補正ユニット２０内のコンパレータの回路図である。このコンパレータ２００は，差動出力信号ＩＮＰ，ＩＮＭを入力する１対の入力端子と，１対の入力端子に入力される差動出力信号ＩＮＰ，ＩＮＭを１対の入力容量Ｃｐ，Ｃｍを介して入力し当該差動入力信号ＩＮＰ，ＩＮＭの差分に応じて出力ＯＰ，ＯＭを駆動する差動増幅器２０２と，差動増幅器２０２の入出力間に設けられ出力対を反転して入力対に接続する入出力間スイッチＳ１と，１対の入力端子ＩＮＰ，ＩＮＭを１対の入力容量Ｃｐ，Ｃｍに正相または逆相で接続する入力スイッチＳ３，Ｓ４とを有する。さらに，コンパレータ２００は，差動入力信号ＩＮＰ，ＩＮＭ間を短絡し１対の入力容量Ｃｐ，Ｃｍの一方の電極を短絡する入力対間スイッチＳ２を有する。また，コンパレータ２００は，差動増幅器２０２の差動出力ＯＰ，ＯＭを２値のデジタル信号ＯＵＴｃに変換する変換器２０４を有する。このデジタル信号ＯＵＴｃがコンパレータ出力ＯＵＴｃである。
【００６０】
このコンパレータ２００は，バイナリ探索において，差動増幅器２０２が持つＤＣオフセットをキャンセルして差動入力信号ＩＮＰ，ＩＮＭの差分が基準値０より大きいか小さいかを判定することができる。さらに，コンパレータ２００は，追加判定において，最適値候補である第１，第２の出力の絶対値のいずれが大きいか小さいかを判定することもできる。この動作については後に詳述する。
【００６１】
図１０は，本実施の形態におけるＤＣオフセット補正のフローチャート図である。このフローチャートは，図５のフローチャートに示した補正プロセスを図９のコンパレータを使用して行った場合の補正プロセスを示している。それに伴い，図１０中のバイナリ探索工程Ｓ２１〜Ｓ２６は，図５と同じであるが，図１０中の追加判定工程Ｓ１１〜Ｓ１５は，図５と一部異なっている。
【００６２】
図１１，図１２は，本実施の形態におけるバイナリ探索の追加判定のフローチャート図である。このフローチャートは，図３，図４に示した追加判定を図９のコンパレータを使用して行った場合の追加判定プロセスを示している。
【００６３】
図１３は，コンパレータのバイナリ探索での動作を示す図である。図１４，図１５は，コンパレータの追加判定での動作を示す図である。
【００６４】
上記の図１０〜１５を参照しながら，図９のコンパレータを使用した場合の補正プロセスを以下説明する。まず，図１０におけるバイナリ探索のプロセスＳ２１〜Ｓ２６は，図２，図５のバイナリサーチのプロセスＳ２１〜Ｓ２６と同じである。ただし，ＤＣオフセット符号判定の工程Ｓ２２は，図１３に示したコンパレータの動作により行われる。
【００６５】
バイナリ探索において，工程Ｓ２２では，ある補正コードを設定した時の被補正ユニットの出力ＯＵＴ，ＯＵＴｘのＤＣオフセットの符号を判定する。図２で説明したとおり，このＤＣオフセットの符号が正か負かに応じて，次に設定すべき補正コードの演算工程Ｓ２３が行われる。このＤＣオフセットの符号の判定が図９のコンパレータにより行われる。
【００６６】
図１３には，コンパレータの符号判定動作が示されている。符号判定動作は，（Ａ）オートゼロモードと，（Ｂ）増幅・比較モードとにより行われる。図１３（Ｃ）の動作のタイミングチャートに示されるとおり，補正コードの各ビットに対する符号判定は，時間ｔ１，ｔ３のオートゼロモードと，時間ｔ２，ｔ４の増幅・比較モードを経て行われる。
【００６７】
まず，（Ａ）オートゼロモードでは，差動増幅器２０２の入出力間スイッチＳ１が導通，入力対間スイッチＳ２が導通，入力スイッチＳ３が導通，Ｓ４が非導通に制御される。この状態では，差動増幅器２０２の入出力がショートし，差動入力信号ＩＮＰ，ＩＮＭもショートしている。今ここで，差動増幅器２０２にＤＣオフセットＶｏｆｆが存在していたとする。図１３（Ａ）の例では，差動増幅器２０２の正側入力に＋ＶｏｆｆのＤＣオフセットが存在している。このオートゼロモードでは，差動増幅器２０２の入出力間スイッチＳ１がオンであるため，差動増幅器の出力Ｖｏ＝ＯＰ−ＯＭが差動増幅器の入力と等しくなる。ここで，差動増幅器のゲインをＡとすると，差動増幅器は，出力Ｖｏの反転にＤＣオフセットＶｏｆｆを加えた差動入力電圧をゲインＡで増幅して出力Ｖｏを生成しているので，次の式が成り立つ。
（−Ｖｏ＋Ｖｏｆｆ）×  Ａ＝Ｖｏ          （１）
この式から，出力Ｖｏは，
Ｖｏ＝  Ａ＊Ｖｏｆｆ／（１＋Ａ）            （２）
差動増幅器のゲインＡは例えば２００など，通常Ａ＞＞１であるので，上記式（２）は，
Ｖｏ≒  Ｖｏｆｆ                            （３）
になる。
【００６８】
つまり，このオートゼロの状態では，入力容量Ｃｐ，Ｃｍにはオフセット電圧Ｖｏｆｆに相当する電荷が蓄えられている。  このオートゼロでの入力容量Ｃｐ，Ｃｍの電荷の状態を保ったままで，コンパレータは，次の（Ｂ）増幅／比較モードに制御される。このモードでは，差動増幅器２０２の入出力間スイッチＳ１が非導通，入力端子間スイッチＳ２が非導通，入力スイッチＳ３が導通，Ｓ４が非導通に制御される。
【００６９】
入力容量Ｃｐ，ＣｍのＩＮＰ，ＩＮＭ側の片端子がＳ２により同電位になっていたオートゼロ時の状態から，差電圧Ｖｉが入力される増幅／比較モードに変化すると，その差電位Ｖｉが電荷保存により差動増幅器の入力に現れる。一方で、入力容量Ｃｐ，Ｃｍの差動増幅器側の片端子にはオートゼロ時に蓄えたＶｏｆｆに相当する電荷が保存されているため，差動増幅器の入力にはＶｉ＋Ｖｏｆｆの電位が現れることになる。しかしながら、Ｖｏｆｆは元々オートゼロで保持していた電位であるため，差動増幅器が感じる電位の変化は与えた差電圧Ｖｉである。以上より，差動増幅器は，差電圧Ｖｉ分の変化のみを差動増幅器のオフセット電圧Ｖｏｆｆを相殺した状態で増幅することができる。そして，差動増幅器２０２の差動出力ＯＰ，ＯＭは，後段の変換器２０４で０または１の１ビットデジタル値に変換され，制御回路２１０の演算回路２１２に出力される。
【００７０】
図１３（Ｃ）のタイミングチャートに示されるとおり，バイナリ探索では，最上位ビットからＤＣオフセットの符号判定が行われ，順に下位ビットについて符号判定が行われる。各ビットの符号判定は，コンパレータを（Ａ）オートゼロモードと（Ｂ）増幅／比較モードとにすることで行われる。オートゼロモードでは，制御信号φ１，φ２，φ３のＨレベルによりスイッチＳ１，Ｓ２，Ｓ３がオン，φ４のＬレベルによりスイッチＳ４がオフにされる。また，増幅／比較モードでは，制御信号φ３のＨレベルによりスイッチＳ３のみがオン，それ以外のスイッチＳ１，Ｓ２，Ｓ４はオフにされる。
【００７１】
そして，図１０に示されるとおり，バイナリサーチは，補正コードが中央値である最上位ビットに対する出力信号の符号判定から開始され，この符号判定結果が演算回路２１２に出力され，符号判定結果に応じて工程Ｓ２３のいずれか一方により下位コードについての新たな補正コードが設定されデジタルアナログコンバータＤＡＣの状態が更新される。同様の工程を補正コードの最下位ビットまで繰り返す。
【００７２】
次に，図１１，図１４を参照して，追加判定の動作（１）について説明する。この追加判定動作（１）は前述の図３に対応する。まず，バイナリ探索で探索された補正コード「１」に対する被補正ユニットの出力のＤＣオフセットの符号判定が行われる（Ｓ１１）。このＤＣオフセット符号判定は，図１４（Ｃ）の時間ｔ２の状態に対応する図１３の（Ｂ）増幅／比較モードでのコンパレータの出力により行われる。図１１の例では，補正コード「１」の出力のＤＣオフセットは−４ｍＶであるので，符号判定はマイナスである。
【００７３】
そこで，コンパレータは，図１４（Ｃ）の時間ｔ３の状態に対応する図１４の（Ａ）オートゼロモードに制御される。すなわち，スイッチＳ４を導通，Ｓ３を非導通にして差動入力信号ＩＮＰ，ＩＮＭの極性を反転させて逆相にし，スイッチ１を導通，Ｓ２を非導通にする。これにより，コンパレータの入力容量Ｃｐ，Ｃｍには，補正コード「１」に対するＤＣオフセット電位の逆相＋４ｍＶが保持されると共に，コンパレータのオフセットＶｏｆｆも保持される（Ｓ１２）。この図１４（Ａ）オートゼロの状態では，Ｖｉｎ＝ＶＩＮＰ−ＶＩＮＭとすると，入力Ｖｉｎ１＝−４ｍＶの極性が反転されているので，上記式（１）と同様に，次の式が成り立つ。
（−Ｖｉｎ１−Ｖｏ＋Ｖｏｆｆ）×  Ａ  ＝Ｖｏ        （４）
この式から，出力Ｖｏは，
Ｖｏ＝  Ａ＊（−Ｖｉｎ１＋Ｖｏｆｆ）／（１＋Ａ）        （５）
通常Ａ＞＞１であるので，上記式（５）は，
Ｖｏ≒  −Ｖｉｎ１＋Ｖｏｆｆ                        （６）
となる。この電圧（−Ｖｉｎ１＋Ｖｏｆｆ）に相当する電荷が入力容量Ｃｐ，Ｃｍに蓄積される。
【００７４】
次に，コンパレータは図１４（Ｃ）の時間ｔ４の状態に対応する図１４の（Ｂ）増幅／比較モードに制御される。すなわち，スイッチＳ１，Ｓ２を非導通，入力スイッチＳ３を導通，Ｓ４を非導通にして，差動入力信号ＩＮＰ，ＩＮＭの極性を非反転（正相）にする。そして，バイナリ探索の補正コードのＤＣオフセットの符号がマイナスだったので，補正コードに１加算して「２」とし，コンパレータの差動入力に補正コード「２」に対するＤＣオフセット＋１ｍＶ＝Ｖｉｎ２を印加する（Ｓ１３）。これにより，オートゼロでの電荷状態が蓄積されているので，差動入力Ｖｉｎ２＝＋１ｍＶの入力に対して，差動増幅器２０２の入力端子には，
Ｖｉ＝  （−Ｖｉｎ１＋Ｖｏｆｆ）−  Ｖｉｎ２            （７）
が印加される。
【００７５】
その結果，差動増幅器２０２はオフセット電圧Ｖｏｆｆがキャンセルされて（−Ｖｉｎ１−Ｖｉｎ２），すなわち４ｍＶ−１ｍＶ＝３ｍＶ＞０が増幅され，出力ＯＰ，ＯＭが生成される。この出力ＯＰ，ＯＭの差分の符号（すなわちこの例ではプラス）を判定すれば，補正コード「１」「２」に対するＤＣオフセットＶｉｎ１＝−４ｍＶ，Ｖｉｎ２＝＋１ｍＶの絶対値の大小関係を判定することができる（Ｓ１４）。図１１の例では，絶対値比較の符号はプラスであったため，Ｖｉｎ２＝＋１ｍＶのほうが絶対値が小さく基準値０により近いので，バイナリ探索で探索された補正コード「１」ではなく，それに隣接する補正コード「２」が最適な補正コードと判定される。その時のＤＣオフセットは＋１ｍＶである。そして，補正コード「２」が最終結果として保持される（Ｓ１５）。
【００７６】
次に，図１２，図１５を参照して，追加判定の動作（２）について説明する。この追加判定動作（２）は前述の図４に対応する。追加判定動作（２）において，まず，バイナリ探索で探索された補正コード「３」に対するＤＣオフセット＋１ｍＶに対する符号判定が行われる（Ｓ１１）。この符号判定結果はプラスである。
【００７７】
そこで，コンパレータは図１５（Ｃ）の時間ｔ３の状態に対応する図１５の（Ａ）オートゼロモードに制御される。すなわち，Ｓ１１での符号判定がプラスであったので，スイッチＳ４を非導通，Ｓ３を導通にして差動入力信号ＩＮＰ，ＩＮＭの極性を非反転（正相）にし，スイッチ１を導通，Ｓ２を非導通にする。これにより，コンパレータの入力容量Ｃｐ，Ｃｍには，補正コード「３」に対するＤＣオフセット電位＋１ｍＶに相当する電荷が保持されると共に，コンパレータのオフセットＶｏｆｆに相当する電荷も保持される（Ｓ１２）。つまり，Ｖｉｎ１＝＋１ｍＶであるので，上記式（４）と同様に，次の式が成り立つ。
（Ｖｉｎ１−Ｖｏ＋Ｖｏｆｆ）×  Ａ  ＝Ｖｏ        （８）
この式から，出力Ｖｏは，
Ｖｏ≒  Ｖｉｎ１＋Ｖｏｆｆ                        （９）
となる。この電圧（Ｖｉｎ１＋Ｖｏｆｆ）に相当する電荷入力容量Ｃｐ，Ｃｍに蓄積される。
【００７８】
次に，コンパレータは図１５（Ｃ）の時間ｔ４の状態に対応する図１５の（Ｂ）増幅／比較モードに制御される。すなわち，スイッチＳ１，Ｓ２を非導通，入力スイッチＳ３を非導通，Ｓ４を導通にして，差動入力信号ＩＮＰ，ＩＮＭの極性を反転（逆相）して入力にする。そして，バイナリ探索の補正コードのＤＣオフセットの符号がプラスだったので，補正コードに１減算して「２」とし，コンパレータの差動入力に補正コード「２」に対するＤＣオフセット−４ｍＶ＝Ｖｉｎ２を印加する（Ｓ１３）。これにより，オートゼロでの電荷状態が蓄積されているので，差動入力Ｖｉｎ２＝−４ｍＶの入力に対して，差動増幅器２０２の入力端子には，
Ｖｉ＝  （Ｖｉｎ１＋Ｖｏｆｆ）−（−Ｖｉｎ２）              （１０）
が印加される。
【００７９】
その結果，差動増幅器２０２はオフセット電圧Ｖｏｆｆがキャンセルされた（Ｖｉｎ１＋Ｖｉｎ２），すなわち１ｍＶ＋（−４ｍＶ）＝−３ｍＶ＜０，が増幅され，出力ＯＰ，ＯＭが生成される。この出力ＯＰ，ＯＭの差分の符号（すなわちこの例ではマイナス）を判定すれば，補正コード「３」「２」に対するＤＣオフセットＶｉｎ１＝＋１ｍＶ，Ｖｉｎ２＝−４ｍＶの絶対値の大小関係を判定することができる（Ｓ１４）。図１２の例では，絶対値比較の符号はマイナスであったため，補正コード「２」ではなく，バイナリ探索で探索された補正コード「３」が最適な補正コードと判定される。その時のＤＣオフセットは＋１ｍＶである。そして，補正コード「３」が最終結果として保持される（Ｓ１５）。
【００８０】
以上のように，図９のコンパレータの比較による符号判定機能を利用することで，比較器自身のＤＣオフセットを除去した状態でバイナリサーチにおける補正コードの各ビット判定を行うことができるとともに，追加判定での２つの隣接する補正コードに対するＤＣオフセットの絶対値比較も行うことができる。これにより，追加判定において，コンパレータが，バイナリ探索で探索された第１の補正コードとそれに隣接しＤＣオフセットが基準値との大小関係が逆の第２の補正コードのいずれが最適な補正コードかを判定することができる。
【００８１】
図１６は，本実施の形態における補正ユニットを有する送信システムを示す図である。図１６の送信システムは，図６の送信システムとはＤＣ電位固定回路２３ｉ，２３ｑの構成が具体的に記載されている点で異なる。前述の説明によれば，ＤＣ電位固定回路２３ｉ，２３ｑは，Ｉチャネル，Ｑチャネルの差動信号間を短絡するスイッチで構成される。
【００８２】
しかし，短絡スイッチにより差動信号間を短絡して差分を基準値０と同じするだけでは，例えば外部端子に大きな電位変動がある場合に，Ｉ，Ｑチャネルの差動信号が差動で大きく変動する。このような状況下でＤＣオフセット補正を実施すると，短絡スイッチのカップリング容量やオン抵抗の影響で差動信号の差動電位に変化が生じ，電位差を完全にゼロにすることができない。その結果，直交変調器ＱＭＯＤの出力に現れるＤＣオフセット電位が若干変動する可能性がある。
【００８３】
そこで，図１６の通信システムでは，ＤＣ電位固定回路２３ｉ，２３ｑを，電源Ｖｄｄとグランドとの間に直列に接続された抵抗Ｒ１，Ｒ２，スイッチＳＷ２５と，抵抗Ｒ１，Ｒ２の接続ノードとＩ，Ｑチャネルの差動信号線との間のスイッチＳＷ２３，ＳＷ２４とで構成する。そして，補正ユニット２０が，ＤＣオフセット補正モードにおいて，制御信号２４によりスイッチＳＷ２３，ＳＷ２４，ＳＷ２５を導通させる。その結果，Ｉ，Ｑチャネルの差動信号線の電位が，抵抗Ｒ１，Ｒ２の低インピーダンスの抵抗分圧電位に強制的に固定される。このようなＤＣ電位固定回路にすれば，外部で大きな電位変化が起きてもその電位変動を抑制でき，差動信号線の電位差を適切にゼロに維持すると共に差動成分のノイズが抑制され，高精度のＤＣオフセット補正を行うことができる。
【００８４】
図１７は，本実施の形態におけるコンパレータの変型例を示す図である。図９に示したコンパレータと対比して説明する。図１７（Ａ）は，差動増幅器２０２の後段の変換器２０４を設けずに差動出力のいずれか一方をコンパレータ出力としている。差動増幅器２０２のゲインが十分に高い場合は，その差動出力は最大電位と最小電位のいずれかになるので，必ずしも変換器を設けなくても，差動出力のいずれか一方のＨレベルまたはＬレベルの判定により，コンパレータの判定結果を得ることができる。
【００８５】
図１７（Ｂ）は，差動増幅器２０２の後段に変換器２０４ではなく増幅器２０５を設けた例である。上記と同様の理由により，差動増幅器２０２の差動出力のいずれか一方の出力を増幅器２０５で最大電位か最小電位かのいずれかに増幅することができる。増幅器２０５の出力はＨレベルまたはＬレベルになる。
【００８６】
図１７（Ｃ）は，短絡スイッチＳ２が差動入力信号ＩＮＰ，ＩＮＭの入力端子間に設けられている。また，図１７（Ｄ）は，短絡スイッチＳ２が差動入力信号ＩＮＰ，ＩＮＭ間を短絡するだけでなく，一定のバイアス電圧に接続される。
【００８７】
上記以外にも，本実施の形態のコンパレータの機能を実現する当業者に自明な種々の変型例を，本実施の形態の補正ユニットに採用することができる。
【００８８】
以上の実施の形態をまとめると，次の付記のとおりである。
【００８９】
（付記１）
被補正ユニットと，
前記被補正ユニットの出力が基準値により近づくような補正値をバイナリ探索し，前記補正値を前記被補正ユニットにフィードバックする補正ユニットとを有し，
前記補正ユニットは，前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の出力と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの出力であり且つ前記第１の出力とは前記基準値との大小関係が逆になる第２の出力とを比較し，前記基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を前記被補正ユニットにフィードバックするシステム。
【００９０】
（付記２）
付記１において，
前記補正ユニットは，前記追加判定において，前記第１の出力の前記基準値に対する大小関係に応じて，前記第１の補正値に隣接する１対の補正値のうちいずれか一方の補正値を前記第２の補正値と判定するシステム。
【００９１】
（付記３）
付記１または２において，
前記補正ユニットは，前記追加判定において，前記第１の出力と前記基準値との差分である第１の絶対値と，前記第２の出力と前記基準値との差分である第２の絶対値とを比較し，当該比較結果に基づいて，より小さい絶対値を有する前記第１または第２の出力に対応する第１または第２の補正値を選択するシステム。
【００９２】
（付記４）
付記３において，
前記被補正ユニットは，前記出力として差動出力信号を出力し，
前記補正ユニットは，前記第１の出力の差動出力信号の差分を前記第１の絶対値とし，前記第２の出力の差動出力信号の差分を前記第２の絶対値とするシステム。
【００９３】
（付記５）
付記４において，
前記補正ユニットは，
前記被補正ユニットの差動出力信号を入力する１対の入力端子と，前記１対の入力端子に入力される前記差動出力信号を１対の入力容量を介して入力し当該差動出力信号の差分に応じて出力を駆動する差動増幅器と，前記差動増幅器の入出力間に設けられた入出力間スイッチと，前記１対の入力端子を前記１対の入力容量に正相または逆相で接続する入力スイッチとを有するコンパレータと，
前記コンパレータの入出力間スイッチと入力スイッチを制御し，前記コンパレータの出力に応じて前記補正値を生成する制御ユニットとを有し，
前記コンパレータは，前記入出力間スイッチを導通させ前記入力スイッチを正相または逆相にして前記第１の出力の差動出力信号を入力する第１のモードと，前記入出力間スイッチを非導通させ前記入力スイッチを前記第１のモードと逆の逆相または正相にして前記第２の出力の差動出力信号を入力する第２のモードとを有し，
前記制御ユニットは，前記第２のモードでの前記コンパレータの出力に応じて前記第１及び第２の絶対値の比較結果を判定するシステム。
【００９４】
（付記６）
付記５において，
前記コンパレータは，さらに前記差動増幅器の入力対間に設けられる入力対間スイッチを有し，
前記コンパレータは，前記第１のモードでは，前記バイナリ探索された第１の補正値に対する第１の出力の差動出力信号の差分の符号に応じて，前記入力スイッチを正相または逆相にするとともに，前記入力対間スイッチを非導通にするシステム。
【００９５】
（付記７）
付記５において，
前記制御ユニットは，前記バイナリ探索において，前記入出力間スイッチを非導通させ前記入力スイッチを前記正相または逆相にして前記被補正ユニットの差動出力信号を前記差動増幅器に入力する比較モードで，前記差動増幅器の出力に基づいて前記被補正ユニットの差動出力信号の差分の大小関係を判定し，当該判定結果に基づいて前記補正値の複数ビットを探索するシステム。
【００９６】
（付記８）
付記７において，
前記コンパレータは，さらに前記差動増幅器の入力対間に設けられる入力対間スイッチを有し，
前記コンパレータは，前記バイナリ探索において，前記入出力間スイッチと入力対間スイッチとを導通させるオートゼロモードの後に，前記比較モードに制御され，前記比較モードでは前記入力対間スイッチを非導通にさせるシステム。
【００９７】
（付記９）
付記１〜８のいずれかにおいて，
前記被補正ユニットは，差動入力信号に応じて差動出力信号を出力し，
前記補正ユニットは，前記被補正ユニットの差動入力信号を同電位に維持しながら，前記差動出力信号の差分が最も小さくなる補正値を探索するシステム。
【００９８】
（付記１０）
差動入力信号を入力し差動出力信号を出力する被補正ユニットと，
前記被補正ユニットの前記差動入力信号が同電位の場合に出力される前記差動出力信号の差分が基準値ゼロにより近づくような補正値をバイナリ探索し，前記補正値を前記被補正ユニットにフィードバックする補正ユニットとを有し，
前記補正ユニットは，前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の差動出力信号と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの差動出力信号であり且つ前記第１の差動出力信号とは差動出力信号の大小関係が逆になる第２の差動出力信号とを比較し，前記差分が基準値ゼロにより近い第１または第２の差動出力信号に対応する第１または第２の補正値を選択する追加判定を行い，当該選択した補正値を前記被補正ユニットにフィードバックするシステム。
【００９９】
（付記１１）
付記１０において，
前記補正ユニットは，
前記被補正ユニットの差動出力信号を入力する１対の入力端子と，前記１対の入力端子に入力される前記差動出力信号を１対の入力容量を介して入力し当該差動出力信号の差分に応じて出力を駆動する差動増幅器と，前記差動増幅器の入出力間に設けられた入出力間スイッチと，前記１対の入力端子を前記１対の入力容量に正相または逆相で接続する入力スイッチと，前記１対の入力端子間に設けられた入力対間スイッチとを有するコンパレータと，
前記コンパレータの入出力間スイッチと入力スイッチと入力対間スイッチとを制御し，前記コンパレータの出力に応じて前記補正値を生成する制御ユニットとを有し，
前記コンパレータは，前記入出力間スイッチを導通させ前記入力対間スイッチを非導通させ前記入力スイッチを正相または逆相にして前記第１の出力の差動出力信号を入力する第１のモードと，前記入出力間スイッチと入力対間スイッチを非導通させ前記入力スイッチを前記第１のモードと逆の逆相または正相にして前記第２の出力の差動出力信号を入力する第２のモードとを有し，
前記制御ユニットは，前記第２のモードでの前記コンパレータの出力に応じて前記第１及び第２の絶対値の比較結果を判定するシステム。
【０１００】
（付記１２）
付記１１において，
前記制御ユニットは，前記バイナリ探索において，前記入出力間スイッチと入力対間スイッチとを導通させるオートゼロモードと，前記入出力間スイッチと入力対間スイッチを非導通させ前記入力スイッチを前記正相または逆相にして前記被補正ユニットの差動出力信号を前記差動増幅器に入力する比較モードとを有し，前記比較モードで，前記差動増幅器の出力に基づいて前記被補正ユニットの差動出力信号の差分の大小関係を判定し，当該判定結果に基づいて前記補正値の複数ビットを探索するシステム。
【０１０１】
（付記１３）
被補正ユニットの出力を監視して前記被補正ユニットにフィードバックする補正値を探索する被補正ユニットの補正方法において，
前記被補正ユニットの出力が基準値により近づくような補正値をバイナリ探索するバイナリ探索工程と，
前記バイナリ探索により探索された第１の補正値に対応する前記被補正ユニットの第１の出力と，前記第１の補正値に隣接する第２の補正値に対応する前記補正ユニットの出力であり且つ前記第１の出力とは前記基準値との大小関係が逆になる第２の出力とを比較し，前記基準値により近い第１または第２の出力に対応する第１または第２の補正値を選択する追加判定工程とを有し，
当該選択した補正値を前記被補正ユニットにフィードバックする補正方法。
【符号の説明】
【０１０２】
１０：被補正ユニット              ２０：補正ユニット
ＩＮ：入力                        ＯＵＴ：出力
２１：補正コード                  ２２：補正値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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