(57)【要約】【課題】より安定した内部電圧を素子に供給可能にした半導体装置を提供する。【解決手段】内部電圧で動作する主回路と、内部電圧を生成して主回路に配線を介して供給する内部電圧生成部と、第１および第２の電極を備え、第２の電極が接地線に接続された複数の容量素子と、複数の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、容量素子が内部電圧の補償容量として機能するか否かを判定し、容量素子が補償容量として機能すると判定すると、容量素子の第１の電極を上記配線に接続する分離部とを有する。【選択図】図１
2011176202.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧で動作する主回路と、
前記内部電圧を生成して前記主回路に配線を介して供給する内部電圧生成部と、
第１および第２の電極を備え、該第２の電極が接地線に接続された複数の第１の容量素子と、
前記複数の第１の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、対応する第１の容量素子が前記内部電圧の補償容量として機能するか否かを判定し、該第１の容量素子が前記補償容量として機能すると判定すると、該第１の容量素子の前記第１の電極を前記配線に接続する分離部と、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記分離部は、
本体への電源投入後、前記第１の容量素子に所定量の電荷を供給し、該電荷の供給停止から所定の時間が経過したときに、該第１の容量素子の前記第１の電極の電位が所定の電圧レベル以上であると、第１の信号を出力し、該第１の容量素子の前記第１の電極の電位が該所定の電圧レベルより小さいと、前記第１の信号とは電圧レベルが異なる第２の信号を出力する論路回路と、
前記配線に接続されたドレイン電極、前記第１の容量素子の前記第１の電極に接続されたソース電極、および前記第１または第２の信号が前記論理回路から入力されるゲート電極を備え、該ゲート電極に前記第１の信号が入力されると、ＯＦＦからＯＮに動作するトランジスタとを有する、半導体装置。
【請求項３】
内部電圧で動作する主回路と、
前記内部電圧を生成して前記主回路に配線を介して供給する内部電圧生成部と、
第１および第２の電極を備え、該第２の電極が接地線に接続された複数の第１の容量素子と、
前記複数の第１の容量素子のそれぞれに対応して設けられ、該第１の容量素子の前記第１の電極を前記配線に接続可能に構成された分離部と、を有し、
前記分離部は、
本体に電源が投入されると、該分離部に対応する前記第１の容量素子に所定量の電荷を供給し、該電荷の供給停止から所定の時間が経過したときに、該第１の電極の電位が所定の電圧レベル以上であると、該第１の容量素子の該第１の電極を前記配線に接続する、半導体装置。
【請求項４】
内部電圧で動作する主回路と、
前記内部電圧を生成して前記主回路に配線を介して供給する内部電圧生成部と、
第１および第２の電極を備え、該第２の電極が接地線に接続された複数の第１の容量素子と、
前記複数の第１の容量素子のそれぞれに対応して設けられた分離部と、を有し、
前記分離部は、
前記配線に接続されたドレイン電極、前記第１の容量素子に接続されたソース電極、および、第１の信号または該第１の信号とは電圧レベルの異なる第２の信号が入力されるゲート電極を備え、該ゲート電極に該第１の信号が入力されると、ＯＦＦからＯＮに動作するトランジスタと、
本体への電源投入後に前記第１の信号の電圧レベルと同等の電圧が印加される電圧供給配線と前記トランジスタの前記ゲート電極との間に接続されたヒューズとを有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数の第１の容量素子のそれぞれに所定量の電荷が供給され、該電荷の供給停止から所定の時間が経過したときに、該複数の第１の容量素子のそれぞれの前記第１の電極の電圧レベルを外部に出力するセレクタをさらに有する半導体装置。
【請求項６】
請求項１から５のいずれか１項記載の半導体装置において、
前記第１の容量素子とは異なる第２の容量素子が前記配線と前記接地線との間に接続されている、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１の容量素子は前記第１または第２の電極が溝ゲートのキャパシタである溝状キャパシタであり、
前記第２の容量素子は、平面パターンの表面が前記溝ゲートに比べて平坦な電極を備えたキャパシタであるプレート状キャパシタである、半導体装置。
【請求項８】
請求項１から７のいずれか１項の半導体装置において、
前記主回路はＤＲＡＭのメモリセルが複数設けられたセルアレイ部であり、
前記第１の容量素子は、前記メモリセルに設けられたキャパシタと構造が同等なキャパシタが２つ以上直列に接続された容量素子を有する構成である、半導体装置。
【請求項９】
内部電圧で動作する主回路と、該内部電圧を生成して該主回路に配線を介して供給する内部電圧生成部と、第１および第２の電極を備え、該第２の電極が接地線に接続された複数の容量素子と、該複数の容量素子のそれぞれに対応して設けられ、該容量素子の前記第１の電極を前記配線に接続可能に構成された分離部とを有する半導体装置の制御方法であって、
電源が投入されると、前記複数の容量素子のそれぞれに所定量の電荷を供給し、
前記電荷の供給停止から所定の時間が経過したときに、前記複数の容量素子のそれぞれの前記第１の電極の電位を測定し、
測定の結果、前記複数の容量素子のうち、前記第１の電極の電位が所定の電圧レベル以上の容量素子があると、該容量素子に対応する前記分離部に、該容量素子の該第１の電極を前記配線に接続させる、半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電圧生成部を有する半導体装置、および半導体装置の制御方法に関する。
【背景技術】
【０００２】
半導体装置に対する高速化および低電力化の要求に伴って、外部から供給される電圧で動作する素子と、外部から供給される電圧よりも低電圧で動作する素子とが、１つの半導体装置に搭載されるようになった。このような半導体装置には、外部から供給される電圧を降圧した電圧である内部電圧を生成する内部電圧生成回路が設けられている。
【０００３】
低電圧で素子を安定に動作させるためには、変動の少ない、安定した内部電圧を素子に供給することが重要である。その方法の一例として、内部電圧生成回路から素子に内部電圧を供給するための配線である内部電圧供給線と接地線との間に、容量素子が接続された構成が知られている（特許文献１参照）。この容量素子は、内部電圧の変動を補償するための素子であることから、以下では、この容量素子を補償容量素子と称する。
【０００４】
補償容量素子として使用される容量素子の構成の一例を説明する。図８Ａおよび図８Ｂは補償容量素子の構成例を示す断面図である。図８Ａはパターンが平坦なゲート電極を用いたＭＯＳキャパシタを示す断面図であり、図８Ｂはゲート電極に溝ゲート構造を用いたＭＯＳキャパシタを示す断面図である。
【０００５】
図８Ａに示すＭＯＳキャパシタは、ゲート電極１０１と、拡散層１０２と、ゲート電極１０１および拡散層１０２の間に挟まれた絶縁膜１０３とを有する。ゲート電極１０１は導電性材料で形成されている。拡散層１０２は、導電性不純物を半導体基板１００の表面から所定の深さまで拡散することで形成されている。
【０００６】
拡散層１０２は接地されており、ゲート電極１０１に電圧が一定時間印加されると、ＭＯＳキャパシタに電荷が蓄積される。ゲート電極１０１において、基板表面に平行な面のパターンである平面パターンの面積が大きいほど、ＭＯＳキャパシタの容量が大きくなる。以下では、図８Ａに示すＭＯＳキャパシタを、プレート状キャパシタと称する。
【０００７】
図８Ｂに示すＭＯＳキャパシタは、ゲート電極１１１、拡散層１１２および絶縁膜１１３を有する構成である。図８Ｂに示すＭＯＳキャパシタは、２つの電極で絶縁膜を挟む構造という点ではプレート状キャパシタと同様であるが、ゲート電極１１１が溝ゲート構造である点がプレート状キャパシタと異なっている。以下では、図８Ｂに示すＭＯＳキャパシタを、溝状キャパシタと称する。
【０００８】
図８Ｂに示すように、溝状キャパシタは、拡散層１１２の表面に複数の溝が設けられ、複数の溝および拡散層１１２の表面を一定の膜厚で覆うように絶縁膜１１３が設けられ、絶縁膜１１３の上にゲート電極１１１が設けられている。絶縁膜１１３には、通常、酸化膜が用いられる。ゲート電極１１１の表面は、プレート状キャパシタのゲート電極に比べて凹凸が大きくなっている。
【０００９】
ゲート電極１１１の平面パターンの面積は図８Ａに示すプレート状キャパシタのゲート電極１０１と同等であるが、溝状キャパシタは、基板表面に垂直方向にも容量が形成されているため、プレート状キャパシタよりも大きな容量が得られる。
【００１０】
半導体装置の高集積化が進むにつれて、補償容量素子のパターンを形成するための面積を広げることが難しくなってきていることから、補償容量素子に溝状キャパシタが多く用いられるようになった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２２２９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、溝状キャパシタは、平面パターンの面積を広げることなく、ＭＯＳキャパシタの容量を大きくすることが可能であり、容量を大きくするには、拡散層に形成する溝をより深くすることが有効である。
【００１３】
しかし、溝が深くなるほど、溝の表面に形成する酸化膜の膜厚の均一性が悪化し、膜厚の薄い箇所などでゲートリーク電流が多く流れてしてしまうという問題が起こる。この場合、溝状キャパシタが補償容量素子として役目を果たさない可能性がある。また、無駄な電流が多く流れ、半導体装置の消費電力が大きくなってしまう可能性がある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、
内部電圧で動作する主回路と、
前記内部電圧を生成して前記主回路に配線を介して供給する内部電圧生成部と、
第１および第２の電極を備え、該第２の電極が接地線に接続された複数の第１の容量素子と、
前記複数の第１の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、対応する第１の容量素子が前記内部電圧の補償容量として機能するか否かを判定し、該第１の容量素子が前記補償容量として機能すると判定すると、該第１の容量素子の前記第１の電極を前記配線に接続する分離部と、
を有する構成である。
【００１５】
本発明によれば、電源が投入されると、複数の容量素子のうち、補償容量として機能しない容量素子を、内部電圧を供給する配線から分離し、補償容量として機能する容量素子だけをその配線に接続するため、内部電圧で動作する素子に、安定した内部電圧が供給される。
【発明の効果】
【００１６】
本発明によれば、安定した内部電圧を素子に供給することができるだけでなく、消費電力を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の半導体装置の一構成例を示すブロック図である。
【図２】図１に示した補償回路の動作を示すタイミングチャートである。
【図３】図１に示した補償回路の動作手順を示すフローチャートである。
【図４】第１の実施形態の半導体装置の他の構成例を示すブロック図である。
【図５】第１の実施形態の半導体装置がＤＲＡＭである場合における補償容量素子の構成を説明するための図である。
【図６】第２の実施形態の半導体装置の一構成例を示すブロック図である。
【図７】図６に示した補償回路の動作を示すタイミングチャートである。
【図８Ａ】補償容量素子の一構成例を示す断面図である。
【図８Ｂ】補償容量素子の別の構成例を示す断面図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示すブロック図である。
【００１９】
以下では、本発明に関連する構成について詳しく説明するものとし、本発明に関連する構成以外についての詳細な説明を省略する。
【００２０】
図１に示すように、半導体装置１は、内部電圧生成部３と、内部電圧で動作する素子を含む主回路５と、内部電圧を安定化させる補償回路７とを有する。内部電圧生成部３と主回路５とが内部電圧供給線２１４で接続されている。
【００２１】
補償回路７は、補償容量素子２０ａ〜２０ｃと、分離部２３ａ〜２３ｃとを有する。分離部２３ａ〜２３ｃのそれぞれは補償容量素子２０ａ〜２０ｃのそれぞれに対応して設けられている。本実施形態では、補償容量素子が３つの場合とするが、補償容量素子の数は３つに限らず、少なくとも２つ以上であればよい。
【００２２】
内部電圧生成部３から伸びる内部電圧供給線２１４と接地線２１８との間に配線２１６ａ〜２１６ｃが並列に接続されている。そして、配線２１６ａは、分離部２３ａおよび補償容量素子２０ａを介して接地線２１８に接続されている。配線２１６ａと同様にして、配線２１６ｂは分離部２３ｂおよび補償容量素子２０ｂを介して接地線２１８に接続され、配線２１６ｃは分離部２３ｃおよび補償容量素子２０ｃを介して接地線２１８に接続されている。
【００２３】
分離部２３ａは、補償容量素子２０ａに対して内部電圧生成部３への接続を制御するＭＯＳトランジスタ２４ａと、ＭＯＳトランジスタ２４ａの動作を制御する論理回路２６ａおよび論理回路２８ａとを有する。分離部２３ａと同様に、分離部２３ｂは論理回路２６ｂおよび論理回路２８ｂならびにＭＯＳトランジスタ２４ｂを有し、分離部２３ｃは論理回路２６ｃおよび論理回路２８ｃならびにＭＯＳトランジスタ２４ｃを有する。論理回路２６ａ〜２６ｃはＡＮＤ回路であり、論理回路２８ａ〜２８ｃはＯＲ回路である。
【００２４】
補償容量素子２０ａ〜２０ｃは溝状キャパシタである。補償容量素子２０ａ〜２０ｃのそれぞれの第１電極２０１がＭＯＳトランジスタ２４ａ〜２４ｃのそれぞれのソース電極に接続され、補償容量素子２０ａ〜２０ｃのそれぞれの第２電極２０２が接地線２１８に接続されている。
【００２５】
補償回路７には、半導体装置１の起動後に、外部から信号線２１０を介してプリチャージ信号が入力され、プリチャージ信号の入力が停止してから所定の時間経過後に信号線２１２を介して容量イネーブル信号が入力される。プリチャージ信号は、ゲートリーク電流の大きい補償容量素子があるか否かを調べるために、補償容量素子２０ａ〜２０ｃに電荷を蓄積するための信号である。容量イネーブル信号は、補償容量として役目を果たさない容量素子を分離するための信号として機能する。
【００２６】
なお、プリチャージ信号および容量イネーブル信号の入力方法として、これらの信号を半導体装置１の外部から予め決められたタイミングで半導体装置１に入力するようにしてもよく、これらの信号を予め決められたタイミングで内部電圧生成部３が信号線２１０、２１２に入力するようにしてもよい。以下では、プリチャージ信号および容量イネーブル信号を外部から半導体装置１に入力する場合で説明する。
【００２７】
次に、図１に示した分離部２３ａ〜２３ｃの構成について詳しく説明する。ただし、分離部２３ａ〜２３ｃのそれぞれは同様な構成であるため、ここでは、分離部２３ａ〜２３ｃを代表して分離部２３ａの構成を説明し、分離部２３ｂ、２３ｃの構成の説明を省略する。
【００２８】
論理回路２６ａの２つの入力端子のうち、一方の入力端子は信号線２１２に接続され、他方の入力端子は補償容量素子２０ａの第１電極２０１に接続されている。論理回路２８ａの２つの入力端子のうち、一方の入力端子は信号線２１０に接続され、他方の入力端子は論理回路２６ａの出力端子に接続されている。ＭＯＳトランジスタ２４ａのゲート電極は論理回路２８ａの出力端子に接続され、ドレイン電極は配線２１６ａを介して内部電圧供給線２１４に接続されている。
【００２９】
次に、補償回路７の動作手順を説明する。図２は図１に示した補償回路の動作を示すタイミングチャートである。図２の縦軸は電圧レベルを示し、横軸は時間を示す。図３は補償回路の動作手順を示すフローチャートである。
【００３０】
半導体装置１に電源が投入され、図２に示すように、内部電圧に相当するＨｉｇｈレベルのプリチャージ信号が信号線２１０を介して補償回路７に入力されると、ＭＯＳトランジスタ２４ａ〜２４ｃがＯＮに動作し、補償容量素子２０ａ〜２０ｃに電荷が蓄積され（ステップ１００１）、各補償容量素子の電位が内部電圧レベルまで上がる。プリチャージ信号の入力がＴ１経過後に停止すると、ゲートリーク電流が許容値よりも大きい補償容量素子の電圧レベルが他の補償容量素子よりも早くＬｏｗレベルまで下がる。なお、Ｌｏｗレベルとは、電圧レベルが予め決められた電位よりも低いことを意味しており、接地電位だけを意味するわけではない。
【００３１】
図２に示す例は、補償容量素子２０ａのゲートリーク電流が他の補償容量素子２０ｂ、２０ｃよりも大きい場合である。プリチャージ信号の入力が停止した後、補償容量素子２０ｂ、２０ｃの電圧レベルがほぼ内部電圧レベルを維持している間に、補償容量素子２０ａの電圧レベルはＬｏｗレベルまで下がっている。そのため、論理回路２６ａの他方の入力端子に印加される電圧レベルはＬｏｗレベルになる。一方、論理回路２６ｂ、２６ｃの他方の入力端子に印加される電圧レベルはＨｉｇｈレベルに維持されている。論理回路２６ａ〜２６ｃのそれぞれは、補償容量素子２０ａ〜２０ｃのそれぞれの第１電極２０１をモニターすることになる（ステップ１００２）。
【００３２】
上述したように、補償容量素子２０ａのゲートリーク電流が異常に大きいことが原因で、プリチャージ信号の入力停止から時間Ｔ２が経過するまで、補償容量素子２０ａは電圧レベルをＨｉｇｈレベルに維持できず、電圧レベルがＬｏｗレベルまで下がっている。このことから、時間Ｔ２は、補償容量素子が補償容量として機能するか否かを判定するための時間になっていることがわかる。時間Ｔ２は、補償容量の仕様に基づいて予め設定されている。
【００３３】
補償容量素子２０ｂ、２０ｃの電圧レベルがほぼ内部電圧レベルを維持している間に、Ｈｉｇｈレベルの電位の容量イネーブル信号が信号線２１２を介して補償回路７に入力されると、論理回路２６ａ〜２６ｃのそれぞれの一方の入力端子にＨｉｇｈレベルの容量イネーブル信号が入力される。ここでは、論理回路２６ａ〜２６ｃのそれぞれは、補償容量素子２０ａ〜２０ｃのそれぞれの第１電極２０１の電位が所定の電圧以上であるか否かを判定し（ステップ１００３）、その結果を出力する判定回路として機能する。
【００３４】
論理回路２６ｂ、２６ｃのそれぞれは、２つの入力端子の両方に電圧レベルがＨｉｇｈレベルの信号が入力されるため、出力端子から電圧レベルがＨｉｇｈレベルの信号を出力する。論理回路２８ｂ、２８ｃのそれぞれは、２つの入力端子のうち、一方の入力端子には信号線２１０を介して、Ｌｏｗレベルの信号が入力される。論理回路２８ｂ、２８ｃのそれぞれの他方の入力端子には、論理回路２６ｂ、２６ｃのそれぞれからＨｉｇｈレベルの信号が入力される。そのため、論理回路２８ｂ、２８ｃのそれぞれは、Ｈｉｇｈ信号をＭＯＳトランジスタ２４ｂ、２４ｃのそれぞれのゲート電極に出力する。
【００３５】
ＭＯＳトランジスタ２４ｂ、２４ｃのそれぞれは、論理回路２８ｂ、２８ｃのそれぞれからゲート電極にＨｉｇｈ信号が入力されると、ＯＦＦからＯＮに動作し、補償容量素子２０ｂ、２０ｃのそれぞれの第１電極２０１を配線２１６ｂ、２１６ｃのそれぞれに接続する（ステップ１００４）。
【００３６】
一方、論理回路２６ａは、２つの入力端子のうち、一方の入力端子にＨｉｇｈレベルの信号が入力され、他方の入力端子にＬｏｗレベルの信号が入力されるため、出力端子からＬｏｗレベルの信号を出力する。論理回路２８ａは、２つの入力端子のうち、一方の入力端子には信号線２１０を介してＬｏｗレベルの信号が入力され、他方の入力端子には論理回路２６ａからＬｏｗレベルの信号が入力される。そのため、論理回路２８ａは、Ｌｏｗレベルの信号をＭＯＳトランジスタ２４ａのゲート電極に出力する。
【００３７】
ＭＯＳトランジスタ２４ａは、論理回路２８ａからゲート電極にＬｏｗレベルの信号が入力されるため、ＯＦＦの状態を維持する（ステップ１００５）。そのため、補償容量素子２０ａの第１電極２０１は、配線２１６ａとは接続されないままとなる。なお、半導体装置１が使用される間、信号線２１２への容量イネーブル信号の入力が維持される。
【００３８】
このようにして、ゲートリーク電流の値が大きい補償容量素子２０ａが内部電圧供給線２１４と接続されないため、内部電圧生成部３から供給される内部電圧の安定性が増す。
【００３９】
本実施形態によれば、複数の容量素子のうち、補償容量として役目を果たさない容量素子を内部電圧供給線から分離し、補償容量として役目を果たす容量素子だけを内部電圧供給線に接続している。そのため、補償容量素子の一部にゲートリーク電流の大きな部位があっても、その部位を含む容量素子が内部電圧供給線から分離され、残りの容量素子を補償容量として機能させることが可能となる。その結果、主回路で動作する素子に、より安定した内部電圧を供給することができる。
【００４０】
また、ゲートリーク電流の大きな部位が内部電圧供給線に接続されないため、無駄な電流が流れるのを防ぎ、消費電力を抑制することができる。
【００４１】
なお、本実施形態の半導体装置において、補償容量素子２０ａ〜２０ｃとは別に、内部電圧供給線２１４に接続する補償容量素子を設けてもよい。
【００４２】
図４は本実施形態の半導体装置の他の構成例を示すブロック図である。図４に示す半導体装置１０では、補償容量素子３１が内部電圧供給線２１４と接地線との間に接続されている。補償容量素子３１の第１電極３０１が内部電圧供給線２１４に接続され、第２電極３０２が接地線に接続されている。
【００４３】
図１に示した構成では、補償容量素子２０ａ〜２０ｃと内部電圧生成部３との間にＭＯＳトランジスタ２４ａ〜２４ｃが設けられているため、そのトランジスタの抵抗成分が原因で補償容量のレスポンスが悪くなるおそれがある。そのため、図４に示すように、補償容量素子３１を内部電圧供給線２１４に接続することで、その問題を抑制できる。なお、補償容量素子３１には、溝状キャパシタよりもゲートリーク電流の小さい可能性が高いプレート状キャパシタを用いることが望ましい。
【００４４】
また、半導体装置がＤＲＡＭの場合、補償容量素子に、メモリセルのキャパシタと同時に形成されるキャパシタを用いてもよい。ここでは、図１に示した主回路５は、複数のメモリセルが設けられたセルアレイ部に相当する。
【００４５】
図５は本実施形態の半導体装置がＤＲＡＭである場合における補償容量素子の構成を説明するための図である。図５の左側は１つのメモリセルに設けられたキャパシタ３５を示し、図５の右側は複数のキャパシタ３５からなる補償容量素子３７を示す。
【００４６】
ＤＲＡＭの製造時に、セルアレイ部には、情報を蓄積するためのキャパシタ３５が複数形成されるが、その際、周辺回路において、補償回路７を形成する領域に複数のキャパシタ３５を形成する。ただし、通常、メモリセルのキャパシタ３５は、セルアレイ部に供給される内部電圧に対して半分の耐圧しかもたない。そのため、メモリセルに用いられるキャパシタ３５と同じ構造のキャパシタを補償容量素子にそのまま適用しても、耐圧が十分ではない。
【００４７】
そこで、補償回路７の領域に設けられた複数のキャパシタ３５を拡散層または金属配線などの導電性配線で接続することで、図５の右側に示すような補償容量素子３７を形成する。
【００４８】
図５に示す例では、キャパシタ３５を２つ直列に接続した容量素子３９を６つ並列に接続して補償容量素子３７を形成している。これにより、補償容量素子３７は、キャパシタ３５に対して、耐圧は２倍となり、容量は３倍となる。
【００４９】
単体のキャパシタ３５の耐圧および容量が内部電圧の補償容量としての仕様を満たさなくても、図５に示すようにして、複数のキャパシタ３５を接続することで、キャパシタ３５よりも耐圧および容量の大きい容量素子をＤＲＡＭの周辺回路に形成することができる。また、並列に接続する容量素子３９の数を増やすことで、補償容量素子の容量をさらに大きくすることも可能となる。
【００５０】
さらに、図１に示した分離部に設けられる論理回路は、本実施形態で説明した論理回路およびその組み合わせに限定されない。本実施形態では、分離部に設けられたトランジスタがＮＭＯＳトランジスタの場合で説明したが、ＭＯＳトランジスタはＰＭＯＳトランジスタであってもよい。
【００５１】
（第２の実施形態）
本実施形態は、半導体装置の出荷前に、補償容量として機能しない容量素子を特定し、特定した容量素子が内部電圧供給線に接続されないように分離するものである。
【００５２】
本実施形態の半導体装置の構成を説明する。図６は本実施形態の半導体装置の一構成例を示すブロック図である。第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００５３】
図６に示すように、半導体装置１５は、内部電圧生成部３と、主回路５と、補償回路１７と、セレクタ４７とを有する。補償回路１７は、補償容量素子２０ａ〜２０ｃと、分離部４１ａ〜４１ｃとを有する。分離部４１ａ〜４１ｃのそれぞれは補償容量素子２０ａ〜２０ｃのそれぞれに対応して設けられている。本実施形態では、補償容量素子が３つの場合とするが、補償容量素子の数は３つに限らず、少なくとも２つ以上であればよい。
【００５４】
分離部４１ａは、ＭＯＳトランジスタ２４ａと、ＭＯＳトランジスタ２４ａの動作を制御する論理回路４５ａと、論理回路４５ａに接続されたヒューズ４３ａとを有する。分離部４１ａと同様に、分離部４１ｂは論理回路４５ｂ、ヒューズ４３ｂおよびＭＯＳトランジスタ２４ｂを有し、分離部４１ｃは論理回路４５ｃ、ヒューズ４３ｃおよびＭＯＳトランジスタ２４ｃを有する。論理回路４５ａ〜４５ｃはＡＮＤ回路である。
【００５５】
補償回路１７には、半導体装置１５が使用される間、信号線２４１を介して容量イネーブル信号が入力される。また、半導体装置１５の出荷前のテスト工程で、信号線２４１を介して容量イネーブル信号が入力され、入力開始から所定の時間経過後に、その入力が停止される。テスト工程における容量イネーブル信号は、ゲートリーク電流の大きい補償容量素子があるか否かを調べるために、補償容量素子２０ａ〜２０ｃに電荷を蓄積するための信号として機能する。なお、容量イネーブル信号は、半導体装置１５の外部から供給されてもよく、内部電圧生成部３から供給されてもよい。
【００５６】
セレクタ４７は、テスト工程で、補償容量素子２０ａ〜２０ｃの電圧レベルを測定して出力するための回路である。セレクタ４７は、信号線２４２ａ〜２４２ｃのそれぞれを介して、補償容量素子２０ａ〜２０ｃのそれぞれの第１電極２０１と接続されている。セレクタ４７は、補償容量素子２０ａ〜２０ｃへの容量イネーブル信号の入力開始から所定の時間経過後に、補償容量素子２０ａ〜２０ｃのそれぞれの電圧レベルを読み出して予め決められた順番に信号線２４３を介して外部に出力する。
【００５７】
次に、図６に示した分離部４１ａ〜４１ｃの構成について詳しく説明する。ただし、分離部４１ａ〜４１ｃのそれぞれは同様な構成であるため、ここでは、分離部４１ａ〜４１ｃを代表して分離部４１ａの構成を説明し、分離部４１ｂ、４１ｃの構成の説明を省略する。
【００５８】
ヒューズ４３ａは、２つの端子のうち、一方の端子がＨｉｇｈレベルの電圧レベルである電圧供給線４９に接続され、他方の端子が論理回路４５ａと接続されている。論理回路４５ａの２つの入力端子のうち、一方の入力端子がヒューズ４３ａに接続され、他方の入力端子が信号線２４１に接続されている。そして、論理回路４５ａの出力端子はＭＯＳトランジスタ２４ａのゲート電極に接続されている。ＭＯＳトランジスタ２４ａのドレイン電極は配線２１６ａを介して内部電圧供給線２１４に接続され、ソース電極は補償容量素子２０ａの第１電極２０１に接続されている。なお、半導体装置１５が使用される間、ヒューズ４３ａ〜４３ｃの一方の端子には、電圧供給線４９を介して内部電圧が印加される。この電圧供給線４９が内部電圧供給線２１４と接続されていてもよい。
【００５９】
次に、半導体装置１５の出荷前のテスト工程で、補償回路１７に実行させる動作の手順を説明する。図７は図６に示した補償回路の動作を示すタイミングチャートである。図７の縦軸は電圧レベルを示し、横軸は時間を示す。
【００６０】
操作者が、半導体装置１５に電源を投入し、内部電圧に相当するＨｉｇｈレベルの電圧をヒューズ４３ａ〜４３ｃのそれぞれの一方の端子に供給し、電位がＨｉｇｈレベルの容量イネーブル信号を信号線２４１を介して論理回路４５ａ〜４５ｃに入力する。これにより、ＭＯＳトランジスタ２４ａ〜２４ｃがＯＮに動作し、図７に示すように、補償容量素子２０ａ〜２０ｃに電荷が蓄積され、各補償容量素子の電位が内部電圧レベルまで上がる。
【００６１】
容量イネーブル信号の入力がＴ１経過後に停止すると、ゲートリーク電流が許容値よりも大きい補償容量素子の電圧レベルが他の補償容量素子よりも早くＬｏｗレベルまで下がる。図７に示す例は、補償容量素子２０ａのゲートリーク電流が他の補償容量素子２０ｂ、２０ｃよりも大きい場合である。
【００６２】
容量イネーブル信号の入力が停止した後、補償容量素子２０ｂ、２０ｃの電圧レベルがほぼ内部電圧レベルを維持している間に、補償容量素子２０ａの電圧レベルはＬｏｗレベルまで下がっている。セレクタ４７は、補償容量素子２０ａ〜２０ｃの第１電極２０１の電位の変化から補償容量素子２０ａ〜２０ｃへの容量イネーブル信号の入力開始を認識し、その入力開始の時刻から時間（Ｔ１＋Ｔ２）が経過した後、補償容量素子２０ａ〜２０ｃのそれぞれの電圧レベルを読み出して予め決められた順番に信号線２４３を介して外部に出力する。
【００６３】
操作者は、信号線２４３を介して出力される電圧レベルを観察することで、補償容量素子２０ｂ、２０ｃの電圧レベルがＨｉｇｈレベルであるのに対し、補償容量素子２０ａの電圧レベルがＬｏｗレベルであることがわかる。その結果から、操作者は、補償容量素子２０ａのゲートリーク電流が異常に大きく、補償容量素子２０ａが補償容量として機能しないと判断することが可能となる。
【００６４】
その後、操作者は、補償容量素子２０ａに対応する分離部４１ａのヒューズ４３ａを切断する。これにより、半導体装置１５に電源が投入されても、ＭＯＳトランジスタ２４ａはＯＮに動作せず、補償容量素子２０ａが内部電圧供給線２１４から分離される。
【００６５】
本実施形態の半導体装置では、製品出荷前のテスト工程で行われるため、第１の実施形態の場合に比べて、出荷先で半導体装置の使用を開始してからゲートリーク電流の大きい補償容量素子を特定する必要がなく、補償容量として機能しない容量素子を製品出荷前に確実に分離することが可能となる。
【００６６】
なお、本実施形態では、補償容量素子２０ａ〜２０ｃの第１電極２０１の電位を観察する方法として、セレクタを用いる場合を説明したが、その他の方法であってもよい。例えば、補償容量素子２０ａ〜２０ｃのそれぞれの第１電極２０１の電位を測定するための端子を予め設け、操作者が、これらの端子の電位を測定してもよい。
【００６７】
また、本実施形態の半導体装置においても、図４に示した補償容量素子３１を設けてもよく、図５に示した補償容量素子３７を用いてもよく、または、これらの両方を適用してもよい。
【符号の説明】
【００６８】
１、１０、１５    半導体装置
３    内部電圧生成部
５    主回路
７、１７    補償回路
２０ａ〜２０ｃ、３１、３７    補償容量素子
２３ａ〜２３ｃ、４１ａ〜４１ｃ    分離部
２４ａ〜２４ｃ    ＭＯＳトランジスタ
４３ａ〜４３ｃ    ヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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