(57)【要約】【課題】メモリ装置及びメモリ装置の制御方法を提供する。【解決手段】メモリコントローラで命令を生成する段階；クロック信号に応答して命令の個数をカウントする段階；命令及び命令に対応するカウント数を保存する段階；メモリコントローラから、命令、命令のカウント数及びデータをメモリ装置に伝送する段階；メモリコントローラから伝送された命令、命令のカウント数及びデータを前記メモリ装置で受信する段階；受信された命令のカウント数を保存する段階；受信された命令のカウント数をメモリコントローラに伝送する段階；を含み、メモリコントローラに命令のカウント数を伝送する段階は、エラー状態の指示で行われ、メモリ装置から受信される命令のカウント数による命令及びデータを、メモリコントローラからメモリ装置に再伝送する段階をさらに含むメモリ装置の制御方法。【選択図】      図１
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【特許請求の範囲】
【請求項１】
メモリコントローラ及びメモリ装置を備えるメモリシステムにおいて、
前記メモリコントローラは、
クロック信号に応答して命令の第１個数をカウントする第１カウンタと、
前記カウントされた命令の第１個数を保存する第１レジスタと、
前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて前記メモリ装置とインターフェースする第１インターフェースと、を備え、
前記メモリ装置は、
前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記メモリコントローラとインターフェースする第２インターフェースと、
前記クロック信号に応答して、前記受信された命令の第２個数をカウントする第２カウンタと、
前記カウントされた命令の第２個数を保存する第２レジスタと、を備え、
前記第２インターフェースは、
前記受信された命令の第２個数を前記メモリコントローラに伝送することを特徴とするメモリシステム。
【請求項２】
前記メモリ装置は、
前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器をさらに備え、
前記第２レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して、前記メモリコントローラに伝送されることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記クロック信号を生成する共通クロック生成器がさらに備えられることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記共通クロック生成器は、
前記メモリコントローラに位置することを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記共通クロック生成器は、
前記メモリ装置に位置することを特徴とする請求項３に記載のメモリシステム。
【請求項６】
前記共通クロック生成器は、
前記メモリコントローラ及び前記メモリ装置の外部に位置することを特徴とする請求項３に記載のメモリシステム。
【請求項７】
前記第１カウンタ及び前記第２カウンタは、
共通リセット信号を使用してリセットされることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記共通リセット信号は、
リフレッシュ命令に基づくことを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記メモリコントローラは、
前記第１レジスタに保存される命令の個数に対応する命令を保存することを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
前記メモリ装置は、
ＤＲＡＭを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項１１】
メモリ装置において、
命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、
クロック信号に応答して受信された命令の個数をカウントするカウンタと、
前記受信された命令の個数を保存するレジスタと、を備え、
前記インターフェースは、
前記受信された命令のカウント数を前記メモリコントローラに伝送することを特徴とするメモリ装置。
【請求項１２】
前記クロック信号は、
前記命令をカウントするために、前記メモリ装置及び前記メモリコントローラに共通で使われることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、
前記レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送されることを特徴とする請求項１１に記載のメモリ装置。
【請求項１４】
メモリ装置において、
命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、
クロック信号のパルスの数をカウントするカウンタと、
前記受信されたクロック信号のパルスの数を保存するレジスタと、を備え、
前記インターフェースは、
前記受信されたクロック信号のパルスのカウント数を前記メモリコントローラに伝送することを特徴とするメモリ装置。
【請求項１５】
前記クロック信号を伝送するクロック信号線がさらに備えられ、
前記クロック信号線は、
前記メモリコントローラに連結されることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、
前記レジスタに保存されて受信されるクロック信号のパルスのカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送されることを特徴とする請求項１４に記載のメモリ装置。
【請求項１７】
メモリシステムにおいて、
命令を生成する命令生成器と、
クロック信号に応答して命令の第１個数をカウントする第１カウンタと、
前記カウントされた命令の第１個数を保存する第１レジスタと、
前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて、前記メモリ装置とインターフェースする第１インターフェースを備えるメモリコントローラと、
ハブに連結される複数のメモリ装置と、を備え、
前記複数のメモリ装置はそれぞれ、
前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記ハブとインターフェースする第２インターフェースと、
前記クロック信号に応答して前記受信された命令の第２個数をカウントする第２カウンタと、
前記カウントされた命令の第２個数を保存する第２レジスタと、を備え、
前記第２インターフェースは、
前記受信された命令の第２個数を、前記ハブを通じて前記メモリコントローラに伝送することを特徴とするメモリシステム。
【請求項１８】
メモリ制御方法において、
メモリコントローラで命令を生成する段階と、
クロック信号に応答して命令の個数をカウントする段階と、
前記命令及び前記命令に対応するカウント数を保存する段階と、
前記メモリコントローラから、前記命令、前記命令のカウント数及びデータをメモリ装置に伝送する段階と、
前記メモリコントローラから伝送された前記命令、前記命令のカウント数及びデータを前記メモリ装置で受信する段階と、
前記受信された命令のカウント数を保存する段階と、
前記受信された命令のカウント数を前記メモリコントローラに伝送する段階と、を含むことを特徴とするメモリ制御方法。
【請求項１９】
前記メモリコントローラに前記命令のカウント数を伝送する段階は、
エラー状態の指示で行われることを特徴とする請求項１８に記載のメモリ制御方法。
【請求項２０】
前記メモリ装置から受信される命令のカウント数による命令及びデータを、前記メモリコントローラから前記メモリ装置に再伝送する段階をさらに含むことを特徴とする請求項１９に記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリシステムに係り、特に、半導体メモリ装置と半導体メモリコントローラとの間のデータ通信のエラーを簡単に検出する半導体メモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置の集積度が増大し、メモリインターフェースの動作速度が速くなることで、メモリ装置とメモリコントローラとの間の通信チャンネルにチャンネルノイズが増大し、メモリデータ、アドレス及び命令の伝送及び受信でのエラー発生が増加しうる。このようなデータ通信でエラーが発生すれば、メモリ動作に含まれるデータ、アドレスまたは命令信号は再伝送しなければならず、システムのプロセシング及び動作速度が大幅に低減しうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許６,７７２,３５２号
【特許文献２】米国特許６,２０２,１１９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、半導体メモリ装置と半導体メモリコントローラとの間のデータ通信のエラーを簡単に検出する半導体メモリシステムを提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、メモリコントローラ及びメモリ装置を備えるメモリシステムにおいて、前記メモリコントローラは、クロック信号に応答して命令の第１個数をカウントする第１カウンタと、前記カウントされた命令の第１個数を保存する第１レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて前記メモリ装置とインターフェースする第１インターフェースと、を備え、前記メモリ装置は、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記メモリコントローラとインターフェースする第２インターフェースと、前記クロック信号に応答して、前記受信された命令の第２個数をカウントする第２カウンタと、前記カウントされた命令の第２個数を保存する第２レジスタと、を備え、前記第２インターフェースは、前記受信された命令の第２個数を前記メモリコントローラに伝送する。
【０００６】
前記メモリ装置は、前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器をさらに備え、前記第２レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して、前記メモリコントローラに伝送される。
前記クロック信号を生成する共通クロック生成器がさらに備えられる。
前記共通クロック生成器は、前記メモリコントローラに位置する。
前記共通クロック生成器は、前記メモリ装置に位置する。
前記共通クロック生成器は、前記メモリコントローラ及び前記メモリ装置の外部に位置する。
【０００７】
前記第１カウンタ及び前記第２カウンタは、共通リセット信号を使用してリセットされる。
前記共通リセット信号は、リフレッシュ命令に基づく。
前記メモリコントローラは、前記第１レジスタに保存される命令の個数に対応する命令を保存する。
前記メモリ装置は、ＤＲＡＭを含む。
【０００８】
本発明の他の実施形態によれば、メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号に応答して受信された命令の個数をカウントするカウンタと、前記受信された命令の個数を保存するレジスタと、を備え、前記インターフェースは、前記受信された命令のカウント数を前記メモリコントローラに伝送する。
【０００９】
前記クロック信号は、前記命令をカウントするために、前記メモリ装置及び前記メモリコントローラに共通で使われる。
前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信される命令のカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送される。
【００１０】
本発明のさらに他の実施形態によれば、メモリ装置において、命令、データ及びアドレスを含めてメモリコントローラとインターフェースするインターフェースと、クロック信号のパルスの数をカウントするカウンタと、前記受信されたクロック信号のパルスの数を保存するレジスタと、を備え、前記インターフェースは、前記受信されたクロック信号のパルスのカウント数を前記メモリコントローラに伝送する。
【００１１】
前記クロック信号を伝送するクロック信号線がさらに備えられ、前記クロック信号線は、前記メモリコントローラに連結される。
前記メモリコントローラから受信された前記命令、アドレスまたはデータでのエラー発生を検出して、エラー検出信号を出力するエラー検出器がさらに備えられ、前記レジスタに保存されて受信されるクロック信号のパルスのカウント数は、前記エラー検出信号に応答して前記メモリコントローラに伝送される。
【００１２】
本発明のさらに他の実施形態によれば、メモリシステムにおいて、命令を生成する命令生成器と、クロック信号に応答して命令の第１個数をカウントする第１カウンタと、前記カウントされた命令の第１個数を保存する第１レジスタと、前記命令、前記カウントされた命令の個数、アドレス及び送受信データの伝送を含めて、前記メモリ装置とインターフェースする第１インターフェースを備えるメモリコントローラと、ハブに連結される複数のメモリ装置と、を備え、前記複数のメモリ装置はそれぞれ、前記メモリコントローラから前記命令、前記カウントされた命令の個数、前記アドレス及び前記データの受信を含めて前記ハブとインターフェースする第２インターフェースと、前記クロック信号に応答して前記受信された命令の第２個数をカウントする第２カウンタと、前記カウントされた命令の第２個数を保存する第２レジスタと、を備え、前記第２インターフェースは、前記受信された命令の第２個数を、前記ハブを通じて前記メモリコントローラに伝送する。
【００１３】
本発明のさらに他の実施形態によれば、メモリ制御方法において、メモリコントローラで命令を生成する段階と、クロック信号に応答して命令の個数をカウントする段階と、前記命令及び前記命令に対応するカウント数を保存する段階と、前記メモリコントローラから、前記命令、前記命令のカウント数及びデータをメモリ装置に伝送する段階と、前記メモリコントローラから伝送された前記命令、前記命令のカウント数及びデータを前記メモリ装置で受信する段階と、前記受信された命令のカウント数を保存する段階と、前記受信された命令のカウント数を前記メモリコントローラに伝送する段階と、を含む。
【００１４】
前記メモリコントローラに前記命令のカウント数を伝送する段階は、エラー状態の指示で行われる。
前記メモリ装置から受信される命令のカウント数による命令及びデータを、前記メモリコントローラから前記メモリ装置に再伝送する段階をさらに含む。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による半導体メモリシステムを示す図。
【図２】本発明の実施形態による、図１の半導体メモリシステムでの共通クロック信号の生成を示す図。
【図３】本発明の他の実施形態による、図１の半導体メモリシステムでの共通クロック信号の生成を示す図。
【図４】本発明の他の実施形態による、図１の半導体メモリシステムでの共通クロック信号の生成を示す図。
【図５】本発明の実施形態による、図１の半導体メモリシステムでのリセット信号の生成を示す図。
【図６】本発明の他の実施形態による、図１の半導体メモリシステムでのリセット信号の生成を示す図。
【図７】本発明の実施形態によるエラー検出器を示す図。
【図８】本発明の実施形態による命令識別子保存部を示す図。
【図９】図１の半導体メモリシステムにより行われる命令再伝送に含まれる信号のフローチャートを示す図。
【図１０】図１の半導体メモリシステムにより行われる命令再伝送に含まれる信号のフローチャートを示す図。
【図１１】本発明の他の実施形態による半導体メモリシステムを示す図。
【図１２】本発明の他の実施形態による半導体メモリシステムを示す図。
【図１３】本発明の他の実施形態による半導体メモリシステムを示す図。
【図１４】本発明の実施形態による半導体メモリシステムを含むコンピュータシステムを示す図。
【図１５】本発明の他の実施形態による半導体メモリシステムで使われる命令識別子についての多様な実施形態を示す図。
【図１６】本発明の他の実施形態による半導体メモリシステムで使われる命令識別子についての多様な実施形態を示す図。
【図１７】本発明の他の実施形態による半導体メモリシステムで使われる命令識別子についての多様な実施形態を示す図。
【図１８】本発明の他の実施形態による半導体メモリシステムで使われる命令識別子についての多様な実施形態を示す図。
【図１９】本発明の他の実施形態による半導体メモリシステムで使われる命令識別子についての多様な実施形態を示す図。
【発明を実施するための形態】
【００１６】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を表わす。
【００１７】
図１は、本発明の実施形態による半導体メモリシステム１００を示す図である。
図１を参照すれば、本発明の実施形態による半導体メモリシステム１００は、半導体メモリ装置ＭＥ及びメモリコントローラＣＴＬを備える。半導体メモリ装置ＭＥは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であるか、グラフィックＤＲＡＭであるか、ＧＤＤＲ（Ｇｒａｐｈｉｃ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）タイプのＤＲＡＭでありうる。選択的に、半導体メモリ装置ＭＥは、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ：ＲＲＡＭ）、相変化ＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ：ＰＲＡＭ）または強誘電性ＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：ＦＲＡＭ）などの不揮発性メモリでありうる。
【００１８】
メモリコントローラＣＴＬは、半導体メモリ装置ＭＥに印加される命令ＣＭＤを生成する命令生成器１３０を備える。半導体メモリ装置ＭＥに印加される命令ＣＭＤは、半導体メモリ装置ＭＥにデータＤＴＡの書き込み動作または半導体メモリ装置ＭＥからのデータＤＴＡの読み出し動作を行うための命令でありうる。例えば、命令ＣＭＤは、アクチブ、書き込み、読み出し、プリチャージ、オートリフレッシュなどのように、ＤＤＲまたはＧＤＤＲタイプのＤＲＡＭに適用されるＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）標準上の命令でありうる。
【００１９】
メモリコントローラＣＴＬはデータＤＴＡ及びアドレスＡＤＤＲを、命令ＣＭＤと同様に、半導体メモリ装置ＭＥへ／からの書き込み／読み出しのために、半導体メモリ装置ＭＥに印加する。
メモリコントローラＣＴＬは、命令ＣＭＤ、データＤＴＡ及びアドレスＡＤＤＲを、伝送チャンネルＣＨを通じて半導体メモリ装置ＭＥに伝送する入出力インターフェース１６０を備えることができる。入出力インターフェース１６０は、パッドまたはピンでありうる。
【００２０】
メモリコントローラＣＴＬは、半導体メモリ装置ＭＥに伝送された命令ＣＭＤ、データＤＴＡまたはアドレスＡＤＤＲに発生するエラーが半導体メモリ装置ＭＥにより検出されうる方法で、エラー検出コードＥＤＣを命令ＣＭＤ、データＤＴＡ及びアドレスＡＤＤＲと共に半導体メモリ装置ＭＥに伝送できる。
【００２１】
メモリコントローラＣＴＬは、カウンタ１１０をさらに備えることができる。メモリコントローラＣＴＬのカウンタ１１０は、共通クロック信号ＣＣＬＫに応答して動作できる。半導体メモリ装置ＭＥがグラフィックＤＲＡＭである実施形態で、図１の共通クロック信号ＣＣＬＫは共通クロック信号でありうる。
【００２２】
メモリコントローラＣＴＬのカウンタ１１０は、共通クロック信号ＣＣＬＫのパルスの数をカウントできる。選択的に、メモリコントローラＣＴＬのカウンタ１１０は命令生成器１３０により生成され、半導体メモリ装置ＭＥに印加される命令ＣＭＤの数をカウントできる。
【００２３】
カウントの前に、メモリコントローラＣＴＬのカウンタ１１０は、リセット信号ＲＳＴに応答してリセットされうる。リセット信号ＲＳＴは後述するように、半導体メモリ装置ＭＥがリセットされるか、リフレッシュ命令のように既特定された命令が半導体メモリ装置ＭＥに印加される時に、メモリコントローラＣＴＬのカウンタ１１０をリセットするのに使われうる。
【００２４】
メモリコントローラＣＴＬのカウンタ１１０によりカウントされた値ＣＮＴ１は、半導体メモリ装置ＭＥに印加される命令ＣＭＤに対する命令識別子ＣＭＤｉｄに設定されうる。メモリコントローラＣＴＬのカウンタ１１０は、命令ＣＭＤまたは命令生成器１３０から伝送された命令ＣＭＤに関する情報ＣＭＤｉｄを受信することで、命令ＣＭＤに対してカウントされた値ＣＮＴ１を命令生成器１３０に伝送できる。
【００２５】
命令生成器１３０は、メモリコントローラＣＴＬのカウンタ１１０から伝送されたカウントされた値ＣＮＴ１を命令識別子ＣＭＤｉｄに設定でき、命令識別子ＣＭＤｉｄを命令生成器１３０のレジスタに保存することができる。しかし、本発明の概念はこれに限定されず、レジスタは命令生成器１３０と分離して載置されるか、または不揮発性メモリでありうる。レジスタは、命令識別子ＣＭＤｉｄに対応する命令を保存し、対応する命令に係るデータ及びアドレスを保存することができる。エラーが検出される時に、レジスタに保存されたデータ及び／または命令はメモリ装置ＭＥに再伝送されうる。
【００２６】
図１を参照すれば、半導体メモリ装置ＭＥは、命令ＣＭＤ、データＤＴＡ、アドレスＡＤＤＲを、入出力インターフェース１７０を通じてメモリコントローラＣＴＬから受信する。
【００２７】
半導体メモリ装置ＭＥはエラー検出器１４０を備えることができる。受信された命令ＣＭＤ、データＤＴＡまたはアドレスＡＤＤＲにおけるエラーの存否を判断するために、エラー検出器１４０は、あらかじめ調節されたアルゴリズムによってメモリコントローラＣＴＬから伝送されたエラーコードＥＤＣをチェックする。エラー検出器１４０の動作は後述する。
【００２８】
エラーが命令ＣＭＤ、データＤＴＡまたはアドレスＡＤＤＲに存在すれば、エラー検出器１４０はエラー検出信号ＸＤＥＣを出力する。命令識別子保存部１５０は、エラー検出信号ＸＤＥＣに応答してエラーが検出された命令ＣＭＤ、データＤＴＡまたはアドレスＡＤＤＲに関する命令識別子ＣＭＤｉｄを出力する。図１の半導体メモリ装置ＭＥの命令識別子保存部１５０は、レジスタでありうる。しかし、本発明の概念はこれに限定されず、命令識別子保存部１５０は不揮発性メモリでありうる。
【００２９】
半導体メモリ装置ＭＥのカウンタ１２０は、クロックパルスの数をカウントするために、共通クロック信号ＣＣＬＫに応答して動作する。導体メモリ装置ＭＥの命令識別子保存部１５０は、半導体メモリ装置ＭＥのカウンタ１２０から伝送されたカウントされた値ＣＮＴ２を受信して、カウントされた値を命令識別子に保存することができる。
【００３０】
半導体メモリ装置ＭＥのカウンタ１２０に印加される共通クロック信号ＣＣＬＫは、メモリコントローラＣＴＬのカウンタ１１０に印加される共通クロック信号ＣＣＬＫに同期されうる。言い換えれば、メモリコントローラＣＴＬのカウンタ１１０及び半導体メモリ装置ＭＥのカウンタ１２０は、共通クロック信号ＣＣＬＫにより互いに同期されうる。
【００３１】
半導体メモリ装置ＭＥのカウンタ１２０はリセット信号ＲＳＴを受信し、またメモリコントローラＣＴＬのカウンタ１１０がリセットされる時にリセットされうる。本発明の他の実施形態によれば、カウンタ１２０は、受信された命令ＣＭＤの数をカウントし、メモリコントローラＣＴＬは、半導体メモリ装置ＭＥに印加される命令ＣＭＤの数をカウントする。また、メモリコントローラＣＴＬから半導体メモリＭＥに転送される命令に関する待機（ｌａｔｅｎｃｙ）問題は除去される。
【００３２】
したがって、本発明の実施形態による半導体メモリシステム１００の半導体メモリ装置ＭＥのカウンタ１２０及びメモリコントローラＣＴＬのカウンタ１１０は、共通クロックＣＣＬＫにより同期されうる。カウンタ１１０及びカウンタ１２０により生成される命令識別子ＣＭＤｉｄは、データ、アドレスまたは命令信号がエラーなしに半導体メモリ装置ＭＥに受信される時にマッチしなければならない。
【００３３】
エラーがエラー検出器１４０により検出されれば、命令識別子保存部１５０は、メモリコントローラＣＴＬに命令識別子ＣＭＤｉｄ＿ｅｒｒを伝送する。図１に図示されたように、命令識別子ＣＭＤｉｄ＿ｅｒｒは、半導体メモリ装置ＭＥの入出力インターフェース１７０またはメモリコントローラＣＴＬの入出力インターフェース１６０を通じずに、メモリコントローラＣＴＬに伝送されうる。選択的に、命令識別子ＣＭＤｉｄ＿ｅｒｒは、後述するＤＱピンまたはＤＱパッドなどの入出力インターフェース１７０を通じて半導体メモリ装置ＭＥから出力される。
【００３４】
また、図１の半導体メモリシステム１００で、メモリコントローラＣＴＬに位置するカウンタ１１０のクロックパルスのカウントされた値ＣＮＴ１、または半導体メモリ装置ＭＥに位置するカウンタ１２０の命令のカウントされた値ＣＮＴ２は、命令識別子として使われる。データＤＴＡ、アドレスＡＤＤＲまたは命令ＣＭＤの伝送または受信でエラーが発生すれば、命令識別子は読み取られ、命令識別子に対応するデータＤＴＡ、アドレスＡＤＤＲまたは命令ＣＭＤを含む信号は検索されて再伝送されうる。また、図１の半導体メモリシステム１００で、メモリコントローラＣＴＬが半導体メモリ装置ＭＥに命令ＣＭＤを伝送し、命令識別子ＣＭＤｉｄを伝送しないとしても、半導体メモリ装置ＭＥは命令識別子ＣＭＤｉｄを認識できる。誤った通信が識別されてレジスタに保存される信号と共に、メモリコントローラＣＴＬの命令生成器１３０またはメモリ装置ＭＥのレジスタ１５０に、典型的に多くの信号の再伝送に関するエラー訂正動作は低減し、レジスタに保存された信号に限ってもよい。
【００３５】
図２は、図１の半導体メモリシステム１００での共通クロックＣＣＬＫの生成についての実施形態を示す図である。
図２を参照すれば、図２の半導体メモリシステム２００では、メモリコントローラＣＴＬに備えられる共通クロック生成器２１０により共通クロックＣＣＬＫが生成される。メモリコントローラＣＴＬの共通クロック生成器２１０により生成された共通クロックＣＣＬＫは、メモリコントローラＣＴＬのカウンタ１１０及び半導体メモリ装置ＭＥのカウンタ１２０に印加される。
【００３６】
図２では、メモリコントローラＣＴＬの共通クロック生成器２１０から半導体メモリ装置ＭＥのカウンタ１２０に印加される共通クロックＣＣＬＫは、半導体メモリ装置ＭＥの入出力インターフェース１７０及びメモリコントローラＣＴＬの入出力インターフェース１６０を通じずに伝送されるように図示されている。選択的に、共通クロック信号ＣＣＬＫは、クロックピン（図示せず）などのメモリコントローラＣＴＬの入出力インターフェース１６０を通じて半導体メモリ装置ＭＥに印加され、半導体メモリ装置ＭＥの入出力インターフェース１７０から受信されうる。
【００３７】
図３は、図１の半導体メモリシステム１００における共通クロックＣＣＬＫの生成についての他の実施形態を示す図である。
図３を参照すれば、図３の半導体メモリシステム３００では、半導体メモリ装置ＭＥに備えられる共通クロック生成器３１０により、共通クロックＣＣＬＫが生成されうる。半導体メモリ装置ＭＥの共通クロック生成器３１０により生成された共通クロックＣＣＬＫは、メモリコントローラＣＴＬのカウンタ１１０及び半導体メモリ装置ＭＥのカウンタ１２０に印加される。
【００３８】
図４は、図１の半導体メモリシステム１００における共通クロックＣＣＬＫ生成についての他の実施形態を示す図である。
図４を参照すれば、図４の半導体メモリシステム４００では、半導体メモリ装置ＭＥ及びメモリコントローラＣＴＬの外部に位置し、半導体メモリシステム１００に含まれるボードに装着されるオシレータＯＳＣにより、共通クロックＣＣＬＫが生成されうる。オシレータＯＳＣにより生成された共通クロックＣＣＬＫは、メモリコントローラＣＴＬのカウンタ１１０及び半導体メモリ装置ＭＥのカウンタ１２０に印加される。
【００３９】
また、図１の半導体メモリシステム１００は、図２ないし図４と異なる方式で共通クロック信号ＣＣＬＫを生成でき、各例で、２つのカウンタ１１０、１２０に提供される共通クロックＣＣＬＫは、他の一つと同期される同一または異なるクロックでありうる。
【００４０】
図５は、図１の半導体メモリシステム１００におけるリセット信号生成についての実施形態を示す図である。
図５を参照すれば、図５の半導体メモリシステム５００では、半導体メモリ装置ＭＥのカウンタ１２０及びメモリコントローラＣＴＬのカウンタ１１０は、リセット信号ＲＳＴによりリセットされる。リセット信号ＲＳＴはまた、半導体メモリ装置ＭＥをリセットするリセット信号と連結されうる。また、半導体メモリ装置ＭＥがリセットされる時に、半導体メモリ装置ＭＥのカウンタ１２０及びメモリコントローラＣＴＬのカウンタ１１０はリセットされる。
【００４１】
メモリコントローラＣＴＬは、半導体メモリ装置ＭＥがリセットされる時にリセット信号ＲＳＴを生成して、半導体メモリ装置ＭＥのカウンタ１２０及びメモリコントローラＣＴＬのカウンタ１１０に印加するリセット信号生成器５１０をさらに備えることができる。これらの例で、リセット信号生成器５１０は、メモリコントローラＣＴＬの制御下でリセット信号ＲＳＴを生成する。
【００４２】
図６は、図１の半導体メモリシステム１００におけるリセット信号生成についての他の実施形態を示す図である。
図６を参照すれば、図６の半導体メモリシステム６００では、特定命令ＰＣＭＤが半導体メモリ装置ＭＥに印加される時に、半導体メモリ装置ＭＥのカウンタ１２０及びメモリコントローラＣＴＬのカウンタ１１０がリセットされうる。特定命令ＰＣＭＤはユーザがプログラムできる。例えば、半導体メモリ装置ＭＥがＧＤＤＲである場合、特定命令ＰＣＭＤは、リフレッシュ命令“ＲＥＦ”のような命令でありうる。
【００４３】
メモリコントローラＣＴＬは、特定命令ＰＣＭＤがメモリコントローラＣＴＬのカウンタ１１０をリセットするために印加される時に、リセット信号ＲＳＴを生成するリセット信号生成器６１０をさらに備えることができる。また、半導体メモリ装置ＭＥは、半導体メモリ装置ＭＥが特定命令ＰＣＭＤを受信する時にリセット信号ＲＳＴを生成して、半導体メモリ装置ＭＥのカウンタ１２０に印加するリセット信号生成器６２０をさらに備えることができる。リセット信号生成器６２０は、半導体メモリ装置ＭＥの命令デコーダ６３０から特定命令ＰＣＭＤを受信することができる。特定命令ＰＣＭＤは直接、メモリコントローラＣＴＬの命令生成器１３０から半導体メモリ装置ＭＥの命令デコーダ６３０に伝送されうる。他の例によれば、特定命令ＰＣＭＤは、半導体メモリ装置ＭＥの入出力インターフェース１７０を通じて命令デコーダ６３０に伝送されうる。
【００４４】
図７は、図１の半導体メモリシステム１００のエラー検出器１４０を示すブロック図である。
図１及び図７を参照すれば、エラー検出器１４０は、スプリッタ１４２、ＥＤＣ生成器１４４及び比較器１４６を備える。
【００４５】
半導体メモリ装置ＭＥのＤＱピンまたはＤＱパッドなどの入出力インターフェースを通じて受信されるデータＤＴＡには、エラー検出コードＥＤＣが含まれうる。スプリッタ１４２は、データＤＴＡとエラー検出コードＥＤＣとを分離する。ＥＤＣ生成器１４４は、スプリッタ１４２からデータＤＴＡを受信し、受信されたデータＤＴＡに基づいて新たなエラー検出コードＥＤＣ’を生成する。比較器１４６はスプリッタ１４２からエラー検出コードＥＤＣを受信し、ＥＤＣ生成器１４４により新たに生成されたエラー検出コードＥＤＣ’を比較する。
【００４６】
本発明の実施形態によれば、エラーは、エラー検出コードＥＤＣ及びＥＤＣ’が互いに異なる時に検出される。これらの例で、比較器１４６は、エラー検出信号ＸＤＥＣを、現在のデータパケットの伝送または受信でエラーを持つ信号に出力する。
図７がデータＤＴＡのエラー検出を行うエラー検出器１４０を図示するとしても、命令ＣＭＤまたはアドレスＡＤＤＲに対するエラー検出にも適用されうる。
【００４７】
図８は、図１の半導体メモリシステム１００の半導体メモリ装置ＭＥのレジスタとして形成される命令識別子保存部１５０を詳細に示す図である。
図８は、図１の半導体メモリシステム１００の半導体メモリ装置ＭＥのレジスタとして形成される命令識別子保存部１５０を詳細に示す図である。
【００４８】
図１及び図８を参照すれば、半導体メモリ装置ＭＥの命令識別子保存部１５０は複数のフリップフロップＦＦ１、ＦＦ２、ＦＦ３を備えることができる。フリップフロップＦＦ１、ＦＦ２、ＦＦ３は、図７のエラー検出器１４０がエラー検出コードＥＤＣを含むデータＤＴＡを受信してエラー検出信号ＸＤＥＣが出力されるのにかかる遅延（ｄｅｌａｙ）に対応する量に応じて備えられる。例えば、図７のエラー検出器１４０がエラー検出信号ＸＤＥＣを出力するのにかかる遅延が“３”クロックサイクルならば、半導体メモリ装置ＭＥの命令識別子保存部１５０は、図８に図示されたように、３個のフリップフロップＦＦ１、ＦＦ２、ＦＦ３を備えることができる。
【００４９】
また、命令識別子保存部１５０は、エラーの検出にかかるクロックサイクル中に該当命令に命令識別子を保存するために、エラーの検出にかかるクロックサイクル数だけのフリップフロップを備えることで、エラー検出にかかる時間以前に伝送された命令（エラーが発生した命令）に対する命令識別子ＣＭＤｉｄ＿ｅｒｒを出力する。
【００５０】
図９及び図１０は、図１の半導体メモリシステム１００により行われる命令の再伝送に含まれる信号のフローチャートを示す図である。
図９及び図１０を参照すれば、メモリコントローラＣＴＬから半導体メモリ装置ＭＥに命令ＷＲ／ＲＤｎ、ＷＲ／ＲＤｎ＋１が伝送される。エラーが検出された時刻ｔｅｒｒｏｒで半導体メモリ装置ＭＥはまた、メモリコントローラＣＴＬに伝送されるＣＭＤｉｄ＿ｅｒｒと別途に、エラーの検出を表す信号ＥＲＲＯＲ＿ＤＥＴＥＣＴを、メモリコントローラＣＴＬに伝送できる。エラーの発生を知らせる信号ＥＲＲＯＲ＿ＤＥＴＥＣＴは、時刻ｔｅｒｒｏｒでエラーが検出される時から遅延を持って論理ローレベルで出力される。エラー発生を知らせる信号ＥＲＲＯＲ＿ＤＥＴＥＣＴを受信したメモリコントローラＣＴＬは、エラーが発生した命令が何かを知らせることを他の半導体メモリ装置に要求し（ＲＤ＿ＥＲＲ）、動作を止める（ＮＯＰ）。
【００５１】
半導体メモリ装置ＭＥの命令識別子保存部１５０は、時刻ｔｅｒｒｏｒで半導体メモリ装置ＭＥに受信される命令“ＷＲ／ＲＤｎ”にエラーが検出される場合、エラーが発生した命令に対する命令識別子ＣＭＤｉｄ＿ｅｒｒ＝”ｎ”を出力する。メモリコントローラＣＴＬは、命令識別子ＣＭＤｉｄ＿ｅｒｒ＝”ｎ”から命令“ＷＲ／ＲＤｎ”の伝送中にエラーの発生を認識し、また次の命令に影響を及ぼす遅延（ｄｅｌａｙ）を認識する。メモリコントローラＣＴＬは、ＮＯＰ以後に命令（ＷＲ／ＲＤｎ）及びその後の命令（ＷＤ／ＲＤｎ＋１）の再伝送を進める。命令ｎに対応する命令“ＷＲ／ＲＤｎ”及び命令ｎ＋１に対応する命令“ＷＲ／ＲＤｎ＋１”は、速い検索及び半導体メモリ装置ＭＥへの再伝送を容易にするために、メモリコントローラＣＴＬの命令生成器１３０のレジスタに前もって保存される。
【００５２】
図１０を参照すれば、カウンタ１１０、１２０は、半導体メモリ装置ＭＥに印加される命令ＣＭＤの数に基づいた命令識別子ＣＭＤｉｄを増大させる。共通クロックカウントｎ＋３中にＮＯＰに対していかなる命令も半導体メモリ装置ＭＥに印加されないので、命令カウントは命令または共通クロックカウント（ｎ＋４）の再伝送の開始まで到達しない（ｎ＋３）。
【００５３】
図１１は、本発明の他の実施形態による半導体メモリシステム１１００を示す図である。
図１１を参照すれば、図１１の半導体メモリシステム１１００は、図１のメモリコントローラＣＴＬ及びメモリモジュールＭＤを備える。メモリモジュールＭＤは、複数の図１の半導体メモリ装置（ＭＥ１、ＭＥ２、…、ＭＥｘ、ｘは３以上の整数）及びハブ（ＨＵＢ）が備えられる。
【００５４】
メモリモジュールＭＤのハブ（ＨＵＢ）は、公知のように複数のメモリ装置とメモリコントローラＣＴＬとの間の通信を調節することを特徴とする。メモリコントローラは、命令、データ、及びアドレスをハブ（ＨＵＢ）に伝送し、ハブ（ＨＵＢ）は識別された半導体メモリ装置に伝送された信号をリレー（ｒｅｌａｙ）する。図１ないし図１０のレジスタ及び再伝送におけるクロックまたは命令カウント、対応するデータ、命令及びアドレスの保存と関係して前述した動作は、図１１の半導体メモリシステム１１００に適用できる。
【００５５】
図１１の半導体メモリシステム１１００は、一つのメモリモジュールＭＤを図示する。しかし、本発明の概念はこれに限定されず、複数のメモリモジュールＭＤを持つ半導体メモリシステムに適用されうる。
【００５６】
図１２は、本発明の他の実施形態による半導体メモリシステム１２００を示す図である。
図１２を参照すれば、図１２の半導体メモリシステム１２００は図１の半導体メモリシステム１００と同様に、それぞれ共通クロックＣＣＬＫに同期されて命令識別子（カウント値）を出力するカウンタ１２１０、１２２０を備えるメモリコントローラＣＴＬ及び半導体メモリ装置ＭＥを備える。ただし、図１２の半導体メモリシステム１２００は図１の半導体メモリシステム１００と異なって、エンコーダ１２３０及びデコーダ１２４０を備えて、命令識別子ＣＭＤｉｄを利用してエラーをチェックして訂正するだけでなく、命令識別子ＣＭＤｉｄをキー（ｋｅｙ）またはシード（ｓｅｅｄ）としてエンコーディング及びデコーディングを行うこともできる。
【００５７】
図１２は、メモリコントローラＣＴＬがエンコーダ１２３０を備え、半導体メモリ装置ＭＥがデコーダ１２４０を備えるように図示されているが、これに限定されるものではない。メモリコントローラＣＴＬがデコーダ１２４０を備え、半導体メモリ装置ＭＥがエンコーダ１２３０を備えるか、またはメモリコントローラＣＴＬ及び半導体メモリ装置ＭＥそれぞれが、エンコーダ１２３０及びデコーダ１２４０を備えてもよい。
また、図１２のエンコーダ１２３０及びデコーダ１２４０は、図１の半導体メモリシステム１００に付加されてもよい。
【００５８】
図１３は、本発明のさらに他の実施形態による半導体メモリシステム１３００を示す図である。
図１３を参照すれば、図１３の半導体メモリシステム１３００は、命令識別子ＣＭＤｉｄをキーまたはシードとしてスクランブリングを行うスクランブラ１３３０、及び命令識別子ＣＭＤｉｄをキーまたはシードとしてディスクランブリングを行うデスクランブラ１３４０を備える。図１３の半導体メモリシステム１３００も、メモリコントローラＣＴＬがスクランブラ１３３０を備え、半導体メモリ装置ＭＥがデスクランブラ１３４０を備えるように図示されているが、メモリコントローラＣＴＬがデスクランブラ１３４０を備え、半導体メモリ装置ＭＥがスクランブラ１３３０を備えるか、またはメモリコントローラＣＴＬ及び半導体メモリ装置ＭＥそれぞれが、スクランブラ１３３０及びデスクランブラ１３４０を備えてもよい。また、図１３のスクランブラ１３３０及びデスクランブラ１３４０は、図１の半導体メモリシステム１００に付加されることもある。
【００５９】
このように、本発明の実施形態による半導体メモリシステムは、互いに同期されてそれぞれメモリコントローラ及び半導体メモリ装置に備えられるカウンタを利用して命令識別子を生成し、命令識別子をエンコーディング／デコーディングまたはスクランブリング／ディスクランブリングのキーまたはシードとして使用することで、メモリコントローラと半導体メモリとの間で送受信される信号のＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）またはＩＳＩ（ＩｎｔｅｒｓｙｍｂｏｌＩｎｔｅｒｆｅｒｅｎｃｅ）を減らしながらも、信号無欠性（ＳＩ：Ｓｉｇｎａｌ Ｉｎｔｅｒｇｒｉｔｙ）を向上させることができる。
【００６０】
図１４は、本発明の実施形態による半導体メモリシステムを含むコンピュータシステム１４００を示す図である。
図１４を参照すれば、本発明の実施形態によるコンピュータシステム１４００は、バス１４１０に電気的に連結されたプロセッサ１４２０、及び図１などの半導体メモリシステム１００、２００、３００、４００、５００、６００、１１００、１２００、１３００を備える。半導体メモリシステム１００、２００、３００、４００、５００、６００、１１００、１２００、１３００は、メモリコントローラ及び半導体メモリ装置を備えることができる。半導体メモリシステム１００、２００、３００、４００、５００、６００、１１００、１２００、１３００には、プロセッサ１４２０によって処理された／処理されるＮ−ビットデータ（Ｎは、１またはそれより大きい整数）が保存される。本発明の実施形態によるコンピュータシステム１４００は、ユーザインターフェース１４３０及びパワー供給装置１４４０をさらに備えることができる。
【００６１】
本発明の実施形態によるコンピュータシステム１４００がモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー及びベースバンドチップセットなどのモデムがさらに提供されうる。また、本発明の実施形態によるコンピュータシステム１４００には、応用チップセット、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されうるということは当業者に自明な事項であるので、さらに詳細な説明は省略する。
【００６２】
以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。
【００６３】
例えば、前述された命令識別子を利用して、本発明の実施形態による半導体メモリシステムは、半導体メモリシステムの動作効率を高める多様な動作を行える。これについてさらに詳細に説明する。
【００６４】
図１５ないし図１９は、本発明の実施形態による半導体メモリシステムで、命令識別子を利用する多様な実施形態を示す図面である。
図１５を参照すれば、本発明の実施形態による半導体メモリシステムでのメモリコントローラとメモリ装置とは、前述した命令識別子を使用して設定された個数の命令を行える。例えば、図５に図示されたように、メモリコントローラがｍ（ｍは、２以上の自然数）ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄをメモリ装置に印加すれば、メモリ装置は追加的な命令を受信しなくても、読み出し命令をｍ回反復して行える（ＲＥＡＤ ＤＡＴＡ（ｎ）、ＲＥＡＤ ＤＡＴＡ（ｎ＋１）、…ＲＥＡＤ ＤＡＴＡ（ｎ＋ｍ−１））。この時、メモリ装置はメモリコントローラと同期される命令識別子ＣＭＤｉｄにより、ｍ回の読み出し命令を反復して行える。すなわち、メモリ装置は、命令識別子によりメモリコントローラと同期されるので、メモリコントローラが一つのｍ ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄのみ伝送しても、メモリ装置はｍ個の読み出し命令を正確に行える。
【００６５】
図１５で、メモリコントローラからメモリ装置へ、ｍ ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄは一回のみ伝送される一方、アドレスＡＤＤは毎回伝送されるように図示されているが、これに限定されるものではない。図１６に図示したように、メモリ装置のメモリセルアレイに連続して位置するアドレスに保存されたデータを読み出す場合、アドレスＡＤＤも、ｍ ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄと同様に１回のみ伝送されうる。
【００６６】
図１５では、メモリコントローラがメモリ装置にｍ ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄを送った後、メモリ装置がｍ回の読み出し動作を完了するまでは何の動作も行わないが（ＮＯＰ）、これに限定されるものではない。図１７を参照すれば、メモリコントローラはメモリ装置にｍ ｂｕｒｓｔ ｒｅａｄ ｃｏｍｍａｎｄを伝送した後、メモリ装置がｍ回の読み出し動作を完了する前の任意の時点で、メモリ装置に対する活性化命令（Ａｃｔｉｖａｔｉｏｎ）やプリチャージ命令（Ｐｒｅｃｈａｒｇｅ）などを伝送できる。
【００６７】
そして、図１８に図示したように、メモリコントローラからメモリ装置に、相異なる命令を一つの命令として伝送するが、メモリ装置で前述した命令識別子ＣＭＤｉｄに同期して複数の命令を順次に行うことができる。図１８は特に、命令識別子ＣＭＤｉｄがｎである時に、読み出し命令ＲＥＡＤ及び書き込み命令ＷＲＩＴＥが一回にメモリ装置に伝送されて、ＣＡＳレイテンシ以後にメモリ装置で読み出し命令が行われ（ＲＥＡＤ ＤＡＴＡ（ｎ））、命令識別子ＣＭＤｉｄがｎ＋ｍ−１である時に自動で書き込み命令が行われる（ＷＲＩＴＥ ＤＡＴＡ（ｎ））。
【００６８】
このように、本発明の実施形態による半導体メモリシステムは、メモリ装置で行わせようとする複数の命令を一つの命令に伝送し、メモリコントローラとメモリ装置との間に同期される命令識別子に基づいて、メモリ装置で複数の命令がそれぞれ行われることによって、メモリコントローラとメモリ装置との間の命令伝送のためのチャンネルの活用を高めることができる。
【００６９】
さらに、図１９に図示されたように、本発明の実施形態による半導体メモリシステムは、命令識別子ＣＭＤｉｄを利用して、メモリ装置で特定時点に特定命令が行われるように設定できる。図１９は特に、パワーダウン命令及びｍサイクル以後にパワーダウン状態から外れることを命令する命令が一つの命令に、命令識別子ＣＭＤｉｄがｎである時にメモリ装置に伝送される。これを受信したメモリ装置は、ｍサイクルが経過する時（命令識別子ＣＭＤｉｄ＝ｎ＋ｍ−１）に、パワーダウン状態から外れる。このように、本発明の実施形態による半導体メモリシステムは、特定時点に特定命令が行われるまでメモリ装置がパワーダウン状態を維持できるので、メモリ装置の電力消耗を低減させることができる。
【００７０】
したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００７１】
本発明は、半導体メモリシステム関連の技術分野に好適に用いられる。
【符号の説明】
【００７２】
１００    半導体メモリシステム
１１０    メモリコントローラＣＴＬのカウンタ
１２０    半導体メモリ装置ＭＥのカウンタ
１３０    命令生成器
１４０    エラー検出器
１５０    命令識別子保存部
１６０    メモリコントローラＣＴＬの入出力インターフェース
１７０    半導体メモリ装置ＭＥの入出力インターフェース
ＭＥ      半導体メモリ装置
ＣＴＬ    メモリコントローラ
【図１】
2011159294.tif 000003
【図２】
2011159294.tif 000004
【図３】
2011159294.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011159294.tif 000015
【図１４】
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【図１５】
2011159294.tif 000017
【図１６】
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【図１７】
2011159294.tif 000019
【図１８】
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【図１９】
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