(57)【要約】【課題】異なる誘電材料を用いたインター装置ＳＴＩ領域とイントラ装置ＳＴＩ領域の形成を提供する。【解決手段】集積回路構造は、第１装置領域に第１部分、第２装置領域に第２部分を有する基板と、第１装置領域中で、且つ、基板上に位置する２つの絶縁領域と、からなる。２つの絶縁領域は、第１ｋ値を有する第１誘電材料を含む。半導体ストリップは、２つの絶縁領域間に位置し、且つ、２つの絶縁領域に隣接し、２つの絶縁領域の頂面上に、半導体フィンを形成する半導体ストリップの上部分を有する。追加の絶縁領域が、第２装置領域中で、且つ、基板上に位置する。追加の絶縁領域は、第１ｋ値より大きい第２ｋ値を有する第２誘電材料を含む。【選択図】図１０Ｂ
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【特許請求の範囲】
【請求項１】
第１装置領域に第１部分、第２装置領域に第２部分を有する基板と、
前記第１装置領域中で、且つ、前記基板上に位置し、第１ｋ値を有する第１誘電材料を含む２つの絶縁領域と、
前記２つの絶縁領域間に位置し、且つ、前記２つの絶縁領域に隣接し、前記２つの絶縁領域の頂面上に、半導体フィンを形成する上部分を有する第１半導体ストリップと、
前記第２装置領域中で、且つ、前記基板上に位置し、前記第１ｋ値より大きい第２ｋ値を有する第２誘電材料を含む追加の絶縁領域と、を備えることを特徴とする集積回路構造。
【請求項２】
前記２絶縁領域の底面と前記追加の絶縁領域の底面は、前記基板と接触することを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記第１誘電材料は、低ｋ誘電材料であることを特徴とする請求項１に記載の集積回路構造。
【請求項４】
前記２絶縁領域の１つは、前記追加の絶縁領域により囲まれることを特徴とする請求項１に記載の集積回路構造。
【請求項５】
前記第１半導体フィンの頂面と側壁上のゲート誘電体と、
前記ゲート誘電体上に位置し、前記２つの絶縁領域の部分の真上に位置する一部を含むゲート電極と、を更に備えることを特徴とする請求項１に記載の集積回路構造。
【請求項６】
前記２絶縁領域の前記頂面上に、第２半導体フィンを有する第２半導体ストリップを更に備え、
前記２絶縁領域の１つは、前記第１半導体ストリップと前記第２半導体ストリップ間に位置し、且つ、前記第１半導体ストリップと前記第２半導体ストリップに隣接することを特徴とする請求項１に記載の集積回路構造。
【請求項７】
イントラ装置領域中の一部とインター装置領域中の一部からなる半導体基板と、
前記半導体基板上に位置し、第１ｋ値を有する低ｋ誘電材料から形成されるイントラ装置シャロートレンチアイソレーション（ＳＴＩ）領域と、
前記イントラ装置ＳＴＩ領域に隣接し、且つ、前記イントラ装置ＳＴＩ領域上にある半導体フィンと、前記半導体フィン上のゲート誘電体と、前記ゲート誘電体上にあり、前記イントラ装置ＳＴＩ領域の真上に位置する部分を有するゲート電極と、からなる第１ＦｉｎＦＥＴと、
前記半導体基板上に位置し、真上にゲート電極が形成されず、前記第１ｋ値よりも大きい第２ｋ値を有する非低ｋ誘電材料からなるインター装置ＳＴＩ領域と、を備えることを特徴とする集積回路構造。
【請求項８】
前記半導体基板上に、第２ＦｉｎＦＥＴを更に有し、
前記インター装置ＳＴＩ領域は、前記第１ＦｉｎＦＥＴと前記第２ＦｉｎＦＥＴ間で水平であることを特徴とする請求項７に記載の集積回路構造。
【請求項９】
前記インター装置ＳＴＩ領域は前記イントラ装置ＳＴＩ領域を囲むことを特徴とする請求項７に記載の集積回路構造。
【請求項１０】
前記半導体フィンと前記半導体基板間に垂直に位置し、前記半導体フィンと前記半導体基板に隣接する半導体ストップを更に備え、
前記半導体フィン、前記半導体ストリップ、及び、前記半導体構造は、同一の半導体材料で形成されることを特徴とする請求項７に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものであって、特に、半導体フィンとフィン型電界効果トランジスタ（fin field effect transistors：ＦｉｎＦＥＴ）とその製造方法に関するものである。
【背景技術】
【０００２】
集積回路のさらなる小型化及び高速化の要求に伴い、トランジスタには、一層の小型化と共に、高い駆動電流を有することが要求されている。よって、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）が発展している。図１は、公知のＦｉｎＦＥＴの断面図で、この断面図は、ソースとドレイン領域ではなく、フィンを横切ることにより得られる。フィン１００は、基板１０２に延伸する垂直シリコンフィンとして形成され、ソースとドレイン領域（図示しない）、及び、それらの間のチャネル領域の形成に用いられる。フィン１００の形成は、基板１０２を陥凹させて、凹部を形成し、誘電材料を凹部に充填するステップと、化学機械研磨（chemical mechanical polishing：ＣＭＰ）を実行して、フィン１００上の誘電材料の余分な部分を除去するステップと、誘電材料の頂部層を陥凹させ、凹部中の誘電材料の残り部分が、シャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）領域１２０を形成するステップと、からなる。ＳＴＩ領域１２０は、通常、酸化ケイ素を含む。ゲート１０８はフィン１００上に形成される。ゲート誘電体１０６が形成されて、フィン１００とゲート１０８を分離する。
【０００３】
寄生容量１１０が、ゲート１０８とフィン１００間に生成され、ＳＴＩ領域１２０は、寄生容量１１０の絶縁体となる。寄生容量１１０のキャパシタンス値は、ＳＴＩ領域１２０の形状とＳＴＩ領域１２０の材料（例えば、ｋ値）の関数である。寄生容量は、集積回路のパフォーマンスに悪影響を及ぼすので、減少させる必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体フィンとフィン型電界効果トランジスタとその製造方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態によると、集積回路構造は、第１装置領域に第１部分、第２装置領域に第２部分を有する基板と、第１装置領域中で、且つ、基板上に位置する２つの絶縁領域と、からなる。２つの絶縁領域は、第１ｋ値を有する第１誘電材料を含む。半導体ストリップは、２つの絶縁領域間に位置し、且つ、２つの絶縁領域に隣接し、２つの絶縁領域の頂面上に、半導体フィンを形成する半導体ストリップの上部分を有する。追加の絶縁領域が、第２装置領域中で、且つ、基板上に位置する。追加の絶縁領域は、第１ｋ値より大きい第２ｋ値を有する第２誘電材料を含む。
【０００６】
別の実施形態も提供される。
【発明の効果】
【０００７】
ＦｉｎＦＥＴの寄生ゲート容量が減少し、ＦｉｎＦＥＴ速度が増加する。
【図面の簡単な説明】
【０００８】
【図１】公知のＦｉｎＦＥＴの断面図である。
【図２】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図３】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図４】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図５】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図６】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図７】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図８】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図９】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図１０Ａ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図１０Ｂ】図１０Ａで示される構造の上視図である。
【発明を実施するための形態】
【０００９】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の形成方法が提供される。実施形態の製造の中間段階が説明される。様々な実施形態が討論される。様々な図式と実施形態において、同様の素子は、同様の符号で示される。
【００１０】
図２を参照すると、半導体基板２０が提供される。実施形態中、半導体基板２０はシリコンを含む。別の常用の材料、例えば、カーボン（carbon）、ゲルマニウム（germanium）、ガリウム（gallium）、砒素（arsenic）、窒素（nitrogen）、インジウム（indium）及び／又は、リン（phosphorus）等も半導体基板２０に含まれてもよい。半導体基板２０は、バルク基板、或いは、半導体オンインシュレーター（ＳＯＩ）基板である。半導体基板２０は、イントラ装置領域１００中の一部とインター装置領域２００中の一部からなる。各イントラ装置領域１００はＦｉｎＦＥＴの形成に用いられ、イントラ装置領域１００は、インター装置領域２００により互いに分離され、インター装置領域２００は、ＦｉｎＦＥＴがない。インター装置領域２００は、２つのＦｉｎＦＥＴ間に直接位置するか、位置しない。
【００１１】
パッド層２２とマスク層２４が半導体基板２０上に形成される。パッド層２２は、例えば、熱酸化プロセスを用いて形成される、酸化ケイ素からなる薄膜である。パッド層２２は、半導体基板２０とマスク層２４間の接着層となる。パッド層２２は、マスク層２４をエッチングするエッチ停止層にもなる。実施形態中、マスク層２４は、窒化ケイ素からなり、例えば、低圧化学蒸着（low pressure chemical vapor deposition：ＬＰＣＶＤ）を用いる。別の実施形態で、マスク層２４は、シリコンの熱窒化、プラズマ化学気相成長法（plasma-enhanced chemical vapor deposition：ＰＥＣＶＤ）、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセス中、マスク層２４は、ハードマスクとして用いられる。フォトレジスト２６がマスク層２４上に形成されて、その後、パターン化され、フォトレジスト２６中に、開口２８を形成する。
【００１２】
図３を参照すると、マスク層２４とパッド層２２は、開口２８によりエッチングされ、これにより下方の半導体基板２０が露出する。露出した半導体基板２０がエッチングされて、トレンチ３２を形成する。トレンチ３２間の半導体基板２０の部分は、半導体ストリップ３３を形成する。トレンチ３２は、互いに平行なストリップ（上視図で）で、互いに近接する。その後、フォトレジスト２６が除去される。次に、洗浄が実行されて、半導体基板２０の自然酸化物を除去する。洗浄は、希釈フッ化水素（ＨＦ）酸を用いて実行される。
【００１３】
トレンチ３２の深さＤは、約２１００Å〜約２５００Åで、幅Ｗは約３００Å〜約１５００Åである。実施形態中、トレンチ３２のアスペクト比（Ｄ／Ｗ）は、約７．０より大きい。別の実施形態中、アスペクト比は、更に、約８．０より大きくてもよく、約７．０より小さくても、或いは、７．０〜８．０でもよい。当業者なら分かるように、明細書中の寸法と数値は単なる例に過ぎず、異なる規模の集積回路に適合させるために変更することができる。
【００１４】
図４を参照すると、低ｋ誘電材料３４がトレンチ３２に充填される。あるいは、酸化物ライナー（図示しない）がトレンチ３２中に形成される。実施形態中、酸化物ライナーは熱酸化物である。別の実施形態中、酸化物ライナーは、現場蒸気生成（in-situ steam generation：ＩＳＳＧ）を用いて実行される。更に別の実施形態中、酸化物ライナーは、選択化学気相成長法（selective area chemical vapor deposition：ＳＡＣＶＤ）やその他の通常のＣＶＤ方法により形成される。酸化物ライナーの形成はトレンチ３２の角を丸くし、電界を減少させ、これにより、得られた集積回路のパフォーマンスを改善する。
【００１５】
低ｋ誘電材料３４は、３．９より小さいｋ値を有する。低ｋ誘電材料３４のｋ値は、約３．５、約３．０、約２．５より小さいか、或いは、更に、約２．０より小さい。実施形態中、低ｋ誘電材料３４は、カーボン含有の低ｋ誘電材料を含む。別の実施形態中、低ｋ誘電材料３４は、別の既知の低ｋ材料、例えば、ＢＰＳＧ（boro- phospho- silicateglass）、ＰＳＧ（phospho- silicate glass）、及び／又は、類似物からなる。
【００１６】
その後、化学機械研磨が実行され、低ｋ誘電材料３４の上表面を、マスク層２４の頂面と同じ高さにする。得られた構造は図５で示される。低ｋ誘電材料３４は、エッチングステップにより陥凹され、図６で示されるような凹部３８になる。パッド層２２とマスク層２４の残り部分も除去される。半導体ストリップ３３の部分は、残りの低ｋ誘電材料３４の頂面から突出し、フィン４０になる。フィン４０の高さＨは、約１５ｎｍ〜５０ｎｍであるが、これより高くても、低くてもよい。
【００１７】
次に、図６で示されるように、窒化酸化物からなるハードマスク４４が、イントラ装置領域１００上に形成され、インター装置領域２００は被覆されずに残る。図７で示されるように、その後、エッチングプロセスが実行されて、インター装置領域２００から、低ｋ誘電材料３４の露出部分を除去し、凹部４５を形成する。イントラ装置領域１００中の低ｋ誘電材料３４の部分は除去されず、以下で、イントラ装置ＳＴＩ領域３４'と称される。
【００１８】
図８中、誘電材料５０が凹部４５に充填される。誘電材料５０は、低ｋ誘電材料３４より大きいｋ値を有する。実施形態中、誘電材料５０は、３．９以上のｋ値を有する非低ｋ誘電材料からなる。誘電材料５０のｋ値は、約５．０より大きくてもよい。実施形態中、誘電材料５０は酸化ケイ素からなり、化学気相蒸着（ＣＶＤ）、例えば、準常圧（sub- atmospheric ＣＶＤ：ＳＡＣＶＤ）、高密度プラズマ（high density plasma ＣＶＤ：ＨＤＰＣＶＤ）等が用いられる。誘電材料５０の頂面は、ハードマスク４４の頂面より高い。
【００１９】
ＣＭＰが実行され、誘電材料５０の頂面とハードマスク４４の頂面を同じ高さにする。その後、エッチングが実行され、残りの誘電材料５０の頂面を更に陥凹させる。得られた構造は図９で示される。明細書中、誘電材料５０の残り部分は、インター装置ＳＴＩ領域５０'と称される。実施形態中、エッチングステップ後、インター装置ＳＴＩ領域５０'の陥凹した頂面は、イントラ装置ＳＴＩ領域３４'の頂面とほぼ同じ高さである。別の実施形態中、点線４８で示されるように、インター装置ＳＴＩ領域５０'の陥凹した頂面は、フィン４０の頂面と同じ高さであるか、或いは、フィン４０表面とイントラ装置ＳＴＩ領域３４'の頂面間の高さである。インター装置ＳＴＩ領域５０'とイントラ装置ＳＴＩ領域３４'底部は、互いに同じ高さである。その後、ハードマスク４４が除去される。得られた構造中、インター装置ＳＴＩ領域５０'とイントラ装置ＳＴＩ領域３４'は半導体基板２０上にあると見なされる（それらが、元は半導体基板２０内側に形成されていても）。
【００２０】
上述の実施形態では、インター装置ＳＴＩ領域５０'の形成前に、イントラ装置ＳＴＩ領域３４'が形成されているが、インター装置ＳＴＩ領域５０'の形成後に、イントラ装置ＳＴＩ領域３４'が形成されてもよい。この実施形態中、図４のステップで、非低ｋ誘電材料５０がトレンチ３２に充填される。ステップ７と８で、非低ｋ誘電材料５０の部分は、イントラ装置領域１００から除去されて、凹部を形成し、低ｋ誘電材料３４が凹部に充填される。本領域を熟知する者なら分かるように、前の図で提供される技術により形成プロセスが実行される。
【００２１】
図１０Ａを参照すると、ゲート誘電体６２が形成されて、フィン４０の頂面と側壁を被覆する。ゲート誘電体６２は熱酸化により形成されるので、熱酸化物を含む。この実施形態中、ゲート誘電体６２は、フィン４０の頂面に形成され、イントラ装置ＳＴＩ領域３４'頂面ではない。或いは、ゲート誘電体６２は蒸着ステップにより形成される。よって、ゲート誘電体６２は、フィン４０頂面とイントラ装置ＳＴＩ領域３４'の頂面に形成される。その後、ゲート電極６４がゲート誘電体６２上に形成される。実施形態中、図１０Ａで示されるように、ゲート電極６４は１つ以上のフィン４０を被覆し、各得られたＦｉｎＦＥＴ６６は、１つ以上のフィン４０を含む。別の実施形態中、各フィン４０は１つのＦｉｎＦＥＴの形成に用いられる。
【００２２】
図１０Ｂは、図１０Ａの構造の上視図で、図１０Ａの断面図は、図１０Ｂの線１０Ａ−１０Ａから得られる。イントラ装置ＳＴＩ領域３４'はインター装置ＳＴＩ領域５０'に囲まれることが観察される。しかし、それぞれ、点線７０と７２により示される対応する境界に沿って、イントラ装置ＳＴＩ領域３４の寸法は、大きいか、小さい。実施形態中、イントラ装置ＳＴＩ領域３４'の長さＬ１は、フィン４０の長さＬ２と等しい。別の実施形態中、点線７２で示されるように、イントラ装置ＳＴＩ領域３４'長さＬ１'は、フィン４０の長さＬ２より短い。更に別の実施形態中、点線７０で示されるように、イントラ装置ＳＴＩ領域３４'の長さＬ１''はフィン４０の長さＬ２より長い。その後、ソースとドレイン領域とソースとドレインシリサイド（図１０Ａと１０Ｂで図示されない）を含むＦｉｎＦＥＴ６６の残りの素子が、ゲート電極６４に被覆されないフィン４０の部分上に形成される。これらの素子の形成プロセスは公知技術なので、説明を省略する。
【００２３】
本実施形態は、幾つかの長所がある。キャパシタのキャパシタンスは、キャパシタ絶縁体のｋ値に比例し、よって、低ｋ誘電材料を用いることにより、イントラ装置ＳＴＩ領域を形成し、ＦｉｎＦＥＴの寄生ゲート容量（図１０Ａ中のキャパシタ８０）は減少し、対応するＦｉｎＦＥＴの速度が増加する。しかし、インター装置ＳＴＩ領域は、通常のＳＴＩ領域を用いて形成されるので、イントラ装置ＳＴＩ領域中に低ｋ誘電材料を用いることにより生じる応力が最小化される。
【００２４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２５】
２０  半導体基板
２２  パッド層
２４  マスク層
２６  フォトレジスト
２８  開口
３２  トレンチ
３３  半導体ストリップ
３４  低ｋ誘電材料
３４'  イントラ装置ＳＴＩ領域
３８、４５  凹部
４０  フィン
４４  ハードマスク
４８、７０、７２  点線
５０  誘電材料
５０'  インター装置ＳＴＩ領域
６２  ゲート誘電体
６４  ゲート電極
６６  フィン型電界トランジスタ
８０  キャパシタ
１００  イントラ装置領域
２００  インター装置領域
Ｄ  トレンチ３２の深さ
Ｈ  フィン４０の高さ
Ｌ１、Ｌ１'、Ｌ１''  イントラ装置ＳＴＩ領域３４'の長さ
Ｌ２  フィン４０の長さ
Ｗ  トレンチ３２の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【外国語明細書】
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2011097058.tif 000015
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