(57)【要約】【課題】ボディー抵抗の低減化を図った部分分離ボディー固定ＳＯＩ構造の半導体装置及びその製造方法を得る。【解決手段】ＮＭＯＳトランジスタのソース・ドレイン領域形成時において、Ｎ+ブロックレジスト５１におけるＮ+ブロック領域４１のゲート方向延長領域４１ａによって、ゲート方向延長領域４１ａ下のウェル領域１１には、Ｎ型の不純物が注入されることを回避する。ゲート電極９の長手方向延長線上においてＮ型の不純物が注入される恐れのあるウェル領域１１である高抵抗形成領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成領域Ａ２とすることができる。【選択図】図１１
2011159990.tif 000002
【特許請求の範囲】
【請求項１】
(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、
(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、
前記工程(b) は、
(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、
(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、
(b-2) 前記トレンチを酸化膜で埋める工程、及び
(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、
(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、
(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、
(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、
前記第１マスク層は、前記第３の領域及び前記第２の領域、並びに前記第２領域における前記ゲート電極の一部を覆うことを特徴とする、
半導体装置の製造方法。
【請求項２】
(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、
(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、
前記工程(b) は、
(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、
(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、
(b-2) 前記トレンチを酸化膜で埋める工程、及び
(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、
(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、
(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、
(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、
前記第１マスク層は、前記第３領域から第２領域に延び、前記第２領域において、前記ゲート電極の一部を覆うことを特徴とする、
半導体装置の製造方法。
【請求項３】
(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、
(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、
前記工程(b) は、
(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、
(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、
(b-2) 前記トレンチを酸化膜で埋める工程、及び
(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、
(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、
(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、
(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、
前記第１マスク層は、前記第２領域において、前記部分酸化膜と、前記ゲート電極の一部を覆うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記シリコン層は、前記第１、第２、第３領域とは異なる第２導電型の第４領域を有し、
前記工程(d) では、前記第１マスク層は、前記第４領域を露出し、前記第１不純物は前記第４領域にも導入し、
前記工程(e) では、前記第２マスク層は、前記第４領域を覆うことを特徴とする、
半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ層の一部を残した部分絶縁膜等の分離絶縁膜によって素子分離を行ったＳＯＩ構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ層の一部を残した部分絶縁膜等の分離絶縁膜によって素子分離を行い、ボディー領域の電位を固定する従来のＳＯＩ構造（以下、「部分分離ボディー固定ＳＯＩ構造」と略記する場合あり）の半導体装置は、例えば、非特許文献１、特許文献１及び特許文献２等に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３９７３号公報
【特許文献２】特開２０００−３９４８４号公報
【非特許文献】
【０００４】
【非特許文献１】Y.Hirano et al.,IEEE 1999 SOI conf.,p131
【発明の概要】
【発明が解決しようとする課題】
【０００５】
部分分離ボディー固定ＳＯＩ構造の半導体装置は、ボディー抵抗を精度良く制御してＭＯＳＦＥＴ等の半導体素子を作成するのが困難であった。以下、その理由を詳述する。
【０００６】
図３３は従来の部分分離ボディー固定ＳＯＩ構造の問題点を説明するための断面図である。同図に示すように、シリコン基板（図示せず）上に存在する埋め込み酸化膜２上にＳＯＩ層３が形成され、ＳＯＩ層３は部分酸化膜３１によって素子分離される。部分酸化膜３１はその下方にＳＯＩ層３の下層部であるウェル領域１１を残して形成される。
【０００７】
そして、ＳＯＩ層３のトランジスタ形成領域内にチャネル形成領域７が形成され、チャネル形成領域７上にゲート酸化膜８、ゲート電極９が順次形成される。
【０００８】
一方、部分酸化膜３１を挟んでチャネル形成領域７と反対側にボディー領域１０が設けられ、ウェル領域１１はボディー領域１０及びチャネル形成領域７とそれぞれ接しているため、ボディー領域１０は部分酸化膜３１下のウェル領域１１を介してチャネル形成領域７と電気的に接続される。
【０００９】
ＭＯＳトランジスタのソース・ドレイン領域を形成するには、図３３に示すように、ゲート電極９等をマスクとしてＳ／Ｄ用不純物イオン１９を注入するが、この際、部分酸化膜３１上はマスクしない（レジストを形成しない）のが一般的である。
【００１０】
したがって、ソース・ドレイン領域形成時にＳ／Ｄ用不純物イオン１９の一部が部分酸化膜３１下のウェル領域１１にも注入されてしまいボディー領域１０からチャネル形成領域７に至るウェル領域１１の抵抗であるボディー抵抗の抵抗値が高くなり、ＭＯＳトランジスタの高速動作が不安定になる恐れがあった。
【００１１】
ソース・ドレイン領域形成時のＳ／Ｄ用不純物イオン１９の注入条件は、例えば、Ａｓ（ヒ素）を５０ｋｅＶ（注入エネルギー），４×１０15／ｃｍ2（ドーズ量）である。
【００１２】
図３４はＡｓの不純物プロファイルを示すグラフである。なお、注入条件は上述した通りである。同図に示すように、２６ｎｍを中心に標準偏差σ（＝８．５ｎｍ）の不純物プロファイルとなり、飛程５１．５ｎｍ（＝２６＋３σ（ｎｍ））となる。
【００１３】
したがって、部分酸化膜３１の膜厚が薄くなって５０ｎｍ位になると、Ａｓ不純物がウェル領域１１に確実に到達してしまう。また、部分酸化膜３１の膜厚が５０ｎｍより少し厚く形成した場合も、図３４に示すように、不純物プロファイルのテイル部は５１．５ｎｍよりもさらに深いため、部分酸化膜３１にＡｓが注入されてしまう危険性は残る。
【００１４】
さらに、ＣｏＳｉ2（コバルトシリサイド）等のシリサイド領域からのリーク電流を減らすべく、Ｐ（リン）を３０〜５０ｋｅＶ、１×１０13／ｃｍ2程度で注入するが、ＰはＡｓより飛程が深いためウェル領域１１に到達する危険性はＡｓより高くなる。
【００１５】
部分酸化膜３１がトレンチ分離によって得られる場合、ＣＭＰ（Chemical Mechanical Polish）処理によって形成されるため、部分酸化膜３１の膜厚がパターン密度やウェハ面内の位置等に依存して大きくばらつき、例えば、±３０ｎｍほどばらつく。
【００１６】
したがって、部分酸化膜３１の形成に際し、上述したバラツキを考慮したマージンを設定しておく必要があるが、確実にソース・ドレイン領域形成時のＡｓイオンが部分酸化膜３１下のウェル領域１１に注入されないように、部分酸化膜３１の膜厚を設定すると、図３５に示すように、ＳＯＩ基板表面であるＳＯＩ層３の表面からの部分酸化膜３１の形成高さである分離段差３２が無視できない高さとなる。
【００１７】
その結果、ゲート電極９の形成時において、図３５に示すように、部分酸化膜３１の側面に残３３が生じたり、残３３が生じないようにゲート形成用のエッチング時間を長くすると、ゲート酸化膜８にダメージが生じてゲート酸化膜８の信頼性が低下する問題があった。
【００１８】
図３６は従来の部分分離ボディー固定ＳＯＩ構造の半導体装置の平面図である。同図のＣ−Ｃ断面の断面図が図３３となる。ソース・ドレイン領域形成時のＮ型不純物注入時は、Ｐ型のボディー領域１０にＮ型不純物が注入しないように、ボディー領域１０全体を覆ったＮ+ブロック領域４０がレジスト等によってマスクされる。
【００１９】
Ｎ+ブロック領域４０は、チャージアップによってゲート酸化膜８が帯電して静電破壊されることがないように、図３６に示すように、ボディー領域１０を確実に覆う必要最小限の大きさで形成されるのが一般的であった。
【００２０】
一方、ボディー領域１０のＰ型不純物注入時は、Ｎ型のドレイン領域５、ソース領域６にＰ型不純物が注入しないように、ドレイン領域５、ソース領域６全体を覆ったＰ+ブロック領域３９がレジスト等によってマスクされる。
【００２１】
Ｐ+ブロック領域３９は、Ｎ+ブロック領域４０と同様の理由で、図３６に示すように、ドレイン領域５，ソース領域６を確実に覆う必要最小限の大きさで形成されるのが一般的であった。
【００２２】
上述のように、ソース・ドレイン領域の形成及びボディー領域の形成はそれぞれＮ+ブロック領域４０及びＰ+ブロック領域３９をマスクして実行されるため、Ｐ+ブロック領域３９，Ｎ+ブロック領域４０以外の領域は、Ｎ型及びＰ型の不純物が共に注入されることになる。
【００２３】
その結果、前述したように、ボディー領域１０とチャネル形成領域７（図３６では図示せず、図３３に示すようにゲート電極９の下方のＳＯＩ層３に存在）とを電気的に接続するウェル領域１１に不純物が注入することにより、ボディー領域１０からチャネル形成領域７に至るウェル領域１１の抵抗であるボディー抵抗Ｒ１の抵抗値が上昇する、ばらつく等の不具合が生じるため、ボディー抵抗Ｒ１を精度良く制御することが困難となる問題が生じてしまうのである。
【００２４】
ボディー抵抗Ｒ１の抵抗値が上昇すると、トランジスタの閾値電圧に変動が生じたりして動作が不安定となってしまう問題点があった。なお、この問題点に関しては、例えば、"S.Maeda et al.,IEEE TRANSACTION ON ELACTRON DEVICES vol.45,no.7 pp.1479-1486(1998)"に開示されている。
【００２５】
また、ボディー抵抗はノイズ源となり、トランジスタのノイズを増加させてしまうため、ボディー抵抗が不安定なトランジスタを用いてＰＬＬ（Phase Locked Loop）等の回路を構成した場合、位相ノイズ(phase jitter）を増加させてしまうなどの問題が生じる。
【００２６】
このように、ボディー抵抗を下げて安定に制御することは部分分離ボディー固定ＳＯＩ構造の半導体装置とって重要事項となる。
【００２７】
この発明は上記問題点を解決するためになされたもので、ボディー抵抗の低減化を図った部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２８】
この発明に係る請求項１記載の半導体装置の製造方法は、(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程(b) は、(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、(b-2) 前記トレンチを酸化膜で埋める工程、及び(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、前記第１マスク層は、前記第３の領域及び前記第２の領域、並びに前記第２領域における前記ゲート電極の一部を覆う。
【００２９】
この発明に係る請求項２記載の半導体装置の製造方法は、(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程(b) は、(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、(b-2) 前記トレンチを酸化膜で埋める工程、及び(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、前記第１マスク層は、前記第３領域から第２領域に延び、前記第２領域において、前記ゲート電極の一部を覆う。
【００３０】
この発明に係る請求項３記載の半導体装置の製造方法は、(a) 基板と、前記基板上の絶縁層と、前記絶縁層上のシリコン層からなり、前記シリコン層は第１、第２、第３領域において第１導電型を有するＳＯＩ基板を準備する工程と、(b) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層には達しない厚さの部分酸化膜を形成する工程とを備え、前記工程(b) は、(b-0) ＳＯＩ基板上にトレンチを形成するための酸化膜と窒化膜を堆積する工程、(b-1) 前記第１、第３領域の間の第２領域の前記シリコン層表面に、前記絶縁層に達しないトレンチを形成する工程、(b-2) 前記トレンチを酸化膜で埋める工程、及び(b-3) 前記酸化膜を研磨し部分酸化膜を形成する工程を有し、(c) 前記第１領域において、前記シリコン層表面にゲート酸化膜を介し、前記第２領域の前記部分酸化膜上に延びるゲート電極を形成する工程と、(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域の前記ゲート電極両端部に第２導電型の第１不純物を導入しソース及びドレイン領域を形成する工程と、(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入しボディー領域を形成する工程とをさらに備え、前記第１マスク層は、前記第２領域において、前記部分酸化膜と、前記ゲート電極の一部を覆うことを特徴とする半導体装置の製造方法。
【００３１】
請求項４の発明は、請求項１ないし請求項３のうちいずれか１項に記載の半導体装置の製造方法であって、前記シリコン層は、前記第１、第２、第３領域とは異なる第２導電型の第４領域を有し、前記工程(d) では、前記第１マスク層は、前記第４領域を露出し、前記第１不純物は前記第４領域にも導入し、前記工程(e) では、前記第２マスク層は、前記第４領域を覆う。
【発明の効果】
【００３２】
この発明における半導体装置の製造方法の第１の態様は、ボディー領域と分離絶縁膜における一部領域とを含むブロック領域を第２導電型の不純物導入を阻止する領域に設定して、ＳＯＩ層に第２導電型の不純物を導入することにより活性領域を形成するため、ブロック領域下の半導体領域への第２導電型の不純物の注入が確実に回避できる分、ボディー領域から少なくとも１つの素子形成領域に至る半導体領域の抵抗であるボディー抵抗の抵抗値の低減化を図ることができる。
【００３３】
半導体装置の製造方法の第２の態様は、第１のレジストによってブロック領域下の半導体領域に第２導電型の不純物が注入されるのを回避することができる。
【００３４】
半導体装置の製造方法の第３の態様は、第１のレジスト及びゲート電極によってブロック領域下及びゲート電極下の半導体領域に第２導電型の不純物が注入されるのを回避することができる。
【００３５】
半導体装置の製造方法の第４の態様は、第１のレジスト及びゲート電極は、ボディー領域上から少なくとも１つの素子形成領域上に至る領域に連続的に形成されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。
【００３６】
半導体装置の製造方法の第５の態様は、ゲート電極によってゲート電極下の半導体領域に第２導電型の不純物が注入されるのを回避することができる。
【００３７】
半導体装置の製造方法の第６の態様において、ゲート電極はボディー領域上から少なくとも１つの素子形成領域上に至る領域に形成されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。
【００３８】
半導体装置の製造方法の第７の態様は、第２及び第１導電型の不純物の導入を所望する領域に第１及び第２の開口部をそれぞれ有する、開口優先マスク方式の第１及び第２のレジストを用いて行うことにより、第２及び第１導電型の不純物の導入時に第２及び第１導電型の不純物が半導体領域に導入されることが回避できる分、ボディー抵抗の抵抗値の低減化を図ることができる。
【００３９】
半導体装置の製造方法の第８の態様における第２のレジストの第２の開口部は、実質的にボディー領域上にのみ設けられる開口部を含むため、第１導電型の不純物の導入時に分離絶縁膜の大部分の領域において、第１導電型の不純物が導入されてしまうことはない。
【００４０】
半導体装置の製造方法の第９の態様における第２のレジストの第２の開口部は、ボディー領域及び分離絶縁膜上の一部上に設けられる開口部を含むため、第１導電型の不純物の導入時に第２の開口部下の半導体領域に第１導電型の不純物を導入することにより、ボディー抵抗の抵抗値の低減化を図ることができる。この効果は第２の開口部下の分離絶縁膜に第１導電型の不純物が導入される不具合よりも十分大きい。
【００４１】
半導体装置の製造方法の第１０の態様は、半導体領域におけるボディー領域上から少なくとも１つの素子形成領域上に至る領域に第２の開口部から第１導電型の不純物が注入されるため、ボディー抵抗の抵抗値のより一層の低減化を図ることができる。
【００４２】
半導体装置の製造方法の第１１の態様は、第１及び第２のレジストに第１及び第２のダミー開口部を設ける分、第１及び第２のレジストの形成面積の縮小を図ることができる。
【００４３】
半導体装置の製造方法の第１２の態様は、第１及び第２のダミー開口部を同じ位置及び形状で形成することにより、第１（第２の）のダミー開口部を有するダミーパターンを第１及び第２のレジスト用に共通使用することができる。
【００４４】
半導体装置の製造方法の第１３の態様は、第１及び第２のレジストの形成面積を第１及び第２のダミー領域に第１及び第２のダミー開口部を設ける分、それぞれのレジスト形成面積を小さくすることができる。
【００４５】
さらに、第１及び第２のダミー開口部を介して第１及び第２導電型の不純物を導入して形成される第１及び第２のダミー領域は、それぞれ一方の導電型の不純物しか導入されないため、第１及び第２導電型の不純物が共に注入されることに伴う不具合は生じない。
【図面の簡単な説明】
【００４６】
【図１】この発明の基本となる部分分離ボディー固定ＳＯＩ構造の半導体装置を示す断面図（その１）である。
【図２】この発明の基本となる部分分離ボディー固定ＳＯＩ構造の半導体装置を示す断面図（その２）である。
【図３】この発明の基本となる部分分離ボディー固定ＳＯＩ構造の半導体装置を示す平面図である。
【図４】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図５】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図６】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図７】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図８】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図９】部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【図１０】この発明の実施の形態１である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図１１】実施の形態１のブロックレジスト形成時における断面構造を示す断面図である。
【図１２】一般的な部分分離ボディー固定ＳＯＩ構造の半導体装置を示す断面図である。
【図１３】部分酸化膜の落ち込み現象を示す説明図である。
【図１４】従来の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図１５】実施の形態１の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図１６】この発明の実施の形態２である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図１７】実施の形態２のブロックレジスト形成時における断面構造を示す断面図である。
【図１８】実施の形態２の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図１９】実施の形態２の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図２０】この発明の実施の形態３である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２１】この発明の実施の形態４である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２２】この発明の実施の形態５である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２３】この発明の実施の形態６である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２４】この発明の実施の形態７である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２５】実施の形態７のＰ+注入レジスト形成時における断面構造を示す断面図である。
【図２６】実施の形態７のＮ+注入レジスト形成時における断面構造を示す断面図である。
【図２７】この発明の実施の形態８である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図２８】実施の形態８のＰ+注入レジスト形成時における断面構造を示す断面図である。
【図２９】この発明の実施の形態９である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図３０】この発明の実施の形態１０である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図３１】この発明の実施の形態１１である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図３２】この発明の実施の形態１２である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【図３３】従来の部分分離ボディー固定ＳＯＩ構造の問題点を説明するための断面図である。
【図３４】Ａｓの不純物プロファイルを示すグラフである。
【図３５】部分酸化膜の分離段差による問題点を説明するための断面図である。
【図３６】部分分離ボディー固定ＳＯＩ構造の半導体装置の平面図である。
【発明を実施するための形態】
【００４７】
＜基本構造＞
図１〜図３はこの発明の基本となる部分分離ボディー固定ＳＯＩ構造の半導体装置の構成を示す図である。図１及び図２は断面図、図３は平面図であり、図３のＡ−Ａ断面及びＢ−Ｂ断面がそれぞれ図１及び図２となる。
【００４８】
これらの図に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層からなるＳＯＩ構造の半導体装置におけるＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域（１１，１２）が形成される部分酸化膜３１によって分離される。すなわち、ＮＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜３１（分離絶縁膜）の下層にｐ型のウェル領域１１（ＮＭＯＳトランジスタ形成領域側）及びｎ型のウェル領域１２（ＰＭＯＳトランジスタ形成領域側）が形成される。
【００４９】
図３に示すように、ウェル領域１１はＮＭＯＳトランジスタ群のドレイン領域５及びソース領域６を囲うように形成され、ウェル領域１２はＰＭＯＳトランジスタ群のドレイン領域５及びソース領域６を囲うように形成される。また、本基本構造ではＳＯＩ層３上を層間絶縁膜４で覆っている。
【００５０】
本基本構造において、部分酸化膜３１によって他のトランジスタから分離される１単位のＭＯＳトランジスタは、ＳＯＩ層３中に形成されるドレイン領域５、ソース領域６及びチャネル形成領域７、チャネル形成領域７上に形成されるゲート酸化膜８、ゲート酸化膜８上に形成されるゲート電極９から構成される。また、層間絶縁膜４上に形成された配線層２２は、層間絶縁膜４中に設けられたコンタクト２１を介してドレイン領域５あるいはソース領域６と電気的に接続される。なお、コンタクト２１は大きく描かれているが、小さい穴を複数開口してコンタクトを作製してもよい。
【００５１】
また、図２及び図３に示すように、ＳＯＩ層３中のウェル領域１１の間にボディー領域１０が形成され、ボディー領域１０は隣接するウェル領域１１に接している。そして、層間絶縁膜４上に形成された配線層２５は、層間絶縁膜４中に設けられたボディーコンタクト２３を介してボディー領域１０と電気的に接続される。また、層間絶縁膜４上に形成された配線層２６は、層間絶縁膜４中に設けられたゲートコンタクト２４を介してゲート電極９と電気的に接続される。
【００５２】
このように、本基本構造の半導体装置では、図１〜図３に示すように、素子分離領域の部分酸化膜３１がＳＯＩ層３の下部にまで到達せず、分離対象となるトランジスタのチャネル形成領域と同一の導電型の不純物が導入されたウェル領域１１，１２が部分酸化膜３１の下層に設けられている。
【００５３】
したがって、各トランジスタの基板電位の固定を、配線層２５、ボディーコンタクト２３、高濃度のボディー領域１０及びウェル領域１１を介して外部から行うことができる。なお、ＰＭＯＳトランジスタ側も同様に、ボディー領域を介して各トランジスタの基板電位を固定することができる。
【００５４】
以下、図１〜図３を参照してその詳細を説明する。埋め込み酸化膜２の膜厚は例えば１００〜５００ｎｍ程度であり、ＳＯＩ層３の膜厚は３０〜２００ｎｍ程度である。チャネル形成領域７は、例えば、１０17〜１０18／ｃｍ3程度の第１導電型の不純物（ＮＭＯＳではｐ型不純物、ＰＭＯＳではｎ型不純物）の導入によって形成される。ドレイン領域５及びソース領域６はチャネル形成領域７と隣接して、例えば１０19〜１０21／ｃｍ3程度の第２導電型の不純物（ＮＭＯＳではｎ型不純物、ＰＭＯＳではｐ型不純物）の導入によって形成される。
【００５５】
隣接するトランジスタ間を分離する部分酸化膜３１はＳＯＩ層３の下層部をウェル領域形成用に例えば１０〜１００ｎｍ程度残して形成される。
【００５６】
そして、酸化膜分離用の部分酸化膜３１の下部にはチャネル形成領域と同じ導電型のウェル領域１１，１２（たとえば１０17〜５×１０18／ｃｍ3の不純物濃度、不純物濃度はチャネル形成領域と同じかそれ以上、濃度が高いほどパンチスルーが防止でき分離性能は良くなる）が設けられている。
【００５７】
また、ボディー領域１０は、図２に示すように、隣接するウェル領域１１と同じ導電型で１０19〜１０21／ｃｍ3の高濃度の不純物が導入される。
【００５８】
＜ＭＯＳトランジスタの基本製造方法＞
図４〜図９は部分分離ボディー固定ＳＯＩ構造の半導体装置の基本製造方法を示す断面図である。
【００５９】
まず、図４に示すように、酸素イオン注入によって埋め込み酸化膜２を形成するＳＩＭＯＸ法などにより形成した、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜４００ｎｍになる。
【００６０】
そして、図５に示すように、ＳＯＩ基板上に、２０ｎｍ程度の酸化膜１４１と２００ｎｍ程度の窒化膜１４２を順次堆積した後、パターニングしたレジスト１４３をマスクとして分離領域をパターニングし、窒化膜１４２、酸化膜１４１、ＳＯＩ層３の３多層膜を、ＳＯＩ層３の下層部が残存するようにエッチングして複数の部分トレンチ１４４を形成する。
【００６１】
次に、図６に示すように、５００ｎｍ程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜１４２の途中まで研磨し、その後、窒化膜１４２、酸化膜１４１の除去を行うことにより、部分酸化膜３１及びその下のＳＯＩ層３（ウェル領域１１，１２）が形成された構造を得ることができる。
【００６２】
その後、選択的に不純物を注入する等の既存のＣＭＯＳトランジスタ形成方法を用いて、ＳＯＩ層３のＮＭＯＳ形成領域をＮ型領域に、ＰＭＯＳ形成領域をＰ型領域にする。
【００６３】
そして、図７に示すように、部分酸化膜３１によってＮＭＯＳ及びＰＭＯＳ領域がそれぞれＭＯＳトランジスタ単位に素子分離された各領域にゲート酸化膜８及びゲート電極９を選択的に形成する。
【００６４】
その後、図８に示すように、ＰＭＯＳトランジスタ形成領域側のソース・ドレイン領域形成予定領域上及びＮＭＯＳトランジスタ側のボディー領域形成予定領域上にレジスト１５を形成し、これらの領域をマスクした上でＮ型不純物イオン１７を注入することにより、ＮＭＯＳ領域にドレイン領域５，ソース領域６、ＰＭＯＳ領域にボディー領域（図示せず）をそれぞれ同時に形成する。
【００６５】
そして、図９に示すように、レジスト１５を除去した後、ＮＭＯＳトランジスタ側のドレイン領域５，ソース領域６上及びＰＭＯＳトランジスタ側のボディー領域（図示せず）上にレジスト１６を形成し、これらの領域をマスクした上でＰ型不純物イオン１８を注入することにより、ＰＭＯＳ領域にドレイン領域５，ソース領域６、ＮＭＯＳ領域にボディー領域（図示せず）をそれぞれ同時に形成する。
【００６６】
＜実施の形態１＞
図１０はこの発明の実施の形態１である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【００６７】
同図に示すように、Ｐ+ブロック領域３９は、従来同様、ドレイン領域５，ソース領域６の形成（予定）領域を確実に覆うべく必要最小限の大きさで形成されているに対し、Ｎ+ブロック領域４１は、ボディー領域１０の形成（予定）領域を確実に覆うとともに、ゲート電極９の長手方向（ゲート幅方向）延長線上にある一部領域をゲートコンタクト領域９ｃに向けて延長したゲート方向延長領域４１ａを有している。
【００６８】
なお、Ｐ+ブロック領域３９は図９のＰ型不純物イオン１８の注入時におけるレジスト形成領域を示し、Ｎ+ブロック領域４１は図８のＮ型不純物イオン１７の注入時におけるレジスト形成領域を示している。
【００６９】
図１１は実施の形態１のブロックレジスト形成時における断面構造を示す断面図であり、図１０のＣ−Ｃ断面に相当する。
【００７０】
同図に示すように、Ｎ+ブロックレジスト５１は、従来のＮ+ブロック領域４０よりもゲート電極９方向に延びたＮ+ブロック領域４１上に形成されている。同様にして、Ｐ+ブロックレジスト５９はＰ+ブロック領域３９上に形成されている。
【００７１】
なお、図１１では、Ｎ+ブロックレジスト５１及びＰ+ブロックレジスト５９を便宜上共に図示しているが、実際には、Ｎ+ブロックレジスト５１及びＰ+ブロックレジスト５９は同時に存在することはなく、図７〜図９で示した製造方法において、Ｎ+ブロックレジスト５１は図８で示す工程時に設けられ、Ｐ+ブロックレジスト５９は図９で示す工程時に設けられる。
【００７２】
図１１に示すように、Ｎ+ブロック領域４１のゲート方向延長領域４１ａによって、ゲート電極９の長手方向延長線上においてＮ型及びＰ型の不純物が共に注入される恐れのあるウェル領域１１である高抵抗形成領域が、従来の高抵抗形成領域Ａ１から高抵抗形成領域Ａ２に狭めることができる。
【００７３】
このように、ゲート方向延長領域４１ａ下のウェル領域１１には、Ｎ型の不純物が注入されることはなくなる。すなわち、ゲート方向延長領域４１ａ下のウェル領域１１はＮ型不純物が混入しないＰ型不純物領域となるため、その分、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【００７４】
加えて、Ｎ+ブロック領域４１を従来のＮ+ブロック領域から変化させた実施の形態１の製造方法を行うことによって、製造工程数が従来から増えることはない。
【００７５】
図１２は一般的な部分分離ボディー固定ＳＯＩ構造の半導体装置を示す断面図である。同図に示すように、ＳＯＩ層３の膜厚が１００ｎｍの時、部分酸化膜３１をトレンチエッチングで５０ｎｍ掘り、ＳＯＩ層３の表面から３０ｎｍ突出する分離段差が設けられるように部分酸化膜３１を形成する場合を仮定する。なお、図１２の例ではゲート電極９の側面にサイドウォール１３を形成した構造を示している。
【００７６】
ＣＭＰ処理（図６の工程時）のばらつきを考慮すると、±３０ｎｍ程度の分離段差は変動する。したがって、部分酸化膜３１の膜厚は８０±３０ｎｍ、すなわち、５０〜１１０ｎｍで変化し、最悪の場合に５０ｎｍの膜厚となり、Ｎ型不純物が部分酸化膜３１に注入されてしまいボディー抵抗が減少してしまう状況になる。しかしながら、実施の形態１の製造方法によれば、そのような場合でも、ゲート方向延長領域４１ａ下のウェル領域１１にはＮ型不純物は注入されないため、上記不具合を改善できる。
【００７７】
図１３は部分酸化膜の落ち込み現象を示す説明図である。一般に、部分酸化膜３１内でＮ型及びＰ型の不純物が共に打ち込まれた領域はウェットエッチング処理時に他の領域より早く削れる性質を有するため、図１３に示すように、膜厚が薄くなる落ち込み現象が生じる。なお、図１３において酸化膜４ａ，シリコン窒化膜４ｂは層間絶縁膜４を形成する層であり、シリコン窒化膜１３ｂはサイドウォール１３を構成する層である。
【００７８】
なお、ウェットエッチング処理としては、希フッ酸（ＨＦ）処理、アンモニア（ＮＨ4ＯＨ）、過酸化水素水（Ｈ2Ｏ2）、純水（Ｈ2Ｏ）の混合液を洗浄液として使用するＡＰＭ（Ammonia-Hydrogen Peroxide Mixture)洗浄等が挙げられ、例えば、希フッ酸（ＨＦ）処理はサイドウォール１３を構成するＴＥＯＳ酸化膜の除去時等に行われる。
【００７９】
その結果、空乏層の伸び３７が発生する分、ウェル領域１１の実効的膜厚が薄くなるため、ボディー抵抗が高くなってしまう問題がある。したがって、落ち込み現象は可能な限り抑制することが望まれる。
【００８０】
図１４は従来の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。図１４は図３６のＣ−Ｃ断面に相当する。
【００８１】
同図に示すように、サイドウォール１３がＴＥＯＳ酸化膜１３ａ及びシリコン窒化膜１３ｂによって形成され、層間絶縁膜４が酸化膜４ａ、シリコン窒化膜４ｂ及び酸化膜４ｃによって形成される。
【００８２】
図１４に示すように、Ｎ+ブロック領域４０のみがＮ型不純物の注入からマスクされるため、部分酸化膜３１の大部分においてＮ型不純物が注入されてしまい、領域Ａ５〜Ａ７で上述した落ち込み現象が発生してしまう。
【００８３】
図１５は実施の形態１の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。図１５は図１０のＣ−Ｃ断面に相当する。
【００８４】
図１５に示すように、Ｎ+ブロック領域４０よりゲート方向延長領域４１ａ分広いＮ+ブロック領域４１がＮ型不純物の注入からマスクされるため、領域Ａ５及びＡ７で従来同様、上述した落ち込み現象が発生してしまうが、領域Ａ６はゲート方向延長領域４１ａによってＮ型不純物の注入からマスクされるため、落ち込み現象を回避させることができる。すなわち、Ｎ+ブロックレジスト５１下の部分酸化膜３１はＮ型不純物を含まないＮ型不純物未入領域となるため、領域Ａ６には落ち込み現象は生じない。
【００８５】
このように、実施の形態１の製造方法は落ち込み現象を従来より抑制することができる分、ボディー抵抗の抵抗値の低減化を図ることができる。
【００８６】
なお、図１０では、ＮＭＯＳ領域におけるＰ+ブロック領域３９及びＮ+ブロック領域４１を示したが、同様にして、ＰＭＯＳ領域において、ボディー（形成予定）領域上にＮ+ブロック領域４１と等価なＰ+ブロック領域を形成し、ソース・ドレイン（形成予定）領域上にＰ+ブロック領域３９と等価なＮ+ブロック領域を形成すれば、同等の効果を得ることができる。
【００８７】
＜実施の形態２＞
図１６はこの発明の実施の形態２である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【００８８】
同図に示すように、Ｎ+ブロック領域４２は、ボディー領域１０の形成（予定）領域を確実に覆うとともに、ゲート電極９の長手方向延長線上ある一部領域をゲートコンタクト領域９ｃに向けて延長し、一部がゲートコンタクト領域９ｃと重複するゲート方向延長領域４２ａを有している。
【００８９】
なお、Ｐ+ブロック領域３９は図９のＰ型不純物イオン１８の注入時におけるレジスト形成領域を示し、Ｎ+ブロック領域４２は図８のＮ型不純物イオン１７の注入時におけるレジスト形成領域を示している。また、他の構成は図１０で示した実施の形態１と同様である。
【００９０】
図１７は実施の形態２のブロックレジスト形成時における断面構造を示す断面図であり、図１６のＣ−Ｃ断面に相当する。
【００９１】
同図に示すように、Ｎ+ブロックレジスト５２は、ゲート電極９に重なり領域Ａ３で重複したＮ+ブロック領域４２上に形成されている。また、Ｐ+ブロックレジスト５９はＰ+ブロック領域３９上に形成されている。
【００９２】
図１７に示すように、ウェル領域１１において、ゲート電極９の長手方向延長線上におけるボディー抵抗経路３６では、Ｎ型及びＰ型の不純物が共に注入される恐れのある高抵抗形成領域が実質的に存在しなくなる。すなわち、ゲート電極９の長手方向延長線上において、ボディー領域１０からトランジスタ形成領域を構成するチャネル形成領域７に至るウェル領域１１がＮ型不純物が混入しないＰ型不純物領域となる。
【００９３】
なぜならば、ゲート電極９は通常、２００ｎｍ程度の膜厚があり、５０ｋｅＶで注入されるＡｓや４０ｋｅＶで注入されるＰ等の不純物注入をゲート電極９によって確実にブロックすることができるため、ゲート電極９の長手方向延長線上におけるウェル領域１１はＮ+ブロックレジスト５２及びゲート電極９によってＮ型の不純物の注入から確実にブロックされる。
【００９４】
したがって、ゲート電極９の長手方向延長線上におけるウェル領域１１にはＮ型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができる。加えて、実施の形態２では、ボディー抵抗経路３６に高抵抗形成領域が存在しなくなる分、ボディー抵抗の低減化効果を実施の形態１以上に得ることができる。
【００９５】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【００９６】
加えて、Ｎ+ブロック領域４２を従来のＮ+ブロック領域から変化させて実施の形態２の製造方法を行うことによって、製造工程数が従来から増えることはない。
【００９７】
図１８は実施の形態２の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。図１８は図１６のＣ−Ｃ断面に相当する。
【００９８】
図１８に示すように、Ｎ+ブロック領域４０よりゲート方向延長領域４２ａ分広いＮ+ブロック領域４２とゲート電極９下の領域がＮ型不純物の注入からマスクされるため、領域Ａ５では落ち込み現象が発生してしまうが、領域Ａ６及びＡ７はゲート方向延長領域４２ａによってＮ型不純物の注入からマスクされるため、落ち込み現象を回避させることができる。すなわち、Ｎ+ブロックレジスト５２及びゲート電極９下であるボディー領域１０上からチャネル形成領域７上に至る部分酸化膜３１の領域がＮ型不純物未入領域となるため、領域Ａ６及びＡ７に落ち込み現象は生じない。
【００９９】
このように、実施の形態２の製造方法は落ち込み現象を実施の形態１より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。
【０１００】
図１９は実施の形態２の製造方法で製造される部分分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を示す断面図である。図１９は図１６のＤ−Ｄ断面に相当する。
【０１０１】
同図に示すように、ゲート電極９及びサイドウォール１３（１３ａ，１３ｂ）によってマスクされていない部分酸化膜３１の領域Ａ４に落ち込み現象が発生する。
【０１０２】
なお、図１６では、ＮＭＯＳ領域におけるＰ+ブロック領域３９及びＮ+ブロック領域４２を示したが、実施の形態１と同様、ＰＭＯＳ領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。
【０１０３】
＜実施の形態３＞
図２０はこの発明の実施の形態３である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１０４】
同図に示すように、Ｎ+ブロック領域４３は、ボディー領域１０の形成（予定）領域を確実に覆うとともに、ゲート電極９側の全領域をゲートコンタクト領域９ｃに向けて延長し、ゲートコンタクト領域９ｃと一部重複するように設けている。
【０１０５】
なお、Ｐ+ブロック領域３９は図９のＰ型不純物イオン１８の注入時におけるレジスト形成領域を示し、Ｎ+ブロック領域４３は図８のＮ型不純物イオン１７の注入時におけるレジスト形成領域を示している。また、他の構成は図１６で示した実施の形態２と同様である。
【０１０６】
実施の形態３の製造方法では、実施の形態２と同様、ウェル領域１１におけるボディー抵抗経路にはＮ型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態１以上に得ることができる。
【０１０７】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１０８】
加えて、Ｎ+ブロック領域４３を従来のＮ+ブロック領域から変化させて実施の形態３の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１０９】
さらに、実施の形態３の製造方法は、実施の形態２と同様の理由で、落ち込み現象を実施の形態１より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。
【０１１０】
なお、図２０では、ＮＭＯＳ領域におけるＰ+ブロック領域３９及びＮ+ブロック領域４３を示したが、実施の形態１及び実施の形態２と同様、ＰＭＯＳ領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。
【０１１１】
＜実施の形態４＞
図２１はこの発明の実施の形態４である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１１２】
同図に示すように、Ｎ+ブロック領域４４は、ボディー領域１０の形成（予定）領域を確実に覆うとともに、ゲート電極９側の全領域をゲートエクステンション領域９ｄに向けて延長し、ゲートエクステンション領域９ｄと一部重複するように設けている。
【０１１３】
なお、Ｐ+ブロック領域３９は図９のＰ型不純物イオン１８の注入時におけるレジスト形成領域を示し、Ｎ+ブロック領域４４は図８のＮ型不純物イオン１７の注入時におけるレジスト形成領域を示している。また、他の構成は図１６で示した実施の形態２と同様である。
【０１１４】
実施の形態４の製造方法では、実施の形態２及び実施の形態３と同様、ウェル領域１１におけるボディー抵抗経路にはＮ型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態１以上に得ることができる。
【０１１５】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１１６】
加えて、Ｎ+ブロック領域４４を従来のＮ+ブロック領域から変化させて実施の形態４の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１１７】
さらに、実施の形態４の製造方法は、実施の形態２と同様の理由で、落ち込み現象を実施の形態１より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。
【０１１８】
なお、図２１では、ＮＭＯＳ領域におけるＰ+ブロック領域３９及びＮ+ブロック領域４４を示したが、実施の形態１〜実施の形態３と同様、ＰＭＯＳ領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。
【０１１９】
＜実施の形態５＞
図２２はこの発明の実施の形態５である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１２０】
同図に示すように、実施の形態５では実施の形態１〜実施の形態４で用いたゲート電極９に代えてゲート電極とゲート配線との機能を有するゲート配線部１４を設けており、ゲート配線部１４は、ドレイン領域５，ソース領域６間のチャネル形成領域７（図示せず）上からボディー領域１０方向に延在し、途中で折れ曲がって形成されている。
【０１２１】
Ｎ+ブロック領域４５は、ボディー領域１０の形成（予定）領域を確実に覆うとともに、Ｐ+ブロック領域３９側の全領域をゲート配線部１４に向けて延長し、ゲート配線部１４と一部重複するように設けている。
【０１２２】
なお、Ｐ+ブロック領域３９は図９のＰ型不純物イオン１８の注入時におけるレジスト形成領域を示し、Ｎ+ブロック領域４５は図８のＮ型不純物イオン１７の注入時におけるレジスト形成領域を示している。また、他の構成は図１６で示した実施の形態２と同様である。
【０１２３】
実施の形態５の製造方法では、実施の形態２〜実施の形態４と同様、ウェル領域１１におけるボディー抵抗経路にはＮ型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態１以上に得ることができる。
【０１２４】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１２５】
加えて、Ｎ+ブロック領域４５を従来のＮ+ブロック領域から変化させて実施の形態５の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１２６】
さらに、実施の形態５の製造方法は、実施の形態２と同様の理由で、落ち込み現象を実施の形態１より抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。
【０１２７】
なお、図２２では、ＮＭＯＳ領域におけるＰ+ブロック領域３９及びＮ+ブロック領域４５を示したが、実施の形態１〜実施の形態４と同様、ＰＭＯＳ領域に同等なブロック領域を形成すれば、同等の効果を得ることができる。
【０１２８】
＜実施の形態６＞
図２３はこの発明の実施の形態６である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１２９】
同図に示すように、Ｎ+ブロック領域４０は、ボディー領域１０の形成（予定）領域を覆うべく必要最小限の大きさで形成されている。
【０１３０】
一方、ゲート電極９はボディー領域１０方向に大きく延長して形成されるゲートエクステンション領域９ｅを有している。なお、他の構成は、図１０で示した実施の形態１と同様である。
【０１３１】
実施の形態６の製造方法では、実施の形態１と同様、ゲートエクステンション領域９ｅ下のウェル領域１１にはＮ型の不純物が注入されることは確実になくなるため、その分、ボディー抵抗の抵抗値の減少を図るとともにばらつきを抑制することができ、ボディー抵抗の低減化効果を実施の形態１と同様に得ることができる。
【０１３２】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１３３】
加えて、Ｎ+ブロック領域４０を従来のＮ+ブロック領域から変化させることがないため、実施の形態６の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１３４】
さらに、実施の形態６の製造方法は、実施の形態１と同様、ゲートエクステンション領域９ｅ下の部分酸化膜３１が不純物未入領域となり、落ち込み現象を抑制することができる分、ボディー抵抗の抵抗値の低減化をさらに図ることができる。
【０１３５】
また、図２３の一点鎖線に示すように、ゲートエクステンション領域９ｆをＮ+ブロック領域４０に一部重複するまで延長して形成することにより、実施の形態２〜実施の形態４と同様、ウェル領域１１におけるボディー抵抗経路にはＮ型の不純物が注入されることは確実になくなるため、ボディー抵抗の低減化効果を実施の形態１以上に得ることができる。
【０１３６】
なお、図２３では、ＮＭＯＳ領域におけるゲートエクステンション領域９ｅ，９ｆを示したが、ＰＭＯＳ領域に同等なゲートエクステンション領域を有するゲート電極を形成すれば、同等の効果を得ることができる。
【０１３７】
また、ゲートエクステンション領域９ｅ，９ｆが存在することにより、ゲートエクステンション領域９ｅ，９ｆ下の部分酸化膜３１がゲート電極９形成後のウェットエッチング処理で薄くなることがない分、ボディー抵抗経路３６となるウェル領域がゲート電圧の影響を受けてボディー抵抗が変動する度合を軽減することができる。
【０１３８】
＜実施の形態７＞
実施の形態１〜実施の形態６では、不純物の注入を阻止することを目的にソース・ドレイン領域、ボディー領域上を主としたブロック領域上にレジストを形成するという、遮蔽優先マスクを採用している。
【０１３９】
遮蔽優先マスクは、レジスト形成面積を必要最小限に抑えて、不純物イオン注入時におけるゲート酸化膜等の静電破壊を防ぐことを主眼として今日まで一般的に使用されている。
【０１４０】
遮蔽優先マスクの設計方法は下記の(1)，(2)に分類される。
【０１４１】
(1)不純物の注入を阻止すべき領域をＣＡＤ等で設計し、当該領域をそのままマスク上の遮光部としたマスク（正マスク）を用い、ポジ型レジストを露光する。
【０１４２】
(2)不純物の注入を阻止すべき領域をＣＡＤ等で設計し、当該領域以外の領域を遮光部としたマスク（反マスク）を用い、ネガ型レジストを露光する。
【０１４３】
しかしながら、近年、イオン注入技術が向上し、イオン注入時にチャージアップを補償すべくエレクトロンシャワー等の処理を行うことにより、上述した静電破壊が生じにくくなってきている。
【０１４４】
そこで、レジスト面積が大きくなるものの、不純物を注入したい領域を主として開口部を設ける開口優先マスクを採用したのが実施の形態７の製造方法である。
【０１４５】
開口優先マスクの設計方法は下記の(3)，(4)に分類される。
【０１４６】
(3)不純物を注入すべき領域をＣＡＤ等で設計後、反マスクを作成してそれを用いポジ型レジストを露光する。
【０１４７】
(4)不純物を注入すべき領域をＣＡＤ等で設計後、正マスクを作成してそれを用いネガ型レジストを露光する。
【０１４８】
図２４はこの発明の実施の形態７である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１４９】
同図に示すように、ソース・ドレイン領域５，６にＮ型の不純物を注入すべく必要最小限の領域にＮ+注入領域６０を設け、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域にＰ+注入領域４６を設けている。
【０１５０】
なお、Ｐ+注入領域４６は図９のＰ型不純物イオン１８の注入時におけるレジスト開口領域を示し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の注入時におけるレジスト開口領域を示している。
【０１５１】
図２５は実施の形態７のＰ+注入レジスト形成時における断面構造を示す断面図であり、図２４のＥ−Ｅ断面に相当する。
【０１５２】
同図に示すように、Ｐ+注入レジスト６１は、Ｐ+注入領域４６のみ開口されて形成される。
【０１５３】
図２６は実施の形態７のＮ+注入レジスト形成時における断面構造を示す断面図であり、図２４のＥ−Ｅ断面に相当する。
【０１５４】
同図に示すように、Ｎ+注入レジスト６２は、Ｎ+注入領域６０のみ開口されて形成される。
【０１５５】
なお、Ｐ+注入レジスト６１は図９で示す工程時に設けられ、Ｎ+注入レジスト６２は図８で示す工程時に設けられる。
【０１５６】
図２５及び図２６に示すように、Ｐ+注入レジスト６１及びＮ+注入レジスト６２によってマスクされることにより、ウェル領域１１の大部分はＰ型及びＮ型の不純物が共に注入されることはなくなるため、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１５７】
加えて、遮蔽優先マスクを開口優先マスクに変更した実施の形態７の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１５８】
さらに、部分酸化膜３１の大部分（領域Ａ１２に対応する部分）にはＮ型及びＰ型の不純物が共に注入されないため、部分酸化膜３１には落ち込み現象はほとんど生じない。
【０１５９】
したがって、実施の形態７の製造方法は落ち込み現象をより一層抑制することができ、ボディー抵抗の抵抗値の低減化を図ることができる。
【０１６０】
＜実施の形態８＞
図２７はこの発明の実施の形態８である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１６１】
同図に示すように、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域に加え、ゲート電極９の長手方向延長線上ある一部領域をゲートコンタクト領域９ｃに向けて延長してＰ+注入領域４７を形成している。
【０１６２】
なお、Ｐ+注入領域４７は図９のＰ型不純物イオン１８の注入時におけるレジスト開口領域を示し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の注入時におけるレジスト開口領域を示している。
【０１６３】
図２８は実施の形態８のＰ+注入レジスト形成時における断面構造を示す断面図であり、図２７のＥ−Ｅ断面に相当する。
【０１６４】
同図に示すように、Ｐ+注入レジスト６３は、Ｐ+注入領域４７のみ開口されて形成される。なお、Ｐ+注入レジスト６３は図９で示す工程時に設けられる。なお、Ｎ+注入レジスト形成時における断面構造は図２６で示した実施の形態７と同様である。
【０１６５】
図２８に示すように、Ｐ+注入レジスト６３によってマスクされることにより、ウェル領域１１の大部分はＮ型の不純物が注入されることはなくなるため、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。
【０１６６】
さらに、図２８に示すように、Ｐ型不純物イオン６６を積極的に部分酸化膜３１下のウェル領域１１に注入することにより、ウェル領域１１のＰ型不純物濃度を高め、ボディー抵抗の抵抗値の低減化を積極的に図ることができる。
【０１６７】
その結果、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１６８】
加えて、遮蔽優先マスクを開口優先マスクに変更した実施の形態８の製造方法を行うことによって、製造工程数が従来から増えることはない。
【０１６９】
さらに、部分酸化膜３１の大部分はＮ+注入レジスト６２によってＮ型の不純物が注入されない。一方、Ｐ型の不純物は部分酸化膜３１の大部分に注入されるが、ウェル領域１１にＰ型の不純物が注入されることによるボディー抵抗の抵抗値低減効果が大きいため、Ｐ型の不純物が部分酸化膜３１の大部分に注入されることによる落ち込み現象を加味しても、ボディー抵抗の抵抗値の低減化を図ることができる。
【０１７０】
また、実施の形態８のＰ+注入領域４７を実施の形態７のＰ+注入領域４６より大きくする分、レジスト形成面積を実施の形態７より小さくできる。
【０１７１】
なお、図２７の一点鎖線に示すように、ゲートコンタクト領域９ｃと一部重複するようにＰ+注入領域４８を形成しても良い。この場合、ボディー抵抗の抵抗値の低減化をより一層図ることができる。
【０１７２】
＜実施の形態９＞
図２９はこの発明の実施の形態９である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１７３】
同図に示すように、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域に加え、ゲート電極９の長手方向延長線上ある一部領域をゲートエクステンション領域９ｄに向けて延長し、ゲートエクステンション領域９ｄと一部重複するＰ+注入領域４９を形成している。
【０１７４】
なお、Ｐ+注入領域４９は図９のＰ型不純物イオン１８の注入時におけるレジスト開口領域を示し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の注入時におけるレジスト開口領域を示している。
【０１７５】
実施の形態９の製造方法では、実施の形態８同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１７６】
加えて、実施の形態８の製造方法と同様、製造工程数が従来から増えることはない。
【０１７７】
また、実施の形態９のＰ+注入領域４９を実施の形態７のＰ+注入領域４６より大きくする分、レジスト形成面積を実施の形態７より小さくできる。
【０１７８】
＜実施の形態１０＞
図３０はこの発明の実施の形態１０である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１７９】
同図に示すように、実施の形態１０では、実施の形態５と同様、ゲート電極９に代えてゲート電極とゲート配線との機能を有するゲート配線部１４を設けており、ゲート配線部１４は、ドレイン領域５，ソース領域６間のチャネル形成領域７（図示せず）上からボディー領域１０方向に延在し、途中で折れ曲がって形成されている。
【０１８０】
一方、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域に加え、Ｎ+注入領域６０側の一部領域をゲート配線部１４に向けて延長し、ゲート配線部１４と一部重複するようにＰ+注入領域５０設けている。
【０１８１】
なお、Ｐ+注入領域５０は図９のＰ型不純物イオン１８の注入時におけるレジスト開口領域を示し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の注入時におけるレジスト開口領域を示している。
【０１８２】
実施の形態１０の製造方法では、実施の形態８同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１８３】
加えて、実施の形態８の製造方法と同様、製造工程数が従来から増えることはない。
【０１８４】
また、実施の形態１０のＰ+注入領域５０を実施の形態７のＰ+注入領域４６より大きくする分、レジスト形成面積を実施の形態７より小さくできる。
【０１８５】
＜実施の形態１１＞
図３１はこの発明の実施の形態１１である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１８６】
同図に示すように、ソース・ドレイン領域５，６にＮ型の不純物を注入すべく必要最小限の領域にＮ+注入領域６０を設け、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域にＰ+注入領域４６を設けている。
【０１８７】
一方、ゲート電極９はボディー領域１０方向に大きく延長して形成されるゲートエクステンション領域９ｅを有している。なお、他の構成は、図２４で示した実施の形態７と同様である。
【０１８８】
実施の形態１１の製造方法では、実施の形態７と同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１８９】
加えて、実施の形態７の製造方法と同様、製造工程数が従来から増えることはない。
【０１９０】
また、図３１の一点鎖線に示すように、ゲートエクステンション領域９ｆをＰ+注入領域４６に一部重複するまで延長して形成しても良い。
【０１９１】
この方法により、ゲートエクステンション領域９ｆとＰ+注入領域４６との重なり部分の部分酸化膜３１の膜厚の減少をなくすことができ、ボディー抵抗を低く安定させることができる。
【０１９２】
また、ゲートエクステンション領域９ｅを形成した場合でも、ゲートエクステンション領域９ｅ下の部分酸化膜３１がゲート電極９形成後のウェットエッチング処理で薄くなることがない分、ボディー抵抗経路３６となるウェル領域がゲート電圧の影響を受けてボディー抵抗が変動する度合を軽減することができる。
【０１９３】
＜実施の形態１２＞
図３２はこの発明の実施の形態１２である部分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す平面図である。
【０１９４】
同図に示すように、ソース・ドレイン領域５，６にＮ型の不純物を注入すべく必要最小限の領域にＮ+注入領域６０を設け、ボディー領域１０にＰ型の不純物を注入すべく必要最小限の領域に加え、ゲート電極９の長手方向延長線上ある一部領域をゲートコンタクト領域９ｃに向けて延長してＰ+注入領域４７を形成している。
【０１９５】
さらに、Ｐ+ダミー領域７３にＮ型の不純物を注入すべく必要最小限の領域にダミーＮ+注入領域７１を設け、Ｎ+ダミー領域７４にＰ型の不純物を注入すべく必要最小限の領域にダミーＰ+注入領域７２を設けている。
【０１９６】
なお、Ｎ+注入領域６０及びダミーＮ+注入領域７１は図８のＮ型不純物イオン１７の注入時における第１のレジストの開口領域を示しＰ+注入領域４７及びダミーＰ+注入領域７２は図９のＰ型不純物イオン１８の注入時における第２のレジストの開口領域を示している。
【０１９７】
実施の形態１２の製造方法では、実施の形態７と同様の効果によって、ボディー抵抗の抵抗値を上昇させることなく精度良く制御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置を得ることができる。
【０１９８】
加えて、実施の形態７の製造方法と同様、製造工程数が従来から増えることはない。
【０１９９】
さらに、ダミーＮ+注入領域７１及びダミーＰ+注入領域７２を設ける分、レジスト形成面積をより一層小さくすることができる。ゲート酸化膜８等がチャージアップによって静電破壊される危険性を実施の形態７〜実施の形態１１以上に抑制することができる。
【０２００】
さらに、ダミーＮ+注入領域７１及びダミーＰ+注入領域７２は、Ｐ+ダミー領域７３及びＮ+ダミー領域７４（例えば、ＣＭＰ用にパターン密度の均一化を図るべく形成される）の生成ルールと同様に矩形状に自動的に生成すれば良いため、比較的簡単に設計することができる。
【０２０１】
なお、図３２で示した例では、ダミーＮ+注入領域７１及びダミーＰ+注入領域７２を第１及び第２のレジスト用に分けて設けたが、第１及び第２のレジスト間で同じ位置及び形状でダミー注入領域を設け、ダミーＮ+Ｐ+双方注入領域として共有するようにしても良い。
【０２０２】
ただし、ダミー領域にＮ型及びＰ型の不純物を共に注入するとシリサイド領域の剥離等の不具合が生じる恐れがあるため、図３２に示すように、ダミーＮ+注入領域７１及びダミーＰ+注入領域７２を重複することなく分けて設けることにより、ダミー領域にはＮ型及びＰ型の不純物のうち一方のみが注入される方が望ましい。
【符号の説明】
【０２０３】
１  シリコン基板、２  埋め込み酸化膜、３  ＳＯＩ層、４  層間絶縁膜、５  ドレイン領域、６  ソース領域、７  チャネル形成領域、８  ゲート酸化膜、９  ゲート電極、９ｃ  ゲートコンタクト領域、９ｅ，９ｆ  ゲートエクステンション領域、１０  ボディー領域、１１  ウェル領域（Ｐ型）、１２  ウェル領域（Ｎ型）、１４  ゲート配線部、１５，１６  レジスト、３１  部分酸化膜、４１〜４５  Ｎ+ブロック領域、４６〜５０  Ｐ+注入領域、５１，５２  Ｎ+ブロックレジスト、５９  Ｐ+ブロックレジスト、６１  Ｐ+注入レジスト、６２  Ｎ+注入レジスト、７１  ダミーＮ+注入領域、７２  ダミーＰ+注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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