(57)【要約】【課題】半導体装置に備えられ、入力信号を遅延させる遅延ラインを提供すること。【解決手段】第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞に応じて入力信号ＩＮＰＵＴ＿ＳＩＧの遅延量を調整する遅延量調整部３００と、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞に応じて第１の変動幅で変動する第１の遅延ブロック３２２＜０：４＞の個数と、その遅延量が第２の変動幅で変動する第２の遅延ブロック３２４＜０：４＞の個数とを決定する遅延部３２０とを備え、前記第１の変動幅の遅延量と第２の変動幅の遅延量とは、前記遅延量調整部３００によって決定され、前記第１の変動幅および第２の変動幅の電源電圧のレベル変動に対応することを特徴とする。【選択図】図３
2011015385.tif 000002
【特許請求の範囲】
【請求項１】
第１の遅延制御コードに応じて入力信号の遅延量を調整する遅延量調整部と、
第２の遅延制御コードに応じて第１の変動幅で遅延量が変動する第１の遅延ブロックの個数と、第２の変動幅で遅延量が変動する第２の遅延ブロックの個数とを決定する遅延部と、
を備え、
前記第１の変動幅の遅延量と第２の変動幅の遅延量とは、前記遅延量調整部によって決定され、前記第１の変動幅および第２の変動幅の電源電圧のレベル変動に対応することを特徴とする半導体装置の遅延ライン。
【請求項２】
前記遅延量調整部が、
前記第１の遅延制御コードの値の増加に応じて、前記入力信号の遅延量を増加させ、
前記第１の遅延制御コードの値の減少に応じて、前記入力信号の遅延量を減少させることを特徴とする請求項１に記載の半導体装置の遅延ライン。
【請求項３】
前記第１の遅延制御コードが、
複数のビットからなっており、
前記第１の遅延制御コードの値が増加する場合には、最下位ビットから最上位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動し、
前記第１の遅延制御コードの値が減少する場合には、最上位ビットから最下位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを特徴とする請求項２に記載の半導体装置の遅延ライン。
【請求項４】
前記遅延部が、
前記第２の遅延制御コードの値の増加に応じて、前記遅延量調整部によって決定された前記入力信号が経なければならない遅延ブロックのうち、前記第１の遅延ブロックの個数が増加し、前記第２の遅延ブロックの個数が減少することを特徴とする請求項１に記載の半導体装置の遅延ライン。
【請求項５】
前記遅延部が、
前記第２の遅延制御コードの値の減少に応じて、前記遅延量調整部によって決定された前記入力信号が経なければならない遅延ブロックのうち、前記第１の遅延ブロックの個数が減少し、前記第２の遅延ブロックの個数が増加することを特徴とする請求項４に記載の半導体装置の遅延ライン。
【請求項６】
前記第２の遅延制御コードが、
複数のビットからなっており、
第２の遅延制御コードの値が増加する場合には、最下位ビットから最上位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動し、
第２の遅延制御コードの値が減少する場合には、最上位ビットから最下位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを特徴とする請求項５に記載の半導体装置の遅延ライン。
【請求項７】
電源電圧のレベル変動に対応して、各々の遅延量が第１の変動幅で変動するチェーン接続された複数の第１の遅延ブロックと、
電源電圧のレベル変動に対応して、各々の遅延量が前記第１の変動幅より大きい第２の変動幅で変動するチェーン接続された複数の第２の遅延ブロックと、
第１の遅延制御コードに応じて入力信号の遅延量を調整する遅延量調整部と、
第２の遅延制御コードに応じて、前記入力信号が順次経る前記第１の遅延ブロックおよび第２の遅延ブロックの個数を各々決定する遅延制御部と、
を備えることを特徴とする半導体装置の遅延ライン。
【請求項８】
前記遅延量調整部が、
前記入力信号をバッファリングするバッファリングブロックと、
前記第１の遅延制御コードの各ビットに応じて、複数の前記第１の遅延ブロックのいずれか１つの第１の遅延ブロックにバッファリングされた前記入力信号を伝送する複数の入力信号伝送ブロックと、
を備えることを特徴とする請求項７に記載の半導体装置の遅延ライン。
【請求項９】
複数の前記入力信号伝送ブロックの各々が、
バッファリングされた前記入力信号を第１の入力端に受信し、複数のビットからなる前記第１の遅延制御コードのいずれか１つのビットを第２の入力端に受信して否定論理積演算を行うＮＡＮＤゲートを備えることを特徴とする請求項８に記載の半導体装置の遅延ライン。
【請求項１０】
複数の前記第１の遅延ブロックの各々が、
該当する第１の遅延ブロックに対応する前記第１の遅延制御コードに応じて、該当する入力信号伝送ブロックを介して入力される信号と前方の第１の遅延ブロックを介して入力される信号とのいずれか１つの信号を予め設定された遅延量の分だけ遅延させて出力することを特徴とする請求項８に記載の半導体装置の遅延ライン。
【請求項１１】
前記複数の第１の遅延ブロックの各々が、
前方の第１の遅延ブロックを介して入力される信号を第１の入力端に受信し、該当する第１の遅延ブロックに対応する前記第１の遅延制御コードの位相を反転し、第２の入力端に受信して否定論理積演算を行う第４のＮＡＮＤゲートと、
該当する入力信号伝送部を介して入力される信号を第１の入力端に受信し、前記第１のＮＡＮＤゲートの出力信号を第２の入力端に受信して否定論理積演算を行う第５のＮＡＮＤゲートと、
を備えることを特徴とする請求項１０に記載の半導体装置の遅延ライン。
【請求項１２】
前記遅延制御部が、
前記第１の遅延制御コードの最下位ビットに対応する入力信号伝送ブロックを介して入力される信号を、前記第２の遅延制御コードの最下位ビットに応じて、複数の前記第１の遅延ブロックの開始遅延ブロックと複数の前記第２の遅延部の開始遅延ブロックとのいずれか１つの開始遅延ブロックに伝送する開始遅延制御ブロックと、
前記第２の遅延制御コードのうち、最下位ビットと最上位ビットとを除いた残りのビットの各々に応じて、前方の第１の遅延ブロックを介して入力される信号を選択的に該当する第２の遅延ブロックに伝送する複数の遅延制御ブロックと、
前記第２の遅延制御コードの最上位ビットに応じて、前方の第１の遅延ブロックを介して入力される信号と前方の第２の遅延ブロックを介して入力される信号とのいずれか１つの信号を遅延信号出力端に伝送する終了遅延制御ブロックと、
を備えることを特徴とする請求項１０に記載の半導体装置の遅延ライン。
【請求項１３】
前記開始遅延制御ブロックが、
前記第２の遅延制御コードの最下位ビットを第１の入力端に受信し、前記第１の遅延制御コードの最下位ビットに対応する入力信号伝送部を介して入力される信号の位相を反転した信号を第２の入力端に受信して否定論理積演算を行うＮＡＮＤゲートを備えることを特徴とする請求項１２に記載の半導体装置の遅延ライン。
【請求項１４】
複数の前記遅延制御ブロックの各々が、
前記第２の遅延制御コードのうち、最下位ビットと最上位ビットとを除いた残りのビットを第１の入力端に各々受信し、前方の第１の遅延ブロックを介して入力される信号を第２の入力端に受信して否定論理積演算を行う第７のＮＡＮＤゲートを備えることを特徴とする請求項１３に記載の半導体装置の遅延ライン。
【請求項１５】
前記終了遅延制御ブロックが、
前記第２の遅延制御コードの最上位ビットを第１の入力端に受信し、前方の第１の遅延ブロックを介して入力される信号を第２の入力端に受信して否定論理積演算を行う第８のＮＡＮＤゲートと、
該第８のＮＡＮＤゲートの出力信号を第１の入力端に受信し、前方の第２の遅延ブロックを介して入力される信号を第２の入力端に受信して否定論理積演算を行う第９のＮＡＮＤゲートと、
該第９のＮＡＮＤゲートから出力される信号の位相を反転して、前記遅延信号出力端に出力する第２のインバータと、
を備えることを特徴とする請求項１４に記載の半導体装置の遅延ライン。
【請求項１６】
複数の前記第２の遅延ブロックの各々が、
前記遅延制御部を介して入力される前方の第１の遅延ブロックから出力される信号または前方の第２の遅延ブロックを介して入力される信号を予め設定された遅延量の分だけ遅延させて出力することを特徴とする請求項１２に記載の半導体装置の遅延ライン。
【請求項１７】
複数の前記第２の遅延ブロックの各々が、
前記遅延制御ブロックを介して入力される信号が前方の第１の遅延ブロックから出力される信号である場合、前記遅延制御部を介して入力される信号を予め設定された時間の分だけ遅延して出力し、
前記遅延制御ブロックを介して入力される信号が前方の第１の遅延ブロックから出力される信号でない場合、前方の第２の遅延ブロックを介して入力される信号を予め設定された時間の分だけ遅延して出力することを特徴とする請求項１６に記載の半導体装置の遅延ライン。
【請求項１８】
複数の前記第２の遅延ブロックのうちの最も前方に位置しない第２の遅延ブロックの各々が、
前記遅延制御部を介して入力される信号を第１の入力端に受信し、前方の第２の遅延ブロックを介して入力される信号を第２の入力端に受信して否定論理積演算を行う第１０のＮＡＮＤゲートと、  該第１０のＮＡＮＤゲートから出力される信号の位相を反転する第３のインバータと、
を備え、
複数の前記第２の遅延ブロックのうちの最も前方に位置する第２の遅延ブロックが、
前記遅延制御部を介して入力される信号を第１の入力端に受信し、電源電圧を第２の入力端に受信して否定論理積演算を行う第１１のＮＡＮＤゲートと、
該第１１のＮＡＮＤゲートから出力される信号の位相を反転する第５のインバータと、
を備えることを特徴とする請求項１７に記載の半導体装置の遅延ライン。
【請求項１９】
前記遅延量調整部が、
前記第１の遅延制御コードの値の増加に応じて、前記入力信号が経なければならない第１の遅延ブロック、第２の遅延ブロック、および遅延制御ブロックの総個数を増加させ、
前記第１の遅延制御コードの値の減少に応じて、前記入力信号が経なければならない第１の遅延ブロック、第２の遅延ブロック、および遅延制御ブロックの総個数を減少させることを特徴とする請求項７に記載の半導体装置の遅延ライン。
【請求項２０】
前記第１の遅延制御コードが、
複数のビットからなっており、
前記第１の遅延制御コードの値が増加する場合には、最下位ビットから最上位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動し、
前記第１の遅延制御コードの値が減少する場合には、最上位ビットから最下位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを特徴とする請求項１９に記載の半導体装置の遅延ライン。
【請求項２１】
前記遅延制御部が、
前記第２の遅延制御コードの値の増加に応じて、前記遅延量調整部によって決定された前記遅延ブロックの総個数のうち、前記第１の遅延ブロックの個数が増加し、前記第２の遅延ブロックの個数が減少するように決定することを特徴とする請求項７に記載の半導体装置の遅延ライン。
【請求項２２】
前記遅延制御部が、
前記第２の遅延制御コードの値の減少に応じて、前記遅延量調整部によって決定された前記遅延ブロックの総個数のうち、前記第１の遅延ブロックの個数が減少し、前記第２の遅延ブロックの個数が増加するように決定することを特徴とする請求項２１に記載の半導体装置の遅延ライン。
【請求項２３】
前記第２の遅延制御コードが、
複数のビットからなっており、
前記第２の遅延制御コードの値が増加する場合には、最下位ビットから最上位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動し、
前記第２の遅延制御コードの値が減少する場合には、最上位ビットから最下位ビット方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを特徴とする請求項２２に記載の半導体装置の遅延ライン。
【請求項２４】
チェーン接続された複数の遅延部を備える遅延ラインであって、
該当する遅延部に対応する遅延制御コードに応じて、該当する遅延部の第１の信号入力端に載せられた、電源電圧のレベル変動に対応して第１の変動幅で変動する信号を第１の遅延量の分だけ遅延させて、後方の遅延部の第１の信号入力端に伝送する第１の遅延ブロックと、
該当する遅延部に対応する遅延制御コードに応じて、該当する遅延部の第１の信号入力端に載せられた信号を該当する遅延部の信号伝送端に伝送する信号伝送ブロックと、
該当する遅延部の信号伝送端および第２の信号入力端に載せられた信号を結合して、電源電圧のレベル変動に対応して、前記第１の変動幅よりも大きい第２の変動幅で変動する第２の遅延量の分だけ遅延させて、後方の遅延部の第２の信号入力端に伝送する第２の遅延ブロックと、
を備えることを特徴とする半導体装置の遅延ライン。
【請求項２５】
前記第１の遅延ブロックが、
該当する遅延部に対応する遅延制御コードが非活性化されることに応じて、該当する遅延部の第１の信号入力端に載せられた信号を前記第１の遅延量の分だけ遅延させて、後方の遅延部の第１の信号入力端に伝送し、
該当する遅延部に対応する遅延制御コードが活性化されることに応じて、該当する遅延部の第１の信号入力端に載せられた信号を後方の遅延部の第１の信号入力端に伝送しないことを特徴とする請求項２４に記載の半導体装置の遅延ライン。
【請求項２６】
前記第１の遅延ブロックが、
該当する遅延部の第１の信号入力端に載せられた信号を第１の入力端に受信し、該当する遅延部に対応する遅延制御コードの位相を反転し、第２の入力端に受信して、前記第１の入力端に受信した信号および前記第２の入力端に受信した信号の否定論理積演算を行う第２のＮＡＮＤゲートと、
該第２のＮＡＮＤゲートから出力される信号の位相を反転し、後方の遅延部の第１信号入力端に伝送する第２のインバータと、
を備えることを特徴とする請求項２５に記載の半導体装置の遅延ライン。
【請求項２７】
前記信号伝送ブロックが、
該当する遅延部に対応する遅延制御コードが活性化されることに応じて、該当する遅延部の第１の信号入力端に載せられた信号を該当する遅延部の信号伝送端に伝送し、
該当する遅延部に対応する遅延制御コードが非活性化されることに応じて、該当する遅延部の第１の信号入力端に載せられた信号を該当する遅延部の信号伝送端に伝送しないことを特徴とする請求項２５に記載の半導体装置の遅延ライン。
【請求項２８】
前記信号伝送ブロックが、
該当する遅延部の第１の信号入力端に載せられた信号を第１の入力端に受信し、該当する遅延部に対応する遅延制御コードを第２の入力端に受信して、前記第１の入力端に受信した信号および前記第２の入力端に受信した信号の否定論理積演算を行い、該当する遅延部の信号伝送端に伝送する第３のＮＡＮＤゲートを備えることを特徴とする請求項２７に記載の半導体装置の遅延ライン。
【請求項２９】
前記複数の遅延部のうち、最も前方に位置した遅延部の第２の信号入力端が伝送論理レベルに固定されることを特徴とする請求項２７に記載の半導体装置の遅延ライン。
【請求項３０】
前記信号伝送ブロックが、
該当する遅延部に対応する遅延制御コードが非活性化される場合、該当する遅延部の信号伝送端が前記伝送論理レベルを有するように制御し、
該当する遅延部に対応する遅延制御コードが活性化される場合、該当する遅延部の信号伝送端が該当する遅延部の第１の信号入力端の論理レベルを反転した論理レベルを有するように制御することを特徴とする請求項２９に記載の半導体装置の遅延ライン。
【請求項３１】
前記第２の遅延ブロックが、
該当する遅延部の第２の信号入力端と信号伝送端とが共に前記伝送論理レベルを有する場合、前記第２の遅延量に対応する時間が経った後、後方の遅延部の第２の信号入力端が前記伝送論理レベルを有するように制御し、
該当する遅延部の第２の信号入力端が前記伝送論理レベルであり、該当する遅延部の信号伝送端が該当する遅延部の第１の信号入力端の論理レベルを反転した論理レベルである場合、前記第２の遅延量に対応する時間が経った後、後方の遅延部の第２の信号入力端が該当する遅延部の第１の信号入力端の論理レベルを反転した論理レベルを有するように制御することを特徴とする請求項３０に記載の半導体装置の遅延ライン。
【請求項３２】
前記第２の遅延ブロックが、
該当する遅延部の信号伝送端に載せられた信号を第１の入力端に受信し、該当する遅延部の第２の信号入力端に載せられた信号を第２の入力端に受信して、前記第１の入力端に受信した信号および前記第２の入力端に受信した信号の否定論理積演算を行う第４のＮＡＮＤゲートと、
前記第４のＮＡＮＤゲートから出力される信号の位相を反転し、後方の遅延部の第１の信号入力端に伝送する第３のインバータと、
を備えることを特徴とする請求項３１に記載の半導体装置の遅延ライン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体装置に備えられ、入力信号を遅延させる遅延ラインに関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）のような同期式半導体メモリ装置は、メモリコントローラ（ＣＴＲＬ）のような外部装置から入力される外部クロックに同期した内部クロックを用いて、外部装置とデータの伝送を行う。
【０００３】
これは、メモリとメモリコントローラとの間に安定にデータを伝送するためには、メモリコントローラからメモリに入力される外部クロックとメモリから出力されるデータとの間の時間的同期が大変重要なためである。
【０００４】
このとき、メモリから出力されるデータは、内部クロックに同期して出力されるが、内部クロックは、始めにメモリに入力されるときには、外部クロックと同期した状態で入力されるが、メモリ内の各構成要素を経由しつつ遅延されて、メモリ外部へ出力されるときには、外部クロックと同期していない状態で出力される。
【０００５】
したがって、メモリから出力されるデータの安定した伝送のためには、データを伝送するメモリ内の各構成要素を経由しつつ遅延された内部クロックをメモリコントローラから入力される外部クロックのエッジまたは中心に正確に位置させるために、データがバスに載せられる（即ち、バスに出力される）時間を内部クロックに対して逆に補償して、内部クロックと外部クロックとが同期するようにしなければならない。
【０００６】
このように、内部クロックと外部クロックを同期させるために、データがバスに載せられる時間を内部クロックに逆補償しなければならない。このとき、内部クロックは、メモリコントローラから入力される外部クロックがデータを伝送するメモリ内の各構成要素をモデリングした遅延回路を経由することによって遅延されたクロックであり、データを伝送するメモリ内の各構成要素をモデリングした遅延回路の遅延量は変動され得る値ではないため、内部クロックと外部クロックとの位相が同期するまで内部クロックの位相をさらに遅延させる方法が使用された。
【０００７】
ところが、内部クロックと外部クロックとの位相差がどのぐらいになるかは予め計算できないだけでなく、メモリの駆動環境に応じて、その値は任意に変動し得るため、内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて、その遅延量が自由に変動する遅延回路（遅延量可変の遅延回路）によって内部クロックを遅延させなければならない。
【０００８】
また、メモリの駆動環境が最悪である場合、内部クロックと外部クロックとの位相差がほとんど１回のクロックサイクル（１ｔｃｋ）に至ることもあるため、これを満足させつつ内部クロックと外部クロックとの位相を正確に同期させるためには、制御信号に応じて変動可能な遅延量が非常に広い遅延回路によって内部クロックを遅延させなければならない。
【０００９】
一方、メモリ内の各構成要素をモデリングした遅延回路の遅延量は、理論上は、変動されてはいけない値であるが、メモリ内の各構成要素のうち、入出力される信号をバッファリングする入力バッファ回路や出力バッファ回路のように、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動によって、その遅延量が変わる回路のため、メモリ内の各構成要素の遅延量をいくら精巧にモデリングしたとしても、モデリングした遅延量の値は、実際にメモリが動作して、信号を遅延させる遅延量とは異なる値を有するようになる。
【００１０】
このように、モデリングした遅延量と実際の動作遅延量との差は、実際の動作遅延量がモデリングした遅延量に比べてＰＶＴ変動に対応してより小さい変動幅を有するという特性に起因し、これを補償するために、実際の動作遅延量ではＣＭＯＳトランジスタのような素子の動作により、その遅延量が決定されるものとは異なり、モデリングした遅延量を決定するために用いられる遅延ラインには、抵抗やキャパシタのようなＰＶＴ変動によって、その遅延量の変動が鈍感な素子が用いられる。
【００１１】
しかし、上記のようにモデリングした遅延量と実際の動作遅延量とにおいて、ＰＶＴ変動によってそれぞれ異なる特性を有する素子を用いて、その遅延量を決定する場合、それぞれの遅延量の決定過程において、電源電圧ＶＤＤのレベル変化量による絶対的な遅延量の変動幅が互いに異なる値を有するようになり、絶対的な遅延量を変化させる動作のみでは、実際の動作遅延量に完全に一致する、モデリングした遅延量を実現するのがさらに難しくなるという問題が発生する。
【００１２】
すなわち、図１に示すような従来技術に係る遅延回路では、制御信号ＤＣＯＮ＜０：Ｎ＞に応じて、その絶対的な遅延量を変動する動作を行うことはできるが、これでは、電源に供給される電源電圧ＶＤＤのレベルが変動することにより、各遅延部の遅延量が変動する部分（電源電圧ＶＤＤのレベル変動に伴う遅延量の変動）を補償することができないため、実際の動作遅延量に完全に一致する、モデリングした遅延量を実現するのがさらに難しくなるという問題を解決することはできない。
【００１３】
特に、現在生産されている半導体装置の場合、その電源電圧ＶＤＤのレベルが１．８Ｖ〜１．２Ｖの広い動作範囲を有することがほとんどであるから、上記のような問題は、現在生産されている半導体装置に広範に発生する恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、電源電圧ＶＤＤのレベル変動による絶対的な遅延量の変動幅を補償することができる半導体装置の遅延ラインを提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するための本発明に係る半導体装置の遅延ラインは、第１の遅延制御コードに応じて入力信号の遅延量を調整する遅延量調整部と、第２の遅延制御コードに応じて第１の変動幅で遅延量が変動する第１の遅延ブロックの個数と、第２の変動幅で遅延量が変動する第２の遅延ブロックの個数とを決定する遅延部とを備え、前記第１の変動幅の遅延量と第２の変動幅の遅延量とは、前記遅延量調整部によって決定され、前記第１の変動幅および第２の変動幅の電源電圧のレベル変動に対応することを特徴とする。
【００１６】
また、上記の目的を達成するための本発明に係る半導体装置の遅延ラインは、電源電圧のレベル変動に対応して、各々の遅延量が第１の変動幅で変動するチェーン接続された複数の第１の遅延ブロックと、電源電圧のレベル変動に対応して、各々の遅延量が前記第１の変動幅より大きい第２の変動幅で変動するチェーン接続された複数の第２の遅延ブロックと、第１の遅延制御コードに応じて入力信号の遅延量を調整する遅延量調整部と、第２の遅延制御コードに応じて、前記入力信号が順次経る前記第１の遅延ブロックおよび第２の遅延ブロックの個数を各々決定する遅延制御部とを備えることを特徴とする。
【００１７】
さらに、上記の目的を達成するための本発明に係る半導体装置の遅延ラインは、チェーン接続された複数の遅延部を備える遅延ラインであって、該当する遅延部に対応する遅延制御コードに応じて、該当する遅延部の第１の信号入力端に載せられた、電源電圧のレベル変動に対応して第１の変動幅で変動する信号を第１の遅延量の分だけ遅延させて、後方の遅延部の第１の信号入力端に伝送する第１の遅延ブロックと、該当する遅延部に対応する遅延制御コードに応じて、該当する遅延部の第１の信号入力端に載せられた信号を該当する遅延部の信号伝送端に伝送する信号伝送ブロックと、該当する遅延部の信号伝送端および第２の信号入力端に載せられた信号を結合して、電源電圧のレベル変動に対応して、前記第１の変動幅よりも大きい第２の変動幅で変動する第２の遅延量の分だけ遅延させて、後方の遅延部の第２の信号入力端に伝送する第２の遅延ブロックとを備えることを特徴とする。
【発明の効果】
【００１８】
本発明は、複数の遅延部を備える半導体装置の遅延ラインであって、各々の遅延部内部に、電源電圧ＶＤＤのレベル変動に対応して、互いに異なる変動幅を有する複数の単位遅延素子が同時に備えられ、制御信号に応じて複数の単位遅延素子のいずれか１つの単位遅延素子が各遅延部の遅延量を決定することにより、電源電圧ＶＤＤのレベル変動によって遅延ラインの絶対的な遅延量が変動する幅を補償することができるという効果がある。
【００１９】
これにより、電源電圧ＶＤＤのレベル変動に関係なく、極めて高い正確度で実際の動作遅延量に完全に一致する、モデリングした遅延量を実現することができるという効果がある。
【図面の簡単な説明】
【００２０】
【図１】従来技術に係る半導体装置の遅延ラインを示した回路図である。
【図２】本発明の第１実施形態に係る半導体装置の遅延ラインを詳細に示した回路図である。
【図３】本発明の第２実施形態に係る半導体装置の遅延ラインを詳細に示した回路図である。
【図４】本発明の実施形態に係る半導体装置の遅延ラインに備えられる単位遅延素子の他の実施形態を示した回路図である。
【発明を実施するための形態】
【００２１】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、単に、本実施形態は、本発明の開示が完全なようにし、通常の知識を有した者に本発明の範疇を完全に知らせるために提供されるものである。
【００２２】
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体装置の遅延ラインを詳細に示した回路図である。
【００２３】
同図に示すように、本発明の第１実施形態に係る半導体装置の遅延ラインは、開始遅延制御部２１０、複数の遅延部２２０＜０：４＞、すなわち、２２０＜０＞、２２０＜１＞、２２０＜２＞、２２０＜３＞、２２０＜４＞、および終了遅延制御部２３０を備える。
【００２４】
開始遅延制御部２１０は、第１のＮＡＮＤゲートＮＡＮＤＳＳおよび第１のインバータＩＮＶＳＳを備え、遅延部２２０＜０＞に接続される。開始遅延制御部２１０は、入力信号ＩＮＰＵＴ＿ＳＩＧをバッファして、第１の入力信号を出力する。
【００２５】
第１のＮＡＮＤゲートＮＡＮＤＳＳは、第１の入力端を介して入力信号ＩＮＰＵＴ＿ＳＩＧを受信し、第２の入力端を介して電源供給電圧ＶＤＤを受信し、ＮＡＮＤ論理積演算を行う。第１のインバータＩＮＶＳＳは、第１のＮＡＮＤゲートＮＡＮＤＳＳの出力信号を反転して出力する。
【００２６】
各々の遅延部２２０＜０：４＞は、第１の遅延ブロック２２２＜０：４＞、第２の遅延ブロック２２４＜０：４＞、および信号伝送ブロック２２６＜０：４＞を備える。例えば、遅延部２２０＜０＞は、第１の遅延ブロック２２２＜０＞、第２の遅延ブロック２２４＜０＞、および信号伝送ブロック２２６＜０＞を備える。遅延部２２０＜１：４＞の各々も同様である。なお、遅延部２２０＜０＞〜２２０＜４＞を、第０〜第４の遅延部とも記す。
【００２７】
第１の遅延ブロック２２２＜０：４＞は、該当する遅延部（複数の遅延部２２０＜０：４＞のいずれか１つの遅延部を意味する）に対応する遅延制御コードＤＣＯＮ＜０：５＞に応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を第１の遅延量（電源電圧ＶＤＤのレベル変動に対応して、その値が第１の変動幅で変動する）の分だけ遅延させる。即ち、第１の遅延ブロック２２２＜ｉ＞は、遅延部２２０＜ｉ＞に対応する遅延制御コードＤＣＯＮ＜ｉ＞に応じて、第１の信号入力端ＳＩＮ１＜ｉ＞に載せられた信号を第１の遅延量の分だけ遅延させる（ｉは０〜４の整数）。続いて、第１の遅延ブロック２２２＜０：４＞は、出力信号を、後方の遅延部（複数の遅延部２２０＜０：４＞のうち、該当する遅延部の次に位置する遅延部を意味する。すなわち、該当する遅延部が第３の遅延部２２０＜３＞とすれば、後方の遅延部は第４の遅延部２２０＜４＞を意味することになる）の第１の信号入力端ＳＩＮ１＜０：４＞に伝送する。即ち、第１の遅延ブロック２２２＜ｉ＞は、出力信号を、次段の遅延部２２０＜ｉ＋１＞の第１の信号入力端ＳＩＮ１＜ｉ＋１＞に伝送する（ｉは０〜３の整数）。なお、第１の遅延ブロック２２２＜４＞はＳＩＮＥ１を出力する。
【００２８】
信号伝送ブロック２２６＜０：４＞は、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞に応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送する。即ち、信号伝送ブロック２２６＜ｉ＞は、遅延部２２０＜ｉ＞に対応する遅延制御コードＤＣＯＮ＜ｉ＞に応じて、第１の信号入力端ＳＩＮ１＜ｉ＞に載せられた信号を信号伝送端ＳＴＲ＜ｉ＞に伝送する（ｉは０〜４の整数）。
【００２９】
第２の遅延ブロック２２４＜０：４＞は、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞および第２の信号入力端ＳＩＮ２＜０：４＞に載せられた信号を結合し、第２の遅延量（電源電圧ＶＤＤのレベル変動に対応して、その値が第１の変動幅より大きい第２の変動幅で変動する）の分だけ遅延させて、後方の遅延部の第２の信号入力端ＳＩＮ２＜０：４＞に伝送する。即ち、第２の遅延ブロック２２４＜ｉ＞は、遅延部２２０＜ｉ＞の信号伝送端ＳＴＲ＜ｉ＞および第２の信号入力端ＳＩＮ２＜ｉ＞に載せられた信号を結合し、第２の遅延量の分だけ遅延させて、遅延部２２０＜ｉ＋１＞の第２の信号入力端ＳＩＮ２＜ｉ＋１＞に伝送する（ｉは０〜３の整数）。なお、第２の遅延ブロック２２４＜４＞はＳＩＮＥ２を出力する。
【００３０】
終了遅延制御部２３０は、遅延部２２０＜４＞に接続され、第２の遅延ブロック２２４＜４＞の第２の遅延信号ＳＩＮＥ２と第１の遅延ブロック２２２＜４＞の第１の遅延信号ＳＩＮＥ１との論理組み合わせに基づいて、信号レベルが決定される出力信号０ＵＴＰＵＴ＿ＳＩＧを遅延信号出力端に出力する。
【００３１】
ここで、第１の遅延ブロック２２２＜０：４＞は、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ロー（Ｌｏｗ）」に非活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を第１の遅延量の分だけ遅延させて、後方の遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に伝送するが、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ハイ（ｈｉｇｈ）」に活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を後方の遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に伝送しない。
【００３２】
さらに具体的な構成を説明すると、第１の遅延ブロック２２２＜０：４＞は、各々第２のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞（図２のＮＡＮＤＤ０〜ＮＡＮＤＤ４）および第２のインバータＩＮＶＤ＜０：４＞（図２のＩＮＶＤ０〜ＩＮＶＤ４）を備える。
【００３３】
第２のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞は、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を第１の入力端に受信し、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞の位相を反転し、第２の入力端に受信して否定論理積演算を行う。
【００３４】
第２のインバータＩＮＶＤ＜０：４＞は、ＮＡＮＤゲートＮＡＮＤＤ＜０：４＞から出力される信号の位相を反転し、後方の遅延部２２０＜１：４＞の第１の信号入力端ＳＩＮ１＜１：４＞に伝送する。そして、伝送信号伝送ブロック２２６＜０：４＞は、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ハイ」に活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送するが、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ロー」に非活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送しない。
【００３５】
さらに具体的な構成を説明すると、伝送信号伝送ブロック２２６＜０：４＞は、各々第３のＮＡＮＤゲートＮＡＮＤＳ＜０：４＞（図２のＮＡＮＤＳ０〜ＮＡＮＤＳ４）を備える。第３のＮＡＮＤゲートＮＡＮＤＳ＜０：４＞は、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を第１の入力端に受信し、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：４＞を第２の入力端に受信する。続いて、伝送信号伝送ブロック２２６＜０：４＞は、否定論理積演算を行って、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送する。そして、第２の遅延ブロック２２４＜０：４＞は、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に載せられた信号と第２の信号入力端ＳＩＮ２＜０：４＞に載せられた信号とを結合して、第２の遅延量の分だけ遅延させた信号を後方の遅延部の第２の信号入力端ＳＩＮ２＜１：４＞に伝送する動作を行う。このとき、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に載せられた信号と第２の信号入力端ＳＩＮ２＜０：４＞に載せられた信号とを結合する方法を具体的に説明すれば、次のとおりである。
【００３６】
まず、複数の遅延部２２０＜０：４＞のうち、最も前方に位置した遅延部２２０＜０＞の第２の信号入力端ＳＩＮ２＜０＞は、伝送論理レベル（図２に示された第１実施形態では、電源電圧ＶＤＤのレベルに該当するロジック「ハイ」を意味する）に固定される。これは、複数の遅延部２２０＜０：４＞のうち、最も前方に位置した遅延部２２０＜０＞の場合、前方の遅延部が存在せず、前方の遅延部の第２の遅延ブロックから最も前方に位置した遅延部２２０＜０＞の第２の信号入力端ＳＩＮ２＜０＞に伝送される信号が存在し得ないためである。
【００３７】
したがって、図２に示すように、最も前方に位置した遅延部２２０＜０＞の第２の信号入力端ＳＩＮ２＜０＞を強制に伝送論理レベルになるようにすることにより、最も前方に位置した遅延部２２０＜０＞の第２の遅延ブロック２２４＜０＞から出力される信号の論理レベルは、最も前方に位置した遅延部２２０＜０＞の信号伝送端ＳＴＲ＜０＞の論理レベルと同じ状態になる。
【００３８】
すなわち、最も前方に位置した遅延部２２０＜０＞の信号伝送端ＳＴＲ＜０＞の論理レベルがロジック「ハイ」である場合、第２の遅延量に対応する時間が経った後、最も前方に位置した遅延部２２０＜０＞の第２の遅延ブロック２２４＜０＞から出力される信号の論理レベルもロジック「ハイ」になり、最も前方に位置した遅延部２２０＜０＞の信号伝送端ＳＴＲ＜０＞の論理レベルがロジック「ロー」である場合、第２の遅延量に対応する時間が経った後、最も前方に位置した遅延部２２０＜０＞の第２の遅延ブロック２２４＜０＞から出力される信号の論理レベルもロジック「ロー」になる。
【００３９】
参考までに、最も前方に位置した遅延部２２０＜０＞のように、各々の遅延部２２０＜０：４＞で第２の信号入力端ＳＩＮ２＜０＞が伝送論理レベルになる場合、各々の遅延部２２０＜０：４＞の第２の遅延ブロック２２４＜０：４＞から出力される信号の論理レベルは、各々の遅延部２２０＜０：４＞の信号伝送端ＳＴＲ＜０：４＞の論理レベルと同じ状態になる。
【００４０】
そして、伝送信号伝送ブロック２２６＜０：４＞は、上記で説明したように、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ロー」に非活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送しない動作を行う。このとき、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送しない動作が行われると、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞の論理レベルは伝送論理レベルになる。
【００４１】
また、伝送信号伝送ブロック２２６＜０：４＞は、上記で説明したように、該当する遅延部に対応する遅延制御コードＤＣＯＮ＜０：５＞がロジック「ハイ」に活性化されることに応じて、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送する動作を行う。このとき、該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞に載せられた信号を該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に伝送する動作が行われると、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞が該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞の論理レベルを反転した論理レベルになる。
【００４２】
参考までに、図２に示された伝送信号伝送ブロック２２６＜０：４＞は、１個のＮＡＮＤゲートＮＡＮＤＳ＜０：４＞で形成されているから、第１の信号入力端ＳＩＮ１＜０：４＞の論理レベルを反転した論理レベルが該当する遅延部の信号伝送端ＳＴＲ＜０：４＞の論理レベルになるが、これは、１つの実施形態に過ぎず、１個のＮＡＮＤゲートＮＡＮＤ＜０：４＞にインバータがさらに備えられると、第１の信号入力端ＳＩＮ１＜０：４＞の論理レベルがそのまま該当する遅延部の信号伝送端ＳＴＲ＜０：４＞の論理レベルにもなり得るであろう。
【００４３】
そして、第２の遅延ブロック２２４＜０：４＞は、該当する遅延部の第２の信号入力端ＳＩＮ２＜０：４＞および信号伝送端ＳＴＲ＜０：４＞が共に伝送論理レベルを有する場合、第２の遅延量に対応する時間が経った後、後方の遅延部の第２の信号入力端ＳＩＮ２＜０：４＞が伝送論理レベルを有するように制御し、該当する遅延部の第２の信号入力端ＳＩＮ２＜０：４＞が伝送論理レベルであり、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞が該当する遅延部の第１の信号入力端ＳＩＮ１＜０：３＞の論理レベルを反転した論理レベルである場合、第２の遅延量に対応する時間が経った後、後方の遅延部の第２の信号入力端ＳＩＮ２＜１：４＞が該当する遅延部の第１の信号入力端ＳＩＮ１＜０：４＞の論理レベルを反転した論理レベルを有するように制御する。
【００４４】
さらに具体的な構成を説明すると、第２の遅延ブロック２２４＜０：４＞は、第４のＮＡＮＤゲートＮＡＮＤＬ＜０：４＞（図２のＮＡＮＤＬ０〜ＮＡＮＤＬ４）および第３のインバータＩＮＶＬ＜０：４＞（図２のＩＮＶＬ０〜ＩＮＶＬ４）を備える。第４のＮＡＮＤゲートＮＡＮＤＬ＜０：４＞は、該当する遅延部の信号伝送端ＳＴＲ＜０：４＞に載せられた信号を第１の入力端に受信し、該当する遅延部の第２の信号入力端ＳＩＮ２＜０：４＞に載せられた信号を第２の入力端に受信して否定論理積演算を行う。第３のインバータＩＮＶＬ＜０：４＞は、ＮＡＮＤゲートＮＡＮＤＬ＜０：４＞から出力される信号の位相を反転して、後方の遅延部の第２の信号入力端ＳＩＮ２＜１：４＞およびＳＩＮＥ２に伝送する。
【００４５】
そして、終了遅延制御部２３０は、第５のＮＡＮＤゲートＮＡＮＤＳ５、第６のＮＡＮＤゲートＮＡＮＤＳＥ、および第４のインバータＩＮＶＳＥを備える。
【００４６】
第５のＮＡＮＤゲートＮＡＮＤＳ５は、遅延制御コードＤＣＯＮ＜０：５＞の最上位ビットＤＣＯＮ＜５＞を第１の入力端に受信し、前方の遅延部の第１の遅延ブロック２２２＜４＞を介して入力される信号ＳＩＮＥ１を第２の入力端に受信して否定論理積演算を行う。第６のＮＡＮＤゲートＮＡＮＤＳＥは、第５のＮＡＮＤゲートＮＡＮＤＳ５の出力信号を第１の入力端に受信し、前方の遅延部の第２の遅延ブロック２２４＜４＞を介して入力される信号ＳＩＮＥ２を第２の入力端に受信して否定論理積演算を行う。第４のインバータＩＮＶＳＥは、第６のＮＡＮＤゲートＮＡＮＤＳＥから出力される信号の位相を反転して、遅延信号出力端０ＵＴＰＵＴ＿ＳＩＧに出力する。
【００４７】
参考までに、複数の遅延部２２０＜０：４＞に備えられた第１の遅延ブロック２２２＜０：４＞の構成は、図４の（ａ）に示されているような構成に代替され得る。すなわち、第１の遅延ブロック２２２＜０：４＞に備えられたインバータＩＮＶＤ＜０：４＞がＮＡＮＤゲートに代替され、その間にキャパシタが備えられることにより、電源電圧ＶＤＤのレベル変動に対する遅延量の変動幅を第１の変動幅に形成することが可能である。
【００４８】
また、複数の遅延部２２０＜０：４＞に備えられた第２の遅延ブロック２２４＜０：４＞の構成は、図４の（ｂ）に示されているような構成に代替され得る。すなわち、第２の遅延ブロック２２４＜０：４＞に備えられたインバータＩＮＶＬ＜０：４＞がＮＡＮＤゲートに代替され、その間に抵抗およびキャパシタが備えられることにより、電源電圧ＶＤＤのレベル変動に対する遅延量の変動幅を第２の変動幅に形成することが可能である。
【００４９】
前述した本発明における第１実施形態に係る半導体装置の遅延ラインの動作を、例を挙げて説明すれば、次のとおりである。
【００５０】
まず、遅延制御コードＤＣＯＮ＜０：５＞の値の増加に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧが経る複数の遅延部２２０＜０：４＞に備えられた第１の遅延ブロック２２２＜０：４＞の個数が増加し、複数の遅延部２２０＜０：４＞に備えられた第２の遅延ブロック２２４＜０：４＞の個数が減少する。
【００５１】
同様に、遅延制御コードＤＣＯＮ＜０：５＞の値の減少に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧが経る複数の遅延部２２０＜０：４＞に備えられた第１の遅延ブロック２２２＜０：４＞の個数が減少し、複数の遅延部２２０＜０：４＞に備えられた第２の遅延ブロック２２４＜０：４＞の個数が増加する。
【００５２】
このとき、遅延制御コードＤＣＯＮ＜０：５＞は、複数のビットからなっており、その値が減少するということは、最上位ビットＭＳＢ（ＤＣＯＮ＜５＞）から最下位ビットＬＳＢ（ＤＣＯＮ＜０＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動されるということを意味する。
【００５３】
例えば、現在、遅延制御コードＤＣＯＮ＜０：５＞の値が「０００００１」とすれば、遅延制御コードＤＣＯＮ＜０：５＞の値の減少にしたがって、「０００００１」→「００００１０」→「０００１００」→「００１０００」→「０１００００」→「１０００００」と変動する。「」内の左端がＤＣＯＮ＜０＞であり、「」内の右端がＤＣＯＮ＜５＞である。
【００５４】
同様に、遅延制御コードＤＣＯＮ＜０：５＞の値が増加するということは、最下位ビットＬＳＢ（ＤＣＯＮ＜０＞）から最上位ビットＭＳＢ（ＤＣＯＮ＜５＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動するということを意味する。
【００５５】
例えば、現在、遅延制御コードＤＣＯＮ＜０：５＞の値が「１０００００」とすれば、遅延制御コードＤＣＯＮ＜０：５＞の値の増加にしたがって、「１０００００」→「０１００００」→「００１０００」→「０ ００１００」→「００００１０」→「０００００１」と変動する。
【００５６】
上記のように、遅延制御コードＤＣＯＮ＜０：５＞の値が変動するから、遅延制御コードＤＣＯＮ＜０：５＞の値が「００１０００」である場合、複数の遅延部２２０＜０：５＞のうち、第０の遅延部２２０＜０＞および第１の遅延部２２０＜１＞は、入力信号ＩＮＰＵＴ＿ＳＩＧを第１の遅延ブロック２２２＜０＞、２２２＜１＞を用いて遅延させ、これに続き、第２の遅延部２２０＜２＞から第４の遅延部２２０＜４＞までは、第２の遅延ブロック２２４＜２＞、２２４＜３＞、２２４＜４＞を用いてさらに遅延させる動作を行う。
【００５７】
同様に、遅延制御コードＤＣＯＮ＜０：５＞の値が「０００１００」である場合、複数の遅延部２２０＜０：５＞のうち、第０の遅延部２２０＜０＞から第２の遅延部２２０＜２＞までは、入力信号ＩＮＰＵＴ＿ＳＩＧを、第１の遅延ブロック２２２＜０＞、２２２＜１＞、２２２＜２＞を用いて遅延させ、第３の遅延部２２０＜３＞および第４の遅延部２２０＜４＞は、これに続き、第２の遅延ブロック２２４＜３＞、２２４＜４＞を用いてさらに遅延させる動作を行う。
【００５８】
以上で説明したように、本発明の第１実施形態を適用すれば、複数の遅延部２２０＜０：４＞を備える半導体装置の遅延ラインにおいて、各々の遅延部２２０＜０：４＞内部に電源電圧ＶＤＤのレベル変動に対応して、互いに異なる変動幅を有する複数の単位遅延素子（第１の遅延ブロック２２２＜０：４＞と第２の遅延ブロック２２４＜０：４＞とを意味する）が同時に備えられ、制御信号（遅延制御コードＤＣＯＮ＜０：５＞を意味する）に応じて、複数の単位遅延素子のいずれか１つの単位遅延素子が各遅延部の遅延量を決定させるようにすることにより、電源電圧ＶＤＤのレベル変動によって遅延ラインの絶対的な遅延量が変動する幅を補償することができる。
【００５９】
これにより、電源電圧ＶＤＤのレベル変動に関係なく、極めて高い正確度で実際の動作遅延量に完全に一致する、モデリングした遅延量を実現することができる。
【００６０】
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体装置の遅延ラインを詳細に示した回路図である。
【００６１】
同図に示すように、本発明の実施形態に係る半導体装置の遅延ラインは、構成単位を次のように２種の形態に分けることができる。
【００６２】
まず、本発明の実施形態に係る半導体装置の遅延ラインは、遅延量調整部３００および遅延部３２０を備える。
【００６３】
遅延量調整部３００は、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧが経なければならない遅延経路の長さを遅延ユニット単位で調整し、バッファリングブロック３０２および複数の入力信号伝送ブロック３０４＜０：５＞を備える。
【００６４】
バッファリングブロック３０２は、入力信号ＩＮＰＵＴ＿ＳＩＧをバッファリングして出力し、第１のＮＡＮＤゲートＮＡＮＤＩ０および第１のインバータＩＮＶ０を備える。第１のＮＡＮＤゲートＮＡＮＤＩ０は、第１の入力端を介して入力信号ＩＮＰＵＴ＿ＳＩＧを受信し、第２の入力端を介して電源供給電圧ＶＤＤを供給され、ＮＡＮＤ演算を実行する。第１のインバータＩＮＶ０は、第１のＮＡＮＤゲートＮＡＮＤＩ０の出力信号を反転して出力する。
【００６５】
複数の入力信号伝送ブロック３０４＜０：５＞は、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞に応じてバッファリングされた入力信号を遅延部３２０の第１の遅延ブロック３２２＜０：４＞に伝送する。
【００６６】
複数の入力信号伝送ブロック３０４＜０：５＞の各々は、第２のＮＡＮＤゲートＮＡＮＤＦ＜０：５＞（図３のＮＡＮＤＦ０〜ＮＡＮＤＦ５）を備える。第２のＮＡＮＤゲートＮＡＮＤＦ＜０：５＞は、バッファリングされた入力信号ＩＮＰＵＴ＿ＳＩＧを第１の入力端に受信し、複数のビットからなる第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞のいずれか１つのビットを第２の入力端に受信して否定論理積演算を行う。
【００６７】
遅延部３２０は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞に応じて、遅延量調整部３００によって決定された入力信号ＩＮＰＵＴ＿ＳＩＧが経なければならない遅延ユニットのうち、電源電圧ＶＤＤのレベル変動に対応して、その遅延量が第１の変動幅で変動する第１の遅延ブロック３２２＜０：４＞の個数と、その遅延量が第２の変動幅（第１の変動幅より大きい）で変動する第２の遅延ブロック３２４＜０：４＞の個数とを各々決定する。
【００６８】
遅延部３２０は、第３のＮＡＮＤゲートＮＡＮＤＳＳ、第１の遅延ブロック３２２＜０：４＞、第２の遅延ブロック３２４＜０：４＞、および遅延制御ブロック３２６＜０：５＞を備える。
【００６９】
第３のＮＡＮＤゲートＮＡＮＤＳＳは、第５の入力ノードを介して遅延量調整部３００の第２のＮＡＮＤゲートＮＡＮＤＦ０の出力信号を受信し、第６のノードを介して電源供給電圧ＶＤＤを受信する。
【００７０】
第１の遅延ブロック３２２＜０：４＞は、電源供給電圧ＶＤＤのレベル変動に対応して、各々の遅延量が第１の変動幅で変動し、第４のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞（図３のＮＡＮＤＤ０〜ＮＡＮＤＤ４）および第５のＮＡＮＤゲートＮＡＮＤＴ＜０：４＞（図３のＮＡＮＤＴ０〜ＮＡＮＤＴ４）を備える。
【００７１】
第４のＮＡＮＤゲートＮＡＮＤＤ＜０＞は、第１の入力信号として第３のＮＡＮＤゲートＮＡＮＤＳＳの出力信号を受信し、残りの第４のＮＡＮＤゲートＮＡＮＤＤ＜１：４＞は、第１の遅延ブロック３２２＜０：３＞の出力信号を受信する。しかし、すべての第４のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞は、第２の入力信号として第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：４＞の反転した信号を受信し、ＮＡＮＤ演算を実行する。
【００７２】
第５のＮＡＮＤゲートＮＡＮＤＴ＜０：４＞は、入力信号伝送ブロック３０４＜１：５＞の出力信号および第４のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞の出力信号を受信し、ＮＡＮＤ演算を実行する。
【００７３】
参考までに、第１の遅延ブロック３２２＜０：４＞の構成は、図４の（ａ）に示されたような構成に代替され得る。すなわち、第１の遅延ブロック３２２＜０：４＞に備えられた第４のＮＡＮＤゲートＮＡＮＤＤ＜０：４＞と第５のＮＡＮＤゲートＮＡＮＤＴ＜０：４＞との間にキャパシタが備えられることにより、電源電圧ＶＤＤのレベル変動に対する遅延量の変動幅が第１の変動幅に変更され得る。
【００７４】
遅延制御ブロック３２６＜０：５＞は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧが経由する第１の遅延ブロック３２２＜０：４＞および第２の遅延ブロック３２４＜０：４＞の数を決定し、開始遅延制御ブロック３２６＜０＞、終了遅延制御ブロック３２６＜５＞、および、それら以外の遅延制御ブロック３２６＜１：４＞に分類される。
【００７５】
開始遅延制御ブロック３２６＜０＞は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の最下位ビットＳＥＣ＿ＤＣＯＮ＜０＞に応じて、その出力信号を第２の遅延ブロック３２４＜０＞に伝送する。
【００７６】
開始遅延制御ブロック３２６＜０＞は、第６のＮＡＮＤゲートＮＡＮＤＳ０を備える。第６のＮＡＮＤゲートＮＡＮＤＳ０は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の最下位ビットＳＥＣ＿ＤＣＯＮ＜０＞および第３のＮＡＮＤゲートＮＡＮＤＳＳの出力信号を受信し、ＮＡＮＤ演算を実行する。
【００７７】
複数の遅延制御ブロック３２６＜１：４＞は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞のうち、最下位ビットＳＥＣ＿ＤＣＯＮ＜０＞と最上位ビットＳＥＣ＿ＤＣＯＮ＜５＞とを除いた残りのビットＳＥＣ＿ＤＣＯＮ＜１：４＞に各々応じて、前方の第１の遅延ブロック３２２＜０：３＞を介して入力される信号を選択的に該当する第２の遅延ブロック３２４＜１：４＞に伝送する。
【００７８】
複数の遅延制御ブロック３２６＜１：４＞は、各々第７のＮＡＮＤゲートＮＡＮＤＳ＜１：４＞（図３のＮＡＮＤＳ１〜ＮＡＮＤＳ４）を備える。第７のＮＡＮＤゲートＮＡＮＤＳ＜１：４＞は、前方の第１の遅延ブロック３２２＜０：３＞の出力信号と、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の最下位ビットＳＥＣ＿ＤＣＯＮ＜０＞及び最上位ビットＳＥＣ＿ＤＣＯＮ＜５＞を除いた残りのビットＳＥＣ＿ＤＣＯＮ＜１：４＞とを受信し、ＮＡＮＤ演算を実行する。
【００７９】
終了遅延制御ブロック３２６＜５＞は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の最上位ビットＳＥＣ＿ＤＣＯＮ＜５＞に応じて、前方の第１の遅延ブロック３２２＜４＞を介して入力される信号ＳＩＮＥ１と前方の第２の遅延ブロック３２４＜４＞を介して入力される信号ＳＩＮＥ２とのいずれか１つの信号を選択的に出力端ＯＵＴＰＵＴ＿ＳＩＧに伝送する。
【００８０】
終了遅延制御ブロック３２６＜５＞は、第８のＮＡＮＤゲートＮＡＮＤＳ５、第９のＮＡＮＤゲートＮＡＮＤＳＥ、および第２のインバータＩＮＶＳＥを備える。
【００８１】
第８のＮＡＮＤゲートＮＡＮＤＳ５は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の最上位ビットＳＥＣ＿ＤＣＯＮ＜５＞および前方の第１の遅延部３２２＜４＞を介して入力される信号ＳＩＮＥ１を受信して否定論理積演算を行う。
【００８２】
第９のＮＡＮＤゲートＮＡＮＤＳＥは、第８のＮＡＮＤゲートＮＡＮＤＳ５の出力信号ＳＴＲＥおよび前方の第２の遅延部３２４＜４＞を介して入力される信号ＳＩＮＥ２を受信して否定論理積演算を行う。
【００８３】
第２のインバータＩＮＶＳＥは、上記の第９のＮＡＮＤゲートＮＡＮＤＳＥから出力される信号の位相を反転して出力端ＯＵＴＰＵＴ＿ＳＩＧに出力する。
【００８４】
そして、複数の第２の遅延ブロック３２４＜０：４＞の各々は、遅延制御ブロック３２６＜０：４＞を介して入力される前方の第１の遅延ブロック３２２＜０：４＞から出力される信号ＳＩＮ１＜０：４＞、または、前方の第２の遅延ブロック３２４＜０：４＞を介して入力される信号ＳＩＮ２＜０：４＞を予め設定された遅延量の分だけ遅延させて出力する。
【００８５】
さらに具体的に説明すると、複数の第２の遅延ブロック３２４＜０：４＞の各々は、第１０のＮＡＮＤゲートＮＡＮＤＬ＜０：４＞（図３のＮＡＮＤＬ０〜ＮＡＮＤＬ４）および第３のインバータＩＮＶ＜０：４＞（図３のＩＮＶ０〜ＩＮＶ４）を備える。
【００８６】
第１０のＮＡＮＤゲートＮＡＮＤＬ＜０：４＞は、遅延制御ブロック３２６＜０：４＞の出力信号ＳＴＲ＜０：４＞および第２の入力信号ＳＩＮ２＜０：４＞を受信してＮＡＮＤ演算を実行する。
【００８７】
第３のインバータＩＮＶ＜０：４＞は、第１０のＮＡＮＤゲートＮＡＮＤＬ＜０：４＞の出力信号を反転して出力する。
【００８８】
一方、他の実施形態の場合には、第２の遅延ブロック３２４＜０：４＞の構成は、図４のＢ（ｂ）に示されたような構成に代替され得る。すなわち、第２の遅延ブロック３２４＜０：４＞に備えられた第３のインバータＩＮＶ＜０：４＞がＮＡＮＤゲートに代替され、その間に抵抗とキャパシタが備えられることにより、電源電圧ＶＤＤのレベル変動に対する遅延量の変動幅を第２の変動幅に形成することが可能である。
【００８９】
以下、本出願の第２実施形態に係る遅延ラインの動作を詳細に説明する。
【００９０】
まず、遅延量調整部３００は、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値の増加に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧの遅延量が減少するように制御し、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値の減少に応じて、入力信号ＩＮＰＵＴ＿ＳＩＧの遅延量が増加するように制御する。
【００９１】
そして、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞は、複数のビットからなっており、その値が増加するということは、最下位ビットＬＳＢ（ＦＩＲ＿ＤＣＯＮ＜０＞）から最上位ビットＭＳＢ（ＦＩＲ＿ＤＣＯＮ＜５＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを意味する。
【００９２】
例えば、現在、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「１０００００」とすれば、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値の増加にしたがって「０１００００」→「００１０００」→「０００１００」→「００００１０」→「０００００１」と変動する。「」内の左端がＦＩＲ＿ＤＣＯＮ＜０＞であり、「」内の右端がＦＩＲ＿ＤＣＯＮ＜５＞である。
【００９３】
同様に、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が減少するということは、最上位ビットＭＳＢ（ＦＩＲ＿ＤＣＯＮ＜５＞）から最下位ビットＬＳＢ（ＦＩＲ＿ＤＣＯＮ＜０＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを意味する。
【００９４】
例えば、現在、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「０００００１」とすれば、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値の減少にしたがって「００００１０」→「０００１００」→「００１０００」→「０１００００」→「１０００００」と変動する。
【００９５】
したがって、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「００１０００」である場合、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の最下位ビットＦＩＲ＿ＤＣＯＮ＜０＞に対応する第１の遅延ブロック３２２＜０＞、第２の遅延ブロック３２４＜０＞、および開始遅延制御ブロック３２６＜０＞は、入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させない。最も前方に備えられた第１の遅延ブロック３２２＜０＞、第２の遅延ブロック３２４＜０＞、および開始遅延制御ブロック３２６＜０＞を除いた残りの第１の遅延ブロック３２２＜１：４＞、第２の遅延ブロック３２４＜１：４＞、および遅延制御ブロック３２６＜１：４＞のみが入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させる動作を行う。
【００９６】
同様に、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「００００１０」である場合、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の最下位ビットから３番目までのビットＦＩＲ＿ＤＣＯＮ＜０：２＞に対応する最も前方から３番目までの第１の遅延ブロック３２２＜０：２＞、第２の遅延ブロック３２４＜０：２＞、および終了遅延制御ブロック３２６＜０：２＞は、入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させる動作から排除され、残りの第１の遅延ブロック３２２＜３：４＞、第２の遅延ブロック３２４＜３：４＞、および遅延制御ブロック３２６＜３：４＞のみが入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させる動作を行う。
【００９７】
そして、遅延部３２０は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値の増加に応じて、遅延量調整部３００によって決定された入力信号ＩＮＰＵＴ＿ＳＩＧが経なければならない遅延ブロックのうち、第１の遅延ブロック３２２＜０：４＞の個数を増加させ、第２の遅延ブロック３２４＜０：４＞の個数を減少させる。
【００９８】
同様に、遅延部３２０は、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値の減少に応じて、遅延量調整部３００によって決定された入力信号ＩＮＰＵＴ＿ＳＩＧが経なければならない遅延ブロックのうち、第１の遅延ブロック３２２＜０：４＞の個数を減少させ、第２の遅延ブロック３２４＜０：４＞の個数を増加させる。
【００９９】
このとき、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞は、複数のビットからなっており、その値が増加するということは、最下位ビットＬＳＢ（ＳＥＣ＿ＤＣＯＮ＜０＞）から最上位ビットＭＳＢ（ＳＥＣ＿ＤＣＯＮ＜５＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを意味する。
【０１００】
例えば、現在、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値が「１０００００」とすれば、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値の増加にしたがって「０１００００」→「００１０００」→「０００１００」→「００００１０」→「０００００１」と変動する。「」内の左端がＳＥＣ＿ＤＣＯＮ＜０＞であり、「」内の右端がＳＥＣ＿ＤＣＯＮ＜５＞である。
【０１０１】
同様に、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値が減少するということは、最上位ビットＭＳＢ（ＳＥＣ＿ＤＣＯＮ＜５＞）から最下位ビットＬＳＢ（ＳＥＣ＿ＤＣＯＮ＜０＞）方向に１ビットずつ順次移動しつつ選択されたビットが「１」、残りのビットはすべて「０」に変動することを意味する。
【０１０２】
例えば、現在、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値が「０００００１」とすれば、第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値の減少にしたがって「００００１０」→「０００１００」→「００１０００」→「０１００００」→「１０００００」と変動する。
【０１０３】
したがって、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「１０００００」と仮定した状態で第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値が「００００１０」である場合、遅延部３２０は、最も前方に備えられて第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の最下位ビットＦＩＲ＿ＤＣＯＮ＜０＞に対応する第１の遅延ブロック３２２＜０＞、第２の遅延ブロック３２４＜０＞、および開始遅延制御ブロック３２６＜０＞では第１の遅延ブロック３２２＜０＞を用いて入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させ、最も前方に備えられた第１の遅延ブロック３２２＜０＞、第２の遅延ブロック３２４＜０＞、および開始遅延制御ブロック３２６＜０＞を除いた残りの第１の遅延ブロック３２２＜１：４＞、第２の遅延ブロック３２４＜１：４＞、および遅延制御ブロック３２６＜１：４＞では第２の遅延ブロック３２４＜１：４＞を用いて入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させる動作を行う。
【０１０４】
同様に、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の値が「１０００００」と仮定した状態で第２の遅延制御コードＳＥＣ＿ＤＣＯＮ＜０：５＞の値が「００００１０」である場合、遅延部３２０は、第１の遅延制御コードＦＩＲ＿ＤＣＯＮ＜０：５＞の最下位ビットから３番目までのビットＦＩＲ＿ＤＣＯＮ＜０：２＞に対応する最も前方から３番目までの第１の遅延ブロック３２２＜０：２＞、第２の遅延ブロック３２４＜０：２＞、および遅延制御ブロック３２６＜０：２＞では第１の遅延ブロック３２２＜０：２＞を用いて入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させ、残りの第１の遅延ブロック３２２＜３：４＞、第２の遅延ブロック３２４＜３：４＞、および遅延制御ブロック３２６＜３：４＞では第２の遅延ブロック３２４＜３：４＞を用いて入力信号ＩＮＰＵＴ＿ＳＩＧを遅延させる動作を行うようになる。
【０１０５】
以上で説明したように、制御信号（遅延制御コードＤＣＯＮ＜０：５＞を意味する）に応じて複数の第１の遅延ブロック３２２＜０：４＞または複数の第２の遅延ブロック３２４＜０：４＞が選択され、各遅延ブロック３２２＜０：４＞、３２４＜０：４＞の遅延量が決定されるようにすることにより、電源電圧ＶＤＤのレベル変動によって遅延ラインの絶対的な遅延量が変動する幅を補償することができる。
【０１０６】
これにより、電源電圧ＶＤＤのレベル変動に関係なく、極めて高い正確度で実際の動作遅延量に完全に一致する、モデリングした遅延量を実現することができる。
【０１０７】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることは本発明の属する技術分野における通常の知識を有する者にとって明白であろう。
【０１０８】
例えば、前述した実施形態で複数の遅延部が４個であるとして説明されているが、本発明は、複数の遅延部が４個よりさらに多い個数の場合も含む。
【０１０９】
また、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じて、その位置および種類が異なるように実現されるべきである。
【符号の説明】
【０１１０】
２１０      開始遅延制御部
２２０      遅延部
２２２      第１の遅延ブロック
２２４      第２の遅延ブロック
２２６      伝送信号伝送ブロック
２３０      終了遅延制御部
３００      遅延量調整部
３０２      バッファリングブロック
３０４      入力信号伝送ブロック
３２０      遅延部
３２２      第１の遅延ブロック
３２４      第２の遅延ブロック
３２６＜０＞      開始遅延制御ブロック
３２６＜５＞      終了遅延制御ブロック
３２６＜１：４＞  遅延制御ブロック
【図１】
2011015385.tif 000003
【図２】
2011015385.tif 000004
【図３】
2011015385.tif 000005
【図４】
2011015385.tif 000006