(57)【要約】【課題】回路の規模を増大させることなく多相クロック信号を生成できる多相クロック生成装置を提供する。【解決手段】、多相クロック生成装置１では、基準となるクロック信号のうち選択回路４にて２つが選択され、この２つのクロック信号のうち多相クロック生成部５ａ〜５ｃにて何れか一つを選択されると共に、選択された２つのクロック信号の中間位相を有するクロック信号が生成されて出力され、このクロック信号の何れか一つのクロック信号が位相選択部６ｄにて選択されることで所定の位相の出力クロック信号が生成されている。このように、簡易な構成で多相の出力クロック信号を生成することができる。そのため、多段的に並列に位相混合器を接続する従来の構成に比べて、回路の規模の増大を抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の位相の出力クロック信号を出力する多相クロック生成装置であって、
基準となるＮ相（Ｎは２以上の整数）のクロック信号を生成する基準クロック生成回路と、
前記基準クロック生成回路にて生成されたクロック信号が入力され、Ｍ個（Ｍは２以上でＮ以下の整数）のクロック信号を選択して出力する選択回路と、
前記選択回路から出力されたクロック信号が入力され、入力されたクロック信号のうち選択された何れか一つのクロック信号と、入力されたクロック信号の平均位相を有するクロック信号とを出力する多相クロック生成回路と、
前記多相クロック生成回路から出力されたクロック信号のうち何れか一つのクロック信号を選択して所定の位相の出力クロック信号として出力する位相選択回路と、
前記選択回路、前記多相クロック生成回路及び前記位相選択回路の各々から出力されるクロック信号の選択を指示する選択指示回路と、
を備えることを特徴とする多相クロック生成装置。
【請求項２】
前記Ｍは２であり、
前記多相クロック生成回路は、入力された２つのクロック信号の何れか一つを選択して出力する位相選択部と、入力された２つのクロック信号を混合することによって２つのクロック信号の中間位相のクロック信号を生成して出力する位相混合部と、を含む多相クロック生成部を有することを特徴とする請求項１記載の多相クロック生成装置。
【請求項３】
前記多相クロック生成回路は、Ｋ個（Ｋは２以上の整数）の多相クロック生成部を有し、
第１多相クロック生成部は、前記選択回路から出力された２つのクロック信号が入力され、入力された２つのクロック信号の何れか一つを選択して出力する第１位相選択部と、入力された２つのクロック信号を混合することによって当該２つのクロック信号の中間位相のクロック信号を生成して出力する第１位相混合部とを含み、
第ｋ多相クロック生成部（ｋはＫ以下の整数）は、第ｋ−１多相クロック生成部における第ｋ−１位相選択部及び第ｋ−１位相混合部から出力されたクロック信号が入力され、これらのクロック信号の何れか一つを選択して出力する第ｋ位相選択部と、前記第ｋ−１多相クロック生成部における前記第ｋ−１位相選択部及び前記第ｋ−１位相混合部から出力された前記クロック信号が入力され、これらのクロック信号を混合することによって当該クロック信号の中間位相を有するクロック信号を生成して出力する第ｋ位相混合部とを含む、
ことを特徴とする請求項２記載の多相クロック生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック生成装置に関する。
【背景技術】
【０００２】
高速シリアル伝送においては、受信したデータからクロックを生成し、このクロックを用いてデータを再生するＣＤＲ（Clock Data Recovery）回路が設けられている。このＣＤＲ回路において、データを正常に受信するためには、生成したクロックにより受信データを正確にサンプリングする必要がある。そのために、ＣＤＲ回路では、位相が複数に変化したサンプリング用のクロック信号を予め生成して、高精度のクロック信号位相制御を行う必要がある。また、近年では、ＴＤＣ（Timeto Digital Converter）においても、クロック信号位相制御が用いられている。
【０００３】
このような多相クロック信号を生成する従来の手法として、例えば非特許文献１に記載されたものが知られている。この非特許文献１に記載されているＣＭＯＳ回路構成で動作する位相補間器（Phase Interpolator）は、入力された２つのクロック信号の中間位相を有するクロック信号を出力する位相混合器（PhaseBlender）を並列に複数個組み合わせ、任意の位相を有するクロック信号を生成している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Bruno W, Garlepp and Kevin S, Donnelly“A portable Digital DLL for High-Speed CMOSInterface Circuits”, IEEE Journal of Solid State Circuits,Vol34, No5, P632-P644, May 1999
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の位相補間器では、発生させるべき位相数に応じて、位相混合器の数を多段的に増加させる必要がある。そのため、多様な位相を生成する場合には、回路の規模が増大するといった問題がある。
【０００６】
本発明は、上記問題を解決するためになされたものであり、回路の規模を増大させることなく多相クロック信号を生成できる多相クロック生成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の多相クロック生成装置は、所定の位相の出力クロック信号を出力する多相クロック生成装置であって、基準となるＮ相（Ｎは２以上の整数）のクロック信号を生成する基準クロック生成回路と、基準クロック生成回路にて生成されたクロック信号が入力され、Ｍ個（Ｍは２以上でＮ以下の整数）のクロック信号を選択して出力する選択回路と、選択回路から出力されたクロック信号が入力され、入力されたクロック信号のうち選択された何れか一つのクロック信号と、入力されたクロック信号の平均位相を有するクロック信号とを出力する多相クロック生成回路と、多相クロック生成回路から出力されたクロック信号のうち何れか一つのクロック信号を選択して所定の位相の出力クロック信号として出力する位相選択回路と、選択回路、多相クロック生成回路及び位相選択回路の各々から出力されるクロック信号の選択を指示する選択指示回路と、を備えることを特徴とする。
【０００８】
この多相クロック生成装置では、基準となるＮ相（Ｎは２以上の整数）のクロック信号のうち選択回路にてＭ個（Ｍは２以上でＮ以下の整数）が選択され、この選択されたＭ個のクロック信号のうち多相クロック生成回路にて何れか一つを選択されると共に、選択されたＭ個のクロック信号の平均位相を有するクロック信号が生成されて出力され、この出力されたクロック信号の何れか一つのクロック信号が位相選択回路にて選択されることで所定の位相の出力クロック信号が生成されている。このように、基準となるクロック信号のうちＭ個を選択回路にて選択して出力し、この選択されたＭ個のクロック信号の平均位相を有するクロック信号を多相クロック生成回路で生成する構成とすることにより、簡易な構成で多相の出力クロック信号を生成することができる。そのため、多段的に並列に位相混合器を接続する従来の構成に比べて、回路の規模の増大を抑制できる。
【０００９】
ここで、Ｍは２であり、多相クロック生成回路は、入力された２つのクロック信号の何れか一つを選択して出力する位相選択部と、入力された２つのクロック信号を混合することによって２つのクロック信号の中間位相のクロック信号を生成して出力する位相混合部とを含む多相クロック生成部を有する。このように、位相選択部において２つのクロック信号の何れか一つを選択して出力すると共に、位相混合部において２つのクロック信号の中間位相を有するクロック信号を生成して出力する多相クロック生成部により、多相の出力クロック信号を確実に生成することができる。
【００１０】
また、多相クロック生成回路は、Ｋ個（Ｋは２以上の整数）の多相クロック生成部を有し、第１多相クロック生成部は、選択回路から出力された２つのクロック信号が入力され、入力された２つのクロック信号の何れか一つを選択して出力する第１位相選択部と、入力された２つのクロック信号を混合することによって２つのクロック信号の中間位相のクロック信号を生成して出力する第１位相混合部とを含み、第ｋ多相クロック生成部（ｋはＫ以下の整数）は、第ｋ−１多相クロック生成部における第ｋ−１位相選択部及び第ｋ−１位相混合部から出力されたクロック信号が入力され、これらのクロック信号の何れか一つを選択して出力する第ｋ位相選択部と、第ｋ−１多相クロック生成部における第ｋ−１位相選択部及び第ｋ−１位相混合部から出力されたクロック信号が入力され、これらのクロック信号を混合することによってクロック信号の中間位相を有するクロック信号を生成して出力する第ｋ位相混合部とを含む、ことが好ましい。
【００１１】
このように、多相クロック生成回路では、位相選択部及び位相混合部からなる多相クロック生成部が直列に接続されている。このような構成により、２Ｋに比例する位相分解能で多相の出力クロック信号を生成することができる。さらに、位相選択部及び位相混合部からなる多相クロック生成回路を直列に接続しているため、回路規模の縮小を図ることが可能となる。その結果、多相クロック生成装置の小型化を図ることが可能となる。
【発明の効果】
【００１２】
本発明によれば、回路の規模を増大させることなく多相クロック信号を生成できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る多相クロック生成装置の構成を示す図である。
【図２】多相クロック生成部の構成を示す図である。
【図３】位相選択回路及び位相混合回路を構成するインバータの構成の一例を示す図である。
【図４】多相クロック生成部におけるクロック信号の入出力を示すタイムチャートである。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、本発明の一実施形態に係る多相クロック生成装置の構成を示す図である。同図に示される多相クロック生成装置１は、所定の位相の出力クロック信号を生成する装置であり、基準クロック生成回路２と、信号制御部（選択指示回路）３と、選択回路４と、Ｋ個（ここでは３つ）の多相クロック生成部５ａ〜５ｃ（図中Ｃｅｌｌと示す）と、位相選択部（位相選択回路）６ｄとを備えている。ここで、Ｋは２以上の整数である。
【００１６】
基準クロック生成回路２と選択回路４とは、基準クロック信号ＣＫ１〜ＣＫ８の出力数に応じた数の信号線Ｌ１〜Ｌ８によって接続されている。また、選択回路４及び多相クロック生成部５ａ〜５ｃと、多相クロック生成部５ａ〜５ｃ同士とは、小振幅差動信号方式（ＬＶＤＳ：Low-Voltage Differential Signaling）のように差動データを転送する一対の差動信号線Ｌｄ１〜Ｌｄ４によって直列に接続されている。信号制御部３と選択回路４、多相クロック生成部５ａ〜５ｃ及び位相選択部６ｄとは、信号線Ｌｓ１〜Ｌｓ５によって接続されている。この多相クロック生成装置１は、例えば受信装置のタイミングコントローラに設けられる。
【００１７】
基準クロック生成回路２は、基準クロック信号ＣＫ１〜ＣＫ８を生成する部分である。この基準クロック生成回路２は、位相同期回路（ＰＬＬ：Phase Locked Loop）によって構成されている。基準クロック生成回路２では、位相が所定量（ｆ＝１／２ｔ［ｂｉｔ］）ずつ異なるＮ相（ここでは８相）の基準クロック信号ＣＫ１〜ＣＫ８が生成される。基準クロック生成回路２は、生成した基準クロック信号ＣＫ１〜ＣＫ８を選択回路４に出力する。なお、Ｎは２以上の整数である。
【００１８】
信号制御部３は、選択回路４、多相クロック生成部５ａ〜５ｃ及び位相選択部６ｄの各々から出力されるクロック信号の選択を指示する部分である。この信号制御部３は、選択回路４、多相クロック生成部５ａ〜５ｃ及び移送選択部６ｄに選択すべきクロック信号を指示する選択指示信号を出力する。信号制御部３は、選択指示信号をグレイコード（Gray Code）的に変化させて出力する。
【００１９】
選択回路４は、基準クロック生成回路２で生成された基準クロック信号ＣＫ１〜ＣＫ８を選択する部分である。この選択回路４は、基準クロック生成回路２から出力された基準クロック信号ＣＫ１〜ＣＫ８と、信号制御部３から出力された選択指示信号ＳＥＬＣＴＬとを入力し、入力した８相の基準クロック信号ＣＫ１〜ＣＫ８のうち選択指示信号ＳＥＬＥＣＴＬで指示されるＭ個（ここでは２個）のクロック信号を選択する。具体的には、選択回路４は、選択指示信号ＳＥＬＥＣＴＬに基づいて、例えば基準クロック信号ＣＫ１と、この基準クロック信号ＣＫ１と位相がπずれている基準クロック信号ＣＫ４とを選択して出力する。選択回路４は、選択したクロック信号Ａ０ＣＬＫｐ／ｎ，Ｂ０ＣＬＫｐ／ｎを差動信号線Ｌｄ１〜Ｌｄ４を介して多相クロック生成部５ａに出力する。なお、Ｍは２以上Ｎ以下の整数である。
【００２０】
多相クロック生成部５ａ〜５ｃは、所定の位相の出力クロック信号を生成する部分であり、直列にＫ個（ここでは３個）接続されて多相クロック生成回路５を構成している。多相クロック生成部５ａ〜５ｃのそれぞれは、同様の構成を有している。そこで、多相クロック生成部５ａ（第１多相クロック生成部）を例にして説明する。多相クロック生成部５ａは、位相選択部６ａ（図中ＳＥＬと示す）と、位相混合部７ａ（図中ＢＬＥＮＤと示す）とから構成されている。なお、Ｋは２以上の整数である。
【００２１】
位相選択部６ａは、入力した２つのクロック信号のうち、何れか一方を選択して出力する部分である。位相選択部６ａは、選択回路４から出力されたクロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｐ／ｎを入力すると共に、信号制御部３から出力された選択指示信号ＳＥＬ０を入力し、入力した２つのクロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｐ／ｎのうち選択指示信号ＳＥＬ０で指示されるクロック信号を選択する。位相選択部６ａは、選択したクロック信号を次の段の多相クロック生成部５ｂに出力する。
【００２２】
位相混合部７ａは、入力した２つのクロック信号を混合する部分である。この位相混合部７ａは、選択回路４から出力された２つのクロック信号クロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｐ／ｎを入力し、この入力された２つのクロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｐ／ｎを混合して、これらの信号Ａ０ＣＬＫｐ／ｎ、Ｂ０ＣＬＫｐ／ｎの中間位相（平均位相）を有するクロック信号Ｂ１ＣＬＫｐ／ｎを生成する。たとえば、位相混合部７ａは、クロック信号Ａ０ＣＬＫｐ／ｎに対して、信号Ａ０ＣＬＫｐ／ｎ、Ｂ０ＣＬＫｐ／ｎの位相差の１／２の位相差を有するクロック信号Ｂ１ＣＬＫｐ／ｎを生成する。位相混合部７ａは、混合して生成したクロック信号を次の段の多相クロック生成部５ｂに出力する。
【００２３】
次に、多相クロック生成部５ａの具体的な構成について、図２を参照しながら説明する。図２は、多相クロック生成部５ａの構成を示す図である。同図に示すように、多相クロック生成部５ａの位相選択部６ａは、２つの位相選択回路６Ａ，６Ｂから構成されており、位相混合部７ａは、２つの位相混合回路７Ａ，７Ｂから構成されている。
【００２４】
位相選択回路６Ａは、２つのインバータ１０，１１と、バッファ１２とから構成されている。インバータ１０，１１は、並列に接続されており、それぞれの入力端子には、差動信号線Ｌｄ１〜Ｌｄ４及び信号線Ｌｓ２が接続されている。並列に接続されたインバータ１０，１１の間には、信号線Ｌｓ２が接続されている。インバータ１０，１１は、クロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｋｐ／ｎと、選択指示信号ＳＥＬ０及びバッファ１３を介した選択バイアス信号ＳＥＬｂとを入力し、選択指示信号ＳＥＬ０で指示されるクロック信号を選択してバッファ１２に出力する。バッファ１２は、２つのインバータ１０，１１が接続されており、このインバータ１０，１１から出力されるクロック信号をバッファリングして次の段の多相クロック生成部５ｂに出力する。なお、位相選択回路６Ｂも位相選択回路６Ａと同様の構成を有している。
【００２５】
位相混合回路７Ａは、３つのインバータ１４〜１６と、バッファ１７とから構成されている。インバータ１４，１５のトランジスタサイズは、インバータ１０，１１のトランジスタサイズの半分（１／２）であり、インバータ１６のトランジスタサイズは、インバータ１０，１１と略同一となっている。これらのインバータ１４〜１６は、並列に接続されている。インバータ１４，１５の入力端子には、差動信号線Ｌｄ３，Ｌｄ４に接続されている。インバータ１４，１５は、ローレベル又はハイレベルの信号の入力に応じて駆動し、クロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｋｐ／ｎの位相を反転させると共に、差動信号線Ｌｄ３，Ｌｄ４から入力されるクロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｋｐ／ｎを混合し所定時間遅延させて中間位相を有するクロック信号を生成する。また、インバータ１６は、グランドに接続されており、バッファ１７の駆動能力を変更し、多相クロック生成部５ａにおいて位相選択部６ａと位相混合部７ａとの駆動能力及び負荷を揃えるために設けられている。バッファ１７は、３つのインバータ１４〜１６に接続されており、このうち２つのインバータ１４，１５から出力されるクロック信号をバッファリングして次の段の多相クロック生成部５ｂに出力する。なお、位相混合回路７Ｂも位相混合回路７Ａと同様の構成を有している。
【００２６】
また、差動信号線Ｌｄ１と差動信号線Ｌｄ３との間には、インバータ１８，１９が接続されている。同様に、差動信号線Ｌｄ２と差動信号線Ｌｄ４との間には、インバータ２０，２１が接続されている。また、差動信号線Ｌｄ１〜Ｌｄ４のそれぞれには、可変バッファ２２〜２５が直列に接続されていると共に、可変コンデンサ２６〜２９がグランドとの間に並列に接続されている。なお、多相クロック生成部５ａには、波形整形のためにクロスカップルインバータを設けることが好ましい。
【００２７】
図３は、位相選択回路６Ａ，６Ｂ及び位相混合回路７Ａ，７Ｂを構成するインバータの一例を示す図である。図３に示すように、例えばインバータ１０は、ゲート端子、ソース端子及びドレイン端子を各々有する第１及び第２ＰＭＯＳトランジスタ３０，３１及び第１及び第２ＮＭＯＳトランジスタ３２，３３を含んで構成されている。第１ＰＭＯＳトランジスタ３０及び第２ＮＭＯＳトランジスタ３２のそれぞれのゲート端子は、差動信号線Ｌｄ１に接続されており、入力端子となっている。第２ＰＭＯＳトランジスタ３１及び第１ＮＭＯＳトランジスタ３３のそれぞれのゲート端子は、信号線Ｌｓ２に接続されており、入力端子となっている。第２ＰＭＯＳトランジスタ３１及び第１ＰＭＯＳトランジスタ３２のそれぞれのドレイン端子は、バッファ１２に接続されており、出力端子となっている。
【００２８】
第１ＰＭＯＳトランジスタ３０のソース端子には、基準電位が入力される。第１ＰＭＯＳトランジスタ３０のドレイン端子は、第２ＰＭＯＳトランジスタ３１のソース端子に接続されている。第２ＮＭＯＳトランジスタ３３のソース端子は、グランドに接続されている。第１ＮＭＯＳトランジスタ３２のソース端子は、第２ＮＭＯＳトランジスタ３３のドレイン端子に接続されている。
【００２９】
続いて、多相クロック生成部５ａにおけるクロック信号の入出力について説明する。図４は、多相クロック生成部５ａにおけるクロック信号の入出力を示すタイムチャートである。同図に示すように、多相クロック生成部５ａの位相選択部６ａでは、信号制御部３から出力された選択指示信号ＳＥＬ０の信号に従って、クロック信号Ａ１ＣＬＫｐ／ｎとしてクロック信号Ａ０ＣＬＫｐ／ｎ又はクロック信号Ｂ０ＣＬＫｐ／ｎのいずれかが選択される。一方、多相クロック生成部５ａの位相混合部７ａでは、クロック信号Ａ０ＣＬＫｐ／ｎ及びクロック信号Ｂ０ＣＬＫｐ／ｎを混合したクロック信号Ｂ１ＣＬＫｐ／ｎが出力される。
【００３０】
ここで、クロック信号Ａ０ＣＬＫｐ／ｎの位相をａ０、クロック信号Ｂ０ＣＬＫｐ／ｎの位相をｂ０とし、選択指示信号ＳＥＬ０の選択をｓ０（＝０又は１）とすると、出力クロック信号の位相は以下の式（１）〜（４）で表される。
ａ［１］＝（１−ｓ０）×ａ［０］＋ｓ０×ｂ［０］  …（１）
ｂ［１］＝０，５×ａ［０］＋０，５×ｂ［０］  …（２）
同様に、
ａ［ｋ］＝（１−ｓ［ｋ−１］）×ａ［ｋ−１］＋ｓ［ｋ−１］×ｂ［ｋ−１］  …（３）
ｂ［ｋ］＝０，５×ａ［ｋ−１］＋０，５×ｂ［ｋ−１］  …（４）
以上の式（１）〜（４）に示されるように、多相クロック生成部５ａでは、１／２［ｋ−１］の精度で位相を選択して出力している。
【００３１】
多相クロック生成部５ｂ，５ｃ（第ｋ−１多相クロック生成部、第ｋ多相クロック生成部：ｋはＫ以下の整数）は、上記多相クロック生成部５ａと同様の構成を有している。すなわち、多相クロック生成部５ｂは、位相選択部６ｂ（第ｋ−１位相選択部）及び位相混合部７ｂ（第ｋ−１位相混合部）を有し、多相クロック生成部５ａから出力されたクロック信号Ａ１ＣＬＫｐ／ｎ及びクロック信号Ｂ１ＣＬＫｐ／ｎを入力し、クロック信号Ａ２ＣＬＫｐ／ｎ，Ｂ２ＣＬＫｐ／ｎを多相クロック生成部５ｃに出力する。また、多相クロック生成部５ｃは、位相選択部６ｃ（第ｋ位相選択部）及び位相混合部７ｃ（第ｋ位相混合部）を有し、多相クロック生成部５ｂから出力されたクロック信号Ａ２ＣＬＫｐ／ｎ及びクロック信号Ｂ２ＣＬＫｐ／ｎを入力し、クロック信号Ａ３ＣＬＫｐ／ｎ及びクロック信号Ｂ３ＣＬＫｐ／ｎを位相選択部６ｄに出力する。
【００３２】
位相選択部６ｄは、多相クロック生成部５ｃから出力されたクロック信号Ａ３ＣＬＫｐ／ｎ及びクロック信号Ｂ３ＣＬＫｐ／ｎを入力すると共に、信号制御部３から出力された選択指示信号ＳＥＬ３を入力し、入力した２つのクロック信号Ａ３ＣＬＫｐ／ｎ及びクロック信号Ｂ３ＣＬＫｐ／ｎのうちの何れか一方を選択する。位相選択部６ｄは、選択したクロック信号を出力する。
【００３３】
以上説明したように、多相クロック生成装置１では、基準となる８相のクロック信号ＣＫ１〜ＣＫ８のうち選択回路４にて２つが選択され、この選択された２つのクロック信号のうち多相クロック生成部５ａ〜５ｃにて何れか一つを選択されると共に、選択された２つのクロック信号の中間位相を有するクロック信号が生成されて出力され、この出力されたクロック信号の何れか一つのクロック信号が位相選択部６ｄにて選択されることで所定の位相の出力クロック信号が生成されている。このように、基準となるクロック信号ＣＫ１〜ＣＫ８のうち２つを選択回路４にて選択して出力し、この選択された２つのクロック信号の中間位相を有するクロック信号を多相クロック生成回路５（多相クロック生成部５ａ〜５ｃ）で生成しているため、簡易な構成で多相の出力クロック信号を生成することができる。そのため、多段的に並列に位相混合器を接続する従来の構成に比べて、回路の規模の増大を抑制できる。
【００３４】
さらに、位相選択部６ａ〜６ｃ及び位相混合部７ａ〜７ｃからなる多相クロック生成部５ａ〜５ｃが直列に接続されているため、２Ｋ（Ｋは多相クロック生成部の接続数）に比例する位相分解能で多相の出力クロック信号を生成することができる。また、位相選択部６ａ〜６ｄ及び位相混合部７ａ〜７ｃを直列に接続しているため、回路規模の縮小を図ることができる。その結果、多相クロック生成装置１の小型化を図ることができる。
【００３５】
また、位相選択部６ｄは、位相選択部６ｃから出力されたクロック信号と、位相混合部７ｃから出力されたクロック信号とを入力し、位相選択部６ｃ及び位相混合部７ｃから出力されたクロック信号のいずれか一方を選択して出力するので、所望する出力クロック信号を好適に生成することができる。
【００３６】
本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、多相クロック生成部５ａ〜５ｃの３つを接続して多相クロック生成回路５を構成しているが、多相クロック生成部の接続数は、所望する位相分解能に応じて適宜変更できる。
【００３７】
また、上記実施形態では、差動信号線Ｌｄ１〜Ｌｄ２によって多相クロック生成部５ａ〜５ｃ等を接続しているが、信号線は差動信号線Ｌｄ１〜Ｌｄ２に限定されず、例えば物理的に１本の線であってもよい。
【符号の説明】
【００３８】
１…多相クロック生成装置、２…基準クロック生成回路、４…選択回路、５…多相クロック生成回路、５ａ〜５ｃ…多相クロック生成部、６ａ〜６ｃ…位相選択部、６ｄ…位相選択部（位相選択回路）、７ａ〜７ｃ…位相混合部、ＣＫ１〜ＣＫ８…基準となるクロック信号、Ａ０ＣＬＫｐ／ｎ，Ｂ０ＣＬＫｐ／ｎ，Ａ１ＣＬＫｐ／ｎ，Ｂ１ＣＬＫｐ／ｎ，Ａ２ＣＬＫｐ／ｎ，Ｂ２ＣＬＫｐ／ｎ，Ａ３ＣＬＫｐ／ｎ，Ｂ３ＣＬＫｐ／ｎ…クロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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