(57)【要約】【課題】内部応力を有する膜を基板の裏面にのみ形成することにより、基板の反り量を抑制し、その際に基板の表面にダメージを与えず、裏面に対する成膜と表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにする。【解決手段】基板に薬液を塗布する薬液塗布部１０２と、基板を加熱する加熱処理部１０４と、基板の表面にレジストを塗布するレジスト塗布部１０７と、そのレジストに所定のパターンを露光する露光部１０５と、そのレジストを現像することにより所定のパターンを得る現像部１０８とを備えている。薬液塗布部１０２は、基板を浮遊した状態で、基板を回転させながら基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部１０４は、基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、裏面に応力印加膜の成膜を行うことと、表面に所定のパターンを形成する処理とを一貫して行う。【選択図】図１
2011119472.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に薬液を塗布する薬液塗布部と、
前記半導体基板を加熱する加熱処理部と、
前記半導体基板の表面にレジストを塗布するレジスト塗布部と、
塗布されたレジストに所定のパターンを露光する露光部と、
露光されたレジストを現像することにより前記所定のパターンを得る現像部とを備え、
前記薬液塗布部は、前記半導体基板を浮遊した状態で、前記半導体基板を回転させながら該半導体基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、
前記加熱処理部は、前記半導体基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、
前記半導体基板の裏面に前記応力印加膜の成膜を行うことと、前記半導体基板の表面に前記所定のパターンを形成する処理とを一貫して行うことを特徴とする半導体製造装置。
【請求項２】
前記半導体基板の反り量を測定する測定手段と、
前記測定手段により測定された前記反り量に基づいて、前記反り量を補正するために最適な薬液の塗布膜厚を逐次演算する演算手段とをさらに備えていることを特徴とする請求項１に記載の半導体製造装置。
【請求項３】
前記薬液は、ポリシラザンを含み、その粘性係数が０．５Ｐａ・ｓ以上且つ１．５Ｐａ・ｓ以下であることを特徴とする請求項１又は２に記載の半導体製造装置。
【請求項４】
前記応力印加膜はシリコン窒化膜であることを特徴とする請求項３に記載の半導体製造装置。
【請求項５】
前記熱処理手段は、前記半導体基板に窒素ガス雰囲気下又は減圧下で且つ４５０℃以上且つ５５０℃以下の熱処理を行う手段であることを特徴とする請求項４に記載の半導体製造装置。
【請求項６】
前記応力印加膜の内部応力は、−１００ＭＰａ以下であることを特徴とする請求項４に記載の半導体製造装置。
【請求項７】
前記応力印加膜の膜密度は、２．０ｇ／ｃｍ３以上であることを特徴とする請求項４に記載の半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装置に関し、特に、半導体基板の裏面に成膜する手段を備える半導体製造装置に関する。
【背景技術】
【０００２】
従来、半導体装置の高速化は、トランジスタ形状の微細化によって進められてきた。しかしながら、近年、リソグラフィ技術の進歩が止まりつつあり、微細化によってトランジスタのオン電流を向上させるのではなく、チャネルとなる反転層におけるキャリアの移動度又はゲート絶縁膜の比誘電率を増大させる技術が注目されている。
【０００３】
ＣＭＯＳ（complementary metal oxide semiconductor）デバイスに用いられるゲート絶縁膜は、一般にシリコン酸化膜であり、誘電率は３．９程度を示す。しかし、トランジスタの微細化に伴い、ゲート絶縁膜が薄膜化されると、リーク電流が増大し、高い消費電力及び待機電力を有するデバイスとなる。そこで、誘電率が４．０以上であるゲート絶縁膜を用い、実際の膜厚はシリコン酸化膜よりも厚くても、実効的な膜厚である等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）を薄膜化できるＨｉｇｈ−ｋゲート絶縁膜の開発が進んでいる。
【０００４】
しかしながら、従来のポリシリコンゲート電極とＨｉｇｈ−ｋゲート絶縁膜とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象により、Ｈｉｇｈ−ｋゲート絶縁膜とポリシリコンゲート電極との間に、空乏層容量が形成されるため、ＥＯＴが薄いＨｉｇｈ−ｋゲート絶縁膜の利点が失われる。従って、ゲート電極の空乏化を防ぐためには、Ｈｉｇｈ−ｋゲート絶縁膜と金属ゲート電極との組み合わせが必須であり、Ｈｉｇｈ−ｋゲート絶縁膜と金属ゲート電極とによる適正な閾値電圧の制御がＣＭＯＳデバイスを構築する上で重要な課題となっている。
【０００５】
このＨｉｇｈ−ｋゲート絶縁膜と金属ゲート電極との組み合わせにおける仕事関数の研究においては、チタン、タングステン、タンタル及びモリブデン並びにそれらの窒化物及び炭化物が用いられている。しかしながら、いずれも、ギガパスカル（ＧＰａ）単位の大きな内部応力を有するため、ゲートリソグラフィを行う際の半導体基板の反りを無視することはできない。
【０００６】
ゲートの長さ等を縮小するためのリソグラフィ技術は、解像度の向上に従い焦点深度が浅くなり、半導体基板の上に形成される素子による段差及び半導体基板の反りに対して新しい技術の導入が必要となっている。
【０００７】
現在主流の、微細リソグラフィ技術である液浸露光技術は、空気（ｎ＝１．０）と比較して屈折率が高い超純水（ｎ＝１．３）を半導体基板とレンズとの間に満たすことにより焦点深度を深くしている（例えば、特許文献１等を参照。）。
【０００８】
また、フォーカスモニタリングのシステムを用い、チップ毎にフォーカスを合わせることによって、半導体基板の反りによる影響を相殺している（例えば、特許文献２等を参照。）。
【０００９】
また、近年、チャネル領域に歪みを加えることにより、キャリアの移動度を増大させて、トランジスタを高速化させる技術が報告されている。
【００１０】
チャネル領域に歪みを導入するために、膜応力を持つシリコン窒化膜をコンタクトライナ膜として形成する例がある（例えば、特許文献３等を参照。）。つまり、エッチングによって層間絶縁膜にコンタクトホールを形成する際に、エッチストップ膜として形成されるライナ膜により、チャネル領域に応力を印加して歪みを加える。より具体的には、膜応力を有するシリコン窒化膜をライナ膜として用いる場合、ｎＭＯＳに対しては引っ張り応力を持つシリコン窒化膜を形成し、ｐＭＯＳに対しては圧縮応力を持つシリコン窒化膜を形成する。
【００１１】
この方法を用いてキャリアの移動度の向上をより大きくするためには、ライナ膜の膜厚を厚くすることにより、チャネル領域に印加される歪み量を大きくすればよい。また、ｎＭＯＳに用いられるシリコン窒化膜については、多くの場合、成膜後の処理によって膜収縮を生じさせることにより引っ張り応力を発生させる方法が用いられる。
【００１２】
なお、ライナ膜の膜厚を大きくする場合、ライナ膜を多層構造とすることも知られている。この場合、一層毎に膜収縮を行ってもよい。ライナ膜を多層とした構造については、例えば、特許文献４等に提示されている。
【００１３】
また、チャネル領域に効果的に歪みを与えるためには、大きな応力をもつ膜がチャネル領域に近づくほど大きな歪みを加えることができる。ディスポーザブルサイドウォール技術によって、サイドウォールを除去した後、応力を有するライナ膜を形成する方法が特許文献５等に提示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００４−２８９１２６号公報
【特許文献２】特開２００６−１９５３５３号公報
【特許文献３】特開２００３−０６００７６号公報
【特許文献４】特許第３０５０１９３号公報
【特許文献５】特開２００８−０９１５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
大きな内部応力を有する金属ゲート電極とＨｉｇｈ−ｋ絶縁膜との構造を採用する場合は、幅が３２ｎｍ以下の微細なライン状のゲートリソグラフィを、トランジスタを形成した後に歪み印加膜を形成して、半導体基板が反った状態で行わなければならない。また、ホール状のコンタクトリソグラフィを径が３００ｍｍのウェハ面内に下地活性領域及びゲート領域とずれなく形成することが求められる。
【００１６】
半導体基板の反りを解消するために、半導体基板に内部応力を有する膜を成膜する方法が考えられるが、従来の化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法とウエットエッチング法とを用いると、トランジスタ等が形成されている表面にダメージを与えるおそれがある。
【００１７】
また、トランジスタのチャネル領域に歪みを印加する場合において、トランジスタが形成された半導体基板の表面に応力を有する膜を形成するため、トランジスタ同士の距離に依存して、厚い膜を形成できず、効果的な応力をチャネル領域に印加できない。さらに、ｎＭＯＳ及びｐＭＯＳにおいて選択的に応力膜を作り分ける場合、成膜をする工程と成膜をしない工程とが必要となり、マスク費用及び工程数が膨大な量となる等により、トランジスタの能力向上に対する費用対効果が薄れることとなる。
【００１８】
本発明は、前記従来の問題に鑑み、その目的は、内部応力を有する膜を半導体基板の裏面にのみ形成することにより、半導体基板の反り量を抑制し、その際に半導体基板の表面にダメージを与えず、半導体基板の裏面に対する成膜と半導体基板の表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにすることにある。
【００１９】
さらに、チャネル領域に対する歪みの印加工程において、トランジスタの密集度が向上し、半導体基板の表面に厚い応力印加膜を形成できなくなった場合、トランジスタが形成されていない裏面に厚い応力印加膜を形成し、トランジスタの駆動能力を向上させることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明は、半導体製造装置を半導体基板の裏面にのみ薬液を塗布する手段を有する構成とする。
【００２１】
具体的に、本発明に係る半導体製造装置は、半導体基板に薬液を塗布する薬液塗布部と、半導体基板を加熱する加熱処理部と、半導体基板の表面にレジストを塗布するレジスト塗布部と、塗布されたレジストに所定のパターンを露光する露光部と、露光されたレジストを現像することにより所定のパターンを得る現像部とを備え、薬液塗布部は、半導体基板を浮遊した状態で、半導体基板を回転させながら半導体基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部は、半導体基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、半導体基板の裏面に応力印加膜の成膜を行うことと、半導体基板の表面に所定のパターンを形成する処理とを一貫して行うことを特徴とする。
【００２２】
本発明に係る半導体製造装置によると、半導体基板の表面を汚染させず、半導体基板の裏面の全面に内部応力を有する膜の成膜を行うため、半導体基板の反りを抑制することができるので、リソグラフィ工程における重ね合わせの向上及びパターン形成不良の低減ができる。
【００２３】
本発明に係る半導体製造装置は、半導体基板の反り量を測定する測定手段と、測定手段により測定された反り量に基づいて、反り量を補正するために最適な薬液の塗布膜厚を逐次演算する演算手段とをさらに備えていることが好ましい。
【００２４】
このようにすると、半導体基板の反り量に応じて半導体基板に成膜する膜の膜厚を決定できるため、一定に反り量を制御することができる。
【００２５】
本発明に係る半導体製造装置において、薬液は、ポリシラザンを含み、その粘性係数が０．５Ｐａ・ｓ以上且つ１．５Ｐａ・ｓ以下であることが好ましい。
【００２６】
この場合、応力印加膜はシリコン窒化膜であることが好ましい。
【００２７】
さらに、この場合、熱処理手段は、前記半導体基板に窒素ガス雰囲気下又は減圧下で且つ４５０℃以上且つ５５０℃以下の熱処理を行う手段であることが好ましい。
【００２８】
また、この場合、応力印加膜の内部応力は、−１００ＭＰａ以下であることが好ましい。
【００２９】
また、この場合、応力印加膜の膜密度は、２．０ｇ／ｃｍ３以上であることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体製造装置によると、半導体基板の表面のパターン形成と半導体基板の裏面に対する内部応力を有する膜の成膜とを一貫して行うことができ、半導体基板の表面を汚染させることなく半導体基板の反りを抑制できるため、リソグラフィ工程における重ね合わせ精度の向上及びパターン形成不良の低減が可能となる。また、トランジスタのチャネル領域に応力を印加できるため、トランジスタの性能を向上することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体製造装置の構成を示す模式図である。
【図２】ポリシラザン溶液の塗布膜厚と塗布時の半導体基板の回転速度との関係を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体製造装置を用いて半導体装置を製造する方法の工程を示す図である。
【図４】ポリシラザンから窒化シリコンが形成される反応式を示す図である。
【図５】半導体基板の反り量と、ゲートと活性領域との重ね合わせ精度との関係を示すグラフである。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体製造装置を用いて半導体装置を製造する方法を工程順に示す断面図である。
【図７】ポリシラザンの内部応力において、アニール雰囲気とアニール温度との関係を示すグラフである。
【図８】本発明の第２の実施形態に係る半導体製造装置を用いて、半導体基板の裏面にシリコン窒化膜を形成した場合のｎ型トランジスタの駆動電流の大きさを示すグラフである。
【発明を実施するための形態】
【００３２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体製造装置について図１及び図２を参照しながら説明する。
【００３３】
図１に示すように、本発明の第１の実施形態に係る半導体製造装置は、反り量測定器１０１、ポリシラザン塗布チャンバ１０２、ホットプレート１０３、アニールチャンバ１０４、露光部１０５、チルプレート１０６、レジスト塗布モジュール１０７及びデベロッパ１０８を備えている。
【００３４】
反り量測定器１０１において、例えばレーザの反射及びレンズのフォーカス位置を利用して半導体基板の反り量が測定される。測定した反り量に基づいて、予め評価されたポリシラザンの塗布膜厚と反り量の補正とのデータから測定した反り量を所定の量に補正するために最適なポリシラザンの塗布膜厚を逐次演算する。
【００３５】
ポリシラザン塗布チャンバ１０２において、半導体基板を回転させながら半導体基板の裏面にポリシラザンの塗布が行われる。ここで、ポリシラザンは、パーヒドロポリシラザンを用いることが好ましく、これを用いると４００℃〜８００℃程度の温度でシリコン窒化膜の形成が可能である。ただし、他のシラザン重合体を用いてもよい。半導体基板の裏面にポリシラザンを塗布するには、半導体基板を反転して、その表面を保持する必要があるため、例えばベルヌーイチャックを用いて半導体基板の表面を浮遊して保持する。また、ポリシラザンを塗布する際に、半導体基板の回転速度を制御することによりポリシラザンの塗布膜厚を制御できる。この詳細は後に説明する。
【００３６】
ホットプレート１０３において、所定の膜厚のポリシラザンを塗布した半導体基板に対し、高温によるベーク処理が行われる。これにより、塗布液中に含まれる溶媒等を揮発させる。ベーク温度は１５０℃〜２５０℃の間であることが望ましい。
【００３７】
アニールチャンバ１０４において、前記の処理を受けた半導体基板に対し、減圧下におけるアニール処理が行われる。アニールチャンバ１０４は枚葉式又はバッチ式であり、窒素ガス雰囲気中又はガスを流さない減圧下で且つ４００℃〜８００℃のアニール処理をすることが好ましい。このアニール処理により半導体基板の裏面にのみシリコン窒化膜が形成されるため、半導体基板の反りが解消又は抑制される。また、形成されたシリコン窒化膜により、後に行われる配線工程における半導体基板の裏面からの金属汚染を防止することも可能となる。この場合、形成されるシリコン窒化膜の膜密度は２．０ｇ／ｃｍ３以上であることが好ましい。
【００３８】
レジスト塗布モジュール１０７によりレジストの塗布が行われた半導体基板に対し、露光部１０５において露光処理が行われる。半導体基板の裏面に形成されたシリコン窒化膜により半導体基板の反りは解消又は抑制されているため、パターン形成不良及び重ね合わせのずれの発生がより抑制される。なお、レジストの塗布前には半導体基板の表面とレジストとの濡れ性を向上させるために、ヘキサメチルジシラザン（Hexa Methyl Disilazane：ＨＭＤＳ）を塗布してもよい。
【００３９】
チルプレート１０６において、露光部１０５による露光後に半導体基板の冷却が行われる。また、チルプレート１０６において、レジストの塗布から露光までの間に半導体の冷却が行われてもよい。
【００４０】
デベロッパ１０８において、現像が行われる。
【００４１】
このような、反り量測定器１０１からデベロッパ１０８までによる一連の測定、半導体基板の裏面におけるシリコン窒化膜の形成及び露光処理を行うことにより、高精度のパターン形成及び高い処理能力による処理が可能となる。
【００４２】
ここで、ポリシラザンの塗布膜厚の制御について説明する。ポリシラザンの塗布時における半導体基板の回転により、ポリシラザン溶液は遠心力を受けて半導体基板の外周から飛散する。しかしながら、ポリシラザン溶液と半導体基板の表面との間には、粘性と表面張力との働きにより微量のポリシラザン溶液が残る。塗布及び回転を止めると残留したポリシラザン溶液は表面張力により半導体基板の表面におよそ均一に再形成される。これにより半導体基板の表面にはポリシラザン溶液の薄い膜が形成されることとなる。
【００４３】
図２に示すように、半導体基板の回転速度を大きくすることにより遠心力は強くなり、半導体基板の外周から飛散せずに残留するポリシラザン溶液の量は減少するため、結果的にポリシラザン溶液から形成される膜の膜厚は薄くなる。すなわち、回転速度を制御することによりポリシラザンの膜厚を制御することが可能となる。
【００４４】
次に、本発明の第１の実施形態に係る半導体製造装置を用いて半導体装置を製造する方法について図３〜図５を参照しながら説明する。
【００４５】
図３に示すように、まず、反り量測定器１０１により、半導体基板の反り量を測定する。反り量の測定結果及び事前に評価したポリシラザンの塗布膜厚と反り量補正とのデータから、反り量を所定の量に補正するのに最適なポリシラザンの膜厚を演算する。
【００４６】
次に、ポリシラザン塗布チャンバ１０２により、半導体基板の裏面にポリシラザンを塗布する。ここで、成膜は塗布後の半導体基板の回転速度を制御することにより、演算された最適ポリシラザンの塗布膜厚が形成されるようにする。
【００４７】
塗布するポリシラザンは、液体状で半導体基板の裏面に塗布できるように、溶媒に含まれている。溶媒は主に有機成分からなり、ポリシラザンをシリコン窒化膜に変換する際に不純物としてふるまう。このため、塗布によりポリシラザンを均一に塗布した後には、ベークにより溶媒を揮発させる必要がある。
【００４８】
溶媒としては沸点が低い有機溶媒及びデュポン（Ｄｕ Ｐｏｎｔ）社によって開発されたＤＢＥ（登録商標）を用いることが望ましい。半導体基板の裏面に均一な膜厚のポリシラザンを塗布するために、ポリシラザンを溶解した薬液の粘性係数は０．５Ｐａ・ｓ以上且つ１．５Ｐａ・ｓ以下であることが望ましい。また、後のベークにより溶媒を除去できるように、溶媒の沸点は３００℃以下であることが望ましい。
【００４９】
ポリシラザンの塗布は枚葉式のスピンコータを用いて行う。従来は、半導体基板の裏面へのシリコン窒化膜の成膜にバッチ式又は枚葉式の化学気相成長（ＣＶＤ）装置を用いている。しかしながら、バッチ式のＣＶＤ装置ではバッチ炉内の位置によって温度及びガス密度のばらつきがあり、これに起因するシリコン窒化膜の膜厚のばらつきが生じ、十分な膜厚制御が難しくなっている。また、枚葉式のＣＶＤ装置ではスループットが不足してしまう。
【００５０】
次に、ホットプレート１０３を用いて、半導体基板に対して、例えば１５０℃〜２００℃のベークを行うことにより、塗布されたポリシラザンの溶媒を除去する。この処理の前と比較してポリシラザンの膜厚は、溶媒が除去され、さらに熱による高密度化により薄くなる。半導体基板の反り量を補正するために最も重要なのはストレスと膜厚との積であり、膜厚は重要なパラメータとなる。このため、ポリシラザンの塗布及びベークにより膜厚を最適化する必要がある。
【００５１】
次に、アニールチャンバ１０４により、半導体基板に対してアニール処理を行う。図４は、左辺にポリシラザンを示し、右辺に窒化シリコンを示す反応式である。図４に示すように、ポリシラザンは、（−ＳｉＨ２ＮＨ−）を基本骨格とする重合体である。ポリシラザンに対して、窒素雰囲気下又は減圧下で４００℃〜８００℃の高温によるアニール処理がなされることにより水素が離脱して、シリコン窒化膜が得られる。
【００５２】
次に、半導体基板の表面に、パターン形成のための露光を行う。まず、半導体基板の表面とレジストとの濡れ性を向上させるためにＨＭＤＳを塗布する。次に、レジスト塗布モジュール１０７により、半導体基板の表面にレジストを塗布する。ここで、レジストは単層でも多層でもよい。レジストを塗布した後、露光部１０５により露光を行うが、露光前にホットプレート１０３による加熱及びチルプレート１０６による冷却を行ってもよい。露光後にはデベロッパ１０８により現像を行い、パターン形成のマスクが形成される。
【００５３】
図５は、半導体基板の反り量と、ゲートと活性領域との重ね合わせ精度との関係を示し、半導体基板の反り量において、０以上は上方に凸形状となる反りを示し、０以下は上方に凹形状となる反りを示している。図５に示すように、半導体基板の反りが凸形状の場合、重ねあわせ精度が悪く、半導体基板の反り量が０となると、重ねあわせ精度が最も良くなる。また、半導体基板の反りが凹形状となるに従って、重ねあわせ精度が悪化することが予想されるが、図５では、凹形状において３０μｍまでの反り量しか得られず、重ね合わせ精度の悪化は観察されなかった。
【００５４】
本発明の第１の実施形態に係る半導体製造装置によると、半導体基板の反り量の測定から半導体基板の裏面における測定結果に基づく膜厚の膜の形成まで及び半導体基板の表面のパターン形成を一貫して行うことができ、表面を汚染させることなく半導体基板の反り量を制御することにより、リソグラフィの重ね合わせ精度を向上させることができる。また、半導体基板の裏面にシリコン窒化膜を形成することにより、配線工程における半導体基板の裏面からの金属汚染を防止することができる。
【００５５】
なお、今回の結果は、最も精度が要求されるトランジスタゲートと活性領域との重ね合わせ精度の結果を示したが、コンタクトホールの形成工程及び配線工程のリソグラフィでも、同様の結果が得られる。
【００５６】
（第２の実施形態）
ＭＩＳ（Metal Insulator Semiconductor）構造及びＭＩＰＳ（Metal  Inserted Polysilicon Stack）構造のトランジスタにおいては、トランジスタ能力の向上のために歪み印加技術が利用されている。これは、半導体基板に応力歪みを与えることによりキャリアの移動度を向上させる技術である。例えば、主面の面方位が（１００）面であるシリコンからなる半導体基板の上に形成されたｎ型トランジスタに対して、ゲート長方向に引っ張り応力による歪みを与えることにより電子の移動度が向上して、トランジスタの駆動力が増大する。この時、ｐ型トランジスタ側にも引っ張り応力による歪みが印加されるが、面方位が（１００）の半導体基板を用いると、歪みがシリコン格子の方位にキャンセルされるため、正孔の移動度を劣化させることなく、維持することが可能である。他に、引っ張り応力及び圧縮応力による歪みをトランジスタに対して付与する方法として、トランジスタを形成する活性領域におけるチャネル領域に応力歪みを記憶させる、いわゆるストレスメモライゼーション技術（Stress Memorization Technique：ＳＭＴ）法と呼ばれる方法がある。
【００５７】
この方法では、ゲート及びソース／ドレイン領域の上にシリコン窒化膜又はシリコン酸化膜を成膜し、ソース／ドレイン領域の活性化アニールを行った後に膜を除去する。シリコン窒化膜等の応力により半導体基板のシリコン格子が歪んだ状態で、熱処理を行うことによって、歪んだ状態で格子が安定する。トランジスタの上に成膜されたシリコン窒化膜又はシリコン酸化膜を除去してもこのシリコン格子の歪み状態は保存されることとなる。電子の移動度は、格子の原子間距離によって決まるため、後工程まで膜応力の効果が残留し、応力が記憶されることとなる。本実施形態は、ＳＭＴ法のように、半導体基板の表面の上にシリコン窒化膜を形成するのではなく、裏面側に形成して、トランジスタに歪みが印加又は記憶される半導体装置の製造方法である。
【００５８】
以下、本発明の第２の実施形態に係る半導体製造装置を用いて半導体装置を製造する方法について、図６〜図８を参照しながら説明する。
【００５９】
まず、図６（ａ）に示すように、シャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法を用いて、主面の面方位が（１００）面である半導体基板２０１に素子分離領域２０２を形成する。これにより、ｎ型トランジスタ領域Ａとｐ型トランジスタ領域Ｂとを区画し、公知技術によりｎ型トランジスタ及びｐ型トランジスタをそれぞれ形成する。すなわち、ｎ型トランジスタ領域Ａにおいて、半導体基板２０１に、第１の活性領域２０３ａ及びｐ型ウェル２０４ａを形成し、第１の活性領域２０３ａの上に第１のゲート絶縁膜２０５ａ及びｎ型ゲート電極２０６ａを順次形成する。これと共に、ｐ型トランジスタ領域Ｂにおいて、半導体基板２０１に第２の活性領域２０３ｂ及びｎ型ウェル２０４ｂを形成し、第２の活性領域２０３ｂの上に第２のゲート絶縁膜２０５ｂ及びｐ型ゲート電極２０６ｂを順次形成する。次に、ｎ型ゲート電極２０６ａの側面上に第１の側壁膜２０７ａを形成すると共に、ｐ型ゲート電極２０６ｂの側面上に第２の側壁膜２０７ｂを形成する。例えば、第１のゲート絶縁膜２０５ａ及び第２のゲート絶縁膜２０５ｂは、シリコン酸化膜又はシリコン酸窒化膜であり、ｎ型ゲート電極２０６ａ及びｐ型ゲート電極２０６ｂは、ポリシリコン膜であり、第１の側壁膜２０７ａ及び第２の側壁膜２０７ｂは、シリコン酸化膜である。その後、第１の活性領域２０３ａには、ｎ型ゲート電極２０６ａ及び第１の側壁膜２０７ａをマスクとして、ｎ型不純物を注入することによりｎ型エクステンション領域２０８ａを形成する。また、第２の活性領域２０３ｂには、ｐ型ゲート電極２０６ｂ及び第２の側壁膜２０７ｂをマスクとしてｐ型不純物を注入することによりｐ型エクステンション領域２０８ｂを形成する。
【００６０】
次に、第１の側壁膜２０７ａの側面上に第１のサイドウォール２１１ａを形成すると共に、第２の側壁膜２０７ｂの側面上に第２のサイドウォール２１１ｂを形成する。ここで、第１のサイドウォール２１１ａ及び第２のサイドウォール２１１ｂは、シリコン酸化膜であり、断面がＬ字状の第１の内側サイドウォール２０９ａ及び第２の内側サイドウォール２０９ｂと、その上にそれぞれ形成されたシリコン窒化膜からなる第１の外側サイドウォール２１０ａ及び第２の外側サイドウォール２１０ｂとからそれぞれ構成されている。
【００６１】
次に、第１の活性領域２０３ａにｎ型不純物である砒素（Ａｓ）を選択的に注入することにより、第１の活性領域２０３ａにおける第１のサイドウォール２１１ａの外側にｎ型ソース／ドレイン領域２１２ａを形成する。また、第２の活性領域２０３ｂにボロン（Ｂ）を選択的に注入することにより、第２の活性領域２０３ｂにおける第２のサイドウォール２１１ｂの外側にｐ型ソース／ドレイン領域２１２ｂを形成する。
【００６２】
次に、図６（ｂ）に示すように、半導体基板２０１に対して１０５０℃程度で１ｍｓ〜１０ｓの熱処理を行うことにより、ソース／ドレインの注入領域及びゲートのポリシリコンの注入領域を活性化する。この後、ｎ型ソース／ドレイン領域２１２ａ、ｎ型ゲート電極２０６ａ、ｐ型ソース／ドレイン領域２１２ｂ及びｐ型ゲート電極２０６ｂの各上部に金属シリサイド層２１４を形成する。
【００６３】
この後、トランジスタの表面には、引っ張り応力を持つシリコン窒化膜を形成して、トランジスタのゲート絶縁膜の下のチャネル領域に歪みを印加する。また、ｎ型トランジスタのｎ型ソース／ドレイン領域２１２ａの上には炭素比率が１％〜３％のシリコンエピタキシャル膜が形成されていてもよい。この時、トランジスタの表面のシリコン窒化膜の膜厚を厚くすれば、チャネル領域に印加できる歪み量は増大するが、微細化及び高集積化によってトランジスタ同士の距離が狭まると、膜厚を厚くすることはできず、トランジスタ同士の距離により、シリコン窒化膜の膜厚が設定される。
【００６４】
そこで、トランジスタを形成していない半導体基板２０１の裏面に、表面のシリコン窒化膜とは逆方向の圧縮応力を持つ絶縁膜を形成することにより、表面側の引っ張り応力を向上させることができる。すなわち、半導体基板２０１の裏面に、本発明に係る半導体製造装置を用いてポリシラザンを原料としたシリコン窒化膜２１３を形成する。本実施形態においては、半導体基板２０１の裏面からの圧縮応力を利用して、該半導体基板２０１の表面に対して引っ張り応力を持つ膜を形成したことに相当する効果を実現するために、第１の実施形態における半導体基板２０１の反りを解消するシリコン窒化膜の膜厚よりも厚いシリコン窒化膜を形成することが望ましい。
【００６５】
図７は、ポリシラザンを半導体基板２０１の表面に塗付した後、窒素中又は水蒸気中で熱処理した場合における各温度で形成されるシリコン窒化膜の膜応力の大きさを示している。ここで、応力は、一般（学術的）に０以上は引っ張り応力を示し、０以下は圧縮応力を示すため、図７においても、そのように示している。
【００６６】
図７に示すように、ポリシラザン膜を水蒸気中で熱処理する場合、膜応力は、熱処理の温度を上昇させると、約８５０℃程度で引っ張り応力から圧縮応力に応力値が反転する。
【００６７】
金属シリサイド層２１４は耐熱性に乏しく、ニッケルシリサイドの場合は５００℃以上の熱処理、コバルトシリサイドでは８００℃以上の熱処理をすることは難しいため、水蒸気中で熱処理して、圧縮応力膜を形成することは難しい。
【００６８】
窒素中で熱処理をした場合、５００℃程度で圧縮応力が得られ、６００℃以上では引っ張り応力を示す。そこで、ポリシラザンを半導体基板２０１の裏面に塗付した後、窒素雰囲気中で４５０℃以上且つ５５０℃以下の熱処理を加えることにより、半導体基板２０１の裏面に圧縮応力を有するシリコン窒化膜２１３を形成することができる。ここで、半導体基板２０１の表面に引っ張り応力を有する膜を形成するのに相当する効果を実現するために、半導体基板２０１の裏面に形成されるシリコン窒化膜２１３の内部応力は、−１００ＭＰａ以下であることが好ましい。半導体基板２０１の裏面には、トランジスタが形成されていないため、トランジスタが形成されている半導体基板２０１の表面のような膜厚の制限はなく、厚く形成すれば、より大きな応力を持ち、チャネル領域の歪み量も大きくなる。
【００６９】
その後、図示はしていないが、半導体基板２０１の上に層間絶縁膜を形成し、平坦化処理をした後、コンタクトプラグ及び配線等の形成し、半導体装置を完成する。
【００７０】
以上のようにして、第１の活性領域２０３ａにおけるチャネル領域にゲート長方向に引っ張り応力を向上できるｎ型ＭＩＳトランジスタと、半導体基板２０１に（１００）シリコン基板を用いることにより第２の活性領域２０３ｂにおけるチャネル領域に応力が生じていないｐ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。
【００７１】
図８は、上記の方法により、半導体基板２０１の裏面に膜厚が１５０ｎｍのシリコン窒化膜を形成した場合と、該シリコン窒化膜を形成しない場合のｎ型トランジスタのオン電流とオフ電流との関係を示している。図８に示すように、例えば、オフ電流１０００ｐＡ／μｍにおいて比較すると、８２０μＡ／μｍから９００μＡ／μｍに駆動能力が９．７％向上している。
【００７２】
このように、本発明の第２の実施形態に係る半導体製造装置によると、半導体基板の表面にダメージを与えることなく、チャネル領域により大きな歪みを印加することが可能となるため、トランジスタの性能を向上することができる。
【産業上の利用可能性】
【００７３】
本発明に係る半導体製造装置は、リソグラフィ工程における重ね合わせの向上及びパターン形成不良の低減ができ、特に、半導体基板の裏面に成膜する手段を備える半導体製造装置等に有用である。
【符号の説明】
【００７４】
１０１  反り量測定器
１０２  ポリシラザン塗布チャンバ（薬液塗布部）
１０３  ホットプレート
１０４  アニールチャンバ（加熱処理部）
１０５  露光部
１０６  チルプレート
１０７  レジスト塗布モジュール（レジスト塗布部）
１０８  デベロッパ（現像部）
２０１  半導体基板
２０２  素子分離領域
２０３ａ  第１の活性領域
２０３ｂ  第２の活性領域
２０４ａ  ｐ型ウェル
２０４ｂ  ｎ型ウェル
２０５ａ  第１のゲート絶縁膜
２０５ｂ  第２のゲート絶縁膜
２０６ａ  ｎ型ゲート電極
２０６ｂ  ｐ型ゲート電極
２０７ａ  第１の側壁膜
２０７ｂ  第２の側壁膜
２０８ａ  ｎ型エクステンション領域
２０８ｂ  ｐ型エクステンション領域
２０９ａ  第１の内側サイドウォール
２０９ｂ  第２の内側サイドウォール
２１０ａ  第１の外側サイドウォール
２１０ｂ  第２の外側サイドウォール
２１１ａ  第１のサイドウォール
２１１ｂ  第２のサイドウォール
２１２ａ  ｎ型ソース／ドレイン領域
２１２ｂ  ｐ型ソース／ドレイン領域
２１３  シリコン窒化膜
２１４  金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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