(57)【要約】【課題】寄生容量（浮遊容量）の影響を抑制し、制御信号の電圧変動を抑えることで、リファレンスリークや妨害スプリアスを少なくすることが可能なチャージポンプ回路を提供する。【解決手段】本実施形態のチャージポンプ回路は、セレクタ手段ＳＥＬ１は、主定電流源Ｉ１＿ｍａｉｎと主定電流源Ｉ２＿ｍａｉｎまたは副電流源Ｉ２＿ｓｕｂとを接続させ、かつ、主定電流源Ｉ２＿ｍａｉｎと主定電流源Ｉ１＿ｍａｉｎまたは副電流源Ｉ１＿ｓｕｂとを接続させるよう接続状態を選択し、主定電流源Ｉ１＿ｍａｉｎ及びＩ２＿ｍａｉｎを常時他の電流源と接続させる。【選択図】図４
2011097259.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて出力端子に接続された電気回路に電荷を充放電させるチャージポンプ回路であって、
一定の電流値の電流を流出し、前記電気回路に電荷を充電させる第１主定電流源と、
一定の電流値の電流が流入し、前記電気回路から電荷を放電させる第２主定電流源と、
電流を流出させる第１副電流源と、
電流を流入させる第２副電流源と、
前記４つの電流源同士の接続を選択するセレクタ手段と、を備え、
前記セレクタ手段は、
前記入力信号に応じて、前記第１主定電流源と前記第２主定電流源、または、前記第１主定電流源と前記第２副電流源を接続し、かつ、前記入力信号に応じて、前記第２主定電流源と前記第１主定電流源、または、前記第２主定電流源と前記第１副電流源とを接続し、前記第１主定電流源及び前記第２主定電流源を常時他の電流源と接続させることを特徴とするチャージポンプ回路。
【請求項２】
前記入力信号は、上昇指示（アップ）信号と下降指示（ダウン）信号とで構成し、
前記セレクタ手段は、
前記第１主定電流源による前記電気回路への充電のオン／オフ、及び、前記第２副電流源によって定められる電流のオン／オフを、前記上昇指示（アップ）信号によって切り替える第１スイッチ回路と、
前記第２主定電流源による前記電気回路からの放電のオン／オフ、及び、前記第１副電流源によって定められる電流のオン／オフを、前記下降指示（ダウン）信号によって切り替える第２スイッチ回路と、を含むことを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記入力信号は、上昇指示（アップ）信号と下降指示（ダウン）信号とで構成し、
前記セレクタ手段は、
前記第１主定電流源による前記電気回路への充電のオン／オフ、及び、前記第１副電流源によって定められる電流のオン／オフを、前記上昇指示（アップ）信号によって切り替える第１スイッチ回路と、
前記第２主定電流源による前記電気回路からの放電のオン／オフ、及び、前記第２副電流源によって定められる電流のオン／オフを、前記下降指示（ダウン）信号によって切り替える第２スイッチ回路と、を含むことを特徴とする請求項１記載のチャージポンプ回路。
【請求項４】
前記第１主定電流源と前記第２主定電流源と前記第１副電流源と前記第２副電流源とは、ＣＭＯＳトランジスタで構成することを特徴とする請求項１から３の何れか１項に記載のチャージポンプ回路。
【請求項５】
前記第１副電流源及び前記第２副電流源の電流値が可変であることを特徴とする請求項１から３の何れか１項に記載のチャージポンプ回路。
【請求項６】
前記第１主定電流源と前記第２副電流源とが接続されている場合と、
前記第２主定電流源と前記第１副電流源とが接続されている場合と、における各定電流源間の経路上に、負荷が接続されていることを特徴とする請求項１から３の何れか１項に記載のチャージポンプ回路。
【請求項７】
前記第１スイッチ回路及び前記第２スイッチ回路は、ＣＭＯＳトランジスタで構成することを特徴とする請求項２または３記載のチャージポンプ回路。
【請求項８】
前記第１スイッチ回路及び前記第２スイッチ回路は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた相補型スイッチであることを特徴とする請求項７記載のチャージポンプ回路。
【請求項９】
請求項１から８の何れか１項に記載のチャージポンプ回路を有することを特徴とするＰＬＬ回路。
【請求項１０】
請求項９記載のＰＬＬ回路を有することを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路、ＰＬＬ回路及び電子回路装置に関する。
【背景技術】
【０００２】
一般的な位相同期（ＰＬＬ）回路は、コンデンサを含むループフィルタ（ＬＦ）と、電圧制御発振器（ＶＣＯ）と、分周器と、位相周波数検出器（ＰＦＤ）と、チャージポンプ回路（ＣＰ）と、を有して構成している。
【０００３】
ループフィルタは、ローパスフィルタとして動作し、コンデンサの端子間電圧を制御電圧として生成する。電圧制御発振器は、制御電圧に応答して、出力周波数をもつ出力信号を発生する。分周器は、出力信号を分周比に基づいて分周し、分周信号を生成する。位相周波数検出器は、入力周波数をもつ入力信号（参照信号）と分周信号とを受け付け、その入力信号と分周信号との間の位相周波数差を検出し、この位相周波数差を示すパルス状の上昇指示信号及び下降指示信号を生成する。チャージポンプ回路は、上昇指示信号に応答して、ループフィルタへ制御電流を流出し、コンデンサに電荷を充電する。また、チャージポンプ回路は、下降指示信号に応答して、ループフィルタから制御電流を流入し、コンデンサに蓄えられた電荷を放電する。
【０００４】
一般的なチャージポンプ回路の構成例を図１に示す。図１に示すチャージポンプ回路は、上昇指示信号ＵＰを入力する第１の入力端子と、下降指示信号ＤＮを入力する第２の入力端子と、制御電流Ｉｐ'をループフィルタ（図示せず）に対して流出／流入する出力端子ＣＰＯＵＴと、電源端子Ｖｄｄと、接地端子Ｖｓｓと、を有して構成する。上昇指示信号ＵＰは、アクティブローの信号であり、下降指示信号ＤＮは、アクディブハイの信号である。
【０００５】
また、図１に示すチャージポンプ回路は、主上昇定電流源Ｉ１と、第１のトランジスタスイッチング手段として働く第１のＰチャネルＣＭＯＳトランジスタＭ１と、主下降定電流源Ｉ２と、第２のトランジスタスイッチング手段として働く第１のＮチャネルＣＭＯＳトランジスタＭ２と、を有している。
【０００６】
主上昇定電流源Ｉ１は、電源端子Ｖｄｄに接続されており、この電源端子Ｖｄｄから主上昇定電流Ｉｐ１を流す。第１のＰチャネルＣＭＯＳトランジスタＭ１は、主上昇定電流源Ｉ１と出力端子ＣＰＯＵＴとの間に接続されており、上昇指示信号ＵＰに応答して、主上昇定電流Ｉｐ１の出力端子ＣＰＯＵＴへの流出を制御している。第１のＰチャネルＣＭＯＳトランジスタＭ１において、ソースは主上昇定電流源Ｉ１に接続され、ゲートには上昇指示信号ＵＰが供給され、ドレインは出力端子ＣＰＯＵＴに接続されている。
【０００７】
主下降定電流源Ｉ２は、接地端子Ｖｓｓに接続されており、この接地端子Ｖｓｓへ主下降定電流Ｉｐ２を流す。第１のＮチャネルＣＭＯＳトランジスタＭ２は、主下降定電流源Ｉ２と出力端子ＣＰＯＵＴとの間に接続されており、下降指示信号ＤＮに応答して、主下降定電流Ｉｐ２の出力端子ＣＰＯＵＴからの流入を制御している。第１のＮチャネルＣＭＯＳトランジスタＭ２において、ソースは下降定電流源Ｉ２に接続され、ゲートには下降指示信号ＤＮが供給され、ドレインは出力端子ＣＰＯＵＴに接続されている。
【０００８】
図１に示すチャージポンプ回路は、第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２のオン／オフ動作によって、主上昇定電流Ｉｐ１の流出及び主下降定電流Ｉｐ２の流入を制御し、ループフィルタ（図示せず）に対して主制御電流Ｉｐ'の流出／流入を行っている。換言すれば、チャージポンプ回路は、位相周波数検出器（図示せず）から供給される上昇指示信号ＵＰ及び下降指示信号ＤＮのパルスの幅に応じて、電荷をループフィルタ（図示せず）に送ったり、電荷をループフィルタ（図示せず）から取り出したりする動作をする。ループフィルタ（図示せず）から出力される制御電圧によって、電圧制御発振器（図示せず）から発生される出力信号の出力周波数が変化する。
【０００９】
図１に示すチャージポンプ回路は、主上昇定電流源Ｉ１と第１のＰチャネルＣＭＯＳトランジスタＭ１との第１の節点Ｎ１と、電源端子Ｖｄｄと、の間に第１の寄生容量Ｃ１が接続されている。また、主下降定電流源Ｉ２と第１のＮチャネルＣＭＯＳトランジスタＭ２との第２の節点Ｎ２と、接地端子Ｖｓｓと、の間に第２の寄生容量Ｃ２が接続されている。
【００１０】
次に、図１に示すチャージポンプ回路の動作例について説明する。
【００１１】
アクティブロー（“Ｌ“）の上昇指示信号ＵＰがチャージポンプ回路に供給されると、第１のＰチャネルＣＭＯＳトランジスタＭ１がオンし、主上昇定電流源Ｉ１は、主上昇定電流Ｉｐ１を電源端子Ｖｄｄから正極性のパルス状の主制御電流Ｉｐ'として出力端子ＣＰＯＵＴへ流出する。これと同時に、第１の寄生容量Ｃ１に蓄積されていた電荷もスパイク状の放電電流として流れる。このため、主制御電流Ｉｐ'としては、主上昇定電流Ｉｐ1に、上記放電電流が重畳された電流が流れる。
【００１２】
同様に、アクティブハイ（“Ｈ“）の下降指示信号ＤＮがチャージポンプ回路に供給されると、第１のＮチャネルＣＭＯＳトランジスタＭ２がオンし、主下降定電流源Ｉ２は、主下降定電流Ｉｐ２を負極性のパルス状の主制御電流Ｉｐ'として出力端子ＣＰＯＵＴから接地端子Ｖｓｓへ流入する。これと同時に、第２の寄生容量Ｃ２へも電荷がスパイク状の充電電流として蓄積される。このため、主制御電流Ｉｐ'としては、主下降定電流Ｉｐ２に、上記充電電流が重畳された電流が流れる。
【００１３】
このように、主制御電流Ｉｐ'としては、寄生容量に起因してスパイク状の過電流が重畳されたパルス状の電流が流れる。このスパイク状の過電流は、上昇指示信号ＵＰ及び下降指示信号ＤＮのパルス幅には無関係に常に一定の大きさをもつ。そのため、位相同期回路（図示せず）がロック状態になって、位相周波数検出器（図示せず）で検出された位相周波数差（絶対値）が小さくなっても、ループフィルタ（図示せず）の制御電圧が変動するため、位相周波数差が０の状態で一定にならず、出力周波数が変動してジッタが起こってしまう。
【００１４】
このジッタは１／（参照信号の周波数）の間隔で重畳され、この制御電圧によって制御される電圧制御発振器（図示せず）の出力信号には参照周波数分に起因するリファレンスリークが重畳されてしまう。
【００１５】
次に、制御信号の電圧変動を数式で表してみる。
【００１６】
第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２が共にオフとすると、上昇定電流源Ｉ１は、節点Ｎ１を電源電圧に充電させ、主下降定電流源Ｉ２は、節点Ｎ２を接地電圧に放電させる。この状態から第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２が共にオンすると、節点Ｎ１の電位は降下、節点Ｎ２の電位は上昇し、第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２での電圧降下が無視出来るならば、節点Ｎ１及び節点Ｎ２の電位は共に出力端子ＣＰＯＵＴの電位と等しくなる。
【００１７】
ここで、図２を用いて計算式によりその現象を説明する。図２に示すＶ１、Ｖ２、Ｖｏｕｔは、各節点Ｎ１、Ｎ２、ＣＰＯＵＴでの電位であり、Ｖｏｕｔ-Ｖｓｓ間には負荷（またはループフィルタ）として容量Ｃｏが接続されている。第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２が共にオフの状態を初期状態とし、各ＣＭＯＳトランジスタの電圧降下は無視する。Ｖｏｕｔは各ＣＭＯＳトランジスタがオンとなった際に、第１の寄生容量Ｃ１及び第２の寄生容量Ｃ２に蓄積されている電荷の移動によってＶ'ｏｕｔに変化したものとし、チャージポンプ回路が行う通常の電圧上昇／下降動作による変化ではないものとする。
【００１８】
第１のＰチャネルＣＭＯＳトランジスタＭ１のみオンする場合、電荷の移動後、Ｖ１及びＶｏｕｔは共にＶ'ｏｕｔに変化するとして、電荷の保存則に基づき等式をたてると、以下の数式１が得られる。
【００１９】
【数１】
2011097259.tif 000003
【００２０】
同様に第１のＮチャネルＣＭＯＳトランジスタＭ２のみオンする場合、また、同時に各ＣＭＯＳトランジスタがオンする場合における等式をたてるとそれぞれ以下の数式２及び数式３が得られる。
【００２１】
【数２】
2011097259.tif 000004
【００２２】
【数３】
2011097259.tif 000005
【００２３】
上述した数式１〜数式３より、ＶｏｕｔからＶ'ｏｕｔへの変動を抑えるには、各ＣＭＯＳトランジスタがオフである状態で、ＶｏｕｔとＶ１との電位差、または、ＶｏｕｔとＶ２との電位差を小さくする必要がある。この電位差がゼロであればＶｏｕｔ＝Ｖ'ｏｕｔとなり、電荷の移動がないため、過電流も発生しない。さらに、寄生容量Ｃ１及びＣ２に関してはより小さく、負荷Ｃｏに関してはより大きな値とすればＶｏｕｔの変動を抑えることが出来る。
【００２４】
しかし、設計上、寄生容量Ｃ１及びＣ２の容量値を小さくするには限度がある。主上昇定電流源Ｉ１は、例えば、２つのＰチャネルＣＭＯＳトランジスタからなるカレントミラー回路で構成されている。ここで、寄生容量（ジャンクション容量）は、ＣＭＯＳトランジスタのドレイン面積によって規定される。従って、寄生容量Ｃ１及びＣ２の容量値を小さくするには、ドレイン面積、即ち、チャネル幅Ｗを狭くすれば良い。
【００２５】
一方、ＣＭＯＳトランジスタにおける飽和領域のドレイン電流ＩＤ（ＳＡＴ）（即ち、主上昇定電流Ｉｐ１及びＩｐ２）は、この技術分野で周知のように、以下の数式４で表される。
【００２６】
【数４】
2011097259.tif 000006
【００２７】
ここで、ＶＴＨはドレイン電流ＩＤ（ＳＡＴ）が流れ始めるゲート‐ソース間電圧ＶＧＳで、しきい値電圧と呼ばれ、βは素子パラメータ（ゲイン定数）を表している。寄生容量Ｃ１及びＣ２の容量値を小さくするためにチャネル幅Ｗを狭くすると、数式４から明らかなように、ドレイン電流ＩＤ（ＳＡＴ）が小さくなってしまう。このため、一定の主上昇定電流Ｉｐ１及びＩｐ２を確保する為には、ゲート‐ソース間電圧ＶＧＳを高くしなければならない。しかし、ゲート‐ソース間電圧ＶＧＳを高くすると、飽和領域が狭くなり、その結果として、定電流源のダイナミックレンジが狭くなってしまう。さらにチャネル長変調効果の影響を受けにくくするため、チャネル長Ｌも一定の長さが必要である。定電流源を飽和動作させ、かつ一定範囲のダイナミックレンジを確保する必要があるので、寄生容量Ｃ１及びＣ２の容量値を小さくすることには限度があることが分かる。
【００２８】
このような問題を解決するために、従来、寄生容量の接続点（節点Ｎ１またはＮ２）を出力端子ＣＰＯＵＴと同一電位とすることにより、寄生容量の電荷の影響を無くすようにした技術≪Ｂｅｈｚａｄ  Ｒａｚａｖｉ，黒田忠広監訳，”アナログＣＭＯＳ集積回路の設計  応用編”，丸善株式会社,平成１５年３月３０日発行，Ｐ．６８９（図１５．４７）≫が提案されている（非特許文献１）。上記非特許文献１で紹介されている回路は、第３のトランジスタスイッチング手段として働く第２のＰチャネルＣＭＯＳトランジスタＭ３と、第４のトランジスタスイッチング手段として働く第２のＮチャネルＣＭＯＳトランジスタＭ４と、演算増幅器から構成された単一ゲイン（利得が１）のユニティゲインアンプと、を具備している。
【００２９】
しかし、上記非特許文献１の解決方法では、演算増幅器から構成されたユニティゲインアンプを使用しているため、素子数が多くなると共に、それが占めるレイアウト面積も広くコストが高くなるという欠点がある。また、演算増幅器は一定の遅延時間を持つので、動作速度が遅くなるという欠点もある。さらに、ある程度の動作速度を実現するには主上昇定電流Ｉｐ１及びＩｐ２以上の出力が必要となるので、演算増幅器の消費電力が大きくなるという欠点もある。
【００３０】
一方、≪特許第２８７７１９６号公報≫（特許文献１）では、寄生容量に蓄積された電荷をキャンセルするという、上記非特許文献１とは全く異なる着想によって、寄生容量（浮遊容量）の影響をなくすようにしたチャージポンプ回路を提供している。
【００３１】
しかし、前述のように第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２が共にオフとすると、主上昇定電流源Ｉ１は節点Ｎ１を電源電圧に充電させ、主下降定電流源Ｉ２は節点Ｎ２を接地電圧に放電させてしまう。この場合、図２においてＶ１及びＶ２とＶｏｕｔ間の電位差が最も大きい状態となり、ＶｏｕｔとＶ'ｏｕｔ間の電圧変動が顕著になってしまう。また、過電流をキャンセルするため、電流を吐き出す／引き込むとしても、そのキャンセル分の電流値を決めるのは困難である。
【００３２】
そこで簡単な方法として、上述した非特許文献１で紹介されている回路構成からユニティゲインアンプを取り除いた方法を図３に示す。
【００３３】
図３に示す構成は、第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２が共にオフとなっても、主上昇定電流源Ｉ１が節点Ｎ１（Ｖ１）を電源電圧に充電させ、主下降定電流源Ｉ２が節点Ｎ２（Ｖ２）を接地電圧に放電させてしまうことなく、節点Ｎ１（Ｖ１）及びＮ２（Ｖ２）が共に、主上昇定電流Ｉｐ１及びＩｐ２によって決まる電位になり、少なくとも、Ｖ１及びＶ２とＶｏｕｔ間の電位差が最も大きい状態ではなくなる。
【００３４】
しかし、図３の構成にしても、例えば、主上昇定電流Ｉｐ１及びＩｐ２の値にミスマッチが生じている場合には、ＰＬＬ回路がロック状態（ＣＰＯＵＴの平均電圧が一定）でも位相周波数検出毎（１／（参照信号の周波数）毎）に位相周波数差が検出され、第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２の何れかのみがオンとなる状態になる場合がある。この状態ではオフとなっている定電流源側の電圧（Ｖ１またはＶ２）が電源電圧または接地電圧となり、上述した数式１または数式２により制御電圧の変動が顕著となるため、制御電圧によって制御される電圧制御発振器（図示せず）の出力信号には参照周波数分に起因するリファレンスリークが重畳されてしまうことになる。
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明は、上記事情に鑑みてなされたものであり、寄生容量（浮遊容量）の影響を抑制し、制御信号の電圧変動を抑えることで、リファレンスリークや妨害スプリアスを少なくすることが可能なチャージポンプ回路、ＰＬＬ回路及び電子回路装置を提供することを目的とする。
【課題を解決するための手段】
【００３６】
かかる目的を達成するために、本発明は、以下の特徴を有することとする。
【００３７】
＜チャージポンプ回路＞
本発明にかかるチャージポンプ回路は、
入力信号に応じて出力端子に接続された電気回路に電荷を充放電させるチャージポンプ回路であって、
一定の電流値の電流を流出し、前記電気回路に電荷を充電させる第１主定電流源と、
一定の電流値の電流が流入し、前記電気回路から電荷を放電させる第２主定電流源と、
電流を流出させる第１副電流源と、
電流を流入させる第２副電流源と、
前記４つの電流源同士の接続を選択するセレクタ手段と、を備え、
前記セレクタ手段は、
前記入力信号に応じて、前記第１主定電流源と前記第２主定電流源、または、前記第１主定電流源と前記第２副電流源を接続し、かつ、前記入力信号に応じて、前記第２主定電流源と前記第１主定電流源、または、前記第２主定電流源と前記第１副電流源とを接続し、前記第１主定電流源及び前記第２主定電流源を常時他の電流源と接続させることを特徴とする。
【００３８】
＜ＰＬＬ回路＞
本発明にかかるＰＬＬ回路は、
上記記載のチャージポンプ回路を有することを特徴とする。
【００３９】
＜電子回路装置＞
本発明にかかる電子回路装置は、
上記記載のＰＬＬ回路を有することを特徴とする。
【発明の効果】
【００４０】
本発明によれば、寄生容量（浮遊容量）の影響を抑制し、制御信号の電圧変動を抑えることで、リファレンスリークや妨害スプリアスを少なくすることができる。
【図面の簡単な説明】
【００４１】
【図１】一般的なチャージポンプ回路の構成例を示す図である。
【図２】一般的なチャージポンプ回路の構成例を示す図である。
【図３】一般的なチャージポンプ回路の構成例を示す図である。
【図４】第１の実施形態のチャージポンプ回路の構成例を示す図である。
【図５】第２の実施形態のチャージポンプ回路の構成例を示す図である。
【図６】第３の実施形態のチャージポンプ回路の構成例を示す図である。
【図７】第６の実施形態のチャージポンプ回路の構成例を示す図である。
【図８】第８の実施形態のチャージポンプ回路の構成例を示す図である。
【発明を実施するための形態】
【００４２】
（第１の実施形態）
＜チャージポンプ回路の構成例＞
まず、図４を参照しながら、本実施形態のチャージポンプ回路の構成例について説明する。
【００４３】
本実施形態のチャージポンプ回路は、入力端子ＣＰＩＮから入力された入力信号に応じて出力端子ＣＰＯＵＴに接続された電気回路（負荷；ＬＯＡＤ１）に電荷を充放電させるチャージポンプ回路である。
【００４４】
本実施形態のチャージポンプ回路は、一定の電流値の電流を流出し、電気回路（負荷；ＬＯＡＤ１）に電荷を充電させる主定電流源Ｉ１＿ｍａｉｎと、一定の電流値の電流が流入し、電気回路（負荷；ＬＯＡＤ１）から電荷を放電させる主定電流源Ｉ２＿ｍａｉｎと、電流を流出させる副電流源Ｉ１＿ｓｕｂと、電流を流入させる副電流源Ｉ２＿ｓｕｂと、を有し、各電流源は、セレクタ手段ＳＥＬ１に接続されている。入力信号としてＣＰＩＮが入力端子に、出力信号としてＣＰＯＵＴが出力端子に接続される。さらに、本実施形態のチャージポンプ回路の出力端子ＣＰＯＵＴには電気回路となる負荷ＬＯＡＤ１が接続されている。
【００４５】
本実施形態のセレクタ手段ＳＥＬ１は、主定電流源Ｉ１＿ｍａｉｎと主定電流源Ｉ２＿ｍａｉｎ、または、主定電流源Ｉ１＿ｍａｉｎと副電流源Ｉ２＿ｓｕｂを接続させ、かつ主定電流源Ｉ２＿ｍａｉｎと主定電流源Ｉ１＿ｍａｉｎ、または、主定電流源Ｉ２＿ｍａｉｎと副電流源Ｉ１＿ｓｕｂとを接続させるよう接続状態を選択する。これにより、セレクタ手段ＳＥＬ１は、主定電流源Ｉ１＿ｍａｉｎ及びＩ２＿ｍａｉｎを常時他の電流源と接続させることになる。
【００４６】
主定電流源は、負荷ＬＯＡＤ１へ電荷を充放電するために使用されるが、充放電動作を行わない場合においては主定電流源の電流を副電流源に流すことが出来る。これにより、主定電流源の端子電位Ｖ１及びＶ２が少なくとも電源電位及び接地電位にはならないので、主定電流源が負荷ＬＯＡＤ１に対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減出来ることが数式１及び数式２より分かる。
【００４７】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、セレクタ手段ＳＥＬ１は、主定電流源Ｉ１＿ｍａｉｎと主定電流源Ｉ２＿ｍａｉｎまたは副電流源Ｉ２＿ｓｕｂとを接続させ、かつ、主定電流源Ｉ２＿ｍａｉｎと主定電流源Ｉ１＿ｍａｉｎまたは副電流源Ｉ１＿ｓｕｂとを接続させるよう接続状態を選択し、主定電流源Ｉ１＿ｍａｉｎ及びＩ２＿ｍａｉｎを常時他の電流源と接続させることにしている。主定電流源は、電気回路となる負荷ＬＯＡＤ１へ電荷を充放電するために使用されるが、充放電動作を行わない場合においては主定電流源の電流を副電流源に流すことが出来る。これにより、主定電流源の端子電位Ｖ１及びＶ２が少なくとも電源電位及び接地電位にはならないので、主定電流源が負荷ＬＯＡＤ１に対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減することが出来る。その結果、出力信号ＣＰＯＵＴ（電圧制御発振器（ＶＣＯ）制御信号）の電圧変動を抑え、ＶＣＯ発振周波数へのリファレンスリークの発生を低減することが出来る。
【００４８】
（第２の実施形態）
次に、図５を参照しながら、第２の実施形態のチャージポンプ回路の構成例について説明する。
【００４９】
第２の実施形態のチャージポンプ回路は、第１の実施形態のセレクタ手段ＳＥＬ１をＣＭＯＳトランジスタＭ１〜Ｍ４で構成し、入力信号ＣＰＩＮがＵＰ、ＵＰＢ（アップ信号）とＤＮ、ＤＮＢ（ダウン信号）とで表されている。特に、アップ信号は主定電流源Ｉ１＿ｍａｉｎの電流オン／オフに用いられ、ダウン信号は主定電流源Ｉ２＿ｍａｉｎの電流オン／オフに用いられる。
【００５０】
主定電流源は、電気回路となる負荷Ｃｏへ電荷を充放電するために使用されるが、充放電動作を行わない場合においては主定電流源の電流を副電流源に流すことが出来る。ＵＰが”ハイ”の場合にはＣＭＯＳトランジスタＭ１には電流は流れず、ＣＭＯＳトランジスタＭ３のみに流れることになるが、副電流源Ｉ２＿ｓｕｂに電流が流れる経路が与えられる。ＤＮが”ロー”の場合も同様である。これにより、主定電流源の端子電位Ｖ１及びＶ２が電源電位及び接地電位にはならずにＶ３またはＶ４の電位になるため、主定電流源が負荷Ｃｏに対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減出来ることが数式１及び数式２より分かる。
【００５１】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、第１の実施形態のセレクタ手段ＳＥＬ１をＣＭＯＳトランジスタＭ１〜Ｍ４で構成し、ＵＰが”ハイ”の場合にはＣＭＯＳトランジスタＭ１には電流は流れず、ＣＭＯＳトランジスタＭ３のみに流れることになるが、副電流源Ｉ２＿ｓｕｂに電流が流れる経路が与えられる。ＤＮが”ロー”の場合も同様である。これにより、主定電流源の端子電位Ｖ１及びＶ２が電源電位及び接地電位にはならずにＶ３またはＶ４の電位になるため、主定電流源が電気回路となる負荷Ｃｏに対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減することが出来る。その結果、出力信号ＣＰＯＵＴ（電圧制御発振器（ＶＣＯ）制御信号）の電圧変動を抑え、ＶＣＯ発振周波数へのリファレンスリークの発生を低減することが出来る。また、本実施形態のチャージポンプ回路は、アンプ等を用いず電流源及び数個のＣＭＯＳトランジスタで実現出来るので消費電力や面積等でコストを削減することが出来る。
【００５２】
（第３の実施形態）
次に、図６を参照しながら、第３の実施形態のチャージポンプ回路の構成例について説明する。
【００５３】
第３の実施形態のチャージポンプ回路は、第１の実施形態のセレクタ手段ＳＥＬ１をＣＭＯＳトランジスタＭ１〜Ｍ６で構成し、入力信号ＣＰＩＮがＵＰ、ＵＰＢ（アップ信号）とＤＮ、ＤＮＢ（ダウン信号）とで表されている。特に、アップ信号は主定電流源Ｉ１＿ｍａｉｎ及び副電流源Ｉ１＿ｓｕｂの電流オン／オフに用いられ、ダウン信号は主定電流源Ｉ２＿ｍａｉｎ及び副電流源Ｉ２＿ｓｕｂの電流オン／オフに用いられる。
【００５４】
主定電流源は、電気回路となる負荷Ｃｏへ電荷を充放電するために使用されるが、充放電動作を行わない場合においては主定電流源の電流を副電流源に流すことが出来る。ＵＰが”ハイ”の場合にはＣＭＯＳトランジスタＭ１及びＭ５には電流は流れず、ＣＭＯＳトランジスタＭ３のみに流れることになるが、接続されるＣＭＯＳトランジスタＭ４及びＭ６には差動信号であるＤＮ及びＤＮＢが与えられているため、主定電流源Ｉ２＿ｍａｉｎ及び副電流源Ｉ２＿ｓｕｂの何れかには電流が流れる経路が与えられる。ＤＮが”ロー”の場合でも同様である。これにより、主定電流源の端子電位Ｖ１及びＶ２が電源電位及び接地電位にはならずにＶ３の電位になるため、主定電流源が負荷Ｃｏに対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減出来ることが数式１及び数式２より分かる。
【００５５】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、第１の実施形態のセレクタ手段ＳＥＬ１をＣＭＯＳトランジスタＭ１〜Ｍ６で構成し、ＵＰが”ハイ”の場合にはＣＭＯＳトランジスタＭ１及びＭ５には電流は流れず、ＣＭＯＳトランジスタＭ３のみに流れ、主定電流源Ｉ２＿ｍａｉｎ及び副電流源Ｉ２＿ｓｕｂの何れかには電流が流れる経路が与えられる。ＤＮが”ロー”の場合も同様である。これにより、主定電流源の端子電位Ｖ１及びＶ２が電源電位及び接地電位にはならずにＶ３の電位になるため、主定電流源が電気回路となる負荷Ｃｏに対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動を低減することが出来る。その結果、出力信号ＣＰＯＵＴ（電圧制御発振器（ＶＣＯ）制御信号）の電圧変動を抑え、ＶＣＯ発振周波数へのリファレンスリークの発生を低減することが出来る。また、本実施形態のチャージポンプ回路は、アンプ等を用いず電流源及び数個のＣＭＯＳトランジスタで実現出来るので消費電力や面積等でコストを削減することが出来る。
【００５６】
また、第２の実施形態のチャージポンプ回路全体の電流を見てみると、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが流れる状況では電流源×２が駆動し、主定電流源Ｉ１＿ｍａｉｎまたは主定電流源Ｉ２＿ｍａｉｎが流れる状況では電流源×２が駆動し、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが流れない状況では電流源×４が駆動する。
【００５７】
一方、第３の実施形態のチャージポンプ回路は、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが流れる状況では電流源×４が駆動し、主定電流源Ｉ１＿ｍａｉｎまたは主定電流源Ｉ２＿ｍａｉｎが流れる状況では電流源×２が駆動し、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが流れない状況では電流源×２が駆動する。チャージポンプ回路がロック状態にある場合、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが共に流れる状況と共に流れない状況が交互に発生するが、一般的に主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが共に流れる期間は共に流れない期間に比べ非常に短い。そのため、第３の実施形態の方がロック状態における消費電力を低減することが出来る。
【００５８】
（第４の実施形態）
次に、第４の実施形態のチャージポンプ回路について説明する。
【００５９】
本実施形態のチャージポンプ回路は、電流源（Ｉ１＿ｍａｉｎ、Ｉ２＿ｍａｉｎ、Ｉ１＿ｓｕｂ、Ｉ２＿ｓｕｂ）をＣＭＯＳトランジスタで構成する。ＣＭＯＳトランジスタにおいて飽和動作している場合にはその出力抵抗は非常に高くなる。そのためＶ３やＶ４を決めることは困難であるが、ＰチャネルＣＭＯＳトランジスタの移動度に比べＮチャネルＣＭＯＳトランジスタの移動度が約３倍大きいため、例えば、チャネル長Ｌを共通にし、ＰチャネルＣＭＯＳトランジスタのチャネル幅Ｗを約３倍にするだけで、Ｖ３やＶ４を電源電位または接地電位に極端に近づけることなく与えることが出来る。
【００６０】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、電流源（Ｉ１＿ｍａｉｎ、Ｉ２＿ｍａｉｎ、Ｉ１＿ｓｕｂ、Ｉ２＿ｓｕｂ）をＣＭＯＳトランジスタで構成する。これにより、面積を多く消費せずに容易に電流源を実現出来る。
【００６１】
（第５の実施形態）
次に、第５の実施形態のチャージポンプ回路について説明する。
【００６２】
本実施形態のチャージポンプ回路は、副電流源（Ｉ１＿ｓｕｂ、Ｉ２＿ｓｕｂ）の電流値を可変可能な構成にする。
【００６３】
例えば、副電流源Ｉ１＿ｓｕｂ及び副電流源Ｉ２＿ｓｕｂがＣＭＯＳトランジスタである場合、そのゲート電位を調整するだけで副電流源の電流値の変更が可能である。一方でＣＭＯＳトランジスタが飽和動作しているならば、その出力抵抗は非常に高いものになるため、Ｖ３やＶ４はゲート電位の変化に伴い変動する。
【００６４】
Ｖ３及びＶ４をＣＰＯＵＴの電位と同一になるようゲート電位を調整すれば、主定電流源Ｉ１＿ｍａｉｎ及び主定電流源Ｉ２＿ｍａｉｎが負荷Ｃｏに対して電荷の充放電を開始する際の出力信号ＣＰＯＵＴの電圧変動をさらに低減出来ることが数式１及び数式２より分かる。
【００６５】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、副電流源（Ｉ１＿ｓｕｂ、Ｉ２＿ｓｕｂ）の電流値を可変可能な構成にする。これにより、電流源の電流を調整するだけで済むため、面積や設計コストの面で有利な回路を構成することが出来る。
【００６６】
（第６の実施形態）
次に、図７を参照しながら、第６の実施形態のチャージポンプ回路の構成例について説明する。
【００６７】
本実施形態のチャージポンプ回路は、図７に示すように、主定電流源Ｉ１＿ｍａｉｎと副電流源Ｉ２＿ｓｕｂとが接続されている場合と、主定電流源Ｉ２＿ｍａｉｎと副電流源Ｉ１＿ｓｕｂとが接続されている場合と、における各定電流源間の経路上に、負荷Ｃ３、Ｃ４が接続されている。即ち、節点Ｎ３及びＮ４に負荷容量Ｃ３、Ｃ４が接続されている。これにより、ＣＭＯＳトランジスタＭ３及びＭ４がオフした際のＶ３及びＶ４の変動を小さく抑えられるため、オンになる際のＶ１及びＶ２の電圧変動を小さく抑えることが出来る。
【００６８】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、節点Ｎ３及びＮ４に負荷容量Ｃ３、Ｃ４が接続されている。これにより、ＣＭＯＳトランジスタＭ３及びＭ４がオフした際のＶ３及びＶ４の変動が小さく抑えられる（短時間にＶ３及びＶ４が電源電位または接地電位に充放電されない）ため、オンになる際のＶ１及びＶ２の電圧変動を小さく抑え、リファレンスリークの抑制効果をより高めることが出来る。
【００６９】
（第７の実施形態）
次に、第７の実施形態のチャージポンプ回路について説明する。
【００７０】
本実施形態のチャージポンプ回路は、図５、図７に示すように、主定電流源Ｉ１＿ｍａｉｎによる電気回路（図示せず）への充電のオン／オフ、及び、副電流源Ｉ２＿ｓｕｂによって定められる電流のオン／オフを、上昇指示（アップ）信号によって切り替える第１スイッチ回路と、主定電流源Ｉ２＿ｍａｉｎによる電気回路（図示せず）からの放電のオン／オフ、及び、副電流源Ｉ１＿ｓｕｂによって定められる電流のオン／オフを、下降指示（ダウン）信号によって切り替える第２スイッチ回路と、をＣＭＯＳトランジスタで構成する。
【００７１】
また、図６に示すように、主定電流源Ｉ１＿ｍａｉｎによる電気回路（図示せず）への充電のオン／オフ、及び、副電流源Ｉ１＿ｓｕｂによって定められる電流のオン／オフを、上昇指示（アップ）信号によって切り替える第１スイッチ回路と、主定電流源Ｉ２＿ｍａｉｎによる電気回路（図示せず）からの放電のオン／オフ、及び、副電流源Ｉ２＿ｓｕｂによって定められる電流のオン／オフを、下降指示（ダウン）信号によって切り替える第２スイッチ回路と、をＣＭＯＳトランジスタで構成する。
【００７２】
即ち、本実施形態のチャージポンプ回路は、第１スイッチ回路及び第２スイッチ回路をＣＭＯＳトランジスタで構成する。
【００７３】
ＣＭＯＳトランジスタは、電流が０になるまで電流を流すことが出来、さらにソースまたはドレイン電圧はゲート電圧で制限されない。即ち、ゲート電圧が変化してもソースまたはドレイン電圧は一緒に変化する必要はない。ＣＭＯＳトランジスタと比較すると、バイポーラトランジスタは前述の両方の特性を有していないため、実際に用いるには一般的に複雑な回路が必要となる。なお、使用例としては、図１〜図３及び図５〜図７の構成で示した通りとなる。
【００７４】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、第１スイッチ回路及び第２スイッチ回路をＣＭＯＳトランジスタで構成する。これにより、簡単な回路構成でかつ容易にスイッチ回路を実現することが出来る。これは面積コストの低減にも繋がる。
【００７５】
（第８の実施形態）
次に、図８を参照しながら、第８の実施形態のチャージポンプ回路の構成例について説明する。
【００７６】
本実施形態のチャージポンプ回路は、第１スイッチ回路及び第２スイッチ回路は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた相補型スイッチで構成する。
【００７７】
スイッチとしてのＣＭＯＳトランジスタを単一で使用する場合、ＶＧＳ（ゲート-ソース間電圧）がＶＴＨ（しきい値）よりも大きいことが前提となる。ＶＧＳがＶＴＨよりも低い場合には電流が流れなくなってしまう。つまり、一定のゲート電位を与えていてもソース電位がＶＧＳ＜ＶＴＨとなるような場合にはその出力抵抗が大きく上昇してしまうことになり、そのようなソース電位とならないようＣＰＯＵＴ電圧の可変範囲を制限することになる。ひいてはチャージポンプ回路の性能低下に繋がる。
【００７８】
それを解決出来るのが図８に示したＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた相補型スイッチである。信号ＡとＡＢは互いに差動信号である。Ａが”ハイ”となり、ＡＢ””ローとなる場合に端子ＩＮとＯＵＴ間が導通するが、その際のＩＮ-ＯＵＴ間の抵抗値はＩＮ及びＯＵＴの電位に関わらず一定に保つことが出来る。
【００７９】
＜本実施形態のチャージポンプ回路の作用・効果＞
このように、本実施形態のチャージポンプ回路は、第１スイッチ回路及び第２スイッチ回路は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた相補型スイッチで構成する。これにより、ＣＰＯＵＴ電圧の可変範囲がスイッチ回路の影響によって狭まるのを防ぐことが出来る。
【００８０】
（第９の実施形態）
次に、第９の実施形態について説明する。
【００８１】
本実施形態は、上述した第１から第８の実施形態の何れかのチャージポンプ回路をＰＬＬ回路に搭載したことを特徴とする。
【００８２】
本明細書の背景技術で説明したとおり、例えば、主上昇定電流Ｉｐ１及びＩｐ２の値にミスマッチが生じている場合には、ＰＬＬ回路がロック状態（ＣＰＯＵＴの平均電圧が一定）でも位相周波数検出毎（１／（参照信号の周波数）毎）に位相周波数差が検出され、第１のＰチャネルＣＭＯＳトランジスタＭ１及び第１のＮチャネルＣＭＯＳトランジスタＭ２の何れかのみがオンとなる状態となる場合には、オフとなっている定電流源側の電圧（Ｖ１またはＶ２）が電源電圧または接地電圧となり、数式１または数式２により制御電圧の変動が顕著になってしまう。
【００８３】
このジッタは１／（参照信号の周波数）の間隔で重畳され、この制御電圧によって制御される電圧制御発振器（図示せず）の出力信号には参照周波数分に起因するリファレンスリークが重畳される。一般的にＰＬＬ回路の出力は、電圧制御発振器（図示せず）の出力信号そのものであるため、ＰＬＬ回路の性能を向上するのに寄与することが出来る。
【００８４】
また、ジッタは雑音としてＰＬＬ回路のループ帯域に非常に大きな影響を与え、その設計を煩雑なものとする。このため、上述した第１から第８の実施形態のチャージポンプ回路を有するＰＬＬ回路であれば、上記のようなジッタの重畳が抑制されるので、ループ帯域の設計の煩雑さを低減することが出来る。
【００８５】
＜本実施形態のＰＬＬ回路の作用・効果＞
このように、本実施形態のＰＬＬ回路は、上述した第１から第８の実施形態の何れかのチャージポンプ回路を有して構成する。これにより、ＰＬＬ回路の性能を向上するのに寄与することが出来る。また、ループ帯域の設計の煩雑さを低減することが出来る。
【００８６】
（第１０の実施形態）
次に、第１０の実施形態について説明する。
【００８７】
本実施形態は、第９の実施形態のＰＬＬ回路を電子回路装置に搭載したことを特徴とする。
【００８８】
リファレンスリークを発生する第９の実施形態のＰＬＬ回路（周波数シンセサイザ）は、特に、参照信号周波数が小さい場合には、搬送波（キャリア）との区別が付かなくなってしまう。これは、ＲＦフロントエンドにおいては不要な信号及び妨害波を送受信してしまうことに繋がる。周波数シンセサイザを有する電子回路装置であれば、上記のようなリファレンスリーク成分が重畳されないので、無線通信機器の性能を上げ、さらにミキサやＬＮＡ（低雑音増幅器）の設計仕様の緩和にも寄与することが出来る。このため、周波数シンセサイザを有する電子回路装置を無線通信機器に使用すれば、ＲＦフロントエンドにおいて不要な信号及び妨害波を送受信してしまうのを防ぐことが出来る。
【００８９】
＜本実施形態の電子回路装置の作用・効果＞
このように、本実施形態の電子回路装置は、第９の実施形態のＰＬＬ回路を電子回路装置に搭載したことを特徴とする。これにより、リファレンスリーク成分が重畳されないので、本実施形態の電子回路装置を無線通信機器に搭載することで、無線通信機器の性能を上げ、さらにミキサやＬＮＡ（低雑音増幅器）の設計仕様の緩和にも寄与することが出来る。
【００９０】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【符号の説明】
【００９１】
ＣＰＩＮ    入力端子
ＣＰＯＵＴ    出力端子
Ｉ１＿ｍａｉｎ    主定電流源（第１主定電流源）
Ｉ２＿ｍａｉｎ    主定電流源（第２主定電流源）
Ｉ１＿ｓｕｂ    副電流源（第１副電流源）
Ｉ２＿ｓｕｂ    副電流源（第２副電流源）
ＳＥＬ１    セレクタ
ＬＯＡＤ１    負荷（電気回路）
ＣＯ    負荷（電気回路）
Ｃ１〜Ｃ４    負荷
【先行技術文献】
【特許文献】
【００９２】
【特許文献１】特許第２８７７１９６号公報
【非特許文献】
【００９３】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ，黒田忠広監訳，”アナログＣＭＯＳ集積回路の設計  応用編”，丸善株式会社,平成１５年３月３０日発行，Ｐ．６８９（図１５．４７）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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