(57)【要約】【課題】  安定したディレイ時間を有するディレイ回路を提供する。また、面積を小さく占めるディレイ回路を提供する。【解決手段】  クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、
１つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路。
【請求項２】
前記ディレイ部は、入力される信号に対して前記クロック信号に同期化されたフリップフロップ演算を行う、入出力関係が直列に連結された複数個の単一ディレイ部を含み、該単一ディレイ部毎に出力される信号のうち複数個を前記複数の第１ディレイ信号として出力することを特徴とする請求項１に記載のディレイ回路。
【請求項３】
前記オプション部は、前記クロック信号を追加的に受信して前記複数の第１ディレイ信号のエッジトリガー動作を遂行して、前記選択信号によってエッジトリガーされた前記複数の第１ディレイ信号のうち一つを前記第２ディレイ信号として出力することを特徴とする請求項２に記載のディレイ回路。
【請求項４】
前記入力信号は、半導体メモリ装置の内部コマンド信号を含み、前記第２ディレイ信号はプリチャージ信号を含むことを特徴とする請求項２に記載のディレイ回路。
【請求項５】
クロック信号を分周させて互いに異なる周期を有する複数の分周クロック信号を生成するクロック分周部と、
入力信号に対して前記複数の分周クロック信号に同期化されたフリップフロップ演算をすることにより、順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、
前記複数の分周クロック信号を受信して前記複数の第１ディレイ信号をエッジトリガーして、１つ以上の選択信号によってエッジトリガーされた前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路。
【請求項６】
前記クロック分周部は、入力される信号の周期を伸ばして出力する入出力関係が直列で連結された一つ以上の単一分周部を含み、前記クロック信号及び前記単一分周部毎に出力される信号のうち一つ以上を前記分周クロック信号として出力することを特徴とする請求項５に記載のディレイ回路。
【請求項７】
前記単一分周部はフリップフロップ演算を通して入力される信号の周期を伸ばすことを特徴とする請求項６に記載のディレイ回路。
【請求項８】
前記複数の分周クロック信号の周期は、前記入力信号が入力された時点から次の入力信号が入力される時点までの時間間隔より短いことを特徴とする請求項７に記載のディレイ回路。
【請求項９】
前記ディレイ部は前記複数の分周クロック信号によって前記入力信号のパルス幅を調節してパルス信号として出力するパルス生成部と、
前記分周クロック信号に同期化されたフリップフロップ演算をすることによって前記パルス信号を順次所定時間の間隔で遅延させるパルス遅延部と、を含むことを特徴とする請求項５に記載のディレイ回路。
【請求項１０】
前記パルス生成部は、前記複数のクロック分周信号に同期化されてフリップフロップ演算をして、入出力関係が直列で連結された複数の単一パルス生成部を含むことによって前記入力信号のパルス幅を調節して前記パルス信号として出力することを特徴とする請求項９に記載のディレイ回路。
【請求項１１】
前記パルス遅延部は、入力される信号を前記複数のクロック分周信号に同期化されてフリップフロップ演算をして、入出力関係が直列で連結された複数個の単一ディレイ部を含み、前記単一ディレイ部毎に出力される信号のうち複数個を前記複数の第１ディレイ信号として出力することを特徴とする請求項９に記載のディレイ回路。
【請求項１２】
前記オプション部は前記複数の第１ディレイ信号及び前記分周クロック信号を受信して、エッジトリガーして調節ディレイ信号として出力するエッジトリガー部と、
前記選択信号によって前記調節ディレイ信号のうち一つを選択して前記第２ディレイ信号として出力する選択部と、を含むことを特徴とする請求項５に記載のディレイ回路
【請求項１３】
前記入力信号は半導体メモリ装置の内部コマンド信号を含み、前記第２ディレイ信号はプリチャージ信号を含むことを特徴とする請求項５に記載のディレイ回路。
【請求項１４】
クロック信号を受信して互いに異なる周期を有する複数の分周クロック信号を生成する段階と、
入力信号を受信して前記複数の分周クロック信号に同期化されたフリップフロップ演算を順次複数回遂行して複数の第１ディレイ信号を生成する段階と、
前記複数の分周クロック信号に応答して前記複数の第１ディレイ信号をエッジトリガーする段階と、
エッジトリガーされた前記第１ディレイ信号のうち一つを前記第２ディレイ信号として出力する段階と、を含む信号遅延方法。
【請求項１５】
前記複数の第１ディレイ信号を生成する段階は、
前記入力信号を受信して前記複数の分周クロック信号に同期化されたフリップフロップ演算を通してパルス信号を生成する段階と、
前記パルス信号を前記複数の分周クロック信号のうち一つに同期化されたフリップフロップ演算を複数回遂行して前記複数の第１ディレイ信号を生成する段階と、を含むことを特徴とする請求項１４に記載の信号遅延方法。
【請求項１６】
前記複数の分周クロック信号のうち一つは前記複数の分周クロック信号のうち最も周期が長い分周クロック信号であることを特徴とする請求項１５に記載の信号遅延方法。
【請求項１７】
前記信号遅延方法は反復されて遂行され、
前記複数の分周クロック信号のうち前記一つの周期は、前記入力信号が入力された時点から次の入力信号が入力される時点までの間隔より短いことを特徴とする請求項１６に記載の信号遅延方法。
【請求項１８】
前記複数の分周クロック信号を生成する段階は、前記クロック信号をフリップフロップ演算することで前記クロック信号の２倍の周期を有する第１分周クロック信号を生成する段階と、
前記第１分周クロック信号をフリップフロップ演算することで前記クロック信号の４倍の周期を有する第２分周クロック信号を生成する段階と、を含むことを特徴とする請求項１６に記載の信号遅延方法。
【請求項１９】
前記複数の第１ディレイ信号をエッジトリガーする段階は、
ａ）前記複数個の１ディレイ信号及び前記第２分周クロック信号をアンド演算する段階と、
ｂ）ａ）で生成された信号及び前記第１分周クロック信号をアンド演算する段階と、
ｃ）ｂ）で生成された信号及び前記クロック信号をアンド演算する段階と、を含むことを特徴とする請求項１８に記載の信号遅延方法。
【請求項２０】
クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、
一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するマルチプレクサ含むディレイ回路。
【請求項２１】
前記ディレイ部は、入力される信号に対して前記クロック信号に同期化されたフリップフロップ演算をして、入出力関係が直列で連結された複数の単一ディレイ部を含み、前記単一ディレイ部ことに出力される信号のうち複数個を前記複数の第１ディレイ信号として出力することを特徴とする請求項２０に記載のディレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、より詳しくはディレイ回路に関する。
【背景技術】
【０００２】
ディレイ回路は入力信号を一定時間の間遅延させた後に出力する回路として、半導体装置でセンスアンプ(Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）のデータ安定化の時間確保や、ノンオーバーラップクロック(Ｎｏｎ−ｏｖｅｒｌａｐ  ｃｌｏｃｋ)信号発生回路等で必須的に使われている。
【０００３】
ディレイさせる方法として、抵抗とキャパシタのインピーダンスの組合わせによって電流が遅延されるＲＣディレイが一般的に使われる。半導体メモリ装置のディレイ回路では複数のインバータ端が連結されたディレイ回路が使われる。ディレイ回路で多数のインバータ端がＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが直列で連結されたＣＭＯＳトランジスタ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ)が使わられるが、ディレイ回路はこのようなＣＭＯＳトランジスタの構成にキャパシタ（Ｃａｐａｃｉｔｏｒ）及び抵抗を含むＲＣディレイを通して入力信号をディレイさせて出力信号を発生する。
【０００４】
図１は一般的なディレイ回路の回路図である。図１のようにディレイ回路は抵抗ＲとキャパシタＣとを含むＣＭＯＳトランジスタを通して入力信号ｉｎを遅延して反転させて出力し、これをまた類似の構成のＣＭＯＳトランジスタを通して遅延して反転させて最終的に入力信号を遅延して出力信号ｏｕｔとして出力する構成である。また、３つの調節信号ＴＣＭ０〜ＴＣＭ２及び調節信号の反転信号ＴＣＭ０Ｂ〜ＴＣＭ２Ｂを受信するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。調節信号によってディレイされる電流パス(ｐａｔｈ)の電流量を調節することによって、ディレイ回路のディレイ時間を調節することができる。
【０００５】
従来技術による半導体装置のディレイ回路では、抵抗及びキャパシタなどのインピーダンス素子が面積を相対的に多く占めるので、半導体装置の集積化にとって不利となる。
【０００６】
また、半導体装置がますます集積化されながらＰＶＴ変化(工程、電圧、温度の変化)に対しトランジスタの特性が相対的に大きく変化している趨勢である。図１に図示されたディレイ回路の場合、トランジスタの電流の流れによってディレイ時間を調節することができるので、より大きい面積で具現されたディレイ回路に比べてＰＶＴ変化によりディレイ時間が大きく変化する。このようにディレイ時間が安定的でない点はタイミングに合わせて入出力される信号等のマージンを制限するようになり、半導体装置の高速動作にとって不利である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５０９５２３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は詳述した問題点を解決するために案出されたもので、安定化されたディレイ時間を有するディレイ回路を提供する。
【０００９】
また、本発明は面積を小さく占めるディレイ回路を提供する。
【課題を解決するための手段】
【００１０】
詳述した技術的課題を達成するための本発明の実施形態によるディレイ回路は、クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、１つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含む。
【００１１】
また、詳述した技術的課題を達成するための本発明の他の実施形態によるディレイ回路は、クロック信号を分周させて互いに異なる周期を有する複数の分周クロック信号を生成するクロック分周部と、入力信号を前記複数の分周クロック信号に同期化されたフリップフロップ演算を通して、順次所定時間の間隔でディレイして複数の第１ディレイ信号を生成するディレイ部と、前記複数の分周クロック信号を受信して前記複数の第１ディレイ信号をエッジトリガーして、１つ以上の選択信号によってエッジトリガーされた前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含む。
【００１２】
また、本発明の実施形態による信号遅延方法は、クロック信号を受信して互いに異なる周期を有する複数の分周クロック信号を生成する段階と、入力信号を受信して前記複数の分周クロック信号に動機化されたフリップフロップ演算を順次的に複数回遂行して複数の第１ディレイ信号を生成する段階と、前記複数の分周クロック信号に応答して前記複数個の第１ディレイ信号をエッジトリガーする段階と、エッジトリガーされた前記第１ディレイ信号のうち一つを前記第２ディレイ信号として出力する段階と、を含む。
【発明の効果】
【００１３】
本発明はディレイ回路のディレイ時間をＰＶＴ変化(工程、電圧、温度変化)に対応してより安定的にすることができるという効果を奏する。
【００１４】
また、本発明はディレイ回路で同一のディレイ時間を得るために、より小さい面積を占めるようにすることができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】従来技術によるディレイ回路である。
【図２】本発明の実施形態によるディレイ回路のブロック図である。
【図３】図２で図示されたディレイ部の詳細なブロック図である。
【図４】図３で図示された第１単一ディレイ部ないし第４単一ディレイ部の入出力信号の波形図である。
【図５】図２で図示されたオプション部の実施形態による回路図である。
【図６】図２で図示されたオプション部の他の実施形態による回路図である。
【図７】本発明の他の実施形態によるディレイ回路のブロック図である。
【図８】図７で図示されたクロック分周部のさらに詳しいブロック図である。
【図９】図７で図示されたディレイ部のさらに詳しいブロック図である。
【図１０】図７及び図９で図示されたディレイ部のさらに詳しいブロック図である。
【図１１】図１０で図示されたディレイ部に含まれた単一ディレイ部の入出力信号の波形図である。
【図１２】図７で図示されたオプション部のさらに詳しいブロック図である。
【図１３】図１２で図示されたエッジトリガー部の詳細な回路図である。
【図１４】図１２で図示された選択部の詳細な回路図である。
【発明を実施するための形態】
【００１６】
図２は本発明の実施形態によるディレイ回路のブロック図である。本発明の実施形態によるディレイ回路はディレイ部１００及びオプション部２００を含む。
【００１７】
ディレイ部１００はクロック信号ＣＬＫを受信して入力信号ｉｎを順次所定時間の間隔で遅延させて複数の第１ディレイ信号ｄｅｌａｙ１を生成する。
【００１８】
オプション部２００は選択信号ｓｅｌによって複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００１９】
本実施形態において、オプション部２００は、入力される選択信号ｓｅｌによって複数の入力信号のうち一つを選択して、選択された入力信号を出力することができる回路を意味する。オプション部２００は一つ以上の選択信号ｓｅｌによって複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを選択して第２ディレイ信号ｏｕｔを出力することと例示された。
【００２０】
したがって、オプション部２００はマルチプレクサ(ｍｕｌｔｉｐｌｅｘｅｒ)の機能を遂行することができる。例えば、オプション部２００は２ビットの選択信号ｓｅｌによって２つの入力のうち一つを選択する２Ｘ１マルチプレクサで構成されることができる。
【００２１】
ディレイ部１００はクロック信号ＣＬＫによって入力信号ｉｎを順次所定時間の間隔で遅延させるので、従来技術によるディレイ回路に比べてＰＶＴ変化にさらに鈍感である。また、順次所定時間の間隔で遅延された複数の第１ディレイ信号ｄｅｌａｙ１は、入力信号ｉｎに比べて互いに異なるディレイ時間を有するために、ディレイ回路はオプション部２００の選択信号ｓｅｌによって入力信号ｉｎが互いに異なるディレイ時間を有するので、ディレイされた信号のうち一つを第２ディレイ信号ｏｕｔとして出力することができる。
【００２２】
また、オプション部２００は、クロック信号ＣＬＫをさらに受信して複数の第１ディレイ信号ｄｅｌａｙ１のエッジトリガー動作をさらに遂行して、選択信号ｓｅｌによってエッジトリガーされた複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを前記第２ディレイ信号ｏｕｔとして出力することができる。
【００２３】
図３は図２で図示されたディレイ部１００のさらに詳しいブロック図である。ディレイ部１００は入出力関係が直列で連結された複数の単一ディレイ部を含む。ディレイ部１００は単一ディレイ部ことに出力される信号のうち複数個を複数の第１ディレイ信号ｄｅｌａｙ１として出力する。単一ディレイ部は入力される信号をクロック信号ＣＬＫに同期化されたフリップフロップ演算をして出力する。単一ディレイ部が入力される信号をクロック信号ＣＬＫに同期化されたフリップフロップ演算することによってディレイ部１００は入力信号ｉｎを順次所定時間の間隔で遅延させる。図３でディレイ部１００は４つの単一ディレイ部が連結された構成を例示した。以下では各々第１ディレイ部１１０ないし第４単一ディレイ部１４０と称して説明する。
【００２４】
４つの単一ディレイ部１１０〜１４０は入力される信号に対して、クロック信号ＣＬＫに同期化されたフリップフロップ演算をして出力する。４つの単一ディレイ部１１０〜１４０は一般的なフリップフロップ回路で構成されることができる。第１単一ディレイ部１１０は入力信号ｉｎを受信して、クロック信号ＣＬＫに同期化されたフリップフロップ演算をして第１フリップフロップ信号ｆ１として出力する。第２単一ディレイ部１２０は第１フリップフロップ信号ｆ１を受信して、クロック信号ＣＬＫに同期化されたフリップフロップ演算をして第２フリップフロップ信号ｆ２として出力する。第３単一ディレイ部１３０は、第２フリップフロップ信号ｆ２を受信して前記クロック信号ＣＬＫに同期化されたフリップフロップ演算をして第３フリップフロップ信号ｆ３として出力する。第４単一ディレイ部１４０は第３フリップフロップ信号ｆ３を受信して、クロック信号ＣＬＫに同期化されたフリップフロップ演算をして第４フリップフロップ信号ｆ４として出力する。このように４つの単一ディレイ部、すなわち前記第１ディレイ部１１０ないし第４単一ディレイ部１４０は互いに入出力関係が直列で連結されている。したがって、第１フリップフロップ信号ｆ１は入力信号ｉｎを１回フリップフロップ演算した信号であり、第２フリップフロップ信号ｆ２は入力信号ｉｎを２回フリップフロップ演算した信号であり、第３フリップフロップ信号ｆ３は入力信号ｉｎを３回フリップフロップ演算した信号であり、第４フリップフロップ信号ｆ４は入力信号ｉｎを４回フリップフロップ演算した信号である。第１ディレイ部１１０ないし第４単一ディレイ部１４０を含むディレイ部１００は４つの単一ディレイ部１１０〜１４０の出力信号のうち一つ以上を第１ディレイ信号ｄｅｌａｙ１として出力する。第２単一ディレイ部１２０及び第４単一ディレイ部１４０の出力信号である前記第２フリップフロップ信号ｆ２と第４フリップフロップ信号ｆ４とを第１ディレイ信号ｄｅｌａｙ１として出力することと例示した。
【００２５】
図４は図３で図示された前記第１ディレイ部１１０ないし第４単一ディレイ部１４０の入出力信号の波形図である。単一ディレイ部は、入力される信号をクロック信号ＣＬＫの立下りエッジタイミングによって出力するフリップフロップ演算をするように構成して設定した。前に説明したように第１ディレイ部１１０ないし第４単一ディレイ部１４０は入出力関係が直列で連結されている。したがって、第１フリップフロップ信号ｆ１ないし第４フリップフロップ信号ｆ４の波形は同一の時間間隔を有して遅延される形態を見せる。ディレイ部１００は波形が同一の時間間隔を有して遅延される形態を見せる第１ないし第４フリップフロップ信号ｆ１〜ｆ４のうち一つ以上を第１ディレイ信号ｄｅｌａｙ１として出力する。４つのフリップフロップ信号ｆ１〜ｆ４は例示的に提示されたものであり、単一ディレイ部をいくつ連結しているかによってフリップフロップ信号をより多様にすることができる。
【００２６】
図５は図２で図示されたオプション部２００の実施形態における回路図である。
【００２７】
図５に図示されたオプション部２００Ａは第１ナンドゲートＮＤ１、第２ナンドゲートＮＤ２及び第３ナンドゲートＮＤ３を含む。第１ナンドゲートＮＤ１は、選択信号ｓｅｌである第１選択信号ｓｅｌ１と第１ディレイ信号ｄｅｌａｙ１である第２フリップフロップ信号ｆ２とをナンド演算して出力する。第２ナンドゲートＮＤ２は選択信号ｓｅｌである第２選択信号ｓｅｌ２と第１ディレイ信号ｄｅｌａｙ１である第４フリップフロップ信号ｆ４とをナンド演算して出力する。第３ナンドゲートＮＤ３は第１ナンドゲートＮＤ１と第２ナンドゲートＮＤ２とから出力された信号をナンド演算して第２ディレイ信号ｏｕｔとして出力する。
【００２８】
選択信号ｓｅｌである第１選択信号ｓｅｌ１と第２選択信号ｓｅｌ２とのうち一つが活性化されると第２フリップフロップ信号ｆ２と前記第４フリップフロップ信号ｆ４とのうち該当する信号が第２ディレイ信号ｏｕｔとして出力されることができる。したがって、オプション部２００Ａは選択信号ｓｅｌによって互いに異なるディレイ時間を有するフリップフロップ信号ｆ２、ｆ４、すなわち複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを選択して前記第２ディレイ信号ｏｕｔとして出力する。
【００２９】
図６は図２で図示されたオプション部２００の他の実施形態による回路図である。
【００３０】
図６で図示されたオプション部２００Ｂは図５で図示されたオプション部２００の動作と同様に動作するが、クロック信号ＣＬＫを追加的に受信して第１ディレイ信号ｄｅｌａｙ１のエッジトリガー動作をさらに遂行する。
【００３１】
図６に図示されたオプション部２００Ｂは第１ナンドゲートＮＤ４、第２ナンドゲートＮＤ５及び第３ナンドゲートＮＤ６を含む。
【００３２】
第１ナンドゲートＮＤ４はクロック信号ＣＬＫ、選択信号ｓｅｌである第１選択信号ｓｅｌ１及び第１ディレイ信号ｄｅｌａｙ１である前記第２フリップフロップ信号ｆ２をナンド演算して出力する。
【００３３】
前記第２ナンドゲートＮＤ５は前記クロック信号ＣＬＫ、前記選択信号ｓｅｌである第２選択信号ｓｅｌ２及び前記第１ディレイ信号ｄｅｌａｙ１である第４フリップフロップ信号ｆ４をナンド演算して出力する。
【００３４】
第３ナンドゲートＮＤ６は第１ナンドゲートＮＤ４と第２ナンドゲートＮＤ５とから出力された信号をナンド演算して第２ディレイ信号ｏｕｔとして出力する。
【００３５】
選択信号ｓｅｌである第１選択信号ｓｅｌ１と第２選択信号ｓｅｌ２とのうち一つが活性化されると第２フリップフロップ信号ｆ２と第４フリップフロップ信号ｆ４とのうち該当する信号はクロック信号ＣＬＫによってエッジトリガーされて、第２ディレイ信号ｏｕｔとして出力される。したがって、オプション部２００Ｂは選択信号によって互いに異なるディレイ時間を有するフリップフロップ信号ｆ２、ｆ４、すなわち複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを選択してエッジトリガーして第２ディレイ信号ｏｕｔとして出力する。
【００３６】
図２ないし図６で図示されたディレイ回路は次のように動作する。ディレイ部１００は、入力信号ｉｎに対し、クロック信号ＣＬＫに同期して順次所定時間の間隔を有するディレイを与え、複数の第１ディレイ信号ｄｅｌａｙ１として出力する。オプション部２００は複数の第１ディレイ信号ｄｅｌａｙ１を受信して選択信号ｓｅｌによって一つを選択し、または複数の第１ディレイ信号ｄｅｌａｙ１をエッジトリガーしてエッジトリガーされた複数の第１ディレイ信号ｄｅｌａｙ１のうち一つを選択して、第２ディレイ信号ｏｕｔとして出力する。
【００３７】
本発明によって図２ないし図６で図示されたディレイ回路は、従来技術によるディレイ回路より次のような長所がある。従来技術によるディレイ回路は、トランジスタの電流量によるＲＣディレイを通して遅延を与え、またトランジスタの電流量によってディレイ時間を調節するので、半導体装置のＰＶＴ変化(工程、電圧、温度の変化)によりトランジスタの電流特性が変わるようになればディレイ時間も変わり、半導体装置の高速動作には適合していない。本発明によるディレイ回路は、クロック信号ＣＬＫによってフリップフロップ演算をして遅延させるが、クロック信号ＣＬＫは半導体特性に相対的に影響が少ない安定的な信号であるので、ディレイ時間がより安定的である。特に、外部クロック信号を受信してクロック信号ＣＬＫで使用する場合、さらに安定的である。したがって、本発明によるディレイ回路は従来技術によるディレイ回路に比べて半導体装置の高速動作にさらに適している。
【００３８】
図７は本発明の他の実施形態によるディレイ回路のブロック図である。
【００３９】
ディレイ回路はクロック分周部３００、ディレイ部４００及びオプション部５００を含む。
【００４０】
クロック分周部３００はクロック信号ＣＬＫを受信して互いに異なる周期を有する複数の分周クロック信号ＣＬＫ_ｖを出力する。
【００４１】
ディレイ部４００は、入力信号ｉｎに対して、複数の分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算を通して順次所定時間の間隔で遅延させて複数の第１ディレイ信号ｄｅｌａｙ１を生成する。
【００４２】
オプション部５００は分周クロック信号ＣＬＫ_ｖを受信して第１ディレイ信号ｄｅｌａｙ１をエッジトリガーして、選択信号ｓｅｌによってエッジトリガーされた複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００４３】
図２で図示されたディレイ回路が、クロック信号ＣＬＫに同期してフリップフロップ演算を通して遅延されたことと異なって、図７で図示されたディレイ回路は分周クロック信号ＣＬＫ_ｖに同期してフリップフロップ演算を行うことで、必要なディレイ時間を有するためのフリップフロップ演算数を減らすことができる。例えば、ディレイ回路で単一ディレイ部がクロック信号ＣＬＫに同期してフリップフロップ演算をする毎に１ｎｓ遅延すると仮定すれば、単一ディレイ部がクロック信号ＣＬＫより周期が４倍さらに長く設定された分周クロック信号ＣＬＫ_ｖに同期してフリップフロップ演算をすると４ｎｓほど遅延されるようになる。クロック信号ＣＬＫに同期してフリップフロップ演算を行う単一ディレイ部を使用して総４０ｎｓのディレイ時間を有するように構成しようとすると、フリップフロップ演算が４０回必要となり、直列で連結された単一ディレイ部が４０個必要となる。しかし、クロック信号ＣＬＫより周期が４倍長く設定された分周クロック信号ＣＬＫ_ｖに同期してフリップフロップ演算を行う単一ディレイ部を使用すると、フリップフロップ演算が１０回必要となり、直列で連結された単一ディレイ部が１０個必要となる。フリップフロップ演算を通したディレイ特性によりクロック周期が長ければさらに長いディレイ時間のディレイが可能なので、クロック信号ＣＬＫの代わりに分周クロック信号ＣＬＫ_ｖに同期してフリップフロップ演算をすることで、必要なディレイ時間を有するためのフリップフロップ演算の回数及び必要な面積を減らすことができる。
【００４４】
図８は図７で図示されたクロック分周部３００のさらに詳しいブロック図である。
【００４５】
クロック分周部３００は単一分周部を一つ以上含む。単一分周部は入力される信号の周期を伸ばして出力する。クロック分周部３００はクロック信号ＣＬＫと単一分周部毎に出力される信号とのうち一つ以上を分周クロック信号ＣＬＫ_ｖとして出力する。図８ではクロック周期を２倍に分周する単一分周部を２個含むことと例示した。各々第１単一分周部３１０及び第２単一分周部３２０と称する。
【００４６】
図８に図示された第１単一分周部３１０及び第２単一分周部３２０は、入力されるクロック信号の周期を２倍に増やして出力する。このような第１単一分周部３１０は、クロック信号ＣＬＫを受信して、クロック信号ＣＬＫの周期を２倍に増やして第１クロック信号ＣＬＫ_Ｘ２として出力する。第２単一分周部３２０は、第１クロック信号ＣＬＫ_Ｘ２を受信して、第１クロック信号ＣＬＫ_Ｘ２の周期を２倍で増やし、すなわちクロック信号ＣＬＫの周期を４倍に増やして第２クロック信号ＣＬＫ_Ｘ４を出力する。クロック分周部３００は、クロック信号ＣＬＫ、第１クロック信号ＣＬＫ_Ｘ２及び第２クロック信号ＣＬＫ_Ｘ４を分周クロック信号ＣＬＫ_ｖとして出力する。
【００４７】
入力されるクロック信号の周期を２倍に増やして出力する第１単一分周部３１０及び第２単一分周部３２０は、一般的なフリップフロップ回路を使用して構成することができる。
【００４８】
図９は図７で図示されたディレイ部４００のさらに詳しいブロック図である。
【００４９】
図１１は図７ないし図９で図示されるディレイ回路の主要信号に対する波形図である。
【００５０】
ディレイ部４００はパルス生成部４１０及びパルス遅延部４２０を含む。
【００５１】
パルス生成部４１０は、入力信号ｉｎのパルス幅を調節してパルス信号ｐｕｌｓｅとして出力する。パルス遅延部４２０は、入力される信号を分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算をすることによってパルス信号ｐｕｌｓｅを順次所定時間の間隔で遅延させる。
【００５２】
パルス遅延部４２０は、入力される信号を分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算をする。パルス生成部４１０は、パルス遅延部４２０でフリップフロップ演算が可能なように入力信号ｉｎのパルス幅を調節してパルス信号ｐｕｌｓｅとして出力する。より詳細に説明すると、入力信号ｉｎの活性化の時間が分周クロック信号ＣＬＫ_ｖの周期の半分より小さくなればパルス遅延部４２０は分周クロック信号ＣＬＫ_ｖに同期してフリップフロップ演算をするので入力信号ｉｎに対してディレイを施すことができない。図１１のタイミング図には、入力信号ｉｎのパルス幅より第１クロック信号ＣＬＫ_Ｘ２及び第２クロック信号ＣＬＫ_Ｘ４のハイレベルの幅が広いことが図示されている。入力信号ｉｎのパルス幅が第１クロック信号ＣＬＫ_Ｘ２及び第２クロック信号ＣＬＫ_Ｘ４の立下りエッジの幅より狭いために、入力信号ｉｎを第１クロック信号ＣＬＫ_Ｘ２及び第２クロック信号ＣＬＫ_Ｘ４に同期されたフリップフロップ演算をすると入力信号ｉｎの情報は消えるようになる。したがって、分周クロック信号ＣＬＫ_ｖに同期したフリップフロップ演算ができるように入力信号ｉｎのパルス幅を調節することが必要となる。パルス生成部４１０は分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算が可能なように入力信号ｉｎのパルス幅を調節してパルス信号ｐｕｌｓｅとして出力する。
【００５３】
パルス遅延部４２０は、分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算をすることでパルス信号ｐｕｌｓｅを順次所定時間の間隔で遅延させて複数の第１ディレイ信号ｄｅｌａｙ１として出力する。
【００５４】
図１０は図７及び図９に図示されたディレイ部４００のより詳しいブロック図である。
【００５５】
ディレイ部４００は図９のようにパルス生成部４１０及びパルス遅延部４２０を含む。
【００５６】
パルス生成部４１０は、入力される信号に対し分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算を行う、入出力関係が直列で連結された複数の単一パルス生成部を含む。図１０では、２つの単一パルス生成部を含むことと例示した。各々第１単一パルス生成部４１１及び第２単一パルス生成部４１２と称する。
【００５７】
第１単一パルス生成部４１１は、入力信号ｉｎに対しクロック信号ＣＬＫに同期化されたフリップフロップ演算をして、第１パルス信号ｐ１として出力する。図１１の波形図には、入力信号ｉｎ及び第１パルス信号ｐ１の波形が図示されている。
【００５８】
第２単一パルス生成部４１２は、第１パルス信号ｐ１に対し第１クロック信号ＣＬＫ_Ｘ２に同期化されたフリップフロップ演算をしてパルス信号ｐｕｌｓｅとして出力する。図１１の波形図に第１パルス信号ｐ１及びパルス信号ｐｕｌｓｅの波形が図示されている。
【００５９】
パルス生成部４１０を通して、入力信号ｉｎは、複数の分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算が可能なようにパルス幅が調節されてパルス信号ｐｕｌｓｅとして出力される。
【００６０】
パルス遅延部４２０は、入力される信号に対し、複数のクロック分周信号ＣＬＫ_ｖに同期化されたフリップフロップ演算を行う、入出力関係が直列で連結された複数の単一ディレイ部を含む。図１０では、１０個の単一ディレイ部を含むことと例示した。各々第１単一ディレイ部４２１ないし第１０単一ディレイ部４３０と称する。
【００６１】
第１単一ディレイ部４２１ないし第１０単一ディレイ部４３０は、入力される信号に対し、分周クロック信号ＣＬＫ_ｖである第２クロック信号ＣＬＫ_Ｘ４に同期化されたフリップフロップ演算をして出力する。第２クロック信号ＣＬＫ_Ｘ４は、クロック信号ＣＬＫと第１クロック信号ＣＬＫ_Ｘ２とに比べて周期が長いので、クロック信号ＣＬＫと第１クロック信号ＣＬＫ_Ｘ２とに比べて遅延される程度がさらに大きい。第１単一ディレイ部４２１は、パルス信号ｐｕｌｓｅを受信して、第２クロック信号ＣＬＫ_Ｘ４に同期化されたフリップフロップ演算をして第１フリップフロップ信号ｆ１_Ｘ４として出力する。第２単一ディレイ部４２２は、第１フリップフロップ信号ｆ１_Ｘ４を受信して、第２クロック信号ＣＬＫ_Ｘ４に同期化されたフリップフロップ演算をして第２フリップフロップ信号ｆ２_Ｘ４として出力する。第３単一ディレイ部４２３ないし第１０単一ディレイ部４３０も、第１単一ディレイ部４２１及び第２単一ディレイ部４２２のように第２クロック信号ＣＬＫ_Ｘ４に同期化されたフリップフロップ演算をして、入出力関係が直列で連結されている。第３単一ディレイ部４２３ないし第１０単一ディレイ部４３０は、第３フリップフロップ信号ｆ３_Ｘ４ないし第１０フリップフロップ信号ｆ１０_Ｘ４を出力する。このように、１０個の単一ディレイ部、すなわち第１単一ディレイ部４２１ないし第１０単一ディレイ部４３０は互いに入出力関係が直列で連結されている。ディレイ部４００は、１０個の単一ディレイ部４２１〜４３０の出力信号のうち一つ以上を複数の第１ディレイ信号ｄｅｌａｙ１として出力する。第３単一ディレイ部４２３及び第１０単一ディレイ部４３０の出力信号である第３フリップフロップ信号ｆ３＿Ｘ４と第１０フリップフロップ信号ｆ１０＿Ｘ４とを複数の第１ディレイ信号ｄｅｌａｙ１として出力することと例示した。
【００６２】
図１０で図示されたディレイ部４００は、図３で図示されたディレイ部１００のように互いに入出力関係が直列で連結された複数の単一ディレイ部を含んでいるが、単一ディレイ部のフリップフロップ演算を分周クロック信号ＣＬＫ_ｖによってするところが異なる。分周クロック信号ＣＬＫ_ｖは、クロック信号ＣＬＫに比べて周期が長く設定されることができるので、図９で図示されたディレイ部４００は図３で図示されたディレイ部１００に比べてより少ない数のフリップフロップ演算、すなわちより小さい面積を使用して効率的なディレイを施すことができる。入力信号ｉｎによる内部信号ｐ１、ｐｕｌｓｅ、ｆ１＿Ｘ４〜ｆ１０＿Ｘ４のタイミング図は図１１に図示されている。
【００６３】
図１１には、単一ディレイ部をＤプリッププロップ演算をするように構成して入力される信号を分周クロック信号ＣＬＫ_ｖの立下りエッジタイミングにより出力することが図示されている。前に説明したようにパルス生成部４１０の２個の単一パルス生成部４１１，４１２及びパルス遅延部４２０の単一ディレイ部４２１〜４３０は入出力関係が直列で連結されていて、第１単一パルス生成部４１１はクロック信号ＣＬＫによって、第２単一パルス生成部４１２は第１クロック信号ＣＬＫ_Ｘ２によって、第１単一ディレイ部４２１ないし第１０単一ディレイ部４３０は第２クロック信号ＣＬＫ_Ｘ４によってフリップフロップ演算をする。これに従い図１１に図示された出力信号ｐ１、ｐｕｌｓｅ、ｆ１＿Ｘ４〜ｆ１０＿Ｘ４の波形を見ると、入力信号ｉｎに対する第１パルス信号ｐ１のディレイの程度より、第１パルス信号ｐ１に対するパルス信号ｐｕｌｓｅのディレイの程度がさらに大きいことが分かる。また、第１パルス信号ｐ１に対するパルス信号ｐｕｌｓｅのディレイの程度より、パルス信号ｐｕｌｓｅに対する第１フリップフロップ信号ｆ１_Ｘ４のディレイの程度がさらに大きいことが分かる。第１フリップフロップ信号ｆ１_Ｘ４ないし第１０フリップフロップ信号ｆ１０_Ｘ４のディレイの程度は、互いに同一の第２クロック信号ＣＬＫ_Ｘ４に同期化されてフリップフロップ演算されるので互いに同じである。このように、図１０に図示されたディレイ部４００は、図３に図示されたディレイ部１００に比べてさらに長い周期のクロック信号に同期化されてフリップフロップ演算をすることで、必要なフリップフロップ演算数、必要な面積をさらに小さくしてディレイを施すことができる。内部出力信号ｐ１、ｐｕｌｓｅ、ｆ１＿Ｘ４〜ｆ１０＿Ｘ４は例示的に提示されたもので、単一パルス生成部及び単一ディレイ部をいくつ連結するかによって内部出力信号はさらに多様化されることができる。
【００６４】
図１２は図７で図示されたオプション部５００のさらに詳しいブロック図である。
【００６５】
オプション部５００はエッジトリガー部５１０及び選択部５２０を含む。
【００６６】
エッジトリガー部５１０は、分周クロック信号ＣＬＫ_ｖ、複数の第１ディレイ信号ｄｅｌａｙ１を受信して、第１ディレイ信号ｄｅｌａｙ１に対するエッジトリガー動作を遂行して調節ディレイ信号ｄｅｌａｙ_Ｃとして出力する。図１１を見てわかるように、複数の第１ディレイ信号ｄｅｌａｙ１はパルス幅がクロック信号ＣＬＫに比べて非常に長い。エッジトリガー部５１０は、このようにパルス幅が長い複数の第１ディレイ信号ｄｅｌａｙ１を以後に使用が容易になるようにエッジトリガーする。
【００６７】
選択部５２０は、調節ディレイ信号ｄｅｌａｙ_Ｃと選択信号ｓｅｌとを受信して、調節ディレイ信号ｄｅｌａｙ_Ｃのうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００６８】
説明したように、複数の第１ディレイ信号ｄｅｌａｙ１は、ディレイ部４００に含まれた単一ディレイ部の出力信号のうち一部であり、複数の第１ディレイ信号ｄｅｌａｙ１は、エッジトリガー部５１０を通してエッジトリガーされ、オプション部５２０は、エッジトリガーされた調節ディレイ信号ｄｅｌａｙ_Ｃのうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００６９】
図１３は、図１２で図示されたエッジトリガー部５１０の詳細な回路図である。
【００７０】
エッジトリガー部５１０は、第１アンドゲートＡＮＤ１、第２アンドゲートＡＮＤ２及び第３アンドゲートＡＮＤ３を含む。第１アンドゲートＡＮＤ１は、第１ディレイ信号ｄｅｌａｙ１と第２クロック信号ＣＬＫ_Ｘ４とをアンド演算して出力する。第２アンドゲートＡＮＤ２は、第１アンドゲートＡＮＤ１から出力された信号と第１クロック信号ＣＬＫ_Ｘ２とをアンド演算して出力する。第３アンドゲートＡＮＤ３は、第２アンドゲートＡＮＤ２から出力された信号とクロック信号ＣＬＫとをアンド演算して調節ディレイ信号ｄｅｌａｙ_Ｃとして出力する。前に説明したように、ディレイ部４００の内部信号のうち第１ないし第１０フリップフロップ信号は、第２クロック信号ＣＬＫ_Ｘ４によって同期化してフリップフロップ演算された信号であるので、図１１に示されるようにハイレベルの区間がクロック信号ＣＬＫに対して非常に長い波形を有している。複数の第１ディレイ信号ｄｅｌａｙ１は、エッジトリガー部５１０の第１アンドゲートＡＮＤ１ないし第３アンドゲートＡＮＤ３の動作を通してエッジトリガーされてハイレベル区間の間隔がクロック信号ＣＬＫのハイレベル区間の間隔のようにトリガーされて調節ディレイ信号ｄｅｌａｙ_Ｃとして出力される。
【００７１】
図１４は図１２で図示された選択部５２０の詳細な回路図である。
選択部５２０は、第１ナンドゲートＮＤ７ないし第３ナンドゲートＮＤ９)を含む。第１ナンドゲートＮＤ７は、調節ディレイ信号ｄｅｌａｙ_Ｃである第３調節ディレイ信号ｆ３_ｃと選択信号ｓｅｌである第１選択信号ｓｅｌ１とをナンド演算して出力する。第２ナンドゲートＮＤ８は、調節ディレイ信号ｄｅｌａｙ_Ｃである第１０調節ディレイ信号ｆ１０＿ｃと選択信号ｓｅｌである第２選択信号ｓｅｌ２とをナンド演算して出力する。第３ナンドゲートＮＤ９は、第１ナンドゲートＮＤ７と第２ナンドゲートＮＤ８から出力された信号をナンド演算して第２ディレイ信号ｏｕｔとして出力する。選択部５２０は、第１ナンドゲートＮＤ７ないし第３ナンドゲートＮＤ９の動作を通して選択信号ｓｅｌにより調節ディレイ信号ｄｅｌａｙ_Ｃのうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００７２】
図７ないし図１３で図示されたディレイ回路は次のように動作する。クロック分周部３００は、クロック信号ＣＬＫを受信して互いに周期が異なる複数の分周クロック信号ＣＬＫ_ｖを生成する。ディレイ部４００は、入力信号ｉｎをパルス生成部４１０を通してパルス幅を調節してパルス信号ｐｕｌｓｅとして出力して、パルス遅延部４２０を通して分周クロック信号ＣＬＫ_ｖに同期化されたフリップフロップ演算を通してディレイを施して、複数の第１ディレイ信号ｄｅｌａｙ１として出力する。オプション部５００のエッジトリガー部５１０は、第１ディレイ信号ｄｅｌａｙ１をエッジトリガーして調節ディレイ信号ｄｅｌａｙ_Ｃとして出力する。オプション部５００の選択部５２０は、調節ディレイ信号ｄｅｌａｙ_Ｃのうち一つを選択して第２ディレイ信号ｏｕｔとして出力する。
【００７３】
本発明によって図７ないし図１３で図示されたディレイ回路は、本発明によって図２ないし図６で図示されたディレイ回路に比べて次のような長所を有する。図７ないし図１３で図示されたディレイ回路は、クロック分周部３００を含むことによって、互いに異なる周期を有する複数の分周クロック信号ＣＬＫ_ｖを生成して、複数の分周クロック信号ＣＬＫ_ｖによるフリップフロップ演算をする。周期がさらに長いクロック信号によってフリップフロップ演算をするようになると遅延される時間がより大きくなるので、同一のディレイ時間に対する必要なフリップフロップ演算数を減らすことができる。フリップフロップ演算数が少ないということは必要な単一ディレイ部の減少を意味し、面積の減少にも意味がある。必要なディレイ時間が長いければ長いほど分周クロック信号ＣＬＫ_ｖによりフリップフロップ演算をすることによって発生される長所がさらに大きくなる。もちろん、本発明により、図７ないし図１３で図示されたディレイ回路は、分周クロック信号ＣＬＫ_ｖによって遅延されるので従来技術によるディレイ回路よりＰＶＴ変化にさらに安定的なディレイ時間を有することができる長所もある。
【００７４】
図８で図示されたクロック分周部３００は、クロック信号ＣＬＫを受信してクロック信号ＣＬＫの周期の４倍になる第２クロック信号ＣＬＫ_Ｘ４を生成することと例示された。これは入力信号ｉｎの次の活性化が４クロックのうちには入らない場合に対して設定したことで、分周クロック信号ＣＬＫ_ｖの最大の周期は、入力信号ｉｎの活性化タイミングに合うように設定されなければならない。一般的に半導体メモリ装置のプリチャージ信号生成器は、ｔＲＲＤ(ａｃｔｉｖｅ  ｔｏ  ａｃｔｉｖｅ  ｔｉｍｅ)が４クロック以内には入ってはいけないという規則があるので、このような場合、クロック分周部３００から生成してディレイ部４００及びオプション部５００で使用する分周クロック信号ＣＬＫ_ｖは、クロック信号ＣＬＫに対して最大４倍の周期を有するように設定しなければならない。ｔＲＲＤが長いければ長いほど分周クロック信号ＣＬＫ_ｖの周期をより長く設定することができるし、前に説明された面積の減少効果がさらに大きくなるのである。また、本発明によるディレイ回路をプリチャージ信号の生成器に使用する際は、入力信号ｉｎに内部コマンド信号を含み、第２ディレイ信号ｏｕｔにプリチャージ信号を含むように構成すればいい。
【００７５】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００７６】
１００  ディレイ部
１１０  第１単一ディレイ部
１２０  第２単一ディレイ部
１３０  第３単一ディレイ部
１４０  第４単一ディレイ部
２００  オプション部
３００  クロック分周部
３１０  第１単一分周部
３２０  第２単一分周部
４００  ディレイ部
４１０  パルス生成部       
４１１  第１単一パルス生成部
４１２  第２単一パルス生成部
４２０  パルス遅延部
４２１〜４３０  第１ないし第１０単一ディレイ部
５００  オプション部
５１０  エッジトリガー部
５２０  選択部
【図１】
2011176805.tif 000003
【図２】
2011176805.tif 000004
【図３】
2011176805.tif 000005
【図４】
2011176805.tif 000006
【図５】
2011176805.tif 000007
【図６】
2011176805.tif 000008
【図７】
2011176805.tif 000009
【図８】
2011176805.tif 000010
【図９】
2011176805.tif 000011
【図１０】
2011176805.tif 000012
【図１１】
2011176805.tif 000013
【図１２】
2011176805.tif 000014
【図１３】
2011176805.tif 000015
【図１４】
2011176805.tif 000016