(57)【要約】【課題】回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる差動増幅回路を提供する。【解決手段】ＮＭＯＳトランジスタ１６のドレイン端子及びソース端子間を流れる電流の大きさを予め定められた大きさにする電圧Ｖｒｅｆ０がＮＭＯＳトランジスタ１６のゲート端子に印加されるように、閾値電圧が異なるＮＭＯＳトランジスタ２６，２８が並列接続されると共にＮＭＯＳトランジスタ２６，２８の各ドレイン端子の共通接続点に駆動用電圧Ｖｃｃが印加され、共通接続点Ｆと負荷との接続点ＧがＮＭＯＳトランジスタ１６のゲート端子に接続された。【選択図】図１
2011015017.tif 000002
【特許請求の範囲】
【請求項１】
第１端子、第２端子及び制御端子を備えた所定の導電型の第１〜第３トランジスタを有し、前記第２トランジスタの第１端子が前記第１トランジスタの第１端子に、前記第３トランジスタの第２端子が前記第１及び第２トランジスタの各第１端子に各々接続され、第１駆動用電圧が予め定められた負荷回路を介して前記第１及び第２トランジスタの各第２端子に印加されると共に前記第１駆動用電圧よりも低電圧な第２駆動用電圧が前記第３トランジスタの第１端子に印加された状態で前記第１及び第２トランジスタの各制御端子に電圧が印加された場合に前記第１及び第２トランジスタの各制御端子に印加された電圧の差を増幅して、前記第１トランジスタの第２端子又は前記第２トランジスタの第２端子と前記予め定められた負荷回路との接続点から出力する差動増幅回路本体と、
前記第３トランジスタの第１端子及び第２端子間を流れる電流の大きさを予め定められた大きさにする電圧が前記第３トランジスタの制御端子に印加されるように、閾値電圧が異なる複数の所定の導電型のトランジスタが並列接続されると共に前記複数の所定の導電型のトランジスタの各制御端子が前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に接続され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に負荷を介して前記第１駆動用電圧が、前記複数の所定の導電型のトランジスタの各第１端子の共通接続点に前記第２駆動用電圧が各々印加され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点と前記負荷との接続点が前記第３トランジスタの制御端子に接続された電圧印加回路と、
を含む差動増幅回路。
【請求項２】
前記差動増幅回路本体は、第１端子、第２端子及び制御端子を備えると共に前記第１トランジスタの導電型と異なる導電型の第４及び第５トランジスタによって構成された前記予め定められた負荷回路としてのカレントミラー回路を有し、前記第１駆動用電圧が前記カレントミラー回路を介して前記第１及び第２トランジスタの各第２端子に印加される請求項１記載の差動増幅回路。
【請求項３】
前記負荷を、第１端子、第２端子及び制御端子を備えると共に前記第１トランジスタの導電型と異なる導電型であり、第１端子に前記第１駆動用電圧が印加され、且つ制御端子が第２端子に接続されると共に該第２端子が前記複数の第１導電型のトランジスタの各第２端子の共通接続点に接続された第６トランジスタとした請求項１または請求項２記載の差動増幅回路。
【請求項４】
前記第１端子をソース端子とし、前記第２端子をドレイン端子とし、前記第３端子をゲート端子とした請求項１〜請求項３の何れか１項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に係り、特に、差動増幅回路本体に流れる電流の大きさを制御するための電圧を差動増幅回路本体に印加する電圧印加回路を有する差動増幅回路に関する。
【背景技術】
【０００２】
従来の差動増幅回路としては、図３に示す差動増幅回路２０Ａが知られている（例えば、特許文献１参照。）。なお、以下では、「Ｎチャネル型ＭＯＳトランジスタ」を「ＮＭＯＳトランジスタ」と言い、「Ｐチャネル型ＭＯＳトランジスタ」を「ＰＭＯＳトランジスタ」と言う。
【０００３】
図３に示すように、差動増幅回路２０Ａは、差動増幅回路本体３０Ａ及び電圧印加回路４０Ａを含んで構成されている。差動増幅回路本体３０Ａは、ソース端子が接地されているＮＭＯＳトランジスタＱ１０と、それぞれソース端子がＮＭＯＳトランジスタＱ１０のドレイン端子に接続されているＮＭＯＳトランジスタＱ１１及びＱ１２と、ソース端子がそれぞれ駆動用電圧Ｖｃｃに接続されているＰＭＯＳトランジスタＱ１５及びＱ１６とから構成されている。
【０００４】
ＮＭＯＳトランジスタＱ１０のゲート端子には、電圧印加回路４０Ａから、駆動用電圧Ｖｃｃが変化してもレベル変化のない電圧Ｖｒｅｆ０が印加される。ＮＭＯＳトランジスタＱ１１のゲート端子には電圧Ｖｒｅｆが印加され、ＮＭＯＳトランジスタＱ１２のゲート端子には電圧Ｖｉｎが印加される。ＰＭＯＳトランジスタＱ１５のドレイン端子及びゲート端子は、ＮＭＯＳトランジスタＱ１１のドレイン端子に接続されている。ＰＭＯＳトランジスタＱ１６のドレイン端子はＮＭＯＳトランジスタＱ１２のドレイン端子に接続されている。ＰＭＯＳトランジスタＱ１５及びＱ１６はゲート端子が互いに接続されている。
【０００５】
このように構成された差動増幅回路本体３０Ａでは、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ１６からなるＣＭＯＳトランジスタの共通ドレインの接続点Ａから電圧Ｖ０ｕｔが出力される。
【０００６】
図４には電圧印加回路４０Ａの回路図が示されている。同図に示されるように、電圧印加回路４０Ａは、駆動用電圧Ｖｃｃをソース電圧とし、ゲード電圧がＧＮＤレベルになっているＰＭＯＳトランジスタＱ３０と、ドレイン端子及びゲート端子が接地され、サブストレートがソース端子に接続され、閾値電圧がＶｔｐ１であるＰＭＯＳトランジスタＱ４０と、ドレイン端子がゲート端子及び定電流源５０と接続され、サブストレートがソース端子と接続され、閾値電圧がＶｔｐ２であるＰＭＯＳトランジスタＱ５０と、を有し、ＰＭＯＳトランジスタＱ５０と定電流源５０の接続点Ｂが差動増幅回路部６０の入力端子に接続され、ゲート端子が差動増幅回路部６０の出力端子に接続され、駆動用電圧Ｖｃｃをソース電圧とし、ドレイン端子から電圧Ｖｒｅｆ０を出力するＰＭＯＳトランジスタＱ６０を有している。また、ＰＭＯＳトランジスタＱ３０のドレイン端子はＰＭＯＳトランジスタＱ４０及びＱ５０の各ソース端子に接続されている。
【０００７】
このように構成された電圧印加回路４０Ａは、駆動用電圧Ｖｃｃが変化しても、ＰＭＯＳトランジスタＱ４０及びＱ５０の各閾値電圧の差電圧｜Ｖｔｐ１−Ｖｔｐ２｜を差動増幅回路部６０で増幅した後、ＰＭＯＳトランジスタＱ６０のゲート端子に印加することにより、ＰＭＯＳトランジスタＱ６０のドレイン端子から、駆動用電圧Ｖｃｃよりも小さく、且つ、電圧Ｖｒｅｆ及びＶｉｎよりも大きな電圧Ｖｒｅｆ０を発生させる。
【０００８】
また、従来の他の電圧印加回路の一例として、図５に示す電圧印加回路４０Ｂが知られている。同図に示すように、電圧印加回路４０Ｂは、ＰＭＯＳトランジスタＱ７０及びＮＭＯＳトランジスタＱ８０を含んで構成されている。ＰＭＯＳトランジスタＱ７０及びＮＭＯＳトランジスタＱ８０は、直列接続されており、ＰＭＯＳトランジスタＱ７０のソース端子には駆動用電圧Ｖｃｃが印加され、ＮＭＯＳトランジスタＱ８０のソース端子は接地されている。また、ＰＭＯＳトランジスタＱ７０及びＮＭＯＳトランジスタＱ８０の各々は、ゲート端子が自身のドレイン端子に接続されている。ＮＭＯＳトランジスタＱ１０には、トランジスタＱ７０とトランジスタＱ８０との接続点Ｄが接続されている。
【０００９】
電圧印加回路４０ＢによってＮＭＯＳトランジスタＱ１０のゲート端子に印加される電圧により、ＮＭＯＳトランジスタＱ１１及びＰＭＯＳトランジスタＱ１５を流れる電流の大きさと、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ１６を流れる電流の大きさと、が制御される。
【００１０】
更に、従来の他の電圧印加回路の一例として、図６に示す電圧印加回路４０Ｃが知られている。同図に示すように、電圧印加回路４０Ｃは、図５に示す電圧印加回路４０Ｂに比べ、接続点ＤとＰＭＯＳトランジスタＱ７０のドレイン端子との間に抵抗Ｒ０が配置されている点のみが異なっている。そのため、電圧印加回路４０Ｃは、図５に示す電圧印加回路４０Ｂに比べ、接続点ＤからＮＭＯＳトランジスタＱ１０のゲート端子に印加される電圧の大きさが低下する。
【００１１】
ところで、図３に示す差動増幅回路２０Ａを備えた電子機器に供給される外部電源電圧が例えばユーザの操作によって大きくなった場合、これに伴って駆動用電圧Ｖｃｃも上昇することになるが、図３に示す差動増幅回路２０Ａでは、駆動用電圧Ｖｃｃの上昇に関わらず、ほぼ一定の消費電流で差動増幅回路本体３０Ａを作動させることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−２７１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、図３に示す差動増幅回路２０Ａでは、図４に示すように電圧印加回路４０Ａの回路規模が大きくなってしまう、という問題点があった。
【００１４】
また、電圧印加回路４０Ａに代えて図５に示す電圧印加回路４０Ｂを用いた場合、回路規模は電圧印加回路４０Ａよりも小さくなるが、駆動用電圧Ｖｃｃの上昇に伴って差動増幅回路本体３０Ａでの消費電流も増大する、という問題点があった。
【００１５】
また、電圧印加回路４０Ｂに代えて図６に示す電圧印加回路４０Ｃを用いた場合、差動増幅回路本体３０Ａでの駆動用電圧Ｖｃｃの上昇に伴う消費電流の増大は電圧印加回路４０Ｂを用いた場合よりも抑制されるが、駆動用電圧Ｖｃｃの下降に伴って差動増幅回路本体２０Ａに印加する電圧が不足してしまうため、差動増幅回路本体２０Ａでの増幅能力が低下してしまうばかりか、電源投入直後の差動増幅回路本体２０Ａに対しての電圧の印加速度が遅くなってしまう、という問題点があった。
【００１６】
本発明は上記問題点を解決するために成されたものであり、回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１に記載の差動増幅回路は、第１端子、第２端子及び制御端子を備えた所定の導電型の第１〜第３トランジスタを有し、前記第２トランジスタの第１端子が前記第１トランジスタの第１端子に、前記第３トランジスタの第２端子が前記第１及び第２トランジスタの各第１端子に各々接続され、第１駆動用電圧が予め定められた負荷回路を介して前記第１及び第２トランジスタの各第２端子に印加されると共に前記第１駆動用電圧よりも低電圧な第２駆動用電圧が前記第３トランジスタの第１端子に印加された状態で前記第１及び第２トランジスタの各制御端子に電圧が印加された場合に前記第１及び第２トランジスタの各制御端子に印加された電圧の差を増幅して、前記第１トランジスタの第２端子又は前記第２トランジスタの第２端子と前記予め定められた負荷回路との接続点から出力する差動増幅回路本体と、前記第３トランジスタの第１端子及び第２端子間を流れる電流の大きさを予め定められた大きさにする電圧が前記第３トランジスタの制御端子に印加されるように、閾値電圧が異なる複数の所定の導電型のトランジスタが並列接続されると共に前記複数の所定の導電型のトランジスタの各制御端子が前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に接続され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に負荷を介して前記第１駆動用電圧が、前記複数の所定の導電型のトランジスタの各第１端子の共通接続点に前記第２駆動用電圧が各々印加され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点と前記負荷との接続点が前記第３トランジスタの制御端子に接続された電圧印加回路と、を含んで構成されている。
【００１８】
請求項１に記載の差動増幅回路では、差動増幅回路本体が第１端子、第２端子及び制御端子を備えた所定の導電型の第１〜第３トランジスタを有しており、前記第２トランジスタの第１端子が前記第１トランジスタの第１端子に、前記第３トランジスタの第２端子が前記第１及び第２トランジスタの各第１端子に各々接続されている。
【００１９】
このように構成された差動増幅回路本体では、第１駆動用電圧が予め定められた負荷回路を介して前記第１及び第２トランジスタの各第２端子に印加されると共に前記第１駆動用電圧よりも低電圧な第２駆動用電圧が前記第３トランジスタの第１端子に印加された状態で前記第１及び第２トランジスタの各制御端子に電圧が印加された場合に前記第１及び第２トランジスタの各制御端子に印加された電圧の差が増幅されて、前記第１トランジスタの第２端子又は前記第２トランジスタの第２端子と前記予め定められた負荷回路との接続点から出力される。
【００２０】
また、請求項１に記載の差動増幅回路では、電圧印加回路が、複数の所定の導電型のトランジスタを有しており、前記第３トランジスタの第１端子及び第２端子間を流れる電流の大きさを予め定められた大きさにする電圧が前記第３トランジスタの制御端子に印加されるように、閾値電圧が異なる前記複数の所定の導電型のトランジスタが並列接続されると共に前記複数の所定の導電型のトランジスタの各制御端子が前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に接続され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点に負荷を介して前記第１駆動用電圧が、前記複数の所定の導電型のトランジスタの各第１端子の共通接続点に前記第２駆動用電圧が各々印加され、前記複数の所定の導電型のトランジスタの各第２端子の共通接続点と前記負荷との接続点が前記第３トランジスタの制御端子に接続されている。
【００２１】
従って、請求項１に記載の差動増幅回路によれば、第１駆動用電圧の変動に伴って、並列接続された複数の所定の導電型のトランジスタにおける導通状態のトランジスタの個数が変わることによって、第３トランジスタの制御端子に印加される電圧としての複数の所定の導電型のトランジスタの各第１端子の共通接続点と複数の所定の導電型のトランジスタの各第２端子の共通接続点との間に印加される電圧が第３トランジスタの第１端子及び第２端子間を流れる電流の大きさを予め定められた大きさにするように調整されるので、回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる。
【００２２】
また、請求項２に記載の差動増幅回路は、請求項１に記載の発明において、前記差動増幅回路本体が、第１端子、第２端子及び制御端子を備えると共に前記第１トランジスタの導電型と異なる導電型の第４及び第５トランジスタによって構成された前記予め定められた負荷回路としてのカレントミラー回路を有し、前記第１駆動用電圧が前記カレントミラー回路を介して前記第１及び第２トランジスタの各第２端子に印加されるものとしても良い。これにより、カレントミラー回路が作用することによって、第１トランジスタの第２端子に供給される電流量と第２トランジスタの第２端子に供給される電流量とがほぼ等しくなるため、差動増幅回路本体によって得られる増幅電圧の信頼度を向上させることができる。
【００２３】
また、請求項３に記載の差動増幅回路は、請求項１または請求項２に記載の発明において、前記負荷を、第１端子、第２端子及び制御端子を備えると共に前記第１トランジスタの導電型と異なる導電型であり、第１端子に前記第１駆動用電圧が印加され、且つ制御端子が第２端子に接続されると共に該第２端子が前記複数の第１導電型のトランジスタの各第２端子の共通接続点に接続された第６トランジスタとしても良い。これにより、第６トランジスタが第１駆動用電圧の大きさに応じた負荷として機能するので、第３トランジスタの制御端子に印加される電圧を容易に調整することができる。
【００２４】
また、請求項４に記載の差動増幅回路は、請求項１〜請求項３の何れか１項に記載の発明において、前記第１端子をソース端子とし、前記第２端子をドレイン端子とし、前記第３端子をゲート端子としたものである。これにより、回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる。
【発明の効果】
【００２５】
本発明によれば、回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる、という効果が得られる。
【図面の簡単な説明】
【００２６】
【図１】実施形態に係る差動増幅回路の構成を示す回路図である。
【図２】実施形態に係る差動増幅回路に含まれる差動増幅回路本体の消費電流と駆動用電圧との関係の一例、及び従来の差動増幅回路に含まれる差動増幅回路本体の消費電流と駆動用電圧との関係の一例を示すグラフである。
【図３】従来の差動増幅回路の構成を示す回路図（一部ブロック図）である。
【図４】従来の差動増幅回路に含まれる電圧印加回路の構成を示す回路図（一部ブロック図）である。
【図５】従来の差動増幅回路の構成を示す回路図である。
【図６】従来の差動増幅回路の構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。
【００２８】
図１は、本実施形態に係る差動増幅回路１０の構成を示す回路図である。同図に示すように、差動増幅回路１０は、差動増幅回路本体１２及び電圧印加回路１４を含んで構成されている。
【００２９】
差動増幅回路本体１２は、第１端子としてのソース端子、第２端子としてのドレイン端子、及び制御端子としてのゲート端子を備えたＮＭＯＳトランジスタ１６，１８，２０と、カレントミラー回路２２と、を含んで構成されている。第３トランジスタとしてのＮＭＯＳトランジスタ１６のソース端子は接地されている。よって、ＮＭＯＳトランジスタ１６のソース端子には第２駆動用電圧としてのＧＮＤレベルの電圧が印加される。また、ＮＭＯＳトランジスタ１６のドレイン端子は、第１トランジスタとしてのＮＭＯＳトランジスタ１８及び第２トランジスタとしてのＮＭＯＳトランジスタ２０の各ソース端子に接続されている。更に、ＮＭＯＳトランジスタ１６の制御端子としてのゲート端子は電圧印加回路１４に接続されており、ＮＭＯＳトランジスタ１６のゲート端子には、電圧印加回路１４からＶｒｅｆ０が印加される。
【００３０】
カレントミラー回路２２は、第１端子としてのソース端子、第２端子としてのドレイン端子、及び制御端子としてのゲート端子を備えたＰＭＯＳトランジスタ２２Ａ，２２Ｂを含んで構成されており、ＰＭＯＳトランジスタ２２Ａ，２２Ｂの各ソース端子は電圧線２４に接続されている。電圧線２４にはＧＮＤレベルの電圧よりも高電圧な第１駆動用電圧としての駆動用電圧Ｖｃｃが印加されるため、ＰＭＯＳトランジスタ２２Ａ，２２Ｂの各ソース端子には駆動用電圧Ｖｃｃが印加される。
【００３１】
第４トランジスタとしてのＰＭＯＳトランジスタ２２Ａのゲート端子及びドレイン端子は、ＮＭＯＳトランジスタ１８のドレイン端子に接続されている。また、第５トランジスタとしてのＰＭＯＳトランジスタ２２Ａのゲート端子は、ＰＭＯＳトランジスタ２２Ｂのゲート端子に接続されている。ＰＭＯＳトランジスタ２２Ｂのドレイン端子は、ＮＭＯＳトランジスタ２０のドレイン端子に接続されている。
【００３２】
ＮＭＯＳトランジスタ１８のゲート端子には電圧Ｖｒｅｆが印加され、ＮＭＯＳトランジスタ２０のゲート端子には電圧Ｖｉｎが印加される。
【００３３】
ＮＭＯＳトランジスタ２０及びＰＭＯＳトランジスタ２２ＢからなるＣＭＯＳトランジスタの共通ドレインの接続点Ｅは外部回路（図示省略）に接続されている。
【００３４】
一方、電圧印加回路１４は、第１端子としてのソース端子、第２端子としてのドレイン端子、及び制御端子としてのゲート端子を備えたＮＭＯＳトランジスタ２６，２８と、第１端子としてのソース端子、第２端子としてのドレイン端子、及び制御端子としてのゲート端子を備えたＰＭＯＳトランジスタ３０と、を含んで構成されている。
【００３５】
ＮＭＯＳトランジスタ２８はＮＭＯＳトランジスタ２６に並列に接続されている。すなわち、ＮＭＯＳトランジスタ２６のドレイン端子がＮＭＯＳトランジスタ２８のドレイン端子に接続され、ＮＭＯＳトランジスタ２６のソース端子がＮＭＯＳトランジスタ２８のソース端子に接続されている。
【００３６】
ＮＭＯＳトランジスタ２６がオンするときの（導通状態となるときの）閾値電圧αとＮＭＯＳトランジスタ２８がオンするときの閾値電圧βは異なっており、ＮＭＯＳトランジスタ２６，２８の各ゲート幅は、α≪βとなるように、ソース・ドレイン領域に不純物をインプラしている。インプラの方法としては、例えばイオン注入が挙げられる。上記不純物としては、例えばＰ ＋ 、Ａｓ ＋ 等が挙げられる。なお、これに限らず、α≪βとなるようにＮＭＯＳトランジスタ２６，２８のゲート幅を調整するようにしても良い。
【００３７】
ＮＭＯＳトランジスタ２６，２８の各ソース端子の共通接続点Ｆは接地されている。ＮＭＯＳトランジスタ２６，２８の各々のゲート端子及びドレイン端子は第６トランジスタとしてのＰＭＯＳトランジスタ３０のドレイン端子に接続されている。
【００３８】
ＰＭＯＳトランジスタ３０のソース端子は電圧線２４に接続されている。また、ＰＭＯＳトランジスタ３０のゲート端子は自身のドレイン端子に接続されている。
【００３９】
ＮＭＯＳトランジスタ２６，２８及びＰＭＯＳトランジスタ３０の共通ドレインの接続点Ｇは差動増幅回路本体１２のＮＭＯＳトランジスタ１６のゲート端子に接続されている。
【００４０】
なお、差動増幅回路１０の電圧線２４には、駆動用電圧Ｖｃｃとして予め定められた電圧範囲（例えば、０Ｖ以上５．０Ｖ以下）の電圧が印加可能であり、ＮＭＯＳトランジスタ２６の閾値電圧α、ＮＭＯＳトランジスタ２８閾値電圧β、及びＰＭＯＳトランジスタ３０の負荷の大きさは、駆動用電圧Ｖｃｃが上記予め定められた電圧範囲内で変動したときに、ＮＭＯＳトランジスタ１６のドレイン端子及びソース端子に流れる電流の大きさを予め定められた電流の大きさにする電圧Ｖｒｅｆ０が電圧印加回路１４からＮＭＯＳトランジスタ１６のゲート端子に印加されるように設定されている。
【００４１】
次に、差動増幅回路１０の回路動作について説明する。
【００４２】
上記予め定められた電圧範囲内の駆動用電圧Ｖｃｃが電圧線２４に印加された状態でＮＭＯＳトランジスタ１８，２０の各ゲート端子に電圧が印加されるとＮＭＯＳトランジスタ１８，２０の各ゲート端子に印加された電圧の差に相当する電圧を増幅した電圧Ｖｏｕｔが差動増幅回路本体１２の接続点Ｅから外部回路に出力される。
【００４３】
ここで、例えば、０Ｖ以上４．４Ｖ未満の駆動用電圧Ｖｃｃが電圧線２４に印加された場合、電圧印加回路１４では、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ２６が導通状態となり、ＮＭＯＳトランジスタ２８が遮断状態となり、接続点Ｇと共通接続点Ｆとの間でＮＭＯＳトランジスタ２６に印加される電圧が接続点ＧからＮＭＯＳトランジスタ１６のゲート端子に印加される電圧Ｖｒｅｆ０となる。
【００４４】
０Ｖ以上４．４Ｖ未満の駆動用電圧Ｖｃｃが電圧線２４に印加された場合のＮＭＯＳトランジスタ１６のドレイン端子及びソース端子に流れる電流の大きさ、すなわち、差動増幅回路本体１２の消費電流の大きさは、一例として図２に示すように、駆動用電圧Ｖｃｃが０Ｖ以上２．０Ｖ未満の場合に図５及び図６に示す差動増幅回路本体３０Ａの消費電流の大きさとほぼ同じとなり、駆動用電圧Ｖｃｃが２．０Ｖ以上４．４Ｖ未満の場合に図５に示す差動増幅回路本体３０Ａの消費電流の大きさを下回ると共に図６に示す差動増幅回路本体３０Ａの消費電流の大きさを上回る。
【００４５】
また、例えば、４．４Ｖ以上５．０Ｖ以下の駆動用電圧Ｖｃｃが電圧線２４に印加された場合、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ２６，２８が導通状態となり、接続点Ｇと共通接続点Ｆとの間でＮＭＯＳトランジスタ２６，２８からなる並列回路に印加される電圧が接続点ＧからＮＭＯＳトランジスタ１６のゲート端子に印加される電圧Ｖｒｅｆ０となる。
【００４６】
４．４Ｖ以上５．０Ｖ以下の駆動用電圧Ｖｃｃが電圧線２４に印加された場合のＮＭＯＳトランジスタ１６のドレイン端子及びソース端子に流れる電流の大きさは、一例として図２に示すように、図５及び図６に示す差動増幅回路本体３０Ａの消費電流の大きさを下回る。
【００４７】
なお、図２は、本実施形態に係る差動増幅回路本体１２での消費電流と駆動用電圧Ｖｃｃとの関係の一例、図５に示す従来の差動増幅回路本体３０Ａでの消費電流と駆動用電圧Ｖｃｃとの関係の一例、及び図６に示す従来の差動増幅回路本体３０Ａでの消費電流と駆動用電圧Ｖｃｃとの関係の一例を示すグラフである。
【００４８】
以上のように、本実施形態に係る差動増幅回路１０は、図４に示す従来の電圧印加回路４０Ａよりも回路規模の小さい電圧印加回路１４により駆動用電圧Ｖｃｃの上昇に伴う消費電流の増大を抑制することができる。また、本実施形態に係る差動増幅回路１０は、図５に示す従来の差動増幅回路に比べ、駆動用電圧Ｖｃｃの上昇に伴う消費電流の増大を抑制することができる。更に、本実施形態に係る差動増幅回路１０は、図６に示す従来の差動増幅回路本体３０Ａに対しての電圧印加回路４０Ｃによる印加電圧不足が顕著に現れる駆動用電圧Ｖｃｃ（ここでは、一例として２．０Ｖ以上４．４Ｖ未満）が電圧線２４に印加されているときの差動増幅回路本体１２に対しての電圧印加回路４０Ｃによる印加電圧不足を解消することができると共に駆動用電圧Ｖｃｃの上昇に伴う消費電流の増大を抑制することができる。
【００４９】
以上詳細に説明したように、本実施形態に係る差動増幅回路１０によれば、駆動用電圧Ｖｃｃが電圧線２４に印加された状態でＮＭＯＳトランジスタ１８のゲート端子に電圧Ｖｒｅｆが、ＮＭＯＳトランジスタ２０のゲート端子に電圧Ｖｉｎが各々印加されると、ＮＭＯＳトランジスタ１８，２０の各ゲート端子に印加された電圧の差に相当する電圧を増幅した電圧Ｖｏｕｔが差動増幅回路本体１２の接続点Ｅから外部回路に出力される。一方、駆動用電圧Ｖｃｃの変動に伴って、並列接続されたＮＭＯＳトランジスタ２６，２８における導通状態のＮＭＯＳトランジスタの個数が変わることによって、ＮＭＯＳトランジスタ１６のゲート端子に印加される電圧としてのＮＭＯＳトランジスタ２６，２８の各ソース端子の共通接続点ＦとＮＭＯＳトランジスタ２６，２８及びＰＭＯＳトランジスタ３０の共通ドレインの接続点Ｇとの間に印加される電圧がＮＭＯＳトランジスタ１６のソース端子及びドレイン端子間を流れる電流の大きさを予め定められた大きさ（本実施形態では、図２に示す実線グラフの消費電流）にするように調整されるので、回路規模の大型化を抑えながら、駆動用電圧の上昇に伴う消費電流の増大を抑制すると共に駆動用電圧の下降に伴う印加電圧不足を解消することができる。
【００５０】
また、本実施形態に係る差動増幅回路１０によれば、差動増幅回路本体１２が、ＰＭＯＳトランジスタ２２Ａ，２２Ｂによって構成されたカレントミラー回路２２を有し、駆動用電圧Ｖｃｃがカレントミラー回路２２を介してＮＭＯＳトランジスタ１８，２０の各ドレイン端子に印加されることにより、ＮＭＯＳトランジスタ１８のドレイン端子に供給される電流量とＮＭＯＳトランジスタ２０のドレイン端子に供給される電流量とがほぼ等しくなるため、差動増幅回路本体１２によって得られる電圧Ｖｏｕｔの信頼度を向上させることができる。
【００５１】
また、本実施形態に係る差動増幅回路１０によれば、駆動用電圧ＶｃｃがＰＭＯＳトランジスタ３０を介してＮＭＯＳトランジスタ２６，２８の各ドレイン端子の共通接続点に印加されることにより、ＰＭＯＳトランジスタ３０が駆動用電圧Ｖｃｃの大きさに応じた負荷として機能するので、ＮＭＯＳトランジスタ１６のゲート端子に印加される電圧Ｖｒｅｆ０を容易に調整することができる。
【００５２】
なお、上記実施形態では、２つのＮＭＯＳトランジスタが並列接続されて構成された並列回路を有する電圧印加回路１４を例に挙げて説明したが、これに限らず、閾値電圧が異なる３つ以上のＮＭＯＳトランジスタが並列接続されて構成された並列回路を有する電圧印加回路を用いても良い。この場合、駆動用電圧Ｖｃｃの変動に伴う電圧Ｖｒｅｆ０の調整をよりきめ細やかに行うことができる。
【００５３】
また、上記実施形態では、カレントミラー回路２２を有する差動増幅回路本体１２を例に挙げて説明したが、これに限らず、カレントミラー回路２２を構成するＰＭＯＳトランジスタ２２Ａ，２２Ｂに代えて、差動増幅回路本体１２がＮＭＯＳトランジスタ１８，２０の各ゲート端子に印加される電圧の差を増幅して出力する機能を損なわないような一対の負荷（例えば、一対の抵抗）を用いても良い。
【００５４】
また、上記実施形態では、ＰＭＯＳトランジスタ３０を有する電圧印加回路１４を例に挙げて説明したが、これに限らず、ＰＭＯＳトランジスタ３０に代えて、ＮＭＯＳトランジスタ１６のドレイン端子及びソース端子に流れる電流の大きさを予め定められた大きさにする電圧Ｖｒｅｆ０を電圧印加回路１４からＮＭＯＳトランジスタ１６のゲート端子に印加可能な負荷（例えば、抵抗）を用いても良い。
【００５５】
また、上記実施形態では、差動増幅回路本体１２に電界効果型トランジスタを用いた場合の形態例を挙げて説明したが、これに限らず、差動増幅回路本体１２にバイポーラ型トランジスタを用いても良い。この場合、バイポーラ型トランジスタのコレクタ端子が電界効果型トランジスタのドレイン端子に、バイポーラ型トランジスタのエミッタ端子が電界効果型トランジスタのソース端子に、バイポーラ型トランジスタのベース端子が電界効果型トランジスタのゲート端子に各々対応するように電界効果型トランジスタに代えてバイポーラ型トランジスタを差動増幅回路本体１２に組み込むようにすれば良い。
【符号の説明】
【００５６】
１０  差動増幅回路
１２  差動増幅回路本体
１４  電圧印加回路
２２  カレントミラー回路
２２Ａ，２２Ｂ，３０  ＰＭＯＳトランジスタ
１６，１８，２０，２６，２８  ＮＭＯＳトランジスタ
【図１】
2011015017.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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