(57)【要約】【課題】本発明は半導体素子の製造方法を提供すること。【解決手段】基板上に下地膜を形成する。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内にマスク膜を形成する。前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。【選択図】図８
2011159963.tif 000002
【特許請求の範囲】
【請求項１】
基板を準備する工程と、
前記基板上に下地膜を形成する工程と、
前記下地膜上に犠牲膜を形成する工程と、
前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する工程と、
前記開口部内にマスク膜を形成する工程と、
前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する工程と、
前記犠牲膜を除去する工程と、
前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記マスク膜は金属膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記酸化物マスクは導電性の金属酸化物で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記酸化物マスクの厚さを減少させる工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記酸化物マスクは前記犠牲膜から突出した部分を有するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記酸化物マスクは第１幅を有する第１部分と前記第１幅よりも大きい第２幅を有する第２部分とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記酸化物マスクの前記第２部分は、前記第１部分との境界面から上部に行くほど幅が漸進的に広くなる部分を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記マスク膜は、前記開口部を部分的に埋め込むように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記マスク膜を形成する前に、前記開口部の側壁上にスペーサを形成する工程と、
前記下地膜パターンを形成する前に、前記スペーサを除去する工程と、をさらに含み、前記スペーサは前記犠牲膜と共に除去することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
スイッチング素子を有する基板を準備する工程と、
前記基板上に順に積層された導電性の下部膜、情報保存膜及び導電性の上部膜を含む下地膜を形成し、前記下部膜が前記スイッチング素子と電気的に接続する工程と、
前記下地膜上に犠牲膜を形成する工程と、
前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する工程と、
前記開口部内に金属膜を形成する工程と、
前記金属膜の一部または全部を酸化させて導電性の金属酸化物からなる酸化物マスクを形成する工程と、
前記犠牲膜を除去する工程と、
前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成し、前記下地膜パターンは順に積層された下部パターン、情報保存パターン及び上部パターンを含み、前記情報保存パターンは不揮発性メモリ素子の情報保存要素であり、
前記下地膜パターンを有する基板上に金属間絶縁膜を形成する工程と、
前記金属間絶縁膜上に前記酸化物マスクと電気的に接続した導電性ラインを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、下地膜をパターニングするためのマスクパターンの形成方法、それを用いた半導体素子の製造方法及びそれによって製造された半導体素子に関する。  
【背景技術】
【０００２】
半導体素子の集積度及び性能が向上するためには、高水準の半導体工程技術が要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７、４７３、６４１号明細書
【特許文献２】大韓民国特許出願公開第２００４−０１１０４８２号明細書
【特許文献３】大韓民国特許公報第１０−０５４６１１６号明細書
【特許文献４】特開２０００−０１２９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は上記従来の半導体素子の製造方法の問題点に鑑みてなされたものであって、本発明の目的は、下地膜をパターニングするための酸化物マスクを含むマスクパターンの形成方法を提供することにある。
【０００５】
本発明の他の目的は、上記酸化物マスクを有する半導体素子の製造方法を提供することにある。
【０００６】
本発明のさらに他の目的は、実質的に垂直した側壁を有する下地膜パターンを形成するためのマスクパターンの形成方法を提供することにある。
【０００７】
本発明のさらに他の目的は、実質的に垂直した側壁を有する情報保存パターンを有する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、酸化物マスクを有する半導体素子の製造方法を提供する。この方法は基板上に下地膜を形成することを含む。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内にマスク膜を形成する。前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。  
【０００９】
いくつかの実施形態において、前記マスク膜は金属膜で形成される。
他の実施形態において、前記酸化物マスクは導電性の金属酸化物で形成される。  
【００１０】
さらに他の実施形態において、前記酸化物マスクの厚さを減少させる工程を行うことをさらに含みうる。
【００１１】
さらに他の実施形態において、前記酸化物マスクの厚さを減少させるために、前記酸化物マスクを部分的に平坦化することをさらに含みうる。
【００１２】
さらに他の実施形態において、前記マスク膜を形成する間に、前記マスク膜の上部領域に欠陥が形成され、前記酸化物マスクを形成する間に、前記マスク膜の上部領域に位置する前記欠陥が除去されうる。
【００１３】
さらに他の実施形態において、前記酸化物マスクは前記下地膜の半分以下の抵抗値を有しうる。
【００１４】
さらに他の実施形態において、前記犠牲膜は第１大きさの厚さに形成され、前記開口部は第２大きさの幅を有するように形成され、前記第１大きさは前記第２大きさに比べて約０．５〜１．５倍の値を有しうる。
【００１５】
さらに他の実施形態において、前記マスク膜及び前記酸化物マスクを含むマスク構造体の高さは前記下地膜の厚さに比べて約１〜３倍の値を有しうる。
【００１６】
さらに他の実施形態において、前記マスク膜及び前記酸化物マスクを含むマスク構造体の高さは前記下地膜の厚さに比べて約１〜１．５倍の値を有しうる。
【００１７】
さらに他の実施形態において、前記マスク膜を形成することは、前記開口部を有する基板上に導電性物質膜を形成し、前記犠牲膜の上部面が露出されるまで前記導電性物質膜を平坦化することを含みうる。
【００１８】
さらに他の実施形態において、前記酸化物マスクは前記犠牲膜から突出した部分を有するように形成することができる。
【００１９】
さらに他の実施形態において、前記酸化物マスクは実質的に垂直した側壁を有しうる。
【００２０】
さらに他の実施形態において、前記酸化物マスクは第１幅を有する第１部分と前記第１幅よりも大きい第２幅を有する第２部分を含みうる。
前記酸化物マスクの前記第１部分は前記開口部内に位置し、前記酸化物マスクの前記第２部分は前記第１部分上に位置しうる。
前記酸化物マスクの前記第２部分は、前記第１部分との境界面から上部に行くほど幅が漸進的に広くなりうる。
【００２１】
さらに他の実施形態において、前記マスク膜は前記開口部を部分的に埋め込むように形成することができる。
【００２２】
さらに他の実施形態において、前記マスク膜を形成する前に前記開口部の側壁上にスペーサを形成し、前記下地膜パターンを形成する前に前記スペーサを除去することをさらに含み、前記スペーサは前記犠牲膜と共に除去することができる。
【００２３】
さらに他の実施形態において、前記下地膜は情報保存物質膜を含み、前記情報保存物質膜は前記下地膜パターン内に残存して情報保存パターンに形成されるが、前記情報保存パターンは不揮発性ＲＡＭの情報保存のための要素（ｅｌｅｍｅｎｔ）とすることができる。
【００２４】
本発明の他の態様によれば、情報保存パターンを有する半導体素子の製造方法を提供する。この方法はスイッチング素子を有する基板を含む。前記基板上に順に積層された導電性の下部膜、情報保存膜及び導電性の上部膜を含む下地膜を形成し、前記下部膜は前記スイッチング素子と電気的に接続される。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内に金属膜を形成する。前記金属膜の一部または全部を酸化させて導電性の金属酸化物からなる酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。ここで、前記下地膜パターンは順に積層された下部パターン、情報保存パターン及び上部パターンを含む。前記情報保存パターンは不揮発性メモリ素子の情報保存要素である。前記下地膜パターンを有する基板上に金属間絶縁膜を形成する。前記金属間絶縁膜上に前記酸化物マスクと電気的に接続された導電性ラインを形成する。
【００２５】
本発明のさらに他の態様によれば、情報保存パターンを有する半導体素子を提供する。この半導体素子は基板上に順に積層された第１パターン、情報保存パターン及び第２パターンを含む。前記第２パターン上にマスク構造体が提供される。前記第１パターン、前記情報保存パターン及び前記第２パターンの側壁は垂直に整列される。前記マスク構造体は導電性の金属酸化膜を含む。
【００２６】
いくつかの実施形態において、前記マスク構造体は前記金属酸化膜下部の金属膜をさらに含みうる。ここで、前記金属酸化膜は前記金属膜を酸化させて形成された膜とすることができる。
【００２７】
他の実施形態において、前記マスク構造体は前記第２パターンの側壁と垂直に整列された側壁を有しうる。
【００２８】
さらに他の実施形態において、前記マスク構造体は第１部分及び前記第１部分上に位置して前記第１部分よりも大幅を有する第２部分を含みうる。
前記マスク構造体の前記第１部分の少なくとも一部及び前記マスク構造体の前記第２部分は前記金属酸化膜に形成することができる。
前記マスク構造体の前記第２部分は前記第１部分との境界面から上部に行くほど幅が漸進的に広くなりうる。
前記マスク構造体の前記第１部分は前記第２パターンの側壁と垂直に整列された側壁を有しうる。
【００２９】
さらに他の実施形態において、前記情報保存パターンは不揮発性ＲＡＭの情報保存のための要素とすることができる。
【００３０】
さらに他の実施形態において、前記基板と前記第１パターンとの間に提供されて前記第１パターンと電気的に接続されたスイッチング素子をさらに含みうる。
【００３１】
さらに他の実施形態において、前記マスク構造体上に提供されて前記マスク構造体と電気的に接続された導電性ラインをさらに含みうる。
【発明の効果】
【００３２】
本発明の実施形態によれば、酸化物マスクを含むマスクパターンを提供することができる。また、前記酸化物マスクを有する半導体素子の製造方法を提供することができる。前記酸化物マスクは下部の金属膜を酸化させて形成することができる。よって、前記酸化物マスク内部にはシーム（ｓｅａｍ）などのような欠陥が形成されない。その結果、シームなどのような欠陥のない酸化物マスクを提供することができる。
【００３３】
また、少なくとも前記酸化物マスクの下部領域は実質的に垂直した側壁を有するように提供することができる。よって、前記酸化物マスクを用いて実質的に垂直した側壁を有する下地膜パターンを形成することができる。よって、互いに隣接する下地膜パターン間の離隔距離を確保し、隣接する下地膜パターン間の電気的ショート（ｓｈｏｒｔ）を防止することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る半導体素子の製造方法を示す工程流れ図である。
【図２】本発明の実施形態に係る半導体素子の製造方法を示す工程流れ図である。
【図３】本発明の実施形態に係る半導体素子の製造方法を示す工程流れ図である。
【図４】本発明の実施形態に係る半導体素子の製造方法を示す工程流れ図である。
【図５】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図６】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図７】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図８】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図９】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１０】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１１】本発明の一実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１２】本発明の他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１４】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１５】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１６】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１７】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１８】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１９】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図２０】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図２１】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図２２】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図２３】本発明のさらに他の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図２４】本発明の実施形態に係る半導体素子の情報保存パターンを説明するための断面図である。
【図２５】本発明の一実施形態に係る半導体素子を説明するための断面図である。
【図２６】本発明の他の実施形態に係る半導体素子を説明するための断面図である。
【図２７】本発明のさらに他の実施形態に係る半導体素子を説明するための断面図である。
【図２８】本発明のさらに他の実施形態に係る半導体素子を説明するための断面図である。
【図２９】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３０】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３１】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３２】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３３】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３４】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３５】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【図３６】本発明の実施形態に係る半導体素子を含む装置及びシステムを示す図である。
【発明を実施するための形態】
【００３５】
以下、添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態に具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００３６】
なお、説明の都合上、図面において、層及び領域の厚さは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在される場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００３７】
図１ないし図４は、本発明の実施形態に係る半導体素子の製造方法を示す工程流れ図である。まず、図１ないし図４を参照して本発明の実施形態に係る半導体素子の製造方法を説明する。
【００３８】
まず、図１に示すように、スイッチング素子を有する基板を準備する（Ｓ１００）。上記スイッチング素子はトランジスタまたはダイオードとする。上記基板上に下地膜（ｕｎｄｅｒ  ｌｙｉｎｇ  ｌａｙｅｒ）を形成する（Ｓ１１０）。上記下地膜は本実施形態においてパターニングするための対象とする。上記下地膜はメモリ素子の情報保存物質を含む膜とすることができる。例えば、上記下地膜は不揮発性ＲＡＭの情報保存のための要素を含みうる。
【００３９】
上記下地膜上に犠牲膜を形成する（Ｓ１２０）。上記犠牲膜はシリコン酸化膜またはシリコン窒化膜などのような物質で形成される。
【００４０】
上記犠牲膜をパターニングして上記犠牲膜を貫通しながら上記下地膜の所定領域を露出させる開口部を形成する（Ｓ１３０）。平面図から見た場合、上記開口部は円形、楕円形、四角形など多様な形状に形成することができる。
【００４１】
上記開口部内にマスク膜を形成する（Ｓ１４０）。上記マスク膜はタングステンなどのような金属物質を含む金属膜で形成される。
【００４２】
上記マスク膜の一部または全部を酸化させる（Ｓ１５０）。上記マスク膜をタングステン膜で形成した場合、上記酸化した膜はタングステン酸化膜で形成される。上記酸化した膜は酸化物マスクを構成することができる。
【００４３】
上記犠牲膜はエッチング工程を用いて除去する（Ｓ１６０）。続いて、上記酸化した膜、すなわち酸化物マスクをエッチングマスクとして用いて上記下地膜をエッチングして下地膜パターンを形成する（Ｓ１７０）。
【００４４】
次に、図２に示すように、図１で説明したようなスイッチング素子を有する基板を準備し（Ｓ２００）、上記基板上に下地膜を形成し（Ｓ２１０）、上記下地膜上に犠牲膜を形成し（Ｓ２２０）、上記犠牲膜をパターニングして開口部を形成する（Ｓ２３０）。
【００４５】
上記開口部を埋め込むマスク膜を形成する（Ｓ２４０）。上記マスク膜はタングステンなどのような金属物質を含む金属膜に形成することができる。上記マスク膜の一部または全部を酸化させる（Ｓ２５０）。上記マスク膜をタングステン膜で形成した場合、上記酸化した膜はタングステン酸化膜に形成することができる。
【００４６】
上記酸化した膜を部分的に平坦化する（Ｓ２６０）。すなわち、上記マスク膜の酸化した部分の一部が残存するように上記酸化したマスク膜を部分的に平坦化することができる。
【００４７】
上記犠牲膜はエッチング工程を用いて除去する（Ｓ２７０）。続いて、上記部分平坦化工程によって残存する上記酸化した膜をエッチングマスクとして用いて上記下地膜をエッチングして下地膜パターンを形成する（Ｓ２８０）。
【００４８】
次に、図３に示すように、図１で説明したようなスイッチング素子を有する基板を準備し（３００）、上記基板上に下地膜を形成し（Ｓ３１０）、上記下地膜上に犠牲膜を形成し（Ｓ３２０）、上記犠牲膜をパターニングして開口部を形成する（Ｓ３３０）。
【００４９】
上記開口部を部分的に埋め込むマスク膜を形成する（Ｓ３４０）。上記マスク膜はタングステンなどのような金属物質を含む金属膜で形成される。例えば、上記マスク膜を形成する工程は、上記開口部を有する基板上にタングステン膜を形成する工程と、上記タングステン膜に対してエッチバック技術または化学機械的ポリッシング工程を用いて上記タングステン膜を平坦化する工程と、上記タングステン膜が上記開口部を部分的に埋め込むように上記タングステン膜を部分エッチングする工程とを含みうる。
【００５０】
上記マスク膜の一部または全部を酸化する（Ｓ３５０）。上記犠牲膜はエッチング工程を用いて除去する（Ｓ３６０）。続いて、上記酸化した膜、すなわち、酸化物マスクをエッチングマスクとして用いて上記下地膜をエッチングして下地膜パターンを形成する（Ｓ３７０）。
【００５１】
次に、図４に示すように、図１で説明したようなスイッチング素子を有する基板を準備し（４００）、上記基板上に下地膜を形成し（Ｓ４１０）、上記下地膜上に犠牲膜を形成し（Ｓ４２０）、上記犠牲膜をパターニングして開口部を形成する（Ｓ４３０）。
【００５２】
上記開口部内に金属酸化物を含むマスク構造体を形成する（Ｓ４４０）。上記マスク構造体を部分的に平坦化する（Ｓ４５０）。ここで、部分的に平坦化された上記マスク構造体の上部領域は金属酸化物からなることができる。金属酸化物からなる部分は酸化物マスクに定義される。上記犠牲膜を除去する（Ｓ４５０）。続いて、上記マスク構造体をエッチングマスクとして用いて上記下地膜をエッチングして下地膜パターン（ｍａｉｎ  ｐａｔｔｅｒｎ）を形成する（Ｓ４６０）。
【００５３】
以下に、本発明の実施形態に係る半導体素子のより具体的な製造方法について説明する。
【００５４】
まず、図５ないし図１１を参照して本発明の一実施形態に係る半導体素子の製造方法について説明する。
図５に示すように基板１を準備する。上記基板１はスイッチング素子を含む半導体基板とする。上記スイッチング素子はトランジスタまたはダイオードなどのような素子とする。このようなスイッチング素子を役割するトランジスタ及びダイオードなどのような素子の製造方法は当業者に開示されているので、これについての詳しい説明は省略する。
【００５５】
上記スイッチング素子を有する基板１上に層間絶縁膜５を形成する。上記層間絶縁膜５はシリコン酸化物などのような絶縁性物質で形成される。
【００５６】
上記層間絶縁膜５を貫通するプラグ７を形成する。上記プラグ７は導電性物質で形成される。例えば、上記プラグ７はポリシリコン、タングステン、チタニウム、タンタル、チタニウム窒化物またはタンタル窒化物などのような導電性物質を含むように形成することができる。
【００５７】
上記プラグ７は上記基板１のスイッチング素子と電気的に接続されうる。例えば、上記スイッチング素子がＭＯＳトランジスタの場合に、上記プラグ７はＭＯＳトランジスタのソース／ドレイン領域のうちのいずれか一つの領域と電気的に接続されうる。
【００５８】
上記プラグ７を有する基板上に第１高さｔ１の下地膜２５を形成する。上記下地膜２５は最終的にパターニングしようとする膜とすることができる。上記下地膜２５は情報保存物質を含む情報保存膜１５を含みうる。
【００５９】
上記情報保存膜１５は不揮発性メモリ素子の情報保存のための物質を含みうる。例えば、上記情報保存膜１５は、ＭＲＡＭの磁気トンネル接合構造体（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（ＭＴＪ）  ｓｔｒｕｃｔｕｒｅ）で形成される。例えば、上記情報保存膜１５は多数の磁性層との間の絶縁非磁性層で形成される。
【００６０】
いくつかの実施形態において、上記下地膜２５は順に積層された下部膜１０及び上記情報保存膜１５を含みうる。
【００６１】
他の実施形態において、上記下地膜２５は順に積層された上記下部膜１０、上記情報保存膜１５及び上部膜２０を含みうる。
【００６２】
上記情報保存膜１５がＭＲＡＭなどのような不揮発性ＲＡＭの情報保存物質に形成される場合、上記下部膜１０は下部電極を構成するための導電性物質膜を含み、上記上部膜２０は上部電極を構成するための導電性物質膜を含みうる。または、上記上部膜２０は上記情報保存膜１５を保護するための導電性のキャッピング膜に形成することができる。上記下部及び上部膜１０、２０のそれぞれはイリジウム膜（Ｉｒ）、白金膜（Ｐｔ）、イリジウム酸化膜（ＩｒＯ）、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、ルテニウム膜（Ｒｕ）またはタンタリウム窒化膜（ＴａＮ）などのような導電性物質膜を用いて単一膜または積層膜で形成される。
【００６３】
上記下地膜２５上に第２高さｔ２を有する犠牲膜３０を形成する。上記犠牲膜３０はシリコン酸化膜またはシリコン窒化膜などのような物質膜で形成される。
【００６４】
上記犠牲膜３０の上記第２高さｔ２は上記下地膜２５の上記第１高さｔ１に比べて約１倍以上約３倍以下の大きさとする。例えば、上記第２高さｔ２は上記第１高さｔ１と同じかまたは大きく、上記第１高さｔ１の約３倍と同じかまたは小さい。
【００６５】
一方、上記犠牲膜３０の上記第２高さｔ２は上記下地膜２５の上記第１高さｔ１に比べて約１倍以上約１．５倍以下の大きさとすることができる。例えば、上記第２高さｔ２は上記第１高さｔ１と同じかまたは大きく、上記第１高さｔ１の約２倍と同じかまたは小さい。
【００６６】
図６に示すように、上記犠牲膜３０をパターニングして開口部３０ａを形成する。上記開口部３０ａは上記下地膜２５の所定領域を露出させる。上記開口部３０ａは溝状とする。しかしながら、本発明はこれに限定されない。例えば、上記開口部３０ａはバー状またはライン状に形成することができる。
【００６７】
いくつかの実施形態において、上記開口部３０ａは実質的に垂直した側壁を有するように形成することができる。
【００６８】
上記開口部３０ａは第１幅Ｄ１を有するように形成する。上記開口部３０ａの上記第１幅Ｄ１は上記犠牲膜３０の上記第２高さｔ１の大きさに比べて０．５倍以上約１．５倍以下の大きさとする。
【００６９】
図７に示すように、上記開口部３０ａ内にマスク膜３５を形成する。上記マスク膜３５は導電性物質膜で形成される。例えば、上記マスク膜３５はタングステン膜などのような金属膜で形成される。上記マスク膜３５は上記下地膜２５と異なる物質で形成される。
【００７０】
上記マスク膜３５を形成する工程は、上記開口部３０ａを有する基板上に導電性物質膜を形成する工程と、上記犠牲膜３０の上部面が露出するまで上記導電性物質膜を平坦化する工程とを含みうる。上記導電性物質膜は物理的気相蒸着（ＰＶＤ）または化学気相蒸着（ＣＶＤ）などのような方法を用いて形成することができる。上記平坦化は化学機械的研磨工程（ＣＭＰ）を用いることができる。上記マスク膜３５を形成する間に、上記マスク膜３５の上部領域にシーム（ｓｅａｍ）などのような欠陥（ｄｅｆｅｃｔ）３７が形成することができる。
【００７１】
図８に示すように、上記マスク膜３５の一部または全部を酸化させることができる。よって、上記マスク膜３５の上部に酸化物マスク４０を形成する。上記酸化物マスク４０は上記下地膜２５に対してエッチング選択比を有しうる。上記マスク膜３５に対して熱処理を行って、上記酸化物マスク４０を形成する。上記酸化物マスク４０は酸化ガスを含む雰囲気で行う急速熱処理（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）を用いて形成することができる。これとは異なって、上記酸化物マスク４０は酸素ラジカル（ｒａｄｉｃａｌ）を用いる酸化工程で形成するか、プラズマを用いるプラズマ酸化工程で形成するか、または酸化ガス雰囲気の炉（ｆｕｒｎａｃｅ）で熱処理を行う酸化工程で形成される。
【００７２】
上記マスク膜３５に対する熱処理工程は、上記下地膜２５の特性劣化を発生させない温度で行うことができる。例えば、上記下地膜２５がＭＲＡＭの情報保存物質を含む場合、上記熱処理工程は約４００℃〜約７００℃の温度で行うことができる。上記熱処理工程は約５００ｓｃｃｍ〜約２０００ｓｃｃｍの酸化ガス流量（ｆｌｏｗ  ｒａｔｅ）、約６０秒〜約３０分間行うことができる。
【００７３】
上記マスク膜３０がタングステン膜などのような金属膜で形成される場合、上記酸化物マスク４０はタングステン酸化膜などのような金属酸化膜で形成される。上記酸化物マスク４０は上記マスク膜３０から成長して形成する。
【００７４】
いくつかの実施形態において、上記マスク膜３５の一部が残存する場合、順に積層された上記マスク膜３５及び上記酸化物マスク４０はマスク構造体またはマスクパターン４５として定義される。上記マスク膜３５の一部が残存する場合、上記マスク膜３５内に上記欠陥３７’の一部が残存しうるが、上記酸化物マスク４０内には上記欠陥３７’がすべて除去されている。言い換えれば、上記マスクパターン４５内において、上記酸化物マスク４０が位置する部分にはシームなどのような欠陥はない。
【００７５】
他の実施形態において、上記マスク膜３５全体が酸化して上記酸化物マスク４０として形成される場合、上記酸化物マスク４０はマスク構造体またはマスクパターン４５として定義される。
【００７６】
上記マスクパターン４５の一部は上記犠牲膜３０から突出した部分を有しうる。すなわち、上記マスクパターン４５の上記酸化物マスク４０の一部は上記開口部３０ａ内に位置して残り部分は上記犠牲膜３０から突出しうる。
【００７７】
図９に示すように、上記マスクパターン４５をエッチングマスクとして用いて上記犠牲膜３０をエッチングして除去する。
【００７８】
図１０に示すように、上記マスクパターン４５をエッチングマスクとして用いて上記下地膜２５をエッチングして下地膜パターン２５ａを形成する。上記下地膜２５が順に積層された上記下部膜１０、上記情報保存膜１５及び上部膜２０を含む場合、上記下地膜パターン２５ａは順に積層された下部パターン１０ａ、情報保存パターン１５ａ及び上部パターン２０ａを含むように形成する。
【００７９】
上記マスクパターン４５は実質的に垂直した側壁を有するように形成する。そして、上記マスクパターン４５下部の上記下地膜パターン２５ａも実質的に垂直した側壁を有するように形成する。よって、互いに隣接する下地膜パターン２５ａ間の離隔距離を確保することができる。また、互いに隣接する下地膜パターン２５ａ間に電気的ショート（ｓｈｏｒｔ）が発生することを防止することができる。
【００８０】
上記情報保存パターン１５ａは不揮発性メモリ素子の情報保存要素とすることができる。例えば、上記情報保存パターン１５ａは磁気抵抗ラム（ＭＲＡＭ）の磁気トンネル接合構造体（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（ＭＴＪ）  ｓｔｒｕｃｔｕｒｅ）に形成することができる。例えば、上記情報保存パターン１５ａは多数の磁性層間の絶縁非磁性層で形成される。上記情報保存パターン１５ａはスピン伝達トルク磁気抵抗ラム（ＳＴＴ−ＭＲＡＭ；Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）の情報保存要素とすることができる。このようなＭＲＡＭは一般に開示されているので、上記情報保存パターン１５ａの詳しい構造については省略する。一方、上記情報保存パターン１５ａはＭＲＡＭに限定されず、多様な抵抗ラム（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ；ＲＲＡＭ）の情報保存要素として形成することができる。例えば、上記情報保存パターン１５ａは、転移金属酸化膜などのように電気的パルスによって可逆的に抵抗が変化する情報保存物質（ｄａｔａ  ｓｔｏｒａｇｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）を含みうる。
【００８１】
上記酸化物マスク４０は上記下地膜パターン２５ａの上記情報保存パターン１５ａの抵抗よりも半分以下の抵抗を有するように形成することができる。ここで、不揮発性メモリ素子に用いられる上記情報保存パターン１５ａは抵抗が低い「０」状態  と抵抗が高い「１」状態にプログラムすることができる。不揮発性メモリ素子において、記録及び判読動作の信頼性ある実行のために、上記酸化物マスク４０は「０」状態にプログラムされた上記情報保存パターン１５ａの抵抗値の半分以下の抵抗値を有するように形成することができる。
【００８２】
図１１に示すように、上記下地膜パターン２５ａを有する基板上に金属間絶縁膜５０を形成することができる。上記金属間絶縁膜５０はシリコン酸化膜で形成される。上記金属間絶縁膜５０は上記マスクパターン４５の上部面を露出させるように平坦な上部面を有するように形成することができる。例えば、上記金属間絶縁膜５０を形成する工程は、上記下地膜パターン２５ａを有する基板上に絶縁性物質膜を形成する工程と、上記マスクパターン４５が露出するまで上記絶縁性物質膜を平坦化する工程とを含みうる。
【００８３】
上記金属間絶縁膜５０上に導電性ライン５５を形成する。上記導電性ライン５５は上記マスクパターン４５と電気的に接続する。上記導電性ライン５５は、タングステン、アルミニウムまたは銅などのような金属物質で形成される。
【００８４】
いくつかの実施形態において、図１１に示す上記導電性ライン５５を形成する工程は図１２のように変形することができる。図１２に示すように、上記下地膜パターン２５ａを有する基板上に上記下地膜パターン２５ａを覆う金属間絶縁膜１５０を形成する。上記金属間絶縁膜１５０はシリコン酸化膜で形成される。上記金属間絶縁膜１５０を貫通して上記マスクパターン４５を露出させるホール１５１を形成する。続いて、上記ホール１５１を埋め込み、上記マスクパターン４５と電気的に接続する上部プラグ１５３を形成する。上記金属間絶縁膜１５０上に上記上部プラグ１５３と電気的に接続する導電性ライン１５５を形成する。
【００８５】
上記上部プラグ１５３及び上記導電性ライン１５５を形成する工程は、上記ホール１５１を有する基板上に上記ホール１５１を埋め込む導電性物質膜を形成する工程と、上記導電性物質膜をパターニングする工程とを含みうる。これとは異なって、上記上部プラグ１５３及び上記導電性ライン１５５を形成する工程は、デュアルダマシン工程を用いて上記金属間絶縁膜１５０を貫通して上記マスクパターン４５を露出させるホール１５１及び上記ホール１５１を横切るトレンチを形成する工程と、上記ホール１５１及びトレンチを埋め込む導電性物質膜を形成する工程とを含みうる。これとは異なって、上記上部プラグ１５３及び上記導電性ライン１５５を形成する工程は上記ホール１５１を埋め込む上記上部プラグ１５３を形成した後、上記上部プラグ１５３を覆う導電性物質膜を形成する工程と、上記導電性物質膜をパターニングする工程とを含みうる。
【００８６】
本発明は上述の実施形態に限定されず、他の形態に具体化されうる。以下において、上述した実施形態に対して他の形態に具体化された例示的な実施形態を説明する。
【００８７】
まず、図１３及び図１４を参照して他の形態に具体化された実施形態を説明する。
図１３に、図５ないし図８で説明したような基板を準備することができる。例えば、図８で説明した上記酸化物マスク４０が形成された基板を準備することができる。図８で説明した上記酸化物マスク４０の厚さを減少させる工程を行って厚さが減少された酸化物マスク２４０を形成することができる。例えば、図８の上記酸化物マスク４０を部分的に平坦化して厚さが減少された酸化物マスク２４０を形成することができる。上記部分的な平坦化は化学機械的平坦化工程（ＣＭＰ）またはエチバック技術を用いて行うことができる。このように、上記酸化物マスク４０の厚さを減少させる程度は、上記酸化物マスク４０の全体的な抵抗特性及び厚さを考慮して決定することができる。例えば、上記酸化物マスク４０を含む上記マスクパターン４５の厚さが上記下地膜２５の厚さに比べて約３倍以上の大きさである場合、上記マスクパターン４５を上記下地膜２５の厚さに比べて約３倍以下の厚さで形成するため、上記酸化物マスク４０の厚さを減少させる工程を行うことができる。その結果、上記マスクパターン４５の厚さは上記下地膜２５の厚さに比べて約１倍以上約３倍以下の大きさを有しうる。
【００８８】
順に積層された上記マスク膜３５及び上記酸化物マスク２４０はマスク構造体またはマスクパターン２４５に定義される。
【００８９】
いくつかの実施形態において、上記部分平坦化工程間に、上記犠牲膜３０の厚さが上記第２厚さｔ２よりも小さい第３厚さｔ３に減少しうる。
【００９０】
図１４を参照すると、図９及び図１０で説明したように、上記マスクパターン２４５をエッチングマスクとして用いて上記犠牲膜３０を除去した後、上記下地膜２５をエッチングすることができる。その結果、上記マスクパターン２４５下部に下地膜パターン２２５ａが形成することができる。上記下地膜パターン２２５ａは図１０で説明したように順に積層された下部パターン２１０ａ、情報保存パターン２１５ａ及び上部パターン２２０ａを含むように形成することができる。
【００９１】
次に、図１５ないし図１７に示すように、さらに他の形態に具体化された実施例を説明する。
図１５に示すように、図５及び図６で説明したような基板を準備することができる。例えば、図６に説明の上記開口部３０ａを有する基板を準備することができる。続いて、上記開口部３０ａの側壁上にスペーサ３３３を形成することができる。上記スペーサ３３３を形成する工程は、上記開口部３０ａを有する基板上にスペーサ膜を形成する工程と、上記スペーサ膜を異方性エッチングする工程とを含みうる。上記スペーサ３３３を形成することで、図６の上記開口部３０ａに比べて幅が細くなった開口部３３０ａを形成することができる。
【００９２】
上記スペーサ３３３は上記犠牲膜３０と同一エッチング選択比を有する物質で形成される。例えば、上記スペーサ３３３は上記犠牲膜３０と同一物質で形成される。
【００９３】
図１６に示すように、上記開口部３３０ａ内にマスク膜３３５を形成し、上記マスク膜３３５の一部または全部を酸化させて酸化物マスク３４０を形成することができる。上記マスク膜３３５及び上記酸化物マスク３４０はマスクパターン３４５を構成する。上記酸化物マスク３４０はタングステン酸化物などのような金属酸化物で形成される。
【００９４】
いくつかの実施形態において、図１３で説明したように、上記酸化物マスク３４０の厚さを減少させうる。例えば、上記酸化物マスク３４０を部分的に平坦化することができる。これとは異なって、上記酸化物マスク３４０の厚さを減少させるための部分平坦化工程を省略することができる。
【００９５】
図１７に示すように、上記マスクパターン３４５をエッチングマスクとして用いて上記犠牲膜３０及び上記スペーサ３３３をエッチングして除去することができる。続いて、上記マスクパターン３４５をエッチングマスクとして用いて上記下地膜２５をエッチングして下地膜パターン３２５ａを形成する。上記下地膜パターン３２５ａは順に積層された下部パターン３１０ａ、情報保存パターン３１５ａ及び上部パターン３２０ａを含むように形成する。上記下地膜パターン３２５ａは上記プラグ７と電気的に接続する。
【００９６】
上記スペーサ３３３を用いて形成された上記情報保存パターン３１５ａは、図１０における上記情報保存パターン１５ａよりも狭い幅を有するように形成することができる。よって、情報保存パターン１５ａと接触する物質膜との界面面積を最小化することができるので、さらに低全力でメモリ素子を実現することができる。
【００９７】
次に、図１８ないし図２０を参照して、さらに他の形態に具体化された実施形態を説明する。
図１８に示すように、図５で説明したような下地膜２５を有する基板を準備することができる。上記下地膜２５上に犠牲膜４３０を形成する。上記犠牲膜４３０をパターニングして上記下地膜２５の所定領域を露出させて第１幅Ｄ１’を有する開口部４３０ａを形成する。
【００９８】
続いて、上記開口部４３０ａを有する基板上にマスク物質膜を形成し、上記マスク物質膜を平坦化する。その結果、上記開口部４３０ａ内にマスク膜４３０を形成する。上記マスク膜４３０はタングステンなどのような金属膜で形成される。
【００９９】
図１９に示すように、上記マスク膜４３０の一部または全部を酸化させるための工程を行って酸化物マスク４４０を形成することができる。上記開口部４３０ａ内に位置する上記酸化物マスク４４０の部分は上記開口部４３０ａと同一の第１幅Ｄ１’を有するように形成され、上記犠牲膜４３０から突出した上記酸化物マスク４４０の部分は上記開口部４３０ａの第１幅Ｄ１’よりも大きい第２幅Ｄ２に形成する。
【０１００】
一方、上記犠牲膜４３０から突出した上記酸化物マスク４４０の部分は、下部から上部に行くほど幅が漸進的に広くなる部分を含むように形成する。
【０１０１】
順に積層された上記マスク膜４３５及び上記酸化物マスク４４０は、マスク構造体またはマスクパターン４４５に定義される。ここで、上記マスク膜４３０が全部酸化されて上記酸化物マスク４４０が形成される場合、上記マスクパターン４４５は上記酸化物マスク４４０からなる。
【０１０２】
上記酸化物マスク４４０を形成するための酸化工程は、約４００℃〜約７００℃の温度、約１０００ｓｃｃｍ〜約２０００ｓｃｃｍの酸化ガス流量（ｆｌｏｗ  ｒａｔｅ）、約６０秒〜約３０分間行う。ここで、上記酸化物マスク４４０は上記第１幅Ｄ１’を有する部分と、上記第２幅Ｄ２を有する部分に形成する。上記第２幅Ｄ２の大きさは上記酸化工程の温度が高いほど、そして上記酸化ガスの供給量が増加するほど大きくなる。上記酸化物マスク４４０の厚さは上記工程時間が長くなるほど大きくなる。
【０１０３】
図２０に示すように、上記マスクパターン４４５をエッチングマスクとして用いて上記犠牲膜４３０をエッチングして除去することができる。続いて、上記マスクパターン４４５をエッチングマスクとして用いて上記下地膜２５をエッチングして下地膜パターン４２５ａを形成する。上記下地膜パターン４２５ａは実質的に垂直である側壁を有するように形成する。上記マスクパターン４４５は上部領域よりも相対的に小さな第１幅Ｄ１’の下部領域を有するように形成する。そして、上記下地膜パターン４２５ａは上記マスクパターン４４５の上記下部領域の側壁に沿って上記下地膜２５がエッチングされて形成される。よって、上記下地膜パターン４２５ａの幅は上記マスクパターン４４５の下部領域の上記第１幅Ｄ１’と実質的に同一とする。上記マスクパターン４４５の下部領域の側壁と上記下地膜パターン４２５ａの側壁は垂直整列される。
【０１０４】
上記下地膜パターン４２５ａは、順に積層された下部パターン４１０ａ、情報保存パターン４１５ａ及び上部パターン４２０ａを含むように形成する。上記下地膜パターン４２５ａは上記プラグ７と電気的に接続する。
【０１０５】
続いて、上記下地膜パターン４２５ａを有する基板上に図１１または図１２で説明したような導電性ライン５５、１５５を形成するための工程を行うことができる。
【０１０６】
図２１ないし図２３を参照して、さらに他の形態に具体化された実施形態を説明する。
図２１に示すように、図５及び図６で説明した上記犠牲膜３０及び上記開口部３０ａを有する基板を準備することができる。続いて、上記開口部３０ａを部分的に埋め込むマスク膜５３５を形成する。上記マスク膜５３５はタングステンなどのような金属膜で形成される。上記マスク膜５３５を形成する工程は、上記開口部３０ａを有する基板上にマスク物質膜を形成する工程と、上記マスク物質膜をエッチングする工程とを含みうる。これとは異なって、上記マスク膜５３５を形成する工程は、上記開口部３０ａを有する基板上にマスク物質膜を形成する工程と、上記マスク物質膜を平坦化する工程と、上記マスク物質膜をエッチングする工程とを含みうる。
【０１０７】
図２２に示すように、上記マスク膜５３５を酸化させて酸化物マスク５４０を形成することができる。上記酸化物マスク５４０は上記開口部３０ａ内に形成する。上記酸化物マスク５４０はマスク構造体またはマスクパターンに定義される。
【０１０８】
いくつかの実施形態において、上記マスク膜５３５は全体が酸化されて上記酸化物マスク４４０に形成することができる。これとは異なって、上記マスク膜５３５は一部が酸化することができる。すなわち、図２２に図示しないが、上記マスク膜５３５の一部が上記酸化物マスク５４０下部に残存しうる。
【０１０９】
いくつかの実施形態において、図１３に説明したように、上記酸化物マスク５４０を部分的に平坦化させることができる。
【０１１０】
いくつかの実施形態において、図１５に説明したように、上記開口部３０ａの側壁上にスペーサを形成した後、上記開口部３０ａ内に上記マスク膜５３５を形成することができる。
【０１１１】
図２３に示すように、上記酸化物マスク５４０をエッチングマスクとして用いて上記犠牲膜３０をエッチングして除去することができる。続いて、上記酸化物マスク５４０をエッチングマスクとして用いて上記下地膜２５をエッチングして下地膜パターン５２５ａを形成する。
【０１１２】
上記下地膜パターン５２５ａは、順に積層された下部パターン５１０ａ、情報保存パターン５１５ａ及び上部パターン５２０ａを含むように形成する。上記下地膜パターン５２５ａは上記プラグ７と電気的に接続する。
【０１１３】
続いて、上記下地膜パターン５２５ａを有する基板上に図１１または図１２で説明したような導電性ライン５５、１５５を形成するための工程を行う。
【０１１４】
上述した上記情報保存パターン１５ａ、２１５ａ、３１５ａ、４１５ａ、５１５ａは、ＭＲＡＭの磁気トンネル接合構造体（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（ＭＴＪ）  ｓｔｒｕｃｔｕｒｅ）を有しうる。例えば、上述した上記情報保存パターン１５ａ、２１５ａ、３１５ａ、４１５ａ、５１５ａは、図２４に示すように、第１膜１１、トンネル絶縁膜１２及び第２膜１３を含みうる。上記トンネル絶縁膜１２は上記第１膜１１と上記第２膜１３との間に位置しうる。上記第１及び第２膜１１、１３のそれぞれは単一層または複合層に形成する。上記第１膜１１及び上記第２膜１３のうちいずれか一つ１１は特定極性（ｐｏｌａｒｉｔｙ）の固定層として提供され、残り一つ１３は外部からの電流または磁場（ｆｉｅｌｄ）によって極性が変化しうる自由層として提供する。上記自由層１３の極性変化に従って上記情報保存パターン１５ａ、２１５ａ、３１５ａ、４１５ａ、５１５ａの抵抗値が変化しうる。
【０１１５】
次に、上記マスクパターンを用いてパターニングされた上記下地膜パターンを有する半導体素子について説明する。
【０１１６】
まず、図２５を参照して本発明の一実施形態に係る半導体素子を説明する。
図２５に示すように、基板６００が提供される。上記基板６００は半導体物質を含む半導体基板とすることができる。上記基板６００にスイッチング素子ＳＷが提供される。上記スイッチング素子ＳＷはＭＯＳトランジスタとすることができる。例えば、上記スイッチング素子ＳＷは上記基板６００上に形成されたゲートパターン６１３及び上記ゲートパターン６１３両側の上記基板６００内に形成されたソース／ドレイン領域６１５ａ、６１５ｂを含むＭＯＳトランジスタとすることができる。上記ゲートパターン６１３は上記基板６００の活性領域上に順に積層されたゲート誘電膜６０５及びゲート電極６１０を含みうる。上記ゲート電極６１０は上記基板６００の活性領域上に形成されてフィールド領域上に延長されてワードラインの役割をすることができる。上記ゲート誘電膜６０５はシリコン酸化膜及び／または高誘電膜（ｈｉｇｈ−ｋ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）に形成されうる。上記高誘電膜はシリコン酸化膜より遺伝定数が大きい誘電体として定義される。
【０１１７】
上記スイッチング素子ＳＷを有する基板６００上に第１層間絶縁膜６２０が提供される。上記第１層間絶縁膜６２０上に第１導電性ライン６３０が提供される。上記ソース／ドレイン領域６１５ａ、６１５ｂのうちいずれか一つの領域６１５ｂと上記第１導電性ライン６３０との間に導電性プラグ６２５が提供される。よって、上記第１導電性ライン６３０と上記ソース／ドレイン領域６１５ａ、６１５ｂのうちいずれか一つの領域６１５ｂは上記導電性プラグ６２５によって電気的に接続される。
【０１１８】
本実施形態に係る半導体素子がＭＲＡＭの場合、上記第１導電性ライン６３０はソースラインとして定義される。
【０１１９】
上記第１導電性ライン６３０を有する基板６００上に第２層間絶縁膜６３５が提供される。上記第１及び第２層間絶縁膜６２０、６３５を貫通して上記ソース／ドレイン領域６１５ａ、６１５ｂのうちいずれか一つの領域６１５ａと電気的に接続されたプラグ構造体６４０が提供される。上記プラグ構造体６４０はポリシリコン膜、タングステン膜、チタニウム膜、タンタル膜、チタニウム窒化膜、タンタル窒化膜またはタングステン酸化膜などのような導電性物質膜で形成される。
【０１２０】
上記第２層間絶縁膜６３５上に、上述した上記下地膜パターン２５ａ、２２５ａ、３２５ａ、４２５ａ、５２５ａに対応する下地膜パターン７２５ａが提供される。上記下地膜パターン７２５ａは、順に積層された下部パターン７１０ａ、情報保存パターン７１５ａ及び上部パターン７２０ａを含むように形成する。上記下地膜パターン７２５ａは上記プラグ構造体６４０と電気的に接続する。
【０１２１】
上記情報保存パターン７１５ａは不揮発性メモリ素子の情報保存要素とすることができる。例えば、上記情報保存パターン７１５ａは磁気抵抗ＲＡＭ（ＭＲＡＭ）の磁気トンネル接合構造体で形成される。例えば、上記情報保存パターン７１５ａは多数の磁性層間の絶縁非磁性層で形成される。上記情報保存パターン７１５ａはスピン伝達トルク磁気抵抗ＲＡＭ（ＳＴＴ−ＭＲＡＭ；Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）の情報保存要素（ｅｌｅｍｅｎｔ）とすることができる。このようなＭＲＡＭはすでに公知されているため、上記情報保存パターン７１５ａの詳しい構造については省略する。
【０１２２】
一方、上記情報保存パターン７１５ａはＭＲＡＭに限らず、多様な抵抗ＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ；ＲＲＡＭ）の情報保存要素として形成される。例えば、上記情報保存パターン７１５ａは転移金属酸化膜などのように電気的パルスによって可逆的に抵抗が変化する情報保存物質（ｄａｔａ  ｓｔｏｒａｇｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）を含みうる。
【０１２３】
上記下地膜パターン７２５ａ上に導電性のマスクパターン７４５が提供される。上記マスクパターン７４５は、図１０の上記マスクパターン４５、図１４の上記マスクパターン２４５、図１７の上記マスクパターン３４５、図２３の上記マスクパターン５４０のうちいずれか一つに相当しうる。上記マスクパターン７４５は順に積層されたマスク膜７３５及び酸化物マスク７４０を含みうる。上記マスク膜７３５はタングステンなどのような金属物質に形成され、上記酸化物マスク７４０はタングステン酸化物などのような金属酸化物に形成されうる。
【０１２４】
いくつかの実施形態において、上記マスク膜７３５は省略され、上記マスクパターン７４５は酸化物マスク７４０からなる。これとは異なって、上記マスクパターン７４５は順に積層されたマスク膜７３５及び酸化物マスク７４０に形成される。
【０１２５】
上記下地膜パターン７２５ａ及び上記マスクパターン７４５の側壁を覆う金属間絶縁膜７６５が提供される。上記金属間絶縁膜７６５上に第２導電性ライン７７５が提供される。
【０１２６】
いくつかの実施形態において、上記第２導電性ライン７７５と上記マスクパターン７４５との間に介在された上部プラグ７７０が提供される。これとは異なって、上記上部プラグ７７０が省略され、上記第２導電性ライン７７５と上記マスクパターン７４５が直接電気的に接続される。
【０１２７】
次に、図２６を参照して、本発明の他の実施形態に係る半導体素子を説明する。
図２６に示すように、図２５で説明したようなスイッチング素子ＳＷ、上記層間絶縁膜６２０、６３５及び上記プラグ構造体６４０を有する基板を準備することができる。上記第２層間絶縁膜６３５上に、上述した上記下地膜パターン２５ａ、２２５ａ、３２５ａ、４２５ａ、５２５ａに対応する下地膜パターン８２５ａが提供される。上記下地膜パターン８２５ａは順に積層された下部パターン８１０ａ、情報保存パターン８１５ａ及び上部パターン８２０ａを含むように形成される。上記下地膜パターン８２５ａは上記プラグ構造体６４０と電気的に接続される。
【０１２８】
上記下地膜パターン８２５ａ上に導電性のマスクパターン８４５が提供される。上記マスクパターン８４５は図２０の上記マスクパターン４４５に対応しうる。
【０１２９】
いくつかの実施形態において、上記マスクパターン４４５は酸化物マスク８４０として形成される。これとは異なって、上記マスクパターン４４５は順に積層されたマスク膜８３５及び酸化物マスク８４０で形成される。
【０１３０】
上記マスクパターン８４５の上記酸化物マスク８４０は、第１側壁を有する第１部分８４０ａと、上記第１側壁と異なる勾配の第２側壁を有する第２部分８４０ｂを含みうる。上記酸化物マスク８４０の上記第１部分８４０ａは実質的に垂直した側壁を有するように形成され、上記第２部分８４０ｂは上に向うほど幅が大きくなる傾いた側壁を有するように形成される。言い換えれば、上記第１部分８４０ａと上記第２部分８４０ｂとの間の境界面Ｂから上記第２部分８４０ｂの上部面に行くほど幅が大きくなる。よって、上記マスクパターン８４５は第１幅を有する部分８３５、８４０ａと上記第１幅より大幅を有する部分８４０ｂからなる。
【０１３１】
上記マスクパターン８４５を有する基板上に金属間絶縁膜８６５が提供される。上記金属間絶縁膜８６５上に上記マスクパターン８４５と電気的に接続する第２導電性ライン８７５が提供される。
【０１３２】
いくつかの実施形態において、上記第２導電性ライン８７５は上記マスクパターン８４５と直接接触しうる。これとは異なって、上記第２導電性ライン８７５と上記マスクパターン８４５は上部プラグによって電気的に接続される。
【０１３３】
次に、図２７を参照して、本発明のさらに他の実施形態に係る半導体素子を説明する。
図２７に示すように、基板９００が提供される。上記基板９００は半導体物質を含む半導体基板とすることができる。図２５と同様に、上記基板９００にスイッチング素子ＳＷ’が提供される。上記スイッチング素子ＳＷ’はＭＯＳトランジスタとすることができる。例えば、上記スイッチング素子ＳＷ’は上記基板９００上に形成されたゲートパターン９１３及び上記ゲートパターン９１３両側の上記基板９００内に形成されたソース／ドレイン領域９１５ａ、９１５ｂを含むＭＯＳトランジスタとすることができる。上記ゲートパターン９１３は上記基板９００の活性領域上に順に積層されたゲート誘電膜９０５及びゲート電極９１０を含みうる。上記ゲート電極９１０は上記基板９００の活性領域上に形成され、フィールド領域上に延長されてワードラインの役割をする。
【０１３４】
上記スイッチング素子ＳＷ’を有する基板９００上に第１層間絶縁膜９２０が提供される。上記第１層間絶縁膜９２０上に第１導電性ライン９３０が提供される。上記ソース／ドレイン領域９１５ａ、９１５ｂのうちいずれか一つの領域９１５ｂと上記第１導電性ライン９３０との間に導電性プラグ９２５が提供される。
【０１３５】
本実施形態に係る半導体素子がＭＲＡＭの場合、上記第１導電性ライン９３０はソースラインとして定義される。
【０１３６】
上記第１導電性ライン９３０を有する基板９００上に第２層間絶縁膜９３５が提供される。上記第２層間絶縁膜９３５にＭＲＡＭのデジットライン９４０が提供される。
【０１３７】
上記デジットライン９４０を有する基板上に第３層間絶縁膜９４５が提供される。上記第１ないし第３層間絶縁膜９２０、９３５、９４５を貫通するプラグ構造体９５０が提供される。上記第３層間絶縁膜９４５上に下部電極９５５が提供される。上記下部電極９５５の側壁を覆う第４層間絶縁膜９５７が提供される。
【０１３８】
上記下部電極９５５上に上述した上記下地膜パターン２５ａ、２２５ａ、３２５ａ、４２５ａ、５２５ａに対応する下地膜パターン１０２５ａが提供される。上記下地膜パターン１０２５ａは、順に積層された下部パターン１０１０ａ、情報保存パターン１０１５ａ及び上部パターン１０２０ａを含むように形成される。
【０１３９】
上記下地膜パターン１０２５ａ上に導電性のマスクパターン１０４５が提供される。上記マスクパターン１０４５は、図１０の上記マスクパターン４５、図１４の上記マスクパターン２４５、図１７の上記マスクパターン３４５、図２３の上記マスクパターン５４０のうちいずれか一つに対応しうる。
【０１４０】
いくつかの実施形態において、上記マスクパターン１０４５は酸化物マスク１０４０からなる。これとは異なって、上記マスクパターン１０４５は順に積層されたマスク膜１０３５及び酸化物マスク１０４０で形成される。
【０１４１】
上記下地膜パターン１０２５ａ及び上記マスクパターン１０４５の側壁を覆う金属間絶縁膜１０６５が提供される。上記金属間絶縁膜１０６５上に第２導電性ライン１０７５が提供される。
【０１４２】
いくつかの実施形態において、上記第２導電性ライン１０７５と上記マスクパターン１０４５は直接電気的に接続される。これとは異なって、上記第２導電性ライン１０７５と上記マスクパターン１０４５との間に介在された上部プラグが提供され、上記第２導電性ライン１０７５と上記マスクパターン１０４５は上部プラグによって電気的に接続される。
【０１４３】
次に、図２８を参照して、本発明のさらに他の実施形態に係る半導体素子を説明する。
図２８に示すように、図２７で説明した上記下部電極９５５上に、上述した上記下地膜パターン２５ａ、２２５ａ、３２５ａ、４２５ａ、５２５ａに対応する下地膜パターン１１２５ａが提供される。上記下地膜パターン１１２５ａは、順に積層された下部パターン１１１０ａ、情報保存パターン１１１５ａ及び上部パターン１１２０ａを含むように形成される。
【０１４４】
上記下地膜パターン１１２５ａ上に導電性のマスクパターン１１４５が提供される。上記マスクパターン１１４５は酸化物マスク１０４０で形成されるか、または順に積層されたマスク膜１１３５及び酸化物マスク１１４０で形成される。
【０１４５】
上記マスクパターン１１４５は図２６で説明したマスクパターン８４５に対応しうる。よって、図２６で説明したように、上記マスクパターン１１４５は、第１側壁を有する第１部分と、上記第１側壁と異なる勾配の第２側壁を有する第２部分を含みうる。上記第１及び第２部分に対して図２６で説明しているので、ここでの詳しい説明は省略する。
【０１４６】
上記マスクパターン１１４５を有する基板上に金属間絶縁膜１１６５が提供される。上記金属間絶縁膜１１６５上に上記マスクパターン１１４５と電気的に接続する第２導電性ライン１１７５が提供される。
【０１４７】
いくつかの実施形態において、上記第２導電性ライン１１７５と上記マスクパターン１１４５との間に上部プラグ１１７０が提供される。これとは異なって、上記上部プラグ１１７０が省略されて上記第２導電性ライン１１７５と上記マスクパターン８４５は直接電気的に接続される。
【０１４８】
本発明の実施形態に係る半導体素子は、多様な形態の装置及び／またはシステムとして実現されるか、または多様な装置及び／またはシステムの一構成要素として用いることができる。例えば、上述した半導体素子は多様な形態のメモリ装置、例えば多様な形態のメモリカード、ＵＳＢメモリ、固相ドライバ（ｓｏｌｉｄ−ｓｔａｔｅ、ｄｒｉｖｅｒ）などを実現するのに適用される。
【０１４９】
図２９はメモリ１３１０とメモリコントローラ１３２０を含む装置を概略的に図示する。上記メモリ１３１０は上述した本発明の実施形態のうちのいずれか一つの実施形態によって形成された情報保存パターンを含みうる。上記メモリコントローラ１３２０は上記メモリ１３１０の動作を制御する入力信号を供給することができる。例えば、上記メモリコントローラ１３２０は命令語及びアドレス信号を提供することができる。上記メモリコントローラ１３２０は受信した制御信号に基づいて上記メモリ１３１０を制御する。
【０１５０】
上記メモリ１３１０及び／または上記コントローラ１３２０は、多様な形態のパッケージを用いて実装することができる。例えば、上記メモリ１３１０及び／または上記コントローラ１３２０は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ‐Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装される。
【０１５１】
図３０は、インターフェース１３１５に接続されたメモリ１３１０を含む装置を概略的に図示する。上記メモリ１３１０は上述した本発明の実施形態のうちのいずれか一つの実施形態によって形成された情報保存パターンを含みうる。上記インターフェース１３１５は外部から発生した入力信号を提供することができる。例えば、上記インターフェース１３１５は命令語及びアドレス信号を提供することができる。
【０１５２】
図３１はメモリカード１３３０を概略的に示す図である。図２９で説明した上記メモリ１３１０と上記メモリコントローラ１３２０はメモリカード１３３０として実現される。上記メモリカード１３３０は、電子装置、例えばデジタルカメラ、コンピュータなどのような装置に用いるためのメモリカードとすることができる。
【０１５３】
図３２は携帯装置１４００を概略的に示す図である。携帯装置１４００は、ＭＰ３、ビデオ再生機、ビデオ及びオーディオ再生機などとすることができる。上記携帯装置１４００はメモリ１３１０及びメモリコントローラ１３２０を含みうる。上記メモリ１３１０は、上述した本発明の実施形態のうちのいずれか一つの実施形態によって形成された情報保存パターンを含みうる。上記携帯装置１４００は、エンコーダ及びデコーダＥＤＣ、１４１０、表現部１４２０及びインターフェース１４３０を含みうる。データビデオ、オーディオなどは上記メモリコントローラ１３２０を経由して上記メモリ１３１０と上記エンコーダ及びデコーダＥＤＣ、１４１０との間で交換する。点線で示すように、データは上記メモリ１３１０と上記エンコーダ及びデコーダＥＤＣ、１４１０との間で直接的に交換する。
【０１５４】
上記ＥＤＣ１４１０は上記メモリ１３１０に保存されるデータをエンコードする。例えば、上記ＥＤＣ１４１０はオーディオデータをＭＰ３エンコードして上記メモリ１３１０に保存する。または、上記ＥＤＣ１４１０はＭＰＥＧビデオデータをエンコード（例えば、ＭＰＥＧ３、ＭＰＥＧ４など）して上記メモリ１３１０に保存する。上記ＥＤＣ１４１０は他のデータフォーマットによる他の類型のデータをエンコードする多数のエンコーダを含みうる。例えば、ＥＤＣ１４１０はオーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含みうる。上記ＥＤＣ１４１０は上記メモリ１３１０から出力されるデータをデコードする。例えば、上記ＥＤＣ１４１０は上記メモリ１３１０から出力されるオーディオデータをＭＰ３デコーディングする。
【０１５５】
また、上記ＥＤＣ１４１０は上記メモリ１３１０から出力されるビデオデータをＭＰＥＧデコーディング（例えば、ＭＰＥＧ３、ＭＰＥＧ４など）する。また、上記ＥＤＣ１４１０は他のデートフォーマットによる他の類型のデータをデコーディングする多数のデコーダを含みうる。例えば、上記ＥＤＣ１４１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含みうる。また、上記ＥＤＣ１４１０はデコーダ万を含みうる。例えば、上記エンコードされたデータが上記ＥＤＣ１４１０に伝達してデコーディングされた後、上記メモリコントローラ１３２０及び／または上記メモリ１３１０に伝達する。
【０１５６】
上記ＥＤＣ１４１０はインターフェース１４３０を経由してエンコードのためのデータまたは上記エンコードされたデータを受信する。上記インターフェース１４３０は公知の標準（例えば、ＵＳＢ、ファイアーワイヤーなど）に従う。上記インターフェース１４３０は一つ以上のインターフェースを含みうる。上記メモリ１３１０から提供されたデートは上記インターフェース１４３０を経て出力されうる。
【０１５７】
上記表現部１４２０は、上記メモリ１３１０及び／または上記ＥＤＣ１４１０によってデコーディングされたデータをユーザが認識できるように表示する。例えば、上記表現部１４２０はビデオデータなどを出力する表示スクリーン及び／またはオーディオデートを出力するスピーカージャックなどを含みうる。
【０１５８】
図３３は、上記メモリ１３１０と接続されたホストシステム１５００を概略的に示す図である。上記メモリ１３１０は上述した本発明の実施形態のうちのいずれか一つの実施形態によって形成された情報保存パターンを含みうる。上記ホストシステム１５００は、コンピュータ、デジタルカメラなどのプロセッシングシステムとすることができる。上記メモリ１３１０は脱着可能な保存媒体形態、例えば、メモリカード、ＵＳＢメモリ、固相ドライバ（ＳＳＤ）とすることができる。上記ホストシステム１５００は命令語及びアドレス信号を提供する。
【０１５９】
図３４は、メモリカード１２３０と接続されたホストシステム１５００を概略的に示す図である。ホストシステム１５００は、図３１で説明した上記メモリカード１２３０と接続されうる。上記ホストシステム１５００は制御信号を上記メモリカード１２３０に提供してメモリコントローラ１３２０及び上記メモリ１３１０の動作を制御する。
【０１６０】
図３５は、コンピュータシステム１６００を概略的に示す図である。上記メモリ１３１０は、コンピュータシステム１６００内の中央処理装置ＣＰＵ、１６１０に接続されうる。例えば、コンピュータシステム１６００はパーソナルコンピュータ、パーソナルデータアシスタントなどとすることができる。上記メモリ１３１０は上記中央処理装置１６１０にバス（ＢＵＳ）を介して接続されうる。
【０１６１】
図３６は、コントローラ１７１０、入出力装置１７２０、メモリ１７３０及びインターフェース１７４０を含む装置１７００を概略的に示す図である。上記装置１７００の各構成は、バス１７５０を介して互いに接続されうる。
【０１６２】
上記メモリ１７３０は、上述した本発明の実施形態のうちのいずれか一つの実施形態によって形成された情報保存パターンを含みうる。上記入出力装置１７２０はキーボードまたディスプレイなどのような装置とすることができる。上記コントローラ１７１０は一つ以上のマイクロプロセッサ、デジタルプロセッサ、マイクロコントローラまたはプロセッサを含みうる。上記メモリ１７３０はデータ及び／または上記コントローラ１７１０によって実行された命令を保存する。上記インターフェース１７４０は、他のシステム、例えば通信ネットワークからさらに通信ネットワークデートを伝送するのに用いられる。
【０１６３】
上記装置１７００は、ＰＤＡなどのようなモバイルシステム、ポータブルコンピュータ、ウェブタブレット（Ｗｅｂ  ｔａｂｌｅｔ）、無線電話機、モバイル電話機、デジタル音楽再生機、メモリカードまたは情報を送信及び／または受信するシステムとすることができる。
【０１６４】
なお、本発明は上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１６５】
１  基板
５  層間絶縁膜
７  プラグ
１０  下部膜
１０ａ、７１０ａ  下部パターン
１５  情報保存膜
１５ａ、２１５ａ、３１５ａ、４１５ａ、５１５ａ、７１５ａ、８１５ａ、１０１５ａ、１１１５ａ  情報保存パターン
２０  上部膜
２０ａ、７２０ａ  上部パターン
２５  下地膜
２５ａ、２２５ａ、３２５ａ、５２５ａ、７２５ａ、８２５ａ、１０２５ａ、１１２５ａ  下地膜パターン
３０  犠牲膜
３０ａ  開口部
３５  マスク膜
４０、７４０  酸化物マスク
４５、７４５  マスクパターン
５０、７６５  金属間絶縁膜
５５  導電性ライン
６００  基板
ＳＷ  スイッチング素子
６０５  ゲート誘電膜
６１０  ゲート電極
６１３  ゲートパターン
６１５ａ、６１５ｂ  ソース／ドレイン領域
６２０  第１層間絶縁膜
６２５  導電性プラグ
６３５  第２層間絶縁膜
６３０  第１導電性ライン
６４０  プラグ構造体
７７５  第２導電性ライン
【図１】
2011159963.tif 000003
【図２】
2011159963.tif 000004
【図３】
2011159963.tif 000005
【図４】
2011159963.tif 000006
【図５】
2011159963.tif 000007
【図６】
2011159963.tif 000008
【図７】
2011159963.tif 000009
【図８】
2011159963.tif 000010
【図９】
2011159963.tif 000011
【図１０】
2011159963.tif 000012
【図１１】
2011159963.tif 000013
【図１２】
2011159963.tif 000014
【図１３】
2011159963.tif 000015
【図１４】
2011159963.tif 000016
【図１５】
2011159963.tif 000017
【図１６】
2011159963.tif 000018
【図１７】
2011159963.tif 000019
【図１８】
2011159963.tif 000020
【図１９】
2011159963.tif 000021
【図２０】
2011159963.tif 000022
【図２１】
2011159963.tif 000023
【図２２】
2011159963.tif 000024
【図２３】
2011159963.tif 000025
【図２４】
2011159963.tif 000026
【図２５】
2011159963.tif 000027
【図２６】
2011159963.tif 000028
【図２７】
2011159963.tif 000029
【図２８】
2011159963.tif 000030
【図２９】
2011159963.tif 000031
【図３０】
2011159963.tif 000032
【図３１】
2011159963.tif 000033
【図３２】
2011159963.tif 000034
【図３３】
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【図３４】
2011159963.tif 000036
【図３５】
2011159963.tif 000037
【図３６】
2011159963.tif 000038