(57)【要約】【課題】  不揮発性半導体装置のメモリセルトランジスタのしきい値分布幅を狭くする。【解決手段】  書き込み対象のメモリセルトランジスタのしきい値が第１のしきい値検証電圧Ｖ（ａ）より大きくなるまで制御ゲート電極に対して初期書き込み電圧から段階的に増加する書き込み電圧が印加され、書き込み対象のメモリセルトランジスタのしきい値が第１のしきい検証電圧Ｖ（ａ）と第２のしきい値検証電圧Ｖ（ｂ）との間にある場合に書き込み対象のメモリセルトランジスタに隣接する両方のメモリセルの制御ゲート電極の少なくとも一方に対して初期中間電圧から段階的に増加する中間電圧が印加される。【選択図】  図７
2011198419.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子領域と、
拡散層領域とゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極とを有し、前記素子領域上に直列に配置されて形成された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの中の書き込み対象メモリセルトランジスタの制御ゲート電極に対して書き込み電圧を印加してデータを書き込む書き込み手段と、を備え、
前記書き込み手段は、前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極に対して初期書き込み電圧より小さい一定の初期中間電圧を印加しつつ前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記初期書き込み電圧から段階的に増加する書き込み電圧を印加し、その後、前記書き込み対象のメモリセルトランジスタ制御ゲート電極に対して一定の最終書き込み電圧を印加しつつ前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極の少なくとも一方に対して初期中間電圧から段階的に増加する中間電圧を印加する、
ことを特徴とした不揮発性半導体記憶装置。
【請求項２】
前記書き込み手段によってデータが書き込まれた前記書き込み対象のメモリセルトランジスタのしきい値と、第１のしきい値検証電圧および第１のしきい値検証電圧より大きい第２のしきい値検証電圧との大小関係を検証するしきい値検証手段と、
をさらに備え、
前記書き込み手段は前記書き込み対象のメモリセルトランジスタのしきい値が前記第１のしきい値検証電圧より小さいと前記しきい値検証手段により判断された場合には、前記書き込み対象のメモリセルトランジスタに隣接する少なくとも一方のメモリセルの制御ゲート電極に対して前記初期中間電圧を印加するとともに前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記初期書き込み電圧から段階的に増加する書き込み電圧を印加する第１ステップアップ書き込みを行い、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第１のしきい値検証電圧と前記第２のしきい値検証電圧との間にあると前記しきい値検証手段により判断された場合には、前記書き込み対象のメモリセルトランジスタの制御ゲート電極に前記最終書き込み電圧を印加するとともに前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極の少なくとも一方に対して前記初期中間電圧から段階的に増加する中間電圧を印加する第２ステップアップ書き込みを行う、
ことを特徴とした請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１ステップアップ書き込みは、
前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極に対して前記初期中間電圧を印加するとともに前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記書き込み電圧を印加し、
その後、前記書き込み対象のメモリセルトランジスタのしきい値が前記第1のしきい値検証電圧より小さい場合は、前記書き込み電圧を増加させて前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して印加し、
前記第２ステップアップ書き込みは、
前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記最終書き込み電圧を印加するとともに、前記書き込み対象のメモリセルトランジスタに隣接する少なくとも一方のメモリセルの制御ゲート電極に対して前記初期中間電圧より大きい中間電圧を印加し、
その後、前記書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値検証電圧より小さい場合は、前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記最終書き込み電圧を印加するとともに、前記中間電圧を増加させて前記書き込み対象のメモリセルトランジスタに隣接する少なくとも一方のメモリセルの制御ゲート電極に対して印加する、
ことを特徴とした請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記中間電圧は、前記書き込み対象のメモリセルトランジスタに隣接する両方のメモリセルの制御ゲート電極の一方ずつに交互に段階的に増加されることを特徴とした請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記中間電圧は、前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極の両方に段階的に増加されることを特徴とした請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に形成された素子領域上に直列に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに書き込み電圧を印加してデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた前記複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備えた不揮発性半導体記憶装置において、
前記しきい値検証電圧が第１のしきい値検証電圧に設定されて書き込み対象のメモリセルトランジスタに対して初期書き込み電圧から段階的に増加される書き込み電圧が印加され、前記書き込み対象のメモリセルトランジスタに隣接するメモリセルに前記初期書き込み電圧より小さい初期中間電圧が印加される第１ステップアップ書き込みが行われ、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第1のしきい値検証電圧を超えた場合に前記書き込み電圧の増加が停止され、
前記しきい値検証電圧が前記第1のしきい値検証電圧より大きい第2のしきい値検証電圧に設定され、
前記書き込み対象のメモリセルトランジスタのしきい値と前記第２のしきい値検証電圧との大小関係が検証され、
前記書き込み対象のメモリセルトランジスタのしきい値が前記第２のしきい値検証電圧より小さい場合は、前記書き込み対象のメモリセルトランジスタに対して最終書き込み電圧が印加され、前記書き込み対象のメモリセルトランジスタに隣接する両方のメモリセルの少なくとも一方に対して初期中間電圧から段階的に増加される中間電圧が印加される第２ステップアップ書き込み動作が行われる、
ことを特徴とした不揮発性半導体記憶装置の書き込み方法。
【請求項７】
前記中間電圧は、前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの両方に増加されることを特徴とした請求項６記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、ＮＡＮＤ型フラッシュメモリの書き込み方法に関するものである。
【背景技術】
【０００２】
高集積化が可能な不揮発性半導体記憶装置の一つとして、メモリセルを複数個直列接続してＮＡＮＤストリングを構成するＮＡＮＤ型フラッシュメモリが注目されている。ＮＡＮＤ型フラッシュメモリのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＭＯＳＦＥＴ構造が用いられ、浮遊ゲートに蓄積された電荷量によって、データ“０”、“１”が記憶される。以下、メモリセルトランジスタのしきい値電圧が正の状態をデータ“０”（書き込み状態）、負の状態をデータ“１”（消去状態）とする。
【０００３】
ＮＡＮＤ型フラッシュメモリでのデータ書き込みは、以下のように行われる。まず、選択されたワード線（制御ゲート線）に２０Ｖ程度に昇圧された書き込み電圧Ｖｐｇｍが印加され、非選択ワード線には中間電圧Ｖｐａｓｓが印加され、データ“０”、“１”に応じて選択メモリセルのチャネル電圧がコントロールされる。“０”データ書き込みの場合、ビット線には０Ｖが与えられ、選択ゲートトランジスタのゲート線にはＶｃｃが印加される。選択ゲートトランジスタはオン（導通）となるので、ビット線電圧（０Ｖ）は、選択されたメモリセルトランジスタのチャネルまで転送される。これにより、選択されたメモリセルトランジスタでは、チャネルと浮遊ゲートとの間に高電圧が印加されるため、チャネルと浮遊ゲートの間にあるトンネル絶縁膜を介したトンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態（データ“０”）となる。“１”データ書き込みの場合、ビット線には、Ｖｃｃが与えられ、選択ゲートトランジスタのゲート線にもＶｃｃが与えられる。このとき、選択ゲートトランジスタはオフ（非導通）になり、ビット線に沿うＮＡＮＤストリングのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇するから、チャネルと浮遊ゲートとの間には高電圧は印加されず、トンネル電流による浮遊ゲートへの電子注入も起こらない。したがって、書き込み電圧が与えられた制御ゲート線に沿ったメモリセルではしきい値の変動がなく、負のしきい値状態（データ“１”の消去状態）が保たれる。
【０００４】
データ消去は、例えば選択ブロックについて、全てのワード線に０Ｖが印加され、基板あるいはウェルに２０Ｖ程度の消去電圧Ｖｅｒａが印加されて、全メモリセルで浮遊ゲートの電荷が基板側に放出される。これにより、全メモリセルはしきい値が負のデータ“１”状態に消去される。非選択ブロックについてはワード線が全てフローティング状態にされる。
【０００５】
データ読み出しは、選択されたワード線に０Ｖ、残りの非選択ワード線にデータ“０”、“１”にかかわらずメモリセルトランジスタがオンする中間電圧Ｖｒｅａｄが印加され、ＮＡＮＤストリングが導通するか否かをビット線電位の変化により検出することにより行われる。
【０００６】
以上説明したように、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタのトンネル電流を用いてデータが書き込まれるため、各メモリセルの製造上のばらつき等に起因した書き込み速度のばらつきが各メモリセルトランジスタ間に存在する。したがって、各メモリセルに対する書き込み電圧および書き込み時間が同じであっても、“０”データ書き込みされたメモリセルトランジスタのしきい値は、ある範囲の分布を有する。
【０００７】
そこで、ＮＡＮＤ型フラッシュメモリにおいて、“０”データ書き込みされたメモリセルトランジスタのしきい値分布を一定の範囲に追い込むために、書き込み電圧を狭い時間幅のパルス電圧として、ある一定の初期電圧（書き込み初期電圧）から書き込みが開始され、パルス電圧を一定のステップ値によって増加させながら繰り返し印加することで一連の書き込み動作が行われる。そして、１回の書き込み動作毎に、書き込み対象となっているメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を比較して書き込み状態を確認するしきい値検証動作が行われる。しきい電圧がしきい値検証電圧以上に上昇したことがしきい値検証動作によって確認されたメモリセルに対しては、次回のサイクルにおいて書き込み動作が行われないように設定される。これにより、書き込み速度が速いメモリセルに対しては早く書き込み動作が終了し、その後のしきい値電圧の上昇はなくなる。（以下では、書き込み動作としきい値検証動作を繰り返して、書き込み対象のメモリセルトランジスタのしきい値を所望の範囲に設定する一連の動作をプログラム動作と呼ぶことがある。）
しかし、ＮＡＮＤ型フラッシュメモリの大容量化を目的として、一つのメモリセルに２ビット以上のデータを記憶させる多値化技術を採用するためには、メモリセルトランジスタの各データレベルのしきい値分布の広がりをさらに抑制する必要がある。メモリセルトランジスタの読み出し電圧Ｖｒｅａｄを上昇させると、読み出し動作の際に、非選択ワード線に接続されたメモリセルトランジスタに誤ってデータが書き込まれる誤書き込みが発生するおそれがあるため、Ｖｒｅａｄの上限（≒しきい値分布の上限）はほぼ決まっているのに対し、４値以上のしきい値分布を作り出される必要があるからである。
【０００８】
この要請に対しては、書き込み対象のメモリセルに対して、所望のしきい値より低いしきい値まで書き込んだ（第１書き込み）後、ビット線電圧を上げてさらに書き込みを行う（第２書き込み）方法が提案されている（例えば、特許文献１参照）。この方法によれば、第２書き込みでのビット線電圧を第１書き込みでのビット線電圧より上げることで、メモリセルのチャネル部分の電位を上昇させ、チャネル部分と浮遊ゲートの間の電界が緩和され、「弱い」書き込みが行われるために、より狭いしきい値分布が実現される。ここで、「弱い」書き込みとは、通常の書き込み条件と比較して、チャネル部分と浮遊ゲート間の電界が緩和されている、書き込みパルスの印加時間が短縮されている、等の理由により浮遊ゲートに注入される電子の量が少ない書き込みを意味する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２３０４４号公報（第３６頁、図７）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１では、ビット線電圧を上げることにより、ビット線コンタクト部の接合に逆バイアスが印加され、接合リークが増大することで消費電力が増加するおそれがあるという問題点があった。
【００１１】
本発明は、上記のような問題点を考慮し、ビット線コンタクト部の接合リークを増大させることなしに、狭いしきい値分布幅を実現することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された素子領域と、拡散層領域とゲート絶縁膜と浮遊ゲート電極と電極間絶縁膜と制御ゲート電極とを有し、前記素子領域上に直列に配置されて形成された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの中の書き込み対象メモリセルトランジスタの制御ゲート電極に対して書き込み電圧を印加してデータを書き込む書き込み手段と、を備え、前記書き込み手段は、前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極に対して初期書き込み電圧より小さい一定の初期中間電圧を印加しつつ前記書き込み対象のメモリセルトランジスタの制御ゲート電極に対して前記初期書き込み電圧から段階的に増加する書き込み電圧を印加し、その後、前記書き込み対象のメモリセルトランジスタ制御ゲート電極に対して一定の最終書き込み電圧を印加しつつ前記書き込み対象のメモリセルトランジスタに隣接するメモリセルの制御ゲート電極の少なくとも一方に対して初期中間電圧から段階的に増加する中間電圧を印加することを特徴としている。
【発明の効果】
【００１３】
所望のしきい値よりもわずかにしきい値が小さいメモリセルトランジスタに「弱い」書き込み条件で書き込むことにより、メモリセルトランジスタのしきい値分布を狭くすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック構成である。
【図２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの平面図である。
【図４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図５】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＢ−Ｂに沿って切断し、矢印方向に眺めた断面図である。
【図６】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出しおよび書き込み条件である。
【図７】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【図８】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法における書き込み対象メモリセルトランジスタＷＬｍおよびＷＬｍの両隣のメモリセルトランジスタＷＬｍ−１／ＷＬｍ＋１のコントロールゲート印加電圧の時間変化の概念図（１）である。
【図９】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法における書き込み対象メモリセルトランジスタＷＬｍおよびＷＬｍの両隣のメモリセルトランジスタＷＬｍ−１／ＷＬｍ＋１のコントロールゲート印加電圧の時間変化（２）の概念図である。
【図１０】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法における書き込み対象メモリセルトランジスタＷＬｍおよびＷＬｍの両隣のメモリセルトランジスタＷＬｍ−１／ＷＬｍ＋１のコントロールゲート印加電圧の時間変化（３）の概念図である。
【図１１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法における書き込み条件の説明図である。
【図１２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのしきい値分布に関する概念図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例】
【００１６】
以下では、書き込み後のメモリセルトランジスタのしきい値が、消去時のしきい値より高い場合について説明するが、書き込み後のしきい値が消去時より低い場合でも同様である。
【００１７】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、センスアンプ兼データラッチ１０２、カラムデコーダ１０３、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発生回路１１０、制御信号発生回路１１１によって構成されている。
【００１８】
メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤストリングを配列して構成される。
【００１９】
センスアンプ兼データラッチ（ビット線制御回路）１０２は、メモリセルアレイ１０１のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体として構成されている。
【００２０】
また、センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
【００２１】
ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うため、具体的には制御ゲート及び選択ゲートを制御するために設けられている。
【００２２】
書き込み電圧発生回路１０８は、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。
【００２３】
書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、後述する初期書き込み電圧Ｖｐｇｍ＿ｓｔａｒｔより低く、電源電圧Ｖｃｃより昇圧された電圧である。制御回路１１１は、書き込み動作、消去動作、読み出し動作、書き込み検証動作、データラッチ単位分のデータ消去動作、初期書き込み電圧やステップアップ分の電圧パルスを可変設定するための再書き込み動作等を制御する。
【００２４】
図2は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタ（ＭＴ）が列方向に直列に複数個接続され、その両端に選択トランジスタ（Ｓ１、Ｓ２）が接続されたＮＡＮＤストリングが構成されている。行方向に配置された複数のＮＡＮＤストリング間で、メモリセルトランジスタＭＴがワード線（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）によって共通接続されている。メモリセルトランジスタＭＴと同様、行方向に配置された複数のＮＡＮＤストリング間で、選択トランジスタ（Ｓ１、Ｓ２）がドレイン側選択ゲートワード線ＳＧＤおよびソース側選択ゲートワード線ＳＧＳによって共通接続されている。それぞれのＮＡＮＤストリングの一方の端はビット線（ＢＬ１、ＢＬ２）に接続され、他方の端はソース線に接続されている。
【００２５】
図３は、メモリセルアレイ１０１を構成するＮＡＮＤストリングの平面図である。
【００２６】
図３に示すように、半導体基板３１の主面に複数の素子領域ＡＡ０〜ＡＡ２が設けられている。これらの素子領域ＡＡ０〜ＡＡ２は、それぞれ所定方向、すなわち図３の上下方向に沿って帯状に形成され、互いに離間して配置されている。
【００２７】
これらの素子領域ＡＡ０〜ＡＡ２は、素子分離領域３２によって絶縁分離されている。この素子領域ＡＡ０〜ＡＡ２には、メモリセルトランジスタＭＴのソース／ドレインとなる拡散領域３４が複数個、メモリセルトランジスタＭＴのワード線ＷＬによって互いに離間して形成されている。そして、隣接する拡散領域３４を共有することにより複数のメモリセルトランジスタＭＴが直列に接続され、ＮＡＮＤストリングが形成されている。
【００２８】
素子領域ＡＡ０〜ＡＡ２および素子分離領域３２上には、複数のメモリセルトランジスタＭＴのワード線ＷＬが、上記所定方向と直交する方向、すなわち図3の横方向に沿って配置され、選択ゲートトランジスタＳ１／Ｓ２の選択ゲート線ＳＧＳ／ＳＧＤがワード線ＷＬと並行して配置されている。
【００２９】
そして、各素子領域ＡＡ０〜ＡＡ２と交差するワード線ＷＬ下には、メモリセルトランジスタＭＴのチャネルがそれぞれ形成され、また各素子領域ＡＡ０〜ＡＡ２と交差する選択ゲート線ＳＧＳ／ＳＧＤの下には、選択トランジスタＳ１／Ｓ２のチャネルがそれぞれ形成されている。選択トランジスタＳ１／Ｓ２の拡散領域ＳまたはＤは、ソース線コンタクトおよびビット線コンタクトにそれぞれ接続されている。
【００３０】
図４は、図３中のＡ−Ａ線に沿った断面図である。
【００３１】
図４に示すように、各メモリセルは、半導体基板３１中に形成された（Ｐウェル（図示せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御ゲートＣＧ（４１）、および制御ゲートＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊ゲートＦＧに電荷を蓄積することによりしきい値が変化するメモリセルトランジスタＭＴを構成している。各浮遊ゲートＦＧは、それぞれのメモリセルトランジスタＭＴについて電気的に分離されている。制御ゲートＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。
【００３２】
また、各メモリセルトランジスタＭＴは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００３３】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、ゲート電極Ｇ上に設けられている。
【００３４】
また、選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００３５】
選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤストリングを選択してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。
【００３６】
選択トランジスタＳ１のソースＳは、層間絶縁膜３７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線ＳＬに接続されている。
【００３７】
層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００３８】
図５は、図３中のＢ−Ｂ線に沿った断面図である。
【００３９】
図５に示すように、素子分離絶縁膜３３により区画された素子領域において、ワード線ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２が配置されている。
【００４０】
なお、ＮＡＮＤストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくとも１つ以上あればよい。ＮＡＮＤストリング内のメモリセルトランジスタＭＴの数は、この実施形態の場合に限られない。たとえば、ＮＡＮＤストリング内のメモリセルの数は複数であれば良く、２ｎ個（ｎは正の整数）またはそれらに１個から４個程度のダミーセルを追加した数であることがアドレスデコードをする上で望ましい。
【００４１】
図６は、ＮＡＮＤ型フラッシュメモリのデータ書き込み（図６（ａ））及びしきい値検証（図６（ｂ））の基本的な動作条件を示す。
【００４２】
データ書き込みでは、ビット線ＢＬにデータに応じて０Ｖ（“０”書き込みの場合）又はＶｃｃ（“１”書き込みの場合）が印加される。ビット線側の選択ゲートにはＶｃｃが、ソース線側の選択ゲートには０Ｖが印加される。続いて、書き込み対象メモリセルＷＬｍの制御ゲートには２０〜２５Ｖ程度の書き込み電圧Ｖｐｇｍがパルス状に印加され、非選択のメモリセルの制御ゲートには中間電圧Ｖｐａｓｓが印加される。データ“０”のときは、ビット線側の選択ゲートトランジスタはＯＮとなり、ビット線の電位（０Ｖ）がＮＡＮＤストリングのチャネルに転送される。この場合、チャネル電位が０Ｖであるのに対し、選択されたメモリセルの浮遊ゲートの電位は制御ゲートとの容量結合によって高くなる。したがって、チャネル（半導体基板）と浮遊ゲートの間は高電界となり、トンネル電流で電子がチャネル（半導体基板）から浮遊ゲートに注入され、メモリセルトランジスタのしきい値電圧が正方向に移動する。データが“１”のときは、ビット線側の選択ゲートトランジスタはＯＦＦであり、ＮＡＮＤストリングのチャネルはフローティングとなる。その場合、フローティングのチャネル電位は制御ゲートとの容量結合によって中間電位となり、選択メモリセルの浮遊ゲートとチャネル（半導体基板）との間は高電界とならない。したがって、浮遊ゲートへの電子の注入は行われず、メモリセルトランジスタのしきい値電圧は変化しない。
【００４３】
書き込みパルス電圧の印加によるデータ書き込み動作の後、メモリセルトランジスタのしきい値が所望の電圧（検証電圧）に達しているか否かを調べるために、制御回路１１１によるしきい値検証動作が行われる。制御回路１１１は、書き込み対象メモリセルの制御ゲートに対してしきい値検証電圧Ｖ（ａ）を印加し、メモリセルトランジスタのＯＮ（電流が流れる状態）とＯＦＦ（電流が流れない状態）を判別することによりしきい値検証動作を行う。書き込み対象メモリセル以外のメモリセルトランジスタに対しては、読み出し電圧Ｖｒｅａｄが印加される。メモリセルトランジスタがＯＮならば、メモリセルトランジスタのしきい値は検証電圧以下であるから書き込みは不十分であり、そのメモリセルトランジスタの制御ゲートに対して、書き込み電圧Ｖｐｇｍがパルス電圧で印加されることで、書き込み動作が繰り返される。
【００４４】
図７は、本発明の実施形態に係る書き込み手順を表すフローチャートである。
【００４５】
まず、検証電圧をＶ（ａ）として書き込み動作およびしきい値検証動作が行われる（第１ステップアップ書き込み：Ｓ０２〜Ｓ０４）。具体的には、書き込み対象のメモリセルトランジスタＷＬｍの制御ゲート電極に初期書き込み電圧Ｖｐｇｍ＿ｓｔａｒｔが印加され（Ｓ０１）、書き込み動作が行われる（Ｓ０２）。Ｓ０２では、書き込み対象のＮＡＮＤストリングのメモリセルトランジスタのうち、ＷＬｍ以外のメモリセルトランジスタの制御ゲート電極には初期中間電圧Ｖｐａｓｓ＿ｓｔａｒｔが印加される。続いて、検証電圧をＶ（ａ）としたしきい値検証動作が行われる（Ｓ０３）。ＷＬｍのしきい値がＶ（ａ）に達していないならば書き込み電圧ＶｐｇｍがΔＶｐｇｍ上昇されて（Ｓ０４）、再度ＷＬｍの書き込み動作が行われる（Ｓ０２）。ＷＬｍのしきい値がＶ（ａ）に達した場合は、第１ステップアップ書き込みが終了され、第２ステップアップ書き込みに移る（第１ステップアップ書き込み終了時にＷＬｍの制御ゲート電極に印加された電圧を最終書き込み電圧Ｖｐｇｍ＿ｅｎｄとする）。
【００４６】
次に、検証電圧をＶ（ｂ）（＞Ｖ（ａ））として、書き込み検証動作が行われる（Ｓ０５）。ＷＬｍのしきい値がＶ（ｂ）に達していれば、書き込みは終了する（Ｓ０６）。ＷＬｍのしきい値がＶ（ｂ）に達していない場合第２ステップアップ書き込みが行われる（Ｓ０７〜Ｓ０９）。第２ステップアップ書き込みでは、まず、ＷＬｍの隣接セルトランジスタＷＬｍ−１またはＷＬｍ＋１の制御ゲート電圧を第１ステップアップ書き込みの際の初期中間電圧Ｖｐａｓｓ＿ｓｔａｒｔから、ΔＶｐａｓｓ上昇させ（Ｓ０７）、書き込み動作が行われる（Ｓ０８）。Ｓ０８では、ＷＬｍの制御ゲート電圧は、最終書き込み電圧Ｖｐｇｍ＿ｅｎｄに保持されている。続いて、ＷＬｍの制御ゲートに検証電圧Ｖ（ｂ）が印加されてしきい値検証動作が行われる（Ｓ０９）。しきい値がＶ（ｂ）に達しないならば、隣接セルトランジスタＷＬｍ−１またはＷＬｍ＋１の制御ゲート電圧がさらにΔＶｐａｓｓ上昇され（Ｓ０７）、書き込み動作が繰り返される（Ｓ０８）。しきい値検証動作が行われ（Ｓ０９）、しきい値がＶ（ｂ）に達すると、書き込み動作は終了する（Ｓ１０）。上記の第２ステップアップ書き込みを、しきい値がＶ（ｂ）に達するまで繰り返す。
【００４７】
第２ステップアップ書き込みでは、ＷＬｍ−１とＷＬｍ＋１とに印加される電圧が交互に上昇されても良いし、ＷＬｍ−１とＷＬｍ＋１とが同時に上昇されても良い（図１０の場合）。交互に上昇される書き込み方法は、ＷＬｍ−１またはＷＬｍ＋１のいずれか一方が常に先行して上昇され、次のループで他方が上昇される方法（図８の場合）でも、ＷＬｍ−１またはＷＬｍ＋１のうち先行して上昇される制御ゲート電圧がループごとに入れ替わる方法（図９の場合）でもよい。また、隣接メモリセルトランジスタの制御ゲート電圧を上昇させるステップアップ値ΔＶｐａｓｓはループごとに変化されてもよい。
【００４８】
図８、図９および図１０に、本発明の実施形態に係るＷＬｍの制御ゲート電圧ＶｐｇｍとＷＬｍ−１およびＷＬｍ＋１の制御ゲート電圧Ｖｐａｓｓの時間変化を示す。Ｖｐｇｍは、初期書き込み電圧Ｖｐｇｍ＿ｓｔａｒｔからΔＶｐｇｍずつステップアップされ、ＷＬｍのしきい値がＶ（ａ）に達した時点（時刻ｔ１）でステップアップは終了する（第１ステップアップ書き込みの終了）。次に、ＷＬｍ−１およびＷＬｍ＋１の制御ゲート電圧は、初期中間電圧Ｖｐａｓｓ＿ｓｔａｒｔからΔＶｐａｓｓずつステップアップされる（第２ステップアップ書き込み）。第２ステップアップ書き込みの際には、ＷＬｍに印加される電圧は、最終書き込み電圧Ｖｐｇｍ＿ｅｎｄで一定である。図８は、ＷＬｍ−１およびＷＬｍ＋１が交互にステップアップされた場合（一方の隣接メモリセルトランジスタの制御ゲート電圧が常に先行して上昇される場合）、図９は、ＷＬｍ−１およびＷＬｍ＋１が交互にステップアップされた場合（先行して上昇される制御ゲート電圧がループごとに入れ替わる場合）、図１０は、ＷＬｍ−１およびＷＬｍ＋１が同時にステップアップされた場合をそれぞれ示す。ＷＬｍのしきい値がＶ（ｂ）に達した時点（時刻ｔ２）で第２ステップアップ書き込みは終了し、ＷＬｍに対する書き込み（プログラム動作）が完了する。
【００４９】
なお、書き込み対象メモリセルトランジスタＷＬｍがＮＡＮＤストリングの端にある場合（選択ゲートトランジスタと隣接する場合）は、隣接メモリセルトランジスタは選択ゲートトランジスタと反対側の１個しかないので、第２ステップアップ書き込みにおいては、その隣接メモリセルトランジスタの制御ゲート電圧のみがステップアップされる。
【００５０】
次に、第２ステップアップ書き込みを行うことでしきい値分布の広がりが抑制されることを、図１１および図１２を用いて説明する。
【００５１】
図１１（ａ）のようにＷＬｍの浮遊ゲート電極と、同一ＮＡＮＤストリングの全メモリセルトランジスタの制御ゲート電極との間のカップリング比をＣｒ＿ｆｌａｓｈ、図１１（ｂ）のようにＷＬｍの浮遊ゲート電極とＷＬｍの制御ゲート電極との間のカップリング比をＣｒ＿ｐａｇｅとする。このとき、ＷＬｍ−２／ＷＬｍ＋２以遠の制御ゲート電極とのカップリングは弱いと考えると、ＷＬｍの浮遊ゲート電極とＷＬｍ−１／ＷＬｍ＋１の制御ゲート電極とのカップリング比は、ＷＬｍ−１／ＷＬｍ＋１の両方に対しては（Ｃｒ＿ｆｌａｓｈ−Ｃｒ＿ｐａｇｅ）（図１１（ｃ）（１）の場合）、ＷＬｍ−１／ＷＬｍ＋１の片方に対しては（Ｃｒ＿ｆｌａｓｈ−Ｃｒ＿ｐａｇｅ）／２（図１１（ｃ）（２）の場合）、と表せる。
【００５２】
このことから、あるメモリセルトランジスタＷＬｍに書き込みが行われる場合、ＷＬｍの制御ゲート電極に印加する電圧をΔＶｐｇm上昇させた場合は、ＷＬｍの浮遊ゲート電極の電圧変化量ΔＶは
ΔＶ＝Ｃｒ＿ｐａｇｅ×ΔＶｐｇm      式（１）
と表せる。
【００５３】
一方、図１１（ｃ）（１）のように両方の隣接メモリセルＷＬｍ−１およびＷＬｍ＋１の制御ゲート電極に印加される電圧のみをΔＶｐａｓｓ上昇させた場合は、ＷＬｍの浮遊ゲート電極の電圧変化量ΔＶは
ΔＶ＝（Ｃｒ＿ｆｌａｓｈ−Ｃｒ＿ｐａｇｅ）×ΔＶｐａｓｓ  式（２）
図１１（ｃ）（２）のように一方の隣接メモリセルＷＬｍ−１またはＷＬｍ＋１の制御ゲート電極に印加される電圧をΔＶｐａｓｓ上昇させた場合は、ＷＬｍの浮遊ゲート電極の電圧変化量ΔＶは
ΔＶ＝（Ｃｒ＿ｆｌａｓｈ−Ｃｒ＿ｐａｇｅ）×ΔＶｐａｓｓ／２  式（３）
と表せる。
【００５４】
Ｃｒ＿ｆｌａｓｈの値は０．７５、Ｃｒ＿ｐａｇｅの値は０．６程度であるから、ΔＶｐｇｍとΔＶｐａｓｓの値が等しいとすれば、式（１）のΔＶより式（２）または（３）のΔＶの方が小さい値となる。いずれの場合でも、小さいΔＶによって、「弱い」書き込みを行うことで、第１ステップアップ書き込み終了後にしきい値がＶ（ａ）とＶ（ｂ）の間にあるメモリセルトランジスタのしきい値をわずかな値だけ上昇させることが可能となる。
【００５５】
このとき、図１２に示されるように、第２ステップアップ書き込みを受けたメモリセルトランジスタのしきい値は、わずかな値だけ上昇するので、第１ステップアップ書き込み終了時のメモリセルトランジスタのしきい値分布の最大値Ｖｍａｘを超えることはない。また、第１ステップアップ書き込み終了後にしきい値がＶ（ｂ）より大きいメモリセルトランジスタは第２ステップアップ書き込みを受けないため、しきい値は変化しない。したがって、第１ステップアップ書き込み終了時にしきい値がＶ（ａ）とＶ（ｂ）との間にあるメモリセルトランジスタのしきい値は第２ステップアップ書き込み終了後にはＶ（ｂ）とＶｍａｘとの間に分布し、しきい値分布の広がりが抑制される。
【００５６】
以上述べたように、本発明の実施形態によれば、不揮発性半導体記憶装置のメモリセルトランジスタのしきい値分布において、しきい値分布の広がりが抑制される。
【符号の説明】
【００５７】
２４  スペーサ
３１  半導体基板
３２  素子分離領域
３３  素子分離絶縁膜
３４  拡散領域（ソースまたはドレイン）
３７  層間絶縁膜
４１（ＣＧ）  制御ゲート
４２  上部ゲート電極
４１Ｓ、４２Ｓ  シリサイド層
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
ＷＬ０〜ＷＬ３１  ワード線
ＳＧＳ、ＳＧＤ  選択ゲート線
ＭＴ、ＭＴ０〜ＭＴ２  メモリセルトランジスタ
Ｓ１、Ｓ２  選択トランジスタ
Ｔｏｘ  メモリセルトランジスタのトンネル絶縁膜
Ｇｏｘ  選択トランジスタのゲート絶縁膜
ＦＧ  浮遊ゲート
ＩＰＤ  ゲート間絶縁膜
ＢＣ  ビット線コンタクト
ＳＣ  ソース線コンタクト
Ｓ  ソース
Ｄ  ドレイン
Ｇ  選択トランジスタのゲート電極
１０１  メモリセルアレイ
１０２  ビット線制御回路
１０３  カラムデコーダ
１０４  ロウデコーダ
１０５  アドレスバッファ
１０６  データ入出力バッファ
１０７  基板電位制御回路
１０８  Ｖｐｇｍ発生回路
１０９  Ｖｐａｓｓ発生回路
１１０  Ｖｒｅａｄ発生回路
１１１  制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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