(57)【要約】【課題】精度が改善されたΔΣ型アナログデジタル変換器を提供する。【解決手段】Ｄ／Ａ変換器４０は、サイクルごとに入力されるデジタル入力信号ＤＩＮをアナログ出力信号ＶＯＵＴに変換する。各単位素子ＵＣは、複数の候補値のいずれか取り得る制御データを受け、その値を示すアナログ信号を生成する。加算演算器４４は、単位素子ＵＣが生成したアナログ信号Ｖを加算し、アナログ出力信号ＶＯＵＴを生成する。制御回路４２は、サイクルごとに各単位素子ＵＣに制御データを出力する。制御回路４２は、デジタル入力信号の値をＹ、ｉ（１≦ｉ≦Ｎ）番目の単位素子ＵＣに対する制御データの値をＸｉと書くとき、Ｙ＝Σｉ＝１：ＮＸｉを満たすように各単位素子ＵＣに対する制御データを生成する。制御回路４２は、複数の候補値のうちのＬ個を（Ｌは自然数）循環対象値として管理し、各循環対象値を示す制御データを、Ｎ個の単位素子ＵＣに循環的に割り当てる。【選択図】図１
2011097165.tif 000002
【特許請求の範囲】
【請求項１】
サイクルごとに入力されるデジタル入力信号をアナログ出力信号に変換するデジタルアナログ変換器であって、
それぞれが、複数の候補値のいずれか取り得る制御データを受け、その値を示すアナログ信号を生成するＮ個（Ｎは２以上の整数）の単位素子と、
前記Ｎ個の単位素子が生成したアナログ信号を加算し、前記アナログ出力信号を生成する加算演算回路と、
サイクルごとに前記Ｎ個の単位素子それぞれに制御データを出力する制御回路と、
を備え、
前記制御回路は、前記デジタル入力信号の値をＹ、ｉ（１≦ｉ≦Ｎ）番目の単位素子に対する制御データの値をＸｉと書くとき、
Ｙ＝Σｉ＝１：ＮＸｉ
を満たすように各単位素子に対する制御データを生成し、かつ前記制御回路は、前記複数の候補値のうちのＬ個を（Ｌは自然数）循環対象値とし、各循環対象値を示す前記制御データを、前記Ｎ個の単位素子に循環的に割り当てることを特徴とするデジタルアナログ変換器。
【請求項２】
前記Ｌ個の循環対象値は、符号が異なり絶対値が等しい２つの値を含むことを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項３】
前記複数の候補値は、０、−１および１であり、前記Ｌ個の循環対象値は−１および１であり、
前記制御回路は、循環対象値−１を示す制御データを前記Ｎ個の単位素子に循環的に割り当て、かつ循環対象値１を示す制御データを前記Ｎ個の単位素子に循環的に割り当てることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項４】
前記複数の候補値は、０、−１および１であり、前記Ｌ個の循環対象値は−１および１であり、前記デジタル入力信号の値Ｙは、０、少なくともひとつの正の値、および少なくともひとつの負の値のいずれかをとるものであり、
前記制御回路は、あるサイクルにおいて値Ｙが正であり、そのサイクルにおいて循環対象値１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第１ポインタの値がｊであるとき、第１ポインタが示す単位素子を先頭とするＹ個の単位素子に循環対象値１を示す制御データを割り当て、残りの単位素子に０を示す制御データを割り当てるとともに、第１ポインタの値をｊ＋Ｙに更新し、
あるサイクルにおいて値Ｙが負であり、そのサイクルにおいて循環対象値−１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第２ポインタの値がｋであるとき、第２ポインタが示す単位素子を先頭とするＹ個の単位素子に循環対象値−１を示す制御データを割り当て、残りの（Ｎ−Ｙ）個の単位素子に０を示す制御データを割り当てるとともに、第２ポインタの値をｋ＋Ｙに更新することを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項５】
前記制御回路は、
前記Ｌ個の循環対象値ごとに設けられ、それぞれが各サイクルにおいて、対応する循環対象値を示す制御データを割り当てるべき先頭の単位素子の番号を示すポインタの値を保持するＬ個のメモリと、
前記Ｌ個のメモリが保持する値にもとづき、前記Ｎ個の単位素子に対する前記制御データを生成するロジック部と、
を含むことを特徴とする請求項１から４のいずれかに記載のデジタルアナログ変換器。
【請求項６】
前記複数の候補値は、０、−１および１であり、前記Ｌ個の循環対象値は−１および１であり、前記デジタル入力信号の値Ｙは、０、少なくともひとつの正の値、および少なくともひとつの負の値のいずれかをとるものであり、
前記制御回路は、候補値０を示す制御データの個数が最小となるように、前記制御データのセットを生成することを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項７】
アナログ入力信号をデジタル出力信号に変換するΔΣ型アナログデジタル変換器であって、
前記デジタル出力信号を受けアナログ帰還信号に変換する、請求項１から６のいずれかに記載のデジタルアナログ変換器と、
前記アナログ入力信号に応じた信号と、前記アナログ帰還信号に応じた信号の差分に応じた差分信号を生成する差分演算回路と、
少なくともひとつの積分器を含み、前記差分信号をフィルタリングするフィルタ回路と、
前記フィルタ回路の出力信号を量子化し、前記デジタル出力信号を生成する量子化器と、
を備えることを特徴とするΔΣ型アナログデジタル変換器。
【請求項８】
前記デジタルアナログ変換器は、請求項１に記載の前記制御回路の方法に加えて、それとは異なる別の方式により前記制御データを生成可能に構成され、外部からの切りかえ信号に応じて、前記制御回路の前記制御データの生成方式を切りかえ可能に構成されることを特徴とする請求項７に記載のΔΣ型アナログデジタル変換器。
【請求項９】
アナログのオーディオ信号をデジタル信号に変化する請求項７または８に記載のΔΣ型アナログデジタル変換器と、
デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器に関する。
【背景技術】
【０００２】
オーディオ信号処理などにおいて、ΔΣ変調を利用したアナログデジタル変換器（ΔΣ型アナログデジタル変換器）が広く利用されている。一般的なΔΣ型アナログデジタル変換器は、主として以下の処理を行う。
１．  アナログ入力信号をアナログ帰還信号との差分を示す差分信号を生成する。
２．  差分信号を積分（フィルタリング）する。
３．  フィルタリングされた信号を量子化する。量子化されたデジタル値をアナログデジタル変換の結果として出力するとともに、それを帰還信号としてフィードバックする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７２４１２号公報
【特許文献２】特開２００６−１３７０４号公報
【特許文献３】特開２００６−１３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ΔΣ型アナログデジタル変換器には、そのデジタル出力信号をアナログの帰還信号に変換するためのデジタルアナログ変換器が設けられる。このデジタルアナログ変換器の性能は、ΔΣ型アナログデジタル変換器全体のノイズをはじめとする諸特性に影響を及ぼすことから、高精度なデジタルアナログ変換器が望まれている。高精度なデジタルアナログ変換器は、ΔΣ型アナログデジタル変換器以外の用途でも有用である。
【０００５】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的は、精度が改善されたデジタルアナログ変換器の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、サイクルごとに入力されるデジタル入力信号をアナログ出力信号に変換するデジタルアナログ変換器に関する。このデジタルアナログ変換器は、それぞれが、複数の候補値のいずれか取り得る制御データを受け、その値を示すアナログ信号を生成するＮ個（Ｎは２以上の整数）の単位素子と、Ｎ個の単位素子が生成したアナログ信号を加算し、アナログ出力信号を生成する加算演算回路と、サイクルごとにＮ個の単位素子それぞれに制御データを出力する制御回路と、を備える。制御回路は、デジタル入力信号の値をＹ、ｉ（１≦ｉ≦Ｎ）番目の単位素子に対する制御データの値をＸｉと書くとき、Ｙ＝Σｉ＝１：ＮＸｉを満たすように各単位素子に対する制御データを生成する。さらに制御回路は、複数の候補値のうちのＬ個を（Ｌは自然数）循環対象値とし、各循環対象値を示す制御データを、Ｎ個の単位素子に循環的に割り当てる。
【０００７】
この態様によると、複数サイクルにわたりデジタルアナログ変換処理を行う場合に、各循環対象値を示すアナログ信号が、複数の単位素子によって偏り無く生成される。言い換えれば、各循環対象値に対する複数の単位素子の使用頻度が均一化される。したがって複数の単位素子ごとに循環対象値を示すアナログ信号がばらついている場合であっても、長期的なアナログ出力信号の統計的な精度を高めることができる。
【０００８】
Ｌ個の循環対象値は、符号が異なり絶対値が等しい２つの値を含んでもよい。
この場合、符号が異なる循環対象値それぞれに対する複数の単位素子の使用頻度を均一化することができる。したがって、各単位素子ごとに絶対値が等しい正のアナログ信号と負のアナログ信号のばらつき量が対称性を有する場合に、それらのばらつきを好適にキャンセルできる。
【０００９】
複数の候補値は、０、−１および１であってよく、Ｌ個の循環対象値は−１および１であってもよい。制御回路は、循環対象値−１を示す制御データをＮ個の単位素子に循環的に割り当て、かつ循環対象値１を示す制御データをＮ個の単位素子に循環的に割り当ててもよい。
【００１０】
複数の候補値は、０、−１および１であってよく、Ｌ個の循環対象値は−１および１であってよい。デジタル入力信号の値Ｙは、０、少なくともひとつの正の値、および少なくともひとつの負の値のいずれかをとるものであってよい。制御回路は、あるサイクルにおいて値Ｙが正であり、そのサイクルにおいて循環対象値１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第１ポインタの値がｊであるとき、第１ポインタが示す単位素子を先頭とするＹ個の単位素子に循環対象値１を示す制御データを割り当て、残りの単位素子に０を示す制御データを割り当てるとともに、第１ポインタの値をｊ＋Ｙに更新してもよい。また制御回路は、あるサイクルにおいて値Ｙが負であり、そのサイクルにおいて循環対象値−１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第２ポインタの値がｋであるとき、第２ポインタが示す単位素子を先頭とするＹ個の単位素子に循環対象値−１を示す制御データを割り当て、残りの（Ｎ−Ｙ）個の単位素子に０を示す制御データを割り当てるとともに、第２ポインタの値をｋ＋Ｙに更新してもよい。
【００１１】
制御回路は、Ｌ個の循環対象値ごとに設けられたＬ個のメモリと、Ｌ個のメモリの値にもとづき、Ｎ個の単位素子に対する制御データを生成するロジック部と、を含んでもよい。各メモリは、そのサイクルにおいて対応する循環対象値を示す制御データを割り当てるべき先頭の単位素子の番号を示すポインタの値を保持してもよい。ロジック部は、Ｌ個のメモリが保持するポインタの値にもとづき、Ｎ個の単位素子に対する制御データを生成してもよい。
【００１２】
複数の候補値は、０、−１および１であり、Ｌ個の循環対象値は−１および１であってもよい。デジタル入力信号の値Ｙは、０、少なくともひとつの正の値、および少なくともひとつの負の値のいずれかをとるものであってよい。制御回路は、候補値０を示す制御データの個数が最小となるように、制御データのセットを生成してもよい。
０に対応するアナログ信号の値がばらつく場合に、０の発生頻度を小さくすることにより、デジタルアナログ変換器の精度を高めることができる。
【００１３】
ある態様において、２つのゼロ（ゼロのペア）を符号が異なり絶対値が等しい２つの値のペアに置き換えることにより、候補値０を示す制御データの個数を低減してもよい。
【００１４】
本発明の別の態様は、アナログ入力信号をデジタル出力信号に変換するΔΣ型アナログデジタル変換器に関する。このΔΣ型アナログデジタル変換器は、デジタル出力信号を受けアナログ帰還信号に変換する、上述のいずれかの態様のデジタルアナログ変換器と、アナログ入力信号に応じた信号と、アナログ帰還信号に応じた信号の差分に応じた差分信号を生成する差分演算回路と、少なくともひとつの積分器を含み、差分信号をフィルタリングするフィルタ回路と、フィルタ回路の出力信号を量子化し、デジタル出力信号を生成する量子化器と、を備える。
ΔΣ型アナログデジタル変換器は、時間的な累積処理（積分処理）を行う。上述のデジタルアナログ変換器によれば、アナログの帰還信号のばらつきの長期的な変動が抑制されるため、ΔΣ型アナログデジタル変換器の精度を高めることができる。
【００１５】
デジタルアナログ変換器は、上述の制御回路の方式に加えて、それとは異なる別の方式で、制御データを生成可能に構成され、外部からの切りかえ信号に応じて制御データの生成方式を切りかえ可能に構成されてもよい。
【００１６】
本発明のさらに別の態様は、電子機器である。この電子機器は、アナログのオーディオ信号をデジタル信号に変化する上述のΔΣ型アナログデジタル変換器と、デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、を備える。
【００１７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明に係るデジタルアナログ変換器によれば、誤差を低減できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るＤ／Ａ変換器の構成を示す回路図である。
【図２】図１のＤ／Ａ変換器の動作を示すタイムチャートである。
【図３】図３（ａ）、（ｂ）は、実施の形態に係るＤ／Ａ変換器と、比較技術に係るＤ／Ａ変換器それぞれの動作を示す状態遷移図である。
【図４】図１のＤ／Ａ変換器を備えるΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図５】図４のΔΣ型Ａ／Ｄ変換器におけるＤ／Ａ変換器の具体的な構成例を示す回路図である。
【図６】図１のＤ／Ａ変換器の変形例を示すブロック図である。
【図７】図４のΔΣ型Ａ／Ｄ変換器を備える電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図１は、実施の形態に係るデジタルアナログ（Ｄ／Ａ）変換器の構成を示す回路図である。Ｄ／Ａ変換器４０は、サイクルごとに入力されるデジタル入力信号ＤＩＮを受け、その値Ｙに応じたアナログ出力信号ＶＯＵＴに変換する。
【００２２】
本発明は、任意の分解能と量子化数のＤ／Ａ変換器に適用できるが、以下では理解の容易化のため、デジタル入力信号ＤＩＮの値は−４〜４まで１刻みにて９値をとるものとする。デジタル入力信号ＤＩＮの値とアナログ出力信号ＶＯＵＴの電圧値の対応関係を以下に示す。
ＶＯＵＴ＝ＤＩＮ×ΔＶ＋Ｖｃ    …（１）
ΔＶは、デジタル入力信号ＤＩＮの１ＬＳＢに相当する電位差であり、Ｖｃはデジタル入力信号ＤＩＮの値０に対応する電圧レベルである。
Ｄ／Ａ変換器４０に対して、電源電圧Ｖｄｄと接地電圧（０Ｖ）が供給されるとき、Ｖｃは、電源電圧Ｖｄｄの中点Ｖｄｄ／２とする。またＤ／Ａ変換器４０に対して、正の電源電圧Ｖｄｄと負の電源電圧−Ｖｄｄが供給されるとき、Ｖｃは、接地電圧０Ｖであってもよい。
【００２３】
Ｄ／Ａ変換器４０、制御回路４２、加算演算器４４、複数の単位素子ＵＣ０〜ＵＣＮ−１を含む。このＤ／Ａ変換器４０は、いわゆるセグメントスイッチドキャパシタ型Ｄ／Ａ変換器であり、その構成例については特許文献２に開示されているためここでは省略する。
【００２４】
複数Ｎ個の単位素子ＵＣ０〜ＵＣＮ−１は、すべて同じ構成を有している。各単位素子ＵＣはそれぞれ、複数の候補値のいずれか取り得る制御データＣＮＴを受け、その値を示すアナログ信号を生成する。図１にはＮ＝８の場合が示される。
各単位素子ＵＣは、容量値の等しいキャパシタを含んでいる。各キャパシタは、対応する制御データの値に応じた基準電圧によって充電される。各キャパシタに生ずる電圧が、アナログ信号として後段の加算演算器４４へと出力される。
【００２５】
具体的には、ｉ番目（０≦ｉ≦Ｎ−１）の単位素子ＵＣｉは、制御回路４２からの対応する制御信号ＣＮＴｉを受け、制御信号ＣＮＴｉの値Ｘｉを示すアナログ信号Ｖｉを生成する。
Ｖｉ＝ΔＶ×Ｘｉ    …（２）
制御信号ＣＮＴｉは、複数の候補値（ａ１，ａ２，…ａＭ）のいずれかをとる。
【００２６】
候補値の個数Ｍも特に限定されるものではないが、本実施の形態では、候補値の個数Ｍは３であり、ａ１＝−１、ａ２＝１、ａ３＝０であるものとする。つまり、単位素子ＵＣから出力されるアナログ信号Ｖｉは、（−ΔＶ、ΔＶ、０）のいずれかを取り得る。
【００２７】
加算演算器４４は、Ｎ個の単位素子ＵＣ０〜ＵＣＮ−１が生成したアナログ信号Ｖ０〜Ｖ７を加算し、アナログ出力信号ＶＯＵＴを生成する。
ＶＯＵＴ＝Σｉ＝０：Ｎ−１Ｖｉ    …（３）
【００２８】
制御回路４２は、サイクルごとにＮ個の単位素子ＵＣ０〜ＵＣＮ−１それぞれに制御データＣＮＴ０〜ＣＮＴＮ−１を出力する。デジタル入力信号ＤＩＮの値をＹ、ｉ（０≦ｉ≦Ｎ−１）番目の単位素子ＵＣｉに対する制御データＣＮＴｉの値をＸｉと書くとき、制御回路４２は、
Ｙ＝Σｉ＝０：Ｎ−１Ｘｉ    …（４）
を満たすように、各単位素子ＵＣに対する制御データのセットＣＮＴ０〜ＣＮＴＮ−１を生成する。
【００２９】
複数の候補値ａ１〜ａ３のうちの少なくともひとつ（Ｌ個）が循環対象値として定められている。Ｌは自然数である。制御回路４２は、各循環対象値を示す制御データを、Ｎ個の単位素子ＵＣ０〜ＵＣＮ−１に循環的に割り当てる。
【００３０】
制御回路４２による制御データＣＮＴの生成について詳細に説明する。
【００３１】
Ｌ個の循環対象値は、符号が異なる２つの値を含むことが望ましい。たとえば、候補値−１、１、０に対して、Ｌ＝２、循環対象値は−１および１であってもよい。制御回路４２は、循環対象値−１を示す制御データをＮ個の単位素子ＵＣ０〜ＵＣＮ−１に循環的に割り当てる。同様に制御回路４２は、循環対象値１を示す制御データをＮ個の単位素子ＵＣ０〜ＵＣＮ−１に循環的に割り当てる。なお、各単位素子の番号は仮想的なものであり、複数の単位素子ＵＣが一列に並べて配置される場合、端から順に０、１、・・・とナンバリングしてもよいし、物理的な配置とは無関係にナンバリングしてもよい。
【００３２】
上述のように、デジタル入力信号ＤＩＮの値Ｙは、０、少なくともひとつの正の値（１，２，３，４）、および少なくともひとつの負の値（−１，−２，−３，−４）のいずれかをとる。
【００３３】
制御回路４２は、Ｌ個の循環対象値−１、１それぞれに対応づけられるポインタＰ１、Ｐ２を管理する。制御回路４２は、あるサイクルにおいて値Ｙが負であり、そのサイクルにおいて循環対象値−１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第１ポインタＰ１の値がｊであるとき、第１ポインタＰ１が示す単位素子を先頭とする連続するＹ個の単位素子に循環対象値−１を示す制御データを割り当て、残りの単位素子に０を示す制御データを割り当てる。そして制御回路４２は、第１ポインタＰ１の値をｊ＋Ｙに更新する。
【００３４】
同様に制御回路４２は、あるサイクルにおいて値Ｙが正であり、そのサイクルにおいて循環対象値１を示す制御データを割り当てるべき先頭の単位素子の番号を示す第２ポインタＰ２の値がｋであるとき、第２ポインタＰ２が示す単位素子ＵＣを先頭とするＹ個の単位素子に循環対象値１を示す制御データを割り当て、残りの（Ｎ−Ｙ）個の単位素子に０を示す制御データを割り当てるとともに、第２ポインタの値Ｐ２をｋ＋Ｙに更新する。Ｎ個の単位素子ＵＣ０〜ＵＣＮ−１が設けられるとき、第１ポインタＰ１、第２ポインタＰ２の値はそれぞれ、０からＮ−１のいずれかを取り得る。
【００３５】
なお、「あるサイクルにおいてある循環対象値を示す制御データを割り当てるべき先頭の単位素子の番号」は、「その前のサイクルにおいてある循環対象値を示す制御データを割り当てた最も後ろの単位素子」と１対１で対応づけることができる。したがってポインタとしていずれを利用しても、それらは等価である。
【００３６】
同じ循環対象値を示す制御データは、複数の単位素子ＵＣ０〜ＵＣＮ−１に対して巡回的に割り当てられるものであるから、Ｎ番目、Ｎ＋１番目、・・・の単位素子、・・・は、０番目、１番目、・・・の単位素子に相当する。
【００３７】
制御回路４２は、あるサイクルにおいて値Ｙが０であるとき、すべての単位素子ＵＣ１〜ＵＣ８に対して値０を示す制御データを割り当て、第１ポインタＰ１、第２ポインタＰ２の値をそのまま保持する。
【００３８】
以上が制御データの生成規則である。制御回路４２は、第１メモリ５０、第２メモリ５２、ロジック部５４を含む。第１メモリ５０および第２メモリ５２は、Ｌ個（Ｌ＝２）の循環対象値（−１、＋１）ごとに設けられている。各メモリは、各サイクルにおいて、対応する循環対象値を示す制御データを割り当てるべき先頭の単位素子の番号を示すポインタの値を保持する。
【００３９】
第１メモリ５０は、循環対象値−１に関連する第１ポインタＰ１の値を保持する。第２メモリ５２は、循環対象値１に関連する第２ポインタＰ２の値を保持する。ロジック部５４は、Ｌ個のメモリの値Ｐ１、Ｐ２にもとづき、Ｎ個の単位素子に対する制御データＣＮＴ１〜ＣＮＴ８を生成する。
【００４０】
ロジック部５４は、デジタル入力信号ＤＩＮの符号を判定する。そして負の場合、第１メモリ５０を参照し、そのサイクルにおける第１ポインタＰ１の値ｊを取得する。第１ポインタＰ１の値がｊのとき、単位素子ＵＣｊ〜ＵＣｊ＋Ｙ−１に、値−１を示す制御データＣＮＴｊ〜ＣＮＴｊ＋Ｙ−１を出力し、その他の単位素子ＵＣに、値０を示す制御データを出力する。そして第１ポインタＰ１の値を、ｊ＋Ｙに書き換える。
【００４１】
ロジック部５４は、デジタル入力信号ＤＩＮの符号が正の場合、第２メモリ５２を参照し、第２ポインタＰ２の値ｋを取得する。第２ポインタＰ２の値がｋのとき、単位素子ＵＣｋ〜ＵＣｋ＋Ｙ−１に、値１を示す制御データＣＮＴｋ〜ＣＮＴｋ＋Ｙ−１を出力し、その他の単位素子ＵＣに、値０を示す制御データを出力する。そして第２ポインタＰ２の値を、ｋ＋Ｙに書き換える。
【００４２】
第１メモリ５０および第２メモリ５２は、ロジック部５４からのデータにもとづきカウントアップする３ビットのカウンタであってもよい。この場合、ロジック部５４は１個の単位素子ＵＣに循環対象値−１を示す制御データを割り当てるたびに第１メモリ５０を１ずつカウントアップさせればよい。同様にロジック部５４は１個の単位素子ＵＣに循環対象値１を示す制御データを割り当てるたびに第２メモリ５２を１ずつカウントアップさせればよい。カウントアップに代えてカウントダウンを利用してもよい。
【００４３】
以上が実施の形態に係るＤ／Ａ変換器４０の構成である。続いてその動作を説明する。図２は、図１のＤ／Ａ変換器４０の動作を示すタイムチャートである。横軸は時間（サイクル）を示す。たとえば初期状態において、ポインタＰ１、Ｐ２の値はいずれも０である。第１サイクル目に入力デジタル信号ＤＩＮの値Ｙは０であるから、すべての制御データＣＮＴ０〜ＣＮＴ７は０となる。そしてポインタＰ１、Ｐ２の値は初期値０を維持する。
【００４４】
次のサイクルｔ２において入力デジタル信号ＤＩＮの値Ｙは１であるから、第２ポインタＰ２の値ｊ＝０が示す単位素子ＵＣ０を先頭とする１個の単位素子ＵＣ０に対する制御データＣＮＴ０の値Ｘ０が１となり、その他の制御データＣＮＴ１〜ＣＮＴ７の値Ｘ１〜Ｘ７が０となる。そして、第２ポインタＰ２の値が１（＝ａｂｓ（Ｙ））だけインクリメントされ、Ｐ１＝１となる。第１ポインタＰ１の値は維持される。
【００４５】
次のサイクルｔ３において入力デジタル信号ＤＩＮの値Ｙは−２である。第１ポインタＰ１の値は０であるから、単位素子ＵＣ０を先頭とする２（＝ａｂｓ（Ｙ））個の単位素子ＵＣ０、ＵＣ１に対する制御データＣＮＴ０、ＣＮＴ１の値Ｘ０、Ｘ１が−１となり、その他の制御データＣＮＴ２〜ＣＮＴ７の値Ｘ２〜Ｘ７が０となる。そして、第１ポインタＰ１の値が２（＝ａｂｓ（Ｙ））だけインクリメントされる。第２ポインタＰ２の値は維持される。
【００４６】
さらに続くサイクルｔ４において入力デジタル信号ＤＩＮの値Ｙは−１である。第１ポインタＰ１の値は２であるから、単位素子ＵＣ２を先頭とする１（＝ａｂｓ（Ｙ））個の単位素子ＵＣ２に対する制御データＣＮＴ２の値Ｘ２が−１となり、その他の制御データＣＮＴ０、ＣＮＴ１、ＣＮＴ３〜ＣＮＴ７の値Ｘ２〜Ｘ７が０となる。そして、第１ポインタＰ１の値が１（＝ａｂｓ（Ｙ））だけインクリメントされる。第２ポインタＰ２の値は維持される。
【００４７】
以降、Ｄ／Ａ変換器４０はサイクルごとに同様の処理を繰り返す。
【００４８】
実施の形態に係るＤ／Ａ変換器４０は、以下の利点を有する。
このＤ／Ａ変換器４０では、複数の候補値のうち、あらかじめ定められた循環対象値それぞれについて、その値を示す制御データが、複数の単位素子に循環的に割り当てられるため、各循環対象値を示すアナログ信号が、複数の単位素子によって偏り無く生成される。言い換えれば、各循環対象値に対する複数の単位素子の使用頻度を均一化することができる。
【００４９】
現実的には、すべての単位素子ＵＣをばらつきなく製造することは困難であり、したがって単位素子ごとに、循環対象値−１を示すアナログ信号の電圧値（あるいは電流値）は異なっており、循環対象値１を示すアナログ信号の電圧値（あるいは電流値）も異なっている。したがって、ある単位素子ＵＣに対して非ゼロの制御データを集中的に割り当てた場合、アナログ信号の誤差が蓄積されるという問題が生じてしまう。これに対し、実施の形態に係るＤ／Ａ変換器４０では、各循環対象値に対する複数の単位素子の使用頻度を均一化することにより、アナログ信号の値のばらつきをキャンセルすることができる。
【００５０】
また、単位素子ＵＣにおいて、符号が異なり絶対値が等しい２つの値（−１、１）に対応するアナログ信号のばらつきが対称性を有する、言い換えれば、制御データ−１に対応するアナログ信号の値と、制御データ−１に対応するアナログ信号の絶対値が等しい場合がある。この場合に、符号が異なり絶対値が等しい２つの値（−１、１）を循環対象値として管理することにより、各単位素子ごとに、絶対値が等しい正のアナログ信号と負のアナログ信号のばらつき量を好適にキャンセルでき、長期的な精度を高めることができる。
【００５１】
実施の形態に係るＤ／Ａ変換器４０の利点は、比較技術との対比によって明確となる。図３（ａ）、（ｂ）は、実施の形態に係るＤ／Ａ変換器４０と、比較技術に係るＤ／Ａ変換器それぞれの動作を示す状態遷移図である。
【００５２】
図３（ｂ）を参照して比較技術について説明する。この比較技術における制御データの生成方法を素子循環法と称し、実施の形態における制御データの生成方法を改良素子循環法と称する。
【００５３】
素子循環法では、複数の循環対象値−１、１に対して、単一の共通ポインタが管理される。この共通ポインタは、非ゼロを示す制御データを割り当てるべき先頭の単位素子の番号を示す。制御回路は、あるサイクルにおいて値Ｙが負であり、共通ポインタの値がｊであるとき、共通ポインタが示す単位素子を先頭とする連続するＹ個の単位素子に循環対象値−１を示す制御データを割り当て、残りの単位素子に０を示す制御データを割り当てる。そして制御回路４２は、共通ポインタの値をｊ＋Ｙに更新する。
【００５４】
同様に制御回路４２は、あるサイクルにおいて値Ｙが正であり、そのサイクルにおいて共通ポインタの値がｋであるとき、共通ポインタが示す単位素子ＵＣを先頭とするＹ個の単位素子に循環対象値１を示す制御データを割り当て、残りの（Ｎ−Ｙ）個の単位素子に０を示す制御データを割り当てる。そして共通ポインタの値をｋ＋Ｙに更新する。
【００５５】
図３（ｂ）の素子循環法によれば、複数の単位素子ＵＣによって非ゼロのアナログ信号を偏りなく発生させることができる。しかしながら、たとえば単位素子ＵＣ０、ＵＣ１に着目すると、９サイクルのうち、３サイクルにおいて−１が割り当てられ、１は一度も割り当てられない。一方、単位素子ＵＣ３に着目すると、９サイクルのうち、２サイクルにおいて１が割り当てられ、−１は一度も割り当てられないという状況が発生する。
【００５６】
これに対して、図３（ａ）に示すように実施の形態に係るＤ／Ａ変換器４０では、各単位素子ＵＣにおいて、１の割り当てられる頻度と、−１が割り当てられる頻度がほぼ等しくなっており、したがって長期的に見た場合の正負のばらつきを好適にキャンセルすることができる。
【００５７】
以上、実施の形態に係るＤ／Ａ変換器４０について説明した。続いてその好適なアプリケーションを説明する。図４は、図１のＤ／Ａ変換器４０を備えるΔΣ型Ａ／Ｄ変換器１００の構成を示すブロック図である。ΔΣ型Ａ／Ｄ変換器１００は、差分演算回路１０、フィルタ回路２０、量子化器３０および図２のＤ／Ａ変換器４０を備える。
【００５８】
Ｄ／Ａ変換器４０は、ΔΣ型Ａ／Ｄ変換器１００のデジタルの出力信号Ｓｏｕｔをアナログの帰還信号Ｓｆｂに変換する。差分演算回路１０は、入力信号Ｓｉｎに応じた信号Ｓｉｎと、帰還信号Ｓｆｂに応じた信号の差分（Ｓｉｎ−Ｓｆｂ）に応じた差分信号Ｓｄを生成する。
【００５９】
フィルタ回路２０は、差分信号Ｓｄをフィルタリングする。フィルタ回路２０は、次数に応じた複数の積分器ＩＮＴ１〜ＩＮＴ３、複数の係数回路ｇ１〜ｇ７、複数の加算器ＡＤＤ１、ＡＤＤ２を含む。なおフィルタ回路２０の回路トポロジーは公知のものであるから説明を省略する。またその構成は図１のそれに限定されるものではなく、当業者にはその他の変形例が存在することが理解される。
【００６０】
量子化器３０は、フィルタ回路２０の出力信号Ｓｆを量子化し、デジタルの出力信号Ｓｏｕｔを生成する。
【００６１】
図５は、図４のΔΣ型Ａ／Ｄ変換器におけるＤ／Ａ変換器の具体的な構成例を示す回路図である。Ｄ／Ａ変換器４０は差分演算回路１０と一体に構成される。具体的には、Ｄ／Ａ変換器４０の加算演算器４４と、差分演算回路１０が、ひとつの演算増幅器４６を共有して構成されており、セグメントスイッチドキャパシタ型Ｄ／Ａ変換器とスイッチドキャパシタ型の加算器のハイブリッド回路である。
【００６２】
Ｄ／Ａ変換器４０は、符号１が付されたスイッチ群と、符号２が付されたスイッチ群と、は相補的に交互にオン、オフする。その結果、入力信号Ｓｉｎと帰還信号Ｓｆｂの差分を示す差分信号Ｓｄが生成される。
【００６３】
各単位素子ＵＣは同様に構成されるため、単位素子ＵＣ０のみを詳細に示している。
制御回路４２が生成する制御データＣＮＴ０〜ＣＮＴＮ−１はそれぞれ、第１データＳ１と第２データＳ２を含む。制御データＣＮＴの値が１のとき、Ｓ１＝０、Ｓ２＝１であり、制御データＣＮＴの値が−１のとき、Ｓ１＝１、Ｓ２＝０であり、制御データＣＮＴの値が０のとき、Ｓ１＝０、Ｓ２＝０となる。
【００６４】
単位素子ＵＣのスイッチＳＷ１は第１データＳ１が１のときオン、０のときオフする。単位素子ＵＣのスイッチＳＷ２は第２データＳ２が１のときオン、０のときオフする。つまり、制御データＣＮＴの値が１のときと−１のときとで、単位素子ＵＣは逆相で加算演算器４４に対してカップリングされる。したがって値１に対応するアナログ信号と、値−１に対応するアナログ信号の絶対値のばらつきは等しいといえる。また制御データＣＮＴの値が０のとき、単位素子ＵＣは加算演算器４４から切り離される。
【００６５】
Ｄ／Ａ変換器４０は差動形式であるが、当然のことながらシングルエンド形式で構成してもよい。またＤ／Ａ変換器４０単体として利用する場合には、入力信号Ｓｉｎが入力される回路ブロック４５を省略すればよい。また、スイッチドキャパシタ型ではなく、その他のセグメント型Ｄ／Ａ変換器にも本発明は適用可能である。
【００６６】
以上がΔΣ型Ａ／Ｄ変換器１００の構成である。
ΔΣ型Ａ／Ｄ変換器１００は、時間的な累積処理（積分処理）を行う。したがって上述のＤ／Ａ変換器４０を用いることにより、アナログの帰還信号Ｓｆｂのばらつきが長期的にみてキャンセルされるため、ΔΣ型アナログデジタル変換器の精度を高めることができる。
【００６７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６８】
図６は、図１のＤ／Ａ変換器の変形例を示すブロック図である。Ｄ／Ａ変換器４０ａは、上述の制御回路４２の方式（改良素子循環法）に加えて、それとは異なる別の方式で、制御データＣＮＴを生成可能に構成される。Ｄ／Ａ変換器４０ａは、外部からの切りかえ信号ＳＥＬに応じて制御データＣＮＴの生成方式を切りかえ可能となっている。
【００６９】
たとえば別の方式のひとつは、図３（ｂ）に示す素子循環法である。別の方式のひとつは、無作為法である。無作為法では、値Ｙごとに、所定の制御データが固定的に生成される。たとえば以下の規則で制御データが生成される。
Ｙ＝−４  ＣＮＴ０〜ＣＮＴ３＝−１  ＣＮＴ４〜ＣＮＴ７＝０
Ｙ＝−３  ＣＮＴ０〜ＣＮＴ２＝−１  ＣＮＴ３〜ＣＮＴ７＝０
Ｙ＝−２  ＣＮＴ０〜ＣＮＴ１＝−１  ＣＮＴ２〜ＣＮＴ７＝０
Ｙ＝−１  ＣＮＴ０＝−１  ＣＮＴ１〜ＣＮＴ７＝０
Ｙ＝−０  ＣＮＴ０〜ＣＮＴ７＝０
Ｙ＝１  ＣＮＴ０＝１  ＣＮＴ４〜ＣＮＴ７＝０
Ｙ＝２  ＣＮＴ０〜ＣＮＴ１＝１  ＣＮＴ２〜ＣＮＴ７＝０
Ｙ＝３  ＣＮＴ０〜ＣＮＴ２＝１  ＣＮＴ３〜ＣＮＴ７＝０
Ｙ＝４  ＣＮＴ０〜ＣＮＴ３＝１  ＣＮＴ４〜ＣＮＴ７＝０
【００７０】
たとえば別の方式のひとつは、上述の特許文献２に記載される２次−ＤＷＡ法であってもよい。
【００７１】
制御信号ＳＥＬによって選択されたひとつの制御回路のみがアクティブとなり、その他の制御回路は非アクティブとされる。
【００７２】
複数の制御方式は、それぞれが異なる特性（Ｓ／Ｎレベル、ＴＨＤ＋Ｎレベル、消費電力）を有している。したがって図６のＤ／Ａ変換器４０によれば、アプリケーションごとに、最適な制御方式を切りかえて利用することができる。
【００７３】
また非アクティブな制御回路は、クロック信号や基準電流、電源電圧のいずれか、あるいはこれらの任意の組み合わせの供給が停止される。その結果、消費電力の増大が抑制される。
【００７４】
上述の改良素子循環法、あるいは素子循環法において、Ｄ／Ａ変換器４０の制御回路４２は候補値０を示す制御データの個数が最小となるように、制御データのセットを生成してもよい。
制御データは、
Ｙ＝Σｉ＝０：Ｎ−１Ｘｉ    …（４）
を満たすように生成される。したがって、制御データの２つの０からなるゼロペアは、絶対値が等しく符号（正負）の異なる２つの値のペア、たとえば１および−１のペアで置換することができる。たとえば図３（ａ）の１サイクル目において制御データＣＮＴ４〜ＣＮＴ７は（０，０，０，０）であるが、それを（１，１，−１，−１）あるいは（１，−１，１，−１）などで置換してもよい。
【００７５】
つまり、上述の改良素子循環法（あるいは素子循環法、無作為法）によって制御データのセットＣＮＴ０〜ＣＮＴ７を生成した後、０が割り当てられた制御データの数が２個以上である場合には、２つのゼロのペア（０，０）を、（−１、１）で置き換えればよい。
【００７６】
現実的には候補値０を示すアナログ信号も、ばらつきを有するところ、この誤差はキャンセルすることが困難である。つまり単位素子ＵＣが値０を示すアナログ信号を出力するたびに、アナログ出力信号ＶＯＵＴの誤差は増加していく。
ゼロのペア（０，０）を、（１，−１）で置換することにより、値０に対応する誤差を好適にキャンセルすることができる。
【００７７】
最後に、図４のΔΣ型Ａ／Ｄ変換器１００のアプリケーションを説明する。図７は、ΔΣ型Ａ／Ｄ変換器１００を備える電子機器２の構成を示すブロック図である。電子機器２は、マイク４、ΔΣ型Ａ／Ｄ変換器１００および信号処理部６を備える。たとえば電子機器２は、オーディオ信号を録音する機能を備える機器であり、ＩＣレコーダ、デジタルカメラ、ビデオカメラ、携帯電話などである。
【００７８】
マイク４は、音響信号をアナログの電気信号に変換する。ΔΣ型Ａ／Ｄ変換器１００は、アナログの電気信号Ｓｉｎをデジタルの電気信号Ｓｏｕｔに変換する。信号処理部６は、デジタル信号Ｓｏｕｔに対してその機器固有のデジタル信号処理を施す。たとえばＩＣレコーダやデジタルカメラ、ビデオカメラであれば、デジタル信号Ｓｏｕｔを所定のフォーマットで圧縮し、映像とともに図示しないメモリなどに格納する。
【００７９】
図７の電子機器２によれば、オーディオ信号を、低ノイズでデジタル信号に変換することができるため、後にデジタル信号をアナログ信号に再変換して再生する際に、高音質なオーディオ信号を得ることができる。
【００８０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８１】
１０…差分演算回路、２０…フィルタ回路、３０…量子化器、ＡＤＤ…加算器、ＩＮＴ…積分器、４０…Ｄ／Ａ変換器、４２…制御回路、４４…加算演算器、５０…第１メモリ、ＵＣ…単位素子、５２…第２メモリ、５４…ロジック部、１００…ΔΣ型Ａ／Ｄ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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