(57)【要約】【課題】本発明は、データ入出力ラインの数を減少させることで、レイアウトマージンを確保できるデータ入出力の構造を持つ半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置１は、第１のメモリバンクのデータを転送する第１のデータ入出力ライン；第１のメモリバンクのデータを転送する第２のデータ入出力ライン；入出力モードにより、第１のデータ入出力ラインから転送されたデータを整列して出力する第１のデータ出力部１００；及び、入出力モード及びアドレス信号により、第１及び第２のデータ入出力ラインから転送されたデータの一つを整列して出力する第２のデータ出力部２００を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１のメモリバンクのデータを転送する第１のデータ入出力ライン；
前記第１のメモリバンクのデータを転送する第２のデータ入出力ライン；
入出力モードにより、前記第１のデータ入出力ラインから転送されたデータを整列して出力する第１のデータ出力部；及び、
入出力モード及びアドレス信号により、前記第１及び第２のデータ入出力ラインから転送されたデータの一つを整列して出力する第２のデータ出力部を含むことを特徴とする、半導体メモリ装置。
【請求項２】
前記第１のデータ出力部は、第１の入出力モードにおいて非活性化され、第２の入出力モードにおいて、前記第１のデータ入出力ラインから転送されたデータを整列して出力することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２のデータ出力部は、前記第１の入出力モードにおいて、前記第２のデータ入出力ラインから転送されたデータを整列して出力し、前記第２の入出力モードにおいて、前記アドレス信号により、前記第１及び第２のデータ入出力ラインの一つから転送されたデータを整列して出力することを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１のデータ出力部は、
前記入出力モードにより、前記第１のデータ入出力ラインと選択的に連結している第１の出力選択部；及び、
前記第１の出力選択部から出力されたデータを整列する第１のパイプラッチ回路からなることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２のデータ出力部は、
前記入出力モード及び前記アドレス信号により、前記第１及び第２のデータ入出力ラインと選択的に連結している第２の出力選択部；及び、
前記第２の出力選択部から出力されたデータを整列する第２のパイプラッチ回路からなることを特徴とする、請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１のデータ出力部は、前記第１のデータ入出力ラインを介してパラレルに転送されたデータをシリアルデータに整列して出力することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項７】
前記第２のデータ出力部は、前記第１及び第２のデータ入出力ラインを介してパラレルに転送されたデータをシリアルデータに整列して出力することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項８】
前記第１及び第２のデータ出力部から出力されたデータをバッファリングしてパッドに出力するデータ出力バッファ部をさらに含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項９】
入出力モードにより入力データを整列し、第１のデータ入出力ラインに出力する第１のデータ入力部；
前記入力データを整列し、入出力モード及びアドレス信号により整列されたデータを、前記第１のデータ入出力ライン及び第２のデータ入出力ラインの一つに出力する第２のデータ入力部；及び、
前記第１及び第２のデータ入出力ラインを介して転送されたデータが格納される第１のメモリバンクを含むことを特徴とする、半導体メモリ装置。
【請求項１０】
前記第１のデータ入力部は、第１の入出力モードにおいて非活性化され、第２の入出力モードにおいて、前記入力データを整列し、前記第１のデータ入出力ラインに出力することを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第２のデータ入力部は、前記第１の入出力モードにおいて、前記入力データを整列し、前記アドレス信号により、前記第１及び第２のデータ入出力ラインの一つに出力し、前記第２の入出力モードにおいて、前記入力データを整列し、前記第２のデータ入出力ラインに出力することを特徴とする、請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１のデータ入力部は、
前記入力データを整列して出力する第１のデータ整列回路；及び、
前記入出力モードにより、前記第１のデータ整列回路の出力を、前記第１のデータ入出力ラインに選択的に出力する第１の入力選択部からなることを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１３】
前記第２のデータ入力部は、
前記入力データを整列して出力する第２のデータ整列回路；及び、
前記入出力モード及びアドレス信号により、前記第２のデータ整列回路の出力を、前記第１及び第２のデータ入出力ラインの一つに出力する第２の入力選択部からなることを特徴とする、請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第１のデータ入力部は、シリアルに入力された前記入力データをパラレルデータに整列し、整列されたデータを前記第１のデータ入出力ラインに出力することを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１５】
前記第２のデータ入力部は、シリアルに入力された前記入力データをパラレルデータに整列し、整列されたデータを前記第１及び第２のデータ入出力ラインの一つに出力することを特徴とする、請求項９に記載の半導体メモリ装置。
【請求項１６】
パッドを介して入力される外部データをバッファリングし、前記入力データを生成するデータ入力バッファ部をさらに含むことを特徴とする、請求項６に記載の半導体メモリ装置。
【請求項１７】
第１のメモリバンクのアップバンク及び第２のメモリバンクのアップバンク；
前記第１のメモリバンクのダウンバンク及び前記第２のメモリバンクのダウンバンク；
前記第１及び第２のメモリバンクのアップバンクと連結している第１のデータ入出力ライン；
前記第１及び第２のメモリバンクのダウンバンクと連結している第２のデータ入出力ライン；
前記第１のデータ入出力ラインを介して、前記第１及び第２のメモリバンクのアップバンクと通信している第１のデータ入出力部；及び、
前記第１及び第２のデータ入出力ラインを介して、前記第１及び第２のメモリバンクのアップバンク及びダウンバンクと通信している第２のデータ入出力部を含むことを特徴とする、半導体メモリ装置。
【請求項１８】
前記第１のデータ入出力部は、第１の入出力モードにおいて、前記第１及び第２のメモリバンクのアップバンクと通信しておらず、第２の入出力モードにおいて、前記第１及び第２のメモリバンクのアップバンクと通信することを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２のデータ入出力部は、前記第１の入出力モードにおいて、アドレス信号により、前記第１及び第２のメモリバンクのアップバンク及び前記第１及び第２のメモリバンクのダウンバンクの一つと通信し、第２の入出力モードにおいて、前記第１及び第２のメモリバンクのダウンバンクと通信することを特徴とする、請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１及び第２のメモリバンクのアップバンクは、第１のバンク領域に配置され、前記第１及び第２のメモリバンクのダウンバンクは、第２のバンク領域に配置され、前記第１及び第２のバンク領域は、それぞれ左右に配置され、前記第１及び第２のデータ入出力回路は、前記第１及び第２のバンク領域間に位置することを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２１】
前記第１及び第２のデータ入出力部を介して出力されたデータをバッファリングしたり、パッドを介して入力されたデータをバッファリングしたりして、前記第１及び第２のデータ入出力部に出力するデータ入出力バッファ部をさらに含むことを特徴とする、請求項１７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータ入出力に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置においては、パッド(Pad)を介して外部からデータが入力されてメモリバンク(Memory Bank)に格納され、メモリバンクに格納されたデータをパッドを介して出力することで、データの入出力が行われる。これが半導体メモリ装置のリード／ライト(Read/Write)動作である。このとき、データは、データ入出力ラインを介してパッド及びメモリバンク間を移動し得る。
【０００３】
図１は、従来技術による半導体メモリ装置の構成を概略的に示す図である。図１に示すように、半導体メモリ装置１０は、第１〜第８のメモリバンク(Ｂａｎｋ０〜Ｂａｎｋ７)、複数のデータ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)及びデータ入出力部１１、１２、１３を含む。データ入出力部１１、１２、１３は、パッド(図示せず)と連結しており、データ入出力部１１、１２、１３及び第１〜第８のメモリバンク(Ｂａｎｋ０〜Ｂａｎｋ７)は、データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)を介して互いに通信し得る。データ入出力部１１、１２、１３は、それぞれのメモリバンク毎に多数個が具備され、図１において、説明の便宜上、データ入出力部１１、１２、１３のデータの入力、すなわち、ライト動作に係るデータ整列回路(Ｄｉｎ)及びデータの出力、すなわち、リード動作に係るパイプラッチ回路(ＰＩＰＥ)のみが示されている。
【０００４】
半導体メモリ装置１０のライト動作において、外部からパッドを介して入力されたシリアルデータは、データ入出力部１１、１２、１３を構成するデータ整列回路(Ｄｉｎ)を介してパラレルデータに変換された後、データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)を介して当該メモリバンクに転送され、当該メモリバンクに格納される。半導体メモリ装置１０のリード動作において、当該メモリバンクに格納されたデータは、データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)を介してデータ入出力部１１、１２、１３を構成するパイプラッチ回路(ＰＩＰＥ)に転送される。パイプラッチ回路(ＰＩＰＥ)は、パラレルに転送されたデータをシリアルデータに変換し、変換されたデータはパッドを介して外部に出力される。
【０００５】
前述したように、データの入力及び出力、すなわち、ライト及びリード動作において、データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞）は、データの転送経路になる。データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)は、メモリバンク(Ｂａｎｋ０〜Ｂａｎｋ７)間の周辺領域(Peripheral Region)に配置される。半導体メモリ装置の処理容量の増加に伴い、データ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)の数も益々増加している。例えば、図１に示すように、半導体メモリ装置１０が８回連続でリード又はライト動作を行いながら、１６ビットのデータを一度に処理するためには、合計１２８個のデータ入出力ライン(ＧＩＯ＿０＜０：１５＞〜ＧＩＯ＿７＜０：１５＞)を必要とする。よって、限定された面積の周辺領域に、前記のように多数のデータ入出力ラインが配置される場合、半導体メモリ装置のレイアウトマージンを確保し難くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−０５６５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、前記問題点を解決するためのもので、その目的は、データ入出力ラインの数を減少させることで、レイアウトマージンを確保できるデータ入出力の構造を持つ半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体メモリ装置は、第１のメモリバンクのデータを転送する第１のデータ入出力ライン；前記第１のメモリバンクのデータを転送する第２のデータ入出力ライン；入出力モードにより、前記第１のデータ入出力ラインから転送されたデータを整列して出力する第１のデータ出力部；及び、入出力モード及びアドレス信号により、前記第１及び第２のデータ入出力ラインから転送されたデータの一つを整列して出力する第２のデータ出力部を含む。
【０００９】
本発明の他の態様による半導体メモリ装置は、入出力モードにより入力データを整列し、第１のデータ入出力ラインに出力する第１のデータ入力部；前記入力データを整列し、入出力モード及びアドレス信号により整列されたデータを、前記第１のデータ入出力ライン及び第２のデータ入出力ラインの一つに出力する第２のデータ入力部；及び、前記第１及び第２のデータ入出力ラインを介して転送されたデータが格納される第１のメモリバンクを含む。
【００１０】
また、本発明のさらに他の態様による半導体メモリ装置は、第１のメモリバンクのアップバンク及び第２のメモリバンクのアップバンク；前記第１のメモリバンクのダウンバンク及び前記第２のメモリバンクのダウンバンク；前記第１及び第２のメモリバンクのアップバンクと連結している第１のデータ入出力ライン；前記第１及び第２のメモリバンクのダウンバンクと連結している第２のデータ入出力ライン；前記第１のデータ入出力ラインを介して、前記第１及び第２のメモリバンクのアップバンクと通信している第１のデータ入出力部；及び、前記第１及び第２のデータ入出力ラインを介して、前記第１及び第２のメモリバンクのアップバンク及びダウンバンクと通信している第２のデータ入出力部を含む。
【発明の効果】
【００１１】
本発明によれば、データ入出力の構造の改善によりデータ入出力ラインの数を減少させることで、半導体メモリ装置のレイアウトマージンを確保できる。
【図面の簡単な説明】
【００１２】
【図１】従来技術による半導体メモリ装置の構成を概略的に示す図である。
【図２】本発明の一実施形態に係る半導体メモリ装置の構成を概略的に示す図である。
【図３】図２の半導体メモリ装置に備えられる第１のデータ入出力部の構成を概略的に示すブロック図である。
【図４】図２の半導体メモリ装置に備えられる第２のデータ入出力部の構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００１３】
図２は、本発明の一実施形態に係る半導体メモリ装置１の構成を概略的に示す図である。図２に示すように、半導体メモリ装置１は、第１〜第４のメモリバンク(Ｂａｎｋ０〜Ｂａｎｋ３)を含む。第１〜第４のメモリバンク(Ｂａｎｋ０〜Ｂａｎｋ３)は、それぞれアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)及びダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)に区分され、アップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)及びダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)がそれぞれ異なる領域に配置される。第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)及び第２のメモリバンクのアップバンク(Ｂａｎｋ１＿ｕｐ)は、第１のバンク領域(Ａ)に配置され、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)及び第２のメモリバンクのダウンバンク(Ｂａｎｋ１＿ｄｎ)は、第２のバンク領域(Ｂ)に配置される。同様に、第３のメモリバンクのアップバンク(Ｂａｎｋ２＿ｕｐ)及び第４のメモリバンクのアップバンク(Ｂａｎｋ３＿ｕｐ)は、第の３バンク領域(Ｃ)に配置され、第３のメモリバンクのダウンバンク(Ｂａｎｋ２＿ｄｎ)及び第４のメモリバンクのダウンバンク(Ｂａｎｋ３＿ｄｎ)は、第４のバンク領域(Ｄ)に配置される。図２に示すように、第１及び第３のバンク領域(Ａ、Ｃ)は左側に配置され、第２及び第４のバンク領域(Ｂ、Ｄ)は右側に配置される。
【００１４】
図２に示すように、半導体メモリ装置１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)、第１のデータ入出力部１００及び第２のデータ入出力部２００を含む。第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)は、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)と連結している。すなわち、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)は、第１及び第２のデータ入出力部１００、２００を基準として左側に延長した位置に配置される。第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)は、第１〜第４のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ７＿ｄｎ)と連結している。すなわち、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)は、第１及び第２のデータ入出力部１００、２００を基準として右側に延長した位置に配置される。
【００１５】
第１のデータ入出力部１００は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結している。半導体メモリ装置１のリード動作において、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)に格納されたデータは、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して第１のデータ入出力部１００に転送されて整列される。また、半導体装置１のライト動作において、入力されたデータは、第１のデータ入出力部１００を介して整列され、整列されたデータは第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)に転送される。よって、第１のデータ入出力部１００は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)と通信し得る。
【００１６】
第１のデータ入出力部１００は、入出力モードにより、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と選択的に連結している。したがって、第１のデータ入出力部１００は、入出力モードにより、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)と選択的に通信し得る。例えば、第１のデータ入出力部１００は、第１の入出力モードにおいて、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しておらず、第２の入出力モードにおいて、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結している。よって、第１のデータ入出力部１００は、第１の入出力モードにおいて非活性化される。
【００１７】
第２のデータ入出力部２００は、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結している。第２のデータ入出力部２００は、入出力モード及びアドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと選択的に通信し得る。
【００１８】
第２のデータ入出力部２００は、第１の入出力モードにおいて、アドレス信号(ＡＤＤ)に応じて、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと通信し、第２の入出力モードにおいて、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と通信する。第１の入出力モードにおいて、第２のデータ入出力部２００は、リード動作の際、アドレス信号(ＡＤＤ)に応じて、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと連結しており、連結しているデータ入出力ラインから転送されたデータを整列して出力する。
【００１９】
第１の入出力モードにおいて、第２のデータ入出力部２００は、ライト動作の際、入力データを整列し、アドレス信号(ＡＤＤ)に応じて、整列されたデータを第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つに転送する。第２の入出力モードにおいて、第２のデータ入出力部２００は、リード動作の際、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して転送されたデータを整列して出力し、ライト動作の際、入力データを整列し、整列されたデータを第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)に出力する。
【００２０】
よって、第２のデータ入出力部２００は、第１の入出力モードにおいて、アドレス信号(ＡＤＤ)により、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)及び第１〜第４のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)の一つと選択的に通信し、第２の入出力モードにおいて、第１〜第４のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)と通信する。
【００２１】
第１及び第２の入出力モードは、入出力モード信号(Ｉ／Ｏ)により指定され得る。入出力モード信号(Ｉ／Ｏ)は、半導体メモリ装置１が一度に入出力できるデータの数を指定する信号であり、一般にＸ４、Ｘ８及びＸ１６信号が用いられる。Ｘ４信号は一度に４ビットのデータが入出力できる入出力モードを示し、Ｘ８信号は一度に８ビットのデータが入出力できる入出力モードを示し、Ｘ１６モードは一度に１６ビットのデータが入出力できる入出力モードを示す。入出力モード信号(Ｉ／Ｏ)は、半導体メモリ装置のモードレジスターセット(Mode Register Set)で生成され得る。本発明の実施例において、第１の入出力モードはＸ８信号により指定される入出力モードであり、第２の入出力モードはＸ１６信号により指定される入出力モードであるが、これに限定されるものではない。アドレス信号(ＡＤＤ)は、一般に、半導体メモリ装置の列選択に利用されるローアドレス信号(Row Address Signal)の一つを利用できる。
【００２２】
半導体メモリ装置１は、第１〜第４のメモリバンク(Ｂａｎｋ０〜Ｂａｎｋ３)をアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)及びダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)に分割して、それぞれ第１〜第４のバンク領域(Ａ〜Ｄ)に位置させ、第１〜第４のバンク領域(Ａ〜Ｄ)を左側及び右側に配置させる。第１及び第２のデータ入出力部１００、２００は、第１〜第４のバンク領域(Ａ〜Ｄ)間、すなわち、周辺領域の中央に位置する。左側に配置される第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して、第１のデータ入出力部１００と連結している。また、右側に配置される第１〜第４のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して、第２のデータ入出力部２００と連結している。前記のような構造及び配置により、一つのメモリバンクに１２８個のデータ入出力ラインが配置された従来技術とは異なり、その半分である６４個のデータ入出力ラインが配置されても、従来と同様な半導体メモリ装置のデータ入出力動作を行うことができる。
【００２３】
図２に示すように、半導体メモリ装置１は、データ入出力バッファ部３００をさらに含むことができる。データ入出力バッファ部３００は、リード動作において、第１及び第２のデータ入出力部１００、２００から出力されたデータをバッファリングして、パッド(図示せず)に出力する。データ入出力バッファ部３００は、ライト動作において、パッドを介して入力された外部データをバッファリングして、第１及び第２の入出力部１００、２００に転送する。データ入出力バッファ部３００は、第１及び第２のデータ入出力部１００、２００とは異なり、バンク領域(Ａ〜Ｄ)に隣接して配置され得る。すなわち、データ入出力バッファ部３００は、従来技術のようにパッドが位置する部分に配置される。
【００２４】
図３は、図２の半導体メモリ装置１に備えられる第１のデータ入出力部１００の構成を概略的に示すブロック図である。図３に示すように、第１のデータ入出力部１００は、第１のデータ出力部１１０及び第１のデータ入力部１２０を含む。第１のデータ出力部１１０及び第１のデータ入力部１２０は、入出力モードにより、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と選択的に連結している。第１のデータ出力部１１０及び第１のデータ入力部１２０は、入出力モード信号(Ｉ／Ｏ)により指定される第１の入出力モードにおいて、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しておらず、入出力モード信号(Ｉ／Ｏ)により指定される第２の入出力モードにおいて、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結している。
【００２５】
第１のデータ出力部１１０は、第１の出力選択部１１１及び第１のパイプラッチ回路１１２を含む。第１の出力選択部１１１は、入出力モードにより、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して転送されるデータを出力する。第１のパイプラッチ回路１１２は、第１の出力選択部１１１から出力されたデータを整列し、整列されたデータをデータ入出力バッファ部３００に出力する。よって、第１のデータ出力部１１０は、半導体メモリ装置１のリード動作に係る回路である。第１の出力選択部１１１は、入出力モード信号(Ｉ／Ｏ)を制御信号とするマルチプレクサとして具現され得、第１のパイプラッチ回路１１２は従来技術が用いられる。
【００２６】
第１のデータ入力部１２０は、第１の入力選択部１２１及び第１のデータ整列回路１２２を含む。第１の入力選択部１２１は、入出力モードにより、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と選択的に連結している。第１のデータ整列回路１２２は、データ入出力バッファ部３００から入力されたデータを整列し、整列されたデータを第１の入力選択部１２１に出力する。よって、第１のデータ入力部１２０は、半導体メモリ装置１のライト動作に係る回路である。第１の入力選択部１２１は、入出力モード信号(Ｉ／Ｏ)を制御信号とするマルチプレクサとして具現され得、第１のデータ整列回路１２２は従来技術が用いられる。
【００２７】
前述した構成により、第１のデータ入出力部１００は、入出力モードにより、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞）と選択的に連結して、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)と通信し得る。すなわち、第１のデータ入出力部１００は第２の入出力モードにおいて、第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)のリード／ライト動作を行うことができる。
【００２８】
図４は、図２の半導体メモリ装置１に備えられる第２のデータ入出力部２００の構成を概略的に示す図である。図４に示すように、第２のデータ入出力部２００は、第２のデータ出力部２１０及び第２のデータ入力部２２０を含む。第２のデータ出力部２１０及び第２のデータ入力部２２０は、入出力モード及びアドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと連結している。
【００２９】
第２のデータ出力部２１０は、第２の出力選択部２１１及び第２のパイプラッチ回路２１２を含む。第２のデータ入力部２２０は、第２の入力選択部２２１及び第２のデータ整列回路２２２を含む。よって、第２のデータ出力部２１０は半導体メモリ装置１のリード動作に係る回路であり、第２のデータ入力部２２０は半導体メモリ装置１のライト動作に係る回路である。第２の出力選択部２１１及び第２の入力選択部２２１は、それぞれ入出力モード信号(Ｉ／Ｏ)及びアドレス信号(ＡＤＤ)を制御信号とするマルチプレクサとして具現され得、第２のパイプラッチ回路２１２及び第２のデータ整列回路２２２は従来技術が用いられる。
【００３０】
まず、半導体メモリ装置１のリード動作を説明すれば、第２の出力選択部２１１は、入出力モード及びアドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと連結している。入出力モード信号(Ｉ／Ｏ)により指定される第１の入出力モードにおいて、第２の出力選択部２１１は、アドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つから転送されたデータを出力する。入出力モード信号(Ｉ／Ｏ)により指定される第２の入出力モードにおいて、第２の出力選択部２１１は、アドレス信号(ＡＤＤ)と無関係に、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)から転送されたデータを出力する。第２の出力選択部２１１により出力されたデータは第２のパイプラッチ回路２１２により整列され、整列されたデータはデータ入出力バッファ部３００に出力される。
【００３１】
半導体メモリ装置１のライト動作を説明すれば、データ入出力バッファ部３００を介して入力されたデータは、第２のデータ整列回路２２２により整列され、第２の入力選択部２２１に入力される。第２の入力選択部２２１は、入出力モード及びアドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)の一つと連結している。
【００３２】
入出力モード信号(Ｉ／Ｏ)により指定される第１の入出力モードにおいて、第２の入力選択部２２１は、アドレス信号(ＡＤＤ)により、第１及び第２のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞、ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と選択的に連結している。例えば、アドレス信号(ＡＤＤ)がハイレべルであれば、第２の入力選択部２２１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しており、第２のデータ整列回路２２２により整列されたデータは、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して第１〜第４のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ３＿ｕｐ)に転送され得る。
【００３３】
反対に、アドレス信号(ＡＤＤ)がローレベルであれば、第２の入力選択部２２１は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結しており、第２のデータ整列回路２２２により整列されたデータは、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して第１〜第４のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ３＿ｄｎ)に転送され得る。第２の入出力モードにおいて、第２の入力選択部２２１は、アドレス信号(ＡＤＤ)と無関係に、第２のデータ整列回路２２２により整列されたデータを、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)に転送する。
【００３４】
図２〜図４を参照して、本実施形態に係る半導体メモリ装置１の具体的な動作を説明すれば、次の通りである。まず、第１の入出力モードにおいて、半導体メモリ装置１のリード動作を説明する。第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)のリード動作が行われる場合、アドレス信号(ＡＤＤ)がハイレベルになる。第１のデータ入出力部１００は非活性化され、第２のデータ出力部２１０の第２の出力選択部２１１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結している。
【００３５】
第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)に格納されたデータは、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)に転送され、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)に転送されたデータは、第２の出力選択部２１１を介して第２のパイプラッチ回路２１２に入力される。第２のパイプラッチ回路２１２は、パラレルに入力されるデータを整列してシリアルデータとして出力する。
【００３６】
データ入出力バッファ部３００は、整列されたシリアルデータをバッファリングし、バッファリングしたデータはパッドを介して外部に出力され得る。一方、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)のリード動作が行われる場合、アドレス信号(ＡＤＤ)はローレベルになり、第２の出力選択部２１１は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結しているので、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に格納されたデータが第２のパイプラッチ回路２１２に入力される。
【００３７】
したがって、第２のパイプラッチ回路２１２及びデータ入出力バッファ部３００を介して、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に格納されたデータが出力され得る。よって、第１の入出力モードにおいて入出力されるデータのビット数は、第２の入出力モードにおいて入出力されるデータのビット数の半分であるから、第１の入出力モードでは、第２のデータ入出力部２００を介して半導体メモリ装置１のリード／ライト動作が行われる。
【００３８】
第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ）のライト動作が行われる場合、パッド及びデータ入出力バッファ部３００を介して外部から入力されたデータは、第２のデータ入出力部２００の第２のデータ整列回路２２２に入力されて整列される。整列されたデータは、第２のデータ入力部２２０の第２の入力選択部２２１に入力される。このとき、アドレス信号(ＡＤＤ)がハイレベルであるから、第２の入力選択部２２１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しており、整列されたデータは、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して、第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)に転送され、第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)に格納される。
【００３９】
第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ）のライト動作が行われる場合、アドレス信号(ＡＤＤ)はローレベルになる。第２の入力選択部２２１は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結しており、第２のデータ整列回路２２２により整列されたデータは、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に転送され、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に格納される。
【００４０】
第２の入出力モードにおいて、第１のデータ入出力部１００の第１の出力選択部１１１及び第１の入力選択部１２１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しており、第２のデータ入出力部２００の第２の出力選択部２１１及び第２の入力選択部２２１は、アドレス信号(ＡＤＤ)と無関係に、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結している。
【００４１】
リード動作の際、第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)に格納されたデータは、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)に転送され、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に格納されたデータは、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)に転送される。第１のデータ出力部１１０の第１の出力選択部１１１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して転送されたデータを第１のパイプラッチ回路１１２に出力し、第２のデータ出力部２１０の第２の出力選択部２１１は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して転送されたデータを第２のパイプラッチ回路２１２に出力する。
【００４２】
第１及び第２のパイプラッチ回路１１２、２１２は、それぞれ第１及び第２の出力選択部１１１、２１１から出力されたデータを整列し、整列されたデータをデータ入出力バッファ部３００に出力する。データ入出力バッファ部３００は、整列されたデータをバッファリングしてパッドを介して出力することで、第１のメモリバンクのアップバンク及びダウンバンク(Ｂａｎｋ０＿ｕｐ、Ｂａｎｋ０＿ｄｎ)のリード動作が行われる。第２〜第４のメモリバンク(Ｂａｎｋ１〜Ｂａｎｋ３)のリード動作も同様である。
【００４３】
ライト動作の際、パッド及びデータ入出力バッファ部３００を介して入力された外部データは、第１及び第２のデータ整列回路１２２、２２２に入力される。第１及び第２のデータ整列回路１２２、２２２は、入力されたデータを整列し、第１及び第２の入力選択部１２１、２２１に出力する。第１の入力選択部１２１は、第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)と連結しているので、第１のデータ整列回路１２２により整列されたデータは第１のデータ入出力ライン(ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞)を介して転送され、第１のメモリバンクのアップバンク(Ｂａｎｋ０＿ｕｐ)に格納される。
【００４４】
第２の入力選択部２２１は、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)と連結しているので、第２のデータ整列回路２２２により整列されたデータは、第２のデータ入出力ライン(ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞)を介して転送され、第１のメモリバンクのダウンバンク(Ｂａｎｋ０＿ｄｎ)に格納される。よって、第１のメモリバンクのアップバンク及びダウンバンク(Ｂａｎｋ０＿ｕｐ、Ｂａｎｋ０＿ｄｎ)のライト動作が行われる。第２〜第４のメモリバンク(Ｂａｎｋ１〜Ｂａｎｋ３)のライト動作も同様である。
【００４５】
したがって、本発明は、メモリバンクをアップバンク及びダウンバンクに分割配置し、分割されたメモリバンクのデータ入出力動作を行うデータ入出力部を周辺領域の中央に配置することで、従来よりデータ入出力ラインの数を減少させることができる。したがって、半導体メモリ装置のレイアウトマージンを改善できる。また、入出力モードにより減少されたデータ入出力ラインを選択的に活用できるデータ入出力構造を持つ。
【００４６】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００４７】
１００  第１のデータ入出力部
１１０  第１のデータ出力部
１２０  第１のデータ入力部
１２１  第１の入力選択部
１２２  第１のデータ整列回路
２００  第２のデータ入出力部
２１０  第２のデータ出力部
２２０  第２のデータ入力部
２２１  第２の入力選択部
２２２  第２のデータ整列回路
３００  データ入出力バッファ部（データ出力バッファ部、データ入力バッファ部）
Ｂａｎｋ０＿ｕｐ〜Ｂａｎｋ４＿ｕｐ  アップバンク（メモリバンク）
Ｂａｎｋ０＿ｄｎ〜Ｂａｎｋ４＿ｄｎ  ダウンバンク（メモリバンク）
ＧＩＯ＿０＜８：１５＞〜ＧＩＯ＿７＜８：１５＞  第１のデータ入出力ライン
ＧＩＯ＿０＜０：７＞〜ＧＩＯ＿７＜０：７＞  第２のデータ入出力ライン
【図１】
2011159375.tif 000003
【図２】
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【図３】
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【図４】
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