(57)【要約】【課題】等化処理で適切に信号整形が可能な程度にオフセットを低減できるオフセット補償回路を提供する。【解決手段】受信回路は、第１の信号波形に等化処理を施して第２の信号波形を求め、第２の信号波形と第３の信号波形との誤差に応じて等化処理の特性を調整可能な等化処理部と、誤差を示す信号を等化処理部から受け取り、誤差を示す信号に応じて等化処理を施す前の第１の信号波形のオフセットを調整するオフセット調整部とを含むことを特徴とする。【選択図】図１
2011015184.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との誤差に応じて前記等化処理の特性を調整可能な等化処理部と、
前記誤差を示す信号を前記等化処理部から受け取り、前記誤差を示す信号に応じて前記等化処理を施す前の前記第１の信号波形のオフセットを調整するオフセット調整部と
を含むことを特徴とする受信回路。
【請求項２】
前記等化処理部は、
前記第１の信号波形に前記等化処理を施して前記第２の信号波形を出力するフィルタ部と、
前記第２の信号波形の信号レベルを判定した信号レベル判定後の信号として前記第３の信号波形を出力する判定部と、
前記第２の信号波形と前記第３の信号波形との前記誤差を求める誤差検出部と、
前記誤差検出部の出力する前記誤差に応じて前記フィルタ部のフィルタ係数を調整可能な係数更新部と
を含むことを特徴とする請求項１記載の受信回路。
【請求項３】
前記誤差検出部は、前記第２の信号波形と前記第３の信号波形との前記誤差を求める第１の動作と、前記第３の信号波形の代りに第４の信号波形を用いて前記第２の信号波形と前記第４の信号波形との誤差を求める第２の動作とを切り替え可能であることを特徴とする請求項２記載の受信回路。
【請求項４】
前記オフセット調整部は前記誤差の大きさが小さくなるように前記第１の信号波形のオフセットを段階的に調整することを特徴とする請求項１乃至３の何れか一項記載の受信回路。
【請求項５】
第一段階において、前記オフセット調整部による前記オフセットの調整を行なうことなく前記等化処理部の前記等化処理の特性を調整し、前記第一段階の後の第２段階において、前記等化処理の特性を固定した状態で前記オフセット調整部による前記オフセットの調整を行なうように、前記等化処理部及び前記オフセット調整部を制御する制御回路を更に含むことを特徴とする請求項１乃至４の何れか一項記載の受信回路。
【請求項６】
受信信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記受信波形のオフセットを調整して前記第１の信号波形を生成する更なるオフセット調整部を更に含むことを特徴とする請求項１乃至５の何れか一項記載の受信回路。
【請求項７】
前記オフセット調整部は、前記第１の信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記第１の信号波形のオフセットを調整し、前記上下ピーク値を検出する処理のパラメータを前記誤差を示す信号に応じて制御することを特徴とする請求項１乃至５の何れか一項記載の受信回路。
【請求項８】
入力信号波形と理想信号波形との誤差を求める誤差検出部を含む受信回路において、
第１の信号波形に等化処理を施して第２の信号波形を求め、
前記第２の信号波形と第３の信号波形との第１の誤差を前記誤差検出部により求め、
前記第１の誤差に応じて前記等化処理を所望の特性に調整し、
前記等化処理が前記所望の特性に調整された状態で、第４の信号波形に前記等化処理を施して第５の信号波形を求め、
前記第５の信号波形の信号レベルを判定して第６の信号波形を求め、
前記第５の信号波形と第６の信号波形との第２の誤差を前記誤差検出部により求め、
前記第２の誤差に応じて前記第５の信号波形のオフセットを調整する
各段階を含むことを特徴とするオフセット調整方法。
【請求項９】
前記第５の信号波形のオフセットを調整する段階は、前記第５の信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記第１の信号波形のオフセットを調整し、前記上下ピーク値を検出する処理のパラメータを前記誤差を示す信号に応じて制御することを特徴とする請求項８記載のオフセット調整方法。
【請求項１０】
信号を送信する送信回路と、
伝送路を伝搬した前記信号を受信する受信回路と
を含み、前記受信回路は、
受信した前記信号の第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との誤差に応じて前記等化処理の特性を調整可能な等化処理部と、
前記誤差を示す信号を前記等化処理部から受け取り、前記誤差を示す信号に応じて前記等化処理を施す前の前記第１の信号波形のオフセットを調整するオフセット調整部と
を含むことを特徴とする送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電気通信に関し、詳しくは等化処理を行なう受信回路に関する。
【背景技術】
【０００２】
情報処理システムにおいては、ＬＳＩ（Large Scale Integration）チップ内の回路ブロック間のデータ送受信、ＬＳＩチップ間のデータ送受信、ボード間や筐体間のデータ送受信について、データ伝送速度及び伝送距離を増大させることが好ましい。しかしデータ伝送速度及び伝送距離を増大させると、伝送線路での信号劣化が生じ、正しくデータ受信することが困難となる．これを克服するため、送信機側或いは受信機側で波形整形（等化）処理を行うのが一般的である。
【０００３】
回路ブロック間、チップ間、或いは匡体間での信号伝送では、複数のバッファ（増幅回路）を信号伝送経路に配置する。この際、バッファを構成する素子バラツキによる発生電圧及び電流に誤差に起因してオフセットが発生し、信号を正しく等化処理しデータ受信することが困難となる。そこでオフセット補償回路を用いて、オフセットが無くなるように、オフセットの検出及び調整を行なう。
【０００４】
従来のオフセット補償回路の構成としては、等化処理前の信号波形を波形評価部により評価し、その波形評価結果に基づいて、オフセット調整部によりオフセット調整するものが知られている。この構成において、波形評価部により評価する対象の信号波形としては、ＡＤＣ（Analog-to-Digital Converter）から出力されるデジタル受信信号波形であってよいし、或いはＡＤＣ前のアナログ受信信号波形であってもよい。デジタル領域でのオフセット補償回路の一例としては、ＡＤＣの出力信号波形のピーク値及びボトム値を検出し、ピーク値及びボトム値に基づいてオフセットを検出し、ＡＤＣの入力信号をフィードバック制御することでオフセットをキャンセルする回路がある。
【０００５】
しかし上記のようなオフセット補償回路の構成では、フィードバックの開ループゲインが大きい場合においても、これに反比例するオフセット誤差が生じている。従って、後段の等化処理で適切に信号整形が可能な程度に、オフセット補償回路によりオフセットが低減されることが保証されておらず、正しくデータ受信できない可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０８１０１８号公報
【特許文献２】特開昭６３−０７８３８６号公報
【特許文献３】特開平０１−１１０２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、等化処理で適切に信号整形が可能な程度にオフセットを低減できるオフセット補償回路が望まれる。
【課題を解決するための手段】
【０００８】
受信回路は、第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との誤差に応じて前記等化処理の特性を調整可能な等化処理部と、前記誤差を示す信号を前記等化処理部から受け取り、前記誤差を示す信号に応じて前記等化処理を施す前の前記第１の信号波形のオフセットを調整するオフセット調整部とを含むことを特徴とする。
【０００９】
入力信号波形と理想信号波形との誤差を求める誤差検出部を含む受信回路におけるオフセット調整方法は、第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との第１の誤差を前記誤差検出部により求め、前記第１の誤差に応じて前記等化処理を所望の特性に調整し、前記等化処理が前記所望の特性に調整された状態で、第４の信号波形に前記等化処理を施して第５の信号波形を求め、前記第５の信号波形の信号レベルを判定して第６の信号波形を求め、前記第５の信号波形と第６の信号波形との第２の誤差を前記誤差検出部により求め、前記第２の誤差に応じて前記第５の信号波形のオフセットを調整する各段階を含むことを特徴とする。
【発明の効果】
【００１０】
本願開示の少なくとも１つの実施例によれば、等化処理の結果の良否の度合いを示す誤差信号に基づいてオフセットを調整する。従って、等化処理で適切に信号整形が可能な程度にまで確実にオフセットを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】送受信システムの構成の一例を示す図である。
【図２】送受信システムの構成の別の一例を示す図である。
【図３】図１の等化処理部の構成の一例を示す図である。
【図４】図１の等化処理部の別の構成の一例を示す図である。
【図５】図１の等化処理部の更なる別の構成の一例を示す図である。
【図６】送受信システムの構成の別の一例を示す図である。
【図７】制御回路による制御シーケンスを示すフローチャートである。
【図８】オフセット調整部の具体的な構成の一例を示す図である。
【図９】オフセット調整量の変化を説明するための図である。
【図１０】差動信号の場合のオフセットの大小を示す図である。
【図１１】送受信システムの構成の更に別の一例を示す図である。
【図１２】送受信システムの構成の更に別の一例を示す図である。
【図１３】整流回路の働きを示す図である。
【図１４】ピーク検出回路の構成の一例を示す図である。
【図１５】図１４のピーク検出回路によるピーク値を模式的に示す図である。
【図１６】送受信システムの構成の更に別の一例を示す図である。
【図１７】ピーク検出回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図１は、送受信システムの構成の一例を示す図である。図１の送受信システムは、信号を送信する送信回路１０と、伝送路１１を伝搬した前記信号を受信する受信回路１２とを含む。受信回路１２は、ＡＤＣ（Analog-to-Digital Converter）１５、等化処理部１６、オフセット調整部１７、及び信号加減算部１８を含む。ＡＤＣ１５は、受信信号をアナログ信号からデジタル信号に変換する。等化処理部１６は、ＡＤＣ１５の出力する第１の信号波形に等化処理を施して第２の信号波形を求め、第２の信号波形と第３の信号波形との誤差に応じて等化処理の特性を調整可能である。第３の信号波形は、第２の信号波形の信号レベルを判定した信号レベル判定後の信号、即ち理想的な信号の形を有する信号波形であってよい。オフセット調整部１７は、前記誤差を示す信号ＥＳを等化処理部１６から受け取り、誤差を示す信号ＥＳに応じて等化処理を施す前の第１の信号波形のオフセットを調整する。図１の構成例では、ＡＤＣ１５に入力される受信信号に対してオフセット調整部１７の出力アナログ信号を信号加減算部１８において加算することにより、ＡＤＣ１５の入力側でオフセットを調整し、その結果としてＡＤＣ１５の出力側でもオフセットを調整している。代替的な構成例として、ＡＤＣ１５の出力側に信号加減算部を設け、ＡＤＣ１５の出力信号に対してオフセット調整部１７の出力デジタル信号を加算することにより、オフセットを調整してもよい。
【００１４】
図１の受信回路１２では、等化処理の結果の良否の度合いを示す誤差信号ＥＳに基づいて、この誤差信号ＥＳの大きさが小さくなるようにオフセットを調整することができる。従って、等化処理で適切に信号整形が可能な程度にまで確実にオフセットを低減することができる。
【００１５】
図２は、送受信システムの構成の別の一例を示す図である。図２の送受信システムは、信号を送信する送信回路１０と、伝送路１１を伝搬した前記信号を受信する受信回路１２Ａとを含む。図２の受信回路１２Ａは、入力回路部１５Ａ、等化処理部１６Ａ、オフセット調整部１７Ａ、及び信号加減算部１８を含む。入力回路１５Ａは、バッファ或いは信号判定回路（０又は１の判定回路）であり、アナログ受信信号を受け取りアナログ信号波形を出力する。この場合の等化処理部１６Ａはアナログ領域で動作し、この等化処理部１６Ａの後段にＡＤＣが設けられることになる。等化処理部１６Ａは、入力回路部１５Ａの出力する第１の信号波形に等化処理を施して第２の信号波形を求め、第２の信号波形と第３の信号波形との誤差に応じて等化処理の特性を調整可能である。第３の信号波形は、第２の信号波形の信号レベルを判定した信号レベル判定後の信号、即ち理想的な信号の形を有する信号波形であってよい。オフセット調整部１７Ａは、前記誤差を示す信号ＥＳを等化処理部１６Ａから受け取り、誤差を示す信号ＥＳに応じて等化処理を施す前の第１の信号波形のオフセットを調整する。図２の等化処理部１６Ａ及びオフセット調整部１７Ａの動作は、処理対象の信号がアナログ信号であることを除き、等化処理部１６及びオフセット調整部１７の動作と同様である。
【００１６】
図３は、図１の等化処理部１６の構成の一例を示す図である。図３に示す等化処理部１６は、フィルタ部２０、判定部２１、誤差検出部２２、及び信号加減算部２３を含む。フィルタ部２０は、信号加減算部２３を介して第１の信号波形ＩＮに信号を加算することにより第１の信号波形ＩＮに等化処理を施し、第２の信号波形ＩＭＴを出力する。判定部２１は、第２の信号波形ＩＭＴの信号レベル（０又は１の信号レベル）を判定した信号レベル判定後の信号として第３の信号波形ＯＵＴを出力する。誤差検出部２２は、第２の信号波形ＩＭＴと第３の信号波形ＯＵＴとの誤差（差分）を求める。この誤差は、現在のタイミングにおける第２の信号波形ＩＭＴの値と第３の信号波形ＯＵＴの値との差分であってよい。また、誤差検出部２２の出力する誤差に応じてフィルタ部２０のフィルタ係数を調整可能な構成となっている。受信回路１２の起動時等に、この誤差の大きさが少なくなるようにフィルタ係数を調整してよい。また誤差検出部２２の出力する誤差は、誤差信号ＥＳとして等化処理部１６の外部に出力される。
【００１７】
図４は、図１の等化処理部１６の別の構成の一例を示す図である。図４の等化処理部１６は、判定帰還形等化器（ＤＦＥ：Decision Feedback Equalizer）である。等化処理部１６は、フィルタ部３０、判定部３１、判定部３２、誤差検出部３３、係数更新部３４、スイッチ３５、及び演算部３６を含む。フィルタ部３０は、複数の遅延素子ｚ−１、時刻ｎでの係数ｃｎ０乃至ｃｎ１を各信号に乗算する乗算部、及び加算部Σを含む。フィルタ部３０は、第１の信号波形ＩＮに等化処理を施し、第２の信号波形ＩＭＴを出力する。判定部３１は、第２の信号波形ＩＭＴの信号レベル（０又は１の信号レベル）を判定した信号レベル判定後の信号として第３の信号波形ＯＵＴを出力する。判定部３２は、スイッチ３５がノードＮ１側に接続されるときには、第２の信号波形ＩＭＴの信号レベルを判定し、第３の信号波形ＯＵＴと同一の信号レベルの信号を出力する。判定部３３は、スイッチ３５がノードＮ２側に接続されるときには、既知のトレーニングデータを出力する。誤差検出部３３は、第３の信号波形ＯＵＴに同一の信号波形又はトレーニングデータの一方と第２の信号波形ＩＭＴとの誤差（差分）を求める。この誤差は、現在のタイミングにおけるこれら２つの信号波形の値の差分であってよい。この誤差検出部３３の出力する誤差に応じてフィルタ部３０のフィルタ係数ｃｎ０乃至ｃｎ１を更新可能な構成となっている。この際、ＬＭＳ（Least Mean Square）アルゴリズムやＲＬＳ（Recursive Least-Squares）アルゴリズムにより係数を更新することにより、上記誤差の２乗平均誤差が最小になるようにフィルタ係数を調整することができる。このフィルタ係数の調整は、受信回路１２の起動時等に行なってよい。起動時等のフィルタ係数の調整においては、第３の信号波形ＯＵＴに同一の信号波形を用いる構成としてよいし、或いは第３の信号波形ＯＵＴに同一の信号波形ではフィルタ係数が収束し難い場合には既知のトレーニングデータを使用する構成としてもよい。
【００１８】
等化処理部１６のフィルタ部３０の係数を初期化する際には、スイッチ３５をノードＮ２側に接続して既知のトレーニングデータを用いてフィルタ係数を調整してよい。このとき、等化処理部１６に入力される第１の信号波形ＩＮは、送信器側から送信されたトレーニングデータの信号が伝送路を伝搬した後に受信器側で受信された信号である。
【００１９】
演算部３６は、誤差検出部３３が出力する誤差に対して所定の演算処理を施し、換算処理後の誤差信号ＥＳを等化処理部１６外部に出力する。この所定の演算処理は、例えば誤差の２乗を計算する演算や、誤差の絶対値を計算する演算である。即ち、誤差信号ＥＳは、誤差検出部３３の出力値の例えば２乗値又は絶対値である。
【００２０】
図５は、図１の等化処理部１６の更なる別の構成の一例を示す図である。図５の等化処理部１６は、フィードフォワード型の等化器（ＦＦＥ：Feed Forward Equalizer）である。等化処理部１６は、フィルタ部４０、判定部４１、スイッチ４２、誤差検出部４３、係数更新部４４、及び演算部４５を含む。フィルタ部４０は、複数の遅延素子ｚ−１、時刻ｎでの係数ｃｎ０乃至ｃｎ１を各信号に乗算する乗算部、及び加算部Σを含む。フィルタ部４０は、第１の信号波形ＩＮに等化処理を施し、第２の信号波形ＩＭＴを出力する。判定部４１は、第２の信号波形ＩＭＴの信号レベル（０又は１の信号レベル）を判定した信号レベル判定後の信号として第３の信号波形ＯＵＴを出力する。スイッチ４２がノードＮ１側に接続されるときには、第３の信号波形ＯＵＴが誤差検出部４３に供給され、スイッチ４２がノードＮ２側に接続されるときには、既知のトレーニングデータが誤差検出部４３に供給される。誤差検出部４３は、第３の信号波形ＯＵＴ又はトレーニングデータの一方と第２の信号波形ＩＭＴとの誤差（差分）を求める。この誤差は、現在のタイミングにおけるこれら２つの信号波形の値の差分であってよい。この誤差検出部４３の出力する誤差に応じてフィルタ部４０のフィルタ係数ｃｎ０乃至ｃｎ１を更新可能な構成となっている。この際、ＬＭＳ（Least Mean Square）アルゴリズムやＲＬＳ（Recursive Least-Squares）アルゴリズムにより係数を更新することにより、上記誤差の２乗平均誤差が最小になるようにフィルタ係数を調整することができる。このフィルタ係数の調整は、受信回路１２の起動時等に行なってよい。起動時等のフィルタ係数の調整においては、第３の信号波形ＯＵＴを用いる構成としてよいし、或いは第３の信号波形ＯＵＴではフィルタ係数が収束し難い場合には既知のトレーニングデータを使用する構成としてもよい。
【００２１】
等化処理部１６のフィルタ部４０の係数を初期化する際には、スイッチ４２をノードＮ２側に接続して既知のトレーニングデータを用いてフィルタ係数を調整してよい。このとき、等化処理部１６に入力される第１の信号波形ＩＮは、送信器側から送信されたトレーニングデータの信号が伝送路を伝搬した後に受信器側で受信された信号である。
【００２２】
演算部４５は、誤差検出部４３が出力する誤差に対して所定の演算処理を施し、換算処理後の誤差信号ＥＳを等化処理部１６外部に出力する。この所定の演算処理は、例えば誤差の２乗を計算する演算や、誤差の絶対値を計算する演算である。即ち、誤差信号ＥＳは、誤差検出部４３の出力値の例えば２乗値又は絶対値である。
【００２３】
図６は、送受信システムの構成の別の一例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図６の送受信システムは、送信回路１０と受信回路１２Ｂとを含む。受信回路１２Ｂは、ＡＤＣ１５、等化処理部１６、オフセット調整部１７、信号加減算部１８、及び制御回路１９を含む。制御回路１９はシーケンサであり、受信回路１２Ｂの起動時等に等化処理部１６及びオフセット調整部１７を制御することにより、等化処理の特性の調整及びオフセットの調整を１つずつ順次実行する。
【００２４】
図７は、制御回路１９による制御シーケンスを示すフローチャートである。ステップＳ１で、受信回路１２が動作を開始する。即ち例えば電源起動やリセットからの回復等により、受信回路１２が信号の受信動作を新たに開始する。ステップＳ２で、制御回路１９が等化回路の初期化設定を行ない、更に初期化設定された状態に固定する。このとき、制御回路１９は、オフセット調整部１７によるオフセットの調整を行なうことなく等化処理部１６の等化処理の特性を調整する。等化処理部１６の等化処理の特性の調整は、図３乃至５で説明したように受信信号と信号判定後の信号との差分に基づいて行なってもよいし、或いは図４及び図５で説明したようにトレーニングデータに基づいて行なってもよい。
【００２５】
ステップＳ３で、制御回路１９がオフセット調整部１７を動作させ、等化処理の特性を固定した状態でオフセット調整部１７によるオフセットの調整を行なう。ステップＳ４で、制御回路１９は、誤差信号ＥＳが示す誤差が許容値以下であるか否かを判断する。誤差が許容値以下でない場合には、ステップＳ３に戻り、オフセットの調整を繰り返す。このようにして、等化処理の特性を固定した状態でオフセットの調整を繰り返し、誤差を許容値以下にまで小さくする。誤差が許容値以下になると、ステップＳ５で、制御回路１９は、設定後の等化処理部１６及びオフセット調整部１７を用いた等化処理及びオフセット処理を実行し、これにより受信信号が正しく判定される。なおこのステップＳ５で適応等化及び適応的なオフセット調整を行なうか否かは、制御回路１９により制御してよい。
【００２６】
上記のようにして制御回路１９の制御動作により、等化処理の結果の良否の度合いを示す誤差信号ＥＳに基づいて、この誤差信号ＥＳの大きさが小さくなるようにオフセットを調整することができる。従って、等化処理で適切に信号整形が可能な程度にまで確実にオフセットを低減することができる。
【００２７】
図６に戻り、オフセット調整部１７は、誤差変化判定部５１、カウンタ５２、及びＤＡＣ（Digital-to-Analog Converter）５３を含む。オフセット調整部１７は、制御回路１９の制御の下で、誤差信号ＥＳの示す誤差の大きさが小さくなるように前記第１の信号波形のオフセットを段階的に調整する。誤差変化判定部５１は、前回（例えば時刻ｎ−１）の誤差と今回（時刻ｎ）の誤差とを比較して、誤差が前回よりも小さくなったか大きくなったかを判定する。カウンタ５２は、誤差変化判定部５１の判定結果に基づいて、カウント値をカウントアップ又はカウントダウンする。ＤＡＣ５３は、カウンタ５２のカウント値をＤＡ変換し、カウント値に対応するアナログ信号を出力する。このアナログ信号が、オフセットを補償する信号として信号加減算部１８により受信信号に加算（或いは減算）される。
【００２８】
図８は、オフセット調整部１７の具体的な構成の一例を示す図である。図８において、図６と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。オフセット調整部１７は、入力信号を一サイクル分（一時刻分）遅延させる遅延素子５１−１及び比較回路５１−２を含む。遅延素子５１−１は、等化処理部１６から供給される誤差信号ＥＳを受け取り保持し、一サイクル分（一時刻分）遅延させる。比較回路５１−２は、等化処理部１６から供給される現在（例えば時刻ｎ）の誤差信号ＥＳと遅延素子５１−１から出力される前回（時刻ｎ−１）の誤差信号ＥＳとを比較して、何れが大きいかを示す比較結果信号を出力する。この比較結果信号に応じて、カウンタ５２は、カウント値をカウントアップ又はカウントダウンする。具体的には、今回の誤差の方が小さい（即ち前回よりも誤差が減少している）場合には、前回と同一の方向にカウントを変化させる。即ち前回カウントアップしたのであれば今回もカウントアップし、前回カウントダウンしたのであれば今回もカウントダウンする。逆に、今回の誤差の方が大きい（即ち前回よりも誤差が増大している）場合には、前回と逆の方向にカウントを変化させる。即ち前回カウントアップしたのであれば今回はカウントダウンし、前回カウントダウンしたのであれば今回はカウントアップする。ＤＡＣ５３は、カウンタ５２の出力するカウント値をＤＡ変換し、カウント値に対応するアナログ信号を出力する。
【００２９】
図９は、オフセット調整量の変化を説明するための図である。図９の横軸はオフセット調整量即ちＤＡＣ５３の出力値を示し、縦軸は誤差信号ＥＳの大きさを示す。信号判定用の閾値６１に対する信号波形の位置が信号波形６２に示す位置の場合、オフセットが大きく、誤差信号ＥＳが大きい。同様に、信号判定用の閾値６１に対する信号波形の位置が信号波形６４に示す位置の場合、オフセットが大きく、誤差信号ＥＳが大きい。それに対して、信号判定用の閾値６１に対する信号波形の位置が信号波形６３に示す位置の場合、オフセット調整量が最適であり、オフセットが最小となる。即ち、このとき最適点６７で示すように誤差信号ＥＳが最小となる。これは、閾値６１が適切な位置にない場合、信号判定後の値と信号判定前の値との差分が平均的に大きくなるからである。前述のように、今回の誤差と前回の誤差とに応じてオフセットを調整することにより、図９の矢印６５又は６６に示すように、誤差信号ＥＳの大きさを小さくしていきながら、オフセット調整量を最適値に近づけていくことができる。
【００３０】
図９では、非平衡伝送（単相信号伝送）の場合の信号波形及び閾値の比較としてオフセットの大小を示したが、平衡伝送（差動信号伝送）の場合にも同様にしてオフセットを調整することができる。図１０は、差動信号の場合のオフセットの大小を示す図である。図１０（ａ）に示す波形では、正相信号７１と逆相信号７２との間にオフセットはなく、理想的な状態である。この状態では、図９の最適点６７で示すように誤差信号ＥＳが最小となる。正相信号７１と逆相信号７２との差分を検出することで正しく信号判定することができる。図１０（ｂ）に示す波形では、正相信号７１と逆相信号７２との間にオフセットがあり、このとき図９の最適点６７からずれた位置で誤差信号ＥＳが大きくなる。正相信号７１と逆相信号７２との差分を検出することで、誤差が有りながらも、ある程度正しく信号判定することができる。図１０（ｃ）に示す波形では、正相信号７１と逆相信号７２との間に大きなオフセットがあり、このとき図９の最適点６７から大きくずれた位置で誤差信号ＥＳが非常に大きくなる。正相信号７１と逆相信号７２との差分を検出しても、正しく信号判定することができない。図１０に示すような差動信号の場合でも、前述のように今回の誤差と前回の誤差とに応じてオフセット調整することにより、図９の矢印６５又は６６に示すように誤差信号ＥＳの大きさを小さくしていきながら、オフセット調整量を最適値に近づけていくことができる。
【００３１】
図１１は、送受信システムの構成の更に別の一例を示す図である。図１１において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１の送受信システムは、送信回路１０と受信回路１２Ｃとを含む。受信回路１２Ｃは、ＡＤＣ１５、等化処理部１６、オフセット調整部１７Ｃ、信号加減算部１８Ｃ、及び制御回路１９を含む。この受信回路１２Ｃの構成では、信号加減算部１８ＣがＡＤＣ１５の出力側に設けられ、オフセット調整部１７Ｃにより生成したデジタル信号のオフセット調整量をＡＤＣ１５の出力に加算（或いは減算）している。この場合のデジタル信号のオフセット調整量としては、前述のカウンタ５２のカウント値をオフセット調整部１７Ｃからそのまま出力すればよい。図１１に示す構成においても、図６に示す構成と同様にオフセット調整して適切な等化処理を実現することが可能である。
【００３２】
図１２は、送受信システムの構成の更に別の一例を示す図である。図１２において、図１及び図６と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２の送受信システムは、送信回路１０と受信回路１２Ｄとを含む。受信回路１２Ｄは、ＡＤＣ１５、等化処理部１６、第１のオフセット調整部１７−１、及び第２のオフセット調整部１７−２を含む。第１のオフセット調整部１７−１は、誤差変化判定部５１、カウンタ５２、及び信号加減算部５６を含む。第１のオフセット調整部１７−１は、カウンタ５２により生成したデジタル信号のオフセット調整量を、信号加減算部５６を介してＡＤＣ１５の出力に加算（或いは減算）している。
【００３３】
第２のオフセット調整部１７−２は、整流回路８１、整流回路８２、ピーク検出回路８３、ピーク検出回路８４、信号加減算器８５、１／２演算器８６、及び信号加減算器８７を含む。第２のオフセット調整部１７−２は、受信信号波形の上下ピーク値を検出し、その上下ピーク値に応じて受信波形のオフセットを調整する。この第２のオフセット調整部１７−２によりオフセットの粗調整を行なった後に、第１のオフセット調整部１７−１にオフセットの微調整を行なうことで、迅速に且つ精度良くオフセットの調整を行なうことが可能となる。
【００３４】
図１３は、整流回路の働きを示す図である。図１３（ａ）は、図１２のＡＤＣ１５から出力されるデジタル信号波形の一例を示す。ここで白丸が、離散的なタイミングで与えられるＡＤＣ１５の実際のデジタル信号出力値を示し、白丸を補間する実線は図示の便宜上示した予測波形である。図１３（ａ）のようなＡＤＣ１５の出力波形に対して、整流回路８１は、図１３（ｂ）に示すような信号波形を出力する。即ち整流回路８１は、ＡＤＣ１５から出力されるデジタル信号波形を整流することにより、所定の閾値より大きいデジタル信号波形の波形部分を出力する。また図１３（ａ）のようなＡＤＣ１５の出力波形に対して、整流回路８２は、図１３（ｃ）に示すような信号波形を出力する。即ち整流回路８２は、ＡＤＣ１５から出力されるデジタル信号波形を整流することにより、所定の閾値より小さいデジタル信号波形の波形部分を、正負（上下）を逆にして出力する。
【００３５】
図１４は、ピーク検出回路８３の構成の一例を示す図である。ピーク検出回路８４も、図１４に示す構成を有してよい。図１４のピーク検出回路８３は、参照レベルレジスタ９１、加減算回路９２、加減算回路９３、増幅回路９４、増幅回路９５、スイッチ回路９６、スイッチ回路９７、比較回路９８、及び積分回路９９を含む。積分回路９９は、加減算回路１０１及び１サイクル分（一時刻分）の遅延素子１０２を含み、この遅延素子１０２に現在のピーク検出値を保持している。加減算回路９２が入力信号値Ｉｎからピーク検出値を減算し、増幅回路９４がその減算結果をゲインＧ１倍する。加減算回路９３が、参照レベルレジスタ９１の保持する参照値（例えばゼロ）からピーク検出値を減算し、増幅回路９５がその減算結果をゲインＧ２倍する。比較回路９８は入力信号値Ｉｎとピーク検出値とを比較し、入力信号値Ｉｎの方が大きい場合にはスイッチ回路９６及び９７をそれぞれ導通及び非導通として、増幅回路９４の出力する正の値を積分回路９９に供給する。比較回路９８は、入力信号値Ｉｎの方が小さい場合にはスイッチ回路９６及び９７をそれぞれ非導通及び導通として、増幅回路９５の出力する負の値を積分回路９９に供給する。積分回路９９の加減算回路１０１は、現在のピーク検出値と供給された正又は負の値とを加算することにより、ピーク検出値を更新する。以上の動作により、積分回路９９の保持するピーク検出値は、入力信号値Ｉｎと検出ピーク値との差分にゲインＧ１を乗じた速度で入力信号値Ｉｎの上昇に追従し、また参照値と検出ピーク値との差分にゲインＧ２を乗じた速度で入力信号値Ｉｎの下降に追従する。参照値、ゲインＧ１、及びＧ２を適切な値に設定しておくことで、不要な雑音に影響されることなく入力信号波形のピーク値を検出することが可能となる。
【００３６】
図１５は、図１４のピーク検出回路によるピーク値を模式的に示す図である。図１５に示すように、入力波形１０６は、ＨＩＧＨとＬＯＷとの間を行き来する信号波形となっている。入力波形１０６には、信号部分１０５に示すように、雑音により一瞬波形のピーク値が大きくなる部分がある。積分回路９９の出力であるピーク検出値１０６は、信号部分１０５の雑音の影響を受けることなく、入力波形１０６の本来のピーク値（ＨＩＧＨレベル）を適切に反映した値となる。
【００３７】
図１２に戻り、信号加減算器８５は、ピーク検出回路８３の出力値からピーク検出回路８４の出力値を減算することにより、ＡＤＣ１５の出力波形の上下ピーク値の差を求める。即ち、図１３（ｂ）に示す整流波形のピーク値と図１３（ｃ）に示す整流波形のピーク値との差分を求める。１／２演算器８６は、求めた差分を１／２倍する。この１／２演算器８６の演算結果は、図１３（ａ）に示す信号波形の上下方向の中心位置と閾値の位置との差を表わすことになる。例えば閾値が波形の中心にあれば、１／２演算器８６の演算結果はゼロになる。信号加減算器８７は、１／２演算器８６の演算結果の値をＡＤＣ１５の出力値から減算することでオフセットを調整する。
【００３８】
図１６は、送受信システムの構成の更に別の一例を示す図である。図１６において、図１２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６の送受信システムは、送信回路１０と受信回路１２Ｅとを含む。受信回路１２Ｅは、ＡＤＣ１５、等化処理部１６、及びオフセット調整部１７Ｅを含む。オフセット調整部１７Ｅは、誤差変化判定部５１、カウンタ５２、整流回路８１、整流回路８２、ピーク検出回路８３Ｅ、ピーク検出回路８４Ｅ、信号加減算器８５、１／２演算器８６、及び信号加減算器８７を含む。
【００３９】
オフセット調整部１７Ｅでは、入力信号波形の上下ピーク値を検出し、この上下ピーク値に応じて入力信号波形のオフセットを調整する構成において、上下ピーク値を検出する処理のパラメータを誤差信号ＥＳに応じて制御する。具体的には、誤差信号ＥＳに応じた値であるカウンタ５２が出力するカウント値に応じて、ピーク検出回路８３Ｅ及び８４Ｅの参照値、ゲインＧ１、及びＧ２を変化させる。
【００４０】
図１７は、ピーク検出回路８３Ｅの構成の一例を示す図である。ピーク検出回路８４Ｅも、図１７に示す構成を有してよい。図１７において、図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７のピーク検出回路８３Ｅは、図１４のピーク検出回路８３と比較して、参照レベルレジスタ９１、増幅回路９４、及び増幅回路９５の代りに、参照レベルレジスタ９１Ｅ、増幅回路９４Ｅ、及び増幅回路９５Ｅが設けられている点が異なる。参照レベルレジスタ９１Ｅの格納する参照レベルは、カウンタ５２の値に応じて可変調整可能である。また増幅回路９４Ｅ及び増幅回路９５Ｅのそれぞれのゲインもまた、カウンタ５２の値に応じて可変調整可能である。このようにしてピーク検出回路８３Ｅ及び８４Ｅの参照値、ゲインＧ１、及びＧ２のパラメータを制御することで、誤差信号ＥＳの大きさが小さくなるように、信号加減算器８７が加算（又は減算）するオフセット調整量を変化させることができる。この構成により、迅速に且つ精度良くオフセットの調整を行なうことが可能となる。
【００４１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４２】
なお本願発明は以下の内容を含むものである。
（付記１）
第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との誤差に応じて前記等化処理の特性を調整可能な等化処理部と、
前記誤差を示す信号を前記等化処理部から受け取り、前記誤差を示す信号に応じて前記等化処理を施す前の前記第１の信号波形のオフセットを調整するオフセット調整部と
を含むことを特徴とする受信回路。
（付記２）
前記等化処理部は、
前記第１の信号波形に前記等化処理を施して前記第２の信号波形を出力するフィルタ部と、
前記第２の信号波形の信号レベルを判定した信号レベル判定後の信号として前記第３の信号波形を出力する判定部と、
前記第２の信号波形と前記第３の信号波形との前記誤差を求める誤差検出部と、
前記誤差検出部の出力する前記誤差に応じて前記フィルタ部のフィルタ係数を調整可能な係数更新部と
を含むことを特徴とする付記１記載の受信回路。
（付記３）
前記誤差検出部は、前記第２の信号波形と前記第３の信号波形との前記誤差を求める第１の動作と、前記第３の信号波形の代りに第４の信号波形を用いて前記第２の信号波形と前記第４の信号波形との誤差を求める第２の動作とを切り替え可能であることを特徴とする付記２記載の受信回路。
（付記４）
前記オフセット調整部は前記誤差の大きさが小さくなるように前記第１の信号波形のオフセットを段階的に調整することを特徴とする付記１乃至３の何れか一項記載の受信回路。
（付記５）
第一段階において、前記オフセット調整部による前記オフセットの調整を行なうことなく前記等化処理部の前記等化処理の特性を調整し、前記第一段階の後の第２段階において、前記等化処理の特性を固定した状態で前記オフセット調整部による前記オフセットの調整を行なうように、前記等化処理部及び前記オフセット調整部を制御する制御回路を更に含むことを特徴とする付記１乃至４の何れか一項記載の受信回路。
（付記６）
受信信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記受信波形のオフセットを調整して前記第１の信号波形を生成する更なるオフセット調整部を更に含むことを特徴とする付記１乃至５の何れか一項記載の受信回路。
（付記７）
前記オフセット調整部は、前記第１の信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記第１の信号波形のオフセットを調整し、前記上下ピーク値を検出する処理のパラメータを前記誤差を示す信号に応じて制御することを特徴とする付記１記載の受信回路。
（付記８）
入力信号波形と理想信号波形との誤差を求める誤差検出部を含む受信回路において、
第１の信号波形に等化処理を施して第２の信号波形を求め、
前記第２の信号波形と第３の信号波形との第１の誤差を前記誤差検出部により求め、
前記第１の誤差に応じて前記等化処理を所望の特性に調整し、
前記等化処理が前記所望の特性に調整された状態で、第４の信号波形に前記等化処理を施して第５の信号波形を求め、
前記第５の信号波形の信号レベルを判定して第６の信号波形を求め、
前記第５の信号波形と第６の信号波形との第２の誤差を前記誤差検出部により求め、
前記第２の誤差に応じて前記第５の信号波形のオフセットを調整する
各段階を含むことを特徴とするオフセット調整方法。
（付記９）
前記第５の信号波形のオフセットを調整する段階は、前記第５の信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記第１の信号波形のオフセットを調整し、前記上下ピーク値を検出する処理のパラメータを前記誤差を示す信号に応じて制御することを特徴とする付記８記載のオフセット調整方法。
（付記１０）
信号を送信する送信回路と、
伝送路を伝搬した前記信号を受信する受信回路と
を含み、前記受信回路は、
受信した前記信号の第１の信号波形に等化処理を施して第２の信号波形を求め、前記第２の信号波形と第３の信号波形との誤差に応じて前記等化処理の特性を調整可能な等化処理部と、
前記誤差を示す信号を前記等化処理部から受け取り、前記誤差を示す信号に応じて前記等化処理を施す前の前記第１の信号波形のオフセットを調整するオフセット調整部と
を含むことを特徴とする送受信システム。
（付記１１）
前記等化処理部は、
前記第１の信号波形に前記等化処理を施して前記第２の信号波形を出力するフィルタ部と、
前記第２の信号波形の信号レベルを判定した信号レベル判定後の信号として前記第３の信号波形を出力する判定部と、
前記第２の信号波形と前記第３の信号波形との前記誤差を求める誤差検出部と、
前記誤差検出部の出力する前記誤差に応じて前記フィルタ部のフィルタ係数を調整可能な係数更新部と
を含むことを特徴とする付記１０記載の送受信システム。
（付記１２）
前記誤差検出部は、前記第２の信号波形と前記第３の信号波形との前記誤差を求める第１の動作と、前記第３の信号波形の代りに第４の信号波形を用いて前記第２の信号波形と前記第４の信号波形との誤差を求める第２の動作とを切り替え可能であることを特徴とする付記１１記載の送受信システム。
（付記１３）
前記オフセット調整部は前記誤差の大きさが小さくなるように前記第１の信号波形のオフセットを段階的に調整することを特徴とする付記１０乃至１２の何れか一項記載の送受信システム。
（付記１４）
第一段階において、前記オフセット調整部による前記オフセットの調整を行なうことなく前記等化処理部の前記等化処理の特性を調整し、前記第一段階の後の第２段階において、前記等化処理の特性を固定した状態で前記オフセット調整部による前記オフセットの調整を行なうように、前記等化処理部及び前記オフセット調整部を制御する制御回路を更に含むことを特徴とする付記１０乃至１３の何れか一項記載の送受信システム。
（付記１５）
受信信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記受信波形のオフセットを調整して前記第１の信号波形を生成する更なるオフセット調整部を更に含むことを特徴とする付記１０乃至１４の何れか一項記載の送受信システム。
（付記１６）
前記オフセット調整部は、前記第１の信号波形の上下ピーク値を検出し該上下ピーク値に応じて前記第１の信号波形のオフセットを調整し、前記上下ピーク値を検出する処理のパラメータを前記誤差を示す信号に応じて制御することを特徴とする付記１０乃至１４の何れか一項記載の送受信システム。
【符号の説明】
【００４３】
１０  送信回路
１１  伝送路
１２  受信回路
１５  ＡＤＣ
１６  等化処理部
１７  オフセット調整部
１８  信号加減算部
【図１】
2011015184.tif 000003
【図２】
2011015184.tif 000004
【図３】
2011015184.tif 000005
【図４】
2011015184.tif 000006
【図５】
2011015184.tif 000007
【図６】
2011015184.tif 000008
【図７】
2011015184.tif 000009
【図８】
2011015184.tif 000010
【図９】
2011015184.tif 000011
【図１０】
2011015184.tif 000012
【図１１】
2011015184.tif 000013
【図１２】
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【図１３】
2011015184.tif 000015
【図１４】
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【図１５】
2011015184.tif 000017
【図１６】
2011015184.tif 000018
【図１７】
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