(57)【要約】【課題】多値データとともに書き込まれる２値データの信頼性の向上を図る。【解決手段】不揮発性半導体記憶装置は、複数のビット線、複数のワード線、および異なる閾値レベルにより規定されるデータを記憶する複数のメモリセルで構成されるメモリセルアレイを有する。前記メモリセルアレイの第１領域における第１メモリセルは、ｎ（２より大きい自然数）値の異なる閾値レベルにより規定されるデータを記憶し、前記メモリセルアレイの前記第１領域と異なる第２領域における第２メモリセルは、前記ｎ値の異なる閾値レベルのうち、最下位の第１閾値レベルと最上位の第２閾値レベルとによって、２値の異なる閾値レベルにより規定されるデータを記憶する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
複数のビット線、複数のワード線、および異なる閾値レベルにより規定されるデータを記憶する複数のメモリセルで構成されるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイの第１領域における第１メモリセルは、ｎ（２より大きい自然数）値の異なる閾値レベルにより規定されるデータを記憶し、
前記メモリセルアレイの前記第１領域と異なる第２領域における第２メモリセルは、前記ｎ値の異なる閾値レベルのうち、最下位の第１閾値レベルと最上位の第２閾値レベルとによって、２値の異なる閾値レベルにより規定されるデータを記憶する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ｎ値の異なる閾値レベルは、低いほうから順にＥレベル、Ａレベル、Ｂレベル、およびＣレベルの４値の異なる閾値レベルであって、
前記第１閾値レベルは前記Ｅレベルであり、前記第２閾値レベルは前記Ｃレベルである
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２メモリセルから前記データが読み出される際のリードレベルは、前記Ｂレベルのリードレベルであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１メモリセルに前記Ｃレベルが書き込まれる際、第１ページ書き込みにおいて、前記第１メモリセルの前記ワード線に第１書き込み電圧が印加され、前記第１書き込み電圧に第１ステップ電圧が加算され、
前記第２メモリセルに前記Ｃレベルが書き込まれる際、第１ページ書き込みにおいて、前記第２メモリセルの前記ワード線に前記第１書き込み電圧より大きい第２書き込み電圧が印加され、前記第２書き込み電圧に前記第１ステップ電圧より大きい第２ステップ電圧が加算される
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１メモリセルに前記Ｃレベルが書き込まれる際、前記第１ページ書き込み後の第２ページ書き込みにおいて、書き込み電圧に第３ステップ電圧が加算され、
前記第２メモリセルに前記Ｃレベルが書き込まれる際、前記第１ページ書き込み後の第２ページ書き込みにおいて、書き込み電圧に前記第３ステップ電圧より小さい第４ステップ電圧が加算される
ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２メモリセルに前記第２閾値レベルが書き込まれる際、
第１ページの書き込み動作がスキップされ、
第２ページ書き込みにおいて、前記第２メモリセルに前記Ｃレベルが書き込まれる
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
前記ｎ値の異なる閾値レベルは、低いほうから順にＥＲレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、およびＧレベルの３ページデータによる８値の異なる閾値レベルであって、
前記第１閾値レベルは前記ＥＲレベルであり、前記第２閾値レベルは前記Ｇレベルである
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２閾値レベルを読み出すリードレベルは、前記Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、またはＦレベルのリードレベルであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第２領域における前記２値の異なる閾値レベルによるデータは、システムデータ、フラグデータ、ＲＯＭＦＵＳＥデータ、またはＦＡＴデータであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば多値データを記憶することが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、直列接続された複数のメモリセルを有する、単位面積の小さいＮＡＮＤセルユニットにより、メモリセルアレイを構成する。したがって、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと比べて、大きな記憶容量を実現することが可能である。
【０００３】
近年、さらに大容量のＮＡＮＤ型フラッシュメモリを実現するために、１つのメモリセルに多ビットを記憶する多値メモリ（ＭＬＣ：multi level cell）が提案されている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、記憶されるデータは、メモリセルの閾値電圧レベルにより規定される。このため、多値を記憶する場合、多くの閾値レベルが用いられる。限られた電圧の範囲において、多くの閾値レベル設定する場合、閾値レベル間のマージンが小さくなり、信頼性が低下する。
【０００５】
そこで、ＭＬＣのＮＡＮＤ型フラッシュメモリにおいて、高信頼性が要求されるデータ（例えば、ＲＯＭＦＵＳＥデータ、ＦＡＴ（File Allocation Table）データ、システムデータ等）は、多値より閾値レベル間のマージンが大きい２値（ＳＬＣ：single level cell）で記憶することにより信頼性を確保していた。しかし、フラッシュメモリの微細化に伴い、データリテンション特性の低下やセル間の干渉が増加している。このため、２値データで記憶しても信頼性を確保できないという問題がある。
【０００６】
これに対し、特許文献１では、多値（例えば８値）データにおける複数の閾値レベル（例えばレベル０〜７）のうち、最下位の閾値レベル（レベル０）と、最上位の閾値レベル（レベル７）以外の中間閾値レベルより高い閾値レベル（レベル４〜６）とで、擬似的な２値データを書き込んでいる。これにより、閾値レベル間のマージンを大きくとることができる。しかしながら、フラッシュメモリの微細化に伴い、より高い信頼性が求められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２７７７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、多値データとともに書き込まれる２値データの信頼性の向上を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による不揮発性半導体記憶装置は、複数のビット線、複数のワード線、および異なる閾値レベルにより規定されるデータを記憶する複数のメモリセルで構成されるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイの第１領域における第１メモリセルは、ｎ（２より大きい自然数）値の異なる閾値レベルにより規定されるデータを記憶し、前記メモリセルアレイの前記第１領域と異なる第２領域における第２メモリセルは、前記ｎ値の異なる閾値レベルのうち、最下位の第１閾値レベルと最上位の第２閾値レベルとによって、２値の異なる閾値レベルにより規定されるデータを記憶する。
【発明の効果】
【００１０】
本発明によれば、多値データとともに書き込まれる２値データの信頼性の向上を図る不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る不揮発性半導体記憶装置のブロック図。
【図２】図１におけるメモリセルアレイの一例を示す回路図。
【図３】図１におけるメモリセルアレイの他の例を示す回路図。
【図４】本実施形態に関連する不揮発性半導体記憶装置におけるセルの閾値分布図。
【図５】本実施形態に係る不揮発性半導体記憶装置におけるセルの閾値分布図。
【図６】本実施形態に係る不揮発性半導体記憶装置の書き込み動作を示す図。
【図７】本実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャート。
【図８】本実施形態に係る不揮発性半導体記憶装置の変形例１における書き込み動作を示す図。
【図９】図９（ａ）は、本実施形態に係る不揮発性半導体記憶装置の変形例１における書き込み動作のフローチャート、図９（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の変形例１における書き込み動作のフローチャート。
【図１０】本実施形態に係る不揮発性半導体記憶装置の変形例２における書き込み動作を示す図。
【図１１】本実施形態に係る不揮発性半導体記憶装置の変形例３における書き込み動作を示す図。
【図１２】図１２（ａ）は、本実施形態に関連する不揮発性半導体記憶装置の書き込み動作を示す図、図１２（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の変形例３における書き込み動作を示す図。
【発明を実施するための形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１３】
［全体構成例］
まず、本実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１４】
図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図を示している。図１に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、データ入出力端子５、ワード線制御回路６、制御信号及び制御電圧発生回路７、および制御信号入力端子８を備えている。
【００１５】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、マトリクス状に配置された複数のメモリセルを備えている。メモリセルは、例えばＥＥＰＲＯＭセルからなり、カラム方向に配置された複数のメモリセルによりＮＡＮＤユニットが構成される。また、メモリセルアレイ１は、多値領域、２値領域、および擬似２値領域で構成される。多値領域におけるメモリセルは多値データを記憶し、２値領域におけるメモリセルは２値データを記憶する。擬似２値領域におけるメモリセルは、多値データにおける複数の閾値レベルのうち、最下位の閾値レベルと、中間閾値レベルより高い閾値レベルのいずれかとで、擬似的な２値データを記憶する。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２およびワード線制御回路６が接続されている。
【００１６】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルにデータを書き込んだりする。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路は、カラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは、例えばマイクロコンピュータにより構成され、データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンドおよびアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１７】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込み、または消去に必要な電圧を印加する。
【００１８】
制御信号及び制御電圧発生回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、およびワード線制御回路６に接続され、これらを制御する。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧やその他高電圧を生成可能である。また、制御信号及び制御電圧発生回路７は、メモリセルアレイ１中の各領域に応じて、発生する電圧を制御することもできる。
【００１９】
ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、および読み出し回路を構成している。
【００２０】
図２は、図１に示すメモリセルアレイ１およびビット線制御回路２の構成の一例を示している。図２に示すように、メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通に接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通に接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通に接続されている。
【００２１】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）…（ＢＬｎｅ、ＢＬｎｏ）が接続されている。
【００２２】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００２３】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。
【００２４】
リード動作、プログラムベリファイ動作およびプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２５】
１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。
【００２６】
図３は、図１に示すメモリセルアレイ１およびビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。
【００２７】
なお、本発明における実施形態は、図２に示す構成、および図３に示す構成のいずれも適用可能である。
【００２８】
［書き込み動作］
次に、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。
【００２９】
図４は、通常の２値書き込みにおけるセルの閾値分布を示している。図５は、擬似２値書き込みにおけるセルの閾値分布を示している。
【００３０】
図４に示すように、通常の２値書き込みの場合、メモリセルは２つの異なる閾値レベルによりデータを記憶する。このとき、上位の閾値レベルと下位の閾値レベルとの差は、０．５Ｖ程度である。すなわち、読み出しの際、リードレベル（読み出し電圧）は、この０．５Ｖの範囲内である必要がある。このため、上述したように、フラッシュメモリの微細化に伴うデータリテンションマージンやセル間干渉マージンが十分ではない。
【００３１】
これに対し、本実施形態では、図５に示すように、高信頼性が要求されるデータに対して、多値データにおける複数の閾値レベルのうち、最下位の閾値レベルと、最上位の閾値レベルとを用いた擬似的な２値データが使用される。
【００３２】
ここでは、例えば４値データにおける４つの閾値レベル（低いほうから“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル）のうち、“Ｅ”レベルと“Ｃ”レベルとを用いて擬似的な２値データが記憶される。
【００３３】
擬似２値データを書き込む際、多値データにおける“Ｃ”レベルのベリファイレベル（ＣＶ）が用いられる。また、擬似２値データを読み出す際、多値データにおける“Ｂ”レベルのリードレベル（ＢＲ）が用いられる。これにより、“Ａ”レベルおよび“Ｂ”レベルの閾値分布幅の範囲が、ＢＲに対するマージンとなる。
【００３４】
具体的には、ＢＲに対して上下２Ｖ程度のマージンができる。このため、この範囲内にＢＲをおさめればよい。なお、“Ｃ”レベルの閾値分布が読み出しパス電圧Ｖｒｅａｄを超えることが懸念されるが、通常のデータ（２値または多値データ）の読み出しの際、ＶｒｅａｄはＣＶよりも例えば３Ｖ程度大きく設定されるため、この問題は解消される。また、擬似２値データの読み出しの際、ＶｒｅａｄをＣＶよりも３Ｖ以上大きく設定する（通常のデータの読み出し時よりも大きく設定する）ことで、さらに読み出しマージンを高める事も可能である。また、読み出しの際、リードレベルＢＲを用いたが、“Ａ”レベルのリードレベル（ＡＲ）および“Ｃ”レベルのリードレベル（ＣＲ）を用いることも可能である。
【００３５】
図６は、擬似２値における“Ｃ”レベルの書き込み動作の一例（ＬＭ（Lower Middle）方式）を示している。図６に示すように、４値データにおける擬似２値データの書き込みの場合、２つの書き込みステップ（第１ページ、第２ページ書き込み）が行われる。なお、全てのセルは、消去状態において、例えば負の閾値レベルとしての“Ｅ”レベル状態である。
【００３６】
まず、第１ページ書き込みにおいて、対象セルの書き込みデータが“０”である場合、ＬＭベリファイレベル（ＬＭＶ）でデータが粗く書き込まれる。書き込みデータが“１”である場合、書き込まれず、閾値レベルは“Ｅ”レベルのままである。
【００３７】
次に、第２ページ書き込みにおいて、書き込みデータは“１”である。第１ページのデータが“０”であるセルはベリファイレベルＣＶでデータが書き込まれる。これにより、“１０”で割り付けられたデータが“Ｃ”レベルに書き込まれる。また、第１ページのデータが“１”であるセルは書き込まれず、データ“１１”が割り付けられたセルは“Ｅ”レベルのままである。なお、これらの第１ページ、第２ページ書き込みは、既知であるＬＭ方式による多値データの書き込み動作と同様である。
【００３８】
図７は、本実施形態に係る書き込み動作のフローチャートを示している。図７に示すように、まず、ステップＳ１において、書き込み対象セルデータの種類が判別される。すなわち、書き込み対象セルデータが、擬似２値データとして書くべきか否か判別される。つまり、書き込み対象セルデータが、高信頼性を要求されるデータ、例えばシステムデータ、フラグデータ、ＦＡＴデータ、またはＲＯＭＦＵＳＥデータであるかどうか判別される。これらのデータの種類は、例えばクラスタサイズまたは書き込みアドレスにより判別される。
【００３９】
ステップＳ１において書き込みデータが高信頼性を要求されるデータであると判別された場合、ステップＳ２およびステップＳ３において書き込み対象セルに上述した動作により擬似２値データが書き込まれる。
【００４０】
具体的には、ステップＳ２において、第１ページ書き込みデータが“０”である場合、対象セルにデータが書き込まれる。この際、セルのワード線に、書き込み電圧ＶＰＧＭが印加される。その後、セルの閾値レベルがＬＭベリファイレベルに達していない場合、セルのワード線に、ＶＰＧＭにＬＭステップ電圧ＤＶＰＧＭ＿ＬＭを加算した電圧が印加され、再度書き込み動作が行われる。セルの閾値レベルがＬＭベリファイレベル（ＬＭＶ）を超えるまで、上記動作が繰り返される。
【００４１】
その後、ステップＳ３の第２ページ書き込みにおいて、第１ページのデータが“０”のセルにデータが書き込まれる。すなわち、対象セルのワード線に、書き込み電圧ＶＰＧＭが印加される。その後、セルの閾値レベルがＣＶに達していない場合、対象セルのワード線に、ＶＰＧＭにステップ電圧ＤＶＰＧＭを加算した電圧が印加され、再度書き込み動作が行われる。対象セルの閾値レベルの分布がＣＶを超えるまで、上記動作が繰り返される。このように、ステップＳ２およびステップＳ３により、対象セルに“１０”で割り付けられた“Ｃ”レベルが書き込まれる。また、第１ページのデータが“１”であるセルは書き込まれず、“１１”が割り付けられたセルは“Ｅ”レベルのままである。
【００４２】
一方、ステップＳ１において書き込みデータが擬似２値データ以外（２値または多値）として判別された場合、ステップＳ４において、さらに書き込み対象セルデータが判別される。
【００４３】
また、ステップＳ４において書き込み対象セルデータが２値データとして判別された場合、ステップＳ５において書き込み対象セルに“１”、“０”の２値データが書き込まれる。
【００４４】
ステップＳ４において書き込み対象セルデータが多値データとして判別された場合、次に、ステップＳ６において書き込み対象セルに多値データが書き込まれる。具体的には、例えば４値の場合、低いレベルから順に、“１１”、“０１”、“００”、“１０”で割り付けられた“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルが書き込まれる。このようにして、書き込み動作が完了する。
【００４５】
なお、ステップＳ１における書き込み対象セルデータの分解において、書き込み対象セルデータがシステムデータ、フラグデータ、ＦＡＴデータ、またはＲＯＭＦＵＳＥデータである場合、擬似２値データとして判別されたが、これに限らない。すなわち、ユーザによって、書き込み対象セルデータに対して擬似２値データ、２値データ、または多値データを適宜選択することができる。
【００４６】
［効果］
上記書き込み動作によれば、高信頼性が要求されるデータに対して、多値データにおける複数の閾値レベルのうち、最下位の閾値レベルと、最上位の閾値レベルとによる擬似２値データが用いられる。これにより、読み出し動作時、リードレベルのマージンを大きくとることができる。したがって、メモリセルの微細化に伴うリテンションマージンおよびセル間干渉マージンの向上を図ることができる。特に、セル間の干渉により、図５に示すように“Ｅ”レベルの閾値分布が広がった場合においても、十分なマージンを確保することができる。
【００４７】
［変形例１］
次に、本実施形態に係る不揮発性半導体記憶装置の変形例１の書き込み動作について説明する。
【００４８】
図８は、擬似２値における“Ｃ”レベルの書き込み動作（ＬＭ方式）の変形例１を示している。図８に示すように、変形例１における擬似２値データの書き込みの場合、図６に示した書き込み動作と同様に、２つの書き込みステップ（第１ページ、第２ページ書き込み）が行われる。
【００４９】
まず、第１ページ書き込みにおいて、対象セルの書き込みデータが“０”である場合、対象セルにＬＭＶでデータが粗く書き込まれる。次に、第２ページ書き込みにおいて、第１ページ目で“０”であったセルにベリファイレベルＣＶでデータが書き込まれる。これにより、データ“１０”で割り付けられた“Ｃ”レベルが書き込まれる。データ“１１”で割り付けられたセルの閾値は“Ｅ”レベルのままである。
【００５０】
ここで、図８において、図６に示した書き込み動作と異なる点は、ＬＭＶ、ＤＶＰＧＭ＿ＬＭ、ＶＰＧＭ、ＤＶＰＧＭの値が適宜変更される点である。すなわち、変形例１では、図７のステップＳ２およびステップＳ３における上記パラメータの値が異なる。上記パラメータの値を変更することにより、変形例１では、第１ページ書き込みにおいて“０”がより粗く書き込まれ、セルの閾値分布幅がより大きくなる。また、第２ページ書き込みにおいて“１０”がより細かく書き込まれ、セルの閾値分布幅がより小さくなる。具体的な書き込みパラメータについては、以下に詳説する。
【００５１】
図９（ａ）は変形例１における第１ページ書き込みを詳説するフローチャートを示し、図９（ｂ）は変形例１における第２ページ書き込みを詳説するフローチャートを示している。
【００５２】
図９（ａ）に示すように、第１ページ書き込みでは、まず、ステップＳ７において、対象セルのワード線に、通常（上記実施例）より大きい書き込み電圧ＶＰＧＭが印加されて書き込みが行われる。次に、ステップＳ８において、通常より大きいＬＭＶによりベリファイ動作が行われる。この結果、閾値レベルがＬＭＶより低いセルがある場合、ステップＳ９において、対象セルのワード線に、ＶＰＧＭに通常より大きいＬＭステップ電圧ＤＶＰＧＭ＿ＬＭを加算して、再度書き込み動作が行われる。このような動作が全ての書き込み対象セルの閾値レベル分布がＬＭＶを超えるまで繰り返される。
【００５３】
次に、図９（ｂ）に示すように、第２ページ書き込みでは、まず、ステップＳ１０において、対象セルのワード線に、書き込み電圧ＶＰＧＭが印加されて書き込みが行われる。次に、ステップＳ１１において、ＣＶによりベリファイ動作が行われる。この結果、閾値レベルがＣＶより低いセルがある場合、ステップＳ１２において、対象セルのワード線に、ＶＰＧＭに通常より小さいステップ電圧ＤＶＰＧＭを加算して、再度書き込み動作が行われる。このような動作が全ての書き込み対象セルの閾値レベルの分布がＣＶを超えるまで繰り返され、セルに“Ｃ”レベルが書き込まれる。
【００５４】
［効果］
上記変形例１によれば、４値データにおける擬似２値データ書き込みにおいて、第１ページ書き込みで通常より大きいＶＰＧＭ、ＤＶＰＧＭ＿ＬＭが用いられる。これにより、擬似２値データ書き込みにおける第１ページ書き込み動作の高速化を図ることができる。また、第１ページ書き込みで通常より大きいＬＭＶにより、ベリファイ動作が行われる。これにより、第２ページ書き込みの書き込み回数を減少させることができる。したがって、さらなる書き込み動作の高速化を図ることができる。
【００５５】
通常、４値データ書き込みにおける第１ページのＬＭ書き込みは、セルの閾値分布がＣＶを超えないように制御する必要がある。これは、第２ページ書き込みにおいて、ＬＭ書き込みされたセルに、“Ｂ”レベルを書き込む必要があるためである。書き込み動作において、セルの閾値レベルを上げることはできても、下げることはできない。すなわち、第１ページ目で閾値レベルがＣＶを超えてしまうと、第２ページ目で“Ｂ”レベルに書き込むことができなくなってしまう。
【００５６】
これに対して、擬似２値データ書き込みでは、“Ｂ”レベルはデータとして使用されない。このため、図８に示すように、第１ページ目でセルの閾値レベルがＣＶを越えても問題はない。したがって、第１ページ目のパラメータを大きく設定しても動作に問題は生じず、上述したような動作の高速化を図ることができる。
【００５７】
また、擬似２値データ書き込みにおいて、第２ページ書き込みで通常より値が小さいＤＶＰＧＭが用いられる。これにより、“Ｃ”レベルの閾値分布幅を高精度に制御することができる。したがって、“Ｃ”レベルの閾値分布がＶｒｅａｄを超えることを防止でき、セルデータの信頼性を向上することができる。なお、上述したような高速化された第１ページ書き込みを行うことにより、このような第２ページ書き込みが行われても、擬似２値データ書き込みにおける全体の書き込み動作速度が遅くなることはない。
【００５８】
なお、第１ページおよび第２ページ書き込みにおいて、動作の高速化やデータの信頼性などの目的に応じて、それぞれのパラメータは上記値に限らず、適宜変更可能である。
【００５９】
［変形例２］
次に、本実施形態に係る不揮発性半導体記憶装置の変形例２の書き込み動作について説明する。
【００６０】
図１０は、擬似２値における“Ｃ”レベルの書き込み動作の変形例２を示している。変形例２は、ページの割付を変更することにより第１ページ書き込みを省略して、擬似２値データを書き込む方法である。具体的には、例えば４値の場合、低いレベルから順に、“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルが設定され、これらに対応して、第１ページ、第２ページのデータが“１１”、“１０”、“００”、“０１”のように割り付けられる。すなわち、“Ａ”レベルと“Ｃ”レベルのデータの割付が変えられている。
【００６１】
変形例２における擬似２値データの書き込みの場合、第１ページ書き込みがスキップされる。このため、セルの“Ｅ”レベルのデータ割付として、“１”データが生成される。次に、第２ページ書き込みにおいて、書き込みデータが“０”のセルに対して書き込みが行われる。このとき、例えば、対象セルのワード線に、通常より大きい書き込み電圧ＶＰＧＭが印加されて書き込み動作が行われる。ベリファイレベルはＣＶであり、ＣＶより低いセルがある場合、ステップ電圧ＤＶＰＧＭを加算した電圧により書き込み動作が行われる。これにより、“０１”で割り付けられた“Ｃ”レベルが書き込まれる。
【００６２】
［効果］
上記変形例２によれば、４値データにおける擬似２値データ書き込みにおいて、データのページの割付が低いレベルから順に、“１１”、“１０”、“００”、“０１”とされている。これにより、第１ページ書き込みをスキップでき、第２ページ書き込みにおいて、“Ｅ”レベルから“Ｃ”レベルへと書き込むことができる。したがって、書き込み動作の高速化を図ることができる。
【００６３】
なお、第２ページ書き込みにおいて、動作の高速化やデータの信頼性などの目的に応じて、それぞれのパラメータは、変形例１と同様に適宜変更可能である。
【００６４】
［変形例３］
次に、本実施形態に係る不揮発性半導体記憶装置の変形例３の書き込み動作について説明する。
【００６５】
図１１は、擬似２値における書き込み動作を示している。８値データに適用した場合を示している。
【００６６】
具体的には、８値データにおける８つの閾値レベル（低いほうから順に、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルに対応して３ビットのデータ、例えば“１１１”、“１１０”、“１００”、“１０１”、“００１”、“０００”、“０１０”、“０１１”が割り付けられている）のうち、“ＥＲ”レベルと“Ｇ”レベルとを用いて擬似的な２値データが設定される。すなわち、擬似２値データを書き込む際、８値データにおける“Ｇ”レベルのベリファイレベル（ＧＶ）が用いられる。また、擬似２値データを読み出す際、８値データにおける“Ｄ”レベルのリードレベル（ＤＲ）が用いられる。これにより、“Ａ”乃至“Ｆ”レベルの閾値分布幅の範囲が、ＤＲに対するマージンとなる。また、読み出しの際、ＤＲに限らず、“Ｂ”乃至“Ｆ”レベルのいずれかのリードレベルが用いられてもよい。
【００６７】
また、８値における擬似２値データの書き込みの場合、３つの書き込みステップ（第１ページ、第２ページ、第３ページ書き込み）が行われる。これにより、例えば、“０１１”で割り付けられた“Ｇ”レベルが書き込まれる。なお、これらの第１ページ、第２ページ、第３ページ書き込みは、既知の８値の書き込み動作を適用することができる。
【００６８】
［効果］
上記変形例３によれば、高信頼性が要求されるデータに対して、８値データによる擬似２値データが用いられる。これにより、読み出し動作時、４値データによる擬似２値データよりも、リードレベルのマージンを大きくとることができる。したがって、メモリセルの微細化に伴うリテンションマージンおよびセル間干渉マージンのさらなる向上を図ることができる。
【００６９】
なお、第１ページ、第２ページおよび第３ページ書き込みにおいて、動作の高速化やデータの信頼性などの目的に応じて、それぞれのパラメータは、変形例１と同様に適宜変更可能である。
【００７０】
［変形例４］
次に、本実施形態に係る不揮発性半導体記憶装置の変形例４の書き込み動作について説明する。変形例４は、上述した多値データにおける擬似２値データのように、閾値レベル間のマージンが大きい２値データを書き込む方法である。
【００７１】
図１２（ａ）は、通常の２値データの書き込み動作を示している。図１２（ｂ）は、変形例４における２値データの書き込み動作を示している。
【００７２】
図１２（ｂ）に示すように、変形例４では、図１２（ａ）に示した通常の２値データよりも、下位の閾値レベルと上位の閾値レベルとの差が大きくなるようにデータが書き込まれる。具体的には、第１ページにおいて、例えば、４値の場合のＣＶと同等のベリファイレベルによりベリファイ動作が行われ、セルが“Ｃ”レベルと同等レベルに書き込まれる。このとき、通常の２値書き込みよりも書き込み電圧ＶＰＧＭを大きくし、かつステップ電圧ＤＶＰＧＭを小さく設定する。これにより、下位の閾値レベルと上位の閾値レベルとの差が大きい２値書き込みを達成することができる。
【００７３】
［効果］
上記変形例４によれば、２値データ書き込みにおいて、下位の閾値レベルと上位の閾値レベルとの差が大きくなるように“１”、“０”のデータが書き込まれる。これにより、２値データ書き込みにおいて、読み出し動作時、リードレベルのマージンを大きくとることができる。したがって、メモリセルの微細化に伴うリテンションマージンおよびセル間干渉マージンの向上を図ることができる。
【００７４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７５】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、８…制御信号入力端子、１０…データ記憶回路、ＭＣ…メモリセル、Ｓ１，Ｓ２…選択ゲート、ＳＲＣ…ソース線、ＳＧＤ，ＳＧＳ…セレクト線、ＷＬ０〜ＷＬ６３…ワード線、ＢＬ０〜ＢＬｎ…ビット線、ＹＡ０〜ＹＡｎ…アドレス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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