(57)【要約】【課題】トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセルを提供する。【解決手段】回路機能をもつトリプルウェル用機能セルＴＷＦ１（Ａ）で、Ｐウェル領域５に対するＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｌ（Ｂ）で、ウェル領域５ａに対するＤＮＷ領域７のはみ出し領域はセル枠の第２辺１ｂから第３辺１ｃにわたってＬ字型に配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｒ（Ｃ）で、ウェル領域５ｂに対するＤＮＷ領域７のはみ出し領域はセル枠の第３辺１ｃから第３辺１ｄにわたってＬ字型に配置されている。半導体集積回路のレイアウトで、セルＴＷＦ１，ＴＷ１−Ｌ，ＴＷ１−ＲはＤＮＷ領域７のはみ出し領域が環状になるように配列される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高さ方向の第１辺、幅方向の第２辺、前記第１辺に対向する高さ方向の第３辺、前記第２辺に対向する幅方向の第４辺からなる矩形のセル枠内で、前記第１辺側にＮウェル領域が配置され、前記第３辺側にＰウェル領域が配置されたスタンダードセルにおいて、
前記スタンダードセルとして、回路機能をもつトリプルウェル用機能セルと、回路機能をもたない第１トリプルウェル用セルを備え、
前記トリプルウェル用機能セル及び第１トリプルウェル用セルは、前記Ｐウェル領域に一部はみ出して重畳するディープＮウェル領域を備え、
前記トリプルウェル用機能セルで、前記Ｐウェル領域は前記セル枠の前記第２辺、前記第３辺及び前記第４辺に接して配置され、前記Ｐウェル領域に対する前記ディープＮウェル領域のはみ出し領域は、前記Ｎウェル領域と前記Ｐウェル領域の間で前記セル枠の前記第２辺から前記第４辺にわたって一文字型に配置されており、
前記第１トリプルウェル用セルで、前記Ｐウェル領域は前記セル枠の前記第３辺と前記第２辺又は前記第４辺に接して配置され、前記Ｐウェル領域に対する前記ディープＮウェル領域のはみ出し領域は、前記セル枠の前記第３辺から前記第２辺又は第４辺にわたってＬ字型に配置されている、ことを特徴とするスタンダードセル。
【請求項２】
前記スタンダードセルとして、前記Ｐウェル領域に一部はみ出して重畳するディープＮウェル領域を備え、回路機能をもたない第２トリプルウェル用セルをさらに備え、
前記第２トリプルウェル用セルで、前記Ｐウェル領域は、前記セル枠の前記第２辺及び前記第３辺に接するＰ拡散領域と、前記セル枠の前記第３辺及び前記第４辺に接するＰ拡散領域をもち、前記Ｐウェル領域に対する前記ディープＮウェル領域のはみ出し領域は、前記セル枠の前記第２辺、前記第３辺及び前記第４辺に接するようにＴ字型に配置されている請求項１に記載のスタンダードセル。
【請求項３】
前記スタンダードセルとして、前記Ｐウェル領域に一部はみ出して重畳するディープＮウェル領域を備え、回路機能をもたない第３トリプルウェル用セルをさらに備え、
前記第３トリプルウェル用セルで、前記Ｐウェル領域は前記セル枠の前記第２辺、前記第３辺及び前記第４辺に接して配置され、前記Ｐウェル領域に対する前記ディープＮウェル領域のはみ出し領域は、前記Ｎウェル領域と前記Ｐウェル領域の間で前記セル枠の前記第２辺から前記第４辺にわたって一文字型に配置されている請求項１又は２に記載のスタンダードセル。
【請求項４】
前記トリプルウェル用機能セル及び前記トリプルウェル用セルで、前記Ｐウェル領域は前記セル枠の前記第３辺とは間隔をもって配置されており、前記Ｐウェル領域に対する前記ディープＮウェル領域のはみ出し領域は、前記Ｐウェル領域と前記セル枠の前記第３辺の間にも配置されている請求項１から３のいずれか一項に記載のスタンダードセル。
【請求項５】
前記トリプルウェル用機能セルとして、電位用拡散領域をもつタップ付型セルと、電位用拡散領域をもたないタップレス型セルを備え、
前記トリプルウェル用セルは電位用拡散領域をもつタップ付型セルであり、
前記トリプルウェル用機能セル及び前記トリプルウェル用セルで、各セルの高さが同一になっている請求項１から４のいずれか一項に記載のスタンダードセル。
【請求項６】
前記スタンダードセルとして、回路機能をもち、前記ディープＮウェル領域をもたない機能セルをさらに備えている請求項１から５のいずれか一項に記載のスタンダードセル。
【請求項７】
請求項１から６のいずれか一項に記載されたスタンダードセルを用い、
前記ディープＮウェル領域のはみ出し領域が環状になるように前記トリプルウェル用機能セルと前記トリプルウェル用セルが配列された半導体集積回路。
【請求項８】
請求項１から６のいずれか一項に記載されたスタンダードセルを用い、
前記ディープＮウェル領域のはみ出し領域が環状になるように前記トリプルウェル用機能セルと前記トリプルウェル用セルを配列する半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計に用いられるスタンダードセル、そのスタンダードセルを用いた半導体集積回路及びその設計方法に関し、特に、トリプルウェル構造を含む半導体集積回路の設計に用いられるスタンダードセル、そのスタンダードセルを用いた半導体集積回路及びその設計方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路は、Ｎ型基板上にＰウェルを形成した構造やＰ型基板上にＮウェルを形成した構造からなる２層構造のウェルに形成されていた。
しかし、近年、ＲＦ回路やＤＣ／ＤＣコンバータ回路などのノイズ発生源となり得る回路に対しては、従来の２層構造のウェルからノイズ対策に効果がある３層構造のトリプルウェルが使用されるようになった。トリプルウェルは、例えばＰ型基板上にＮ型の埋め込み層を設け、さらにＮ型埋め込み層にＰ型基板とは電気的に分離したＰウェルを形成した３層構造をもつ。
【０００３】
半導体集積回路のレイアウトは、例えばインバータ回路やＡＮＤ回路などの機能ブロック（スタンダードセルと呼ばれる）を複数組み合わせて設計されることが多い（例えば特許文献１を参照）。
トリプルウェル構造を必要とする半導体集積回路のレイアウトを作成する場合、個々のセルに２層構造ウェルにはないディープＮウェル（以下、ＤＮＷともいう）の領域が設けられる。
【０００４】
図８は、ＤＮＷ領域をもつ従来のセルの概略的なレイアウトである。
矩形のスタンダードセル１０１に、Ｎウェル領域１０３、Ｐウェル領域１０５及びＤＮＷ領域１０７が設けられている。ＤＮＷ領域１０７はＰウェル領域１０５の周囲を取り囲むようにＰウェル領域１０５に重畳して配置されている。Ｎウェル領域１０３は、セル１０１の第１辺１０１ａ、第２辺１０１ｂ及び第４辺１０１ｄに接している。ＤＮＷ領域１０７は、第２辺１０１ｂ、第３辺１０１ｃ及び第４辺１０１ｄに接している。Ｐウェル領域１０５は辺１０１ａ，１０１ｂ，１０１ｃ，１０１ｄとは接していない。
【０００５】
Ｎウェル領域１０３上からＤＮＷ領域１０７上を介してＰウェル領域１０５上に跨ってゲート電極１０９が配置されている。Ｎウェル領域１０３に、ゲート電極１０９を挟んで２つのＰ拡散領域１１１，１１１が配置されてＰチャネルトランジスタが形成されている。Ｐウェル領域１０５に、ゲート電極１０９を挟んで２つのＮ拡散領域１１３，１１３が配置されてＮチャネルトランジスタが形成されている。
【０００６】
Ｎウェル領域１０３に電位用Ｎ拡散領域１１５が配置されている。電位用Ｎ拡散領域１１５はＰチャネルトランジスタよりも辺１０１ａ側の位置に配置されている。電位用Ｎ拡散領域１１５上にコンタクト１１７が配置されている。電位用Ｎ拡散領域１１５上及びコンタクト１１７上を通って、セル１０１の辺１０１ｂから辺１０１ｄにわたって電源用配線１１９が配置されている。
【０００７】
Ｐウェル領域１０５に電位用Ｐ拡散領域１２１が配置されている。電位用Ｐ拡散領域１２１はＮチャネルトランジスタよりも辺１０１ｃ側の位置に配置されている。電位用Ｐ拡散領域１２１上にコンタクト１２３が配置されている。電位用Ｐ拡散領域１２１上及びコンタクト１２３上を通って、セル１０１の辺１０１ｂから辺１０１ｄにわたって電源用配線１２５が配置されている。
【０００８】
図９は、ＤＮＷ領域をもつ従来のセルを複数個配列した概略的なレイアウトである。
セル幅方向に並べられた複数のセル１０１は、隣り合うセルで互いに電源用配線１１９，１２５が連続して配列されている。セル高さ方向に並べられた複数のセル１０１は、隣り合うセルでＮウェル領域１０３又はＤＮＷ領域１０７が互いに接するように配列されている。
【０００９】
また、スタンダードセルとして、電位用拡散領域を有さないタップレス型のスタンダードセルも知られている（例えば特許文献２を参照。）。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図８に示したように、個々のセル１０１にＤＮＷ領域１０７を配置すると、ＤＮＷ領域を配置しない場合に比べてセル面積が増大する。具体的には、図８に示す寸法Ｌ１，Ｌ２，Ｗ１，Ｗ２の分だけセル寸法が増大する。図９に示したように、多数のセル１０１を配列すると、チップサイズが増大するという問題があった。
【００１１】
スタンダードセルは、機能の異なるすべてのセルにおいて、高さが同一であり、幅が単位幅の整数倍の矩形のセル枠をもつので、ＤＮＷ領域をもつセルと、もたないセルとを混載する場合には、ＤＮＷ領域をもたないセルは、ＤＮＷ領域をもつセルに対してセル寸法が合わせられる。したがって、この場合、ＤＮＷ領域をもつセルの面積増加分だけでなく、ＤＮＷ領域をもたないセルについても面積が増大し、チップサイズが増大するという問題があった。
【００１２】
トリプルウェル構造をもつ半導体集積回路のレイアウト面積の増加を低減する発明が特許文献３に開示されている。この発明は半導体メモリ装置といった同一のメモリセルをマトリック状に配置する場合に有効であるが、例えばインバータ回路やＡＮＤ回路など、互いにセル面積が異なるスタンダードセルを用いた半導体集積回路装置には適用できない。
【００１３】
本発明は、トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセル、そのスタンダードセルを用いた半導体集積回路及びその設計方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明にかかるスタンダードセルは、高さ方向の第１辺、幅方向の第２辺、前記第１辺に対向する高さ方向の第３辺、前記第２辺に対向する幅方向の第４辺からなる矩形のセル枠内で、前記第１辺側にＮウェル領域が配置され、前記第３辺側にＰウェル領域が配置されたスタンダードセルであって、上記スタンダードセルとして、回路機能をもつトリプルウェル用機能セルと、回路機能をもたない第１トリプルウェル用セルを備えている。上記トリプルウェル用機能セル及び第１トリプルウェル用セルは、上記Ｐウェル領域に一部はみ出して重畳するＤＮＷ領域（ディープＮウェル領域）を備えている。
上記トリプルウェル用機能セルで、上記Ｐウェル領域は上記セル枠の上記第２辺、上記第３辺及び上記第４辺に接して配置され、上記Ｐウェル領域に対する上記ＤＮＷ領域のはみ出し領域は、上記Ｎウェル領域と上記Ｐウェル領域の間で上記セル枠の上記第２辺から上記第４辺にわたって一文字型に配置されている。
上記第１トリプルウェル用セルで、上記Ｐウェル領域は上記セル枠の上記第３辺と上記第２辺又は上記第４辺に接して配置され、上記Ｐウェル領域に対する上記ＤＮＷ領域のはみ出し領域は、上記セル枠の上記第３辺から上記第２辺又は第４辺にわたってＬ字型に配置されている。
【００１５】
本発明にかかる半導体集積回路は、本発明のスタンダードセルを用い、上記ＤＮＷ領域のはみ出し領域が環状になるように上記トリプルウェル用機能セルと上記トリプルウェル用セルが配列されたものである。
本発明にかかる半導体集積回路の設計方法は、本発明のスタンダードセルを用い、上記ＤＮＷ領域のはみ出し領域が環状になるように上記トリプルウェル用機能セルと上記トリプルウェル用セルを配列する。
【００１６】
半導体集積回路のレイアウトの一例を説明すると、２つのトリプルウェル用機能セルが、セル高さ方向に、セル枠の第３辺が互いに対向するように配置される。さらに、セル幅方向でトリプルウェル用機能セルの両隣に第１トリプルウェル用セルがそれぞれ配置される。
セル枠高さ方向に配列された２つの第１トリプルウェル用セルは第３辺が互いに対向するように配置される。これにより、これらの２つの第１トリプルウェル用セルでＤＮＷ領域のはみ出し領域が連続する。
また、第１トリプルウェル用セルは、機能セルに対してセル幅方向でＤＮＷ領域のはみ出し領域が連続するように配置される。
これにより、ＤＮＷ領域のはみ出し領域が環状になり、ＤＮＷ領域の上に配置されたＰウェル領域はＤＮＷ領域外のＰウェル領域や半導体基板に対して電気的に分離される。
このレイアウトは一例であり、セル幅方向に複数の機能セルが配列され、機能セルの配列の両端に第１トリプルウェル用セルが配置されるようにしてもよい。
【００１７】
本発明のスタンダードセルにおいて、上記スタンダードセルとして、上記Ｐウェル領域に一部はみ出して重畳するＤＮＷ領域を備え、回路機能をもたない第２トリプルウェル用セルをさらに備えているようにしてもよい。上記第２トリプルウェル用セルで、上記Ｐウェル領域は、上記セル枠の上記第２辺及び上記第３辺に接するＰ拡散領域と、上記セル枠の上記第３辺及び上記第４辺に接するＰ拡散領域をもち、上記Ｐウェル領域に対する上記ＤＮＷ領域のはみ出し領域は、上記セル枠の上記第２辺、上記第３辺及び上記第４辺に接するようにＴ字型に配置されている。
【００１８】
また、上記スタンダードセルとして、上記Ｐウェル領域に一部はみ出して重畳するＤＮＷ領域を備え、回路機能をもたない第３トリプルウェル用セルをさらに備えているようにしてもよい。上記第３トリプルウェル用セルで、上記Ｐウェル領域は上記セル枠の上記第２辺、上記第３辺及び上記第４辺に接して配置され、上記Ｐウェル領域に対する上記ＤＮＷ領域のはみ出し領域は、上記Ｎウェル領域と上記Ｐウェル領域の間で上記セル枠の上記第２辺から上記第４辺にわたって一文字型に配置されている。
【００１９】
また、上記トリプルウェル用機能セル及び上記トリプルウェル用セルで、上記Ｐウェル領域は上記セル枠の上記第３辺とは間隔をもって配置されており、上記Ｐウェル領域に対する上記ＤＮＷ領域のはみ出し領域は、上記Ｐウェル領域と上記セル枠の上記第３辺の間にも配置されているようにしてもよい。
この態様において、トリプルウェル用機能セルのＤＮＷ領域のはみ出し領域は、Ｎウェル領域とＰウェル領域の間のＮ拡散領域と、セル枠の第３辺の全体に沿って配置されたＮ拡散領域によって構成され、二の字型に配置される。
第１トリプルウェル用セルのＤＮＷ領域のはみ出し領域は、Ｌ字型のＮ拡散領域と、そのＮ拡散領域に連続し、セル枠の第３辺の一部分に沿って配置されたＮ拡散領域によって構成され、コの字型に配置される。
第２トリプルウェル用セルのＤＮＷ領域のはみ出し領域は、Ｔ字型のＮ拡散領域と、そのＮ拡散領域に連続し、セル枠の第３辺の全体に沿って配置されたＮ拡散領域によって構成され、エの字型に配置される。
第３トリプルウェル用セルのＤＮＷ領域のはみ出し領域は、一文字型のＮ拡散領域と、セル枠の第３辺の全体に沿って配置されたＮ拡散領域によって構成され、二の字型に配置される。
本願特許請求の範囲及び本明細書において、ＤＮＷ領域のはみ出し領域は、一文字型、Ｌ字型、Ｔ字型、コの字型、エの字型、ニの字型であるが、厳密にこれらの型に当てはまるものに限定されない。例えば、これらの型に対して、直線部分は折れ曲がっていたり、湾曲していたりしてもよいし、折れ曲がる部分の角度や交差する部分の角度は任意である。
【００２０】
また、本発明のスタンダードセルにおいて、上記トリプルウェル用機能セルとして、電位用拡散領域をもつタップ付型セルと、電位用拡散領域をもたないタップレス型セルを備え、上記トリプルウェル用セルは電位用拡散領域をもつタップ付型セルであり、上記トリプルウェル用機能セル及び上記トリプルウェル用セルで、各セルの高さが同一になっているようにしてもよい。
【００２１】
また、上記スタンダードセルとして、回路機能をもち、上記ＤＮＷ領域をもたない機能セルをさらに備えているようにしてもよい。
【発明の効果】
【００２２】
本発明のスタンダードセルでは、スタンダードセルとして、回路機能をもつトリプルウェル用機能セルと、回路機能をもたない第１トリプルウェル用セルを備えているようにした。
本発明の半導体集積回路では、本発明のスタンダードセルを用い、ＤＮＷ領域のはみ出し領域が環状になるようにトリプルウェル用機能セルとトリプルウェル用セルが配列されているようにした。
本発明にかかる半導体集積回路の設計方法では、本発明のスタンダードセルを用い、ＤＮＷ領域のはみ出し領域が環状になるように機能セルとトリプルウェル用セルを配列するようにした。
トリプルウェル用機能セルで、セル枠寸法の増加の原因となるＤＮＷ領域のはみ出し領域は、Ｎウェル領域とＰウェル領域の間にのみ配置されているので、図８に示した従来セルと比べて、セル枠寸法が寸法Ｌ１，Ｗ１，Ｗ２の分だけ小さくなり、トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できる。
【００２３】
また、図９に示したように、個々にＤＮＷ領域１０７を設けた従来のセル１０１を、セル高さ方向でＤＮＷ領域１０７を対向させて配置した場合、上下のセル１０１，１０１で電位用Ｐ拡散領域１２１、コンタクト１２３及び電源用配線１２５を共用することはできない。
これに対し、セル枠の第３辺に沿ったＤＮＷ領域のはみ出し領域を設けていない本発明のスタンダードセルの態様によれば、上下の２つのトリプルウェル用機能セル同士や、上下の２つのトリプルウェル用セル同士などで、電位用Ｐ拡散領域、コンタクト及び電源用配線を共用することができる。これにより、トリプルウェル領域の配置に起因するレイアウト面積の増加量をさらに低減できるという効果もある。ただし、本発明は、図９に示したように、上下のセルで電位用Ｐ拡散領域、コンタクト及び電源用配線を共用しない構成を排除するものではない。
【００２４】
本発明のスタンダードセルにおいて、スタンダードセルとして、Ｐウェル領域に対するＤＮＷ領域のはみ出し領域が、セル枠の第２辺、第３辺及び第４辺に接するようにＴ字型に配置されている第２トリプルウェル用セルを備えているようにすれば、セル幅方向で同じ行に隣り合わせて複数のトリプルウェル構造を配置する場合に、隣り合うトリプルウェル構造を１行につき１つの第２トリプルウェル用セルで電気的に分離できるようになり、レイアウト面積の増加量を低減できる。
【００２５】
また、スタンダードセルとして、Ｐウェル領域に対するＤＮＷ領域のはみ出し領域が、Ｎウェル領域とＰウェル領域の間でセル枠の第２辺から第４辺にわたって一文字型に配置されている第３トリプルウェル用セルを備えているようにすれば、セル高さ方向で隣り合うセル幅方向の２つの行にトリプルウェル構造を形成する場合に、上段の行と下段の行とで配置されるトリプルウェル用機能セルの単位幅が異なるときに、空白部分に第３トリプルウェル用セルを挿入することにより、トリプルウェル構造を形成できる。
【００２６】
また、トリプルウェル用機能セル及びトリプルウェル用セルで、Ｐウェル領域はセル枠の第３辺とは間隔をもって配置されており、Ｐウェル領域に対するＤＮＷ領域のはみ出し領域は、Ｐウェル領域とセル枠の第３辺の間にも配置されているようにすれば、セル幅方向の１つの行で、ＤＮＷ領域のはみ出し領域を環状に形成することができるようになる。
【００２７】
また、本発明のスタンダードセルにおいて、トリプルウェル用機能セルとして、電位用拡散領域をもつタップ付型セルと、電位用拡散領域をもたないタップレス型セルを備え、トリプルウェル用セルは電位用拡散領域をもつタップ付型セルであり、トリプルウェル用機能セル及びトリプルウェル用セルで、各セルの高さが同一になっているようにすれば、タップレス型のトリプルウェル用機能セルとトリプルウェル用セルを用いてＤＮＷ領域のはみ出し領域を環状に形成してトリプルウェル構造を形成したときに、タップ付型セルであるトリプルウェル用セルを介してタップレス型トリプルウェル用機能セルの電位をとることができ、タップレス型トリプルウェル用機能セルの電位をとるための専用のセルを設ける場合に比べて、レイアウト面積を低減できる。
【００２８】
また、スタンダードセルとして、回路機能をもち、ＤＮＷ領域をもたない機能セルをさらに備えているようにすれば、レイアウト面積の増加量を低減しつつ、２層ウェル構造とトリプルウェル構造を同一チップに混載することができる。
【図面の簡単な説明】
【００２９】
【図１】スタンダードセルの一実施例を示す概略的なレイアウトである。
【図２】半導体集積回路の一実施例の概略的なレイアウトである。
【図３】半導体集積回路の設計方法の一実施例を説明するためのフローチャートである。
【図４】スタンダードセルの他の実施例を示す概略的なレイアウトである。
【図５】半導体集積回路の他の実施例の概略的なレイアウトである。
【図６】スタンダードセルのさらに他の実施例を示す概略的なレイアウトである。
【図７】半導体集積回路のさらに他の実施例の概略的なレイアウトである。
【図８】ＤＮＷ領域をもつ従来のセルの概略的なレイアウトである。
【図９】ＤＮＷ領域をもつ従来のセルを複数個配列した概略的なレイアウトである。
【発明を実施するための形態】
【００３０】
図１は、スタンダードセルの一実施例を示す概略的なレイアウトである。図１（Ａ），（Ｂ）は回路機能をもつトリプルウェル用機能セル、図１（Ｃ），（Ｄ），（Ｅ），（Ｆ）は回路機能をもたないトリプルウェル用セルを示す。
【００３１】
（Ａ）〜（Ｆ）に示すトリプルウェル用機能セル（ＴＷ機能セル）ＴＷＦ１、トリプルウェル用機能セルＴＷＦ２、第１トリプルウェル用セル（ＴＷセル）ＴＷ１−Ｌ、第１トリプルウェル用セルＴＷ１−Ｒ、第２トリプルウェル用セルＴＷ２、第３トリプルウェル用セルＴＷ３は、第１辺１ａ、第２辺１ｂ、第３辺１ｃ、第４辺１ｄに囲まれた矩形のセル枠内に、Ｎウェル領域３、Ｐウェル領域５及びＤＮＷ領域７をもつ。
【００３２】
（Ａ）に示すトリプルウェル用機能セルＴＷＦ１で、Ｎウェル領域３はセル枠の第１辺１ａ、第２辺１ｂ、第４辺１ｄに接して配置されている。Ｐウェル領域５はセル枠の第２辺１ｂ、第３辺１ｃ、第４辺１ｄに接して配置されている。ＤＮＷ領域７は、Ｐウェル領域５に対して一部分がはみ出すようにＰウェル領域５に対して重畳して配置されている。ＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって一文字型に配置されている。
【００３３】
Ｎウェル領域３上からＤＮＷ領域７上を介してＰウェル領域５上に跨ってゲート電極９が配置されている。Ｎウェル領域３に、ゲート電極９を挟んで２つのソースドレイン用Ｐ拡散領域１１，１１が配置されてＮチャネルトランジスタが形成されている。Ｐウェル領域５に、ゲート電極９を挟んで２つのソースドレイン用Ｎ拡散領域１３，１３が配置されてＰチャネルトランジスタが形成されている。
【００３４】
Ｎウェル領域３に電位用Ｎ拡散領域１５が配置されている。電位用Ｎ拡散領域１５はＰチャネルトランジスタよりも第１辺１ａ側の位置に配置されている。電位用Ｎ拡散領域１５上にコンタクト１７が配置されている。電位用Ｎ拡散領域１５上及びコンタクト１７上を通って、セル枠の第２辺１ｂから第４辺１ｄにわたって電源用配線１９が配置されている。
【００３５】
Ｐウェル領域５に電位用Ｐ拡散領域２１が配置されている。電位用Ｐ拡散領域２１はＮチャネルトランジスタよりも第３辺１ｃ側の位置に配置されている。電位用Ｐ拡散領域２１上にコンタクト２３が配置されている。電位用Ｐ拡散領域２１上及びコンタクト２３上を通って、セル枠の第２辺１ｂから第４辺１ｄにわたって電源用配線２５が配置されている。
【００３６】
（Ｂ）に示すトリプルウェル用機能セルＴＷＦ２は、（Ａ）に示したトリプルウェル用機能セルＴＷＦ１に対して、単位幅が２倍のセル枠をもつ。（Ａ）に示したトリプルウェル用機能セルＴＷＦ１と同様にして、ゲート電極９、ソースドレイン用拡散領域１１，１３、電位用拡散領域１５，２１、コンタクト１７，２３、電源用配線１９，２５が配置されている。トリプルウェル用機能セルＴＷＦ１，ＴＷＦ２は互いに回路機能が異なる。
【００３７】
（Ｃ）に示す第１トリプルウェル用セルＴＷ１−Ｌで、Ｎウェル領域３はセル枠の第１辺１ａ、第２辺１ｂ、第４辺１ｄに接して配置されている。２つのＰウェル領域５ａ，５ｂが配置されている。Ｐウェル領域５ａはセル枠の第２辺１ｂ、第３辺１ｃに接して配置されている。Ｐウェル領域５ｂはセル枠の第３辺１ｃ、第４辺１ｄに接して配置されている。ＤＮＷ領域７は、Ｐウェル領域５ａに対して一部分がはみ出すようにＰウェル領域５ａに対して重畳して配置されている。ＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５ａの間と、Ｐウェル領域５ａと５ｂの間に、セル枠の第２辺１ｂから第３辺１ｃにわたってＬ字型に配置されている。（Ａ）に示したトリプルウェル用機能セルＴＷＦ１と同様にして、電位用拡散領域１５，２１、コンタクト１７，２３、電源用配線１９，２５が配置されている。
【００３８】
（Ｄ）に示す第１トリプルウェル用セルＴＷ１−Ｒは、（Ｃ）に示した第１トリプルウェル用セルＴＷ１−Ｌに対して、ＤＮＷ領域７が、Ｐウェル領域５ａに対しては重畳されず、Ｐウェル領域５ｂに対して重畳されている。ＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５ｂの間と、Ｐウェル領域５ａと５ｂの間に、セル枠の第４辺１ｄから第３辺１ｃにわたってＬ字型に配置されている。ここで、半導体集積回路のレイアウトの作成時に（Ｃ）に示す第１トリプルウェル用セルＴＷ１−Ｌを左右反転させて配置することができるのであれば、第１トリプルウェル用セルＴＷ１−Ｒは必ずしも必要でない。
【００３９】
（Ｅ）に示す第２トリプルウェル用セルＴＷ２は、（Ｃ）に示した第１トリプルウェル用セルＴＷ１−Ｌに対して、ＤＮＷ領域７がＰウェル領域５ｂに対しても重畳されている。ＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５ａの間と、Ｐウェル領域５ａと５ｂの間と、Ｎウェル領域３とＰウェル領域５ｂの間に、セル枠の第２辺１ｂ、第３辺１ｃ、第４辺１ｄに接してＴ字型に配置されている。
【００４０】
（Ｆ）に示す第２トリプルウェル用セルＴＷ２は、（Ａ）に示したトリプルウェル用機能セルＴＷＦ１に対して、ゲート電極９及びソースドレイン用拡散領域１１，１３を備えていない構造をもつ。ＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって一文字型に配置されている。
【００４１】
図２は、半導体集積回路の一実施例の概略的なレイアウトである。
セル幅方向に２行にわたって複数のトリプルウェル用セルＴＷＦ１，ＴＷＦ２，ＴＷ１−Ｌ，ＴＷ１−Ｒ，ＴＷ２，ＴＷ３が配列されている。これらのセルは、ＤＮＷ領域７のはみ出し領域が環状になるように配列されている。
【００４２】
上下（セル高さ方向）で隣接する２つのセルは、互いにＰウェル領域５が対向するように配列されている。上下（セル高さ方向）で隣接する２つのセルで、電位用Ｐ拡散領域２１、コンタクト２３、電源用配線２５が共用されている。ただし、図９に示したように、上下のセルで電位用Ｐ拡散領域２１、コンタクト２３、電源用配線２５を共用しない構成であってもよい。
【００４３】
図２では、ＤＮＷ領域７をもつセルのみを図示しているが、同一チップ上にＤＮＷ領域をもたない機能セルを備えていてもよい。
【００４４】
図３は、半導体集積回路の設計方法の一実施例を説明するためのフローチャートである。
ステップＳ１：設計された回路のデータを入力する。
ステップＳ２：入力された回路データに沿って、ＤＮＷ領域をもたない機能セルを配置してレイアウトを作成する。
ステップＳ３：トリプルウェル構造を必要とする回路に対して、機能セルを、ＤＮＷ領域をもつトリプルウェル用機能セルに置き換え、ＤＮＷ領域のはみ出し領域が環状になるように、回路機能をもたないトリプルウェル用セルを挿入する。
ステップＳ４：電源配線処理を行なう。
ステップＳ５：自動配線処理を行なう。
ステップＳ６：レイアウトデータを保存する。
【００４５】
ここでは、ＤＮＷ領域をもたない機能セルを配置してレイアウトを作成した後（ステップＳ２）、トリプルウェル構造を必要とする回路に対して、機能セルを、ＤＮＷ領域をもつトリプルウェル用機能セルに置き換え、ＤＮＷ領域のはみ出し領域が環状になるように、回路機能をもたないトリプルウェル用セルを挿入する処理（ステップＳ２）を行なっているが、設計方法はこれに限定されず、ＤＮＷ領域のはみ出し領域が環状になるようにレイアウトできる方法であれば、どのような方法であってもよい。例えば回路データに、トリプルウェル構造を必要とする回路に対してＤＮＷ領域をもつ機能セル及びトリプルウェル用セルを適用する情報をもたせておく。そして、レイアウト作成時に、ＤＮＷ領域をもたない機能セル、ＤＮＷ領域をもつ機能セル及びトリプルウェル用セルを用いて、置き換え処理をすることなく、レイアウトを作成してもよい。
【００４６】
図１（Ａ），（Ｂ）に示したトリプルウェル用機能セルＴＷＦ１，ＴＷＦ２では、セル枠寸法の増加の原因となるＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間にのみ配置されているので、図８に示した従来セルと比べて、セル枠寸法が寸法Ｌ１，Ｗ１，Ｗ２の分だけ小さくなり、トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できる。例えば、セル１個につき従来セルと比べてセル面積の削減率が０.０１％であれば、半導体集積回路のレイアウト面積について０.０１％×セル個数のレイアウト面積の低減が可能になる。
【００４７】
さらに、図２において、上下の２つのトリプルウェル用機能セル同士や、上下の２つのトリプルウェル用セル同士、上下の２つのトリプルウェル用機能セルとトリプルウェル用セルで、電位用Ｐ拡散領域２１、コンタクト２３及び電源用配線２５を共用するようにしたので、図９に示した従来セルの場合に比べて、トリプルウェル領域の配置に起因するレイアウト面積の増加量をさらに低減できる。
【００４８】
また、図２において、ＤＮＷ領域７のはみ出し領域がＴ字型に配置されている第２トリプルウェル用セルＴＷ２を用いることにより、セル幅方向で同じ行に隣り合わせて複数のトリプルウェル構造を配置する場合に、隣り合うトリプルウェル構造を１行につき１つの第２トリプルウェル用セルＴＷ２で電気的に分離できるので、レイアウト面積の増加量を低減できる。
【００４９】
また、ＤＮＷ領域７のはみ出し領域が一文字型に配置されている第３トリプルウェル用セルＴＷ３を備えているので、上段の行と下段の行とで配置されるトリプルウェル用機能セルの単位幅が異なるときに、例えば図２のトリプルウェル用機能セルＴＷＦ２の配置箇所で、空白部分に第３トリプルウェル用セルＴＷ３を挿入することにより、ＤＮＷ領域７のはみ出し部分を環状にして、トリプルウェル構造を形成できる。
【００５０】
図４は、スタンダードセルの他の実施例を示す概略的なレイアウトである。図４（Ａ），（Ｂ）は回路機能をもつトリプルウェル用機能セル、図４（Ｃ），（Ｄ），（Ｅ），（Ｆ）は回路機能をもたないトリプルウェル用セルを示す。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００５１】
この実施例のセルＴＷＦ１，ＴＷＦ２，ＴＷ１−Ｌ，ＴＷ１−Ｒ，ＴＷ２，ＴＷ３は、図１に示したセルと比較して、Ｐウェル領域５，５ａ，５ｂ（（Ｃ）のＰウェル領域５ｂ及び（Ｄ）のＰウェル領域５ａを除く）は、セル枠の第３辺１ｃとは間隔をもって配置されている。さらに、ＤＮＷ領域７のはみ出し領域は、第３辺１ｃとは間隔をもつＰウェル領域５，５ａ，５ｂと、第３辺１ｃの間にも配置されている。
【００５２】
（Ａ），（Ｂ）に示すように、トリプルウェル用機能セルＴＷＦ１，ＴＷＦ２のＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間のＮ拡散領域と、セル枠の第３辺１ｃの全体に沿って配置されたＮ拡散領域によって構成され、二の字型に配置されている。
【００５３】
（Ｃ），（Ｄ）に示すように、第１トリプルウェル用セルＴＷ１−Ｌ，ＴＷ１−ＲのＤＮＷ領域７のはみ出し領域は、Ｌ字型のＮ拡散領域と、そのＮ拡散領域に連続し、セル枠の第３辺１ｃの一部分に沿って配置されたＮ拡散領域によって構成され、コの字型に配置されている。
【００５４】
（Ｅ）に示すように、第２トリプルウェル用セルＴＷ２のＤＮＷ領域７のはみ出し領域は、Ｔ字型のＮ拡散領域と、そのＮ拡散領域に連続し、セル枠の第３辺１ｃの全体に沿って配置されたＮ拡散領域によって構成され、エの字型に配置されている。
【００５５】
（Ｆ）に示すように、第３トリプルウェル用セルＴＷ３のＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間の一文字型のＮ拡散領域と、セル枠の第３辺１ｃの全体に沿って配置されたＮ拡散領域によって構成され、二の字型に配置されている。
【００５６】
図５は、半導体集積回路の他の実施例の概略的なレイアウトである。
セル幅方向に１行に、図４に示した複数のトリプルウェル用セルＴＷＦ１，ＴＷＦ２，ＴＷ１−Ｌ，ＴＷ１−Ｒ，ＴＷ２，ＴＷ３が配列されている。これらのセルは、ＤＮＷ領域７のはみ出し領域が環状になるように配列されている。
【００５７】
図４に示したトリプルウェル用セルＴＷＦ１，ＴＷＦ２，ＴＷ１−Ｌ，ＴＷ１−Ｒ，ＴＷ２，ＴＷ３を用いれば、セル幅方向の１つの行で、ＤＮＷ領域のはみ出し領域を環状に形成することができる。このレイアウトは、半導体集積回路全体のレイアウトのうち奇数行にトリプルウェル構造が配置される場合に特に有効である。
図２では、ＤＮＷ領域７をもつセルのみを図示しているが、同一チップ上にＤＮＷ領域をもたない機能セルを備えていてもよい。
【００５８】
図６は、スタンダードセルのさらに他の実施例を示す概略的なレイアウトである。図１（Ａ）と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
タップレス型トリプルウェル用機能セルＴＷＦ３は、図１（Ａ）に示したトリプルウェル用機能セルＴＷＦ１と比較して、電位用拡散領域１５，２１及びコンタクト１７，２３を備えていない。タップレス型にすることにより、タップ付型のトリプルウェル用機能セルＴＷＦ１に比べて、セル枠寸法を小さくしたり、素子寸法を大きくしたりすることができる。
【００５９】
図７は、半導体集積回路のさらに他の実施例の概略的なレイアウトである。
セル幅方向に２行にわたって、複数のトリプルウェル用セルＴＷＦ３，ＴＷ１−Ｌ，ＴＷ１−Ｒと、ＤＮＷ領域をもたない機能セルＶ１が配列されている。トリプルウェル用セルＴＷＦ３，ＴＷ１−Ｌ，ＴＷ１−Ｒは、ＤＮＷ領域７のはみ出し領域が環状になるように配列されている。トリプルウェル用セルＴＷ１−Ｌ，ＴＷ１−Ｒの構成は図１（Ｃ），（Ｄ）に示したものと同じである。
ここでは、トリプルウェル用セルＴＷ１−Ｌ，ＴＷ１−Ｒのみを用いているが、図１（Ｅ），（Ｆ）に示したトリプルウェル用セルＴＷ２，ＴＷ３の構成と同じものを用いてもよい。
【００６０】
この実施例では、タップレス型トリプルウェル用機能セルＴＷＦ３のＮウェル領域３の電位は、トリプルウェル用セルＴＷ１−Ｌ，ＴＷ１−ＲのＮウェル領域３、電位用Ｎ拡散領域１５及びコンタクト１７を介して電源用配線１９に接続される。タップレス型トリプルウェル用機能セルＴＷＦ３のＰウェル領域５の電位は、トリプルウェル用セルＴＷ１−Ｌ，ＴＷ１−ＲのＰウェル領域５、電位用Ｎ拡散領域２１及びコンタクト２３を介して電源用配線２５に接続される。そして、タップレス型トリプルウェル用機能セルＴＷＦ３の電位をとるための専用のセルを設ける場合に比べて、レイアウト面積を低減できる。
【００６１】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図１、図２及び図４〜図７では、トリプルウェル用機能セルＴＷＦ１，ＴＷＦ２，ＴＷＦ３及び機能セルＶについて、Ｎウェル領域とＰウェル領域にトランジスタを１つずつ備えているが、これらは簡略化して図示したものであり、機能セルの機能を実現するための素子の種類及び個数はどのようなものであってもよい。
【産業上の利用可能性】
【００６２】
本発明は、半導体集積回路の設計に適用できる。
【符号の説明】
【００６３】
１ａ  セル枠の第１辺
１ｂ  セル枠の第２辺
１ｃ  セル枠の第３辺
１ｄ  セル枠の第４辺
３  Ｎウェル領域
５  Ｐウェル領域
７  ディープＮウェル領域（ＤＮＷ領域）
Ｖ  ＤＮＷ領域をもたない機能セル
ＴＷ１，ＴＷ２，ＴＷ３  トリプルウェル用セル
ＴＷＦ１，ＴＷＦ２  トリプルウェル用機能セル
ＴＷＦ３  タップレス型トリプルウェル用機能セル
【先行技術文献】
【特許文献】
【００６４】
【特許文献１】特開２００６−７３６９６号公報
【特許文献２】特開２００９−１３５２６４号公報
【特許文献３】特開平１１−２２４９３７号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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