(57)【要約】【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。【選択図】図１
2011172073.tif 000002
【特許請求の範囲】
【請求項１】
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路において、
セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする時分割論理回路。
【請求項２】
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法において、
全ての時分割で動作する論理回路に共通するフリップフロック回路を共通フリップフロップ回路とし、
全ての時分割で動作する論理回路のうち一つを選択し、
選択した論理回路の共通フリップフロック回路の入力に、時分割で動作する論理回路を制御信号により選択するセレクト回路を挿入して回路Aとし、
全ての他の時分割で動作する論理回路を、該論理回路を構成する論理ブロックの内共通フリップフロップ回路の入出力に接続している論理ブロックを、回路Aのセレクト回路の入力及びそれに接続された共通フリップフロップ回路の出力に接続し、該論理回路の他のブロックを全て回路Aに該論理回路が形成されるように接続して回路Bを形成することを特徴とする時分割論理回路の論理素子減縮方法。
【請求項３】
形成した回路Bを論理圧縮することを特徴とする請求項２に記載の時分割論理回路の論理素子減縮方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割で動作するお互いに時分割動作で重ならない複数の論理回路からなる時分割論理回路およびその論理減縮方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路はその高機能化の開発が絶えず進められている。図５は、このような半導体集積回路の一例を平面で見た説明図である。この半導体集積回路１０には例えばマイクロコンピュータの機能を持つ論理マクロ１１や、メモリ機能を持つ論理マクロ１２、あるいは数千ゲートからなる中規模の論理マクロ１３等の論理回路が形成されている。このようにそれぞれの論理回路でシステムを構成するような規模の回路がひとつの半導体集積回路１０に形成されるようになっている。
【０００３】
また一方、従来より半導体集積回路には、そのチップサイズの縮小化、高速動作や、集積度を向上することが常に求められている。このため、ＭＯＳ素子のチャンネル長の短縮、コンタクトサイズの縮小化、コンタクトの半導体や導体に対するアロワンスの縮小化などのウエハープロセス技術に密着した開発が常に進められている。また論理設計の段階では論理圧縮を始めとしたチップサイズの縮小化、高集積化も実施されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−０７６７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、半導体集積回路１０では、高機能化、チップサイズの縮小化という相反する技術を求められている。また、このような半導体集積回路を形成する論理回路の中では、時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する。例えば、図５で、中規模の論理マクロ１３等の論理回路のＡＢＣＤＥうち、いずれか一つの回路Aが動作しているときには、他の回路ＢＣＤＥは動作していない回路の組合わせである。この場合、動作時間と、チップの大きさとに等価的に無駄が発生することになる。
【０００６】
そこで本願発明では、時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路において、
セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする時分割論理回路としたものである。
【０００８】
本発明の請求項２の発明は、
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法において、
全ての時分割で動作する論理回路に共通するフリップフロック回路を共通フリップフロップ回路とし、
全ての時分割で動作する論理回路のうち一つを選択し、
選択した論理回路の共通フリップフロック回路の入力に、時分割で動作する論理回路を制御信号により選択するセレクト回路を挿入して回路Aとし、
全ての他の時分割で動作する論理回路を、該論理回路を構成する論理ブロックの内共通フリップフロップ回路の入出力に接続している論理ブロックを、回路Aのセレクト回路の入力及びそれに接続された共通フリップフロップ回路の出力に接続し、該論理回路の他のブロックを全て回路Aに該論理回路が形成されるように接続して回路Bを形成することを特徴とする時分割論理回路の論理素子減縮方法としたものである。
【０００９】
本発明の請求項３の発明は、形成した回路Bを論理圧縮することを特徴とする請求項２に記載の時分割論理回路の論理素子減縮方法としたものである。
【発明の効果】
【００１０】
本発明の時分割論理回路およびその論理素子減縮方法は、以上のような構成であるので、論理素子を縮小し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法とすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の時分割論理回路の一例を模式的に示した説明図である。
【図２】時分割で動作し、かつお互いに時分割動作で重ならない、論理回路の一例を模式的に示した説明図である。
【図３】本発明の時分割論理回路の他の例を模式的に示した説明図である。
【図４】時分割で動作し、かつお互いに時分割動作で重ならない、論理回路の他の例を模式的に示した説明図である。
【図５】従来の半導体集積回路の一例を模式的に示した説明図である。
【発明を実施するための形態】
【００１２】
以下本発明を実施するための形態につき説明する。
【００１３】
図１は、本発明の時分割論理回路の一例を模式的に示した説明図である。図では、二つの論理回路Ａ、Ｂを含み、それぞれ入力信号Ａ１Ａ２Ａ３、Ｂ１Ｂ２Ｂ３が入力する。ＦＦ１．３、２．５、３、４は同一のフリップフロップ回路を示し、共通クロック入力で動作する。ＬＡ１〜５、ＬＢ１〜５は、それぞれ論理回路Ａ、Ｂを構成する論理ブロック、Ｓ１、２は論理回路Ａ、Ｂのいずれかを信号ＳＥＬで選択するセレクト回路を示す。
【００１４】
本例の時分割論理回路は、時分割で動作し、かつお互いに時分割動作で重ならない、論理回路Ａ、Ｂを含むことを前提とする。
【００１５】
そして、セレクト回路Ｓ１、Ｓ２に接続されたフリップフロップ回路ＦＦ１．３、ＦＦ２．５からなる回路を２つ含み、フリップフロップ回路ＦＦ１．３、ＦＦ２．５には論理
ブロックＬＡ２、ＬＡ３、ＬＢ２、ＬＢ３の回路と、ＬＡ５、ＬＢ５の回路がそれぞれ接続されている。
【００１６】
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路Ｓ１、Ｓ２とフリップフロップ回路ＦＦ１、２およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成される。
【００１７】
図１の例では、セレクト回路で、時分割で動作する論理回路Ａを選択すると、セレクト回路、フリップフロップ回路ＦＦ、論理ブロックのうち、Ｓ１、Ｓ２、ＦＦ１．３、ＦＦ２．５、ＬＡ２、ＬＡ３、ＬＡ５がそれぞれ接続された回路が選択される。さらにそれらの回路に、論理回路Ａの入力信号Ａ１、Ａ２、Ａ３により動作されるその他の論理ブロックＬＡ４、ＬＡ１を加えて、それらが接続された論理回路Ａが形成される。
【００１８】
セレクト回路で、時分割で動作する論理回路Ｂを選択すると、セレクト回路、フリップフロップ回路、論理ブロックのうち、Ｓ１、Ｓ２、ＦＦ１．３、ＦＦ２．５、ＬＢ２、ＬＢ３、ＬＢ５がそれぞれ接続された回路が選択される。さらにそれらの回路に、論理回路Ｂの入力信号Ｂ１、Ｂ２、Ｂ３により動作されるその他の論理ブロックＬＢ１、ＦＦ４、ＬＢ４を加えて、それらが接続された論理回路Ｂが形成される。このようにして、図２で示した時分割で動作し、かつお互いに時分割動作で重ならない、論理回路Ａ、Ｂがセレクト回路によって選択されることになる。
【００１９】
また本発明の、時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法について、図２を用いて説明する。
【００２０】
図で、まず、時分割で動作する論理回路Ａ、Ｂに共通するフリップフロップ回路ＦＦ（ＦＦ１〜５）を選択し共通フリップフロップ回路ＦＦとする。次に、論理回路Ａを選択する。論理回路Ａの、共通フリップフロック回路ＦＦ１、ＦＦ２の入力に、時分割で動作する論理回路を制御信号ＳＥＬにより選択するセレクト回路Ｓ１、Ｓ２をそれぞれ挿入して回路Aとする。
【００２１】
次に、論理回路Ｂを構成する論理ブロックの内、共通するフリップフロップ回路の入出力に接続している論理ブロックＬＢ２、ＬＢ３、ＬＢ５を、回路Aのセレクト回路の入力及び共通するフリップフロップ回路の出力に接続する。次に、論理回路Ｂの他のブロックＬＢ１、ＦＦ４、ＬＢ４を全て回路Aに論理回路Ｂが形成されるように接続して回路Bを形成する。このようにして図１にしめす論理素子の減縮された時分割論理回路（回路B）を得ることが出来る。論理回路Ｂは、共通フリップフロップ回路の個数が論理回路Ａに比べて多いので、余った共通フリップフロップ回路ＦＦ４は、本例では論理ブロックの１つとしている。
【００２２】
以上に説明した時分割論理回路およびその論理素子減縮方法の例では、最初に選択した論理回路をＡとしたが、Ｂを選ぶことも出来る。この場合、Ｂの方が共通フリップフロップ回路の個数が多いので、その分論理回路Ａを選択しないセレクト回路も挿入される。あるいは、その分の共通フリップフロップ回路を論理ブロックに含めて、セレクト回路は挿入しなくても良い。本例では２つの論理回路で説明したが、それ以上の複数の論理回路であっても、同様にして構成できる。多数の論理回路を含む場合、最初に選択した論理回路の共通フリップフロップの数量によって、余った共通フリップフロップ回路は適宜処理すればよい。また、共通フリップフロップが複数種類ある場合、それぞれの共通フリップフロップに対応する論理ブロックを接続することで同様に時分割論理回路を構成できる。
【００２３】
このように、本発明の時分割論理回路は、時分割で動作し、かつお互いに時分割動作で重ならない論理回路を含み、それらのフリップフロップ回路を共有しているので、フリップフロップ回路が減少する。セレクト回路を追加して形成された回路であるが、フリップフロップ回路に比べセレクト回路は論理素子数が少ない。したがって本発明の時分割論理回路は、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法とすることが出来る。さらに、多数の時分割動作で重ならない論理回路を含む場合、最初に選択する論理回路は、共通フリップフロップ回路の数量が多いほうが、フリップフロップ回路の数量を比較的少なくすることが出来る。
【００２４】
また、このようにして形成した時分割論理回路を論理圧縮することによって、さらに論理素子数を減少できる。しかも、このように、本発明の時分割論理回路およびその論理素子減縮方法では、通常の論理圧縮では減少できないフリップフロップ回路を減少することができるので、従来には無い規模で論理減縮された時分割論理回路およびその論理素子減縮方法である。
【００２５】
論理回路が時分割で重なるものと重ならないものとが、混在している場合は、重なっている論理回路をまとめ、新たに時分割で重ならない論理回路として本願発明の時分割論理回路およびその論理素子減縮方法を適用できる。例えば図５の論理回路Ａ、Ｂが時分割で重なり、ＣＤＥとは重ならず、またＣＤＥもそれぞれ重ならない場合、ＡＢの組み合わせた回路と、Ｃ、Ｄ、Ｅとを時分割で動作し、かつお互いに時分割動作で重ならない論理回路として、本願発明の時分割論理回路およびその論理素子減縮方法を適用して構成することができる。
【００２６】
近年の半導体プロセスで、１３０nmを切るデザインルール辺りからトランジスタ素子による信号の遅延と、配線による遅延とが逆になる現象が特に顕著になっている。一般に、フリップフロップで構成されるシフトレジスタ回路では、フリップフロップ間の信号の伝達に対しては素子による遅延が発生し、クロック信号の伝達に対しては、配線による遅延が発生する。そして上記のデザインルールのプロセスでは、フリップフロップ間の信号の遅延よりも、クロック信号の遅延が大きくなる。このためフリップフロップ間にバッファを設け、信号を遅延させることが行われている。本願発明の時分割論理回路では、セレクト回路をバッファとして兼ねることができるという効果がある。
【００２７】
次にさらに具体的に本願発明の時分割論理回路を例示する。
図３は、本発明の時分割論理回路の他の例を模式的に示した説明図である。図では、時分割で動作し、かつお互いに時分割動作で重ならない、論理回路Ｃ、Ｄを含む。図４に時分割動作で重ならない、論理回路Ｃ、Ｄを示した。図３では、図４に示した論理回路Ｃ、Ｄに対して、フリップフロップ回路Ｆ／Ｆの入力にセレクト回路ＭＵＸを挿入し、論理圧縮した回路を示している。この結果、図４に示した論理回路Ｃ、Ｄの素子数が２９個（Ｆ／Ｆ８個、ＡＮＤ１０個、ＯＲ４個、ＩＮＶ７個）あったものが、図３の時分割論理回路の例では素子数が２４個（Ｆ／Ｆ４個、ＡＮＤ７個、ＯＲ３個、ＩＮＶ６個、ＭＵＸ４個）と減少している。さらに、本時分割論理回路で、２つのセレクト回路ＭＵＸ（ＮＵ８、ＮＵ９）を削除できるので、２２個にすることができる。
【符号の説明】
【００２８】
１０・・・半導体集積回路
１１・・・論理マクロ
１２・・・メモリ論理マクロ
１３・・・中規模論理マクロ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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