(57)【要約】【課題】微細で製造が容易な画像撮像デバイス及びその製造方法を提供する。【解決手段】半導体基板２上にハードマスク材料膜を形成し、半導体基板２の上面２ａにおける開口部の直下域に凹部２ｃを形成する。次に、ハードマスク材料膜をマスクとして撮像領域Ａに不純物を注入することにより、凹部２ｃの直下域にｐ型領域４を形成する。また、処理領域Ｂにおいて凹部２ｃをさらに加工することによりトレンチ１４を形成する。そして、凹部２ｃ内及びトレンチ１４内に絶縁材料を埋め込むことにより半埋込絶縁膜５及びＳＴＩ７を形成し、ハードマスク材料膜を除去する。次に、半埋込絶縁膜５及びＳＴＩ７にそれぞれ乗り上げるように電極８ａ及び８ｂを形成し、電極８ａ及び半埋込絶縁膜５をマスクとして撮像領域Ａに不純物を注入することにより、半導体基板２におけるｐ型領域４に接する領域に、フォトダイオードを構成するｎ型領域３を形成する。【選択図】図１
2011176334.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスであって、
半導体基板と、
前記半導体基板の上層部分に形成され、導電型が第１導電型である第１導電型領域と、
前記半導体基板の上層部分に形成され、前記第１導電型領域に接し、導電型が前記第１導電型とは異なる第２導電型である第２導電型領域と、
前記第２導電型領域の直上域に設けられ、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜と、
下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出し、下面が前記半埋込絶縁膜の下面よりも下方に位置している素子分離膜と、
前記第１導電型領域の上層部に形成された第２導電型の反転層と、
ソース・ドレイン領域が前記第２導電型領域及び前記半埋込絶縁膜に接するトランジスタと、
を備え、
前記第２導電型領域及び前記半埋込絶縁膜は、前記第１導電型領域と、前記第２導電型領域から見て前記第１導電型領域の反対側の領域であって前記第２導電型領域に接する領域と、を分離し、
前記第１導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、
前記素子分離膜は、前記処理領域に設けられた素子間を分離し、
前記半埋込絶縁膜の下面の位置は、
前記反転層の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、
前記ソース・ドレイン領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、
前記第１導電型領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも上方であることを特徴とする画像撮像デバイス。
【請求項２】
前記半導体基板の上面に平行な方向であって、前記半埋込絶縁膜の外縁から中心に向かう方向と、前記半埋込絶縁膜の側面に平行な方向であって、下方に向いた方向とがなす角度は、７３乃至９０°であることを特徴とする請求項１記載の画像撮像デバイス。
【請求項３】
入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスの製造方法であって、
半導体基板上にハードマスク材料膜を形成する工程と、
エッチングにより、前記ハードマスク材料膜に開口部を形成すると共に、前記半導体基板の上面における前記開口部の直下域に凹部を形成する工程と、
前記ハードマスク材料膜をマスクとしてエッチングを行うことにより、一部の前記凹部の底面を更に除去してトレンチを形成する工程と、
前記ハードマスク材料膜をマスクとして不純物を注入することにより、前記半導体基板における前記凹部の直下域に第２導電型領域を形成する工程と、
前記凹部内及びその直上域に設けられた前記開口部内、並びに前記トレンチ内及びその直上域に設けられた前記開口部内に絶縁材料を埋め込む工程と、
前記ハードマスク材料膜を除去することにより、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜を形成すると共に、下部が前記トレンチ内に埋め込まれ、上部が前記半導体基板の上面から突出した素子分離膜を形成する工程と、
前記半埋込絶縁膜をマスクとして不純物を注入することにより、前記半導体基板における前記第２導電型領域に接する領域に第１導電型領域を形成する工程と、
前記第１導電型領域の上層部に第２導電型の反転層を形成する工程と、
ソース・ドレイン領域が前記第２導電型領域及び前記半埋込絶縁膜に接するトランジスタを形成する工程と、
を備え、
前記第１導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、
前記素子分離膜は、前記処理領域に設けられた素子間を分離し、
前記反転層を形成する工程において、前記反転層の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、
前記トランジスタを形成する工程において、前記ソース・ドレイン領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、
前記第１導電型領域を形成する工程において、前記第１導電型領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも下方とすることを特徴とする画像撮像デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像撮像デバイス及びその製造方法に関し、特に、素子間の一部が半導体領域によって分離された画像撮像デバイス及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子における素子分離は、シリコン基板をエッチングしてトレンチを形成し、このトレンチ内に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）法によって行われている。しかしながら、このＳＴＩ法を、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）イメージセンサー等の画像撮像デバイス（以下、「画撮デバイス」という）に適用すると、以下のような問題が発生する。
【０００３】
すなわち、画撮デバイスのフォトダイオード同士をＳＴＩによって分離すると、シリコン基板をエッチングする際にダメージが発生すると共に、トレンチ内に絶縁膜を埋め込む際に応力が印加され、シリコン基板に結晶欠陥を導入してしまう。これにより、結晶欠陥が持つ不対電子対がキャリアとなり、画像に白傷欠陥を発生させてしまう。これを防止するためには、ＳＴＩをウェル（反転層）によって包み込む必要があるが、そうすると、ウェルのマージンの分だけフォトダイオードの面積が小さくなる。この結果、光電変換の際の飽和電子数が減少し、感度が低下するなど画素特性が劣化する。この問題は、特に、画素ピッチの縮小に伴い、顕在化する。
【０００４】
このような背景の下、画素特性の劣化を抑制しつつ、十分な素子分離耐性を持たせる手法として、メサ分離法による素子分離を画撮デバイスに適用する手法が検討されている。メサ分離とは、素子間に半導体領域を形成してＰＮ分離を行う方法で、半導体領域上に絶縁膜を設ける。例えば、非特許文献１には、ＣＭＯＳイメージセンサーにおいて、ＳＴＩ分離とメサ分離とを併用する技術が開示されている。
【０００５】
しかしながら、非特許文献１に記載された技術では、メサ分離の絶縁膜の高さとＳＴＩの絶縁膜の高さとが整合しないため、以後のプロセスの難易度が上がり、デバイスの微細化を図ることが困難になるという問題がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Kazuichiroh Itonaga, and et. al.,"A High-Performance and Low-Noise CMOS Image Sensor with an Expanding Photodiode under the Isolation Oxide", 2005 IEEE 0-7803-9269-8
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、微細で製造が容易な画像撮像デバイス及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスであって、半導体基板と、前記半導体基板の上層部分に形成され、導電型が第１導電型である第１導電型領域と、前記半導体基板の上層部分に形成され、前記第１導電型領域に接し、導電型が前記第１導電型とは異なる第２導電型である第２導電型領域と、前記第２導電型領域の直上域に設けられ、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜と、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出し、下面が前記半埋込絶縁膜の下面よりも下方に位置している素子分離膜と、前記第１導電型領域の上層部に形成された第２導電型の反転層と、ソース・ドレイン領域が前記第２導電型領域及び前記半埋込絶縁膜に接するトランジスタと、を備え、前記第２導電型領域及び前記半埋込絶縁膜は、前記第１導電型領域と、前記第２導電型領域から見て前記第１導電型領域の反対側の領域であって前記第２導電型領域に接する領域と、を分離し、前記第１導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記半埋込絶縁膜の下面の位置は、前記反転層の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記ソース・ドレイン領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記第１導電型領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも上方であることを特徴とする画像撮像デバイスが提供される。
【０００９】
本発明の他の一態様によれば、入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスの製造方法であって、半導体基板上にハードマスク材料膜を形成する工程と、エッチングにより、前記ハードマスク材料膜に開口部を形成すると共に、前記半導体基板の上面における前記開口部の直下域に凹部を形成する工程と、前記ハードマスク材料膜をマスクとしてエッチングを行うことにより、一部の前記凹部の底面を更に除去してトレンチを形成する工程と、前記ハードマスク材料膜をマスクとして不純物を注入することにより、前記半導体基板における前記凹部の直下域に第２導電型領域を形成する工程と、前記凹部内及びその直上域に設けられた前記開口部内、並びに前記トレンチ内及びその直上域に設けられた前記開口部内に絶縁材料を埋め込む工程と、前記ハードマスク材料膜を除去することにより、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜を形成すると共に、下部が前記トレンチ内に埋め込まれ、上部が前記半導体基板の上面から突出した素子分離膜を形成する工程と、前記半埋込絶縁膜をマスクとして不純物を注入することにより、前記半導体基板における前記第２導電型領域に接する領域に第１導電型領域を形成する工程と、前記第１導電型領域の上層部に第２導電型の反転層を形成する工程と、ソース・ドレイン領域が前記第２導電型領域及び前記半埋込絶縁膜に接するトランジスタを形成する工程と、を備え、前記第１導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記反転層を形成する工程において、前記反転層の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記トランジスタを形成する工程において、前記ソース・ドレイン領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記第１導電型領域を形成する工程において、前記第１導電型領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも下方とすることを特徴とする画像撮像デバイスの製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、微細で製造が容易な画像撮像デバイス及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体デバイスを例示する断面図である。
【図２】（ａ）乃至（ｃ）は、第１の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態の比較例に係る半導体デバイスの製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態の比較例に係る半導体デバイスの製造方法を例示する工程断面図である。
【図９】本発明の第２の実施形態に係る半導体デバイスを例示する断面図である。
【図１０】（ａ）乃至（ｃ）は、第２の実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【図１１】本発明の第２の実施形態に係る半導体デバイスを例示する平面図である。
【図１２】図１１に示す撮像領域を例示する平面図である。
【図１３】図１２に示すＡ−Ａ’線による断面図である。
【図１４】図１２に示すＢ−Ｂ’線による断面図である。
【図１５】図１２に示すＣ−Ｃ’線による断面図である。
【図１６】図１２に示すＤ−Ｄ’線による断面図である。
【図１７】図１１に示す撮像領域及び処理領域を模式的に例示する断面図である。
【図１８】横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、受光領域、反転層及びソース・ドレイン領域の不純物濃度プロファイルを例示するグラフ図である。
【図１９】横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、半埋込絶縁膜の直下域における不純物濃度プロファイルを例示するグラフ図である。
【図２０】（ａ）は、第２の実施形態の比較例に係るＣＭＯＳイメージセンサーにおける１つの画素を例示する平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｃ）は、第２の実施形態に係るＣＭＯＳイメージセンサーにおける１つの画素を例示する平面図であり、（ｄ）は（ｃ）に示すＦ−Ｆ’線による断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体デバイスを例示する断面図である。
本実施形態に係る半導体デバイス１は、例えば画撮デバイスである。
【００１３】
図１に示すように、本実施形態に係る半導体デバイス１においては、半導体基板２が設けられている。半導体基板２には、Ｎチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）（以下、「ＮＭＯＳ」という）が設けられ、入射された光を電気信号に変換する撮像領域Ａと、ＮＭＯＳ及びＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）が設けられ、撮像領域Ａから出力された電気信号を処理する処理領域Ｂとが設定されている。
【００１４】
撮像領域Ａにおける半導体基板２の上層部分の一部には、フォトダイオードを構成するｎ型領域３（第１導電型領域）が形成されている。また、半導体基板２の上層部分の他の一部には、メサ分離を構成するｐ型領域４（第２導電型領域）及び半埋込絶縁膜５が設けられている。半埋込絶縁膜５は、ｐ型領域４の直上域に設けられている。半埋込絶縁膜５の下部は半導体基板２内に埋め込まれており、半埋込絶縁膜５の上部は半導体基板２の上面２ａから突出している。すなわち、半埋込絶縁膜５の下面５ｂは半導体基板２の上面２ａよりも下方に位置し、半埋込絶縁膜５の上面５ａは半導体基板２の上面２ａよりも上方に位置している。例えば、図１に示す例では、メサ分離は２ヶ所に設けられており、一方のメサ分離を構成するｐ型領域４及び半埋込絶縁膜５はｎ型領域３に接している。これにより、このｐ型領域４及び半埋込絶縁膜５は、半導体基板２におけるｎ型領域３と、ｐ型領域４から見てｎ型領域３の反対側の領域であってｐ型領域４に接する領域、すなわち、半導体基板２の上層部分における電極８ａの直下域に相当する領域２０と、を分離する。
【００１５】
一方、処理領域Ｂには上述の如くＮＭＯＳ及びＰＭＯＳが設けられており、領域Ｂにおける半導体基板２の上層部分の一部には、ＰＭＯＳのチャネル領域６が形成されており、チャネル領域６の両側方には、素子分離膜として一対のＳＴＩ７が埋設されている。ＳＴＩ７は、チャネル領域６が設けられたＰＭＯＳを、半導体基板２に形成された他のトランジスタから分離するものであり、チャネル領域６の上端部よりも高い位置から、チャネル領域６の下端部よりも低い位置まで形成されている。すなわち、ＳＴＩ７の上面７ａは半導体基板２の上面２ａよりも上方に位置している。また、ＳＴＩ７の下面７ｂは、チャネル領域６の下端部よりも下方に位置しており、半埋込絶縁膜５の下面５ｂよりも下方に位置している。
【００１６】
また、半導体基板２上には、半埋込絶縁膜５に乗り上げるように、電極８ａが設けられている。電極８ａとｎ型領域３とを絶縁するために、半埋込絶縁膜５の厚さは一定以上の厚さとなっている。また、ＳＴＩ７に乗り上げるように、電極８ｂが設けられている。半導体基板２と電極８ａ又は８ｂとの間であって、半埋込絶縁膜５又はＳＴＩ７が設けられていない部分には、ゲート絶縁膜２ｇが形成されている。更に、半導体基板２上には、電極８ａ及び８ｂを覆うように、層間絶縁膜９が設けられている。層間絶縁膜９内には、電極８ａ及び８ｂにそれぞれ接続されるように、コンタクト１０ａ及び１０ｂが形成されている。層間絶縁膜９上には、上層配線層（図示せず）が設けられている。
【００１７】
次に、本実施形態に係る半導体デバイス１の製造方法について説明する。
図２（ａ）乃至（ｃ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、並びに図６（ａ）及び（ｂ）は、本実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
【００１８】
先ず、図２（ａ）に示すように、半導体基板２上の全面にハードマスク材料膜１１を形成し、その上にレジストパターン１２を形成する。半導体基板２及びハードマスク材料膜１１は、例えばそれぞれシリコン（Ｓｉ）及びシリコン窒化物（ＳｉＮ）によって形成する。このとき、レジストパターン１２においては、領域Ａ及び領域Ｂにそれぞれ開口部１２ａを形成する。
【００１９】
次に、図２（ｂ）に示すように、レジストパターン１２をマスクとしてドライエッチングを施す。これにより、レジストパターン１２の開口部１２ａの直下域において、ハードマスク材料膜１１を厚さ方向全域にわたって除去すると共に、半導体基板２の上層部分も除去する。この結果、ハードマスク材料膜１１に開口部１１ａが形成されると共に、半導体基板２の上面２ａにおける開口部１１ａの直下域に凹部２ｃが形成される。その後、レジストパターン１２を除去する。
【００２０】
次に、図２（ｃ）に示すように、ハードマスク材料膜１１上に、領域Ａを覆い領域Ｂを露出させるように、レジストパターン１３を形成する。そして、レジストパターン１３及びハードマスク材料膜１１をマスクとして、ドライエッチングを行う。これにより、領域Ｂにおいて半導体基板２の凹部２ｃの底面を更に除去し、トレンチ１４を形成する。その後、レジストパターン１３を除去する。
【００２１】
次に、図３（ａ）に示すように、ハードマスク材料膜１１上に、領域Ｂを覆い領域Ａを露出させるように、レジストパターン１５を形成する。そして、レジストパターン１５及びハードマスク材料膜１１をマスクとして、アクセプタを注入する。これにより、半導体基板２における領域Ａの開口部１１ａの直下域、すなわち、凹部２ｃの直下域に、ｐ型領域４が形成される。その後、レジストパターン１５を除去する。
【００２２】
次に、図３（ｂ）に示すように、全面に絶縁材料１６を堆積させる。このとき、絶縁材料１６は、領域Ａにおける凹部２ｃの内部、及び、領域Ｂにおけるトレンチ１４の内部にも埋め込まれる。次に、絶縁材料１６に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）等の平坦化処理を行い、ハードマスク材料膜１１を露出させる。
【００２３】
次に、図４（ａ）に示すように、全面にウェットエッチングを施し、絶縁材料１６のうち、開口部１１ａ内の上部に埋め込まれた部分を除去する。このとき、凹部２ｃ内及びその直上の開口部１１ａ内の下部並びにトレンチ１４内及びその直上の開口部１１ａ内の下部には絶縁材料１６が残留し、それぞれ、半埋込絶縁膜５及びＳＴＩ７となる。半埋込絶縁膜５は、ｐ型領域４の直上域に形成される。また、半埋込絶縁膜５及びＳＴＩ７は、同一のウェットエッチング処理により絶縁材料１６を除去して形成されているため、半埋込絶縁膜５の上面５ａの高さとＳＴＩ７の上面７ａの高さとは、略同一になる。その後、ハードマスク材料膜１１を除去する。これにより、半埋込絶縁膜５の上部及びＳＴＩ７の上部が、半導体基板２の上面２ａから突出する。
【００２４】
次に、図４（ｂ）に示すように、領域ＢにおけるＳＴＩ７間の領域であって、下面７ｂよりも上層側の部分に、チャネル領域６を形成する。チャネル領域６を含むＰＭＯＳは、ＳＴＩ７によって周囲から分離される。その後、熱酸化処理により、半導体基板２の上面２ａにおける露出部分に、ゲート絶縁膜２ｇを形成する。
【００２５】
次に、図５（ａ）に示すように、半導体基板２上の全面に導電材料を堆積させて、導電膜１８を形成する。このとき、導電膜１８は、ゲート絶縁膜２ｇ、半埋込絶縁膜５、ＳＴＩ７を覆うように連続的に形成され、導電膜１８の上面１８ａの形状は、半埋込絶縁膜５の突出部分及びＳＴＩ７の突出部分を反映した形状となる。すなわち、上面１８ａにおける半埋込絶縁膜５の直上域及びＳＴＩ７の直上域は、周囲に対してほぼ同寸法の凸状になる。
【００２６】
次に、図５（ｂ）に示すように、フォトリソグラフィ法によって導電膜１８を選択的に除去し、半埋込絶縁膜５間の領域２０の直上域及び半埋込絶縁膜５における領域２０側の部分の直上域、並びにチャネル領域６の直上域及びＳＴＩ７におけるチャネル領域６側の部分の直上域に残留させる。これにより、半埋込絶縁膜５に乗り上げるように電極８ａを形成すると共に、ＳＴＩ７に乗り上げるように電極８ｂを形成する。
【００２７】
次に、図６（ａ）に示すように、半導体基板２上に、領域Ｂを覆い領域Ａを露出させるように、レジストパターン１９を形成する。そして、レジストパターン１９、電極８ａ及び半埋込絶縁膜５をマスクとしてドナーを注入し、領域Ａにおける半導体基板２の上層部分の一部に、ｎ型領域３を形成する。このとき、ｎ型領域３は、半埋込絶縁膜５をマスクとした自己整合プロセスにより、半埋込絶縁膜５の直下域に形成されたｐ型領域４に接触するように形成される。その後、レジストパターン１９を除去する。
【００２８】
次に、図６（ｂ）に示すように、半導体基板２上に絶縁材料を堆積させ、半埋込絶縁膜５、ＳＴＩ７、電極８ａ及び８ｂを覆うように、層間絶縁膜９を形成する。このとき、層間絶縁膜９の上面９ａの形状は、電極８ａ及び８ｂの形状を反映した形状となる。すなわち、上面９ａにおける電極８ａ及び８ｂの直上域は、周囲に対してほぼ同寸法の凸状となる。
【００２９】
次に、図１に示すように、ＣＭＰ等の平坦化処理を施し、層間絶縁膜９の上面９ａを平坦化する。そして、フォトリソグラフィ法によって層間絶縁膜９を加工することにより電極８ａ及び８ｂの直上域にそれぞれコンタクトホールを形成し、全面に導電材料を堆積させた後ＣＭＰによって平坦化することによりコンタクトホール内に導電材料を埋め込む。これにより、コンタクト１０ａ及び１０ｂが形成される。このとき、コンタクト１０ａは電極８ａに接続され、コンタクト１０ｂは電極８ｂに接続される。その後、層間絶縁膜９上に上層配線層（図示せず）を形成する。これにより、半導体デバイス１が製造される。
【００３０】
次に、本実施形態の作用効果について説明する。
図１に示すように、本実施形態に係る半導体デバイス１においては、ｎ型領域３とｐ型領域４との界面がｐｎ接合面となる。これにより、ｐ型領域４及び半埋込絶縁膜５によって、ｎ型領域３が領域２０から分離される。また、半埋込絶縁膜５により、ｎ型領域３と電極８ａとの間も絶縁される。一方、ＳＴＩ７により、チャネル領域６を含むＰＭＯＳが、半導体基板２に形成された他の素子から分離される。そして、本実施形態においては、半埋込絶縁膜５の下部が半導体基板２に埋め込まれているため、半埋込絶縁膜５に半導体デバイス１の特性及び半導体デバイス１の製造プロセスのために必要な厚さを持たせつつ、半埋込絶縁膜５の突出量を抑えることができる。この結果、半埋込絶縁膜５の上面５ａの高さと、ＳＴＩ７の上面７ａの高さとを、略同一とすることができる。一例では、半導体基板２の上面２ａを基準として、半埋込絶縁膜５の上面５ａの高さ及びＳＴＩ７の上面７ａの高さは、両方とも２０ｎｍ（ナノメートル）である。
【００３１】
半埋込絶縁膜５が半導体基板２の上面２ａから大きく突出しておらず、上面５ａの高さと上面７ａの高さとが略同一であることにより、図５（ａ）に示す工程において、半導体基板２上に半埋込絶縁膜５及びＳＴＩ７を覆うような導電膜１８を形成したときに、導電膜１８を過剰に厚く形成しなくても、導電膜１８の上面１８ａにおける半埋込絶縁膜５の直上域に相当する領域がその周囲に対して大きく突出せず、ＳＴＩ７の直上域に相当する領域の高さに略等しくなる。これにより、半導体デバイス１全体において導電膜１８の厚さが略均一となり、上面１８ａが略平坦になる。
【００３２】
導電膜１８の厚さが略均一となり、上面１８ａが略平坦となることにより、図５（ｂ）に示す工程において、導電膜１８から電極８ａ及び８ｂを形成する際の加工が容易になる。すなわち、導電膜１８の厚さが略均一となることにより、導電膜１８に対するエッチングを終了させるタイミングが、電極８ａの周辺と電極８ｂの周辺とで略一致する。また、電極８ａの厚さと電極８ｂの厚さとを、略等しくすることができる。更に、上面１８ａが平坦化することにより、導電膜１８の加工に使用するレジストパターンを薄く形成することができ、電極８ａ及び８ｂを微細に形成することができる。
【００３３】
電極８ａ及び電極８ｂの厚さが相互に略等しくなることにより、図６（ｂ）に示す工程において、層間絶縁膜９を成膜したときに、その上面９ａにおける半埋込絶縁膜５の直上域に相当する領域の高さと、ＳＴＩ７の直上域に相当する領域の高さとが、相互に略等しくなる。これにより、巨視的に見れば、領域Ａと領域Ｂとで上面９ａの高さが略等しくなり、半導体デバイス１全体で上面９ａが略平坦になる。この結果、図１に示す工程において、上面９ａに対するＣＭＰ等の平坦化処理が容易になる。また、平坦化処理前の層間絶縁膜９を過剰に厚く形成する必要がないため、製造コストの低減を図ることができる。更に、上面９ａが平坦になるため、層間絶縁膜９の加工に使用するレジストパターンを薄く形成することができ、コンタクト１０ａ及び１０ｂを微細に形成することができる。この結果、電極８ａ及び８ｂの微細化と併せて、微細な半導体デバイス１を容易に製造することができる。
【００３４】
次に、本実施形態の比較例について説明する。
図７（ａ）及び（ｂ）並びに図８（ａ）及び（ｂ）は、本比較例に係る半導体デバイスの製造方法を例示する工程断面図である。
【００３５】
本比較例においては、図２（ａ）に示すように、半導体基板２上にハードマスク材料膜１１及びレジストパターン１２を形成した後、図７（ａ）に示すように、レジストパターン１２をマスクとしてドライエッチングを施す。このとき、ハードマスク材料膜１１のみをエッチングし、半導体基板２はエッチングしない。すなわち、半導体基板２に凹部２ｃ（図２（ｂ）参照）を形成しない。
【００３６】
次に、図２（ｃ）乃至図４（ｂ）に示す処理と同様な処理を施す。これにより、図７（ｂ）に示すように、領域Ａには非埋込絶縁膜１０５が形成され、領域ＢにはＳＴＩ７及びチャネル領域６を含むＰＭＯＳが形成される。非埋込絶縁膜１０５は、半埋込絶縁膜５（図５（ａ）参照）とは異なり、下部が半導体基板２内に埋め込まれておらず、全体が半導体基板２の上面２ａ上に位置している。このため、非埋込絶縁膜１０５の上面１０５ａの高さは、ＳＴＩ７の上面７ａの高さよりも高くなる。一例では、半導体基板２の上面２ａを基準として、非埋込絶縁膜１０５の上面１０５ａの高さは６０ｎｍとなり、ＳＴＩ７の上面７ａの高さは２０ｎｍであり、４０ｎｍの差が生じる。この状態で、半導体基板２上に導電膜１８を成膜すると、導電膜１８の上面１８ａにおける非埋込絶縁膜１０５の直上域に相当する領域の高さは、ＳＴＩ７の直上域に相当する領域の高さよりも高くなる。上述の例では、その高低差ｄ１は約４０ｎｍとなる。
【００３７】
次に、図５（ｂ）に示す処理と同様な処理を施し、導電膜１８をパターニングする。これにより、図８（ａ）に示すように、非埋込絶縁膜１０５及びＳＴＩ７上にそれぞれ電極８ａ及び８ｂが形成される。このとき、電極８ａの上面は、電極８ｂの上面よりも高くなる。次に、図６（ａ）に示すように、レジストパターン１９、電極８ａ及び非埋込絶縁膜１０５（図８（ａ）参照）をマスクとして、ドナーを注入する。これにより、領域Ａにｎ型領域３が形成される。
【００３８】
次に、図８（ｂ）に示すように、半導体基板２上に、非埋込絶縁膜１０５及びＳＴＩ７を覆うように層間絶縁膜９を形成する。このとき、層間絶縁膜９の上面９ａにおける非埋込絶縁膜１０５の直上域に相当する領域の高さは、ＳＴＩ７の直上域に相当する領域の高さよりも高くなる。上述の例では、その高低差ｄ２は約４０ｎｍとなる。
【００３９】
本比較例においては、上述の如く、図７（ｂ）に示す工程において、導電膜１８の上面１８ａにおける非埋込絶縁膜１０５の直上域に相当する領域の高さが、ＳＴＩ７の直上域に相当する領域の高さよりも高くなる。このため、導電膜１８をエッチングして電極８ａ及び８ｂを形成する際に、電極８ａの周辺と電極８ｂの周辺とでエッチングを終了させるべきタイミングが異なってしまう。この結果、電極８ａの周辺において導電材料の残渣が発生しないように十分なエッチングを行うと、電極８ｂの周辺においてはオーバーエッチングとなってしまい、電極８ｂの形状が劣化する。一方、エッチングの終了タイミングを電極８ｂに合わせると、電極８ａの周辺において残渣が発生する。また、エッチングを精度良く行うことができないため、電極８ａ及び８ｂを微細に形成することが困難である。
【００４０】
また、本比較例においては、図８（ｂ）に示す工程において、層間絶縁膜９の上面９ａにおける非埋込絶縁膜１０５の直上域に相当する領域の高さが、ＳＴＩ７の直上域に相当する領域の高さよりも高くなる。これにより、巨視的に見れば、領域Ａにおける上面９ａの高さが、領域Ｂにおける上面９ａの高さよりも高くなる。この結果、層間絶縁膜９に対してＣＭＰ等の平坦化処理を施しても、領域Ａと領域Ｂとの間の上面９ａの高低差ｄ２を解消することが困難になる。
【００４１】
そして、上面９ａに高低差が残ると、以後の工程の難易度が上昇する。例えば、層間絶縁膜９にコンタクト１０ａ及び１０ｂを形成する際の導電材料膜に対するＣＭＰの難易度が上がり、導電材料が残留してしまう。また、微細なフォトリソグラフィが困難になり、コンタクト１０ａ及び１０ｂを微細に形成することができなくなる。一方、上面９ａの高低差ｄ２をできるだけ小さくするために、層間絶縁膜９を厚く形成すると、半導体デバイスの低背化が困難になる。このように、本比較例においては、前述の第１の実施形態と比較して、半導体デバイスを微細化することが困難である。
【００４２】
次に、本発明の第２の実施形態について説明する。
図９は、本実施形態に係る半導体デバイスを例示する断面図である。
図９に示すように、本実施形態に係る半導体デバイス２１においては、前述の第１の実施形態に係る半導体デバイス１（図１参照）の構成に加えて、半埋込絶縁膜５の下部、すなわち、半導体基板２内に埋め込まれた部分を覆うように、緩衝絶縁膜２２が設けられている。緩衝絶縁膜２２は、半埋込絶縁膜５とは異なる絶縁材料によって形成されている。例えば、半埋込絶縁膜５は、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法によって堆積されたシリコン酸化物（ＳｉＯ２）によって形成されており、緩衝絶縁膜２２はシリコン窒化物（ＳｉＮ）によって形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４３】
本実施形態においては、半埋込絶縁膜５と半導体基板２との間に緩衝絶縁膜２２が設けられているため、半埋込絶縁膜５と半導体基板２との間に生じる応力を緩和することができる。例えば、ＨＤＰ−ＣＶＤ法によってシリコン酸化物を堆積して半埋込絶縁膜５を形成すると、半埋込絶縁膜５の内部には大きな引張応力が発生する。一方、シリコン窒化物によって緩衝絶縁膜２２を形成すると、緩衝絶縁膜２２の内部には圧縮応力が発生する。これにより、半埋込絶縁膜５内部の引張応力と緩衝絶縁膜２２の内部の圧縮応力とが打ち消し合う。この結果、半埋込絶縁膜５の角部における応力集中が緩和され、半導体デバイス２１の特性をより良好で安定したものとすることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４４】
次に、本実施形態に係る半導体デバイス２１の製造方法について説明する。
図１０（ａ）乃至（ｃ）は、本実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。
以下、前述の第１の実施形態に係る半導体デバイスの製造方法を引用しつつ、本実施形態に係る半導体デバイスの製造方法を説明する。
【００４５】
先ず、図２（ａ）乃至（ｃ）に示す工程を実施する。すなわち、半導体基板２上にハードマスク絶縁膜１１を形成し、これをマスクとして、凹部２ｃ及びトレンチ１４を形成する。これにより、図１０（ａ）に示すように、半導体基板２上にハードマスク絶縁膜１１が設けられ、ハードマスク絶縁膜１１の開口部１１ａの直下域に凹部２ｃ及びトレンチ１４が形成された構造体が作製される。なお、このとき、凹部２ｃ及びトレンチ１４の内部には、ハードマスク絶縁膜１１は形成されていない。
【００４６】
次に、図１０（ｂ）に示すように、ハードマスク絶縁膜１１を除去する。その上で、図１０（ｃ）に示すように、改めて、半導体基板２の上面上の全面に、ハードマスク材料膜２３を堆積させる。ハードマスク材料膜２３はシリコン窒化物（ＳｉＮ）によって形成し、その厚さは、ＳＴＩ７（図９参照）における半導体基板２の上面２ａからの突出高さに相当する厚さとする。このとき、ハードマスク材料膜２３は、半導体基板２上だけでなく、凹部２ｃの内面上及びトレンチ１４の内面上にも形成される。
【００４７】
次に、図３（ａ）乃至図７（ｂ）に示す工程を実施する。このとき、第１の実施形態におけるハードマスク材料膜１１の替わりに、ハードマスク材料膜２３を用いる。これにより、図９に示すように、凹部２ｃ内及びトレンチ１４内に残留したハードマスク材料膜２３が緩衝絶縁膜２２となり、半導体デバイス２１が製造される。
【００４８】
次に、本発明の第３の実施形態について説明する。
本実施形態に係る半導体デバイスは、ＣＭＯＳイメージセンサーである。
図１１は、本実施形態に係る半導体デバイスを例示する平面図であり、
図１２は、図１１に示す撮像領域を例示する平面図であり、
図１３は、図１２に示すＡ−Ａ’線による断面図であり、
図１４は、図１２に示すＢ−Ｂ’線による断面図であり、
図１５は、図１２に示すＣ−Ｃ’線による断面図であり、
図１６は、図１２に示すＤ−Ｄ’線による断面図であり、
図１７は、図１１に示す撮像領域及び処理領域を模式的に例示する断面図である。
【００４９】
図１１に示すように、本実施形態に係るＣＭＯＳイメージセンサー３１においては、シリコン基板４０の中央部に、入射した光を電気信号に変換する撮像領域３２が設けられている。また、撮像領域３２の周囲には、撮像領域３２から出力された電気信号を処理する処理領域３３が設けられている。処理領域３３においては、撮像領域３２を囲む枠状の領域に、撮像領域３２から電気信号を取り出す周辺回路領域３４が設けられている。また、処理領域３３における周辺回路領域３４の一方の側には、電気信号に基づいて画像処理を施す画像処理回路領域３５が設けられており、周辺回路領域３４の他方の側には、画像を圧縮する画像圧縮回路領域３６が設けられている。
【００５０】
図１２に示すように、撮像領域３２においては、上方から見て、複数の画素４１がマトリクス状に配列されている。そして、２行２列に配列された４つの画素４１により、１つのセル４２が構成されている。１つのセル４２に属する各画素４１には、例えば、赤色、緑色、青色、青色のカラーフィルター８２（図１７参照）が設けられている。以下、本実施形態においては、説明の便宜上、画素４１の配列方向をＸ方向及びＹ方向とする。
【００５１】
各画素４１には、入射された光を電荷に変換するフォトダイオード４３が設けられている。また、各画素４１には、転送ゲート４４が設けられている。転送ゲート４４は画素４１の１つのコーナー部に配置されており、その形状は、画素４１のコーナー部に沿った直角三角形から、３つの角部が切り落とされた平行六角形である。撮像領域３２においては、＋Ｘ＋Ｙ側のコーナー部に転送ゲート４４が配置された画素４１と、＋Ｘ−Ｙ側のコーナー部に転送ゲート４４が配置された画素４１とが、Ｘ方向及びＹ方向に沿って交互に配列されている。
【００５２】
画素４１間は、格子状に形成されたバリア領域４５によって分離されている。バリア領域４５における格子点に相当する領域のうち、転送ゲート４４が配置されたコーナー部に近接しない格子点に相当する領域の直上域を含む領域には、矩形状のリセットゲート４６が設けられている。また、リセットゲート４６から見て−Ｘ方向に１画素未満の距離だけ離隔した位置には、矩形状のアンプゲート４７が設けられている。更に、バリア領域４５におけるＸ方向に延びる部分に沿って、リセットゲート４６及びアンプゲート４７を囲むように、上方から見てコ字形状のメサ分離領域４８が形成されている。各メサ分離領域４８のコ字形状は、−Ｘ方向に開口している。
【００５３】
図１２乃至図１６に示すように、ＣＭＯＳイメージセンサー３１においては、ボロン（Ｂ）を含有するｐ型のシリコン基板４０上に、ｎ型のエピタキシャル層５０が形成されている。シリコン基板４０及びエピタキシャル層５０により、半導体基板が構成されている。また、エピタキシャル層５０上には、ゲート酸化膜５２が形成されている。そして、上述のフォトダイオード４３、バリア領域４５及びメサ分離領域４８は、エピタキシャル層５０内に形成されている。一方、上述の転送ゲート４４、リセットゲート４６及びアンプゲート４７は、エピタキシャル層５０及びゲート酸化膜５２の上方に配置されている。
【００５４】
フォトダイオード４３は、エピタキシャル層５０の上層部分に形成されたｎ型の受光領域４３ｎ（第１導電型領域）と、受光領域４３ｎの最表層部に形成されたｐ型の反転層４３ｐとから構成されている。受光領域４３ｎに光が入射すると電荷が発生する。また、反転層４３ｐは、受光領域４３ｎの表面における過剰な電荷の発生を抑える層である。
【００５５】
上述の如く、バリア領域４５は、画素４１同士を分離する領域である。バリア領域４５は、表面側からボロンをイオン注入することによって形成されたインプラ層（イオン・インプランテーション層）と、シリコン基板４０からボロンが拡散することによって形成された拡散層とが接続されて形成されている。すなわち、バリア領域４５及びシリコン基板４０により、各画素４１が枡形に囲まれている。但し、バリア領域４５はエピタキシャル層５０の表面には露出しておらず、バリア領域４５とエピタキシャル層５０の表面との間には、ｐ型の画素ウェル５１が形成されている。また、転送ゲート４４の端縁のうち、バリア領域４５に近接する端縁、すなわち、同じ画素４１に属するフォトダイオード４３に対向していない端縁の直下域を含む領域には、ｐ型ウェル５３が形成されている。
【００５６】
エピタキシャル層５０内におけるリセットゲート４６の直下域には、画素ウェル５１が配置されており、チャネル領域となっている。また、Ｘ方向においてこのチャネル領域を挟む位置には、一対のｎ型のソース・ドレイン領域５５が形成されており、ソース・ドレイン領域５５の周囲にはｎ型の拡張領域５６が形成されている。拡張領域５６は、ソース・ドレイン領域５５よりもドナー濃度が低く、深さが浅い。同様に、アンプゲート４７の直下域にも画素ウェル５１が配置されてチャネル領域となっており、そのＸ方向の両側にソース・ドレイン領域５５及び拡張領域５６が形成されている。更に、エピタキシャル層５０の最表層であって、転送ゲート４４の直下域には、ｐ型のチャネル層５７が形成されている。これにより、各ゲートの直下域には、トランジスタ構造が実現されている。
【００５７】
メサ分離領域４８は、その両側に配置されメサ分離領域４８に接した領域同士を分離する領域であり、具体的には、フォトダイオード４３と各ゲートの直下域に形成されたトランジスタ構造とを分離する領域である。すなわち、メサ分離領域４８は、図１５に示すように、フォトダイオード４３と画素ウェル５１とを分離し、図１６に示すように、フォトダイオード４３とソース・ドレイン領域５５とを分離する。メサ分離領域４８においては、エピタキシャル層５０内に、例えばボロンが注入されたｐ型領域（第２導電型領域）５８が形成されており、ｐ型領域５８の直上域には、半埋込絶縁膜５９が形成されている。半埋込絶縁膜５９の下部は、エピタキシャル層５０内に埋め込まれており、半埋込絶縁膜５９の上部は、エピタキシャル層５０の上面から突出している。また、半埋込絶縁膜５９は、例えばシリコン酸化物（ＳｉＯ２）によって形成されている。
【００５８】
一方、図１７に示すように、処理領域３３においては、アナログ回路及びデジタル回路が設けられており、デジタル回路の一部には、ＣＭＯＳ６１が形成されている。ＣＭＯＳ６１においては、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）６２及びＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）６３が設けられており、ＰＭＯＳ６２及びＮＭＯＳ６３の周囲にはＳＴＩ６４が設けられている。これにより、ＰＭＯＳ６２及びＮＭＯＳ６３はＳＴＩ６４によって相互に及び周囲から分離されている。ＳＴＩ６４は、例えばシリコン酸化物（ＳｉＯ２）によって形成されている。そして、ＳＴＩ６４の上面の高さは、半埋込絶縁膜５９の上面の高さと略等しい。一例では、半埋込絶縁膜５９及びＳＴＩ６４のエピタキシャル層５０からの突出量は、共に２０ｎｍである。
【００５９】
ＰＭＯＳ６２においては、エピタキシャル層５０の上層部分にＮウェル６６が形成されており、Ｎウェル６６の上層部分には、相互に離隔した一対のｐ型のソース・ドレイン領域６７が形成されており、ソース・ドレイン領域６７間にはｎ型のチャネル領域６８が形成されている。エピタキシャル層５０上であって、チャネル領域６８の直上域には、ゲート絶縁膜６９及びゲート電極７０が設けられており、ゲート電極７０の側方には側壁７１が設けられている。
【００６０】
一方、ＮＭＯＳ６３においては、エピタキシャル層５０の上層部分にＰウェル７２が形成されており、Ｐウェル７２の上層部分には、相互に離隔した一対のｎ型のソース・ドレイン領域７３が形成されており、ソース・ドレイン領域７３間にはｐ型のチャネル領域７４が形成されている。エピタキシャル層５０上であって、チャネル領域７４の直上域には、ゲート絶縁膜７５及びゲート電極７６が設けられており、ゲート電極７６の側方には側壁７７が設けられている。
【００６１】
また、エピタキシャル層５０上には、撮像領域３２及び処理領域３３の全体にわたって、層間絶縁膜８０が設けられており、層間絶縁膜８０内には、金属配線８１が多段に埋設されている。但し、金属配線８１は、撮像領域３２におけるフォトダイオード４３の直上域には配置されていない。層間絶縁膜８０上におけるフォトダイオード４３の直上域には、カラーフィルター８２が設けられている。また、層間絶縁膜８０及びカラーフィルター８２上にはオーバーコート層８３が設けられており、オーバーコート層８３上におけるフォトダイオード４３の直上域には、マイクロレンズ８４が設けられている。
【００６２】
次に、半埋込絶縁膜５９の埋込深さについて説明する。
図１８は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、受光領域、反転層及びソース・ドレイン領域の不純物濃度プロファイルを例示するグラフ図である。図１８の横軸においては、エピタキシャル層５０の上面の位置を基準（０μｍ）としている。
図１６及び図１８に示すように、半埋込絶縁膜５９の埋込深さ、すなわち、半埋込絶縁膜５９の下面の位置は、下記（１）乃至（３）の３つの要件を満たすことが好ましい。
【００６３】
（１）半埋込絶縁膜５９の下面は、反転層４３ｐの深さ方向におけるアクセプタ濃度プロファイルにおいて、アクセプタ濃度が最大値をとる位置（以下、「反転層深さ」という）よりも下方に位置する。図１８に示す例では、反転層深さは約２０ｎｍである。
（２）半埋込絶縁膜５９の下面は、半埋込絶縁膜５９に隣接するソース・ドレイン領域５５の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置（以下、「ＳＤ深さ」という）よりも下方に位置する。図１８に示す例では、ＳＤ深さは約３０ｎｍである。
（３）半埋込絶縁膜５９の下面は、受光領域４３ｎの深さ方向におけるドナー濃度プロファイルにおいて、ドナー濃度が最大値をとる位置（以下、「ＰＤ深さ」という）よりも上方に位置する。図１８に示す例では、ＰＤ深さは約２００ｎｍである。
【００６４】
以下、上記要件の理由について説明する。
【００６５】
上記（１）について
上述の如く、半埋込絶縁膜５９の上面の位置はＳＴＩ６４の上面の位置と略一致させているため、半埋込絶縁膜５９の下面を反転層深さよりも上方に位置させると、半埋込絶縁膜５９が薄くなってしまう。これにより、半埋込絶縁膜５９をマスクとしてイオン・プランテーション（インプラ）を行い、反転層４３ｐを形成したときに、不純物が半埋込絶縁膜５９を突き抜けてしまう。この結果、フォトダイオード４３からトランジスタ構造に向かって電荷のリークが発生し、混色が生じ易くなる。
【００６６】
上記（２）について
上記（１）と同様に、半埋込絶縁膜５９の下面をソース・ドレイン領域５５のＳＤ深さよりも上方に位置させると、半埋込絶縁膜５９が薄くなってしまう。これにより、半埋込絶縁膜５９をマスクとしてインプラを行い、ソース・ドレイン領域５５を形成したときに、不純物が半埋込絶縁膜５９を突き抜けてしまう。この結果、素子分離耐性が劣化してしまう。
【００６７】
この現象を確認するために、エピタキシャル層５０の上面から上方への突出量が２０ｎｍであり、埋込深さを相互に異ならせた半埋込絶縁膜５９を形成し、この半埋込絶縁膜５９及びアンプゲート４７をマスクとしてインプラを行い、ソース・ドレイン領域５５を形成した。そして、ｐｎ接合面におけるリーク電流を測定した。測定結果を表１に示す。また、測定後、半埋込絶縁膜５９を剥離し、半埋込絶縁膜５９の直下域に導入された不純物濃度を測定した。結果を図１９に示す。
図１９は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、半埋込絶縁膜の直下域における不純物濃度プロファイルを例示するグラフ図である。図１９の横軸においては、半埋込絶縁膜の下面の位置を基準（０ｎｍ）とした。
【００６８】
【表１】
2011176334.tif 000003
【００６９】
図１９に示すように、半埋込絶縁膜５９の埋込深さを０ｎｍ、すなわち、半埋込絶縁膜５９全体の厚さを２０ｎｍとしたときは、半埋込絶縁膜５９の直下域に最大で１×１０１５ｃｍ−３程度の不純物が導入された。これに対して、半埋込絶縁膜５９の埋込深さを５０ｎｍ、すなわち、半埋込絶縁膜５９全体の厚さを７０ｎｍとしたときは、半埋込絶縁膜５９の直下域に最大で１×１０１１ｃｍ−３程度しか不純物が導入されず、埋込深さを０ｎｍとしたときの１万分の１程度であった。また、半埋込絶縁膜５９の埋込深さを２００ｎｍ、すなわち、半埋込絶縁膜５９全体の厚さを２２０ｎｍとしたときは、半埋込絶縁膜５９の直下域に最大で１×１０８ｃｍ−３程度しか不純物が導入されなかった。
【００７０】
このように、半埋込絶縁膜５９の埋込深さをＳＤ深さよりも浅い０ｎｍ及び２０ｎｍとしたときは、ソース・ドレイン領域を形成するために注入された不純物が半埋込絶縁膜５９を突き抜けてしまい、ソース・ドレイン領域のｐｎ接合面においてリーク電流が発生した。これに対して、半埋込絶縁膜５９の埋込深さをＳＤ深さよりも深い５０ｎｍ及び２００ｎｍとしたときは、不純物が半埋込絶縁膜５９を突き抜けることがほとんどなく、リーク電流がほとんど発生しなかった。従って、半埋込絶縁膜５９の下面は、半埋込絶縁膜５９に隣接するソース・ドレイン領域５５のＳＤ深さよりも下方に位置させることが好ましい。
【００７１】
上記（３）について
半埋込絶縁膜５９の下面をＰＤ深さよりも下方に位置させると、フォトダイオード４３における不純物濃度が最も高い部分が半埋込絶縁膜５９によって浸食され、光電変換に利用可能な不純物量が大きく減少してしまう。この結果、画素の感度が低下してしまう。
【００７２】
この現象を確認するために、光学シミュレーションを行った。このシミュレーションにおいては、エピタキシャル層５０の上面からの突出量が２０ｎｍであり埋込深さを相互に異ならせた半埋込絶縁膜５９と、ＰＤ深さが２００ｎｍであるフォトダイオード４３を想定した。そして、フォトダイオードに光が入射したときに、光電変換によって発生する電子の数Ｑｓａｔを算出した。結果を表２に示す。なお、表２には、埋込深さが０である場合を基準とした電子の数Ｑｓａｔの減少率も示す。
【００７３】
【表２】
2011176334.tif 000004
【００７４】
半埋込絶縁膜５９の埋込深さがＰＤ深さである２００ｎｍに達すると、電子数Ｑｓａｔが大幅に減少した。これは、上述の如く、半埋込絶縁膜５９をＰＤ深さまで形成することにより、フォトダイオード４３における不純物濃度が最も高い部分が半埋込絶縁膜５９によって浸食され、光電変換に利用可能な不純物量が大きく減少したためである。逆に言えば、半埋込絶縁膜５９の下面がＰＤ深さまで達しなければ、光電変換に必要な電子数が極端に減少することはない。従って、半埋込絶縁膜５９の下面は、受光領域４３ｎのＰＤ深さよりも上方に位置することが好ましい。
【００７５】
このように、半埋込絶縁膜５９の埋込深さは、浅すぎても深すぎても好ましくなく、好適な範囲が存在する。すなわち、半埋込絶縁膜５９の上面の高さをＳＴＩ６４の上面の高さに揃えつつ、反転層及びソース・ドレイン領域を形成する際に注入する不純物が貫通しないような厚さとすることが好ましく、また、フォトダイオードにおける不純物濃度が高い部分を浸食しないような深さとすることが好ましい。具体的には、埋込絶縁膜５９の下面の位置は、上記（１）乃至（３）を満たす位置とすることが好ましい。なお、上述の反転層深さ、ＰＤ深さ及びＳＤ深さは、不純物注入時とデバイス完成後との間で実質的に同一である。この理由は、熱履歴によって不純物が拡散しても、プロファイルのピークはブロードになるものの、ピーク位置は変化しないからである。
【００７６】
次に、半埋込絶縁膜５９のテーパー角度について説明する。
図１６に示すように、エピタキシャル層５０の上面に平行な方向であって、半埋込絶縁膜５９の外縁から中心に向かう方向と、半埋込絶縁膜５９の側面に平行な方向であって、下方に向いた方向とがなす角度をテーパー角度θとすると、このテーパー角度θは７３乃至９０°であることが好ましい。テーパー角度θが９０°を超えると、エピタキシャル層５０の上面に形成された凹部において、底部が開口部よりも広くなってしまい、絶縁材料の埋込が困難になる。
【００７７】
一方、テーパー角度θが９０°未満であると、半埋込絶縁膜５９の断面形状は上辺が長く下辺が短い台形状になり、半埋込絶縁膜５９の両端部の膜厚が薄くなる。このため、半埋込絶縁膜５９をマスクとして拡散領域（例えば、図１４に示すソース・ドレイン領域５５又は図１６に示す受光領域４３ｎ）を形成する際に、これらの拡散領域を形成するために注入するドナーが半埋込絶縁膜５９の両端部を突き抜けてしまう。この結果、この突き抜けたドナーによって、ｐ型領域５８の両端部に含まれるアクセプタの作用が打ち消されてしまい、ｐ型領域５８の実効的な幅が狭くなる。そして、テーパー角度θが７３°未満であると、ｐ型領域５８の実効的な幅が狭くなりすぎてしまい、ｐ型領域５８を流れるリーク電流が大きくなってしまう。このため、ｐ型領域５８によってその両側を十分に分離することが困難になる。一例では、半埋込絶縁膜５９の上端部の幅を０．１６μｍとし、厚さを５５ｎｍとしたときに、テーパー角度θが７３°未満であると、半埋込絶縁膜５９の下端部の幅は０．１２μｍ未満となってしまい、ｐ型領域５８を流れるリーク電流が増大する。
【００７８】
次に、本実施形態に係るＣＭＯＳイメージセンサー３１の動作について説明する。
ＣＭＯＳイメージセンサー３１の外部から撮像領域３２に光が入射すると、この光は、マイクロレンズ８４によって集光され、オーバーコート層８３を透過し、カラーフィルター８２を通過すると共に波長が選択され、層間絶縁膜８０を透過して、フォトダイオード４３に入射する。これにより、受光領域４３ｎ内で電荷が発生し、蓄積される。
【００７９】
そして、周辺回路領域３４の回路が転送ゲート４４を駆動することにより、受光領域４３ｎ内に蓄積された電荷が、チャネル層５７（図１３参照）を介してアンプゲート４７の直下域に形成されたトランジスタ構造に転送され、電気信号として読み出される。また、周辺回路領域３４の回路がリセットゲート４６を駆動することにより、電荷が消去される。アンプゲート４７によって読み出された電気信号は、処理領域３３によって処理される。すなわち、周辺回路領域３４を介して画像処理回路領域３５に入力され、画像処理が施される。その後、画像圧縮回路領域３６においてデータが圧縮され、ＣＭＯＳイメージセンサー３１から出力される。
【００８０】
次に、本実施形態に係るＣＭＯＳイメージセンサー３１の製造方法について説明する。
ＣＭＯＳイメージセンサー３１の製造方法の特徴的部分は、前述の第１の実施形態に係る半導体デバイスの製造方法と同様である。すなわち、シリコン基板４０上にエピタキシャル層５０を形成した後、エピタキシャル層５０上にハードマスク材料膜（図示せず）を形成する。ハードマスク材料膜は、例えば、シリコン窒化物（ＳｉＮ）によって形成する。次に、選択的にエッチングを施して、ハードマスク材料膜におけるメサ分離領域４８を形成する予定の領域及びＳＴＩ６４を形成する予定の領域に開口部を形成すると共に、その直下域におけるエピタキシャル層５０の上面に凹部を形成する。そして、ハードマスク材料膜をマスクとして処理領域３３の凹部を更に加工し、トレンチを形成する。
【００８１】
次に、ハードマスク材料膜をマスクとして撮像領域３２にボロン等のアクセプタを注入することにより、ｐ型領域５８を形成する。次に、全面に酸化シリコン等の絶縁材料を堆積させ、ウェットエッチングによってエッチバックすることにより、撮像領域３２の凹部内に半埋込絶縁膜５９を埋設すると共に、処理領域３３のトレンチ内にＳＴＩ６４を埋設する。これにより、半埋込絶縁膜５９の突出量を抑えることができ、半埋込絶縁膜５９の上面の高さをＳＴＩ６４の上面の高さと略等しくすることができる。
【００８２】
以後、通常の方法により、ＣＭＯＳイメージセンサー３１における他の構成要素を作製する。このプロセスには、半埋込絶縁膜５９をマスクとしてエピタキシャル層５０に対してリン（Ｐ）等のドナーを注入することにより、ｐ型領域５８に接する領域に自己整合的にフォトダイオード４３の受光領域４３ｎを形成する工程も含まれる。また、撮像領域３２における転送ゲート４４、リセットゲート４６及びアンプゲート４７、並びに処理領域３３におけるゲート電極７０及びゲート電極７６は、同一のポリシリコン膜を加工することによって形成する。
【００８３】
このとき、半埋込絶縁膜５９の上面の高さが低く、且つ、ＳＴＩ６４の上面の高さと略同一であるため、前述の第１の実施形態で説明した原理と同様な原理により、転送ゲート４４、リセットゲート４６、アンプゲート４７、ゲート電極７０及びゲート電極７６を容易に形成できると共に、これらのゲートの上面の高さを相互に略同一とすることができる。また、撮像領域３２と処理領域３３との間で、層間絶縁膜８０の上面の高さを略同一とすることができる。これにより、層間絶縁膜８０に対するＣＭＰの難易度が低下し、微細な構造を容易に形成することができる。以上の方法により、ＣＭＯＳイメージセンサー３１が製造される。
【００８４】
次に、本実施形態の作用効果について説明する。
本実施形態においては、フォトリソグラフィ４３とトランジスタ構造との分離を、メサ分離領域４８によって行っている。これにより、この分離をＳＴＩによって行う場合と比較して、分離に要する面積を低減することができる。この結果、フォトリソグラフィ４３の面積を大きくすることができるため、光電変換時の飽和電子数が増大し、感度が向上する。これにより、画素特性が向上する。
【００８５】
以下、この効果を詳細に説明する。
図２０（ａ）は、本実施形態の比較例に係るＣＭＯＳイメージセンサーにおける１つの画素を例示する平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ’線による断面図であり、（ｃ）は、本実施形態に係るＣＭＯＳイメージセンサーにおける１つの画素を例示する平面図であり、（ｄ）は（ｃ）に示すＦ−Ｆ’線による断面図である。
【００８６】
図２０（ａ）及び（ｂ）に示すように、本実施形態の比較例においては、フォトダイオード４３とその周辺のトランジスタ構造とが、ＳＴＩ１０７によって分離されている。この場合、ＳＴＩ１０７の形成に伴ってシリコン基板中に結晶欠陥が導入され、不対電子対が発生するため、ＳＴＩ１０７を画素ウェル５１によって包み込む必要がある。この結果、画素ウェル５１のマージン分だけフォトダイオード４３の面積が減少してしまう。
【００８７】
これに対して、図２０（ｃ）及び（ｄ）に示すように、本実施形態においては、フォトダイオード４３とその周辺のトランジスタ構造とが、ｐ型領域５８及び半埋込絶縁膜５９からなるメサ分離構造４８によって分離されている。また、ｐ型領域５８は半埋込絶縁膜５９の直下域だけでなく、側方にも薄く形成されるため（図示せず）、半埋込絶縁膜５９をｐ型領域５８によって薄く包み込むことができる。この結果、半埋込絶縁膜５９の形成に伴ってシリコン基板中に導入された結晶欠陥が、フォトダイオード４３による光電変換に影響を与えることを防止できる。このため、上述の比較例とは異なり、メサ分離構造４８のフォトダイオード４３側に画素ウェル５１を配置する必要がなく、その分、フォトダイオード４３の面積を増加させることができる。これにより、光電変換の際の飽和電子数が増加し、感度が向上する。この結果、ＣＭＯＳイメージセンサー３１の性能が向上する。
【００８８】
一例では、図２０（ａ）及び（ｂ）に示す比較例及び図２０（ｃ）及び（ｄ）に示す本実施形態において、画素の大きさ及び形状を同一にしたとき、比較例においては、フォトダイオードの面積は０．４１μｍ２であり、本実施形態においては、フォトダイオードの面積は０．７２μｍ２である。すなわち、本実施形態によれば、比較例と比較して、フォトダイオードの面積を約１．７６倍にすることができる。
【００８９】
また、本実施形態においては、メサ分離構造とＳＴＩとを混在させている。すなわち、図１７に示すように、撮像領域３２においては、フォトダイオード４３とその周辺のトランジスタ構造とをメサ分離構造４８によって分離し、処理領域３３においては、ＣＭＯＳ６１等の素子をＳＴＩ６４によって分離している。これにより、処理領域３３においては、従来のデザインルール及びプロセスを変更する必要がなく、信頼性が高いデバイスを容易且つ低コストに作製することができる。
【００９０】
そして、メサ分離構造４８を構成する半埋込絶縁膜５９の下部をエピタキシャル層５０内に埋め込むことにより、半埋込絶縁膜５９において必要な厚さを確保しつつ、半埋込絶縁膜５９の上面の高さをＳＴＩ６４の上面の高さと略等しくすることができる。この結果、ＣＭＯＳイメージセンサー３１の製造が容易になり、微細化を図ることができる。
【００９１】
なお、本実施形態においては、前述の第２の実施形態と同様に、半埋込絶縁膜５９の周囲に緩衝絶縁膜を形成してもよい。これにより、半埋込絶縁膜５９がエピタキシャル層５０に加える応力を緩和することができる。
【００９２】
また、前述の第１乃至第３の実施形態においては、１つの半導体デバイス内にメサ分離構造とＳＴＩとを混在させる例を示したが、本発明はこれに限定されず、メサ分離構造のみを設けてもよい。この場合においても、分離に必要な面積を低減することができ、デバイスの微細化を図ることができる。また、半埋込絶縁膜の突出量を抑えることができるため、製造が容易となる。
【００９３】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００９４】
１  半導体デバイス、２  半導体基板、２ａ  上面、２ｃ  凹部、２ｇ  ゲート絶縁膜、３  ｎ型領域、４  ｐ型領域、５  半埋込絶縁膜、５ａ  上面、５ｂ  下面、６  チャネル領域、７  ＳＴＩ、７ａ  上面、７ｂ  下面、８ａ、８ｂ  電極、９  層間絶縁膜、９ａ  上面、１０ａ、１０ｂ  コンタクト、１１  ハードマスク材料膜、１１ａ  開口部、１２  レジストパターン、１２ａ  開口部、１３  レジストパターン、１４  トレンチ、１５  レジストパターン、１６  絶縁材料、１８  導電膜、１８ａ  上面、１９  レジストパターン、２０  領域、２１  半導体デバイス、２２  緩衝絶縁膜、２３  ハードマスク材料膜、３１  ＣＭＯＳイメージセンサー、３２  撮像領域、３３  処理領域、３４  周辺回路領域、３５  画像処理回路領域、３６  画像圧縮回路領域、４１  画素、４２  セル、４３  フォトダイオード、４３ｎ  受光領域、４３ｐ  反転層、４４  転送ゲート、４５  バリア領域、４６  リセットゲート、４７  アンプゲート、４８  メサ分離領域、５０  エピタキシャル層、５１  画素ウェル、５２  ゲート絶縁膜、５５  ソース・ドレイン領域、５６  拡張領域、５７  チャネル層、５８  ｐ型領域、５９  半埋込絶縁膜、６１  ＣＭＯＳ、６２  ＰＭＯＳ、６３  ＮＭＯＳ、６４  ＳＴＩ、６６  Ｎウェル、６７  ソース・ドレイン領域、６８  チャネル領域、６９  ゲート絶縁膜、７０  ゲート電極、７１  側壁、７２  Ｐウェル、７３  ソース・ドレイン領域、７４  チャネル領域、７５  ゲート絶縁膜、７６  ゲート電極、７７  側壁、８０  層間絶縁膜、８１  金属配線、８２  カラーフィルター、８３  オーバーコート層、８４  マイクロレンズ、１０５  非埋込絶縁膜、１０５ａ  上面、１０７  ＳＴＩ、Ａ、Ｂ  領域、ｄ１、ｄ２  高低差、θ  テーパー角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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