(57)【要約】【課題】隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図ること。【解決手段】本発明は、メモリ部と、制御部と、を備え、制御部は、複数の記憶領域ＭＥの全てに消去の情報を設定し、メモリセルトランジスタＴｒの全てについて消去の閾値に設定した後、記憶領域ＭＥにｎ（ｎは２以上の整数）値の情報を書き込み、記憶領域ＭＥに設けられたメモリセルトランジスタＴｒをｎ値の情報に応じた閾値に設定した状態で、情報の書き込み済みの記憶領域ＭＥに隣接する少なくとも１つの書き込み前の記憶領域ＭＥの情報が、メモリセルトランジスタＴｒの閾値として、消去の閾値よりも、ｎ値の情報に応じた閾値に近い値になるよう制御する。【選択図】図１
2011159364.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部と、制御部と、を備え、
前記メモリ部は、
電荷蓄積膜と、
前記電荷蓄積膜における電荷を蓄積する複数の記憶領域の各々について設けられ、前記記憶領域に設定された情報によって閾値が変動するメモリセルトランジスタと、
を有し、
前記制御部は、
前記複数の記憶領域の全てに消去の情報を設定し、前記メモリセルトランジスタの全てについて消去の閾値に設定した後、
前記記憶領域にｎ（ｎは２以上の整数）値の情報を書き込み、前記記憶領域に設けられた前記メモリセルトランジスタを前記ｎ値の情報に応じた閾値に設定した状態で、
前記情報の書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、前記消去の閾値よりも、前記ｎ値の情報に応じた閾値に近い値になるよう制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記書き込み済みの記憶領域の情報による前記トランジスタの閾値、および前記書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報による前記トランジスタの閾値が、全て正極性または負極性の一方になるよう制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、０Ｖを跨ぐ分布に収まる値になるよう制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタにおける前記ｎ値の情報に応じた閾値のうち、前記消去の閾値に最も近い閾値を示す値になるよう制御することを特徴とする請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、前記消去の閾値の分布より狭く、前記ｎ値の情報に応じた閾値の分布より広くなる範囲に収まる値になるよう制御することを特徴とする請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
電荷蓄積膜と、
前記電荷蓄積膜における電荷を蓄積する複数の記憶領域の各々について設けられ、前記記憶領域に設定された情報によって閾値が変動するメモリセルトランジスタと、
を有する不揮発性半導体記憶装置の駆動方法であって、
前記複数の記憶領域の全てに消去の情報を設定し、前記メモリセルトランジスタの全てについて消去の閾値に設定した後、
前記記憶領域にｎ（ｎは２以上の整数）値の情報を書き込み、前記記憶領域に設けられた前記メモリセルトランジスタを前記ｎ値の情報に応じた閾値に設定した状態で、
前記情報の書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、前記消去の閾値よりも、前記ｎ値の情報に応じた閾値に近い値になるよう制御することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
前記記憶領域に前記ｎ値の情報を書き込んだ後に、
前記書き込み前の記憶領域に、前記消去の閾値よりも前記ｎ値の情報に応じた閾値に近い値になることを示す情報を設定することを特徴とする請求項６記載の不揮発性半導体記憶装置の駆動方法。
【請求項８】
前記複数の記憶領域の全てに前記消去の情報を設定した後、前記記憶領域に前記ｎ値の情報を書き込む前に、
前記複数の記憶領域の全ての情報が、前記メモリセルトランジスタにおける前記消去の閾値よりも、前記ｎ値の情報に応じた閾値に近い値となるよう制御することを特徴とする請求項６記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
半導体記憶装置（メモリ）は、記憶容量を増加させるため、一素子の寸法を小さくする(微細化する)必要があるとともに、より多くの情報を記憶するため１つのメモリセルに２ビット以上の情報を記憶する多値記憶技術も必要になっている。
【０００３】
メモリセルの微細化については、フォトリソグラフィの技術向上や、メモリセルを３次元構造にする技術も考えられている。本願出願人らは、３次元構造を少ない工程で実現する一括加工型３次元積層メモリセルを提案した（例えば、特許文献１参照。）。この方法によれば、積層数に寄らず、一括して積層メモリを形成することが可能なため、コストの増加を抑えることが可能となる。
【０００４】
このようなメモリセルの微細化が進むと、隣接セル間の干渉がデータの信頼性に大きく影響する。特に、多値情報を記憶する場合、メモリセルへの多値情報の書き込みに応じたメモリセルトランジスタの閾値が、隣接セルの情報によって変動するという影響を受け、データリテンション特性にも影響を及ぼす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２０２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図る不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、電荷蓄積膜と、前記電荷蓄積膜における電荷を蓄積する複数の記憶領域の各々について設けられたメモリセルトランジスタと、を有し、前記制御部は、前記複数の記憶領域の全てに消去の情報を設定し、前記メモリセルトランジスタの全てについて消去の閾値に設定した後、前記記憶領域にｎ（ｎは２以上の整数）値の情報を書き込み、前記記憶領域に設けられた前記メモリセルトランジスタを前記ｎ値の情報に応じた閾値に設定した状態で、前記情報の書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、前記消去の閾値よりも、前記ｎ値の情報に応じた閾値に近い値になることを示す情報になるよう制御することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明の他の一態様によれば、電荷蓄積膜と、前記電荷蓄積膜における電荷を蓄積する複数の記憶領域の各々について設けられたメモリセルトランジスタと、を有する不揮発性半導体記憶装置の駆動方法であって、前記複数の記憶領域の全てに消去の情報を設定し、前記メモリセルトランジスタの全てについて消去の閾値に設定した後、前記記憶領域にｎ（ｎは２以上の整数）値の情報を書き込み、前記記憶領域に設けられた前記メモリセルトランジスタを前記ｎ値の情報に応じた閾値に設定した状態で、前記情報の書き込み済みの記憶領域に隣接する少なくとも１つの書き込み前の記憶領域の情報が、前記メモリセルトランジスタの閾値として、前記消去の閾値よりも、前記ｎ値の情報に応じた閾値に近い値になることを示す情報になるよう制御することを特徴とする不揮発性半導体記憶装置の駆動方法が提供される。
【発明の効果】
【０００９】
本発明によれば、隣接セル間の干渉の影響を抑制し、データリテンション特性の向上を図る不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る不揮発性半導体記憶装置を説明する模式図である。
【図２】実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図５】実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図６】データリテンション特性について説明する模式図（その１）である。
【図７】データリテンション特性について説明する模式図（その２）である。
【図８】比較例における閾値分布の例を示す模式図である。
【図９】第１の実施の形態における閾値分布の例を示す模式図である。
【図１０】第１の実施の形態の他の例（その１）における閾値分布の例を示す模式図である。
【図１１】第１の実施の形態の他の例（その２）における閾値分布の例を示す模式図である。
【図１２】第２の実施の形態における閾値分布の例を示す模式図である。
【図１３】第２の実施の形態におけるメモリセルの情報の遷移の例を示す模式図である。
【図１４】第３の実施の形態におけるメモリセルの情報の遷移の例を示す模式図（その１）である。
【図１５】第３の実施の形態におけるメモリセルの情報の遷移の例を示す模式図（その２）である。
【図１６】本実施の形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
図１は、実施の形態に係る不揮発性半導体記憶装置を説明する模式図である。
すなわち、同図（ａ）は、メモリセルトランジスタの閾値分布の例を示す図、同図（ｂ）は、メモリセルの情報の遷移の例を示す図である。
図２は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【００１３】
（不揮発性半導体記憶装置の構成）
本発明の実施の形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１４】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵを備える。
不揮発性半導体記憶装置１１０は、さらに、制御部ＣＴＵを備えても良い。これらメモリ部ＭＵおよび制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵおよび制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
【００１５】
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１６】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１７】
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１および回路部ＣＵの少なくともいずれかに設けることができる。
【００１８】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００１９】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２０】
図２および図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２１】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２２】
積層構造体ＭＬにおける電極膜ＷＬおよび電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬおよび電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
【００２３】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３および図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
【００２４】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
【００２５】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２６】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。したがって、メモリセルＭＣの電荷蓄積膜４８における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８に沿って複数の記憶領域が設けられることになる。
【００２７】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２８】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属および合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２９】
電極間絶縁膜１４および内側絶縁膜４２および外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３０】
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
【００３１】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８および外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３２】
また、図２および図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
【００３３】
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰ（接続部半導体層）によって接続されている。
【００３４】
すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１および第２半導体ピラーＳＰ１およびＳＰ２と同じ材料が用いられる。
【００３５】
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１および第２半導体ピラーＳＰ１およびＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００３６】
これにより、第１および第２半導体ピラーＳＰ１およびＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００３７】
なお、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。この場合、接続部ＣＰに対向する電荷蓄積膜４８は記憶部として機能させないが、説明を簡単にするために、接続部ＣＰに対向する電荷蓄積膜４８の部分も「記憶層」という名称を用いる。
【００３８】
図２および図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１およびビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
【００３９】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４０】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４１】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４２】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬおよびビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
【００４３】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９および２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４４】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
【００４５】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）および（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）およびＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）および（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）および（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡおよび電極膜ＷＬＢの形状を有している。
【００４６】
図４および図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）および第２領域（電極膜ＷＬＢ）に分かれている。
【００４７】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡおよび電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４８】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
【００４９】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５０】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５１】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと第３および第４半導体ピラーＳＰ３およびＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３および第４半導体ピラーＳＰ３およびＳＰ４と電荷蓄積膜４８との間、並びに、電荷蓄積膜４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間、並びに、電荷蓄積膜４８とバックゲートＢＧとの間、にも設けられる。
【００５２】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５３】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
【００５４】
次に、各実施の形態について説明する。各実施の形態に係る不揮発性半導体記憶装置１１０では、制御部ＣＴＵによるメモリセルの消去動作および書き込み動作でのメモリセルトランジスタの閾値の設定について特徴がある。以下では、制御部ＣＴＵによる閾値設定の動作を中心として実施の形態を説明する。なお、本発明では、１つのメモリセルにｎ（ｎは２以上の整数）値の情報を記録する技術に適用されるが、説明を分かりやすくするため、以下においては、ｎ＝４、すなわち４値の情報を記録する例を用いる。４値の情報は２ビットのデータ”１１”、”１０”、”０１”、”００”である。
【００５５】
４値の情報をメモリセルに記録するには、４値の情報に応じた量の電荷を各メモリセルの記憶領域に注入することで行われる。そして、記憶領域の電荷の量に応じてメモリセルトランジスタの閾値が変動することから、４値を識別する所定の電圧をメモリセルトランジスタに与え、その際の動作状態によって４値のいずれが記憶されているかを読み出すことになる。
【００５６】
メモリセルに４値の情報を記録した場合、メモリセルトランジスタの閾値は、この４値の情報に応じた４つの分布を持ち得る。また、メモリセルの情報を消去する場合、メモリセルトランジスタは消去の閾値に設定される。この消去の閾値も、ある範囲の分布を持ち得る。以下の説明では、これらの閾値の分布をＡ、Ｂ、Ｃ、ＤやＥといった記号を用いて表すことにする。
【００５７】
（第１の実施の形態）
第１の実施の形態に係る不揮発性半導体記憶装置の構成は、図２〜図５によって説明した実施の形態に係る不揮発性半導体記憶装置の構成のほか、接続部およびバックゲートＢＧを備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置の構成や、平面状にＭＯＮＯＳ構造が設けられた平面型の不揮発性半導体記憶装置の構成であっても適用可能である。
図１（ａ）に示すように、制御部ＣＴＵ（図２参照）は、メモリセルトランジスタＴｒの閾値の分布として、消去の閾値の分布である閾値分布Ｅと、４値の情報に応じた閾値の各々の分布である閾値分布Ａ〜Ｄと、を動作に応じて設定する。すなわち、制御部ＣＴＵは、ｎ値の情報の記録を行う際に、ｎ＋１の閾値分布を用いることになる。
【００５８】
図１（ａ）に示すように、これらの閾値分布において、消去の閾値分布Ｅは上限値から下限値の全てが負極側の値となっている。一方、４値の情報の各々に応じた閾値分布Ａ〜Ｄは、全て正極側の値となっている。
【００５９】
また、閾値分布Ａ〜Ｄの幅は、閾値分布Ｅの幅より狭く設定される。すなわち、４値の情報を示すための閾値分布Ａ〜Ｄについては、確実に各閾値分布Ａ〜Ｄのいずれかに閾値を収めて読み出しの際の誤検出を抑制する必要がある。このため、メモリセルへの情報の書き込みでは、メモリセルトランジスタが書き込みベリファイ電圧以上の閾値電圧となるまで書き込みを繰り返す、書き込みのベリファイ動作を行っている。
【００６０】
一方、メモリセルの消去動作は、複数のメモリセルについて一括して情報の消去を行う。この際、メモリセルトランジスタの閾値を負に設定するが、消去の情報内での区別が不要なことから広い分布を取り得る。このため、情報の書き込みに比べて時間のかかる消去動作では、メモリセルトランジスタが消去ベリファイ電圧以下の閾値電圧となるまで消去を繰り返す、消去のベリファイ動作を、書き込みのベリファイ動作に比べて少なくすることができる。
【００６１】
図１（ｂ）は、制御部ＣＴＵの動作に伴う情報の遷移を示している。同図では、複数のメモリセルが直列に接続されたストリングを示している。なお、同図は、本実施の形態を説明するための等価回路を表したものであり、説明上、ストリングは簡略化して一方向に伸びる回路として示している。実際の形状を模したものではない。
各メモリセルには記憶領域ＭＥおよびメモリセルトランジスタＴｒがそれぞれ設けられている。連続するメモリセルトランジスタＴｒの一端側にはソース側選択ゲート電極ＳＧＳによって制御される選択トランジスタが接続され、他端側にはドレイン側選択ゲート電極ＳＧＤによって制御される選択トランジスタが接続される。
【００６２】
制御部ＣＴＵは、図１（ｂ）の上から順に示すように、「一括消去」→「プログラム」→「Ａ書き込み」→「追記」を行う。
【００６３】
先ず、制御部ＣＴＵは、ストリングにおける複数のメモリセルの一括消去を行う。消去動作により、複数のメモリセルトランジスタＴｒの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅの幅は、比較的広い状態となっている。
【００６４】
次に、制御部ＣＴＵは、ストリングにおける書き込み対象セルに情報のプログラム書き込みを行う。プログラム書き込みは、例えばソース側のメモリセルから順番に行われる。書き込み対象のメモリセルにはトンネル酸化膜に高電圧が印加され、記憶領域に４値の情報に応じた量の電子が注入される。一方、書き込み対象でないメモリセルにはトンネル酸化膜に高電圧が印加されないようにして、記憶領域に電子が注入されないようにする。なお、プログラム書き込みは、必ずしもソース側のメモリセルから行われる場合に限定されず、ドレイン側のメモリセルからであったり、ランダムにアクセスしたメモリセルに書き込むようにしてもよい。
【００６５】
情報の書き込みによって、書き込み対象セルのメモリセルトランジスタＴｒの閾値は、４値の情報に応じた閾値分布Ａ〜Ｄのいずれかに設定される。すなわち、４値のうち”１１”の情報が書き込まれたメモリセルでは、メモリセルトランジスタＴｒの閾値が閾値分布Ａに収まるよう設定される。また、４値のうち”０１”の情報が書き込まれたメモリセルでは、メモリセルトランジスタＴｒの閾値が、閾値分布Ａより高い閾値分布Ｂに収まるよう設定される。また、４値のうち”１０”の情報が書き込まれたメモリセルでは、メモリセルトランジスタＴｒの閾値が、閾値分布Ｂより高い閾値分布Ｃに収まるよう設定される。また、４値のうち”００”の情報が書き込まれたメモリセルでは、メモリセルトランジスタＴｒの閾値が、閾値分布Ｃより高い閾値分布Ｄに収まるよう設定される。
【００６６】
先に説明したように、４値の情報に応じた閾値分布Ａ〜Ｄは全て正極側の値となっているため、書き込み対象セルのメモリセルトランジスタＴｒの閾値は全て正極側に設定されることになる。
【００６７】
また、プログラム書き込みでは、書き込み対象セルのメモリセルトランジスタＴｒの閾値が、４値の情報に応じた閾値分布Ａ〜Ｄに収まるよう、書き込みのベリファイ動作が行われる。これにより、消去の閾値分布Ｅに比べて閾値分布Ａ〜Ｄの幅は狭くなり、確実に４値の情報が判別されるようになる。
【００６８】
次に、制御部ＣＴＵは、Ａ書き込みを行う。Ａ書き込みとは、書き込み済みセルに隣接する１つ以上の書き込み前セルに、メモリセルトランジスタの閾値が閾値分布Ａに収まる情報を書き込む処理である。ここで、書き込み済みセルに隣接する１つ以上の書き込み前セルのことを「隣接セル」と言う。
【００６９】
図１（ｂ）では、隣接セルが１つの場合を例示しているが、隣接セルは２つ以上であっても、また書き込み前セルの全てであってもよい。また、Ａ書き込みは、先に行ったプログラム書き込みとは別なプログラム書き込みとして実行しても、また先に行ったプログラム書き込みの延長として、書き込み対象セルへの書き込みから連続して隣接セルに情報を書き込むようにしてもよい。
【００７０】
Ａ書き込みは、隣接セルについて、消去の閾値分布Ｅよりも４値の情報に応じた閾値分布Ａ〜Ｄに近い値となる情報を書き込む動作である。図１（ｂ）に示す例では、この値として、４値の情報に応じた閾値分布Ａ〜Ｄのうち、最も低い電圧となる閾値分布Ａを利用する。
【００７１】
このＡ書き込みにより、書き込み対象セルの端のメモリセルと、そのメモリセルに隣接する書き込み前セルとの間で、設定された閾値の差、すなわち電荷の差が、プログラム書き込み直後の状態よりも小さくなる。
【００７２】
図１（ｂ）に示す例では、プログラム書き込み直後において、書き込み対象セルの端のメモリセルについての閾値分布がＣであり、それに隣接する書き込み前セルの閾値分布がＥ、つまり消去状態のままとなっている。これにより、書き込み対象セルの端のメモリセルと隣接セルとの閾値の差は、Ｃ−Ｅとなる。
【００７３】
この状態からＡ書き込みを行うと、隣接セルの閾値分布がＥからＡに書き換えられる。これにより、書き込み対象セルの端のメモリセルと隣接セルとの閾値の差は、Ｃ−Ａとなる。したがって、Ａ書き込み後では、Ａ書き込み前に比べ、書き込み対象セルの端のメモリセルと隣接セルとの閾値の差がＡ−Ｅだけ小さくなる。このように閾値の差が小さくなることで、書き込み対象セルの端のメモリセルが、隣接セルから受ける影響を小さくすることができ、データリテンション特性の向上につながる。
【００７４】
次に、制御部ＣＴＵは、追記を行う。追記は、Ａ書き込みを行った隣接セルを含む後段の書き込み対象セルについて、所望の４値の情報を書き込む処理である。追記は、プログラム書き込みと同様な手順で実行される。ここで、Ａ書き込みを行った隣接セルについては、メモリセルトランジスタＴｒの閾値が閾値分布Ａに収まっていることから、これを４値の閾値分布Ａ〜Ｄのうちいずれかに書き換えることになる。
【００７５】
Ａ書き込みでは、４値の情報のうち最も低い電圧となる閾値分布Ａを利用していることから、他の情報（Ｂ〜Ｄ）に書き換える際には記憶領域に注入された電荷を増加する処理で済む。つまり、消去動作を行わず、そのまま所望の情報に追記できることになる。なお、隣接セルについて閾値分布Ａに対応する情報を追記する場合には、何も書き込まないようにすればよい。
【００７６】
（データリテンション特性）
ここで、データリテンション特性について説明する。図６、図７は、データリテンション特性について説明する模式図である。
両図では、メモリセル部分の拡大図を示しており、一つの半導体ピラーＳＰにおける片側３つの電極膜ＷＬに対応するメモリセルＭＣ（１）〜（３）の部分のみを示している。また、電子や正孔の動きは模式的に示している。
【００７７】
１つのメモリセルＭＣでは、電極膜ＷＬの位置における電荷蓄積膜４８が記憶領域ＭＥとなる。この記憶領域ＭＥへの電子の注入、および正孔の引き抜きの少なくともいずれかを行うことで書き込みが行われる。図６、図７に示す例では、書き込み時に記憶領域ＭＥへ電子が注入される。また、記憶領域ＭＥへの電子の引き抜き、および正孔の注入の少なくともいずれかを行うことで消去が行われる。図６、図７に示す例では、消去時に記憶領域ＭＥへ正孔が注入される。
【００７８】
図６に示す例では、図中中央のメモリセルＭＣ（２）が、記憶領域ＭＥ（２）に電子が注入された書き込み状態になっている。一方、これに隣接するメモリセルＭＣ（１）およびメモリセルＭＣ（３）は、記憶領域ＭＥ（１）および記憶領域ＭＥ（３）に正孔が注入された消去状態になっている。
【００７９】
書き込み状態になっているメモリセルＭＣ（２）では、記憶領域ＭＥ（２）に注入された電子の量に応じてメモリセルトランジスタの閾値が設定される。このような状態で、メモリセルＭＣ（２）に隣接するメモリセルＭＣ（１）、（３）の記憶領域ＭＥ（１）、（３）に正孔が蓄積されていると、メモリセルＭＣ（２）の記憶領域ＭＥ（２）に蓄積された電子が隣接するメモリセルＭＣ（１）、（３）側に引き寄せられやすい。
【００８０】
すなわち、書き込み状態になっているメモリセルＭＣ（２）に蓄積されている電荷に対し、隣接するメモリセルＭＣ（１）、（３）に蓄積される電荷の極性が反対であると、書き込み状態になっているメモリセルＭＣ（２）の記憶領域ＭＥ（２）から電子が抜け出やすい状態といえる。
【００８１】
図６に示す例のように、記憶領域ＭＥ（２）に蓄積された電子が抜け出てしまうと、メモリセルＭＣ（２）のメモリセルトランジスタの閾値が、当初の値から変動してしまい、情報読み出しの際の誤検出を招く。これがデータリテンション特性を悪化させる原因と考えられている。
【００８２】
図７に示す例では、図６に示す例と同様に、図中中央のメモリセルＭＣ（２）が、記憶領域ＭＥ（３）に電子が注入された書き込み状態になっているものの、これに隣接するメモリセルＭＣ（１）およびメモリセルＭＣ（３）は、記憶領域ＭＥ（１）および記憶領域ＭＥ（３）に若干の電子が注入された状態になっている。
【００８３】
つまり、書き込み状態になっているメモリセルＭＣ（２）に蓄積されている電荷に対し、隣接するメモリセルＭＣ（１）、（３）に蓄積される電荷の極性が同じであると、書き込み状態になっているメモリセルＭＣ（２）の記憶領域ＭＥ（２）から電子は抜け出にくくなる。
【００８４】
なお、書き込み状態になっているメモリセルＭＣ（２）から隣接のメモリセルＭＣ（１）、（３）への電子の抜け出やすさ、または、抜け出にくさについては、相対的なものと考えられる。したがって、書き込み状態になっているメモリセルＭＣ（２）の記憶領域ＭＥ（２）と、隣接するメモリセルＭＣ（１）、（３）の記憶領域ＭＥ（１）、（３）との電荷量による電位差が大きいほど電子が抜け出やすく、小さいほど抜け出にくくなる。
【００８５】
本実施の形態に係る不揮発性半導体記憶装置１１０では、書き込み済みセルと、これに隣接する１つ以上の書き込み前セル（隣接セル）との関係について、上記のような原理を適用し、隣接セルにＡ書き込みを行うことで、図７に示す状態を作り出す。これにより、書き込み済みセルとの間の電位差を、書き込み前の状態より小さくし、書き込み済みセルから電子が抜け出にくい状態にする。
【００８６】
（比較例）
図８は、比較例における閾値分布の例を示す模式図である。
比較例では、４値の情報をメモリセルに書き込むにあたり、消去の閾値分布Ｅと、書き込む情報の閾値分布Ａ〜Ｃとを利用する。すなわち、４値の情報を表す閾値分布として、消去の閾値分布Ｅを含めた閾値分布Ａ〜Ｃの合計４つの閾値分布を利用する。
【００８７】
比較例では、４値の情報のうち”１１”を消去の閾値分布Ｅで表し、”０１”を閾値分布Ａで表し、”１０”を閾値分布Ｂで表し、”００”を閾値分布Ｃで表すようにしている。
【００８８】
先ず、図８（ａ）に示すように、複数のメモリセルの情報を一括消去する。消去動作により、メモリセルトランジスタの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅは負極側になるとともに、分布幅は比較的広い状態となっている。
【００８９】
次に、図８（ｂ）に示すように、書き込み対象セルに情報のプログラム書き込みを行う。情報の書き込みによって、書き込み対象セルのメモリセルトランジスタの閾値は、４値の情報に応じた閾値分布のいずれかになる。
【００９０】
ここで、４値のうち”１１”は消去の閾値分布Ｅで表すことから、”１１”を書き込む際には対象セルへの実質的な書き込みは行われない。４値のうち”０１”の情報が書き込まれたメモリセルでは、メモリセルトランジスタの閾値が、正極側の閾値分布Ａに収まるよう設定される。
【００９１】
また、４値のうち”１０”の情報が書き込まれたメモリセルでは、メモリセルトランジスタの閾値が、閾値分布Ａより高い閾値分布Ｂに収まるよう設定される。また、４値のうち”００”の情報が書き込まれたメモリセルでは、メモリセルトランジスタの閾値が、閾値分布Ｂより高い閾値分布Ｃに収まるよう設定される。
【００９２】
このような比較例において、書き込み前セルのメモリセルトランジスタの閾値が消去の閾値分布Ｅ（負極）に設定されていることから、書き込み済みセルのメモリセルトランジスタが閾値分布Ａ〜Ｃ（正極）に設定されていると、書き込み済みセルと書き込み前セルとの隣接セル間で蓄積電荷の極性が反対となり、書き込み済みセルの記憶領域から電子が抜け出やすい状態となる（図６参照）。
【００９３】
また、比較例においては、書き込み済みセルの中で、例えば”１１”を表す消去の閾値分布Ｅと、それ以外を表す閾値分布Ａ〜Ｃが隣接すると、上記と同様、隣り合うセル間で蓄積電荷の極性が反対となり、電子の抜け出しが起こりえる状態となる。
【００９４】
（第１の実施の形態の閾値分布）
図９は、第１の実施の形態における閾値分布の例を示す模式図である。
先に説明した比較例に対し、図９に例示する閾値分布は、消去の閾値分布Ｅのほか、書き込む情報の閾値分布Ａ〜Ｄを利用している。すなわち、４値の情報を表す閾値分布として、消去の閾値分布Ｅを除く閾値分布Ａ〜Ｄの合計５つの閾値分布を利用する。
【００９５】
４値の情報は、”１１”が閾値分布Ａで表され、”０１”が閾値分布Ｂで表され、”１０”が閾値分布Ｃで表され、”００”が閾値分布Ｄで表される。
【００９６】
先ず、図９（ａ）に示すように、複数のメモリセルの情報を一括消去する。消去動作により、メモリセルトランジスタの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅは負極側になるとともに、分布幅は比較的広い状態となっている。
【００９７】
次に、図９（ｂ）に示すように、書き込み対象セルに情報のプログラム書き込みを行う。情報の書き込みによって、書き込み対象セルのメモリセルトランジスタの閾値は、４値の情報に応じた閾値分布のいずれかになる。図９（ｂ）に示す例では、４値のうち、”１１”は閾値分布Ａ、”０１”は閾値分布Ｂ、”１０”は閾値分布Ｃ、”００”は閾値分布Ｄに収まるよう設定される。
【００９８】
次に、書き込み対象セルに所望の情報を書き込んだ後、書き込み対象セルに隣接する少なくとも１つの書き込み前セル（隣接セル）に、閾値分布Ａとなる情報を書き込む（Ａ書き込み動作）。これにより、書き込み対象セルおよび隣接セルでは、閾値分布がＡ〜Ｄのいずれかに収まり、これらにおいては全て正極側の閾値分布になる。したがって、書き込み済みセルについては、それに隣接するいずれのセルとの間で蓄積電荷の極性が同じとなり、書き込み済みセルの記憶領域から電子が抜け出にくい状態となる（図７参照）。
【００９９】
（第１の実施の形態の他の例（その１）の閾値分布）
図１０は、第１の実施の形態の他の例（その１）における閾値分布の例を示す模式図である。
この例では、図９に示す閾値分布と同様、消去の閾値分布Ｅのほか、書き込む情報の閾値分布Ａ〜Ｄを利用しているが、閾値分布Ａの幅が広くなっている点で相違する。
【０１００】
先ず、図１０（ａ）に示すように、複数のメモリセルの情報を一括消去する。消去動作により、メモリセルトランジスタの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅは負極側になるとともに、分布の幅Ｗｅは比較的広い状態となっている。
【０１０１】
次に、図１０（ｂ）に示すように、書き込み対象セルに情報のプログラム書き込みを行う。情報の書き込みによって、書き込み対象セルのメモリセルトランジスタの閾値は、４値の情報に応じた閾値分布のいずれかになる。図１０（ｂ）に示す例では、４値のうち、”１１”は閾値分布Ａ、”０１”は閾値分布Ｂ、”１０”は閾値分布Ｃ、”００”は閾値分布Ｄに収まるよう設定される。
【０１０２】
ここで、”１１”を表す閾値分布Ａに設定する際、閾値分布Ａの幅Ｗａが、消去の閾値分布Ｅの幅Ｗｅより狭く、閾値分布Ｂ、Ｃ、Ｄの幅Ｗｂ、Ｗｃ、Ｗｄより広くなるよう設定する。具体的には、閾値分布Ａに設定する際、書き込みのベリファイ動作を、消去のベリファイ動作より多く、閾値分布Ｂ〜Ｄの書き込みのベリファイ動作より少なくする。
【０１０３】
次に、書き込み対象セルに所望の情報を書き込んだ後、書き込み対象セルに隣接する少なくとも１つの書き込み前セル（隣接セル）に、閾値分布Ａとなる情報を書き込む（Ａ書き込み動作）。これにより、書き込み対象セルおよび隣接セルでは全て正極側の閾値分布になって、書き込み済みセルの記憶領域から電子が抜け出にくい状態となる（図７参照）。また、図１０に示す例では、プログラム書き込み動作およびＡ書き込み動作において、閾値分布Ａの幅Ｗａが閾値分布Ｂ〜Ｄの幅Ｗｂ〜Ｗｄより広いため、図９に示す例に比べて各動作の処理時間が短縮される。
【０１０４】
（第１の実施の形態の他の例（その２）の閾値分布）
図１１は、第１の実施の形態の他の例（その２）における閾値分布の例を示す模式図である。
この例では、図１０に示す閾値分布と同様、消去の閾値分布Ｅのほか、書き込む情報の閾値分布Ａ〜Ｄを利用しているが、閾値分布Ａが、０Ｖを跨ぐ分布になっている点で相違する。
【０１０５】
先ず、図１１（ａ）に示すように、複数のメモリセルの情報を一括消去する。消去動作により、メモリセルトランジスタの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅは負極側になるとともに、分布幅は比較的広い状態となっている。
【０１０６】
次に、図１１（ｂ）に示すように、書き込み対象セルに情報のプログラム書き込みを行う。情報の書き込みによって、書き込み対象セルのメモリセルトランジスタの閾値は、４値の情報に応じた閾値分布のいずれかになる。図１１（ｂ）に示す例では、４値のうち、”１１”は閾値分布Ａ、”０１”は閾値分布Ｂ、”１０”は閾値分布Ｃ、”００”は閾値分布Ｄに収まるよう設定される。
【０１０７】
ここで、”１１”を表す閾値分布Ａに設定する際、閾値分布Ａが０Ｖを跨ぐ分布になるよう設定する。閾値分布Ａは、図１０に示す例と同様、消去の閾値分布Ｅの幅より狭く、閾値分布Ｂ〜Ｄの幅より広くしてもよい。また、閾値分布Ｂ〜Ｄの幅と同じにしてもよい。いずれであっても、閾値分布Ａを０Ｖを跨ぐ分布に設定する。
【０１０８】
次に、書き込み対象セルに所望の情報を書き込んだ後、書き込み対象セルに隣接する少なくとも１つの書き込み前セル（隣接セル）に、閾値分布Ａとなる情報を書き込む（Ａ書き込み動作）。この例では、書き込み対象セルおよび隣接セルのほとんどが正極側の閾値分布となる。ただし、閾値分布Ａの一部のみ負極側の閾値となる。閾値分布Ａの一部が負極側の閾値となっていても、消去の閾値分布Ｅより正極側であるため、隣接セルが閾値分布Ｅである場合に比べ、書き込み済みセルの記憶領域から電子が抜け出にくい状態にすることができる。
【０１０９】
（第２の実施の形態）
次に、第２の実施の形態に係る不揮発性半導体記憶装置の例を説明する。第２の実施の形態に係る不揮発性半導体記憶装置の構成は、図２〜図５によって説明した実施の形態に係る不揮発性半導体記憶装置の構成のほか、接続部およびバックゲートＢＧを備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置の構成や、平面状にＭＯＮＯＳ構造が設けられた平面型の不揮発性半導体記憶装置の構成であっても適用可能である。以下、第１の実施の形態に係る不揮発性半導体記憶装置の動作との相違点を中心に説明する。
【０１１０】
図１２は、第２の実施の形態における閾値分布の例を示す模式図である。また、図１３は、メモリセルの情報の遷移の例を示す模式図である。なお、同図は、本実施の形態を説明するための等価回路を表したものであり、説明上、ストリングは簡略化して一方向に伸びる回路として示している。実際の形状を模したものではない。
第２の実施の形態における閾値分布は、４値の情報をメモリセルに書き込むにあたり、消去の閾値分布Ｅから正極側に寄った閾値分布Ｅ’と、書き込む情報の閾値分布Ａ〜Ｃとを利用する。すなわち、４値の情報を表す閾値分布として、閾値分布Ｅ’を含めた閾値分布Ａ〜Ｃの合計４つの閾値分布を利用する。
【０１１１】
４値の情報は、”１１”が閾値分布Ｅ’で表され、”０１”が閾値分布Ａで表され、”１０”が閾値分布Ｂで表され、”００”が閾値分布Ｃで表される。
【０１１２】
先ず、図１２（ａ）に示すように、複数のメモリセルの情報を一括消去する。消去動作により、メモリセルトランジスタの閾値は、閾値分布Ｅに収まるよう設定される。この際、閾値分布Ｅは負極側になるとともに、分布の幅Ｗｅは比較的広い状態となっている。
【０１１３】
この一括消去を行った際の各メモリセルの情報の状態が図１３（ａ）に示されている。
同図のように、複数のメモリセルが直列に接続されたストリングにおいて、複数のメモリセルの一括消去を行うと、複数のメモリセルトランジスタＴｒの閾値が、全て閾値分布Ｅに収まるよう設定される。
【０１１４】
次に、図１２（ｂ）に示すように、複数のメモリセルの情報を、閾値分布Ｅ’に設定する。閾値分布Ｅ’は、消去の閾値分布Ｅより正極側であり、４値の情報のうち最も消去の閾値分布Ｅに近い閾値を示す情報、すなわち、この例では”１１”を表すものである。なお、閾値分布Ｅ’の幅Ｗｅ’は、消去の閾値分布Ｅの幅Ｗｅより狭く、閾値分布Ａ〜Ｃの幅より広くしたり、閾値分布Ａ〜Ｃと同じ幅となっていてもよい。
【０１１５】
また、図１２（ｂ）に示す例では、閾値分布Ｅ’が０Ｖを跨ぐよう設定されているが、全て正極側の分布となるよう設定されてもよい。この動作によって、複数のメモリセルにおける閾値分布がＥ’に設定される。
【０１１６】
この閾値分布Ｅ’となる情報の書き込み（Ｅ’書き込み）を行った際の各メモリセルの情報の状態が図１３（ｂ）に示されている。
同図のように、Ｅ’書き込みを行うことで、複数のメモリセルトランジスタＴｒの閾値が、全て閾値分布Ｅ’に収まるよう設定される。この際、閾値分布Ｅ’の幅Ｗｅ’を、消去の閾値分布Ｅの幅Ｗｅより狭く、閾値分布Ａ〜Ｃの幅より広くしておくことで、ベリファイ動作の回数増加を抑制し、比較的短時間でＥ’書き込みが完了する。
【０１１７】
次に、図１２（ｃ）に示すように、書き込み対象セルに情報のプログラム書き込みを行う。情報の書き込みによって、書き込み対象セルのメモリセルトランジスタの閾値は、４値の情報に応じた閾値分布のいずれかになる。ここで、４値のうち”１１”は閾値分布Ｅ’で表すことから、”１１”を書き込む際には対象セルへの実質的な書き込みは行われない。４値のうち”０１”の情報が書き込まれたメモリセルでは、メモリセルトランジスタの閾値が、正極側の閾値分布Ａに収まるよう設定される。これにより、書き込み済みセルは、閾値分布がＥ’またはＡ〜Ｃのいずれかに対応した情報に設定される。
【０１１８】
このプログラム書き込みを行った際の各メモリセルの情報の状態が図１３（ｃ）に示されている。
同図のように、プログラム書き込みを行うことで、書き込み済みセルのメモリセルトランジスタＴｒの閾値は、閾値分布Ｅ’またはＡ〜Ｃのいずれかに設定される。なお、４値のうち”１１”は閾値分布Ｅ’で表すことから、”１１”を書き込む際には対象セルへの実質的な書き込みは行われない。
【０１１９】
情報を書き込んだ状態では、書き込み済みセルに隣接する隣接セルを含む全ての書き込み前セルのメモリセルトランジスタＴｒの閾値は、先のＥ’書き込みの状態のまま、閾値分布Ｅ’になっている。
【０１２０】
ここで、書き込み対象セルの端のメモリセルと、そのメモリセルに隣接する書き込み前セルとの間に着目すると、設定された閾値の差は隣接セルの閾値分布Ｅ’を基準とした差になる。すなわち、消去の閾値分布Ｅを基準とした差より小さくなる。
【０１２１】
図１３（ｃ）に示す例では、書き込み対象セルの端のメモリセルについての閾値分布がＣであり、それに隣接する書き込み前セルの閾値分布がＥ’になっている。これにより、書き込み対象セルの端のメモリセルと隣接セルとの閾値の差は、Ｃ−Ｅ’となる。
【０１２２】
ここで、閾値分布Ｅ’は消去の閾値分布Ｅに比べて閾値分布Ａ〜Ｃ側（正極側）へ寄っていることから、隣接セルが消去の閾値分布Ｅのままの場合に比べ、閾値の差が小さくなり、書き込み済みセルの記憶領域から電子が抜け出にくい状態となる（図７参照）。
【０１２３】
次に、追記を行う。図１３（ｄ）に示すように、追記は、書き込み済みセルの隣接セルを含む書き込み対象セルについて行う。ここで、隣接セルを含む書き込み対象セルは、先のＥ’書き込みによって閾値分布Ｅ’になっている。４値のうち”１１”は閾値分布Ｅ’で表すことから、”１１”を書き込む際には対象セルへの実質的な書き込みは行われない。
【０１２４】
Ｅ’書き込みでは、４値の情報のうち最も低い電圧となる閾値分布Ｅ’を利用していることから、他の情報（Ａ〜Ｃ）に書き換える際には記憶領域に注入された電荷を増加する処理で済む。つまり、消去動作を行わず、そのまま所望の情報に追記できることになる。
【０１２５】
（第３の実施の形態）
次に、第３の実施の形態に係る不揮発性半導体記憶装置の例を説明する。第３の実施の形態に係る不揮発性半導体記憶装置は、図２〜図５によって説明した接続部ＣＰおよびバックゲートＢＧを備えた不揮発性半導体記憶装置である。以下、第１の実施の形態に係る不揮発性半導体記憶装置の動作との相違点を中心に説明する。
【０１２６】
図１４は、メモリセルの情報の遷移の例を示す模式図（その１）、図１５は、メモリセルの情報の遷移の例を示す模式図（その２）である。なお、図１４、図１５は、本実施の形態を説明するための等価回路を表したものであり、説明上、ストリングは簡略化して一方向に伸びる回路として示している。実際の形状を模したものではない。
ここでの説明は、ストリングの中央にバックゲートＢＧが設けられ、このバックゲートＢＧを中心として一方側および他方側に複数のメモリセルトランジスタＴｒが直列に接続された構成での動作例である。このようなストリングは、例えば、図３に示すように、第１および第２半導体ピラーＳＰ１およびＳＰ２と、接続部ＣＰと、によって、Ｕ字形状のＮＡＮＤストリングが形成されたものである。この接続部ＣＰに対向してバックゲートＢＧが設けられている。バックゲートＢＧは、メモリセルトランジスタＴｒと同じ構成であるため、バックゲートＢＧに対応する記憶層内に、必要に応じて何らかの情報を書き込むこともできる。なお、この情報を書き込むことができる領域を、説明の都合上、バックゲートＢＧに対応した記憶領域ということにする。
【０１２７】
第３の実施の形態に係る不揮発性半導体記憶装置では、消去の閾値分布Ｅや４値の情報に応じた閾値分布Ａ〜Ｄは、図９〜図１１に示す第１の実施の形態の閾値分布のいずれでも用いることができる。なお、本実施の形態の説明では、図９に示す閾値分布を例とする。４値の情報の書き込み（プログラム書き込み）は、ソース側のメモリセルやドレイン側のメモリセルから順番に行われる。また、ランダムにアクセスしたメモリセルに書き込むこともある。本実施の形態の説明では、ソース側のメモリセルから順番に書き込む場合を例とする。
【０１２８】
先ず、図１４に基づき、４値の情報の書き込みが、バックゲートＢＧの端部で止まる場合の動作を説明する。
図１４（ａ）に示すように、制御部ＣＴＵ（図２参照）は、ストリングにおける複数のメモリセルの一括消去を行う。消去動作により、複数のメモリセルトランジスタＴｒの閾値は、閾値分布Ｅに収まるよう設定される。ここで、バックゲートＢＧに対応した記憶領域について、消去動作が行われない場合と、行われる場合とがある。
【０１２９】
次に、制御部ＣＴＵは、ストリングにおける書き込み対象セルに情報のプログラム書き込みを行う。図１４（ｂ）に示す例では、ソース側からバックゲートＢＧの手間のメモリセルまでプログラム書き込みが行われた状態を示している。
【０１３０】
次に、制御部ＣＴＵは、必要に応じてＡ書き込みを行う（図１４（ｃ）参照）。ここで、Ａ書き込みの対象である隣接セルは、バックゲートＢＧに対応した記憶領域が相当する。先の一括消去でバックゲートＢＧに対応した記憶領域に消去動作が行われていない場合には、隣接セルに相当するバックゲートＢＧに対応した記憶領域に、Ａ書き込みを行っても、行わなくてもよい。
【０１３１】
一方、先の一括消去でバックゲートＢＧに対応した記憶領域に消去動作が行われた場合には、隣接セルに相当するバックゲートＢＧに対応した記憶領域に、Ａ書き込みを行う。これにより、書き込み済みセルの端のメモリセルと、そのメモリセルに隣接するバックゲートＢＧに対応した記憶領域との間で、設定された閾値の差、すなわち電荷の差が、プログラム書き込み直後の状態よりも小さくなる。
【０１３２】
次に、制御部ＣＴＵは、追記を行う（図１４（ｄ）参照）。追記は、バックゲートＢＧの次のメモリセルから開始する。追記は、プログラム書き込みと同様な手順で実行される。これにより、追記の書き込み対象セルは、４値の閾値分布Ａ〜Ｄのいずれかになる。
【０１３３】
次に、図１５に基づき、４値の情報の書き込みがバックゲートＢＧを跨ぐ場合の動作を説明する。
図１５（ａ）に示すように、制御部ＣＴＵは、ストリングにおける複数のメモリセルの一括消去を行う。消去動作により、複数のメモリセルトランジスタＴｒの閾値は、閾値分布Ｅに収まるよう設定される。ここで、バックゲートＢＧに対応した記憶領域について、消去動作が行われない場合と、行われる場合とがある。
【０１３４】
次に、制御部ＣＴＵは、ストリングにおける書き込み対象セルに情報のプログラム書き込みを行う。図１５（ｂ）に示す例では、ソース側からバックゲートＢＧを跨いだメモリセルまでプログラム書き込みが行われた状態を示している。ここで、バックゲートＢＧに対応した記憶領域に、閾値分布Ａとなる情報の書き込みを行ってもよい。
【０１３５】
次に、制御部ＣＴＵは、Ａ書き込みを行う（図１５（ｃ）参照）。ここでは、プログラム書き込みを行った書き込み済みセルの隣接セルについて、メモリセルトランジスタの閾値が閾値分布Ａに収まる情報を書き込む。
【０１３６】
また、このＡ書き込みでは、必要に応じてバックゲートＢＧに対応した記憶領域にもＡ書き込みを行う。すなわち、先の一括消去でバックゲートＢＧに対応した記憶領域に消去動作が行われていない場合には、バックゲートＢＧに対応した記憶領域に、Ａ書き込みを行っても、行わなくてもよい。また、先のプログラム書き込みでバックゲートＢＧに対応した記憶領域に、閾値分布Ａとなる情報の書き込みを行った場合には、バックゲートＢＧに対応した記憶領域に、Ａ書き込みを行う必要はない。
【０１３７】
一方、先の一括消去でバックゲートＢＧに対応した記憶領域に消去動作が行われ、閾値分布Ａとなる情報が書き込まれていない場合には、隣接セルに相当するバックゲートＢＧに対応した記憶領域に、Ａ書き込みを行う。これにより、書き込み済みセルの中にある、バックゲートＢＧに対応した記憶領域と、これに隣接するメモリセルと、の間で、設定された閾値の差、すなわち電荷の差が、プログラム書き込み直後の状態よりも小さくなる。
【０１３８】
なお、書き込み済みセルの中にあるバックゲートＢＧに対応した記憶領域には、後述する追記は行われないことから、バックゲートＢＧに対応した記憶領域について行うプログラム書き込みやＡ書き込みでは、他の情報についての閾値分布Ｂ〜Ｄに比べて閾値分布Ａの幅を広く設定してもよい。これにより、プログラム書き込みやＡ書き込みの際のベリファイ回数を閾値分布Ｂ〜Ｄのベリファイ回数より少なくし、書き込み時間の短縮を図るようにしてもよい。
【０１３９】
次に、制御部ＣＴＵは、追記を行う（図１５（ｄ）参照）。追記は、先にバックゲートＢＧを跨いでプログラム書き込みを行ったデータ列の後段になるＡ書き込みを行った隣接セルから開始する。この隣接セルを含む後段の書き込み対象セルについて、所望の４値の情報を書き込む。これにより、追記の書き込み対象セルは、４値の閾値分布Ａ〜Ｄのいずれかになる。
【０１４０】
このように、ストリングの中央にバックゲートＢＧが設けられた不揮発性半導体記憶装置について、情報の書き込み済みセルと、バックゲートＢＧに対応した記憶領域と、の間で、蓄積された電荷の差が、一括消去直後やプログラム書き込み直後の状態よりも小さくなることから、書き込み済みセルの記憶領域から電子が抜け出にくい状態になり（図７参照）、データリテンション特性が向上する。
【０１４１】
上記説明したいずれの実施の形態についても、多値の情報を表す閾値分布の全て、もしくは一部を除く全てが正極側になる例であるが、本発明はこれに限定されず、多値の情報を表す閾値分布の全て、もしくは一部を除く全てが負極側になるよう設定しても同様である。
【０１４２】
（駆動回路構成）
図１６は、本実施の形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、ｍ（ｍは１以上の整数）個のストリングを有するブロックがｎ（ｎは１以上の整数）個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。
【０１４３】
デコーダは、ローデコーダであり、セルアレイのブロックごとにｎ個設けられている。つまり、ブロック０はローデコーダ０、ブロック１はローデコーダ１、…、ブロックｉはローデコーダｉ、…、ブロックｎはローデコーダｎに対応して設けられている。
【０１４４】
ブロックｉに接続されるローデコーダｉは、ブロックｉのｍ個のストリングにドレイン側選択ゲート電極ＳＧＤに信号ＳＧＤ１＜ｉ＞〜ＳＧＤｍ＜ｉ＞を与え、ソース側選択ゲート電極ＳＧＳに信号ＳＧＳ１＜ｉ＞〜ＳＧＳｍ＜ｉ＞を与える。また、ローデコーダｉは、ブロックｉの電極膜ＷＬに層単位で信号を与える。図１６に示す例では、４層の電極膜ＷＬがあることから、信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を与える。ローデコーダｉ以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。
【０１４５】
また、セルアレイの各ブロック０〜ｎには、各ブロックのｍ個のストリングに共通してビット線ＢＬ０〜ＢＬｍが接続され、各ブロックには共通のソース線ＳＬが接続される。
【０１４６】
ビット線ＢＬ０〜ＢＬｍやソース線ＳＬへ送る信号の制御、ローデコーダの制御は、ドライバ回路ＤＶ１〜ＤＶ４が行う。ドライバ回路ＤＶ１〜ＤＶ４は、各ブロック０〜ｎにおける各々の信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を制御する回路である。ドライバ回路ＤＶ１は、各ブロック０〜ｎの信号ＷＬ１＜ｉ＞を制御し、ドライバ回路ＤＶ２は、各ブロック０〜ｎの信号ＷＬ２＜ｉ＞を制御し、ドライバ回路ＤＶ３は、各ブロック０〜ｎの信号ＷＬ３＜ｉ＞を制御し、ドライバ回路ＤＶ４は、各ブロック０〜ｎの信号ＷＬ４＜ｉ＞を制御する。ドライバ回路ＤＶ１〜ＤＶ４から出力される信号は、各ローデコーダ０〜ｎを介して各ブロック０〜ｎの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞に送られる。
【０１４７】
このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。
【０１４８】
本実施の形態に係る不揮発性半導体記憶装置では、メモリセルトランジスタをｎ値（例えば、４値）の情報に応じた閾値に設定した状態で、情報の書き込み済みのメモリセルに隣接する少なくとも１つの書き込み前セルの情報が、メモリセルトランジスタの閾値として、消去の閾値よりも、ｎ値の情報に応じた閾値に近い値になることを示す情報になるよう制御する。
【０１４９】
図１３に示す例では、ドライバ回路ＤＶ１〜ＤＶ４からの指示により、各ローデコーダ０〜ｎから各ブロック０〜ｎへ送られる電極膜ＷＬへの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を、設定する閾値に応じた電圧となるよう制御する。
【０１５０】
上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
【０１５１】
また、電極膜ＷＬと電極間絶縁膜１４とを交互に積層した積層構造体に半導体ピラーを貫通させる構成以外でも、例えば、平面状に連続する記憶層に複数の記憶領域が設けられ、この記憶領域に絶縁膜を介して電極部が形成されたＭＯＮＯＳ構造の平面型の不揮発性半導体記憶装置であっても適用可能である。
【０１５２】
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５３】
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１５４】
なお、本願明細書において、「垂直」および「平行」は、厳密な垂直および厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直および実質的に平行であれは良い。
【０１５５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１５８】
１１…半導体基板、  １１ａ…主面、  １３、１５、１６、１７、１８、１９、２３…層間絶縁膜、  １４…電極間絶縁膜、  ２２…ビア、  ３１…ビアプラグ、  ３２…ワード配線、  ４２…内側絶縁膜、  ４３…外側絶縁膜、  ４８…電荷蓄積膜、  １１０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ、ＢＬ１、ＢＬ２…ビット線、  ＣＰ…接続部、  ＣＴＵ…制御部、  ＣＵ…回路部、  ＭＲ…メモリアレイ領域、  ＭＥ…記憶領域、  ＭＵ…メモリ部、  ＳＧ…選択ゲート電極、  ＳＧＤ…ドレイン側選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＳ…ソース側選択ゲート電極、  Ｔｒ…メモリセルトランジスタ、  ＷＬ…電極膜
【図１】
2011159364.tif 000003
【図２】
2011159364.tif 000004
【図３】
2011159364.tif 000005
【図４】
2011159364.tif 000006
【図５】
2011159364.tif 000007
【図６】
2011159364.tif 000008
【図７】
2011159364.tif 000009
【図８】
2011159364.tif 000010
【図９】
2011159364.tif 000011
【図１０】
2011159364.tif 000012
【図１１】
2011159364.tif 000013
【図１２】
2011159364.tif 000014
【図１３】
2011159364.tif 000015
【図１４】
2011159364.tif 000016
【図１５】
2011159364.tif 000017
【図１６】
2011159364.tif 000018
【手続補正書】
【提出日】平成22年7月27日(2010.7.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報