(57)【要約】【課題】抵抗型メモリー素子が提供される。【解決手段】抵抗型メモリー素子は、下部電極と、前記下部電極の上に可変抵抗層と、前記可変抵抗層上の上部電極と、を含み、前記可変抵抗層は、前記上部電極と反応して酸化層を形成できる伝導性高分子層を含むことを特徴とする。【選択図】図４
2011119647.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極の上の可変抵抗層と、
前記可変抵抗層上の上部電極と、を含み、
前記可変抵抗層は、前記上部電極と反応して酸化層を形成できる伝導性高分子層を含むことを特徴とする抵抗型メモリー素子。
【請求項２】
前記伝導性高分子層は、ポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）｝とポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）｝の均一な混合物を含むことを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項３】
前記混合物は、前記ポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）｝と前記ポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）｝とが１：０．２〜１：５の割合で混合されることによって構成されることを特徴とする請求項２に記載の抵抗型メモリー素子。
【請求項４】
前記可変抵抗層は、前記上部電極と前記伝導性高分子との反応によって形成される酸化層をさらに含むことを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項５】
前記酸化層の厚さは、前記上部電極と前記下部電極との中に少なくとも１つに印加される電圧によって変わることを特徴とする請求項４に記載の抵抗型メモリー素子。
【請求項６】
前記上部電極と前記下部電極との中に少なくとも１つに印加される電圧によって前記可変抵抗層内の電荷捕捉サイト数が変化することを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項７】
前記下部電極と、前記可変抵抗層との間に介在する自然酸化層（ｎａｔｉｖｅ  ｏｘｉｄｅ）をさらに含むことを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項８】
少なくとも前記上部電極と前記下部電極のうちの１つは、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銀（Ａｒ）、白金（Ｐｔ）、及びタングステン（Ｗ）からなるグループから選択される少なくとも金属を含むことを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項９】
前記酸化層は、前記金属の酸化層であることを特徴とする請求項８に記載の抵抗型メモリー素子。
【請求項１０】
前記可変抵抗層は、前記上部電極と前記下部電極との中に少なくとも１つに印加される電圧によって複数の伝導度状態を有することを特徴とする請求項１に記載の抵抗型メモリー素子。
【請求項１１】
下部電極を形成する段階と、
前記下部電極の上に可変抵抗層を形成する段階と、
前記可変抵抗層の上に上部電極を形成する段階と、を含み、
前記可変抵抗層は、前記上部電極と反応して酸化層を形成できる伝導性高分子層を含むことを特徴とする抵抗型メモリー素子の形成方法。
【請求項１２】
前記上部電極を形成する間、前記上部電極と前記可変抵抗層との間に前記酸化層が形成されることを特徴とする請求項１１に記載の抵抗型メモリー素子の形成方法。
【請求項１３】
前記伝導性高分子層は、ポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）｝とポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）｝の均一な混合物を含むことを特徴とする請求項１１に記載の抵抗型メモリー素子の形成方法。
【請求項１４】
前記混合物は、前記ポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）｝と前記ポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）｝とが１：０．２〜１：５の割合で混合されることによって構成されることを特徴とする請求項１３に記載の抵抗型メモリー素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリー素子（Device）、及びその形成方法に関し、より詳細には抵抗型メモリー素子、及びその形成方法に関する。
【背景技術】
【０００２】
近年、広く使われる半導体メモリー素子の例には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子、  ＳＲＡＭ  （Ｓｔａｔｉｃ  ＲＡＭ）素子、フラッシュ（ｆｌａｓｈ）メモリー素子等が包含される。このような半導体メモリー素子は、揮発性（ｖｏｌａｔｉｌｅ）メモリー素子と不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリー素子とに分けられる。前記揮発性メモリー素子とは、電源供給が中断されると、メモリーセル（ｃｅｌｌ）に格納されたデータ（ｄａｔａ）を喪失するメモリー素子である。前記不揮発性メモリー素子の例は、ＤＲＡＭ及びＳＲＡＭを含む。前記不揮発性メモリー素子は、それに電源供給が中断されてもメモリーセルに格納されたデータをそのまま維持する。不揮発性メモリー素子の例は、フラッシュメモリー等を含む。
【０００３】
フラッシュメモリーは主に、デジタルカメラ、ＭＰ３プレーヤー、及び携帯電話機等に、それ自体に電源供給がなくてもデータを格納するために使われている。しかし前記フラッシュメモリーは、フローティングゲートに高電場で電荷を蓄積する構造であるので、セル構造が複雑であり、高集積化の障害要因になっている。このような上記制限を克服する新しい次世代半導体メモリー素子としては、強誘電体メモリー素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ：ＦＲＡＭ）、磁気メモリー素子（Ｍａｇｎｅｔｉｃ  ＲＡＭ：ＭＲＡＭ）、相転移メモリー素子（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ：ＰＲＡＭ）、抵抗型メモリー素子（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭ）等が提案されてきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００８−９５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、上述の問題点に鑑みてなされたもので、その目的は、高集積化に有利な抵抗型メモリー素子、及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
いくつかの実施形態において、前記課題を達成するための本発明による抵抗型メモリー素子は、下部電極と、前記下部電極の上の可変抵抗層（膜）と、前記可変抵抗層上の上部電極とを含み、前記可変抵抗層は、前記上部電極と反応して酸化層（膜）を形成する導電性高分子層（膜）を含む。
【０００７】
いくつかの実施形態では、前記導電性高分子層は、ポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）、以下「ＰＥＤＯＴ」｝とポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）、以下「ＰＳＳ」｝の均一な混合物を含む。前記均一な混合物は、ＰＥＤＯＴ：ＰＳＳ比が１：０．２〜１：５となるようにすることができる。
【０００８】
別の実施形態では、前記可変抵抗層は、前記上部電極と前記電導性高分子層との反応によって形成される酸化層をさらに含む。
【０００９】
さらなる実施形態では、前記酸化層の厚さは、前記上部電極と前記下部電極との中に少なくとも１つに印加される電圧によって変わる。又は／及び、前記上部電極と前記下部電極との中に少なくとも１つに印加される電圧によって前記可変抵抗層内の電荷捕捉サイト数が変化する。
【００１０】
またさらなる実施形態では、前記抵抗型メモリー素子は、前記下部電極と前記可変抵抗層との間の自然酸化層を含む。
【００１１】
またさらなる実施形態では、前記上部電極と前記下部電極の少なくとも１つは、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銀（Ａｒ）、白金（Ｐｔ）、及びタングステン（Ｗ）を含むグループから選択される少なくとも一つの金属を含む。前記上部電極と前記可変抵抗層との間の前記酸化層は、金属の酸化層でよい。
【００１２】
また、さらなる実施形態では、前記可変抵抗層は、前記上部電極と前記下部電極の少なくとも１つに印加される電圧によって、複数の電導状態を有することができる。
【００１３】
他の本願発明の実施形態では、前記抵抗型メモリー素子の形成方法は、下部電極形成、前記下部電極の上に可変抵抗層形成と、前記可変抵抗層上の上部電極形成を含み、前記可変抵抗層は、前記上部電極と反応して酸化層を形成でする電導性高分子から形成されることを特徴とする。
【００１４】
本発明の一実施形態による抵抗型メモリー素子は、均一な伝導性高分子の混合物を可変抵抗層として含み、外部電圧によって複数の伝導度状態を有するので、半導体素子の高集積化によって縮小されてもメモリーセルごとに均一な特性を示すことができる。
【図面の簡単な説明】
【００１５】
付随する図面は、本発明のさらなる理解のために含められ、組み込まれ、明細書の一部を構成する。図面は、本発明の代表的実施形態を図解し、記述とともに本発明の原理の説明に役立つであろう。
【図１】本発明の一実施形態による抵抗型メモリー素子の形成方法を示す工程断面図である。
【図２】本発明の一実施形態による抵抗型メモリー素子の形成方法を示す工程断面図である。
【図３】本発明の一実施形態による抵抗型メモリー素子の形成方法を示す工程断面図である。
【図４】本発明の一実施形態による抵抗型メモリー素子の形成方法を示す工程断面図である。
【図５Ａ】本発明の代表的な一実施形態によって製造された抵抗型メモリー素子の断面写真を示す図である。
【図５Ｂ】図５Ａの部分拡大図である。
【図５Ｃ】図５Ａの部分拡大図である。
【図６】本発明の代表的な一実施形態によって製造された抵抗型メモリー素子の電圧−電流グラフである。
【図７Ａ】図６のグラフで負の電圧を印加した時に得られたログスケールに変換したグラフである。
【図７Ｂ】図６のグラフで正の電圧を印加した時に得られたログスケールに変換したグラフである。
【図８】本発明の一実施形態による不揮発性記憶素子の適用例を示したメモリーシステムのブロック図である。
【発明を実施するための形態】
【００１６】
本発明の好ましい実施形態は、添付される図面と共に詳細に後述される。しかし、本発明は、以下に開示される実施形態に限定されるべきでなく、他の多様な形態に具現される。
【００１７】
むしろ、これらの実施形態は、本発明の開示が徹底され、完全となるように提供され、、当業者に発明の範囲を完全に伝えるために提供される。
【００１８】
文献のように明細書の全文にわたって数字は同一構成要素を示す。
【００１９】
本明細書において、層（又は薄層）が他の物質 「上」にあると言及される場合に、その層は、他の層、物質の上に直接形成されることができるか、或いはそれらの間に層が介在することができる。
【００２０】
また、第１、第２、第３等の用語が多様な層、又は工程（もしく操作）を説明するために使われたが、このような用語に限定されないと理解される。
【００２１】
これらの用語は、単にある層または工程を別の層または工程と区別するために使われる。以下の記載では、技術用語は、単に特定の代表的実施形態を説明するために使われ、本発明を制限しようとするものではない。単数形は、特定されない限り複数形を含めることができる。明細書で使われる「包含する（ｉｎｃｌｕｄｅ）」、「含む（ｃｏｍｐｒｉｓｅｓ）」、「包含している（ｉｎｃｌｕｄｉｎｇ）または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作、及び／又は素子は、１つ以上の他の構成要素、段階、動作、及び／又は素子の存在、又は追加を排除しない。
【００２２】
加えて、本明細書で記載される実施形態は、本発明の理想的な例示図である断面図又は平面図を参照して説明される。図面において、層（膜）、及び領域の厚みは、技術的内容の明確な説明のために誇張されたものである。したがって、製造技術、及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は、示した特定形態に制限されることでなく製造工程によって生成される形態の変化も含むものである。例えば、直角に示した蝕刻領域は、丸みをおびるか、或いは所定の曲率を有する形態であり得る。図面で例示された領域は、一般的な属性を有し、素子の領域の特定形態を例示する。それゆえに、発明の範囲を制限すると解釈されるべきではない。
【００２３】
以下、添付図面を参照して本発明の代表的実施形態を詳細に説明する。
【００２４】
図１乃至４は、本発明の一実施形態による抵抗型メモリー素子の形成工程を示す断面図である。
【００２５】
図１を参照すると、基板１の上に誘電層３を形成する。例えば、前記基板１は、シリコンで形成された半導体基板を含むことができ、又はポリエーテルスルホン（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ、ＰＥＳ）、ポリ（エチレンテレフタルレート）｛ｐｏｌｙ（ｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔｈａｌｔｅ）、ＰＥＴ｝、ポリカーボネート（Ｐｏｌｙｃａｒｂｏｎａｔｅ、ＰＣ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）のようなプラスチック基板を含めることができる。前記誘電層３には、シリコン酸化層、シリコン窒化層、又は有機高分子系列の誘電層を含めることができる。前記誘電層３は層間誘電層として使われることができる。前記誘電層３を形成する前に、前記基板１の上にトランジスターを形成することができる。そして、前記誘電層３の上に下部電極５を形成する。前記下部電極５は、アルミニウム（Ａｌ）、銅(Ｃｕ)、金(Ａｕ)、及び白金(Ｐｔ)のような金属、インジウム錫酸化物（Ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ、ＩＴＯ）のような透明素材、又は不純物がドープ（ｄｏｐｅｄ）されたシリコン形成されてもよい。前記下部電極５は、導電層をスパッタリングや、化学気相蒸着のような蒸着（ＣＶＤ）工程をを通して形成される導電層を含むことができる。前記下部電極５が平行した複数のライン形態を有するように形成するために蝕刻工程が進行されることができる。前記下部電極５が空気の中に露出される場合、前記下部電極５の上には自然酸化層７が形成されることができる。図１に示さないが、前記下部電極５の上にチタニウム（Ｔｉ）や、クロム（Ｃｒ）のような金属を含む接着層（ｇｌｕｅ  ｌａｙｅｒ）をさらに形成することができる。
【００２６】
図２を参照すると、前記自然酸化層７の上に可変抵抗層９を形成する。前記可変抵抗層９は、上部に配置される上部電極用金属と反応して前記金属と前記可変抵抗層９との間の界面に酸化層を形成できる電導性高分子層を含むことができる。前記伝導性高分子層は、望ましくポリ（３、４−エチレンジオキシチオフェン）｛ｐｏｌｙ３、４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）、以下、ＰＥＤＯＴと称する｝とポリ（スチレンスルホネート）｛ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）、以下ＰＳＳと称する｝の均一な混合物を含むことができる。前記ＰＥＤＯＴは、化学式１の構造を有する。
【００２７】
【化１】
2011119647.tif 000003
【００２８】
前記ＰＳＳは、化学式２の構造を有する。
【００２９】
【化２】
2011119647.tif 000004
【００３０】
前記均一混合物は、前記ＰＥＤＯＴ：ＰＳＳ比が望ましくは１：０．２〜１：５の比率とすることができる。前記可変抵抗層９は、ＰＥＤＯＴ：ＰＳＳの電導性高分子層を含んで形成される場合、スピンコーティングや、インクジェット（ｉｎｋ−ｊｅｔ）工程で形成されることができる。前記可変抵抗層９がスピンコーティングによって形成される場合、前記可変抵抗層９は、図２に示すように前記基板１の全面を覆うように形成される。前記可変抵抗層９がインクジェット工程によって形成される場合、前記下部電極５と後続の上部電極１１ａとの交差地点に前記可変抵抗層９を選択的に形成することが容易である。そのため、前記可変抵抗層９に対する蝕刻（エッチング）工程を必要とせず、したがって、全体工程をさらに単純化することを可能とする。
【００３１】
図３を参照すると、前記可変抵抗層９の上に上部電極層１１が形成される。前記上部電極層１１は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銀（Ａｒ）、白金（Ｐｔ）、及びタングステン（Ｗ）を含むグループで選択される少なくとも１つの金属を含むことができる。前記上部電極層１１が前記可変抵抗層の上に蒸着される時、前記可変抵抗層９内に含まれた酸素が、前記上部電極層１１と反応することによって、その界面に酸化層１３が形成される。即ち、前記上部電極層１１の下部が、酸化されて金属酸化層１３が形成されるように、前記可変抵抗層９内に結合された酸素の一部が分解されて、前記上部電極層１１の金属と結合する。この時、前記可変抵抗層９内で酸素が結合された所に電荷補足（タラップ）サイトが形成される。最初の形成の際に、前記電荷補足サイトの数は、電圧を印加する前には特定の値をとることができる。引き続き抵抗型メモリー素子を動作させるために電圧を印加すると、前記電荷捕捉サイトの数は、印加される電圧によって変えることができる。
【００３２】
図４を参照すると、前記上部電極層１１をパターニングして複数の平行なるライン形態を有する、上部電極１１ａを形成する。前記上部電極１１ａは、前記下部電極５と交差され得る。このため、本発明による抵抗型メモリー素子を形成することができる。抵抗型メモリー素子に電圧を印加する前に前記上部電極１１ａと前記可変抵抗層９との間に位置する酸化層１３の厚さＴは、最初形成の際に、特定の値を有することができる。前記抵抗型メモリー素子に電圧を印加すると、印加される電圧によって前記酸化層１３の厚さＴは、変化することができる。前記上部電極と前記下部電極との間の電気抵抗は、前記酸化層の厚さが減少するほど、そして前記電荷補足サイト数が増加するほど小さくなる。このような電荷補足サイト数と前記酸化層の厚さとの相関関係によって前記抵抗型メモリー素子の動作特性は変化することができる。
【００３３】
図５Ａは、本発明の一実験例によって製造された抵抗型メモリー素子の断面写真を示す。図５Ｂと５Ｃは、図５Ａの部分拡大図である。
【００３４】
図５Ａ、５Ｂ、及び５Ｃを参照すると、シリコン（Ｓｉ）基板の上にシリコン酸化層（ＳｉＯ2）が絶縁層として形成され、前記シリコン酸化層の上に下部電極（Ｂｏｔｔｏｍｅ  ｌｅｃｔｒｏｄｅ、ＢＥ）としてアルミニウム（Ａｌ）層が形成された。そして前記下部電極ＢＥの上に、可変抵抗層としてＰＥＤＯＴ：ＰＳＳ比が１：２．２であるＰＥＤＯＴとＰＳＳの混合物を含む伝導性高分子層が約７０ｎｍ厚さに形成された。そして、前記可変抵抗層の上に上部電極（Ｔｏｐ  ｅｌｅｃｔｒｏｄｅ、ＴＥ）としてアルミニウム（Ａｌ）層が形成された。図５Ｂに示すように、上部電極ＴＥとＰＥＤＯＴ：ＰＳＳ層との間に、酸化アルミニウム（Ａｌ2Ｏ3）層が約４ｎｍの厚さに形成された。又は、図５Ｃで分かるように、前記下部電極ＢＥの上に自然酸化層として酸化アルミニウム（Ａｌ2Ｏ3）層が約２．５ｎｍの厚さに形成された。本実験例によって形成された抵抗型メモリー素子において、前記可変抵抗層内に形成された電化補足サイトの密度は、約１ｘ１０17個／ｃｍ3以上であった。
【００３５】
次には、図５Ａに示した抵抗型メモリー素子に電圧を印加した時の電圧−電流特性を、図６と、７Ａ、及び７Ｂを通じて説明する。図６は、本発明の一実施形態によって製造された抵抗型メモリー素子の電圧−電流グラフである。図７Ａは、図６のグラフで負の電圧を印加した時のデータを利用してログスケールに変換したグラフである。図７Ｂは、図６のグラフで正の電圧を印加した時のデータを利用してログスケールに変換したグラフである。
【００３６】
図６、７Ａ、及び７Ｂを参照すると、前記下部電極に接地電圧を印加させ、前記上部電極に負の電圧を印加する。前記負の電圧の絶対値が増加するに従い、前記抵抗型メモリー素子で検知される電流密度は、曲線（１）に沿って変化する。この時、前記上部電極と前記可変抵抗層との間に位置する酸化層（図５Ｂではアルミニウム酸化層）の厚さを、徐々に減少させることができる。反対に前記可変抵抗層内の電荷補足サイトの数は減少することができる。前記電圧が約−４Ｖの転位（Ｖｒｅｓｅｔ）１以下に減少すると、前記電流密度は急激に増加する。この時、前記抵抗型メモリー素子は、オフ状態からオン状態に変わる。以後、再び前記上部電極に印加する負の電圧の絶対値が減少すると、前記抵抗型メモリー素子で検出される電流密度は、曲線（２）に沿って変化する。前記上部電極に印加される電圧が正の電圧に変わると、検出される電流密度は、曲線（３）に沿って変化する。そして、約４Ｖである転位（Ｖｒｅｓｅｔ）２以上になると、前記抵抗型メモリー素子は、オン状態から再びオフ状態に変わる。以後、前記電圧が減少すると、前記電流密度は、曲線（４）に沿って変化する。図６のグラフは、同一電圧で相異なる２つの状態の導電率を示す。曲線（２）と（３）は、オン状態である高伝導度状態を示し、曲線（１）と（４）は、オフ状態である低伝導度状態を示す。
【００３７】
前記可変抵抗層に低電圧が印加されると、電流が電圧に比例（Ｉ∝Ｖ）するオーム性電流（ｏｈｍｉｃ  ｃｕｒｒｅｎｔ）が流れ、高電圧が印加されると、電流が電圧の自乗に比例（Ｉ∝Ｖ2）する空間電荷制限電流（ＳＣＬＣ）が流れる。このような空間電荷制限電流は、誘電体層内部に存在する電荷捕捉（ｃｈａｒｇｅ  ｔｒａｐ）によって形成される。誘電体層内部に存在する電荷捕捉での電荷捕獲が捕捉がない状態では、空間電荷制限電流（ｔｒａｐ−ｕｎｆｉｌｌｅｄ  ＳＣＬＣ）が流れ、電荷捕捉に電荷が捕獲された状態では充填した空間電荷制限電流（ｔｒａｐ−ｆｉｌｌｅｄ  ＳＣＬＣ）が流れる。このような空間電荷制限電流は、下記の等式（１）によって規定される。
【００３８】
【数１】
2011119647.tif 000005
【００３９】
ここで、Ｊは、電流密度、εは、誘電率、μは、電荷の移動度、Ｖは、電圧、ｄは、誘電体層の厚さである。
【００４０】
等式（１）中、θは、自由電荷密度ｎと捕捉された電荷密度ｎtの割合であり、等式（２）として表わされる。
【００４１】
【数２】
2011119647.tif 000006
【００４２】
そして、本発明の誘電体層を含むメモリー素子の閾値電圧ＶT（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）は、捕捉サイトが完全に充填された制限電圧（ｔｒａｐ−ｆｉｌｌｅｄ  ｌｉｍｉｔ  ｖｏｌｔａｇｅ）として定義することができ、これは等式（３）で表現される。  
【００４３】
【数３】
2011119647.tif 000007
【００４４】
ここで、Ｎtは、捕捉密度を示す。
【００４５】
等式（３）によると、空間電荷制限電流を利用した抵抗メモリー素子は、誘電体層の誘電率、電荷捕捉（タラップ）密度、誘電体薄層の厚さ等を調節することによって、メモリー素子に流れる電流と閾値電圧とを制御することができる。
【００４６】
ここで、誘電体薄層内部に存在する電荷捕捉は、電子、或いは正孔の中に何れか１つの種類の電荷のみを捕獲する。このような電荷捕捉が誘電体層内部で垂直方向へ、即ち、上部と下部に不均一に分布される場合、外部で印加される電圧の方向によって薄層内部に流れる電流は、完全に充填されたＳＣＬＣ(空間電荷制限電流)と捕捉サイトが空いているＳＣＬＣ(空間電荷制限電流)とに分けることができる。上述した２種類の電流状態では電気伝導率が相異なり、閾値電圧以上の電圧が印加される場合、他の状態に転換され得る。このような現象を利用して抵抗不揮発性メモリー素子を製作でき、誘電体の種類と捕捉特性とによって、不揮発性メモリー素子の性能を制御することができる。
【００４７】
前記抵抗型メモリー素子は、本発明の代表的実施形態によれば、電荷捕捉密度が相異する複数の層構造を有する誘電体層を含めることができる。
【００４８】
したがって、本発明のように電荷捕捉密度が相違する複数の層構造を有する誘電体層を具備する場合、各々の層に印加される実効的電圧を制御でき、誘電体層内の複数の層は、その厚さと誘電率とによって、各層に印加される電界の強さを決定でき、これを調節して優秀な動作特性を有する不揮発性メモリー素子を具現することができる。
【００４９】
図８は、本発明の一実施形態による抵抗型メモリー素子の適用例を示したメモリーシステムのブロック図である。
【００５０】
図８を参照すると、本発明によるメモリーシステム１０００は、不揮発性メモリー素子１１００（例えば、本発明の抵抗型メモリー素子ＲＲＡＭ）及びメモリーコントローラ１２００に構成される半導体メモリー素子１３００、システムバス１４５０に電気的に連結した中央処理処置（ＣＰＵ）１５００、使用者インターフェース１６００、電源供給素子１７００を含む。
【００５１】
不揮発性メモリー素子１１００には、使用者インターフェース１６００を通じて提供されるか、或いはＣＰＵ１５００によって、処理されたデータがメモリーコントローラ１２００を通じて格納されることができる。不揮発性メモリー素子１１００は、半導体ディスク素子（ＳＳＤ）を構成することができる。不揮発性メモリー素子１１００がＳＳＤを用いて構成された場合、メモリーシステム１０００の演算速度を極めて速くすることができる。
【００５２】
図８に示さないが、本発明によるメモリーシステム１０００には応用半導体素子（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等をさらに含むことが可能であることは当業者に自明である。
【００５３】
メモリーシステム１０００はまた、ＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリーカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信／受信することができるあらゆる素子に適用することができる。
【００５４】
また、本発明による不揮発性メモリー素子１１００、又はメモリーシステム１０００は、多様な形態のパッケージに実装され得る。例えば、本発明による不揮発性メモリー素子１１００、又はメモリーシステム１０００のパッケージは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＴＳＯＰ）、  Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）及びＷａｆｅｒ−ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）を含む。
【００５５】
以上に記載さるように、本発明の代表的実施形態によれば抵抗型メモリー素子は、可変抵抗層として均一な伝導性ポリマー混合物を含み、外部電圧によって複数の伝導率を有する。したがって、抵抗型メモリー素子は、半導体素子の高集積化によってそのサイズが小さくなったとしても、それぞれの記憶素子に均一な特性を供給することができる。
【００５６】
添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態に実施成り得るということを理解することができる。したがって、以上で上述した実施形態にはあらゆる面で例示的なことであり、限定的でないことを理解しなければならない。
【符号の説明】
【００５７】
１            基板
３            絶縁層
５            下部電極
７            自然酸化層
９            可変抵抗層
１１、１１ａ  上部電極層
１３          金属酸化層
【図１】
2011119647.tif 000008
【図２】
2011119647.tif 000009
【図３】
2011119647.tif 000010
【図４】
2011119647.tif 000011
【図６】
2011119647.tif 000012
【図７Ａ】
2011119647.tif 000013
【図７Ｂ】
2011119647.tif 000014
【図８】
2011119647.tif 000015
【図５Ａ】
2011119647.tif 000016
【図５Ｂ】
2011119647.tif 000017
【図５Ｃ】
2011119647.tif 000018