(57)【要約】【課題】固体撮像装置において、深い位置からの電荷転送を改善し、飽和電荷量Ｑｓの増加を図る。【解決手段】光電変換部と複数の画素トランジスタからなる画素が配列された画素領域を備える。画素トランジスタのうちの転送トランジスタは、半導体基板の表面に形成された平面型転送ゲート電極４２と、平面型転送ゲート電極と絶縁されて平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に埋め込まれた縦型転送ゲート電極４３とを有する。【選択図】図３
2011159756.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と複数の画素トランジスタからなる画素が配列された画素領域を備え、
前記画素トランジスタのうちの転送トランジスタは、
半導体基板の表面に形成された平面型転送ゲート電極と、
前記平面型転送ゲート電極と電気的に絶縁されて該平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に埋め込まれた縦型転送ゲート電極とを有する
固体撮像装置。
【請求項２】
前記平面型転送ゲート電極と前記縦型転送ゲート電極とに、独立に異なる電位が与えられる
請求項１記載の固体撮像装置。
【請求項３】
前記平面型転送ゲート電極と前記縦型転送ゲート電極に、異なるタイミングで前記電位が与えられる
請求項２記載の固体撮像装置。
【請求項４】
前記平面型転送ゲート電極と前記縦型転送ゲート電極が、それぞれ異なる仕事関数の材料で形成され、
前記平面型転送ゲート電極と前記縦型転送ゲート電極に、独立または共通の電位が与えられる
請求項３記載の固体撮像装置。
【請求項５】
前記平面型転送ゲート電極と前記縦型転送ゲート電極が、それぞれ異なる仕事関数の材料で形成され、
前記平面型転送ゲート電極と前記縦型転送ゲート電極に、独立または共通の電位が与えられる請求項１記載の固体撮像装置。
【請求項６】
前記平面型転送ゲート電極の下のゲート絶縁膜と、前記縦型転送ゲート電極の周囲下のゲート絶縁膜の膜厚が異なる
請求項４乃至５のいずれかに記載の固体撮像装置。
【請求項７】
前記平面型転送ゲート電極の下のゲート絶縁膜と、前記縦型転送ゲート電極の周囲下のゲート絶縁膜の材料が異なる
請求項６記載の固体撮像装置。
【請求項８】
前記縦型転送ゲート電極の周囲下のゲート絶縁膜が、負の固定電荷を持つ材料膜を有して形成される
請求項７記載の固体撮像装置。
【請求項９】
前記光電変換部が、半導体基板の表面近傍に形成したｐｎ接合と、前記半導体基板の内部に形成したｐｎ接合とを有する複数段のフォトダイオードで形成される
請求項７記載の固体撮像装置。
【請求項１０】
半導体基板の前記画素トランジスタが形成された表面側に配線層が形成され、
前記半導体基板の裏面側から入射光が入射される
請求項８記載の固体撮像装置。
【請求項１１】
画素領域の画素を形成すべき半導体基板に、光電変換部、転送トランジスタの平面型転送トランジスタ及び他の画素トランジスタを形成する工程と、
前記半導体基板の表面にゲート絶縁膜を介して形成された平面型転送ゲート電極を貫いて垂直方向に前記半導体基板の内部に至る縦型孔を形成する工程と、
前記縦型孔の内壁面にゲート絶縁膜を形成する工程と、
前記縦型孔内に縦型転送ゲート電極を埋め込み、平面型転送ゲート電極と縦型ゲート電極を有する転送トランジスタを形成する工程と
を有する固体撮像装置の製造方法。
【請求項１２】
前記縦型孔を形成する工程の後に、ライトエッチング処理して前記縦型孔内に臨む前記ゲート絶縁膜の一部を除去する工程を
有する請求項１１記載の固体撮像装置の製造方法。
【請求項１３】
前記縦型孔の内壁面のゲート絶縁膜を、熱酸化による絶縁膜、または低温原子層堆積法による高誘電率絶縁膜で形成し、
前記縦型孔内に埋め込む縦型転送ゲート電極を、不純物ドープしながらポリシリコンを成膜した導電性ポリシリコン膜、または金属膜で形成する
請求項１２記載の固体撮像装置の製造方法。
【請求項１４】
光学レンズと、
固体撮像装置と、
前記固体撮像装置の出力信号を処理する信号処理回路を備え、
前記固体撮像装置は、
光電変換部と複数の画素トランジスタからなる画素が配列された画素領域を備え、
前記画素トランジスタのうちの転送トランジスタが、
半導体基板の表面に形成された平面型転送ゲート電極と、
前記平面型転送ゲート電極と電気的に絶縁されて該平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に埋め込まれた縦型転送ゲート電極とを有する
電子機器。
【請求項１５】
前記平面型転送ゲート電極と前記縦型転送ゲート電極とに、独立に異なる電位が与えられる
請求項１４記載の電子機器。
【請求項１６】
半導体基板に形成された第１ソース領域、第２ソース領域及びドレイン領域と、
前記第１ソース領域と前記ドレイン領域間にゲート絶縁膜を介して前記半導体基板上に形成された平面型ゲート電極と、
前記平面型ゲート電極を貫通して垂直方向に前記半導体基板の内部にゲート絶縁膜を介して埋め込まれた縦型ゲート電極と、
前記第２ソース領域から前記縦型ゲート電極まで延長する第２ソース領域延長部と
を有する三次元ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法、及びこの固体撮像装置を備えたカメラなどの電子機器に関する。
【背景技術】
【０００２】
固体撮像装置としてＣＭＯＳ固体撮像装置が知られている。このＣＭＯＳ固体撮像装置は、フォトダイオードと複数の画素トランジスタにより１画素を形成し、複数の画素を２次元配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し蓄積する光電変換素子であり、複数の画素トランジスタはフォトダイオードからの信号電荷を転送し、信号として読み出す素子である。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのＭＯＳトランジスタで構成することができる。あるいは選択トランジスタを省略した３つのＭＯＳトランジスタで構成することができる。
【０００３】
ＣＭＯＳ固体撮像装置は、年々多画素化の要求により単位画素の微細化が進行しており、飽和電荷量（例えば飽和電子量）Ｑｓなどの撮像特性を保持したまま微細化をすることが困難になってきている。すなわち、単位画素の面積が小さくなってもノイズや加工限界により小さく出来ない画素トランジスタによりフォトダイオードに割ける面積が減ってしまい単位面積当たりの飽和電荷量が維持できず画素の微細化が困難となる。そこで、フォトダイオードを形成するｐｎ接合を、画素トランジスタよりも深い半導体基板内部に形成し単位画素面積全域をフォトダイオードにする。この構成で飽和電荷量Ｑｓを確保し、半導体基板内部深いｐｎ接合からの電荷転送を、縦型転送トランジスタを形成して実現することにより画素の微細化を図ったＣＭＯＳ固体撮像装置が提案されている（特許文献１参照）。
【０００４】
図２２に、かかるＣＭＯＳ固体撮像装置の画素の要部断面構造を示す。このＣＭＯＳ固体撮像装置１１１は、基板裏面から光を照射する裏面照射型の固体撮像素子である。このＣＭＯＳ固体撮像装置１１１では、半導体基板１１２の表面側に、各画素を構成する画素トランジスタ、本例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３が形成される。これら画素トランジスタの下部にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、半導体基板１１２の内部に電荷蓄積領域となる高不純物領域（ｎ＋領域）１１３Ａと低不純物領域（ｎ領域）１１３Ｂからなるｎ型半導体領域１１３と、その表面側の高不純物濃度のｐ型半導体領域（ｐ＋領域）１１４とにより構成される。
【０００５】
縦型転送トランジスタＴｒ１は、半導体基板１１２の表面から深さ方向にフォトダイオードＰＤのｎ型の高濃度不純物領域（ｎ＋領域）１１３Ａ内に達する縦溝１１０内にゲート絶縁膜１１５を介して埋め込んだ柱状の転送ゲート電極１１６を有して構成される。半導体基板１１２の表面にはゲート絶縁膜１１５に接するようにフローティングディフージョン（ＦＤ）となるｎ型のソース・ドレイン領域１１７が形成される。縦型転送トランジスタＴｒ１の転送ゲート電極１１６は、単位画素１３１の中心、すなわちフォトダイオードＰＤの中心に相当する位置に形成される。フォトダイオードＰＤの高不純物濃度領域（ｎ＋領域）１１３Ａ内に形成されたゲート絶縁膜１１５を取り囲むように、高不純物濃度のｐ型半導体領域（ｐ＋領域）１２１が形成される。
【０００６】
リセットトランジスタＴｒ２は、半導体基板１１２の表面側の一対のｎ型のソース・ドレイン領域１１７及び１１８とゲート絶縁膜を介して形成されたリセットゲート電極１２３とにより構成される。増幅トランジスタＴｒ３は、半導体基板１１２の表面側の一対のｎ型のソース・ドレイン領域１１９及び１２０と、ゲート絶縁膜を介して形成された増幅ゲート電極１２４とにより構成される。さらに、これら画素トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）が形成された半導体基板１１２の上に、層間絶縁膜１２５を介して複数層の配線１２６を形成した多層配線層が形成される。さらに、図示しないが、半導体基板１１２の裏面には、カラーフィルタ及びその上の各画素に対応した位置にオンチップマイクロレンズ等が形成される。図２２において、符号１３０は画素分離領域を示す。符号１３１は単位画素を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２２３０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記固体撮像装置１１１において、イオン注入によって基板内部深くにｐｎ接合を形成すると、不純物プロファイルが基板表面付近に形成した場合に比べて緩慢となり、単位面積当たりの接合容量が十分に確保でき難い。すなわち、飽和電荷量Ｑｓの確保が難しい。
【０００９】
また、基板垂直方向に電荷を転送する縦型トランジスタを形成する場合、熱酸化によるゲート絶縁膜１１５は、垂直方向に開口した縦溝１１０の異なるシリコン面方位が混在する内壁面に形成される。酸化レートの面方位依存性により、熱酸化膜の薄くなった部分や縦溝底部や縦溝入口の三次元構造に起因して、電界集中する領域の信頼性を確保するために、ゲート絶縁膜は、表面型トランジスタに要求されるゲート絶縁膜厚よりも厚く設定する必要がある。厚いゲート絶縁膜を採用すると、表面型トランジスタの性能が従来よりも低下したり、従来トランジスタのデバイスパラメータの再利用が不能となったりする。
【００１０】
また、縦型転送トランジスタの周囲下にはシリコン／絶縁膜界面が存在するため、その界面からの暗電流の発生により、白点が悪化してしまう。この暗電流を抑制するために、縦型転送ゲート電極の周囲下のゲート絶縁膜とシリコンとの界面にイオン注入によりｐ型半導体領域を形成することが考えられる。このｐ型半導体領域の不純物分布と縦型転送トランジスタの位置関係が、リソグラフィの合わせずれにより変動すると、縦型転送トランジスタの電荷転送能力、上記ｐ型半導体領域によるホールピニング能力が変動する。このような変動は、固体撮像装置を量産したときに特性がばらつく原因となる。
【００１１】
さらに、縦型トランジスタを形成する際に垂直電極に一般的なデュアルゲートプロセスで形成される周辺のＣＭＯＳ回路用のゲート電極材料であるノンドープのポリシリコンを用いると、ある深さ以上はイオン注入による不純物ドープと熱拡散だけでは導体化できないので、プロセス中に不純物をドープしながら成膜を行うか、金属などの別材料を埋める必要がある。ところがどちらにせよ従来のポリシリコンでない材料が周辺回路のトランジスタ領域に成膜されるのでその別材料を取り除いてポリシリコンを成膜し直すか、すでに不純物ドープされたポリシリコンに反対の導電型の不純物を打ち返して電極にする必要がある。このように電極を形成するプロセスが変わる、または電極そのものの不純物量が変わることにより周辺回路の特性が変動してしまう。また、電極材料の着け剥がしは工程数の増大を招き、加工歩留まりを悪化させる原因となる。ここで、デュアルゲートプロセスとは、ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタに異なる仕事関数のゲート材料を作り分けるプロセスである。一般的には、ノンドープのポリシリコン膜に対して、リソグラフィによるパターニングとイオン注入で作り分けるプロセスである。
【００１２】
本発明は、上述の点に鑑み、従来の固体撮像装置に半導体基板の深い位置に形成したｐｎ接合とそこからの電荷転送を行う縦型転送トランジスタを追加して単位面積当たりの飽和電荷量Ｑｓを増大させ得る固体撮像装置とその製造方法を提供するものである。
本発明は、上記固体撮像装置を備えたカメラ等の電子機器を提供するものである。
本発明は、上記固体撮像装置の画素トランジスタのうちの転送トランジスタに適用可能な三次元トランジスタを提供するものである。
【課題を解決するための手段】
【００１３】
本発明に係る固体撮像装置は、光電変換部と複数の画素トランジスタからなる画素が配列された画素領域を備える。光電変換部は従来の固体撮像装置と同様に半導体基板表面近くに設けられたｐｎ接合と半導体基板深くに設けられたｐｎ接合を備える。画素トランジスタのうちの転送トランジスタは、半導体基板の表面に形成された平面型転送ゲート電極と、平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に埋め込まれた縦型転送ゲート電極とを有する。平面型転送ゲート電極と縦型転送ゲート電極とは、互いに電気的に絶縁されている。
【００１４】
本発明の固体撮像装置では、転送トランジスタが平面型転送ゲート電極と縦型転送ゲート電極を有し、互いのゲート電極が電気的に絶縁されているので、平面型転送ゲート電極と縦型転送ゲート電極に独立の電位を与えることができる。
【００１５】
本発明に係る固体撮像装置の製造方法は、画素領域の画素を形成すべき半導体基板に、光電変換部、転送トランジスタの平面型転送トランジスタ及び他の画素トランジスタを形成する工程を有する。次いで、半導体基板の表面にゲート絶縁膜を介して形成された前記平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に至る縦型孔を形成する工程と、縦型孔の内壁面にゲート絶縁膜を形成する工程を有する。次いで、縦型孔内に縦型転送ゲート電極を埋め込み、平面型転送ゲート電極と縦型ゲート電極を有する転送トランジスタを形成する工程を有する。
【００１６】
本発明に係る固体撮像装置の製造方法では、平面型転送ゲート電極を貫いて半導体基板の内部に至る縦型孔を形成し、縦型孔の内壁面にゲート絶縁膜を形成した後、縦型孔内に縦型転送ゲート電極を埋め込んでいる。これによって、互いに電気的に絶縁された平面型転送ゲート電極と縦型転送ゲート電極を有する転送トランジスタが形成される。
【００１７】
本発明に係る電子機器は、光学レンズと、固体撮像装置と、固体撮像装置の出力信号を処理する信号処理回路を備える。固体撮像装置は、光電変換部と複数の画素トランジスタからなる画素が配列された画素領域を備える。画素トランジスタのうちの転送トランジスタは、半導体基板の表面に形成された平面型転送ゲート電極と、平面型転送ゲート電極を貫いて垂直方向に半導体基板の内部に埋め込まれた縦型転送ゲート電極とを有する。平面型転送ゲート電極と縦型転送ゲート電極とは、互いに電気的に絶縁されている。
【００１８】
本発明に係る三次元ＭＯＳトランジスタは、半導体基板の表面に形成された第１ソース領域、第２ソース領域及びドレイン領域と、第１ソース領域とドレイン領域間にゲート絶縁膜を介して前記半導体基板上に形成された平面型ゲート電極を有する。さらに本発明は、平面型ゲート電極を貫通して垂直方向に半導体基板の内部にゲート絶縁膜を介して埋め込まれた縦型ゲート電極と、第２ソース領域から半導体基板内部を通り、縦型ゲート電極まで延長する第２ソース領域延長部とを有する。
【００１９】
本発明の三次元トランジスタでは、縦型ゲート電極にオン電圧を印加しても、平面型ゲート電極にオン電圧を印加しないと、ソース領域からドレイン領域へ電流が流れない。縦型ゲート電極にオン電圧を印加しなくとも、平面型ゲート電極にオン電圧を印加したときにはソース領域からドレイン領域へ電流が流れる。縦型ゲート電極と平面型ゲート電極共にオン電圧が印加されると、縦型ゲート電極の周りに平行チャネルが形成され、平面型トランジスタの実効チャネル幅が広がり、ソース領域からドレイン領域への電流値が増加する。また、縦型ゲート電極にオン電圧が印加されると第２のソース領域から平面型ゲート電極下部のチャネル領域へのチャネルが形成され、平面型ゲート電極にオン電圧が印加されたときに第２ソース領域からドレイン領域への電流が流れる。
【発明の効果】
【００２０】
本発明に係る固体撮像装置によれば、平面型転送ゲート電極と縦型転送ゲート電極の電位を独立に制御できるので、縦型転送ゲート電極に与える最適な電位によって、垂直方向電界が作られ、シリコン内部の深い位置からの電荷転送を改善することができる。このことにより、単位面積当たりの飽和電荷量Ｑｓを増大させることができる。
【００２１】
本発明に係る固体撮像装置の製造方法によれば、転送トランジスタの平面型転送ゲート電極と絶縁膜、と縦型ゲート電極と絶縁膜の材料、膜厚を独立に決められるので既存の平面型固体撮像素子の画素トランジスタや周辺回路のデバイスパラメータを変えずに縦型ゲート電極による縦方向電荷転送機能を追加して飽和電荷量の大きい固体撮像素子を製造することが出来る。
【００２２】
本発明に係る電子機器によれば、上記固体撮像装置を備えるので、画素が微細化されても単位面積当たりの飽和電荷量Ｑｓが大きく感度とダイナミックレンジの大きい電子機器を提供することができる。
【００２３】
本発明に係る三次元トランジスタによれば、２方向電流を制御することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の各実施の形態に適用される固体撮像装置の一例を示す概略構成図である。
【図２】単位画素の一例を示す等価回路図である。
【図３】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略断面図である。
【図４】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略平面図である。
【図５】本発明に係る転送パルスの駆動波形及びタイミング図（第１例）である。
【図６】本発明に係る転送パルスの駆動波形及びタイミング図（第２例）である。
【図７】本発明に係る転送パルスの駆動波形及びタイミング図（第３例）である。
【図８】本発明に係る転送パルスの駆動波形及びタイミング図（第４例）である。
【図９】本発明に係る転送パルスの駆動波形及びタイミング図（第５例）である。
【図１０】本発明に係る転送パルスの駆動波形及びタイミング図（第６例）である。
【図１１】Ａ〜Ｂ  本発明に係る固体撮像装置の製造方法の第１例を示す製造工程図（その１）である。
【図１２】Ｃ〜Ｄ  本発明に係る固体撮像装置の製造方法の第１例を示す製造工程図（その２）である。
【図１３】Ａ〜Ｂ  本発明に係る固体撮像装置の製造方法の第２例を示す製造工程図（その１）である。
【図１４】Ｃ〜Ｄ  本発明に係る固体撮像装置の製造方法の第２例を示す製造工程図（その２）である。
【図１５】本発明に係る固体撮像装置の第４実施の形態を示す要部の概略断面図である。
【図１６】本発明に係る固体撮像装置の第４実施の形態を示す要部の概略平面図である。
【図１７】本発明に係る固体撮像装置の第５実施の形態を示す要部の概略断面図である。
【図１８】本発明の第６実施の形態に係る電子機器の概略構成図である。
【図１９】本発明の第７実施の形態に係る三次元トランジスタの概略構成図である。
【図２０】図１９の概略断面図である。
【図２１】本発明の三次元トランジスタの等価回路図である。
【図２２】従来の固体撮像装置の一例を示す概略断面図である。
【発明を実施するための形態】
【００２５】
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＣＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例と製造方法例）
３．第２実施の形態（固体撮像装置の構成例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（固体撮像装置の構成例）
６．第５実施の形態（固体撮像装置の構成例）
７．第６実施の形態（電子機器の構成例）
８．第７実施の形態（三次元トランジスタの構成例）
【００２６】
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の各実施の形態に適用されるＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に光電変換部を含む複数の画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有したいわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、前述したように、３トランジスタ、４トランジスタで構成することができる。
【００２７】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
【００２８】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００２９】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走する。そして、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
【００３０】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３１】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３２】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００３３】
図２は、単位画素２１の等価回路図である。本例に係る単位画素２１は、光電変換部となるフォトダイオードＰＤと、４つの画素トランジスタとから構成される。４つの画素トランジスタは、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３および選択トランジスタＴｒ４から構成される。ここでは、これら画素トランジスタＴｒ１〜Ｔｒ４として、例えばｎチャネルのＭＯＳトランジスタが用いてられる。
【００３４】
フォトダイオードＰＤは、転送トランジスタＴｒ１に接続される。転送トランジスタＴｒ１は、フローティングディフージョン部ＦＤを介してリセットトランジスタＴｒ２に接続される。フォトダイオードＰＤで光電変換され、ここに蓄積された信号電荷（ここでは、電子）は、転送トランジスタＴｒ１のゲートに転送パルスφＴＲＧが与えられることによってフローティングディフージョン部ＦＤに転送される。
【００３５】
フローティングディフージョン部ＦＤは、増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のドレイン及びリセットトランジスタＴｒ２のドレインは、電源ＶＤＤが接続される。ここでは、リセットトランジスタＴｒ２のソース（転送トランジスタＴｒ１のドレイン）がフローティングディフージョン部ＦＤとして構成される。フォトダイオードＰＤからフローティングディフージョン部ＦＤへの信号電荷の転送に先立って、リセットゲートにリセットパルスφＲＳＴが与えられることによってフローティングディフージョン部ＦＤの電位がリセットされる。
【００３６】
増幅トランジスタＴｒ３のソースが、選択トランジスタＴｒ４のドレインに接続され、選択トランジスタのソースが垂直信号線９に接続される。選択トランジスタＴｒ４のゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、画素２が選択される。増幅トランジスタＴｒ３は、リセットトランジスタＴｒ２によってリセットした後のフローティングディフージョン部ＦＤの電位をリセットレベルとして選択トランジスタＴｒ４を介して垂直信号線９に出力する。さらに増幅トランジスタＴｒ３は、転送トランジスタＴｒ１によって信号電荷を転送した後のフローティングディフージョン部ＦＤの電位を信号レベルとして選択トランジスタＴｒ４を介して垂直信号線９に出力する。なお、選択トランジスタＴｒ４については、電源ＶＤＤと増幅トランジスタＴｒ３のドレインとの間に接続した構成を採ることも可能である。このときは、増幅トランジスタＴｒ３のソースが垂直信号線９に接続される。
【００３７】
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図３及び図４に、本発明に係る固体撮像装置の第１実施の形態を示す。本実施の形態は、単位画素２１を配列したＣＭＯＳ固体撮像装置に適用した場合である。図３は画素領域３の要部の概略断面図であり、図４は光電変換部であるフォトダイオードと転送トランジスタの部分を示す概略平面図である。
【００３８】
第１実施の形態に係る固体撮像装置３１は、図３及び図４に示すように、半導体基板３２の画素領域３に、光電変換部となるフォトダイオードＰＤと画素トランジスタとからなる複数の単位画素２１が２次元配列される。半導体基板３２としては、第１導電型、例えばｎ型の半導体基板、あるいは第２導電型、例えばｐ型の半導体基板を用いることができる。半導体基板３２を半導体ウェル領域に置き換えることもできる。本例ではｎ型の半導体３２に、ｐ型の半導体ウェル領域３３を形成し、このｐ型半導体ウェル領域３３にフォトダイオードＰＤと画素トランジスタが形成される。各単位画素２１は、素子分離領域３７により分離される。
【００３９】
画素トランジスタのうち、転送トランジスタＴｒ１は、基板表面上にゲート絶縁膜４１ａを介して形成した平面型転送ゲート電極４２と、この平面型転送ゲート電極４２を貫いて垂直方向に基板内部に埋め込まれた縦型転送ゲート電極４３とを有して形成される。縦型転送ゲート電極４３は、平面型転送ゲート電極４２を貫くように半導体基板に垂直に形成した縦型孔４４内にゲート絶縁膜４１ｂを介して埋め込まれる。平面型転送ゲート電極４２と縦型転送ゲート電極４３とは、互いにゲート絶縁膜により電気的に絶縁される。縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂとシリコン基板、すなわち半導体ウェル領域３３との界面には、暗電流及び白点を抑制するための、縦方向のｐ型半導体領域４５が形成される。すなわち、転送トランジスタＴｒ１は，縦型転送ゲート電極４３を有する縦型トランジスタと、平面型転送ゲート電極４２を有する平面型トランジスタで構成される。
【００４０】
フォトダイオードＰＤは、ｐ型半導体ウェル領域３３の深さ方向に複数のフォトダイオードを積層して構成される。この複数段のフォトダイオードでは、電荷蓄積時に隣接するフォトダイオード間で一方のフォトダイオードの蓄積電荷が溢れたときは他方のフォトダイオードに移動できるように構成される。
【００４１】
本例のフォトダイオードＰＤは、ｐ型半導体ウェル領域３３の表面側に形成した第１のフォトダイオードＰＤ１と、その下方に埋め込まれた第２のフォトダイオードＰＤ２とを有して構成される。第１のフォトダイオードＰＤ１は、半導体基板の表面近傍にｐｎ接合ｊ１が形成されるように、基板表面側に形成した第１のｎ型半導体領域３４ａと、ｎ型半導体領域３４ａの表面に形成された第１のｐ型半導体領域３５ａとから構成される。第２のフォトダイオードＰＤ２は、半導体基板の内部、つまり上記ｐｎ接合ｊ１より深い位置にｐｎ接合ｊ２が形成されるように、ｎ型半導体領域３４ｂとｐ型半導体領域３５とから構成される。以下、ｎ型半導体領域３４ａを表面ｎ型半導体領域と呼び、ｎ型半導体領域３４ｂを埋め込みｎ型半導体領域と呼ぶ。
【００４２】
表面ｎ型半導体領域３４ａは、埋め込みｎ型半導体領域３４ｂより不純物濃度が高く設定される。また、基板表面のｐ型半導体領域３５ａは暗電流及び白点の抑制を兼ねており、埋め込み側のｐ型半導体領域３５ｂより不純物濃度が高く設定されている。両ｎ型半導体領域３４ａ及び３４ｂは、共に縦型転送ゲート電極４３の周囲下の縦方向のｐ型半導体領域４５に接して形成される。
【００４３】
ｐ型半導体領域３５ｂは、表面ｎ型半導体領域３４ａに接触するように両ｎ型半導体領域３４ａ及び３４ｂに挟まれて形成される。ｐ型半導体領域３５ｂは、表面ｎ型半導体領域３４ａと埋め込みｎ型半導体領域３４ｂとを完全に分離するのではなく、縦方向のｐ型半導体領域４５から離れて形成される。すなわち、ｐ型半導体領域３５ｂと縦方向のｐ型半導体領域４５で挟まれたｎ型狭隘部３６により、埋め込みｎ型半導体領域３４ｂと表面ｎ型半導体領域３４ａとが繋がる。ｎ型狭隘部３６は、埋め込みｎ型半導体領域３４ｂの一部により形成される。
【００４４】
縦型転送ゲート電極４３は、フォトダイオードＰＤの一方の端部側に形成され、第２のフォトダイオードＰＤ２のｐ型半導体領域３５ｂとｎ型半導体領域３４ｂで形成するｐｎ接合ｊ２より深く形成される。図示では縦型転送ゲート電極４３が、第２のフォトダイオードＰＤ２のｎ型半導体領域３４ｂより深く形成される。但し、厳密には、縦型転送ゲート電極４３の深さが領域３５ｂと領域３４ｂで形成されるｐｎ接合面よりも深くする必要はない。縦型転送ゲート電極４３に与える電位により発生する反転チャネルとｐｎ接合面が接続されればよく、ｐｎ接合面も縦型転送ゲート電極４３からの電界によりポテンシャル変調されて縦型転送ゲート電極４３から離れる方向に後退し、電荷が転送できるようになる。
【００４５】
縦方向のｐ型半導体領域４５は、イオン注入で形成されるが、横方向の幅が大きすぎたり、不純物濃度が高すぎたりすると、ｎ型狭隘部３６を狭窄しすぎて、埋め込みｎ型半導体領域３４ｂと表面ｎ型半導体領域３４ａとを電気的に分離させてしまう懼れがある。このため、縦方向のｐ型半導体領域４５は、その横方向の幅、いわゆる拡散幅が小さく、不純物濃度が低くなるように形成することが望ましいが、暗電流をピニングするのに必要なホール濃度は確保する必要がある。
【００４６】
平面型転送ゲート電極４２下のゲート絶縁膜４１ａと、縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂの膜厚を異ならして形成することができる。縦型転送ゲート電極４３を形成する際には、基板深さ方向に縦溝を形成し、その後の熱酸化で縦溝の内壁面にゲート絶縁膜４１ｂが形成される。この縦溝内面に混在する各シリコン面方位でゲート絶縁膜の膜厚ばらつきが生じる。ゲート絶縁膜の信頼性を得るために、縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂの最も薄い箇所の膜厚を、平面型転送ゲート電極４２下のゲート絶縁膜４１ａより厚く形成する。平面型転送ゲート電極４２下のゲート絶縁膜４１ａ、あるいは周辺回路のＭＯＳトランジスタのゲート絶縁膜は、縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂと同様に厚くすると特性に影響するので、通常の膜厚、従ってゲート絶縁膜４１ｂより薄く形成することが好ましい。
【００４７】
上記ゲート絶縁膜４１ｂは、ゲート絶縁膜４１ａを含む平面型トランジスタのゲート絶縁膜とは無関係に信頼性と縦型転送ゲート電極４３を有する縦型トランジスタの特性からの要求に合った材料、膜厚を選ぶことができる。
【００４８】
平面型転送ゲート電極と縦型転送ゲート電極には、それぞれ独立にゲートパルスが印加されるように、独立した接続導体４７、４８が接続される。この接続導体４７、４８は、図示しないが基板上に形成した複数層の配線を有する配線層のいずれかの配線に接続される。
【００４９】
一方、ｐ型半導体ウェル領域３３の表面に各画素トランジスタを構成するｎ型のソース・ドレイン領域５１、５２、５３が形成される。平面型転送ゲート電極４２の端部に近接するソース・ドレイン５１はフローティングディフージョン部（ＦＤ）となる領域である。リセットトランジスタＴｒ２は、一対のソース・ドレイン領域５１及び５２とゲート絶縁膜４１ａを介して形成したリセットゲート電極５４とから構成される。増幅トランジスタＴｒ３は、一対のソース・ドレイン領域５２及び５３とゲート絶縁膜４１ａを介して形成した増幅ゲート電極５５とから構成される。選択トランジスタＴｒ４は、図示しないが、一対のソース・ドレイン領域とゲート絶縁膜を介して形成した選択ゲート電極とから構成される。ソース・ドレイン領域５２は、接続導体４９が接続される。
【００５０】
縦型転送ゲート電極４３とフローティングディフュージョン部ＦＤの位置関係は、互いに接していなくてもよい。平面型転送ゲート電極４２の形成するチャネルを介して電荷の転送ができるので、縦型転送ゲート電極４３としては、平面型転送ゲート電極４２の領域内のどこにでも配置することができる。
【００５１】
［第１実施の形態の動作］
第１実施の形態に係る固体撮像装置３１の動作を説明する。本実施の形態の固体撮像装置３１では、半導体基板（つまりｐ型半導体ウェル領域３３）の深さ方向に２段構造のフォトダイオードＰＤ［ＰＤ１，ＰＤ２］有する。この２段構造のフォトダイオードＰＤの場合、電荷の転送としては、２つの電荷転送が行われる。即ち、表面側フォトダイオードＰＤ１からフローティングディフージョン部へ電荷転送する横方向転送と、埋め込み側フォトダイオードＰＤ２から平面型転送ゲート電極により発生するチャネル領域に向かって電荷転送する縦方向転送との２つの電荷転送が行われる。複数段のフォトダイオードＰＤの場合も同じである。即ち、表面側フォトダイオードから、フローティングディフージョン部（ＦＤ）への電荷の横方向転送と、複数の埋め込み側フォトダイオードから平面型転送ゲート電極により発生するチャネル領域に向かっての電荷の縦方向転送との２つの電荷転送が行われる。
【００５２】
電荷蓄積時には、平面型転送ゲート電極４２と縦型転送ゲート電極４３に負バイアス電圧が印加される。電荷は、表面ｎ型半導体領域３４ａと埋め込みｎ型半導体領域３４ｂの双方に蓄積可能となるので、飽和電荷量Ｑｓが増加する。この負バイアス電圧により、平面型転送ゲート４２下、及び縦型転送ゲート電極４３周囲下の半導体／ゲート絶縁膜界面がホールピニングされ、暗電流の発生が抑制される。負バイアス電圧の印加によるホールピニング、つまりホールが溜まることによって、ｎ型狭隘部３６の幅がさらに狭くなり、ポテンシャルバリアが生じる。このポテンシャルバリアは、上下のｎ型半導体領域３４ａ、３４ｂ間での電荷の移動を悪くするも、隣接画素間のポテンシャルバリアよりも低く設定することで隣接する画素へのオーバーフローを阻止する。
【００５３】
電荷転送時は、平面型転送ゲート電極４２と縦型転送ゲート電極４３に正の電圧が印加される。縦型転送ゲート電極４３の電位により、ｎ型狭隘部３６のポテンシャルバリアを変調し、縦方向のチャネル領域を形成する。この縦方向のチャネル領域を通じて埋め込みｎ型半導体領域３４ｂの電荷が平面型転送ゲート電極４２により発生するチャネル領域へ転送される。同時に、平面型転送ゲート電極４２の電位によって形成されたチャネル領域を通して表面ｎ型半導体領域３４ａの電荷がフローティングディフージョン部（ＦＤ）へ転送される。
【００５４】
電気的に分離された平面型転送ゲート電極４２と縦型転送ゲート電極４３には、それぞれ個別の電位を与えることができるし、同じ電位を与えることもできる。
【００５５】
平面型転送ゲート電極４２と縦型転送ゲート電極４３にそれぞれ個別の電位を与えるときは、縦型転送ゲート電極４３周囲下のホールピニングを強化することができる。例えば、縦方向のｐ型半導体領域４５は、打ち込みエネルギーを変えて上から数回のイオン注入で形成するが、リソグラフィ工程での位置合わせずれ等で、ｐ型半導体領域４５の幅がばらつく。ｐ型半導体領域４５の幅が厚いほど電荷転送が難しくなるので、幅を薄くすると、ホールピニングが弱くなる。また、画素共有の場合などでは合わせずれは、それぞれの画素の特性が変わることになるので、ｐ型半導体領域４５の濃度を薄くして特性のばらつき具合を減らすことが考えられる。の濃度を薄くすれば、ホールピニングが弱くなる。
【００５６】
電荷蓄積時、縦型転送ゲート電極４３に印加する負バイアス電圧を、平面型転送ゲート電極４２より絶対値で大きくすることにより、縦型転送ゲート電極４３周囲下のホールピニングを強化することができる。また、絶対値で大きな負電位を与えることにより発生する信頼性の劣化は４１ｂの膜厚を厚くすることで確保することが出来る。平面型転送ゲート電極４２下のホールピニングは、従来と同様に維持できる。
【００５７】
図５〜図１０に、平面型転送ゲート電極４２に印加する電圧（転送パルス）ＴＲＧと、縦型転送ゲート電極４３に印加する電圧（転送パルス）ＶＧの波形及びタイミングのパターンを示す。
【００５８】
図５のパターンは、平面型転送ゲート電極４２と縦型転送ゲート電極４３を電気的に一体として、常に同じ電位で転送トランジスタＴｒ１をオン／オフ駆動する場合である。すなわち、平面型転送ゲート電極４２に印加する電圧ＴＲＧと、縦型転送ゲート電極４３印加する電圧ＶＧとが、電荷蓄積期間ＴＡ及び電荷転送期間ＴＢにおいて、共にタイミング及び、高レベル、低レベルを同じにしている。
【００５９】
図６〜図１０のパターンは、いずれも平面型転送ゲート電極４２と縦型転送ゲート電極４３に、それぞれ別の接続導体４８，４７を通じて独立の個別の電圧ＴＲＧ、ＶＧを印加した例である。
【００６０】
図６のパターンは、平面型転送ゲート電極４２に印加する電圧ＴＲＧと、縦型転送ゲート電極４３印加する電圧ＶＧのタイミングを同じにて、かつ電圧の高レベル及び低レベルを電圧ＴＲｇに対して電圧ＶＧを低く設定する。電荷蓄積期間ＴＡでの縦型転送ゲート電極４３側でのホールピニングが強化される。
【００６１】
後述の他の実施の形態で示すように、平面型転送ゲート電極４２と縦型転送ゲート電極４３を夫々異なる仕事関数を有する材料で形成するとき、接続導体４８、４７を共通導体として平面型転送ゲート電極４２と縦型転送ゲート電極４３に同じ電圧を印加することができる。このとき、縦型転送ゲート電極４３側のホールピニングが平面型転送ゲート電極４２側に比べて強化される。つまり、縦型転送ゲート電極４３には、恰も平面型転送ゲート電極４２の電圧レベルより低いレベルの電圧ＶＧが印加されたのと同等の効果があり、実質的に図６のパターンと同等になる。平面型転送ゲート電極４２と縦型転送ゲート電極４３に、異なる電圧を印加するようになしても良い。
【００６２】
図７のパターンは、平面型転送ゲート電極４２（電圧ＴＲＧ）がオンした後で遅れて縦型転送ゲート電極４３（電圧ＶＧ）をオンし、縦型転送ゲート電極４３（電圧ＶＧ）がオフした後で遅れて平面型転送ゲート電極４２（電圧ＴＲＧ）をオフする。電圧ＴＲＧと電圧ＶＧの高レベル、低レベルは同じである。電圧ＴＲＧと電圧ＶＧのタイミングは、図７と逆にすることもできる。平面型転送ゲート電極４２を先にオンすることにより表面側フォトダイオードＰＤ１の電荷が先にフローティングディフージョン部ＦＤに転送されるので埋め込みフォトダイオードＰＤ２からの電荷転送が行いやすくなる。縦型転送ゲート電極を先にオフしているので埋め込みフォトダイオードＰＤ２に電荷が残りにくい。また、平面型転送ゲート電極４２のチャネルが狭まり、平面型転送ゲート電極４２をオフするときにフローティングディフージョン部ＦＤからフォトダイオードＰＤへの電荷の逆流を抑制することができる。
【００６３】
図８のパターンは、平面型転送ゲート電極４２（電圧ＴＲＧ）がオンした後で遅れて縦型転送ゲート電極４３（電圧ＶＧ）をオンし、平面型転送ゲート電極４２（電圧ＴＲＧ）がオフした後で遅れて縦型転送ゲート電極４３（電圧ＶＧ）をオフする。電圧ＴＲＧと電圧ＶＧの高レベル、低レベルは同じである。電圧ＴＲＧと電圧ＶＧのタイミングは、図８と逆にすることもできる。これは平面型転送ゲート電極４２に比べて縦型転送ゲート電極４３の容量が大きいことにより同時に駆動しても現実として発生しうる状態である。すなわち、駆動側で同時にパルスをオンしても容量の違いによりパルスの立ち上がり時間にシフトが発生する。容量の軽い平面型転送ゲート電極４２を高速に駆動し、容量の重い縦型転送ゲート電極４３をゆっくり駆動しても、速い平面型転送ゲート電極４２のオフにより転送を完了とすることが出来る。
【００６４】
図９のパターンは、電圧ＴＲＧの高低レベル間の振幅よりも、電圧ＶＧの高低レベル間の振幅を大きくする。電圧ＴＲＧと電圧ＶＧの振幅の関係を図９の逆とすることもできる。このパターンはゲートの負バイアスを強化して縦型転送ゲート電極４３からの暗電流をピニングしつつ転送時には大きな正バイアスをかけることで縦方向の電荷の転送を改善することが出来る。
【００６５】
図１０のパターンは、平面型転送ゲート電極４２（電圧ＴＲＧ）をオンするときは、縦型転送ゲート電極４３をオンすべき電圧ＶＧの振幅を電圧ＴＲＧの高レベルよりも低い中間電位とし途中で電圧ＶＧの電位を電圧ＴＲＧよりも高い電位とする。その後に、電圧ＴＲＧ及び電圧ＶＧを共に低レベルにして、平面型転送ゲート電極４２及び縦型転送ゲート電極４３をオフする。電圧ＴＲＧと電圧ＶＧの電位関係を図１０の逆にすることもできる。
これらのパターンのどれを使うのが最適なのかはそれぞれのポテンシャル設計に依存している。電荷転送ポテンシャルバリアの位置やフローティングディフージョン部ＦＤの電位や平面型転送ゲート電極４２のゲート長、縦型転送ゲート電極４３の深さなど様々な状況により異なる。
【００６６】
第１実施の形態に係る固体撮像装置３２によれば、転送トランジスタＴｒ１を縦型転送トランジスタと平面型転送トランジスタからなる三次元構造のトランジスタで構成し、縦型転送ゲート電極４３と平面型転送ゲート電極４２の電位をそれぞれ独立に制御している。これにより、縦型転送ゲート電極４３に与える電位により垂直方向電界を作り、より電荷の転送を改善することができる。このことによりフォトダイオードのポテンシャル設計に深さ方向の自由度が増え、より蓄積電荷量の大きいフォトダイオードを形成しても転送不良が起こらない。
また、縦型転送ゲート電極周囲下のチャネル界面は、Ｓｉ表面の界面に比べて表面ラフネス、シリコン面方位の違いにより発生する暗電流（ホール−電子対生成）が大きい。従って、ピニング（少数キャリアを多数キャリアで対消滅）するために必要なホール（または後述する信号電荷をホールとしたときには、電子）の濃度を高くする必要がある。本実施の形態では、そのために平面型転送ゲート電極４２よりも大きい負（または正）電位を縦型転送ゲート電極４３に印加することができる。
【００６７】
半導体基板の垂直（深さ）方向に、半導体基板の表面近傍のｐｎ接合と、半導体基板内部のｐｎ接合とを有する複数段の積層したフォトダイオードＰＤ［ＰＤ１，ＰＤ２］を有する。複数段のフォトダイオードＰＤを有することにより、画素が微細化されても飽和電荷量Ｑｓを低減させることなく十分に確保することができる。画素の微細化と飽和電荷量Ｑｓの確保を両立させることができる。
【００６８】
平面型転送ゲート電極４２と縦型転送ゲート電極４３が絶縁されているので、互いに異なる電位を与えることができる。このことにより各電極４２、４３の役割、信頼性、駆動方法などに合った最適な電位を設定する、または時間的に電位を変化させる周期を変えることが出来る。
【００６９】
例えば、縦型トランジスタは、三次元構造ゆえに縦型孔の底部や開口部に電界の集中する部分が存在し、ゲート絶縁膜の長期信頼性が平面型トランジスタに比較して低くなる。しかし、本実施の形態では、転送トランジスタＴｒ１が縦型トランジスタと平面型トランジスタからなる三次元トランジスタで構成される。本実施の形態の三次元トランジスタでは平面型トランジスタのゲート絶縁膜４１ａと縦型トランジスタのゲート絶縁膜４１ｂの膜厚を変えることが出来るので、平面トランジスタの特性に影響を与えずに十分な信頼性を確保することができる。また、縦型トランジスタは、三次元構造ゆえにシリコンの面方位が異なる界面を有し界面順位の数や暗電流の発生量が平面型トランジスタよりも大きくなる。しかし、縦型トランジスタでは、平面型トランジスタよりも大きい負バイアスを印加することでホールを誘起して暗電流による白点の発生を抑制することができる。必要な負バイアスに応じて必要な膜厚のゲート絶縁膜を使う事ができる。
【００７０】
さらに詳述する。転送トランジスタにおいて、互いに電気的に分離した平面型転送ゲート電極４２と縦型転送ゲート電極４３を有し、夫々独立に電位が与えられる構成であるので、平面型転送ゲート電極４２下、縦型転送ゲート電極４３の周囲下の電界を異ならすことができる。すなわち、平面型転送ゲート電極４２下、縦型転送ゲート電極４３の周囲下のポテンシャルを、それぞれに適したポテンシャルに制御できる。
【００７１】
例えば、電荷蓄積時に、縦型転送ゲート電極４３には、平面型転送ゲート電極４２とは独立に、平面型転送ゲート電極４２に印加する負バイアス電圧より強い負バイアス電圧を印加することができる。この強い負バイアス電圧を印加することにより、縦型転送ゲート電極４３の周囲下に暗電流抑制のためのピニングに必要なホール濃度を確保することができる。すなわち、平面型転送ゲート電極４２下のホールピニング状態を通常と同じにし、このホールピニング状態に比べて、縦型転送ゲート電極４３の周囲下のホールピニング状態をより強化させることができる。これによって、暗電流による白点の発生がより抑制される。
【００７２】
従って、製造時のリソグラフィとイオン注入による縦型転送ゲート電極４３の周囲下のｐ型半導体領域４５の形成で問題となる、縦型転送ゲート電極４３とｐ型半導体領域４５との合わせずれによる画素特性のばらつき発生を抑制することができる。
【００７３】
縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂとしては、平面型トランジスタのゲート絶縁膜とは無関係に信頼性と縦型トランジスタの特性からの要求に合った材料、膜厚を選ぶことができる。上記ゲート絶縁膜４１ｂの材料、膜厚を選ぶことによって、画素トランジスタ、周辺回路のＭＯＳトランジスタに影響を与えずに、縦型トランジスタを形成することができる。
【００７４】
平面型転送ゲート電極４２と縦型転送ゲート電極４３に独立に電圧が与えられる構成であるので、図５〜図１０に示すように、電圧ＴＲＧ，電圧ＶＧの電圧レベル、印加タイミングなどのパターンを目的に応じて選択することができる。
【００７５】
縦型転送ゲート電極４３は、電荷転送時にｎ型狭隘部３６のポテンシャバリアを変調することにより、埋め込みｎ型半導体領域３４ｂから表面ｎ型半導体領域３４ａへの電荷転送を制御することができる。また、平面型転送ゲート電極４２と縦型転送ゲート電極４３の電位、タイミングを変える。このことにより、表面ｎ型半導体領域３４ａからフローティングディフージョン部（ＦＤ）への電荷転送と、埋め込みｎ型半導体領域３４ｂから表面ｎ型半導体領域３４ａへの電荷転送を独立に制御し、効率的に転送残りなしに電荷を転送し、転送した電荷の逆流を制御することができる。
【００７６】
平面型転送ゲート電極４２下及び縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ａ及び４１ｂの膜厚を異ならすことにより、ゲート電圧を印加したとき、両ゲート「絶縁膜４１ａ、４１ｂ下に異なる電界を発生させることができる。本例では、ゲート絶縁膜４１ｂの膜厚をゲート絶縁膜４１ａより厚くしている。
【００７７】
上述の第１実施の形態の固体撮像装置３１は、裏面照射型の固体撮像装置、あるいは表面照射型の固体撮像装置に適用することができる。裏面照射型の固体撮像装置では、半導体基板３２の画素トランジスタが形成された表面上に、層間絶縁膜を介して複数層の配線を配置した配線層を形成し、配線層に支持基板が貼り合わされる。半導体基板３２の裏面側を化学機械研磨（ＣＭＰ）、ウェットエッチングなどで研磨し、基板裏面にフォトダイオードＰＤが近接するように半導体基板３２を薄膜化する。薄膜化された半導体基板３２の裏面に暗電流抑制用のｐ型半導体領域を形成すると共に、反射防止膜などを介してカラーフィルタ及びオンチップレンズを形成して、裏面照射型の固体撮像装置が構成される。
【００７８】
表面照射型の固体撮像装置では、半導体基板３２の画素トランジスタが形成された表面上に、層間絶縁膜を介して複数層の配線を配置した配線層が形成される。配線は、フォトダイオードＰＤ上を除いて形成される。この配線層上に平坦化膜を介してカラーフィルタ及びオンチップレンズを形成して、表面照射型の固体撮像装置が構成される。
【００７９】
［固体撮像装置の製造方法例１］
図１１〜図１２に、第１実施の形態に係る固体撮像装置３１の製造方法の一例を示す。先ず、図１１Ａに示すように、半導体基板のｐ型半導体ウェル領域３３に、素子分離領域３７（図示せず）、フォトダイオードＰＤ「［Ｄ１，ＰＤ２］を形成する。また、フローティングディフージョン部（ＦＤ）を含んで画素トランジスタのうち平面型ゲート電極を有する平面型トランジスタによる他の画素トランジスタを形成する。このとき、転送トランジスタＴｒ１では、後述する縦型トランジスタを除いて、平面型転送トランジスタも他の画素トランジスタと共に同時に形成される。この平面型転送トランジスタは、ｐ型半導体ウェル領域３３の表面上にゲート絶縁膜４１ａを介して平面型転送ゲート電極４２を形成して構成される。平面型転送ゲート電極４２は、他の平面型ゲート電極と同じ電極材料で形成され、他の平面型ゲート電極のパターニングで同時に形成される。電極材料は、例えば不純物ドープしたポリシリコン膜で形成される。他の画素トランジスタは、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４である。また、半導体基板の周辺回路を形成する領域には、周辺回路を構成る平面型トランジスタによるＣＭＯＳトランジスタを形成する。
【００８０】
次に、図１１Ｂに示すように、ドライエッチングによって、平面型転送ゲート電極４２を貫いて半導体基板の内部に垂直方向の縦型孔（凹孔）４４を形成する。
【００８１】
次に、図１２Ｃに示すように、縦型孔４４の内壁面にゲート絶縁膜４１ｂを成膜する。このゲート絶縁膜４１ｂは、例えば、熱酸化膜（ＳｉＯ２膜）で形成することができる。この熱酸化工程における処理温度、処理時間を制御してゲート絶縁膜を所望の厚さに制御する。このとき、電極材料層４２Ａ下のゲート絶縁膜４１ａの縦型孔４４に臨む部分の熱酸化が進行し、丸枠Ｄで示すように、電極材料層４２Ａの角部及びシリコンの半導体基板の角部が丸みを帯びる。角部の丸みとその部分のゲート絶縁膜４１ａの膜厚が厚くなることにより、平面型転送ゲート電極としたときの、角部での電界集集中が緩和される。また、ゲート絶縁膜４１ｂは、その他例えば、低温原子層堆積法（ＡＬＤ：Atomic Layer Deposition）などによる高誘電率（High-K）絶縁膜で形成することもできる。低温原子層堆積法などによる高誘電率絶縁膜でゲート絶縁膜を形成するときは、周辺回路部のトランジスタの特性を変動させることがない。
【００８２】
次に、図１２Ｄに示すように、縦型孔４４を通じて、上方よりの不純物イオンの注入により、縦型孔４４の内壁面のゲート絶縁膜４１ｂとシリコン基板との界面にｐ型半導体領域４５を形成する。不純物イオンの注入は、打ち込みエネルギーを異にした複数回のイオン注入とすることができる。次いで、縦型孔４４内に電極材料を埋め込んで縦型転送ゲート電極４３を形成する。本例では、例えば平面型転送ゲート電極４２と同材料の不純物ドープしたポリシリコンを埋め込み、縦型転送ゲート電極４３を形成する。
または、縦型孔４４内に不純物をドープしながらポリシリコン膜を成膜して、縦型転送ゲート電極４３を形成することができる。あるいは縦型転送ゲート電極４３は、ＣＶＤ（化学気相成長）法、ＰＶＡ（物理気相成長）法などにより成膜した金属膜で形成することもできる。
【００８３】
その後、通常のように、配線層、カラーフィルタ、オンチップレンズを形成して、目的の固体撮像装置３１を得る。
【００８４】
［固体撮像装置の製造方法例２］
図１３〜図１４に、第１実施の形態に係る固体撮像装置３１の製造方法の一例を示す。先ず、図１３Ａに示すように、図１１〜図１２に、第１実施の形態に係る固体撮像装置３１の製造方法の一例を示す。先ず、図１１Ａに示すように、半導体基板のｐ型半導体ウェル領域３３に、素子分離領域３７（図示せず）、フォトダイオードＰＤ「［Ｄ１，ＰＤ２］を形成する。また、フローティングディフージョン部（ＦＤ）を含んで画素トランジスタのうち平面型ゲート電極を有する平面型トランジスタによる他の画素トランジスタを形成する。このとき、転送トランジスタＴｒ１では、後述する縦型トランジスタを除いて、平面型転送トランジスタも他の画素トランジスタと共に同時に形成される。この平面型転送トランジスタは、ｐ型半導体ウェル領域３３の表面上にゲート絶縁膜４１ａを介して平面型転送ゲート電極４２を形成して構成される。平面型転送ゲート電極４２は、他の平面型ゲート電極と同じ電極材料で形成され、他の平面型ゲート電極のパターニングで同時に形成される。電極材料は、例えば不純物ドープしたポリシリコン膜で形成される。他の画素トランジスタは、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４である。また、半導体基板の周辺回路を形成する領域には、周辺回路を構成る平面型トランジスタによるＣＭＯＳトランジスタを形成する。
【００８５】
次いで、ドライエッチングによって、平面型転送ゲート電極４２貫いて半導体基板の内部に垂直方向の縦型孔４４を形成する。
【００８６】
次に、図１３Ｂに示すように、平面型転送ゲート電極４２下のゲート絶縁膜４１ａの縦型孔４４に臨む一部をライトエッチング処理により、除去し、空隙５７を形成する。
【００８７】
次に、図１４Ｃに示すように、縦型孔４４の内壁面にゲート絶縁膜４１ｂを成膜する。このゲート絶縁膜４１ｂは、例えば、熱酸化膜（ＳｉＯ２膜）で形成することができる。この熱酸化工程における熱酸化の処理温度、処理時間を制御してゲート絶縁膜を所望の厚さに制御する。このとき、空隙５７内の熱酸化が進行し、丸枠Ｅで示すように、より確実に電極材料層４２Ａの角部及びシリコンの半導体基板の角部が丸みを帯び、かつその部分ノゲート絶縁膜４１ａの膜厚が厚くなる。角部の丸みとその部分のゲート絶縁膜４１ａの膜厚が厚くなることにより、平面型転送ゲート電極としたときの、角部での電界集集中がより緩和される。また、ゲート絶縁膜４１ｂは、その他例えば、低温原子層堆積法（ＡＬＤ：Atomic Layer Deposition）などによる高誘電率（High-K）絶縁膜で形成することもできる。低温原子層堆積法などによる高誘電率絶縁膜でゲート絶縁膜を形成するときは、周辺回路部のトランジスタの特性を変動させることがない。
【００８８】
低温原子層堆積法で形成可能なHigh-K絶縁膜は、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化タンタル（Ｔａ２Ｏ５）膜、もしくは酸化チタン（ＴｉＯ２）膜などがある。また、上記以外の材料としては、酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化セリウム（ＣｅＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）、酸化プロメチウム（Ｐｍ２Ｏ３）等が挙げられる。さらに、上記材料としては、酸化サマリウム（Ｓｍ２Ｏ３）、酸化ユウロピウム（Ｅｕ２Ｏ３）、酸化ガドリニウム（（Ｇｄ２Ｏ３）、酸化テルビウム（Ｔｂ２Ｏ３）、酸化ジスプロシウム（Ｄｙ２Ｏ３）等が上げられる。さらに、上記材料としては、酸化ホルミウム（Ｈｏ２Ｏ３）、酸化ツリウム（Ｔｍ２Ｏ３）、酸化イッテルビウム（Ｙｂ２Ｏ３）、酸化ルテチウム（Ｌｕ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）等が挙げられる。また上記材料に窒素や炭素、ケイ素などを混ぜた材料とすることもできる。
【００８９】
次に、図１４Ｄに示すように、縦型孔４４を通じて、上方よりの不純物イオンの注入により、縦型孔４４の内壁面のゲート絶縁膜４１ｂとシリコン基板との界面にｐ型半導体領域４５を形成する。不純物イオンの注入は、打ち込みエネルギーを異にした複数回のイオン注入とすることができる。次いで、縦型孔４４内に電極材料を埋め込んで縦型転送ゲート電極４３を形成する。本例では、例えば平面型転送ゲート電極４２と同材料の不純物ドープしたポリシリコンを埋め込み、縦型転送ゲート電極４３を形成する。この縦型転送ゲート電極４３は、例えば、ノンドープポリシリコン膜を縦型孔４４内に形成した後、イオン注入により不純物をドープして形成することができる。
または、縦型孔４４内に不純物をドープしながらポリシリコン膜を成膜して、縦型転送ゲート電極４３を形成することができる。あるいは縦型転送ゲート電極４３は、ＣＶＤ（化学気相成長）法、ＰＶＡ（物理気相成長）法などにより成膜した金属膜で形成することもできる。
金属膜としてはＴｉ、ＴｉＮ、Ｗ、Ｔａ、Ｍｏなど半導体一般に使われている金属を使う事が出来る。
【００９０】
その後、通常のように、配線層、カラーフィルタ、オンチップレンズを形成して、目的の固体撮像装置３１を得る。
【００９１】
上述の固体撮像装置の製造方法例１，２によれば、目的の固体撮像装置３１を精度よく製造することができる。製造方法例１，２では、周辺回路を構成する平面型トランジスタのトランジスタ特性に影響を与えずに縦型転送トランジスタを追加するプロセスを構築することができる。すなわち、画素トランジスタ及び周辺回路の平面型トランジスタを形成し、ソース領域及びドレイン領域の活性化アニールまで終わった後に、縦型転送ゲート電極４３が低温のプロセスで形成される。従って、特に周辺回路のＣＭＯＳトランジスタの特性に影響を与えることがなく、縦型転送トランジスタを形成することができる。平面型トランジスタと縦型トランジスタのゲート絶縁膜が、互いに異なる工程で形成され、それぞれ最適な膜厚で形成されるので、平面型トランジスタの特性が変動せず、従来の回路をそのまま使用することが出来る。
【００９２】
＜３．第２実施の形態＞
［固体撮像装置の構成例］
本発明に係る第２実施の形態の固体撮像装置は、図示しないが、図３の第１実施の形態に係る構成において、平面型転送ゲート電極４２と縦型転送ゲート電極４３の電極材料を互いに仕事関数の異なる材料で形成して構成される。縦型転送ゲート電極４３の仕事関数を小さくするとピニングが強化される。
例えば、平面型転送ゲート電極４２を不純物ドープのポリシリコン膜で形成し、縦型転送ゲート電極４３を金属膜、例えばＡｌ膜などで形成することができる。
その他の構成は第１実施の形態で説明したと同様であるので、詳細説明を省略する。
【００９３】
第２実施の形態に係る固体撮像装置によれば、平面型転送ゲート電極４２と縦型転送ゲート電極４３を仕事関数の異なる電極材料で形成することにより、それぞれの電極４２、４３に隣接するシリコン基板に対して、異なる電界を発生させることができる。すなわち、両電極４２、４３に同一電位、あるいは異なる電位を与えたとき、ゲート絶縁膜４１ａ、４１ｂを挟んでそれぞれの電極４２、４３に隣接するシリコン基板の表面ポテンシャルを異ならせることができる。例えば、両電極４２、４３に同一電位を与えたときにも、縦型転送ゲート電極４３の周囲下のホールピニングを平面型転送ゲート電極４２下のホールピニングより強化することができる。縦型転送ゲート電極４３の電極材料を自由に選ぶことができ、適切な仕事関数の材料を選択することにより、負バイアス電圧を印加したことと同様の効果が得られる。
その他、第１実施の形態で説明したと同様の効果を奏する。
【００９４】
＜４．第３実施の形態＞
本発明に係る第３実施の形態の固体撮像装置は、図示しないが、図３の第１実施の形態に係る構成において、平面型転送ゲート電極４２下のゲート絶縁膜４１ａと縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂの材料を異ならして構成される。本実施の形態では、特に縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂを負の固定電荷を持つ材料膜を有して構成される。ゲート絶縁膜４１ｂは、負の固定電荷を持つ材料膜で形成することができる。また、ゲート絶縁膜４１ｂは、負の固定電荷を持つ材料膜と、通常の絶縁膜、例えばシリコン酸化膜との積層膜で形成することもできる。この場合、負の固定電荷を持つ材料膜を下層に形成することが望ましい。平面型転送ゲート電極４２下のゲート絶縁膜４１ａは、通常の絶縁膜、例えばシリコン酸化膜などで形成される。
【００９５】
負の固定電荷を持つ材料膜は、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化タンタル（Ｔａ２Ｏ５）膜、もしくは酸化チタン（ＴｉＯ２）膜で形成される。成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられえる。原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ２膜を同時に１ｎｍ程度形成することが好適である。また、上記以外の材料としては、酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化セリウム（ＣｅＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）、酸化プロメチウム（Ｐｍ２Ｏ３）等が挙げられる。さらに、上記材料としては、酸化サマリウム（Ｓｍ２Ｏ３）、酸化ユウロピウム（Ｅｕ２Ｏ３）、酸化ガドリニウム（（Ｇｄ２Ｏ３）、酸化テルビウム（Ｔｂ２Ｏ３）、酸化ジスプロシウム（Ｄｙ２Ｏ３）等が上げられる。さらに、上記材料としては、酸化ホルミウム（Ｈｏ２Ｏ３）、酸化ツリウム（Ｔｍ２Ｏ３）、酸化イッテルビウム（Ｙｂ２Ｏ３）、酸化ルテチウム（Ｌｕ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）等が挙げられる。さらに、上記負の固定電荷を有する膜は、窒化ハフニウム膜、窒化アルンミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
【００９６】
上記負の固定電荷を有する膜は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でイオン注入の阻止能力を上げることが可能になる。
【００９７】
第３実施の形態に係る固体撮像装置によれば、平面型転送ゲート電極４２下のゲート絶縁膜４１ａの材料を異ならせることにより、それぞれの電極４２、４３に隣接するシリコン基板に対して、異なる電界を発生させることができる。すなわち、両電極４２、４３に同一電位、あるいは異なる電位を与えたとき、ゲート絶縁膜４１ａ、４１ｂを挟んでそれぞれの電極４２、４３隣接するシリコン基板の表面ポテンシャルを異ならせることができる。
【００９８】
特に、縦型転送ゲート電極４３の周囲下のゲート絶縁膜４１ｂの材料を自由に選べるので、ゲート絶縁膜４１ｂを負の固定電荷を持つ材料膜を有した構成とすることにより、例えば、電荷蓄積時に負バイアス電圧を印加したのと同様の効果が得られる。縦型転送ゲート電極４３に印加する負バイアス電圧を絶対値で小さくすることができる。
その他、第１実施の形態で説明したと同様の効果を奏する。
【００９９】
＜５．第４実施の形態＞
［固体撮像装置の構成例］
図１５及び図１６に、本発明に係る固体撮像装置の第４実施の形態を示す。本実施の形態は２画素共有のＣＭＯＳ固体撮像装置に適用した場合である。図１５は、画素領域における２画素共有の単位画素群の要部の概略平面図、図１６は光電変換部であるフォトダイオードと転送トランジスタの部分を示す概略平面図である。
【０１００】
第４実施の形態に係る固体撮像装置６１では、２つのフォトダイオードＰＤａ、ＰＤｂに１つの画素トランジスタ部を共有させた、いわゆる２画素共有の単位画素群６２を複数２次元配列して画素領域が構成される。詳しくは、単位画素群６２は、２つのフォトダイオードＰＤａ、ＰＤｂと２つの転送トランジスタＴｒ１１、Ｔｒ１２と、１つのリセットトランジスタＴｒ２，増幅トランジスタＴｒ３，選択トランジスタＴｒ４から構成される。２つのフォトダイオードＰＤａ、ＰＤｂは、フローティングディフージョン部（ＦＤ）となるｎ型半導体領域５１を挟んで配置される。各フォトダイオードＰＤａ、ＰＤｂの構成は、図３で示したと同様である。また、各転送トランジスタＴｒ１１，Ｔｒ１２の構成は、図３で示したと同様に、平面型転送ゲート電極４２と縦型転送ゲート電極４３を有して構成される。その他の構成は、図３を参照して説明した第１実施の形態と同様であるので、重複説明を省略する。本実施の形態では、第２、第３実施の形態の構成を組み合わせることもできる。
【０１０１】
第４実施の形態に係る固体撮像装置６１においても、第１実施の形態で説明したと同様の効果を奏する。なた、第２、第３実施の形態の構成を組み合わせることで、第２、第３実施の形態と同様の効果を奏する。
【０１０２】
上記第４実施の形態では、２画素共有の固体撮像装置に適用したが、その他、縦２×横２画素の４画素共有など、複数画素共有の固体撮像装置にも適用できる。
【０１０３】
＜６．第５実施の形態＞
［固体撮像装置の構成例］
図１７に、本発明に係る固体撮像装置の第５実施の形態を示す。本実施の形態は、単位画素２１を配列したＣＭＯＳ固体撮像装置に適用した場合である。図１７は画素領域３の要部の概略断面図である。第５実施の形態に係る固体撮像装置６４は、図３の第１実施の形態の固体撮像装置において、第２のフォトダイオードＰＤ２のｐ型半導体領域３５ｂを、暗電流抑制のための縦方向のｐ型半導体領域４５に接するように形成して構成される。すなわち、本実施の形態では、ｎ型狭隘部３６が形成されない。この構成では、上下のフォトダイオードＰＤ１、ＰＤ２の夫々の飽和電荷量Ｑｓが小さいので、オーバーフローし易い。オーバーフロー先が互いに上下のフォトダイオードＰＤであれば問題ないが、沈設画素に漏れると混色してしまう。そこで、ｐ型半導体領域３５ｂのバリアが画素間分離よりも低い濃度に設定する必要がある。
その他の構成は、第１実施の形態で説明したと同様であるので、図３と対応する部分には同一符号を付して、重複説明を省略する。
【０１０４】
第５実施の形態に係る固体撮像装置６４によれば、電荷蓄積時に、上下のフォトダイオードＰＤ１、ＰＤ２間の電荷の移動は生じないが、少なくとも第１、第２のフォトダイオードＰＤ１，ＰＤ２に電荷が蓄積されるので、画素の微細化と飽和電荷量Ｑｓの増加を両立させることができる。
【０１０５】
第５実施の形態の固体撮像装置も、電荷蓄積時の縦型転送ゲート電極４３、平面型転送ゲート電極４２の電圧印加、電荷転送時の電荷転送は、第１実施の形態で説明したと同様であり、第１実施の形態と同様の効果を奏する。
【０１０６】
なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｎ型、第２導電型をｐ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｐ型が第１導電型，ｎ型が第２導電型となる。
【０１０７】
＜７．第６実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【０１０８】
図１８に、本発明に係る電子機器の一例としてカメラに適用した第６実施の形態を示す。本実施の形態に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施も形態のカメラ７１は、固体撮像装置７２と、固体撮像装置７２の受光センサ部に入射光を導く光学系７３と、シャッタ装置７４を有する。さらに、カメラ７１は、固体撮像装置７２を駆動する駆動回路７５と、固体撮像装置７２の出力信号を処理する信号処理回路７６とを有する。
【０１０９】
固体撮像装置７２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）７３は、被写体からの像光（入射光）を固体撮像装置７２の撮像面上に結像させる。これにより、固体撮像装置７２内に、一定期間信号電荷が蓄積される。光学系７３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置７４は、固体撮像装置７２への光照射期間及び遮光期間を制御する。駆動回路７５は、固体撮像装置７２の転送動作及びシャッタ装置７４のシャッタ動作を制御する駆動信号を供給する。駆動回路７５から供給される駆動信号（タイミング信号）により、固体撮像装置７２の信号転送を行う。信号処理回路７６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【０１１０】
第６実施の形態に係るカメラなどの電子機器によれば、固体撮像装置７２において、画素サイズが縮小されても、単位面積当たりの飽和電荷量を増加し、その他、上記固体撮像装置の実施の形態で説明した効果を奏する。従って、小型化、多画素化、高ダイナミックレンジ化、高感度化、高画質化が図られ、信頼性の高い電子機器を提供することができる。
【０１１１】
＜第７実施の形態＞
［三次元トランジスタの構成例］
次に、上述の三次元構造の転送トランジスタなどに適用される本発明に係る三次元トランジスタについて説明する。図１９〜図２１に、本発明に係る三次元トランジスタの実施の形態を示す。第７実施の形態に係る三次元トランジスタ８１は、シリコン半導体基板８２に第２導電型、例えばｐ型の半導体ウェル領域８３が形成され、このｐ型半導体ウェル領域８３の表面側に第１導電型であるｎ型の半導体領域によるソース領域８４及びドレイン領域８５が形成される。ソース領域８４は、互いに離れた位置に第１ソース領域８４１と第２ソース領域８４２を有して形成される。
【０１１２】
第１ソース領域８４１とドレイン領域８５間のｐ型半導体ウェル領域８３上にゲート絶縁膜８６を介して平面型ゲート電極８７が形成される。また、平面型ゲート電極８７を貫いて垂直方向にｐ型半導体ウェル領域８３の内部に至る縦型孔８８が形成さされ、縦型孔８８の内壁面にゲート絶縁膜８９が形成され、このゲート絶縁膜８９を介して縦型孔８８内に縦型ゲート電極９１が埋め込まれる。平面ゲート電極８７と縦型ゲート電極９１とは、縦型ゲート電極９１の周囲のゲート絶縁膜８９により電気的に絶縁される。
【０１１３】
一方、第２ソース領域８４２は、ｐ型半導体ウェル領域８３の内部を通り、ｐ型半導体ウェル領域８３の内部の縦型ゲート電極９１まで延長するｎ型の第２ソース領域延長部８４２Ａを有する。
【０１１４】
平面型ゲート電極８７と縦型ゲート電極９１は、それぞれ独立の電位が与えられるように、端子Ｇ１、Ｇ２が導出される。端子Ｇ１、Ｇ２は、それぞれ独立した配線に接続される。また、ドレイン領域８５から端子Ｄが導出され、第１ソース領域８４１及び第２ソース領域８４２からそれぞれ端子Ｓ１、Ｓ２が導出される。図１９において、符号９３〜９７で示す領域は、第１ソース領域８４１、第２ソース領域８４２、ドレイン領域８５、縦型ゲート電極９１、平面ゲート電極８７の各配線とのコンタク領域を示す。符号９８は、素子分離領域、例えばフィールド絶縁層を示す。なお、第２ソース領域８４２は、必ずしも半導体基板表面に形成するとは限らない。例えば、半導体基板内部のｐｎ接合領域を第２ソース領域とすることも可能であり、あるいは半導体ウェル領域を第２ソース領域とすることも可能である。
【０１１５】
図２１に、第７実施の形態の三次元トランジスタ８１の等価回路を示す。第１ソース端子Ｓ１とドレイン端子Ｄ間に第１ＭＯＳトランジスタＴｒ１１２、第２ＭＯＳトランジスタＴｒ１２、第３ＭＯＳトランジスタＴｒ１３が直列接続される。各第１、第２．第３トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３のゲートが共通の平面ゲート端子Ｇ１に接続される。第２ソース端子Ｓ２と第２ＭＯＳトランジスタＴｒ１２ｎｏソース端との間に第４ＭＯＳトランジスタＴｒ１４が接続され、第４ＭＯＳトランジスタＴｒ１４のゲートが縦型ゲート端子Ｇ２に接続される。さらに、第２ＭＯＳトランジスタＴｒ１２に第５ＭＯＳトランジスタＴｒ１５が並列に接続され、第５ＭＯＳトランジスタＴＲ１５のゲートが縦型ゲート端子Ｇ２に接続される。
【０１１６】
図１９において、平面型ゲート電極のチャネル部分を４つの領域に分け、第１領域（Ａ）を平面型ゲート電極８７の第１ソース領域８４１端から縦型ゲート電極９１の周囲のゲート絶縁膜８９までの領域とする。第３領域（Ｃ）を平面型ゲート電極８７のドレイン領域８５端から縦型ゲート電極９１の周囲のゲート絶縁膜８９までの領域とする。第４領域（Ｄ）を縦型ゲート電極の周りに発生するチャネル領域とする。残りの部分を第２領域（Ｂ）とする。
第１ＭＯＳトランジスタＴｒ１１は、第１領域（Ａ）で構成される。
第２ＭＯＳトランジスタＴｒ１２は、第２領域（Ｂ）で構成される。
第３ＭＯＳトランジスタＴｒ１３は、第３領域（Ｃ）で構成される。
第５ＭＯＳトランジスタＴｒ１５は、第４領域（Ｄ）で構成される。
第４ＭＯＳトランジスタＴｒ１４は、第２ソース領域延長部８４２Ａと、第１ソース領域８４１と、縦型ゲート電極９１で構成される。
【０１１７】
第７実施の形態の三次元トランジスタ８１の動作を説明する。平面型ゲート電極Ｇ１にオン電圧が印加されていないと、縦型ゲート電極Ｇ２にオン電圧を印加しても、第２ソース端子Ｓ２からドレイン端子Ｄへ電流が流れない。縦型ゲート電極Ｇ２にオン電圧が印加されなくても、平面型ゲート電極８７にオン電圧が印加されれば、第1ソース端子Ｓ１からドレイン端子Ｄへ電流が流れる。縦型ゲート電極Ｇ２にオン電圧が印加され、平面型ゲート電極８７にオン電圧が印加されると、縦型ゲート電極９１の周りに並行にチャネルが形成されるので、平面型トランジスタの実効チャネル幅が広がり、第1ソース端子Ｓ１からドレイン端子Ｄへの電流値が増加する。
【０１１８】
第7実施の形態の三次元トランジスタによれば、第１ソース領域からドレイン領域へ水平方向に流れる電流と第２ソース領域からドレイン領域へ縦方向に流れる電流の２方向電流を制御することができる。
【符号の説明】
【０１１９】
１・・固体撮像装置、２・・画素、３・・画素領域、４・・垂直駆動回路、５・・カラム信号処理回路、６・・水平駆動回路、７・・出力回路、８・・制御回路、９・・垂直信号線、１０・・水平信号線、１１・・基板、１２・・入出力端子、２１・・単位画素、３１・・固体撮像装置、Ｔｒ１・・転送トランジスタ、ＰＤ「ＰＤ１，ＰＤ２」・・フォトダイオード、３２・・半導体基板、３３・・半導体ウェル領域、４１ａ、４１ｂ・・ゲート絶縁膜、４２・・平面型転送ゲート電極、４３・・縦型転送ゲート電極、５１・・ｎ型半導体領域（フローティングディフージョン部）、４５・・ｐ型半導体領域、８１・・三次元トランジスタ
【図１】
2011159756.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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