(57)【要約】【課題】書き込みエラーを低減する。【解決手段】磁気メモリは、磁化方向が不変である参照層１４と、磁化方向が可変である記録層１２と、参照層１４および記録層１２に挟まれた非磁性層１３とを有する磁気抵抗素子１０と、磁気抵抗素子１０の磁化配列を平行から反平行に設定する場合に、定電流電源を用いて磁気抵抗素子１０に書き込み電流を流し、磁気抵抗素子１０の磁化配列を反平行から平行に設定する場合に、定電圧電源を用いて磁気抵抗素子１０に書き込み電流を流す書き込み回路２３とを含む。【選択図】      図９
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【特許請求の範囲】
【請求項１】
磁化方向が不変である参照層と、磁化方向が可変である記録層と、前記参照層および前記記録層に挟まれた非磁性層とを有する磁気抵抗素子と、
前記磁気抵抗素子の磁化配列を平行から反平行に設定する場合に、定電流電源を用いて前記磁気抵抗素子に書き込み電流を流す第１の書き込み回路と、
前記磁気抵抗素子の磁化配列を反平行から平行に設定する場合に、定電圧電源を用いて前記磁気抵抗素子に書き込み電流を流す第２の書き込み回路と、
を具備することを特徴とする磁気メモリ。
【請求項２】
前記磁気抵抗素子の一端に接続された第１のビット線と、
前記磁気抵抗素子の他端に電流経路の一端が接続された選択トランジスタと、
前記選択トランジスタの電流形路の他端に接続された第２のビット線と、
をさらに具備し、
前記第１及び第２の書き込み回路の各々は、前記第１及び第２のビット線に接続されることを特徴とする請求項１に記載の磁気メモリ。
【請求項３】
前記第１の書き込み回路は、前記定電流電源からの電流を引き込む第１の電流シンクを含み、
前記第２の書き込み回路は、前記定電圧電源からの電流を引き込む第２の電流シンクを含むことを特徴とする請求項２に記載の磁気メモリ。
【請求項４】
前記磁気抵抗素子からデータを読み出す場合に、定電圧電源を用いて、前記磁気抵抗素子に磁化配列が平行から反平行にスピントルクが働く方向に読み出し電流を流す読み出し回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記磁気抵抗素子からデータを読み出す場合に、定電流電源を用いて、前記磁気抵抗素子に磁化配列が反平行から平行にスピントルクが働く方向に読み出し電流を流す読み出し回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリに係り、例えば、磁気抵抗（magnetoresistive)効果を利用した記憶素子を備えた磁気メモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。また、スピン注入による書き込み方式を用いたスピン注入ＭＲＡＭは、高速性、高集積性、耐久性に優れており、汎用的な不揮発ランダムアクセスメモリとして期待されている。
【０００３】
ＭＴＪ素子は、磁化の方向が不変である参照層と、磁化の方向が可変である記録層と、参照層および記録層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。記録層と参照層との磁化が平行か反平行かに応じて、ＭＴＪ素子が低抵抗あるいは高抵抗になる。ＭＴＪ素子の低抵抗状態と高抵抗状態とを２値データに対応付けることで、ＭＴＪ素子を記憶素子として用いることができる。
【０００４】
スピン注入による書き込みは、ＭＴＪ膜面に垂直方向に電流を流し、記録層の磁化を反転させることにより行う。反平行状態から平行状態に磁化を反転させる場合には、記録層から参照層に向かう方向に通電する。この通電により、記録層の磁化には、参照層の磁化と平行に向くようなスピントルクが働く。一方、平行状態から反平行状態に磁化を反転させる場合には、参照層から記録層に向かう方向に通電する。この通電により、記録層の磁化には、参照層の磁化と反平行に向くようなスピントルクが働く。このように通電方向を変えることにより、２値データの書き換えが可能になる。電流値が増えると、記録層の磁化が反転する確率も増大する。記録層の磁化反転の確率が１／２になる電流をＩｃと定義する。
【０００５】
ＭＴＪ素子にデータを書き込む場合、書き込みエラー率（＝１−反転確率）を十分小さくする必要がある。書き込み電流がＩｃの場合は反転確率が１／２であるが、電流が大きくなると反転確率も増大する。しかし、書き込みエラー率の仕様を満足するために書き込み電流を大きくすると、トンネル障壁が絶縁破壊する、あるいは、素子選択のトランジスタおよび周辺回路のトランジスタの電流駆動能力が足りなくなる問題が発生する。
【０００６】
一方、ＭＴＪ素子に記憶されたデータの読み出しも、ＭＴＪ膜面に垂直方向に電流を流すことにより行われる。読み出し電流によってデータが書き換わってしまう問題を読み出しディスターブと定義する。読み出し電流を小さくする、あるいは、読み出しパルス幅を小さくすることで、読み出しディスターブの確率は低減されるが、読み出し電流を小さくしすぎると、ＳＮ比がとれなくなる問題がある。また、メモリの規模が大きくなると、配線容量によるパルスの遅延が大きくなるため、パルス幅を小さくすることも限界がある。
【０００７】
なお、関連技術として、抵抗変化素子の発熱による誤書き込みを抑制する抵抗変化メモリが開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００９／００３４３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、書き込みエラーを低減することが可能な磁気メモリを提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る磁気メモリは、磁化方向が不変である参照層と、磁化方向が可変である記録層と、前記参照層および前記記録層に挟まれた非磁性層とを有する磁気抵抗素子と、前記磁気抵抗素子の磁化配列を平行から反平行に設定する場合に、定電流電源を用いて前記磁気抵抗素子に書き込み電流を流す第１の書き込み回路と、前記磁気抵抗素子の磁化配列を反平行から平行に設定する場合に、定電圧電源を用いて前記磁気抵抗素子に書き込み電流を流す第２の書き込み回路とを具備する。
【発明の効果】
【００１１】
本発明によれば、書き込みエラーを低減することが可能な磁気メモリを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態に係るＭＴＪ素子１０の構成を示す断面図。
【図２】ＭＴＪ素子１０の磁化状態を説明する模式図。
【図３】ＭＴＪ素子１０の抵抗の電圧依存性を説明する模式図。
【図４】読み出しディスターブが発生する過程を示す模式図。
【図５】反転確率の電流依存性を示すグラフ。
【図６】ＭＴＪ素子の電流Ｉｃｒを測定した結果。
【図７】読み出しディスターブが発生する過程を示す模式図。
【図８】第１の実施例に係るＭＲＡＭの構成を示すブロック図。
【図９】第１の実施例に係るＭＲＡＭの主要部を示す回路図。
【図１０】１個のメモリセルＭＣの構成を示す回路図。
【図１１】第２の実施例に係るＭＲＡＭの主要部を示す回路図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能および構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
［１．磁気抵抗素子の構成］
図１は、本発明の一実施形態に係る磁気抵抗素子（ＭＴＪ素子）１０の構成を示す断面図である。ＭＴＪ素子１０は、下部電極１１、記録層（記憶層、自由層ともいう）１２、非磁性層１３、参照層（固定層ともいう）１４、上部電極１５が順に積層されて構成されている。なお、積層順序は逆転していても構わない。
【００１５】
記録層１２および参照層１４はそれぞれ、強磁性材料からなり、この強磁性材料としては、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）、およびニッケル（Ｎｉ）のうち１つの元素、又はこれらのうち１つ以上の元素を含む合金を用いることができる。また、記録層１２および参照層１４はそれぞれ、高い磁気異方性を有する合金あるいは人工格子等からなる層と、高いスピン偏極率を有するＣｏＦｅあるいはＣｏＦｅＢ等からなる層とを積層した構造を用いることができる。
【００１６】
記録層１２および参照層１４はそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子１０は、記録層１２および参照層１４の磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化ＭＴＪ素子である。なお、容易磁化方向とは、あるマクロなサイズの強磁性体を想定して、外部磁界のない状態で自発磁化がその方向を向くと最も内部エネルギーが低くなる方向である。困難磁化方向とは、あるマクロなサイズの強磁性体を想定して、外部磁界のない状態で自発磁化がその方向を向くと最も内部エネルギーが大きくなる方向である。
【００１７】
記録層１２は、磁化（或いはスピン）方向が可変である（反転する）。参照層１４は、磁化方向が不変である（固着している）。参照層１４は、記録層１２よりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層１２の磁化反転電流を小さくし、参照層１４の磁化反転電流を記録層１２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層１２と磁化方向が不変の参照層１４とを備えたＭＴＪ素子１０を実現できる。
【００１８】
非磁性層１３としては、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層１３として絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層１３として金属を用いた場合はスペーサ層と呼ばれる。トンネルバリア層としては、ＭｇＯやＡｌ２Ｏ３等の絶縁酸化膜を用いることができる。絶縁酸化膜の厚さは、トンネル電流による面抵抗（sheet resistivity）が数１０Ω・μｍ２程度以下になるように、１ｎｍ程度以下に設定することが望ましい。ＭＴＪ素子１０のサイズは、スピン注入を効率よく行うために、直径（φ）１００ｎｍ以下、特にφ４０ｎｍ以下であることが望ましい。
【００１９】
なお、本実施形態では、垂直磁化ＭＴＪ素子の例について説明するが、本実施形態の内容は、磁化の方向が膜面に水平方向である面内磁化ＭＴＪ素子の場合でも成り立つ。
【００２０】
図２は、ＭＴＪ素子１０の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子１０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子１０の磁化状態を制御するスピン注入書き込み方式を採用している。ＭＴＪ素子１０は、記録層１２と参照層１４との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。
【００２１】
図２（ａ）に示すように、ＭＴＪ素子１０に対して、記録層１２から参照層１４へ向かう書き込み電流を流すと、記録層１２と参照層１４との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子１０の抵抗値は最も低くなる、すなわち、ＭＴＪ素子１０は低抵抗状態に設定される。ＭＴＪ素子１０の低抵抗状態を、例えばデータ“０”と規定する。
【００２２】
一方、図２（ｂ）に示すように、ＭＴＪ素子１０に対して、参照層１４から記録層１２へ向かう書き込み電流を流すと、記録層１２と参照層１４との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子１０の抵抗値は最も高くなる、すなわち、ＭＴＪ素子１０は高抵抗状態に設定される。ＭＴＪ素子１０の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子１０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
【００２３】
［２．読み出しおよび書き込み方式］
図３は、ＭＴＪ素子１０の抵抗の電圧依存性を模式的に示した図である。縦軸はＭＴＪ素子１０の抵抗（ＭＴＪ抵抗ともいう）を示している。横軸はＭＴＪ素子１０に印加される電圧を示しており、ここでは縦軸より左側が参照層１４から記録層１２に向かって電流が流れる極性、縦軸より右側が記録層１２から参照層１４に向かって電流が流れる極性を示している。右側を正の電圧、左側を負の電圧とする。上側の線は高抵抗状態のＭＴＪ抵抗であり、下側の線は低抵抗状態のＭＴＪ抵抗である。例えば、ＭＴＪ素子１０の絶縁破壊を防ぐために、ＭＴＪ素子１０に印加する電圧は１Ｖ程度かそれ以下に設定される。
【００２４】
磁化反転による抵抗変化の割合を磁気抵抗比（Magnetoresistance Ratio : ＭＲ)と呼び、高抵抗状態の抵抗値をＲａｐ、低抵抗状態の抵抗値をＲｐとした場合、“ＭＲ＝（Ｒａｐ−Ｒｐ）／Ｒｐ”と表される。図３に示すように、ＭＴＪ抵抗の電圧依存性が高抵抗状態と低抵抗状態とで異なる。
【００２５】
ＭＴＪ素子１０が反平行状態、つまり高抵抗状態の場合には、ＭＴＪ抵抗はバイアス電圧に対して強い依存性を示し、印加電圧の絶対値が大きくなると抵抗値が低下する。一方、ＭＴＪ素子１０が平行状態、つまり低抵抗状態の場合には、ＭＴＪ抵抗はバイアス電圧に対する依存性が小さく、印加電圧の絶対値が大きくなっても抵抗値の変化が小さい。このため、印加電圧の絶対値が大きくなると２つの状態の抵抗差の指標であるＭＲは低下する。今後特に断らない場合には、ＭＴＪ素子１０への印加電圧が十分小さい場合における抵抗変化率をＭＲとする。
【００２６】
ＭＴＪ素子１０からデータを読み出す場合、読み出し電流の方向は、参照層１４から記録層１２に向かう方向と、記録層１２から参照層１４に向かう方向とのどちらか一方を選択して用いる。まず、平行状態から反平行状態にスピントルクが働く方向に通電を行って、読み出しを行う場合について説明する。これは、図３の左半分を使って読み出しを行う場合に相当し、読み出し電流は、参照層１４から記録層１２に向かって流れる。
【００２７】
図３の状態Ａ１から状態Ａ３に向かう矢印は、低抵抗状態のＭＴＪ素子１０に対して負の定電圧を印加してデータの読み出しを行ない、誤ってデータが反転してしまう読み出しディスターブが発生する過程を示したものである。この過程の磁化の運動とＭＴＪ素子１０に流れる読み出し電流とを模式的に説明したのが図４である。図４のＡ１〜Ａ３は、図３のＡ１〜Ａ３に対応している。
【００２８】
図４（Ａ１）は通電直後の状態を示しており、記録層１２の磁化の向きは、参照層１４の磁化の向きに対してほぼ平行である。その後、図４（Ａ２）に示すように、スピン偏極電流によるスピントルクが記録層１２に働き、記録層１２の磁化には一様な歳差運動が起こり、磁化の向きが垂直方向から傾く。それによってＭＴＪ抵抗が上昇するため、図３の状態Ａ２でＭＴＪ素子１０に流れる電流は図３の状態Ａ１で流れる初期の電流よりも小さくなる。磁化の歳差運動に対しては摩擦力が働いているため、磁化の向きが赤道面を越える前に電流が少なくなると、図３の状態Ａ２から状態Ａ３にならずに、逆に状態Ａ１に戻る確率が高くなる。つまり、スピン注入による磁化の反転確率はＡ１の初期状態における電流だけでなく、Ａ２の反転途中の電流にも強く依存すると考えられる。定電圧で読み出しを行う場合、ＭＲが大きいＭＴＪ素子１０では、読み出しディスターブの確率が下がることになる。
【００２９】
図５は、平行状態から反平行状態へ磁化反転する場合における反転確率の電流依存性を測定した実験結果の一例である。横軸の電流Ｉは、記録層の磁化の反転確率が１／２となる電流Ｉｃで規格化している。縦軸は、ＭＴＪ素子の反転確率であり、対数表記である。図５中の“Ｅ”は、１０の指数表記を意味する。一般には、平行から反平行に磁化反転するＩｃ（Ｉｃ_PtoAPとする）と、反平行から平行に磁化反転するＩｃ（Ｉｃ_APtoPとする）とは異なり、Ｉｃ_PtoAP ＞ Ｉｃ_APtoPの関係がある。
【００３０】
ＭＴＪ素子１０に流す電流を減らすことにより、反転確率つまり読み出しディスターブ確率が指数関数的に低減している。ＭＴＪ素子１０を記憶素子として用いる場合、設計上、読み出し電流は、反転確率が許容値以下になるように設定される。ここでは、許容値を１×１０−１０（＝１．Ｅ−１０）と仮定し、反転確率Ｐ＝１×１０−１０となる電流をＩｃｒと定義する。
【００３１】
ＭＲの異なる複数のＭＴＪ素子について電流Ｉｃｒを測定した結果を図６に示す。横軸はＭＲ（％）である。縦軸は、電流Ｉｃｒを電流Ｉｃで規格化した値である。図６から、ＭＲが大きくなるとＩｃｒ／Ｉｃの値も増加する傾向がある。これは、ＭＲが大きいＭＴＪ素子ほど読み出しディスターブが低減されることを意味する。図６の実験結果は、図３および図４で説明したように、状態Ａ２で示した磁化反転の途中でＭＴＪ抵抗の増加により電流が減少することによって、磁化反転が抑制された結果と考えることができる。
【００３２】
このように、参照層１４から記録層１２に向かう読み出し電流を用いてデータの読み出しを行う場合は、定電圧電源（constant voltage source）を用いた方が読み出しディスターブが低減できるので有利である。図３において、実線の矢印は高効率の経路を示しており、破線の矢印は効率の悪い経路を示している。
【００３３】
一方、定電流電源（constant current source）を用いて読み出し電流を流す場合には、磁化反転は図３の状態Ａ１から状態Ａ５に向かう矢印に沿って起こる。この場合には、反転途中の状態Ａ４においてＭＴＪ抵抗が増加し、それに応じてＭＴＪ素子１０に印加される電圧の絶対値が増加し、電流は一定のままである。そのため、図３の状態Ａ４から状態Ａ１に戻らずに状態Ａ５に移行し、磁化反転する確率つまり読み出しディスターブが発生する確率が増大することになる。
【００３４】
次に、参照層１４から記録層１２に向かう方向に書き込み電流を流すことにより、平行状態から反平行状態に書き込みを行う場合について説明する。この場合は、記録層１２の磁化を確実に反転させなければならないので、定電流電源を用いた方が有利である。
【００３５】
定電圧電源では、図３の状態Ｂ１から状態Ｂ２に向かう矢印の経路に沿って磁化反転が起こるが、反転途中でＭＴＪ抵抗が上昇する。このため、ＭＴＪ素子１０に流れる電流が減少し、書き込みエラーが起こる確率が高くなる。一方、定電流電源を用いて書き込みを行えば、図３の状態Ｂ１から状態Ｂ３に向かう矢印の経路を通って磁化反転することになる。この場合、ＭＴＪ抵抗の上昇分だけ電圧の絶対値も上昇し、電流は減少しない。よって、ＭＴＪ素子１０を高効率で磁化反転させることができる。
【００３６】
読み出し信号のＳＮ比（signal-to-noise ratio）を確保するために、状態Ａ１の電圧の絶対値には下限がある。また、状態Ｂ３では、書き込み電圧は、トンネル障壁の耐圧以上に大きくすることはできない。平行状態から反平行状態にスピントルクが働く方向に通電を行って読み出しおよび書き込みを行う場合に、読み出しは定電圧電源で行い、書き込みを定電流電源で行うことで、上記２つの制限を満足しつつ、読み出しディスターブと書き込みエラーとを低減することができる。
【００３７】
次に、反平行状態から平行状態にスピントルクが働く方向に通電を行って、読み出しを行う場合について説明する。これは、図３の右半分を使って読み出しを行う場合に相当し、読み出し電流は、記録層１２から参照層１４に向かって流れる。
【００３８】
図３の状態Ｃ１から状態Ｃ３に向かう矢印は、高抵抗状態のＭＴＪ素子１０に対して正の定電圧を印加してデータの読み出しを行ない、誤ってデータが反転してしまう読み出しディスターブが発生する過程を示したものである。この過程の磁化の運動とＭＴＪ素子１０に流れる読み出し電流とを模式的に説明したのが図７である。図７のＣ１〜Ｃ３は、図３のＣ１〜Ｃ３に対応している。
【００３９】
図７（Ｃ１）は通電直後の状態を示しており、記録層１２の磁化の向きは、参照層１４の磁化の向きに対してほぼ反平行である。その後、図７（Ｃ２）に示すように、スピン偏極電流によるスピントルクが記録層１２に働き、記録層１２の磁化には一様な歳差運動が起こり、磁化の方向が垂直方向から傾く。それによってＭＴＪ抵抗が減少するため、図３の状態Ｃ２でＭＴＪ素子１０に流れる電流は状態Ｃ１で流れる初期の電流よりも増加する。そのため、図３の状態Ｃ２から状態Ｃ１に戻らずに状態Ｃ３に移行し、磁化反転する確率つまり読み出しディスターブが発生する確率が増大することになる。
【００４０】
一方、定電流電源を用いて読み出し電流を流した場合には、磁化反転は図３の状態Ｃ１から状態Ｃ５に向かう矢印に沿って起こる。この場合には、図３の状態Ｃ４で磁化反転の途中においてＭＴＪ抵抗が減少しても、それに応じてＭＴＪ素子１０に印加される電圧も減少し、ＭＴＪ素子１０に流れる電流は増加しない。そのため、状態Ｃ４になっても、磁化の歳差運動に伴い発生する摩擦によって再度初期状態のＣ１に戻り、読み出しディスターブが回避される確率は、状態Ｃ２から状態Ｃ１に戻る確率よりも高い。すなわち、記録層１２から参照層１４に向かう方向に読み出し電流を流して読み出しを行う場合には、定電流電源を用いた方が、定電圧電源を用いるよりも、読み出しディスターブを低減するには有利である。
【００４１】
次に、記録層１２から参照層１４に向かう方向に書き込み電流を流すことにより、反平行状態から平行状態に書き込みを行う場合について説明する。この場合は、定電圧電源を用いた方が有利である。
【００４２】
定電圧電源を用いた場合、図３の状態Ｄ１から状態Ｄ２に向かう矢印の経路に沿って磁化反転が起こるが、磁化反転の途中でＭＴＪ抵抗が減少した時に、ＭＴＪ素子１０に流れる電流が増加する。よって、ＭＴＪ素子１０を高効率で磁化反転させることができる。
【００４３】
一方、定電流電源を用いた場合、図３の状態Ｄ１から状態Ｄ３に向かう矢印の経路に沿って磁化反転が起こるが、磁化反転の途中でＭＴＪ素子１０に印加される電圧が低下し、電流は一定のままである。よって、磁化反転の途中から磁化の歳差運動に伴い発生する摩擦によって初期状態のＤ１に戻ってしまう書き込みエラーが発生する確率が増大することになる。
【００４４】
読み出し信号のＳＮ比を確保するために、状態Ｃ１の電圧には下限がある。また、状態Ｄ１では、書き込み電圧は、トンネル障壁の耐圧以上に大きくすることはできない。反平行状態から平行状態にスピントルクが働く方向に通電を行って読み出しおよび書き込みを行う場合に、読み出しは定電流電源で行い、書き込みを定電圧電源で行うことで、上記２つの制限を満足しつつ、読み出しディスターブと書き込みエラーとを低減することができる。
【００４５】
［３．ＭＲＡＭの回路構成］
次に、本実施形態の読み出し方式および書き込み方式を採用したＭＲＡＭの回路構成の一例について説明する。ＭＴＪ素子１０に参照層１４から記録層１２に向かう方向に読み出し電流を流す場合の回路構成例（第１の実施例）と、ＭＴＪ素子１０に記録層１２から参照層１４に向かう方向に読み出し電流を流す場合の回路構成例（第２の実施例）とについて順に説明する。
【００４６】
［３−１．第１の実施例］
図８は、第１の実施例に係るＭＲＡＭの構成を示すブロック図である。ＭＲＡＭは、複数個のメモリセルＭＣがマトリクス状に配列されたメモリセルアレイ２０を備えている。メモリセルＭＣは、ＭＴＪ素子１０を含む。メモリセルアレイ２０には、カラム方向に延在する複数の第１のビット線ＢＬ１および複数の第２のビット線ＢＬ２が交互に配設されている。また、メモリセルアレイ２０には、ロウ方向に延在する複数のワード線ＷＬが配設されている。
【００４７】
第１のビット線ＢＬ１および第２のビット線ＢＬ２の一端には、第１のビット線選択回路２１−１を介して、第１の書き込み回路２３−１および第１の読み出し回路２４−１が接続されている。第１のビット線ＢＬ１および第２のビット線ＢＬ２の他端には、第２のビット線選択回路２１−２を介して、第２の書き込み回路２３−２および第２の読み出し回路２４−２が接続されている。
【００４８】
カラムデコーダ２２には、例えば外部からカラムアドレスが入力される。カラムデコーダ２２は、カラムアドレスをデコードし、デコード信号ＡｙｎおよびＢｙｎを第１のビット線選択回路２１−１に送り、デコード信号ＡｙｓおよびＢｙｓを第２のビット線選択回路２１−２に送る。第１のビット線選択回路２１−１は、デコード信号ＡｙｎおよびＢｙｎによって指定されたビット線を選択する。第２のビット線選択回路２１−２は、デコード信号ＡｙｓおよびＢｙｓによって指定されたビット線を選択する。
【００４９】
ワード線ＷＬには、ロウデコーダ２５が接続されている。ロウデコーダ２５には、例えば外部からロウアドレスが入力される。ロウデコーダ２５は、ロウアドレスをデコードし、ロウアドレスによって指定されたワード線を選択する。
【００５０】
書き込み回路２３−１および２３−２は、データ書き込み時、書き込みデータに応じて、第１のビット線ＢＬ１、メモリセルＭＣおよび第２のビット線ＢＬ２を経由する第１の書き込み電流、または、第２のビット線ＢＬ２、メモリセルＭＣおよび第１のビット線ＢＬ１を経由する第２の書き込み電流を流す。この時、書き込み回路２３−１および２３−２は、定電流電源を用いて、第１の書き込み電流を生成する。また、書き込み回路２３−１および２３−２は、定電圧電源を用いて、第２の書き込み電流を生成する。
【００５１】
読み出し回路２４−１および２４−２は、データ読み出し時、第１のビット線ＢＬ１、メモリセルＭＣおよび第２のビット線ＢＬ２を経由する読み出し電流を流す。この時、読み出し回路２４−１および２４−２は、定電圧電源を用いて、読み出し電流を生成する。
【００５２】
制御回路２６は、第１の書き込み回路２３−１に制御信号ＳＲＣｎおよびＳＮＫｎを、第２の書き込み回路２３−２に制御信号ＳＲＣｓおよびＳＮＫｓを供給することで、書き込み動作を制御する。また、制御回路２６は、第１の読み出し回路２４−１にＳＮＫｒを、第２の読み出し回路２４−２にＳＲＣｒを供給することで、読み出し動作を制御する。
【００５３】
図９は、ビット線選択回路２１、書き込み回路２３および読み出し回路２４の構成を示す回路図である。図９には、マトリクス状に配列されたメモリセルアレイ２０のうち２×２領域に接続された回路部分のみを示す。
【００５４】
メモリセルＭＣは、１個のＭＴＪ素子１０と１個の選択トランジスタＳＴとを有する。図１０は、１個のメモリセルＭＣの構成を示す回路図である。選択トランジスタＳＴは、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。
【００５５】
ＭＴＪ素子１０の参照層１４は、上部電極１５（図示せず）を介して第１のビット線ＢＬ１に接続されている。ＭＴＪ素子１０の記録層１２は、下部電極１１（図示せず）を介して選択トランジスタＳＴの電流経路の一端に接続されている。選択トランジスタＳＴの電流経路の他端は、第２のビット線ＢＬ２に接続されている。選択トランジスタＳＴのゲートには、ワード線ＷＬが接続されている。
【００５６】
第１のビット線選択回路２１−１は、第１のビット線ＢＬ１に対応する数のスイッチ素子としてのＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）３０と、第２のビット線ＢＬ２に対応する数のスイッチ素子としてのＮＭＯＳＦＥＴ３１とを備えている。ＮＭＯＳＦＥＴ３０<ｔ>は、第１のビット線ＢＬ１<ｔ>とノードＮ１との間に接続されている。ＮＭＯＳＦＥＴ３０<ｔ>のゲートには、カラムデコーダ２２からデコード信号Ａｙｎ<ｔ>が供給されている。ＮＭＯＳＦＥＴ３１<ｔ>は、第２のビット線ＢＬ２<ｔ>とノードＮ２との間に接続されている。ＮＭＯＳＦＥＴ３１<ｔ>のゲートには、カラムデコーダ２２からデコード信号Ｂｙｎ<ｔ>が供給されている。
【００５７】
第２のビット線選択回路２１−２は、第１のビット線ＢＬ１に対応する数のスイッチ素子としてのＮＭＯＳＦＥＴ３２と、第２のビット線ＢＬ２に対応する数のスイッチ素子としてのＮＭＯＳＦＥＴ３３とを備えている。ＮＭＯＳＦＥＴ３２<ｔ>は、第１のビット線ＢＬ１<ｔ>とノードＮ３との間に接続されている。ＮＭＯＳＦＥＴ３２<ｔ>のゲートには、カラムデコーダ２２からデコード信号Ｂｙｓ<ｔ>が供給されている。ＮＭＯＳＦＥＴ３３<ｔ>は、第２のビット線ＢＬ２<ｔ>とノードＮ４との間に接続されている。ＮＭＯＳＦＥＴ３３<ｔ>のゲートには、カラムデコーダ２２からデコード信号Ａｙｓ<ｔ>が供給されている。
【００５８】
第１の書き込み回路２３−１は、定電流電源３４、スイッチ素子としてのＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）３５、およびスイッチ素子としてのＮＭＯＳＦＥＴ３６を備えている。ＰＭＯＳＦＥＴ３５のソースは定電流電源３４に接続され、ＰＭＯＳＦＥＴ３５のドレインはノードＮ１に接続され、ＰＭＯＳＦＥＴ３５のゲートには制御回路２６から制御信号ＳＲＣｎが供給されている。ＮＭＯＳＦＥＴ３６のドレインはノードＮ１に接続され、ＮＭＯＳＦＥＴ３６のソースは接地され、ＮＭＯＳＦＥＴ３６のゲートには制御回路２６から制御信号ＳＮＫｎが供給されている。ＶＤＤは電源電圧であり、ＶＳＳは接地電圧である。
【００５９】
第２の書き込み回路２３−２は、定電圧電源３７、スイッチ素子としてのＰＭＯＳＦＥＴ３８、およびスイッチ素子としてのＮＭＯＳＦＥＴ３９を備えている。ＰＭＯＳＦＥＴ３８のソースは定電圧電源３７に接続され、ＰＭＯＳＦＥＴ３８のドレインはノードＮ４に接続され、ＰＭＯＳＦＥＴ３８のゲートには制御回路２６から制御信号ＳＲＣｓが供給されている。ＮＭＯＳＦＥＴ３９のドレインはノードＮ４に接続され、ＮＭＯＳＦＥＴ３９のソースは接地され、ＮＭＯＳＦＥＴ３９のゲートには制御回路２６から制御信号ＳＮＫｓが供給されている。
【００６０】
第１の読み出し回路２４−１は、スイッチ素子としてのＮＭＯＳＦＥＴ４０を備えている。ＮＭＯＳＦＥＴ４０のドレインはノードＮ２に接続され、ＮＭＯＳＦＥＴ４０のソースは接地され、ＮＭＯＳＦＥＴ４０のゲートには制御回路２６から制御信号ＳＮＫｒが供給されている。
【００６１】
第２の読み出し回路２４−２は、スイッチ素子としてのＰＭＯＳＦＥＴ４１、センスアンプＳＡ、および抵抗Ｒｆを備えている。ＰＭＯＳＦＥＴ４１のドレインはノードＮ３に接続され、ＰＭＯＳＦＥＴ４１のソースはセンスアンプＳＡの第１の入力端子（反転入力端子）に接続され、ＰＭＯＳＦＥＴ４１のゲートには制御回路２６から制御信号ＳＲＣｒが供給されている。センスアンプＳＡの第２の入力端子（非反転入力端子）には、基準電圧Ｖｒｅｆが供給されている。センスアンプＳＡの第１の入力端子と出力端子との間には、抵抗Ｒｆが接続されている。センスアンプＳＡは、メモリセルＭＣから読み出されたデータを出力する。
【００６２】
（動作）
このように構成されたＭＲＡＭの動作について説明する。まず、ＭＲＡＭのデータ書き込み動作について説明する。選択されたメモリセルＭＣのＭＴＪ素子１０に対して低抵抗状態から高抵抗状態に書き込みを行う場合には、第１の書き込み回路２３−１で生成した定電流を用いて、参照層１４から記録層１２に向かう書き込み電流をＭＴＪ素子１０に流す。
【００６３】
具体的には、第１のビット線選択回路２１−１によって選択された第１のビット線ＢＬ１がノードＮ１に接続され、第２のビット線選択回路２１−２によって選択された第２のビット線ＢＬ２がノードＮ４に接続される。また、選択されたワード線ＷＬがハイレベルに設定され、選択されたワード線ＷＬに接続された選択トランジスタＳＴがオンする。
【００６４】
続いて、制御信号ＳＲＣｎおよびＳＮＫｎがともにローレベルに設定され、ＰＭＯＳＦＥＴ３５がオン、ＮＭＯＳＦＥＴ３６がオフする。また、制御信号ＳＲＣｓおよびＳＮＫｓがともにハイレベルに設定され、ＰＭＯＳＦＥＴ３８がオフ、ＮＭＯＳＦＥＴ３９がオンする。ＮＭＯＳＦＥＴ３９および接地端子ＶＳＳは、電流シンクとして機能する。これにより、定電流電源３４からＭＴＪ素子１０に書き込み電流が供給され、ＭＴＪ素子１０が低抵抗状態から高抵抗状態に設定される。
【００６５】
一方、選択されたメモリセルＭＣのＭＴＪ素子１０に対して高抵抗状態から低抵抗状態に書き込みを行う場合には、第２の書き込み回路２３−２で生成した定電圧を用いて、記録層１２から参照層１４に向かう書き込み電流をＭＴＪ素子１０に流す。
【００６６】
具体的には、制御信号ＳＲＣｓおよびＳＮＫｓがともにローレベルに設定され、ＰＭＯＳＦＥＴ３８がオン、ＮＭＯＳＦＥＴ３９がオフする。また、制御信号ＳＲＣｎおよびＳＮＫｎがともにハイレベルに設定され、ＰＭＯＳＦＥＴ３５がオフ、ＮＭＯＳＦＥＴ３６がオンする。ＮＭＯＳＦＥＴ３６および接地端子ＶＳＳは、電流シンクとして機能する。ビット線およびワード線の選択動作は、低抵抗状態から高抵抗状態に書き込みを行う場合と同じである。これにより、定電圧電源３７からＭＴＪ素子１０に書き込み電流が供給され、ＭＴＪ素子１０が高抵抗状態から低抵抗状態に設定される。
【００６７】
次に、ＭＲＡＭのデータ読み出し動作について説明する。データ読み出し動作では、第２の読み出し回路２４−２で生成した定電圧を用いて、選択されたメモリセルＭＣのＭＴＪ素子１０に対して、参照層１４から記録層１２に向かう読み出し電流を流す。読み出し電流は、書き込み電流よりも小さい値に設定される。
【００６８】
具体的には、第１のビット線選択回路２１−１によって選択された第２のビット線ＢＬ２がノードＮ２に接続され、第２のビット線選択回路２１−２によって選択された第１のビット線ＢＬ１がノードＮ３に接続される。また、選択されたワード線ＷＬがハイレベルに設定され、選択されたワード線ＷＬに接続された選択トランジスタＳＴがオンする。
【００６９】
続いて、制御信号ＳＮＫｒがハイレベル、制御信号ＳＲＣｒがローレベルに設定され、ＮＭＯＳＦＥＴ４０およびＰＭＯＳＦＥＴ４１がともにオンする。ＮＭＯＳＦＥＴ４０および接地端子ＶＳＳは、電流シンクとして機能する。センスアンプＳＡの第１の入力端子と第２の入力端子とは同電位、すなわち基準電圧Ｖｒｅｆになるため、センスアンプＳＡの第１の入力端子の電圧、すなわち第２の読み出し回路２４−２で生成された定電圧がメモリセルＭＣに印加される。すなわち、センスアンプＳＡは、定電圧電源としての機能も果たす。これにより、ＭＴＪ素子１０に参照層１４から記録層１２に向かう方向に読み出し電流が流れ、ＭＴＪ素子１０の抵抗に応じたデータがセンスアンプＳＡから出力される。
【００７０】
なお、参照層１４が選択トランジスタＳＴと接続される回路構成の場合には、記録層１２を第２のビット線ＢＬ２に接続し、選択トランジスタＳＴを第１のビット線ＢＬ１に接続する。この構成例は、参照層１４の上方に記録層１２が配置される構造を有するＭＴＪ素子の場合に該当する。この場合でも、前述した読み出し動作および書き込み動作が可能である。
【００７１】
また、メモリセルにデータを書き込んだ後、正確にデータが書き込まれたか否かを確認するベリファイ読み出し動作が実行される。このベリファイ読み出し動作は、前述した本実施形態の読み出し動作と同じである。ベリファイ読み出し動作においても、定電圧電源を用いた読み出し動作を適用できる。
【００７２】
［３−２．第２の実施例］
図１１は、第２の実施例に係るビット線選択回路２１、書き込み回路２３および読み出し回路２４の構成を示す回路図である。第２の実施例は、第１の実施例と比べて、読み出し回路２４−１および２４−２の回路構成が異なり、それに伴って制御回路２６からの制御信号ＳＲＣｒとＳＮＫｒとの行き先が逆になるが、これらの点を除いて第２の実施例に係るＭＲＡＭのブロック図は図８と同じである。
【００７３】
第１の読み出し回路２４−１は、定電流電源４２、センスアンプＳＡ、およびスイッチ素子としてのＰＭＯＳＦＥＴ４３を備えている。ＰＭＯＳＦＥＴ４３のソースは定電流電源４２に接続され、ＰＭＯＳＦＥＴ４３のドレインはノードＮ２に接続され、ＰＭＯＳＦＥＴ４３のゲートには制御回路２６から制御信号ＳＲＣｒが供給されている。センスアンプＳＡの第１の入力端子（反転入力端子）は、定電流源４２に接続され、センスアンプＳＡの第２の入力端子（非反転入力端子）には、基準電圧Ｖｒｅｆが供給されている。センスアンプＳＡは、第１の入力端子と第２の入力端子との電圧を比較することで、メモリセルＭＣから読み出されたデータを出力する。
【００７４】
第２の読み出し回路２４−２は、スイッチ素子としてのＮＭＯＳＦＥＴ４４を備えている。ＮＭＯＳＦＥＴ４４のドレインはノードＮ３に接続され、ＮＭＯＳＦＥＴ４４のソースは接地され、ＮＭＯＳＦＥＴ４４のゲートには制御回路２６から制御信号ＳＮＫｒが供給されている。
【００７５】
（動作）
このように構成されたＭＲＡＭの動作について説明する。データ読み出し動作では、第１の読み出し回路２４−１で生成した定電流を用いて、選択されたメモリセルＭＣのＭＴＪ素子１０に対して、記録層１２から参照層１４に向かう読み出し電流を流す。
【００７６】
ビット線およびワード線の選択動作は、第１の実施例の読み出し時と同じである。続いて、制御信号ＳＲＣｒがローレベル、制御信号ＳＮＫｒがハイレベルに設定され、ＰＭＯＳＦＥＴ４３およびＮＭＯＳＦＥＴ４４がともにオンする。ＮＭＯＳＦＥＴ４４および接地端子ＶＳＳは、電流シンクとして機能する。これにより、定電流電源４２によって、ＭＴＪ素子１０に記録層１２から参照層１４に向かう読み出し電流が流れる。この時、センスアンプＳＡは、２つの入力端子の電圧を比較し、ＭＴＪ素子１０の抵抗に応じたデータを出力する。
【００７７】
なお、書き込み回路２３の構成および動作は、第１の実施例と同じである。また、第１の実施例と同様に、ベリファイ読み出し動作においても、定電流電源を用いた読み出し動作を適用できる。
【００７８】
［４．効果］
以上詳述したように本実施形態では、（１）平行状態から反平行状態にスピントルクが働く方向に通電を行って書き込みを行う、すなわち、参照層１４から記録層１２に向かう書き込み電流をＭＴＪ素子１０に流してデータを書き込む場合には、定電流電源を用いる。（２）反平行状態から平行状態にスピントルクが働く方向に通電を行って書き込みを行う、すなわち、記録層１２から参照層１４に向かう書き込み電流をＭＴＪ素子１０に流してデータを書き込む場合には、定電圧電源を用いる。（３）平行状態から反平行状態にスピントルクが働く方向に通電を行って読み出しを行う、すなわち、参照層１４から記録層１２に向かう読み出し電流をＭＴＪ素子１０に流してデータを読み出す場合には、定電圧電源を用いる。（４）反平行状態から平行状態にスピントルクが働く方向に通電を行って読み出しを行う、すなわち、記録層１２から参照層１４に向かう読み出し電流をＭＴＪ素子１０に流してデータを読み出す場合には、定電流電源を用いる。
【００７９】
従って本実施形態によれば、書き込み過程において、ＭＴＪ素子１０に流れる書き込み電流が減少しないため、書き込みエラーを低減することができる。また、書き込み電流を大きく増やすことなく、書き込みエラーを低減することができる。さらに、読み出し過程において、ＭＴＪ素子１０に流れる読み出し電流が増加しないため、読み出しディスターブを低減することができる。結果として、データ信頼性の高いＭＲＡＭを構成することができる。
【００８０】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００８１】
１０…ＭＴＪ素子、１１…下部電極、１２…記録層、１３…非磁性層、１４…参照層、１５…上部電極、２０…メモリセルアレイ、２１…ビット線選択回路、２２…カラムデコーダ、２３…書き込み回路、２４…読み出し回路、２５…ロウデコーダ、２６…制御回路、３０〜３３，３６，３９，４０，４４…ＮＭＯＳＦＥＴ、３４，４２…定電流電源、３５，３８，４１，４３…ＰＭＯＳＦＥＴ、３７…定電圧電源、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＴ…選択トランジスタ、ＳＡ…センスアンプ、Ｒｆ…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011198416.tif 000011
【図１０】
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【図１１】
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