(57)【要約】【課題】２つの入力信号が共にローレベルとなっても、レベルシフト回路の出力信号を特定のレベルに固定して、次段の回路の誤動作を防止する。【解決手段】このレベルシフト回路は、第１の電源電位が供給されて動作する回路から入力される互いに逆相の第１の信号及び第２の信号に基づいて、第１の電源電位よりも高い第２の電源電位に対応する振幅を有する第３の信号を出力する電圧変換部と、第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタによって構成され、第３の信号を反転して出力端子から出力信号を出力するインバータと、第１のＮチャネルトランジスタのソースと接地電位との間に接続され、第１及び第２の信号によってそれぞれ制御される第２及び第３のＮチャネルトランジスタと、第２の電源電位とインバータの出力端子との間に接続され、微小電流を流すインピーダンス素子とを具備する。【選択図】図２
2011097500.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位が供給されて動作する回路から入力される互いに逆相の第１の信号及び第２の信号に基づいて、前記第１の電源電位よりも高い第２の電源電位に対応する振幅を有する第３の信号を出力する電圧変換部と、
直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタによって構成されるインバータであって、前記第１のＰチャネルトランジスタのソースが前記第２の電源電位に接続されており、前記第１のＮチャネルトランジスタのソースが接地電位に接続されたときに前記第３の信号を反転して出力端子から出力信号を出力するインバータと、
前記第１のＮチャネルトランジスタのソースに接続されたドレインと、前記接地電位に接続されたソースと、前記第１の信号が印加されるゲートとを有し、前記第１の信号に従って前記第１のＮチャネルトランジスタのソースを前記接地電位に接続する第２のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタのソースに接続されたドレインと、前記接地電位に接続されたソースと、前記第２の信号が印加されるゲートとを有し、前記第２の信号に従って前記第１のＮチャネルトランジスタのソースを前記接地電位に接続する第３のＮチャネルトランジスタと、
前記第２の電源電位と前記インバータの出力端子との間に接続され、前記第２及び第３のＮチャネルトランジスタが継続的にオフしているときに、前記インバータの出力端子の電位を前記第２の電源電位に近付けるインピーダンス素子と、
を具備するレベルシフト回路。
【請求項２】
前記インピーダンス素子が、前記第２の電源電位に接続されたソース及びゲートと、前記インバータの出力端子に接続されたドレインとを有する第２のＰチャネルトランジスタを含む、請求項１記載のレベルシフト回路。
【請求項３】
前記第２のＰチャネルトランジスタのチャネル幅とチャネル長との比の値が、前記第２のＮチャネルトランジスタのチャネル幅とチャネル長との比の値と前記第３のＮチャネルトランジスタのチャネル幅とチャネル長との比の値との和の３倍〜３０倍大きい、請求項２記載のレベルシフト回路。
【請求項４】
前記インピーダンス素子が、前記第２の電源電位に接続されたドレインと、前記インバータの出力端子に接続されたソース及びゲートとを有する第４のＮチャネルトランジスタを含む、請求項１記載のレベルシフト回路。
【請求項５】
前記第４のＮチャネルトランジスタのチャネル幅とチャネル長との比の値が、前記第２のＮチャネルトランジスタのチャネル幅とチャネル長との比の値と前記第３のＮチャネルトランジスタのチャネル幅とチャネル長との比の値との和の３倍〜３０倍大きい、請求項４記載のレベルシフト回路。
【請求項６】
前記インピーダンス素子が、前記第２の電源電位と前記インバータの出力端子との間に接続された抵抗を含む、請求項１記載のレベルシフト回路。
【請求項７】
前記抵抗が、１０ＧΩ〜１００ＧΩの抵抗値を有する、請求項６記載のレベルシフト回路。
【請求項８】
請求項１〜７のいずれか１項記載のレベルシフト回路を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低い電源電圧が供給されて動作する回路から入力される信号の振幅を拡大して、高い電源電圧が供給されて動作する回路に適合させるレベルシフト回路（レベルシフタ）に関し、さらに、そのようなレベルシフト回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
ディジタルカメラや携帯電話等の携帯機器においては、メインスイッチを切ったときに、計時情報を管理するリアルタイムクロック用ＩＣが、バックアップ用の充電池（二次電池）又は大容量キャパシタから供給される電力によって動作する。二次電池等からの電力供給時間を長く確保するために、近年において、リアルタイムクロック用ＩＣは、２００ｎＡ以下の低消費電流で動作している。
【０００３】
このような低消費電流動作を実現するために、リアルタイムクロック用ＩＣ内部においてクロック信号を生成する発振回路やクロック信号を分周する分周回路を、定電圧発生回路によって生成される定電圧で動作させることが行われている。例えば、二次電池等からＩＣに供給される電源電圧が３Ｖ若しくは５Ｖであっても、ＩＣ内部の定電圧発生回路によって、０．９Ｖ等の低い電源電圧を生成し、この電源電圧で発振回路及び分周回路を動作させることにより、低消費電流動作が実現される。
【０００４】
一方、分周クロック信号に基づいて計時情報を管理する制御回路は、様々な論理回路によって構成されるので、発振回路及び分周回路よりも高い電源電圧を必要とする。その場合に、第１の定電圧発生回路を用いて、比較的低い第１の電源電圧（例えば、０．９Ｖ）を生成して発振回路及び分周回路に供給し、第２の定電圧発生回路を用いて、比較的高い第２の電源電圧（例えば、１．６Ｖ）を生成して制御回路等に供給することが行われている。
【０００５】
そのような場合に、比較的低い第１の電源電圧が供給されて動作する分周回路から出力される分周クロック信号の振幅を拡大して、比較的高い第２の電源電圧が供給されて動作する制御回路等に適合させる必要がある。そのために、レベルシフト回路が用いられる。
【０００６】
図５は、従来のレベルシフト回路の例を示す回路図である。図５に示すレベルシフト回路は、電圧変換部とバッファ部とを含んでおり、電源電位ＨＶＤＤ、及び、電源電位ＶＳＳ（図５においては、接地電位とする）が供給されて動作する。電圧変換部は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のインバータと、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２によって構成される第２のインバータと、電源電圧ＨＶＤＤとトランジスタＱＰ１１のソースとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ１３と、電源電圧ＨＶＤＤとトランジスタＱＰ１２のソースとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ１４とを含んでいる。
【０００７】
電源電位ＨＶＤＤよりも低い電源電圧ＬＶＤＤが供給されて動作する回路から供給される互いに逆相の入力信号Ａ及びＸＡは、０〜ＬＶＤＤのレベルを有している。入力信号Ａ及びＸＡは、第１のインバータを構成するトランジスタＱＰ１１及びＱＮ１１のゲートと、第２のインバータを構成するトランジスタＱＰ１２及びＱＮ１２のゲートとに、それぞれ入力される。第１のインバータは、入力信号Ａを反転して信号Ｂを生成し、信号ＢをトランジスタＱＰ１４のゲートに供給する。また、第２のインバータは、入力信号ＸＡを反転して信号ＸＢを生成し、信号ＸＢをトランジスタＱＰ１３のゲートに供給する。このようにして、電圧変換部において、０〜ＬＶＤＤのレベルを有する入力信号Ａ及びＸＡに基づいて、０〜ＨＶＤＤのレベルを有する信号Ｂが生成され、信号Ｂがバッファ部に出力される。
【０００８】
バッファ部は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成される第３のインバータを含んでいる。信号Ｂは、第３のインバータを構成するトランジスタＱＰ２１及びＱＮ２１のゲートに入力される。第３のインバータは、信号Ｂを反転して出力信号ＯＵＴを生成し、出力信号ＯＵＴを出力端子から出力する。
【０００９】
しかしながら、電源電位ＬＶＤＤが低くなって０Ｖ近傍になると、入力信号Ａ及びＸＡは共にローレベルとなり、レベルシフト回路の出力信号ＯＵＴが不定となって、次段の回路を誤動作させてしまう。そのような場合に、レベルシフト回路の出力信号ＯＵＴが特定のレベルに固定されるならば、次段の回路の誤動作を防止することができる。
【００１０】
関連する技術として、特許文献１には、電源供給が停止された際に、液晶表示部に表示の散らつきが発生しないようにする液晶駆動用回路が開示されている。電源供給が遮断された後、電源電圧が液晶駆動用回路の動作可能な最低動作電圧未満になると、蓄積されていた液晶駆動電圧が液晶表示部に供給されて表示の散らつきが発生するという問題点がある。そこで、この液晶駆動用回路は、電源供給が遮断された場合に、液晶駆動電圧が液晶表示部に供給されないように、液晶駆動電圧を保持するコンデンサに蓄積された電荷を放電させる経路を形成する。
【００１１】
この液晶駆動用回路は、液晶表示部に液晶を駆動するための液晶駆動電圧を供給する液晶駆動用回路であって、この液晶駆動用回路を動作させるための電源電圧を供給する供給電源と、上記電源電圧を昇圧して上記液晶駆動電圧を生成する昇圧回路と、上記電源電圧が所定電圧値以上であるときに第１の信号を出力し、上記電源電圧が所定電圧値より低いときに第２の信号を出力するレベル変換回路と、上記レベル変換回路からの出力に基づいて、上記液晶駆動電圧の供給ラインと基準電圧の間を遮断あるいは短絡するスイッチ手段とを具備している。
【００１２】
特許文献１の液晶駆動用回路は、電源電圧が低くなるとレベル変換回路（レベルシフタ）が不定な電圧を出力するので、それによってスイッチ手段（トランジスタ）をオンさせて、液晶駆動電圧を保持するコンデンサの両端をショートさせるものであり、電源電圧が低くなったときにレベル変換回路の出力信号を特定のレベルに固定することは開示されていない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−１４９６１号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明は、低い電源電圧が供給されて動作する回路から入力される信号の振幅を拡大して、高い電源電圧が供給されて動作する回路に適合させるレベルシフト回路において、２つの入力信号が共にローレベルとなっても、レベルシフト回路の出力信号を特定のレベルに固定して、次段の回路の誤動作を防止することを目的とする。さらに、本発明は、そのようなレベルシフト回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明の１つの観点に係るレベルシフト回路は、第１の電源電位が供給されて動作する回路から入力される互いに逆相の第１の信号及び第２の信号に基づいて、第１の電源電位よりも高い第２の電源電位に対応する振幅を有する第３の信号を出力する電圧変換部と、直列に接続された第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタによって構成されるインバータであって、第１のＰチャネルトランジスタのソースが第２の電源電位に接続されており、第１のＮチャネルトランジスタのソースが接地電位に接続されたときに第３の信号を反転して出力端子から出力信号を出力するインバータと、第１のＮチャネルトランジスタのソースに接続されたドレインと、接地電位に接続されたソースと、第１の信号が印加されるゲートとを有し、第１の信号に従って第１のＮチャネルトランジスタのソースを接地電位に接続する第２のＮチャネルトランジスタと、第１のＮチャネルトランジスタのソースに接続されたドレインと、接地電位に接続されたソースと、第２の信号が印加されるゲートとを有し、第２の信号に従って第１のＮチャネルトランジスタのソースを接地電位に接続する第３のＮチャネルトランジスタと、第２の電源電位とインバータの出力端子との間に接続され、第２及び第３のＮチャネルトランジスタが継続的にオフしているときに、インバータの出力端子の電位を第２の電源電位に近付けるインピーダンス素子とを具備する。
【００１６】
ここで、インピーダンス素子が、第２の電源電位に接続されたソース及びゲートと、インバータの出力端子に接続されたドレインとを有する第２のＰチャネルトランジスタを含むようにしても良い。その場合に、第２のＰチャネルトランジスタのチャネル幅とチャネル長との比の値が、第２のＮチャネルトランジスタのチャネル幅とチャネル長との比の値と第３のＮチャネルトランジスタのチャネル幅とチャネル長との比の値との和の３倍〜３０倍大きいことが望ましい。
【００１７】
あるいは、インピーダンス素子が、第２の電源電位に接続されたドレインと、インバータの出力端子に接続されたソース及びゲートとを有する第４のＮチャネルトランジスタを含むようにしても良い。その場合に、第４のＮチャネルトランジスタのチャネル幅とチャネル長との比の値が、第２のＮチャネルトランジスタのチャネル幅とチャネル長との比の値と第３のＮチャネルトランジスタのチャネル幅とチャネル長との比の値との和の３倍〜３０倍大きいきいことが望ましい。
【００１８】
あるいは、インピーダンス素子が、第２の電源電位とインバータの出力端子との間に接続された抵抗を含むようにしても良い。その場合に、抵抗が、１０ＧΩ〜１００ＧΩの抵抗値を有することが望ましい。
【００１９】
また、本発明の１つの観点に係る半導体集積回路は、本発明のいずれかの観点に係るレベルシフト回路を具備する。
【発明の効果】
【００２０】
本発明の１つの観点によれば、バッファ部のインバータを構成する第１のＮチャネルトランジスタのソースと接地電位との間に、第１及び第２の信号によってそれぞれ制御される第２及び第３のＮチャネルトランジスタをスイッチ回路として接続し、第２の電源電位とインバータの出力端子との間に微小電流を流すインピーダンス素子を接続したことにより、２つの入力信号が共にローレベルとなっても、第２及び第３のＮチャネルトランジスタがオフすると共に第２の電源電位からインピーダンス素子を介してインバータの出力端子に微小電流が流れるので、インバータの出力端子の電位を第２の電源電位に近付けることができる。従って、レベルシフト回路の出力信号をハイレベルに固定して、次段の回路の誤動作を防止することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図。
【図３】第１の実施形態の変形例に係るレベルシフト回路の構成を示す回路図。
【図４】本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図。
【図５】従来のレベルシフト回路の例を示す回路図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態においては、計時情報を管理するリアルタイムクロック用ＩＣに本発明を適用した場合について説明する。
【００２３】
図１に示すように、この半導体集積回路は、電源電位ＶＤＤ（本実施形態においては、３Ｖとする）、及び、電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給され、サンプリング信号ＳＰに従って間欠動作を行うことにより定電圧を発生する定電圧発生回路１及び２を含んでいる。定電圧発生回路１は、電源電位ＬＶＤＤ（例えば、０．９Ｖ）を発生し、定電圧発生回路２は、電源電位ＬＶＤＤよりも高い電源電位ＨＶＤＤ（例えば、１．６Ｖを発生する。
【００２４】
さらに、半導体集積回路は、定電圧発生回路１によって発生される電源電位ＬＶＤＤが供給される発振回路３及び分周回路４と、定電圧発生回路２によって発生される電源電位ＨＶＤＤが供給されるレベルシフト回路（Ｌ／Ｓ）５、間欠動作制御回路６、及び、制御回路７とを含んでいる。
【００２５】
発振回路３は、発振動作を行うことにより、所定の周波数を有するマスタークロック信号を生成する。分周回路４は、発振回路３によって生成されるマスタークロック信号を分周することにより、分周クロック信号を生成する。
【００２６】
レベルシフト回路（Ｌ／Ｓ）５は、電源電位ＬＶＤＤが供給されて動作する分周回路４から出力される分周クロック信号の振幅を拡大して、電源電位ＨＶＤＤが供給されて動作する間欠動作制御回路６及び制御回路７に適合させる。間欠動作制御回路６は、分周クロック信号に基づいてサンプリング信号ＳＰを生成することにより、定電圧発生回路１及び２の間欠動作を制御する。制御回路７は、分周クロック信号に基づいて計時情報を管理する。
【００２７】
間欠動作制御回路６は、サンプリング期間Ｔ１においてサンプリング信号ＳＰをハイレベルに活性化し、非サンプリング期間Ｔ２においてサンプリング信号ＳＰをローレベルに非活性化する。例えば、定電圧発生回路１及び２の間欠動作の周期は１ｍｓ程度であり、サンプリング信号ＳＰがハイレベルである期間の割合（デューティ）Ｔ１／（Ｔ１＋Ｔ２）は、１／８〜１／１６程度が適当である。これにより、間欠動作における定電圧発生回路の動作電流は、連続動作における定電圧発生回路の動作電流の１／８〜１／１６程度となり、さらなる低消費電流化を実現することができる。
【００２８】
図２は、図１に示す半導体集積回路において用いられる、本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、電圧変換部とバッファ部とを含んでおり、電源電位ＨＶＤＤ及び電源電位ＶＳＳが供給されて動作する。電圧変換部は、電源電位ＬＶＤＤが供給されて動作する分周回路４（図１）から入力される互いに逆相の入力信号Ａ及び入力信号ＸＡに基づいて、電源電位ＨＶＤＤに対応する振幅を有する信号Ｂを出力する。バッファ部は、信号Ｂを反転して、出力端子から出力信号ＯＵＴを出力する。
【００２９】
電圧変換部は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成される第１のインバータと、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２によって構成される第２のインバータと、電源電位ＨＶＤＤとトランジスタＱＰ１１のソースとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ１３と、電源電位ＨＶＤＤとトランジスタＱＰ１２のソースとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ１４とを含んでいる。
【００３０】
トランジスタＱＮ１１及びＱＮ１２のソースは、電源電位ＶＳＳに接続されている。トランジスタＱＰ１１及びＱＮ１１のドレインは、トランジスタＱＰ１４のゲートに接続され、トランジスタＱＰ１２及びＱＮ１２のドレインは、トランジスタＱＰ１３のゲートに接続されている。
【００３１】
電源電位ＬＶＤＤが供給されて動作する分周回路４（図１）から供給される互いに逆相の入力信号Ａ及びＸＡは、０〜ＬＶＤＤのレベルを有している。入力信号Ａは、第１のインバータを構成するトランジスタＱＰ１１及びＱＮ１１のゲートに入力され、入力信号ＸＡは、第２のインバータを構成するトランジスタＱＰ１２及びＱＮ１２のゲートに入力される。
【００３２】
第１のインバータは、入力信号Ａを反転して信号Ｂを生成し、信号ＢをトランジスタＱＰ１４のゲートに供給する。また、第２のインバータは、入力信号ＸＡを反転して信号ＸＢを生成し、信号ＸＢをトランジスタＱＰ１３のゲートに供給する。このようにして、電圧変換部に入力される０〜ＬＶＤＤのレベルを有する入力信号Ａ及びＸＡに基づいて、０〜ＨＶＤＤのレベルを有する信号Ｂが生成され、信号Ｂがバッファ部に供給される。
【００３３】
バッファ部は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成される第３のインバータと、トランジスタＱＮ２１のソースと電源電位ＶＳＳとの間に接続されたＮチャネルＭＯＳトランジスタＱＮ２２及びＱＮ２３と、電源電位ＨＶＤＤと第３のインバータの出力端子との間に接続されたＰチャネルＭＯＳトランジスタＱＰ２２とを含んでいる。
【００３４】
第３のインバータにおいて、トランジスタＱＰ２１のソースは、電源電位ＨＶＤＤに接続されている。トランジスタＱＰ２１及びＱＮ２１のゲートには、電圧変換部によって生成される信号Ｂが供給される。トランジスタＱＰ２１及びＱＮ２１のドレインは、出力端子に接続されている。
【００３５】
トランジスタＱＮ２２及びＱＮ２３のドレインは、トランジスタＱＮ２１のソースに接続され、トランジスタＱＮ２２及びＱＮ２３のソースは、電源電位ＶＳＳに接続されている。トランジスタＱＮ２２のゲートには、入力信号Ａが印加され、トランジスタＱＮ２３のゲートには、入力信号ＸＡが印加される。
【００３６】
トランジスタＱＮ２２は、ゲートに印加される入力信号Ａに従って、トランジスタＱＮ２１のソースを電源電位ＶＳＳに接続する。また、トランジスタＱＮ２３は、ゲートに印加される入力信号ＸＡに従って、トランジスタＱＮ２１のソースを電源電位ＶＳＳに接続する。第３のインバータは、トランジスタＱＮ２１のソースが電源電位ＶＳＳに接続されたときに、バッファ部から出力される信号Ｂを反転して、出力端子から出力信号ＯＵＴを出力する。
【００３７】
ここで、入力信号Ａ又はＸＡのレベルがトランジスタＱＮ２２及びＱＮ２３のしきい値電圧よりも高ければ、トランジスタＱＮ２２又はＱＮ２３がオン状態となり、第３のインバータが反転動作を行う。一方、入力信号Ａ及びＸＡのレベルがトランジスタＱＮ２２及びＱＮ２３のしきい値電圧よりも低ければ、トランジスタＱＮ２２及びＱＮ２３がオフ状態となり、第３のインバータの出力端子と電源電位ＶＳＳとの間の経路が遮断される。
【００３８】
また、トランジスタＱＰ２２のソース及びゲートは、電源電位ＨＶＤＤに接続され、トランジスタＱＰ２２のドレインは、第３のインバータの出力端子に接続されている。従って、トランジスタＱＰ２２は常にオフ状態であるが、トランジスタＱＰ２２のソース・ドレイン間には、例えば、１０−１２Ａオーダーの微小なチャネルリーク電流が流れる。即ち、トランジスタＱＰ２２は、トランジスタＱＮ２２及びＱＮ２３が継続的にオフしているときに、第３のインバータの出力端子の電位を電源電位ＨＶＤＤに近付けるインピーダンス素子として機能する。
【００３９】
これにより、電源電位ＬＶＤＤが低くなって０Ｖ近傍になったときに、入力信号Ａ及びＸＡが共にローレベルとなって電圧変換部から出力される信号Ｂが不定になったとしても、レベルシフト回路の出力信号ＯＵＴをハイレベルに固定することができる。その結果、次段の間欠動作制御回路６及び制御回路７（図１）の誤動作を防止することができる。なお、トランジスタＱＰ２２のチャネルリーク電流は微小であるので、トランジスタＱＮ２２又はＱＮ２３がオンしている際にも第３のインバータの動作にほとんど影響を与えず、消費電流もほとんど増加することがない。
【００４０】
ただし、トランジスタＱＰ２２のチャネルリーク電流は、トランジスタＱＮ２２及びＱＮ２３のチャネルリーク電流よりも大きいことが必要である。トランジスタがオフしているときのチャネルリーク電流は、チャネル幅Ｗに比例し、チャネル長Ｌに反比例するので、トランジスタＱＰ２２のチャネル幅Ｗ１とチャネル長Ｌ１との比の値Ｗ１／Ｌ１を、トランジスタＱＮ２２のチャネル幅Ｗ２とチャネル長Ｌ２との比の値Ｗ２／Ｌ２と、トランジスタＱＮ２３のチャネル幅Ｗ３とチャネル長Ｌ３との比の値Ｗ３／Ｌ３との和よりも、十分大きくすることが望ましい。例えば、Ｗ１／Ｌ１を、Ｗ２／Ｌ２とＷ３／Ｌ３との和の約３倍〜約３０倍（より好ましくは、１０倍以上）とすれば、トランジスタＱＮ２２及びＱＮ２３が継続的にオフしているときに、第３のインバータの出力端子の電位を電源電位ＨＶＤＤに確実に近付けることができる。
【００４１】
あるいは、ＰチャネルＭＯＳトランジスタＱＰ２２の替わりに、図３に示すように、ＮチャネルＭＯＳトランジスタＱＮ２４を用いることも可能である。その場合には、トランジスタＱＮ２４のドレインが、電源電位ＨＶＤＤに接続され、トランジスタＱＮ２４のソース及びゲートが、第３のインバータの出力端子に接続される。
【００４２】
その場合においても、トランジスタＱＮ２４のチャネル幅Ｗ４とチャネル長Ｌ４との比の値Ｗ４／Ｌ４を、トランジスタＱＮ２２のチャネル幅Ｗ２とチャネル長Ｌ２との比の値Ｗ２／Ｌ２と、トランジスタＱＮ２３のチャネル幅Ｗ３とチャネル長Ｌ３との比の値Ｗ３／Ｌ３との和よりも、十分大きくすることが望ましい。例えば、Ｗ４／Ｌ４を、Ｗ２／Ｌ２とＷ３／Ｌ３との和の約３倍〜約３０倍（より好ましくは、１０倍以上）とすれば、トランジスタＱＮ２２及びＱＮ２３が継続的にオフしているときに、第３のインバータの出力端子の電位を電源電位ＨＶＤＤに確実に近付けることができる。
【００４３】
次に、本発明の第２の実施形態について説明する。
図４は、図１に示す半導体集積回路において用いられる、本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。第２の実施形態においては、第１の実施形態におけるトランジスタＱＰ２２（図２）又はトランジスタＱＮ２４（図３）の替わりに、抵抗Ｒ１が用いられる。その他の点に関しては、第１の実施形態と同様である。
【００４４】
抵抗Ｒ１は、半導体基板上に絶縁膜を介して形成されたポリシリコンのパターンによって構成されるが、ポリシリコンに不純物をドープしないことにより、非常に高い抵抗値を有している。抵抗Ｒ１は、電源電位ＨＶＤＤと第３のインバータの出力端子との間に接続され、トランジスタＱＮ２２及びＱＮ２３が継続的にオフしているときに、第３のインバータの出力端子の電位を電源電位ＨＶＤＤに近付けるインピーダンス素子として機能する。
【００４５】
これにより、電源電位ＬＶＤＤが低くなって０Ｖ近傍になったときに、入力信号Ａ及びＸＡが共にローレベルとなって電圧変換部から出力される信号Ｂが不定になったとしても、レベルシフト回路の出力信号ＯＵＴをハイレベルに固定することができる。その結果、次段の間欠動作制御回路６及び制御回路７（図１）の誤動作を防止することができる。
【００４６】
ここで、定電圧発生回路２（図１）の定常動作電流を５０ｎＡ〜１００ｎＡとすると、定常動作電流にほとんど影響を与えないためには、抵抗Ｒ１の抵抗値を約１０ＧΩ〜約１００ＧΩ（例えば、３０ＧΩ）として、レベルシフト回路の出力信号ＯＵＴがローレベルのときに抵抗Ｒ１に流れる電流を約０．１６ｎＡ〜約０．０１６ｎＡ程度にすることが望ましい。上記の製法によれば、約１０ＧΩ〜約１００ＧΩの高い抵抗値を有する抵抗を製造することが可能である。そのような高抵抗は、トランジスタＱＮ２２又はＱＮ２３がオンしている際にも第３のインバータの動作にほとんど影響を与えず、消費電流もほとんど増加することがない。
【符号の説明】
【００４７】
１、２  定電圧発生回路、  ３  発振回路、  ４  分周回路、  ５  レベルシフト回路、  ６  間欠動作制御回路、  ７  制御回路、  ＱＰ１１〜ＱＰ２２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ２４  ＮチャネルＭＯＳトランジスタ、  Ｒ１  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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