(57)【要約】【課題】オン抵抗を低減するとともに、短絡時の過電流を低減することができる半導体装置を提供する。【解決手段】ｎ型半導体層１６の一対のｐウエル１５に挟まれる領域であるＪＦＥＴ領域１０の長さ、すなわち一対のｐウエル１５間の間隔Ｌｄを３μｍ以下、好ましくは０．８μｍ以上３μｍ以下とする。またＪＦＥＴ領域１０の不純物密度Ｎｄを、ドリフト層１７の不純物密度以上であって１×１０16ｃｍ-3以上とする。好ましくは、ＪＦＥＴ領域１０の不純物密度Ｎｄを、ＪＦＥＴ領域１０の長さＬｄに対して、Ｎｄ≧６．５×１０16×Ｌｄ-1.7の関係を有するように選ぶ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の厚み方向一方側の表面部に設けられる第１導電型のドリフト層と、
前記ドリフト層の厚み方向一方側の表面部分に形成された第１導電型の半導体層と、
前記半導体層の厚み方向一方側の表面部分に一様な厚みで間隔をあけて形成された一対の第２導電型のウエル領域と、
各前記ウエル領域の厚み方向一方側の表面部分に形成された第１導電型のソース領域と、
前記一対のウエル領域に形成された前記ソース領域の厚み方向一方側の表面部にそれぞれ設けられるソース電極と、
前記ウエル領域、前記ソース領域および前記半導体層の厚み方向一方側の表面部に接して、前記一対のウエル領域に形成された前記ソース領域間にわたって設けられるゲート絶縁膜と、
前記ゲート絶縁膜の厚み方向一方側の表面部に設けられるゲート電極とを備え、
前記一対のウエル領域間の間隔であって、前記半導体層の前記一対のウエル領域に挟まれる領域であるＪＦＥＴ領域の長さＬｄは、３μｍ以下であり、
前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ドリフト層の不純物密度以上であって、１×１０16ｃｍ-3以上であることを特徴とする半導体装置。
【請求項２】
前記ＪＦＥＴ領域の長さＬｄは、０．８μｍ以上、３μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＪＦＥＴ領域の長さＬｄは、２μｍ以下であり、
前記ＪＦＥＴ領域の不純物密度Ｎｄは、２×１０16ｃｍ-3以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＪＦＥＴ領域の長さＬｄは、０．８μｍ以上、２μｍ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ＪＦＥＴ領域の長さＬｄに対して、
Ｎｄ≧６．５×１０16×Ｌｄ-1.7
の関係を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ＪＦＥＴ領域の長さＬｄは、２μｍ以下であり、
前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ＪＦＥＴ領域の長さＬｄに対して、
Ｎｄ≧６．５×１０16×Ｌｄ-1.7
の関係を有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ＪＦＥＴ領域の長さＬｄに対して、
Ｎｄ＞６．５×１０16×Ｌｄ-1.7
の関係を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ＪＦＥＴ領域の長さＬｄは、２μｍ以下であり、
前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ＪＦＥＴ領域の長さＬｄに対して、
Ｎｄ＞６．５×１０16×Ｌｄ-1.7
の関係を有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば炭化珪素電力用半導体装置などの電力用半導体装置として用いられる半導体装置に関する。
【背景技術】
【０００２】
金属−酸化膜−半導体電界効果型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）をスイッチング素子として用いるときには、スイッチング損失および導通損失などの損失の低減が必要になる。損失の低減を実現するためには、ＭＯＳＦＥＴがオン状態のときのソース電極とドレイン電極との間の抵抗であるオン抵抗の低抵抗化が有効な手段である。オン抵抗の低抵抗化には、構造、プロセスなどの種々の方策が取られている。たとえば特許文献１に開示される縦型ＭＯＳＦＥＴでは、ディプレッション領域（ＪＦＥＴ領域ともいう）の不純物密度をドリフト層の不純物密度よりも大きくすることによって、オン抵抗の低減を実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００６−５１１９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示される技術では、正常なスイッチング動作時には、オン抵抗の低抵抗化によって、スイッチング損失および導通損失などの損失を低減できるが、限界特性の１つである短絡時の動作中に問題が発生する。短絡時とは、ＭＯＳＦＥＴのドレイン電極に接続されている負荷コイルが短絡する負荷短絡、および直列接続された片方のＭＯＳＦＥＴのソース電極とドレイン電極とが短絡するアーム短絡などによって、ドレイン電極とソース電極との間（以下「ドレイン−ソース間」という場合がある）に直接、高い電圧が印加される場合である。
【０００５】
負荷短絡およびアーム短絡のいずれの場合も、短絡時には、ドレイン−ソース間に過電流が流れ、素子の温度が上昇し、素子限界温度を超えると、ＭＯＳＦＥＴの破壊が発生する。過電流が流れている時間は、短絡状態の継続時間に相当し、短絡時間と呼ばれるが、どのくらいの時間、ＭＯＳＦＥＴが短絡状態で壊れずに耐えられるかは、短絡耐量と呼ばれ、限界特性の基準の１つになっている。
【０００６】
特許文献１に開示される技術のように、ＪＦＥＴ領域の不純物密度をドリフト層の不純物密度よりも高密度化すれば、オン抵抗の低抵抗化は実現できるが、ＭＯＳＦＥＴがオン状態であるときの短絡による過電流、具体的にはドレイン電流が増大するので、短絡耐量を表す時間が短くなるという問題がある。特に、ｐウエルの不純物密度が表面で小さく、深さ方向に進むにつれて大きくなるレトログレード構造の場合、表面近傍での不純物密度が小さいので、オン抵抗が低くなり、過電流が増大して、短絡耐量を表す時間が短くなるという問題が発生しやすい。
【０００７】
この問題を解決するためにオン抵抗を高くすると、過電流を低減することができ、短絡耐量を大きくすることができるが、損失の増加を引起こす。したがって、オン抵抗を高くすることは望ましくない。
【０００８】
このようにオン抵抗の低減と過電流の低減とは、トレードオフの関係になっている。スイッチング素子としての高性能化には、オン抵抗の低減が必須の課題である。したがって、オン抵抗の低減と、短絡時の過電流の低減とを両立可能なＭＯＳＦＥＴの実現が求められている。
【０００９】
本発明の目的は、オン抵抗を低減するとともに、短絡時の過電流を低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の厚み方向一方側の表面部に設けられる第１導電型のドリフト層と、前記ドリフト層の厚み方向一方側の表面部分に形成された第１導電型の半導体層と、前記半導体層の厚み方向一方側の表面部分に一様な厚みで間隔をあけて形成された一対の第２導電型のウエル領域と、各前記ウエル領域の厚み方向一方側の表面部分に形成された第１導電型のソース領域と、前記一対のウエル領域に形成された前記ソース領域の厚み方向一方側の表面部にそれぞれ設けられるソース電極と、前記ウエル領域、前記ソース領域および前記半導体層の厚み方向一方側の表面部に接して、前記一対のウエル領域に形成された前記ソース領域間にわたって設けられるゲート絶縁膜と、前記ゲート絶縁膜の厚み方向一方側の表面部に設けられるゲート電極とを備え、前記一対のウエル領域間の間隔であって、前記半導体層の前記一対のウエル領域に挟まれる領域であるＪＦＥＴ領域の長さＬｄは、３μｍ以下であり、前記ＪＦＥＴ領域の不純物密度Ｎｄは、前記ドリフト層の不純物密度以上であって、１×１０16ｃｍ-3以上であることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置によれば、第１導電型の半導体基板の厚み方向一方側の表面部に第１導電型のドリフト層が設けられる。ドリフト層の厚み方向一方側の表面部分には、第１導電型の半導体層が形成される。半導体層の厚み方向一方側の表面部分には、一対の第２導電型のウエル領域が一様な厚みで間隔をあけて形成される。各ウエル領域の厚み方向一方側の表面部分には、第１導電型のソース領域が形成される。各ソース領域の厚み方向一方側の表面部には、それぞれソース電極が設けられる。ウエル領域、ソース領域および半導体層の厚み方向一方側の表面部に接して、一対のウエル領域に形成されたソース領域間にわたってゲート絶縁膜が設けられる。ゲート絶縁膜の厚み方向一方側の表面部には、ゲート電極が設けられる。
【００１２】
このような半導体装置において、一対のウエル領域間の間隔であって、半導体層の一対のウエル領域に挟まれる領域であるＪＦＥＴ領域の長さＬｄは３μｍ以下である。このようにＪＦＥＴ領域の長さＬｄを３μｍ以下として、ＪＦＥＴ領域での電流経路を狭くすることによって、短絡が生じたときに流れる過電流である飽和電流を低減することができる。またＪＦＥＴ領域の不純物密度Ｎｄは、ドリフト層の不純物密度以上であって、１×１０16ｃｍ-3以上である。ＪＦＥＴ領域の不純物密度Ｎｄをドリフト層の不純物密度以上にすることによって、オン抵抗を低減することができる。またＪＦＥＴ領域の不純物密度Ｎｄは１×１０16ｃｍ-3以上であるので、ＪＦＥＴ領域の長さＬｄを３μｍ以下としても、オン抵抗を一定に保ち、ＪＦＥＴ領域の不純物密度Ｎｄをドリフト層の不純物密度以上にすることによるオン抵抗の低減効果を維持することができる。つまり、オン抵抗を増大させずに過電流の低減を実現することができる。したがって、オン抵抗を低減するとともに、短絡時の過電流を低減することができる半導体装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の一形態である半導体装置１を示す断面図である。
【図２】本発明の実施の一形態である半導体装置１を示す平面図である。
【図３】オン抵抗が変化しないＪＦＥＴ長Ｌｄと過電流密度ＩｓａｔおよびＪＦＥＴ領域１０の不純物密度Ｎｄとの関係を求めた結果を示すグラフである。
【図４】ＪＦＥＴ長Ｌｄを変化させたときのゲート絶縁膜１２中の電界強度Ｅｏｘ（ＭＶ／ｃｍ）を示すグラフである。
【図５】ｐウエル１５、ｎ型半導体層１６のｐウエル１５の底部に隣接する部分、およびドリフト層１７の不純物密度分布を示すグラフである。
【図６】半導体基板１８上にドリフト層１７を形成した状態を示す断面図である。
【図７】ｎ型半導体層１６を形成した状態を示す断面図である。
【図８】ｐウエル１５を形成した状態を示す断面図である。
【図９】ソース領域１３を形成した状態を示す断面図である。
【図１０】ゲート絶縁膜１２を形成した状態を示す断面図である。
【図１１】ゲート電極１１を形成した状態を示す断面図である。
【図１２】ソース電極１４および保護絶縁膜２０を形成した状態を示す断面図である。
【図１３】ドレイン電極１９を形成した状態を示す断面図である。
【発明を実施するための形態】
【００１４】
図１は、本発明の実施の一形態である半導体装置１を示す断面図である。本実施の形態の半導体装置１は、炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置である。本実施の形態の半導体装置１は、縦型ＭＯＳＦＥＴ（以下、単に「ＭＯＳＦＥＴ」という場合がある）として動作する領域を備える。図１では、半導体装置１のＭＯＳＦＥＴとして動作する領域の素子構造の最小単位（以下「素子単位構造」という）を示す。半導体装置１は、複数の素子単位構造と、素子単位構造が形成されない領域とを備える。
【００１５】
複数の素子単位構造は、図１の紙面に向かって左方であるｘ方向一方ｘ１、および図１の紙面に向かって右方であるｘ方向他方ｘ２に連続して配置される。ｘ方向一方ｘ１と、その反対方向であるｘ方向他方ｘ２とを含むｘ方向を、素子単位構造の配列方向という場合がある。また複数の素子単位構造を配列方向ｘに配置した列を、素子列という。半導体装置１は、複数の素子列を備える。複数の素子列は、図１の紙面に向かって上方であるｙ方向一方ｙ１から平面的に見て、配列方向ｘに直交する方向、すなわち図１の紙面の手前側および奥側に連続して配置される。ｙ方向一方ｙ１と、その反対方向であるｙ方向他方ｙ２とを含むｙ方向を、厚み方向または深さ方向という場合がある。
【００１６】
このように半導体装置１では、複数の素子単位構造が、図１の紙面に向かって上方であるｙ方向一方ｙ１側から見て、縦横に並べて配置される。これによって半導体装置１では、大電流を流すことが可能となっている。したがって本実施の形態の半導体装置１は、電力用半導体装置として好適である。素子単位構造の配列方向ｘにおける寸法、すなわちＡ１−Ａ２間の間隔Ｌｐを、セルピッチという。本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明する。
【００１７】
半導体装置１は、ゲート電極１１、ゲート絶縁膜１２、ソース領域１３、ソース電極１４、ｐウエル１５、ｎ型半導体層１６、ドリフト層１７、半導体基板１８、ドレイン電極１９および保護絶縁膜２０を備えて構成される。ｎ型半導体層１６のうち、隣合う２つのｐウエル１５で挟まれる領域は、ＪＦＥＴ領域１０である。ｐウエル１５は、ウエル領域に相当する。
【００１８】
半導体基板１８は、ＳｉＣ基板によって実現される。半導体基板１８の厚み方向一方ｙ１側の表面部にドリフト層１７が設けられる。ドリフト層１７の厚み方向一方ｙ１側の表面部にｎ型半導体層１６が設けられる。ｎ型半導体層１６の不純物密度は、ドリフト層１７の不純物密度以上の値に選ばれる。ｎ型半導体層１６の厚み方向一方ｙ１側の表面部の一部分に、ＪＦＥＴ領域１０を挟んで、一対のｐウエル１５が形成される。一対のｐウエル１５は、配列方向ｘに間隔をあけて形成される。このｐウエル１５の間隔をあけた部分のｎ型半導体層１６が、ＪＦＥＴ領域１０となる。
【００１９】
各ｐウエル１５は、一様な厚みで形成される。ｎ型半導体層１６の各ｐウエル１５に隣接する部分も一様な厚みとなっている。ドリフト層１７および半導体基板１８も一様な厚みとなっている。各ｐウエル１５の厚み方向一方ｙ１側の表面部の一部分には、ソース領域１３が形成される。ドリフト層１７、ｎ型半導体層１６およびソース領域１３は、ｎ型ＳｉＣ半導体層によって実現される。ｐウエル１５は、ｐ型ＳｉＣ層によって実現される。
【００２０】
ｐウエル１５、ソース領域１３およびｎ型半導体層１６の厚み方向一方ｙ１側の表面部に接して、一対のｐウエル１５に形成されたソース領域１３間にわたって、ゲート絶縁膜１２が設けられる。具体的には、ＪＦＥＴ領域１０とその両側のｐウエル１５およびソース領域１３の一部分とを覆って、ゲート絶縁膜１２が設けられる。ゲート絶縁膜１２の厚み方向一方ｙ１側の表面部にゲート電極１１が設けられる。ゲート電極１１から離隔して、ソース領域１３の一部分とｐウエル１５の一部分とを覆って、ソース電極１４が設けられる。ソース領域１３のうちゲート絶縁膜１２およびソース電極１４で覆われていない部分と、ゲート絶縁膜１２と、ゲート電極１１とを覆って、保護絶縁膜２０が設けられる。
【００２１】
本実施の形態では、ＪＦＥＴ領域１０の長さ、すなわち一対のｐウエル１５間の間隔Ｌｄに応じて、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度が選ばれる。具体的には、ＪＦＥＴ領域１０の長さＬｄは３μｍ以下に選ばれ、ｎ型半導体層１６の不純物密度は１×１０16ｃｍ-3以上に選ばれる。ここで、ＪＦＥＴ領域１０の長さＬｄとは、ＭＯＳＦＥＴの素子単位構造の配列方向ｘにおけるＪＦＥＴ領域１０の寸法をいい、ＪＦＥＴ領域１０を挟むｐウエル１５間のｘ方向における間隔に相当する。以下では、ＪＦＥＴ領域１０の長さＬｄを「ＪＦＥＴ長Ｌｄ」という場合がある。
【００２２】
次に、半導体装置１の動作について説明する。正常動作のスイッチング時にゲート−ソース間に正の電圧が印加されて、ＭＯＳＦＥＴがオンする場合を考える。ゲート−ソース間に正の電圧が印加されると、ゲート絶縁膜１２に接するｐウエル１５の半導体層であるチャネル領域１５ａに電子が引き寄せられて、電子による反転チャネル層が形成される。このとき、半導体基板１８、ドリフト層１７、ｎ型半導体層１６、ＪＦＥＴ領域１０、ｐウエル１５の反転チャネル層であるチャネル領域１５ａ、およびソース領域１３はｎ型半導体層になるので、ドレイン電極１９からソース電極１４までが全てｎ型半導体層で繋がり、ＭＯＳＦＥＴがオン状態となる。これによって、ドレイン電極１９からソース電極１４に電流が流れる。
【００２３】
電流は、ドレイン電極１９から、半導体基板１８と、ドリフト層１７と、ｎ型半導体層１６と、ＪＦＥＴ領域１０と、ｐウエル１５のチャネル領域１５ａと、ソース領域１３とを順に経由して、ソース電極１４に流れる。正常動作時には、ドレイン電極１９に接続された負荷に大半の電圧が印加され、ドレイン−ソース間に印加される電圧は数Ｖ以下であるので、ＭＯＳＦＥＴで消費される熱量は小さく、素子の温度上昇は高々１００℃程度である。
【００２４】
次に短絡時の過電流が流れる場合を考える。たとえば負荷短絡が発生すると、負荷にかかる電圧はほぼゼロになるので、ドレイン−ソース間に電源電圧の数百Ｖ以上の電圧が直接印加される。このとき、ＭＯＳＦＥＴはオン状態にあるので、電流が、正常動作時と同様に、ドレイン電極１９から、半導体基板１８と、ドリフト層１７と、ｎ型半導体層１６と、ＪＦＥＴ領域１０と、ｐウエル１５のチャネル領域１５ａと、ソース領域１３とを順に経由して、ソース電極１４に流れる。つまり、ドレイン−ソース間には高電圧が印加された状態で、過電流が流れるので、ＭＯＳＦＥＴの温度が上昇する。ＭＯＳＦＥＴの温度上昇が素子の限界を超えると、素子破壊が発生する。
【００２５】
素子の温度は、素子で消費される電力量と素子から放熱される熱量との差が素子に蓄積されて上昇する。素子で消費される電力量は、電流値×電圧×時間で表され、過電流の値、ドレイン−ソース間の電圧、および過電流の流れている時間によって影響を受ける。
【００２６】
半導体装置１が不図示の制御回路を備える場合、短絡が発生すると、制御回路の電流を検出する素子によってドレイン電流値を検出し、ＭＯＳＦＥＴをオン状態からオフ状態に変更して、ＭＯＳＦＥＴを保護する。制御回路が動作するまでの時間、ＭＯＳＦＥＴが短絡状態でも壊れない必要がある。したがって、短絡状態でＭＯＳＦＥＴが壊れずに耐えられる時間を表す短絡耐量は、仕様値以上の時間を確保する必要がある。仕様値の一例としては１０μｓが挙げられ、基準値としてよく用いられる。
【００２７】
ＭＯＳＦＥＴが短絡時にどの程度の温度に耐えられるかは、ＭＯＳＦＥＴの材料によって異なる。たとえばＳｉＣは、シリコン（Ｓｉ）に比べてバンドギャップが大きく、熱伝導性が良好であるので、ＳｉＣを用いたＳｉＣ−ＭＯＳＦＥＴは、Ｓｉを用いたＳｉ−ＭＯＳＦＥＴよりも高温まで、耐熱性がある。
【００２８】
ＳｉＣ−ＭＯＳＦＥＴの破壊限界の温度は、素子構造およびＳｉＣ結晶構造などによって異なる。六方最密充填構造の４Ｈ−ＳｉＣの場合、真性半導体に変化する温度は、１４００℃である。４Ｈ−ＳｉＣは、１４００℃を超えると、不純物半導体として動作しなくなり、真性半導体として動作するので、導電帯にある電子が価電子帯に上がり、キャリア密度、すなわち電子密度または正孔密度が急増する。この状態では、ＭＯＳＦＥＴのオン、オフが、ゲート−ソース間の電圧によって制御できず、オン状態が継続するので、素子破壊に至る。
【００２９】
素子破壊を防ぎ、短絡耐量を大きくするためには、過電流を低減することが必要である。オン抵抗を高くすると、過電流を低減することができ、短絡耐量を大きくすることができるが、損失の増加を引起こし、望ましくない。このようにオン抵抗の低減と、過電流の低減とは、トレードオフの関係になっている。ＭＯＳＦＥＴをスイッチング素子として用いる場合、スイッチング素子の高性能化には、オン抵抗の低減が必須の課題であり、オン抵抗の低減を実現するとともに、短絡時の過電流の低減を実現することが求められる。
【００３０】
本実施の形態では、ＪＦＥＴ長Ｌｄが３μｍ以下であり、ＪＦＥＴ領域１０が狭く設定されているので、短絡時の過電流がＪＦＥＴ領域１０を流れるときに電流経路が狭くなる。これによって、短絡時の過電流である飽和電流の電流値の増加を抑えることができる。したがって、ＭＯＳＦＥＴの温度上昇を低く抑えることができる。またＪＦＥＴ長Ｌｄを３μｍ以下と小さくすることによって、ゲート電極とドレイン電極との間の帰還容量Ｃｇｄを低下させることができるので、スイッチング時のオフ損失を低減することができる。
【００３１】
また本実施の形態では、ＪＦＥＴ長Ｌｄに応じて、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を設定している。具体的には、ＪＦＥＴ長Ｌｄを３μｍ以下とするとともに、ｎ型半導体層１６の不純物密度を１×１０16ｃｍ-3以上としている。つまり、ＪＦＥＴ長Ｌｄを短縮する反面、ｎ型半導体層１６の不純物密度を大きくしている。これによって、オン抵抗を一定に保つことができるので、スイッチング時の損失は増大しない。このように本実施の形態の半導体装置１では、ＭＯＳＦＥＴのオン抵抗を低減することができるとともに、短絡時の過電流を低減することができる。
【００３２】
図２は、本発明の実施の一形態である半導体装置１を示す平面図である。半導体装置１は、複数の単位セル２が千鳥状に、すなわちジグザグに配置されて構成される。この配置を「千鳥配置」という。具体的には、半導体装置１は、複数の単位セル２がｘ方向に配列されるとともに、このｘ方向に複数の単位セル２が配列されたセル列が、ｘ方向に直交する方向に配列されて構成される。
【００３３】
前述の図１に示す素子単位構造は、図２において、同一のセル列に含まれる隣合う２つの単位セル２の中心部の位置を表す点Ａ１と点Ａ２とを結ぶ線分を切断面線とする断面構造に相当する。換言すれば、図２に示す単位セル２は、隣合う２つの素子単位構造を半分ずつ含んで構成される。本実施の形態では、セル列は、隣合うセル列に含まれる単位セル２同士が、セルピッチＬｐの半分である半ピッチずつ、ずれるように配列される。
【００３４】
隣合う２つのセル列に含まれて隣合う２つの単位セル２の中心部の位置を表す点Ａと点Ｂとを結ぶ線分を切断面線とする断面構造も、チャネル長およびＪＦＥＴ長は異なっているが、図１に示す素子単位構造と同一の構造である。隣合う２つのセル列に含まれる単位セル２のピッチ、すなわち点Ａと点Ｂとを結ぶ線分の長さＬ１は、セルピッチＬｐを用いて、√５/２×Ｌｐで表され、セルピッチＬｐの１.１２倍大きくなる。
【００３５】
前述の図１に示すＪＦＥＴ長Ｌｄは、図２では、Ａ１−Ａ２間におけるｐウエル１５間の間隔に相当する。Ａ−Ｂ間におけるｐウエル１５間の間隔Ｌ２は、単位セル２のピッチと同じ比率で、Ａ１−Ａ２間におけるｐウエル１５間の間隔であるＪＦＥＴ長Ｌｄよりも大きくなる。すなわちＬ２は、√５/２×Ｌｄで表される。
【００３６】
チャネル長も同様であり、Ａ１−Ａ２間におけるＪＦＥＴ領域１０とソース領域１３との間隔であるチャネル長Ｌｃよりも、Ａ−Ｂ間におけるＪＦＥＴ領域１０とソース領域１３との間隔Ｌ３の方が長くなる。具体的には、Ｌ３は、√５/２×Ｌｃで表される。図２では、理解を容易にするために、ＪＦＥＴ領域１０とソース電極１４との間隔をＬｃまたはＬ３として図示しているが、実際には、不図示のソース領域１３とＪＦＥＴ領域１０との間隔がＬｃまたはＬ３である。
【００３７】
このようにチャネル長およびＪＦＥＴ長ともに、Ａ１−Ａ２間の方が大きくなるが、オン抵抗は、チャネル長が大きくなると増大し、ＪＦＥＴ長が大きくなると減少するので、Ａ１−Ａ２間のオン抵抗とＡ−Ｂ間のオン抵抗とは、ほぼ同程度になる。また過電流もほぼ同じになる。したがって、図２に示す千鳥配置の場合については、Ａ１−Ａ２の場合について検討すればよいと考えられる。
【００３８】
次に、本実施の形態におけるＪＦＥＴ長およびｎ型半導体層１６の不純物密度の範囲限定理由を具体的に説明する。
【００３９】
正常動作時のスイッチングにおいては、ゲート電圧が印加され、ＭＯＳＦＥＴがオン状態になると、ドレイン−ソース間に電流が流れ、ドレイン−ソース間の電圧が数Ｖ以下になる。このときのドレイン電圧とドレイン電流との比がオン抵抗になる。これに対し、短絡時の過電流は、たとえば負荷短絡の場合、ドレイン電極に接続されている負荷が短絡を起こし、ドレイン−ソース間に数百Ｖ以上の電圧が印加されるときに流れるドレイン電流である。
【００４０】
静特性として、ドレイン電圧を変化させてドレイン電流を測定すると、ドレイン電圧が小さい、具体的には数Ｖ以下であるときには、線形に近い関係でドレイン電流が増大する。ドレイン電圧が大きくなると、ドレイン電圧に対するドレイン電流の比（ドレイン電流／ドレイン電圧）が小さくなり、ドレイン電流は飽和傾向を示す。このようにドレイン電流が飽和を起こしやすくすることによって、過電流を小さくすることができる。
【００４１】
ドレイン電流は、ドレイン電極１９から、ＳｉＣ基板１８と、ドリフト層１７と、ｐウエル１５間のｎ型半導体層１６であるＪＦＥＴ領域１０と、ｐウエル１５の最表面に位置し、ＪＦＥＴ領域１０とソース領域１３との間に位置するチャネル領域１５ａと、ソース領域１３とを順に経由して、ソース電極１４に流れる。ドレイン電流の過電流は、ＪＦＥＴ領域１０では広がって流れる。
【００４２】
したがって、過電流が流れるときのＪＦＥＴ領域１０の電流経路の幅、すなわちＪＦＥＴ長Ｌｄを小さくすれば、過電流は低下する。その反面、ＪＦＥＴ領域１０の不純物密度を変化させずにＪＦＥＴ長Ｌｄを小さくすると、オン抵抗が増大してしまう。
【００４３】
図３は、デバイスシミュレ−ションによって、オン抵抗が変化しないＪＦＥＴ長Ｌｄと過電流の電流密度（以下「過電流密度」という場合がある）ＩｓａｔおよびＪＦＥＴ領域１０の不純物密度Ｎｄとの関係を求めた結果を示すグラフである。図３の横軸はＪＦＥＴ長Ｌｄ（μｍ）を示し、左縦軸は過電流密度Ｉｓａｔ（ｋＡ／ｃｍ2）を示し、右縦軸はＪＦＥＴ領域１０の不純物密度Ｎｄ（ｃｍ-3）を示す。図３では、オン抵抗が変化しないようにＪＦＥＴ長Ｌｄを縮小したときのＪＦＥＴ領域１０の不純物密度Ｎｄ（ｃｍ-3）、および過電流密度Ｉｓａｔ（ｋＡ／ｃｍ2）を示している。
【００４４】
基準となるオン抵抗の値（以下「オン抵抗値」という）としては、ｐウエル１５の深さを０．８５μｍ、チャネル長Ｌｃを０．７μｍ、ＪＦＥＴ長Ｌｄを３μｍ、ドリフト層１７の不純物密度を１×１０16ｃｍ-3、ドリフト層１７の厚みを１２μｍ、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を１×１０16ｃｍ-3にそれぞれ設定したときのオン抵抗値を用いている。オン抵抗値は、ＪＦＥＴ領域１０での過電流密度を１００Ａ／ｃｍ2、すなわち０．１ｋＡ／ｃｍ2として計算しており、３.３ｍΩｃｍ2で一定としている。
【００４５】
抵抗値は素子面積によって変化するので、オン抵抗値は、ドレイン電圧／ドレイン電流×素子面積で求めている。ドレイン電圧の値は５０Ｖとして計算している。ドレイン電圧が５０Ｖであるとき、ドレイン電流は、ドレイン電圧に対して飽和傾向を示すので、このときの電圧で過電流密度Ｉｓａｔを計算している。過電流密度Ｉｓａｔは、ＪＦＥＴ領域１０内での最大の電流密度を示している。
【００４６】
図４は、ＪＦＥＴ長Ｌｄを変化させたときのゲート絶縁膜１２中の電界強度Ｅｏｘを示すグラフである。図４の横軸はＪＦＥＴ長Ｌｄ（μｍ）を示し、縦軸はゲート絶縁膜１２中の電界強度Ｅｏｘ（ＭＶ／ｃｍ）を示す。図４では、ｐウエル１５の深さを０.８５μｍ、チャネル長Ｌｃを０.７μｍ、ＪＦＥＴ長Ｌｄを３μｍ、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を１×１０16ｃｍ-3に設定している。
【００４７】
図４に示されるように、ゲート絶縁膜１２中の電界強度Ｅｏｘは、ＪＦＥＴ長Ｌｄが大きくなると増大する。たとえばＪＦＥＴ長Ｌｄが３μｍである場合、ゲート絶縁膜１２中の電界強度Ｅｏｘは４.８ＭＶ／ｃｍになる。ＪＦＥＴ長Ｌｄが３.５μｍである場合には、ゲート絶縁膜１２中の電界強度Ｅｏｘは５.１ＭＶ／ｃｍになる。
【００４８】
ゲート絶縁膜１２に印加される電界強度Ｅｏｘが大きくなると、ＭＯＳＦＥＴのスイッチング時にゲート絶縁膜１２の絶縁破壊が発生する。二酸化珪素（ＳｉＯ2）で形成されるゲート絶縁膜１２の場合、スイッチング時にゲート絶縁膜１２に印加される電界強度Ｅｏｘが５ＭＶ／ｃｍを超えると、ゲート絶縁膜１２の絶縁破壊が発生しやすくなる。図４によれば、ゲート絶縁膜１２の絶縁破壊を発生させない最大のＪＦＥＴ長Ｌｄは、概ね３μｍであるので、ＪＦＥＴ長Ｌｄは、３μｍ以下に設定する必要がある。
【００４９】
図５は、ｐウエル１５、ｎ型半導体層１６のｐウエル１５の底部に隣接する部分、およびドリフト層１７の不純物密度分布を示すグラフである。図５の横軸はｐウエル１５の厚み方向一方側の表面からの深さ（μｍ）を示し、縦軸は不純物密度Ｎ（ｃｍ-3）を示す。図５では、ＪＦＥＴ長Ｌｄが１.２μｍであるときの不純物密度分布を、ｐウエル１５の表面から深さ方向であるｙ方向一方に１.５μｍまで示している。
【００５０】
ｐウエル１５における不純物密度は、実効アクセプタ密度、すなわち（アクセプタ密度）−（ドナー密度）を示している。図５では、ｐウエル１５の深さ方向ｙに不純物密度の勾配を持たせ、ゲート絶縁膜１２に接するｐウエル１５表面の不純物密度を２×１０16ｃｍ-3とし、ｐウエル１５の深さ０.７μｍの位置での不純物密度を、最大値である１.２×１０18ｃｍ-3とし、ｐウエル１５の深さを０.８５μｍとした不純物プロファイルで計算した結果を示している。ｐウエル１５の不純物密度は、ｐウエル１５内で、単位セル２の配列方向であるｘ方向では均一であるが、深さ方向であるｙ方向では、深さ方向一方ｙ１に向かうにつれて不純物密度が大きくなるように変化している。
【００５１】
ｎ型半導体層１６の不純物密度は、ドナー密度を示している。ｎ型半導体層１６のｐウエル１５に隣接する部分の不純物密度は、図５に示されるように、ほぼ均一である。図示はしていないが、ＪＦＥＴ領域１０の不純物密度は、図５に示されるｎ型半導体層１６のｐウエル１５の底部に隣接する部分の不純物密度と等しくなっており、深さ方向ｙに一定になっている。図３に示されるように、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度は、ＪＦＥＴ長が３μｍである場合を除き、ドリフト層１７の不純物密度である１．０×１０16ｃｍ-3よりも大きくなる。
【００５２】
ＪＦＥＴ長Ｌｄが３μｍである場合には、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度であるドナー密度は、ドリフト層１７の不純物密度と同じ値、具体的には１×１０16ｃｍ-3に設定される。このときの過電流密度Ｉｓａｔは、図３に示されるように、３.８ｋＡ／ｃｍ2になる。ＪＦＥＴ長Ｌｄが２μｍである場合、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を２×１０16ｃｍ-3にすると、過電流密度Ｉｓａｔは３.６ｋＡ／ｃｍ2になる。ＪＦＥＴ長Ｌｄが０.８μｍである場合には、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を１×１０17ｃｍ-3とすると、過電流密度Ｉｓａｔは２.６ｋＡ／ｃｍ2になる。
【００５３】
このようにＪＦＥＴ長Ｌｄを小さくするほど、過電流密度Ｉｓａｔを小さくすることができるが、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度を大きくしなければならないことがわかる。前述の図３において、ＪＦＥＴ領域１０を含むｎ型半導体層１６の不純物密度Ｎｄは、ＪＦＥＴ長Ｌｄに対して、Ｎｄ＝６.５×１０16×Ｌｄ-1.7の関係になっている。この式から、ＪＦＥＴ長Ｌｄを短くするにつれて、ＪＦＥＴ領域１０の不純物密度を増大させなければならないことがわかる。
【００５４】
本実施の形態では、ドリフト層１７の不純物密度が１×１０16ｃｍ-3である場合について示したが、ドリフト層１７の不純物密度は、１×１０15ｃｍ-3以上３×１０16ｃｍ-3以下の範囲内であればよい。ドリフト層１７の不純物密度によってオン抵抗は変化するが、ＪＦＥＴ長Ｌｄを短縮することの効果は、ドリフト層１７の不純物密度が１×１０16ｃｍ-3である場合と同様に得られる。
【００５５】
また本実施の形態では、ｐウエル１５の深さが０.８５μｍである場合について計算したが、深さ方向ｙはオン抵抗に対する影響が小さいので、ｐウエル１５の深さは、０.５μｍ以上１μｍ以下の範囲内であればよい。チャネル長Ｌｃは、０.１μｍ以上であればよい。チャネル長Ｌｃが小さくなるとオン抵抗が小さくなるが、ＪＦＥＴ長Ｌｄの短縮に対する効果は、チャネル長Ｌｃが０.７μｍである場合と同じである。ｐウエル１５の最大不純物密度は、５×１０18ｃｍ-3以下であればよい。
【００５６】
図３から、ＪＦＥＴ長Ｌｄを小さくし、ＪＦＥＴ領域１０の不純物密度Ｎｄを大きくすれば、過電流を抑制できることがわかる。その反面、ゲート絶縁膜１２の耐性から、ＪＦＥＴ長Ｌｄを過度に大きくするとゲート絶縁膜１２の絶縁破壊が発生するので、ＪＦＥＴ長Ｌｄは３μｍ以下にしなければならない。
【００５７】
ＪＦＥＴ長Ｌｄが０.８μｍである場合、ＪＦＥＴ領域１０の不純物密度Ｎｄを１×１０17ｃｍ-3よりも大きくすると、オン抵抗は下がるが、飽和電流値が増大するので、飽和電流の低減効果が小さくなる。逆にＪＦＥＴ領域１０の不純物密度Ｎｄを１×１０17ｃｍ-3よりも小さくすると、飽和電流値は低下するが、オン抵抗が増大する。したがって、ＪＦＥＴ長Ｌｄを０.８μｍに設定する場合には、ＪＦＥＴ領域１０の不純物密度Ｎｄは、１×１０17ｃｍ-3が最適である。ＪＦＥＴ領域１０の不純物密度Ｎｄが１×１０17ｃｍ-3を超えると、過電流密度Ｉｓａｔが大きくなり、ＪＦＥＴ長Ｌｄを短くしたことによる過電流低減の効果が小さくなる。
【００５８】
このように、ＪＦＥＴ領域１０の不純物密度Ｎｄは、単に大きければよいわけではなく、最適な範囲が存在する。前述の図３に示すシミュレーション結果から、ＪＦＥＴ領域１０の不純物密度Ｎｄを１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下の範囲内に選ぶことによって、オン抵抗を変化させずに、短絡時の過電流を低減できることを見出した。したがって、ＪＦＥＴ領域１０の不純物密度Ｎｄは、本実施の形態のように１×１０16ｃｍ-3以上であることが好ましく、１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下の範囲内であることがより好ましい。
【００５９】
次に、本実施の形態の半導体装置１の製造方法を説明する。図６〜図１３は、半導体装置１の製造における各工程の状態を示す断面図である。図６〜図１３では、前述の図１と同様に、半導体装置１のＭＯＳＦＥＴが形成される部分を示す。
【００６０】
図６は、半導体基板１８上にドリフト層１７を形成した状態を示す断面図である。まず図６に示すように、半導体基板１８の厚み方向一方側の表面部に、ドリフト層１７をたとえば化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって形成する。半導体基板１８としては、たとえば、ドリフト層１７が形成される側の面、すなわち厚み方向一方側の表面の面方位が（０００１）面であり、４Ｈ型のポリタイプを有するＳｉＣ基板を用いる。
【００６１】
図７は、ｎ型半導体層１６を形成した状態を示す断面図である。次に図７に示すように、ドリフト層１７に窒素（Ｎ）などのｎ型不純物をイオン注入して、ｎ型半導体層１６を形成する。ｎ型不純物は、ドリフト層１７の予め定める深さの位置からドリフト層１７の厚み方向一方側の表面にわたって不純物密度が大きくなるようにイオン注入される。これによって、ドリフト層１７の厚み方向一方側の予め定める部分は、ドリフト層１７が形成された時点よりも不純物密度が大きくなり、ｎ型半導体層１６となる。本実施の形態とは異なるが、ドリフト層１７を形成した後に、ドリフト層１７と不純物密度が異なるｎ型半導体層１６をＣＶＤ法でドリフト層１７上に形成してもよい。
【００６２】
図８は、ｐウエル１５を形成した状態を示す断面図である。次に図８に示すように、ｎ型半導体層１６の予め定める部分に、アルミニウム（Ａｌ）などのｐ型不純物をイオン注入することによって、ｐウエル１５を形成する。イオン注入は、注入するときの加速電圧を変えて数回に分けてイオン注入を行う多段イオン注入によって行う。具体的には、注入深さが大きいほどドーズ量が大きくなるように注入を行い、これによってｐウエル１５の不純物密度が深さ方向一方ｙ１に向かって増大するように行う。またイオン注入は、ｐウエル１５の最表面での不純物密度が、アクセプタ密度がドナー密度よりも大きくなるように行う。
【００６３】
図９は、ソース領域１３を形成した状態を示す断面図である。次に図９に示すように、ｐウエル１５の予め定める部分に、Ｎなどのｎ型不純物をイオン注入して、ソース領域１３を形成する。ソース領域１３の深さｄｓは、ｐウエル１５の深さｄｐを超えないように設定する。ソース領域１３の不純物密度は、ｐウエル１５の不純物密度よりも高く、かつ１×１０17ｃｍ-3以上１×１０21ｃｍ-3以下の範囲内に設定される。
【００６４】
次に、不図示のカーボン膜を半導体基板１８の厚み方向一方側、すなわちｎ型半導体層１６、ｐウエル１５およびソース領域１３の厚み方向一方側の表面部に形成した後、活性化アニールを行う。具体的には、アルゴン（Ａｒ）ガスまたは窒素ガスなどの不活性ガス雰囲気中、または真空中において、１５００℃〜２２００℃の温度範囲で、０．５分〜６０分の範囲の時間のアニールを行い、イオン注入された不純物を電気的に活性化させる。活性化アニール後は、エッチングによってカーボン膜を除去する。ＳｉＣ中では、アニールのときに不純物はほとんど拡散しないので、イオン注入で得られた不純物密度分布からほとんど変化しない。したがって、ｐウエル１５では、表面で不純物密度が小さく、深くなると密度が高くなる密度分布が維持される。
【００６５】
図１０は、ゲート絶縁膜１２を形成した状態を示す断面図であり、図１１はゲート電極１１を形成した状態を示す断面図であり、図１２はソース電極１４および保護絶縁膜２０を形成した状態を示す断面図であり、図１３はドレイン電極１９を形成した状態を示す断面図である。次に、図１０に示すように、熱酸化法によってゲート絶縁膜１２を形成し、パターニングする。その後、図１１に示すようにゲート絶縁膜１２上にゲート電極１１を形成する。次いで、図１２に示すようにソース電極１４および保護絶縁膜２０を形成した後、図１３に示すようにドレイン電極１９を形成する。このようにして、前述の図１に示す半導体装置１を製造することができる。
【００６６】
以上のように本実施の形態によれば、一対のｐウエル１５間の間隔、すなわちｎ型半導体層１６の一対のｐウエル１５に挟まれる領域であるＪＦＥＴ領域１０の長さＬｄは３μｍ以下である。このようにＪＦＥＴ領域１０の長さＬｄを３μｍ以下として、ＪＦＥＴ領域１０での電流経路を狭くすることによって、短絡が生じたときに流れる過電流である飽和電流を低減することができる。
【００６７】
またＪＦＥＴ領域１０の不純物密度Ｎｄは、ドリフト層１７の不純物密度以上であって、１×１０16ｃｍ-3以上である。ＪＦＥＴ領域１０の不純物密度Ｎｄをドリフト層１７の不純物密度以上にすることによって、オン抵抗を低減することができる。またＪＦＥＴ領域１０の不純物密度Ｎｄは１×１０16ｃｍ-3以上であるので、ＪＦＥＴ領域１０の長さＬｄを３μｍ以下としても、オン抵抗を一定に保ち、ＪＦＥＴ領域１０の不純物密度Ｎｄをドリフト層１７の不純物密度以上にすることによるオン抵抗の低減効果を維持することができる。つまり、オン抵抗を増大させずに過電流の低減を実現することができる。したがって、オン抵抗を低減するとともに、短絡時の過電流を低減することができる半導体装置１を実現することができる。
【００６８】
このように本実施の形態の半導体装置１では、短絡時の過電流を低減することができるので、短絡状態でＭＯＳＦＥＴが壊れずに耐えられる時間を表す短絡耐量として、仕様値以上の時間、たとえば１０μｓ以上の時間を確保することができる。これによって、半導体装置１が、不図示の電流を検出する素子を含む制御回路を備える場合に、制御回路が動作するまでの間に、短絡によってＭＯＳＦＥＴが壊れてしまうことを防ぐことができる。したがって本実施の形態の半導体装置１は、電流を検出する素子を含む制御回路を備える半導体装置として好適である。
【００６９】
また本実施の形態の半導体装置１は、前述の図６〜図１３に示す工程によって簡単に製造することができる。具体的には、図７に示すｎ型半導体層１６の製造工程において、ｎ型半導体層１６の不純物密度が、ドリフト層１７の不純物密度以上であって、１×１０16ｃｍ-3以上の値になるようにｎ型半導体層１６を形成し、さらに図８に示すｐウエル１５の製造工程において、ＪＦＥＴ領域１０の長さＬｄとなる一対のｐウエル１５間の間隔が３μｍ以上となるようにｐウエル１５を形成するだけでよい。つまり、本実施の形態では、製造工程を大幅に変更することなく、前述のようにオン抵抗を低減するとともに、短絡時の過電流を低減することができる半導体装置１を製造することができる。
【００７０】
図３に示されるように、ＪＦＥＴ領域１０の長さＬｄは、２μｍ以下であることが好ましい。ＪＦＥＴ領域１０の長さＬｄを２μｍ以下にすることによって、短絡時の過電流をより確実に低減することができる。このときのＪＦＥＴ領域１０の不純物密度Ｎｄは、２×１０16ｃｍ-3以上であることが好ましい。ＪＦＥＴ領域１０の不純物密度Ｎｄは、２×１０16ｃｍ-3以上とすることによって、ＪＦＥＴ領域１０の長さＬｄを２μｍ以下とすることによるオン抵抗の増大をより確実に抑えることができる。
【００７１】
ＪＦＥＴ領域１０の長さＬｄは、ｐウエル１５のイオン注入によって制御している。イオン注入においては、ｘ方向の広がりが発生するので、ＪＦＥＴ領域１０の長さＬｄが小さくなると、制御が困難になる。したがって、ＪＦＥＴ領域１０の長さＬｄに制限が生ずる。イオン注入による制約から、ＪＦＥＴ領域１０の長さＬｄは、０．８μｍ以上であることが好ましい。すなわちＪＦＥＴ領域１０の長さＬｄは、０．８μｍ以上３μｍ以下であることが好ましく、０．８μｍ以上２μｍ以下であることがより好ましい。ＪＦＥＴ領域１０の長さＬｄを０．８μｍ以上とすることによって、ＪＦＥＴ領域１０の不純物密度Ｎｄを大幅に大きくすることなく、短絡時の過電流を低減することができる。
【００７２】
また図３から明らかなように、ＪＦＥＴ領域１０の不純物密度Ｎｄは、ＪＦＥＴ領域１０の長さＬｄに応じて選択することが好ましい。具体的には、ＪＦＥＴ領域１０の不純物密度Ｎｄは、ＪＦＥＴ領域１０の長さＬｄに対して、
Ｎｄ≧６．５×１０16×Ｌｄ-1.7
の関係を有するように選ばれることが好ましい。ＪＦＥＴ領域１０の長さＬｄを３μｍ以下とする場合も、さらに短縮して２μｍ以下とする場合のいずれの場合にも、前記不等式の関係を有するようにＪＦＥＴ領域１０の不純物密度Ｎｄを設定することによって、オン抵抗の増大を確実に抑えて、低いオン抵抗を実現するとともに、短絡時の過電流をより確実に低減することができる。
【００７３】
ＪＦＥＴ領域１０の不純物密度Ｎｄは、ＪＦＥＴ領域１０の長さＬｄに対して、
Ｎｄ＞６．５×１０16×Ｌｄ-1.7
の関係を有するように選ばれることがより好ましい。この不等式の関係を有するようにＪＦＥＴ領域１０の不純物密度Ｎｄを設定することによって、オン抵抗の増大をさらに確実に抑えて、低いオン抵抗を実現するとともに、短絡時の過電流をさらに確実に低減することができる。
【符号の説明】
【００７４】
１  半導体装置、２  単位セル、１０  ＪＦＥＴ領域、１１  ゲート電極、１２  ゲート絶縁膜、１３  ソース領域、１４  ソース電極、１５  ｐウエル、１５ａ  チャネル領域、１６  ｎ型半導体層、１７  ドリフト層、１８  半導体基板、１９  ドレイン電極、２０  保護絶縁膜。
【図１】
2011159797.tif 000003
【図２】
2011159797.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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