(57)【要約】【課題】チャネル抵抗が低い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板１０と、基板１０上にそれぞれ交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有する積層体と、積層体を貫通して形成されたメモリホールＭＨの側壁に設けられた電荷蓄積膜３２を含むメモリ膜３０と、メモリホールＭＨ内におけるメモリ膜３０の内側に設けられたＳｉＧｅ膜５１と、を備えた。【選択図】図２
2011198806.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの側壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたＳｉＧｅ膜と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ＳｉＧｅ膜は、前記メモリホールの中心軸側で相対的にＧｅ濃度が高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記積層体の上に積層された選択ゲートと、
前記メモリホールの直上で前記選択ゲートを貫通するホールの側面に設けられたゲート絶縁膜と、
前記ホール内における前記ゲート絶縁膜の内側に設けられたチャネル膜と、
をさらに備え、
前記チャネル膜は、前記ＳｉＧｅ膜と一体に設けられたＳｉＧｅ膜であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記積層体の上に積層された選択ゲートと、
前記メモリホールの直上で前記選択ゲートを貫通するホールの側面に設けられたゲート絶縁膜と、
前記ホール内における前記ゲート絶縁膜の内側に設けられたチャネル膜と、
をさらに備え、
前記チャネル膜は、シリコン膜であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、
前記積層体を貫通するメモリホールを形成する工程と、
前記メモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリホール内における前記メモリ膜の内側に、前記メモリホール内に空洞部を残して、ＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜における前記空洞部に臨む部分を熱処理により絶縁物に変質させ、前記ＳｉＧｅ膜における前記メモリ膜側にＧｅを濃縮させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子が集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする（微細化する）が、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、一括加工型３次元積層メモリが提案されている。
例えば、特許文献１には、メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が提案されている。この構造において、積層数が増大すると、積層方向に沿ったチャネル長が増大する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、チャネル抵抗が低い半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの側壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたＳｉＧｅ膜と、を備えたことを特徴とする半導体記憶装置が提供される。  
また、本発明の他の一態様によれば、基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、前記積層体を貫通するメモリホールを形成する工程と、前記メモリホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記メモリホール内における前記メモリ膜の内側に、前記メモリホール内に空洞部を残して、ＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜における前記空洞部に臨む部分を熱処理により絶縁物に変質させ、前記ＳｉＧｅ膜における前記メモリ膜側にＧｅを濃縮させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、チャネル抵抗が低い半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】本発明の第１実施形態に係る半導体記憶装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】本発明の第２実施形態に係る半導体記憶装置の製造方法を示す模式断面図。
【図８】図７に続く工程を示す模式断面図。
【図９】図８に続く工程を示す模式断面図。
【図１０】本発明の実施形態に係る半導体記憶装置におけるメモリストリングの他具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図である。図２は、図１におけるメモリ膜３０及びボディ２０の拡大断面図である。なお、図１においては、図を見易くするために、メモリ膜３０以外の絶縁部分については図示を省略している。
【００１０】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
基板１０上には、図示しない絶縁層を介して、バックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬと、複数の絶縁層２５（図２）とがそれぞれ交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。導電層ＷＬの層数は任意である。
【００１２】
メモリセルアレイ領域における導電層ＷＬ及び絶縁層２５を含む積層体は、Ｙ方向に複数のブロックに分断され、各ブロック間には図示しない絶縁物が埋め込まれている。
【００１３】
あるブロックにおける最上層の導電層ＷＬ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、図示しない絶縁層が介在している。
【００１４】
ソース側選択ゲートＳＳＧ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または例えば不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１５】
前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、後述するように、バックゲートＢＧ内に形成された凹部を介してつながる。
【００１６】
メモリホールＭＨの内部には、Ｕ字状のボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３６が形成されている。
【００１７】
各導電層ＷＬとボディ２０との間のメモリホールＭＨの側壁には、メモリ膜３０が形成されている。バックゲートＢＧとボディ２０との間のメモリホールＭＨの内壁にも、メモリ膜３０が形成されている。メモリ膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１８】
図２に示すように、各導電層ＷＬとボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００１９】
ボディ２０は、メモリホールＭＨ内におけるメモリ膜３０の内側に埋め込まれている。ボディ２０は、メモリ膜３０側から順に設けられたＳｉＧｅ（シリコンゲルマニウム）膜５１、シリコン酸化膜５２及び絶縁コア材５３を有する。絶縁コア材５３は、例えばシリコン窒化物である。
【００２０】
ＳｉＧｅ膜５１はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はＳｉＧｅ膜５１から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、ＳｉＧｅ膜５１と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２１】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にＳｉＧｅ膜５１から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がＳｉＧｅ膜５１へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２２】
図１に示すように、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するボディ２０と、このボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。ドレイン側選択ゲートＤＳＧを貫通するボディ２０におけるＳｉＧｅ膜５１は、ドレイン側選択トランジスタＤＳＴのチャネル膜として機能する。ＳｉＧｅ膜５１におけるドレイン側選択ゲートＤＳＧ側の上端部は、対応する各ビット線ＢＬに接続されている。
【００２３】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するボディ２０と、このボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。ソース側選択ゲートＳＳＧを貫通するボディ２０におけるＳｉＧｅ膜５１は、ソース側選択トランジスタＳＳＴのチャネル膜として機能する。ＳｉＧｅ膜５１におけるソース側選択ゲートＳＳＧ側の上端部は、ソース線ＳＬに接続されている。
【００２４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。バックゲートＢＧ内のボディ２０におけるＳｉＧｅ膜５１は、上記積層体の積層方向に沿って形成されたＳｉＧｅ膜５１と一体に形成され、バックゲートトランジスタＢＧＴのチャネル膜として機能する。バックゲートＢＧ内のメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００２５】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２６】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２７】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。すなわち、ボディ２０は、複数の導電層ＷＬを含む積層体の積層方向に延びる一対の柱状部２０ａと、バックゲートＢＧに埋め込まれ、一対の柱状部２０ａをつなぐ連結部２０ｂとを有するＵ字状に形成されている。Ｕ字状のメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２８】
前述した構造を得るにあたっては、先にメモリ膜３０をメモリホールＭＨの側壁に形成した後、絶縁膜であるメモリ膜３０の側壁にチャネル膜を形成する。したがって、基板表面にチャネルを形成する構造のメモリデバイスに一般的に用いられている単結晶シリコンを、本実施形態に係る構造におけるチャネルとして形成することが難しい。
【００２９】
そのため、例えば多結晶シリコン膜をＣＶＤ（chemical vapor deposition）法でメモリ膜３０の側壁に形成する提案がある。しかし、多結晶シリコンは、単結晶シリコンに比べて、結晶欠陥などによるトラップ準位や、結晶粒界での散乱のためにキャリア移動度が低く、オン電流が小さくなる傾向がある。オン電流が小さいと、データ読み出しが困難になる。
【００３０】
一方、さらなる大容量化を実現するために導電層ＷＬの積層数を増やす場合、積層方向に沿った長チャネル化に伴い、読み出し電流値が低下し、大容量化に伴い読み出し速度の低下を招く懸念があった。
【００３１】
そこで、本実施形態では、前述したようにＳｉＧｅ膜５１をメモリセルにおけるチャネル膜として用いる。後述する方法により形成したＳｉＧｅは、多結晶シリコンに比べ、結晶欠陥の低減が可能で、チャネル抵抗を低減して、オン電流の増大が可能となる。この結果、データ読み出し時の電流センス感度を高めることができる。
【００３２】
例えば、ＳｉＧｅ膜５１をＣＶＤ法でメモリ膜３０に形成することができる。しかし、ＣＶＤ法で形成されたＳｉＧｅ膜は欠陥準位を多く含むことがあり、このままチャネルとして用いた場合、十分なオン電流の増大を望めないおそれがある。
【００３３】
そこで、本実施形態では、後述するように、ＳｉＧｅ膜５１を形成した後、ＳｉＧｅ膜５１におけるメモリホール中心軸側を熱酸化によりＳｉのみを選択的に酸化することで、ＳｉＧｅ膜５１におけるメモリ膜３０側にＧｅ（ゲルマニウム）を拡散させて、そのメモリ膜３０側にＧｅを濃縮させる処理を行う。したがって、最終的なＳｉＧｅ膜５１中のＧｅ濃度は、ＣＶＤ法で成膜した際のＧｅ濃度よりも上昇している。また、Ｇｅ濃度は、メモリ膜３０との界面側に比べて、メモリホール中心軸側の酸化界面側で高くなる。
【００３４】
Ｓｉ（シリコン）はＧｅ（ゲルマニウム）と結合するよりも、Ｏ（酸素）と結合する方が安定であり、Ｓｉとの結合から解離したＧｅがＳｉＧｅ膜５１の結晶欠陥を終端させ再結晶化させながらメモリ膜３０側に拡散する。これにより、ＳｉＧｅ膜５１におけるメモリ膜３０側のチャネルとして機能する部分を、欠陥準位が少なく大きな結晶サイズの多結晶ＳｉＧｅへと変質させることができ、移動度をより高めたＳｉＧｅチャネルを得ることができる。
【００３５】
次に、図３（ａ）〜図６（ｂ）を参照して、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３６】
まず、基板１０上に図示しない絶縁層を介してバックゲートＢＧを形成した後、図３（ａ）に示すように、バックゲートＢＧに凹部４１を形成する。次に、その凹部４１内に、図３（ｂ）に示すように、犠牲膜４２として例えばシリコン窒化膜を埋め込む。
【００３７】
次に、バックゲートＢＧ及び犠牲膜４２上に、複数の絶縁層２５と複数の導電層ＷＬとをそれぞれ交互に積層して積層体を形成した後、図３（ｃ）に示すように、その積層体を貫通し犠牲膜４２に達するホール４３を形成する。絶縁層２５と導電層ＷＬは、例えばＣＶＤ法で形成される。ホール４３は、例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００３８】
次に、ホール４３内に、図４（ａ）に示すように、犠牲膜４４として例えばシリコン窒化膜を埋め込む。その後、積層体に溝を形成して積層体を複数のブロックに分断し、その溝内に絶縁物４５を埋め込む。
【００３９】
次に、積層体上に絶縁層４６を介して選択ゲートＳＧを積層する。選択ゲートＳＧはパターニングされ、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧに分断される。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４７が介在される。その後、ドレイン側選択ゲートＤＳＧ及びソース側選択ゲートＳＳＧ上に絶縁層４８が積層される。
【００４０】
次に、絶縁層４８、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧおよび絶縁層４６を貫通し、犠牲膜４４に達するホールを形成した後、そのホールを通じて犠牲膜４４及び犠牲膜４２を除去する。これにより、図４（ｂ）に示すように、上記積層体及びバックゲートＢＧにＵ字状のメモリホールＭＨが形成される。
【００４１】
次に、図５（ａ）に示すように、メモリホールＭＨの内壁にメモリ膜３０を例えばＣＶＤ法で形成する。その後、メモリホールＭＨ内におけるメモリ膜３０の内側に例えばＣＶＤ法でＳｉＧｅ膜５１を形成する。このとき、ＳｉＧｅ膜５１の内側に空洞部が残り、メモリホールＭＨ内がＳｉＧｅ膜で埋まらないようにする。メモリホールＭＨ内に空洞部を残すことで、ＳｉＧｅ膜５１の内側を、以下の工程にて酸化性雰囲気にさらすことができる。
【００４２】
次に、ＳｉＧｅ膜５１における空洞部に臨む部分を熱処理により絶縁物に変質させる。具体的には、酸素を含むガス雰囲気中で、ＳｉＧｅ膜５１の熱酸化処理を行う。
【００４３】
これにより、ＳｉＧｅ膜５１の内側表面からＳｉの酸化が進み、図５（ｂ）に示すように、ＳｉＧｅ膜５１における空洞部側にシリコン酸化膜５２が形成される。このとき、空洞部側でＳｉとの結合から解離したＧｅが、ＳｉＧｅ膜５１の結晶欠陥を終端させ再結晶化させながらメモリ膜３０側に拡散し、そのメモリ膜３０側に濃縮される。これにより、ＳｉＧｅ膜５１におけるメモリ膜３０側に、Ｇｅ濃度が高く移動度の高いＳｉＧｅチャネルが形成される。
【００４４】
また、例えばメモリホールＭＨの孔径のばらつきなどにより、メモリホールＭＨがシリコン酸化膜５２で閉塞される箇所と、閉塞されない箇所が生じると、ボディ２０に局所的なストレスが作用したり、形状やサイズの変形などが生じ、デバイス特性の変動をきたすおそれがある。
【００４５】
したがって、上記熱酸化処理時、シリコン酸化膜５２でメモリホールＭＨの空洞部が埋まらないように、各種条件を設定することが望ましい。例えば、メモリホールＭＨの孔径（直径）を６０ｎｍ、メモリ膜３０の膜厚を２０ｎｍ、ＳｉＧｅ膜５１の膜厚を７ｎｍとして、熱酸化により膜厚２ｎｍのシリコン酸化膜５２を形成し、その内側に孔径が２ｎｍの空洞部を残す。
【００４６】
なお、ＳｉＧｅはＳｉよりも融点が低いため、上記熱酸化処理として例えば１２００℃の熱酸化を行っても、導電層ＷＬを構成する多結晶シリコンが軟化もしくは融解したりすることがなく、よって、積層体の形状やサイズは変動させることなく、ＳｉＧｅチャネルのみの改質が可能になる。
【００４７】
なお、ＳｉＧｅ膜５１の前述したような改質を行い、メモリ膜３０側にＧｅ濃度が高いチャネルを形成するにあたっては、酸素雰囲気中の熱処理に限らない。ただし、熱酸化処理の方が、効率的に且つ安定してＳｉＧｅ膜５１の改質を行うことができることが知られている。
【００４８】
次に、図６（ａ）に示すように、空洞部に絶縁コア材５３として例えばシリコン窒化物を埋め込み、その後、絶縁層４８を構成する例えばシリコン酸化物およびＳｉＧｅに対してエッチング選択性のある条件でＲＩＥを行い、絶縁コア材５３の上端部を除去する。これにより、メモリストリングＭＳの上端部に溝５４が形成される。
【００４９】
その後、溝５４内に露出したシリコン酸化膜５２を、例えばウェットエッチングにより除去し、ＳｉＧｅ膜５１の上端部における内側の側面を露出させる。そして、溝５４内に、高濃度で例えばリンがドープされたアモルファスシリコンをＣＶＤ法で形成する。これにより、図６（ｂ）に示すように、メモリストリングＭＳの上端部にプラグ５５が形成される。プラグ５５はＳｉＧｅ膜５１の上端部の側面と接している。ドレイン側選択ゲートＤＳＧ側のＳｉＧｅ膜５１の上端部及びプラグ５５はビット線ＢＬと接続され、ソース側選択ゲートＳＳＧ側のＳｉＧｅ膜５１の上端部及びプラグ５５はソース線ＳＬと接続される。
【００５０】
図６（ｂ）に示す構造では、ドレイン側選択ゲートＤＳＧを貫通する部分及びソース側選択ゲートＳＳＧを貫通する部分にも、メモリセルに形成されたＳｉＧｅ膜５１と一体にＳｉＧｅ膜５１が形成されている。ドレイン側選択ゲートＤＳＧに対向する部分のＳｉＧｅ膜５１は、ドレイン側選択トランジスタＤＳＴのチャネル膜として機能し、ソース側選択ゲートＳＳＧに対向する部分のＳｉＧｅ膜５１はソース側選択トランジスタＳＳＴのチャネル膜として機能する。また、ドレイン側選択ゲートＤＳＧとＳｉＧｅ膜５１との間のメモリ膜３０は、ドレイン側選択トランジスタＤＳＴのゲート絶縁膜として機能し、ソース側選択ゲートＳＳＧとＳｉＧｅ膜５１との間のメモリ膜３０は、ソース側選択トランジスタＳＳＴのゲート絶縁膜として機能する。
【００５１】
次に、図７（ａ）〜図９（ｂ）を参照して、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００５２】
本実施形態においても、前述した実施形態と同様、バックゲートＢＧ及び複数の導電層ＷＬを含む積層体にＵ字状のメモリホールを形成し、そのメモリホール内に、メモリ膜３０、ＳｉＧｅ膜５１、シリコン酸化膜５２および絶縁コア材５３を形成する。前述した実施形態と同様、熱酸化処理により、ＳｉＧｅ膜５１におけるメモリ膜３０側は、Ｇｅ濃度が相対的に高いＳｉＧｅチャネルとされる。この状態を図７（ａ）に示す。ただし、本実施形態では、この時点で、選択ゲートはまだ形成していない。
【００５３】
次に、図７（ａ）に示す積層体上に、図７（ｂ）に示すように、絶縁層４６及び選択ゲートを積層し、さらに選択ゲートをパターニングしてドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧを形成する。さらに、それらの上に絶縁層４８を積層する。
【００５４】
その後、絶縁層４８、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧおよび絶縁層４６を貫通して、絶縁層４６の下に設けられたＵ字状ストリングの上端部に達するホールＳＨを例えばＲＩＥ法で形成する。そして、ホールＳＨの内壁にゲート絶縁膜６１を形成し、さらにその内側にゲート絶縁膜６１とは異なる材料のスペーサー膜６２を形成する。
【００５５】
例えば、ゲート絶縁膜６１はシリコン窒化膜であり、スペーサー膜６２はシリコン酸化膜である。ドレイン側選択ゲートＤＳＧに対向するゲート絶縁膜６１は、ドレイン側選択トランジスタＤＳＴのゲート絶縁膜として機能し、ソース側選択ゲートＳＳＧに対向するゲート絶縁膜６１は、ソース側選択トランジスタＳＳＴのゲート絶縁膜として機能する。
【００５６】
次に、図８（ａ）に示すように、スペーサー膜６２の底部を例えばＲＩＥ法で除去し、さらにその後ゲート絶縁膜６１の底部をＲＩＥ法で除去する。このとき、ゲート絶縁膜６１の側面は、ゲート絶縁膜６１とは異なる材料のスペーサー膜６２で覆われているため、ゲート絶縁膜６１の側面はエッチングされず、ダメージを受けない。ゲート絶縁膜６１の底部のエッチング後、その下の絶縁コア材５３の上端部を例えば２０ｎｍほどエッチバックする。
【００５７】
次に、スペーサー膜６２および絶縁コア材５３のエッチバックにより露出したＳｉＧｅ膜５１の上端部側面に形成されたシリコン酸化膜５２を、例えばウェットエッチングにより除去する。これにより、図８（ｂ）に示すように、ＳｉＧｅ膜５１の上端部側面が露出する。
【００５８】
次に、図９（ａ）に示すように、ホールＳＨの側壁およびホールＳＨの下で露出されたＳｉＧｅ膜５１の上端部側面に、選択トランジスタ（ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ）のチャネル膜６３として、例えばアモルファスシリコン膜を形成する。チャネル膜６３の下端部は、メモリセルにおけるチャネル膜であるＳｉＧｅ膜５１の上端部側面に接し、この部分でチャネル膜６３とＳｉＧｅ膜５１は電気的に接続される。
【００５９】
その後、図９（ｂ）に示すように、チャネル膜６３の内側の空洞部に絶縁コア材６４として例えばシリコン窒化物を埋め込む。チャネル膜６３におけるドレイン側選択ゲートＤＳＧ側の上端部はビット線ＢＬに接続され、チャネル膜６３におけるソース側選択ゲートＳＳＧ側の上端部はソース線ＳＬに接続される。
【００６０】
ＧｅのバンドギャップはＳｉのバンドギャップより狭いため、ＳｉＧｅをチャネルとしたトランジスタではオフリークが増加しやすいという懸念がある。しかし、本実施形態では、選択トランジスタ（ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ）のチャネルにはＳｉＧｅではなくシリコンを用いることで、選択トランジスタのカットオフ特性が向上し、読み出し時のオフリークを低減できる。
【００６１】
すなわち、メモリセルにおけるチャネルにはＳｉＧｅを用いることでオン電流Ｉｏｎが増大でき、選択トランジスタにおけるチャネルにはシリコンを用いることで選択トランジスタのカットオフ特性を高めてオフリーク電流Ｉｏｆｆを抑えることができる。この結果、読み出し時における（Ｉｏｎ／Ｉｏｆｆ）比を向上させて、読み出し性能を高めることができる。
【００６２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６３】
メモリストリングの構成はＵ字状に限らず、図１０に示すようにＩ字状であってもよい。図１０には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に複数層の導電層ＷＬが設けられ、最上層の導電層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。この場合でも、ボディ２０におけるチャネル膜として前述したＳｉＧｅ膜５１を用いることで、チャネル抵抗を低減できる。
【符号の説明】
【００６４】
１０…基板、２５…絶縁層、３０…メモリ膜、３２…電荷蓄積膜、３５，３６，６１…選択トランジスタのゲート絶縁膜、５１…ＳｉＧｅ膜、５２…シリコン酸化膜、５３，６４…絶縁コア材、６２…スペーサー膜、６３…選択トランジスタのチャネル膜、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート、ＢＧ…バックゲート、ＳＬソース線、ＷＬ…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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