(57)【要約】【課題】オン抵抗の低い半導体装置およびその製造方法を提供する。【解決手段】Ｎ型の第１半導体層１１と、第１半導体層１１より不純物濃度の低いＮ型の第２半導体層１２と、第２半導体層１２の表面から第１の深さＸ１に、第２半導体層１２の表面直下の不純物濃度より高い第１ピーク不純物濃度Ｎｐ１を有するＮ型の第１埋め込み層１３と、第１埋め込み層１３に隣り合い、第２半導体層１２の表面から第１の深さＸ１に略等しい第２の深さＸ２に第２ピーク不純物濃度Ｎｐ２を有するＰ型の第２埋め込み層１４と、第２埋め込み層１４の上部にオーバラップしたＰ型のベース層１５と、第２半導体層１２の表面から第１の深さＸ１より浅い第３の深さＸ３に下面が位置するＮ型のソース層１７と、ゲート絶縁膜１８を介して形成されたゲート電極１９と、を具備する。【選択図】  図１
2011199000.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層と、
前記第２半導体層に選択的に形成され、前記第２半導体層の表面から第１の深さに、前記第２半導体層の表面直下の不純物濃度より高い第１ピーク不純物濃度を有する第１導電型の第１埋め込み層と、
前記第２半導体層に選択的に形成され、前記第１埋め込み層に隣り合い、前記第２半導体層の表面から前記第１の深さに略等しい第２の深さに第２ピーク不純物濃度を有する第２導電型の第２埋め込み層と、
前記第２半導体層に選択的に形成され、前記第２埋め込み層の上部にオーバラップした第２導電型のベース層と、
前記ベース層に選択的に形成され、前記ベース層の前記第１埋め込み層側の側面と離間し、前記第２半導体層の表面から前記第１の深さより浅い第３の深さに下面が位置する第１導電型のソース層と、
前記ベース層上および前記第１埋め込み層の上方の前記第２半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２半導体層の表面から前記ベース層の下面までの第４の深さが、前記第１の深さに略等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層内に、前記第１埋め込み層の下面から深さ方向に隣接するように形成された複数の第１導電型の第３埋め込み層と、
前記第２半導体層内に、前記第２埋め込み層の下面から深さ方向に隣接するように形成された複数の第２導電型の第４埋め込み層と、
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の第１半導体層上に、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層をエピタキシャル成長する工程と、
前記第２半導体層の内部に第１導電型の第１不純物をイオン注入して第１イオン注入層および第２導電型の第２不純物をイオン注入して第２イオン注入層を形成し、熱により前記第１、第２不純物を拡散させることにより、前記第２半導体層に、前記第２半導体層の表面から第１の深さに、前記第２半導体層の表面直下の不純物濃度より高い第１ピーク不純物濃度を有する第１導電型の第１埋め込み層と、前記第１埋め込み層に隣り合い、前記第２半導体層の表面から前記第１の深さと略等しい第２の深さに第２ピーク不純物濃度を有する第２導電型の第２埋め込み層を形成する工程と、
前記第１埋め込み層の上方の前記第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２半導体層に前記ゲート絶縁膜を通して前記第２不純物を選択的にイオン注入し、前記第２埋め込み層の上部にオーバラップした第２導電型のベース層を形成する工程と、
前記ベース層に前記ゲート絶縁膜を通して前記第１不純物を選択的にイオン注入し、前記ベース層の前記第１埋め込み層側の側面と離間し、前記第２半導体層の表面から前記第１の深さより浅い第３の深さに下面が位置する第１導電型のソース層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１半導体層上に前記第２半導体層をエピタキシャル成長させるにあたり、前記第１半導体層上に前記第２半導体層の一部となるエピタキシャル層を成長し、前記エピタキシャル層の内部に前記第１イオン注入層と同じ第３イオン注入層および前記第２イオン注入層と同じ第４イオン注入層を形成する工程を複数回繰り返すことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー用半導体装置には、高耐圧と低いオン抵抗が求められている。従来、パワー用半導体装置として、Ｎ＋型半導体層の上に形成されたＮ型半導体層と、Ｎ型半導体層内に２重に形成された低濃度のＰ型ベース層および高濃度のＮ型ソース層と、Ｎ型半導体層内に形成された埋め込み層とを有するＤＭＯＳ（Double-Diffused MOSFET）トランジスタと呼ばれる縦型半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された半導体装置は、プレーナゲート型ＤＭＯＳトランジスタである。このＤＭＯＳトランジスタでは、Ｎ型半導体層の上にＰ−型エピタキシャル層が形成され、このＰ−型エピタキシャル層に所定の間隔でＰ型ベース層が形成され、この所定の間隔で形成されたＰ型ベース層の間にＮ型半導体層に達するＮ型埋め込み層が形成され、このＮ型埋め込み層上であってＰ型エピタキシャル層にＮ型不純物層が形成されている。
【０００４】
このＮ型埋め込み層により、Ｐ−型エピ層側に空乏層を伸ばし、ドレイン・ソース間の容量およびドレイン・ゲート間の容量を低減している。
【０００５】
然しながら、この構造のＤＭＯＳトランジスタでは、Ｎ型埋め込み層はオン抵抗に影響を与えない、即ち耐圧およびオン抵抗はＮ型埋め込み層を有しない通常のプレーナゲート型ＤＭＯＳトランジスタと略同等である。
【０００６】
従って、耐圧を維持したままオン抵抗の低いプレーナゲート型ＤＭＯＳトランジスタが得られないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、オン抵抗の低い半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層と、前記第２半導体層に選択的に形成され、前記第２半導体層の表面から第１の深さに、前記第２半導体層の表面直下の不純物濃度より高い第１ピーク不純物濃度を有する第１導電型の第１埋め込み層と、前記第２半導体層に選択的に形成され、前記第１埋め込み層に隣り合い、前記第２半導体層の表面から前記第１の深さに略等しい第２の深さに第２ピーク不純物濃度を有する第２導電型の第２埋め込み層と、前記第２半導体層に選択的に形成され、前記第２埋め込み層の上部にオーバラップした第２導電型のベース層と、前記ベース層に選択的に形成された第２導電型の第３半導体層と、前記ベース層に選択的に形成され、前記ベース層の前記第１埋め込み層側の側面と離間し、他側が前記第３半導体層の上部にオーバラップし、前記第２半導体層の表面から前記第１の深さより浅い第３の深さに下面が位置する第１導電型のソース層と、前記ベース層上および前記第１埋め込み層の上方の前記第２半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、を具備することを特徴としている。
【００１０】
本発明の一態様の半導体装置の製造方法は、第１導電型の第１半導体層上に、前記第１半導体層より不純物濃度の低い第１導電型の第２半導体層をエピタキシャル成長する工程と、前記第２半導体層の内部に第１導電型の第１不純物をイオン注入して第１イオン注入層および第２導電型の第２不純物をイオン注入して第２イオン注入層を形成し、熱により前記第１、第２不純物を拡散させることにより、前記第２半導体層に、前記第２半導体層の表面から第１の深さに、前記第２半導体層の表面直下の不純物濃度より高い第１ピーク不純物濃度を有する第１導電型の第１埋め込み層と、前記第１埋め込み層に隣り合い、前記第２半導体層の表面から前記第１の深さと略等しい第２の深さに第２ピーク不純物濃度を有する第２導電型の第２埋め込み層を形成する工程と、前記第１埋め込み層の上方の前記第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第２半導体層に前記ゲート絶縁膜を通して前記第２不純物を選択的にイオン注入し、前記第２埋め込み層の上部にオーバラップした第２導電型のベース層を形成する工程と、前記ベース層に前記ゲート絶縁膜を通して前記第１不純物を選択的にイオン注入し、前記ベース層の前記第１埋め込み層側の側面と離間し、前記第２半導体層の表面から前記第１の深さより浅い第３の深さに下面が位置する第１導電型のソース層を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、オン抵抗の低い半導体装置およびその製造方法が得られる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った不純物濃度分布を示す図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った不純物濃度分布を示す図。
【図２】本発明の実施例１に係る第１比較例の半導体装置を示す図で、図２（ａ）はその断面図、図２（ｂ）は図２（ａ）のＣ−Ｃ線に沿った不純物濃度分布を示す図。
【図３】本発明の実施例１に係る第２比較例の半導体装置を示す図で、図３（ａ）はその断面図、図３（ｂ）は図３（ａ）のＤ−Ｄ線に沿った不純物濃度分布を示す図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１１】本発明の実施例２に係る半導体装置を示す図で、図１１（ａ）はその断面図、図１１（ｂ）は図１１（ａ）のＥ−Ｅ線に沿った不純物濃度分布を示す図、図１１（ｃ）は図１１（ａ）のＦ−Ｆ線に沿った不純物濃度分布を示す図。
【図１２】本発明の実施例３に係る半導体装置を示す図で、図１２（ａ）はその断面図、図１２（ｂ）は図１２（ａ）のＧ−Ｇ線に沿った不純物濃度分布を示す図、図１２（ｃ）は図１２（ａ）のＨ−Ｈ線に沿った不純物濃度分布を示す図。
【図１３】本発明の実施例４に係る半導体装置を示す図で、図１３（ａ）はその断面図、図１３（ｂ）は図１３（ａ）のＩ−Ｉ線に沿った不純物濃度分布を示す図、図１３（ｃ）は図１３（ａ）のＪ−Ｊ線に沿った不純物濃度分布を示す図。
【図１４】本発明の実施例４に係る半導体装置の製造工程の要部を順に示す断面図。
【図１５】本発明の実施例４に係る半導体装置の製造工程の要部を順に示す断面図。
【図１６】本発明の実施例４に係る半導体装置の製造工程の要部を順に示す断面図。
【図１７】本発明の実施例５に係る半導体装置を示す図で、図１７（ａ）はその断面図、図１７（ｂ）は図１７（ａ）のＫ−Ｋ線に沿った不純物濃度分布を示す図、図１７（ｃ）は図１７（ａ）のＬ−Ｌ線に沿った不純物濃度分布を示す図。
【図１８】本発明の実施例５に係る半導体装置の製造工程の要部を順に示す断面図。
【図１９】本発明の実施例５に係る半導体装置の製造工程の要部を順に示す断面図。
【図２０】本発明の実施例５に係る半導体装置の製造工程の要部を順に示す断面図。
【図２１】本発明の実施例６に係る半導体装置を示す断面図。
【図２２】本発明の実施例６に係る半導体装置の製造工程の要部を順に示す断面図。
【図２３】本発明の実施例６に係る半導体装置の製造工程の要部を順に示す断面図。
【図２４】本発明の実施例６に係る半導体装置の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置について、図１を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った不純物濃度分布を示す図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った不純物濃度分布を示す図である。
【００１５】
本実施例の半導体装置は、Ｎ＋型半導体層の上に形成されたＮ型半導体層内に低濃度のＰ型ベース層および高濃度のＮ型ソース層が２重に形成されたプレーナゲート縦型絶縁ゲート電界効果トランジスタ（Double-Diffused MOSFET、以後ＤＭＯＳトランジスタという）である。このＤＭＯＳトランジスタは、奥行き方向はストライプ状であり、横方向に所定の間隔で複数配列されている。
【００１６】
図１（ａ）に示すように、半導体装置１０では、Ｎ＋型（第１導電型）の第１半導体層１１上に、第１半導体層１１より不純物濃度の低いＮ−型の第２半導体層１２が形成されている。
【００１７】
ここで、第１半導体層１１はドレイン層である。ドレイン層の不純物濃度および厚さは、例えば１Ｅ１８〜１Ｅ１９ｃｍ−３、１００μｍ程度である。第２半導体層はドリフト層である。ドリフト層の不純物濃度および厚さは素子の耐圧に依存し、例えば２００Ｖの素子耐圧を得る場合には１Ｅ１５ｃｍ−３および１０μｍ程度である。
【００１８】
第２半導体層１２には、第２半導体層１２の表面から第１の深さＸ１（以後単に深さＸ１という）に、第２半導体層１２の表面直下の不純物濃度Ｎｓ１より高い第１ピーク不純物濃度Ｎｐ１（以後、単にピーク不純物濃度Ｎｐ１という）を有するＮ型の第１埋め込み層１３が、選択的に形成されている。
【００１９】
第２半導体層１２には、第１埋め込み層１３に隣り合い、第２半導体層１２の表面から深さＸ１に等しい第２の深さＸ２（以後単に深さＸ２という）に第２ピーク不純物濃度Ｎｐ２（以後、単にピーク不純物濃度Ｎｐ２という）を有するＰ型（第２導電型）の第２埋め込み層１４が、選択的に形成されている。
【００２０】
第１埋め込み層１３の上面および第２埋め込み層１４の上面は、第２半導体層１２の表面に至り、第１埋め込み層１３と第２埋め込み層１４とは隣接している。
【００２１】
図１（ｂ）に示すように、Ａ−Ａ線に沿った第１埋め込み層１３の不純物濃度分布１３ａは、深さＸ１でピーク不純物濃度Ｎｐ１を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。第２半導体層１２の表面の不純物濃度Ｎｓ１は、第１埋め込み層１３のピーク不純物濃度Ｎｐ１より小さい。
【００２２】
第２半導体層１２には、第２埋め込み層１４の上部にオーバラップしたＰ型のベース層１５が、選択的に形成されている。ベース層１５の下面は、第２半導体層１２の表面から深さＸ１に略等しい第４の深さＸ４（以後単に深さＸ４という）に位置している。
【００２３】
ベース層１５は、第１埋め込み層１３の第２埋め込み層１４側の上部にもオーバラップして形成されている。
【００２４】
ベース層１５には、中央部にＰ＋型の第３半導体層１６が選択的に形成されている。第３半導体層１６は、ベース層１５とソース電極（図示せず）とのコンタクト抵抗を低減するために設けられている。
【００２５】
図１（ｃ）に示すように、Ｂ−Ｂ線に沿った第２埋め込み層１４の不純物濃度分布１４ａは、深さＸ１でピーク不純物濃度Ｎｐ２を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。ピーク不純物濃度Ｎｐ２は、ピーク不純物濃度Ｎｐ１と略等しく設定されている。
【００２６】
Ｂ−Ｂ線に沿ったベース層１５の不純物濃度分布１５ａは、第２半導体層１２の表面から内部に向かって減少している。同様に、Ｂ−Ｂ線に沿った第３半導体層１６の不純物濃度分布１６ａは、第２半導体層１２の表面から内部に向かって減少している。
【００２７】
その結果、Ｂ−Ｂ線に沿ったトータルの不純物濃度分布は、不純物濃度分布１４ａ、不純物濃度分布１５ａ、不純物濃度分布１６ａの和で表わされる。従って、第２半導体層１２の表面直下の不純物濃度Ｎｓ２は、ピーク不純物濃度Ｎｐ２より高くなっている。
【００２８】
ベース層１５には、一側がベース層１５の第１埋め込み層１３側の側面と離間し、他側が第３半導体層１６の上部にオーバラップｎ＋型のソース層１７が選択的に形成されている。ソース層１７の下面は、第２半導体層１２の表面から深さＸ１より浅い第３の深さＸ３（以後、単に深さＸ３という）に位置している。
【００２９】
ベース層１５上および第１埋め込み層１３の上方の第２半導体層１２上には、ゲート絶縁膜１８を介してゲート電極１９が形成されている。
【００３０】
第１半導体層１１の下面（第２半導体層１２側と反対側の面）には、ドレイン電極（図示せず）が形成されている。ゲート電極１９は、周りが絶縁膜（図示せず）で覆われている。ソース層１７および第３半導体層１６は、ソース電極（図示せず）に接続されている。
【００３１】
上述した構造の半導体装置１０では、ソース-ドレイン間耐圧を維持したまま、オン抵抗が下げられるように構成されている。
【００３２】
次に、半導体装置１０の動作について、第１比較例の半導体装置および第２比較例の半導体装置と対比して説明する。
【００３３】
図２は、第１比較例の半導体装置を示す図で、図２（ａ）はその断面図、図２（ｂ）は図２（ａ）のＣ−Ｃ線に沿った不純物濃度分布を示す図である。図３は第２比較例の半導体装置を示す図で、図３（ａ）はその断面図、図３（ｂ）は図３（ａ）のＤ−Ｄ線に沿った不純物濃度分布を示す図である。
【００３４】
ここで、第１比較例の半導体装置とは、第１埋め込み層１３および第２埋め込み層１４を有しないプレーナゲート型ＤＭＯＳトランジスタのことである。第２比較例の半導体装置とは、第１埋め込み層１３を有し、第２埋め込み層１４を有しないプレーナゲート型ＤＭＯＳトランジスタのことである。
【００３５】
プレーナゲート型ＤＭＯＳトランジスタでは、オン抵抗はソース層１７から第１半導体層１１までキャリアが移動する経路の抵抗の総和で決められる。その主な要素として、ＭＯＳトランジスタのチャネル抵抗Ｒ１、ゲート電極１９下の半導体層にキャリアが蓄積した状態のときの蓄積抵抗Ｒ２、ゲート電極１９の下のベース層１５から第２半導体層１２への電流の拡がり易さを示すＪＦＥＴ（Junction field Effect Transistor）抵抗Ｒ３、第２半導体層１２のバルク抵抗であるドリフト抵抗Ｒ４などがある。
【００３６】
ＤＭＯＳトランジスタのソース-ドレイン間耐圧は、ベース層１５と第２半導体層１２で形成されるＰＮ接合ダイオードのアバランシェ電圧によって決められる。
【００３７】
図２に示すように、第１比較例の半導体装置３０では、ゲート電極１９の下の半導体層の不純物濃度分布３１ａは、表面から内部に向かって減少し、ベース層１５の下面付近で一定である。これにより、ゲート電極１９の直下の半導体層の不純物濃度が高く、ベース層１５の下面付近の不純物濃度が低くなっている。
【００３８】
ＪＦＥＴ抵抗Ｒ３は、ＪＦＥＴ構造となるベース層１５の両下端部に囲まれた領域の不純物濃度に依存する。その結果、ゲート電極１９の直下の不純物濃度が高く、ベース層１５の下面付近の不純物濃度が低いと、ＪＦＥ抵抗Ｒ３が増大する。従って、第１比較例の半導体装置３０では、低いオン抵抗が得られない。
【００３９】
図３に示すように、第２比較例の半導体装置４０では、ゲート電極１９の直下の半導体層の不純物濃度分布４１ａは、第１埋め込み層１３と同じ埋め込み層４１により、ゲート電極１９の直下の半導体層の不純物濃度が低く、ベース層１５の下面付近の不純物濃度が高くなっている。
【００４０】
その結果、ＪＦＥＴ構造となるベース層１５の両下端部に囲まれた領域の不純物濃度が増大するので、ＪＦＥＴ抵抗Ｒ３が減少する。然し、その副作用として、ベース層１５の曲率部でアバランシェ降伏し、ソース-ドレイン間耐圧が低下してしまう。従って、第２比較例の半導体装置４０では、ソース-ドレイン間耐圧を維持したまま低いオン抵抗が得られない。
【００４１】
一方、本実施例の半導体装置１０では、第１埋め込み層１３により、ゲート電極１９の直下の半導体層の不純物濃度が低く、ベース層１５の下面付近の不純物濃度が高くなるので、ＪＦＥＴ抵抗Ｒ３が減少する。
【００４２】
更に、第２埋め込み層１４が第１埋め込み層１３のチャージを補償することにより、空乏層が広がり易くなるので、ベース層１５の曲率部でのアバランシェ降伏が抑制され、ソース-ドレイン間耐圧が維持される。第１埋め込み層１３の不純物量と第２埋め込み層１４の不純物量とが、等しく設定されているためである。
【００４３】
従って、本実施例の半導体装置１０では、ソース-ドレイン間耐圧を維持したまま低いオン抵抗を得ることが可能である。
【００４４】
更に、ゲート電極１９の直下の不純物濃度が減少しているので、スイッチング時のゲートチャージ量が低減し、半導体装置１０を高速に動作させることが可能である。
【００４５】
次に、半導体装置１０の製造方法について説明する。図４乃至図８は半導体装置１０の製造工程を順に示す断面図である。
【００４６】
始に、図４に示すように、第１半導体層１１として、例えば砒素（Ａｓ）が１Ｅ１９ｃｍ−３程度添加されたＮ＋型シリコン基板に、第２半導体層１２として、例えば気相エピタキシャル法により燐（Ｐ）が１Ｅ１５ｃｍ−３程度添加されたＮ−型シリコン層を形成する。
【００４７】
次に、図５に示すように、第２半導体層１２上に、第１埋め込み層１３が形成される予定の領域に対応した開口５１ａを有するレジスト膜５１を形成する。レジスト膜５１をマスクとして、第２半導体層１２の内部にＰイオン（第１不純物イオン）をドーズ量２Ｅ１２ｃｍ−２程度で深く注入し、イオン注入層５２（第１イオン注入層）を形成する。イオン注入層５２の注入深さは、表面からの深さが深さＸ１になるようにする。
【００４８】
次に、レジスト膜５１を除去した後、図６に示すように、第２埋め込み層１４が形成される予定の領域に対応した開口５３ａを有するレジスト膜５３を形成する。レジスト膜５３をマスクとして、第２半導体層１２の内部に硼素（Ｂ）イオン（第２不純物イオン）をドーズ量２Ｅ１２ｃｍ−２程度で深く注入し、イオン注入層５４（第２イオン注入層）を形成する。イオン注入層５４の注入深さは、表面からの深さが深さＸ２になるようにする。
【００４９】
次に、レジスト膜５３を除去した後、図７に示すように、活性化アニールを施し、イオン注入層５２からＰを熱拡散させて第１埋め込み層１３を形成し、イオン注入層５４からＢを熱拡散させて第２埋め込み層１４を形成する。
【００５０】
Ｐ、Ｂは第２半導体層１２内を等方的に拡散する。ドーズ量、イオン注入深さ、アニール時間を制御することにより、上面が第２半導体層１２の表面に至り、交互に隣接する第１埋め込み層１３および第２埋め込み層１４が得られる。
【００５１】
次に、図８に示すように、ゲート絶縁膜１８を介してゲート電極１９を先に形成した後、第２埋め込み層１４の上部にオーバラップし、更に第１埋め込み層１３の第２埋め込み層１４側の上部にオーバラップし、第２半導体層１２の表面から深さＸ１と略等しい深さＸ４に下面が位置するＰ型のベース層１５を選択的に形成する。
【００５２】
具体的には、第２半導体層１２の表面を熱酸化してゲート絶縁膜１８を形成する。次に、ゲート絶縁膜１８上に、ＣＶＤ（Chemical Vapor Deposition）法によりＰを添加したポリシリコン膜を形成し、フォトリソグラフィ法によりパターニングしてゲート電極１９を形成する。次に、ゲート電極１９をマスクとするセルフアライン法により、ゲート絶縁膜１８を通してＢイオンを浅く注入し、第２半導体層１２の表面にイオン注入層を形成する。
【００５３】
次に、活性化アニールを施す。イオン注入されたＢは、第１半導体層１２の下方および横方向に拡散して、第１埋め込み層１３、第２埋め込み層１４にオーバラップするとともにゲート電極１９の下に延在する。このとき、ベース層１５の下面の深さＸ４が略深さＸ１に等しくなるよう、活性化アニール条件等を調整する。
【００５４】
次に、図９に示すように、ベース層１５の中央部に、Ｐ＋型の第３半導体層１６を選択的に形成する。
【００５５】
具体的には、第３半導体層１６が形成される領域に対応する開口を有するマスク材としてレジスト膜（図示せず）を形成する。次に、このレジスト膜をマスクとして、ゲート絶縁膜１８を通してＢイオンを浅く注入し、ベース層１５の中央部の表面にイオン注入層を形成する。次に、このレジスト膜を除去した後、活性化アニールを施す。
【００５６】
次に、図１０に示すように、ベース層１５に、一側がベース層１５の第１埋め込み層１３側の側面と離間し、他側が第３半導体層１６の上部にオーバラップし、第２半導体層１２の表面から深さＸ１より浅い深さＸ３に下面が位置するＮ＋型のソース層１７を選択的に形成する。
【００５７】
具体的には、ソース層１７が形成される領域に対応する開口を有するマスク材としてレジスト膜（図示せず）を形成する。次に、他側がこのレジスト膜をマスクとし、一側がゲート電極１９をマスクとするセルフアライン法により、ゲート絶縁膜１８を通してＰイオンを浅く注入し、ベース層１５の表面にイオン注入層を形成する。次に、活性化アニールを施す。イオン注入されたＰは、第１半導体層１２の下方および横方向に拡散して、一側がベース層１５の第１埋め込み層１３側の側面と離間し、他側が第３半導体層１６の上部にオーバラップするとともにゲート電極１９の下に延在する。
【００５８】
このとき、ソース層１７の下面の深さＸ３が深さＸ１より浅くなるように、活性化アニール条件等を調整する。
【００５９】
次に、余分なゲート絶縁膜１８を除去して、第３半導体層１６、およびソース層１７の一部を露出させる。これにより、図１に示す半導体装置１０が得られる。
【００６０】
以上説明したように、本実施例では、第２半導体層１２に、表面からの深さＸ１にピーク不純物濃度Ｎｐ１を有するＮ型の第１埋め込み層１３と、第１埋め込み層１３に隣り合い、表面からの深さＸ２にピーク不純物濃度Ｎｐ２を有するＰ型の第２埋め込み層１４とを選択的に形成している。
【００６１】
その結果、第１埋め込み層１３により、ベース層１５の下面付近の不純物濃度がゲート電極１９の直下の半導体層の不純物濃度より高くなるので、ＪＦＥＴ抵抗Ｒ３が減少する。第２埋め込み層１４により、第１埋め込み層１３のチャージが補償され、空乏層が広がり易くなるので、ベース層１５の曲率部でのアバランシェ降伏が抑制され、ソース-ドレイン間耐圧が維持される。従って、オン抵抗の低い半導体装置およびその製造方法が得られる。
【００６２】
更に、ゲート電極１９の直下の不純物濃度が減少しているので、スイッチング時のゲートチャージ量が低減し、素子を高速に動作させることができる。
【００６３】
ここでは、第１導電型がＮ型、第２導電型がＰ型である場合について説明したが、第１導電型がＰ型、第２導電型がＮ型であっても構わない。この場合、ゲート負バイアス時にチャネルが形成されるＰチャネルＤＭＯＳトランンジタスが得られる。
【００６４】
ピーク不純物濃度Ｎｐ１の深さＸ１とベース層の下面の深さＸ４とが、略等しい場合について説明したが、異なっていても構わない。その場合は、深さＸ１が深さＸ４より深くする方が、素子を高速に動作させる観点から好ましい。
【００６５】
また、本明細書では、「隣接するとは」は、第１埋め込み層１３の境界と第２埋め込み層１４の境界とが拡散幾何学的に接している場合だけでなく、第１埋め込み層１３と第２埋め込み層１４が交わった場合も含んでいる。
【実施例２】
【００６６】
本発明の実施例２に係る半導体装置について、図１１を用いて説明する。図１１は半導体装置を示す図で、図１１（ａ）はその断面図、図１１（ｂ）は図１１（ａ）のＥ−Ｅ線に沿った不純物濃度分布を示す図、図１１（ｃ）は図１１（ａ）のＦ−Ｆ線に沿った不純物濃度分布を示す図である。
【００６７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１埋め込み層および第２埋め込み層のサイズを縮小したことにある。
【００６８】
即ち、図１１（ａ）に示すように、本実施例の半導体装置６０では、図１に示す第１埋め込み層１３および第２埋め込み層１４よりサイズ（厚さ、幅）の小さい第１埋め込み層６１および第２埋め込み層６２が形成されている。
【００６９】
これにより、第１埋め込み層６１の上面および第２埋め込み層６２の上面は、第２半導体層１２の表面に至らず、表面から離間している。第１埋め込み層６１および第２埋め込み層６２は隣り合っているが、隣接せず離間している。ベース層１５は第２埋め込み層６２の上部にオーバラップしているが、第１埋め込み層６１とはオーバラップせず離間している。
【００７０】
図１１（ｂ）に示すように、Ｅ−Ｅ線に沿った第１埋め込み層６１の不純物濃度分布６１ａは、深さＸ１でピーク不純物濃度Ｎｐ１を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。
【００７１】
図１１（ｃ）に示すように、Ｆ−Ｆ線に沿った第２埋め込み層６２の不純物濃度分布６２ａは、深さＸ２でピーク不純物濃度Ｎｐ２を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。
【００７２】
ピーク不純物濃度Ｎｐ１およびピーク不純物濃度Ｎｐ２は略等しく、第１埋め込み層６１の不純物量および第２埋め込み層６２の不純物量は略等しく設定することは、実施例１と同様である。
【００７３】
これにより、第１埋め込み層６１および第２埋め込み層６２のサイズを縮小しても、ＪＦＥＴ構造となる領域の不純物濃度の増大と、第１埋め込み層６１と第２埋め込み層６２とのチャージバランスが維持されている。
【００７４】
その結果、耐圧を維持したままオン抵抗が低減する、図１に示す半導体装置１０と同様の効果を得ることが可能である。
【００７５】
尚、半導体装置６０の製造方法は、基本的には図４乃至図１０と同様である。異なる点は、第１埋め込み層６１および第２埋め込み層６２のサイズを、例えば活性化アニール条件（温度、時間）を調節して制御することである。活性化アニール温度低下、時間短縮等により、生産性を向上させることが可能である。
【００７６】
以上説明したように、本実施例では第１埋め込み層６１および第２埋め込み層６２のサイズを縮小している。耐圧を維持してオン抵抗が低減できるとともに、生産性が向上する利点がある。
【実施例３】
【００７７】
本発明の実施例３に係る半導体装置について、図１２を用いて説明する。図１２は半導体装置を示す図で、図１２（ａ）はその断面図、図１２（ｂ）は図１２（ａ）のＧ−Ｇ線に沿った不純物濃度分布を示す図、図１２（ｃ）は図１２（ａ）のＨ−Ｈ線に沿った不純物濃度分布を示す図である。
【００７８】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１埋め込み層の幅と第２埋め込み層の幅とを異ならしめたことにある。
【００７９】
即ち、図１２（ａ）に示すように、本実施例の半導体装置７０では、第１埋め込み層７１および第１埋め込み層７１より幅の広い第２埋め込み層７２が形成されている。第１埋め込み層７１の幅Ｗ１より第２埋め込み層７２の幅Ｗ２は大きく、例えば３倍、第１埋め込み層７１および第２埋め込み層７２の厚さは等しく設定されている。
【００８０】
第１埋め込み層７１の上面および第２埋め込み層７２の上面は第２半導体層１２の表面に至らず離間している。第１埋め込み層７１および第２埋め込み層７２は隣り合っているが、隣接せず離間している。ベース層１５は第２埋め込み層７２の上部にオーバラップしているが、第１埋め込み層７１とはオーバラップせず離間している。
【００８１】
図１２（ｂ）に示すように、Ｇ−Ｇ線に沿った第１埋め込み層７１の不純物濃度分布７１ａは、深さＸ１でピーク不純物濃度Ｎｐ１を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。
【００８２】
図１２（ｃ）に示すように、Ｈ−Ｈ線に沿った第２埋め込み層７２の不純物濃度分布７２ａは、深さＸ２でピーク不純物濃度Ｎｐ２を示し、第２半導体層１２の上側及び下側に向かって減少する凸状である。
【００８３】
第１埋め込み層７１の幅Ｗ１が第２埋め込み層７２の幅Ｗ２より小さいので、ピーク不純物濃度Ｎｐ１はピーク不純物濃度Ｎｐ２より大きく、例えば３倍にすることにより、第１埋め込み層７１の不純物量および第２埋め込み層７２の不純物量は略等しく設定されている。
【００８４】
これにより、第１埋め込み層７１の幅Ｗ１と第２埋め込み層７２の幅Ｗ２が異なっていても、ＪＦＥＴ構造となる領域の不純物濃度の増大と、第１埋め込み層７１と第２埋め込み層７２とのチャージバランスが維持される。
【００８５】
その結果、耐圧を維持してオン抵抗が低減する、図１に示す半導体装置１０と同様の効果を得ることが可能である。
【００８６】
尚、半導体装置７０の製造方法は、基本的には図４乃至図１０と同様である。異なる点は、図５に示す開口５１ａの幅より、図６に示す開口５３ａの幅を大きくすることである。
【００８７】
以上説明したように、本実施例では、第１埋め込み層７１の幅Ｗ１より第２埋め込み層７２の幅Ｗ２を大きく、それに応じてピーク不純物濃度Ｎｐ１をピーク不純物濃度Ｎｐ２より大きくしている。耐圧を維持してオン抵抗が低減できるとともに、横方向に所定の間隔で複数形成されているＤＭＯＳトランジスタの配列ピッチが大きい場合に適した構造である。
【実施例４】
【００８８】
本発明の実施例４に係る半導体装置について、図１３を用いて説明する。図１３は半導体装置を示す図で、図１３（ａ）はその断面図、図１３（ｂ）は図１３（ａ）のＩ−Ｉ線に沿った不純物濃度分布を示す図、図１３（ｃ）は図１３（ａ）のＪ−Ｊ線に沿った不純物濃度分布を示す図である。
【００８９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１埋め込み層および第２埋め込み層の断面を矩形状にしたことにある。
【００９０】
即ち、図１３（ａ）に示すように、本実施例の半導体装置８０には、断面が矩形状の第１埋め込み層８１および第２埋め込み層８２が形成されている。
【００９１】
第１埋め込み層８１の上面および第２埋め込み層８２の上面は、第２半導体層１２の表面に至らず離間している。第１埋め込み層８１および第２埋め込み層８２は、側面が全面で隣接している。ベース層１５は第２埋め込み層８２の上部、および第１埋め込み層８１の第２埋め込み層８２側の上部にオーバラップしている。
【００９２】
図１３（ｂ）に示すように、Ｉ−Ｉ線に沿った第１埋め込み層８１の不純物濃度分布８１ａは、深さＸ１を中央とし第２半導体層１２の上側および下側に向かって一定の不純物濃度Ｎｐ１を有する矩形状の不純物濃度示している。
【００９３】
図１３（ｃ）に示すように、Ｊ−Ｊ線に沿った第２埋め込み層８２の不純物濃度分布８２ａも同様であり、深さＸ２を中央とし第２半導体層１２の上側及び下側に向かって一定の不純物濃度Ｎｐ２を有する矩形状の不純物濃度示している。
【００９４】
不純物濃度Ｎｐ１および不純物濃度Ｎｐ２は略等しく、第１埋め込み層８１の不純物量および第２埋め込み層８２の不純物量は略等しく設定することは、実施例１と同様である。
【００９５】
これにより、第１埋め込み層８１および第２埋め込み層８２の断面形状が矩形状であっても、ＪＦＥＴ構造となる領域の不純物濃度の増大と、第１埋め込み層８１と第２埋め込み層８２とのチャージバランスが維持されている。
【００９６】
その結果、耐圧を維持してオン抵抗が低減でき、実施例１の半導体装置１０と同様の効果を得ることが出可能である。
【００９７】
次に、半導体装置８０の製造方法について説明する。図１４乃至図１６は半導体装置８０の製造工程の要部を順に示す断面図である。
【００９８】
図１４に示すように、第２半導体層１２の全面にＰイオンを注入し、第２半導体層１２の内部にイオン注入層８５を形成する。イオン注入層８５の形成は、例えば連続的に加速エネルギーを変えながら、所定のドーズ量になるまでＰイオンを注入することにより行なう。
【００９９】
次に、図１５に示すように、第１埋め込み層８１を形成する予定の領域を覆うマスク材８６として、レジスト膜を形成する。このレジスト膜をマスクとして、Ｂイオンを注入し、第２半導体層１２の内部にイオン注入層８５に隣接するイオン注入層８７を形成する。イオン注入層８７の形成は、イオン注入層８５と同様であり、その説明は省略する。イオン注入層８７はＰイオンとＢイオンが２重に注入されるので、Ｂイオンのドーズ量はＰイオンのドーズ量の略２倍とする。
【０１００】
但し、イオン注入層８５とイオン注入層８７の幅が同じでない場合、不純物量が同じになるように、幅が狭い方のイオン注入層の正味のドーズ量を多くする。
【０１０１】
次に、図１６に示すように、活性化アニールを施し、イオン注入層８５内のＰおよびイオン注入層８７内のＰ、Ｂを活性化する。イオン注入層８７においては、Ｂ濃度とＰ濃度との差が正味の不純物濃度となる。
【０１０２】
ここで、活性化アニールは、イオン注入された不純物が活性化するが、熱拡散は無視できる条件で行うことが必要である。
【０１０３】
これにより、不純物濃度Ｎｐ１、Ｎｐ２が略等しく、不純物量が略等しく、且つ側面が全面で隣接した第１埋め込み層８１および第２埋め込み層８２が形成される。
【０１０４】
以上説明したように、本実施例では第１埋め込み層８１および第２埋め込み層８２の断面を矩形状としている。耐圧を維持してオン抵抗が低減できるとともに、ＰおよびＢを深く熱拡散させる必要がないので、製造工程が簡略化できる利点がある。
【０１０５】
ここでは、第１埋め込み層８１および第２埋め込み層８２をイオン注入法により形成する場合について説明したが、エピタキシャル法により形成することもできる。
【０１０６】
具体的には、Ｎ−型シリコン層上に、Ｐをドープしたシリコン層をエピタキシャル成長させる。次に、第１埋め込み層８１となる領域上にマスク材として、例えば熱酸化法によりシリコン酸化膜を形成する。次に、シリコン酸化膜をマスクとして、Ｐをドープしたシリコン層を選択的に除去し、第１埋め込み層８１を形成する。
【０１０７】
次に、選択成長法により、Ｎ−型シリコン層上にＢをドープしたシリコン層をエピタキシャル成長させ、第２埋め込み層８２を形成する。次に、マスク材を除去した後、Ｐをドープしたシリコン層およびＢをドープしたシリコン層上にＮ−型シリコン層をエピタキシャル成長させる。第１埋め込み層８１および第２埋め込み層８２の両側のＮ−型シリコン層が第２半導体層１２となる。
【実施例５】
【０１０８】
本発明の実施例５に係る半導体装置について、図１７を用いて説明する。図１７は半導体装置を示す図で、図１７（ａ）はその断面図、図１７（ｂ）は図１７（ａ）のＫ−Ｋ線に沿った不純物濃度分布を示す図、図１７（ｃ）は図１７（ａ）のＬ−Ｌ線に沿った不純物濃度分布を示す図である。
【０１０９】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１および第２埋め込み層の繰り返しピッチをＤＭＯＳトランジスタの繰り返しピッチより小さくしたことにある。
【０１１０】
即ち、図１７（ａ）に示すように、本実施例の半導体装置９０では、断面が球形状の第１半導体層９１と第２半導体層９２が交互に隣接している。
【０１１１】
第１半導体層９１および第２半導体層９２の繰り返しピッチＰ２は、ＭＯＳトランジスタの繰り返しピッチＰ１の整数分の１、ここでは１／３に設定されている。
【０１１２】
第１埋め込み層９１の上面および第２埋め込み層９２の上面は、第２半導体層１２の表面に至らず離間している。ベース層１５は第２埋め込み層９２の上部および、ゲート電極１９の下に形成されている第１埋め込み層９１を除く第１埋め込み層９１の上部にオーバラップしている。
【０１１３】
図１７（ｂ）に示すように、Ｋ−Ｋ線に沿った第１埋め込み層９１の不純物濃度分布９１ａは、深さＸ１でピーク不純物濃度Ｎｐ１を示し、第２半導体層１２の上側および下側に向かって減少する凸状である。
【０１１４】
図１７（ｃ）に示すように、Ｌ−Ｌ線に沿った第２埋め込み層９２の不純物濃度分布９２ａは、深さＸ２でピーク不純物濃度Ｎｐ２を示し、第２半導体層１２の上側および下側に向かって減少する凸状である。
【０１１５】
ピーク不純物濃度Ｎｐ１およびピーク不純物濃度Ｎｐ２は略等しく、第１埋め込み層９１の不純物量および第２埋め込み層９２の不純物量は略等しく設定することは、実施例１と同様である。
【０１１６】
これにより、第１埋め込み層９１および第２埋め込み層９２の繰り返しピッチＰ２をＭＯＳトランジスタの繰り返しピッチＰ１より小さくしても、ＪＦＥＴ構造となる領域の不純物濃度の増大と、第１埋め込み層９１と第２埋め込み層９２とのチャージバランスが維持されている。
【０１１７】
その結果、耐圧を維持してオン抵抗が低減する、実施例１の半導体装置１０と同様の効果を得ることが可能である。
【０１１８】
次に、半導体装置９０の製造方法について説明する。図１８乃至図２０は半導体装置９０の製造工程の要部を示す断面図である。
【０１１９】
図１８に示すように、第２半導体層１２上に、ピッチ２Ｐ２で第１埋め込み層９１が形成される予定の領域に対応する複数の開口９５ａを有するレジスト膜９５を形成する。レジスト膜９５をマスクとして第２半導体層１２に、例えばＰイオンをドーズ量２Ｅ１２ｃｍ−２程度深く注入し、第２半導体層１２の内部にイオン注入層９６を形成する。
【０１２０】
次に、レジスト膜９５を除去した後、図１９に示すように、ピッチ２Ｐ２で第２埋め込み層９２が形成される予定の領域に対応する複数の開口９７ａを有するレジスト膜９７を形成する。レジスト膜９７をマスクとして第２半導体層１２に、例えばＢイオンを２Ｅ１２ｃｍ−２程度深く注入し、第２半導体層１２の内部にイオン注入層９８を形成する。
【０１２１】
次に、レジスト膜９７を除去した後、図２０に示すように、活性化アニールを施し、イオン注入層９６からＰを熱拡散させて第１埋め込み層９１を形成し、イオン注入層９８からＢを熱拡散させて第２埋め込み層９２を形成する。
【０１２２】
以上説明したように、本実施例では、第１埋め込み層９１および第２埋め込み層９２の繰り返しピッチＰ２をＤＭＯＳトランジスタの繰り返しピッチＰ１より小さくしているが、第１埋め込み層９１と第２埋め込み層９２とのチャージバランスが確保されている。同一ウェーハ内にピッチの異なるＤＭＯＳトランジスタを形成する場合などに適した構造である。
【実施例６】
【０１２３】
本発明の実施例６に係る半導体装置について、図２１を用いて説明する。図２１は半導体装置を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１埋め込み層および第２埋め込み層の下部にそれぞれと同じ導電型の埋め込み層が複数形成されていることにある。
【０１２４】
即ち、図２１に示すように、本実施例の半導体装置１００では、第１埋め込み層１３の下面に隣接して、Ｎ型の第３埋め込み層１０１ａが形成されている。第３埋め込み層１０１ａの下面に隣接して、Ｎ型の第３埋め込み層１０１ｂが形成されている。
【０１２５】
同様に、第２埋め込み層１４の下面に隣接して、Ｐ型の第４埋め込み層１０２ａが形成されている。第４埋め込み層１０２ａの下面に隣接して、Ｐ型の第４埋め込み層１０２ｂが形成されている。
【０１２６】
更に、第３埋め込み層１０１ａの側面と第４埋め込み層１０２ａの側面とが隣接し、第３埋め込み層１０１ｂの側面と第４埋め込み層１０２ｂの側面とか隣接している。
【０１２７】
深さ方向に隣接する第１埋め込み層１３と、第３埋め込み層１０１ａ、１０１ｂとによりＮ型ピラー層１０３が構成され、深さ方向に隣接する第２埋め込み層１４と、第４埋め込み層１０２ａ、１０２ｂとによりＰ型ピラー層１０４が構成されている。半導体装置１００は、所謂スーパージャンクション構造のＤＭＯＳトランジスタである。
【０１２８】
これにより、耐圧を維持したままＪＦＥＴ抵抗Ｒ３が低減されることに加えて、Ｎ型ピラー層１０３によりドリフト抵抗Ｒ４を低減させることが可能である。
【０１２９】
次に、半導体装置１００の製造方法について説明する。図２２乃至図２４は半導体装置１００の製造工程の要部を示す断面図である。
【０１３０】
次に、図２２に示すように、図４と同様にして、エピタキシャル法により、第１半導体層１１上に第２半導体層１２の一部となるエピタキシャル層１２ａを成長する。次に、図５および図６と同様にして、エピタキシャル層１２ａの内部にイオン注入層５２ａ（第３イオン注入層）およびイオン注入層５４ａ（第４イオン注入層）を形成する。
【０１３１】
次に、図２３に示すように、図２２に示す工程を２回繰り返すことにより、複数のエピタキシャル層１２ａ、１２ｂ、１２ｃが積層され、厚さ方向に複数のイオン注入層５２ａ、５２ｂ、５２ｃ、および複数のイオン注入層５４ａ、５４ｂ、５４ｃが配列された第２半導体層１２を形成する。
【０１３２】
具体的には、エピタキシャル層１２ａの上に第２半導体層１２の一部となるエピタキシャル１２ｂを成長する。エピタキシャル層１２ｂの内部にイオン注入層５２ｂおよびイオン注入層５４ｂを形成する。エピタキシャル層１２ｂの上に第２半導体層１２の一部となるエピタキシャル層１２ｃを成長する。エピタキシャル層１２ｃの内部にイオン注入層５２ｃおよびイオン注入層５４ｃを形成する。
【０１３３】
次に、図２４に示すように、活性化アニールを施し、イオン注入層５２ａ、５２ｂ、５２ｃからＰを熱拡散させ、イオン注入層５４ａ、５４ｂ、５４ｃからＢを熱拡散させる。これにより、第２半導体層１２内に、第１埋め込み層１３の下面から深さ方向に隣接するようにＮ型の第３埋め込み層１０１ａ、１０１ｂが形成され、第２半導体層１２内に、第２埋め込み層１４の下面から深さ方向に隣接するようにＰ型の第４埋め込み層１０２ａ、１０２ｂが形成される。
【０１３４】
その結果、第１埋め込み層１３、第３埋め込み層１０１ａ、１０１ｂにより、Ｎ型ピラー層１０３が形成される。第２埋め込み層１４、第４埋め込み層１０２ａ、１０２ｂにより、Ｐ型ピラー層１０４が形成される。
【０１３５】
以上説明したように、本実施例では、第１埋め込み層１３、第３埋め込み層１０１ａ、１０１ｂをＮ型ピラー層１０３とし、第２埋め込み層１４、第４埋め込み層１０２ａ、１０２ｂをＰ型ピラー層１０４とする、スーパージャンクション構造のＤＭＯＳトランジスタを形成している。
【０１３６】
その結果、耐圧を維持したままＪＦＥＴ抵抗Ｒ３が低減されることに加えて、Ｎ型ピラー層１０３によりドリフト抵抗Ｒ４を低減させることができる。
【０１３７】
ここでは、第３および第４埋め込み層をそれぞれ２つ形成する場合ついて説明したが、形成する数については特に制限はない。
【０１３８】
上述した実施例では、Ｎ型の第１埋め込み層およびＰ型の第２埋め込み層の断面内に含まれる不純物量が等しく、第１埋め込み層および第２埋め込み層のチャージバランスが取れている場合について説明したが、本発明はこれに限定されるものではない。
【０１３９】
第１埋め込み層および第２埋め込み層の断面内に含まれる不純物量が等しくなくても、平面内に含まれる不純物量との兼ね合いで単位体積当たりの不純物量が等しければ同様の効果が得られる。要は、第１埋め込み層および第２埋め込み層の単位体積当たりの不純物量が等しく、耐圧を保持したままＪＦＥＴ抵抗Ｒ３を低減させる構造であればよい。
【０１４０】
従って、ゲート電極下部のＮ型の第１埋め込み層の平面形状は、ストライプ状だけでなくその他の形状、例えば六角形またはその他の多角形であっても構わない。
【０１４１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１埋め込み層の上面および前記第２埋め込み層の上面は、前記第２半導体層の表面に至り、前記第１埋め込み層と前記第２埋め込み層とが隣接し、前記ベース層は、前記第１埋め込み層の前記第２埋め込み層側の上部にオーバラップしている請求項１に記載の半導体装置。
【０１４２】
（付記２）  前記第１埋め込み層の上面および前記第２埋め込み層の上面は、前記第２半導体層の表面と離間し、前記第１埋め込み層と前記第２埋め込み層とが離間している請求項１に記載の半導体装置。
【０１４３】
（付記３）  前記第１埋め込み層の幅より前記第２埋め込み層の幅が大きく、前記第１ピーク不純物濃度が前記第２不純物ピーク濃度より大きい請求項１に記載の半導体装置。
【０１４４】
（付記４）  前記第１埋め込み層の上面および前記第２埋め込み層の上面は、前記第２半導体層の表面と離間し、前記第１埋め込み層および前記第２埋め込み層は全側面で隣接し、前記ベース層は、前記第１埋め込み層の前記第２埋め込み層側の上部にオーバラップしている請求項１に記載の半導体装置。
【０１４５】
（付記５）  前記第１埋め込み層の上面および前記第２埋め込み層の上面は、前記第２半導体層の表面と離間し、前記第１埋め込み層と前記第２埋め込み層とが交互に隣接している請求項１に記載の半導体装置。
【０１４６】
（付記６）  前記第３埋め込み層の側面と前記第４埋め込み層の側面とが、隣接している請求項３に記載の半導体装置。
【０１４７】
（付記７）  前記第１埋め込み層の不純物量と前記第２埋め込み層の不純物量とが、略等しい請求項１に記載の半導体装置。
【０１４８】
（付記８）  前記ベース層に選択的に形成された第２導電型の第３半導体層を具備し、前記ソース層の他側が前記第３半導体層の上部にオーバラップしている請求項１に記載の半導体装置。
【符号の説明】
【０１４９】
１０、３０、４０、６０、７０、８０、９０、１００  半導体装置
１１  第１半導体層
１２  第２半導体層
１２ａ、１２ｂ、１２ｃ  エピタキシャル層
１３、６１、７１、８１、９１  第１埋め込み層
１４、６２、７２、８２、９２  第２埋め込み層
１５  ベース層
１６  第３半導体層
１７  ソース層
１８  絶縁膜
１９  ゲート電極
１３ａ、１４ａ、１５ａ、１６ａ、４１ａ、６１ａ、６２ａ、８１ａ、８２ａ、９１ａ、９２ａ  不純物濃度分布
３１ａ  不純物濃度分布
Ｒ１  チャネル抵抗
Ｒ２  蓄積抵抗
Ｒ３  ＪＦＥＴ抵抗
Ｒ４  ドリフト抵抗
４１  埋め込み層
５１、５３、８６、９５、９７  マスク材
５１ａ、５３ａ、９５ａ、９７ａ  開口
５２ａ、５２ｂ、５２ｃ、５４ａ、５４ｂ、５４ｃ、８５、８７、９６、９８  イオン注入層
１０１ａ、１０１ｂ  第３埋め込み層
１０２ａ、１０２ｂ  第４埋め込み層
１０３  Ｎ型ピラー層
１０４  Ｐ型ピラー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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