(57)【要約】【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。【選択図】図１
2011119486.tif 000002
【特許請求の範囲】
【請求項１】
決められた演算を行う機能回路ブロックを１以上有する半導体集積回路装置であって、
該機能回路ブロックは、回路レイアウトの基本単位であるスタンダードセルを用いて構成されたものであり、
該スタンダードセルは、これを構成するセル構成トランジスタを有し、
全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成されており、
該機能回路ブロックは、該スタンダードセルを２以上組合せ、かつそれぞれスタンダードセルに対して、電源供給配線、接地供給配線、及び入出力端子に対する信号配線を施してなるものである、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記スタンダードセルは、全てのスタンダードセルに共通に接続される電源供給及び接地供給用の固定配線の制約を受けずに、その縦方向及び横方向のセル長を任意に設定したものである、半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置を製造する方法であって、
前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、前記電源供給用の配線のＩＲドロップ量を計算しながら配線を行う、半導体集積回路装置の製造方法。
【請求項４】
請求項１に記載の半導体集積回路装置を製造する方法であって、
前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、前記電源供給用の配線以外の信号配線の遅延時間を計算しながら、所望の遅延時間を満たすよう配線を行う半導体集積回路装置の製造方法。
【請求項５】
請求項１に記載の半導体集積回路装置を製造する方法であって、
前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、該スタンダードセルの配置及び配線実行前に決定した、該スタンダードセルが配置される領域の物理面積内で、該配線としての配線層が前記物理面積を占有する占有率を計算しながら配線を行う半導体集積回路装置の製造方法。
【請求項６】
請求項１に記載の半導体集積回路装置を製造する方法であって、
前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、該スタンダードセルの配置及び配線実行前に決定した、該スタンダードセルが配置される領域の物理面積内で、該配線としての配線層が前記物理面積を占有する占有率がある一定量に満たない場合に、該配線とは関係の無い位置にその配線層と同じ層からなるダミー配線層を配置して、該配線層の占有率を調整する半導体集積回路装置の製造方法。
【請求項７】
請求項５または６に記載の半導体集積回路装置の製造方法において、
前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際に決定する配線層の占有率として、前以て測定した、該半導体集積回路装置全体における該スタンダードセルを配置する領域とは別の領域での占有率の平均値を用いる、半導体集積回路装置の製造方法。
【請求項８】
回路レイアウトの基本単位であるスタンダードセルを配列し、該スタンダードセルに対する配線を配置して半導体集積回路装置を設計する配線配置装置であって、
前記スタンダードセルの物理情報、遅延時間情報を含む基本情報を格納するセル情報記憶手段と、
該スタンダードセルに電源を供給する電源供給配線のＩＲドロップ量、および該電源供給配線を構成する配線層の、該スタンダードセルの配置領域での占有率を計算する計算手段と、
最適な配置配線を行うために必要な制御情報を入力するためのデータ入力手段と、
前記配置された配線のレイアウトを画像として表示する表示手段とを備えた、配置配線装置。
【請求項９】
回路レイアウトの基本単位であるスタンダードセルを配列し、該スタンダードセルに対する配線を配置して半導体集積回路装置を設計する配線配置方法であって、
前記スタンダードセルの物理情報、遅延時間情報を含む基本情報を格納するセル情報記憶ステップと、
該スタンダードセルに電源を供給する電源供給配線のＩＲドロップ量、および該電源供給配線を構成する配線層の、該スタンダードセルの配置領域での占有率を計算する計算ステップと、
最適な配置配線を行うために必要な制御情報を入力する入力ステップと、
前記配置された配線のレイアウトを画像として表示する表示ステップとを含む、配置配線方法。
【請求項１０】
請求項９に記載の配線配置方法をコンピュータにより実行するための配線処理プログラム。
【請求項１１】
請求項１０に記載の配線配置プログラムを格納した記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法、配線配置装置、配線配置方法、配線配置プログラム、並びに記録媒体に関し、特に、半導体集積回路装置のレイアウトにおける基本単位を構成するスタンダードセルを用いた半導体集積回路装置、およびその製造方法に関するものであり、さらに、該スタンダードセルを配置して配線する配置配線装置および配置配線方法、並びに、該配線配置方法をコンピュータにより実行するための配線配置プログラム、該配線配置プログラムを格納した記録媒体に関するものである。
【背景技術】
【０００２】
従来から、スタンダードセルをマトリックス状に配置し、各スタンダードセルに配線を施して機能回路ブロックを実現したスタンダードセル方式等の半導体集積回路装置がある。
【０００３】
図５に従来のスタンダードセル１８の一例（第１の従来技術）を示す。
【０００４】
スタンダードセル１８は、電源電圧ＶＤＤ及び接地電位ＶＳＳを供給するために、スタンダードセル１８内に電源電圧配線ＶＤＤ及び、接地電位配線ＶＳＳである、いわゆるＶＤＤパワーレール１９及びＶＳＳパワーレール２０を備えている。
【０００５】
またＶＤＤパワーレール１９は、ＰＭＯＳトランジスタ２３のソース端子２１に、ＶＳＳパワーレール２０は、ＮＭＯＳトランジスタ２４のソース端子２２に接続される。
【０００６】
ＶＤＤパワーレール１９と、ＶＳＳパワーレール２０をスタンダードセル内に固定して配置配線しておけば、スタンダードセル１８をマトリックス状に配置した場合、ＶＤＤパワーレール１９及びＶＳＳパワーレール２０が所定の配線トラック上に配置されることになる。これらＶＤＤパワーレール１９及び、ＶＳＳパワーレール２０は回路動作上重要な配線であるため最下層メタル配線で構成されることが一般的である。
【０００７】
これら従来のスタンダードセル方式の配置配線方法のために用意されたスタンダードセル１８においては、セル面積が大きくなり、またＶＤＤ及びＶＳＳパワーレール１９、２０が他の配線の妨げとなることが指摘されており、この問題点を解決するためのセル構造及び配線方法（第２の従来技術）について開示されている。
【０００８】
図３に、第２の従来技術のセル構成を示す。
【０００９】
ここにおけるスタンダードセル１２は、スタンダードセル間に共通に配線される固定配線をスタンダードセル１２内に備えておらず、上位の配線層で配線する際に接続されるべき接続端子１３、１４を備える構造となっている。
【００１０】
ただし、電源供給端子１３、接地供給端子１４から、ＰＭＯＳトランジスタのソース端子、ＮＭＯＳトランジスタのソース端子への配線も備えておらず、全て上位配線にて接続される構造となっている。
【００１１】
そして、このスタンダードセル１２に対しての電源電圧配線ＶＤＤ、及び、接地電位配線ＶＳＳは、図４に示す一例の通り、このスタンダードセルをマトリックス状に配置してなる機能ブロック１５において、上位配線にていわゆるＶＤＤパワーレール１６及び、ＶＳＳパワーレール１７を配線する配線方法により実現している。
【００１２】
第２の従来技術では、スタンダードセル１２内にＶＤＤ及びＶＳＳパワーレールを備えないため、図４に示す横方向への配線のみでなく、縦方向に配線する方法や、スタンダードセル１２を覆うように配線層を配置することが可能であり、ＶＤＤ，ＶＳＳパワーレール以外の配線について自由度があると述べられている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−２９９４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来技術のスタンダードセル１８においては、第２の従来技術にも示されている通り、ＶＤＤ，ＶＳＳパワーレールの配線方向、配線幅及び、配線層が固定されており、その変更が困難であり、またその第２の従来技術に示されるスタンダードセル１２においては、ＶＤＤ，ＶＳＳパワーレールが備えられておらず、上位階層での電源供給端子１３、接地供給端子１４までの配線と、スタンダードセル１２内の電源供給端子１３からＰＭＯＳトランジスタのソース端子への配線及び、接地供給端子１４からＮＭＯＳトランジスタのソース端子への配線が別途行われるため、配線抵抗の計算が困難となる。
【００１５】
また、スタンダードセル１２内の配線について、上位配線工程での最下層メタルの多用により、最下層メタル配線の占有率が高くなり、第２の従来技術による配線方法でレイアウトされた機能ブロックと、その他のレイアウト方法によってなされた機能ブロックとの間で各配線層の占有率の制御が困難となる。
【００１６】
本発明は前記従来技術の問題点を解消するためになされたものであり、スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくすることが可能な半導体集積回路装置およびその製造方法、配置配線装置、配置配線方法、配置配線プログラム並びに記録媒体を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る半導体集積回路装置は、決められた演算を行う機能回路ブロックを１以上有する半導体集積回路装置であって、該機能回路ブロックは、回路レイアウトの基本単位であるスタンダードセルを用いて構成されたものであり、該スタンダードセルは、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成されており、該機能回路ブロックは、該スタンダードセルを２以上組合せ、かつそれぞれスタンダードセルに対して、電源供給配線、接地供給配線、及び入出力端子に対する信号配線を施してなるものであり、そのことにより上記目的が達成される。
【００１８】
本発明は、上記半導体集積回路装置において、前記スタンダードセルは、全てのスタンダードセルに共通に接続される電源供給及び接地供給用の固定配線の制約を受けずに、その縦方向及び横方向のセル長を任意に設定したものであることが好ましい。
【００１９】
本発明に係る半導体集積回路装置の製造方法は、上述した本発明に係る半導体集積回路装置を製造する方法であって、前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、前記電源供給用の配線のＩＲドロップ量を計算しながら配線を行うものであり、そのことにより上記目的が達成される。
【００２０】
本発明に係る半導体集積回路装置の製造方法は、上述した本発明に係る半導体集積回路装置を製造する方法であって、前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、前記電源供給用の配線以外の信号配線の遅延時間を計算しながら、所望の遅延時間を満たすよう配線を行うものであり、そのことにより上記目的が達成される。
【００２１】
本発明に係る半導体集積回路装置の製造方法は、上述した本発明に係る半導体集積回路装置を製造する方法であって、前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、該スタンダードセルの配置及び配線実行前に決定した、該スタンダードセルが配置される領域の物理面積内で、該配線としての配線層が前記物理面積を占有する占有率を計算しながら配線を行うものであり、そのことにより上記目的が達成される。
【００２２】
本発明に係る半導体集積回路装置の製造方法は、上述した本発明に係る半導体集積回路装置を製造する方法であって、前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際、該スタンダードセルの配置及び配線実行前に決定した、該スタンダードセルが配置される領域の物理面積内で、該配線としての配線層が前記物理面積を占有する占有率がある一定量に満たない場合に、該配線とは関係の無い位置にその配線層と同じ層からなるダミー配線層を配置して、該配線層の占有率を調整するものであり、そのことにより上記目的が達成される。
【００２３】
本発明は、上記半導体集積回路装置の製造方法において、前記スタンダードセルを２以上組合せて、ある機能回路ブロックを実現するためのその配置及び配線を行う際に決定する配線層の占有率として、前以て測定した、該半導体集積回路装置全体における該スタンダードセルを配置する領域とは別の領域での占有率の平均値を用いることが好ましい。
【００２４】
本発明に係る配置配線装置は、回路レイアウトの基本単位であるスタンダードセルを配列し、該スタンダードセルに対する配線を配置して半導体集積回路装置を設計する配線配置装置であって、前記スタンダードセルの物理情報、遅延時間情報を含む基本情報を格納するセル情報記憶手段と、該スタンダードセルに電源を供給する電源供給配線のＩＲドロップ量、および該電源供給配線を構成する配線層の、該スタンダードセルの配置領域での占有率を計算する計算手段と、最適な配置配線を行うために必要な制御情報を入力するためのデータ入力手段と、前記配置された配線のレイアウトを画像として表示する表示手段とを備えたものであり、そのことにより上記目的が達成される。
【００２５】
本発明に係る配置配線方法は、回路レイアウトの基本単位であるスタンダードセルを配列し、該スタンダードセルに対する配線を配置して半導体集積回路装置を設計する配線配置方法であって、前記スタンダードセルの物理情報、遅延時間情報を含む基本情報を格納するセル情報記憶ステップと、該スタンダードセルに電源を供給する電源供給配線のＩＲドロップ量、および該電源供給配線を構成する配線層の、該スタンダードセルの配置領域での占有率を計算する計算ステップと、最適な配置配線を行うために必要な制御情報を入力する入力ステップと、前記配置された配線のレイアウトを画像として表示する表示ステップとを含むものであり、そのことにより上記目的が達成される。
【００２６】
本発明に係る配線処理プログラムは、上述した本発明に係る配線配置方法をコンピュータにより実行するための配線処理プログラムであり、そのことにより上記目的が達成される。
本発明に係る記憶媒体は、上述した本発明に係る配線処理プログラムを格納したものであり、そのことにより上記目的が達成される。
【００２７】
以下、本発明の作用について説明する。
【００２８】
本発明においては、スタンダードセルを、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成したので、スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくすることができる。
【発明の効果】
【００２９】
以上のように、本発明によれば、スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくすることができる効果が得られる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る実施形態の半導体集積回路装置を構成するスタンダードセルの一実施例を表わす構成図。
【図２】本発明に係る実施形態の半導体集積回路装置を構成するスタンダードセルの配線状態の一実施例を表わす構成図。
【図３】従来技術に係る実施形態の半導体集積回路装置を構成するスタンダードセルの一実施例を表わす構成図。
【図４】従来技術に係る実施形態の半導体集積回路装置を構成する配線状態の一実施例を表わす構成図。
【図５】一般的な実施形態の半導体集積回路装置を構成するスタンダードセルの一実施例を表わす構成図。
【図６】従来技術に係る実施形態の半導体集積回路装置を構成する配線状態の一実施例である否定論理積回路（ＮＡＮＤ回路）のレイアウト図。
【図７】従来技術に係る実施形態の半導体集積回路装置を構成する配線状態の一実施例である否定論理和回路（ＮＯＲ回路）のレイアウト図。
【図８】本発明に係る実施形態の半導体集積回路装置を構成するスタンダードセルの配線状態のうち、最下層メタル配線以外での配線状態の一実施例を表わす構成図。
【図９】本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例のレイアウト方法のフローチャート図。
【図１０】本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例のレイアウト方法の電源供給線及び接地供給線の配線を表すレイアウト図。
【図１１】本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例の信号配線を表すレイアウト図。
【図１２】本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例の配線経路の変更方法を表わすチップレイアウト概略図。
【図１３】本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例のダミーパターン配置例を示すレイアウト図。
【図１４】本発明に係る実施形態の半導体集積回路装置の一実施例のチップレイアウトの構成例を示すチップ概略図。
【図１５】本発明に係る実施形態の半導体集積回路装置の自動配置配線システムの構成を示すブロック図。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３２】
（実施形態１）
以下、本発明による実施形態１による半導体集積回路装置について図面を参照しながら説明する。
【００３３】
図１に本発明の実施形態１による半導体集積回路装置の基本構成となるスタンダードセルのレイアウトパターン図を示す。
【００３４】
この実施形態１の半導体集積回路装置は、決められた演算を行う機能回路ブロック（以下、単に機能ブロックともいう。）を１以上有する半導体集積回路装置である。ここで機能回路ブロックは、回路レイアウトの基本単位であるスタンダードセル１を用いて設計されたものであり、該スタンダードセルは、これを構成するセル構成トランジスタを有している。
【００３５】
また、スタンダードセル１は、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成されている。このようなスタンダードセルを用いて構成した機能回路ブロックは、該スタンダードセルを２以上組合せ、かつそれぞれスタンダードセルに対して、電源供給配線、接地供給配線、及び入出力端子に対する信号配線を施してなるものである。
【００３６】
以下、具体的に説明する。
【００３７】
スタンダードセル１は、入力信号を反転した信号を出力する、ＣＭＯＳインバータ回路のレイアウトパターンである。
【００３８】
本スタンダードセル１は、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３を備え、ＰＭＯＳトランジスタ２は、ゲート端子２ｇ、ソース供給端子５、ドレイン端子２ｄを備え、ＮＭＯＳトランジスタ３は、ゲート端子３ｇ、ソース供給端子６、ドレイン端子３ｄを備える。ＰＭＯＳトランジスタ２のドレイン端子２ｄと、ＮＭＯＳトランジスタ３のドレイン端子３ｄとは、出力信号配線４で接続されている。ここで出力信号配線４は、最下層メタルで接続されることが一般的である。
【００３９】
ＰＭＯＳトランジスタ２のゲート端子２ｇとＮＭＯＳトランジスタ３のゲート端子３ｇとは、入力信号端子７を経て相互に接続されている。
【００４０】
この実施形態の例では、夫々のゲート端子を構成するＰｏｌｙ配線層で直接接続されているが、この限りではなく、例えば夫々のトランジスタのゲート端子のＰｏｌｙ配線から最下層メタル配線に接続変更し、最下層メタル配線で、それぞれのゲート端子を接続される構成も考えられる。
【００４１】
ここで、ＰＭＯＳトランジスタのソース供給端子５、ＰＭＯＳトランジスタのドレイン端子２ｄ、ＮＭＯＳトランジスタのソース供給端子６、ＮＭＯＳトランジスタのドレイン端子３ｄは夫々、最下層メタルを有しており、夫々のトランジスタソース及びドレイン部を構成する拡散層にコンタクト穴で接続されている。
【００４２】
入力信号端子７は、最下層メタルを有しており、ＰＭＯＳ／ＮＭＯＳトランジスタのゲートを構成するＰｏｌｙ層にコンタクト穴で接続されている。
【００４３】
この実施形態では、ＣＭＯＳインバータ回路について述べたが、本発明に関する考え方については、図６に示す一実施例である、否定論理積回路２５（ＮＡＮＤ回路）や、図７に示す一実施例である、否定論理和回路２６（ＮＯＲ回路）の他、論理積（ＡＮＤ回路）、論理和（ＯＲ回路）、排他的論理和（ＸＯＲ回路）、フリップフロップ回路などに適用可能である。
【００４４】
図２に前記ＣＭＯＳインバータ回路を用い、本発明の一実施例の半導体集積回路装置の製造方法で配線したレイアウトパターン図を示す。
【００４５】
図２において、スタンダードセル１は前記のＣＭＯＳインバータ回路である。
【００４６】
ここで、スタンダードセル１に対する上位階層での配線は、ＰＭＯＳトランジスタのソース供給端子５に対して接続される配線８と、ＮＭＯＳトランジスタのソース供給端子６に対して接続される配線１０と、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート部に接続された入力信号端子１１に対して接続される配線９と、出力信号配線４に対して接続される配線４‘が配線される。
【００４７】
ここでは、配線が接続される方向が縦もしくは横方向から決められたかのように示されているが、全ての端子において、接続方向は縦／横に限定されない。
【００４８】
またこの実施例では、各端子との接続層は、素子との接続を容易にするため、最下層メタルを使用しているが、図８に示すように、インバータセル２７に対して、夫々のトランジスタの各端子から第２メタル配線層と接続するために接続用ＶＩＡ２８〜３１を配置した後、第２メタル配線３２〜３５を接続する場合等、半導体集積回路装置の製造方法によるメタル配線層の数にあわせて全てのメタル層で接続できる構造としてもよい。
【００４９】
またここでは、最下層メタルとの接続について、ＶＩＡ２８〜３１を夫々の端子から離れた位置に配置しているが、製造条件により、トランジスタのゲート端子に接続されるＰｏｌｙ層と最下層メタルを接続し、また、トランジスタのソース／ドレイン端子部の拡散層と最下層メタルを接続するコンタクト上にＶＩＡを配置するいわゆるスタックＶＩＡが利用可能な半導体集積回路装置の製造方法である場合は、スタックＶＩＡを接続することも可能となる。
【００５０】
次に、前記構造のスタンダードセルを利用して構成した半導体集積回路装置のレイアウト方法について図面を参照しながら説明する。
【００５１】
図１５は本発明のスタンダードセルを利用した半導体集積回路装置のレイアウトを実現するための配置配線システムのブロック図である。
【００５２】
図１５の自動配置配線システム１００は、レイアウト処理を行うための処理装置７５と、各種情報を入力するための入力装置７８と、入力された情報や、配置配線の処理において計算された結果、スタンダードセルの基本情報などを記憶するための外部記憶装置８０と、情報入力の状況やレイアウト実行結果（つまり、スタンダードセルや配線のレイアウト）などを画像表示するための表示装置７９とを有している。また、処理装置７５は、各種演算を行うためのＣＰＵ（中央演算処理装置）７６と、メモリ装置７７とを備えている。
【００５３】
図９に本発明の一実施例の半導体集積回路装置の製造方法におけるスタンダードセルおよび配線のレイアウト方法のフローチャート図を示す。
【００５４】
まず、ステップＳ１において、設計された半導体集積回路装置の論理回路に対するスタンダードセルを選択し、論理回路の信号伝達が最適となるよう判断して、選択したスタンダードセルを配置する。各スタンダードセルのタイミング情報や、レイアウトパターンについて、あらかじめデータベースとして準備されている。また、設計された半導体集積回路装置の機能を実現するために必要な電圧レベルや、タイミング情報についても、あらかじめデータベースとして準備しておく。
【００５５】
次に、ステップＳ２において、配線しようとする信号が電源供給線または、接地供給線か否かを判定し、電源供給線または、接地供給線であった場合に、ステップＳ３へ進み、それ以外の信号線である場合、ステップＳ５に進むよう分岐する。
【００５６】
次に、ステップＳ３においては、電源供給線もしくは、接地供給線について、ステップＳ１において配置された全てのスタンダードセルに対して仮の配線を行う。ここでは、配線抵抗、コンタクト抵抗等を計算し、前述の電圧レベルを格納したデータベースを用い、全ての電源供給線及び、接地供給線について、電圧降下量いわゆるＩＲドロップ量を求めてその情報を蓄積し、仮配線が終了すると次のステップへ進む。
【００５７】
次に、ステップＳ４において、前述のＩＲドロップ量の蓄積情報から、前述のスタンダードセル及び、半導体集積回路装置の機能を実現するために必要な、データベースに準備した電圧レベルを比較する。そしてそのＩＲドロップ量が、所望の電圧レベルに達していない場合、ＮＧ（Ｎｏ  Ｇｏｏｄ）として、ステップＳ３の仮配線処理に戻る。所望の電圧レベルに達した場合は、ＯＫとして、ステップＳ７に進む。
【００５８】
一方、ステップＳ２において、配線しようとする信号が電源供給及び、接地供給線以外の半導体集積回路装置の論理回路を実現するための入力信号線及び、出力信号線であった場合、ステップＳ５に進む。
【００５９】
次に、ステップＳ５においては、論理回路を実現するための入力信号線及び、出力信号線について、ステップＳ１において配置された全てのスタンダードセルに対して仮の配線を行う。ここでは、論理回路を実現するためのネットリストの情報から各スタンダードセルの負荷容量、負荷抵抗及び、仮配線を実行して得られた配線容量、配線抵抗の情報を加えて遅延時間を計算する。
【００６０】
次に、ステップＳ６において、前述の遅延計算結果から、所望の半導体集積回路装置の論理回路を実現するためのタイミングが満たされているか、前述のスタンダードセル及び、半導体集積回路装置の機能を実現するために必要な、データベースに準備したタイミング情報と比較する。その結果、半導体集積回路装置の機能が実現できるタイミングを満たしていなければ、ＮＧ（Ｎｏ  Ｇｏｏｄ）としてステップＳ５の仮配線処理に戻る。所望のタイミングを満たした場合は、ＯＫとしてステップＳ７に進む。
【００６１】
次に、ステップＳ７において、半導体集積回路装置の機能を実現するために必要な仮配線が全て終了したか否かを判定する。ここで、全ての仮配線が完了していない場合ステップＳ２に戻る。全ての仮配線の完了が確認された場合は、次のステップに進む。
【００６２】
次に、ステップＳ８において、前述のステップで行われた仮配線処理の結果を元に各配線層の占有率を算出する。ここでは、半導体集積回路装置全体に対する占有率と、半導体集積回路装置をあるサイズの区画に分割して、その区画内での占有率を算出される。
【００６３】
次に、ステップＳ９において、ステップＳ８において算出された半導体集積回路装置全体に対する占有率を確認し、各メタル配線層の占有率がほぼ同じ量になるよう実配線処理を行う。具体的には占有率の低いメタル配線層を優先層に指定してこの実配線処理を行う。ここでは、実配線処理でのメタル配線層の半導体集積回路装置全体に対する占有率と、半導体集積回路装置をあるサイズの区画に分割して、その区画内での占有率をデータベースとして同時に蓄積する。
【００６４】
次に、ステップＳ１０において、全て配線された実配線後の区画毎の占有率を確認する。そして、所望の占有率に達していない区画を調査し、一つでも該当する区画があれば、ＮＧ（Ｎｏ  Ｇｏｏｄ）として、ステップ１１へ進む。
【００６５】
一方、全ての区画について、所望の占有率に達していることが確認できれば、全ての配置配線処理を終了する。
【００６６】
次に、ステップＳ１１において、ステップＳ１０から得られた占有率情報を受け、所望の占有率を満たすようにするための分析を実施し、配線仕様の変更や、ダミーメタルの追加仕様の設定等を行う。ここでは、その仕様を元に関連する配線について、一度取り外す処理も含まれる。
【００６７】
そして、再度ステップＳ２に戻り、ＩＲドロップ量、タイミング及び、占有率の条件を全て満たすまで、前述の配線処理のステップを繰り返す。
【００６８】
次に、前記構造のスタンダードセルを利用して構成した半導体集積回路装置の配線方法について図面を参照しながら説明する。
【００６９】
図１０は、本発明に係る実施形態の半導体集積回路装置の製造方法における一実施例のレイアウト方法を説明する図であり、電源供給線及び接地供給線のレイアウトを示している。
【００７０】
ここでは、縦方向の配線を第２メタル配線層、横方向の配線を第３メタル配線層、スタンダードセルへの最終接続を最下層メタル層を利用した例で説明するが、実際はこれに限定されることはなく状況に応じて、適切な階層の配線層を利用する。
【００７１】
前記構造のスタンダードセル４５に対して、半導体集積回路装置の外部から電源を供給するための電源パッド３６から第２メタル配線３８を縦方向に配線し、適当な地点で他の信号線と交差するための第３メタル配線４０に接続ＶＩＡ３９で接続して横方向の配線を施す。続いて縦方向に配線を延長するために第３メタル配線４０と、次なる第２メタル配線４２とを接続ＶＩＡ４１で接続する。
【００７２】
更に第２メタル配線４２から接続ＶＩＡ４３を経由して最下層メタル４４に接続した後、スタンダードセル４５の電源供給端子に接続される。
【００７３】
同様に、スタンダードセル４５に対して、半導体集積回路装置の外部から接地を供給するための接地パッド３７から第２メタル配線４６を縦方向に配線し、スタンダードセル４５の接地供給端子に接続するために最適な地点で接続ＶＩＡ４７を経由して最下層メタル４８に接続した後、スタンダードセル４５の接地供給端子に接続される。
【００７４】
ここで示される電源供給端子及び、接地供給端子の位置は、一実施例の一つであって、この位置関係に限定されるものではない。
【００７５】
図１１は、本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例の信号配線を表すレイアウト図を示す。ここでは、説明を簡略化するため、スタンダードセル直近周辺の接続について説明する。
【００７６】
前記構造のスタンダードセル５６に対して、第２メタル配線４９を縦方向に配線し、適当な地点で他の信号線と交差するための第３メタル配線５１に接続ＶＩＡ５０で接続して横方向の配線を施す。続いて縦方向に配線を延長するために第３メタル配線５１と、次なる第２メタル配線５３とを接続ＶＩＡ５２で接続する。更に第２メタル配線５３から接続ＶＩＡ５４を経由して最下層メタル５５に接続した後、スタンダードセル５６の信号端子に接続される。
【００７７】
同様に、スタンダードセル５６に対して、第２メタル配線５７を縦方向に配線し、スタンダードセル５６の端子の接続するために最適な地点で接続ＶＩＡ５８を経由して最下層メタル５９に接続した後、スタンダードセル５６の端子に接続される。ここでも、縦方向の配線を第２メタル配線層、横方向の配線を第３メタル配線層、スタンダードセルへの最終接続を最下層メタル層を利用した例で説明したが、これに限定されるものではない。またここでの入力、出力端子の個数や位置関係についても限定されない。
【００７８】
図１２に本発明に係る実施形態の半導体集積回路装置の製造方法の一実施例のレイアウト方法の配線占有率によって配線経路を変更を表すレイアウト図を示す。
【００７９】
図９に示すレイアウト方法のフローチャート図において、ステップＳ９の実配線実行後のステップＳ１０で該当の半導体集積回路装置６０をある大きさの区分に分割して区画毎の占有率を評価した結果の一実施例として、図１２のＡ５列／Ｂ３行の区画の占有率が指定の基準値を超えており、かつ、Ａ６列／Ｂ３行の区画のメタル占有率が指定の基準値以下である場合、Ａ５列／Ｂ０行からＡ６列／Ｂ４行に向かう当初経路６２によって、Ａ５列／Ｂ３行のメタル占有率を上げていると判断し、Ａ５列／Ｂ０行からＡ６列／Ｂ４行へ向かう新規経路６１に変更する。これにより、Ａ５列／Ｂ３行の占有率が減少し、Ａ６列／Ｂ３行のメタル占有率が増加するため、夫々の占有率に対するリスクが緩和されることになる。
【００８０】
次に前記配線経路変更によってもメタル占有率が改善されない場合の処理に関して図１３を用いて説明する。
【００８１】
図１３は、メタル占有率が不足するある区画に対して、ダミーメタルを配置したレイアウト結果の一実施例を示す。ここで、第２メタル配線層、第３メタル配線層及び最下層メタル配線層を経由し、スタンダードセル６６に接続される配線において、最下層メタル層、第２メタル層及び第３メタル層共にメタル占有率が指定の基準値以下である場合、その不足分に応じて、最適なサイズに計算された最下層ダミーメタル６５を半導体集積回路装置の機能に影響の無い部分を選択して配置する。同様に第２メタル層に対しては第２メタル層ダミーメタル６３を配置し、第３メタル層に対しては第３メタル層ダミーメタル６４を配置することで各層のメタル占有率を上げる。
【００８２】
このようにメタル層の占有率を均一化することにより、メタル層のエッチング時のエッチングむらを抑えることでき、また、メタル層の上層にレジスト膜を形成する場合の露光光の不均一な反射を回避することができるといった効果が得られる。
【００８３】
次に前記メタル占有率の基準値の指定方法について、図面を参照しながら説明する。
【００８４】
図１４は、本発明に係る実施形態の半導体集積回路装置の一実施例を示す。
【００８５】
この半導体集積回路装置６７は、本半導体集積回路装置の動作の基準となる、クロック信号を生成するためのＰＬＬ回路６８と、本半導体集積回路装置に必要な電源電圧レベルを制御する電源回路６９と、本半導体集積回路装置の動作に関する各種情報を保存するためのメモリ装置７０、７１と、アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器７３と、デジタル信号をアナログ信号に変換するためのＤ／Ａ変換器７４を備え、これらブロックの制御や、この半導体集積回路装置の機能を司るための各種制御回路を実現するためのスタセルブロック７２が本発明でレイアウトされる部分である。
【００８６】
このように既にレイアウト設計が完了している機能ブロックを有する半導体集積回路装置においてメタル占有率の基準値を決定する一実施例として、図９に示すレイアウト方法のフローチャートにおいて、ステップＳ８にて、これら機能ブロックの夫々の領域について、あらかじめ全ての使用メタル層についてメタル占有率を計算しておく。
【００８７】
基準値の決定については、例えば全ての機能ブロックの平均値を利用するか、全ての機能ブロックのうち、最小のメタル占有率を利用する、もしくは、最大のメタル占有率を利用するなど、レイアウト設計ポリシーに準じて設定すればよい。
【００８８】
例えば、最下層メタルの占有率が、夫々、ＰＬＬ回路６８が３０％、電源回路６９が３１％、メモリ装置７０が３５％、メモリ装置７１が２９％、Ａ／Ｄ変換器７３が３０％、Ｄ／Ａ変換器７４が３２％となっていた場合、
平均値をとるとするならば、
平均占有率＝（３０＋３１＋３５＋２９＋３０＋３２）÷６
＝１８７÷６
≒３１．２％
となる。
【００８９】
また、最小値をとるならば、メモリ装置７１が２９％であるし、最大値をとるならば、メモリ装置７０の３５％となる。
【００９０】
また、もう一つのメタル占有率の基準値を決定する一実施例は、本発明の配置配線装置において、半導体集積回路装置の製造過程においての基準規則（以下、プロセスデザインルールと称す）で、最適な製造条件となるメタル占有率を別途設定する方法が考えられる。
【００９１】
いずれも、ここに示した数値はあくまでも一実施例であり、該当する半導体集積回路装置のレイアウト状態によりあらゆる数値が想定される。
【００９２】
このように本実施形態によれば、スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成したので、スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくすることができる。
【００９３】
なお、上記実施形態で説明した配線配置方法はコンピュータにより配線処理プログラムに従って実行されるものであり、このようなプログラムは、ＤＶＤディスクやハードディスクなどに格納されるものである。
【００９４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００９５】
本発明は、半導体集積回路装置およびその製造方法、配線配置装置、配線配置方法、配線配置プログラム、および記録媒体の分野において、スタンダードセルを利用して機能回路ブロックあるいは半導体集積回路装置をレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくすることが可能となる。
【符号の説明】
【００９６】
１            スタンダードセル
２            ＰＭＯＳトランジスタ
２ｄ          ＰＭＯＳトランジスタ２のドレイン端子
２ｇ          ＰＭＯＳトランジスタ２のゲート端子
３            ＮＭＯＳトランジスタ
３ｄ          ＰＭＯＳトランジスタ３のドレイン端子
３ｇ          ＰＭＯＳトランジスタ３のゲート端子
４            出力信号配線
４‘          出力信号配線４に対して接続される配線
５            ＰＭＯＳトランジスタのソース供給端子
６            ＮＭＯＳトランジスタのソース供給端子
７            入力信号端子
８            ソース供給端子５に対して接続される配線
９            入力信号端子１１に対して接続される配線
１０          ソース供給端子６に対して接続される配線
１１          ＮＭＯＳトランジスタのゲート部に接続された入力信号端子
１２          従来技術その２に示されるスタンダードセル
１３          電源供給端子
１４          接地供給端子
１５          スタンダードセルをマトリックス状の配置した機能ブロック
１６          機能ブロック１５におけるＶＤＤパワーレール
１７          機能ブロック１５におけるＶＳＳパワーレール
１８          従来技術のスタンダードセル
１９          従来技術のスタンダードセル１８のＶＤＤパワーレール
２０          従来技術のスタンダードセル１８のＶＳＳパワーレール
２１          ＰＭＯＳトランジスタ２３のソース端子
２２          ＮＭＯＳトランジスタ２４のソース端子
２３          スタンダードセル１８のＰＭＯＳトランジスタ
２４          スタンダードセル１８のＮＭＯＳトランジスタ
２５          否定論理積回路（ＮＡＮＤ回路）
２６          否定論理和回路（ＮＯＲ回路）
２７          インバータセル
２８〜３１    接続用ＶＩＡ
３２〜３５    第２メタル配線
３６          電源パッド
３７          接地パッド
３８、４２    第２メタル配線
３９、４１    第２メタル配線と第３メタル配線を接続する接続ＶＩＡ
４０          第３メタル配線
４３          第２メタル配線と最下層メタル配線を接続する接続ＶＩＡ
４４          スタンダードセル４５へ電源を供給する最下層メタル配線
４５          スタンダードセル
４６          第２メタル配線
４７          第２メタル配線と最下層メタル配線を接続する接続ＶＩＡ
４８          スタンダードセル４５へ接地を供給する最下層メタル配線
４９、５３    第２メタル配線
５０、５２    第２メタル配線と第３メタル配線を接続する接続ＶＩＡ
５１          第３メタル配線
５４          第２メタル配線と最下層メタル配線を接続する接続ＶＩＡ
５５、５９    スタンダードセル５６のへ信号を供給する最下層メタル
５６          スタンダードセル
５７          第２メタル配線
５８          第２メタル配線と最下層メタル配線を接続する接続ＶＩＡ
６０          配線経路変更を説明する一実施例の半導体集積回路装置
６１          メタル占有率を改善するためのメタル配線新規経路
６２          メタル配線の当初経路
６３          第２メタル層ダミーメタル
６４          第３メタル層ダミーメタル
６５          最下層メタル層ダミーメタル
６６          スタンダードセル
６７          半導体集積回路装置
６８          ＰＬＬ回路
６９          電源回路
７０          メモリ装置１
７１          メモリ装置２
７２          スタセルブロック
７３          Ａ／Ｄ変換器
７４          Ｄ／Ａ変換器
７５          レイアウト処理装置
７６          ＣＰＵ（中央演算処理装置）
７７          メモリ装置
７８          入力装置
７９          表示装置
８０          外部記憶装置
【図１】
2011119486.tif 000003
【図２】
2011119486.tif 000004
【図３】
2011119486.tif 000005
【図４】
2011119486.tif 000006
【図５】
2011119486.tif 000007
【図６】
2011119486.tif 000008
【図７】
2011119486.tif 000009
【図８】
2011119486.tif 000010
【図９】
2011119486.tif 000011
【図１０】
2011119486.tif 000012
【図１１】
2011119486.tif 000013
【図１２】
2011119486.tif 000014
【図１３】
2011119486.tif 000015
【図１４】
2011119486.tif 000016
【図１５】
2011119486.tif 000017