(57)【要約】【課題】従来の差動チョッパ型コンパレータは、精度の高い比較結果を出力することができないという問題があった。【解決手段】本発明にかかる差動チョッパ型コンパレータは、入力信号電圧Ｖｉｎと参照電圧Ｖｒｅｆとを比較する。そして、容量Ｃ１と、容量Ｃ２と、差動増幅回路５を有する差動増幅部１０２とを備える。容量Ｃ１の一端に、入力信号電圧Ｖｉｎと参照電圧Ｖｒｅｆのいずれか一方が第１のスイッチ部１００を介して印加され、容量Ｃ２の一端に、固定電圧Ｖｆｉｘが第２のスイッチ部１０１を介して印加される。差動増幅回路５の非反転入力端子または反転入力端子の一方が容量Ｃ１の他端に、非反転入力端子または反転入力端子の他方が容量Ｃ２の他端に、それぞれ接続される。容量Ｃ１の一端から見た第１のスイッチ部１００側のインピーダンスと、容量Ｃ２の一端から見た第２のスイッチ部１０１側のインピーダンスとが実質的に同一である。【選択図】図１
2011015248.tif 000002
【特許請求の範囲】
【請求項１】
入力信号電圧と第１の電圧とを比較する差動チョッパ型コンパレータであって、
第１の容量と、
第２の容量と、
差動増幅回路を有する差動増幅部と
を備え、
前記第１の容量の一端に、前記入力信号電圧と前記第１の電圧のいずれか一方が第１のスイッチ部を介して印加され、
前記第２の容量の一端に、第２の電圧が第２のスイッチ部を介して印加され、
前記差動増幅回路の非反転入力端子または反転入力端子の一方が前記第１の容量の他端に、前記非反転入力端子または前記反転入力端子の他方が前記第２の容量の他端に、それぞれ接続され、
前記第１の容量の一端から見た前記第１のスイッチ部側のインピーダンスと、前記第２の容量の一端から見た前記第２のスイッチ部側のインピーダンスとが実質的に同一であることを特徴とする差動チョッパ型コンパレータ。
【請求項２】
前記第１のスイッチ部は、
前記入力信号電圧が印加される第１の端子と、前記第１の容量の一端と、の間に設けられた第１のスイッチと、
前記第１の電圧が印加される第２の端子と、前記第１の容量の一端と、の間に設けられた第２のスイッチと、
一端が前記第１の端子に接続されたレプリカ素子と、を備え、
前記第２のスイッチ部は、
前記第２の電圧が印加される第３の端子と、前記第２の容量の一端と、の間に設けられた第３のスイッチと、
前記第３のスイッチと並列に設けられた第４のスイッチと、を備え、
前記第１ないし第４のスイッチは、制御信号に応じてオンオフが制御されることを特徴とする請求項１に記載の差動チョッパ型コンパレータ。
【請求項３】
前記レプリカ素子は、
前記第３のスイッチと同一構造である第５のスイッチであることを特徴とする請求項２に記載の差動チョッパ型コンパレータ。
【請求項４】
前記差動増幅部は、
前記差動増幅回路の非反転入力端子及び反転出力端子の間に設けられた第６のスイッチと、
前記差動増幅回路の反転入力端子及び非反転出力端子の間に設けられた第７のスイッチと、
を備え、
前記第６及び第７のスイッチは、前記制御信号に応じてオンオフが制御されることを特徴とする請求項３に記載の差動チョッパ型コンパレータ。
【請求項５】
第１のモード時には、前記第１、第４、第６、第７のスイッチがオンし、前記第２、第３、第５のスイッチがオフし、
第２のモード時には、前記第１、第４、第６、第７のスイッチがオフし、前記第２、第３、第５のスイッチがオンすることを特徴とする請求項４に記載の差動チョッパ型コンパレータ。
【請求項６】
前記第１のモードから前記第２のモードへの遷移に際して、
前記第１および前記第４のスイッチがオンからオフに切り替わった後に、前記第６および前記第７のスイッチをオンからオフに切り替えることを特徴とする請求項５に記載の差動チョッパ型コンパレータ。
【請求項７】
前記制御信号は、第１、第２の制御信号よりなり、
前記第１、第４、第６、第７のスイッチは前記第１の制御信号によりオンオフが制御され、
前記第２、第３、第５のスイッチは前記第２の制御信号によりオンオフが制御されることを特徴とする請求項４に記載の差動チョッパ型コンパレータ。
【請求項８】
前記制御信号は、第１、第２、第３の制御信号よりなり
前記第１、第４のスイッチは前記第１の制御信号によりオンオフが制御され、
前記第２、第３、第５のスイッチは前記第２の制御信号によりオンオフが制御され、
前記第６、第７のスイッチは前記第３の制御信号によりオンオフが制御されることを特徴とする請求項４に記載の差動チョッパ型コンパレータ。
【請求項９】
前記制御信号を出力する制御回路を有し、
前記制御回路は、
第１のモード時には、前記第１、第４、第６、第７のスイッチがオンし、前記第２、第３、第５のスイッチがオフし、
第２のモード時には、前記第１、第４、第６、第７のスイッチがオフし、前記第２、第３、第５のスイッチがオンするように前記第１、第２の制御信号を出力することを特徴とする請求項７に記載の差動チョッパ型コンパレータ。
【請求項１０】
前記制御信号を出力する制御回路を有し、
前記制御回路は、
第１のモード時には、前記第１、第４、第６、第７のスイッチがオンし、前記第２、第３、第５のスイッチがオフし、
第２のモード時には、前記第１、第４、第６、第７のスイッチがオフし、前記第２、第３、第５のスイッチがオンし、
前記第１のモードから前記第２のモードへの遷移に際して、
前記第１および前記第４のスイッチがオンからオフに切り替わった後に、前記第６および前記第７のスイッチをオンからオフに切り替えるように前記第１、第２、第３の制御信号を出力することを特徴とする請求項８に記載の差動チョッパ型コンパレータ。
【請求項１１】
前記第１及び前記第４のスイッチは互いに同一特性を有するトランジスタであり、
前記第２、第３、第５のスイッチは互いに同一特性を有するトランジスタであり、
前記第６及び前記第７のスイッチは互いに同一特性を有するトランジスタであることを特徴とする請求項３ないし１０のいずれか一項に記載の差動チョッパ型コンパレータ。
【請求項１２】
前記第１のスイッチと前記第１の容量とを接続する配線と、前記第４のスイッチと前記第２の容量とを接続する配線と、は互いに同一の配線長を有し、
前記第２のスイッチと前記第１の容量とを接続する配線と、前記第３のスイッチと前記第２の容量とを接続する配線と、は互いに同一の配線長を有し、
前記第１の容量と前記差動増幅回路とを接続する配線と、前記第２の容量と前記差動増幅回路とを接続する配線と、は互いに同一の配線長を有し、
前記第１のスイッチと前記第１の端子とを接続する配線と、前記第４のスイッチと前記第３の端子とを接続する配線と、は互いに同一の配線長を有し、
前記第１のスイッチと前記第５のスイッチとを接続する配線と、前記第４のスイッチと前記第３のスイッチとを接続する配線と、は互いに同一の配線長を有することを特徴とする請求項３ないし１１のいずれか一項に記載の差動チョッパ型コンパレータ。
【請求項１３】
前記第６のスイッチの一端と前記差動増幅回路とを接続する配線と、前記第７のスイッチの一端と前記差動増幅回路とを接続する配線と、は互いに同一の配線長を有し、
前記第６のスイッチの他端と前記差動増幅回路とを接続する配線と、前記第７のスイッチの他端と前記差動増幅回路とを接続する配線と、は互いに同一の配線長を有することを特徴とする請求項４ないし１２のいずれか一項に記載の差動チョッパ型コンパレータ。
【請求項１４】
前記第１の電圧と前記第２の電圧とは、電気的に互いに影響を及ぼさない程度に分離された状態を保つように、それぞれ印加される請求項１ないし１３のいずれか一項に記載の差動チョッパ型コンパレータ。
【請求項１５】
請求項１ないし１４のいずれか一項に記載の差動チョッパ型コンパレータを複数有するＡ／Ｄ変換回路。
【請求項１６】
前記差動チョッパ型コンパレータ各々の前記第１のスイッチ部に前記入力信号電圧を分配する第１のパスと、
前記差動チョッパ型コンパレータ各々の前記第２のスイッチ部に前記第２の電圧を分配する第２のパスと、を有し、
前記第１のパスと前記第２のパスを構成する配線は、少なくとも等しい配線長であることを特徴とする請求項１５に記載のＡ／Ｄ変換回路。
【請求項１７】
第３の電圧が印加される第４の端子と、
第４の電圧が印加される第５の端子と、
前記第４の端子と前記第５の端子と間に直列接続された複数の抵抗素子とを備え、
前記複数の抵抗素子同士の接続点の電圧を、前記接続点に対応した前記差動チョッパ型コンパレータ各々の前記第１のスイッチ部に前記第１の電圧として印加することを特徴とする請求項１５又は１６に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動チョッパ型コンパレータ及びそれを備えたＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
近年、高速で高精度なＡ／Ｄ変換回路（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）がビデオ信号処理等に用いられている。この種のＡ／Ｄ変換回路に設けられる比較器として、差動チョッパ型コンパレータが知られている。この差動チョッパ型コンパレータは、主としてＣＭＯＳトランジスタによって構成され、ＡＳＩＣ等に搭載されている。
【０００３】
このような差動チョッパ型コンパレータの一例が、特開平５−２０６７５６号（特許文献１）に開示されている。図４は、特許文献１の図１４の一部を抜粋したものであり、図５はその差動チョッパ型コンパレータに入力される制御信号Φ１１及びΦ１３を示したものである。
【０００４】
図４に示す従来の差動チョッパ型コンパレータの構成は次のとおりである。入力電圧Ｖｉｎが供給される入力端子Ｉ１１と、容量Ｃ１１の一端と、の間にスイッチＳＷ１１が設けられている。また、参照電圧Ｖｒｅｆが供給される入力端子Ｉ１２と、容量Ｃ１１の一端と、の間にスイッチＳＷ１２が設けられている。入力端子Ｉ１２と容量Ｃ１２の一端との間にスイッチＳＷ１３及びスイッチＳＷ１４が並列に設けられている。ここで、Ｃ１１，Ｃ１２は、それぞれの入力である入力信号電圧Ｖｉｎまたは参照電圧Ｖｒｅｆが接続されたときに電荷を保持する容量であり、本明細書ではサンプリング容量と称する。
【０００５】
そして、容量Ｃ１１，Ｃ１２の他端は、それぞれ差動増幅回路５０の正相入力端子、逆相入力端子に接続される。差動増幅回路５０の差動出力の一端は、スイッチＳＷ１６を介して容量Ｃ１１の他端に、差動増幅回路５０の差動出力の他端は、スイッチＳＷ１７を介して容量Ｃ１２の他端に、それぞれ接続される。
【０００６】
なお、制御信号Φ１１により、スイッチＳＷ１１，ＳＷ１４，ＳＷ１６，ＳＷ１７のオンオフが制御される。また、制御信号Φ１３により、スイッチＳＷ１２，ＳＷ１３のオンオフが制御される。図５に示すように制御信号Φ１１及びΦ１３は、一定周期のパルス幅を有し、逆位相の関係を有する。
【０００７】
このように図４の差動チョッパ型コンパレータは、スイッチＳ１１，Ｓ１２，Ｓ１６と、スイッチＳ１３，Ｓ１４，Ｓ１７とを設け、サンプル動作（リセット動作）とホールド動作（比較動作）の切り替わり時において、各スイッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１６，Ｓ１７から発生するスイッチングノイズ（フィードスルー）による影響を相殺するものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２０６７５６号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで、発明が解決する課題を説明するために、このような従来の差動チョッパ型コンパレータのフィードスルーについて、図６に示したサンプルホールド回路３１を用いて考察する。
【００１０】
図６のサンプルホールド回路３１は、スイッチとしてのＣＭＯＳ回路で一般的に用いられるＮチャンネルＭＯＳトランジスタＭ３５と、電荷の保持用の容量Ｃ３６で構成されている。入力信号として、アナログ入力電源３２（入力信号電圧をＶｉｎとする）が、スイッチＭ３５の一端である端子３４とアナログ入力電源３２との間の配線のインピーダンスＺｉ（３３）を介して接続されている。また、スイッチＭ３５は制御信号Φ３０によりオンオフが制御されるものとする。
【００１１】
サンプル動作時には、スイッチＭ３５のゲートにＨレベル（ＶＨ）の制御信号Φ３０が与えられ、ホールド動作時には、スイッチＭ３５のゲートにＬレベルの制御信号Φ３０が与えられる。これによって、サンプル動作時にはサンプルホールド回路３１はスイッチＭ３５をＯＮにして入力電圧Ｖｉｎをサンプルし、ホールド動作時にはスイッチＭ３１をオフして容量Ｃ３６に電荷をホールドする。ホールド動作時には、スイッチＭ３１がＮＭＯＳトランジスタのためそのゲート端子とソース端子との間の寄生容量ＣｇｓにＣｇｓ×ＶＨの電荷が注入される。
【００１２】
スイッチＭ３５がオンからオフに変化すると、スイッチＭ３５のゲートレベルが０となるため、この寄生容量Ｃｇｓに蓄積された電荷は、容量Ｃ３６に注入される。これをフィードスルーという。しかしながら、実際の制御信号Φ３０の波形がある傾きをもっていること、スイッチＭ３５の応答速度すなわちスイッチＭ３５のオン抵抗が低抵抗状態から完全なオフ状態となる高抵抗状態への遷移時間があること、とにより、寄生容量Ｃｇｓに蓄積された電荷の一部は、スイッチＭ３５を介してアナログ入力電源３２に逃げる。
【００１３】
このアナログ入力源３２へ逃げる電荷量は、スイッチＭ３５を制御する制御信号Φ３０の信号波形や、スイッチＭ３５の過渡的なオン抵抗、アナログ入力電源３２と端子３４間のインピーダンスＺｉ、電荷保持用の容量Ｃ３６などに依存する。
【００１４】
スイッチのオン抵抗や、アナログ入力電源３２を見込んだインピーダンスが小さい程多くのフィードスルーによる電荷が逃げる。フィードスルーを逃がすためには、スイッチサイズを大きくしてスイッチのオン抵抗を小さくすればよい。しかしながら、スイッチサイズを大きくするのと比例して寄生容量Ｃｇｓも大きくなりその結果フィードスルーも大きくなる。したがって、スイッチＭ３５のサイズを変えてもフィードスルーを低減できない。また、アナログ入力電源３２を見込んだインピーダンスも有限であるため、フィードスルーによる電荷をすべて逃がすことは出来ず、残った電荷がサンプル誤差となる。
【００１５】
ここで、この現象を図４に示す従来の差動チョッパコンパレータについて考えてみる。図４に示す従来の差動チョッパコンパレータのサンプル動作時のインピーダンスは、回路構成から次のとおりである。
【００１６】
サンプル動作時は、図５のように、制御信号Φ１１がハイレベル、Φ１３がローレベルである。したがって、スイッチＳＷ１１，ＳＷ１４，ＳＷ１６，ＳＷ１７がオン、ＳＷ１２，ＳＷ１３がオフとなっている。
【００１７】
図４の、容量Ｃ１１から見たサンプル動作時のインピーダンスは、スイッチＳＷ１１，ＳＷ１６がオン、ＳＷ１２がオフの状態での、容量Ｃ１１から差動増幅回路５０の正相入力端子側を見たインピーダンスと、容量Ｃ１１からスイッチＳＷ１１、ＳＷ１２側を見たインピーダンスと、の和である。
【００１８】
同様に、容量Ｃ１２から見たサンプル動作時のインピーダンスは、スイッチＳＷ１４，ＳＷ１７がオン、ＳＷ１２，ＳＷ１３がオフの状態での、容量Ｃ１２から差動増幅回路５０の逆相入力端子側を見たインピーダンスと、容量Ｃ１２からスイッチＳＷ１３，ＳＷ１４側を見たインピーダンスと、の和である。
【００１９】
図４に示す差動チョッパコンパレータように、スイッチＳＷ１１，ＳＷ１２，ＳＷ１６と、スイッチＳＷ１３，ＳＷ１４，ＳＷ１７とを設け、差動増幅回路５０の正相入力端子、逆相入力端子の両端子に対して対称構成したとしても、容量Ｃ１２から見たサンプル動作時のインピーダンスは、容量Ｃ１１から見たサンプル時のインピーダンスに比べ、少なくともスイッチＳＷ１２とスイッチＳＷ１３の端子の負荷容量分だけ値が異なる。（実際には、配線のインダクタンスなどの影響によるインピーダンス値の違いがある。）
【００２０】
このことは、サンプル動作時からホールド動作時に移行したときに、サンプル動作時の容量Ｃ１１とＣ１２とからそれぞれ入力側を見たインピーダンスが異なることを示している。すなわち、サンプル動作時からホールド動作時に移行したときに、スイッチＳＷ１１とＳＷ１４とから逃げる電荷量が異なることを意味する。つまり、容量Ｃ１１側と容量Ｃ１２側とでフィードスルー量が異なることを示しており、図４に示す従来の差動チョッパコンパレータを用いてもフィードスルーは完全には相殺されないことになる。
【００２１】
以上をまとめると、上述のように、従来の差動チョッパ型コンパレータでは、各容量（Ｃ１１，Ｃ１２）にそれぞれ与えられる各スイッチからのフィードスルー量が異なり相殺することができない。そのため、従来の差動チョッパ型コンパレータは、精度の高い比較結果を出力することができないという問題があった。
【課題を解決するための手段】
【００２２】
本発明にかかる差動チョッパ型コンパレータは、入力信号電圧と第１の電圧とを比較する差動チョッパ型コンパレータであって、第１の容量と、第２の容量と、差動増幅回路を有する差動増幅部と、を備え、前記第１の容量の一端に、前記入力信号電圧と第１の電圧のいずれか一方が第１のスイッチ部を介して印加され、前記第２の容量の一端に、第２の電圧が第２のスイッチ部を介して印加され、前記差動増幅回路の非反転入力端子または反転入力端子の一方が前記第１の容量の他端に、前記非反転入力端子または前記反転入力端子の他方が前記第２の容量の他端に、それぞれ接続され、前記第１の容量の一端から見た前記第１のスイッチ部側のインピーダンスと、前記第２の容量の一端から見た前記第２のスイッチ部側のインピーダンスとが実質的に同一であることを特徴とする。
【００２３】
上述のような回路構成により、精度の高い比較結果を出力することができる。
【発明の効果】
【００２４】
本発明により、精度の高い比較結果を出力することが可能な差動チョッパ型コンパレータ及びそれを備えたＡ／Ｄ変換回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態にかかる差動チョッパ型コンパレータの回路図である。
【図２】本発明の実施の形態にかかる差動チョッパ型コンパレータの各スイッチを制御する制御信号の波形図である。
【図３】本発明の実施の形態にかかるＡ／Ｄ変換回路の回路図である。
【図４】従来技術の差動チョッパ型コンパレータの回路図である。
【図５】従来技術の差動チョッパ型コンパレータの各スイッチを制御する制御信号の波形図である。
【図６】従来技術の課題を説明するための図である。
【図７】従来技術の差動チョッパ型コンパレータを用いたＡ／Ｄ変換回路の課題を示す図である。
【発明を実施するための形態】
【００２６】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２７】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１示す回路は、本発明の実施の形態１にかかる差動チョッパ型コンパレータである。図１に示す回路は、スイッチＳＷ１〜ＳＷ７（第１〜第７のスイッチ）と、容量Ｃ１，Ｃ２（ここで容量Ｃ１は第１の容量、容量Ｃ２は第２の容量である）と、差動増幅回路５と、を備える。なお、スイッチＳＷ１，ＳＷ２，ＳＷ５により第１のスイッチ部１００を構成する。スイッチＳＷ３，ＳＷ４により第２のスイッチ部１０１を構成する。差動増幅回路５とスイッチＳＷ６，ＳＷ７とにより差動増幅部１０２を構成する。
【００２８】
ここで、スイッチＳＷ１、ＳＷ４はサンプルスイッチであり、ＳＷ６，ＳＷ７は差動増幅回路５の帰還スイッチであり、容量Ｃ１，Ｃ２はいわゆるサンプリング容量である。容量Ｃ１、Ｃ２はともに少なくとも２端子を有し、この２端子間に容量（キャパシタンス）を有するものである。この２端子の一方を本明細書では、容量の一端、他方を容量の他端を称する。同様にスイッチＳＷ１〜ＳＷ７は、少なくとも３端子を有するものとし、この３端子のうち、２端子間を、このスイッチが導通・非道通の各状態に切り替えるものである。本明細書では、この２端子の一方を、スイッチの一端、他方をスイッチの他端と称する。残りの少なくとも１端子は、スイッチをオンオフする制御端子である。
【００２９】
本実施の形態の差動チョッパ型コンパレータは、入力端子Ｉ１（第１の端子）、入力端子Ｉ２（第２の端子）、入力端子Ｉ３（第３の端子）を有する。ここで、入力端子Ｉ１にはアナログ信号などの入力信号が入力される。つまり入力信号の電圧（入力信号電圧Ｖｉｎ）が入力端子Ｉ１に印加される。また、入力端子Ｉ２には参照電圧（Ｖｒｅｆ）が、入力端子Ｉ３には所定の固定電圧Ｖｆｉｘが、それぞれ印加される。ここで、入力信号電圧（Ｖｉｎ）を第１の電圧、参照電圧（Ｖｒｅｆ）を第２の電圧、固定電圧（Ｖｆｉｘ）を第３の電圧とする。
【００３０】
また、参照電圧（Ｖｒｅｆ）と固定電圧（Ｖｆｉｘ）とはともに固定レベルの電圧である。また、参照電圧（Ｖｒｅｆ）は入力信号電圧（Ｖｉｎ）の比較対照となる電圧であり、固定電圧（Ｖｆｉｘ）は、補償すべきフィードスルー量を得るために用いられる電圧である。なお、詳細は後述する。
【００３１】
なお、入力端子Ｉ２と入力端子Ｉ３とが、電気的に互いに影響を及ぼさない程度に分離された状態を保つように、固定電圧Ｖｆｉｘと参照電圧Ｖｒｅｆとが印加される。望ましくは固定電圧Ｖｆｉｘと参照電圧Ｖｒｅｆは異なる電源が生成する電圧である。なお、固定電圧Ｖｆｉｘと参照電圧Ｖｒｅｆの電圧レベルが同じであってもよい。
【００３２】
本実施の形態の差動チョッパ型コンパレータは、出力端子Ｏ１、出力端子Ｏ２を有する。出力端子Ｏ１、Ｏ２はそれぞれ後述の差動増幅回路５の反転出力端子、非反転出力端子に接続される。
【００３３】
容量Ｃ１は、一端が第１のスイッチ部１００に、他端が差動増幅部１０２に接続される。また、容量Ｃ２は、一端が第２のスイッチ部１０１に、他端が差動増幅部１０２に接続される。
【００３４】
第１のスイッチ部１００を構成するスイッチＳＷ１は、入力信号電圧Ｖｉｎが印加される入力端子Ｉ１と、容量Ｃ１の一端と、の間に設けられ、スイッチＳＷ２は、参照電圧Ｖｒｅｆ（第１の電圧）が印加される入力端子Ｉ２と、容量Ｃ１の一端と、の間に設けられる。したがってスイッチＳＷ１とＳＷ２は、容量Ｃ１の一端を介して電気的に接続された構成である。
【００３５】
また、入力端子Ｉ１には、スイッチＳＷ５の一端が接続される。ここでスイッチＳＷ５は、後述のスイッチＳＷ３とインピーダンスが等価なものであればよく、スイッチＳＷ５はスイッチＳＷ３のレプリカ素子である。したがってこのレプリカ素子はスイッチ（スイッチ素子）に限定されない。
【００３６】
第２のスイッチ部１０１を構成するスイッチＳＷ３、ＳＷ４はともに、固定電圧Ｖｆｉｘ（第２の電圧）が印加される入力端子Ｉ３と、容量Ｃ２の一端と、の間に並列に設けられる。
【００３７】
差動増幅回路５は、非反転入力端子、反転入力端子、非反転出力端子、反転出力端子を有する。本実施の形態では、差動増幅回路５の非反転入力端子が容量Ｃ１の他端に、反転入力端子が容量Ｃ２の他端に、それぞれ接続される。
【００３８】
また、差動増幅部１０２を構成するスイッチＳＷ６は、差動増幅回路５の非反転入力端子と差動増幅回路５の反転出力端子との間に設けられ、スイッチＳＷ７は、差動増幅回路５の反転入力端子と差動増幅回路５の非反転出力端子との間に設けられる。
【００３９】
本実施の形態の差動チョッパ型コンパレータは、図２に示す制御信号（Φ１、Φ２、Φ３）に応じてオンオフが制御される。スイッチＳＷ１〜ＳＷ７は、この制御信号（Φ１、Φ２、Φ３）に応じてオンオフが制御される。より具体的には、スイッチＳＷ１，ＳＷ４が制御信号Φ１（第１の制御信号）、スイッチＳＷ６、ＳＷ７が制御信号Φ２（第２の制御信号）、スイッチＳＷ２、ＳＷ３、ＳＷ５が制御信号Φ３（第３の制御信号）にそれぞれ応じてオンオフが制御される。
【００４０】
なお、図１に示す本実施の形態では、スイッチＳＷ１〜ＳＷ７をＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）として構成した例である。しかしながら、スイッチＳＷ１〜ＳＷ７はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）あってもよいし、ＰＭＯＳ，ＮＭＯＳの組み合わせたトランスファゲートであってもよい。
【００４１】
次に本実施の形態の差動チョッパ型コンパレータの動作について説明する。前述のとおり、本実施の形態の差動チョッパ型コンパレータは、図２に示す制御信号（Φ１、Φ２、Φ３）がスイッチＳＷ１〜ＳＷ７に印加される。そして、スイッチＳＷ１〜ＳＷ７はこの制御信号（Φ１、Φ２、Φ３）に応じてオンオフする。図２に示すように、制御信号（Φ１、Φ２、Φ３）は一定周期のパルス幅を有するパルス信号である。
【００４２】
本実施の形態の差動チョッパ型コンパレータのスイッチＳＷ１〜ＳＷ７はＮＭＯＳトランジスタで構成されているため、例えば、制御信号Φ１，Φ２がＨレベル、制御信号Φ３がＬレベルの場合、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７はオンし、スイッチＳＷ２，ＳＷ３，ＳＷ５はオフする。一方、制御信号Φ１，Φ２がＬレベル、制御信号Φ３がＨレベルの場合、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７はオフし、スイッチＳＷ２，ＳＷ３，ＳＷ５はオンする。なお、同一の制御信号が入力されるスイッチは対応する制御信号に応じて実質的に同時に動作するものとする。
【００４３】
本実施の形態の差動チョッパ型コンパレータは、図２に示すように、次の３つの状態をとるような制御信号（Φ１、Φ２、Φ３）が入力される。なお、本明細書では、次の３つの動作を次のとおり定義する。
【００４４】
制御信号Φ１，Φ２がＨレベル、制御信号Φ３がＬレベルの状態をサンプルモード（第１のモード）と称す。また、サンプルモードにある期間をサンプル期間（第１のモード期間）、このときの動作をサンプル動作（第１のモード動作）とそれぞれ称す。
【００４５】
制御信号Φ１，Φ２がＬレベル、制御信号Φ３がＨレベルの状態を比較モード（第２のモード）と称す。また、比較モードにある期間を比較期間（第２のモード期間）、このときの動作を比較動作（第２のモード動作）とそれぞれ称す。
【００４６】
制御信号Φ１、Φ３がＬレベルであって、制御信号Φ２がＨレベルからＬレベルに遷移する状態を遷移モード（第３のモード）と称す。また、遷移モードにある期間を遷移期間（第３のモード期間）、このときの動作を遷移動作（第３の動作モード）とそれぞれ称す。
【００４７】
また、この遷移モードと比較モードとを併せてホールドモードと称し、ホールドモードにある期間をホールド期間、このときの動作をホールド動作と称する。
【００４８】
まず、本実施の形態の差動チョッパ型コンパレータがサンプル状態にあるところから説明する。サンプル期間は、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７がオンし、スイッチＳＷ２，ＳＷ３，ＳＷ５がオフの状態にある。このとき、入力信号電圧ＶｉｎはスイッチＳＷ１を介して容量Ｃ１の一端に印加される。同時に、所定の固定電圧ＶｆｉｘはスイッチＳＷ４を介して容量Ｃ２の一端に印加される。
【００４９】
また、同時にＳＷ６及びＳＷ７がオンすることにより、差動増幅回路５の非反転入力端子と反転出力端子とがショートされかつ、差動増幅回路５の反転入力端子と非反転出力端子とがショートされる。これによって、差動増幅回路５の入出力電圧は閾値電圧Ｖｔｈに収束する。したがって、容量Ｃ１の他端及び容量Ｃ２の他端の電位は、それぞれ閾値電圧Ｖｔｈとなる。そのため、容量Ｃ１には、入力信号電圧Ｖｉｎと閾値電圧Ｖｔｈの差電圧（Ｖｉｎ−Ｖｔｈ）に応じた電荷が蓄積される。一方、容量Ｃ２には、固定電圧Ｖｆｉｘと閾値電圧Ｖｔｈの差電圧（Ｖｆｉｘ−Ｖｔｈ）に応じた電荷が蓄積される。この容量Ｃ１，Ｃ２への電荷の蓄積はサンプル期間にわたって行われる。
【００５０】
次に、スイッチＳＷ１，ＳＷ４のみがオンからオフになり、サンプルモードから遷移モード（遷移モードの前半）に移行する。遷移モードの前半では、差動増幅回路５の非反転入力端子と反転出力端子とがショートされかつ、差動増幅回路５の反転入力端子と非反転出力端子とがショートされた状態であるため、容量Ｃ１の他端、容量Ｃ２の他端（すなわち容量Ｃ１，Ｃ２のそれぞれ差動増幅回路への接続側の端子）の電位は閾値電圧Ｖｔｈのままである。
【００５１】
ここで、スイッチＳＷ１がオンからオフへ変化する場合に、スイッチＳＷ１からフィードスルー（スイッチングノイズ）が発生する。これは、スイッチＳＷ１であるＮＭＯＳトランジスタの寄生容量に蓄積されていた電荷が、スイッチＳＷ１に印加される制御信号Φ１のレベルがＨレベルからＬレベルに変化することにより放電されるためである。この寄生容量に蓄積されていた電荷のため（すなわちフィードスルー）、容量Ｃ１の一端には誤差電圧Ｖｆｔｈａがさらに印加される。同様に容量Ｃ２の一端にはスイッチＳＷ４からフィードスルーにより誤差電圧Ｖｆｔｈｂがさらに印加される。
【００５２】
したがって容量Ｃ１の一端は、電位（Ｖｉｎ−Ｖｔｈ＋Ｖｆｔｈａ）、容量Ｃ２の一端は電位（Ｖｆｉｘ−Ｖｔｈ＋Ｖｆｔｈｂ）となる。
【００５３】
なお、遷移モードの前半は、このようにスイッチＳＷ１、ＳＷ４、ＳＷ６、ＳＷ７を同時にオフすることを避けている。これは、同時にスイッチ１、ＳＷ４，ＳＷ６，ＳＷ７をオフすると、スイッチＳＷ６、ＳＷ７からも容量Ｃ１、Ｃ２へフィードスルーによる電荷が注入されてしまうからである。本発明のように、時間差を与えることによりスイッチＳＷ１、ＳＷ４のフィードスルーのみとすることが出来る。
【００５４】
遷移モードではスイッチＳＷ１，ＳＷ４がオフになった後で、スイッチＳＷ６とＳＷ７とがオンからオフになる（遷移モードの後半）。これにより、差動増幅回路５の非反転入力端子と反転出力端子とのショートならびに、差動増幅回路５の反転入力端子と非反転出力端子とのショートとが解除される。
【００５５】
そして、さらにスイッチＳＷ２，ＳＷ３，ＳＷ５がオフからオンになり、遷移モードから比較モードに移行する。これにより、容量Ｃ１の一端には、参照電圧Ｖｒｅｆ（第１の電圧）が印加され、容量Ｃ２の一端には、固定電位Ｖｆｉｘ（第２の電圧）が印加される。このため、容量Ｃ１および容量Ｃ２に蓄積された電荷量を一定に保つように、容量Ｃ１の他端の電位は、Ｖｒｅｆ−（Ｖｉｎ−Ｖｔｈ＋Ｖｆｔｈａ）、容量Ｃ２の他端の電位は、Ｖｆｉｘ−（Ｖｆｉｘ−Ｖｔｈ＋Ｖｆｔｈｂ）＝Ｖｔｈ−Ｖｆｔｈｂにそれぞれ変化する。したがって、差動増幅回路５の非反転入力端子にＶｒｅｆ−（Ｖｉｎ−Ｖｔｈ＋Ｖｆｔｈａ）の電位が、差動増幅回路５の反転入力端子にＶｔｈ−Ｖｆｔｈｂが印加され、差動増幅回路５はその比較結果を出力する。ここで、差動増幅回路５のゲインをＧとすると、差動増幅回路５の反転出力端子には、
【００５６】
−Ｇ[Ｖｒｅｆ−（Ｖｉｎ−Ｖｔｈ＋Ｖｆｔｈａ）−（Ｖｔｈ−Ｖｆｔｈｂ）
＝−Ｇ[Ｖｒｅｆ−Ｖｉｎ＋Ｖｔｈ−Ｖｆｔｈａ−Ｖｔｈ＋Ｖｆｔｈｂ]
＝−Ｇ[Ｖｒｅｆ−Ｖｉｎ−Ｖｆｔｈａ＋Ｖｆｔｈｂ]
の電圧レベルが出力される。
【００５７】
遷移モード（遷移モード後半）から比較モードへ移行時に、スイッチＳＷ２、ＳＷ３のオンをスイッチＳＷ６，ＳＷ７にオフから時間を空けて行うのは、次の理由による、すなわち、これらを同時に行うと、容量Ｃ１については、過渡的にスイッチＳＷ２、ＳＷ６がともにオンの状態が発生する。同じく、容量Ｃ２については、スイッチＳＷ３、ＳＷ７がともにオンの状態が発生する。その結果、容量Ｃ１については、容量Ｃ１の電荷がＳＷ２、ＳＷ６の両方向に逃げてしまい、容量Ｃ２については、容量Ｃ２の電荷がＳＷ３，ＳＷ７の両方向に逃げてしまい、差動増幅回路５による比較精度が落ちてしまう。したがってこれらを避けるためである。
【００５８】
ここで、本実施の形態の差動チョッパ型コンパレータは上述した回路構成をとっている。また、本実施の形態の差動チョッパ型コンパレータは、サンプルモードから遷移モードに移行するときに、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７がオン、スイッチＳＷ２，ＳＷ３，ＳＷ５がオフの状態（サンプル状態）から、スイッチＳＷ１，ＳＷ４のみがオンからオフに変化するように動作する。したがって、サンプル状態では、容量Ｃ１の一端からは、スイッチＳＷ２の一端、ＳＷ５の一端と、オンしたスイッチＳＷ１とによるインピーダンスがあることとなる。また、容量Ｃ２の一端からは、スイッチＳＷ３の一端と他端と、オンしたスイッチＳＷ４とによるインピーダンスがあることとなる。このため、回路を対称に構成している。
【００５９】
上述のようにフィードスルーによるスイッチＳＷ１の寄生容量からの電荷の移動は、容量Ｃ１への移動のみならず、スイッチＳＷ１がオン状態から完全にオフするまでの間に、スイッチＳＷ１を通じた移動もある。スイッチＳＷ１を通じた電荷の放電は容量Ｃ１の一端から第１のスイッチ部１００方向のインピーダンスに依存する。これは、スイッチＳＷ４に対しても同様である。本実施の形態の差動チョッパ型コンパレータでは、このように構成することによって、容量Ｃ１の一端から見た第１のスイッチ部１００側のインピーダンスと、容量Ｃ２の一端から見た第２のスイッチ部側のインピーダンスとまでもが実質的に同一となる。それゆえ、ＶｆｔｈａとＶｆｔｈｂとは実質的に同一であるとみなすことが出来る。
【００６０】
したがって、Ｖｆｔｈａ＝Ｖｆｔｈｂであり、差動増幅回路５の反転出力端子には、
−Ｇ[Ｖｒｅｆ−Ｖｉｎ−Ｖｆｔｈａ＋Ｖｆｔｈｂ]
＝−Ｇ[Ｖｒｅｆ−Ｖｉｎ]
の電圧レベルが出力される。参照電圧Ｖｒｅｆと入力信号電圧の差分を増幅した結果、すなわち、フィードスルー影響を相殺した、参照電圧Ｖｒｅｆと入力信号電圧Ｖｉｎとの比較結果が出力される。
【００６１】
また、いうまでもなく、容量Ｃ１の他端と容量Ｃ２の他端はそれぞれ、いずれも差動増幅回路５の入力、１つのスイッチ（ＳＷ６、ＳＷ７）に接続される対称の構成であり、ここでもインピーダンスは実質的に同一である。
【００６２】
なお、さらに重要なことは、本実施の形態の差動チョッパ型コンパレータは、従来と異なり、容量Ｃ２側に参照電圧Ｖｒｅｆではなく別の固定電圧Ｖｆｉｘを入力する構成をとった点にある。上述から明らかなように、本実施の形態の差動チョッパ型コンパレータは、固定電位Ｖｆｉｘに依存しない動作をする。このように参照電圧Ｖｒｅｆと固定電位Ｖｆｉｘとを印加する構成としたことによって、容量Ｃ１、Ｃ２の入力側をも対称構造を実現することができる。
【００６３】
また、本実施の形態の差動チョッパ型コンパレータでは、制御信号（Φ１、Φ２、Φ３）を入力する構成としている。このように制御信号を３つ有するのは上述の効果を狙ったものである。
【００６４】
しかしながら、これらを無視しても良い場合、従来技術と同様に、２つの制御信号（例えばΦ１、Φ２）により動作するように構成してよい。この場合は、例えば、スイッチＳＷ２、ＳＷ３、ＳＷ５に入力される制御信号Φ３に代えて、制御信号Φ２を入力する構成としてもよい。また、２つの制御信号で動作する構成とした場合には、さらに図５のような制御信号Φ１１、Φ１３を入力するようにしてもよい。いずれのケースも回路の対称性（容量Ｃ１、Ｃ２から見て入力側をも回路的に対象に構成している）を実現したことにより一定の効果が期待できる。
【００６５】
上述した図１に示す本実施の形態の差動チョッパ型コンパレータに代えて、差動増幅回路５の非反転入力端子が容量Ｃ２の他端に、反転入力端子が容量Ｃ１の他端に、それぞれ接続される構成としてもよい。つまり、差動増幅回路５の非反転入力端子または反転入力端子の一方が容量Ｃ１の他端に、非反転入力端子または前記反転入力端子の他方が容量Ｃ２の他端に、それぞれ接続される構成であればよい。
【００６６】
上述の回路構成に加え、回路のレイアウトも考慮することにより、回路の対称性をさらに向上することが出来る。
【００６７】
すなわち、スイッチＳＷ１とスイッチＳＷ４とは互いにトランジスタサイズ及び特性が等しく構成する。ここで特性が等しいとは、温度変化によって変動する抵抗成分が同等であることをいう。さらには、電圧、電流の変化によって変動する抵抗成分が同等であることをいう。同様に、スイッチＳＷ２とスイッチＳＷ３とスイッチＳＷ５とは互いにトランジスタサイズ及び特性が等しく構成する。スイッチＳＷ６とスイッチＳＷ７とは互いにトランジスタサイズ及び特性が等しく構成する。容量Ｃ１と容量Ｃ２も容量値が等しく構成する。
【００６８】
さらには、スイッチＳＷ１と容量Ｃ１とを接続する配線と、スイッチＳＷ４と容量Ｃ２とを接続する配線と、は互いに同一の配線長を有するように構成する。スイッチＳＷ２と容量Ｃ１とを接続する配線と、スイッチＳＷ３と容量Ｃ２とを接続する配線と、は互いに同一の配線長を有するように構成する。容量Ｃ１と差動増幅回路５の正相入力端子とを接続する配線と、容量Ｃ２と差動増幅回路５の逆相入力端子とを接続する配線と、は互いに同一の配線長を有するように構成する。スイッチＳＷ１と入力端子Ｉ１とを接続する配線と、スイッチＳＷ４と入力端子Ｉ３とを接続する配線と、は互いに同一の配線長を有するように構成する。スイッチＳＷ１とスイッチＳＷ５とを接続する配線と、スイッチＳＷ４とスイッチＳＷ３とを接続する配線と、は互いに同一の配線長を有するように構成する。スイッチＳＷ６の一端と差動増幅回路５の正相入力端子とを接続する配線と、スイッチＳＷ７の一端と差動増幅回路５の逆相入力端子とを接続する配線と、は互いに同一の配線長を有するように構成する。スイッチＳＷ６の他端と差動増幅回路５の逆相出力端子とを接続する配線と、スイッチＳＷ７の他端と差動増幅回路５の正相出力端子とを接続する配線と、は互いに同一の配線長を有するように構成する。
【００６９】
換言すれば、実際の本実施の形態の差動チョッパ型コンパレータを構成する上で、回路を構成する各素子や各素子間の配線を物理的（長さや形状など）に等しく構成することによって、さらに回路を対称にすることが出来る。すなわちこれによって、容量Ｃ１，Ｃ２のインピーダンスを等しくすることが可能となり、ひいてはフィードスルー量をさらに相殺でき、より精度のよいコンパレータが構成できる。
【００７０】
次に、本発明の差動チョッパ型コンパレータの応用例について述べる。また、図３に、本実施の形態にかかるＡ／Ｄ変換回路（ＡＤＣ）を示す。図３に示す回路は、図１に示す差動チョッパ型コンパレータを複数備え、Ａ／Ｄ変換回路を構成したものである。図３に示すＡ／Ｄ変換回路は、バッファＢＵＦ１と、バッファＢＵＦ２と、参照電圧生成回路１と、コンパレータ群２と、エンコーダ３と、により構成されている。コンパレータ群２は、ｎ（ｎは自然数）個の図１に示した差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）により構成されている。参照電圧生成回路１は、ｎ＋１個の抵抗素子Ｒ１〜Ｒ（ｎ＋１）を備える。また、参照電圧生成回路１は、第４の端子と第５の端子とを有する。ここで、第３の端子には高電位側電源（第４の電圧）ＶＲＨが印加される。また、第４の端子には低電位側電源（第５の電圧）ＶＲＬが印加される。そして、抵抗素子Ｒ１〜Ｒ（ｎ＋１）は、高電位側電源ＶＲＨと低電位側電源ＶＲＬとの間に直列に接続されている。
【００７１】
また、各抵抗素子間のｎ個のノード電位Ｖｒ１〜Ｖｒ（ｎ）は、それぞれ対応する差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）の入力端子Ｉ２に参照電圧として入力される。入力信号の電圧Ｖｉｎは、各差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）の入力端子Ｉ１に、外部入力端子Ｉ４及びＢＵＦ１を介して入力される（この電気的経路を第１のパスと称する）。また、固定電圧Ｖｆｉｘは、各差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）の入力端子Ｉ３に、外部入力端子Ｉ５及びＢＵＦ２を介して入力される（この電気的経路を第２のパスと称する）。差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）の出力信号（判定結果）は、エンコーダ３に入力される。エンコーダ１０３は、各差動チョッパ型コンパレータの判定結果に基づいてディジタル信号を出力する。
【００７２】
なお、バッファＢＵＦ１とバッファＢＵＦ２とは、トランジスタの構成及びサイズが互いに等しい。また、各差動チョッパ型コンパレータＣＭＰ１〜ＣＭＰ（ｎ）のそれぞれにおいて、各差動チョッパ型コンパレータの入力端子Ｉ１からバッファＢＵＦ１の出力端子までの配線と、当該差動チョッパ型コンパレータの入力端子Ｉ３からバッファＢＵＦ２の出力端子までの配線と、は同一の配線長を有する。すなわち、各差動チョッパ型コンパレータの第１のスイッチ部１００に入力信号電圧（Ｖｉｎ）を分配する第１のパスと、各差動チョッパ型コンパレータの第２のスイッチ部１０１に第２の電圧（Ｖｆｉｘ）を分配する第２のパスとを有し、これらの配線は、少なくとも等しい配線長である。したがって、各差動チョッパ型コンパレータにおいて、入力端子Ｉ１からＡ／Ｄ変換回路の入力端子Ｉ４を見込んだ（ここでは、アナログ電圧入力側と称する）インピーダンスの値と、入力端子Ｉ２からＡ／Ｄ変換回路の入力端子Ｉ５を見込んだ（ここでは、参照電圧入力側と称する）インピーダンスの値と、が同一である。つまり、アナログ電圧入力側（ＳＷ１）と参照電圧側（ＳＷ４）とで、発生するフィードスルー量が等しい。したがって、本実施の形態のＡ／Ｄ変換回路は、差動チョッパ型コンパレータによる高精度の比較結果に基づいて、高精度のディジタル信号を出力することができる。
【００７３】
当然のことながら、第１のパスと、第２のパスは、単に配線長だけでなく、その他の物理定数（例えば、配線幅、ＬＳＩにあっては利用する配線層、配線厚さなど）を同じにすればさらによい。また、図３において、バッファＢＵＦ１と、バッファＢＵＦ２は必要に応じて付ければよいものであって、その有無はどちらでも良い。
【００７４】
一方、従来の差動チョッパ型コンパレータ（図４に示す回路）を備えたＡ／Ｄ変換回路を考える。図７は、従来の差動チョッパ型コンパレータを用いてＡ／Ｄ変換回路を構成した場合の問題点を示す図である。回路の詳細は、上述した本発明の図３に示す差動チョッパ型コンパレータ（図４に示す回路）を備えたＡ／Ｄ変換回路とほぼ同様であるが、参照電圧生成回路２０１の、各抵抗素子間のｎ個のノード電位Ｖｒ１〜Ｖｒ（ｎ）は、それぞれ対応する差動チョッパ型コンパレータＣＯＭＰ１〜ＣＯＭＰ（ｎ）の入力端子Ｉ１２に参照電圧として入力される。
【００７５】
したがって、例えば、差動チョッパ型コンパレータＣＯＭＰ１の入力端子Ｉ１１（アナログ電圧入力用の端子）から見たインピーダンスは、ＢＵＦ１０の出力インピーダンスと、差動チョッパ型コンパレータＣＯＭＰ２〜ＣＯＭＰ（ｎ）のそれぞれの入力端子Ｉ１１を並列接続して求められるインピーダンスと、からなる。また、差動チョッパ型コンパレータＣＯＭＰ１の入力端子Ｉ１２（参照電圧入力用の端子）から見たインピーダンスは、対応するノードＶｒ１を見たインピーダンスからなる。つまり、差動チョッパ型コンパレータＣＯＭＰ１のアナログ電圧入力側（入力端子Ｉ１１）と参照電圧入力側（入力端子Ｉ１２）とでは、互いにインピーダンスの値が異なる。しかも複数の差動チョッパ型コンパレータに接続されるため、その違いは単体の差動チョッパ型コンパレータに比べはるかに大きい。このことは、差動チョッパ型コンパレータＣＯＭＰ２〜ＣＯＭＰ（ｎ）のそれぞれについても同様である。それにより、図４に示す回路では、アナログ電圧入力側（ＳＷ１１）と参照電圧側（ＳＷ１４）とで発生するフィードスルー量が異なるため、フィードスルーの相殺は困難である。
【００７６】
以上のように、本実施の形態にかかる差動チョッパ型コンパレータ及びそれを備えたＡ／Ｄ変換回路は、容量Ｃ１，Ｃ２から見たインピーダンスの値を等しくすることにより、容量Ｃ１，Ｃ２にそれぞれ与えられるフィードスルー量を等しくする。それにより、本実施の形態にかかる差動チョッパ型コンパレータ及びそれを備えたＡ／Ｄ変換回路は、精度の高い比較結果を出力することができる。
【００７７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００７８】
また、上記実施の形態では、制御信号がＨレベルの場合にオン、Ｌレベルの場合にオフとなる各スイッチＳＷ１〜ＳＷ７を備えた場合を例に説明したが、これに限られない。制御信号がＬレベルの場合にオン、Ｈレベルの場合にオフとなる各スイッチＳＷ１〜ＳＷ７を備えた回路構成にも適宜変更可能である。
【符号の説明】
【００７９】
１  参照電圧生成部
２  コンパレータ群
３  エンコーダ
５  差動増幅回路
１００  第１のスイッチ部
１０１  第２のスイッチ部
１０２  差動増幅部
ＢＵＦ１  バッファ
ＢＵＦ２  バッファ
Ｃ１  容量
Ｃ２  容量
ＳＷ１  スイッチ
ＳＷ２  スイッチ
ＳＷ３  スイッチ
ＳＷ４  スイッチ
ＳＷ５  スイッチ
ＳＷ６  スイッチ
ＳＷ７  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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