(57)【要約】      （修正有）【課題】複数の素子分離領域で分離された複数の素子形成領域を有する半導体装置及びその製造方法において、素子分離領域に形成される膜厚の厚い素子分離膜による素子形成領域の表面のバーズビークの発生を防ぐこと、並びに素子分離膜の端部近傍の半導体層に結晶欠陥が発生することを防止し、且つ該半導体層が受けるストレスの低減を図る。【解決手段】素子形成領域１に、半導体層１１をエッチングして側壁５、５ａを有する素子形成半導体層４を形成する。次に、前記素子形成領域１を被覆するポリシリ窒化膜マスク９ａに加えて、前記ポリシリ窒化膜マスク９ａの側壁及び底面、前記素子形成半導体層４の側壁５、５ａ及び前記半導体層１１の一部を被覆するポリシリコンサイドスペーサ１２ｂ及び窒化膜サイドスペーサ１３を形成する。その後、素子分離領域２に、前記素子形成領域１を取り囲む素子分離膜３を形成する。【選択図】図４
2011198986.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、
前記ポリシリコン膜及びシリコン窒化膜をエッチングして素子形成領域となる部分を被覆するポリシリ窒化膜マスクを形成する工程と、
前記半導体層を前記ポリシリ窒化膜マスクによりエッチングし素子形成半導体層を形成する工程と、
前記ポリシリ窒化膜マスクと前記素子形成半導体層の側壁及び前記半導体層上との全てを被覆するサイドスペーサ用ポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、
前記サイドスペーサ用ポリシリコン膜及びシリコン窒化膜を異方性エッチングして前記ポリシリ窒化膜マスクの側壁及び底面と前記素子形成半導体層の側壁及び前記半導体層の一部とを被覆するポリシリコンサイドスペーサ及び窒化膜サイドスペーサを形成する工程と、
前記ポリシリ窒化膜マスクと前記ポリシリコンサイドスペーサ及び前記窒化膜サイドスペーサとをマスクとして、熱酸化を行うことにより、素子分離領域となる前記半導体層にその表面が前記素子形成半導体層の表面より高い表面からなる素子分離膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層の前記ポリシリ窒化膜マスクによるエッチングが、異方性エッチング又は異方性エッチングに連続する等方性エッチング又は等方性エッチングであることにより、前記素子形成半導体層の側壁がその表面から下方に向かって垂直又はその表面から下方に向かって広くなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体層を異方性エッチングして表面から下方に向かって垂直な側壁を持つ素子形成半導体層を有する素子形成領域を形成する工程と、
前記素子形成領域を含む前記半導体層上の全面にポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、
前記ポリシリコン膜及びシリコン窒化膜をレジストマスクによりエッチングし前記素子形成領域上を被覆するポリシリ窒化膜マスクと該ポリシリ窒化膜マスクと連続する前記素子形成半導体層の側壁及び前記半導体層の一部を被覆するポリシリコンサイドスペーサ及び窒化膜サイドスペーサとを形成する工程と、
前記ポリシリ窒化膜マスクと前記ポリシリコンサイドスペーサ及び前記窒化膜サイドスペーサとをマスクとして素子分離領域となる前記半導体層にその表面が前記素子形成半導体層の表面より高い表面からなる素子分離膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記素子分離領域に前記素子分離膜に加え、埋め込み絶縁膜を形成することを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記素子分離膜の表面が後続工程でエッチングされることにより該素子分離膜の表面と前記素子形成半導体層の表面が略同一平面となることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
表面が平坦で、且つ表面から下方に向かって広くなる側壁が形成された素子形成半導体層を有する素子形成領域と、
前記素子形成領域を取り囲む前記素子形成半導体層の表面と略同一平面となる表面をもつ素子分離膜を有する素子分離領域と、を具備することを特徴とする半導体装置。
【請求項７】
前記素子形成半導体層の側壁が表面から下方に向かって垂直に形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記素子分離領域が前記素子分離膜と埋め込み絶縁膜とで構成されることを特徴とする請求項６又は請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に半導体層の表面に選択的に形成された素子分離膜からなる素子分離領域により、該半導体層を複数の素子形成領域に分離する半導体装置及びその製造方法に係るものである。
【背景技術】
【０００２】
従来より、半導体基板に形成される複数の半導体素子を電気的に分離するため、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法が用いられてきた。
【０００３】
ＬＯＣＯＳ法においては、半導体基板上にシリコン窒化膜の応力緩衝用の膜厚の薄いパッドシリコン酸化膜を生成し、その上にシリコン窒化膜を堆積し、所定のフォトエッチング工程を経て所定の素子形成領域を被覆するシリコン窒化膜からなるパターンを形成する。
【０００４】
その後、高温炉の中でシリコン窒化膜をマスクに、露出している素子分離領域のシリコンからなる半導体層を熱酸化し厚いシリコン熱酸化膜を生成する。係る厚いシリコン熱酸化膜が素子分離膜となり複数の素子分離領域を構成し、該素子分離領域により分離された複数の素子形成領域を形成する。
【０００５】
この際、マスクとなるシリコン窒化膜の端部から該シリコン窒化膜の下部の半導体層内に侵入する酸素等の酸化種によりシリコン窒化膜の下部の素子形成領域となる半導体層内に、素子分離領域に形成される素子分離膜に連続する先端に行くに従い薄くなるシリコン酸化膜、いわゆるバーズビークが延在して形成される。また、同時にバーズヘッドも形成される。
【０００６】
バーズビークが形成されると、その分素子形成領域が狭くなり半導体素子等の微細化の障害となる。また、素子分離膜とシリコン窒化膜からなるマスクとの界面近傍では、熱酸化が進行する過程でシリコン熱酸化膜の上方への成長がその上を被覆するシリコン窒化膜で押さえ込まれるため、該界面近傍の素子分離膜のバーズビークやバーズヘッドの下の半導体層は大きな力を受け結晶欠陥を誘発したり内部ストレスを抱え込む。そのため、その後の工程での熱処理等により、該結晶欠陥は更に大きな二次結晶欠陥に成長し、また該内部ストレスが核となり当該半導体層内に種々の結晶欠陥を発生させることになる。その結果、半導体装置の歩留まり低下の原因になる。
【０００７】
バーズビークを小さくするためには前記パッドシリコン酸化膜を薄くすれば良いが、パッドシリコン酸化膜を薄くするとシリコン窒化膜から半導体層が受けるストレスが大きくなる。バーズビークを小さくして、且つシリコン窒化膜から半導体層が受けるストレスを小さくする方法としてシリコン窒化膜の下にポリシリコン膜を形成する方法が以下の特許文献１、特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−２７５６１０号公報
【特許文献２】特開平１０−０５０６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献は微細化の進展する分野における素子形成領域の表面に形成されるバーズビークを小さくすること、素子分離膜の下の半導体層へのストレスを緩和することに対して一定の効果を発揮している。
【００１０】
しかし、半導体装置の中には、回路の高速化のため高い周波数特性を必要とするものや高い耐圧を要求しそれほど微細化を追及する必要の無いものも存在する。周波数特性の向上に対しては、寄生容量の低減が大きく寄与することから前記素子分離膜の厚膜化が要求される。また、高耐圧化への要求からも素子分離膜を微細化方向を目指す製品より厚く形成する必要がある。この場合必然的にバーズビークが長くなり、半導体層の受けるストレスも大きくならざるを得ない。
【００１１】
係る厚い素子分離膜を形成する場合に素子形成領域に形成されるバーズビークの問題及び半導体層が熱酸化時のマスクとなるシリコン窒化膜から受けるストレスの問題を改善するのが課題となる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、半導体層上にポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、前記ポリシリコン膜及びシリコン窒化膜をエッチングして素子形成領域となる部分を被覆するポリシリ窒化膜マスクを形成する工程と、前記半導体層を前記ポリシリ窒化膜マスクによりエッチングし素子形成半導体層を形成する工程と、前記ポリシリ窒化膜マスクと前記素子形成半導体層の側壁及び前記半導体層上との全てを被覆するサイドスペーサ用ポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、前記サイドスペーサ用ポリシリコン膜及びシリコン窒化膜を異方性エッチングして前記ポリシリ窒化膜マスクの側壁及び底面と前記素子形成半導体層の側壁及び前記半導体層の一部とを被覆するポリシリコンサイドスペーサ及び窒化膜サイドスペーサを形成する工程と、前記ポリシリ窒化膜マスクと前記ポリシリコンサイドスペーサ及び前記窒化膜サイドスペーサとをマスクとして、熱酸化を行うことにより、素子分離領域となる前記半導体層にその表面が前記素子形成半導体層の表面より高い表面からなる素子分離膜を形成する工程と、を有することを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、前記半導体層の前記ポリシリ窒化膜マスクによるエッチングが、異方性エッチング又は異方性エッチングに連続する等方性エッチング又は等方性エッチングであることにより、前記素子形成半導体層の側壁がその表面から下方に向かって垂直又はその表面から下方に向かって広くなることを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、半導体層を異方性エッチングして表面から下方に向かって垂直な側壁を持つ素子形成半導体層を有する素子形成領域を形成する工程と、前記素子形成領域を含む前記半導体層上の全面にポリシリコン膜及びシリコン窒化膜をこの順序で形成する工程と、前記ポリシリコン膜及びシリコン窒化膜をレジストマスクによりエッチングし前記素子形成領域上を被覆するポリシリ窒化膜マスクと該ポリシリ窒化膜マスクと連続する前記素子形成半導体層の側壁及び前記半導体層の一部を被覆するポリシリコンサイドスペーサ及び窒化膜サイドスペーサとを形成する工程と、前記ポリシリ窒化膜マスクと前記ポリシリコンサイドスペーサ及び前記窒化膜サイドスペーサとをマスクとして素子分離領域となる前記半導体層にその表面が前記素子形成半導体層の表面より高い表面からなる素子分離膜を形成する工程と、を有することを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、前記素子分離領域に前記素子分離膜に加え、埋め込み絶縁膜を形成することを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、前記素子分離膜の表面が後続工程でエッチングされることにより該素子分離膜の表面と前記素子形成半導体層の表面が略同一平面となることを特徴とする。
【００１７】
本発明の半導体装置は、表面が平坦で、且つ表面から下方に向かって広くなる側壁が形成された素子形成半導体層を有する素子形成領域と、前記素子形成領域を取り囲む半導体層に前記素子形成半導体層の表面と略同一平面となる表面をもって形成された素子分離膜を有する素子分離領域と、を具備することを特徴とする。
【００１８】
本発明の半導体装置は、前記素子形成半導体層の側壁が表面から下方に向かって垂直に形成されることを特徴とする。
【００１９】
本発明の半導体装置は、前記素子分離領域が前記素子分離膜と埋め込み絶縁膜とで構成されることを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法によれば、厚い素子分離膜を形成することにより半導体装置の周波数特性を向上等させる一方で、素子分離領域から素子形成領域の表面に延在するバーズビークを解消する事ができる。デポ膜厚・加工膜厚の設定によってはバーズヘッド低減による平坦性改善効果もある。又、素子形成領域に隣接する素子分離膜の下の半導体層が素子分離膜形成時のマスクとなるシリコン窒化膜から受けるストレスの低減が図れる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態における半導体装置の素子分離領域及び素子形成領域を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の素子分離領域及び素子形成領域の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の素子分離領域及び素子形成領域の製造方法を示す断面図である。
【図４】本発明の第１の実施形態における半導体装置の素子分離領域及び素子形成領域の製造方法を示す断面図である。
【図５】本発明の第２の実施形態における半導体装置の素子分離領域及び素子形成領域の製造方法を示す断面図である。
【図６】本発明の第３の実施形態における半導体装置の素子分離領域及び素子形成領域を示す断面図である。
【図７】本発明の第３の実施形態における半導体装置の素子分離領域及び素子形成領域の製造方法を示す断面図である。
【発明を実施するための形態】
【００２２】
〔第１の実施形態〕
本発明の第１の実施形態について、図１に基づいて説明する。なお、本発明は素子分離領域２及び素子形成領域１の構成に係るものなので図面も複数ある当該部分の内の１つを拡大し表示して説明する。同図は素子分離領域２に素子分離膜３を形成した後マスクとして使用したシリコン窒化膜等を除去し、更に後続工程で素子分離膜の一部をエッチングした後のゲート絶縁膜形成前の状態を示す断面図である。
【００２３】
図１（Ａ）は、素子分離領域２が素子分離膜３とくぼみ部７ａを埋め込む埋め込み絶縁膜７とで形成され、その表面がより平坦な状態になっている様子を示している。また、図１（Ｂ）は素子分離領域２に上記埋め込み絶縁膜７を形成することなく素子分離膜３のみが形成されている様子を示している。なお、図１（Ａ）の場合でも、くぼみ部７ａが浅い場合は埋め込み絶縁膜７で埋め込む必要はない。
【００２４】
図１（Ａ）の場合には、半導体層１１内に素子分離膜３が形成され、素子分離膜３と素子形成半導体層４の側壁５に形成された絶縁膜６ｂとに挟まれた大きなくぼみ部７ａにＣＶＤ法により形成された埋め込み絶縁膜７が埋設される。なお、前述の如く、くぼみ部７ａが浅い場合には埋め込み絶縁膜７は形成しなくてよい。
【００２５】
同図の左右に示す素子分離領域２に挟まれた領域が素子形成領域１である。また、素子形成領域１には、半導体素子が形成される素子形成半導体層４が、その表面から下方に向かって広くなって延在する側壁５を有し、且つその表面を素子形成領域１上に露出して形成される。
【００２６】
図１（Ｂ）に於いても素子分離領域２の間に素子形成領域１が形成され、該素子形成領域１の表面に側壁５を有する素子形成半導体層４が露出する。なお、同図においてもくぼみ部７ｂが発生するが図１（Ａ）の場合に比して浅いので絶縁膜７で埋め込んでいない。場合によっては必要に応じ絶縁膜７でくぼみ部７ｂを埋め込んでも良い。
【００２７】
また、図１（Ａ）では、バーズビーク８が素子分離膜３の端部の下方の半導体層１１から素子形成半導体層４の側壁５の下方部分に延在して形成され、図１（Ｂ）には形成されていない様子が示される。しかし、図１（Ａ）及び図１（Ｂ）の双方に示すように最も重要な素子形成領域１の素子形成半導体層４の表面にはバーズビークが形成されていない。これが本実施形態の特徴である。
【００２８】
それでは、第１の実施形態における半導体装置の素子分離領域２及び素子形成領域１の製造方法について図２〜図４に基づいて以下に説明する。図２〜図４は素子分離領域２及び素子形成領域１の断面図である。
【００２９】
先ず、図２に示すように、半導体層１１の表面に絶縁膜６ａを形成し、その上に減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にポリシリコン膜の上にシリコン窒化膜を堆積する。その後、所定のフォトエッチング工程を経て、絶縁膜６ａ、ポリシリコン膜１２ａ及びシリコン窒化膜９で構成されるポリシリ窒化膜マスク９ａを形成する。
【００３０】
次に、当該ポリシリ窒化膜マスク９ａにより半導体層１１を異方性エッチングによりエッチングし、その後、等方性エッチングを行う。なお、半導体層１１を等方性エッチングのみでエッチングしても良い。これにより形成される素子形成半導体層４にはポリシリ窒化膜マスク９ａの直下が狭く下方に行くに従って広くなるテーパーを有する側壁５が形成される。次に、半導体層１１及び素子形成半導体層４の側壁５上に絶縁膜６ｂを形成する。なお、この際ポリシリ窒化膜マスク９の側面に露出するポリシリコン膜１２ａも一部酸化されるが問題ない。
【００３１】
次に、図３に示すように、素子形成半導体層４を含む半導体層１１の全面に減圧ＣＶＤ法等によりポリシリコン膜を堆積する。次に、該ポリシリコン膜を被覆するシリコン窒化膜を減圧ＣＶＤ法等により形成する。次に、所定の異方性エッチングによりシリコン窒化膜をエッチングし、更にポリシリコン膜をエッチングする。
【００３２】
この結果、ポリシリ窒化膜マスク９ａの側壁上及び底面と素子形成半導体層４の側壁５上及び半導体層１１上の一部とに絶縁膜６ｂ等を介して、ポリシリコンサイドスペーサ１２ｂ及び窒化膜サイドスペーサ１３が形成される。ポリシリ窒化膜マスク９ａの側壁上の窒化膜サイドスペーサ１３の側面と半導体層１１の上の窒化膜サイドスペーサ１３の側面は異方性エッチングを行っているためセルフアラインされ略同一延長面となる。
【００３３】
次に、図４に示すように、ポリシリ窒化膜マスク９ａとポリシリコンサイドスペーサ１２ｂ及び窒化膜サイドスペーサ１３とをマスクとして高温炉の中で露出している半導体層１１に熱シリコン酸化膜からなる素子分離膜３を形成する。図４（Ａ）は窒化膜サイドスペーサ１３の膜厚をその直下の半導体層１１が過剰なストレスを受けることの無い程度の膜厚とし、且つ所定の膜厚の素子分離膜３の形成が終了した時点で窒化膜サイドスペーサ１３が全部酸化されず残存している場合の断面図である。
【００３４】
半導体層１１上に形成されたポリシリコンサイドスペーサ１２ｂ部分は殆ど酸化されポリシリコン酸化膜になっている。ポリシリ窒化膜マスク９の側壁部分のポリシリコンサイドスペーサ１２ｂの一部も上方から酸化されポリシリコン酸化膜になる。従って、ポリシリ窒化膜マスク９ａの下のポリシリコン膜１２ａも一部酸化されポリシリコン酸化膜になる。
【００３５】
また、窒化膜サイドスペーサ１３の下方の半導体層１１から素子形成半導体層４の側壁５にかけて、いわゆるバーズビーク８が形成される。通常のＬＯＣＯＳ法同様、窒化膜サイドスペーサ１３をマスクとして、半導体層１１に素子分離膜３を形成することになるからである。但し、素子形成半導体層４の側壁５が一定の高さを有しているためバーズビーク８は側壁５の下方の部分まで延在するだけで素子形成半導体層４の表面までは達しない。同図は前述のくぼみ部７ａが深く形成された例を示している。
【００３６】
くぼみ部７ａが深くなると前述のように平坦化のために埋め込み絶縁膜７でくぼみ部７ａを埋め込む必要がある。くぼみ部７ａを浅くして埋め込み絶縁膜７を不要にする為には、素子形成半導体層４の側壁５を浅く形成したり、窒化膜サイドスペーサ１３やポリシリコンサイドスペーサ１２ｂを薄く設定し、バーズビーク８が素子形成半導体層４の側壁５の上部まで延在するように調整すればよい。
【００３７】
また、係るバーズビークが形成された下方の半導体層１１や側壁５の下方部の素子形成半導体層４には、マスクとなる窒化膜サイドスペーサ１３の下にポリシリコンサイドスペーサ１２ｂ又はポリシリコンサイドスペーサ１２ｂの酸化膜が存在するため窒化膜サイドスペーサ１３からのストレスが吸収され結晶欠陥が発生することはないし、また、窒化膜サイドスペーサ１３のストレスがかからないため内部応力が包含されることもない。従って、後続工程での熱処理等により結晶欠陥を発生させることもない。
【００３８】
それに対して、ポリシリ窒化膜マスク９ａの側面のポリシリコンサイドスペーサ１２ｂが酸化されると当該酸化膜と絶縁膜６ａを拡散する酸素等の酸化種が素子形成半導体層４の表面と反応し小さなバーズビークが発生する恐れがある。この場合は、ポリシリ窒化膜マスク９ａを構成するポリシリコン膜１２ａが酸化種を捕捉することでバーズビークの成長を抑制する事ができる。
【００３９】
更に、ポリシリ窒化膜マスク９ａの下の絶縁膜６ａを薄くすることによりほぼバーズビークの発生を防ぐことができる。ポリシリ窒化膜マスク９ａを構成するポリシリコン膜１２ａが存在するため絶縁膜６ａを薄くしても、素子形成半導体層４等がポリシリ窒化膜９ａから受けるストレスを緩和する事が可能だからである。
【００４０】
図４（Ｂ）は素子分離膜３の形成時に窒化膜サイドスペーサ１３及びポリシリコンサイドスペーサ１２ｂの全てが酸化され酸化膜になり、素子形成半導体層４の側壁５にも一部酸化膜が形成された状態を示している。この場合、素子分離膜３の一部にくぼみ部７ｂが発生するがくぼみ部７ｂの深さは図４（Ａ）のくぼみ部７ａと比べると浅い。また、素子形成半導体層４の表面には図４（Ａ）で述べたと同様の理由で図４（Ａ）の場合より大きなバーズビークが発生する恐れがある。この場合もポリシリコン膜１２ａの存在や絶縁膜６ａを薄くすることによりバーズビークの発生を防ぐことができる。
【００４１】
次に、図４（Ａ）の場合、素子分離膜３の形成時にポリシリ窒化膜マスク９ａ及び窒化膜サイドスペーサ１３上に形成された酸化膜を希弗酸等により所定の方法によりエッチング除去する。この際、ポリシリコン膜１２ａ及びポリシリコンサイドスペーサ１２ｂ上に形成されたポリシリコン酸化膜並びに素子分離絶縁膜３の表面の一部もエッチング除去される。次に、ホット燐酸でシリコン窒化膜をエッチング除去する。
【００４２】
次に残存するポリシリコン膜１２ａ、ポリシリコンサイドスペーサ１２ｂを所定のドライエッチング法でエッチング除去する。なお、前述のシリコン窒化膜もドライエッチングにより除去しても良い。エッチング後に素子分離絶縁膜３の表面に露出したくぼみ部７ａが深い場合には、平坦化のため該くぼみ部７ａ内を含む全面にＣＶＤ法により不図示の絶縁膜を堆積する。前述したように、くぼみ部７ａが浅い場合は絶縁膜で埋め込む必要はない。
【００４３】
最後に所定の異方性エッチングによりＣＶＤ法により堆積した絶縁膜をエッチングし当該くぼみ部７ａ内に図１（Ａ）に示すように埋め込み絶縁膜７を埋め込む。なお、ＣＶＤ法により絶縁膜を堆積する前に絶縁膜６ａ、絶縁膜６ｂを除去し新たに絶縁膜を形成するのが好ましい。なお、前述の如く、後続工程で素子分離膜３の表面が一部エッチングされた後の素子形成半導体層４の表面と素子分離膜３の表面が略同一平面になった状態が図１（Ａ）に示される。
【００４４】
なお、同図において素子分離膜３の表面より埋め込み絶縁膜７の表面が少し低くなっているが、これはダミー酸化膜をエッチング除去するときのエッチングレートが素子分離膜３よりＣＶＤ法により形成された埋め込み絶縁膜７の方が大きいためである。ゲート絶縁膜形成前に埋め込み絶縁膜７を形成すれば素子分離膜３と埋め込み絶縁膜７の表面を完全に平坦化することも可能である。
【００４５】
図４（Ｂ）の場合、先ず、ポリシリ窒化膜マスク９上に素子分離膜３の形成時に形成された酸化膜を所定の方法でエッチング除去し、次にシリコン窒化膜９をホット燐酸等でエッチング除去し、次に残存するポリシリコン膜１２ａを所定の方法でエッチングし、最後に絶縁膜６ａを所定の方法でエッチング除去することにより図１（Ｂ）の断面図が得られる。図１（Ｂ）も図１（Ａ）の場合と同様、後続工程で素子分離膜３の表面の一部がエッチングされた後の状態を示している。その後、複数の素子形成半導体層４に必要な半導体素子を形成し半導体装置は完成する。
【００４６】
〔第２の実施形態〕
本発明の第２の実施形態の断面図は基本的には第１の実施形態と同様の形態になる。従って、第１の実施形態を示す図１を参照して説明する。図１の半導体装置との相違点は、図１（Ａ）の半導体装置では素子形成半導体層４が、その表面側が狭く下方に向かって広く形成された側壁５を有しているが、本実施形態では、第２の実施形態の製造方法を示す図５に示すように、側壁５ａが素子形成半導体層４の表面に対して垂直に形成されている点だけである。また、図１（Ｂ）に相当する断面図は基本的に第２の実施形態でも同じである。
【００４７】
第１の実施形態と異なる本実施形態の特徴は、半導体層１１を等方性エッチングしないため活性領域の寸法変換差が小さく済むことである。但し、窒化膜サイドスペーサ１３が垂直に形成されているためバーズビークが延びるとき該窒化膜サイドスペーサ１３のボトムにストレスがかかりやすい。
【００４８】
次に、第２の実施形態の半導体装置の製造方法について、図５に基づいて説明する。
同図に示すように半導体層１１上に絶縁膜を形成して、その上にポリシリコン膜を堆積する。次に、ポリシリコン膜の表面にシリコン窒化膜を堆積してから、所定のフォトリソグラフィ工程を経て素子形成領域１を被覆するレジストパターンをマスクにして所定のエッチングによりシリコン窒化膜、ポリシリコン膜、絶縁膜の順にエッチングする。レジストを除去することにより半導体層１１の上に絶縁膜６ａ、ポリシリコン膜１２ａ、シリコン窒化膜９からなるポリシリ窒化膜マスク９ａが形成される。
【００４９】
次に、ポリシリ窒化膜マスク９ａを利用して半導体層１１を異方性エッチングよりエッチングし、垂直な側壁５ａを有する素子形成半導体層４を形成する。第１の実施形態との相違点は、この後、素子形成半導体層４の等方性エッチングがなく、直ちに絶縁膜６ｂを形成することである。その後、ポリシリコン膜を素子形成半導体層４を含む半導体層１１の全面に堆積し、連続してシリコン窒化膜をその上に堆積する。次に、所定の異方性エッチングよりポリシリコン膜及びシリコン窒化膜をエッチングしてポリシリコンサイドスペーサ１２ｂ、窒化膜サイドスペーサ１３を形成する。
【００５０】
次に高温炉の中で素子分離膜３を形成するが以降の工程は、第１の実施形態と同様なので説明を省略する。最終的に、第１の実施形態を示す図１（Ａ）、図１（Ｂ）に相当する断面と比較すると、素子形成半導体層４の側壁５ａの形状だけが異なる、後述の第３の実施形態の断面を示す図６と同様の断面を有する半導体装置が得られる。最後に、複数の素子形成半導体層４に必要な半導体素子を形成し半導体装置は完成する。
【００５１】
〔第３の実施形態〕
次に、第３の実施形態について図６に基づいて説明する。窒化膜サイドスペーサ１３等をエッチングしてからくぼみ部７ａを埋め込み絶縁膜７で埋め込むことにより同図の形態を形成する方法は第１の実施形態の場合と同様である。くぼみ部７ａが浅い場合は埋め込み絶縁膜７で該くぼみ部７ａを埋め込む必要がないことも第１の実施形態と同様である。
【００５２】
素子形成半導体層４は垂直形状を持つ側壁５ａを有している。同図では、素子分離膜３を形成するとき、図７に示す窒化膜サイドスペーサ１３の下部の半導体層１１から素子形成半導体層４の側壁５ａに回りこんで延在するバーズビーク８が形成されている。しかし、素子形成半導体層４がポリシリ窒化膜マスク９ａ及び窒化膜サイドスペーサ１３とで完全に囲まれているため素子形成半導体層４の表面には、素子分離膜３を形成するとき通常形成されるバーズビークが形成されることはない。この素子形成半導体層４の表面にバーズビークが形成されることを完全に防止したのが本実施形態の特徴である。
【００５３】
それでは、図７に基づいて本実施形態の半導体装置の素子形成領域１と素子分離領域２の製造方法を以下に説明する。先ず、半導体層１１上の素子形成半導体層４を形成する領域上を被覆するレジストマスクを用いて、半導体層１１を所定の異方性エッチングよりエッチングし、その表面から下方の半導体層１１まで延在する垂直な側壁５ａを有する素子形成半導体層４を形成する。なお、レジストマスクの代わりにシリコン酸化膜等の絶縁膜マスクを使用しても良い。
【００５４】
側壁５の高さは、必要とする素子分離膜３の膜厚Ｔの０．５５倍程度から素子分離膜３形成後の工程でエッチングされる素子分離膜３の厚さを減じた値とする。膜厚Ｔの素子分離膜を形成するためには膜厚ｔ≒０．４５・Ｔのシリコンを熱酸化する必要がある。従って、側壁５の底面から半導体層１１内に０．４５・Ｔのシリコン熱酸化膜が成長し、側壁５の底面から上の空間に０．５５・Ｔのシリコン熱酸化膜が成長することになる。
【００５５】
そこで、素子分離膜３が後続工程でエッチングされた後の素子分離領域２の表面と素子形成領域１の表面とを略同一平面状態にするために側壁５の高さは上記のようにする必要がある。例えば、所望の素子分離膜３の膜厚Ｔが６００ｎｍ、素子分離膜３が後続工程でエッチングされる膜厚を１３０ｎｍとした場合、０．５５・Ｔ＝３３０ｎｍなので側壁５の高さ＝３３０−１３０＝２００ｎｍとなる。なお、第１の実施形態、同第２の実施形態の側壁５、同５ａの高さも同様に決定するのはいうまでもない。
【００５６】
次に、半導体層１１及び素子形成半導体層４及びその側壁５ａを被覆するシリコン熱酸化膜等からなる絶縁膜６ｃを形成する。次に、絶縁膜６ｃの表面全体を被覆するポリシリコン膜を、更にポリシリコン膜の表面全体を被覆するシリコン窒化膜を減圧ＣＶＤ法等により堆積する。その結果、素子形成半導体層４を含む半導体層１１の表面は上述の３層の膜により被覆される。
【００５７】
次に、素子形成半導体層４を被覆しその周辺を取り囲む半導体層１１上まで延在するレジストマスクを所定のフォトグラフィ工程を経て形成し、該レジストマスクによりシリコン窒化膜及びポリシリコン膜を所定の異方性エッチング等によりエッチング除去する。この場合、素子形成半導体層４を取り囲む半導体層１１に延在するレジストマスクはセルフアラインで形成できないのでできるだけ対称となるように留意する。左右の半導体層１１に延在して形成されたレジストマスクに被覆された部分の下の半導体層１１部分を含めて素子分離領域２が形成される。
【００５８】
上記エッチング作業により素子形成半導体層４の表面及びその側壁５ａを被覆し、それを取り囲む半導体層１１上まで延在して形成された、ポリシリコン膜によるポリシリコンサイドスペーサ１２ｂ及びシリコン窒化膜による窒化膜サイドスペーサ１３、並びにポリシリ窒化膜マスク９が形成される。その後、第１の実施形態の図４に示すように、高温炉の中でシリコン熱酸化膜からなる素子分離膜３を形成し、その後の各種エッチング処理等を行うことにより図６に示す断面図が得られる。
【００５９】
最後に、複数の素子形成半導体層４に必要な半導体素子を形成し半導体装置は完成する。
【符号の説明】
【００６０】
１  素子形成領域    ２  素子分離領域    ３  素子分離膜    ４  素子形成半導体層
５、５ａ  側壁    ６ａ、６ｂ、６ｃ  絶縁膜    ７  埋め込み絶縁膜
７ａ、７ｂ  くぼみ部    ８、８ａ  バーズビーク    ９  シリコン窒化膜
９ａ  ポリシリ窒化膜マスク    １１  半導体層    １２ａ  ポリシリコン膜
１２ｂ  ポリシリコンサイドスペーサ    １３  窒化膜サイドスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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