(57)【要約】【課題】インパクトイオン化電流の算出精度を向上させる。【解決手段】飽和ソース−ドレイン電圧Ｖｄｓａｔがソース−ゲート電圧Ｖｇｓおよびソース−ドレイン電圧Ｖｄｓの関数にて与えられたドレイン横方向電界Ｅｄの計算式に基づいて電界効果トランジスタのインパクトイオン化電流Ｉｉｉを計算する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
飽和ソース−ドレイン電圧がソース−ゲート電圧およびソース−ドレイン電圧の関数にて与えられたドレイン横方向電界の計算式に基づいて電界効果トランジスタのインパクトイオン化電流を計算することを特徴とする回路シミュレータ。
【請求項２】
前記インパクトイオン化電流がＩｉｉ、αおよびβがフィッティングパラメータ、Ｉｄｓが前記電界効果トランジスタのドレイン電流、Ｖｇｓがソース−ゲート電圧、Ｖｄｓがソース−ドレイン電圧、Ｇ（Ｖｇｓ，Ｖｄｓ）、Ｆ（Ｖｇｓ，Ｖｄｓ）、λ１（Ｖｇｓ，Ｖｄｓ）およびλ２（Ｖｇｓ，Ｖｄｓ）がＶｇｓとＶｄｓの関数であるとすると、インパクトイオン化電流Ｉｉｉが、
【数１】
2011198948.tif 000009
という式で与えられることを特徴とする請求項１に記載の回路シミュレータ。
【請求項３】
Ｖｄｓａｔが飽和ソース−ドレイン電圧、ξおよびηがフィッティングパラメータ、ｇ（Ｖｇｓ，Ｖｄｓ）およびｆ（Ｖｇｓ，Ｖｄｓ）がＶｇｓとＶｄｓの関数であるとすると、前記Ｇ（Ｖｇｓ，Ｖｄｓ）およびＦ（Ｖｇｓ，Ｖｄｓ）は、
【数２】
2011198948.tif 000010
という式で与えられることを特徴とする請求項２に記載の回路シミュレータ。
【請求項４】
ａ（ａ≧０）、ｂ（ｂ≧０）およびｃｎ（ｃｎ≧０）がフィッティングパラメータであるとすると、前記ｇ（Ｖｇｓ，Ｖｄｓ）およびｆ（Ｖｇｓ，Ｖｄｓ）は、
【数３】
2011198948.tif 000011
という式で与えられることを特徴とする請求項３に記載の回路シミュレータ。
【請求項５】
ＡおよびＢがフィッティングパラメータであるとすると、前記ｇ（Ｖｇｓ，Ｖｄｓ）およびｆ（Ｖｇｓ，Ｖｄｓ）は、
【数４】
2011198948.tif 000012
という関係を満たすことを特徴とする請求項４に記載の回路シミュレータ。
【請求項６】
飽和ソース−ドレイン電圧がソース−ゲート電圧およびソース−ドレイン電圧の関数にて与えられたドレイン横方向電界の計算式に基づいて電界効果トランジスタのインパクトイオン化電流を計算するステップと、
前記インパクトイオン化電流の計算結果に基づいて前記電界効果トランジスタのレイアウトの修正を行うステップとを備えることを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路シミュレータおよび半導体装置の設計方法に関し、特に、トランジスタのインパクトイオン化電流の算出方法に適用して好適なものである。
【背景技術】
【０００２】
近年の半導体集積回路を構成するトランジスタの微細化に伴って、ホットキャリアによるトランジスタの駆動力の劣化が著しくなってきている。そのため、集積回路の設計においては、このホットキャリアによる劣化を予め考慮した設計を行うのが必須である。ホットキャリアによる劣化の大きさに対する指標としては、インパクトイオン化によって発生するトランジスタの基板電流の成分（以降、インパクトイオン化電流と呼ぶ）が適当であることが古くから知られている。
【０００３】
一般的に知られているホットキャリア劣化モデルにおいては、ホットキャリアによるドレイン電流等の駆動にかかわる特性の劣化量とインパクトイオン化電流の間には、一定の関係があることが示されており、インパクトイオン化電流の増減に応じたホットキャリア劣化量を計算することができる。このことから、集積回路の動作時におけるトランジスタの駆動特性の劣化を見積るために、回路シミュレーションにて回路動作に合わせてインパクトイオン化電流を精度良く算出することが要求される。インパクトイオン化電流の計算式の定式化は、以下の（１）式のような定式化が古くからなされており、ＢＳＩＭ（Ｂｅｒｋｅｌｅｙ  Ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ＩＧＦＥＴ  Ｍｏｄｅｌ）などのトランジスタモデルに組み込まれている。
【０００４】
【数１】
2011198948.tif 000003
ただし、
Ｉｉｉ：インパクトイオン化電流
Ｅｄ：ドレイン横方向電界
Ｖｄｓ：ソース−ドレイン電圧
Ｖｄｓａｔ：飽和ソース−ドレイン電圧
Ｉｄｓ：ドレイン電流
α、β：定数係数
λ    ：ドレイン横方向電界の特性長
（１）式からも判るように、ソース−ゲート電圧Ｖｇｓが高くなると、インパクトイオン化電流Ｉｉｉは増大した後に減少する傾向を持つが、この初期の定式化では、ゲート長が短くなった場合に、ソース−ゲート電圧Ｖｇｓが大きい領域では、実測値に対してインパクトイオン化電流Ｉｉｉが次第に小さくなるほうに外れることが知られている。
【０００５】
これは、トランジスタのゲート長が短くなるにつれて、ソース−ドレイン電圧Ｖｄｓが印加された状態では、ソース−ゲート電圧Ｖｇｓを上げても、ドレイン付近の横方向電界が下がりにくくなるためである。それを補正するための改良を加えたモデルがいくつか提案されている。それらは、ドレイン横方向電界の特性長λを、定数からソース−ゲート電圧Ｖｇｓやソース−ドレイン電圧Ｖｄｓの関数にしたり（特許文献１）、ＰＳＰ（Ｐｅｎｎｓｙｌｖａｎｉａ  Ｓｔａｔｅ  Ｕｎｉｖｅｒｓｉｔｙ−Ｐｈｉｌｉｐｓ）、ＨｉＳＩＭ（Ｈｉｒｏｓｈｉｍａ−ｕｎｉｖｅｒｓｉｔｙ  ＳＴＡＲＣ  ＩＧＦＥＴ  Ｍｏｄｅｌ）などのトランジスタモデルのように、飽和ドレイン電圧を定数倍だけ変更するための因子として追加したりすることで、合わせ込み精度を改善しようとしている。
【０００６】
しかしながら、トランジスタのゲート長が０．１ｕｍ以下に微細化されると、ソース−ゲート電圧Ｖｇｓが大きくなっても、インパクトイオン化電流Ｉｉｉが下がらずに単調増大する現象が顕著になっている。このため、初期の定式化に対して上述した改良を加えたインパクトイオン化電流モデルでも、ソース−ゲート電圧Ｖｇｓとソース−ドレイン電圧Ｖｄｓの様々な組み合わせに対して、インパクトイオン化電流Ｉｉｉを広い範囲で精度よく再現することが難しいという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２５９７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、インパクトイオン化電流の算出精度を向上させることが可能な回路シミュレータおよび半導体装置の設計方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、飽和ソース−ドレイン電圧がソース−ゲート電圧およびソース−ドレイン電圧の関数にて与えられたドレイン横方向電界の計算式に基づいて電界効果トランジスタのインパクトイオン化電流を計算することを特徴とする回路シミュレータを提供する。
【００１０】
本発明の一態様によれば、飽和ソース−ドレイン電圧がソース−ゲート電圧およびソース−ドレイン電圧の関数にて与えられたドレイン横方向電界の計算式に基づいて電界効果トランジスタのインパクトイオン化電流を計算するステップと、前記インパクトイオン化電流の計算結果に基づいて前記電界効果トランジスタのレイアウトの修正を行うステップとを備えることを特徴とする半導体装置の設計方法を提供する。
【発明の効果】
【００１１】
本発明によれば、インパクトイオン化電流の算出精度を向上させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る回路シミュレータの概略構成を示すブロック図である。
【図２】図２は、本発明の第２実施形態に係るインパクトイオン化電流の算出に用いられる関数のフィッティングパラメータの調整方法を示す図である。
【図３】図３は、ソース−ドレイン電圧Ｖｄｓをパラメータとした時の図１の回路シミュレータで算出したインパクトイオン化電流Ｉｉｉとソース−ゲート電圧Ｖｇｓとの関係を実測値と比較して示す図である。
【図４】図４は、本発明の第３実施形態に係る回路設計方法を示すフローチャートである。
【図５】図５は、本発明の第４実施形態に係る半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る回路シミュレータおよび半導体装置の設計方法について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る回路シミュレータの概略構成を示すブロック図である。
図１において、回路シミュレータには、ＣＰＵなどを含むプロセッサ１、固定的なデータを記憶するＲＯＭ２、プロセッサ１に対してワークエリアなどを提供するＲＡＭ３、人間とコンピュータとの間の仲介を行うヒューマンインターフェース４、外部との通信手段を提供する通信インターフェース５、プロセッサ１を動作させるためのプログラムや各種データを記憶する外部記憶装置６を設けることができ、プロセッサ１、ＲＯＭ２、ＲＡＭ３、ヒューマンインターフェース４、通信インターフェース５および外部記憶装置６、バス７を介して接続されている。
【００１５】
なお、外部記憶装置６としては、例えば、ハードディスクなどの磁気ディスク、ＤＶＤなどの光ディスク、ＵＳＢメモリやメモリカードなどの可搬性半導体記憶装置などを用いることができる。また、ヒューマンインターフェース４としては、例えば、入力インターフェースとしてキーボードやマウス、出力インターフェースとしてディスプレイやプリンタなどを用いることができる。また、通信インターフェース５としては、例えば、インターネットやＬＡＮなどに接続するためのＬＡＮカードやモデムやルータなどを用いることができる。
【００１６】
ここで、外部記憶装置６には、電界効果トランジスタのインパクトイオン化電流Ｉｉｉを算出させるインパクトイオン化電流計算プログラム６ａがインストールされている。そして、インパクトイオン化電流計算プログラム６ａには、ドレイン横方向電界設定関数６ｂが組み込まれている。このドレイン横方向電界設定関数６ｂでは、ドレイン横方向電界Ｅｄの計算に用いられる飽和ソース−ドレイン電圧Ｖｄｓａｔがソース−ゲート電圧Ｖｇｓおよびソース−ドレイン電圧Ｖｄｓの関数にて与えられている。また、ドレイン横方向電界設定関数６ｂでは、ドレイン横方向電界の特性長λをソース−ゲート電圧Ｖｇｓおよびソース−ドレイン電圧Ｖｄｓの関数にて与えることができる。
【００１７】
具体的には、Ｇ（Ｖｇｓ，Ｖｄｓ）、Ｆ（Ｖｇｓ，Ｖｄｓ）、λ１（Ｖｇｓ，Ｖｄｓ）およびλ２（Ｖｇｓ，Ｖｄｓ）がＶｇｓとＶｄｓの関数であるとすると、インパクトイオン化電流Ｉｉｉは、以下の式で与えことができる。なお、以下の（２）式において、αおよびβはフィッティングパラメータとした。
【数２】
2011198948.tif 000004
【００１８】
なお、以上の（２）式において、Ｇ（Ｖｇｓ，Ｖｄｓ）≡Ｆ（Ｖｇｓ，Ｖｄｓ）のようにならなければならないが、合わせ込みに柔軟性を持たせるために、Ｇ（Ｖｇｓ，Ｖｄｓ）とＦ（Ｖｇｓ，Ｖｄｓ）とが異なることも許容される関数とした。また、ソース−ドレイン電圧Ｖｄｓが低い領域またはソース−ゲート電圧Ｖｇｓが高い領域でのドレイン横方向電界Ｅｄの複雑な変化を再現するために、（１）式の初期の定式化ではソース−ゲート電圧Ｖｇｓのみの関数になるはずのＧ（Ｖｇｓ，Ｖｄｓ）とＦ（Ｖｇｓ，Ｖｄｓ）をソース−ゲート電圧Ｖｇｓとソース−ドレイン電圧Ｖｄｓの両方を変数とする関数とした。
【００１９】
そして、インパクトイオン化電流計算プログラム６ａがプロセッサ１にて実行されると、上式に従ってインパクトイオン化電流Ｉｉｉが算出され、ヒューマンインターフェース４を介して人間に提示される。
【００２０】
なお、プロセッサ１に実行させるインパクトイオン化電流計算プログラム６ａは、外部記憶装置６に格納しておき、プログラムの実行時にＲＡＭ３に読み込むようにしてもよいし、インパクトイオン化電流計算プログラム６ａをＲＯＭ２に予め格納しておくようにしてもよいし、通信インターフェース５を介してインパクトイオン化電流計算プログラム６ａを取得するようにしてもよい。
【００２１】
ここで、電界効果トランジスタの飽和ソース−ドレイン電圧Ｖｄｓａｔは、ソース-ゲート電圧Ｖｇｓの増大とともに徐々に増大し、Ｖｇｓ−Ｖｔｈ＞Ｖｄｓの領域では定数に近づく。ただし、Ｖｔｈは電界効果トランジスタのしきい値電圧である。
【００２２】
このため、ドレイン横方向電界Ｅｄの計算に用いられる飽和ソース−ドレイン電圧Ｖｄｓａｔをソース−ゲート電圧Ｖｇｓおよびソース−ドレイン電圧Ｖｄｓの関数にて与えることにより、ソース−ドレイン電圧が低い場合に、ソース−ゲート電圧Ｖｇｓが高くなった場合においても、ドレイン横方向電界Ｅｄが小さくなり過ぎるのを防止することができる。
【００２３】
この結果、トランジスタのゲート長が０．１ｕｍ以下に微細化された場合において、ソース−ゲート電圧Ｖｇｓが大きくなっても、インパクトイオン化電流Ｉｉｉが下がらずに単調増大する現象に対応させることができ、ソース−ゲート電圧Ｖｇｓとソース−ドレイン電圧Ｖｄｓの様々な組み合わせに対して、インパクトイオン化電流Ｉｉｉを広い範囲で精度よく再現させることができる。
【００２４】
なお、上述した（１）式の初期の定式化からのソース−ゲート電圧Ｖｇｓが高い領域でのドレイン横方向電界Ｅｄの過小見積りを補正するという観点から、Ｇ（Ｖｇｓ，Ｖｄｓ）とＦ（Ｖｇｓ，Ｖｄｓ）は以下の（３）式および（４）式にて与えることが好ましい。
【００２５】
【数３】
2011198948.tif 000005
【００２６】
ただし、ξおよびηはフィッティングパラメータである。また、ｆ（Ｖｇｓ，Ｖｄｓ）とｇ（Ｖｇｓ，Ｖｄｓ）は双方ともＶｇｓに対して単調に増加し、Ｖｄｓに対して単調に減少する関数とした。この関数形と、その中のパラメータを状況に応じて調整することで、必要とする任意の範囲でインパクトイオン化電流Ｉｉｉを精度よく再現することが可能である。
【００２７】
なお、パラメータの調整を容易化するために、ｆ（Ｖｇｓ，Ｖｄｓ）およびｇ（Ｖｇｓ，Ｖｄｓ）としては、例えば、以下の（５）式および（６）式のような多項式を使用し、λ１（Ｖｇｓ，Ｖｄｓ）およびλ２（Ｖｇｓ，Ｖｄｓ）は定数とすることが好ましい。
【数４】
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【数５】
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【００２８】
以上のような関数を回路シミュレーション用のトランジスタモデルあるいは信頼性回路シミュレーション装置にインパクトイオン化電流計算式として組み込むことで、実測値を精度よく再現するインパクトイオン化電流を回路シミュレーションによって計算することが可能となり、ホットキャリアによるトランジスタの駆動力の劣化を精度よく見積もることができる。
【００２９】
（第２実施形態）
図２は、本発明の第２実施形態に係るインパクトイオン化電流の算出に用いられる関数のフィッティングパラメータの調整方法を示す図である。なお、図２の例では、Ｉｉｉ／Ｉｄｓ×１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝対１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝の対数プロットを示した。
図２において、計算を簡易化するために、以下の（７）式に示すように、（５）式および（６）式を３次の多項式で表したものとする。
【００３０】
【数６】
2011198948.tif 000008
ただし、ａ（ａ≧０）、ｂ（ｂ≧０）およびｃｎ（ｃｎ≧０）はフィッティングパラメータである。
【００３１】
そして、この多項式をつかって、Ｉｉｉ／Ｉｄｓ×１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝対１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝がほぼ一直線上に並ぶように、フィッティングパラメータａ、ｂ、ｃ１、ｃ２、ｃ３、Ｂを調整することができる。
【００３２】
例えば、図２に示すように、ξ＝１、η＝１、ａ＝１．５、ｂ＝２．７、ｃ１＝０．０４、ｃ２＝０．０１、ｃ３＝０．００８、Ｂ＝１７とすることにより、Ｉｉｉ／Ｉｄｓ×１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝対１／｛（Ｖｄｓ−Ｖｄｓａｔ）＋ｆ（Ｖｇｓ，Ｖｄｓ）｝をほぼ一直線上に並べることができる。
【００３３】
なお、ドレイン電流Ｉｄｓおよびインパクトイオン化電流Ｉｉｉは実測値を用いることができる。ただし、ドレイン電流Ｉｄｓは、実測値を再現可能なシミュレーションにて求めるようにしてもよい。この時、ドレイン電流Ｉｄｓは、インパクトイオン化電流Ｉｉｉが再現される所望のソース−ゲート電圧Ｖｇｓとソース−ドレイン電圧Ｖｄｓの領域に渡って求められる。
【００３４】
次に、これらのフィッティングパラメータａ、ｂ、ｃ１、ｃ２、ｃ３、Ｂを使ってインパクトイオン化電流Ｉｉｉを再現するために、インパクトイオン化電流Ｉｉｉ対ソース−ゲート電圧Ｖｇｓをソース−ドレイン電圧Ｖｄｓごとにプロットし、さらに実測値と計算値とを重ね書きする。
【００３５】
次に、モデル全体のフィッティングパラメータＡを調整する。例えば、Ｖｇｓ＝２．０Ｖ、Ｖｄｓ＝２．７Ｖの時のインパクトイオン化電流Ｉｉｉ（Ａ／ｕｍ）が実測値とモデル計算値とで一致するように調整すると、Ａ＝０．０７３２となる。
【００３６】
図３は、ソース−ドレイン電圧Ｖｄｓをパラメータとした時の図１の回路シミュレータで算出したインパクトイオン化電流Ｉｉｉとソース−ゲート電圧Ｖｇｓとの関係を実測値と比較して示す図である。
図３において、本発明の実施形態では、Ｖｇｓが高くＶｄｓが比較的低い領域でのインパクトイオン化電流Ｉｉｉの計算値が精度よく再現されている。
【００３７】
これに対して、（１）式でインパクトイオン化電流Ｉｉｉを計算すると、ソース−ゲート電圧Ｖｇｓが大きい領域では、実測値に対してインパクトイオン化電流Ｉｉｉが次第に小さくなる方に外れることが判る。
【００３８】
（第３実施形態）
図４は、本発明の第３実施形態に係る回路設計方法を示すフローチャートである。
図４において、合わせ込みを行う（Ｖｇｓ，Ｖｄｓ）領域のインパクトイオン化電流Ｉｉｉのテーブルを作成する（ステップＳ１）。また、単体トランジスタのスパイスシミュレーションを行うことで、合わせ込みを行うソース−ドレイン電圧Ｖｄｓごとにドレイン電流Ｉｄｓとソース−ゲート電圧Ｖｇｓとの関係を計算する（ステップＳ２）。そして、ステップＳ１、Ｓ２で得られた結果からインパクトイオン化電流Ｉｉｉの合わせ込みを行う（ステップＳ３）。
【００３９】
次に、劣化を見積る動作可能な回路でスパイスシミュレーションを行うことで、ソース−ゲート電圧Ｖｇｓ、ソース−ドレイン電圧Ｖｄｓおよびドレイン電流Ｉｄｓの波形を求める（ステップＳ４）。
【００４０】
次に、ソース−ゲート電圧Ｖｇｓ、ソース−ドレイン電圧Ｖｄｓおよびドレイン電流Ｉｄｓの波形に対してインパクトイオン化電流Ｉｉｉの波形を決定する（ステップＳ５）。
【００４１】
次に、インパクトイオン化電流Ｉｉｉの波形とトランジスタ劣化モデルに基づいてドレイン電流Ｉｄｓおよびしきい値電圧Ｖｔｈの劣化を計算する（ステップＳ６）。
【００４２】
次に、劣化後のドレイン電流Ｉｄｓおよびしきい値電圧Ｖｔｈを再現するようにスパイスパラメータを調整する（ステップＳ７）。
【００４３】
次に、劣化計算後の回路シミュレーションを実施し、動作しない場合は、回路レイアウトを修正する（ステップＳ８〜Ｓ１０）。そして、ステップＳ４〜Ｓ１０の処理をステップＳ９で回路が動作するようになるまで繰り返す。
【００４４】
これにより、半導体集積回路を構成する電界効果トランジスタの微細化が進んだ場合においても、ホットキャリアによる電界効果トランジスタの駆動力の劣化を精度よく見積もることができ、このホットキャリアによる劣化を予め考慮した設計の適正化を図ることできる。
【００４５】
（第４実施形態）
図５は、本発明の第４実施形態に係る半導体装置の製造方法を示す図である。
図５において、回路シミュレータ１１には、図１のインパクトイオン化電流計算プログラム６ａに従ってインパクトイオン化電流Ｉｉｉを計算するインパクトイオン化電流算出部１１ａが設けられている。また、回路シミュレータ１１には、インパクトイオン化電流Ｉｉｉに基づいて電界効果トランジスタの劣化を検証する劣化検証部１１ｂを設けるようにしてもよいし、電界効果トランジスタが正常に動作するかどうかを検証する動作検証部１１ｃを設けるようにしてもよい。
【００４６】
そして、ＣＡＤシステム１２において、半導体集積回路の設計レイアウトデータ１４が作成され、回路シミュレータ１１に送られる。ここで、設計レイアウトデータ１４は、例えば、半導体集積回路のアクティブ領域パターン１６やゲート電極パターン１５のレイアウトを指定することができる。そして、インパクトイオン化電流算出部１１ａにおいて、この設計レイアウトデータ１４にて指定される電界トランジスタのインパクトイオン化電流Ｉｉｉが計算される。
【００４７】
そして、劣化検証部１１ｂにおいて、インパクトイオン化電流算出部１１ａにて計算されたインパクトイオン化電流Ｉｉｉに基づいて電界効果トランジスタの劣化が検証される。さらに、動作検証部１１ｃにおいて、電界効果トランジスタの劣化後に電界効果トランジスタが正常に動作するかどうかが検証される。
【００４８】
そして、電界効果トランジスタの劣化後に電界効果トランジスタが正常に動作しない場合、ＣＡＤシステム１２において、電界効果トランジスタの劣化後に電界効果トランジスタが正常に動作するように設計レイアウトデータ１４が修正される。
【００４９】
そして、マスクデータ作成部１３において、修正後の設計レイアウトデータ１４で指定されるレイアウトパターンに対応したマスクデータが作成される。そして、フォトマスクＭには、マスクデータ作成部１３にて作成されたマスクデータで特定されるマスクパターンが遮光膜Ｈにて形成される。
【００５０】
一方、半導体基板Ｋ上にはゲート絶縁膜Ｚを介して多結晶シリコン層Ｔが形成され、多結晶シリコン層Ｔ上にはレジスト膜Ｒが塗布されている。そして、フォトマスクＭを介してレジスト膜Ｒの露光が行われた後、レジスト膜Ｒが現像されることで、レジストパターンＰが多結晶シリコン層Ｔ上に形成される。
【００５１】
そして、レジストパターンＰをマスクとして多結晶シリコン層Ｔのエッチングが行われることで、修正後の設計レイアウトデータ１４の中で指定されるゲート電極パターン１５に対応したゲート電極Ｂが半導体基板Ｋ上に形成される。そして、アッシングなどの方法でゲート電極Ｂ上からレジストパターンＰが除去された後、ゲート電極Ｂをマスクとして半導体基板Ｋに不純物が注入されることで不純物拡散層Ｆが形成され、電界効果トランジスタが半導体基板Ｋ上に形成される。
【００５２】
ここで、インパクトイオン化電流Ｉｉｉに基づいて電界効果トランジスタの劣化を検証し、電界効果トランジスタの劣化後に電界効果トランジスタが正常に動作するように設計レイアウトデータ１４を修正することにより、電界効果トランジスタの信頼性を向上させることができる。
【符号の説明】
【００５３】
１  プロセッサ、２  ＲＯＭ、３  ＲＡＭ、４  ヒューマンインターフェース、５  通信インターフェース、６  外部記憶装置、６ａ  インパクトイオン化電流計算プログラム、６ｂ  ドレイン横方向電界設定関数、７  バス、１１  回路シミュレータ、１１ａ  インパクトイオン化電流算出部、１１ｂ  劣化検証部、１１ｃ  動作検証部、１２  ＣＡＤシステム、１３  マスクデータ作成部、１４  設計レイアウトデータ、１５  ゲート電極パターン、１６  アクティブ領域パターン、Ｋ  半導体基板、Ｚ  ゲート絶縁膜、Ｔ  多結晶シリコン層、Ｒ  レジスト膜、Ｍ  フォトマスク、Ｈ  遮光膜、Ｐ  レジストパターン、Ｂ  ゲート電極、Ｆ  不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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