(57)【要約】【課題】従来の半導体記憶装置では、小さな回路規模で負荷トランジスタに対する負荷テストを行うことができない問題があった。【解決手段】本発明の半導体記憶装置は、データを保持する複数のＳＲＡＭセル（３０、３１等）と、複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対（ＢＬ０Ｔ、ＢＬ０Ｂ等）と、複数のビット線対に接続され、列選択信号に応じて１つが導通状態となる複数の列選択スイッチ（ＹＳ０Ｔ、ＹＳ０Ｂ等）と、複数の列選択スイッチに接続される共通ビット線対（ＢＬＣＴ、ＢＬＣＢ）と、共通ビット線対に接続され、ＳＲＡＭセルに対してデータの書き込みを行うライトアンプ５１と、共通ビット線対に接続され、テスト制御信号ＴＥＳＴに応じて所定の電流を共通ビット線対から引き抜くソフトライト回路１０、１１と、を有する。【選択図】図１
2011159332.tif 000002
【特許請求の範囲】
【請求項１】
格子状に配置され、データを保持する複数のＳＲＡＭセルと、
前記複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対と、
前記複数のビット線対に接続され、列選択信号に応じて１つが導通状態となる複数の列選択スイッチと、
前記複数の列選択スイッチに接続される共通ビット線対と、
前記共通ビット線対に接続され、前記ＳＲＡＭセルに対してデータの書き込みを行うライトアンプと、
前記共通ビット線対に接続され、テスト制御信号に応じて所定の電流を前記共通ビット線対から引き抜くソフトライト回路と、
を有する半導体記憶装置。
【請求項２】
前記ソフトライト回路は、
前記共通ビット線対の一方のビット線と接地端子との間に接続される第１のＮＭＯＳトランジスタと、
前記共通ビット線対の他方のビット線と前記接地端子との間に接続される第２のＮＭＯＳトランジスタと、を有し、
前記第１、第２のＮＭＯＳトランジスタは、前記テスト制御信号がイネーブル状態を示す場合において活性化されるＳＲＡＭセルのセル内部ノードのうちハイレベルを保持するセル内部ノードが接続されるビット線に接続されるいずれか一方が前記テスト制御信号に応じて導通状態となる請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のＮＭＯＳトランジスタのゲートには、前記テスト制御信号及び前記テストデータの論理積値が入力され、
前記第２のＮＭＯＳトランジスタのゲートには、前記テスト制御信号及び前記テストデータの反転値の論理積値が入力される請求項２に記載の半導体記憶装置。
【請求項４】
前記ソフトライト回路は、前記ライトアンプに対応して設けられる請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記複数のビット線対のそれぞれに対して設けられ、プリチャージ制御信号に基づき、対応するビット線対をハイレベル電圧でプリチャージする複数のプリチャージ回路を有する請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記テスト制御信号は、前記ＳＲＡＭセルのテストを実行している期間のうち、テストデータの書き込み処理の後かつ前記ＳＲＡＭセルからのデータの読み出し処理の前に設定されるソフトライト期間に前記ソフトライト回路を活性化させる請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ライトアンプは、前記テスト制御信号が前記ソフトライト回路を活性化させる状態において、出力端子をハイインピーダンス状態とする請求項６に記載の半導体記憶装置。
【請求項８】
前記ＳＲＡＭセルは、電源端子側に設けられるＰＭＯＳトランジスタと接地端子側に設けられるＮＭＯＳトランジスタとが直列に接続された第１、第２のインバータを有し、
前記第１のインバータの入力端子が前記第２のインバータの出力端子に接続され、
前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続され、
前記第１のインバータの出力端子がビット線対を構成する一方のビット線に接続され、
第２のインバータの出力端子が前記ビット線対を構成する他方のビット線に接続される請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＳＲＡＭ（Static Random Access Memory）をメモリセルとする半導体記憶装置に関する。
【背景技術】
【０００２】
近年半導体装置では、実装面積の削減及び性能の向上を実現するために、ＣＰＵ等が利用するメモリをＣＰＵ等と同じ半導体基板上形成することが行われている。また、ＣＰＵ等の高機能化及びソフトウェアの高機能化にと伴い、メモリ容量が増大している。そのため、メモリが混載される半導体装置では、メモリの品質が半導体装置の品質を決めるまでに至っている。そのため、メモリの品質を確保するために、メモリに対するテストが強化されている。
【０００３】
メモリ混載ＩＣでは、メモリとしてＳＲＡＭが用いられる。このＳＲＡＭは、２つのインバータの入力端子及び出力端子が互いに接続された構成を有する。また、ＳＲＡＭでは、インバータにおいて電源端子側に配置されるＰＭＯＳトランジスタを負荷素子として用いる。つまり、ＳＲＡＭにおけるＰＭＯＳトランジスタは、メモリセル内のセル内部ノードを高電位（例えば電源電圧）に保持するために用いられる。そのため、ＳＲＡＭのメモリセルを構成するＰＭＯＳトランジスタは、ＮＭＯＳトランジスタよりも駆動能力が低く、すなわち素子感度が低く設定される。このようなことから、ＳＲＡＭではＰＭＯＳトランジスタの駆動能力が適切なものであるか否かをテストすることが困難である問題があった。
【０００４】
そこで、特許文献１にＳＲＡＭのＰＭＯＳトランジスタの駆動能力をテストする半導体記憶装置の一例が開示されている。特許文献１に記載の半導体記憶装置１００のブロック図を図８に示す。半導体記憶装置１００は、ビット線ＢＬ０Ｔとビット線ＢＬ０Ｂとにより構成される第１のビット線対と、ビット線ＢＬ１Ｔとビット線ＢＬ１Ｂとにより構成される第２のビット線対とを有する。そして、第１のビット線対には、ソフトライト回路１０１、１０２、プリチャージ回路１０３及びメモリセル１２０、１２１が接続される。第２のビット線対には、ソフトライト回路１１１、１１２、プリチャージ回路１１３及びメモリセル１３０、１３１が接続される。第１のビット線対は、ビット線ＢＬ０Ｔに設けられる列選択スイッチＹＳ０Ｔと、ビット線ＢＬ０Ｂに設けられる列選択スイッチＹＳ０Ｂと、を介して共通ビット線対に接続される。第２のビット線対は、ビット線ＢＬ１Ｔに設けられる列選択スイッチＹＳ１Ｔと、ビット線ＢＬ１Ｂに設けられる列選択スイッチＹＳ１Ｂと、を介して共通ビット線対に接続される。共通ビット線対には、ライトアンプ１４１及びセンスアンプ１４２が接続される。
【０００５】
ここで、半導体記憶装置１００の動作について説明する。ここでは、テスト対象のメモリセルとしてメモリセル１２０が選択された例について説明する。まず、メモリセル１２０が正常な場合のテスト動作を示すタイミングチャートを図９に示す。図９に示すように、半導体記憶装置１００では、タイミングｔ２１〜ｔ２２において、テストデータとして０を書き込む。これにより、ビット線ＢＬ０Ｔはロウレベルになり、ビット線ＢＬ０Ｂはハイレベルとなる。そして、メモリセル１２０内においてビット線ＢＬ０Ｔに接続されるセル内部ノードＣＮＤＴはビット線ＢＬ０Ｔの電位に応じてロウレベルになる。また、メモリセル１２０内においてビット線ＢＬ０Ｂに接続されるセル内部ノードＣＮＤＢはビット線ＢＬ０Ｂの電位に応じてハイレベルになる。
【０００６】
そして、タイミングｔ２３〜ｔ２４において、メモリセル１２０のＰＭＯＳトランジスタ（例えば、負荷トランジスタ）に対する負荷テストが行われる。負荷テストでは、テスト制御信号ＴＥＳＴがハイレベルになり、また、テストデータとして、書き込みデータとは異なる論理レベルのデータが指定される。このとき、メモリセル１２０が仕様の範囲内の性能を有している場合、メモリセル１２０のＰＭＯＳトランジスタはソフトライト回路１０２による引き抜き電流にかかわらずセル内部ノードＣＮＤＢの電圧を維持する。従って、セル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルは変化しない。そして、タイミングｔ２５〜ｔ２６の読み出し期間に、書き込まれたテストデータと同じデータが読み出される。なお、タイミングｔ２３〜ｔ２４の負荷テスト期間は、書き込み制御信号ＷＲＩＴＥをロウレベルとしてライトアンプ１４１を不活性状態とする。
【０００７】
一方、不良を有するメモリセル１２０をテストする場合のテスト動作を示すタイミングチャートを図１０に示す。図１０に示すように、この場合、タイミングｔ２３〜ｔ２４の負荷テスト期間中にメモリセル１２０のＰＭＯＳトランジスタはソフトライト回路１０２による引き抜き電流よりセル内部ノードＣＮＤＢの電圧を維持することができず、セル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルが反転する。これは、メモリセル１２０のＰＭＯＳトランジスタの駆動能力が仕様よりも低いため、ＰＭＯＳトランジスタがセル内部ノードの電圧を維持できないためである。そのため、タイミングｔ２５〜ｔ２６の読み出し期間に、書き込んだテストデータとは異なる論理レベルのデータが読み出される。
【０００８】
つまり、特許文献１に記載の半導体記憶装置１００では、ソフトライト回路１０１、１０２、１１１、１１２によりメモリセルの負荷トランジスタ（例えば、ＰＭＯＳトランジスタ）に意図的に負荷を与えることで、低感度なＰＭＯＳトランジスタの駆動能力テストを実施している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２６３９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の半導体記憶装置１００では、ソフトライト回路がビット線対毎に設けられており、回路面積が増大する問題がある。特に、近年では、メモリセルの数の増大に伴いビット線対の数も膨大になってきており、ソフトライト回路の追加による回路規模の増加が無視できない問題になっている。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体記憶装置は、格子状に配置され、データを保持する複数のＳＲＡＭセルと、前記複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対と、前記複数のビット線対に接続され、列選択信号に応じて１つが導通状態となる複数の列選択スイッチと、前記複数の列選択スイッチに接続される共通ビット線対と、前記共通ビット線対に接続され、前記ＳＲＡＭセルに対してデータの書き込みを行うライトアンプと、前記共通ビット線対に接続され、テスト制御信号に応じて所定の電流を前記共通ビット線対から引き抜くソフトライト回路と、を有する。
【００１２】
本発明にかかる半導体記憶装置は、複数のビット線対が接続される共通ビット線対に対応してソフトライト回路を有する。これにより、本発明にかかる半導体記憶装置は、従来の半導体記憶装置に比べてソフトライト回路の数を削減することができる。
【発明の効果】
【００１３】
本発明にかかる半導体記憶装置は、ソフトライト回路による負荷テスト機能を追加しながら回路面積の増大を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】実施の形態１にかかるメモリセルの回路図である。
【図３】実施の形態１にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートある。
【図４】実施の形態１にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートある。
【図５】実施の形態２にかかる半導体記憶装置において用いられるライトアンプの回路図である。
【図６】実施の形態２にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートある。
【図７】実施の形態２にかかる半導体記憶装置における負荷テストの動作を示すタイミングチャートある。
【図８】特許文献１に記載の半導体記憶装置のブロック図である。
【図９】特許文献１に記載の半導体記憶装置における負荷テストの動作を示すタイミングチャートである。
【図１０】特許文献１に記載の半導体記憶装置における負荷テストの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態１にかかる半導体記憶装置１のブロック図を図１に示す。なお、半導体記憶装置１は、メモリ機能のみを有する構成とするが、半導体記憶装置１は、ＣＰＵ等の他の回路と共に１つの半導体基板上に搭載されるものであってもよい。また、以下において説明する半導体記憶装置１は、４つのメモリセルを有するものを例に説明するが、実際の半導体装置ではメモリは、２５６ｋｂｙｔｅ程度又はそれ以上の容量を有するものとする。
【００１６】
図１に示すように、半導体記憶装置１は、ソフトライト回路１０、１１、プリチャージ回路２０、２１、メモリセル３０、３１、４０、４１、ライトアンプ５１、センスアンプ５２、列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂ、ＹＳ１Ｔ、ＹＳ１Ｂを有する。また、半導体記憶装置１では、ビット線ＢＬ０Ｔ、ＢＬ１Ｔにより第１のビット線対を構成し、ビット線ＢＬ１Ｔ、ＢＬ１Ｂにより第２のビット線対を構成する。さらに、半導体記憶装置１は、共通ビット線ＢＬＣＴ、ＢＬＣＢにより構成される。共通ビット線対を有する。共通ビット線対は、一端にライトアンプ５１の出力端子及びセンスアンプの入力端子が接続され、他端に第１、第２のビット線対が列選択スイッチを介して接続されるものである。
【００１７】
ソフトライト回路１０、１１は、共通ビット線対に設けられ、テスト制御信号に応じて所定の電流を前記共通ビット線対から引き抜く。より具体的には、ソフトライト回路１０は、共通ビット線ＢＬＣＴと接地端子との間に設けられ、共通ビット線ＢＬＣＴから電流を引き抜く、ソフトライト回路１１は、共通ビット線ＢＬＣＢと接地端子との間に設けられ、共通ビット線ＢＬＣＢから電流を引き抜く。
【００１８】
また、ソフトライト回路１０は、入力データＤｉｎの反転値Ｄｉｎｂとテスト制御信号ＴＥＳＴとの論理積値がイネーブル状態を示す場合（本実施の形態ではハイレベル）に共通ビット線対からの電流の引き抜きを行う。ソフトライト回路１１は、入力データＤｉｎとテスト制御信号ＴＥＳＴとの論理積値がイネーブル状態を示す場合（本実施の形態ではハイレベル）に共通ビット線対からの電流の引き抜きを行う。これは、入力データＤｉｎが１の場合にビット線ＢＬ０Ｔがハイレベルになり、入力データＤｉｎが０の場合にビット線ＢＬ０Ｂがハイレベルになることに起因するものである。つまり、入力データＤｉｎが１の場合にハイレベルになる共通ビット線に接続されるソフトライト回路は、入力データＤｉｎが０かつテスト制御信号ＴＥＳＴがハイレベルの場合に活性化される設定であればよい。また、入力データＤｉｎが０の場合にハイレベルになる共通ビット線に接続されるソフトライト回路は、入力データＤｉｎが１かつテスト制御信号ＴＥＳＴがハイレベルの場合に活性化される設定であればよい。
【００１９】
また、ソフトライト回路１０、１１の電流引き抜き能力は、ライトアンプ５１よりも低く、かつ、メモリセルの負荷トランジスタの仕様上の電流駆動能力よりも高く設定される。
【００２０】
ソフトライト回路１０、１１は、メモリセルの負荷トランジスタとは逆の導電型を有するトランジスタにより構成される。つまり、本実施の形態では、ソフトライト回路１０、１１は、第１、第２のＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮ０１、Ｎ０２）により構成される。ＮＭＯＳトランジスタＮ０１は、ドレインが共通ビット線ＢＬＣＴに接続され、ソースが接地端子に接続され、ゲートに入力データＤｉｎの反転値とテスト制御信号ＴＥＳＴとの論理積値が入力される。ＮＭＯＳトランジスタＮ０２は、ドレインが共通ビット線ＢＬＣＢに接続され、ソースが接地端子に接続され、ゲートに入力データＤｉｎとテスト制御信号ＴＥＳＴとの論理積値が入力される。本実施の形態では、ＮＭＯＳトランジスタＮ０１、Ｎ０２の電流駆動能力は、ゲート長を調節することで設定するものとする。
【００２１】
列選択スイッチＹＳ０Ｔ、ＹＳ０Ｂは、第１のビット線対と共通ビット線対との間に接続され、列選択信号Ｙ０に応じて導通状態となる。列選択スイッチＹＳ１Ｔ、ＹＳ１Ｂは、第２のビット線対と共通ビット線対との間に接続され、列選択信号Ｙ１に応じて導通状態となる。
【００２２】
プリチャージ回路２０、２１は、プリチャージ制御信号ＰＲＢの論理レベルに応じて接続先のビット線の電位をプリチャージ電圧にプリチャージする。より具体的には、プリチャージ回路２０、２１は、プリチャージ制御信号ＰＲＢがハイレベルの場合は無効化され、プリチャージ制御信号ＰＲＢがロウレベルの場合にビット線対をプリチャージ電圧（例えば、電源電圧）でプリチャージする。プリチャージ回路は、ビット線対毎に設けられる。本実施の形態では、プリチャージ回路２０が第１のビット線対に設けられ、プリチャージ回路２１が第２のビット線対に設けられる。なお、プリチャージ制御信号ＰＲＢは、半導体記憶装置１内に設けられるプリチャージ制御回路（不図示）が出力するものである。また、半導体記憶装置１では、プリチャージ回路２０、２１を読み出し動作及び書き込み動作の前の期間において活性化させる。
【００２３】
プリチャージ回路２０は、ＰＭＯＳトランジスタＰ０１、Ｐ０２を有する。ＰＭＯＳトランジスタＰ０１、Ｐ０２のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ０１のドレインはビット線ＢＬ０Ｔに接続される。ＰＭＯＳトランジスタＰ０２のドレインはビット線ＢＬ０Ｂに接続される。また、ＰＭＯＳトランジスタＰ０１、Ｐ０２のゲートにはプリチャージ制御信号ＰＲＢが与えられる。
【００２４】
プリチャージ回路２１は、ＰＭＯＳトランジスタＰ１１、Ｐ１２を有する。ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１１のドレインはビット線ＢＬ１Ｔに接続される。ＰＭＯＳトランジスタＰ１２のドレインはビット線ＢＬ１Ｂに接続される。また、ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲートにはプリチャージ制御信号ＰＲＢが与えられる。
【００２５】
メモリセル３０、３１、４０、４１は、半導体記憶装置１においてデータを保持する記憶部である。メモリセル３０、４０にはワード選択信号ＷＬ０が接続され、メモリセル３１、４１にはワード選択信号ＷＬ１が接続される。メモリセル３０、３１、４０、４１は、ワード選択信号の論理レベルに応じて活性状態と非活性状態とが切り替わる。また、メモリセル３１、３１は、ビット線ＢＬ０Ｔ、ＢＬ０Ｂを介してデータの入出力が行われ、メモリセル４０、４１は、ビット線ＢＬ１Ｔ、ＢＬ１Ｂを介してデータの入出力が行われる。本実施の形態ではメモリセル３０、３１、４０、４１としてＳＲＡＭ（Static Random Access Memory）を用いる。このメモリセルの詳細な構成については、後述する。なお、ワード選択信号ＷＬ１、ＷＬ０は、半導体記憶装置１内に設けられるワード制御回路（不図示）により出力される。
【００２６】
ライトアンプ５１は、入力データＤｉｎを受信して、入力データに対応した差動信号により共通ビット線対を駆動する。つまり、ライトアンプ５１は、共通ビット線対に接続され、共通ビット線対に接続されるビット線対のうち導通状態となっている列選択スイッチに対応したビット線対に接続されるＳＲＡＭセルに対してデータの書き込みを行う。なお、実施の形態１ではライトアンプ５１には書き込み制御信号ＷＲＩＴＥが入力されている。そして、ライトアンプ５１は、書き込み制御信号ＷＲＩＴＥの論理レベルに応じて活性状態と非活性状態を切り替える。ライトアンプ５１は、活性状態において共通ビット線対を駆動し、非活性状態において出力端子をハイインピーダンスとする。
【００２７】
センスアンプ５２は、入力が共通ビット線対に接続され、共通ビット線対の電位レベルに応じて出力データＤｏｕｔを出力する。
【００２８】
ここで、メモリセル３０、３１、４０、４１として用いられるＳＲＡＭの回路の一例を図２に示す。メモリセル３０、３１、４０、４１は、同一の回路構成を有するため、図２では、メモリセル３０をメモリセルの一例として示した。図２に示すように、メモリセル３０は、ＰＭＯＳトランジスタＣＰ０、ＣＰ１、ＮＭＯＳトランジスタＣＮ０〜ＣＮ３を有する。ＰＭＯＳトランジスタＣＰ０、ＣＰ１は、負荷トランジスタとして機能する。ＮＭＯＳトランジスタＣＮ０、ＣＮ２は、駆動トランジスタとして機能する。ＮＭＯＳトランジスタＣＮ１、ＣＮ３は、転送トランジスタとして機能する。
【００２９】
ＰＭＯＳトランジスタＣＰ０のソースは電源端子ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＣＮ０のドレインに接続される。ＮＭＯＳトランジスタＣＮ０のソースは接地端子に接続される。また、ＰＭＯＳトランジスタＣＰ０のゲートとＮＭＯＳトランジスタＣＮ０のゲートとは共通に接続される。ＰＭＯＳトランジスタＣＰ１のソースは電源端子ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＣＮ２のドレインに接続される。ＮＭＯＳトランジスタＣＮ２のソースは接地端子に接続される。また、ＰＭＯＳトランジスタＣＰ１のゲートとＮＭＯＳトランジスタＣＮ２のゲートとは共通に接続される。つまり、ＰＭＯＳトランジスタＣＰ０及びＮＭＯＳトランジスタＣＮ０は第１のインバータを構成し、ＰＭＯＳトランジスタＣＰ１及びＮＭＯＳトランジスタＣＮ２は第２のインバータを構成する。
【００３０】
そして、第１のインバータの入力と第２のインバータの出力とが接続され、この接続ノードがセル内部ノードＣＮＤＴを構成する。また、第２のインバータの入力と第２のインバータの出力とが接続され、この接続ノードがセル内部ノードＣＮＤＢを構成する。セル内部ノードＣＮＤＴは、ＮＭＯＳトランジスタＣＮ１を介してビット線ＢＬ０Ｔに接続される。ＮＭＯＳトランジスタＣＮ１のゲートはワード選択信号ＷＬ０に接続される。セル内部ノードＣＮＤＢは、ＮＭＯＳトランジスタＣＮ３を介してビット線ＢＬ０Ｂに接続される。ＮＭＯＳトランジスタＣＮ３のゲートはワード選択信号ＷＬ０に接続される。
【００３１】
メモリセル３０は、ワード選択信号ＷＬ０がハイレベル（例えば、電源電圧よりも高い昇圧電圧）となるとＮＭＯＳトランジスタＣＮ１、ＣＮ３（転送トランジスタ）が導通状態となり、活性状態となる。そして、読み出し期間において活性状態になるとセル内部ノードＣＮＤＴ、ＣＮＤＢに保持している電圧をビット線対に出力する。また、書き込み期間において活性状態になると、ビット線対の電荷に応じてセル内部ノードＣＮＤＴ、ＣＮＤＢの電圧を遷移させる。
【００３２】
また、メモリセル３０は、ワード選択信号ＷＬ０がロウレベル（例えば、接地電圧）となるとＮＭＯＳトランジスタＣＮ１、ＣＮ３（転送トランジスタ）が非導通状態となり、非活性状態となる。つまり、非活性状態ではメモリセル３０は、セル内部ノードＣＮＤＴ、ＣＮＤＢの電圧をビット線対の電位にかかわらず保持する。
【００３３】
続いて、実施の形態１にかかる半導体記憶装置１における負荷テストの動作について説明する。半導体記憶装置１では、上記構成により負荷テストを実施することが可能である。この負荷テストは、メモリセルの負荷トランジスタの電流駆動能力をテストするものである。そして、負荷テストは、メモリセルに対するテストデータの書き込み処理を行うテスト書き込み期間（後述するタイミングｔ１〜ｔ２の期間）と、当該書き込み処理期間の後に設定されるソフトライト期間（後述するタイミングｔ３〜ｔ４の期間）と、ソフトライト期間の後に設定されメモリセルからのテストデータの読み出し処理を行うテスト読み出し期間（後述するタイミングｔ５〜ｔ６の期間）とを有する。負荷テストは、全てのメモリセルに対して行われるものであるが、メモリセルに対する負荷テストは実質的に同じ動作となるため、ここではメモリセル３０に対する負荷テストを一例として説明する。そのため、以下では、説明しないが、列選択信号Ｙ１は常にロウレベルであって、第２のビット線対は共通ビット線対とは切り離された状態となっている。また、ワード選択信号ＷＬ１はロウレベルであって、メモリセル３１は非活性状態に維持されているものとする。
【００３４】
まず、メモリセル３０に対する負荷テスト時の半導体記憶装置１の動作を示すタイミングチャートを図３に示す。図３は、メモリセル３０が良品であった場合の負荷テストの動作を示すものである。
【００３５】
図３に示す例では、タイミングｔ１から負荷テストが行われる。タイミングｔ１より前の期間では、書き込み制御信号ＷＩＲＴＥがロウレベルであることからライトアンプ５１が非活性状態となる。また、プリチャージ制御信号ＰＲＢがロウレベルであることかプリチャージ回路２０が活性化され、第１のビット線対をプリチャージする。このプリチャージにより、ビット線ＢＬ０Ｔ、ＢＬ０Ｂはハイレベルとなる。また、列選択信号Ｙ０がロウレベルであることから、第１のビット線対は共通ビット線対と切り離された状態となる。また、ワード選択信号ＷＬ０がロウレベルであることから、メモリセル３０は非活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと切り離された状態となる。つまり、セル内部ノードＣＮＤＴ、ＣＮＤＢは、プリチャージ動作にかかわらず電圧レベルが維持される。
【００３６】
そして、タイミングｔ１において書き込み制御信号ＷＩＲＴＥがハイレベルになると、ライトアンプ５１が活性状態となる。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路２０が非活性状態に移行する。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。つまり、タイミングｔ１では、ライトアンプ５１がテストデータ（例えば、入力データＤｉｎ）に基づき、例えばデータ０に基づき共通ビット線対を駆動することでビット線ＢＬ０Ｔをロウレベル、ビット線ＢＬ０Ｂをハイレベルとし、当該ビット線対の値に応じてセル内部ノードＣＮＤＴがロウレベルに遷移し、セル内部ノードＣＮＤＢがハイレベルに遷移する。このタイミングｔ１では、テスト制御信号ＴＥＳＴは、ロウレベルであり、ソフトライト回路１０、１１は、非活性状態とされる。
【００３７】
そして、タイミングｔ２において書き込み処理が終了する。そのため、書き込み制御信号ＷＲＩＴＥ、プリチャージ制御信号ＰＲＢ、列選択信号Ｙ０、ワード選択信号ＷＬ０はロウレベルに遷移する。これにより、ライトアンプ５１が非活性状態に遷移し、第１のビット線対と共通ビット線対が切り離され、ビット線ＢＬ０Ｔ、ＢＬ０Ｂが共にハイレベルにプリチャージされる。一方、セル内部ノードＣＮＤＴ、ＣＮＤＢは、ビット線対とは切り離されるため、セル内部ノードＣＮＤＴはロウレベルに維持され、セル内部ノードＣＮＤＢはハイレベルに維持される。
【００３８】
続いて、タイミングｔ３〜ｔ４の期間に負荷の印加が行われる。タイミングｔ３〜ｔ４の期間では、書き込み制御信号ＷＩＲＴＥがロウレベルに維持される。これにより、ライトアンプ５１は非活性状態が維持される。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路２０が非活性状態に移行する。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。また、テストデータ（入力データＤｉｎ）がハイレベルかつテスト制御信号ＴＥＳＴがハイレベルになり、ソフトライト回路１１が活性状態とされる。一方、テストデータ（入力データＤｉｎ）がハイレベルかつテスト制御信号ＴＥＳＴがハイレベルであるため、ソフトライト回路１０の非活性状態が維持される。つまり、タイミングｔ３〜ｔ４の期間では、ソフトライト回路１１が共通ビット線対を介してメモリセル３０の負荷トランジスタ（この例では、ＰＭＯＳトランジスタＣＰ１）から電流を引き抜く。このとき、図３に示す例では、メモリセル３０が良品であるため、ハイレベルのセル内部ノードＣＮＤＢが接続されるビット線ＢＬ０Ｂはロウレベルになるが、セル内部ノードＣＮＤＢはハイレベルを維持する。なお、ソフトライト回路１０は非活性状態であるため、セル内部ノードＣＮＤＴに対してソフトライト回路１０の影響はなく、セル内部ノードＣＮＤＴはロウレベルが維持される。
【００３９】
続いて、タイミングｔ４において書き込み処理が終了する。そのため、書き込み制御信号ＷＲＩＴＥ、プリチャージ制御信号ＰＲＢ、列選択信号Ｙ０、ワード選択信号ＷＬ０はロウレベルに遷移する。これにより、ライトアンプ５１が非活性状態に遷移し、第１のビット線対と共通ビット線対が切り離され、ビット線ＢＬ０Ｔ、ＢＬ０Ｂが共にハイレベルにプリチャージされる。一方、セル内部ノードＣＮＤＴ、ＣＮＤＢは、ビット線対とは切り離されるため、セル内部ノードＣＮＤＴはロウレベルに維持され、セル内部ノードＣＮＤＢはハイレベルに維持される。
【００４０】
続いて、タイミングｔ５〜ｔ６の期間に読み出し動作が行われる。読み出し動作では、書き込み制御信号ＷＩＲＴＥがロウレベルに維持される。これにより、ライトアンプ５１は非活性状態が維持される。また、プリチャージ制御信号ＰＲＢがハイレベルになり、プリチャージ回路２０が非活性状態に移行する。また、列選択信号Ｙ０がハイレベルになり、第１のビット線対と共通ビット線対とが接続される。また、ワード選択信号ＷＬ０がハイレベルとなることによりメモリセル３０は活性状態となり、セル内部ノードＣＮＤＴ、ＣＮＤＢはビット線ＢＬ０Ｔ、ＢＬ０Ｂと接続された状態となる。また、テストデータ（入力データＤｉｎ）はロウレベルかつテスト制御信号ＴＥＳＴがロウレベルになり、ソフトライト回路１０、１１が非活性状態とされる。つまり、読み出し動作では、共通ビット線対にセル内部ノードＣＮＤＴ、ＣＮＤＢで保持された電位が伝搬する。そして、センスアンプ５２は、共通ビット線対の電位に基づき出力データを出力する。このとき、図３に示す例では、メモリセル３０が良品であるため、出力データＤｏｕｔとして書き込んだデータ値と同じ値が読み出される。
【００４１】
一方、メモリセル３０が不良品であった場合における半導体記憶装置１の負荷テスト時の動作を示すタイミングチャートを図４に示す。図４に示すように、この場合においても、タイミングｔ３以前の動作は図３に示したタイミングチャートと同じである。そのため、タイミングｔ３以前の動作については、ここでは説明を省略する。
【００４２】
図４に示すように、メモリセル３０が不良品であった場合、最終的な出力データＤｏｕｔの値が、タイミングｔ１〜ｔ２において書き込んだデータとは異なる値となる。これは、タイミングｔ３〜ｔ４において行われる負荷の印加によりセル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルが反転するためである。
【００４３】
そこで、タイミングｔ３以降の半導体記憶装置１の動作について説明する。図４に示す例にいても、書き込み制御信号ＷＲＩＴＥ、プリチャージ制御信号ＰＲＢ、列選択信号Ｙ０、ワード選択信号ＷＬ０、テスト制御信号ＴＥＳＴ、入力データＤｉｎにより決まる半導体記憶装置１の回路の状態は図３に示したものと同じになる。しかし、メモリセル３０が不良であるため、メモリセル３０の負荷トランジスタ（ＰＭＯＳトランジスタＣＰ１）は、ソフトライト回路１１による引き抜き電流を十分に供給できず、セル内部ノードＣＮＤＢの論理レベルが低下する。そして、セル内部ノードＣＮＤＴの論理レベルの低下に伴い、セル内部ノードＣＮＤＢの論理レベルが上昇する。つまり、図４に示す例では、ＰＭＯＳトランジスタＣＰ１の駆動能力が仕様を満たしていないため、ソフトライト回路１１による引き抜き電流により、セル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルが反転しメモリセル３０において保持ししているデータに論理の反転が生じる。
【００４４】
従って、図４に示す例では、タイミングｔ５〜ｔ６の読み出し期間において、タイミングｔ１〜ｔ２において書き込んだテストデータとは異なる出力データＤｏｕｔが読み出される。そして、書き込みデータと読み出しデータとの間に反転が生じていた場合は、負荷トランジスタの駆動能力が仕様を満たしていないとして判定することができる。
【００４５】
上記説明より、実施の形態１にかかる半導体記憶装置１では、共通ビット線対に設けられたソフトライト回路により、メモリセルの負荷トランジスタに対する負荷テストを実施することができる。つまり、半導体記憶装置１は、１つのソフトライト回路によって複数のビット線対に接続されたメモリセルの負荷テストを実施することができる。これにより、半導体記憶装置１では、ソフトライト回路の回路面積を削減することができる。メモリセルの数が増大によりビット線対の数が増大している近年の半導体記憶装置では、ソフトライト回路の数を削減することによる回路面積の削減量は特に大きくなる。
【００４６】
また、別の観点から、ソフトライト回路は、ライトアンプ５１毎に設けられることが好ましい。これは、書き込み動作は、ライトアンプが複数ある場合、複数のライトアンプを並列的に動作させることで行われるためである。ソフトライト回路をライトアンプ毎に設けることで、負荷テストをライトアンプにより決まる処理系統毎に並列して行うことができるためである。
【００４７】
また、半導体記憶装置１では、負荷テスト時にハイレベルの電圧を保持しているセル内部ノードが接続されるソフトライト回路のみを導通状態（活性状態）とする。そのため、テスト対象のメモリセルは、活性化されているソフトライト回路の負荷電流のみに応じて電位の保持又は反転が生じる。つまり、半導体記憶装置１では、共通ビット線対に接続される２つのソフトライト回路の一方のみを動作させることで、精度の高い負荷テストを実行することができる。
【００４８】
実施の形態２
実施の形態１では、ライトアンプ５１の活性状態と非活性状態の切り替えに書き込み制御信号ＷＲＩＴＥを用いた。実施の形態２では、ライトアンプ５１の活性状態と非活性状態の切り替えに書き込み制御信号ＷＲＩＴＥとテスト制御信号ＴＥＳＴを用いる。そこで、以下の説明では、実施の形態２で用いるライトアンプに５１ａの符号を付す。ライトアンプ５１ａは、テスト制御信号ＴＥＳＴがイネーブル状態を示すときに書き込み制御信号ＷＲＩＴＥの状態によらず非活性状態に制御される。
【００４９】
そこで、ライトアンプ５１ａの回路図を図５に示す。図５に示すように、ライトアンプ５１ａは、ＰＭＯＳトランジスタＰ２１、Ｐ２２、ＮＭＯＳトランジスタＮ２１、Ｎ２２、ＮＡＮＤ回路６０、６３、ＮＯＲ回路６１、６４、インバータ６２を有する。
【００５０】
ＮＡＮＤ回路６０は、一方の入力端子に入力データＤｉｎが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥとテスト制御信号ＴＥＳＴの反転値ＴＥＳＴｂとの論理積値（ＷＲＩＴＥ・ＴＥＳＴｂ）が入力される。そして、ＮＡＮＤ回路６０は、２つの入力信号の反転論理和値を出力する。つまり、ＮＡＮＤ回路６０の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、１）であったときに反転値ＴＥＳＴｂが０となるため、書き込み制御信号ＷＲＩＴＥの値によらず０となる。そのため、この場合におけるＮＡＮＤ回路６０の出力値は、入力データＤｉｎの値によらず１（例えば、電源電圧）となる。一方、ＮＡＮＤ回路６０の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがディスイネーブル状態（例えば、０）であったときには反転値ＴＥＳＴｂが１となるため、書き込み制御信号ＷＲＩＴＥの値になる。そのため、この場合におけるＮＡＮＤ回路６０の出力値は、書き込み制御信号ＷＲＩＴＥの値が１であった場合に入力データＤｉｎの反転値となる。
【００５１】
ＮＯＲ回路６１は、一方の入力端子に入力データＤｉｎが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂとテスト制御信号ＴＥＳＴとの論理和値（ＷＲＩＴＥｂ＋ＴＥＳＴ）が入力される。そして、ＮＯＲ回路６１は、２つの入力信号の反転論理積値を出力する。つまり、ＮＯＲ回路６１の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、１）であったときは、書き込み制御信号ＷＲＩＴＥの値によらず１となる。そのため、この場合におけるＮＯＲ回路６１の出力値は、入力データＤｉｎの値によらず０（例えば、接地電圧）となる。一方、ＮＯＲ回路６１の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがディスイネーブル状態（例えば、０）であったときには、書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂになる。そのため、この場合におけるＮＯＲ回路６１の出力値は、書き込み制御信号ＷＲＩＴＥの値が１（すなわち、書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂが０）であった場合に入力データＤｉｎの反転値となる。
【００５２】
インバータ６２は、入力データＤｉｎの反転値ＤｉｎｂをＮＡＮＤ回路６３の一方の入力端子及びＮＯＲ回路６４の一方の入力端子に与える。
【００５３】
ＮＡＮＤ回路６３は、一方の入力端子に入力データＤｉｎの反転値Ｄｉｎｂが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥとテスト制御信号ＴＥＳＴの反転値ＴＥＳＴｂとの論理積値（ＷＲＩＴＥ・ＴＥＳＴｂ）が入力される。そして、ＮＡＮＤ回路６３は、２つの入力信号の反転論理和値を出力する。つまり、ＮＡＮＤ回路６３の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、１）であったときに反転値ＴＥＳＴｂが０となるため、書き込み制御信号ＷＲＩＴＥの値によらず０となる。そのため、この場合におけるＮＡＮＤ回路６３の出力値は、入力データＤｉｎの値によらず１（例えば、電源電圧）となる。一方、ＮＡＮＤ回路６３の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがディスイネーブル状態（例えば、０）であったときには反転値ＴＥＳＴｂが１となるため、書き込み制御信号ＷＲＩＴＥの値になる。そのため、この場合におけるＮＡＮＤ回路６３の出力値は、書き込み制御信号ＷＲＩＴＥの値が１であった場合に入力データＤｉｎの値となる。
【００５４】
ＮＯＲ回路６４は、一方の入力端子に入力データＤｉｎの反転値Ｄｉｎｂが入力され、他方の入力端子に書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂとテスト制御信号ＴＥＳＴとの論理和値（ＷＲＩＴＥｂ＋ＴＥＳＴ）が入力される。そして、ＮＯＲ回路６４は、２つの入力信号の反転論理積値を出力する。つまり、ＮＯＲ回路６４の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、１）であったときは、書き込み制御信号ＷＲＩＴＥの値によらず１となる。そのため、この場合におけるＮＯＲ回路６４の出力値は、入力データＤｉｎの値によらず０（例えば、接地電圧）となる。一方、ＮＯＲ回路６４の他方の入力端子に入力される値は、テスト制御信号ＴＥＳＴがディスイネーブル状態（例えば、０）であったときには、書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂになる。そのため、この場合におけるＮＯＲ回路６４の出力値は、書き込み制御信号ＷＲＩＴＥの値が１（すなわち、書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂが０）であった場合に入力データＤｉｎの値となる。
【００５５】
ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１は、共通ビット線ＢＬＣＴを駆動するライトアンプ５１ａの出力段を構成する。ＰＭＯＳトランジスタＰ２１は、ソースが電源端子ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮ２１のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＡＮＤ回路６０の出力に接続される。ＮＭＯＳトランジスタＮ２１は、ソースが接地端子ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ２１のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＯＲ回路６１の出力に接続される。
【００５６】
ＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２は、共通ビット線ＢＬＣＢを駆動するライトアンプ５１ａの出力段を構成する。ＰＭＯＳトランジスタＰ２２は、ソースが電源端子ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮ２２のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＡＮＤ回路６３の出力に接続される。ＮＭＯＳトランジスタＮ２２は、ソースが接地端子ＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＰ２２のドレイン及び共通ビット線ＢＬＣＴに接続され、ゲートがＮＯＲ回路６４の出力に接続される。
【００５７】
上記のことから、ライトアンプ５１ａは、テスト制御信号ＴＥＳＴがディスイネーブル状態（例えば、０）であった場合、書き込み制御信号ＷＲＩＴＥがイネーブル状態（例えば、１）であれば活性状態となり、書き込み制御信号ＷＲＩＴＥがディスイネーブル状態（例えば、０）であれば非活性状態となる。一方、ライトアンプ５１ａは、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、１）であった場合、書き込み制御信号ＷＲＩＴＥの状態によらず非活性状態となる。
【００５８】
そして、ライトアンプ５１ａは、活性状態において、入力データＤｉｎが１のときは共通ビット線ＢＬＣＴをハイレベル（例えば、１）とし、共通ビット線ＢＬＣＢをロウレベル（例えば、０）とする。一方、ライトアンプ５１ａは、活性状態において、入力データＤｉｎが０のときは共通ビット線ＢＬＣＴをロウレベル（例えば、０）とし、共通ビット線ＢＬＣＢをハイレベル（例えば、１）とする。
【００５９】
また、ライトアンプ５１ａは、非活性状態においては、出力をハイインピーダンスとして、共通ビット線対への影響をなくす。
【００６０】
続いて、ライトアンプ５１ａを有する半導体記憶装置１（以下半導体記憶装置１ａと称す）の動作について説明する。そこで、半導体記憶装置１ａのテスト時の動作を示すタイミングチャートを図６に示す。図６に示す例は、図３に示した半導体記憶装置１の動作に対応するものである。つまり、図６は、半導体記憶装置１ａがメモリセル３０に対して負荷テストを実施するときのタイミングチャートである。
【００６１】
図６に示すように、半導体記憶装置１ａにおいても、タイミングｔ１１〜ｔ１３間での動作は、図３に示したタイミングｔ１〜ｔ３の動作と同じである。しかし、半導体記憶装置１ａでは、タイミングｔ１３〜ｔ１４の負荷テスト期間中に、書き込み制御信号ＷＲＩＴＥが入力データＤｉｎの入力に応じてハイレベルになる。この動作は、通常の書き込み処理の期間（タイミングｔ１１〜ｔ１２）の動作と同じである。また、タイミングｔ１３〜ｔ１４の期間は、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、ハイレベル）になる。従って、タイミングｔ１３〜ｔ１４の期間は、ライトアンプ５１ａが非活性状態となる。また、入力データＤｉｎとテスト制御信号ＴＥＳＴに応じてソフトライト回路１１が活性化された状態となる。しかし、図６に示す例では、メモリセル３０が良品であるため、セル内部ノードＣＮＤＴ、ＣＮＤＢの電圧レベルは変化しない。
【００６２】
従って、タイミングｔ１５〜ｔ１６の読み出し期間において、出力データＤｏｕｔとして、タイミングｔ１１〜ｔ１２で書き込んだ入力データＤｉｎと同じ値（例えば、０）が読み出される。
【００６３】
一方、メモリセル３０が不良品であった場合における半導体記憶装置１ａの負荷テスト時の動作を示すタイミングチャートを図７に示す。図７に示すように、この場合においても、タイミングｔ１３以前の動作は図３に示したタイミングチャートと同じである。そのため、タイミングｔ１３以前の動作については、ここでは説明を省略する。
【００６４】
図７に示すように、半導体記憶装置１ａにおいて、テスト制御信号ＴＥＳＴがイネーブル状態（例えば、ハイレベル）である期間においてライトアンプ５１ａが非活性状態となる。そのため、タイミングｔ１３〜ｔ１４の負荷印加期間にセル内部ノードＣＮＤＴ、ＣＮＤＢの論理レベルが反転する。
【００６５】
従って、図７に示す例では、タイミングｔ１５〜ｔ１６の読み出し期間において、タイミングｔ１１〜ｔ１２において書き込んだテストデータとは異なる出力データＤｏｕｔが読み出される。そして、書き込みデータと読み出しデータとの間に反転が生じていた場合は、負荷トランジスタの駆動能力が仕様を満たしていないとして判定することができる。
【００６６】
上記説明より、実施の形態２にかかる半導体記憶装置１ａでは、ライトアンプ５１ａをテスト制御信号ＴＥＳＴの値に応じて非活性状態とすることができる。これにより、ソフトライト回路１０、１１による負荷テストの期間においても、ライトアンプ５１ａを非活性状態とするために、書き込み制御信号ＷＲＩＴＥをディスイネーブル状態にする必要がない。そのため、半導体記憶装置１ａでは、書き込み制御信号ＷＲＩＴＥの制御を入力データＤｉｎの入力に応じてイネーブル状態とする通常の処理に統一することができる。
【００６７】
つまり、半導体記憶装置１ａでは、書き込み制御信号ＷＲＩＴＥの状態の制御方法をソフトライト回路１０、１１の追加に伴い変更する必要がない。従って、半導体記憶装置１ａでは、ソフトライト回路１０、１１を追加するための設計期間を短縮することができる。
【００６８】
なお、書き込み制御信号ＷＲＩＴＥの反転値ＷＲＩＴＥｂは、書き込み制御信号ＷＲＩＴＥを出力する書き込み制御回路の出力にインバータを挿入することで得られる。また、テスト制御信号ＴＥＳＴの反転値ＴＥＳＴｂは、テスト制御信号ＴＥＳＴを出力するテスト制御回路の出力にインバータを挿入することで得られる。そして、これらの信号の論理積値は対応する２つの信号を入力するＡＮＤ回路の出力として得られ、これらの信号の論理和値は、対応する２つの信号を入力するＯＲ回路の出力として得られる。
【００６９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ライトアンプ５１ａの構成は、図５に示したものに限らず、他の回路構成によっても同じ動作を実現することができる。
【符号の説明】
【００７０】
１、１ａ    半導体記憶装置
１０、１１    ソフトライト回路
２０、２１    プリチャージ回路
３０、３１、４０、４１    メモリセル
５１、５１ａ    ライトアンプ
５２    センスアンプ
６０、６３    ＮＡＮＤ回路
６１、６４    ＮＯＲ回路
６２    インバータ
ＢＬ０Ｔ、ＢＬ０Ｂ    ビット線
ＢＬ１Ｔ、ＢＬ１Ｂ    ビット線
ＢＬＣＴ、ＣＬＣＢ    共通ビット線
ＣＮＤＴ、ＣＮＤＢ    セル内部ノード
ＰＲＢ    プリチャージ制御信号
ＴＥＳＴ    テスト制御信号
ＷＩＲＴＥ    書き込み制御信号
ＷＬ０、ＷＬ１    ワード選択信号
Ｙ０、Ｙ１    列選択信号
ＹＳ０Ｔ、ＹＳ０Ｂ    列選択スイッチ
ＹＳ１Ｔ、ＹＳ１Ｂ    列選択スイッチ
ＣＮ０〜ＣＮ３    ＮＭＯＳトランジスタ
ＣＰ０、ＣＰ１    ＰＭＯＳトランジスタ
Ｎ０１、Ｎ０２    ＮＭＯＳトランジスタ
Ｎ２１、Ｎ２２    ＮＭＯＳトランジスタ
Ｐ０１、Ｐ０１    ＰＭＯＳトランジスタ
Ｐ１１、Ｐ１２    ＰＭＯＳトランジスタ
Ｐ２１、Ｐ２２    ＰＭＯＳトランジスタ
【図１】
2011159332.tif 000003
【図２】
2011159332.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011159332.tif 000010
【図９】
2011159332.tif 000011
【図１０】
2011159332.tif 000012