(57)【要約】【課題】８ビットデジタル値に対応する電圧を出力するデコーダ回路の回路規模を小さくする。【解決手段】８ビットのデジタル値に基づいて、デジタル値に対応する電圧を出力するデコーダ回路５２８ｆであって、８ビットのデジタル値のうちの上位６ビットを用いて、一の電圧を出力する第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂと、第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂから出力される電圧が入力し、２つの電圧を３つの入力端子に分配する選択回路５３６ｂと、選択回路により選択された３つの電圧から５値の中間電圧を出力する中間電圧出力回路５５７とを備える。第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとは、セレクトスイッチ型デコーダ回路５４２と、トーナメント型デコーダ回路５４４とを備える。【選択図】図２０
2011013335.tif 000002
【特許請求の範囲】
【請求項１】
８ビットのデジタル値に対応する階調電圧を出力するデコーダ回路を備える表示装置であって、
前記デコーダ回路は、
前記８ビットのデジタル値のうちの上位６ビットを用いて、それぞれ一の電圧を出力する第１のデコーダ回路及び第２のデコーダ回路と、
３ビットのデジタルデータから選択信号を出力するデータセレクタ回路と、
前記第１のデコーダ回路及び前記第２のデコーダ回路により出力される２つの電圧が入力し、前記デジタル値のうちの下位２ビットを用いて、前記２つの電圧を３つの入力端子に分配する選択回路と、
前記選択回路により選択された前記３つの電圧を入力とし、前記３つの電圧から５値の中間電圧を出力する中間電圧出力回路と、を有し、
前記第１のデコーダ回路及び前記第２のデコーダ回路は、前記上位６ビットの内、下位３ビットを用いるセレクトスイッチ型デコーダ回路と、上位３ビットを用いるトーナメント型デコーダ回路とをそれぞれ備え、
前記セレクトスイッチ型デコーダ回路は、前記データセレクタ回路から出力される前記選択信号を入力し、前記選択信号でオン状態となるスイッチング素子とを有し、
前記トーナメント型デコーダ回路は、各ビットにスイッチング素子を備え、下位ビットのスイッチング素子で２つの値の一方を選択し、選択した結果を上位ビットのスイッチング素子に出力し、
前記データセレクタ回路は、前記第１のデコーダ回路と前記第２のデコーダ回路とで共用される、ことを特徴とする表示装置。
【請求項２】
前記デコーダ回路は、低電圧側用デコーダ回路と高電圧側用デコーダ回路とを更に有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記低電圧側用デコーダ回路及び前記高電圧側用デコーダ回路は、前記選択回路の２つの入力に接続する２つの配線を有することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記低電圧側用デコーダ回路及び前記高電圧側用デコーダ回路は、前記選択回路の２つの入力に接続する２つの配線を有し、前記配線の各々には接続を制御するスイッチング素子が設けられることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記セレクトスイッチ型デコーダ回路には異なるスイッチング素子に、共通の階調電圧が供給されることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記中間電圧出力回路は、
所定の電流を流す定電流源と、
４つのトランジスタを有し、前記４つのトランジスタのソース及びドレインのいずれか一方が前記定電流源に接続されたカスコードトランジスタ部と、
第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタのソース及びドレインのいずれか一方と、前記第２トランジスタのソース及びドレインのいずれか一方とは共に、前記カスコードトランジスタ部の前記４つのトランジスタのいずれかのソース及びドレインの他方と接続されている差動対、を４組有する差動対群と、
互いのゲート線が接続された２つのトランジスタから成るトランジスタ対から成り、前記トランジスタ対のソース及びドレインのいずれか一方のそれぞれが、前記差動対の前記第１トランジスタのソース及びドレインの他方と、前記差動対の前記第２トランジスタのソース及びドレインの他方とに接続されたカレントミラートランジスタ部と、
前記４組の差動対のうち、第１の差動対の前記第１トランジスタのゲート線と接続された第１入力端と、
前記４組の差動対のうち、第２の差動対の前記第１トランジスタのゲート線と、第３の差動対の前記第１トランジスタのゲート線とが共に接続された第２入力端と、
前記４組の差動対のうち、第４の差動対の前記第１トランジスタのゲート線と接続された第３入力端と、
前記４組の差動対のすべての前記第２トランジスタのゲート線と接続される出力端と、を備える三入力一出力回路である、ことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記カスコードトランジスタ部の前記４つのトランジスタのゲート線は互いに接続されている、ことを特徴とする請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、より詳しくは、表示パネルを駆動する駆動回路に用いられるデコーダ回路に関する。
【背景技術】
【０００２】
コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。また、有機ＥＬ表示装置（ＯＬＥＤ）、電界放出ディスプレイ装置（ＦＥＤ）などが、表示装置として知られている。液晶表示装置は液晶表示パネルを有し、液晶表示パネルは液晶組成物を２つの基板の間に封じ込めた構造を有する。液晶分子に電圧を印加すると、その配向が変化する。液晶分子の配向が変化することで、液晶表示パネルを透過する光の割合が変化する。液晶表示装置では、この印加電圧による透過光の変化を利用して表示が行われる。このような液晶表示装置を含め、表示装置には階調電圧を供給する駆動回路が設けられる。駆動回路には、階調データに対応する電圧を選択するデコーダ回路が搭載されている。このデコーダ回路は、近年の多階調化に伴い大規模化しつつある。これによりデコーダ回路の半導体チップに占める面積が増大しているため、縮小化が求められている。
【０００３】
特許文献１には、入力が２つある２入力アンプの記載がある。この２入力アンプでは、入力された２つの電圧が同じであった場合には、入力された電圧が出力し、異なる場合には、２つの電圧の中間の電圧が出力する。特許文献１には、この２入力アンプを用いて階調配線数及びデコーダ回路の規模を縮小する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３４２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の特許文献１に記載の２入力アンプを用いると、中間電圧をアンプで作るため、予め用意すべき電圧値の数を減らすことができる。そのため、電圧生成回路の回路規模を縮小することが可能である。しかしながら、アンプに電圧を入力する前段階において、電圧値を選択するデコーダ部分の回路規模についての検討は十分になされていない。
【０００６】
本発明は、上述の事情を鑑みてしたものであり、デコーダ回路の回路規模を小さくすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明のデコーダ回路は、８ビットのデジタル値に基づいて、前記デジタル値に対応する電圧を出力するデコーダ回路であって、前記８ビットのデジタル値のうち上位６ビットを用いて、一の電圧を出力する第１のデコーダ回路と第２のデコーダ回路を有する。前記第１のデコーダ回路と第２のデコーダ回路とにより、出力される２つの電圧を入力とし、前記デジタル値のうちの複数の下位２ビットを用いて、前記２つの電圧を３つの入力端子に分配する選択回路部と、前記選択回路部により選択された前記３つの電圧を入力とし、前記３つの電圧から５値の中間電圧を出力する中間電圧出力回路とを備える。
【０００８】
前記第１のデコーダ回路と第２のデコーダ回路とは、下位３ビットを用いるセレクトスイッチ型デコーダ回路と、上位３ビットを用いるドーナメント型デコーダ回路とを備える。
【０００９】
セレクトスイッチ型デコーダ回路は、３ビットのデジタルデータから選択信号を出力するデータセレクタ回路と、前記選択信号でオン状態となるスイッチング素子を有し、デジタルデータに対応する階調電圧に接続するスイッチング素子を導通させることで希望する電圧を選択する。
【００１０】
トーナメント型デコーダ回路は、下位ビットで２つの値の一方を選択し、選択した結果を上位ビットに出力する構成をしており、枝分かれした経路の一つを各ビットに対応するスイッチング素子で選択して、複数入力された電圧の一つを出力する。
【００１１】
セレクトスイッチ型デコーダ回路とトーナメント型デコーダ回路とは、どちらもデコーダ回路であるが、３ビット毎で担当するデータを分けることと、データセレクタ回路が第１のデコーダ回路と第２のデコーダ回路とで、兼用できることで回路規模を縮小することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る液晶表示装置を概略的に示す図である。
【図２】図１の液晶表示装置の液晶駆動回路の構成を示す図である。
【図３】図２の液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図４】図３の液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図５】液晶駆動回路の階調電圧生成回路の構成を概略的に示す図である。
【図６】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図７】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図８】液晶駆動回路の出力回路の構成を概略的に示す図である。
【図９】液晶駆動回路の出力回路の構成を概略的に示す図である。
【図１０】液晶駆動回路の出力回路の動作を概略的に示す図である。
【図１１】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図１２】液晶駆動回路の出力回路の構成を概略的に示す図である。
【図１３】液晶駆動回路の出力回路の入力と出力との関係を表す真理値表である。
【図１４】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図１５】液晶駆動回路の選択回路の入力と出力との関係を表す真理値表である。
【図１６】液晶駆動回路のデコーダ回路の出力を表す真理値表である。
【図１７】液晶駆動回路のデコーダ回路の出力を表す真理値表である。
【図１８】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図１９】液晶駆動回路のデコーダ回路の出力を表す真理値表である。
【図２０】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図２１】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図２２】液晶駆動回路のデータセレクタ回路の構成を概略的に示す図である。
【図２３】液晶駆動回路のデータセレクタ回路の構成を概略的に示す図である。
【図２４】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図２５】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【図２６】液晶駆動回路のデコーダ回路の構成を概略的に示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
【００１４】
図１は、本発明の実施の形態の液晶表示装置の基本構成を示すブロック図である。図１に示すように、本実施の形態の液晶表示装置１００は、液晶表示パネル１と、駆動回路５と、回路基板３０と、バックライト１１０とから構成される。
【００１５】
液晶表示パネル１は、薄膜トランジスタ１０、画素電極１１、対向電極（コモン電極）１５等が形成されるＴＦＴ基板２と、カラーフィルタ等が形成されるフィルタ基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材（図示せず）により、両基板を貼り合わせると共に、シール材の内側に液晶組成物を封入、封止し、さらに、両基板の外側に偏光板を貼り付け、ＴＦＴ基板２に駆動回路５を接続して構成される。
【００１６】
なお、本実施の形態は対向電極１５がＴＦＴ基板２に設けられる所謂横電界方式（ＩＰＳ）の液晶表示パネルにも、対向電極１５がフィルタ基板に設けられる所謂縦電界方式（ＶＡ）の液晶表示パネルにも同様に適用される。
【００１７】
図１においては、図中ｘ方向に延在しｙ方向に並設される走査信号線（ゲート信号線とも呼ぶ）２１と、ｙ方向に延在しｘ方向に並設される映像信号線（ドレイン信号線とも呼ぶ）２２とが設けられており、走査信号線２１とドレイン信号線２２とで囲まれる領域に画素部８が形成されている。
【００１８】
なお、液晶表示パネル１は多数の画素部８をマトリクス状に備えているが、図を解り易くするため、図１では画素部８を１つだけ示している。マトリクス状に配置された画素部８は表示領域９を形成し、各画素部８が表示画像の画素の役割をはたし、表示領域９に画像を表示する。
【００１９】
各画素部８の薄膜トランジスタ１０は、ソースが画素電極１１に接続され、ドレインが映像信号線２２に接続され、ゲートが走査信号線２１に接続される。この薄膜トランジスタ１０は、画素電極１１に映像信号（階調電圧）を供給するためのスイッチとして機能する。
【００２０】
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線２２に接続される方をドレインと称する。また、画素電極１１と対向電極１５とは容量（液晶容量）を形成している。
【００２１】
駆動回路５は、ＴＦＴ基板２を構成する透明な絶縁基板（ガラス基板、樹脂基板等）に配置される。駆動回路５は映像信号線２２と対向電極信号線２５に接続している。また、走査信号線２１には走査線駆動回路６が接続される。
【００２２】
駆動回路５には、回路基板３０が電気的に接続されている。回路基板３０にはコネクタ４と配線３１とが設けられている。
【００２３】
コネクタ４には外部からの信号が入力する。コネクタ４からは駆動回路５に信号及び電源電圧が供給される。また、コネクタ４からバックライト１１０に電源電圧が供給されている。バックライト１１０は液晶表示装置１００の光源として使用される。なお、バックライト１１０は液晶表示パネル１の裏面に設けられるが、図１では図を簡潔にするため、液晶表示パネル１と並べて表示している。
【００２４】
コネクタ４から駆動回路５に入力する信号は、クロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号等の各制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）、表示モード制御コマンドであり、入力した信号を基に、駆動回路５は液晶表示パネル１に表示に必要な信号を供給する。
【００２５】
駆動回路５は１チップの半導体集積回路（ＬＳＩ）から構成され、映像信号線２２への映像信号の出力回路を有している。また、ＴＦＴ基板２上には走査線駆動回路６が形成されている。走査線駆動回路６は、基準クロックに基づき、１水平走査時間毎に、順次液晶表示パネル１の各走査信号線２１に“Ｈｉｇｈ”レベルの選択電圧（走査信号）を供給する。これにより、液晶表示パネル１の各走査信号線２１に接続された複数の薄膜トランジスタ１０を介して、１水平走査期間の間、映像信号線２２と画素電極１１との間が電気的に導通する。
【００２６】
また、駆動回路５は画素が表示すべき階調に対応する階調電圧を映像信号線２２に出力する。薄膜トランジスタ１０がオン状態（導通）になると、映像信号線２２から階調電圧（映像信号）が画素電極１１に供給される。その後、薄膜トランジスタ１０がオフ状態となることで画素が表示すべき映像に基づく階調電圧が画素電極１１に保持される。
【００２７】
対向電極１５には対向電極信号線２５を介して対向電極電圧が印加されており、画素電極１１と対向電極１５との間に電位差が生じる。この電位差により２つの電極間に挟まれた液晶分子の配向方向が変化する。液晶表示パネル１は液晶分子の配向方向を変化させることで、光の透過率または反射率を変化させ画像を表示する。
【００２８】
図２は駆動回路５の内部ブロック図である。まず、外部から入力する信号が、入力用の配線３１を介してシステムインターフェース５７１に入力する。また、入力信号の一部は外部表示インターフェース５７２にも入力する。他方、出力端子である走査信号用端子１４１や映像信号用出力端子１４２や電圧出力用端子１４３から液晶表示パネル１の駆動に必要な信号や電圧が出力する。
【００２９】
駆動回路５はグラフィックＲＡＭ５５２を内蔵しており、このグラフィックＲＡＭ５５２に表示データを格納している。液晶表示パネル１を駆動する場合には、液晶表示パネル１に応じたグラフィックＲＡＭ５５２のアドレスを指定し、グラフィックＲＡＭ５５２内に表示データを書き込む、駆動回路５はグラフィックＲＡＭ５５２内の表示データを基に階調電圧を液晶表示パネル１に出力する。
【００３０】
駆動回路５は各種表示モードを有しており、システムインターフェース５７１を介して外部から各種表示モードを指定し、各種表示を行うと共に、例えば対向電極電圧（コモン電圧）、走査信号の出力についてもインストラクション信号に基づいて駆動回路５が制御する。このように、駆動回路５はインストラクション信号に基づき各種の表示モードに対応可能にできており、駆動回路５を１個のＩＣチップに形成するために実装面積を小さく抑えて、多機能な駆動回路を実現する必要がある。
【００３１】
また、各種の表示モード以外にも、近年様々な機能を有する携帯電話機が開発されており、携帯電話機に用いられる液晶表示装置は様々な機能に対応している。さらに、表示可能な階調数も増加する傾向にあり、ＩＣチップ内に様々な回路を形成するために、回路規模が増大する問題が顕著になってきている。
【００３２】
従って、駆動回路５の回路規模を縮小する工夫が試みられている。なお、様々な表示モードに対応するために、駆動回路５は各機能を制御するレジスタを備えておりレジスタの値を設定することで各機能を実行している。
【００３３】
また、多数のレジスタを設定する煩雑さを避けるためには、オートシーケンス機能を採用することも可能である。ただし、オートシーケンス機能は、前もって対応可能な機能を決めておく必要があり、液晶表示パネル毎のカスタム仕様となる。そのため、液晶表示パネル毎に仕様が異なる駆動回路を用意する必要が生じる。
【００３４】
他に、駆動回路５とは別にＥＰＲＯＭを設け、各液晶表示パネルに対応するようにレジスタの設定値を格納しておき、外部制御回路からはインストラクション信号を駆動回路５に入力することで、必要な各設定値をＥＰＲＯＭから読み出すようにすることも可能である。
【００３５】
一般にインストラクション信号の設定は、システムインターフェース５７１を介して行われる。システムインターフェース５７１は２４ビット、１６ビット等の任意のｎビットのバスおよびクロック同期シリアルの２種類のインターフェースを備えており、ＭＰＵ（Micro Processing Unit）等の外部制御回路から送られてくるパラレル、シリアル両方の信号に対応可能である。
【００３６】
駆動回路５にはインデックスレジスタ５７４、コントロールレジスタ５７５の１６ビットレジスタと、ライトデータレジスタ５７８、リードデータレジスタ５７９の２４ビットのレジスタがあり、各レジスタにはシステムインターフェース５７１を介してデータの読み書きが行われる。符号３１は入力信号線で符号３２は出力信号線である。なお、符号３３はベリファイ信号出力線である。ベリファイ信号により入力・出力データの照合が可能である。
【００３７】
他に、外部表示インターフェース５７２は動画表示用にＲＧＢインターフェースと垂直同期インターフェースを備えており、外部からの入力信号線３４を介して映像信号が入力する。ＲＧＢインターフェース動作時には、外部より供給される垂直同期信号と水平同期信号に合わせて表示データを取り込む。
【００３８】
また、垂直同期インターフェース動作時には垂直同期信号によりフレームの同期を行い、内部クロックにより表示データの取り込みを行う。
【００３９】
インデックスレジスタ５７４はコントロールレジスタ５７５またはグラフィックＲＡＭ５５２のアクセス情報を格納するレジスタで、インデックスレジスタ５７４によりコントロールレジスタ５７５およびグラフィックＲＡＭ５５２のアドレスを指定することが可能である。
【００４０】
コントロールレジスタ５７５は駆動回路５の各種機能を指定することができる。コントロールレジスタ５７５に設定された値により、表示動作を制御することが可能となる。例えばガンマ補正回路５６３に補正値を指定することができる。
【００４１】
ライトデータレジスタ５７８はグラフィックＲＡＭ５５２に書き込むデータを一時記憶する。コントロールレジスタ５７５の設定値や、後述するアドレスカウンタ５７７の値、各種制御端子の値に従い、外部表示インターフェース５７２を介して一時格納した表示データをグラフィックＲＡＭ５５２に書き込む。
【００４２】
リードデータレジスタ５７９はグラフィックＲＡＭ５５２からの読み出しデータを一時格納するレジスタである。コントロールレジスタ５７５の設定値や、アドレスカウンタ５７７の値、各種制御端子の値に従い、一時格納したデータを外部に出力する。
【００４３】
アドレスカウンタ５７７はグラフィックＲＡＭ５５２にアドレスを与えるカウンタである。インデックスレジスタ５７４にアドレス設定のインストラクションを書き込むと、インデックスレジスタ５７４からアドレスカウンタへアドレス情報が転送される。
【００４４】
グラフィックＲＡＭ５５２は、例えば、１画素（ＲＧＢ）あたり２４ビットの構成で、１，２４４，１６０バイトのビットパターンデータを記憶するＳＲＡＭ（Static RAM）を内蔵しており、最大４８０×３×８６４サイズの表示に対応する。
【００４５】
タイミング生成回路５７６は、表示に必要な内部回路を動作させるためのタイミング信号を発生させる。表示に必要なグラフィックＲＡＭ５５２の読み出しタイミングや、外部からのアクセスに対応する内部動作タイミング等のインターフェース信号を発生させる。
【００４６】
ラッチ回路５５０は映像信号線２２に出力する４８０×３本分のデジタルデータを一旦保持する。出力する信号がラッチ回路５５０に準備できると、ラッチ回路５５０は表示データを階調電圧選択回路５５５に出力する。
【００４７】
階調電圧選択回路５５５は入力した表示データに従い階調電圧を出力する。階調電圧選択回路５５５から出力された電圧（階調電圧）を出力回路５５６で電流増幅して映像信号用出力端子１４２へ出力する。なお、階調電圧選択回路５５５の回路規模を縮小する詳細については後述する。
【００４８】
映像信号用出力端子１４２は液晶表示パネル１の映像信号線２２に電気的に接続しており、階調電圧が映像信号線２２に出力されることになる。階調電圧が出力される映像信号線２２の数や、出力開始される映像信号線２２の位置等はインストラクション信号によりコントロールレジスタ５７５に設定される。
【００４９】
他方、走査信号発生回路５５９から走査タイミング信号が出力し、走査信号用端子１４１を介して走査制御信号が出力する。液晶表示パネル１には走査線駆動回路６が設けられており、駆動回路５には走査線駆動回路６を制御する回路が備わっている。
【００５０】
階調電圧生成回路５６２は、例えば２５６階調の電圧を発生し、階調電圧選択回路５５５に供給している。ガンマ補正回路５６３は、階調電圧の増減の割合をガンマ関数に近似させて、人間の目の特性に適応した輝度変化を実現している。ガンマ補正回路５６３はレジスタ値を指定することで、補正量を制御可能となっている。レギュレータ５６６は、内部ロジック回路用の電源電圧を出力している。なお、レギュレータ５６６から各回路への配線は省力されているが、必要な配線が各回路へ接続されているものとする。また、基準電圧発生回路５６８は出力回路５５６に基準電圧を供給している。
【００５１】
液晶駆動電圧生成回路５６１は、昇圧回路を内部に備えており、外部から供給される電源電圧から液晶駆動に必要な電圧を生成している。出力端子１４３からは、液晶パネル１や駆動回路５自身に各種電圧が供給されている。
【００５２】
図３は、階調電圧選択回路５５５の構成を概略的に示す図である。階調電圧選択回路５５５には階調電圧線３１８を介して階調電圧が入力し、表示データ線３１０を介して表示データが入力している。出力配線３１２からは選択された階調電圧が出力回路５５６に供給されている。
【００５３】
階調電圧選択回路５５５は駆動回路５の駆動可能な映像信号線２２の数に区分されたデコーダセグメント５２６を有している。たとえば、駆動可能な映像信号線２２が４８０×３（ＲＧＢ）の場合は、１４４０個のデコーダセグメント５２６を有している。
【００５４】
各デコーダセグメント５２６は各セグメント単位に出力配線３１２を有している。各出力配線３１２をセグメント単位で表す場合は、例えばｎ番目の出力配線３１２をＹｎと表示する。
【００５５】
図４は、１個のデコーダセグメント５２６の構成を示している。デコーダセグメント５２６は、デコーダ回路５２８とレベルシフト回路５５８とを有している。レベルシフト回路５５８は表示データＤ０〜Ｄ７の電圧レベルを変換し、デコーダ回路５２８で利用可能な電圧レベルを得ている。なお、表示データＤ０は８ビットのデジタルデータの最下位ビットを表し、Ｄ７は最上位ビットを表している。
【００５６】
図４では、８ビットの表示データＤ０〜Ｄ７がデコーダセグメント５２６に入力しているが、出力可能な階調数に適したビット数の表示データが表示データ線３１０を介して、ラッチ回路５５０からデコーダセグメント５２６に供給されている。なお、表示データＤ０〜Ｄ７を反転した負論理のデータ（ロウアクティブ）をバーＤｎで表示している。
【００５７】
また、階調電圧線３１８を介して階調電圧が入力しているが、８ビットの表示データに従い２５６階調分の電圧が階調電圧生成回路５６２から供給されている。
【００５８】
図５に階調電圧生成回路５６２とガンマ補正回路５６３とを示す。ガンマ補正回路５６３では、ガンマ関数に近似するように基準階調電圧ＶＲＧを発生させ階調電圧生成回路５６２に供給している。階調電圧生成回路５６２は基準階調電圧ＶＲＧを分圧して階調電圧を生成している。ガンマ補正回路５６３からガンマ関数に近似するように基準階調電圧ＶＲＧを発生させることで、階調電圧をガンマ関数に近似させることが可能である。
【００５９】
階調電圧生成回路５６２はラダー抵抗６２１から構成されている。階調電圧生成回路５６２ではガンマ補正回路５６３から供給された基準階調電圧ＶＲＧをラダー抵抗６２１により分圧することで階調電圧を形成している。図５では、図を簡略して階調電圧Ｖ０からＶ３１までの３２階調の階調電圧を生成する回路を示しているが、必要な基準階調電圧ＶＲＧとラダー抵抗６２１を設けることで、希望する階調数の階調電圧を生成することが可能である。
【００６０】
ガンマ補正回路５６３には、低電圧用ガンマ補正回路５６４から低電圧用基準電圧３２０が供給され、高電圧用ガンマ補正回路５６５から高電圧用基準電圧３２２が供給されている。配線３２４はガンマ値制御信号線で、低電圧用ガンマ補正回路５６４と高電圧用ガンマ補正回路５６５とを制御して最適な基準階調電圧ＶＲＧがガンマ補正回路５６３から出力するよう制御する。ガンマ値制御信号線３２４はコントロールレジスタ５７５に接続しており、ガンマ補正を制御するレジスタ値がコントロールレジスタ５７５により設定される。
【００６１】
液晶表示パネル１では、液晶に印加する電圧の極性を一定周期で反転させる交流駆動が行なわれている。一定周期で低電圧用ガンマ補正回路５６４と高電圧用ガンマ補正回路５６５とから交互に基準電圧をガンマ補正回路５６３に出力することで、交流駆動が可能となる。
【００６２】
なお、図５に示す階調電圧生成回路５６２から出力する階調電圧は、階調電圧線３１８を介して前述の図４に示すデコーダセグメント５２６に入力し、デコーダ回路５２８に供給される。
【００６３】
図６は、デコーダ回路５２８ａを説明するための概略図である。図を簡略化するために、３ビットの表示データＤ０〜Ｄ２が入力し、８種類の階調電圧Ｖ０〜Ｖ７から１つの電圧を選択する構成が示されている。
【００６４】
デコーダ回路５２８ａには、前述の階調電圧生成回路５６２から階調電圧線３１８を介して階調電圧Ｖ０〜Ｖ７が供給されている。表示データＤ０〜Ｄ２は階調電圧Ｖ０〜Ｖ７を選択するように設けられたスイッチング素子２８０の制御端子に接続されている。すなわち、図６に示すデコーダ回路５２８ａは、デジタルデータである表示データＤ０〜Ｄ２を階調電圧Ｖ０〜Ｖ７に変換するよう構成されている。以下、本明細書では表示データを階調電圧に変換する回路をデコーダ回路と呼ぶ。
【００６５】
表示データＤ０〜Ｄ２は、デジタルデータであるために、３ビットで８つの値を表すことができる。図６に示すデコーダ回路５２８ａは、３ビット全てがＬｏｗレベルで階調電圧Ｖ０（最低電圧値）が選択されるように構成されている。次に、表示データＤ０＝１、Ｄ１＝０、Ｄ２＝０で階調電圧Ｖ１を選択する。以後、デジタルデータの値の増加に合わせて出力する階調電圧も増加し、表示データＤ０＝１、Ｄ１＝１、Ｄ２＝１で階調電圧Ｖ７（最高電圧値）を選択する。
【００６６】
なお、デコーダ回路５２８の構成は、図６に示す構成に限られるものではなく、３ビット全てがＬｏｗレベルで階調電圧Ｖ７を選択する構成としても良い。また、スイッチング素子２８０は、ＮＭＯＳトランジスタで示したが、ＰＭＯＳトランジスタでも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせたものを用いることが可能である。
【００６７】
また今後、表示データの表記について簡略化して、３ビットの表示データＤ０〜Ｄ２の場合は、Ｄ＜２：０＞と表示する。また、３ビットに限るわけではなく、例えば８ビットの上位６ビットを現す場合は、Ｄ＜７：２＞と表示する。また、表示データＤ０＝１、Ｄ１＝０、Ｄ２＝０をＤ（０，０，１）と表すこともある。
【００６８】
図６では、スイッチング素子２８０をマトリクス状に配置し、デジタルデータを用いて階調電圧を選択する構成としている。一般にｎビットのデジタルデータ（２進数）を用いた場合に、２のｎ乗の値を表現することが可能であることから、ｎビットのデコード回路は、２のｎ乗（２ｎ）の階調電圧から１つの階調電圧を選択することが可能である。
【００６９】
また、図６に示すようにスイッチング素子２８０をマトリクス状に配置する構成のスイッチング素子の数を検討すると、ｎビットの表示データの場合には、階調数が２ｎで、階調毎にデータ線数のスイッチング素子が必要なために、ｎ×２ｎ個のスイッチング素子２８０が必要となる。
【００７０】
また、ｎビットの表示データの場合にはｎ×２ｎ個のスイッチング素子２８０が必要であるということは、表示データのビット数が１つ増加するとスイッチング素子２８０の数は２倍となることを意味する。このことは、表示装置の表示可能な階調数を増加するために、表示データのビット数が１つ増加する毎に、回路規模が２倍となることを意味しており、多階調化と回路規模の減少は相反することとなる。
【００７１】
図７に、図６に示す回路のスイッチング素子数を省略したものを示す。図７に示すデコーダ回路５２８ｂでは、表示データＤ１で制御されるスイッチング素子２８０−２が重複している点を利用して、一つのスイッチング素子にまとめることで、重複していたスイッチング素子を省略している。同じく、表示データＤ２で制御されるスイッチング素子２８０−３も重複するため、まとめて重複するスイッチング素子を省略している。
【００７２】
図７に示すデコーダ回路５２８ｂは、下位ビットで２つのうちから一方を選び、その結果をさらに上位ビットで選択する構成であり、スイッチング素子を経由する毎に、選択される出力電圧の数を半数に絞り込むことからトーナメント型デコーダ回路と呼ばれている。トーナメント型デコーダ回路を用いることで、回路規模を縮小することが可能である。
【００７３】
次に、図８に回路規模の縮小に用いられる出力回路５５６を示す。出力回路５５６は基本的にはボルテージフォロア回路の構成を有しており、差動増幅器の正相入力端子に信号を入力し、逆相入力端子に出力信号をフィードバックしている。また、正相入力端子には２つの信号が入力可能な２入力差動増幅器となっている。
【００７４】
さらに、出力回路５５６では、正相入力端子と逆相入力端子とを入換えて、オフセット電圧を相殺するためのスイッチング素子ＳＷ１〜１２が設けられている。なお、出力回路５５６の説明を簡単にするために、図９には、オフ状態のスイッチング素子を除いた回路を示す。
【００７５】
まず、図８を用いて、オフセット電圧を相殺するためのスイッチング素子ＳＷ１〜１２の動作を説明する。スイッチング素子ＳＷ１〜１２は、正相入力端子と逆相入力端子とを切換可能な構成となっている。
【００７６】
スイッチング素子ＳＷ１、ＳＷ３、ＳＷ１０、ＳＷ１２がオン状態で、ＮＭＯＳトランジスタＮＭ１とＮＭ２のゲートが正相入力端子となり、ＮＭＯＳトランジスタＮＭ３とＮＭ４のゲートが逆相入力端子となる。同時に、スイッチング素子ＳＷ６とＳＷ８がオン状態となっており、カレントミラー回路の入力と出力回路５５６の出力を定めている。この時、スイッチング素子ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ７、ＳＷ９、ＳＷ１１はオフ状態となっている。
【００７７】
逆に、スイッチング素子ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ７、ＳＷ９、ＳＷ１１がオン状態で、スイッチング素子ＳＷ１、ＳＷ３、ＳＷ６、ＳＷ８、ＳＷ１０、ＳＷ１２がオフ状態で、ＮＭＯＳトランジスタＮＭ１とＮＭ２のゲートが逆相入力端子となり、ＮＭＯＳトランジスタＮＭ３とＮＭ４のゲートが正相入力端子となる。
【００７８】
正相入力端子と逆相入力端子とを入換えると、オフセット電圧の極性が反転するため、平均するとオフセット電圧を相殺することが可能となる。
【００７９】
次に図９を用いて出力回路５５６を説明する。図９では、ＮＭＯＳトランジスタＮＭ１とＮＭ２のゲートが正相入力端子となり、ＮＭＯＳトランジスタＮＭ３とＮＭ４のゲートが逆相入力端子となる場合を示している。
【００８０】
出力回路５５６は２入力アンプと呼ばれる回路で、入力端子ＩＮ１とＩＮ２から信号が入力する２入力差動増幅器となっている。出力回路５５６の基本的な動作は差動増幅器と同様で、ＰＭＯＳトランジスタＰＭ８とＰＭ９とは、ゲートが共通に接続されたカレントミラー回路になっており、ノードｎ１とノードｎ２に流れる電流はＩ１＝Ｉ２の関係となる。
【００８１】
前述したように、出力回路５５６はボルテージフォロワ回路となっており、出力端子ＯＵＴが逆相入力端子であるＮＭＯＳトランジスタＮＭ４とＮＭ３のゲートに接続している。そのため、電流（Ｉ１−Ｉ３）が増加するように変化すると、ＰＭＯＳトランジスタＰＭ１０に流れる電流が増加して、ＮＭＯＳトランジスタＮＭ３とＮＭ４のゲートの電圧が低下して、電流Ｉ２が減少し、電流（Ｉ１−Ｉ３）が０となるように動作する。すなわち、出力回路５５６はＩ１＝Ｉ２＝Ｉ３の関係を保つように動作する。
【００８２】
次に、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４に流れる電流について説明する。ＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ４とは、差動対を構成しており、ＮＭＯＳトランジスタＮＭ２とＮＭＯＳトランジスタＮＭ３とは、差動対を構成している。
【００８３】
入力端子ＩＮ１はＮＭＯＳトランジスタＮＭ１のゲートに接続しており、電圧Ｖｉｎ１がＮＭＯＳトランジスタＮＭ１のゲートに印加されている。また、入力端子ＩＮ２はＮＭＯＳトランジスタＮＭ２のゲートに接続しており、電圧Ｖｉｎ２がＮＭＯＳトランジスタＮＭ２のゲートに印加されている。他方、出力端子ＯＵＴがＮＭＯＳトランジスタＮＭ３とＮＭ４のゲートに接続している。
【００８４】
ここで、ＮＭＯＳトランジスタＮＭ１のソースドレイン間に流れる電流ＩｄｓをＩａとし、ＮＭＯＳトランジスタＮＭ２に流れる電流をＩｂとし、ＮＭＯＳトランジスタＮＭ３に流れる電流をＩｃとし、ＮＭＯＳトランジスタＮＭ４に流れる電流をＩｄとする。
【００８５】
ＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２には、電流Ｉ３が流れ込んでいるので、Ｉａ＋Ｉｂ＝Ｉ３がなりたち、ＮＭＯＳトランジスタＮＭ３とＮＭＯＳトランジスタＮＭ４には、電流Ｉ２が流れ込んでいるので、Ｉｃ＋Ｉｄ＝Ｉ２がなりたつ。
【００８６】
また、ＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ４とは、共通の定電流回路であるＮＭＯＳトランジスタＮＭ５に接続しているため、ＮＭＯＳトランジスタＮＭ５に流れる電流をＩ／２とした場合、電流Ｉａ＋Ｉｄ＝Ｉ／２となる。
【００８７】
同様に、ＮＭＯＳトランジスタＮＭ２とＮＭＯＳトランジスタＮＭ３とは、共通の定電流回路であるＮＭＯＳトランジスタＮＭ６に接続しているため、ＮＭＯＳトランジスタＮＭ６に流れる電流をＩ／２とした場合、電流Ｉｂ＋Ｉｃ＝Ｉ／２となる。
【００８８】
前述のように、出力回路５５６はＩ１＝Ｉ２＝Ｉ３の関係を保つように動作するので、Ｉａ＋Ｉｂ＝Ｉ３とＩｃ＋Ｉｄ＝Ｉ２より、Ｉａ＋Ｉｂ＝Ｉｃ＋Ｉｄとなり、Ｉａ＋Ｉｄ＝１／２とＩｂ＋Ｉｃ＝１／２から、Ｉａ＋Ｉｄ＝Ｉｂ＋Ｉｃがなりたつ。従って、Ｉａ＝ＩｃとＩｂ＝Ｉｄの関係がなりたつ。
【００８９】
ＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４は、近接して同じ形状、サイズに形成することで、伝達コンダクタンスｇｍが同等の値となると考えられることから、各ゲートに印加される電圧Ｖｇとドレインソース間を流れる電流Ｉｄｓとの関係は図１０に示すグラフとなる。
【００９０】
すなわち、伝達コンダクタンスｇｍが同等の値となるように各トランジスタを形成してあることから、各トランジスタの特性曲線は同じ特性を示し、ＮＭＯＳトランジスタＮＭ１とＮＭ４とのソースが共通に接続されているため、ＮＭＯＳトランジスタＮＭ１とＮＭ４とは、同じ特性曲線Ｌ１上に動作点を有し、ＮＭＯＳトランジスタＮＭ２とＮＭ３とのソースが共通に接続されているため、ＮＭＯＳトランジスタＮＭ２とＮＭ３とは、同じ特性曲線Ｌ２上に動作点を有することになる。
【００９１】
また、電流Ｉａ＝ＩｃとＩｂ＝Ｉｄの関係が成り立ち、ＮＭＯＳトランジスタＮＭ４とＮＭ３のゲートに電圧Ｖｏｕｔが印加されることから、図１０の特性曲線Ｌ２は特性曲線Ｌ１を横にずらしたものとなっている。すなわち、ＮＭＯＳトランジスタＮＭ３はゲートに電圧Ｖｏｕｔが印加され場合に電流ＩｄｓはＩｃとなるように、ＮＭＯＳトランジスタＮＭ２とＮＭ３とのソース電圧が増加し特性曲線Ｌ２はソース電圧の増加分横に平行移動する。
【００９２】
図１０に示すように、出力Ｖｏｕｔから電圧Ｖｉｎ１までの間隔と、出力ＶｏｕｔからＶｉｎ２までの間隔は、それぞれ特性曲線Ｌ２の横に移動した距離となっている。従って、出力回路５５６は、ＮＭＯＳトランジスタＮＭ１のゲートに電圧Ｖｉｎ１が印加され、ＮＭＯＳトランジスタＮＭ２のゲートに電圧Ｖｉｎ２が印加されている場合に、出力Ｖｏｕｔは電圧Ｖｉｎ１とＶｉｎ２との中間値を出力する。
【００９３】
このように、出力回路５５６は入力端子ＩＮ１とＩＮ２に異なる電圧が印加されると、入力する２つの電圧の中間値を出力し、入力端子ＩＮ１とＩＮ２に同じ電圧が印加されると、入力した電圧を出力する。よって、出力回路５５６を用いることで、中間電圧を生成することが可能である。
【００９４】
図１１に、出力回路５５６を利用したデコーダ回路５２８ｃを示す。前述したように、出力回路５５６は、入力電圧が同じ値の場合は入力電圧を出力し、入力電圧が異なる場合は、中間の電圧を出力する回路なので、図１１に示すように電圧Ｖ０からＶ１４の中で、Ｖ０、Ｖ２、Ｖ４、Ｖ６、Ｖ８、Ｖ１０、Ｖ１２、Ｖ１４と８つの異なる電圧を用意すれば、出力回路５５６を用いて、Ｖ０からＶ１４の１５種類の電圧を出力することが可能である。
【００９５】
例えば、電圧Ｖ０を出力する場合は、Ｄ＜３：０＞の値はＤ１＝０、Ｄ２＝０、Ｄ３＝０で、ノードｎａから電圧Ｖ０を出力し、Ｄ０＝０でスイッチング素子２５６がオン状態となり入力端子ＩＮ１とＩＮ２の両方にＶ０を供給して、出力ＯＵＴからＶ０を出力する。
【００９６】
次に、電圧Ｖ０とＶ２の中間値であるＶ１を出力する場合は、Ｄ＜３：０＞の値はＤ１＝０、Ｄ２＝０、Ｄ３＝０で、ノードｎａからは電圧Ｖ０、ノードｎｂからは電圧Ｖ２を出力し、Ｄ０＝１でスイッチング素子２５２と２５４とがオン状態となり入力端子ＩＮ１にＶ０を供給し、入力端子ＩＮ２にＶ２を供給して、出力ＯＵＴから中間電圧Ｖ１を出力する。
【００９７】
このように、出力回路５５６を用いることで、用意する電圧の数を半分とすることが可能であり、回路規模を縮小することが可能である。ただし、デコーダ回路５２８ｃの回路規模減少については効果的ではない。
【００９８】
そこで、図１２に示す３入力５値出力の出力回路５５７を用いることとした。図１２中、スイッチング素子ＳＷ２１からＳＷ３６は正相入力端子と逆相入力端子とを入換えて、オフセット電圧を相殺するためのものである。以下の説明では、ＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２８、ＳＷ３０、ＳＷ３２、ＳＷ３４、ＳＷ３６がオン状態の場合で説明する。
【００９９】
出力回路５５７の入力は入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３の３端子からなり、入力端子ＩＮ１１はＮＭＯＳトランジスタＮＭ１１のゲートに接続し、入力端子ＩＮ１２はＮＭＯＳトランジスタＮＭ１２とＮＭ１３のゲートに接続し、入力端子ＩＮ１３はＮＭＯＳトランジスタＮＭ１４のゲートに接続している。
【０１００】
なお、ＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１８とで、差動対を構成しており、ＮＭＯＳトランジスタＮＭ１２とＮＭＯＳトランジスタＮＭ１７とで、差動対を構成しており、ＮＭＯＳトランジスタＮＭ１３とＮＭＯＳトランジスタＮＭ１６とで、差動対を構成しており、ＮＭＯＳトランジスタＮＭ１４とＮＭＯＳトランジスタＮＭ１５とで、差動対を構成している。
【０１０１】
また、定電流回路としては、電圧線３２６を介してゲートに所定電圧が印加された定電流源トランジスタＮＭ２７と、定電流源トランジスタＮＭ２７のドレインにカスコード接続された、電流分配トランジスタＮＭ１９、ＮＭ２０、ＮＭ２１、ＮＭ２２とから構成される。
【０１０２】
定電流源トランジスタＮＭ２７は、一定の電流値が正確に流れるように形成し、電流分配トランジスタＮＭ１９、ＮＭ２０、ＮＭ２１、ＮＭ２２を近接して同じ形状、サイズに形成し特性を等しくすることで、各差動対に電流が均等に流れるようにすることができる。
【０１０３】
定電流回路を、４つの定電流源トランジスタで構成することも可能であるが、定電流源トランジスタＮＭ２７と電流分配トランジスタＮＭ１９、ＮＭ２０、ＮＭ２１、ＮＭ２２との構成とすることで、定電流源トランジスタを細分化する必要がない。そのため、特に電流分配トランジスタを設ける構成は、差動対の数が増加して細分化が困難な場合に有効である。
【０１０４】
出力回路５５７は、基本的には前述の２入力であった出力回路５５６が４入力となった構成をしており、入力端子ＩＮ１２がＮＭＯＳトランジスタＮＭ１２とＮＭ１３のゲートに共通に接続している。
【０１０５】
そのため、出力回路５５７の出力ＯＵＴ２に出力する電圧ＶＯＵＴ２は、ＶＯＵＴ２＝（ＶＩＮ１１＋ＶＩＮ１２＋ＶＩＮ１２＋ＶＩＮ１３）／４となることから、ＶＯＵＴ２＝（ＶＩＮ１１＋（２×ＶＩＮ１２）＋ＶＩＮ１３）／４となり、入力端子ＩＮ１２の入力を２倍に重み付けした出力となる。
【０１０６】
従って、ＶＢ＝５×ＶＡとした場合に、図１３に示すように、電圧ＶＡを１〜５倍した値が出力ＶＯＵＴ２から出力する。だだし、図１３に示す表に従うように、各入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３に入力する電圧を選択する選択回路が必要となる。
【０１０７】
図１４に３入力５値出力の出力回路５５７を用いる場合のデコーダ回路５２８ｄを示す。デコーダ回路５２８ｄは、第１のデコーダ回路５３２ａと第２のデコーダ回路５３４ａと、選択回路５３６ａと出力回路５５７を備えている。
【０１０８】
また、図１５に表示データＤ０とＤ１の値により、入力端子ＩＮ１１からＩＮ１３に入力する電圧を表す真理値表を示す。なお、ＶＡはノードｎａ２に第１のデコーダ回路５３２ａから出力される電圧を示し、ＶＢはノードｎｂ２に第２のデコーダ回路５３４ａから出力される電圧を示す。
【０１０９】
図１４に示す選択回路５３６ａでは、表示データＤ０＝０、Ｄ１＝０の場合に、スイッチング素子２６２と２６４がオン状態となり、スイッチング素子２６６と２６８とがオフ状態となる。そのため、電圧ＶＡが入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３に入力する。
【０１１０】
次に、表示データＤ０＝１、Ｄ１＝０の場合に、スイッチング素子２６２と２６８がオン状態となり、スイッチング素子２６４と２６６とがオフ状態となる。そのため、電圧ＶＡが入力端子ＩＮ１１、ＩＮ１２に入力し、電圧ＶＢが入力端子ＩＮ１３に入力する。
【０１１１】
次に、表示データＤ０＝０、Ｄ１＝１の場合に、スイッチング素子２６６と２６４がオン状態となり、スイッチング素子２６２と２６８がオフ状態となる。そのため、電圧ＶＡが入力端子ＩＮ１２に入力し、電圧ＶＢが入力端子ＩＮ１１とＩＮ１３に入力する。
【０１１２】
次に、表示データＤ０＝１、Ｄ１＝１の場合に、スイッチング素子２６６と２６８がオン状態となり、スイッチング素子２６２と２６４がオフ状態となる。そのため、電圧ＶＡが入力端子ＩＮ１１に入力し、電圧ＶＢが入力端子ＩＮ１２とＩＮ１３に入力する。
【０１１３】
このように、第１のデコーダ回路５３２ａから電圧ＶＡを出力し、第２のデコーダ回路５３４ａから電圧ＶＢを出力し、電圧ＶＢ＝５×ＶＡとし、選択回路５３６ａを用いると、３入力５値出力の出力回路５５７を用いて、図１３の表に示すように電圧ＶＡを１倍から５倍した５値を得ることが可能となる。
【０１１４】
さらに、第１のデコーダ回路５３２ａと第２のデコーダ回路５３４ａからの出力は、図１６に示す真理値表のようになる。表示データがＤ２＝０、Ｄ３＝０の場合に、ノードｎａ２にＶ０が出力し、ノードｎｂ２にＶ４が出力する。表示データＤ２＝１、Ｄ３＝０でノードｎａ２にＶ４が出力し、ノードｎｂ２にＶ８が出力する。また、表示データＤ２＝１、Ｄ３＝１でノードｎａ２にＶ１２が出力し、ノードｎｂ２にＶ１６が出力する。
【０１１５】
従って、図１４に示すデコーダ回路５２８ｄを用いると、４ビットの表示データのうち、上位２ビットで５つの電圧値から２つの電圧値を選択し、下位２ビットで選択回路５３６ａを用いて３入力５値出力の出力回路５５７の３つの入力端子に２つの電圧値を入力することで、２つの電圧値の間に生じる５値の電圧を得ることが可能である。
【０１１６】
よって、図１７に示すように、電圧値Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１６（ただし、図はＶ４＝５×Ｖ０、Ｖ８＝９×Ｖ０、Ｖ１２＝１３×Ｖ０、Ｖ１６＝１７×Ｖ０の場合）から、電圧値Ｖ０の１から１７倍までの電圧値を得ることが可能である。すなわち、図１４に示すデコーダ回路５２８ｄは下位２ビットに関しては出力回路５５７を用いて電圧値を得ることで、５つの電圧値から１７個の電圧値を得る事が可能となっており、回路規模を減少可能としている。
【０１１７】
ここで、図１６に示す真理値表の中で電圧値Ｖ８に注目すると、電圧値Ｖ８は表示データＤ２＝０、Ｄ３＝１で、ノードｎａ２に電圧ＶＡとして出力し、表示データＤ２＝１、Ｄ３＝０で、ノードｎｂ２に電圧ＶＢとして出力している。
【０１１８】
そこで、ノードｎａ２とｎｂ２との接続を入換えることで、重複して出力する電圧を選択する回路を省略することが可能である。図１８にノードｎａ２とｎｂ２とを入換える選択回路５３６ｂを示す。また、図１８に示す回路の真理値表を図１９に示す。
【０１１９】
図１８に示すデコーダ回路５２８ｅでは、表示データＤ２＝０、Ｄ３＝０でノードｎａ３に電圧Ｖ０が出力し、ノードｎｂ３に電圧Ｖ４が出力する、この時、表示データＤ２＝０のため、スイッチング素子２７２と２７６がオン状態で、スイッチング素子２７４と２７８がオフ状態のため、ノードｎａ４には電圧Ｖ０が出力し、ノードｎｂ４には電圧Ｖ４が出力する。
【０１２０】
次に、表示データＤ２＝１、Ｄ３＝０でノードｎａ３に電圧Ｖ８が出力し、ノードｎｂ３に電圧Ｖ４が出力する、この時、表示データＤ２＝１のため、スイッチング素子２７２と２７６がオフ状態で、スイッチング素子２７４と２７８がオン状態のため、ノードｎａ４には電圧Ｖ４が出力し、ノードｎｂ４には電圧Ｖ８が出力する。
【０１２１】
以下同様に、表示データＤ２＝０、Ｄ３＝１でノードｎａ４に電圧Ｖ８が出力し、ノードｎｂ４に電圧Ｖ１２が出力し、表示データＤ２＝１、Ｄ３＝１でノードｎａ４には電圧Ｖ８が出力し、ノードｎｂ４には電圧Ｖ１２が出力する。
【０１２２】
このように、図１８に示す選択回路５３６ｂを用いると、重複する電圧を省略することが可能で、そのために、重複していた電圧を供給する配線を省略することができ回路規模を減少することが可能となる。
【０１２３】
次に図２０に、さらに回路規模を減少させたデコーダ回路５２８ｆのブロック図を示す。図２０に示すデコーダ回路５２８ｆは第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとに分けられており、第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとは、セレクトスイッチ型デコーダ回路５４２とトーナメント型デコーダ回路５４４とに分けられている。また、低電圧側用デコーダ回路５４８と高電圧側用デコーダ回路５４６とが別に設けられている。
【０１２４】
なお、図２０に示すデコーダ回路５２８ｆでは、８ビットの表示データから２５６階調の電圧を選択する場合を例として説明する。８ビットの下位２ビットに対応する電圧は、前述の選択回路５３６ｂと３入力５値出力の出力回路５５７を用いて生成する。そのため、表示データ線３１０の下位２ビット分Ｄ＜１：０＞の信号線が選択回路５３６ｂに入力している。また、前述のノードを入換える動作のため下位から３ビット目の表示データＤ２も選択回路５３６ｂに入力している。
【０１２５】
第１のデコーダ回路５３２ｂには、階調電圧線３１８が入力しており、第１のデコーダ回路５３２ｂは、階調電圧線３１８を介して供給される電圧から一つの電圧を選択してノードｎａ５に出力する。第２のデコーダ回路５３４ｂにも、階調電圧線３１８が入力しており、第２のデコーダ回路５３４ｂも、階調電圧線３１８を介して供給される電圧から一つの電圧を選択してノードｎｂ５に出力する。
【０１２６】
第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとに設けられた、セレクトスイッチ型デコーダ回路５４２は表示データの下位３ビット目から５ビット目のデータＤ＜４：２＞を用いて、階調電圧線３１８を介して供給される電圧から一つの電圧を選択して、トーナメント型デコーダ回路５４４に出力している。
【０１２７】
トーナメント型デコーダ回路５４４は上位３ビットのデータＤ＜７：５＞を用いてセレクトスイッチ型デコーダ回路５４２が出力する電圧から一つの電圧を選択して選択回路５３６ｂに出力している。
【０１２８】
図２１に第１のデコーダ回路５３２ｂを例に、セレクトスイッチ型デコーダ回路５４２とトーナメント型デコーダ回路５４４の構成を示す。なお、以下説明するデコーダ回路５２８ｆでは、表示データＤ（０、０、０、０、０、０、０、０）の場合に階調電圧Ｖ２５５を出力し、表示データＤ（１、１、１、１、１、１、１、１）の場合に階調電圧Ｖ０を出力する場合の例を用いる。
【０１２９】
セレクトスイッチ型デコーダ回路５４２は、別に設けられるデータセレクタ回路７００から出力するセレクト信号Ｄ（０００）からＤ（１１１）がスイッチング素子２８４の制御端子に接続しており、データセレクタ回路７００から出力するセレクト信号によりオン状態となり、階調電圧Ｖ０１６からＶ２４０のうち一つの電圧を選択してトーナメント型デコーダ回路５４４に出力する。
【０１３０】
トーナメント型デコーダ回路５４４は、図７に示したデコーダ回路５２８ｂと同様な構成であるが、３ビットのＤ＜７：５＞を基にセレクトスイッチ型デコーダ回路５４２から出力する８種類の電圧のうちの一つの電圧を選択してノードｎａ５に出力する。
【０１３１】
なお、スイッチング素子２８８は、低電圧側用デコーダ回路５４８と高電圧側用デコーダ回路５４６の一部をなしており、表示データＤ＜７：４＞が全て“０”の場合、低電圧側用デコーダ回路５４８の出力をノードｎａ５に出力する。また、表示データＤ＜７：４＞が全て“１”の場合、高電圧側用デコーダ回路５４６の出力をノードｎａ５に出力する。
【０１３２】
図２２にデータセレクタ回路７００を示す。データセレクタ回路７００は３ビットの階調値Ｄ＜４：２＞からトランジスタスイッチのオンオフを制御するセレクト信号を出力する。また、図２３にはデータセレクタ回路７００を構成するＮＡＮＤ回路とインバータ回路の組み合わせからなるマルチプレクサ回路７１０を示す。図２２及び図２３に示すように、データセレクタ回路７００はトランジスタが８個で構成されるＮＡＮＤ回路とインバータ回路の組み合わせ８個からなる。よって、データセレクタ回路７００はトランジスタ６４個で構成可能である。
【０１３３】
ここで、セレクトスイッチ型デコーダ回路５４２で必要なスイッチング素子の数を検討すると、セレクトスイッチ型デコーダ回路５４２で選択する階調電圧の数は５６であるため、各階調に１個のスイッチング素子を設けるとすると、階調電圧を選択するスイッチング素子は５６個必要で、前述のデータセレクタ回路７００の６４個と合わせて１２０個必要となる。
【０１３４】
対して、トーナメント型デコーダ回路で形成した場合は、図７に示す３ビットを基に８つの電圧を選択するデコーダ回路５２８ｂが７個必要となる。そのため、１個のデコーダ回路５２８ｂで１４個のスイッチング素子が必要なことから、合計９８個のスイッチング素子が必要となる。
【０１３５】
図２４に第２のデコーダ回路５３４ｂを示す。また、図２５に低電圧側用デコーダ回路５４８と、図２６に高電圧側用デコーダ回路５４６とを示す。低電圧側用デコーダ回路５４８の出力Ａ−１は、図２１に示した第１のデコーダ回路５３２ｂのＡ−１と、図２４に示した第２のデコーダ回路５３４ｂのＡ−１の両方に接続している。また、高電圧側用デコーダ回路５４６の出力Ｂ−１は、図２１に示した第１のデコーダ回路５３２ｂのＢ−１と、図２４に示した第２のデコーダ回路５３４ｂのＢ−１の両方に接続している。
【０１３６】
低電圧側用デコーダ回路５４８と、高電圧側用デコーダ回路５４６とを別に設ける理由は、階調電圧の低電圧側と高電圧側とで、電圧の変化が直線的ではないため、出力が等倍に変化する３入力５値出力の出力回路５５７を用いることができないからである。
【０１３７】
また、図１７に示すように、１８個の階調電圧を出力するために、電圧Ｖ１６を出力回路５５７の３つの入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３に供給する必要があるが、図１８に示すデコーダ回路５２８ｅでは、表示データＤ０＝１、Ｄ１＝１、Ｄ２＝１、Ｄ３＝１の場合に、Ｄ２＝１、Ｄ３＝１であることから、ノードｎａ３に電圧Ｖ１６が出力し、ノードｎｂ３に電圧Ｖ１２が出力し、Ｄ２＝１であることからノードｎａ４に電圧Ｖ１２が出力し、ノードｎｂ４に電圧Ｖ１６が出力し、Ｄ１＝１、Ｄ０＝１であることから、入力端子ＩＮ１１にはＶ１２が入力し、入力端子ＩＮ１２にはＶ１６が入力し、入力端子ＩＮ１３にはＶ１６が入力する不具合が生じる。
【０１３８】
すなわち、Ｄ２＝１の場合にノードｎａ３の出力をノードｎａ４に出力することが出来ないという問題がある。そのため、第２のデコーダ回路５３４ｂは表示データＤ（１、１、１、１、０、０、０、０）の場合に、高電圧側用デコーダ回路５４６から電圧Ｖ２４０を出力して、出力回路５５７の３つの入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３に電圧Ｖ２４０を供給している。
【０１３９】
低電圧側用デコーダ回路５４８と、高電圧側用デコーダ回路５４６とは、出力回路５５７の３つの入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３に共通に接続されているが、スイッチング素子２８８−４を用いて表示データＤ４の値により、低電圧側用デコーダ回路５４８の出力Ａ−１と高電圧側用デコーダ回路５４６の出力Ｂ−１とが、入力端子ＩＮ１１、ＩＮ１２、ＩＮ１３と導通するよう構成されている。
【０１４０】
図２０に示すデコーダ回路５２８ｆでは、前述のデータセレクタ回路７００と、低電圧側用デコーダ回路５４８と、高電圧側用デコーダ回路５４６とを、第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとの共用にすることが可能である。そのため、３入力５値出力の出力回路５５７に必要な第１のデコーダ回路５３２ｂと第２のデコーダ回路５３４ｂとに対して、共通な回路を一つにまとめることで回路規模の縮小が可能となっている。
【０１４１】
なお、低電圧側用デコーダ回路５４８と高電圧側用デコーダ回路５４６とを共用とすることで、選択回路５３６ｂの入力端子間がショートするおそれがあるが、図２１、図２４に示すスイッチング素子２８８で出力Ａ−１とＢ−１との接続を制御して、低電圧側用デコーダ回路５４８から配線５５１と５５２とに電圧を出力するタイミングと、高電圧側用デコーダ回路５４６から配線５５１と５５２とに電圧を出力するタイミングとを制御している。
【０１４２】
そのため、出力Ａ−１とＢ−１とに接続するスイッチング素子２８８の合計１６個については共用とすることが出来ず、それぞれの配線５５１、５５２、５５３、５５４毎に設けられている。
【０１４３】
以上説明したように、本実施形態によれば、デコーダ回路の素子数を最小化することができるため、デコーダ回路の規模を小さくすることができる。
【符号の説明】
【０１４４】
１  液晶表示パネル、２  ＴＦＴ基板、４  コネクタ、５  駆動回路、６  走査線駆動回路、８  画素部、９  表示領域、１０  薄膜トランジスタ、１１  画素電極、１５  対向電極、２１  走査信号線、２２  映像信号線、２５  対向電極信号線、３０  回路基板、３１  入力信号線、３２  出力信号線、３３  ベリファイ信号出力線、３４  入力信号線、１００  液晶表示装置、１１０  バックライト、１４１  走査信号用端子、１４２  映像信号用出力端子、１４３  電圧出力用端子、３１０  表示データ線、３１２  出力配線、３１８  階調電圧線、３２０  低電圧用基準電圧、３２２  高電圧用基準電圧、３２４  ガンマ値制御信号線、３２６  電圧線、５２６  デコーダセグメント、５２８ａ〜５２８ｆ  デコーダ回路、５３２ａ〜５３２ｂ  第１のデコーダ回路、５３４ａ〜５３４ｂ  第２のデコーダ回路、５３６ａ〜５３６ｂ  選択回路、５４２  セレクトスイッチ型デコーダ回路、５４４  トーナメント型デコーダ回路、５４６  高電圧側用デコーダ回路、５４８  低電圧側用デコーダ回路、５５０  ラッチ回路、５５１〜５５４  配線、５５５  階調電圧選択回路、５５６，５５７  出力回路、５５９  走査信号発生回路、５５８  レベルシフト回路、５６１  液晶駆動電圧生成回路、５６２  階調電圧生成回路、５６３  ガンマ補正回路、５６４  低電圧用ガンマ補正回路、５６５  高電圧用ガンマ補正回路、５６６  レギュレータ、５６８  基準電圧発生回路、５７１  システムインターフェース、５７２  外部表示インターフェース、５７４  インデックスレジスタ、５７５  コントロールレジスタ、５７６  タイミング生成回路、５７７  アドレスカウンタ、５７８  ライトデータレジスタ、５７９  リードデータレジスタ、６２１  ラダー抵抗、７００  データセレクタ回路、７１０  マルチプレクサ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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