(57)【要約】【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。【選択図】図３
2011176411.tif 000002
【特許請求の範囲】
【請求項１】
同一のデータを保持する３以上の奇数個のフリップフロップ回路と、前記奇数個のフリップフロップ回路の保持するデータについて多数決を取る多数決論理回路と、を有する半導体集積回路であって、
前記奇数個のフリップフロップ回路は、保持するデータが、
第１の論理値から第２の論理値へ遷移しやすく前記第２の論理値から前記第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、
前記第２の論理値から前記第１の論理値へ遷移しやすく前記第１の論理値から前記第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、
により構成され、
前記第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有することを特徴とする半導体集積回路。
【請求項２】
前記第１及び第２のフリップフロップ回路は、それぞれ相対的に高い入力スレッシュホールド電圧を有するハイトリップ論理回路と、前記ハイトリップ論理回路より相対的に低い入力スレッシュホールド電圧を有するロウトリップ論理回路と、を含み、
前記第１のフリップフロップ回路において前記ハイトリップ論理回路で構成されている論理回路と同一箇所における前記第２のフリップフロップ回路の論理回路は前記ロウトリップ論理回路で構成され、
前記第１のフリップフロップ回路において前記ロウトリップ論理回路で構成されている論理回路と同一箇所における前記第２のフリップフロップ回路の論理回路は前記ハイトリップ論理回路で構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１及び第２のフリップフロップ回路は、それぞれ出力プルダウン抵抗付論理回路と、出力プルアップ抵抗付論理回路と、を含み、
前記第１のフリップフロップ回路において前記出力プルダウン抵抗付論理回路で構成されている論理回路と同一箇所における前記第２のフリップフロップ回路の論理回路は前記出力プルアップ抵抗付論理回路で構成され、
前記第１のフリップフロップ回路において前記出力プルアップ抵抗付論理回路で構成されている論理回路と同一箇所における前記第２のフリップフロップ回路の論理回路は前記出力プルダウン抵抗付論理回路で構成されていることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記第１及び第２のフリップフロップ回路は、それぞれ、入力端子が入力ノードに出力端子が保持ノードに接続された第１のインバータ回路と、入力端子が前記保持ノードに出力端子が前記入力ノードに接続された第２のインバータ回路と、を含み、
前記第１のフリップフロップ回路は、前記第１のインバータ回路より前記第２のインバータ回路の方が相対的に低い入力スレッシュホールド電圧を有するインバータ回路であり、
前記第２のフリップフロップ回路は、前記第１のインバータ回路より前記第２のインバータ回路の方が相対的に高い入力スレッシュホールド電圧を有するインバータ回路であることを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路。
【請求項５】
前記第１のフリップフロップ回路の第２のインバータ回路及び前記第２のフリップフロップ回路の第１のインバータ回路の入力スレッシュホールド電圧は、電源電圧の１／２未満の電圧であり、前記第２のフリップフロップ回路の入力スレッシュホールド電圧は、前記電源電圧の１／２を超えた電圧であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１のフリップフロップ回路は、前記入力ノードに接続されたプルダウン抵抗と、前記保持ノードに接続されたプルアップ抵抗と、を備え、
前記第２のフリップフロップ回路は、前記入力ノードに接続されたプルアップ抵抗と、前記保持ノードに接続されたプルダウン抵抗と、を備えることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記第１及び第２のフリップフロップ回路は、それぞれ、マスター側クロックゲートと、マスター側保持回路と、スレーブ側クロックゲートと、スレーブ側保持回路と、
を備え、
前記マスター側クロックゲートは、クロック信号が第１の論理レベルのときに、入力端子のデータを前記マスター側保持回路に伝え、前記マスター側保持回路は、前記クロック信号が第１の論理レベルのときに取り込んだデータを前記クロック信号が第２の論理レベルのときに保持し、前記スレーブ側クロックゲートは、前記クロック信号が第２の論理レベルのときに前記マスター側保持回路が保持するデータを前記スレーブ側保持回路に伝え、前記スレーブ側保持回路は、前記クロック信号が第２の論理レベルにときに取りこんだデータを前記クロック信号が第１の論理レベルのときに保持し、
前記スレーブ側保持回路の保持するデータが前記多数決論理回路に入力され、
前記マスター側保持回路及び前記スレーブ側保持回路のうち、少なくとも一方が前記第１のインバータ回路及び前記第２のインバータ回路を備えるフリップフロップ回路であることを特徴とする請求項４乃至６いずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に、複数のフリップフロップ回路とその保持するデータについて多数決を取る多数決論理回路を備え、放射線等によるソフトエラー対策を施した半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のパッケージや配線などに含まれる放射性同位元素が崩壊した時に発生するα線、宇宙線に由来する中性子線等の放射線によって、半導体集積回路内に電気的なノイズが発生し、回路が誤動作することが知られている。そして、上記の誤動作は、固定的な故障によるハードエラーに対して、ソフトエラーと呼ばれている。ソフトエラーは、一般的に一過性の誤動作であるが、電源投入後、データの書き換えをほとんどしないラッチ回路に記憶されたデータが破壊された場合には、ソフトエラーによる誤動作も固定的なエラーとなり得る。このようなラッチ回路のソフトエラー耐性向上のために、複数のフリップフロップに同じデータを記憶させ、それらの多数決結果を正しいデータとして扱う多数決論理回路を用いたフリップフロップ回路が知られている。
【０００３】
特許文献１乃至３には、従来の多数決論理回路を用いたフリップフロップ回路が記載されている。図１は、この従来の多数決論理回路を用いたフリップフロップ回路のブロック図である。フリップフロップ回路２１１〜２１３は、同一の回路で、データ入力信号ＩＮ、クロック信号も共通に接続されている。フリップフロップ回路２１１〜２１３は、クロック信号ＣＫがロウレベルのときにデータ入力端子ＩＮから取り込んだデータをクロック信号ＣＫの立ち上がりに同期して多数決論理回路１４へ出力する。多数決論理回路は、フリップフロップ回路２１１〜２１３の保持するデータによって多数決を採り、その結果を出力端子ＯＵＴから出力する。図１のように３個のフリップフロップ回路２１１〜２１３を用いる場合には、いずれか１個のフリップフロップ回路が保持するデータがソフトエラーを起こしても残る２つのフリップフロップ回路が正しいデータを保持している限り、多数決論理回路によって正しいデータが出力される。
【０００４】
上記特許文献１乃至３記載の多数決論理回路を用いたフリップフロップ回路では、３個以上のフリップフロップ回路とそれらの論理出力レベルの多数決を採る多数決論理回路が設けられている。上記従来の多数決論理回路を用いたフリップフロップ回路では、最初に２１１〜２１３の３個のフリップフロップ回路に同一データを記憶させる。多数決論理回路１４は、３個のフリップフロップ回路２１１〜２１３のうち、過半数、すなわち、２個以上のフリップフロップ回路が保持しているデータを多数決の結果として出力する。放射線等の侵入により、仮に３個のフリップフロップ回路のうち１個のフリップフロップ回路の保持データが反転しても、多数決の結果に変動はなく、結果として、ソフトエラー耐性の強いラッチ回路が実現できる。また、多数決結果を入力に帰還することにより、一旦、２：１となったフリップフロップ回路のデータを再び３：０に戻す事も可能であり、継続的にラッチデータの信頼性を維持する事ができる。
【０００５】
また、特許文献４は、ソフトエラー対策に関する文献ではないが、複数並列に設けたフリップフロップ回路に多数決演算部を設け、さらに多数決演算の結果をフリップフロップに帰還入力させるレジスタリフレッシュ部を設けたレジスタ回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１８５３０９号公報
【特許文献２】特開２００４−３３６１２３号公報
【特許文献３】特許第３９３０５１３号公報
【特許文献４】特開２００７−２６６８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。上記特許文献１乃至３に記載の従来の多数決論理回路を用いたフリップフロップ回路では、放射線等の侵入による１回のイベントで１個のフリップフロップ回路だけがソフトエラーを起こし、保持データが反転することを想定している。しかしながら、実際には、１回の放射線等の進入により隣接した複数のフリップフロップが同時にエラーを起こす場合がある。この様な場合は、多数決回路を搭載していても、１回のイベントで３：０から１：２に変化してしまうのでラッチ回路の出力データも反転してしまう。このようなマルチエラーに対する対策手段としては、ラッチ回路を構成するフリップフロップ回路の個数を５個、７個と増やしたり、それらのフリップフロップ回路間の距離を十分に離して配置したりする事などが考えられる。しかし、これらの対策は、著しく回路の面積を増大させる。特に半導体集積回路の微細加工技術が進み、半導体集積回路の集積度の進むにつれて、放射線等の影響は大きくなり、さらに、多数決論理回路を組んでも隣接して配置されるフリップフロップ回路が同じ影響を受けてしまう可能性は高まると考えられる。
【課題を解決するための手段】
【０００８】
本発明の１つの側面による半導体集積回路は、同一のデータを保持する３以上の奇数個のフリップフロップ回路と、前記奇数個のフリップフロップ回路の保持するデータについて多数決を取る多数決論理回路と、を有する半導体集積回路であって、前記奇数個のフリップフロップ回路は、保持するデータが、第１の論理値から第２の論理値へ遷移しやすく前記第２の論理値から前記第１論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、前記第２の論理値から前記第１の論理値へ遷移しやすく前記第１の論理値から前記第２論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、により構成され、前記第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。
【発明の効果】
【０００９】
本発明によれば、第２の論理値から第１論理値には遷移しにくい特性を有する第１のフリップフロップ回路と第１の論理値から第２論理値には遷移しにくい特性を有する第２のフリップフロップ回路とを隣接して配置するので、第１及び第２のフリップフロップ回路のうち、一方のフリップフロップ回路がソフトエラーを発生したとしても、他方のフリップフロップ回路が同時にソフトエラーを発生させる可能性を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】従来のフリップフロップ回路と多数決論理回路のブロック図である。
【図２】本発明の一実施例によるフリップフロップ回路と多数決論理回路の概略レイアウト配置図である。
【図３】一実施例によるフリップフロップ回路と多数決論理回路の内部回路ブロック図である。
【図４】（ａ）一実施例によるフリップフロップ回路における保持回路部の一例を示す回路図と、（ｂ）放射線の照射を受けた場合の波形図である。
【図５】（ａ）従来技術によるフリップフロップ回路の保持回路部の回路図と、（ｂ）放射線の照射を受けた場合の波形図である。
【図６】別な実施例によるフリップフロップ回路と多数決論理回路の内部回路ブロック図である。
【発明を実施するための形態】
【００１１】
本発明では、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、が交互に配置されているレイアウトパターンを有する。したがって、放射線の照射等を受けても、隣接して配置される第１のフリップフロップ回路と第２のフリップフロップ回路のうち、たとえ一方のフリップフロップ回路のデータがソフトエラーを発生させたとしても、隣接して配置される第１のフリップフロップ回路と第２のフリップフロップ回路が同時にソフトエラーを発生させる可能性を低減することができる。
【００１２】
例えば、上記第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有するフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有するフリップフロップ回路は、相対的に高い入力スレッシュホールド電圧を有するハイトリップ論理回路と相対的に低い入力スレッシュホールド電圧を有するロウトリップ論理回路を組みも合わせることにより実現することができる。また、上記第１のフリップフロップ回路と第２のフリップフロップ回路は、出力プルダウン抵抗付論理回路と出力プルアップ抵抗付論理回路を用いてもよい。
【００１３】
なお、本発明において、フリップフロップ回路とは、図６の１１Ａ〜１３Ａに示すマスター側が省略されていて、スレーブ側だけのフリップフロップ回路も含むものとする。
【００１４】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１５】
図２は、実施例１の半導体集積回路における多数決論理回路を用いたフリップフロップ回路の概略レイアウト配置図である。図２において、フリップフロップ回路１１、１３は、保持するデータが、第１の論理値から第２の論理値へ遷移しやすく、第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路である。一方、フリップフロップ回路１２は、保持するデータが、第２の論理値から第１の論理値へ遷移しやすく、第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路である。第１のフリップフロップ回路１１、１３は隣接して配置せずに、フリップフロップ回路１１と１３との間に第２のフリップフロップ回路１２を挟んで配置している。このように配置することにより、放射線の照射等により、隣接した配置されたフリップフロップ回路１１と１２、または１２と１３が同時に影響を受けたとしても、同時に影響を受ける２つのフリップフロップ回路のうち、一方のデータは遷移しにくい特性を有するのでソフトエラーの発生を防ぐことができる。
【００１６】
たとえば、フリップフロップ回路１１〜１３が第１の論理値を保持しているときに、フリップフロップ回路１１と１２がα線の照射により影響を受けたとする。その場合、フリップフロップ回路１１の保持するデータがα線の照射により第２の論理値に反転したとする。しかし、フリップフロップ回路１２は、第１の論理値から第２の論理値へは遷移しにくい特性を有するので、フリップフロップ回路１２の保持するデータがα線の照射により第２の論理値には反転しにくい。従って、たとえ、フリップフロップ回路１１と１２がα線の照射を受けても、データの反転をフリップフロップ回路１１だけに留めることができれば、多数決論理回路１４による演算結果は正しい結果を保持することができる。
【００１７】
図３に、図２の多数決論理回路を用いたフリップフロップ回路１１〜１３と多数決論理回路１４の内部回路を示す。フリップフロップ回路１１は、マスター側クロックゲート１１１と、ハイトリップインバータ回路１１２とロウトリップインバータ回路１１３を備えるマスター側保持回路と、スレーブ側クロックゲート１１４と、ハイトリップインバータ回路１１５とロウトリップインバータ回路１１６とを備えるスレープ側保持回路により構成される。
【００１８】
マスター側クロックゲート１１１はクロックドインバータ回路で構成され、反転クロック信号ＣＫＢがハイレベルのときフリップフロップ回路１１の入力端子ＩＮの反転信号を入力ノードＮ１に出力する。反転クロック信号ＣＫＢは、クロック信号ＣＫの位相を反転させたクロック信号である。マスター側保持回路を構成するハイトリップインバータ回路１１２は通常のインバータ回路より入力スレッシュホールド電圧が高いインバータ回路であり、ロウトリップインバータ回路１１３は通常のインバータ回路より入力スレッシュホールド電圧が低いインバータ回路である。ハイトリップインバータ回路１１２のゲートは入力ノードＮ１に接続され、入力ノードＮ１には、マスター側クロックゲート１１１の出力信号及びロウトリップインバータ１１３の出力信号が接続されている。
【００１９】
ロウトリップインバータ回路１１３のゲートは保持ノードＮ２に接続され、保持ノードＮ２には、ハイトリップインバータ１１２の出力信号とスレーブ側クロックゲート１１４のゲートに接続される。反転クロック信号ＣＫＢがハイレベルのときマスター側保持回路（１１２、１１３）に保持するデータは、入力端子ＩＮから取り込んだデータにより更新される。また、反転クロック信号ＣＫＢがロウレベルのときは、マスター側保持回路（１１２、１１３）はデータを保持する。
【００２０】
スレーブ側クロックゲート１１４は、クロックドインバータ回路により構成され、クロック信号ＣＫがハイレベルのとき保持ノードＮ２のデータを反転してスレーブ側保持回路のハイトリップインバータ回路１１５のゲートに伝える。ハイトリップインバータ回路１１５の出力信号は、多数決論理回路１４に接続されるとともに、ロウトリップインバータ回路１１６のゲートに接続される。ロウトリップインバータ回路１１６の出力信号は、ハイトリップインバータ回路１１５のゲートに接続される。スレーブ側保持回路（１１５、１１６）が保持するデータは常に多数決論理回路１４に出力され、スレープ側保持回路（１１５、１１６）が保持するデータは、クロック信号ＣＫがハイレベルのときにマスター側保持回路（１１２、１１３）の保持するデータにより更新され、クロック信号ＣＫがロウレベルのときは、データを保持する。
【００２１】
フリップフロップ回路１３の内部構成、動作は、フリップフロップ回路１１と同一である。また、フリップフロップ回路１２は、基本的な構成は、フリップフロップ回路１１、１３と同一である。しかし、マスター側保持回路（１２２、１２３）とスレーブ側保持回路（１２５、１２６）に用いられるハイトリップインバータ回路（１２３、１２６）とロウトリップインバータ回路（１２２、１２５）とが入れ替わっている。すなわち、フリップフロップ回路１１、１３では、ハイトリップインバータ回路（１１２、１１５、１３２、１３５）が用いられていたのと同じ箇所では、フリップフロップ回路１２では、ロウとリップインバータ回路１２２、１２５が用いられている。
【００２２】
一方、フリップフロップ回路１１、１３では、ロウトリップインバータ回路（１１３、１１６、１３３、１３６）が用いられていたのと同じ箇所では、フリップフロップ回路１２では、ハイトリップインバータ回路１２３、１２６が用いられている。
【００２３】
上記構成によれば、フリップフロップ回路１１、１３のマスター側保持回路の入力ノード（Ｎ１、Ｎ６）、スレーブ側保持回路の入力ノード（Ｎ３、Ｎ７）は、いずれもハイレベルからロウレベルへは遷移しやすく、ロウレベルからハイレベルへは遷移しにくい特性を有することになる。また、フリップフロップ回路１２のマスター側保持回路の入力ノードＮ４、スレーブ側保持回路の入力ノードＮ５は、いずれもロウレベルからハイレベルへは遷移しやすく、ハイレベルからロウレベルへは遷移しにくい特性を有することになる。
【００２４】
多数決論理回路１４は、フリップフロップ回路１１と１２の出力信号を受ける２入力ＮＡＮＤゲート１４１と、フリップフロップ回路１１と１３の出力信号を受ける２入力ＮＡＮＤゲート１４２と、フリップフロップ回路１２と１３の出力信号を受ける２入力ＮＡＮＤゲート１４３と、ＮＡＮＤ回路１４１、１４２、１４３の出力信号がそれぞれゲートに接続される３入力ＮＡＮＤ回路１４４とを備え、ＮＡＮＤ回路１４４の出力信号が多数決論理回路の出力信号として外部に出力される。
【００２５】
図４（ａ）は、入力スレッシュホールド電圧が通常のインバータ回路より高いハイトリップインバータ回路と入力スレッシュールド電圧が通常のインバータ回路より低いロウトリップインバータ回路で構成するマスター側（またはスレーブ側）保持回路の構成例である。図４（ａ）では、ハイトリップインバータ回路１１２には、出力にプルアップ抵抗が付加されている。また、ロウトリップインバータ回路１１３には、出力にプルダウン抵抗が付加されている。さらに、インバータを構成するＰＭＯＳトランジスタＱｐｈ，ＱｐｌとＮＭＯＳトランジスタＱｎｈ，Ｑｎｌは、電流駆動能力に差をつけており、ＱｐｈとＱｎｈが電流駆動能力大、ＱｐｌとＱｎｌは、電流駆動能力小としている。このため、インバータの入力閾値電圧にも高低差が生じ、ノードＮ１を入力とするインバータ１１２の入力スレッシュホールド電圧は高く、ノードＮ２を入力とするインバータ１１３の入力スレッシュホールド電圧は低い。したがって、ノードＮ１がハイレベルを保持している時に放射線が侵入し、ノードＮ１の電位が低下すると簡単にフリップフロップは、反転してしまうが、逆にノードＮ２がハイレベルを保持している場合は、ノードＮ２を入力とするインバータ１１３の入力スレッシュホールド電圧が低いため、フリップフロップ回路は、反転しにくい。このようにして、データ「１」、データ「０」どちらか一方のデータを保持しやすいフリップフロップを実現する事ができる。
【００２６】
図４（ｂ）は、図４（ａ）に示す保持回路を備えたフリップフロップ回路において、放射線の照射を受けたときのノードＮ１とノードＮ２の電位の変動を示す波形図である。図４（ｂ）において、放射線１の照射を受ける前はノードＮ１がハイレベル、ノードＮ２がロウレベルを保持しているとする。上述したように、ノードＮ１は、ハイレベルからロウレベルへ遷移しやすく、ノードＮ２は、ロウレベルからハイレベルへは遷移しやすい。したがって、放射線１の照射による影響を受けて、ノードＮ１はハイレベルからロウレベルへ、ノードＮ２はロウレベルからハイレベルへと状態が遷移している。しかし、隣接して配置される同一のデータを保持するフリップフロップ回路の保持回路（例えば、図３の１２２、１２３）のノード（例えば、図３のノードＮ４）は、ハイレベルからロウレベルにはデータが遷移しにくく構成されている。したがって、放射線１の照射によってノードＮ１、ノードＮ２の電位の論理レベルが遷移したとしても、隣接して配置されたフリップフロップ回路の保持回路（例えば図３の１２２、１２３）のノード（例えば、図３のノードＮ４）の論理レベルが遷移しなければ、多数決回路を使用している限り誤動作することはない。したがって、多数決論理回路を採用している限り、１つのフリップフロップ回路がソフトエラーを引き起こしたとしても、ソフトエラーを引き起こしたフリップフロップ回路に隣接して配置されているフリップフロップ回路は、ソフトエラーを引き起こしたフリップフロップ回路とは同一の状態遷移が起こりにくく構成されているので、誤動作を防ぐことができる。
【００２７】
図４（ｂ）に戻ると、放射線１の照射を受けた後に、さらに放射線２の照射を受けているが、ノードＮ１は、ロウレベルからハイレベルへは遷移しにくく、ノードＮ２はハイレベルからロウレベルへデータが遷移しにくく構成されているので、放射線２の照射によっては、データが遷移せずに放射線２の照射前の状態を保っている。したがって、隣接して配置されたフリップフロップ回路が放射線２の照射により保持しているデータの破損が生じても、多数決論理回路を採用することにより、システム的に不具合（システム的なソフトエラー）の発生を防ぐことができる。
【００２８】
図５（ａ）は、比較例となる従来の保持回路のブロック図である。この保持回路を構成するインバータ回路３１２、３１３の入力スレッシュホールド電圧は、電源電圧のおおよそ１／２の電圧に設定されている。したがって、放射線の侵入による外乱でハイレベル側のノード（初期状態のノードＮ１）の電荷が抜け、１／２Ｖｃｃ以下まで電位が下降するとフリップフロップ回路が反転する可能性が生ずる。また、この場合、ノードＮ１、ノードＮ２のどちらのノードもほぼ同様な振る舞いとなる。図５（ｂ）に波形図を示すように、放射線１の照射を受ける前は、ノードＮ１はハイレベル、ノードＮ２はロウレベルであるとする。放射線１の照射により、ノードＮ１はハイレベルからロウレベルへ、ノードＮ２はロウレベルからハイレベルへと状態が遷移している。次に、放射線２の照射により、ノードＮ１はロウレベルからハイレベルへ、ノードＮ２はハイレベルからロウレベルへと状態が遷移している。従来の保持回路では、隣接して配置されるフリップフロップ回路の状態の遷移しやすさは基本的に同じである。したがって、隣接して配置されるフリップフロップ回路が同じように放射線の照射による影響を受けた場合は、同じように状態が変化すると考えられる。
【００２９】
したがって、隣接して配置されるフリップフロップ回路が同時に放射線の照射による影響を受けた場合は、どちらのフリップフロップ回路も同様にソフトエラーを引き起こし、多数回路の出力も反転して致命的な誤動作を引き起こす可能性が生じる。
【００３０】
以上述べたように、本発明のラッチ回路を構成するフリップフロップ回路は、意図的にアンバランスを持たせている。また、図２、図３に示すとおり、３個のフリップフロップ回路は、アンバランスを持っており、それぞれ保持しやすいデータがある。中央のフリップフロップ回路１２だけがロウレベル（データ「０」）を保持しやすく設定されたフリップフロップ回路を使用しており、フリップフロップ回路１１と１３は、ハイレベル（データ「１」）が保持しやすくなるフリップフロップ回路を使用している。すなわち、初期的に全てのフリップフロップにデータ「１」を記憶させている場合、フリップフロップ回路１２は、ソフトエラーが起きやすく、フリップフロップ回路１１と１３は、ソフトエラーが起きにくい。また、逆に、初期的に全てのフリップフロップ回路にデータ「０」を記憶させている場合、フリップフロップ回路１２では、ソフトエラーが起きにくく、フリップフロップ回路１１と１３では、ソフトエラーが起きやすい。放射線が侵入し、マルチエラーとなる場合は、隣接して配置されたフリップフロップ回路でデータの反転が起こるケースが多い。図２、図３の場合は、フリップフロップ回路１１と１２、または、フリップフロップ回路１２と１３の組合せでマルチエラーが発生し易い。しかしながら、前述の通り、フリップフロップ回路１１と１２、フリップフロップ回路１２と１３、それぞれの組合せにおいて、どちらか一方のフリップフロップ回路は、必ず、ソフトエラーを起こしにくいデータを保持している。したがって、隣接したフリップフロップで同時にデータ反転するようなマルチエラーの発生する確率を大幅に低減させる事ができる。また、フリップフロップ回路１２にデータ「１」が保持しやすいフリップフロップ回路を用い、フリップフロップ回路１１と１３にデータ「０」が保持しやすいフリップフロップ回路を用いても同様な効果が得られる。
【実施例２】
【００３１】
図６は、実施例２の多数決論理回路を用いたフリップフロップ回路１１Ａ〜１３Ａと多数決論理回路１４の内部回路を示す。図６の回路では、図３に示す実施例１のマスタースレーブ型フリップフロップ回路１１〜１３において、マスター側を省略し、スレーブ側のみの簡略化したフリップフロップ回路１１Ａ〜１３Ａに置き換えている。その他の構成は、実施例１と同一である。
【００３２】
例えば、電源投入後に１回データが書き込まれた後、ほとんどデータ更新がされないフリップフロップ回路では、図６に示す実施例２のスレーブ側のみのフリップフロップ回路で充分である。また、データが頻繁に更新されるレジスタ回路で発生するソフトエラーはデータ更新後に正常値に戻るために一過性の不具合で終わるが、電源投入時にしかデータが書き込まれないようなフリップフロップ回路において、ソフトエラーが発生した場合はより問題が大きくなる場合もある。実施例２のフリップフロップ回路はそのような場合に特に有効である。
【００３３】
上記各実施例では、同一データを保持し、多数決論理回路に接続されるフリップフロップ回路を３個並列に設ける実施例であったが、フリップフロップ回路の数は、３個に限られるものではない。例えば、５個、７個のフリップフロップ回路を並列に設け、多数決論理回路を用いることにより、過半数のフリップフロップ回路が誤動作しない限り、システム的なソフトエラーの発生を防ぐことができる。隣接した配置するフリップフロップ回路の状態の遷移しやすさ、状態の保持しやすさの異なるフリップフロップ回路を配置することにより、過半数のフリップフロップ回路のデータが反転することを防ぐことができる。
【００３４】
また、上記各実施例では詳しく述べなかったが、多数決論理回路の出力をフリップフロップ回路の入力にフィードバックすることにより、たとえ、一部のフリップフロップ回路のデータが放射線の照射等による外乱により、データが誤って一時的に遷移した場合であっても、多数決論理回路の出力データによってフリップフロップ回路の一時的に遷移したデータを正しいデータに補正することが可能である。
【００３５】
また、実施例１では、フリップフロップ回路のマスター側の保持回路とスレーブ側の保持回路を共に、入力スレッシュホールド電圧がアンバランスなインバータ回路（ハイトリップインバータ回路、ロウトリップインバータ回路）を用いているが、マスター側の保持回路または、スレーブ側の保持回路の一方だけに入力スレッシュホールド電圧がアンバランスなインバータ回路を用いることもできる。マスター側の保持回路（例えば、図３の１１２、１１３、１２２、１２３、１３２、１３３）に入力スレッシュホールド電圧がアンバランスなインバータ回路を用いることにより、反転クロック信号ＣＫＢがロウレベルのときにマスター側の保持回路に保持するデータのソフトエラーを防止することができる。また、スレーブ側の保持回路（例えば、図３の１１５、１１６、１２５、１２６、１３５、１３６）に入力スレッシュホールド電圧がアンバランスなインバータ回路を用いることにより、クロック信号ＣＫがロウレベルのときにスレーブ側の保持回路に保持するデータのソフトエラーを防止することができる。
【００３６】
さらに、図４では、出力側にプルアップ抵抗とプルダウン抵抗を設けることにより入力スレッシュホールド電圧が相対的に高いインバータ回路であるハイトリップインバータ回路、入力スレッシュホールド電圧が相対的に低いインバータ回路であるロウトリップインバータ回路を実現する例を示したが、例えば、ＣＭＯＳインバータ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタのトランジスタサイズ比をアンバランスにすることによって、入力スレッシュホールド電圧が高いインバータ回路と低いインバータ回路を実現してもよい。
【００３７】
また、実施例では、フリップフロップ回路の出力に多数決論理回路を設けているが、特許文献３に記載されているように、フリップフロップ回路のマスター側とスレーブ側との間に多数決回路を設けてもよいことはもちろんである。また、実施例２で説明したように、スレーブ側だけのクロックゲートと、フリップフロップとからなる単純な保持回路であっても構わない。
【００３８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３９】
１１、１２、１３、２１１、２１２、２１３：フリップフロップ回路
１１Ａ、１２Ａ、１３Ａ：（マスター側が省略され簡略化した）フリップフロップ回路）
１４：多数決論理回路
１１１、１２１、１３１：マスター側クロックゲート（クロックドインバータ回路）
１１２、１１５、１２３、１２６、１３２、１３５：ハイトリップインバータ回路（入力スレッシュホールド電圧が高いインバータ回路）
１１３、１１６、１２２、１２５、１３３、１３６：ロウトリップインバータ回路（入力スレッシュホールド電圧が低いインバータ回路）
１１４、１２４、１３４：スレーブ側クロックゲート（クロックドインバータ回路）
１４１、１４２、１４３、１４４：ＮＡＮＤ回路
３１２、３１３：インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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