(57)【要約】【課題】最終変換利得を低減させることなく、変換デバイスを制御する方法を提供する。【解決手段】本発明は、増幅器と、増幅器の入力と出力の間に負帰還で取り付けられた少なくとも1つのキャパシタとを含み、それによって前記増幅器を、前記増幅器から電荷を受け取る少なくとも1つの入力段と前記増幅器へ電圧を送る少なくとも1つの出力段との間に接続でき、前記電圧が、入力で受け取った電荷を表す、電荷を電圧に変換するデバイスを制御する方法であって、前記方法が、入力で受け取った電荷の電圧変換を含む少なくとも1つの段階(62)を含む、方法に関する。本発明によれば、変換段階は少なくとも、増幅器が入力段に接続され、また増幅器が出力段から切断される、1つの第1の副段階(64)と、増幅器が入力段から切断され、また増幅器が出力段に接続される、その後の第2の副段階(66)とを含む。【選択図】図２
2011097658.tif 000002
【特許請求の範囲】
【請求項１】
増幅器(16、16d、161〜16C)と、前記増幅器(16、16d、161〜16C)の入力(20、20a、20b、201〜20C)と出力(22、22a、22b、221〜22C)との間に負帰還で取り付けられた少なくとも1つのキャパシタ(18、18a、18b、181〜18C)とを含み、それによって前記増幅器(16、16d、161〜16C)を、前記増幅器から少なくとも1つの電荷を受け取る少なくとも1つの入力段(12、12d、121〜12C)と前記増幅器へ電圧を送る少なくとも1つの出力段(14、14d、14m)との間に接続でき、前記電圧が、受け取った前記電荷を表す、電荷を電圧に変換するデバイス(60、60d、601〜60C)を制御する方法であって、前記入力で受け取った前記電荷の少なくとも1つの変換段階(62)を含む方法において、前記変換段階が少なくとも、
・  前記増幅器(16、16d、161〜16C)が前記入力段(12、12d、121〜12C)に接続され、また前記増幅器(16、16d、161〜16C)が前記出力段(14、14d、14m)から切断される、1つの第1の副段階(64、64i)と、
・  その後に続く、前記増幅器(16、16d、161〜16C)が前記入力段(12、12d、121〜12L)から切断され、また前記増幅器(16、16d、161〜16C)が前記出力段(14、14d、14m)に接続される、第2の副段階(66、66i)とを含み、
前記少なくとも1つの入力段が、検出素子(12011〜120LC)のマトリックス(100)の列を含み、それによって前記電荷変換デバイス(601〜60C)を前記列のそれぞれの前記検出素子に接続して、そこから電荷を受け取ることができる、方法。
【請求項２】
2つの副段階(64、66、64i、66i)の持続時間が実質上同一である、請求項1に記載の制御方法。
【請求項３】
2つの副段階(64、66、64i、66i)の持続時間が、一方では前記入力段(12、12d、121〜12L)に接続された前記変換デバイス(60、60d、601〜60C)によって、また他方では前記出力段(14、14d、14m)に接続された前記変換デバイス(60、60d、601〜60C)によって形成されるユニットの時定数の関数として調整される、請求項1に記載の制御方法。
【請求項４】
前記または各増幅器(16、16d、161〜16C)が演算増幅器であり、その反転入力(20、20a、20b、201〜20C)および前記出力(22、22a、22b、221〜22C)が、キャパシタ(18、18a、18b、181〜18C)を介して負帰還で取り付けられる、請求項1、2、または3の一項に記載の制御方法。
【請求項５】
前記または各増幅器(16d)が差動増幅器であり、その各入力(20a、20b)が、キャパシタ(18a、18b)によって前記増幅器の出力(22a、22b)とともに負帰還で取り付けられる、請求項1、2、または3の一項に記載の制御方法。
【請求項６】
前記入力段(12、12d、121〜12C)での前記増幅器(16、16d、161〜16C)の前記接続および切断の位置、ならびに/または前記出力段(14、14d、14m)での前記増幅器(16、16d、161〜16C)の前記接続および切断の位置が、前記増幅器に可能な限り近接して配置される、請求項1から5のいずれか一項に記載の方法。
【請求項７】
電荷を変換するシステムであって、
・  増幅器(16、16d、161〜16C)と、前記増幅器(16、16d、161〜16C)の入力(20、20a、20b、201〜20C)と出力(22、22a、22b、221〜22C)との間に負帰還で取り付けられた少なくとも1つのキャパシタ(18、18a、18b、181〜18C)とを含み、それによって前記増幅器(16、16d、161〜16C)を、前記増幅器から少なくとも1つの電荷を受け取る少なくとも1つの入力段(12、12d、121〜12L)と前記増幅器へ電圧を送る少なくとも1つの出力段(14、14d、14m)との間に接続でき、前記電圧が、受け取った前記電荷を表す、電荷を電圧へ変換するデバイス(60、60d、601〜60C)と、
・  前記増幅器(16、16d、161〜16C)を前記入力段(12、12d、121〜12C)から切断することが可能な第1の制御可能な素子(44、44a、44b、621〜62C)と、
・  前記増幅器(16、16d、161〜16C)による前記入力段から受け取った電荷の第1の変換段階(62、62i)に従って、前記第1の制御可能な素子(44、44a、44b、621〜62C)を制御することが可能な制御デバイス(80、80m)とを含む、システムにおいて、
前記増幅器(16、16d、161〜16C)を前記出力段(14、14d、14m)から切断することが可能な第2の制御可能な素子(52、52a、52b、521〜52C)をさらに含み、前記制御デバイス(80、80m)が、前記変換段階中に少なくとも、
・  前記増幅器(16、16d、161〜16C)を前記入力段(12、12d、121〜12C)に接続するように前記第1の素子(44、44a、44b、621〜62C)を制御(64、64iで)すること、そして前記増幅器(16、16d、161〜16C)を前記出力段(14、14d、14m)から切断するように前記第2の素子(52、52a、52b、521〜52C)を制御すること、
・  次いで、前記増幅器(16、16d、161〜16C)を前記入力段(12、12d、1211〜12LC)から切断するように前記第1の素子(44、44a、44b、621〜62C)を制御(66、66iで)すること、そして前記増幅器(16、16d、161〜16C)を前記出力段(14、14d、14m)に接続するように前記第2の素子(52、52a、52b、521〜52C)を制御することが可能であり、
前記少なくとも1つの入力段が、検出素子(12011〜120LC)のマトリックス(100)の列を含み、それによって前記電荷変換デバイス(601〜60C)を前記列のそれぞれの前記検出素子に接続して、そこから電荷を受け取ることができる、システム。
【請求項８】
前記第1の制御可能な素子(44、44a、44b、621〜62C)および/または前記第2の制御可能な素子(52、52a、52b、521〜52C)が、前記増幅器(16、16d、161〜16C)に可能な限り近接して配置される、請求項7に記載の電荷を変換するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷変換の分野に関するものである。
【０００２】
より詳細には、本発明は、増幅器と、前記増幅器の入力と出力の間に負帰還で取り付けられた少なくとも1つのキャパシタとを含み、それによって前記増幅器を、前記増幅器から電荷を受け取る少なくとも1つの入力段と前記増幅器へ電圧を送る少なくとも1つの出力段との間に接続でき、前記電圧が入力電荷を表す、電荷を変換するデバイスを制御する方法であって、前記方法が、入力で受け取った電荷の電圧変換を含む少なくとも1つの段階を含む、方法に関する。
【背景技術】
【０００３】
キャパシタを介して負帰還をもつ演算増幅器を用いた電荷増幅は、たとえば電圧の読出し、キャパシタの読出し、または電荷パケットの読出しなど、多くの読出しの応用例で使用される。
【０００４】
本来知られているように、演算増幅器は、その供給電圧の定義された範囲内で制限された電圧利得を有する。この利得は、ある範囲の周波数にさらに制限され、増幅器は通常、低域通過タイプの利得を有する。さらに、この周波数範囲は、増幅器入力および出力に接続される電荷のインピーダンスに依存し、したがって電荷は、増幅器出力で増幅された信号を確立するのに要する時間に影響を与える。
【０００５】
これらの欠点を克服するために、従来、増幅器の反転入力と出力の間にインピーダンスが負帰還で取り付けられ、したがってそのようにループされたシステムの伝達関数が、このインピーダンスに多分に依存しないようにする。
【０００６】
負帰還インピーダンスがキャパシタであるとき、電荷増幅について述べる。実際には、キャパシタを介して負帰還をもつ演算増幅器は、入力で受け取る電荷を増幅する。
【０００７】
図1は、電荷を電圧に変換する従来技術のデバイス10を示す。この増幅デバイス10は、入力で入力段12に接続され、出力で出力段14に接続される。
【０００８】
変換デバイス10は、トランスコンダクタンスgmの演算増幅器16と、演算増幅器16の反転端子20と出力端子22の間に接続された値Cfbの負帰還キャパシタ18とを含む。一方、増幅器16の非反転端子24は、たとえばアース26などの基準電位に接続される。
【０００９】
入力段12は、アース26と端子30の間に接続された値Veの電圧源28と、端子30および31間に接続された値Cmesの電圧変換キャパシタ32とを含む。
【００１０】
一方、出力段14は、増幅器16の出力端子22とアース26の間に接続された値Coutの入力等価キャパシタ34を含む。
【００１１】
図1の図ではまた、寄生キャパシタ36、38、40を示す。これらのキャパシタは、増幅器16を構成する、たとえばMOS技術のトランジスタの構造によって、また今述べた異なる素子内および素子間に存在する様々な相互接続(トラック、ワイア、金属はんだなど)によって生成される。
【００１２】
従来、これらの寄生キャパシタ36、38、40は、以下によってモデル化される。
・  値Cpinの増幅器16の入力寄生キャパシタ36。この寄生キャパシタ36は、増幅器16の反転端子20とアース26の間に接続される。
・  値Cpoutの増幅器16の出力寄生キャパシタ38。この寄生キャパシタ38は、増幅器16の出力端子とアース26の間に接続される。
・  値Cisの入力段接続の寄生キャパシタ40。この寄生キャパシタ40は、増幅器の入力寄生キャパシタ36と平行に接続される。
【００１３】
また、制御可能な回路遮断器42、44、46、48、50、52が提供され、第1の回路遮断器42は、負帰還キャパシタ18と平行に接続され、第2の回路遮断器44は、増幅器16の入力で、反転端子20と入力段12のキャパシタ32の端子31の間に接続され、第3の回路遮断器46は、このキャパシタ32と電圧源28の間に接続され、第4の回路遮断器48は、入力段の端子30とアース26の間に接続され、第5の回路遮断器50は、入力段の端子31とアース26の間に接続され、第6の回路遮断器52は、増幅器16の出力22と出力段14の入力等価キャパシタ34の間に接続される。
【００１４】
回路遮断器42、44、46、48、50、52は、以下に記載のように切り換える方策に従って、2つの制御信号φ1、φ2の生成器70によって制御され、信号φ1は、回路遮断器42、48、および50の切換えを制御し、信号φ2は、回路遮断器44、46、および52の切換えを制御する。
【００１５】
回路遮断器の性質に応じて、生成器70には場合によって、2進論理の点から、特にCMOS回路遮断器の制御に関して相補的である信号を送ることができる。
【００１６】
たとえば図1は、電荷増幅を用いた電圧Veの増幅を示す。
【００１７】
最初、第1の回路遮断器42、第4の回路遮断器48、および第5の回路遮断器50はオフであり、第2の回路遮断器44、第3の回路遮断器46、および第6の回路遮断器52はオンである。したがって、負帰還キャパシタ18および電圧変換キャパシタ32は放電される。
【００１８】
次に、第1の回路遮断器42、第4の回路遮断器48、および第5の回路遮断器50はオンになり、第2の回路遮断器44、第3の回路遮断器46、および第6の回路遮断器52はオフになる。したがって源28の端子の電圧Veは、電圧変換キャパシタ32によって電荷Qeに変換され、増幅器16の非反転入力20で電荷を保持することによって、負帰還キャパシタ18の端子で等価電荷Qe'(=Qe)が生成される。この電荷Qe'は、負帰還キャパシタ18を用いて電圧Voutに変換される。この電圧Voutは、キャパシタCpout38およびCout34の端子で観察することができる。
【００１９】
したがって、増幅された電圧Voutと電圧Veの間の伝達関数は、以下の式によって与えられる。
【００２０】
【数１】
2011097658.tif 000003
【００２１】
上式で、sはラプラス変数であり、Routは演算増幅器16の出力インピーダンスである。
【００２２】
したがって、伝達関数G(s)は、1次低域通過タイプのものである。
【００２３】
関数G(s)の連続利得G0は、次の式によって与えられる。
【００２４】
【数２】
2011097658.tif 000004
【００２５】
さらに、カットオフ周波数ωcは、次に等しい。
【００２６】
【数３】
2011097658.tif 000005
【００２７】
上式で、Ceqは、次の式によるキャパシタである。
【００２８】
【数４】
2011097658.tif 000006
【００２９】
キャパシタCeqは、次の式によって書き換えることができることに留意されたい。
【００３０】
【数５】
2011097658.tif 000007
【００３１】
上式で、CE=Cmes+Cpin+Cisは、増幅器16による入力で見られるキャパシタであり、CS=Cpout+Coutは、増幅器16による出力で見られるキャパシタである。
【００３２】
したがって、式(2)および(3)から、増幅通過帯域、したがってその速度を増大させるには(カットオフ角周波数ωcが高ければ高いほど、増幅器出力信号の確立時間は短い)、ωcを最大にする必要があることがわかる。
【００３３】
これを行うには、等価キャパシタンスCeqを最小にすること、または増幅器16のトランスコンダクタンスgmを最大にすることが可能である。
【００３４】
しかし、トランスコンダクタンスgmを増大させるには、高いエネルギーを消費する増幅器を使用する必要がある。さらにまた、増幅器に関しては、トランスコンダクタンスgmを増大させる結果、トランジスタの幾何形状では、寄生キャパシタCpinおよびCpoutがより大きくなる。このとき等価キャパシタンスCeqはより大きくなり、カットオフ角周波数ωcはより小さくなる。
【００３５】
通過帯域もまた、等価キャパシタンスCeqを最小にすることによって増大されることがある。
【００３６】
その値を下げるには、負帰還キャパシタCfbの値を最大にすることが可能である。実際には、Cfbを最大にすると連続利得G0を低減させるという影響があり、これは、主な所期の目的、すなわち増幅に反する。
【００３７】
このため、通過帯域の最大化が通常求められ、寄生キャパシタCpinおよびCpoutを最小にすることによって得られる。したがって、増幅器16を構成するトランジスタの構造および幾何形状に関する研究が実施されてきた。しかし、トランジスタ設計に関する限り、前記研究は長く複雑である。
【００３８】
さらに、寄生キャパシタを最適化できる場合でも、等価キャパシタンスCeqはやはり、入力段12および出力段14に依存し、特にキャパシタCmes、Cis、およびCoutに依存する。通過帯域の利得、したがって確立時間の利得は、これらのキャパシタの存在によって制限される。同様に、増幅器自体に接続されない寄生キャパシタが、増幅器入力および出力にやはり存在する。具体的には、増幅器16と入力段12および出力段14の接続の寄生キャパシタを挙げることができる。
【００３９】
上記で開示した問題は、他の電荷増幅の応用例でも同様に提起されることに留意されたい。たとえば、図1はキャパシタ32の値Cmesの読出しを示すが、その値は知られていないことにも留意されたい。
【００４０】
そのような応用例では、電圧Veの値が知られており、電荷変換キャパシタ34の端子の電圧Voutが測定される。このとき電圧VoutとキャパシタCmesの間の伝達関数は、次の式によって与えられる。
【００４１】
【数６】
2011097658.tif 000008
【００４２】
この伝達関数はまた、低域通過タイプのものであり、カットオフ角周波数は、式(3)のものに類似している。前記応用例は、たとえば、N. Yazdiらによる文献「Precision readout circuits for capacitive microaccelerometers」、Sensors 2004、Proceedings of IEEEに記載されている。
【００４３】
前記応用例は通常、基準値前後の電圧変換キャパシタ32(Cmes)の変動を測定することを含み、この基準値は前記変動よりはるかに高いことに留意されたい。これには特に、キャパシタ32の変動と同程度の大きさになるように負帰還キャパシタ18を選択する必要があり、その結果、等価キャパシタンスは実質上、
【００４４】
【数７】
2011097658.tif 000009
【００４５】
に等しくなる。したがってその結果、寄生キャパシタが増幅通過帯域に与える影響は強くなる。
【００４６】
これらの問題はまた、単一の変換デバイスを共用する複数の入力段から電荷パケットの電圧変換を行う場合にも提起される。たとえば、入力段は、CCDまたはCMOS画像センサなどのマトリックスセンサの1列の画素であり、列バス上で電圧に変換するための電荷パケットを周期的に送る。
【００４７】
前述の応用例と同様に、電圧Voutと受け取った電荷パケットQeの間の伝達関数は、次の式による低域通過タイプのものである。
【００４８】
【数８】
2011097658.tif 000010
【００４９】
したがって、この伝達関数のカットオフ角周波数は、式(3)のものに類似している。この応用例では、列バス接続に接続される寄生キャパシタは非常に大きく、それによって入ってくる電荷パケットの電圧変換の通過帯域を制限することに留意されたい。
【先行技術文献】
【非特許文献】
【００５０】
【非特許文献１】N. Yazdiら、「Precision readout circuits for capacitive microaccelerometers」、Sensors 2004、Proceedings of IEEE
【発明の概要】
【発明が解決しようとする課題】
【００５１】
本発明の目的は、変換デバイスを制御する方法であって、通過帯域、したがって確立時間の著しい利得を可能にし、そして増幅器または入力段および出力段の少なくとも構造、動作、または構成を修正することによって、最終変換利得を低減させることなくそれを行う方法を提案することによって、上述の問題を解決することである。
【課題を解決するための手段】
【００５２】
このため、本発明の目的は、増幅器と、前記増幅器の入力と出力の間に負帰還で取り付けられた少なくとも1つのキャパシタとを含み、それによって前記増幅器を、前記増幅器から電荷を受け取る少なくとも1つの入力段と前記増幅器へ電圧を送る少なくとも1つの出力段との間に接続でき、前記電圧が、受け取った入射電荷を表す、電荷変換デバイスを制御する方法であって、前記方法が、入力で受け取った電荷の電圧変換を含む少なくとも1つの段階を含む、方法である。
【００５３】
本発明によれば、変換段階は少なくとも、
・  増幅器が入力段に接続され、また増幅器が出力段から切断される、第1の副段階と、
・  その後に続く、増幅器が入力段から切断され、また増幅器が出力段に接続される、第2の副段階とを含む。
【００５４】
言い換えれば、増幅器は、入力段および出力段キャパシタから交替で分離される。それぞれの副段階では、そのようにして得られる等価キャパシタンスは、等価キャパシタンスCeqより小さい。したがって、これらの2つの副段階間で蓄積される確立時間は、従来技術の増幅段階を実施するときに一般に観察されるものより小さい。
【００５５】
本発明の特定の実施形態によれば、この方法は、以下の特性のうちの1つまたは複数を含む。
・  2つの副段階の持続時間が実質上同一である。
・  2つの副段階の持続時間が、一方では入力段に接続された増幅デバイスによって、また他方では出力段に接続された増幅デバイスによって形成されるユニットの時定数の関数として調整される。
・  そのまたは各増幅器が演算増幅器であり、その反転入力および出力が、キャパシタを介して負帰還で取り付けられる。
・  そのまたは各増幅器が差動演算増幅器であり、その各入力が、キャパシタによって増幅器の出力とともに負帰還で取り付けられる。
【００５６】
本発明のさらなる目的は、電荷増幅システムである。これは、
・  増幅器と、前記増幅器の入力と出力の間に負帰還で取り付けられた少なくとも1つのキャパシタとを含み、それによって前記増幅器を、前記増幅器から電荷を受け取る少なくとも1つの入力段と前記増幅器へ電圧を送る少なくとも1つの出力段との間に接続でき、前記電圧が入力で受け取った電荷を表す、増幅デバイスと、
・  負帰還キャパシタを放電することが可能な第1の制御可能な素子と、
・  増幅器を入力段から切断することが可能な第2の制御可能な素子と、
・  負帰還キャパシタを放電する段階、および増幅器によって入力段から受け取った電荷を増幅する段階に従って、第1および第2の制御可能な素子を制御することが可能な制御可能なデバイスとを含む。
【００５７】
本発明によれば、
・  入力段での増幅器の接続および切断の位置、ならびに/または出力段での増幅器の接続および切断の位置は、増幅器に可能な限り近接して配置され、
・  システムは、増幅器を出力段から切断することが可能な第3の制御可能な素子をさらに含み、制御デバイスが、増幅段階で少なくとも、
・  増幅器を入力段に接続するように第2の制御可能な素子を制御すること、そして増幅器を出力段から切断するように第3の制御可能な素子を制御すること、
・  次いで、増幅器を入力段から切断するように第2の制御可能な素子を制御すること、そして増幅器を出力段に接続するように第3の制御可能な素子を制御することが可能である。
【００５８】
言い換えれば、このシステムは、前述の方法を実施する。
【００５９】
一実施形態によれば、入力段は、マイクロ電子機械システム(MEMS)またはナノ電子機械システム(NEMS)タイプのものであり、時間可変キャパシタを含み、この入力段は、前記可変キャパシタの関数として電荷を生成する。
【００６０】
言い換えれば、本発明を使用して、たとえば持続する加速度の関数としてそのキャパシタのキャパシタンスが変動する加速度計またはジャイロメータなど、MEMSまたはNEMSデバイス内に組み込まれたキャパシタのキャパシタンスの変動を測定できると有利である。
【００６１】
本発明の1つの特定の実施形態によれば、入力段は、検出素子のマトリックスの列を含み、それによって電荷変換デバイスを前記列のそれぞれの検出素子に接続して、そこから電荷を受け取ることができる。
【００６２】
言い換えれば、従来技術の撮像マトリックスの読出し回路は一般に、列の単体の検出素子によって生成される電荷、すなわち画素を順次変換するために、マトリックスの各列の端部に電荷変換デバイスを含む。実際には、従来技術の電荷変換デバイスは常に、画素からの電荷が通過する列バスに接続されたままである。前記列バスは一般に、非常に高い寄生キャパシタンスを有し、マトリックス寸法が大きければ大きいほど、この寄生キャパシタンスも大きい。その結果、等価キャパシタンスが高いため、生成される電荷に対する読出し時間が非常に大きくなる。したがって、変換デバイスからの出力で電圧を確立するときに電荷デバイスをこれらの列バスから切断する影響により、確立速度は著しく増大する。
【００６３】
次いで、従来技術の読出しフレームの持続時間を保持することによって、出力段への電荷の変換および全体的な伝達がわかる。
【００６４】
本発明の一実施形態によれば、第1の制御可能な素子および/または第2の制御可能な素子は、増幅器に可能な限り近接して配置される。
【００６５】
言い換えれば、最大数の素子が増幅器に接続され、また増幅器から切断される。特にこれらの接続は、増幅器を入力段へ、そして出力段へ接続する。実際には、これらの接続は一般に、大きな寄生キャパシタンスを有することが知られている。接続および切断を、実際に増幅を行う物理素子に可能な限り近接させることによって、等価キャパシタンスが最適化される。
【００６６】
本発明は、例示のみを目的として与えられ、添付の図面に関連して書かれた以下の説明を読めばよりよく理解される。添付の図面では、同一の参照番号は、同一または類似の要素を指す。
【図面の簡単な説明】
【００６７】
【図１】事前に特徴付ける部分に前述した従来技術の場合のスイッチトキャパシタの電荷変換に対するデバイスの図である。
【図２】本発明の第1の実施形態によるスイッチトキャパシタの電荷変換に対するデバイスの図である。
【図３】本発明による方法の流れ図である。
【図４】本発明および図1の従来技術による電荷増幅段階を示す曲線グラフである。
【図５】図1の従来技術による電荷増幅段階を示す曲線グラフである。
【図６】本発明による電荷増幅段階を示す曲線グラフである。
【図７】本発明および図1の従来技術による電荷増幅段階を示す曲線グラフである。
【図８】L行およびC列で構成された画素のマトリックスに関連する従来技術の電荷変換器の図である。
【図９】図8の電荷変換器の一部を形成する電荷変換デバイスを制御する方法の流れ図である。
【図１０】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１１】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１２】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１３】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１４】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１５】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１６】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１７】図8の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図１８】L行およびC列で構成された画素のマトリックスに関連する本発明による電荷変換器の図である。
【図１９】図18の電荷変換器の一部を形成する電荷変換デバイスを制御する方法の流れ図である。
【図２０】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２１】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２２】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２３】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２４】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２５】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２６】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２７】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２８】図18の本発明の電荷変換器の一部を形成する回路遮断器の制御信号に対するタイミング図である。
【図２９】本発明の電荷変換器および従来技術の電荷変換器を使用する電荷増幅段階を示す曲線グラフである。
【図３０】本発明の電荷変換器および従来技術の電荷変換器を使用する電荷増幅段階を示す曲線グラフである。
【図３１】本発明の電荷変換器および従来技術の電荷変換器を使用する電荷増幅段階を示す曲線グラフである。
【図３２】本発明の電荷変換器および従来技術の電荷変換器を使用する電荷増幅段階を示す曲線グラフである。
【図３３】従来技術の電荷変換器を使用する電荷増幅段階を示す曲線グラフである。
【図３４】本発明の電荷変換器を使用する様々な電荷増幅段階を示す曲線グラフである。
【図３５】本発明によるスイッチトキャパシタの電荷変換に対する差動デバイスの図である。
【発明を実施するための形態】
【００６８】
図2では、本発明による電荷変換デバイス60は、入力で入力段12に接続され、出力で出力段14に接続される。たとえば、図2の構成は、上記でさらに詳細に説明したように、電圧Veの増幅、または電圧変換キャパシタ32の変動の測定を示す。
【００６９】
本発明の1つの有利な応用例では、入力段12は、マイクロ電気機械(もしくはMEMS)デバイスまたはナノ電気機械(もしくはNEMS)デバイスである。たとえば、入力段12は、そのキャパシタ32が時間とともに変動する加速度計またはジャイロメータから形成される。キャパシタ32は、少なくとも1つが動けるインターデジタル状のくしから形成される。電荷変換デバイス60は、入力段12と同じMEMSまたはNEMS技術を使用して作製されると有利である。
【００７０】
電荷変換デバイス60は、回路遮断器42、44、46、48、50、および52の少なくとも3つの異なる制御信号φ1、φ21、φ22の生成器80に関連し、信号φ1が回路遮断器42、48、および50の切換えを制御し、信号φ21が回路遮断器44および46の切換えを制御し、信号φ22が回路遮断器52の切換えを制御するという点で、図1に関連して以下に記載の従来技術のデバイス10とは異なる。
【００７１】
回路遮断器の性質に応じて、生成器80には場合によって、2進論理の点から、特にCMOS回路遮断器の制御に関して相補的である信号を送ることができる。
【００７２】
生成器80によって実施される回路遮断器42、44、46、48、50、および52を制御する方法を、図3の流れ図に示す。
【００７３】
従来技術のステップに類似の第1のステップ61中、第1の回路遮断器42、第3の回路遮断器46、および第5の回路遮断器50はオフであり、第2の回路遮断器44、第4の回路遮断器48、および第6の回路遮断器52はオンである。したがって、キャパシタ18、32、36、38、40はすべて放電される。
【００７４】
次いで、ステップ61の放電段階の後に、62で電荷変換段階が続く。
【００７５】
変換段階62の第1の副段階64では、第1の回路遮断器42、第3の回路遮断器46、および第5の回路遮断器50はオンになり、第2の回路遮断器44および第4の回路遮断器48はオフになる。第5の回路遮断器52はオンのままであり、それによって増幅器16の出力端子22が出力段14から切断される。
【００７６】
したがって、電圧Veは、電圧変換キャパシタ32によって電荷Qeに変換され、電荷Qeは、負帰還18をもつ増幅器16によって変換される。変換された電荷は、負帰還キャパシタ18内に蓄積され、したがって出力端子22で電圧Voutを生成する。
【００７７】
第2の副段階66では、第2の回路遮断器44および第4の回路遮断器48はオンになり、それによって増幅器16の非反転入力20を入力段12から切断する。一方、第5の回路遮断器52はオフになり、それによって増幅器16の出力と出力段14を接続する。
【００７８】
したがって、負帰還キャパシタ18の端子で生成される電圧Voutは出力段14に伝達され、言い換えれば、この場合、出力段14のキャパシタCout34内に蓄積される。
【００７９】
次いで、変換ステップ62は、電圧Veを増幅しまたはキャパシタCmes32を電圧の形で読み出す新しいサイクルのために、再びステップ61にループする。
【００８０】
生成器80によって実施される3つのステップ61、64、および66は、瞬間を共有しない。これらの3つのステップは、すべての回路遮断器がオンである間のわずかな時間だけ常に交差し、その結果、様々な電荷伝達を厳密に、言い換えれば損失なく管理することができる。
【００８１】
図4から7は、従来技術および本発明による電圧変換キャパシタ32の読出しサイクルを示す。たとえば、キャパシタ32は、Yadziによる前述の文献に記載のMEMSセンサのものである。
【００８２】
そのようなMEMSの従来の特性は、キャパシタ32の値Cmesに対して1ピコファラッドであり、寄生キャパシタ40の値Cisに対して5ピコファラッドであり、測定する必要のある値Cmesの変動ΔCmesは100フェムトファラッド程度である。
【００８３】
たとえばYadziによる文献に記載の変換デバイスの特性は、寄生キャパシタ36の値Cpinに対して100フェムトファラッドであり、負帰還キャパシタ18の値Cfbに対して100フェムトファラッドであり、増幅器16のトランスコンダクタンスの値gmに対して300μA/Vであり、またキャパシタ34の値Coutに対して1ピコファラッドであり、キャパシタ38の値Cpoutに対して100フェムトファラッドである。
【００８４】
これらの値の場合、次いで等価キャパシタンスCeqは73.6ピコファラッドに等しく、これは、従来技術の段階φ1およびφ2がそれぞれ500ナノ秒、すなわち変動ΔCmesの読出しに対する1MHzのサンプリング周波数に等しいとき、電圧Voutの87%が確立されることを規定する。
【００８５】
一方、本発明による副段階64および66は、この場合、持続時間が等しくなるように、言い換えれば持続時間がそれぞれ250ナノ秒になるように選択される。
【００８６】
図4は、従来技術と本発明の両方に関して、回路遮断器42、48、および50を制御する信号φ1を示す。この場合、2.5ボルトの制御信号値は、対応する回路遮断器をオフに切り換える程度に匹敵する。
【００８７】
図5は、図1の従来技術構成の場合の回路遮断器44、46、および52に対する制御信号φ2を示す。
【００８８】
図6は、図2の本発明の構成の場合の回路遮断器44および46に対する制御信号φ21、ならびに回路遮断器52に対する制御信号φ22を示す。
【００８９】
図7は、従来技術(破線曲線)および本発明(実線)による増幅器の出力端子22の電圧を示す。図7で留意されるように、従来技術では、読み出した電荷Qe全体を変換し、同時に出力段14のキャパシタ34で利用可能にするには、電圧Voutを確立する時間が長すぎる。変換段階の端部では、(信号φ2を2.5ボルト値から0ボルト値へ切り換えることで)、電荷の87%だけが出力段14のキャパシタ34に伝達される。
【００９０】
理解されるように、本発明によれば、増幅段階62の端部で電荷全体が伝達される。
【００９１】
実際には、第1の副段階64では、増幅器16は出力段14から切断され、したがって出力段14のキャパシタ34から切断される。この第1の副段階64中、等価キャパシタンスCeqは12ピコファラッドに実質上等しく、これにより約40ナノ秒の時定数が与えられる。したがって、第1の副段階64が250ナノ秒続き、これが完全な蓄積を得るのに十分な時間であることを考えると、変換された電荷全体がキャパシタ18内に正しく蓄積される。
【００９２】
第2の副段階66では、増幅器16は入力段12から切断され、したがって入力段12のキャパシタ32および40から切断される。この第2の副段階66中、等価キャパシタンスCeqは2.3ピコファラッドに実質上等しく、これにより約7.7ナノ秒の時定数が与えられる。したがって、副段階66の持続時間が250ナノ秒であることを考えると、電圧Vout(負帰還キャパシタ18の端子で変換される電荷の量を表す)が、出力段14のキャパシタ34の端子で印加される。
【００９３】
留意されるように、本発明による蓄積される確立時間は、約46.5ナノ秒である。従来技術の250ナノ秒の確立時間と比較すると、電荷変換速度で5を上回る利得が得られる。
【００９４】
これにより、具体的には、増幅器16のトランスコンダクタンスの値gmを著しく低下させ、それによってエネルギーを大幅に節約することが可能になる。またこれにより、増幅サイクル、たとえばキャパシタ32の読出しサイクルをより高い周波数で設計することができる。
【００９５】
この速度利得は、従来技術の構造と同一のままである変換デバイスの構造を修正することなく実現されることにも留意されたい。
【００９６】
変換段階62を構成する2つの段階64および66の持続時間は、回路遮断器を簡単明瞭に制御するために等しくなるように選択される。したがって、得られる速度利得を考えると、本発明のデバイスを、追加の研究なく既存の構造内に組み込むことができる。
【００９７】
代替手段として、2つの段階64および66の持続時間は、その時間の等価キャパシタンスCeqの値の関数として選択される。たとえば、持続時間は、これらの値に比例して選択される。
【００９８】
回路遮断器44、46、48、および50に印加される制御信号を選択して順序付ける影響は、入力段12が非反転になることであることに留意されたい。キャパシタ18を介して負帰還をもつ演算増幅器16は反転構造であるため、入力段12と変換デバイス60の関連は、式(2)に符号「-」で示すように、電圧Veの増幅、または反転しているキャパシタCmesの読出しのための構造である。
【００９９】
代替手段として、前述の回路遮断器46および48を制御する信号が入れ替えられ、回路遮断器46が制御信号φ1によって制御され、回路遮断器48が制御信号φ21によって制御される。このとき入力段12が反転する。
【０１００】
キャパシタ18を介して負帰還をもつ演算増幅器16は反転構造であるため、連続利得は、符号「-」のない式(2)によって与えられる。したがって、入力段12と変換デバイス60の関連は、電圧Veの増幅、または反転していないキャパシタCmesの読出しのための構造である。
【０１０１】
代替手段として、入力段12に見られる回路遮断器46(または上述の段12の「反転」バージョンの回路遮断器48)は、入力段12の変換デバイス60の接続/切断を制御する制御信号φ21によって制御されるのではなく、図1の従来技術のデバイスに関連して記載の信号φ2に類似の制御信号によって制御される。
【０１０２】
代替手段として、前述の入力段(反転または非反転)のいずれかでは、電荷変換デバイス60の回路遮断器42を省略して、この同じデバイス60内に、入力段12でサンプリングされた入力刺激(VeまたはCmes)の様々な変換を加える。したがって、増幅機能に加えて統合機能が得られる。
【０１０３】
回路遮断器44は、キャパシタ18および演算増幅器16の反転端子20が接続されるノードに可能な限り近接して配置されると有利である。したがって、回路遮断器44をオンに切り換えると、実際に電荷増幅を行うこれらの素子の最大数の接続を切断する。
【０１０４】
同じ理由のため、回路遮断器52は、キャパシタ18および演算増幅器16の出力端子が接続されるノードに可能な限り近接して配置される。
【０１０５】
したがって、本発明による各接続/切断段階の等価キャパシタンスが最適化される。
【０１０６】
1つの単一の入力段および1つの単一の変換デバイスだけが存在する本発明の応用例について説明してきた。
【０１０７】
本発明はまた、L行×C列で構成された画像画素12011〜120LCのマトリックス100内の電荷変換にも当てはまる。マトリックス100の各列に対して、L個の画素1201j〜120Ljが、L個の回路遮断器441j〜44Ljを介して、アースに対する寄生キャパシタ40jを有する列バス31jに接続される。これらのC個のユニット12011〜120LC、441j〜44Lj、31j、および40jはそれぞれ、入力段12jを構成する。したがって、マトリックス100は、C個の入力段121〜12Cに分類される。
【０１０８】
図8に、従来技術の電荷変換器102を示す。
【０１０９】
従来技術の電荷変換器102は、C個の電荷変換デバイス101〜10Cを含む。これらの変換デバイス101〜10Cはそれぞれ、画素のマトリックス100を構成する入力段121〜12Cのうちの1つに接続されており、キャパシタンスCmuxの列マルチプレクサによって構成される単一の出力段14mに接続することが可能である。
【０１１０】
変換デバイス101〜10Cは、反転端子201〜20Cと増幅器の出力221〜22Cの間に接続された値Cfbjのキャパシタ181〜18Cを介して負帰還をもつ増幅器161〜16Cを含み、第1の制御可能な回路遮断器421〜42Cが、キャパシタ181〜18Cと並列に接続され、L個の第2の制御可能な回路遮断器441,1〜44L,Cが、増幅器161〜16Cの反転端子201〜20Cを列のそれぞれの画素に接続することが可能であり、第3の制御可能な回路遮断器521〜52Cが、増幅器の出力221〜22Cに接続される。
【０１１１】
最後に、第1の回路遮断器421〜42C、第2の回路遮断器441,1〜44L,C、および第3の回路遮断器521〜52Cを制御するために、制御信号の生成器70mも提供される。より具体的には、生成器70mは、信号φ1を用いて第1の回路遮断器421〜42Cを制御し、信号φ2L1〜φ2LLを用いてそれぞれマトリックス100の単一の行のC個の第2の回路遮断器441,1〜44L,Cを制御し、また信号φ2C1〜φ2CCを用いてそれぞれ第3の回路遮断器521〜52Cのそれぞれを制御する。
【０１１２】
図9から17に、従来技術の電荷変換器102の動作を示す。
【０１１３】
図11で見られるように、マトリックス100のいわゆる「読出し」枠は、放射に露出される第1の段階200を含む。第1の段階200中、画素12011〜120LC内に電荷が生成され、その後に、前記電荷の読出しのための段階202が続く。読出し段階202中、マトリックス100は画素行ごとに読み出され、したがって、行L1〜LLの読出しのためのL個の連続する段階を含む。
【０１１４】
図11から17で見られるように、マトリックス100の画素行の読出しの初期化を含む段階中、キャパシタ181〜18Cを放電するためにC個の第1の回路遮断器421〜42Cはオフであり、第2の回路遮断器441,1〜44L,Cおよび第3の回路遮断器521〜52Cはオンである。
【０１１５】
画素行の読出しを含む第2の段階中、C個の第1の回路遮断器421〜42Cはオンになり、この行の画素に関連する第2の回路遮断器441,1〜44L,Cはオフになり、電荷変換デバイス101〜10Cからの出力の第3の回路遮断器521〜52Cは、電荷を列マルチプレクサ14mに伝達できるように、交替で瞬間的にオフになる。
【０１１６】
したがって、電荷変換デバイス101〜10Cは、マトリックス100の1列のL個の画素によって生成される電荷の順次変換を実施することに留意されたい。
【０１１７】
しかし、電荷変換中、電荷変換デバイス101〜10Cは常に、列バス311〜31Cに接続され、したがってその寄生キャパシタCbus1〜CbusCに接続される。実際には、列バスの寄生キャパシタンスは一般に非常に高く、言い換えれば、等価キャパシタンスCeqが非常に大きくなる。それによって、列バス311〜31Cへのこの恒久的な接続は、電荷-電圧変換の確立時間を大幅に制限する。
【０１１８】
図18に示す本発明の電荷変換器302はまた、C個の電荷変換デバイス601〜60Cを含む。これらの電荷変換デバイス601〜60Cは、増幅器161〜16Cの非反転入力201〜20Cとそれぞれ列バス311〜31Cの間に構成された第4の制御可能な回路遮断器621〜62Cをさらに含むという点で、従来技術のものとは異なる。
【０１１９】
第4の回路遮断器621〜62Cは、制御信号の生成器80mによって制御される。生成器80mは、第4の回路遮断器621〜62Cの制御信号φ2BUSをさらに生成するという点で、従来技術の生成器70mとは異なる。
【０１２０】
図19から28に、本発明の電荷変換器302の動作を示す。
【０１２１】
この動作は、キャパシタ181〜18Cの端子で蓄積された電荷変換に起因して電圧が列マルチプレクサ14mへ伝達されるより前に、電荷変換デバイス601〜60Cの入力が列バス311〜31Cから切断されるという点で、図9から17に示す従来技術の動作とは異なる。したがって、これにより、出力段14m内の電圧Voutの順次確立中、電荷変換デバイス601〜60Cをその主な入力寄生キャパシタCbus1〜CbusCから分離することが可能になる。したがって、図28で見られるように、回路遮断器621〜62Cは、画素からキャパシタ181〜18Cへ電荷を伝達するのに必要な時間間隔を除いて、オンのままである。
【０１２２】
したがって、図29から34に示すように、マトリックス100を読み出すときの電圧Voutの正確な確立とともに、電荷変換デバイス確立時間の非常に大幅な低減が得られる。図29から34は、マトリックス100の行iの読出しに対する、列jの画素の電荷変換を示す。図29で観察できるように、従来技術の電荷変換デバイスと列バスの恒久的な接続では、確立時間が高すぎるため、電荷全体を変換することができない。他方では、本発明によれば、出力段内で電圧Voutを確立するときに変換デバイスを列バスから分離する影響により、確立時間が著しく低下し、電荷が完全に変換される。
【０１２３】
図2のデバイスに関連して前述した理由と同じ理由で、回路遮断器621〜62Cおよび回路遮断器521〜52Cは、キャパシタ181〜18Cを介して負帰還をもつ演算増幅器161〜16Cによって構成される増幅器に可能な限り近接して配置される。
【０１２４】
N個の電荷変換デバイス(101、10j、10N)が、L行×C列で構成された画素のマトリックスの電荷を変換し、1列当たり1つの電荷変換デバイスを有することによって、特別な特徴N=Cが得られる本発明の実施形態について説明してきた。
【０１２５】
本発明はまた、複数の列に対して電荷変換デバイスをプールする必要がある場合にも当てはまることが明らかであり、この場合、関係N=C/Mが存在し、上式でMは、たとえば1つの電荷変換デバイスに関連する列の数を表す。
【０１２６】
本発明はまた、複数の電荷変換デバイスが単一の列に関連する場合にも当てはまり、この場合、関係N=C.Pが存在し、上式でPは、たとえば1列当たりの電荷変換デバイスの数を表す。
【０１２７】
非差動電荷変換デバイスに対する構成および動作モードについて説明してきた。
【０１２８】
本発明はまた、キャパシタを用いて各出力が入力に負帰還で取り付けられた差動増幅器による差動電荷変換にも当てはまることが明らかである。図35に、差動電荷変換デバイス60dを示す。このデバイス60dは、増幅器16dの反転および非反転入力のそれぞれに対して、図2に関連して記載の負帰還および回路遮断器構造を繰り返す。
【０１２９】
次いで、増幅器の2つの分岐は、負帰還キャパシタ内の電荷の増幅および蓄積を含む段階、ならびに図2から4に関連して記載の出力段への蓄積された電荷の伝達を含む段階に従って、同時に制御される。
【０１３０】
したがって、本発明を用いることによって、以下の利点が得られる。
・  等価キャパシタンスの低減を用いた電荷変換速度のはっきりわかる利得
・  入力段および出力段に関する電荷変換特性の独立性の増大
・  従来技術の電荷変換デバイス構造の軽微な修正
・  たとえば画素のマトリックスの読出し時間を低減させることによって電荷変換周波数を増大させる可能性
・  同じ変換時間を保持しながら電荷-電圧変換利得を増大させる可能性
・  トランスコンダクタンスgmを低減させることによって消費および/または増幅器の表面を低減させる可能性。
【符号の説明】
【０１３１】
10  変換デバイス
101〜10C  電荷変換デバイス
12  入力段
12j  入力段
121〜12C  入力段
12d  入力段
14  出力段
14d  入力段
14m  出力段、列マルチプレクサ
16  演算増幅器
161〜16C  増幅器
16d  増幅器
18  負帰還キャパシタ
18a  キャパシタ
18b  キャパシタ
181〜18C  キャパシタ
20  反転端子
20a  反転入力
20b  反転入力
201〜20C  反転端子
22  出力端子
221〜22C  出力
22a  出力
22b  出力
30  端子
31  端子
311〜31C  列バス
31j  列バス
32  電圧変換キャパシタ
34  入力等価キャパシタ
36  寄生キャパシタ
38  寄生キャパシタ
40  寄生キャパシタ
40j  寄生キャパシタ
42  第1の回路遮断器
421〜42C  第1の制御可能な回路遮断器
44  第2の回路遮断器
441j〜44Lj  回路遮断器
441,1〜44L,C  第2の制御可能な回路遮断器
44a  第1の制御可能な素子
44b  第1の制御可能な素子
46  第3の回路遮断器
48  第4の回路遮断器
50  第5の回路遮断器
52  第6の回路遮断器
521〜52C  第3の制御可能な回路遮断器
52a  第2の制御可能な素子
52b  第2の制御可能な素子
60  電荷変換デバイス
601〜60C  電荷変換デバイス
60d  差動電荷変換デバイス
61  第1のステップ
62  変換段階、増幅段階
621〜62C  第4の制御可能な回路遮断器
62i  第1の変換段階
64  第1の副段階
64i  第1の副段階
66  第2の副段階
66i  第2の副段階
70  生成器
70m  生成器
80  生成器
80m  生成器
100  マトリックス
102  従来技術の電荷変換器
12011〜120LC  画像画素
1201j〜120Lj  画素
200  第1の段階
202  読出し段階
302  電荷変換器
【図１】
2011097658.tif 000011
【図２】
2011097658.tif 000012
【図３】
2011097658.tif 000013
【図４】
2011097658.tif 000014
【図５】
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【図６】
2011097658.tif 000016
【図７】
2011097658.tif 000017
【図８】
2011097658.tif 000018
【図９】
2011097658.tif 000019
【図１０】
2011097658.tif 000020
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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