(57)【要約】【課題】回路特性に対するリソグラフィの合わせずれ等の影響を低減することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルトランジスタを有するメモリセルアレイと、前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のワード線と、前記複数のワード線の電圧を制御するロウデコーダと、前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のビット線と、前記ビット線の電圧を制御するビット線制御回路と、前記ビット線と前記ビット線制御回路との間に接続されたクランプＭＯＳトランジスタとを有する複数のセンスアンプ回路と、前記クランプＭＯＳトランジスタのゲートに供給するゲート電圧を生成する電圧生成回路と、を備える。【選択図】図１
2011198984.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルトランジスタを有するメモリセルアレイと、
前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のワード線と、前記複数のワード線の電圧を制御するロウデコーダと、
前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のビット線と、
前記ビット線の電圧を制御するビット線制御回路と、前記ビット線と前記ビット線制御回路との間に接続されたクランプＭＯＳトランジスタとを有する複数のセンスアンプ回路と、
前記クランプＭＯＳトランジスタのゲートに供給する電圧を生成する電圧生成回路と、を備え、
前記複数のセンスアンプ回路のうちの第１のセンスアンプ回路を構成する第１のクランプＭＯＳトランジスタは、前記第１のセンスアンプ回路に第１の方向に第１の境界線を介して隣接する前記複数のセンスアンプ回路のうちの第２のセンスアンプ回路を構成する第２のクランプＭＯＳトランジスタに対して、前記第１の境界線を中心に、線対称にレイアウトされており、
前記電圧生成回路は、
定電流源に一端が接続された第１のミラーＭＯＳトランジスタと、
電源に一端が接続され、ゲートが前記第１のミラーＭＯＳトランジスタのゲートに接続され、前記第１のミラーＭＯＳトランジスタに流れる電流をミラーした電流が流れる第２のミラーＭＯＳトランジスタと、
マトリクス状に配置され、前記第１のミラーＭＯＳトランジスタの他端に一端が接続され、並列に接続された複数の第３のミラーＭＯＳトランジスタと、
マトリクス状に配置され、前記第２のミラーＭＯＳトランジスタの他端に一端が接続され、前記第３のミラーＭＯＳトランジスタのゲートにゲートが接続され、前記第３のミラーＭＯＳトランジスタに流れる電流をミラーした電流が流れ、前記第３のミラーＭＯＳトランジスタと同数個だけ並列に接続された複数の第４のミラーＭＯＳトランジスタと、
前記複数の第３のミラーＭＯＳトランジスタの他端および前記複数の第４のミラーＭＯＳトランジスタの他端に一端が接続され、接地に他端が接続された抵抗回路と、有するとともに、前記第４のミラーＭＯＳトランジスタの前記一端の電圧を前記ゲート電圧として出力し、
前記第１の方向に第２の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタは、前記第２の境界線を中心に、線対称にレイアウトされており、
前記第２の方向に第３の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタのレイアウトは、前記第３の境界線を中心に、線対称になっており、且つ、前記第２の方向に延びる第１のゲート電極が共通に接続されており、
前記第１の方向に第４の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタは、前記第４の境界線を中心に、線対称にレイアウトされており、
前記第２の方向に第５の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタのレイアウトは、前記第５の境界線を中心に、線対称になおり、且つ、前記第２の方向に延びる第２のゲート電極が共通に接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第３、第４のミラーＭＯＳトランジスタの閾値電圧は、前記第１、第２のクランプＭＯＳトランジスタの閾値電圧と等しい
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３、第４のミラーＭＯＳトランジスタのゲート長は、前記第１、第２のクランプＭＯＳトランジスタのゲート長と等しい
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第３、第４のミラーＭＯＳトランジスタのゲート幅は、前記第１、第２のクランプＭＯＳトランジスタのゲート幅と等しい
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第３、第４のミラーＭＯＳトランジスタのサイズは、前記第１、第２のクランプＭＯＳトランジスタのサイズと等しい
ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１の方向に前記第２の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタのソースとドレインとの間に流れる２つの電流の方向は、互いに逆であり、
前記第１の方向に前記第４の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタのソースとドレインとの間に流れる２つの電流の方向は、互いに逆である
ことを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１の方向に前記第２の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタのソースまたはドレインの何れか一方が共通に接続され、
前記第１の方向に前記第４の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタのソースまたはドレインの何れか一方が共通に接続されている
ことを特徴とする請求項１ないし６のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタが配置される半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化や大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、ビット単価を下げるため、大容量品の実現のため、チップサイズの増大を抑制することが必要である。
【０００４】
したがって、ビット線とワード線を縮小し、さらにメモリセルのシュリンクが必須である。それとともに、ワード線方向に配置されるロウデコーダとビット線方向に配置されるセンスアンプ装置のピッチも小さくしなければならない。
【０００５】
一般に、シールド型センスアンプの場合は、２本のビット線に対して１個のセンスアンプ回路が接続されている。このセンスアンプ回路はメモリセルアレイの片側に配置される。
【０００６】
また、ＡＢＬ（Ａｌｌ  ｂｉｔ  ｌｉｎｅ）型センスアンプの場合は、ビット線１本に対して１個のセンスアンプ回路が接続されている。また、このセンスアンプ回路はメモリセルアレイの両側に配置される。
【０００７】
例えば、３２本のビット線のピッチでセンスアンプ回路をレイアウトする場合、シールド型センスアンプは、メモリセルトアレイの片側に１６段のセンスアンプ回路がビット線方向に配置される。
【０００８】
また、３２本のビット線のピッチでセンスアンプ回路をレイアウトする場合、ＡＢＬ型センスアンプでは、メモリセルアレイの両側にそれぞれ１６段のセンスアンプ回路が配置される。
【０００９】
ここで、従来、センスアンプ装置を構成するセンスアンプ回路のレイアウトは、上下左右に各センスアンプ回路の境界線を中心に線対称に配置されている。また、従来の半導体記憶装置には、ロウデコーダを構成する回路単位が、回路単位の境界線を中心に線対称に配置されているものもある（例えば、特許文献１参照。）。
【００１０】
これにより、ウェルやゲートを隣接するセンスアンプ回路間やロウデコーダを構成する回路単位間で共有して、回路面積を削減している。
【００１１】
そして、センスアンプ回路は、例えば、読み出し動作で、ビット線の電圧を、例えば０．４Ｖにクランプするクランプトランジスタが、設けられている。このクランプトランジスタのゲート電圧は、ビット線の電圧を例えば０．４Ｖにクランプする場合、０．４Ｖ＋Ｖｔｎ（クランプトランジスタのしきい値）に設定する。
【００１２】
該ゲート電圧を生成する電圧生成回路は、例えば、ＮＡＮＤ型フラッシュメモリの周辺部に設けられている。この電圧生成回路には、閾値電圧Ｖｔｎを発生するために、センスアンプ装置に用いられているトランジスタと同じサイズであるレプリカトランジスタが用いられている。従来は、センスアンプ回路を構成するトランジスタと電圧生成回路のレプリカトランジスタに流れる電流の向き等は、あまり考慮されていなかった。
【００１３】
しかし、微細化が進むにつれて、センスアンプ回路に対しても、より小さいトランジスタや配線を使用するため、プロセスの難易度が大きくなっている。
【００１４】
そのため、各プロセス工程での合わせずれなどにより、ＭＯＳトランジスタのゲートや拡散層コンタクトの位置がずれて、実際の設計レイアウト通りに加工できない場合がある。
【００１５】
この場合、上下左右に隣接するセンスアンプ回路の特性（例えばビット線の電圧）が変動することとなる。そして、結果として、ＮＡＮＤ型フラッシュメモリの誤読み出し等の性能劣化を生じる問題がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−２７２０００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、回路特性に対するリソグラフィの合わせずれ等の影響を低減することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一態様に係る半導体記憶装置は、
複数のメモリセルトランジスタを有するメモリセルアレイと、
前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のワード線と、前記複数のワード線の電圧を制御するロウデコーダと、
前記複数のメモリセルトランジスタそれぞれに対応して接続された複数のビット線と、
前記ビット線の電圧を制御するビット線制御回路と、前記ビット線と前記ビット線制御回路との間に接続されたクランプＭＯＳトランジスタとを有する複数のセンスアンプ回路と、
前記クランプＭＯＳトランジスタのゲートに供給する電圧を生成する電圧生成回路と、を備え、
前記複数のセンスアンプ回路のうちの第１のセンスアンプ回路を構成する第１のクランプＭＯＳトランジスタは、前記第１のセンスアンプ回路に第１の方向に第１の境界線を介して隣接する前記複数のセンスアンプ回路のうちの第２のセンスアンプ回路を構成する第２のクランプＭＯＳトランジスタに対して、前記第１の境界線を中心に、線対称にレイアウトされており、
前記電圧生成回路は、
定電流源に一端が接続された第１のミラーＭＯＳトランジスタと、
電源に一端が接続され、ゲートが前記第１のミラーＭＯＳトランジスタのゲートに接続され、前記第１のミラーＭＯＳトランジスタに流れる電流をミラーした電流が流れる第２のミラーＭＯＳトランジスタと、
マトリクス状に配置され、前記第１のミラーＭＯＳトランジスタの他端に一端が接続され、並列に接続された複数の第３のミラーＭＯＳトランジスタと、
マトリクス状に配置され、前記第２のミラーＭＯＳトランジスタの他端に一端が接続され、前記第３のミラーＭＯＳトランジスタのゲートにゲートが接続され、前記第３のミラーＭＯＳトランジスタに流れる電流をミラーした電流が流れ、前記第３のミラーＭＯＳトランジスタと同数個だけ並列に接続された複数の第４のミラーＭＯＳトランジスタと、
前記複数の第３のミラーＭＯＳトランジスタの他端および前記複数の第４のミラーＭＯＳトランジスタの他端に一端が接続され、接地に他端が接続された抵抗回路と、有するとともに、前記第４のミラーＭＯＳトランジスタの前記一端の電圧を前記ゲート電圧として出力し、
前記第１の方向に第２の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタは、前記第２の境界線を中心に、線対称にレイアウトされており、
前記第２の方向に第３の境界線を介して隣接する２つの前記第３のミラーＭＯＳトランジスタのレイアウトは、前記第３の境界線を中心に、線対称になっており、且つ、前記第２の方向に延びる第１のゲート電極が共通に接続されており、
前記第１の方向に第４の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタは、前記第４の境界線を中心に、線対称にレイアウトされており、
前記第２の方向に第５の境界線を介して隣接する２つの前記第４のミラーＭＯＳトランジスタのレイアウトは、前記第５の境界線を中心に、線対称になおり、且つ、前記第２の方向に延びる第２のゲート電極が共通に接続されている
ことを特徴とする。
【発明の効果】
【００１９】
本発明に係る半導体記憶装置によれば、回路特性に対するリソグラフィの合わせずれ等の影響を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様である実施例１に係るセンスアンプ装置を備えたＮＡＮＤ型フラッシュメモリ１００の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ３のビット線ＢＬとセンスアンプ回路５ａとの接続関係の一例を示す図である。
【図３】図２に示すセンスアンプ回路５ａの回路構成の一例を示す回路図である。
【図４】図２に示す複数のセンスアンプ装置５ａの概略的な配置の一例を示すレイアウト図である。
【図５】図４に示す隣接するセンスアンプ装置５ａの詳細なレイアウトの一例を示すレイアウト図である。
【図６】図１に示す電圧生成回路８ａの回路構成の一例を示す回路図である。
【図７】図６に示す第３のミラーＭＯＳトランジスタＴＭ３の配置関係の一例を示すレイアウト図である。
【図８】図３、図５に示すクランプＭＯＳトランジスタ５ａ２と図６に示す第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４との配置関係の一例を示すレイアウト図である。
【図９】図６に示す第３のミラーＭＯＳトランジスタＴＭ３の配置関係の他の例を示すレイアウト図である。
【図１０】図３、図５に示すクランプＭＯＳトランジスタ５ａ２と図６に示す第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４との配置関係の他の例を示すレイアウト図である。
【発明を実施するための形態】
【００２１】
なお、以下の実施例では、半導体記憶装置として、例えば、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリに適用される例について説明する。また、本発明にかかる半導体記憶装置は、他の不揮発性半導体記憶装置にも適用できる。
【実施例１】
【００２２】
図１は、本発明の一態様である実施例１に係るセンスアンプ装置を備えたＮＡＮＤ型フラッシュメモリ１００の一例を示すブロック図である。
【００２３】
図１に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルトランジスタ２がマトリクス状に配列されたメモリセルアレイ３と、ロウデコーダ４と、センスアンプ装置５と、周辺回路８と、パッド部９と、を備える。
【００２４】
メモリセルアレイ３は、メモリセルトランジスタ２が直列接続されたＮＡＮＤセルユニットＮＵを複数配列して構成される。メモリセルアレイ３のビット線ＢＬ方向には、センスアンプ装置５が配置されている。さらに、メモリセルアレイ３のワード線ＷＬ方向の両端には、ロウデコーダ４がそれぞれ配置されている。
【００２５】
メモリセルトランジスタ２は、例えば、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート、及び当該浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートを有する。メモリセルトランジスタ２は、読み出し電圧が制御ゲートに印可されることにより、保持している閾値電圧の値に応じたデータを読み出しできるようになっている。
【００２６】
複数のワード線ＷＬは、複数のメモリセルトランジスタ２それぞれに対応して接続されている。
【００２７】
また、複数のビット線ＢＬは、複数のメモリセルトランジスタ２それぞれに対応して接続されている。
【００２８】
また、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。同一行のメモリセルトランジスタ２の制御ゲートは、ワード線ＷＬに接続されている。ワード線ＷＬは行方向に、ビット線ＢＬは列方向にそれぞれ互いに交差（直交）するように配線されている。
【００２９】
また、選択ゲートトランジスタＳ１、Ｓ２の制御ゲートは、選択ゲート線ＳＧＬに接続されている。
【００３０】
周辺回路８には、電圧生成回路８ａや図示しない制御信号発生回路等が配置されている。また、パッド部９には、アドレスや外部制御信号の図示しない入出力端子が配置されている。
【００３１】
ロウデコーダ４は、ワード線ＷＬの両端側に配置されている。このロウデコーダ４は、パッド部９及び周辺回路８を介して入力されたアドレスに従い、ワード線ＷＬ及び選択ゲート線ＳＧＬの選択駆動を行う（複数のワード線ＷＬ及び選択ゲート線ＳＧＬの電圧を制御する）。
【００３２】
センスアンプ装置５は、ビット線ＢＬの両端側に配置されている。これらのセンスアンプ装置５は、データの書き込み及び読み出しに供せられる複数のセンスアンプ回路５ａ（図１では例示的に１個示す）を備えている。
【００３３】
メモリセルアレイ３内において、上述したワード線ＷＬ、或いはビット線ＢＬは、一般に細密ピッチ（リソグラフィ解像技術により決まる最小の線幅および間隔：ライン・アンド・スペース）で形成されている。
【００３４】
電圧生成回路８ａは、制御線ＢＬＣを介してクランプＭＯＳトランジスタ５ａ２のゲートに供給する制御電圧（ゲート電圧）ＶＢＬＣを、生成するようになっている。
【００３５】
ここで、図２は、図１に示すメモリセルアレイ３のビット線ＢＬとセンスアンプ回路５ａとの接続関係の一例を示す図である。なお、図２では、ＡＢＬ（Ａｌｌ  ｂｉｔ  ｌｉｎｅ）型センスアンプの例について示しているが、本発明はシールド型センスアンプの場合についても同様に適用される。
【００３６】
図２に示すように、センスアンプ装置５は、複数のセンスアンプ回路５ａを有する。このセンスアンプ回路５ａは、ビット線ＢＬに接続されている。また、ビット線ＢＬの半分が上側のセンスアンプ回路５ａに接続され、ビット線ＢＬの残りの半分が下側のセンスアンプ回路５ａに接続されている。
【００３７】
ここで、図３は、図２に示すセンスアンプ回路５ａの回路構成の一例を示す回路図である。
【００３８】
図３に示すように、センスアンプ回路５ａは、ビット線制御回路５ａ１と、クランプＭＯＳトランジスタ５ａ２と、を有する。
【００３９】
ビット線制御回路５ａ１は、ビット線ＢＬ（配線ＢＬＩ）の電圧ＶＢＬを制御するようになっている。このビット線制御回路５ａ１は、ＭＯＳトランジスタＴ１〜Ｔ９と、キャパシタＣ１と、ラッチ回路Ｌ１と、を有する。
【００４０】
このビット線制御回路５は、制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＳＥＴ、ラッチ回路Ｌ１の出力信号ＩＮＶ、およびクロック信号ＣＬＫに応じて、ビット線ＢＬ（配線ＢＬＩ）の電圧を制御するようになっている。
【００４１】
また、ビット線制御回路５ａ１は、制御信号ＳＥＴ、ＳＴＢｎ、ＲＳＴ＿ＮＣＯ、およびクロック信号ＣＬＫに応じて、入出力バスＢＵＳを介して、データを入出力するようになっている。
【００４２】
また、クランプＭＯＳトランジスタ５ａ２は、ビット線ＢＬとビット線制御回路５ａ１との間（ビット線ＢＬと配線ＢＬＩとの間）に、接続されている。
【００４３】
このクランプＭＯＳトランジスタ５ａ２は、制御線ＢＬＣを介してゲートに印加される制御電圧ＶＢＬＣに応じて、制御される。例えば、ビット線制御回路５ａ１から電圧が配線ＢＬＩに印加された状態で、クランプＭＯＳトランジスタ５ａ２のゲートに、制御電圧ＶＢＬＣ（電圧ＶＢＬ０＋閾値電圧Ｖｔｈ）が印加されると、制御電圧ＶＢＬＣから閾値電圧Ｖｔｈだけ電圧降下した電圧ＢＬ０がビット線ＢＬに出力される。
【００４４】
ここで、図４は、図２に示す複数のセンスアンプ装置５ａの概略的な配置の一例を示すレイアウト図である。また、図５は、図４に示す隣接するセンスアンプ装置５ａの詳細なレイアウトの一例を示すレイアウト図である。
【００４５】
図４、図５に示すように、複数のセンスアンプ回路５ａのうちの第１の（奇数段目の）センスアンプ回路５ａｘを構成する第１のクランプＭＯＳトランジスタ５ａ２ｘは、第１のセンスアンプ回路５ａｘに第１の方向（ビット線方向）に第１の境界線ａを介して隣接する複数のセンスアンプ回路５ａのうちの第２の（偶数段目の）センスアンプ回路５ａｙを構成する第２のクランプＭＯＳトランジスタ５ａ２ｙに対して、第１の境界線ａを中心に、線対称にレイアウトされている。
【００４６】
すなわち、奇数段目のセンスアンプ回路５ａｘのレイアウトｐ、ｑは、偶数段目のセンスアンプ回路５ａｙのレイアウトｂ、ｄに対して、境界線ａを中心に、鏡面配置されている。
【００４７】
さらに、第１のクランプＭＯＳトランジスタ５ａ２ｘは、第１のセンスアンプ回路５ａｘに第２の方向（ワード線方向）に第２の境界線ｂを介して隣接する他の第１のセンスアンプ回路５ａｘを構成する他の第１のクランプＭＯＳトランジスタ５ａ２ｘに対して、第２の境界線ｂを中心に、線対称にレイアウトされている。
【００４８】
すなわち、奇数段目のセンスアンプ回路５ａｘのレイアウトｐは、奇数段目のセンスアンプ回路５ａｘのレイアウトｑに対して、境界線ｂを中心に、鏡面配置されている。
【００４９】
同様に、偶数段目のセンスアンプ回路５ａｙのレイアウトｂは、偶数段目のセンスアンプ回路５ａｙのレイアウトｄに対して、境界線ｂを中心に、鏡面配置されている。
【００５０】
なお、隣接するセンスアンプ回路５ａｘ、５ａｙでは、ウェルＰｗｅｌｌ、Ｎｗｅｌｌが共有されている。
【００５１】
また、センスアンプ回路を構成する各ＭＯＳトランジスタは、ウェルＰｗｅｌｌ、Ｎｗｅｌｌに形成されたアクティブ領域ＡＡに形成されている。また、各ＭＯＳトランジスタは、コンタクト配線Ｃ１により、他の素子、回路に接続されている。
【００５２】
ここで、図６は、図１に示す電圧生成回路８ａの回路構成の一例を示す回路図である。
【００５３】
図６に示すように、電圧生成回路８ａは、定電流源８ａ１と、抵抗回路８ａ２と、抵抗回路８ａ３と、端子８ａ４と、出力端子８ａ５と、第１のミラーＭＯＳトランジスタＭ１と、第２のミラーＭＯＳトランジスタＴＭ２と、複数の第３のミラーＭＯＳトランジスタＴＭ３と、複数の第４のミラーＭＯＳトランジスタＴＭ４と、を有する。なお、既述のように、この電圧生成回路８ａは、必要に応じて、ＮＡＮＤ型フラッシュメモリ１００に複数個設けられる。
【００５４】
定電流源８ａ１は、電源ＶＤＤに一端が接続されており、他端から電流Ｉ１を出力するようになっている。
【００５５】
第１のミラーＭＯＳトランジスタＴＭ１は、定電流源８ａ１に、抵抗回路８ａ２を介して、一端（ドレイン）が接続され、さらに、ダイオード接続されている。
【００５６】
第２のミラーＭＯＳトランジスタＴＭ２は、電源ＶＤＤに一端（ドレイン）が接続され、ゲートが第１のミラーＭＯＳトランジスタＴＭ１のゲートに接続されている。この第２のミラーＭＯＳトランジスタＴＭ２は、第１のミラーＭＯＳトランジスタＴＭ１とミラー回路を構成する。すなわち、この第２のミラーＭＯＳトランジスタＴＭ２は、第１のミラーＭＯＳトランジスタＴＭ１に流れる電流Ｉ１をミラーした電流Ｉ２が流れるようになっている。なお、電流Ｉ１と電流Ｉ２とが等しくなるように設定されている。
【００５７】
複数の第３のミラーＭＯＳトランジスタ（レプリカトランジスタ）ＴＭ３は、第１のミラーＭＯＳトランジスタＴＭ１の他端（ソース）に一端（ドレイン）が接続されている。この複数の第３のミラーＭＯＳトランジスタＴＭ３は、第１のミラーＭＯＳトランジスタＴＭ１と端子８ａ４との間で並列に接続されている。
【００５８】
この複数の第３のミラーＭＯＳトランジスタＴＭ３は、後述のように、マトリクス状に配置されている。
【００５９】
複数の第４のミラーＭＯＳトランジスタ（レプリカトランジスタ）ＴＭ４は、第２のミラーＭＯＳトランジスタＴＭ２の他端（ソース）に一端（ドレイン）が接続され、第３のミラーＭＯＳトランジスタＴＭ３のゲートにゲートが接続されている。
【００６０】
すなわち、第３のミラーＭＯＳトランジスタＴＭ３に流れる電流をミラーした電流が流れるようになっている。この複数の第４のミラーＭＯＳトランジスタＴＭ４は、第３のミラーＭＯＳトランジスタＴＭ３と同数個だけ、第２のミラーＭＯＳトランジスタＴＭ１と端子８ａ４との間で並列に接続されている。
【００６１】
この複数の第４のミラーＭＯＳトランジスタＴＭ４は、後述のように、マトリクス状に配置されている。
【００６２】
また、抵抗回路８ａ３は、複数の第３のミラーＭＯＳトランジスタＴＭ３の他端（ソース）および複数の第４のミラーＭＯＳトランジスタＴＭ４の他端（ソース）、すなわち、端子８ａ４に、一端が接続され、接地に他端が接続されている。
【００６３】
第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４からの電流が流れたときの抵抗回路８ａ３の一端（端子８ａ４）の電圧ＶＢＬ０は、ビット線ＢＬレベルと等しくなるように設定されている。
【００６４】
上述のような構成を有する電圧生成回路８ａは、第４のミラーＭＯＳトランジスタの一端（ドレイン）の電圧を制御電圧（ゲート電圧）ＶＢＬＣとして、出力端子８ａ５から、出力するようになっている。
【００６５】
例えば、電圧ＶＢＬ０を０．４Ｖとしたとき、制御電圧ＶＢＬＣは、０．４Ｖ＋Ｖｔｎ（第４のミラーＭＯＳトランジスタの閾値電圧）になる。この制御電圧ＶＢＬＣをセンスアンプ回路５ａ内のクランプＭＯＳトランジスタ５ａ２のゲートに印加することで、ビット線ＢＬの電圧ＶＢＬを０．４Ｖに固定することが可能になる。
【００６６】
なお、この電圧生成回路８ａは、例えば、ＮＡＮＤ型フラッシュメモリ１００に複数個備えられている。そして、例えば、１つの電圧生成回路８ａから複数のクランプＭＯＳトランジスタ５ａ２に制御電圧ＶＢＬＣが供給されるようになっている。
【００６７】
また、制御電圧が複数設定される場合には、異なる制御電圧を出力する複数の電圧生成回路８ａから各クランプＭＯＳトランジスタ５ａ２にそれぞれ設定された制御電圧が供給されるようにしてもよい。
【００６８】
次に、第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４のレイアウトと、クランプＭＯＳトランジスタ５ａ２（５ａ２ｘ、５ａ２ｙ）のレイアウトとの関係について説明する。
【００６９】
図７は、図６に示す第３のミラーＭＯＳトランジスタＴＭ３の配置関係の一例を示すレイアウト図である。
【００７０】
図７に示すように、第１の方向（ビット線方向）に境界線ｃを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３は、境界線ｃを中心に、線対称にレイアウトされている。
【００７１】
なお、第２の方向（ワード線方向）に境界線ｄを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３のレイアウトは、境界線ｃを中心に、線対称になっており、且つ、第２の方向（ワード線方向）に延びるゲート電極Ｇ３が共通に接続されている。
【００７２】
また、第１の方向（ビット線方向）に第２の境界線ｃを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３のソースＡＳとドレインＡＤとの間に流れる２つのチャネル電流の方向Ｄ１、Ｄ２は、互いに逆である。
【００７３】
また、第１の方向（ビット線方向）に境界線ｃを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３のソースＡＳまたはドレインＡＤの何れか一方が共通に接続されている。
【００７４】
ここで、図８は、図３、図５に示すクランプＭＯＳトランジスタ５ａ２と図６に示す第４のミラーＭＯＳトランジスタＴＭ４との配置関係の一例を示すレイアウト図である。
【００７５】
図８に示すように、第１の方向（ビット線方向）に境界線ｅを介して隣接する２つの第４のミラーＭＯＳトランジスタＴＭ４は、境界線ｅを中心に、線対称にレイアウトされている。
【００７６】
なお、第２の方向（ワード線方向）に境界線ｆを介して隣接する２つの第４のミラーＭＯＳトランジスタＴＭ４のレイアウトは、境界線ｆを中心に、線対称になっており、且つ、第２の方向（ワード線方向）に延びるゲート電極Ｇ４が共通に接続されている。
【００７７】
また、第１の方向（ビット線方向）に第４の境界線ｅを介して隣接する２つの第４のミラーＭＯＳトランジスタＴＭ４のソースとドレインとの間に流れる２つのチャネル電流の方向Ｄ１、Ｄ２は、互いに逆である。
【００７８】
また、第１の方向（ビット線方向）に境界線ｅを介して隣接する２つの第４のミラーＭＯＳトランジスタＴＭ４のソースＡＳまたはドレインＡＤとの何れか一方が共通に接続されている。
【００７９】
また、図８に示すように、第１、２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙのゲート電極Ｇに、電圧生成回路８ａの出力端子８ａ５から出力された制御電圧ＶＢＬＣが、それぞれ印加される。
【００８０】
なお、第１のクランプＭＯＳトランジスタ５ａ２ｘのソースＡＳとドレインＡＤとの間に流れるチャネル電流の方向Ｄ１と、第２のクランプＭＯＳトランジスタ５ａ２ｙのソースＡＳとドレインＡＤとの間に流れるチャネル電流の方向Ｄ２とは、互いに逆である。
【００８１】
また、本実施例では、各方向Ｄ１、Ｄ２は、ビット線方向と平行である。
【００８２】
ここで、第３のミラーＭＯＳトランジスタＴＭ３の閾値電圧は、第４のミラーＭＯＳトランジスタＴＭ４の閾値電圧と等しく設定されている。
【００８３】
さらに、第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４の閾値電圧は、例えば、第１、第２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙの閾値電圧と等しく設定されている。
【００８４】
さらに、第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４のゲート長は、例えば、第１、第２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙのゲート長と等しく設定されている。
【００８５】
さらに、第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４のゲート幅は、第１、第２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙのゲート幅と等しく設定されている。
【００８６】
すなわち、第３、第４のミラーＭＯＳトランジスタＴＭ３、ＴＭ４のサイズは、第１、第２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙのサイズと等しく設定されている。
【００８７】
ここで、従来のＮＡＮＤ型フラッシュメモリの電圧生成回路では、一方向にのみチャネル電流が流れるように、ミラーＭＯＳトランジスタ（レプリカトランジスタ）が配置されている。そして、隣接するセンスアンプ回路のレイアウトは、境界線を中心に、鏡面配置されている。
【００８８】
したがって、上記従来技術では、リソグラフィ工程におけるゲート電極等の合わせずれが生じた場合は、例えば、奇数段目のセンスアンプ回路とミラーＭＯＳトランジスタのゲート電極のずれが同じになるときは、偶数段目のセンスアンプ回路のクランプＭＯＳトランジスタとミラーＭＯＳトランジスタのゲート電極のずれが大きくなる。
【００８９】
すなわち、上記従来技術では、奇数段目のセンスアンプ回路のクランプＭＯＳトランジスタとミラーＭＯＳトランジスタに関しては、それぞれの閾値電圧は一致する。
【００９０】
しかし、偶数段目のセンスアンプ回路のクランプＭＯＳトランジスタとミラーＭＯＳトランジスタに関しては、それぞれの閾値電圧は大きくずれることになる。この場合、電圧生成回路から出力される制御電圧のずれが大きくなる。すなわち、センスアンプ回路におけるビット線の電圧に対するリソグラフィ工程の合わせずれの影響が大きくなる。
【００９１】
一方、本発明に係るＮＡＮＤ型フラッシュメモリでは、隣接するミラーＭＯＳトランジスタ（レプリカトランジスタ）も、隣接するセンスアンプ回路のクランプＭＯＳトランジスタと同様に、境界線を中心に、鏡面配置されている。
【００９２】
これにより、隣接するミラーＭＯＳトランジスタのチャネル電流の向きが、上向きＤ１と下向きＤ２に、混在するようになる。
【００９３】
したがって、本発明においては、ミラーＭＯＳトランジスタの閾値電圧Ｖｔｎは、平均化されることになり、電圧生成回路から出力される制御電圧ＶＢＬＣのずれが低減される。すなわち、センスアンプ回路におけるビット線ＢＬの電圧ＶＢＬに対するリソグラフィ工程の合わせずれの影響を低減することが可能である。
【００９４】
以上のように、本実施例に係る半導体記憶装置によれば、回路特性に対するリソグラフィの合わせずれ等の影響を低減することができる。
【実施例２】
【００９５】
実施例１では、１つの電圧生成回路が少なくとも２つのクランプＭＯＳトランジスタのゲートに制御電圧を供給するための構成の一例について説明した。
【００９６】
しかし、制御電圧が複数設定される場合には、異なる制御電圧を出力する複数の電圧生成回路から各クランプＭＯＳトランジスタにそれぞれ設定された制御電圧が供給されるようにしてもよい。
【００９７】
本実施例２では、２つの制御電圧ＶＢＬＣ１、ＶＢＬＣ２に対応して、２つの電圧生成回路を備える構成の一例について述べる。なお、この場合、半導体記憶装置であるＮＡＮＤ型フラッシュメモリ１００は、２つの制御電圧ＶＢＬＣ（ＶＢＬＣ１、ＶＢＬＣ２）に対応して、少なくとも２つの電圧生成回路８ａを備えるものとする。
【００９８】
ここで、図９は、図６に示す第３のミラーＭＯＳトランジスタＴＭ３の配置関係の他の例を示すレイアウト図である。また、図１０は、図３、図５に示すクランプＭＯＳトランジスタ５ａ２と図６に示す第４のミラーＭＯＳトランジスタＴＭ４との配置関係の他の例を示すレイアウト図である。なお、図９、１０において、図７、８の符号と同じ符号は実施例１と同様の構成を示す。
【００９９】
図９に示すように、第１の方向（ビット線方向）に第２の境界線ｃを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３１のソースＡＳとドレインＡＤとの間に流れる２つのチャネル電流の方向Ｄ１、Ｄ２は、互いに逆である。
【０１００】
同様に、第１の方向に第２の境界線ｃを介して隣接する２つの第３のミラーＭＯＳトランジスタＴＭ３２のソースＡＳとドレインＡＤとの間に流れる２つのチャネル電流の方向Ｄ１、Ｄ２は、互いに逆である。
【０１０１】
なお、２つの第３のミラーＭＯＳトランジスタＴＭ３１、ＴＭ３２は、図６に示す電圧発生回路が２つ設けられた場合のそれぞれの電圧発生回路の第４のミラーＭＯＳトランジスタＴＭ３に相当する。
【０１０２】
また、図９の例では、第３のミラーＭＯＳトランジスタＴＭ３１と第３のミラーＭＯＳトランジスタＴＭ３２とが、境界線ｃｘを介して、隣接しているが、必ずしも、これらが隣接している必要はない。
【０１０３】
また、図１０に示すように、第１、２のクランプＭＯＳトランジスタ５ａ２ｘ、５ａ２ｙのゲート電極Ｇに、出力端子８ａ５１、８ａ５２から出力された制御電圧ＶＢＬＣ１、ＶＢＬＣ２が、それぞれ印加される。
【０１０４】
なお、第１のクランプＭＯＳトランジスタ５ａ２ｘのソースＡＳとドレインＡＤとの間に流れるチャネル電流の方向Ｄ１と、第２のクランプＭＯＳトランジスタ５ａ２ｙのソースＡＳとドレインＡＤとの間に流れるチャネル電流の方向Ｄ２とは、互いに逆である。
【０１０５】
また、本実施例では、各方向Ｄ１、Ｄ２は、ビット線方向と平行である。
【０１０６】
なお、２つの第４のミラーＭＯＳトランジスタＴＭ４１、ＴＭ４２は、図６に示す電圧発生回路が２つ設けられた場合のそれぞれの電圧発生回路の第４のミラーＭＯＳトランジスタＴＭ４に相当する。
【０１０７】
また、図１０の例では、第４のミラーＭＯＳトランジスタＴＭ４１と第４のミラーＭＯＳトランジスタＴＭ４２とが、境界線ｅｘを介して、隣接しているが、必ずしも、これらが隣接している必要はない。
【０１０８】
以上のように、本実施例２においても、隣接するミラーＭＯＳトランジスタ（レプリカトランジスタ）も、隣接するセンスアンプ回路のクランプＭＯＳトランジスタと同様に、境界線を中心に、鏡面配置されている。
【０１０９】
これにより、隣接するミラーＭＯＳトランジスタのチャネル電流の向きが、上向きＤ１と下向きＤ２に、混在するようになる。
【０１１０】
したがって、既述のように、ミラーＭＯＳトランジスタの閾値電圧Ｖｔｎは、平均化されることになり、電圧生成回路から出力される制御電圧ＶＢＬＣのずれが低減される。すなわち、センスアンプ回路におけるビット線ＢＬの電圧ＶＢＬに対するリソグラフィ工程の合わせずれの影響を低減することが可能である。
【０１１１】
以上のように、本実施例に係る半導体記憶装置によれば、回路特性に対するリソグラフィの合わせずれ等の影響を低減することができる。
【符号の説明】
【０１１２】
２  メモリセルトランジスタ
３  メモリセルアレイ
４  ロウデコーダ
５  センスアンプ装置
８  周辺回路
８ａ  電圧生成回路
９  パッド部
１００  ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011198984.tif 000010
【図９】
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【図１０】
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