(57)【要約】【課題】ビット線リークを短時間で精度良くテストすることができる不揮発性半導体記憶装置を実現する。【解決手段】本発明の不揮発性半導体記憶装置は、平行に延設されたビット線１１０および１１ｋと、ビット線１１０の一端に接続されたセンスアンプ１４０と、ビット線１１ｋの一端に接続されたセンスアンプ１４ｋと、制御端子に入力される信号に基づいてセンスアンプ１４０をＩＯ線１６０〜１６７に接続するスイッチ１５０と、制御端子に入力される信号に基づいてセンスアンプ１１ｋをＩＯ線１６０〜１６７に接続するスイッチ１５ｋと、通常動作モード時にビット線１４０またはビット線１４ｋを選択し、または、テストモード時にビット線１１０およびビット線１１ｋをともに選択する選択信号２３０〜２３ｋを生成し、選択信号２３０〜２３ｋをスイッチ１５０の制御端子およびスイッチ１５ｋの制御端子に出力するアドレス選択手段１８とを有する。【選択図】  図１
2011146115.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイ上で平行に延設された第１および第２のビット線と、
前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、
前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、
制御端子に入力される信号に基づいて、前記第１のセンスアンプをＩＯ線に電気的に接続する第１のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記ＩＯ線に電気的に接続する第２のスイッチ手段と、
通常動作モード時に前記第１のビット線または前記第２のビット線を選択し、または、テストモード時に前記第１のビット線および前記第２のビット線をともに選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段の前記制御端子および前記第２のスイッチ手段の前記制御端子に出力するアドレス選択手段と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記アドレス選択手段は、
第１の外部信号に基づいて、前記第１のビット線または前記第２のビット線を選択するための第１の信号を生成するデコード手段と、
第２の外部信号に基づいて、テストモード時に前記第１のビット線および前記第２のビット線をともに選択するための第２の信号を生成する制御手段と、
前記第１の信号および前記第２の信号の論理和演算により前記選択信号を生成する演算手段と、
を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
セルアレイ上で平行に延設された第１〜第４のビット線と、
前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、
前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、
前記第３のビット線の一端に電気的に接続された第３のセンスアンプと、
前記第４のビット線の一端に電気的に接続された第４のセンスアンプと、
制御端子に入力される信号に基づいて、前記第１のセンスアンプを第１のＩＯ線に接続する第１のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記第１のＩＯ線に接続する第２のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第３のセンスアンプを第２のＩＯ線に接続する第３のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第４のセンスアンプを前記第２のＩＯ線に接続する第４のスイッチ手段と、
通常動作モード時に前記第１のビット線および前記第３のビット線、または、前記第２のビット線および前記第４のビット線を選択し、または、テストモード時に前記第１のビット線乃至前記第４のビット線の全てを選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段乃至前記第４のスイッチ手段のそれぞれの前記制御端子に出力するアドレス選択手段と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記アドレス選択手段は、
第１の外部信号に基づいて、前記第１のビット線および前記第３のビット線、または、前記第２のビット線および前記第４のビット線を選択するための第１の信号を生成するデコード手段と、
第２の外部信号に基づいて、テストモード時に前記第１のビット線乃至前記第４のビット線の全てを選択するための第２の信号を生成する制御手段と、
前記第１の信号および前記第２の信号の論理和演算により前記選択信号を生成する演算手段と、
を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
第１のセルアレイ上で平行に延設された第１および第２のビット線と、
前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、
前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、
第２のセルアレイ上で平行に延設された第３および第４のビット線と、
前記第３のビット線の一端に電気的に接続された第３のセンスアンプと、
前記第４のビット線の一端に電気的に接続された第４のセンスアンプと、
制御端子に入力される信号に基づいて、前記第１のセンスアンプをＩＯ線に電気的に接続する第１のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記ＩＯ線に電気的に接続する第２のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第３のセンスアンプを前記ＩＯ線に電気的に接続する第３のスイッチ手段と、
制御端子に入力される信号に基づいて、前記第４のセンスアンプを前記ＩＯ線に電気的に接続する第４のスイッチ手段と、
通常動作モード時に前記第１のビット線乃至前記第４のビット線のうちいずれか１つを選択し、または、第１の外部信号に基づいてテストモード時に前記第１のビット線乃至前記第４のビット線の全てを選択し、または、第２の外部信号に基づいてテストモード時に前記第１のビット線および前記第２のビット線、または、前記第３のビット線および前記第４のビット線を選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段乃至前記第４のスイッチ手段のそれぞれの前記制御端子に出力するアドレス選択手段と、
を有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、不揮発性半導体記憶装置の製造時におけるテスト工程で用いられる。
【背景技術】
【０００２】
不揮発性半導体記憶装置では、製造時に様々なテストを行うことが信頼性を確保する上で欠かせなくなっている（例えば、「特許文献１」を参照。）。このようなテスト項目の１つとしてビット線リークテストがある。従来の不揮発性半導体記憶装置におけるビット線リークテストでは、ビット線をある一定時間プリチャージした状態で保った後、センス動作（読み出し動作）が正しく行われるかを確認する方法がとられている。一方、ビット線のリーク量をＤＣレベルで測定する方法として、Ｉcell 測定モードと呼ばれるビット線１本ごとの隣接するビット線間、あるいはビット線と周辺回路間でのリーク量を測定する方法がある。
【０００３】
ビット線リークテストは、本来、ＤＣレベルで精度良く判定することが望ましい。しかしながら、Ｉcell 測定モードはビット線リークをＤＣとして直接測定できるものの、メモリセルアレイ全体のテストを行うには、測定を全カラムアドレスに対して繰り返して行う必要があるため、測定時間がかかりすぎるという問題があった。このため、Ｉcell 測定モードは、不良箇所の特定やメモリセル特性の確認などには使用できるが、製品出荷時のいわゆるルーチンテストのビット線リークテストでは検査コストが高くなるため実質的に使用できないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ビット線リークを短時間で精度良くテストすることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、セルアレイ上で平行に延設された第１および第２のビット線と、前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、制御端子に入力される信号に基づいて、前記第１のセンスアンプをＩＯ線に電気的に接続する第１のスイッチ手段と、制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記ＩＯ線に電気的に接続する第２のスイッチ手段と、通常動作モード時に前記第１のビット線または前記第２のビット線を選択し、または、テストモード時に前記第１のビット線および前記第２のビット線をともに選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段の前記制御端子および前記第２のスイッチ手段の前記制御端子に出力するアドレス選択手段と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
また、本発明の別の一態様によれば、セルアレイ上で平行に延設された第１〜第４のビット線と、前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、前記第３のビット線の一端に電気的に接続された第３のセンスアンプと、前記第４のビット線の一端に電気的に接続された第４のセンスアンプと、制御端子に入力される信号に基づいて、前記第１のセンスアンプを第１のＩＯ線に接続する第１のスイッチ手段と、制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記第１のＩＯ線に接続する第２のスイッチ手段と、制御端子に入力される信号に基づいて、前記第３のセンスアンプを第２のＩＯ線に接続する第３のスイッチ手段と、制御端子に入力される信号に基づいて、前記第４のセンスアンプを前記第２のＩＯ線に接続する第４のスイッチ手段と、通常動作モード時に前記第１のビット線および前記第３のビット線、または、前記第２のビット線および前記第４のビット線を選択し、または、テストモード時に前記第１のビット線乃至前記第４のビット線の全てを選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段乃至前記第４のスイッチ手段のそれぞれの前記制御端子に出力するアドレス選択手段と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
さらに、本発明の別の一態様によれば、第１のセルアレイ上で平行に延設された第１および第２のビット線と、前記第１のビット線の一端に電気的に接続された第１のセンスアンプと、前記第２のビット線の一端に電気的に接続された第２のセンスアンプと、第２のセルアレイ上で平行に延設された第３および第４のビット線と、前記第３のビット線の一端に電気的に接続された第３のセンスアンプと、前記第４のビット線の一端に電気的に接続された第４のセンスアンプと、制御端子に入力される信号に基づいて、前記第１のセンスアンプをＩＯ線に電気的に接続する第１のスイッチ手段と、制御端子に入力される信号に基づいて、前記第２のセンスアンプを前記ＩＯ線に電気的に接続する第２のスイッチ手段と、制御端子に入力される信号に基づいて、前記第３のセンスアンプを前記ＩＯ線に電気的に接続する第３のスイッチ手段と、制御端子に入力される信号に基づいて、前記第４のセンスアンプを前記ＩＯ線に電気的に接続する第４のスイッチ手段と、通常動作モード時に前記第１のビット線乃至前記第４のビット線のうちいずれか１つを選択し、または、第１の外部信号に基づいてテストモード時に前記第１のビット線乃至前記第４のビット線の全てを選択し、または、第２の外部信号に基づいてテストモード時に前記第１のビット線および前記第２のビット線、または、前記第３のビット線および前記第４のビット線を選択する選択信号を生成し、生成された前記選択信号を前記第１のスイッチ手段乃至前記第４のスイッチ手段のそれぞれの前記制御端子に出力するアドレス選択手段と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ビット線リークを短時間で精度良くテストすることができるので、製造コストを抑制しつつ高い信頼性を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示す回路図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置のテスト方法を示す回路ブロック図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置におけるアドレス選択回路の別の態様を示す回路図。
【図４】本発明の実施例２に係る不揮発性半導体記憶装置を示す回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る不揮発性半導体記憶装置を示す回路図である。ここでは、主に、ビット線を交互にシールド線として利用しながら読み出し/書き込みを行う不揮発性半導体記憶装置において、製品出荷テスト（ルーチンテスト）で用いられるビット線リークテストとその制御にかかわる部分を示した。
【００１３】
本発明の実施例１に係る不揮発性半導体記憶装置は、１６本のビット線からなる複数のＢＬセット１１０〜１１ｋ（ｋは正の整数。以下同様。）、８つの選択回路からなる複数のＳＴセット１２０〜１２ｋ、８つの選択回路からなる複数のＳＴセット１３０〜１３ｋ、８つのセンスアンプ（Ｓ/Ａ）からなる複数のＳＡセット１４０〜１４ｋ、８つのトランスファーゲート（スイッチ回路）からなる複数のＴＧセット１５０〜１５ｋ、８本のＩＯ線１６０〜１６７、入出力バッファ１７（ＯＢＵＦ）、およびアドレス選択回路１８を備えている。
【００１４】
また、アドレス選択回路１８は、デコード回路１９（ＣＳＬ）、制御回路２０（Command_X）、および演算回路２１を備えている。  
デコード回路１９の（ｋ＋１）個の出力は演算回路２１の第１の入力に接続され、制御回路２０の出力は演算回路２１の第２の入力に接続され、演算回路２１の（ｋ＋１）個の出力は選択信号２３０〜２３ｋとしてＴＧセット１５０〜１５ｋへ供給されている。
【００１５】
ＢＬセット１１０〜１１ｋは、それぞれ、物理的なカラムアドレス０〜ｋ（Ｃｏｌ Ａｄｄ ０〜ｋ）に対応しており、セルアレイ２２上で隣接して互いに平行に延設された８組のビット線対を備えている。各ビット線対はそれぞれＩＯ_０〜ＩＯ_７に対応している。まず、カラムアドレス０に対応する回路構成、すなわち、ＢＬセット１１０、ＳＴセット１２０、ＳＴセット１３０、ＳＡセット１４０、およびＴＧセット１５０に関わる構成を説明する。
【００１６】
ＢＬセット１１０における各ビット線対の第１のビット線は一端がそれぞれＳＴセット１２０における各選択回路の第１の端子に接続され他端がそれぞれＳＴセット１３０における各選択回路の第１の端子に接続され、ＢＬセット１１０における各ビット線対の第２のビット線は一端がそれぞれＳＴセット１２０における各選択回路の第２の端子に接続され他端がそれぞれＳＴセット１３０における各選択回路の第２の端子に接続されている。
【００１７】
すなわち、ＢＬセット１１０のＩＯ_０における第１のビット線の一端はＳＴセット１２０における第０番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_０における第１のビット線の他端はＳＴセット１３０における第０番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_０における第２のビット線の一端はＳＴセット１２０における第０番目の選択回路の第２の端子に接続され、ＢＬセット１１０のＩＯ_０における第２のビット線の他端はＳＴセット１３０における第０番目の選択回路の第２の端子に接続され、ＢＬセット１１０のＩＯ_１における第１のビット線の一端はＳＴセット１２０における第１番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_１における第１のビット線の他端はＳＴセット１３０における第１番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_１における第２のビット線の一端はＳＴセット１２０における第１番目の選択回路の第２の端子に接続され、ＢＬセット１１０のＩＯ_１における第２のビット線の他端はＳＴセット１３０における第１番目の選択回路の第２の端子に接続され、………、同様に、ＢＬセット１１０のＩＯ_７における第１のビット線の一端はＳＴセット１２０における第７番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_７における第１のビット線の他端はＳＴセット１３０における第７番目の選択回路の第１の端子に接続され、ＢＬセット１１０のＩＯ_７における第２のビット線の一端はＳＴセット１２０における第７番目の選択回路の第２の端子に接続され、ＢＬセット１１０のＩＯ_７における第２のビット線の他端はＳＴセット１３０における第７番目の選択回路の第２の端子に接続されている。
【００１８】
ＳＴセット１２０の各選択回路の第３の端子はそれぞれ接地電位（ＧＮＤ）に接続され、ＳＴセット１３０の各選択回路の第３の端子はＩＯ_０〜ＩＯ_７のそれぞれ対応するセンスアンプの一端に接続されている。
【００１９】
すなわち、ＳＴセット１３０の第０番目の選択回路の第３の端子はＳＡセット１４０の第０番目のセンスアンプ（ＩＯ_０に対応する。）の一端に接続され、ＳＴセット１３０の第１番目の選択回路の第３の端子はＳＡセット１４０の第１番目のセンスアンプ（ＩＯ_１に対応する。）の一端に接続され、………、同様に、ＳＴセット１３０の第７番目の選択回路の第３の端子はＳＡセット１４０の第７番目のセンスアンプ（ＩＯ_７に対応する。）の一端に接続されている。
【００２０】
各センスアンプの他端はＴＧセット１５０におけるそれぞれ対応するスイッチ回路の第１の端子に接続され、各スイッチ回路の第２の端子はＩＯ_０〜ＩＯ_７に対応するＩＯ線１６０〜１６７に接続され、各スイッチ回路の制御端子にはアドレス選択回路１８からの選択信号２３０が接続されている。
【００２１】
すなわち、ＩＯ_０に対応するセンスアンプの他端はＴＧセット１５０における第０番目のスイッチ回路の第１の端子に接続され、ＴＧセット１５０における第０番目のスイッチ回路の第２の端子はＩＯ線１６０に接続され、ＴＧセット１５０における第０番目のスイッチ回路の制御端子にはアドレス選択回路１８からの選択信号２３０が接続され、ＩＯ_１に対応するセンスアンプの他端はＴＧセット１５０における第１番目のスイッチ回路の第１の端子に接続され、ＴＧセット１５０における第１番目のスイッチ回路の第２の端子はＩＯ線１６１に接続され、ＴＧセット１５０における第１番目のスイッチ回路の制御端子にはアドレス選択回路１８からの選択信号２３０が接続され、………、同様に、ＩＯ_７に対応するセンスアンプの他端はＴＧセット１５０における第７番目のスイッチ回路の第１の端子に接続され、ＴＧセット１５０における第７番目のスイッチ回路の第２の端子はＩＯ線１６７に接続され、ＴＧセット１５０における第７番目のスイッチ回路の制御端子にはアドレス選択回路１８からの選択信号２３０が接続されている。
【００２２】
カラムアドレス１〜ｋに対応する回路構成は、それぞれ、上述したカラムアドレス０の回路構成と同様であるので、詳細な説明は省略する。カラムアドレス０との違いは、ＴＧセット１５１〜１５ｋにおける各スイッチ回路の制御端子に選択信号２３０の替わりにそれぞれ選択信号２３１〜２３ｋが接続されていることである。
【００２３】
ＳＴセット１２０〜１２ｋおよび１３０〜１３ｋは、メモリセルへのアクセス（読み出し/書き込み）時にビット線を交互にＧＮＤにショートしてビット線シールドとして作用させるためのものである。すなわち、例えば、アクセスが奇数番目のビット線（ｏｄｄ：ビット線対のうち第１のビット線。）である場合には、図１に示したように、ＳＴセット１２０〜１２ｋの各選択回路は第２の端子（ｅｖｅｎ）を選択し、各ビット線対の第２のビット線をＧＮＤにショートする。また、ＳＴセット１３０〜１３ｋの各選択回路は第１の端子（ｏｄｄ）を選択し、各ヒット線対の第１のビット線をＳＡセット１４０〜１４ｋの各センスアンプにそれぞれ接続する。これにより、アクセスされる奇数番目のビット線は偶数番目のビット線で交互にシールドされ、アクセス時のセンス動作が高速かつ安定に行えるようになる。
【００２４】
センスアンプは、各ビット線対ごとに１つ配置され、ＳＴセット１３０〜１３ｋの各選択回路により選択された第１または第２のビット線に対してセンス動作を行う。
【００２５】
ＴＧセット１５０〜１５ｋは、スイッチ回路としてそれぞれ８個のｎ型ＭＯＳトランジスタ（トランスファーゲート）を備えており、各トランジスタのドレインが第１の端子に接続され、ソースが第２の端子に接続され、ゲートが制御端子に接続されている。
【００２６】
ＴＧセット１５０〜１５ｋは、各スイッチ回路の制御端子に入力される選択信号２３０〜２３ｋに基づいて、ＳＡセット１４０〜１４ｋの各センスアンプをそれぞれ対応するＩＯ線１６０〜１６７に電気的に接続する。すなわち、ユーザが使用する場合などの通常動作モード時には、制御端子に入力される選択信号２３０〜２３ｋに基づいて、カラムアドレス０〜ｋのうちいずれか１つのアドレスに対応するＳＡセットを選択的にＩＯ線１６０〜１６７に接続する。また、ビット線リークテストが行われるテストモード時には、制御端子に入力される選択信号２３０〜２３ｋに基づいて、カラムアドレス０〜ｋに対応するＳＡセット１４０〜１４ｋを全てＩＯ線１６０〜１６７に接続する。
【００２７】
ＩＯ線１６０〜１６７は、一端が入出力バッファ１７に接続され、入出力バッファ１７は、通常動作モード時にはＩＯ線１６０〜１６７の読み出し動作または書き込み動作を行い、ビット線リークテストを行うテストモード時には、ＩＯ線１６０〜１６７およびＴＧセット１５０〜１５ｋを介して全ビット線に電源電位（Ｖｃｃ）を供給する。
【００２８】
デコード回路１９は、外部から入力されるアドレス信号に基づいて、入力された論理アドレスを物理アドレスに変換するとともに、ＢＬセット１１０〜１１ｋの中からいずれか１つを選択するための（ｋ＋１）ビットのカラム選択信号を生成する。したがって、カラム選択信号は、出力される（ｋ＋１）ビットのうちアクティブになるのは常に１ビットである。
【００２９】
制御回路２０は、外部から入力されるテストコマンド信号に基づいて、このテストコマンドがビット線リークテスト（Command_X）であれば、ＢＬセット１１０〜１１ｋを全て選択するためにアクティブになる制御信号を生成する。
【００３０】
演算回路２１は、（ｋ＋１）個の２入力ＯＲ回路を備え、各ＯＲ回路の第１の入力にはデコード回路１９からのカラム選択信号の各ビットが入力され、各ＯＲ回路の第２の入力には制御回路２０からの制御信号が共通に入力されている。したがって、演算回路２１はカラム選択信号と制御信号の論理和演算を行う回路であり、その出力、つまり、アドレス選択回路１８の出力である選択信号２３０〜２３ｋは、通常動作モード時にはＢＬセット１１０〜１１ｋのうちいずれか１つを選択し、ビット線リークテスト（Command_X）が行われるテストモード時にはＢＬセット１１０〜１１ｋの全てを選択するようＴＧセット１５０〜１５ｋに作用する。
【００３１】
次に、上述した構成を持つ不揮発性半導体記憶装置のテスト方法について説明する。  
図２は、本発明の実施例１に係る不揮発性半導体記憶装置のテスト方法を示す回路ブロック図である。ここでは、主に、パッケージングされた複数の不揮発性半導体記憶装置を同時にテストする場合を示した。
【００３２】
本発明の実施例１に係る不揮発性半導体記憶装置のテスト方法は、まず、テスター３１からｍ個の被測定デバイス（不揮発性半導体記憶装置）３２１〜３２ｍにビット線リークテストのテストコマンド（Command_X）が入力される（１）。すると、各デバイスのアドレス選択回路１８がCommand_Xを認識し、選択信号２３０〜２３ｋを生成、出力し、セルアレイ２２上の全カラムアドレスが選択される（２）。この状態で、各デバイス３２１〜３２ｍの消費電流をテスター３１で測定することにより、短時間で精度良く全デバイス３２１〜３２ｍのビット線リーク量を同時にテストすることができる。
【００３３】
また、（１）コマンド入力に際して、チップイネーブル信号（ＣＥ）などを使用してデバイス３２１〜３２ｍを選択的にアクティブにすることで、デバイスごとのビット線リークテストも容易に行うことができる。
【００３４】
上記実施例１によれば、ビット線リークを短時間で精度良くテストすることができるので、製造コストを抑制しつつ高い信頼性を実現することができる。
【００３５】
また、上記実施例１によれば、全カラムアドレスを同時に選択することができるので、ルーチンテストにおいて全ビット線のリーク量を短時間でＤＣ測定することができる。
【００３６】
さらに、上記実施例１によれば、ビット線のリーク量を電流値で直接判断できるので、従来よりも測定精度が上がり、微少なビット線リークも確認することが可能となる。
【００３７】
上述の実施例１では、ＩＯ数は８（ＩＯ_０〜ＩＯ_7）であるとしたが、本発明はこれに限られるものではなく、原理的には任意のＩＯ数の構成とすることが可能である。
【００３８】
また、上述の実施例１では、テスト方法はパッケージングされた複数のデバイスを同時に行うとしたが、本発明はこれに限られるものではなく、例えば、ウェハー状態で複数のチップのビット線リークを同時に測定することも可能である。
【００３９】
さらに、上述の実施例１では、ＢＬセット１１０〜１１ｋは８組のビット線対で構成され、ビット線はＳＴセット１２０〜１２ｋにより交互に接地電位（ＧＮＤ）にショートされるとしたが、本発明はこれに限られるものではなく、例えば実施例２で示すように、全てのビット線にそれぞれセンスアンプが接続された構成のセルアレイにも適用可能である。
【００４０】
さらに、上述の実施例１では、演算回路２１は（ｋ＋１）個のＯＲ回路で構成されるとしたが、本発明はこれに限られるものではなく、例えば、図３（ａ）および（ｂ）に示したように、２(ｋ＋１）個のＮＯＲ回路、または、（ｋ＋１）個のＮＯＲ回路および（ｋ＋１）個のインバータ回路を用いて構成することもできる。
【００４１】
さらに、上述の実施例１では、ＴＧセット１５０〜１５ｋはそれぞれ８個のｎ型ＭＯＳトランジスタで構成されるとしたが、本発明はこれに限られるものではなく、例えば、スイッチ回路としてｐ型ＭＯＳトランジスタを用いることもできる。この場合、選択信号２３０〜２３ｋはローアクティブ（負論理）にする必要があるが、アドレス選択回路１８におけるデコード回路１９の出力および制御回路２０の出力を負論理とし、図３（ｃ）に示したように、演算回路２１を（ｋ＋２）個のインバータ回路および（ｋ＋１）個のＮＯＲ回路で構成すればよい。
【実施例２】
【００４２】
図４は、本発明の実施例２に係る不揮発性半導体記憶装置を示す回路図である。ここでは、主に、全てのビット線にそれぞれセンスアンプが接続された構成（ＡＢＬ方式）の不揮発性半導体記憶装置において、製品出荷テスト（ルーチンテスト）で用いられるビット線リークテストとその制御にかかわる部分を示した。
【００４３】
本発明の実施例２に係る不揮発性半導体記憶装置は、１６分割されたコアエリア０〜ｆ、コアエリア０〜ｆにそれぞれ対応するコア回路４５０〜４５ｆ（ＹＢＯＸ０〜ＹＢＯＸｆ）、８本のＩＯ線４６０〜４６７、およびアドレス選択回路４８を備えている。また、アドレス選択回路４８は、デコード回路４９（ＣＳＬ）、エリア選択回路５４（ＹＣＯＭ０〜ＹＣＯＭｆ）、制御回路５００（Command_X）、制御回路５０１（Command_Y）、および演算回路５１０、５１１を備えている。
【００４４】
エリア選択回路５４０〜５４ｆの１６ビットの出力は演算回路５１１の第１の入力に接続され、制御回路５０１の出力は演算回路５１１の第２の入力に接続され、演算回路５１１の１６ビットの出力は演算回路５１０の第１の入力に接続され、デコード回路４９の４０９６ビット（以下、４０９６を「４Ｋ」とも表記する。）の出力は演算回路５１０の第２の入力に接続され、制御回路５００の出力は演算回路５１０の第３の入力に接続され、演算回路５１０の４Ｋビットの出力は選択信号５３０〜５３ｎとしてコア回路４５０〜４５ｆへ供給されている。
【００４５】
コアエリア０〜ｆは、全体で４０９６の物理的なカラムを１６分割した領域で、コアエリア０にはカラムアドレス０〜２５５に対応する２０４８本（２５６カラム×８＝２０４８本）のビット線が配置され、コアエリア１にはカラムアドレス２５６〜５１１に対応する２０４８本のビット線が配置され、………、同様に、コアエリアｆ（１６番目のコアエリア。）にはカラムアドレス３８３９〜４０９５に対応する２０４８本のビット線が配置されている。
【００４６】
コアエリア０〜ｆは、それぞれ、セルアレイ５２０、１６本のビット線からなる１２８組のＢＬセット４１０〜４１ｋ、８つのセンスアンプ（Ｓ/Ａ）からなる２５６組のＳＡセット４４０〜４４ｊ、ＳＡセット４４０〜４４ｊに対応する２５６組のＳＡバス４３０〜４３ｊを備えている。図が煩雑になることを避けるため、図４には代表としてコアエリア０の回路構成を示した。以下、コアエリア０の回路構成を図４に従いながら説明する。
【００４７】
コアエリア０の物理的なカラムアドレス０〜２５５は、８つのＩＯ（ＩＯ_０〜ＩＯ_７）を１組として物理的なビット線０〜２０４７に対応しており、１２８組のＢＬセット４１０〜４１ｋは、それぞれ、２つのカラムアドレスに相当する１６本のビット線を備えている。すなわち、ＢＬセット４１０がカラムアドレス０および１に対応し、ＢＬセット４１１がカラムアドレス２および３に対応し、………、同様に、ＢＬセット４１ｋがカラムアドレス２５４および２５５に対応している。
【００４８】
２５６組のＳＡセット４４０〜４４ｊは、それぞれ、カラムアドレス０〜２５５に対応しており、セルアレイ５２０を挟んで交互に対向して配置されている。すなわち、ＳＡセット４４０、４４２、………、および４４j-1と、ＳＡセット４４１、４４３、………、および４４ｊとがそれぞれセルアレイ５２０のビット線方向の両端に配置されている。各ＳＡセットにおけるセンスアンプの一端には対応するビット線の一端が接続され、センスアンプの他端はそれぞれ対応するＳＡバス４３０〜４３ｊを介してコア回路４５０に接続されている。すなわち、ＳＡセット４４０のセンスアンプはＳＡバス４３０を介してコア回路４５０に接続され、ＳＡセット４４１のセンスアンプはＳＡバス４３１を介してコア回路４５０に接続され、………、ＳＡセット４４ｊのセンスアンプはＳＡバス４３ｊを介してコア回路４５０に接続されている。  
まず、カラムアドレス０および１に対応する回路構成、すなわち、ＢＬセット４１０、ＳＡセット４４０、およびＳＡセット４４１に関わる回路構成の詳細を説明する。
【００４９】
ＢＬセット４１０の１６本のビット線は、セルアレイ５２０上で互いに平行に延設され、交互に異なるＳＡセットに接続されている。すなわち、ＢＬセット４１０の第０番目のビット線（ＩＯ_０に対応。）の一端は図４でセルアレイ５２０の上端に配置されたＳＡセット４４０の第０番目のセンスアンプの一端に接続され、ＢＬセット４１０の第１番目のビット線（ＩＯ_０に対応。）の一端は図４でセルアレイ５２０の下端に配置されたＳＡセット４４１の第０番目のセンスアンプの一端に接続され、ＢＬセット４１０の第２番目のビット線（ＩＯ_１に対応。）の一端はＳＡセット４４０の第１番目のセンスアンプの一端に接続され、ＢＬセット４１０の第３番目のビット線（ＩＯ_１に対応。）の一端はＳＡセット４４１の第１番目のセンスアンプの一端に接続され、………、同様に、ＢＬセット４１０の第１４番目のビット線（ＩＯ_７に対応。）の一端はＳＡセット４４０の第７番目のセンスアンプの一端に接続され、ＢＬセット４１０の第１５番目のビット線（ＩＯ_７に対応。）の一端はＳＡセット４４１の第７番目のセンスアンプの一端に接続されている。
【００５０】
各ＳＡセットにおけるセンスアンプの他端はそれぞれ対応するＳＡバスを介してコア回路４５０の入力に接続されている。例えば、ＳＡセット４４０における第０番目のセンスアンプの他端はＳＡバス４３０の第０番目の配線（ＩＯ_０に対応。）を介してコア回路４５０に接続され、ＳＡセット４４０における第１番目のセンスアンプの他端はＳＡバス４３０の第１番目の配線（ＩＯ_１に対応。）を介してコア回路４５０に接続され、………、同様に、ＳＡセット４４０における第７番目のセンスアンプの他端はＳＡバス４３０の第７番目の配線（ＩＯ_７に対応。）を介してコア回路４５０に接続されている。
【００５１】
カラムアドレス２〜２５５に対応するＢＬセット４１２〜４１ｋに関わる回路構成は、それぞれ、上述したカラムアドレス０および１に関わる回路構成と同様であるので、詳細な説明は省略する。
【００５２】
コア回路４５０の制御入力にはアドレス選択回路４８からの選択信号５３０〜５３ｋ（カラムアドレス０〜２５５に対応。）が接続され、コア回路４５０のＩＯ出力はＩＯ線４６０〜４６７に接続されている。
【００５３】
コアエリア１〜ｆの回路構成は、上述したコアエリア０の回路構成と同様であるので、詳しい説明は省略する。コアエリア０との違いは、それぞれに対応するコア回路４５１〜４５ｆの制御入力にそれぞれのコアエリアに対応するカラムアドレスの選択信号５３k+1〜５３ｎが接続されていることである。
【００５４】
コア回路４５０〜４５ｆは実施例１でのＴＧセット１５０〜１５ｋと同様のスイッチ回路群をそれぞれ３２組備え、各スイッチ回路群は８個のｎ型ＭＯＳトランジスタ（トランスファーゲート）からなり、各トランジスタのドレインはそれぞれＳＡバス４３０〜４３ｊの対応する配線に接続され、ソースは対応するＩＯ線４６０〜４６７に接続され、ゲートには対応する選択信号５３０〜５３ｎが接続されている。
【００５５】
例えば、ＳＡセット４４０のＩＯ_０に対応するスイッチ回路のドレインにはＳＡバス４３０の第０番目の配線を介してＳＡセット４４０の第０番目のセンスアンプが接続され、ソースにはＩＯ線４６０が接続され、ゲートには選択信号５３０が接続されている。ＳＡセット４４０のＩＯ_１に対応するスイッチ回路のドレインにはＳＡバス４３０の第１番目の配線を介してＳＡセット４４０の第１番目のセンスアンプが接続され、ソースにはＩＯ線４６１が接続され、ゲートには選択信号５３０が接続されている。………、同様に、ＳＡセット４４０のＩＯ_７に対応するスイッチ回路のドレインにはＳＡバス４３０の第７番目の配線を介してＳＡセット４４０の第７番目のセンスアンプが接続され、ソースにはＩＯ線４６７が接続され、ゲートには選択信号５３０が接続されている。
【００５６】
同様に、ＳＡセット４４１のＩＯ_０に対応するスイッチ回路のドレインにはＳＡバス４３１の第０番目の配線を介してＳＡセット４４１の第０番目のセンスアンプが接続され、ソースにはＩＯ線４６０が接続され、ゲートには選択信号５３１が接続されている。ＳＡセット４４１のＩＯ_１に対応するスイッチ回路のドレインにはＳＡバス４３１の第１番目の配線を介してＳＡセット４４１の第１番目のセンスアンプが接続され、ソースにはＩＯ線４６１が接続され、ゲートには選択信号５３１が接続されている。………、同様に、ＳＡセット４４１のＩＯ_７に対応するスイッチ回路のドレインにはＳＡバス４３１の第７番目の配線を介してＳＡセット４４１の第７番目のセンスアンプが接続され、ソースにはＩＯ線４６７が接続され、ゲートには選択信号５３１が接続されている。ＳＡセット４４２〜４４ｊに対応するスイッチ回路群も同様に接続されており、したがって、コア回路４５０の制御入力には３２ビットの選択信号５３０〜５３ｊが入力されている。
【００５７】
コア回路４５１〜４５ｆは、コア回路４５０と同様の回路構成であり、コア回路４５０との違いは、選択信号５３０〜５３ｊの替わりにカラムアドレスに対応した２５６ビットの選択信号がそれぞれの制御入力に接続されていることである。
【００５８】
コア回路４５０〜４５ｆは、制御入力に入力される選択信号５３０〜５３ｎに基づいて、ＳＡセット４４０〜４４ｊの各センスアンプをそれぞれ対応するＩＯ線４６０〜４６７に電気的に接続する。すなわち、ユーザが使用する場合などの通常動作モード時には、制御入力の選択信号５３０〜５３ｎに基づいて、カラムアドレス０〜４０９５のうちいずれか１つのアドレスに対応するＳＡセットを選択的にＩＯ線４６０〜４６７に接続する。
【００５９】
また、コア回路４５０〜４５ｆは、ビット線リークテストが行われるテストモード時の第１のテスト（Command_X）では、制御入力の選択信５３０〜５３ｎに基づいて、カラムアドレス０〜４０９５に対応する全てのコアエリア０〜ｆのＳＡセット４４０〜４４ｊを全てＩＯ線４６０〜４６７に接続する。さらに、コア回路４５０〜４５ｆは、ビット線リークテストが行われるテストモード時の第２のテスト（Command_Y）では、カラムアドレス０〜４０９５に対応するコアエリア０〜ｆのうち任意のコアエリアを選択し、そのＳＡセット４４０〜４４ｊを全てＩＯ線４６０〜４６７に接続する。
【００６０】
ＩＯ線４６０〜４６７は、一端が入出力バッファ（図４には示していない。）に接続され、入出力バッファは、通常動作モード時にはＩＯ線４６０〜４６７の読み出し動作または書き込み動作を行い、ビット線リークテストを行うテストモード時には、ＩＯ線４６０〜４６７およびコア回路４５０〜４５ｆを介してビット線に電源電位（Ｖｃｃ）を供給する。
【００６１】
デコード回路４９および制御回路５００の機能、動作は、実施例１のデコード回路１９および制御回路２０と同様であるので、詳しい説明は省略する。実施例１との違いは、テストモード時に外部から入力されるテストコマンドが２種類あり、制御回路５００はこのうち第１のテスト（Command_X）に対応するコマンドを認識してカラムアドレス０〜４０９５に対応する全てのＢＬセット４１０〜４１ｋを選択する制御信号を生成することである。
【００６２】
エリア選択回路５４（ＹＣＯＭ０〜ＹＣＯＭｆ）は、外部から入力されるアドレス信号に基づいて、入力された論理アドレスを物理アドレスに変換するとともに、コアエリア０〜ｆの中から任意の数のコアエリアを選択するための１６ビットのエリア選択信号を生成する。
【００６３】
制御回路５０１は、外部から入力されたテストコマンドがビット線リークテストの第２のテスト（Command_Y）であれば、コアエリア０〜ｆの中からコマンドで指定されたコアエリアの全てのＢＬセット４１０〜４１ｋを選択する制御信号を生成する。
【００６４】
演算回路５１１は、論理積演算を行う１６個の２入力ＡＮＤ回路を備え、各ＡＮＤ回路の第１の入力にはエリア選択回路５４からのエリア選択信号がそれぞれ接続され、各ＡＮＤ回路の第２の入力には制御回路５１１の出力が共通に接続されている。
【００６５】
演算回路５１０は、２５６個の３入力ＯＲ回路からなる１６組の論理和演算回路を備え、各論理和演算回路における２５６個のＯＲ回路の第１の入力には演算回路５１１の出力が共通に接続され、全体で４Ｋ個あるＯＲ回路の第２の入力にはデコード回路４９からの４Ｋビットのカラム選択信号がそれぞれ入力され、ＯＲ回路の第３の入力には制御回路５１０からの制御信号が共通に接続されている。演算回路５１０の出力は、４Ｋビットの選択信号５３０〜５３ｎとして、それぞれ２５６ビットずつコア回路４５０〜４５ｆの制御入力に供給されている。
【００６６】
したがって、演算回路５１０の出力、つまり、アドレス選択回路４８の出力である選択信号５３０〜５３ｎは、通常動作モード時にはカラムアドレス０〜４０９５のうちいずれか１つに対応するビット線群を選択し、ビット線リークテストにおける第１のテスト（Command_X）が行われるテストモード時にはカラムアドレス０〜４０９５の全て、すなわち、全てのビット線を選択し、ビット線リークテストにおける第２のテスト（Command_Y）が行われるテストモード時にはコアエリア０〜ｆのうち任意の数のコアエリアを選択し選択されたコアエリアの全てのビット線を選択するようコア回路４５０〜４５ｆに作用する。
【００６７】
本発明の実施例２に係る不揮発性半導体記憶装置のテスト方法は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、ビット線リークテストに（ａ）全てのビット線を選択する第１のテストと、（ｂ）任意のコアエリアを選択し、指定したコアエリア内の全てのビット線を選択する第２のテストがあることである。いずれの場合でも、コマンド入力に際して、チップイネーブル信号（ＣＥ）などを使用してデバイスを選択的にアクティブにすることで、デバイスごとのビット線リークテストも容易に行うことができる。
【００６８】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、分割されたコアエリアを選択的にテストすることができるので、例えば、不良箇所の同定などを容易に行うことができ、短時間で高い信頼性を確保することができる。
【００６９】
上述の実施例２では、ＩＯ数は８（ＩＯ_０〜ＩＯ_7）であるとしたが、実施例１と同様に、本発明はこれに限られるものではない。
【００７０】
また、上述の実施例２では、ＢＬセット４１０〜４１ｋは１６本のビット線からなりビット線は交互に異なるＳＡセットに接続されるとしたが、本発明はこれに限られるものではなく、例えば実施例１で示したようなセルアレイにも適用可能である。
【００７１】
さらに、上述の実施例２では、コアエリア０〜ｆはカラム０〜４０９５全体を１６分割したものであるとしたが、本発明はこれに限られるものではなく、は任意の分割数でコアエリアを構成することが原理的には可能である。
【００７２】
さらに、上述の実施例２では、演算回路５１０は４Ｋ個の３入力ＯＲ回路で構成されるとしたが、実施例１と同様に、本発明はこれに限られるものではない。
【００７３】
さらに、上述の実施例２では、コア回路４５０〜４５ｆはそれぞれ８個のｎ型ＭＯＳトランジスタで構成されるスイッチ回路群を備えているとしたが、実施例１同様に、本発明はこれに限られるものではない。
【符号の説明】
【００７４】
１１０〜１１ｋ、４１０〜４１ｋ  ＢＬセット
１２０〜１２ｋ、１３０〜１３ｋ  ＳＴセット
１４０〜１４ｋ、４４０〜４４ｊ  ＳＡセット
１５０〜１５ｋ  ＴＧセット
１６０〜１６７、４６０〜４６７  ＩＯ線
１７  入出力バッファ
１８、４８  アドレス選択回路
１９、４９  デコード回路
２０、５００、５０１  制御回路
２１、５１０、５１１  演算回路
２２、５２０  セルアレイ
２３０〜２３ｋ、５３０〜５３ｎ  選択信号
４３０〜４３ｊ  ＳＡバス
４５０〜４５ｆ  コア回路
５４  エリア選択回路
【図１】
2011146115.tif 000003
【図２】
2011146115.tif 000004
【図３】
2011146115.tif 000005
【図４】
2011146115.tif 000006