(57)【要約】【課題】  ラッチアップ現象の発生を防ぐことができる半導体デバイスを提供する。【解決手段】  本発明の半導体デバイスは：Ｐ型半導体基板、Ｎ型ウェル、第１Ｐ＋拡散領域、第２Ｐ＋拡散領域、ショットキー・ダイオード、第１Ｎ＋拡散領域、第２Ｎ＋拡散領域、第３Ｐ＋拡散領域、第４Ｐ＋拡散領域、第１絶縁層、第２絶縁層、第１寄生バイポーラトランジスタ、及び第２寄生バイポーラトランジスタ、を含む。ショットキー・ダイオードは入力信号に結合している。第１Ｎ＋拡散領域及び第２Ｎ＋拡散領域は、それぞれ電圧源に結合している。入力信号の電圧レベルが、電圧源の電圧レベルよりも高いとき、ショットキー・ダイオードは、第１寄生バイポーラトランジスタ及び第２寄生バイポーラトランジスタを伝導させないように、電荷を伝導する。【選択図】図３
2011155025.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板；
該Ｐ型半導体基板上に位置付けられたＮ型ウェル；
該Ｎ型ウェルにおいて位置付けられた第１Ｐ＋拡散領域及び第２Ｐ＋拡散領域；
入力信号に結合するように、前記Ｎ型ウェルにおいて位置付けられたショットキー・ダイオード；
電圧源にそれぞれ結合するように、前記Ｎ型ウェルにおいて位置付けられた第１Ｎ＋拡散領域及び第２Ｎ＋拡散領域；
前記Ｐ型半導体基板において位置付けられた第３Ｐ＋拡散領域及び第４Ｐ＋拡散領域；
前記第１Ｎ＋拡散領域と前記第３Ｐ＋拡散領域との間に位置付けられた第１絶縁層；
前記第２Ｎ＋拡散領域と前記第４Ｐ＋拡散領域との間に位置付けられた第２絶縁層；
エミッタ、ベース及びコレクタを有する第１寄生バイポーラトランジスタであり、該第１寄生バイポーラトランジスタのエミッタは、前記第１Ｐ＋拡散領域によって形成され、該第１寄生バイポーラトランジスタのベースは、前記第１Ｎ＋拡散領域に接続されたＮ型ウェルによって形成され、該第１寄生バイポーラトランジスタのコレクタは、前記第３Ｐ＋拡散領域に接続されたＰ型半導体基板によって形成されることを特徴とする、第１寄生バイポーラトランジスタ；及び
エミッタ、ベース及びコレクタを有する第２寄生バイポーラトランジスタであり、該第２寄生バイポーラトランジスタのエミッタは、前記第２Ｐ＋拡散領域によって形成され、該第２寄生バイポーラトランジスタのベースは、前記第２Ｎ＋拡散領域に接続されたＮ型ウェルによって形成され、該第２寄生バイポーラトランジスタのコレクタは、前記第４Ｐ＋拡散領域に接続されたＰ型半導体基板によって形成されることを特徴とする、第２寄生バイポーラトランジスタ；
を含む半導体デバイスであり、前記入力信号の電圧レベルが前記電圧源の電圧レベルよりも高いとき、前記ショットキー・ダイオードが、前記第１寄生バイポーラトランジスタ及び前記第２寄生バイポーラトランジスタを伝導させないように電荷を伝導する、半導体デバイス。
【請求項２】
論理プロセスによって加工されている、請求項１に記載された半導体デバイス。
【請求項３】
高電圧プロセスによって加工されている、請求項１に記載された半導体デバイス。
【請求項４】
前記ショットキー・ダイオードが、前記第１Ｐ＋拡散領域と前記第２Ｐ＋拡散領域との間に位置付けられた、請求項１に記載された半導体デバイス。
【請求項５】
Ｎ型半導体基板；
該Ｎ型半導体基板上に位置付けられたＰ型ウェル；
該Ｐ型ウェルにおいて位置付けられた第１Ｎ＋拡散領域及び第２Ｎ＋拡散領域；
入力信号に結合するように、前記Ｐ型ウェルにおいて位置付けられたショットキー・ダイオード；
電圧源にそれぞれ結合するように、前記Ｐ型ウェルにおいて位置付けられた第１Ｐ＋拡散領域及び第２Ｐ＋拡散領域；
前記Ｎ型半導体基板において位置付けられた第３Ｎ＋拡散領域及び第４Ｎ＋拡散領域；
前記第１Ｐ＋拡散領域と前記第３Ｐ＋拡散領域との間に位置付けられた第１絶縁層；
前記第２Ｐ＋拡散領域と前記第４Ｐ＋拡散領域との間に位置付けられた第２絶縁層；
エミッタ、ベース及びコレクタを有する第１寄生バイポーラトランジスタであり、当該第１寄生バイポーラトランジスタのエミッタは、前記第１Ｎ＋拡散領域によって形成され、当該第１寄生バイポーラトランジスタのベースは、前記第１Ｐ＋拡散領域に接続されたＰ型ウェルによって形成され、当該第１寄生バイポーラトランジスタのコレクタは、前記第３Ｐ＋拡散領域に接続されたＮ型半導体基板によって形成されることを特徴とする、第１寄生バイポーラトランジスタ；
エミッタ、ベース及びコレクタを有する第２寄生バイポーラトランジスタであり、該第２寄生バイポーラトランジスタのエミッタは、前記第２Ｎ＋拡散領域によって形成され、該第２寄生バイポーラトランジスタのベースは、前記第２Ｐ＋拡散領域に接続されたＰ型ウェルによって形成され、該第２寄生バイポーラトランジスタのコレクタは、前記第４Ｐ＋拡散領域に接続されたＮ型半導体基板によって形成されることを特徴とする、第２寄生バイポーラトランジスタ；
を含む半導体デバイスであり、前記入力信号の電圧レベルが、前記電圧源の電圧レベルよりも低いとき、前記ショットキー・ダイオードが、前記第１寄生バイポーラトランジスタ及び前記第２寄生バイポーラトランジスタを伝導させないように電荷を伝導する、半導体デバイス。
【請求項６】
論理プロセスによって加工されている、請求項５に記載された半導体デバイス。
【請求項７】
高電圧プロセスによって加工されている、請求項５に記載された半導体デバイス。
【請求項８】
前記ショットキー・ダイオードが、前記第１Ｎ＋拡散領域と前記第２Ｎ＋拡散領域との間に位置付けられている、請求項５に記載された半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、さらに具体的には、ラッチアップ現象の発生を防ぐことのできる半導体デバイスに関する。
【背景技術】
【０００２】
図１を参照されたい。図１は、従来型の半導体デバイス１００の簡易図である。図１に示されるように、半導体デバイス１００は：Ｐ型半導体基板１０２、Ｎ型ウェル１０４、第１Ｐ＋拡散領域１０６、第１Ｎ＋拡散領域１０８、第２Ｎ＋拡散領域１１０、第２Ｐ＋拡散領域１１２、第３Ｐ＋拡散領域１１４、第１絶縁層１１６、第２絶縁層１１８、第１寄生（ｐａｒａｓｉｔｉｃ）バイポーラトランジスタ（ＢＪＴ）１２０、及び第２寄生バイポーラトランジスタ１２２を含む。Ｎ型ウェル１０４は、Ｐ型半導体基板１０６上に位置付けられている。第１Ｐ＋拡散領域１０６は、入力信号ＶＤＤ１に結合されている。第１Ｎ＋拡散領域１０８及び第２Ｎ＋拡散領域１１０は、Ｎ型ウェル１０４上に位置付けられ、それぞれ電圧源ＶＤＤ２に結合されるように使用される。第２Ｐ＋拡散領域１１２及び第３Ｐ＋拡散領域１１４はＰ型半導体基板１０２上に位置付けられ、それぞれ電圧レベルＶＳＳ１に結合されるように使用される。第１絶縁層１１６は、第１Ｎ＋拡散領域１０８と第２Ｎ＋拡散領域１１０との間に位置付けられる。第２絶縁層１１８は、第２Ｎ＋拡散領域１１０と第３Ｐ＋拡散領域１１４との間に位置付けられる。第１寄生バイポーラトランジスタ１２０はエミッタ、ベース及びコレクタを持ち、該第１寄生バイポーラトランジスタ１２０のエミッタは、第１Ｐ＋拡散領域１０６によって形成され、該第１寄生バイポーラトランジスタ１２０のベースは、第１Ｎ＋拡散領域１０８に接続されているＮ型ウェル１０４によって形成され、該第１寄生バイポーラトランジスタ１２０のコレクタは、第２Ｐ＋拡散領域１１２に接続されているＰ型半導体基板１０２によって形成される。第２寄生バイポーラトランジスタ１２２はエミッタ、ベース及びコレクタを持ち、該第２バイポーラトランジスタ１２２のエミッタは、第１Ｐ＋拡散領域１０６によって形成され、該第２寄生バイポーラトランジスタ１２２のベースは、第２Ｎ＋拡散領域１１０に接続されているＮ型ウェル１０４によって形成され、該第２寄生バイポーラトランジスタ１２２のコレクタは、第３Ｐ＋拡散領域１１４に接続されているＰ型半導体基板１０２によって形成される。
【０００３】
図２を参照されたい。図２は、図１における電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図を表わす。図２に示されるように、入力信号ＶＤＤ１の電圧レベル上昇速度は、電圧源ＶＤＤ２の電圧レベル上昇速度よりも速く、従って、入力信号ＶＤＤ１の電圧レベルが電圧源ＶＤＤ２の電圧レベルよりも高いとき、第１寄生バイポーラトランジスタ１２０及び第２バイポーラトランジスタ１２２は伝導され、ラッチアップ現象が現れる。このような方法では、大電流が発生し、半導体デバイス１００が容易に損傷する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的の１つは、上記の問題を解決するように、ラッチアップ現象の発生を防ぐことのできる半導体デバイスを提供することである。
【課題を解決するための手段】
【０００５】
本発明の実施形態に従って、半導体デバイスが開示されている。該半導体デバイスは：Ｐ型半導体基板、Ｎ型ウェル、第１Ｐ＋拡散領域、第２Ｐ＋拡散領域、ショットキー（Ｓｃｈｏｔｔｋｙ）ダイオード、第１Ｎ＋拡散領域、第２Ｎ＋拡散領域、第３Ｐ＋拡散領域、第４Ｐ＋拡散領域、第１絶縁層、第２絶縁層、第１寄生バイポーラトランジスタ、及び第２寄生バイポーラトランジスタ、を含む。Ｎ型ウェルは、Ｐ型半導体基板の上に位置付けられている。第１Ｐ＋拡散領域及び第２Ｐ＋拡散領域は、Ｎ型ウェルの中に位置付けられている。ショットキー・ダイオードは、Ｎ型ウェルの中に位置付けられ、入力信号に結合するように使用される。第１Ｎ＋拡散領域及び第２Ｎ＋拡散領域は、Ｎ型ウェルの中に位置付けられ、それぞれ電圧源に結合するように使用される。第３Ｐ＋拡散領域及び第４Ｐ＋拡散領域は、Ｐ型半導体基板上に位置付けられる。第１絶縁層は、第１Ｎ＋拡散領域と第３Ｎ＋拡散領域との間に位置付けられる。第１寄生バイポーラトランジスタは、エミッタ、ベース及びコレクタを持ち、該第１寄生バイポーラトランジスタのエミッタは、第１Ｐ＋拡散領域によって形成され、該第１寄生バイポーラトランジスタのベースは、第１Ｎ＋拡散領域に接続されたＮ型ウェルによって形成され、該第１寄生バイポーラトランジスタのコレクタは、第３Ｐ＋拡散領域に接続されたＰ型半導体基板によって形成される。第２寄生バイポーラトランジスタは、エミッタ、ベース及びコレクタを持ち、該第２寄生バイポーラトランジスタのエミッタは、第２Ｐ＋拡散領域によって形成され、該第２寄生バイポーラトランジスタのベースは、第２Ｎ＋拡散領域に接続されたＮ型ウェルによって形成され、該第２寄生バイポーラトランジスタのコレクタは、第４Ｐ＋拡散領域に接続されたＰ型半導体基板によって形成される。入力信号の電圧レベルが、電圧源のレベルよりも高いとき、第１寄生バイポーラトランジスタ及び第２寄生バイポーラトランジスタを伝導させないようにショットキー・ダイオードが電荷を伝導する。
【０００６】
本発明の実施形態に従って、半導体デバイスがさらに開示されている。その半導体デバイスは：Ｎ型半導体基板、Ｐ型ウェル、第１Ｎ＋拡散領域、第２Ｎ＋拡散領域、ショットキー・ダイオード、第１Ｐ＋拡散領域、第２Ｐ＋拡散領域、第１Ｐ＋拡散領域、第２Ｐ＋拡散領域、第３Ｎ＋拡散領域、第４Ｎ＋拡散領域、第１絶縁層、第２絶縁層、第１寄生バイポーラトランジスタ、及び第２寄生バイポーラトランジスタ、を含む。Ｐ型ウェルは、Ｎ型半導体基板上に位置付けられている。第１Ｎ＋拡散領域及び第２Ｎ＋拡散領域は、Ｐ型ウェルの中に位置付けられる。ショットキー・ダイオードは、Ｐ型ウェルの中に位置付けられ、入力信号に結合するように使用される。第１Ｐ＋拡散領域及び第２Ｐ＋拡散領域はＰ型ウェルの中に位置付けられ、電圧源にそれぞれ結合するように使用される。第３Ｎ＋拡散領域及び第４Ｎ＋拡散領域は、Ｎ型半導体基板において位置付けられる。第１絶縁層は第１Ｐ＋拡散領域と第３Ｎ＋拡散領域との間に位置付けられる。第２絶縁層は第２Ｐ＋拡散領域と第４Ｎ＋拡散領域との間に位置付けられる。第１寄生バイポーラトランジスタは、エミッタ、ベース及びコレクタを持ち、該第１寄生バイポーラトランジスタのエミッタは第１Ｎ＋拡散領域によって形成され、該第１寄生バイポーラトランジスタのベースは、第１Ｐ＋拡散領域に接続されているＰ型ウェルによって形成され、該第１寄生バイポーラトランジスタのコレクタは、第３Ｎ＋拡散領域に接続されているＮ型半導体基板によって形成される。第２寄生バイポーラトランジスタは、エミッタ、ベース及びコレクタを持ち、該第２寄生バイポーラトランジスタのエミッタは、第２Ｎ＋拡散領域によって形成され、該第２寄生バイポーラトランジスタのベースは、第２Ｐ＋拡散領域に接続されているＰ型ウェルによって形成され、該第２寄生バイポーラトランジスタのコレクタは、第４Ｎ＋拡散領域に接続されているＮ型半導体基板によって形成される。入力信号の電圧レベルが電圧源の電圧レベルよりも低いとき、ショットキー・ダイオードは、第１寄生バイポーラトランジスタ及び第２寄生バイポーラトランジスタを伝導させないように、電荷を伝導する。
【０００７】
簡潔にまとめると、本発明によって開示されている半導体デバイスは、ラッチアップ現象の発生を防ぐことができ、従って、本発明の半導体デバイスは容易に損傷を受けなく、該本発明の半導体デバイスは、より長い寿命を持つ。
【０００８】
本発明のこれら及び他の目的は、当業者にとって、様々なグラフ及び図面において説明されている好ましい実施形態の詳細な記載を理解した上で明確になることは確実である。
【図面の簡単な説明】
【０００９】
【図１】従来型半導体デバイスの簡易図である。
【図２】図１における電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図である。
【図３】本発明の第１実施形態に従った半導体デバイスの簡易図である。
【図４】本発明の第１実施形態における電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図である。
【図５】本発明の第２実施形態に従った半導体デバイスの簡易図である。
【図６】本発明の第２実施形態における電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図である。
【発明を実施するための形態】
【００１０】
特定のシステム要素を参照するため、ある一定の用語が、以下の説明及び請求項を通して使用されている。当業者が理解するように、１つの要素を、製造業者は、異なった名称で呼んでもよい。この文献は、名称の異なる要素を区別するように意図していないが、機能しない要素は区別するように意図している。以下の討議及び請求項において、「結合する」及び「結合される」などの用語は、間接的又は直接的な電気接続のいずれか一方を意味する。従って、第１デバイスが第２デバイスに結合している場合、その接続は直接的な電気接続又は他のデバイス及び接続を経由した間接的な電気接続を通していてもよい。
【実施例１】
【００１１】
図３を参照されたい。図３は、本発明の第１実施形態に従った半導体デバイス２００の簡易図を示し、該半導体デバイス２００は、論理プロセスによって加工される。図３に示されるように、半導体デバイス２００は：Ｐ型半導体基板２０２、Ｎ型ウェル２０４、第１Ｐ＋拡散領域２０６、第２Ｐ＋拡散領域２０８、ショットキー・ダイオード２１０、第１Ｎ＋拡散領域２１２、第２Ｎ＋拡散領域２１４、第３Ｐ＋拡散領域２１６、第４Ｐ＋拡散領域２１８、第１絶縁層２２０、第２絶縁層２２２、第１寄生バイポーラトランジスタ（ＢＪＴ）２２４、及び第２寄生バイポーラトランジスタ（ＢＪＴ）２２６、を含む。Ｎ型ウェル２０４はＰ型半導体基板２０２に位置付けられる。第１Ｐ＋拡散領域２０６及び第２Ｐ＋拡散領域２０８は、Ｎ型ウェル２０４の中に位置付けられている。ショットキー・ダイオード２１０は、第１Ｐ＋拡散領域２０６と第２Ｐ＋拡散領域２０８との間に位置付けられ、入力信号ＶＤＤ１に結合するように使用される。第１Ｎ＋拡散領域２１２及び第２Ｎ＋拡散領域２１４はＮ型ウェル２０４の中に位置付けられ、電圧源ＶＤＤ２にそれぞれ結合するように使用される。第３Ｐ＋拡散領域２１６及び第４Ｐ＋拡散領域２１８は、Ｐ型半導体基板２０２の中に位置付けられ、電圧レベルＶＳＳ１に結合するようにそれぞれ使用される。第１絶縁層２２０は、第１Ｎ＋拡散領域２１２と第３Ｎ＋拡散領域２１６との間に位置付けられている。第２絶縁層２２２は、第２Ｎ＋拡散領域２１４と第４Ｎ＋拡散領域２１８との間に位置付けられている。第１寄生ＢＪＴ２２４はエミッタ、ベース及びコレクタを持ち、該第１寄生ＢＪＴ２２４のエミッタは、第１Ｐ＋拡散領域２０６によって形成され、該第１寄生ＢＪＴ２２４のベースは、第１Ｎ＋拡散領域２１２に接続されたＮ型ウェル２０４によって形成され、該第１寄生ＢＪＴ２２４のコレクタは、第３Ｐ＋拡散領域２１６に接続されたＰ型半導体基板２０２によって形成される。第２寄生ＢＪＴ２２６は、エミッタ、ベース及びコレクタを持ち、該第２寄生ＢＪＴ２２６のエミッタは、第２Ｐ＋拡散領域２０８によって形成され、該第２寄生ＢＪＴ２２６のベースは、第２Ｎ＋拡散領域２１４に接続されたＮ型ウェル２０４によって形成され、該第２寄生ＢＪＴ２２６のコレクタは、第４Ｐ＋拡散領域２１８に接続されたＰ型半導体基板２０２によって形成される。さらに、注目すべきは、上記の実施形態は、説明の目的のみであり、本発明の限定は意味しない。例えば、ショットキー・ダイオード２１０は第１Ｐ＋拡散領域２０６と第２Ｐ＋拡散領域２０８との間に位置付けられ、ショットキー・ダイオード２１０は、また、Ｎ型ウェル２０４の他の位置に位置付けることもできる。
【００１２】
図４を参照されたい。図４は、本発明の第１実施形態に従った電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図を示す。図４に示されるように、入力信号ＶＤＤ１の電圧レベル上昇速度は、電圧源ＶＤＤ２の電圧レベル上昇速度よりも速い。しかし、本発明の半導体デバイス２００におけるショットキー・ダイオード２１０の順方向バイアス電圧のしきい値（０．４Ｖなど）は、第１寄生ＢＪＴ２２４及び第２寄生ＢＪＴ２２６の順方向バイアス電圧のしきい値（０．７Ｖなど）よりも低く、本発明は、ショットキー・ダイオード２１０が第１寄生ＢＪＴ２２４及び第２寄生ＢＪＴ２２６を伝導させないように、電荷を伝導するために使用することができる。このような方法において、本発明の半導体デバイス２００は、ラッチアップ現象の発生を防ぐことができ、従って、本発明の半導体デバイス２００は簡単には損傷を受けなく、本発明の半導体デバイス２００は、より長い寿命を持つ。さらに注目すべきは、上記の実施形態は、説明の目的のみであり、本発明の限定は意味しない。例えば、本発明の概念は、他の半導体プロセス（高電圧プロセスなど）によって加工された半導体デバイスにおいて使用することもできる。
【実施例２】
【００１３】
図５を参照されたい。図５は、本発明の第２実施形態に従った半導体デバイス３００の簡易図を表わし、該半導体デバイス３００は論理プロセスによって加工されている。図５に示されるように、半導体デバイス３００は：Ｎ型半導体基板３０２、Ｐ型ウェル３０４、第１Ｎ＋拡散領域３０６、第２Ｎ＋拡散領域３０８、ショットキー・ダイオード３１０、第１Ｐ＋拡散領域３１２、第２Ｐ＋拡散領域３１４、第３Ｎ＋拡散領域３１６、第４Ｎ＋拡散領域３１８、第１絶縁層３２０、第２絶縁層３２２、第１寄生ＢＪＴ３２４、及び第２寄生ＢＪＴ３２６、を含む。Ｐ型ウェル３０４はＮ型半導体基板３０２において位置される。第１Ｎ＋拡散領域３０６及び第２Ｎ＋拡散領域３０８は、Ｐ型ウェル３０４において位置される。ショットキー・ダイオード３１０はＰ型ウェル３０４に位置付けられ、入力信号ＶＤＤ１に結合するように使用される。第１Ｐ＋拡散領域３１２及び第２Ｐ＋拡散領域３１４は、Ｐ型ウェル３０４において位置付けられ、電圧源ＶＤＤ２にそれぞれ結合するように使用される。第３Ｎ＋拡散領域３１６及び第４Ｎ＋拡散領域３１８は、Ｎ型半導体基板３０２において位置付けられ、電圧レベルＶＳＳ１にそれぞれ結合するように使用される。第１絶縁層３２０は、第１Ｐ＋拡散領域３１２と第３Ｎ＋拡散領域３１６との間に位置付けられる。第２絶縁層３２２は、第２Ｐ＋拡散領域３１４と第４Ｎ＋拡散領域３１８との間に位置付けられる。第１寄生ＢＪＴ３２４は、エミッタ、ベース及びコレクタを持ち、該第１寄生ＢＪＴ３２４のエミッタは、第１Ｎ＋拡散領域３０６によって形成され、該第１寄生ＢＪＴ３２４のベースは、第１Ｐ＋拡散領域３１２に接続されたＰ型ウェル３０４によって形成され、該第１寄生ＢＪＴ３２４のコレクタは、第３Ｎ＋拡散領域３１６に接続されたＮ型半導体基板３０２によって形成される。第２寄生ＢＪＴ３２６は、エミッタ、ベース及びコレクタを持ち、該第２寄生ＢＪＴ３２６のエミッタは、第２Ｎ＋拡散領域３０８によって形成され、該第２寄生ＢＪＴ３２６のベースは、第２Ｐ＋拡散領域３１４に接続されたＰ型ウェル３０４によって形成され、該第２寄生ＢＪＴ３２６のコレクタは、第４Ｎ＋拡散領域３１８に接続されたＮ型半導体基板３０２によって形成される。入力信号ＶＤＤ１の電圧レベルが、電圧源ＶＤＤ２の電圧レベルよりも低いとき、ショットキー・ダイオード３１０が、第１寄生ＢＪＴ３２４及び第２寄生ＢＪＴ３２６を伝導させないように、電荷を伝導する。さらに、注目すべきは、上記の実施形態は説明の目的のみであり、本発明の限定は意味しない。例えば、ショットキー・ダイオード３１０は、第１Ｐ＋拡散領域３０６と第２Ｐ＋拡散領域３０８との間に位置付けられることに限定されなく、そのショットキー・ダイオード３１０は、Ｎ型ウェル３０４の他の位置に位置付けることもできる。
【００１４】
図６を参照されたい。図６は、本発明の第２実施形態に従った電圧レベルＶＳＳ１、入力信号ＶＤＤ１及び電圧源ＶＤＤ２のタイミング図を示す。図６に表わされるように、入力信号ＶＤＤ１の電圧レベル減少速度は、電圧源ＶＤＤ２の電圧レベル減少速度よりも速い。しかし、半導体デバイス３００におけるショットキー・ダイオード３１０の順方向バイアスしきい値電圧は、第１寄生ＢＪＴ３２４及び第２寄生ＢＪＴ３２６の順方向バイアスしきい値電圧よりも高く、従って、入力信号ＶＤＤ１の電圧レベルが、電圧源ＶＤＤ２の電圧レベルよりも低いとき、本発明は、第１寄生ＢＪＴ３２４及び第２寄生ＢＪＴ３２６を伝導させないように、電荷を伝導するためにショットキー・ダイオードを使用することができる。このような方法において、本発明の半導体デバイス３００は、ラッチアップ現象の発生を防ぐことができ、従って、本発明の半導体デバイス３００は、簡単には損傷を受けなく、本発明の半導体デバイスは、より長い寿命を持つ。さらに注目すべきは、上記の実施形態は説明の目的のみであり、本発明の限定は意味しない。例えば、本発明の概念は、他の半導体プロセス（高電圧プロセスなど）によって加工された半導体デバイスにおいて使用することもできる。
【００１５】
簡潔にまとめると、本発明によって開示された半導体デバイスは、ラッチアップ現象が発生することを防止でき、従って、本発明の半導体デバイスは、簡単には損傷を受けなく、本発明の半導体デバイスは、より長い寿命を持つ。
【００１６】
当業者は、本発明の教示を保持しながら、半導体デバイス及び方法の数々の改良及び変形が作ることができることは、容易に理解できる。
【符号の説明】
【００１７】
１００    従来型半導体デバイス
１０２    Ｐ型半導体基板
１０４    Ｎ型ウェル
１０６    第１Ｐ＋拡散領域
１０８    第１Ｎ＋拡散領域
１１０    第２Ｎ＋拡散領域
１１２    第２Ｐ＋拡散領域
１１４    第３Ｐ＋拡散領域
１１６    第１絶縁層
１１８    第２絶縁層
１２０    第１寄生バイポーラトランジスタ（ＢＪＴ）
１２２    第２寄生バイポーラトランジスタ（ＢＪＴ）
２００    半導体デバイス
２０２    Ｐ型半導体基板
２０４    Ｎ型ウェル
２０６    第１Ｐ＋拡散領域
２０８    第２Ｐ＋拡散領域
２１０    ショットキー（Ｓｃｈｏｔｔｋｙ）ダイオード
２１２    第１Ｎ＋拡散領域
２１４    第２Ｎ＋拡散領域
２１６    第３Ｐ＋拡散領域
２１８    第４Ｐ＋拡散領域
２２０    第１絶縁層
２２２    第２絶縁層
２２４    第１寄生バイポーラトランジスタ（ＢＪＴ）
２２６    第２寄生バイポーラトランジスタ（ＢＪＴ）
３００    半導体デバイス
３０２    Ｎ型半導体基板
３０４    Ｐ型ウェル
３０６    第１Ｎ＋拡散領域
３０８    第２Ｎ＋拡散領域
３１０    ショットキー（Ｓｃｈｏｔｔｋｙ）ダイオード
３１２    第１Ｐ＋拡散領域
３１４    第２Ｐ＋拡散領域
３１６    第３Ｎ＋拡散領域
３１８    第４Ｎ＋拡散領域
３２０    第１絶縁層
３２２    第２絶縁層
３２４    第１寄生バイポーラトランジスタ（ＢＪＴ）
３２６    第２寄生バイポーラトランジスタ（ＢＪＴ）
ＶＤＤ１    入力信号
ＶＤＤ２    電圧源
ＶＳＳ１    電圧レベル
【図１】
2011155025.tif 000003
【図２】
2011155025.tif 000004
【図３】
2011155025.tif 000005
【図４】
2011155025.tif 000006
【図５】
2011155025.tif 000007
【図６】
2011155025.tif 000008