(57)【要約】【課題】従来の半導体装置では、テスト時間を十分に短くすることができない問題があった。【解決手段】本発明の半導体装置は、複数のメモリセルＭＣと、クロックに同期してメモリセルＭＣに記録データを書き込むライトアンプ１２と、メモリセルＭＣに記録された記録データをクロックに同期して読み出すセンスアンプ１３と、メモリセルＭＣとセンスアンプ１３及びライトアンプ１２とを接続する複数の列選択スイッチＳＷ０〜ＳＷ３と、列アドレスに基づき一列のメモリセルＭＣに対応する列選択スイッチＳＷ０〜ＳＷ３を導通状態にする列アドレスデコーダ１１と、行アドレスに基づき一行のメモリセルＭＣを活性化させる行アドレスデコーダ１０と、テストモード信号ＴＥＮに基づきメモリセルＭＣに対してテスト信号ＴＤｉｎの論理レベルに対応したデータの書き込みを行うテスト書き込み回路１８と、を有する。【選択図】図１
2011048879.tif 000002
【特許請求の範囲】
【請求項１】
格子状に配置された複数のメモリセルと、
クロックに同期して前記メモリセルに記録データを書き込むライトアンプと、
前記メモリセルに記録された前記記録データをクロックに同期して読み出すセンスアンプと、
前記複数のメモリセルとセンスアンプ及びライトアンプとを接続する複数の列選択スイッチと、
列アドレスに基づき前記複数のメモリセルのうち一列のメモリセルに対応する列選択スイッチを導通状態にする列アドレスデコーダと、
行アドレスに基づき前記複数のメモリセルのうち一行のメモリセルを活性化させる行アドレスデコーダと、
テストモード信号に基づき前記メモリセルに対してテスト信号の論理レベルに対応したデータの書き込みを行うテスト書き込み回路と、
を有する半導体装置。
【請求項２】
前記テスト書き込み回路は、一列毎に設けられる請求項１に記載の半導体装置。
【請求項３】
前記テスト書き込み回路は、前記複数の列に対して１つ設けられる請求項１に記載の半導体装置。
【請求項４】
前記テスト書き込み回路は、前記ライトアンプと共通に用いられる駆動部を有し、前記テストモード信号がイネーブル状態となっている期間に前記駆動部に前記テスト信号を出力する請求項１に記載の半導体装置。
【請求項５】
前記テストモード信号がイネーブル状態となっている期間において、前記行アドレスデコーダの出力にかかわらず、少なくとも２行以上のメモリセルを活性化させるテストモード制御回路を有する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記テストモード信号がイネーブル状態となっている期間において、前記列アドレスデコーダの出力にかかわらず、前記データの書き込みを行うメモリセルが接続される列に対応する列選択スイッチを非導通状態とするテストモード制御回路を有する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記テストモード信号がイネーブル状態となっている期間において、前記列アドレスデコーダの出力にかかわらず、少なくとも２列以上の前記列選択スイッチを導通状態とするテストモード制御回路を有する請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に動的な信号を用いた信頼性試験（Dynamic Voltage Stress Test）を行う半導体装置に関する。
【背景技術】
【０００２】
半導体装置の不良率は、製造直後の初期期間では時間経過の共に減少し（この期間において発生する故障を初期故障と称す）、一定期間が経過した後は一定となり、更に時間が経過すると増加する、いわゆるバスタブカーブ特性を有する。そのため、半導体装置では、出荷後の不良率を低減するために、加速試験及び加速試験後の機能テストを行い初期故障が出荷されることを防ぐことが行われる。この加速試験の１つにＤＶＳ（Dynamic Voltage Stress/Screening）テストがある。ＤＶＳテストは、半導体素子をトグルさせるテストデータを連続的に与えて半導体素子の経時劣化を加速する試験である。
【０００３】
このＤＶＳテストを通常使用状態において複数の素子の１つを選択してアクセスを行うメモリ等に対して行う場合、１つの素子を選択して順に半導体素子をトグルさせなければならず、テストに膨大な時間がかかる問題がある。そこで、ＤＶＳテストの時間を短縮する手法が特許文献１〜５に開示されている。
【０００４】
特許文献１〜５は、いずれも格子状に配置された複数のメモリセルを有する半導体装置においてＤＶＳテストを実行するものである。そして、特許文献１〜５では、ＤＶＳテスト実行時には、複数の行又は列を選択して、複数の行又は複数の列に配置されるメモリセルに一括してテストデータを書き込む。これによって、特許文献１〜５では、ＤＶＳテストの時間を短縮する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２８２８８５号公報
【特許文献２】特開平１１−２９７０９９号公報
【特許文献３】特開平１１−１２０７９４号公報
【特許文献４】特開２００５−３２３７５号公報
【特許文献５】特開平１０−２８３８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、メモリ等の半導体装置では、一般的にテスト対象となるメモリセルに対するデータの書き込みはクロック信号に同期して行われる。そのため、特許文献１〜５では、メモリセルを１回トグルさせるために２クロックサイクル必要となる。また、特許文献１〜５では、トグル速度が半導体装置の最大クロック周波数によって制限される。このようなことから、特許文献１〜５では、ＤＶＳテストにおけるトグル速度が半導体装置の最大クロック周期の２分の１に制限され、十分な高速化ができない問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置の一態様は、格子状に配置された複数のメモリセルと、クロックに同期して前記メモリセルに記録データを書き込むライトアンプと、前記メモリセルに記録された前記記録データをクロックに同期して読み出すセンスアンプと、前記複数のメモリセルとセンスアンプ及びライトアンプとを接続する複数の列選択スイッチと、列アドレスに基づき前記複数のメモリセルのうち一列のメモリセルに対応する列選択スイッチを導通状態にする列アドレスデコーダと、行アドレスに基づき前記複数のメモリセルのうち一行のメモリセルを活性化させる行アドレスデコーダと、テストモード信号に基づき前記メモリセルに対してテスト信号の論理レベルに対応したデータの書き込みを行うテスト書き込み回路と、を有する。
【０００８】
本発明にかかる半導体装置では、テスト時には、テスト書き込み回路がクロックサイクルとは無関係に、テスト信号の論理レベルに対応したデータをメモリセルに書き込む。そのため、本発明にかかる半導体装置では、半導体装置の最大クロック周波数にかかわらず、テスト信号の周期でメモリセルをトグルさせることができる。
【発明の効果】
【０００９】
本発明にかかる半導体装置は、テスト時間を短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかるライトアンプのブロック図である。
【図３】実施の形態１にかかるテスト書き込み回路のブロック図である。
【図４】実施の形態１にかかる半導体装置の通常使用時の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる半導体装置のＤＶＳテスト時の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる半導体装置のブロック図である。
【図７】実施の形態２にかかる半導体装置のＤＶＳテスト時の動作を示すタイミングチャートである。
【図８】実施の形態３にかかる半導体装置のブロック図である。
【図９】実施の形態３にかかる半導体装置のライトアンプのブロック図である。
【図１０】実施の形態４にかかる半導体装置のブロック図である。
【図１１】実施の形態４にかかる半導体装置のＤＶＳテスト時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下の説明では、メモリセルとしてＳＲＡＭ（Static Random Access Memory）を有する半導体装置を例に本発明について説明するが、本発明におけるメモリセルは、ＳＲＡＭに限らずＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリであっても良い。
【００１２】
図１に本実施の形態にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、メモリセルＭＣ、行アドレスデコーダ１０、列アドレスデコーダ１１、列選択スイッチＳＷ０〜ＳＷ３、ライトアンプ１２、センスアンプ１３、テストモード制御回路１４、テスト書き込み回路１８を有する。
【００１３】
メモリセルＭＣは、ＳＲＡＭの一記憶セルである。半導体装置１は、メモリセルＭＣを複数有する。そして、メモリセルＭＣは、格子状に配置される。また、メモリセルＭＣには、同一の行に配置されるメモリセルＭＣを接続するワード線Ｗ０〜Ｗ３と、同一の列に配置されるメモリセルＭＣを接続するビット線ＢＬ０〜ＢＬ３及びビット線ＢＬ０ｂ〜ＢＬ３ｂを有する。半導体装置１は、通常使用状態においていずれか１つのワード線といずれか１つのビット線対により１つのメモリセルＭＣを選択して、選択したメモリセルＭＣにデータの書き込み又はデータの読み出しを行う。なお、図１においては、４行４列のメモリセルＭＣを記載したが、メモリセルＭＣの数は任意に設定することができる。
【００１４】
行アドレスデコーダ１０は、アドレス信号Ａ０、Ａ１により指定される行アドレスに基づき複数のメモリセルＭＣのうちの一行のメモリセルＭＣを活性化させる。行アドレスデコーダ１０は、行アドレスにより指定されるワード線の活性化をクロック信号ＣＬＫに同期して行う。なお、図１に示す例では、メモリセルＭＣが４行に亘って配置されているため、半導体装置１では、それぞれの行に対応してワード線Ｗ０〜Ｗ３を有する。
【００１５】
列アドレスデコーダ１１は、アドレス信号Ａ２、Ａ３により指定される列アドレスに基づき複数のメモリセルＭＣのうち一列のメモリセルＭＣに対応する列選択スイッチを導通状態にする。図１に示した例では、半導体装置１が４本のビット線対を有しているため、ビット線対のそれぞれに対応して列選択スイッチＳＷ０〜ＳＷ３が配置される。また、半導体装置１は、列選択スイッチＳＷ０〜ＳＷ３に対応して列選択配線ＢＳ０〜ＢＳ３を有する。この列選択スイッチＳＷ０〜ＳＷ３は、例えば、ＮＭＯＳトランジスタにより形成される。
【００１６】
ライトアンプ１２は、行アドレスデコーダ１０と列アドレスデコーダ１１とによって選択されたメモリセルＭＣに記録データＷＤをクロックに同期して書き込む。より詳細には、ライトアンプ１２は、入力される記録データＷＤに基づき、互いに反転した論理レベルを有する書き込みデータを生成し、生成した書き込みデータを列アドレスデコーダ１１により選択されたビット線対に出力する。そして、ビット線対を介して行アドレスデコーダ１０によって選択された列のメモリセルＭＣに記録データを書き込む。
【００１７】
センスアンプ１３は、行アドレスデコーダ１０と列アドレスデコーダ１１とによって選択されたメモリセルＭＣに記録された記録データをクロックに同期して読み出す。センスアンプ１３によって読み出された記録データは、読み出しデータＲＤとして出力される。
【００１８】
テストモード制御回路１４は、テストモード信号ＴＥＮがイネーブル状態となっている期間（以下、テスト期間と称す）において、行アドレスデコーダ１０の出力にかかわらず、少なくとも２行以上のメモリセルを活性化させる。本実施の形態では、テストモード制御回路１４は、テスト期間に全てのメモリセルを活性化させるものとする。また、テストモード制御回路１４は、テスト期間において、列アドレスデコーダ１１の出力にかかわらず、データの書き込みを行うメモリセルＭＣが接続される列に対応する列選択スイッチを非導通状態とする。本実施の形態では、テストモード制御回路１４は、テスト期間において全ての列選択スイッチを非導通状態とするものとする。
【００１９】
一方、テストモード制御回路１４は、通常動作期間においては、行アドレスデコーダ１０及び列アドレスデコーダ１１が出力する制御信号をワード線Ｗ０〜Ｗ３及び列選択配線ＢＳ０〜ＢＳ３に出力する。つまり、テストモード制御回路１４は、テスト期間は、ワード線及び列選択配線の信号レベルをアドレス信号にかかわらずテスト用の設定とし、通常動作期間は、ワード線及び列選択配線に行アドレスデコーダ１０及び列アドレスデコーダ１１が出力する制御信号を出力する。
【００２０】
テストモード制御回路１４は、テスト用選択信号生成回路１５、セレクタ１６、１７を有する。テスト用選択信号生成回路１５は、テストモード信号ＴＥＮがテスト期間を示す場合（例えば、ハイレベルの場合）、ワード線Ｗ０〜Ｗ３に出力する選択信号を活性状態（例えば、ハイレベル）とし、かつ、列選択配線ＢＳ０〜ＢＳ３に出力する選択信号を非導通状態（例えば、ロウレベル）とする。
【００２１】
セレクタ１６は、テストモード信号ＴＥＮに応じて行アドレスデコーダ１０の出力とテスト用選択信号生成回路１５の出力とのいずれか一方を選択してワード線Ｗ０〜Ｗ３に出力する。より具体的には、セレクタ１６は、テストモード信号ＴＥＮがディスイネーブル状態（例えば、ロウレベル）の場合には、行アドレスデコーダ１０の出力をワード線Ｗ０〜Ｗ３に出力し、テストモード信号ＴＥＮがイネーブル状態（例えば、ハイレベル）の場合には、テスト用選択信号生成回路１５の出力をワード線Ｗ０〜Ｗ３に出力する。
【００２２】
セレクタ１７は、テストモード信号ＴＥＮに応じて列アドレスデコーダ１１の出力とテスト用選択信号生成回路１５の出力とのいずれか一方を選択して列選択配線ＢＳ０〜ＢＳ３に出力する。より具体的には、セレクタ１７は、テストモード信号ＴＥＮがディスイネーブル状態（例えば、ロウレベル）の場合には、列アドレスデコーダ１１の出力を列選択配線ＢＳ０〜ＢＳ３に出力し、テストモード信号ＴＥＮがイネーブル状態（例えば、ハイレベル）の場合には、テスト用選択信号生成回路１５の出力を列選択配線ＢＳ０〜ＢＳ３に出力する。
【００２３】
テスト書き込み回路１８は、テストモード信号ＴＥＮに基づきメモリセルＭＣに対してテスト信号ＴＤｉｎの論理レベルに対応したデータの書き込みを行う。より具体的には、テスト書き込み回路１８は、テストモード信号ＴＥＮがイネーブル状態の場合、テスト信号ＴＤｉｎの論理レベルに基づき対応するビット線対を駆動することで複数のメモリセルＭＣにデータの書き込みを行う。また、テスト書き込み回路１８は、テストモード信号ＴＥＮがディスイネーブル状態の場合、ビット線対に対する影響をなくすため、出力をハイインピーダンスとする。本実施の形態では、テスト書き込み回路１８は、ビット線対毎に設けられる。
【００２４】
ここで、半導体装置１に用いられるライトアンプ１２とテスト書き込み回路１８とについて更に詳細に説明する。まず、図２にライトアンプ１２のブロック図を示す。図２に示すように、ライトアンプ１２は、記録データ取り込み部２１、ラッチ部２２、駆動部２３を有する。
【００２５】
記録データ取り込み部は、バッファ２５、インバータ２６、クロックドインバータ２７を有する。クロックドインバータ２７は、クロック信号ＣＬＫとインバータ２６で反転された反転クロック信号とに基づき動作する。バッファ２５は、クロックドインバータ２７と記録データ入力端子との間に設けられる。つまり、記録データ取り込み部２１は、クロック信号ＣＬＫがロウレベルの期間にラッチ部２２へ記録データＷＤを出力し、ハイレベルの期間に出力をハイインピーダンス状態にする。
【００２６】
ラッチ部２２は、インバータ２８とクロックドインバータ２９を有する。インバータ２８の入力端子は、記録データ取り込み部２１の出力端子とクロックドインバータ２９の出力端子とに接続される。また、インバータ２８の出力端子は、クロックドインバータ２９の入力端子と駆動部２３の入力端子とに接続される。クロックドインバータ２９は、クロック信号ＣＬＫとインバータ２６で反転された反転クロック信号とに基づき動作する。つまり、ラッチ部２２は、クロック信号ＣＬＫがロウレベルの期間に、記録データ取り込み部２１が出力している値を取り込み、その反転値を駆動部２３へ出力し、クロック信号ＣＬＫがハイレベルとなっている期間はそれまでに保持した値をラッチする。
【００２７】
駆動部２３は、インバータ２４ａ、２４ｂを有する。インバータ２４ａは、ラッチ部２２において保持されている記録データを反転したデータを生成し、ビット線ＢＬｂ（ビット線ＢＬ０ｂ〜ＢＬ３ｂに接続されるビット線）に出力する。インバータ２４ｂは、インバータ２４ａが出力する記録データを更に反転したデータを生成し、ビット線ＢＬ（ビット線ＢＬ０〜ＢＬ３に接続されるビット線）に出力する。つまり、駆動部２３は、ラッチ部２２が保持している記録データと同一論理レベルのデータとその反転データを生成して、生成したデータによりビット線対を駆動する。
【００２８】
上記したように、ライトアンプ１２は、クロック信号ＣＬＫに同期して記録データの取り込みを行い、取り込んだデータに基づきビット線対を駆動する。
【００２９】
続いて、図３にテスト書き込み回路１８のブロック図を示す。図３に示すように、テスト書き込み回路１８は、トランスファスイッチ３１、３２、インバータ３３〜３６を有する。インバータ３３は、トランスファスイッチ３１、３２に反転したテストモード信号ＴＥＮを与えるために設けられる。トランスファスイッチ３１、３２は、テストモード信号ＴＥＮと反転したテストモード信号ＴＥＮに基づき導通状態と非導通状態が切り替えられるスイッチである。より具体的には、トランスファスイッチ３１、３２は、テストモード信号ＴＥＮがイネーブル状態（例えば、ハイレベル）である期間は導通状態となり、テストモード信号ＴＥＮがディスイネーブル状態（例えば、ロウレベル）である期間は非導通状態となる。インバータ３４は、テスト信号ＴＤｉｎを受けて、その反転信号をトランスファスイッチ３１を介してビット線ＢＬ０に出力する。インバータ３５、３６は、直列に接続され、テスト信号ＴＤｉｎと同一の論理レベルの信号をトランスファスイッチ３２を介してビット線ＢＬ０ｂに出力する。つまり、テスト書き込み回路１８は、テストモード信号ＴＥＮがイネーブル状態である期間において、テスト信号ＴＤｉｎの論理レベルに基づき生成される信号によりビット線対を駆動して、メモリセルＭＣにテスト信号ＴＤｉｎの論理レベルに基づく値を書き込む。なお、図３に示したテスト書き込み回路１８は、ビット線ＢＬ０及びビット線ＢＬ０ｂにより構成されるビット線対に対応するものであるが、他のビット線対に対応するテスト書き込み回路１８も同様の構成を有する。
【００３０】
続いて、半導体装置１の動作について説明する。半導体装置１は、通常動作時とテスト時においてメモリセルＭＣへのデータの書き込み方式が異なる。そこで、図４に通常動作時の半導体装置１の動作を示すタイミングチャートを示し、図５にテスト時の半導体装置１の動作を示すタイミングチャートを示す。
【００３１】
まず、図４を参照して、半導体装置１の通常動作時の動作について説明する。図４に示すように、半導体装置１は、通常動作時には、クロック信号ＣＬＫに同期してアドレス信号Ａ０〜Ａ３が異なるメモリセルを指定する。また、半導体装置１は、通常動作時には、クロック信号ＣＬＫに同期してライトアンプが記録データＤ０〜Ｄ９を生成する。そして、行アドレスデコーダ１０及び列アドレスデコーダ１１は、アドレス信号Ａ０〜Ａ３に基づき指定されるメモリセルＭＣを活性化するために、ワード線Ｗ０〜Ｗ３の信号レベル及び列選択配線ＢＳ０〜ＢＳ３の信号レベルをクロック信号ＣＬＫに同期して切り替える。このような動作により、半導体装置１は、通常動作時においては、クロック信号ＣＬＫに同期した記録データの書き込みを行う。
【００３２】
一方、半導体装置１には、通常動作時において入力されるテストモード信号ＴＥＮ及びテスト信号ＴＤｉｎはロウレベルが維持される。これにより、半導体装置１は、テスト書き込み回路１８及びテスト用選択信号生成回路１５の動作を無効化される。
【００３３】
続いて、図５を参照して、半導体装置１のテスト時の動作について説明する。図５に示すように、テスト時においては、半導体装置１に入力されるテストモード信号ＴＥＮは、ハイレベルとなる。また、テスト信号ＴＤｉｎとしてハイレベルとロウレベルとが繰り返される信号が入力される。このテスト信号ＴＤｉｎは、メモリセルＭＣをトグルさせるためのものであるため、クロック信号ＣＬＫを用いることもできる。また、テスト時においては、テストモード信号ＴＥＮに基づき、テストモード制御回路１４がワード線Ｗ０〜Ｗ３の信号レベルをハイレベルとして全てのメモリセルＭＣを活性化する。さらに、テスト時においては、テストモード信号ＴＥＮに基づき、テストモード制御回路１４は列選択配線ＢＳ０〜ＢＳ３の信号レベルをロウレベルとして列選択スイッチを全て非導通状態とする。これにより、半導体装置１は、アドレス信号Ａ０〜Ａ３及びクロック信号ＣＬＫの周期とは無関係に、テスト信号ＴＤｉｎの信号レベルに応じてメモリセルＭＣをトグルさせる。
【００３４】
上記説明より、半導体装置１は、テスト書き込み回路１８が、テスト時においてテスト信号ＴＤｉｎの信号レベルに基づきメモリセルＭＣを駆動する。これにより、半導体装置１は、メモリセルＭＣをクロック信号ＣＬＫの周期によらずトグルさせることができるため、メモリセルＭＣに対するＤＶＳテストをより高速に行うことができる。
【００３５】
また、半導体装置１では、テスト信号ＴＤｉｎの信号レベルの遷移を任意に設定することができるため、任意のパターンに基づきメモリセルＭＣをトグルさせることができ、テストの自由度を向上させることができる。
【００３６】
また、半導体装置１では、メモリセルＭＣに与える信号のタイミング及び論理レベルを１つの信号（本実施の形態では、テスト信号ＴＤｉｎ）で決定するためクロック信号ＣＬＫに同期したデータの書き込みを行う従来例とは異なり、テスト時の書き込み動作において信号間の遅延を考慮する必要がない。つまり、半導体装置１では、テスト信号ＴＤｉｎによるトグル速度を従来例よりも高めやすい。
【００３７】
また、半導体装置１では、テスト書き込み回路１８をビット線対毎に設けている。そのため、１つのテスト書き込み回路１８により駆動するメモリセル数が少ない。このようなことから、半導体装置１では、テスト書き込み回路１８のトランジスタサイズを小さくして（又は、トランジスタの駆動能力の小さくして）実装面積を小さくすることができる。
【００３８】
実施の形態２
実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１のテスト書き込み回路１８を、複数の行に対して１つとしたものである。そこで、実施の形態２にかかる半導体装置２のブロック図を図６に示す。図６に示すように半導体装置２では、テスト書き込み回路１８ａがライトアンプ１２と並列に設けられる。テスト書き込み回路１８ａは、テスト書き込み回路１８の駆動能力を向上させたものである。テスト書き込み回路１８ａの機能はテスト書き込み回路１８と同等である。
【００３９】
また、半導体装置２では、テスト書き込み回路１８ａを列選択スイッチＳＷ０〜ＳＷ３のライトアンプ１２側に設けたため、テスト用選択信号生成回路１５がテスト時に出力する列選択配線の信号レベルが実施の形態１とは異なる。そこで、半導体装置２におけるテスト時の動作を示すタイミングチャートを図７に示す。
【００４０】
図７に示すように、半導体装置２では、列選択配線の信号レベル以外は図５に示したタイミングチャートと同じになる。一方、半導体装置２は、テスト時の列選択配線ＢＳ０〜ＢＳ３の信号レベルをハイレベルとする。これにより、列選択スイッチＳＷ０〜ＳＷ３は、テスト時に導通状態となる。テスト用選択信号生成回路１５がこのような信号を生成することで、半導体装置２では、テスト時において、テスト書き込み回路１８ａが生成する信号により複数の行及び複数の列に亘って配置されるメモリセルＭＣを駆動する。
【００４１】
なお、半導体装置２において、テスト書き込み回路１８ａを列選択スイッチＳＷ０〜ＳＷ３のメモリセルＭＣ側に設けた場合、半導体装置２の動作は、図５に示した半導体装置１のタイミングチャートと同じになる。
【００４２】
上記説明より、半導体装置２では、１つのテスト書き込み回路１８ａにより複数の行及び複数の列に亘って配置されるメモリセルＭＣを駆動する。このように、テスト書き込み回路１８ａを１つにすることで、テスト書き込み回路の回路素子数を削減することができるため、半導体装置２では、半導体装置１よりもテスト書き込み回路にかかる回路素子数を削減することができる。
【００４３】
実施の形態３
実施の形態３にかかる半導体装置３のブロック図を図８に示す。図８に示すように、半導体装置３は、テスト書き込み回路の機能をライトアンプに包含させたものである。ここで、半導体装置３において用いられるライトアンプをライトアンプ１９と称す。このライトアンプ１９のブロック図を図９に示す。
【００４４】
図９に示すように、ライトアンプ１９は、ライトアンプ１２に対してセレクタ４１を追加したものである。つまり、ライトアンプ１９の駆動部２３は、ライトアンプの駆動部として用いられると共にテスト書き込み回路の駆動部としても用いられる。セレクタ４１は、ラッチ部２２と駆動部２３との間に設けられる。そして、セレクタ４１は、一方の入力端子にラッチ部２２の出力信号が入力され、他方の入力端子にテスト信号ＴＤｉｎが入力される。そして、セレクタ４１は、テストモード信号ＴＥＮがイネーブル状態の期間はテスト信号ＴＤｉｎを出力し、テストモード信号ＴＥＮがディスイネーブル状態の期間はラッチ部２２の出力信号を出力する。つまり、ライトアンプ１９は、テストモード信号ＴＥＮがイネーブル状態の期間はクロック信号ＣＬＫにかかわらずテスト信号ＴＤｉｎを出力し、テストモード信号ＴＥＮがディスイネーブル状態の期間はクロック信号ＣＬＫに同期して記録データＷＤを出力する。
【００４５】
上記の説明より、半導体装置３では、ライトアンプ１９がテスト時と通常動作時とにおいて、それぞれの動作モードに応じてメモリセルＭＣにデータを書き込む。これにより、半導体装置３においても、実施の形態１、２と同様に、テスト時においてクロック信号ＣＬＫの周期によらないメモリセルＭＣのトグル動作が可能になる。なお、半導体装置３のテスト時の動作については、図７で示した半導体装置２の動作と同じになる。
【００４６】
実施の形態４
実施の形態４にかかる半導体装置４は、実施の形態１にかかる半導体装置１がテスト時において活性化させる行選択方法の別の例を示すものである。なお、半導体装置４では、テスト時において活性化させる行の切り替えタイミングを検知するためにテスト信号ＴＤｉｎがテスト用選択信号生成回路１５に入力される。そこで、テスト信号ＴＤｉｎがテスト用選択信号生成回路１５に入力される半導体装置４のブロック図を図１０に示す。
【００４７】
続いて、半導体装置４のテスト時の動作を示すタイミングチャートを図１１に示す。図１１に示すように、半導体装置４では、テスト期間にワード線の電位を切り替えることで活性化させるメモリセルＭＣの行を切り替える。図１１に示す例では、ワード線Ｗ０、Ｗ１に接続されるメモリセルＭＣに対して５回のトグル動作を行った後、ワード線Ｗ２、Ｗ３に接続されるメモリセルに対する５回のトグル動作を行う。
【００４８】
上記説明より、半導体装置４では、テスト期間において一度に活性化させる列を制限する。このように、一度に活性化させる行を制限することで、テスト書き込み回路１８が駆動するメモリセルＭＣの数を削減することができる。つまり、半導体装置４では、テスト書き込み回路１８の駆動能力が半導体装置１よりも小さくても良く、テスト書き込み回路１８の回路規模を半導体装置１よりも小さくすることができる。
【００４９】
なお、上記説明では、活性化する行の数を制限したが、選択する列の数を制限しても良い。この場合、特に実施の形態２、３において示したような１つのテスト書き込み回路を有する形態において有効である。
【００５０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５１】
１〜４    半導体装置
１０    行アドレスデコーダ
１１    列アドレスデコーダ
１２、１９    ライトアンプ
１３    センスアンプ
１４    テストモード制御回路
１５    テスト用選択信号生成回路
１６、１７    セレクタ
１８、１８ａ    テスト書き込み回路
２１    記録データ取り込み部
２２    ラッチ部
２３    駆動部
２４ａ、２４ｂ、２６、２８、３３〜３６    インバータ
２５    バッファ
２７、２９    クロックドインバータ
３１、３２    トランスファスイッチ
４１    セレクタ
Ａ０〜Ａ３    アドレス信号
ＢＬ、ＢＬ０〜ＢＬ３    ビット線
ＢＬｂ、ＢＬ０ｂ〜ＢＬ３ｂ    ビット線
ＢＳ０-ＢＳ３    列選択配線
Ｗ０〜Ｗ３    ワード線
ＣＬＫ    クロック信号
ＭＣ    メモリセル
ＳＷ０〜ＳＷ３    列選択スイッチ
ＴＤｉｎ    テスト信号
ＴＥＮ    テストモード信号
ＲＤ    読み出しデータ
ＷＤ    記録データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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