(57)【要約】【課題】  今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を提供すること。【解決手段】  半導体装置の製造方法は、第１の主面および該第１の主面に対向する第２の主面を有する半導体基板１０と、半導体基板１０の第１の主面上に設けられた電極パッド２６と、半導体基板１０の前記第１の主面と前記第２の主面との間を貫通する貫通孔１００内に設けられ、電極パッド２６と接続する貫通電極２３とを具備してなり、貫通孔１００の前記第１の主面側には、電極パッド２６と貫通電極２３とが直接的に接続する第１の接続部と、電極パッド２６と貫通電極２３とが間接的に接続する第２の接続部とを含み、前記第１の主面上に電極パッド２６を形成する工程と、半導体基板１０を加工し、貫通孔１００を形成する工程であって、貫通孔１００内において電極パッド２６の一部が露出する前記工程と、貫通孔１００内に貫通電極２３を形成する工程とを含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１の主面および該第１の主面に対向する第２の主面を有する半導体基板と、
前記半導体基板の第１の主面上に設けられた電極パッドと、
前記半導体基板の前記第１の主面と前記第２の主面との間を貫通する貫通孔内に設けられ、前記電極パッドと接続する貫通電極とを具備し、
前記貫通孔の前記第１の主面側には、前記電極パッドと前記貫通電極とが直接的に接続する第１の接続部と、前記電極パッドと前記貫通電極とが間接的に接続する第２の接続部とを含む接続構造が設けられている半導体装置の製造方法であって、
前記半導体基板の前記第１の主面に形成した溝内に素子分離絶縁膜を埋め込んでなる素子分離領域を形成する工程であって、前記素子分離領域は前記貫通孔が形成される領域および前記貫通孔が形成される領域とは別の領域に形成される前記工程と、
前記第１の主面上に前記電極パッドを形成する工程と、
前記半導体基板を加工し、前記貫通孔を形成する工程であって、前記貫通孔内において前記電極パッドの一部を露出させる前記工程と、
前記貫通孔内に前記貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法、
【請求項２】
前記素子分離領域を形成する工程は、前記第１の主面に前記溝を形成する工程と、前記第１の主面上に前記素子分離絶縁膜となる絶縁膜を形成する工程と、ＣＭＰプロセスにより絶縁膜を研磨する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の主面上に層間絶縁膜を介して前記電極パッドを形成し、前記電極パッドと前記貫通電極とは前記層間絶縁膜を含む部材によって間接的に接続することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記部材は、前記電極パッドを保護するための保護電極をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記貫通孔が形成される領域とは別の領域は、周辺回路が形成される領域であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化に伴い、搭載される半導体デバイスも小型化、高集積化される必要がある。１９９０年代後半には、ＷＬＣＳＰ（Wafer Level Chip Scale Package）の実用化の検討が始まっている（非特許文献１）。ＷＬＣＳＰは、ウェハからチップを切り出す前に端子の形成や配線などを行ってから、ウェハからチップを切り出すという方法によって形成されたＣＳＰ（Chip Size Package）である。
【０００３】
一方、複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージ（マルチチップパッケージ）の開発も１９９０年代後半から行われている。この種の積層型パッケージとしては、貫通電極を用いたパッケージが提案されている（特許文献１）。
【０００４】
光学素子でＷＬＣＳＰの検討が始まるのは２０００年前後からである。非特許文献２には、ガラス＋接着層＋イメージセンサー＋貫通電極の構造と、その構造を実際に作成して得られた断面写真が記載されている。
【０００５】
また、特許文献２にも、貫通電極、光透過性支持基板を備えた光学素子の断面構造が開示されている。このような電極構造を用いた技術は、ＴＣＶ（Through Chip Via）あるいはＴＳＶ（Through Si Via）と呼ばれている。
【０００６】
従来のＴＣＶでは、貫通電極とそれが接続する電極パッドとの接続を強固にするため、および、プロセスを簡略化するために、貫通電極と電極パッドとの接続形状は単純な一続きの構造（例えば特許文献３）としていた。
【０００７】
しかし、上記の簡略化したプロセスでは、今後の素子の微細化には対応できず、ＴＣＶを用いた半導体装置の実現は困難になると予想される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２２３８３３号公報
【特許文献２】米国特許第６，４８９，６７５号明細書
【特許文献３】特開２００９−７６８１１号公報
【非特許文献】
【０００９】
【非特許文献１】日経Micro Devices 1998年4月号P28, P164, P176
【非特許文献２】International Electron Devices Meeting 1999 Technical Digest pp.879-882
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体装置の製造方法は、第１の主面および該第１の主面に対向する第２の主面を有する半導体基板と、前記半導体基板の第１の主面上に設けられた電極パッドと、前記半導体基板の前記第１の主面と前記第２の主面との間を貫通する貫通孔内に設けられ、前記電極パッドと接続する貫通電極とを具備し、前記貫通孔の前記第１の主面側には、前記電極パッドと前記貫通電極とが直接的に接続する第１の接続部と、前記電極パッドと前記貫通電極とが間接的に接続する第２の接続部とを含む接続構造が設けられている半導体装置の製造方法であって、前記半導体基板の前記第１の主面に形成した溝内に素子分離絶縁膜を埋め込んでなる素子分離領域を形成する工程であって、前記素子分離領域は前記貫通孔が形成される領域および前記貫通孔が形成される領域とは別の領域に形成される前記工程と、前記第１の主面上に前記電極パッドを形成する工程と、前記半導体基板を加工し、前記貫通孔を形成する工程であって、前記貫通孔内において前記電極パッドの一部を露出させる前記工程と、前記貫通孔内に前記貫通電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を実現できるようになる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の概略構成を示す断面図。
【図２】カメラモジュールにおけるシリコン基板とガラス基板の部分を拡大した断面図。
【図３】第１の実施形態の貫通孔の底面部を拡大した断面図。
【図４】第１の実施形態の貫通孔の底面部を示す平面図。
【図５】従来の貫通孔の底面部を拡大した断面図。
【図６】従来の貫通孔の底面部を示す平面図。
【図７】第２の実施形態の貫通孔の底面部を拡大した断面図。
【図８】第２の実施形態の貫通孔の底面部を示す平面図。
【図９】第３の実施形態の半導体装置の製造方法を示すプロセスフロー。
【図１０】第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１１】図１０に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１２】図１１に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１３】図１２に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１４】図１３に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１５】図１４に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１６】図１５に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１７】図１６に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１８】図１７に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図１９】図１８に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図２０】図１９に続く第３の実施形態の半導体装置の製造方法を説明するための断面図。
【図２１】第４の実施形態の半導体装置の製造方法を説明するための断面図。
【図２２】第４の実施形態のダミーゲート電極とダミーＳＴＩとの配置関係の一例を示す断面図。
【図２３】第４の実施形態のダミーゲート電極とダミーＳＴＩとの配置関係の別の例を示す断面図。
【図２４】第５の実施形態の半導体装置の製造方法を説明するための断面図。
【図２５】他の実施形態の実施形態の貫通孔の底面部を拡大した断面図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の概略構成を示す断面図である。本実施形態では、カメラモジュールを含む半導体装置について説明する。
【００１６】
図中、１０はシリコン基板を示しており、本実施形態では、シリコン基板１０は図示しない撮像素子が形成されてなる基板（撮像素子チップ）である。撮像素子は、例えば、ＣＭＯＳセンサまたはＣＣＤセンサである。シリコン基板１０の第１の主面（素子形成面）上には、接着層３１を介して、光透過性支持基板（透明基板）としてのガラス基板２１が設けられている。ガラス基板２１上には、接着層３２を介して、ＩＲガラス３３が設けられている。ＩＲガラス３３上には、接着層３４を介して、撮像レンズ４０を含むレンズホルダー５０が被せられている。
【００１７】
このようにシリコン基板１０、ガラス基板２１、ＩＲガラス３３、および、撮像レンズ４０を含むレンズホルダー５０を接着層３１，３２，３４によって接着することにより、カメラモジュールは形成されている。なお、図１において、４１は空洞を示している。
【００１８】
また、シリコン基板１０の第２の主面（第１の主面に対向する面）には、外部端子としてのハンダボール２５が設けられている。シリコン基板１０およびガラス基板２１の周囲には、遮光兼電磁シールド３５が設けられている。遮光兼電磁シールド３５は接着層３６によってレンズホルダー５０に接着されている。
【００１９】
図２は、カメラモジュールにおけるシリコン基板１０とガラス基板２１の部分を拡大した断面図である。カメラモジュールは、撮像画素部と、この撮像画素部から出力された信号を処理する周辺回路部とを備えている。
【００２０】
上記撮像画素部の構成について説明する。シリコン基板１０の第１の主面には、ＳＴＩ(Shallow Trench Isolation)のための素子分離絶縁膜１１（素子分離領域）と、素子分離絶縁膜１１にて区画された素子領域とが配置されている。素子領域には、撮像素子１２が設けられている。撮像素子１２は、フォトダイオードおよびトランジスタを含む。撮像素子１２が設けられた第１の主面上には、層間絶縁膜１３が設けられている。さらに、層間絶縁膜１３中には多層の配線１４が設けられている。なお、層間絶縁膜１３は実際には多層の絶縁膜であるが、図では、簡単のため、単層の絶縁膜で示してある。
【００２１】
層間絶縁膜１３上にはパッシベーション膜１５が設けられている。パッシベーション膜１５上にはベース層１６が設けられている。ベース層１６上には、撮像素子１２に対応するようにカラーフィルタ１７が配置されている。カラーフィルタ１７上にはオーバーコート１８が設けられている。オーバーコート１８上には撮像素子１２（カラーフィルタ１７）に対応するようにマイクロレンズ１９が設けられている。マイクロレンズ１９とガラス基板２１との間は空洞２０となっている。
【００２２】
前述した各部の材料は、例えば、以下の通りである。すなわち、素子分離絶縁膜１１の材料はＳｉＯ2 、層間絶縁膜１３の材料はＳｉＯ2 またはＳｉＮ、配線１４の材料はアルミニウム（Ａｌ）または銅（Ｃｕ）、カラーフィルタ１７の材料はアクリル樹脂、マイクロレンズ１９の材料はスチレン系樹脂である。
【００２３】
カメラモジュールの周辺回路部には、以下のような貫通電極および内部電極（電極パッド）が設けられている。
【００２４】
周辺回路部のシリコン基板１０には貫通孔１００が設けられている。貫通孔１００は、シリコン基板１０の第１の主面と第２の主面との間を貫通している。
【００２５】
シリコン基板１０の第１の主面上には、層間絶縁膜１３を介して、内部電極（電極パッド）２６が設けられている。層間絶縁膜１３は、上述したように、図示しない多層の絶縁膜で構成されている。内部電極２６は、例えば、上記の図示しない多層の絶縁膜（層間絶縁膜１３）の一層目の絶縁膜を介して、シリコン基板１０の第１の主面上に設けられている。貫通孔１００は、例えば、上記の一層目の絶縁膜を貫通して、内部電極２６の下面（底面）に達している。
【００２６】
便宜上、上記第１の主面側の貫通孔１００の開口を底面、上記第２の主面側の貫通孔１００の開口を上面という。
【００２７】
貫通孔１００の側面およびシリコン基板１０の第２の主面の上には、絶縁膜２２が設けられている。なお、詳細には、貫通孔１００の側面のうち、シリコン基板１０で規定される部分には絶縁膜２２が設けられているが、層間絶縁膜１３で規定される部分には絶縁膜２２は設けられていない。
【００２８】
貫通孔１００の内面（側面および底面）上には貫通電極２３が設けられている。詳細には、貫通孔１００の側面のうち、シリコン基板１０で規定される部分には絶縁膜２２を介して貫通電極２３が設けられ、層間絶縁膜１３で規定される部分には、直接、貫通電極２３が設けられている。貫通孔１００の底面部における貫通電極２３の構造については後で説明する。
【００２９】
貫通電極２３は、シリコン基板１０の第２の主面の一部の領域上にも設けられている。この領域上の貫通電極２３は配線として使用される。
【００３０】
本実施形態では、貫通電極２３は貫通孔１００を埋め込んでいないが、埋め込んでも構わない。
【００３１】
本実施形態では、貫通孔１００は、貫通電極２３上に形成された保護膜としてのソルダーレジスト２４を介して埋め込まれている。貫通孔１００の外（第２の主面側）の貫通電極２３上にもソルダーレジスト２４は形成されている。ソルダーレジスト２４の材料は、例えば、フェノール系樹脂、ポリイミド系樹脂、アミン系樹脂である。
【００３２】
貫通孔１００外の貫通電極２３（配線）のソルダーレジスト２４の一部が開口され、露出された貫通電極２３（配線）上にはハンダボール２５が設けられている。ハンダボール２５の材料（半田）は、ｐｂを含む半田としては、例えば、Ｓｎ−Ｐｂ(共晶)、９５Ｐｂ−Ｓｎ(高鉛高融点半田)、また、Ｐｂを含まない半田（フリー半田）としては、例えば、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕがある。
【００３３】
上述した内部電極２６は、撮像素子１２または周辺回路部に形成された周辺回路（不図示）に電気的に接続されている。また、内部電極２６は貫通電極２６に電気的にされている。したがって、ハンダボール２５と、撮像素子１２または周辺回路（不図示）とは、貫通電極２６によって、電気的に接続されている。
【００３４】
また、内部電極２６上には、層間絶縁膜１３を介して、素子面電極２７が設けられている。内部電極２６と素子面電極２７と間の層間絶縁膜１３内には、これらの電極２６，２７を電気的に接続するコンタクトプラグ２８が設けられている。素子面電極２７も電極パッドであるが、内部電極２６とは異なり、後述する接続構造は備えていない。
【００３５】
素子面電極２７は、コンタクトプラグ２８、内部電極２６を介して電圧の印加および信号の読み出しなどに使用される。ダイソートテスト時には、素子面電極２７に針が当てられる。なお、内部電極２６と素子面電極２７との間にさらに他の電極層が挿入されていても構わないし、また、内部電極２６と素子面電極２７を分けずに、これらの電極２６，２７を一つの電極としても構わない。
【００３６】
層間絶縁膜１３上にはパッシベーション膜１５が設けられている。パッシベーション膜１５上にはベース層１６が設けられている。ベース層１６上にはオーバーコート１８が設けられている。オーバーコート１８上にはスチレン系樹脂層２９が設けられている。
【００３７】
素子面電極２７上のパッシベーション膜１５、ベース層１６、オーバーコート１８およびスチレン系樹脂層２９には、パッド開口部３０が設けられている。
【００３８】
スチレン系樹脂層２９上および素子面電極２７の上には、パッド開口部３０を埋め込むように、接着層３１が設けられている。接着層３１は、撮像素子１２（マイクロレンズ１９）上には設けられていない。すなわち、接着層３１は、マイクロレンズ１９とガラス基板２１との間が空洞２０となるパターンを有している。
【００３９】
次に、貫通孔１００の底面部における貫通電極２３および内部電極２６の構造を詳細に説明する。図３は、貫通孔１００の底面部を拡大した断面図である。
【００４０】
内部電極２６の下面には、内部電極２６を保護するための保護用内部電極（保護用電極パッド）３７が設けられている。保護用内部電極３７は、例えば、内部電極２６の腐食を防止するためのものである。同様に、内部電極２６の上面には、内部電極２６を保護するための保護用内部電極３８が設けられている。このように本実施形態では、内部電極２６が中心に存在し、その上下を保護用内部電極３７，３８で挟んだ積層の内部電極構造を有している。
【００４１】
内部電極２６は、低抵抗の金属または金属化合物で形成されている。低抵抗の金属または金属化合物として、例えば、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕを主元素とするものがあげられる。保護用内部電極３７，３８は、例えば、耐腐食性の高い金属または金属化合物で形成されている。腐食性の高い金属または金属化合物として、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＷＮ２またはＴｉＳｉＮを主元素とするものがあげられる。
【００４２】
貫通孔１００の底面部において、貫通電極２３と内部電極２６とは電気的に接続される必要がある。本実施形態では、貫通電極２３と内部電極２６との接続構造として、図３に示すように、一部は電気的に接続した構造（貫通電極２３と内部電極２６とが直接的に接続してなる接続構造）、一部は電気的に未接続である構造（貫通電極２３と内部電極２６とが間接的に接続してなる接続構造）が選ばれている。
【００４３】
未接続の部分の貫通電極２３と内部電極２６との間には、層間絶縁膜１３と保護用内部電極３７との積層構造が存在する。未接続の部分の層間絶縁膜１３は薄くなっている。
【００４４】
なお、貫通電極２３の外側（貫通電極２３と貫通孔１００との間）には図示していない導電層、例えば、耐腐食性の金属（例えばＴｉあるいはＴａ）の薄膜層、貫通電極２３（埋め込み金属）のシード層、または、上記薄膜層と上記シード層との積層導電層が存在しても構わない。
【００４５】
貫通電極２３を形成する前（上記の図示しない導電層がある場合には該導電層および貫通電極２３を形成する前）に、貫通孔１００の上面側から貫通孔１００の底面部を見たときの平面図を図４に示す。図４に示すように、貫通孔底面の一部のみ内部電極２６が顔を出しておりそれ以外の領域は層間絶縁膜１３が見える。
【００４６】
図５および図６に、従来の貫通孔底面における貫通電極と内部電極を示す。図５および図６はそれぞれ図３および図４に対応し、図３および図４と対応する部分には同一符号を付してある。
【００４７】
従来の接続構造の場合、貫通孔１００の底面部には、層間絶縁膜はない。すなわち、貫通孔１００の底面部において、貫通電極２３の底面全体が内部電極２６に直接接続されている。
【００４８】
これに対して本実施形態の場合、貫通孔１００の底面の層間絶縁膜１３および保護用内部電極３７の一部を意図的に残す。
【００４９】
（第２の実施形態）
図７および図８は、第２の実施形態の説明するための断面図および平面図であり、それぞれ、第１の実施形態の図３および図４に対応する。なお、以下、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００５０】
本実施形態が第１の実施形態と異なる点は、第１の実施形態では、貫通電極２３と内部電極２６とが間接的に接続してなる接続構造が、層間絶縁膜１３と保護用内部電極３７との積層構造であるのに対し、本実施形態では、保護用内部電極３７の単層構造であることにある。
【００５１】
（第３の実施形態）
図９は、実施形態の半導体装置の製造方法を示すプロセスフローである。図１０−図２１は、上記製造方法を説明するための断面図である。
【００５２】
［図１０、ステップＳ１］
シリコン基板（ウェハ）１０の表面に素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）１１を形成する。具体的には、シリコン基板１０の表面に素子分離溝を形成し、該素子分離溝を埋め込むようにＳＴＩ１１となる絶縁膜（ここでは、ＳｉＯ2 膜）を全面に形成し、そして、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、上記素子分離溝外の上記絶縁膜を除去するとともに表面を平坦化する。
【００５３】
ＳＴＩ形成においては、ある大きさ以上のシリコンの丘（アクティブエリアのシリコン部分）も、ある大きさ以上の浅いトレンチも形成することが禁止されている（ＣＭＰルール）。その理由は以下の通りである。
【００５４】
ＣＭＰ時に、ある大きさ以上のシリコンの丘が存在すると、ＣＭＰ残りがその丘の上で発生する。また、ＣＭＰ時に、ある大きさの以上の浅いトレンチが存在すると、その中での削り過ぎが発生する。これらのＣＭＰ残りや削り過ぎは、次のリソグラフィ工程での合わせズレや、上層のメタル配線の配線切れなどの問題を引き起こす可能性がある。
【００５５】
しかし、貫通電極を形成する場合は、ＣＭＰルールに違反しても貫通電極とコンタクトする部分の内部電極（電極パッド）２６の下にはダミーＳＴＩを配さないことが重要である。そうすることにより広い面積で密着性良く電極パッドと貫通電極を接続することが可能になる。
【００５６】
なお、ＣＭＰルール違反の状態でＳＴＩ形成する場合に内部電極（電極パッド）２６下にＣＭＰ残りが発生する場合は、残りが生じる部分をリソグラフィで開口して、先に一部ウェットエッチングなどにより除去した後にＣＭＰを行い、ＣＭＰ残りを無くすなどの方法を行う。
【００５７】
周辺回路を構成するＣＭＯＳロジック回路の場合、素子の微細化の程度が、最小加工線幅が概ね１００ｎｍを下回らないデザインまでは、領域を限定してＣＭＰルールに違反することが可能であった。
【００５８】
しかし、今後、素子の微細化が進んだ場合には、ＣＭＰルールに違反することが不可能となると予想される。その理由の一つとして、ＣＭＰルールに違反して大きなＳＴＩおよび大きなアクティブエリアを置いた場合、それらの周囲で次のリソグラフィ工程でのあわせズレが発生することがある。また、貫通電極周辺のロジック回路のゆがみ、段切れが起こる恐れもある。
【００５９】
そのため、本実施形態においては、電極パッド下にもＣＭＰルールに違反しないためのＳＴＩ形状（ダミーのＳＴＩ）を置いている。あるいは、コントロールゲートポリＳｉ（多結晶シリコンで形成されたコントロールゲート電極）の繰り返し（ダミーＧＣ）を置いている。これにより、今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を実現できるようになる。
【００６０】
シリコン基板１０に、周知の方法により、撮像素子１２を含む固体撮像デバイスを製造する（ウェハプロセス）。撮像素子１２は、シリコン基板１０上に形成されたフォトダイオードおよびトランジスタを含んでいる。
【００６１】
シリコン基板１０上に、周知の方法により、層間絶縁膜１３、配線１４、パッシベーション膜１５、ベース層１６、カラーフィルタ１７、オーバーコート１８、マイクロレンズ１９、内部電極２６、素子面電極２７、コンタクトプラグ２８、スチレン系樹脂層２９およびパッド開口部３０を形成する。
【００６２】
［図１０、ステップＳ２］
撮像素子１２を含む各チップに対してダイソートテストを行い、各チップが正常に動作するか否かを検査する。
【００６３】
［図１１、ステップＳ３，Ｓ４］
検査の結果、各チップが正常に動作していると判断された場合には、シリコン基板１０の第１の主面（素子形成面）上に接着層３１を形成し、接着層３１によりシリコン基板１０とガラス基板２１とを貼り合わせる。
【００６４】
接着層３１の形成プロセスは、シリコン基板１０の第１の主面（素子形成面）上に接着剤をスピンコート法あるいはラミネート法により形成する工程と、リソグラフィによって上記接着剤をパターニングする工程（撮像素子１２上の上記接着剤を除去する工程）とを含む。上記接着剤は、接着機能、リソグラフィによってパターニングできる機能およびパターニング形状を保つ機能を有する。
【００６５】
一方、検査の結果、各チップが正常に動作していないと判断された場合には、例えば、周知の修復処理を行う。
【００６６】
なお、以下の図１２−図２２では、接着層３１およびガラス基板２１は省略する。
【００６７】
［図１２、ステップＳ５］
バックグラインド等により、シリコン基板（Ｓｉウェハ）１０を第２の主面側から削って薄くし、シリコン基板１０を所定の厚さにする。
【００６８】
ここで、バックグラインド後のシリコン表面には削じょう痕が残っており、その凹凸は数μｍ〜１０μｍに及ぶ。このまま、次のリソグラフィおよびＲＩＥの工程に進むと、リソグラフィ不良、ＲＩＥ不良を起こす恐れがある。
【００６９】
そこで、バックグラインド等により、シリコン基板１０を削って薄くした後には、ＣＭＰやウェットエッチングなどにより、第２の主面の表面を平坦化することが望ましい。
【００７０】
［図１３、ステップＳ６］
次に、シリコン基板１０の第２の主面より、シリコン基板１０の第１の主面のパッド開口部３０と対応する領域のシリコン基板１０に貫通孔（Ｓｉ貫通孔）１００を形成する。
【００７１】
貫通孔の形成方法としては、レーザーによる形成でも、レジストパターンをマスクとしてエッチングにより形成してもよい。レーザーを使用する場合は、例えば、高速・低速の２ステップ処理を用いて内部電極２６を突き抜けないように形成する。
【００７２】
レジストパターンを形成する場合は、第１の主面の上にある合わせマーク（図示せず）に対して、上記レジストの開口の合わせを行うことになるので、両面アライナ、両面ステッパなどの装置（手段）を用いて行われる。
【００７３】
一方で、ドライエッチングを用いる場合は、シリコンのエッチングレートが酸化物や窒化物等の絶縁物のエッチングレートよりも十分に高くなるソースガスを使用する。これにより、層間絶縁膜１３の中でシリコン基板１０に直に接している絶縁層（不図示）やシリコン基板１０上に形成されたゲート絶縁膜（不図示）などが容易に貫通孔１００の形成時のシリコンエッチングストッパーとなり、シリコン基板１０を選択的にエッチングできるようになる。
【００７４】
さらに、レーザーで途中まで穴を形成した後、引き続きドライエッチングでシリコン基板１０を選択的にエッチングしてもよい。
【００７５】
また、貫通孔１００の形状は、垂直形状でもよいが、第２の主面の開口部から奥に行くに従って徐々に狭くなっていくテーパー形状が望ましい。その理由は、次のＣＶＤ（Chemical Vapor Deposition）プロセスによる絶縁膜２２やスパッタによるメタルシード層のより均一な形成が容易になるからである。
【００７６】
［図１４、ステップＳ７］
レジストパターンがある場合は、アッシングとウェット洗浄により、上記レジストパターンの剥離を行う。ここで、シリコン基板１０のＲＩＥ後、あるいは上記レジストパターンの剥離後に、ＨＦ系のウェット洗浄を行うと、ＲＩＥ残渣の量をより効果的に少なくできる。
【００７７】
次に、ＣＶＤ（Chemical Vapor Deposition）などの方法により、貫通孔１００の内面（側面、底面）および第２の主面全面に絶縁膜２２を形成する（ステップＳ７）。絶縁膜２２の材料は、例えば、ＳｉＯ2 、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＣＨまたはＳｉＯＮである。図中、破線で囲んだ領域の詳細な断面図をその上に示してある（図１６−図２２も同様）。
【００７８】
貫通孔１００の底面には、絶縁膜２２だけの部分と、ダミーＳＴＩ１１と絶縁膜２２との積層部分が存在するので、絶縁膜で構成された山谷構造があることになる。山は絶縁膜２２だけで構成された薄い絶縁体部分であり、谷はダミーＳＴＩ１１と絶縁膜２２との積層で構成された厚い絶縁体部分（ダミーＳＴＩ１１だけ絶縁膜厚さが厚い部分）である。
【００７９】
［ステップＳ８］
次に、再度、シリコン基板１０の第２の主面上にレジストを塗布し、貫通孔１００の底部と対応する領域のレジストをリソグラフィにより開口する。
【００８０】
［ステップＳ９］
ＲＩＥプロセスにより、絶縁膜２２、ダミーＳＴＩ１１および層間絶縁膜１３をエッチングする。これらの絶縁膜２２，１１，１３のエッチングレートが内部電極２６のエッチングレートよりも十分に高くなるソースガスを使用する。
【００８１】
上述した山谷構造の山の部分（絶縁膜２２だけの部分）の層間絶縁膜１３の方が、上述した山谷構造の谷の部分（ダミーＳＴＩ１１と絶縁膜２２との積層部分）の層間絶縁膜１３よりも先に露出する。そのため、ＲＩＥのエッチング時間を制御することにより、図３の接続構造（層間絶縁膜１３と保護用内部電極３７の両方を谷部分に残した構造）、または、図７の接続構造（保護用内部電極３７のみを谷部分に残した構造）を選択できる。図３の構造を形成するのに要するエッチング時間は、図７の構造のそれよりも短い。
【００８２】
［図１５、ステップＳ１０，Ｓ１１］
アッシングとウェット洗浄を用いて上記レジストを剥離する（ステップＳ１０）。
【００８３】
スパッタ法により絶縁膜２２および内部電極２６の上に、導電体層（貫通電極、配線）をメッキにより形成するための第１のメタルシード層（不図示）を形成し、その後、スパッタ法により上記第１のメタルシード層の上に、上記導電体層をメッキにより形成するための第２のメタルシード前記層間絶縁膜を介して層（不図示）を形成する（ステップＳ１1）。上記第１および第２のメタルシード層は、例えば、例えば、Ｔｉ層またはＣｕ層である。
【００８４】
ここで、第１のメタルシード層を形成する前に、内部電極２６の表面に形成されている酸化層を例えば逆スパッタ法により除去することで、貫通電極における抵抗の増加をより効果的に抑制できるようになる。
【００８５】
［図１６、ステップＳ１２］
シリコン基板１０の第２の主面および貫通孔１００の内面の上にレジストを塗布し、貫通電極および配線を形成しない部分のみにレジストを残すようにリソグラフィによりパターニングを行い、レジストパターン６３を形成する（ステップＳ１２）。
【００８６】
［図１７、ステップＳ１３］
電界めっき等により、第１および第２のメタルシード層にめっきを行い、導電体層（貫通電極および配線）２３を形成する（ステップＳ１３）。
【００８７】
このようにして、貫通孔１００の底面の全体でなく、貫通孔１００の底面の一部の領域で、貫通電極２３と内部電極２６とが接続してなる接続構造が得られる。
【００８８】
なお、先に全面に電界めっきを行って、貫通電極および配線となる導電体層を形成し、その後、リソグラフィとエッチングを用いて上記導電体層を加工することでも、貫通電極および配線を形成することはできる。
【００８９】
［図１８、ステップＳ１４，Ｓ１５］
ウェットエッチングなどの方法によりレジストパターン６３を剥離する（ステップＳ１４）。レジストパターン６３を剥離して露出した図示しない第１および第２のメタルシード層をエッチング（例えばウエットエッチング）により除去することにより、導電体層（貫通電極および配線）２３で覆われていない領域の絶縁膜２２を露出させる（ステップＳ１５）。
【００９０】
［図１９、ステップＳ１６］
スピンコート等の方法により、第２の主面の全面にソルダーレジスト２４を形成し、その後、リソグラフィにより、ハンダボールを載せる領域に対応するソルダーレジスト２４の領域に開口部５１を形成する。
【００９１】
［図２０、ステップＳ１７，Ｓ１８］
導通チェックを行い（ステップＳ１７）、導通の確認が取れたら、開口部５１内の導電体層（配線）２３上にハンダボール２５を搭載する（ステップＳ１８）。導通の確認が取れなかった場合には、例えば、周知の修復処理を行う。
【００９２】
その後、シリコン基板１０をダイシングにより個片化し（ステップＳ１９）、ピックアップ（ステップＳ２０）、レンズ搭載（ステップＳ２１）および画像チェック（レンズ調整）（ステップＳ２２）を行う。
【００９３】
最後に、カメラモジュールの梱包（ステップＳ２３）等の周知のステップを経て、カメラモジュールを含む半導体装置の製造は終了する。
【００９４】
（第４の実施形態）
第１−第３の実施形態では、貫通孔が形成されるパッド領域のシリコン基板の表面にダミーＳＴＩを形成した。本実施形態では、図２１に示すように、さらに、多結晶シリコンを材料とするダミーゲート電極１４０も形成する。ダミーゲート電極１４０の下には図示しない薄いゲート酸化膜が形成されている。図２１は、第３の実施形態の図１０に相当する断面図である。
【００９５】
本実施形態では、ダミーゲート電極１４０は、ダミーＳＴＩ１１間のシリコン基板１０（アクティブエリア）上に設けられている。ダミーゲート電極１４０とダミーＳＴＩ１１とはオーバーラップしない。すなわち、ダミーゲート電極１４０の大きさは、図２２に示すように、ダミーＳＴＩ１１間のアクティブエリア１５０の大きさと同等か、または、図２３に示すように、それよりも小さい。
【００９６】
図２２または図２３の構造とすることにより、ステップＳ７の貫通孔１００を形成するときのエッチング工程（Ｓｉ貫通孔エッチング）において、シリコン基板１０と薄いゲート酸化膜（不図示）とダミーゲート電極１４０との３層を一度にエッチングすることができる。
【００９７】
もし、ダミーゲート電極１４０がアクティブエリア１５０よりも大きくダミーＳＴＩ１１上にはみ出していると、１回のＳｉ貫通孔エッチングでは全てのダミーゲート電極１４０（Ｓｉ成分）をエッチングできず、Ｓｉエッチングの工程を追加する必要があり、エッチング工程が増えるという不都合を生じる。
【００９８】
本実施形態の製造方法では、絶縁膜の山谷構造の形成方法として、ダミーＳＴＩ１１とダミーゲート電極１４０の２層を利用する。この山谷を利用することにより、貫通電極の貫通孔底面の全面ではなく、その一部をパッド電極と接続することが可能になる。それ以外の製造方法は第３の実施形態と同等である。
【００９９】
（第５の実施形態）
本実施形態が第４の実施形態と異なる点は、図２４に示すように、貫通孔が形成されるパッド領域のシリコン基板の表面にはダミーゲート電極１４０は形成するが、ダミーＳＴＩは形成しないことにある。
【０１００】
本実施形態でも、ステップＳ７の貫通孔１００を形成するときのエッチング工程で、絶縁膜２２に山谷構造を形成でき、貫通電極の貫通孔底面の全面ではなく、その一部をパッド電極と接続することができる。それ以外の製造方法は第３の実施形態と同等である。
【０１０１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、第１−第５の実施形態では、カメラモジュールを含む半導体装置について説明したが、本発明は、他の貫通電極を用いたモジュールを含む半導体装置にも適用できる。
【０１０２】
また、図３では、内部電極（電極パッド）２６の下面の一部が露出するように、保護用内部電極（保護用電極パッド）３７を設けたが、図２５に示すように、内部電極２６の下面の全体に保護用内部電極３７を設けても構わない。
【０１０３】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１０４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【０１０５】
１０…シリコン基板（ウェハ）、１１…素子分離絶縁膜、１２…撮像素子、１３…層間絶縁膜、１４…配線、１５…パッシベーション膜、１６…ベース層、１７…カラーフィルタ、１８…オーバーコート、１９…マイクロレンズ、２０…空洞、２１…ガラス基板、２２…絶縁膜、２３…貫通電極、２４…ソルダーレジスト、２５…ハンダボール、２６…内部電極（電極パッド）、２６…内部電極、３７，３８…保護用内部電極（保護用電極パッド、保護電極）、２７…素子面電極、２８…コンタクトプラグ、２９…スチレン系樹脂層、３０…パッド開口部、３１，３２…接着層、３３…ＩＲガラス、３４…接着層、３５…遮光兼電磁シールド、３６…接着層、４０…撮像レンズ、４１…空洞、５１…開口部、６３…レジストパターン、１００…貫通孔、１４０…ダミーゲート電極、１５０…アクティブエリア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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