(57)【要約】【課題】演算回路の検証を容易にし、且つ所要時間の短縮を図る。【解決手段】検証対象の演算回路３１を表す回路記述から、配線を表す“ｗｉｒｅ”等の記述を、内部信号を表す記述として抽出し（ステップＳ１１）、これに基づき演算回路３１の内部信号の配線と選択回路３２の入力端子とを接続して、選択回路３２が接続された演算回路３１を表す回路記述を生成する（ステップＳ１２）。生成した回路記述をもとに、選択回路３２が接続された演算回路３１を半導体集積回路７ａに構築する（ステップＳ１４）。また、選択回路３２の入力端子とこれに接続された内部信号の配線との対応を表すマッピングデータを生成し表示する（ステップＳ１３）。設計者が、マッピングデータを参照し、所望の内部信号に対応するアドレスを選択回路３２に対して指定することで、指定した内部信号が選択され半導体集積回路７ａの出力端子から出力される。【選択図】          図６
2011022893.tif 000002
【特許請求の範囲】
【請求項１】
演算回路を構築することの可能なプログラマブル素子と、
検証対象の演算回路である被検証回路を表す回路記述を記憶する回路記述記憶手段と、
当該回路記述記憶手段で記憶する回路記述から、前記被検証回路の内部信号に関連する関連情報を抽出する関連情報抽出手段と、
前記被検証回路の内部信号を外部に出力するための出力回路を前記被検証回路に接続した出力回路付き演算回路を表す回路記述を、前記関連情報抽出手段で抽出した関連情報に基づき生成する回路記述生成手段と、
当該回路記述生成手段で生成された前記出力回路付き演算回路を表す回路記述をもとに前記プログラマブル素子に前記出力回路付き演算回路を構築して前記被検証回路の検証を行なう検証手段と、を備え、
前記出力回路は、前記プログラマブル素子に構築された前記被検証回路の内部信号を、前記プログラマブル素子の出力端子から外部に出力することを特徴とする演算回路の検証システム。
【請求項２】
前記回路記述生成手段は、
前記出力回路から出力させるべき内部信号をシリアル信号に変換するシリアル変換回路を前記出力回路に備え且つ前記シリアル変換回路の出力側が前記プログラマブル素子の出力端子に接続された前記出力回路付き演算回路を表す回路記述を生成し、
前記プログラマブル素子の出力端子から出力される前記シリアル信号が入力され、このシリアル信号をパラレル信号に変換するパラレル変換手段を備えることを特徴とする請求項１記載の演算回路の検証システム。
【請求項３】
前記回路記述生成手段は、
入力される複数の内部信号のうち指定された内部信号を選択し、選択された内部信号のみを外部に出力する選択回路を前記出力回路に備え且つ前記選択回路と前記内部信号の配線とが接続された前記出力回路付き演算回路を表す回路記述を生成し、
前記選択回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを、前記出力回路付き演算回路を表す回路記述に基づき生成しこれを表示手段に表示するマッピングデータ生成手段と、
前記マッピングデータに記載されている内部信号のうちの何れかを、前記選択回路で選択すべき内部信号として指定する入力手段と、
前記選択回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定する選択信号指定手段と、を備えることを特徴とする請求項１又は請求項２記載の演算回路の検証システム。
【請求項４】
前記回路記述生成手段は、
入力される内部信号をシリアル信号に変換するシリアル変換回路と、
入力される内部信号のうち指定された内部信号を選択し、選択した内部信号をパラレル信号として出力するパラレル出力回路と、を前記出力回路に備え、
前記シリアル変換回路及び前記パラレル出力回路と前記内部信号の配線とが接続され、さらに、前記シリアル変換回路の出力側が前記プログラマブル素子の出力端子に接続され且つ前記パラレル出力回路の出力側が前記内部信号毎に、前記プログラマブル素子の異なる出力端子に接続された前記出力回路付き演算回路を表す回路記述を生成し、
前記パラレル出力回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを、前記出力回路付き演算回路を表す回路記述に基づき生成しこれを表示手段に表示するマッピングデータ生成手段と、
前記マッピングデータに記載されている内部信号のうちの何れかを、前記パラレル出力回路で選択すべき内部信号として指定する入力手段と、
前記パラレル出力回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定する選択信号指定手段と、
前記プログラマブル素子の出力端子から出力される前記シリアル信号が入力され、このシリアル信号をパラレル信号に変換するパラレル変換手段と、を備えることを特徴とする請求項１記載の演算回路の検証システム。
【請求項５】
前記シリアル変換回路は、入力される内部信号のうち指定された内部信号を選択して当該内部信号をシリアル信号に変換し、
前記マッピングデータ生成手段は、前記パラレル出力回路の入力端子と当該入力端子に入力される内部信号との対応及び、前記シリアル変換回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを生成し、
前記入力手段は、前記マッピングデータに記載されている内部信号のうちの何れかを、前記シリアル変換回路及び前記パラレル出力回路で選択すべき内部信号として指定可能に構成され、
前記選択信号指定手段は、前記シリアル変換回路及び前記パラレル出力回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定することを特徴とする請求項４記載の演算回路の検証システム。
【請求項６】
前記パラレル出力回路と接続されるプログラマブル素子の出力端子のそれぞれと接続される測定端子を有し、
前記入力手段は、前記パラレル出力回路で選択すべき内部信号を前記測定端子のチャネル番号と共に指定可能に構成され、
前記パラレル出力回路は、前記入力手段で指定されたチャネル番号の測定端子と対応する前記プログラマブル素子の出力端子に、指定された内部信号を出力することを特徴とする請求項４又は請求項５記載の演算回路の検証システム。
【請求項７】
前記パラレル変換手段の出力端子のそれぞれと接続される測定端子を有し、
前記入力手段は、前記シリアル変換回路で選択すべき内部信号を前記測定端子のチャネル番号と共に指定可能に構成され、
前記シリアル変換回路は、予め設定した前記シリアル信号における内部信号の並び順と前記測定端子の各チャネル番号に入力される内部信号との関係に基づき、前記入力手段で指定された内部信号を、指定された前記測定端子のチャネル番号に入力させる並び順で、前記内部信号をシリアル信号に変換することを特徴とする請求項５又は請求項６記載の演算回路の検証システム。
【請求項８】
前記マッピングデータ生成手段は、
前記関連情報抽出手段で抽出された前記関連情報に記述されている前記内部信号を特定する記述と前記内部信号が属する回路を特定する記述とを、前記マッピングデータに記載する内部信号を特定する情報として用いることを特徴とする請求項３から請求項７の何れか１項に記載の演算回路の検証システム。
【請求項９】
回路記述記憶手段に記憶されている、検証対象の演算回路である被検証回路を表す回路記述から、前記被検証回路の内部信号に関連する関連情報を抽出する関連情報抽出処理と、
前記被検証回路の内部信号を外部に出力するための出力回路を前記被検証回路に接続した出力回路付き演算回路を表す回路記述を、前記関連情報に基づき生成する回路記述生成処理と、
前記出力回路付き演算回路を表す回路記述をもとに、前記出力回路付き演算回路を前記プログラマブル素子に構築して前記被検証回路の検証を行なう検証処理と、を行い、
前記プログラマブル素子に構築された前記被検証回路の内部信号を、前記プログラマブル素子の出力端子から外部に出力することを特徴とする演算回路の検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を構成する演算回路の検証を行なう検証システム及び検証方法に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Field Programmable Gate Array）といった半導体集積回路の設計は、例えば、図２７に示すように、論理回路やレジスタの位置や、クロックを明確に定義し、クロックによる同期を図る等、ハードウェアに特有の概念を意識したＲＴＬ（Register Transfer Level；レジスタ転送レベル）で回路を表す、ＲＴＬ回路記述を用いて行なわれている。
【０００３】
そして、図２８に示すように、論理合成ツールといった変換ツール５０１を用いて、ＲＴＬ回路記述を論理合成することで、図２９に示すゲートレベルの回路を生成し、このゲートレベルの回路をもとに、変換ツールに含まれている配線ツールを用いることで、回路のネットリストを作成する。そして、このネットリストを半導体集積回路に書き込むことで、所望の演算回路を構築できるようになっている。
【０００４】
このようにして半導体集積回路に構築した演算回路に対し、この演算回路が正しく動作することを検証するために、半導体集積回路にテスト用の信号を入力しその出力を測定することで、出力信号が正しいかどうかを確認する場合、入力信号に対して正しい出力信号を得ることができれば問題ないが、正しい出力信号を得ることができない場合には、演算回路の途中過程を測定しながら、どこで演算が間違っているかを調べることになる。
【０００５】
また、出力信号が正しい場合であってもその演算過程が本当に正しいかを判断しなければならない場合があり、この場合も演算回路の途中過程を測定していくことになる。
このように演算回路の途中過程を測定する場合、これを想定して途中過程を測定するための回路を予め設けることが考えられる。しかしながら、半導体集積回路の入出力端子の数には限りがあり、演算回路の途中信号を全て出力端子に出力させるよう構成することは物理的に困難である。
【０００６】
また、半導体集積回路の出力端子に異なる途中信号を割りつけたＲＴＬ回路記述を複数作成しておき、これを半導体集積回路に書き込んでは測定し、また、違う途中信号が出力端子に割りつけられたＲＴＬ回路記述を半導体集積回路に書き込んでは測定するといった作業を繰り返し行なうことにより、どこで演算が間違っているかを判断する方法も考えられる。しかしながら、この場合、異なる途中信号を割りつけた複数のＲＴＬ回路記述を作成しなければならず、複数のＲＴＬ回路記述を作成するための作成時間や複数のＲＴＬ回路記述を半導体集積回路に書き込むための時間を要することになる。
【０００７】
このため、図３０に示すような回路５０２を、半導体集積回路に構築する方法が提案されている（例えば、特許文献１参照）。
この図３０に示す回路５０２は、マルチプレクサＭＵＸ等で構成される選択回路５１１を設け、この選択回路５１１に検証対象の演算回路５１２の内部信号（すなわち、途中信号）を入力し、前記選択回路５１１に対し、選択するべき内部信号を外部からアドレス設定器５１３を介して設定することで、選択回路５１１に入力された内部信号の中から所望の内部信号を外部に出力できるようになっている。
【０００８】
ここで、アドレス設定器５１３は、選択回路５１１を構成する各マルチプレクサＭＵＸに対応したアドレスを設定するようになっている。例えば、アドレス設定器５１３のアドレス設定領域は複数の領域に分割され、“マルチプレクサＭＵＸ０”に対するアドレス指定を行なう領域、“マルチプレクサＭＵＸ１”に対するアドレス指定を行なう領域、…、“マルチプレクサＭＵＸ１２７”に対してアドレス指定を行なう領域がそれぞれ設けられている。
【０００９】
例えば、アドレス設定器において“マルチプレクサＭＵＸ１２７”に対してアドレス指定を行なう領域においてそのアドレスを変更すると、“マルチプレクサＭＵＸ１２７”から出力される内部信号を変更できるようになっている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−９７１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、上述のように、選択回路５１１によって所望の内部信号を選択して出力させるように構成する場合、選択回路５１１に全ての内部信号を入力させる必要がある。そのため、図３１に示すような、選択回路５１１の入力端子を特定する出力ビット位置とこの出力ビット位置に接続すべき観測信号名との対応を表す出力信号設定記述５０３を設計者が作成し、図３２に示すように、検証対象の演算回路５１２を表す回路記述５０４と出力信号設定記述５０３とを変換ツール５０１に入力することで、内部信号の配線と選択回路５１１とを接続することになる。
【００１２】
ここで、選択回路５１１に内部信号を入力させるためには、上記のように出力信号設定記述５０３が必要となる。このため、外部に出力したい内部信号が数１０本、或いは数１００本ある場合には、出力信号設定記述５０３の作成に多くの時間が必要であると共に、記述間違いによって誤った信号が選択されて正しく検証を行なうことができなかったり、この記述間違いを正しく訂正するためのデバッグ作業を行なわなければならなかったり等といった、無駄な設計時間が発生する可能性がある。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、半導体集積回路を構成する演算回路の内部信号を容易に抽出し検証作業を短時間で行なうことの可能な演算回路の検証システム及び演算回路の検証方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の請求項１に係る演算回路の検証システムは、演算回路を構築することの可能なプログラマブル素子と、検証対象の演算回路である被検証回路を表す回路記述を記憶する回路記述記憶手段と、当該回路記述記憶手段で記憶する回路記述から、前記被検証回路の内部信号に関連する関連情報を抽出する関連情報抽出手段と、前記被検証回路の内部信号を外部に出力するための出力回路を前記被検証回路に接続した出力回路付き演算回路を表す回路記述を、前記関連情報抽出手段で抽出した関連情報に基づき生成する回路記述生成手段と、当該回路記述生成手段で生成された前記出力回路付き演算回路を表す回路記述をもとに前記プログラマブル素子に前記出力回路付き演算回路を構築して前記被検証回路の検証を行なう検証手段と、を備え、前記出力回路は、前記プログラマブル素子に構築された前記被検証回路の内部信号を、前記プログラマブル素子の出力端子から外部に出力することを特徴としている。
【００１４】
また、請求項２に係る演算回路の検証システムは、前記回路記述生成手段は、前記出力回路から出力させるべき内部信号をシリアル信号に変換するシリアル変換回路を前記出力回路に備え且つ前記シリアル変換回路の出力側が前記プログラマブル素子の出力端子に接続された前記出力回路付き演算回路を表す回路記述を生成し、前記プログラマブル素子の出力端子から出力される前記シリアル信号が入力され、このシリアル信号をパラレル信号に変換するパラレル変換手段を備えることを特徴としている。
【００１５】
また、請求項３に係る演算回路の検証システムは、前記回路記述生成手段は、入力される複数の内部信号のうち指定された内部信号を選択し、選択された内部信号のみを外部に出力する選択回路を前記出力回路に備え且つ前記選択回路と前記内部信号の配線とが接続された前記出力回路付き演算回路を表す回路記述を生成し、前記選択回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを、前記出力回路付き演算回路を表す回路記述に基づき生成しこれを表示手段に表示するマッピングデータ生成手段と、前記マッピングデータに記載されている内部信号のうちの何れかを、前記選択回路で選択すべき内部信号として指定する入力手段と、前記選択回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定する選択信号指定手段と、を備えることを特徴としている。
【００１６】
さらに、請求項４に係る演算回路の検証システムは、前記回路記述生成手段は、入力される内部信号をシリアル信号に変換するシリアル変換回路と、入力される内部信号のうち指定された内部信号を選択し、選択した内部信号をパラレル信号として出力するパラレル出力回路と、を前記出力回路に備え、前記シリアル変換回路及び前記パラレル出力回路と前記内部信号の配線とが接続され、さらに、前記シリアル変換回路の出力側が前記プログラマブル素子の出力端子に接続され且つ前記パラレル出力回路の出力側が前記内部信号毎に、前記プログラマブル素子の異なる出力端子に接続された前記出力回路付き演算回路を表す回路記述を生成し、前記パラレル出力回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを、前記出力回路付き演算回路を表す回路記述に基づき生成しこれを表示手段に表示するマッピングデータ生成手段と、前記マッピングデータに記載されている内部信号のうちの何れかを、前記パラレル出力回路で選択すべき内部信号として指定する入力手段と、前記パラレル出力回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定する選択信号指定手段と、前記プログラマブル素子の出力端子から出力される前記シリアル信号が入力され、このシリアル信号をパラレル信号に変換するパラレル変換手段と、を備えることを特徴としている。
【００１７】
また、請求項５に係る演算回路の検証システムは、前記シリアル変換回路は、入力される内部信号のうち指定された内部信号を選択して当該内部信号をシリアル信号に変換し、前記マッピングデータ生成手段は、前記パラレル出力回路の入力端子と当該入力端子に入力される内部信号との対応及び、前記シリアル変換回路の入力端子と当該入力端子に入力される前記内部信号との対応を表すマッピングデータを生成し、前記入力手段は、前記マッピングデータに記載されている内部信号のうちの何れかを、前記シリアル変換回路及び前記パラレル出力回路で選択すべき内部信号として指定可能に構成され、前記選択信号指定手段は、前記シリアル変換回路及び前記パラレル出力回路に対し、前記入力手段で指定された内部信号を選択すべき内部信号として指定することを特徴としている。
【００１８】
さらにまた、請求項６に係る演算回路の検証システムは、前記パラレル出力回路と接続されるプログラマブル素子の出力端子のそれぞれと接続される測定端子を有し、前記入力手段は、前記パラレル出力回路で選択すべき内部信号を前記測定端子のチャネル番号と共に指定可能に構成され、前記パラレル出力回路は、前記入力手段で指定されたチャネル番号の測定端子と対応する前記プログラマブル素子の出力端子に、指定された内部信号を出力することを特徴としている。
【００１９】
またさらに、請求項７に係る演算回路の検証システムは、前記パラレル変換手段の出力端子のそれぞれと接続される測定端子を有し、前記入力手段は、前記シリアル変換回路で選択すべき内部信号を前記測定端子のチャネル番号と共に指定可能に構成され、前記シリアル変換回路は、予め設定した前記シリアル信号における内部信号の並び順と前記測定端子の各チャネル番号に入力される内部信号との関係に基づき、前記入力手段で指定された内部信号を、指定された前記測定端子のチャネル番号に入力させる並び順で、前記内部信号をシリアル信号に変換することを特徴としている。
さらに、請求項８に係る演算回路の検証システムは、前記マッピングデータ生成手段は、前記関連情報抽出手段で抽出された前記関連情報に記述されている前記内部信号を特定する記述と前記内部信号が属する回路を特定する記述とを、前記マッピングデータに記載する内部信号を特定する情報として用いることを特徴としている。
【００２０】
また、本発明の請求項９に係る演算回路の検証方法は、回路記述記憶手段に記憶されている、検証対象の演算回路である被検証回路を表す回路記述から、前記被検証回路の内部信号に関連する関連情報を抽出する関連情報抽出処理と、前記被検証回路の内部信号を外部に出力するための出力回路を前記被検証回路に接続した出力回路付き演算回路を表す回路記述を、前記関連情報に基づき生成する回路記述生成処理と、前記出力回路付き演算回路を表す回路記述をもとに、前記出力回路付き演算回路を前記プログラマブル素子に構築して前記被検証回路の検証を行なう検証処理と、を行い、前記プログラマブル素子に構築された前記被検証回路の内部信号を、前記プログラマブル素子の出力端子から外部に出力することを特徴としている。
【発明の効果】
【００２１】
本発明によれば、検証対象の演算回路である被検証回路を表す回路記述から、被検証回路の内部信号に関連する関連情報を抽出し、抽出した関連情報をもとに、被検証回路の内部信号を外部に出力するための出力回路を被検証回路に接続した出力回路付き演算回路を表す回路記述を自動的に生成し、これをプログラマブル素子に書き込むようにしたため、被検証回路を表す回路記述を作成するだけで、被検証回路の内部信号をプログラマブル素子の外部に出力することの可能な出力回路付き演算回路をプログラマブル素子に自動的に構築することができる。したがって、設計者が被検証回路を表す回路記述を作成してから、この被検証回路に対して検証を開始するまでの所要時間を短縮することができ、結果的に検証に要する所要時間を短縮することができる。
【００２２】
特に、内部信号をシリアル信号に変換して外部に出力するようにしたため、例えば、プログラマブル素子に、検証用に使用可能な出力端子が１つしかない場合であっても、１つの出力端子から異なる種類の複数の内部信号を出力させることができる。したがって、複数の内部信号を同時に観測することができるため、結果的に、検証に要する所要時間も短縮することができる。
【図面の簡単な説明】
【００２３】
【図１】検証システムの一例を示す概略構成図である。
【図２】第１の実施の形態における変換処理部の構成を示すブロック図である。
【図３】第１の実施の形態の動作説明に供するフローチャートである。
【図４】検証対象の演算回路を表す回路記述の一例である。
【図５】検証対象の演算回路の一例を示すゲートレベルの回路である。
【図６】第１の実施の形態における変換処理部での処理手順の一例を示すフローチャートである。
【図７】内部信号を表す記述の一例である。
【図８】半導体集積回路に構築される選択回路が接続された検証対象の演算回路の一例である。
【図９】検証対象の演算回路と選択回路との接続方法を説明するための回路記述である。
【図１０】第１の実施の形態におけるマッピングデータの一例である。
【図１１】第２の実施の形態における変換処理部の構成を示すブロック図である。
【図１２】抽出データ選択画面の一例である。
【図１３】半導体集積回路に構築される選択回路が接続された検証対象の演算回路の一例である。
【図１４】第２の実施の形態の動作説明に供するフローチャートである。
【図１５】第２の実施の形態における変換処理部での処理手順の一例を示すフローチャートである。
【図１６】第２の実施の形態におけるマッピングデータの一例である。
【図１７】第３の実施の形態における検証システムの一例を示す概略構成図である。
【図１８】半導体集積回路に構築される変換回路が接続された検証対象の演算回路及びパラレル変換回路の一例である。
【図１９】第３の実施の形態における演算処理装置の概略構成図である。
【図２０】検証対象の演算回路を表す回路記述の一例である。
【図２１】出力チャネル設定画面の一例である。
【図２２】第３の実施の形態の動作説明に供するフローチャートである。
【図２３】第３の実施の形態における変換処理部での処理手順の一例を示すフローチャートである。
【図２４】第４の実施の形態における演算処理装置の概略構成図である。
【図２５】半導体集積回路に構築される変換回路が接続された検証対象の演算回路及びパラレル変換回路の一例である。
【図２６】第４の実施の形態における出力チャネル設定画面の一例である。
【図２７】回路モジュールｔｅｓｔ＿ｃｉｒを表す回路記述の一例である。
【図２８】従来の検証手順を説明するための説明図である。
【図２９】回路モジュールｔｅｓｔ＿ｃｉｒを表すゲートレベルの回路である。
【図３０】従来の検証方法を説明するための回路図である。
【図３１】従来の検証方法を説明するための出力信号設定記述である。
【図３２】従来の検証方法を説明するための説明図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明を適用した検証システム１００の一例を示す概略構成図である。
図１において、１は検証対象の演算回路に対する検証を行なう検証ツール、３は検証対象の演算回路の内部信号を観測するためのロジックアナライザ等の観測装置、７は検証対象の演算回路が搭載される制御装置である。
検証ツール１は、パーソナルコンピュータ等で構成され、演算処理装置１ａと、キーボード、マウス等の入力装置１ｂと、記憶装置１ｃと、ＣＲＴ等の表示装置１ｄと、を備える。記憶装置１ｃには、入力装置１ｂから入力された検証対象の演算回路を表す回路記述が記憶される領域、また、後述の書き込み用回路記述等、演算回路の検証を行なう過程で生成される各種情報を格納する作業領域等が形成されると共に、演算回路の検証を行なうためのプログラム等、演算回路の検証を行なうために必要な各種情報が格納されている。
【００２５】
演算処理装置１ａは、記憶装置１ｃに記憶された検証対象の演算回路の回路記述をもとに、内部信号を外部に出力するための選択回路が接続された検証対象の演算回路を表す回路記述を生成し、これを論理合成しネットリストを生成する変換処理部１０１と、制御装置７に搭載される検証対象の演算回路に対してテストパターン等を入力する検証処理部１０２と、を備える。
【００２６】
図２は、図１の変換処理部１０１の詳細を示すブロック図である。
変換処理部１０１は、選択回路接続部１１と、変換部１２と、マッピングデータ生成部１３と、を備える。
選択回路接続部１１は、検証対象の演算回路に選択回路を接続する。この選択回路は、例えば、後述の図８に示すように、検証対象の演算回路３１の各内部信号から指定された信号を選択するための複数のマルチプレクサ４１、４２と、これらマルチプレクサ４１、４２に対して何れの信号を選択するかを指示するためアドレス設定器４３とで構成され、検証対象の演算回路３１の各内部信号に対応する配線がマルチプレクサ４１の各入力端子に接続される。
【００２７】
選択回路接続部１１は、検証対象の演算回路３１の回路記述から内部信号を表す記述を抽出してこれに基づき内部信号の配線を検出し、検出した配線と選択回路の入力端子とを接続する回路記述を生成し、選択回路の入力端子と内部信号の配線との接続を表す回路記述及び選択回路の出力と後述の半導体集積回路７ａの出力端子との接続を表す回路記述を含む選択回路を表す回路記述と、検証対象の演算回路の回路記述と、からなる回路記述（以下、書き込み用回路記述という。）を生成する。
【００２８】
変換部１２は、選択回路接続部１１で生成された書き込み用回路記述に対し論理合成等を行なってネットリストを生成し、これを半導体集積回路７ａに書き込む。
マッピングデータ生成部１３は、選択回路接続部１１で検出された内部信号の配線と選択回路の入力端子との関係を表すマッピングデータを生成する。例えば、検出した配線が属する回路名及び配線を流れる信号の信号名を、検証対象の演算回路を表す回路記述から抽出し、信号名及び属する回路名を表す記述と、各信号名に対応する配線が接続された選択回路の入力端子を表すアドレスとを対応付ける。
【００２９】
そして、各内部信号についてその接続先の選択回路の入力端子を対応付けたならば、このマッピングデータを表示装置１ｄに表示する。
図１に戻って、制御装置７には、検証対象の演算回路３１が構築される、ＦＰＧＡ、或いはＣＰＬＤ（Complex Programmable Logic Device）等の演算回路を書き込み可能な半導体集積回路７ａが搭載され、制御装置７は、半導体集積回路７ａに構築される演算回路３１を用いて、例えば、インバータ等の図示しない周辺装置の制御といった所定の処理を行なう。
【００３０】
次に、第１の実施の形態の動作を、図３のフローチャートを伴って説明する。
今、図４に示す回路記述で表される演算回路３１の検証を行なうものとする。なお、図５は、検証対象の演算回路３１をゲートレベルの回路で表したものである。
設計者は、まず、所望の演算回路３１を表す回路記述を作成する（ステップＳ１）。
このとき、所望の演算回路３１を表す回路記述にさらに、図４にｍ１で示す“ｓｅｌｅｃｔ（）”という、回路モジュールを表す記述を追加する。
【００３１】
なお、図４において、“ｔｅｓｔ＿ｃｉｒ１”、“ｔｅｓｔ＿ｃｉｒ２”は、図２７の回路記述で表される回路モジュール“ｔｅｓｔ＿ｃｉｒ”であり、図２９に示すゲートレベルの回路で表される。
また、演算回路３１は、図４にｍ２で示す“ｉｎｐｕｔ”宣言及び“ｏｕｔｐｕｔ”宣言で規定されているように、入力信号“ｉｎ１、ｉｎ２、ｉｎ３、ｃｌｋｉｎ”及び、出力信号“ｏｕｔ１、ｏｕｔ２”を有している。
なお、図４は、ハードウェア記述言語Ｖｅｒｉｌｏｇ−ＨＤＬを用いて記述したものである。
【００３２】
所望の演算回路３１を表す回路記述に回路モジュール“ｓｅｌｅｃｔ（）”を表す記述が追加された回路記述Ｍ１（図４）は、設計者が、検証ツール１の入力装置１ｂを操作すること等により、演算処理装置１ａに入力されると、記憶装置１ｃに格納される。
演算処理装置１ａは、記憶装置１ｃに格納された回路記述Ｍ１を参照し、“ｓｅｌｅｃｔ（）”が記載されている場合には、検証対象の演算回路３１に選択回路を接続する。そして、選択回路が接続された、検証対象の演算回路を表すネットリストを生成する。また、選択回路と検証対象の演算回路の内部信号の配線との対応を表すマッピングデータを生成する（ステップＳ２）。
【００３３】
そして、ネットリストを、半導体集積回路７ａに書き込み、また、マッピングデータを表示装置１ｄに表示する（ステップＳ３）。
上記処理を、演算処理装置１ａでは、具体的には図６に示す手順で行なう。すなわち、まず、図４の検証対象の演算回路３１を表す回路記述Ｍ１及び演算回路３１に含まれる回路モジュールを表す図２７の回路記述において、“ｗｉｒｅ”宣言及び“ｒｅｇ”宣言で規定される信号を表す記述を検索し、これを、内部信号として抽出する（ステップＳ１１）。
【００３４】
図４及び図２７の場合、図７に示すように、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”から、“ｗｉｒｅ  ｘ”、“ｗｉｒｅ  ｙ”、“ｗｉｒｅ  ｚ”、“ｒｅｇ  ｑ”が抽出され、回路モジュール“ｔｅｓｔ＿ｃｉｒ２”から、“ｗｉｒｅ  ｘ”、“ｗｉｒｅ  ｙ”、“ｗｉｒｅ  ｚ”、“ｒｅｇ  ｑ”が抽出される。
ここで、ハードウェア記述言語Ｖｅｒｉｌｏｇ−ＨＤＬでは、ＲＴＬ回路記述の中では、信号のデータタイプを大きくわけて“ｗｉｒｅ”と“ｒｅｇ”とに分類している。つまり、配線は、“ｗｉｒｅ”宣言という形で記述され、レジスタ（データを保持する機能を有する構成要素を表す）の出力は、“ｒｅｇ”宣言という形で記述される。
【００３５】
したがって、“ｗｉｒｅ”及び“ｒｅｇ”宣言で規定される配線すなわち信号は、内部信号を表すことになる。
つまり、図４及び図２７で表される回路記述の場合には、図７に示すように、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”には、内部信号として“ｘ”、“ｙ”、“ｚ”、“ｑ”が存在し、回路モジュール“ｔｅｓｔ＿ｃｉｒ２”には、“ｘ”、“ｙ”、“ｚ”、“ｑ”が存在することがわかる。
【００３６】
次に、図８に示すように、選択回路３２を、検証対象の演算回路３１に接続し、この選択回路３２に、抽出された内部信号の配線が接続された回路を表す回路記述を生成する（図６  ステップＳ１２）。
ここで、選択回路３２は、図８に示すように、例えば、検証対象の演算回路３１の各内部信号が入力される内部信号入力用の複数のマルチプレクサＭＵＸ４１と、複数のマルチプレクサ４１のうちの１つを選択する切り換え用のマルチプレクサ４２と、各マルチプレクサに対し、選択すべき内部信号のアドレスを指定するためのアドレス設定器４３とを備える。
そして、選択回路３２を表す回路記述は、これらマルチプレクサ４１とマルチプレクサ４２との接続、アドレス設定器４３と各マルチプレクサ４１及び４２との接続、さらにマルチプレクサ４２と半導体集積回路７ａの出力端子ｔとの接続を表す回路記述から構成される。
【００３７】
前記アドレス設定器４３は、内部信号入力用のマルチプレクサ４１の入力端子を、例えば５ビットのアドレスで管理し、最下位ビット及び下位２ビット目の２ビットにより各マルチプレクサ４１の入力端子を特定し、上位３ビットによりマルチプレクサ４１を特定している。例えば、アドレス“００００１”は、１番目のマルチプレクサ４１ａの１番目の入力端子を特定し、アドレス“００００２”は、１番目のマルチプレクサ４１ａの２番目の入力端子を特定する。また、アドレス“００１０１”は２番目のマルチプレクサ４１ｂの１番目の入力端子を特定し、アドレス“００１０２”は２番目のマルチプレクサ４１ｂの２番目の入力端子を特定する。
【００３８】
そして、各内部信号の配線と選択回路３２とを接続する場合には、例えば、図７に示す、抽出した内部信号のうち、まず、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｘの配線を選択回路３２のアドレス“００００１”を持つ入力端子に接続し、信号ｙの配線を選択回路３２のアドレス“００００２”を持つ入力端子に接続する。以後同様にして、図４及び図２７の回路記述における、内部信号を表す記述の記載順序にしたがって、選択回路３２のアドレス“００００３”から順に、各信号の配線とアドレスとを接続する。そして、回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の各信号についても同様に接続を行なう。
【００３９】
例えば、図９（ａ）に示すように、図４の検証対象の演算回路３１を表す回路記述に対し、ｍ１１に示す選択回路３２の配線を表す記述、ｍ１２に示す回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｘ，ｙ，ｚ，ｑと選択回路３２の配線との対応を表す記述、ｍ１３に示す回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の信号ｘ，ｙ，ｚ，ｑと選択回路３２の配線との対応を表す記述、及びｍ１４に示す選択回路モジュールｓｅｌｅｃｔの配線を表す記述、とを自動的に追加記述する。なお、選択回路３２の配線名“ｄｔ１〜ｄｔ４”、“ｄｔ１１〜ｄｔ１４”は、抽出した内部信号が属する回路モジュール毎にその内部信号の数に応じて“ｄｔ１”又は“ｄｔ１１”から順に自動的に設定する。
【００４０】
また、図９（ｂ）に示すように、図２７の回路モジュール“ｔｅｓｔ＿ｃｉｒ”を表す回路記述に対し、ｍ２１に示す、抽出した内部信号ｘ，ｙ，ｚ，ｑは、回路モジュール“ｔｅｓｔ＿ｃｉｒ”の入出力信号であることを表す記述及び、ｍ２２に示す、抽出した内部信号ｘ，ｙ，ｚ，ｑは出力信号であることを表す記述を自動的に追加記述する。
そして、選択回路３２のマルチプレクサ４１ａの入出力端子のアドレスの若い順に、信号名“ｄｔ１〜ｄｔ５”を対応付け、また、マルチプレクサ４１ｂの入出力端子のアドレスの若い順に、信号名“ｄｔ１１〜ｄｔ１５”を対応付けておくことによって、回路モジュール毎に、対応するマルチプレクサに各回路モジュールの内部信号の配線が接続された回路を表す回路記述（以後、書き込み用回路記述という）が生成されることになる。
【００４１】
なお、演算回路３１の内部信号に対応する配線と選択回路３２とを接続した、選択回路３２が接続された演算回路３１を表す回路記述を自動的に生成する方法は、上記に限るものではなく、演算回路３１の内部信号を選択回路３２から出力するようにした回路を表す回路記述を得ることができればどのような手順で生成してもよい。
そして、選択回路３２の入力端子を特定するためのアドレスと、この入力端子に入力される信号（内部信号）との対応付けを行い、図１０に示すマッピングデータを作成する（ステップＳ１３）。
【００４２】
すなわち、選択回路３２の入力端子を特定するアドレスと、このアドレスで特定される入力端子に接続される配線の信号名と、を対応付ける。図８に示すように接続された、選択回路３２の入力端子とこの入力端子に接続される配線との対応にしたがって、例えば図１０に示すように、アドレス“００００１”と、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｘとを対応付け、同様に、アドレス“００００２”と回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｙとを対応付け、…、というように、順次接続にしたがって対応付けを行なう。そして、生成したマッピングデータを表示装置１ｄに出力する。
【００４３】
続いて、この選択回路３２が接続された演算回路３１を表す書き込み用回路記述を、論理合成してネットリストを生成する（ステップＳ１４）。
このネットリストを半導体集積回路７ａに書き込むことによって、図８に示すように、検証対象の演算回路３１とこの演算回路３１に接続された選択回路３２とが半導体集積回路７ａに構築されることになる。
【００４４】
以上により、半導体集積回路７ａへの、選択回路３２が接続された検証対象の演算回路３１の書き込みが終了すると、次に、設計者は、検証ツール１の入力装置１ｂを操作し、この演算回路３１を検証するための例えば予め設定したテストパターンを入力し、これを半導体集積回路７ａに入力する。
また、設計者は、入力装置１ｂを操作し、図１０に示すマッピングデータを参照し、出力させたい内部信号に対応するアドレスを指定する。
【００４５】
例えば、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｘを出力させる場合には、アドレス“００００１”を指定する。
指定されたアドレス“００００１”は、図８に示す選択回路３２のアドレス設定器４３に入力され、アドレス設定器４３では、選択すべき内部信号としてアドレス“００００１”を指定する。これによって、該当する１番目のマルチプレクサ４１ａが、１番目の入力端子に入力される内部信号を選択する。このため、アドレス“００００１”への入力信号が、マルチプレクサ４２を介して半導体集積回路７ａの出力端子ｔから出力され、観測装置３に表示される。
【００４６】
設計者は観測装置３の表示画面を参照することにより、選択回路３２のアドレス“００００１”の入力端子に入力される信号、すなわち、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号ｘの状態を認識することができる。
同様に、例えば回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の信号ｚを出力させる場合には、図１０のマッピングデータから特定したアドレス“００１０３”を指定する。
【００４７】
指定されたアドレス“００１０３”は、図８に示す選択回路３２のアドレス設定器４３に入力され、アドレス設定器４３では、選択すべき内部信号としてアドレス“００１０３”を指定する。これによって、該当する２番目のマルチプレクサ４１ｂが、３番目の入力端子に入力される内部信号を選択しこれを出力する。このため、選択された内部信号が、マルチプレクサ４２を介して半導体集積回路７ａの出力端子から出力され、観測装置３に表示される。
【００４８】
以後、同様にして、マッピングデータを参照し、所望の内部信号に該当するアドレスを入力することにより、所望の内部信号を観測装置３に表示させることができる。
ここで、検証対象の演算回路３１に対して自動的に選択回路３２を接続し、この選択回路３２に演算回路３１の内部信号を入力させると共に、選択回路３２の出力を半導体集積回路７ａの出力端子ｔから出力させるように構成したため、設計者は、検証対象の演算回路３１を設計し、その回路記述に選択回路モジュールを表す“ｓｅｌｅｃｔ（）”という記述を追加するだけで、検証を開始することができる。
【００４９】
つまり、例えば図３１に示す出力信号設定記述のような、選択回路３２に演算回路３１の各内部信号を入力するための接続を表す回路記述を設計者自身が作成することなく実現することができるため、演算回路３１の検証に要する処理時間を削減することができると共に、検証を行なうために必要な回路記述の生成に伴う設計者の処理負担を削減することができる。
【００５０】
また、選択回路３２とこの選択回路３２に内部信号を入力するための接続を表す回路記述を設計者自身が記述する必要はなく、検証ツール１により自動的に回路記述を接続するため、演算回路３１を設計してからこの演算回路３１の検証を開始するまでの所要時間を短縮することができる。このため、検証作業を短縮することができすなわち、演算回路３１の設計に要する所要時間をより短縮することができる。
【００５１】
また、出力させたい内部信号が多数ある場合であっても、演算回路３１を表す回路記述から内部信号に関する記述を自動的に抽出して選択回路３２と接続し、且つ、その接続に応じたマッピングデータを自動的に作成しているため、内部信号とその接続先のアドレスとの対応付け誤りなどが生じることを回避することができ、結果的に検証作業に伴う所要時間の短縮を図ることができる。
なお、上記第１の実施の形態においては、選択回路３２では、１つの内部信号のみを外部に出力する場合について説明したが、これに限るものではない。選択回路３２を複数設けることによって、複数の内部信号を同時に出力させるように構成することも可能である。
【００５２】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、上記第１の実施の形態において、検証ツール１の変換処理部１０１の構成が異なること以外は同様であるので、同一部には同一符号を付与し、その詳細な説明は省略する。
第２の実施の形態における変換処理部１０１ａは、図１１に示すように、選択回路接続部１１ａと、変換部１２と、マッピングデータ生成部１３ａと、抽出データ設定部１４とを備える。
【００５３】
この抽出データ設定部１４は、選択回路接続部１１ａで抽出した内部信号を入力し、例えば、図１２に示すように、検証対象の演算回路３１から抽出可能な内部信号の一覧が記載された抽出データ選択画面を、表示装置１ｄに表示する。
また、表示装置１ｄに表示された抽出データ選択画面において、キーボード或いはマウスなどの入力装置１ｂの操作によりカーソルを移動させ、表示されている内部信号の何れかを選択することによって、外部出力すべき信号として指定することができるようになっている。
【００５４】
そして、抽出データ設定部１４は、抽出データ選択画面において、外部出力すべき信号として指定された信号を特定する情報を、選択回路接続部１１ａに出力する。
図１２に示す抽出データ選択画面では、各信号の記述の末尾に、“■”が表示されていればこの信号を抽出データとして選択したことを表し、“□”が表示されていればこの信号を選択していないことを表す。例えば、キーボードやマウスによりカーソルを移動させ、“□”の位置で確定キー操作を行なうことにより、“■”及び“□”を交互に選択できるようになっている。
【００５５】
選択回路接続部１１ａでは、第１の実施の形態における選択回路接続部１１と同様の機能構成を有するが、抽出した内部信号全てを選択回路３２に入力するのではなく、図１３に示すように、抽出データ設定画面において外部出力すべき信号として指定された信号のみを入力するよう選択回路３２を演算回路３１に接続する。
そして、マッピングデータ生成部１３ａでは、外部出力すべき信号として指定された信号と、その接続先の選択回路３２の入力端子との対応を表すマッピングデータを生成する。そして、これを表示装置１ｄに表示する。
【００５６】
次に、上記第２の実施の形態の動作を、図１４のフローチャートを伴って説明する。
今、図４に示す回路記述で表される演算回路３１の検証を行なうものとする。設計者は、所望の演算回路３１を表す回路記述を作成し、さらに、図４のｍ１で示す“ｓｅｌｅｃｔ（）”という回路モジュールを表す記述を追加する（ステップＳ１）。
作成された回路記述Ｍ１は、演算処理装置１ａに入力され記憶装置１ｃに格納される。
【００５７】
演算処理装置１ａは、記憶装置１ｃに格納された回路記述Ｍ１を参照し、“ｓｅｌｅｃｔ（）”ｍ１が記載されている場合には選択回路３２を演算回路３１に接続する。また、検証対象の演算回路３１の内部信号を抽出し、図１２に示す抽出データ選択画面を表示装置１ｄに表示する。そして、この抽出データ選択画面で選択された内部信号の配線と選択回路３２とを接続する回路記述を生成し、これを論理合成して、選択回路３２が接続された検証対象の演算回路３１を表すネットリストを生成する。また、選択回路３２と検証対象の演算回路３１の内部信号の配線との対応を表すマッピングデータを生成する（ステップＳ２ａ）。
【００５８】
そして、生成したネットリストを半導体集積回路７ａに書き込み、また、マッピングデータを表示装置１ｄに表示する（ステップＳ３）。
上記処理を、演算処理装置１ａでは、具体的には図１５に示す手順で行なう。
すなわち、まず、検証対象の演算回路３１を表す図４及び図２７の回路記述から、“ｗｉｒｅ”宣言及び“ｒｅｇ”宣言で宣言される信号を内部信号として抽出する（ステップＳ１１）。
次に、抽出した内部信号を、表示装置１ｄに表示する（ステップＳ２１）。例えば、図１２の抽出データ選択画面に示すように、内部信号が属する回路モジュール毎に、“ｗｉｒｅ”宣言及び“ｒｅｇ”宣言で宣言される信号の記述を表示する。
【００５９】
次いで、ステップＳ２２に移行し、抽出データ選択画面でのカーソル操作等により、設計者により指定された内部信号を特定する。
次いで、ステップＳ１２ａに移行し、選択回路３２を、検証対象の演算回路３１に接続し、この選択回路３２と、ステップＳ２２で抽出すべき内部信号として特定した内部信号に対応する配線とを接続する（ステップＳ１２ａ）。
この接続は、上記第１の実施の形態と同様の手順で行なうが、この第２の実施の形態では、選択すべき内部信号として特定した内部信号に対応する配線のみを、選択回路３２に接続するための記述を追加する。
【００６０】
例えば、図１２の場合には、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号“ｘ”、“ｚ”、“ｑ”と、回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の信号“ｙ”とが“外部出力有り”として設定されているため、これら信号を外部に出力すべき内部信号とし、指定された信号のみを選択回路３２に接続する。
これによって、図１３に示すように、検証対象の演算回路３１に、外部に出力すべき内部信号として指定された、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号“ｘ”、“ｚ”、“ｑ”と、回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の信号“ｙ”とが入力される選択回路３２が接続された回路を表す回路記述が生成されたことになる。
【００６１】
また、選択回路３２の入力端子を特定するためのアドレスと、この入力端子に入力される信号（内部信号）との対応付けを行い、図１６に示す、マッピングデータを作成する（ステップＳ１３）。すなわち、選択回路３２の入力端子を特定するアドレスとこのアドレスで特定される入力端子に接続される配線の信号名及びこの配線が属する回路名を対応付ける。そして、生成したマッピングデータを表示装置１ｄに出力する。
【００６２】
そして、この演算回路３１及び選択回路３２及びその接続を表す回路記述からなる、書き込み用回路記述を論理合成してネットリストを生成する（ステップＳ１４）。
そして、生成したネットリストを半導体集積回路７ａに書き込むことによって、図１３に示すように、検証対象の演算回路３１及び選択回路３２からなる回路が半導体集積回路７ａに構築されることになる。
【００６３】
以上により、半導体集積回路７ａへの、検証対象の演算回路３１の書き込みが終了すると、以後、上記第１の実施の形態と同様に、演算回路３１を検証するためのテストパターンを入力する等を行い、観測装置３の表示から内部信号の状態を把握して演算回路３１の検証を行なう。
このように、この第２の実施の形態においては、検証対象の演算回路３１の全ての内部信号を選択回路３２に入力するのではなく、抽出データ選択画面において指定された内部信号のみを選択回路３２に入力するようにしている。
【００６４】
このため、抽出する必要のある内部信号のみが選択回路３２に入力されることになり、すなわち、不要な内部信号が選択回路３２に入力されることを回避することができる。このため、不要な内部信号を選択回路３２に入力しない分だけ選択回路の回路記述の量を削減することができ、すなわち、その分だけ、検証を開始するまでの所要時間を短縮することができる。また、不要な内部信号が、マッピングデータとして表示されることを回避することができため、マッピングデータにおいて、所望の内部信号のアドレスの検索を行なう際には、より容易に検索を行なうことができる。
なお、この第２の実施の形態においても、選択回路３２を複数設けることによって、複数の内部信号を外部に出力することができ、すなわち同時に複数の内部信号の状態を観測することができる。
【００６５】
ここで、上記第１及び第２の実施の形態において、半導体集積回路７ａがプログラマブル素子に対応し、演算回路３１が被検証回路に対応し、記憶装置１ｃが回路記述記憶手段に対応し、変換処理部１０１、１０１ａで実行される図６、図１５のステップＳ１１の処理が関連情報抽出手段及び関連情報抽出処理に対応し、選択回路３２が出力回路及び選択回路に対応し、図８、図１３に示す選択回路３２が接続された演算回路３１が出力回路付き演算回路に対応し、図６、図１５のステップＳ１２、Ｓ１２ａの処理が回路記述生成手段及び回路記述生成処理に対応し、ステップＳ１４の処理及び検証処理部１０２が検証手段及び検証処理に対応している。
また、図６、図１５のステップＳ１３の処理がマッピングデータ生成手段に対応し、入力装置１ｂが入力手段に対応し、表示装置１ｄが表示手段に対応し、アドレス設定器４３が選択信号指定手段に対応している。
【００６６】
次に、本発明の第３の実施の形態を説明する。
この第３の実施の形態は、第１の実施の形態において、パラレル変換回路４を設け、検証ツール１の演算処理装置１ａの構成が異なること以外は同様であるので、同一部には同一符号を付与し、その詳細な説明は省略する。
図１７は、第３の実施の形態における検証システム１００の一例を示す概略構成図である。
図１７に示すように、半導体集積回路７ａの出力を、パラレル変換するパラレル変換回路４を有し、このパラレル変換回路４で変換されたパラレル信号を、観測装置３で観測するようになっている。
【００６７】
このパラレル変換回路４は、図１８に示すように、入力されるシリアル信号をパラレル信号に変換するパラレル変換部４ａと、このパラレル変換部４ａのパラレル出力端子のそれぞれと接続される測定端子Ｓｃｈとを備える。パラレル変換部４ａは、例えば、１００ビットのパラレル信号に変換するよう構成され、パラレル信号のそれぞれが、測定端子Ｓｃｈ１〜Ｓｃｈ１００のそれぞれに接続され、パラレル変換部４ａで変換されたパラレル信号のそれぞれを測定端子Ｓｃｈ１〜Ｓｃｈ１００から観測できるようになっている。
また、パラレル変換部４ａの入力端子は、シリアル回線Ｌを介して半導体集積回路７ａの出力端子ｔと接続されている。
【００６８】
また、第３の実施の形態における演算処理装置１ａ′は、図１７に示すように、変換処理部２０１と、検証処理部１０２と、出力チャネル設定部２０３とを備える。
変換処理部２０１は、図１９に示すように、検証対象の演算回路３１に後述の変換回路３３を接続し、変換回路３３が接続された演算回路３１を表す回路記述を生成する変換回路接続部２１と、変換回路３３が接続された演算回路３１の回路記述からネットリストを生成する変換部１２と、変換回路３３の入力端子と、各入力端子に入力される内部信号との対応を表すマッピングデータを生成するマッピングデータ生成部１３と、を備える。
【００６９】
変換回路接続部２１は、図２０の回路記述Ｍ２において、ｍ３に示すように、検証対象の演算回路３１を表す回路記述に、変換回路モジュールを表す“ｓｅｌｅｃｔ＿ｐｓ（）”の記述が存在するとき、検証対象の演算回路３１に変換回路３３を接続する。
この変換回路モジュールを表す“ｓｅｌｅｃｔ＿ｐｓ（）”は、設計者が、検証対象の演算回路３１を表す回路記述に予め追加しておく。
図１８に示すように、変換回路３３は、例えばマルチプレクサで構成される、検証対象の演算回路３１の各内部信号から指定された信号を選択するためのシリアル変換部３３ａと、シリアル変換部３３ａに対して、選択すべき内部信号を指示するためのアドレス設定器３３ｂとを備え、シリアル変換部３３ａの出力端子と半導体集積回路７ａの出力端子ｔとが接続される。
【００７０】
アドレス設定器３３ｂは、検証処理部１０２から入力される出力アドレス情報に基づき、出力アドレス情報で指定された順に、選択を指示するアドレスをシリアル変換部３３ａに出力する。
変換回路接続部２１は、上記第１の実施の形態における選択回路接続部１１と同様の手順で、変換回路３３が接続された検証対象の演算回路３１を表す回路記述を生成する。
そして、変換部１２は、変換回路接続部２１で生成された、変換回路３３が接続された演算回路３１を表す回路記述に対し論理合成等を行なってネットリストを生成し、これを半導体集積回路７ａに書き込む。
【００７１】
マッピングデータ生成部１３は、上記第１の実施の形態と同様の手順で、変換回路接続部２１で検出された内部信号の配線と、シリアル変換部３３ａの入力端子との関係を表す例えば図１０に示すマッピングデータを生成する。また、半導体集積回路７ａに構築された演算回路３１に対する検証の開始が指示されたとき、このマッピングデータを表示装置１ｄに表示する。
検証処理部２０２は、予め設定したテストパターン等を半導体集積回路７ａに入力して半導体集積回路７ａを動作させると共に、出力チャネル設定部２０３から入力した出力アドレス情報を、変換回路３３のアドレス設定器３３ｂに出力する。
【００７２】
前記出力チャネル設定部２０３は、半導体集積回路７ａに構築された演算回路３１に対する検証の開始が指示されたとき、図２１に示す出力チャネル設定画面を表示装置１ｄに表示する。
この出力チャネル設定画面は、図２１に示すように、測定端子Ｓｃｈ１〜Ｓｃｈ１００に、シリアル変換部３３ａの入力端子を特定するアドレスを対応づけることができるようになっている。例えば、出力チャネル設定画面において、所望のチャネル番号の測定端子と対応する、アドレスの入力位置にカーソルを移動し、ここでこの測定端子に割りつけるアドレスを入力することにより、測定端子とアドレスとを対応付けるようになっている。
【００７３】
そして、出力チャネル設定部２０３は、出力チャネル設定画面において設定されたアドレスを、対応する測定端子の並び順に、出力アドレス情報として検証処理部２０２に出力する。
このとき、出力チャネル設定画面において、何れのアドレスも対応づけられていない測定端子については、例えば、無効アドレスを表す“０００００”等を設定し、これを出力する。これによって、測定端子とこれに割りつけられたアドレスとの対応がずれないようにしている。
【００７４】
次に、第３の実施の形態の動作を、図２２のフローチャートを伴って説明する。
今、図２０に示す回路記述Ｍ２で表される演算回路３１の検証を行なうものとする。設計者は、所望の演算回路３１を表す回路記述を作成し、このとき、所望の演算回路３１を表す回路記述にさらに、図２０にｍ３で示す“ｓｅｌｅｃｔ＿ｐｓ（）”という変換回路モジュールを表す記述を追加する（ステップＳ３１）。
所望の演算回路３１を表す回路記述に変換回路モジュール“ｓｅｌｅｃｔ＿ｐｓ（）”を表す記述が追加された回路記述Ｍ２は、設計者が、検証ツール１の入力装置１ｂを操作すること等により、演算処理装置１ａ′に入力され記憶装置１ｃに格納される。
【００７５】
演算処理装置１ａ′は、記憶装置１ｃに格納された回路記述Ｍ２を参照し、“ｓｅｌｅｃｔ＿ｐｓ（）”が記載されている場合には、検証対象の演算回路３１に変換回路３３を接続し、変換回路３３を構成するシリアル変換部３３ａと検証対象の演算回路３１の内部信号の配線とを接続する。そして、変換回路３３のシリアル変換部３３ａと内部信号との接続を表す回路記述を含む変換回路３３が接続された演算回路３１を表す書き込み用回路記述を生成し、これを論理合成して変換回路３３が接続された検証対象の演算回路３１を表すネットリストを生成する。また、シリアル変換部３３ａと検証対象の演算回路３１の内部信号の配線との対応を表すマッピングデータを生成する（ステップＳ３２）。
【００７６】
そして、ネットリストを半導体集積回路７ａに書き込み、また、マッピングデータを表示装置１ｄに表示する（ステップＳ３）。
上記処理を、演算処理装置１ａ′では、具体的には図２３に示す手順で行なう。すなわち、まず、図２０の検証対象の演算回路３１を表す回路記述Ｍ２及びこの回路記述Ｍ２に含まれる回路モジュールを表す図２７の回路記述において、上記第１の実施の形態と同様の手順で、“ｗｉｒｅ”宣言及び“ｒｅｇ”宣言で規定される信号を表す記述を検索し、これを、内部信号として抽出する（ステップＳ４１）。
【００７７】
次に、図１８に示すように、変換回路３３を検証対象の演算回路３１に接続し、この変換回路３３を構成するシリアル変換部３３ａと抽出された内部信号の配線との接続を表す回路記述を生成する。
そして、上記第１の実施の形態と同様に、図２０及び図２７の回路記述における、内部信号を表す記述の記載順序にしたがって、シリアル変換部３３ａの入力端子を特定するアドレスの並び順に、各信号の配線とアドレスで特定される入力端子とを接続する。
【００７８】
これによって、図１８に示すように、検証対象の演算回路３１にその各内部信号が入力されるシリアル変換部３３ａが接続されることになる。そして、この演算回路３１の各内部信号の配線とシリアル変換部３３ａとが接続されて変換回路３３が接続された演算回路３１を表す回路記述を書き込み用回路記述として生成する（ステップＳ２２）。
そして、シリアル変換部３３ａの入力端子を特定するためのアドレスと、この入力端子に入力される信号（内部信号）との対応付けを行い、図１０に示す、マッピングデータを作成する（ステップＳ４３）。
【００７９】
そして、ステップＳ４２で生成した書き込み用回路記述を論理合成してネットリストを生成する（ステップＳ４４）。このネットリストを半導体集積回路７ａに書き込むことによって、図１８に示すように、変換回路３３が接続された検証対象の演算回路３１が半導体集積回路７ａに構築されることになる。
以上により、半導体集積回路７ａへの、変換回路３３が接続された検証対象の演算回路３１の書き込みが終了すると、次に、設計者は、検証ツール１の入力装置１ｂを操作し、この演算回路３１を検証するための例えば予め設定したテストパターンを入力し、これを半導体集積回路７ａに入力する。
【００８０】
また、演算処理装置１ａ′は、入力装置１ｂでの操作により半導体集積回路７ａに構築された演算回路３１に対する検証の開始が指示されたとき、マッピングデータ生成部１３により、図２３のステップＳ４３の処理で生成されたマッピングデータを表示装置１ｄに表示すると共に、出力チャネル設定部２０３により、図２１に示す出力チャネル設定画面を表示装置１ｄに表示する。
設計者は、図１０のマッピングデータを参照し、図２１の出力チャネル設定画面において、測定端子のチャネル番号に、この測定端子に出力させたい内部信号に対応するアドレスを設定する。
これによって、出力チャネル設定画面において設定されたアドレス情報が出力アドレス情報として、半導体集積回路７ａに構築されたアドレス設定器３３ｂに入力される。
【００８１】
アドレス設定器３３ｂは、出力アドレス情報で指定される順に、対応するアドレスの入力端子に入力される内部信号を選択するよう指示する。これによって、指定されたアドレスに対応する内部信号が、マルチプレクサからなるシリアル変換部３３ａで順に選択されて出力され、すなわちシリアル信号として出力される。
このシリアル信号は、半導体集積回路７ａの出力端子ｔからシリアル回線Ｌを介してパラレル変換回路４のパラレル変換部４ａに入力され、ここで、測定端子のチャネル数と同数のパラレル信号に変換される。そして、変換されたパラレル信号は対応する測定端子から、観測装置３に入力され、そのパラレル信号の状態、すなわち、演算回路３１の内部信号の状態が観測装置３に表示されることになる。
【００８２】
例えば、測定端子Ｓｃｈ１、Ｓｃｈ２、Ｓｃｈ３、Ｓｃｈ１００に、それぞれ回路モジュール“ｔｅｓｔ＿ｃｉｒ２”の信号“ｘ”、“ｙ”、“ｚ”、“ｑ”を割り当てたい場合には、設計者は、まず、図１０に示すマッピングデータを参照し、これら信号に対応するアドレス、“００１０１”、“００１０２”、“００１０３”、“００１０４”を獲得する。
そして、図２１に示す出力チャネル設定画面において、測定端子Ｓｃｈ１、Ｓｃｈ２、Ｓｃｈ３、Ｓｃｈ１００と、“００１０１”、“００１０２”、“００１０３”、“００１０４”とをそれぞれ対応させる。
これによって、測定端子のチャネル番号の順に、割りつけられたアドレスが出力アドレス情報としてアドレス設定器３３ｂに入力される。このとき、測定端子Ｓｃｈ４〜Ｓｃｈ９９については、アドレスが設定されていない場合には無効アドレスを設定する。
【００８３】
シリアル変換部３３ａでは、アドレス設定器３３ｂから出力アドレス情報が入力されるとこれに応じて指定されたアドレスに対応する内部信号を選択し、これを順に出力する。この場合、出力アドレス情報として、“００１０１”、“００１０２”、“００１０３”、そして無効アドレスが続き、最後に“００１０４”の順に入力されるため、アドレス“００１０１”に入力される内部信号、アドレス“００１０２”に入力される内部信号、アドレス“００１０３”に入力される内部信号、無効アドレスに対応する、例えば、論理値“０”を表す信号を、この順に出力し、最後に、出力アドレス情報の最後、すなわち１００番目に入力されるアドレス“００１０４”に入力される内部信号を順に出力することにより、シリアル信号として出力される。
【００８４】
そして、パラレル変換部４ａでは、入力されたシリアル信号を、先に入力されたシリアル信号が最下位ビットとなるようにパラレル信号に変換する。このため、“００１０１”に対応する内部信号を最下位ビットとして、“００１０１”、“００１０２”、“００１０３”、無効アドレス、そして、“００１０４”に対応する内部信号の順でパラレル信号に変換され、これが、最下位ビットに対応する測定端子Ｓｃｈ１から順に出力されるため、測定端子Ｓｃｈ１からは、“００１０１”に対応する内部信号、すなわち、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号“ｘ”が出力され、測定端子Ｓｃｈ２、Ｓｃｈ３、Ｓｃｈ１００からは、それぞれ、アドレス“００１０２”、“００１０３”、“００１０４”に対応する、回路モジュール“ｔｅｓｔ＿ｃｉｒ１”の信号“ｙ”、“ｚ”、“ｑ”が出力され、測定端子Ｓｃｈ４〜Ｓｃｈ９９からは、“０”が出力されることになる。
【００８５】
ここで、検証対象の演算回路３１に対して変換回路３３を接続し、シリアル変換部３３ａで選択された複数の内部信号を順次出力することによりシリアル信号として出力し、このシリアル信号をパラレル変換回路４でパラレル信号に変換することにより、複数の内部信号を観測装置３で観測可能に構成している。このため、半導体集積回路７ａの１つの出力端子ｔから複数の内部信号を出力することができ、複数の内部信号を同時に観測することができる。
【００８６】
したがって、１つの出力端子ｔから複数の内部信号を獲得することができるため、演算回路３１を１度動作させるだけで、複数の内部信号を観測することができる。
ここで、例えば、半導体集積回路７ａの出力端子毎に１つの内部信号を対応させた場合、検証用として１つの出力端子しかない場合には、１つの内部信号しか観測することができない。このため、出力させる内部信号を変更しつつ、演算回路３１に同一の動作をさせて、各内部信号の状況を把握する等の対応が必要となる可能性がある。
【００８７】
しかしながら、上述のように１つの出力端子ｔから複数の内部信号を出力させることができるため、検証用として用いることの可能な出力端子の数が少ない場合であっても、同時に複数の内部信号を観測することができる。つまり、検証に要する所要時間を短縮することができる。
したがって、検証開始までの所要時間の短縮を図ることができる等、上記第１の実施の形態と同等の作用効果を得ることができると共に、さらに、検証における所要時間の短縮をも図ることができ、検証全体に要する所要時間のさらなる短縮を図ることができる。
【００８８】
なお、上記第３の実施の形態においては、１つの出力端子から内部信号を観測する場合について説明したが、これに限るものではなく、変換回路３３を複数設けることによって、複数の出力端子から内部信号を観測可能に構成することも可能である。
また、上記第３の実施の形態においては、所望の測定端子に、所望の内部信号を出力させる場合について説明したが、例えば、マッピングデータの並び順に、測定端子のチャネル番号の若いものから順に出力させることも可能である。この場合、内部信号の配線とシリアル変換部３３ａの各入力端子とを直接接続するように構成し、全ての内部信号を出力させることも可能である。
【００８９】
次に、本発明の第４の実施の形態を説明する。
この第４の実施の形態は、上記第３の実施の形態において、変換処理部２０１の構成及び、パラレル変換回路４の構成が異なること以外は同様であるので同一部には同一符号を付与しその詳細な説明は省略する。
第４の実施の形態における演算処理装置１ａ′は、図２４に示すように、変換処理部２０１ａと、検証処理部２０２ａと出力チャネル設定部２０３ａとを備える。
【００９０】
変換処理部２０１ａは、変換回路４４が接続された検証対象の演算回路３１を表す回路記述を生成する変換回路接続部２１ａと、変換回路４４が接続された演算回路３１を表す回路記述を論理合成しネットリストを生成する変換部１２と、変換回路接続部２１ａで変換回路４４が接続された演算回路３１と変換回路４４との接続を表すマッピングデータを生成するマッピングデータ生成部１３ａと、を備える。
この第４の実施の形態における変換回路接続部２１ａは、上記第３の実施の形態と同様の手順で、検証対象の演算回路３１に変換回路４４を接続し、変換回路４４が接続された演算回路３１を表す回路記述を生成する。
ここで、変換回路４４は、アドレス設定器５１と、パラレル出力回路５２と、シリアル出力回路５３と、を備える。
【００９１】
アドレス設定器５１は、後述の出力アドレス情報で指定されるアドレスに対応する内部信号を選択するように、パラレル出力回路５２及びシリアル出力回路５３を制御する。
パラレル出力回路５２は、複数のマルチプレクサで構成され、図２５の場合は、二つのマルチプレクサ６１及び６２で構成される。これらマルチプレクサ６１及び６２のそれぞれには、検証対象の演算回路３１の各内部信号が入力される。すなわちこれらマルチプレクサ６１及び６２には同一信号が入力される。そして、マルチプレクサ６１及び６２は、それぞれアドレス設定器５１で指定されたアドレスに対応する１つの内部信号を選択し出力する。マルチプレクサ６１、６２の出力端子は、それぞれ半導体集積回路７ａの出力端子ｔ１１、ｔ１２に接続される。
【００９２】
シリアル出力回路５３は、上記第３の実施の形態におけるシリアル変換部３３ａと同一の機能構成を有するシリアル変換部５３ａを有し、シリアル変換部５３ａは、アドレス設定器５１からの出力アドレス情報にしたがって指定された内部信号を選択しこれをシリアル信号として出力する。
シリアル変換部５３ａの出力端子は、半導体集積回路７ａの出力端子ｔ１３に接続される。
変換回路接続部２１ａでは、上記第１の実施の形態と同様の手順で、変換回路４４を、検証対象の演算回路３１に接続した回路記述を生成するが、このとき、パラレル信号は信号名“ｄｔｐ（例えば、ｄｔｐ１）”とし、シリアル信号は信号名“ｄｔｓ（例えば、ｄｔｓ１）”として、パラレル信号とシリアル信号とを区別して追加記述する。
【００９３】
一方、検証処理部２０２ａは、出力チャネル設定部２０３ａで設定された、後述のパラレル出力設定及びシリアル出力設定に応じた出力アドレス情報を変換回路４４のアドレス設定器５１に入力する。
出力チャネル設定部２０３ａは、半導体集積回路７ａに構築された演算回路３１に対する検証の開始が指示されたとき、図２６に示す出力チャネル設定画面を表示装置１ｄに表示する。
この出力チャネル設定画面は、図２６に示すように、パラレル出力設定領域３０１と、シリアル出力設定領域３０２とで構成される。パラレル出力設定領域３０１では、後述のパラレル変換回路４′に設けられたパラレル用測定端子Ｐｃｈ１及びＰｃｈ２に、パラレル出力回路５２の入力端子を特定するアドレスを対応づけることができるようになっている。
【００９４】
また、シリアル出力設定領域３０２では、後述のパラレル変換回路４′に設けられたシリアル用測定端子Ｓｃｈ１〜Ｓｃｈ１００に、シリアル出力回路５３の選択回路５３ａの入力端子を特定するアドレスを対応付けることができるようになっている。
そして、これらパラレル出力設定領域３０１又はシリアル出力設定領域３０２において、所望の測定端子と対応するアドレスの入力位置にカーソルを移動し、ここでこの測定端子に割りつけるパラレル出力回路５２の入力端子のアドレス、又はシリアル出力回路５３の選択回路５３ａの入力端子のアドレスを入力することにより、測定端子とアドレスとを対応付けるようになっている。
【００９５】
そして、出力チャネル設定部２０３ａは、出力チャネル設定画面において設定されたパラレル出力用アドレス及びシリアル出力用アドレスを出力アドレス情報として検証処理部２０２ａに出力する。
このとき、出力チャネル設定画面において、何れのアドレスも対応づけられていない測定端子については、例えば、無効アドレスを表す“０００００”等を設定し、これを出力する。これによって、測定端子とこれに割りつけられたアドレスとの対応がずれないようにしている。
【００９６】
次に、第３の実施の形態におけるパラレル変換回路４′は、図２５に示す構成を有する。すなわち、図２５に示すように、パラレル用測定端子Ｐｃｈ１及びＰｃｈ２と、シリアル用測定端子Ｓｃｈ１〜Ｓｃｈ１００と、パラレル変換部４ａとを備える。
パラレル用測定端子Ｐｃｈ１及びＰｃｈ２は、それぞれシリアル回線Ｌ１１、Ｌ１２を介して、半導体集積回路７ａの出力端子ｔ１１、ｔ１２と接続される。
【００９７】
パラレル変換部４ａは、シリアル回線Ｌ１３を介して半導体集積回路７ａの出力端子ｔ１３と接続される。そして、パラレル変換部４ａは、上記第３の実施の形態と同様に、入力されるシリアル信号をパラレル信号に変換する。パラレル変換部４ａの出力端子は、最下位ビットから順に、シリアル用測定端子は、Ｓｃｈ１〜Ｓｃｈ１００に入力される。
これによって、各測定端子に観測装置３を接続することにより、パラレル用測定端子Ｐｃｈ１及びＰｃｈ２からは、パラレル出力設定領域３０１で設定されたアドレスに対応するパラレル出力回路５２のマルチプレクサ６１及び６２で選択された２つの内部信号を観測することができ、シリアル用測定端子Ｓｃｈ１〜Ｓｃｈ１００からは、シリアル出力設定領域３０２で設定されたアドレスに対応する選択回路５３ａで選択された複数の内部信号を観測することができる。
【００９８】
ここで、シリアル出力回路５３では、上記第３の実施の形態と同様の手順で、複数の内部信号をシリアル信号に変換して半導体集積回路７ａの出力端子ｔ１３から出力し、これをパラレル変換器４ａでパラレル信号に変換し、これをシリアル用測定端子で観測するようにしている。このため、一つの出力端子ｔ１３から複数の内部信号を獲得することができる。
【００９９】
このとき、複数の内部信号を一旦シリアル信号に変換して送信しているため、これら内部信号を観測装置３で実際に観測するまでには時間差が生じる。
ここで、パラレル出力回路５２では、マルチプレクサ６１、６２で選択した信号を直接シリアル回線Ｌ１１、Ｌ１２を介して送信している。したがって、シリアル出力回路５３を経由して送信する場合よりも、より早く測定端子に伝達させることができ、内部信号の状態をより早い時点で観測することができる。
【０１００】
したがって、内部信号の状況を、実時間に沿った比較的早いタイミングで把握したい内部信号については、パラレル出力回路５２を経由して測定端子に伝達し、逆に多少時間差があっても問題ない内部信号については、シリアル出力回路５３を経由して測定端子に伝達することにより、比較的瞬時に内部状況を把握したいものについては速やかに観測することができ、且つ、それほど多少時間差が生じてもよいものについては、複数の内部信号の状況を把握することができる。
【０１０１】
なお、上記第４の実施の形態においては、パラレル出力回路５２では、２つの出力端子から２つの内部信号を出力する場合について説明したが、マルチプレクサを１つ又は、３つ以上設け、１つ又は、３つ以上の内部信号をパラレルに出力するよう構成することも可能である。
同様に、シリアル出力回路５３を複数設け、複数の出力端子から内部信号をシリアル信号として出力するよう構成することも可能であり、このように構成することによって、より多くの内部信号を観測することができる。また、１つの出力端子から出力される内部信号の数を減らすことによって、その分、より早い段階で、内部信号を観測することができる。
【０１０２】
また、上記第４の実施の形態においては、シリアル出力回路５３では、指定されたアドレスに対応する内部信号を出力するよう構成しているが、入力される全ての内部信号をシリアル信号として出力するようにして、全ての内部信号をシリアル用測定端子で同時に観測できるように構成し、シリアル用測定端子から観測した結果、より詳細に観測したい内部信号については、パラレル用測定端子から観測するようにすることも可能である。
また、上記第３及び第４の実施の形態においては、全ての内部信号を変換回路３３及び４４に入力する場合について説明したが、上記第２の実施の形態と同様の手順で、出力させるべき内部信号のみを、変換回路３３、４４に入力させる構成とすることも可能である。
【０１０３】
さらに、上記各実施の形態においては、検証ツール１によりテストパターン等の演算回路３１への入力を行い、内部信号を観測装置３で観測する場合について説明したが、これに限るものではなく、例えば、観測装置３の機能を検証ツール１に持たせ、検証ツール１により、検証ツール１から、検証対象の演算回路３１にテストパターンを入力すると共に、そのときの内部信号の状態を表示装置１ｄに表示させ、設計者が表示装置１ｄに表示された内部信号を観測する構成とすることも可能である。
【０１０４】
また、上記各実施の形態においては、検証ツール１に書き込み用回路記述の生成及びネットリストへの変換を行なう変換処理部と、検証を行なう検証処理部とを設けた場合について説明したが、これに限るものではない。例えば、回路記述をネットリストに変換する既存の変換ツールに、内部信号を外部に出力するための選択回路或いは変換回路が接続された検証対象の演算回路を表す回路記述を生成する機能を設けるようにしてもよい。
【０１０５】
また、上記各実施の形態においては、制御装置７に搭載された半導体集積回路７ａにおいて、演算回路３１の検証を行なう場合について説明したが、半導体集積回路７ａは、実際に演算回路３１が搭載される半導体集積回路であっても上記と同様の手順で検証を行なうことができ、逆に、演算回路３１の検証を行なうための半導体集積回路が搭載された制御装置において、演算回路３１を半導体集積回路に構築して演算回路３１の検証を行ない、検証に用いた半導体集積回路とは別の半導体集積回路に検証後の演算回路３１を構築するような場合であっても、上記と同様の手順で検証を行なうことができる。
【０１０６】
また、実機に搭載する半導体集積回路７ａに、演算回路３１を表す回路記述を書き込むときに、検証を行なうための回路モジュールを表す記述“ｓｅｌｅｃｔ（）或いは、ｓｅｌｅｃｔ＿ｐｓ（）”を追加した状態の回路記述を書き込んでおけば、演算回路３１を実機に搭載した後であっても、演算回路３１の内部信号を容易に把握することができる。
また、上記各実施の形態においては、ハードウェア記述言語Ｖｅｒｉｌｏｇ−ＨＤＬを用いて回路記述を行なう場合について説明したが、これに限るものではない。回路記述から、内部信号の配線を特定することができればどのようなハードウェア記述言語で記載されていてもよい。
【０１０７】
例えば、ハードウェア記述言語としてＶＨＤＬを用いることも可能である。
このＶＨＤＬでは、“ｓｉｇｎａｌ”宣言において、信号を定義している。したがって、“ｓｉｇｎａｌ”宣言で表される記述を、内部信号を表す記述として抽出すればよい。
ここで、上記第３及び第４の実施の形態において、半導体集積回路７ａがプログラマブル素子に対応し、演算回路３１が被検証回路に対応し、記憶装置１ｃが回路記述記憶手段に対応し、図２３のステップＳ４１の処理が関連情報抽出手段及び関連情報抽出処理に対応し、変換回路３３、４４が出力回路に対応し、図１８、図２５に示す変換回路３３又は４４が接続された演算回路３１が出力回路付き演算回路に対応し、図２３のステップＳ４２の処理が回路記述生成手段及び回路記述生成処理に対応し、ステップＳ４４の処理及び検証処理部２０２が検証手段及び検証処理に対応している。
【０１０８】
また、シリアル出力回路５３がシリアル変換回路に対応し、パラレル変換部４ａがパラレル変換手段に対応し、表示装置１ｄが表示手段に対応し、マッピングデータ生成部１３がマッピングデータ生成手段に対応している。
また、入力装置１ｂが入力手段に対応し、アドレス設定器３３ｂ、５１が選択信号指定手段に対応している。
【符号の説明】
【０１０９】
１  検証ツール
１ａ、１ａ′  演算処理装置
１ｂ  入力装置
１ｃ  記憶装置
１ｄ  表示装置
３  観測装置
４、４′  パラレル変換回路
７  制御装置
７ａ  半導体集積回路
１１、１１ａ  選択回路接続部
１２  変換部
１３、１３ａ  マッピングデータ生成部
１４  抽出データ設定部
２１  変換回路接続部
３１  検証対象の演算回路
３２  選択回路
３３  変換回路
３３ａ  選択回路
３３ｂ  アドレス設定器
３３ｃ  シリアル変換部
４３、５１  アドレス設定器
４４  変換回路
５２  パラレル出力回路
５３  シリアル出力回路
１００  検証システム
１０１、１０１ａ、２０１、２０１ａ  変換処理部
１０２、２０２、２０２ａ  検証処理部
２０３、２０３ａ  出力チャネル設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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