(57)【要約】【課題】本発明は、外部電源の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供する。【解決手段】入力される第１の信号ｖｂｇｒと第２の信号との電位差に応じて第３の信号を出力する第１の出力部を備える差動対と、第３の信号がゲートに入力されるトランジスタＰ３、トランジスタＰ３のドレインと接地電位との間に接続される抵抗Ｒ１，Ｒ２，ＶＲ、トランジスタＰ３のドレインから第４の信号ｖｒｅｆを出力する第２の出力部及び抵抗Ｒ１，Ｒ２，ＶＲによって第４の信号ｖｒｅｆを分圧した第２の信号を出力する第３の出力部を備えるバイアス回路と、第１の出力部と第２の出力部との間に設けられ、差動対とバイアス回路に接続されるキャパシタＣ１と、少なくともキャパシタＣ１と差動対との間又はキャパシタＣ１とバイアス回路との接続を開閉する開閉部とを含む電位調整回路を備えることを特徴とする半導体集積回路装置。【選択図】図１
2011071808.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１の信号と第２の信号との電位差に応じて第３の信号を出力する第１の出力部を備える差動対と、
前記第３の信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタのドレインと接地電位との間に接続される分圧抵抗、前記Ｐチャネル型ＭＯＳトランジスタのドレインから前記第４の信号を出力する第２の出力部及び前記分圧抵抗によって前記第４の信号を分圧した第２の信号を出力する第３の出力部を備えるバイアス回路と、
前記第１の出力部と前記第２の出力部との間に設けられ、前記差動対と前記バイアス回路に接続される位相補償用キャパシタと、
少なくとも前記位相補償用キャパシタと前記差動対との間又は前記位相補償用キャパシタと前記バイアス回路との接続を開閉する開閉部と、
を含む電位調整回路を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記電位調整回路において、前記開閉部は、
外部電源電圧立ち上げ時には、前記位相補償用キャパシタの接続を開放し、外部電源電圧の立ち上げし所定期間経過後に、前記位相補償用キャパシタの接続を閉塞することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記電位調整回路において、前記開閉部が、
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されるトランスファーゲートと、
前記トランスファーゲートのうち一方のＭＯＳトランジスタのゲートに接続されるインバータとを備え、
第５の信号が、他方のＭＯＳトランジスタに入力され、前記一方のＭＯＳトランジスタに前記インバータを介して前記第５の信号を反転させた信号が入力されることで開閉する
ことを特徴とする請求項１又は請求項２記載の半導体集積回路装置。
【請求項４】
前記電位調整回路において、前記トランスファーゲートが、
前記第１の出力部と前記位相補償用キャパシタとの間に設けられる第１のトランスファーゲートと、
前記第２の出力部と前記位相補償用キャパシタとの間に設けられる第２のトランスファーゲートと
を含むことを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記電位調整回路において、前記トランスファーゲートが、
前記第２の出力部と前記位相補償用キャパシタとの間に設けられていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】
前記電位調整回路において、前記トランスファーゲートが、
前記第１の出力部と前記位相補償用キャパシタとの間に設けられていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項７】
前記半導体集積回路装置は、さらに、不揮発性メモリセルを複数配列してなるメモリセルアレイを備え、前記電位調整回路により生成された電位が前記メモリセルアレイに供給されることを特徴とする請求項１乃至請求項６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電位調整回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等をはじめとする半導体記憶装置は、データの書き込み及び消去動作において、電源電圧より高い、あるいは低い内部電圧を必要とするため、内部電圧発生回路を備えている。この内部電圧発生回路は、電源電圧を内部電圧に昇圧（又は降圧）させる昇圧（又は降圧）回路と電圧検出回路とを有している。
【０００３】
従来の降圧回路としては、図６（ａ）のような回路が知られている。  図６（ａ）は、従来の降圧回路の構成例を示す回路図である。この降圧回路は、Ｐチャネル型ＭＯＳトランジスタＰ１１乃至Ｐ１３、Ｎチャネル型ＭＯＳトランジスタＮ１１乃至Ｎ１３、及び抵抗Ｒ１１，Ｒ１２から構成されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１９５０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、外部電源電圧の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体集積回路装置は、入力される第１の信号と第２の信号との電位差に応じて第３の信号を出力する第１の出力部を備える差動対と、前記第３の信号がゲートに入力されるＰチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタのドレインと接地電位との間に接続される分圧抵抗、前記Ｐチャネル型ＭＯＳトランジスタのドレインから前記第４の信号を出力する第２の出力部及び前記分圧抵抗によって前記第４の信号を分圧した第２の信号を出力する第３の出力部を備えるバイアス回路と、前記第１の出力部と前記第２の出力部との間に設けられ、前記差動対と前記バイアス回路に接続される位相補償用キャパシタと、少なくとも前記位相補償用キャパシタと前記差動対との間又は前記位相補償用キャパシタと前記バイアス回路との接続を開閉する開閉部と、を含む電位調整回路を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部電源電圧の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態における半導体集積回路装置を示すブロック図。
【図２】本発明の第１の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路の回路図。
【図３】図２における可変抵抗の回路図。
【図４】本発明の第２の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路の回路図。
【図５】本発明の第２の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路を変形した回路図。
【図６】図６（ａ）は、従来の降圧回路の構成例を示す回路図であり、図６（ｂ）は、比較例としての図６（ａ）の構成例に位相補償用キャパシタを設けた回路図。
【図７】図７（ａ）は、図６（ｂ）の回路において外部電源電圧を立ち上げたときの基準電位と時間、入力電位と時間との関係図であり、図７（ｂ）は、本発明の第１の実施形態の基準電位調整回路において外部電源電圧を立ち上げたときの基準電位と時間、入力電位と時間、信号ｆと時間との関係図。
【図８】図８（ａ）は、接地電位に一定の変動を加えたとき、図６（ａ）における基準電位と時間の関係図であり、図８（ｂ）は、接地電位に一定の変動を加えたとき、図６（ｂ）における基準電位及び本発明の第１の実施形態における基準電位と時間の関係図。
【発明を実施するための形態】
【０００９】
まず、本発明の実施形態について説明する前に、先行技術との相違点について説明する。
【００１０】
先行技術である上記の特許文献１には、ＲＡＳ- バッファ、ＣＡＳ- バッファ及びＷＥ- バッファ専用の降圧回路、あるいはＶＰＬ発生回路及びＶＢＬ発生回路専用の降圧回路の構成例を示す回路図が開示されている。特許文献１に開示されている降圧回路（Ｐチャネル型ＭＯＳトランジスタのフィールドバックタイプ）は、外部電源電圧から内部電源電位を生成しているが、ＮチャネルＭＯＳトランジスタのソースフォロワタイプの電源電圧降下回路を設けることで、内部電源電位から基準電位を生成する基準電位調整回路として使用することもできる。
【００１１】
なお、電位調整回路には、上記の内部電圧発生回路や基準電位調整回路が含まれる。
【００１２】
図６（ａ）に示すような基準電位調整回路は、Ｐチャネル型ＭＯＳトランジスタＰ１１乃至Ｐ１３、Ｎチャネル型ＭＯＳトランジスタＮ１１乃至Ｎ１３、及び抵抗Ｒ１１，Ｒ１２から構成されている。
【００１３】
上記のＭＯＳトランジスタＮ１１，Ｎ１２のソースは共通接続されており且つＭＯＳトランジスタＮ１３のドレインに接続されており、ＭＯＳトランジスタＮ１１，Ｎ１２のドレインと内部電源電位Ｖｄｄとの間には、カレントミラー回路構成のＭＯＳトランジスタＰ１１，Ｐ１２が接続されている。
【００１４】
ＭＯＳトランジスタＮ１３のソースは接地電位Ｖｓｓに接続され、ゲートにはこのＭＯＳトランジスタＮ１３を定電流源として動作させるための信号ｂｉａｓが供給される。ただし、信号ｂｉａｓは、内部電源電位Ｖｄｄと接地電位Ｖｓｓとの間の一定電位である。
【００１５】
上記ＭＯＳトランジスタＰ１３のソースは内部電源電位Ｖｄｄに、ゲートはＭＯＳトランジスタＰ１１とＮ１１とのドレイン共通接続点に、接続される。このＭＯＳトランジスタＰ１３のドレインと接地点との間には、抵抗Ｒ１１，Ｒ１２が直列接続される。これら抵抗Ｒ１１，Ｒ１２の接続点は、上記ＭＯＳトランジスタＮ１２のゲートに接続される。そして、上記ＭＯＳトランジスタＮ１１のゲートに入力電位ｖｂｇｒが印加され、上記ＭＯＳトランジスタＰ１３のドレインと抵抗Ｒ１１との接続点から内部電源電位Ｖｄｄを降圧して生成した基準電位ｖｒｅｆを得るようになっている。
【００１６】
しかしながら、この基準電位調整回路では、接地電位Ｖｓｓの微小な変動に対して、基準電位ｖｒｅｆが安定でないことが確認できた（図８（ａ）参照）。ここで、図８（ａ）は、接地電位に一定の変動を加えたとき、図６（ａ）における基準電位と時間の関係図である。
【００１７】
そこで、接地電位Ｖｓｓの微小な変動に対して基準電位ｖｒｅｆの安定性を確保するため、本発明の発明者により、図６（ｂ）に示すように、ＭＯＳトランジスタＰ１１のドレイン、ＭＯＳトランジスタＮ１１のドレイン及びＭＯＳトランジスタＰ１３のゲートに接続された共通接続点ＰＰとＭＯＳトランジスタＰ１３のドレイン及び抵抗Ｒ１１の一端の共通接続点との間に位相補償用キャパシタＣ１を設けることが検討された。これにより、接地電位Ｖｓｓの微小な変動に対して基準電位ｖｒｅｆの安定性を確保できる（図８（ｂ）参照）。ここで、図８（ｂ）は、接地電位に一定の変動を加えたとき、図６（ｂ）における基準電位及び本発明の第１の実施形態における基準電位と時間の関係図である。
【００１８】
しかしながら、この位相補償用キャパシタＣ１を所望の位置に設けた場合には、基準電位ｖｒｅｆに接続された位相補償用キャパシタＣ１の容量が、一般的に、大容量であるため、外部電源電圧の立ち上げ時に基準電位ｖｒｅｆが長い間、不安定となることが確認された（図７（ａ）参照）。ここで、図７（ａ）は図６（ｂ）の回路図において外部電源電圧を立ち上げたときの基準電位と時間、入力電位と時間との関係図である。
【００１９】
そこで、以下実施形態では、外部電源電圧の立ち上げ時にあっても安定した基準電位ｖｒｅｆが得られる半導体集積回路装置について説明する。
【００２０】
（第１の実施形態）
まず、本発明の第１の実施形態にかかる半導体集積回路装置について、図１乃至図３を参照して説明する。図１は本発明の第１の実施形態における半導体集積回路装置を示すブロック図である。図２は、本発明の第１の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路の回路図である。図３は、図２における可変抵抗の回路図を示す。
【００２１】
本実施形態にかかる半導体集積回路装置は、例えば、図１に示すようにＮＡＮＤ型フラッシュメモリ１００の場合では、メモリセルアレイ１１と、ワード線制御回路１２と、ビット線制御回路１３と、カラムデコーダ１４と、データ出力バッファ１５と、データ入出力端子１８と、制御信号及び制御電圧発生回路１６と、制御信号入力端子１７とから構成される。本実施形態にかかる半導体集積回路装置のうち基準電位調整回路は、上記の制御信号及び制御電圧発生回路１６に含まれる回路である。本実施形態における基準電位調整回路以外の構成は、先行の半導体集積回路装置における構成と同様であるため、説明の詳細を省略する。
【００２２】
メモリセルアレイ１１は、電気的書き換え可能な複数個の不揮発性メモリセル（図示略）とその両端部に、ビット線に接続するための第１の選択ゲートトランジスタ（図示略）及びソース線に接続するための第２の選択ゲートトランジスタ（図示略）を有するＮＡＮＤストリングを配列して構成されている。このＮＡＮＤストリング内の不揮発性メモリセルの制御ゲートは異なるワード線に接続される。第１及び第２の選択ゲートトランジスタのゲートはそれぞれ、ワード線と並行な第１及び第２の選択ゲート線に接続される。１つのワード線を共有する不揮発性メモリセルの集合は、データ読み出し及び書き込みの単位となるページを構成する。ワード線を共有するＮＡＮＤストリングの集合は、データ消去の単位となるブロック２０（図１におけるＢＬＯＣＫ）を構成する。
【００２３】
ワード線制御回路１２は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加するためのものであり、ビット線制御回路１３は、ビット線を介してメモリセルアレイ１１中の不揮発性メモリセルのデータを読み出し、不揮発性メモリセルの状態の検出及び不揮発性メモリセルに書き込み制御電圧を印加して不揮発性メモリセルへの書き込みを行うためのものである。
【００２４】
カラムデコーダ１４は、ビット線に接続されてデータ読み書きに供されるセンスアンプ（図示略）及びビット線を選択するためのものである。
【００２５】
制御信号及び制御電圧発生回路１６は、制御回路（図示略）と基準電位調整回路（図示略）により構成されており、制御回路はデータ入出力バッファ１５を介して外部から送られてきたコマンドをデコードし動作制御を行うためのものである。また、基準電位調整回路は、制御回路により制御されて、外部電源電圧ＶｃｃからＮチャネルＭＯＳトランジスタのソースフォロワタイプの電源電圧降下回路を設けることで内部電源電位Ｖｄｄを生成し、また、動作に応じて内部電源電位Ｖｄｄを降圧した基準電位ｖｒｅｆを生成するためのものである。
【００２６】
以下、本発明の第１の実施形態にかかる半導体集積回路のうち基準電位調整回路について、図２を参照して説明する。この基準電位調整回路は、Ｐチャネル型ＭＯＳトランジスタＰ１乃至Ｐ３、Ｎチャネル型ＭＯＳトランジスタＮ１乃至Ｎ３、抵抗Ｒ１，Ｒ２，ＶＲ、位相補償用キャパシタＣ１、トランスファーゲートＸ１，Ｘ２、及びインバータＩＮＶ１から構成されている。なお、ＭＯＳトランジスタＮ１乃至Ｎ３及びＰ１とＰ２により構成される回路を差動対と定義し、ＭＯＳトランジスタＰ３と抵抗Ｒ１，Ｒ２及びＶＲにより構成される回路をバイアス回路と定義し、トランスファーゲートＸ１とＸ２及びインバータＩＮＶ１により構成される回路を開閉部と定義する。
【００２７】
上記のＭＯＳトランジスタＮ１，Ｎ２のソースは共通接続されており且つＭＯＳトランジスタＮ３のドレインに接続されており、ＭＯＳトランジスタＮ１、Ｎ２のドレインと内部電源電位Ｖｄｄとの間には、カレントミラー回路構成のＭＯＳトランジスタＰ１，Ｐ２が接続されている。ＭＯＳトランジスタＮ３のソースは接地電位Ｖｓｓに接続され、ゲートにはこのＭＯＳトランジスタＮ３を定電流源として動作させるための信号ｂｉａｓが供給される。ただし、信号ｂｉａｓは、内部電源電位Ｖｄｄと接地電位Ｖｓｓとの中間レベルの一定電位である。
【００２８】
上記ＭＯＳトランジスタＰ３のソースは内部電源電位Ｖｄｄに、ゲートはＭＯＳトランジスタＰ１とＮ１とのドレイン共通接続点に、接続される。このＭＯＳトランジスタＰ３のドレインと接地点との間には、抵抗Ｒ１，Ｒ２及びＶＲが直列接続される。抵抗Ｒ１，Ｒ２の接続点は、上記ＭＯＳトランジスタＮ２のゲートに接続される。
【００２９】
抵抗ＶＲは可変抵抗であり、例えば図３に示すように構成されている。図３に示すように、抵抗Ｒ３乃至Ｒ７が直列接続され、それぞれの抵抗の一端にそれぞれＮチャネル型ＭＯＳトランジスタＮ４乃至Ｎ８が電気的に接続されている。それぞれのＭＯＳトランジスタＮ４乃至Ｎ８のドレインがそれぞれの抵抗Ｒ３乃至Ｒ７に接続されており、ソースが接地電位Ｖｓｓに接続され、ゲートが複数の入力部（図３における入力は、ｓ１乃至ｓ５の５個）と接続されている。例えば、抵抗Ｒ３乃至Ｒ７の抵抗値が１０ｋｏｈｍと仮定し、上記ｓ１が”Ｌ”状態でｓ２が”Ｌ”状態、ｓ３が”Ｈ”状態、ｓ４が”Ｌ”状態、ｓ５が”Ｌ”状態とした場合には、可変抵抗ＶＲは３０ｋｏｈｍとなる。
【００３０】
そして、上記ＭＯＳトランジスタＮ１のゲートに入力電位ｖｂｇｒが印加され、上記ＭＯＳトランジスタＰ３のドレインと抵抗Ｒ１との接続点から内部電源電位Ｖｄｄを降圧して生成した基準電位ｖｒｅｆ（内部電源電位Ｖｄｄの半分程度）を得るようになっている。入力電位ｖｂｇｒは、周知のバンドギャップリファレンス回路によって生成される温度依存性の無い電位である。
【００３１】
この基準電位ｖｒｅｆを基準として生成された電位（例えば、昇圧された電位）が、上記のメモリセルアレイ１１に供給される。例えば、基準電位ｖｒｅｆを高電圧生成回路（図示略）で昇圧した書き込み電圧（概ね２０Ｖ程度）が、メモリセルアレイ１１のワード線に供給される。また、書き込み動作のみではなく、読み出し動作、消去動作においても同様に、基準電位ｖｒｅｆを昇圧した電位が用いられる。
【００３２】
ＭＯＳトランジスタＰ３のゲートとＭＯＳトランジスタＰ１及びＮ１のドレイン共通接続点とに接続された接続点ＰＰと、ＭＯＳトランジスタＰ３のドレイン及び抵抗Ｒ１の一端の共通接続点との間に位相補償用キャパシタＣ１を設け、上記差動対とバイアス回路とに接続されている。本実施形態において、上記接続点ＰＰと位相補償キャパシタＣ１との間にトランスファーゲートＸ１が設けられ、トランスファーゲートＸ１を構成するＭＯＳトランジスタのソース（又はドレイン）が位相補償キャパシタＣ１の一端と接続され、トランスファーゲートＸ１を構成するＭＯＳトランジスタのドレイン（又はソース）が上記接続点ＰＰと電気的に接続されている。
【００３３】
同様に、ＭＯＳトランジスタＰ３のドレイン及び抵抗Ｒ１の一端の共通接続点と位相補償キャパシタＣ１との間にトランスファーゲートＸ２が設けられ、トランスファーゲートＸ２を構成するＭＯＳトランジスタのソース（又はドレイン）が位相補償キャパシタＣ１の一端と接続され、トランスファーゲートＸ２を構成するＭＯＳトランジスタのドレイン（又はソース）がＭＯＳトランジスタＰ３のドレイン及び抵抗Ｒ１の一端の共通接続点と電気的に接続されている。
【００３４】
上記トランスファーゲートＸ１，Ｘ２を構成するそれぞれのＮチャネル型ＭＯＳトランジスタのゲートには、信号ｆが供給される。また、上記トランスファーゲートＸ１，Ｘ２を構成するそれぞれのＰチャネルＭＯＳトランジスタのゲートにはインバータＩＮＶ１を介して、信号ｆの反転信号が供給される。
【００３５】
ここで、位相補償キャパシタＣ１は、接地電位Ｖｓｓの微小な変動に対する安定性を確保するためのものであり、トランスファーゲートＸ１，Ｘ２は、位相補償用キャパシタＣ１と、差動対及びバイアス回路から構成される回路との接続を入切するためのものである。
【００３６】
次に、上記構成の基準電位調整回路の動作について図面を参照して説明する。本実施形態における差動対とバイアス回路の動作については、上記の特許文献１に記載されているため、説明を省略し、本実施形態におけるトランスファーゲートＸ１，Ｘ２の入切動作（位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路との接続の入切動作）を、図２及び図７を参照して説明する。
【００３７】
図７（ａ）は、図６（ｂ）の回路において外部電源電圧を立ち上げたときの基準電位と時間、入力電位と時間との関係図であり、図７（ｂ）は、本発明の第１の実施形態の基準電位調整回路において外部電源電圧を立ち上げたときの基準電位と時間、入力電位と時間、信号ｆと時間との関係図である。
【００３８】
まず、本実施形態におけるトランスファーゲートＸ１，Ｘ２で入切ができる原理について説明する。
【００３９】
図２における信号ｆが“Ｈ”状態となると、位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路とが接続される。つまり、信号ｆが“Ｈ”状態となると、インバータＩＮＶ１により、トランスファーゲートＸ１，Ｘ２におけるＰチャネルＭＯＳトランジスタのゲートには、“Ｌ”状態が入力される。
【００４０】
一方で、トランスファーゲートＸ１，Ｘ２におけるＮチャネル型ＭＯＳトランジスタのゲートには、“Ｈ”状態が入力される。このため、位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路とが接続される。反対に、図２における信号ｆが“Ｌ”状態となると、位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路とが接続が遮断される。この結果、トランスファーゲートＸ１，Ｘ２で位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路との接続の入切ができる。
【００４１】
本実施形態にかかる基準電位調整回路において、このトランスファーゲートＸ１，Ｘ２による位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路との接続の入切を、外部電源電圧の立ち上げ時には切断（開放）し、外部電源電圧の立ち上げし所定期間経過後で基準電位が安定したときには、閉塞し接続状態にする。例えば、図７（ｂ）に示すように外部電源電圧を立ち上げし、１秒〜１．２秒程度経過後にトランスファーゲートＸ１，Ｘ２により位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路とを接続する。
【００４２】
以上より、外部電源電圧立ち上げ時には位相補償用キャパシタＣ１との接続を切断して基準電位ｖｒｅｆの発振を防ぐことができ、外部電源電圧立ち上げし所定期間経過後には位相補償用キャパシタＣ１を接続してスタンバイ状態やアクティブ状態における接地電位Ｖｓｓの微小な変動（グランドノイズ）に対して基準電位ｖｒｅｆが不安定になる期間を短縮することができる。
【００４３】
従って、外部電源電圧の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供することができる。
【００４４】
また、本実施形態では、位相補償用キャパシタＣ１と差動対とバイアス回路から構成される回路との接続を入切する手段としてトランスファーゲートＸ１，Ｘ２を用いている。この入切する手段としてトランジスタを用いた場合、基準電位ｖｒｅｆの高低によっては、トランジスタの閾値により電圧を十分に転送できない場合があるが、トランスファーゲートの場合、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されているため、電源電圧から接地電位までの電位を安定して転送することができる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態にかかる半導体集積回路装置について図４を参照して説明する。図４は、本発明の第２の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路の回路図である。
【００４６】
なお、第２の実施形態にかかる半導体集積回路装置は、第１の実施形態にかかる半導体集積回路装置とは、トランスファーゲートの設置数と設置位置について異なり、その他の構成部分については、同一構成を有している。従って、図４では半導体集積回路装置の主要構成部分（基準電位調整回路）以外の構成部分については省略する。また、以下の説明においても、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分について説明する。
【００４７】
この基準電位調整回路は、Ｐチャネル型ＭＯＳトランジスタＰ１乃至Ｐ３、Ｎチャネル型ＭＯＳトランジスタＮ１乃至Ｎ３、抵抗Ｒ１，Ｒ２，ＶＲ、位相補償用キャパシタＣ１、トランスファーゲートＸ３、及びインバータＩＮＶ１から構成されている。なお、ＭＯＳトランジスタＮ１乃至Ｎ３及びＰ１とＰ２により構成される回路を差動対と定義し、ＭＯＳトランジスタＰ３と抵抗Ｒ１，Ｒ２及びＶＲにより構成される回路をバイアス回路と定義し、トランスファーゲートＸ３及びインバータＩＮＶ１により構成される回路を開閉部と定義する。図４に示すように、第１の実施形態と同様に、差動対とバイアス回路が構成されている。
【００４８】
第１の実施形態とは異なり、本実施形態ではトランスファーゲートＸ３を位相補償キャパシタＣ１とＭＯＳトランジスタＰ３のドレイン及び抵抗Ｒ１の一端の共通接続点との間に設け、トランスファーゲートＸ３を構成するＭＯＳトランジスタのソース（又はドレイン）が位相補償キャパシタＣ１の一端と接続され、トランスファーゲートＸ３を構成するＭＯＳトランジスタのドレイン（又はソース）がＭＯＳトランジスタＰ３のドレイン及び抵抗Ｒ１の一端の共通接続点と電気的に接続されている。
【００４９】
上記トランスファーゲートＸ３を構成するそれぞれのＮチャネル型ＭＯＳトランジスタのゲートには、信号ｆが供給される。また、トランスファーゲートＸ３を構成するＰチャネル型ＭＯＳトランジスタのゲートにはインバータＩＮＶ１を介して、信号ｆの反転信号が供給される。トランスファーゲートＸ３の動作は、第１の実施形態におけるトランスファーゲートＸ１，Ｘ２と同様の動作を行うため、詳細な説明を省略する。信号ｆが“Ｌ”又は“Ｈ”状態によって、位相補償用キャパシタＣ１と差動対とバイアス回路から構成される回路とが接続が開放されたり閉塞されたりする。
【００５０】
以上より、外部電源電圧立ち上げ時には位相補償用キャパシタＣ１との接続を切断して基準電位ｖｒｅｆの発振を防ぐことができ、外部電源電圧立ち上げし所定期間経過後には位相補償用キャパシタＣ１を接続してスタンバイ状態やアクティブ状態における接地電位Ｖｓｓの微小な変動（グランドノイズ）に対して基準電位ｖｒｅｆが不安定になる期間を短縮することができる。
【００５１】
従って、外部電源電圧の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供することができる。
【００５２】
また、本実施形態では、位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路との接続を入切する手段としてトランスファーゲートＸ３を用いている。この入切する手段としてトランジスタを用いた場合、基準電位ｖｒｅｆの高低によっては、トランジスタの閾値により電圧を十分に転送できない場合があるが、トランスファーゲートの場合、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されているため、電源電圧から接地電位までの電位を安定して転送することができる。
【００５３】
また、第１の実施形態では、位相補償用キャパシタＣ１の両端がフローティングになるが、本実施形態では、位相補償用キャパシタＣ１の一端と上記接続点ＰＰが接続されているため、第１の実施形態の場合に比べて、位相補償用キャパシタＣ１におけるチャージシェアによって生じる基準電位ｖｒｅｆの変動を小さくできる。なお、チャージシェアとは、予備充電の一種である。
【００５４】
次に、上記の第２の実施形態にかかる半導体集積回路装置の変形例について、図５を参照して説明する。図５は、本発明の第２の実施形態における半導体集積回路装置のうち基準電位を調整する基準電位調整回路を変形した回路図である。第１の実施形態にかかる半導体集積回路装置とは、トランスファーゲートの設置数と設置位置について異なり、その他の構成部分については、同一構成を有している。従って、図５では半導体集積回路装置の主要構成部分（基準電位調整回路）以外の構成部分については省略する。また、以下の説明においても、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分について説明する。
【００５５】
この基準電位調整回路は、Ｐチャネル型ＭＯＳトランジスタＰ１乃至Ｐ３、Ｎチャネル型ＭＯＳトランジスタＮ１乃至Ｎ３、抵抗Ｒ１，Ｒ２，ＶＲ、位相補償用キャパシタＣ１、トランスファーゲートＸ４、及びインバータＩＮＶ１から構成されている。なお、ＭＯＳトランジスタＮ１乃至Ｎ３及びＰ１とＰ２により構成される回路を差動対と定義し、ＭＯＳトランジスタＰ３と抵抗Ｒ１，Ｒ２及びＶＲにより構成される回路をバイアス回路と定義し、トランスファーゲートＸ４及びインバータＩＮＶ１により構成される回路を開閉部と定義する。図５に示すように、第１の実施形態と同様に、差動対とバイアス回路が構成されている。
【００５６】
第１の実施形態とは異なり、本実施形態ではトランスファーゲートＸ４を、ＭＯＳトランジスタＰ３のゲートとＭＯＳトランジスタＰ１及びＮ１のドレイン共通接続点とに接続された接続点ＰＰと、位相補償用キャパシタＣ１との間に設け、トランスファーゲートＸ４を構成するＭＯＳトランジスタのソース（又はドレイン）が位相補償キャパシタＣ１の一端と接続され、トランスファーゲートＸ４を構成するＭＯＳトランジスタのドレイン（又はソース）が上記接続点ＰＰと電気的に接続されている。
【００５７】
上記トランスファーゲートＸ４を構成するそれぞれのＮチャネル型ＭＯＳトランジスタのゲートには、信号ｆが供給される  また、トランスファーゲートＸ４を構成するＰチャネル型ＭＯＳトランジスタのゲートにはインバータＩＮＶ１を介して、信号ｆの反転信号が供給される。トランスファーゲートＸ４の動作は、第１の実施形態におけるトランスファーゲートＸ１，Ｘ２と同様の動作を行うため、詳細な説明を省略する。信号ｆが“Ｌ”又は“Ｈ”状態によって、位相補償用キャパシタＣ１と差動対とバイアス回路から構成される回路とが接続が開放されたり閉塞されたりする。
【００５８】
以上より、外部電源電圧立ち上げ時には位相補償用キャパシタＣ１との接続を切断して基準電位ｖｒｅｆの発振を防ぐことができ、外部電源電圧立ち上げし所定期間経過後には位相補償用キャパシタＣ１を接続してスタンバイ状態やアクティブ状態における接地電位Ｖｓｓの微小な変動（グランドノイズ）に対して基準電位ｖｒｅｆが不安定になる期間を短縮することができる。
【００５９】
従って、外部電源電圧の立ち上げ時にあっても安定した基準電位が得られる半導体集積回路装置を提供することができる。
【００６０】
また、本実施形態では、位相補償用キャパシタＣ１と差動対及びバイアス回路から構成される回路との接続を入切する手段としてトランスファーゲートＸ４を用いている。この入切する手段としてトランジスタを用いた場合、基準電位ｖｒｅｆの高低によっては、トランジスタの閾値により電圧を十分に転送できない場合があるが、トランスファーゲートの場合、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタで構成されているため、電源電圧から接地電位までの電位を安定して転送することができる。
【００６１】
また、第１の実施形態では、位相補償用キャパシタＣ１の両端がフローティングになるが、本実施形態では、位相補償用キャパシタＣ１の一端と上記バイアス回路が接続されているため、第１の実施形態の場合に比べて、位相補償用キャパシタＣ１におけるチャージシェアによって生じる基準電位ｖｒｅｆの変動を小さくできる。
【００６２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、各実施形態では、図１乃至図５までの回路を、内部電源電位Ｖｄｄから基準電位ｖｒｅｆを生成する基準電位調整回路として用いているが、内部電源電位Ｖｄｄの代わりに外部電源電圧Ｖｃｃを用いることにより、外部電源電圧Ｖｃｃから内部電源電位Ｖｄｄを生成する降圧回路としても用いることができる。このとき、本発明における効果と同様の効果を得ることができる。
【００６３】
また、各実施形態の基準電位調整回路や上述した内部降圧回路は、ＮＡＮＤ型フラッシュメモリ以外に、ＤＲＡＭ、ＳＲＡＭ、ＮＯＲ型フラッシュメモリなどにも同様に適用できる。
【００６４】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６５】
１１…メモリセルアレイ
１２…ワード線制御回路
１３…ビット線制御回路
１４…カラムデコーダ
１５…データ入出力バッファ
１６…制御信号及び制御電圧発生回路
１７…制御信号入力端子
１８…データ入力端子
Ｐ１  Ｐ２  Ｐ３…ＰチャネルＭＯＳトランジスタ
Ｎ１  Ｎ２  Ｎ３  Ｎ４  Ｎ５  Ｎ６  Ｎ７  Ｎ８…Ｎチャネル型ＭＯＳトランジスタ
Ｒ１  Ｒ２  Ｒ３  Ｒ４  Ｒ５  Ｒ６  Ｒ７…抵抗
ＶＲ…可変抵抗
Ｃ１…位相補償用キャパシタ
Ｘ１  Ｘ２  Ｘ３  Ｘ４…トランスファーゲート
ｖｂｇｒ…入力電位
ｖｒｅｆ…基準電位
ＩＮＶ１…インバータ
１００…半導体集積回路装置 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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