(57)【要約】【課題】画素回路の構成を簡略化した画像表示装置を提供する。【解決手段】画像表示装置は第１の電源線と、第２の電源線と、それぞれが画素回路を含む複数の画素回路群と、データ信号と走査信号を供給する駆動回路と、スイッチ部と、を含む。各画素回路は、第１の電源線と第２の電源線との間で電流量を調節する駆動トランジスタと、その電流量によって輝度が変化する自発光素子と、データ信号を記憶するとともにその電流量を制御する記憶容量と、を含む。駆動回路は順次選択した画素回路群の画素回路に含まれる記憶容量にデータ信号を記憶させ、駆動回路はデータ信号を記憶させる期間と異なる発光期間に自発光素子をデータ信号に応じた輝度で発光させる。スイッチ部は第１の電源線の一端および第２の電源線の一端のうち一方に設けられ、第１の電源線から第２の電源線に流れる電流の有無を制御する。【選択図】図２
2011022434.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源線と、
第２の電源線と、
それぞれが少なくとも一つの画素回路を含む複数の画素回路群と、
前記各画素回路にデータ信号と走査信号を供給する駆動回路と、
スイッチ部と、
を含み、
前記各画素回路は、
前記第１の電源線と前記第２の電源線との間に設けられ、電流量を調節する駆動トランジスタと、
前記駆動トランジスタから供給される電流量によって輝度が変化する自発光素子と、
一端に前記データ信号に応じた電位が供給され、他端に供給される電位との電位差を記憶するとともに該電位差によって前記駆動トランジスタが供給する電流量を制御する記憶容量と、を含み、
前記駆動回路は前記画素回路群を順次選択し、選択された前記画素回路群に含まれる各画素回路に含まれる前記記憶容量に前記電位差を記憶させ、
前記駆動回路は前記画素回路群を順次選択する期間と異なる発光期間に前記複数の画素回路群に含まれる各画素回路に含まれる前記自発光素子を前記電位差に応じた輝度で発光させ、
前記スイッチ部は前記第１の電源線の一端および前記第２の電源線の一端のうち一方に設けられ、前記第１の電源線から前記第２の電源線に電流を流すか否かを制御する、
ことを特徴とする画像表示装置。
【請求項２】
前記スイッチ部は前記第１の電源線の一端に設けられ、
前記スイッチ部は前記第１の電源線に対し電源電位と前記電源電位と異なる所定の電位とのうち一方を選択的に供給し、
前記第２の電源線には、少なくとも前記発光期間に基準電位が供給され、
前記駆動回路は前記所定の電位を用いて前記自発光素子が有する容量に蓄えられた電荷を所定の基準状態に設定する、
ことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記所定の電位は前記基準電位である、
ことを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記各画素回路は、
前記駆動トランジスタのゲート電極と前記駆動トランジスタのドレイン電極との間に設けられるリセットスイッチと、
前記自発光素子の一端と前記駆動トランジスタのドレイン電極との間に設けられる点灯制御スイッチと、をさらに含み、
前記駆動トランジスタのソース電極は前記第１の電源線に接続され、
前記記憶容量の一端は前記駆動回路に接続され、
前記自発光素子の他端は前記第２の電源線に接続され、
前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、
ことを特徴とする請求項２または３に記載の画像表示装置。
【請求項５】
前記第２の電源線の一端に設けられるとともに前記第２の電源線に対する前記基準電位の供給を制御する点灯制御部をさらに含む、
ことを特徴とする請求項２または３に記載の画像表示装置。
【請求項６】
前記各画素回路は前記駆動トランジスタのゲート電極と前記駆動トランジスタのドレイン電極との間に設けられるリセットスイッチをさらに含み、
前記駆動トランジスタのソース電極は前記第１の電源線に接続され、
前記自発光素子の一端は、前記駆動トランジスタのドレイン電極に接続され、
前記記憶容量の一端は前記駆動回路に接続され、
前記自発光素子の他端は前記第２の電源線に接続され、
前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、
ことを特徴とする請求項５に記載の画像表示装置。
【請求項７】
前記スイッチ部は前記第２の電源線の一端に設けられ、前記第２の電源線に対する基準電位の供給を制御し、
前記第１の電源線には電源電位が供給される、
ことを特徴とする請求項１に記載の画像表示装置。
【請求項８】
前記各画素回路は前記駆動トランジスタのゲート電極と前記駆動トランジスタのドレイン電極との間に設けられるリセットスイッチをさらに含み、
前記駆動トランジスタのソース電極は前記第１の電源線に接続され、
前記自発光素子の一端は前記駆動トランジスタのドレイン電極に接続され、
前記記憶容量の一端は前記駆動回路に接続され、
前記自発光素子の他端は前記第２の電源線に接続され、
前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、
ことを特徴とする請求項７に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自発光素子を用いた画像表示装置に関する。
【背景技術】
【０００２】
近年、有機エレクトロルミネッセンス（Electro Luminescence）素子（以下、有機ＥＬ素子という）などの自発光素子を用いた画像表示装置の開発が盛んに行われている。この自発光素子を用いて画素回路をマトリクス状に並べて画像表示装置を構成すると、画素回路内の駆動トランジスタのばらつき等により画素ごとに表示輝度にばらつきが生じる。そこで表示品質を向上させるために、これらのばらつき等を画素回路内部で補償する回路を設けている。各画素回路には各自発光素子の点灯を制御する点灯制御スイッチや、データ信号が書き込まれる画素回路内の記憶容量などに溜まる電荷を逃がすためのプリチャージ／リセット用スイッチなどが設けられている。
【０００３】
特許文献１には、上述の画素回路の構成が開示されている。特許文献２には、本発明に関連する発明であって、データ信号書込みと発光とが行ごとに異なるタイミングで行われる画像表示装置において、電源パルスを印加する発明が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１５７２５０号公報
【特許文献２】特開２００８−１２２４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、点灯制御スイッチやプリチャージ／リセット用のスイッチなどを各画素回路に設けると、画素回路の構成が複雑になるという問題があった。この問題は、例えば製作工程の増加や、画素回路における開口率の低下などを招くことになる。
【０００６】
本発明は上記課題を鑑みてなされたものであって、その目的は、画素回路の構成が簡略化された画像表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００８】
（１）第１の電源線と、第２の電源線と、それぞれが少なくとも一つの画素回路を含む複数の画素回路群と、前記各画素回路にデータ信号と走査信号を供給する駆動回路と、スイッチ部と、を含み、前記各画素回路は、前記第１の電源線と前記第２の電源線との間に設けられ、電流量を調節する駆動トランジスタと、前記駆動トランジスタから供給される電流量によって輝度が変化する自発光素子と、一端に前記データ信号に応じた電位が供給され、他端に供給される電位との電位差を記憶するとともに該電位差によって前記駆動トランジスタが供給する電流量を制御する記憶容量と、を含み、前記駆動回路は前記画素回路群を順次選択し、選択された前記画素回路群に含まれる各画素回路に含まれる前記記憶容量に前記電位差を記憶させ、前記駆動回路は前記画素回路群を順次選択する期間と異なる発光期間に前記複数の画素回路群に含まれる各画素回路に含まれる前記自発光素子を前記電位差に応じた輝度で発光させ、前記スイッチ部は前記第１の電源線の一端および前記第２の電源線の一端のうち一方に設けられ、前記第１の電源線から前記第２の電源線に電流を流すか否かを制御する、ことを特徴とする画像表示装置。
【０００９】
（２）（１）において、前記スイッチ部は前記第１の電源線の一端に設けられ、前記スイッチ部は前記第１の電源線に対し電源電位と前記電源電位と異なる所定の電位とのうち一方を選択的に供給し、前記第２の電源線には、少なくとも前記発光期間に基準電位が供給され、前記駆動回路は前記所定の電位を用いて前記自発光素子が有する容量に蓄えられた電荷を所定の基準状態に設定する、ことを特徴とする画像表示装置。
【００１０】
（３）（２）において、前記所定の電位は前記基準電位である、ことを特徴とする画像表示装置。
【００１１】
（４）（２）または（３）において、前記各画素回路は、前記駆動トランジスタのゲート電極と前記駆動トランジスタのドレイン電極との間に設けられるリセットスイッチと、前記自発光素子の一端と前記駆動トランジスタのドレイン電極との間に設けられる点灯制御スイッチと、をさらに含み、前記駆動トランジスタのソース電極は前記第１の電源線に接続され、前記記憶容量の一端は前記駆動回路に接続され、前記自発光素子の他端は前記第２の電源線に接続され、前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、ことを特徴とする画像表示装置。
【００１２】
（５）（２）または（３）において、前記第２の電源線の一端に設けられるとともに前記第２の電源線に対する前記基準電位の供給を制御する点灯制御部をさらに含む、ことを特徴とする画像表示装置。
【００１３】
（６）（５）において、前記各画素回路は前記駆動トランジスタのゲート電極と前記駆動トランジスタのドレイン電極との間に設けられるリセットスイッチをさらに含み、前記駆動トランジスタのソース電極は前記第１の電源線に接続され、前記自発光素子の一端は、前記駆動トランジスタのドレイン電極に接続され、前記記憶容量の一端は前記駆動回路に接続され、前記自発光素子の他端は前記第２の電源線に接続され、前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、ことを特徴とする画像表示装置。
【００１４】
（７）（１）において、前記スイッチ部は前記第２の電源線の一端に設けられ、前記第２の電源線に対する基準電位の供給を制御し、前記第１の電源線には電源電位が供給される、ことを特徴とする画像表示装置。
【００１５】
（８）（７）において、前記駆動トランジスタのソース電極は前記第１の電源線に接続され、前記自発光素子の一端は前記駆動トランジスタのドレイン電極に接続され、前記記憶容量の一端は前記駆動回路に接続され、前記自発光素子の他端は前記第２の電源線に接続され、前記記憶容量の他端は前記駆動トランジスタのゲート電極に接続される、ことを特徴とする画像表示装置。
【発明の効果】
【００１６】
本発明によれば、画素回路の構成が簡略化された画像表示装置を提供できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る画像表示装置の等価回路を示す図である。
【図２】図１に示す画素回路の構成および電源ＧＮＤ切替回路の構成を示す図である。
【図３Ａ】発光期間における画素回路の状態を示す図である。
【図３Ｂ】記憶容量ディスチャージ期間における画素回路の状態を示す図である。
【図３Ｃ】記憶容量ディスチャージ期間における画素回路の状態を示す図である。
【図３Ｄ】記憶容量ディスチャージ期間における画素回路の状態を示す図である。
【図３Ｅ】Ｄｉディスチャージ期間における画素回路の状態を示す図である。
【図３Ｆ】書込み期間における画素回路の状態を示す図である。
【図３Ｇ】書込み期間における画素回路の状態を示す図である。
【図４】各種配線から供給される信号を示す波形図である。
【図５】本発明の第２の実施形態に係る画像表示装置の等価回路を示す図である。
【図６】図５に示す画素回路の構成および点灯期間制御回路の構成を示す図である。
【図７Ａ】発光期間における画素回路の状態を示す図である。
【図７Ｂ】プリチャージ期間における画素回路の状態を示す図である。
【図７Ｃ】書込み期間における画素回路の状態を示す図である。
【図７Ｄ】書込み期間における画素回路の状態を示す図である。
【図８】各種配線から供給される信号を示す波形図である。
【図９】本発明の第３の実施形態に係る画素回路、電源ＧＮＤ切替回路および点灯制御回路の構成を示す図である。
【図１０】本発明の第４の実施形態に係る画像表示装置の概略構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。以下では、本発明を自発光素子の一種である有機ＥＬディスプレイに適用した場合の例について説明する。
【００１９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る画像表示装置の等価回路を示す図である。本図は、本実施形態に係る画像表示装置のうち特に表示パネルについて示している。表示パネルは、図中縦方向に延在するとともに横方向に並んで配置される複数のデータ信号線ＤＬと、図中横方向に延在するとともに縦方向に並んで配置される複数のリセット制御線ＲＬと、各リセット制御線ＲＬに対応して存在するとともにそれぞれ対応するリセット制御線ＲＬと並んで配置される点灯制御線ＬＬと、データ信号線ＤＬとリセット制御線ＲＬ（点灯制御線ＬＬ）との交点に対応してマトリクス状に配置されている複数の画素回路ＰＣと、電源ＧＮＤ切替回路ＳＣＳと、データ信号線駆動回路ＸＤＶと、走査線駆動回路ＹＤＶとを含んでいる。データ信号線ＤＬは、上側の端がデータ信号線駆動回路ＸＤＶに接続されている。リセット制御線ＲＬおよび点灯制御線ＬＬは左側の端が走査線駆動回路ＹＤＶに接続されている。複数の画素回路ＰＣは表示領域ＤＰを構成している。各画素回路ＰＣは自発光素子ＩＥと記憶容量ＣＰとを含んでいる、画素回路ＰＣの構造の詳細は後述する。データ信号線駆動回路ＸＤＶと走査線駆動回路ＹＤＶとは互いに連携して各画素回路ＰＣを駆動する駆動回路である。
【００２０】
走査線駆動回路ＹＤＶからは切替信号線群ＳＬＤが延びており、電源ＧＮＤ切替回路ＳＣＳに接続されている。電源ＧＮＤ切替回路ＳＣＳには電圧源ＰＳも接続されており、電源ＧＮＤ切替回路ＳＣＳから延びる第１の電源線ＰＬは、各画素回路ＰＣに接続されている。また、各画素回路ＰＣには第２の電源線ＮＬが接続されており、第２の電源線ＮＬは接地電極に接続されている。接地電極には基準電位が供給されている。本実施形態では、基準電位として接地電位を採用している。また、図１では画素回路ＰＣは２×２の４つのみ記載しているが、実際は表示解像度に応じた数の画素回路ＰＣが存在する。以下では６４０×４８０のカラー表示であるとして説明する。以下では、ｎ行目、ｍ列目に位置する画素回路をＰＣ（ｍ，ｎ）とあらわす。例えば左上に存在する画素回路はＰＣ（１，１）とあらわす。また、ｎ行目の画素回路に接続されるリセット制御線をＲＬ（ｎ）とあらわし、ｎ行目の画素回路ＰＣに接続される点灯制御線をＬＬ（ｎ）とあらわす。
【００２１】
画像表示装置においては、複数の画素回路ＰＣを複数の画素回路群に分け、駆動回路は画素回路群を順次選択し、選択された画素回路群に属する画素回路ＰＣに含まれる記憶容量ＣＰにデータ信号線を介してデータ信号に基づく電位差を書き込む操作を行っている。そうすれば複数の画素回路群の間でデータ信号線ＤＬを共有できる。本実施形態では各行ごとに画素回路ＰＣをグループ分けしており、そのグループの選択にはリセット制御線ＲＬを用いている。
【００２２】
図２は、図１に示す画素回路ＰＣの構成および電源ＧＮＤ切替回路ＳＣＳの構成を示す図である。各画素回路ＰＣは、流れる電流量によって輝度が変化する自発光素子ＩＥと、両端に生じる電位差を記憶する記憶容量ＣＰと、記憶容量ＣＰに記憶された電位差に基づいて自発光素子ＩＥに流れる電流量を調節する駆動トランジスタＤＴと、リセットスイッチＲＳと、点灯制御スイッチＬＳとを含んでいる。
【００２３】
自発光素子ＩＥは有機ＥＬ素子であり、流れる電流に応じた輝度で発光する。有機ＥＬ素子は一般的に整流性があり、ＯＬＥＤと呼ばれる。図中では自発光素子ＩＥをダイオードの記号を用いて示す。駆動トランジスタＤＴはＰＭＯＳの薄膜トランジスタである。駆動トランジスタＤＴのゲート電極は記憶容量ＣＰの一端に接続され、ソース電極は第１の電源線ＰＬに接続される。記憶容量ＣＰの他端はその画素回路ＰＣに対応するデータ信号線ＤＬを介してデータ信号線駆動回路ＸＤＶに接続されている。リセットスイッチＲＳはＮＭＯＳの薄膜トランジスタで構成され、そのゲート電極は画素回路ＰＣの行に対応するリセット制御線ＲＬに接続され、そのソース電極およびドレイン電極の一方は駆動トランジスタＤＴのゲート電極に接続され、他方は駆動トランジスタＤＴのドレイン電極に接続されている。点灯制御スイッチＬＳはＮＭＯＳの薄膜トランジスタで構成され、駆動トランジスタＤＴのドレイン電極と自発光素子ＩＥのアノードとの間に設けられ、そのゲート電極は画素回路ＰＣの行に対応する点灯制御線ＬＬに接続されている。自発光素子ＩＥのカソード電極は第２の電源線ＮＬに接続されている。なお、自発光素子ＩＥ、記憶容量ＣＰ、駆動トランジスタＤＴ、リセットスイッチＲＳ、点灯制御スイッチＬＳについて、ｎ行目ｍ列目の画素回路ＰＣ内のものは、符号に（ｍ，ｎ）をつけて示す。
【００２４】
電源ＧＮＤ切替回路ＳＣＳは、共通電源スイッチＳＷＨと共通ＧＮＤスイッチＳＷＬを有し、それぞれはＮＭＯＳの薄膜トランジスタである。共通電源スイッチＳＷＨのドレイン電極および共通ＧＮＤスイッチＳＷＬのドレイン電極は第１の電源線ＰＬに接続される。共通電源スイッチＳＷＨのソース電極は電圧源ＰＳに、共通ＧＮＤスイッチＳＷＬは接地電極に接続されている。共通電源スイッチＳＷＨのゲート電極は共通電源制御線ＳＬＨによって走査線駆動回路ＹＤＶに接続され、共通ＧＮＤスイッチＳＷＬは共通ＧＮＤ制御線ＳＬＬによって走査線駆動回路ＹＤＶに接続されている。共通電源制御線ＳＬＨと共通ＧＮＤ制御線ＳＬＬとは、図１における切替信号線群ＳＬＤを構成している。なお、共通電源スイッチＳＷＨおよび共通ＧＮＤスイッチＳＷＬのうち一方をＰＭＯＳトランジスタとすることで、共通電源制御線ＳＬＨと共通ＧＮＤ制御線ＳＬＬとを共通化してもよい。本実施形態において、電源ＧＮＤ切替回路ＳＣＳは第１の電源線ＰＬへ供給する電位として電源電位および基準電位のうち一方を選択的に供給するスイッチ部として機能する。電圧源ＰＳはそれに接続された電源電位線を通じて電源電位を供給する。接地電極はそれに接続された基準電位線を通じて基準電位を供給する。
【００２５】
本実施形態における画素回路ＰＣの動作について、図３Ａ〜図３Ｇおよび図４を用いて説明する。図４は、各種配線から供給される信号を示す図である。この波形図は上から順に走査線駆動回路ＹＤＶに供給される垂直同期信号（Ｖ．Ｓｙｎｃ）、データ信号線ＤＬに供給される信号、共通電源制御線ＳＬＨに供給される信号、共通ＧＮＤ制御線ＳＬＬに供給される信号、１行目ｍ列目の駆動トランジスタＤＴ（ｍ，１）のゲート電極に供給される電位、４８０行目ｍ列目の駆動トランジスタＤＴ（ｍ，４８０）のゲート電極に供給される電位、１行目のリセット制御線ＲＬ（１）に供給される信号、４８０行目のリセット制御線ＲＬ（４８０）に供給される信号、および各行の点灯制御線ＬＬに供給される信号を示している。動画を構成する一つの画像の画像データを書込みその画像を表示させる期間である１フレーム期間は順に、発光期間Ｔ１と、記憶容量ＣＰの電荷をディスチャージする記憶容量ディスチャージ期間Ｔ２，Ｔ３，Ｔ４と、自発光素子ＩＥの電荷をディスチャージするＤｉディスチャージ期間Ｔ５と、書込み期間Ｔ６，Ｔ７とからなる。データ信号線駆動回路ＸＤＶはデータ信号線ＤＬに信号を供給しており、走査線駆動回路ＹＤＶはリセット制御線ＲＬ、点灯制御線ＬＬ、共通電源制御線ＳＬＨおよび共通ＧＮＤ制御線ＳＬＬに信号を供給している。
【００２６】
図３Ａは、発光期間Ｔ１における画素回路ＰＣの状態を示す図である。発光期間Ｔ１においては、駆動トランジスタＤＴのゲート電位に応じた輝度で、各画素回路ＰＣに含まれる自発光素子ＩＥが発光動作を行う。駆動トランジスタＤＴのゲート電位は、その前の書込み期間Ｔ７にて記憶容量ＣＰに書き込んだ電圧を、発光期間Ｔ１にデータ信号線ＤＬに印加される電位ＶＬに加えた電位である。この際、共通電源制御線ＳＬＨの電位が高く（以下Ｈと記す）、共通ＧＮＤ制御線ＳＬＬの電位が低い（以下Ｌと記す）ため、第１の電源線ＰＬには電圧源ＰＳからの電源電位が供給される。また、リセット制御線ＲＬの電位はＬであるため、リセットスイッチＲＳはオフとなる。点灯制御線ＬＬの信号線はＨであるため、点灯制御スイッチＬＳはオンである。データ信号線の電位ＶＬは画面全体の発光電流を決める。ここで、発光期間Ｔ１は全ての行の画素回路ＰＣで同じ期間であり、行ごとに発光期間Ｔ１が異なることはない。
【００２７】
図３Ｂは、記憶容量ディスチャージ期間Ｔ２における画素回路ＰＣの状態を示す図である。記憶容量ディスチャージ期間Ｔ２では、データ信号線ＤＬの電位は発光期間Ｔ１と同じくＶＬに設定される。ここで共通電源制御線ＳＬＨの電位がＬであり、共通ＧＮＤ制御線ＳＬＬの電位がＨであるため、第１の電源線ＰＬには基準電位が供給される。またリセット制御線ＲＬの電位と点灯制御線ＬＬの電位とがＨであるため、リセットスイッチＲＳおよび点灯制御スイッチＬＳがオンとなる。それにより、駆動トランジスタＤＴのソース電極の電位をＧＮＤ電位（０Ｖ）とすると共に、駆動トランジスタＤＴのドレイン電極とゲート電極の電位は自発光素子ＩＥの最小電圧Ｖｄｍｉｎ（本実施形態では１．５Ｖ程度）に設定される。この時、記憶容量ＣＰの電荷が自発光素子ＩＥを介して接地電極へ流れる。しかし記憶容量ＣＰから放出される電荷量が限られるため、自発光素子ＩＥに流れる電流は発光期間に比べて僅かであり、自発光素子ＩＥは微発光するにとどまる。本実施形態においては、駆動トランジスタＤＴのゲート電極の電位はＶｄｍｉｎを反映し１．５Ｖ程度となる。ここで、第１の電源線から供給される電位が基準電位であるため、第１の電源線から自発光素子ＩＥには電流は流れない。
【００２８】
図３Ｃは、記憶容量ディスチャージ期間Ｔ３における画素回路ＰＣの状態を示す図である。図３Ｄは、記憶容量ディスチャージ期間Ｔ４における画素回路ＰＣの状態を示す図である。記憶容量ディスチャージ期間Ｔ３では、データ信号線ＤＬに印加する電位がＶＬからハイレベル電位Ｖｗ（本実施形態では白表示に相当する５Ｖとしている）に変化する。この際も記憶容量ＣＰの電荷が自発光素子ＩＥを介して接地電極へ流れる。しかし記憶容量ディスチャージ期間Ｔ２と同様の理由で自発光素子ＩＥに流れる電流は僅かであり、自発光素子ＩＥは微発光するにとどまる。一方、記憶容量ＣＰの両端には、ハイレベル電位と駆動トランジスタＤＴのゲート電極の電位との差である３．５Ｖの電位差が生じている。そして、記憶容量ディスチャージ期間の後半のＴ４では、リセット制御線ＲＬの電位がＬとなり、リセットスイッチＲＳがオフとなる。
【００２９】
図３Ｅは、Ｄｉディスチャージ期間Ｔ５における画素回路ＰＣの状態を示す図である。Ｄｉディスチャージ期間Ｔ５では、データ信号線ＤＬに印加される電位がローレベル電位Ｖｂ（本実施形態では黒表示に相当する０Ｖとしている）に変化する。これにより、駆動トランジスタＤＴのゲート電位Ｖｇは負の電位（Ｖｇ＝Ｖｄｍｉｎ−（Ｖｗ−Ｖｂ）、本実施形態では−３．５Ｖである）となり、駆動トランジスタＤＴのドレイン電極とソース電極とが導通する。ここで、ドレイン電極からソース電極に向かって電流が流れ、自発光素子ＩＥに溜まった電荷が第１の電源線ＰＬを介して接地電極へ引き抜かれ、自発光素子ＩＥに蓄えられた電荷の量が基準状態にリセットされる。この動作はプリチャージ動作も兼ねており、書込み動作における安定性を確保する。ここで、ドレイン電極からソース電極に電流が流れるのは、薄膜トランジスタには極性がないからである。なお、ここでは発光期間の電位の高低によってソース電極とドレイン電極の名称をつけている。
【００３０】
図３Ｆは、書込み期間Ｔ６における画素回路ＰＣの状態を示す図である。各画素回路ＰＣに含まれる記憶容量ＣＰにデータ信号を書き込む前段階であり、全ての点灯制御線ＬＬの電位をＬとし、点灯制御スイッチＬＳをオフにする。また次の動作に備え、共通電源制御線ＳＬＨの電位がＨとなり、共通ＧＮＤ制御線ＳＬＬの電位がＬとなる。これにより、第１の電源線ＰＬには電源電位が供給される。
【００３１】
図３Ｇは、書込み期間Ｔ７における画素回路ＰＣの状態を示す図である。この動作は、画素回路ＰＣに対し、行ごとにデータ信号の書込みを行う。本実施形態では４８０行の書込み動作を行う。書込みを行う行の画素回路ＰＣを選択するために、書込み対象となる行のリセット制御線ＲＬの電位をＨにするとともに、記憶容量ＣＰに書き込むデータ信号をデータ信号線ＤＬに供給する。書込み後に該当行のリセット制御線ＲＬの電位をＬにする動作を繰り返し行う。１行の書込みを行う時間を１Ｈと呼ぶ。書込み期間Ｔ７の後は次のフレームの発光期間Ｔ１に続き、以降この動作が繰り返される。
【００３２】
本実施形態の構成によれば、スイッチを画素回路ＰＣの外、言い換えれば表示領域ＤＰの外に配置しているので、画素回路ＰＣ内のトランジスタ数を増やさずにディスチャージ機能を実現できる。また、フレーム中で書込み期間と発光期間とが分かれているため、いずれかの行の画素回路ＰＣの記憶容量ＣＰに映像信号に基づく電位差を書込む際は、全ての行の画素回路ＰＣに含まれる自発光素子に第１の電源線からの電流が流れない。これにより、複数行間でスイッチを共有することができる。
【００３３】
これまでの第１の実施形態の説明では、電源ＧＮＤ切替回路は電源電位と基準電位を選択的に供給しているが、電源電位と選択的に供給される電位は基準電位には限られない。自発光素子ＩＥの電荷が所定の状態にリセットされ、かつ第１の電源線と第２の電源線との間に発生する電位差によって、自発光素子ＩＥに電流が流れない範囲で任意の電位を設定すればよい。
【００３４】
［第２の実施形態］
以下では本発明の第２の実施形態について、第１の実施形態との相違点を中心に説明する。図５は、本発明の第２の実施形態に係る画像表示装置の等価回路を示す図である。第１の実施形態と同様に、本図は特に表示パネルについて示している。表示パネルは、図中縦方向に延在するとともに横方向に並んで配置される複数のデータ信号線ＤＬと、図中横方向に延在するとともに縦方向に並んで配置される複数のリセット制御線ＲＬと、データ信号線ＤＬとリセット制御線ＲＬとの交点に対応してマトリクス状に配置されている画素回路ＰＣと、点灯制御回路ＳＣＬと、データ信号線駆動回路ＸＤＶと、走査線駆動回路ＹＤＶとを含んでいる。データ信号線ＤＬは、上側の端がデータ信号線駆動回路ＸＤＶに接続されている。リセット制御線ＲＬは左側の端が走査線駆動回路ＹＤＶに接続されている。各画素回路ＰＣは自発光素子ＩＥを含んでいる。これらの画素回路ＰＣは表示領域ＤＰを構成している。
【００３５】
走査線駆動回路ＹＤＶからは共通点灯制御線ＳＬＧが延びており、点灯制御回路ＳＣＬに接続されている。点灯制御回路ＳＣＬには接地電極も接続されており、点灯制御回路ＳＣＬから延びる第２の電源線ＮＬは、各画素回路ＰＣに接続されている。また、各画素回路ＰＣには第１の電源線ＰＬが接続されており、第１の電源線ＰＬには電圧源ＰＳが接続されている。
【００３６】
図６は、図５に示す画素回路ＰＣの構成および点灯制御回路ＳＣＬの構成を示す図である。各画素回路ＰＣは、自発光素子ＩＥと、両端に生じる電位差を記憶する記憶容量ＣＰと、記憶容量ＣＰに記憶された電位差に基づいて自発光素子ＩＥに流れる電流量を調節する駆動トランジスタＤＴと、リセットスイッチＲＳとを含んでいる。
【００３７】
駆動トランジスタＤＴのゲート電極は記憶容量ＣＰの一端に接続され、ソース電極は第１の電源線ＰＬに接続される。記憶容量ＣＰの他端はその画素回路ＰＣに対応するデータ信号線ＤＬに接続されている。リセットスイッチＲＳのゲート電極はその画素回路ＰＣの属する行に対応するリセット制御線ＲＬに接続され、そのソース電極およびドレイン電極のうち一方は駆動トランジスタＤＴのゲート電極に接続され、その他方は駆動トランジスタＤＴのドレイン電極に接続されている。自発光素子ＩＥのアノード電極は駆動トランジスタＤＴのドレイン電極に接続され、自発光素子ＩＥのカソード電極は第２の電源線ＮＬに接続されている。
【００３８】
点灯制御回路ＳＣＬはＮＭＯＳの薄膜トランジスタからなる共通点灯制御スイッチＳＷＧを有する。共通点灯制御スイッチＳＷＧのゲート電極は共通点灯制御線ＳＬＧに接続され、ソース電極は第２の電源線ＮＬに接続され、ドレイン電極は接地電極に接続される。本実施形態において、点灯制御回路ＳＣＬは第２の電源線へ基準電位を供給するか否かを制御するスイッチ部として機能する。
【００３９】
本実施形態における画素回路ＰＣの動作について、図７Ａ〜図７Ｄおよび図８を用いて説明する。図８は、各種配線から供給される信号を示す図である。この波形図は上から順に走査線駆動回路ＹＤＶに供給される垂直同期信号（Ｖ．Ｓｙｎｃ）、データ信号線ＤＬに供給される信号、１行目ｍ列目の駆動トランジスタＤＴ（ｍ，１）のゲート電極に供給される信号、４８０行目ｍ列目の駆動トランジスタＤＴ（ｍ，４８０）のゲート電極に供給される信号、１行目のリセット制御線ＲＬ（１）に供給される信号、４８０行目のリセット制御線ＲＬ（４８０）に供給される信号、および共通点灯制御線ＳＬＧに供給される信号を示している。１フレーム期間は順に、発光期間Ｔ１と、記憶容量ＣＰの電荷をプリチャージするプリチャージ期間Ｔ２と、書込み期間Ｔ３，Ｔ４とからなる。データ信号線駆動回路ＸＤＶはデータ信号線ＤＬに信号を供給しており、走査線駆動回路ＹＤＶはリセット制御線ＲＬ、共通点灯制御線ＳＬＧに信号を供給している。
【００４０】
図７Ａは、発光期間Ｔ１における画素回路ＰＣの状態を示す図である。発光期間Ｔ１においては、その前の書込み期間Ｔ４にて記憶容量ＣＰに書き込まれた電位差と、発光期間Ｔ１にデータ信号線ＤＬに印加される電位ＶＬにより決まる駆動トランジスタＤＴのゲート電位に応じた輝度で、各画素回路ＰＣに含まれる自発光素子ＩＥが発光動作を行う。この際、リセット制御線ＲＬの電位はＬであるため、リセットスイッチＲＳはオフとなる。また、共通点灯制御線ＳＬＧの電位がＨであるため、第２の電源線ＮＬと接地電極とが接続され、電圧源ＰＳから自発光素子ＩＥを経て接地電極に向けて電流が流れる。データ信号線の電位ＶＬは画面全体の発光電流を決める。また、第１の実施形態と同じく発光期間Ｔ１は全ての行の画素回路ＰＣで同じ期間であり、行ごとに発光期間Ｔ１が異なることはない。
【００４１】
図７Ｂは、プリチャージ期間Ｔ２における画素回路ＰＣの状態を示す図である。プリチャージ期間Ｔ２では、データ信号線ＤＬに印加する電位がＶＬからハイレベル電位Ｖｗ（本実施形態では白表示に相当する５Ｖとしている）に変化するとともに、リセット制御線ＲＬの電位がＨとなる。第２の電源線ＮＬと接地電極とが接続されているため、記憶容量ＣＰから接地電極に向かって電流が流れ、記憶容量ＣＰの電荷が抜かれるとともに、駆動トランジスタＤＴのゲート電極の電位が下がる。一方、電圧源ＰＳから自発光素子ＩＥを経て接地電極へも電流が流れる。そこで、リセットスイッチＲＳをオンとする時間は、ゲート電位が後の書込み期間Ｔ４でオートゼロ操作を可能にする程度（本実施形態では４Ｖ程度）に下がるのに要する時間とすればよい。その時間は十分に短時間となるので、ここでの自発光素子ＩＥの発光は発光期間Ｔ１での発光に比べれば僅かであり、無視できるレベルである。
【００４２】
図７Ｃは、書込み期間Ｔ３における画素回路ＰＣの状態を示す図である。各画素回路ＰＣに含まれる記憶容量ＣＰにデータ信号を書き込む前段階であり、共通点灯制御線ＳＬＧの電位をＬとし、第２の電源線ＮＬと接地電極との間の共通点灯制御スイッチＳＷＧをオフにする。これにより、後の書込み期間Ｔ４において第１の電源線から第２の電源線への電流を遮断し、自発光素子の点灯を抑えられる。
【００４３】
図７Ｄは、書込み期間Ｔ４における画素回路ＰＣの状態を示す図である。この動作は、画素回路ＰＣに対し、行ごとにデータ信号の書込みを行う。本実施形態では４８０行の書込み動作を行う。書込みを行う行の画素回路ＰＣを選択するために、書込み対象となる行のリセット制御線ＲＬの電位をＨにするとともに、記憶容量ＣＰに書き込むデータ信号をデータ信号線ＤＬに供給し、書込み後にその電位をＬにする動作を繰り返し行う。この間、共通点灯制御スイッチＳＷＧはオフである。書込み期間Ｔ４の後は次のフレームの発光期間Ｔ１に続き、以降この動作が繰り返される。
【００４４】
本実施形態の構成によれば、画素回路ＰＣの外に配置した共通点灯制御スイッチＳＷＧによって、自発光素子ＩＥの点灯制御や、記憶容量ＣＰのプリチャージ動作を行うことができる。
【００４５】
［第３の実施形態］
本発明の第３の実施形態は、第１の実施形態における点灯制御スイッチＬＳを、第２の実施形態と同様に複数の画素回路ＰＣで共通化した構成である。以下では第１の実施形態との相違点を中心に説明する。図９は、本発明の第３の実施形態に係る画素回路ＰＣ、電源ＧＮＤ切替回路ＳＣＳおよび点灯制御回路ＳＣＬの構成を示す図である。第１の実施形態と比べると、点灯制御線ＬＬが存在せず、第２の電源線ＮＬと接地電極との間に点灯制御回路ＳＣＬが設けられている代わりに各画素回路ＰＣに点灯制御スイッチＬＳが含まれない点が主に異なる。
【００４６】
画像表示装置は、図中縦方向に延在する複数のデータ信号線ＤＬと、図中横方向に延在する複数のリセット制御線ＲＬと、データ信号線ＤＬとリセット制御線ＲＬとの交点に対応してマトリクス状に配置されている画素回路ＰＣと、電源ＧＮＤ切替回路ＳＣＳと、点灯制御回路ＳＣＬと、データ信号線駆動回路ＸＤＶと、走査線駆動回路ＹＤＶとを含んでいる。データ信号線駆動回路ＸＤＶにはデータ信号線ＤＬが、走査線駆動回路ＹＤＶにはリセット制御線ＲＬ、共通電源制御線ＳＬＨ、共通ＧＮＤ制御線ＳＬＬ、および共通点灯制御線ＳＬＧが接続されている。電源ＧＮＤ切替回路ＳＣＳの構成は第１の実施形態と同じであり、点灯制御回路ＳＣＬの構成は第２の実施形態と同じである。
【００４７】
各画素回路ＰＣは、自発光素子ＩＥと、両端に生じる電位差を記憶する記憶容量ＣＰと、記憶容量ＣＰに記憶された電位差に基づいて自発光素子ＩＥに流れる電流を制御する駆動トランジスタＤＴと、リセットスイッチＲＳとを含んでいる。駆動トランジスタＤＴのゲート電極は記憶容量ＣＰの一端に接続され、ソース電極は第１の電源線ＰＬに接続される。記憶容量ＣＰの他端はその画素回路ＰＣに対応するデータ信号線ＤＬに接続されている。リセットスイッチＲＳのゲート電極はその画素回路ＰＣの属する行に対応するリセット制御線ＲＬに接続され、そのソース電極およびドレイン電極のうち一方は駆動トランジスタＤＴのゲート電極に接続され、その他方は駆動トランジスタＤＴのドレイン電極に接続されている。自発光素子ＩＥのアノード電極は駆動トランジスタＤＴのドレイン電極に接続され、自発光素子ＩＥのカソード電極は第２の電源線ＮＬに接続されている。
【００４８】
本実施形態における画素回路ＰＣの動作については、第１の実施形態において点灯制御線ＬＬへの信号を共通点灯制御線ＳＬＧへの信号に置き換えたものと同様であるため、説明は省略する。この構成をとることにより、第１の実施形態に比べてさらに回路構成を簡略化できる。
【００４９】
［第４の実施形態］
本実施形態は、これまでに説明した実施形態の構成を画面分割発光方式を用いた画像表示装置に応用した例である。以下では特に第３の実施形態の構成を応用した例について説明する。図１０は、本発明の第４の実施形態に係る画像表示装置の概略構成を示す図である。この画像表示装置は、垂直方向に４分割した例である。表示領域ＤＰは上から第１の表示領域ＤＡ１、第２の表示領域ＤＡ２、第３の表示領域ＤＡ３、第４の表示領域ＤＡ４である。第１の表示領域〜第４の表示領域のそれぞれが第３の実施形態の表示領域ＤＰに対応し、そのそれぞれに対応して電源ＧＮＤ切替回路ＳＣＳ１〜ＳＣＳ４と、点灯制御回路ＳＣＬ１〜ＳＣＬ４とが設けられている。このように画面分割方式を用いた画像表示装置においても、各画素回路の構成を簡略化することができる。
【符号の説明】
【００５０】
ＤＰ  表示領域、ＸＤＶ  データ信号線駆動回路、ＹＤＶ  走査線駆動回路、ＤＬ  データ信号線、ＰＬ  第１の電源線、ＮＬ  第２の電源線、ＲＬ  リセット制御線、ＬＬ  点灯制御線、ＰＳ  電圧源、ＳＣＳ  電源ＧＮＤ切替回路、ＳＣＬ  点灯制御回路、ＳＬＤ  切替信号線群、ＳＬＨ  共通電源制御線、ＳＬＬ  共通ＧＮＤ制御線、ＳＬＧ  共通点灯制御線、ＰＣ  画素回路、ＤＴ  駆動トランジスタ、ＣＰ  記憶容量、ＲＳ  リセットスイッチ、ＬＳ  点灯制御スイッチ、ＩＥ  自発光素子、ＳＷＨ  共通電源スイッチ、ＳＷＬ  共通ＧＮＤスイッチ、ＳＷＧ  共通点灯制御スイッチ。
【図１】
2011022434.tif 000003
【図２】
2011022434.tif 000004
【図３Ａ】
2011022434.tif 000005
【図３Ｂ】
2011022434.tif 000006
【図３Ｃ】
2011022434.tif 000007
【図３Ｄ】
2011022434.tif 000008
【図３Ｅ】
2011022434.tif 000009
【図３Ｆ】
2011022434.tif 000010
【図３Ｇ】
2011022434.tif 000011
【図４】
2011022434.tif 000012
【図５】
2011022434.tif 000013
【図６】
2011022434.tif 000014
【図７Ａ】
2011022434.tif 000015
【図７Ｂ】
2011022434.tif 000016
【図７Ｃ】
2011022434.tif 000017
【図７Ｄ】
2011022434.tif 000018
【図８】
2011022434.tif 000019
【図９】
2011022434.tif 000020
【図１０】
2011022434.tif 000021