(57)【要約】【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。【選択図】図１
2011129224.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置と論理回路とを有する半導体装置であって、
前記半導体記憶装置は、
メモリ素子と前記メモリ素子を制御するワード線と複数のビット線とから構成されるメモリセルがマトリックス状に配列された第１及び第２のメモリアレイ領域と、
前記第１及び第２のメモリアレイ領域の行方向に配列された前記メモリセルのワード線同士を共通に接続して前記第１及び第２のメモリアレイ領域の行方向を前記ワード線により選択指示する行デコーダ回路と、
前記第１及び第２のメモリアレイ領域の列方向に配列された前記メモリセルの複数のビット線を接続して前記第１及び第２のメモリアレイ領域の列方向を選択指示する列デコーダ回路と、
第１のクロック信号とアドレス信号とを入力として、前記第１のクロック信号に同期して、前記行デコーダ回路に行方向を指定する行アドレスと、前記列デコーダ回路に列方向を指定する列アドレスとを前記アドレス信号に従い選択出力するアドレス制御回路と、
ライトイネーブル信号とリードイネーブル信号と第１の制御信号とを入力として前記ライトイネーブル信号と前記リードイネーブル信号とを前記第１の制御信号で選択出力可能な複数のセレクタ回路を含み、前記ライトイネーブル信号と前記リードイネーブル信号と前記複数のセレクタ回路の選択信号とを出力する信号入出力制御回路と、
前記信号入出力制御回路から出力されるライトイネーブル信号とリードイネーブル信号とで制御され、前記行デコーダ回路及び前記列デコーダ回路により選択指示されたメモリセルから信号を入出力する第１の信号入出力回路と、
前記ライトイネーブル信号と前記リードイネーブル信号とを前記第１の制御信号で選択出力した前記複数のセレクタ回路の出力信号で制御され、前記行デコーダ回路及び前記列デコーダ回路により選択指示されたメモリセルから信号を入出力する第２の信号入出力回路とを備え、
前記第１の信号入出力回路は前記第１のメモリアレイ領域の信号入出力回路であり、前記第２の信号入出力回路は前記第２のメモリアレイ領域の信号入出力回路であり、
前記第１の信号入出力回路の出力信号と前記論理回路から前記半導体記憶装置の前記第２のメモリアレイ領域に出力される第１の出力信号とを第２の制御信号に従い選択出力可能な第１のセレクタ回路の出力信号を前記第２の信号入出力回路の入力信号とし、前記第２の信号入出力回路の出力信号と前記論理回路から前記半導体記憶装置の前記第１のメモリアレイ領域に出力される第２の出力信号とを第３の制御信号に従い選択出力可能な第２のセレクタ回路の出力信号を前記第１の信号入出力回路の入力信号とすることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記論理回路から出力される前記第１の出力信号と前記第２の出力信号とは、前記論理回路に入力される第２のクロック信号に同期するラッチ回路でラッチされることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１のセレクタ回路の出力信号を前記論理回路に入力される第２のクロック信号に同期するラッチ回路でラッチした信号を前記第２の信号入出力回路の入力信号とし、前記第２のセレクタ回路の出力信号を前記論理回路に入力される前記第２のクロック信号に同期するラッチ回路でラッチした信号を前記第１の信号入出力回路の入力信号とすることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１の信号入出力回路の出力信号と前記第２の信号入出力回路の出力信号とが前記論理回路に入力される第２のクロック信号に同期するラッチ回路でラッチされることを特徴とする半導体装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記ラッチ回路は前記論理回路の論理を構成するラッチ回路と兼用することを特徴とする半導体装置。
【請求項６】
請求項２〜５のいずれか１項に記載の半導体装置において、
前記半導体記憶装置に入力される前記第１のクロック信号と、前記ラッチ回路に入力される前記第２のクロック信号との周波数及び位相は共通であることを特徴とする半導体装置。
【請求項７】
請求項２〜５のいずれか１項に記載の半導体装置において、
前記半導体記憶装置に入力される前記第１のクロック信号と、前記ラッチ回路に入力される前記第２のクロック信号との周波数及び位相は独立であることを特徴とする半導体装置。
【請求項８】
請求項２〜５のいずれか１項に記載の半導体装置において、
前記半導体記憶装置に入力される前記第１のクロック信号と、前記ラッチ回路に入力される前記第２のクロック信号との周波数及び位相はそれぞれ任意に可変であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記論理回路から前記半導体記憶装置の前記第１及び第２のメモリアレイ領域に出力される信号は、前記半導体装置の外部端子から入力又は制御可能であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記半導体記憶装置の前記第１及び第２の信号入出力回路から出力される出力信号は、前記半導体装置の外部端子へ出力可能であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体記憶装置の前記第１及び第２のメモリアレイ領域に入力する信号を発生する信号発生回路と、
前記信号発生回路の出力信号と、前記論理回路から前記半導体記憶装置の前記第１のメモリアレイ領域に出力される前記第１の出力信号とを第４の制御信号に従い選択出力可能な第３のセレクタ回路と、
前記信号発生回路の出力信号と、前記論理回路から前記半導体記憶装置の前記第２のメモリアレイ領域に出力される前記第２の出力信号とを第５の制御信号に従い選択出力可能な第４のセレクタ回路とを更に備えたことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体記憶装置の前記第１及び第２のメモリアレイ領域に入力する信号が共通であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置を有する半導体装置に関し、特に半導体記憶装置の高速動作の確認に寄与するものである。
【背景技術】
【０００２】
近年の半導体装置は、微細化技術の進歩による高集積化が、半導体メーカ間の競争も相俟ってますます加速している。なかでもマイクロプロセッサやＡＳＩＣ、カスタムロジックなどとＳＲＡＭ、ＲＯＭ、ＤＲＡＭなどさまざまな種類のメモリとを１チップ上に構成したシステムＬＳＩは、実装される製品の性能、差別化を決定付ける、高付加価値を訴求できるキーデバイスとして、各メーカが注力している製品分野である。
【０００３】
また、システムＬＳＩの用途はＡＶ機器が中心ではあるが、民生用途から車載用途までをカバーし、分野別では、主なものでも携帯電話、光ディスク、デジタルＴＶ、デジタルカメラ、デジタルオーディオなど幅広いジャンルに及んでいる。これら、多種多様なシステムＬＳＩは高集積化だけでなく、動作周波数の高速化も性能向上に欠かせない要素であり、技術開発の競争が激しい分野でもある。
【０００４】
従来、半導体装置上のメモリのテスト領域にプログラム領域からテストプログラムを複写し、この複写されたプログラムを実行することにより、プログラム領域あるいはテスト完了した以外の領域のテストを続行して内部メモリ全体のテストを行うメモリテスト方式が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−２４５８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置と論理回路とを有する半導体装置において、半導体記憶装置や論理回路の動作周波数が高くなるに従い、半導体記憶装置が所望の動作を行うことを確認するような動作をさせることが困難となる。
【０００７】
具体的には、半導体装置の外部から、外部端子を用いて、論理回路を経由して半導体記憶装置を制御して所望の動作をしているか確認する場合、その経路上で生じる配線遅延により、本来の動作周波数による動作が間に合わないため、論理的な動作確認は行えるが、実仕様の周波数での動作確認を行うことが困難となる。適用される半導体プロセスにより異なるが、一般的に数十ＭＨｚ以上となるとかなり困難となる。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明によれば、半導体記憶装置と論理回路とを有する半導体装置において、前記半導体記憶装置は、メモリ素子と前記メモリ素子を制御するワード線と複数のビット線とから構成されるメモリセルがマトリックス状に配列された第１及び第２のメモリアレイ領域と、前記第１及び第２のメモリアレイ領域の行方向に配列された前記メモリセルのワード線同士を共通に接続して前記第１及び第２のメモリアレイ領域の行方向を前記ワード線により選択指示する行デコーダ回路と、前記第１及び第２のメモリアレイ領域の列方向に配列された前記メモリセルの複数のビット線を接続して前記第１及び第２のメモリアレイ領域の列方向を選択指示する列デコーダ回路と、第１のクロック信号とアドレス信号とを入力として、前記第１のクロック信号に同期して、前記行デコーダ回路に行方向を指定する行アドレスと、前記列デコーダ回路に列方向を指定する列アドレスとを前記アドレス信号に従い選択出力するアドレス制御回路と、ライトイネーブル信号とリードイネーブル信号と第１の制御信号とを入力として前記ライトイネーブル信号と前記リードイネーブル信号とを前記第１の制御信号で選択出力可能な複数のセレクタ回路を含み、前記ライトイネーブル信号と前記リードイネーブル信号と前記複数のセレクタ回路の選択信号とを出力する信号入出力制御回路と、前記信号入出力制御回路から出力されるライトイネーブル信号とリードイネーブル信号とで制御され、前記行デコーダ回路及び前記列デコーダ回路により選択指示されたメモリセルから信号を入出力する第１の信号入出力回路と、前記ライトイネーブル信号と前記リードイネーブル信号とを前記第１の制御信号で選択出力した前記複数のセレクタ回路の出力信号で制御され、前記行デコーダ回路及び前記列デコーダ回路により選択指示されたメモリセルから信号を入出力する第２の信号入出力回路とを備えることとする。ここで、前記第１の信号入出力回路は前記第１のメモリアレイ領域の信号入出力回路であり、前記第２の信号入出力回路は前記第２のメモリアレイ領域の信号入出力回路である。更に、前記第１の信号入出力回路の出力信号と前記論理回路から前記半導体記憶装置の前記第２のメモリアレイ領域に出力される第１の出力信号とを第２の制御信号に従い選択出力可能な第１のセレクタ回路の出力信号を前記第２の信号入出力回路の入力信号とし、前記第２の信号入出力回路の出力信号と前記論理回路から前記半導体記憶装置の前記第１のメモリアレイ領域に出力される第２の出力信号とを第３の制御信号に従い選択出力可能な第２のセレクタ回路の出力信号を前記第１の信号入出力回路の入力信号とする。
【発明の効果】
【００１０】
本発明によれば、ＧＨｚ前後の高速動作が可能な半導体記憶装置でも実仕様周波数で所望の動作を行うか確認することが可能となる効果が得られる。
【００１１】
なお、本発明の内容は、半導体記憶装置が所望の動作を行うか確認する手段としての回路を構成する上で必要となる面積を削減できる効果も併せ持つので、より動作周波数の低い半導体記憶装置が所望の動作を行うか確認する手段として適用することも可能である。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の構成例を示すブロック図である。
【図２】図１中のメモリセルの詳細構成を示す回路図である。
【図３】図１中の信号入出力制御回路の詳細構成を示す回路図である。
【図４】図１中の信号入出力回路と論理回路との接続例を示す回路図である。
【図５】図４の変形例を示す回路図である。
【図６】図４の他の変形例を示す回路図である。
【図７】図４の更に他の変形例を示す回路図である。
【図８】本発明の半導体装置にて半導体記憶装置に書き込む信号を発生する信号発生回路の例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の実施形態において、同様の機能を有する構成要素については適宜同一の符号を付して説明を省略又は簡単にする。
【００１４】
本発明の１つの実施形態として、図１〜図４に基づき、半導体記憶装置を備えた半導体装置の構成について説明する。
【００１５】
図１において、１０１はメモリセル、８０２ａはメモリセル１０１をマトリックス状に配列した第１のメモリアレイ領域、８０２ｂはメモリセル１０１をマトリックス状に配列した第２のメモリアレイ領域、１０３は行方向に並んだ複数のメモリセル１０１を接続するワード線、１０４は第１及び第２のメモリアレイ領域８０２ａ，８０２ｂにおける行方向に並んだ複数のメモリセル１０１からなるグループのうちの１つを選択するための選択信号をワード線１０３に出力する行デコーダ回路、１０５は列方向に並んだ複数のメモリセル１０１を接続するビット線、１０６は列選択線、１０７は第１及び第２のメモリアレイ領域８０２ａ，８０２ｂにおける列方向に並んだ複数のメモリセル１０１からなるグループのうちの１つを選択するための選択信号を列選択線１０６に出力する列デコーダ回路、８０８ａは行デコーダ回路１０４及び列デコーダ回路１０７により選択指示された第１のメモリアレイ領域８０２ａを構成するメモリセルに対して信号を読み書きする信号入出力回路、８０８ｂは行デコーダ回路１０４及び列デコーダ回路１０７により選択指示された第２のメモリアレイ領域８０２ｂを構成するメモリセルに対して信号を読み書きする信号入出力回路である。
【００１６】
また、９０５ｂは信号入出力回路８０８ａへの信号入力線、９０５ａは信号入出力回路８０８ｂへの信号入力線、９０４ａは信号入出力回路８０８ａからの信号出力線、９０４ｂは信号入出力回路８０８ｂからの信号出力線、１１１は行方向に並んだ複数のメモリセル１０１からなるグループのうちの１つの選択を行デコーダ回路１０４に指定する行アドレス信号、１１２は列方向に並んだ複数のメモリセル１０１からなるグループのうちの１つの選択を列デコーダ回路１０７に指定する列アドレス信号、１１３は第１のクロック信号、１１４はアドレス信号、１１５は第１のクロック信号１１３とアドレス信号１１４とに従い行デコーダ回路１０４に行アドレス信号１１１を出力するとともに列デコーダ回路１０７に列アドレス信号１１２を出力するアドレス制御回路、１１６はライトイネーブル信号、１１７はリードイネーブル信号、８２８は第１の制御信号、８１８ａは信号入出力回路８０８ａの入力動作を制御する内部ライトイネーブル信号、８１９ａは信号入出力回路８０８ａの出力動作を制御する内部リードイネーブル信号、８１８ｂは信号入出力回路８０８ｂの入力動作を制御する内部ライトイネーブル信号、８１９ｂは信号入出力回路８０８ｂの出力動作を制御する内部リードイネーブル信号である。
【００１７】
また、８２０はライトイネーブル信号１１６を内部ライトイネーブル信号８１８ａとして出力し、リードイネーブル信号１１７を内部リードイネーブル信号８１９ａとして出力し、ライトイネーブル信号１１６とリードイネーブル信号１１７とを入力として第１の制御信号８２８によりいずれかを内部ライトイネーブル信号８１８ｂとして選択出力し、ライトイネーブル信号１１６とリードイネーブル信号１１７とを入力として第１の制御信号８２８によりいずれかを内部リードイネーブル信号８１９ｂとして選択出力する信号入出力制御回路、８２１はアドレス制御回路１１５と信号入出力制御回路８２０とを含む制御回路、８２２は半導体記憶装置、１２３は論理回路、１２４は外部端子、１２５は外部端子１２４から論理回路１２３へ入力される信号、１２６は論理回路１２３から外部端子１２４へ出力される信号、８２７は半導体装置である。
【００１８】
図２に示すメモリセル１０１において、２０１はメモリ素子、１０３はメモリ素子２０１に繋がるワード線、１０５はメモリ素子２０１に繋がるビット線である。
【００１９】
図３において、１１６はライトイネーブル信号、１１７はリードイネーブル信号、８２８は第１の制御信号、８１８ａは入力動作を制御する内部ライトイネーブル信号、８１９ａは出力動作を制御する内部リードイネーブル信号、８１８ｂは入力動作を制御する内部ライトイネーブル信号、８１９ｂは出力動作を制御する内部リードイネーブル信号、１００１はバッファ回路、９０１はセレクタ回路である。また、８２０は、ライトイネーブル信号１１６を内部ライトイネーブル信号８１８ａとして出力し、リードイネーブル信号１１７を内部リードイネーブル信号８１９ａとして出力し、ライトイネーブル信号１１６とリードイネーブル信号１１７とをセレクタ回路９０１の入力として第１の制御信号８２８によりいずれかを内部ライトイネーブル信号８１８ｂとして選択出力し、ライトイネーブル信号１１６とリードイネーブル信号１１７とをセレクタ回路９０１の入力として第１の制御信号８２８によりいずれかを内部リードイネーブル信号８１９ｂとして選択出力する、図１で説明した信号入出力制御回路である。
【００２０】
ここで、信号入出力制御回路８２０は１つの構成例であり、簡単に説明するために本説明では触れていない異なる信号との論理が、本説明の動作が成立する範囲において、ライトイネーブル信号１１６と内部ライトイネーブル信号８１８ａ及び内部ライトイネーブル信号８１８ｂとの間や、リードイネーブル信号１１７と内部リードイネーブル信号８１９ａ及び内部リードイネーブル信号８１９ｂとの間で構成されることを除外するものではない。
【００２１】
図４に、信号入出力回路８０８ａ，８０８ｂと論理回路１２３との接続の一例を示す。図４において、３０３は信号書き込み読み出し回路、８０８ａは信号入出力回路、８０８ｂは信号入出力回路、８１８ａは信号入出力回路８０８ａの入力動作を制御する内部ライトイネーブル信号、８１９ａは信号入出力回路８０８ａの出力動作を制御する内部リードイネーブル信号、８１８ｂは信号入出力回路８０８ｂの入力動作を制御する内部ライトイネーブル信号、８１９ｂは信号入出力回路８０８ｂの出力動作を制御する内部リードイネーブル信号である。
【００２２】
図４の論理回路１２３において、９０１ａ、９０１ｂはセレクタ回路、６０４ａ、６０４ｂはラッチ回路である。９０２ａはセレクタ回路９０１ａの第２の制御信号、９０２ｂはセレクタ回路９０１ｂの第３の制御信号、９０３ａは第２の制御信号９０２ａの論理レベル“Ｌ”の時に選択されるセレクタ回路９０１ａへの入力信号、９０３ｂは第３の制御信号９０２ｂの論理レベル“Ｌ”の時に選択されるセレクタ回路９０１ｂへの入力信号、９０４ａは信号入出力回路８０８ａから出力され第２の制御信号９０２ａの論理レベル“Ｈ”の時に選択されるセレクタ回路９０１ａへの入力信号、９０４ｂは信号入出力回路８０８ｂから出力され第３の制御信号９０２ｂの論理レベル“Ｈ”の時に選択されるセレクタ回路９０１ｂへの入力信号、９０５ａは入力信号９０３ａ，９０４ａのいずれかが第２の制御信号９０２ａにより選択されてセレクタ回路９０１ａから出力され信号入出力回路８０８ｂへ入力される入力信号、９０５ｂは入力信号９０３ｂ，９０４ｂのいずれかが第３の制御信号９０２ｂにより選択されてセレクタ回路９０１ｂから出力され信号入出力回路８０８ａへ入力される入力信号である。
【００２３】
更に、信号入出力回路８０８ａの出力信号９０４ａが複数のラッチ回路６０４ａの入力信号としてラッチされて出力信号１４０１ａとして出力され、信号入出力回路８０８ｂの出力信号９０４ｂが複数のラッチ回路６０４ａの入力信号としてラッチされて出力信号１４０１ｂとして出力され、各々論理回路１２３への入力信号となる。また、論理回路１２３からの出力信号１４０２ａが複数のラッチ回路６０４ｂの入力信号としてラッチされて出力信号９０３ｂとなり、第３の制御信号９０２ｂの論理レベルが“Ｌ”の場合にセレクタ回路９０１ｂで選択されて、出力信号９０５ｂとなって信号入出力回路８０８ａへの入力信号となり、論理回路１２３からの出力信号１４０２ｂが複数のラッチ回路６０４ｂの入力信号としてラッチされて出力信号９０３ａとなり、第２の制御信号９０２ａの論理レベルが“Ｌ”の場合にセレクタ回路９０１ａで選択されて、出力信号９０５ａとなって信号入出力回路８０８ｂへの入力信号となる。また、６０１はラッチ回路６０４ａ，６０４ｂに入力される第２のクロック信号である。ここでは、簡単のために、第１のクロック信号１１３と第２のクロック信号６０１との周波数及び位相は同じとする。
【００２４】
次に、半導体記憶装置８２２を備えた半導体装置８２７の動作について説明する。ここでは、半導体記憶装置８２２は、第１のクロック信号１１３の１周期の間に、読み出し信号が出力されてから、書き込み信号を入力しても動作するものとする。
【００２５】
第１のクロック信号１１３の波形に同期して、アドレス信号１１４により制御回路８２１に含まれるアドレス制御回路１１５は行アドレス信号１１１と列アドレス信号１１２とを出力し、行アドレス信号１１１は行デコーダ回路１０４に入力され、第１及び第２のメモリアレイ領域８０２ａ，８０２ｂにおける行方向に並んだ複数のメモリセル１０１からなるグループのうちの１つを選択するための選択信号をワード線１０３として出力し、列アドレス信号１１２は列デコーダ回路１０７に入力され、第１及び第２のメモリアレイ領域８０２ａ，８０２ｂにおける列方向に並んだ複数のメモリセル１０１からなるグループのうちの１つを選択するための選択信号を列選択線１０６として出力する。
【００２６】
〈第１の制御信号８２８の論理レベルが“Ｌ”の場合の動作〉
ここで、第１の制御信号８２８の論理レベルが“Ｌ”の場合の動作を説明する。加えて、第２の制御信号９０２ａの論理レベルが“Ｌ”、第３の制御信号９０２ｂの論理レベルが“Ｌ”であるものとする。
【００２７】
第１の制御信号８２８の論理レベルが“Ｌ”の場合、ライトイネーブル信号１１６とリードイネーブル信号１１７とにより制御回路８２１に含まれる信号入出力制御回路８２０は、ライトイネーブル信号１１６と同じ論理レベルの信号を内部ライトイネーブル信号８１８ａ及び内部ライトイネーブル信号８１８ｂとして出力し、かつリードイネーブル信号１１７と同じ論理レベルの信号を内部リードイネーブル信号８１９ａ及び内部リードイネーブル信号８１９ｂとして出力する。
【００２８】
行デコーダ回路１０４及び列デコーダ回路１０７により選択指示されたメモリセル１０１のメモリ素子２０１に対して、ワード線１０３と、ビット線１０５と、列選択線１０６と、ライトイネーブル信号１１６と同じ論理レベルとなる内部ライトイネーブル信号８１８ａ及び内部ライトイネーブル信号８１８ｂと、リードイネーブル信号１１７と同じ論理レベルとなる内部リードイネーブル信号８１９ａ及び内部リードイネーブル信号８１９ｂとに従い、信号入出力回路８０８ａ，８０８ｂは信号の書き込み又は読み出し動作を行い、信号入力線９０５ａ，９０５ｂ、又は信号出力線９０４ａ，９０４ｂにより、半導体記憶装置８２２の外部に対して信号を入出力する動作を行う。
【００２９】
一方、第２の制御信号９０２ａの論理レベルが“Ｌ”の場合、セレクタ回路９０１ａは入力信号９０３ａを選択して出力信号９０５ａとして出力し、信号入出力回路８０８ｂへの入力信号となり、信号入出力回路８０８ｂは出力信号９０４ｂを出力する。
【００３０】
第３の制御信号９０２ｂの論理レベルが“Ｌ”の場合、セレクタ回路９０１ｂは入力信号９０３ｂを選択して出力信号９０５ｂとして出力し、信号入出力回路８０８ａへの入力信号となり、信号入出力回路８０８ａは出力信号９０４ａを出力する。
【００３１】
つまり、第１の制御信号８２８の論理レベルが“Ｌ”の場合、半導体記憶装置８２２は、従来の半導体記憶装置としての動作を行う。
【００３２】
〈第１の制御信号８２８の論理レベルが“Ｈ”の場合の動作〉
次に、第１の制御信号８２８の論理レベルが“Ｈ”の場合の動作を説明する。第１の制御信号８２８の論理レベルが“Ｈ”の場合、ライトイネーブル信号１１６とリードイネーブル信号１１７とにより制御回路８２１に含まれる信号入出力制御回路８２０は、ライトイネーブル信号１１６と同じ論理レベルの信号を内部ライトイネーブル信号８１８ａ及び内部リードイネーブル信号８１９ｂとして出力し、リードイネーブル信号１１７と同じ論理レベルの信号を内部リードイネーブル信号８１９ａ及び内部ライトイネーブル信号８１８ｂとして出力する。
【００３３】
行デコーダ回路１０４及び列デコーダ回路１０７により選択指示されたメモリセル１０１のメモリ素子２０１に対して、ワード線１０３と、ビット線１０５と、列選択線１０６と、ライトイネーブル信号１１６と同じ論理レベルとなる内部ライトイネーブル信号８１８ａ及び内部リードイネーブル信号８１９ｂと、リードイネーブル信号１１７と同じ論理レベルとなる内部リードイネーブル信号８１９ａ及び内部ライトイネーブル信号８１８ｂとに従い、信号入出力回路８０８ａが信号の書込み動作を行う時は、信号入出力回路８０８ｂは読み出し動作を行い、信号入出力回路８０８ａが信号の読み出し動作を行う時は、信号入出力回路８０８ｂは書き込みを行う。つまり、信号入出力回路８０８ａと信号入出力回路８０８ｂとの信号の読み出し書込み動作が逆となる本発明の動作となる。
【００３４】
ここで、第２の制御信号９０２ａの論理レベルが“Ｈ”、第３の制御信号９０２ｂの論理レベルが“Ｌ”の場合について説明する。
【００３５】
第２の制御信号９０２ａの論理レベルが“Ｈ”の場合、セレクタ回路９０１ａは入力信号９０４ａを選択して出力信号９０５ａとして出力し、信号入出力回路８０８ｂへの入力信号となり、信号入出力回路８０８ｂは出力信号９０４ｂを出力する。第３の制御信号９０２ｂの論理レベルが“Ｌ”の場合、セレクタ回路９０１ｂは入力信号９０３ｂを選択して出力信号９０５ｂとして出力し、信号入出力回路８０８ａへの入力信号となり、信号入出力回路８０８ａは出力信号９０４ａを出力する。
【００３６】
半導体記憶装置８２２は、ライトイネーブル信号１１６により書き込み動作を行うと、信号入出力回路８０８ａから第１のメモリアレイ領域８０２ａへは書き込み動作が行われるが、信号入出力回路８０８ｂは読み出し動作となるので第２のメモリアレイ領域８０２ｂへは書き込み動作が行われない。
【００３７】
ここで、第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、信号入出力回路８０８ａから第１のメモリアレイ領域８０２ａへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第１のメモリアレイ領域８０２ａの全体に所望の信号を書き込むことができる。
【００３８】
次に、リードイネーブル信号１１７により読み出し動作を行うと、信号入出力回路８０８ａは第１のメモリアレイ領域８０２ａへ書き込まれた内容の読み出し動作を行い、信号入出力回路８０８ｂは書き込み動作となるので、セレクタ回路９０１ａを経由して第２のメモリアレイ領域８０２ｂへ第１のメモリアレイ領域８０２ａの内容が書き込まれることになる。
【００３９】
第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第１のメモリアレイ領域８０２ａの信号を読み出し、第２のメモリアレイ領域８０２ｂへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第１のメモリアレイ領域８０２ａの内容を第２のメモリアレイ領域８０２ｂに書き込むことができる。
【００４０】
更に続けて、ライトイネーブル信号１１６により書き込み動作を行うと、信号入出力回路８０８ｂは読み出し動作となるので第２のメモリアレイ領域８０２ｂへ書き込まれた内容が読み出されることになる。
【００４１】
第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第２のメモリアレイ領域８０２ｂの信号を読み出す動作を、アドレス信号１１４を変更しながら繰り返せば、第２のメモリアレイ領域８０２ｂ全体の内容を読み出すことができる。
【００４２】
つまり、半導体装置８２７の外部から入力した信号を半導体記憶装置８２２の第１のメモリアレイ領域８０２ａへ書き込み、第１のメモリアレイ領域８０２ａに書き込まれた内容を第２のメモリアレイ領域８０２ｂへ書き込み、第２のメモリアレイ領域８０２ｂから読み出した信号を半導体装置８２７の外部へ出力することが可能となる。
【００４３】
ここで、第１のメモリアレイ領域８０２ａに書き込まれた内容を第２のメモリアレイ領域８０２ｂへ書き込む動作を半導体記憶装置８２２の実仕様周波数で行い、半導体装置８２７の外部から入力した信号を半導体記憶装置８２２の第１のメモリアレイ領域８０２ａへ書き込む動作と第２のメモリアレイ領域８０２ｂから読み出した信号を半導体装置８２７の外部へ出力させる動作とを論理回路１２３が動作する周波数に合わせて行えば、論理回路１２３の動作可能周波数に依存せず、半導体記憶装置８２２の動作確認を行うことが可能となる。
【００４４】
したがって、セレクタ回路９０１ａ，９０１ｂのみを経由して第１のメモリアレイ領域８０２ａから第２のメモリアレイ領域８０２ｂへ読み出し動作、書き込み動作が成立するので、半導体記憶装置８２２そのものが動作可能な周波数で動作確認を行うことが可能となる。
【００４５】
次に、第２の制御信号９０２ａの論理レベルが“Ｌ”、第３の制御信号９０２ｂの論理レベルが“Ｈ”の場合について説明する。
【００４６】
第２の制御信号９０２ａの論理レベルが“Ｌ”の場合、セレクタ回路９０１ａは入力信号９０３ａを選択して出力信号９０５ａとして出力し、信号入出力回路８０８ｂへの入力信号となり、信号入出力回路８０８ｂは出力信号９０４ｂを出力する。第３の制御信号９０２ｂの論理レベルが“Ｈ”の場合、セレクタ回路９０１ｂは入力信号９０４ｂを選択して出力信号９０５ｂとして出力し、信号入出力回路８０８ａへの入力信号となり、信号入出力回路８０８ａは出力信号９０４ａを出力する。
【００４７】
半導体記憶装置８２２は、リードイネーブル信号１１７により読み出し動作を行うと、信号入出力回路８０８ａは読み出し動作となるが、信号入出力回路８０８ｂに対しては書き込み動作となるので、第２のメモリアレイ領域８０２ｂへ書き込み動作が行われる。
【００４８】
ここで、第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、信号入出力回路８０８ｂから第２のメモリアレイ領域８０２ｂへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第２のメモリアレイ領域８０２ｂの全体に所望の信号を書き込むことができる。
【００４９】
次に、ライトイネーブル信号１１６により書き込み動作を行うと、信号入出力回路８０８ｂは第２のメモリアレイ領域８０２ｂへ書き込まれた内容の読み出し動作を行い、信号入出力回路８０８ａは書き込み動作となるので、セレクタ回路９０１ｂを経由して第１のメモリアレイ領域８０２ａへ第２のメモリアレイ領域８０２ｂの内容が書き込まれることになる。
【００５０】
第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第２のメモリアレイ領域８０２ｂの信号を読み出し、第１のメモリアレイ領域８０２ａへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第２のメモリアレイ領域８０２ｂの内容を第１のメモリアレイ領域８０２ａに書き込むことができる。
【００５１】
更に続けて、リードイネーブル信号１１７により読み出し動作を行うと、信号入出力回路８０８ａは読み出し動作となるので第１のメモリアレイ領域８０２ａへ書き込まれた内容が読み出されることになる。
【００５２】
第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第１のメモリアレイ領域８０２ａの信号を読み出す動作を、アドレス信号１１４を変更しながら繰り返せば、第１のメモリアレイ領域８０２ａ全体の内容を読み出すことができる。
【００５３】
つまり、半導体装置８２７の外部から入力した信号を半導体記憶装置８２２の第２のメモリアレイ領域８０２ｂへ書き込み、第２のメモリアレイ領域８０２ｂに書き込まれた内容を第１のメモリアレイ領域８０２ａへ書き込み、第１のメモリアレイ領域８０２ａから読み出した信号を半導体装置８２７の外部へ出力することが可能となる。
【００５４】
ここで、第２のメモリアレイ領域８０２ｂに書き込まれた内容を第１のメモリアレイ領域８０２ａへ書き込む動作を半導体記憶装置８２２の実仕様周波数で行い、半導体装置８２７の外部から入力した信号を半導体記憶装置８２２の第２のメモリアレイ領域８０２ｂへ書き込む動作と第１のメモリアレイ領域８０２ａから読み出した信号を半導体装置８２７の外部へ出力させる動作とを論理回路１２３が動作する周波数に合わせて行えば、論理回路１２３の動作可能周波数に依存せず、半導体記憶装置８２２の動作確認を行うことが可能となる。
【００５５】
したがって、セレクタ回路９０１ａ，９０１ｂのみを経由して第２のメモリアレイ領域８０２ｂから第１のメモリアレイ領域８０２ａへ読み出し動作、書き込み動作が成立するので、半導体記憶装置８２２そのものが動作可能な周波数で動作確認を行うことが可能となる。
【００５６】
図５は、図４の変形例を示している。図５において、９０５ａは入力信号９０３ａ，９０４ａのいずれかが第２の制御信号９０２ａにより選択されてセレクタ回路９０１ａから出力され、第２のクロック信号６０１の動作タイミングでラッチ回路６０４ｂへ入力される入力信号、９０５ｂは入力信号９０３ｂ，９０４ｂのいずれかが第３の制御信号９０２ｂにより選択されてセレクタ回路９０１ｂから出力され、第２のクロック信号６０１の動作タイミングでラッチ回路６０４ｂへ入力される入力信号、１４０１ａは信号入出力回路８０８ａの出力信号９０４ａが複数のラッチ回路６０４ａの入力信号としてラッチされて出力された出力信号、１４０１ｂは信号入出力回路８０８ｂの出力信号９０４ｂが複数のラッチ回路６０４ａの入力信号としてラッチされて出力された出力信号、１５０１ａは第２のクロック信号６０１の動作タイミングでラッチ回路６０４ｂから出力され、信号入出力回路８０８ａへ入力される入力信号、１５０１ｂは第２のクロック信号６０１の動作タイミングでラッチ回路６０４ｂから出力され、信号入出力回路８０８ｂへ入力される入力信号である。
【００５７】
図５によれば、セレクタ９０１ａ，９０１ｂの出力と信号入出力回路８０８ａ，８０８ｂの入力との間にラッチ回路６０４ｂを介在させているので、半導体記憶装置８２２は、第１のクロック信号１１３及び第２のクロック信号６０１の１周期の間に読み出し信号が出力されてから書き込み信号を入力するのは間に合わないけれども、読み出しの１周期後に書き込み動作が可能である場合に対応可能となる。
【００５８】
図６は、図４の他の変形例を示している。図６において、１７０１ａは信号入出力回路８０８ａからの出力信号、１７０１ｂは信号入出力回路８０８ｂからの出力信号、９０４ａは信号入出力回路８０８ａからの出力信号１７０１ａが第２のクロック信号６０１の動作タイミングでラッチ回路６０４ａにラッチされて出力され、第２の制御信号９０２ａの論理レベル“Ｈ”の時に選択されるセレクタ回路９０１ａへの入力信号、９０４ｂは信号入出力回路８０８ｂからの出力信号１７０１ｂが第２のクロック信号６０１の動作タイミングでラッチ回路６０４ａにラッチされて出力され、第３の制御信号９０２ｂの論理レベル“Ｈ”の時に選択されるセレクタ回路９０１ｂへの入力信号、１７０２ａはラッチ回路６０４ｂへ入力される入力信号、１７０２ｂはラッチ回路６０４ｂへ入力される入力信号である。
【００５９】
図６によれば、信号入出力回路８０８ａ，８０８ｂの出力とセレクタ９０１ａ，９０１ｂの入力との間にラッチ回路６０４ａを介在させているので、半導体記憶装置８２２が読み出しの１周期後に書き込み動作が可能である場合に対応可能となる。
【００６０】
図７は、図４の更に他の変形例を示している。図７では、信号入出力回路８０８ａ，８０８ｂの出力とセレクタ９０１ａ，９０１ｂの入力との間と、セレクタ９０１ａ，９０１ｂの出力と信号入出力回路８０８ａ，８０８ｂの入力との間とにラッチ回路６０４ｃを介在させているので、図５及び図６の場合よりも更に大きなタイミング余裕が得られる。
【００６１】
図８は、上記半導体装置８２７における半導体記憶装置８２２に書き込む信号を発生する信号発生回路２００１の例を示している。図８において、２００１は第２のクロック信号６０１に同期して、任意の組み合わせ信号列を発生できる信号発生回路、９０１ｃ、９０１ｄはセレクタ回路、９０２ｃはセレクタ回路９０１ｃの第４の制御信号、９０２ｄはセレクタ回路９０１ｄの第５の制御信号、９０３ａ（１４０２ｂ、１７０２ｂ）はセレクタ回路９０１ｃの出力信号、９０３ｂ（１４０２ａ、１７０２ａ）はセレクタ回路９０１ｄの出力信号、２００２は第４の制御信号９０２ｃの論理レベル“Ｈ”の時にセレクタ回路９０１ｃで選択され、第５の制御信号９０２ｄの論理レベル“Ｈ”の時にセレクタ回路９０１ｄで選択される信号発生回路２００１から出力される出力信号、２００３ａは第４の制御信号９０２ｃの論理レベル“Ｌ”の時にセレクタ回路９０１ｃで選択される論理回路１２３からの入力信号、２００３ｂは第５の制御信号９０２ｄの論理レベル“Ｌ”の時にセレクタ回路９０１ｄで選択される論理回路１２３からの入力信号である。
【００６２】
まず、第４及び第５の制御信号９０２ｃ，９０２ｄの論理レベルが“Ｌ”の場合、セレクタ回路９０１ｃは論理回路１２３からの入力信号２００３ａを選択して出力信号９０３ａ（１４０２ｂ、１７０２ｂ）を出力し、セレクタ回路９０１ｄは論理回路１２３からの入力信号２００３ｂを選択して出力信号９０３ｂ（１４０２ａ、１７０２ａ）を出力するので、信号発生回路２００１の動作と信号発生回路２００１の出力信号２００２の値とにかかわらず、図１〜図７の場合と同様の動作を行う。
【００６３】
第４の制御信号９０２ｃの論理レベルが“Ｈ”の場合は、図１〜図４で説明した、第１の制御信号８２８の論理レベルが“Ｈ”、第２の制御信号９０２ａの論理レベルが“Ｌ”、かつ第３の制御信号９０２ｂの論理レベルが“Ｈ”の場合に対応するものであり、セレクタ回路９０１ｃは信号発生回路２００１の出力信号２００２を選択して出力信号９０３ａ（１４０２ｂ、１７０２ｂ）を出力し、第２のメモリアレイ領域８０２ｂへ信号を書き込むことが可能となる。ここで、第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第２のメモリアレイ領域８０２ｂへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第２のメモリアレイ領域８０２ｂの全体に所望の信号を書き込むことができる。
【００６４】
第５の制御信号９０２ｄの論理レベルが“Ｈ”の場合は、図１〜図４で説明した、第１の制御信号８２８の論理レベルが“Ｈ”、第２の制御信号９０２ａの論理レベルが“Ｈ”、かつ第３の制御信号９０２ｂの論理レベルが“Ｌ”の場合に対応するものであり、セレクタ回路９０１ｄは信号発生回路２００１の出力信号２００２を選択して出力信号９０３ｂ（１４０２ａ、１７０２ａ）を出力し、第１のメモリアレイ領域８０２ａへ信号を書き込むことが可能となる。ここで、第１のクロック信号１１３の波形に同期して、アドレス信号１１４を入力し、第１のメモリアレイ領域８０２ａへ書き込む動作を、アドレス信号１１４を変更しながら繰り返せば、第１のメモリアレイ領域８０２ａの全体に所望の信号を書き込むことができる。
【００６５】
どちらの動作でも、図１〜図４で説明した半導体装置８２７の外部から第１のメモリアレイ領域８０２ａ又は第２のメモリアレイ領域８０２ｂへ書き込む信号を入力する場合の第２のクロック信号６０１の周波数よりも、信号発生回路２００１を動作させる場合の第２のクロック信号６０１の周波数を高くできることは、容易に理解されることである。
【００６６】
以上、半導体記憶装置の例としてＳＲＡＭを採り上げ、半導体記憶装置が搭載された半導体装置の回路構成を説明した。ただし、説明を簡単にするために半導体記憶装置を単体としているが、複数搭載する構成を除外するものではないし、むしろ多数の半導体記憶装置が搭載される構成となる方が、より一般的な半導体装置である。また、半導体記憶装置もＳＲＡＭに限定する必要はなく、ＤＲＡＭに代表される揮発性メモリやフラッシュメモリに代表される不揮発性メモリであっても、本発明の内容が適用できるのであれば何ら問題はない。更に付け加えるならば、それ以外のＰＬＬ、Ａ／Ｄ、Ｄ／Ａのような半導体装置に搭載される様々な要素部品を加えた構成を除外するものでも勿論ない。
【産業上の利用可能性】
【００６７】
以上説明してきたとおり、本発明の半導体装置は、例えば高速な半導体装置の信頼性向上に有用である。
【符号の説明】
【００６８】
１０１  メモリセル
１０３  ワード線
１０４  行デコーダ回路
１０５  ビット線
１０６  列選択線
１０７  列デコーダ回路
１１１  行アドレス信号
１１２  列アドレス信号
１１３  第１のクロック信号
１１４  アドレス信号
１１５  アドレス制御回路
１１６  ライトイネーブル信号
１１７  リードイネーブル信号
１２３  論理回路
１２４  外部端子
２０１  メモリ素子
３０３  信号書き込み読み出し回路
６０１  第２のクロック信号
６０４ａ，６０４ｂ，６０４ｃ  ラッチ回路
８０２ａ  第１のメモリアレイ領域
８０２ｂ  第２のメモリアレイ領域
８０８ａ，８０８ｂ  信号入出力回路
８１８ａ  内部ライトイネーブル信号
８１８ｂ  内部ライトイネーブル信号
８１９ａ  内部リードイネーブル信号
８１９ｂ  内部リードイネーブル信号
８２０  信号入出力制御回路
８２１  制御回路
８２２  半導体記憶装置
８２７  半導体装置
８２８  第１の制御信号
９０１ａ，９０１ｂ  セレクタ回路
９０１ｃ，９０１ｄ  セレクタ回路
９０２ａ  第２の制御信号
９０２ｂ  第３の制御信号
９０２ｃ  第４の制御信号
９０２ｄ  第５の制御信号
１００１  バッファ回路
２００１  信号発生回路
【図１】
2011129224.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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