(57)【要約】【課題】トレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の耐圧の低下を防止できるようにする。【解決手段】半導体基板１００には、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとが形成されている。ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとは、該ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとを電気的に分離するための絶縁膜が充填された第１のトレンチ溝１０５によって区画されている。第１のトレンチ溝１０５は、その底部の幅が上部の幅よりも大きい。これにより、ＰＭＯＳ領域ＡとＮＭＯＳ領域Ｂとの間の耐圧の劣化を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域に形成され、第１の導電型を有する第１の素子形成領域と、
前記半導体領域に形成され、第２の導電型を有する第２の素子形成領域と、
前記半導体領域における前記第１の素子形成領域と前記第２の素子形成領域との間に形成され、前記第１の素子形成領域と前記第２の素子形成領域とを電気的に分離するための絶縁膜が充填された第１のトレンチ溝とを備え、
前記第１のトレンチ溝は、その底部の幅が上部の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のトレンチ溝の上部の幅は、６０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域における前記第１の素子形成領域又は前記第２の素子形成領域に形成され、前記絶縁膜が充填された第２のトレンチ溝をさらに備え、
前記第１のトレンチ溝の深さは、前記第２のトレンチ溝の深さよりも深いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体領域における第１の素子形成領域と第２の素子形成領域との間に第１のトレンチ溝を形成する工程（ａ）と、
前記第１のトレンチ溝の側面に保護絶縁膜を形成する工程（ｂ）と、
前記保護絶縁膜をマスクとして、エッチングにより、前記第１のトレンチ溝の底部をその深さ方向及び該深さ方向に垂直な方向に拡げる工程（ｃ）と、
前記第１のトレンチ溝を充填するように絶縁膜を形成することにより、前記第１のトレンチ溝に素子分離膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の素子形成領域に第１導電型の不純物を選択的に注入する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記第２の素子形成領域に第２導電型の不純物を選択的に注入する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｃ）と前記工程（ｄ）との間に、
前記半導体領域における前記第１の素子形成領域又は前記第２の素子形成領域に第２のトレンチ溝を形成する工程（ｇ）をさらに備え、
前記工程（ｄ）は、前記絶縁膜を前記第２のトレンチ溝にも充填することにより、前記第２のトレンチ溝に素子分離膜を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）は、前記半導体領域における前記第１の素子形成領域又は前記第２の素子形成領域に第２のトレンチ溝を形成する工程を含み、
前記工程（ｂ）は、前記第２のトレンチ溝の側面及び底面に保護絶縁膜を形成する工程を含み、
前記工程（ｄ）は、前記絶縁膜を前記第２のトレンチ溝にも充填することにより、前記第２のトレンチ溝に素子分離膜を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）において、前記エッチングは、二フッ化キセノン、三フッ化塩素、三フッ化臭素及びフッ素のうちのいずれかのエッチングガスを用いた等方性ドライエッチングであることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）において、前記絶縁膜は、
前記半導体領域の上に、過水素化シラザン重合体溶液を塗布する工程と、
過水素化シラザン重合体溶液を加熱して溶媒を揮発させることにより、ポリシラザン膜を形成する工程と、
前記ポリシラザン膜を酸化する工程とによって形成されることを特徴とする請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ポリシラザン膜を酸化する工程は、前記ポリシラザン膜を、水蒸気雰囲気で４００℃の温度で３０分間行い、さらに７００℃の温度で３０分間行う工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシャロウトレンチ分離（Shllow Trench Isolation：ＳＴＩ） 構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の素子分離には、ＳＴＩ構造が広く用いられている。ＳＴＩ構造は、半導体基板の素子分離領域にトレンチ溝を形成し、形成されたトレンチ溝に素子分離絶縁膜となるシリコン酸化膜等を埋め込むことにより形成される。しかしながら、半導体装置の微細化に伴って、ＳＴＩの幅が小さくなるため、従来用いられてきたオゾン（Ｏ３）−ＴＥＯＳ（Tetra Ethyl Ortho-Silicate）膜又は高密度プラズマ化学気相堆積（ＨＤＰ−ＣＶＤ）法によるシリコン酸化膜では、ＳＴＩの中に空孔（ボイド）又はシームを発生させることなく埋め込むことが困難となってきている。
【０００３】
このため、１００ｎｍ世代以細のＳＴＩ構造の形成方法として、塗布型溶液を用いて分離絶縁膜を形成する方法が提案されている（例えば、特許文献１を参照。） 。
【０００４】
以下、図５（ａ）〜図５（ｄ）を参照しながら、特許文献１に記載されているＳＴＩ構造の形成方法について説明する。
【０００５】
まず、図５（ａ）に示すように、シリコン等からなる半導体基板２００の上面に第１のシリコン酸化膜２０１及びシリコン窒化膜２０２を順次堆積する。続いて、リソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）法によるドライエッチング技術を用いて、シリコン窒化膜２０２、第１のシリコン酸化膜２０１及び半導体基板２００を順次加工し、ＳＴＩ素子分離のための複数のトレンチ溝２００ａを半導体基板２００に形成する。続いて、熱酸化法により、各トレンチ溝２００ａの内面を酸化して、該内面に第２のシリコン酸化膜２０４をそれぞれ形成する。その後、いわゆるプルバック法を用いてシリコン窒化膜２０２をエッチングする。
【０００６】
次に、図５（ｂ）に示すように、スピンコーティング法により、シリコン窒化膜２０２を覆い且つトレンチ溝２００ａが埋まるように、過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）溶液を塗布する。続いて、１５０℃程度の温度で３分程度のベーキングを行って、溶媒を揮発させて、ポリシラザン（ＰＳＺ）膜２０５を得る。
【０００７】
次に、図５（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、シリコン窒化膜２０２上のＰＳＺ膜２０５を選択的に除去して、シリコン窒化膜２０２を露出する。この結果、トレンチ溝２００ａに、上面のみを露出した状態のＰＳＺ膜２０５が形成される。続いて、温度が８００℃の水蒸気雰囲気で３０分程度の酸化を行って、ＰＳＺ膜２０５から第３のシリコン酸化膜２０５Ａを形成する。さらに、第３のシリコン酸化膜２０５Ａに対して、温度が９００℃の酸化性雰囲気又は窒素等の不活性ガス雰囲気で３０分程度の熱処理を行って、第３のシリコン酸化膜２０５Ａを緻密化する。
【０００８】
次に、図５（ｄ）に示すように、シリコン窒化膜２０２を除去して、所望のＳＴＩ構造を得る。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４０１８５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の半導体装置の製造方法は、半導体装置の微細化が進むとＳＴＩの幅寸法が小さくなる。このため、特にＰＭＯＳ（P-type Metal Oxide Semiconductor）トランジスタとＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタとが互いに隣接する領域においては、ＰＭＯＳトランジスタのソース又はドレイン（以下、ＰＤと略す。）とＮＭＯＳトランジスタのウェル（以下、ＰＷと略す。）との間、及びＮＭＯＳトランジスタのソース又はドレイン（以下、ＮＤと略す。）とＰＭＯＳトランジスタのウェル（以下、ＮＷと略す。）との間の距離が近くなる。すなわち、図６に示すように、ＰＤ−ＰＷ間及びＮＤ−ＮＷ間の耐圧が低下し、リーク電流が増大することによって、半導体装置の動作不良が生じるという問題がある。
【００１１】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが互いに隣接する領域においては、ＰＷとＮＷとの境界がそれらを電気的に分離するＳＴＩの幅の中心位置となるように設計される。しかしながら、製造工程において、ＰＷとＮＷとを形成するリソグラフィ工程のマスク合わせ時に下地パターンとの合わせずれが発生する。さらに、従来は、ＳＴＩの埋め込み性を確保するために、トレンチ形状にはトレンチ溝の上部の幅が底部の幅よりも大きくなる順テーパ形状が用いられている。その結果、図７（ｂ）に示すように、より微細化された半導体装置においては、マスクの合わせずれ量ＸによりＰＷとＮＷとの境界がＰＷとＮＷとを電気的に分離するＳＴＩの底部から外れやすくなる。すなわち、ＰＤ−ＰＷ間又はＮＤ−ＮＷ間の距離が著しく近くなるので、両者間での耐圧の低下を引き起こすという問題がある。
【００１２】
前記の問題に鑑み、本発明は、トレンチ溝を挟んで隣接する同一の導電型の拡散層同士（例えばＭＯＳトランジスタの場合は、ＰＤ−ＰＷ又はＮＤ−ＮＷ）の間の耐圧の低下を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、導電型が互いに異なる素子形成領域に形成される素子分離（ＳＴＩ）の幅を上面よりも底面の方が大きい構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、半導体領域に形成され、第１の導電型を有する第１の素子形成領域と、半導体領域に形成され、第２の導電型を有する第２の素子形成領域と、半導体領域における第１の素子形成領域と第２の素子形成領域との間に形成され、第１の素子形成領域と第２の素子形成領域とを電気的に分離するための絶縁膜が充填された第１のトレンチ溝とを備え、第１のトレンチ溝はその底部の幅が上部の幅よりも大きいことを特徴とする。
【００１５】
本発明の半導体装置によると、半導体領域における第１の素子形成領域と第２の素子形成領域との間に形成され且つ絶縁膜が充填された第１のトレンチ溝は、その底部の幅が上部の幅よりも大きい。これにより、例えば第１のトレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の距離が大きくなるため、同一の導電型の拡散層同士の間の耐圧の低下を防止することができる。
【００１６】
本発明の半導体装置は、第１のトレンチ溝の上部の幅が６０ｎｍ以下の場合に、特に有用である。
【００１７】
本発明の半導体装置は、半導体領域における第１の素子形成領域又は第２の素子形成領域に形成され、絶縁膜が充填された第２のトレンチ溝とをさらに備え、第１のトレンチ溝の深さは、第２のトレンチ溝の深さよりも深くてもよい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体領域における第１の素子形成領域と第２の素子形成領域との間に第１のトレンチ溝を形成する工程（ａ）と、第１のトレンチ溝の側面に保護絶縁膜を形成する工程（ｂ）と、保護絶縁膜をマスクとして、エッチングにより、第１のトレンチ溝の底部をその深さ方向及び該深さ方向に垂直な方向に拡げる工程（ｃ）と、第１のトレンチ溝を充填するように絶縁膜を形成することにより、第１のトレンチ溝に素子分離膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の素子形成領域に第１導電型の不純物を選択的に注入する工程（ｅ）と、工程（ｄ）よりも後に、第２の素子形成領域に第２導電型の不純物を選択的に注入する工程（ｆ）とを備えていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、半導体領域における第１の素子形成領域と第２の素子形成領域との間に第１のトレンチ溝を形成し、形成した第１のトレンチ溝の側面に保護絶縁膜を形成する。その後、保護絶縁膜をマスクとして、第１のトレンチ溝の底部をその深さ方向及び該深さ方向に垂直な方向に拡げた後、第１のトレンチ溝を充填するように絶縁膜を形成する。このため、例えば第１のトレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の距離が大きくなるので、同一の導電型の拡散層同士の間の耐圧の低下を防止することができる。
【００２０】
本発明の半導体装置の製造方法において、工程（ｃ）と工程（ｄ）との間に、半導体領域における第１の素子形成領域又は第２の素子形成領域に第２のトレンチ溝を形成する工程（ｇ）をさらに備え、工程（ｄ）は、絶縁膜を第２のトレンチ溝にも充填することにより、第２のトレンチ溝に素子分離膜を形成する工程を含んでいてもよい。
【００２１】
また、本発明の半導体装置の製造方法において、工程（ａ）は、半導体領域における第１の素子形成領域又は第２の素子形成領域に第２のトレンチ溝を形成する工程を含み、工程（ｂ）は、第２のトレンチ溝の側面及び底面に保護絶縁膜を形成する工程を含み、工程（ｄ）は、絶縁膜を第２のトレンチ溝にも充填することにより、第２のトレンチ溝に素子分離膜を形成する工程を含んでいてもよい。
【００２２】
本発明の半導体装置の製造方法は、工程（ｃ）において、エッチングには、二フッ化キセノン、三フッ化塩素、三フッ化臭素及びフッ素のうちのいずれかのエッチングガスを用いた等方性ドライエッチングを用いることができる。
【００２３】
本発明の半導体装置の製造方法は、工程（ｄ）において、絶縁膜は、半導体領域の上に、過水素化シラザン重合体溶液を塗布する工程と、過水素化シラザン重合体溶液を加熱して溶媒を揮発させることにより、ポリシラザン膜を形成する工程と、ポリシラザン膜を酸化する工程とによって形成されてもよい。
【００２４】
このようにすると、微細化されたＳＴＩであっても絶縁膜を確実に埋め込むことができる。
【００２５】
この場合に、ポリシラザン膜を酸化する工程は、ポリシラザン膜を水蒸気雰囲気で４００℃の温度で３０分間行い、さらに７００℃の温度で３０分間行う工程であってもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、トレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の耐圧の低下を防止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図５】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。
【図６】本願発明の課題を説明する図であって、ＰＤ−ＰＷ又はＮＤ−ＮＷの距離と分離耐圧の関係を示す図である。
【図７】本願発明の課題を説明する図であって、半導体装置の微細化に伴うＰＤ−ＰＷ又はＮＤ−ＮＷ耐圧を示す図である。
【発明を実施するための形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００２９】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板（又は半導体領域）１００には、ＰＭＯＳ領域Ａ及びＮＭＯＳ領域Ｂが形成されており、該ＰＭＯＳ領域Ａ及びＮＭＯＳ領域Ｂは、半導体基板１００の上部に形成され且つ酸化シリコンを充填された第１のトレンチ溝１０５により区画されている。
【００３０】
半導体基板１００のＰＭＯＳ領域Ａには、Ｎ型ウェル（ＮＷ）１１１が形成され、半導体基板１００のＮＭＯＳ領域Ｂには、Ｐ型ウェル（ＰＷ）１１２が形成されている。ＮＷ１１１及びＰＷ１１２には、第１のトレンチ溝１０５とそれぞれ間隔をおいた第２のトレンチ１０７が酸化シリコンを充填されて形成されている。
【００３１】
半導体基板１００のＰＭＯＳ領域Ａであって、第１のトレンチ溝１０５と第２のトレンチ溝１０７との間には、ＰＭＯＳトランジスタが形成されている。ＰＭＯＳトランジスタは、半導体基板１００の上に順次形成されたゲート絶縁膜１１３及びゲート電極１１４を有している。ゲート絶縁膜１１３及びゲート電極１１４の両側面上には、ＴＥＯＳからなる断面Ｌ字状の第１のサイドウォール１１７と該第１のサイドウォール１１７の外側に形成された窒化シリコンからなる第２のサイドウォール１１８とがそれぞれ形成されている。ＮＷ１１１の上部のゲート電極１１４の両側方には、Ｐ型エクステンション拡散層１１５が形成され、ＮＷ１１１の上部の第２のサイドウォール１１８の両側方には、Ｐ型ソースドレイン拡散層１１９がそれぞれ形成されている。また、ゲート電極１１４の上部及び各Ｐ型ソースドレイン拡散層１１９の上部には、ニッケルシリサイド等からなる金属シリサイド層１２１が形成されている。
【００３２】
一方、半導体基板１００のＮＭＯＳ領域Ｂには、第１のトレンチ溝１０５と第２のトレンチ溝１０７との間にＮＭＯＳトランジスタが形成されている。ＮＭＯＳトランジスタのＰＭＯＳトランジスタとの相違点は、ＰＷ１１２の上部でゲート電極１１４の両側方にＮ型エクステンション拡散層１１６が形成され、また、ＰＷ１１２の上部で第２のサイドウォール１１８の両側方にＮ型ソースドレイン拡散層１２０が形成されている点である。
【００３３】
半導体基板１００の上には、各ゲート電極１１４を覆うように、酸化シリコン等からなる層間絶縁膜１２２が上面を平坦化されて形成されている。
【００３４】
層間絶縁膜１２２には、各ゲート電極１１４、Ｐ型ソースドレイン拡散層１１９及びＮ型ソースドレイン拡散層１２０の上部にそれぞれ形成された金属シリサイド層１２１と接続される複数のコンタクトプラグ１２３が形成されている。層間絶縁膜１２２の上には、各コンタクトプラグ１２３と接続される複数の配線１２４が選択的に形成されている。
【００３５】
以下、前記のように構成された半導体装置の製造方法について図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｄ）を参照しながら説明する。
【００３６】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１００の主面上に、化学気相堆積（Chemical Vapor Deposition:ＣＶＤ）法等により、膜厚が１０ｎｍ程度の第１のシリコン酸化膜１０１と、後工程でストッパ膜となる膜厚が１２０ｎｍ程度のシリコン窒化膜１０２とを順次堆積する。続いて、シリコン窒化膜１０２の上に、リソグラフィ技術により、トランジスタの各活性領域を区画するための複数の開口部を有する第１のレジストパターン（図示せず）を形成する。このとき、ＰＭＯＳ領域Ａ及びＮＭＯＳ領域Ｂが互いに隣接する領域に形成される第１のトレンチ溝の上部の幅が６０ｎｍとなるように第１のレジストパターンを形成する。続いて、形成された第１のレジストパターンをマスクとして、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法によるドライエッチングにより、シリコン窒化膜１０２をエッチングする。その後、アッシング及び洗浄により、第１のレジストパターンを除去する。
【００３７】
次に、露出した第１のシリコン酸化膜１０１を含むシリコン窒化膜１０２の上に、リソグラフィ技術により、第１のシリコン酸化膜１０１における第１のトレンチ溝形成部分を開口する第２のレジストパターン（図示せず）を形成する。続いて、形成した第２のレジストパターン及びシリコン窒化膜１０２をマスクとして、ＲＩＥ法によるドライエッチングにより、第１のシリコン酸化膜１０１及び半導体基板１００を順次エッチングして、図２（ｂ）に示すように、テーパ角が約９０°で且つ深さが約２５０ｎｍの第１のトレンチ溝１０５を形成する。その後、アッシング及び洗浄により、第２のレジストパターンを除去する。
【００３８】
次に、減圧ＣＶＤ法により、第１のトレンチ溝１０５を含むシリコン窒化膜１０２の上に、膜厚が５ｎｍのＨＴＯ（High Temperature Oxid）膜１０６を堆積する。その後、図２（ｃ）に示すように、ドライエッチング技術により、ＨＴＯ膜１０６をエッチバックして、第１のトレンチ溝１０５及びシリコン窒化膜１０２における第２のトレンチ溝形成部分の開口部の壁面にのみＨＴＯ膜１０６を残す。このとき、半導体基板１００上の第１のシリコン酸化膜１０１がエッチバックにより除去されないようにする必要がある。その後、二フッ化キセノン（ＸｅＦ２）等の反応性ガスを用いて、半導体基板１００における第１のトレンチ溝１０５の底部を約５０ｎｍだけ等方性のドライエッチングにより掘り下げる。これにより、第１のトレンチ溝１０５の底部は、半導体基板１００の下方及び側方に拡がる。このとき、エッチングガスであるＸｅＦ２は、シリコン（Ｓｉ）と酸化シリコン（ＳｉＯ２）との選択比が１０００以上であるため、Ｓｉからなる第１のトレンチ溝１０５の底部だけがエッチングされ、ＨＴＯ膜１０６はほとんどエッチングされない。その後、ウェットエッチングにより残ったＨＴＯ膜１０６を除去する。
【００３９】
次に、図２（ｄ）に示すように、リソグラフィ技術により、第１のトレンチ溝１０５を埋め、且つ第２のトレンチ溝形成部分を開口する第３のレジストパターン（図示せず）を形成する。続いて、形成した第３のレジストパターン及びシリコン窒化膜１０２をマスクとして、ＲＩＥ法によるドライエッチングにより、第１のシリコン酸化膜１０１及び半導体基板１００を順次エッチングして、テーパ角が９０°以下で且つ深さが約３００ｎｍの第２のトレンチ溝１０７を形成する。その後、アッシング、洗浄及びウェットエッチングにより、第３のレジストパターン及びＨＴＯ膜１０６を除去する。
【００４０】
次に、図３（ａ）に示すように、例えば温度が１０５０℃の熱酸化法により、第１のトレンチ溝１０５及び第２のトレンチ溝１０７の底面及び壁面上に、膜厚が約１０ｎｍの第２のシリコン酸化膜１０８を形成して、第１のトレンチ溝１０５及び第２のトレンチ溝１０７の上部の角部を丸める。その後、スピンコーティング法により、シリコン窒化膜１０２を覆い、且つ第１のトレンチ溝１０５及び第２のトレンチ溝１０７が埋まるように、過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）溶液を塗布する。続いて、温度が１５０℃で３分間程度のベーキングを行なって溶媒を揮発させ、ポリシラザン（ＰＳＺ）膜を形成する。その後、水蒸気雰囲気で、温度が４００℃で３０分間の酸化、続いて温度が７００℃で３０分間の酸化を行って、ＰＳＺ膜を第３のシリコン酸化膜１１０に変質させる。
【００４１】
次に、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、シリコン窒化膜１０２の上の第３のシリコン酸化膜１１０を選択的に除去して、シリコン窒化膜１０２を露出する。続いて、温度が１１５０℃の窒素雰囲気で３０分間の熱処理を行って、第３のシリコン酸化膜１１０を緻密化する。その後、フッ酸等によりシリコン窒化膜１０２の表面に形成されるシリコン酸化膜（図示せず）を除去し、続いて、熱リン酸等によりシリコン窒化膜１０２を除去して、図３（ｂ）に示すＳＴＩ構造を得る。
【００４２】
次に、図３（ｃ）に示すように、リソグラフィ技術により、ＰＭＯＳ領域Ａを覆う第４のレジストパターン（図示せず）を形成する。続いて、形成した第４のレジストパターンをマスクとして、イオン注入法によりボロン（Ｂ）イオンを、例えば加速エネルギーが２２０ＫｅＶでドーズ量が２．２×１０１３ｃｍ−２の注入条件、及び加速エネルギーが８０ＫｅＶでドーズ量が２．０×１０１３ｃｍ−２の注入条件でイオン注入する。その後、アッシング及び洗浄により、第４のレジストパターンを除去して、ＮＭＯＳ領域ＢにＰＷ１１２を形成する。
【００４３】
次に、図３（ｄ）に示すように、リソグラフィ技術により、ＮＭＯＳ領域Ｂを覆う第５のレジストパターン（図示せず）を形成する。続いて、形成した第５のレジストパターンをマスクとして、イオン注入法によりリン（Ｐ）イオンを、例えば加速エネルギーが３２０ＫｅＶでドーズ量が３×１０１３ｃｍ−２の注入条件、及び加速エネルギーが２１０ＫｅＶでドーズ量が５．４×１０１２ｃｍ−２の注入条件でイオン注入する。その後、アッシング及び洗浄により、第５のレジストパターンを除去して、ＰＭＯＳ領域ＡにＮＷ１１１を形成する。なお、ＰＷ１１２とＮＷ１１１との形成順序は、特に限られない。
【００４４】
この後は、チャネル領域へのイオン注入、犠牲酸化膜（第１のシリコン酸化膜１０１）の除去、ゲート絶縁膜１１３の形成、ゲート電極１１４の形成、エクステンション拡散層１１５、１１６の形成、サイドウォール１１７、１１８の形成、ソースドレイン拡散層１１９、１２０の形成、金属シリサイド層１２１の形成、層間絶縁膜１２２の形成、コンタクトプラグ１２３の形成及び配線１２４の形成を行い、さらに、図示しないパッシベーション膜の形成及びパッドの形成等を経て、図１に示す半導体装置が完成する。
【００４５】
以上説明したように、第１の実施形態によると、第１のトレンチ溝１０５及び第２のトレンチ溝１０７を充填する第３のシリコン酸化膜１１０の形成に、塗布型溶液（（ＳｉＨ２ＮＨ）ｎ溶液）を用いている。このため、各トレンチ溝１０５、１０７の幅が小さく、微細なＳＴＩ構造であっても、第３のシリコン酸化膜１１０を各トレンチ溝１０５、１０７に空孔（ボイド）又はシームを発生させることなく、確実に埋め込むことができる。
【００４６】
その上、第１の実施形態においては、ＮＷ１１１とＰＷ１１２との境界に形成された第１のトレンチ溝１０５は、その底部の幅が上部の幅よりも大きくなるように形成されている。このため、ＮＷ１１１及びＰＷ１１２の各形成時に、下地パターンとの間でマスクの合わせずれが発生したとしても、ＮＷ１１１とＰＷ１１２との境界が第１のトレンチ溝１０５の底部から外れることがなくなる。その結果、Ｐ型ソースドレイン拡散層１１９とＰＷ１１２との間（ＰＤ−ＰＷ間）又はＮ型ソースドレイン拡散層１２０とＮＷ１１１との間（ＮＤ−ＮＷ間）の耐圧の低下を防止することができる。
【００４７】
第１の実施形態においては、第１のトレンチ溝１０５の上部の幅を６０ｎｍとし、また、第１のトレンチ溝１０５をＲＩＥ法によるドライエッチングで形成したときの溝のテーパ角を９０°とし、深さを２５０ｎｍとし、第１のトレンチ溝１０５の底部から半導体基板１００を等方性ドライエッチングする際のエッチング量を約５０ｎｍとしたが、これに限定されない。なお、第１のトレンチ溝１０５は上部の幅が小さいほど、本実施形態は有用である。また、等方性ドライエッチのエッチング量は、第１のトレンチ溝１０５の底部の幅が上部の幅よりも大きくなるように決める必要がある。
【００４８】
また、第１の実施形態において、第１のトレンチ溝１０５の壁面の保護膜としてＨＴＯ膜を用いたが、これに限られない。例えば、シリコン（半導体基板１００）をエッチングする際にシリコンと十分な選択比（１００以上）が取れれば、ＴＥＯＳ膜等の酸化シリコン系の絶縁膜を用いてもよく、また、窒化シリコン系の絶縁膜を用いてもよい。また、シリコンに対する等方性ドライエッチングガスとして、二フッ化キセノン（ＸｅＦ２）を用いたが、三フッ化塩素（ＣｌＦ３）、三フッ化臭素（ＢｒＦ３）又はフッ素（Ｆ２）を用いても同様の効果を得ることができる。また、第１のトレンチ溝１０５の底部を拡げるエッチングには、ウェットエッチによる等方性エッチングを用いても構わない。
【００４９】
また、第１の実施形態においては、第１のトレンチ溝１０５と第２のトレンチ溝１０７とが同一の深さとなるように形成したが、各トレンチ溝の深さは異なっていても構わない。なお、第１のトレンチ溝が深くなった方がＰＤ−ＰＷ間又はＮＤ−ＮＷ間の耐圧が向上するので好ましい。
【００５０】
また、第１の実施形態においては、第１のトレンチ溝１０５を形成する際に、ＲＩＥ法によるドライエッチングでテーパ角が９０°よりも大きい角度（この場合は、上部の幅よりも底部の幅が広くなる、いわゆる逆テーパ形状）で形成することができれば、図２（ｃ）に示す、第１のトレンチ溝１０５の底部を拡げる工程は省略しても構わない。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図４（ａ）〜図４（ｄ）を参照しながら説明する。
【００５２】
第１の実施形態の製造方法においては、第１のトレンチ溝１０５と第２のトレンチ溝１０７とを異なる工程で形成したが、第２の実施形態においては、第１のトレンチ溝１０５（底部の拡大部は除く）と第２のトレンチ溝１０７とを同一の工程で形成する。
【００５３】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１００の主面上に、ＣＶＤ法等により、膜厚が１０ｎｍ程度の第１のシリコン酸化膜１０１と、膜厚が１２０ｎｍ程度でストッパ膜となるシリコン窒化膜１０２とを順次堆積する。続いて、シリコン窒化膜１０２の上に、リソグラフィ技術により、トランジスタの各活性領域を区画するための複数の開口部を有する第１のレジストパターン（図示せず）を形成する。このとき、ＰＭＯＳ領域Ａ及びＮＭＯＳ領域Ｂが互いに隣接する領域に形成される第１のトレンチ溝の上部の幅が６０ｎｍとなるように第１のレジストパターンを形成する。続いて、形成された第１のレジストパターンをマスクとして、ＲＩＥ法によるドライエッチングにより、シリコン窒化膜１０２をエッチングする。その後、アッシング及び洗浄により、第１のレジストパターンを除去する。
【００５４】
次に、図４（ｂ）に示すように、シリコン窒化膜１０２をマスクとして、ＲＩＥ法によるドライエッチングにより、第１のシリコン酸化膜１０１及び半導体基板１００を順次エッチングして、それぞれテーパ角が約９０°で且つ深さが約３００ｎｍの第１のトレンチ溝１０５及び第２のトレンチ溝１０７を形成する。
【００５５】
次に、図４（ｃ）に示すように、減圧ＣＶＤ法により、第１のトレンチ溝１０５及び第２のトレンチ溝１０７を含むシリコン窒化膜１０２の上に、膜厚が５ｎｍのＨＴＯ膜１０６を堆積する。続いて、リソグラフィ技術により、ＨＴＯ膜１０６の上に第１のトレンチ溝１０５を開口する第２のレジストパターン（図示せず）を形成する。その後、ドライエッチング技術により、ＨＴＯ膜１０６をエッチバックすることにより、第１のトレンチ溝１０５の壁面上にはＨＴＯ膜１０６が残ると共に、第１のトレンチ溝１０５の底面からは半導体基板１００が露出する。その後、アッシング及び洗浄により、第２のレジストパターンを除去する。
【００５６】
次に、図４（ｄ）に示すように、ＸｅＦ２等の反応性ガスを用いて、半導体基板１００における第１のトレンチ溝１０５の底部を約５０ｎｍだけ等方性のドライエッチングにより掘り下げる。これにより、第１のトレンチ溝１０５の底部は、半導体基板１００の下方及び側方に拡がる。このとき、エッチングガスであるＸｅＦ２は、ＳｉとＳｉＯ２との選択比が１０００以上であるため、Ｓｉからなる第１のトレンチ溝１０５の底部だけがエッチングされ、ＨＴＯ膜１０６はほとんどエッチングされない。その後、ウェットエッチングにより、第１のトレンチ溝１０５の側面及び第２のトレンチ溝１０７の側面及び底面に残留するＨＴＯ膜２０７を除去する。
【００５７】
図４（ｄ）に示す工程以降の工程は、第１の実施形態の製造方法に係る図３（ａ）〜図３（ｄ）に示す工程と同一であるため、説明を省略する。
【００５８】
このように、第２の実施形態によると、第１のトレンチ溝１０５及び第２のトレンチ溝１０７を充填するシリコン酸化膜の形成に塗布型溶液（（ＳｉＨ２ＮＨ）ｎ溶液）を用いている。このため、各トレンチ溝１０５、１０７の幅が小さく、微細なＳＴＩ構造であっても、シリコン酸化膜を各トレンチ溝１０５、１０７に空孔（ボイド）又はシームを発生させることなく、確実に埋め込むことができる。
【００５９】
その上、第２の実施形態においては、ＮＷ１１１とＰＷ１１２との境界に形成された第１のトレンチ溝１０５は、その底部の幅が上部の幅よりも大きくなるように形成されている。このため、ＮＷ１１１及びＰＷ１１２の各形成時に、下地パターンとの間でマスクの合わせずれが発生したとしても、ＮＷ１１１とＰＷ１１２との境界が第１のトレンチ溝１０５の底部から外れることがなくなる。その結果、例えば、Ｐ型ソースドレイン拡散層１１９とＰＷ１１２との間（ＰＤ−ＰＷ間）又はＮ型ソースドレイン拡散層１２０とＮＷ１１１との間（ＮＤ−ＮＷ間）の耐圧の低下を防止することができる。
【００６０】
さらに、第２の実施形態は、第１の実施形態よりも工程数が少なくなるため、製造コストの低減が可能となる。
【００６１】
第２の実施形態においては、第１のトレンチ溝１０５の上部の幅を６０ｎｍとし、また、第１のトレンチ溝１０５をＲＩＥ法によるドライエッチングで形成したときの溝のテーパ角を９０°とし、深さを３００ｎｍとし、第１のトレンチ溝１０５の底部から半導体基板１００を等方性ドライエッチングする際のエッチング量を約５０ｎｍとしたが、これに限定されない。なお、第１のトレンチ溝１０５は上部の幅が小さいほど、本実施形態は有用である。また、等方性ドライエッチのエッチング量は、第１のトレンチ溝１０５の底部の幅が上部の幅よりも大きくなるように決める必要がある。
【００６２】
また、第２の実施形態においても、第１のトレンチ溝１０５の壁面の保護膜としてＨＴＯ膜を用いたが、これに限られない。例えば、シリコン（半導体基板１００）をエッチングする際にシリコンと十分な選択比（１００以上）が取れれば、ＴＥＯＳ膜等の酸化シリコン系の絶縁膜を用いてもよく、また、窒化シリコン系の絶縁膜を用いてもよい。また、シリコンに対する等方性ドライエッチングガスとして、ＸｅＦ２を用いたが、ＣｌＦ３、ＢｒＦ３又はＦ２を用いても同様の効果を得ることができる。また、第１のトレンチ溝１０５の底部を拡げるエッチングには、ウェットエッチによる等方性エッチングを用いても構わない。
【００６３】
また、第２の実施形態においては、第１のトレンチ溝１０５及び第２のトレンチ溝１０７を形成する際に、ＲＩＥ法によるドライエッチングでテーパ角が９０°よりも大きい角度（いわゆる逆テーパ形状）で形成することができれば、図４（ｃ）及び（ｄ）に示す、第１のトレンチ溝１０５の底部を拡げる工程は省略しても構わない。但し、この逆テーパ形状を用いる場合、第１のトレンチ溝１０５と第２のトレンチ溝１０７とが接近して配置されている箇所では、トランジスタの活性領域を構成するシリコンの幅が小さくなって、パターン倒れを起こすおそれがあるため、より微細化された半導体装置においては好ましくはない。
【産業上の利用可能性】
【００６４】
本発明に係る半導体装置及びその製造方法は、トレンチ溝を挟んで隣接する同一の導電型の拡散層同士の間の耐圧の低下を防止することができ、特にＳＴＩ 構造を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００６５】
Ａ      ＰＭＯＳ領域
Ｂ      ＮＭＯＳ領域
１００  半導体基板（半導体領域）
１０１  第１のシリコン酸化膜
１０２  シリコン窒化膜
１０５  第１のトレンチ溝
１０６  ＨＴＯ膜
１０７  第２のトレンチ溝
１０８  第２のシリコン酸化膜
１１０  第３のシリコン酸化膜
１１１  Ｎ型ウェル（ＮＷ）
１１２  Ｐ型ウェル（ＰＷ）
１１３  ゲート絶縁膜
１１４  ゲート電極
１１５  Ｐ型エクステンション拡散層
１１６  Ｎ型エクステンション拡散層
１１７  第１のサイドウォール
１１８  第２のサイドウォール
１１９  Ｐ型ソースドレイン拡散層（ＰＤ）
１２０  Ｎ型ソースドレイン拡散層（ＮＤ）
１２１  金属シリサイド層
１２２  層間絶縁膜
１２３  コンタクトプラグ
１２４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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