(57)【要約】【課題】クロック信号の変化を通じて利得を制御するアナログ−デジタル変換器及びそれを含むイメージセンサーを提供する。【解決手段】本発明のアナログ−デジタル変換器は、入力信号及びクロック信号が入力され、クロック信号に応答し、入力信号をシグマ−デルタ変調信号に変調して該変調されたデジタル出力信号を出力するシグマ−デルタモジュレータと、アナログ−デジタル変換時間に合わせ、クロック信号の周期毎にデジタル出力信号を累算して得た累算出力値を出力する累算器と、を備え、アナログ−デジタル変換時間に含まれるクロック信号のクロック数を可変することで、その利得が可変される。【選択図】図２
2011071988.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に応答し、入力信号をシグマ−デルタ変調信号に変調して該変調されたデジタル出力信号を出力するシグマ−デルタモジュレータ（ｍｏｄｕｌａｔｏｒ）と、
アナログ−デジタル変換時間に合わせ、前記クロック信号の周期毎に前記デジタル出力信号を累算して得た累算出力値を出力する累算器（ａｃｃｕｍｕｌａｔｏｒ）と、を備え、
前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数が可変されることを特徴とするアナログ−デジタル変換器。
【請求項２】
前記累算器は、前記デジタル出力信号が入力され、前記デジタル出力信号をＮ（２以上の自然数）回複次で累算して該Ｎ回複次累算された前記累算出力値を出力することを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項３】
前記累算器は、直列連結された第１〜第Ｎ（２以上の自然数）累算器を含み、
前記第１累算器は、前記デジタル出力信号を前記クロック信号の周期毎に累算し、
前記第２〜第Ｎ累算器は、直前の累算器の出力値を前記クロック信号の周期毎に累算して出力することを特徴とする請求項２に記載のアナログ−デジタル変換器。
【請求項４】
前記アナログ−デジタル変換時間は固定され、前記クロック信号のクロック周波数が可変されて前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数が可変されることを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項５】
前記シグマ−デルタモジュレータは、前記クロック信号のクロック周波数が固定され、前記アナログ−デジタル変換時間が可変されて前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数が可変されることを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項６】
前記クロック信号のクロック周波数及び前記アナログ−デジタル変換時間が可変され、前記クロック信号のクロック数が可変されることを特徴とする請求項１に記載のアナログ−デジタル変換器。
【請求項７】
前記アナログ−デジタル変換時間内の前記クロック信号のクロック数が増加すると、前記入力信号による累算出力値が増加して前記アナログ−デジタル変換器の利得が増加することを特徴とする請求項１乃至６の何れか一項に記載のアナログ−デジタル変換器。
【請求項８】
請求項１乃至６の何れか一項に記載のアナログ−デジタル変換器を備えることを特徴とするイメージセンサー。
【請求項９】
請求項８に記載のイメージセンサーを備えることを特徴とする電子システム。
【請求項１０】
複数個の画素を含む画素アレイと、
前記複数個の画素のうちから選択された画素から出力される入力信号及びクロック信号を受信し、アナログ−デジタル変換時間に合わせて前記入力信号をデジタル信号に変換するアナログ−デジタル変換器と、
前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数を可変して前記アナログ−デジタル変換器に提供する制御回路と、を備え、
前記アナログ−デジタル変換器は、
前記クロック信号に応答し、前記入力信号をシグマ−デルタ変調信号に変調して該変調されたデジタル出力信号を出力するシグマ−デルタモジュレータ（ｍｏｄｕｌａｔｏｒ）と、
前記アナログ−デジタル変換時間に合わせ、前記クロック信号の周期毎に前記デジタル出力信号を累算して得た累算出力値を出力する累算器（ａｃｃｕｍｕｌａｔｏｒ）と、を含むことを特徴とするイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換器に関し、より詳細には、利得調節が可能なアナログ−デジタル変換器とそれを含む感度調節が可能なイメージセンサー及びそれを備えた電子システムに関する。
【背景技術】
【０００２】
デジタル映像撮像機器において撮像感度調節機能は欠くことのできない重要な機能である。フィルムを利用した撮像方式は、フィルムを入れ替えない限り、感度を調節することができなかったが、デジタル撮像機器では、簡単な機器操作で感度を調節することができる長所がある。
【０００３】
一般的に、イメージセンサーの感度調節機能は、基本的な機能であり、イメージセンサーの感度調節は、イメージセンサーに内蔵されたアナログ−デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）の利得（ｇａｉｎ）を調節することでなされる。
【０００４】
一般的なアナログ−デジタル変換器は、アナログ−デジタル変換器入力部の前に可変利得増幅器（ＶＧＡ：Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）を追加して利得を調節することで、撮像感度を調節する。しかし、このようなＶＧＡを備えたアナログ−デジタル変換器は、電力及び面積などがより多く必要となって高い利得の具現にも制約があって非効率的である。
【０００５】
従って、追加的な装置なしに容易に利得を可変してイメージセンサーの感度を調節するためのアナログ−デジタル変換器が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、クロック信号のクロック数を調整して利得を可変することができるアナログ−デジタル変換器を提供することにある。
本発明の他の目的は、上記アナログ−デジタル変換器を使うことで、感度を調節することができるイメージセンサーを提供することにある。
また、上記イメージセンサーを備えた電子システムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一特徴によるアナログ−デジタル変換器は、クロック信号に応答し、入力信号をシグマ−デルタ変調信号に変調して該変調されたデジタル出力信号を出力するシグマ−デルタモジュレータ（ｍｏｄｕｌａｔｏｒ）と、アナログ−デジタル変換時間に合わせ、前記クロック信号の周期（即ち、クロック信号の一サイクル）毎に前記デジタル出力信号を累算して得た累算出力値を出力する累算器（ａｃｃｕｍｕｌａｔｏｒ）と、を備え、前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数が可変されることによって、アナログ−デジタル変換器の利得が調節される。
前記累算器は、前記デジタル出力信号が入力され、前記デジタル出力信号をＮ（２以上の自然数）回複次で累算して該Ｎ回複次累算された前記累算出力値を出力することができる。
前記累算器は、直列連結された第１〜第Ｎ（２以上の自然数）累算器を含み、前記第１累算器は、前記デジタル出力信号を前記クロック信号の周期毎に累算し、前記第２〜第Ｎ累算器は、直前の累算器の出力値を前記クロック信号の周期毎に累算して出力することができる。
前記アナログ−デジタル変換時間は固定され、前記クロック信号のクロック周波数が可変されて前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数が可変されるか、前記クロック信号のクロック周波数が固定され、前記アナログ−デジタル変換時間が可変されて前記クロック信号のクロック数が可変されるか、或いは前記クロック信号のクロック周波数及び前記アナログ−デジタル変換時間の両方が可変されて、前記クロック信号のクロック数が可変され得る。
【０００８】
上記他の目的を達成するためになされた本発明の一特徴によるイメージセンサーは、複数個の画素を含む画素アレイと、前記複数個の画素のうちから選択された画素から出力される入力信号及びクロック信号を受信し、アナログ−デジタル変換時間に合わせて前記入力信号をデジタル信号に変換するアナログ−デジタル変換器と、前記アナログ−デジタル変換時間に含まれる前記クロック信号のクロック数を可変して前記アナログ−デジタル変換器に提供する制御回路と、を備え、前記アナログ−デジタル変換器は、前記クロック信号に応答し、前記入力信号をシグマ−デルタ変調信号に変調して該変調されたデジタル出力信号を出力するシグマ−デルタモジュレータと、前記アナログ−デジタル変換時間に合わせ、前記クロック信号の周期毎に前記デジタル出力信号を累算して得た累算出力値を出力する累算器と、を含む。
【発明の効果】
【０００９】
本発明のアナログ−デジタル変換器によれば、アナログ−デジタル変換時間そのものを、或いはアナログ−デジタル変換時間に含まれるクロック数（即ち、クロック信号のサイクル数）を、変更することで、追加的な装置なしにアナログ−デジタル変換器の利得を可変することができる。本発明によるアナログ−デジタル変換器を用いてイメージセンサーの感度を調節することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるアナログ−デジタル変換器を含むイメージセンサーを示す図である。
【図２】本発明の一実施形態によるシグマ−デルタ・アナログ−デジタル変換器を示す図である。
【図３】本発明の一実施形態による図２の累算器を具体的に示す図である。
【図４】本発明の一実施形態による２次シグマ−デルタ・アナログ−デジタル変換器の出力波形を示す図である。
【図５】本発明の一実施形態による２次シグマ−デルタ・アナログ−デジタル変換器に入力されたクロック数と累算出力値との関係を示す図である。
【図６】本発明の一実施形態によるクロック数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器の入出力関係を示す図である。
【図７】本発明の一実施形態によるクロック周波数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器の入出力関係を示す図である。
【図８】本発明の一実施形態によるアナログ−デジタル変換時間によって変わる２次シグマ−デルタ・アナログ−デジタル変換器の入出力関係を示す図である。
【図９】本発明の一実施形態によるアナログ−デジタル変換時間及びクロック周波数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器の入出力関係を示す図である。
【図１０】本発明の一実施形態によるシグマ−デルタ・アナログ−デジタル変換器の利得を可変する過程を示すフローチャートである。
【図１１】本発明の一実施形態による２次以上のシグマ−デルタ・アナログ−デジタル変換器の利得を可変する過程を示すフローチャートである。
【図１２】本発明の一実施形態によるイメージセンサーを含む電子システムのブロック図である。
【発明を実施するための形態】
【００１１】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する図面及び図面に記載の内容を参照しなければならない。
【００１２】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。各図面に付した同じ参照符号は、同じ構成要素を表わす。
【００１３】
図１は、本発明の一実施形態によるアナログ−デジタル変換器１０を含むイメージセンサー１００を示す図である。図１を参照すると、イメージセンサー１００は、アナログ−デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１０、画素アレイ２０、制御回路３０、行方向駆動機４０、及び列方向駆動機５０を含む。
【００１４】
画素アレイ２０は、多数の画素（Ｐｉｘｅｌ）（図示せず）がマトリックス（Ｍａｔｒｉｘ）形態に配列されており、多数の画素のそれぞれは、外部から入る像（ｉｍａｇｅ）についての情報を感知する。
【００１５】
制御回路３０は、クロック信号ＣＬＫ及び多数の制御信号を発生し、クロック信号は、アナログ−デジタル変換器１０に入力され、多数の制御信号のうちの一部は、行方向駆動機４０及び列方向駆動機５０に入力される。
【００１６】
制御回路３０は、クロック信号ＣＬＫのクロック数を制御することができ、アナログ−デジタル変換器１０に入力されるクロック信号ＣＬＫのクロック数を調整することができる。より具体的には、制御回路３０は、クロック信号ＣＬＫのクロック周波数を可変してアナログ−デジタル変換時間に含まれるクロック信号のクロック数を調整するか、クロック信号のクロック周波数は固定し、アナログ−デジタル変換時間を可変してクロック信号のクロック数を調整することもできる。或いは制御回路３０は、クロック信号のクロック周波数及びアナログ−デジタル変換時間の両方を可変することもできる。
【００１７】
ここで、アナログ−デジタル変換時間とは、一つのアナログ信号に対して、デジタル信号に変換するのにかかる時間であって、周期的、或いは非周期的概念を含み、絶対時間（ｓｅｃ）又はクロック数（ｎｕｍｂｅｒ  ｏｆ  ｃｌｏｃｋ  ｃｙｃｌｅ）で表現することができるが、これに限定されるものではない。
【００１８】
行方向駆動機４０は、多数の制御信号のうちの対応する何れか一つの制御信号に基づいて、画素アレイ２０の特定の行を選択する。
【００１９】
アナログ−デジタル変換器１０は、制御回路３０からクロック信号が入力され、行方向駆動機４０によって選択された所定の行の画素からの画素信号（以下、入力信号）を受信してデジタル信号に変換する。アナログ−デジタル変換器１０は、シグマ−デルタ・アナログ−デジタル変換器を含むことができ、以下では、説明の便宜上、シグマ−デルタ・アナログ−デジタル変換器の利得可変方法について記述するが、本発明はこれに限定されるものではない。
【００２０】
列方向駆動機５０は、多数の制御信号のうちの対応する何れか一つの制御信号に基づいて、変換されたデジタル信号のうちの対応する列のデジタル信号を選択する。
【００２１】
図２は、本発明の一実施形態によるシグマ−デルタ・アナログ−デジタル変換器１０を示す図である。図２を参照すると、シグマ−デルタ・アナログ−デジタル変換器１０は、シグマ−デルタモジュレータ１１及び累算器１３を含む。
【００２２】
シグマ−デルタモジュレータ１１は、クロック信号ＣＬＫに応答して作動し、入力信号をシグマ−デルタ変調信号に変調し、この変調されたデジタル出力信号を出力する。そのために、図示していないが、シグマ−デルタモジュレータ１１は、ループフィルター、デジタル信号変換のための量子化器（Ｑｕａｎｔｉｚｅｒ）（図示せず）、ＤＡＣ及び入力信号とフィードバック信号とを加減算する加／減算器を含み得る。
【００２３】
累算器１３は、デジタル出力信号が入力され、これを累算して累算出力値を出力する。この際、累算器１３は、デジタル出力信号の値をデジタル積分して累算することができ、累算出力値は、デジタル出力値であり得る。
【００２４】
累算器１３は、Ｎ個の１次累算器（１、２、．．．、Ｎ）を含むことができ、累算器１３が、Ｎ個の１次累算器（１、２、．．．、Ｎ）を含む場合、シグマ−デルタモジュレータ１１もＮ個のモジュレータ（或いは、Ｎ次モジュレータ）を含み得る。
【００２５】
図３は、本発明の一実施形態による図２の累算器１３を具体的に示す図である。図３を参照すると、累算器１３は、Ｎ個の１次累算器（１、２、．．．、Ｎ）を含むことができ、Ｎ個の１次累算器（１、２、．．．、Ｎ）は、直列連結で構成することができる。Ｎ個の１次累算器（１、２、．．．、Ｎ）は、それぞれ同一の累算過程を遂行する。第１累算器１は、デジタル出力信号が入力されて累算して出力し、第２累算器２は、第１累算器１の出力値を累算して出力する。同様に、第Ｎ累算器（Ｎ）は、第Ｎ−１累算器（Ｎ−１）の出力値を累算して累算出力値を出力する。Ｎ個の累算器（１、２、．．．、Ｎ）で構成されたシグマ−デルタ・アナログ−デジタル変換器１０は、Ｎ次シグマ−デルタ・アナログ−デジタル変換器１０と名付ける。
【００２６】
図４は、本発明の一実施形態による２次シグマ−デルタ・アナログ−デジタル変換器１０の出力波形を示す図である。図３を参照すると、シグマ−デルタモジュレータ１１に入力されるクロックＣＬＫは、２次シグマ−デルタ・アナログ−デジタル変換器１０を駆動するためのクロック信号を示す。入力信号が、シグマ−デルタモジュレータ１１に入力されると、クロックによる０と１との信号を有するデジタル出力信号が出力される。第１累算器１は、デジタル出力信号が入力されてデジタル出力信号を累算した１次累算出力値を第２累算器２に出力し、第２累算器２は、第１累算出力値を再び累算して第２累算出力値を出力する。同様に、第Ｎ累算器（Ｎ）は、第Ｎ−１累算器（Ｎ−１）の出力値を累算して累算出力値を出力する。
【００２７】
より具体的に、図４のクロックの３、６、１２、１３、１４番目のクロックでデジタル出力信号が１であり、当該クロックで、第１累算器１は、デジタル出力信号を累算して１次累算出力値を出力する。クロックの３、６、１２、１３、１４番目のクロックで、１次累算出力値が１ずつ増加する。また、第２累算器２は、当該クロックに対応する１次累算出力値を累算して２次累算出力値を出力する。３〜５番目のクロックではクロック毎に１ずつ累算され、６〜１１番目のクロックではクロック毎に２ずつ累算され、１２番目のクロックでは３が、１３番目のクロックでは４が累算され、１５〜１７番目のクロックではクロック毎に５ずつ累算される。
【００２８】
図５は、本発明の一実施形態による２次シグマ−デルタ・アナログ−デジタル変換器１０に入力されたクロック数と累算出力値との関係を示す図である。図５を参照すると、入力されたクロック数が増加すると、２次シグマ−デルタ・アナログ−デジタル変換器１０の累算出力値が増加する。また、次数が大きいほど累算出力値が顕著に増加する。より具体的に、図５を参照すると、１次（累算器１個）よりは２次（累算器２個）の方が、累算出力値が顕著に増加していることが分かる。
【００２９】
図６は、本発明の一実施形態によるクロック数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器１０の入出力関係を示す図である。図６は、図５に示したクロック数と累算出力値との関係を応用した図面であり、入力信号値対（ｖｓ）出力信号値を標準化して示す図である。図５の累算出力値は、２次シグマ−デルタ・アナログ−デジタル変換器１０の利得と見なされ、従って、クロック数が増加すれば、２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。図６を参照すると、クロック数がａ倍増加すれば、利得はａ２倍増加する。例えば、１００クロックから８００クロックに調整すれば、クロック数が８倍増加したものであるので、利得は６４倍増加する。結局、クロック数の調整で２次シグマ−デルタ・アナログ−デジタル変換器１０の利得を可変することができる。ここで、クロック周波数は変化させない。
【００３０】
図７は、本発明の一実施形態によるクロック周波数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器１０の入出力関係を示す図である。図７は、図６と同様に、入力信号値対（ｖｓ）出力信号値を標準化して示す図である。図７を参照すると、クロック周波数が増加すれば、クロック数が増加して２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。この際、クロック周波数がｂ倍増加すれば、利得はｂ２倍増加する。例えば、１ＭＨｚから８ＭＨｚに調整すれば、クロック周波数が８倍増加したものであるので、利得は６４倍増加する。結局、クロック周波数の調整で２次シグマ−デルタ・アナログ−デジタル変換器１０の利得を可変することができる。クロック周波数がクロック数と比例するため、クロック周波数が増加すれば、クロック数が増加して、図６のように２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。ここで、アナログ−デジタル変換時間は変化させない。
【００３１】
クロック周波数の調整は、図１の制御回路３０の内部に位置して外部から調整信号を受けて周波数分周比を変えることができる周波数分周器（図示せず）を通じて行われるが、本発明はこれに限定されるものではない。
【００３２】
図８は、本発明の一実施形態によるアナログ−デジタル変換時間によって変わる２次シグマ−デルタ・アナログ−デジタル変換器１０の入出力関係を示す図である。図８は、図６と同様に、入力信号値対（ｖｓ）出力信号値を標準化して示す図である。図８を参照すると、アナログ−デジタル変換時間が増加すれば、クロック数が増加して、２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。この際、アナログ−デジタル変換時間がｃ倍増加すれば、利得はｃ２倍増加する。例えば、１ユニットタイム（ｕｎｉｔ  ｔｉｍｅ）から２ユニットタイムに調整すれば、アナログ−デジタル変換時間が２倍増加したものであるので、利得は４倍増加する。結局、アナログ−デジタル変換時間の調整で２次シグマ−デルタ・アナログ−デジタル変換器１０の利得を可変することができる。アナログ−デジタル変換時間がクロック数と比例するため、アナログ−デジタル変換時間が増加すれば、クロック数が増加して、図６のように２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。ここで、クロック周波数は変化させない。
【００３３】
アナログ−デジタル変換時間は、図１に示した制御回路３０の設定値によって決定され得る。この際、制御回路３０の設定値を調整してアナログ−デジタル変換器１０の周期を変化させることで、アナログ−デジタル変換時間を調整することができるが、本発明はこれに限定されるものではない。
【００３４】
図９は、本発明の一実施形態によるアナログ−デジタル変換時間及びクロック周波数によって変わる２次シグマ−デルタ・アナログ−デジタル変換器１０の入出力関係を示す図である。図９は、図６と同様に、入力信号値対（ｖｓ）出力信号値を標準化して示す図である。図９を参照すると、アナログ−デジタル変換時間及びクロック周波数が増加すれば、クロック数が増加して、２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。この際、アナログ−デジタル変換時間がｃ倍増加してクロック周波数がｂ倍増加すれば、利得はｃ２ｂ２倍増加する。例えば、アナログ−デジタル変換時間を１ユニットタイム（ｕｎｉｔ  ｔｉｍｅ）から２ユニットタイムに調整してクロック周波数を１ＭＨｚから２ＭＨｚに増加させれば、アナログ−デジタル変換時間が２倍増加したものであり、クロック周波数が２倍増加したものであるので、利得は１６倍増加する。結局、アナログ−デジタル変換時間及びクロック周波数の調整で２次シグマ−デルタ・アナログ−デジタル変換器１０の利得を可変することができる。アナログ−デジタル変換時間及びクロック周波数がクロック数と比例するために、アナログ−デジタル変換時間及びクロック周波数が増加すれば、クロック数が増加して、図６のように２次シグマ−デルタ・アナログ−デジタル変換器１０の利得が増加する。
【００３５】
図１０は、本発明の一実施形態によるシグマ−デルタ・アナログ−デジタル変換器１０の利得を可変する過程を示すフローチャートである。図１０に示したシグマ−デルタ・アナログ−デジタル変換器１０の利得を可変する過程は、図２に示したシグマ−デルタ・アナログ−デジタル変換器１０によって行われる。図１０を参照すると、シグマ−デルタ・アナログ−デジタル変換器１０を駆動するための信号のクロック数を調整する（ステップＳ１０）。この際、クロック数の調整は、アナログ−デジタル変換時間及び／又はクロック周波数の調整を通じて行われるものを含み得る。
【００３６】
次いで、信号のクロック数を調整して入力信号を変調し、変調信号をデジタル信号に変換する（ステップＳ２０）。
【００３７】
次いで、デジタル変換された信号を累算する（ステップＳ３０）。この際、累算過程は、デジタル変換された信号のデジタル値を積分する過程を含み得る。
【００３８】
次いで、累算値に基づいてシグマ−デルタ・アナログ−デジタル変換器１０の利得を決定する（ステップＳ４０）。
【００３９】
次いで、撮影が終了したか否かを判断して撮影が終了していない場合、手続きを再び行う（ステップＳ５０）。
【００４０】
図１１は、本発明の一実施形態による２次以上のシグマ−デルタ・アナログ−デジタル変換器１０の利得を可変する過程を示すフローチャートである。図１１に示した２次以上のシグマ−デルタ・アナログ−デジタル変換器１０の利得を可変する過程は、図３に示した累算手段１３を含んだシグマ−デルタ・アナログ−デジタル変換器１０によって行われる。図１１を参照すると、２次以上のシグマ−デルタ・アナログ−デジタル変換器を駆動するための信号のクロック数を調整する（ステップＳ１００）。この際、クロック数の調整は、アナログ−デジタル変換時間及び／又はクロック周波数の調整を通じて行われるものを含む。
【００４１】
次いで、信号のクロック数を調整して入力信号を変調し、変調信号をデジタル信号に変換する（ステップＳ２００）。
【００４２】
次いで、デジタル変換された信号を累算する（ステップＳ３００）。この際、累算過程は、デジタル変換された信号のデジタル値を積分する過程を含み得る。
【００４３】
次いで、累算値を所定の回数で複次累算する（ステップＳ４００）。この際、複次累算過程は、累算値を積分する過程を含み得る。ここで、所定の回数は、累算器１３に含まれた累算器（１、２、．．．、Ｎ）の個数と関連する。
【００４４】
次いで、複次で累算した値に基づいて、２次以上のシグマ−デルタ・アナログ−デジタル変換器１０の利得を決定する（ステップＳ５００）。
【００４５】
次いで、撮影終了の有無を判断し、撮影終了がされていない場合、手続きを再び行う（ステップＳ６００）。
【００４６】
図１２は、本発明の一実施形態によるイメージセンサー１００を含む電子システム２００のブロック図を示す。図１２を参照すると、本実施形態による電子システム２００は、システムバス（ｓｙｓｔｅｍ  ｂｕｓ）２２０に接続されたイメージセンサー１００、メモリ装置２１０とプロセッサ（ｐｒｏｃｅｓｓｏｒ）２３０とを含み得る。イメージセンサー１００は、一般的なカラーフィルターアレイに比べて光感度が高い本発明の一実施形態によるカラーフィルターアレイを含む。
【００４７】
電子システム２００は、デジタルカメラ、デジタルカメラ付き携帯電話機、カメラ付き人工衛星システム（ｓａｔｅｌｌｉｔｅ  ｓｙｓｔｅｍ）などであり得るが、本発明はこれに限定されるものではない。
【００４８】
プロセッサ２３０は、イメージセンサー１００及びメモリ装置２１０の動作を制御するための制御信号を生成することができる。イメージセンサー１００は、被写体に対するイメージを生成することができ、メモリ装置２１０は、イメージを保存することができる。
【００４９】
一実施形態において、本実施形態による電子システム２００が、携帯用アプリケーション（ｐｏｒｔａｌｂｌｅ  ａｐｐｌｉｃａｔｉｏｎ）として具現される場合に、本実施形態による電子システム２００は、イメージセンサー１００、メモリ装置２１０、及びプロセッサ２３０に動作電源を供給するためのバッテリー（ｂａｔｔｅｒｙ）２６０を更に含み得る。
【００５０】
この際、携帯用アプリケーションは、携帯用コンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）、携帯電話機（ｃｅｌｌｕｌａｒ  ｔｅｌｅｐｈｏｎｅ）、ＭＰ３プレーヤー、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、カーナビゲーション（Ａｕｔｏｍｏｔｉｖｅ  ｎａｖｉｇａｔｉｏｎ  ＳｙＳｔｅｍ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は電子辞典を含み得る。
【００５１】
また、本実施形態による電子システム２００は、外部のデータ処理装置とデータを送受信させるインターフェース、例えば、入／出力装置２４０、２５０を更に含み得る。
【００５２】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００５３】
本発明は、クロック信号の変化を通じて利得を制御するアナログ−デジタル変換器及びそれを含むイメージセンサー関連の技術分野に適用可能である。
【符号の説明】
【００５４】
１０    アナログ−デジタル変換器、（Ｎ次）シグマ−デルタ・アナログ−デジタル変換器
１１    シグマ−デルタ（ΣΔ）モジュレータ
１３    累算器
２０    画素アレイ
３０    制御回路
４０    行方向駆動機
５０    列方向駆動機
１００    イメージセンサー
２００    電子システム
２１０    メモリ装置
２２０    システムバス
２３０    プロセッサ
２４０、２５０    入／出力装置（インターフェース）
２６０    バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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