(57)【要約】【課題】製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる半導体集積回路及びそのレイアウト方法を提供する。【解決手段】複数の機能回路毎にパターン面積率及びパターン周囲長率を抽出した後、当該抽出結果により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別し、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも第一の回路領域の一部が含まれている。【選択図】図８
2011146511.tif 000002
【特許請求の範囲】
【請求項１】
単一のチップ上に配置される複数の機能回路を有する半導体集積回路のレイアウト方法であって、
前記複数の機能回路のそれぞれについて、パターン面積率及びパターン周囲長率を抽出する工程と、
抽出された前記パターン面積率及び前記パターン周囲長率により規定される基準を用いて、前記複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別する工程と、
少なくとも一つ以上の前記第一の回路領域の周囲に前記第二の回路領域を配置する工程とを備え、
前記第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれていることを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
請求項１に記載の半導体集積回路のレイアウト方法において、
前記基準はパターン間隔であり、
前記第一の回路領域の前記パターン間隔は所定値よりも大きく、
前記第二の回路領域の前記パターン間隔は前記所定値よりも小さいことを特徴とする半導体集積回路のレイアウト方法。
【請求項３】
請求項１又は２に記載の半導体集積回路のレイアウト方法において、
前記所定の距離は、ＣＭＰによる平坦化が確保できる距離であることを特徴とする半導体集積回路のレイアウト方法。
【請求項４】
単一のチップ上に配置される複数の機能回路を有する半導体集積回路であって、
前記複数の機能回路のそれぞれは、パターン面積率及びパターン周囲長率により規定される基準を用いて、第一の回路領域と第二の回路領域とに分別されており、
少なくとも一つ以上の前記第一の回路領域の周囲には前記第二の回路領域が配置されており、
前記第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれていることを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記基準はパターン間隔であり、
前記第一の回路領域の前記パターン間隔は所定値よりも大きく、
前記第二の回路領域の前記パターン間隔は前記所定値よりも小さいことを特徴とする半導体集積回路。
【請求項６】
請求項４又は５に記載の半導体集積回路のレイアウト方法において、
前記所定の距離は、ＣＭＰによる平坦化が確保できる距離であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのレイアウト方法に関し、特に、システムＬＳＩ等の半導体大規模集積回路の製造工程におけるゲート電極上絶縁膜のＣＭＰ後の膜厚ばらつきを低減させるための半導体集積回路及びそのレイアウト方法に関するものである。
【背景技術】
【０００２】
近年、デジタル家電製品の小型化、高性能化、低消費電力化のために、様々な機能を持つ複数の回路を一つのチップ上に集積するシステムＬＳＩ技術の開発が盛んである。システムＬＳＩには、主に、プロセッサ、メモリ、ロジック、入出力回路、インタフェース回路、通信回路、アナログ回路等が搭載される。
【０００３】
従来、システムＬＳＩの設計においては、低コスト化のためのチップ面積の縮小、低消費電力、高速動作等の特性、設計期間等が重要視されてきた。歩留まり対策については、従来、設備からの発塵対策が有効とされてきたが、微細化が進み、設備からの発塵対策に加え、ＬＳＩのレイアウトに起因する歩留まり対策が必要になってきた。このため、設計レイアウトを工夫することによって、製造歩留まりを改善しようという取り組みが行われている。この取り組みは、ＤＦＭ（Ｄｉｓｉｇｎ Ｆｏｒ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ：製造容易化設計）と呼ばれる。対象となる製造工程には、リソグラフィー、ビア形成、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）等が挙げられる。
【０００４】
以下、ゲート電極上の絶縁膜のＣＭＰを例として説明する。半導体集積回路のトランジスタ形成工程において、シリコン基板上に形成されたゲート電極は、シリコン基板表面を基準として凸形状になる。このため、次工程でゲート電極の上層に多層配線を形成するためには、ゲート電極上に絶縁膜を堆積し、当該絶縁膜の表面を平坦化しなければならない。例えば、ＳｉＯ2 膜のような絶縁膜をゲート電極上に堆積し、その後、ＣＭＰを行なって、絶縁膜表面の凹凸を平坦化する。絶縁膜表面を平坦化することによって、次工程のフォトリソグラフィーの解像不良を防止し、製造歩留まりの低下を抑制することができる。ＣＭＰは、他の平坦化技術に比べて最も優れた平坦化性能を示すため、現在では、半導体製造工程におけるほぼ全ての平坦化技術として採用されている。
【０００５】
しかし、ＣＭＰ後の表面は完全に平坦ではなく、レイアウトパターンに依存した段差が残留する。すなわち、ＣＭＰによって最終の膜厚ばらつきが決まる。ゲート電極上絶縁膜のＣＭＰの場合、下地ゲート電極のパターン面積率の差が大きければ大きいほど、平坦化が困難になり、段差が残留し易くなる。この原因としては、ＣＭＰに使用する研磨パッドの弾性変形が支配的である。研磨パッドは、通常、２層構造のものが使用される。ウエハに接触する上層部分は硬質の発泡ポリウレタンからなり、下層部分は軟質の不織布からなる。微細化と共に、リソグラフィーにおいては、解像度を上げるために短波長化及びレンズ開口数増加を進める必要があるため、焦点深度が低下する。従って、微細化と共に平坦性を向上させないと、解像不良が起こる可能性が増すことになる。言い換えると、解像不良は、製品の歩留まりを低下させるため、ＣＭＰの平坦性を向上させなければならない。
【０００６】
設計レイアウトを工夫することによって、ＣＭＰ後の平坦性を改善する方法が、特許文献１に開示されている。特許文献１に開示された方法においては、まず、半導体チップを一定面積毎に区切り、区切られた単位毎にパターン面積率を計算する。その後、図１２に示すように、パターンの密度差であるパターン面積率の偏りを回避するように、機能ブロック毎に再レイアウトを行う。ここで、ＣＭＰの平坦性は機能ブロック毎のパターン面積率の差に依存するため、パターン面積率の差が大きいほど、ＣＭＰ後の膜厚ばらつきが大きくなる。それに対して、特許文献１に開示された方法では、レイアウトの段階でパターンの密度差の偏りが小さくなるように機能ブロック単位でレイアウトを行うことによって、製造段階における膜厚ばらつきを低減することができる。
【０００７】
また、ＣＭＰの平坦性を向上させる他の従来技術として、ダミーパターンの挿入や反転マスクの活用がある。特許文献２には、ＣＭＰ後の膜厚ばらつきを低減するために、実測結果に基づいて、適宜ダミーパターンを挿入して平坦性を改善する方法や、ＣＭＰの平坦化を補助するために反転マスクを活用する方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２１７２９４号公報
【特許文献２】特開２００４−２７３９６２号公報
【非特許文献】
【０００９】
【非特許文献１】Ｐａｕｌ  Ｌｅｆｅｖｒｅ等、Ｄｉｒｅｃｔ  Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌｅｎｇｔｈ  ｆｏｒ  Ｃｏｐｐｅｒ  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｐｏｌｉｓｈｉｎｇ  （ＣＭＰ）  Ｐｒｏｃｅｓｓｅｓ  Ｕｓｉｎｇ  Ａ  Ｌａｒｇｅ  Ｐａｔｔｅｒｎ  Ｔｅｓｔ  Ｍａｓｋ、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ  ２００１  Ｓｐｒｉｎｇ  Ｍｅｅｔｉｎｇ  Ｓｙｍｐｏｓｉｕｍ、2001年4月19日、ページM4.4
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示された方法では、パターン面積率に基づいてＣＭＰ後の膜厚分布の偏りを予想し、予想された偏りを回避するために機能ブロックの再レイアウトを行っているものの、ＣＭＰの平坦性を十分に向上させることができていない。
【００１１】
また、特許文献２に開示されているような、ダミーパターンや反転マスクを用いる方法には、製造のスループットやコストを悪くする弊害がある。
【００１２】
前記に鑑み、本発明は、製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる半導体集積回路及びそのレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者は、特許文献１に開示された方法によって、ＣＭＰの平坦性を十分に向上させることができない原因を検討した結果、次のような知見を得た。すなわち、ＣＭＰの平坦性は、パターン面積率だけではなく、パターン幅にも依存しているため、特許文献１に開示された方法のように、パターン面積率のみに基づいてＣＭＰ後の膜厚分布を予想した場合には、予想精度が不十分になってしまうのである。以下、詳しく説明する。
【００１４】
システムＬＳＩでは、様々な機能を持つ回路が１チップ上に搭載されている。それぞれの回路は、機能を最大限に発揮するために、設計ルールで許容された範囲内で設計される。その結果、回路間で、使用するパターン幅やパターン面積率に差が生じる。前述のように、ＣＭＰの平坦性はパターン幅やパターン面積率の差に依存するため、回路間でパターン幅やパターン面積率に差が生じている場合には、結果的に、ＣＭＰ後に無視できない膜厚ばらつきが生じてしまう。
【００１５】
また、微細プロセスでは、微細なゲート電極間の隙間にもボイドなく絶縁膜を埋め込まなければならない。例えば、埋め込み性に優れるオゾンＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）絶縁膜を使用する場合、絶縁膜はパターン上にコンフォーマルに堆積されるので、成膜後の表面形状は、パターン同士の間隔に強く依存した形状になることが知られている。この場合、成膜後の表面には、パターンの周囲にバイアスと呼ばれる太りが発生する。このため、成膜（埋め戻し）後の表面形状は、エッチング後の表面形状（パターン）間に絶縁膜が埋まった形状になる。通常、バイアスの幅は成膜厚とほぼ等しいため、パターン同士の間隔が成膜厚の２倍以下である場合には、隣り合うパターンそれぞれのバイアス同士が接触して、パターン間が絶縁膜によって埋め込まれた形状になる。
【００１６】
従って、システムＬＳＩのゲート電極上に、コンフォーマルな成膜形状を持つＣＶＤ絶縁膜を堆積すると、アナログ系回路領域と比較してゲート電極のパターン間隔が小さいディジタル系回路領域において、成膜後のパターン面積率がより高くなる。すなわち、ＣＭＰ前の段階で既に、チップ全面に亘って大規模な段差が発生していることになる。この大規模段差は、回路で使用されるパターン幅やパターン間隔に関係する段差である。特許文献１に開示された、パターン面積率のみによる従来の解析では、このような段差は予想することができない。また、特許文献１で想定している従来のシステムＬＳＩにおいては、Ｉ／Ｏ回路のようなアナログ系回路領域がチップ周囲に配置されるレイアウトが多用される。その結果、チップ中心付近に大面積のディジタル系回路領域が集められるので、ＣＭＰ後の膜厚がチップ中心付近で大きい形状になってしまう。
【００１７】
本願発明者は、回路内部で使用されるパターン幅やパターン間隔等については、個々の回路の特性を最大限に引き出すように設定されるため、これらの値に制限を課すことは困難であることを考慮して、前述の知見に基づき、個々の回路の配置を工夫してＣＭＰ後のチップ内段差を改善する下記発明を想到した。
【００１８】
すなわち、本発明に係る半導体集積回路のレイアウト方法は、単一のチップ上に配置される複数の機能回路を有する半導体集積回路のレイアウト方法であって、前記複数の機能回路のそれぞれについて、パターン面積率及びパターン周囲長率を抽出する工程と、抽出された前記パターン面積率及び前記パターン周囲長率により規定される基準を用いて、前記複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別する工程と、少なくとも一つ以上の前記第一の回路領域の周囲に前記第二の回路領域を配置する工程とを備え、前記第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれている。
【００１９】
本発明に係る半導体集積回路のレイアウト方法によると、パターン面積率及びパターン周囲長率により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別して、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。ここで、第二の回路領域内に位置する任意の一点から所定の距離の範囲内に、少なくとも第一の回路領域の一部が含まれるように、レイアウトを行う。このため、半導体集積回路を構成する個々の機能回路内に位置する任意の一点から所定の距離の範囲内、例えばＣＭＰ平坦化距離の範囲内に、少なくとも当該機能回路以外の他の機能回路の一部が含まれるので、製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる。
【００２０】
本発明に係る半導体集積回路のレイアウト方法において、前記基準はパターン間隔であり、前記第一の回路領域の前記パターン間隔は所定値よりも大きく、前記第二の回路領域の前記パターン間隔は前記所定値よりも小さくてもよい。尚、パターン間隔が所定値と等しい機能回路については、例えば「相対的に密な」第二の回路領域に分類してもよいし、又は、「相対的に疎な」第一の回路領域に分類してもよい。
【００２１】
本発明に係る半導体集積回路のレイアウト方法において、前記所定の距離は、ＣＭＰによる平坦化が確保できる距離（つまりＣＭＰ平坦化距離）であってもよい。すなわち、前記第二の回路領域内に位置する任意の一点からＣＭＰ平坦化距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれている。このようにすると、半導体集積回路を構成する個々の機能回路内に位置する任意の一点からＣＭＰ平坦化距離の範囲内には、少なくとも当該機能回路以外の他の機能回路の一部が含まれるので、製造工程で生じるＣＭＰ後の膜厚ばらつきを設計段階で抑制することができる。
【００２２】
また、本発明に係る半導体集積回路は、単一のチップ上に配置される複数の機能回路を有する半導体集積回路であって、前記複数の機能回路のそれぞれは、パターン面積率及びパターン周囲長率により規定される基準を用いて、第一の回路領域と第二の回路領域とに分別されており、少なくとも一つ以上の前記第一の回路領域の周囲には前記第二の回路領域が配置されており、前記第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれている。
【００２３】
本発明に係る半導体集積回路によると、パターン面積率及び前記パターン周囲長率により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別して、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域が配置されている。ここで、第二の回路領域内に位置する任意の一点から所定の距離の範囲内に、少なくとも第一の回路領域の一部が含まれている。このため、半導体集積回路を構成する個々の機能回路内に位置する任意の一点から所定の距離の範囲内、例えばＣＭＰ平坦化距離の範囲内に、少なくとも当該機能回路以外の他の機能回路の一部が含まれるので、製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を取り除くことができる。
【００２４】
本発明に係る半導体集積回路において、前記基準はパターン間隔であり、前記第一の回路領域の前記パターン間隔は所定値よりも大きく、前記第二の回路領域の前記パターン間隔は前記所定値よりも小さくてもよい。尚、パターン間隔が所定値と等しい機能回路については、例えば「相対的に密な」第二の回路領域に分類してもよいし、又は、「相対的に疎な」第一の回路領域に分類してもよい。
【００２５】
本発明に係る半導体集積回路において、前記所定の距離は、ＣＭＰによる平坦化が確保できる距離（つまりＣＭＰ平坦化距離）であってもよい。すなわち、前記第二の回路領域内に位置する任意の一点からＣＭＰ平坦化距離の範囲内には、少なくとも前記第一の回路領域の一部が含まれている。このようにすると、半導体集積回路を構成する個々の機能回路内に位置する任意の一点からＣＭＰ平坦化距離の範囲内には、少なくとも当該機能回路以外の他の機能回路の一部が含まれるので、製造工程で生じるＣＭＰ後の膜厚ばらつきを抑制することができる。
【発明の効果】
【００２６】
本発明によると、製造工程で起こり得る歩留まり低下要因を設計段階で取り除くことができる。これによって、歩留まり改善、マスク再作成の回避による開発期間の短縮、コスト低減等を実現することができる。さらに、微細加工技術を用いて機能回路の寸法をＣＭＰ平坦化距離よりも小さく設計できるため、半導体集積回路が搭載されるチップのサイズを小さくすることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、実施形態に係る半導体集積回路のレイアウト方法のフローチャートである。
【図２】図２（ａ）〜（ｃ）は、実施形態に係る半導体集積回路のレイアウト方法における各機能回路のパターン面積率及びパターン周囲長率を抽出する方法を説明する図である。
【図３】図３（ａ）及び（ｂ）は、実施形態に係る半導体集積回路のレイアウト方法におけるパターン面積率及びパターン周囲長率の具体的な計算例を説明する図である。
【図４】図４は、実施形態に係る半導体集積回路のレイアウト方法において用いた、ライン幅−スペース幅特性を示す図である。
【図５】図５は、実施形態に係る半導体集積回路のレイアウト方法において用いた、ライン幅ーパターン周囲長率特性を示す図である。
【図６】図６は、実施形態に係る半導体集積回路のレイアウト方法において用いた、スペース幅−パターン周囲長率特性を示す図である。
【図７】図７（ａ）及び（ｂ）は、成膜前のパターン幅が同じで且つ成膜前のパターン間隔が異なる領域における成膜後の表面形状を示す図である。
【図８】図８（ａ）は、従来の半導体集積回路のレイアウト例を示す図であり、図８（ｂ）は、実施形態に係る半導体集積回路のレイアウト例を示す図である。
【図９】図９は、ＣＭＰ平坦化距離を求めるためのテストパターンの例を示す図である。
【図１０】図１０は、ＣＭＰ平坦化距離を求めるための特性プロットの例を示す図である。
【図１１】図１１（ａ）及び（ｂ）は、実施形態に係る半導体集積回路のレイアウト方法におけるレイアウト配置後の検証方法を説明する図である。
【図１２】図１２は、特許文献１に開示された半導体集積回路のレイアウト方法を説明する図である。
【発明を実施するための形態】
【００２８】
（実施形態）
以下、本発明の一実施形態に係る半導体集積回路及びそのレイアウト方法について、図面を参照しながら説明する。
【００２９】
本実施形態の半導体集積回路のレイアウト方法の特徴は、機能回路別に抽出されたパターン面積率及びパターン周囲長率により規定される基準を用いて、各機能回路を異なる２種類の回路領域に分類して、隣接する回路領域同士を互いに所定の距離、例えば後述するＣＭＰ平坦化距離を超えない範囲内に配置することである。このとき、半導体集積回路を構成する個々の機能回路内に位置する任意の一点から所定の距離の範囲内、例えばＣＭＰ平坦化距離の範囲内に、少なくとも当該機能回路以外の他の機能回路の一部が含まれる。
【００３０】
以上のような特徴を持つ本実施形態の半導体集積回路のレイアウト方法の詳細について、以下説明する。
【００３１】
図１は、本実施形態の半導体集積回路のレイアウト方法のフローチャートである。図１に示すように、最初に、ステップＳ１において、複数の機能回路のそれぞれについて、パターン面積率及びパターン周囲長率を抽出する。次に、ステップＳ２において、ステップＳ１で抽出されたパターン面積率及びパターン周囲長率により規定される基準を用いて、複数の機能回路のそれぞれを、第一の回路領域（例えば相対的に疎な回路）と第二の回路領域（例えば相対的に密な回路）との２種類の回路領域に分別する。次に、ステップＳ３において、疎な回路と密な回路とが互いにＣＭＰ平坦化距離の範囲内で隣接するように、機能回路のレイアウト配置を行う。このとき、各疎な回路又は各密な回路内に位置する任意の一点からＣＭＰ平坦化距離の範囲内には、少なくとも当該機能回路以外の他の機能回路の一部が含まれるように、レイアウト配置を行う。次に、ステップＳ４において、密な回路内の任意の一点を中心とし、ＣＭＰ平坦化距離の半分の距離を半径とする検証円内に、少なくとも疎な回路の一部が含まれているかどうかを検証する。その結果、前記検証円内に疎な回路の一部が含まれていれば、処理を終了する。一方、前記検証円内に疎な回路の一部が含まれていない場合、ステップＳ５において、機能回路を分割する等の修正を行った後、ステップＳ３のレイアウト配置まで戻る。
【００３２】
以下、図１に示す各ステップについて説明する。
【００３３】
図２（ａ）〜（ｃ）は、半導体集積回路を構成する各機能回路の設計データを用いて、ステップＳ１で各機能回路のパターン面積率及びパターン周囲長率を抽出する方法を説明する図であり、図２（ａ）は、対象となるシステムＬＳＩの構成回路の一例を示し、図２（ｂ）は、対象となるシステムＬＳＩの構成回路のレイアウトの一例を示し、図２（ｃ）は、各構成回路毎に抽出されたパターン面積率及びパターン周囲長率の一例を示す。
【００３４】
尚、機能回路の設計データは、通常、ＧＤＳ（Ｇｒａｐｈｉｃ Ｄａｔａ Ｓｙｓｔｅｍ）IIや、ＯＡＳＩＳ（Ｏｐｅｎ Ａｒｔｗｏｒｋ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｈａｎｇｅ Ｓｔａｎｄａｒｄ）等の形式によって描画される。また、パターン面積率及びパターン周囲長率の抽出には、例えば、市販のＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールを用いることができる。パターン面積率は、例えば下記（式１）のように計算される、ある領域に存在する回路パターンの面積の和を当該領域の面積によって除した値を意味し、パターン密度とも呼ばれる。
【００３５】
パターン面積率＝（（パターン面積の和）／（ある領域の面積））×１００
・・・（式１）
以下、パターン面積率及びパターン周囲長率の具体的な計算例を、図３（ａ）及び（ｂ）を参照しながら説明する。図３（ａ）は、パターン面積率及びパターン周囲長率の計算対象となる回路パターン（ゲート電極パターン）の平面図であり、図３（ｂ）は、図３（ａ）におけるＡ−Ａ’線の断面図である。ここで、図３（ａ）に示すような、０．９μｍ×０．９μｍの領域を対象として、当該領域の中に含まれるパターンについて面積率及び周囲長率を計算する。
【００３６】
パターン面積率については、前記（式１）に従って、図３（ａ）に示す各パターンの面積の和を、前記領域の面積０．９μｍ×０．９μｍによって除し、その値に１００を乗じることにより得られる。すなわち、
（パターン面積率）＝（（０．１×０．７＋０．１×０．５＋０．１×０．６５＋０．１×０．５）／（０．９×０．９））×１００＝（０．２３５／０．８１）×１００
＝２９．０１（％）
である。実際には、機能回路全体のパターン面積率については、例えば市販のＥＤＡツールを用いて求めることができる。
【００３７】
また、パターンの周囲長率は、例えば下記（式２）のように計算される、ある領域に存在する回路パターンの周囲長（エッジ長とも呼ばれる）の和を当該領域の面積によって除した値を意味し、エッジ長率とも呼ばれる。
【００３８】
パターン周囲長率＝（（パターン周囲長の和）／（ある領域の面積））・・・（式２）
ここで、図３（ａ）に示すような、０．９μｍ×０．９μｍの領域を対象とすると、パターン周囲長率については、前記（式２）に従って、図３（ａ）に示す各パターンの周囲長の和を、前記領域の面積０．９μｍ×０．９μｍによって除し、その値に１００を乗じることにより得られる。尚、パターンが長方形である場合、パターンの周囲長＝（（パターンの短辺）＋（パターンの長辺））×２である（但し、パターンが正方形である場合、（パターンの短辺）＝（パターンの長辺））。すなわち、
（パターン周囲長率）＝（（（０．１＋０．７）＋（０．１＋０．５）＋（０．１＋０．６５）＋（０．１＋０．５））×２）／（０．９×０．９）＝５．５／０．８１
＝６．７９（μｍ／μｍ2 ）
である。実際には、機能回路全体のパターン周囲長率については、例えば市販のＥＤＡツールを用いて求めることができる。
【００３９】
従来は、パターン面積率のみを用いて回路の設計レイアウトを規定してきた。しかし、パターン面積率のみによって回路の設計レイアウトを特徴付けることは不適切である。例えば、パターン面積率が同じ５０％であっても、パターン幅が０．１μｍの場合と１０μｍの場合とでは、幅の広いパターンが含まれている領域の方が、ＣＭＰのディッシング（Ｄｉｓｈｉｎｇ）の影響が強くなり、より大きく凹むため、ＣＭＰの平坦性が悪くなってくる。すなわち、ＣＭＰの平坦性は、パターン面積率とパターン幅とに依存するため、ＣＭＰ後の膜厚分布を予想するためには、パターン面積率だけではなく、パターン幅をも考慮する必要がある。しかし、実際の集積回路では様々なパターン幅が使用されているため、構成回路別に、使用されている配線幅とその使用頻度とを抽出することは非効率的であり、困難でもある。そこで、本願発明者は、一つの値で回路の疎密を表現できるパターン面積率のように、使用されているパターン幅の太い細いを一つの値で表現できる指標として、パターン周囲長率を用いることに想到した。一般に、パターン面積率が同じであれば、パターン周囲長率が大きいほど、対象領域では細幅のパターンが支配的であり、逆に、パターン周囲長率が小さいほど、対象領域では太幅のパターンが支配的である。ここで、パターン周囲長率は、パターン幅だけではなくパターン面積率にも依存するので、本実施形態では、前述のように、ステップＳ１において、パターン面積率及びパターン周囲長率の両方の抽出を行う。
【００４０】
次に、簡単な例を用いて、設計データからの抽出結果（パターン面積率及びパターン周囲長率）に基づいて、ステップＳ２で半導体集積回路を構成する各機能回路の分別を行うための基準（クライテリア）を定める方法について説明する。
【００４１】
まず、パターン周囲長率とパターン面積率とパターン間隔との間の関係について説明する。尚、対象パターンとしては単純なラインアンドスペースパターンを想定する。
【００４２】
ラインの長さをＬＬ、ラインアンドスペースの領域幅をＲＷ、パターン密度をＤ、ライン幅をＬＷ、スペース幅をＳＷとすると、
ＳＷ＝ＬＷ×（１−Ｄ）／Ｄ
である。
【００４３】
また、ライン１本当たりの周囲長をＵＮＩＴ＿ＰＥＲＩとすると、
ＵＮＩＴ＿ＰＥＲＩ＝（ＬＬ＋ＬＷ）×２
である。
【００４４】
また、ラインアンドスペースのピッチをＰＩＴＣＨとすると、
ＰＩＴＣＨ＝ＬＷ＋ＳＷ
である。
【００４５】
また、ラインアンドスペースの領域幅ＲＷに含まれるライン本数をＮＵＭ＿Ｌとすると、
ＮＵＭ＿Ｌ＝ＩＮＴ（（ＲＷ−ＬＷ）／ＰＩＴＣＨ））＋１
である。ここで、ＩＮＴ（）は、（）内の計算結果の整数部分を表している。
【００４６】
また、総周囲長をＴＯＴＡＬ＿ＰＥＲＩとすると、
ＴＯＴＡＬ＿ＰＥＲＩ＝ＵＮＩＴ＿ＰＥＲＩ×ＮＵＭ＿Ｌ
となるので、求めたいパターン周囲長率ＰＥＲＩは、下記（式３）で表される。
【００４７】
ＰＥＲＩ＝ＴＯＴＡＬ＿ＰＥＲＩ／（ＬＬ×（ＰＩＴＣＨ×ＮＵＭ＿Ｌ＋ＬＷ））
・・・（式３）
パターン面積率Ｄを１０％から１０％刻みで９０％まで変化させ、当該各パターン面積率Ｄに対して、ライン幅ＬＷを０．０１μｍ、０．０２μｍ、０．０３μｍ、０．０５μｍ、０．１μｍ、０．２μｍ、０．３μｍ、０．５μｍ、１．０μｍ、２．０μｍ、３．０μｍ、５．０μｍ、１０．０μｍにそれぞれ設定し、ラインの長さＬＬを１０００μｍに設定し、ラインアンドスペースの領域幅ＲＷを１０００μｍに設定した場合における、ライン幅−スペース幅特性（横軸：ライン幅、縦軸：スペース幅、パラメータ：パターン面積率）を図４に、ライン幅ーパターン周囲長率特性（横軸：ライン幅、縦軸：パターン周囲長率、パラメータ：パターン面積率）を図５に、スペース幅−パターン周囲長率特性（横軸：スペース幅、縦軸：パターン周囲長率、パラメータ：パターン面積率）を図６にそれぞれ示す。尚、図６に示す特性は、図４に示す特性と図５に示す特性とを加工することによって得られたものである。
【００４８】
図７（ａ）及び（ｂ）は、成膜前のパターン幅が同じで且つ成膜前のパターン間隔が異なる領域における成膜後の表面形状を示し、詳しくは、図７（ａ）は、パターン間隔Ｓが絶縁膜の堆積膜厚Ｄの２倍よりも大きい場合における成膜後の表面形状を示し、図７（ｂ）は、パターン間隔Ｓが絶縁膜の堆積膜厚Ｄの２倍以下である場合における成膜後の表面形状を示す。尚、図７（ａ）及び（ｂ）のいずれに示すパターンについても、図中に示した対象領域においては同じパターン面積率である。また、成膜される絶縁膜は、コンフォーマルな堆積形状となる絶縁膜、例えば、オゾンＴＥＯＳ系のＣＶＤ絶縁膜である。
【００４９】
図７（ａ）に示す場合、パターン間隔Ｓが広いので、隣り合うパターン上に堆積された絶縁膜同士は接触しないので、成膜後の表面形状は疎な凹凸形状になる。一方、図７（ｂ）に示す場合、パターンの間隔Ｓが狭いので、隣り合うパターン上に堆積された絶縁膜同士が接触して結合する。このように、パターン面積率とパターン幅とが同じであっても、パターン間隔が異なっていれば、成膜後の表面形状が異なる場合が生じる。また、図７（ａ）及び（ｂ）から、パターン間隔が広い回路領域とパターン間隔が狭い回路領域とを隣り合わせて配置した場合、絶縁膜堆積直後に両領域間に段差が発生することが分かる。
【００５０】
前述のように、パターン上にオゾンＴＥＯＳ系ＣＶＤ絶縁膜を成膜した場合、成膜厚に応じて、バイアスと呼ばれる堆積膜の太りが発生する。実際にＣＭＰの対象となるパターンの面積率にバイアスが与える影響は、パターン同士の間隔に依存する。通常、パターンの側方に成膜厚分のバイアスが発生する。従って、パターン間隔（スペース幅）が成膜厚の２倍以下であると、バイアスによって、隣接したパターン上に堆積された膜同士が接触する結果、実際にＣＭＰの対象となるパターンの面積率は設計上のパターン面積率よりも大きくなり、局所的にはパターン面積率が１００％になることもありうる。以下、このようなパターンを「密な回路」と称する。一方、パターン間隔（スペース幅）が成膜厚の２倍よりも大きいと、隣接したパターン上に堆積された膜同士の接触は起こらず、実際にＣＭＰの対象となるパターンの面積率は、設計上のパターン面積率よりも僅かに増加した程度となる。以下、このようなパターンを「疎な回路」と称する。
【００５１】
尚、ここで、パターン間隔（スペース幅）が成膜厚の２倍であるパターンを「密な回路」に分類しているが、これに代えて、パターン間隔（スペース幅）が成膜厚の２倍であるパターンを「疎な回路」に分類してもよい。
【００５２】
以上のことから、実際にＣＭＰの対象となるパターンの面積率に影響するクライテリアとなるパターン間隔は成膜厚の２倍である。例えば、成膜厚が０．４０μｍの場合、機能回路を分別するための基準（クライテリア）となるパターン間隔は０．８０μｍになる。この場合、図６に示す特性図において、パターン間隔（スペース幅）ＳＷが０．８０μｍのところで縦線（図中破線）を引けば、各機能回路のパターン面積率及びパターン周囲長率の組み合わせについて、ＳＷ＝０．８０μｍの線の左側の領域に該当する回路は「密な回路」に、ＳＷ＝０．８０μｍの線の右側の領域に該当する回路は「疎な回路」にそれぞれ分類される。実際の回路では、「密な回路」には、細い配線幅が支配的なディジタル系のメモリー、プロセッサ、ロジック等が該当し、「疎な回路」には、太い配線幅が支配的なアナログ系のインターフェース、ＩＯ、クロック回路、ＡＤ変換回路等が該当する。
【００５３】
次に、以上のように分類された回路のレイアウトをステップＳ３で行う方法について詳述する。図８（ａ）は、従来の半導体集積回路のレイアウト例を示し、図８（ｂ）は、本実施形態の半導体集積回路のレイアウト例を示している。尚、図８（ａ）は、成膜前の上面図と、成膜後におけるＣＭＰ前後のそれぞれについての断面図（上面図のＡ−Ａ’線の断面図）とを示し、図８（ｂ）は、成膜前の上面図と、成膜後におけるＣＭＰ前後のそれぞれについての断面図（上面図のＢ−Ｂ’線の断面図）とを示す。
【００５４】
図８（ａ）に示すように、従来の半導体集積回路では、自動配置配線ツールによって、チップ周辺にＩＯセルを、チップ中央にその他の機能回路やマクロをレイアウトする。従来のレイアウトにおいて考慮すべき項目は、処理時間、集積度、動作速度、信号品質、電源雑音、製造容易性等である。また、従来技術では、製造容易性のためにレイアウトを変更することなく、ダミーパターンによってパターン面積率の偏りを緩和したり、特許文献１のようにレイアウトを調整してパターン面積率の偏りを低減することが行われている。
【００５５】
しかしながら、従来の半導体集積回路では、図８（ａ）に示すように、チップ中央に「密な回路」が集中してしまうため、ＣＭＰ後の段差を十分に抑制することができない。
【００５６】
一方、図８（ｂ）に示すように、本実施形態の半導体集積回路では、各機能回路のパターン面積率及びパターン周囲長率の値に基づいて、各機能回路を「密な回路」と「疎な回路」とに分類し、少なくとも一つ以上の「疎な回路」の周囲に「密な回路を配置」する。ここで、「密な回路」内にある任意の一点を中心とし、後述するＣＭＰ平坦化距離の２分の１を半径とする円内に、少なくとも「疎な回路」の一部が含まれるようにレイアウトを行う。これにより、本実施形態の半導体集積回路では、図８（ｂ）に示すように、ＣＭＰ後の段差を十分に抑制することができる。
【００５７】
ここで、ＣＭＰ平坦化距離について説明する。ＣＭＰ平坦化距離とは、対象としているＣＭＰプロセスの平坦化性能を定量的に表した概念的な物理量のことである。ＣＭＰの平坦化性能は研磨パッドの性質によって決まるため、ＣＭＰ平坦化距離も研磨パッドの性質によって決まる。なぜならば、ＣＭＰの研磨パッドの弾性変形によって、ＣＭＰ後の仕上がりの平坦性が決まるからである。例えば、ＣＭＰ平坦化距離が５５０μｍのＣＭＰプロセスを例にした場合、そのＣＭＰプロセスがＣＭＰ平坦化距離の範囲内に存在する全ての構成要素を平らにするということを意味しているのではなく、仮想的に幅５５０μｍという広いパターンを想定して、当該パターンを平坦化することができるプロセス実力があるということを意味している。実際のシステムＬＳＩでは、そのような広いパターンは存在しないが、ＣＭＰ平坦化距離が大きければ大きいほど、そのＣＭＰプロセスの平坦化性能は優れているということになる。また、ＣＭＰ平坦化距離が同じプロセスでは、凹凸パターンの領域幅が小さければ小さいほど、ＣＭＰ後の仕上がりの平坦性は良好となる。
【００５８】
尚、非特許文献１では、ＣＭＰ平坦化距離は次のように定義されている。すなわち、「最大平坦化距離」を「凸部及び凹部の研磨レートが等しくなる最小の形状サイズ」又は「平坦化効率が０になる最小の形状サイズ」とし、「最小平坦化距離」を「凹部の研磨レートが０になる最大の形状サイズ」又は「平坦化効率が１になる最大の形状サイズ」として、ＣＭＰ平坦化距離は、最大平坦化距離と最小平坦化距離との積の平方根である（つまり（ＣＭＰ平坦化距離）＝（（最大平坦化距離）×（最小平坦化距離））0.5 ）と定義されている。
【００５９】
具体的なＣＭＰ平坦化距離の求め方を、図９及び図１０を参照しながら説明する。図９は、ＣＭＰ平坦化距離を求めるためのテストパターンの例を示している。図９に示すテストパターンは、複数のパターン幅（具体的には凹部の幅：例えば１０μｍ、１００μｍ、５００μｍ、１０００μｍ）を有している。パターニング及び成膜によって図９に示すテストパターンを形成した後、研磨量を変化させてＣＭＰを行う。ＣＭＰによる研磨量の設定において、初期段差が平坦化されるまでの研磨量（研磨量３）とは別に、それよりも小さい研磨量１及び研磨量２を設定し、各ＣＭＰ研磨量毎に、各パターンにおける凸部及び凹部それぞれの膜厚を測定する。図１０は、当該測定結果を用いて、横軸にパターン幅、縦軸に（凸部研磨量）−（凹部研磨量）をプロットしたものである。
【００６０】
前述の非特許文献１のＣＭＰ平坦化距離の定義によれば、図１０に示すように、各ＣＭＰ研磨量毎のプロット結果が折れ曲がる開始点となるパターン幅が最小平坦化距離になり、当該プロット結果が横軸と交わるパターン幅が最大平坦化距離になる。
【００６１】
前述の非特許文献１の方法を用いて、実験によってＣＭＰ平坦化距離を求めたところ、次のような結果が得られた。尚、ＣＭＰ研磨パッドの各物性値は、厚さが１．８〜２．２ｍｍ、密度が０．７０〜０．９０ｇ／ｃｍ3 、圧縮率が０．４〜５．０％、硬度（Ｓｈｏｒｅ−Ｄ）が５０〜６５であり、ＣＭＰの研磨圧力は４２〜７０ｇ／ｃｍ2 である。結果は、最大平坦化距離の範囲は１５０００〜３００００μｍであり、最小平坦化距離の範囲は１０〜２０μｍであった。従って、ＣＭＰ平坦化距離ＰＬは、最大値が（３００００×２０）0.5 ＝約７７５μｍであり、最小値が（１５０００×１０）0.5 ＝約３９０μｍと見積もられた。
【００６２】
次に、ステップＳ４で行う検証方法について詳述する。
【００６３】
図１１（ａ）及び（ｂ）は、レイアウト配置後の本実施形態の検証方法を説明する図である。尚、検証対象のチップのサイズは、縦２．５ｍｍ×横２．５ｍｍであるとする。ステップＳ４では、「密な回路」内の任意の一点を中心とし、ＣＭＰ平坦化距離の半分の距離を半径とする仮想的な検証円を描く。ここで、ＣＭＰ平坦化距離は５５０μｍであり、検証円の半径は２７５μｍであるとする。ステップＳ４では、この仮想的な検証円内に、少なくとも「疎な回路」の一部が含まれているかどうかを検証する。
【００６４】
図１１（ａ）は、検証円内に「疎な回路」が含まれていない場合の一例を示している。この場合、レイアウト配置をやり直すか、又は、ダミーパターンの調節を行う等の改善を実施し、検証円内に「疎な回路」が含まれるようにする。ステップＳ５でのその他の修正方法として、例えば、「密な回路」を分割し、当該分割された回路をチップ上に分散して配置することによって、堆積膜の盛り上がりを分散する方法等がある。
【００６５】
図１１（ｂ）は、検証円内に少なくとも「疎な回路」の一部が含まれている場合の一例を示している。この場合、絶縁膜堆積後に発生した段差をＣＭＰによって平坦化することが容易になり、本実施形態を適用しない回路のレイアウトと比較して、優れた平坦性を得ることができる。この優れた平坦性は、次工程のリソグラフィーの焦点深度のスペックを満足し、それにより、製造歩留まりを確保できるだけではなく、膜厚ばらつきを低減することによって、回路動作に必要な特性をも満足し、それにより、特性歩留まりをも確保することもできる。
【００６６】
尚、システムＬＳＩに搭載される構成回路は、大きくアナログ系回路とディジタル系回路とに大別される。ディジタル系回路では、ＣＭＯＳ（相補型ＭＯＳ）トランジスタを使用し、チップ面積をできる限り小さくするために、設計ルールで許容される最小ピッチ（最小パターン幅、最小パターン間隔）でパターン描画されることが多い。また、ディジタル系回路のパターン面積率は、おおよそ３０〜５０％程度になる。
【００６７】
一方、アナログ系回路では、ディジタル系回路と比較して、大きい電流を流す回路が多い。アナログ系回路のパターン幅としては、設計ルールで許容される最大の幅が使われる場合が多い。これにより、安定して電流を流すことができると共に、電流密度が高くなると発生しやすくなるエレクトロマイグレーションを回避することができる。尚、太いパターン幅の箇所は局所的に高いパターン面積率を持つが、アナログ系回路全体としては、低いパターン面積率を持つ。低パターン面積率はダミーパターンの配置によって補償可能であり、これにより、パターン面積率を所定値に調整することができる。
【００６８】
以上に説明したように、本実施形態によれば、パターン面積率及びパターン周囲長率により規定される基準（例えばパターン間隔（スペース幅））を用いて、複数の機能回路のそれぞれを第一の回路領域（例えば「疎な回路」）と第二の回路領域（例えば「密な回路」）とに分別して、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。ここで、第二の回路領域内に位置する任意の一点から所定の距離の範囲内に、少なくとも第一の回路領域の一部が含まれるように、レイアウトを行う。このため、半導体集積回路を構成する個々の機能回路内に位置する任意の一点から所定の距離の範囲内、例えばＣＭＰ平坦化距離の範囲内に、少なくとも当該機能回路以外の他の機能回路の一部が含まれるので、製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる。これによって、歩留まり改善、マスク再作成の回避による開発期間の短縮、コスト低減等を実現することができる。また、微細加工技術を用いて機能回路の寸法をＣＭＰ平坦化距離よりも小さく設計できるため、半導体集積回路が搭載されるチップのサイズを小さくすることができる。
【００６９】
尚、本実施形態においては、ゲート電極上に堆積された絶縁膜に対するＣＭＰによる平坦化を対象とした。しかし、これに代えて、素子分離のための浅い溝を埋め込むために堆積された絶縁膜に対するＣＭＰによる平坦化、埋め込み配線のための配線溝に埋め込むために堆積された銅及びバリアメタルに対するＣＭＰによる平坦化等を対象としても、本実施形態と同様の効果を得ることができる。ここで、素子分離のための浅い溝の埋め込みの場合には、本実施形態の「ゲート電極」を「トランジスタを構成する活性領域」と、本実施形態の「ゲート電極間隔」を「素子分離幅」とそれぞれ読み替えれば、本実施形態を適用できる。一方、埋め込み配線のための配線溝の埋め込みの場合には、本実施形態の「ゲート電極」を「配線間分離」と、本実施形態の「ゲート電極間隔」を「配線溝幅」と、本実施形態の「オゾンＴＥＯＳ系ＣＶＤ絶縁膜（ＳｉＯ2 膜）」を「メッキＣｕ膜」とそれぞれ読み替えれば、本実施形態を適用できる。
【産業上の利用可能性】
【００７０】
本発明により得られる、膜厚ばらつき等の小さい半導体集積回路は、高速で高性能なシステムＬＳＩとして、デジタル家電や携帯電話等に搭載可能であり、産業の発展に貢献することができる。
【符号の説明】
【００７１】
Ｓ  パターン間隔
Ｄ  絶縁膜の堆積膜厚
【図１】
2011146511.tif 000003
【図２】
2011146511.tif 000004
【図３】
2011146511.tif 000005
【図４】
2011146511.tif 000006
【図５】
2011146511.tif 000007
【図６】
2011146511.tif 000008
【図７】
2011146511.tif 000009
【図８】
2011146511.tif 000010
【図９】
2011146511.tif 000011
【図１０】
2011146511.tif 000012
【図１１】
2011146511.tif 000013
【図１２】
2011146511.tif 000014