(57)【要約】【課題】クラックによる導通が発生した場合に、ＰＡＤ下素子を分離できないこと。【解決手段】本発明は、ＰＡＤ部の下部にＰＡＤ下素子が配置されている半導体チップを搭載している半導体装置に適用される。ここで、半導体チップのＰＡＤ部は、ボンディング時のクラックにより導通した場合に電位が変化する導通検出素子１０と、導通検出素子１０の電位変化を基に、導通検出素子１０がクラックにより導通したか否かを判定する導通判定部２０と、導通判定部２０の判定結果が導通検出素子１０が導通したことを示す場合に、ＰＡＤ下素子をＰＡＤ部から分離させる素子分離部３０と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＰＡＤ部の下部にＰＡＤ下素子が配置されている半導体チップを搭載してなる半導体装置であって、
前記半導体チップの前記ＰＡＤ部は、
ボンディング時のクラックにより導通した場合に電位が変化する導通検出素子と、
前記導通検出素子の電位変化を基に、前記導通検出素子がクラックにより導通したか否かを判定する導通判定部と、
前記導通判定部の判定結果が前記導通検出素子が導通したことを示す場合に、前記ＰＡＤ下素子を前記ＰＡＤ部から分離させる素子分離部と、を有する半導体装置。
【請求項２】
前記半導体チップの前記ＰＡＤ部は、
前記導通判定部の判定結果が前記導通検出素子が導通したことを示す場合に、その旨を表す導通情報を記憶する導通情報記憶部をさらに有し、
前記素子分離部は、
前記導通情報記憶部に前記導通情報が記憶されている場合にも、前記ＰＡＤ下素子を前記ＰＡＤ部から分離させる、請求項１に記載の半導体装置。
【請求項３】
前記導電検出素子は、
前記ＰＡＤ下素子と接続された素子形成配線が配置されている配線層の上位層に配置され、クラックにより前記素子形成配線と接続して導通することで電位が変化する、請求項１または２に記載の半導体装置。
【請求項４】
前記導電検出素子は、
前記ＰＡＤ下素子と接続された素子形成配線が配置されている同一の配線層に、前記素子形成配線と並列に交互に配置され、クラックにより前記素子形成配線と接続して導通することで電位が変化する、請求項１または２に記載の半導体装置。
【請求項５】
前記導電検出素子と前記素子形成配線とが配置されている配線層の上位層が、前記導電検出素子と前記素子形成配線の配線幅に合わせて切り出すように実装されている、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを搭載した半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載された半導体チップには、外部と信号を入出力するためのＰＡＤ（パッド）部が設けられている。
【０００３】
図１０に、半導体チップにおける一般的なＰＡＤ部の断面図を示す。図１０において、Ｍ１層〜Ｍ４層は各階層における配線層を示しており、上部のＭ４層とＭ３層とは内部で接続されている。
【０００４】
図１０を参照すると、通常、ＰＡＤ部では、ポリイミド等からなる保護膜が一部開口されていて、その開口部分の下部に設置されている最上位配線層（図中ではＭ４層）が外部に露出されている。この露出部分に、図のようなボンディングワイヤを接続することによって信号線を引き出している。
【０００５】
また、半導体チップの中には、ＰＡＤ部の下部の階層に補償容量等の素子（以下、ＰＡＤ下素子と称す）を配置した構成のものもある。このような構成の半導体チップの断面図を図１１Ａに示す。なお、以降の図面では、ボンディングワイヤおよび保護膜の図示は省略する。
【０００６】
図１１Ａを参照すると、本構成の半導体チップは、上部のＭ４層とＭ３層の下にフローティング状態でＭ２層が存在し、その下にＰＡＤ下素子として補償容量部が配置されている。ＰＡＤ下素子としての補償容量部に接続される配線（以下、素子形成配線と称す）は、Ｍ１層のみで完結しており、Ｍ２層を境に、ＰＡＤ本体と分離されているのが分かる。
【０００７】
図１１Ａに示した半導体チップは、図１０のようにＰＡＤ部の下部に何らの素子も配置しない構成と比較して、ＰＡＤ部の下部の面積を有効活用することができ、半導体チップ全体の面積も縮小することができる。
【０００８】
しかし、半導体チップでは、ＰＡＤ部へのボンディングワイヤのボンディング時に、ボンディングの衝撃によるボンディングダメージを受けてクラックが発生する場合がある（例えば、特許文献１参照）。その状態を図１１Ｂに示す。
【０００９】
図１１Ｂを参照すると、ボンディング時に、上部からの衝撃により、各層の層間に形成されている絶縁膜を突き破るクラックが発生することで、上位層の配線が、下位層の配線に接続されて導通してしまう場合がある。この場合、上位層の配線が、下位層の配線と、上の方の下位層から順番に導通していく形となる。
【００１０】
この時、ダメージとして最も深刻となるのは、ＰＡＤ本体の信号（Ｍ４層）と補償容量部の信号（Ｍ１層）とが導通する場合である。この場合、本来はＭ１層を介して補償容量部に供給される信号が、導通によって正しく供給されなくなり、半導体チップが不良品となってしまう。
【００１１】
このような半導体チップを救済するためには、クラックによる導通があった場合に、ＰＡＤ下素子をＰＡＤ部から分離させることが考えられるが、現状の半導体装置には、そのような手段は存在しない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０９−０８２８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述のように、従来の半導体装置においては、半導体チップにおいて、クラックによる導通があった場合に、ＰＡＤ下素子をＰＡＤ部から分離させることができないという課題がある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、
ＰＡＤ部の下部にＰＡＤ下素子が配置されている半導体チップを搭載してなる半導体装置であって、
前記半導体チップの前記ＰＡＤ部は、
ボンディング時のクラックにより導通した場合に電位が変化する導通検出素子と、
前記導通検出素子の電位変化を基に、前記導通検出素子がクラックにより導通したか否かを判定する導通判定部と、
前記導通判定部の判定結果が前記導通検出素子が導通したことを示す場合に、前記ＰＡＤ下素子を前記ＰＡＤ部から分離させる素子分離部と、を有する。
【発明の効果】
【００１５】
本発明によれば、クラックによる導通が発生しても、半導体チップ毎に、ＰＡＤ下素子の分離処置を行うことが可能となる。
【００１６】
これにより、ボンディング時のクラックにより不良となった半導体チップを救済することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部のブロック図である。
【図２Ａ】本発明の第１の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図２Ｂ】本発明の第１の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図３Ａ】図１に示した導通判定部の回路図である。
【図３Ｂ】図１に示した導通判定部の動作波形一覧を示す図である。
【図４】図１に示した素子分離部の回路図である。
【図５】本発明の第２の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部のブロック図である。
【図６】本発明の第２の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の全体回路図である。
【図７】本発明の第３の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の上面図である。
【図８Ａ】本発明の第３の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図８Ｂ】本発明の第３の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図９Ａ】本発明の第４の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図９Ｂ】本発明の第４の実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図である。
【図１０】従来の半導体チップにおけるＰＡＤ部の縦構造の一例を示す断面図である。
【図１１Ａ】従来の半導体チップにおけるＰＡＤ部の縦構造の他の例を示す断面図である。
【図１１Ｂ】従来の半導体チップにおけるＰＡＤ部の縦構造の他の例を示す断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１９】
（第１の実施形態）
図１に、本実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部のブロック図を示す。
【００２０】
図１を参照すると、本実施形態の半導体チップは、ボンディング時に発生したクラックにより導通した場合に電位が変化する導通検出素子１０と、導通検出素子１０の電位変化を基に、導通検出素子１０がクラックにより導通したか否かを判定する導通判定部２０と、導通判定部２０の判定結果が導通検出素子１０が導通したことを示す場合に、ＰＡＤ下素子をＰＡＤ部から分離させる素子分離部３０と、を新規に実装した構成となっている。
【００２１】
したがって、クラックによる導通が発生しても、半導体チップ毎に、ＰＡＤ下素子の分離処置を行うことが可能となる。これにより、ボンディング時のクラックにより不良となった半導体チップを救済することが可能となる。
【００２２】
ここで、本実施形態において、導通検出素子１０をＭ２層に配置した場合のＰＡＤ部の縦構造の断面図を図２Ａおよび図２Ｂに示す。なお、図２Ａは、通常時の状態と電位を示し、図２Ｂは、クラック発生時の状態と電位を示している。
【００２３】
図２Ａおよび図２Ｂを参照すると、導通検出素子１０をＭ２層に配置する場合、Ｍ２層を予め特定の電圧に固定しておき、クラックの発生による電位変化を用いて、導通を検出するようにする。この場合では、Ｍ２層の電位を「Ｈ」に固定にすると仮決めして、導通を検出する。また、Ｍ２層は、クラック発生時に、Ｍ１層上の電位「Ｈ」の素子形成配線に接続される場合と、Ｍ１層上の電位「Ｌ」の素子形成配線に接続される場合と、があるものとする。
【００２４】
図２Ａを参照すると、通常時には、Ｍ２層の電位は「Ｈ」に固定されている。
【００２５】
これに対して、図２Ｂを参照すると、ボンディング時のクラックにより、Ｍ２層がＭ１層上の電位「Ｌ」の素子形成配線に接続されて導通した場合には、Ｍ２層の電位は、素子形成配線の電位「Ｌ」に引っ張られる形で「Ｌ」に変化している。
【００２６】
このＭ２層の電位変化を、導通判定部２０を介して素子分離部３０に伝達することにより、本発明の特徴である、クラックによる導通の検出からＰＡＤ下素子の分離までの一連の動作を行うことが可能となる。
【００２７】
図３Ａに、導通判定部２０の回路図を示し、図３Ｂに、導通判定部２０の動作波形一覧を示す。
【００２８】
ここでは、導通検出素子１０には、通常時はフローティング状態で、クラック発生時はＭ１層上の電位「Ｌ」の素子形成配線に接続される導電検出素子（＃１）１０−１と、通常時はフローティング状態で、クラック発生時はＭ１層上の電位「Ｈ」の素子形成配線に接続される導電検出素子（＃２）１０−２と、が存在するものとする。
【００２９】
このため、図３Ａを参照すると、導通判定部２０は、導電検出素子（＃１）１０−１に対応する導電判定回路（＃１）２１−１と、導電検出素子（＃２）１０−２に対応する導電判定回路（＃１）２１−２と、を有し、さらに、これら導電判定回路（＃１，＃２）２１−１，２１−２の出力信号のＯＲを取るＯＲ回路２２を有している。
【００３０】
導電判定回路（＃１）２１−１は、トランジスタＴｒ１〜Ｔｒ３と、インバータＩＮＶ１と、を有している。
【００３１】
通常時は、電源投入直後に、
【００３２】
【数１】
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【００３３】
が電源と同じ電位「Ｈ」に立ち上がるため、トランジスタＴｒ１は不安定状態から「ＯＦＦ」となり閉じる。この間に、配線Ｌ１は信号レベルが「Ｈ」となり、インバータＩＮＶ１を介した最終出力「ＯＵＴ１」は「Ｌ」となる。
【００３４】
また、配線Ｌ１が「Ｈ」となったことによりトランジスタＴｒ２が「ＯＮ」、トランジスタＴｒ３が「ＯＦＦ」となる。これにより、配線Ｌ１はトランジスタＴｒ２を介して電源と接続され、配線Ｌ１は「Ｈ」に固定され、この結果、最終出力「ＯＵＴ１」は常に電位が「Ｌ」に固定される。
【００３５】
一方、導通検出素子（＃１）１０−１にクラックが発生し導通した場合、通常時とは異なり、電源投入直後は、トランジスタＴｒ３のソース側が「Ｌ」に接続された初期状態からの立ち上げになる。
【００３６】
電源投入直後は、トランジスタＴｒ１とＴｒ３が共に不安定状態であるため、電位「Ｈ」−トランジスタＴｒ１−配線Ｌ１−トランジスタＴｒ３−電位「Ｌ」が導通する状態になる。しかし、トランジスタＴｒ１が
【００３７】
【数２】
2011129813.tif 000004
【００３８】
の立ち上がりと共に「ＯＦＦ」となり、配線Ｌ１は、トランジスタＴｒ３−電位「Ｌ」のラインに引っ張られ、配線Ｌ１の信号レベルは「Ｌ」となる。
【００３９】
また、配線Ｌ１が「Ｌ」となったことにより、トランジスタＴｒ２が「ＯＦＦ」、トランジスタＴｒ３が「ＯＮ」となり、配線Ｌ１に供給される電位は「Ｌ」に確定される。
【００４０】
但し、中間電位から「Ｌ」側に電位を引っ張る必要性が有るため、トランジスタＴｒ３は、トランジスタＴｒ１とＴｒ２よりもサイズを大きくする必要がある。
【００４１】
配線Ｌ１が「Ｌ」と確定したことにより、最終出力「ＯＵＴ１」の電位は常に「Ｈ」となる。
【００４２】
導電判定回路（＃２）２１−２は、トランジスタＴｒ４〜Ｔｒ６と、インバータＩＮＶ２〜４と、を有している。
【００４３】
通常時は、電源投入直後に、
【００４４】
【数３】
2011129813.tif 000005
【００４５】
が電源と同じ電位「Ｈ」に立ち上がるため、トランジスタＴｒ４は不安定状態から「ＯＦＦ」となり閉じる。この間に、配線Ｌ２は信号レベルが「Ｌ」となり、２段のインバータＩＮＶ２，ＩＮＶ３を介した最終出力「ＯＵＴ２」は「Ｌ」となる。
【００４６】
また、配線Ｌ２が「Ｌ」となったことにより、トランジスタＴｒ５が「ＯＦＦ」、トランジスタＴｒ６が「ＯＮ」となる。
【００４７】
これにより、配線Ｌ２はトランジスタＴｒ６を介して接地され、配線Ｌ２は「Ｌ」に固定され、この結果、最終出力「ＯＵＴ２」は常に「Ｌ」に固定される。
【００４８】
一方、導通検出素子（＃２）１０−２にクラックが発生し導通した場合、通常時とは異なり、電源投入直後は、トランジスタＴｒ５のソース側が電位「Ｈ」に接続された初期状態からの立ち上げになる。
【００４９】
電源投入直後は、トランジスタＴｒ４とＴｒ５が共に不安定状態であるため、電位「Ｈ」−トランジスタＴｒ５−配線Ｌ２−トランジスタＴｒ４−電位「Ｌ」が導通する状態になる。しかし、トランジスタＴｒ４が
【００５０】
【数４】
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【００５１】
の立ち上がりと共に「ＯＦＦ」となり、配線Ｌ２は、トランジスタＴｒ５−電位「Ｈ」のラインに引っ張られ、配線Ｌ２の信号レベルは「Ｈ」となる。
【００５２】
また、配線Ｌ２が「Ｈ」となったことにより、トランジスタＴｒ５が「ＯＮ」、トランジスタＴｒ６が「ＯＦＦ」となり、配線Ｌ２に供給される電位は「Ｈ」に確定される。
【００５３】
但し、中間電位から「Ｈ」側に電位を引っ張る必要性があるため、トランジスタＴｒ５は、トランジスタＴｒ４とＴｒ６よりもサイズを大きくする必要がある。
【００５４】
配線Ｌ２が「Ｈ」と確定したことにより、最終出力「ＯＵＴ２」の電位は常に「Ｈ」となる。
【００５５】
図３Ｂを参照すると、上述のように、通常時は、出力信号「ＯＵＴ１」と「ＯＵＴ２」は常にＬを示す。これにより、導通判定部２０の最終出力「ＯＵＴ」は、出力信号「ＯＵＴ１」と「ＯＵＴ２」のＯＲを取っているので「Ｌ」となる。
【００５６】
一方、導電検出素子（＃１）１０−１または導電検出素子（＃２）１０−２の何れかにクラックが発生して、設定電位と導通したと仮定する。この時、導電検出素子（＃１）１０−１が導通した場合は「ＯＵＴ１」が「Ｈ」となり、導電検出素子（＃２）１０−２が導通した場合は「ＯＵＴ２」が「Ｈ」となる。その結果、最終出力「ＯＵＴ」は、この２出力のＯＲを取るため、導電検出素子（＃１）１０−１または導電検出素子（＃２）１０−２の何れかが導通した段階で「Ｈ」を示す。
【００５７】
このように、導通検出素子１０がクラック時に接続される設定電位が複数に跨る可能性がある場合にも、設定電位数に応じて導通判定回路を増設し、これらのＯＲを取ることで、最終出力「ＯＵＴ」の電位がクラックにより導通しているか否かに応じて２通りの電位に纏まるように導通判定部２０を構成する。
【００５８】
図４に、素子分離部３０の回路図を示す。
【００５９】
ここでは、導通判定部２０の出力部分となるノードＡは、通常時には「ＶＳＳ」、クラック発生時には「ＶＤＤ」になるものとする。
【００６０】
図４を参照すると、素子分離部３０は、「ＶＳＳ」に接続されたＮチャネル型のトランジスタＴｒ７と、「ＶＤＤ」に接続されたＰチャネル型のトランジスタＴｒ８と、を有し、トランジスタＴｒ７とトランジスタＴｒ８との接続部分にＰＡＤ下素子として補償容量部が接続された構成になっている。
【００６１】
通常時には、ノードＡは「ＶＳＳ」であり、トランジスタＴｒ７が「ＯＦＦ」となり、トランジスタＴｒ８が「ＯＮ」となる。これにより、補償容量部は、「ＶＤＤ」と「ＶＳＳ」に接続されるため、補償容量としての役割を担える。
【００６２】
一方、クラック発生時には、ノードＡは「ＶＤＤ」であり、トランジスタＴｒ７が「ＯＮ」となり、トランジスタＴｒ８が「ＯＦＦ」となる。これにより、補償容量部は、両端共に「ＶＳＳ」に接地されるため、電源「ＶＤＤ」からの分離が可能となる。
【００６３】
（第２の実施形態）
上述の第１の実施形態では、導通検出素子１０の出力信号を、導通判定部２０を介して、素子分離部３０に送っていた。つまり、導通検出素子１０のクラックによる電位変化と連動して、ＰＡＤ下素子を電気的に分離していた。
【００６４】
これに対して、本実施形態では、さらに工程を減らし、一度、導通判定部２０にて導通検出素子１０が導通したと判定した後は、その旨を表す導通情報を内部に記憶し、起動毎の判定を省略可能とする。
【００６５】
さらに、本実施形態では、半導体チップ全体に電力が供給されていない状態でも、ＰＡＤ下素子を分離できるよう、ＰＡＤ下素子を物理的に分離させる。
【００６６】
これにより、半導体チップの立ち上げ時に、導通検出素子１０の電位変化が検出できない状態においても、ＰＡＤ下素子の分離をより確実に行うことができる。
【００６７】
図５に、本実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部のブロック図を示す。
【００６８】
図５を参照すると、本実施形態の半導体チップは、図１に示した第１の実施形態と比較して、導通情報記憶部４０を追加で実装した構成となっている。
【００６９】
導通情報記憶部４０は、導通判定部２０の判定結果が導通検出素子１０が導通したことを示す場合、その旨を表す導通情報を記憶する。
【００７０】
したがって、素子分離部３０は、以降の起動時に、導通情報記憶部４０に導通情報が記憶されている場合、導通検出素子１０と導通判定部２０の出力結果を待つことなく、ＰＡＤ下素子を分離させることができる。
【００７１】
それにより、素子分離部３０は、毎回起動時に、導通検出素子１０と導通判定部２０の出力結果を待たずとも、ＰＡＤ下素子を分離させることができる。
【００７２】
また、導通検出素子１０と導通判定部２０の出力信号を直接用いない構成にすることで、半導体チップ全体の電源投入時に、導通検出素子１０が不安定な状態であっても、ＰＡＤ下素子を分離できなくなることを回避できる。
【００７３】
図６に、本実施形態の半導体チップにおけるＰＡＤ部の全体回路図を示す。
【００７４】
図６を参照すると、導通情報記憶部４０は、トランジスタＴｒ９〜Ｔｒ１１と、インバータＩＮＶ５と、アンチヒューズ（Ａｎｔｉ  Ｆｕｓｅ）ＡＦ１と、を有している。
【００７５】
その他の導通検出素子１０、導通判定部２０、および素子分離部３０の構成は、第１の実施形態と同様である（図３Ａ、図４参照）。
【００７６】
もし、導通検出素子１０が導通した場合、導通判定部２０の出力信号「ＯＵＴ」は「Ｈ」になる。
【００７７】
そうすると、出力信号「ＯＵＴ」の「Ｈ」によって、アンチヒューズＡＦ１が導通し、導通情報記憶部４０の出力信号の電位は、素子の電位状態に拠らず、常に「Ｈ」となるため、素子分離部３０がＰＡＤ下素子を常に分離し続けることが可能となる。
【００７８】
また、導通検出素子１０の状態を、アンチヒューズＡＦ１を導通させるという物理的な方法で導通情報記憶部４０に記憶させておくことで、起動毎に導通検出素子１０からの一連の動作を行わずに、ＰＡＤ下素子を分離させることが可能となる。
【００７９】
このことから、半導体チップの立ち上げ時に、導通検出素子１０の電位が不安定になることに起因して、ＰＡＤ下素子の分離が不十分になることを回避することが可能となる。
【００８０】
なお、本実施形態では、導通検出素子１０の状態を物理的に記憶するための機構にアンチヒューズを用いている。ボンディングの衝撃は組み立て時に発生するものであり、導通検出が可能なのは、組み立て後のみである。このことから、組み立て後においても回路の変更が可能となるアンチヒューズを採用している。
【００８１】
（第３の実施形態）
上述の第１および第２の実施形態では、上層に配置した導通検出素子１０（Ｍ２層）が、ボンディングによるクラックにより、下層に配置した素子形成配線（Ｍ１層）と導通したことによる電位変化を検出することで、導通検出素子１０の導通を検出していた。つまり、導通の検出に上下２層の配線層を使用する方式であった。
【００８２】
これに対して、本実施形態では、導通検出素子１０の配線と素子形成配線との２種類の配線を同一の配線層に配置する。
【００８３】
これにより、導通の検出に使用する配線層が削減可能となるため、削減した配線層にも配線を行うことにより、半導体チップ全体の面積の削減が期待できる。
【００８４】
図７に、本実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の上面図を示す。
【００８５】
図７を参照すると、本実施形態では、ボンディングエリアにおいて、導通検出素子１０の配線と素子形成配線という２種類の配線を並列に交互に配置する。これにより、配線位置に起因するＰＡＤ下素子の配置制限を排除することができる。
【００８６】
また、導通検出素子１０の配線と素子形成配線とを高密度で並列に配置することにより、クラックが局所的だった場合でも、導通検出素子１０の配線と素子形成配線とが相互に導通することで、クラックによる導通を検出することが可能となるため、検出精度を高めることが可能となる。
【００８７】
ここで、本実施形態において、導通検出素子１０をＭ１層に配置した場合のＰＡＤ部の縦構造の断面図を図８Ａおよび図８Ｂに示す。なお、図８Ａは、通常時の状態を示し、図８Ｂは、クラック発生時の状態を示している。
【００８８】
図８Ａおよび図８Ｂを参照すると、導通検出素子１０をＭ１層に配置する場合、Ｍ１層において、素子形成配線の間を通過させる形で、導通検出素子１０を配置する。
【００８９】
これにより、導通検出素子１０と素子形成配線とは、同一層上に配置されるため、上下階層として重なることが無くなり、相互干渉を低減させることが可能となる。
【００９０】
図８Ｂを参照すると、ボンディングの衝撃によりクラックＡが発生し、○で囲った導通検出素子１０と上部のＭ４層の配線とが導通したとする。
【００９１】
ただし、この段階では、導通検出素子１０は、上部のＭ４層の配線と接続されただけであり、導通検出素子１０に対しては、導通判定部２０にて導通の検出が可能となる程度の電位は供給されていない。
【００９２】
このため、実際には、導通を検出するためには、隣接する箇所において、素子形成配線と上部のＭ４層の配線とを導通させるクラックＢの存在が必要となってくる。
【００９３】
すなわち、クラックＡ，Ｂが同時に発生することにより、Ｍ１層において、通常時には分離絶縁されていた導通検出素子１０の配線と素子形成配線とが、Ｍ４層を介して接続され（矢印Ｃ）、初めて導通検出が可能となる。
【００９４】
このように、本実施形態では、ある一回の衝撃でクラックＡ，Ｂが同時に発生しなければならないため、必然的に、クラックＡ，Ｂが発生する部分の間の距離、すなわち、導通検出素子１０の配線と素子形成配線間の距離を縮める必要がある。
【００９５】
また、本実施形態のように、導通検出素子１０と素子形成配線とを同一層上に配置した層構成の場合、クラックの発生する位置によっては、図８Ｂに示すような単一の電位のみが導通検出素子１０に接続されるとは限らない。
【００９６】
導通検出素子１０に複数の電位が接続される場合、導通検出素子１０にショートが発生する可能性もあり、この場合は、導電検出を契機にＰＡＤ下素子を分離させることによる半導体チップの救済は不可能となる。
【００９７】
このため、複数のクラックによる導通パターンが存在する中で、より高い精度で導通を検出するためには、導通検出素子１０の状態を、予め設定された電位に接続されているか否かの２つの状態のいずれかになるように限定する必要がある。
【００９８】
（第４の実施形態）
本実施形態は、第３の実施形態から、Ｍ３層の構造を変更したものである。
【００９９】
本実施形態の半導体装置に搭載された半導体チップにおけるＰＡＤ部の縦構造の断面図を図９Ａおよび図９Ｂに示す。なお、図９Ａは、通常時の状態を示し、図９Ｂは、クラック発生時の状態を示している。
【０１００】
図９Ａおよび図９Ｂを参照すると、本実施形態では、導通検出素子１０の配線と素子形成配線が配置されているＭ１層の上位層として、導通検出素子１０の配線と素子形成配線の配線幅に合わせたＭ３層を切り出すような形で実装している。詳細には、図９Ａおよび図９Ｂでは、導通検出素子１０の配線と素子形成配線とを１つの組とし、その組の配線幅に合わせてＭ３層を切り出している。
【０１０１】
これにより、第３の実施形態のように導通検出素子１０をＭ１層に配置した際のメリットを享受できるだけでなく、第１および第２の実施形態のように上下２層の配線層を導通検出のために用いた際のメリットをも享受できる。以下、この点につき詳述する。
【０１０２】
図９Ｂを参照すると、ボンディングの衝撃により、Ｍ１層の導通検出素子１０を上位層と導通させるクラックＡと、同じくボンディングの衝撃により、Ｍ１層の素子形成配線を上位層と導通させるクラックＢと、が発生したとする。
【０１０３】
図８Ｂの第３の実施形態と異なるのは、Ｍ３層の配線がＭ１層の配線と併走しているが、大きな一枚板では無く、細切れになっている点である。
【０１０４】
これにより、仮に導通検出素子１０が他の箇所で別の電位と接続されても、導通検出素子１０にショートが発生する可能性が低くなり、導通検出精度が向上する。
【０１０５】
図９Ｂでは、○で囲ったＭ３層（Ｃの部分）が、ＰＡＤ部の上部からのボンディングの衝撃によって発生したクラックＡ，Ｂを通じて、下層のＭ１層の導通検出素子１０と素子形成配線とを導通させている。
【０１０６】
これにより、導通検出素子１０をＭ２層に配置した第１および第２の実施形態と同様に、導通検出素子１０が導通時に接続される電位を単一に制御することが可能となる。
【０１０７】
通常、ボンディングは、ＰＡＤ部の中央部にて行われ、ボンディングの衝撃も中央に最も集中する。そのため、図９Ａおよび図９Ｂに示したように、導通検出素子１０は、導電検出精度向上のために中央部に配置される。
【０１０８】
これに対して、ＰＡＤ部の端部では、ボンディングによる衝撃は中央部に比べて小さく、導通検出素子１０の配線を設置する必要性は小さい。
【０１０９】
このため、ＰＡＤ部の端部（Ｄの部分）には、導通検出素子１０を配置せず、予備用配線等の別の信号配線を配置することも可能となる。
【０１１０】
したがって、ＰＡＤ部とＰＡＤ部との間のピッチを通過するような配線をＰＡＤ部の内部に取り込むことが可能となる。
【０１１１】
これにより、本実施形態は、配線本数の増加、ＰＡＤ部とＰＡＤ部との間の距離の短縮、半導体チップ全体面積の短縮に寄与できる。
【符号の説明】
【０１１２】
１０    導通検出素子
２０    導通判定部
２１−１，２１−２    導通判定回路
２２    ＯＲ回路
３０    素子分離部
４０    導通情報記憶部
Ｔｒ１〜Ｔｒ１１    トランジスタ
ＩＮＶ１〜ＩＮＶ５    インバータ
ＡＦ１    アンチヒューズ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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