(57)【要約】【課題】シリコン層表面の溶解を防止しつつ、エピタキシャル成長により形成された凝集性異物を除去する。清浄な表面を有し、膜厚が均一なシリコン層を形成する。【解決手段】シリコン基板上にエピタキシャル成長によりシリコン層を形成した後に、シリコン層の表面を酸化する。このシリコン層の表面を洗浄して、エピタキシャル成長時にシリコン層の表面に発生した異物を除去する。【選択図】図２
2011129803.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記エピタキシャル成長により形成されたシリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄する工程と、
を備えるシリコン層の形成方法。
【請求項２】
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記シリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄して、前記エピタキシャル成長時にシリコン層の表面に発生した異物を除去する工程と、
を備えるシリコン層の形成方法。
【請求項３】
前記シリコン層の表面を酸化する工程において、
酸素プラズマ処理、又は熱酸化により前記シリコン層を酸化する、請求項１又は２に記載のシリコン層の形成方法。
【請求項４】
下記工程（ａ）〜（ｃ）の何れか一つの工程により、不純物を含有するシリコン層を形成する、請求項１〜３の何れか１項に記載のシリコン層の形成方法。
（ａ）前記シリコン層を形成する工程において、不純物を含有するシリコン層を形成する、
（ｂ）前記シリコン層を形成する工程と前記シリコン層の表面を酸化する工程の間に、前記シリコン層に不純物を注入する、
（ｃ）前記シリコン層の表面を洗浄した後に、前記シリコン層に不純物を注入する。
【請求項５】
シリコン基板上に、複数のゲート絶縁膜と、前記複数のゲート絶縁膜上に複数のゲート電極と、前記複数のゲート電極の側壁上にサイドウォール構造を形成する工程と、
請求項４に記載のシリコン層の形成方法により、前記ゲート電極の間の前記シリコン基板上に、不純物を含有するシリコン層を形成する工程と、
前記シリコン層に接するように、前記シリコン基板内に不純物領域を形成することにより、前記不純物領域及びシリコン層を有するソース・ドレインを形成する工程と、
前記シリコン基板上に第１の絶縁膜を形成した後、エッチングすることによって前記第１の絶縁膜内に、前記シリコン層を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項６】
前記シリコン層を形成する工程と前記ソース・ドレインを形成する工程の間に、前記シリコン層の表面を酸化することによって形成された酸化シリコン層を除去する工程を有し、
前記コンタクトホールを形成する工程と前記コンタクトプラグを形成する工程の間に、前記サイドウォール構造をエッチングすることにより、前記コンタクトホールの径を大きくする工程を有する、請求項５に記載の半導体装置の製造方法。
【請求項７】
シリコン基板上に、複数のゲート絶縁膜と、前記複数のゲート絶縁膜上に複数のゲート電極と、前記複数のゲート電極の側壁上にサイドウォール構造を形成する工程と、
請求項４に記載のシリコン層の形成方法により、前記ゲート電極の間の前記シリコン基板上に、コンタクトプラグの一部として不純物を含有するシリコン層を形成する工程と、
前記シリコン層に接するように、前記シリコン基板内にソース・ドレインを形成する工程と、
前記シリコン基板上に第１の絶縁膜を形成した後、エッチングすることによって前記第１の絶縁膜内に、前記シリコン層を露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記シリコン層を形成する工程において、
前記シリコン基板上に、第１のシリコン層と、前記第１のシリコン層上に第２のシリコン層を形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリコン層を形成する工程において、
前記第１のシリコン層を形成した後、前記第２のシリコン層を形成する前に、前記シリコン基板上に第２の絶縁膜を形成した後、エッチバックすることによって前記サイドウォール構造の表面に更に別のサイドウォール構造を設ける工程を有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトプラグを形成する工程の後に更に、
前記ソース・ドレインの何れか一方に接続されたコンタクトプラグに接続されるようにビット線を形成する工程と、
前記ソース・ドレインの他方に接続されたコンタクトプラグに接続されるようにキャパシタを形成する工程と、
を有し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する請求項５〜９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン層の製造方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、エピタキシャル成長でシリコン基板上にシリコン層を形成する技術が用いられている。例えば、この技術は、エレベーテッド・ソース・ドレイン・トランジスタ（ＥＳＤトランジスタ）のソース・ドレイン層の形成に使用されている。特許文献１（特開２０００−４９３４８号公報）には、このようなエレベーテッド・ソース・ドレインを有するトランジスタを備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−４９３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が、シリコン層のエピタキシャル成長について検討を行ったところ、シリコン基板２１を準備し（図１（ａ））、シリコン基板２１に対してエピタキシャル成長をした後のシリコン層２２の表面に、凝集性異物２３の形成が見られた（図１（ｂ））。この異物は、純水や薬液の洗浄により除去することが可能である。しかし、この洗浄によりシリコン層２２の表面が溶解して、シリコン層表面が荒れてしまうという現象が見出された（図１（ｃ））。このシリコン層表面の荒れにより、シリコン層の膜厚を一定としつつ所望の厚さに制御することができなかった。
【０００５】
この原因は、エピタキシャル成長直後は、最表面の原子が未結合手を持つ活性な状態であり、そのまま純水による水洗や薬液処理を行うと成長させたシリコンが溶解してしまうためと考えられる。
【課題を解決するための手段】
【０００６】
一実施形態は、
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記エピタキシャル成長により形成されたシリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄する工程と、
を備えるシリコン層の形成方法に関する。
【０００７】
他の実施形態は、
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記シリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄して、前記エピタキシャル成長時にシリコン層の表面に発生した異物を除去する工程と、
を備えるシリコン層の形成方法に関する。
【発明の効果】
【０００８】
シリコン層表面を酸化後に洗浄することによって、シリコン層表面の溶解を防止しつつ、エピタキシャル成長により形成された凝集性異物を除去することができる。この結果、清浄な表面を有し、膜厚が均一なシリコン層を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】従来のシリコン層の製造方法を表す図である。
【図２】本発明のシリコン層の製造方法の一例を表す図である。
【図３】本発明の半導体装置の一例を表す上面図である。
【図４Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図４Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図５Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図５Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図６Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図６Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図７】本発明の半導体装置の製造方法の一例を表す図である。
【図８Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図８Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図９Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図９Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図１０Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図１０Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図１１Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図１１Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図１２Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図１２Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【図１３Ａ】本発明の半導体装置の製造方法の一例を表す図である。
【図１３Ｂ】本発明の半導体装置の製造方法の一例を表す図である。
【発明を実施するための形態】
【００１０】
図２は、本発明のシリコン層の製造方法の一例を示す図である。まず、シリコン基板２１を準備した後（図２（ａ））、シリコン基板２１上に、エピタキシャル成長を行うことによりシリコン層２２を形成する（図２（ｂ））。この際、シリコン層２２の表面には、異物２３が発生する。次に、シリコン層表面の酸化処理を行うことにより、シリコン層表面に酸化シリコン層２４を形成する（図２（ｃ））。この後、洗浄処理を行うことによって、異物２３を除去する（図２（ｄ））。
【００１１】
このようにシリコン層表面を酸化後、洗浄することによって、シリコン層表面の溶解を防止すると共に、エピタキシャル成長を行った際に形成された凝集性異物を除去することができる。この結果、清浄な表面を有し、膜厚が均一なシリコン層を得ることができる。
【実施例】
【００１２】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１３】
（実施例１）
図４Ａに示すように、シリコン基板にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成して、トランジスタ領域１１と、素子分離酸化膜領域１３を区画する。そして、酸化工程により、シリコン基板の表面にゲート絶縁膜１２を形成する。
【００１４】
図４Ｂに示すように、フォトリソグラフィ技術により、ゲート配線１４を形成する。ゲート配線１４は、ポリシリコン１４ａ、タングステンナイトライド１４ｂ、タングステン１４ｃ、窒化シリコン膜１４ｄの積層膜構造としている。このゲート配線１４の形成工程では、ゲート絶縁膜１２上に、ポリシリコン１４ａ、タングステンナイトライド１４ｂ、タングステン１４ｃ、窒化シリコン膜１４ｄを順次、成膜する。窒化シリコン膜１４ｄ上にパターニングしたフォトレジストを形成する。フォトレジストをマスクに用いて窒化シリコン膜１４ｄをドライエッチングで加工し、更に窒化シリコン膜１４ｄをマスクに用いてタングステン１４ｃ、タングステンナイトライド１４ｂ、ポリシリコン１４ａを、ドライエッチングを使って加工する。なお、上記に示したものは、ゲート電極材料の一例であり、本発明のゲート電極材料は上記の材料に特に限定されるわけではない。
【００１５】
図５Ａに示すように、ＣＶＤ法などにより、シリコン基板上の全面に窒化シリコン膜を成膜した後、ドライエッチングによりエッチバックを行って、ゲート配線１４の側壁にサイドウォール構造１５を形成する。
【００１６】
図５Ｂに示すように、エピタキシャル成長によりシリコン層を堆積させる予定箇所のゲート絶縁膜１２を、ウエットエッチングなどにより取り除き、シリコン基板を露出させる。
【００１７】
図６Ａに示すように、図５Ｂの工程でシリコン基板を露出させた箇所に、エピタキシャル成長により単結晶シリコン層１６を成長させる。エピタキシャルシリコン層１６の原料ガスとしては、例えばＳｉＨ2Ｃｌ2ガスとＨＣｌガスの混合ガスをＨ2ガスで希釈したものを用いる。また、この際の圧力は、例えば１０Ｔｏｒｒ台の低圧力に設定する。なお、原料ガスとしては、ＳｉＨ4ガスを用いても良い。また、エピタキシャル成長の際に不純物を同時に堆積させてもよいし、エピタキシャル成長により不純物を含まないシリコン層を堆積させた後に不純物を導入しても良い。エピタキシャル成長後に不純物を導入する場合の不純物導入のタイミングは、シリコン層の堆積後でも、洗浄によりシリコン層表面の異物を除去した後でも良く、そのタイミングは限定されない。このときの不純物濃度は濃くする（ｎ+）。また、エピタキシャル成長時に、シリコン層中に不純物を含有させる場合、ガス中に不純物化合物からなるガスを混合する。
【００１８】
図６Ｂに示すように、堆積したシリコン層１６の表面を酸化して、酸化シリコン膜１８を形成する。このとき、窒化シリコン膜の表面も酸化される。酸化の方法としては、酸素プラズマ処理でもよいし、熱酸化でもよい。
【００１９】
図７に示すように、エピタキシャル成長の際にシリコン層１６の表面に堆積した異物１７を、純水または薬液を用いた洗浄処理により取り除く。この際、シリコン層１６は酸化シリコン層１８によって保護されているため、洗浄処理時のシリコン層１６の溶出を防ぐことができる。
【００２０】
図８Ａに示すように、シリコン基板上の全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などを成膜する。そして、熱処理を行うことにより、ＢＰＳＧをゲート層間酸化シリコン膜１９とする。なお、図８Ａ以降の図面では、酸化シリコン層１８とゲート層間酸化シリコン膜１９の境界は示していない。この際にイオン注入された拡散層の熱処理工程も同時に行われるが、同時に行うことは必須ではなく、別途、拡散層形成のための熱処理をおこなってもよい。この熱処理工程により、シリコン層１６中の濃い濃度の不純物の一部がシリコン基板内に染み出し、薄い濃度の拡散層（不純物領域に相当する）２０が形成される（ｎ-）。また、ｎ-拡散層２０を形成するため、ゲート電極を形成した後に不純物を注入しても良い。
【００２１】
図８Ｂに示すように、窒化シリコン１４ｄをストッパとして、ゲート層間酸化シリコン膜１９に対してＣＭＰ処理を行う。
【００２２】
図９Ａに示すように、リソグラフィ技術により形成したレジストをマスクに用いたＳＡＣドライエッチングを行い、ゲート層間酸化シリコン膜１９内にセルコンタクトホール３１を開口する。
【００２３】
図９Ｂに示すように、セルコンタクトホール３１内に、ポリシリコンやＴｉＮ、Ｗなどのコンタクトプラグ３２を形成し、上層の配線（図示していない）等との導通をとる。これによって半導体装置が完成する。
【００２４】
図３は、このように形成した半導体装置を表す上面図である。上記図４〜９は、図３のＸ−Ｘ’断面に相当する断面を図を表している。図３におけるシリコン基板内には、素子分離酸化膜領域２で区画された複数のトランジスタ領域１が設けられている。各トランジスタ領域１上には、側面にサイドウォール構造４を設けたゲート配線３が２本、設けられている。トランジスタ領域１上のゲート配線が設けられていない部分には、シリコン層５を介してコンタクトプラグ６が設けられている。
【００２５】
本実施例では、洗浄処理により、エピタキシャル成長時に形成されたシリコン層表面の異物を除去することができる。また、シリコン層１６は酸化シリコン層１８によって保護されているため、洗浄処理時にシリコン層１６が溶出することを防ぐことができる。この結果、清浄な表面を有し、膜厚が均一なシリコン層を得ることができ、コンタクトプラグとの接触性を向上させて、コンタクト抵抗を低減することができる。
【００２６】
（実施例２）
実施例１と同様にして、図４〜７の工程までを実施する（図４〜７の工程の説明は省略する）。
【００２７】
図１０Ａに示すように、シリコン層の表面に堆積した異物除去のために設けた酸化シリコン膜１８を取り除く。酸化シリコン膜１８の除去には、ライトエッチング、及びウエットエッチングの何れを用いても良い。
【００２８】
図１０Ｂに示すように、ウエットエッチングによって、窒化シリコンからなるサイドウォール構造１５を形成したゲート電極間の間隔を広くする。
【００２９】
以後、実施例１と同様にして、ゲート層間酸化シリコン膜１９を形成した後（図１１Ａ）、この膜１９に対してＣＭＰ処理を行う（図１１Ｂ）。次に、ＳＡＣドライエッチングを行ってセルコンタクトホール３１を開口した後（図１２Ａ）、セルコンタクトホール３１内にコンタクトプラグ３２を形成する。これによって半導体装置が完成する。
【００３０】
本実施例では、図１０Ｂの工程においてゲート電極間の間隔を広くするため、コンタクトプラグ３２の径を広くすることができる。これによって、セルのコンタクト抵抗を低くすることができる。
【００３１】
（実施例３）
上記実施例１及び２では、エピタキシャル成長によってエレベーテッド・ソース・ドレイン・トランジスタ（ＥＳＤトランジスタ）のソース・ドレイン層を形成する例を示した。しかし、本発明はこれらの例に限定されない。例えば、ソース・ドレイン拡散層上にエピタキシャル成長により、コンタクトプラグの一部としてシリコン層を堆積させる方法にも本発明を適用できる。
【００３２】
以下、この例を実施例３として説明する。実施例３では、実施例１と同様の工程により、半導体装置を形成することができる。しかし、実施例１では、シリコン基板上にエピタキシャル成長により形成するシリコン層がエレベーテッド・ソース・ドレインとして機能するのに対して、実施例３では、このシリコン層がコンタクトプラグの一部として機能する点が異なる。この場合、シリコン層は単結晶で形成する必要はなく、多結晶としても良い。また、予めソース・ドレイン上にコンタクトプラグの一部を形成するため、セルコンタクトホールを形成する際（図９Ａの工程に相当する）、セルコンタクトホールを浅くしてアスペクト比を下げることができる。
【００３３】
図１３は、本実施例の変形例を説明する図である。図１３Ａに示すように、エピタキシャル成長を行う際（図６Ａの工程に相当する）、２段階に分けて第１１６のシリコン層ａ及び第２のシリコン層１６ｂを形成する。シリコン層を形成後、実施例１と同様に処理を行うことによって、最終的に図１３Ｂの半導体装置を完成させることができる。変形例のように、２段階に分けてシリコン層を形成することにより、セルコンタクトホール形成時のアスペクト比を大幅に下げることができる。この結果、後の工程でシリコン層上にコンタクトホールを形成する際にエッチング量を減らして、コンタクトプラグとゲート電極とのショート防止のためのマージンを大きくすることができる。そして、より微細化を行った半導体装置を得ることができる。
【００３４】
また、第１のシリコン層の形成後、第２のシリコン層を形成する前に、絶縁膜の形成とエッチバックを行っても良い。これによって、第１のシリコン層よりも上方のサイドウォール構造１５の表面に更に、もう一つのサイドウォール構造を形成することができる。この結果、隣り合うシリコン層とゲート電極のショートを有効に防止できる。
【００３５】
（実施例４）
本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備えた半導体装置の製造方法に関するものである。以下、この例を実施例４として説明する。実施例１〜３の方法により製造されたソース・ドレインの何れか一方の上に形成したコンタクトプラグに接続されるようにビット線を形成する。次に、ソース・ドレインの他方の上に形成したコンタクトプラグに接続されるようにキャパシタを形成する。これによって、キャパシタとトランジスタから構成されるメモリセルを有するＤＲＡＭを形成することができる。
【符号の説明】
【００３６】
１、１１  トランジスタ形成領域
２、１３  素子分離酸化膜領域
３、１４  ゲート配線
４、１５  サイドウォール構造
５、１６  シリコン層
６  コンタクトプラグ
１２  ゲート絶縁膜
１４ａ  ポリシリコン１４ａ
１４ｂ  タングステンナイトライド
１４ｃ  タングステン
１４ｄ  窒化シリコン膜
１７  異物
１８  酸化シリコン膜
１９  ゲート層間酸化シリコン膜
２０  拡散層
２１  シリコン基板
２２  シリコン層
２３  凝集性異物
２４  酸化シリコン層
３１  セルコンタクトホール
３２  セルコンタクトプラグ
【図１】
2011129803.tif 000003
【図２】
2011129803.tif 000004
【図３】
2011129803.tif 000005
【図４Ａ】
2011129803.tif 000006
【図４Ｂ】
2011129803.tif 000007
【図５Ａ】
2011129803.tif 000008
【図５Ｂ】
2011129803.tif 000009
【図６Ａ】
2011129803.tif 000010
【図６Ｂ】
2011129803.tif 000011
【図７】
2011129803.tif 000012
【図８Ａ】
2011129803.tif 000013
【図８Ｂ】
2011129803.tif 000014
【図９Ａ】
2011129803.tif 000015
【図９Ｂ】
2011129803.tif 000016
【図１０Ａ】
2011129803.tif 000017
【図１０Ｂ】
2011129803.tif 000018
【図１１Ａ】
2011129803.tif 000019
【図１１Ｂ】
2011129803.tif 000020
【図１２Ａ】
2011129803.tif 000021
【図１２Ｂ】
2011129803.tif 000022
【図１３Ａ】
2011129803.tif 000023
【図１３Ｂ】
2011129803.tif 000024
【手続補正書】
【提出日】平成22年11月10日(2010.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を含むゲート電極層を形成し、前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
前記シリコン基板上の前記ゲート電極層を挟んだ両側に位置する第１と第２の領域に、エピタキシャル成長により、それぞれが不純物を含有する第１と第２のシリコン層を形成する工程と、
前記第１と第２のシリコン層の表面を酸化する工程と、
前記第１と第２のシリコン層の表面を洗浄する工程と、
前記シリコン基板内に、前記第１と第２のシリコン層に接するように、それぞれソース領域とドレイン領域を形成する工程と、
を備え、
前記シリコン基板、前記ゲート絶縁膜、前記ゲート電極、前記第１と第２のシリコン層、及び前記ソース領域とドレイン領域が、一つのトランジスタを構成する、半導体装置の製造方法。
【請求項２】
前記第１のシリコン層と前記ソース領域とが、トランジスタの一つのソース電極を形成し、
前記第２のシリコン層と前記ドレイン領域とが、トランジスタの一つのドレイン電極を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を含有する第１と第２のシリコン層を形成する工程において、
前記エピタキシャル成長に使用するガスに不純物化合物を含有するガスを混合させることにより、不純物を含有する前記第１と第２のシリコン層を形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を含有する第１と第２のシリコン層を形成する工程に代えて、
前記シリコン基板上の第１と第２の領域に、エピタキシャル成長により、それぞれ不純物を含有しない第１と第２のシリコン層を形成する工程を備え、
前記不純物を含有しない第１と第２のシリコン層を形成する工程と前記第１と第２のシリコン層の表面を酸化する工程の間に、前記第１と第２のシリコン層に不純物を注入する工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記不純物を含有する前記第１と第２のシリコン層を形成する工程に代えて、
前記シリコン基板上の第１と第２の領域に、エピタキシャル成長により、それぞれ不純物を含有しない第１と第２のシリコン層を形成する工程を備え、
前記第１と第２のシリコン層の表面を洗浄する工程の後、更に前記第１と第２のシリコン層に不純物を注入する工程を備える、請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記ソース領域とドレイン領域を形成する工程において、
熱処理を行うことにより、前記第１と第２のシリコン層中の不純物を、前記シリコン基板内に拡散させることにより前記ソース領域とドレイン領域を形成する、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ソース領域とドレイン領域を形成する工程において、
前記ゲート電極層の形成後に、少なくとも前記ゲート電極をマスクとして、前記シリコン基板内に不純物を注入することにより前記ソース領域とドレイン領域を形成する、請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
更に、少なくとも前記ゲート電極層上及び前記第１と第２のシリコン層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に前記第１と第２のシリコン層をそれぞれ露出させる第１と第２のコンタクトホールを形成する工程と、
前記第１と第２のコンタクトホール内に、それぞれ第１と第２のコンタクトプラグを形成する工程と、
を備え、
前記第１と第２のコンタクトプラグは、それぞれ前記第１と第２のシリコン層に電気的に接続する、請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
更に、前記第１の絶縁膜を形成する工程と前記第１と第２のコンタクトホールを形成する工程の間に、
前記ゲート電極層をストッパとして前記第１の絶縁膜を研磨する工程を備える請求項８に記載の半導体装置の製造方法。
【請求項１０】
更に、前記第１と第２のシリコン層の表面を酸化する工程と前記ソース領域とドレイン領域を形成する工程の間に、
前記第１と第２のシリコン層の表面を酸化する工程によって形成された酸化シリコン層を除去する工程を備える、請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１と第２のシリコン層を形成する工程は、
前記シリコン基板上の第1と第２の領域に２つの下部シリコン層を形成する工程と、
前記２つの下部シリコン層の表面を酸化する工程と、
前記２つの下部シリコン層の表面を酸化する工程によって形成された酸化シリコン層を除去する工程と、
前記２つの下部シリコン層上にそれぞれ対応する２つの上部シリコン層を更に形成することにより、前記下部シリコン層と上部シリコン層をそれぞれ有する前記第1と第２のシリコン層を形成する工程と、
を備える、請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１と第２のシリコン層を形成する工程において、
前記２つの下部シリコン層を形成した後、前記２つの上部シリコン層を形成する前に、少なくとも前記第１と第２の領域に第２の絶縁膜を形成した後、前記第２の絶縁膜をエッチバックすることによって前記第１のサイドウォールの表面に更に第２のサイドウォールを形成する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
更に、少なくとも前記ゲート電極層上及び前記第１と第２のシリコン層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に前記第１と第２のシリコン層をそれぞれ露出させる第１と第２のコンタクトホールを形成する工程と、
前記第１と第２のコンタクトホール内に、それぞれ第１と第２のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグに電気的に接続するビット線を形成する工程と、
前記第２のコンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備える、請求項１乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
更に、前記第１と第２のコンタクトホールを形成する工程と前記第１と第２のコンタクトプラグを形成する工程の間に、前記第１のサイドウォールをエッチングすることにより、前記第１と第２のコンタクトホールの径を大きくする工程を備える、請求項８、９または１３に記載の半導体装置の製造方法。
【請求項１５】
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記シリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄する工程と、
を備えるシリコン層の形成方法。
【請求項１６】
前記シリコン層の表面を酸化する工程において、少なくとも前記エピタキシャル成長の時に前記シリコン層の表面に発生した異物を、前記シリコン層の表面に形成された酸化層に付着させ、
前記シリコン層の表面を洗浄する工程において、少なくとも前記酸化層に付着した前記異物を、前記シリコン層を溶解させることなく除去する、
請求項１５に記載のシリコン層の形成方法。
【請求項１７】
前記シリコン層の表面を酸化する工程において、
酸素プラズマ処理、又は熱酸化により前記シリコン層を酸化する、請求項１５または１６に記載のシリコン層の形成方法。
【請求項１８】
前記シリコン層を形成する工程において、
前記エピタキシャル成長に使用するガスに不純物化合物を含有するガスを混合させることにより、不純物を含有する前記シリコン層を形成する、請求項１５乃至１７のいずれか一項に記載のシリコン層の形成方法。
【請求項１９】
更に、前記シリコン層を形成する工程と前記シリコン層の表面を酸化する工程の間に、
前記シリコン層に不純物を注入する工程を備える、請求項１５乃至１７のいずれか一項に記載のシリコン層の形成方法。
【請求項２０】
更に、前記シリコン層の表面を洗浄する工程の後、前記シリコン層に不純物を注入する工程を備える、請求項１５乃至１７のいずれか一項に記載のシリコン層の形成方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、シリコン層の形成方法及び半導体装置の製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
一実施形態は、
シリコン基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を含むゲート電極層を形成し、前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
前記シリコン基板上の前記ゲート電極層を挟んだ両側に位置する第１と第２の領域に、エピタキシャル成長により、それぞれが不純物を含有する第１と第２のシリコン層を形成する工程と、
前記第１と第２のシリコン層の表面を酸化する工程と、
前記第１と第２のシリコン層の表面を洗浄する工程と、
前記シリコン基板内に、前記第１と第２のシリコン層に接するように、それぞれソース領域とドレイン領域を形成する工程と、
を備え、
前記シリコン基板、前記ゲート絶縁膜、前記ゲート電極、前記第１と第２のシリコン層、及び前記ソース領域とドレイン領域が、一つのトランジスタを構成する、半導体装置の製造方法に関する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
他の実施形態は、
シリコン基板上に、エピタキシャル成長によりシリコン層を形成する工程と、
前記シリコン層の表面を酸化する工程と、
前記シリコン層の表面を洗浄する工程と、
を備えるシリコン層の形成方法に関する。