(57)【要約】      （修正有）【課題】ハンドリング時やデバイスプロセス時に基板の欠けや割れが発生し難い半導体デバイスの製造方法を提供する。【解決手段】エッジ部が面取りされた半導体基板１の少なくとも表面および表面側の前記エッジ部を覆うように保護層２を形成する保護層形成工程と、この保護層形成工程の後に、半導体基板１の表面に形成された保護層２の一部の領域を除去する工程とを含む。保護層２は、半導体基板１の裏面および裏面側のエッジ部も覆うように形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
エッジ部が面取りされた半導体基板の少なくとも表面および表面側の前記エッジ部を覆うように保護層を形成する保護層形成工程と、
前記半導体基板の表面に形成された前記保護層の一部の領域を除去する工程と
を含む半導体デバイスの製造方法。
【請求項２】
エッジ部が面取りされた化合物半導体からなる半導体基板の表面および表面側の前記エッジ部を覆うように、化合物半導体層をエピタキシャル成長させる工程と、
前記半導体基板の表面側の前記エッジ部が露出するように前記化合物半導体層の一部を除去する工程と、
前記半導体基板の表面側の前記エッジ部および前記化合物半導体層の両端部を覆うように保護層を形成する保護層形成工程と
を含む半導体デバイスの製造方法。
【請求項３】
前記保護層は、さらに前記半導体基板の裏面および前記半導体基板の裏面側の前記エッジ部を覆うように形成されることを特徴とする請求項１または請求項２に記載の半導体デバイスの製造方法。
【請求項４】
前記保護層は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３またはＡｌＮのいずれかで形成されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
エッジ部が面取りされた半導体基板と、
少なくとも前記半導体基板の表面側の前記エッジ部を覆うように形成された保護層と
を備えた半導体基板。
【請求項６】
前記保護層は、前記半導体基板の裏面および前記裏面側の前記エッジ部を覆うように形成されたことを特徴とする請求項５に記載の半導体基板。
【請求項７】
前記保護層は、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３またはＡｌＮのいずれかで形成されたことを特徴とする請求項５または請求項６に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスの製造方法およびその製造工程で用いられる半導体基板に関するものである。
【背景技術】
【０００２】
近年、光情報、光通信の発達に伴いレーザーダイオードなどの発光素子、およびフォトダイオードなどの受光素子の生産量が増加している。光情報分野では、例えば、ＧａＡｓ基板上にＡｌＧａＡｓ系半導体をエピタキシャル成長させたＣＤ用レーザ、ＡｌＧａＩｎＰ系半導体をエピタキシャル成長させたＤＶＤ用レーザが生産されている。また、光通信分野ではＩｎＰ基板上にＩｎＧａＡｓＰ系半導体を成長させるＦＰ（Ｆａｂｒｙ-Ｐｅｒｏｔ）レーザ、ＤＦＢ（Ｄｉｓｔｒｉｂｕｔｅｄ  Ｆｅｅｄｂａｃｋ）レーザやＩｎＧａＡｓ系半導体を成長させたＰＤ（Ｐｈｏｔｏｄｉｏｄｅ）、ＡＰＤ（Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏｄｉｏｄｅ）が生産されている。
【０００３】
半導体基板はデバイスプロセスにおいて、基板のハンドリングや生産設備で搬送されることが多いため、基板の端部が欠けたり割れたりすることがある。これを防止するため、従来より、基板のエッジ部に面取り部を形成することが行われている。例えば特許文献１には、ＧａＡｓ基板に所定の面取り部を形成して、鏡面研磨時のひっかき傷や工程移動の際の欠けを防止する技術が記載されている。また、特許文献２には、面取りしたＩｎＰ基板上にエピタキシャル層を成長させた後に、基板外周部を除去することで、基板エッジ部に発生する異常成長部を除去して、割れを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開昭５８−１０３１４４号公報
【特許文献２】特開平１０−３２１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような従来の技術で基板外周部の異常成長部の除去を施しても、基板のハンドリングや生産設備の搬送で基板外周部に欠けやクラックが発生し、割れに至る問題が生じていた。
【０００６】
この発明は、このような問題を解決するためになされたものであり、デバイスプロセスで基板の割れが発生し難い半導体デバイスの製造方法および半導体基板を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係る半導体デバイスの製造方法は、エッジ部が面取りされた半導体基板の少なくとも表面および表面側の前記エッジ部を覆うように保護層を形成する保護層形成工程と、前記半導体基板の表面に形成された前記保護層の一部の領域を除去する工程とを含むことを特徴とするものである。
【０００８】
また、本発明に係る半導体基板は、エッジ部が面取りされた半導体基板と、少なくとも前記半導体基板の表面側の前記エッジ部を覆うように形成された保護層とを備えたことを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、上記の構成により、基板のハンドリングやプロセス時に基板周辺部の欠けやクラックが抑制され、基板の割れが発生し難い半導体デバイスの製造方法を実現できる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施形態１における半導体デバイスの製造方法の工程を示す断面図である。
【図２】この発明の実施形態２における半導体デバイスの製造方法の工程を示す断面図である。
【図３】この発明の実施形態３における半導体デバイスの製造方法の工程を示す断面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は、実施の形態１における半導体デバイスの製造方法の各工程を示す断面図である。
【００１２】
まず、図１（ａ）に示すような、基板周縁のエッジ部が面取りされた半導体基板１を準備する。半導体基板１として例えばＳｉ基板を用いた場合、図１（ｂ）に示すように、保護層２として、半導体基板１の表面およびこの表面側のエッジ部を覆うようにＳｉＯ２膜を５０〜５００ｎｍの厚さで成膜する。保護層２の成膜は、半導体基板１への成膜の回り込みが良好なＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、特に比較的低温度で膜応力の小さいプラズマＣＶＤ法を用いる。
【００１３】
次に、図示しない工程で、半導体基板１の表面側のエッジ部から１〜５ｍｍの領域を残すように、フォトリソグラフィー技術を用いて、保護層２上にレジストパターンを形成する。そして、半導体基板１の表面中央部に設けられたＳｉＯ２膜をドライエッチ、またはＢＨＦで除去すると、図１（ｃ）に示すように、半導体基板１の表面側エッジ部が保護層２によって覆われた半導体基板が完成する。
【００１４】
以降、図示しない工程で、ゲート電極、層間膜、コンタクトホール、配線パターン、電極等の形成を順次実施し、最後に半導体基板１表面の露出部をレジスト等で保護した上で保護膜をエッチング除去して、所望の半導体デバイスを得る。
【００１５】
本実施の形態によれば、エッジ部が面取りされた半導体基板１の表面側のエッジ部を覆うように保護層２を形成したので、半導体基板のハンドリングや生産設備で搬送する際の割れまたは欠けの発生を抑制できる。
【００１６】
実施の形態２．
図２は、実施の形態２における半導体デバイスの製造方法の各工程を示す断面図である。
【００１７】
まず、図２（ａ）に示すような、基板周縁のエッジ部が面取りされた半導体基板１を準備する。そして、半導体基板１として例えばＳｉ基板を用いた場合、半導体基板１の表面および表面側のエッジ部を覆うように、ＳｉＯ２からなる保護層２を５０〜５００ｎｍの厚さでプラズマＣＶＤ法により成膜する。
【００１８】
次いで、半導体基板１の裏面側にも保護層２としてＳｉＯ２膜を５０〜５００ｎｍの厚さで成膜し、図２（ｂ）に示すように半導体基板１の両面および全てのエッジ部を覆うように保護層２を形成する。なお、ＳｉＯ２膜を半導体基板１の両面に同時に成膜する場合には半導体基板１を浮かせた状態で熱ＣＶＤ法を用いるのが好ましい。また、表面と裏面に異なる材料の保護層２を形成してもよい。
【００１９】
次に、図示しない工程で、半導体基板１の表面側のエッジ部から１〜５ｍｍの領域を残すように、フォトリソグラフィー技術を用いて、保護層２上にレジストパターンを形成する。そして、半導体基板１の表面中央部に設けられたＳｉＯ２膜をドライエッチで除去すると、図２（ｃ）に示すような、半導体基板１の裏面と、表面側および裏面側エッジ部が保護層２によって覆われた半導体基板が完成する。
【００２０】
以降、図示しない工程で、ゲート電極、層間膜、コンタクトホール、配線パターン、電極等を順次形成し、最後に半導体基板１表面の露出部をレジスト等で保護した上で保護膜をエッチング除去して、所望の半導体デバイスを得る。
【００２１】
実施の形態２では、実施の形態１とは異なり、半導体基板１の表面および表面側のエッジ部のみならず、半導体基板１裏面および裏面側のエッジ部を覆うよう保護層であるＳｉＯ２を成膜しているため、生産設備での搬送や保持する際に、基板裏面側と冶具との接触で傷が入り難くなる。そのため、基板裏面の接触傷に起因する基板割れの発生率を低減することができる。
【００２２】
実施の形態３．
図３は、実施の形態３における半導体デバイスの製造方法の各工程を示す断面図である。実施の形態３は、実施の形態１，２で示したＳｉ基板を用いたプロセスと異なり、化合物半導体基板を用いた半導体レーザの製造プロセスである。
【００２３】
半導体基板の割れに至る起点は基板外周部に発生するクラックと欠けであるが、化合物半導体基板では、結晶成長時の面方位の依存が大きく、例えば、半導体基板周縁のエッジ部を面取りしたＩｎＰ基板上にＩｎＧａＡｓ層をエピタキシャル成長させると、基板外周部で高速成長する領域があり、異常成長部が形成され、この領域ではクラックが入りやすく割れに至りやすい。
【００２４】
また、外周部の異常成長の除去を施しても、クラック不良とは独立して基板外周部には欠けが発生する。この欠けは、主に、基板外周部は基板のハンドリング時や生産設備での搬送時に発生しており、この欠けを起点にしてプロセス中での更なる接触や外力により割れに至る。また、生産設備での搬送や保持のために、基板裏面側を吸着して固定する場合は、その吸着冶具との接触で基板に傷が入って割れるモードも発生する。
【００２５】
上記のようにクラックと欠けの両方が発生しやすい化合物半導体基板に対しては、以下に示すような工程を経ることで、上記クラックおよび欠けの発生を抑制できる。
【００２６】
化合物半導体基板の場合、例えばレーザダイオードを作製する場合は、図３（ａ）に示すような基板周縁のエッジ部が面取りされたＩｎＰからなるＩＩＩ−Ｖ族化合物半導体基板３上に、図３（ｂ）に示すように、活性層を含むＩＩＩ−Ｖ族化合物半導体層４をエピタキシャル成長させる。ＩＩＩ−Ｖ族化合物半導体層４としてＩｎＧａＡｓＰをエピタキシャル成長させる場合、半導体基板３外周部のエッジ部付近の領域で面方位に依存した異常成長部４ａが形成される。半導体基板３外周のエッジ部の面取りが、円弧状になされており、その半径がＲであるとすると、半導体基板３の外周端縁から距離Ｒに相当する領域で異常成長部４ａが発生する。例えば厚み３５０μｍの２インチのＩｎＰ基板ではＲ＝０．２５ｍｍとなる。
【００２７】
次に、半導体基板３の外周端縁から長さＬ１の領域を開口するようにレジストパターンを形成し、図３（ｃ）に示すように、エピタキシャル成長させた半導体層４をエッチングにより除去する。Ｌ１は例えば、Ｌ１＝Ｒ〜Ｒ＋０．５ｍｍの範囲とすることができる。Ｌ１の下限値は異常成長領域に対応するＲであり、上限値はチップの取れる領域をできるだけ大きくするため、できるだけ小さくすることが望ましいが、転写設備の位置決め精度が±０．２５ｍｍ程度であるので、Ｌ１＝Ｒ＋０．２５±０．２５ｍｍとすれば、異常成長領域の除去が可能である。
【００２８】
次に、ＩＩＩ−Ｖ族化合物半導体層４を含む半導体基板表面に、保護層５としてＳｉＯ２膜を５０〜５００ｎｍの厚さで形成する。より好ましくは、図３（ｄ）に示すように半導体基板３の裏面側にも保護層５としてＳｉＯ２膜を５０〜５００ｎｍ形成する。
【００２９】
次に、図３（ｅ）に示すように、半導体基板３表面側の外周端縁からＩＩＩ−Ｖ族化合物半導体層４の両端部の表面を覆うように、上記外周端縁から距離Ｌ２までレジストパターンを形成し、ドライエッチングにより半導体基板３表面の中央部のＳｉＯ２膜を除去する。Ｌ２は、例えばＬ１＋０．２５ｍｍ〜５ｍｍとする。Ｌ２の下限値は外周からＬ１までのエッチ段差部までの保護および転写設備のマージン分を考慮したものである。Ｌ２の上限値はチップ領域の大きさで決まる。
【００３０】
次に、化合物半導体層を加工するような工程、例えばリッジを形成する工程では、図３（ｆ）に示すように、レジストでストライプパターンを形成し、ＩＩＩ−Ｖ族化合物半導体層４をエッチングする。
【００３１】
そして、図３（ｇ）に示すように、パッシベーション膜７として例えばＳｉＯ２膜を半導体基板の表面側に形成する。
【００３２】
次いで、図３（ｈ）に示すように、リッジトップのみを開口するようにレジストでパターニングし、パッシベーション膜７をエッチングする。
【００３３】
そして、図３（ｉ）に示すように、半導体基板の表面側に電極８を形成する。
【００３４】
次に、外周部の保護層の領域を開口するようにレジストでパターニングし、図３（ｊ）に示すように保護層５の除去を行う。
【００３５】
その後、半導体基板裏面の研削や、電極形成等を順次実施して、所望の半導体デバイスを得る。
【００３６】
このように形成した半導体基板の保護層の効果を検証するため、ＩｎＰ基板とＩｎＰ基板上にＳｉＯ２膜を成膜したサンプルを準備し、サンプル表面に針を当てた後、その断面の評価を行った。５回試験を行った結果、ＩｎＰ基板は針を当てた５回すべてに、針跡と針跡の下にクラックが発生していた。一方、ＩｎＰ基板上にＳｉＯ２膜を成膜したサンプルは５回中、１回も針跡およびクラックが発生しなかった。したがって、ＳｉＯ２膜によって形成された保護層は外部からの接触に対して強く、欠けやクラックの抑制に効果があることがわかった。保護層の材料は、半導体基板よりも硬い材料、すなわち変形に対して強い材料に効果があると考えられる。ＳｉＯ２以外では、比較的成膜の容易なＳｉＮＸ、Ａｌ２Ｏ３、ＡｌＮを用いることが望ましい。
【００３７】
このように、化合物半導体基板は結晶成長時の面方位依存性が大きいため、外周のエッジ部が面取りされた基板を用いた場合に異常成長部が発生しやすい。この異常成長部にはクラックが入りやすく、割れに至りやすい。そこで本実施の形態においては、この異常成長部をエッチングで除去することにより、割れを低減している。また、実施の形態１と同様に基板表面側のエッジ部をＳｉＯ２膜からなる保護層５で覆い、さらには実施の形態２と同様に、基板の裏面および裏面側のエッジ部をＳｉＯ２膜からなる保護層５で覆うことにより、基板のハンドリングや設備の搬送での接触による割れを抑制するとともに、基板裏面側と設備の冶具等の接触で発生する傷を抑制できる。
【００３８】
実施例１〜３では保護層２，５としてＳｉＯ２を用いた場合について説明したが、単位ひずみ当たりの応力値で定義されるヤング率がＳｉＯ２より高い材料、例えばＳｉＮＸ、Ａｌ２Ｏ３、ＡｌＮ等の絶縁膜を用いれば、より変形に対して強いため、半導体基板の割れの抑制に望ましい。さらに、これらの絶縁膜は比較的成膜が容易な材料であり、しかも半導体基板および半導体層より固く傷が入り難い材料であるため、基板割れを抑制できる。
【００３９】
また、実施の形態１〜３は好適な実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板等の他の半導体基板を用いた場合や類似する加工プロセスにおいて適用可能なことは言うまでもない。
【符号の説明】
【００４０】
１  Ｓｉ半導体基板、  ２  保護層、  ３  ＩＩＩ−Ｖ族化合物半導体基板、  ４  ＩＩＩ−Ｖ族化合物半導体層、  ５  保護層、  ６  レジスト、  ７  パッシベーション膜、  ８  電極。
【図１】
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【図２】
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【図３】
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