(57)【要約】      （修正有）【課題】半導体装置への集積化に際して、クランプ電圧と電流能力の双方を幅広く設定することが可能なクランプ回路を提供する。【解決手段】クランプ回路１０は、負荷Ｚの電流経路上に挿入されたパワートランジスタ１１と、ツェナダイオードＤ１を用いてクランプ電圧Ｖ１を設定し、負荷Ｚの一端に現れる電圧Ｖ（＝Ｖ３）がクランプ電圧Ｖ１に維持されるようにパワートランジスタ１１のゲート電圧Ｖ２を生成するバイアス部１２とを半導体装置１に集積化して成る。【選択図】図１
2011035490.tif 000002
【特許請求の範囲】
【請求項１】
負荷の電流経路上に挿入されたパワートランジスタと；
ツェナダイオードを用いてクランプ電圧を設定し、前記負荷の一端に現れる電圧が前記クランプ電圧に維持されるように、前記パワートランジスタのゲート電圧を生成するバイアス部と；
を半導体装置に集積化して成ることを特徴とするクランプ回路。
【請求項２】
前記パワートランジスタは、ソースが前記負荷の一端に接続され、ドレインが接地端に接続されたＰチャネル型電界効果トランジスタであり、
前記バイアス部は、
一端が電源端に接続された第１抵抗と；
カソードが前記第１抵抗の他端に接続され、アノードが接地端に接続された第１ツェナダイオードと；
ドレインが前記電源端に接続され、ソースが前記パワートランジスタのゲートに接続され、ゲートが前記第１ツェナダイオードのカソードに接続されたトランジスタと；
一端が前記トランジスタのソースに接続され、他端が接地端に接続された第２抵抗と；
を有して成ることを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記バイアス部は、
カソードが前記パワートランジスタのソースに接続され、アノードが前記パワートランジスタのゲートに接続された第２ツェナダイオードと；
カソードが前記トランジスタのゲートに接続され、アノードが前記トランジスタのソースに接続された第３ツェナダイオードと；
を有して成ることを特徴とする請求項２に記載のクランプ回路。
【請求項４】
前記バイアス部は、一端が前記パワートランジスタのゲートに接続され、他端が前記トランジスタのソースに接続された第３抵抗を有して成ることを特徴とする請求項２または請求項３に記載のクランプ回路。
【請求項５】
所定の制御信号に基づいて、前記パワートランジスタを介する前記負荷の電流経路と、前記バイアス部の駆動電流経路と、を共に導通／遮断するスイッチ部を有することを特徴とする請求項１〜請求項４のいずれかに記載のクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置への集積化に好適なクランプ回路に関するものである。
【背景技術】
【０００２】
図３は、クランプ回路の第１従来例（ディスクリート構成）を示す図である。第１従来例のクランプ回路は、ツェナダイオード１０１を用いて負荷Ｚの一端に現れる電圧Ｖをツェナ電圧Ｖｚにクランプする。すなわち、スイッチ１０２のオン時には、電圧Ｖがツェナダイオード１０１のツェナ電圧Ｖｚ（例えば１５Ｖ）となり、スイッチ１０２のオフ時には、電圧Ｖが電源電圧ＶＣＣ（例えば５０Ｖ）となる。制御部１０３は、スイッチ１０２のオン／オフ制御を行う。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
第１従来例のクランプ回路では、ディスクリートのツェナダイオード１０１を用いていたが、これを半導体装置に集積化するためには、解決しなければならない課題があった。
【０００６】
図４は、クランプ回路の第２従来例（単純集積化）を示す図である。第２従来例のクランプ回路は、第１従来例のクランプ回路を半導体装置２００に単純に集積化したものであり、負荷Ｚの一端に現れる電圧Ｖは、ツェナダイオード列２０１のツェナ電圧Ｖｚにクランプされる。ツェナダイオード列２０１は、単一の素子ではなく、３つのツェナダイオード２０１ａ、２０１ｂ、２０１ｃ（各々のツェナ電圧は例えば５Ｖ）を直列に接続して成る。このような構成とすることにより、ツェナダイオード列２０１のツェナ電圧Ｖｚを所望値（例えば１５Ｖ＝５Ｖ×３段）まで高めることが可能となる。
【０００７】
ただし、半導体装置２００に集積化されたツェナダイオード列２０１の電流能力は非常に小さく、これに流すことができる電流Ｉはわずか数ｍＡ程度であった（図５を参照）。
【０００８】
もちろん、負荷Ｚとして抵抗素子を用いるアプリケーションであれば、その抵抗値を大きく設計することにより、ツェナダイオード列２０１に流し込む電流Ｉを絞ることができるので、ツェナダイオード列２０１の電流能力を不要に高める必要はない。
【０００９】
しかしながら、例えば、負荷Ｚとして発光ダイオードを用い、これを発光させた上で、その一端に現れる電圧Ｖを所望値にクランプするアプリケーションでは、ツェナダイオード列２０１に比較的大きな電流Ｉ（例えば３０ｍＡ）を流し込まなければならないので、ツェナダイオード列２０１の電流能力を高める必要が生じる。そのためには、専用のプロセスを用いて、各々の電流能力が高められたツェナダイオード２０１ａ、２０１ｂ、２０１ｃを形成しなければならず、半導体装置２００の製造工程が複雑化して、コストアップや生産効率の低下が招かれるという問題があった。
【００１０】
図６は、クランプ回路の第３従来例（オペアンプ使用）を示す図である。第３従来例のクランプ回路は、図４のツェナダイオード列２０１に代えて、パワートランジスタ３０１ａとオペアンプ３０１ｂを有して成り、負荷Ｚの一端に現れる電圧Ｖが所望のクランプ電圧Ｖｚ（例えば１５Ｖ）と一致するように、パワートランジスタ３０１ａのゲート電圧を帰還制御する構成とされている。パワートランジスタ３０１ａの電流能力は、汎用のプロセスを用いて任意に高めることができるので、ツェナダイオード列２０１を用いた第２従来例の課題（電流能力不足）については、これを解消することが可能である。
【００１１】
しかしながら、第３従来例のクランプ回路では、電源電圧ＶＣＣとクランプ電圧Ｖｚとの差が大きい場合には、オペアンプ２０１ｂの入力耐圧を十分に高めておかなければならず、半導体装置３００の大型化を招くという問題があった。
【００１２】
本発明は、上記の問題点に鑑み、半導体装置への集積化に際して、クランプ電圧と電流能力の双方を幅広く設定することが可能なクランプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係るクランプ回路は、負荷の電流経路上に挿入されたパワートランジスタと；ツェナダイオードを用いてクランプ電圧を設定し、前記負荷の一端に現れる電圧が前記クランプ電圧に維持されるように、前記パワートランジスタのゲート電圧を生成するバイアス部と；を半導体装置に集積化して成る構成（第１の構成）とされている。
【００１４】
なお、上記第１の構成から成るクランプ回路において、前記パワートランジスタは、ソースが前記負荷の一端に接続され、ドレインが接地端に接続されたＰチャネル型電界効果トランジスタであり、前記バイアス部は、一端が電源端に接続された第１抵抗と；カソードが前記第１抵抗の他端に接続され、アノードが接地端に接続された第１ツェナダイオードと；ドレインが前記電源端に接続され、ソースが前記パワートランジスタのゲートに接続され、ゲートが前記第１ツェナダイオードのカソードに接続されたトランジスタと；一端が前記トランジスタのソースに接続され、他端が接地端に接続された第２抵抗と；を有して成る構成（第２の構成）にするとよい。
【００１５】
また、上記第２の構成から成るクランプ回路において、前記バイアス部は、カソードが前記パワートランジスタのソースに接続され、アノードが前記パワートランジスタのゲートに接続された第２ツェナダイオードと；カソードが前記トランジスタのゲートに接続され、アノードが前記トランジスタのソースに接続された第３ツェナダイオードと；を有して成る構成（第３の構成）にするとよい。
【００１６】
また、上記第２または第３の構成から成るクランプ回路において、前記バイアス部は、一端が前記パワートランジスタのゲートに接続され、他端が前記トランジスタのソースに接続された第３抵抗を有して成る構成（第４の構成）にするとよい。
【００１７】
また、上記第１〜第４いずれかの構成から成るクランプ回路は、所定の制御信号に基づいて、前記パワートランジスタを介する前記負荷の電流経路と、前記バイアス部の駆動電流経路と、を共に導通／遮断するスイッチ部を有する構成（第５の構成）にするとよい。
【発明の効果】
【００１８】
本発明に係るクランプ回路であれば、半導体装置への集積化に際して、クランプ電圧と電流能力の双方を幅広く設定することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るクランプ回路を集積化した半導体装置の一実施形態を示す図
【図２】電流Ｉと電圧Ｖとの相関図（本発明）
【図３】クランプ回路の第１従来例（ディスクリート構成）を示す図
【図４】クランプ回路の第２従来例（単純集積化）を示す図
【図５】電流Ｉと電圧Ｖとの相関図（従来）
【図６】クランプ回路の第３従来例（オペアンプ使用）を示す図
【発明を実施するための形態】
【００２０】
図１は、本発明に係るクランプ回路を集積化した半導体装置の一実施形態を示す図である。本実施形態の半導体装置１は、クランプ回路１０と、接地ショート回路２０と、制御回路３０と、を集積化して成る。また、半導体装置１は、装置外部との電気的に接続される外部端子Ｔ１、Ｔ２を有して成る。
【００２１】
クランプ回路１０は、負荷Ｚに所定の電流Ｉ（例えば３０ｍＡ）を流しつつ、負荷Ｚの一端に現れる電圧Ｖを所定のクランプ電圧Ｖｚ（例えば１５Ｖ）に維持する回路であり、パワートランジスタ１１と、バイアス部１２と、スイッチ部１３と、を有して成る。
【００２２】
パワートランジスタ１１は、外部電源電圧ＶＣＣ（例えば５０Ｖ）が印加されている外部電源ラインから負荷Ｚを介して電流Ｉが流れ込む電流経路上に挿入されたＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタである。
【００２３】
バイアス部１２は、ツェナダイオード列Ｄ１を用いてクランプ電圧Ｖｚを設定し、負荷Ｚの一端に現れる電圧Ｖがクランプ電圧Ｖｚに維持されるように、パワートランジスタ１１のゲート電圧を生成する回路部であり、ツェナダイオード列Ｄ１と、ツェナダイオードＤ２及びＤ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、抵抗Ｒ１〜Ｒ３と、を有して成る。
【００２４】
スイッチ部１３は、制御回路３０からの内部制御信号Ｓ１に基づいて、パワートランジスタ１１を介する負荷Ｚの電流経路と、バイアス部１２の駆動電流経路と、を共に同期させて導通／遮断する回路部であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２〜Ｎ４を有して成る。
【００２５】
接地ショート回路２０は、制御回路３０からの内部制御信号Ｓ２に基づいて、負荷Ｚの一端が接続される外部端子Ｔ１と接地端との間を導通／遮断するＮチャネル型ＭＯＳ電界効果トランジスタである。
【００２６】
制御回路３０は、外部端子Ｔ２から入力される外部制御信号Ｓ０に基づいて、内部制御信号Ｓ１及びＳ２を生成する回路である。内部制御信号Ｓ１がハイレベルとされ、内部制御信号Ｓ２がローレベルとされた場合、負荷Ｚの一端に現れる電圧Ｖは、クランプ回路１０によって設定されるクランプ電圧Ｖｚに維持される。一方、内部制御信号Ｓ１がローレベルとされ、内部制御信号Ｓ２がハイレベルとされた場合、負荷Ｚの一端に現れる電圧Ｖは、接地ショート回路２０を介して接地電圧ＧＮＤまで引き下げられる。また、内部制御信号Ｓ１、Ｓ２がいずれもローレベルとされた場合、負荷Ｚの一端に現れる電圧Ｖは、外部電源電圧ＶＣＣまで引き上げられる。なお、制御信号Ｓ１、Ｓ２がいずれもハイレベルとされることは禁止されている。
【００２７】
次に、クランプ回路１０を形成する各素子間の接続関係について説明する。
【００２８】
パワートランジスタ１１のソースとバックゲートは、いずれも外部端子Ｔ１に接続されている。パワートランジスタ１１のドレインは、トランジスタＮ４のドレインに接続されている。抵抗Ｒ１の一端は、内部電源電圧ＶＤＤの印加端に接続されている。抵抗Ｒ１の他端は、ツェナダイオード列Ｄ１のカソードに接続されている。トランジスタＮ１のドレインは、内部電源電圧ＶＤＤの印加端に接続されている。トランジスタＮ１のゲートは、ツェナダイオード列Ｄ１のカソードに接続されている。抵抗Ｒ２と抵抗Ｒ３の各一端は、いずれもトランジスタＮ１のソースに接続されている。抵抗Ｒ３の他端は、パワートランジスタ１１のゲートに接続されている。ツェナダイオードＤ２のカソードは、パワートランジスタ１１のソースに接続されている。ツェナダイオードＤ２のアノードは、パワートランジスタ１１のゲートに接続されている。ツェナダイオードＤ３のカソードは、トランジスタＮ１のゲートに接続されている。ツェナダイオードＤ３のアノードは、トランジスタＮ１のソースに接続されている。トランジスタＮ２のドレインは、ツェナダイオード列Ｄ１のアノードに接続されている。トランジスタＮ３のドレインは、抵抗Ｒ２の他端に接続されている。トランジスタＮ４のドレインは、パワートランジスタ１１のドレインに接続されている。トランジスタＮ２〜Ｎ４のソースとバックゲートは、いずれも接地端に接続されている。トランジスタＮ２〜Ｎ４のゲートは、いずれも制御回路３０から内部制御信号Ｓ１が出力される信号ラインに接続されている。
【００２９】
なお、ツェナダイオード列Ｄ１は単一素子ではなく、３つのツェナダイオードＤ１ａ、Ｄ１ｂ、Ｄ１ｃ（各々のツェナ電圧は例えば５Ｖ）を直列に接続して成る。このような構成とすることにより、ツェナダイオード列Ｄ１のツェナ電圧Ｖｚを所望値（例えば１５Ｖ＝５Ｖ×３段）まで高めることが可能となる。ただし、ツェナダイオード列Ｄ１を形成する素子の直列段数は任意であり、単一のツェナダイオードを用いても構わない。
【００３０】
次に、上記構成から成るクランプ回路１０の動作について詳細に説明する。
【００３１】
制御回路３０から入力される内部制御信号Ｓ１がハイレベルとされ、スイッチ部１３を形成するトランジスタＮ２〜Ｎ４がいずれもオンされると、内部電源電圧ＶＤＤの印加端から抵抗Ｒ１を介してツェナダイオード列Ｄ１に電流が流し込まれる。このとき、ツェナダイオード列Ｄ１のカソードに現れる電圧Ｖ１は、ツェナダイオード列Ｄ１のツェナ電圧Ｖｚとなる。なお、ツェナダイオード列Ｄ１に流れる電流は、抵抗Ｒ１を介して十分小さい電流値（数ｍＡ）に絞られているので、ツェナダイオード列Ｄ１の電流能力を不要に高める必要はない。また、ツェナダイオード列Ｄ１に流れる電流を小さく絞ることにより、バイアス部１２の消費電流を小さく抑えることも可能となる。
【００３２】
ツェナダイオード列Ｄ１のカソードから引き出される電圧Ｖ１がトランジスタＮ１のゲートに印加されると、トランジスタＮ１のソースには、電圧Ｖ１よりトランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ）だけ低い電圧Ｖ２（＝Ｖ１−Ｖｔｈ（Ｎ））が現れる。なお、トランジスタＮ１に流れる電流は、抵抗Ｒ２を介して十分小さい電流値（数ｍＡ）に絞られているので、バイアス部１２の消費電流を小さく抑えることが可能となる。
【００３３】
トランジスタＮ１のソースに現れる電圧Ｖ２が抵抗Ｒ３を介してパワートランジスタ１１のゲートに印加されると、パワートランジスタＮ１のソースには、電圧Ｖ２よりもパワートランジスタ１１のオンスレッショルド電圧Ｖｔｈ（Ｐ）だけ高い電圧Ｖ３（＝Ｖ２＋Ｖｔｈ（Ｐ）＝Ｖ１−Ｖｔｈ（Ｎ）＋Ｖｔｈ（Ｐ））が現れる。
【００３４】
従って、トランジスタＮ１のオンスレッショルド電圧Ｖｔｈ（Ｎ）とパワートランジスタ１１のオンスレッショルド電圧Ｖｔｈ（Ｐ）とが一致するように、トランジスタＮ１とパワートランジスタ１１を作り込んでおくことにより、電圧Ｖ３を電圧Ｖ１と一致させることができるので、ツェナダイオード列Ｄ１を用いて負荷Ｚの一端に現れる電圧Ｖのクランプ値を任意に設定することが可能となる。
【００３５】
また、負荷Ｚの電流経路上に挿入されたパワートランジスタ１１の電流能力は、汎用のプロセスを用いてその素子サイズを適宜調整することにより、任意に高めることができるので、負荷Ｚの電流経路上にツェナダイオードを挿入していた従来構成（先出の図４を参照）と異なり、負荷Ｚに大きな電流Ｉ（例えば３０ｍＡ）を流すことが可能となる。従って、本実施形態の半導体装置１であれば、例えば、負荷Ｚとして発光ダイオードを用い、これを発光させた上で、その一端に現れる電圧Ｖを所望値にクランプするアプリケーションへの適用も可能となる。
【００３６】
図２は、電流Ｉと電圧Ｖとの相関図である。なお、図中の実線は本発明の特性を示しており、破線は従来構成の特性を示している。
【００３７】
上記で説明したように、本実施形態のクランプ回路１０であれば、バイアス部１２を形成するツェナダイオード列Ｄ１の直列段数に応じて電圧Ｖのクランプ値を決定し、パワートランジスタ１１の素子サイズに応じて電流Ｉの電流能力を決定することができるので、半導体装置１への集積化に際して、クランプ電圧と電流能力の双方を幅広く設定することが可能となる。
【００３８】
また、本実施形態のクランプ回路１０は、パワートランジスタ１１及びトランジスタＮ１を耐圧破壊から保護するためのクランプ素子として、ツェナダイオードＤ２及びＤ３を有して成る。例えば、外部電源電圧ＶＣＣが５０Ｖ、クランプ電圧Ｖｚが１５Ｖである場合に、ツェナダイオードＤ２を設けていなければ、パワートランジスタ１１のゲート・ソース間には３５Ｖの電圧差が生じて、パワートランジスタ１１が耐圧破壊を生じるおそれがある。一方、ツェナダイオードＤ２を設けた本実施形態のクランプ回路１０であれば、パワートランジスタ１１のゲート・ソース間電圧は、ツェナダイオードＤ２のツェナ電圧（例えば５Ｖ）にクランプされるので、パワートランジスタ１１の耐圧破壊を防止することが可能となる。また、パワートランジスタ１１のゲート・ソース間電圧を５Ｖに維持すると、パワートランジスタ１１のゲート電圧が上昇して、トランジスタＮ１のゲート・ソース間電圧が大きくなるため、ツェナダイオードＤ３を設けていなければ、トランジスタＮ１が耐圧破壊を生じるおそれがある。一方、ツェナダイオードＤ３を設けた本実施形態のクランプ回路１０であれば、パワートランジスタＮ１のゲート・ソース間電圧は、ツェナダイオードＤ３のツェナ電圧（例えば５Ｖ）にクランプされるので、パワートランジスタＮ１の耐圧破壊を防止することが可能となる。
【００３９】
このように、本実施形態のクランプ回路１０であれば、外部電源電圧ＶＣＣとクランプ電圧Ｖｚとの差が大きい場合であっても、耐圧破壊防止対策としては、わずか数点の素子を追加するだけで足りるため、オペアンプを用いた従来構成（先出の図６を参照）と異なり、半導体装置１の大型化を招かずに済む。
【００４０】
また、本実施形態のクランプ回路１０は、制御回路３０からの内部制御信号Ｓ１に基づいて、パワートランジスタ１１を介する負荷Ｚの電流経路と、バイアス部１２の駆動電流経路と、を共に同期させて導通／遮断するスイッチ部１３を有して成る。このような構成であれば、制御回路３０から入力される内部制御信号Ｓ１をローレベルとし、スイッチ部１３を形成するトランジスタＮ２〜Ｎ４をいずれもオフすることにより、外部端子Ｔ１からクランプ回路１０を介した電流経路を全て遮断することが可能となるので、クランプ回路１０の非動作時には、クランプ回路１０の消費電流をゼロとすることができる。また、クランプ回路１０の非動作時において、外部端子Ｔ１に意図しない電圧変動が生じることを防止することも可能となる。
【００４１】
また、本実施形態のクランプ回路１０は、トランジスタＮ１のソースとパワートランジスタ１１のゲートとの間に抵抗Ｒ３を有して成る。このような構成とすることにより、接地ショート回路２０を介して、負荷Ｚの一端に現れる電圧Ｖが接地電圧ＧＮＤに引き下げられている場合でも、内部電源電圧ＶＤＤの印加端からトランジスタＮ１とツェナダイオードＤ２を介して流れる電流を小さく抑えることができるので、不要な電力の浪費を極力抑えることが可能となる。
【００４２】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００４３】
本発明は、クランプ回路の集積化に際して利用可能な技術であり、電圧クランプが必要な全てのアプリケーション（特に、負荷に流れる電流が比較的大きいアプリケーション）に適用可能な技術である。
【符号の説明】
【００４４】
１    半導体装置
１０    クランプ回路
１１    パワートランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
１２    バイアス部
１３    スイッチ部
２０    接地ショート回路（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
３０    制御回路
Ｎ１〜Ｎ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｄ１（Ｄ１ａ、Ｄ１ｂ、Ｄ１ｃ）    ツェナダイオード列
Ｄ２、Ｄ３    ツェナダイオード
Ｒ１、Ｒ２、Ｒ３    抵抗
Ｔ１、Ｔ２    外部端子
Ｚ    負荷
【図１】
2011035490.tif 000003
【図２】
2011035490.tif 000004
【図３】
2011035490.tif 000005
【図４】
2011035490.tif 000006
【図５】
2011035490.tif 000007
【図６】
2011035490.tif 000008