(57)【要約】【課題】１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越える画像信号をビットレート１０．６９２Ｇｂｐｓ以上でシリアル伝送する。【解決手段】本発明は、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ−１２０Ｐ信号がＵＨＤＴＶ１で規定されるクラスイメージである場合に適用される。このとき、各フレームの同一ライン上で隣り合う２つの画素サンプルを間引く。そして、各フレームの奇数ライン上の各画素サンプルを交互に第１のサブイメージと第２のサブイメージに間引く。また、各フレームの偶数ライン上の各画素サンプルを交互に第３のサブイメージと第４のサブイメージに間引く。次に、第１〜第４のサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインタレース信号とし、フィールド毎に間引いた後、ワード毎に間引いて、モードＤのＨＤ−ＳＤＩのアクティブ期間にマッピングし、出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引いて、第１〜第４のサブイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に前記第１のサブイメージと前記第２のサブイメージに間引き、各フレームの偶数ライン上の各画素サンプルを交互に前記第３のサブイメージと前記第４のサブイメージに間引く２画素間引き制御部と、
前記２画素間引き制御部によってマッピングされた前記第１〜第４のサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインタレース信号とするライン間引き制御部と、
前記一ラインおきに間引かれた画素サンプルをフィールド毎に間引くフィールド間引き制御部と、
前記フィールド毎に間引かれた前記画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩのアクティブ期間にマッピングするワード間引き制御部と、
前記ＨＤ−ＳＤＩを出力する読出し制御部と、を備える
信号送信装置。
【請求項２】
前記フィールド間引き制御部は、フレームレートを前記画像信号の１／２とする２個のチャンネルに、それぞれ前記画像信号の奇数フィールド及び偶数フィールドを交互に間引いた画素サンプルを貼り付ける
請求項１記載の信号送信装置。
【請求項３】
前記フィールド間引き制御部は、フレームレートを前記画像信号の１／２とする第１及びチャンネルのうち、第１のチャンネル１には、前記画像信号の奇数フィールドに含まれる前記画素サンプルをマッピングし、第２のチャンネルには、前記画像信号の偶数フィールドに含まれる前記画素サンプルをマッピングする
請求項１記載の信号送信装置。
【請求項４】
ＵＨＤＴＶ２の７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージが入力する場合に、前記ＵＨＤＴＶ２で規定されるクラスイメージから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引いて、ＵＨＤＴＶ１で規定される第１〜第４のクラスイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に間引いて前記第１のクラスイメージと前記第２のクラスイメージにマッピングし、各フレームの偶数ライン上の各画素サンプルを交互に間引いて前記第３のクラスイメージと前記第４のクラスイメージにマッピングする第２の２画素間引き制御部を備え、
前記２画素間引き制御部は、前記第１〜第４のクラスイメージから抽出した画素サンプルをそれぞれ前記第１〜第４のサブイメージにマッピングする
請求項２又は３記載の信号送信装置。
【請求項５】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引いて、第１〜第４のサブイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に前記第１のサブイメージと前記第２のサブイメージに間引き、各フレームの偶数ライン上の各画素サンプルを交互に前記第３のサブイメージと前記第４のサブイメージに間引くステップと、
マッピングされた前記第１〜第４のサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインタレース信号とするステップと、
前記一ラインおきに間引かれた画素サンプルをフィールド毎に間引くステップと、
前記フィールド毎に間引かれた前記画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩのアクティブ期間にマッピングするステップと、
前記ＨＤ−ＳＤＩを出力するステップと、を有する
信号送信方法。
【請求項６】
ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩを記憶部に保存する書込み制御部と、
前記記憶部から読み出した前記ＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルをワード毎に多重するワード多重制御部と、
前記ワード毎に多重された前記画素サンプルをフィールド毎に多重するフィールド多重制御部と、
前記フィールド毎に多重された前記画素サンプルを、ライン毎に第１〜第４のサブイメージに多重してプログレッシブ信号とするライン多重制御部と、
前記第１のサブイメージと前記第２のサブイメージから２画素ずつ抽出した前記画素サンプルを、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である画像信号がＵＨＤＴＶ１で規定されるクラスイメージにおける奇数ライン上に隣り合わせて多重し、前記第３のサブイメージと前記第４のサブイメージから２画素ずつ抽出した前記画素サンプルを、前記フレームにおける偶数ライン上に隣り合わせて多重する２画素多重制御部と、を備える
信号受信装置。
【請求項７】
前記フィールド多重制御部は、前記ワード多重制御部によって前記画素サンプルが多重されたフレームレートを前記ＨＤ−ＳＤＩの２倍とする第１及び第２のチャンネルのうち、前記第１及び第２のチャンネルに含まれる奇数フィールドの前記画素サンプルを、フレームレートを前記ＨＤ−ＳＤＩの２倍とする１個のチャンネルの奇数フィールドに交互に多重し、前記第１及び第２のチャンネルに含まれる偶数フィールドの前記画素サンプルを、フレームレートを前記ＨＤ−ＳＤＩの２倍とする１個のチャンネルの偶数フィールドに交互に多重する
請求項６記載の信号受信装置。
【請求項８】
前記フィールド多重制御部は、前記ワード多重制御部によって前記画素サンプルが多重されたフレームレートを前記ＨＤ−ＳＤＩの２倍とする第１及びチャンネルのうち、前記第１のチャンネルに含まれる前記画素サンプルを、フレームレートを前記ＨＤ−ＳＤＩの２倍とする１個のチャンネルの奇数フィールドに多重し、前記第２のチャンネルに含まれる前記画素サンプルを、フレームレートを前記ＨＤ−ＳＤＩの２倍とする１個のチャンネルの偶数フィールドに多重する
請求項６記載の信号受信装置。
【請求項９】
前記ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である画像信号に規定される第１〜第４のクラスイメージから抽出した画素サンプルのうち、前記第１のクラスイメージと前記第２のクラスイメージから２画素ずつ抽出した前記画素サンプルを、ＵＨＤＴＶ２の７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージにおける奇数ライン上に隣り合わせて多重し、前記第３のクラスイメージと前記第４のクラスイメージから２画素ずつ抽出した前記画素サンプルを、前記ＵＨＤＴＶ２のクラスイメージにおける偶数ライン上に隣り合わせて多重する第２の２画素多重制御部を備える
請求項７又は８記載の信号受信装置。
【請求項１０】
ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩを記憶部に保存するステップと、
前記記憶部から読み出した前記ＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルをワード毎に多重するステップと、
前記ワード毎に多重された前記画素サンプルをフィールド毎に多重するステップと、
前記フィールド毎に多重された前記画素サンプルを、ライン毎に第１〜第４のサブイメージに多重してプログレッシブ信号とするステップと、
前記第１のサブイメージと前記第２のサブイメージから２画素ずつ抽出した前記画素サンプルを、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である画像信号がＵＨＤＴＶ１で規定されるクラスイメージにおける奇数ライン上に隣り合わせて多重し、前記第３のサブイメージと前記第４のサブイメージから２画素ずつ抽出した前記画素サンプルを、前記フレームにおける偶数ライン上に隣り合わせて多重するステップと、を有する
信号受信方法。
【請求項１１】
１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引いて、第１〜第４のサブイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に前記第１のサブイメージと前記第２のサブイメージに間引き、各フレームの偶数ライン上の各画素サンプルを交互に前記第３のサブイメージと前記第４のサブイメージに間引く２画素間引き制御部と、
前記２画素間引き制御部によってマッピングされた前記第１〜第４のサブイメージのそれぞれの一ラインおきに前記画素サンプルを間引いてインタレース信号とするライン間引き制御部と、
前記一ラインおきに間引かれた画素サンプルをフィールド毎に間引くフィールド間引き制御部と、
前記フィールド毎に間引かれた前記画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩのアクティブ期間にマッピングするワード間引き制御部と、
前記ＨＤ−ＳＤＩを出力する読出し制御部と、を有する信号送信装置と、
ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩを記憶部に保存する書込み制御部と、
前記記憶部から読み出した前記ＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルをワード毎に多重するワード多重制御部と、
前記ワード毎に多重された前記画素サンプルをフィールド毎に多重するフィールド多重制御部と、
前記フィールド毎に多重された前記画素サンプルを、ライン毎に第１〜第４のサブイメージに多重してプログレッシブ信号とするライン多重制御部と、
前記第１のサブイメージと前記第２のサブイメージから２画素ずつ抽出した前記画素サンプルを、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージにおける奇数ライン上に隣り合わせて多重し、前記第３のサブイメージと前記第４のサブイメージから２画素ずつ抽出した前記画素サンプルを、前記フレームにおける偶数ライン上に隣り合わせて多重する２画素多重制御部と、を有する信号受信装置と、を備える
信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定された画素数を越える画像信号をシリアル伝送する場合に適用して好適な送信装置、送信方法、受信装置、受信方法及び信号伝送システムに関する。
【背景技術】
【０００２】
従来、現行の１フレームが１９２０サンプル×１０８０ラインの画像信号（映像信号）であるＨＤ（High Definition）信号を超える、超高精細映像信号の受像システムや撮像システムの開発が進んでいる。例えば、現行ＨＤの４倍、１６倍もの画素数を持つ次世代の放送方式であるＵＨＤＴＶ（Ultra High Definition TV）規格が、国際協会によって標準化が行われている。この国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）がある。
ＩＴＵやＳＭＰＴＥに提案されている映像規格は、１９２０サンプル×１０８０ラインの２倍、４倍のサンプル数、ライン数を持つ３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの映像信号に関するものである。このうち、ＩＴＵで標準化されているものはＬＳＤＩ（Large screen digital imagery）と呼ばれ、ＳＭＰＴＥに提案しているＵＨＤＴＶと呼ばれる。ＵＨＤＴＶに関しては次表１の信号が規定されている。
【０００３】
【表１】
2011176635.tif 000003
【０００４】
そして、３８４０×２１６０／６０Ｐを目指した製品開発に際して、初期の製品は３８４０×２１６０／２４Ｐ，２５Ｐ，３０Ｐに対応する映像機器が想定される。加えて、様々な４ｋ画像を利用可能なアプリケーションを探ることで、３０Ｐ以外の２４Ｐなどのフレームレートに対応した製品を市場に供給することが求められている。
【０００５】
これらのインタフェースとして、モードＤとして知られる伝送規格がＳＭＰＴＥ４３５−２に追加され、ＳＭＰＴＥ４３５−２−２００９として標準化が完了した。この方式をベースに、ＵＨＤＴＶ規格では、３８４０×２１６０／６０Ｐは１０Ｇｂｐｓの信号を２ｃｈで伝送し、７６８０／６０Ｐは１０Ｇｂｐｓの信号を８ｃｈで伝送する方式がＳＭＰＴＥ２０３６−３としてＳＭＰＴＥに提案されている。
【０００６】
図１６は、モードＤの説明図である。
モードＤは、８チャンネル（ＣＨ１〜ＣＨ８）のＨＤ−ＳＤＩを多重化する方式である。
モードＤでは、１０．６９２Ｇｂｐｓストリームの映像データ領域と水平補助データスペースのそれぞれにデータが多重される。このとき、ＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが４０ビット抽出され、スクランブルされて４０ビットのデータに変換される。一方、ＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８のＨＤ−ＳＤＩの映像／ＥＡＶ／ＳＡＶデータが３２ビット抽出され、８Ｂ／１０Ｂ変換によって、４０ビットのデータとされる。各データは足し合わされ、８０ビットのデータとされる。このエンコードされた８ワード（８０ビット）のデータが１０．６９２Ｇｂｐｓストリームの映像データ領域に多重される。
【０００７】
このとき、８０ビットのデータブロックのうち、前半の４０ビットのデータブロックには、偶数チャンネルの８Ｂ／１０Ｂ変換された４０ビットのデータブロックが割り当てられる。そして、後半の４０ビットのデータブロックには、奇数チャンネルのスクランブルされた４０ビットのデータブロックが割り当てられる。このため、１つのデータブロックには、例えば、ＣＨ２，ＣＨ１の順にデータブロックが多重される。このように順番を入れ替えている理由は、使用するモードを識別するためのコンテンツＩＤが、８Ｂ／１０Ｂ変換された偶数チャンネルの４０ビットのデータブロックに含まれるためである。
【０００８】
一方、ＣＨ１のＨＤ−ＳＤＩの水平補助データスペースは、８Ｂ／１０Ｂ変換されて、５０ビットのデータブロックにエンコードされる。そして、１０．６９２Ｇｂｐｓストリームの水平補助データスペースに多重される。ただし、ＣＨ２〜ＣＨ８のＨＤ−ＳＤＩの水平補助データスペースは伝送されない。
【０００９】
また、特許文献１には、４ｋ×２ｋ信号（４ｋサンプル×２ｋラインの超高解像度信号）の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ＳＭＰＴＥやＩＴＵで３８４０サンプル×２１６０ラインや７６８０サンプル×４３２０ラインの６０Ｐまでの映像信号規格やインタフェース規格は標準化されつつある。しかし、１２０Ｐに対応できる信号のインタフェースについて議論されたり、標準化がなされたりしていない。
【００１２】
本発明はこのような状況に鑑みて成されたものであり、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越える画像信号をビットレート１０．６９２Ｇｂｐｓ以上でシリアル伝送することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１で規定されるクラスイメージである場合に、適用される。このとき、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号であるクラスイメージから画素サンプルを抽出する。
そして、同一ライン上で隣り合う２つの画素サンプルを間引いて、第１〜第４のサブイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に第１のサブイメージと第２のサブイメージに間引く。また、各フレームの偶数ライン上の各画素サンプルを交互に第３のサブイメージと第４のサブイメージに間引く。
次に、マッピングされた第１〜第４のサブイメージのそれぞれの一ラインおきに画素サンプルを間引いてインタレース信号とし、一ラインおきに間引かれた画素サンプルをフィールド毎に間引く。
次に、フィールド毎に間引かれた画素サンプルをワード毎に間引いて、ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩのアクティブ期間にマッピングし、ＨＤ−ＳＤＩを出力するものである。
【００１４】
また、本発明は、ＳＭＰＴＥ４３５−２に規定されるモードＤのＨＤ−ＳＤＩを記憶部に保存し、記憶部から読み出したＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルをワード毎に多重する。
次に、ワード毎に多重された画素サンプルをフィールド毎に多重してプログレッシブ信号とする。
次に、フィールド毎に多重された画素サンプルを、一ライン毎に第１〜第４のサブイメージに多重する。
次に、第１のサブイメージと第２のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１で規定されるクラスイメージにおける奇数ライン上に隣り合わせて多重する。このクラスイメージは、ＵＨＤＴＶ１の３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である画像信号である。
そして、第３のサブイメージと第４のサブイメージから２画素ずつ抽出した画素サンプルを、フレームにおける偶数ライン上に隣り合わせて多重するものである。
【００１５】
本発明は、入力した信号に対して、２画素間引き、ライン間引き、フィールド間引き、及びワード間引きを行い、モードＤのＨＤ−ＳＤＩのアクティブ期間に画素サンプルを多重した信号を送信する。一方、受信した信号に対して、ＨＤ−ＳＤＩのアクティブ期間から画素サンプルを抽出し、ワード多重、フィールド多重、ライン多重、及び２画素多重を行って、信号を再生する。
【発明の効果】
【００１６】
本発明によれば、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を伝送する場合に、各種の間引き処理を行って、モードＤのＨＤ−ＳＤＩのアクティブ期間に画素サンプルをマッピングする。また、ＨＤ−ＳＤＩのアクティブ期間から画素サンプルを抽出し、各種の多重処理を行って、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を再生する。このため、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を越える画像信号を送受信することができる。また、新たな伝送線を設けることなく、従来用いられていた伝送線を利用できるので利便性が向上するという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係るテレビジョン放送局用のカメラ伝送システムの全体構成を示す図である。
【図２】本発明の第１の実施の形態に係る放送用カメラの回路構成のうち、信号送信装置の内部構成例を示すブロック図である。
【図３】本発明の第１の実施の形態に係るマッピング部の内部構成例を示すブロック図である。
【図４】２４Ｐの場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例を示す説明図である。
【図５】ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【図６】本発明の第１の実施の形態に係るマッピング部が画素サンプルをマッピングする処理イメージを示す説明図である。
【図７】本発明の第１の実施の形態に係る画素サンプルを２画素ずつ間引いてサブイメージにマッピングする処理例を示す説明図である。
【図８】本発明の第１の実施の形態に係る画素サンプルがマッピングされた第１〜第４のサブイメージをライン間引きする例を示す説明図である。
【図９】本発明の第１の実施の形態に係るライン間引きされた画素サンプルをフィールド間引きする例を示す説明図である。
【図１０】本発明の第１の実施の形態に係る画素サンプルがマッピングされた第１〜第４のサブイメージを、ＳＭＰＴＥ３７２Ｍの規定に従ってリンクＡ又はリンクＢに分割してマッピングする例を示す説明図である。
【図１１】本発明の第１の実施の形態に係るＣＣＵの回路構成のうち、信号受信装置の内部構成例を示すブロック図である。
【図１２】本発明の第１の実施の形態に係る再生部の内部構成例を示すブロック図である。
【図１３】本発明の第２の実施の形態に係るマッピング部が画素サンプルをマッピングする処理イメージを示す説明図である。
【図１４】本発明の第２の実施の形態に係るマッピング部の内部構成例を示すブロック図である。
【図１５】本発明の第２の実施の形態に係る再生部の内部構成例を示すブロック図である。
【図１６】モードＤの例を示す図である。
【発明を実施するための形態】
【００１８】
以下、発明を実施するための最良の形態（以下実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（画素サンプルのマッピング制御：３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビットの例）
２．第２の実施の形態（ＵＨＤＴＶ２  ７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビットの例）
【００１９】
＜１．第１の実施の形態＞
［３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビットの例］
【００２０】
以下、本発明の第１の実施形態について、図１〜図１２を参照して説明する。
ここでは、３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。以下の記載において、１００Ｐ，１１９．８８Ｐ，１２０Ｐを、「１００Ｐ−１２０Ｐ」と略記する場合がある。また、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、「３８４０×２１６０／１００Ｐ−１２０Ｐ信号」と略記する場合がある。
【００２１】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム１０の全体構成を示す図である。この信号伝送システム１０は、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。放送用カメラ１は、シリアル・デジタル信号を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、放送用カメラ１とＣＣＵ２を組み合わせた伝送システム１０は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。
【００２２】
放送用カメラ１は、同一構成のものである。そして、放送用カメラ１は、４ｋ×２ｋ信号として、デジタルシネマ用の３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＣＣＵ２に送信する信号送信装置として機能するカメラである。以下、４ｋサンプル×２ｋラインの超高解像度信号を、「４ｋ×２ｋ信号」と呼ぶ。
【００２３】
ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。
【００２４】
＜ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術＞
ここで、ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術について説明する。
複数の波長の光を１本の光ファイバーに多重して伝送する方法をＷＤＭ（Wavelength Division Multiplexing）と言う。ＷＤＭは波長間隔に応じて大まかに以下の３つの方式に分けられる。
【００２５】
（１）２波長多重方式
１．３μｍ、１．５５μｍといった離れた波長を、２波〜３波程度多重して１本の光ファイバーで伝送する方式である。
【００２６】
（２）ＤＷＤＭ（Dense Wavelength Division Multiplexing）方式
特に１．５５μｍ帯において光の周波数で２５ＧＨｚ、５０ＧＨｚ、１００ＧＨｚ、２００Ｇｈｚ..、波長で約０．２ｎｍ、０．４ｎｍ、０．８ｎｍ..間隔で高密度に光を多重して伝送する方法をＤＷＤＭと言う。ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication standardization sector）にて中心波長他の標準化が行われた。ＤＷＤＭは波長間隔が１００ＧＨｚと狭いために数十〜百と多重数を多く取ることが出来、超大容量の通信が可能である。しかし、発振波長幅が波長間隔１００ＧＨｚより十分狭いことが必要であるとともに中心波長がＩＴＵ−Ｔ規格に一致するよう半導体レーザを温度制御する必要があるため、デバイスが高価であり、システムの消費電力が大きくなる。
【００２７】
（３）ＣＷＤＭ（Coarse Wavelength Division Multiplexing）方式
一方で近年ＣＷＤＭと呼ばれる、波長間隔を１０ｎｍ〜２０ｎｍとＤＷＤＭより一桁以上広く取った波長多重技術が注目されるようになってきた。波長間隔が比較的広いために半導体レーザの発振波長幅がＤＷＤＭほど狭帯域である必要が無く、また半導体レーザを温度制御する必要も無いので、システムを低価格、低消費電力化することが可能である。ＤＷＤＭほどの大容量が必要でないシステムに有効である。中心波長例については、現在のところ４ｃｈ構成で以下のものが一般的である。例えば、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、８ｃｈ構成で１．４７１μｍ、１．４９１μｍ、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、１．５９１μｍ、１．６１１μｍがある。
【００２８】
本例で用いる、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される信号のフレームレートの倍の信号である。このＳ２０３６−１で規定される信号は、３８４０×２１６０／５０Ｐ，５９．９４Ｐ，６０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である。そして、禁止コードなどディジタル信号形式はＳ２０３６−１で規定される従来の信号と同じであるとする。以下、５０Ｐ，５９．９４Ｐ，６０Ｐを「５０Ｐ−６０Ｐ」と略記する場合がある。
【００２９】
図２は、放送用カメラ１の回路構成のうち、本実施の形態に関連する信号送信装置を示すブロック図である。放送用カメラ１内の撮像部及び映像信号処理部（図示略）によって生成された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号が、マッピング部１１に送られる。
【００３０】
３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、ワード長が１２ビットずつのＧデータ系列，Ｂデータ系列，Ｒデータ系列の同期を取って並列配置した、３６ビット幅の信号である。１フレーム期間は１／１００、１／１１９．８８、１／１２０秒であり、１フレーム期間内に２１６０の有効ライン期間が含まれている。１フレームの画素数は、ＨＤ−ＳＤＩフォーマットで規定された画素数を越える画像信号である。そして、画像信号に同期してオーディオ信号が入力される。
【００３１】
各有効ライン期間には、タイミング基準信号ＥＡＶ（End of Active Video）、ライン番号ＬＮ、誤り検出符号ＣＲＣ、水平補助データスペース（補助データ／未定義ワードデータの区間）が配置される。また、各有効ライン期間には、タイミング基準信号ＳＡＶ（Start of Active Video）、映像データの区間であるアクティブラインが配置される。アクティブラインのサンプル数は４０９６であり、Ｇデータ系列，Ｂデータ系列，Ｒデータ系列のアクティブラインには、それぞれＧ，Ｂ，Ｒの映像データが配置される。
【００３２】
そして、マッピング部１１は３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、ＨＤ−ＳＤＩフォーマットで規定された３２チャンネルの伝送ストリームにマッピングする。
【００３３】
図３は、マッピング部１１の内部構成例を示す。
マッピング部１１は、各部にクロックを供給するクロック供給回路２０と、３８４０×２１６０／１００Ｐ−１２０Ｐの映像信号を記憶するＲＡＭ２２を備える。また、マッピング部１１は、ＲＡＭ２２から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する２画素間引き制御部２１と、２画素間引きされた画素サンプルを保存するＲＡＭ２３−１〜２３−４と、を備える。
【００３４】
また、マッピング部１１は、ＲＡＭ２３−１〜２３−４から読出したデータをライン間引きするライン間引き制御部２４−１〜２４−４と、ライン間引き制御部２４−１〜２４−４が一時的に間引いたデータを書き込むＲＡＭ２５−１〜２５−１６を備える。
【００３５】
また、マッピング部１１は、ＲＡＭ２５−１〜２５−１６から読出したデータのフィールド間引きを制御するフィールド間引き制御部２６−１〜２６−８を備える。また、マッピング部１１は、フィールド間引き制御部２６−１〜２６−８が一時的に間引いたデータを書き込むＲＡＭ２７−１〜２７−１６と、を備える。
【００３６】
また、マッピング部１１は、ＲＡＭ２７−１〜２７−１６から読出したデータのワード間引きを制御するワード間引き制御部２８−１〜２８−１６を備える。また、マッピング部１１は、ワード間引き制御部２８−１〜２８−１６が一時的に間引いたデータを書き込むＲＡＭ２９−１〜２９−３２と、を備える。
【００３７】
また、マッピング部１１は、ＲＡＭ２９−１〜２９−３２から読出したデータの画素サンプルを３２チャンネルのＨＤ−ＳＤＩとして出力する読み出し制御部３０−１〜３０−３２を備える。
【００３８】
なお、図３には、ＨＤ−ＳＤＩ１を生成するブロックについて記載したが、ＨＤ−ＳＤＩ２〜３２を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【００３９】
クロック供給回路２０は、２画素間引き制御部２１、ライン間引き制御部２４−１〜２４−４、フィールド間引き制御部２６−１〜２６−８、ワード間引き制御部２８−１〜２８−１６、及び読出し制御部３０−１〜３０−３２にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【００４０】
不図示のイメージセンサから入力する１フレームの画素数が最大３８４０×最大２１６０である、ＨＤ−ＳＤＩフォーマットで規定される画素数を越えるＵＨＤＴＶ１の画像信号は、ＲＡＭ２２に保存される。ＵＨＤＴＶ１の画像信号は、３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である画像信号である。そして、この画像信号は、ＵＨＤＴＶ１で規定されるクラスイメージである。
【００４１】
２画素間引き制御部２１は、画像信号で規定される各フレームから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引く。そして、２画素間引き制御部２１は、第１〜第４のサブイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に第１のサブイメージと第２のサブイメージに間引く。同様に、２画素間引き制御部２１は、各フレームの偶数ライン上の各画素サンプルを交互に第３のサブイメージと第４のサブイメージに間引く。
【００４２】
具体的には、２画素間引き制御部２１は、３８４０×２１６０／１００Ｐ−１２０Ｐの映像信号を、隣り合う上下の２ライン毎に、ライン方向に２画素ずつ抽出し、ＲＡＭ２３−１〜２３−４に書き込む制御を行う。このとき、２画素間引き制御部２１は、ＲＡＭ２３−１〜２３−４に、ＳＭＰＴＥ４３５−１で規定される１９２０×１０８０／１００Ｐ−１２０Ｐ想到の第１〜第４のサブイメージを形成する。
【００４３】
ライン間引き制御部２４−１〜２４−４は、プログレッシブ信号をインタレース信号に変換する。具体的には、ライン間引き制御部２４−１〜２４−４は、２画素間引き制御部２１によってマッピングされ、ＲＡＭ２３−１〜２３−４に保存される第１〜第４のサブイメージをそれぞれ読出す。このとき、ライン間引き制御部２４−１〜２４−４は、１つのサブイメージを、２ｃｈの１９２０×１０８０／１００Ｉ，１１９．８８Ｉ，１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号に変換する。以下、１００Ｉ，１１９．８８Ｉ，１２０Ｉを、「１００Ｉ−１２０Ｉ」と略記する場合がある。そして、読出した第１〜第４のサブイメージから一ラインおきに間引いてインタレース信号とした１９２０×１０８０／１００Ｉ−１２０Ｉ信号を生成し、ＲＡＭ２５−１〜２５−８に保存する。
【００４４】
フィールド間引き制御部２６−１〜２６−４は、ＲＡＭ２５−１〜２５−８からライン間引きされた画素サンプルを読出す。このとき、フィールド間引き制御部２６−１〜２６−４は、１ｃｈの１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、以下の信号に変換する。すなわち、フィールド毎に２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号に変換する。そして、読出したライン間引きされた画素サンプルを偶数フィールド又は奇数フィールド毎に間引いて、１９２０×１０８０／５０Ｉ−６０Ｉ信号を生成し、ＲＡＭ２７−１〜２７−１６に保存する。
【００４５】
ワード間引き制御部２８−１〜２８−１６は、フィールド毎に間引かれた画素サンプルをワード毎に間引く。このとき、ワード間引き制御部２８−１〜２８−１６は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、３２本のＨＤ−ＳＤＩに変換する。そして、第１〜第４のサブイメージのそれぞれに対し、ＳＭＰＴＥ４３５−２に規定される８本ずつのＨＤ−ＳＤＩのアクティブ期間にマッピングする。
【００４６】
具体的には、ワード間引き制御部２８−１〜２８−１６は、ＲＡＭ２５−１〜２５−１６からＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９と同じ方式でワード毎に間引いて画素サンプルを読出す。そして、ワード間引き制御部２８−１〜２８−１６は、読出した画素サンプルを、それぞれ２ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号に変換して、ＲＡＭ２９−１〜２９−３２に保存する。
【００４７】
その後、読出し制御部３０−１〜３０−３２は、ＲＡＭ２９−１〜２９−３２から読出したＨＤ−ＳＤＩを出力する。
具体的には、読出し制御部３０−１〜３０−３２は、クロック供給回路２０から供給された基準クロックでＲＡＭ２９−１〜２９−３２から画素サンプルを読出す。そして、２本のリンクＡ、Ｂを１６対で構成し３２チャンネルのＨＤ−ＳＤＩ１〜３２を、後続のＳ／Ｐ・スクランブル・８Ｂ／１０Ｂ部１２に出力する。
【００４８】
なお、本例では、２画素間引き、ライン間引き、フィールド間引き、及びワード間引きを行うため、４種類のメモリ（ＲＡＭ２３−１〜２３−４、ＲＡＭ２５−１〜２５−８、ＲＡＭ２７−１〜２７−１６、ＲＡＭ２９−１〜２９−３２）を用いた。しかし、一つのメモリを使って、２画素間引きしたデータをライン間引き、フィールド間引き、ワード間引きして３２ｃｈのＨＤ−ＳＤＩとして出力しても良い。
【００４９】
ここで、１ラインのＨＤ−ＳＤＩフォーマットで規定された１０．６９２Ｇｂｐｓのシリアルデータの構成例について、図４を参照して説明する。
【００５０】
図４は、２４Ｐの場合における１０．６９２Ｇｂｐｓのシリアル・デジタルデータの１ライン分のデータ構造例である。
この図では、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＳＡＶ，アクティブライン及びＥＡＶとして示すとともに、付加データの領域を含めたものを水平補助データスペースとして示している。
そして、水平補助データスペースには、オーディオ信号がマッピングされる。オーディオ信号に補完データを追加して水平補助データスペースを構成し、入力のＨＤ−ＳＤＩ信号との同期を取る。
【００５１】
図５は、３８４０サンプル×２１６０ラインにおける信号規格のサンプル構造の例を示す説明図である。図５Ａ〜図５Ｂの説明に用いるフレームは、３８４０サンプル×２１６０ラインで１フレーム（以下、４ｋ×２ｋ信号の１フレームとも称する。）を構成する。
３８４０サンプル×２１６０ラインにおける信号規格のサンプル構造は、以下の３種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【００５２】
図５Ａは、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′  ４：４：４システムの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図５Ｂは、Ｙ′Ｃｂ′Ｃｒ′  ４：２：２システムの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹのコンポーネントが含まれる。
図５Ｃは、Ｙ′Ｃｂ′Ｃｒ′  ４：２：０システムの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹ、さらに奇数ラインのＣｂＣｒが間引かれたコンポーネントが含まれる。
【００５３】
図６は、マッピング部１１が画素サンプルをマッピングする処理イメージを示す。
始めに、マッピング部１１は、１フレーム（１画面）が３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をライン方向に２画素毎に間引く。そして、ＨＤイメージフォーマットのアクティブ期間である１９２０サンプルにマッピングさせた、第１〜第４のサブイメージを作成する。
【００５４】
このとき、２画素間引き部２２は、２画素毎に間引いたそれぞれの信号を、４ｃｈの１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号にマッピングする。ここで、１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、「サブイメージ」と呼ぶ。本例では、第１〜第４のサブイメージに２画素毎に間引いたそれぞれの信号がマッピングされる。
【００５５】
次に、ライン間引き制御部２４−１〜２４−４、フィールド間引き制御部２６−１〜２６−８、ワード間引き制御部２８−１〜２８−１６によって、３２ｃｈの１９２０×１０８０／２３．９８Ｐ−３０Ｐ／４：２：２／１０ビット信号を生成する。そして、読出し制御部２７−１〜２７−８は、ＨＤ−ＳＤＩ１〜３２として出力する。
【００５６】
次に、マッピング部１１が画素サンプルをマッピングする工程の詳細な処理例を説明する。
図７は、画素サンプルを２画素ずつ間引いてサブイメージにマッピングする処理例を示す。
ここでのマッピング処理は、マッピング部１１が備える２画素間引き制御部２１の制御によって行われる。２画素間引き制御部２１は、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をライン方向に２画素サンプル毎に間引いてＨＤ−ＳＤＩのアクティブ期間に多重する。このとき、２画素間引き制御部２１は、４ｃｈの１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット、すなわち第１〜第４のサブイメージにマッピングする。１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、１９２０×１０８０／５０Ｐ−６０Ｐ／４：４：４，４：２：２／１０ビット，１２ビット信号に対してフレームレートを倍とした信号である。１９２０×１０８０／５０Ｐ−６０Ｐ／４：４：４，４：２：２／１０ビット，１２ビット信号は、ＳＭＰＴＥ２７４Ｍで定義されており、禁止コードなどディジタル信号形式は同じである。
【００５７】
ここで、マッピング部１１は、４：２：０の０にはＣｃｈのデフォルト値である２００ｈ（１０ビットシステム）、８００ｈ（１２ビットシステム）を割り当てることで４：２：２と同等の信号として扱っている。そして、第１〜第４のサブイメージは、それぞれＲＡＭ２３−１〜２３−４に保存される。
【００５８】
図８は、画素サンプルをライン毎に間引いてインタレース信号を生成する処理例を示す。
【００５９】
ライン間引き制御部２４−１〜２４−４は、第１〜第４のサブイメージを形成する１９２０×１０８０／１００Ｐ−１２０Ｐ信号を、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ２と同じ方式でライン毎に間引く。そして、１９２０×１０８０／１００Ｐ−１２０Ｐ信号を、２ｃｈの１９２０×１０８０／１００Ｉ−１２０Ｉ信号に変換する。１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２／１０ビット，１２ビット信号のフィールドレートが倍の信号である。なお、禁止コードなどディジタル信号形式は同じとする。ここで、１９２０×１０８０／５０Ｉ−６０Ｉ（５０Ｉ，５９．９４Ｉ，６０Ｉ）／４：４：４，４：２：２／１０ビット，１２ビット信号は、ＳＭＰＴＥ２７４Ｍで定義される信号である。
【００６０】
図９は、画素サンプルをフィールド毎に間引いて、２チャンネルのインタレース信号を生成する処理例を示す。
【００６１】
図９の左側には、１９２０×１０８０／１００Ｉ−１２０Ｉ信号を、フレームとフィールド毎に示す。
フィールド間引き制御部２６−１〜２６−８は、ＲＡＭ２５−１〜２５−８から１９２０×１０８０／１００Ｉ−１２０Ｉ信号をフィールド毎に読出し、２つのチャンネル１，２にマッピングする。ここで、マッピングに際して、以下に説明する第１又は第２のマッピング方式が採用される。
【００６２】
＜第１のマッピング方式＞
第１のマッピング方式では、フィールド間引き制御部２６−１〜２６−８は、フレームレートを画像信号の１／２とする２個のチャンネルに、それぞれ画像信号の奇数フィールド及び偶数フィールドを交互に間引いた画素サンプルを貼り付ける。具体的には、フィールド間引き制御部２６−１〜２６−８は、チャンネル１に、偶数フレームの奇数フィールド，偶数フィールドをマッピングする。一方、第２のチャンネルに、奇数フレームの奇数フィールド，偶数フィールドをマッピングする。
【００６３】
＜第２のマッピング方式＞
第２のマッピング方式では、フィールド間引き制御部２６−１〜２６−８は、フレームレートを画像信号の１／２とする第１及びチャンネル２のうち、チャンネル１には、画像信号の奇数フィールドに含まれる画素サンプルをマッピングする。一方、チャンネル２には、画像信号の偶数フィールドに含まれる画素サンプルをマッピングする。具体的には、フィールド間引き制御部２６−１〜２６−８は、チャンネル１に、全フレームの奇数フィールドをマッピングする。一方、チャンネル２に、全フレームの偶数フィールドをマッピングする。
【００６４】
その後、ワード間引き制御部２８−１〜２８−１６は、第１又は第２のマッピング方式でマッピングされた１９２０×１０８０／１００Ｉ−１２０Ｉ信号を含むチャンネル１，２は、以下のようにＬｉｎｋＡ，Ｂにマッピングする。
【００６５】
４：４：４の場合には、ワード間引き制御部２８−１〜２８−１６は、Ｓ３７２のＦｉｇｕｒｅ４（１０ビット）あるいはＦｉｇｕｒｅ６（１２ビット）の方式でＬｉｎｋＡ，Ｂ（ＨＤ−ＳＤＩ２ｃｈ）にマッピングする。
４：２：２の場合には、ワード間引き制御部２８−１〜２８−１６は、ＬｉｎｋＢは使用せず、ＣＨ１，３，５，７のみ使用する。
【００６６】
この様にして第１〜第４のサブイメージをそれぞれＨＤ−ＳＤＩ８ｃｈにマッピングして、３２ｃｈのＨＤ−ＳＤＩを生成する。そして、読出し制御部３０−１〜３０−３２は、１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、４ｃｈのモードＤで規定される１０．６９２Ｇｂｐｓに多重して伝送する。
【００６７】
図１０は、ライン間引き、フィールド間引き、ワード間引きを行う際におけるチャンネル数の例を示す。
始めに、画素サンプルがマッピングされた第１〜第４のサブイメージ（１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号）がライン間引きされる。このライン間引きは、ＳＭＰＴＥ４３５−１  Ｆｉｇｕｒｅ２に定義される方式で行われる。第１〜第４のサブイメージがライン間引きされると、チャンネル数は計８本となる。
【００６８】
次に、１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号がフィールド間引きされる。１９２０×１０８０／１００Ｉ−１２０Ｉ信号がフィールド間引きされると、チャンネル数は計１６本となる。
【００６９】
次に、１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号がＳＭＰＴＥ４３５−１  Ｆｉｇｕｒｅ２に定義される方式でワード間引きされる。１９２０×１０８０／５０Ｉ−６０Ｉ信号がフィールド間引きされると、チャンネル数は計３２本となる。このとき、ＳＭＰＴＥ３７２Ｍの規定に従って、リンクＡ又はリンクＢに分割してＨＤ−ＳＤＩにマッピングされる。
【００７０】
ここで、本例のマッピング部１１が行う間引き処理（２画素間引き、ライン間引き、フィールド間引き、ワード間引き）と同様に、以下の第１又は第２の間引き処理が考えられる。以下、第１又は第２の間引き処理の有効性について検討する。また、ここでは、３８４０×２１６０／１００Ｐ−１２０Ｐ信号に加えて、７６８０×４３２０／１００Ｐ−１２０Ｐ信号についても検討する。
【００７１】
（１）第１の間引き処理は、始めに、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、図８に示した方式でライン間引きして、３８４０×２１６０／１００Ｉ−１２０Ｉ信号を作成する。続いて、図９に示した方式でフィールド間引きし、最後に、図１０に示した方式で３２ｃｈのＨＤ−ＳＤＩにマッピングする。
【００７２】
（２）第２の間引き処理は、始めに、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をフレーム間引きして、２ｃｈの３８４０×２１６０／５０Ｐ−６０Ｐ信号にマッピングする。これ以降はＳ２０３６−３と同様に、２画素間引きして１９２０×１０８０／５０Ｐ−６０Ｐ信号を８ｃｈにマッピングする。最後に、１９２０×１０８０／５０Ｐ−６０Ｐを、それぞれ４ｃｈのＨＤ−ＳＤＩにマッピングすることによって、３２ｃｈのＨＤ−ＳＤＩを生成する。
【００７３】
ところが、各マッピング処理におけるメモリ量は以下のように求まる。
（ａ）２画素サンプルをマッピングするために必要なメモリ量は数バイトである。
（ｂ）１９２０×１０８０／１０ビット信号の１ライン期間を保存するために必要なメモリ量は、１９２０サンプル×２０ビット÷８ビット＝４．８ｋバイトとなる。
一方、３８４０×２１６０／１００Ｐ−１２０Ｐ／１０ビット信号の１ライン期間で必要となるメモリ量は２倍の９．６ｋバイトになる。さらに、７６８０×４３２０／１００Ｐ−１２０Ｐ／１０ビット信号の１ライン期間で必要となるメモリ量は４倍の１９．２ｋバイトになる。
【００７４】
（ｃ）１９２０×１０８０／１０ビット信号のアクティブ期間を保存するために必要なメモリ量は、１９２０サンプル×２０ビット×１０８０ライン÷８ビット＝５．１８４Ｍバイトである。このため、１９２０×１０８０／１０ビットのインタレース信号のアクティブフィールド期間を保存するために必要なメモリ量はこの半分の２．５９２Ｍバイトになる。
【００７５】
同様に、３８４０×２１６０／１０ビット信号のアクティブ期間で必要となるメモリ量は４倍の２０．７３６Ｍバイト（アクティブフィールドアクティブ期間は１０．３６８Ｍバイト）である。また、７６８０×４３２０／１０ビット信号のアクティブ期間で必要となるメモリ量は１６倍の８２．９４４Ｍバイト（アクティブフィールド期間は４１．４７２Ｍバイト）になる。
【００７６】
ここで、本実施の形態に係る送信装置が必要とするメモリ量は、１９２０×１０８０／１０ビット信号のフィールドメモリ量に相当する約２．６Ｍバイトになる。
そして、第１の間引き処理では３８４０×２１６０信号フィールドメモリ量に相当する約１０．４Ｍバイトになる。
第２の間引き処理では３８４０×２１６０信号フレームメモリ量に相当する約２０．８Ｍバイトになる。
このため、本実施の形態に係る送信装置が行う間引き処理がメモリ量の削減に有効であることが示された。
【００７７】
図１１は、ＣＣＵ２の回路構成のうち、本実施の形態に関連する部分を示すブロック図である。ＣＣＵ２には、このような回路が、各放送用カメラ１に一対一に対応して複数組設けられている。
【００７８】
放送用カメラ１から光ファイバーケーブル３を経由して伝送されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータは、光電変換部３１によって電気信号に変換された後、Ｓ／Ｐ変換・多チャンネルデータ形成部３２に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、例えば前述したＸＳＢＩである。そして、Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、画像信号がマッピングされ、３２チャンネルのＨＤ−ＳＤＩがモードＤで多重されたビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータを受信する。
【００７９】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２は、ビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータをシリアル／パラレル変換する。そして、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６６８．２５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、６６８．２５ＭＨｚのクロックを抽出する。
【００８０】
Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって形成された１６チャンネルのパラレル・デジタルデータは、多重部３３に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部３２によって抽出された６６８．２５ＭＨｚのクロックは、ＰＬＬ３４に送られる。
【００８１】
多重部３３は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの１６チャンネルのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ３５に送る。
【００８２】
ＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを４分の１に分周した１６７．０６２５ＭＨｚのクロックをＦＩＦＯメモリ３５に書込みクロックとして送る。
【００８３】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを８分の１に分周した８３．５３１２ＭＨｚのクロックを、ＦＩＦＯメモリ３５に読出しクロックとして送る。さらに、後述するデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに書込みクロックとして送る。
【００８４】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを１８分の１に分周した３７．１２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。また、ＰＬＬ３４は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに３７．１２５ＭＨｚのクロックを書込みクロックとして送る。
【００８５】
またＰＬＬ３４は、Ｓ／Ｐ変換・多チャンネルデータ形成部３２からの６６８．２５ＭＨｚのクロックを９分の１に分周した７４．２５ＭＨｚのクロックを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８内のＦＩＦＯメモリに読出しクロックとして送る。
【００８６】
ＦＩＦＯメモリ３５では、多重部３３からの６４ビット幅のパラレル・デジタルデータが、ＰＬＬ３４からの１６７．０６２５ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ３５に書き込まれたパラレル・デジタルデータは、ＰＬＬ３４からの８３．５３１２ＭＨｚのクロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、データ長変換部３６に送られる。
【００８７】
データ長変換部３６は、シフトレジスタを用いて構成されており、この１２８ビット幅のパラレル・デジタルデータを、２５６ビット幅に変換する。そして、データ長変換部３６は、タイミング基準信号ＳＡＶまたはＥＡＶに挿入されているＫ２８．５を検出する。これにより各ライン期間を判別して、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータを３２０ビット幅に変換する。さらに、水平補助データスペースのデータ（８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータ）を２００ビット幅に変換する。データ長変換部３６によってデータ長を変換された３２０ビット幅のパラレル・デジタルデータと２００ビット幅のパラレル・デジタルデータとは、分離部３７に送られる。
【００８８】
分離部３７は、データ長変換部３６からのこの３２０ビット幅のパラレル・デジタルデータを、放送用カメラ１内の多重部１４（図２）によって多重される前の４０ビットずつのＣＨ１〜ＣＨ３２のデータに分離する。このパラレル・デジタルデータには、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータが含まれる。そして、各ＣＨ１〜ＣＨ３２の４０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【００８９】
また、分離部３７は、データ長変換部３６からのこの２００ビット幅のパラレル・デジタルデータを、多重部１４によって多重される前の５０ビットずつのデータに分離する。このパラレル・デジタルデータには、８Ｂ／１０ＢエンコーディングされたＣＨ１の水平補助データスペースのデータが含まれる。そして、この５０ビット幅のパラレル・デジタルデータを、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８に送る。
【００９０】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＣＨ１〜ＣＨ３２に一対一に対応した３２個のブロックから成っている。本例のデスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、画像信号がマッピングされ、それぞれが第１のリンクチャンネルと第２のリンクチャンネルに分割された第１，第２，第３及び第４のサブイメージを受信する受信部として機能する。
【００９１】
デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１用のブロックを備え、入力したパラレル・デジタルデータにデスクランブルを掛けて、シリアル・デジタルデータに変換して出力する。
また、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８は、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ３２用のブロックを備え、入力したパラレル・デジタルデータを８Ｂ／１０Ｂにデコードする。そして、シリアル・デジタルデータに変換して出力する。
【００９２】
再生部３９は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から送られたＣＨ１〜ＣＨ３２（ＬｉｎｋＡ及びＬｉｎｋＢ）のＨＤ−ＳＤＩ信号に、ＳＭＰＴＥ  ４３５に従って放送用カメラ１内のマッピング部１１の処理と逆の処理を施す。この処理により、再生部３９は、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を再生する。
【００９３】
このとき、再生部３９は、Ｓ／Ｐ変換多チャンネルデータ形成部３２が受信したＨＤ−ＳＤＩ１〜３２から第１，第２，第３及び第４のサブイメージを再生する。このとき、ワード多重、フィールド多重、ライン多重の処理を順に行う。そして、再生部３９は、第１，第２，第３及び第４のサブイメージのアクティブ期間に配置された画素サンプルを２画素ずつ取り出して、画像信号の１フレーム内に順に多重する。
【００９４】
次に、再生部３９は、第１のサブイメージと第２のサブイメージとにマッピングされたサンプルを、奇数ライン上に交互に配置する。同様に、第３のサブイメージと第４のサブイメージとにマッピングされたサンプルを、偶数ライン上に交互に配置する。そして、各ライン上に配置されたサンプルから、そのサンプルに隣り合う間引き画素を多重する。
【００９５】
再生部３９によって再生された３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、ＣＣＵ２から出力されて、例えばＶＴＲ等（図示略）に送られる。
【００９６】
本例においてＣＣＵ２は、放送用カメラ１によって生成されたシリアル・デジタルデータを受信する側の信号処理を行う。この信号受信装置，信号受信方法では、このビットレート１０．６９２Ｇｂｐｓのシリアル・デジタルデータからパラレル・デジタルデータが生成され、このパラレル・デジタルデータが、ＬｉｎｋＡ，ＬｉｎｋＢの各チャンネルのデータに分離される。
【００９７】
分離されたＬｉｎｋＡのデータについては、自己同期型デスクランブルが掛けられるが、タイミング基準信号ＳＡＶの直前でデスクランブラ内のレジスタの値を全て０にセットしてデコードが開始される。さらに、誤り検出符号ＣＲＣに続く少なくとも数ビットのデータにも自己同期型デスクランブルが掛けられる。これにより、タイミング基準信号ＳＡＶ，アクティブライン，タイミング基準信号ＥＡＶ，ライン番号ＬＮ及び誤り検出符号ＣＲＣのデータのみに自己同期型スクランブルが掛けられる。このため、水平補助データスペースのデータには自己同期型スクランブルが掛けられていないにもかかわらず、掛け算回路であるデスクランブラの桁上がりを考慮した正確な計算を行って元のデータを再生することができる。
【００９８】
一方、分離されたＬｉｎｋＢのデータについては、８ビット／１０ビットデコーディングしたＲＧＢのビットから、ＬｉｎｋＢの各サンプルのデータが形成される。そして、自己同期型デスクランブルを掛けられたＬｉｎｋＡのパラレル・デジタルデータと、各サンプルを形成されたＬｉｎｋＢのパラレル・デジタルデータとがそれぞれパラレル／シリアル変換される。そして、マッピングされたＣＨ１〜ＣＨ３２のＨＤ−ＳＤＩ信号が再生される。
【００９９】
図１２は、再生部３９の内部構成例を示す。
再生部３９は、マッピング部１１が画素サンプルに行った処理を逆変換するブロックである。
【０１００】
再生部３９は、各部にクロックを供給するクロック供給回路４１を備える。また、再生部３９は、ＳＭＰＴＥ４３５−２に規定されるモードＤの３２本のＨＤ−ＳＤＩ１〜３２をそれぞれ記憶するＲＡＭ５０−１〜５０−３２を備える。このＨＤ−ＳＤＩ１〜３２は、それぞれ１９２０×１０８０／５０Ｉ−６０Ｉ信号を構成する。ＨＤ−ＳＤＩ１〜３２は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ３１と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ３２が用いられる。
【０１０１】
書込み制御部５１−１〜５１−３２は、クロック供給回路４１から供給されるクロックに合わせて、入力したＳＭＰＴＥ４３５−２に規定される３２本のＨＤ−ＳＤＩ１〜３２をＲＡＭ５０−１〜５０−３２に保存する制御を行う。
【０１０２】
また、再生部３９は、ワード多重（デインタリーブ）を制御するワード多重制御部４９−１〜４９−１６と、ワード多重制御部４９−１〜４９−１６が一時的に多重したデータを書き込むＲＡＭ４８−１〜４８−１６と、を備える。
【０１０３】
ワード多重制御部４９−１〜４９−１６は、ＲＡＭ５０−１〜５０−３２から読み出したＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルを、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９の逆変換のワード毎に多重する。具体的には、ワード多重制御部４９−１〜４９−１６は、（ＲＡＭ５０−１，５０−２）、（ＲＡＭ５０−３，５０−４）、…、（ＲＡＭ５０−３１，５０−３２）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部４９−１〜４９−１６は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ４８−１〜４８−１６に保存する。
【０１０４】
フィールド多重制御部４７−１〜４７−８は、ＲＡＭ５０−１〜５０−３２から読み出した画素サンプルをフィールド毎に多重する。そして、フィールド多重制御部４７−１〜４７−８は、１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ４６−１〜４６−８に保存する。
【０１０５】
ここで、フィールド多重制御部４７−１〜４７−８は、以下のマッピング方式のいずれかを用いて画素サンプルをフィールド多重する
【０１０６】
＜第１の多重方式＞
フィールド多重制御部４７−１〜４７−８は、ワード多重制御部４８−１〜４８−１６によって画素サンプルが多重されたフレームレートをＨＤ−ＳＤＩの２倍とする第１及びチャンネル２に多重する。このとき、第１及び第２のチャンネルに含まれる奇数フィールドの画素サンプルを、フレームレートをＨＤ−ＳＤＩの２倍とする１個のチャンネルの奇数フィールドに交互に多重する。第１及び第２のチャンネルに含まれる偶数フィールドの画素サンプルを、フレームレートをＨＤ−ＳＤＩの２倍とする１個のチャンネルの偶数フィールドに交互に多重する。
【０１０７】
＜第２の多重方式＞
フィールド多重制御部４７−１〜４７−８は、ワード多重制御部４８−１〜４８−１６によって画素サンプルが多重されたフレームレートをＨＤ−ＳＤＩの２倍とする第１及びチャンネル２に多重する。このとき、第１のチャンネルに含まれる画素サンプルを、フレームレートをＨＤ−ＳＤＩの２倍とする１個のチャンネルの奇数フィールドに多重する。第２のチャンネルに含まれる画素サンプルを、フレームレートをＨＤ−ＳＤＩの２倍とする１個のチャンネルの偶数フィールドに多重する。
【０１０８】
なお、上記の第１又は第２の多重方式によるフィールド多重は、図９に示したフィールド間引きにおける第１又は第２のマッピング方式を逆変換した処理となる。
【０１０９】
ライン多重制御部４５−１〜４５−４は、ＲＡＭ４６−１〜４６−８から読み出したフィールド毎に多重された画素サンプルをライン毎に多重してプログレッシブ信号とする。そして、ライン多重制御部４５−１〜４５−４は、１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ４４−１〜４４−４に保存する。この信号が第１〜第４のサブイメージを構成する。
【０１１０】
２画素多重制御部４２は、ＲＡＭ４４−１〜４４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１のサブイメージと第２のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１のクラスイメージに併せて多重する。このクラスイメージは、３８４０×２１６０／１００Ｐ，１１９．８８Ｐ，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である。そして、２画素多重制御部４２は、この画像信号で規定されるフレームにおける奇数ライン上に隣り合わせて多重する。同様に、第３のサブイメージと第４のサブイメージから２画素ずつ抽出した画素サンプルを、画像信号で規定されるフレームにおける偶数ライン上に隣り合わせて多重する。そして、ＲＡＭ４３には、３８４０×２１６０／１００Ｐ−１２０Ｐ信号が保存され、適宜、この信号が再生される。
【０１１１】
クロック供給回路４１は、２画素多重制御部４２、ライン多重制御部４５−１〜４５−４、フィールド多重制御部４７−１〜４７−８、ワード多重制御部４９−１〜４９−１６、及び書込み制御部５１−１〜５１−３２にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１１２】
なお、図１２では、２画素多重、ライン多重、フィールド多重、ワード多重と、を４種類のＲＡＭを用いて４段階で行う例を書いた。しかし、一つのＲＡＭを用いて３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０１１３】
以上説明した第１の実施の形態に係る伝送システム１０によれば、本実施の形態に係る間引き処理を行う。すなわち、画素数の大きい３８４０×２１６０信号を２画素サンプル単位で間引いて複数の１９２０×１０８０信号にマッピングし、ライン間引き、フィールド間引きする。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０１１４】
また、４ｋ、８ｋの信号を２画素サンプル毎に間引くことで、画面全体の映像を現行のＨＤ用のモニタや波形モニタ、あるいは８ｋ信号を将来の４ｋ用モニタ等で観測できる。このため、映像機器を開発する際等における不具合の解析に有効である。
【０１１５】
＜実施例２；ＵＨＤＴＶ２  ７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット＞
【０１１６】
次に、本発明の第２の実施の形態に係るマッピング部１１と再生部３９の動作例について、図１３〜図１５を参照して説明する。
【０１１７】
ここでは、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号の画素サンプルを間引く方式について説明する。
【０１１８】
図１３は、マッピング部１１が画素サンプルをマッピングする処理イメージを示す。
【０１１９】
本例では、マッピング部１１にＵＨＤＴＶ２に規定する７６８０×４３２０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号が入力する。７６８０×４３２０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号は、Ｓ２０３６−１で規定される信号のフレームレートを倍にした信号である。Ｓ２０３６−１で規定される信号とは、７６８０×４３２０／５０Ｐ−６０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である。また、７６８０×４３２０／１００Ｐ−１２０Ｐ信号と７６８０×４３２０／５０Ｐ−６０Ｐの禁止コード等のディジタル信号形式は同じであるとする。
【０１２０】
そして、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、ＵＨＤＴＶ１に規定するクラスイメージにマッピングする。このクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である。
【０１２１】
このとき、７６８０×４３２０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号をライン方向に２画素サンプル毎に間引く。そして、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット４ｃｈにマッピングする。３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット４ｃｈは、第１の実施の形態に示したような方式で、それぞれ４ｃｈの１０．６９２ＧｂｐｓのモードＤで伝送できる。このため、合計１６ｃｈの１０．６９２ＧｂｐｓのモードＤで伝送可能である。
【０１２２】
図１４は、マッピング部１１の内部構成例を示す。
マッピング部１１は、各部にクロックを供給するクロック供給回路６１と、７６８０×４３２０／１００Ｐ−１２０Ｐの映像信号を記憶するＲＡＭ６３を備える。また、マッピング部１１は、ＲＡＭ６３に記憶された７６８０×４３２０／１００Ｐ−１２０Ｐの映像信号から２画素ずつ画素サンプルを読み出す２画素間引き（インタリーブ）を制御する第２の２画素間引き制御部６２を備える。また、２画素間引きされた画素サンプルは、ＵＨＤＴＶ１に規定する３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を第１〜第４のクラスイメージとして、ＲＡＭ６４−１〜６４−４に保存される。
【０１２３】
また、マッピング部１１は、ＲＡＭ６４−１〜６４−４から読出した第１〜第４のクラスイメージより、２画素ずつ画素サンプルを読み出す２画素間引きを制御する第１の２画素間引き制御部６５−１〜６５−４を備える。第１の２画素間引き制御部６５−１〜６５−４が画素サンプルをサブイメージにマッピングする動作は、上述した第１の実施の形態に係る２画素間引き制御部２１の動作と同様である。２画素間引きされた画素サンプルは、第１〜第４のサブイメージとして、ＲＡＭ６６−１〜６６−１６に保存される。
【０１２４】
また、マッピング部１１は、ＲＡＭ６６−１〜６６−１６から読出したデータをライン間引きするライン間引き制御部６７−１〜６７−１６と、ライン間引き制御部６７−１〜６７−１６が一時的に間引いたデータを書き込むＲＡＭ６８−１〜６８−３２を備える。
【０１２５】
また、マッピング部１１は、ＲＡＭ６８−１〜６８−３２から読出したデータのフィールド間引きを制御するフィールド間引き制御部６９−１〜６９−３２を備える。また、マッピング部１１は、フィールド間引き制御部６９−１〜６９−３２が一時的に間引いたデータを書き込むＲＡＭ７０−１〜７０−６４と、を備える。
【０１２６】
また、マッピング部１１は、ＲＡＭ７０−１〜７０−６４から読出したデータのワード間引きを制御するワード間引き制御部７１−１〜７１−６４を備える。また、マッピング部１１は、ワード間引き制御部７１−１〜７１−６４が一時的に間引いたデータを書き込むＲＡＭ７２−１〜７２−１２８と、を備える。
【０１２７】
また、マッピング部１１は、ＲＡＭ７２−１〜７２−１２８から読出したデータの画素サンプルを３２チャンネルのＨＤ−ＳＤＩとして出力する読み出し制御部７３−１〜７３−１２８を備える。
【０１２８】
なお、図１４には、ＨＤ−ＳＤＩ１を生成するブロックについて記載したが、ＨＤ−ＳＤＩ２〜１２８を生成するブロックも同様の構成例としているため、図示と詳細な説明を省略する。
【０１２９】
クロック供給回路６１は、第２の２画素間引き制御部６２、ライン間引き制御部６７−１〜６７−１６、フィールド間引き制御部６９−１〜６９−３２、ワード間引き制御部７１−１〜７１−６４、及び読出し制御部７３−１〜７３−１２８にクロックを供給する。このクロックは、画素サンプルの読み出し又は書き込みに用いられ、このクロックにより各部が同期する。
【０１３０】
不図示のイメージセンサから入力するＵＨＤＴＶ２の７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定されるクラスイメージは、ＲＡＭ６３に保存される。第２の２画素間引き制御部６２は、ＵＨＤＴＶ２で規定されるクラスイメージで規定される各フレームから抽出した画素サンプルのうち、ＳＭＰＴＥ４３５−１で規定される方式である、同一ライン上で隣り合う２つの画素サンプルを間引く。このとき、第１の２画素間引き制御部６２は、ＵＨＤＴＶ２で規定されるクラスイメージの奇数ライン上の各画素サンプルを交互に間引いて、ＵＨＤＴＶ１で規定される第１のクラスイメージと第２のクラスイメージにマッピングする。同様に、第２の２画素間引き制御部６２は、ＵＨＤＴＶ２で規定されるクラスイメージの偶数ライン上の各画素サンプルを交互に間引いて、ＵＨＤＴＶ１で規定される第３のクラスイメージと第４のクラスイメージにマッピングする。
【０１３１】
さらに、第１の２画素間引き制御部６５−１〜６５−４は、ＵＨＤＴＶ１で規定される第１〜第４のクラスイメージの内、各フレームの奇数ライン上の各画素サンプルを交互に第１のサブイメージと第２のサブイメージに間引く。同様に、第２の２画素間引き制御部６２は、各フレームの偶数ライン上の各画素サンプルを交互に第３のサブイメージと第４のサブイメージに間引く。以降の処理は、第１の実施の形態に係る間引き処理と同様に行われる。
【０１３２】
図１５は、再生部３９の内部構成例を示す。
再生部３９は、マッピング部１１が画素サンプルに行った処理を逆変換するブロックである。
【０１３３】
再生部３９は、各部にクロックを供給するクロック供給回路８１を備える。また、再生部３９は、１９２０×１０８０／５０Ｉ−６０ＩＰ信号を構成する１２８本のＨＤ−ＳＤＩ１〜１２８をそれぞれ記憶するＲＡＭ９２−１〜９２−１２８を備える。ＨＤ−ＳＤＩ１〜１２８は、デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部３８から入力されたＬｉｎｋＡであるＣＨ１，ＣＨ３，ＣＨ５，ＣＨ７，…，ＣＨ１２７と、ＬｉｎｋＢであるＣＨ２，ＣＨ４，ＣＨ６，ＣＨ８，…，ＣＨ１２８が用いられる。書込み制御部９３−１〜９３−１２８は、クロック供給回路８１から供給されるクロックに合わせて、入力したＳＭＰＴＥ４３５−２に規定される１２８本のＨＤ−ＳＤＩ１〜１２８をＲＡＭ９２−１〜９２−１２８に書き込む制御を行う。
【０１３４】
また、再生部３９は、ワード多重（デインタリーブ）を制御するワード多重制御部９１−１〜９１−６４と、ワード多重制御部９１−１〜９１−６４が一時的に多重したデータを書き込むＲＡＭ９０−１〜９０−６４と、を備える。
【０１３５】
ワード多重制御部９１−１〜９１−６４は、ＲＡＭ９２−１〜９２−１２８から読み出したＨＤ−ＳＤＩのアクティブ期間から抽出した画素サンプルを、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９の逆変換のワード毎に多重する。具体的には、ワード多重制御部９１−１〜９１−６４は、（ＲＡＭ９２−１，９２−２）、（ＲＡＭ９２−３，９２−４）、…、（ＲＡＭ９２−１２７，９２−１２８）毎にタイミングを制御して画素サンプルを多重する。そして、ワード多重制御部９１−１〜９１−６４は、１９２０×１０８０／５０Ｉ−６０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ９０−１〜９０−６４に保存する。
【０１３６】
フィールド多重制御部８９−１〜８９−３２は、ＲＡＭ９０−１〜９０−６４から読み出した画素サンプルをフィールド毎に多重する。そして、フィールド多重制御部８９−１〜８９−３２は、１９２０×１０８０／１００Ｉ−１２０Ｉ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ８８−１〜８８−３２に保存する。
【０１３７】
ライン多重制御部８６−１〜８６−１６は、ＲＡＭ８８−１〜８８−３２から読み出した画素サンプルをライン毎に多重する。そして、ライン多重制御部８６−１〜８６−１６は、１９２０×１０８０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を生成し、ＲＡＭ８６−１〜８６−１６に保存する。この信号が第１〜第４のサブイメージを構成する。
【０１３８】
第１の２画素多重制御部８５−１〜８５−４は、ＲＡＭ８６−１〜８６−１６から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１のサブイメージと第２のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１で規定されるクラスイメージのフレームにおける奇数ライン上に隣り合わせて多重する。同様に、第３のサブイメージと第４のサブイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ１で規定されるクラスイメージの偶数ライン上に隣り合わせて多重する。そして、ＲＡＭ８４−１〜８４−４には、第１〜第４のクラスイメージが保存される。この第１〜第４のクラスイメージは、３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号である。
【０１３９】
第２の２画素多重制御部８２は、ＲＡＭ８４−１〜８４−４から読み出した画素サンプルを２画素毎に以下の処理で多重する。すなわち、第１の２画素多重制御部８４−１〜８４−４が２画素ずつ多重したＵＨＤＴＶ１のクラスイメージから画素サンプルを抽出する。そして、このクラスイメージの画像信号に規定される各フレームから抽出した画素サンプルのうち、第１のクラスイメージと第２のクラスイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ２のクラスイメージにおける奇数ライン上に隣り合わせて多重する。このＵＨＤＴＶ２のクラスイメージは、７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号で規定される。また、第３のクラスイメージと第４のクラスイメージから２画素ずつ抽出した画素サンプルを、ＵＨＤＴＶ２のクラスイメージにおける偶数ライン上に隣り合わせて多重する。そして、ＲＡＭ８３には、ＵＨＤＴＶ２で規定されるクラスイメージである７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビットが保存され、適宜、この信号が再生される。
【０１４０】
クロック供給回路８１は、第２の２画素多重制御部８２、第１の２画素多重制御部８５−１〜８５−４、ライン多重制御部８６−１〜８６−１６、フィールド多重制御部８９−１〜８９−３２にクロックを供給する。また、クロック供給回路８１は、ワード多重制御部９１−１〜９１−６４、及び書込み制御部９３−１〜９３−１２８にクロックを供給する。このクロックにより各部が同期して、画素サンプルの読み出し又は書き込みが制御される。
【０１４１】
なお、図１５では、第１及び第２の２画素多重、ライン多重、フィールド多重、ワード多重と、を５種類のＲＡＭを用いて５段階で行う例を書いた。しかし、一つのＲＡＭを用いて７６８０×４３２０／１００Ｐ，１１９．８８，１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を再生しても良い。
【０１４２】
以上説明した第２の実施の形態に係る伝送システム１０によれば、本実施の形態に係る間引き処理を行う。すなわち、画素数の大きい７６８０×４３２０信号を２画素サンプル単位で２回間引いて複数の１９２０×１０８０信号にマッピングした後、ライン間引き、フィールド間引きする。この間引き処理は、信号をマッピングする際に必要となるメモリを最小にする方式であると共に、メモリ量が最小になることから信号の伝送遅延も最小に抑えることができる。
【０１４３】
また、１０Ｇ  １６ｃｈの信号を１本の光ファイバーで伝送する際には、ＣＷＤＭ／ＤＷＤＭ波長多重技術を使うことが出来る。
【０１４４】
以上説明した第１及び第２の実施の形態に係る伝送システム１０によれば、現状ＨＤ（１９２０×１０８０）の４倍、１６倍にも相当する超高解像度（超大容量）の画像を伝送できる。この画像を構成するのは、３８４０×２１６０／１２０Ｐ、７６８０×４３２０／１２０Ｐ信号である。そして、画素数の多い３８４０×２１６０／１２０Ｐ、７６８０×４３２０／１２０Ｐの段階では２画素サンプル毎にそれぞれ１回、２回間引いて、多ｃｈの１９２０×１０８０／１２０Ｐに変換する。さらに、１９２０×１０８０／１２０Ｐ信号になった段階でライン間引きして２ｃｈの１９２０×１０８０／１２０Ｉ信号に変換する。そして、１９２０×１０８０／１２０Ｉ信号を、フィールド間引きして、最終的には３２ｃｈ又は１２８ｃｈの１９２０×１０８０／６０Ｉ信号にマッピングする。
【０１４５】
また、将来提案される可能性が高い３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を、２画素間引きやライン間引き、最終的にはフィード間引きをする。これにより、多ｃｈの１９２０×１０８０／５０Ｉ−６０Ｉ信号にマッピングすることができる。上述した第１及び第２の実施の形態におけるマッピング方式が最も必要とするメモリ量が少なく、遅延も少ない。また、ＳＭＰＴＥ２７４Ｍで規定される１９２０×１０８０／５０Ｉ−６０Ｉ信号は、現行の測定器で観測可能である。また、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を画素単位あるいは時間単位で間引いて観測することも可能である。また、現行の諸々のＳＭＰＴＥマッピング規格との整合が取れるので、将来ＳＭＰＴＥにおける標準化においても賛同を得られる可能性が最も高い方式である。
【０１４６】
上述した第１及び第２の実施の形態におけるマッピング方式を用いることで、以下の効果を得ることができる。
（１）３８４０×２１６０／１２０Ｐ、７６８０×４３２０／１２０Ｐ信号を、４ｃｈ，１６ｃｈのモードＤの１０．６９２Ｇｂｐｓの伝送する際に、最小の遅延で伝送システムを構築することが出来る。また、ＳＭＰＴＥ審議中のＳ２０３６−３とも、３８４０×２１６０、７６８０×４３２０の段階では２画素サンプル毎に間引く点で整合を取ることができる。なお、Ｓ２０３６−３は、３８４０×２１６０／２３．９８Ｐ−６０Ｐ、７６８０×４３２０／２３．９８Ｐ−６０Ｐの多ｃｈの１０．６９２ＧｂｐｓのモードＤへのマッピング規格に関する。
【０１４７】
（２）画素数が小さくなり、メモリ量が少なくてすむ。１９２０×１０８０／１２０Ｐ信号の段階でライン間引きして２ｃｈの１９２０×１０８０／１２０Ｉ信号に変換するライン間引きは、ＳＭＰＴＥ３７２の規格に採用された方式を用いる。この規格には、１９２０×１０８０／６０Ｐ信号を２ｃｈの１９２０×１０８０／６０Ｉにマッピングする方式が規定されている。このため、本実施の形態に係るマッピング方式は、ＳＭＰＴＥ３７２の規格で定められたマッピング方式と整合を取ることができる。
【０１４８】
（３）さらに、フィールド単位のメモリ量が小さくなった１９２０×１０８０／１２０Ｉ信号の段階でフィールド間引きして最終的に１９２０×１０８０／６０Ｉ信号に変換する。この１９２０×１０８０／６０Ｉ信号は、現行ＨＤ用の波形モニタで観測できる。例えば、７６８０×４３２０／１２０Ｐ信号を間引いた１９２０×１０８０／６０Ｉ信号であれば、図１４中の２画素サンプル単位で１／１６に間引かれたが、さらに時間軸方向にもライン単位、フィールド単位で間引かれ、１／４になって観測される。従って、７６８０×４３２０／１２０Ｐ信号の全体画像を画素方向、時間方向に間引いた形で全て観測できる。
【０１４９】
また、今までＳＭＰＴＥ２７４Ｍ等にて定義されていない、３８４０×２１６０／１００Ｐ−１２０Ｐ、７６８０×４３２０／１００Ｐ−１２０Ｐ信号を定義した。また、同じく１９２０×１０８０／１２０Ｐ，１２０Ｉ信号も定義した。このため、ＵＨＤＴＶの３８４０×２１６０／１００Ｐ−１２０Ｐ／４：４：４，４：２：２，４：２：０／１０ビット，１２ビット信号を、多ｃｈの１０Ｇインタフェースで伝送することが出来る。
【０１５０】
また、本発明は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０１５１】
１…放送用カメラ、２…ＣＣＵ、３…光ファイバーケーブル、１０…信号伝送システム、１１…マッピング部、１２…Ｓ／Ｐ・スクランブル・８Ｂ／１０Ｂ部、１２−１…ブロック、１３…ＰＬＬ、１４…多重部、１５…データ長変換部、１６…ＦＩＦＯメモリ、１７…多チャンネルデータ形成部、１８…多重・Ｐ／Ｓ変換部、１９…光電変換部、２０…クロック供給回路、２１…２画素間引き制御部、２４−１〜２４−４…ライン間引き制御部、２５−１〜２５−８…フィールド間引き制御部、２７−１〜２７−１６…ワード間引き制御部、３０−１〜３０−３２…読み出し制御部、３１…光電変換部、３２…データ形成部、３３…多重部、３６…データ長変換部、３７…分離部、３８…デスクランブル・８Ｂ／１０Ｂ・Ｐ／Ｓ部、３９…再生部、４１…クロック供給回路、４１…２画素多重制御部、４４−１〜４４−４…ライン多重制御部、４５−１〜４５−８…フィールド多重制御部、４７−１〜４７−１６…ワード多重制御部、５１−１〜５１−３２…読み出し制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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