(57)【要約】【課題】Ｉ／Ｑ不整合を補償する発振信号発生器及びそれを含む通信システムを提供する。【解決手段】同位相発振信号を発生させる第１ラッチ部と、第１ラッチ部とクロスカップルされ、直交位相発振信号Ｑを発生させる第２ラッチ部と、第１及び第２ラッチ部のうち少なくとも一つに接続される位相補償部と、を備え、位相補償部は、第１ラッチ部の第１及び第２同位相差動トランジスタ対のバイアス電流を相補的に調節し／するか、第２ラッチ部の第１直交位相差動トランジスタ対及び第２直交位相差動トランジスタ対のバイアス電流を相補的に調節する。本発明では、追加的な装置なしにＩ／Ｑ不整合を補償することによって、通信システムの同位相信号及び直交位相信号の間の位相整合特性を改善することができる。【選択図】図３Ｂ
2011071980.tif 000002
【特許請求の範囲】
【請求項１】
Ｉ／Ｑ不整合を補償する信号発生器において、
同位相発振信号を発生させる第１ラッチ部と、
前記第１ラッチ部とクロスカップルされ、直交位相発振信号を発生させる第２ラッチ部と、
前記第１及び第２ラッチ部のうち少なくとも一つに接続される位相補償部と、を備え、
前記第１ラッチ部は、
クロック信号に応答して動作する第１同位相差動トランジスタ対と、
相補クロック信号に応答して動作する第２同位相差動トランジスタ対と、を備え、
前記第２ラッチ部は、
前記相補クロック信号に応答して動作する第１直交位相差動トランジスタ対と、
前記クロック信号に応答して動作する第２直交位相差動トランジスタ対と、を備え、
前記位相補償部は、
前記第１同位相差動トランジスタ対及び前記第２同位相差動トランジスタ対のバイアス電流を相補的に調節し／するか、前記第１直交位相差動トランジスタ対及び前記第２直交位相差動トランジスタ対のバイアス電流を相補的に調節することを特徴とするＩ／Ｑ不整合を補償する発振信号発生器。
【請求項２】
前記位相補償部は、
前記第１同位相差動トランジスタ対の共通ノードである第１共通ノードに接続されて、前記第１共通ノードに第１オフセット電流を提供する第１オフセット電流源と、
前記第２同位相差動トランジスタ対の共通ノードである第２共通ノードに接続されて、前記第２共通ノードに第２オフセット電流を提供する第２オフセット電流源と、
を備えることを特徴とする請求項１に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項３】
前記位相補償部は、
前記第１直交位相差動トランジスタ対の共通ノードである第３共通ノードに接続されて、前記第３共通ノードに第３オフセット電流を提供する第３オフセット電流源と、
前記第２直交位相差動トランジスタ対の共通ノードである第４共通ノードに接続されて、前記第４共通ノードに第４オフセット電流を提供する第４オフセット電流源と、
を備えることを特徴とする請求項２に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項４】
前記第１オフセット電流及び前記第２オフセット電流は、その絶対量は同じであり、符号は逆であり、
前記第３オフセット電流及び前記第４オフセット電流は、その絶対量は同じであり、符号は逆であることを特徴とする請求項３に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項５】
前記第１ラッチ部は、
前記第１同位相トランジスタ対と第１電源電圧との間に接続されるロードと、
第１バイアスノードと第２電源電圧との間に接続されてバイアス電圧に応答して、前記第１ラッチ部のバイアス電流を制御する第１バイアス部と、
前記第１バイアスノードと前記第１及び第２共通ノードとの間に接続され、前記クロック信号及び前記相補クロック信号に応答して、前記第１同位相トランジスタ対と前記第２同位相トランジスタ対とを選択的に動作させる第１選択部と、を備え、
前記第２ラッチ部は、
前記第１直交位相トランジスタ対と前記第１電源電圧との間に接続されるロードと、
第２バイアスノードと第２電源電圧との間に接続され、前記バイアス電圧に応答して、前記第２ラッチ部のバイアス電流を制御する第２バイアス部と、
前記第２バイアスノードと前記第３及び第４共通ノードとの間に接続され、前記クロック信号及び前記相補クロック信号に応答して、前記第１直交位相トランジスタ対と前記第２直交位相トランジスタ対とを選択的に動作させる第２選択部と、
を備えることを特徴とする請求項３に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項６】
前記第１オフセット電流ないし前記第４オフセット電流のそれぞれは、
同位相受信信号と直交位相受信信号との間の位相不整合量によって可変されることを特徴とする請求項３に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項７】
前記第１ないし第４オフセット電流源は、それぞれは、
電圧源と相応する共通ノードとの間にそれぞれ接続され、前記位相不整合量によって可変される電圧またはデジタル制御信号に応答して動作する少なくとも一つのトランジスタを含むことを特徴とする請求項３に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項８】
前記第１ないし第４オフセット電流の量によって、
前記同位相発振信号及び前記直交位相発振信号のうち少なくとも一つのデューティが可変されることを特徴とする請求項２に記載のＩ／Ｑ不整合を補償する発振信号発生器。
【請求項９】
請求項３に記載の発振信号発生器と、
前記発振信号発生器に接続されて、前記同位相発振信号及び前記直交位相発振信号の周波数の２倍に相応する発振信号を出力する局部発振器と、
前記同位相信号と前記直交位相信号との間の前記位相不整合量を検出する位相不整合検出器と、
を備えることを特徴とする通信システム。
【請求項１０】
前記通信システムは、
ＲＦ信号を前記同位相発振信号とミキシングする第１ミキサと、
前記ＲＦ信号を前記直交位相発振信号とミキシングする第２ミキサと、をさらに備え、
前記同位相受信信号は、前記第１ミキサの出力信号から生成され、
前記直交位相受信信号は、前記第２ミキサの出力信号から生成されることを特徴とする請求項９に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振信号発生器に係り、さらに詳細には、同位相信号（Ｉｎ−ｐｈａｓｅ  ｓｉｇｎａｌ）及び直交位相信号（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ  ｓｉｇｎａｌ）の間で発生した位相不整合（ｐｈａｓｅ  ｍｉｓｍａｔｃｈ）を補償するための発振信号発生器及びそれを含む通信システムに関する。
【背景技術】
【０００２】
一般的に、無線通信システムにおいて、無線周波数送信器は、データを同位相チャンネル及び直交位相チャンネルの両チャンネルに乗せて送信する。したがって、所望の信号を完全に復元するためには、互いに９０°の位相差を有する同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱが必要となり、このような同位相局部発振信号及び直交位相局部発振信号の位相差が正確に９０°にならない場合には、最終的に信号を復元した時、ビットエラー率（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）が高くなる。
【０００３】
特に、両チャンネルへの信号分離が高い周波数で起こる直接変換方式の受信器やイメージ除去方式の受信器の場合、同位相信号Ｉと直交位相信号Ｑとの不整合は、システム全般に深刻な問題を起こしうる。
実際、無線周波数受信装置において、絶縁体の厚さ、素子の大きさまたはスペースの差、半導体物質の多様なクリスタル構造、及びレイアウト（ｌａｙｏｕｔ）の不整合などによって、局部発振器を構成する遅延セルの特性が理想的に一致しない。このような遅延セルの間の特性不一致は、局部発振器から出力される同位相局部発振信号及び直交位相局部発振信号の間の位相不整合を発生させ、これは、受信装置のＩ／Ｑ信号間の不整合を発生させる重要な原因となる。
【０００４】
さらに、受信装置のＩ及びＱ経路にある素子の間で発生した不整合も無線周波数受信装置のＩ／Ｑ不整合を発生させる要因の一つである。
同位相信号及び直交位相信号の間で発生した位相不整合を補償するための技術として、ミキサを通過した基底帯域の同位相信号及び直交位相信号を補償する方法と、無線周波数信号のＩ経路及びＱ経路を補償する方法とがある。
しかし、このような技術は、Ｉ／Ｑ信号間の位相不整合を補償するために、付加的な位相シフト（ｓｈｉｆｔ）ブロックを付け加えなければならない短所があり、固有の振幅（ａｍｐｌｉｔｕｄｅ）不整合を考慮しなければならないために、位相不整合の補償範囲に限界がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的な課題は、Ｉ／Ｑ不整合を補償することによって、送受信器の同位相信号及び直交位相信号の間の位相整合特性を改善することができる発振信号発生器及びそれを含む通信システムを提供することである。
【課題を解決するための手段】
【０００６】
前記のような本発明の目的を果たすために、本発明の一側面によるＩ／Ｑ不整合（ｍｉｓｍａｔｃｈ）を補償する発振信号発生器は、同位相発振信号を発生させる第１ラッチ部と、前記第１ラッチ部とクロスカップルされ、直交位相発振信号Ｑを発生させる第２ラッチ部と、前記第１及び第２ラッチ部のうち少なくとも一つに接続される位相補償部と、を備える。
前記第１ラッチ部は、クロック信号ＣＫに応答して動作する第１同位相差動トランジスタ対と、相補クロック信号ＣＫｂに応答して動作する第２同位相差動トランジスタ対と、を備える。
【０００７】
前記第２ラッチ部は、前記相補クロック信号に応答して動作する第１直交位相差動トランジスタ対と、前記クロック信号に応答して動作する第２直交位相差動トランジスタ対と、を備える。
前記位相補償部は、前記第１同位相差動トランジスタ対及び前記第２同位相差動トランジスタ対のバイアス電流を相補的に調節し／するか、前記第１直交位相差動トランジスタ対及び前記第２直交位相差動トランジスタ対のバイアス電流を相補的に調節する。
【０００８】
前記位相補償部は、前記第１同位相差動トランジスタ対の共通ノードである第１共通ノードＮ１に接続されて、前記第１共通ノードに第１オフセット電流を提供する第１オフセット電流源と、前記第２同位相差動トランジスタ対の共通ノードである第２共通ノードＮ２に接続されて、前記第２共通ノードに第２オフセット電流を提供する第２オフセット電流源と、を含みうる。
【０００９】
前記位相補償部はまた、前記第１直交位相差動トランジスタ対の共通ノードである第３共通ノードＮ３に接続されて、前記第３共通ノードに第３オフセット電流を提供する第３オフセット電流源と、前記第２直交位相差動トランジスタ対の共通ノードである第４共通ノードＮ４に接続されて、前記第４共通ノードに第４オフセット電流を提供する第４オフセット電流源と、を含みうる。
【発明の効果】
【００１０】
本発明によれば、Ｉ／Ｑ不整合を補償することによって、送受信器の同位相信号及び直交位相信号の間の位相整合特性を改善することができる。
また、付加的な位相シフトブロックなしにＩ／Ｑ不整合を補償することによって、位相整合特性を改善することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による無線通信システムを概略的に示す図である。
【図２】本発明の一実施形態による図１の第１発振信号発生器を具体的に説明するための図である。
【図３Ａ】本発明の一実施形態によるクオドラチャーディバイダを概略的に示すブロック図である。
【図３Ｂ】本発明の一実施形態によるクオドラチャーディバイダの回路図である。
【図３Ｃ】クロック信号によって図３Ａのラッチ回路対の動作による同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱを示す図である。
【図４Ａ】本発明の一実施形態による位相補償部を示すための図である。
【図４Ｂ】図４Ａに示されたオフセット電流源の一具現例を示す回路図である。
【図４Ｃ】図４Ａに示されたオフセット電流源の一具現例を示す回路図である。
【図５】オフセット電流印加によって発生した電圧オフセットを通じて第１及び第２差動トランジスタ対の出力デューティが調整されることを示す図である。
【図６】電圧オフセットによる図５のデューティ変化をより詳細に示すための図であって、図５に示されたＣ部分を拡大したものである。
【図７Ａ】本発明の一実施形態によるオフセット電流の変化による振幅エラー及び位相エラーの変化を示すための図である。
【図７Ｂ】図７Ａの一部区間を拡大して示す図である。
【図８】本発明の一実施形態によるオフセット電流による位相変化を示すための図である。
【図９】本発明の一実施形態によるＩ／Ｑ不整合を補償する過程を示すフローチャートである。
【発明を実施するための形態】
【００１２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００１３】
図１は、本発明の一実施形態による無線通信システム１０を概略的に示す図である。図１を参照すると、本発明の一実施形態による無線通信システム１０は、受信端１００及び送信端２００を含む。
無線通信システム１０の受信端１００は、第１アンテナ１０５、第１低ノイズ増幅器１１０、第１ミキサ１２０、第２ミキサ１３０、第１発振信号発生器１４０、第１基底帯域回路１５０、第２基底帯域回路１６０及びＩ／Ｑ不整合ディテクタ（Ｉ／Ｑ  ｍｉｓｍａｔｃｈ  ｄｅｔｅｃｔｏｒ）１７０を含む。
【００１４】
第１低ノイズ増幅器１１０は、第１アンテナ１０５を通じて受信された無線周波数信号（ＲＦ信号）を増幅、第１ミキサ１２０及び第２ミキサ１３０に印加する。第１ミキサ１２０及び第２ミキサ１３０は、増幅された無線周波数信号をそれぞれ第１発振信号発生器１４０から入力された同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱとミキシングして、中間周波数または基底帯域信号を出力する。第１基底帯域回路１５０及び第２基底帯域回路１６０は、それぞれ第１ミキサ１２０及び第２ミキサ１３０から出力された信号を増幅、濾過して同位相信号ＩＲ及び直交位相信号ＱＲを出力する。
【００１５】
無線通信システム１０の送信端２００は、第２アンテナ２０５、第２電力増幅器２１０、第３ミキサ２２０、第４ミキサ２３０、第２発振信号発生器２４０、第３基底帯域回路２５０及び第４基底帯域回路２６０を含む。図１には図示されていないが、送信端２００の同位相信号ＩＴ及び直交位相信号ＱＴが、Ｉ／Ｑ不整合ディテクタ１７０に入力されて、Ｉ／Ｑ不整合が検出されうる。送信端２００に含まれた第２電力増幅器２１０、第３ミキサ２２０、第４ミキサ２３０、第２発振信号発生器２４０、第３基底帯域回路２５０及び第４基底帯域回路２６０の動作は、前述した第１低ノイズ増幅器１１０、第１ミキサ１２０、第２ミキサ１３０、第１発振信号発生器１４０、第１基底帯域回路１５０及び第２基底帯域回路１６０の動作の逆動作を行う。
【００１６】
図２は、本発明の一実施形態による図１の第１発振信号発生器１４０を具体的に説明するための図である。図２では、図１の第１発振信号発生器１４０のみを図示したが、図１の第２発振信号発生器２４０も同様に構成することができる。図２を参考にすると、第１発振信号発生器１４０は、クオドラチャーディバイダ（ｑｕａｄｒａｔｕｒｅ  ｄｉｖｉｄｅｒ）１４１及び局部発振器（Ｌｏｃａｌ  Ｏｓｃｉｌｌａｔｏｒ）１４２を含む。クオドラチャーディバイダ１４１は、Ｉ／Ｑ不整合補償機能を有する１／２分周器（ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｄｅｒ）であり得る。クオドラチャーディバイダ１４１は、局部発振器１４２の出力である同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱの位相を調節して、同位相信号ＩＲ及び直交位相信号ＱＲの位相差を９０°にする。この際、Ｉ／Ｑ不整合ディテクタ１７０は、同位相信号ＩＲと直交位相信号ＱＲとの間の位相エラー量（すなわち、Ｉ／Ｑ位相不整合量）を検出し、クオドラチャーディバイダ１４１は、Ｉ／Ｑ不整合ディテクタ１７０の検出結果に基づいて、同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱの位相を調節することができる。同位相信号ＩＲと直交位相信号ＱＲとの間の位相不整合量は、同位相信号ＩＲの位相と直交位相信号ＱＲの位相との間の差が９０°から外れるほど大きくなる。
【００１７】
図３Ａは、本発明の一実施形態によるクオドラチャーディバイダ１４１を概略的に示すブロック図であり、図３Ｂは、本発明の一実施形態によるクオドラチャーディバイダ１４１の回路図である。図３Ｃは、クロック信号ＣＫによって図３Ａのラッチ回路対３００の動作による同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱを示す図である。この際、図３Ａに示されたクオドラチャーディバイダ１４１の詳細回路は、図３Ｂに示された回路として具現可能であるが、これに限定されるものではない。
【００１８】
図３Ａ及び図３Ｂを参考にすると、クオドラチャーディバイダ１４１は、ラッチ回路対３００及び位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄを含む。
ラッチ回路対３００は、差動の同位相発振信号ＩＰ、ＩＮを発生させる第１ラッチ部３００ａと、第１ラッチ部３００ａとクロスカップルされ、差動の直交位相発振信号ＱＰ、ＱＮを発生させる第２ラッチ部３００ｂとを含みうる。
【００１９】
第１ラッチ部３００ａは、位相遅延部３１０ａ、選択部３３０ａ及びバイアス部３４０ａを含み、第２ラッチ部３００ｂは、位相遅延部３１０ｂ、選択部３３０ｂ及びバイアス部３４０ｂを含む。
第１ラッチ部３００ａの位相遅延部３１０ａは、クロック信号ＣＫに応答して動作する第１差動トランジスタ対３１１ａと相補クロック信号ＣＫｂに応答して動作する第２差動トランジスタ対３１２ａとを備える。相補クロック信号ＣＫｂとは、クロック信号ＣＫと周波数は同一であり、位相は１８０°の差を有する信号である。
【００２０】
第２ラッチ部３００ｂの位相遅延部３１０ｂは、相補クロック信号ＣＫｂに応答して動作する第１差動トランジスタ対３１１ｂ及びクロック信号ＣＫに応答して動作する第２差動トランジスタ対３１２ｂを備える。
第１バイアス部３４０ａは、第１バイアスノードＢＮ１と接地電圧との間に接続され、バイアス電圧Ｖｂに応答して、第１ラッチ部３００ａのバイアス電流ＩＤＤＩを調節することができる。
【００２１】
第１ラッチ部３００ａの選択部３３０ａは、第１バイアスノードＢＮ１と第１共通ノードＮ１との間に接続されて、クロック信号ＣＫに応答して、第１差動トランジスタ対３１１ａを選択的に動作させるためのトランジスタ及び第１バイアスノードと第２共通ノードＮ２との間に接続されて、相補クロック信号ＣＫｂに応答して、第２差動トランジスタ対３１２ａを選択的に動作させるためのトランジスタを含みうる。
【００２２】
第２バイアス部３４０ｂは、第２バイアスノードＢＮ２と接地電圧との間に接続され、バイアス電圧Ｖｂに応答して、第２ラッチ部３００ｂのバイアス電流ＩＤＤＱを調節することができる。
第２ラッチ部３００ｂの選択部３３０ｂは、第２バイアスノードＢＮ２と第３共通ノードＮ３との間に接続されて、相補クロック信号ＣＫｂに応答して、第１差動トランジスタ対３１１ｂを選択的に動作させるためのトランジスタ及び第２バイアスノードＢＮ２と第４共通ノードＮ４との間に接続されて、クロック信号ＣＫに応答して、第２差動トランジスタ対３１２ｂを選択的に動作させるためのトランジスタを含みうる。
【００２３】
第１ラッチ部３００ａは、第１差動トランジスタ対３１１ａと第１電源電圧ＶＤＤとの間に接続されるロード（ｌｏａｄ）をさらに含み、第２ラッチ部３００ｂは、第１差動トランジスタ対３１１ｂと第１電源電圧ＶＤＤとの間に接続されるロードをさらに含んで構成することができる。
位相遅延部３１０ａ、３１０ｂは、Ｉ／Ｑ波形の位相を遅延させ、選択部３３０ａ、３３０ｂは、位相遅延部３１０ａ、３１０ｂを選択的に動作させる役割を果たす。
【００２４】
バイアス部３４０ａ、３４０ｂにバイアス電圧Ｖｂが印加され、選択部３３０ａ、３３０ｂにクロック信号ＣＫ及び相補クロック信号ＣＫｂが印加されれば、位相遅延部３１０ａ、３１０ｂの動作が行われる。
さらに具体的に、クロック信号ＣＫが、第１ロジックレベル（ハイレベルまたはレベル１）である場合、第１ステージＡの第１差動トランジスタ対３１１ａが動作する。第１差動トランジスタ対３１１ａのゲート端には、差動の直交位相局部発振信号ＱＰ及びＱＮが印加され、この際、ＱＰのロジックレベルは０、ＱＮのロジックレベルは１であり得る。
【００２５】
ＱＰロジックレベルが０、ＱＮロジックレベルが１である場合、第１ステージＡでの第１差動トランジスタ対３１１ａの第１トランジスタ１ａはＯＦＦになり、第２トランジスタ２ａはＯＮになる。これにより、ＩＰロジックレベルは１、ＩＮロジックレベルは０値を有する。この際、差動の同位相局部発振信号ＩＰ及びＩＮは、第２差動トランジスタ対３１２ａのゲート端に印加される。但し、第１ステージＡでの第２差動トランジスタ対３１２ａは、クロック信号ＣＫが、第２ロジックレベル（ローレベルまたはレベル０）である場合に動作する。
【００２６】
クロック信号ＣＫが、第２ロジックレベル（ローレベルまたはレベル０）である場合、第１ステージＡでの第２差動トランジスタ対３１２ａ及び第２ステージＢでの第１差動トランジスタ対３１１ｂが動作する。第１ステージＡの第１差動トランジスタ対３１１ａの動作過程によってロジック１値を有するＩＰ及びロジック０値を有するＩＮが、第１ステージＡでの第２差動トランジスタ対３１２ａのゲート端に入力される。これにより、第１ステージＡでの第２差動トランジスタ対３１２ａの第３トランジスタ３ａはＯＦＦになり、第４トランジスタ４ａはＯＮになる。これにより、ＩＰ信号のロジックレベルは１、ＩＮ信号のロジックレベルは０値を有し、ＩＰ及びＩＮ信号は、第２ステージＢでの第１差動トランジスタ対３１１ｂのゲート端に印加される。
【００２７】
第１ステージＡの第２差動トランジスタ対３１２ａの動作過程によるロジック１値を有するＩＰ信号及びロジック０値を有するＩＮ信号が、第２ステージＢでの第１差動トランジスタ対３１１ｂのゲート端に入力される。これにより、第２ステージＢでの第１差動トランジスタ対３１１ｂの第１トランジスタ１ｂはＯＮになり、第２トランジスタ２ｂはＯＦＦになる。これにより、ＱＮロジックは０、ＱＰロジックは１値を有し、ＱＮ及びＱＰは、第２ステージＢでの第２差動トランジスタ対３１２ｂのゲート端に印加される。但し、第２ステージＢでの第２差動トランジスタ対３１２ｂは、クロック信号ＣＫが、第１ロジックレベル（ハイレベルまたはレベル１）である場合に動作する。
【００２８】
第２ステージＢの第１差動トランジスタ対３１１ｂの動作過程によるロジック０値を有するＱＮ信号及びロジック１値を有するＱＰ信号が、第２ステージＢでの第２差動トランジスタ対３１２ｂのゲート端に入力される。これにより、第２ステージＢでの第２差動トランジスタ対３１２ｂの第３トランジスタ３ｂはＯＮになり、第４トランジスタ４ｂはＯＦＦになる。これにより、ＱＮ信号はロジック０、ＱＰ信号はロジック１値を有し、ＱＮ及びＱＰ信号は、第１ステージＡでの第１差動トランジスタ対３１１ａのゲート端に印加される。
【００２９】
前述した過程は、クロック信号ＣＫによるラッチ回路対３００の第１ステージＡ及び第２ステージＢの動作であって、前記のような過程は、クロック信号ＣＫの第１ロジックレベル（ハイレベルまたはレベル１）及び第２ロジックレベル（ローレベルまたはレベル０）によって反復されうる。
【００３０】
図３Ｃは、クロック信号ＣＫによる前記のような動作を示す図であって、クロック信号ＣＫによる同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱを表わす。同位相局部発振信号ＬＯＩは、差動の同位相局部発振信号ＩＰ及びＩＮを表わし、直交位相局部発振信号ＬＯＱは、差動の直交位相局部発振信号ＱＰ及びＱＮを表わす。
【００３１】
位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄは、第１ステージＡでの第１差動トランジスタ対３１１ａ及び第２差動トランジスタ対３１２ａのバイアス電流を相補的に調節し、第２ステージＢの第１差動トランジスタ対３１１ｂ及び第２差動トランジスタ対３１２ｂのバイアス電流を相補的に調節することによって、同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱの位相を調節することができ、これを通じてＩ／Ｑ不整合を補償することができる。ここで、バイアス電流を相補的に調節するということは、一つ（例えば、第１ステージＡでの第１差動トランジスタ対３１１ａ）のバイアス電流を増加させる時、これに対応する他の一つ（例えば、第１ステージＡでの第２差動トランジスタ対３１２ａのバイアス電流）は、減少させることを意味する。バイアス電流の増加量と減少量は、相互同一であり得る。
【００３２】
位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄは、第１ステージＡでの第１差動トランジスタ対３１１ａの共通ソース端である第１共通ノードＮ１に接続されて、第１共通ノードＮ１に第１オフセット電流−△ＩＯＦＦを提供する第１オフセット電流源３２０ａ、及び第２差動トランジスタ対３１２ａの共通ソース端である第２共通ノードＮ２に連結されて、第２共通ノードＮ２に第２オフセット電流−△ＩＯＦＦを提供する第２オフセット電流源３２０ｂを含みうる。
【００３３】
位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄはまた、第２ステージＢの第１差動トランジスタ対３１１ｂの共通ソース端である第３共通ノードＮ３に接続されて、第３共通ノードＮ３に第３オフセット電流−△ＩＯＦＦを提供する第３オフセット電流源３２０ｃ、及び第２ステージＢでの第２差動トランジスタ対３１２ｂの共通ソース端である第４共通ノードＮ４に接続されて、第４共通ノードＮ４に第４オフセット電流△ＩＯＦＦを提供する第４オフセット電流源３２０ｄを含みうる。
【００３４】
例えば、位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄは、第１ステージＡでの第１差動トランジスタ対３１１ａ及び第２差動トランジスタ対３１２ａに同じ大きさの異なる符号値を有するオフセット電流値を印加させ、第２ステージＢの第１差動トランジスタ対３１１ｂ及び第２差動トランジスタ対３１２ｂに同じ大きさの異なる符号値を有するオフセット電流値を印加させうる。
【００３５】
このようにすることによって、位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄは、クロック信号ＣＫに応答して動作する差動トランジスタ対３１１ａ、３１２ｂのバイアス電流を増加させる時、相補クロック信号ＣＫｂに応答して動作する差動トランジスタ対３１２ａ、３１１ｂのバイアス電流を減少させるか、その逆に調節することができる。
【００３６】
図４Ａは、本発明の一実施形態による位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄを示すための図である。図４Ａに示された位相補償部３２０ａ、３２０ｄ及び３２０ｂ、３２０ｃは、オフセット電流源Ｉ１、Ｉ２で構成することができるが、本発明の範囲が、これに限定されるものではない。
【００３７】
図４Ｂ及び図４Ｃは、それぞれ図４Ａに示されたオフセット電流源の一具現例を示す回路図である。図４Ｂを参照すると、第１ないし第４オフセット電流源のそれぞれは、電圧源と相応する共通ノードＮ１、Ｎ２、Ｎ３またはＮ４との間に接続され、アナログ電圧源の△ＶＣまたは−△ＶＣに応答して動作するトランジスタＭＰ１、またはＭＰ２として具現可能である。
【００３８】
図４Ｂに示された実施形態では、アナログ電圧源の△ＶＣ及び−△ＶＣ値を増加させるか、減少させてオフセット電流△ＩＯＦＦ及び−△ＩＯＦＦ値を減少させるか、増加させることができる。アナログ電圧源△ＶＣ及び−△ＶＣ値は、前述したＩ／Ｑ不整合ディテクタ１７０によって検出された同位相信号ＩＲ及び直交位相信号ＱＲの間の位相不整合量によって可変されうる。Ｉ／Ｑ不整合ディテクタ１７０は、リアルタイムで位相不整合量を検出することによって、オフセット電流量をリアルタイムで可変させることができる。またはＩ／Ｑ不整合ディテクタ１７０は、非リアルタイム的に（例えば、受信装置のターンオン時や、リセット時のように特定イベントの発生時）位相不整合量を検出することができる。
【００３９】
図４Ｂに示されたグラフは、△ＶＣの増加、減少によるＭＰ１トランジスタに流れる電流Ｉ＿ＭＰ１とＭＰ２トランジスタに流れる電流Ｉ＿ＭＰ２との差を示す図である。
【００４０】
図４Ｃは、デジタル制御を通じてオフセット電流値を可変するオフセット電流源の一例である。図４Ｃを参照すると、オフセット電流源は、電流ミラー回路として具現され、電流ミラー回路は、電圧源と相応する共通ノードＮ１、Ｎ２、Ｎ３またはＮ４との間にそれぞれ接続され、デジタル制御信号に応答して、選択的に動作する少なくとも一つのトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８として具現可能である。
【００４１】
本実施形態では、デジタル制御信号は、電流ミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）でのオープン及びクローズ（０及び１）スイッチングを制御するための当該スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ４に印加される。デジタル制御信号を用いてスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ４の短絡を制御することによって、△ＩＯＦＦ及び−△ＩＯＦＦ値を減少させるか、増加させることができる。
【００４２】
例えば、第１スイッチＳＷ１及び第２スイッチＳＷ２がオープンされている場合には、ＭＰ４トランジスタには、ＭＰ３の電流量と同一のＩ３の電流が流れ、ＭＰ５及びＭＰ６トランジスタには、電流が流れなくなる。したがって、ノードＮ１またはＮ４には、Ｉ３だけのオフセット電流が提供される。第１スイッチＳＷ１がクローズされる場合には、ＭＰ４トランジスタだけではなく、ＭＰ５トランジスタにもＩ３の電流が流れ、ノードＮ１またはＮ４には、Ｉ３＋Ｉ３＝２Ｉ３が提供される。第１スイッチＳＷ１及び第２スイッチＳＷ２がクローズされる場合には、ノードＮ１またはＮ４には、ＭＰ４及びＭＰ５トランジスタだけではなく、ＭＰ６トランジスタにもＩ３の電流が流れ、ノードＮ１またはＮ４には、Ｉ３＋Ｉ３＋Ｉ３＝３Ｉ３が提供される。もちろん、トランジスタＭＰ３、ＭＰ５、ＭＰ６の大きさを異なるように具現するならば、オフセット電流量も異なるように調節される。
【００４３】
また、第３スイッチＳＷ３及び第４スイッチＳＷ４がクローズされている場合には、ＭＰ７、ＭＰ８及びＭＰ９トランジスタには、ＭＰ１０の電流量と同一の−Ｉ３の電流が流れる。したがって、ノードＮ２またはＮ３には、−Ｉ３−Ｉ３−Ｉ３＝−３Ｉ３の電流が提供される。第４スイッチＳＷ１のみクローズされる場合には、ＭＰ８及びＭＰ９トランジスタに−Ｉ３の電流が流れ、ノードＮ２またはＮ３には、−Ｉ３−Ｉ３＝−２Ｉ３が提供される。第３スイッチＳＷ１及び第４スイッチＳＷ２いずれもオープンされる場合には、ＭＰ９トランジスタにのみ−Ｉ３の電流が流れ、ノードＮ２またはＮ３には、−Ｉ３が提供される。デジタル制御信号は、前述したＩ／Ｑ不整合ディテクタ１７０によって検出された同位相信号ＩＲ及び直交位相信号ＱＲの間の位相不整合量によって可変されうる。
【００４４】
図５は、オフセット電流印加によって発生した電圧オフセットを通じて第１及び第２差動トランジスタ対３１１ａ、３１２ａまたは３１１ｂ、３１２ｂの出力デューティが調整されることを示す図である。電圧オフセットＶｏｓによって図３Ｂに示された第１及び第２バイアス電流ＩＤＤＩ及びＩＤＤＱの波形のトリップポイント（ｔｒｉｐ  ｐｏｉｎｔ）が、所定の電圧オフセットＶｏｓだけシフトされる。これにより、第１及び第２バイアス電流ＩＤＤＩ及びＩＤＤＱのトリップポイントを基準にレベルトランジションする信号を仮定すれば、その信号は、図５に示されたように、Ｆ１からＦ２に変化する。すなわち、電圧オフセットＶｏｓが存在しない時の第１及び第２バイアス電流ＩＤＤＩ及びＩＤＤＱのトリップポイントを基準にレベルトランジションする信号がＦ１であれば、オフセット電流印加によって電圧オフセットＶｏｓが存在する時の第１及び第２バイアス電流ＩＤＤＩ及びＩＤＤＱのトリップポイントを基準にレベルトランジションする信号はＦ２になる。したがって、オフセット電流印加によって電圧オフセットＶｏｓが生じれば、これにより、クロック信号ＣＫ、ＣＫｂのデューティが変わる効果が得られる。
【００４５】
クロック信号ＣＫ、ＣＫｂのデューティの変化は、第１及び第２差動トランジスタ対３１１ａ、３１２ａまたは３１１ｂ、３１２ｂの出力（すなわち、ＩＰ、ＱＰ、ＩＮ、ＱＮ）を変化させ、同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱの位相を調節することによって、基底帯域の同位相信号ＩＲ及び基底帯域の直交位相信号ＱＲの位相不整合を補償することができる。
【００４６】
前述したように、本発明の実施形態によれば、クロック信号ＣＫ、ＣＫｂのデューティーを直接的に変更せず、オフセット電流を印加して電圧オフセットＶｏｓを調節し、これを通じてクロック信号ＣＫ、ＣＫｂのデューティを間接的に変更することによって、同位相局部発振信号ＬＯＩ及び直交位相局部発振信号ＬＯＱの位相を調節する。
この際、電圧オフセットＶｏｓは、下記のような数式１によって求められる。
【００４７】
【数１】
2011071980.tif 000003
（ここで、Ｖｏｓは、電圧オフセット、ｕｎは、電荷運搬キャリアの有効移動度、Ｗは、ゲート幅、Ｌは、ゲート長さ，Ｃｏｘは、単位面積当たりゲート酸化層の静電容量及び△Ｉは、オフセット電流に該当する。）
【００４８】
図６は、電圧オフセットによる図５のデューティ変化をより詳細に示すための図であって、図５に示されたＣ部分を拡大したものである。電圧オフセットＶｏｓが発生すれば、クロック信号ＣＫの波形が△ｔだけ移動し、△ｔは、下記のような数式２によって求められる。
【００４９】
【数２】
2011071980.tif 000004
したがって、数式１と数式２とを通じて下記のような数式３によって、△ｔと△Ｉとの関係が求められる。
【００５０】
【数３】
2011071980.tif 000005
すなわち、△ｔは、△Ｉと比例する。
【００５１】
図７Ａは、本発明の一実施形態によるオフセット電流の変化による振幅エラー及び位相エラーの変化を示すための図であり、図７Ｂは、図７Ａの一部区間を拡大して示す図である。図７Ａ及び図７Ｂを参考にすると、補償部３２０を通じて印加されるオフセット電流の変化を通じて位相エラーを変化させることができる。オフセット電流の変化によって振幅エラーには大きい変化はなく、一方、位相エラーは相対的に大きい変化があり、位相エラーの変化形態が線形性を有している。位相エラーの変化が線形性を有しているので、或る程度の位相エラーがあるかどうかを考慮して、オフセット電流量を変化することができて、位相不整合の補償に効率的である。
【００５２】
図８は、本発明の一実施形態によるオフセット電流による位相変化を示すための図である。Ｇ１、Ｇ２波形は、第１及び第２差動トランジスタ対３１１ａ、３１２ａまたは３１１ｂ、３１２ｂに印加される入力波形であり、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ波形は、Ｉ／Ｑの出力波形である。
【００５３】
図８は、オフセット電流の変化によってＩ／Ｑの出力波形の間隔が変化することを表わしている。Ｌ波形部分は、オフセット電流がない時のＩ／Ｑの出力波形であり、Ｊ、Ｋ、Ｍ、Ｎ波形部分は、オフセット電流が２０ｕＡ、１０ｕＡ、−１０ｕＡ、−２０ｕＡである時のＩ／Ｑの出力波形を表わす。ＪからＮにオフセット電流の大きさが変化するほどＩ／Ｑの出力波形の間隔が次第に広くなることが分かる。さらに具体的に、オフセット電流が２０ｕＡである時（Ｊ）、間隔が最も狭く、オフセット電流が−２０ｕＡである時（Ｎ）、間隔が最も広い。すなわち、オフセット電流の変化によってＩ／Ｑ出力波形の位相が変化する。
【００５４】
図９は、本発明の一実施形態によるＩ／Ｑ不整合を補償する過程を示すフローチャートである。図８のＩ／Ｑ不整合を補償する過程は、図３Ａに示されたクオドラチャーディバイダ１４１によって行われる。図９を参考にすると、クオドラチャーディバイダ１４１に含まれた位相遅延部３１０ａ、３１０ｂに位相補償部３２０ａ、３２０ｂ、３２０ｃ、３２０ｄを用いてオフセット電流を印加する（ステップＳ１０）。次いで、オフセット電流によってオフセット電圧が発生する（ステップＳ２０）。次いで、入力オフセット電圧によってＩＤＤＩ及びＩＤＤＱの波形のトリップポイントが電圧オフセットだけシフトされ、これにより、出力信号（同位相発振信号及び／または直交位相発振信号）のデューティが変化する（ステップＳ３０）。次いで、出力信号のデューティが変化することによってＩ／Ｑ不整合が補償される（ステップＳ４０）。この際、Ｉ／Ｑ不整合補償によってＩ／Ｑの位相差が９０°になりうる。
【００５５】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００５６】
本発明は、Ｉ／Ｑ不整合を補償する発振信号発生器及びそれを含む通信システムに利用されうる。
【図１】
2011071980.tif 000006
【図２】
2011071980.tif 000007
【図３Ａ】
2011071980.tif 000008
【図３Ｂ】
2011071980.tif 000009
【図３Ｃ】
2011071980.tif 000010
【図４Ａ】
2011071980.tif 000011
【図４Ｂ】
2011071980.tif 000012
【図４Ｃ】
2011071980.tif 000013
【図５】
2011071980.tif 000014
【図６】
2011071980.tif 000015
【図７Ａ】
2011071980.tif 000016
【図７Ｂ】
2011071980.tif 000017
【図８】
2011071980.tif 000018
【図９】
2011071980.tif 000019