(57)【要約】【課題】半導体装置とその製造方法、及び半導体ウエハにおいて、個片化後の半導体チップがもとの半導体ウエハのどこに位置していたかを容易に特定すること。【解決手段】複数のチップ領域Rcとスクライブ領域Rsとを有するシリコン基板２０と、複数のチップ領域Rcの各々に対応する複数のモニタ素子Mと、スクライブ領域Rsに形成され、複数のモニタ素子Mの各々を電気的に接続する配線２とを有し、スクライブ領域RsにおけるダイシングラインX1〜X7、Y1〜Y7の位置をずらしたときに、配線２の異なる部分がダイシングされるようにして、配線２と複数のモニタ素子Mとの結線状態をダイシングラインX1〜X7、Y1〜Y7の位置に応じて可変にした半導体ウエハWによる。【選択図】図６
2011155029.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップ領域とスクライブ領域とを有する半導体基板と、
前記複数のチップ領域の各々に形成された複数のモニタ素子と、
前記スクライブ領域に形成され、前記複数のモニタ素子の各々を電気的に接続する配線とを有し、
前記スクライブ領域におけるダイシングラインの位置をずらしたときに、前記配線の異なる部分がダイシングされるようにして、前記配線と前記複数のモニタ素子との結線状態を前記ダイシングラインの前記位置に応じて可変にしたことを特徴とする半導体ウエハ。
【請求項２】
前記配線は、前記複数のモニタ素子の各々の入力端と出力端とを電気的に短絡する複数のブリッジを有し、
前記ダイシングにより切断される前記ブリッジの個数を前記ダイシングラインの前記位置に応じて可変にしたことを特徴とする請求項１に記載の半導体ウエハ。
【請求項３】
複数のチップ領域を備えた半導体基板の所定領域に、前記複数のチップ領域の各々に対応して複数のモニタ素子を形成する工程と、
前記複数のチップ領域の間のスクライブ領域に、前記複数のモニタ素子の各々を電気的に接続する配線を形成する工程と、
前記スクライブ領域におけるダイシングラインの位置をダイシングの度にずらすことにより、前記チップ領域ごとに前記配線の切断箇所を変えながら、前記半導体基板を半導体チップに個片化する工程と、
前記個片化の後、前記配線と前記複数のモニタ素子との結線状態で定まる回路特性値を、前記半導体チップの各々について測定する工程と、
前記回路特性値に基づいて、前記チップの前記半導体基板内での位置を特定する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板を前記半導体チップに個片化する工程において、前記ダイシングラインの前記位置を行ごと及び列ごとに変え、
前記チップの前記半導体基板での前記位置を特定する工程において、前記チップが属する行と列とを特定することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の所定領域に形成された複数のモニタ素子と、
前記複数のモニタ素子の各々を電気的に接続する配線と有し、
前記配線に、前記複数のモニタ素子の少なくとも一つの入力端と出力端とを電気的に短絡するブリッジが形成され、
前記ブリッジにより短絡されていない残りのモニタ素子に接続された部分の前記配線が、ダイシング面に露出したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、及び半導体ウエハに関する。
【背景技術】
【０００２】
LSI等の半導体装置は、半導体ウエハに所定の素子を形成した後、ダイシングによりその半導体ウエハを半導体チップ毎に個片化して製造される。ダイシングの後、各半導体チップに対して電気的な試験が行われ、半導体チップが良品であるか不良品であるかの判定が行われる。
【０００３】
このとき、不良品と判断された半導体チップが、もとの半導体ウエハのどこに位置していたかが分かると、その不良が製造工程中のどのプロセスが原因で発生したのかを把握するのに便利である。例えば、半導体ウエハの特定の領域に属していた半導体チップのみに集中的に不良が発生していれば、製造工程で使用する特定の半導体製造装置に不具合がある可能性が高いことが分かる。
【０００４】
しかしながら、半導体チップに対する電気的な試験は、半導体チップを樹脂封止した後に行われることが多いので、その半導体チップがもとの半導体ウエハのどこにあったかを知るのは難しい。
【０００５】
半導体ウエハにおける半導体チップの位置を特定するために、位置情報を含んだ刻印を半導体チップの裏面にレーザで形成する方法もある。但し、これでは刻印を確認するために封止樹脂を開封しなければならず、手間がかかる。更に、この方法では、刻印をするためのレーザ装置のコストや、刻印に要する時間が半導体装置の価格に転嫁され、半導体装置のコスト増を招いてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２７７３３７号公報
【特許文献２】特開平９−２４６１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置とその製造方法、及び半導体ウエハにおいて、個片化後の半導体チップがもとの半導体ウエハのどこに位置していたかを容易に特定することを目的とする。
【課題を解決するための手段】
【０００８】
以下の開示の一観点によれば、複数のチップ領域とスクライブ領域とを有する半導体基板と、前記複数のチップ領域の各々に形成された複数のモニタ素子と、前記スクライブ領域に形成され、前記複数のモニタ素子の各々を電気的に接続する配線とを有し、前記スクライブ領域におけるダイシングラインの位置をずらしたときに、前記配線の異なる部分がダイシングされるようにして、前記配線と前記複数のモニタ素子との結線状態を前記ダイシングラインの前記位置に応じて可変にした半導体ウエハが提供される。
【０００９】
また、その開示の別の観点によれば、複数のチップ領域を備えた半導体基板の所定領域に、前記複数のチップ領域の各々に対応して複数のモニタ素子を形成する工程と、前記複数のチップ領域の間のスクライブ領域に、前記複数のモニタ素子の各々を電気的に接続する配線を形成する工程と、前記スクライブ領域におけるダイシングラインの位置をダイシングの度にずらすことにより、前記チップ領域ごとに前記配線の切断箇所を変えながら、前記半導体基板を半導体チップに個片化する工程と、前記個片化の後、前記配線と前記複数のモニタ素子との結線状態で定まる回路特性値を、前記半導体チップの各々について測定する工程と、前記回路特性値に基づいて、前記チップの前記半導体基板内での位置を特定する工程とを有する半導体装置の製造方法が提供される。
【００１０】
更に、その開示の他の観点によれば、半導体基板と、前記半導体基板の所定領域に形成された複数のモニタ素子と、前記複数のモニタ素子の各々を電気的に接続する配線と有し、前記配線に、前記複数のモニタ素子の少なくとも一つの入力端と出力端とを電気的に短絡するブリッジが形成され、前記ブリッジにより短絡されていない残りのモニタ素子に接続された部分の前記配線が、ダイシング面に露出した半導体装置が提供される。
【発明の効果】
【００１１】
以下の開示では、配線とモニタ素子との結線状態がダイシングラインの位置に応じて変わる。よって、ダイシングラインをずらしながら半導体ウエハをダイシングし、上記の結線状態で定まる回路特性値を個片化後の半導体チップ各々で測定することで、各半導体チップが元の半導体ウエハのどこに位置していたかを特定できる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の原理について説明するための半導体ウエハの平面図である。
【図２】第１実施形態の半導体ウエハに形成されるモニタ回路の回路図である。
【図３】第１実施形態の半導体ウエハに形成されるモニタ回路とスクライブラインとの位置関係について説明するための拡大平面図である。
【図４】第１実施形態において、ダイシング後の半導体ウエハを模式的に示す拡大平面図である。
【図５】第１実施形態において、半導体ウエハにおけるモニタ素子の配置方法について示す拡大平面図である
【図６】図５に示したモニタ領域を通るダイシングラインについて説明するための拡大平面図である。
【図７】第１実施形態の原理について説明するためのフローチャートである。
【図８】第１実施形態において、ダイシングによって得られた半導体チップを模式的に示す図である。
【図９】第１実施形態において、チップ領域内にモニタ素子を設けた場合の拡大平面図である。
【図１０】第２実施形態の原理について説明するための半導体チップの平面図である。
【図１１】第２実施形態の原理について説明するための半導体ウエハの拡大平面図である。
【図１２】第３実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。
【図１３】第３実施形態に係る半導体ウエハの製造途中の断面図（その１）である。
【図１４】第３実施形態に係る半導体ウエハの製造途中の断面図（その２）である。
【図１５】第３実施形態に係る半導体ウエハの製造途中の断面図（その３）である。
【図１６】第３実施形態に係る半導体ウエハの製造途中の平面図である。
【図１７】第３実施形態に係る半導体チップのダイシング面の一例を示す図である。
【図１８】第４実施形態に係る半導体ウエハの製造途中の断面図（その１）である。
【図１９】第４実施形態に係る半導体ウエハの製造途中の断面図（その２）である。
【図２０】第４実施形態に係る半導体ウエハの製造途中の断面図（その３）である。
【図２１】第４実施形態に係る半導体ウエハの製造途中の平面図である。
【図２２】第５実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。
【図２３】第５実施形態に係る半導体ウエハの製造途中の断面図（その１）である。
【図２４】第５実施形態に係る半導体ウエハの製造途中の断面図（その２）である。
【図２５】第５実施形態に係る半導体ウエハの製造途中の断面図（その３）である。
【図２６】第５実施形態に係る半導体ウエハの製造途中の平面図である。
【図２７】第６実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。
【図２８】第６実施形態に係る半導体ウエハの製造途中の断面図（その１）である。
【図２９】第６実施形態に係る半導体ウエハの製造途中の断面図（その２）である。
【図３０】第６実施形態に係る半導体ウエハの製造途中の断面図（その３）である。
【図３１】第６実施形態に係る半導体ウエハの製造途中の平面図である。
【発明を実施するための形態】
【００１３】
以下に、各実施形態について添付図面を参照しながら詳細に説明する。
【００１４】
（第１実施形態）
図１は、本実施形態の原理について説明するための半導体ウエハの平面図である。
【００１５】
この半導体ウエハWは、ダイシング時にダイシングソーが通るスクライブ領域Rsと、このスクライブ領域Rsにより画定されたチップ領域Rcとを有する。そのチップ領域Rcは、行方向と列方向に複数形成される。
【００１６】
図２は、この半導体ウエハWに形成されるモニタ回路５の回路図である。
【００１７】
モニタ回路５は、二つの試験パッド３と、それらの間に直列接続されたモニタ素子Mとを有する。これらのモニタ素子M同士を接続する配線２には、各々のモニタ素子Mの入力端と出力端とを電気的に短絡するブリッジ２ａが各モニタ素子Mに対応して複数形成される。
【００１８】
隣接するブリッジ２ａの間には高低差ΔHが付与されており、その高低差ΔHに相当する配線２の延長部２ｂが各ブリッジ２ａに設けられる。
【００１９】
図３は、このモニタ回路５とダイシングラインY1〜Y7との位置関係について説明するための拡大平面図である。
【００２０】
ダイシングラインY1〜Y7は、ダイシング時にウエハWを切断する基準線であって、ウエハWにダイシングソーを当てる位置を変えることによって、図３のように各ダイシングラインY1〜Y7を互いにずらすことができる。ダイシングソーに代えてレーザ光でダイシングを行うときも、これと同様に各ダイシングラインY1〜Y7を互いにずらすことができる。
【００２１】
本実施形態では、ダイシングラインY2〜Y6が配線２の延長部２ｂを横断するように、ダイシング時にダイシングラインY1〜Y7の位置を設定する。
【００２２】
図４は、ダイシング後の半導体ウエハWを模式的に示す拡大平面図である。
【００２３】
図４では、ダイシングラインY5を使用してダイシングした場合を例示している。上記のようにダイシングラインY5が延長部２ｂを横断するようにしたので、図４における下側の四つのモニタ素子Mに対応する四つのブリッジ２ａはダイシングにより切断される。そして、図４における上側の二つのモニタ素子Mに対応する二つのブリッジ２ａは、切断されずに残存する。
【００２４】
この結果、ダイシング前では全てのモニタ素子Mがブリッジ２ａで電気的に短絡していたのに対し、ダイシング後では二つのモニタ素子Mのみが電気的に短絡された状態となる。
【００２５】
このように、モニタ回路５は、ダイシングラインY1〜Y7のうちのどれを使用するかにより切断されるブリッジ２ａの個数が変わり、ダイシング後における各モニタ素子Mと配線２との結線状態が可変となる。そして、その結線状態で定まるモニタ回路５の合成抵抗値等の回路特性値は、二つの試験パッド３を利用して測定することができる。
【００２６】
図５は、半導体ウエハWにおけるモニタ素子５の配置方法について示す拡大平面図である。
【００２７】
図５に示されるように、半導体ウエハWには、一つチップ領域Rcに対応するように、第１のモニタ領域６と第２のモニタ領域７とが設けられる。各モニタ領域６、７の位置は特に限定されないが、本実施形態ではチップ領域Rcの下端のスクライブ領域Rsに第１のモニタ領域６を設け、チップ領域Rcの左端のスクライブ領域Rsに第２のモニタ領域７を設ける。
【００２８】
そして、各モニタ領域６、７内に既述のモニタ回路５が設けられる。このうち、第１のモニタ領域５内のモニタ回路５は、第２のモニタ領域６内におけるモニタ回路５をウエハW内で９０°回転した形状に形成される。
【００２９】
図６は、図５に示したモニタ領域５、６を通るダイシングラインX1〜X7、Y1〜Y7について説明するための拡大平面図である。
【００３０】
これらのダイシングラインのうち、ダイシングラインX1〜X7は列方向に延在し、ダイシングラインY1〜Y7は行方向に延在する。
【００３１】
そして、図３で説明したように、ダイシングラインX2〜X6、Y2〜Y6は配線２の延長部２ｂを通るように設定される。
【００３２】
隣接するダイシングラインX1〜X7、Y1〜Y7同士の間隔は、使用するダイシング装置の加工精度によって定まり、典型的には５μm程度である。この場合、スクライブ領域Rsの幅を約９０μmとすれば、上記のように延長部２ｂを通るようにダイシングラインX2〜X6、Y2〜Y6を設定できる。
【００３３】
このように各ダイシングラインX1〜X7、Y1〜Y7を設定したうえで、本実施形態では以下のようにして個片化後の半導体チップが元の半導体ウエハWのどこに位置していたのかを特定する。
【００３４】
図７は、本実施形態の原理について説明するためのフローチャートである。
【００３５】
最初のステップＳ１では、半導体ウエハWに上記のモニタ素子Mを形成する。モニタ素子Mの好適な例とその形成方法については、後述の各実施形態において説明する。
【００３６】
次いで、ステップＳ２に移り、図５及び図６に示したように、スクライブ領域Rsにおける半導体ウエハWに配線２を形成し、その配線２で上記の各モニタ素子Mを電気的に接続する。
【００３７】
そして、ステップＳ３に移り、図６に示したダイシングラインX1〜X7、Y1〜Y7に沿ってダイシングを行い、半導体ウエハWを個片化する。ダイシングにあたっては、ダイシングソーで機械的に半導体ウエハWを切断してもよいし、レーザ光で切断してもよい。
【００３８】
図６のダイシングラインX1〜X7、Y1〜Y7のうち、どのダイシングラインを使用するかは、半導体ウエハWにおいてチップ領域Rcが属する行番号と列番号によって決定される。
【００３９】
例えば、チップ領域Rcがi行目、j列目に属するときは、ダイシングラインXi、Yjを使用する。
【００４０】
このようにダイシングラインX1〜X7、Y1〜Y7をダイシングの度に変えることで、チップ領域Rcごとに配線２の切断箇所が変わるようになるので、ダイシング後の各領域６、７（図５参照）のモニタ回路５内の結線状態も行番号や列番号によって変わることになる。
【００４１】
図８は、ダイシングによって得られた半導体チップ８を模式的に示す図である。
【００４２】
図８の例では、ダイシングに際して、紙面の左から右に向かってダイシングラインY1〜Y7を順に選択し、紙面の上から下に向かってダイシングラインX1〜X7を順に選択することにより、半導体ウエハWを複数の半導体チップ８に個片化する。
【００４３】
なお、右端のダイシングラインYiについてはY1〜Y7のいずれかを任意に選択してよい。同様に、上端のダイシングラインXiについてもX1〜X7のいずれかを任意に選択してよい。
【００４４】
図８においては、各半導体チップ８に対応するモニタ回路５の回路特性値を座標（Ti、Tj）で示している。このうち、第１成分のTiが第１のモニタ領域６（図５参照）におけるモニタ回路５の回路特性値を表し、第２成分のTが第２のモニタ領域７（図５参照）におけるモニタ回路５の回路特性を表す。
【００４５】
既述のように、モニタ回路５の回路特性値は、モニタ回路５がどのダイシングラインX1〜X7、Y1〜Y7によって切断されたかによって定まる。
【００４６】
よって、上記のように行ごと及び列ごとにダイシングラインを変えることで、回路特性値（Ti、Tj）の各成分が半導体チップ８ごとに異なるようになり、回路特性値（Ti、Tj）を半導体チップ８の座標そのものであるとみなすことができる。
【００４７】
そこで、次のステップＳ４では、各半導体チップ８の回路特性値（Ti、Tj）を試験パッド３から実際に測定し、その測定値（Ti、Tj）に基づいて、各半導体チップ８がもとの半導体ウエハWのどの行と列に位置していたのかを特定する。
【００４８】
以上により、本実施形態の基本ステップを終了する。
【００４９】
このような方法によれば、個片化後に回路特性値（Ti、Tj）を測定するだけで、元の半導体ウエハWにおける半導体チップ８の位置が簡単に特定できる。
【００５０】
しかも、この方法によれば、半導体チップ８を樹脂封止してパッケージ化した後でも、そのパッケージが備えるはんだバンプ等の外部接続端子を通じてモニタ回路５の回路特性値（Ti、Tj）を測定することができる。そのため、元の半導体ウエハWにおける半導体チップ８の位置を特定するためにパッケージを開封する必要がなく、工数の簡略化を図ることができる。
【００５１】
更に、モニタ回路５は、半導体チップ８内の真の回路と同一工程で形成することができるので、レーザで半導体チップ８の裏面に位置を示す刻印を施す場合のようなレーザ設備が不要で、半導体チップ８のコスト増を抑制できる。
【００５２】
以上、本実施形態について説明したが、各モニタ素子Mが設けられる領域は上記したスクライブ領域Rsに限定されない。例えば、図９の拡大平面図のように、チップ領域Rc内に各モニタ素子Mを設けてもよい。このような構成であっても、上記と同じ方法により、個片化後の半導体チップ８が元の半導体ウエハWのどこにあったかを特定することができる。
【００５３】
（第２実施形態）
図１０は、本実施形態の原理について説明するための半導体チップの平面図である。
【００５４】
この半導体チップ８は、複数の電極パッド１３と、二つのセレクトパッド１４とを有する。
【００５５】
また、半導体チップ８の内部には、第１のロジック回路１１、第２のロジック回路１２、及びスイッチング回路１０が設けられる。
【００５６】
このうち、スイッチング回路１０は、セレクトパッド１４からの入力信号に基づき、各電極パッド１３の全てを第１のロジック回路１１に接続したり、各電極パッド１３の全てを第２のロジック回路１２に接続したりすることができる。
【００５７】
例えば、セレクトパッド１４に信号“００”が入力されたときは全電極パッド１３が第１のロジック回路１１に接続され、セレクトパッド１４に信号“１０”が入力されたときは全電極パッド１３が第２のロジック回路１２に接続される。
【００５８】
このように全電極パッド１３が各回路１１、１２のいずれかに接続されたモードは試験モードと呼ばれる。
【００５９】
その試験モードを利用することで、第１のロジック回路１１と第２のロジック回路１２の各々を試験するのに全ての電極パッド１３を使用する必要がある場合でも、全電極パッド１３を使用して各ロジック回路１１、１２を個別に試験できる。
【００６０】
図１１は、本実施形態の原理について説明するための半導体ウエハの拡大平面図である。なお、図１１において第１実施形態や図１０で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
【００６１】
図１１に示される二つの電極パッド１３は、それぞれ第１のスイッチ１５を介して既述のモニタ回路５に電気的に接続される。
【００６２】
更に、これらの電極パッド１３は、第２のスイッチ１６を介して第１のロジック回路１１と第２のロジック回路１２のいずれかに接続される。
【００６３】
これらのスイッチ１５、１６は、既述のスイッチング回路１０（図１０参照）内に設けられたトランジスタであって、セレクトパッド１４（図１０参照）からの入力信号に基づいてそれらのオン・オフが制御される。例えば、信号“０１”がセレクトパッド１４から入力されると、第１のスイッチ１５がオン状態になり、第２のスイッチ１６がオフ状態となる。
【００６４】
この状態では、各電極パッド１３がロジック回路１１、１２から電気的に分離され、電極パッド１３の各々がモニタ回路５に電気的に接続される。そのため、電極パッド１３からモニタ回路５の回路特性値を測定することができるようになり、第１実施形態で説明したフロー（図７参照）に従ってその回路特性値に基づいて元の半導体ウエハW内での半導体チップ８の位置を特定できる。
【００６５】
しかも、この方法では、電極パッド１３が第１実施形態の試験パッド３（図３参照）の機能を兼ねるので、試験パッド３を別途設ける必要がなく、その試験パッド３が原因で半導体チップ８が大型化するのを防止することができる。
【００６６】
（第３実施形態）
本実施形態では、モニタ素子Mとして、以下のように抵抗素子Rを形成する。
【００６７】
図１２は、本実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。なお、図１２において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００６８】
図１２に示すように、モニタ回路５においてモニタ素子Mとして形成された複数の抵抗素子Rは、配線２によって互いに直列に接続される。
【００６９】
この状態で、例えばダイシングラインY6に沿って半導体ウエハWをダイシングすると、図中の上端の抵抗素子Rのみがブリッジ２ａによって電気的に短絡される。そして、これ以外の５個の抵抗素子Rでは、ダイシングによってブリッジ２ａが切断されるので、その両端が電気的に短絡しない。よって、ダイシング後のモニタ回路５は、５個の抵抗素子Rが直列接続されたのと等価になる。
【００７０】
このように、モニタ素子Mとして抵抗素子Rを使用すると、ダイシングラインY1〜Y7に応じてモニタ回路５の合成抵抗値が変わる。そのため、モニタ回路５の回路特性値としてその合成抵抗値を使用することで、第１実施形態のように個片化後の半導体チップが元の半導体ウエハWのどこにあったかを知ることができる。
【００７１】
次に、そのような半導体ウエハWの製造方法について説明する。
【００７２】
図１３〜図１５は、本実施形態に係る半導体ウエハWの製造途中の断面図である。
【００７３】
半導体ウエハWを製造するには、まず、図１３（ａ）に示すように、p型シリコン基板２０に素子分離溝を形成し、その素子分離溝内に素子分離絶縁膜２１として酸化シリコン膜を形成する。このような素子分離構造はSTI(Shallow Trench Isolation)構造と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)法により素子分離を行ってもよい。
【００７４】
次いで、図１３（ｂ）に示すように、シリコン基板２０にリン等のn型不純物をイオン注入して複数のn型不純物拡散層を形成し、それらを拡散抵抗層２２とする。
【００７５】
次に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
【００７６】
まず、シリコン基板２０の上側全面に、第１の層間絶縁膜２５として酸化シリコン膜を形成する。
【００７７】
次いで、その第１の層間絶縁膜２５をパターニングすることにより、各拡散抵抗層２２に至る深さのコンタクトホール２５ａを形成する。そのコンタクトホール２５ａは、一つの拡散抵抗層２２につき二つ形成される。
【００７８】
そして、各コンタクトホール２５ａの内面にバリアメタル膜としてスパッタ法によりチタン膜と窒化チタン膜との積層膜を形成し、更にその上にタングステン膜を形成してコンタクトホール２５ａを完全に埋め込む。
【００７９】
その後に、第１の層間絶縁膜２５上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール２５ａ内にのみコンタクトプラグ２６として残す。
【００８０】
ここまでの工程により、拡散抵抗層２２と二つのコンタクトプラグ２６とを備えた抵抗素子Rが複数形成されたことになる。その抵抗素子Rにおいては、拡散抵抗層２２が抵抗を生じる本体部分となり、二つのコンタクトプラグ２６が端子となる。
【００８１】
次に、図１４（ｂ）に示すように、コンタクトプラグ２６と第１の層間絶縁膜２５のそれぞれの上に金属積層膜を形成し、それをパターニングして配線２とする。その金属積層膜は、例えば、下から順に窒化チタン膜、チタン膜、銅含有アルミニウム膜、チタン膜、窒化チタン膜である。
【００８２】
その配線２は、隣接する抵抗素子R同士を直列に接続するように形成される。
【００８３】
図１６は、この工程を終了後の平面図であって、先の図１４（ｂ）は図１３のＡ−Ａ線に沿う断面図に相当する。
【００８４】
図１６に示されるように、配線２には、既述のブリッジ２ａが形成される。
【００８５】
次に、図１５に示す断面構造を得るまでの工程について説明する。
【００８６】
まず、配線２の上に第２の層間絶縁膜３０、配線層３１、及び第３の層間絶縁膜３２をこの順に形成する。このうち、層間絶縁膜３０、３２としては酸化シリコン膜が形成される。また、配線層３１としては、配線２と同様の層構造を有する金属積層膜が形成される。
【００８７】
次いで、第３の層間絶縁膜３２の上に銅含有アルミニウム膜を形成し、それをパターニングして試験パッド３とする。
【００８８】
そして、その試験パッド３と第３の層間絶縁膜３２の上に保護膜３３としてポリイミド膜を形成し、その保護膜３３をパターニングして試験パッド３の上に窓３３ａを形成する。
【００８９】
以上により、本実施形態に係る半導体ウエハWの基本構造が完成したことになる。
【００９０】
この後は、第１実施形態に従って半導体ウエハWをダイシングすることにより、半導体ウエハWから半導体装置としての半導体チップ８（図８参照）を複数個切り出す。
【００９１】
このように半導体チップ８に個片化しても、本実施形態で形成した抵抗素子Rが第１実施形態のモニタ素子Mとして機能するので、第１実施形態のフロー（図７参照）に従って、元の半導体ウエハWにおける半導体チップ８の位置を特定できる。
【００９２】
図１７は、半導体チップ８のダイシング面の一例を示す図である。
【００９３】
図１７において実線で示す配線２は、ダイシングによって切断された結果、抵抗素子R（図１５参照）の両端を短絡せずにダイシング面に現れた配線である。一方、点線で示す配線２は、ダイシングされずに抵抗素子Rの両端を短絡したままの配線である。
【００９４】
図８を参照して説明したように、ダイシングラインY1〜Y7は行番号と列番号によって選択される。そして、ダイシングにより切断される配線２の個数はどのダイシングラインY1〜Y7を用いるかによって変わる。
【００９５】
そのため、図１７のように露出している配線２の個数を目視で計数することによっても、その半導体チップ８が元の半導体ウエハWのどこに位置していたのかを把握することができる。これについては、後述の第４〜第６実施形態でも同様である。
【００９６】
更に、本実施形態と以下の各実施形態では、配線２の材料としてアルミニウムを含む金属材料を使用するが、これに代えてポリシリコンを使用してもよい。
【００９７】
（第４実施形態）
第３実施形態に係る抵抗素子Rでは、抵抗が生ずる本体部分が拡散抵抗層２２である。これに対し、本実施形態では、本体部分として以下のように抵抗パターンを形成する。
【００９８】
図１８〜図２０は、本実施形態に係る半導体ウエハの製造途中の断面図である。なお、これらの図において第３実施形態で説明したのと同じ要素には第３実施形態と同じ符号を付し、以下ではその説明を省略する。
【００９９】
まず、図１８（ａ）に示すように、第３実施形態と同様にしてp型のシリコン基板２０の素子分離溝内に素子分離絶縁膜２１を形成する。
【０１００】
そして、その素子分離絶縁膜２１の上に、シラン（SiH4）ガスを使用するCVD法によりポリシリコン膜を形成した後、そのポリシリコン膜をパターニングして複数の抵抗パターン４０を形成する。
【０１０１】
なお、そのポリシリコン膜の成膜雰囲気中にホスフィン（PH3）ガスを添加することにより、抵抗パターン４０にn型不純物をドープしてもよい。
【０１０２】
次に、図１８（ｂ）に示すように、第３実施形態に従って第１の層間絶縁膜２５とコンタクトプラグ２６とを形成し、コンタクトプラグ２６と抵抗パターン４０とを備えた複数の抵抗素子Rの基本構造を完成させる。
【０１０３】
次いで、図１９に示すように、第３実施形態に従ってコンタクトプラグ２６と第１の層間絶縁膜２５の各々の上に配線２を形成し、この配線２により各抵抗素子Rを直列に接続する。
【０１０４】
図２１は、この工程を終了後の平面図であって、上記の図１９は図２１のＢ−Ｂ線に沿う断面図に相当する。
【０１０５】
図２１に示されるように、配線２には既述のブリッジ２ａが設けられる。
【０１０６】
次に、図２０に示すように、第３実施形態に従って第２の層間絶縁膜３０、配線層３１、第３の層間絶縁膜３２、試験パッド３、及び保護層３３をこの順に形成し、本実施形態に係る半導体ウエハWの基本構造を完成させる。
【０１０７】
この後は、ダイシングにより半導体ウエハWを半導体チップに個片化する。
【０１０８】
本実施形態のように抵抗素子Rの本体部分として抵抗パターン４０を形成しても、第３実施形態と同じようにして半導体チップがもとの半導体ウエハWのどこにあったのかを特定することができる。
【０１０９】
（第５実施形態）
第３、第４実施形態ではモニタ素子Mとして抵抗素子を形成した。これに対し、本実施形態では、モニタ素子MとしてMOSトランジスタを形成する。
【０１１０】
図２２は、本実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。なお、図２２において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１１１】
図２２に示すように、モニタ回路５にはモニタ素子Mとして複数のMOS(Metal Oxide Semiconductor)トランジスタTRが形成される。MOSトランジスタTRの各々は、ダイオード接続された状態で互いに直列に接続される。
【０１１２】
ここで、例えばダイシングラインY6に沿って半導体ウエハWをダイシングすると、図中の上端のMOSトランジスタTRのみがブリッジ２ａによって電気的に短絡された状態となる。
【０１１３】
そして、これ以外の５個のMOSトランジスタTRでは、ダイシングによってブリッジ２ａが切断されるので、その両端が電気的に短絡しない。よって、ダイシング後のモニタ回路５は、５個のMOSトランジスタTRが直列接続されたのと等価になる。
【０１１４】
したがって、この状態で試験パッド３に電流を供給すると、上端のMOSトランジスタTRではブリッジ２ａによって電圧降下が発生しないが、残りの５個のMOSトランジスタTRのそれぞれではソース・ドレイン間に約０．５Ｖ程度の電圧降下が発生する。
【０１１５】
このように、モニタ素子MとしてMOSトランジスタTRを使用すると、ダイシングラインY1〜Y7に応じて二つの試験パッド３間の電位差が変わる。そのため、モニタ回路５の回路特性値として、各試験パッド３間の電位差を使用することで、第１実施形態のように個片化後の半導体チップが元の半導体ウエハWのどこにあったかを知ることができる。
【０１１６】
次に、このようにモニタ素子MとしてMOSトランジスタTRが形成された半導体ウエハWの製造方法について説明する。
【０１１７】
図２３〜図２５は、本実施形態に係る半導体ウエハWの製造途中の断面図である。
【０１１８】
なお、これらの図において第３実施形態と同じ要素には第３実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１１９】
この半導体ウエハWを製造するには、まず、図２３（ａ）に示すように、第３実施形態に従ってp型シリコン基板２０にSTI用の素子分離絶縁膜２１を形成する。
【０１２０】
そして、その素子分離絶縁膜２１で画定されるトランジスタ形成領域におけるシリコン基板２０に、ボロン等のp型不純物をイオン注入し、pウェル４２を形成する。
【０１２１】
次に、図２３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１２２】
まず、シリコン基板２０の表面を熱酸化することにより、ゲート絶縁膜４３となる熱酸化膜を形成する。
【０１２３】
次いで、シリコン基板２０の上側全面に、シランガスを使用するCVD法によりポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極４４を形成する。
【０１２４】
更に、シリコン基板２０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極４４の横に絶縁性サイドウォール４５として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【０１２５】
そして、この絶縁性サイドウォール４５とゲート電極４４をマスクにし、シリコン基板２０にn型不純物として砒素等をイオン注入することにより、ゲート電極４４の横のシリコン基板２０にソース・ドレイン領域４６を形成する。
【０１２６】
その後に、ソース・ドレイン領域４６を低抵抗化すべく、ソース・ドレイン領域４６の表層部分に高融点金属シリサイド層４７としてコバルトシリサイド層を形成する。
【０１２７】
ここまでの工程により、ゲート絶縁膜４３、ゲート電極４４、及びソース・ドレイン領域４６を備えたMOSトランジスタTRの基本構造が完成した。
【０１２８】
次いで、図２４に示すように、第３実施形態と同様にして第１の層間絶縁膜２５、コンタクトプラグ２６、及び配線２を形成する。
【０１２９】
このうち、コンタクトプラグ２６は、各MOSトランジスタTRのソース・ドレイン領域４６上に形成される。そして、配線２は、コンタクトプラグ２６を介して、隣接するMOSトランジスタTRのソース・ドレイン領域４６同士を電気的に接続するように形成される。
【０１３０】
図２６は、この工程を終了後の平面図であって、上記の図２４は図２６のＣ−Ｃ線に沿う断面図に相当する。
【０１３１】
図２６に示されるように、配線２には既述のブリッジ２ａが形成される。また、ゲート電極４４の上には、ソース・ドレイン領域４６上のコンタクトプラグ２６と同一工程で形成されたコンタクトプラグ２６が設けられ、そのコンタクトプラグ２６によって配線２とゲート電極４４とが電気的に接続される。
【０１３２】
次に、図２５に示すように、第３実施形態に従って第２の層間絶縁膜３０、配線層３１、第３の層間絶縁膜３２、試験パッド３、及び保護層３３をこの順に形成し、本実施形態に係る半導体ウエハWの基本構造を完成させる。
【０１３３】
この後は、ダイシングにより半導体ウエハWを半導体チップに個片化する。
【０１３４】
上記したように、モニタ素子MとしてMOSトランジスタTRを使用する場合には、モニタ回路５の回路特性値として二つの試験パッド３（図２２参照）の間の電位差を使用することで、半導体チップがもとの半導体ウエハWのどこにあったのかを特定することができる。
【０１３５】
（第６実施形態）
本実施形態では、以下のようにモニタ素子Mとしてダイオードを形成する。
【０１３６】
図２７は、本実施形態の原理について説明するための半導体ウエハの模式拡大平面図である。なお、図２７において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１３７】
図２７に示すように、モニタ回路５には、モニタ素子Mとして複数のダイオードDが形成される。これらのダイオードDは互いに直列に接続される。
【０１３８】
ここで、例えばダイシングラインY6に沿って半導体ウエハWをダイシングすると、図中の上端のダイオードDのみがブリッジ２ａによって電気的に短絡された状態となる。これに対し残りの５個のダイオードDでは、ダイシングによってブリッジ２ａが切断されるので、その両端が電気的に短絡しない。よって、ダイシング後のモニタ回路５は、５個のMOSトランジスタTRが直列接続されたのと等価になる。
【０１３９】
したがって、この状態で二つの試験パッド３の間に電流を供給すると、上端のダイオードDではブリッジ２ａによって電圧降下が発生せず、残りの５個のダイオードDのそれぞれで約０．７Ｖ程度の電圧降下が発生する。
【０１４０】
このように、モニタ素子MとしてダイオードDを使用すると、第５実施形態のようにMOSトランジスタTRを使用する場合と同様に、ダイシングラインY1〜Y7に応じて二つの試験パッド３間の電位差が変わる。よって、モニタ回路５の回路特性値として、各試験パッド３間の電圧値を使用することで、第１実施形態のように個片化後の半導体チップが元の半導体ウエハWのどこにあったかを知ることができる。
【０１４１】
次に、このようにモニタ素子MとしてダイオードDが形成された半導体ウエハWの製造方法について説明する。
【０１４２】
図２８〜図３０は、本実施形態に係る半導体ウエハWの製造途中の断面図である。
【０１４３】
この半導体ウエハWを製造するには、まず、図２８（ａ）に示すように、第３実施形態に従ってp型シリコン基板２０にSTI用の素子分離絶縁膜２１を形成する。
【０１４４】
そして、シリコン基板２０の表層部分にリン等のn型不純物をイオン注入することにより、各素子分離絶縁膜３１の間にn型不純物拡散層５０を形成する。
【０１４５】
次いで、図２８（ｂ）に示すように、n型不純物拡散層５０に含まれる領域内であって、かつ、n型不純物拡散層５０よりも浅い深さにボロン等のp型不純物をイオン注入し、p型不純物拡散層５１を形成する。
【０１４６】
そのイオン注入では、p型不純物拡散層５１に対応する窓を備えたレジストパターンがマスクとして使用され、イオン注入を終了した後にそのレジストパターンは除去される。
【０１４７】
次に、図２９（ａ）に示すように、第３実施形態に従ってシリコン基板２０の上に第１の層間絶縁膜２５を形成すると共に、この第１の層間絶縁膜２５のコンタクトホール２５ａ内にコンタクトプラグ２６を埋め込む。
【０１４８】
そのコンタクトプラグ２６は、一つのn型不純物拡散層５０の上に一つ形成され、また、p型不純物拡散層５１の上に一つ形成される。
【０１４９】
ここまでの工程により、n型不純物拡散層５０、p型不純物拡散層５１、及びコンタクトプラグ２６を備えたダイオードDが複数形成されたことになる。
【０１５０】
このうち、n型不純物拡散層５０はカソードとして機能し、p型不純物拡散層５１はアノードとして機能する。そして、二つのコンタクトプラグ２６は、それぞれアノード端子及びカソード端子として機能する。
【０１５１】
続いて、図２９（ｂ）に示すように、第３実施形態に従ってコンタクトプラグ２６と第１の層間絶縁膜２５の上に配線２を形成する。
【０１５２】
その配線２は、コンタクトプラグ２６を介して、隣接する二つのダイオードDのアノードとカソードとを電気的に接続するように形成される。
【０１５３】
図３１は、この工程を終了後の平面図であって、上記の図２９（ｂ）は図３１のＤ−Ｄ線に沿う断面図に相当する。
【０１５４】
図３１に示されるように、配線２には、既述のブリッジ２ａが形成される。
【０１５５】
次に、図３０に示すように、第３実施形態に従って第２の層間絶縁膜３０、配線層３１、第３の層間絶縁膜３２、試験パッド３、及び保護層３３をこの順に形成し、本実施形態に係る半導体ウエハWの基本構造を完成させる。
【０１５６】
この後は、ダイシングにより半導体ウエハWを半導体チップに個片化する。
【０１５７】
上記したように、モニタ素子MとしてダイオードDを使用する場合には、モニタ回路５の回路特性値として二つの試験パッド３（図２７参照）の間の電位差を使用することで、半導体チップがもとの半導体ウエハWのどこにあったのかを特定することができる。
【０１５８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１５９】
（付記１）  複数のチップ領域とスクライブ領域とを有する半導体基板と、
前記複数のチップ領域の各々に形成された複数のモニタ素子と、
前記スクライブ領域に形成され、前記複数のモニタ素子の各々を電気的に接続する配線とを有し、
前記スクライブ領域におけるダイシングラインの位置をずらしたときに、前記配線の異なる部分がダイシングされるようにして、前記配線と前記複数のモニタ素子との結線状態を前記ダイシングラインの前記位置に応じて可変にしたことを特徴とする半導体ウエハ。
【０１６０】
（付記２）  前記配線は、前記複数のモニタ素子の各々の入力端と出力端とを電気的に短絡する複数のブリッジを有し、
前記ダイシングにより切断される前記ブリッジの個数を前記ダイシングラインの前記位置に応じて可変にしたことを特徴とする付記１に記載の半導体ウエハ。
【０１６１】
（付記３）  前記複数のモニタ素子の各々が直列に接続されたことを特徴とする付記２に記載の半導体ウエハ。
【０１６２】
（付記４）  前記モニタ素子は、抵抗素子、ダイオード、及びトランジスタのいずれかであることを特徴とする付記１〜３のいずれかに記載の半導体ウエハ。
【０１６３】
（付記５）  前記チップ領域に設けられた電極パッドと、
前記チップ領域に設けられたセレクトパッドと、
前記セレクトパッドからの信号に基づき、前記電極パッドを前記配線に電気的に接続する第１のスイッチと、
前記セレクトパッドからの前記信号に基づき、前記電極パッドを前記チップ領域内の回路に電気的に接続する第２のスイッチとを更に有することを特徴とする半導体ウエハ。
【０１６４】
（付記６）  複数のチップ領域を備えた半導体基板の所定領域に、前記複数のチップ領域の各々に対応して複数のモニタ素子を形成する工程と、
前記複数のチップ領域の間のスクライブ領域に、前記複数のモニタ素子の各々を電気的に接続する配線を形成する工程と、
前記スクライブ領域におけるダイシングラインの位置をダイシングの度にずらすことにより、前記チップ領域ごとに前記配線の切断箇所を変えながら、前記半導体基板を半導体チップに個片化する工程と、
前記個片化の後、前記配線と前記複数のモニタ素子との結線状態で定まる回路特性値を、前記半導体チップの各々について測定する工程と、
前記回路特性値に基づいて、前記チップの前記半導体基板内での位置を特定する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６５】
（付記７）  前記半導体基板を前記半導体チップに個片化する工程において、前記ダイシングラインの前記位置を行ごと及び列ごとに変え、
前記チップの前記半導体基板での前記位置を特定する工程において、前記チップが属する行と列とを特定することを特徴とする付記６に記載の半導体装置の製造方法。
【０１６６】
（付記８）  前記配線を形成する工程において、前記複数のモニタ素子の各々の入力端と出力端とを電気的に短絡する複数のブリッジを前記配線に形成し、
前記半導体基板を前記半導体チップに個片化する工程において、前記ダイシングにより切断される前記ブリッジの個数を前記ダイシングラインの前記位置に応じて変えることを特徴とする付記６又は付記７に記載の半導体装置の製造方法。
【０１６７】
（付記９）  前記回路特性値として、前記モニタ素子と前記配線とを含むモニタ回路内の抵抗値又は電位差を使用することを特徴とする付記６〜８のいずれかに記載の半導体装置の製造方法。
【０１６８】
（付記１０）  半導体基板と、
前記半導体基板の所定領域に形成された複数のモニタ素子と、
前記複数のモニタ素子の各々を電気的に接続する配線と有し、
前記配線に、前記複数のモニタ素子の少なくとも一つの入力端と出力端とを電気的に短絡するブリッジが形成され、
前記ブリッジにより短絡されていない残りのモニタ素子に接続された部分の前記配線が、ダイシング面に露出したことを特徴とする半導体装置。
【符号の説明】
【０１６９】
２…配線、２ａ…ブリッジ、２ｂ…延長部、３…試験パッド、５…モニタ回路、６…第１のモニタ領域、７…第２のモニタ領域、８…半導体チップ、１０…スイッチング回路、１１…第１のロジック回路、１２…第２のロジック回路、１３…電極パッド、１４…セレクトパッド、１５…第１のスイッチ、１６…第２のスイッチ、２０…シリコン基板、２１…素子分離絶縁膜、２２…抵抗拡散層、２５…第１の層間絶縁膜、２５ａ…コンタクトホール、２６…コンタクトプラグ、３０…第２の層間絶縁膜、３１…配線層、３２…第３の層間絶縁膜、３３…保護層、３３ａ…窓、４０…抵抗パターン、４２…pウェル、４３…ゲート絶縁膜、４４…ゲート電極、４５…絶縁性サイドウォール、４６…ソース・ドレイン領域、４７…高融点金属シリサイド層、５０…n型不純物拡散層、５１…p型不純物拡散層、W…半導体ウエハ、Rs…スクライブ領域、Rc…チップ領域、M…モニタ素子、R…抵抗素子、TR…MOSトランジスタ、D…ダイオード。
【図１】
2011155029.tif 000003
【図２】
2011155029.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011155029.tif 000009
【図８】
2011155029.tif 000010
【図９】
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【図１０】
2011155029.tif 000012
【図１１】
2011155029.tif 000013
【図１２】
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【図１３】
2011155029.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2011155029.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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