(57)【要約】【課題】高速にゲイン設定を可能とし、入力信号をミュートすることなく、カットオフ周波数の切り換えに起因するＤＣオフセットを低減する。【解決手段】第１と第２のカットオフ周波数に設定可能なフィルタ回路７は、第１フィルタＣ１Ｘ、Ｒ１Ｘ、第２フィルタＣ２Ｘ、Ｒ２Ｘ、第１フィルタを機能させる第１スイッチＳＷ１Ｘ、ＳＷ４Ｘ、第２フィルタを機能させる第２スイッチＳＷ３Ｘ、ＳＷ５Ｘ、充電回路Ｒ３Ｘ：ＳＷ２Ｘを含む。充電回路は、第２キャパシタＣ２Ｘに接続された充電抵抗Ｒ３Ｘと充電スイッチＳＷ２Ｘを含む。第１期間に第１スイッチと第２スイッチがオン状態とオフ状態に制御され、第１フィルタが機能され、第２期間に第１スイッチと第２スイッチがオフ状態とオン状態に制御され、第２フィルタが機能される。第１期間に、充電スイッチＳＷ２Ｘがオン状態に制御され、第２キャパシタＣ２Ｘが充電抵抗Ｒ３Ｘを介して充電される。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１カットオフ周波数と第２カットオフ周波数とに設定可能なフィルタ回路は、
第１キャパシタと第１抵抗とからなる第１フィルタと、
第２キャパシタと第２抵抗とからなる第２フィルタと、
信号経路に、前記第１フィルタを接続する第１フィルタスイッチと、
前記信号経路に、前記第２フィルタを接続する第２フィルタスイッチと、
前記第２フィルタに接続された充電回路とを具備して、
前記充電回路は、前記第２フィルタの前記第２キャパシタの一端と他端にそれぞれ直列に接続された充電抵抗と充電スイッチを少なくとも含み、
前記第１カットオフ周波数に設定するため、第１の期間において前記第１フィルタスイッチがオン状態に制御される一方、前記第２フィルタスイッチがオフ状態に制御されることによって、前記第１フィルタが前記フィルタ回路の回路動作に関与され、
前記第２カットオフ周波数に設定するため、前記第１の期間の後の第２の期間において前記第１フィルタスイッチがオフ状態に制御される一方、前記第２フィルタスイッチがオン状態に制御されることによって、前記第２フィルタが前記フィルタ回路の回路動作に関与され、
前記第１の期間において、前記充電回路の前記充電スイッチが前記オン状態に制御されることによって、前記第２フィルタの前記第２キャパシタが前記充電回路の前記充電抵抗を介して充電可能に構成されたことを特徴とするフィルタ回路。
【請求項２】
前記第１フィルタは差動構成の第１フィルタ対であって、前記第１キャパシタは差動構成の第１キャパシタ対であって、前記第１抵抗は差動構成の第１抵抗対であり、
前記第２フィルタは差動構成の第２フィルタ対であって、前記第２キャパシタは差動構成の第２キャパシタ対であって、前記第２抵抗は差動構成の第２抵抗対であり、
前記第１フィルタスイッチは差動構成の第１フィルタスイッチ対であって、前記第２フィルタスイッチは差動構成の第２フィルタスイッチ対であり、
前記充電回路は、差動構成の充電回路対であって、前記充電抵抗は差動構成の充電抵抗対であって、前記充電スイッチは差動構成の充電スイッチ対であることを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
前記差動構成の前記充電抵抗対の各抵抗に前記差動構成の前記第２フィルタスイッチ対の各スイッチが並列に接続されたことを特徴とする請求項２に記載のフィルタ回路。
【請求項４】
前記差動構成の前記第２抵抗対の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチが並列に接続され、前記第２抵抗対の前記各抵抗と前記充電スイッチ対の前記各スイッチとの共通接続点には所定のバイアス電圧が供給可能とされたことを特徴とする請求項３に記載のフィルタ回路。
【請求項５】
前記充電回路は、差動構成の制御スイッチ対を更に含むものであり、
前記差動構成の前記制御スイッチ対の一端と他端とは前記差動構成の前記第２キャパシタ対の一端と前記差動構成の前記充電抵抗対の一端とにそれぞれ接続されたことを特徴とする請求項４に記載のフィルタ回路。
【請求項６】
前記充電抵抗対の前記一端の間は配線によって短絡されたことを特徴とする請求項５に記載のフィルタ回路。
【請求項７】
前記充電抵抗対の前記一端の間には接続スイッチが接続され、前記接続スイッチは前記第１の期間にオン状態に制御可能であることを特徴とする請求項５に記載のフィルタ回路。
【請求項８】
前記差動構成の第１フィルタ対と前記差動構成の第２フィルタ対とは半導体集積回路に内蔵され、前記第１カットオフ周波数は前記第２カットオフ周波数よりも高い周波数に設定されたことを特徴とする請求項１乃至請求項７のいずれかに記載のフィルタ回路。
【請求項９】
第１カットオフ周波数と第２カットオフ周波数とに設定可能なフィルタ回路は、
第１キャパシタと第１抵抗とからなる第１フィルタと、
第２キャパシタと第２抵抗とからなる第２フィルタと、
入力端子と出力端子とを有する演算増幅器と、
信号経路と前記演算増幅器の前記入力端子と前記出力端子とに前記第１フィルタを接続する第１フィルタスイッチと、
前記信号経路と前記演算増幅器の前記入力端子と前記出力端子とに前記第２フィルタを接続する第２フィルタスイッチと、
前記第２フィルタに接続された充電回路とを具備して、
前記充電回路は、前記第２フィルタの前記第２キャパシタの一端と他端にそれぞれ直列に接続された充電抵抗と充電スイッチを少なくとも含み、
前記第１カットオフ周波数に設定するため、第１の期間において前記第１フィルタスイッチがオン状態に制御される一方、前記第２フィルタスイッチがオフ状態に制御されることによって、前記第１フィルタが前記フィルタ回路の回路動作に関与され、
前記第２カットオフ周波数に設定するため、前記第１の期間の後の第２の期間において前記第１フィルタスイッチがオフ状態に制御される一方、前記第２フィルタスイッチがオン状態に制御されることによって、前記第２フィルタが前記フィルタ回路の回路動作に関与され、
前記第１の期間において、前記充電回路の前記充電スイッチが前記オン状態に制御されることによって、前記第２フィルタの前記第２キャパシタが前記充電回路の前記充電抵抗を介して充電可能に構成されたことを特徴とするフィルタ回路。
【請求項１０】
前記第１フィルタは差動構成の第１フィルタ対であって、前記第１キャパシタは差動構成の第１キャパシタ対であって、前記第１抵抗は差動構成の第１抵抗対であり、
前記第２フィルタは差動構成の第２フィルタ対であって、前記第２キャパシタは差動構成の第２キャパシタ対であって、前記第２抵抗は差動構成の第２抵抗対であり、
前記第１フィルタスイッチは差動構成の第１フィルタスイッチ対であって、前記第２フィルタスイッチは差動構成の第２フィルタスイッチ対であり、
前記充電回路は、差動構成の充電回路対であって、前記充電抵抗は差動構成の充電抵抗対であって、前記充電スイッチは差動構成の充電スイッチ対であることを特徴とする請求項９に記載のフィルタ回路。
【請求項１１】
前記差動構成の前記充電抵抗対の各抵抗に前記差動構成の前記第２フィルタスイッチ対の各スイッチが並列に接続されたことを特徴とする請求項１０に記載のフィルタ回路。
【請求項１２】
前記差動構成の前記第２抵抗対の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチが接続され、前記充電スイッチ対の前記各スイッチの共通接続点には所定のバイアス電圧が供給可能とされたことを特徴とする請求項１１に記載のフィルタ回路。
【請求項１３】
前記充電回路は、差動構成の制御スイッチ対を更に含むものであり、
前記差動構成の前記制御スイッチ対の一端と他端とは前記差動構成の前記第２キャパシタ対の一端と前記差動構成の前記充電抵抗対の一端とにそれぞれ接続されたことを特徴とする請求項１２に記載のフィルタ回路。
【請求項１４】
前記充電抵抗対の前記一端の間は配線によって短絡されたことを特徴とする請求項１３に記載のフィルタ回路。
【請求項１５】
前記充電抵抗対の前記一端の間には接続スイッチが接続され、前記接続スイッチは前記第１の期間にオン状態に制御可能であることを特徴とする請求項１３に記載のフィルタ回路。
【請求項１６】
前記差動構成の第１フィルタ対と前記差動構成の第２フィルタ対とは半導体集積回路に内蔵され、前記第１カットオフ周波数は前記第２カットオフ周波数よりも高い周波数に設定されたことを特徴とする請求項９乃至請求項１５のいずれかに記載のフィルタ回路。
【請求項１７】
受信信号を増幅する第１増幅器と、
前記第１増幅器の出力信号に関して周波数変換を行うミキサと、
前記ミキサの後段に配置され、前記ミキサの出力信号を処理可能なベースバンド信号処理部とを具備して、
前記ベースバンド信号処理部は、前記ミキサを介して伝達された信号を増幅する第２増幅器と、前記第２増幅器の出力信号のフィルタ処理を行うフィルタ回路とを含む受信回路であって、
前記ベースバンド信号処理部の前記フィルタ回路は、請求項１乃至請求項１６のいずれかに記載のフィルタ回路によって構成されたことを特徴と受信回路。
【請求項１８】
制御部を更に具備して、
前記制御部は前記第１増幅器のゲインと前記第２増幅器のゲインとを順次に設定するものであり、前記制御部は前記第１の期間において前記フィルタ回路を前記第１カットオフ周波数に設定した後に、前記第２の期間において前記フィルタ回路を前記第２カットオフ周波数に設定可能に構成されたことを特徴とする請求項１７に記載の受信回路。
【請求項１９】
無線ＬＡＮの規格ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎ／ｐのいずれかによる前記受信信号を受信可能とされたものであり、
前記第１の期間と前記前記第２の期間において、前記無線ＬＡＮのショートトレーニングシーケンス信号の受信が可能に構成されたことを特徴とする請求項１８に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路およびそれを使用した受信回路に関し、特にフィルタのカットオフ周波数の切り換えに起因するＤＣオフセットを低減して入力信号をミュートすることなく入力信号を減衰するのに有効な技術に関するものである。
【背景技術】
【０００２】
携帯端末等に用いられる無線周波数(ＲＦ：Radio Frequency)信号を処理する無線用半導体集積回路の受信回路において、ＲＦ帯域からベースバンド帯域(低周波数帯域)へ周波数変換する方法としては、従来から、スーパーヘテロダイン方式やダイレクトコンバージョン方式が一般に知られている。スーパーヘテロダイン方式は、ＲＦ帯域から中間周波数(ＩＦ：Intermediate Frequency)帯域とＩＦ帯域からベースバンド帯域と複数回のダウンコンバートを行って、受信周波数を変換する方式である。一方、ダイレクトコンバージョン方式は、ＲＦ帯域を直接ベースバンド帯域へ１回のダウンコンバートによってＲＦ帯域をベースバンド帯域まで周波数変換する方式である。
【０００３】
ダイレクトコンバージョン方式は、ＩＦ帯域を使用するヘテロダイン方式と比較して中間周波回路やＩＦフィルタ等を削減できるため、小型化等の利点があり、携帯端末の高周波半導体集積回路(ＲＦＩＣ：Radio Frequency Integrated Circuit)等で現在、多く使用されている。しかし、ダイレクトコンバージョン方式には、フリッカーノイズや自己ミキシングによって生じるＤＣ(直流)成分の変動(ＤＣオフセット)によって信号劣化を引き起こす問題がある。ここでフリッカーノイズは、周波数に反比例して増大して、ＤＣ近傍に存在するノイズである。このＤＣオフセットによる信号劣化の問題は、ダイレクトコンバージョン方式に限定されないが、ダイレクトコンバージョン方式にて特に問題となる。また、ベースバンド信号を処理するベースバンド信号処理部でゲイン切り換えを行う際に生じる過渡信号の整定時間が、問題となることがある。前述のＤＣオフセットを除去するために、一般的にハイパスフィルタ(ＨＰＦ：High Pass Filter)を使用することが知られている。ハイパスフィルタ(ＨＰＦ)は低周波数帯域を除去するものであるが、ＤＣ近傍帯域に存在する所望信号の劣化を防ぐために、カットオフ周波数を十分に低く設定する必要がある。カットオフ周波数を十分に低く設定するには、ハイパスフィルタ(ＨＰＦ)を構成する静電容量や抵抗として値の大きなものが必要となる。一般に静電容量や抵抗として値の大きな素子は、物理的なサイズも大きくなるため、ハイパスフィルタ(ＨＰＦ)の小型化の妨げとなる。さらにハイパスフィルタ(ＨＰＦ)を構成する静電容量や抵抗として値の大きな素子を使用する場合には、回路の時定数が増大するため、ゲイン整定時間が長期化されると言う問題が生じる。
【０００４】
下記特許文献１には、ダイレクトコンバージョン方式の無線機において、ＤＣオフセットを除去する一方、高速な動作を実現するためにハイパスフィルタ(ＨＰＦ)のカットオフ周波数を切り換えることが記載されている。すなわち、ＲＦ信号の受信開始から所定の制御時間が経過以前では整定時間短縮のために、ハイパスフィルタ(ＨＰＦ)の時定数を小さくしてカットオフ周波数を高く設定する一方、その後、所望信号の劣化を防ぐ期間では時定数を大きくしてカットオフ周波数を低く設定すれば、ＤＣオフセットを除去しつつ高速な動作を実現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２８６８１０号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように上記特許文献１には、ダイレクトコンバージョン方式の無線機において、ハイパスフィルタ(ＨＰＦ)のカットオフ周波数を切り換える技術が記載されている。
【０００７】
しかしながら、本発明者等は本発明に先立って上記特許文献１に記載された技術について検討したところ、カットオフ周波数の切り換えの際に信号をミュートする期間が必要であるので、この期間にて信号の受信が不可能となると言う問題が見出された。例えば、ショートトレーニングシーケンス期間にて高速にゲイン設定を行う必要がある無線ＬＡＮシステムでは、上述のようなミュート期間の存在によりショートトレーニングシーケンス信号を受信できないおそれがある。
【０００８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【０００９】
従って、本発明の目的とするところは、高速にゲイン設定を可能とし、入力信号をミュートすることなく、フィルタのカットオフ周波数の切り換えに起因するＤＣオフセットを低減することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本発明の代表的な実施の形態による第１カットオフ周波数と第２カットオフ周波数とに設定可能なフィルタ回路(７)は、
第１キャパシタ、第１抵抗を含む第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)と、
第２キャパシタ、第２抵抗を含む第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)と、
信号経路(Ｘｉｎ：Ｘｏｕｔ)に、前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)を接続する第１フィルタスイッチ(ＳＷ１Ｘ、ＳＷ４Ｘ)と、
前記信号経路(Ｘｉｎ：Ｘｏｕｔ)に、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)を接続する第２フィルタスイッチ(ＳＷ３Ｘ、ＳＷ５Ｘ)と、
前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)に接続された充電回路(Ｒ３Ｘ：ＳＷ２Ｘ)とを具備する(図４参照)。
【００１３】
前記充電回路は、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)の前記第２キャパシタ(Ｃ２Ｘ)の一端と他端にそれぞれ直列に接続された充電抵抗(Ｒ３Ｘ)と充電スイッチ(ＳＷ２Ｘ)を少なくとも含む。
【００１４】
前記第１カットオフ周波数に設定するため、第１の期間(ｔ００１〜ｔ００２)において前記第１フィルタスイッチがオン状態に制御される一方、前記第２フィルタスイッチがオフ状態に制御されることによって、前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)が前記フィルタ回路(７)の回路動作に関与される。
【００１５】
前記第２カットオフ周波数に設定するため、前記第１の期間(ｔ００１〜ｔ００２)の後の第２の期間(ｔ００２〜)において前記第１フィルタスイッチがオフ状態に制御される一方、前記第２フィルタスイッチがオン状態に制御されることによって、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)が前記フィルタ回路(７)の回路動作に関与される。
【００１６】
前記第１の期間(ｔ００１〜ｔ００２)において、前記充電回路の前記充電スイッチ(ＳＷ２Ｘ)が前記オン状態に制御されることによって、前記第２フィルタの前記第２キャパシタ(Ｃ２Ｘ)が前記充電回路の前記充電抵抗(Ｒ３Ｘ)を介して充電可能に構成されたことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、本発明によれば、高速にゲイン設定が可能であり、入力信号をミュートすることなくフィルタのカットオフ周波数の切り換えに起因するＤＣオフセットを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態１による受信回路の構成を示す図である。
【図２】図２は、図４に示されるハイパスフィルタ(ＨＰＦ)７の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(ＨＰＦ)の構成を示す図である。
【図３】図３も、図４に示されるハイパスフィルタ(ＨＰＦ)７の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(ＨＰＦ)の構成を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の構成を示す図である。
【図５】図５は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７に各方式のハイパスフィルタを適用した場合に、可変利得増幅器(ＰＧＡ)６でゲイン切り換えに伴うＤＣオフセットが発生した場合の各方式のハイパスフィルタの出力波形を示す図である。
【図６】図６は、本発明の実施の形態１による受信回路２００に含まれる図４に示したハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の切り換えの動作を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の他の構成を示す図である。
【図８】図８は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の更に他の構成を示す図である。
【図９】図９は、本発明の実施の形態２による受信回路の構成を示す図である。
【図１０】図１０は、図９に示した本発明の実施の形態２による受信回路２００に含まれる図４のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の切り換えの動作を示す図である。
【図１１】図１１は、本発明の実施の形態３による受信回路の構成を示す図である。
【図１２】図１２は、図１１に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５の具体的な構成を示す図である。
【図１３】図１３は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成を示す図である。
【図１４】図１４は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の他の構成を示す図である。
【図１５】図１５は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の異なる構成を示す図である。
【図１６】図１６は、本発明者によって本発明に先立って検討された図３に示したハイパスフィルタ(ＨＰＦ)７０１と本発明の実施の形態１による図４に示したハイパスフィルタ(ＨＰＦ)７とに関してフィルタ素子の定数と特性を比較した結果を示す図である。
【図１７】図１７は、図１の本発明の実施の形態１による受信回路２００に含まれる図４に示すハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の他の切り換えの動作を示す図である。
【図１８】図１８は、本発明の実施の形態３による更に別の受信回路の構成を示す図である。
【図１９】図１９は、図１に示す無線ＬＡＮの受信回路２００に供給される信号の例として、無線ＬＡＮの規格ＩＥＥＥ８０２．１１aの規格による直交周波数分割多重(ＯＦＤＭ)のパケットの構造を示す図である。
【発明を実施するための形態】
【００２０】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２１】
〔１〕本発明の代表的な実施の形態による第１カットオフ周波数と第２カットオフ周波数とに設定可能なフィルタ回路(７)は、
第１キャパシタ(Ｃ１Ｘ)と第１抵抗(Ｒ１Ｘ)とからなる第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)と、
第２キャパシタ(Ｃ２Ｘ)と第２抵抗(Ｒ２Ｘ)とからなる第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)と、
信号経路(Ｘｉｎ：Ｘｏｕｔ)に、前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)を接続する第１フィルタスイッチ(ＳＷ１Ｘ、ＳＷ４Ｘ)と、
前記信号経路(Ｘｉｎ：Ｘｏｕｔ)に、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)を接続する第２フィルタスイッチ(ＳＷ３Ｘ、ＳＷ５Ｘ)と、
前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)に接続された充電回路(Ｒ３Ｘ：ＳＷ２Ｘ)とを具備する(図４参照)。
【００２２】
前記充電回路は、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)の前記第２キャパシタ(Ｃ２Ｘ)の一端と他端にそれぞれ直列に接続された充電抵抗(Ｒ３Ｘ)と充電スイッチ(ＳＷ２Ｘ)を少なくとも含む。
【００２３】
前記第１カットオフ周波数に設定するため、第１の期間(ｔ００１〜ｔ００２)において前記第１フィルタスイッチがオン状態に制御される一方、前記第２フィルタスイッチがオフ状態に制御されることによって、前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)が前記フィルタ回路(７)の回路動作に関与される。
【００２４】
前記第２カットオフ周波数に設定するため、前記第１の期間(ｔ００１〜ｔ００２)の後の第２の期間(ｔ００２〜)において前記第１フィルタスイッチがオフ状態に制御される一方、前記第２フィルタスイッチがオン状態に制御されることによって、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)が前記フィルタ回路(７)の回路動作に関与される。
【００２５】
前記第１の期間(ｔ００１〜ｔ００２)において、前記充電回路の前記充電スイッチ(ＳＷ２Ｘ)が前記オン状態に制御されることによって、前記第２フィルタの前記第２キャパシタ(Ｃ２Ｘ)が前記充電回路の前記充電抵抗(Ｒ３Ｘ)を介して充電可能に構成されたことを特徴とするものである。
【００２６】
前記実施の形態によれば、第１の期間(ｔ００１〜ｔ００２)では第２フィルタの第２キャパシタ(Ｃ２Ｘ)が充電回路の充電抵抗(Ｒ３Ｘ)を介して充電されるので、信号経路(Ｘｉｎ：Ｘｏｕｔ)での入力が減衰されるものとなる。従って、第１カットオフ周波数により高速にゲイン設定ができ、入力信号をミュートすることなくフィルタのカットオフ周波数の切り換えに起因するＤＣオフセットを低減することができる。
【００２７】
好適な実施の形態では、前記第１フィルタは差動構成の第１フィルタ対(Ｃ１Ｘ、Ｒ１Ｘ：Ｃ１Ｙ、Ｒ１Ｙ)であって、前記第１キャパシタは差動構成の第１キャパシタ対(Ｃ１Ｘ：Ｃ１Ｙ)であって、前記第１抵抗は差動構成の第１抵抗対(Ｒ１Ｘ：Ｒ１Ｙ)である。
【００２８】
前記第２フィルタは差動構成の第２フィルタ対(Ｃ２Ｘ、Ｒ２Ｘ：Ｃ２Ｙ、Ｒ２Ｙ)であって、前記第２キャパシタは差動構成の第２キャパシタ対(Ｃ２Ｘ：Ｃ２Ｙ)であって、前記第２抵抗は差動構成の第２抵抗対(Ｒ２Ｘ：Ｒ２Ｙ)である。
【００２９】
前記第１フィルタスイッチは差動構成の第１フィルタスイッチ対(ＳＷ１Ｘ、ＳＷ４Ｘ：ＳＷ１Ｙ、ＳＷ４Ｙ)であって、前記第２フィルタスイッチは差動構成の第２フィルタスイッチ対(ＳＷ３Ｘ、ＳＷ５Ｘ：ＳＷ３Ｙ、ＳＷ５Ｙ)である。
【００３０】
前記充電回路は、差動構成の充電回路対(Ｒ３Ｘ：ＳＷ２Ｘ；Ｒ３Ｙ：ＳＷ２Ｙ)であって、前記充電抵抗は差動構成の充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)であって、前記充電スイッチは差動構成の充電スイッチ対(ＳＷ２Ｘ、ＳＷ２Ｙ)である(図４参照)。
【００３１】
他の好適な実施の形態では、前記差動構成の前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の各抵抗に前記差動構成の前記第２フィルタスイッチ対の各スイッチ(ＳＷ３Ｘ：ＳＷ３Ｙ)が並列に接続されたことを特徴とするものである(図４参照)。
【００３２】
より好適な実施の形態では、前記差動構成の前記第２抵抗対(Ｒ２Ｘ：Ｒ２Ｙ)の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチ(ＳＷ２Ｘ、ＳＷ２Ｙ)が並列に接続され、前記第２抵抗対(Ｒ２Ｘ：Ｒ２Ｙ)の前記各抵抗と前記充電スイッチ対の前記各スイッチ(ＳＷ２Ｘ、ＳＷ２Ｙ)との共通接続点には所定のバイアス電圧(Ｖｂ)が供給可能とされたことを特徴とするものである(図４参照)。
【００３３】
他のより好適な実施の形態では、前記充電回路は、差動構成の制御スイッチ対(ＳＷ６Ｘ、ＳＷ６Ｙ)を更に含むものである。
【００３４】
前記差動構成の前記制御スイッチ対(ＳＷ６Ｘ、ＳＷ６Ｙ)の一端と他端とは前記差動構成の前記第２キャパシタ対(Ｃ２Ｘ：Ｃ２Ｙ)の一端と前記差動構成の前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の一端とにそれぞれ接続されたことを特徴とするものである(図７参照)。
【００３５】
具体的な実施の形態は、前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の前記一端(ｐ、ｑ)の間は配線によって短絡されたことを特徴とするものである(図７参照)。
【００３６】
他の具体的な実施の形態では、前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の前記一端(ｐ、ｑ)の間には接続スイッチ(ＳＷ７)が接続され、前記接続スイッチ(ＳＷ７)は前記第１の期間にオン状態に制御可能であることを特徴とするものである(図８参照)。
【００３７】
最も具体的な実施の形態では、前記差動構成の第１フィルタ対(Ｃ１Ｘ、Ｒ１Ｘ：Ｃ１Ｙ、Ｒ１Ｙ)と前記差動構成の第２フィルタ対(Ｃ２Ｘ、Ｒ２Ｘ：Ｃ２Ｙ、Ｒ２Ｙ)とは半導体集積回路に内蔵され、前記第１カットオフ周波数は前記第２カットオフ周波数よりも高い周波数に設定されたことを特徴とするものである。
【００３８】
〔２〕本発明の別の観点の代表的な実施の形態による第１カットオフ周波数と第２カットオフ周波数とに設定可能なフィルタ回路(７５)は、
第１キャパシタ(Ｃ１Ｘ)と第１抵抗(Ｒ１Ｘ)とからなる第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)と、
第２キャパシタ(Ｃ２Ｘ)と第２抵抗(Ｒ２Ｘ)とからなる第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)と、
入力端子と出力端子とを有する演算増幅器(ＯＰ２)と、
信号経路(Ｘｉｎ：Ｘｏｕｔ)と前記演算増幅器(ＯＰ２)の前記入力端子と前記出力端子とに前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)を接続する第１フィルタスイッチ(ＳＷ１Ｘ、ＳＷ４Ｘ)と、
前記信号経路(Ｘｉｎ：Ｘｏｕｔ)と前記演算増幅器(ＯＰ２)の前記入力端子と前記出力端子とに前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)を接続する第２フィルタスイッチ(ＳＷ３Ｘ、ＳＷ５Ｘ)と、
前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)に接続された充電回路(Ｒ３Ｘ：ＳＷ２Ｘ)とを具備する(図１２参照)。
【００３９】
前記充電回路は、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)の前記第２キャパシタ(Ｃ２Ｘ)の一端と他端にそれぞれ直列に接続された充電抵抗(Ｒ３Ｘ)と充電スイッチ(ＳＷ２Ｘ)を少なくとも含む。
【００４０】
前記第１カットオフ周波数に設定するため、第１の期間において前記第１フィルタスイッチがオン状態に制御される一方、前記第２フィルタスイッチがオフ状態に制御されることによって、前記第１フィルタ(Ｃ１Ｘ、Ｒ１Ｘ)が前記フィルタ回路(７５)の回路動作に関与される。
【００４１】
前記第２カットオフ周波数に設定するため、前記第１の期間の後の第２の期間において前記第１フィルタスイッチがオフ状態に制御される一方、前記第２フィルタスイッチがオン状態に制御されることによって、前記第２フィルタ(Ｃ２Ｘ、Ｒ２Ｘ)が前記フィルタ回路(７５)の回路動作に関与される。
【００４２】
前記第１の期間において、前記充電回路の前記充電スイッチが前記オン状態に制御されることによって、前記第２フィルタの前記第２キャパシタが前記充電回路の前記充電抵抗(Ｒ３Ｘ)を介して充電可能に構成されたことを特徴とするものである。
【００４３】
前記実施の形態によれば、第１の期間では第２フィルタの第２キャパシタ(Ｃ２Ｘ)が充電回路の充電抵抗(Ｒ３Ｘ)を介して充電されるので、信号経路(Ｘｉｎ：Ｘｏｕｔ)での入力が減衰されるものとなる。従って、第１カットオフ周波数により高速にゲイン設定ができ、入力信号をミュートすることなくフィルタのカットオフ周波数の切り換えに起因するＤＣオフセットを低減することができる。
【００４４】
好適な実施の形態では、前記第１フィルタは差動構成の第１フィルタ対(Ｃ１Ｘ、Ｒ１Ｘ：Ｃ１Ｙ、Ｒ１Ｙ)であって、前記第１キャパシタは差動構成の第１キャパシタ対(Ｃ１Ｘ：Ｃ１Ｙ)であって、前記第１抵抗は差動構成の第１抵抗対(Ｒ１Ｘ：Ｒ１Ｙ)である。
【００４５】
前記第２フィルタは差動構成の第２フィルタ対(Ｃ２Ｘ、Ｒ２Ｘ：Ｃ２Ｙ、Ｒ２Ｙ)であって、前記第２キャパシタは差動構成の第２キャパシタ対(Ｃ２Ｘ：Ｃ２Ｙ)であって、前記第２抵抗は差動構成の第２抵抗対(Ｒ２Ｘ：Ｒ２Ｙ)である。
【００４６】
前記第１フィルタスイッチは差動構成の第１フィルタスイッチ対(ＳＷ１Ｘ、ＳＷ４Ｘ：ＳＷ１Ｙ、ＳＷ４Ｙ)であって、前記第２フィルタスイッチは差動構成の第２フィルタスイッチ対(ＳＷ３Ｘ、ＳＷ５Ｘ：ＳＷ３Ｙ、ＳＷ５Ｙ)である。
【００４７】
前記充電回路は、差動構成の充電回路対(Ｒ３Ｘ：ＳＷ２Ｘ；Ｒ３Ｙ：ＳＷ２Ｙ)であって、前記充電抵抗は差動構成の充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)であって、前記充電スイッチは差動構成の充電スイッチ対(ＳＷ２Ｘ、ＳＷ２Ｙ)である(図１２参照)。
【００４８】
他の好適な実施の形態では、前記差動構成の前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の各抵抗に前記差動構成の前記第２フィルタスイッチ対の各スイッチ(ＳＷ３Ｘ：ＳＷ３Ｙ)が並列に接続されたことを特徴とするものである(図１２参照)。
【００４９】
より好適な実施の形態では、前記差動構成の前記第２抵抗対(Ｒ２Ｘ：Ｒ２Ｙ)の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチ(ＳＷ２Ｘ、ＳＷ２Ｙ)が接続され、前記充電スイッチ対の前記各スイッチ(ＳＷ２Ｘ、ＳＷ２Ｙ)の共通接続点には所定のバイアス電圧(Ｖｂ)が供給可能とされたことを特徴とするものである(図１２参照)。
【００５０】
他のより好適な実施の形態では、前記充電回路は、差動構成の制御スイッチ対(ＳＷ６Ｘ、ＳＷ６Ｙ)を更に含むものである。
【００５１】
前記差動構成の前記制御スイッチ対(ＳＷ６Ｘ、ＳＷ６Ｙ)の一端と他端とは前記差動構成の前記第２キャパシタ対(Ｃ２Ｘ：Ｃ２Ｙ)の一端と前記差動構成の前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の一端とにそれぞれ接続されたことを特徴とするものである(図１３参照)。
【００５２】
具体的な実施の形態は、前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の前記一端(ｐ、ｑ)の間は配線によって短絡されたことを特徴とするものである(図１３参照)。
【００５３】
他の具体的な実施の形態では、前記充電抵抗対(Ｒ３Ｘ、Ｒ３Ｙ)の前記一端(ｐ、ｑ)の間には接続スイッチ(ＳＷ７)が接続され、前記接続スイッチ(ＳＷ７)は前記第１の期間にオン状態に制御可能であることを特徴とするものである(図１４参照)。
【００５４】
最も具体的な実施の形態では、前記差動構成の第１フィルタ対(Ｃ１Ｘ、Ｒ１Ｘ：Ｃ１Ｙ、Ｒ１Ｙ)と前記差動構成の第２フィルタ対(Ｃ２Ｘ、Ｒ２Ｘ：Ｃ２Ｙ、Ｒ２Ｙ)とは半導体集積回路に内蔵され、前記第１カットオフ周波数は前記第２カットオフ周波数よりも高い周波数に設定されたことを特徴とするものである。
【００５５】
〔３〕本発明の更に別の観点の代表的な実施の形態による受信回路(２００)は、
受信信号を増幅する第１増幅器(３)と、
前記第１増幅器(３)の出力信号に関して周波数変換を行うミキサ(４)と、
前記ミキサ(４)の後段に配置され、前記ミキサ(４)の出力信号を処理可能なベースバンド信号処理部(１００)とを具備する。
【００５６】
前記ベースバンド信号処理部(１００)は、前記ミキサ(４)を介して伝達された信号を増幅する第２増幅器(６)と、前記第２増幅器の出力信号のフィルタ処理を行うフィルタ回路(７、７４)とを含むものである(図１、図９、図１１、図１８参照)。
【００５７】
前記ベースバンド信号処理部(１００)の前記フィルタ回路(７、７４)は、前記〔１〕本発明の代表的な実施の形態もしくは前記〔２〕本発明の別の観点の代表的な実施の形態のいずれかのフィルタ回路(７、７５)によって構成されたことを特徴とするものである。
【００５８】
好適な実施の形態による受信回路(２００)は、制御部(１０)を更に具備する。
【００５９】
前記制御部(１０)は前記第１増幅器(３)のゲインと前記第２増幅器(６)のゲインとを順次に設定するものであり、前記制御部(１０)は前記第１の期間において前記フィルタ回路(７、７４)を前記第１カットオフ周波数に設定した後に、前記第２の期間において前記フィルタ回路(７、７４)を前記第２カットオフ周波数に設定可能に構成されたことを特徴とするものである(図１０参照)。
【００６０】
より好適な実施の形態による受信回路(２００)は、無線ＬＡＮの規格ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎ／ｐのいずれかによる前記受信信号を受信可能とされたものである。
【００６１】
前記第１の期間と前記前記第２の期間において、前記無線ＬＡＮのショートトレーニングシーケンス信号の受信が可能に構成されたことを特徴とするものである(図１０参照)。
【００６２】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６３】
［実施の形態１］
《受信回路の構成》
図１は、本発明の実施の形態１による受信回路の構成を示す図である。
【００６４】
図１に示された受信回路２００は、特に制限されないが、ＲＦ信号を１回のダウンコンバートにより直接ベースバンド帯域に変換するダイレクトコンバージョン方式の受信回路２００とされ、ゲイン設定等が実行可能な期間、例えばショートトレーニングシーケンス期間を有する無線ＬＡＮシステムにおいて、一つのノードとして適用されるものである。
【００６５】
受信回路２００は、送受信可能なアンテナ１、送受信の切り換え等を行うアンテナスイッチ２、低雑音増幅器(ＬＮＡ：Low Noise Amplifier)３、周波数変換に必要なローカル信号を発生する発振系回路９、周波数変換を行うミキサ(ＭＩＸ)４、隣接信号を除去するローパスフィルタ(ＬＰＦ：Low Pass Filter)５、デジタル信号によってゲインが可変可能な可変利得増幅器(ＰＧＡ：Programmable Gain Amplifier)６、フリッカーノイズ等が大きい低周波帯域を遮断するハイパスフィルタ(ＨＰＦ：High Pass Filter)７、バッファ(Buffer)８、上記の各ブロックを制御する制御ロジック部１０を含むものである。受信回路２００により周波数変換された後の信号はベースバンド信号と呼ばれ、ベースバンド信号を処理する回路ブロックをベースバンド信号処理部と呼ばれる。図１においては、ローパスフィルタ(ＬＰＦ)５、可変利得増幅器(ＰＧＡ)６、ハイパスフィルタ(ＨＰＦ)７、バッファ８によってベースバンド信号処理部１００が構成される。
【００６６】
アンテナ１で受信されたＲＦ信号はアンテナスイッチ２から半導体集積回路によって構成された受信部へ供給され、低雑音増幅器(ＬＮＡ)３で増幅され、ミキサ(ＭＩＸ)４によってＲＦ信号と発振系回路９のローカル周波数とが混合されて、ベースバンド帯域に直接ダウンコンバートされる。ＲＦ信号をダウンコンバートして得られたベースバンド信号はローパスフィルタ(ＬＰＦ)５によって隣接チャネル信号が除去された後、可変利得増幅器(ＰＧＡ)６によって所望の振幅レベルとなるように増幅される。ハイパスフィルタ(ＨＰＦ)７は、ＤＣオフセットとフリッカーノイズ除去するものである。バッファ８はベースバンド信号処理部１００の最終段に接続され、低インピーダンスの負荷でも歪むことなくベースバンド信号を出力するためのものである。尚、制御ロジック部１０は、ハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の変更が可能である一方、低雑音増幅器(ＬＮＡ)３の利得と可変利得増幅器(ＰＧＡ)６の利得との変更が可能である。
【００６７】
尚、一般的な無線ＬＡＮシステムでは、直交復調を行うため同相成分(Ｉ信号成分)と直交成分(Ｑ信号成分)のベースバンド信号が使用され、それぞれに対応する回路が配置されるが、Ｉ信号成分とＱ信号成分は同様の構成となるため、本実施の形態では、説明の便宜上Ｉ信号成分についてのベースバンド信号処理部１００のみ説明し、Ｑ信号成分のベースバンド信号処理部についての説明を省略する。
【００６８】
次に、上記のハイパスフィルタ(ＨＰＦ)７について詳細に説明する。
【００６９】
《ハイパスフィルタ》
図４は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の構成を示す図である。
【００７０】
図４に示されるハイパスフィルタ(ＨＰＦ)７は、差動入力端子Ｘｉｎ、Ｙｉｎ、抵抗Ｒ１Ｘ、Ｒ１Ｙ、抵抗Ｒ２Ｘ、Ｒ２Ｙ、入力抵抗Ｒ３Ｘ、Ｒ３Ｙ、入力キャパシタＣ１Ｘ、Ｃ１Ｙ、入力キャパシタＣ２Ｘ、Ｃ２Ｙ、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙ、差動出力端子Ｘｏｕｔ、Ｙｏｕｔとを含んでいる。
【００７１】
入力キャパシタＣ１Ｘ、Ｃ１Ｙと抵抗Ｒ１Ｘ、Ｒ１Ｙとを含む第１フィルタのカットオフ周波数は、入力キャパシタＣ２Ｘ、Ｃ２Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙとを含む第２フィルタのカットオフ周波数よりも高く(例えば、１００倍程度)、設定されている。
【００７２】
図４のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数を高く設定する場合には、第１フィルタとしての抵抗Ｒ１Ｘ、Ｒ１Ｙと入力キャパシタＣ１Ｘ、Ｃ１Ｙとが選択されてハイパスフィルタ(ＨＰＦ)７の回路動作に関与される。逆に、図４のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数を低く設定する場合には、第２フィルタとしての抵抗Ｒ２Ｘ、Ｒ２Ｙと入力キャパシタＣ２Ｘ、Ｃ２Ｙとが選択されてハイパスフィルタ(ＨＰＦ)７の回路動作に関与される。
【００７３】
入力スイッチＳＷ１Ｘ、ＳＷ１Ｙはそれぞれ差動入力端子Ｘｉｎ、Ｙｉｎと第１フィルタの入力キャパシタＣ１Ｘ、Ｃ１Ｙとの間に接続され、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙと入力抵抗Ｒ３Ｘ、Ｒ３Ｙの並列接続はそれぞれ差動入力端子Ｘｉｎ、Ｙｉｎと第２フィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙとの間に接続されている。
【００７４】
第１フィルタの抵抗Ｒ１Ｘ、Ｒ１Ｙの一端は、入力キャパシタＣ１Ｘ、Ｃ１Ｙと入力スイッチＳＷ１Ｘ、ＳＷ１Ｙとを介して差動入力端子Ｘｉｎ、Ｙｉｎにそれぞれ接続されている。更に、第１フィルタの抵抗Ｒ１Ｘ、Ｒ１Ｙの一端は出力スイッチＳＷ４Ｘ、ＳＷ４Ｙを介してハイパスフィルタ(ＨＰＦ)７の出力端子Ｘｏｕｔ、Ｙｏｕｔにそれぞれ接続され、第１フィルタの抵抗Ｒ１Ｘ、Ｒ１Ｙの他端はバイアス電圧Ｖｂに接続されている。
【００７５】
第２フィルタの抵抗Ｒ２Ｘ、Ｒ２Ｙの一端は、入力キャパシタＣ２Ｘ、Ｃ２Ｙと入力スイッチＳＷ３Ｘ、ＳＷ３Ｙおよび入力抵抗Ｒ３Ｘ、Ｒ３Ｙの並列接続とを介して差動入力端子Ｘｉｎ、Ｙｉｎにそれぞれ接続されている。更に、第２フィルタの抵抗Ｒ２Ｘ、Ｒ２Ｙの一端は出力スイッチＳＷ５Ｘ、ＳＷ５Ｙを介してハイパスフィルタ(ＨＰＦ)７の出力端子Ｘｏｕｔ、Ｙｏｕｔにそれぞれ接続され、第２フィルタの抵抗Ｒ２Ｘ、Ｒ２Ｙの他端はバイアス電圧Ｖｂに接続されている。また、第２フィルタの抵抗Ｒ２Ｘ、Ｒ２Ｙには、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙが並列に接続されている。
【００７６】
入力スイッチＳＷ１Ｘ、ＳＷ１Ｙと入力スイッチＳＷ３Ｘ、ＳＷ３Ｙとは相反する動作を実行して、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙと出力スイッチＳＷ５Ｘ、ＳＷ５Ｙは相反する動作を実行して、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙと入力スイッチＳＷ３Ｘ、ＳＷ３Ｙとは相反する動作を実行する。
【００７７】
すなわち、図４に示したハイパスフィルタ(ＨＰＦ)７として第１フィルタの高いカットオフ周波数を設定する場合には、入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオン状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。この時、第２フィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙは、それぞれ入力抵抗Ｒ３Ｘ、Ｒ３Ｙを介して差動入力端子Ｘｉｎ、Ｙｉｎの差動入力信号のバイアスレベルで充電される。
【００７８】
一方、図４に示したハイパスフィルタ(ＨＰＦ)７として第２フィルタの低いカットオフ周波数を設定する場合には、入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオフ状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。
【００７９】
《ショートトレーニングシーケンス期間》
ショートトレーニングシーケンス期間のあるパケット通信として、無線ＬＡＮ規格の一つであるＩＥＥＥ８０２．１１ａの受信動作を説明する。
【００８０】
図１９は、図１に示す無線ＬＡＮの受信回路２００に供給される信号の例として、無線ＬＡＮの規格ＩＥＥＥ８０２．１１aの規格による直交周波数分割多重(ＯＦＤＭ：Orthogonal Frequency Division Multiplexing)のパケットの構造を示す図である。
【００８１】
図１９に示すように、規格ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステムのＯＦＤＭ物理層収束手続(ＰＬＣＰ：Physical Layer Convergence Procedure)によれば、時間ｔ２０１から時間ｔ２０３までのＰＬＣＰプリアンブルは、時間ｔ２０１〜時間ｔ２０２のショートトレーニングシーケンスと時間ｔ２０２〜時間ｔ２０３のロングトレーニングシーケンスとによって構成されている。一般的に、ショートトレーニングシーケンスは信号検出と自動利得制御と粗い周波数オフセット評価とタイミング同期とに使用され、ロングトレーニングシーケンスはチャンネル評価と周波数とをファインチューニングするために使用される。
【００８２】
《カットオフ周波数の切り換え》
図６は、本発明の実施の形態１による受信回路２００に含まれる図４に示したハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の切り換えの動作を示す図である。
【００８３】
図６に示すように、時間ｔ００１〜時間ｔ００２のショートトレーニングシーケンス期間中にゲイン設定が実行される。時間ｔ００１でゲイン設定が開始され、ゲイン整定時間を短縮するため時間ｔ００１の以前では図４に示したハイパスフィルタ(ＨＰＦ)７で入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオン状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。この状態では、ハイパスフィルタ(ＨＰＦ)７は第１フィルタの入力キャパシタＣ１Ｘ、Ｃ１Ｙと抵抗Ｒ１Ｘ、Ｒ１Ｙとで構成されているので、高いカットオフ周波数が設定されている。この時には、第２のフィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙの両端には入力抵抗Ｒ３Ｘ、Ｒ３Ｙを介して差動入力端子Ｘｉｎ、Ｙｉｎの差動入力信号のバイアスレベルとバイアス電圧Ｖｂが供給され、第２のフィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙは急速に充電される。この充電の際に、入力キャパシタＣ２Ｘ、Ｃ２Ｙは入力抵抗Ｒ３Ｘ、Ｒ３Ｙを介して充電されることでローパスフィルタ(ＬＰＦ)の構成となる。従って、入力キャパシタＣ２Ｘ、Ｃ２Ｙは何らかの時定数を伴って充電されるので、差動入力端子Ｘｉｎ、Ｙｉｎで発生しているＤＣオフセットを吸収できるよう充電されようになる。
【００８４】
次に、時間ｔ００２におけるゲイン設定終了の後、カットオフ周波数を切り換えるために入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオフ状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。この状態では、ハイパスフィルタ(ＨＰＦ)７は第２の入力キャパシタＣ２Ｘ、Ｃ２Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙから構成されているので、低いカットオフ周波数が設定されている。このようにして、時間ｔ００２以降において、図４に示したハイパスフィルタ(ＨＰＦ)７のカットオフ周波数は低くなるので、ＤＣ近傍の所望信号の劣化を防ぎつつ、フリッカーノイズやＤＣオフセットを除去することができる。従って、図４に示したハイパスフィルタ(ＨＰＦ)７の構成を採用することによって、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切り換えとＤＣオフセットの除去を行うことができ、更にカットオフ周波数の切り換え時に発生するＤＣオフセットを吸収することが可能な良好な受信回路２００を提供することができる。
【００８５】
《比較対象のハイパスフィルタ》
図２は、図４に示されるハイパスフィルタ(ＨＰＦ)７の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(ＨＰＦ)の構成を示す図である。
【００８６】
図２に示すハイパスフィルタ(ＨＰＦ)７００は、キャパシタＣＸ、ＣＹと抵抗ＲＸ、ＲＹとから構成されている。ハイパスフィルタ(ＨＰＦ)７００のカットオフ周波数は、固定されている。
【００８７】
図３も、図４に示されるハイパスフィルタ(ＨＰＦ)７の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(ＨＰＦ)の構成を示す図である。
【００８８】
図３に示すハイパスフィルタ(ＨＰＦ)７０１は、キャパシタＣ１Ｘ、Ｃ２Ｘ、スイッチＳＷ１２Ｘ、ＳＷ１２Ｙ、抵抗ＲＸ、抵抗ＲＹ、キャパシタＣ１Ｙ、Ｃ２Ｙから構成されている。
【００８９】
スイッチＳＷ１２Ｘ、ＳＷ１２Ｙによって接点ｂ側が選択される時には、キャパシタＣ１Ｘ、Ｃ２Ｘと抵抗ＲＸ、抵抗ＲＹから第１のフィルタが構成される一方、未使用の入力キャパシタＣ２Ｘ、Ｃ２Ｙが差動入力端子Ｘｉｎ、Ｙｉｎの差動入力信号のバイアスレベルで充電される。スイッチＳＷ１２Ｘ、ＳＷ１２Ｙによって接点ａ側が選択される時には、キャパシタＣ１ＸとキャパシタＣ２Ｘが並列接続され、キャパシタＣ１ＹとキャパシＣ２Ｙが並列接続されることによって、第２のフィルタが構成されて、ハイパスフィルタ(ＨＰＦ)７０１におけるカットオフ周波数が低下される。
【００９０】
次に、図２に示したハイパスフィルタ(ＨＰＦ)７００と図３に示した７０１とを、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７に適用した場合について考える。
【００９１】
《各方式のハイパスフィルタの出力波形》
図５は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７に各方式のハイパスフィルタを適用した場合に、可変利得増幅器(ＰＧＡ)６でゲイン切り換えに伴うＤＣオフセットが発生した場合の各方式のハイパスフィルタの出力波形を示す図である。尚、図５の縦軸を出力レベルであり、図５の横軸は時間である。
【００９２】
図５(Ａ)に示されるように、図６に示したショートトレーニングシーケンス期間のゲイン設定のために、時間ｔ１にて受信回路２００可変利得増幅器(ＰＧＡ)６でゲイン切り換えを実行することによって可変利得増幅器(ＰＧＡ)６の出力にＤＣオフセットが発生する。
【００９３】
図５(Ｂ)に示されるように、カットオフ周波数が切り換えられない図２に示したハイパスフィルタ(ＨＰＦ)７００においては、所望信号の劣化を防ぐため、カットオフ周波数がＤＣ近傍になるように抵抗ＲＸ、ＲＹとキャパシタＣＸ、ＣＹとによって大きな時定数に予め設定されている。従って、ハイパスフィルタ(ＨＰＦ)７００の大きい時定数により、時間ｔ１のゲイン切り換え時に発生したＤＣオフセットが収束するには時間ｔ５と長時間が必要となり、信号が劣化するものである。
【００９４】
図５(Ｃ)に示されるように、カットオフ周波数の切り換えが可能な図３に示したハイパスフィルタ(ＨＰＦ)７０１の場合、時間ｔ３まではスイッチＳＷ１２により接点ｂ側が選択され、高いカットオフ周波数に設定される一方、キャパシタＣ２Ｘ、Ｃ２Ｙがバイアス電圧Ｖｂによって充電される。時間ｔ３の以降は、スイッチＳＷ１２により接点ａ側が選択されて、低いカットオフ周波数に設定される。従って、時間ｔ３までは図３のハイパスフィルタ(ＨＰＦ)７０１の高いカットオフ周波数によって、時間ｔ１のゲイン切り換え時に発生したＤＣオフセットが収束するのに時間ｔ２と短時間の収束が可能である。しかしながら、時間ｔ３のカットオフ周波数の切り換え時のタイミングで図３のハイパスフィルタ(ＨＰＦ)７０１の差動入力端子Ｘｉｎ、Ｙｉｎに過大入力振幅電圧が存在すると、過大入力振幅電圧とＤＣオフセット電圧によってキャパシタＣ２Ｘ、Ｃ２Ｙが充電され、時間ｔ３にて過大入力振幅電圧のＤＣオフセットが発生する。従って、時間ｔ３の以降は図３のハイパスフィルタ(ＨＰＦ)７０１の低いカットオフ周波数によって、発生したＤＣオフセットが収束するのに時間ｔ４と長時間が必要となり、信号が劣化するものである。この信号劣化を阻止するには、上記特許文献１に記載されたように、時間ｔ３まで入力信号をミュートすれば良い。
【００９５】
このミュート方式の場合の信号出力波形が、図５(Ｄ)に示されている。図５(Ｄ)の方式でもカットオフ周波数が切り換えられ、信号がミュートされるハイパスフィルタには、図３に示したハイパスフィルタ(ＨＰＦ)７０１が使用される。時間ｔ３までは、ハイパスフィルタ(ＨＰＦ)７０１の入力信号がミュートされ、時間ｔ３の以降は入力信号の入力が開始される。時間ｔ３までは図３のハイパスフィルタ(ＨＰＦ)７０１の高いカットオフ周波数によって、時間ｔ１のゲイン切り換え時に発生したＤＣオフセットが収束するのに時間ｔ２と短時間の収束が可能である。時間ｔ３のタイミングのカットオフ周波数の切り換え時には図３のハイパスフィルタ(ＨＰＦ)７０１の差動入力端子Ｘｉｎ、Ｙｉｎの入力信号がミュートされているので、過大な入力振幅電圧が存在せず、ＤＣオフセット電圧分のみによってキャパシタＣ２Ｘ、Ｃ２Ｙが充電され、時間ｔ３でカットオフ周波数を切り換えてもＤＣオフセットが低減された出力が得ることが可能となる。
【００９６】
しかしながら、図５(Ｄ)の方式では時間ｔ３まで入力信号をミュートする必要があるため、図１９に示す規格ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステムのショートトレーニングシーケンス期間に高速にゲイン設定を行う必要のある場合には、ショートトレーニングシーケンス信号の受信ができなくなると言う問題が本発明者等の検討によって明らかとされた。
【００９７】
これに対して図５(Ｅ)に示されるように、図４に示されるハイパスフィルタ(ＨＰＦ)７を使用する場合には、時間ｔ３までは高いカットオフ周波数に設定され、時間ｔ３の以降に低いカットオフ周波数に設定される。従って、時間ｔ３までは図４のハイパスフィルタ(ＨＰＦ)７の高いカットオフ周波数によって、時間ｔ１のゲイン切り換え時に発生したＤＣオフセットが収束するのに時間ｔ２と短時間の収束が可能である。更に、時間ｔ３までに、カットオフ周波数の切り換え後に使用される第２のフィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙは入力抵抗Ｒ３Ｘ、Ｒ３Ｙを介し差動入力端子Ｘｉｎ、Ｙｉｎの入力振幅にローパスフィルタ(ＬＰＦ)の形態で充電されるものである。それによって、入力信号をミュートしなくても、入力振幅を減衰することができる。つまり、ローパスフィルタ(ＬＰＦ)の形態により差動入力端子Ｘｉｎ、Ｙｉｎの入力振幅が減衰され、入力キャパシタＣ２Ｘ、Ｃ２ＹにＤＣオフセット電圧が充電される。従って、時間ｔ３でカットオフ周波数を切り換えても、ＤＣオフセットは変動しない。このように図４に示したハイパスフィルタ(ＨＰＦ)７を図１に示す本発明の実施の形態１による受信回路２００のハイパスフィルタ(ＨＰＦ)７に使用することによって、図５(Ｄ)の方式のように入力信号をミュートする必要がなく規格ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステムのショートトレーニングシーケンス期間で高速のゲイン整定およびＤＣオフセットの低減を実行することが可能となる。
【００９８】
尚、図１に示した本発明の実施の形態１による受信回路２００においてはハイパスフィルタ(ＨＰＦ)７の挿入位置を可変利得増幅器(ＰＧＡ)６の後段とされているが、これに限定されるものではなく、例えば可変利得増幅器(ＰＧＡ)６においてＤＣオフセットが発生しない場合は、ハイパスフィルタ(ＨＰＦ)７の挿入位置を可変利得増幅器(ＰＧＡ)６の前段としてもよい。
【００９９】
図６に示した本発明の実施の形態１による図４に示したハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の切り換えの動作では、時間ｔ００２におけるゲイン設定終了の後、カットオフ周波数を切り換えるものとしたが、これに限定されるものではない。
【０１００】
《カットオフ周波数の他の切り換えの動作》
図１７は、図１の本発明の実施の形態１による受信回路２００に含まれる図４に示すハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の他の切り換えの動作を示す図である。
【０１０１】
図１７に示すように、ゲイン設定が終了して、ショートトレーニングシーケンス期間の終了時ｔ００３にカットオフ周波数の切り換えを行っても良いし、それ以外に例えば図１の本発明の実施の形態１による受信回路２００にタイマーを設けてカットオフ周波数の切り換えを行っても良い。
【０１０２】
また、図４に示す本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７では、入力キャパシタＣ１Ｘ、Ｃ１Ｙと抵抗Ｒ１Ｘ、Ｒ１Ｙとからなる第１フィルタのカットオフ周波数と入力キャパシタＣ２Ｘ、Ｃ２Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙとからなる第２フィルタのカットオフ周波数は、それぞれの素子定数を調整することによって独立に調整可能である。一般的に抵抗の方がキャパシタよりも面積効率が良いので、キャパシタの容量値をなるべく小さくする方が望ましい。しかしながら、キャパシタの容量値を小さくし過ぎると、寄生容量の影響で利得が低下して、受信特性に影響を与える可能性がある。
【０１０３】
《フィルタ特性の比較》
次に、カットオフ周波数が切り換え可能なハイパスフィルタ(ＨＰＦ)として、本発明者によって本発明に先立って検討された図３に示したハイパスフィルタ(ＨＰＦ)７０１と本発明の実施の形態１による図４に示したハイパスフィルタ(ＨＰＦ)７について、フィルタ素子の定数と特性を比較する。
【０１０４】
図１６は、本発明者によって本発明に先立って検討された図３に示したハイパスフィルタ(ＨＰＦ)７０１と本発明の実施の形態１による図４に示したハイパスフィルタ(ＨＰＦ)７とに関してフィルタ素子の定数と特性を比較した結果を示す図である。
【０１０５】
図１６に示すように、カットオフ周波数は１ＭＨｚと１０ｋＨｚとに切り換えることが想定されている。
【０１０６】
図４の本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７の場合、入力キャパシタＣ１Ｘ、Ｃ１Ｙと入力キャパシタＣ２Ｘ、Ｃ２Ｙとを同じ容量値の１０ｐFと設定して、抵抗Ｒ１Ｘ、Ｒ１Ｙの抵抗値を１５．９２ｋΩ、抵抗Ｒ２Ｘ、Ｒ２Ｙの抵抗値を１５９２ｋΩと設定している。従って、入力キャパシタＣ１Ｘ、Ｃ１Ｙと抵抗Ｒ１Ｘ、Ｒ１Ｙで構成される第１フィルタが機能する時の図４のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数は、１ＭＨｚに設定される。また、入力キャパシタＣ２Ｘ、Ｃ２Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙで構成される第２フィルタが機能する時のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数は、１０ｋＨｚに設定される。
【０１０７】
この時に寄生容量Ｃｐが１ｐＦを仮定すると、ハイパスフィルタ(ＨＰＦ)７の通過帯域の利得は、−２０ｌｏｇ(１＋寄生容量Ｃｐ／機能フィルタのキャパシタ)［ｄＢ］で表されることができる。機能フィルタのキャパシタとは、機能しているフィルタのキャパシタである。従って、高いカットオフ周波数の設定時には、機能フィルタのキャパシタは第１フィルタの入力キャパシタＣ１Ｘ、Ｃ１Ｙとなって、ハイパスフィルタ(ＨＰＦ)７の通過帯域の利得は−０．８ｄＢとなる。一方、低いカットオフ周波数の設定時には、機能フィルタのキャパシタは第２フィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙとなって、入力キャパシタＣ１Ｘ、Ｃ１ＹとＣ２Ｘ、Ｃ２Ｙが同一の容量値のため、ハイパスフィルタ(ＨＰＦ)７の通過帯域の利得は、高いカットオフ周波数の設定時と同様に−０．８ｄＢとなる。従って、図４に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７の場合、カットオフ周波数の切り換え前後で通過帯域の利得の変化がなく、カットオフ周波数の切り換えの前後にゲイン設定への影響を与えないようにすることが可能となる。
【０１０８】
本発明者によって本発明に先立って検討された図３に示すハイパスフィルタ(ＨＰＦ)７０１の場合、入力キャパシタＣ１Ｘ、Ｃ１Ｙを図４の場合と同一の容量値となる１０ｐＦに設定して、入力キャパシタＣ２Ｘ、Ｃ２Ｙは入力キャパシタＣ１Ｘ、Ｃ１Ｙの９９倍である９９０ｐＦに設定して、抵抗ＲＸ、ＲＹを１５．９２ｋΩに設定する。この図３に示すハイパスフィルタ(ＨＰＦ)７０１の通過帯域の利得は図４の構成の場合と同様に計算でき、ハイパスフィルタ(ＨＰＦ)７のカットオフ周波数が１ＭＨｚの設定の時(すなわち、入力キャパシタＣ２Ｘ、Ｃ２Ｙがスイッチで切断されている場合)には、−０．８ｄＢとなる。一方、ハイパスフィルタ(ＨＰＦ)７のカットオフ周波数が１０ｋＨｚの設定の時(すなわち、入力キャパシタＣ２Ｘ、Ｃ２Ｙがスイッチで接続されている場合)には、−０．００９ｄＢとなる。このように、図３に示すハイパスフィルタ(ＨＰＦ)７０１の場合、カットオフ周波数の切り換え前後で通過帯域の利得の変化が生じるのでカットオフ周波数の切り換えの前後にゲイン設定への影響を与える可能性が生じる。更に図３に示すハイパスフィルタ(ＨＰＦ)７０１では、本発明の実施の形態１による図４に示すハイパスフィルタ(ＨＰＦ)７の５０倍の容量値が必要となり、面積が非常に大きくなる。すなわち、図４に示す本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７によれば、カットオフ周波数の切り換えの前後の利得変化が無く、かつ低面積のハイパスフィルタを提供することが可能となる。
【０１０９】
《他のハイパスフィルタ》
図７は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の他の構成を示す図である。
【０１１０】
図７に示したハイパスフィルタ(ＨＰＦ)７が図４に示したハイパスフィルタ(ＨＰＦ)７と相違するのは、追加されたスイッチＳＷ６Ｘ、ＳＷ６Ｙが入力抵抗Ｒ３Ｘ、Ｒ３Ｙと入力キャパシタＣ２Ｘ、Ｃ２Ｙの間に接続され、追加された配線によってノードｐとノードｑとが短絡されている点である。
【０１１１】
図７に示したハイパスフィルタ(ＨＰＦ)７でも図４に示したハイパスフィルタ(ＨＰＦ)７と同様に、入力スイッチＳＷ１Ｘ、ＳＷ１Ｙと入力スイッチＳＷ３Ｘ、ＳＷ３Ｙとは相反する動作を実行して、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙと出力スイッチＳＷ５Ｘ、ＳＷ５Ｙは相反する動作を実行して、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙと入力スイッチＳＷ３Ｘ、ＳＷ３Ｙとは相反する動作を実行する。更に図７に示したハイパスフィルタ(ＨＰＦ)７で、追加スイッチＳＷ６Ｘ、ＳＷ６Ｙは、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙと相反する動作を実行する。
【０１１２】
すなわち、図７に示したハイパスフィルタ(ＨＰＦ)７として第１フィルタの高いカットオフ周波数を設定する場合には、入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙ、追加スイッチＳＷ６Ｘ、ＳＷ６Ｙがオン状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。この時には、第２フィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙは、それぞれ入力抵抗Ｒ３Ｘ、Ｒ３Ｙとノードｐ、ｑの短絡配線と追加スイッチＳＷ６Ｘ、ＳＷ６Ｙとを介して差動入力端子Ｘｉｎ、Ｙｉｎの差動入力信号の中間バイアスレベルで充電される。
【０１１３】
一方、図７に示したハイパスフィルタ(ＨＰＦ)７として第２フィルタの低いカットオフ周波数を設定する場合には、入力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、並列スイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ４Ｘ、ＳＷ４Ｙ、追加スイッチＳＷ６Ｘ、ＳＷ６Ｙがオフ状態に制御される一方、入力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、出力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。
【０１１４】
図４に示したハイパスフィルタ(ＨＰＦ)７では、高いカットオフ周波数の設定時には、第２のフィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙの両端には、入力抵抗Ｒ３Ｘ、Ｒ３Ｙを介して差動入力端子Ｘｉｎ、Ｙｉｎの差動入力信号のバイアスレベルとバイアス電圧Ｖｂが供給さる。従って、図４に示したハイパスフィルタ(ＨＰＦ)７では、第２のフィルタの入力キャパシタＣ２Ｘ、Ｃ２Ｙが充電される際、入力抵抗Ｒ３Ｘ、Ｒ３Ｙと入力キャパシタＣ２Ｘ、Ｃ２Ｙでローパスフィルタ(ＬＰＦ)を構成して、差動入力端子Ｘｉｎ、Ｙｉｎの差電圧を吸収するものであった。
【０１１５】
しかし、図４に示したハイパスフィルタ(ＨＰＦ)７では、差動入力端子Ｘｉｎ、Ｙｉｎでの差入力振幅が大きい場合には、高いカットオフ周波数から低いカットオフ周波数への切り換え時に差入力振幅に依存して大きなＤＣオフセットが顕著に現れる可能性がある。
【０１１６】
そこで、図７に示したハイパスフィルタ(ＨＰＦ)７では、高いカットオフ周波数が設定される場合、オン状態のスイッチＳＷ６Ｘ、ＳＷ６Ｙを介して入力キャパシタＣ２Ｘ、Ｃ２Ｙの一端は追加配線によって短絡されたノードｐとノードｑとに共通に接続されている。従って、ノードｐ、ｑの電位は差動入力端子Ｘｉｎ、Ｙｉｎの差入力振幅の入力抵抗Ｒ３Ｘ、Ｒ３Ｙによる分圧の中点で決定され、キャパシタＣ２Ｘ、Ｃ２Ｙの他端がバイアス電圧Ｖｂに接続された状態で入力キャパシタＣ２Ｘ、Ｃ２Ｙが充電される。その結果、入力端子Ｘｉｎ，Ｙｉｎに差入力振幅が存在したとしても、ノードｐ、ノードｑは、追加配線による短絡により等電位とされる。従って、等電位ＤＣ成分のみ残留するが、差入力振幅の依存が軽減されたキャパシタＣ２の充電を行うことが可能となる。
【０１１７】
このように図７に示したハイパスフィルタ(ＨＰＦ)７を図１に示す本発明の実施の形態１による受信回路２００のハイパスフィルタ(ＨＰＦ)７に使用することによって、規格ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステムのショートトレーニングシーケンス期間での高速のゲイン整定およびＤＣオフセットの低減を実行することが可能となる。
【０１１８】
《更に他のハイパスフィルタ》
図８は、図１に示した本発明の実施の形態１による受信回路２００に含まれるハイパスフィルタ(ＨＰＦ)７の更に他の構成を示す図である。
【０１１９】
図８に示したハイパスフィルタ(ＨＰＦ)７が図７に示したハイパスフィルタ(ＨＰＦ)７と相違するのは、図７のノードｐ、ノードｑの間の短絡用追加配線が図８ではノードｐとノードｑとの間に配置されたスイッチＳＷ７に置換されていることである。
【０１２０】
図８のハイパスフィルタ(ＨＰＦ)７に追加されたスイッチＳＷ７のオン・オフは、図１に示した本発明の実施の形態１による受信回路２００に含まれる制御ロジック部１０によって制御可能とされている。
【０１２１】
図８に追加されたスイッチＳＷ７がオフ状態に制御された場合、図８のハイパスフィルタ(ＨＰＦ)７は図４に示されたハイパスフィルタ(ＨＰＦ)７の構成と同等になって、図８に追加されたスイッチＳＷ７がオン状態に制御された場合、図７に示されたハイパスフィルタ(ＨＰＦ)７の構成と同等になる。つまり、図８に示されるハイパスフィルタ(ＨＰＦ)７によれば、スイッチＳＷ７のオフ状態・オン状態の切り換えによって、図４に示されたハイパスフィルタ(ＨＰＦ)７と、図７に示されたハイパスフィルタ(ＨＰＦ)７との切り換えが可能になる。
【０１２２】
図４に示されたハイパスフィルタ(ＨＰＦ)７は、前段回路のＤＣオフセットが比較的大きく、入力振幅が小さい場合、図７に示されたハイパスフィルタ(ＨＰＦ)７に比較して、カットオフ周波数の切り換え時でのＤＣオフセットを低減することができる。一方、図７に示されたハイパスフィルタ(ＨＰＦ)７はカットオフ周波数の切り換え時に入力振幅によるＤＣオフセットを低減できるが、前段回路のＤＣオフセットが出力に表れる特徴を持つ。そこで、前段回路のＤＣオフセットが比較的大きく入力振幅が小さいと予期される場合には、スイッチＳＷ７をオフ状態に制御して、図８に示されたハイパスフィルタ(ＨＰＦ)７を図４に示されたハイパスフィルタ(ＨＰＦ)７と同等の構成にする。また、前段回路のＤＣオフセットが比較的小さく入力振幅が大きいと予期される場合は、スイッチＳＷ７をオン状態に制御して、図８に示したハイパスフィルタ(ＨＰＦ)７を図７に示したハイパスフィルタ(ＨＰＦ)７と同等の構成にする。
【０１２３】
前述のように前段回路のＤＣオフセットや入力振幅の信号の状況によってハイパスフィルタ(ＨＰＦ)７をゲイン切り換えで発生したＤＣ成分の除去効率の高い図４に示されたハイパスフィルタ(ＨＰＦ)７の構成か、カットオフ周波数の切り換え時の入力振幅によるＤＣオフセットを低減できる図７に示されたハイパスフィルタ(ＨＰＦ)７の構成に適宜切り換えるものである。切り換えのタイミングには、例えば入力振幅の大小は他のＩＣからゲイン設定終了信号を受け取って判断することが可能である。すなわち、制御ロジック部１０からの制御信号等によって可変利得増幅器(ＰＧＡ)や低雑音増幅器(ＬＮＡ)のゲイン設定する際、あるゲイン設定値にしきい値等を設け、図８のハイパスフィルタ(ＨＰＦ)７の構成をスイッチＳＷ７のオフ・オン制御によって図４の構成あるいは図７の構成に適宜切り換えるものである。
【０１２４】
以上、図８に示したハイパスフィルタ(ＨＰＦ)７の構成とすることで無線ＬＡＮのようなゲイン設定期間が短い無線通信システムでも、高速なゲイン切り換えとＤＣオフセットの除去とを行うことが可能となる。また、入力振幅やＤＣオフセットの大きさ等により適宜図８に示されたハイパスフィルタ(ＨＰＦ)７の構成を切り換えることによって、より確実にＤＣオフセットを除去することができる。加えて、図４の構成と図７の構成の大部分を共用化でき、低面積の受信回路２００を提供することができる。
【０１２５】
尚、図８のハイパスフィルタ(ＨＰＦ)７の構成では入力振幅やＤＣオフセットの大きさ等を検出する信号によりハイパスフィルタ(ＨＰＦ)７の構成を切り換えたが、タイマーを使用して所定の時間でハイパスフィルタ(ＨＰＦ)７の構成を切り換えることも可能である。
【０１２６】
［実施の形態２］
《他の受信回路の構成》
図９は、本発明の実施の形態２による受信回路の構成を示す図である。
【０１２７】
図９に示した本発明の実施の形態２による受信回路２００が図１に示された本発明の実施の形態１による受信回路２００と相違するのは、ローパスフィルタ(ＬＰＦ)５の前段にハイパスフィルタ(ＨＰＦ)７４が追加された点である。
【０１２８】
尚、図９に示した本発明の実施の形態２による受信回路２００では、低雑音増幅器(ＬＮＡ)３は制御ロジック部１０の制御によりゲインの切り換えが可能な構成とされている。
【０１２９】
上述した本発明の実施の形態１による受信回路２００では、ミキサ(ＭＩＸ)４の出力のＤＣオフセットは可変利得増幅器(ＰＧＡ)６のゲインによって増加されるため、低雑音増幅器(ＬＮＡ)３のゲイン切り換えの際やミキサ(ＭＩＸ)４等のフリッカーノイズや自己ミキシングで発生するＤＣオフセットが大きい場合、可変利得増幅器(ＰＧＡ)６を構成するアンプが飽和する可能性がある。可変利得増幅器(ＰＧＡ)６が飽和動作することによって、可変利得増幅器(ＰＧＡ)６の出力から生成されるベースバンド信号の信号品質が劣化する。
【０１３０】
そこで、図９に示した本発明の実施の形態２による受信回路２００では、ローパスフィルタ(ＬＰＦ)５の前段にはハイパスフィルタ(ＨＰＦ)７４が接続されている。ローパスフィルタ(ＬＰＦ)５の前段に接続されるハイパスフィルタ(ＨＰＦ)７４の構成は、ローパスフィルタ(ＬＰＦ)５の後段に接続されたハイパスフィルタ(ＨＰＦ)７と基本的に同一である。また、入力に対して前段ハイパスフィルタ(ＨＰＦ)７４内部の入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電時間は後段ハイパスフィルタ(ＨＰＦ)７内部の入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電時間よりも早く設定され、前段ハイパスフィルタ(ＨＰＦ)７４のカットオフ周波数を切り換えるタイミングが後段ハイパスフィルタ(ＨＰＦ)７のカットオフ周波数を切り換えるタイミングよりも早く設定されている。
【０１３１】
アンテナ１で受信したＲＦ信号はアンテナスイッチ２を介して半導体集積回路によって構成された受信部へ供給され、ゲイン切り換え可能な低雑音増幅器(ＬＮＡ)３で増幅された後に、ミキサ(ＭＩＸ)４でＲＦ信号と発振系回路９のローカル周波数が混合され、ベースバンド帯域に直接ダウンコンバートされる。前段ハイパスフィルタ(ＨＰＦ)７４によって低雑音増幅器(ＬＮＡ)３、ミキサ(ＭＩＸ)４等で発生したＤＣオフセット成分等が除去される一方、ローパスフィルタ(ＬＰＦ)５によって隣接チャネルの妨害信号が除去される。可変利得増幅器(ＰＧＡ)６によって所望のレベルとなるようにベースバンド信号がゲイン設定され、後段ハイパスフィルタ(ＨＰＦ)７はゲイン切り換えの際に発生するＤＣオフセットやフリッカーノイズを除去し、バッファ８を介してベースバンド信号が出力される。
【０１３２】
図９に示した本発明の実施の形態２による受信回路２００における前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７には、図４に示したハイパスフィルタ(ＨＰＦ)の回路構成が採用されるものである。ミキサ(ＭＩＸ)４の出力に接続された前段ハイパスフィルタ(ＨＰＦ)７４の充電時定数が、可変利得増幅器(ＰＧＡ)６の出力に接続された後段ハイパスフィルタ(ＨＰＦ)７の充電時定数より小さく設定される。充電時定数を小さく設定することによって入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電の際にカットオフ周波数の切り換え時に入力振幅に依存するＤＣオフセットが増加するが、フィルタの動作が高速化されて、入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電も高速化される。前段ハイパスフィルタ(ＨＰＦ)７４の入力振幅は、可変利得増幅器(ＰＧＡ)６の利得だけ後段ハイパスフィルタ(ＨＰＦ)７の入力振幅より小さい。従って、前段ハイパスフィルタ(ＨＰＦ)７４のカットオフ周波数切り替えに伴う入力振幅に依存するＤＣオフセットは、後段ハイパスフィルタ(ＨＰＦ)７に比べ充電時定数を小さくしても大きな問題とはならない。具体的には、前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７の充電時定数は、入力キャパシタＣ２Ｘ、Ｃ２Ｙと、入力抵抗Ｒ３Ｘ、Ｒ３Ｙの値によって決定される。以上説明したように、後段ハイパスフィルタ(ＨＰＦ)７と比較して前段ハイパスフィルタ(ＨＰＦ)７４では、入力キャパシタＣ２Ｘ、Ｃ２Ｙや、入力抵抗Ｒ３Ｘ、Ｒ３Ｙの値を調整することによって充電時定数を小さく設定するものである。
【０１３３】
《カットオフ周波数の切り換え》
図１０は、図９に示した本発明の実施の形態２による受信回路２００に含まれる図４のハイパスフィルタ(ＨＰＦ)７のカットオフ周波数の切り換えの動作を示す図である。
【０１３４】
図１０に示すように、ショートトレーニングシーケンス期間(時間ｔ１０１〜ｔ１０５)のあるパケットにおいて、低雑音増幅器(ＬＮＡ)３のゲイン、可変利得増幅器(ＰＧＡ)６のゲインが設定される。
【０１３５】
まず時間ｔ１０１において、前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７は高いカットオフ周波数に設定され、低雑音増幅器(ＬＮＡ)３のゲイン設定が開始されて、前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７の各入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電が開始される。
【０１３６】
次に時間ｔ１０２では、低雑音増幅器(ＬＮＡ)３のゲイン設定が終了して、時間ｔ１０２〜時間ｔ１０３の間の遅延時間１(ｄｅｌａｙ１)を利用して時間ｔ１０３までに前段ハイパスフィルタ(ＨＰＦ)７４で高いカットオフ周波数から低いカットオフ周波数にカットオフ周波数の切り換え実行する。その結果、前段ハイパスフィルタ(ＨＰＦ)７４では後段ハイパスフィルタ(ＨＰＦ)７よりも時定数が小さくなるので、入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電が高速化され、高速な動作が可能となる。次に時間ｔ１０４で、可変利得増幅器(ＰＧＡ)６のゲイン設定が終了して、時間ｔ１０４〜時間ｔ１０５の間の遅延時間２(ｄｅｌａｙ２)を利用して時間ｔ１０５までに後段ハイパスフィルタ(ＨＰＦ)７で高いカットオフ周波数から低いカットオフ周波数にカットオフ周波数の切り換え実行する。
【０１３７】
また、前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７との各ハイパスフィルタ(ＨＰＦ)のカットオフ周波数を切り換えるタイミングとして、低雑音増幅器(ＬＮＡ)３と可変利得増幅器(ＰＧＡ)６の各々のゲイン設定完了時間から時間ｔ１０２〜時間ｔ１０３の間の遅延時間１(ｄｅｌａｙ１)と時間ｔ１０４〜時間ｔ１０５の間の遅延時間２(ｄｅｌａｙ２)とを設けている。この遅延時間１(ｄｅｌａｙ１)と遅延時間２(ｄｅｌａｙ２)は、ゲイン切り換えによって発生するＤＣオフセットが整定するまでの時間を確保するためであり、なるべく短い方が望ましい。しかし、切り換えタイミング、振幅、周波数、充電時定数によって遅延時間１(ｄｅｌａｙ１)、遅延時間２(ｄｅｌａｙ２)を適宜調整する必要があり、例えば低雑音増幅器(ＬＮＡ)３のゲイン切り換えの際にＤＣオフセットが変化しない場合には、時間ｔ１０２〜時間ｔ１０３の遅延時間１(ｄｅｌａｙ１)を省略する、あるいは遅延時間２(ｄｅｌａｙ２)より短く設定することができる。同様に、低雑音増幅器(ＬＮＡ)３のゲイン切り換えの際にＤＣオフセットが大きな場合は、遅延時間１(ｄｅｌａｙ１)を長く設定することも可能である。
【０１３８】
また、充電時定数を小さく設定すると、入力キャパシタＣ２Ｘ、Ｃ２Ｙの充電量に入力振幅分のエラーが含まれて、カットオフ周波数の切り換えによるＤＣオフセットが大きくなるが、低雑音増幅器(ＬＮＡ)３のゲイン設定方法によってミキサ(ＭＩＸ)４の入力が所定の振幅以下に制限される通信システムの場合には、入力振幅の依存性が比較的小さくなって特に有効となる。
【０１３９】
図９に示した本発明の実施の形態２による受信回路２００の以上の構成によって、低雑音増幅器(ＬＮＡ)３、ミキサ(ＭＩＸ)４等で発生して可変利得増幅器(ＰＧＡ)６に供給されるＤＣオフセットは応答性の良好な前段ハイパスフィルタ(ＨＰＦ)７４によって除去され、可変利得増幅器(ＰＧＡ)６の増幅で発生したＤＣオフセットは後段ハイパスフィルタ(ＨＰＦ)７によって除去されることが可能となる。このように低雑音増幅器(ＬＮＡ)３、ミキサ(ＭＩＸ)４等で大きなＤＣオフセットが存在するような場合にも、前段ハイパスフィルタ(ＨＰＦ)７４によるＤＣオフセット除去機能によって可変利得増幅器(ＰＧＡ)６の飽和の可能性を減少することが可能になる。
【０１４０】
尚、図１０に示すショートトレーニングシーケンス期間の時間ｔ１０２における低雑音増幅器(ＬＮＡ)３のゲイン設定の終了タイミングは、送受信の制御やゲイン設定等を実行する外部の制御用ＩＣからゲイン設定終了信号を入手して、ゲイン設定終了信号からある遅延時間(ｄｅｌａｙ)の加算で決定することが可能であり、制御ロジック部１０によってゲイン設定終了を判断することも可能である。
【０１４１】
尚、図９に示した本発明の実施の形態２による受信回路２００では前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７との２個のハイパスフィルタ(ＨＰＦ)を接続したが、これに限定されるものではなく、例えば、複数のハイパスフィルタ(ＨＰＦ)を従属接続して、後段側と比較して前段側のハイパスフィルタ(ＨＰＦ)の充電時定数を小さく設定することも可能である。
【０１４２】
尚、図９に示す本発明の実施の形態２による受信回路２００の前段ハイパスフィルタ(ＨＰＦ)７４と後段ハイパスフィルタ(ＨＰＦ)７としては、図４に示したハイパスフィルタ(ＨＰＦ)７だけでなく、図７や図８に示したハイパスフィルタ(ＨＰＦ)７の構成を採用することが可能である。
【０１４３】
また、前段ハイパスフィルタ(ＨＰＦ)７４を高いカットオフ周波数から低いカットオフ周波数に切り換える時には、前段ハイパスフィルタ(ＨＰＦ)７４の低いカットオフ周波数よりも後段ハイパスフィルタ(ＨＰＦ)７の高いカットオフ周波数が高い周波数に設定されている。すなわち、前段ハイパスフィルタ(ＨＰＦ)７４のカットオフ周波数の切り換えが行われる図１０の時間ｔ１０３のタイミングで、カットオフ周波数の切り換えに伴うＤＣオフセットが前段ハイパスフィルタ(ＨＰＦ)７４の出力側で発生する。従って前段ハイパスフィルタ(ＨＰＦ)７４の出力側のＤＣオフセットに後段ハイパスフィルタ(ＨＰＦ)７が応答するが、後段ハイパスフィルタ(ＨＰＦ)７の応答の収束時間は後段ハイパスフィルタ(ＨＰＦ)７のカットオフ周波数に反比例する。この時には、上述のように後段ハイパスフィルタ(ＨＰＦ)７の高いカットオフ周波数が前段ハイパスフィルタ(ＨＰＦ)７４の低いカットオフ周波数よりも高い周波数に設定されているので、後段ハイパスフィルタ(ＨＰＦ)７の応答が高速化され、後段ハイパスフィルタ(ＨＰＦ)７のＤＣオフセットは高速で除去されることが可能となる。
【０１４４】
［実施の形態３］
《更に他の受信回路の構成》
図１１は、本発明の実施の形態３による受信回路の構成を示す図である。
【０１４５】
図１１に示す本発明の実施の形態３による受信回路２００が図９に示された本発明の実施の形態２による受信回路２００と相違するのは、図９に示した受信回路２００に含まれた可変利得増幅器(ＰＧＡ)６と後段ハイパスフィルタ(ＨＰＦ)７とが図１１に示す本発明の実施の形態３による受信回路２００では可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５とによってそれぞれ置換された点である。
【０１４６】
図１１に示す本発明の実施の形態３による受信回路２００では、直流サーボ回路(ＤＣＳ)７５はローパスフィルタ(ＬＰＦ：Low Pass Filter)として機能する積分器で構成されている。可変利得増幅器(ＰＧＡ)６１は加算器と可変利得増幅器とで構成され、加算器の一方の入力端子にはローパスフィルタ(ＬＰＦ)５の出力信号が供給され、加算器の他方の入力端子にはローパスフィルタ(ＬＰＦ)として機能する直流サーボ回路(ＤＣＳ)７５の逆位相の信号積分結果が負帰還の形態にて供給される。その結果、図１１に示す本発明の実施の形態３による受信回路２００では、可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５とはローパスフィルタ(ＬＰＦ)５の出力信号が供給されるハイパスフィルタ(ＨＰＦ)として機能するものである。
【０１４７】
《可変利得増幅器、直流サーボ回路》
図１２は、図１１に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５の具体的な構成を示す図である。
【０１４８】
可変利得増幅器(ＰＧＡ)６１は、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと、負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙと、第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙと、オペアンプＯＰ１を含んでいる。オペアンプＯＰ１の非反転入力端子(＋)と反転入力端子(−)とには第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙを介して差動入力端子Ｘｉｎ、Ｙｉｎが接続され、差動入力端子Ｘｉｎ、Ｙｉｎにはローパスフィルタ(ＬＰＦ)５の差動出力信号が供給可能とされている。オペアンプＯＰ１の非反転入力端子(＋)と反転入力端子(−)とには、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙを介して、ローパスフィルタ(ＬＰＦ)として機能する直流サーボ回路(ＤＣＳ)７５の逆位相の差動信号積分結果が負帰還の形態で供給される。オペアンプＯＰ１の非反転入力端子(＋)、反転入力端子(−)と反転出力端子(−)、非反転出力端子(＋)との間には、負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙが接続されている。
【０１４９】
直流サーボ回路(ＤＣＳ)７５それ自体は、図４に示した本発明の実施の形態１のハイパスフィルタ(ＨＰＦ)７と反対の機能であるローパスフィルタ(ＬＰＦ)として機能する積分器である。
【０１５０】
従って、図１２に示す直流サーボ回路(ＤＣＳ)７５も、図４に示したハイパスフィルタ(ＨＰＦ)７と同様に、抵抗Ｒ１Ｘ、Ｒ１Ｙと、抵抗Ｒ２Ｘ、Ｒ２Ｙと、抵抗Ｒ３Ｘ、Ｒ３Ｙと、キャパシタＣ１Ｘ、Ｃ１Ｙ、キャパシタＣ２Ｘ、Ｃ２Ｙ、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙを含んでいる。しかし、図１２に示す直流サーボ回路(ＤＣＳ)７５では、図４に示したハイパスフィルタ(ＨＰＦ)７と反対に、抵抗Ｒ１Ｘ、Ｒ１Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙは直流サーボ回路(ＤＣＳ)７５の差動入力端子側に接続される一方、キャパシタＣ１Ｘ、Ｃ１ＹとキャパシタＣ２Ｘ、Ｃ２Ｙは直流サーボ回路(ＤＣＳ)７５の差動出力端子側に接続されている。従って、直流サーボ回路(ＤＣＳ)７５それ自体は、ローパスフィルタ(ＬＰＦ)として機能する積分器である。尚、この直流サーボ回路(ＤＣＳ)７５はオペアンプＯＰ２を含んでいるので、アクティブフィルタとして機能するものである。
【０１５１】
図１２に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５とから構成されるハイパスフィルタ(ＨＰＦ)は、図４に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と同様に動作するものである。
【０１５２】
すなわち、図１２に示す回路構成において、ハイパスフィルタ(ＨＰＦ)として第１フィルタの高いカットオフ周波数を設定する場合には、出力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、バイアススイッチＳＷ２Ｘ、ＳＷ２Ｙ、入力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオン状態に制御される一方、出力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、入力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。この時には、第２フィルタの出力キャパシタＣ２Ｘ、Ｃ２Ｙは、それぞれ出力抵抗Ｒ３Ｘ、Ｒ３Ｙを介してオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)の電圧レベルで充電される。
【０１５３】
一方、図１２に示す回路構成において、ハイパスフィルタ(ＨＰＦ)として第２フィルタの低いカットオフ周波数を設定する場合には、出力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、バイアススイッチＳＷ２Ｘ、ＳＷ２Ｙ、入力スイッチＳＷ４Ｘ、ＳＷ４Ｙがオフ状態に制御される一方、出力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、入力スイッチＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。
【０１５４】
すなわち、図１２に示す本発明の実施の形態３による直流サーボ回路(ＤＣＳ)７５は、抵抗Ｒ１Ｘ、Ｒ１Ｙ、抵抗Ｒ２Ｘ、Ｒ２Ｙ、出力抵抗Ｒ３Ｘ、Ｒ３Ｙ、出力キャパシタＣ１Ｘ、Ｃ１Ｙ、Ｃ２Ｘ、Ｃ２Ｙ、出力スイッチＳＷ１Ｘ、ＳＷ１Ｙ、バイアススイッチＳＷ２Ｘ、ＳＷ２Ｙ、出力スイッチＳＷ３Ｘ、ＳＷ３Ｙ、入力スイッチＳＷ４Ｘ、ＳＷ４Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙ、オペアンプＯＰ２を含む。
【０１５５】
高いカットオフ周波数を設定する場合には抵抗Ｒ１Ｘ、Ｒ１Ｙと出力キャパシタＣ１Ｘ、Ｃ１Ｙが選択される一方、低いカットオフ周波数を設定する場合には抵抗Ｒ２Ｘ、Ｒ２Ｙと出力キャパシタＣ２Ｘ、Ｃ２Ｙが選択される。
【０１５６】
抵抗Ｒ１Ｘ、Ｒ１Ｙ、キャパシタＣ１Ｘ、Ｃ１Ｙ、オペアンプＯＰ２からなる第１積分器と第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５ＹとオペアンプＯＰ１とから決定される第１カットオフ周波数は、抵抗Ｒ２Ｘ、Ｒ２Ｙ、キャパシタＣ２Ｘ、Ｃ２Ｙ、オペアンプＯＰ２からなる第２積分器と第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５ＹとオペアンプＯＰ１とから決定される第２カットオフ周波数よりも高く(例えば、１００倍程度)、設定されている。このように、高いカットオフ周波数を設定する場合には第１積分器を機能させ、低いカットオフ周波数を設定する場合には第２積分器を機能させるものである。抵抗Ｒ１Ｘ、Ｒ１Ｙの一端は入力スイッチＳＷ４Ｘ、ＳＷ４Ｙを介してオペアンプＯＰ２の非反転入力端子(＋)、反転入力端子(−)にそれぞれ接続され、抵抗Ｒ１Ｘ、Ｒ１Ｙの他端は可変利得増幅器(ＰＧＡ)６１の出力Ｘｏｕｔ、Ｙｏｕｔにそれぞれ接続される。キャパシタＣ１Ｘ、Ｃ１Ｙの一端は抵抗Ｒ１Ｘ、Ｒ１Ｙに接続され、キャパシタＣ１Ｘ、Ｃ１Ｙの他端は出力スイッチＳＷ１Ｘ、ＳＷ１Ｙを介してオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)にそれぞれ接続されている。また抵抗Ｒ２Ｘ、Ｒ２Ｙの一端は入力スイッチＳＷ５Ｘ、ＳＷ５Ｙを介してオペアンプＯＰ２の非反転入力端子(＋)、反転入力端子(−)にそれぞれ接続され、抵抗Ｒ２Ｘ、Ｒ２Ｙの他端は可変利得増幅器(ＰＧＡ)６１の出力端子Ｘｏｕｔ、Ｙｏｕｔにそれぞれ接続される。
【０１５７】
出力抵抗Ｒ３Ｘ、Ｒ３Ｙに出力スイッチＳＷ３Ｘ、ＳＷ３Ｙがそれぞれ並列に接続され、キャパシタＣ２Ｘ、Ｃ２Ｙの充電時にはキャパシタＣ２Ｘ、Ｃ２Ｙの一端とオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)との間に出力抵抗Ｒ３Ｘ、Ｒ３Ｙが直列に接続される。一方、この充電時には、キャパシタＣ２Ｘ、Ｃ２Ｙの他端は、抵抗Ｒ２Ｘ、Ｒ２Ｙに接続された並列スイッチＳＷ２Ｘ、ＳＷ２Ｙを介してバイアス電圧Ｖｂに接続される。
【０１５８】
図１２に示した可変利得増幅器(ＰＧＡ)６１では、第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙと第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５ＹとオペアンプＯＰ１とは、加算器を構成している。第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比が１：１の場合には、直流サーボ回路(ＤＣＳ)７５と可変利得増幅器(ＰＧＡ)６１とで構成されるハイパスフィルタ(ＨＰＦ)のカットオフ周波数は下記のように決定される。
【０１５９】
すなわち、直流サーボ回路(ＤＣＳ)７５と可変利得増幅器(ＰＧＡ)６１とで構成されるハイパスフィルタ(ＨＰＦ)のカットオフ周波数は、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙの切り換えによって決定される。従って、直流サーボ回路(ＤＣＳ)７５の積分定数が、抵抗Ｒ１Ｘ、Ｒ１ＹとキャパシタＣ１Ｘ、Ｃ１Ｙとで決定される積分定数、あるいは抵抗Ｒ２Ｘ、Ｒ２ＹとキャパシタＣ２Ｘ、Ｃ２Ｙとで決定される積分定数のいずれかによって決定される。
【０１６０】
従って、図１１に示す本発明の実施の形態３の受信回路２００を構成する半導体集積回路のチップ面積の削減のためにキャパシタと抵抗のサイズを小さくしたい場合、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比を調整することで、カットオフ周波数の変更が可能となる。例えば、キャパシタの容量値・サイズと抵抗の抵抗値・サイズを変更せずにカットオフ周波数を１／２に低減したい場合には、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比をＲ４：Ｒ５＝１：２とすれば良い。すなわち、この構成によれば、カットオフ周波数を第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比によって調整することが可能である。一方、ＤＣ抑圧量はオペアンプＯＰ２のＤＣ利得と第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比の積で決定され、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比をＲ４：Ｒ５＝１：２にした場合、ＤＣ抑圧量も１／２となるが、通常オペアンプＯＰ２のＤＣ利得は十分大きいため、問題とはならない。
【０１６１】
可変利得増幅器(ＰＧＡ)６１のゲインは負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙと第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙの抵抗値の比で決定されるため、第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙの抵抗値を可変することで可変利得増幅器(ＰＧＡ)６１のゲインを可変することが可能である。この時、第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５Ｙの抵抗値の比は一定に保持されるため、可変利得増幅器(ＰＧＡ)６１のゲインを可変してもカットオフ周波数を一定に保つことが可能となる。
【０１６２】
図１２に示す回路構成において、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙと、スイッチＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙは相反する動作をする。高いカットオフ周波数を設定する場合には、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙがオン状態に制御される一方、スイッチＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。この時には、キャパシタＣ２Ｘ、Ｃ２Ｙは、それぞれ抵抗Ｒ３Ｘ、Ｒ３Ｙを介して充電される。カットオフ周波数を低く設定する場合、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙがオフ状態に制御される一方、スイッチＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。
【０１６３】
図１２に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５でも、図４に示す本発明の実施の形態１のハイパスフィルタ(ＨＰＦ)７と同様に、ゲイン整定時間を短縮するためスイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙがオン状態に制御され、スイッチＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙがオフ状態に制御される。従って、直流サーボ回路(ＤＣＳ)７５は抵抗Ｒ１Ｘ、Ｒ１ＹとキャパシタＣ１Ｘ、Ｃ１Ｙとから構成されるため、高いカットオフ周波数に設定され、その間にキャパシタＣ２Ｘ、Ｃ２Ｙの一端には抵抗Ｒ３Ｘ、Ｒ３Ｙを介してオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)の電圧レベルが供給されキャパシタＣ２Ｘ、Ｃ２Ｙの他端にはバイアス電圧ＶｂがスイッチＳＷ２Ｘ、ＳＷ２Ｙを介して供給されるので、キャパシタＣ２Ｘ、Ｃ２Ｙは急速に充電される。この充電時にキャパシタＣ２Ｘ、Ｃ２Ｙは抵抗Ｒ３Ｘ、Ｒ３Ｙを介して充電されることでローパスフィルタ(ＬＰＦ)の構成となって、入力キャパシタＣ２Ｘ、Ｃ２Ｙは何らかの時定数を伴って充電されるので、差動入力端子Ｘｉｎ、Ｙｉｎで発生しているＤＣオフセットを吸収できるよう充電され、フィルタの入力振幅に依存しないＤＣオフセット電圧の充電が可能になる。
【０１６４】
次に、ゲイン設定終了に伴い、低いカットオフ周波数に切り換えるため、スイッチＳＷ１Ｘ、ＳＷ１Ｙ、ＳＷ２Ｘ、ＳＷ２Ｙ、ＳＷ４Ｘ、ＳＷ４Ｙがオフ状態に制御され、スイッチＳＷ３Ｘ、ＳＷ３Ｙ、ＳＷ５Ｘ、ＳＷ５Ｙがオン状態に制御される。直流サーボ回路(ＤＣＳ)７５は抵抗Ｒ２Ｘ、Ｒ２ＹとキャパシタＣ２Ｘ、Ｃ２Ｙとから構成されるため、低いカットオフ周波数に設定される。この時にキャパシタＣ２Ｘ、Ｃ２Ｙは、オペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)の電圧レベルとバイアス電圧Ｖｂから切断される。この時には、低いカットオフ周波数に設定されているので、ＤＣ近傍の所望の信号の劣化を軽減する一方、フリッカーノイズやＤＣオフセットを除去することができる。従って、図４に示す本発明の実施の形態１のハイパスフィルタ(ＨＰＦ)７と同様に、図１２に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５の構成により、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切り換えとＤＣオフセットの除去が可能となり、かつ、カットオフ周波数の切り換え時に発生するＤＣオフセットが低減された良好な受信回路２００を提供することができる。
【０１６５】
また、図１２に示した本発明の実施の形態３の構成によれば、可変利得増幅器(ＰＧＡ)６１の入力でＤＣオフセットの除去が可能なため、直流サーボ回路(ＤＣＳ)７５のＤＣ抑圧量が十分大きい場合には可変利得増幅器(ＰＧＡ)６１がＤＣオフセットによって飽和する可能性が極めて低いと言う特徴を持つものである。このため、可変利得増幅器(ＰＧＡ)６１に別途ＤＣオフセット除去の手段を使用する必要がなく、温度等の使用環境変動に対しても高信頼で、かつ低面積化のＤＣオフセットの抑圧が可能となる。また、図１１と図１２とに示した本発明の実施の形態３の構成によれば、信号伝送経路にハイパスフィルタ(ＨＰＦ)を直接、挿入する構成ではないので、図７の構成と比較して信号通過帯域の利得の減少を低減することが可能となる。図７の構成では、カットオフ周波数切換前後で信号通過帯域の利得の変化を防ぐため、入力キャパシタＣ１Ｘ、Ｃ１Ｙ、Ｃ２Ｘ、Ｃ２Ｙは同じ容量値とした。本発明の実施の形態３の構成によれば、抵抗Ｒ１Ｘ、Ｒ１Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙを同じ抵抗値とし、入力キャパシタＣ１Ｘ、Ｃ１Ｙと入力キャパシタＣ２Ｘ、Ｃ２Ｙを異なる容量値にしても、カットオフ周波数切換前後で信号通過帯域の利得の変化がないフィルタ回路を構成することができる。また、オペアンプＯＰ１から見える負荷抵抗は、抵抗Ｒ１Ｘ、Ｒ１Ｙまたは抵抗Ｒ２Ｘ、Ｒ２Ｙなので、抵抗Ｒ１Ｘ、Ｒ１Ｙと抵抗Ｒ２Ｘ、Ｒ２Ｙを同じ抵抗値にすることは、カットオフ周波数切換前後でオペアンプＯＰ１の特性も同じに保つ効果がある。
【０１６６】
《別の受信回路の構成》
更に図１１に示す本発明の実施の形態３による受信回路２００において、ミキサ(ＭＩＸ)３の出力に接続された前段ハイパスフィルタ(ＨＰＦ)７４は、後段ハイパスフィルタ(ＨＰＦ)７を置換した可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５と同様な回路により置換されることが可能である。
【０１６７】
図１８は、本発明の実施の形態３による更に別の受信回路の構成を示す図である。
【０１６８】
図１８に示す本発明の実施の形態３による更に別の受信回路２００が図１１に示した本発明の実施の形態３による受信回路２００と相違するのは、図１１に示した受信回路２００に含まれた前段ハイパスフィルタ(ＨＰＦ)７４が図１８の本発明の実施の形態３による更に別の受信回路２００では可変利得増幅器(ＰＧＡ)６２と直流サーボ回路(ＤＣＳ)７６とによってそれぞれ置換された点である。
【０１６９】
図１８に示す直流サーボ回路(ＤＣＳ)７６は図１１と図１２の直流サーボ回路(ＤＣＳ)７５と同様に積分器で構成され、図１８に示す可変利得増幅器(ＰＧＡ)６２は図１１と図１２の可変利得増幅器(ＰＧＡ)６１と同様に加算器で構成される。
【０１７０】
《他の直流サーボ回路》
図１３は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成を示す図である。
【０１７１】
図１３の回路の構成で、図１３に示した可変利得増幅器(ＰＧＡ)６１、６２は、図１２に示した可変利得増幅器(ＰＧＡ)６１と同様に第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙと第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５ＹとオペアンプＯＰ１とによって加算器を構成している。
【０１７２】
図１３の回路の構成で、図１３に示した直流サーボ回路(ＤＣＳ)７５、７６が図１２に示した直流サーボ回路(ＤＣＳ)７５と相違するのは、図７に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と同様にスイッチＳＷ６Ｘ、ＳＷ６Ｙが追加されノードｐとノードｑとを短絡する配線が追加された点である。
【０１７３】
図１２に示した直流サーボ回路(ＤＣＳ)７５では、抵抗Ｒ３Ｘ、Ｒ３Ｙを介したオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)の電圧レベルとバイアス電圧ＶｂとによってキャパシタＣ２Ｘ、Ｃ２Ｙが充電され、入力振幅の依存性を抑制したものである。しかし、入力振幅が更に大きい場合には、図１２に示した直流サーボ回路(ＤＣＳ)７５では、カットオフ周波数の切り換えの際に、入力振幅に依存したＤＣオフセットが顕著に現れる可能性があった。
【０１７４】
そこで、図１３に示した直流サーボ回路(ＤＣＳ)７５、７６、ノードｐとノードｑとが配線によって短絡され、ノードｐ、ｑの電位はオペアンプＯＰ２の反転出力端子(−)、非反転出力端子(＋)の電圧レベルの抵抗Ｒ３Ｘ、Ｒ３Ｙによる分圧の中点で決定される。
【０１７５】
高いカットオフ周波数に設定される場合には、キャパシタＣ２Ｘ、Ｃ２Ｙの一端にはオン状態のスイッチＳＷ６Ｘ、ＳＷ６Ｙを介してノードｐ、ｑの電位が供給されて、キャパシタＣ２Ｘ、Ｃ２Ｙの他端にはオン状態のスイッチＳＷ２Ｘ、ＳＷ２Ｙを介してバイアス電圧Ｖｂに供給されて、この状態でキャパシタＣ２Ｘ、Ｃ２Ｙが充電される。オペアンプＯＰ２の反転出力端子(−)と非反転出力端子(＋)の間に信号振幅が存在していたとしても、ノードｐ、ｑの間の配線による短絡によって信号振幅が打ち消され、ＤＣ成分のみ残留して、入力振幅の依存性が低減されるのでキャパシタＣ２Ｘ、Ｃ２Ｙの良好な充電が可能となる。低いカットオフ周波数が設定される場合には、スイッチＳＷ６Ｘ、ＳＷ６Ｙがオフ状態に制御されて、キャパシタＣ２Ｘ、Ｃ２Ｙの一端はノードｐ、ｑの電位から切断される。
【０１７６】
尚、図１３の回路の構成の動作は、図７に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と図１２に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５と同様なため省略する。
【０１７７】
以上により、図７に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と同様に、図１３に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成を採用した場合においても、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいて高速なゲイン切り換えとＤＣオフセットの低減が可能となる。また、入力振幅が比較的大きいＲＦ信号入力が供給される場合においても確実にＤＣオフセットの低減が可能となり、良好な受信回路２００を提供することができる。
【０１７８】
《更に他の直流サーボ回路》
図１４は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の他の構成を示す図である。
【０１７９】
図１４に示した可変利得増幅器(ＰＧＡ)６１、６２は、図１３に示した可変利得増幅器(ＰＧＡ)６１、６２と同様に、第１入力抵抗Ｒ６Ｘ、Ｒ６Ｙと第２入力抵抗Ｒ４Ｘ、Ｒ４Ｙと負帰還抵抗Ｒ５Ｘ、Ｒ５ＹとオペアンプＯＰ１とによって加算器を構成している。
【０１８０】
図１４に示した直流サーボ回路(ＤＣＳ)７５、７６が図１３に示した直流サーボ回路(ＤＣＳ)７５、７６と相違するのは、図８に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と同様にノードｐとノードｑとの間にスイッチＳＷ７が追加された点である。
【０１８１】
図１４に示す直流サーボ回路(ＤＣＳ)７５、７６に追加されたスイッチＳＷ７は、図１１もしくは図１８に示した本発明の実施の形態３による受信回路２００に含まれる制御ロジック部１０によって制御される。スイッチＳＷ７がオフ状態に制御された場合、図１４に示す回路の構成は図１２に示した構成と同等になり、スイッチＳＷ７がオン状態に制御された場合、図１４に示す回路の構成は図１３に示した構成と同等になる。つまり、図１４に示される回路の構成によれば、スイッチＳＷ７のオフ・オンの切り換えによって、図１２に示される回路の構成と、図１３に示される回路の構成との切り換えが可能になる。図１２の回路の構成は、前段のＤＣオフセットが比較的大きく入力振幅が小さい場合、図１３の回路の構成に比較して、カットオフ周波数の切り換え時のＤＣオフセットを低減することができる。一方、図１３の回路の構成は、カットオフ周波数の切り換え時に入力振幅によるＤＣオフセットを低減できるが、前段のＤＣオフセットの影響が出力に表れる特徴を持つものである。従って、前段のＤＣオフセットが比較的大きく、入力振幅が小さいと予期される場合には、スイッチＳＷ７をオフ状態に制御して、図１４に示す直流サーボ回路(ＤＣＳ)７５、７６の構成を図１２の回路の構成と同等とする。また前段のＤＣオフセットが比較的小さく、入力振幅が大きいと予期される場合には、スイッチＳＷ７をオン状態に制御して、図１４に示す直流サーボ回路(ＤＣＳ)７５、７６の構成を図１３の回路の構成と同等とする。
【０１８２】
前述のように前段のＤＣオフセットの状況や入力信号振幅の状況によって直流サーボ回路(ＤＣＳ)７５、７６をゲイン切り換えで発生したＤＣ成分除去効率の高い図１２に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５の構成か、カットオフ周波数の切り換え時の入力振幅によるＤＣオフセットを低減できる図１３に示した可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成に適宜切り換えるものである。切り換えのタイミングには、例えば入力振幅の大小は他のＩＣからゲイン設定終了信号を受け取って判断することが可能である。すなわち、制御ロジック部１０からの制御信号等から可変利得増幅器(ＰＧＡ)や低雑音増幅器(ＬＮＡ)のゲイン設定する際、あるゲイン設定値にしきい値等を設け、図１４に示す直流サーボ回路(ＤＣＳ)７５、７６の構成をスイッチＳＷ７のオフ・オンを切り換えることで、図１２の回路の構成あるいは図１３の回路の構成に適宜切り換えるものである。
【０１８３】
以上、図１４に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成とすることで、図８に示した本発明の実施の形態１によるハイパスフィルタ(ＨＰＦ)７と同様に、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムでも高速なゲイン切り換えとＤＣオフセットの除去を行うことができる。また、入力振幅やＤＣオフセットの大きさ等により適宜回路の構成を切り換えることによって、より確実にＤＣオフセットを除去することができ、良好な受信回路２００を提供することができる。加えて、図１２の構成と図１３の構成の大部分を共用化することができ、低面積の受信回路２００を提供することができる。
【０１８４】
尚、図１４に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６では、入力振幅やＤＣオフセットの大きさ等を検出した信号によって回路の構成を切り換えるものであるが、タイマーを使用して所定の時間で回路の構成を切り換えることも可能である。
【０１８５】
《異なる直流サーボ回路》
図１５は、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の異なる構成を示す図である。
【０１８６】
図１５に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成が図１２に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５の構成と相違するのは、直流サーボ回路(ＤＣＳ)７５、７６の入力部分と出力部分とにスイッチＳＷ８Ｘ、ＳＷ８ＹとスイッチＳＷ９Ｘ、ＳＷ９Ｙがそれぞれ追加された点である。
【０１８７】
スイッチＳＷ８Ｘ、ＳＷ８ＹとスイッチＳＷ９Ｘ、ＳＷ９ＹとオペアンプＯＰ２とは、図１１もしくは図１８に示す本発明の実施の形態３による受信回路２００に含まれる制御ロジック部１０によって制御される。スイッチＳＷ８Ｘ、ＳＷ８ＹとスイッチＳＷ９Ｘ、ＳＷ９ＹとオペアンプＯＰ２とが同時にオフ状態に制御された場合には、直流サーボ回路(ＤＣＳ)７５の入出力はハイインピーダンスとなって可変利得増幅器(ＰＧＡ)６１、６２の差動出力端子Ｘｏｕｔ、Ｙｏｕｔにはハイパスフィルタ特性が得られないものとなる。スイッチＳＷ８Ｘ、ＳＷ８ＹとスイッチＳＷ９Ｘ、ＳＷ９ＹとオペアンプＯＰ２が同時にオン状態に制御された場合、図１２に示した本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１と直流サーボ回路(ＤＣＳ)７５と同様の動作が可能となり、可変利得増幅器(ＰＧＡ)６１、６２の差動出力端子Ｘｏｕｔ、Ｙｏｕｔにハイパスフィルタ特性が得られるものとなる。
【０１８８】
以上、図１５に示す本発明の実施の形態３による可変利得増幅器(ＰＧＡ)６１、６２と直流サーボ回路(ＤＣＳ)７５、７６の構成とすることによって、ハイパスフィルタ特性を使用しない方が良好な場合には、ハイパスフィルタの機能を停止することが可能となる。例えば、ＷＣＤＭＡのようにＤＣ近傍に受信信号が存在する場合には、フリッカーノイズ等の抑圧のためにＤＣ近傍の信号を直流サーボ回路(ＤＣＳ)７５によって抑圧すると、フリッカーノイズ以外の所望信号も抑圧されて、受信品質の劣化を起こす可能性がある。この場合には、スイッチＳＷ８Ｘ、ＳＷ８ＹとスイッチＳＷ９Ｘ、ＳＷ９ＹとオペアンプＯＰ２とをオフ状態に制御することによって、ＤＣ近傍の信号抑圧の軽減が可能となる。フリッカーノイズ等の雑音が残留するが、バッファ８の後段に接続されるデジタル信号処理部に、大きな時定数のハイパスフィルタを使用して雑音を低減することが可能である。無線ＬＡＮには高速なゲイン整定時間が要求されるため、前述のように大きな時定数のハイパスフィルタを定常的に使用することができないが、ＷＣＤＭＡのような連続受信のアプリケーションでは大きな時定数のハイパスフィルタを定常的に使用して所望信号をなるべく抑圧しないように、ＤＣ近傍の雑音を低減することが可能である。
【０１８９】
以上の構成とすることで、無線ＬＡＮのような高速なゲイン整定が必要なアプリケーションとＷＣＤＭＡのように低速のゲイン整定であるがＤＣ付近の所望信号を処理するようなアプリケーションに対して、それぞれ最適な構成に切り換え可能な受信回路２００を提供することができる。加えて、構成の切り換えは単純なスイッチ追加のみで可能であり、低面積の受信回路２００を提供することができる。
【０１９０】
尚、本発明の種々の実施の形態で使用されるスイッチは、制御信号によって接続状態と切断状態とに制御可能なスイッチであればよく、例えば制御ロジック部１０からの信号でオン状態とオフ状態とに制御されるＭＯＳスイッチ、ＣＭＯＳスイッチ等を使用することが可能である。
【０１９１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１９２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイレクトコンバージョン方式の無線ＬＡＮ用受信回路２００に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種受信回路２００に適用することができる。
【０１９３】
例えば、無線ＬＡＮ規格であるＩＥＥＥ８０２．１１ｂ／ｇ／ｎや車々間通信規格であるＤＳＲＣ(Dedicated Short Range Communication)やＩＥＥＥ８０２．１１ｐ、その他、携帯電話やテレビ受信規格等々の様々な通信規格の受信回路２００に適用することができる。
【符号の説明】
【０１９４】
１…アンテナ
２…アンテナスイッチ
３…低雑音増幅器(ＬＮＡ)
４…ミキサ
５…ローパスフィルタ(ＬＰＦ)
６、６１、６２…可変利得増幅器(ＰＧＡ)
７、７４…ハイパスフィルタ(ＨＰＦ)
８…バッファ
９…発振系回路
１０…制御ロジック部
１１…ＤＣオフセットキャンセル回路
７５、７６…直流サーボ回路(ＤＣＳ) 
１００…ベースバンド信号処理部
２００…受信回路
ＳＷ１Ｘ、Ｙ〜ＳＷ６Ｘ、Ｙ、ＳＷ７…スイッチ
Ｃ１Ｘ、Ｙ〜Ｃ２Ｘ、Ｙ…キャパシタ
Ｒ１Ｘ、Ｙ〜Ｒ３Ｘ、Ｙ…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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