(57)【要約】【課題】ゲートリセス部が2DEG（２次元電子ガス)層を貫通して形成されたMIS-HEMTにおいて、最大ドレイン電流の低下を防止する。【解決手段】基板19と、この基板上に形成されており、電子走行層13及び電子供給層15が順次積層されて形成された積層構造体17とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に2DEG層23を含む下地11と、下地の下地面11aから開口されており、内側底面が2DEG層の下側に配設される深さで形成されているゲート形成用凹部27と、ゲート形成用凹部の内側底面27a、ゲート形成用凹部の内側壁面27b、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜29であって、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されたゲート絶縁膜と、ゲート絶縁膜が形成されたゲート形成用凹部を埋め込むゲート電極43とを具え、2DEG層付近のキャリア濃度が、1.0×1019cm-3よりも高濃度である。【選択図】図１
2011155116.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ前記電子走行層が、該電子走行層内の前記電子供給層との境界付近に２次元電子ガス層を含む下地と、
前記下地の下地面から開口されており、内側底面が前記２次元電子ガス層の下側に配設される深さで形成されているゲート形成用凹部と、
該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜であって、前記ゲート形成用凹部の開口深さよりも薄い膜厚で形成された当該ゲート絶縁膜と、
該ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極と
を具え、
前記２次元電子ガス層付近のキャリア濃度が、１．０×１０１９ｃｍ−３よりも高濃度である
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記キャリア濃度が１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の濃度である
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記キャリア濃度が１．０×１０２１ｃｍ−３である
ことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置であって、
前記ゲート形成用凹部は、前記２次元電子ガス層の底面を含む平面から、該ゲート形成用凹部の深さ方向に３〜２９ｎｍの範囲内の距離で離間した深さまで形成されている
ことを特徴とする半導体装置
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置であって、
前記ゲート絶縁膜は、熱ＣＶＤ法を用いて形成されている
ことを特徴とする半導体装置
【請求項６】
基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ前記電子走行層が、該電子走行層内の前記電子供給層との境界付近に２次元電子ガス層を含む下地に、下地面からゲート形成用凹部を該ゲート形成用凹部の内側底面が前記２次元電子ガス層の下側に配設される深さで開口する第１工程と、
熱ＣＶＤ法を用いて、該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜を、前記ゲート形成用凹部の開口深さよりも薄い膜厚で、かつ前記２次元電子ガス層付近のキャリア濃度が、１．０×１０１９ｃｍ−３よりも高濃度となるように形成する第２工程と、
該ゲート絶縁膜が形成されている前記ゲート形成用凹部を埋め込んでゲート電極を形成する第３工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記キャリア濃度が１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の濃度となるように前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記キャリア濃度が１．０×１０２１ｃｍ−３となるように前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８に記載の半導体装置製造方法であって、
前記ゲート形成用凹部を、前記２次元電子ガス層の底面を含む平面から、該ゲート形成用凹部の深さ方向に３〜２９ｎｍの範囲内の距離で離間した深さまで形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特にＭＩＳ構造のＨＥＭＴに関する。
【背景技術】
【０００２】
近年、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が注目されている。ＨＥＭＴは、順次積層された電子走行層及び電子供給層を含む下地を有しており、電子走行層中に、これら電子走行層及び電子供給層のヘテロ接合面におけるピエゾ分極と自発分極とのいずれか一方または両方に基づいて生じる２ＤＥＧ層を有している。ＨＥＭＴは、２ＤＥＧ層を利用することにより、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
【０００３】
このようなＨＥＭＴにおいて、近年では、いわゆるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＨＥＭＴ（以下、ＭＩＳ−ＨＥＭＴとも称する）が注目されている。
【０００４】
ＭＩＳ−ＨＥＭＴは、下地の上側表面にゲート絶縁膜を介してゲート電極が形成された構造を有している。そして、このような構造を採用することによって、ＭＩＳ−ＨＥＭＴは、ゲートリーク電流を大幅に低減できる点、及び順方向に電圧を印加できる点において、いわゆるＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＨＥＭＴ（以下、ＭＥＳ−ＨＥＭＴとも称する）、すなわちゲート電極がショットキ接合によって下地の上側表面に接して形成されたＨＥＭＴと比して有利である。
【０００５】
ところで、ＭＩＳ−ＨＥＭＴでは、上述したＭＥＳ−ＨＥＭＴとは異なり、下地上にゲート絶縁膜を介してゲート電極を形成するため、ＭＥＳ−ＨＥＭＴと比して、ゲート電極及び２ＤＥＧ層間の離間距離が大きくなる。その結果、ＭＩＳ−ＨＥＭＴでは、相互コンダクタンスが低下するという問題が生じる。
【０００６】
そこで、このようなＭＩＳ−ＨＥＭＴにおいて、相互コンダクタンスの低下を抑制するために、下地に、下地面から凹部、すなわちゲートリセス部を開口形成し、このゲートリセス部の内側底面の領域内にゲート電極を形成する、いわゆるリセス構造のＭＩＳ−ＨＥＭＴが知られている。
【０００７】
また、ＭＩＳ−ＨＥＭＴをノーマリ・オフ動作させる、すなわちゲート電極に電流を印加していない状態において電流が流れない構造とするために、上述したリセス構造において、ゲートリセス部が２ＤＥＧ層を貫通させて、すなわち、ゲートリセス部を、その内側底面が２ＤＥＧ層よりも下側に配設される深さで形成して、ゲート電極を形成した構造が周知である（例えば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】T.Oka, et al., 「AlGaN/GaN Recessed MIS-Gate HFET With High-Threshold-Voltage Normally-Off Operation for Power Electronics Applications」 IEEE Electron Device Lett., Vol.29, No.7, Jul, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ゲートリセス部を、２ＤＥＧ層を貫通するように形成した場合には、当然のことながら、このゲートリセス部を埋め込んで形成されるゲート電極の下側に、２ＤＥＧ層が存在しなくなる。
【００１０】
その結果、ＨＥＭＴの動作時において、ドレイン電流が著しく低下するという問題がある。
【００１１】
また、従来は、例えば上述した非特許文献１に係るＭＩＳ−ＨＥＭＴのように、プラズマＣＶＤ法を用いてゲート絶縁膜を形成していた。そのため、従来のＭＩＳ−ＨＥＭＴでは、電子供給層の表面、及びゲートリセス部の内壁面に例えば結晶の格子欠陥等のダメージが生じ、その結果、２ＤＥＧ層付近におけるキャリア濃度が減少する。
【００１２】
プラズマＣＶＤ法を用いてゲート絶縁膜を形成する場合には、このキャリア濃度の減少に起因して、特にドレイン電流の低下が顕著となる。
【００１３】
この発明の目的は、２ＤＥＧ層付近におけるキャリア濃度を好適に設定することによって、ゲートリセス部を、２ＤＥＧ層を貫通するように形成した場合においても、最大ドレイン電流の低下が防止されたＭＩＳ−ＨＥＭＴを提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的の達成を図るため、発明者らは、鋭意研究した結果、２次元電子ガス層すなわち２ＤＥＧ層付近のキャリア濃度を好適に調整することによって、最大ドレイン電流の低下が抑制されたＭＩＳ−ＨＥＭＴを提供できることを見出した。そこで、この発明による半導体装置は、以下の特徴を有する。
【００１５】
すなわち、この発明による半導体装置は、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に２ＤＥＧ層を含む下地を具えている。
【００１６】
また、この発明による半導体装置は、下地の下地面から開口されており、内側底面が２ＤＥＧ層の下側に配設される深さで形成されているゲート形成用凹部を具えている。
【００１７】
また、この発明による半導体装置は、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜であって、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されたゲート絶縁膜を具えている。
【００１８】
また、この発明による半導体装置は、ゲート絶縁膜が形成されたゲート形成用凹部を埋め込むゲート電極を具えている。
【００１９】
そして、この発明による半導体装置は、２ＤＥＧ層付近のキャリア濃度が、１．０×１０２１ｃｍ−３よりも高濃度となっている。
【００２０】
また、この発明による半導体装置の製造方法は、以下の第１工程から第３工程までの各工程を含む。
【００２１】
すなわち、まず、第１工程では、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に２ＤＥＧ層を含む下地に、下地面からゲート形成用凹部をこのゲート形成用凹部の内側底面が２ＤＥＧ層の下側に配設される深さで開口する。
【００２２】
次に、第２工程では、熱ＣＶＤ法を用いて、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜を、ゲート形成用凹部の開口深さよりも薄い膜厚で、かつ２ＤＥＧ層付近のキャリア濃度が、１．０×１０１９ｃｍ−３よりも高濃度となるように形成する。
【００２３】
次に、第３工程では、ゲート絶縁膜が形成されているゲート形成用凹部を埋め込んでゲート電極を形成する。
【発明の効果】
【００２４】
この発明による半導体装置では、２次元電子ガス層すなわち２ＤＥＧ層付近のキャリア濃度が、１．０×１０１９ｃｍ−３よりも高濃度に調整されている。その結果、この発明による半導体装置では、ゲートリセス部すなわちゲート形成用凹部が２ＤＥＧ層を貫通して形成されているＭＩＳ−ＨＥＭＴにおいても、上述した非特許文献１に係る半導体装置と比して、最大ドレイン電流の低下が防止された半導体装置を提供することができる。
【００２５】
また、この発明による半導体装置の製造方法では、熱ＣＶＤ法を用いてゲート絶縁膜を形成することによって、２ＤＥＧ層付近のキャリア濃度を、１．０×１０１９ｃｍ−３よりも高濃度に調整することが可能である。
【００２６】
そして、この発明の半導体装置及び半導体装置の製造方法では、２ＤＥＧ層付近のキャリア濃度を、１．０×１０１９ｃｍ−３よりも高濃度の範囲内の値に調整することによって、ゲート形成用凹部が２ＤＥＧ層を貫通して形成されているＭＩＳ−ＨＥＭＴにおいても、最大ドレイン電流の低下が防止された半導体装置を得られること、また、熱ＣＶＤ法を用いることによって、２ＤＥＧ層付近のキャリア濃度を、１．０×１０１９ｃｍ−３よりも高濃度の範囲内の値に調整できることが測定によって確かめられた。尚、この測定については、後述する第１の実施の形態において詳細に説明する。
【図面の簡単な説明】
【００２７】
【図１】この発明の第１の実施の形態による半導体装置を説明する概略図である。
【図２】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。
【図３】この発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、図２（Ｂ）に続く工程図である。
【図４】第１の実施の形態による半導体装置についてキャリア濃度のプロファイルを行った結果を示す図である。
【図５】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の特性を評価する図である。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、この発明に係る半導体装置、及び半導体装置の製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２９】
〈第１の実施の形態〉
第１の実施の形態では、ＭＩＳ構造、すなわちゲート絶縁膜上にゲート電極が形成された構造であり、かつゲートリセス部すなわちゲート形成用凹部が２ＤＥＧ層を貫通して形成されているリセス構造、すなわち下地に、下地面からゲート形成用凹部が、その内側底面が２ＤＥＧ層の下側に配設されて開口形成されており、このゲート形成用凹部を埋め込んでゲート電極が形成されている構造の半導体装置であって、２ＤＥＧ層付近のキャリア濃度を、１．０×１０１９ｃｍ−３よりも高濃度の範囲内の値に調整されている半導体装置、及びその製造方法について説明する。
【００３０】
まず、この発明の第１の実施の形態による半導体装置１００の構造について説明する。
【００３１】
図１は、この発明の第１の実施の形態による半導体装置１００を説明する概略図であり、第１の実施の形態による半導体装置１００を図中に矢印で示すゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
【００３２】
第１の実施の形態による半導体装置１００は、下地１１を具えている。
【００３３】
下地１１は、基板１９と、この基板１９上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含んでいる。
【００３４】
そして、電子走行層１３は、この電子走行層１３内の電子供給層１５との境界付近に２次元電子ガス層（以下、２ＤＥＧ層とも称する）２３を含んでいる。
【００３５】
より具体的には、下地１１は、電子走行層１３及び電子供給層１５の界面にヘテロ接合面を有する、従来周知の下地であり、例えばＡｌＧａＮ層及びＧａＮ層を堆積した下地や、ＡｌＧａＡｓ層及びＧａＡｓ層を堆積した下地等、その他の半導体基板の中から設計に応じた好適なものが用いられるのが好ましい。
【００３６】
なお、この第１の実施の形態では、一例としてＭＩＳ構造を有したＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて説明する。そこで、下地１１として、ＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。
【００３７】
すなわち、第１の実施の形態では、下地１１は、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１９、及びこの基板１９の上側に形成された例えばＡｌＮまたはＧａＮ等のバッファ層２１を具えている。更に、このバッファ層２１の上側に電子走行層１３として、ＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮ層１３（以下、単にＧａＮ層１３とも称する）、及び電子供給層１５として、ＵＩＤ−ＡｌＧａＮ層１５（以下、単にＡｌＧａＮ層１５とも称する）が順次形成されている。これらＧａＮ層１３及びＡｌＧａＮ層１５の積層構造体１７では、ＧａＮ層１３とＡｌＧａＮ層１５とのエネルギーバンドギャップの違いから、ＧａＮ層１３内のＡｌＧａＮ層１５との境界付近に２ＤＥＧ層２３層が形成される。
【００３８】
なお、第１の実施の形態による半導体装置１００では、図１に示す構成例のように、下地面１１ａを被覆する表面保護膜２５を具える構成としてもよい。
【００３９】
表面保護膜２５は、製造工程中に下地面１１ａが汚染されるのを防ぐ目的で形成されており、好ましくは例えば１００ｎｍの膜厚で、後述するゲート絶縁膜２９と同様にＳｉＮ膜で構成されている。
【００４０】
また、表面保護膜２５は、下地面１１ａに例えば結晶の格子欠陥等のダメージが生じるのを防止するために、周知の熱ＣＶＤ法を用いて形成されている。
【００４１】
また、第１の実施の形態による半導体装置１００は、ゲート形成用凹部２７を具えている。
【００４２】
ゲート形成用凹部２７は、下地１１の下地面１１ａから開口され形成されている。
【００４３】
また、ゲート形成用凹部２７は、半導体装置１００をノーマリ・オフ動作させる、すなわち後述するゲート電極４３に電流を印加していない状態において電流が流れないようにするために、内側底面が２ＤＥＧ層２３の下側に配設される深さで形成されている。
【００４４】
なお、この発明に係る発明者は、ゲート形成用凹部２７を、２ＤＥＧ層２３の底面２３ａを含む平面から、このゲート形成用凹部２７の深さ方向に３ｎｍ程度離間した深さまで形成することによって、半導体装置１００をノーマリ・オフ動作させることが可能であることを実験により確認した。また、従来周知の通り、ゲート形成用凹部２７を、２ＤＥＧ層２３の底面２３ａを含む平面から、このゲート形成用凹部２７の深さ方向に２９ｎｍ程度離間した深さまで形成した場合においても、半導体装置１００をノーマリ・オフ動作させることが可能であることが確認されている（例えば「ノーマリオフ型ＡｌＧａＮ／ＧａＮリセスＭＩＳゲートＨＦＥＴ」  野澤朋宏、岡徹、川村博史  ＳｉＣ及び関連ワイドギャップ半導体研究会  ２００８／１２月参照）。
【００４５】
従って、第１の実施の形態では、半導体装置１００を確実にノーマリ・オフ動作させるために、ゲート形成用凹部２７は、２ＤＥＧ層２３の底面２３ａを含む平面から、このゲート形成用凹部２７の深さ方向に３〜２９ｎｍの範囲内の距離で離間した深さまで形成されているのが好ましい。
【００４６】
なお、図１に示すように、半導体装置１００が下地面１１ａを被覆する表面保護膜２５を具えている場合には、ゲート形成用凹部２７は、表面保護膜２５の上側表面２５ａから表面保護膜２５及び下地１１が連続的に開口されて形成されているのが好ましい。
【００４７】
また、第１の実施の形態による半導体装置１００は、ゲート絶縁膜２９を具えている。
【００４８】
ゲート絶縁膜２９は、ゲート形成用凹部２７の開口深さよりも薄い膜厚で、ゲート形成用凹部２７を含む下地１１の全面を一体的に被覆して形成されている。従って、ゲート絶縁膜２９は、ゲート形成用凹部２７の内側底面２７ａを被覆する第１ゲート絶縁膜部分３１、ゲート形成用凹部２７の内側壁面２７ｂを被覆する第２ゲート絶縁膜部分３３、及びゲート形成用凹部２７外の下地面１１ａを被覆する第３ゲート絶縁膜部分３５を以て一体的に形成されている。
【００４９】
なお、図１に示すように、半導体装置１００が下地面１１ａを被覆する表面保護膜２５を具えている場合には、第３絶縁膜部分３５は、表面保護膜２５の上側表面２５ａに形成されている。従って、その場合には、表面保護膜２５が下地１１と第３絶縁膜部分３５との間に挟み込まれた構造となる。
【００５０】
また、ゲート絶縁膜２９は、このゲート絶縁膜２９の形成時において、電子供給層１５の表面、すなわち下地面１１ａ、及びゲート形成用凹部２７の内壁面、すなわち内側底面２７ａと内側壁面２７ｂに例えば結晶の格子欠陥等のダメージが生じるのを防ぐために、周知の熱ＣＶＤ法を用いて、例えば好ましくは５〜２０ｎｍの範囲内の膜厚で、ＳｉＮ膜を材料として形成されている。なお、このゲート絶縁膜２９形成のための熱ＣＶＤ法の条件については、後述する第１の実施の形態による半導体装置１００の製造方法を説明する際に具体的に説明する。
【００５１】
第１の実施の形態による半導体装置１００では、上述したように熱ＣＶＤ法を用いてゲート絶縁膜２９が形成されているため、下地面１１ａ及びゲート形成用凹部２７の内壁面に上述したダメージが生じるのが防止されている。
【００５２】
その結果、半導体装置１００は、プラズマＣＶＤ法を用いてゲート絶縁膜が形成されている上述した非特許文献１に係る半導体装置とは異なり、２ＤＥＧ層２３付近のキャリア濃度の減少が抑制されている。従って、半導体装置１００は、非特許文献１に係る半導体装置と比して、２ＤＥＧ層２３付近のキャリア濃度が高濃度に調整されている。具体的には、プラズマＣＶＤ法を用いてゲート絶縁膜が形成されている場合には、２ＤＥＧ層２３付近のキャリア濃度が最大でも１．０×１０１９ｃｍ−３程度であるため、第１の実施の形態による半導体装置１００では、２ＤＥＧ層２３付近のキャリア濃度を、１．０×１０１９ｃｍ−３よりも高濃度に設定する必要がある。そして、より好ましくは、最大ドレイン電流の低下を防止するために２ＤＥＧ層２３付近のキャリア濃度は１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の濃度に設定されているのがよい。
【００５３】
また、第１の実施の形態による半導体装置１００は、下地１１に、素子領域３７を区画する目的で素子分離領域３９を具えている。
【００５４】
素子分離領域３９は、下地１１上の各素子領域３７を電気的に分離する目的で、下地１１に例えばＡｒイオン等がイオン注入されて形成されている。そして、素子分離領域３９は、各素子領域３７を確実に電気的に分離するために、下地面１１ａから２ＤＥＧ層２３の下側までイオン注入されて形成されている。
【００５５】
また、第１の実施の形態による半導体装置１００は、第１及び第２主電極４１ａ及び４１ｂを具えている。
【００５６】
第１及び第２主電極４１ａ及び４１ｂは、ゲート形成用凹部２７及び後述するゲート電極４３を挟んで互いに離間して形成されており、かつ第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分が除去された下地面１１ａの露出面、すなわち露出面１１ｂ及び１１ｃにおいて露出面１１ｂ及び１１ｃに接して形成されている。
【００５７】
また、第１及び第２主電極４１ａ及び４１ｂは、好ましくは例えばＴｉ及びＡｌを材料として形成されている。
【００５８】
そして、これら第１及び第２主電極４１ａ及び４１ｂは、露出面１１ｂ及び１１ｃにおいて、下地面１１ａとオーミック接触が取られる。その結果、これら第１及び第２主電極４１ａ及び４１ｂは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。
【００５９】
また、第１の実施の形態による半導体装置１００は、ゲート電極４３を具えている。
【００６０】
ゲート電極４３は、ゲート絶縁膜２９が形成されたゲート形成用凹部２７を埋め込んで形成されている。
【００６１】
そして、ゲート電極４３は、互いに離間しかつ対向して配設された第１及び第２主電極４１ａ及び４１ｂ間に形成されている、ゲート形成用凹部２７を埋め込んでゲート電極４３が形成されているため、第１及び第２主電極４１ａ及び４１ｂ間に挟み込まれて配置されている。
【００６２】
また、ゲート電極４３は、好ましくは例えばＮｉ及びＡｕを材料として形成されている。
【００６３】
第１の実施の形態による半導体装置１００では、上述したように２ＤＥＧ層２３付近のキャリア濃度が、１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の値に調整されている。その結果、半導体装置１００では、ゲートリセス部すなわちゲート形成用凹部２７が２ＤＥＧ層２３を貫通して形成されているＭＩＳ−ＨＥＭＴにおいても、最大ドレイン電流の低下を防止することができる。
【００６４】
そして、プラズマＣＶＤ法を用いてゲート絶縁膜が形成されている例えば上述した非特許文献１に係る半導体装置と比して、２ＤＥＧ層２３付近のキャリア濃度が高濃度に設定されているため、この非特許文献１に係る半導体装置と比して大きな最大ドレイン電流を得ることができる。
【００６５】
次に、上述した第１の実施の形態による半導体装置１００の製造方法について説明する。
【００６６】
この製造方法は、第１工程から第３工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
【００６７】
図２（Ａ）及び（Ｂ）は、この発明の第１の実施の形態に係る製造方法を説明する工程図である。また、図３は、図２（Ｂ）に続く工程図である。これらの各図は、それぞれ各製造段階で得られた構造体を図中に矢印で示すゲート長方向に沿って厚み方向に切り取った切り口で示してある。
【００６８】
まず、第１工程では、基板１１と、この基板１１上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１に、この下地１１の上側表面すなわち下地面１１ａからゲート形成用凹部２７を開口して図２（Ａ）に示すような構造体を得る。
【００６９】
既に説明したように、下地１１は、従来周知の下地であり、かつ電子走行層１３及び電子供給層１５の界面にヘテロ接合面を有する下地、すなわち例えばＡｌＧａＮ層及びＧａＮ層を堆積した下地や、ＡｌＧａＡｓ層及びＧａＡｓ層を堆積した下地等、その他の下地の中から設計に応じて好適なものを用いればよい。尚、この第１の実施の形態では、一例としてＡｌＧａＮ／ＧａＮ−ＨＥＭＴを製造する工程を説明する。そこで、下地１１として、ＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。
【００７０】
すなわち、下地１１は、まず、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１９、及びこの基板１９の上側に周知のＭＯＣＶＤ法によって形成された例えばＡｌＮまたはＧａＮ等のバッファ層２１を具えている。更に、このバッファ層２１の上側に電子走行層１３としてＧａＮ層１３、及び電子供給層１５としてＡｌＧａＮ層１５が周知のＭＯＣＶＤ法、またはＭＢＥ法によって順次形成されている。このような積層構造を形成すると、ＧａＮ層１３とＡｌＧａＮ層１５とのエネルギーバンドギャップの違いから、ＧａＮ層１３内のＡｌＧａＮ層１５との境界付近に２ＤＥＧ層２３が形成される。
【００７１】
なお、この実施の形態では、図２（Ａ）に示す構成例のように、第１工程において、ゲート形成用凹部２７を開口する前に、下地１１の下地面１１ａを被覆する表面保護膜２５を形成しておいてもよい。
【００７２】
既に説明したように、表面保護膜２５は、製造工程中において下地面１１ａが汚染されるのを防ぐ目的で形成される。
【００７３】
そのために、表面保護膜２５を、好ましくは例えば１００ｎｍの膜厚で、後述するゲート絶縁膜２９と同様にＳｉＮ膜を材料として形成する。
【００７４】
また、表面保護膜２５を、下地面１１ａに例えば結晶の格子欠陥等のダメージが生じるのを防止するために、周知の熱ＣＶＤ法を用いて形成する。
【００７５】
そして、表面保護膜２５を形成した後に、この表面保護膜２５及び下地１１にゲートリセス部としてのゲート形成用凹部２７を開口する。
【００７６】
第１の実施の形態では、周知のホトリソ技術、及び例えば誘導結合プラズマイオンエッチング等のドライエッチングの技術を用いて、表面保護膜２５の上側表面２５ａから連続的に表面保護膜２５及び下地１１を開口して、ゲート形成用凹部２７を形成する。
【００７７】
このとき、半導体装置１００をノーマリ・オフ動作させる、すなわち後述するゲート電極４３に電流を印加していない状態において電流が流れないようにするために、ゲート形成用凹部２７を、内側底面が２ＤＥＧ層２３の下側に配設される深さで形成する。
【００７８】
そして、第１の実施の形態では、半導体装置１００を確実にノーマリ・オフ動作させるために、ゲート形成用凹部２７を、２ＤＥＧ層２３の底面２３ａを含む平面から、このゲート形成用凹部２７の深さ方向に３〜２９ｎｍの範囲内の距離で離間した深さまで形成するのが好ましい。
【００７９】
また、第１の実施の形態では、ゲート形成用凹部２７を開口することによって、表面保護膜２５からゲート形成用凹部２７内において下地１１の表面が一部露出する。そのため、この露出面であるゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂが外気に晒され、その結果、これら内側底面２７ａ及び内側壁面２７ｂに酸化物や炭素化合物等の汚れが付着する可能性がある。第１の実施の形態では、後の工程において、ゲート形成用凹部２７を埋め込んでゲート電極を形成するため、このような汚れがゲート形成用凹部２７内に付着した場合には、製造される半導体装置に特性劣化が生じる恐れがある。
【００８０】
そこで、第１の実施の形態では、第１工程によってゲート形成用凹部２７を形成した後であって、続く第２工程を行う前に、ゲート形成用凹部２７内から酸化物や炭素化合物等の汚れを除去するのが好ましい。そのために、ゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂを、好ましくは例えば８００℃程度の高温下において、ＮＨ３を用いて洗浄する。そして、この洗浄の後、速やかに続く第２工程を行い、ゲート形成用凹部２７の内側底面２７ａ及び内側壁面２７ｂをゲート絶縁膜によって被覆するのが好ましい。
【００８１】
次に第２工程では、ゲート絶縁膜２９を形成して図２（Ｂ）に示すような構造体を得る。
【００８２】
第１の実施の形態では、ゲート絶縁膜２９を、ゲート形成用凹部２７を含む下地１１の全面を一体的に覆うように形成する。このとき、ゲート形成用凹部２７の開口深さよりも薄い膜厚でゲート絶縁膜２９を形成する。これによって、ゲート絶縁膜２９は、ゲート形成用凹部２７の内側底面２７ａを被覆する第１ゲート絶縁膜部分３１、ゲート形成用凹部２７の内側壁面２７ｂを被覆する第２ゲート絶縁膜部分３３、及びゲート形成用凹部２７外の下地面１１ａを被覆する第３ゲート絶縁膜部分３５を以て一体的に形成される。ここで、この実施の形態では、上述した第１工程において、下地面１１ａ上に表面保護膜２５を形成しているため、第３絶縁膜部分３５は、表面保護膜２５の上側表面２５ａに形成される。その結果、第１の実施の形態によって製造される半導体装置では、表面保護膜２５が下地１１と第３絶縁膜部分３５との間に挟み込まれる構造となる。
【００８３】
また、この実施の形態では、最大ドレイン電流の低下を防止するために、２ＤＥＧ層２３付近のキャリア濃度を好ましくは１．０×１０１９ｃｍ−３よりも高濃度に、より好ましくは１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の濃度に設定する。
【００８４】
そのために、このゲート絶縁膜２９の形成時において、電子供給層１５の表面、すなわち下地面１１ａ、及びゲート形成用凹部２７の内壁面、すなわち内側底面２７ａと内側壁面２７ｂに例えば結晶の格子欠陥等のダメージが生じるのを防ぐ必要がある。
【００８５】
そこで、このダメージを防止するために、この実施の形態では、周知の熱ＣＶＤ法を用いて、好ましくは例えば反応ガスとして１００ｓｃｃｍの０．７％ＳｉＨ４及び６ｓｌｍの１００％ＮＨ３を、またキャリアガスとしてＮ２及びＨ２を用い、８００℃の温度で５０〜７６０Ｔｏｒｒの範囲内の圧力下において、ＳｉＮ膜を好ましくは例えば５〜２０ｎｍの範囲内の膜厚に成長させることによって、ゲート絶縁膜２９を形成する。
【００８６】
また、第１の実施の形態では、この第２工程において、下地１１に、素子領域３７を区画する目的で素子分離領域３９を形成する。素子分離領域３９は、下地１１上の各素子領域３７を電気的に分離する目的で、例えばＡｒイオン等を下地１１にイオン注入して形成される。このとき、各素子領域３７を確実に電気的に分離するために、下地面１１ａから２ＤＥＧ層２３の下側までイオン注入を行い、素子分離領域３９を形成する。
【００８７】
なお、素子分離領域３９の形成は、この第２工程において、ゲート絶縁膜２９の形成前、またはゲート絶縁膜２９の形成後のいずれの時点で行ってもよい。
【００８８】
そして、この第２工程を行った後に、第１及び第２主電極４１ａ及び４１ｂを形成して図３に示すような構造体を得る。
【００８９】
そのために、まず、下地１１に、ゲート形成用凹部２７を挟んで互いに離間して設定された第１及び第２主電極形成予定領域に存在する第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を、下地面１１ａが露出するまで除去する。
【００９０】
第１の実施の形態では、周知のホトリソ技術と、例えば反応性イオンエッチング、ウェットエッチング、またはドライエッチング等の技術とを用いて、第１及び第２主電極形成予定領域に存在する第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を除去する。
【００９１】
また、第１の実施の形態では、上述した第１工程において下地面１１ａ上に表面保護膜２５を形成している。そこで、第１及び第２主電極形成予定領域の下地面１１ａを露出させるために、この除去処理よって、第３ゲート絶縁膜部分３５及び表面保護膜２５の領域部分を連続的に除去する。この除去により、第１及び第２主電極形成予定領域では、下地面１１ａが露出面１１ｂ及び１１ｃとして露出する。
【００９２】
次に、この除去によって露出した下地面１１ａ、すなわち露出面１１ｂ及び１１ｃに、第１及び第２主電極４１ａ及び４１ｂを互いに対向するようにそれぞれ形成する。
【００９３】
そのために、第１及び第２主電極４１ａ及び４１ｂを、周知のＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着を用いて、例えばＴｉ及びＡｌを堆積することによって形成するのが好適である。これら第１及び第２主電極４１ａ及び４１ｂは、露出面１１ｂ及び１１ｃにおいて、下地面１１ａとオーミック接触が取られる。その結果、これら第１及び第２主電極４１ａ及び４１ｂは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。
【００９４】
次に、第３工程では、ゲート絶縁膜２９が形成されているゲート形成用凹部２７を埋め込んでゲート電極４３を形成して図１に示すような半導体装置１００を得る。
【００９５】
ゲート電極４３は、周知のＥＢ蒸着を用いて、例えばＮｉ及びＡｕを堆積することによって形成される。そして、互いに離間しかつ対向して形成された第１及び第２主電極４１ａ及び４１ｂ間に形成されている、ゲート形成用凹部２７を埋め込んでゲート電極４３を形成することによって、このゲート電極４３は、第１及び第２主電極４１ａ及び４１ｂ間に挟み込まれて配置される。
【００９６】
この第１の実施の形態による半導体装置の製造方法では、上述したように熱ＣＶＤ法を用いてゲート絶縁膜２９を形成することによって、２ＤＥＧ層２３付近のキャリア濃度を高濃度に、具体的には１．０×１０１９ｃｍ−３よりも高濃度に、より好ましくは１．０×１０２０〜１．０×１０２２ｃｍ−３の範囲内の濃度の濃度に調整することが可能である。
【００９７】
そして、第１の実施の形態による半導体装置の製造方法では、２ＤＥＧ層２３付近のキャリア濃度を上述した濃度に調整することによって、ゲート形成用凹部２７が２ＤＥＧ層２３を貫通して形成されているＭＩＳ−ＨＥＭＴにおいても、最大ドレイン電流の低下が防止された半導体装置を得ることができる。
【００９８】
ここで、この発明に係る発明者は、第１の実施の形態による半導体装置１００について、上述した第２工程において説明した条件の下において、熱ＣＶＤ法を用いてゲート絶縁膜２９を形成することによって、２ＤＥＧ層２３付近のキャリア濃度を高濃度に調整できることを確認するための実験を行った。
【００９９】
図４は、第１の実施の形態による半導体装置１００についてキャリア濃度のプロファイルを得る実験を行った結果を示す図である。図４において、縦軸は、キャリア濃度をｃｍ−３単位で目盛ってある。また、横軸は、ゲート電極４３から広がる空乏層の距離を、ゲート絶縁膜２９の表面からの距離を以ってｎｍ単位で目盛ってある。そして、このプロファイルの結果は、空乏層の広がりに対するキャリア濃度の分布を、第１及び第２主電極４１ａ及び４１ｂ間の領域内における、ゲート絶縁膜２９の表面からの深さ方向に対する平均的なキャリア濃度の分布として示している。
【０１００】
また、このプロファイルでは、上述した第２工程において説明した条件でゲート絶縁膜２９を形成してあり、ゲート絶縁膜２９の厚みを２０ｎｍ、ゲート長を１．５μｍ、及びゲート幅を１０μｍにそれぞれ設定し、また、ゲート形成用凹部２７を、２ＤＥＧ層２３の底面２３ａを含む平面から、ゲート形成用凹部２７の深さ方向に３ｎｍの離間した深さまで形成した半導体装置１００を試料として使用した。
【０１０１】
周知の通り、キャリア濃度は、２ＤＥＧ層２３及びその周辺において最も高濃度となる。従って、図４の結果から、この実験に用いた半導体装置１００では、ゲート絶縁膜２９表面から２０ｎｍ付近の深さに２ＤＥＧ層２３が存在していることが分かる。
【０１０２】
そして、この半導体装置１００では、ゲート絶縁膜２９表面から２０ｎｍ付近の深さの領域、すなわち２ＤＥＧ層２３の付近において、キャリア濃度が１．０×１０２１ｃｍ−３に調整されている。
【０１０３】
この結果から、上述した第１の実施の形態に係る半導体装置１００では、プラズマＣＶＤ法を用いてゲート絶縁膜が形成されている、例えば上述した非特許文献１に係る半導体装置に想定される最大キャリア濃度と比して、２ＤＥＧ層２３付近のキャリア濃度が高濃度に調整されていることが確認された。
【０１０４】
この発明に係る発明者は、第１の実施の形態による半導体装置１００について、最大ドレイン電流の低下が防止されていることを確認するための実験を行った。
【０１０５】
図５（Ａ）及び（Ｂ）は、第１の実施の形態による半導体装置の特性を評価する図であり、半導体装置の最大ドレイン電流について、第１の実施の形態による半導体装置１００、すなわち上述した図４に係るプロファイルを得たのと同様の半導体装置１００（以下、被測定素子１とも称する）と、上述した非特許文献１に係る、プラズマＣＶＤ法によって形成されたゲート絶縁膜を具えるＭＩＳ−ＨＥＭＴ構造の半導体装置（以下、被測定素子２とも称する）とを比較するための図である。
【０１０６】
図５（Ａ）では、縦軸は、Ｉｄｓ（ドレイン−ソース電流）をｍＡ単位で目盛ってある。また、横軸は、Ｖｄｓ（ドレイン−ソース電圧）をＶ単位で目盛ってある。
【０１０７】
また、図５（Ｂ）では、縦軸は、ｍｍ単位ゲート幅当たりのＩｄｓ（ドレイン−ソース電流）をｍＡ／ｍｍ単位で目盛ってある。また、横軸は、Ｖｄｓ（ドレイン−ソース電圧）をＶ単位で目盛ってある。
【０１０８】
そして、図５（Ａ）は、被測定素子１についてパルス測定を行った結果を示している。上述したように、被測定素子１は、図４に係るプロファイルを得たのと同様の半導体装置１００であり、すなわちゲート長が１．５μｍ及びゲート幅が１０μｍにそれぞれ設定され、また図４の結果から２ＤＥＧ層２３付近のキャリア濃度が１．０×１０２１ｃｍ−３に調整されている。そして、図５（Ａ）では、被測定素子１に対して、Ｖｇ（ゲート電圧）を＋１２〜＋１Ｖの範囲で１Ｖずつ変化させて測定した結果を示している。
【０１０９】
また、図５（Ｂ）は、非特許文献１に開示されている実験結果であり、被測定素子２に対して、Ｖｇを＋１３〜＋６Ｖの範囲で、１Ｖずつ変化させて測定した結果を示している。被測定素子２は、上述したように、プラズマＣＶＤ法によって形成されたゲート絶縁膜を具えるＭＩＳ−ＨＥＭＴ構造の半導体装置であり、ゲート長が３μｍに設定されている。
【０１１０】
図５（Ａ）の結果から、被測定素子１では、Ｉｄｍａｘ（最大ドレイン電流）が約５ｍＡとなっていることが分かる。そして、既に説明したように、被測定素子１は、ゲート幅が１０μｍに設定されているので、ｍｍ単位ゲート幅当たりの最大ドレイン電流は約５００ｍＡ／ｍｍとなる。
【０１１１】
また、図５（Ｂ）の結果から、被測定素子２では、ｍｍ単位ゲート幅当たりの最大ドレイン電流が約２００ｍＡ／ｍｍとなっていることが分かる。
【０１１２】
ここで、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、最大ドレイン電流Ｉｄｍａｘは、次式（１）で表される（例えば「ＧａＡｓ電界効果トランジスタの基礎」福田益美、平地康剛  電子情報通信学会  ｐ．１５８参照）。なお、μ：電子移動度、Ｗｇ：ゲート幅、ε：ＧａＮ層の誘電率、Ｌｇ：ゲート長、ｄ：ＡｌＧａＮ層の厚み、Ｖｇｓ：ゲート電極及びソース電極間の電圧、及びＶｔｈ：閾値電圧とする。
【０１１３】
Ｉｄｍａｘ＝μＷｇμ（Ｖｇｓ−Ｖｔｈ）２／２Ｌｇｄ          ・・・（１）
式（１）から明らかなように、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、最大ドレイン電流Ｉｄｍａｘは、ゲート長Ｌｇに反比例することが分かる。
【０１１４】
そして、上述したように、被測定素子１ではゲート長が１．５μｍに、また、被測定素子２ではゲート長が３μｍに、それぞれ設定されている。
【０１１５】
従って、図５（Ａ）に係る結果及び式（１）から、被測定素子１のゲート長を被測定素子２と同様に３μｍに設定した場合には、被測定素子１の最大ドレイン電流は２５０ｍＡ／ｍｍ程度となる。
【０１１６】
そのため、被測定素子１のゲート長を被測定素子２と同様とした場合でも、被測定素子１は、被測定素子２と比して、最大ドレイン電流の値が大きくなると考えられる。
【０１１７】
これらの結果から、上述した第１の実施の形態の半導体装置１００では、熱ＣＶＤ法を用いてゲート絶縁膜２９を形成することによって、２ＤＥＧ層２３付近のキャリア濃度を高濃度に調整でき、その結果、プラズマＣＶＤ法を用いてゲート絶縁膜が形成されている半導体装置に想定される最大キャリア濃度と比して、最大ドレイン電流を増大できることが分かった。
【符号の説明】
【０１１８】
１１：下地
１３：電子走行層
１５：電子供給層
１７：積層構造体
１９：基板
２１：バッファ層
２３：２ＤＥＧ（２次元電子ガス）層
２５：表面保護膜
２７：ゲート形成用凹部
２９：ゲート絶縁膜
３１：第１ゲート絶縁膜部分
３３：第２ゲート絶縁膜部分
３５：第３ゲート絶縁膜部分
３７：素子領域
３９：素子分離領域
４１ａ及び４１ｂ：第１及び第２主電極
４３：ゲート電極
１００：半導体装置
【図１】
2011155116.tif 000003
【図２】
2011155116.tif 000004
【図３】
2011155116.tif 000005
【図４】
2011155116.tif 000006
【図５】
2011155116.tif 000007