(57)【要約】【課題】入力端子にノイズが発生する。【解決手段】第１の電流経路は、第１の電源端子と第１の出力端子間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、第２の電源端子と第１の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第２のトランジスタと、第１の電源端子と第１のトランジスタとの間に接続される第１のスイッチ回路とを有し、第２の電流経路は、第２の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、第１の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第４のトランジスタと、第２の電源端子と第３のトランジスタとの間に接続される第２のスイッチ回路とを有し、第１、第２のスイッチ回路は、制御信号により導通状態が制御される差動増幅器。【選択図】図１
2011035597.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１の電源端子と第２の電源端子間に接続され、差動出力信号の一方を出力する第１の電流経路と、前記差動出力信号の他方を出力する第２の電流経路とを備え、
前記第１の電流経路は、
前記第１の電源端子と前記差動信号のうち一方を出力する第１の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、
前記第２の電源端子と前記第１の出力端子との間に接続され、制御端子に前記差動入力信号の他方が入力される第２のトランジスタと、
前記第１の電源端子と前記第１のトランジスタとの間に接続される第１のスイッチ回路と、を有し、
前記第２の電流経路は、
前記第２の電源端子と前記差動信号のうち他方を出力する第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、
前記第１の電源端子と前記第２の出力端子との間に接続され、制御端子に前記差動入力信号の他方が入力される第４のトランジスタと、
前記第２の電源端子と前記第３のトランジスタとの間に接続される第２のスイッチ回路と、を有し、
前記第１、第２のスイッチ回路は、制御信号により駆動状態が制御される
差動増幅器。
【請求項２】
前記第１〜第４のトランジスタは、第１導電型のトランジスタである
請求項１に記載の差動増幅器。
【請求項３】
前記第１のスイッチ回路は、前記第１の電源端子と前記第１のトランジスタとの間に接続される第１導電型の第５トランジスタを有し、
前記第２のスイッチ回路は、前記第２の電源端子と前記第３のトランジスタとの間に接続される第２導電型の第６トランジスタを有し、
前記第５トランジスタの制御端子には前記制御信号の正相信号もしくは逆相信号の一方が入力され、前記第６トランジスタの制御端子には前記制御信号の正相信号もしくは逆相信号の他方が入力される
請求項２に記載の差動増幅器。
【請求項４】
前記第１の電流経路は、
前記第２の電源端子と前記第２のトランジスタとの間に接続され、制御端子に前記第１の電源端子の電圧が印加される第２導電型の第７のトランジスタを更に有し、
前記第２の電流経路は、
前記第１の電源端子と前記第４のトランジスタとの間に接続され、制御端子に前記第２の電源端子の電圧が印加される第１導電型の第８のトランジスタを更に有する
請求項３に記載の差動増幅器。
【請求項５】
前記第７のトランジスタは、トランジスタサイズが前記第６のトランジスタと実質的に同様であり、前記第８のトランジスタは、トランジスタサイズが前記第５のトランジスタと実質的に同様である
請求項４に記載の差動増幅器。
【請求項６】
少なくとも前記第１〜第４のトランジスタの１つは、制御端子と、一方の端子もしくは他方の端子との間に容量素子が接続される
請求項１〜請求項５のいずれか１項に記載の差動増幅器。
【請求項７】
前記容量素子の容量値は、１００ｆ[Ｆ]以下の値である
請求項６に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
現在、例えばＵＳＢ２．０等の高速インターフェイスの受信回路に差動入力バッファとして、差動増幅器が用いられている。このような差動増幅器の従来例として、特許文献１のような技術が開示されている。一方、上記差動増幅器が搭載される半導体装置において、消費電力削減のため当該装置が動作していないときに動作電流を止めるパワーダウン技術が一般的に採用されている。図１２、図１３に、特許文献１の回路において消費電力削減するためのスイッチ回路を付加した差動増幅器１、２の構成を示す。差動増幅器１、２は、互いが異なった導電型のＭＯＳトランジスタで構成されている。
【０００３】
まず、図１２に示すように、差動増幅器１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、パワーダウン用スイッチ回路ＰＤＳＷ１とを有する。
【０００４】
ＰＭＯＳトランジスタＭＰ３は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＰＭＯＳトランジスタＭＰ４は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＰＭＯＳトランジスタＭＰ１は、ソースが出力端子ＯＴ、ドレインがノードＮ１、ゲートが入力端子ＩＴに接続される。ＰＭＯＳトランジスタＭＰ２は、ソースが出力端子ＯＢ、ドレインがノードＮ２、ゲートが入力端子ＩＢに接続される。
【０００５】
パワーダウン用スイッチ回路ＰＤＳＷ１は、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２を有する。ＮＭＯＳトランジスタＭＮ１１は、ドレインがノードＮ１、ソースが接地電圧端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがノードＮ２、ソースが接地電圧端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートにはパワーダウン信号ＰＤＢが入力される。このパワーダウン信号ＰＤＢがハイレベルとなる場合、差動増幅器１が通常動作状態となり、ロウレベルとなる場合、差動増幅器１がパワーダウン（スタンバイ）状態となる。
【０００６】
図１３に示すように、差動増幅器２は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、パワーダウン用スイッチ回路ＰＤＳＷ２とを有する。ＮＭＯＳトランジスタＭＮ１は、ソースが接地電圧端子ＧＮＤ、ドレインが出力端子ＯＴ、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２は、ソースが接地電圧端子ＧＮＤ、ドレインが出力端子ＯＢ、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ３は、ソースが出力端子ＯＴ、ドレインがノードＮ３、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ４は、ソースが出力端子ＯＢ、ドレインがノードＮ４、ゲートが入力端子ＩＴに接続される。
【０００７】
パワーダウン用スイッチ回路ＰＤＳＷ２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を有する。ＰＭＯＳトランジスタＭＰ１１は、ドレインがノードＮ３、ソースが電源電圧端子ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ１２は、ドレインがノードＮ４、ソースが電源電圧端子ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートにはパワーダウン信号ＰＤが入力される。このパワーダウン信号ＰＤがロウレベルとなる場合、差動増幅器２が通常動作状態となり、ハイレベルとなる場合、差動増幅器２がパワーダウン（スタンバイ）状態となる。
【０００８】
なお、便宜上、符号「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、その端子の供給電圧を示すものとする。また、符号「ＩＴ」「ＩＢ」「ＯＴ」「ＯＢ」は、それぞれ端子名を示すと同時に、その端子に入出力される信号名を示すものとする。
【０００９】
ここで、図１４のタイミングチャートを用いて、差動増幅器１の動作を説明する。図１４に示すように、時刻ｔ１以前では、パワーダウン信号ＰＤＢがロウレベルであり、差動増幅器１がパワーダウン状態となっている。時刻ｔ１で、パワーダウン信号ＰＤＢがハイレベルとなる。このため、差動増幅器１が通常動作を開始し、差動入力信号ＩＴ、ＩＢに応じて、差動出力信号ＯＴ、ＯＢが出力される。時刻ｔ２で、パワーダウン信号ＰＤＢが再びロウレベルとなる。このため、差動増幅器１が再びパワーダウン状態となる。
【００１０】
なお、差動増幅器２の動作を示すタイミングチャートは、図１４の各信号の極性が逆になるだけであり、基本的な動作は差動増幅器１と同様である。よって、ここでは動作の説明等は省略する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平３−８５８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、上記差動増幅器１、２には以下のような問題がある。以下では、図面を参照して、差動増幅器１を例にこの問題を説明する。図１５、図１６に差動増幅器１の問題を説明するための模式図を示す。差動増幅器１が有するＰＭＯＳトランジスタＭＰ１〜ＭＰ４にはそれぞれゲート−ドレイン間及びゲート−ソース間に寄生容量を有している。図１５にＰＭＯＳトランジスタＭＰ１〜ＭＰ４がそれぞれゲート−ドレイン間に有するゲート−ドレイン間の寄生容量Ｃ１〜Ｃ４を示す。但し、ここでは、図が煩雑になるのを避けるため、ゲート−ソース間の寄生容量は省略する。
【００１３】
まず、図１４の時刻ｔ１以前では、差動増幅器１はパワーダウン状態である。パワーダウン信号ＰＤＢがロウレベルであり、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２がオフとなっている。このため、ＰＭＯＳトランジスタＭＰ３、ＭＰ１、ＮＭＯＳトランジスタＭＮ１１で構成される第１の電流経路に電流が流れない。この結果、ノードＮ１、出力端子ＯＴの電位がほぼ電源電圧ＶＤＤと同電位となっている。同様に、ＰＭＯＳトランジスタＭＰ４、ＭＰ２、ＮＭＯＳトランジスタＭＮ１２で構成される第２の電流経路にも電流が流れない。この結果、ノードＮ２、出力端子ＯＢの電位が電源電圧ＶＤＤとほぼ同電位となっている。
【００１４】
時刻ｔ１で、差動増幅器１が通常動作状態となる。パワーダウン信号ＰＤＢがハイレベルレベルとなり、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２がオン状態となる。そして、差動入力信号ＩＴ、ＩＢに応じて、第１、第２の電流経路のそれぞれの動作点が決まり、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のドレイン電圧が電源電圧ＶＤＤから所定の電圧に低下する。つまり、ＰＭＯＳトランジスタＭＰ１、ＭＰ４、および、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のゲート−ドレイン間のそれぞれの寄生容量のドレイン側の電位が低下することになる。
【００１５】
このため、図１５に示すように、入力端子ＩＴから寄生容量Ｃ１、Ｃ４への充電電流が発生する。このことから、ＰＭＯＳトランジスタＭＰ１、ＭＰ４のゲート電流が増加する。この結果、入力端子ＩＴから電流が流入し、入力端子ＩＴの電位が低下する。この入力端子ＩＴの電位は、ミラー電流が充電を完了することで元の電圧に戻る。なお、同様の現象が、入力端子ＩＢ側にも発生する。
【００１６】
また、時刻ｔ２で、パワーダウン信号ＰＤＢがロウレベルレベルとなり、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２がオフ状態となる。第１、第２の電流経路に電流が流れなくなり、ノードＮ１、Ｎ２、出力端子ＯＴ、ＯＢの電位が再び電源電圧ＶＤＤとほぼ同電位に変化する。この結果、ＰＭＯＳトランジスタＭＰ１、ＭＰ４、および、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のゲート−ドレイン間のそれぞれの寄生容量のドレイン側の電位が上昇することになる。
【００１７】
このため、図１６に示すように、それぞれ充電された寄生容量のゲート側から放電電流が流出する。よって、ＰＭＯＳトランジスタＭＰ１、ＭＰ４のゲート電流が増加する。この結果、入力端子ＩＴの電流も増加し、入力端子ＩＴの電位が上昇する。この入力端子ＩＴの電位は、ミラー電流が放電を完了することで元の電圧に戻る。なお、同様の現象が、入力端子ＩＢ側にも発生する。
【００１８】
図１７に以上説明したＰＭＯＳトランジスタＭＰ１〜ＭＰ４及び入力端子ＩＴ、ＩＢの電流、電圧波形を示すタイミングチャートを示す。図１７の時刻の符号は図１４と同じ時刻を示すものとする。図１７に示すように、時刻ｔ１、ｔ２において、パワーダウン信号ＰＤＢの信号レベルの変化にともなって、入力端子ＩＴ、ＩＢに上述した電圧変動が発生している。この電圧変動は、当該差動増幅器１の入力端子ＩＴ、ＩＢに接続されている他の回路への入力信号のノイズとなる。そして、このノイズを含んだ入力信号が他の回路を誤作動させる可能性がある。なお、この問題は差動増幅器２にも同様に存在するが、基本的に差動増幅器１と同じであるため説明は省略する。
【課題を解決するための手段】
【００１９】
本発明は、それぞれが第１の電源端子と第２の電源端子間に接続され、差動出力信号の一方を出力する第１の電流経路と、前記差動出力信号の他方を出力する第２の電流経路とを備え、前記第１の電流経路は、前記第１の電源端子と前記差動信号のうち一方を出力する第１の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、前記第２の電源端子と前記第１の出力端子との間に接続され、制御端子に前記差動入力信号の他方が入力される第２のトランジスタと、前記第１の電源端子と前記第１のトランジスタとの間に接続される第１のスイッチ回路と、を有し、前記第２の電流経路は、前記第２の電源端子と前記差動信号のうち他方を出力する第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、前記第１の電源端子と前記第２の出力端子との間に接続され、制御端子に前記差動入力信号の他方が入力される第４のトランジスタと、前記第２の電源端子と前記第３のトランジスタとの間に接続される第２のスイッチ回路と、を有し、前記第１、第２のスイッチ回路は、制御信号により導通状態が制御される差動増幅器である。
【００２０】
本発明の差動増幅器は、第１、第２のスイッチが導通もしくは非導通に変化するときに、第１、第３のトランジスタが有する寄生容量を介して発生する電流を互いに相殺することができる。同じく第２、第４のトランジスタが有する寄生容量を介して発生する電流を互いに相殺することができる。このため、第１、第３のトランジスタの制御端子が入力する差動入力信号の一方の入力端子と、第２、第４のトランジスタの制御端子が入力する差動入力信号の他方の入力端子とに発生する電位の変動を低減することができる。
【発明の効果】
【００２１】
本発明にかかる差動増幅器は、入力端子に発生するノイズを低減させることができ、入力端子に接続されている他の回路の誤作動を防止する。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１にかかる差動増幅器の構成である。
【図２】実施の形態１にかかる差動増幅器の動作タイミングチャートである。
【図３】実施の形態１にかかる差動増幅器の効果を説明するための模式図である。
【図４】実施の形態１にかかる差動増幅器の効果を説明するための模式図である。
【図５】実施の形態１にかかる差動増幅器の効果を説明するためのタイミングチャートである。
【図６】実施の形態１にかかる差動増幅器の別の構成である。
【図７】実施の形態２にかかる差動増幅器の構成である。
【図８】実施の形態２にかかる差動増幅器の別の構成である。
【図９】実施の形態３にかかる差動増幅器の構成である。
【図１０】実施の形態３にかかる差動増幅器の効果を説明するためのタイミングチャートである。
【図１１】実施の形態３にかかる差動増幅器の別の構成である。
【図１２】従来の差動増幅器の構成である。
【図１３】従来の差動増幅器の構成である。
【図１４】従来の差動増幅器の動作タイミングチャートである。
【図１５】従来の差動増幅器の問題を説明するための模式図である。
【図１６】従来の差動増幅器の問題を説明するための模式図である。
【図１７】従来の差動増幅器の問題を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２３】
発明の実施の形態１
【００２４】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる差動増幅器１００の構成を示す。図１に示すように、差動増幅器１００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＭＰ１１０と、ＮＭＯＳトランジスタＭＮ１１０とを有する。
【００２５】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＰＭＯＳトランジスタＭＰ１０３は、ソースがノードＮ１０１、ドレインが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＰＭＯＳトランジスタＭＰ１０１は、ソースが出力端子ＯＴ、ドレインが接地電圧端子ＧＮＤ、ゲートが入力端子ＩＴに接続される。これらＰＭＯＳトランジスタＭＰ１１０、ＭＰ１０３、ＭＰ１０１で構成される電流経路を第１の電流経路とする。
【００２６】
ＰＭＯＳトランジスタＭＰ１０４は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが出力端子ＯＢ、ドレインがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。これらＰＭＯＳトランジスタＭＰ１０４、ＭＰ１０２、ＮＭＯＳトランジスタＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００２７】
ここで、ＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０は、それぞれパワーダウン信号ＰＤ、ＰＤＢに応じて、第１、第２の電流経路に駆動電流を流すか否かを制御するスイッチ回路とみなすこともできる。つまり、パワーダウン信号ＰＤ、ＰＤＢにより、差動増幅器１００の駆動状態を制御できる。また、パワーダウン信号ＰＤ、ＰＤＢは正相、逆相の関係にあり、一方の信号をインバータ回路等で位相を反転させるだけで容易に生成可能である。よって、パワーダウン信号ＰＤ、ＰＤＢを１つの制御信号とみなすこともできる。
【００２８】
図２のタイミングチャートを用いて、差動増幅器１００の動作を説明する。図２に示すように、時刻ｔ１以前では、パワーダウン信号ＰＤＢがロウレベル、パワーダウン信号ＰＤがハイレベルである。このため、ＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０がオフ状態となっている。このため、第１、第２の電流経路には共に駆動電流が流れず、差動増幅器１００はパワーダウン（スタンバイ）状態となっている。
【００２９】
第１の電流経路に電流が流れないため、ノードＮ１０１、出力端子ＯＴが接地電圧ＧＮＤとなっている。また、第２の電流経路にも電流が流れないため、出力端子ＯＢ、ノードＮ１０２が電源電圧ＶＤＤとなっている。
【００３０】
次に、時刻ｔ１で、パワーダウン信号ＰＤＢがハイレベル、パワーダウン信号ＰＤがロウレベルとなる。このため、ＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０がオフ状態からオン状態となる。よって、第１、第２の電流経路に駆動電流が流れ差動増幅器１００が通常動作状態となる。そして、差動入力端子ＩＴ、ＩＢに入力される差動入力信号ＩＴ、ＩＢに応じて、差動出力端子ＯＴ、ＯＢから差動出力信号ＯＴ、ＯＢが出力される。この差動入力信号ＩＴ、ＩＢに応じて第１、第２の電流経路のそれぞれの動作点が決まり、第１の電流経路ではＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のソース電圧が接地電圧ＧＮＤから所定の電圧に上昇し、第２の電流経路ではＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のドレイン電圧が電源電圧ＶＤＤから所定の電圧に低下する。
【００３１】
次に、時刻ｔ２で、パワーダウン信号ＰＤＢがロウレベル、パワーダウン信号ＰＤがハイレベルとなる。このため、ＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０がオン状態からオフ状態となる。よって、第１、第２の電流経路には共に駆動電流が流れず、再び差動増幅器１００はパワーダウン（スタンバイ）状態となる。
【００３２】
よって、第１の電流経路に電流が流れなくなり、ノードＮ１０１、出力端子ＯＴが接地電圧ＧＮＤとなる。また、第２の電流経路にも電流が流れなくなり、出力端子ＯＢ、ノードＮ１０２が電源電圧ＶＤＤとなる。なお、これ以降、パワーダウン状態から通常動作状態、もしくは、通常動作状態からパワーダウン状態へ変化するときのことを「動作状態変化時」と称す。
【００３３】
ここで、従来の差動増幅器１と同様、各ＰＭＯＳトランジスタはゲート−ソース及びゲート−ドレイン間に寄生容量を有する。差動増幅器１では、動作状態変化時において、この寄生容量の充放電動作に起因したノイズが入力端子ＩＴ、ＩＢに発生していた。しかし、本実施の形態１の差動増幅器１００では、動作状態変化時の入力端子ＩＴ、ＩＢに発生するノイズを削減することが可能である。以下に、図面を参照して、差動増幅器１００によるこのノイズ削減メカニズムを説明する。図３、図４に差動増幅器１００の動作状態変化時に発生する寄生容量への充放電電流を示す模式図を示す。但し、図３、図４に示す寄生容量は、図が煩雑になるのを避けるため、ゲート−ドレイン間、または、ゲート−ソース間の寄生容量の片側のみを示すものとする。なお、実際には、ゲート−ドレイン間、ゲート−ソース間の両方の寄生容量による充放電が発生することに注意する。また、図５にＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４及び入力端子ＩＴ、ＩＢの電流、電圧波形を示すタイミングチャートを示す。なお、図５の時刻の符号は図２と同じ時刻を示すものとする。
【００３４】
図３に示すように、差動増幅器１００が有するＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４は、それぞれ寄生容量Ｃ１０１〜Ｃ１０４を有している。寄生容量Ｃ１０１、Ｃ１０３は、それぞれＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のゲート−ソース間の寄生容量である。また、寄生容量Ｃ１０２、Ｃ１０４は、それぞれＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４のゲート−ドレイン間の寄生容量である。
【００３５】
図３は、時刻ｔ１でＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０がオフ状態からオン状態となった場合の各寄生容量への充放電電流を示す模式図である。この場合、上述したようにノードＮ１０１、出力端子ＯＴの電位が接地電圧ＧＮＤから上昇し、ノードＮ１０２、出力端子ＯＢの電位が電源電圧ＶＤＤから低下する。このため、図３に示すように、寄生容量Ｃ１０１、Ｃ１０３では、ゲートに対して電流を流出し、寄生容量Ｃ１０２、Ｃ１０３では、ゲートから電流を流入する。このことから、図５の時刻ｔ１に示すように、入力端子側から見たＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のゲート電流が減少し、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４のゲート電流が増加する。
【００３６】
ここで、寄生容量Ｃ１０１、Ｃ１０４に注目すると、寄生容量Ｃ１０１からは電流が流出し、同時に寄生容量Ｃ１０４へは電流が流入する。同様に、寄生容量Ｃ１０２、Ｃ１０３に注目すると、寄生容量Ｃ１０３からは電流が流出し、同時に寄生容量Ｃ１０２へは電流が流入する。このため、入力端子ＩＴで接続されているＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のゲート電流で、それぞれ同時に流入、流出が発生し、お互いを相殺している。また、入力端子ＩＢで接続されているＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のゲート電流でも、それぞれ同時に流入、流出が発生し、お互いを相殺している。よって、図５に示すように、時刻ｔ１でパワーダウン状態から通常動作状態へ遷移しても入力端子ＩＴ、ＩＢの電流の増加、もしくは減少が抑制される。この結果、入力端子ＩＴ、ＩＢの電位の変動が低減され、入力端子ＩＴ、ＩＢに発生するノイズを削減することができる。
【００３７】
また、図４は、時刻ｔ２でＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１１０がオン状態からオフ状態となった場合の各寄生容量への充放電電流を示す模式図である。この場合、上述したようにノードＮ１０１、出力端子ＯＴの電位が接地電圧ＧＮＤへ低下し、ノードＮ１０２、出力端子ＯＢの電位が電源電圧ＶＤＤへ上昇する。このため、図４に示すように、寄生容量Ｃ１０１、Ｃ１０３では、ゲートから電流を流入し、寄生容量Ｃ１０２、Ｃ１０４では、ゲートに対して電流を流出する。このことから、図５の時刻ｔ２に示すように、入力端子側から見たＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３のゲート電流が増加し、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０４のゲート電流が減少する。
【００３８】
ここで、寄生容量Ｃ１０１、Ｃ１０４に注目すると、寄生容量Ｃ１０４からは電流が流出し、同時に寄生容量Ｃ１０１へは電流が流入する。同様に、寄生容量Ｃ１０２、Ｃ１０３に注目すると、寄生容量Ｃ１０２からは電流が流出し、同時に寄生容量Ｃ１０３へは電流が流入する。このため、入力端子ＩＴで接続されているＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のゲート電流で、それぞれ同時に流入、流出が発生し、お互いを相殺している。また、入力端子ＩＢで接続されているＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３のゲート電流でも、それぞれ同時に流入、流出が発生し、お互いを相殺している。よって、図５に示すように、時刻ｔ２で通常動作状態からパワーダウン状態へ遷移する場合の入力端子ＩＴ、ＩＢの電流の増加、もしくは減少が抑制される。この結果、入力端子ＩＴ、ＩＢの電位の変動が低減され、入力端子ＩＴ、ＩＢに発生するノイズを削減することができる。
【００３９】
このように、従来の差動増幅器１で、動作状態変化時の入力端子ＩＴ、ＩＢに発生していたノイズを、本実施の形態１の差動増幅器１００では削減することが可能となる。このため、本実施の形態１の差動増幅器１００の入力端子に接続されている他の回路への入力信号にノイズが伝達されることが無く、他の回路を誤作動させるのを防ぐことが可能となる。
【００４０】
また、図６に図１の差動増幅器１００のＭＯＳトランジスタの導電型を逆にした差動増幅器１０１の構成を示す。図６に示すように、差動増幅器１０１は、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４、ＭＮ１１０と、ＰＭＯＳトランジスタＭＰ１１０とを有する。
【００４１】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０１、ソースが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレインが出力端子ＯＴ、ソースが接地電圧端子ＧＮＤ、ゲートが入力端子ＩＴに接続される。これらＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０１で構成される電流経路を第１の電流経路とする。
【００４２】
ＮＭＯＳトランジスタＭＮ１０４は、ドレインが電源電圧端子ＶＤＤ、ソースが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子ＯＢ、ソースがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。これらＮＭＯＳトランジスタＭＮ１０４、ＭＮ１０２、ＮＭＯＳトランジスタＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００４３】
ここで、図６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。差動増幅器１０１は、差動増幅器１００のＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４をそれぞれＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４に置き換えた構成となっている。このため、動作状態変化時に発生する入力端子ＩＴ、ＩＢの電流の増加、もしくは減少が抑制される原理等は差動増幅器１００と同様であり、詳細な説明は省略する。
【００４４】
以上、差動増幅器１０１のように、入力信号ＩＴ、ＩＢが入力され駆動されるＭＯＳトランジスタの導電型を逆にしても、入力端子ＩＴ、ＩＢの電位の変動が低減され、入力端子ＩＴ、ＩＢに発生するノイズを削減することができる。このため、差動増幅器１００と同様、差動増幅器１０１の入力端子に接続されている他の回路への入力信号にノイズが伝達されることが無く、他の回路を誤作動させるのを防ぐことが可能となる。
【００４５】
発明の実施の形態２
【００４６】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図７に本実施の形態２にかかる差動増幅器２００の構成を示す。図７に示すように、差動増幅器２００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＭＰ１１０、ＭＰ２１０と、ＮＭＯＳトランジスタＭＮ１１０、ＭＮ２１０とを有する。
【００４７】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＰＭＯＳトランジスタＭＰ１０３は、ソースがノードＮ１０１、ドレインが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＰＭＯＳトランジスタＭＰ１０１は、ソースが出力端子ＯＴ、ドレインがノードＮ２０１、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２１０は、ドレインがノードＮ２０１、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ２１０は、ゲートに電源電圧ＶＤＤが入力される。これらＰＭＯＳトランジスタＭＰ１１０、ＭＰ１０３、ＭＰ１０１、ＮＭＯＳトランジスタＭＮ２１０で構成される電流経路を第１の電流経路とする。
【００４８】
ＰＭＯＳトランジスタＭＰ２１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ２０２に接続される。また、ＰＭＯＳトランジスタＭＰ２１０は、ゲートに接地電圧ＧＮＤが入力される。ＰＭＯＳトランジスタＭＰ１０４は、ソースがノードＮ２０２、ドレインが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが出力端子ＯＢ、ドレインがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。これらＰＭＯＳトランジスタＭＰ２１０、ＭＰ１０４、ＭＰ１０２、ＮＭＯＳトランジスタＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００４９】
ここで、図７に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。差動増幅器２００は、実施の形態１の差動増幅器１００と比較して、ＰＭＯＳトランジスタＭＰ１０４と電源電圧端子ＶＤＤとの間にＰＭＯＳトランジスタＭＰ２１０、ＰＭＯＳトランジスタＭＰ１０１と接地電圧端子ＧＮＤとの間にＮＭＯＳトランジスタＭＮ２１０が接続されている点が異なる。
【００５０】
このＰＭＯＳトランジスタＭＰ２１０のゲート電圧は接地電圧ＧＮＤにクランプされている。また、ＮＭＯＳトランジスタＭＮ２１０のゲート電圧は電源電圧ＶＤＤにクランプされている。よって、これらＰＭＯＳトランジスタＭＰ２１０、ＮＭＯＳトランジスタＭＮ２１０は、常にオン状態となっている。このため、差動増幅器２００の動作や入力端子ＩＴ、ＩＢへのノイズ削減メカニズムも、差動増幅器１００と同様となる。
【００５１】
また、ＰＭＯＳトランジスタＭＰ１１０とＭＰ２１０、ＰＭＯＳトランジスタＭＰ１０３とＭＰ１０４、ＰＭＯＳトランジスタＭＰ１０１とＭＰ１０２、ＮＭＯＳトランジスタＭＮ１１０とＭＮ２１０のトランジスタサイズ等を同一のものとする。こうすることで電流経路１と電流経路２を左右対称に設計することができ、電流経路１と電流経路２の電気的特性を同一とすることができる。
【００５２】
もし、実施の形態１の差動増幅器１００、１０１のように電流経路１と電流経路２とが非対称である場合、出力信号ＯＴ、ＯＢで所望の電圧レベルを得るためには、電流経路１と電流経路２で対応するトランジスタのサイズも非対称となる。このため、電流経路１と電流経路２で電気的特性を同一とすることが難しく、設計難度が上がってしまう問題がある。また、製造バラツキにも大きく影響を受ける可能性がある。
【００５３】
しかし、上述のように差動増幅器２００は、電流経路１と電流経路２を左右対称となっているため、設計の容易性が上がり、更に製造バラツキにも耐性を有することができる。
【００５４】
また、図８に図７の差動増幅器２００のＭＯＳトランジスタの導電型を逆にした差動増幅器２０１の構成を示す。図８に示すように、差動増幅器２０１は、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４、ＭＮ１１０、ＭＮ２１０と、ＰＭＯＳトランジスタＭＰ１１０、ＭＰ２１０とを有する。
【００５５】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０１、ソースが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレインが出力端子ＯＴ、ソースがノードＮ２０１、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２１０は、ドレインがノードＮ２０１、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ２１０は、ゲートに電源電圧ＶＤＤが入力される。これらＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０１、ＭＮ２１０で構成される電流経路を第１の電流経路とする。
【００５６】
ＰＭＯＳトランジスタＭＰ２１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ２０２に接続される。また、ＰＭＯＳトランジスタＭＰ２１０は、ゲートに接地電圧ＧＮＤが入力される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ２０２、ソースが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子ＯＢ、ソースがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。これらＰＭＯＳトランジスタＭＰ２１０、ＮＭＯＳトランジスタＭＮ１０４、ＭＮ１０２、ＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００５７】
ここで、図８に示された符号のうち、図１、図６と同じ符号を付した構成は、図１、図６と同じか又は類似の構成を示している。差動増幅器２０１は、差動増幅器２００のＭＯＳトランジスタの導電型を逆にした構成となっている。また、実施の形態１の差動増幅器１０１と比較して、ＰＭＯＳトランジスタＭＮ１０４と電源電圧端子ＶＤＤとの間にＰＭＯＳトランジスタＭＰ２１０、ＮＭＯＳトランジスタＭＮ１０１と接地電圧端子ＧＮＤとの間にＮＭＯＳトランジスタＭＮ２１０が接続されている点で異なる。
【００５８】
このＰＭＯＳトランジスタＭＰ２１０のゲート電圧は、接地電圧ＧＮＤにクランプされている。また、ＮＭＯＳトランジスタＭＮ２１０のゲート電圧も電源電圧ＶＤＤにクランプされている。よって、これらＰＭＯＳトランジスタＭＰ２１０、ＮＭＯＳトランジスタＭＮ２１０は、差動増幅器２００と同様、常にオン状態となっている。このため、差動増幅器２０１の動作や入力端子ＩＴ、ＩＢへのノイズ削減メカニズムも、差動増幅器１０１と同様となる。
【００５９】
また、ＰＭＯＳトランジスタＭＰ１１０とＭＰ２１０、ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４、ＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２、ＮＭＯＳトランジスタＭＮ１１０とＭＮ２１０のトランジスタサイズ等を同一のものとする。こうすることで電流経路１と電流経路２を左右対称に設計することができ、差動増幅器２００と同様、電流経路１と電流経路２の電気的特性を同一とすることができる。よって、差動増幅器２０１でも、設計の容易性が上がり、更に製造バラツキにも耐性を有することができる。
【００６０】
発明の実施の形態３
【００６１】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図９に本実施の形態３にかかる差動増幅器３００の構成を示す。図９に示すように、差動増幅器３００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＭＰ１１０、ＭＰ２１０と、ＮＭＯＳトランジスタＭＮ１１０、ＭＮ２１０と、容量素子Ｃ３０１〜Ｃ３０４とを有する。
【００６２】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＰＭＯＳトランジスタＭＰ１０３は、ソースがノードＮ１０１、ドレインが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＰＭＯＳトランジスタＭＰ１０１は、ソースが出力端子ＯＴ、ドレインがノードＮ２０１、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２１０は、ドレインがノードＮ２０１、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ２１０は、ゲートに電源電圧ＶＤＤが入力される。容量素子Ｃ３０３は、ＰＭＯＳトランジスタＭＰ１０３のゲート−ソース間に接続される。容量素子Ｃ３０１は、ＰＭＯＳトランジスタＭＰ１０１のゲート−ソース間に接続される。これらＰＭＯＳトランジスタＭＰ１１０、ＭＰ１０３、ＭＰ１０１、ＮＭＯＳトランジスタＭＮ２１０で構成される電流経路を第１の電流経路とする。
【００６３】
ＰＭＯＳトランジスタＭＰ２１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ２０２に接続される。また、ＰＭＯＳトランジスタＭＰ２１０は、ゲートに接地電圧ＧＮＤが入力される。ＰＭＯＳトランジスタＭＰ１０４は、ソースがノードＮ２０２、ドレインが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが出力端子ＯＢ、ドレインがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。容量素子Ｃ３０４は、ＰＭＯＳトランジスタＭＰ１０４のゲート−ソース間に接続される。容量素子Ｃ３０２は、ＰＭＯＳトランジスタＭＰ１０２のゲート−ソース間に接続される。これらＰＭＯＳトランジスタＭＰ２１０、ＭＰ１０４、ＭＰ１０２、ＮＭＯＳトランジスタＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００６４】
ここで、図９に示された符号のうち、図７と同じ符号を付した構成は、図７と同じか又は類似の構成を示している。差動増幅器３００は、実施の形態２の差動増幅器２００と比較して、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のゲート−ソース間にそれぞれ容量素子Ｃ３０１〜Ｃ３０４が接続されている点が異なる。
【００６５】
これら容量素子Ｃ３０１〜Ｃ３０４が、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のゲートに接続されることで、動作状態変化時に発生するＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のゲート電流の急激な変動を抑制することができる。これにより、例えば、実施の形態１、２では、ゲート電流の急激な変動が起こり、対応する寄生容量での電流の流出、流入では互いを相殺しきれない場合が発生するが、本実施の形態３では容量素子Ｃ３０１〜Ｃ３０４が、ゲート電流の急激な変動を抑制するため、上記電流の相殺を容易にすることが可能である。結果として、実施の形態１、２と比較してより入力端子ＩＴ、ＩＢの電位の変動が減少するため、入力端子ＩＴ、ＩＢに発生するノイズを更に削減することができる。また、これら容量素子Ｃ３０１〜Ｃ３０４として、例えば５０ｆ[Ｆ]〜１００ｆ[Ｆ]程度の非常に小さい容量値で設計可能である。このため差動増幅器３００が実装される半導体集積回路のチップに対する回路面積増加の影響は軽微である。
【００６６】
更に、入力信号ＩＴ、ＩＢの入力電圧の違いにより、発生するノイズ量が異なることがある。しかし、本実施の形態３の差動増幅器３００では、容量素子Ｃ３０１〜Ｃ３０４の容量値を調整することで、入力端子ＩＴ、ＩＢに発生するノイズ量を削減することが可能である。例えば、容量素子Ｃ３０３、Ｃ３０４の容量値を０ｆ[Ｆ]、５０ｆ[Ｆ]、１００ｆ[Ｆ]で変化させた場合の入力端子ＩＴの電圧値を図１０に示す。なお、容量素子Ｃ３０１、Ｃ３０２の容量値を更に変化せることで、入力端子ＩＴの電圧値のノイズ量を更に減少させることも可能である。このように、容量素子Ｃ３０１〜Ｃ３０４の容量値を変化させることで、入力端子ＩＴ、ＩＢに発生するノイズ量を最小にさせる最適容量値を求めることができる。また、容量素子Ｃ３０１〜Ｃ３０４のうち少なくとも１つだけ接続した場合であってもノイズの減少効果を得ることができる。例えば、入力端子ＩＢに入力する信号を接地電圧ＧＮＤもしくは電源電圧ＶＤＤに固定し、入力端子ＩＴに入力する信号の振幅を変化させる場合、容量素子Ｃ３０１だけ接続する。そして、容量素子Ｃ３０１の容量値を調整すると入力端子ＩＴの電圧値のノイズ量を減少させることが可能となる。また同様に、容量素子Ｃ３０１とＣ３０４を接続してもかまわない。そして、容量素子Ｃ３０１、Ｃ３０４の容量値を調整すると入力端子ＩＴの電圧値のノイズ量を減少させることが可能となる。
【００６７】
また、図１１に図９の差動増幅器３００のＭＯＳトランジスタの導電型を逆にした差動増幅器３０１の構成を示す。図１１に示すように、差動増幅器３０１は、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４、ＭＮ１１０、ＭＮ２１０と、ＰＭＯＳトランジスタＭＰ１１０、ＭＰ２１０とを有する。
【００６８】
ＰＭＯＳトランジスタＭＰ１１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１に接続される。また、ＰＭＯＳトランジスタＭＰ１１０は、ゲートにパワーダウン信号ＰＤが入力される。ＮＭＯＳトランジスタＭＮ１０３は、ドレインがノードＮ１０１、ソースが出力端子ＯＴ、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレインが出力端子ＯＴ、ソースがノードＮ２０１、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ２１０は、ドレインがノードＮ２０１、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ２１０は、ゲートに電源電圧ＶＤＤが入力される。容量素子Ｃ３０３は、ＮＭＯＳトランジスタＭＮ１０３のゲート−ソース間に接続される。容量素子Ｃ３０１は、ＮＭＯＳトランジスタＭＮ１０１のゲート−ソース間に接続される。これらＰＭＯＳトランジスタＭＰ１１０、ＮＭＯＳトランジスタＭＮ１０３、ＭＮ１０１、ＭＮ２１０で構成される電流経路を第１の電流経路とする。
【００６９】
ＰＭＯＳトランジスタＭＰ２１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ２０２に接続される。また、ＰＭＯＳトランジスタＭＰ２１０は、ゲートに接地電圧ＧＮＤが入力される。ＮＭＯＳトランジスタＭＮ１０４は、ドレインがノードＮ２０２、ソースが出力端子ＯＢ、ゲートが入力端子ＩＴに接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子ＯＢ、ソースがノードＮ１０２、ゲートが入力端子ＩＢに接続される。ＮＭＯＳトランジスタＭＮ１１０は、ドレインがノードＮ１０２、ソースが接地電圧端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１１０は、ゲートにパワーダウン信号ＰＤＢが入力される。パワーダウン信号ＰＤＢは、パワーダウン信号ＰＤの逆相信号である。容量素子Ｃ３０４は、ＮＭＯＳトランジスタＭＮ１０４のゲート−ソース間に接続される。容量素子Ｃ３０２は、ＮＭＯＳトランジスタＭＮ１０２のゲート−ソース間に接続される。これらＰＭＯＳトランジスタＭＰ２１０、ＮＭＯＳトランジスタＭＮ１０４、ＭＮ１０２、ＭＮ１１０で構成される電流経路を第２の電流経路とする。
【００７０】
ここで、図１１に示された符号のうち、図８、図９と同じ符号を付した構成は、図８、図９と同じか又は類似の構成を示している。差動増幅器３０１は、差動増幅器３００のＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４をそれぞれＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４に置き換えた構成となっている。また、差動増幅器３０１は、実施の形態２の差動増幅器２０１と比較して、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４のゲート−ソース間にそれぞれ容量素子Ｃ３０１〜Ｃ３０４が接続されている点で異なる。
【００７１】
これら容量素子Ｃ３０１〜Ｃ３０４が、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４のゲートに接続されることで、動作状態変化時に発生するＮＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４のゲート電流の急激な変動を抑制することができる。そして、この変動が抑制されたゲート電流によって、実施の形態１、２で説明した対応する寄生容量同士で電流の流出、流入による相殺が行われる。差動増幅器３００と同様、結果として、実施の形態１、２と比較してより入力端子ＩＴ、ＩＢの電位の変動が減少するため、入力端子ＩＴ、ＩＢに発生するノイズを更に削減することができる。その他の効果も差動増幅器３００と同様である。
【００７２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態３において、容量素子Ｃ３０３、Ｃ３０４のみであってもよい。逆に容量素子Ｃ３０１、Ｃ３０２のみであってもよい。また、実施の形態１の構成に対して、実施の形態３のようにＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のゲート−ソース間に容量素子Ｃ３０１〜Ｃ３０４を接続してもよい。また、ゲート−ドレイン間に容量素子を接続してもよい。また、実施の形態１〜３では第１、第２の電流経路をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタをバイポーラトランジスタで置き換えてもよい。
【符号の説明】
【００７３】
１００、１０１、２００、２０１、３００、３０１  差動増幅器
ＭＰ１０１〜ＭＰ１０４、ＭＰ１１０、ＭＰ２１０  ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ１０４、ＭＮ１１０、ＭＮ２１０  ＮＭＯＳトランジスタ
Ｃ３０１〜Ｃ３０４  容量素子
ＩＴ、ＩＢ  入力端子
ＯＴ、ＯＢ  出力端子
【図１】
2011035597.tif 000003
【図２】
2011035597.tif 000004
【図３】
2011035597.tif 000005
【図４】
2011035597.tif 000006
【図５】
2011035597.tif 000007
【図６】
2011035597.tif 000008
【図７】
2011035597.tif 000009
【図８】
2011035597.tif 000010
【図９】
2011035597.tif 000011
【図１０】
2011035597.tif 000012
【図１１】
2011035597.tif 000013
【図１２】
2011035597.tif 000014
【図１３】
2011035597.tif 000015
【図１４】
2011035597.tif 000016
【図１５】
2011035597.tif 000017
【図１６】
2011035597.tif 000018
【図１７】
2011035597.tif 000019