(57)【要約】【課題】欠陥画素の検査時間を従来に比べて大幅に短縮することができる固体撮像装置及びその欠陥画素検出方法を提供すること。【解決手段】画素アレイ部１１のすべての画素２０から、当該画素アレイ部１１における所定数の画素列毎にそれぞれ配線された複数の垂直信号線２１1〜２１nへ、同時に信号を出力させる。そして、各垂直信号線２１1〜２１nへ同時に出力される信号を垂直信号線２１1〜２１n毎に加算し、このように加算された信号が所定閾値以上のレベルであるときに、当該加算された信号を出力した画素列を欠陥画素列として判定する。【選択図】図１
2011146775.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置され、所定数の画素列毎に垂直信号線がそれぞれ配線された画素アレイ部と、
前記画素アレイ部の画素すべてから前記複数の垂直信号線へ同時に信号を出力させる制御部と、
前記垂直信号線毎に設けられ、対応する前記垂直信号線へ前記画素から同時に出力される信号を加算する複数の加算部と、
前記複数の加算部でそれぞれ加算された信号を出力する出力部と、を備えた固体撮像装置。
【請求項２】
前記出力部から出力される前記加算された信号が所定閾値以上のレベルであるときに、前記加算された信号を出力した画素列を欠陥画素列として判定する判定部を備えた請求項１に記載の固体撮像装置。
【請求項３】
前記画素は、前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、前記転送ゲート部から転送された信号電荷を電圧信号に変換する電荷電圧変換部と、前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、前記電荷電圧変換部をリセットするリセットゲート部と、を有しており、
前記制御部は、前記電荷電圧変換部の信号電荷を変換した電圧信号を前記増幅部から前記垂直信号線へ出力させる制御を、前記画素アレイ部の画素すべてに対して同時に行う請求項１又は２に記載の固体撮像装置。
【請求項４】
前記画素は、前記増幅部により変換された電圧信号を前記垂直信号線に出力する選択ゲート部を備え、
前記制御部は、前記画素アレイ部のすべての画素の選択ゲート部を制御することにより、前記画素アレイ部の画素すべてから前記複数の垂直信号線へ同時に信号を出力させる請求項３に記載の固体撮像装置。
【請求項５】
前記加算部は、前記垂直信号線にドレインが接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースが接続された定電流源とにより構成されるソースフォロア回路である請求項３又は４に記載の固体撮像装置。
【請求項６】
２以上の画素間で、前記電荷電圧変換部、前記増幅部、前記リセットゲート部及び選択ゲート部を共有した請求項４に記載の固体撮像装置。
【請求項７】
入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置された画素アレイ部のすべての画素から、当該画素アレイ部における所定数の画素列毎にそれぞれ配線された複数の垂直信号線へ、同時に信号を出力させるステップと、
各前記垂直信号線へ同時に出力される信号を前記垂直信号線毎に加算するステップと、
前記加算された信号が所定閾値以上のレベルであるときに、前記加算された信号を出力した画素列を欠陥画素列として判定するステップと、を有する固体撮像装置の欠陥画素検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその欠陥画素検出方法に関する。詳細には、入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置され、１以上の画素列毎に垂直信号線が配線された画素アレイ部を有するＣＭＯＳ型固体撮像装置及びその欠陥画素検出方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、画像を撮像して保存できる撮像機器が広く普及している。このような撮像機器に用いる撮像デバイスとしては、ＣＣＤ型固体撮像装置が最も一般的であったが、近年では、固体撮像装置の一層の多画素化が進むのに従って、ＣＭＯＳ型固体撮像装置が注目されている。ＣＭＯＳ型固体撮像装置は、画素信号のランダムアクセスが可能である点や、ＣＣＤ型固体撮像装置と比較して読み出しが高速で、高感度、低消費電力といった特徴がある。
【０００３】
このような固体撮像装置では、固体撮像装置を形成する半導体の局所的な結晶欠陥や、固体撮像装置を半導体上に形成する製造工程において何らかのゴミやストレス等に起因して画素欠陥が生じることがある。そして、このような画素欠陥が固体撮像装置上に存在する場合、この画素欠陥に起因して固体撮像装置で得られる画像に白点や黒点などが生じ、画質を劣化させることが知られている。
【０００４】
従来のＣＭＯＳ型の固体撮像装置では、その製造工程などにおいて、例えば、固体撮像装置で撮像した全画像を外部テスタなどに取り込んだ後、画像処理を行うことで画素の欠陥検出を行っていた。そのため、多画素化が進むに伴って、画素の欠陥を検査する際の画像の取り込み時間や画像処理時間が増加している。製品検査の時間は製品コストに反映されることになるため、検査時間短縮の要求は非常に高い。
【０００５】
そこで、行列状に複数の画素を配置した画素アレイ部の出力経路を通常出力のためのＣＤＳ回路と欠陥検査のための画素欠陥判定回路にスイッチによって切り換え、画素欠陥判定回路により出力信号を基準信号と比較し、欠陥判定を行う技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−４０６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に記載の技術では、通常動作のための経路とは異なる経路に画素欠陥判定回路を設けることで高速化を行うことが可能である。しかし、多画素化がさらに進んでおり、さらなる検査時間短縮が望まれている。
【０００８】
そこで、本発明は、欠陥画素の検査時間を従来に比べて大幅に短縮することができる固体撮像装置及びその欠陥画素検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
そこで、上記目的を達成するために、請求項１に記載の発明は、固体撮像装置において、入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置され、所定数の画素
列毎に垂直信号線がそれぞれ配線された画素アレイ部と、前記画素アレイ部の画素すべてから前記複数の垂直信号線へ同時に信号を出力させる制御部と、前記垂直信号線毎に設けられ、対応する前記垂直信号線へ前記画素から同時に出力される信号を加算する複数の加算部と、前記複数の加算部でそれぞれ加算された信号を出力する出力部と、を備えることとした。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の固体撮像装置において、前記出力部から出力される前記加算された信号が所定閾値以上のレベルであるときに、前記加算された信号を出力した画素列を欠陥画素列として判定する判定部を備えることとした。
【００１１】
また、請求項３に記載の発明は、請求項１又は２に記載の固体撮像装置において、前記画素は、前記光電変換部から信号電荷を読み出して転送する転送ゲート部と、前記転送ゲート部から転送された信号電荷を電圧信号に変換する電荷電圧変換部と、前記電荷電圧変換部で変換された電圧信号を増幅して出力する増幅部と、前記電荷電圧変換部をリセットするリセットゲート部と、を有しており、前記制御部は、前記電荷電圧変換部の信号電荷を変換した電圧信号を前記増幅部から前記垂直信号線へ出力させる制御を、前記画素アレイ部の画素すべてに対して同時に行うこととした。
【００１２】
また、請求項４に記載の発明は、請求項３に記載の固体撮像装置において、前記画素は、前記増幅部により変換された電圧信号を前記垂直信号線に出力する選択ゲート部を備え、前記制御部は、前記画素アレイ部のすべての画素の選択ゲート部を制御することにより、前記画素アレイ部の画素すべてから前記複数の垂直信号線へ同時に信号を出力させることとした。
【００１３】
また、請求項５に記載の発明は、請求項３又は４に記載の固体撮像装置において、前記加算部は、前記垂直信号線にドレインが接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースが接続された定電流源とにより構成されるソースフォロア回路であることとした。
【００１４】
また、請求項６に記載の発明は、請求項４に記載の固体撮像装置において、２以上の画素間で、前記電荷電圧変換部、前記増幅部、前記リセットゲート部及び選択ゲート部を共有することとした。
【００１５】
また、請求項７に記載の発明は、固体撮像装置の欠陥画素検出方法において、入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置された画素アレイ部のすべての画素から、当該画素アレイ部における所定数の画素列毎にそれぞれ配線された複数の垂直信号線へ、同時に信号を出力させるステップと、各前記垂直信号線へ同時に出力される信号を前記垂直信号線毎に加算するステップと、前記加算された信号が所定閾値以上のレベルであるときに、前記加算された信号を出力した画素列を欠陥画素列として判定するステップと、を有することとした。
【発明の効果】
【００１６】
本発明によれば、画素アレイ部の画素すべてから複数の垂直信号線へ同時に信号を出力させ、複数の垂直信号線へ同時に出力される信号を垂直信号線毎に加算部により加算して出力する。この出力された加算後の信号を所定の閾値と比較することで欠陥のある画素列があるか否かを判定することができ、欠陥画素の検査時間を従来に比べて大幅に短縮することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る固体撮像装置の全体的な構成を示した図である。
【図２】図１に示す画素アレイ部及びソースフォロア回路の構成を示す図である。
【図３】図１に示す固体撮像装置における通常動作モード時の制御信号のタイミングを示す図である。
【図４】図１に示す固体撮像装置における欠陥検出モード時の制御信号のタイミングを示す図である。
【図５】欠陥検出モードに固体撮像装置に接続される外部テスタの構成を示す図である。
【図６】欠陥画素検出方法の説明図である。
【図７】図１に示す固体撮像装置の検査手順を示す図である。
【図８】図１に示す固体撮像装置における欠陥検出モード時の制御信号の他のタイミングを示す図である。
【図９】他の画素構成を示す図である。
【図１０】図９に示す画素構成の固体撮像装置における通常動作モード時の制御信号のタイミングを示す図である。
【図１１】他の画素構成を示す図である。
【図１２】図１１に示す画素構成の固体撮像装置における通常動作モード時の制御信号のタイミングを示す図である。
【図１３】図１１に示す画素構成の固体撮像装置における欠陥検出モード時の制御信号のタイミングを示す図である。
【図１４】本発明の他の実施形態に係る固体撮像装置の構成を示す図である。
【図１５】本発明の別の実施形態に係る固体撮像装置の構成を示す図である。
【図１６】本発明の実施形態に係る固体撮像装置を内蔵した撮像機器の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、発明を実施するための形態（以下、「実施形態」とする）の固体撮像装置及びその欠陥画素検出方法について説明する。
【００１９】
［１．全体概要］
本実施形態の固体撮像装置は、入射光を信号電荷に変換する光電変換部を含む画素が行列状に配置され、所定数の画素列毎に垂直信号線がそれぞれ配線された画素アレイ部を有するＣＭＯＳ型の固体撮像装置である。
【００２０】
この固体撮像装置には、画素アレイ部の画素すべてから複数の垂直信号線へ同時に信号を出力させる制御部を有しており、複数の垂直信号線へ同時に出力される信号を垂直信号線毎に加算部により加算し、出力部から出力する。
【００２１】
そして、固体撮像装置内又は外には、加算部により加算されて出力部から出力される信号（以下、「検査用信号」とも呼ぶ。）が所定閾値以上のレベルであるときに、この検査用信号に対応する画素列を欠陥画素列として判定する判定部を有している。
【００２２】
例えば、欠陥がある画素から読み出される信号の信号レベルが欠陥のない画素から読み出される信号の信号レベルよりも大きいとする。このとき、欠陥がある画素と欠陥のない画素から同時に信号を同じ垂直信号線に読み出して加算すると、欠陥のない画素列から読み出して加算した場合に比べ、その検査用信号の信号レベルは大きくなる。従って、上述のように、欠陥のない画素列における検査用信号よりも少し高い信号レベルを上記所定閾値とすることで、欠陥がある画素を有する固体撮像装置を検出することができる。
【００２３】
このように、本実施形態に係る固体撮像装置では、画素毎に欠陥を検出するのではなく、所定数の画素列単位で欠陥を検出するようにすることで、欠陥画素を検査するための検査時間を大幅に短縮することができる。
【００２４】
また、固体撮像装置内に上記判定部を設けることにより、外部テスタなどでの判定処理が不要となり、製造ラインの設備を簡易にすることが可能となる。
【００２５】
画素には、転送ゲート部、電荷電圧変換部、増幅部、選択ゲート部、リセットゲート部などを備えており、転送ゲート部により光電変換部から信号電荷を電荷電圧変換部に読み出して電圧信号に変換し、増幅部により増幅した後、選択ゲート部から垂直信号線に出力する。
【００２６】
各垂直信号線には、ソースフォロア回路が接続されており、制御部は、画素アレイ部を構成するすべての画素の選択ゲート部を制御することによって、すべての画素列の画素から対応する各垂直信号線へ信号を出力させてソースフォロア回路により加算する。なお、ソースフォロア回路は、ＭＯＳトランジスタと定電流源で構成されており、各垂直信号線には、ＭＯＳトランジスタのドレインが接続されており、ＭＯＳトランジスタのソースには定電流源が接続され、加算された信号はＭＯＳトランジスタのソースから出力される。
【００２７】
また、制御部は、選択ゲート部を制御して画素から信号を読み出すときには、転送ゲート部から信号電荷を電荷電圧変換部に読み出さないようにすることで、電荷電圧変換部の欠陥を検出することができる。なお、選択ゲート部を制御して画素から信号を読み出す前に、リセットゲート部により電荷電圧変換部に蓄積された不要な信号電荷をリセットドレイン領域に掃き捨てることにより、電荷電圧変換部の欠陥をより精度よく検出することが可能となる。
【００２８】
以下、本実施形態おける固体撮像装置の具体的な一例を図面を参照して説明する。
【００２９】
［２.固体撮像装置１の構成］
次に、本実施形態に係るＣＭＯＳ型固体撮像装置１の構成について図面を用いて説明する。
【００３０】
本実施形態に係る固体撮像装置１は、半導体基板上に、図１に示すように、画素アレイ部１１、行走査回路１２、カラム信号処理部群１３、列走査回路１４、出力部１５、タイミング制御回路１６、ＲＡＭＰ信号生成回路１７等を有して構成される。半導体基板は、例えばシリコン基板からなる。なお、行走査回路１２、列走査回路１４及びタイミング制御回路１６は、画素アレイ部１１やカラム信号処理部群１３を制御する制御部として機能する。
【００３１】
画素アレイ部１１は、撮像領域を構成し、入射光を信号電荷に変換する後述の光電変換部５０を含む画素２０が行列状（ｍ行×ｎ列）に配置され、画素列毎に垂直信号線２１1〜２１nが配線されている。
【００３２】
タイミング制御回路１６は、固体撮像装置１外の制御装置により制御されて、行走査回路１２、カラム信号処理部群１３及び列走査回路１４などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御回路１６は、このように生成した制御信号を、行走査回路１２、カラム信号処理部群１３及び列走査回路１４などに入力する。
【００３３】
行走査回路１２は、例えばシフトレジスタによって構成される。この行走査回路１２は、行転送信号φＴＲＧ（φＴＲＧ１〜φＴＲＧｍ）及び行選択信号φＳＥＬ（φＳＥＬ１〜φＳＥＬｍ）を出力して画素アレイ部１１の各画素２０を行単位で順次垂直方向に選択走査する。これにより、各画素２０の光電変換部５０において受光量に応じて生成された信号電荷に基づく画素信号が垂直信号線２１1〜２１nを通してカラム信号処理部群１３に
供給される。また、行走査回路１２は、各行の画素２０に共通に印加される行リセット信号φＲＳＴ（φＲＳＴ１〜φＲＳＴｎ）を供給して、画素のリセットを行う。
【００３４】
カラム信号処理部群１３は、画素アレイ部１１の画素列（カラム）毎に対応してそれぞれ配置される複数のカラム信号処理部３０1〜３０nを有する。各カラム信号処理部３０1〜３０nは、各画素２０から出力される信号の電圧に応じたデジタル信号を出力する。具体的には、カラム信号処理部３０1〜３０nは、画素アレイ部１１のアナログ出力を、参照信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤ変換及びデジタルＣＤＳを行って、デジタル信号に変換して出力する。
【００３５】
列走査回路１４は、例えばシフトレジスタによって構成され、列走査パルスを順次出力して、カラム信号処理部群１３により信号処理を施した信号をカラム信号処理部群１３から水平信号線４０に出力させる。出力部１５は、カラム信号処理部群１３から水平信号線４０を通して順次に供給される信号に対し、所定の信号処理を行って出力する。
【００３６】
カラム信号処理部３０1〜３０nは、図１に示すように、コンパレータ３１、カウンタ３２、ラッチ３３、ソースフォロア回路３４を有している。コンパレータ３１は、画素アレイ部１１の画素２０から出力される信号と段階的に値が変化する参照信号ＲＡＭＰとを比較し、これらの大小関係が入れ替わったときに、その出力を反転する。この参照信号ＲＡＭＰは、ある傾きを持った線形に変化するスロープ波形であるランプ信号であり、ＲＡＭＰ信号生成回路１７により生成される。カウンタ３２は、画素アレイ部１１から出力される信号と参照信号ＲＡＭＰとの大小関係が入れ替わる時間量である比較時間をカウントする。カウンタ３２とラッチ３３によりアナログデジタル変換手段が構成される。ラッチ３３は、カウンタ３２による比較時間のカウント結果を保持する。各ラッチ３３の出力は、水平信号線４０に接続されており、所定の信号処理を施されて出力部１５から出力される。
【００３７】
画素アレイ部１１の画素列毎に設けられた垂直信号線２１1〜２１nに画素２０から読み出された信号は、コンパレータ３１で参照信号ＲＡＭＰと比較される。このとき、コンパレータ３１と同様に画素列毎に配置されたカウンタ３２が動作しており、参照信号ＲＡＭＰの電圧とカウンタ３２のカウンタ値が一対一の対応を取りながら変化することで垂直信号線２１1〜２１nに読み出された信号をデジタル変換する。すなわち、参照信号ＲＡＭＰの電圧の変化は電圧の変化を時間の変化に変換するものであり、その時間をカウンタ３２によりある周期(クロック)で数えることでデジタル値に変換される。そして、垂直信号線２１1〜２１nに読み出された信号と参照信号ＲＡＭＰが交わったとき、コンパレータ３１の出力が反転し、カウンタ３２の入力クロックを停止し、カウンタ３２のカウント値をラッチ３３に保持させてアナログデジタル変換を完了させる。
【００３８】
以上のアナログデジタル変換期間終了後、列走査回路１４により、各ラッチ３３に保持されたデータが、水平信号線４０に転送され、出力部１５を経て外部に出力される。なお、出力部１５の出力に所定の信号処理を行って２次元画像を生成する信号処理回路を設けるようにしてもよい。この場合、信号処理回路では、例えば、縦線欠陥や点欠陥の補正、信号のクランプなどや、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理などを行うことができる。
【００３９】
［３.画素２０の構成］
次に、画素２０の構成について図２を参照して説明する。
【００４０】
図２に示すように、画素２０は、光電変換部５０と、転送ゲート部５１と、フローティングディフージョン（ＦＤ）領域である電荷電圧変換部５２と、増幅部５３と、リセット
ゲート部５５と、選択ゲート部５４とを有している。光電変換部５０で蓄積された信号電荷は、転送ゲート部５１で読み出されて電荷電圧変換部５２で電圧信号に変換され、増幅部５３により増幅されて選択ゲート部５４を介して画素信号として出力される。なお、電荷電圧変換部５２に蓄積された不要な信号電荷はリセットゲート部５５によりリセットドレイン領域（図示せず）に掃き捨てられる。
【００４１】
光電変換部５０は、フォトダイオードＰＤからなり、入射光を光電変換し、この光電変換で生成された信号電荷を蓄積する領域を有している。
【００４２】
転送ゲート部５１は、行走査回路１２から出力される行転送信号φＴＲＧにより動作する転送トランジスタＴｒ１を有している。この転送トランジスタＴｒ１は、そのソースが光電変換部５０のフォトダイオードＰＤに接続され、そのドレインが電荷電圧変換部５２に接続されており、行転送信号φＴＲＧに応じて、フォトダイオードＰＤに蓄積された信号電荷を電荷電圧変換部５２へ転送する。
【００４３】
増幅部５３は、増幅トランジスタＴｒ２を有しており、この増幅トランジスタＴｒ２のゲートは電荷電圧変換部５２に接続され、そのソースは電源に接続され、そのドレインは選択ゲート部５４に接続されている。この増幅トランジスタＴｒ２により、電荷電圧変換部５２で変換された電圧信号が増幅されて選択ゲート部５４へ出力される。
【００４４】
リセットゲート部５５は、行走査回路１２から出力される行リセット信号φＲＳＴにより動作するリセットトランジスタＴｒ３を有している。リセットトランジスタＴｒ３は、そのドレインが電源に接続され、そのソースが電荷電圧変換部５２に接続されており、行リセット信号φＲＳＴに応じて、電荷電圧変換部５２に蓄積された信号電荷をリセットドレイン領域に掃き捨てる。
【００４５】
選択ゲート部５４は、行走査回路１２から出力される行選択信号φＳＥＬにより動作する選択トランジスタＴｒ４を有している。この選択トランジスタＴｒ４は、そのドレインが増幅部５３の出力に接続され、そのソースが垂直信号線２１に接続されており、行選択信号φＳＥＬに応じて、増幅部５３により増幅された信号を垂直信号線２１へ出力する。なお、各トランジスタＴｒ１〜Ｔｒ４はＭＯＳトランジスタから構成される。
【００４６】
以上のように構成される画素２０は、行走査回路１２からの制御により次のように動作する。
【００４７】
行走査回路１２は、固体撮像装置１外の制御装置からの動作により、画素アレイ部１１の行毎に画素から信号を出力させる通常動作モードと、画素アレイ部１１のすべての画素から信号を出力させる欠陥検出モードと、を切り替え可能となっている。
【００４８】
通常動作モードでは、行走査回路１２は、信号の読み出しを行う画素行（以下、「読み出し行」と呼ぶ。）に対応する行選択信号φＳＥＬをＨｉｇｈレベルにする。その後、行走査回路１２は、読み出し行に対応する行リセット信号φＲＳＴを所定期間だけＨｉｇｈレベルにする。これにより、読み出し行の各画素２０では、リセットトランジスタＴｒ３がオン状態となって電荷電圧変換部５２に蓄積されている信号電荷がリセットドレイン領域に掃き捨てられ、電荷電圧変換部５２の電圧（電位）がリセットされる。
【００４９】
次に、行走査回路１２は、フォトダイオードＰＤの信号電荷を読み出すときに、読み出し行に対応する行転送信号φＴＲＧを所定期間Ｈｉｇｈレベルする。これにより、読み出し行の各画素２０では、転送トランジスタＴｒ１がオン状態となり、フォトダイオードＰＤに蓄積されている信号電荷が電荷電圧変換部５２へ転送される。電荷電圧変換部５２は
転送された信号電荷を電圧信号に変換して増幅トランジスタＴｒ２のゲートに出力する。電荷電圧変換部５２から出力される電圧信号は増幅トランジスタＴｒ２により増幅され、選択ゲート部５４を介して垂直信号線２１へ出力される。その後、行走査回路１２は、行選択信号φＳＥＬをＬｏｗレベルにして、１つの画素行からの画素信号の読み出しを終了する。
【００５０】
この通常動作モードでは、図３に示すように、以上の動作をすべての画素行に対して行うようにしており、この動作を繰り返し行うことで、順次フレーム画像を構成する画素信号を出力する。すなわち、行走査回路１２は、読み出し行を１行目から順にｍ行目まで順次行って、ｍ行×ｎ列の画素から画素信号を出力する。これにより、被写体画像を形成する画素信号を画素アレイ部１１から出力する。
【００５１】
一方、欠陥検出モードでは、行走査回路１２は、行毎に順次、行選択信号φＳＥＬ、行転送信号φＴＲＧ及び行リセット信号φＲＳＴを制御するのではなく、図４に示すように、すべての行の行選択信号φＳＥＬ及び行リセット信号φＲＳＴを並列に制御する。なお、欠陥検出モードでは、すべての行転送信号φＴＲＧがＬｏｗレベルに維持される。
【００５２】
この欠陥検出モードでは、行走査回路１２は、すべての行選択信号φＳＥＬ１〜φＳＥＬｍをＨｉｇｈレベルにする。その後、行走査回路１２は、すべての行リセット信号φＲＳＴ１〜φＲＳＴｍを所定期間だけＨｉｇｈレベルにする。これにより、画素アレイ部１１を構成するすべての画素２０では、リセットトランジスタＴｒ３がオン状態となって電荷電圧変換部５２に蓄積されている信号電荷がリセットドレイン領域に掃き捨てられ、電荷電圧変換部５２の電圧がリセットされる。
【００５３】
画素アレイ部１１の各画素列に対応する垂直信号線２１には、ＭＯＳトランジスタＴｒ５と定電流源３５からなるソースフォロア回路３４が接続されている。
【００５４】
欠陥検出モードでは、上述のように画素列のすべての画素の選択ゲート部５４が制御されることから、画素列のすべての画素からの信号は、ソースフォロア回路３４により加算されることになる。
【００５５】
タイミング制御回路１６は、電荷電圧変換部５２の電圧がリセットされた後、カラム信号処理部３０1〜３０nを制御して、各画素２０から出力され加算された信号（以下、「合算信号」という。）を垂直信号線２１1〜２１nを介して入力する。これにより、参照信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤ変換が行われ、画素列（カラム）単位で合算信号がデジタル信号に変換されて水平信号線４０へ出力される。出力部１５は水平信号線４０を介して入力されるデジタル信号に所定の信号処理を施して、検査用信号として出力する。その後、行走査回路１２は、すべての行選択信号φＳＥＬ１〜φＳＥＬｍをＬｏｗレベルにして、欠陥検出モードを終了する。なお、行走査回路１２は、欠陥検出モードを終了せずに、上記処理を繰り返し行うこともできる。
【００５６】
欠陥検出モードの際には、図５に示すように、出力部１５の出力に判定部７０を有する外部テスタ６０を接続する。
【００５７】
判定部７０は、コンパレータ７１と閾値生成回路７２とを有しており、固体撮像装置１の出力部１５から出力される検査用信号と閾値とを比較し、その比較結果を出力する。閾値生成回路７２は、閾値を出力する回路であり、従って、コンパレータ７１は、検査用信号が閾値よりも信号レベルが高いときに、画素列欠陥信号としてＨｉｇｈレベルの信号を出力する。
【００５８】
例えば、ｘ列（ｘはｎまでの自然数）の画素列に対応するカラム信号処理部３０から出力される検査用信号をＳｘとする。このとき、検査用信号Ｓ１〜Ｓ９の信号レベルが図６に示すようになった場合、判定部７０は、検査用信号Ｓ６，Ｓ７が入力されたときに、Ｈｉｇｈレベルの信号を出力する。すなわち、判定部７０は、６列目及び７列目の画素列を構成する画素２０に欠陥があると判定することになる。
【００５９】
このように、欠陥検出モードでは、画素アレイ部１１のすべての画素２０から同時に信号を読み出し、画素列単位で読み出した信号を加算して、画素列毎に欠陥検出を行うようにしているため、固体撮像装置１の画素欠陥を容易に検査することが可能となる。
【００６０】
特に、欠陥検出モードでは、すべての行転送信号φＴＲＧがＬｏｗレベルに維持されているため、画素２０から読み出される信号を検査することにより、電荷電圧変換部５２の欠陥を検出することができる。
【００６１】
外部テスタ６０での固体撮像装置１の検査は、上記画素欠陥検査のほか、ＤＣ測定、撮像測定、機能検査などがあり、図７に示す順番で行われる。
【００６２】
固体撮像装置１の検査を開始時に、外部テスタ６０は、まず、ＤＣテストを行う（ステップＳＴ１）。これは、例えば固体撮像装置１の信号端子や電源端子のオープン不良やショート不良のチェックや静的電源電流チェックなど、固体撮像装置１の静的な特性をチェックするものである。
【００６３】
その後、外部テスタ６０は、固体撮像装置１を制御して、固体撮像装置１を欠陥検出モードにして、判定部７０による上述した画素欠陥検査を行う（ステップＳＴ２）。
【００６４】
その後、外部テスタ６０は、固体撮像装置１を制御して、固体撮像装置１を通常動作モードにして、所定の被写体を撮像させて画素信号を出力させ、この画素信号が正常に出力されているかを確認する撮像検査を行う（ステップＳＴ３）。さらに、外部テスタ６０は、固体撮像装置１を制御して、固体撮像装置１全体の機能検査を行う（ステップＳＴ４）。
【００６５】
このように画素欠陥検査をＤＣテスト後の早い段階で行うことにより、画素欠陥がある固体撮像装置１を早期に検出することができる。そのため、検査コストをさらに低減することが可能となる。
【００６６】
なお、上述においては、欠陥検出モードにおいて、行走査回路１２は、すべての行転送信号φＴＲＧがＬｏｗレベルに維持するようにしたが、すべての行転送信号φＴＲＧを所定期間Ｈｉｇｈレベルにするように制御することでも検査可能である。
【００６７】
この場合、行走査回路１２は、図８に示すように、すべての画素２０の電荷電圧変換部５２の電圧がリセットされた後、すべての行転送信号φＴＲＧを所定期間Ｈｉｇｈレベルする。これにより、画素アレイ部１１を構成するすべての画素２０では、転送トランジスタＴｒ１がオン状態となり、フォトダイオードＰＤに蓄積されている信号電荷が電荷電圧変換部５２へ転送される。電荷電圧変換部５２は転送された信号電荷を電圧信号に変換して増幅トランジスタＴｒ２のゲートに出力する。電荷電圧変換部５２から出力される電圧信号は増幅トランジスタＴｒ２により増幅され、選択ゲート部５４を介して垂直信号線２１へ出力される。
【００６８】
タイミング制御回路１６は、すべての画素２０から信号を出力している状態で、カラム信号処理部３０1〜３０nを制御して、合算信号を垂直信号線２１1〜２１nを介して入力し
てデジタル信号に変換し、出力部１５で所定の信号処理を施して、検査用信号として出力する。その後、行走査回路１２は、すべての行選択信号φＳＥＬ１〜φＳＥＬｍをＬｏｗレベルにして、欠陥検出モードを終了する。
【００６９】
このようにすることで、転送ゲート部５１だけでなく光電変換部５０を含めた画素２０の欠陥の検出が可能となる。なお、この場合、画素２０への光の入射を遮断する遮光部材を画素アレイ部１１上に形成することなどにより、光電変換部５０での光電変換量を抑えることが望ましい。
【００７０】
［４.その他の構成の画素］
上述においては、画素２０に選択ゲート部５４を設けた例を説明したが、図９に示すように、選択ゲート部５４を設けない画素２０’であっても、上記と同様に欠陥検出モードでの画素欠陥検査が可能となる。
【００７１】
この画素２０’に対して、行走査回路１２は、通常動作モードの場合には、図１０に示すように、行転送信号φＴＲＧ及び行リセット信号φＲＳＴを制御する。なお、読み出し行とはフォトダイオードＰＤに蓄積された信号電荷に応じた電圧を出力するタイミングになった行であり、シャッタ行とは、電荷電圧変換部５２に蓄積されている信号電荷を図示しないリセットドレイン領域に掃き捨てるタイミングとなった行である。
【００７２】
また、欠陥検出モードでは、行走査回路１２によりＨｉｇｈレベルの行リセット信号φＲＳＴを所定期間出力して電荷電圧変換部５２に蓄積されている信号電荷をリセットドレイン領域に掃き捨てた後に、垂直信号線２１1〜２１nに出力されている信号を処理する。すなわち、タイミング制御回路１６がカラム信号処理部３０1〜３０nを制御して、合算信号を垂直信号線２１1〜２１nを介して入力してデジタル信号に変換し、出力部１５で所定の信号処理を施して、検査用信号として出力する。
【００７３】
このように、画素２０’では、選択ゲート部や行選択信号φＳＥＬを設ける必要がないため、画素アレイ部１１の構成を簡易にすることができ、しかも、欠陥検出モードでの制御も簡易なものにすることができる。
【００７４】
また、図１１に示すように、複数画素共有構造を採用してもよい。図１１に示す複数画素共有構造の固体撮像装置では、２行×２列の４つの画素で、電荷電圧変換部５２’、増幅部５３、リセットゲート部５５及び選択ゲート部５４を共有するようにしている。従って、垂直信号線２１は、２つの画素列単位で配線されることになる。
【００７５】
このように構成された固体撮像装置の行走査回路１２では、通常動作モードにおいて、図１２に示すように、行転送信号φＴＲＧａ〜φＴＲＧｄ、行選択信号φＳＥＬ及び行リセット信号φＲＳＴを制御する。これにより、光電変換部であるフォトダイオードＰＤ毎に画素信号を出力する。なお、行転送信号φＴＲＧａ〜φＴＲＧｄは、転送ゲート部であるトランジスタＴｒ１1〜ＴＲＧ１4を制御する制御線である。
【００７６】
一方、欠陥検出モードでは、例えば、図１３（ａ）〜（ｃ）に示すいずれかの制御を行走査回路１２により行うことができる。
【００７７】
図１３（ａ）に示す制御は、電荷電圧変換部５２’の異常を検出するものである。この場合、行走査回路１２は、行選択信号φＳＥＬを所定期間Ｈｉｇｈレベルにした後、行リセット信号φＲＳＴをＨｉｇｈレベルとして、電荷電圧変換部５２’の電圧をリセットする。その後、タイミング制御回路１６がカラム信号処理部群１３を制御して、垂直信号線２１1〜２１nを介して出力される合算信号を処理して、出力部１５から検査用信号として
出力する。その後、行選択信号φＳＥＬをＬｏｗレベルにして欠陥検出モードを終了する。
【００７８】
図１３（ｂ）に示す制御は、電荷電圧変換部５２’に加えフォトダイオードＰＤの異常も検出するものである。この場合、行走査回路１２は、行選択信号φＳＥＬをＨｉｇｈレベルにした後、行リセット信号φＲＳＴを所定期間Ｈｉｇｈレベルとして、電荷電圧変換部５２’の電圧をリセットする。その後、行走査回路１２は、すべての行転送信号φＴＲＧａ〜φＴＲＧｄをＨｉｇｈレベルにする。このとき、タイミング制御回路１６は、カラム信号処理部群１３を制御して、垂直信号線２１1〜２１nを介して出力される合算信号を処理して、出力部１５から検査用信号として出力する。その後、行選択信号φＳＥＬをＬｏｗレベルにして欠陥検出モードを終了する。
【００７９】
図１３（ｃ）に示す制御は、同様に、電荷電圧変換部５２’に加えフォトダイオードＰＤの異常も検出するものである。この場合、行走査回路１２は、まず、行選択信号φＳＥＬをＨｉｇｈレベルにする。その後、行走査回路１２は、行リセット信号φＲＳＴを所定期間Ｈｉｇｈレベルとして、電荷電圧変換部５２’の電圧をリセットした後、行転送信号φＴＲＧａをＨｉｇｈレベルにする。その後、同様に、行リセット信号φＲＳＴを所定期間Ｈｉｇｈレベルとした後、行転送信号φＴＲＧｂを所定期間Ｈｉｇｈレベルにする。さらに、行リセット信号φＲＳＴを所定期間Ｈｉｇｈレベルとした後、行転送信号φＴＲＧｃを所定期間Ｈｉｇｈレベルにする。その後、同様に、行リセット信号φＲＳＴを所定期間Ｈｉｇｈレベルとした後、行転送信号φＴＲＧｄを所定期間Ｈｉｇｈレベルにする。このとき、タイミング制御回路１６は、カラム信号処理部群１３を制御して、垂直信号線２１1〜２１nを介して出力される合算信号を処理して、出力部１５から検査用信号として出力する。
【００８０】
［５.その他の構成］
上記実施形態では、欠陥検出モード時と通常動作モード時とで同じソースフォロア回路３４を用いることとしたが、欠陥検出モード時と通常動作モード時とで異なるソースフォロア回路を用いることもできる。
【００８１】
図１４に示す固体撮像装置１’では、垂直信号線２１1〜２１n毎に、第１スイッチ８０1〜８０n、第２スイッチ８１1〜８１nを有しており、外部端子に定電流源８２1〜８２nを接続可能としている。第１スイッチ８０1〜８０nは、ＭＯＳトランジスタＴｒ５1〜Ｔｒ５nのソースを定電流源３５1〜３５nと定電流源８２1〜８２nのいずれかに選択的に接続するスイッチである。第２スイッチ８１1〜８１nは、カラム信号処理部３０1〜３０nを定電流源３５1〜３５nと定電流源８２1〜８２nのいずれかに選択的に接続するスイッチである。
【００８２】
定電流源８２1〜８２nは、定電流源３５1〜３５nよりも電流を多く流すことができるように構成されており、タイミング制御回路１６は、通常動作モード時に第１スイッチ８０1〜８０n及び第２スイッチ８１1〜８１nを制御して、定電流源３５1〜３５nをソースフォロア回路３４1〜３４nの定電流源として用いる。一方、欠陥検出モード時には、第１スイッチ８０1〜８０n及び第２スイッチ８１1〜８１nを制御して、定電流源８２1〜８２nをソースフォロア回路３４1〜３４nの定電流源として用いる。
【００８３】
従って、固体撮像装置１’に内蔵する定電流源３５1〜３５nを小さくすることができ、固体撮像装置１’の小型化や低コスト化を図ることができる。また、欠陥検出モードを使用する場合には、定電流源８２1〜８２nを外部端子に接続することにより画素欠陥の検出が可能となる。
【００８４】
また、上述の実施形態では、判定部７０を外部テスタ６０に設けることとしたが、固体撮像装置内に設けるようにしてもよい。例えば、図１５に示す固体撮像装置１”では、判定部７０を設けており、出力部１５の出力に判定部７０を接続し、この判定部７０の判定結果を外部端子から出力するようにする。このようにすることで、外部テスタ側では、判定結果だけが出力されるため判定処理が不要となる。
【００８５】
［６.撮像機器の構成］
次に、本実施形態に係る上記固体撮像装置１を搭載した撮像機器Ｎの構成例について図面を用いて説明する。
【００８６】
図１６に示すように、撮像機器Ｎは、固体撮像装置１、信号処理回路３、システムコントローラ４、入力部５、光学ブロック６、ドライバ７などを具備している。
【００８７】
光学ブロック６は、被写体からの光を固体撮像装置１へ集光するためのレンズ、レンズを移動させてフォーカス合わせやズーミングを行うための駆動機構、メカシャッタ、絞りなどを具備している。ドライバ７は、システムコントローラ４からの制御信号に応じて、光学ブロック６内の機構の駆動を制御する。
【００８８】
固体撮像装置１は、システムコントローラ４から出力される制御信号に基づいて駆動され、被写体からの入射光をデジタル画素信号に変換する。
【００８９】
信号処理回路３は、固体撮像装置１からのデジタル画素信号に対するＡＦ（Auto Focus）、ＡＥ（Auto Exposure）、欠陥画素の検出処理及び補正処理、ホワイトバランス調整、マトリクス処理などの各種カメラ信号処理を実行する。また、信号処理回路３では、上記判定部７０の機能を持たせている。すなわち、信号処理回路３では、欠陥検出モード時において固体撮像装置１から出力される検査用信号のレベルが所定の閾値以上のレベルであるときに、検査用信号を出力した画素列を欠陥画素列と判定する。欠陥検出モードへの移行は、製造時のみに限らず、動作開始時などに行うようにすることができ、撮像機器Ｎの異常をユーザに報知することが可能となる。
【００９０】
システムコントローラ４は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成される。ＣＰＵはＲＯＭに記憶されたプログラムを実行することにより、この撮像機器Ｎの各部を統括的に制御し、また、その制御のための各種演算を実行する。入力部５は、ユーザの操作入力を受け付ける操作キー、ダイアル、レバーなどを含み、操作入力に応じた制御信号をシステムコントローラ４に出力する。
【符号の説明】
【００９１】
１，１’，１”  固体撮像装置
１１  画素アレイ部
１２  行走査回路
１３  カラム信号処理部群
１４  列走査回路
１５  出力部
１６  タイミング制御回路
１７  ＲＡＭＰ信号生成回路
２０  画素
２１（２１1〜２１n）  垂直信号線
３０（３０1〜３０n）  カラム信号処理部
３４（３４1〜３４n）  ソースフォロア回路
５０  光電変換部
５１  転送ゲート部
５２  電荷電圧変換部
５３  増幅部
５４  選択ゲート部
５５  リセットゲート部
６０  外部テスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図６】
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