(57)【要約】【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
組み合わせ論理回路と、記憶素子を含む記憶回路とを有する論理セルから構成した半導体集積回路において、
前記組み合わせ論理回路と前記記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、前記組み合わせ論理回路と前記記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えたことを特徴とする半導体集積回路。
【請求項２】
前記記憶回路は、
強誘電体素子で絶縁体を狭持してなる可変抵抗素子と、
前記可変抵抗素子の強誘電体素子の一方と接続しており、クロック信号の電位に応じて一定方向の電流が流れる第１の配線と、
前記可変抵抗素子の強誘電体素子の他方と接続しており、前記記憶回路へ入力される入力信号が伝播する第２の配線とを備え、
前記可変抵抗素子は、前記第１の配線及び前記第２の配線を流れる電流により抵抗値が変化し、
前記記憶回路の記憶素子は、前記可変抵抗素子の抵抗値に応じて入力電圧値を保持することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源制御部による電源制御を単独の論理セル又は複数の論理セルで実行することを特徴とする請求項１又は請求項２記載の半導体集積回路。
【請求項４】
前記電源制御部は、外部からのプログラムの変更により電源制御の実行有無が決定されることを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＰＧＡ（Field-Progarammable Gate Array）等の再構成が可能な半導体集積回路に関するものである。
【背景技術】
【０００２】
汎用集積回路の一種であるプログラマブルデバイスには、ユーザによるプログラミングが可能なプログラマブルロジックデバイスがある。プログラマブルロジックデバイスは、その構成素子として、ＳＲＡＭからなる揮発性のものと、フラッシュメモリ、ＥＰＲＯＭ又はＥＥＰＲＯＭ、フューズ、アンチフューズからなる不揮発性のものに分類される。
なお、プログラマブルロジックデバイスは、プログラマブルロジックアレイ（ＰＬＡ）デバイス、プログラマブルアレイロジック（ＰＡＬ）デバイス、消去可能なプログラマブルロジックデバイス（ＥＰＬＤ）及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む。これらのデバイスうち、フィールドプログラマブルゲートアレイは、ロジックを構成する部分が、各種の組み合わせ論理回路機能を実現するルックアップテーブル（ＬＵＴ）、その出力を記憶する素子（フリップフロップ）及びそれらの選択回路から構成される。
【０００３】
また、ＭＲ（Magneto Resistive）効果は、磁性体の磁化の方向によって物質の抵抗が変化する現象であり、この現象の１つにＴＭＲ（Tunneling Magneto Resistive）現象がある。ＴＭＲ現象は、磁性体に挟まれた絶縁膜を流れるトンネル電流が、両側を挟む磁性体内の電子のスピンの向きにより変化する現象である。ここで、磁性体内の電子のスピンは、磁化の向きによって変えることができ、磁化の向きが、絶縁膜の両側の磁性体で同じ方向の場合、トンネル電流が大きくなり、逆に磁化の向きが反対方向の場合は、トンネル電流が小さくなる。このようなＴＭＲ現象を利用して、磁性体の磁化の向きを変化させて流れる電流の大きさを変化させる可変抵抗として用いることができる。
【０００４】
ＳＲＡＭからなるプログラマブルロジックデバイスは、データ書き込みや消去に高電圧を必要としないため、他の構成素子からなるデバイスに比べて、より微細化できる特徴がある。この反面、電源が供給されていない場合は、構造的にプログラミングされた内容を保持できない。
【０００５】
一方、半導体製造プロセスの微細化に伴って集積回路の低電圧化が進んでおり、トランジスタレベルで定電圧化が進んでいる。しかしながら、搭載回路規模の増加による動的な消費電力やリーク電流の増加による静的な消費電力が大きくなる傾向がある。
【０００６】
フラッシュメモリやＦｅＲＡＭ（Ferroelectric Random Access Memory）をキャパシタとしてフリップフロップを不揮発化する従来技術が存在する。例えば、特許文献１には、ＦｅＲＡＭを利用してデータの格納や演算を行うことにより、別途の外部記憶装置が不要で、かつ回路の面積を縮小できるプログラマブルロジック回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３１２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に代表される従来の半導体集積回路では、フラッシュメモリやＦｅＲＡＭの書き込み回数に制限があるため、回路動作時に随時書き換えが行われるフリップフロップの使用が制限されるという課題があった。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る半導体集積回路は、組み合わせ論理回路と、記憶素子を含む記憶回路とを有する論理セルから構成した半導体集積回路において、組み合わせ論理回路と記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、組み合わせ論理回路と記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えるものである。
【発明の効果】
【００１１】
この発明によれば、組み合わせ論理回路と記憶回路の記憶素子以外の回路構成部との電源供給経路を分離し、組み合わせ論理回路と記憶素子以外の回路構成部とを別個に電源制御する電源制御部を備えたので、従来のＦＰＧＡに比べて、プログラミングされた内容を保持しつつ、電源制御することにより動的又は静的な消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】従来の論理セルの構成を概略的に示す回路図である。
【図２】従来のフリップフロップの構成を概略的に示す回路図である。
【図３】この発明の実施の形態１による論理セルの構成を概略的に示す回路図である。
【図４】実施の形態１によるフリップフロップの構成を概略的に示す回路図である。
【図５】この発明の実施の形態２によるフリップフロップの構成を概略的に示す回路図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、ＦＰＧＡ回路の基本構成となる従来の論理セルの構成を概略的に示す回路図である。図１に示す論理セルは、組み合わせ論理回路の論理を実現するルックアップテーブル（ＬＵＴ）１０１、フリップフロップ１０２及びセレクタ１０３を備える。
ルックアップテーブル１０１は、複数の入力信号１０４に基づいて、組み合わせ論理回路を実現する素子である。フリップフロップ１０２は、クロック信号１０５に同期して、組み合わせ論理回路であるルックアップテーブル１０１の出力をラッチし、記憶する素子である。
【００１４】
また、フリップフロップ１０２は、非同期リセット信号１０６に応じて内部の論理状態を‘０’又は‘１’にリセット又はセットすることが可能である。論理セルの出力信号１０８は、ルックアップテーブル１０１の出力とフリップフロップ１０２の出力を、出力選択信号１０７に従いセレクタ１０３により選択できる機能を備えている。
【００１５】
ＦＰＧＡは、複数の論理セルを組み合わせることで、回路動作が変更可能となる回路を実現する。なお、ルックアップテーブルにより組み合わせ論理回路を実現する方法の詳細な構成については、本発明の対象とはならないため、説明は行わないが、一般に、ＦＰＧＡにおいて、組み合わせ論理回路の論理は、プログラムにより書き換え可能である。
【００１６】
図２は、一般的な従来のフリップフロップの構成を概略的に示す図である。図２において、フリップフロップ１０２は、ラッチ回路２０１、トランスミッションゲート２０４ａ，２０４ｂ、Ｐ−ｃｈトランジスタ２０５ａ，２０５ｃ、Ｎ−ｃｈトランジスタ２０５ｂ，２０５ｄ及びラッチ回路２０６を備える。ラッチ回路２０１は、Ｐ−ｃｈトランジスタ２０１ａ及びＮ−ｃｈトランジスタ２０１ｂから構成され、ラッチ回路２０６は、Ｐ−ｃｈトランジスタ２０６ａ及びＮ−ｃｈトランジスタ２０６ｂから構成される。
【００１７】
ラッチ回路２０１は、電源２０２とグランドＧＮＤ２０３から電圧供給されてラッチ動作を行う。クロック信号２０５が論理値‘１’のとき、Ｐ−ｃｈトランジスタ２０５ａはオフし、Ｎ−ｃｈトランジスタ２０５ｂがオンして、Ｐ−ｃｈトランジスタ２０５ｃ及びＮ−ｃｈトランジスタ２０５ｄのゲートがローレベルになるため、トランスミッションゲート２０４ａがオンし、トランスミッションゲート２０４ｂがオフして、入力信号２０４がラッチ回路２０１に取り込まれる。
【００１８】
一方、クロック信号２０５が論理値‘０’になると、トランスミッションゲート２０４ｂがオンして、ラッチ回路２０１にラッチされた入力信号２０４の値がラッチ回路２０６に伝播し、次にクロック信号２０５が論理値‘０’になった際に出力信号２０７として出力される。なお、図１で示した非同期リセット信号や、後段での駆動力増強や入力の容量を低減するために設けるバッファやインバータ等の構成が必要となるが、説明の簡略化のため省略する。
【００１９】
図３は、この発明の実施の形態１による論理セルの構成を概略的に示す回路図である。図３において、実施の形態１の論理セル（半導体集積回路）は、ルックアップテーブル（ＬＵＴ）（組み合わせ論理回路）１０１、フリップフロップ（記憶回路）１０２Ａ、セレクタ１０３に加え、電源コントローラ（電源制御部）１０９及び電源制御回路（電源制御部）１１１を備える。
電源コントローラ１０９は、制御対象の電源１１０からの経路上にある電源制御回路１１１を制御して各構成素子への電源供給を制御する構成部である。なお、電源コントローラ１０９は、汎用の論理回路を使用することができる。また、電源供給が制御される素子としては、フリップフロップ１０２Ａの全部又は一部の構成部が挙げられる。
電源制御回路１１１は、電源コントローラ１０９の電源制御信号（論理値）を受けて、電源１１０と構成素子との経路を開閉するスイッチング素子であり、電源制御信号でオンオフするトランジスタから構成される。
【００２０】
本発明による論理セルでは、図３に示すように、電源１１０からの電源供給用経路が、ルックアップテーブル１０１とフリップフロップ１０２Ａとで分離されており、それぞれが、電源コントローラ１０９によって電源供給の制御が可能である。
なお、図４を用いて後述するように、フリップフロップ１０２Ａの内部では、ラッチ回路以外の部分において電源コントローラ１０９による電源供給の制御がなされ、ラッチ回路に関しては常時電源供給される。
このように、フリップフロップ１０２Ａへの電源を局所的に供給、遮断することで、フリップフロップ１０２Ａを動作させる必要のないときは、電源を遮断し、消費電力を削減することができる。
【００２１】
図４は、実施の形態１によるフリップフロップの構成を概略的に示す回路図であり、図２のフリップフロップ１０２における前段のラッチ回路２０１に相当する構成までを記載している。図４において、実施の形態１のフリップフロップ（記憶回路）１０２Ａでは、電源コントローラ１０９からの電源制御信号２０８によって電源電圧が制御され、ラッチ回路（記憶素子）２０１とこれを除く回路部分とが別個に電源供給できる構成となっている。
【００２２】
電源制御信号２０８が論理値‘０’のとき、Ｐ−ｃｈトランジスタ２０８ａはオンし、Ｎ−ｃｈトランジスタ２０８ｂがオフするため、ラッチ回路２０１を除く回路部分に対する電源２０２からの電源供給が遮断される。また、電源制御回路２０９ａを構成するＮ−ｃｈがオフし、電源制御回路２１０ａを構成するＰ−ｃｈトランジスタがオンするので、電源２０２からトランスミッションゲート２０４ａ，２０４ｂへ電源供給される。このとき、電源制御回路２０９ｂを構成するＮ−ｃｈトランジスタがオフし、電源制御回路２１０ｂを構成するＰ−ｃｈトランジスタがオンするので、クロック信号２０５が遮断される。
【００２３】
一方、電源制御信号２０８が論理値‘１’になると、Ｐ−ｃｈトランジスタ２０８ａがオフとなり、Ｎ−ｃｈトランジスタ２０８ｂがオンするため、ラッチ回路２０１を除く回路部分にも電源２０２から電源供給される。このとき、電源制御回路２０９ｂを構成するＮ−ｃｈトランジスタがオンし、電源制御回路２１０ｂを構成するＰ−ｃｈトランジスタがオフするので、クロック信号２０５がラッチ回路２０１側に供給される。
【００２４】
このように、フリップフロップ１０２Ａを動作させる必要がないときは、電源制御信号２０８の論理値を‘０’として局所的に電源供給を遮断することにより、消費電力を低減することが可能である。
【００２５】
なお、図４で記載を省略した後段のラッチ回路については、ラッチ回路２０１と同様に常時電源を供給することも可能であるが、電源制御信号２０８により電源の供給と遮断を制御するようにしてもよい。この場合、前述の省略部分である非同期リセット信号に関わる部分は、常時給電されることで常時有効とし、前段のラッチ回路以外の部分には局所的に電源供給を遮断する構成とすることも可能である。
【００２６】
以上のように、この実施の形態１によれば、ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備えたので、従来のＦＰＧＡに比べて、プログラミングされた内容を保持しつつ、電源制御することにより、動的又は静的な消費電力を低減することができる。
【００２７】
実施の形態２．
図５は、この発明の実施の形態２によるフリップフロップの構成を概略的に示す回路図であり、図２のフリップフロップ１０２における前段のラッチ回路２０１に相当する構成までを記載している。図５において、実施の形態２によるフリップフロップ１０２Ａは、可変抵抗素子２１１、及び配線２１２，２１３を含んでいる。
【００２８】
可変抵抗素子２１１は、絶縁膜及びこれを狭持する強誘電体素子から構成される。配線（第１の配線）２１２は、トランジスタ２１６とグランドＧＮＤ２０３との間を接続しており、フリップフロップ１０２Ａのクロック信号２０５が入力されたときに通電される、可変抵抗素子２１１の片側の強誘電体素子の磁化の向きの基準となる電流が流れる。つまり、配線２１２には、クロック信号２０５が電源電圧状態にある場合に一定方向に電流が流れる。
【００２９】
配線（第２の配線）２１３は、入力信号配線と一端が接続するトランスミッションゲート２０４ａの他端と可変抵抗素子２１１との間を接続しており、フリップフロップ１０２Ａの入力信号２０４の値に応じて電流の向きが変えられる。これにより、可変抵抗素子２１１のもう一方の強誘電体素子の磁化の向きを変えることができる。
【００３０】
また、ラッチ回路２０１は、Ｐ−ｃｈトランジスタ２１４及びＮ−ｃｈトランジスタ２１５から構成される。ラッチ回路２０１の入力閾値電圧は、可変抵抗素子２１１の抵抗値によってプルアップされる電位の上端及び下端の間となるように設定する。
【００３１】
フリップフロップ１０２Ａの入力信号２０４の値が変化すると、入力信号配線の電流の方向により磁化の向きが変わる（Ａ方向）。この方向が、配線１２１に流れる磁化の向きの基準となる電流の方向（Ｂ方向）と同方向であるか否かによって可変抵抗素子２１１の抵抗値が変化する。
一方、電源制御信号２０８により電源２０２の供給を遮断すると、揮発性記憶素子であるフリップフロップ１０２Ａ自体は、保持していたデータを失うが、可変抵抗素子２１１は、電源２０２の供給が遮断されても、その抵抗値を保持している。
このため、再度、電源制御信号２０８によって電源供給すると、フリップフロップ１０２Ａのラッチ回路２０１が、可変抵抗素子２１１によりプルアップされる。可変抵抗素子２１１の抵抗値の大小によりプルアップされる電位が変化することから、この電位の状態を適切に調整することにより、ラッチ回路２０１に保持されるデータを電源遮断前の状態に復元することができる。
つまり、再度、電源供給したとき、可変抵抗素子２１１の抵抗値によって、ラッチ回路２０１の入力電圧値が決定され、その電圧値が入力閾値電圧を上回るか下回るかによってラッチ回路２０１のラッチデータの内容を決定することが可能である。
【００３２】
以上のように、この実施の形態２によれば、フリップフロップ１０２Ａのラッチ回路２０１の入力部分に、絶縁膜及びこれを狭持する強誘電体素子から構成される可変抵抗素子２１１を備え、ＴＭＲ現象で可変抵抗素子２１１の抵抗値を変化させることにより、電源２０２が遮断・供給された場合に、可変抵抗素子２１１の抵抗値によってラッチ回路２０１のデータを復元することが可能である。
【００３３】
なお、上記実施の形態１，２において、ルックアップテーブル１０１及びフリップフロップ１０２Ａを含む論理セルを複数組み合わせて半導体集積回路を構成する場合、上述の電源制御を単独の論理セルで実行可能に構成してもよく、複数の論理セルごとに実行するようにしてもよい。
【００３４】
また、上記実施の形態１，２において、電源制御信号２０８を用いた局所的な電源制御は、電源コントローラ１０９をプログラム制御して実行有無を決定してもよい。
【符号の説明】
【００３５】
１０１  ルックアップテーブル（組み合わせ論理回路）、１０２，１０２Ａ  フリップフロップ（記憶回路）、１０３  セレクタ、１０４，２０４  入力信号、１０５，２０５  クロック信号、１０６  非同期リセット信号、１０７  出力選択信号、１０８，２０７  出力信号、１０９  電源コントローラ（電源制御部）、１１１  電源制御回路（電源制御部）、２０１，２０６  ラッチ回路（記憶素子）、２０１ａ，２０５ａ，２０５ｃ，２０６ａ，２０８ａ，２１０ａ，２１０ｂ，２１４  Ｐ−ｃｈトランジスタ、２０１ｂ，２０５ｂ，２０５ｄ，２０６ｂ，２０８ｂ，２０９ａ，２０９ｂ，２１５  Ｎ−ｃｈトランジスタ、１１０，２０２  電源、２０３  グランド（ＧＮＤ）、２０４ａ，２０４ｂ  トランスミッションゲート、２０８  電源制御信号、２１１  可変抵抗素子、２１２，２１３  配線（第１の配線、第２の配線）、２１６  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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