(57)【要約】【課題】電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電子回路の電源シーケンスフリー化を実現する。【解決手段】３種類以上の電源電圧が供給されて動作される電子回路（１、１Ａ、１Ｂ）は、所定の電源電圧を動作電源として動作する第１の検出回路（１０１）により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第１の検出信号（１０４＿１）を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第２の検出回路（１０２）により、前記所定の電源電圧が立ち上がったか否かを示す第２の検出信号（１０６＿Ａ〜１０６＿Ｆ）を生成する。そして、前記電子回路は、前記第１の検出信号及び第２の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号（１０４＿２〜１０４＿７）を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路のグランド電圧に対して３種類以上の電源電圧が供給されて動作される電子回路であって、
全ての前記電源電圧の立ち上がりを検出して、電源電圧毎に他の電源電圧の立ち上がりを保証するための複数の制御信号を生成する電源検出回路と、
前記電源電圧毎に当該電源電圧を動作電源とする複数の内部回路と、を有し、
夫々の前記内部回路は、前記制御信号によって自らの電源電圧以外の電源電圧の立ち上がりが保証されたとき他の電源電圧を動作電源とする別の回路から供給される信号の入力を有効にするゲート回路を備え、
前記電源検出回路は、所定の電源電圧を動作電源として動作し、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第１の検出信号を生成する第１の検出回路と、
前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記所定の電源電圧が立ち上がったか否かを示す第２の検出信号を生成する、前記他の電源電圧毎に設けられた第２の検出回路と、
前記第１の検出信号及び第２の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための前記制御信号を生成する、前記他の電源電圧毎に設けられた信号生成回路と、を有する、電子回路。
【請求項２】
前記信号生成回路は、前記他の電源電圧の一つの電源電圧を動作電圧として動作し、前記第１の検出信号を、前記他の電源電圧の一つの電源電圧の電圧レベルに変換して出力する第１のレベルシフト回路と、
前記第２の検出信号に基づいて、前記制御信号を出力する出力ゲート回路を備え、
前記出力ゲート回路は、前記第２の検出信号により前記所定の電源電圧の立ち上がりが保証されたときは、前記第１のレベルシフト回路の出力信号を前記制御信号として出力し、前記第２の検出信号により前記所定の電源電圧の立ち上がりが保証されないときは、前記ゲート回路の出力を一定電圧に固定させる信号を前記制御信号として出力する、請求項１記載の電子回路。
【請求項３】
前記第１の電源検出回路は、前記所定の電源電圧を動作電源として動作し、前記他の電源電圧の一つの電源電圧が立ち上がったか否かを示す第３の検出信号を、前記他の電源電圧毎に生成する第３の検出回路と、
前記第３の検出信号の全てに対する論理積を前記第１の検出信号として出力する検出信号生成部と、を有する、請求項２記載の電子回路。
【請求項４】
前記検出信号生成部は、複数の論理積ゲート回路が直列的に接続されることにより構成される、請求項３記載の電子回路。
【請求項５】
前記内部回路は、前記ゲート回路の前段に第２のレベルシフト回路を更に有し、
前記第２のレベルシフト回路は、当該内部回路以外から入力する信号の電圧レベルを当該内部回路の電圧レベルに変換する、請求項１記載の電子回路。
【請求項６】
前記内部回路は、当該内部回路に電源を供給するための制御を行うスイッチ素子を更に有し、
前記スイッチ素子は、前記ゲート回路の出力によって制御される、請求項１記載の電子回路。
【請求項７】
前記内部回路が形成される第１の領域と、
外部インターフェイス用の回路が形成される第２の領域と、
前記第１の領域及び前記第２の領域に使用されない第３の領域と、を一つの半導体基板に有し、
前記電源検出回路は、前記第２の領域及び前記第３の領域の何れか一方又は双方に形成される、請求項１記載の電子回路。
【請求項８】
前記第１の電源検出回路は、前記所定の電源電圧を動作電源として動作し、他の一つの電源電圧が立ち上がったか否かを示す第３の検出信号を、前記他の電源電圧毎に生成する第３の検出回路と、
複数の論理積ゲート回路が直列的に接続されることにより構成され、前記第３の検出信号の全てに対する論理積を前記第１の検出信号として出力する検出信号生成部と、を有する、請求項７記載の電子回路。
【請求項９】
前記論理積ゲート回路は、前記第２の領域及び前記第３の領域の何れか一方又は双方に、離散的に形成される、請求項８記載の電子回路。
【請求項１０】
前記第２の領域は、複数の静電破壊防止用素子の形成領域を更に有し、
前記静電破壊防止用素子の形成領域は、前記電源検出回路の形成に利用される、請求項９記載の電子回路。
【請求項１１】
前記静電破壊防止用素子の形成領域は、前記他の電源電圧の何れかを動作電源とする前記第２の検出回路及び前記信号生成回路と、当該他の電源電圧に係る前記第３の検出信号を生成する前記第３の検出回路と、前記論理積ゲート回路とを含む、請求項１０記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に複数の電源によって動作するマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
複数の種類の電源を必要とする電子回路、例えば、多電源のマイクロコンピュータにおいて、異なる電源電圧で動作する回路間で信号のやり取りを行うとき、電源を立ち上げ又は立ち下げの順番によっては、入力不定伝播に起因する貫通電流が発生する場合がある。例えば、所定の電源を動作電圧とし、他の電源を動作電圧とする他の回路からの出力信号を入力して動作する所定の回路において、前記所定の電源が立ち上がっているが、前記他の電源が立ち上がっていない場合を考える。この場合、前記他の回路の出力信号の電圧レベルが不定であることから、前記所定の回路の入力が不定となり、前記所定の回路には貫通電流が流れる可能性がある。
【０００３】
このように貫通電流が発生すると、前記マイクロコンピュータにおける無駄な電流消費が大きくなる。また、急激な貫通電流等に基づく突入電流の発生により、当該マイクロコンピュータ内の素子や配線等がダメージを受け、信頼性が低下する場合がある。特に当該マイクロコンピュータ等に電源を供給する外部のレギュレータがある場合には、当該レギュレータの許容する負荷電流を超えた電流が流れることもあり、当該レギュレータにも悪影響を与える可能性がある。そのため、複数の電源を必要とする電子回路は、電源の立ち上がり及び立ち下がりを検出して、それに基づいた制御を行うことで、入力不定伝播に起因する貫通電流等を防止する必要がある。
【０００４】
この貫通電流を防止するための従来技術として、特許文献１に開示がある。
【０００５】
特許文献１に記載の方法は、半導体集積回路において内部回路に電源を供給するための制御を行う電源スイッチ素子を設け、当該電源スイッチ素子を電源スイッチコントローラにより制御することにより、前記内部回路の入力信号が不定である場合等に流れる貫通電流、及びスタンバイ時のリーク電流の流れる経路を切断する方法である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２８６０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に記載の方法やその他の方法によって、入力不定伝播や貫通電流等を防止する場合には、予め電源電圧の立ち上がりを検出し、その検出結果に基づいて上記の制御等を行う必要がある。この電源電圧の検出は、一つの電源電圧を動作電圧とし、他の電源電圧の立ち上がりを検出する電源検出器によって実現される。
【０００８】
従来の多電源のマイクロコンピュータ等の電子回路は、電源の投入順番、すなわち電源シーケンスが規定されている場合が多かった。このような場合には、例えば、最初に立ち上がる電源を動作電源とする前記電源検出器によって、他の全ての電源電圧の立ち上がりを検出することができるため、当該検出結果を用いて上記特許文献１の方法やその他の方法により制御を行えば、入力不定伝播及び貫通電流を防止することが可能であった。
【０００９】
しかし、電源のシーケンスの制御は、前記外部のレギュレータ等の電源ＩＣやその他の外部装置を含めたシステム全体で行う必要があるため、容易ではない。そこで、近年、どのようなシーケンスで電源を投入しても電子回路の動作に影響を与えることなく安定動作するような、電源シーケンスフリー化の要求が強まっている。しかしながら、電源シーケンスフリーの多電源のマイクロコンピュータ等において、上記のように電源電圧の立ち上がりを検出することは、容易ではない。例えば、電源シーケンスフリーの場合には、最初に起動する電源が不明であるから、一つの電源電圧を動作電源とし、他の全ての電源電圧が立ち上がっていることを検出する前記電源検出器を電源の数だけ用意しなければ、全ての電源電圧の立ち上がりを保証することができない。例えば、電源の数がＮ個の場合、Ｎ×（Ｎ−１）個の前記電源検出回路が必要となる。このことから、電子回路の電源シーケンスフリー化を実現するためには、電源の数に応じた多くの前記電源検出回路が必要となり、例えば、一つの半導体基板に形成される多電源のマイクロコンピュータの場合には、チップ面積を大きくしなければならず、面積増加に伴うコストアップの問題が生じる。
【００１０】
本発明の目的は、電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電源シーケンスフリー化を実現する電子回路を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、３種類以上の電源電圧が供給されて動作される電子回路は、所定の電源電圧を動作電源として動作する第１の検出回路により、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第１の検出信号を生成する。また、前記電子回路は、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記他の電源電圧毎に設けられた第２の検出回路により、前記所定の電源電圧が立ち上がったか否かを示す第２の検出信号を生成する。そして、前記電子回路は、前記第１の検出信号及び第２の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための制御信号を生成する。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、電源の立ち上がりを検出するための電源検出器の数を大幅に増加させることなく、電源シーケンスフリー化を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態１に係る電源シーケンスフリーの多電源のマイクロコンピュータである。
【図２】図２は、マイクロコンピュータ１における電源検出部１０のブロック図である。
【図３】図３は、電源検出器１０１＿Ａ〜１０１＿Ｆの回路構成の一例である。
【図４】図４は、レベルシフト回路１０３＿Ａの回路構成の一例である。
【図５】図５は、マイクロコンピュータ１に入力される電源のシーケンスの一例である。
【図６】図６は、レベルシフト回路１０３＿Ａの回路構成の別の一例である。
【図７】図７は、一つの半導体基板に形成したマイクロコンピュータ１の一例である。
【図８】図８は、半導体基板に形成した場合の電源検出器の面積を表したグラフの一例である。
【図９】図９は、電源スイッチを内蔵した内部回路２０＿Ｈを有するマイクロコンピュータ１Ｂの一例である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕本発明の代表的な実施の形態に係る電子回路（１）は、回路のグランド電圧に対して３種類以上の電源電圧が供給されて動作される電子回路であって、全ての前記電源電圧の立ち上がりを検出して、電源電圧毎に他の電源電圧の立ち上がりを保証するための複数の制御信号を生成する電源検出回路（１０）と、前記電源電圧毎に当該電源電圧を動作電源とする複数の内部回路（２０＿Ａ〜２０＿Ｈ）とを有する。夫々の前記内部回路は、前記制御信号によって自らの電源電圧以外の電源電圧の立ち上がりが保証されたとき他の電源電圧を動作電源とする別の回路から供給される信号の入力を有効にするゲート回路（２０２Ａ、２０２Ｂ、９０５）を備える。前記電源検出回路は、所定の電源電圧を動作電源として動作し、他の電源電圧が一つでも立ち上がっていない状態であるか否かを示す第１の検出信号（１０４＿１）を生成する第１の検出回路（１０１）と、前記他の電源電圧の一つの電源電圧を動作電源として動作し、前記所定の電源電圧が立ち上がったか否かを示す第２の検出信号（１０６＿Ａ〜１０６＿Ｆ）を生成する、前記他の電源電圧毎に設けられた第２の検出回路（１０２、１０２＿Ａ〜１０２＿Ｆ）と、前記第１の検出信号及び第２の検出信号に基づいて、前記他の電源電圧毎にその他の電源電圧の立ち上がりを保証するための前記制御信号（１０４＿２〜１０４＿７）を生成する、前記他の電源電圧毎に設けられた信号生成回路（１０３、１０３＿Ａ〜１０３＿Ｆ）と、を有する。これによれば、以下の作用及び効果がある。
【００１９】
前記第１の検出信号は、前記他の電源電圧の何れかが立ち上がっていないことを保証することができ、前記第２の信号は、前記所定の電源電圧が立ち上がっていないことを保証することができる。しかしながら、前記第１の検出信号は、何れの電源電圧が立ち上がっていないのかを特定することができず、また、前記第２の検出信号は、当該第２の検出回路の動作電圧となる電源電圧が立ち上がっていない場合には、信用できない信号となる。更に、前記信号生成回路の動作電圧となる電源電圧が立ち上がっていないと、当該制御信号は信用できない信号となる。そこで、前記第２の検出回路及び前記信号生成回路の動作電圧となる電源電圧が立ち上がっているか否かは不問とし、当該電源電圧を除いた全ての電源電圧の何れかが立ち上がっていないことは保証する前記制御信号を、当該電源電圧を動作電圧とする前記内部回路に入力する。これにより、前記内部回路の動作電圧を除いた全ての電源電圧の何れかが立ち上がっていないおそれが解消されるまで、前記内部回路への不定伝播を防止することができる。
【００２０】
また、前記電子回路に必要な前記電源検出器は、２×（Ｎ−１）個となる。
【００２１】
〔２〕項１の電子回路において、前記信号生成回路は、前記他の電源電圧の一つの電源電圧を動作電圧として動作し、前記第１の検出信号を、前記他の電源電圧の一つの電源電圧の電圧レベルに変換して出力する第１のレベルシフト回路（４０１）と、前記第２の検出信号に基づいて、前記制御信号を出力する出力ゲート回路（４０２）を備える。前記出力ゲート回路は、前記第２の検出信号により前記所定の電源電圧の立ち上がりが保証されたときは、前記第１のレベルシフト回路の出力信号を前記制御信号として出力し、前記第２の検出信号により前記所定の電源電圧の立ち上がりが保証されないときは、前記ゲート回路の出力を一定電圧に固定させる信号を前記制御信号として出力する。これによれば、前記第１のレベルシフト回路の動作電圧以外の他の電源電圧の立ち上がりを保証する信号を生成することができる。
【００２２】
〔３〕項１又は２の電子回路において、前記第１の電源検出回路は、前記所定の電源電圧を動作電源として動作し、前記他の電源電圧の一つの電源電圧が立ち上がったか否かを示す第３の検出信号を前記他の電源電圧毎に生成する第３の検出回路（１０１＿Ａ〜１０１＿Ｆ）と、前記第３の検出信号の全てに対する論理積を前記第１の検出信号として出力する検出信号生成部（１０５）と、を有する。これによれば、前記第１の検出信号を容易に生成することができる。
【００２３】
〔４〕項３の電子回路において、前記検出信号生成部は、複数の論理積ゲート回路が直列的に接続されることにより構成される。
【００２４】
〔５〕項１乃至４の何れかの電子回路において、前記内部回路は、前記ゲート回路の前段に第２のレベルシフト回路（２０３Ａ、２０３Ｂ）を更に有し、前記第２のレベルシフト回路は、当該内部回路以外から入力する信号の電圧レベルを当該内部回路の電圧レベルに変換する。これによれば、前記第２のレベルシフト回路の出力信号の不定伝播を容易に防止することができる。
【００２５】
〔６〕項１乃至５の何れかの電子回路において、前記内部回路（２０＿Ｈ）は、当該内部回路に電源を供給するための制御を行うスイッチ素子（９０１）を更に有し、前記スイッチ素子は、前記ゲート回路（９０５）の出力によって制御される。これによれば、前記スイッチ素子を制御するための信号の不定伝播を容易に防止することができる。
【００２６】
〔７〕項１又は２の電子回路において、前記内部回路が形成される第１の領域（７０１）と、外部インターフェイス用の回路が形成される第２の領域（７０〜７３）と、前記第１の領域及び前記第２の領域に使用されない第３の領域（７０４＿Ａ〜７０４＿Ｄ）とを一つの半導体基板に有し、前記電源検出回路は、前記第２の領域及び前記第３の領域の何れか一方又は双方に形成される。これによれば、数の少ない前記電源検出器によって前記電源検出回路が構成されるから、前記半導体基板に存在する未使用領域に当該電源検出回路を形成することができ、半導体基板の面積が大幅に増加することはない。
【００２７】
〔８〕項７の電子回路において、前記第１の電源検出回路は、前記所定の電源電圧を動作電源として動作し、他の一つの電源電圧が立ち上がったか否かを示す第３の検出信号を前記他の電源電圧毎に生成する第３の検出回路（１０１＿Ａ〜１０１＿Ｆ）と、複数の論理積ゲート回路（１０５＿Ｂ〜１０５＿Ｄ）が直列的に接続されることにより構成され、前記第３の検出信号の全てに対する論理積を前記第１の検出信号として出力する検出信号生成部とを有する。これによれば、項３と同様の作用を奏する。
【００２８】
〔９〕項８の電子回路において、前記論理積ゲート回路は、前記第２の領域及び前記第３の領域の何れか一方又は双方に、離散的に形成される。これによれば、前記第３の検出信号に係る配線の冗長な引き回しを抑制することができる。
【００２９】
〔１０〕項９の電子回路において、前記第２の領域は、複数の静電破壊防止用素子の形成領域（７０３＿Ａ〜７０３＿Ｃ）を更に有し、前記静電破壊防止用素子の形成領域は、前記電源検出回路の形成に利用される。
【００３０】
〔１１〕項１０の電子回路において、前記静電破壊防止用素子の形成領域は、前記他の電源電圧の何れかを動作電源とする前記第２の検出回路及び前記信号生成回路と、当該他の電源電圧に係る前記第３の検出信号を生成する前記第３の検出回路と、前記論理積ゲート回路とを含む。これによれば、前記静電破壊防止用素子の形成領域毎に前記電源検出回路の構成要素が形成されるから、前記電子回路の仕様により前記他の電源電圧の数の変更があった場合でも、容易に設計変更が可能となる。
【００３１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３２】
≪実施の形態１≫
図１に本発明の一実施の形態として、電源シーケンスフリーの多電源のマイクロコンピュータを示す。
【００３３】
図１に示されるマイクロコンピュータ１は、例えば、自動車のパワートレイン用のマイクロコンピュータである。
【００３４】
図１に示されるマイクロコンピュータ１には、複数の種類の電源電圧が入力される。ここでは、ＶＣＣ、ＶＤＤ、ＰＶＣＣ１、ＶＣＣＡ、ＶＣＣＬＶＤＳ、ＰＶＣＣ２、及びＡＵＤＶＤＤの７種類の電源が入力される場合を例とする。ＶＣＣは前記マイクロコンピュータ１のシステム系の電源、ＶＤＤはロジック回路用の電源、ＶＣＣＡはアナログ回路用の電源である。また、ＰＶＣＣ１及びＰＶＣＣ２はポート系の電源であり、ＶＣＣＬＶＤＳは、ＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）系の電源である。更に、ＡＵＤＶＤＤは、前記マイクロコンピュータ１のデバッグ用の電源である。
【００３５】
前記マイクロコンピュータ１は、入力される全ての電源電圧の立ち上がりを検出する電源検出部１０と、前記マイクロコンピュータ１の機能を実現する複数の内部回路２０＿Ａ〜２０＿Ｇを備える。
【００３６】
前記電源検出部１０は、第１の検出回路１０１と、第２の検出回路１０２と、信号生成回路１０３を有する。
【００３７】
前記第１の検出回路１０１は、電源電圧ＶＣＣを動作電源とし、他の６種類の電源が立ち上がったか否かを検出し、制御信号１０４＿１（ＰＯＮＶＣＣ）を出力する。当該制御信号の生成方法の詳細は後述する。
【００３８】
前記第２の検出回路１０２は、前記他の６種類の電源電圧を夫々動作電源とし、電源電圧ＶＣＣが立ち上がったか否かを検出し、検出信号１０６＿Ａ〜１０６＿Ｆを前記他の６種類の電源電圧の電圧レベルで夫々出力する。
【００３９】
前記信号生成回路１０３は、前記検出信号ＰＯＮＶＣＣと、前記第２の検出回路１０２の夫々の検出信号１０６＿Ａ〜１０６＿Ｆに基づいて、６つの制御信号１０４＿２〜１０４＿７（ＰＯＮＶＤＤ、ＰＯＮＰＶＣＣ１、ＰＯＮＶＣＣＡ、ＰＯＮＶＣＣＬＶＤＳ、ＰＯＮＰＶＣＣ２、ＰＯＮＡＵＤＶＤＤ）を生成する。当該６つの制御信号は、所定の電源電圧を除いた他の６種類の電源電圧が立ち上がっているか否かを表す信号である。例えば、前記制御信号１０４＿２（ＰＯＮＶＤＤ）の場合、ＶＤＤを除いた他の６つの電源電圧が立ち上がっているか否かを示す信号であることを表す。当該制御信号の生成方法の詳細は後述する。
【００４０】
前記内部回路２０＿Ａ〜２０＿Ｇは、前記７種類の電源電圧の何れか一つを動作電圧として動作する回路である。代表例として、前記内部回路２０＿Ａについて説明する。
【００４１】
前記内部回路２０＿Ａは、ゲート回路２０２Ａと、内部ブロック回路２０１Ａ、及びレベルシフト回路２０３Ａを有し、夫々の回路はＶＣＣを動作電源として動作する。
【００４２】
前記内部ブロック回路２０１Ａは、ＶＣＣ以外の他の６種類の電源電圧の何れかを動作電圧とする他の回路によって生成される信号ＩＮ＿Ａに基づいて、所要の動作を行う回路である。
【００４３】
前記レベルシフト回路２０３Ａは、前記信号ＩＮ＿Ａの電圧レベルを電源ＶＣＣの電圧レベルに変換した信号ＩＮ＿Ａ１を、前記ゲート回路２０２Ａに与える。
【００４４】
前記ゲート回路２０２Ａは、前記制御信号ＰＯＮＶＣＣに基づいて、信号ＩＮ＿Ａ１を後段の前記内部ブロック回路２０１Ａに与えるか否かを制御することを目的とする回路である。前記ゲート回路２０２Ａは、入力の論理積を出力するＡＮＤ回路である。なお、前記ゲート回路２０２ＡをＮＡＮＤ回路としても、上記目的を達成することが可能である。
【００４５】
その他の前記内部回路２０＿Ｂ〜２０＿Ｇについても、前記内部回路２０Ａと同様の回路構成であり、夫々異なる電源電圧で動作し、夫々の電源電圧に対応する制御信号１０４＿２〜１０４＿７を入力する。
【００４６】
ここで、前記制御信号１０４＿１〜１０４＿７の生成方法について、図２を用いて詳細に説明する。
【００４７】
図２は、前記電源検出部１０における、前記第１の検出回路１０１、前記第２の検出回路１０２、及び前記信号生成回路１０３の回路構成の一例である。
【００４８】
はじめに、前記第１の検出回路１０１による、前記制御信号１０４＿１（ＰＯＮＶＣＣ）の生成方法について説明する。
【００４９】
前記第１の検出回路１０１は、電源検出器１０１＿Ａ〜１０１＿Ｆと、論理積ゲート回路１０５を有し、夫々は、電源電圧ＶＣＣを動作電圧として動作する。
【００５０】
図３は、前記電源検出器１０１＿Ａ〜１０１＿Ｆの回路構成の一例である。
【００５１】
前記電源検出器１０１＿Ａ〜１０１＿Ｆは、ＶＣＣ以外の他の６種類の電源電圧の何れかを、入力信号ＩＮとして入力し、当該入力信号ＩＮが所定のしきい値を超えたときに、出力信号ＯＵＴをハイ（Ｈｉｇｈ）レベルとして出力する。例えば、前記電源検出器１０１＿Ａの場合、電源電圧ＶＤＤが立ち上がったとき、前記出力信号ＯＵＴをハイレベルとして出力し、電源電圧ＶＤＤが立ち上がっていないときは、出力信号ＯＵＴをロー（Ｌｏｗ）レベルとして出力する。なお、前記出力信号ＯＵＴのハイレベルは電源電圧ＶＣＣの電圧レベルであり、前記出力信号ＯＵＴのローレベルはグランドレベル（ＶＳＳ）である。
【００５２】
前記論理積ゲート回路１０５は、前記電源検出器１０１＿Ａ〜１０１＿Ｆの夫々の出力信号ＯＵＴを入力し、当該入力の論理積を前記制御信号１０４＿１（ＰＯＮＶＣＣ）として出力する。前記論理積ゲート回路１０５は、例えば、ＡＮＤ回路である。これによれば、前記制御信号ＰＯＮＶＣＣは、ＶＣＣ以外の他の６種類の電源電圧の何れか一つでも立ち上がっていない場合には、ローレベルとなる。
【００５３】
なお、前記論理積ゲート回路１０５は、ＮＡＮＤ回路であってもよい。また、前記論理積ゲート回路１０５は、図２に示すような、一つの多入力ＡＮＤ回路で構成されてもよいし、複数のＡＮＤ回路が直列的に接続される構成でもよい。
【００５４】
上記のように生成される前記制御信号ＰＯＮＶＣＣは、ＶＣＣを除いた他の６種類の電源電圧が立ち上がっているか否かを表す信号である。しかしながら、前記電源検出器１０１＿Ａ〜１０１＿Ｆ及び前記論理積ゲート回路１０５の動作電圧であるＶＣＣが立ち上がっていない場合には、前記制御信号ＰＯＮＶＣＣは不定となるため、前記制御信号ＰＯＮＶＣＣは信用できる信号ではない。そこで、前記制御信号ＰＯＮＶＣＣを、ＶＣＣを除いた他の６種類の電源の何れかを動作電圧とする回路からの信号を入力して動作する前記内部回路２０＿Ａの制御信号として用いることで、当該内部回路２０＿Ａに入力を取り込むことを制御することが可能となる。
【００５５】
例えば、前記ＰＯＮＶＣＣを制御信号として入力する前記内部回路２０＿Ａにおいて、ＶＣＣを除いた他の６種類の電源が立ち上がっていない場合には、前記ゲート回路２０２Ａは、入力する前記信号ＩＮ＿Ａ１によらず、前記内部ブロック回路２０１Ａに対してローレベルに固定した信号を出力する。これにより、ＶＣＣを除いた他の６種類の電源が立ち上がっていないおそれが解消されるまで、前記内部ブロック回路２０１Ａの入力不定伝播による貫通電流の発生を防止することが可能となる。
【００５６】
なお、ＶＣＣが立ち上がっていない場合には、前述のように前記制御信号ＰＯＮＶＣＣは不定となるが、ＶＣＣを動作電源としている前記内部回路２０＿Ａも動作しないため、入力不定伝播による貫通電流等が流れるおそれはない。
【００５７】
次に、前記信号生成回路１０３による前記制御信号１０４＿２〜１０４＿７の生成方法について説明する。ここでは、代表例として、前記制御信号１０４＿２（ＰＯＮＶＤＤ）の生成方法を説明する。
【００５８】
図２において、前記第２の検出回路１０２は、電源検出器１０２＿Ａ〜１０２＿Ｆを有する。
【００５９】
前記電源検出器１０２＿Ａ〜１０２＿Ｆの回路構成は、前記電源検出器１０１＿Ａ〜１０１＿Ｆと同様である。
【００６０】
前記電源検出器１０２＿Ａ〜１０２＿Ｆは、ＶＣＣを除いた他の６種類の電源電圧を、夫々動作電圧とする。例えば、前記電源検出器１０２＿Ａは、ＶＤＤを動作電圧とし、前記電源検出器１０２＿Ｆは、ＡＵＤＶＤＤを動作電圧とする。
【００６１】
前記電源検出器１０２＿Ａ〜１０２＿Ｆは、前記入力信号ＩＮとしてＶＣＣを入力し、ＶＣＣが立ち上がったか否かを検出する。例えば、前記電源検出器１０２＿Ａは、ＶＣＣが立ち上がったとき、出力信号として前記検出信号１０６＿Ａをハイレベルとして出力し、ＶＣＣが立ち上がっていないときは、前記検出信号１０６＿Ａをローレベルとして出力する。なお、前記電源検出器１０２＿Ａの場合、ハイレベルは、電源電圧ＶＤＤの電圧レベルであり、ローレベルはグランド（ＶＳＳ）の電圧レベルである。
【００６２】
前記信号生成回路１０３は、前記電源検出器１０２＿Ａ〜１０２＿Ｆの出力信号である前記検出信号１０６＿Ａ〜１０６＿Ｆの夫々を制御信号とする、レベルシフト回路１０３＿Ａ〜１０３＿Ｆにより構成される。
【００６３】
図４は、ＶＤＤを動作電圧とする前記レベルシフト回路１０３＿Ａの回路構成の一例である。他のレベルシフト回路１０３＿Ｂ〜１０３＿Ｆも同様の回路構成であり、動作電圧と制御信号が夫々異なる。
【００６４】
図４に示される前記レベルシフト回路１０３＿Ａは、レベルシフト部４０１と、出力ゲート回路４０２から構成される。
【００６５】
前記レベルシフト部４０１は、電源電圧ＶＣＣの電圧レベルの信号である前記制御信号ＰＯＮＶＣＣを、電源電圧ＶＤＤの電圧レベルに変換する。
【００６６】
前記出力ゲート回路４０２は、前記検出信号１０６＿Ａに基づいて前記制御信号ＰＯＮＶＤＤを出力する。その際、前記レベルシフト部４０１がレベルシフトした信号を前記制御信号ＰＯＮＶＤＤとして出力するか否かは、前記電源検出器１０２＿Ａから出力される前記検出信号１０６＿Ａによって制御される。
【００６７】
これによれば、例えば、前記レベルシフト回路１０３＿Ａは、ＶＣＣが立ち上がっていない場合、すなわち、前記検出信号１０６＿Ａがローレベルの場合には、入力する前記制御信号ＰＯＮＶＣＣの信号レベルに関わらず、ローレベルに固定した前記制御信号１０４＿２（ＰＯＮＶＤＤ）を出力する。また、ＶＣＣが立ち上がっている場合、すなわち、前記検出信号１０６＿Ａがハイレベルの場合には、前記レベルシフト回路１０３＿Ａは、前記レベルシフト部４０１によって前記制御信号ＰＯＮＶＣＣの電圧レベルをＶＤＤにレベルシフトした信号を、前記制御信号ＰＯＮＶＤＤとして出力する。
【００６８】
上記のように生成された前記制御信号ＰＯＮＶＤＤについて以下のことがいえる。
【００６９】
前述のように、前記制御信号ＰＯＮＶＣＣは、ＶＣＣを除いた全ての電源電圧の何れかが立ち上がっていないことを保証することができる。また、前記検出信号１０６＿Ａは、ＶＣＣが立ち上がっていないことを保証することができる。しかしながら、前記制御信号ＰＯＮＶＣＣは、ＶＣＣを除いた全ての電源電圧の何れが立ち上がっていないのかを特定することができず、前記検出信号１０６＿Ａ及び前記制御信号ＰＯＮＶＤＤは、当該電源検出器１０２＿Ａと前記レベルシフト回路１０３＿Ａの動作電圧となるＶＤＤが立ち上がっていない場合には、信用できない信号となる。すなわち、前記制御信号ＰＯＮＶＤＤは、ＶＤＤが立ち上がっているか否かは不問とし、ＶＤＤを除いた全ての電源電圧の何れかが立ち上がっていないことは保証する信号である。そして、前記制御信号ＰＯＮＶＤＤを、ＶＤＤを動作電圧とする前記内部回路２０＿Ｂに入力することで、前記内部ブロック回路２０１Ｂの入力不定伝播による貫通電流の発生を防止することが可能となる。例えば、前記内部回路２０＿Ｂにおいて、ＶＣＣを除いた他の６種類の電源が立ち上がっていない場合には、前記制御信号ＰＯＮＶＤＤはローレベルとなり、前記ゲート回路２０２Ｂは、前記内部ブロック回路２０１Ｂに対してローレベルに固定した信号を出力する。これにより、ＶＤＤを除いた全ての電源が立ち上がっていないおそれが解消されるまで、前記内部ブロック回路２０１Ｂの入力不定伝播による貫通電流の発生を防止することが可能となる。なお、ＶＤＤが立ち上がっていない場合には、前述のように前記制御信号ＰＯＮＶＤＤは不定となるが、ＶＤＤを動作電源としている前記内部回路２０３Ｂも動作しないため、入力不定伝播による貫通電流等が流れるおそれはない。
【００７０】
前記制御信号１０４＿２以外のその他の制御信号１０４＿３〜１０４＿７も、上記と同様の方法により生成され、同様の作用を奏する。
【００７１】
以上実施の形態１によれば、前記マイクロコンピュータ１の電源シーケンスのフリー化を容易に実現することが可能となる。
【００７２】
図５は、前記マイクロコンピュータ１に入力される電源のシーケンスの一例を示したものである。
【００７３】
図５の（ａ）は、従来の電源の立ち上がりシーケンスの一例を表した説明図である。
【００７４】
図５の（ｂ）は、電源の立ち上がりシーケンスフリーの一例を表した説明図である。
【００７５】
図５において、ＶＣＣ、ＰＶＣＣ１、ＶＤＤは、前記マイクロコンピュータ１に入力される電源を表し、ここでは、説明のため、３つの電源を限定して表示している。また、ＶＤＤ＿ＩＮは、実際に前記マイクロコンピュータ１の内部回路に供給される内部電源であり、ＲＳＴは、前記マイクロコンピュータ１のリセット信号である。
【００７６】
図５の（ａ）に示すように、従来は、前述の入力不定伝播等の問題を回避するため、システム系の電源電圧であるＶＣＣを起動してから、ポート系の電源電圧であるＰＶＣＣ１を起動し、その後にロジック回路用の電源であるＶＤＤを起動するように、電源の立ち上がりシーケンスを規定しなければならなかった。しかし、実施の形態１によれば、図５の（ｂ）に示すように、夫々の電源電圧の立ち上がりシーケンスを規定しなくとも、入力不定伝播等を防止することができ、前記マイクロコンピュータ１を安全に動作させることが可能となる。
【００７７】
また、電源シーケンスのフリー化のために必要な前記電源検出器の個数に着目した場合、実施の形態１によれば、前記第１の検出回路１０１における６つの前記電源検出器１０１＿Ａ〜１０１＿Ｆと、前記第２の検出回路１０２における６つの前記電源検出器１０２＿Ａ〜１０２＿Ｆの合計１２個の前記電源検出器によって実現できる。すなわち、マイクロコンピュータ等の電子回路に入力される電源の数をＮ個（Ｎは２以上の整数）としたとき、２（Ｎ−１）個の前記電源検出器によって、当該電子回路の電源シーケンスフリー化を実現することができる。これにより、前記電子回路の電源シーケンスフリー化にあたり、Ｎ（Ｎ−１）個の前記電源検出器が必要とされた従来方法と比べて、大幅に前記電源検出器の数を減らすことが可能となる。
【００７８】
なお、実施の形態１に係る前記電源検出部１０は、２つ以上の電源であれば適用することが可能であるが、３つ以上の電源が入力される電子回路に適用することで、前記電源検出器の個数の増加を抑制する効果が得られる。
【００７９】
また、前記レベルシフト回路１０３＿Ａ〜１０３＿Ｆの回路構成の一例として、図４に示す回路構成の代わりに、図６に示す回路構成を採用してもよい。
【００８０】
図６は、前記レベルシフト回路１０３＿Ａの回路構成の別の一例である。
【００８１】
図６に示す回路構成によれば、図４に示される回路構成と同様の作用を奏し、且つ入力信号ＰＯＮＶＣＣの不定伝播に基づくレベルシフト回路自身の貫通電流をトランジスタ６０１によって防止することが可能となる。
【００８２】
≪実施の形態２≫
図７に、一つの半導体基板に形成した前記マイクロコンピュータ１の一例を示す。
【００８３】
なお、図７は、説明のため、主な電源に係る回路と配線のみ表示している。
【００８４】
図７におけるマイクロコンピュータ１Ａは、大きく３つの領域の領域に分けられる。
【００８５】
前記３つの領域は、前記内部回路２０が形成されるコア領域７０１、入出力端子であるパッド（ＰＡＤ）や保護素子等の外部インターフェイス用の回路等が形成されるＩ／Ｏ領域７０〜７３、及びその他の領域から成る。
【００８６】
前記Ｉ／Ｏ領域７０〜７３は、各電源間の電源ショートを防止し、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護のために電源間に接続される双方向ダイオード等が形成されるブリッジセル領域７０３＿Ａ〜７０３＿Ｃと、前記パッドが形成されるパッド形成領域７０２＿Ａ〜７０２＿Ｋとを夫々有する。
【００８７】
前記その他の領域は、チップのコーナーに配置されるコーナーセル領域７０４＿Ａ〜７０４＿Ｄから構成される領域である。
【００８８】
前記Ｉ／Ｏ領域７０〜７３及び前記コーナーセル領域７０４＿Ａ〜７０４＿Ｄは、前記コア領域７０１と比較すると、未使用の領域がより多く存在する。前記未使用の領域は、前記Ｉ／Ｏ領域７０〜７３及び前記コーナーセル領域７０４＿Ａ〜７０４＿Ｄに点在している。
【００８９】
前記マイクロコンピュータ１Ａにおいて、前記電源検出部１０は、前記点在する未使用の領域に、分散されて形成され、配線される。すなわち、前記第１の検出回路１０１、前記第２の検出回路１０２、及び前記信号生成回路１０３の構成要素である夫々の回路ブロックが、対応する電源毎に所定の領域にまとまって形成される。
【００９０】
例えば、ＰＶＣＣ１を検出する前記電源検出器１０１＿Ｂと、ＰＶＣＣ１を動作電源とする前記電源検出器１０２＿Ｂ及び前記レベルシフト回路１０３＿Ｂが、前記ブリッジセル領域７０３＿Ａに形成される。
【００９１】
前記ブリッジセル領域７０３＿Ａは、例えば、対応する電源ＰＶＣＣ１のパッドが形成されるＩ／Ｏ領域７０２＿Ｂの近傍に配置される。これにより、前記電源検出器１０２＿Ｂ及び前記レベルシフト回路１０３＿Ｂに供給する電源線の配線抵抗をより小さくすることができる。
【００９２】
他の回路ブロックも上記と同様に、対応する電源毎に前記ブリッジセル領域７０３＿Ｂ〜７０３＿Ｃに形成される。
【００９３】
前記第１の検出回路１０１における前記論理積ゲート回路１０５は、多入力ＡＮＤ回路ではなく、複数の２入力のＡＮＤ回路１０５＿Ａ〜１０５＿Ｃが直列的に接続される構成とし、上記と同様に点在させて配置する。すなわち、夫々の前記ＡＮＤ回路１０５＿Ａ〜１０５＿Ｃは、前記コーナーセル領域７０４＿Ａ〜７０４＿Ｄ又は前記Ｉ／Ｏ領域７０〜７３に、分散して配置される。たとえば、前記ＡＮＤ回路１０５＿Ｂは、ＰＶＣＣ１に係る前記ブリッジセル領域７０３＿Ａに形成され、前記ＡＮＤ回路１０５＿Ｄは、ＶＣＣＬＶＤＳに係る前記ブリッジセル領域７０３＿Ｂに形成される。このとき、各２入力ＡＮＤ回路の出力信号と、各ブリッジセル領域における夫々の前記電源検出器１０１＿Ａ〜１０１＿Ｆの検出信号との論理積を順次生成するように前記論理積ゲート回路１０５を構成することで、最終的に前記制御信号ＰＯＮＶＣＣを生成することができる。例えば、前記ＡＮＤ回路１０５＿Ｂは、前記電源検出器１０１＿Ａと前記電源検出器１０１＿Ｂの夫々の検出信号を入力し、前記ＡＮＤ回路１０５＿Ｄは、前記ＡＮＤ回路１０５＿Ｂの出力信号と、前記電源検出器１０１＿Ｄの検出信号を入力する。このように直列的に接続された複数の前記ＡＮＤ回路により生成された前記制御信号ＰＯＮＶＣＣに係る配線は、各ブリッジセル領域７０３＿Ａ〜７０３＿Ｃに引き回され、各レベルシフト回路１０３＿Ｂ〜１０３＿Ｄに入力される。
【００９４】
このように前記論理積ゲート回路１０５を分散して形成することで、多入力のＡＮＤ回路で構成した場合に比べて、前記論理積ゲート回路１０５に入力する各電源検出器１０１＿Ａ〜１０１＿Ｆからの検出信号の配線を、冗長に引き回すことなく形成することができる。
【００９５】
なお、周回する電源に係る前記電源検出器等は、コーナーセル領域７０４＿Ａ〜７０４＿Ｄに配置してもよい。たとえば、図示されない電源ＶＤＤの電源配線が、電源ＶＣＣと同様に、前記コア領域７０１を周回するように配線される場合には、図７に示されるように、前記電源検出器１０１＿Ａはコーナーセル領域７０４＿Ａに配置されてもよい。
【００９６】
以上のように、前記Ｉ／Ｏ領域７０〜７３及び前記コーナーセル領域７０４＿Ａ〜７０４＿Ｄに点在する未使用の領域を利用して、前記電源検出部１０の構成要素を分散させて形成するから、電源シーケンスフリー化に伴う、前記マイクロコンピュータ１Ａの実質的なチップ面積の増加を抑えることが可能となる。
【００９７】
図８は、前記マイクロコンピュータ１の電源シーケンスフリー化において必要となる前記電源検出器を半導体基板に形成した場合における面積を表したグラフの一例である。
【００９８】
図８において、横軸は前記電子回路に入力される電源の数であり、縦軸は前記電源検出器の総面積である。ここでは、一例として、前記電源検出器１個当たりの面積を４００μｍ２としている。
【００９９】
図８において、参照符号８０１で示されるグラフは、電源シーケンスフリー化において、Ｎ（Ｎ−１）個の前記電源検出器が必要とされた従来の方法における前記電源検出器の総面積を表したものである。また、参照符号８０２で示されるグラフは、電源シーケンスフリー化において、前記電源検出部１０を適用した場合の前記電源検出器の総面積を表したものである。
【０１００】
図８に示されるように、実施の形態２によれば、電源の数が多くなる程、従来の方法に比べて大幅に面積の増加を抑えた電源シーケンスのフリー化が実現可能となる。例えば、電源の数が１０個の場合には、従来の方法に比べて約８０パーセントの面積を削減できる。
【０１０１】
また、前述のように、前記ブリッジセル領域７０３＿Ｂ〜７０３＿Ｄを配置し、夫々の前記ブリッジセル領域７０３＿Ｂ〜７０３＿Ｄに必要な電源配線を接続して、前記電源検出部１０の各回路ブロックを夫々形成するから、前記マイクロコンピュータ１Ａの仕様により電源の数の変更があった場合でも、容易に設計変更が可能となる。例えば、電源ＶＣＣＡを使用せず、ＶＳＳにショートさせて使用させる場合には、ＶＣＣＡの立ち上がりを検出する電源検出器１０１＿Ｃが、電源が立ち上がっていないことを検出し続けるため、当該ブリッジセル領域７０３＿Ｃをそのまま配置しておくことはできない。このような場合には、前記ブリッジセル領域７０３＿Ｃを、前記電源検出部１０のブロック回路が形成されていない標準のブリッジセル領域に置き換えることで、容易に設計変更に対応することができる。
【０１０２】
≪実施の形態３≫
図９に、スタンバイ時のリーク電流を防止するための電源スイッチを内蔵した内部回路２０＿Ｈを有する、マイクロコンピュータ１Ｂを示す。
【０１０３】
図９に示されるマイクロコンピュータ１Ｂは、前記マイクロコンピュータ１の構成要素に加えて、内部回路２０＿Ｈ、電源スイッチ制御回路９０２、及びＩ／Ｏ回路９０４を更に備える。なお、図９は、説明のため、主な回路のみ表示している。
【０１０４】
前記内部回路２０＿Ｈは、内部ブロック回路９０３、電源スイッチ９０１、及びゲート回路９０５を有する。
【０１０５】
前記内部ブロック回路９０３は、電源電圧ＶＤＤを動作電圧として所定の動作を行う回路である。前記内部ブロック回路９０３は、例えば、ロジック回路やＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等である。
【０１０６】
前記電源スイッチ９０１は、前記内部ブロック回路９０３と電源電圧ＶＤＤの電源線との間に設置され、前記内部ブロック回路９０３への電源ＶＤＤの供給を制御するスイッチである。前記電源スイッチ９０１は、前記電源スイッチ制御回路９０２によって制御される。前記電源スイッチ９０１は、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタである。ここでは、Ｐ型ＭＯＳトランジスタとする。
【０１０７】
前記ゲート回路９０５は、前述の前記ゲート回路２０３Ａと同様に、前記制御信号ＰＯＮＶＤＤに基づいて、前記電源スイッチ制御回路９０２からの制御信号を後段の前記電源スイッチ９０１に与えるか否かを制御する。前記ゲート回路９０５は、例えば、入力の論理積を出力するＮＡＮＤ回路である。
【０１０８】
前記Ｉ／Ｏ回路９０４は、前記マイクロコンピュータ１Ｂの外部から入力される信号又は、前記マイクロコンピュータ１Ｂの内部の別の回路から入力される信号に基づいて、前記電源スイッチ制御回路９０２の制御信号を生成する。前記Ｉ／Ｏ回路９０４に入力される信号は、例えば、前記内部ブロック回路９０３の動作モードを決定するモード信号等である。
【０１０９】
前記電源スイッチ制御回路９０２は、前記Ｉ／Ｏ回路９０４からの制御信号に基づいて、前記電源スイッチ９０１のオン・オフを制御する。例えば、前記内部ブロック回路９０３の動作の停止を要求する制御信号を前記Ｉ／Ｏ回路９０４から受け取ると、前記電源スイッチ制御回路９０２は、前記電源スイッチ９０１をオフさせて、前記内部ブロック回路９０３への電源供給を停止させる。これにより、前記内部ブロック回路９０３のスタンバイ時におけるサブスレッショルドリーク電流を低減することが可能となる。
【０１１０】
上記のように前記電源スイッチ９０１は、制御信号として前記電源スイッチ制御回路９０２からの制御信号を直接入力することなく、前記ゲート回路９０５を介した信号を入力するから、電源ＶＤＤを除いた他の全ての電源電圧が立ち上がっていないおそれが解消されるまで、前記電源スイッチ９０１をオフ状態とすることが可能となり、前記制御信号ＰＯＮＶＤＤによって前記電源スイッチ９０１の制御を可能とする。加えて、前記電源スイッチ制御回路９０２からの入力信号の不定伝播による貫通電流の発生を防止することができる。
【０１１１】
また、前記マイクロコンピュータ１Ｂを前記マイクロコンピュータ１Ａと同様に一つの半導体集積回路に形成することもできる。例えば、前記内部回路２０＿Ｈと前記電源スイッチ制御回路９０２を前記コア領域７０１に形成し、前記Ｉ／Ｏ回路９０４を前記Ｉ／Ｏ領域７０〜７３の何れかに形成する。そして、前記電源検出部１０を前記マイクロコンピュータ１Ａと同様に形成することで、前記マイクロコンピュータ１Ａと同様の作用を奏する。
【０１１２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１３】
例えば、前記マイクロコンピュータ１において、内部のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の動作電圧ＶＣＣＰＬＬの立ち上がり検出を更に行うことで、ＶＣＣＰＬＬが立ち上がるまで、すなわち、クロック信号が生成されるまで、前記マイクロコンピュータ１の動作を停止させる制御を行うことが可能である。例えば、前記第１の検出回路にＶＣＣを動作電源とし、ＶＣＣＰＬＬの立ち上がりを検出する電源検出器１０１＿Ｇを更に設け、当該電源検出器１０１＿Ｇの検出信号を前記論理積ゲート回路１０５に更に入力する。また、前記第２の検出回路にＶＣＣＰＬＬを動作電源とし、ＶＣＣの立ち上がりを検出する電源検出器１０２＿Ｇを設け、前記信号生成回路１０３にＶＣＣＰＬＬを動作電圧とするレベルシフト回路１０３＿Ｇを設ける。これにより、前述と同様の作用を奏し、且つクロック信号が生成されるまで、前記マイクロコンピュータ１の動作を停止させる制御を行うことが可能となる。
【０１１４】
また、実施の形態３において、前記ゲート回路９０５を、前記電源スイッチ９０１の前段に設けたが、前記ゲート回路９０５と同様の構成のゲート回路を、前記電源スイッチ制御回路９０２の前段に設けることも可能である。これによれば、ＶＣＣを除いた他の全ての電源電圧が立ち上がっていないおそれが解消されるまでは、前記電源スイッチ制御部９０２への入力不定伝播を防止することが可能となる。
【符号の説明】
【０１１５】
１、１Ａ、１Ｂ  マイクロコンピュータ
１０  電源検出部
１０１  第１の検出回路
１０１＿Ａ〜１０１＿Ｆ、１０２＿Ａ〜１０２＿Ｆ  電源検出器
１０３  信号生成回路
１０３＿Ａ〜１０３＿Ｆ  レベルシフト回路
１０４＿１〜１０４＿７  制御信号
１０５、１０５＿Ｂ〜１０５＿Ｄ  論理積ゲート回路
１０２  第２の検出回路
１０６＿Ａ〜１０６＿Ｆ  検出信号
２０、２０＿Ａ〜２０＿Ｇ  内部回路
２０１Ａ、２０１Ｂ  内部ブロック回路
２０２Ａ、２０２Ｂ  ゲート回路
２０３Ａ、２０３Ｂ  レベルシフト回路
４０１  レベルシフト部
４０２  出力ゲート回路
７０〜７３  Ｉ／Ｏ領域
７０２＿Ａ〜７０２＿Ｋ  パッド形成領域
７０３＿Ａ〜７０３＿Ｃ  ブリッジセル領域
７０４＿Ａ〜７０４＿Ｄ  コーナーセル領域
８０１  従来の方法における電源検出器の総面積
８０２  電源検出部１０を適用した方法における電源検出器の総面積
９０１  電源スイッチ
９０２  電源スイッチ制御回路
９０３  内部ブロック回路
９０４  Ｉ／Ｏ回路
９０５  ゲート回路
２０＿Ｈ  内部回路
【図１】
2011146549.tif 000003
【図２】
2011146549.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011146549.tif 000009
【図８】
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【図９】
2011146549.tif 000011