(57)【要約】 【課題】従来と比べて製造プロセスを複雑にすることなく、メモリ容量を増大させることがきる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体層と、半導体層内に設けられたソース層およびドレイン層と、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ボディ領域上に設けられ、分極特性を有する強誘電体膜を含むゲート絶縁膜と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極とを含むメモリセルを複数備え、各メモリセルは、ボディ領域に蓄積された電荷量および強誘電体膜の分極状態によって複数の論理データを記憶する。【選択図】図３
2011155071.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
前記ボディ領域上に設けられ、分極特性を有する強誘電体膜を含むゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセルを複数備え、
各前記メモリセルは、前記ボディ領域に蓄積された電荷量および前記強誘電体膜の分極状態によって複数の論理データを記憶する半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、前記半導体層上に設けられ、常誘電体膜から成る第１の絶縁膜と、前記第１の絶縁膜上に設けられ、分極特性を有する強誘電体膜から成る第２の絶縁膜とを含む複合膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
論理データの書込み動作において、前記メモリセルの前記強誘電体膜に論理データを書き込み、その後、前記メモリセルの前記ボディ領域に論理データを書き込むことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記強誘電体膜に論理データを書込むときに、前記複数のメモリセルの全ての強誘電体膜に第１の論理データを書き込み、次に、前記複数のメモリセルのうち選択されたメモリセルの強誘電体膜に前記第１の論理データと逆論理の前記第２の論理データを書き込み、
前記ボディ領域に論理データを書込むときに、前記複数のメモリセルの全てのボディ領域に前記第１の論理データを書き込み、次に、前記複数のメモリセルのうち選択されたメモリセルのボディ領域に前記第２の論理データを書き込むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
各前記メモリセルのボディ領域の周囲は、それぞれ素子分離領域によって取り囲まれていることを特徴とする請求項1に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある（特許文献１）。ＦＢＣ(Floating Body Cell)メモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ＦＢＣは、従来型のＤＲＡＭに比較して小型化に優れている。ＦＢＣメモリのメモリ容量をさらに大きくするためには単位セルサイズをさらに小さくする必要がある。しかし、製造プロセスの限界により、セルサイズをさらに縮小することは容易ではない。
【０００３】
一方、近年、不揮発性半導体メモリの一つとして、強誘電体膜を備えた強誘電体メモリ（ＦｅＲＡＭ（ferro-electric random access memory））が注目されている（非特許文献１）。強誘電体メモリのメモリ容量をさらに大きくするためには単位セルサイズをさらに小さくする必要がある。しかし、やはり、製造プロセスの限界により、セルサイズをさらに縮小することは容易ではない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−６８８７７号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE ED letters,Vol.25,No.6,June 2004 pp. 369-371
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来と比べて製造プロセスを複雑にすることなく、メモリ容量を増大させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域上に設けられ、分極特性を有する強誘電体膜を含むゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域上に設けられたゲート電極とを含むメモリセルを複数備え、各前記メモリセルは、前記ボディ領域に蓄積された電荷量および前記強誘電体膜の分極状態によって複数の論理データを記憶する。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、従来と比べて製造プロセスを複雑にすることなく、メモリ容量を増大させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る第１の実施形態に従った強誘電体ＦＢＣメモリ装置の構成の一例を示す図。
【図２】本発明に係る第１の実施形態に従った強誘電体ＦＢＣメモリのセルアレイ領域の平面図。
【図３】図２の２−２線に沿った断面図。
【図４】図２のＡ−Ａ線に沿った断面図および図２のＢ−Ｂ線に沿った断面図。
【図５】第１の実施形態による強誘電体ＦＢＣメモリの製造方法を示す平面図。
【図６】図５の６−６線に沿った断面図。
【図７】図５のＢ−Ｂ線に沿った断面図。
【図８】図５に続く、強誘電体ＦＢＣメモリの製造方法を示す平面図。
【図９】図８の９−９線に沿った断面図。
【図１０】図８のＡ−Ａ線に沿った断面図および図８のＢ−Ｂ線に沿った断面図。
【図１１】第１の実施形態による強誘電体ＦＢＣメモリの書込み動作を示す等価回路図。
【図１２】第１の実施形態による強誘電体ＦＢＣメモリの書込み動作を示す等価回路図。
【図１３】第１の実施形態による強誘電体ＦＢＣメモリの書込み動作を示す等価回路図。
【図１４】第１の実施形態による強誘電体ＦＢＣメモリの書込み動作を示す等価回路図。
【図１５】第１の実施形態による強誘電体ＦＢＣメモリの読出し動作を示す等価回路図。
【図１６】第１の実施形態の第１の変形例による強誘電体ＦＢＣメモリの断面図。
【図１７】第１の実施形態の第２の変形例による強誘電体ＦＢＣメモリの動作を示す等価回路図。
【図１８】第１の実施形態の第２の変形例による強誘電体ＦＢＣメモリの動作を示す等価回路図。
【図１９】本発明に係る第２の実施形態に従った強誘電体ＦＢＣメモリのセルアレイ領域の平面図。
【図２０】図１９の２０−２０線に沿った断面図。
【図２１】図１９のＡ−Ａ線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体ＦＢＣメモリ装置の構成の一例を示す図である。強誘電体ＦＢＣメモリ装置は、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎ（以下、ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、ソース線ＳＬＬｊ、ＳＬＲｊと、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＳＬドライバＳＬＤ、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
【００１２】
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートとしての機能を兼ね備える。ワード線ＷＬは、センスアンプＳ／Ａの左右にｎ本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１３】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。ＳＬドライバＳＬＤは、選択ソース線に電圧を印加することによって、この選択ソース線の電圧を他の非選択ソース線の電圧に対して変化させる。なお、各ソース線ＳＬＬｊ、ＳＬＲｊは、それぞれワード線対ＷＬＬｉ、ＷＬＬｉ＋１またはＷＬＲｉ、ＷＬＲｉ＋１に対応して設けられている。
【００１４】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）へセンスアンプＳ／Ａからデータを読み出す。センスアンプＳ／Ａは、ＤＱバッファを介してデータをメモリの外部へ読み出すことができる。あるいは、センスアンプＳ／Ａは、ＤＱバッファを介してメモリ外部からのデータをメモリセルへ書き込むことができる。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
【００１５】
図２は、本発明に係る第１の実施形態に従った強誘電体ＦＢＣメモリのセルアレイ領域の平面図である。図３は、図２の２−２線に沿った断面図であり、図４（Ａ）は、図２のＡ−Ａ線に沿った断面図であり、図４（Ｂ）は、図２のＢ−Ｂ線に沿った断面図である。
【００１６】
複数のビット線ＢＬは、カラム方向に延伸しており、平面においてストライプ状に形成されている。複数のワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸しており、やはり平面においてストライプ状に形成されている。尚、図２では、ビット線ＢＬが省略され、ＳＯＩ層５が表示されている。ビット線ＢＬは、ＳＯＩ層５の上方にＳＯＩ層５に重複するように設けられている。
【００１７】
図３では、カラム方向に隣接する３つのメモリセルが示されている。シリコン基板１上に埋込み絶縁膜２が設けられており、埋込み絶縁膜２上に半導体層としてのＳＯＩ層５が設けられている。Ｎ型のソース層３およびＮ型のドレイン層４がＳＯＩ層５内に設けられており、ソース層３とドレイン層４との間のＳＯＩ層５内にＰ型のボディ領域６が形成されている。
【００１８】
ボディ領域６は、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態の領域である。例えば、メモリセルがＮ型ＦＥＴで構成されている場合、ボディ領域６は、多数キャリアとしてのホールを蓄積し、あるいは、ホールを放出することによってデータを記憶する。ボディ領域６に蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【００１９】
ゲート絶縁膜７は、ボディ領域６上に設けられており、分極特性を有する強誘電体材料からなる。例えば、ゲート絶縁膜７は、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）あるいはＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）からなる。
【００２０】
ゲート電極８（ワード線ＷＬ）は、ゲート絶縁膜７を介してボディ領域６上に設けられている。ゲート電極８は、例えば、ドープトポリシリコンから成る。ワード線ＷＬの抵抗を低下させるために、ゲート電極８上にはシリサイド層９が設けられている。シリサイド層９は、コンタクト抵抗を低下させるためにソース層３およびドレイン層４上にも設けられている。各メモリセルＭＣは、ソース層３、ドレイン層４、ボディ領域６、ゲート電極８を備えている。
【００２１】
第１の側壁膜１５がゲート電極８の側面に形成されている。第１の側壁膜１５は、ソース層３およびドレイン層４およびシリサイド層９を自己整合的に形成するために設けられている。ライナ膜１０は、第１の側壁膜１５およびシリサイド層９を被覆するように設けられている。
【００２２】
ソース線コンタクトＳＬＣが隣接するメモリセルＭＣ間に設けられており、ソース層３に電気的に接続されている。ビット線コンタクトＢＬＣも隣接するメモリセルＭＣ間に設けられており、ドレイン層４に電気的に接続されている。
【００２３】
ソース線ＳＬは、ソース線コンタクトＳＬＣ上に形成され、ワード線ＷＬと同様にロウ方向へ延伸している。ビット線ＢＬは、ビット線コンタクトＢＬＣ上に形成されている。ソース線ＳＬおよびビット線ＢＬは、例えば、銅などの金属から成る。各メモリセルＭＣ上には、層間絶縁膜１１が設けられている。
【００２４】
本実施形態において各メモリセルＭＣは、ボディ領域６に蓄積された電荷量の多少によって１ビットデータを記憶し、尚且つ、強誘電体膜から成るゲート絶縁膜７の分極状態によって１ビットデータを記憶することができる。よって、各メモリセルＭＣは、ボディ領域６およびゲート絶縁膜７のそれぞれにおいて異なるデータを格納できるので、多値メモリとして用いることができる。本実施形態による強誘電体ＦＢＣメモリは、各メモリセルが多値データを格納することができるので、セルサイズを縮小することなく、メモリ容量を増大させることができる。本実施形態では、ゲート絶縁膜７として強誘電体膜を用いれば足りるため、本実施形態による製造プロセスは、従来のＦＢＣの製造プロセスと比べて複雑さにおいて変わらない。
【００２５】
図５から図１０（Ｂ）は、第１の実施形態による強誘電体ＦＢＣメモリの製造方法を示す平面図または断面図である。まず、ＳＯＩ基板を用意する。次に、ＳＯＩ層５をカラム方向に延伸するストライプ状に加工する。次に、隣接するＳＯＩ層５の間にＳＴＩ（Shallow Trench Isolation）を形成する。次に、ＳＯＩ層５にＰ型不純物をイオン注入することにより、Ｐ型ボディ層６を形成する。さらに、ＳＯＩ層５およびＳＴＩ上に強誘電体膜７を堆積する。これにより、図６〜図７（Ｂ）に示す断面構造が得られる。図６は、図５の６−６線に沿った断面図であり、図７（Ａ）は、図５のＡ−Ａ線に沿った断面図であり、図７（Ｂ）は、図５のＢ−Ｂ線に沿った断面図である。
【００２６】
次に、図８に示すように、ゲート絶縁膜７上にポリシリコン膜を堆積し、リソグラフィおよびＲＩＥ（Reactive Ion Etching）によりゲート電極８（ワード線ＷＬ）を形成する。これにより、図９〜図１０（Ｂ）に示す断面構造が得られる。図９は、図８の９−９線に沿った断面図であり、図１０（Ａ）は、図８のＡ−Ａ線に沿った断面図であり、図１０（Ｂ）は、図８のＢ−Ｂ線に沿った断面図である。
【００２７】
次に、第１の側壁層１５の材料（例えば、シリコン酸化膜）を堆積し、ＲＩＥによりこの材料をエッチバックする。これにより、ゲート電極８の側面に第１の側壁層１５を形成する。次に、第１の側壁層１５およびゲート電極８をマスクとして用いて、ゲート絶縁膜（強誘電体膜）７をエッチングする。これにより、隣接するゲート電極７間においてＳＯＩ層５が露出する。そして、第１の側壁層１５およびゲート電極８をマスクとして用いて、Ｎ型不純物をＳＯＩ層５内へイオン注入する。さらに、熱処理を施すことによって、図３に示すようにソース層３およびドレイン層４が形成される。さらに、ソース層３、ドレイン層４およびゲート電極８上に金属（例えば、ニッケル）を堆積して、熱処理を施す。これにより、ソース層３、ドレイン層４およびゲート電極８の上面にシリサイド層９が形成される。
【００２８】
次に、ソース層３、ドレイン層４およびゲート電極８上にライナ膜１０の材料（例えば、シリコン窒化膜）を堆積する。さらに、ライナ膜１０上に層間絶縁膜１１の材料（例えば、シリコン酸化膜）を堆積する。リソグラフィおよびＲＩＥを用いて、ソース層３およびドレイン層４上にある層間絶縁膜１１およびライナ膜１０をエッチングする。これにより、ソース層３およびドレイン層４上のシリサイド層９に達するコンタクトホールを形成する。このコンタクトホールに金属（例えば、銅）を埋め込むことによって、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣが形成される。その後、ソース線ＳＬ、層間絶縁膜、ビット線ＢＬ等を形成することによって、図３に示す強誘電体ＦＢＣメモリが完成する。
【００２９】
図１１から図１４は、第１の実施形態による強誘電体ＦＢＣメモリの書込み動作を示す等価回路図である。本実施形態では、ソース線ＳＬ１〜ＳＬ３のそれぞれはカラム方向に隣接する２つのメモリセルＭＣに共通に設けられている。従って、２本のワード線ＷＬｉ、ＷＬｉ＋１が１本のソース線ＳＬｊに対応して設けられている。ｉ、ｊは整数である。ワード線ＷＬｉは、図１のワード線ＷＬＬｉまたはＷＬＲｉのいずれでもよい。ソース線ＳＬｊは、図１のソース線ＳＬＬｊまたはＳＬＲｊのいずれでもよい。
【００３０】
（第１の書込みステップ）
まず、図１１に示すように、全ソース線ＳＬ１〜ＳＬ３および全ビット線ＢＬ１〜ＢＬ３を基準電圧（例えば、０Ｖ）として、ＷＬドライバＷＬＤが全ワード線ＷＬ１〜ＷＬ６に負電圧（例えば、−３Ｖ）を印加する。このとき、ワード線ＷＬ１〜ＷＬ６に印加される負電圧は、ゲート絶縁膜７としての強誘電体膜を分極するために十分な電圧とする。ワード線ＷＬ１〜ＷＬ６の電圧は、ビット線ＢＬ１〜ＢＬ３およびソース線ＳＬ１〜ＳＬ３の電位よりも３Ｖ低い。これにより、ワード線ＷＬ１〜ＷＬ６の電圧は、ボディ領域６の電位よりも低くなり、全メモリセルＭＣのゲート絶縁膜７が同一方向に分極する。便宜的に、ワード線に負電圧を印加することによってゲート絶縁膜７を分極させることを、マイナス分極と呼ぶ。即ち、書き込みの最初の段階では、全メモリセルＭＣのゲート絶縁膜７をマイナスに分極させる。
【００３１】
（第２の書込みステップ）
次に、図１２に示すように、メモリセルＭＣのゲート絶縁膜７の分極状態を選択的に反転させる。つまり、選択されたメモリセルＭＣのゲート絶縁膜７の分極状態を、マイナス分極からプラス分極へ反転させる。例えば、ＷＬドライバＷＬＤが選択ワード線ＷＬ３に正電圧（例えば、＋４Ｖ）を印加し、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６を選択ワード線ＷＬ３の電圧とは逆の負電圧（例えば、−３Ｖ）に維持する。また、ＳＬドライバＳＬＤが、選択ワード線ＷＬ３に対応する選択ソース線ＳＬ２の電圧を正電圧（例えば、＋３Ｖ）にし、非選択ソース線ＳＬ１、ＳＬ３の電圧を基準電圧に維持する。さらに、ＣＳＬドライバＣＳＬＤが、選択ビット線ＢＬ２の電圧を基準電圧に維持し、非選択ビット線ＢＬ１、ＢＬ３の電圧を選択ワード線ＷＬ３と同方向の正電位（例えば、＋３Ｖ）にする。
【００３２】
図１２の実線円で示した選択メモリセルＭＣｓｅｌおよび破線円で示した非選択メモリセルＭＣｎｏｎ−ｓｅｌの各ゲート電圧は、選択ワード線ＷＬ３の正電圧によって上昇する。一方、選択メモリセルＭＣｓｅｌが接続する選択ビット線ＢＬ２は、基準電圧（例えば、０Ｖ）であるので、選択メモリセルＭＣｓｅｌのボディ領域６の電位は、選択メモリセルＭＣｓｅｌのゲート電圧よりも低くなる。これにより、第１の書込みステップにおいてゲート絶縁膜７に印加された電界とは反対方向の電界が選択メモリセルＭＣｓｅｌのゲート絶縁膜７に印加される。その結果、選択メモリセルＭＣｓｅｌのゲート絶縁膜７が、上記マイナス分極とは逆方向のプラスの方向へ分極する。このように、ワード線ＷＬに正電圧を印加することによってゲート絶縁膜７を分極させることを、プラス分極と呼ぶ。
【００３３】
一方、選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌに対応するビット線ＢＬ１、ＢＬ３には、選択ワード線ＷＬ３の電位と同じ正電圧（例えば、＋３Ｖ）が印加される。従って、非選択メモリセルＭＣｎｏｎ−ｓｅｌのボディ領域６の電位は、選択ワード線ＷＬ３の電位方向へ遷移する。このため、非選択メモリセルＭＣｎｏｎ−ｓｅｌのゲート絶縁膜７には、分極が反転するほどの電界は印加されない。その結果、選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌのゲート絶縁膜７は、マイナス分極を維持する。
【００３４】
非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６には、負電圧（例えば、−３Ｖ）が印加されており、かつ、ビット線ＢＬ１〜ＢＬ３およびソース線ＳＬ１〜ＳＬ３は、基準電位であるか、あるいは、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６とは逆の正電位である。従って、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルの各ゲート絶縁膜７には、第１の書込みステップにおいてゲート絶縁膜７に印加された電界と同じ方向の電界が印加される。その結果、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルの各ゲート絶縁膜７は、マイナス分極を維持する。
【００３５】
尚、上記第２の書込みステップでは、選択ソース線ＳＬ２には、非選択ビット線ＢＬ１、ＢＬ３と同一の正電圧（例えば、＋３Ｖ）が印加されている。しかし、選択ソース線ＳＬ２の電圧は、他の非選択ソース線ＳＬ１、ＳＬ３と同じ基準電圧に維持されていてもよい。この場合であっても、選択メモリセルＭＣｓｅｌのみのゲート絶縁膜７を選択的に反転させることはできる。
【００３６】
（第３の書込みステップ）
次に、図１３に示すように、ＷＬドライバＷＬＤが全ワード線ＷＬ１〜ＷＬ６に負電圧（例えば、−１Ｖ）を印加し、ＣＳＬドライバＣＳＬＤが全ビット線ＢＬ１〜ＢＬ３にワード線ＷＬ１〜ＷＬ６の電圧と同じ電位方向の負電圧（例えば、−１．５Ｖ）を印加する。また、ＳＬドライバＳＬＤは、全ソース線ＳＬ１〜ＳＬ３を基準電圧（例えば、０Ｖ）とする。これにより、全メモリセルＭＣのＰ型ボディ領域６とＮ型ドレイン層４との接合に順方向バイアスが印加される。このため、ボディ領域６内のホールが消滅して、全メモリセルＭＣが“０”セルとなる。ここで、ワード線ＷＬ１〜ＷＬ６、ビット線ＢＬ１〜ＢＬ３、ソース線ＳＬ１〜ＳＬ３のそれぞれの電圧は、その絶対値が小さく設定されている。このため、ゲート絶縁膜７の分極状態は変化しない。
【００３７】
（第４の書込みステップ）
次に、図１４の実線円で示した選択メモリセルＭＣｓｅｌのボディ領域６に多数キャリアとしてのホールを蓄積する。例えば、ＷＬドライバＷＬＤは、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に、第３の書込みステップ時のワード線電圧と同じ負電圧（例えば、−１Ｖ）を印加する。ＷＬドライバＷＬＤは、選択ワード線ＷＬ３に、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の電圧とは逆極性の正電圧（例えば、＋２Ｖ）を印加する。ＣＳＬドライバＣＳＬＤは、非選択ビット線ＢＬ１、ＢＬ３に、基準電圧を印加し、選択ビット線ＢＬ２に、選択ワード線ＷＬ３の電圧と同じ極性の正電圧（例えば、＋２Ｖ）を印加する。これにより、選択メモリセルＭＣｓｅｌのドレイン層４とボディ領域６との境界部分に大きな電界が印加される。その結果、選択メモリセルＭＣｓｅｌのドレイン層４とボディ領域６との境界部分においてインパクトイオン化が生じ、ホールがボディ領域６内に蓄積される。これにより、選択メモリセルＭＣｓｅｌが“１”セルになる。ＭＣｓｅｌ以外の非選択メモリセルでは、ドレイン層４とボディ領域６との境界部分にそれほど大きな電界は印加されない。従って、選択メモリセルＭＣｓｅｌが“１”セルになり、その他の非選択メモリセルは、“０”セルのままである。
【００３８】
以上のように、第１から第４の書込みステップを実行することによって、各メモリセルＭＣのゲート絶縁膜７およびボディ領域６のそれぞれに論理データを書き込むことができる。即ち、各メモリセルＭＣは、２ビットデータ（４値データ）を格納することができる。
【００３９】
以上のように本実施形態では、ゲート絶縁膜７に論理データを書き込んだ後に、ボディ領域６に論理データを書き込む。つまり、第１および第２の書込みステップ後に、第３および第４の書込みステップを実行する。もし、第３および第４の書込みステップを第１および第２の書込みステップよりも先に実行した場合、第１または第２の書込みステップにおいて、ゲート絶縁膜７にデータを書き込む際に、ワード線ＷＬ１〜ＷＬ６に大きな負電圧が印加され、かつ、ビット線ＢＬ１〜ＢＬ３に基準電圧あるいは正電圧が印加される。これにより、ボディ領域６にホールが蓄積するようにドレイン層４とボディ領域６との間に大きな電界が発生する。これにより、“０”セルが“１”セルに変化するＧＩＤＬ（Gate Induced Drain Leakage）が生じる可能性がある。従って、上記ＧＩＤＬを抑制するために、ゲート絶縁膜７に論理データを書き込んだ後に、ボディ領域６に論理データを書き込むことが好ましい。
【００４０】
４つの値を格納するそれぞれのメモリセルＭＣは、４つの異なる閾値電圧を有する。この４つの閾値電圧を識別することによって、本実施形態による強誘電体ＦＢＣメモリのデータを読み出すことができる。
【００４１】
（読出しステップ）
図１５は、第１の実施形態による強誘電体ＦＢＣメモリの読出し動作を示す等価回路図である。読出し動作では、選択ワード線の電位レベルを複数個用意する。２ビットデータを検出するためには、選択ワード線の電位レベルは３つ必要となる。センスアンプＳ／Ａは、選択ワード線の各電位レベルについてデータの論理を検出する。例えば、選択メモリセルの閾値電圧は、ゲート絶縁膜７およびボディ領域６に格納されているデータが（１，１）、（１，０）、（０，１）、（０，０）である場合においてそれぞれ異なる。読出し時における選択ワード線の第１の電位レベルは、（１，１）の閾値電圧と（１，０）の閾値電圧との間の電位に設定し、第２の電位レベルは、（１，０）の閾値電圧と（０，１）の閾値電圧との間の電位に設定し、第３の電位レベルは、（０，１）の閾値電圧と（０，０）の閾値電圧との間の電位に設定する。そして、まず、選択ワード線の電位を第２の電位レベルとしてセンスアンプＳ／Ａが選択メモリセルのデータを検出する。その結果、例えば、ゲート絶縁膜７がデータ“１”であることが判明した場合、ＷＬドライバＷＬＤは、選択ワード線ＷＬの電位を第１の電位レベルとし、センスアンプＳ／Ａは、再度、選択メモリセルのデータを検出する。これにより、選択メモリセルのゲート絶縁膜７およびボディ領域６に格納された２ビットデータを検出することができる。一方、センスアンプＳ／Ａによる１回目のデータ検出において、例えば、ゲート絶縁膜７がデータ“０”であることが判明した場合、ＷＬドライバＷＬＤは、選択ワード線ＷＬの電位を第３の電位レベルとし、センスアンプＳ／Ａは、再度、選択メモリセルのデータを検出する。これにより、選択メモリセルのゲート絶縁膜７およびボディ領域６に格納された２ビットデータを検出することができる。尚、１回目のデータ検出において、センスアンプＳ／Ａにより検出されたデータは、強誘電体ＦＢＣメモリ内またはその外部のＳＲＡＭ等に一旦保持される。
【００４２】
以下、図１５を参照して、選択ワード線を或る電位レベルに設定した場合の動作について説明する。
【００４３】
例えば、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６には、ボディ領域６に蓄積されたホールを保持するために、ホールと逆極性の負電圧（例えば、−１Ｖ）が印加される。しかし、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の負電圧が絶対値として大きい場合、ゲート絶縁膜７のプラス分極が反転してしまう可能性がある。従って、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の負電圧は、第１の書込みステップにおけるワード線電圧ＷＬ１〜ＷＬ６に印加される負電圧よりも絶対値として小さい。
【００４４】
一方、選択ワード線ＷＬ３には、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の電圧とは逆極性の正電圧（例えば、＋１Ｖ）が印加される。しかし、選択ワード線ＷＬ３の正電圧が絶対値として大きい場合、ゲート絶縁膜７のマイナス分極が反転してしまう可能性がある。従って、選択ワード線ＷＬ３の正電圧は、第２の書込みステップにおける選択ワード線電圧ＷＬ３に印加される正電圧（例えば、＋４Ｖ）よりも絶対値として小さい。また、選択ワード線ＷＬ３の正電圧が絶対値として大きい場合、インパクトイオン化がドレイン層４とボディ領域６との境界部分において生じ、“０”セルが“１”セルに変化してしまうおそれがある。選択ワード線ＷＬ３の正電圧は、第４の書込みステップにおける選択ワード線電圧ＷＬ３に印加される正電圧（例えば、＋２Ｖ）よりも絶対値として小さい。
【００４５】
このように、読出し時におけるワード線ＷＬ１〜ＷＬ６の電圧は、ゲート絶縁膜７への書込み（第１および第２の書込みステップ）におけるワード線ＷＬ１〜ＷＬ６の電圧およびボディ領域６への書込み（第４の書込みステップ）における選択ワード線ＷＬ３の電圧に比べて絶対値として小さい。非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６には、第３および第４の書込みステップの非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６と同じ負電圧（例えば、−１Ｖ）が印加される。
【００４６】
一方、非選択ビット線ＢＬ１、ＢＬ３は、基準電圧に維持されており、選択ビット線ＢＬ２には、選択ワード線ＷＬ３の電圧と同極性の正電圧（例えば、＋０．５Ｖ）が印加される。選択ビット線ＢＬ２の電圧は、選択ワード線ＷＬ３の電圧と同極性であるので、選択メモリセルＭＣｓｅｌのゲート絶縁膜７に印加される電圧は、第１の書込みステップにおいてゲート絶縁膜７に印加された電圧よりも小さい。従って、各メモリセルＭＣのゲート絶縁膜７の分極状態を変更せずに、選択メモリセルＭＣｓｅｌのデータを読み出すことができる。
【００４７】
さらに、読出し時における選択ワード線ＷＬ３の電圧は、第４の書込みステップにおける選択ワード線ＷＬ３の電圧に比べて絶対値として小さい正電圧であり、かつ、選択ビット線ＢＬ２の電圧は、第４の書込みステップにおける選択ビット線ＢＬ２の電圧に比べて絶対値として小さい正電圧である。これにより、選択メモリセルＭＣｓｅｌは、線形領域で動作する。その結果、選択ワード線ＷＬ３に接続されたメモリセルのボディ領域６に格納されたデータをディスターブすることなく、選択メモリセルＭＣｓｅｌからデータを読み出すことができる。
【００４８】
非選択ビット線ＢＬ１、ＢＬ３およびソース線ＳＬ１〜ＳＬ３は、基準電圧に維持されている。よって、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６および非選択ビット線ＢＬ１、ＢＬ３に接続された非選択メモリセルＭＣは、それぞれのゲート絶縁膜７およびボディ領域６に格納されたデータを保持する。
【００４９】
選択ビット線ＢＬ２の電圧（例えば、＋０．５Ｖ）は、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６の電圧（例えば、−１Ｖ）に比べて絶対値として小さい。よって、選択ビット線ＢＬ２および非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルは、ボディ領域６にデータを保持することができる。また、選択ビット線ＢＬ２と非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６との電圧差（例えば、１．５Ｖ）は、第１の書込みステップにおけるワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１〜ＢＬ３との電圧差（例えば、３Ｖ）よりも充分に小さい。よって、読出しステップにおいて、選択ビット線ＢＬ２および非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルのゲート絶縁膜７のデータは破壊されない。
【００５０】
以上のように、本実施形態による強誘電体ＦＢＣメモリは、ゲート絶縁膜７およびボディ領域６に１ビットずつデータを格納することができる。ＦＢＣメモリのゲート絶縁膜を強誘電体膜にするために、ゲート絶縁膜の形成工程およびゲート絶縁膜のエッチング工程が従来のそれらと異なるが、その他の製造方法は、従来の製造方法と同様でよい。これにより、本実施形態による強誘電体ＦＢＣメモリは、従来と比べて製造プロセスを複雑にすることなく、メモリ容量を増大させることがきる。
【００５１】
（第１の実施形態の第１の変形例）
図１６は、第１の実施形態の第１の変形例による強誘電体ＦＢＣメモリの断面図である。上記第１の実施形態では、強誘電体膜としてのゲート絶縁膜７は、ボディ領域６の直上に配置されていた。しかし、強誘電体膜を直にシリコン基板上に設けた場合、強誘電体材料がボディ領域６のチャネル部へ拡散するおそれがある。このような強誘電体材料の拡散を防止するために、第１の変形例では、図１６に示すように、常誘電体膜（シリコン酸化膜、ＨＦＯ２、Ｙ２Ｏ３、ＨｆＳｉＯＮ、ＨＦＳＩＯ、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＢａＺｒＯ３、ＺｒＯ２、Ａｌ２Ｏ３）からなる第１の絶縁膜２１をＳＯＩ層５上に形成し、第１の絶縁膜２１上に分極特性を有する強誘電体膜から成る第２の絶縁膜２２を形成してもよい。これにより、第１の絶縁膜２１がプロセスにおけるバッファとして機能し、熱処置工程等において強誘電体材料がボディ領域６へ拡散することを防止することができる。また、第１の絶縁膜２１をＳＯＩ層５上に形成することによって、キャリアの移動度の低下をも抑制することができる。
【００５２】
（第１の実施形態の第２の変形例）
図１７および図１８は、第１の実施形態の第２の変形例による強誘電体ＦＢＣメモリの動作を示す等価回路図である。上記第１の実施形態では、まず、第１の書込みステップにおいて、全てのメモリセルＭＣのゲート絶縁膜７をマイナス分極の状態にしてから、第２の書込みステップにおいて、選択メモリセルＭＣｓｅｌのゲート絶縁膜７をプラス分極の状態にしている。
【００５３】
第２の変形例では、逆に、第１の書込みステップにおいて、全てのメモリセルＭＣのゲート絶縁膜７をプラス分極の状態にしてから、第２の書込みステップにおいて、選択メモリセルＭＣｓｅｌのゲート絶縁膜７をマイナス分極の状態にする。
【００５４】
（第１の書込みステップ）
図１７に示すように、全ソース線ＳＬ１〜ＳＬ３および全ビット線ＢＬ１〜ＢＬ３を基準電圧（例えば、０Ｖ）として、ＷＬドライバＷＬＤが全ワード線ＷＬ１〜ＷＬ６に正電圧（例えば、＋３Ｖ）を印加する。このとき、ワード線ＷＬ１〜ＷＬ６に印加される正電圧は、ゲート絶縁膜７としての強誘電体膜を分極するために十分な電圧とする。ワード線ＷＬ１〜ＷＬ６の電圧は、ビット線ＢＬ１〜ＢＬ３およびソース線ＳＬ１〜ＳＬ３の電位よりも３Ｖ低い。これにより、ワード線ＷＬ１〜ＷＬ６の電圧は、ボディ領域６の電位よりも高くなり、全メモリセルＭＣのゲート絶縁膜７がプラス分極の状態になる。
【００５５】
（第２の書込みステップ）
次に、図１８に示すように、メモリセルＭＣのゲート絶縁膜７の分極状態を選択的に反転させる。つまり、選択されたメモリセルＭＣのゲート絶縁膜７の分極状態を、プラス分極からマイナス分極へ反転させる。例えば、ＷＬドライバＷＬＤが選択ワード線ＷＬ３に正電圧（例えば、−３Ｖ）を印加し、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６を基準電圧にする。また、ＳＬドライバＳＬＤは、ソース線ＳＬ１〜ＳＬ３の電圧を基準電圧にする。さらに、ＣＳＬドライバＣＳＬＤが、選択ビット線ＢＬ２の電圧を基準電圧に維持し、非選択ビット線ＢＬ１、ＢＬ３の電圧を選択ワード線ＷＬ３と同方向の負電位（例えば、−３Ｖ）にする。
【００５６】
図１２の実線円で示した選択メモリセルＭＣｓｅｌおよび破線円で示した非選択メモリセルＭＣｎｏｎ−ｓｅｌの各ゲート電圧は、選択ワード線ＷＬ３の負電圧によって低下する。一方、選択メモリセルＭＣｓｅｌが接続する選択ビット線ＢＬ２は、基準電圧（例えば、０Ｖ）であるので、選択メモリセルＭＣｓｅｌのボディ領域６の電位は、選択メモリセルＭＣｓｅｌのゲート電圧よりも高くなる。これにより、第１の書込みステップにおいてゲート絶縁膜７に印加された電界とは反対方向の電界が選択メモリセルＭＣｓｅｌのゲート絶縁膜７に印加される。その結果、選択メモリセルＭＣｓｅｌのゲート絶縁膜７が、マイナス分極の状態になる。
【００５７】
選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌに対応するビット線ＢＬ１、ＢＬ３には、選択ワード線ＷＬ３の電位と同じ負電圧（例えば、−３Ｖ）が印加される。従って、非選択メモリセルＭＣｎｏｎ−ｓｅｌのボディ領域６の電位は、選択ワード線ＷＬ３の電位方向へ遷移する。このため、非選択メモリセルＭＣｎｏｎ−ｓｅｌのゲート絶縁膜７には、分極が反転するほどの電界は印加されない。その結果、選択ワード線ＷＬ３に接続された非選択メモリセルＭＣｎｏｎ−ｓｅｌのゲート絶縁膜７は、プラス分極を維持する。
【００５８】
非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６には、基準電圧（０Ｖ）が印加されており、かつ、ビット線ＢＬ１〜ＢＬ３およびソース線ＳＬ１〜ＳＬ３は、負電圧（−３Ｖ）であるか、あるいは、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６と同じ基準電圧である。従って、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルの各ゲート絶縁膜７には、第１の書込みステップにおいてゲート絶縁膜７に印加された電界と同じ方向の電界が印加されるか、あるいは、電界はほとんど印加されない。その結果、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ６に接続された非選択メモリセルの各ゲート絶縁膜７は、プラス分極を維持する。その後、第３および第４の書込みステップおよび読出しステップは、上記第１の実施形態のそれらと同様である。
【００５９】
このように、最初に全メモリセルＭＣのゲート絶縁膜７をプラス分極の状態にし、その後、選択メモリセルＭＣのゲート絶縁膜７をマイナス分極にしても、強誘電体ＦＢＣメモリは、上記第１の実施形態の効果を得ることができる。
【００６０】
尚、上記第１の変形例に上記第２の変形例を組み合わせてもよい。この場合、第２の変形例は、第１の変形例の効果をも得ることができる。
【００６１】
（第２の実施形態）
図１９は、本発明に係る第２の実施形態に従った強誘電体ＦＢＣメモリのセルアレイ領域の平面図である。図２０は、図１９の２０−２０線に沿った断面図であり、図２１（Ａ）は、図１９のＡ−Ａ線に沿った断面図であり、図２１（Ｂ）は、図１９のＢ−Ｂ線に沿った断面図である。第２の実施形態のワード線ＷＬは、第１の実施形態におけるワード線ＷＬの構成と同様である。しかし、第２の実施形態のＳＯＩ層５は、アイランド状に形成されている。ビット線ＢＬは、アイランド状のＳＯＩ層５の上方に重畳するように形成されている。
【００６２】
図２０に示すように、複数のメモリセルＭＣのボディ領域６は、カラム方向に連続して隣接していない。また、図２０および図２１（Ａ）に示すように、各メモリセルＭＣのボディ領域６は、ＳＴＩによってその周囲を取り囲まれている。これにより、各ボディ領域６は、アイランド状に形成されている。即ち、各メモリセルＭＣは、完全分離型トランジスタによって構成されている。尚、図２１（Ｂ）の断面図は、図４（Ｂ）の断面図と同様である。
【００６３】
第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。また、第２の実施形態の製造方法は、ＳＯＩ層５を加工する工程で使用されるフォトマスクにおいて第１の実施形態の製造方法と異なる。しかし、第２の実施形態の製造方法のその他の工程は、第１の実施形態の製造方法の工程と同様でよい。
【００６４】
また、第２の実施形態の書込み動作および読出し動作も、第１の実施形態のそれらと同様でよい。これにより、第２の実施形態のメモリセルＭＣも多値メモリとして動作することができ、第１の実施形態と同様の効果を得ることができる。
【００６５】
さらに、第２の実施形態に、第１の実施形態の第１の変形例および／または第２の変形例を組み合わせてもよい。この場合、第２の実施形態は、第１の変形例および／または第２の変形例の効果をも得ることができる。
【００６６】
以上の実施形態において、メモリセルＭＣは、Ｎ型ＦＥＴで構成されていたが、メモリセルＭＣは、Ｐ型ＦＥＴで構成されていてもよい。この場合、書込み動作および読出し動作において、各電極に印加する電圧の極性は逆になるが、上記実施形態と同様の効果を得ることができることは言うまでもない。
【符号の説明】
【００６７】
１…シリコン基板、２…埋込み絶縁膜、３…ソース層、４…ドレイン層、５…ＳＯＩ層、６…ボディ領域、７…ゲート絶縁膜、８…ゲート電極、９…シリサイド層、１０…ライナ膜、１１…層間絶縁膜、ＭＣ…メモリセル、ＢＬＣ…ビット線コンタクト、ＳＬＣ…ソース線コンタクト、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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