(57)【要約】【課題】フィン型電界効果トランジスタを提供する。【解決手段】本発明は、フィン型電界効果トランジスタの分離構造に関する。フィン型電界効果トランジスタの例は、主表面からなる基板と、基板の主表面から突出する複数のフィン構造と、フィン構造の間に位置する複数の分離構造と、からなる。各フィン構造は、変化位置により分けられる上部分と下部分からなり、この変化位置は、フィン構造の側壁と基板の主表面の角度８５度のところにあり、上部分は、この基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、下部分は、上部分の両側のテーパ型側壁、及び、第一幅より大きい第二幅を有する底部を有する。複数の分離構造は、それぞれ、基板の主表面から、変化位置上の点に延伸する。【選択図】図３Ａ
2011071520.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
主表面を有する基板と、
前記基板の前記主表面から突出する複数のフィン構造と、
前記フィン構造の間に位置する複数の分離構造と、
からなり、
前記フィン構造のそれぞれは、変化位置により分けられる上部分と下部分からなり、前記変化位置は、前記フィン構造の側壁と前記基板の前記主表面との角度８５度のところにあり、前記上部分は、前記基板の前記主表面と、実質上、垂直な側壁、及び、第一幅を有する頂面を有し、前記下部分は、前記上部分の両側のテーパ状側壁、及び、前記第一幅より大きい第二幅を有する底部を有し、
前記複数の分離構造は、それぞれ、前記基板の前記主表面から、前記変化位置上の点に延伸することを特徴とする半導体装置。
【請求項２】
前記第一幅は約５〜４０ナノメートルで、前記第二幅は約１０〜６０ナノメートルであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一幅と前記第二幅の比は、０．３〜０．５であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記変化位置と前記頂面間の第一オフセット距離と前記底部と前記頂面間の第二オフセット距離の比は、０．１５〜０．３であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記点と前記頂面間の第三オフセット距離と前記変化位置と前記頂面間の第一オフセットの比は、０．３〜０．６であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
フィン型電界効果トランジスタであって、
主表面を有する基板と、
前記基板の前記主表面から突出し、縦方向に延伸するフィン構造と、
チャネル領域と、
前記チャネル領域上に位置するゲート構造と、
シリサイド層と、
前記フィン構造を囲む分離構造と、
からなり、
前記フィン構造は、前記縦方向に垂直な断面を有し、前記断面は、変化位置により分けられる上部分と下部分からなり、前記変化位置は、前記フィン構造の側壁と前記基板の前記主表面の角度８５度のところにあり、前記上部分は、前記基板の前記主表面と、実質上、垂直な側壁、及び、第一幅を有する頂面を有し、前記下部分は、前記上部分の両側に、テーパ型側壁、及び、前記第一幅より大きい第二幅を有する底部を有し、前記上部分は、第一縦部分と、第二縦部分と、前記第一と前記第二縦部分の間の第三縦部分を有し、
前記チャネル領域は、前記上部分の前記第三縦部分中に位置し、
前記シリサイド層は、前記第一と前記第二縦部分中に位置し、ソース／ドレイン領域を形成し、
前記分離構造は、前記基板の前記主表面から、前記変化位置上の点に延伸することを特徴とするフィン型電界効果トランジスタ。
【請求項７】
前記第一幅は約５〜４０ナノメートルで、前記第二幅は約１０〜６０ナノメートルであることを特徴とする請求項６に記載のフィン型電界効果トランジスタ。
【請求項８】
前記第一幅と前記第二幅の比は、０．３〜０．５であることを特徴とする請求項６に記載のフィン型電界効果トランジスタ。
【請求項９】
前記変化位置と前記頂面間の第一オフセット距離と前記底部と前記頂面間の第二オフセット距離の比は、０．１５〜０．３であることを特徴とする請求項６に記載のフィン型電界効果トランジスタ。
【請求項１０】
前記点と前記頂面間の第三オフセット距離と前記変化位置と前記頂面間の第一オフセットの比は、０．３〜０．６であることを特徴とする請求項６に記載のフィン型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに関するものであって、特に、素子分離構造を有するフィン型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
半導体装置は、例えば、コンピュータ、携帯電話等、幅広く、電子装置に用いられる。半導体装置は、集積回路（ＩＣｓ）を含み、半導体ウェハ上に、多種形態の材料薄膜を積層し、並びに、材料薄膜をパターン化して、集積回路を形成する。ＩＣｓは、電界効果トランジスタ（field-effect transistors、ＦＥＴ）、例えば、金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistors、ＭＯＳＦＥＴ）を含む。
【０００３】
半導体産業の目標の一つは、個々のＭＯＳＦＥＴの継続したサイズ縮小と速度増加である。これらの目標を達成するため、三次元（3-D）、或いは、非平面（non-planar）トランジスタ構造、例えば、フィンＦＥＴ（FINFET）、マルチゲートトランジスタ、或いは、ゲートオールアラウンド（gate-all-around）トランジスタが発展して、サブ２２ｎｍトランジスタノードに応用されている。このようなトランジスタは、面密度を改善するだけでなく、チャネルのゲート制御も改善する。
【０００４】
しかし、ＦＩＮＦＥＴの製造は複雑で、困難な問題を解決する必要がある。問題の一つは、凹部がない分離構造を形成することである。これらの凹部は、分離構造形成の早期段階で、誘電材料中に形成される。図１Ａ〜１Ｃは、ＦＩＮＦＥＴ １００の複数の公知の分離構造の各種製造段階の断面図で、凹部１２６ｂが分離構造１２０中に出現する。図１Ａは、基板１０２をエッチングし、複数のフィン構造１１０を分離する複数のトレンチ１２２を形成し、その後、複数のトレンチ１２２に、誘電材料１２４（図１Ｂで示される）、例えば、高密度プラズマ（ＨＤＰ）酸化物、テトラエトキシシラン（tetraethoxysilane、ＴＥＯＳ）酸化物等を充填して、複数の分離構造１２０を形成することを示す。複数のトレンチ１２２のアスペクト比は高いので、誘電材料１２４は、複数の深いスリム／凹部（Slims/Recesses）１２６ａを有する。図１Ｃは、誘電材料１２４の上部分を除去中、除去後に、複数の深いスリム／凹部１２６ａに沿って、複数の凹部１２６ｂが複数の分離構造１２０中に形成されることを示す。複数の凹部１２６ｂは、各種状況下で、問題が発生する。例えば、複数の分離構造１２０中に存在する複数の凹部１２６ｂは、後続プロセス間で、ポリシリコン、及び／又は、金属のレセプタクルになり、装置の不安定、及び／又は、装置故障の可能性を増加させる。
【０００５】
よって、凹部がないＦＩＮＦＥＴの分離構造が必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、分離構造を有するフィン電界効果トランジスタを提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の一実施形態は、主表面を有する基板と、該基板の主表面から突出する複数のフィン構造と、該フィン構造の間に位置する複数の分離構造と、からなり、前記フィン構造のそれぞれは、変化位置により分けられる上部分と下部分からなり、前記変化位置は、前記フィン構造の側壁と前記基板の主表面の角度８５度のところにあり、前記上部分は、前記基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、前記下部分は、前記上部分の両側に、テーパ状側壁、及び、前記第一幅より大きい第二幅を有する底部を有する。前記複数の分離構造は、基板の主表面から、変化位置上の点に延伸する。
【０００８】
なお、変化位置とは、たとえば直線状から曲線状に変化するような形状の性質が変化する位置を意味する。
【０００９】
本発明の他の実施形態では、フィン電界効果トランジスタ（fin field effect transistor）は、主表面を有する基板と、該基板の主表面から突出し、縦方向に延伸するフィン構造と、チャネル領域と、該チャネル領域上に位置するゲート構造と、シリサイド層と、フィン構造を囲む分離構造と、からなり、前記フィン構造は、縦方向に垂直な断面を有し、該断面は、変化位置により分けられる上部分と下部分からなり、この変化位置は、前記フィン構造の側壁と前記基板の主表面の角度８５度のところにあり、前記上部分は、前記基板の主表面と実質上、垂直な側壁、及び、第一幅を有する頂面を有し、前記下部分は、前記上部分の両側に、テーパ状側壁、及び、第一幅より大きい第二幅を有する底部を有し、該上部分は、第一縦部分と、第二縦部分と、第一と第二縦部分の間の第三縦部分を有し、前記チャネル領域は、前記上部分の前記第三縦部分中に位置し、前記シリサイド層は、前記第一と第二縦部分中に位置し、ソース／ドレイン領域を形成する。前記分離構造は、前記基板の主表面から、前記変化位置上の点に延伸する。
【発明の効果】
【００１０】
装置の不安定、及び／又は、装置故障の可能性が減少する。
【図面の簡単な説明】
【００１１】
【図１Ａ】凹部が分離構造中に存在するフィン型電界効果トランジスタの公知の分離構造の各種製造段階を示す図である。
【図１Ｂ】凹部が分離構造中に存在するフィン型電界効果トランジスタの公知の分離構造の各種製造段階を示す図である。
【図１Ｃ】凹部が分離構造中に存在するフィン型電界効果トランジスタの公知の分離構造の各種製造段階を示す図である。
【図２Ａ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｂ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｃ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｄ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｅ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｆ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｇ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｈ】本発明の具体例による基板上にフィン型電界効果トランジスタを製造する各種製造段階の断面図である。
【図２Ｉ】図２Ａ〜２Ｈで示されるステップを用いて製造されるフィン型電界トランジスタの立体図である。
【図３Ａ】図２Ａ〜２Ｈで示されるステップを用いて製造される複数の分離構造を有する完全なフィン型電界トランジスタを示す立体図である。
【図３Ｂ】図３Ａのｂ−ｂ線に沿った断面図である。
【図３Ｃ】図３Ａのｃ−ｃ線に沿った断面図である。
【図３Ｄ】図３Ａのｄ−ｄ線に沿った断面図である。
【発明を実施するための形態】
【００１２】
本発明は、以下で、多くの異なる実施例を提供し、本発明中の異なる特徴を実施する。各特定の実施例中の組成、及び、配置が以下で描写され、本発明を簡潔にする。これらの実施例は、本発明を限定するものではない。この他、１個の第一素子が１個の第二素子の“上方”、“の上”、“の下”或いは、“上”に形成されるというのは、実施例中の第一素子と第二素子が、直接接触するか、或いは、第一素子と第二素子間に、更に、その他の素子を有し、第一素子と第二素子が直接接触しないことを含む。この他、本発明の各種例の図と実施例中、参照符号は重複し、分かりやすく、簡潔にしているが、各実施例、及び／又は、図面間の関連を示すものではない。各種素子は、任意の異なる比例で表示されて、図面を簡潔にする。
【００１３】
図２Ａ〜２Ｈは、具体例による基板上に複数のＦＩＮＦＥＴを製造する各種製造段階の断面図で、図２Ｉは、図２Ａ−Ｈで示されるステップにより製造される複数のＦＩＮＦＥＴの立体図である。ＦＩＮＦＥＴ ２００の一部は、一般の相補型ＭＯＳ（complementary metal-oxide-semiconductor、ＣＭＯＳ）技術により製造され、よって、あるプロセスはここで簡潔に記述される。また、図２Ａ−Ｈは、簡潔にして、本発明の概念を分かりやすくしている。例えば、図はＦＩＮＦＥＴ ２００だけを表示しているが、ＩＣｓは、例えば、レジスタ、キャパシタ、インダクタ、ヒューズ等のその他の装置を含んでいる。
【００１４】
図２Ａを参照すると、ＦＩＮＦＥＴ ２００は、シリコン基板等の半導体基板２０２を含む。或いは、基板２０２は、シリコンゲルマニウム（silicon germanium）、ガリウム砒素（gallium arsenic）、或いは、その他の適当な半導体材料を含む。基板２０２は、更に、その他の特徴を含み、例えば、様々なドープ領域、埋め込み層（buried layer）、及び／又は、エピタキシー層（epitaxy layer）を含む。更に、基板２０２は、シリコンオンインシュレータ（silicon on insulator、ＳＯＩ）等の半導体オンインシュレータである。別の具体例で、半導体基板２０２は、ドープエピ層（doped epi layer）、不純物濃度が順次変化する傾斜半導体層（gradient semiconductor layer）、及び／又は、更に、シリコンゲルマニウム層上のシリコン層等、異なるタイプの別の半導体層を被覆する半導体層を含む。別の例で、化合物半導体（compound semiconductor）基板２０２は多層のシリコン基板層を含むか、或いは、シリコン基板２０２は、多層の化合物半導体構造を含む。
【００１５】
引き続き、図２Ａを参照すると、パッド酸化層２０４が、基板２０２の頂面上に形成される。パッド酸化層２０４は、好ましくは、熱酸化プロセス（thermal oxidation process）により成長し、厚さが、約８０〜１５０Åの酸化ケイ素からなる。例えば、パッド酸化層２０４は、急速熱酸化（rapid thermal oxidation（ＲＴＯ）プロセス、或いは、酸素を含む公知のアニールプロセスにより成長する。例えば、窒化ケイ素、或いは、酸化窒化ケイ素層等のハードマスク層２０６Ａが、パッド酸化層２０４上に形成される。ハードマスク層２０６は、化学気相蒸着（ＣＶＤ）プロセス、或いは、低圧ＣＶＤ（ＬＰＣＶＤ）プロセスにより蒸着される。好ましくは、形成されたハードマスク層２０６は、厚さが約６００〜１５００Åである。
【００１６】
図２Ｂを参照すると、ハードマスク層２０６の形成後、パターン化された感光性（photo-sensitive）層（図示しない）が、ハードマスク層２０６上に形成される。例えば、反応性イオンエッチング（ＲＩＥ）、或いは、高密度プラズマ（ＨＤＰ）プロセスが用いられて、ハードマスク層２０６とパッド酸化層２０４により異方性エッチ（anisotropically etch）を実行して、ハードマスク層２０６とパッド酸化層２０４中に、開口２０８を形成し、基板２０２の一部を露出する。
【００１７】
図２Ｃを参照すると、第一エッチプロセスを用いて、基板２０２をエッチングすることにより、基板２０２の主表面２０２ａから突出する複数のフィン構造２１０の上部分２１０ａが形成される。例えば、第一エッチプロセスは、約５５０〜６５０Ｗのソース電力、及び、約５５〜６５Ｗのバイアス電力、及び、約２〜１０ｍＴｏｒｒの圧力下で、ＣＨ2Ｆ2、ＳＦ6、Ｎ2、及び、Ｈｅをエッチングガスとして用いて、実行される。基板２０２は、基板表面２０２ｂに平行な主表面２０２ａを有する。各フィン構造２１０の上部分２１０ａは、基板２０２の主表面２０２ａと頂面２１０ｃにほぼ垂直な側壁を有する。
【００１８】
図２Ｄを参照すると、第二エッチングプロセスを用いて、基板２０２を更にエッチングすることにより、基板２０２の主表面２０２ａから突出する複数のフィン構造２１０の下部分２１０ｂが形成される。例えば、第二エッチプロセスは、約１１００〜１２５０Ｗのソース電力、約２００〜２２０Ｗのバイアス電力、及び、約１０〜２０ｍＴｏｒｒの圧力下で、ＨＢｒ、ＳＦ6、及び、Ｈｅをエッチングガスとして、実行される。各フィン構造２１０の上部分２１０ａと下部分２１０ｂは、変化位置（transition location）２１０ｄで分けられ、変化位置２１０ｄは、フィン構造の側壁と基板２０２の主表面２０２ａとの角度２１２が８５度のところにある。各フィン構造２１０の下部分２１０ｂは、上部分２１０ａと底部２１０ｅの両側で、テーパ型側壁を有する。各フィン構造２１０の下部分２１０ｂのテーパ領域は、好ましくは、基板２０２の主表面２０２ａと、約６０〜８５度の角度２１４を有する。一実施例中、テーパ状フィン構造２１０間に形成される複数のトレンチ２２２は、垂直フィン構造１１０間に形成される複数のトレンチ１２２よりも低いアスペクト比を有する。低アスペクト比のトレンチ２２２は、高アスペクト比のトレンチ１２２よりもよいギャップ充填パフォーマンスを有する。
【００１９】
引き続き、図２Ｄを参照すると、各フィン構造２１０の上部分２１０ａの頂面２１０ｃは、第一幅２１６ａを有し、第一幅２１６ａは約５〜４０ナノメートルである。一具体例で、各フィン構造２１０の下部分２１０ｂの底部２１０ｅは第二幅２１８ａを有し、第二幅２１８ａは約１０〜６０ナノメートルである。第一幅２１６ａと第二幅２１８ａの比は、好ましくは、０．３〜０．５である。
【００２０】
引き続き、図２Ｄを参照すると、変化位置２１０ｄと頂面２１０ｃ間の第一オフセット距離２１６ｂは、約４０〜１００ナノメートルである。一具体例中、底部２１０ｅと頂面２１０ｃ間の第二オフセット距離２１８ｂは、約１００〜３００ナノメートルである。変化位置２１０ｄと頂面２１０ｃ間の第一オフセット距離２１６ｂと底部２１０ｅと頂面２１０ｃ間の第二オフセット距離２１８ｂの比は、好ましくは、０．１５〜０．３である。
【００２１】
図２Ｅを参照すると、複数のフィン構造２１０の形成後、フィン構造２１０間の複数のトレンチ２２２中に、複数の分離構造２２０が形成される。ライナー（liner）層（図示しない）が、基板２０２上に実質上共形（等角）で形成され、複数のトレンチ２２２に沿った側壁を有する。ライナー層は、熱酸化プロセス、あるいは、ＣＶＤプロセスにより形成される誘電層（つまり、酸化層、窒化層、酸窒化物層、或いは、それらの組み合わせ）である。好ましくは、ライナー層は、厚さが約３０〜２００Åである。ある具体例中、ライナー層は、フィン構造２１０の表面上の上記のトレンチエッチプロセスにより生じるダメージを減少させるために提供される。ある具体例中、ライナー層は使用されない。
【００２２】
引き続き、図２Ｅを参照すると、ライナー層の形成後、誘電材料２２４が、複数のトレンチ２２２の中と上で、十分な厚さを有するように、ライナー層上に形成される。例えば、誘電材料２２４は、好ましくは、底部２１０ｅから４０００〜８０００Åの厚さで堆積される。一具体例中、誘電材料２２４は、ＨＤＰ  ＣＶＤプロセス、或いは、準大気圧化学気相堆積（sub-atmospheric CVD、ＳＡＣＶＤ）等のＣＶＤプロセスを用いて形成される。例えば、誘電材料２２４は、ＨＤＰ−ＣＶＤ酸化層からなる。誘電材料２２４は、５０００Ｗより低い低周波電力、３５００Ｗより低い高周波電力、１０ｍＴｏｒｒより低い圧力、及び、約５００〜１０００℃の温度下で、シラン（silane）と酸素（oxygen）を反応前駆体（reacting precursors）として使用し、堆積される。別の例で、誘電体２２４は亜大気圧未ドープ・ケイ素ガラス（sub-atmospheric undoped-silicon glass、ＳＡＵＳＧ）層を含む。誘電材料２２４は、圧力約５００〜７００ｔｏｒｒ、且つ、温度が約５００〜６００℃下で、テトラエトキシシラン（tetraethoxysilane、ＴＥＯＳ）とＯ3を反応前駆体として用いて、蒸着される。複数のトレンチ２２２のアスペクト比が減少するので、誘電材料２２４は、複数のシャロースリム／凹部（shallow slims/recesses）２２６ａを含む。
【００２３】
続けて、図２Ｅを参照すると、複数のトレンチ２２２の中と上に、誘電材料２２４を形成後、アニールプロセスが実行されて、誘電材料２２４の密度を増加する。よって、アニール後、ライナー層と誘電材料２２４間の界面が消失する。アニールプロセスは、例えば、加熱炉（furnace）、高速加熱プロセス（rapid thermal process、ＲＴＰ）システム、或いは、誘電体２２４に熱処理を提供して、所望の膜品質を得る他の熱システムで実行される。ある具体例中、アニールプロセスは、ＲＴＰシステム中、窒素、不活性ガス、或いは、誘電材料２２４と反応しないガスを含む環境下で、約２０秒、約１０００℃で実行される。
【００２４】
図２Ｆは、図２Ｅの基板２０２が、平坦化プロセス、例えば、化学機械研磨（ＣＭＰ）プロセス等を実行して、ハードマスク層２０６上の誘電材料２２４の一部を除去して、ハードマスク層２０６を露出し、これにより、トレンチ２２２を充填する誘電材料２２４を残すことを示す図である。ハードマスク層２０６は、ハードマスク層２０６上の平坦化プロセスを停止する停止層となる。ある具体例中、誘電材料２２４の頂面は、ハードマスク層２０６と平面にあるか、ほぼ平面にある。平坦化プロセス後、誘電材料２２４の複数のシャロースリム２２６ｂは、平坦化プロセスの前の誘電材料２２４の複数のシャロースリム２２６ａより、更に浅く、更に広い。
【００２５】
図２Ｇを参照すると、平坦化プロセスの後、ハードマスク層２０６は、湿式化学エッチングプロセスにより除去され、例えば、基板２０２を熱リン酸（hot phosphoric acid（Ｈ3ＰＯ4））中に浸し、パッド酸化層２０４の頂面を露出する。湿式化学エッチングプロセスは、酸化物より窒化物に対し、高いエッチング選択性（etch selectivity）を有し、エッチプロセスは、誘電材料２２４より速く、ハードマスク層２０６を除去する。従って、残りの誘電材料２２４は、パッド酸化層２０４の頂面上に延伸する。続いて、ハードマスク層２０６の除去プロセス後、パッド酸化層２０４は湿式化学エッチングプロセスにより除去され、例えば、基板２０２をフッ化水素（hydrofluoric、ＨＦ）に浸し、基板２０２の頂面を露出する。湿式化学エッチングプロセスは、パッド酸化層２０４と誘電材料２２４に対し、ほぼ選択性がないので、誘電材料２２４が損失する厚さはパッド酸化層２０４とほぼ同じである。従って、誘電材料２２４は、各フィン構造２１０の頂面２１０ｃ上で突出し、誘電材料２２４の各シャロースリム２２６ｃはほぼ消失する。
【００２６】
図２Ｈは、図２Ｇの基板２０２が、ドライエッチングプロセス後、例えば、四フッ化炭素（tetrafluoromethane（ＣＦ4））とトリフルオロメタン（trifluoromethane（ＣＨＦ3））からなるプラズマで、基板２０２をエッチングすることにより、誘電材料２２４の上部分を除去して、各フィン構造２１０の上部分２１０ａを露出することを示す。フィン構造は、例えば、レジスタ、キャパシタ、インダクタ、ヒューズ等、他の装置の一部を形成する。従って、エッチングプロセスの末端で、誘電材料２２４はほとんど凹部がなく、半導体装置間の分離構造２２０となる。各分離構造２２０は、基板表面２０２ａから、変化位置２０１ｄ上の点２２４ａに延伸する。分離構造２２０の点２２４ａと頂面２１０ｃ間の第三オフセット距離２１６ｃは制御される。分離構造２２０の点２２４ａと頂面２１０ｃ間の第三オフセット距離２１６ｃが小さすぎる場合、シャロースリム／凹部は、分離構造２２０の点２２４ａで残る。分離構造２２０の点２２４ａと頂面２１０ｃ間の第三オフセット距離２１６ｃが大きすぎる場合、短いチャネル効果が装置パフォーマンスを低下させる。従って、分離構造２２０の点２２４ａと頂面２１０ｃ間の第三オフセット距離２１６ｃは、好ましくは、約１５〜４５ナノメートルである。分離構造２２０の点２２４ａと頂面２１０ｃ間の第三オフセット距離２１６ｃと変化位置２１０ｄと頂面２１０ｃ間の第一オフセットの比例は、好ましくは、０．３〜０．６である。図２Ｉは、図２Ａ〜２Ｈで示されるステップを用いて製造されるＦＩＮＦＥＴ ２００の立体図である。各フィン構造２１０は、縦方向に延伸する。前述のように、図２Ｉの前述の分離構造２２０は凹部がない。
【００２７】
図３Ａ〜３Ｄは、図２Ａ−２Ｈで示されるステップを用いて製造される複数の分離構造２２０を有する完全なＦＩＮＦＥＴ装置３００を示し、図３Ａは立体図で、図３Ｂ〜３Ｄは図３Ａの線に沿った断面図である。図２と図３中、同じ素子は、同じ符号で示され、図を簡潔、且つ、分かりやすくしている。
【００２８】
図３Ａを参照すると、ＦＩＮＦＥＴ ３００は、複数の分離構造２２０により分離される複数のフィン構造２１０を有する。各フィン構造２１０は、縦方向２１０ｇに延伸する。ゲート電極３２０ａとゲート絶縁体３２０ｂからなるゲート構造３２０がフィン構造２１０上に設置される。図３Ａは、ＦＩＮＦＥＴ３００のソース／ドレイン領域も示している。
【００２９】
図３Ｂは、図３Ａの線ｂ−ｂに沿ったＦＩＮＦＥＴ ３００の断面図である。縦方向２１０ｇに延伸する各フィン構造２１０は、変化位置２１０ｄで分けられる上部分２１０ａと下部分２１０ｂからなり、変化位置２１０ｄは、フィン構造２１０の側壁と基板２０２の主表面２０２ａの角度８５度のところにあり、上部２１０ａは、基板２０２の主表面２０２ａと頂面２１０ｃにほぼ垂直な側壁を有し、上部２１０ａは、第一縦部分２１０ｇａ、第二縦部分２１０ｇｂ、及び、第一、第二縦部分２１０ｇａ、２１０ｇｂ間の第三縦部分、２１０ｇｃを含む。チャネル領域３３０は、上部分２１０ａの第三縦部分２１０ｇｃ内に位置する。ゲート電極３２０ａとゲート絶縁体３２０ｂからなるゲート構造３２０は、チャネル領域３３０上にある。シリサイド層（図示しない）が、第一と第二縦部分２１０ｇａ，２１０ｇｂ中に設置されて、ＦＩＮＦＥＴ ３００中のソース／ドレイン領域を形成する。上部分２１０ａ下の下部分２１０ｂは、上部分２１０ａと底部２１０ｅの両側に、ボトムアップ（bottom-up）のテーパ型側壁を有する。
【００３０】
図３Ａの線ｃ−ｃに沿った図３Ｃの断面図を参照すると、ゲート構造３２０は、ゲート電極３２０ａとゲート絶縁体３２０ｂからなる。ゲート電極３２０ａは、ゲート絶縁体３２０ｂ上に設置される。ゲート絶縁体３２０ｂの厚さが、フィン構造２１０の全表面で均一である場合、トリプルゲートトランジスタが形成される。トリプルゲートトランジスタのチャネル３３０は、ゲート構造３２０下方、フィン構造２１０の上部分２１０ａの第三縦部分２１０ｇｃの頂面２１０ｃと側壁に設置される。しかし、ある具体例中、ゲート絶縁層３１０の形成前か形成後に、付加誘電層（図示しない）が、上部分２１０ａの第三縦部分２１０ｇｃの頂面２１０ｃ上に形成され、ＦＩＮＦＥＴ ３００のチャネル３３０は、第三縦部分２１０ｇｃの側壁にだけ沿って形成され、ダブルゲートトランジスタを形成する。
【００３１】
図３Ｄは、図３Ａの線ｄ−ｄに沿ったＦＩＮＦＥＴ ３００の断面図である。絶縁基板２２０間のフィン構造２１０は、縦方向２１０ｇと下層基板２０２の連続片中に延伸する。ある具体例中、フィン構造２１０は、絶縁層（図示しない）により基板２０２から分離される。第一フィン構造２１０の上部分２１０ａの第一、第二縦部分２１０ｇａ、２１０ｇｂは、ドーパントリッチ（dopant-rich）領域（図示しない）を含み、シリサイド層（図示しない）が、第一、第二縦部分２１０ｇａ、２１０ｇｂ中に設置されて、ＦＩＮＦＥＴ ３００中に、ソース／ドレイン領域を形成する。様々な具体例中、ドーパントリッチ領域の厚さは約０．５ｎｍ〜１０ｎｍである。その後、相互接続プロセスを含む後続プロセスは、ＦＩＮＦＥＴ３００の形成後に実行されて、ＩＣ製造を完成する。
【００３２】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。本発明は、絶縁凹部がないＦＩＮＦＥＴのフィン構造を形成、或いは、製造するのに用いられる。
【符号の説明】
【００３３】
１００、２００、３００    フィン型電界効果トランジスタ
１０２、２０２    基板
１１０、２１０    フィン構造
１２０、２２０    分離構造
１２２、２２２    トレンチ
１２４、２２４    誘電材料
１２６ａ、１２６ｂ    凹部
２０２ａ    主表面
２０２ｂ    基板表面
２０４    酸化パッド層
２０６    ハードマスク層
２０８    開口
２１０ａ    上部分
２１０ｂ    下部分
２１０ｃ    頂面
２１０ｄ    変化位置
２１０ｅ    底部
２１０ｇ    縱方向
２１０ｇａ    第一縱部分
２１０ｇｂ    第二縱部分
２１０ｇｃ    第三縱部分
２１２、２１４    角
２１６ａ    第一幅
２１６ｂ    第一オフセット距離
２１６ｃ    第三オフセット距離
２１８ａ    第二幅
２１８ｂ    第二オフセット距離
２２４ａ    点
２２６ａ、２２６ｂ、２２６ｃ    シャロースリム
３２０    ゲート構造
３２０ａ    ゲート電極
３２０ｂ    ゲート絶縁体
３３０    チャネル領域
【図１Ａ】
2011071520.tif 000003
【図１Ｂ】
2011071520.tif 000004
【図１Ｃ】
2011071520.tif 000005
【図２Ａ】
2011071520.tif 000006
【図２Ｂ】
2011071520.tif 000007
【図２Ｃ】
2011071520.tif 000008
【図２Ｄ】
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【図２Ｅ】
2011071520.tif 000010
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2011071520.tif 000013
【図２Ｉ】
2011071520.tif 000014
【図３Ａ】
2011071520.tif 000015
【図３Ｂ】
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【図３Ｃ】
2011071520.tif 000017
【図３Ｄ】
2011071520.tif 000018