(57)【要約】      （修正有）【課題】電源・信号間の干渉および結合の抑制と、電源ノイズの抑制と、信号間の干渉・クロストークの抑制と、インピーダンス不連続による信号反射の抑制とを、全てバランスよく満たす低コストな高速デバイスを提供する。【解決手段】信号用ボンディングワイヤ３１d、３１eと、グランド用ボンディングワイヤ３１b、３１gと、電源用ボンディングワイヤ３２a、３２c、３２f]とを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする配線構造。【選択図】図５
2011155184.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップを実装する実装基板とを接続するボンディングワイヤ群
を具備し、
前記ボンディングワイヤ群は、
第１の包絡面に含まれて、信号を伝播する第１の信号用ボンディングワイヤと、
前記第１の包絡面に含まれて、第１の電源電圧を印加される第１の電源用ボンディングワイヤと、
第２の包絡面に含まれて、第２の電源電圧を印加される第２の電源用ボンディングワイヤと
を具備し、
前記第１または前記第２の包絡面の一方は、前記第１または前記第２の包絡面の他方と、前記実装基板との間に配置されており、
前記第２の電源用ボンディングワイヤは、前記第１の信号用ボンディングワイヤとの電磁結合が、前記第１の電源用ボンディングワイヤとの電磁結合よりも小さい位置に配置されている
配線構造。
【請求項２】
請求項１に記載の配線構造において、
前記第１の信号用ボンディングワイヤならびに前記第１および前記第２の電源用ボンディングワイヤからなる３本のボンディングワイヤの中で、
全長が最も短い最短ボンディングワイヤの半分の長さに相当する領域における任意の点および前記最短ボンディングワイヤ以外の一方のボンディングワイヤ上で最も近い第１の点を通る第１の直線と、前記任意の点および前記最短ボンディングワイヤ以外の他方のボンディングワイヤ上で最も近い第２の点を通る第２の直線とが交わる角度が、６０度より大きく、かつ、１２０度より小さい
配線構造。
【請求項３】
請求項１〜２のいずれかに記載の配線構造において、
前記第１の電源用ボンディングワイヤ上の所定の点および前記第１の信号用ボンディングワイヤ上で前記所定の点から最も近い第１の点を通る第１の直線と、前記第１の電源用ボンディングワイヤ上の所定の点および前記第２の電源用ボンディングワイヤ上で前記所定の点から最も近い第２の点とを通る第２の直線とが、直角に交わる
配線構造。
【請求項４】
請求項１〜３のいずれかに記載の配線構造において、
前記ボンディングワイヤ群は、
前記第１の包絡面に含まれて、かつ、前記第１の信号用ボンディングワイヤに隣接して配置されて、前記第１の信号用ボンディングワイヤとともに差動信号を伝達する第２の信号用ボンディングワイヤ
をさらに具備する
配線構造。
【請求項５】
請求項１〜４のいずれかに記載の配線構造において、
前記第１の電源用ボンディングワイヤは、接地されている
配線構造。
【請求項６】
請求項１〜４のいずれかに記載の配線構造において、
前記第２の電源用ボンディングワイヤは、接地されている
配線構造。
【請求項７】
請求項１〜６のいずれかに記載の配線構造において、
前記半導体装置と、
前記実装基板と、
前記ボンディングワイヤ群と
を具備する
半導体装置。
【請求項８】
半導体チップと、前記半導体チップを実装する実装基板とを接続するボンディングワイヤ群を具備する配線構造の設計方法であって、
前記ボンディングワイヤ群は、
第１の包絡面に含まれて、信号を伝播する第１の信号用ボンディングワイヤと、
前記第１の包絡面に含まれて、第１の電源電圧を印加される第１の電源用ボンディングワイヤと、
前記第１の包絡面および前記実装基板の間に配置された第２の包絡面に含まれて、第２の電源電圧を印加される第２の電源用ボンディングワイヤと
を具備し、
（ａ）前記第１の信号用ボンディングワイヤならびに前記第１および前記第２の電源用ボンディングワイヤの長さに初期値を設定するステップと、
（ｂ）前記第１の信号用ボンディングワイヤならびに前記第１および前記第２の電源用ボンディングワイヤの長さに設定された値に基づいて、電磁界解析を用いた回路モデルを生成するステップと、
（ｃ）前記回路モデルに基づいて、回路シミュレーションを用いてｃｏｍｍｏｎ  ｍｏｄｅノイズを算出するステップと、
（ｄ）前記ステップ（ｃ）で算出されたｃｏｍｍｏｎ  ｍｏｄｅノイズが所望の値以下ではないない場合に、前記第２の電源用ボンディングワイヤの長さを変更するステップと、
（ｅ）前記ｃｏｍｍｏｎ  ｍｏｄｅノイズが前記所望の値以下になるまで、前記ステップ（ｂ）〜（ｄ）を繰り返すステップと
を具備し、
前記ステップ（ａ）は、
（ａ−１）前記第２の電源用ボンディングワイヤの長さの初期値として、前記第１の電源用ボンディングワイヤの長さの半分の値を設定するステップ
を具備する
配線構造の設計方法。
【請求項９】
請求項８に記載の配線構造の設計方法において、
前記ステップ（ｂ）は、
（ｂ−１）前記ＬＳＩチップのモデルを生成するステップと、
（ｂ−２）前記実装基板のモデルを生成するステップと
を具備する
配線構造の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造と、配線構造の設計方法とに係り、特に、半導体装置内部のボンディングワイヤにおける配線構造と、配線構造の設計方法とに係る。
【背景技術】
【０００２】
近年、半導体デバイスの高速化に伴い、電源ノイズや、信号反射や、信号間干渉（クロストーク）や、さらにこれらに起因するＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁放射干渉）などの問題が顕在化している。従来は、電源系の問題と、信号系の問題とは、別個に議論され、解析され、設計されていた。例として、電源ノイズとＥＭＩ、信号反射やｓｋｅｗによる信号品質の低下とＥＭＩ、信号間干渉による信号波形劣化とＥＭＩ、などの組み合わせが挙げられる。
【０００３】
しかし、ここ数年になって、信号密度および信号速度の増大に伴って、信号伝送媒体内部における信号系と電源系との直接干渉が問題視されつつある。このような問題は、非特許文献１（Ｍｙｏｕｎｇ  Ｊｏｏｎ  Ｃｈｏｉ，  Ｖｉｓｈｒａｍ  Ｓ．  Ｐａｎｄｉｔ，  ａｎｄ  Ｗｏｏｎｇ  Ｈｗａｎ  Ｒｙｕ，  “Ｃｏｎｔｒｏｌｌａｂｌｅ  Ｐａｒａｍｅｔｅｒｓ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｆｏｒ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｃｈａｎｎｅｌ  ｔｈｒｏｕｇｈ  Ｓｉｇｎａｌ−Ｐｏｗｅｒ  Ｉｎｔｅｇｒｉｔｙ  Ｃｏｍｂｉｎｅｄ  Ａｎａｌｙｓｉｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５８ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ６５８  （２００８））や、非特許文献２（Ｒｙｕｉｃｈｉ  Ｏｉｋａｗａ，  “Ａ  Ｌｏｗ−ｃｏｓｔ  Ｗｉｒｅ−ｂｏｎｄｉｎｇ  Ｐａｃｋａｇｅ  Ｄｅｓｉｇｎ  ｗｉｔｈ  Ｐａｃｋａｇｅ  Ｂｕｉｌｔ−ｉｎ  Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｍａｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ｏｖｅｒ  ５Ｇｂｐｓ  ＳｅｒＤｅｓ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５９ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １０９８  （２００９））などでも論じられている。
【０００４】
ここで、新たな問題として挙がって来たのは、電源ラインから信号ラインへのｃｏｍｍｏｎ  ｍｏｄｅノイズ伝播や、伝播信号による電源ラインへの直接ノイズ干渉などである。これらは、ＥＭＩの原因となったり、信号から電源へ、電源からさらに信号へ、と作用する正帰還系を構成することによってＧｂｐｓクラスの高速デバイスの動作不安定の原因となったりする。
【０００５】
一般的に、ノイズを含め、信号間の干渉を防ぐには、ＧＮＤ（ＧｒｏｕＮＤ：グランド）シールドを設けると良いとされている。しかし、ボンディングワイヤを有する半導体装置において、ボンディングワイヤの周りにシールド構造を設けると、複数の欠点が生じる。これらの欠点としては、例えば、製造が難しくなる、半導体装置が大型化する、製造コストが上昇する、などが挙げられる。そこで、特別な製造工程を経ずに所望の電気的性能を達成できることが望ましい。
【０００６】
図１は、２つの異なるインターポーザ上に実装された２つの同じＬＳＩの出力信号を比較したグラフ群である。図１（ａ）は、インターポーザがボンディングワイヤを有する場合を示すグラフである。図１（ｂ）は、インターポーザがフリップチップ実装型である場合を示すグラフである。ここで、フリップチップ実装型のインターポーザでは、電源ラインと信号ラインは別のレイヤに配線されており、ＧＮＤプレーンによってよく遮断されている。
【０００７】
これら２つのＬＳＩは、６．４Ｇｂｐｓの信号速度で動作する。これらの出力信号は、観測されたｃｏｍｍｏｎ  ｍｏｄｅ信号波形をＦｏｕｒｉｅｒ変換して得られたものである。これらのグラフにおいて、横軸は周波数を示し、縦軸はノイズの強度を示す。実線は電源ノイズがなく信号だけがインターポーザに入力された場合を、破線は電源ノイズがある状態でインターポーザに信号が入力された場合を示している。
【０００８】
図１から、以下のことが読み取れる。すなわち、フリップチップ実装型のインターポーザの場合は、信号−電源間がよく遮断されているので、電源ノイズの有無に係らず、ｃｏｍｍｏｎ  ｍｏｄｅノイズスペクトルがよく一致している。その一方で、ボンディングワイヤを有するインターポーザの場合は、電源ノイズの有無によるｃｏｍｍｏｎ  ｍｏｄｅノイズの差が、特にＭＨｚ帯において、極めて大きい。なお、ＭＨｚ帯において差が大きいのは、この例では電源ノイズの主たる周波数成分がＭＨｚ帯にあるからである。ここで、ボンディングワイヤを有するインターポーザよりも、フリップ実装型のインターポーザの方が高価であることは言うまでもない。
【０００９】
このように、ボンディングワイヤを有する半導体装置では、インターポーザの内部における電源系から信号系への直接的なノイズ遷移が大きく、これを低減する手段が必要とされている。すなわち、次世代の低コスト高速デバイスでは、電源―信号間の干渉および結合を低減するとともに、電源ノイズ自体をも低減する手段が必要である。加えて、旧来から指摘されている信号間干渉（クロストーク）や、インピーダンスの不連続による信号反射が抑制されていることも、Ｇｂｐｓクラスの高速デバイスの安定動作要件である。インターポーザ上のレイアウトリソースは限られているので、これら全ての要件をバランスよく満たす手段が理想的である。
【００１０】
図２は、特許文献１（米国特許６５３８３３６号明細書）に記載の、ＬＳＩチップおよびインターポーザ基板を接続するボンディングワイヤの配置の例を示す図群である。図２（ａ）は、ボンディングワイヤの配置を全体的に示す俯瞰図である。図２（ｂ）は、ボンディングワイヤの配置を示す側面図である。図２（ｃ）は、図２（ｂ）のＡ−Ａ’によるボンディングワイヤの断面図である。
【００１１】
図２（ａ）、図２（ｂ）から読み取れるように、この例では、インターポーザ基板上にＬＳＩチップがマウントされている。ＬＳＩチップの表面と、インターポーザ基板の表面とのそれぞれには、２列に縦横に配置されたボンディングパッドがある。ＬＳＩチップ側のボンディングパッドと、インターポーザ基板側のボンディングパッドとには、ボンディングワイヤの両端がそれぞれ接続されている。
【００１２】
図２（ｃ）に示す「Ｓ」、「Ｇ」および「Ｐ」は、ボンディングワイヤが、それぞれ信号（Ｓｉｇｎａｌ）用、グランド（Ｇｒｏｕｎｄ）用および電源（Ｐｏｗｅｒ）用であることを意味する。図２（ｃ）から読み取れるように、信号用ボンディングワイヤの縦横方向の隣には、グランド用または電源用のボンディングワイヤが配置されている。ここで、グランド用ボンディングワイヤおよび電源用ボンディングワイヤは、固定電圧を印加されても良いし、信号用パッドが伝播する高速信号より周波数の非常に低い信号を伝播しても良い。以降、グランド用または電源用、もしくは極低周波信号用のボンディングワイヤを、固定電圧用ボンディングワイヤと記す。
【００１３】
図２（ｂ）から読み取れるように、ＬＳＩチップ上の２列のパッドのうち、実装基板に近い側に配置された一方の列に一端が接続されたボンディングワイヤは、他方の列に一端が接続されたボンディングワイヤの内側を通っている。言い換えれば、第１の列に接続されたボンディングワイヤは、第１の包絡面に含まれており、第２の列に接続されたボンディングワイヤは、第１の包絡面の内側に位置する第２の包絡面に含まれている。
【００１４】
このように、図２の例では、高速信号用ボンディングワイヤと、固定電圧用ボンディングワイヤとを、２列の行列状に、交互に配置している。こうすることによって、高速信号用ボンディングワイヤ間を固定電圧用ボンディングワイヤがシールドする効果が得られる。この結果、高速信号間のクロストークが抑制される。
【００１５】
ボンディングワイヤを上記のように配置するためには、基本的に、ＬＳＩチップ上またはインターポーザ基板上において、高速信号用ボンディングパッドと、電源用ボンディングパッドまたはグランド用ボンディングパッドとが、交互に並んでいる必要がある。
【００１６】
図３は、特許文献１に記載の、ＬＳＩチップおよびインターポーザ基板を接続するボンディングワイヤの配置の別の例を示す平面図である。図３の例では、ＬＳＩチップ上のボンディングパッドが２列の千鳥状に配置されている。
【００１７】
高速信号と、電源、グランドおよび極低周波信号とを同列に扱い、かつ、２列に配置されたボンディングパッドを用いることで、高速信号用ボンディングワイヤ間のクロストークを減殺することが出来る。この技術によれば、Ｉ／Ｏ（Ｉｎ／Ｏｕｔ：入出力）回路のボンディングパッドが多くなりがちである。その一方で、高速信号用ボンディングパッドと、固定電圧用ボンディングパッドとの比率によっては、十分に良いクロストーク抑制効果が得られる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許６５３８３３６号明細書
【非特許文献】
【００１９】
【非特許文献１】Ｍｙｏｕｎｇ  Ｊｏｏｎ  Ｃｈｏｉ，  Ｖｉｓｈｒａｍ  Ｓ．  Ｐａｎｄｉｔ，  ａｎｄ  Ｗｏｏｎｇ  Ｈｗａｎ  Ｒｙｕ，  “Ｃｏｎｔｒｏｌｌａｂｌｅ  Ｐａｒａｍｅｔｅｒｓ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｆｏｒ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｃｈａｎｎｅｌ  ｔｈｒｏｕｇｈ  Ｓｉｇｎａｌ−Ｐｏｗｅｒ  Ｉｎｔｅｇｒｉｔｙ  Ｃｏｍｂｉｎｅｄ  Ａｎａｌｙｓｉｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５８ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ６５８  （２００８）
【非特許文献２】Ｒｙｕｉｃｈｉ  Ｏｉｋａｗａ，  “Ａ  Ｌｏｗ−ｃｏｓｔ  Ｗｉｒｅ−ｂｏｎｄｉｎｇ  Ｐａｃｋａｇｅ  Ｄｅｓｉｇｎ  ｗｉｔｈ  Ｐａｃｋａｇｅ  Ｂｕｉｌｔ−ｉｎ  Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｍａｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ｏｖｅｒ  ５Ｇｂｐｓ  ＳｅｒＤｅｓ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５９ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １０９８  （２００９）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
特許文献１での問題は、先に述べた次世代低コスト高速デバイスに対する要件を、全てバランス良く満たしていない点にある。上記要件とは、
（ａ）電源・信号間の干渉および結合の抑制（ｃｏｍｍｏｎ  ｍｏｄｅノイズ伝播の抑制）
（ｂ）電源ノイズの抑制
（ｃ）信号間の干渉・クロストークの抑制
（ｄ）インピーダンス不連続による信号反射の抑制
である。
【００２１】
特許文献１で要件（ｃ）が満たされていることは、その目的から見ても明らかである。要件（ｂ）については、特許文献１には特に記載は無いものの、図３の配置を用いれば、電源用ボンディングワイヤおよびグランド用ボンディングワイヤが隣り合うので、相互インダクタンスにより実効インピーダンスが低下する。その結果、電源ノイズに対する抑制効果が働く。ただし、同じ特許文献１にある、図２の場合は、こうならない。
【００２２】
次に、要件（ｄ）について考える。特許文献１では、確かに、高速信号のリターンパスとして作用する電源またはグランドのボンディングワイヤが、信号ワイヤの近傍に配置されている。しかし、インターポーザ上のボンディングパッドが、高速信号用パッドと同じ列に並べられていない。そのため、もともと高いボンディングワイヤのインピーダンスを十分に低くできない。したがって、インピーダンスの連続性という点ではやや不利である。
【００２３】
最後に、要件（ａ）について考える。これは、従来の考慮から抜けていた効果である。また、要件（ａ）は、特許文献１のように電源とＧＮＤとを等価に扱っていては解決できない課題である。特許文献１においても解決方法は示されていない。
【課題を解決するための手段】
【００２４】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
本発明の配線構造は、半導体チップと、この半導体チップを実装する実装基板とを接続するボンディングワイヤ群を具備する。ボンディングワイヤ群は、第１の信号用ボンディングワイヤ（３１ｄ、３１ｅ）と、第１の電源用ボンディングワイヤ（３１ｂ、３１ｇ）と、第２の電源用ボンディングワイヤ（３２ａ、３２ｃ、３２ｆ）とを具備する。ここで、第１の信号用ボンディングワイヤ（３１ｄ、３１ｅ）は、第１の包絡面に含まれて、信号を伝播する。第１の電源用ボンディングワイヤ（３１ｂ、３１ｇ）は、第１の包絡面に含まれて、第１の電源電圧を印加される。第２の電源用ボンディングワイヤ（３２ａ、３２ｃ、３２ｆ）は、第２の包絡面に含まれて、第２の電源電圧を印加される。第１または第２の包絡面の一方は、第１または第２の包絡面の他方と、実装基板との間に配置されている。第２の電源用ボンディングワイヤ（３２ａ、３２ｃ、３２ｆ）は、第１の信号用ボンディングワイヤ（３１ｄ、３１ｅ）との電磁結合が、第１の電源用ボンディングワイヤ（３１ｂ、３１ｇ）との電磁結合よりも小さい位置に配置されている。
【００２６】
本発明の配線構造の設計方法は、半導体チップと、この半導体チップを実装する実装基板とを接続するボンディングワイヤ群を具備する配線構造の設計方法である。ここで、ボンディングワイヤ群は、第１の信号用ボンディングワイヤ（３１ｄ、３１ｅ）と、第１の電源用ボンディングワイヤ（３１ｂ、３１ｇ）と、第２の電源用ボンディングワイヤ（３２ａ、３２ｃ、３２ｆ）とを具備する。第１の信号用ボンディングワイヤ（３１ｄ、３１ｅ）は、第１の包絡面に含まれて、信号を伝播する。第１の電源用ボンディングワイヤ（３１ｂ、３１ｇ）は、第１の包絡面に含まれて、第１の電源電圧を印加される。第２の電源用ボンディングワイヤ（３２ａ、３２ｃ、３２ｆ）は、第１の包絡面および実装基板の間に配置された第２の包絡面に含まれて、第２の電源電圧を印加される。本発明の配線構造の設計方法は、（ａ）第１の信号用ボンディングワイヤならびに第１および第２の電源用ボンディングワイヤの長さに初期値を設定するステップと、（ｂ）第１の信号用ボンディングワイヤならびに第１および第２の電源用ボンディングワイヤの長さに設定された値に基づいて、電磁界解析を用いた回路モデルを生成するステップと、（ｃ）回路モデルに基づいて、回路シミュレーションを用いてｃｏｍｍｏｎ  ｍｏｄｅノイズを算出するステップと、（ｄ）ステップ（ｃ）で算出されたｃｏｍｍｏｎ  ｍｏｄｅノイズが所望の値以下ではないない場合に、第２の電源用ボンディングワイヤの長さを変更するステップと、（ｅ）ｃｏｍｍｏｎ  ｍｏｄｅノイズが所望の値以下になるまで、ステップ（ｂ）〜（ｄ）を繰り返すステップとを具備する。ここで、ステップ（ａ）は、（ａ−１）第２の電源用ボンディングワイヤの長さの初期値として、第１の電源用ボンディングワイヤの長さの半分の値を設定するステップを具備する。
【発明の効果】
【００２７】
本発明の配線構造では、信号用ボンディングワイヤと、グランド用ボンディングワイヤと、電源用ボンディングワイヤとを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする。
【図面の簡単な説明】
【００２８】
【図１】図１は、２つの異なるインターポーザ上に実装された２つの同じＬＳＩの出力信号を比較したグラフ群である。図１（ａ）は、インターポーザがボンディングワイヤを有する場合を示すグラフである。図１（ｂ）は、インターポーザがフリップチップ実装型である場合を示すグラフである。
【図２】図２は、特許文献１に記載の、ＬＳＩチップおよびインターポーザ基板を接続するボンディングワイヤの配置の例を示す図群である。図２（ａ）は、ボンディングワイヤの配置を全体的に示す俯瞰図である。図２（ｂ）は、ボンディングワイヤの配置を示す側面図である。図２（ｃ）は、図２（ｂ）のＡ−Ａ’によるボンディングワイヤの断面図である。
【図３】図３は、特許文献１に記載の、ＬＳＩチップおよびインターポーザ基板を接続するボンディングワイヤの配置の別の例を示す平面図である。
【図４】図４は、本発明の第１の実施形態による配線構造を示す図である。
【図５】図５は、本発明の第１の実施形態による配線構造の構成を示す図群である。図５（ａ）は、本発明の第１の実施形態による配線構造の構成を示す俯瞰図である。図５（ｂ）は、図５（ａ）の配線構造を上から見た上面図である。図５（ｃ）は、図５（ａ）の配線構造を前から見た前面図である。図５（ｄ）は、図５（ｂ）の配線構造のＡ−Ａ’による断面図である。図５（ｅ）は、図５（ａ）の配線構造を側面から見た側面図である。
【図６】図６は、ボンディングワイヤ群と、ボンディングワイヤ間の結合フィールドとの関係を示す断面図群である。図６（ａ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が最小となる場合を示す断面図である。図６（ｂ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が最大となる場合を示す断面図である。図６（ｃ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が中間的となる場合を示す断面図である。図６（ｄ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が中間的となる別の場合を示す断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施形態による配線構造の設計方法の各ステップを示すフローチャートである。
【図７Ｂ】図７Ｂは、本発明の第１の実施形態による配線構造の設計方法で用いる回路モデルの構成を示す回路図である。
【図８】図８は、本発明の第２の実施形態による配線構造の構成を示す図群である。図８（ａ）は、本発明の第１の実施形態による配線構造の構成を示す俯瞰図である。図８（ｂ）は、図８（ａ）の配線構造を上から見た上面図である。図８（ｃ）は、図８（ａ）の配線構造を前から見た前面図である。図８（ｄ）は、図８（ｂ）の配線構造のＡ−Ａ’による断面図である。図８（ｅ）は、図８（ａ）の配線構造を側面から見た側面図である。
【図９】図９は、本発明の第２の実施形態による配線構造と従来技術との比較結果を示すグラフ群である。図９（ａ）は、従来技術による配線構造における相互インダクタンス（Ｍｕｔｕａｌ  ｉｎｄｕｃｔａｎｃｅ）、すなわち信号用ボンディングワイヤおよび電源用ボンディングワイヤの間の結合を示すグラフである。図９（ｂ）は、従来技術による配線構造におけるｃｏｍｍｏｎ  ｍｏｄｅ出力のスペクトルを示すグラフである。図９（ｃ）は、本発明の第２の実施形態による配線構造における相互インダクタンスを示すグラフである。図９（ｄ）は、本発明の第２の実施形態による配線構造におけるｃｏｍｍｏｎ  ｍｏｄｅ出力のスペクトルを示すグラフである。
【図１０】図１０は、本発明の第３の実施形態による配線構造の構成を示す図群である。図１０（ａ）は、本発明の第３の実施形態による配線構造の構成を示す俯瞰図である。図１０（ｂ）は、図１０（ａ）の配線構造を上から見た上面図である。図１０（ｃ）は、図１０（ａ）の配線構造を前から見た前面図である。図１０（ｄ）は、図１０（ｂ）の配線構造のＡ−Ａ’による断面図である。図１０（ｅ）は、図１０（ａ）の配線構造を側面から見た側面図である。
【図１１】図１１は、本発明の第４の実施形態による配線構造の構成を示す図群である。図１１（ａ）は、本発明の第４の実施形態による配線構造の構成を示す俯瞰図である。図１１（ｂ）は、図１１（ａ）の配線構造を上から見た上面図である。図１１（ｃ）は、図１１（ａ）の配線構造を前から見た前面図である。図１１（ｄ）は、図１１（ｂ）の配線構造のＡ−Ａ’による断面図である。図１１（ｅ）は、図１１（ａ）の配線構造を側面から見た側面図である。
【図１２】図１２は、本発明の第５の実施形態による配線構造の構成を示す平面図である。
【発明を実施するための形態】
【００２９】
添付図面を参照して、本発明による配線構造および配線構造の設計方法を実施するための形態を以下に説明する。
【００３０】
（第１の実施形態）
図４は、本発明の第１の実施形態による配線構造を用いた半導体装置の全体的な構成を概略的に示す図群である。図４（ａ）は、本発明の第１の実施形態による配線構造を用いた半導体装置の全体的な構成を概略的に示す平面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ’による断面図である。
【００３１】
図４の半導体装置は、ＬＳＩチップ１０と、実装基板２０と、ボンディングワイヤ３０とを具備している。ＬＳＩチップ１０は、ボンディングパッド１１を具備している。実装基板２０は、ボンディングパッド２１と、リード２２とを具備している。
【００３２】
ＬＳＩチップ１０は、実装基板２０上に実装されている。ボンディングワイヤ３０の両端は、ＬＳＩチップ１０のボンディングパッド１１と、実装基板のボンディングパッド２１とに、それぞれ接続されている。実装基板２０のボンディングパッド２１は、リード２２に接続されている。リード２２は、図示しない任意の回路に接続されている。
【００３３】
一部のボンディングワイヤ３１は、同一の包絡面に含まれている。以降、これらのボンディングワイヤをまとめて、第１群のボンディングワイヤ３１と呼び、この包絡面を第１の包絡面と呼ぶ。また、別の一部のボンディングワイヤ３２は、別の同一の包絡面に含まれている。以降、これらのボンディングワイヤをまとめて、第２群のボンディングワイヤ３２と呼び、この包絡面を第２の包絡面と呼ぶ。なお、第２の包絡面は、第１の包絡面と、実装基板２０の表面との間に位置している。言い換えれば、第２の包絡面は、第１の包絡面の内側に位置している。
【００３４】
図５は、本発明の第１の実施形態による配線構造の構成を示す図群である。図５（ａ）は、本発明の第１の実施形態による配線構造の構成を示す俯瞰図である。図５（ｂ）は、図５（ａ）の配線構造を上から見た上面図である。図５（ｃ）は、図５（ａ）の配線構造を前から見た前面図である。図５（ｄ）は、図５（ｂ）の配線構造のＡ−Ａ’による断面図である。図５（ｅ）は、図５（ａ）の配線構造を側面から見た側面図である。
【００３５】
本実施形態の配線構造は、ＬＳＩチップ１０と、実装基板２０と、複数のボンディングワイヤとを具備している。ただし、図５では、本発明の第１の実施形態の配線構造のうち、第１〜第７の、合計７本のボンディングワイヤ３２ａ、３１ｂ、３２ｃ、３１ｄ、３１ｅ、３２ｆ、３１ｇが示されており、他のボンディングワイヤは省略されている。
【００３６】
ＬＳＩチップ１０は、複数のボンディングパッド１１を具備している。実装基板２０は、複数のボンディングパッド２１を具備している。なお、本実施形態では、実装基板２０としてインターポーザ基板が用いられているが、これに限定するものでは決してない。
【００３７】
第１〜第７のボンディングワイヤ３２ａ、３１ｂ、３２ｃ、３１ｄ、３１ｅ、３２ｆ、３１ｇは、一方の端部で、第１〜第７のボンディングパッド１１ａ〜ｇを介してＬＳＩチップ１０にそれぞれ接続されている。また、第１〜第７のボンディングワイヤ３２ａ、３１ｂ、３２ｃ、３１ｄ、３１ｅ、３２ｆ、３１ｇは、他方の端部で、第１〜第７のボンディングパッド２１ａ〜ｇを介して実装基板２０にそれぞれ接続されている。
【００３８】
図５（ｅ）からは、第１〜第７のボンディングワイヤ３２ａ、３１ｂ、３２ｃ、３１ｄ、３１ｅ、３２ｆ、３１ｇを含む第１および第２の包絡面が読み取れる。すなわち、第２のボンディングワイヤ３１ｂ、第４のボンディングワイヤ３１ｄ、第５のボンディングワイヤ３１ｅ、第７のボンディングワイヤ３１ｇは、第１の包絡面に含まれている。また、第１のボンディングワイヤ３２ａ、第３のボンディングワイヤ３２ｃ、第６のボンディングワイヤ３２ｆは、第２の包絡面に含まれている。
【００３９】
言い換えれば、第２、第４、第５、第７のボンディングワイヤ３１ｂ、３１ｄ、３１ｅ、３１ｇは、互いにほぼ平行に配置されている。このことを、第２、第４、第５、第７のボンディングワイヤ３１ｂ、３１ｄ、３１ｅ、３１ｇのプロファイルは同じである、と表現しても良い。同様に、第１、第３、第６のボンディングワイヤ３２ａ、３２ｃ、３２ｆは、互いにほぼ平行に配置されている。したがって、第１、第３、第６のボンディングワイヤ３２ａ、３２ｃ、３２ｆのプロファイルは同じだが、第２、第４、第５、第７のボンディングワイヤのプロファイルとは異なる。
【００４０】
上記２つのプロファイルが異なることは、図５（ｂ）からも読み取れる。特に、第１、第３のボンディングワイヤ３２ａ、３２ｃは、第２のボンディングワイヤ３１ｂの下に潜り込むように配置されている。同様に、第６のボンディングワイヤ３２ｆは、第７のボンディングワイヤ３１ｇの下に潜り込むように配置されている。
【００４１】
さらに、プロファイルの違いにより、実装基板２０上のボンディングパッド２１ａ〜２１ｇの配置にも違いが生じていることが、図５（ｂ）からも読み取れる。すなわち、第１、第３、第６のボンディングワイヤ３２ａ、３２ｃ、３２ｆに接続される第１、第３、第６のボンディングパッド２１ａ、２１ｃ、２１ｆは、他のボンディングパッド２１ｂ、２１ｄ、２１ｅ、２１ｇよりも、ＬＳＩチップ１０に近い位置に配置されている。
【００４２】
第２、第７のボンディングパッド２２ｂ、２２ｇは、図示しないグランドに接地されている。第１、第３、第６のボンディングパッド２２ａ、２２ｃ、２２ｆは、図示しない電源電圧供給源に接続されている。
【００４３】
本実施形態では、第４、第５のボンディングワイヤ３１ｄ、３１ｅは対となって、ＬＳＩチップ１０および実装基板２０の間で差動信号を伝達する信号用ボンディングワイヤとして動作する。第２、第７のボンディングワイヤ３１ｂ、３１ｇは、グランド用ボンディングワイヤとして動作する。第１、第３、第６のボンディングワイヤ３２ａ、３２ｃ、３２ｆは、電源用ボンディングワイヤとして動作する。
【００４４】
なお、信号用ボンディングワイヤ３１ｄ、３１ｅが差動信号を伝達することは、本発明の本質とは直接関係しない。したがって、本発明の配線構造では、必ずしも２本の信号用ボンディングワイヤが隣接していなくても良いし、信号用ボンディングワイヤに隣接するグランド用ボンディングワイヤの本数は１本であっても良い。
【００４５】
本実施形態の配線構造では、信号用ボンディングワイヤ３１ｄ、３１ｅと、グランド用ボンディングワイヤ３１ｂ、３１ｇとが、ＬＳＩチップ１０から実装基板２０まで並走している。このことにより、元来高すぎるボンディングワイヤのインピーダンスが低下する。この結果、ボンディングワイヤのインピーダンスは、実装基板２０の伝送路インピーダンスとも、本発明による半導体装置１が搭載されるシステムボードの伝送路インピーダンスとも、近い値になる。さらに、信号３１ｄ−３１ｅ間のスキューもほぼ０となる。
【００４６】
また、図５の構成では、電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆおよび信号用ボンディングワイヤ３１ｄ、３１ｅを介する、すなわち電源系回路から信号系回路への、ノイズ干渉が最小化される。この原理を、図６を用いて説明する。
【００４７】
図６は、ボンディングワイヤ群と、ボンディングワイヤ間の結合フィールドとの関係を示す断面図群である。図６（ａ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が最小となる場合を示す断面図である。図６（ｂ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が最大となる場合を示す断面図である。図６（ｃ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が中間的となる場合を示す断面図である。図６（ｄ）は、信号・グランド間の結合フィールドと、グランド・電源間の結合フィールドとの干渉が中間的となる別の場合を示す断面図である。
【００４８】
図６のボンディングワイヤ群は、第１〜第６のボンディングワイヤ３３ａ〜３３ｆを具備している。ここで、第１、第６のボンディングワイヤ３３ａ、３３ｆは、電源用ボンディングワイヤである。第２、第５のボンディングワイヤ３３ｂ、３３ｅは、グランド用ボンディングワイヤである。第３、第４のボンディングワイヤ３３ｃ、３３ｄは、信号用ボンディングワイヤである。
【００４９】
図６において、隣接するボンディングワイヤの間に、第１〜第４の結合フィールド３４ａ〜３４ｄが発生している。第１の結合フィールド３３ａは、第１、第２のボンディングワイヤ３３ａ、３３ｂの間に発生している。第２の結合フィールド３３ａは、第２、第３のボンディングワイヤ３３ａ、３３ｂの間に発生している。第３の結合フィールド３３ａは、第４、第５のボンディングワイヤ３３ａ、３３ｂの間に発生している。第４の結合フィールド３３ａは、第５、第６のボンディングワイヤ３３ａ、３３ｂの間に発生している。なお、第３、第４のボンディングワイヤ３３ｃ、３３ｄも互いに隣接しているので、当然両者の間に第５の結合フィールドが発生するはずである。しかし、信号−電源間の干渉を説明するのに信号間結合効果は必要ないので、その表示を省略してある。
【００５０】
図６において、第２、第３の結合フィールド３４ｂ、３４ｃが発生するのは、グランド用ボンディングワイヤ３３ｂ、３３ｅが、隣接する信号用ボンディングワイヤ３３ｃ、３３ｄにそれぞれに対応するリターンパスとして動作するからである。同様に、第１、第４の結合フィールド３４ａ、３４ｄが発生するのは、電源用ボンディングワイヤ３３ａとグランド用ボンディング３３ｂが互いにリターンパスとして動作し、グランド用ボンディング３３ｅと電源用ボンディングワイヤ３３ｆもまた互いにリターンパスとして動作するからである。
【００５１】
なお、これらの結合フィールド３４ａ〜３４ｄは、磁力線と捉えてもよいし、電気力線の包絡線と捉えてもよい。
【００５２】
図６（ｂ）では、グランド・電源間の結合フィールド３４ａと、信号・グランド間の結合フィールド３４ｂとが、互いに平行になっている。この場合、２つの結合フィールド３４ａ、３４ｂは、同じ向きであるか、１８０度逆の正反対の向きであるかのどちらかである。すなわち、２つの結合フィールド３４ａ、３４ｂは、互いに最大限に強め合うか、互いに最大限に弱め合うかのどちらかである。さらに、信号・グランド間の結合フィールド３４ｃと、グランド・電源間の結合フィールド３４ｄとも、互いに平行になっている。したがって、電源系回路から信号系回路への、ｃｏｍｍｏｎ  ｍｏｄｅノイズの伝播は、図６（ｂ）の構成において最大になる。
【００５３】
この観点から、電源系回路から信号系回路への、ｃｏｍｍｏｎ  ｍｏｄｅノイズの伝播が最小になるのは、図６（ａ）のように、グランド・電源間の結合フィールド３４ａおよび３４ｄと、信号・グランド間の結合フィールド３４ｂおよび３４ｃとが、それぞれ直角に交わる場合である。なぜなら、このとき互いのフィールドベクトルのスカラー積（内積）が０に近い値をとり、したがってエネルギー伝播が最小となるからである。
【００５４】
また、図６（ｃ）や図６（ｄ）のように、グランド・電源間の結合フィールド３４ａおよび３４ｄと、信号・グランド間の結合フィールド３４ｂおよび３４ｃとが、それぞれ交わる角度が９０度より大きく、かつ、１８０度より小さい場合は、電源系回路から信号系回路への、ｃｏｍｍｏｎ  ｍｏｄｅノイズの伝播が中間的な強さになる。
【００５５】
したがって、図６（ａ）のように、信号用ボンディングワイヤおよびグランド用ボンディングワイヤが張る平面と、電源用ボンディングワイヤおよびグランド用ボンディングワイヤが張る平面とが、直交する構成を実現するのが理想的である。図５（ｄ）から読み取れるように、本実施形態では、この原理に基づいて、ボンディングワイヤの位置関係を立体的に設定している。
【００５６】
なお、厳密には２本のボンディングワイヤが張る面は、実際には曲面である場合が多い。この場合に、２つの面の直交を定義することは難しい。そこで、例えば、電源用ボンディングワイヤにおけるいずれかの点を規準にして、この基準点と、この基準点に最も近い信号用ボンディングワイヤ上の点とを結ぶ第１の直線を考える。同様に、この基準点と、この基準点に最も近いグランド用ボンディングワイヤ上の点とを結ぶ第２の直線を考える。これら第１、第２の直線が、この基準点において直交することが望ましい。さらには、このような基準点が、電源用ボンディングワイヤ上に複数あることが好ましい。
【００５７】
本発明の原理は、ボンディングワイヤ間の第１および第２の結合フィールドの位置関係を、直交に近づけることにある。ここで、第１の結合フィールドは、信号を伝播する第１のボンディングワイヤと、この信号のリターンパスとして動作する第２のボンディングワイヤとの間に発生する結合フィールドである。また、第２の結合フィールドは、電源電圧を印加される第３のボンディングワイヤと、この電源電圧のリターンパスとして動作する第２のボンディングワイヤとの間に発生する結合フィールドである。
【００５８】
なお、従来技術の説明で述べたとおり、電源用ボンディングワイヤは信号用ボンディングワイヤのリターンパスとして動作可能である。また、電源用ボンディングワイヤと、グランド用ボンディングワイヤとは、互いにリターンパスの関係となり得る。したがって、電源用ボンディングワイヤと、グランド用ボンディングワイヤとの関係をそっくり入れ替えても、本発明では同じ効果が得られる。少し詳しく説明すると次のとおりである。グラウンドを信号のリターンパスとするとき、信号に対するノイズ源はグラウンドと異なる電位変動をするもう一方の電圧源、つまり電源ワイヤである。反対に、電源を信号のリターンパスとするときは、電源と異なる電位変動をするもう一方の電圧源であるグラウンドのほうが信号に対するノイズ源となる。
【００５９】
また、本発明では、主に２つの結合フィールドが交わる相対角度が問題となる。したがって、ボンディングワイヤの複数のプロファイルに対応する包絡面の上下関係、すなわちボンディングワイヤの断面の上下関係は、どちらであっても構わない。例えば、電源用ボンディングワイヤを、グランド用ボンディングワイヤより、その断面図構造における上方に配置しても、なんら支障はない。なお、この場合、実装基板上では、電源用ボンディングパッドは、ＬＳＩチップから見てより遠い側に、信号用またはグランド用ボンディングパッドは、ＬＳＩチップから見てより近い側に、それぞれ配置されることになる。
【００６０】
次に、各ボンディングワイヤの長さの比率について説明する。図５（ｅ）に示したとおり、信号用ボンディングワイヤと同じ包絡面に含まれて、すなわち信号用ボンディングワイヤと同じプロファイルを有する、グランド用ボンディングワイヤ３１ｂ、３１ｇの長さをＬ１とする。同様に、信号用ボンディングワイヤとは異なる包絡面に含まれて、すなわち信号用ボンディングワイヤとは異なるプロファイルを有する、電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆの長さをＬ２とする。本発明では、これらのワイヤ長Ｌ１、Ｌ２には、最適な比率が存在する。
【００６１】
この最適比率は、半導体装置側および実装基板側のボンディングパッドの高さの違いなどにも依存するが、様々な例における計算機実験によれば、概ね、
Ｌ１：Ｌ２＝１：０．６
が最適値として得られた。
【００６２】
この最適比率は、次のように理論的に説明できる。電源系回路から信号系回路へのノイズ伝播を小さくするには、電源ノイズ自体を小さくするか、信号系回路と電源系回路との間の干渉を小さくするか、いずれかを行えばよい。
【００６３】
信号用ボンディングワイヤおよびグランド用ボンディングワイヤが通る第１の平面と、グランド用ボンディングワイヤおよび電源用ボンディングワイヤが通る第２の平面とが直交するとき、電源用ボンディングワイヤの長さを長くすれば、いいかえれば電源用ボンディングワイヤとグラウンド用ボンディングワイヤの並走距離を長くすれば、前記結合フィールドの直交関係が保たれる範囲が大きくなるので、信号系回路および電源系回路の間の干渉は小さくなる。しかし、電源用ボンディングワイヤが長くなれば長くなるだけ電源インピーダンスも増加するので、同時に電源ノイズが増加する。
【００６４】
反対に、電源用ボンディングワイヤの長さを短くすれば、電源ノイズは小さくなるが、反対に、信号形回路および電源系回路の間の干渉は大きくなる。ＬＳＩ上のデカップリング容量や、この半導体装置が実装されるボードの設計にもよるが、原理的に、極荒い近似では、これらのワイヤ長は１：２、つまり短いボンディングワイヤが長いボンディングワイヤの半分の長さにするのが、最適比率となる。上記の計算で得られた１：０．６は、本発明の第１の実施形態の構成の場合にそうなった、ということであり、十分に納得できる値である。
【００６５】
近年よく行われる、いわゆるシリコン・パッケージ・ボードｃｏ−ｄｅｓｉｇｎの初期においては、パッケージ設計に使用するシリコンおよびボードの情報が未知であったり、精度が悪かったりするのは、よくあることである。そのような場合に、ボンディングワイヤプロファイルの設計を行うには、長さ比率５０％を初期値として行うことで、パッケージの設計を効率よく行うことが出来る。また、長さ比率５０％を初期値とすることは、未知要素の変動に対して、確率的に最大の安定度が得られる。
【００６６】
ここで、図７Ａおよび図７Ｂを用いて、本発明の第１の実施形態による配線構造の設計方法について説明する。
【００６７】
図７Ａは、本発明の第１の実施形態による配線構造の設計方法の各ステップを示すフローチャートである。図７Ｂは、本発明の第１の実施形態による配線構造の設計方法で用いる回路モデルの構成を示す回路図である。
【００６８】
図７Ｂの回路モデルの構成要素について説明する。図７Ｂの回路モデルは、ＬＳＩチップモデル（ＬＳＩ  ｍｏｄｅｌ）部１００と、パッケージモデル（Ｐａｃｋａｇｅ  ｍｏｄｅｌ）部２００と、ボードモデル（Ｂｏａｒｄ  ｍｏｄｅｌ）部３００と、直流電源モデル（ＤＣ  Ｓｕｐｐｌｙ）部４００と、終端モデル（Ｔｅｒｍｉｎａｔｉｏｎ）部５００と、計測点６００とを具備している。
【００６９】
ＬＳＩチップモデル部１００は、入出力回路モデル（Ｉ／Ｏ  Ｄｒｉｖｅｒ  ｍｏｄｅｌ）部１１０と、チップ上電流源モデル部と、チップ上電力供給回路モデル部とを具備している。
【００７０】
パッケージモデル部２００は、信号用ボンディングワイヤ、グランド用ボンディングワイヤ、電源用ボンディングワイヤ、などのモデルを含む。
【００７１】
ボードモデル部３００は、電源回路モデル部（Ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｍｏｄｅｌ）３１０と、信号回路モデル部（Ｓｇｎａｌ  ｍｏｄｅｌ）３２０とを具備している。
【００７２】
図７Ｂの回路モデルの構成要素の接続関係について説明する。入出力回路モデル部１１０は、パッケージモデル部２００に接続されている。チップ上電流源モデル部１２０は、チップ上電力供給回路モデル部１３０を介してパッケージモデル部２００に接続されている。パッケージモデル部２００は、電源回路モデル部３１０と、信号回路モデル部３２０とに接続されている。電源回路モデル３１０部は、直流電源モデル部４００に接続されている。信号回路モデル部３２０は、終端モデル部５００に接続されている。
【００７３】
なお、計測点（Ｏｂｓｅｒｖａｔｉｏｎ  ｐｏｉｎｔ）６００は、信号回路モデル部３２０および終端モデル部５００の接続点に設定されている。
【００７４】
図７Ａのフローチャートについて説明する。図７Ａのフローチャートは、第１〜第９のステップＳ１〜Ｓ９を具備している。
【００７５】
第１のステップＳ１において、本発明の配線構造の設計方法を開始する。第１のステップＳ１の次に、第２のステップＳ２へ進む。
【００７６】
第２のステップＳ２において、電源用ボンディングワイヤの長さの初期値を、グランド用ボンディングワイヤの半分の長さに設定する。第２のステップＳ２の次は、第３のステップＳ３へ進む。
【００７７】
第３のステップＳ３において、電磁界解析によって実装基板モデル２００を生成する。第３のステップＳ３の次は、第６のステップＳ６へ進む。
【００７８】
なお、第６のステップＳ６を行う前に、第４、第５のステップＳ４、Ｓ５において、ＬＳＩチップモデル１００と、ボードの回路モデル３００とを、それぞれあらかじめ用意しておくことが望ましい。第４、第５のステップＳ４、Ｓ５は、第６のステップＳ６を行う前であればいつ生成してもよいし、既存のデータを用いても構わない。
【００７９】
第６のステップＳ６において、回路シミュレーションによってｃｏｍｍｏｎ  ｍｏｄｅノイズを、計測点６００で計測する。この回路シミュレーションには、第３〜第５のステップＳ３〜Ｓ５で得られた各モデルを用いる。第６のステップＳ６の次は、第７のステップＳ７へ進む。
【００８０】
第７のステップＳ７において、第６のステップＳ６で得られたｃｏｍｍｏｎ  ｍｏｄｅノイズが、所望の値以下であるかどうかを確認する。ｃｏｍｍｏｎ  ｍｏｄｅノイズが所望の値以下であれば、第９のステップＳ９へ進み、その他の場合は第８のステップＳ８へ進む。
【００８１】
第８のステップＳ８において、電源用ボンディングワイヤの長さを延長または短縮する。このとき、ｃｏｍｍｏｎ  ｍｏｄｅノイズが減る方向に、電源用ボンディングワイヤの長さに変化を与えるべきなので、事前に調べておくことが望ましい。第８のステップＳ８の次は、第３のステップに戻る。
【００８２】
第９のステップＳ９において、本発明の配線構造の設計方法を終了する。
【００８３】
（第２の実施形態）
図８は、本発明の第２の実施形態による配線構造の構成を示す図群である。図８（ａ）は、本発明の第１の実施形態による配線構造の構成を示す俯瞰図である。図８（ｂ）は、図８（ａ）の配線構造を上から見た上面図である。図８（ｃ）は、図８（ａ）の配線構造を前から見た前面図である。図８（ｄ）は、図８（ｂ）の配線構造のＡ−Ａ’による断面図である。図８（ｅ）は、図８（ａ）の配線構造を側面から見た側面図である。
【００８４】
本実施形態は、本発明の第１の実施形態から、実装基板上の電源用ボンディングパッド２１ａ、２１ｃ、２１ｆの位置を変更したものである。その結果、図８（ａ）、図８（ｂ）、図８（ｃ）、図８（ｄ）から読み取れるように、電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆの方向も変更されている。ただし、図８（ｅ）から読み取れるように、電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆのプロファイルは、本発明の第１の実施形態と同じである。言い換えれば、電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆを含む包絡面も、本発明の第１の実施形態同じである。その他の構成要素、接続関係、動作などは、本発明の第１の実施形態と全て同じであるので、さらなる説明を省略する。
【００８５】
本発明の第１の実施形態では、信号用ボンディングワイヤおよびグランド用ボンディングワイヤの平面と、グランド用ボンディングワイヤおよび電源用ボンディングワイヤの平面とが交わる角度が、ほぼ９０度であった。しかし、本実施形態では、この角度がほぼ６０度〜ほぼ１２０度の範囲に含まれている。実験によれば、信号用ボンディングワイヤ、グランド用ボンディングワイヤ、電源用ボンディングワイヤのなかで最も短い最短のボンディングワイヤの、全長の半分に相当する領域において、この角度が６０度よりおおきく、かつ、１２０度よりも小さければ、ｃｏｍｍｏｎ  ｍｏｄｅノイズが半減し、十分な効果が得られることが確認された。ただし、いずれの場合も、電源用ボンディングワイヤまたはグランド用ボンディングワイヤのうち、信号用ボンディングワイヤに対するリターンパスとして用いる方のボンディングワイヤは、信号ボンディングワイヤと同じプロファイルにする必要がある。
【００８６】
なお、６０度〜１２０度の範囲の規準となる平面は、実際には曲面である場合が多い。したがって、本発明の第１の実施形態と同様に、１本のボンディングワイヤ上の基準点において、この範囲の角度を得られることが望ましい。さらには、信号用、グランド用、電源用の３本のボンディングワイヤのうち、最も短い最短のボンディングワイヤの、全長の半分に相当する領域における任意の点が、このような基準点の条件を満たすことが好ましい。
【００８７】
ここで、本実施形態による配線構造の構成例を用いて、従来技術の場合との比較を行う。本発明との比較対象となる従来技術による配線構造の構成は、図８の電源用ボンディングワイヤ３２ａ、３２ｃ、３２ｆの長さを伸ばして、信号用およびグランド用のボンディングワイヤ３１ｂ、３１ｄ、３１ｅ、３１ｇと同じプロファイルとしたものとする。
【００８８】
図９は、本発明の第２の実施形態による配線構造と従来技術との比較結果を示すグラフ群である。図９（ａ）は、従来技術による配線構造における相互インダクタンス（Ｍｕｔｕａｌ  ｉｎｄｕｃｔａｎｃｅ）、すなわち信号用ボンディングワイヤおよび電源用ボンディングワイヤの間の結合を示すグラフである。図９（ｂ）は、従来技術による配線構造におけるｃｏｍｍｏｎ  ｍｏｄｅ出力のスペクトルを示すグラフである。図９（ｃ）は、本発明の第２の実施形態による配線構造における相互インダクタンスを示すグラフである。図９（ｄ）は、本発明の第２の実施形態による配線構造におけるｃｏｍｍｏｎ  ｍｏｄｅ出力のスペクトルを示すグラフである。
【００８９】
図９から、本発明により、信号用ボンディングワイヤおよび電源用ボンディングワイヤの間の相互インダクタンスが、従来技術の半分以下、ほぼ１／３程度にまで減少することが読み取れる。また、その結果として電源系回路から信号系回路に伝播する電源ノイズに起因する低周波成分が減少していることが確認できる。
【００９０】
（第３の実施形態）
図１０は、本発明の第３の実施形態による配線構造の構成を示す図群である。図１０（ａ）は、本発明の第３の実施形態による配線構造の構成を示す俯瞰図である。図１０（ｂ）は、図１０（ａ）の配線構造を上から見た上面図である。図１０（ｃ）は、図１０（ａ）の配線構造を前から見た前面図である。図１０（ｄ）は、図１０（ｂ）の配線構造のＡ−Ａ’による断面図である。図１０（ｅ）は、図１０（ａ）の配線構造を側面から見た側面図である。
【００９１】
本実施形態は、本発明の第１の実施形態から、電源用ボンディングワイヤとして動作する第１のボンディングワイヤ３２ａを取り除き、さらに、ＬＳＩチップ１０のボンディングパッド１１の位置を変更したものである。その結果、図１０（ｅ）から読み取れるように、電源用ボンディングワイヤ３２ｃ、３２ｆを含む第２の包絡面は、グランド用ボンディングワイヤ３１ｂ、３１ｇおよび信号用ボンディングワイヤ３１ｄ、３１ｅを含む第１の包絡面から完全に離れて、その内側に配置されている。言い換えると、電源用ボンディングワイヤ３２ｃ、３２ｆのプロファイルは、グランド用ボンディングワイヤ３１ｂ、３１ｇおよび信号用ボンディングワイヤ３１ｄ、３１ｅのプロファイルにほぼ平行となっている。さらに、図１０（ｂ）から読み取れるように、グランド用ボンディングワイヤ３１ｂ、３１ｇおよび信号用ボンディングワイヤ３１ｄ、３１ｅがほぼ平行に配置されている。また、電源用ボンディングワイヤ３２ｃ、３２ｆがグランド用ボンディングワイヤ３１ｂ、３１ｇのほぼ真下を通っている。その他の構成要素、接続関係、動作などは、本発明の第１の実施形態と全て同じであるので、さらなる説明を省略する。
【００９２】
このように、本実施形態によれば、ＬＳＩチップ１０上のボンディングパッド１１に必要な面積が増えるものの、本発明の理想とする配線の構造を、本発明の第１または第２の実施形態よりも、さらに忠実に適用できる。
【００９３】
（第４の実施形態）
図１１は、本発明の第４の実施形態による配線構造の構成を示す図群である。図１１（ａ）は、本発明の第４の実施形態による配線構造の構成を示す俯瞰図である。図１１（ｂ）は、図１１（ａ）の配線構造を上から見た上面図である。図１１（ｃ）は、図１１（ａ）の配線構造を前から見た前面図である。図１１（ｄ）は、図１１（ｂ）の配線構造のＡ−Ａ’による断面図である。図１１（ｅ）は、図１１（ａ）の配線構造を側面から見た側面図である。
【００９４】
ＬＳＩチップ１０を実装する実装基板２０として、本発明の第１〜第３の実施形態ではインターポーザ基板を用いたが、本実施形態ではリードフレームを用いる。本実施形態の実装基板２０は、ＬＳＩチップを実装するダイパッド２４と、ボンディングワイヤに接続されるリードピン２３ｂ、２３ｄ、２３ｅ、２３ｇとを具備している。図１１の例では、ダイパッド２４が露出するタイプのＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）用のリードフレームが用いられている。
【００９５】
本実施形態では、実装基板２０上の、ＬＳＩチップ１０に近い方のボンディングパッドとして、ＬＳＩチップ１０を実装するダイパッド２４を用いている。また、ＬＳＩチップ１０から遠い方のボンディングパッドとして、リードピン２３ｂ、２３ｄ、２３ｅ、２３ｇを用いている。そこで、本実施形態では、グランド用ボンディングワイヤおよび電源用ボンディングワイヤの役割を、本発明の第１〜第３の実施形態とは逆にしている。すなわち、実装基板２０上の、ＬＳＩチップ１０に近い方のボンディングパッドに接続される第１、第３、第６のボンディングワイヤ３２ａ、３２ｃ、３２ｆは、本実施形態ではグランド用ボンディングワイヤとして動作する。また、実装基板２０上の、ＬＳＩチップ１０から遠い方のボンディングパッドに接続される第２、第７のボンディングワイヤ３１ｂ、３１ｇは、電源用ボンディングワイヤとして動作する。本発明において、グランド用ボンディングワイヤおよび電源用ボンディングワイヤの役割、すなわち印加される電圧を交換しても構わないことは、すでに説明したとおりである。その他の構成要素、接続関係、動作などは、本発明の第１の実施形態と全て同じであるので、さらなる説明を省略する。
【００９６】
このように、本発明による配線構造は、実装基板として、本発明の第１〜第３の実施形態で用いたインターポーザ基板のみならず、リードフレームを用いた場合でも適用可能である。
【００９７】
（第５の実施形態）
図１２は、本発明の第５の実施形態による配線構造の構成を示す平面図である。本実施形態は、本発明の第４の実施形態に、第８〜第１０のボンディングワイヤ３１ｈ〜３１ｊと、３つのリードピン２３ｈ〜２３ｊとを追加したものに等しい。
【００９８】
３本のボンディングワイヤ３１ｈ、３１ｉ、３１ｊは、この順番に、信号用ボンディングワイヤとして動作する第４のボンディングワイヤ３１ｅと、グランド用ボンディングワイヤとして動作する第６のボンディングワイヤ３１ｆとの間に配置されている。同様に、３つの３つのリードピン２３ｈ〜２３ｊは、この順番に、第５、第６のリードピン２３ｅ、２３ｆの間に配置されている。３本のボンディングワイヤ３１ｈ、３１ｉ、３１ｊは、電源用ボンディングワイヤまたは信号用ボンディングワイヤとして動作する第２、第４、第５、第７のボンディングワイヤ３１ｂ、３１ｄ、３１ｅ、３１ｇと同様に、第１のプロファイルを有しており、すなわち、第１の包絡面に含まれている。
【００９９】
第８〜第１０のボンディングワイヤ３１ｈ、３１ｉ、３１ｊの一方の端部は、ＬＳＩチップ１０のボンディングパッドに接続されている。第８〜第１０のボンディングワイヤ３１ｈ、３１ｉ、３１ｊの他方の端部は、３つのリードピン２３ｈ〜２３ｊにそれぞれ接続されている。
【０１００】
その他の構成要素、接続関係、動作などは、本発明の第１の実施形態と全て同じであるので、さらなる説明を省略する。
【０１０１】
第８のボンディングワイヤ３１ｈは、電源用ボンディングワイヤとして動作する。また第９、第１９の、ボンディングワイヤ３１ｉ、３１ｊは、差動信号を伝播する１対の信号用ボンディングワイヤとして動作する。すなわち、本実施形態では、２対の信号用ボンディングワイヤを用いて、２つの差動信号を伝播する。一般的に、２対の信号用ボンディングワイヤの間には、信号間干渉、すなわちクロストークが発生する可能性がある。
【０１０２】
図１２に示した構成例を用いて、本発明の配線構造が有する、信号間干渉すなわちクロストークを抑制する効果について説明する。電源用ボンディングワイヤとして動作する第２、第７、第８のボンディングワイヤ３１ｂ、３１ｇ、３１ｈは、信号用ボンディングワイヤとして動作する第４、第５、第９、第１０のボンディングワイヤ３１ｄ、３１ｅ、３１ｉ、１３ｊと同じプロファイルで、かつ、ほぼ平行に配置されている。したがって、第１の差動信号を伝播する第１の信号用ボンディングワイヤ対３１ｄ、３１ｅと、第２の差動信号を伝播する第２の信号用ボンディングワイヤ対３１ｉ、３１ｊとは、間に挟まれた第８のボンディングワイヤ３１ｈによって、その全長にわたってシールドされている。したがって、第１および第２の信号用ボンディングワイヤ対３１ｄ、３１ｅおよび３１ｉ、３１ｊの間では、クロストークが効率よく抑制される。
【０１０３】
これまで、本発明の配線構造における複数の実施形態について説明した。いずれの構成の場合も、信号用ボンディングワイヤおよび信号用のリターンパスとして動作するボンディングワイヤは、互いに強い相互インピーダンスを持つように配置される。また、電源用ボンディングワイヤおよび電源用リターンパスとして動作するボンディングワイヤの組み合わせにおいても、やはり互いに強い相互インピーダンスを持つように配置される。なぜなら信号―電源間の干渉が抑制されるためには、信号とそのリターンパス同士、および電源とそのリターンパス同士が強い結合をもつことが必須条件だからである。電源用ボンディングワイヤとそのリターンパス用ボンディングワイヤ、すなわちグラウンドワイヤが互いに強い結合をもつことから、本発明による配線構造を用いることは、クロストークのみならず、電源インピーダンスの低減にも効果的である。
【０１０４】
以上、本発明による配線構造が、課題として挙げた４つの要件、すなわち
（ａ）電源・信号間の干渉および結合の抑制（ｃｏｍｍｏｎ  ｍｏｄｅノイズ伝播の抑制）
（ｂ）電源ノイズの抑制
（ｃ）信号間の干渉・クロストークの抑制
（ｄ）インピーダンス不連続による信号反射の抑制
の全てを満たすことを説明した。
【０１０５】
なお、これら複数の実施形態におけるそれぞれの特徴は、技術的に矛盾しない範囲において、自由に組み合わせ可能であることは言うまでもない。
【符号の説明】
【０１０６】
１  半導体装置
１０  ＬＳＩチップ
１１、１１ａ〜１１ｇ  ボンディングパッド
２０  実装基板
２１、２１ａ〜２１ｇ  ボンディングパッド
２２  リード
２３ｂ、２３ｄ、２３ｅ、２３ｇ〜２３ｊ  リードピン
２４  ダイパッド
３０  ボンディングワイヤ
３１  ボンディングワイヤ（第１群）
３１ｂ、３１ｇ  （グランド用）ボンディングワイヤ
３１ｄ、３１ｅ  （信号用）ボンディングワイヤ
３２  ボンディングワイヤ（第２群）
３２ａ、３２ｃ、３２ｆ  （電源用）ボンディングワイヤ
３３ａ〜３３ｆ  ボンディングワイヤ
３４ａ〜３４ｄ  結合フィールド
１００  ＬＳＩチップモデル部
１１０  入出力回路モデル部
１２０  チップ上電流源モデル部
１３０  チップ上電力供給回路モデル部
２００  パッケージモデル部
３００  ボードモデル部
３１０  電源回路モデル部
３２０  信号回路モデル部
４００  直流電源モデル部
５００  終端モデル部
６００  計測点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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