(57)【要約】【課題】半田バンプの形状によらずフェースツーフェースで良好なバンプ接続を行う。【解決手段】半導体装置８０は、第１の絶縁膜上に設けられる信号端子２６Ａと、信号端子２６Ａ上に設けられる半田バンプ５２Ａと、第１の絶縁膜上に形成される開口部２２２Ｂを覆うように設けられ、信号端子２６Ａよりも大きな電源端子２６Ｂと、電源端子２６Ｂ上に設けられる半田バンプ５２Ｂとを有し、回路基板１上に接着層１１を介して載置される第１のチップ２と、第２の絶縁膜上に設けられる信号端子３２Ａと、信号端子３２Ａ上に設けられる半田バンプ５３Ａと、第１の絶縁膜上に設けられ、信号端子３２Ａよりも大きな電源端子３２Ｂと、電源端子３２Ｂ上に設けられる半田バンプ５３Ｂとを有する第２のチップ３とを具備し、第１のチップと第２のチップがフェースツーフェースで半田接合される。【選択図】  図１
2011071378.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜の第１主面上に設けられる第１のチップ端子と、前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、前記第１の絶縁膜に形成される開口部を覆うように設けられ、前記第１のチップ端子よりも大きい第２のチップ端子と、前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプよりも大きい第２の半田バンプとを有する第１のチップと、
第２の絶縁膜の第１主面上に設けられる第３のチップ端子と、前記第３のチップ端子の第１主面上に設けられる第３の半田バンプと、前記第２の絶縁膜の第１主面上に設けられ、前記第３のチップ端子よりも大きい第４のチップ端子と、前記第４のチップ端子の第１主面上に設けられ、前記第３の半田バンプよりも大きい第４の半田バンプとを有する第２のチップと、
を具備し、前記第１の半田バンプと前記第３の半田バンプ、及び前記第２の半田バンプと前記第４の半田バンプがそれぞれフェースツーフェースでバンプ接合され、前記第１のチップと前記第２のチップが封止されていることを特徴とする半導体装置。
【請求項２】
前記第１のチップは、前記第２のチップとバンプ接合される第１主面と相対向する第２主面が接着層を介して回路基板に接着されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のチップは、前記第１のチップとバンプ接合される第１主面と相対向する第２主面が接着層を介して回路基板に接着されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の絶縁膜の第１主面上に設けられる第１のチップ端子と、前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、前記第１の絶縁膜に形成される第１の開口部を覆うように設けられ、前記第１のチップ端子よりも大きい第２のチップ端子と、前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプよりも大きい第２の半田バンプとを有する第１のチップと、
第２の絶縁膜の第１主面上に設けられる第３のチップ端子と、前記第３のチップ端子の第１主面上に設けられる第３の半田バンプと、前記第２の絶縁膜に形成される第２の開口部を覆うように設けられ、前記第３のチップ端子よりも大きい第４のチップ端子と、前記第４のチップ端子の第１主面上に設けられ、前記第３の半田バンプよりも大きい第４の半田バンプとを有する第２のチップと、
を具備し、前記第１の半田バンプと前記第３の半田バンプ、及び前記第２の半田バンプと前記第４の半田バンプがそれぞれフェースツーフェースでバンプ接合され、前記第１のチップと前記第２のチップが封止されていることを特徴とする半導体装置。
【請求項５】
半導体ウェハの第１主面上に第１の絶縁膜を介して設けられる第１のチップ端子と、
前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、
前記第１の絶縁膜に形成される開口部を覆うように設けられ、前記第１のチップ端子よりも大きい第２のチップ端子と、
前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプより大きい第２の半田バンプと、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
携帯電話、情報端末機器、モバイル機器などでは小型軽量化要求が強い。この要求に対応するために、積層形成された半導体チップが気密封止されたＢＧＡ（Ball  Grid  Array）、ＬＧＡ（Land  Grid  Array）、スタックドＭＣＰ（Stacked  Multi  Chip  Package）、ＴＡＢ（Tape  Automated  Bonding）、ＣＳＰ（Chip  Size  Package）、ＭＣＭ（Multi  Chip  Module）などの半導体装置が使用される。回路基板と半導体チップ間、或いは積層形成される半導体チップ間は、半田バンプや金バンプを用いてバンプ接続される。各種電子機器の多機能化、複合化、小型化の進展に伴い、バンプ接続される信号及び電源本数が増加し、形状の異なる半田バンプや金バンプが使用されている（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載される半導体装置では、半田バンプの形状が変化すると、半田バンプ高さが変化する。このため、形状の異なる半田バンプを有する半導体チップをフェースツーフェース（Face  to  Face）でバンプ接続した場合、半田バンプ間の間隔を一定にすることが困難となるという問題点がある。半田バンプ間の間隔を一定にできないと、近接配置される半田バンプの部分で余分な半田が外に広がり半導体装置のショート不良の危険性が増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４―３４２９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半田バンプの形状によらずフェースツーフェースで良好なバンプ接続することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、第１の絶縁膜の第１主面上に設けられる第１のチップ端子と、前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、前記第１の絶縁膜に形成される開口部を覆うように設けられ、前記第１のチップ端子よりも大きい第２のチップ端子と、前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプよりも大きい第２の半田バンプとを有する第１のチップと、第２の絶縁膜の第１主面上に設けられる第３のチップ端子と、前記第３のチップ端子の第１主面上に設けられる第３の半田バンプと、前記第２の絶縁膜の第１主面上に設けられ、前記第３のチップ端子よりも大きい第４のチップ端子と、前記第４のチップ端子の第１主面上に設けられ、前記第３の半田バンプよりも大きい第４の半田バンプとを有する第２のチップとを具備し、前記第１の半田バンプと前記第３の半田バンプ、及び前記第２の半田バンプと前記第４の半田バンプがそれぞれフェースツーフェースでバンプ接合され、前記第１のチップと前記第２のチップが封止されていることを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置は、第１の絶縁膜の第１主面上に設けられる第１のチップ端子と、前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、前記第１の絶縁膜に形成される第１の開口部を覆うように設けられ、前記第１のチップ端子よりも大きい第２のチップ端子と、前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプよりも大きい第２の半田バンプとを有する第１のチップと、第２の絶縁膜の第１主面上に設けられる第３のチップ端子と、前記第３のチップ端子の第１主面上に設けられる第３の半田バンプと、前記第２の絶縁膜に形成される第２の開口部を覆うように設けられ、前記第３のチップ端子よりも大きい第４のチップ端子と、前記第４のチップ端子の第１主面上に設けられ、前記第３の半田バンプよりも大きい第４の半田バンプとを有する第２のチップとを具備し、前記第１の半田バンプと前記第３の半田バンプ、及び前記第２の半田バンプと前記第４の半田バンプがそれぞれフェースツーフェースでバンプ接合され、前記第１のチップと前記第２のチップが封止されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半田バンプの形状によらずフェースツーフェースで良好なバンプ接続することができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置を示す平面図。
【図２】図１のＡ−Ａ線に沿う半導体装置の断面図。
【図３】本発明の実施例１に係る半田バンプ形状を説明する断面図。
【図４】本発明の実施例１に係る半田バンプ高さと半田バンプ幅の関係を示す図。
【図５】本発明の実施例４に係るチップ端子直下に開口部を設けた場合の半田バンプ形状を説明する断面図。
【図６】本発明の実施例１に係る半田バンプ高さと開口部幅の関係を示す図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係る半導体装置を示す断面図。
【図１３】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す平面図、図２は図１のＡ−Ａ線に沿う半導体装置の断面図。本実施例では、半田バンプ面積に応じてチップ端子直下の開口部面積を可変し、半田バンプの高さを適宜調整している。
【００１２】
図１に示すように、半導体装置８０には、回路基板１、第１のチップ（メモリチップ）２、第２のチップ（logicチップ）３、ボンディングワイヤ４、封止材５、接続端子Ｐａｄ１、及びチップ端子Ｐａｄ１１が設けられる。半導体装置８０は、フェースツーフェース（以降Face  to  Faceと呼称する）でバンプ接続されるＢＧＡ（Ball  Grid  Array）である。半導体装置８０は、例えば携帯電話機器に使用される。
【００１３】
第１のチップ（メモリチップ）２は、回路基板１の第１主面（表面）上に載置される。回路基板１の第１主面（表面）上に設けられる接続端子Ｐａｄ１は、第１のチップ（メモリチップ）２の第１主面（表面）上に設けられるチップ端子Ｐａｄ１１とボンディングワイヤ４を介して電気的に接続される。第２のチップ（logicチップ）３は、第１のチップ（メモリチップ）２の第１主面（表面）上に、第１主面（表面）が第１のチップ（メモリチップ）２の第１主面（表面）と相対向するように載置される。第２のチップ（logicチップ）３は、Face  to  Faceで第１のチップ（メモリチップ）２とバンプ接続される。
【００１４】
回路基板１、第１のチップ（メモリチップ）２、及び第２のチップ（logicチップ）３は、矩形形状を有する。回路基板１は第１のチップ（メモリチップ）２よりも大きい。第１のチップ（メモリチップ）２は第２のチップ（logicチップ）３よりも大きい。
【００１５】
回路基板１の第１主面、第１のチップ（メモリチップ）２、第２のチップ（logicチップ）３、ボンディングワイヤ４接続端子Ｐａｄ１、及びチップ端子Ｐａｄ１１は、封止材５で封止される。
【００１６】
図２に示すように、回路基板１の第１主面（表面）上に接着層１１を介して第１のチップ（メモリチップ）２が載置される。第１のチップ（メモリチップ）２は、接着層１１により回路基板１に固定される。回路基板１の第１主面（表面）と相対向する第２主面（裏面）上には外部端子としてのボール端子６が複数設けられる。
【００１７】
第１のチップ（メモリチップ）２には、シリコン基板２０の第１主面（表面）上に図示しない絶縁膜を介して配線層２２が設けられる。配線層２２は、寸法の異なるパターンを有する。配線層２２の両端側には絶縁膜２１が設けられる。絶縁膜２１及び配線層２２の第１主面（表面）上には、絶縁膜２３が設けられる。
【００１８】
絶縁膜２３には、大きさの異なる開口部２２２Ａと開口部２２２Ｂが設けられる。開口部２２２Ｂは、開口部２２２Ａよりも大きい。開口部２２２Ａは、直下の配線層２２と同じ大きさを有する。開口部２２２Ｂは、直下の配線層２２よりも小さく、且つ内側に形成される。開口部２２２Ａには、配線層２４が設けられる。開口部２２２Ｂには、電源端子２６Ｂとして用いられる配線層２４が開口部２２２Ｂを覆うように設けられる（配線層２４の端部が絶縁膜２３上にせり出すように設けられる）。
【００１９】
絶縁膜２３の第１主面（表面）上に信号端子２６Ａとしての配線層２４が設けられる。配線層２４の両端側には絶縁膜２５が設けられる。つまり、信号端子２６Ａは電源端子２６Ｂよりも小さく、且つ絶縁膜２３の第１主面（表面）上に設けられ、直下には開口部２２２Ａが設けられていない。一方、電源端子２６Ｂは信号端子２６Ａよりも大きく、且つ開口部２２２Ｂを覆うように設けられ、底部が信号端子２６Ａよりも高さが低くなっている。
【００２０】
第２のチップ（logicチップ）３には、シリコン基板３０の第１主面（表面）上に図示しない絶縁膜を介して信号端子３２Ａとしての配線層２２と電源端子３２Ｂとしての配線層２２が設けられる。配線層２２の両端側には絶縁膜３１が設けられる。電源端子３２Ｂは信号端子３２Ａよりも大きい。第２のチップ（logicチップ）３の第１主面（表面）と相対向する第２主面（裏面）上には、封止材５が設けられる。
【００２１】
第１のチップ（メモリチップ）２の信号端子２６Ａと第２のチップ（logicチップ）３の信号端子３２Ａは、半田接合部１１１ＡによりFace  to  Faceでバンプ接続される。第１のチップ（メモリチップ）２の電源端子２６Ｂと第２のチップ（logicチップ）３の電源端子３２Ｂは、半田接合部１１１ＢによりFace  to  Faceでバンプ接続される。半田接合部１１１Ａ及び半田接合部１１１Ｂの周囲にはアンダーフィル樹脂１２が充填される。
【００２２】
なお、第１のチップ（メモリチップ）２には図示しない接地端子が設けられる。接地端子は、信号端子よりも大きく、且つ直下に開口部が設けられる。第１のチップ（メモリチップ）２の接地端子と第２のチップ（logicチップ）３の接地端子は、図示しない半田接合部よりFace  to  Faceでバンプ接続される。半導体装置８０に、形状に異なる半田接合部を複数設ける理由は、電子機器の多機能化、複合化、小型化の進展に伴い、バンプ接続される信号及び電源本数の増加に対応するためである。信号端子には、比較的少ない電流が流れ、電源端子や接地端子には比較的大きい電流が流れる。このため、信号端子の形状やピッチを小さくすることにより、信号端子数を増大させることができる。
【００２３】
ここで、ボール端子６には、Ｐｂ（鉛）フリー半田を用いているが、金（Ａｕ）などを代わりに用いてもよい。回路基板１は、積層形成されるガラスエポキシ基板（ガラエポ基板とも呼称される）を用いている。配線層２２には、Ａｌ（アルミニウム）配線を用いている。配線層２４には、Ｃｕ（銅）配線を用いている。
【００２４】
次に、半田バンプの形状について図３乃至図６を参照して説明する。図３は半田バンプの形状を説明する断面図、図４は半田バンプ高さと半田バンプ幅の関係を示す図、図５はチップ端子直下に開口部を設けた場合の半田バンプの形状を説明する断面図、図６は半田バンプ高さと開口部の関係を示す図である。
【００２５】
図３に示すように、チップ端子上に、例えばメッキ法で形成された半田をリフロー加熱し、半田バンプを形成した場合、半田バンプ幅が変化すると半田バンプ高さも変化する（ここでは、半田バンプ長は一定としている）。半田バンプ幅Ｗ１、半田バンプ幅Ｗ２、半田バンプ幅Ｗ３の関係が、
W1＜W2＜W3・・・・・・・・・・・・・・・・式（１）
と設定されると、
半田バンプ高さＨ１、半田バンプ高さＨ２、半田バンプ高さＨ３の関係が、
H1＜H2＜H3・・・・・・・・・・・・・・・・式（２）
となる。
【００２６】
なお、メッキ法以外、例えば半田ペーストや半田蒸着法の用いた場合でも同様な傾向があり、チップ端子が大きくなると半田バンプが高くなる。
【００２７】
図４に示すように、半田バンプ幅或いは半田バンプ面積が比較的大きな領域では、半田バンプ高さが一定である。半田バンプ幅或いは半田バンプ面積が徐々に小さくなると、半田バンプ高さが低下し始める。半田バンプ幅が例えば、２０μになると、半田バンプ幅が大きな領域（例えば、１００μｍ）と比較して半田バンプ高さが２．５μｍ低下する。半田バンプ幅が２０μｍ以下になると、半田バンプ高さはより低下する。
【００２８】
本実施例では、比較的面積の大きな電源端子には直下に開口部を設けている。図５に示すように、開口部幅を変化させると半田バンプ高さが変化する（ここでは、開口部長は一定としている）。半田バンプ幅Ｗａ、開口部幅Ｗ１１、開口部幅Ｗ１２、開口部幅Ｗ１３の関係が、
Wa＞W11＞W12＞W13・・・・・・・・・・・・式（３）
と設定されると、
半田バンプ高さＨ１１、半田バンプ高さＨ１２、半田バンプ高さＨ１３の関係が、
H11＜H12＜H13・・・・・・・・・・・・・・・式（４）
となる。
【００２９】
図６に示すように、開口部が設けられていない電源端子部の半田バンプ高さが一番高い。開口部幅或いは開口部面積を徐々に大きくすると電源端子部の半田バンプ高さが低下する。開口部幅或いは開口部面積が電源端子幅或いは電源端子面積よりも大きく（開口部に電源端子が埋設された場合）なると半田バンプ高さは一定となる。つまり、比較的大きな電源端子に開口部を設けることにより、半田バンプ高さを任意に下げることが可能となる。
【００３０】
次に、半導体装置の製造方法について図７乃至１１を参照して説明する。図７乃至１１は半導体装置の製造工程を示す断面図である。
【００３１】
図７に示すように、まず、前工程（ウェハ製造工程）が終了した第１のウェハ（メモリウェハ）４１を用意する。第１のウェハ（メモリウェハ）４１では、シリコン基板２０の第１主面（表面）上に図示しない絶縁膜を介して形状の異なる配線層２２が複数設けられる。配線層２２の両端側には絶縁膜２１が設けられる。絶縁膜２１には、第１のウェハ（メモリウェハ）４１の表面を保護する保護膜である、例えばプラズマシリコン窒化膜（P−SiN膜）を用いている。
【００３２】
次に、図８に示すように、絶縁膜２１の第１主面（表面）上に絶縁膜２３を形成する。配線層２２の第１主面（表面）上の絶縁膜２３に開口部を設ける。比較的形状の小さい配線層２２の第１主面（表面）上には開口部２２２Aを設ける。比較的形状の大きい配線層２２の第１主面（表面）上には、配線層２２よりも小さな開口部２２２Bを設ける。絶縁膜２３には、例えばポリイミド膜を用いている。開口部形成後、レジスト膜（メッキ対応）４２を選択的に形成する。
【００３３】
開口部２２２Aには、レジスト膜（メッキ対応）４２をマスクとして配線層２４を埋め込むように形成する。絶縁膜２３の第１主面（表面）上には、信号端子２６Aとしての配線層２４を形成する。開口部２２２Bには、開口部２２２Bを覆うように電源端子２６Ｂとしての配線層２４を設ける。
【００３４】
ここで、配線層２４は、例えば回路基板１の接続端子Ｐａｄ１を伝送する信号を第１のチップ（メモリチップ）２を介して第２のチップ（Logicチップ）３に伝達する。配線層２４は、例えば回路基板１の接続端子Ｐａｄ１を伝送する信号を第１のチップ（メモリチップ）２から第２のチップ（Logicチップ）３を介して、再度第１のチップ（メモリチップ）２に伝達する。配線層２４は、配線層２２とは異なる材料を用いている。配線層２４には、例えばＴｉ（チタン）／Ｃｕ（銅）を用いている。Ｔｉ（チタン）はバリアメタル膜であり、代わりにＴｉＮ（窒化チタン）などを用いてもよい。Ｃｕ（銅）は、電界メッキ法を用いて形成しているが、代わりに無電界メッキ法を用いてもよい。
【００３５】
続いて、図９に示すように、レジスト膜（メッキ対応）４２を剥離し、配線層２４の両端側に絶縁膜２５を形成する。絶縁膜２５には、例えばポリイミド膜を用いている。
【００３６】
絶縁膜２５形成後、レジスト膜（メッキ対応）４３を選択的に形成し、信号端子２６Ａ及び電源端子２６Ｂの第１主面（表面）上に半田５１を形成する。半田５１には、例えばＴｉ（チタン）／Ｃｕ（銅）／Ｓｎ（錫）を用いている。Ｔｉ（チタン）はバリアメタル膜である。Ｃｕ（銅）及びＳｎ（錫）は、電界メッキ法を用いて形成しているが、代わりに無電界メッキ法を用いてもよい。また、Ｔｉ（チタン）とＣｕ（銅）の間に、Ｃｕ（銅）／Ｎｉ（ニッケル）などを挿入してもよい。
【００３７】
そして、図１０に示すように、レジスト膜（メッキ対応）４３を剥離する。半田５１をリフロー加熱させて信号端子２６Ａの第１主面（表面）上に半田バンプ５２Ａ、電源端子２６Ｂの第１主面（表面）上に半田バンプ５２Ｂを形成する。
【００３８】
このとき、電源端子２６Ｂには、開口部２２２Ｂが設けられているので、半田バンプ５２Ａの半田バンプ高さＨ２１、半田バンプ５２Ｂの半田バンプ高さＨ２２、高低差ΔＨ１の関係が、
H21＝H22＋ΔH1・・・・・・・・・・・・・・・式（５）
となる。つまり、電源端子２６B上の半田バンプ５２Bが信号端子２６A上の半田バンプ５２Aよりも低く設定される。
【００３９】
一方、図示しないが前工程（ウェハ製造工程）が終了した第２のウェハ（logicウェハ）では、形状の大きな電源端子には開口部が設けられていないので、はんだバンプ形成後、電源端子上の半田バンプ高さが高くなる。
【００４０】
次に、図１１に示すように、半田バンプが形成された第１のウェハ（メモリウェハ）４１をダイシング処理により、個片化して第１のチップ（メモリチップ）２を形成する。半田バンプが形成された第２のウェハ（logicウェハ）をダイシング処理により、個片化して第２のチップ（logicチップ）３を形成する。
【００４１】
個片化された第１のチップ（メモリチップ）２は、回路基板１の第１主面（表面）上に接着層１１により載置され、固定される。回路基板１に載置された第１のチップ（メモリチップ）２と個片化された第２のチップ（logicチップ）３をFace  to  Faceで相対向するように配置する。このとき、第２のチップ（logicチップ）３の信号端子３２Ａ上の半田バンプの半田バンプ高さＨ３１、電源端子３２Ｂ上の半田バンプの半田バンプ高さＨ３２の関係が、
H32−H31＝ΔH1・・・・・・・・・・・・・・・式（６）
に設定されている。このため、半田バンプ高さＨ２１、半田バンプ高さＨ２２、半田バンプ高さＨ３１、半田バンプ高さＨ３２の関係が、
H21＋H31＝H22＋H32・・・・・・・・・・・・式（７）
に設定される。したがって、信号端子の半田バンプの接触部と電源端子の半田バンプの接触部が、半田バンプを接触された場合つぶされることなく良好に接触することができるので、半田接合時に余分な半田が流れ出すことがない。
【００４２】
続いて、図示していないが、半田を溶融（例えば、半田リフロー処理）させて半田接合部１１１Ａ及び半田接合部１１１Ｂを形成する。回路基板１の接続端子Ｐａｄ１と第１のチップ（メモリチップ）２のチップ端子Ｐａｄ１１をボンディングワイヤ４で接続する。第１のチップ（メモリチップ）２と第２のチップ（logicチップ）３の間の空隙部にアンダーフィル樹脂１２を充填する。回路基板１の第１主面（表面）、接続端子Ｐａｄ１、第１のチップ（メモリチップ）２、第２のチップ（logicチップ）３を封止する封止材５を形成する。封止材５形成後、回路基板１の第１主面（表面）と相対向する第２主面（裏面）上にボール端子６を形成する。
【００４３】
上述したように、本実施例の半導体装置では、第１の絶縁膜上に設けられる信号端子２６Ａと、信号端子２６Ａ上に設けられる半田バンプ５２Ａと、第１の絶縁膜上に形成される開口部２２２Ｂを覆うように設けられ、信号端子２６Ａよりも大きな電源端子２６Ｂと、電源端子２６Ｂ上に設けられる半田バンプ５２Ｂとを有し、回路基板１上に接着層１１を介して載置される第１のチップ２と、第２の絶縁膜上に設けられる信号端子３２Ａと、信号端子３２Ａ上に設けられる半田バンプ５３Ａと、第１の絶縁膜上に設けられ、信号端子３２Ａよりも大きな電源端子３２Ｂと、電源端子３２Ｂ上に設けられる半田バンプ５３Ｂとを有する第２のチップ３とを具備する。信号端子２６Ａ上の半田バンプ５２Ａと信号端子３２Ａの半田バンプ５３Ａが相対向して配置される。電源端子２６Ｂ上の半田バンプ５２Ｂと電源端子３２Ｂ上の半田バンプ５３Ｂが相対向して配置される。半田バンプ５２Ａと半田バンプ５２Ｂの高低差は、半田バンプ５３Ｂと半田バンプ５３Ａの高低差と同じ値に設定される。第１のチップ２と第２のチップ３がFace  to  Faceで半田接合される。
【００４４】
このため、半田バンプ形状が異なっても半田バンプ間の間隔を一定にすることができる。したがって、半田接合した場合、半田バンプの部分で余分な半田が外に広がることがないので半田起因による半導体装置８０のショート不良を防止することができる。
【００４５】
なお、本実施例では、半田バンプをＳｎ（錫）−Ｃｕ（銅）系Ｐｂ（鉛）フリー半田を用いているが、代わりにＳｎ（錫）−Ａｇ（銀）系のＰｂ（鉛）フリー半田、Ｓｎ（錫）−Ｚｎ（亜鉛）系のＰｂ（鉛）フリー半田、Ｓｎ（錫）−Ｂｉ（ビスマス）系のＰｂ（鉛）フリー半田、或いはＳｎ（錫）Ｐｂ（鉛）共晶半田などを用いてもよい。
【００４６】
また、回路基板１上の第１のチップ（メモリチップ）２側に開口部を設け、電源端子上の半田バンプの高さを低くしているが、代わりに第２のチップ（logicチップ）側に開口部を設け、電源端子上の半田バンプの高さを低くしてもよい。
【００４７】
また、半田をメッキ法で形成しているが、代わりに半田ペーストを用いたり、或いは蒸着法を用いてもよい。
【００４８】
更に、半導体装置８０では半導体チップがFace  to  Faceでバンプ接続されるＢＧＡを使用しているが、代わりにＬＧＡ（Land  Grid  Array）、ＴＡＢ（Tape  Automated  Bonding）、ＣＳＰ（Chip  Size  Package）、ＭＣＭ（Multi  Chip  Module）などに適用してもよい。
【実施例２】
【００４９】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１２は半導体装置を示す断面図である。本実施例では、Face  to  Faceでバンプ接合される２つの半導体チップにおいて、半田バンプ面積に応じてチップ端子直下の開口部面積を可変し、半田バンプの高さを適宜調整している。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
図１２に示すように、半導体装置８１は、Face  to  Faceでバンプ接続されるＢＧＡ（Ball  Grid  Array）である。半導体装置８１は、例えば携帯電話機器に使用される。
【００５２】
第１のチップ（ASICチップ）２ａは、回路基板１の第１主面（表面）上に接着層１１を介して載置される。接着層１１は、第１のチップ（ASICチップ）２ａを回路基板１に固定する。
【００５３】
第１のチップ（ASICチップ）２ａには、シリコン基板２０の第１主面（表面）上に図示しない絶縁膜を介して配線層２２が設けられる。配線層２２は、寸法の異なるパターンを有する。配線層２２の両端側には絶縁膜２１が設けられる。配線層２２及び絶縁膜２１の第１主面（表面）上には絶縁膜２３が設けられる。絶縁膜２３には、大きさの異なる開口部２２２Ａと開口部２２２Ｃが設けられる。開口部２２２Ｃは、開口部２２２Ａよりも大きく、且つ実施例１の開口部２２Ｂよりも小さい。開口部２２２Ｃは、直下の配線層２２よりも小さく、且つ配線層２２の端部よりも内側に形成される。開口部２２２Ｃには、電源端子２６Ｂとして用いられる配線層２４が開口部２２２Ｃを覆うように設けられる（配線層２４の端部が絶縁膜２３上にせり出すように設けられる）。
【００５４】
第２のチップ（メモリチップ）３ａには、シリコン基板３０の第１主面（表面）上に図示しない絶縁膜を介して形状の異なる配線層２２ａが設けられる。配線層２２ａの両端側には、絶縁膜３１が設けられる。配線層２２ａ及び絶縁膜３１の第１主面（表面）上には、絶縁膜２３ａが設けられる。絶縁膜２３ａには、開口部２２３Ａと開口部２２３Ｃが設けられる。開口部２２３Ａは、比較的形状の小さい配線層２２ａ上に設けられる。開口部２２３Ｃは、比較的形状の大きい配線層２２ａ上の内側に設けられる。開口部２２３Ｃは開口部２２２Ａよりも大きい。
【００５５】
開口部２２３Ａには、配線層２４ａが設けられる。絶縁膜２３ａの第１主面（表面）上には、信号端子２６ＡＡとしての配線層２４ａが設けられる。開口部２２３Ｃには、電源端子２６ＢＢとしての配線層２４ａが開口部２２３Ｃを覆うように設けられる（端部が絶縁膜２３ａ上に設けられる）。配線層２４ａの両端側には絶縁膜２５ａが設けられる。
【００５６】
第１のチップ（ASICチップ）２ａの信号端子２６Ａと第２のチップ（メモリチップ）３ａの信号端子２６ＡＡは、半田接合部１１１ＡＡによりFace  to  Faceでバンプ接続される。第１のチップ（ASICチップ）２ａの電源端子２６Ｂと第２のチップ（メモリチップ）３ａの電源端子２６ＢＢは、半田接合部１１１ＢＢによりFace  to  Faceでバンプ接続される。
【００５７】
なお、第１のチップ（ASICチップ）２ａの図示しない接地端子も信号端子よりも大きく、且つ直下に開口部が設けられる。第２のチップ（メモリチップ）３ａの図示しない接地端子も信号端子よりも大きく、且つ直下に開口部が設けられる。第１のチップ（ASICチップ）２ａの接地端子と第２のチップ（メモリチップ）３ａの接地端子は、図示しない半田接合部よりFace  to  Faceでバンプ接続される。
【００５８】
次に、半導体装置の製造方法について図１３を参照して説明する。図１３は半導体装置の製造工程を示す断面図である。半導体装置８１では、第１のチップ（ASICチップ）２ａと第２のチップ（メモリチップ）３ａが実施例１の第１の半導体チップ２と同様な方法で製造される。
【００５９】
図１３に示すように、半田バンプが形成された第１のウェハ（ASICウェハ）をダイシング処理により、個片化して第１のチップ（ASICチップ）２ａを形成する。半田バンプが形成された第２のウェハ（メモリウェハ）をダイシング処理により、個片化して第２のチップ（メモリチップ）３ａを形成する。
【００６０】
個片化された第１のチップ（ASICチップ）２ａは、回路基板１の第１主面（表面）上に接着層１１により載置され、固定される。回路基板１に載置された第１のチップ（ASICチップ）２ａと個片化された第２のチップ（メモリチップ）３ａをFace  to  Faceで相対向するように配置する。このとき、電源端子２６Ｂ上の半田バンプ５２Ｂを信号端子２６Ａ上の信号端子５２Ａと同一な高さになるように、第１のチップ（ASICチップ）２ａの開口部２２２Ｃの面積を設定している。電源端子２６ＢＢ上の半田バンプ５２ＢＢを信号端子２６ＡＡ上の信号端子５２ＡＡと同一な高さになるように、第２のチップ（メモリチップ）３ａの開口部２２３Ｃの面積を設定している。
【００６１】
この設定により、信号端子の半田バンプの接触部と電源端子の半田バンプの接触部が、半田バンプを接触した場合つぶされることなく良好に接触することができるので、半田接合時での余分な半田が流れ出すことがない。
【００６２】
上述したように、本実施例の半導体装置では、第１の絶縁膜上に設けられる信号端子２６Ａと、信号端子２６Ａ上に設けられる半田バンプ５２Ａと、第１の絶縁膜上に形成される開口部２２２Ｃを覆うように設けられ、信号端子２６Ａよりも大きな電源端子２６Ｂと、電源端子２６Ｂ上に設けられる半田バンプ５２Ｂとを有し、回路基板１上に接着層１１を介して載置される第１のチップ２ａと、第２の絶縁膜上に設けられる信号端子２６ＡＡと、信号端子２６ＡＡ上に設けられる半田バンプ５２ＡＡと、第１の絶縁膜上に形成される開口部２２３Ｃを覆うように設けられ、信号端子２６ＡＡよりも大きな電源端子２６ＢＢと、電源端子２６ＢＢ上に設けられる半田バンプ５２ＢＢとを有する第２のチップ３ａとを具備する。信号端子２６Ａ上の半田バンプ５２Ａと信号端子２６ＡＡの半田バンプ５２ＡＡが相対向して配置される。電源端子２６Ｂ上の半田バンプ５２Ｂと電源端子２６ＢＢ上の半田バンプ５２ＢＢが相対向して配置される。半田バンプ５２Ａと半田バンプ５２Ｂは同じ高さに設定される。半田バンプ５２ＡＡと半田バンプ５２ＢＢは同じ高さに設定される。第１のチップ２ａと第２のチップ３ａがFace  to  Faceで半田接合される。
【００６３】
このため、半田バンプの形状が異なっても半田バンプ間の間隔を一定にすることができる。したがって、半田接合した場合、半田バンプの部分で余分な半田が外に広がることがないので半田起因による半導体装置８１のショート不良を防止することができる。
【００６４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６５】
例えば、実施例１では、第１のウェハ（メモリ）４１の前工程（ウェハ製造工程）後に、Ｃｕ（銅）配線を用いて信号端子２６Ａや電源端子２６Ｂを設けているが、第１のウェハ（メモリ）４１の前工程中で最上層のＡｌ（アルミニウム）配線で信号端子や電源端子を形成してもよい。この場合、電源端子直下に開口部を設け、電源端子の中央部を信号端子よりも低くするのがよい。また、半導体装置を携帯電話機器に用いているが、情報端末機器、モバイル機器などにも使用できる。また、チップ端子直下に開口部が設けられる第１のチップとＴＳＶ（  貫通電極）を有する第２のチップがFace  to  Backでバンプ接続される半導体装置にも適用できる。
【００６６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の絶縁膜の第１主面上に設けられる第１のチップ端子と、前記第１のチップ端子の第１主面上に設けられる第１の半田バンプと、前記第１の絶縁膜に形成される開口部を覆うように設けられ、前記第１のチップ端子よりも幅或いは面積が大きい第２のチップ端子と、前記第２のチップ端子の第１主面上に設けられ、前記第１の半田バンプよりも幅或いは面積が大きい第２の半田バンプとを有する第１のチップと、第２の絶縁膜の第１主面上に設けられる第３のチップ端子と、前記第３のチップ端子の第１主面上に設けられる第３の半田バンプと、前記第２の絶縁膜の第１主面上に設けられ、前記第３のチップ端子よりも幅或いは面積が大きい第４のチップ端子と、前記第４のチップ端子の第１主面上に設けられ、前記第３の半田バンプよりも幅或いは面積が大きい第４の半田バンプとを有する第２のチップと、第１主面が、前記第１のチップの第１主面と相対向する第２主面と接着層を介して接着され、接続端子が前記第１のチップの第５のチップ端子とボンディングワイヤを介して電気的に接続される回路基板と、前記回路基板の第１主面、前記第１のチップ、及び前記第２のチップを覆うように設けられる封止材とを具備し、前記第１の半田バンプと前記第３の半田バンプ、及び前記第２の半田バンプと前記第４の半田バンプがそれぞれフェースツーフェースでバンプ接合される半導体装置。
【００６７】
（付記２）  前記半田バンプは、Ｓｎ（錫）−Ｃｕ（銅）系半田、Ｓｎ（錫）−Ａｇ（銀）系半田、Ｓｎ（錫）−Ｚｎ（亜鉛）系半田、Ｓｎ（錫）−Ｂｉ（ビスマス）系半田、或いはＳｎ（錫）Ｐｂ（鉛）共晶半田から構成される付記１に記載の半導体装置。
【００６８】
（付記３）  前記半導体装置は、ＢＧＡ、ＬＧＡ、スタックドＭＣＰ、ＭＣＭ、或いはＴＡＢである付記１又は２に記載の半導体装置。
【００６９】
（付記４）  前記半田バンプと前記チップ端子の間には、バリアメタルが設けられる付記１乃至３いずれかに記載の半導体装置。
【符号の説明】
【００７０】
1  回路基板
２  第１のチップ（メモリチップ）
２ａ  第１のチップ（ASICチップ）
３  第２のチップ（logicチップ）
３ａ  第２のチップ（メモリチップ）
４  ボンディングワイヤ
５  封止材
６  ボール端子
１１  接着層
１２  アンダーフィル樹脂
２０、３０  シリコン基板
２１、２３、２３ａ、２５、２５ａ、３１  絶縁膜
２２、２２ａ、２４、２４ａ  配線層
２６Ａ、２６ＡＡ、３２Ａ  信号端子
２６Ｂ、２６ＢＢ、３２Ｂ  電源端子
４１  第１のウェハ（メモリウエハ）
４２、４３  レジスト膜（メッキ対応）
５１  半田
５２Ａ、５２ＡＡ、５２Ｂ、５２ＢＢ、５３Ａ、５３Ｂ  半田バンプ
８０、８１  半導体装置
１１１Ａ、１１１ＡＡ、１１１Ｂ、１１１ＢＢ  半田接合部
２２２Ａ、２２２Ｂ、２２２Ｃ、２２３Ａ、２２３Ｂ  開口部
Ｈ１〜Ｈ３、Ｈ１１〜Ｈ１３、Ｈ２１、Ｈ２２、Ｈ３１、Ｈ３２  半田バンプ高さ
Ｗ１〜Ｗ３、Ｗ１１〜Ｗ１３  半田バンプ幅
Ｗａ  半田バンプ幅
Ｐａｄ１  接続端子
Ｐａｄ１１  接続端子
ΔＨ１  高低差
【図１】
2011071378.tif 000003
【図２】
2011071378.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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