(57)【要約】【課題】  チャネルの高い移動度と、優れた縦方向耐圧とを得た上で、安定して低いオン抵抗を確保することができる、半導体装置等を提供する。【解決手段】本発明の半導体装置は、ｎ型ドリフト層４／ｐ型層６／ｎ型表層８を含むＧａＮ系積層体１５、に形成され、ＧａＮ系積層体には、開口部５が設けられ、再成長層２７と、ゲート電極１１と、ソース電極３１と、ドレイン電極３９とを備え、再成長層２７は電子走行層２２および電子供給層２６を含み、チャネルが二次元電子ガスであり、ｐ型層６とｎ型表層８との間、および開口部を囲むＧａＮ系積層体の端面と再成長層との間、の少なくとも一方に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入されていることを特徴とする。【選択図】        図１
2011155221.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上に位置するｎ型表層、を含むＧａＮ系積層体、に形成されたＧａＮ系半導体装置であって、
前記ＧａＮ系積層体には、前記ｎ型ドリフト層に届く開口部が設けられ、
前記開口部を覆うように位置する、チャネルを含む再成長層と、
前記再成長層上に位置するゲート電極と、
前記ＧａＮ系積層体上に位置して前記再成長層に接するソース電極と、
前記ソース電極と前記ｎ型ドリフト層を挟むように位置するドレイン電極とを備え、
前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層の前記電子供給層との界面に形成される二次元電子ガスであり、
前記ｐ型層とｎ型表層との間、および前記開口部を囲む前記ＧａＮ系積層体の端面と前記再成長層との間、の少なくとも一方に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入されていることを特徴とする、半導体装置。
【請求項２】
前記ｐ型層と前記ｎ型表層との間に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層が挿入され、かつ、前記開口部を囲む前記ＧａＮ系積層体と前記再成長層との間に、ＧａＮよりも格子定数が小さい第２のエピタキシャル層が介在していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記再成長層は、前記第２のエピタキシャル層を下地層としていない領域がないことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記ＧａＮ系半導体層の範囲に形成された１つのチップであって、前記開口部が、複数、設けられ、前記第１のエピタキシャル層は、前記開口部ごとに開口されて前記ＧａＮ系半導体層の範囲にわたって位置し、前記第２のエピタキシャル層は、前記開口部において凹状に窪みながら前記ｎ型表層上において前記ソース電極に貫通されて前記ＧａＮ系半導体層の範囲にわたって位置することを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記ゲート電極およびソース電極を覆うように層間絶縁膜が位置し、前記ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されていることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記ｐ型層と前記ソース電極とが導電部によって接続されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記開口部が、ハニカム状または畝状に位置することを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
ＧａＮ系積層体を用いたＧａＮ系半導体装置の製造方法であって、
ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層とを形成する工程と、
前記ｐ型層上に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層上にｎ型表層を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項９】
ＧａＮ系積層体を用いたＧａＮ系半導体装置の製造方法であって、
ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上にｎ型表層を形成する工程と、
前記ｎ型ドリフト層、ｐ型層およびｎ型表層に、エッチングによって、前記ｎ型ドリフト層にまで届く開口部をあける工程と、
前記開口部を被覆するようにＧａＮよりも格子定数が小さい第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層上に前記開口部に沿うように、二次元電子ガスを生成するための再成長層を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、オン抵抗が低く、耐圧性能に優れた、縦型の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作、などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めてオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＦＥＴにおいては、再成長層を設ける開口部の周囲にガードリングの作用を奏するｐ型ＧａＮ層を挿入する。このため、二次元電子ガスを形成するチャネルの高い移動度を得ながら、ｎｐｎ構造となることから縦方向の耐圧性能を確保することができる。しかし、低いオン抵抗を確保する上で、必ずしも十分な構造となっていない。
【０００５】
本発明は、優れた縦方向耐圧とを得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上に位置するｎ型表層、を含むＧａＮ系積層体、に形成されている。このＧａＮ系半導体装置では、ＧａＮ系積層体には、ｎ型ドリフト層に届く開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層上に位置するゲート電極と、ＧａＮ系積層体上に位置して再成長層に接するソース電極と、ソース電極とｎ型ドリフト層を挟むように位置するドレイン電極とを備える。再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層の電子供給層との界面に形成される二次元電子ガスであり、ｐ型層とｎ型表層との間、および開口部を囲むＧａＮ系積層体の端面と再成長層との間、の少なくとも一方に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入されていることを特徴とする。
【０００７】
上記の構成によれば、ｐ型層とｎ型表層との間、および／またはＧａＮ系半導体層とくにｐ型層の端面と再成長層との間に、ＧａＮよりも格子定数が小さいエピタキシャル層が挿入されている。これによって、ｐ型層から、ｐ型不純物（たとえばＭｇ）の、ｎ型表層への拡散、および／または再成長層への拡散を、ＧａＮより格子定数の小さいエピタキシャル層によって効果的にブロックすることができる。上記のｐ型層は、バックゲート効果を奏してしきい値電圧を正方向にシフトさせてノーマリーオフの実現に寄与し、また縦方向耐圧性能を向上させる。しかし、ｐ型不純物の周囲、とくに上層へのｐ型不純物の拡散があり、オン抵抗を増大する問題があった。上記の構成によって、ノーマリーオフの実現に寄与し、縦方向耐圧性能を向上させながら、ｎ型表層、および／または、再成長層のチャネル、の高抵抗化を防止して、本デバイスのオン抵抗を低く保つことができる。
ここで、ＧａＮより格子定数が小さい第１または第２のエピタキシャル層の格子定数をａｉ（ｉ＝１，２）として、ＧａＮの格子定数をａとしたとき、ａｉ＜ａ、であり、かつ、格子整合条件である、|ａｉ−ａ|／ａ≦０．００２、を満たし、たとえばＡｌＧａＮ、ＡｌＮなどが該当する。
【０００８】
上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
【０００９】
ｐ型層とｎ型表層との間に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層を挿入し、かつ、開口部を囲むＧａＮ系積層体と再成長層との間に、ＧａＮよりも格子定数が小さい第２のエピタキシャル層を介在させることができる。これによって、再成長層へのｐ型不純物の拡散、およびｎ型表層へのｐ型不純物の拡散を、両方ともに、確実に防止することができる。
【００１０】
再成長層は、第２のエピタキシャル層を下地層としていない領域がないようにできる。これによって、再成長層内の２ＤＥＧが形成されるチャネルへのｐ型不純物の拡散を確実に防止することができ、チャネルにおけるオン抵抗増大を防止することができる。
【００１１】
上記のＧａＮ系半導体層の範囲に形成された１つのチップであって、開口部が、複数、設けられ、第１のエピタキシャル層は、開口部ごとに開口されてＧａＮ系半導体層の範囲にわたって位置し、第２のエピタキシャル層は、開口部において凹状に窪みながらｎ型表層上においてソース電極に貫通されてＧａＮ系半導体層の範囲にわたって位置する、構成をとることができる。
開口部の壁面に位置する再成長層内のチャネルに電流が流れるので、面積当たりの開口部周囲長によって面積当たり流せる電流量が決まる。上記の１チップの構成をとることで、面積当たりの開口部周囲長を大きくして面積当たりの電流密度を増大させながら、不純物の拡散を防止することができる。その結果、不純物の拡散に起因するオン抵抗の増大を防止することができる。
【００１２】
ゲート電極およびソース電極を覆うように層間絶縁膜が位置し、ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されている構成をとることができる。これによって、ソース電極の配線とゲート電極の配線とを干渉させずに立体交差させることができるので、これら配線のためのスペースを小さくでき、開口部を密に配置して単位面積当たりの電流を大きくすることができる。また、配線を引き回すことがないので、ソース電極およびゲート電極における電気抵抗を低くすることができる。これによって、低いオン抵抗を得ることができる。
【００１３】
ｐ型層とソース電極とが導電部によって接続されている構成をとることができる。これによってｐ型層の電位をソース電極の電位に設定することができ、電子ブロック層の機能をより向上させ、高い耐圧を得ることができる。
【００１４】
開口部が、ハニカム状または畝状に位置するようにできる。これによって、単位面積当たりの開口部の周長を大きくすることができ、大電流を流すことが容易になる。
【００１５】
本発明の半導体装置の製造方法では、ＧａＮ系積層体を用いたＧａＮ系半導体装置を製造する。この製造方法は、ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層とを形成する工程と、ｐ型層上に、ＧａＮよりも格子定数が小さい第１のエピタキシャル層を形成する工程と、第１のエピタキシャル層上にｎ型表層を形成する工程とを備えることを特徴とする。
上記の方法によって、ｐ型層からｎ型表層へのｐ型不純物（Ｍｇなど）の拡散を、第１のエピタキシャル層を挿入するだけで、確実にブロックすることができる。その結果、ｐ型層によるバックゲート効果を得た上で、ｐ型不純物の拡散に起因するオン抵抗の増大を防止することができる。
【００１６】
本発明の別のＧａＮ系半導体装置の製造方法では、ｎ型ドリフト層、該ｎ型ドリフト層上に位置するｐ型層、および該ｐ型層上にｎ型表層を形成する工程と、ｎ型ドリフト層、ｐ型層およびｎ型表層に、エッチングによって、ｎ型ドリフト層にまで届く開口部をあける工程と、開口部を被覆するようにＧａＮよりも格子定数が小さい第２のエピタキシャル層を形成する工程と、第２のエピタキシャル層上に開口部に沿うように、二次元電子ガスを生成するための再成長層を形成する工程とを備えることを特徴とする。
上記の方法によって、ｐ型層から再成長層とくにチャネルへのｐ型不純物（Ｍｇなど）の拡散を、第２のエピタキシャル層を介在させるだけで、確実にブロックすることができる。その結果、ｐ型層によるバックゲート効果を得た上で、ｐ型不純物の拡散に起因するオン抵抗の増大を防止することができる。
【発明の効果】
【００１７】
本発明によれば、チャネルの高い移動度と、優れた縦方向耐圧とを得た上で、安定して低いオン抵抗を確保することができる、半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示し、図２のＩ−Ｉ線に沿う断面図である。
【図２】図１の半導体装置が形成されているチップのコーナー部の平面図である。
【図３】ソース電極の配線系統を示す図である。
【図４】開口部の壁面を構成するｎ型ＧａＮ表層の端面における断面拡大図である。
【図５】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）はＧａＮ基板に第１の拡散防止層を含むエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。
【図６】（ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。
【図７】（ａ）は開口部の表面に第２の拡散防止層および再成長層を、次いで導電部を形成した状態、（ｂ）は、ソース電極、ゲート電極を含むゲート構成体を形成した状態、を示す図である。
【図８】（ａ）は層間絶縁膜を堆積した状態、（ｂ）はソース電極上の層間絶縁膜にビアホールをあけて、ソース電極に導電接続するソース導電層を形成した状態、を示す図である。
【図９】本発明の実施の形態２における縦型ＧａＮ系ＦＥＴを示す断面図である。
【図１０】本発明の実施の形態３における縦型ＧａＮ系ＦＥＴを示す図である。
【図１１】本発明より前の縦型ＧａＮ系半導体装置を示す断面図である。
【図１２】図１１の半導体装置についてＳＩＭＳ分析によって測定したＭｇの深さ方向濃度分布を示す図である。
【発明を実施するための形態】
【００１９】
本発明の半導体装置は、大電流を流すために、低いオン抵抗を有することが重要である。図１１を参照して、ＧａＮ系半導体層の表面からｎ型ドリフト層１０４に届く開口部１０５をあけて、この開口部１０５の壁面および底面を覆うように、再成長層１２７を成膜する。再成長層１２７は電子走行層１２２および電子供給層１２６を含み、チャネルは電子走行層１２２と電子供給層１２６との界面に形成される二次元電子ガス（２ＤＥＧ）である。制御の対象となる電流は、大まかに、ソース電極１３１→チャネル→ｎ型ドリフト層１０４→ドレイン電極１３９、の経路を流れる。
この縦型の半導体装置では、逆耐圧性を高くするために、ｎ型ドリフト層１０４とｎ型表層１０８との間にｐ型層１０６を挿入して電子ブロック層として機能させる。全体的には、ＧａＮ基板または支持体上ＧａＮ層１０１／ｎ型ＧａＮバッファ層１０２／ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、の積層構造をとる。
このような縦型の半導体装置において、ソース電極１３１またはチャネルに近接する表層部において、ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、の積層構造を採用すると、次の問題があることが判明した。
【００２０】
＜図１１に示す半導体装置の問題＞
図１２は、図１１の半導体装置に対して、再成長層１２７（電子供給層１２６／電子走行層１２２）の表面から、ｎ型表層１０８／ｐ型層１０６／ｎ型ドリフト層１０４の深さ方向に、ＳＩＭＳ(Secondary  Ion  Mass  Spectroscopy：二次イオン質量分析)を行った結果を示す図である。ＳＩＭＳの測定対象はＧａＮにおけるｐ型不純物であるＭｇである。図１０に示す半導体装置では、下から順に、ｎ型ドリフト層１０４／ｐ型層１０６／ｎ型表層１０８、と成膜してゆく。ｐ型層１０６の成膜時には、ｐ型不純物のＭｇをドープする。ｐ型層１０６では、この結果、一定レベルのｐ型不純物濃度を得ることができる。しかし、ＳＩＭＳによれば、ｐ型層１０６だけでなく、ｎ型表層１０８にも、Ｍｇ濃度は傾斜しているが、相当の高濃度の分布を示す。ｎ型表層１０８におけるＭｇは、ｐ型層１０６との界面では、ｐ型層１０６と同じ濃度を持ち、その界面から遠ざかるにつれて直線的な勾配で低下する。また、ｐ型層１０６と下層側で接するｎ型ドリフト層１０４では、Ｍｇの拡散流入による濃度上昇は認められない。ｎ型表層１０８の成膜において、下地は加熱され、成膜途中のｎ型表層１０８は活性状態にある。Ｍｇは、ｐ型層１０６から、ｎ型表層１０８の成膜中で活性状態にある当該ｎ型表層１０８に拡散したものと考えられる。
ｎ型表層１０８に拡散したｐ型不純物は、とうぜん、ｎ型不純物を相殺し、ｎ型キャリア濃度を低下させる。ｎ型表層１０８にはソース電極１３１が設けられ、所定レベル以上の高濃度のｎ型キャリアが存在しないと、オン抵抗は増大し、電力損失を増大させる。
本発明の特徴は、上記の問題を解消することであり、電子ブロック作用を奏するｐ型層を配置して耐圧性能を得た上で、オン抵抗の増大を生じないように、当該ｐ型層に対して、拡散防止のためのエピタキシャル層を被覆することにある。そのエピタキシャル層は、本発明の半導体装置の独特の構造に適合するように配置される。以後の説明において、第１または第２のエピタキシャル層１７，１９は、第１または第２の拡散防止層１７，１９と記す。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１におけるＧａＮ系縦型ＦＥＴ１０の断面図である。図２は、この半導体装置が形成されているチップの平面図であり、図１の断面図が全体のなかでどの部分に位置するかを示している。
この縦型ＦＥＴ１０は、ＧａＮ基板１（または導電性支持基体上にＧａＮ層を有する基板１）、ＧａＮ系積層体１５、開口部５、再成長層２７、再成長層２７上のゲート電極１１、ソース電極３１およびドレイン電極３９により構成されている。（ｎ型ドリフト層４／ｐ型層６／ｎ型表層８）と、ｐ型不純物のＭｇ等の拡散を防止するための、第１の拡散防止層１７および第２の拡散防止層１９と、を含むＧａＮ系積層体１５は、チップ１０の全域にわたって形成されている。第１の拡散防止層１７および第２の拡散防止層１９は、ＡｌＮなどＧａを含まない材料で形成される場合もあるが、Ｇａを含まなくても、エピタキシャル成長する場合にはとくに断らない限り、ＧａＮ系積層体１５に含まれるとして、説明する。ｐ型層６とｎ型表層８との間には、上述の第１の拡散防止層１７が挿入されている。
ＧａＮ系半導体層１５の表層部には、表面からｎ型ドリフト層４に届くように開口部５が形成されている。この開口部５の壁面および底面に沿って、第２のエ拡散防止層１９が成膜されている。第１の拡散防止層１７および第２の拡散防止層の格子定数をａｉ（ｉ＝１，２）として、ＧａＮの格子定数をａとすると、格子定数について条件（１）および（２）を満たす必要がある。
条件（１）：ａｉ＜ａ
条件（２）｜ａｉ−ａ｜／ａ≦０．００２、
条件（１）は、ｐ型不純物の拡散をブロックするための条件であり、条件（２）は、エピタキシャル成長するための格子整合条件である。第１の拡散防止層１７および第２の拡散防止層１９には、上記の条件（１）および（２）を満たす材料である、ＡｌＮ、ＡｌＧａＮ等を用いることができる。
第２の拡散防止層１９上には、再成長層２７がエピタキシャル成長されている。ソース電極３１は、ｎ型ＧａＮ表層８上の所定の位置に形成されているか、または再成長層２７に接する状態で形成されていてもよい。ゲート電極１１は、開口部５の形状が引き継がれた凹部内に形成されている。
【００２２】
図１に示すＧａＮ系積層体１５は、ＧａＮ基板１とｎ型ドリフト層４との間にバッファ層が挿入されていないが、バッファ層を挿入してもよく、後で製造法を説明するときは、バッファ層を挿入した例について説明する。上述のように、ＧａＮ系積層体１５は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極３９を設けることができる。図１に示すＧａＮ基板１は、上述のようなＧａＮを含む広範囲の種類の基板の意味に解することとする。
この縦型ＦＥＴ１０では、電子は、ソース電極３１から再成長層２７中のＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層４、ＧａＮ基板１を通ってドレイン電極３９へと、縦方向（厚み方向）に流れる。縦方向（厚み方向）に電流を流すので、Ｍｇ等のｐ型不純物が、他の層に拡散しない限り、大電流を低いオン抵抗で流せる特徴を有する。
【００２３】
ＧａＮ系半導体層１５は、上記のＧａＮ基板１上に、下から順に、（ｎ型ＧａＮドリフト層４／ｐ型ＧａＮ層６／第１のＡｌＧａＮ拡散防止層１７／ｎ型ＧａＮ表層８）の積層構造を持つ。ｐ型ＧａＮ層６は、本実施の形態では開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。開口部５は、上記の説明から分かるように、上記ｐ型ＧａＮ層６の一部を除去して形成されている。また、開口部５は、底面がｎ型ＧａＮドリフト層４に到達するが、貫通はしないように形成されている。ｐ型ＧａＮ層６を開口部５の回りに配置することによって、バックゲート効果によりピンチオフ特性を改善することができる。ｐ型ＧａＮ層６に代えてｐ型ＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができ、縦型ＦＥＴ１０のピンチオフ特性を改善することができる。
上記のｐ型層６は、ＧａＮ層でもＡｌＧａＮ層でも、バックゲート効果によって、ノーマリーオフの実現に寄与する。
【００２４】
本実施の形態では次の点に特徴がある。すなわち、ｐ型層６とｎ型表層８との間に、第１の拡散防止層１７を配置し、また開口部５の壁面および底面、ならびにＧａＮ系半導体層１５上に、第２の拡散防止層１９を配置する。第２の拡散防止層１９は、再成長層２７の下地層となる。
第１の拡散防止層１７によって、ｎ型表層８およびｎ型表層８を経由した再成長層２７へのｐ型不純物の侵入を防止することができる。また第２の拡散防止層１９によって、ｐ型層６の端面から直に再成長層２７に侵入するｐ型不純物をブロックすることができる。第２の拡散防止層１９が、開口部５の壁面およびその周囲の全域を被覆するように配置されれば、再成長層２７へのｐ型不純物の侵入は防止できる。しかし、第２の拡散防止層１９だけでは、ｐ型層６からｎ型表層８へのｐ型不純物の侵入は防止することはできない。この結果、ｎ型表層８におけるｎ型キャリア濃度が低下して、オン抵抗の増大が生じる。したがって、本実施の形態では、第２の拡散防止層１９および第１の拡散防止層１７の両方ともに配置する。これによってｐ型不純物の拡散を、確実に防止して、低いオン抵抗を安定して得ることができる。
さらに、ｐ型ＧａＮ層６は、開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。このソース接地されたｐ型ＧａＮ層６は、ガードリング効果をより安定して発揮することができ、ゲート電極端の耐圧性能をより安定化することができる。
【００２５】
図２に示すように、開口部５およびゲート電極１１を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極３１で覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極３１→再成長層２７→ｎ型ドリフト層４→ドレイン電極３９、の経路で流れる。ソース電極３１およびその配線と、ゲート電極１１、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、層間絶縁膜３２上に設けられる（図３参照）。図３に示すように、層間絶縁膜３２にはビアホール３２ｈが設けられ、プラグ導電部を含むソース電極３１は、層間絶縁膜３２上のソース導電層３３と導電接続される。このような構造によって、ソース電極３１を含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
【００２６】
＜開口部５の壁面＞
次に、開口部５の壁面を構成するｎ型ＧａＮ表層８の端面における断面拡大図を図４に示す。図４に示すように、開口部５の壁面は、複数のほぼ基板面に垂直な面Ｓ１と、各面Ｓ１の間を補完するように形成された傾斜した面Ｓ３とが、開口部５の壁面の傾斜方向（傾斜角度θ）に混在して形成されている。
縦型ＦＥＴ１０では、主面が｛０００１｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛０００１｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮ表層８における垂直な面Ｓ１は、｛１−１００｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。よって、縦型ＦＥＴ１０においては、ノーマリーオフの実現に貢献する。
【００２７】
図４における開口部５の側面の傾斜角θが９０度に近いほど、側面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてノーマリーオフを実現するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。
【００２８】
＜ｐ型層６＞
ｐ型バリア層６は、バックゲート効果によって、しきい値電圧を正方向にシフトすることができ、ノーマリーオフの実現に貢献することができる。ｐ型ＧａＮ層６における開口部２８の側面についても、図４に示すように、ｎ型ＧａＮ表層８と同様であり、ｍ面が生じ、無極性面を含むものとなる。
ｐ型ＧａＮ層６は、またゲート電極１１等のゲート構成体の端における耐圧性能の不安定化を防止することができる。このゲート電極１１の耐圧性能は、ｐ型ＧａＮ層６がソース電極３１と導電接続されることで、より一層、安定性を向上させることができる。
【００２９】
＜再成長層２７＞
再成長層２７は、ＧａＮ電子走行層２２と電子供給層２６との間に何も含まなくてもよいが、両者の間にＡｌＮ中間層を配置してもよい。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、ｎ型不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に２次元電子ガスが形成されることで、よりオン抵抗を低減することができる。
ＡｌＮ中間層を設ける場合、ＡｌＮ中間層は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１０のオン抵抗を低減することができる。
電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギーが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。
【００３０】
ＡｌＧａＮ電子供給層２６や、該電子供給層２６と電子走行層２２との界面にｐ型不純物が拡散してくることは、このチャネルに対して非常に重大な悪影響を及ぼす。上記の第２の拡散防止層１９を、再成長層２７の全ての範囲で、その下地層となるように配置することで、このようなリスクを回避することができる。すなわち、再成長層２７は、どの領域でも必ず、下地に第２の拡散防止層１９を配置するのが好ましい。
【００３１】
＜製造方法＞
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図５（ａ）に示すように、上記の意味のＧａＮ基板１の上に、バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＧａＮ層６／第１のＡｌＧａＮ拡散防止層１７／ｎ型ＧａＮ表層８、のＧａＮ系積層体１５をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
バッファ層２：厚み０．５μｍ、キャリア濃度１．０×１０１７ｃｍ-３、
ｎ型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０１５ｃｍ−３
ｐ型ＧａＮ層６：厚み０．５μｍ、キャリア濃度７．０×１０１７ｃｍ−３
第１のＡｌＧａＮ拡散防止層１７：厚み５ｎｍ  
ｎ型ＧａＮ表層８：厚み０．３μｍ、キャリア濃度２．０×１０１８ｃｍ−３
【００３２】
次に、図５（ｂ）に示すように、ｎ型ＧａＮ表層８上に、通常の露光技術を用いて、所定領域にレジストマスクパターンＭ１を形成する。ここで形成するレジストマスクパターンＭ１は、その開口部の、平面形状が六角形、断面形状が台形（メサ型）である。ここでは説明しないが、開口部を畝状にする場合は、その開口部の、平面形状が短冊状、断面形状がメサ型とすればよい。
その後、図６（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive  Ion  Etching：反応性イオンエッチング)により、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の一部をエッチングし、開口部５を形成する。これにより、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の端面は、開口部５に露出して開口部の壁面を構成する。この時点で、開口部５の側面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部５の壁面は、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。
【００３３】
続いて、水酸化カリウム（ＫＯＨ）水溶液、アンモニア水（ＮＨ４ＯＨ）、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などの塩基性溶液、のいずれか一つをエッチング液として、開口部境界面の異方性ウエットエッチングを行うことで、高密度プラズマを用いたＲＩＥによって開口部境界面に生じたエッチングダメージを除去するのがよい。またウエットエッチングではなく、ドライエッチングにおけるエッチングレートを１０ｎｍ／ｍｉｎ以下にした低レートまたはマイルドなドライエッチングによっても、上記のエッチングダメージを除去することができる。状況に応じて適切なエッチング法を使い分けるのがよい。同時に、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６の端面の一部にそれぞれのｍ面を露出させる。
【００３４】
エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部５の壁面に対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、上記のエッチング液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。
【００３５】
図６（ｂ）の状態での平面図は、図２の状態から、第２のＡｌＧａＮ拡散防止層１７、再成長層２７およびゲート電極１１を除いたものに、概略、類似したものとなる。開口部５は、平面形状が六角形となる。開口部５の壁面は、ｎ型ＧａＮ表層８およびｐ型ＧａＮ層６の端面により構成される。また、開口部５の底面は、ｎ型ＧａＮドリフト層４によって構成される。
【００３６】
これらに接して覆うように、第２のＡｌＧａＮ拡散防止層１９を成長する。成長の条件等は、次のとおりである。ＭＯＣＶＤを用いて不純物を添加しないＡｌＧａＮ拡散防止層１９を形成する。ＭＯＣＶＤの成長温度は１０８０℃とする。Ａｌ組成比２５％、膜厚５ｎｍとする。Ａｌ組成比、膜厚はＭｇの拡散防止の観点からすれば、これら値に限定されず、ＧａＮよりも格子定数が小さければよい（条件（１））。また、上述の条件（２）を満たすことは前提とされる。例えば、厚み５ｎｍのＡｌＮによっても拡散防止層として機能させることができる。
【００３７】
次に、第２のＡｌＧａＮ拡散防止層１９を下地層として再成長層２７を成長させる。再成長層２７は、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６により構成される（図７参照）。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ  １００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。
再成長は、開口部５の壁面での成長速度の低下を避けるため、ＧａＮ系半導体層１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。
【００３８】
その後、開口部２８の形成法と同様にレジストを用いて導電部６ｓのパターンを形成し、このレジストパターンをマスクとしてドライエッチングによりｐ型ＧａＮ層６内に届く孔を設ける。そして、このレジストパターンを除去したのち、新たにレジストパターンを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部６ｓを形成する（図７（ａ）参照）。その後、ｐ型ＧａＮ層とオーミック接触をえるために合金化アニールを行う。導電部６ｓは、平面的にはソース電極にならって、ゲート配線１２の部分を除いて略環状六角形に沿っている。
次いで、ソース電極３１を形成する。ソース電極３１の形成にあたっては、まず、通常の露光技術を用い、導電部６ｓのトップ面を含むソース電極３１の位置に開口部を有するレジストマスクパターンを形成する。次に、導電部６ｓおよび再成長層２７の面上にＴｉ／Ａｌ膜のソース電極３１を形成する（図７（ｂ）参照）。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。この熱処理は、省略して、後述のドレイン電極形成工程における熱処理によって代用しても構わない。この熱処理により、Ｔｉ／Ａｌ膜とｎ型ＧａＮ表層８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極３１を形成することができる。ソース電極３１としては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
ドレイン電極３９の形成にあたっては、まず、ウエハ表面をフォトレジストで保護する。ＧａＮ基板１の裏面に蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウエハ表面のフォトレジストを除去する。８５０℃の温度で３０秒間熱処理し、ＧａＮ層を有する基板１とドレイン電極３９の金属が合金を形成し、ＧａＮ基板１とドレイン電極３９がオーミックコンタクトするようにする（図７（ｂ）参照）。
【００３９】
ゲート電極１１の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部５に形成した再成長層２７に沿ってＮｉ／Ａｕ膜を形成する（図７（ｂ）参照）。図２に示したゲート配線１２およびゲートパッド１３も、このとき同時に形成するのがよい。なお、ゲート電極１１としては、Ｎｉ／Ａｕ膜以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１１を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、開口部５内の再成長層２７に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
【００４０】
その後、図８（ａ）に示すように、ゲート電極１１と層を変えて、ソース電極３１に配線するために、層間絶縁膜３２を堆積する。次いで、ソース電極３１上の層間絶縁膜３２にビアホール３２ｈをあけ、そのビアホール３２ｈを充填しながら、図８（ｂ）に示すように層間絶縁膜３２上にソース導電層３３を形成する。  
以上により図１に示す縦型ＦＥＴ１０が完成する。
【００４１】
なお、ドレイン電極３９をＧａＮ基板１の裏面に形成しているが、ｎ型ＧａＮドリフト層４においてソース電極３１と相対する面にドレイン電極３９を形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。
【００４２】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ｐ型不純物の拡散防止層として第２の拡散防止層１９のみが形成され、この第２の拡散防止層１９が、再成長層２７のすべての範囲にわたって、下地層として配置されている点にある。第１の拡散防止層１７は配置されない。
図１２に示すように、Ｍｇのｎ型表層１０８における濃度分布は傾斜している。このため、ｎ型表層８における表面部分では、ｎ型キャリアは当初設定された濃度が確保される。このため、第２の拡散防止層１９が、再成長層２７の全域にわたって必ず下地層として配置されることで、チャネルへの悪影響を回避することができる。すなわち第２の拡散防止層１９は、開口部５において凹状に窪みながらｎ型表層８上においてソース電極３１に貫通されてＧａＮ系半導体層の範囲全域にわたって配置される。この結果、チャネルにおけるオン抵抗を確実に低く保つことができる。第１の拡散防止層１７は、とりあえずなくてもチャネルへの深刻な悪影響は回避することができる。
【００４３】
（実施の形態３）
図１０は、本発明の実施の形態３における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ｐ型不純物の拡散防止層として第１の拡散防止層１７のみが形成される点にある。この第１の拡散防止層１７は、開口部５ごとに開口されてＧａＮ系半導体層１５の範囲にわたって配置されている。ｐ型層６の端面から直に再成長層２７に拡散するｐ型不純物の量は、それほど多くはなく、チャネルに大きな悪影響を及ぼしにくいと考えられる場合がある。そのような場合には、第１の拡散防止層１７を配置するだけで、小さな工程変更だけで、効果的にｐ型不純物の拡散を防止することができる。
【００４４】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４５】
本発明によれば、開口部側面にチャネルを含む再成長層を設け、ゲート電極をチャネル上に配置して、そのゲート電極をｐ型バリア層上に終端させることでゲート電極の耐圧性能を高めることができる。この結果、高い耐圧性能を得ながら、ノーマリーオフで、低いオン抵抗の大電流用の半導体装置を得ることができる。
【符号の説明】
【００４６】
１  ＧａＮ基板、２  バッファ層、４  ｎ型ＧａＮドリフト層、５  開口部、６  ｐ型ＧａＮ層、６ｓ  導電部、８  ｎ型ＧａＮ表層、１０  縦型ＧａＮＦＥＴ、１１  ゲート電極、１２  ゲート配線、１３  ゲートパッド、１５  ＧａＮ系半導体層、１７  第１の拡散防止層、１９  第２の拡散防止層、２２  ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、２７  再成長層、３１  ソース電極、３２  層間絶縁膜、３２ｈ  層間絶縁膜のビアホール、３３  ソース導電層、３９  ドレイン電極、Ｍ１  レジストパターン。
【図１】
2011155221.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011155221.tif 000011
【図１０】
2011155221.tif 000012
【図１１】
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【図１２】
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