(57)【要約】【課題】閾値電圧を簡便に制御することが可能な薄膜トランジスタ、ならびにそのような薄膜トランジスタを用いた表示装置および電子機器を提供する。【解決手段】ＴＦＴ１は、基板上に、ゲート電極１３、ゲート絶縁膜１４、ｎ型酸化物半導体層１５（チャネル層）およびソース・ドレイン電極１７Ａ，１７Ｂをこの順に備える。ｎ型酸化物半導体層１５上のソース・ドレイン電極１７Ａ，１７Ｂ側には、ｐ型酸化物半導体層１６Ａが積層されており、ｐｎ接合が形成されている。ｎ型酸化物半導体層１５において、キャリアの蓄積が抑制され、これによりキャリア濃度が低減される。【選択図】図１
2011155061.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
一対のソース・ドレイン電極と、
前記ゲート電極と前記一対のソース・ドレイン電極との間に設けられると共にチャネルを形成する第１の酸化物半導体層と、
前記第１の酸化物半導体層の前記一対のソース・ドレイン電極側に設けられると共に、前記第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層と
を備えた薄膜トランジスタ。
【請求項２】
前記第１の酸化物半導体層の極性はｎ型であり、前記第２の酸化物半導体層の極性はｐ型である
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極、前記第１の酸化物半導体層、前記第２の酸化物半導体層および前記一対のソース・ドレイン電極を、基板上にこの順で備えた
請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第２の酸化物半導体層は、前記一対のソース・ドレイン電極間の分離溝に対向する領域に設けられている
請求項３に記載の薄膜トランジスタ。
【請求項５】
前記第２の酸化物半導体層と前記一対のソース・ドレイン電極との間に、前記第２の酸化物半導体層と面内方向に連続して金属層が設けられており、
前記第２の酸化物半導体層は、前記金属層を構成する金属の酸化物よりなる
請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第２の酸化物半導体層上に保護膜を更に備え、
前記一対のソース・ドレイン電極は、前記第１の酸化物半導体層上から前記保護膜上にかけて設けられている
請求項４に記載の薄膜トランジスタ。
【請求項７】
前記第２の酸化物半導体層は、前記分離溝に対向する領域において、前記第１の酸化物半導体層の前記一対のソース・ドレイン電極側の一部に埋設されている
請求項４に記載の薄膜トランジスタ。
【請求項８】
チャネルを形成する第１の酸化物半導体層を形成する工程と、
前記第１の酸化物半導体層上に、前記第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層を形成する工程と
を含む薄膜トランジスタの製造方法。
【請求項９】
前記第１の酸化物半導体層の極性をｎ型とし、前記第２の酸化物半導体層の極性をｐ型とする
請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記基板上に、ゲート電極、前記第１の酸化物半導体層および前記第２の酸化物半導体層をこの順に形成する
請求項８または請求項９に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記第１の酸化物半導体層を形成した後、
前記第１の酸化物半導体層上に金属層を成膜し、
前記金属層上に一対のソース・ドレイン電極を成膜し、
前記一対のソース・ドレイン電極間の分離溝をマスクとして、前記金属層に対し酸化処理を施すことにより前記第２の酸化物半導体層を形成する
請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第２の酸化物半導体層を、前記第１の酸化物半導体層上にパターン形成し、
前記パターン形成された第２の酸化物半導体層上に保護膜を形成し、
前記第１の酸化物半導体層上から前記保護膜上にかけて一対のソース・ドレイン電極を形成する
請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第１の酸化物半導体層を形成した後、
前記第１の酸化物半導体層上に前記一対のソース・ドレイン電極を成膜し、
前記一対のソース・ドレイン電極間の分離溝をマスクとして、前記第１の酸化物半導体層に対し不純物またはイオンを導入する
請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１４】
表示素子と、この表示素子を駆動するための薄膜トランジスタとを備え、
前記薄膜トランジスタは、
ゲート電極と、
一対のソース・ドレイン電極と、
前記ゲート電極と前記一対のソース・ドレイン電極との間に設けられると共にチャネルを形成する第１の酸化物半導体層と、
前記第１の酸化物半導体層の前記一対のソース・ドレイン電極側に設けられると共に、前記第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層と
を有する表示装置。
【請求項１５】
表示素子と、この表示素子を駆動するための薄膜トランジスタとを有する表示装置を備え、
前記薄膜トランジスタは、
ゲート電極と、
一対のソース・ドレイン電極と、
前記ゲート電極と前記一対のソース・ドレイン電極との間に設けられると共にチャネルを形成する第１の酸化物半導体層と、
前記第１の酸化物半導体層の前記一対のソース・ドレイン電極側に設けられると共に、前記第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）およびその製造方法、ならびにそのような薄膜トランジスタを備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイといったフラットパネルディスプレイでは、駆動用の薄膜トランジスタにおけるチャネル層（能動層）としては、一般にシリコン（Ｓｉ）材料が使用されている。具体的には、例えば非晶質（アモルファス）Ｓｉや多結晶Ｓｉなどが挙げられる。
【０００３】
ところが、非晶質Ｓｉをチャネル層として用いた場合、ディスプレイの大面積化が容易となるものの、キャリア（例えば電子）の移動度が１ｃｍ2／Ｖ・ｓ程度以下と低いため、ディスプレイの高性能化が困難である。一方、多結晶Ｓｉをチャネル層として用いた場合には、キャリアの移動度は３０〜３００ｃｍ2／Ｖ・ｓ程度と高いものの、トランジスタ特性の面内ばらつきが大きいため、ディスプレイの大面積化が困難となる。
【０００４】
これらのことから、フラットパネルディスプレイにおいて、大型化および高性能化の双方を実現するべく、非晶質Ｓｉと同程度の面内均一性と、多結晶Ｓｉと同程度のキャリア移動度とを兼ね備えたチャネル材料の開発が求められている。
【０００５】
そこで、このようなチャネル材料の候補として、酸化亜鉛または酸化インジウム・ガリウム・亜鉛（ＩｎＧａＺｎＯ）等の酸化物半導体、特に非晶質のＩｎＧａＺｎＯ4等が広く検討されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８１４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような酸化物半導体は、大面積化に有利なスパッタ法を用いて成膜することができる。また、非晶質相にも関わらず、キャリアの移動度が１０ｃｍ2／Ｖ・ｓ程度であるため、非晶質Ｓｉと比べて高い移動度を得ることが可能となる。
【０００８】
一方で、酸化物半導体は古くからガスセンサーにも用いられているように、酸素の吸着脱離による特性の変化が顕著である。そのため、酸化物半導体をＴＦＴのチャネル層として用いた場合には、酸化物半導体層が外気に触れることにより、トランジスタの特性（伝達特性）が変化してしまうという難点がある。
【０００９】
そこで、上記のような特性変化を抑制するために、様々な保護膜が利用されている。保護膜としては、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて成膜されたＳｉＯ2やＳｉＮ等の高性能保護膜等が挙げられる。
【００１０】
しかしながら、これらの保護膜の形成時には、ドナーとして水素が酸化物半導体層中に混入したり、酸素の脱離が生じることがあり、これによってトランジスタ特性が変動し易い。そのため、保護膜形成後には、特性回復のために、酸素雰囲気中でのアニール工程が必須となっている。
【００１１】
また、水素の混入や酸素の脱離が生じない場合であっても、プロセス中の熱に起因して酸化物半導体層中のキャリア濃度が増加し、これにより閾値電圧が負（−（マイナス））側にシフトしてしまうことがある。このような場合には、例えば酸素雰囲気中でのアニールを長時間に渡って行うことにより、閾値電圧を正（＋（プラス））側へ戻す必要がある。あるいは、上記のような負側へのシフト量を見込んで、酸化物半導体層自体の膜厚を薄くすることにより、閾値電圧を正側に制御することができるが、この場合、膜厚を非常に薄く成膜しなければならず、プロセス再現性を確保しづらくなる。
【００１２】
このように、酸化物半導体をチャネル層として用いたＴＦＴでは、保護膜形成プロセスやアニールによる酸化物半導体自身のキャリア濃度の増加によって、閾値電圧の制御が困難となっている。従って、閾値電圧を簡便に制御することが可能な薄膜トランジスタの実現が望まれている。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、閾値電圧を簡便に制御することが可能な薄膜トランジスタおよびその製造方法、ならびにそのような薄膜トランジスタを用いた表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の薄膜トランジスタは、ゲート電極と、一対のソース・ドレイン電極と、ゲート電極と一対のソース・ドレイン電極との間に設けられると共にチャネルを形成する第１の酸化物半導体層と、第１の酸化物半導体層の一対のソース・ドレイン電極側に設けられると共に、第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層とを備えたものである。
【００１５】
本発明の薄膜トランジスタの製造方法は、チャネルを形成する第１の酸化物半導体層を形成する工程と、第１の酸化物半導体層上に、第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層を形成する工程とを含むものである。
【００１６】
本発明の薄膜トランジスタおよび薄膜トランジスタの製造方法では、チャネルを形成する第１の酸化物半導体層上（ソース・ドレイン電極側）に、その第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層を設ける。これにより、第１の酸化物半導体層において、キャリアの蓄積が抑制され、閾値電圧の制御につながる。
【００１７】
本発明の表示装置は、表示素子と、この表示素子を駆動するための上記本発明の薄膜トランジスタとを備えたものである。
【００１８】
本発明の電子機器は、上記本発明の表示装置を備えたものである。
【発明の効果】
【００１９】
本発明の薄膜トランジスタおよび薄膜トランジスタの製造方法によれば、チャネルを形成する第１の酸化物半導体層上（ソース・ドレイン電極側）に、その第１の酸化物半導体層とは異なる極性を有する第２の酸化物半導体層を設ける。これにより、第１の酸化物半導体層中のキャリア濃度を低減して、閾値電圧を正（＋）の値に維持することができる。つまり、閾値電圧を負側から正側へシフトさせるための他の処理、例えば長時間のアニールや、酸化物半導体層の薄膜化等を、別途行う必要がなくなる。即ち、閾値電圧を簡便に制御可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態に係るＴＦＴの構成を表す断面図である。
【図２】図１に示したＴＦＴの製造方法を工程順に表す断面図である。
【図３】図３に続く工程を表す断面図である。
【図４】比較例に係るＴＦＴの構成を表す断面図である。
【図５】図４に示した酸化物半導体層付近のエネルギーバンド構造を表す図である。
【図６】図１に示した酸化物半導体層付近のエネルギーバンド構造を表す図である。
【図７】本発明の第２の実施の形態に係るＴＦＴの構成を表す断面図である。
【図８】図７に示したＴＦＴの製造方法を工程順に表す断面図である。
【図９】図８に続く工程を表す断面図である。
【図１０】本発明の第３の実施の形態に係るＴＦＴの構成を表す断面図である。
【図１１】図１０に示したＴＦＴの製造方法を工程順に表す断面図である。
【図１２】変形例に係るＴＦＴの構成を表す断面図である。
【図１３】各実施の形態および変形例に係るＴＦＴを備えた表示装置の構成例を表すブロック図である。
【図１４】図１３に示した画素の詳細構成例を表す回路図である。
【図１５】図１３に示した表示装置を含むモジュールの概略構成を表す平面図である。
【図１６】図１３に示した表示装置の適用例１の外観を表す斜視図である。
【図１７】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１８】適用例３の外観を表す斜視図である。
【図１９】適用例４の外観を表す斜視図である。
【図２０】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（ｐ型酸化物半導体層を酸化処理により形成した例）
２．第２の実施の形態（ｐ型酸化物半導体層をパターニング形成した例）
３．第３の実施の形態（ｐ型酸化物半導体層を不純物導入処理により形成した例）
４．変形例（トップゲート型のＴＦＴの例）
５．適用例（表示装置および電子機器への適用例）
【００２２】
＜第１の実施の形態＞
［ＴＦＴ１の構成］
図１は、本発明の第１の実施の形態に係る薄膜トランジスタ（ＴＦＴ１）の断面構成を表したものである。このＴＦＴ１は、いわゆるボトムゲート型（逆スタガー構造）のＴＦＴであり、基板１１上に、絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４およびｎ型酸化物半導体層１５をこの順に備えている。ｎ型酸化物半導体層１５（第１の酸化物半導体層）上には、ｐ型酸化物半導体層１６Ａ（第２の酸化物半導体層）および金属層１６を間にしてソース・ドレイン電極１７Ａ，１７Ｂが設けられている。本実施の形態では、ｎ型酸化物半導体層１５がチャネル層として機能し、このｎ型酸化物半導体層１５上の所定の領域には、ｐ型酸化物半導体層１６Ａが形成されている。即ち、ＴＦＴ１は、チャネル層となるｎ型酸化物半導体層１５と、その逆極性を示すｐ型酸化物半導体層１６Ａとが積層されてｐｎ接合をなす２層構造を有している。
【００２３】
基板１１は、例えばシリコン基板であるが、その他、合成石英、ガラス、金属、樹脂または樹脂フィルムなどの材料からなるものでもよい。絶縁膜１２は、例えばシリコン（Ｓｉ）を含む絶縁膜材料により構成されている。
【００２４】
ゲート電極１３は、ＴＦＴ１に印加されるゲート電圧によって、ｎ型酸化物半導体層１５中のチャネル部分のキャリア密度（ここでは、電子密度）を制御するための電極である。このゲート電極１３は、例えばモリブデン（Ｍｏ）、アルミニウム（Ａｌ）およびアルミニウム合金の単層膜もしくは多層膜である。尚、アルミニウム合金としては、例えばアルミニウム−ネオジム合金が挙げられる。
【００２５】
ゲート絶縁膜１４は、例えば上記絶縁膜１２と同様、シリコンを含む絶縁膜材料により構成されている。このゲート絶縁膜１４は、例えばゲート電極１３上を含む基板１１上の全体に渡って形成されている。
【００２６】
ｎ型酸化物半導体層１５は、例えばＭＯ（Ｍは、Ａｌ，Ｇａ，Ｉｎ，Ｚｎ，Ｓｎ，Ｔｉのうちの少なくとも１種）を主成分として含んでいる。このような酸化物半導体は、キャリア移動度が非晶質Ｓｉに比べて高く、例えば非晶質のＩｎＧａＺｎＯ4は、非晶質相であるにも関わらず、キャリア移動度が１０ｃｍ2／Ｖ・ｓ程度と高い値となっている。このｎ型酸化物半導体層１５の厚みは、例えば１０〜１００ｎｍであり、キャリア濃度は例えば１０14〜１０16ｃｍ-3の範囲で保持されている。本実施の形態では、このｎ型酸化物半導体層１５がチャネル層として機能し、キャリアとして電子が用いられるようになっている。
【００２７】
ｐ型酸化物半導体層１６Ａは、例えばＭＯ（Ｍは、Ｎｉ，Ｍｎ，Ｃｕ，Ｃｏのうちの少なくとも一種）を主成分として含んでいる。本実施の形態では、このｐ型酸化物半導体層１６Ａは、ｎ型酸化物半導体層１５上の一部の領域に設けられるが、これは金属層１６の一部に酸化処理を施すことにより形成されるものである。即ち、金属層１６は、ｐ型酸化物半導体層１６Ａの母材となる金属（酸化前の金属）により構成され、ｐ型酸化物半導体層１６Ａと面内方向に連続して形成されている。具体的には、ｐ型酸化物半導体層１６Ａは、ソース・ドレイン電極１７Ａ，１７Ｂ間の分離溝１７Ｃに対向する領域に形成され、その他の領域は金属層１６となっている。
【００２８】
ｐ型酸化物半導体層１６Ａの厚みは、例えば１０〜１００ｎｍである。また、ｐ型酸化物半導体層１６Ａのキャリア濃度は、例えば１０14〜１０16ｃｍ-3の範囲で保持されている。これらの構成材料および膜厚は、ｎ型酸化物半導体層１５の構成材料や膜厚、キャリア濃度との組み合わせに応じて、適切に設定されている。但し、詳細は後述するが、エネルギー準位における価電子帯上端位置が、ｎ型酸化物半導体層１５よりもｐ型酸化物半導体層１６Ａにおいて高くなるように設定されることが望ましい。
【００２９】
ソース・ドレイン電極１７Ａ，１７Ｂはそれぞれ、例えばモリブデン，アルミニウム，チタン等の金属あるいはそれらの多層膜からなり、ゲート電極１３上にゲート絶縁膜を介して配置されている。これらのソース・ドレイン電極１７Ａ，１７Ｂは、ゲート電極１３に対向する領域において分離溝１７Ｃによって互いに分離され、その一方がソース、他方がドレインとして機能するものである。
【００３０】
このようなソース・ドレイン電極１７Ａ，１７Ｂ上には、例えば絶縁膜１２と同一材料からなる保護膜１８が形成されている。保護膜１８には、ソース・ドレイン電極１７Ａ，１７Ｂのそれぞれに対応して貫通電極（コンタクト部）１８Ａ，１８Ｂが設けられている。この貫通電極１８Ａ，１８Ｂにより、配線１９Ａ，１９Ｂがソース・ドレイン電極１７Ａ，１７Ｂに電気的に接続されている。
【００３１】
［ＴＦＴ１の製造方法］
図２および図３は、ＴＦＴ１を製造する工程の一例を断面図で表したものである。ＴＦＴ１は、例えば次のようにして製造することができる。
【００３２】
まず、図２（Ａ）に示したように、ガラス等よりなる基板１１上に、例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法によりＳｉＯx（シリコン酸化物）層を成膜し、絶縁膜１２を形成する。続いて、例えばスパッタ法により、例えばモリブデン（Ｍｏ）層を成膜した後、フォトリソグラフィおよびドライエッチングにより、ゲート電極１３を形成する。次いで、基板１１の全面に、例えばプラズマＣＶＤ法によりゲート絶縁膜１４を形成する。そののち、真空中において例えば、前述した材料からなる酸化物半導体のターゲットを用いたスパッタ法（例えば、ＤＣ／ＲＦスパッタ法）や、Pulsed Laser Deposition法により、ｎ型酸化物半導体層１５を成膜する。
【００３３】
続いて、図２（Ｂ）に示したように、真空中において、例えばスパッタ法（ＤＣ／ＲＦスパッタ法等）やPulsed Laser Deposition法等により、ｎ型物酸化物半導体層１５上に、前述の材料よりなる金属層１６を成膜する。このとき、上記ｎ型酸化物半導体層１５および金属層１６を成膜する一連の工程を、大気に暴露されないように一貫して真空中で行うことが望ましい。
【００３４】
次いで、図２（Ｃ）に示したように、例えばスパッタ法を用いてＭｏ層を１００ｎｍ程度成膜したのち、例えば酸素添加のＣｌ2ＣＦ4ガスによるドライエッチングを行い、ゲート電極１３に対向する領域に分離溝１７Ｃを設ける。これにより、ソース・ドレイン電極１７Ａ，１７Ｂを形成する。
【００３５】
続いて、図３（Ａ）に示したように、形成したソース・ドレイン電極１７Ａ，１７Ｂをマスクとして、例えば熱酸化、プラズマ酸化等の酸化処理を施す。これにより、金属層１６のうち、ソース・ドレイン電極１７Ａ，１７Ｂ間の分離溝１７Ｃに対向する領域が酸化され、ｐ型酸化物半導体層１６Ａが形成される。一方、ソース・ドレイン電極１７Ａ，１７Ｂによって遮蔽される領域では、金属層１６は酸化されずそのまま残存する（図３（Ｂ））。
【００３６】
次いで、図３（Ｃ）に示したように、全面に例えばＣＶＤ法によりＳｉＮ（シリコン窒化物）膜を成膜し、保護膜１８を形成する。続いて、例えば酸素添加のＣ2ＨＦ5ガスを用いたドライエッチングにより、この保護膜１９の一部を選択的に除去し、貫通孔１８０Ａ，１８０Ｂを形成する。これらの貫通孔１８０Ａ，１８０Ｂに、例えばスパッタ法を用いて、貫通電極１８Ａ，１８Ｂを埋め込み、この後、配線１９Ａ，１９Ｂを形成する。以上により、図１に示したボトムゲート型のＴＦＴ１が完成する。
【００３７】
［ＴＦＴ１の作用・効果］
ＴＦＴ１では、ゲート電極１３に所定の閾値電圧以上の電圧（ゲート電圧）が印加されると、ｎ型酸化物半導体層１５内にチャネルが形成される。これにより、ソース・ドレイン電極１７Ａ，１７Ｂ間に電流（ドレイン電流）が流れ、トランジスタとして機能する。
【００３８】
ここで、チャネルとなる酸化物半導体層付近におけるエネルギーバンド構造について、比較例を挙げて説明する。図４は、比較例に係るＴＦＴ１００の断面構造を表すものであり、図５（Ａ），（Ｂ）は、酸化物半導体層１０５付近（ゲート電極１０３、ゲート絶縁膜１０４、酸化物半導体層１０５およびソース・ドレイン電極１０７Ａ，１０７Ｂ）でのエネルギーバンド構造を表したものである。図５（Ａ），（Ｂ）において、「ＥF」はフェルミエネルギーを示している。また、「Ｅｖ０」，「Ｅｖ１」はそれぞれ、ゲート絶縁膜１０４、酸化物半導体層１０５における価電子帯上端準位を示し、「Ｅｃ０」，「Ｅｃ１」はそれぞれ、ゲート絶縁膜１０４、酸化物半導体層１０５における伝導帯下端準位を示している。
【００３９】
ＴＦＴ１００は、ボトムゲート型のＴＦＴであり、基板１０１上に、絶縁膜１０２、ゲート電極１０３、ゲート絶縁膜１０４および酸化物半導体層１０５をこの順に備えている。酸化物半導体層１０５上には、ソース・ドレイン電極１０７Ａ，１０７Ｂが設けられ、これらソース・ドレイン電極１０７Ａ，１０７Ｂ上には保護膜１０８が形成されている。ソース・ドレイン電極１０７Ａ，１０７Ｂは、保護膜１０８に埋設された貫通電極１０８Ａ，１０８Ｂを介して配線１０９Ａ，１０９Ｂと接続されている。
【００４０】
このようなＴＦＴ１００の製造プロセスでは、酸化物半導体層１０５を成膜した後、ソース・ドレイン電極１０７Ａ，１０７Ｂの形成工程を経て、保護膜１０８を形成する。また、後述の理由から、保護膜１０８の形成後に、酸素雰囲気においてアニールを施す。尚、酸化物半導体層１０５の成膜後、ソース・ドレイン電極１０７Ａ，１０７Ｂを形成する前に、図示しないエッチストップ層（チャネル保護膜）を形成する場合もあり、このような場合も成膜後にアニールが施される。
【００４１】
比較例では、保護膜１０８やエッチストップ層の形成プロセスにおいて、ドナーとして水素が酸化物半導体層中に混入し、これによりトランジスタ特性が変化し易い。これは、酸化物半導体層１０５表面（ソース・ドレイン電極側の面）への水素の混入や、表面からの酸素の脱離等により、図５（Ａ）のＢに示したように、酸化物半導体層１０５の表面側にキャリアが蓄積してしまうためと考えられる。そのため、保護膜１０８やエッチストップ層の形成後には、特性回復のために、酸素雰囲気中でのアニール工程が必須となっている。
【００４２】
また、水素や酸素の出入りがない場合であっても、プロセス中の熱等に起因して酸化物半導体層１０５自身のキャリア濃度が増加し、図５（Ｂ）のＢに示したように、ゲート絶縁膜１０４側にキャリアが蓄積し、閾値電圧が負側にシフトしてしまうことがある。このような場合には、閾値電圧を正側へ戻すために、例えば酸素雰囲気中でのアニールを長時間に渡って行う必要がある。あるいは、酸化物半導体層１０５自体の膜厚を薄くすれば、閾値電圧は正側にシフトし易くなるが、この場合、特に酸化物半導体層１０５のもともとのキャリア濃度が高いと、膜厚を非常に薄くしなければならず、プロセス再現性を確保しづらい。
【００４３】
これに対し、本実施の形態では、チャネル層となるｎ型酸化物半導体層１５のソース・ドレイン電極１７Ａ，１７Ｂ側に、逆極性を示すｐ型酸化物半導体層１６Ａが積層されており、即ちｐｎ接合が形成されている。ここで、図６に、酸化物半導体層１５付近（ゲート電極１３、ゲート絶縁膜１４、ｎ型酸化物半導体層１５、ｐ型酸化物半導体層１６Ａおよびソース・ドレイン電極１７Ａ，１７Ｂ）でのエネルギーバンド構造を示す。図６において、「ＥF」はフェルミエネルギーを示している。また、ゲート絶縁膜１４、ｎ型酸化物半導体層１５およびｐ型酸化物半導体層１６Ａにおける価電子帯上端準位を、「Ｅｖ０」，「Ｅｖ１」，「Ｅｖ２」と示し、伝導帯下端準位を、「Ｅｃ０」，「Ｅｃ１」，「Ｅｃ２」と示している。
【００４４】
ｎ型酸化物半導体層１５上にｐ型酸化物半導体層１６Ａが設けられていることにより、ｎ型酸化物半導体層１５のエネルギーバンドが、図６に示したような形状となり、蓄積キャリアを持ちにくい構造となる。よって、閾値電圧が正の値に維持される。即ち、閾値電圧を負側から正側へシフトさせるために、長時間のアニールを施したり、ｎ型酸化物半導体層１５を薄膜化する、といった処理が不要となる。
【００４５】
また、ｎ型酸化物半導体層１５におけるプロセス耐性（プロセス中における水素の混入や酸素の脱離を防止する性能）が向上する。このため、ｐ型酸化物半導体層１６Ａ上に、前述のＰＥＣＶＤ法等を用いて保護膜１８を形成した場合であっても、プロセス中のＴＦＴ特性への影響を回避することができる。また、ｐ型酸化物半導体層１６Ａに適切な材料および膜厚を選択することにより、ｎ型酸化物半導体層１５により高いプロセス耐性を付与することができる。即ち、従来保護膜形成後に行われていたような、特性回復のためのアニール工程が不要となる。
【００４６】
尚、図６に示したように、ｐ型酸化物半導体層１６Ａにおける価電子帯上端準位Ｅｖ２が、ｎ型酸化物半導体層１５における価電子帯上端準位Ｅｖ１よりもエネルギー的に低くなっている（Ｅｖ２＜Ｅｖ１）ことが望ましい。これにより、ｎ型酸化物半導体層１５とｐ型酸化物半導体層１６Ａとのｐｎ界面付近における正孔の蓄積が抑制される。キャリアとして電子を用いる場合には、そのｐｎ界面付近では電子を走行させることになるため、ｐｎ界面付近に正孔が蓄積されることは望ましくないからである。一方、伝導帯側のエネルギーバンド構造は特に限定されない。ここでは、ｐ型酸化物半導体層１６Ａにおける伝導帯下端準位Ｅｃ２が、ｎ型酸化物半導体層１５における伝導帯下端準位Ｅｃ１よりもエネルギー的に高くなっている（Ｅｃ２＞Ｅｃ１）。
【００４７】
以上のように本実施の形態では、チャネル層となるｎ型酸化物半導体層１５上に、その逆極性を示すｐ型酸化物半導体層１６Ａを設け、即ちｐｎ接合を形成することにより、ｎ型酸化物半導体層１５中のキャリア濃度を低減して閾値電圧を正の値に維持することができる。つまり、閾値電圧を負側から正側へシフトさせるための他の処理、例えば長時間のアニールや、ｎ型酸化物半導体層１５の薄膜化等を、別途行う必要がなくなる。また、ｎ型酸化物半導体層１５のプロセス耐性が向上するため、保護膜１８を形成する場合にも、特性回復のためのアニール工程が不要となる。即ち、閾値電圧を簡便に制御可能となる。
【００４８】
＜第２の実施の形態＞
［ＴＦＴ２の構成］
図７は、本発明の第２の実施の形態に係る薄膜トランジスタ（ＴＦＴ１）の断面構成を表したものである。尚、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。ＴＦＴ２は、上記第１の実施の形態のＴＦＴ１と同様、ボトムゲート型のＴＦＴであり、基板１１上に、絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４およびｎ型酸化物半導体層１５をこの順に備えている。また、ｎ型酸化物半導体層１５上にはｐ型酸化物半導体層１６Ｂが形成されており、ｐｎ接合をなす２層構造を有している。
【００４９】
但し、本実施の形態では、上記第１の実施の形態と異なり、ｐ型酸化物半導体層１６Ｂが、ｎ型酸化物半導体層１５上の所定の領域（ソース・ドレイン電極１７Ａ，１７Ｂ間の分離溝１７Ｃに対向する領域）にパターニングにより形成されている。ｐ型酸化物半導体層１６Ｂの材料や膜厚等に関しては、上記第１の実施の形態のｐ型酸化物半導体層１６Ａと同様である。また、このｐ型酸化物半導体層１６Ｂの表面（ソース・ドレイン電極１７Ａ，１７Ｂ側の面）には、絶縁膜１２と同様の材料によりなるチャネル保護膜１９が形成されている。更に、これらのｎ型酸化物半導体層１５、ｐ型酸化物半導体層１６Ｂおよびチャネル保護膜１９を覆うように、ソース・ドレイン電極１７Ａ，１７Ｂが設けられている。
【００５０】
［ＴＦＴ２の製造方法］
図８および図９は、ＴＦＴ１を製造する工程の一例を断面図で表したものである。ＴＦＴ２は、例えば次のようにして製造することができる。
【００５１】
まず、図８（Ａ）に示したように、ガラス等よりなる基板１１上に、上記第１の実施の形態と同様にして、絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４およびｎ型酸化物半導体層１５をこの順に成膜する。この後、ｎ型酸化物半導体層１５上の全面に渡って、真空中において、例えばスパッタ法（ＤＣ／ＲＦスパッタ法等）やPulsed Laser Deposition法等により、ｐ型酸化物半導体層１６Ｂを成膜する。このとき、上記ｎ型酸化物半導体層１５およびｐ型酸化物半導体層１６Ｂを成膜する一連の工程を、大気に暴露されないように一貫して真空中で行うことが望ましい。
【００５２】
続いて、図８（Ｂ）に示したように、成膜したｐ型酸化物半導体層１６Ｂを、例えばフォトリソグラフィにてフォトレジストをパターニングした後、例えば塩素ガスを用いたドライエッチングにより、選択的に除去する。これにより、ｎ型酸化物半導体層１５上のゲート電極１３に対応する領域に、ｐ型酸化物半導体層１６Ｂをパターニング形成する。
【００５３】
次いで、図８（Ｃ）に示したように、例えばＣＶＤ法により、例えばＳｉＯx層を成膜する。続いて、フォトリソグラフィにてフォトレジストをパターニングしたのち、例えば酸素を添加したＣ2ＨＦ5ガスを用いて、このＳｉＯx層をドライエッチングする。これにより、図８（Ｄ）に示したように、チャネル保護膜１９を形成する。
【００５４】
続いて、ｎ型酸化物半導体層１５、ｐ型酸化物半導体層１６Ｂおよびチャネル保護膜１９を覆うように、例えばスパッタ法を用いてＭｏ層を成膜した後、上記第１の実施の形態と同様にして分離溝１７Ｃを設ける。これにより、ソース・ドレイン電極１７Ａ，１７Ｂを形成する（図９（Ａ））。
【００５５】
次いで、図９（Ｂ）に示したように、全面に例えばＣＶＤ法によりＳｉＮ（シリコン窒化物）膜を成膜し、保護膜１８を形成する。続いて、上記第１の実施の形態と同様にして、貫通孔１８０Ａ，１８０Ｂを形成した後、これらの貫通孔１８０Ａ，１８０Ｂに貫通電極１８Ａ，１８Ｂを埋め込み、配線１９Ａ，１９Ｂを形成する。以上により、図７に示したボトムゲート型のＴＦＴ２が完成する。
【００５６】
本実施の形態のＴＦＴ２においても、上記第１の実施の形態のＴＦＴ１と同様、ゲート電極１３に所定の閾値電圧以上の電圧が印加されると、ｎ型酸化物半導体層１５内にチャネルが形成される。これにより、ソース・ドレイン電極１７Ａ，１７Ｂ間に電流が流れ、トランジスタとして機能する。また、ｎ型酸化物半導体層１５上にｐ型酸化物半導体層１６Ｂが設けられ、ｐｎ接合が形成されていることにより、ｎ型酸化物半導体層１５が蓄積キャリアを持ちにくいバンド構造となる。従って、ｎ型酸化物半導体層１５中のキャリア濃度が低減され、閾値電圧が正の値に維持される。よって、上記第１の実施の形態と同等の効果を得ることができる。
【００５７】
＜第３の実施の形態＞
［ＴＦＴ３の構成］
図１０は、本発明の第３の実施の形態に係る薄膜トランジスタ（ＴＦＴ１）の断面構成を表したものである。尚、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。ＴＦＴ３は、上記第１の実施の形態のＴＦＴ１と同様、ボトムゲート型のＴＦＴであり、基板１１上に、絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４およびｎ型酸化物半導体層１５をこの順に備えている。また、ｎ型酸化物半導体層１５とｐ型酸化物半導体層１６Ｃとからなる２層構造を有している。
【００５８】
但し、本実施の形態では、上記第１の実施の形態と異なり、ｐ型酸化物半導体層１６Ｃが、ｎ型酸化物半導体層１５の表面側の一部（ソース・ドレイン電極１７Ａ，１７Ｂ間の分離溝１７Ｃに対向する領域）に埋設されている。具体的には、ｐ型酸化物半導体層１６Ｃは、ｎ型酸化物半導体層１５の表面に不純物やイオン等のアクセプタを導入することによって形成されたものである。ｐ型酸化物半導体層１６Ｃの材料や膜厚等に関しては、上記第１の実施の形態のｐ型酸化物半導体層１６Ａと同様である。
【００５９】
［ＴＦＴ３の製造方法］
図１１および図１２は、ＴＦＴ３を製造する工程の一例を断面図で表したものである。ＴＦＴ３は、例えば次のようにして製造することができる。
【００６０】
まず、図１１（Ａ）に示したように、ガラス等よりなる基板１１上に、上記第１の実施の形態と同様にして、絶縁膜１２、ゲート電極１３、ゲート絶縁膜１４およびｎ型酸化物半導体層１５をこの順に成膜する。
【００６１】
続いて、図１１（Ｂ）に示したように、上記第１の実施の形態と同様にしてソース・ドレイン電極１７Ａ，１７Ｂを形成する。
【００６２】
次いで、図１１（Ｃ）に示したように、形成したソース・ドレイン電極１７Ａ，１７Ｂをマスクとして、不純物拡散等により、アクセプタとなる不純物を導入する。あるいはイオン打ち込みを行うようにしてもよい。尚、このとき、ｎ型酸化物半導体層１５の表面側の一部にのみ不純物を導入するようにする。即ち、ゲート絶縁膜１４側にはｎ型酸化物半導体層１５の薄膜が残るようにする。これにより、ソース・ドレイン電極１７Ａ，１７Ｂ間の分離溝１７Ｃに対向する領域に、ｎ型酸化物半導体層１５とｐ型酸化物半導体層１６Ｃとの２層構造が形成される（図１１（Ｄ））。この後、上記第１の実施の形態と同様にして保護膜１８、配線１９を形成することにより、図１０に示したＴＦＴ３を完成する。
【００６３】
本実施の形態のＴＦＴ３においても、上記第１の実施の形態のＴＦＴ１と同様、ゲート電極１３に所定の閾値電圧以上の電圧が印加されると、ｎ型酸化物半導体層１５内にチャネルが形成される。これにより、ソース・ドレイン電極１７Ａ，１７Ｂ間に電流が流れ、トランジスタとして機能する。また、ｎ型酸化物半導体層１５とｐ型酸化物半導体層１６Ｃとの積層構造によってｐｎ接合が形成されていることにより、ｎ型酸化物半導体層１５が蓄積キャリアを持ちにくいバンド構造となる。従って、ｎ型酸化物半導体層１５中のキャリア濃度が低減され、閾値電圧が正の値に維持される。よって、上記第１の実施の形態と同等の効果を得ることができる。
【００６４】
＜変形例＞
図１２は、本発明の変形例に係る薄膜トランジスタ（ＴＦＴ４）の断面構成を表したものである。このＴＦＴ４は、いわゆるトップゲート型（スタガー構造）のＴＦＴであり、基板１１上に、絶縁膜１２、ソース・ドレイン電極１７Ａ，１７Ｂ、ｎ型酸化物半導体層１５、ゲート絶縁膜１４およびゲート電極１３をこの順に備えたものである。また、ｎ型酸化物半導体層１５のソース・ドレイン電極１７Ａ，１７Ｂの側には、ｐ型酸化物半導体層１６Ｄが形成されており、ｐｎ接合をなす２層構造を有している。尚、この２層構造は、ソース・ドレイン電極１７Ａ，１７Ｂ間にｐ型酸化物半導体層１６Ｄを形成した後、これらのソース・ドレイン電極１７Ａ，１７Ｂおよびｐ型酸化物半導体層１６Ｄを覆うように酸化物半導体層１５を成膜することにより形成できる。
【００６５】
このように、本発明は、ボトムゲート型のＴＦＴには限られず、トップゲート型のＴＦＴにも適用可能であり、本変形例においても、上記実施の形態等と同等の効果を得ることができる。
【００６６】
＜適用例＞
次に、上記第１〜第３の実施の形態および変形例に係る薄膜トランジスタ（ＴＦＴ１４）の表示装置および電子機器への適用例について説明する。
【００６７】
［表示装置］
図１３は、有機ＥＬディスプレイとして用いられる表示装置（有機ＥＬ素子を用いた表示装置）の構成例を表すものである。この表示装置は、例えば、ＴＦＴ基板（前述した基板１１）上に、表示素子としての有機ＥＬ素子（有機電界発光素子）を含む複数の画素ＰＸＬＣがマトリクス状に配置されてなる表示領域３０を有している。この表示領域３０の周辺には、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）３１と、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）３２と、電源線駆動回路としての電源スキャナ（ＤＳＣＮ）３３とが設けられている。
【００６８】
表示領域３０において、列方向には複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが配置され、行方向には、複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍおよび電源線ＤＳＬ１〜ＤＳＬｍがそれぞれ配置されている。また、各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、各画素ＰＸＬＣ（赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）に対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは水平セレクタ３１に接続され、この水平セレクタ３１から各信号線ＤＴＬへ映像信号が供給されるようになっている。各走査線ＷＳＬはライトスキャナ３２に接続され、このライトスキャナ３２から各走査線ＷＳＬへ走査信号（選択パルス）が供給されるようになっている。各電源線ＤＳＬは電源スキャナ３３に接続され、この電源スキャナ３３から各電源線ＤＳＬへ電源信号（制御パルス）が供給されるようになっている。
【００６９】
図１４は、画素ＰＸＬＣにおける回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子３Ｄを含む画素回路４０を有している。この画素回路４０は、サンプリング用トランジスタ３Ａおよび駆動用トランジスタ３Ｂと、保持容量素子３Ｃと、有機ＥＬ素子３Ｄとを有するアクティブ型の駆動回路である。これらのトランジスタ３Ａ，３Ｂが、上記実施の形態等の薄膜トランジスタ（ＴＦＴ１〜４）に相当する。
【００７０】
サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタ３Ｂのゲートに接続されている。駆動用トランジスタ３Ｂは、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子３Ｄのアノードに接続されている。また、この有機ＥＬ素子３Ｄのカソードは、接地配線３Ｈに接続されている。なお、この接地配線３Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子３Ｃは、駆動用トランジスタ３Ｂのソースとゲートとの間に配置されている。
【００７１】
サンプリング用トランジスタ３Ａは、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子３Ｃに保持するものである。駆動用トランジスタ３Ｂは、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子３Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子３Ｄへ供給するものである。有機ＥＬ素子３Ｄは、この駆動用トランジスタ３Ｂから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。
【００７２】
この表示装置では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタ３Ａが導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子３Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタ３Ｂへ電流が供給され、保持容量素子３Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子３Ｄ（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子３Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。
【００７３】
［電子機器］
以下、上記表示装置の電子機器への適用例について説明する。上記表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【００７４】
（モジュール）
上記表示装置は、例えば図１５に示したようなモジュールとして、後述の適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板５０から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００７５】
（適用例１）
図１６は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置に相当する。
【００７６】
（適用例２）
図１７は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置に相当する。
【００７７】
（適用例３）
図１８は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置に相当する。
【００７８】
（適用例４）
図１９は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記表示装置に相当する。
【００７９】
（適用例５）
図２０は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。
【００８０】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、チャネル層としてｎ型の伝導性を有する酸化物半導体を用いた場合を例に挙げて説明したが、チャネル層にはｐ型の伝導性を有する酸化物半導体を用いてもよい。この場合、ｐ型酸化物半導体層のソース・ドレイン電極側に、その逆極性を示すｎ型酸化物半導体層を設けてｐｎ接合を形成すればよい。これにより、キャリア（正孔）がｐ型酸化物半導体層に蓄積されることを抑制し、キャリア濃度を低減することができる。従って、チャネル層をｎ型とした場合と同等の効果を得ることができる。
【００８１】
また、上記適用例では、本発明の薄膜トランジスタの表示装置への適用例として、有機ＥＬディスプレイを例に挙げたが、これに限らず、他の種類の表示装置（例えば、表示素子として液晶素子を用いた液晶表示装置等）にも適用可能である。
【００８２】
更に、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【符号の説明】
【００８３】
１〜４…ＴＦＴ、１１…基板、１２…絶縁膜、１３…ゲート電極、１４…ゲート絶縁膜、１５…ｎ型酸化物半導体層、１６Ａ〜１６Ｄ…ｐ型酸化物半導体層、１７Ａ，１７Ｂ…ソース・ドレイン電極、１７Ｃ…分離溝、１８…保護膜、１８Ａ，１８Ｂ…貫通電極、１９Ａ，１９Ｂ…配線、１９…チャネル保護膜、ＥF…フェルミエネルギー、Ｅｃ０〜Ｅｃ２…伝導帯下端準位、Ｅｖ０〜Ｅｖ２…価電子帯上端準位、３Ａ…サンプリング用トランジスタ、３Ｂ…駆動用トランジスタ、３Ｃ…保持容量素子、３Ｄ…有機ＥＬ素子、３Ｈ…接地配線、３０…表示領域、３１…水平セレクタ、３２…ライトスキャナ、３３…電源スキャナ、４０…画素回路、ＰＸＬＣ…画素、ＤＴＬ…信号線、ＷＳＬ…走査線、ＤＳＬ…電源線。
【図１】
2011155061.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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