(57)【要約】【課題】少ない回路面積で電源電圧の変動を削減する電圧変動削減回路、半導体装置を提供する。【解決手段】電圧変動削減回路（１０）は、第１トランジスタ（１４）と、第２トランジスタ（１２）とを具備する。第１トランジスタ（１４）は、第１電源電圧（ＧＮＤ）にソースを接続し、第２電源電圧（ＶＤＤ）にドレインとゲートとを接続する。第２トランジスタ（１２）は、第２電源電圧（ＶＤＤ）より高い電圧の第３電源電圧（ＶＤＤＨ）にソースを接続し、第２電源電圧（ＶＤＤ）にドレインとゲートとを接続する。この第１トランジスタ（１４）と第２トランジスタ（１２）とは論理否定回路を形成し、その倫理閾値電圧（Ｖｔｈ）は第２電源電圧（ＶＤＤ）より低く設定される。第２電源電圧（ＶＤＤ）が低下したときに、第３電源電圧（ＶＤＤＨ）から第２電源電圧に電流が供給される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電源電圧にソースを接続し、第２電源電圧にドレインとゲートとを接続する第１トランジスタと、
前記第２電源電圧より高い電圧の第３電源電圧にソースを接続し、前記第２電源電圧にドレインとゲートとを接続する第２トランジスタと
を具備する
電圧変動削減回路。
【請求項２】
前記第１トランジスタと前記第２トランジスタとは論理否定回路を形成し、前記論理否定回路の倫理閾値電圧が前記第２電源電圧より低く設定され、
前記第２電源電圧が低下したときに前記第３電源電圧から前記第２電源電圧に電流を供給する
請求項１に記載の電圧変動削減回路。
【請求項３】
前記第１トランジスタのソースと前記第１電源電圧との間に挿入され、ゲートが前記第２電源電圧に接続される前記第２トランジスタと同型の第３トランジスタをさらに具備する
請求項１または請求項２に記載の電圧変動削減回路。
【請求項４】
前記第２トランジスタのソースと前記第３電源電圧との間に挿入され、動作制御信号がゲートに印加される前記第１トランジスタと同型の第４トランジスタをさらに具備する
請求項３に記載の電圧変動削減回路。
【請求項５】
請求項１から請求項４のいずれかに記載の電圧変動削減回路と、
前記電圧変動削減回路の前記第１トランジスタおよび前記第２トランジスタのドレインとゲートとが接続される前記第２電源電圧と、前記第１電源電圧との供給を受けて動作する負荷回路と
を具備する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の変動を削減する電圧変動削減回路および半導体装置に関する。
【背景技術】
【０００２】
近年のＬＳＩ（集積回路）は回路動作の高速化及び低電源電圧化が要求されている。これに伴い、電源ノイズマージンが減少してきているため、電源ノイズを削減するための方法が種々提案されている。電源ノイズ削減回路が、動的に電源ノイズを削減する手法として提案されている。ＬＳＩの高速動作に伴い、電源ノイズの周波数も増加している。そこで、電源ノイズ削減回路は高い時間応答性が必要とされる。
【０００３】
特開２００４−２１２３８７号公報には、チップ上のＶＬＳＩ回路のための階層電源ノイズ監視システムに関する技術が開示されている。このシステムは、オンチップに製造され、チップ上のノイズを測定し、チップ中のマクロおよびコアの内部に効果的に分散された複数のノイズ・アナライザ・ユニット（ＮＡＵ）を備える。それぞれのＮＡＵは、チップ上の信号線または電源電圧線または接地電圧のノイズ特性を測定し、より高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットもしくは外部テスタによって制御される。それぞれのＮＡＵは、基準電圧源と、ノイズ監視デバイスと、ノイズデータラッチとを有する。電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は、ノイズ監視デバイスによって監視されて基準電圧と比較される。基準電圧は、第１の制御信号によって制御される。出力データは、第２の制御信号の受信と同時にラッチされる。
【０００４】
ＮＡＵは、図１に示されるように、Ｖｒｅｆジェネレータ９１において生成される基準電圧Ｖｒｅｆを基準として、ノイズ監視デバイス９２において電源ノイズを測定し、その結果をノイズデータラッチ９３へ出力する。つまり、このシステムは、チップ内の電源ノイズを観測するシステムであり、電源ノイズを観測するために、調整電圧源が必要となっている。
【０００５】
このシステムでは、電源ノイズを観測することはできるものの、電源ノイズを削減することはできない。すなわち、電源ノイズを観測する目的のシステムであるため、電源ノイズを削減する回路構成になっていない。
【０００６】
また、「高圧電源線を用いたオンチップ電源線ノイズキャンセラとその設計」（中村安見・高宮  真・桜井貴康、電子情報通信学会／集積回路研究会  信学技報  Ｖｏｌ．１０７  Ｎｏ．４２５）には、オンチップ電源線ノイズキャンセラが開示されている。このオンチップ電源線ノイズキャンセラは、図２に示されるように、電源電圧として電圧ＶＤＤ、ＶＤＤＨ、ＧＮＤの３種を有する。電圧ＶＤＤと電圧ＶＤＤＨとの間に形成されている電源スイッチ９７が動作すると、電圧ＶＤＤＨから電圧ＶＤＤに対して電流供給が行われ、回路９６に供給される電圧ＶＤＤの変動が抑制される。このとき、電圧ＶＤＤＨと電圧ＶＤＤとの間にある電源スイッチ９７の動作は、レベルシフト回路９８により制御されている。
【０００７】
したがって、電源スイッチ９７が動作した時に、高い電圧側（ＶＤＤＨ）から低い電圧側（ＶＤＤ）へ電流を供給するものの、電圧変動の測定や測定結果による回路の自己制御などを行うものではない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２１２３８７号公報
【非特許文献】
【０００９】
【非特許文献１】「高圧電源線を用いたオンチップ電源線ノイズキャンセラとその設計」、中村安見・高宮  真・桜井貴康、電子情報通信学会／集積回路研究会  信学技報  Ｖｏｌ．１０７  Ｎｏ．４２５
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、少ない回路面積で電源電圧の変動を削減する電圧変動削減回路、半導体装置を提供する。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の観点では、電圧変動削減回路（１０）は、第１トランジスタ（１４）と、第２トランジスタ（１２）とを具備する。第１トランジスタ（１４）は、第１電源電圧（ＧＮＤ）にソースを接続し、第２電源電圧（ＶＤＤ）にドレインとゲートとを接続する。第２トランジスタ（１２）は、第２電源電圧（ＶＤＤ）より高い電圧の第３電源電圧（ＶＤＤＨ）にソースを接続し、第２電源電圧（ＶＤＤ）にドレインとゲートとを接続する。この第１トランジスタ（１４）と第２トランジスタ（１２）とは論理否定回路を形成し、その倫理閾値電圧（Ｖｔｈ）は第２電源電圧（ＶＤＤ）より低く設定される。第２電源電圧（ＶＤＤ）が低下したときに、第３電源電圧（ＶＤＤＨ）から第２電源電圧に電流が供給される。
【００１３】
本発明の他の観点では、半導体装置は、上記の電圧変動削減回路（１０）と、負荷回路（３０）とを具備する。負荷回路（３０）は、電圧変動削減回路（１０）の第１トランジスタ（１４）および第２トランジスタ（１２）のドレインとゲートとが接続される２電源電圧（ＶＤＤ）と、第１電源電圧（ＧＮＤ）との供給を受けて動作する
【発明の効果】
【００１４】
本発明によれば、少ない回路面積で電源電圧の変動を削減する電圧変動削減回路、半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】階層電源ノイズ監視システムの構成を示す図である。
【図２】オンチップ電源線ノイズキャンセラの構成を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図４】本発明の第１の実施の形態に係る電圧変動削減回路の構成を示す図である。
【図５】本発明の第２の実施の形態に係る電圧変動削減回路の構成を示す図である。
【図６】本発明の第３の実施の形態に係る電圧変動削減回路の構成を示す図である。
【発明を実施するための形態】
【００１６】
図３を参照して第１の実施の形態が説明される。第１の実施の形態に係る半導体装置は、図３に示されるように、電源電圧ＶＤＤより高い電源電圧ＶＤＤＨと電圧ＧＮＤとを電源とする電圧変動削減回路（インバータ回路）１０を備える。電圧変動削減回路１０は、入力と出力とを電圧ＶＤＤに接続されている。電圧変動削減回路１０の入力が電圧ＶＤＤに接続される位置は、電源電圧ＶＤＤの監視位置であり、電圧変動削減回路１０の出力が電圧ＶＤＤに接続される位置は、電圧ＶＤＤの低下を防止するために、電源電圧ＶＤＤ側に電流を供給する位置である。電圧変動削減回路１０の入力が電圧ＶＤＤに接続される位置と、電圧変動削減回路１０の出力が電圧ＶＤＤに接続される位置とは、接近していてもよいし、離れていてもよい。
【００１７】
電圧変動回路（インバータ回路）の閾値電圧Ｖｔｈは、電圧ＶＤＤより低い電源電圧ＶＤＤ付近に設定される。したがって、電源電圧ＶＤＤの電圧値が電圧変動削減回路１０の閾値電圧Ｖｔｈよりも低くなった場合に、高い電源電圧ＶＤＤＨから低い電源電圧ＶＤＤへ電流供給が行われ、電源電圧ＶＤＤに発生する電圧降下を抑制する。電圧降下が少ない場合、すなわち電源電圧ＶＤＤが閾値電圧Ｖｔｈより高い場合には、電圧降下の抑制は行われない。
【００１８】
電圧変動削減回路１０は、図４に示されるように、電源電圧ＶＤＤＨ・電源電圧ＧＮＤ間に直列に接続されるＰチャネルＭＯＳトランジスタ１２と、ＮチャネルＭＯＳトランジスタ１４とを備える。ＰチャネルＭＯＳトランジスタ１２のソースは高電源電圧ＶＤＤＨに接続される。ＰチャネルＭＯＳトランジスタ１２、ＮチャネルＭＯＳトランジスタ１４のドレイン同士が接続され、出力として低電源電圧ＶＤＤに接続される。ＮチャネルＭＯＳトランジスタ１４のソースは、電圧ＧＮＤに接続される。ＰチャネルＭＯＳトランジスタ１２、ＮチャネルＭＯＳトランジスタ１４のゲートは共通に低電源電圧ＶＤＤに接続される。
【００１９】
電圧変動削減回路１０は、閾値電圧Ｖｔｈを判定基準として電圧ＶＤＤの電圧低下を抑制する。すなわち、入力される電圧ＶＤＤが閾値電圧Ｖｔｈより低い場合、ＰチャネルＭＯＳトランジスタ１２はオン抵抗を小さくし、ＮチャネルＭＯＳトランジスタ１４はオン抵抗を大きくする。電圧変動削減回路１０は、電圧ＶＤＤＨからＰチャネルＭＯＳトランジスタ１２を介して電圧ＶＤＤへの電流供給を多くする。したがって、電圧ＶＤＤの電圧の低下は抑制される。また、電圧ＶＤＤが閾値電圧Ｖｔｈより高い場合、ＰチャネルＭＯＳトランジスタ１２はオン抵抗を大きく、ＮチャネルＭＯＳトランジスタはオン抵抗を小さくする。電圧変動削減回路１０は、電圧ＶＤＤからＮチャネルＭＯＳトランジスタ１４を介して電圧ＧＮＤへ電流を流して電圧ＶＤＤが高くなることを抑制する。このように、電圧変動削減回路１０は、電圧ＶＤＤを安定化する。
【００２０】
閾値電圧Ｖｔｈは、基板バイアス電圧を調整して所定の値に設定することができる。したがって、基板バイアス電圧を調整するバックバイアス（ｂａｃｋ  ｂｉａｓ）制御回路によって閾値電圧Ｖｔｈを制御し、基準電圧を変更することも可能である。
【００２１】
ここでは、負荷回路は、ＰＬＬ回路やクロックバッファ回路等の局所的に安定化された電源を必要とする回路である。負荷回路３０で消費される電流の変動に伴って電源電圧ＶＤＤが局所的に一時的な変動（電圧低下）が起きる。インバータ回路型の電圧変動削減回路１０は、電圧ＶＤＤが閾値電圧Ｖｔｈよりも低くなると、電圧ＶＤＤＨから電圧ＶＤＤに向けて電流を流し、電圧低下を抑制する。すなわち、電圧変動削減回路１０は、電圧変動の測定と電源雑音の削減とを行うことが可能である。これによって、スパイク状の急峻な電圧変動に対しても削減を行うことが可能である。変動の判定基準となる閾値電圧Ｖｔｈは、バックバイアスを変えて調整することが可能である。
【００２２】
ＬＳＩ内部の多くの回路は、クロックに同期して動作している。そのクロックは、高速動作のために非常に高い周波数となっている。したがって、消費電流は、クロックに同期するように変動し、それに伴って電源電圧も変動する。電圧変動削減回路１０は、局所的にその電圧変動を抑制する。電圧変動をできるだけ抑制したい回路の電源供給線付近に電圧変動削減回路１０を適宜配置することにより、消費電流が増加して電源電圧ＶＤＤの電圧が低下したときに電源電圧ＶＤＤＨから電流を供給して電源電圧ＶＤＤの低下を抑制することができる。
【００２３】
次に、図５を参照して、第２の実施の形態を説明する。第２の実施の形態では、電圧変動削減回路１０は、電圧ＶＤＤの低下を抑制しつつ、貫通電流を削減する。
【００２４】
第２の実施の形態に係る電圧変動削減回路１０は、図５に示されるように、電圧ＶＤＤＨ・電圧ＧＮＤ間に直列に接続されるＰチャネルＭＯＳトランジスタ１２、ＮチャネルＭＯＳトランジスタ１４、ＰチャネルＭＯＳトランジスタ１６を備える。第１の実施の形態で説明された電圧変動回路１０のＮチャネルＭＯＳトランジスタ１４のドレインと電圧ＧＮＤとの間にＰチャネルＭＯＳトランジスタ１６が挿入される。ＰチャネルＭＯＳトランジスタ１６のゲートは、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１４のゲートと共通に電圧ＶＤＤに接続される。
【００２５】
したがって、ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１４は、第１の実施の形態で説明されたように動作する。すなわち、電源電圧ＶＤＤが閾値電圧Ｖｔｈより低い場合、ＰチャネルＭＯＳトランジスタ１２はオン抵抗を小さくし、ＮチャネルＭＯＳトランジスタ１４はオン抵抗を大きくする。したがって、電源電圧ＶＤＤＨからＰチャネルＭＯＳトランジスタ１２を介して電圧ＶＤＤへ電流が供給され、電圧ＶＤＤの低下が抑制される。ＰチャネルＭＯＳトランジスタ１６は、ＰチャネルＭＯＳトランジスタ１２と同様にオン抵抗を小さくするが、ＮチャネルＭＯＳトランジスタ１４のオン抵抗が大きく、電圧ＶＤＤから電圧ＧＮＤへＮチャネルＭＯＳトランジスタ１４を流れる電流は少なくなる。
【００２６】
電源電圧ＶＤＤが閾値電圧Ｖｔｈより高い場合、ＰチャネルＭＯＳトランジスタ１２はオン抵抗を大きくし、ＮチャネルＭＯＳトランジスタ１４はオン抵抗を小さくする。ＰチャネルＭＯＳトランジスタ１６のオン抵抗は大きくなるため、ＮチャネルＭＯＳトランジスタ１４を介して電圧ＶＤＤから電圧ＧＮＤへ流れる電流を少なくすることができる。
【００２７】
次に、図６を参照して第３の実施の形態が説明される。第３の実施の形態では、電圧変動削減回路１０の作動が制御される。
【００２８】
第３の実施の形態に係る電圧変動削減回路１０は、第２の実施の形態で説明された電圧変動削減回路１０に、さらにＮチャネルＭＯＳトランジスタ１８が追加される。ＮチャネルＭＯＳトランジスタ１８は、ＰチャネルＭＯＳトランジスタ１２のソースと電源電圧ＶＤＤＨとの間に直列に接続される。したがって、ＮチャネルＭＯＳトランジスタ１８のドレインが電圧ＶＤＤＨに接続され、ソースがＰチャネルＭＯＳトランジスタ１２のソースに接続される。ＮチャネルＭＯＳトランジスタ１８のゲートには、制御信号ＣＴＲＬが印加される。
【００２９】
制御信号ＣＴＲＬに基づいて、ＮチャネルＭＯＳトランジスタ１８がオン状態のとき、ＰチャネルＭＯＳトランジスタ１２、１６、ＮチャネルＭＯＳトランジスタ１４は、第２の実施の形態において説明されたように動作する。すなわち、電圧変動削減回路１０の電圧変動の抑制動作が行われる。制御信号ＣＴＲＬに基づいて、ＮチャネルＭＯＳトランジスタ１８がオフ状態のとき、ＰチャネルＭＯＳトランジスタ１２に対して電流の供給はなくなり、電圧変動削減回路１０の電圧変動の抑制動作は行われない。
【００３０】
このように、制御信号ＣＴＲＬによって制御されるＮチャネルＭＯＳトランジスタ１８を設けることにより、電圧変動削減回路１０の動作時期を必要に応じて制御することが可能になる。したがって、電源の安定化が必要な回路等がスタンバイ状態になって、電圧変動を抑制する必要が無いときには、電圧変動削減回路１０の動作を停止させ、消費電流を削減することができる。
【００３１】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。上記実施の形態は、矛盾のない限り組み合わせて実施の可能である。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３２】
１０  電圧変動削減回路
１２  ＰチャネルＭＯＳトランジスタ
１４  ＮチャネルＭＯＳトランジスタ
１６  ＰチャネルＭＯＳトランジスタ
１８  ＮチャネルＭＯＳトランジスタ
９１  Ｖｒｅｆジェネレータ
９２  ノイズ監視デバイス
９３  ノイズデータラッチ
９６  回路
９７  電源スイッチ
９８  レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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