(57)【要約】【課題】オン電圧の低電圧化と高速動作を両立させた半導体装置を提供する。【解決手段】ゲート絶縁膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域が、厚さ約５０ｎｍの薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域が、厚さ８０〜１００ｎｍの厚膜部３ｂとなっている。薄膜部３ａと厚膜部３ｂとの間は曲率を有して緩やかに変化し、この薄膜部３ａから厚膜部３ｂへと変化する領域を膜厚変化領域１５と呼称する。膜厚変化領域１５は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、そこでの、ゲート絶縁膜３の厚さは薄膜部３ａよりも厚くなっている。【選択図】図１
2011129547.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面上に配設された第１導電型の半導体層と、
前記半導体層の上層部に形成された第２導電型のウエル領域と、
前記ウエル領域の表面内に設けられた第１導電型のソース領域と、
前記ソース領域、前記ウエル領域および前記半導体層上方に、ゲート絶縁膜を間に介して形成されたゲート電極と、を備え、
前記ソース領域の外縁は、前記ウエル領域の外縁よりも内側にあり、前記ソース領域の外縁よりも外側の前記ウエル領域であって前記ゲート電極直下に対応する領域がチャネル部となり、
前記ウエル領域の不純物濃度が、前記半導体層の主面側から増加し、深さ方向において極値を持つ分布を有するとともに、
前記ゲート絶縁膜は、
前記半導体層の上部に相当する第１の領域の厚さが、前記ソース領域の端縁部から前記ウエル領域の外縁にかけての領域の上部に相当する第２の領域の厚さよりも厚く、かつその厚い状態が前記ウエル領域の外縁近傍の前記半導体層および前記ウエル領域の両上部に相当する第３の領域まで及んでいる、半導体装置。
【請求項２】
前記ゲート絶縁膜は、
前記第３の領域の厚さが、前記第１の領域から前記第２の領域にかけて曲率を有して緩やかに変化する、請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、炭化珪素半導体基板であって、
前記半導体層は、炭化珪素半導体層である、請求項１記載の半導体装置。
【請求項４】
(ａ)第１導電型の半導体基板を準備する工程と、
(ｂ)前記半導体基板の一方の主面上に第１導電型の半導体層を形成する工程と、
(ｃ)前記半導体層の前記半導体基板側とは反対側の主面全面に第１の酸化膜を形成した後、所定の位置に開口部を有するようにパターニングを行う工程と、
(ｄ)パターニングされた前記第１の酸化膜の上方から第２導電型不純物のイオン注入を行って、前記開口部に対応する領域にウエル領域を形成する工程と、
(ｅ)前記ウエル領域の形成後、前記半導体層の前記主面全面に第２の酸化膜を形成し、前記半導体層上の前記第１の酸化膜を厚くして第１の厚さにするとともに、前記開口部の前記ウエル領域上に前記第１の厚さよりも薄い第２の厚さの前記第２の酸化膜を形成することで、前記第１の酸化膜の前記第１の厚さの状態が前記ウエル領域の外縁近傍の前記半導体層および前記ウエル領域の両上部に相当する領域まで及んだ厚いゲート絶縁膜を形成する工程と、を備え、
前記工程(ｄ)は、
前記ウエル領域の不純物濃度が、深さ方向において極値を持つ分布を有するように多段階の注入エネルギーを用いて、各注入段階でドーズ量を変化させながら前記第２導電型不純物を注入する工程を含む、半導体装置の製造方法。
【請求項５】
(ａ)第１導電型の半導体基板を準備する工程と、
(ｂ)前記半導体基板の一方の主面上に第１導電型の半導体層を形成する工程と、
(ｃ)前記半導体層の前記半導体基板側とは反対側の主面全面に多結晶シリコン膜を形成した後、所定の位置に開口部を有するようにパターニングを行う工程と、
(ｄ)パターニングされた前記多結晶シリコン膜の上方から第２導電型不純物のイオン注入を行って、前記開口部に対応する領域にウエル領域を形成する工程と、
(ｅ)前記ウエル領域の形成後、熱酸化により前記多結晶シリコン膜を酸化して第１の厚さの酸化膜を形成するとともに、前記開口部の前記ウエル領域上に前記第１の厚さよりも薄い第２の厚さの酸化膜を形成することで、前記第１の酸化膜の前記第１の厚さの状態が前記ウエル領域の外縁近傍の前記半導体層および前記ウエル領域の両上部に相当する領域まで及んだ厚いゲート絶縁膜を形成する工程と、を備え、
前記工程(ｄ)は、
前記ウエル領域の不純物濃度が、深さ方向において極値を持つ分布を有するように多段階の注入エネルギーを用いて、各注入段階でドーズ量を変化させながら前記第２導電型不純物を注入する工程を含む、半導体装置の製造方法。
【請求項６】
前記工程(ｃ)は、
等方性エッチングにより前記開口部を形成する工程を含む、請求項４または請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程(ａ)は、
前記半導体基板として炭化珪素半導体基板を準備する工程を含み、
前記工程(ｂ)は、
前記半導体層として炭化珪素半導体層を形成する工程を含む、請求項４または請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、縦型ＭＯＳ半導体装置（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの電力用半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
インバータなどのパワーエレクトロニクス機器の省力化のためには、スイッチングデバイスの通電時の損失を低減するとともに、スイッチング時の電力損失を低減する必要がある。このためには、高速にデバイスを駆動しスイッチングに要する時間を短縮できるようにしなければならない。
【０００３】
ここで、スイッチングデバイスのスイッチング速度は、デバイスの持つ帰還容量をゲート駆動回路が充電する時間で律速される。従って、インバータなどの電力損失を低減するためには、インバータを構成するスイッチングデバイス、例えばＭＯＳＦＥＴやＩＧＢＴの帰還容量を低減して、できるだけ高速にスイッチングできるデバイスを実現しなければならない。
【０００４】
例えば特許文献１には、オン電圧の低電圧化と高速動作を両立させることで低損失を目指した縦型ＭＯＳ半導体装置の構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１７４１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示の縦型ＭＯＳ半導体装置では、チャネル部の真上以外のゲート絶縁膜の一部を厚膜化することでゲート容量を低減し、高速動作を可能とするものであるが、帰還容量の低減効果は十分ではなく、スイッチング時間の改善も十分ではなかった。
【０００７】
本発明は上記のような問題点を解消するためになされたもので、オン電圧の低電圧化と高速動作を両立させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る請求項１記載の半導体装置は、第１導電型の半導体基板の一方の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に形成された第２導電型のウエル領域と、前記ウエル領域の表面内に設けられた第１導電型のソース領域と、前記ソース領域、前記ウエル領域および前記半導体層上方に、ゲート絶縁膜を間に介して形成されたゲート電極と、を備え、前記ソース領域の外縁は、前記ウエル領域の外縁よりも内側にあり、前記ソース領域の外縁よりも外側の前記ウエル領域であって前記ゲート電極直下に対応する領域がチャネル部となり、前記ウエル領域の不純物濃度が、前記半導体層の主面側から増加し、深さ方向において極値を持つ分布を有するとともに、前記ゲート絶縁膜は、前記半導体層の上部に相当する第１の領域の厚さが、前記ソース領域の端縁部から前記ウエル領域の外縁にかけての領域の上部に相当する第２の領域の厚さよりも厚く、かつその厚い状態が前記ウエル領域の外縁近傍の前記半導体層および前記ウエル領域の両上部に相当する第３の領域まで及んでいる。
【発明の効果】
【０００９】
本発明に係る請求項１記載の半導体装置によれば、ゲート絶縁膜の第１の領域の厚さが厚い状態がウエル領域の外縁近傍の半導体層およびウエル領域の両上部に相当する第３の領域まで及んでいるので、帰還容量を低減することが可能となり、高速動作を実現することが可能となる。また、ウエル領域の不純物濃度が、半導体層の主面側から増加し、深さ方向において極値を持つ分布を有するので、いわゆるＪＦＥＴ部分の電圧が、チャネル部に浸透しやすくなる。この効果によりチャネル部から電子を引き出しやすくなり、ウエル領域の上部にまで厚いゲート絶縁膜を形成した場合でも、オン抵抗の増加など、特性の低下を抑制できる。また、短絡時のゲート絶縁膜の破損を防止する効果が高くなるとともに、短チャネル効果を抑制して、短絡耐量を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態の半導体装置の断面構成を示す図である。
【図２】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図３】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図４】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図６】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図７】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図８】本発明に係る実施の形態の半導体装置の製造方法を説明する断面図である。
【図９】ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を示す図である。
【図１０】ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を示す図である。
【図１１】ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を示す図である。
【図１２】本発明に係る実施の形態の半導体装置において、ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を示す図である。
【図１３】本発明に係る実施の形態の半導体装置および比較対象におけるドレイン電流とドレイン電圧との関係を示す図である。
【図１４】本発明に係る実施の形態の半導体装置の製造方法の変形例を説明する断面図である。
【図１５】本発明に係る実施の形態の半導体装置の製造方法の変形例を説明する断面図である。
【図１６】従来的な半導体装置の断面構成を示す図である。
【図１７】従来的な半導体装置の断面構成を示す図である。
【図１８】ゲート絶縁膜の厚さを改良した半導体装置の断面構成を示す図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
発明の実施の形態の説明に先立って、従来の縦型ＭＯＳ半導体装置（ＭＯＳＦＥＴ：MOS field effect transistor）の問題点について説明する。
【００１２】
図１６は、一般的なＭＯＳＦＥＴ７０の構成を示す断面図である。図１６に示すＭＯＳＦＥＴ７０において、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだドレイン領域２２の一方の主面上に、Ｎ型不純物を比較的低濃度（Ｎ-）に含んだエピタキシャル層２１が形成され、エピタキシャル層２１の上層部には、Ｐ型不純物を含んだ複数のボディ領域２４が選択的に形成され、ボディ領域２４の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだソース領域２５が形成されている。
【００１３】
そして、隣り合うボディ領域２４のソース領域２５間上に渡るように薄いゲート絶縁膜２３を介してゲート電極２７が形成されている。ゲート絶縁膜２３の直下のボディ領域２４の表面内には、ＭＯＳＦＥＴ７０の動作時にチャネル部２６が形成される。
【００１４】
そして、ゲート絶縁膜２３およびゲート電極２７を覆うように層間絶縁膜２８が形成され、また、層間絶縁膜２８に覆われていない部分のソース領域２５およびボディ領域２４を共通に接続するように、エピタキシャル層２１の一方の主面上全面に渡ってソース電極２９が形成されている。
【００１５】
そして、ドレイン領域２２の他方の主面上には全面に渡ってドレイン電極３０が形成されている。
【００１６】
なお、隣り合うボディ領域２４間のゲート絶縁膜２３下方のエピタキシャル層２１内の領域をＪＦＥＴ（接合型ＦＥＴ）領域１２と呼称する。
【００１７】
このようなＭＯＳＦＥＴ７０においてスイッチング速度はデバイス特性を評価する上で非常に重要なパラメータである。スイッチング速度が遅い場合にはスイッチング時の損失が増大し、デバイスを電力変換機器に用いる場合の変換効率を著しく劣化させる。
【００１８】
上記のスイッチング速度は、教科書の教えるところによると帰還容量（ＭＯＳＦＥＴの場合ドレイン電極とゲート電極間の静電容量）をゲート駆動回路がＯＮ／ＯＦＦ時（ＯＮからＯＦＦまたはＯＦＦからＯＮに切り替える時点）に充電する時間で決定される。
【００１９】
スイッチング速度の改善には、充電時間を短縮する必要があり、そのためには帰還容量を低減することが必要である。帰還容量は、ゲート電極とドレイン電極間の静電容量であるので、ゲート絶縁膜を挟んでドレイン電極とゲート電極とが相対する構造を採る縦型ＭＯＳＦＥＴの場合、ゲート絶縁膜の厚みに大きく依存する。
【００２０】
そこで、帰還容量を低減するために、図１７に示すようなチャネル部の上部以外のゲート絶縁膜を厚くしたＭＯＳＦＥＴ８０の構成が考案されている。なお、図１７に示すＭＯＳＦＥＴ８０において、図１６に示したＭＯＳＦＥＴ７０と同一の構成については同一の符号を付し、重複する説明は省略する。
【００２１】
図１７に示すようにＭＯＳＦＥＴ８０においては、ボディ領域２４間のエピタキシャル層２１の上層部には、Ｎ型不純物を含んだ２つの拡散領域３１が、互いに離間して対向するように形成され、それぞれの一方端は拡散領域３１に接続されている。
【００２２】
そして、ソース領域２５間上に渡るように形成された一部の厚さが厚いゲート絶縁膜２３１を介してゲート電極２７１が形成されている。ゲート絶縁膜２３１は、チャネル部２６の上部から拡散領域３１の一部上部にかけての部分が、厚さが薄くなった薄膜部２３ａとなっており、それ以外の部分が厚くなった厚膜部２３ｂとなっている。
【００２３】
このように、ゲート絶縁膜２３１は、その一部が厚膜化されているためにゲート容量が低減し、ＭＯＳＦＥＴ８０の高速動作が可能となる。
【００２４】
しかしながら、ＭＯＳＦＥＴ８０においては、ゲート絶縁膜２３１の厚膜部２３ｂの幅が、図中矢印ＡＲで示されたＪＦＥＴ領域の長さよりも短く設定されている。
【００２５】
このためゲート電極２８１の一部は、ゲート絶縁膜２３１の薄膜部２３ａを介してドレイン電極３０と対向することになる。この結果、帰還容量の低減にも限界が生じる。
【００２６】
この限界を改善するためには、図１８に示されるＭＯＳＦＥＴ９０のように、ゲート絶縁膜２３１の厚膜部２３ｂをボディ領域２４上にまで広げた構造が考えられる。このような構造を採ることで、ドレイン電極３０とゲート電極２７１とが対向する面積が小さくなるため、帰還容量を劇的に低減することができる。
【００２７】
しかしながら、このような構造では、ドレイン電圧とともにＪＦＥＴ領域（図中矢印ＡＲで示す）の電圧が高くなったとしてもチャネル部２６の端部の電圧は低い状態になり、この結果、チャネル部２６のＪＦＥＴ領域側の端部の電圧が低下し、チャネル部２６に流れる電子が少なくなり、オン電圧が高くなって、所望のデバイス特性が得られないこととなる。
【００２８】
このような問題点を解決する構成を、以下に本発明に係る実施の形態として説明する。
【００２９】
＜実施の形態＞
＜装置構成＞
図１は本発明に係る実施の形態のＭＯＳＦＥＴ１００の構成を示す断面図である。なお、説明するＭＯＳＦＥＴ１００はＮチャネル型であるが、本発明はＰチャネル型に適用可能であることは言うまでもなく、その場合は、各不純物の導電型が反対になる。
【００３０】
図１に示すＭＯＳＦＥＴ１００において、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだドレイン領域２の一方の主面上に、Ｎ型不純物を比較的低濃度（Ｎ-）に含んだエピタキシャル層１（ドリフト層）が形成され、エピタキシャル層１の上層部には、Ｐ型不純物を含んだ複数のウエル領域４が選択的に形成され、ウエル領域４の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだソース領域５が形成されている。
【００３１】
そして、隣り合うボディ領域２４のソース領域５間上に渡るように部分的に厚さの異なるゲート絶縁膜３が形成されている。
【００３２】
ゲート絶縁膜３は、ソース領域５の端縁部からウエル領域４の外縁にかけての部分の上部に相当する領域（第２の領域）が、厚さ約５０ｎｍの薄膜部３ａとなっており、エピタキシャル層１の上部に相当する領域（第１の領域）が、厚さ８０〜１００ｎｍの厚膜部３ｂとなっている。薄膜部３ａと厚膜部３ｂとの間は曲率を有して緩やかに変化し、この薄膜部３ａから厚膜部３ｂへと変化する領域を膜厚変化領域１５（第３の領域）と呼称する。膜厚変化領域１５は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、厚膜部３ｂが膜厚変化領域１５まで及ぶことで、そこでのゲート絶縁膜３の厚さは薄膜部３ａよりも厚くなっている。
【００３３】
そして、ゲート絶縁膜３の上にはゲート電極７が形成されている。ゲート絶縁膜３の直下のウエル領域４の表面内には、ＭＯＳＦＥＴ１００の動作時にチャネル部６が形成される。
【００３４】
ゲート絶縁膜３およびゲート電極７を覆うように層間絶縁膜８が形成され、また、層間絶縁膜８に覆われていない部分のソース領域５およびウエル領域４を共通に接続するように、エピタキシャル層１の一方の主面上全面に渡ってソース電極９が形成され、ソース領域５およびウエル領域４は、ソース電極９とコンタクト部１１で電気的に接続されることとなる。
【００３５】
また、ドレイン領域２の他方の主面上には全面に渡ってドレイン電極１０が形成されている。
【００３６】
なお、隣り合うウエル領域４間のゲート絶縁膜３下方のエピタキシャル層１内の領域をＪＦＥＴ領域１２と呼称する。
【００３７】
＜製造方法＞
次に、図１に示したＭＯＳＦＥＴ１００の好ましい製造方法について図２〜図８を用いて説明する。
【００３８】
まず、図２に示す工程において、ドレイン領域２となるＮ型不純物を比較的高濃度（Ｎ+）に含んだ半導体基板（例えば炭化珪素基板）の一方の主面上に、エピタキシャル成長によりエピタキシャル層１を形成する。なお、エピタキシャル成長の代わりに、他の方法、例えば貼り合わせ法によりＮ型不純物を比較的低濃度（Ｎ-）に含んだ炭化珪素基板を貼り合わせて半導体層としても良い。
【００３９】
次に、エピタキシャル層１の一方の主面（半導体基板側とは反対側の主面）全面に、ＣＶＤ（chemical vapor deposition）法（または熱酸化法）により厚さ３０〜８０ｎｍの一次酸化膜１４を形成する。
【００４０】
続いて、写真製版およびエッチング工程によって、この一次酸化膜１４の所定の位置にウエル領域４を形成するための開口部ＯＰ１を形成する。
【００４１】
このエッチング工程においては、ウエットエッチングなどの等方性エッチングを用いることにより、一次酸化膜１４の開口部ＯＰ１の端縁部は、断面形状に曲率を持たせることが可能となる。その結果、ゲート絶縁膜３内の電界強度の緩和やソース電極９の段差切れを防止することができる。この曲率は、一次酸化膜１４の厚み程度となる。
【００４２】
次に、一次酸化膜１４の上方から、Ｐ型不純物として例えばアルミニウム（Ａｌ）のイオン注入を行い、開口部ＯＰ１に対応する位置のエピタキシャル層１の上層部にウエル領域４を形成する。なお、本例では、炭化珪素基板上に形成される炭化珪素半導体装置を例に採っているのでＡｌのイオン注入によりウエル領域４を形成しているが、シリコン基板上に形成されるシリコン半導体装置の場合は、Ｐ型不純物としてはボロンを使用し、Ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）を使用することが一般的である。本願発明は、炭化珪素半導体装置にもシリコン半導体装置にも適用が可能である。
【００４３】
なお、炭化珪素半導体装置は、シリコン半導体装置に比べて、高温環境下、高耐圧下での使用が可能という特徴がある。
【００４４】
ここでのイオン注入は、多段階の注入エネルギーを用いて行う、いわゆる多段注入方式を用い、また、各注入段階での注入イオン電流値（ドーズ量）を変化させることにより不純物濃度が、エピタキシャル層１の主面から深さ方向に徐々に高くなり、所定の深さでピーク値を示した後は、深さ方向に徐々に低くなるというプロファイルを実現する。
【００４５】
この場合のドーズ量および注入エネルギーの一例としては、４００ｋｅＶの注入エネルギーでドーズ量１×１０13ｃｍ-2のイオン注入を行い、５００ｋｅＶの注入エネルギーでドーズ量４×１０13ｃｍ-2のイオン注入を行い、７００ｋｅＶの注入エネルギーでドーズ量５×１０13ｃｍ-2のイオン注入を行う。この条件で得られる不純物プロファイルのピーク値の不純物濃度は３×１０18ｃｍ-3となる。このような技術はレトログレード技術と呼称されている。
【００４６】
なお、通常のウエル領域の形成では、注入エネルギーの範囲を、例えば６０ｋｅＶ〜７００ｋｅＶとし、その範囲で６段階に分けて注入行い、各段階でのドーズ量は共通とすることで、均一な不純物プロファイルを得る方法が一般的である。
【００４７】
ここで、ウエル領域４の形成と同時に、ＭＯＳＦＥＴ１００の終端領域に形成される耐電圧確保のためのガードリング（図示せず）の形成も行うことが可能である。
【００４８】
この際、例えば、終端領域の不純物濃度がウエル領域４の不純物濃度より高くする必要がある場合には、ウエル領域４を形成した後、位置合わせ精度をあまり必要としない写真製版工程を利用して開口部ＯＰ１をマスクするレジストマスクを形成し、ガードリング形成用の開口部のみはマスクせずに追加のイオン注入を行うことによってガードリングを形成することができる。
【００４９】
イオン注入後、例えばアルゴン雰囲気中で半導体基板を１７００℃で１０分間加熱することで、注入されたイオンを活性化する。
【００５０】
次に、図３に示す工程において、ＣＶＤ法によりエピタキシャル層１の一方の主面全面に厚さ５０ｎｍ程度のシリコン酸化膜を形成することで、一次酸化膜１４を厚くして８０〜１２０ｎｍとするとともに、露出したウエル領域４上も覆う二次酸化膜１３を得る。この二次酸化膜１３が、後にゲート絶縁膜３となる。二次酸化膜１３の形成を等方的に行うことにより、ＪＦＥＴ領域１２の端縁部近傍のウエル領域４上のゲート絶縁膜３の厚みをウエル領域４上の他の部分よりも厚くすることが可能となる。
【００５１】
次に、図４に示す工程において、二次酸化膜１３の全面に渡って、例えばＣＶＤ法により厚さ３００〜１０００ｎｍの多結晶シリコン膜１７（導電膜）を堆積する。この多結晶シリコン膜１７が、後にゲート電極７となる。
【００５２】
次に、図５に示す工程において、多結晶シリコン膜１７上に写真製版工程によってソース領域５の形成のための開口パターンを有したレジストマスクをパターニングし、当該レジストマスクを用いて、多結晶シリコン膜１７および二次酸化膜１３をエッチングし、ソース領域５形成のための開口部ＯＰ２を形成する。
【００５３】
そして、レジストマスクを除去した後、多結晶シリコン膜１７の上方から、Ｎ型不純物として例えば窒素（Ｎ）またはリン（Ｐ）のイオン注入を行い、開口部ＯＰ２を介してウエル領域４の表面内にソース領域５を形成する。
【００５４】
ソース領域５の深さに関しては、その底面がウエル領域４の底面を超えないように設定され、その不純物濃度の値は、例えば１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲内の値に設定する。
【００５５】
次に、図６に示す工程において、多結晶シリコン膜１７の全面に渡って、例えばＣＶＤ法により厚さ５００〜２０００ｎｍのシリコン酸化１８を堆積する。このシリコン酸化膜１８が、後に層間絶縁膜８となる。シリコン酸化膜１８は、開口部ＯＰ２内にも形成され、開口部ＯＰ２を埋め込んでしまう。
【００５６】
次に、図７に示す工程において、シリコン酸化膜１８の全面に渡って、写真製版工程によってレジストマスクＲＭ１をパターニングする。レジストマスクＲＭ１は、コンタクト部１１に対応する部分が開口されたパターンを有しており、当該レジストマスクＲＭ１を用いて、シリコン酸化膜１８、多結晶シリコン膜１７および二次酸化膜１３をエッチングし、コンタクト部１１に対応した部分に開口部ＯＰ３を形成する。このエッチングにより、シリコン酸化膜１８、多結晶シリコン膜１７および二次酸化膜１３は、それぞれ層間絶縁膜８、ゲート電極７およびゲート絶縁膜３となる。
【００５７】
次に、レジストマスクＲＭ１を除去した後、図８に示す工程において、層間絶縁膜８の全面に渡ってＡｌ等の金属膜をスパッタ法または蒸着法によって形成し、その後にパターニング処理を行うことで、ソース電極９を形成する。ソース電極９は、開口部ＯＰ３内にも形成され、開口部ＯＰ３を埋め込むことで、ソース電極９とソース領域５およびウエル領域４がコンタクト部１１で電気的に接続される。
【００５８】
この後、ドレイン領域２の他方の主面上にＡｌ等の金属膜をスパッタ法または蒸着法によって形成することでドレイン電極１３を形成し、図１に示されるＭＯＳＦＥＴ１００が完成する。
【００５９】
＜効果＞
次に、図１に示したＭＯＳＦＥＴ１００の奏する効果について説明する。図２を用いて説明したように、ウエル領域４の製造工程においては、多段注入方式によりイオン注入を行い、各注入段階での注入イオン電流値（ドーズ量）を変化させることにより、深さ方向において不純物濃度のピーク値を有する不純物プロファイルを実現している。
【００６０】
このような不純物プロファイルを持つことにより、ゲート絶縁膜３の厚膜化された部分の幅を十分に広くすることができ、ゲート電極７とドレイン電極１０とが薄い絶縁膜を介して対向することのない構造を実現できる。帰還容量はゲート電極３とドレイン電極１０とが対向している部分の絶縁膜の厚みに依存するため、薄い絶縁膜を介して対向することのない構造を実現することで、帰還容量の大幅な低減が可能となる。
【００６１】
また、付随的効果として短チャネル効果を抑制することが可能となり短絡耐量の大幅な改善も可能となる。この効果については後に詳述する。
【００６２】
また、ゲート絶縁膜３の薄膜部３ａから厚膜部３ｂへと変化する膜厚変化領域１５は、ウエル領域４の上部に形成されるため、膜厚変化領域１５のゲート絶縁膜３内中の電界強度が緩和される。これにより、耐圧劣化や絶縁破壊等を防止し、耐電圧の向上、ひいては信頼性の向上が可能となる。
【００６３】
また、膜厚変化領域１５の断面形状を曲線的な形状とすることにより、膜厚変化領域１５のゲート絶縁膜３内の電界強度がより緩和されることとなる。また、ゲート絶縁膜３の上に設けられるゲート電極７およびゲート電極７上に層間絶縁膜８を介して設けられるソース電極９が、このゲート絶縁膜３の膜厚変化領域１５の上で、段差切れを起こすことを防止できる。
【００６４】
＜短絡耐量の改善＞
図１に示すＭＯＳＦＥＴ１００においては、ＪＦＥＴ領域１２上においてはゲート絶縁膜３の厚みが厚く形成されていることで、短絡耐量ｔＳＣが増加するという付随的効果が得られる。短絡耐量を改善する要因は２つあるので以下にそれぞれを説明する。なお、短絡耐量ｔＳＣとは、ＭＯＳＦＥＴに接続されている負荷が短絡されたときに、ＭＯＳＦＥＴが破壊に至るまでに要する時間で定義される。
【００６５】
＜改善要因１＞
ＭＯＳＦＥＴが導通中に負荷短絡状態になると、ＭＯＳＦＥＴのドレイン領域−ソース領域間には負荷に供給されていた電源電圧（高電圧）が直接印加されることとなり、ＭＯＳＦＥＴにはこの電圧レベルに応じた飽和電流（大電流）が流れる。
【００６６】
この高電圧、大電流という条件のジュール熱によって、ＭＯＳＦＥＴのＪＦＥＴ領域の温度は急激に上昇する（殆どのエネルギーがＪＦＥＴ領域で消費される）。
【００６７】
ＪＦＥＴ領域の急激な温度上昇により、ＪＦＥＴ領域の上部に存在するゲート絶縁膜の温度も上昇するが、温度の上昇に伴って絶縁性が劣化しリーク電流が発生する。
【００６８】
このリーク電流が大きくなるとゲート絶縁膜が絶縁破壊し、ＭＯＳデバイスとして動作しなくなる。
【００６９】
しかし、ＭＯＳＦＥＴ１００においては、ＪＦＥＴ領域１２上のゲート絶縁膜３の厚みが厚く形成されているので、リーク電流が抑制されて絶縁破損に至らず、負荷短絡時にデバイスとして動作しなくなることを抑制する効果がある。この結果、短絡耐量が改善されることとなる。
【００７０】
＜改善要因２＞
図１６を用いて説明したＭＯＳＦＥＴ７０の構成において、ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を図９に示す。
【００７１】
図９においては、ボディ領域２４、ゲート絶縁膜２３およびゲート電極２７の部分断面を示しており、ボディ領域２４間のエピタキシャル層２１内に形成される等電位線ＰＬを模式的に示している。
【００７２】
図９に示されるように、ボディ領域２４の端部近傍では、ドレイン電極（図示せず）に電圧が加わった場合、空乏層の伸びにより等電位線ＰＬは図に示されるようにボディ領域２４の端面に平行な形状となる。
【００７３】
また、ゲート絶縁膜２３の近傍ではゲート電極２７の影響によりゲート電極２７に平行する等電位線となり、結果として図９に示されるような矩形状の等電位線ＰＬが形成される。
【００７４】
ＭＯＳＦＥＴ７０のチャネル部（ボディ領域２４とゲート絶縁膜２３との境界部分)は、ゲート電極２７に正電位が加えられることにより反転層が形成され電荷が発生する。このときにチャネル部とＪＦＥＴ領域との接点に電位が存在すると、チャネル中に形成される電界（図９に対して水平方向の電界）によりＪＦＥＴ領域側に、より電荷が移動し電流が流れることとなる。
【００７５】
次に、図１０を用いて説明したＭＯＳＦＥＴ９０の構成において、ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を図１０に示す。
【００７６】
図１０においては、ボディ領域２４、ゲート絶縁膜２３１およびゲート電極２７の部分断面を示しており、ボディ領域２４間のエピタキシャル層２１内に形成される等電位線ＰＬを模式的に示している。
【００７７】
図１０に示されるように、ボディ領域２４の端部近傍の等電位線ＰＬの形状は図９と殆ど同じ形状となる。一方、ＭＯＳＦＥＴ９０の動作として考える場合、図１０に示すように、ゲート絶縁膜２３１の薄膜部２３ａから厚膜部２３ｂへと変化する膜厚変化領域１５の近傍では絶縁膜の厚みが厚くなっているために、ゲート電極２７に電位が加えられた場合でも、ゲート絶縁膜２３１とボディ領域２４との境界部分に反転層が十分形成されず、十分な電荷を発生できない。
【００７８】
このためにＪＦＥＴ領域とボディ領域２４との境界部の電位が高くなったとしても、電流を外部に出力することは困難であり、ＭＯＳＦＥＴとしての特性の低下（オン抵抗値の増加など）を引き起こす。
【００７９】
次に、図１６を用いて説明したＭＯＳＦＥＴ７０のゲート絶縁膜２３のように、厚さが均一な場合であって、ボディ領域２４の不純物プロファイルが深さ方向に濃度の極値を持つプロファイルである場合のＭＯＳＦＥＴ７０ＡのＪＦＥＴ領域の電位状態を図１１に示す。図１１においてはボディ領域２４の不純物プロファイルＰＲを併せて示している。
【００８０】
この場合、ＪＦＥＴ領域との境界にあるボディ領域２４の不純物濃度の低い部分、すなわち、ゲート絶縁膜２３の近傍では空乏層の進展が十分行われず、ＪＦＥＴ領域の境界からドレイン電圧電位が浸透する。
【００８１】
この結果、ドレイン電圧が高くなるにしたがってチャネル端部（ＪＦＥＴ領域とボディ領域２４との境界）の電位が上昇し、チャネルを流れる電流値が増加する。この現象は、いわゆる短チャネル効果と呼ばれるものであり、負荷短絡時のように高電圧がドレイン電極に印加させる場合、非常に大きな電位がチャネル端部に誘起され、過大な電流がチャネル部およびＪＦＥＴ領域を流れるため発熱が大きくなり、短絡耐量の低下を引き起こす。
【００８２】
これに対し、実施の形態に係るＭＯＳＦＥＴ１００の構成においてはこのような問題を防止することができる。
【００８３】
図１２には、ＭＯＳＦＥＴ１００において、ドレイン電圧が高くなったときのＪＦＥＴ領域の電位状態を示す。図１２においては、ウエル領域４、ゲート絶縁膜３およびゲート電極７の部分断面を示しており、ウエル領域４間のエピタキシャル層１内に形成される等電位線ＰＬを模式的に示している。図１２においてはウエル領域４の不純物プロファイルＰＲを併せて示している。
【００８４】
図１２に示すゲート絶縁膜３は、薄膜部３ａと厚膜部３ｂとを有し、ウエル領域４の不純物プロファイルは深さ方向に濃度の極値を持つプロファイルである。
【００８５】
この場合、ＪＦＥＴ領域との境界にあるウエル領域４の不純物濃度の低い部分、すなわち、ゲート絶縁膜３の近傍では空乏層の進展が十分行われず、ＪＦＥＴ領域の境界からドレイン電圧電位が浸透するが、チャネル端部の電位を十分高く取ることができるので、ゲート絶縁膜３の厚膜部３ｂがウエル領域４上にまで延在している場合でも、ゲート絶縁膜３とウエル領域４との境界部分に反転層が形成され、十分な電荷を発生できる。
【００８６】
また、電位の浸透はウエル領域４とＪＦＥＴ領域との境界部よりさらに奥のチャネル部にまで達するため、チャネル部とＪＦＥＴ領域との接点（図中領域１６として示す）に電位が存在することとなり、チャネル中に形成される電界（図１２に対して水平方向の電界）によりＪＦＥＴ領域側に、より電荷が移動し電流が流れることとなる。
【００８７】
このため、このためにＪＦＥＴ領域とウエル領域４との境界部の電位が高くなった場合には、電流を外部に出力することができ、ＭＯＳＦＥＴとしての特性が低下することがない。
【００８８】
また、上部にゲート絶縁膜３の厚膜部３ｂが存在するウエル領域４においては、ゲート電極７に電位が加えられた場合でも、ゲート絶縁膜３とウエル領域４との境界部分に十分な反転層が形成されず、反転層の弱い領域となっており、そこに電位が浸透しても、いわゆる短チャネル効果は抑制され、飽和電流値を低くすることができる。この結果として短絡耐量を改善することができる。
【００８９】
図１３には、実施の形態に係るＭＯＳＦＥＴ１００および、比較対象として図１１に示したＭＯＳＦＥＴ７０Ａにおけるドレイン電流とドレイン電圧との関係を示す。
【００９０】
図１３において、横軸にドレイン電圧（任意単位）を示し、縦軸にはドレイン電流（任意単位）を示し、ＭＯＳＦＥＴ１００の特性を実線で示し、ＭＯＳＦＥＴ７０Ａの特性を破線で示している。
【００９１】
図１３に示すように、ドレイン電圧の上昇とともにドレイン電流も上昇する領域１の特性は、ＭＯＳＦＥＴ１００とＭＯＳＦＥＴ７０Ａとで同じであるが、電流が飽和するはずの領域２では、ＭＯＳＦＥＴ７０Ａでは飽和電流が電圧とともに増加する特性となっている。これは、負荷短絡時にドレイン電圧が高くなった場合に、ＭＯＳＦＥＴ７０Ａではドレイン電流が増え続けるのに対し、ＭＯＳＦＥＴ１００では、ドレイン電流が抑制され、短絡耐量が改善されたことを表している。
【００９２】
＜変形例１＞
以上説明した本発明に係る実施の形態においては、ＭＯＳＦＥＴに本発明を適用する場合を例に採って説明したが、ドレイン領域２の代わりにＰ型不純物を比較的高濃度（Ｐ+）に含んだＰ型不純物領域を有する、いわゆるＩＧＢＴに適用する場合でも同様の効果が期待できる。
【００９３】
＜変形例２＞
以上説明したＭＯＳＦＥＴ１００の製造方法においては、ＣＶＤ法による酸化膜の堆積で二次酸化膜１３を形成する方法を示したが、高温条件下で半導体基板を保持することによる熱酸化法によって二次酸化膜１３を形成しても良い。
【００９４】
特に、半導体としてＳｉＣなどのワイドバンドギャップ型の半導体を用いる場合、熱酸化法によって半導体基板全面にＳｉＯ2膜を成膜し、その後、Ｎ2Ｏ雰囲気下で熱処理を実施することでより特性の良好な半導体装置を実現できる。
【００９５】
具体的には、熱酸化後、Ｏ2雰囲気をＡｒ雰囲気あるいはＮ2雰囲気に切り替え、次工程で、Ｎ2Ｏ雰囲気下（９５０℃以上１１５０℃以下の温度）でのアニール処理を行う。
【００９６】
係るＮ2Ｏ雰囲気下でのアニール処理によってＭＯＳ界面は酸窒化される結果、界面準位が大幅に減少する。なお、Ｎ2Ｏ雰囲気下でのアニール処理も、Ｎ2Ｏガスから発生する酸素によって酸化膜の形成は継続される。よって、酸化膜の層厚は熱酸化時に形成された分とＮ2Ｏ雰囲気下でのアニール処理時の形成された分を合計した値となる。
【００９７】
このように、ゲート絶縁膜形成時のＯ2ガスによる基板表面の炭化珪素層の熱酸化後に、さらにＮ2Ｏ雰囲気下でのアニール処理を行うことで、ＭＯＳ界面の界面準位が著しく低減するので、ＭＯＳ界面の品質が改善され、この結果、安価な製造コストを保ちつつデバイス特性を向上させることができる。
【００９８】
＜変形例３＞
以上説明したＭＯＳＦＥＴ１００の製造方法においては、図２を用いて説明したように、ドレイン領域２となる半導体基板の一方の主面上に、エピタキシャル成長によりエピタキシャル層１を形成した後、エピタキシャル層１の一方の主面全面に、ＣＶＤ法により厚さ３０〜８０ｎｍの一次酸化膜１４を形成し、当該一次酸化膜１４を注入マスクとしてＰ型不純物のイオン注入を行ってウエル領域４を形成する方法を説明した。
【００９９】
この方法の代わりに、以下に図１４および図１５を用いて説明する方法によってウエル領域４およびゲート絶縁膜３を形成しても良い。
【０１００】
すなわち、図２を用いて説明したように、エピタキシャル層１およびドレイン領域２を形成した後、エピタキシャル層１の一方の主面全面に、ＣＶＤ法により厚さ３０〜５０ｎｍの多結晶シリコン膜１９を形成し、写真製版およびエッチング工程により、多結晶シリコン膜１９の所定の位置にウエル領域４を形成するための開口部ＯＰ４を形成する。
【０１０１】
このエッチング工程においては、ウエットエッチングなどの等方性エッチングを用いることにより、多結晶シリコン膜１９の開口部ＯＰ４の端縁部は、断面形状に曲率を持たせることが可能となる。その結果、ゲート絶縁膜３内の電界強度の緩和やソース電極９の段差切れを防止することができる。この曲率は、多結晶シリコン膜１９の厚み程度となる。
【０１０２】
次に、多結晶シリコン膜１９の上方から、Ｐ型不純物として例えばＡｌのイオン注入を行い、開口部ＯＰ４１に対応する位置のエピタキシャル層１の上層部にウエル領域４を形成する。このときのイオン注入は、先に説明した多段注入方式を使用し、説明は省略する。
【０１０３】
イオン注入後にはイオンの活性化のために注入箇所を高温状態に保持することが必要になる。一方で多結晶シリコン膜には、シリコン酸化膜よりも低い限界温度が存在し、限界温度以上になると多結晶シリコン膜自体が損なわれる。
【０１０４】
このため、活性化に際しては半導体基板全体を加熱するのではく、イオン注入後、ウエル領域４をレーザなどにより局所的にアニールすることとなる。
【０１０５】
次に、図１５に示す工程において、熱酸化法により多結晶シリコン膜１９をシリコン酸化膜２０に改質させるとともに、ウエル領域４上には薄いシリコン酸化膜が形成される。すなわち、後にＪＦＥＴ領域となる部分の上部のシリコン酸化膜は、多結晶シリコン膜１９を熱酸化することで、厚さ８０〜２００ｎｍの膜厚となり、一方で、ウエル領域４上には３０〜８０ｎｍのシリコン酸化膜が形成され、これにより薄膜部３ａおよび厚膜部３ｂを有したゲート絶縁膜３を形成することができる。以後の工程は、図４〜図８を用いて説明した工程と同じであるので、説明は省略する。
【０１０６】
多結晶シリコン膜１９をウエル領域４形成時のマスクとして使用した後は、熱酸化することで、ゲート絶縁膜として使用することができるので、製造工程の簡略化が可能となる。
【符号の説明】
【０１０７】
１  エピタキシャル層、２  ドレイン領域、３  ゲート絶縁膜、４  ウエル領域、５  ソース領域、６  チャネル部、７  ゲート電極、９  ソース電極、１０  ドレイン電極。
【図１】
2011129547.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011129547.tif 000007
【図６】
2011129547.tif 000008
【図７】
2011129547.tif 000009
【図８】
2011129547.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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