(57)【要約】【課題】良好な特性の半導体装置を良好な歩留りで製造可能な製造方法を提供する【解決手段】半導体基板１０Ａ上に絶縁膜を形成する工程と、絶縁膜上に感光性材料５１を塗布する工程と、半導体基板１０Ａの周辺部に形成された感光性材料５１を除去する工程と、感光性材料５１に対してプリベイクを行い、感光性膜５２を形成する工程と、感光性材料５１が除去された領域と離間するように、感光性膜５２に対して露光を行う工程と、露光された感光性膜５２に対して現像を行うことにより、レジストパターンを形成する工程と、レジストパターンをマスクとして、絶縁膜にコンタクトホールを形成する工程と、コンタクトホール内にプラグ導電部を形成する工程と、プラグ導電部上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタに対して、酸素雰囲気中で熱処理を行う工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に感光性材料を塗布する工程と、
前記半導体基板の周辺部に形成された前記感光性材料を除去する工程と、
前記感光性材料に対してプリベイクを行い、感光性膜を形成する工程と、
前記感光性材料が除去された領域と離間するように、前記感光性膜に対して露光を行う工程と、
前記露光された感光性膜に対して現像を行うことにより、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内にプラグ導電部を形成する工程と、
前記プラグ導電部上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタに対して、酸素雰囲気中で熱処理を行う工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記露光を行う工程は複数行われ、
複数の前記露光を行う工程の全てが、前記感光性材料が除去された領域と離間するように行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体膜を用いた半導体装置の１つとして、強誘電体メモリー装置が知られている。強誘電体メモリー装置は、多数のメモリーセルを有しており、１つのメモリーセルは、端的には１つのトランジスターと１つの強誘電体キャパシタにより構成される。スタック型のメモリーセルは、例えば以下のようにして形成される。
【０００３】
シリコン基板のチップ領域にトランジスターを形成し、トランジスターを覆って下地絶縁膜を形成する。そして、下地絶縁膜にコンタクトホールを形成し、コンタクトホール内壁にタングステン等を埋設してプラグ導電部を形成する。そして、プラグ導電部上に、下部電極膜、強誘電体膜、上部電極膜を形成した後、これらの膜をパターニングすることにより強誘電体キャパシタを形成する。
【０００４】
強誘電体材料としては、チタン酸ジルコン酸鉛等のペロブスカイト型酸化物や、タンタル酸ビスマスストロンチウム等のビスマス層状化合物等が有望視されている。強誘電体膜は、金属酸化物からなっており還元されると劣化してしまう。強誘電体膜の劣化を修復して結晶性を回復させる処理として、酸素雰囲気での熱処理が挙げられる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２８２８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸素雰囲気での熱処理を経て製造される半導体装置にあっては、以下に説明するように、半導体装置の歩留りが低下してしまうおそれがある。
【０００７】
通常、レジスト膜の剥離や脱離を防止するために、シリコン基板の外周部に塗布されたレジスト膜は、露光処理の前に、エッジリンス処理により除去される。
しかしながら、エッジリンス処理によって、レジスト膜の外周部には形状不良が生じる。その結果、レジスト膜の外周部の領域に形成される膜（例えば下部電極膜等）の厚みや形状を高精度に制御することが難しい。例えば、レジスト膜の外周部の領域において、プラグ導電部を形成して、プラグ導電部上に下部電極膜を形成した場合、プラグ導電部の上に形成された下部電極膜の厚みが薄く形成されると、酸素雰囲気での熱処理における酸素が、薄くなった下部電極の下のプラグ導電部に進入することがある。その結果、プラグ導電部の体積膨張が生じて、露出することがある。露出したプラグ導電部はシリコン基板から脱離してパーティクルとなり、パーティクルは半導体装置の歩留まり低下の一因となる。
【０００８】
本発明は、前記事情に鑑み成されたものであって、良好な歩留りで製造可能な半導体装置の製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に感光性材料を塗布する工程と、前記半導体基板の周辺部に形成された前記感光性材料を除去する工程と、前記感光性材料に対してプリベイクを行い、感光性膜を形成する工程と、前記感光性材料が除去された領域と離間するように、前記感光性膜に対して露光を行う工程と、前記露光された感光性膜に対して現像を行うことにより、レジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内にプラグ導電部を形成する工程と、
前記プラグ導電部上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタに対して、酸素雰囲気中で熱処理を行う工程と、を含む。
【００１０】
また、本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記露光を行う工程は複数行われ、複数の前記露光を行う工程の全てが、前記感光性材料が除去された領域と離間するように行われる。
【００１１】
このようにすれば、感光性材料が除去された領域と離間するように、前記感光性膜に対して露光を行っているので、半導体装置を良好な歩留りで製造することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の一例である強誘電体メモリー装置の構成を示す断面図である。
【図２】（ａ）、（ｂ）は、強誘電体メモリー装置の製造方法を示す工程図である。
【図３】（ａ）〜（ｃ）は、レジストパターンの形成方法を示す工程図である。
【図４】（ａ）、（ｂ）は、図２（ｂ）から続く工程図である。
【図５】（ａ）〜（ｃ）は、図４（ｃ）から続く工程図である。
【図６】（ａ）〜（ｃ）は、図５（ｃ）から続く工程図である。
【発明を実施するための形態】
【００１３】
以下、図面を用いて各種の構造を例示しつつ、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。なお、本発明に係る製造方法の実施形態を説明する前に、本実施形態の製造方法により得られる半導体装置の構成について説明する。
【００１４】
図１は、本発明により得られる半導体装置の一例である強誘電体メモリー装置の構成を示す側断面図である。強誘電体メモリー装置１は、多数のメモリーセルを含んでおり、図１にはその１つを図示している。メモリーセルの各々は、トランジスター２、強誘電体キャパシタ３を含んでいる。本例ではメモリーセルがスタック型になっている。
【００１５】
詳しくは、シリコン基板１０の表層に複数の素子分離領域１１が形成されており、素子分離領域１１の間が１つのメモリーセルになっている。シリコン基板１０の表層には、トランジスター２が設けられている。トランジスター２を覆って、下地絶縁膜１２が設けられている。下地絶縁膜１２を貫通して、第１プラグ（プラグ導電部）４１及び第２プラグ（プラグ導電部）４２が設けられている。下地絶縁膜１２上の第２プラグ４２と重なる位置に、強誘電体キャパシタ３が設けられている。
【００１６】
強誘電体キャパシタ３を覆って、層間絶縁膜１３が設けられている。層間絶縁膜１３を貫通して、第１プラグ４１と重なる位置に第３プラグ４３が設けられている。第３プラグ４３は、第１プラグ４１と導通させて接続（以下、導通接続と称することがある）されている。層間絶縁膜１３を貫通して、強誘電体キャパシタ３と重なる位置に第４プラグ４４が設けられている。層間絶縁膜１３上に、配線層４が設けられている。配線層４には図示略のグランド線、ビット線等の配線が設けられている。
【００１７】
ここでは、グランド線が、第１プラグ４１及び第３プラグ４３を介して、トランジスター２と電気的に接続されている。トランジスター２は、第２プラグ４２を介して強誘電体キャパシタ３と電気的に接続されている。強誘電体キャパシタ３は、第４プラグ４４を介してビット線と電気的に接続されている。以下、強誘電体メモリー装置１の構成要素を詳しく説明する。
【００１８】
トランジスター２は、単結晶シリコンからなるシリコン基板１０の表層を活性層として形成されている。詳しくは、シリコン基板１０の表層に、ソース領域２１及びドレイン領域２２が形成されている。シリコン基板１０の表層において、ソース領域２１とドレイン領域２２との間の領域がチャネル領域になっている。ソース領域２１、ドレイン領域２２、チャネル領域を覆ってゲート絶縁膜２３が設けられている。チャネル領域と平面的に重なる部分のゲート絶縁膜２３上に、ゲート電極２４が設けられている。ゲート電極２４の周辺に、ゲート電極２４の側壁に当接してサイドウォール２５が設けられている。ソース領域２１、ドレイン領域２２は、それぞれ高濃度不純物領域と、低濃度不純物領域とを含んでおり、サイドウォール２５と重なる部分が低濃度不純物領域になっている。ソース領域２１の高濃度不純物領域は、第１プラグ４１と導通接続されている。ドレイン領域２２の高濃度不純物領域は、第２プラグ４２と導通接続されている。
【００１９】
下地絶縁膜１２は、シリコン酸化物やシリコン窒化物等の絶縁材料からなる。下地絶縁膜１２を貫通して、ソース領域２１の高濃度領域に通じるコンタクトホール４１ａと、ドレイン領域２２の高濃度領域に通じるコンタクトホール４２ａとが形成されている。コンタクトホール４１ａ、４２ａ内に、それぞれ第１プラグ４１、第２プラグ４２が埋設されている。
【００２０】
第１プラグ４１は、バリアメタル膜４１ｂとコア部４１ｃとからなっている。バリアメタル膜４１ｂは、チタン等からなり、コンタクトホール４１ａの内壁とソース領域２１の表面とに連続して設けられている。コア部４１ｃは、タングステン等からなり、コンタクトホール４１ａ内において、バリアメタル膜４１ｂを内壁とする凹部内に埋設されている。バリアメタル膜４１ｂは、コア部４１ｃとコンタクトホール４１ａの内壁との密着性を高める密着層として機能し、またコア部４１ｃの形成材料が下地絶縁膜１２内に拡散することを防止する拡散防止膜としても機能する。第２プラグ４２は、第１プラグ４１と同様の構造になっており、バリアメタル膜４２ｂとコア部４２ｃとからなっている。
【００２１】
強誘電体キャパシタ３は、下部電極３１、強誘電体膜（金属酸化物膜）３２、上部電極３３を含んでいる。下部電極３１と下地絶縁膜１２との間に、下地導電部３４が設けられている。下地導電部３４は、第２プラグ４２と重なる部分に設けられており、第２プラグ４２と導通接続されている。下地導電部３４は、第２プラグ４２の酸化を防止するともに、強誘電体膜３２の結晶配向を制御するものである。下地導電部３４は、自己配向性と酸素バリア性とを有する導電材料、例えばチタンアルミニウムナイトライド（ＴｉＡｌＮ）からなる。ここでは、下地導電部３４を下部電極３１から独立した要素として説明しているが、下地導電部が下部電極の一部であってもよい。
【００２２】
下部電極３１は、下地導電部３４上に設けられており、下地導電部３４と導通接続されている。上部電極３３は、強誘電体膜３２上に設けられている。下部電極３１、上部電極３３は、単層あるいは複数層の導電膜からなる。下部電極３１、上部電極３３を構成する導電膜としては、イリジウム、白金、ルテニウム、ロジウム、パラジウム、オスミウムのうちから少なくとも１つからなる膜、またはこれらの合金からなる膜、あるいはこれらの酸化物からなる膜等から選択される。イリジウムや白金等の貴金属からなる膜を用いれば、熱的・化学的に安定な下部電極３１になる。ここでは、下部電極３１、上部電極３３が単層のイリジウム膜からなっている。イリジウム膜は、酸化されても導電性を保持し、かつ酸素を膜中にトラップすることにより酸素バリア性を発現する。すなわち、下部電極３１及び下地導電部３４は、いずれも酸素バリア性を有する導電部として機能する。
【００２３】
強誘電体膜３２は、一般式がＡＢＯ３で示される強誘電体材料からなっている。Ａサイト金属は、例えば鉛、あるいは鉛の一部をランタンあるいはカルシウム、ストロンチウムに置換したものからなる。またＢサイト金属は、例えばジルコニウム又はチタンからなり、これにバナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、及びマグネシウムのうちの１つ以上を添加してもよい。
【００２４】
強誘電体材料の具体例としては、ＰＺＴや、ＰＺＴのＢサイト金属としてニオブを添加したＰＺＴＮ等が挙げられる。自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。この場合には、ヒステリシス特性を良好にする観点から、結晶構造が正方晶に属する（１１１）配向であるものが好ましい。ここでは、強誘電体膜３２が、ＰＴＺＮからなり、正方晶に属する（１１１）配向のペロブスカイト型の結晶構造になっている。
【００２５】
強誘電体キャパシタ３の側面及び上面、強誘電体キャパシタ３の周辺部を覆って、水素バリア膜３５が設けられている。水素バリア膜３５は、強誘電体膜３２の還元を防止するものである。水素バリア膜３５は、例えばアルミニウム酸化物からなる。
【００２６】
水素バリア膜３５と下地絶縁膜１２とを覆って、層間絶縁膜１３が設けられている。層間絶縁膜１３は、下地絶縁膜１２と同様に、シリコン酸化物等の絶縁物からなる。層間絶縁膜１３を貫通して、第１プラグ４１に通じるコンタクトホール４３ａと、上部電極３３に通じるコンタクトホール４４ａとが形成されている。コンタクトホール４３ａ、４４ａ内に、それぞれ第３プラグ４３、第４プラグ４４が埋設されている。第３プラグ４３、第４プラグ４４は、第１プラグ４１と同様の構成になっている。第３プラグ４３は、バリアメタル膜４３ｂ、コア部４３ｃからなっている。第４プラグ４４は、バリアメタル膜４４ｂ、コア部４４ｃからなっている。
【００２７】
以上のような構成の強誘電体メモリー装置１において、トランジスター２のゲート電極２４に電圧が印加されるとチャネル領域がオンとなる。チャネル領域がオンになった状態で、ビット線からソース領域２１に電気信号が供給されると、この電気信号がチャネル領域、ドレイン領域２２、第２プラグ４２、下地導電部３４を介して、下部電極３１に伝達される。これにより、下部電極３１と上部電極３３との間に電圧を印加され、強誘電体膜３２に電荷（データ）が蓄積される。強誘電体メモリー装置１は、電気信号をトランジスター２によってスイッチングすることにより、強誘電体キャパシタ３へデータを書込むことや、強誘電体キャパシタ３からデータを読出すことが可能になっている。
【００２８】
次に、強誘電体メモリー装置１の構成に基づいて、本発明に係る半導体装置の製造方法の一実施形態を説明する。
図２（ａ）、（ｂ）、図３（ａ）〜（ｃ）、図４（ａ）、（ｂ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す工程図である。
【００２９】
強誘電体メモリー装置１を製造するには、まず図２（ａ）に示すようにシリコン基板１０のセル領域にトランジスター２を形成した後に、トランジスター２を覆ってシリコン基板１０上のほぼ全域に下地絶縁膜１２を形成する。トランジスター２の形成には、公知の形成材料や公知の形成方法を用いることができる。
【００３０】
形成されたトランジスター２を有するシリコン基板１０上に、例えばＣＶＤ法でシリコン酸化物を成膜する。この膜をＣＭＰ法等により研磨して平坦化することにより、下地絶縁膜１２を形成する。
【００３１】
次いで、図２（ｂ）に示すように、コンタクトホール４１ａ、４２ａの形成領域に開口５０を有するレジストパターン５をマスクとして、ソース領域２１上とドレイン領域２２上とにおける下地絶縁膜１２をエッチングすることにより、ソース領域２１を露出させるコンタクトホール４１ａと、ドレイン領域２２を露出させるコンタクトホール４２ａとを形成する。
【００３２】
レジストパターン５の形成は、次のように行う。まず、図３（ａ）に示すように、トランジスター２や下地絶縁膜１２を含んだ素子層１２Ａが設けられたシリコン基板１０Ａ上のほぼ全面に、レジスト（感光性材料）を塗布法等により成膜して、感光性材料からなる塗布膜５１を形成する。
【００３３】
次いで、図３（ｂ）に示すように、エッジリンス処理等により、エッジリンス領域Ａ１を覆う部分の塗布膜５１を除去する。また、塗布膜５１にプリベイク処理を行って、塗布膜５１をシリコン基板１０側に密着させること等により、感光性膜５２が得られる。
【００３４】
次いで、ステッパー（縮小投影型露光装置）を用いて、図３（ｃ）に示すように、露光処理を行う。露光処理は、チップ領域Ａ３を複数有する露光領域Ａ２に対して、ステッパーから感光性膜５２に光が入射する領域を位置合わせする処理と、露光領域Ａ２に対して、露光を行う処理との組合せを１回のステップとして、複数のステップで行われる。露光処理は、露光領域Ａ２とエッジリンス領域Ａ１とが離れるように行われる。言い換えると、露光処理は、露光領域Ａ２とエッジリンス領域Ａ１とが重ならないように行われる。
次いで、現像処理等を行い、レジストパターン５を得る。
このような処理を行うことにより、レジストパターン５の周辺部において、コンタクトホール４１ａ、４２ａの形成のための開口５０を有さないレジストパターン５を形成することができる。
【００３５】
次いで、図４（ａ）に示すように、コンタクトホール４１ａ内のソース領域２１の表面と、コンタクトホール４２ａ内のドレイン領域２２の表面と、下地絶縁膜１２上とに連続する導電膜４５、４６を形成する。ここでは、シリコン基板１０のほぼ全域にわたってチタンをスパッタリング法で成膜し、チタンからなる導電膜４５を形成する。そして、コンタクトホール４１ａ、４２ａ内において導電膜４５を内壁とする凹部内を含み、導電膜４５を覆ってコア部４１ｃ、４２ｃの形成材料を成膜する。ここでは、コア部４１ｃ、４２ｃの形成材料としてタングステンを用い、シリコン基板１０上のほぼ全域にわたってタングステンをＣＶＤ法で成膜して、導電膜４６を形成する。
【００３６】
次いで、図４（ｂ）に示すように、下地絶縁膜１２上をＣＭＰ法により研磨して、下地絶縁膜１２上の導電膜４５、４６を除去する。コンタクトホール４１ａ内に残留した導電膜４５、４６が、それぞれ、バリアメタル膜４１ｂ、コア部４１ｃになる。同様に、コンタクトホール４２ａ内に残留した導電膜４５、４６が、それぞれ、バリアメタル膜４２ｂ、コア部４２ｃになる。このようにして、コンタクトホール４１ａ内に第１プラグ４１が埋設され、コンタクトホール４２ａに第２プラグ４２が埋設される。  
【００３７】
次いで、図５（ａ）に示すように、第２プラグ４２上と第２プラグ４２周辺の下地絶縁膜１２上とに、下地導電部３４と強誘電体キャパシタ３とを形成する。
具体的には、第２プラグ４２上と下地絶縁膜１２上とに、下地導電部３４の形成材料として、例えばチタンアルミニウムの窒化物をスパッタリング法により成膜する。
そして、チタンアルミニウム窒化膜上に、下部電極３１の形成材料として例えばイリジウムをスパッタリング法等により形成する。
そして、イリジウム膜上に、強誘電体膜３２の形成材料として例えばＰＺＴＮを、ゾルゲル法（ＣＳＤ法）やＭＯＣＶＤ法、スパッタリング法等により酸素雰囲気で成膜する。
そして、ＰＺＴＮ膜上に、上部電極３３の形成材料として例えばイリジウムをスパッタリング法等により形成する。
そして、上層のイリジウム膜上にハードマスク等のマスクパターンを形成する。マスクパターンをエッチングマスクとして、上層のイリジウム膜、ＰＺＴＮ膜、下層のイリジウム膜、チタンアルミニウム窒化膜をエッチングする。以上のようにして、強誘電体キャパシタ３を形成する。
【００３８】
チタンアルミニウムの窒化物が自己配向性を有する材質であるので、チタンアルミニウム窒化膜の結晶配向が良好になる。イリジウム膜やＰＺＴＮ膜は、下地となるチタンアルミニウム窒化膜の結晶配向を反映して、結晶配向が良好になる。また、ＰＺＴＮ膜を酸素雰囲気で成膜しているが、チタンアルミニウム窒化膜が酸素バリア性を有しているので、第１プラグ４１や第２プラグ４２の酸化が防止される。
【００３９】
次いで、図５（ｂ）に示すように、強誘電体キャパシタ３の側壁及び上面、下地導電部３４の側壁、下地導電部３４の周辺における下地絶縁膜１２上を連続して覆う水素バリア膜３５を形成する。ここでは、シリコン基板１０上のほぼ全域にわたってアルミニウム酸化物を成膜し、この膜をパターニングすることにより水素バリア膜３５を形成する。
【００４０】
次いで、図５（ｃ）に示すように、水素バリア膜３５上と、下地絶縁膜１２上とを覆って、層間絶縁膜１３を形成する。ここでは、テトラエトキシシランを含んだ原料ガスを用いてＣＶＤ法でシリコン酸化物を成膜し、層間絶縁膜１３を形成する。原料ガスの反応により水素ガスや水分等の還元性物質が生成されることがある。強誘電体キャパシタ３が水素バリア膜３５に覆われているので、強誘電体膜３２の還元による劣化が格段に低減される。
【００４１】
次いで、図６（ａ）に示すように、層間絶縁膜１３と水素バリア膜３５を貫通するコンタクトホール４４ａを形成し、コンタクトホール４４ａ内に上部電極３３の表面を露出させる。
次いで、図６（ｂ）に示すように、４４ａが形成されたシリコン基板１０を酸素雰囲気で熱処理して、強誘電体膜３２の結晶性を回復させる。これにより、強誘電体膜３２に酸素欠陥を生じていた場合でも、これを補修することができ、強誘電体膜３２を良好な特性にすることができる。なお、強誘電体膜３２の結晶性を回復させる熱処理は、強誘電体材料を成膜してから水素バリア膜３５を形成するまでの間、コンタクトホール４４ａを形成してから後述する導電膜４５を形成するまでの間のいずれのタイミングで行ってもよいし、２回以上行ってもよい。
【００４２】
次いで、図６（ｃ）に示すように、層間絶縁膜１３を貫通して第１プラグ４１に通じるコンタクトホール４３ａを形成した後、コンタクトホール４３ａ、４４ａ内に第３プラグ４３、第４プラグ４４を埋設する。第３プラグ４３、第４プラグ４４は、第１プラグ４１、第２プラグ４２と同様にして形成することができる。例えば、コンタクトホール４３ａ、４４ａの内壁と、コンタクトホール４３ａ内の上部電極３３の表面と、コンタクトホール４４ａ内の第１プラグ４１の表面とを連続的に覆うように導電材料を成膜する。ここでは、シリコン基板１０上のほぼ全域にわたって、導電材料としてチタンを成膜する。そして、コンタクトホール４３ａ、４４ａ内を含むチタン膜を覆って、シリコン基板１０上のほぼ全域にわたって、ＣＶＤ法によりタングステンを成膜する。そして、層間絶縁膜１３上をＣＭＰ法で研磨することにより、層間絶縁膜１３上のチタンとタングステンとを除去する。これにより、コンタクトホール４３ａ内に、チタンからなるバリアメタル膜４３ｂとタングステンからなるコア部４３ｃが埋設され、バリアメタル膜４３ｂとコア部４３ｃとからなる第３プラグ４３が形成される。コンタクトホール４４ａ内にも同様に、バリアメタル膜４４ｂとコア部４４ｃとからなる第４プラグ４４が形成される。層間絶縁膜１３上に配線層４を形成すること等により、強誘電体メモリー装置１が得られる。
【００４３】
以上のように、本実施形態の製造方法では、レジストパターン５の周辺部において、コンタクトホール４１ａ、４２ａの形成のための開口５０を形成していないため、この周辺部にはプラグ導電部４１、４２が形成されない。したがって、この周辺部において、下部電極３１や下地導電部３４等の酸素バリア性を有する導電部に形成不良が生じたとしても、この形成不良の導電部の下にはプラグ導電部が形成されていないため、パーティクルの発生が防止され、半導体装置の歩留りが低下することが低減される、
【符号の説明】
【００４４】
１・・・強誘電体メモリー装置（半導体装置）、２・・・トランジスター、３・・・強誘電体キャパシタ、５・・・レジストパターン、１０、１０Ａ・・・シリコン基板（半導体基板）、１２・・・下地絶縁膜（絶縁膜）、１３・・・層間絶縁膜、３１・・・下部電極、３２・・・強誘電体膜、３３・・・上部電極、３４・・・下地導電部、４１ａ、４２ａ、４３ａ、４４ａ・・・コンタクトホール、Ａ１・・・エッジリンス領域、Ａ２・・・露光領域、Ａ３・・・チップ領域、５０・・・開口、５１・・・塗布膜（感光性材料）、５２・・・感光性膜
【図１】
2011035196.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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