(57)【要約】【課題】携帯電話等の小型機器に実装可能なＳＳＤ（Solid State Drive）等の半導体装置を提供する。【解決手段】半導体装置は、基台１と、メモリチップ１１と、コントローラチップ１２と、複数の受動素子８と、を備える。基台１は、ボンディングパッド１６を有する。メモリチップ１１は、基台１上に設けられ、ワイヤによりボンディングパッド１６に接続され、データを電気的に記憶可能である。コントローラチップ１２は、メモリチップ１１から基台１に向かう方向についてメモリチップ１１を含むメモリ領域ＭＡに設けられ、メモリチップ１１の動作を制御する。複数の受動素子８は、それぞれ、メモリ領域ＭＡに設けられる。【選択図】図３
2011129894.tif 000002
【特許請求の範囲】
【請求項１】
ボンディングパッドを有する基台と、
前記基台の上方に設けられ、ワイヤにより前記ボンディングパッドに接続され、データを電気的に記憶可能なメモリチップと、
前記メモリチップから前記基台に向かう方向について前記メモリチップを含むメモリ領域に設けられ、前記メモリチップの動作を制御するコントローラチップと、
前記メモリ領域に設けられる複数の受動素子と、
を備えることを特徴とする半導体装置。
【請求項２】
前記コントローラチップの面積は、前記メモリチップの面積より小さく、
前記コントローラチップ及び受動素子の全ては、前記メモリ領域内に含まれる、請求項１に記載の半導体装置。
【請求項３】
前記コントローラチップは、前記基台と前記メモリチップとの間に設けられる、請求項２に記載の半導体装置。
【請求項４】
前記コントローラチップと前記基台とを接続するワイヤを中継する中継部材をさらに備え
前記複数の受動素子が、前記中継部材上に設けられる、請求項２又は３に記載の半導体装置。
【請求項５】
前記コントローラチップは、前記メモリチップの上方に設けられ、
前記コントローラチップと前記基台とを接続するワイヤを中継する中継部材をさらに備え
前記複数の受動素子が、前記中継部材上に設けられる、請求項２に記載の半導体装置。
【請求項６】
前記コントローラチップは、前記基台内に設けられる、請求項２に記載の半導体装置。
【請求項７】
前記複数の受動素子の全てが前記基台内に設けられる、請求項２又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＨＤＤ（Hard Disc Drive）等の大容量記憶装置をフラッシュメモリに置き換えたＳＳＤ（Solid State Drive）が開発されている。
【０００３】
従来のＳＳＤは、矩形小型基板であるマザーボード等の実装基板に複数の半導体パッケージが実装されたモジュールであり、マザーボード型ＳＳＤと呼ばれる。各半導体パッケージは、半導体チップを樹脂で封止するＢＧＡ（Ball Grid Array）型の半導体パッケージであり、不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを内蔵するメモリパッケージと、メモリコントローラとしてのドライブ制御回路を内蔵するコントローラパッケージと、容量素子及び抵抗素子から構成される受動素子等と、を備えている。また、実装基板の外周縁部の短辺の一辺には、コネクタが設けられている。
【０００４】
しかしながら、マザーボード型ＳＳＤは、面積が大きいため、携帯電話等の小型機器には実装できない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０６４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、携帯電話等の小型機器に実装可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体装置は、基台と、メモリチップと、コントローラチップと、複数の受動素子と、を備える。基台は、ボンディングパッドを有する。メモリチップは、基台の上方に設けられ、ワイヤによりボンディングパッドに接続され、データを電気的に記憶可能である。コントローラチップは、メモリチップから基台に向かう方向についてメモリチップを含むメモリ領域に設けられ、メモリチップの動作を制御する。複数の受動素子は、メモリ領域に設けられる。
【発明の効果】
【０００８】
本発明によれば、携帯電話等の小型機器に実装可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明の第１実施形態に係る半導体装置の平面図。
【図１Ｂ】図１ＡのＡ−Ａ線に沿った断面図。
【図２】図１Ｂの領域Ｂの拡大図。
【図３】本発明の実施形態に係る半導体装置の構造を示す概略図。
【図４】図１Ａのコントローラチップ１２の周辺の拡大図。
【図５Ａ】本発明の第２実施形態に係る半導体装置の平面図。
【図５Ｂ】図５ＡのＡ−Ａ線に沿った断面図。
【図６】図５Ａのコントローラチップ１２の周辺の拡大図。
【図７Ａ】本発明の第３実施形態に係る半導体装置の平面図。
【図７Ｂ】図７ＡのＡ−Ａ線に沿った断面図。
【図８Ａ】本発明の第４実施形態に係る半導体装置の平面図。
【図８Ｂ】図８ＡのＡ−Ａ線に沿った断面図。
【図９】図８Ｂの領域Ｃの拡大図。
【図１０Ａ】本発明の第５実施形態に係る半導体装置の平面図。
【図１０Ｂ】図１０ＡのＡ−Ａ線に沿った断面図。
【図１１Ａ】本発明の第２実施形態及び第３実施形態を組み合わせた半導体装置の平面図。
【図１１Ｂ】図１１ＡのＡ−Ａ線に沿った断面図。
【図１２】ボンディングパッドの合わせ余裕を含めたメモリセル領域ＭＡを説明するための断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１１】
本発明の実施形態に係る半導体装置について説明する。図３は、本発明の実施形態に係る半導体装置の構造を示す概略図である。
【００１２】
図３の半導体装置は、パッケージ基板（基台）１と、メモリチップ１１と、コントローラチップ１２と、複数の受動素子８と、を備える。パッケージ基板１は、ボンディングパッドを有する。メモリチップ１１は、パッケージ基板１の上方に設けられ、ワイヤによりボンディングパッドに接続され、データを電気的に記憶可能な第１半導体チップである。コントローラチップ１２は、メモリチップ１１からパッケージ基板１に向かう方向についてメモリチップ１１が形成された領域（以下、「メモリ領域」という）ＭＡに少なくとも一部が設けられ、メモリチップ１１の動作（例えば、読み出し動作及び書き込み動作）を制御する第２半導体チップである。受動素子８は、少なくとも１つがメモリ領域ＭＡに設けられる。受動素子８は、チップコンデンサ又はチップ抵抗素子である。チップコンデンサ又はチップ抵抗素子を受動素子８として使用することにより、半導体装置の全体の高さを低くすることができる。
【００１３】
すなわち、本実施形態に係る半導体装置では、コントローラチップ１２の少なくとも一部及び受動素子８の少なくとも１つが、それぞれ、メモリ領域ＭＡ内に設けられる。換言すると、受動素子８、メモリチップ１１、及びコントローラチップ１２が、１つのパッケージ内に設けられる。また、上方から見て、受動素子８、メモリチップ１１、及びコントローラチップ１２は、メモリ領域ＭＡ内に設けられる。ここで、メモリ領域ＭＡとは、上方から見て、ワイヤを介してメモリチップ１１に接続されるパッケージ基板１上の複数のボンディングパッドのうち、両端に位置するボンディングパッドに挟まれた領域であって、メモリチップ１１を含む領域である。なお、ボンディングパッドが１つだけ設けられる場合には、メモリ領域ＭＡは、ボンディングパッドと半導体装置の端部とに挟まれた領域であって、メモリチップ１１を含む領域である。すなわち、メモリ領域ＭＡの端部は、パッケージ基板１上のボンディングパッドの位置によって決まる。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。本発明の第１実施形態は、パッケージ基板内に受動素子が設けられ、パッケージ基板の上方にメモリチップが設けられ、メモリチップの上方にコントローラチップが設けられる半導体装置の例である。
【００１５】
本発明の第１実施形態に係る半導体装置の構成について説明する。図１は、本発明の第１実施形態に係る半導体装置の構成図である。図１Ａは、本発明の第１実施形態に係る半導体装置の平面図である。図１Ｂは、図１ＡのＡ−Ａ線に沿った断面図である。図２は、図１Ｂの領域Ｂの拡大図である。図４は、図１Ａのコントローラチップ１２の周辺の拡大図である。
【００１６】
図１Ｂに示すように、パッケージ基板１は、ガラスエポキシ基板３と、電極材５と、受動素子８と、を備える。例えば、ガラスエポキシ基板３は、ガラス基板と、ガラス基板上のエポキシを硬化させたガラスエポキシ材料又はエポキシを半硬化させたシート状の接着部材（以下、「プリプレグ」という）と、から構成される。
【００１７】
図２に示すように、電極材５は、複数の配線層２を備える。例えば、各配線層２は銅配線である。複数の配線層２の最下層（以下、「第１配線層」という）２ａの下面には、外部端子７が接続されている。例えば、外部端子７は、半田ボールである。外部端子７と第１配線層２ａとの接続部分は、ソルダーレジスト（図示せず）で覆われる。なお、本発明の第１実施形態では、この外部端子７は、メッキ（Ｎｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕ）を介して第１配線層２ａと直接接続されても良い。
【００１８】
図２に示すように、ガラスエポキシ基板３の下面には第１配線層２ａが設けられ、ガラスエポキシ基板３の上面には、第２配線層２ｂが設けられる。なお、この第２配線層２ｂの一部は、ガラスエポキシ基板３に形成されたバンプ４を介して第１配線層２ａと接続されている。なお、第２配線層２ｂは、バンプ４に換えて、ガラスエポキシ基板３に形成された貫通孔（図示せず）を介して第１配線層２ａと接続されてもよい。この第２配線層２ｂは、導電材料９によって受動素子８と接続されている。例えば、導電材料９は、半田である。
【００１９】
図１Ａ及び図１Ｂに示すように、パッケージ基板１上には、複数のボンディングパッド１６が設けられる。このボンディングパッド１６は、図２の複数の配線層２の最上層（以下、「第３配線層」という）２ｃと電気的に接続されている。
【００２０】
図１Ｂ及び図２に示すように、受動素子８及び導電材料９は、絶縁膜層６で覆われる。例えば、絶縁膜層６は、プリプレグを溶融することにより形成される。図２の電極材５は、絶縁膜層６を介して受動素子８に隣接するように設けられる。この電極材５は、複数の配線層２（第１配線層２ａ、第２配線層２ｂ、第３配線層２ｃ、及び第２配線層２ｂと第３配線層２ｃとの間の複数の配線層（以下、「第４配線層」という）２ｄ）と、複数のバンプ４と、を備える。複数のバンプ４は、それぞれ、第１配線層２ａと第２配線層２ｂとの間と、第２配線層２ｂと最下層の第４配線層２ｄとの間と、各第４配線層２ｄの間と、最上層の第４配線層２ｄと第３配線層２ｃとの間に設けられる。複数の第４配線層２ｄは、第２配線層２ｂと第３配線層２ｃとの間に設けられ、バンプ４によって互いに接続されている。電極材５は、例えば、バンプ４と、第４配線層２ｄと、を交互に重ね、プリプレグを溶融させてバンプ４と各第４配線層２ｄとを熱圧着させることにより形成される。具体的には、プリプレグが溶融して、バンプ４とバンプ４の上面側に設けられた第４配線層２ｄの導電層とが接触することにより、各第４配線層２ｄが互いに接続される。また、最下層の第４配線層２ｄの下面と第２配線層２ｂの上面とは、バンプ４によって接続されている。また、第３配線層２ｃの下面と最上層の第４配線層２ｄの上面とは、バンプ４によって接続されている。その結果、複数の第４配線層２ｄを介して第３配線層２ｃと第２配線層２ｂとが接続される。
【００２１】
図１Ｂに示すように、パッケージ基板１上には、接着部材１０を介して複数のメモリチップ１１が積層される。メモリチップ１１は、その上面に複数の第１パッド（メモリパッド）２２を有している。また、本発明の第１実施形態では、接着部材１０及びメモリチップ１１の対が複数層形成される。接着部材１０及びメモリチップ１１の各対は、それぞれの中心線が重ならないように交互に積層される。すなわち、接着部材１０及びメモリチップ１１の各対は、下層のメモリチップ１１上の第１パッド２２の上面に上層の接着部材１０及びメモリチップ１１の対が重ならないように積層される。
【００２２】
図１Ｂに示すように、最上層のメモリチップ１１の上方には、接着部材１０を介してコントローラチップ１２が設けられる。このコントローラチップ１２は、その上面に複数の第２パッド（コントローラパッド）１３を有している。また、図１Ａに示すように、上方から見たコントローラチップ１２の面積は、上方から見たメモリチップ１１の面積よりも小さい。
【００２３】
図１Ｂに示すように、メモリチップ１１上の各第１パッド２２は、第１ワイヤ１５によってパッケージ基板１上の各ボンディングパッド１６に接続されている。また、コントローラチップ１２上の各第２パッド１３は、第２ワイヤ１７によってパッケージ基板１上の各ボンディングパッド１６に接続されている。
【００２４】
図１Ｂに示すように、最上層のメモリチップ１１の上方には、接着部材１０を介して中継部材（第３半導体チップ）１４が設けられる。この中継部材１４は、コントローラチップ１２とパッケージ基板１とを接続する配線を中継するための半導体チップである。中継部材１４は、その上面に複数の第３パッド（中継パッド）１８を有している。図４に示すように、例えば、コントローラチップ１２は、上方から見た形状が四角形である。コントローラチップ１２の４辺には、複数の第２パッド１３から構成される第２パッド群（コントローラパッド群）１３ａ〜１３ｄが設けられる。コントローラチップ１２は、メモリチップ１１の１角付近に設けられる。従って、仮に、メモリチップ１１上に中継部材１４が設けられていない場合には、メモリチップ１１の１角付近に設けられたコントローラチップ１２の２辺の第２パッド群１３ａ及び１３ｂからボンディングパッド１６までの距離は短くなるが、他の２辺の第２パッド群１３ｃ及び１３ｄからボンディングパッド１６までの距離は長くなってしまう。これに対して、メモリチップ１１上に中継部材１４が設けられる場合には、第２パッド群１３ｃ及び１３ｄとボンディングパッド１６との間のワイヤ長を短くすることができる。具体的には、コントローラチップ１２上の第２パッド群１３ｃ及び１３ｄと中継部材１４上の第３パッド１８とを第３ワイヤ２０で接続し、中継部材１４上の第３パッド１８と中継チップ用第３パッド１８ａとを中継配線２３で接続し、中継部材１４上の中継チップ用第３パッド１８ａとパッケージ基板１上のボンディングパッド１６とを第４ワイヤ１９で接続する。これにより、ワイヤ長を短くすることができる。例えば、第１ワイヤ１５〜第４ワイヤ１９の材料は、金線、銀線、銅線、又はこれらの混合物である。
【００２５】
図１Ｂに示すように、複数のメモリチップ１１、コントローラチップ１２、及び中継部材１４は、樹脂２１で覆われる。
【００２６】
なお、本発明の第１実施形態では、電極材５が複数の配線層２及びバンプ４によって形成される例について説明したが、本発明の範囲はこれに限られるものではない。例えば、電極材５は、パッケージ基板１に貫通孔を形成し、この貫通孔に導電材料を埋め込むことによって形成されても良い。
【００２７】
本発明の第１実施形態によれば、パッケージ基板１の上方にメモリチップ１１が設けられ、メモリチップ１１の上方にコントローラチップ１２及び中継部材（中継チップ）１４が設けられる。そして、コントローラチップ１２は、ワイヤボンディング接続によって中継部材（中継チップ）１４を介してパッケージ基板１と接続される。これにより、半導体装置を小型化することができるとともに、パッケージ基板１とコントローラチップ１２との間のワイヤ長を短くすることができる。従って、携帯電話等の小型機器に実装可能なＳＳＤ等の半導体装置が提供される。その結果、半導体装置が高速に動作可能になる。
【００２８】
ここで、半導体装置の上方から見て、メモリチップ１１、コントローラチップ１２、受動素子８及び中継部材１４の面積のうち、メモリチップ１１の面積が最も大きい。すなわち、半導体装置の上方から見て、メモリチップ１１の内側にコントローラチップ１２、受動素子８及び中継部材１４が全て包含されるように配置されている。その結果、半導体装置の上方から見た面積を小さくすることができる。
【００２９】
また、本発明の第１実施形態によれば、受動素子８は、パッケージ基板１上に直接設けられる。従って、半田等を用いて受動素子８を容易に搭載することができる。また、搭載時におけるメモリチップ１１等へのダメージを回避することができる。
【００３０】
また、受動素子８は、半田ポール７の近くに配置することができる。その結果、半導体装置の外部から半田ボール７を介して入力される信号のノイズを効果的に除去することができる。このような構成は高速動作するＳＳＤに特に効果がある。
【００３１】
（第２実施形態）
本発明の第２実施形態について説明する。本発明の第２実施形態は、パッケージ基板上にメモリチップが設けられ、メモリチップの上方にコントローラチップ及び受動素子が設けられる半導体装置の例である。なお、上述の実施形態と同様の説明は省略する。
【００３２】
本発明の第２実施形態に係る半導体装置の構成について説明する。図５は、本発明の第２実施形態に係る半導体装置の構成図である。図５Ａは、本発明の第２実施形態に係る半導体装置の平面図である。図５Ｂは、図５ＡのＡ−Ａ線に沿った断面図である。図６は、図５Ａのコントローラチップ１２の周辺の拡大図である。
【００３３】
図５Ｂに示すように、パッケージ基板１は、第１配線層２ａと、ガラスエポキシ基板３と、第２配線層２ｂと、を備える。ガラスエポキシ基板３は、第１配線層２ａと第２配線層２ｂとに挟まれている。例えば、ガラスエポキシ基板３は、ガラス基板とガラス基板上のエポキシを硬化させたガラスエポキシ材料又はエポキシを半硬化させたシート状のプリプレグと、から構成される。
【００３４】
図５Ａ及び図５Ｂに示すように、パッケージ基板１上には、複数のボンディングパッド１６が設けられる。このボンディングパッド１６は、複数の配線層の最上層（第３配線層）と接続されている。
【００３５】
図５Ｂに示すように、パッケージ基板１上には、接着部材１０を介して複数のメモリチップ１１が積層される。メモリチップ１１上は、その上面に複数の第１パッド（メモリパッド）２２を有している。また、本発明の第２実施形態では、接着部材１０及びメモリチップ１１の対が複数層形成される。接着部材１０及びメモリチップ１１の各対は、それぞれの中心線が重ならないように交互に積層される。すなわち、接着部材１０及びメモリチップ１１の各対は、下層のメモリチップ１１上の第１パッド２２の上面に上層の接着部材１０及びメモリチップ１１の対が重ならないように積層される。
【００３６】
図５Ｂに示すように、最上層のメモリチップ１１の上層には、中継部材（中継基板）１４が設けられる。中継部材１４上には、接着部材１０を介してコントローラチップ１２が設けられるとともに、導電材料９によって受動素子８が接続されている。この中継部材１４は、コントローラチップ１２及び受動素子８とパッケージ基板１とを接続する配線を中継するための基板である。このコントローラチップ１２上には、複数の第２パッド（コントローラパッド）１３が設けられる。また、図５Ａに示すように、上方から見たコントローラチップ１２の面積は、上方から見たメモリチップ１１の面積よりも小さい。この中継部材１４上には、複数の第３パッド（中継パッド）１８が設けられる。
【００３７】
図５Ｂに示すように、メモリチップ１１上の各第１パッド２２は、第１ワイヤ１５によってパッケージ基板１上の各ボンディングパッド１６に接続されている。また、コントローラチップ１２上の各第２パッド１３は、第２ワイヤ１７によってパッケージ基板１上の各ボンディングパッド１６に接続されている。また、中継部材１４上の各第３パッド１８は、第４ワイヤ１９によってパッケージ基板１上の各ボンディングパッド１６に接続されている。
【００３８】
図６に示すように、例えば、コントローラチップ１２は、上方から見た形状が四角形であり、４辺に第２パッド１３を有している。第２パッド１３は、第２パッド群（コントローラパッド群）１３ａ〜１３ｄから構成される。第２パッド群（コントローラパッド群）１３ａ〜１３ｄは、それぞれ、コントローラチップ１２の４辺に位置している。コントローラチップ１２は、中継部材１４の１角付近に設けられる。従って、仮に、メモリチップ１１上に中継部材１４が設けられていない場合には、コントローラチップ１２の第２パッド群１３ａ〜１３ｄからボンディングパッド１６までの距離は長くなってしまう。これに対して、メモリチップ１１上に中継部材１４が設けられる場合には、第２パッド群１３ａ〜１３ｄとボンディングパッド１６との間のワイヤ長を短くすることができる。具体的には、コントローラチップ１２上の第２パッド群１３ａ〜１３ｄと中継部材１４上の第３パッド１８とを第２ワイヤ１７で接続し、中継部材１４上の第３パッド１８と中継チップ用第３パッド１８ａとを内部配線（図示せず）で接続し、中継部材１４上の中継チップ用第３パッド１８ａとパッケージ基板１上のボンディングパッド１６とを第４ワイヤ１９で接続する。これにより、ワイヤ長を短くすることができる。例えば、第１ワイヤ１５〜第４ワイヤ１９の材料は、金線、銀線、銅線、又はこれらの混合物である。
【００３９】
図５Ｂに示すように、複数のメモリチップ１１、コントローラチップ１２、及び中継部材１４は、樹脂２１で覆われる。
【００４０】
本発明の第２実施形態によれば、パッケージ基板１の上方にメモリチップ１１が設けられ、メモリチップ１１の上方に中継部材（中継基板）１４が設けられ、中継部材（中継基板）１４の上方にコントローラチップ１２及び受動素子８が設けられる。そして、コントローラチップ１２は、ワイヤボンディング接続によって中継部材（中継基板）１４を介してパッケージ基板１と接続される。これにより、半導体装置を小型化することができるとともに、パッケージ基板１とコントローラチップ１２との間のワイヤ長を短くすることができる。その結果、半導体装置が高速に動作可能になる。
【００４１】
ここで、半導体装置の上方から見て、メモリチップ１１、コントローラチップ１２、受動素子８及び中継部材１４の面積のうち、メモリチップ１１の面積が最も大きい。すなわち、半導体装置の上方から見て、メモリチップ１１の内側に、コントローラチップ１２、受動素子８及び中継部材１４が全て包含されるように配置されている。その結果、半導体装置の上方から見た面積を小さくすることができる。
【００４２】
また、本発明の第２実施形態によれば、中継チップの代わりに中継基板が中継部材１４として用いられる。その結果、コントローラチップ１２と受動素子８の接続距離を短くできる。従って、コントローラチップ１２に入出力される信号のノイズを効果的に除去することができる。また、コントローラチップ１２と受動素子８は中継基板上方に設けられるため、等長配線のレイアウトが容易になる。このような構成は、特に高速動作するＳＳＤに対して有効である。
【００４３】
（第３実施形態）
本発明の第３実施形態について説明する。第３実施形態は、パッケージ基板内に受動素子が設けられ、パッケージ基板の上方にメモリチップが設けられ、パッケージ基板とメモリチップとの間にコントローラチップが設けられる半導体装置の例である。
【００４４】
本発明の第３実施形態に係る半導体装置の構成について説明する。図７は、本発明の第３実施形態に係る半導体装置の構成図である。図７Ａは、本発明の第３実施形態に係る半導体装置の平面図である。図７Ｂは、図７ＡのＡ−Ａ線に沿った断面図である。
【００４５】
図７Ｂに示すように、パッケージ基板１は、ガラスエポキシ基板３と、電極材５と、受動素子８と、を備える。例えば、ガラスエポキシ基板３は、ガラス基板と、ガラス基板上のエポキシを硬化させたガラスエポキシ材料又はエポキシを半硬化させたシート状のプリプレグと、から構成される。電極材５は、第１実施形態と同様である（図２を参照）。
【００４６】
図７Ａ及び図７Ｂに示すように、パッケージ基板１上には、複数のボンディングパッド１６が設けられる。このボンディングパッド１６は、図２の複数の配線層２の最上層（第３配線層）２ｃと接続されている。
【００４７】
図７Ｂに示すように、パッケージ基板１上には、接着部材１０を介してコントローラチップ１２が形成される。コントローラチップ１２は、封止用部材２４により封止される。封止用部材２４上には、接着部材１０を介して複数のメモリチップ１１が積層される。メモリチップ１１上は、複数の第１パッド（メモリパッド）２２を有している。また、本発明の第３実施形態では、接着部材１０及びメモリチップ１１の対が複数層形成される。接着部材１０及びメモリチップ１１の各対は、それぞれの中心線が重ならないように交互に積層される。すなわち、接着部材１０及びメモリチップ１１の各対は、下層のメモリチップ１１上の第１パッド２２の上面に上層の接着部材１０及びメモリチップ１１の対が重ならないように積層される。但し、最下層のメモリチップ１１は、接着部材１０を介さずに、封止用部材２４上に直接設けられる。
【００４８】
図７Ｂに示すように、コントローラチップ１２上には、複数の第２パッド（コントローラパッド）１３が設けられる。また、図７Ａに示すように、上方から見たコントローラチップ１２の面積は、上方から見たメモリチップ１１の面積よりも小さい。
【００４９】
図７Ｂに示すように、メモリチップ１１上の各第１パッド２２は、第１ワイヤ１５によってパッケージ基板１上のボンディングパッド１６に接続されている。また、コントローラチップ１２上の各第２パッド１３は、第２ワイヤ１７によりパッケージ基板１上のボンディングパッド１６に接続されている。例えば、第１ワイヤ１５及び第２ワイヤ１７の材料は、金線、銀線、銅線、又はこれらの混合物である。
【００５０】
本発明の第３実施形態では、電極材５が複数の配線層２及びバンプ４によって形成される例について説明したが、本発明の範囲はこれに限られるものではない。例えば、電極材５は、パッケージ基板１に貫通孔を形成し、この貫通孔に導電材料を埋め込むことによって形成されても良い。
【００５１】
本発明の第３実施形態によれば、パッケージ基板１の上方にメモリチップ１１が設けられ、パッケージ基板１とメモリチップ１１との間にコントローラチップ１２が設けられ、パッケージ基板１内に受動素子８が設けられる。そして、コントローラチップ１２は、ワイヤボンディング接続によってパッケージ基板１と接続される。これにより、半導体装置を小型化することができるとともに、パッケージ基板１とコントローラチップ１２との間のワイヤ長を短くすることができる。その結果、半導体装置が高速に動作可能になる。また、中継部材１４が不要なので、半導体装置の製造コストを低減することができる。
【００５２】
ここで、半導体装置の上方から見て、メモリチップ１１、コントローラチップ１２及び受動素子８の面積のうち、メモリチップ１１の面積が最も大きい。すなわち、半導体装置の上方から見て、メモリチップ１１の内側に、コントローラチップ１２、受動素子８及び中継部材１４が全て包含されるように配置されている。その結果、半導体装置の上方から見た面積を小さくすることができる。
【００５３】
また、本発明の第３実施形態によれば、受動素子８は、パッケージ基板１内に設けられる。従って、半田等を用いて受動素子８を容易に搭載することができる。また、搭載時におけるメモリチップ１１等へのダメージを回避することができる。
【００５４】
また、受動素子８は、半田ポール７の近くに配置することができる。その結果、半導体装置の外部から半田ボール７を介して入力される信号のノイズを効果的に除去することができる。また、コントローラチップ１２はパッケージ基板１の上方に設けられるため、等長配線のレイアウトが容易になる。このような構成は高速動作するＳＳＤに特に効果がある。
【００５５】
（第４実施形態）
本発明の第４実施形態について説明する。本発明の第４実施形態は、パッケージ基板上にメモリチップが設けられ、パッケージ基板内にコントローラチップ及び受動素子が設けられる半導体装置の例である。なお、上述の実施形態と同様の説明は省略する。
【００５６】
本発明の第４実施形態に係る半導体装置の構成について説明する。図８は、本発明の第４実施形態に係る半導体装置の構成図である。図８Ａは、本発明の第４実施形態に係る半導体装置の平面図である。図８Ｂは、図８ＡのＡ−Ａ線に沿った断面図である。図９は、図８Ｂの領域Ｃの拡大図である。
【００５７】
図８Ｂに示すように、パッケージ基板１は、ガラスエポキシ基板３と、電極材５と、受動素子８と、を備える。例えば、ガラスエポキシ基板３は、ガラス基板と、ガラス基板上のエポキシを硬化させたガラスエポキシ材料又はエポキシを半硬化させたシート状のプリプレグと、から構成される。電極材５は、第１実施形態と同様である（図２を参照）。
【００５８】
図８Ａ及び図８Ｂに示すように、パッケージ基板１上には、複数のボンディングパッド１６が設けられる。このボンディングパッド１６は、図２の複数の配線層２の最上層（第３配線層）２ｃと接続されている。
【００５９】
図８Ｂに示すように、パッケージ基板１内には、接着部材１０を介してコントローラチップ１２が形成される。メモリチップ１１は、その上面に複数の第１パッド（メモリパッド）２２を有している。また、本発明の第４実施形態では、接着部材１０及びメモリチップ１１の対が複数層形成される。接着部材１０及びメモリチップ１１の各対は、それぞれの中心線が重ならないように交互に積層される。すなわち、接着部材１０及びメモリチップ１１の各対は、下層のメモリチップ１１上の第１パッド２２の上面に上層の接着部材１０及びメモリチップ１１の対が重ならないように積層される。
【００６０】
図９に示すように、パッケージ基板１内のコントローラチップ１２の下面には、接着部材１０が設けられる。接続部材１０の下面には、複数の電極２５が設けられる。各電極２５は、第２配線層２ｂに接している。コントローラチップ１２は、電極２５を介して第２配線層２ｂに接続されている。コントローラチップ１２、接着部材１０、及び複数の電極２５は、絶縁膜層６に覆われている。また、図８Ａに示すように、上方から見たコントローラチップ１２の面積は、上方から見たメモリチップ１１の面積よりも小さい。
【００６１】
図８Ｂに示すように、メモリチップ１１上の各第１パッド２２は、第１ワイヤ１５によってパッケージ基板１上のボンディングパッド１６に接続されている。例えば、第１ワイヤ１５の材料は、金線、銀線、銅線、又はこれらの混合物である。
【００６２】
本発明の第４実施形態では、電極材５が複数の配線層２及びバンプ４によって形成される例について説明したが、本発明の範囲はこれに限られるものではない。例えば、電極材５は、パッケージ基板１に貫通孔を形成し、この貫通孔に導電材料を埋め込むことによって形成されても良い。
【００６３】
本発明の第４実施形態によれば、パッケージ基板１の上方にメモリチップ１１が設けられ、パッケージ基板１内にコントローラチップ１２及び受動素子８が設けられる。そして、コントローラチップ１２は、フリップチップ接続によってパッケージ基板１の第２配線層２ｂと接続される。これにより、半導体装置を小型化することができるとともに、パッケージ基板１の第２配線層２ｂとコントローラチップ１２との間のワイヤを省略することができる。その結果、半導体装置が高速に動作可能になる。また、中継部材１４が不要なので、半導体装置の製造コストを低減することができる。また、パッケージ基板１内にコントローラチップ１２が設けられるため、半導体装置の高さを低くすることができる。
【００６４】
ここで、半導体装置の上方から見て、メモリチップ１１、コントローラチップ１２及び受動素子８の面積のうち、メモリチップ１１の面積が最も大きい。すなわち、半導体装置の上方から見て、メモリチップ１１の内側に、コントローラチップ１２、受動素子８及び中継部材１４が全て包含されるように配置されている。その結果、半導体装置の上方から見た面積を小さくすることができる。
【００６５】
また、本発明の第４実施形態によれば、受動素子８は、パッケージ基板１内に設けられる。従って、半田等を用いて受動素子８を容易に搭載することができる。また、搭載時におけるメモリチップ１１等へのダメージを回避することができる。
【００６６】
また、受動素子８は、コントローラチップ１２と半田ポール７の双方の近くに配置することができる。その結果、半導体装置の外部から半田ボール７を介して入力される信号のノイズとコントローラチップ１２の入出力される信号のノイズを効果的に除去することができる。また、コントローラチップ１２と受動素子８はパッケージ基板１のガラスエポキシ基板３の上方に設けられるため、等長配線のレイアウトが容易になる。このような構成は高速動作するＳＳＤに特に効果がある。
【００６７】
（第５実施形態）
本発明の第５実施形態について説明する。本発明の第５実施形態は、パッケージ基板上にメモリチップが設けられ、パッケージ基板内にコントローラチップが設けられ、パッケージ基板内であって、メモリチップの内側に一部が包含されるように受動素子が設けられる半導体装置の例である。なお、上述の実施形態と同様の説明は省略する。
【００６８】
本発明の第５実施形態に係る半導体装置の構成について説明する。図１０は、本発明の第５実施形態に係る半導体装置の構成図である。図１０Ａは、本発明の第５実施形態に係る半導体装置の平面図である。図１０Ｂは、図１０ＡのＡ−Ａ線に沿った断面図である。
【００６９】
図１０Ｂに示すように、パッケージ基板１は、ガラスエポキシ基板３と、電極材５と、受動素子８と、を備える。例えば、ガラスエポキシ基板３は、ガラス基板と、ガラス基板上のエポキシを硬化させたガラスエポキシ材料又はエポキシを半硬化させたシート状のプリプレグと、から構成される。電極材５は、第１実施形態と同様である（図２を参照）。
【００７０】
図１０Ａ及び図１０Ｂに示すように、パッケージ基板１上には、複数のボンディングパッド１６が設けられる。このボンディングパッド１６は、図２の複数の配線層２の最上層（第３配線層）２ｃと接続されている。
【００７１】
図１０Ｂに示すように、パッケージ基板１内には、接着部材１０を介してコントローラチップ１２が形成される。メモリチップ１１は、その上面に複数の第１パッド（メモリパッド）２２を有している。また、本発明の第５実施形態では、接着部材１０及びメモリチップ１１の対が複数層形成される。接着部材１０及びメモリチップ１１の各対は、それぞれの中心線が重ならないように交互に積層される。すなわち、接着部材１０及びメモリチップ１１の各対は、下層のメモリチップ１１上の第１パッド２２の上面に上層の接着部材１０及びメモリチップ１１の対が重ならないように積層される。また、本発明の第５実施形態では、受動素子８は、その一部がメモリチップ１１の外側に位置するように、設けられる。
【００７２】
第４実施形態と同様に（図９を参照）、パッケージ基板１内のコントローラチップ１２の下面には、接着部材１０が設けられる。接続部材１０の下面には、複数の電極２５が設けられる。各電極２５は、第２配線層２ｂに接している。コントローラチップ１２は、電極２５を介して第２配線層２ｂに接続されている。コントローラチップ１２、接着部材１０、及び複数の電極２５は、絶縁膜層６に覆われている。また、図１０Ａに示すように、上方から見たコントローラチップ１２の面積は、上方から見たメモリチップ１１の面積よりも小さい。
【００７３】
図１０Ｂに示すように、メモリチップ１１上の各第１パッド２２は、第１ワイヤ１５によってパッケージ基板１上のボンディングパッド１６に接続されている。例えば、第１ワイヤ１５の材料は、金線、銀線、銅線、又はこれらの混合物である。
【００７４】
本発明の第５実施形態によれば、図１０Ａ及び図１０Ｂに示すように、上方からみて、メモリチップ１１の内側に受動素子８が無くても、ワイヤ１５が接続されるボンディングパッド１６の内側（すなわち、メモリ領域ＭＡ内）に受動素子８が配置されていれば、半導体装置の上方から見た面積を小さくすることができる。ここで、上方からみた半導体装置の大きさは、上方からみたパッケージ基板１の大きさに依存する。そして、上方から見たパッケージ基板１の大きさは、メモリチップ１１の大きさではなく、ボンディングパッド１６の位置に依存する。すなわち、図１０に示すように、上方からみて受動素子８がメモリチップ１１の内側に包含されていなくても、ボンディングパッド１６の内側（すなわち、メモリ領域ＭＡ内）に包含されていれば、半導体装置の上方から見た面積を小さくすることができる。言い換えれば、半導体装置の上方から見て、メモリ領域ＭＡの内側にコントローラチップ１２、受動素子８及び中継部材１４が全て包含されるように配置されているので、半導体装置の上方から見た面積を小さくすることができる。
【００７５】
本発明の第５実施形態では、電極材５が複数の配線層２及びバンプ４によって形成される例について説明したが、本発明の範囲はこれに限られるものではない。例えば、電極材５は、パッケージ基板１に貫通孔を形成し、この貫通孔に導電材料を埋め込むことによって形成されても良い。
【００７６】
なお、本発明の実施形態では、メモリチップ１１上にキャッシュメモリとして用いられるＤＲＡＭ（Dynamic Random Access Memory）チップ又はＳＲＡＭ（Static Random Access Memory）チップ等の様々なメモリチップが積層されても良い。
【００７７】
また、本発明の実施形態では、パッケージ基板１の端部とボンディングパッド１６の端部とは一致しなくても良い。すなわち、パッケージ基板１の端部とボンディングパッド１６の端部とは所定の距離だけ離れていても良い。これは、パッケージ基板１にボンディングパッド１６を形成する際の合わせ余裕である。すなわち、上方からみた半導体装置の大きさは、パッケージ基板１上のボンディングパッド１６の位置に加え、ボンディングパッド１６の合わせ余裕に依存する。よって、図１２に示すように、メモリ領域ＭＡは、ボンディングパッド１６の位置ではなく、ボンディングパッド１６の合わせ余裕を含めた位置まで拡張しても良い。
【００７８】
また、本発明の実施形態では、図１１のように、第２実施形態及び第３実施形態を組み合わせても良い。第２実施形態及び第３実施形態を組み合わせた本発明の実施形態の変形例に係る半導体装置では、パッケージ基板１の上方にメモリチップ１１が設けられ、パッケージ基板１とメモリチップ１１との間にコントローラチップ１２及び受動素子８が設けられ、メモリチップ１１の上方に中継部材（中継基板）１４が設けられ、中継部材（中継基板）１４の上方にも受動素子８が設けられる。そして、コントローラチップ１２は、ワイヤボンディング接続によってパッケージ基板１と接続され、受動素子８は半田９により第２配線層２ｂ及び中継部材（中継基板）１４と接続される。これにより、コントローラチップ１２と受動素子８が電気的に接続される。なお、パッケージ基板１とメモリチップ１１との間に全ての受動素子８が入るスペースが有れば、中継部材（中継基板）１４及び中継部材（中継基板）１４上方の受動素子８は省略することができる。すなわち、パッケージ基板１とメモリチップ１１との間に配置しきれなかった受動素子８をメモリチップ１１の上方に配置することにより、半導体装置の上方から見た面積を小さくすることができる。
【００７９】
また、受動素子８は、コントローラチップ１２及び半田ポール７の双方の近くに配置することができる。その結果、半導体装置の外部から半田ボール７を介して入力される信号のノイズとコントローラチップ１２の入出力される信号のノイズを効果的に除去することができる。また、コントローラチップ１２と受動素子８はパッケージ基板１上方に設けられるため、等長配線のレイアウトが容易になる。このような構成は高速動作するＳＳＤに特に効果がある。
【００８０】
また、本発明の実施形態は、ＳＳＤに限らず、高速動作のために受動素子８を配置する必要があるその他の半導体装置にも適用可能である。
【００８１】
本発明の実施形態によれば、受動素子８、メモリチップ１１、及びコントローラチップ１２が、１つのパッケージ内に設けられる。これにより、半導体装置を小型化することができる。その結果、携帯電話等の小型機器に実装可能な半導体装置が提供可能になる。
【００８２】
また、本発明の実施形態によれば、メモリチップ１１が複数枚連続して積層されても良い。従って、上述の効果を得るとともに、大容量の半導体装置を得ることができる。
【００８３】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８４】
１  パッケージ基板（基台）
２  配線層
２ａ  第１配線層
２ｂ  第２配線層
２ｃ  第３配線層
２ｄ  第４配線層
３  ガラスエポキシ基板
４  バンプ
５  電極材
６  絶縁膜層
７  外部端子
８  受動素子
９  導電材料
１０  接着部材
１１  メモリチップ（第１半導体チップ）
１２  コントローラチップ（第２半導体チップ）
１３  第２パッド（コントローラパッド）
１３ａ〜１３ｄ  第２パッド郡（コントローラパッド群）
１４  中継部材
１５  第１ワイヤ
１６  ボンディングパッド
１７  第２ワイヤ
１８  第３パッド（中継パッド）
１８ａ  中継用第３パッド 
１９  第４ワイヤ
２０  第３ワイヤ
２１  樹脂
２２  第１パッド（メモリパッド）
２３  中継配線
２４  封止用部材
２５  電極
【図１Ａ】
2011129894.tif 000003
【図１Ｂ】
2011129894.tif 000004
【図２】
2011129894.tif 000005
【図３】
2011129894.tif 000006
【図４】
2011129894.tif 000007
【図５Ａ】
2011129894.tif 000008
【図５Ｂ】
2011129894.tif 000009
【図６】
2011129894.tif 000010
【図７Ａ】
2011129894.tif 000011
【図７Ｂ】
2011129894.tif 000012
【図８Ａ】
2011129894.tif 000013
【図８Ｂ】
2011129894.tif 000014
【図９】
2011129894.tif 000015
【図１０Ａ】
2011129894.tif 000016
【図１０Ｂ】
2011129894.tif 000017
【図１１Ａ】
2011129894.tif 000018
【図１１Ｂ】
2011129894.tif 000019
【図１２】
2011129894.tif 000020