(57)【要約】【課題】強誘電体キャパシタを積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供する。【解決手段】強誘電体キャパシタＣ１、Ｃ２を互いに直列に接続し、強誘電体キャパシタＣ１、Ｃ２の接続点に対する導通状態をセルトランジスタＭ１にて制御し、プレート線ＰＬ０Ａを強誘電体キャパシタの他端Ｃ１に接続し、プレート線ＰＬ０Ｂを強誘電体キャパシタの他端Ｃ２に接続し、ビット線ＢＬ０、ＢＬ１を共有する複数のメモリセルＭＣ００〜ＭＣ０３にてプレート線ＰＬ０Ａ、ＰＬ０Ｂを共有させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
互いに直列に接続された第１および第２の強誘電体キャパシタと、ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの接続点に対する導通状態を制御するセルトランジスタとを含むメモリセルと、
複数の前記メモリセルにて共有されるビット線と、
前記ゲートに接続されたワード線と、
前記第１の強誘電体キャパシタの他端に接続され、前記ビット線を共有する複数のメモリセルにて共有される第１のプレート線と
前記第２の強誘電体キャパシタの他端に接続され、前記ビット線を共有する複数のメモリセルにて共有される第２のプレート線とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１および第２の強誘電体キャパシタの分極方向が互いに異なるように前記メモリセルに書き込みが行われ、前記第１および第２のプレート線のいずれか一方を駆動することで前記メモリセルから読み出しが行われることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
互いに直列に接続された第１および第２の強誘電体キャパシタと、
ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの接続点に対する導通状態を制御するセルトランジスタと、
ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの少なくともいずれか１個の両端を短絡するリセットトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの接続点がビット線に接続されるメモリセルを選択するブロックセレクトトランジスタをさらに備えることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１および第２の強誘電体キャパシタは、前記セルトランジスタが形成される半導体基板に対して垂直方向に積層され、前記第１および第２の強誘電体キャパシタの接続点は前記セルトランジスタの拡散層に接続されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１および第２の強誘電体キャパシタは、前記セルトランジスタが形成される半導体基板に対して水平方向に積層され、前記第１および第２の強誘電体キャパシタの接続点は前記セルトランジスタの拡散層に接続されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置として強誘電体メモリがある。この強誘電体メモリはＤＲＡＭの常誘電体キャパシタを強誘電体キャパシタに置き換えることで構成することができる。このため、ＤＲＡＭと同様に高集積化が可能でランダムアクセス性にも優れ、書き込みも高速に行えるという特徴がある。
【０００３】
例えば、特許文献１には、２つの強誘電体容量が接点に対して同方向の分極を保持する条件で、駆動点を介して強誘電体容量およびトランジスタを駆動して単一のデータを記憶させることで、分極値を読み出す際の読み出し電圧差の増加を図りつつ、分極反転を起こさないで読み出し、単一な動作電圧で書き込みおよび読み出しを行う方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４２１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、強誘電体キャパシタを積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、互いに直列に接続された第１および第２の強誘電体キャパシタと、ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの接続点に対する導通状態を制御するセルトランジスタとを含むメモリセルと、複数の前記メモリセルにて共有されるビット線と、前記ゲートに接続されたワード線と、前記第１の強誘電体キャパシタの他端に接続され、前記ビット線を共有する複数のメモリセルにて共有される第１のプレート線と、前記第２の強誘電体キャパシタの他端に接続され、前記ビット線を共有する複数のメモリセルにて共有される第２のプレート線とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【０００７】
本発明の一態様によれば、互いに直列に接続された第１および第２の強誘電体キャパシタと、ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの接続点に対する導通状態を制御するセルトランジスタと、ゲートに印加される電圧に基づいて、前記第１および第２の強誘電体キャパシタの少なくともいずれか１個の両端を短絡するリセットトランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【０００８】
本発明によれば、強誘電体キャパシタを積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図。
【図２】図２は、図１の不揮発性半導体記憶装置の書き込み時の各部の波形を示すタイミングチャート。
【図３】図３は、図１の不揮発性半導体記憶装置の読み出し時の各部の波形を示すタイミングチャート。
【図４】図４は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図。
【図５】図５は、図４の不揮発性半導体記憶装置をビット線ＢＬ０方向に沿って切断した断面図。
【図６】図６は、図５の不揮発性半導体記憶装置のレイアウト構成を示す平面図。
【図７】図７は、図５のレイヤＬ１のレイアウト構成を示す平面図。
【図８】図８は、図５のレイヤＬ２のレイアウト構成を示す平面図。
【図９】図９は、図５のレイヤＬ３のレイアウト構成を示す平面図。
【図１０】図１０は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図。
【図１１】図１１は、図１０の不揮発性半導体記憶装置をビット線ＢＬ方向に沿って切断した断面図。
【図１２】図１２は、本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図。
【図１３】図１３は、図１２の不揮発性半導体記憶装置をビット線ＢＬ方向に沿って切断した断面図。
【図１４】図１４は、図１２の強誘電体キャパシタＣ１１、Ｃ１２の製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。
図１において、不揮発性半導体記憶装置には、メモリセルＭＣ００〜ＭＣ０３がロウ方向およびカラム方向にマトリックス状に配置されている。ここで、メモリセルＭＣ００〜ＭＣ０３には、セルトランジスタＭ１および強誘電体キャパシタＣ１、Ｃ２が設けられている。そして、強誘電体キャパシタＣ１、Ｃ２は互いに直列に接続され、強誘電体キャパシタＣ１、Ｃ２の接続点にて記憶ノードＮ０が構成されている。そして、強誘電体キャパシタＣ１、Ｃ２は、分極方向が互いに異なるように残留分極が発生されることにより、データを保持することができる。また、セルトランジスタＭ１は、例えば、Ｎチャンネル電界効果トランジスタにて構成することができる。そして、１は、ゲートに印加される電圧に基づいて、強誘電体キャパシタＣ１、Ｃ２の接続点に対する導通状態を制御することができる。
【００１２】
ここで、ロウ方向に配置された複数のメモリセルＭＣ００〜ＭＣ０３にてメモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１が構成されている。そして、メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１がロウ方向およびカラム方向にマトリックス状に配置されることで、メモリセルアレイが構成されている。
【００１３】
そして、ロウ方向に配置されたメモリセルブロックＢ００、Ｂ０１において、強誘電体キャパシタＣ１の他端はプレート線ＰＬ０Ａに接続され、強誘電体キャパシタＣ２の他端はプレート線ＰＬ０Ｂに接続されている。また、ロウ方向に配置されたメモリセルブロックＢ１０、Ｂ１１おいて、強誘電体キャパシタＣ１の他端はプレート線ＰＬ１Ａに接続され、強誘電体キャパシタＣ２の他端はプレート線ＰＬ１Ｂに接続されている。なお、プレート線ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂは、強誘電体キャパシタＣ１、Ｃ２の他端の電位を個別に制御することができる。
【００１４】
また、マトリックス状に配置されたメモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１において、メモリセルＭＣ００〜ＭＣ０３の強誘電体キャパシタＣ１、Ｃ２の接続点は、メモリセルＭＣ００〜ＭＣ０３のセルトランジスタＭ１をそれぞれ介して共通ソース線ＣＳ０に接続されている。
【００１５】
また、各メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１には、リセットトランジスタＲＴ０およびブロックセレクトトランジスタＳＴ０が設けられている。ここで、リセットトランジスタＲＴ０は、ゲートに印加される電圧に基づいて、メモリセルＭＣ００〜ＭＣ０３の強誘電体キャパシタＣ１の両端を短絡することで、スタンバイ時に強誘電体キャパシタＣ１に電圧が印加されないようにして、強誘電体キャパシタＣ１の分極値を維持させることができる。また、ブロックセレクトトランジスタＳＴ０は、ゲートに印加される電圧に基づいて、ビット線ＢＬ０、ＢＬ１に接続されるメモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１を選択することで、ビット線ＢＬ０が複数のメモリセルブロックＢ００、Ｂ０１にて共有されたり、ビット線ＢＬ１が複数のメモリセルブロックＢ１０、Ｂ１１にて共有されたりする場合においても、ビット線ＢＬ０、ＢＬ１の容量を低減させることができる。
【００１６】
そして、ロウ方向に配置されたメモリセルブロックＢ００、Ｂ０１の各共通ソース線ＣＳ０は、各メモリセルブロックＢ００、Ｂ０１のリセットトランジスタＲＴ０を介してプレート線ＰＬ０Ａに接続されるとともに、各メモリセルブロックＢ００、Ｂ０１のブロックセレクトトランジスタＳＴ０を介してビット線ＢＬ０に接続されている。また、ロウ方向に配置されたメモリセルブロックＢ１０、Ｂ１１の各共通ソース線ＣＳ０は、各メモリセルブロックＢ１０、Ｂ１１のリセットトランジスタＲＴ０を介してプレート線ＰＬ１Ａに接続されるとともに、各メモリセルブロックＢ１０、Ｂ１１のブロックセレクトトランジスタＳＴ０を介してビット線ＢＬ１に接続されている。
なお、ビット線ＢＬ０、ＢＬ１は、強誘電体キャパシタＣ１、Ｃ２の接続点の電位をロウごとに制御することができる。
【００１７】
また、ワード線ＷＬ０〜ＷＬ３は、カラム方向に配置されたメモリセルブロックＢ００、Ｂ１０のメモリセルＭＣ００〜ＭＣ０３のゲートにそれぞれ接続されている。また、ワード線ＷＬ４〜ＷＬ７は、カラム方向に配置されたメモリセルブロックＢ０１、Ｂ１１のメモリセルＭＣ００〜ＭＣ０３のゲートにそれぞれ接続されている。
【００１８】
また、ブロックセレクト線ＢＳ０は、カラム方向に配置されたメモリセルブロックＢ００、Ｂ１０の各ブロックセレクトトランジスタＳＴ０のゲートに接続されている。また、ブロックセレクト線ＢＳ１は、カラム方向に配置されたメモリセルブロックＢ０１、Ｂ１１の各ブロックセレクトトランジスタＳＴ０のゲートに接続されている。
【００１９】
また、リセット線ＲＳＴ０は、カラム方向に配置されたメモリセルブロックＢ００、Ｂ１０の各リセットトランジスタＲＴ０のゲートに接続されている。また、リセット線ＲＳＴ１は、カラム方向に配置されたメモリセルブロックＢ０１、Ｂ１１の各リセットトランジスタＲＴ０のゲートに接続されている。
【００２０】
なお、ワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ブロックセレクト線ＢＳ０、ＢＳ１およびリセット線ＲＳＴ０、ＲＳＴ１はカラム方向に配線し、ビット線ＢＬ０、ＢＬ１およびプレート線ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂはロウ方向に配線することができる。そして、ビット線ＢＬ０、ＢＬ１の一端は、センスアンプＳ０、Ｓ１にそれぞれ接続されている。
【００２１】
図２は、図１の不揮発性半導体記憶装置の書き込み時の各部の波形を示すタイミングチャートである。図２において、スタンバイ時には、ビット線ＢＬ０、ＢＬ１はロウレベルにプリチャージされるとともに、ブロックセレクト線ＢＳ０、ＢＳ１の電位はロウレベルに維持される。このため、各メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１のブロックセレクトトランジスタＳＴ０はオフにされ、各メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１の共通ソース線ＣＳ０は、ビット線ＢＬ０、ＢＬ１と遮断される。
【００２２】
また、スタンバイ時には、プレート線ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂの電位はロウレベルに維持されるとともに、ワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７およびリセット線ＲＳＴ０、ＲＳＴ１の電位はハイレベルに維持される。このため、各メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１のリセットトランジスタＲＴ０および各メモリセルＭＣ００〜ＭＣ０３のセルトランジスタＭ１はオンし、各メモリセルＭＣ００〜ＭＣ０３の強誘電体キャパシタＣ１、Ｃ２の両端の電位はロウレベルに維持される。この結果、スタンバイ時には、強誘電体キャパシタＣ１、Ｃ２の両端に電圧が印加されるのが防止され、強誘電体キャパシタＣ１、Ｃ２の分極値がそのまま維持される。
【００２３】
次に、例えば、メモリセルブロックＢ００のメモリセルＭＣ００にデータを書き込む場合、ブロックセレクト線ＢＳ０の電位がロウレベルからハイレベルに変化される。そして、ブロックセレクト線ＢＳ０の電位がロウレベルからハイレベルに変化されると、メモリセルブロックＢ００のブロックセレクトトランジスタＳＴ０がオンし、メモリセルブロックＢ００の共通ソース線ＣＳ０は、ビット線ＢＬ０と導通される。
【００２４】
また、メモリセルブロックＢ００のメモリセルＭＣ００にデータを書き込む場合、リセット線ＲＳＴ０の電位がハイレベルからロウレベルに変化される。そして、リセット線ＲＳＴ０の電位がハイレベルからロウレベルに変化されると、メモリセルブロックＢ００のリセットトランジスタＲＴ０がオフし、メモリセルブロックＢ００の共通ソース線ＣＳ０がプレート線ＰＬ０Ａと遮断される。そして、プレート線ＰＬ０Ａ、ＰＬ０Ｂの電位がロウレベルからハイレベルに変化されるとともに、書き込みデータに応じてビット線ＢＬ０の電位がロウレベルまたはハイレベルにされる。
【００２５】
また、メモリセルブロックＢ００のメモリセルＭＣ００にデータを書き込む場合、ワード線ＷＬ０の電位がハイレベルに維持されたまま、ワード線ＷＬ１〜ＷＬ３の電位がハイレベルからロウレベルに変化される。
【００２６】
そして、ワード線ＷＬ０の電位がハイレベルに維持されたまま、メモリセルブロックＢ００の共通ソース線ＣＳ０がビット線ＢＬ０と導通されると、メモリセルブロックＢ００のメモリセルＭＣ００の記憶ノードＮ０がビット線ＢＬ０と導通され、ビット線ＢＬ０の電位に応じて記憶ノードＮ０の電位がロウレベルまたはハイレベルにされる。
【００２７】
そして、記憶ノードＮ０の電位がロウレベルまたはハイレベルに応じて、強誘電体キャパシタＣ１、Ｃ２の分極方向が互いに異なるように分極方向が反転することで、強誘電体キャパシタＣ１、Ｃ２にデータが書き込まれる。
【００２８】
図３は、図１の不揮発性半導体記憶装置の読み出し時の各部の波形を示すタイミングチャートである。図３において、スタンバイ時には、図２と同様に図１の不揮発性半導体記憶装置の各部の電位が設定される。
【００２９】
次に、例えば、メモリセルブロックＢ００のメモリセルＭＣ００からデータを読み出す場合、ブロックセレクト線ＢＳ０の電位がロウレベルからハイレベルに変化される。そして、ブロックセレクト線ＢＳ０の電位がロウレベルからハイレベルに変化されると、メモリセルブロックＢ００のブロックセレクトトランジスタＳＴ０がオンし、メモリセルブロックＢ００の共通ソース線ＣＳ０は、ビット線ＢＬ０と導通される。
【００３０】
また、メモリセルブロックＢ００のメモリセルＭＣ００からデータを読み出す場合、リセット線ＲＳＴ０の電位がハイレベルからロウレベルに変化される。そして、リセット線ＲＳＴ０の電位がハイレベルからロウレベルに変化されると、メモリセルブロックＢ００のリセットトランジスタＲＴ０がオフし、メモリセルブロックＢ００の共通ソース線ＣＳ０がプレート線ＰＬ０Ａと遮断される。そして、プレート線ＰＬ０Ｂの電位がロウレベルに維持されたまま、プレート線ＰＬ０Ａの電位がロウレベルからハイレベルに変化される。
【００３１】
また、メモリセルブロックＢ００のメモリセルＭＣ００からデータを読み出す場合、ワード線ＷＬ０の電位がハイレベルに維持されたまま、ワード線ＷＬ１〜ＷＬ３の電位がハイレベルからロウレベルに変化される。
【００３２】
そして、ワード線ＷＬ０の電位がハイレベルに維持されたまま、メモリセルブロックＢ００の共通ソース線ＣＳ０がビット線ＢＬ０と導通されると、メモリセルブロックＢ００のメモリセルＭＣ００の記憶ノードＮ０がビット線ＢＬ０と導通され、強誘電体キャパシタＣ１、Ｃ２の分極方向に応じてビット線ＢＬ０がロウレベルまたはハイレベルにされる。
【００３３】
そして、ビット線ＢＬ０の電位が図１のセンスアンプＳ０にて検出されることで、メモリセルブロックＢ００のメモリセルＭＣ００に記憶されているデータが‘０’か‘１’かが判定される。
【００３４】
ここで、強誘電体キャパシタＣ１、Ｃ２の分極方向が互いに異なるようにメモリセルＭＣ００にデータを書き込むことにより、強誘電体キャパシタＣ１から‘１’を読み出す時は、強誘電体キャパシタＣ１からビット線ＢＬ０に読み出される電荷量が大きくなるように、強誘電体キャパシタＣ２の残留分極をビット線ＢＬ０に作用させ、強誘電体キャパシタＣ１から‘０’を読み出す時は、強誘電体キャパシタＣ１からビット線ＢＬ０に読み出される電荷量が小さくなるように、強誘電体キャパシタＣ２の残留分極をビット線ＢＬ０に作用させることができ、読み出し信号量の差分を増大させることができる。
【００３５】
また、例えば、同一のビット線ＢＬ０が共有されるメモリセルブロックＢ００、Ｂ０１のプレート線ＰＬ０Ａ、ＰＬ０Ｂをロウ方向のメモリセルＭＣ００〜ＭＣ０３間で共有することにより、メモリセルブロックＢ００のメモリセルＭＣ００からデータを読み出す際に、プレート線ＰＬ０Ａ、ＰＬ０Ｂにかかる負荷をメモリセルブロックＢ００のメモリセルＭＣ００に限定することができる。このため、強誘電体キャパシタＣ１、Ｃ２を積層した場合においても、プレート線ＰＬ０Ａ、ＰＬ０Ｂにかかる負荷の増大を抑制しつつ、プレート線ＰＬ０Ａ、ＰＬ０Ｂの本数が増加するのを防止することが可能となり、読み出し速度を向上させつつ、強誘電体メモリの微細化を図ることができる。
【００３６】
また、メモリセルブロックＢ００、Ｂ０１、Ｂ１０、Ｂ１１ごとにブロックセレクトトランジスタＳＴ０を設けることにより、例えば、同一のビット線ＢＬ０が複数のメモリセルブロックＢ００、Ｂ０１にて共有される場合においても、ビット線ＢＬ０の寄生容量を低減することが可能となり、読み出し速度を向上させることができる。
【００３７】
なお、上述した第１実施形態では、メモリセルブロックＢ００、Ｂ０１にて共有されるプレート線ＰＬ０Ａ、ＰＬ０Ｂと、メモリセルブロックＢ１０、Ｂ１１にて共有されるプレート線ＰＬ１Ａ、ＰＬ１Ｂとを別個に設ける方法について説明したが、メモリセルブロックＢ００、Ｂ０１にて共有されるプレート線ＰＬ０Ａ、ＰＬ０Ｂと、メモリセルブロックＢ１０、Ｂ１１にて共有されるプレート線ＰＬ１Ａ、ＰＬ１Ｂとを共通化するようにしてもよい。
【００３８】
（第２実施形態）
図４は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。
図４において、この不揮発性半導体記憶装置には、図１のメモリセルブロックＢ００に対して相補的なメモリセルブロックＢ００Ｂが設けられている。ここで、メモリセルブロックＢ００にはメモリセルＭＣ００〜ＭＣ０３が設けられ、メモリセルブロックＢ００ＢにはメモリセルＭＣ１０〜ＭＣ１３が設けられている。そして、メモリセルＭＣ００〜ＭＣ０３、ＭＣ１０〜ＭＣ１３は、ロウ方向およびカラム方向にマトリックス状に配置されている。ここで、メモリセルＭＣ００〜ＭＣ０３、ＭＣ１０〜ＭＣ１３には、セルトランジスタＭ１および強誘電体キャパシタＣ１、Ｃ２が設けられている。そして、強誘電体キャパシタＣ１、Ｃ２は互いに直列に接続され、強誘電体キャパシタＣ１、Ｃ２の接続点にて記憶ノードＮ０が構成されている。そして、メモリセルブロックＢ００、Ｂ００Ｂが対としてロウ方向およびカラム方向にマトリックス状に配置されることで、メモリセルアレイが構成されている。
【００３９】
そして、メモリセルブロックＢ００、Ｂ００Ｂにおいて、強誘電体キャパシタＣ１の他端はプレート線ＰＬ０Ａに接続され、強誘電体キャパシタＣ２の他端はプレート線ＰＬ０Ｂに接続されている。
【００４０】
また、メモリセルブロックＢ００おいて、メモリセルＭＣ００〜ＭＣ０３の強誘電体キャパシタＣ１、Ｃ２の接続点は、メモリセルＭＣ００〜ＭＣ０３のセルトランジスタＭ１をそれぞれ介して共通ソース線ＣＳ０に接続されている。また、メモリセルブロックＢ００Ｂおいて、メモリセルＭＣ１０〜ＭＣ１３の強誘電体キャパシタＣ１、Ｃ２の接続点は、メモリセルＭＣ１０〜ＭＣ１３のセルトランジスタＭ１をそれぞれ介して共通ソース線ＣＳ１に接続されている。
【００４１】
また、メモリセルブロックＢ００、Ｂ００Ｂには、リセットトランジスタＲＴ０、ＲＴ１がそれぞれ設けられるとともに、ブロックセレクトトランジスタＳＴ０、ＳＴ１がそれぞれ設けられている。ここで、リセットトランジスタＲＴ０は、ゲートに印加される電圧に基づいて、メモリセルＭＣ００〜ＭＣ０３の強誘電体キャパシタＣ１の両端を短絡することができる。また、リセットトランジスタＲＴ１は、ゲートに印加される電圧に基づいて、メモリセルＭＣ１０〜ＭＣ１３の強誘電体キャパシタＣ１の両端を短絡することができる。また、ブロックセレクトトランジスタＳＴ０は、ゲートに印加される電圧に基づいて、ビット線ＢＬ０に接続されるメモリセルブロックＢ００を選択することができる。また、ブロックセレクトトランジスタＳＴ１は、ゲートに印加される電圧に基づいて、ビット線ＢＬＢ０に接続されるメモリセルブロックＢ００Ｂを選択することができる。
【００４２】
そして、メモリセルブロックＢ００の共通ソース線ＣＳ０は、リセットトランジスタＲＴ０を介してプレート線ＰＬ０Ａに接続されるとともに、ブロックセレクトトランジスタＳＴ０を介してビット線ＢＬ０に接続されている。また、メモリセルブロックＢ００Ｂの共通ソース線ＣＳ１は、リセットトランジスタＲＴ１を介してプレート線ＰＬ０Ａに接続されるとともに、ブロックセレクトトランジスタＳＴ１を介してビット線ＢＬＢ０に接続されている。また、ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣ００〜ＭＣ０３、ＭＣ１０〜ＭＣ１３のゲートにそれぞれ接続されている。
【００４３】
また、ブロックセレクト線ＢＳ０、ＢＳＢ０は、ブロックセレクトトランジスタＳＴ０、ＳＴ１のゲートにそれぞれ接続されている。また、リセット線ＲＳＴ０、ＲＳＴＢ０は、リセットトランジスタＲＴ０、ＲＴ１のゲートにそれぞれ接続されている。また、ビット線ＢＬ０、ＢＬＢ０の一端は、センスアンプＳ０に接続されている。
【００４４】
図５は、図４の不揮発性半導体記憶装置をビット線ＢＬ０方向に沿って切断した断面図、図６は、図５の不揮発性半導体記憶装置のレイアウト構成を示す平面図、図７は、図５のレイヤＬ１のレイアウト構成を示す平面図、図８は、図５のレイヤＬ２のレイアウト構成を示す平面図、図９は、図５のレイヤＬ３のレイアウト構成を示す平面図である。図５〜図９において、この不揮発性半導体記憶装置では、レイヤＬ１〜Ｌ３が順次積層されている。
【００４５】
ここで、レイヤＬ１において、半導体基板１１には拡散層１２が形成されている。なお、半導体基板１１の材料は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。ここで、拡散層１２は、図４のセルトランジスタＭ１、リセットトランジスタＲＴ０、ＲＴ１およびブロックセレクトトランジスタＳＴ０、ＳＴ１のソース／ドレイン層として用いることができる。そして、拡散層１２の間に配置されるようにして、ゲート電極１４がゲート絶縁膜１３を介して半導体基板１１上に形成されることで、図４のセルトランジスタＭ１、リセットトランジスタＲＴ０、ＲＴ１およびブロックセレクトトランジスタＳＴ０、ＳＴ１が構成されている。
【００４６】
そして、レイヤＬ１には、セルトランジスタＭ１、リセットトランジスタＲＴ０、ＲＴ１およびブロックセレクトトランジスタＳＴ０、ＳＴ１のゲート電極１４をそれぞれ兼ねるワード線ＷＬ０〜ＷＬ３、リセット線ＲＳＴ０、ＲＳＴＢ０およびブロックセレクト線ＢＳ０、ＢＳＢ０が形成されている。
【００４７】
また、レイヤＬ１において、ゲート電極１４上には配線Ｈ０が形成されている。そして、配線Ｈ０がコンタクト電極Ｕ２を介してセルトランジスタＭ１、リセットトランジスタＲＴ０およびブロックセレクトトランジスタＳＴ０のソースを構成する拡散層１２に接続されることで、共通ソース線ＣＳ０が構成されている。
【００４８】
また、レイヤＬ２において、配線Ｈ０上には配線Ｈ１、Ｈ２が形成されている。ここで、配線Ｈ１がコンタクト電極Ｕ１を介してリセットトランジスタＲＴ０のドレインを構成する拡散層１２に接続されることで、プレート線ＰＬ０Ａが構成されている。また、配線Ｈ２はコンタクト電極Ｕ４を介してブロックセレクトトランジスタＳＴ０のドレインを構成する拡散層１２に接続されている。
【００４９】
また、レイヤＬ２において、配線Ｈ１上にはキャパシタ電極１５、１７、１９および強誘電体膜１６、１８が形成されている。ここで、キャパシタ電極１５上に強誘電体膜１６を介してキャパシタ電極１７を積層することで強誘電体キャパシタＣ１が構成されている。また、キャパシタ電極１７上に強誘電体膜１８を介してキャパシタ電極１９を積層することで強誘電体キャパシタＣ２が構成されている。そして、キャパシタ電極１５はコンタクト電極Ｕ７を介して配線Ｈ１に接続されている。なお、キャパシタ電極１５、１７、１９の材料は、例えば、Ｉｒ、Ｐｔ、ＲｕＯｘなどを用いることができる。また、強誘電体膜１６、１８の材料は、例えば、ＰＺＴ、ＳＢＴなどを用いることができる。
【００５０】
また、レイヤＬ２において、キャパシタ電極１９上には配線Ｈ３が形成されている。ここで、配線Ｈ３がコンタクト電極Ｕ８を介してキャパシタ電極１９に接続されることで、プレート線ＰＬ０Ｂが構成されている。
【００５１】
また、レイヤＬ２において、配線Ｈ２上には配線Ｈ４が形成されている。そして、配線Ｈ４はコンタクト電極Ｕ５を介して配線Ｈ２に接続されている。
【００５２】
また、レイヤＬ１、Ｌ２において、各メモリセルＭＣ００〜ＭＣ０３のキャパシタ電極１７は、コンタクト電極Ｕ３を介し、各メモリセルＭＣ００〜ＭＣ０３のセルトランジスタＭ１のドレインを構成する拡散層１２に接続されている。
【００５３】
ここで、コンタクト電極Ｕ３を介してキャパシタ電極１７を拡散層１２に接続する場合、図７および図８に示すように、コンタクト電極Ｕ３が配線Ｈ０、Ｈ１と接触しないようにするために、コンタクト電極Ｕ３を避けるように配線Ｈ０、Ｈ１を蛇行させることができる。
【００５４】
また、レイヤＬ３において、配線Ｈ３、Ｈ４上には配線Ｈ５が形成されている。そして、配線Ｈ５はコンタクト電極Ｕ６を介して配線Ｈ４に接続されることで、ビット線ＢＬ０が構成されている。なお、配線Ｈ０〜Ｈ５およびコンタクト電極Ｕ１〜Ｕ８の材料は、例えば、Ａｌ、Ｃｕなどを用いることができる。
【００５５】
ここで、半導体基板１１に対して垂直方向に強誘電体キャパシタＣ１、Ｃ２を積層することにより、強誘電体キャパシタＣ１、Ｃ２の面積を縮小した場合においても、保持分極量を確保することができ、読み出し信号量の減少を抑制しつつ、強誘電体メモリの高集積化を図ることができる。
【００５６】
また、同一のビット線ＢＬ０が共有されるメモリセルＭＣ００〜ＭＣ０３間でプレート線ＰＬ０Ａ、ＰＬ０Ｂを共有することにより、強誘電体キャパシタＣ１、Ｃ２を積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供することが可能となる。
【００５７】
（第３実施形態）
図１０は、本発明の第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。図１０において、不揮発性半導体記憶装置には、メモリセルＭＣ２０〜ＭＣ２３がロウ方向およびカラム方向にマトリックス状に配置されている。ここで、メモリセルＭＣ２０〜ＭＣ２３には、セルトランジスタＭ１および強誘電体キャパシタＣ１〜Ｃ４が設けられている。そして、強誘電体キャパシタＣ１〜Ｃ４の一端は互いに共通に接続され、強誘電体キャパシタＣ１〜Ｃ４の接続点にて記憶ノードＮ０が構成されている。そして、強誘電体キャパシタＣ１、Ｃ３と、強誘電体キャパシタＣ２、Ｃ４とは、分極方向が互いに異なるように残留分極が発生されることにより、データを保持することができる。また、セルトランジスタＭ１は、例えば、Ｎチャンネル電界効果トランジスタにて構成することができる。そして、セルトランジスタＭ１は、ゲートに印加される電圧に基づいて、強誘電体キャパシタＣ１〜Ｃ４の接続点に対する導通状態を制御することができる。
【００５８】
ここで、ロウ方向に配置された複数のメモリセルＭＣ２０〜ＭＣ２３にてメモリセルブロックＢ２０が構成されている。そして、メモリセルブロックＢ２０がロウ方向およびカラム方向にマトリックス状に配置されることで、メモリセルアレイが構成されている。
【００５９】
そして、メモリセルブロックＢ２０おいて、強誘電体キャパシタＣ１、Ｃ３の他端はプレート線ＰＬ０に接続され、強誘電体キャパシタＣ２、Ｃ４の他端はプレート線ＰＬ１に接続されている。なお、プレート線ＰＬ０、ＰＬ１は、強誘電体キャパシタＣ１、Ｃ３の他端の電位と、強誘電体キャパシタＣ２、Ｃ４の他端の電位とを個別に制御することができる。また、強誘電体キャパシタＣ１〜Ｃ４の接続点は、メモリセルＭＣ２０〜ＭＣ２３のセルトランジスタＭ１をそれぞれ介して共通ソース線ＣＳ２０に接続されている。
【００６０】
また、メモリセルブロックＢ２０には、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴが設けられている。ここで、リセットトランジスタＲＴ１０、ＲＴ１１は、ゲートに印加される電圧に基づいて、強誘電体キャパシタＣ１、Ｃ３の他端と強誘電体キャパシタＣ２、Ｃ４の他端とを短絡することで、スタンバイ時に強誘電体キャパシタＣ１〜Ｃ４に電圧が印加されないようにして、強誘電体キャパシタＣ１〜Ｃ４の分極値を維持させることができる。また、ブロックセレクトトランジスタＳＴは、ゲートに印加される電圧に基づいて、ビット線ＢＬに接続されるメモリセルブロックＢ２０を選択することで、ビット線ＢＬが複数のメモリセルブロックにて共有される場合においても、ビット線ＢＬの容量を低減させることができる。
【００６１】
そして、メモリセルブロックＢ２０の共通ソース線ＣＳ２０は、リセットトランジスタＲＴ１０、ＲＴ１１をそれぞれ介してプレート線ＰＬ１、ＰＬ０に接続されるとともに、ブロックセレクトトランジスタＳＴを介してビット線ＢＬに接続されている。
【００６２】
また、ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣ２０〜ＭＣ２３のゲートにそれぞれ接続されている。また、ブロックセレクト線ＢＳは、ブロックセレクトトランジスタＳＴのゲートに接続されている。また、リセット線ＲＳＴは、リセットトランジスタＲＴ１０、ＲＴ１１のゲートに接続されている。
【００６３】
図１１は、図１０の不揮発性半導体記憶装置をビット線ＢＬ方向に沿って切断した断面図である。図１１において、半導体基板２１には拡散層２２が形成されている。ここで、拡散層２２は、図１０のセルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴのソース／ドレイン層として用いることができる。そして、拡散層２２の間に配置されるようにして、ゲート電極２４がゲート絶縁膜２３を介して半導体基板２１上に形成されることで、図１０のセルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴが構成されている。
【００６４】
そして、半導体基板２１上には、セルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴのゲート電極２４をそれぞれ兼ねるワード線ＷＬ０〜ＷＬ３、リセット線ＲＳＴおよびブロックセレクト線ＢＳが形成されている。
【００６５】
また、ゲート電極２４上には配線Ｈ１０が形成されている。そして、配線Ｈ１０がコンタクト電極Ｕ１３を介してセルトランジスタＭ１、リセットトランジスタＲＴ１０、１１およびブロックセレクトトランジスタＳＴのソースを構成する拡散層２２に接続されることで、共通ソース線ＣＳ２０が構成されている。
【００６６】
また、配線Ｈ１０上には配線Ｈ１１、Ｈ１２、Ｈ１３が形成されている。ここで、配線Ｈ１２がコンタクト電極Ｕ１４を介してリセットトランジスタＲＴ１０のドレインを構成する拡散層２２に接続されることで、プレート線ＰＬ１が構成されている。また、配線Ｈ１１はコンタクト電極Ｕ１１を介してリセットトランジスタＲＴ１１のドレインを構成する拡散層２２に接続されている。また、配線Ｈ１３はコンタクト電極Ｕ２０を介してブロックセレクトトランジスタＳＴのドレインを構成する拡散層２２に接続されている。
【００６７】
また、配線Ｈ１２上にはキャパシタ電極２５、２７、２９および強誘電体膜２６、２８が形成されている。ここで、キャパシタ電極２５上に強誘電体膜２６を介してキャパシタ電極２７を積層することで強誘電体キャパシタＣ２が構成されている。また、キャパシタ電極２７上に強誘電体膜２８を介してキャパシタ電極２９を積層することで強誘電体キャパシタＣ１が構成されている。そして、キャパシタ電極２５はコンタクト電極Ｕ１５を介して配線Ｈ１２に接続されている。
【００６８】
また、キャパシタ電極２９上には配線Ｈ１４が形成されている。ここで、配線Ｈ１４がコンタクト電極Ｕ１６を介してキャパシタ電極２９に接続されることで、プレート線ＰＬ０が構成されている。また、配線Ｈ１３上には配線Ｈ１５が形成されている。そして、配線Ｈ１３はコンタクト電極Ｕ２１を介して配線Ｈ１５に接続されている。また、配線Ｈ１１はコンタクト電極Ｕ１２を介して配線Ｈ１４に接続されている。
【００６９】
また、配線Ｈ１４上にはキャパシタ電極３０、３２、３４および強誘電体膜３１、３３が形成されている。ここで、キャパシタ電極３０上に強誘電体膜３１を介してキャパシタ電極３２を積層することで強誘電体キャパシタＣ４が構成されている。また、キャパシタ電極３２上に強誘電体膜３３を介してキャパシタ電極３４を積層することで強誘電体キャパシタＣ３が構成されている。そして、キャパシタ電極３０はコンタクト電極Ｕ１７を介して配線Ｈ１４に接続されている。
【００７０】
また、キャパシタ電極３４上には配線Ｈ１６が形成されている。ここで、キャパシタ電極３４はコンタクト電極Ｕ１８を介して配線Ｈ１６に接続されている。また、配線Ｈ１６がコンタクト電極Ｕ１４を介してリセットトランジスタＲＴ１０のドレインを構成する拡散層２２に接続されることで、プレート線ＰＬ１が構成されている。また、配線Ｈ１５上には配線Ｈ１７が形成されている。そして、配線Ｈ１５はコンタクト電極Ｕ２２を介して配線Ｈ１７に接続されている。
【００７１】
また、各メモリセルＭＣ２０〜ＭＣ２３のキャパシタ電極２７、３２は、コンタクト電極Ｕ１９を介し、各メモリセルＭＣ２０〜ＭＣ２３のセルトランジスタＭ１のドレインを構成する拡散層２２に接続されている。
【００７２】
また、配線Ｈ１６、Ｈ１７上には配線Ｈ１８が形成されている。そして、配線Ｈ１８はコンタクト電極Ｕ２３を介して配線Ｈ１７に接続されることで、ビット線ＢＬが構成されている。
【００７３】
ここで、半導体基板２１に対して垂直方向に強誘電体キャパシタＣ１〜Ｃ４を積層することにより、強誘電体キャパシタＣ１〜Ｃ４の面積を縮小した場合においても、保持分極量を確保することができ、読み出し信号量の減少を抑制しつつ、強誘電体メモリの高集積化を図ることができる。
【００７４】
また、同一のビット線ＢＬが共有されるメモリセルＭＣ２０〜ＭＣ２３間でプレート線ＰＬ０、ＰＬ１を共有することにより、強誘電体キャパシタＣ１〜Ｃ４を積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供することが可能となる。
【００７５】
（第４実施形態）
図１２は、本発明の第４実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。図１２において、不揮発性半導体記憶装置には、メモリセルＭＣ３０〜ＭＣ３３がロウ方向およびカラム方向にマトリックス状に配置されている。ここで、メモリセルＭＣ３０〜ＭＣ３３には、セルトランジスタＭ１および強誘電体キャパシタＣ１１、Ｃ１２が設けられている。そして、強誘電体キャパシタＣ１１、Ｃ１２の一端は互いに共通に接続され、強誘電体キャパシタＣ１１、Ｃ１２の接続点にて記憶ノードＮ０が構成されている。そして、強誘電体キャパシタＣ１１、Ｃ１２は、分極方向が互いに異なるように残留分極が発生されることにより、データを保持することができる。また、セルトランジスタＭ１は、例えば、Ｎチャンネル電界効果トランジスタにて構成することができる。そして、セルトランジスタＭ１は、ゲートに印加される電圧に基づいて、強誘電体キャパシタＣ１１、Ｃ１２の接続点に対する導通状態を制御することができる。
【００７６】
ここで、ロウ方向に配置された複数のメモリセルＭＣ３０〜ＭＣ３３にてメモリセルブロックＢ３０が構成されている。そして、メモリセルブロックＢ３０がロウ方向およびカラム方向にマトリックス状に配置されることで、メモリセルアレイが構成されている。
【００７７】
そして、メモリセルブロックＢ３０において、強誘電体キャパシタＣ１１の他端はプレート線ＰＬ０に接続され、強誘電体キャパシタＣ１２の他端はプレート線ＰＬ１に接続されている。また、強誘電体キャパシタＣ１１、Ｃ１２の接続点は、メモリセルＭＣ３０〜ＭＣ３３のセルトランジスタＭ１をそれぞれ介して共通ソース線ＣＳ３０に接続されている。
【００７８】
また、メモリセルブロックＢ３０には、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴが設けられている。ここで、リセットトランジスタＲＴ１０、ＲＴ１１は、ゲートに印加される電圧に基づいて、強誘電体キャパシタＣ１１の他端と強誘電体キャパシタＣ１２の他端とを短絡することで、スタンバイ時に強誘電体キャパシタＣ１１、Ｃ１２に電圧が印加されないようにして、強誘電体キャパシタＣ１１、Ｃ１２の分極値を維持させることができる。また、ブロックセレクトトランジスタＳＴは、ゲートに印加される電圧に基づいて、ビット線ＢＬに接続されるメモリセルブロックＢ３０を選択することで、ビット線ＢＬが複数のメモリセルブロックにて共有される場合においても、ビット線ＢＬにかかる負荷を低減させることができる。
【００７９】
そして、メモリセルブロックＢ３０の共通ソース線ＣＳ３０は、リセットトランジスタＲＴ１０、ＲＴ１１をそれぞれ介してプレート線ＰＬ１、ＰＬ０に接続されるとともに、ブロックセレクトトランジスタＳＴを介してビット線ＢＬに接続されている。
【００８０】
また、ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣ３０〜ＭＣ３３のゲートにそれぞれ接続されている。また、ブロックセレクト線ＢＳは、ブロックセレクトトランジスタＳＴのゲートに接続されている。また、リセット線ＲＳＴは、リセットトランジスタＲＴ１０、ＲＴ１１のゲートに接続されている。
【００８１】
図１３は、図１２の不揮発性半導体記憶装置をビット線ＢＬ方向に沿って切断した断面図である。図１３において、半導体基板４１には拡散層４２が形成されている。ここで、拡散層４２は、図１２のセルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴのソース／ドレイン層として用いることができる。そして、拡散層４２の間に配置されるようにして、ゲート電極４４がゲート絶縁膜４３を介して半導体基板４１上に形成されることで、図１２のセルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴが構成されている。
【００８２】
そして、半導体基板４１上には、セルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴのゲート電極４４をそれぞれ兼ねるワード線ＷＬ０〜ＷＬ３、リセット線ＲＳＴおよびブロックセレクト線ＢＳが形成されている。
【００８３】
また、ゲート電極４４上には配線Ｈ４０が形成されている。そして、配線Ｈ４０がコンタクト電極Ｕ４３を介してセルトランジスタＭ１、リセットトランジスタＲＴ１０、ＲＴ１１およびブロックセレクトトランジスタＳＴのソースを構成する拡散層４２に接続されることで、共通ソース線ＣＳ３０が構成されている。
【００８４】
また、配線Ｈ４０上には配線Ｈ４１、Ｈ４２、Ｈ４３が形成されている。ここで、配線Ｈ４２がコンタクト電極Ｕ４４を介してリセットトランジスタＲＴ１０のドレインを構成する拡散層４２に接続されることで、プレート線ＰＬ１が構成されている。また、配線Ｈ４１はコンタクト電極Ｕ４１を介してリセットトランジスタＲＴ１１のドレインを構成する拡散層４２に接続されている。また、配線Ｈ４３はコンタクト電極Ｕ４８を介してブロックセレクトトランジスタＳＴのドレインを構成する拡散層４２に接続されている。
【００８５】
また、配線Ｈ４２上にはキャパシタ電極４５、４７、４９および強誘電体膜４６、４８が形成されている。ここで、キャパシタ電極４５、強誘電体膜４６およびキャパシタ電極４７を半導体基板４１に対して水平方向に順次積層することで強誘電体キャパシタＣ１２が構成されている。また、キャパシタ電極４７、強誘電体膜４８およびキャパシタ電極４９を半導体基板４１に対して水平方向に順次積層することで強誘電体キャパシタＣ１１が構成されている。そして、キャパシタ電極４５はコンタクト電極Ｕ４５を介して配線Ｈ４２に接続されている。
【００８６】
また、キャパシタ電極４５、４７、４９上には配線Ｈ４４が形成されている。ここで、配線Ｈ４４がコンタクト電極Ｕ４６を介してキャパシタ電極４９に接続されることで、プレート線ＰＬ０が構成されている。また、配線Ｈ４３上には配線Ｈ４５が形成されている。そして、配線Ｈ４３はコンタクト電極Ｕ４９を介して配線Ｈ４５に接続されている。また、配線Ｈ４１はコンタクト電極Ｕ４２を介して配線Ｈ４４に接続されている。
【００８７】
また、各メモリセルＭＣ３０〜ＭＣ３３のキャパシタ電極４７は、コンタクト電極Ｕ４７を介し、各メモリセルＭＣ３０〜ＭＣ３３のセルトランジスタＭ１のドレインを構成する拡散層４２に接続されている。
【００８８】
また、配線Ｈ４４、Ｈ４５上には配線Ｈ４６が形成されている。そして、配線Ｈ４６はコンタクト電極Ｕ５０を介して配線Ｈ４５に接続されることで、ビット線ＢＬが構成されている。
【００８９】
ここで、半導体基板４１に対して水平方向に強誘電体キャパシタＣ１１、Ｃ１２を積層することにより、半導体基板４１上に占める強誘電体キャパシタＣ１１、Ｃ１２の占有面積を縮小することを可能としつつ、強誘電体キャパシタＣ１１、Ｃ１２の面積を拡大することができる。このため、半導体基板４１に対して水平方向に強誘電体メモリを微細化した場合においても、強誘電体キャパシタＣ１１、Ｃ１２の保持分極量を増大させることができ、読み出し信号量の減少を抑制しつつ、強誘電体メモリの高集積化を図ることができる。
【００９０】
また、同一のビット線ＢＬが共有されるメモリセルＭＣ３０〜ＭＣ３３間でプレート線ＰＬ０、ＰＬ１を共有することにより、強誘電体キャパシタＣ１１、Ｃ１２を積層した場合においても、プレート線ＰＬ０、ＰＬ１の本数が増加するのを防止することが可能となる。
【００９１】
図１４は、図１２の強誘電体キャパシタＣ１１、Ｃ１２の製造方法を示す断面図である。  図１４（ａ）において、スパッタまたは蒸着などの方法を用いることにより、下地層５１上に導電体膜を堆積する。なお、下地層５１としては、図１３のキャパシタ電極４５、４７、４９および強誘電体膜４６、４８より下層の構造が形成された半導体基板４１を用いることができる。また、下地層５１上に堆積される導電体膜の材料は、例えば、Ｉｒ、Ｐｔ、ＲｕＯｘなどを用いることができる。
【００９２】
そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、下地層５１上の導電体膜をフィン状にパターニングし、キャパシタ電極４７を下地層５１上に形成する。
【００９３】
次に、図１４（ｂ）に示すように、スパッタまたはＣＶＤなどの方法を用いることにより、キャパシタ電極４７の側面が覆われるようにして強誘電体膜５２を下地層５１上に成膜する。なお、強誘電体膜５２の材料は、例えば、ＰＺＴ、ＳＢＴなどを用いることができる。
【００９４】
次に、図１４（ｃ）に示すように、例えば、フォトリソグラフィー技術およびエッチング技術を用いることにより、キャパシタ電極４７の側面に強誘電体膜５２が残るようにして下地層５１上の強誘電体膜５２を除去する。
【００９５】
次に、図１４（ｄ）に示すように、スパッタまたは蒸着などの方法を用いることにより、キャパシタ電極４７間の隙間が埋め込まれるようにして、下地層５１上に導電体膜５３を堆積する。
【００９６】
次に、図１４（ｅ）に示すように、ＣＭＰまたはエッチバックなどの方法を用いることにより、キャパシタ電極４７の表面が露出するように導電体膜５３および強誘電体膜５２を薄膜化する。この結果、強誘電体膜５２が強誘電体膜４６、４８に分離されるとともに、導電体膜５３がキャパシタ電極４５、４９に分離され、下地層５１に対して水平方向に積層された強誘電体キャパシタＣ１１、Ｃ１２が形成される。
【符号の説明】
【００９７】
Ｂ００、Ｂ０１、Ｂ１０、Ｂ１１、Ｂ２０、Ｂ３０、Ｂ００Ｂ  メモリセルブロック、ＭＣ００〜ＭＣ０３、ＭＣ１０〜ＭＣ１３、ＭＣ２０〜ＭＣ２３、ＭＣ３０〜ＭＣ３３  メモリセル、Ｍ１  セルトランジスタ、Ｃ１〜Ｃ４  強誘電体キャパシタ、ＲＴ０、ＲＴ１、ＲＴ１０、ＲＴ１１  リセットトランジスタ、ＳＴ０、ＳＴ１、ＳＴ  ブロックセレクトトランジスタ、Ｓ０、Ｓ１  センスアンプ、ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂ、ＰＬ０、ＰＬ１  プレート線、ＢＳ０、ＢＳＢ０、ＢＳ１、ＢＳ  ブロックセレクト線、ＲＳＴ０、ＲＳＴＢ０、ＲＳＴ１、ＲＳＴ  リセット線、ＷＬ０〜ＷＬ７  ワード線、ＢＬ０、ＢＬＢ０、ＢＬ１、ＢＬ  ビット線、ＣＳ０、ＣＳ１、ＣＳ２０、ＣＳ３０  共通ソース線、Ｎ０  記憶ノード、Ｌ１〜Ｌ３  レイヤ、１１、２１、４１  半導体基板、１２、２２、４２  拡散層、１３、２３、４３  ゲート絶縁膜、１４、２４、４４  ゲート電極、１５、１７、１９、２５、２７、２９、３０、３２、３４、４５、４７、４９  キャパシタ電極、１６、１８、２６、２８、３１、３３、４６、４８、５２  強誘電体膜、Ｈ１〜Ｈ５、Ｈ１０〜Ｈ１８、Ｈ４０〜Ｈ４６  配線、Ｕ１〜Ｕ８、Ｕ１１〜Ｕ２３、Ｕ４１〜Ｕ５０  コンタクト電極、５１  下地層、５３  導電体膜
【図１】
2011048889.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011048889.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2011048889.tif 000014
【図１３】
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【図１４】
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