(57)【要約】【課題】通常動作モード時に一定の電圧が印加される信号線の加速試験を、周辺回路の加速試験と同時に行なうことができる半導体装置を提供する。【解決手段】周辺回路１３と、周辺回路１３に論理レベルが一定の制御信号を供給するＭＲＳデコーダ回路１０２と、通常動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１４と、テスト動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１５と、テスト動作モード時に信号線群１４の論理レベルを周期的に変動させる回路とを備える半導体装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路に論理レベルが一定の制御信号を供給する信号発生部と、
通常動作モード時に前記信号発生部から前記内部回路へ前記制御信号を供給する第１の信号線と、
テスト動作モード時に前記信号発生部から前記内部回路へ前記制御信号を供給する第２の信号線と、
前記テスト動作モード時に前記第１の信号線の論理レベルを周期的に変動させるテスト回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記信号発生部は、
前記テスト動作モード時に前記テスト回路から入力される信号に基づいて前記第１の信号線の論理レベルを周期的に変動させる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、
前記テスト動作モード時に、前記第１の信号線からの信号を遮断する遮断部を備える
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記内部回路は、
所定のテスト動作モード時を示す前記制御信号が入力された場合に、前記第１の信号線からの信号を遮断する遮断部を備える
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
内部回路と、
同一の制御信号線を用いて、前記内部回路に対して、通常動作モード時に論理レベルが一定の制御信号を供給するとともに、テスト動作モード時に論理レベルが周期的に変化する制御信号を供給する信号発生部と、
前記内部回路内の前記制御信号線の入力部で前記テスト動作モード時に前記制御信号の入力を遮断する遮断部と
を備えることを特徴とする半導体装置。
【請求項６】
前記制御信号は、
前記内部回路の動作モードを設定する信号であり、
前記信号発生部は、
所定のレジスタに記憶された情報に基づいて前記論理レベルが一定の制御信号を発生し、
所定のカウンタの出力に基づいて前記論理レベルが周期的に変化する制御信号を発生する
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
通常動作モード時に、第１の信号線を用いて信号発生部から内部回路へ論理レベルが一定の制御信号を供給する第１の信号供給過程と、
テスト動作モード時に、前記第１の信号線を用いて前記信号発生部から前記内部回路へ論理レベルが周期的に変動する制御信号を供給するとともに、第２の信号線を用いて前記信号発生部から前記内部回路へ前記論理レベルが一定の制御信号を供給する第２の信号供給過程と
を含むことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作モードを変更可能な半導体記憶装置等の半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体記憶装置では、複数のメモリセルからなるメモリセルアレイの周辺回路も微細化が進んできている。そのため、シリコンと配線部材等との間のコンタクトを複数配置している箇所においてもコンタクト位置が近接してきており、コンタクト非導通（非開口）となっている不良が発生する場合があった。通常の周辺回路であれば動作時に電圧がＨ（ハイレベル）／Ｌ（ローレベル）と変化することとなり、ＢＴ（バーンインテスト）などの加速試験で不良化できる。しかし、ＭＲＳ（メモリレジスタセット）に係る制御信号線などの、電源立上げ後、動作モードを決定し、その後、電源立下げまで同一電圧になっている特定箇所に関しては、ＢＴなどの加速試験では電圧変動がない。そのため、このような箇所では、加速試験における劣化原因の加速がなされず、出荷後に電源の立上げ、立下りなどによって不良箇所が進行して、断線などが起こり不良となっていると考えられる。
【０００３】
現状では、このような同一電圧のままの特定箇所に関しては加速するすべがなく、出荷前の試験での不良化が困難である。
【０００４】
一方、特許文献１には、通常動作時に、定常的に一定の電圧が印加されており、故に電圧レベルの遷移がない信号配線に、テスト時に強制的に電流を流す半導体装置が記載されている。具体的には、半導体集積回路（メモリ）の降圧電源回路中のトリミング回路の出力信号線に、テスト時に強制的に電流を流すことが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３２６４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記先行技術文献に記載されている半導体集積回路では、トリミング回路の出力信号線に電流を流している間は、降圧電源回路の出力電圧である降圧電圧が変化してしまう。このため、トリミング回路のテストを行なっている間は、降圧電圧が供給される回路のテストを行なうことが出来ず、テスト時間が増大するという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、内部回路と、前記内部回路に論理レベルが一定の制御信号を供給する信号発生部と、通常動作モード時に前記信号発生部から前記内部回路へ前記制御信号を供給する第１の信号線と、テスト動作モード時に前記信号発生部から前記内部回路へ前記制御信号を供給する第２の信号線と、前記テスト動作モード時に前記第１の信号線の論理レベルを周期的に変動させるテスト回路とを備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明では、テスト動作モード時に第１の信号線の論理レベルを周期的に変動させると共に、内部回路には、第２の信号線を介して制御信号を供給している。このような構成とすることで、通常動作モード時に一定の電圧が印加される信号線の加速試験を、内部回路の加速試験と同時に行なうことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明による半導体装置の一実施形態としての半導体記憶装置の構成例を示すブロック図である。
【図２】図１のモードレジスタ１０の構成を示すブロック図である。
【図３】図２のＭＲＳデコーダ回路１０２と周辺回路との接続部の構成例を示すブロック図である。
【図４】図２のＭＲＳデコーダ回路１０２と周辺回路との接続部の他の構成例を示すブロック図である。
【図５】本実施形態の動作例を説明するためのブロック図である。
【図６】本実施形態の動作例を説明するための他のブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明による半導体装置の一実施形態としての半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、メモリセルアレイ部２、クロック発生回路３、ロウアドレスバッファ・リフレッシュカウンタ４、カラムアドレスバッファ・バーストカウンタ５、データ制御回路６、ラッチ回路７、入出力バッファ８、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）９、モードレジスタ１０、制御論理１１、及び、コマンドデコーダ１２から構成されている。また、メモリセルアレイ部２は、複数のメモリセルアレイバンク２１（図１ではバンク０〜２を表示）から構成されている。また、メモリセルアレイバンク２１は、メモリセルアレイ２２、ロウデコーダ２３、センスアンプ２４及びカラムデコーダ２５から構成されている。
【００１１】
メモリセルアレイ２２は、図示していない、複数のワード線と複数のディジット線とに接続されている、トランジスタとコンデンサからなるメモリセルを複数格子状に配列することで構成されている。ロウデコーダ２３は、ロウアドレスバッファ・リフレッシュカウンタ４から供給されるロウアドレスに基づき所定のワード線を選択する。センスアンプ２４は、選択されたメモリセルの電圧を増幅する。カラムデコーダ２５は、カラムアドレスバッファ・バーストカウンタ５から供給されるカラムアドレスに基づき所定のディジット線を選択する。
【００１２】
クロック発生回路３は、半導体記憶装置１の外部からクロック信号（ＣＫ、／ＣＫ）（ＣＫと／ＣＫは同期した逆位相の信号）とクロックイネーブル信号ＣＫＥを入力し、内部に供給するクロック信号（内部クロック信号）を発生する。この例では、クロック発生回路３が出力した内部クロック信号が、カラムデコーダ２５、ラッチ回路７、及びコマンドデコーダ１２へ入力されている。
【００１３】
ロウアドレスバッファ・リフレッシュカウンタ４は、複数ビットからなるアドレス信号、バンクアドレス信号ＢＡ０〜２等を入力として、外部からアクティブコマンドが入力された時のアドレス信号をロウアドレスとして取り込んで保持し、出力する。また、内部のリフレッシュカウンタによって、リフレッシュ動作時に内部でロウアドレスを自動的に変化させて発生する。
【００１４】
カラムアドレスバッファ・バーストカウンタ５は、アドレス信号、バンクアドレス信号ＢＡ０〜２等を入力として、外部からリード又はライトコマンドが入力された時のアドレス信号をカラムアドレスとして取り込んで保持し、出力する。また、内部のバーストカウンタによって、内部でカラムアドレスを自動的に変化させて発生する。
【００１５】
データ制御回路６は、ラッチ回路７とメモリセルアレイ２２との間で入出力されるデータを制御する。ラッチ回路７は、メモリセルアレイ２２に書き込む又はメモリセルアレイ２２から読み出したデータを一時記憶する。入出力バッファ８は、外部の入出力端子ＤＱから入力又は入出力端子ＤＱへ出力されるデータをＤＬＬ９からのクロック信号に応じて記憶及び入出力する。入出力バッファ８は、また、データの入出力の基準となるデータストローブ信号ＤＱＳを出力する。入出力バッファ８は、また、データマスク信号ＤＭによって、ライト動作時にライトデータをマスクする。
【００１６】
ＤＬＬ９は、クロックＣＫ、／ＣＫ等を入力として、外部クロック信号と内部クロック信号との間の時間差を回路的に制御、調整する。
【００１７】
モードレジスタ１０は、外部からＭＲＳ（メモリレジスタセット）コマンドが入力された時に、アドレス信号とバンクアドレス信号ＢＡ０〜２とに基づいて、内部のレジスタに半導体記憶装置１の各種動作モードを設定・保持し、それを複数ビットからなる動作モード信号として出力する。動作モードとしては、例えば、レーテンシモード、バーストシーケンス、バースト長等がある。各動作モードは、複数ビットからなる動作モード信号のうちの所定の複数ビットに対して個別に割り当てられている。例えば、動作モード信号が１４ビットの信号であるとした場合に、所定の３ビットがレーテンシモードを表す信号となり、他の所定の３ビットがバースト長を表す信号となる、というように設定されている。そして、各動作モードに割り当てられた１又は複数ビットのレベルによって各動作モードの設定値（あるいは設定状態）が変更されきる。このモードレジスタ１０に設定された動作モードは、電源投入時にいったん設定された後は、再度設定されるか、電源が切断されるまでは保持される。
【００１８】
また、本実施形態では、動作モード信号のうちの２つの信号であるＣＬ１と、ＢＬ１とが、テスト動作モード時にのみ使用される信号であるとする。
【００１９】
制御論理１１は、モードレジスタ１０で発生された動作モード信号、外部から入力されたアドレス信号及びバンクアドレス信号ＢＡ０〜２、コマンドデコーダ１２の出力等に基づいて、各部を制御する複数種類の制御信号を出力する。この例では、制御論理１１から出力された制御信号が、ロウアドレスバッファ・リフレッシュカウンタ４、ロウデコーダ２３、センスアンプ２４、カラムアドレスバッファ・バーストカウンタ５、データ制御回路６、及びラッチ回路７へ入力されている。
【００２０】
コマンドデコーダ１２は、外部からチップセレクト信号（／ＣＳ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）を入力し、これらに基づいて所定のコマンドをデコードし、半導体記憶装置１の動作状態を決定する。動作状態には、例えばリード、ライト、オートリフレッシュ、モードレジスタセット、テスト動作モード等がある。これらのうち、ＭＲＳコマンドの入力によるモードレジスタセット状態では、コマンドデコーダ１２から所定のレベルのＭＲＳ信号が出力される。また、テスト動作モードコマンドの入力によるテスト動作モード状態では、コマンドデコーダ１２から所定のレベルのテスト動作モード信号が出力される。
【００２１】
次に図２を参照して、図１のモードレジスタ１０の構成について説明する。図２に示す例では、モードレジスタ１０は、ＭＲＳレジスタ回路１０１、ＭＲＳデコーダ回路１０２、及びＭＲＳコードカウンタ１０３から構成されている。ＭＲＳレジスタ回路１０１は、複数ビットのレジスタ回路からなり、図１のコマンドデコーダ１２から供給されるＭＲＳ信号がアクティブになった時にアドレス信号、バンクアドレス信号ＢＡ０〜２を取り込んで保持し、出力する。このＭＲＳレジスタ回路１０１の出力がＭＲＳコードとなる。ＭＲＳデコーダ回路１０２は、通常動作モード時（＝テスト動作モード時ではない時）に、ＭＲＳレジスタ回路１０１から出力されたＭＲＳコードをデコードして、複数ビットからなる動作モード信号を出力する。ＭＲＳデコーダ回路１０２は、また、テスト動作モード時（テスト動作モード信号がアクティブの時）に、ＭＲＳレジスタ回路１０１から出力されたＭＲＳコードに代えて、ＭＲＳコードカウンタ１０３のカウンタ出力をＭＲＳコードとして入力し、それをデコードした結果を動作モード信号として出力する。ＭＲＳコードカウンタ１０３は、テスト動作モード時に、動作モード信号を変動させるための複数ビットからなる信号をカウンタを用いて発生し、出力する。
【００２２】
なお、図２の構成では、モードレジスタ１０に、ＭＲＳコードカウンタ１０３を設け、ＭＲＳコードカウンタ１０３のカウンタ出力に応じて動作モード信号を変動させることとしている。ただし、モードレジスタ１０の構成は、これに限られるものではない。例えば、半導体記憶装置１内の他のアドレスカウンタ等を用いて、動作モード信号を変動させるための複数ビットからなる信号を生成する構成とすることも可能である。この場合には、ＭＲＳコードカウンタ１０３を省略することができる。
【００２３】
次に、図３を参照して、図２のＭＲＳデコーダ回路１０２と周辺回路との接続部の構成例について説明する。図３では、ＭＲＳデコーダ回路１０２が、複数の信号線からなる信号線群１４と１又は複数の信号線からなる信号線群１５とを介して、周辺回路１３と接続されている。信号線群１４は、ＭＲＳデコーダ回路１０２から出力される動作モード信号のうち通常動作モード時に使用される動作モード信号を伝送するために用いられる。信号線群１５は、ＭＲＳデコーダ回路１０２から出力される動作モード信号のうちテスト動作モード時にのみ使用されるＣＬ１、ＢＬ１等の動作モード信号を伝送するために用いられる。周辺回路１３は、図１の制御回路１１等の半導体記憶装置１内部の回路であって、メモリセルアレイ部２の周辺回路に対応する構成である。この場合、周辺回路１３は、周辺回路１３内の通常動作モード時に使用される動作モード信号を入力するための信号線群１４の入力部に、遮断回路１３１を有して構成されている。
【００２４】
遮断回路１３１は、信号線群１５で入力されるテスト動作モード時にのみ使用される動作モード信号に基づいて、動作状態が、通常動作モードであるか、テスト動作モードであるかを判定し、信号線群１４で入力される動作モード信号の非遮断（通常動作モード時）と、遮断（テスト動作モード時）を制御する回路である。この場合、遮断回路１３１は、信号線群１５で入力されたテスト動作モード時にのみ使用される信号ＣＬ１又はＢＬ１がアクティブな場合に、テスト動作モード時であると判定する。そして、遮断回路１３１は、テスト動作モード時には、信号線群１４によって入力された動作モード信号を信号線群１６を介して周辺回路１３内部に入力せず、信号線群１５で入力されたテスト動作モード時にのみ使用される動作モード信号を信号線群１６を介して周辺回路１３内部の回路に供給する。あるいは、遮断回路１３１は、テスト動作モード時には、信号線群１４からの入力を遮断して、動作モード信号を所定のレベルの信号に設定した上で（例えばテスト動作モード時と判定する直前の動作モード信号の値に設定・保持した上で）信号線群１６を介して周辺回路１３内部の回路に供給する。他方、遮断回路１３１は、通常動作モード時には、信号線群１４によって入力された動作モード信号を周辺回路１３内部の回路に信号線群１６を介してそのまま供給する。
【００２５】
次に、図４を参照して、図２のＭＲＳデコーダ回路１０２と周辺回路との接続部の他の構成例について説明する。この場合、周辺回路１３は、周辺回路１３内の動作モード信号を入力するための信号線群１４の入力部に、遮断回路１３２を有して構成されている。遮断回路１３２は、コマンドデコーダ１２から信号線１７を介して供給されるテスト動作モード信号に基づいて、動作状態が、通常動作モードであるか、テスト動作モードであるかを判定し、信号線群１４で入力される動作モード信号の非遮断（通常動作モード時）と、遮断（テスト動作モード時）を制御する回路である。この場合、遮断回路１３２は、テスト動作モード信号がアクティブな場合に、テスト動作モード時であると判定する。そして、遮断回路１３２は、テスト動作モード時には、信号線群１４によって入力された動作モード信号を信号線群１６を介して周辺回路１３内部に入力せず、信号線群１５で入力されたテスト動作モード時にのみ使用される動作モード信号を信号線群１６を介して周辺回路１３内部の回路に供給する。あるいは、遮断回路１３２は、テスト動作モード時には、信号線群１４からの入力を遮断して、動作モード信号を所定のレベルの信号に設定した上で（例えばテスト動作モード時と判定する直前の動作モード信号の値に設定・保持した上で）信号線群１６を介して周辺回路１３内部の回路に供給する。他方、遮断回路１３２は、通常動作モード時には、信号線群１４によって入力された動作モード信号を周辺回路１３内部の回路に信号線群１６を介してそのまま供給する。
【００２６】
次に、図５及び図６を参照して、本実施形態の動作について説明する。図５に示すように、テスト動作モード時には、ＭＲＳデコーダ回路１０２に、テスト動作モード信号及びＭＲＳコードカウンタ１０３のカウンタ出力（又は他のアドレスカウンタ出力）をＭＲＳコードとして入力することで信号線群１４上を伝送される動作モード信号を変動させる。すなわち、図６に示すように、信号線群１４上の信号レベルをＨ／Ｌに繰り返し変動させる。
【００２７】
一方、周辺回路１３側では、テスト動作モード信号またはＣＬ１／ＢＬ１などのテストモード使用時のみ使用される動作モード信号を利用して、信号線群１４の入力が遮断される。
【００２８】
本実施形態の半導体記憶装置１では、Ｂ／Ｉ（バーンイン）などのテスト動作モード時の動作モードを使用している時に、特定箇所にストレスをかけるテストモードにエントリし、ＭＲＳデコーダ回路１０２の入力を、ＭＲＳコードの入力からＭＲＳコードカウンタ１０３（もしくはアドレスカウンタ）側からの入力に切り換える。このようにして動作モード信号の特定箇所の電圧をＨ／Ｌに繰り返し変動させることで、不良箇所にストレスをかけることができる。
【００２９】
また、動作モード信号の信号線群１４が接続されている周辺回路１３の入力側は、テスト動作モード信号又はテストモード時に使用される動作モード信号によって、通常動作モード時に使用される動作モード信号の入力を遮断する。これにより、周辺回路１３以降においては信号線群１４上の動作モード信号は入力されず、遮断回路１３１（あるいは１３２）から信号線群１６を介して供給されるテスト動作モード時の動作モード信号のみが入力されことから、各部の動作はそのままで特定箇所にのみストレスをかけることができる。
【００３０】
以上のように、本発明によれば、Ｂ／Ｉにより周辺回路１３の電圧が一定となってしまうような特定箇所にもストレスをかけることができ、出荷後の信頼性を向上させることができる。また、テスト動作モード時に信号線群１４の論理レベルを周期的に変動させると共に、周辺回路１３には、遮断回路１３１又は１３２の出力に接続されている信号線群１６を介して制御信号を供給している。このような構成とすることで、通常動作モード時に一定の電圧が印加される信号線の加速試験を、周辺回路１３の加速試験と同時に行なうことが可能となる。
【００３１】
以下、本発明の態様を列挙する。
【００３２】
本発明の一つの態様は、内部回路（周辺回路１３に対応する）と、内部回路に論理レベルが一定の制御信号を供給する信号発生部（ＭＲＳデコーダ１０２に対応する）と、通常動作モード時に信号発生部から内部回路へ制御信号（動作モード信号に対応する）を供給する第１の信号線（信号線群１４に対応する）と、テスト動作モード時に信号発生部から内部回路へ制御信号を供給する第２の信号線（信号線群１５に対応する）と、テスト動作モード時に第１の信号線の論理レベルを周期的に変動させるテスト回路（ＭＲＳコードカウンタ１０３に対応する）とを備える半導体装置（半導体記憶装置１に対応する）である。
【００３３】
本発明の他の態様は、信号発生部は、テスト動作モード時にテスト回路から入力される信号に基づいて第１の信号線の論理レベルを周期的に変動させる半導体装置である。
【００３４】
本発明の他の態様は、内部回路は、テスト動作モード時に、第１の信号線からの信号を遮断する遮断部（遮断回路１３１又は１３２に対応する）を備える半導体装置である。
【００３５】
本発明の他の態様は、内部回路は、所定のテスト動作モード時を示す制御信号（ＣＬ１又はＢＬ１に対応する）が入力された場合に、第１の信号線からの信号を遮断する遮断部を備える半導体装置である。
【００３６】
本発明の他の態様は、内部回路と、同一の制御信号線（信号線群１４に対応する）を用いて、内部回路に対して、通常動作モード時に論理レベルが一定の制御信号を供給するとともに、テスト動作モード時に論理レベルが周期的に変化する制御信号を供給する信号発生部（ＭＲＳデコーダ１０２に対応する）と、内部回路内の制御信号線の入力部でテスト動作モード時に制御信号の入力を遮断する遮断部（遮断回路１３１又は１３２に対応する）とを備える半導体装置である。
【００３７】
本発明の他の態様は、制御信号は、内部回路の動作モードを設定する信号（動作モード信号に対応する）であり、信号発生部は、所定のレジスタ（ＭＲＳレジスタ回路１０１に対応する）に記憶された情報に基づいて論理レベルが一定の制御信号を発生し、所定のカウンタ（ＭＲＳコードカウンタ１０３等に対応する）の出力に基づいて論理レベルが周期的に変化する制御信号を発生する半導体装置である。
【００３８】
本発明の他の態様は、通常動作モード時に、第１の信号線を用いて信号発生部から内部回路へ論理レベルが一定の制御信号を供給する第１の信号供給過程と、テスト動作モード時に、第１の信号線を用いて信号発生部から内部回路へ論理レベルが周期的に変動する制御信号を供給するとともに、第２の信号線を用いて信号発生部から内部回路へ論理レベルが一定の制御信号を供給する第２の信号供給過程とを含む半導体装置の試験方法である。
【００３９】
また、本発明の別の態様は、内部回路は、通常動作モードからテスト動作モードに移行する際に、通常動作モード時に入力された第１の信号線からの信号を保持する保持部（遮断回路１３１又は１３２に対応する）を備える半導体装置である。
【００４０】
なお、本発明の実施の形態は、上記に限定されず、例えば電源投入時等にレジスタ等に設定値を記憶し、記憶した設定によって動作モード等を変更可能な半導体装置等に対して、半導体記憶装置に限らず本発明を適用可能である。
【符号の説明】
【００４１】
１…半導体記憶装置、１３…周辺回路、１４…信号線群、１６…信号線群、１０１…ＭＲＳレジスタ回路、１０２…ＭＲＳデコーダ、１０３…ＭＲＳコードカウンタ、１３１、１３２…遮断回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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