(57)【要約】      （修正有）【課題】電子静電放電保護を有する集積電子回路を設計する方法を提供する。【解決手段】通常の動作の間の所与のパフォーマンスを有する集積電子回路１を設けるステップを含み、集積電子回路１は、電力供給ライン２と、電力供給ライン２により電力供給され、電子静電放電保護装置５により保護される少なくとも一つの能動装置４とを含み、更に、集積電子回路１上でＥＳＤイベントをシミュレートして、ＥＳＤイベントの間に、寄生ＥＳＤ電流経路が、電力供給ライン２と少なくとも一つの機能装置４との間で形成されるかどうか、及びどこで形成されるかを、決定するステップと、決定された寄生ＥＳＤ電流経路内で、少なくともＥＳＤイベントの一部の間に、この寄生ＥＳＤ電流経路を遮断する回路６を形成するステップとを含む。【選択図】図９
2011071502.tif 000002
【特許請求の範囲】
【請求項１】
通常の動作の間の所与のパフォーマンスを有するＥＳＤ保護集積電子回路（１）において、
電力供給ライン（２）と、
電力供給ライン（２）により電力供給され、電子静電放電（ＥＳＤ）保護装置（５）により保護される少なくとも一つの機能装置（４）であって、ＥＳＤ保護装置（５）が、ＥＳＤイベントの間、対応する電流を少なくとも一つの機能装置（４）からバイパスするように構成されている、少なくとも一つの機能装置（４）と、
電力供給ライン（２、３）と少なくとも一つの機能装置（４）との間で、ＥＳＤイベントの間に形成される寄生ＥＳＤ電流経路を遮断するように構成されている遮断回路（６）と
を含むＥＳＤ保護集積回路（１）。
【請求項２】
遮断回路（６）は、タイマ回路（８）により制御されるターンオフ装置（７）を含む
請求項１に記載の回路。
【請求項３】
ターンオフ装置（７）が、電界効果トランジスタであり、タイマ回路（８）が、電界効果トランジスタのゲートを電力供給ラインに繋げる抵抗を伴うＲＣディレイ回路である
請求項２に記載の回路。
【請求項４】
電界効果トランジスタが回路の機能装置（４）である
請求項３に記載の回路。
【請求項５】
電界効果トランジスタが回路の機能装置（４）でない
請求項３に記載の回路。
【請求項６】
回路の所与のパフォーマンスに影響を与えないように、電界効果トランジスタの寸法が選択されている
請求項５に記載の回路。
【請求項７】
遮断回路（６）が、少なくともＥＳＤイベントのオンセットから寄生ＥＳＤ電流経路を遮断するように設計されている
請求項１に記載の回路。
【請求項８】
ＥＳＤ保護装置（５）がＥＳＤイベントにより起動されるまで寄生ＥＳＤ電流を遮断するように、遮断回路（６）が設計されている
請求項７に記載の回路。
【請求項９】
ＥＳＤイベントの全体の間に寄生ＥＳＤ電流経路を遮断するように、遮断回路（６）が設計されている
請求項８に記載の回路。
【請求項１０】
電子静電放電（ＥＳＤ）保護を有する集積電子回路（１）を設計する方法において、
上記方法は、
通常の動作の間の所与のパフォーマンスを有する集積電子回路（１）を設けるステップを含み、
集積電子回路（１）は、
電力供給ライン（２）と、
電力供給ライン（２）により電力供給され、電子静電放電（ＥＳＤ）保護装置（５）により保護される少なくとも一つの機能装置（４）であって、ＥＳＤ保護装置（５）が、ＥＳＤイベントの間、対応する電流を少なくとも一つの機能装置（４）からバイパスするように構成されている、少なくとも一つの機能装置（４）とを含み、
上記方法は更に、
電力供給ライン（２）と少なくとも一つの機能装置（４）との間で、寄生ＥＳＤ電流経路を決定するステップと、
この寄生ＥＳＤ電流経路内で、少なくともＥＳＤイベントのオンセットから、寄生ＥＳＤ電流経路を遮断する回路（６）を形成するステップと
を含む、方法。
【請求項１１】
寄生ＥＳＤ電流経路内に既に存在する電界効果トランジスタのゲートにＲＣディレイ回路（８）を設け、このＲＣディレイ回路（８）の抵抗が電界効果トランジスタのゲートを電力供給ライン（２）に繋げることにより、遮断回路（６）が形成される
請求項１０に記載の方法。
【請求項１２】
寄生ＥＳＤ電流経路内に、追加の電界効果トランジスタ（７）とＲＣディレイ回路（８）とを挿入し、このＲＣディレイ回路（８）の抵抗が追加の電界効果トランジスタ（７）のゲートを電力供給ライン（２）に繋げることにより、遮断回路（６）が形成される
請求項１０に記載の方法。
【請求項１３】
集積電子回路（１）の所与のパフォーマンスに影響を与えないように、追加の電界効果トランジスタ（７）の寸法が選択されている
請求項１２に記載の方法。
【請求項１４】
少なくともＥＳＤ保護装置がＥＳＤイベントにより起動されるまで寄生ＥＳＤ電流経路を遮断するように、遮断回路（６）が設計されている
請求項１０に記載の方法。
【請求項１５】
ＥＳＤイベントの全体の間に寄生ＥＳＤ電流経路を遮断するように、遮断回路（６）が設計されている
請求項１４に記載の方法。
【請求項１６】
寄生ＥＳＤ電流経路を決定するステップが、
回路（１）上でＥＳＤイベントをシミュレートして、ＥＳＤイベントの間に、寄生ＥＳＤ電流経路が、電力供給ライン（２）と少なくとも一つの機能装置（４）との間で形成されるかどうか、及びどこで形成されるかを、決定するステップを含む
請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積電子回路の電子静電放電（ＥＳＤ）保護に関し、特にＥＳＤロバスト性を増加させる集積回路の構造及びレイアウトに関する。
【背景技術】
【０００２】
集積電子回路などの、電子装置の製造若しくは処理の間、電子電荷は、ツール、人及び／又は電子装置自身に蓄積し得る。好ましくないことであるがこの電子負荷により結局、大きい電圧及び／又は電流の電子静電放流（ＥＳＤ）パルスが電子装置に印加されることになるのであり、この際、例えば、入力端子や電源ラインからこの半導体装置を介して放電がされる。これらの大きいパルスは、種々の理由のために半導体装置の故障を生じる。絶縁破壊、接点破壊、導体の破壊、装置の過熱などである。
【０００３】
電子静電放電（ＥＳＤ）保護装置は、そのような電子装置の故障耐性のあるオペレーションをセーフガードするために極めて重要である。これらＥＳＤ保護装置は、ＥＳＤパルスを電源にバイパスするように設計され構成されている。各々のＥＳＤ保護装置は先ず、そのトリガ電圧Ｖｔ、そのホールド電圧Ｖｈ、及びそのブレークダウン電流Ｉｂｄにより特徴付けられる。即ち、そのトリガ電圧で、ＥＳＤ保護装置はＥＳＤ電流を伝達することを開始して低抵抗モードにスイッチする。低抵抗モードでＥＳＤ電流を伝達する際ＥＳＤ保護装置の全体に渡りそのホールド電圧である。ＥＳＤ保護装置がその故障前にこの低抵抗モードで伝達できる最大電流がブレークダウン電流である。後者のパラメータは、ＥＳＤのロバスト性の測定基準であり、若しくは、ＥＳＤ保護装置が耐えられるＥＳＤストレスの量である。
【０００４】
通常、電子装置の全体に対するＥＳＤ保護は、一つの特定の位置にＥＳＤ保護装置を挿入することにより設けられる。そのＥＳＤ保護装置は、予測されるＥＳＤパルスを受け入れるのに十分大きく設計されている。これらのＥＳＤ保護装置は、電子装置の端子に加えられる。例えば、入来するＥＳＤパルスが電子装置内に入ることを回避するために入力端子に加えられたり、最小限の電源電圧を維持するために電源ライン間に加えられたりする。
【０００５】
ＥＳＤ保護装置が、電子装置の通常の動作に関して実質的に影響を有し、その所定のパフォーマンスが危ういのであれば、分配のアプローチを利用し得る。このアプローチでは、複数のＥＳＤ保護装置が電子装置全体に設けられ、ここで電子装置におけるこれらＥＳＤ保護装置の寸法及び分配は、所望のＥＳＤ保護に対して、装置パフォーマンスに関する最小限の影響を与えるように、選択される。
【０００６】
電子装置が、ＥＳＤ保護装置の適切なセットを設けることにより、十分なＥＳＤロバスト性を獲得したとしても、電子装置は、ＥＳＤイベントに対するＥＳＤ保護装置の応答の遅さにより、尚機能しなくなることがある。公開された欧州特許出願ＥＰ２０３７５０１（特許出願１）では、ダイオードトリガシリコン制御整流器（ＤＴＳＣＲ）ＥＤＳ保護装置の応答は、ＥＳＤイベントによるトリガの際に、ＳＣＲにより速く応答させるトリガ要素を、設けることにより、改良される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】欧州特許出願ＥＰ２０３７５０１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
目的
本発明は、回路のパフォーマンスに悪影響を与えることの無い、拡張ＥＳＤ保護パフォーマンスを伴うＥＳＤ保護集積電子回路を設計する方法を適用することを目的とする。
【０００９】
本発明は、所望のＥＳＤ保護パフォーマンスに加えて所望の回路パフォーマンスを提供する、ＥＳＤ保護を伴う集積電子回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
概要
本明細書は、上述の先行文献の問題点を克服する集積電子回路を開示する。
【００１１】
ＥＳＤ保護集積電子回路が開示され、回路は通常の動作の間の所与のパフォーマンスを有する。回路は、電力供給ラインと、電子静電放電（ＥＳＤ）保護装置により保護される少なくとも一つの機能装置であって、ＥＳＤ保護装置が、ＥＳＤイベントの間、対応する電流を少なくとも一つの機能装置からバイパスするように構成されている、少なくとも一つの機能装置とを有する。機能装置は電力供給ラインにより電力供給される。回路は更に、電力供給ラインと少なくとも一つの機能装置との間で、ＥＳＤイベントの間に形成される寄生ＥＳＤ電流経路を遮断するように構成されている遮断回路を含む。
【００１２】
遮断回路は、タイマ回路により制御されるターンオフ装置を含む。ターンオフ装置が、電界効果トランジスタであり、タイマ回路が、電界効果トランジスタのゲートを電力供給ラインに繋げる抵抗を伴うＲＣディレイ回路であってもよい。この電界効果トランジスタが、回路の機能装置であってもよく、寄生ＥＳＤ電流経路に意図的に挿入されてもよい。後者の場合、回路の所与のパフォーマンスに影響を与えないように、付加された電界効果トランジスタの寸法が選択されている。
【００１３】
遮断回路が、少なくともＥＳＤイベントの最初の部分の間に、即ち、少なくともＥＳＤイベントのオンセットから、寄生ＥＳＤ電流経路を遮断するように設計されている。ＥＳＤ保護装置がＥＳＤイベントにより起動されるまで寄生ＥＳＤ電流を遮断するように、遮断回路が設計されていてもよい。ＥＳＤイベントの全体の間に寄生ＥＳＤ電流経路を遮断するように、遮断回路が設計されていてもよい。
【００１４】
電子静電放電（ＥＳＤ）保護を有する集積電子回路を設計する方法が開示され、該方法は、通常の動作の間の所与のパフォーマンスを有する集積電子回路を設けるステップを含み、集積電子回路は、電力供給ラインと、ＥＳＤ保護装置により保護される少なくとも一つの機能装置であって、ＥＳＤ保護装置が、ＥＳＤイベントの間、対応する電流を少なくとも一つの機能装置からバイパスするように構成されている、少なくとも一つの機能装置（４）とを含む。機能装置は、電力供給ラインにより電力供給される。上記方法は更に、電力供給ラインと少なくとも一つの機能装置との間で、寄生ＥＳＤ電流経路を決定するステップと、この寄生ＥＳＤ電流経路内で、少なくともＥＳＤイベントの最初の部分の間に、寄生ＥＳＤ電流経路を遮断する回路を形成するステップとを含む。
【００１５】
寄生ＥＳＤ電流経路内に既に存在する電界効果トランジスタのゲートにＲＣディレイ回路を設け、このＲＣディレイ回路の抵抗が電界効果トランジスタのゲートを電力供給ラインに繋げることにより、遮断回路が形成されてもよい。
【００１６】
寄生ＥＳＤ電流経路内に、追加の電界効果トランジスタとＲＣディレイ回路とを挿入し、このＲＣディレイ回路の抵抗が追加の電界効果トランジスタのゲートを電力供給ラインに繋げることにより、遮断回路が形成されてもよい。集積電子回路の所与のパフォーマンスに影響を与えないように、追加の電界効果トランジスタの寸法が選択されている。
【００１７】
少なくともＥＳＤ保護装置がＥＳＤイベントにより起動されるまで寄生ＥＳＤ電流経路を遮断するように、遮断回路が構成されている。ＥＳＤイベントの全体の間に寄生ＥＳＤ電流経路を遮断するように、遮断回路が設計されていてもよい。
【００１８】
寄生ＥＳＤ電流経路は、回路上でＥＳＤイベントをシミュレートして、ＥＳＤイベントの間に、寄生ＥＳＤ電流経路が、電力供給ラインと少なくとも一つの機能装置との間で形成されるかどうか、及びどこで形成されるかを、決定することにより、決定されてもよい。
【発明の効果】
【００１９】
本発明を利用することにより、回路のパフォーマンスに悪影響を与えることの無い、拡張ＥＳＤ保護パフォーマンスを伴うＥＳＤ保護集積電子回路を設計する方法を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、先行技術のデュアルダイオードＥＳＤ保護及びパワークランプを伴う、選考技術の広帯域無線周波数低ノイズ増幅器（ＲＦ  ＬＮＡ）の概略図を示す。
【図２】図２は、実施の形態に係るＥＳＤターンオフ回路を伴うコアＬＮＡ回路の概略図を示す。
【図３Ａ】図３Ａは、実施の形態に係るＥＳＤターンオフ回路を伴う、ＶＤＤ−ｔｏ−ＩＮの１  ｋＶ  ＨＢＭ  ＥＳＤ  ストレスに晒されたときのＥＳＤ保護ＬＮＡ回路のシミュレートされたＥＳＤ電流を示す。
【図３Ｂ】図３Ｂは、実施の形態に係るＥＳＤターンオフ回路を伴わない、ＶＤＤ−ｔｏ−ＩＮの１  ｋＶ  ＨＢＭ  ＥＳＤ  ストレスに晒されたときのＥＳＤ保護ＬＮＡ回路のシミュレートされたＥＳＤ電流を示す。
【図４】図４は、実施の形態に係るターンオフ回路を伴うときの、及びターンオフ回路を伴わないときの、ＬＮＡに対する異なるＨＢＭストレスレベルの後の計測された正規化リーク電流を示す。
【図５】図５は、先行技術のＥＳＤ保護ＬＮＡのコアの概略図を示す。
【図６】図６は、実施の形態に係るＥＳＤターンオフ回路を伴う図５のＬＮＡを示す
【図７】図７は、先行技術のＥＳＤ保護ＬＮＡ回路のコアの概略図を示す。
【図８】図８は、実施の形態に係るＥＳＤターンオフ回路を伴う図７のＥＳＤ保護ＬＮＡ回路のコアの概略図を示す。
【図９】図９は、実施の形態に係るターンオフ回路を伴うＥＳＤ保護電子回路の一般的概略図を示す。
【図１０】図１０は、実施の形態に係るターンオフ回路を伴うＥＳＤ保護電子回路を設計する方法を示すフローチャートである。
【発明を実施するための形態】
【００２１】
記載の図面は概略に過ぎず限定的ではない。図面では例示の目的のため、要素のサイズが誇張されスケールに従っては描かれていないものもある。寸法及び相対的寸法は、現実の縮小に必ずしも対応せずに開示を実践している。
【００２２】
更に、明細書及び特許請求の範囲における第１、第２、第３などの用語は、類似の要素間で区別をするために利用するものであり、必ずしも連番や発生順を記述するために利用するものでない。該用語は適当な条件下で交換可能であり、開示の実施形態は明細書の記載や例示以外の順で動作し得る。
【００２３】
更に、明細書及び特許請求の範囲における上部、底部、「超える」、「下回る」などの用語は、説明のために利用するものであり、必ずしも相対位置を記述するために利用するものでない。利用の用語は適当な条件下で交換可能であり、明細書に記載される開示の実施形態は明細書の記載や例示以外の位置付けで動作し得る。
【００２４】
特許請求の範囲で用いられる“含む”という用語は、次に示す意味、即ち他の要素若しくはステップを排除しない、という意味に限定して解釈されるべきものではない。参照される、記述の特徴、整数、ステップ若しくは部品の存在を述べるものとして解釈される必要がある。しかし、一つ若しくはそれ以上の他の特徴、整数、ステップ若しくは部品、又はそれらのグループの存在や追加を除外するものではない。よって、「手段Ａ及びＢを含む装置」という表現の範囲は、部品ＡとＢのみから構成される装置に限定されるべきではない。本発明の開示に関して装置の唯一の関連部品は、Ａ及びＢである、ということである。
【００２５】
本明細書の従来技術の欄で説明したように、単一の電子回路内にＥＳＤ保護パフォーマンスと回路パフォーマンスを組み合わせることが、強く望まれている。但し達成するのは容易ではない。全ての回路素子、即ち、非保護回路に既に存する機能素子、及び、ＥＳＤ保護回路にのみ存するＥＳＤ保護装置に関する、実効的な電気及び電子パラメータが、最終的な回路パフォーマンスを決定する、無線周波数（ＲＦ）回路などの、アナログ回路に対して、上記のことはより明白である。電子回路の全体のＥＳＤ保護パフォーマンスを増加させる手段は、通常の動作の間、即ち、ＥＳＤ保護装置が動作しないとき、電子回路の所定のパフォーマンスに殆ど影響しない、若しくは最小限の影響しか与えないものでなければならない。
【００２６】
電子回路のＥＳＤ保護を設計するとき、ＥＳＤトリガ電圧ＶｔやＥＳＤブレークダウン電流Ｉｂｄなどの、選択されたＥＳＤ保護装置のパラメータの実効値は、所望のＥＳＤ保護の観点で決定され、一方で、これらＥＳＤ保護装置の寸法も、通常の動作における回路パフォーマンスへの寄与の観点で決定される。
【００２７】
これらＥＳＤパラメータが適切に選択されたとしても、ＥＳＤイベントに対するＥＳＤ保護装置の反応があまりに遅ければ、ＥＳＤ保護電子回路は尚、機能しなくなることがある。ＥＳＤ保護装置がＥＳＤイベントにより起動できても、ＥＳＤ保護装置が電力供給ラインに望まれていない電流を運ぶことができるまでに、相応の時間が掛かり得る。これらの望まれていない電流は、ＥＳＤ保護装置により保護されるべき機能素子と電力供給ラインとの間のＥＳＤイベントにより形成される、寄生ＥＳＤ電流経路から、生じ得る。
【００２８】
開示の目的のために、無線周波数広帯域低ノイズ増幅器（ＲＦ  ＷＢ  ＬＮＡ）を用いるが、実施形態はＥＳＤ保護を有する他の電子回路にも適用され得る。
【００２９】
そのようなＲＦ  ＷＢ  ＬＮＡ  （ＬＮＡ）のＥＳＤ保護は、ＲＦ設計者とＥＳＤ保護設計者の両方にとって、課題である。通常、追加されたＥＳＤ保護装置の寄生キャパシタンスは、ＲＦ設計のパフォーマンスを制約する。分配ＥＳＤ保護、ブートストラップから対称Ｔ−ダイオードの利用まで、広帯域のＲＦ  ＬＮＡ設計における上記のような容量負荷を取り扱うための、複数のソリューションが提示されている。これまでは、これらソリューションは、広いシリコン不動産の地位を占めており、そのことは、先進的なＣＭＯＳ技術でのコストの増加を意味する。
【００３０】
先進的なＣＭＯＳ技術で利用される薄膜ゲート誘電体により、ＬＮＡのＲＦインプットはＥＳＤストレスエベントに非常に敏感である。良好なＥＳＤ保護装置であっても、ＥＳＤイベントの間の寄生ＥＳＤ電流経路のゲート酸化物障害及びトリガの危険性を回避するために、更なる予防措置を取ることが必要である。後者（トリガの危険性）は容易に見落とされる。
【００３１】
図１に示すように、ＬＮＡは、能動フィードバック、共通ソース増幅器である。カスコードステージＭｎ１−Ｍｎｃａｓは、ゲインを提供し、ソース−フォロアＭｎ２とＲｂａｌを介するフィードバックはインプットマッチングを保証する。３０×３０μｍ２マルチレイヤ０．９ｎＨシャントピーキングインダクタＬｌｏａｄは、負荷レジスタＲｌｏａｄと直列に加えられ、帯域幅を引き上げる。第２のステージＭｎｂｕｆｆは、ＥＳＤ保護回路のパフォーマンスを計測するのに用いられる計測セットアップを駆動するバッファとして、稼動する。ＬＮＡは、１．２Ｖ供給を伴う１２．３６ｍＷ電力を消費する。
【００３２】
図１に示されるように、２つの電力供給ラインＶＤＤ及びＶＳＳの間の機能素子Ｍｎ１及びパワークランプのＥＳＤ保護装置として、２つのダイオードＤ１、Ｄ２を含むＥＳＤ保護は、低キャパシタンスＲＦ  ＥＳＤ  保護ソリューションとして、一般的に用いられる。ダイオードＤ１及びＤ２は、インプットターミナルＩＮと、夫々、低電力供給ラインＶＳＳとの間、及び、高電力供給ラインＶＤＤとの間に、設けられる。ＲＦ  ＷＢ  ＬＮＡを設計する際、ＲＦ回路の帯域幅は、ＥＳＤロバスト性、即ち、ＥＳＤ保護装置が運べる最大限のＥＳＤ電流との、トレードオフとなる。より大きいダイオードＤ１、Ｄ２は、本質的により高いＥＳＤロバスト性、及びＥＳＤイベントの間のより低いオン抵抗を与えるが、例えば、ＬＮＡのマッチングインピーダンスを危うくするＲＦインプットにおける大きい寄生キャパシタンス負荷となってしまう。
【００３３】
このＬＮＡトポロジに対して、２つの最悪のケースのＥＳＤストレス条件が存在する。インプットターミナルＩＮが、低電力供給電圧ラインＶＳＳに対して、正にバイアスされる、ＩＮ（正）−ＶＳＳ（負）ストレス、及び、高電力供給ラインＶＤＤが、インプットターミナルに対して、正にバイアスされる、ＶＤＤ（正）−ＩＮ（負）ストレス、である。
【００３４】
図１の全てのダイオードは、５０ｆＦ寄生キャパシタンスと、３．２ｋＶ  Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ  ロバスト性とを伴う、４０μｍ幅である。ＲＣトリガＮＭＯＳは、ＬＮＡ回路に対するパワークランプとして選択される。
【００３５】
前に説明したように、コアＬＮＡは、ＶＤＤ−ＩＮストレスの組み合わせで早くに機能しなくなるが、ＬＮＡのコアの寄生ＥＳＤ電流経路のトリガからの結果としてＶＤＤ−ＶＳＳストレスの組み合わせでも、機能しなくなる。これらの寄生ＥＳＤ電流経路は、ＥＳＤ保護電子回路の通常の動作の間には発生しない。ＲＦの観点から、Ｒｂａｌ抵抗の更なる再設計が選択肢でないケースでは、ＥＳＤロバスト性を増加する別の方法が、ＥＳＤターンオフ回路によって、少なくともＥＳＤイベントの一部の間、寄生ＥＳＤ電流経路を発生させないでおくべきである。
【００３６】
そのようなターンオフ回路を加えることは、少なくともＥＳＤイベントの一部の間に寄生ＥＳＤ電流経路を発生させない一般的戦略である。ＥＳＤ保護電子回路のＥＳＤパフォーマンスを決定するとき、ＥＳＤイベントの間の寄生ＥＳＤ電流経路が起動し得ることは容易に見過ごされる。実際に、このような効果により、前述の段落で示したように、ゲート酸化の絶縁破壊の前に、機能素子の機能停止が十分に起こり得る。ＶＤＤをＩＮにストレスすると、フィードバックトランジスタＭｎ２がプルオープンされ、トランジスタＭｎ１への寄生ＥＳＤ電流経路となり、ＲｂａｌはこのＥＳＤイベントの間に停止する。
【００３７】
現存の機能トランジスタＭｎ２を介する寄生ＥＳＤ電流経路をターンオフするために、追加のトランジスタＭｎＴｏ７の形式のターンオフ装置６が、この寄生ＥＳＤ電流経路内部のＭｎ２４のドレーンに、加えられる。この追加のトランジスタＭｎＴｏ７のゲートは、図２に示されるように、ＥＳＤ過渡ＲＣターンオフタイマ８ＲＴＯ−ＣＴＯに繋がる。ここｋで、ゲートに繋がるＲＣ回路８を有するトランジスタ７を含みこれにより抵抗が高電力供給ラインＶＤＤ２に繋がる、図２で点線で示される、遮断回路６が、寄生ＥＳＤ電流経路に挿入される。この図２では、コアＬＮＡ１は、ＥＳＤ保護装置及びパワークランプ無しで、示されている。ＥＳＤ保護ＬＮＡ回路の通常の動作条件の間に、ＭｎＴＯ７のゲートが、抵抗ＲＴＯを介してＶＤＤ２にプルされ、よってトランジスタＭｎＴＯ７が完全導通する。それ故、トランジスタＭｎＴＯ７は、ＥＳＤ保護ＬＮＡ回路１の通常のＲＦ回路動作に影響しない。一方の高電力供給ラインＶＤＤ２と、他方のインプットターミナル９又は低電力供給ＶＳＳとの間のＥＳＤイベントの間には、追加のトランジスタＭｎＴＯ７は、ＲＣ時間定数に期間が左右される、ＥＳＤイベントの最初の数ナノ秒間、キープオフされる。このことにより、対応するＥＳＤ電流は、寄生ＥＳＤ電流経路ではなく、パワークランプ５を介して、流れるように強いられる。
【００３８】
ＲＣ回路８ＲＴＯ−ＣＴＯの時間定数は、ＥＳＤ保護装置５がＥＳＤ電流を運ぶことを開始できるスピードの観点で、選択される。この反応時間は、ＥＳＤ保護装置５の特性であり、ＤＴＳＣＲの場合、相当程度まで調整可能である。ＥＳＤ電流を電力供給ライン２、３に流し出す（ドレーンする）のに十分な低抵抗状態にＥＳＤ保護装置５が誘発されるまで、寄生ＥＳＤ電流経路のトランジスタ７を少なくともターンオフするように、時間定数は選択される。ターンオフ回路８のこの時間定数は、寄生ＥＳＤ電流経路がＥＳＤイベントの少なくとも一部の間にターンオフするように、選択され得る。しかしながら、この時間定数は、ＥＳＤイベントの全体期間の間に寄生ＥＳＤ電流経路をターンオフするように選択されてもよい。
【００３９】
複数の寄生ＥＳＤ電流経路がＥＳＤイベントの間に形成されるならば、これら着そうＥＳＤ電流経路の各々にてＲＣ回路８を自らのゲートに繋げるトランジスタ７が挿入され得る。ターンオフ回路８のＲＣ回路は、同じ時間定数を伴う複数の可能な寄生ＥＳＤ経路をターンオフすべく共有され得る。
【００４０】
図２では、カスコードトランジスタＭｎｃａｓも、ソース−ドレーンフィラメンテーションにより生じる機能停止を回避するために、ＶＤＤとＶＳＳの間のストレスの間にターンオフされる。タイマ回路ＲＴＯ−ＣＴＯも、カスケードトランジスタのゲートに繋がる。
【００４１】
図３Ａ、図３Ｂは、デュアルダイオードＤ１、Ｄ２ＥＳＤ保護及びパワークランプとしてのＲＣ遊動ＮＭＯＳを伴う、ＬＮＡへの、１ｋＶのＨｕｍａｎ  Ｂｏｄｙ  ＭｏｄｅｌのＶＤＤ−ｔｏ−ＩＮのストレスの間の、シミュレートされた電圧及び電流波形を示す。３ｎ秒にて、高電力供給ラインＶＤＤ２の電圧がスナップバックしており、このことはパワークランプ５のターンオンを示すが、これにより電流ピークはパワークランプ５を介する電流に対して見られることを、これらの１ｋＶ  ＨＢＭシミュレーションは示す。しかしながら、最初の２ｎ秒の間、既に２５０ｍＡがコア回路４を介して流れており、このことはコアＬＮＡ４の機能停止を生じ得る。パワークランプ５のＥＳＤ反応時間が更に減少すると、状況はより悪くなる。タイマ回路８ＭｎＴＯ−ＲＴＯ−ＣＴＯにより制御されるターンオフ装置７を伴うターンオフ回路６を加えると、パワークランプ５が完全にはターンオンしていないときに通常、寄生ＥＳＤ電流経路を介してコアＬＮＡ４にてプッシュされるＥＳＤ電流は、２５０ｍＡピークから２０ｍＡピークにまで減少し、これにより、より高いＥＳＤストレスレベルにおけるコアＬＮＡ４の早期の機能停止を回避する。
【００４２】
ＲＣ誘動ＮＭＯＳ５がパワークランプとして用いられ、図２に示す共有のターンオフ回路８を伴うＬＮＡに関して、ストレス電圧が２５０Ｖ電圧ステップで増加したＨＢＭ計測が、実施された。ターンオフタイマ８ＲＴＯ−ＣＴＯは、２０ｋΩ抵抗及び２５ｐＦキャパシタにより構成され、５００ｎ秒のＲＣ時間定数を生じている。ターンオフ回路６を加えることにより、ＨＢＭロバスト性は２．２５ｋＶから４ｋＶに増加した。個々のＨＢＭレベルステップの後の、計測された正規化リーク電流発生は、ターンオフ回路６を伴う（白四角）及び伴わない（黒ダイヤ）ＥＳＤ保護ＬＮＡ回路に対して、図４にて比較されている。マーカは、異なる停止ポイントを示すように含まれる。ターンオフ回路ｂ６が無い場合、リーク電流減少は２．５ｋＶ（ポイントＡ）で見られるが、Ｒｂａｌの抵抗増加により生じるものである。ターンオフ回路６が用いられるとこの効果は４ｋＶで発生する（ポイントＡ’）。ターンオフ回路の無いＥＳＤ保護ＬＮＡ回路上でＨＢＭレベルを増加すると、Ｒｂａｌは、３．２５ｋＶにて開路に融合し（ポイントＢ）、これにより更なるリークが減少する。最後に、４．７５ｋＶのＨＢＭレベルでは、ローカルクランプの寄生キャパシタンスを補償するのに設けられる、Ｔｃｏｉｌインダクタが、両方の場合に（ポイントＣ及びＣ’）融合するが、それは目視検査で観察された。ＥＳＤイベントの間に形成される寄生ＥＳＤ電流経路を遮断するためにターンオフ回路６を加えることによるＥＳＤパフォーマンスの利得は、図４のポイントＡからＡ’へのＨＢＭ電圧の増加である。
【００４３】
ローカルクランプ無しでありＲｂａｌが無く、ターンオフ回路６のみを用いるとき、３．５ｋＶのＨＢＭロバスト性が計測された。この構成では、ＨＢＭロバスト性は、前述の段落で説明したように、図１のフィードバックトランジスタＭｎ２の機能停止に制約された。この保護レベルが十分である場合、ローカルクランプの代わりに、ターンオフソリューションを利用することの方が好ましい。ローカルクランプは、ＲＦインプットターミナルＩＮに容量性負荷を置くのであり、その寄生容量は更なるＴ−ｃｏｉｌにより補償する必要があるが、ターンオフソリューションは、補償すべきものは略無い。
【００４４】
ターンオフタイマ８のＲＣ時間定数を５００ｎ秒から２００ｎ秒及び２０ｎ秒の夫々に減少するとき、ＥＳＤパフォーマンスの低下には気付かれない。このことは、ターンオフ回路８は、パワークランプ５のターンオン時間若しくは応答時間と定義される最初のｎ秒の間のみ必要とされる、ということを示す。このことは、図３Ａ及び図３Ｂのシミュレーションと一致する。ＶＤＤ＋２とＶＳＳ−３との間のＥＳＤストレスの場合、３ｋＶＨＢＭストレスにおけるコアＬＮＡ４を介する寄生ＥＳＤ電流経路のために、トランジスタＭｎ１にて機能停止が観察された。ローカルクランプを追加することにより、ロバスト性は４．７５ｋＶに増加した。ターンオフ回路６は、図２に示すように、カスコードトランジスタＭｎｃａｓのゲートにも繋がっていた。このことにより、ＶＤＤ＋とＶＳＳ−との間のパフォーマンスは７ｋＶにまで増加する。
【００４５】
ＩＮ−に対するＶＤＤ＋とＶＳＳ−に対するＶＤＤ＋の最も弱いピン組み合わせに対して、前に説明した異なる回路バリエーションに関するＨＢＭ計測の概観は、以下の表１に示される。
【００４６】
【表１】
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表１：オンウエファＨＢＭ計測（ｋＶ）へのターンオフ回路の影響
【００４７】
最後に、ＥＳＤ保護装置を含むシステムのＥＳＤロバスト性をテストするオンウエファＨｕｍａｎ  Ｍｅｔａｌ  Ｍｏｄｅｌテスタを用いて、システムレベルＥＳＤストレスのために、ターンオフ回路を伴うＲＦ設計が、テストされた。大抵のＲＦ回路が、過渡電圧サプレッサに基づくシステムレベルＥＳＤに対して更なるオフチップＥＳＤ保護を許容できず、更に、このオフチップＥＳＤ保護の関連するインピーダンスとしての電流制限抵抗が、システム内に組み込まれた回路の通常の動作を危うくする、ということを指摘することが重要である。前に説明したターンオフ回路６を有するＬＮＡ設計は、更なるシステムレベルＥＳＤ保護が無くとも、全ての可能なピンとピンの組み合わせに対して、少なくとも１ｋＶ  ＨＭＭを耐えることができる。
【００４８】
図５は、カスケード構成を伴う別のＥＳＤ保護ＬＮＡ回路のコアを示す。この回路のコアは、カスコードトランジスタペアＭ１、Ｍ２を含む。トランジスタＭ１のゲートは、インピーダンス整合を与えるＬＧ−ＣＧ平行回路を介してインプットターミナルＩＮに繋がる。負荷キャパシタＬｌｏａｄは、この狭帯域ＲＦ回路の共振ピークを決定する。アウトプットターミナルＯＵＴにおける容量分割器Ｃ１−Ｃ２は、アウトプット整合を与える。このＬＮＡでは、ＬＮＡコアを介する寄生ＥＳＤ電流経路は、低電力供給ＶＳＳに関して高電力供給ＶＤＤがストレスを掛けられたときに（ＶＤＤ＋  ＶＳＳ−）、形成される。このＥＳＤイベントが発生すると、高電力供給ラインＶＤＤにゲートで接続するトランジスタＭ２は、導通を開始し、寄生ＥＳＤ電流経路が機能トランジスタＭ１に向かって形成される。
【００４９】
前述の段落のように、この寄生ＥＳＤ電流経路は、図６に示すようにこの寄生ＥＳＤ電流経路内にターンオフ回路６を形成することにより、少なくともＥＳＤイベントの一部の間に、遮断され得る。図２に示す実施形態では、追加のトランジスタＭｎＴＯ７が寄生ＥＳＤ電流経路に挿入されこの寄生ＥＳＤ電流経路を遮断するものであったが、ここでは能動機能装置４、即ち、トランジスタＭ２が、ＲＣ回路８によりターンオフされて寄生ＥＳＤ電流経路を遮断する。図６に示す実施形態では、ターンオフ回路６は、トランジスタＭ２がＬＮＡのコアの一部となりＬＮＡと追加のタイマ回路８ＲＴＯ−ＣＴＯとの通常の動作の間に動作することにより、形成される。通常の動作の間、Ｍ２のゲートはＶＤＤ２にまでバイアスされ、追加のＲ及びＣが無いように、動作する。ターンオフ回路６の存在は、ＬＮＡ回路の通常の動作に影響しない。
【００５０】
ＶＤＤ＋２とＶＳＳ−３との間のＥＳＤイベントの間、Ｍ２のゲートは、ゲートに加えられるＲＣ回路のために、パワーアップするのに暫く時間が掛かる。従って、ＥＳＤイベントのオンセットから開始する、ＥＳＤイベントの最初の部分の間、トランジスタＭ２がターンオフされるので、ＬＮＡのコアを介する寄生ＥＳＤ電流経路は遮断される。高電力供給ラインＶＤＤ２と低電力供給ラインＶＳＳ３との間のＥＳＤパワークランプ５は、ＥＳＤイベントにより始動されるときにターンオンする十分な時間を有する。よって、コア４を介する寄生ＥＳＤ電流経路が最終的にターンオンされるとき、このパワークランプ５は完全に導電状態となる。このＥＳＤターンオフ回路６により、ＬＮＡ回路１の全体のＥＳＤロバスト性レベルは大きく増加する。
【００５１】
図７は、カスケード構成を伴う別のＥＳＤ保護ＬＮＡ回路１のコア４を示す。回路のコアは、回路のパフォーマンスをテストするのに用いられる計測器具を駆動するのに加えられた、アウトプットバッファＭ６に繋がる貸すカードトランジスタＭ１、Ｍ２を含む。負荷抵抗Ｒｌｏａｄは広帯域動作をするのに加えられる。フィードバック回路は、フィードバックトランジスタＭ３を介して与えられる。カレントソースＩｂｉａｓを介してバイアスされる、カレントミラーＭ４−Ｍ５は、フィードバックトランジスタＭ３の動作ポイントを決定する。インプットターミナルＩＮでは、コイルＬ１、Ｌ２が加えられ、寄生インピーダンスを補償しこれによりインピーダンス整合を与える。２つのダイオードＤ１、Ｄ２がインプットラインの間に、夫々、低電力供給ラインＶＳＳ３と高電力供給ラインＶＤＤ２との間に、能動機能装置Ｍ１４のＥＳＤ保護装置５として、繋がれる。パワークランプは、電力供給ラインＶＤＤ２、低電力供給ラインＶＳＳ３に繋がれる。このＬＮＡ回路１では、ＬＮＡコア４を介する寄生ＥＳＤ電流経路は、インプットターミナルＩＮに関して高電力供給ＶＤＤがストレスを掛けられたときに、形成される。このＶＤＤ＋２  ＩＮ−９のＥＤＳイベントのとき、負荷抵抗Ｒｌｏａｄを介して高電力供給ラインＶＤＤに繋がれる、フィードバックトランジスタＭ３はターンオンし、これにより、寄生ＥＳＤ電流はＬＮＡ回路のコア内を流れる。フィードバックトランジスタＭ３のゲートはＲＦポイント、即ち、ＬＮＡ回路を介する信号経路の一部であるので、更なる寄生インピーダンスはここでは許容されない。少なくともＥＳＤイベントの一部の間にトランジスタＭ３をターンしこれにより寄生ＥＳＤ電流経路を遮断するタイマ回路８ＲＴＯ−ＣＴＯを、このゲートに加えることはできない。
【００５２】
一つのソリューションが図８に示される。図２に示した実施形態と同様に、追加の小さいトランジスタＭｔｕｒｎｏｆｆ７は、ＥＳＤイベントの間にトランジスタＭ３により形成される寄生ＥＳＤ電流経路内に挿入される。図８に示す実施形態では、追加のトランジスタ７は、トランジスタＭ３４が追加のトランジスタ７とＲＦポイントとの間内に有るように、機能トランジスタＭ３４のドレーンと高電力供給ラインＶＤＤ２との間内に配置される。この追加のトランジスタＭｔｕｒｎｏｆｆ７のゲートに対して、タイマ回路８Ｒｔｕｒｎｏｆｆ−Ｃｔｕｒｎｏｆｆが繋がれる。追加のトランジスタＭｔｕｒｎｏｆｆ７は、ＬＮＡ回路１の通常の動作に影響を与えない若しくは最小限の影響しか与えないように、寸法取りされる。通常の動作の間、この追加のトランジスタＭｔｕｒｎｏｆｆ７のゲートは、抵抗Ｒｔｕｒｎｏｆｆを介してこう電力供給ラインＶＤＤ２に繋がれ、追加のトランジスタＭｔｕｒｎｏｆｆ７は、トランジスタＭ３を介する電流経路が遮断されないように、スイッチオンされる。
【００５３】
図７に示すＬＮＡ回路１では、ＥＳＤイベントが発生する場合に第２の寄生ＥＳＤ電流経路が形成され得る。これにより高電力供給ラインＶＤＤ２は低電力供給ラインＶＳＳｂ３に関してストレスを掛けられる（ＶＤＤ＋ＶＳＳ−）。このＥＳＤイベントの間、トランジスタＭ２４のゲートが高電力供給ラインＶＤＤ２に繋がれるので、トランジスタＭ２４はスイッチオン可能となり、寄生ＥＳＤ電流はＬＮＡ回路１のコア４を介して流れる。図６に示す実施形態と同様に、この機能トランジスタＭ２４は、少なくともＥＳＤイベントの一部の間に、タイマ回路８によりスイッチオフとなり得る。Ｍ２のゲートに専用ＲＤ回路８を挿入することを選んでもよく、又は、前の段落で既に説明したように、トランジスタＭ２４を一時的にスイッチオフするための追加のトランジスタＭｔｕｒｎｏｆｆ７のタイマ回路８Ｒｔｕｒｎｏｆｆ−Ｃｔｕｒｎｏｆｆを利用しこれにより第２の寄生ＥＳＤ電流経路を遮断することを選んでもよい。後者の選択は図８に示される。
【００５４】
開示されるＥＳＤ保護装置では、ＥＳＤイベントの間に形成される寄生ＥＳＤ電流経路を遮断しこれにより回路１の全体のＥＳＤパフォーマンスを向上させるターンオフ回路６が、設けられる。追加のターンオフ回路６は、コア回路４内の寄生ＥＳＤ電流経路がＥＳＤイベントの間に起動されるのを防いだ。これらの寄生ＥＳＤ電流経路は、ＥＳＤ保護装置の通常の動作の間に動作する電流経路であるが、ＥＳＤイベントによる電流を導通すべきでない。しかしながら、上述のように、ＥＳＤ保護回路１のレイアウト及びトポロジに依存して、この回路の能動機能装置４の一つ若しくはそれ以上は、これら能動機能装置がＥＳＤイベントの間にも導通する程度に、ＥＳＤイベントによりバイアスされ得る。回路の機能装置からＥＳＤ電流をバイパスするように設けられる、ＥＳＤ保護装置５は、限定された反応時間しか有さないので、ＥＳＤ電流は、別のルートを介して運ばれるか、若しくは機能装置４に到達する前に遮断される必要がある。この開示では、機能装置４は、ＥＳＤ保護装置内にも存在する装置である。この機能装置４は、コイルや抵抗などの受動装置であってもよい。それは、ダイオードやトランジスタなどの受動装置であってもよい。
【００５５】
図９は、本開示に係る、ターンオフ回路６を伴うＥＳＤ保護回路１の概略図を示す。顔路は、高電力供給ラインＶＤＤ２及び低電力供給ラインＶＳＳ３により、電力供給される。回路１は、インプットターミナルＩＮ９とアウトプットターミナルＯＵＴ９を有する。回路１は、受動若しくは能動の、少なくとも一つの機能装置４を有する。これらの機能装置４の少なくとも一つは、ＥＳＤイベントの間に対応するＥＳＤ電流を電力供給ラインにバイパスするように構成された一つ若しくはそれ以上のＥＳＤ保護装置５により、保護される。電力供給ライン２、３とＥＳＤ保護機能装置との間の寄生ＥＳＤ電流経路内に、ターンオフ回路が設けられ、該ターンオフ回路は、少なくともＥＳＤイベントの最初の部分の間にこの寄生ＥＳＤ電流経路を遮断するように構成されており、これにより、ＥＳＤ保護装置５はＥＳＤイベントにより完全に起動される。このターンオフ回路６は、寄生ＥＳＤ電流経路を遮断できるターンオフ装置７と、このターンオフ装置７の動作を制御するタイマ回路８とを含む。ターンオフ装置７は、機能装置として既に存在するトランジスタでも、ターンオフ装置として意図的に加えられたトランジスタでも、かまわない。タイマ回路８は、ターンオフ装置として用いられるトランジスタのゲートと電力供給とに繋がる抵抗を伴う、ＲＣディレイ回路であってもよい。
【００５６】
図１０は、前述の段落に開示され図９に示された遮断若しくはターンオフ回路６を有する、ＥＳＤ保護回路１を設計するための方法を示すフローチャートである。該方法は、ＥＳＤ保護回路１を設定すること、このＥＳＤ保護回路内で少なくとも一つの寄生電流経路を決定すること、及びこの少なくとも一つの寄生電流経路内で遮断回路６を形成することを、含む。
【符号の説明】
【００５７】
１・・・ＥＳＤ保護集積電子回路、
２・・・電力供給ライン、
４・・・機能装置、
５・・・電子静電放電（ＥＳＤ）保護装置
６・・・遮断回路、
７・・・ターンオフ装置、
８・・・タイマ回路。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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