(57)【要約】【課題】チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路を提供する。【解決手段】出力保護領域２に接して内部回路領域３が設けられ、出力保護パターンが、出力保護領域２に最も近接したＣＭＯＳ両半導体型の内部回路領域３の出力保護領域２の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体４、５と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴とする。【選択図】図１
2011035185.tif 000002
【特許請求の範囲】
【請求項１】
チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、出力保護領域に接して内部回路領域が設けられ、出力保護パターンが、出力保護領域に最も近接したＣＭＯＳ両半導体型の内部回路領域の出力保護領域の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴とするＣＭＯＳ半導体集積回路。
【請求項２】
出力保護領域に接して設けられた内部回路領域の基板を形成する半導体と、内部回路領域に接した出力保護領域の基板を形成する半導体とが、同じ型の半導体であることを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体集積回路に関するものである。
【背景技術】
【０００２】
従来より半導体集積回路は、そのチップサイズの縮小化や高速動作を主な目的として、集積度を向上することが常に求められている。このため、ＭＯＳ素子のチャンネル長の短縮、コンタクトサイズの縮小化、コンタクトの半導体や導体に対するアロワンスの縮小化などのウエハプロセス技術に密着した開発が常に進められている。
【０００３】
このような技術開発はチップ内部に関するものであるが、しかしチップの周辺部もチップサイズを決定する大きな要因である。図４は、一般的なＣＭＯＳ集積回路の一例の周辺部を模式的に示した説明図で、図２（ａ）は、周辺部分を断面で示した部分説明図である。ウエハプロセスの最終段階で、ウエハをチップに切断するスクライブライン（図示せず）がチップの最外周部の縁部を形成する。スクライブラインより内部のチップの外周部は、チップの外部と信号や電源の入出力を行うことから、外部からの異常な電気的影響を受ける。周辺部には、この影響から内部回路１３，１４を保護するため、出力保護領域１２を備えている。さらに、出力保護領域１２と内部回路１３、１４との間には、ガードリングによる出力保護パターン１７が設けられている。出力保護領域１２には、保護するための抵抗や大容量のトランジスタ素子などが設けられている。図４ではｐ型半導体を基板としており、ｐ基板上にｎｗｅｌｌを形成した例を示している。出力保護領域１２の基板は、最外周よりｐ基板、ｎｗｅｌｌで形成されている。出力保護パターン１７は、出力保護領域１２よりｐ基板、ｎｗｅｌｌで形成され、出力保護パターンに最も近接した内部回路１３はｐ基板、ｎｗｅｌｌで形成されている。
【０００４】
出力保護パターン１７を形成するガードリングは、保護を強化するために、基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、で形成される。図では、半導体部分のみ示している。すなわち、出力保護パターン１７のｐ基板ではｐ＋半導体、ｎｗｅｌｌではｎ＋半導体が連続したパターン状に形成されている。そしてこのｐ＋半導体、ｎ＋半導体上に一定形状のパターンで所定間隔に連続してコンタクトパターンが形成され、それぞれ電源電圧、接地電圧の配線層に接続されている。これに対し、内部回路１３、１４では同様にｐ基板ではｐ＋半導体、ｎｗｅｌｌではｎ＋半導体が形成されて、Ｐ／Ｎ分離のためのガードリング用半導体１５、１６が形成されている。このガードリングのパターンは連続しておらず、一定形状のパターンで形成されている。このガードリング用半導体パターンの間隔は、配線等の周囲の状況により変化する。コンタクトパターンは、ガードリング用半導体パターンの内部に、一定間隔で形成されている。図３は、このようなガードリングの半導体とコンタクトのパターンを平面で見た部分説明図で、（ａ）は出力保護領域、（ｂ）は内部回路である。
【０００５】
公知文献を以下に示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６１−２８０６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
基本的にＣＭＯＳ集積回路の周辺部は上記のような構成になっており、チップの広い面積を占めている。本発明は、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、出力保護領域に接して内部回路領域が設けられ、出力保護パターンが、出力保護領域に最も近接したＣＭＯＳ両半導体型の内部回路領域の出力保護領域の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴とするＣＭＯＳ半導体集積回路としたものである。
【０００９】
本発明のＣＭＯＳ集積回路は、以上のような構成であって、出力保護領域に接して内部回路領域が設けられ、出力保護パターンが、出力保護領域に最も近接したＣＭＯＳ両半導体型の内部回路領域の出力保護領域の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴としている。すなわち、本発明のＣＭＯＳ集積回路では、内部回路領域のＰ／Ｎ分離用ガードリングを、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、で形成することで出力保護パターン用ガードリングを、兼用している。
【００１０】
本発明の請求項２の発明は、出力保護領域に接して設けられた内部回路領域の基板を形成する半導体と、内部回路領域に接した出力保護領域の基板を形成する半導体とが、同じ型の半導体であることを特徴とする請求項１に記載のＣＭＯＳ半導体集積回路としたものである。
【００１１】
本発明はさらに、出力保護領域に接して設けられた内部回路領域の基板を形成する半導体と、内部回路領域に接した出力保護領域の基板を形成する半導体とが、同じ型の半導体としたことから、出力保護領域とそれに接して設けられた内部回路領域とが同じバイアスで基板を接続でき、また、電源または接地のパターンを共有できる。
【発明の効果】
【００１２】
本発明のＣＭＯＳ半導体集積回路は、以上のように出力保護パターン用ガードリングを、兼用しているので、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路とすることができる。
【００１３】
さらに出力保護領域とそれに接して設けられた内部回路領域とが同じバイアスで基板を接続でき、また、電源または接地のパターンを共有できるので、チップサイズをよりいっそう縮小できる。
【図面の簡単な説明】
【００１４】
【図１】本発明のＣＭＯＳ集積回路の一例の周辺部を模式的に平面で示した説明図である。
【図２】ＣＭＯＳ集積回路の一例の周辺部を模式的に断面で示した部分説明図で、（ａ）は、従来のＣＭＯＳ集積回路の一例、（ｂ）は、本発明のＣＭＯＳ集積回路の一例である。
【図３】ＣＭＯＳ集積回路のガードリングの一例を模式的に平面で示した部分説明図で、（ａ）は、従来の出力保護ガードリング形状の一例、（ｂ）は、従来の内部回路Ｐ／Ｎ分離ガードリング形状の一例、（ｃ）は、本発明のＣＭＯＳ集積回路の出力保護ガードリングの一例である。
【図４】一般的なＣＭＯＳ集積回路の一例の周辺部を模式的に示した部分説明図である。
【発明を実施するための形態】
【００１５】
以下本発明を実施するための形態につき説明する。
【００１６】
図１は、本発明のＣＭＯＳ集積回路の一例の周辺部を模式的に平面示した説明図、図２
（ｂ）は、本発明のＣＭＯＳ集積回路の一例の周辺部を模式的に断面で示した部分説明図である。
【００１７】
本例のＣＭＯＳ半導体集積回路１は、チップの外周部に出力保護領域２を有し、内部回路３、４との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路を前提とする。そして、出力保護領域２に接して内部回路領域３が設けられ、出力保護パターンが、出力保護領域２に最も近接したＣＭＯＳ両半導体型の内部回路領域３の出力保護領域２の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体５、６と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されている。
【００１８】
すなわち、図２（ａ）（ｂ）、図３（ａ）（ｂ）（ｃ）に示すように、本発明のＣＭＯＳ集積回路１では、内部回路領域３のＰ／Ｎ分離用ガードリングを、内部回路領域３のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体５、６と、ガードリング用半導体上５、６に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、で形成することで出力保護パターン用ガードリングを、兼用している。これから、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路とすることができる。
【００１９】
さらに図１，２に示すように、出力保護領域２に接して設けられた内部回路領域３の基板を形成する半導体psubと、内部回路領域３に接した出力保護領域２の基板を形成する半導体psubとが、同じ型のＰ型半導体としたことから、出力保護領域２とそれに接して設けられた内部回路領域３とが同じバイアスで基板を接続でき、また、電源または接地のパターンを共有できる。これから、さらにチップサイズを縮小できる。
【００２０】
なお、本例ではＰ型半導体基板にＮｗｅｌｌを形成するＣＭＯＳ半導体集積回路で実施の形態を説明したが、本発明はこれに限定されない。すなわち、Ｎ型半導体基板にＰｗｅｌｌを形成する場合や、共通基板にＮｗｅｌｌとＰｗｅｌｌを形成する場合にも同様に形成して出力保護パターン用ガードリングを兼用し、チップサイズを縮小することが出来る。
【符号の説明】
【００２１】
１・・・ＣＭＯＳ半導体集積回路
２・・・出力保護領域
３・・・最外周内部回路領域
４・・・内部回路領域
５、６・・・ガードリング用半導体
１１・・・従来のＣＭＯＳ半導体集積回路
１２・・・出力保護領域
１３・・・最外周内部回路領域
１４・・・内部回路領域
１５、１６・・・ガードリング用半導体
１７・・・出力保護パターン
【図１】
2011035185.tif 000003
【図２】
2011035185.tif 000004
【図３】
2011035185.tif 000005
【図４】
2011035185.tif 000006