(57)【要約】【課題】階段状に加工された複数層の電極層とコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。【解決手段】本発明の半導体装置の製造方法は、電極層ＷＬ１〜ＷＬ４と絶縁層２５とを交互に複数積層する工程と、その積層体の一部を階段状に加工すると共に各段の表面に電極層ＷＬ１〜ＷＬ４を露出させる工程と、露出された電極層ＷＬ１〜ＷＬ４に接する金属膜４３を形成する工程と、電極層ＷＬ１〜ＷＬ４における少なくとも金属膜４３と接する部分に金属化合物４４を形成する工程と、金属膜４３の未反応部を除去した後層間絶縁層４６を形成する工程と、層間絶縁層４６を貫通しそれぞれが対応する各段の電極層ＷＬ１〜ＷＬ４の金属化合物４４に達する複数のコンタクトホール４７を形成する工程と、コンタクトホール４７内にコンタクト電極５０を設ける工程とを備えた。【選択図】図１１
2011035237.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含む電極層と、絶縁層とを交互に複数積層する工程と、
前記電極層と前記絶縁層との積層体の一部を階段状に加工すると共に、各段の表面に前記電極層を露出させる工程と、
前記露出された前記電極層に接する金属膜を形成する工程と、
前記電極層の前記半導体と前記金属膜とを反応させ、前記電極層における少なくとも前記金属膜と接する部分に金属化合物を形成する工程と、
前記金属膜の未反応部を除去する工程と、
前記金属膜の前記未反応部を除去した後、前記階段状の前記電極層を覆う層間絶縁層を形成する工程と、
前記層間絶縁層を貫通し、それぞれが対応する各段の前記電極層の前記金属化合物に達する複数のコンタクトホールを形成する工程と、
前記コンタクトホールの内部にコンタクト電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜の前記未反応部を除去した後、前記層間絶縁層とは異なる材料のストッパー層で前記階段状の前記電極層を覆い、前記ストッパー層上に前記層間絶縁層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁層の上面を平坦化した後、前記上面からの深さが異なる前記複数のコンタクトホールを同時に一括形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクト電極を設ける工程は、
前記コンタクトホールの内壁に導電性のバリア膜を形成する工程と、
前記コンタクトホール内における前記バリア膜の内側に導電材を埋め込む工程と、
を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
半導体を含む複数の電極層と、複数の絶縁層とがそれぞれ交互に積層され、一部が階段状に加工された積層体であって、前記階段状に加工された前記電極層の少なくとも上面及び端部に前記半導体と金属との金属化合物が形成された積層体と、
前記階段状の前記電極層を覆って設けられた層間絶縁層と、
前記層間絶縁層を貫通すると共に、それぞれが対応する各段の前記電極層の前記金属化合物に達して形成された複数のコンタクトホールの内部に設けられたコンタクト電極と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する電極層と絶縁層とを交互に複数積層した積層体に、電荷蓄積層を介してピラー状シリコンを設けることで、メモリセルを３次元配列する技術が提案されている（例えば特許文献１）。
【０００３】
また、特許文献１には、積層された複数の電極層のそれぞれを上層配線と接続させるための構造として、電極層の階段構造が開示されている。すなわち、電極層を下層ほど長くなるようにしている。そして、階段構造を覆う層間絶縁層に各電極層に達するコンタクトホールを形成し、そのコンタクトホール内にコンタクト電極が埋め込まれる。
【０００４】
また、特許文献１には、メモリセルアレイ領域の積層体に溝を形成してその溝内に各電極層の側面を露出させ、溝内に金属膜を形成した後アニールを行い、シリコンからなる各電極層の側面を金属シリサイド化させることが開示されている。階段状コンタクト部の電極層についても金属シリサイド化させて低抵抗化を図るのが望ましいが、階段状コンタクト部はメモリセルアレイとはその構造及び形成プロセスが異なり、メモリセルアレイに対する金属シリサイド化プロセスをそのまま適用することはできない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８０３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、階段状に加工された複数層の電極層と、各電極層と接続されたコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体を含む電極層と、絶縁層とを交互に複数積層する工程と、前記電極層と前記絶縁層との積層体の一部を階段状に加工すると共に、各段の表面に前記電極層を露出させる工程と、前記露出された前記電極層に接する金属膜を形成する工程と、前記電極層の前記半導体と前記金属膜とを反応させ、前記電極層における少なくとも前記金属膜と接する部分に金属化合物を形成する工程と、前記金属膜の未反応部を除去する工程と、前記金属膜の前記未反応部を除去した後、前記階段状の前記電極層を覆う層間絶縁層を形成する工程と、前記層間絶縁層を貫通し、それぞれが対応する各段の前記電極層の前記金属化合物に達する複数のコンタクトホールを形成する工程と、前記コンタクトホールの内部にコンタクト電極を設ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。  
また、本発明の他の一態様によれば、半導体を含む複数の電極層と、複数の絶縁層とがそれぞれ交互に積層され、一部が階段状に加工された積層体であって、前記階段状に加工された前記電極層の少なくとも上面及び端部に前記半導体と金属との金属化合物が形成された積層体と、前記階段状の前記電極層を覆って設けられた層間絶縁層と、前記層間絶縁層を貫通すると共に、それぞれが対応する各段の前記電極層の前記金属化合物に達して形成された複数のコンタクトホールの内部に設けられたコンタクト電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、階段状に加工された複数層の電極層と、各電極層と接続されたコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式図。
【図２】同メモリセルアレイにおける要部の拡大断面図。
【図３】本発明の実施形態に係る半導体装置における電極層とコンタクト電極との接続構造を示す模式断面図。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】図７に続く工程を示す模式断面図。
【図９】図８に続く工程を示す模式断面図。
【図１０】図９に続く工程を示す模式断面図。
【図１１】図１０に続く工程を示す模式断面図。
【図１２】本発明の実施形態に係る半導体装置におけるメモリストリングの他の具体例を示す模式図。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式図である。なお、図１においては、図を見易くするために、メモリホール内の絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基体１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の電極層ＷＬ１〜ＷＬ４はＺ方向に積層されている。
【００１２】
基体１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の電極層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。電極層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。電極層ＷＬ１〜ＷＬ４は、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
電極層ＷＬ１〜ＷＬ４は、Ｘ方向に延在する溝によって複数のブロックに分断されている。あるブロックにおける最上層の電極層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の電極層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１５】
基体１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の電極層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の電極層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホールを介してつながっている。
【００１６】
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各電極層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１７】
図２は、シリコンボディ２０が電極層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の拡大断面を示す。
【００１８】
電極層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、電極層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は電極層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
【００１９】
シリコンボディ２０はチャネルとして機能し、電極層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各電極層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２０】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜３３は、例えばシリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、電極層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００２１】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２２】
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２３】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２４】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、電極層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、電極層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、電極層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、電極層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
【００２５】
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、電極層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、電極層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、電極層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、電極層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
【００２６】
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２７】
次に、図１１（ｂ）は、各シリコン層（ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧ、電極層ＷＬ１〜ＷＬ４、バックゲートＢＧ）を、図示しない上層配線と接続させるためのコンタクト領域の断面構造を示す。このコンタクト領域は、図１に示すメモリセルアレイ領域よりもＸ方向に見て外側の領域である。
【００２８】
図１１（ｂ）では、図１では省略した層間の絶縁層を絶縁層２５として示している。また、図１１（ｂ）における選択ゲートＳＧは、図１におけるドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧに対応する。
【００２９】
前述した積層体の一部はコンタクト領域で階段状に加工されている。すなわち、下層のシリコン層ほどＸ方向外側に大きく突出している。その階段構造部における各シリコン層の少なくとも表面は金属化合物化されている。
【００３０】
例えば、最下段のバックゲートＢＧの上面にチタンシリサイド４４が形成されている。その上の段の電極層ＷＬ４の上面及び端面にチタンシリサイド４４が形成されている。その上の段の電極層ＷＬ３の上面及び端面にチタンシリサイド４４が形成されている。その上の段の電極層ＷＬ２の上面及び端面にチタンシリサイド４４が形成されている。その上の段の電極層ＷＬ１の上面及び端面にチタンシリサイド４４が形成されている。その上の段の選択ゲートＳＧの上面及び端面にチタンシリサイド４４が形成されている。
【００３１】
なお、各段のシリコン層はその上面及び端面だけでなく、厚み方向のすべてにわたってチタンシリサイド化されていてもよい。
【００３２】
階段構造部はストッパー層４５で覆われ、そのストッパー層４５上に層間絶縁層４６が設けられている。例えば、ストッパー層４５はシリコン窒化物であり、層間絶縁層４６はシリコン酸化物である。
【００３３】
層間絶縁層４６及びストッパー層４５には複数のコンタクトホールが形成され、各コンタクトホール内にコンタクト電極５０が設けられている。
【００３４】
図３（ａ）に、例えば電極層ＷＬ１〜ＷＬ４上に設けられたコンタクト電極５０の拡大断面図を示す。電極層ＷＬ１〜ＷＬ４を、図３（ａ）においてはまとめて電極層ＷＬとして表している。
【００３５】
コンタクトホール４７は、層間絶縁層４６及びストッパー層４５を貫通して電極層ＷＬのチタンシリサイド４４に達する。コンタクトホール４７の内壁（側壁及び底部）には、第１のバリア膜５１が設けられ、その内側に第２のバリア膜５２が設けられ、その内側に導電材５３が埋め込まれ、これらによってコンタクト電極５０が構成される。例えば、第１のバリア膜５１はチタン膜であり、第２のバリア膜５２は窒化チタン膜であり、導電材５３はタングステンである。
【００３６】
電極層ＷＬは、コンタクト電極５０を介して、図示しない上層の配線と接続される。電極層ＷＬは例えばシリコン層であり、その電極層ＷＬにおけるコンタクト電極５０との接触部にはチタンシリサイド４４が形成されているため、コンタクト電極５０との接触抵抗を低減することができる。
【００３７】
コンタクトホール４７内の大部分は導電材５３が充填している。導電材５３として埋め込み性に優れた例えばタングステンを用いることで、特にアスペクト比が大きいコンタクトホール４７に対しても底部にも十分に導電材５３を形成することができ、また空隙の発生を抑えて、抵抗の増大を抑制することができる。
【００３８】
また、第１のバリア膜５１と第２のバリア膜５２は、タングステンの層間絶縁層４６やストッパー層４５中への拡散を防止する役割を担う。これにより、タングステンが層間絶縁層４６やストッパー層４５中に拡散することによる隣接コンタクト電極５０間のショートを防ぐことができる。
【００３９】
なお、コンタクトホール４７の底部の第１のバリア膜５１及び第２のバリア膜５２はなくてもかまわない。すなわち、導電材５３を埋め込む前に、ＲＩＥによりコンタクトホール４７底部の第１のバリア膜５１及び第２のバリア膜５２を除去してもよい。
【００４０】
バックゲートＢＧと接続されたコンタクト電極５０、および選択ゲートＳＧと接続されたコンタクト電極５０も同様に構成され、バックゲートＢＧと選択ゲートＳＧもそれぞれ対応するコンタクト電極５０を介して上層の配線と電気的に接続される。
【００４１】
次に、本実施形態に係る半導体装置における階段状コンタクト構造部の形成方法を、図４〜図１１を参照して説明する。
【００４２】
まず、図４（ａ）に示す積層体を形成する。具体的には、基体１０上にバックゲートＢＧを形成しそれをパターニングした後、バックゲートＢＧ上に、絶縁層２５と電極層ＷＬ１〜ＷＬ４とを交互に積層する。さらに、最上層の絶縁層２５上に、前述したドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧとなる選択ゲートＳＧを形成する。
【００４３】
バックゲートＢＧ、電極層ＷＬ１〜ＷＬ４および選択ゲートＳＧは、不純物が添加され導電性を有するシリコン層であり、絶縁層２５はシリコン酸化層である。これらは、例えばＣＶＤ（chemical vapor deposition）法により形成される。
【００４４】
この積層体の形成後、メモリセルアレイ領域に対して、メモリセルＭＣ１〜ＭＣ８、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴ、バックゲートトランジスタＢＧＴなどの形成工程が行われる。
【００４５】
その後、階段状コンタクト構造を形成する領域に対しては、図示しないレジストマスクを用いて、図４（ｂ）に示すように、選択ゲートＳＧ及びその下の絶縁層２５を選択的に除去してパターニングを行う。
【００４６】
この後、図５（ａ）に示すように、積層体上面を覆う絶縁層（例えばシリコン酸化層）４１を形成した後、その絶縁層４１上にレジスト膜４２を形成する。
【００４７】
次に、レジスト膜４２に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図５（ｂ）に示すように、レジスト膜４２の端が所望の位置に位置するようにパターニングする。
【００４８】
次に、そのレジスト膜４２をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、絶縁層４１及びその下の電極層ＷＬ１におけるレジスト膜４２から露出している部分を、図６（ａ）に示すように除去する。
【００４９】
次に、レジスト膜４２の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、図６（ｂ）に示すように、絶縁層４１の表面の一部が新たに露出する。
【００５０】
そして、そのスリミングされたレジスト膜４２をマスクにしてＲＩＥを行う。これにより、図７（ａ）に示すように、先のエッチングにより電極層ＷＬ１が除去された部分の下の絶縁層２５及びこの下の電極層ＷＬ２が除去されると共に、その隣の部分でレジスト膜４２から露出している絶縁層４１及びその下の電極層ＷＬ１も除去される。
【００５１】
その後も、レジスト膜４２のスリミング工程と、スリミングされたレジスト膜４２に覆われず露出している部分の絶縁層及びその下の電極層をそれぞれ一層分ずつエッチングする工程とを繰り返すことで、図７（ｂ）に示す階段構造が得られる。
【００５２】
その後、図８（ａ）に示すようにさらにレジスト膜４２のスリミングを行い、その残されたレジスト膜４２をマスクにしてエッチングを行う。これにより、階段構造部表面を覆う絶縁層４１、２５が除去され、図８（ｂ）に示すように、選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４およびバックゲートＢＧの一部が露出する。
【００５３】
すなわち、最下段ではバックゲートＢＧの上面が露出する。その上の段では電極層ＷＬ４の上面及び端面が露出する。その上の段では電極層ＷＬ３の上面及び端面が露出する。その上の段では電極層ＷＬ２の上面及び端面が露出する。その上の段では電極層ＷＬ１の上面及び端面が露出する。その上の段では選択ゲートＳＧの上面及び端面が露出する。
【００５４】
次に、図９（ａ）に示すように、階段構造部を金属膜４３で覆う。金属膜４３は、例えばスパッタ法で形成される。本実施形態では、金属膜４３の材料としてチタン（Ｔｉ）を一例に挙げて説明するが、チタン以外にも、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）などを用いてもよい。
【００５５】
金属膜４３の形成後、アニール処理（熱処理）を行い、選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４およびバックゲートＢＧに含まれるシリコンと、金属膜４３に含まれるチタンとを反応させる。これにより、選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４およびバックゲートＢＧにおける少なくとも金属膜４３と接する部分にチタンシリサイド４４が形成される。
【００５６】
その後、金属膜４３の未反応部をウェット処理により除去することで、図９（ｂ）に示すように各段のチタンシリサイド４４が露出する。
【００５７】
次に、図１０（ａ）に示すように、階段構造部を覆うようにストッパー層４５を形成する。ストッパー層４５は、例えばシリコン窒化物である。その後、選択ゲートＳＧ上のストッパー層４５を選択的に除去した後、図１０（ｂ）に示すように、ストッパー層４５及び選択ゲートＳＧ上に層間絶縁層４６を形成する。層間絶縁層４６は、例えばシリコン酸化物である。
【００５８】
その後、層間絶縁層４６の上面を平坦化した後、その上に図示しない有機膜などのマスクを形成し、それをマスクとして、層間絶縁層４６及びストッパー層４５を選択的にエッチングする。
【００５９】
これにより、図１１（ａ）に示すように、層間絶縁層４６及びストッパー層４５に複数のコンタクトホール４７が形成される。複数のコンタクトホール４７は、層間絶縁層４６の上面からの深さが互いに異なる。各コンタクトホール４７は、層間絶縁層４６及びストッパー層４５を貫通し、それぞれ対応する選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４、バックゲートＢＧの上面に形成されたチタンシリサイド４４に達する。
【００６０】
複数のコンタクトホール４７はＲＩＥ（Reactive Ion Etching）により同時に一括形成される。コンタクト領域における各シリコン層（選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４、バックゲートＢＧ）を、下層ほど長くした階段状に加工することで、各シリコン層に達する複数のコンタクトホール４７を、同一エッチングプロセスにより一括形成することができ、効率的なプロセスを行える。
【００６１】
このとき、シリコン窒化物であるストッパー層４５は、シリコン酸化物である層間絶縁層４６エッチング時のエッチングストッパーとして機能し、各段の表面のチタンシリサイド４４は、ストッパー層４５エッチング時のエッチングストッパーとして機能する。
【００６２】
コンタクトホール４７の形成後、その内部に、図１１（ｂ）に示すようにコンタクト電極５０が設けられる。具体的には、図３（ａ）に示すように、まずコンタクトホール４７の内壁に第１のバリア膜（例えばチタン膜）５１を形成し、その第１のバリア膜５１の内側に第２のバリア膜（例えば窒化チタン膜）５２を形成し、その第２のバリア膜５２の内側に導電材（例えばタングステン）５３を埋め込む。
【００６３】
ここで比較例として、各シリコン層（選択ゲートＳＧ、電極層ＷＬ１〜ＷＬ４、バックゲートＢＧ）におけるコンタクト電極５０と接する部分を金属シリサイド化するにあたって、先にコンタクトホール４７を形成した後に、そのコンタクトホール４７の底部に露出するシリコン層表面を金属シリサイド化する方法が考えられる。
【００６４】
すなわち、コンタクトホール４７の形成後、コンタクトホール４７の底部を含むコンタクトホール４７内に金属膜を形成し、アニールを行う。これにより、コンタクトホール４７の底部で金属膜と接するシリコン層表面が金属シリサイド化される。そして、未反応金属を除去した後、コンタクトホール４７内にコンタクト電極５０を埋め込む。
【００６５】
しかし、この場合、コンタクトホール４７を形成するＲＩＥ時に、コンタクトホール４７の底部に露出するシリコン層表面にイオンが打ち込まれ、その表面が改質してしまい金属シリサイド反応が起こりにくくなる懸念がある。また、浅いコンタクトホール４７に比べて、深く、アスペクト比が大きなコンタクトホール４７の底部には十分な金属膜が形成されず、コンタクトホール４７の深さの違いによって底部の金属シリサイドの生成量にばらつきが生じる問題も懸念される。すなわち、より深い電極層ほどコンタクト電極５０との接触抵抗が高くなりやすく、結果として、各電極層ＷＬ１〜ＷＬ４をコントロールゲートとするメモリセルの特性のばらつきにつながるおそれがある。
【００６６】
これに対して本実施形態では、図９（ａ）を参照して前述したように、階段構造部が露出している段階で金属膜４３を形成し、各シリコン層の表面を金属シリサイド化させる。したがって、下段側にも十分な量の金属を供給することができ、且つ上段側と下段側とで金属膜４３の膜厚をほぼ均一にでき、上段側と下段側とで金属シリサイド生成量のばらつきを抑えることができる。したがって、本実施形態では、各電極層ＷＬ１〜ＷＬ４間でコンタクト電極５０との接触抵抗のばらつきを抑えることができ、この結果、各電極層ＷＬ１〜ＷＬ４をコントロールゲートとするメモリセル間での特性ばらつきを抑えることができる。
【００６７】
また、本実施形態では、コンタクトホール形成時のＲＩＥを受ける前のシリコン層を金属シリサイド化させるため、金属シリサイド反応を良好に促進させることができ、低抵抗化を実現できる。
【００６８】
また、前述した比較例では、シリコン窒化物であるストッパー層４５のエッチング時、金属シリサイド化されていないシリコン層がエッチングストッパーとして機能する。しかし、シリコン窒化物とシリコンとの間のエッチング選択比はそれほど高くない。したがって、特に多層化して各電極層が薄くなると、浅い位置にある電極層を突き抜けてエッチングが進行してしまい、対応する電極層の下の他の電極層にまでコンタクトホールが達するおそれがある。これは、異なる２つの電極層が１つのコンタクト電極に接続されることになり、それら２つの電極層間がショートしてしまう。
【００６９】
これに対して本実施形態では、ストッパー層４５のエッチング時には、金属シリサイド（例えばチタンシリサイド４４）がエッチングストッパーとして機能する。シリコン窒化物と金属シリサイドとの間のエッチング選択比は、シリコン窒化物とシリコンとの間のエッチング選択比よりも高く、確実に各電極層ＷＬ１〜ＷＬ４の上面に形成されたチタンシリサイド４４でエッチングの進行をストップさせることができる。これにより、コンタクトホール４７が、対応する電極層ＷＬ１〜ＷＬ４を突き抜けてしまうことを防止できる。
【００７０】
また、各電極層ＷＬ１〜ＷＬ４がエッチングされると、コンタクト電極５０はその底面だけでなく側面でも各電極層ＷＬ１〜ＷＬ４と接することになる。そして、各電極層ＷＬ１〜ＷＬ４のエッチング量がばらつくと、各電極層ＷＬ１〜ＷＬ４とコンタクト電極５０との接触面積、すなわち接触抵抗がばらつき、メモリセル間の特性ばらつきにつながるおそれがある。
【００７１】
本実施形態では、ストッパー層４５のエッチング時、チタンシリサイド４４がエッチングされにくいことから、各電極層ＷＬ１〜ＷＬ４の上面からのエッチング量を抑えることができ、結果として各電極層ＷＬ１〜ＷＬ４とコンタクト電極５０との接触面積、すなわち接触抵抗のばらつきを抑えることができる。このことも、メモリセル間の特性ばらつきの抑制に貢献する。
【００７２】
また、階段構造をストッパー層４５及び層間絶縁層４６で覆う前の状態で、図９（ａ）に示すように金属膜４３を形成することから、各電極層ＷＬ１〜ＷＬ４の上面だけでなく端面も金属膜４３に接する。したがって、図３（ａ）に示すように、電極層ＷＬの端部６０にもチタンシリサイド４４が形成される。
【００７３】
このため、電極層ＷＬ上からコンタクトホール４７の位置がずれても、図３（ｂ）に示すように、電極層ＷＬの端部６０に対してコンタクト電極５０の側部で接触を確保することができ、両者の接触面積が低減するのを抑制できる。
【００７４】
この場合、ストッパー層４５のエッチング時間を適正に制御することで、接続対象である電極層ＷＬから外れたコンタクトホール４７の一部が、下層の他の電極層ＷＬに到達してしまうのを回避することができる。
【００７５】
あるいは、図３（ｂ）に示すように、ストッパー層４５の下に、このストッパー層４５を構成するシリコン窒化物とは異なる材料（例えばシリコン酸化物）のストッパー層４８を設けることも有効である。このストッパー層４８は、各電極層ＷＬにおいてすぐ上の他の電極層ＷＬとの段差部付近に設けられる。例えば、階段構造部をストッパー層４８で覆った後、異方性エッチバックを行うことで、各段の端部側壁のみにストッパー層４８を残すことができる。
各電極層ＷＬにおいて、ストッパー層４８が設けられた部分よりも端部６０側の部分にコンタクトホール４７が位置合わせされ、その部分にはストッパー層４８が介在されず直接ストッパー層４５が設けられている。この構造によれば、ストッパー層４５のエッチング時、図３（ｂ）に示すようにコンタクトホール４７が対象電極層ＷＬからずれても、そのずれた部分のストッパー層４５の下にはストッパー層４５とは異なる材料のストッパー層４８が存在するため、ずれた部分のエッチングをストッパー層４８でストップすることができ、下層の他の電極層ＷＬにコンタクトホール４７が達してしまうのを確実に回避できる。
【００７６】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７７】
メモリストリングの構成はＵ字状に限らず、図１２に示すようにＩ字状であってもよい。図１２には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基体１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に電極層ＷＬ１〜ＷＬ４が設けられ、最上層の電極層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
【００７８】
また、電極層とシリコンボディとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７９】
１０…基体、２０…シリコンボディ、２５…絶縁層、３２…電荷蓄積層、４１…絶縁層、４２…レジスト膜、４３…金属膜、４４…チタンシリサイド、４５…ストッパー層、４６…層間絶縁層、４７…コンタクトホール、５０…コンタクト電極、５１，５２…バリア膜、５３…導電材、ＢＧ…バックゲート、ＷＬ，ＷＬ１〜ＷＬ４…電極層、ＭＣ１〜ＭＣ８…メモリセル、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート、ＳＬ…ソース線、ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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