(57)【要約】      （修正有）【課題】シリサイド領域と非シリサイド領域が混在する半導体装置において、シリサイド領域の狭ゲート電極間にシリサイドプロテクション膜残りによるシリサイド形成不良を防止し、非シリサイド領域において確実にシリサイド化反応を防止する製造方法を提供する。【解決手段】同一の半導体基板のシリサイド領域Ａと非シリサイド領域Ｂを備える半導体装置の製造方法は、半導体基板１０１上の全面にゲート電極１０３を覆うように堆積した第１のシリコン酸化膜１０４をエッチングして、ゲート電極１０３の側面に断面Ｉ字状のオフセットサイドウォール１０４ａをシリサイド領域Ａに形成し、シリサイドプロテクション膜１０４ｂを非シリサイド領域Ｂに形成する。続いて、内側サイドウォール１０６、外側サイドウォール１０７、及び不純物拡散層１０８を形成した後、シリサイド領域Ａのゲート電極１０３及び不純物拡散層１０８上に金属シリサイド層１１０を形成する。【選択図】図１
2011071384.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、
前記半導体基板における前記第１の素子形成領域及び前記第２の素子形成領域上に形成されたゲート電極と、
前記第１の素子形成領域において、前記ゲート電極の側面に形成された第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールと、前記第２の素子形成領域において、前記半導体基板上及び前記ゲート電極の側面に形成された前記第１のシリコン酸化膜からなるシリサイドプロテクション膜と、
前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に形成され、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面及び底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、
前記半導体基板における前記外側サイドウォールの側方下の領域に形成された不純物拡散層と、
前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に形成された金属シリサイド層とを備えている、半導体装置。
【請求項２】
同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、
前記半導体基板における前記第１の素子形成領域及び前記第２の素子形成領域上に形成されたゲート電極と、
前記第２の素子形成領域において、前記半導体基板上及び前記ゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、
前記第１の素子形成領域では、前記ゲート電極の側面に形成され、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の内側の側面及び底面に形成された、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールと、
前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に形成され、並びに、前記第２の素子形成領域では、前記オフセットサイドウォールの側面及び前記シリサイドプロテクション膜の内側の底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、
前記半導体基板における前記外側サイドウォールの側方下の領域に形成された不純物拡散層と、
前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に形成された金属シリサイド層とを備えている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記シリサイドプロテクション膜として、前記第１のシリコン酸化膜の代わりに、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜からなる高誘電率膜が用いられている、半導体装置。
【請求項４】
同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板上にゲート電極を形成する工程（ａ）と、
前記半導体基板上の全面に、前記ゲート電極を覆うように第１のシリコン酸化膜を堆積する工程（ｂ）と、
前記第２の素子形成領域を覆うレジストパターンを用いて、前記第１のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域では、前記ゲート電極の側面に前記第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールを形成すると共に、前記第２の素子形成領域では、前記第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板の全面に、シリコン窒化膜及び第２のシリコン酸化膜をこの順で堆積する工程（ｄ）と、
前記シリコン窒化膜及び前記第２のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に、並びに、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面及び底面に、前記シリコン窒化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、前記第１の素子形成領域及び前記第２の素子形成領域では、前記内側サイドウォールの内側の側面及び底面上に、前記第２のシリコン酸化膜からなる外側サイドウォールを形成する工程（ｅ）と、
前記半導体基板における前記外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｆ）と、
前記半導体基板の全面に高融点金属膜を堆積することにより、前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に金属シリサイド層を形成する工程（ｇ）とを備える、半導体装置の製造方法。
【請求項５】
同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板上にゲート電極を形成する工程（ａ）と、
前記半導体基板上の全面に、前記ゲート電極を覆うように第１のシリコン窒化膜を形成する工程（ｂ）と、
前記第２の素子形成領域を覆うレジストパターンを用いて、前記第１のシリコン酸化膜をエッチングすることにより、前記第１の素子形成領域における前記第１のシリコン酸化膜を除去すると共に、前記第２の素子形成領域では、前記第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板の全面に、絶縁膜を堆積した後、該絶縁膜をエッチングすることにより、前記第１の素子形成領域では、前記ゲート電極の側面に、及び、前記第２の素子形成領域では、前記シリサイドプロテクション膜の側面に、前記絶縁膜からなる断面Ｉ字状のオフセットサイドウォールを形成する工程（ｄ）と、
前記第１の素子形成領域及び前記第２の素子形成領域において、前記半導体基板の全面に、第２のシリコン酸化膜及びシリコン窒化膜をこの順で堆積する工程（ｅ）と、
前記第２のシリコン酸化膜及び前記シリコン窒化膜をエッチングすることにより、前記第１の素子形成領域では、前記オフセットサイドウォールの側面及び前記半導体基板上に、並びに、前記第２の素子形成領域では、前記オフセットサイドウォールの側面及び前記シリサイドプロテクション膜の内側の底面に、前記第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、前記第１の素子形成領域及び前記第２の素子形成領域では、前記内側サイドウォールの内側の側面及び底面上に、前記シリコン窒化膜からなる外側サイドウォールを形成する工程（ｆ）と、
前記半導体基板における前記外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｇ）と、
前記半導体基板の全面に高融点金属膜を堆積することにより、前記第１の素子形成領域において、前記ゲート電極上及び前記不純物拡散層上に金属シリサイド層を形成する工程（ｈ）とを備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイド層を有する半導体装置及びその製造方法に関し、特に、シリサイド構造の素子領域と非シリサイド構造の素子領域とを同一基板上に有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置においては、ゲート電極、及びソース・ドレイン領域の不純物拡散層にサリサイドプロセスを用いて金属シリサイドを形成して低抵抗化することにより、回路素子の高速化の実現が要求されている。
【０００３】
しかしながら、半導体素子を抵抗素子として使用する場合には、シリサイド層の抵抗が非常に小さいため、不純物拡散層をシリサイド化することは好ましくない。そこで、同一半導体基板上にシリサイド構造の素子領域と非シリサイド構造の素子領域とを混在させる半導体装置の製造方法が用いられている。
【０００４】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に、従来の半導体装置の製造方法を示している（例えば、特許文献１参照）。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域１０Ａであり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域１０Ｂである。
【０００５】
まず、図５（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板３０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０２を選択的に形成する。これにより、半導体基板３０１にシリサイド領域１０Ａと非シリサイド領域１０Ｂとが形成される。続いて、公知の技術により、半導体基板３０１上にゲート電極３０３を形成する。続いて、ゲート電極３０３をマスクにして、所望の不純物を用いたイオン注入法により、シリサイド領域１０Ａ及び非シリサイド領域１０Ｂにおけるゲート電極３０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域３００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板３０１上の全面に、ゲート電極３０３を覆うように、例えばシリコン酸化膜からなる絶縁膜３０４を形成する。
【０００６】
次に、図５（ｂ）に示すように、絶縁膜３０４に対して異方性エッチングを行うことにより、ゲート電極３０３の側面に、絶縁膜３０４からなるオフセットサイドウォール３０４ａを形成する。
【０００７】
次に、図５（ｃ）に示すように、例えばＣＶＤ法を用いて、半導体基板３０１の全面に、ゲート電極３０３を覆うように、シリコン酸化膜及びシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極３０３の側面上に、オフセットサイドウォール３０４ａを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール３０５と該内側サイドウォール３０５上に形成されたシリコン窒化膜からなる外側サイドウォール３０６とを形成する。
【０００８】
次に、図６（ａ）に示すように、ゲート電極３０３、オフセットサイドウォール３０４ａ、内側サイドウォール３０５、及び該外側サイドウォール３０６をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板３０１における外側サイドウォール３０６の外側方下に、低濃度不純物拡領域３００よりも深い接合深さを有するソース・ドレイン領域３０９を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板３０１の全面に、シリサイドプロテクション膜となるＣＶＤ酸化膜を堆積する。続いて、フォトリソグラフィー法及びエッチング技術を用いて、シリサイド領域を開口するレジストパターン３０８を形成した後、該レジストパターン３０８を用いたエッチングにより、ＣＶＤ酸化膜におけるシリサイド領域１０Ａに存在する部分を除去することにより、非シリサイド領域１０Ａにおけるシリサイド反応を防止するＣＶＤ酸化膜からなるシリサイドプロテクション膜３０７を形成する。
【０００９】
次に、図６（ｂ）に示すように、レジストパターン３０８を除去した後に、例えばＰＶＤ法などを用いて、半導体基板３０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、又はチタン（Ｔｉ）などからなる高融点金属膜３１０を堆積する。
【００１０】
次に、図６（ｃ）に示すように、適当な熱処理を加えることにより、シリサイド領域１０Ａにおいて、ゲート電極３０３上及びソース・ドレイン領域３０９上の高融点金属膜３１０をシリサイド化してシリサイド層３１１を形成する。このとき、非シリサイド領域１０Ｂでは、ゲート電極３０３上及びソース・ドレイン領域３０９上には、十分な膜厚のシリサイドプロテクション膜が存在しているため、その上に形成されている高融点金属膜３１０がシリサイド化することはない。その後、硫酸過水などを用いたエッチングにより、未反応の高融点金属膜３１０を選択的に除去する。このようにして、同一の半導体基板３０１上に、シリサイド領域１０Ａでは、ゲート電極３０３上及びソース・ドレイン領域３０９上にシリサイド層３１１が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域１０Ｂでは、ゲート電極３０３上及びソース・ドレイン領域３０９上にはシリサイド層３１１が形成されない非シリサイド構造の素子を形成する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１４６６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、上記従来の半導体装置の製造方法によると、シリサイドプロテクション膜３０７としてＣＶＤ酸化膜を堆積する際、シリサイド領域１０Ａに形成された隣り合うゲート電極３０３の間隔が狭い場合には、ゲート電極間の間隔（具体的には、断面形状がＬ字状の内側サイドウォール３０４ａにおける底部の向かい合う端部同士の間隔）の半分以上の膜厚を堆積させると、図７（ａ）の領域７Ａにおいて、横方向から成長する膜同士がくっついてしまい、本来堆積させたい膜厚以上の膜が堆積してしまうことになる。
【００１３】
さらに、この場合、シリサイド領域１０Ａにおけるシリサイドプロテクション膜３０７をエッチングする際、上記図７（ａ）に示す領域７Ａ及びその周辺領域において狙いよりも厚く堆積されたシリサイドプロテクション膜３０７の膜厚と、それ以外の領域において狙い通りの膜厚が堆積されたシリサイドプロテクション膜３０７の膜厚との膜厚差が存在しているため、図７（ｂ）に示す領域７Ａにおいて、シリサイドプロテクション膜３０７の酸化膜残渣３０７ａが発生し易くなる。その結果、当該領域７Ａにおいて、シリサイド層３１１の形成不良が生じ、接合リークが増大するなどの問題が発生する。
【００１４】
一方で、シリサイド領域１０Ａに形成された隣り合うゲート電極３０３の間隔が狭い場合に、上記酸化膜残渣３０７の発生を防止するために、シリサイドプロテクション膜３０７の堆積膜厚を小さくすると、非シリサイド領域１０Ｂにおいて、シリサイドプロテクション膜３０７の十分な膜厚の確保が困難になる。その結果、本来シリサイド化させたくない非シリサイド領域１０Ｂにおいて、シリサイド層が形成されてしまうという問題が発生する。
【００１５】
前記に鑑み、本発明の目的は、シリサイド領域においてシリサイド層の形成不良を生じさせず、非シリサイド領域においてシリサイド層が形成されないように、同一半導体基板上に、シリサイド領域と非シリサイド領域とを混在させることを可能とする半導体装置の製造方法及びその製造方法によって製造された半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明の第１の側面に係る半導体装置は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、半導体基板における第１の素子形成領域及び第２の素子形成領域上に形成されたゲート電極と、第１の素子形成領域において、ゲート電極の側面に形成された第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールと、第２の素子形成領域において、半導体基板上及びゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に形成され、第２の素子形成領域では、シリサイドプロテクション膜の側面及び底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、第１の素子形成領域及び第２の素子形成領域において、内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、半導体基板における外側サイドウォールの側方下の領域に形成された不純物拡散層と、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に形成された金属シリサイド層とを備えている。
【００１７】
本発明の第２の側面に係る半導体装置は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置であって、半導体基板における第１の素子形成領域及び第２の素子形成領域上に形成されたゲート電極と、第２の素子形成領域において、半導体基板上及びゲート電極の側面に形成された第１のシリコン酸化膜からなるシリサイドプロテクション膜と、第１の素子形成領域では、ゲート電極の側面に形成され、並びに、第２の素子形成領域では、シリサイドプロテクション膜の内側の側面及び底面に形成された、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールと、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に形成され、並びに、第２の素子形成領域では、オフセットサイドウォールの側面及びシリサイドプロテクション膜の内側の底面に形成された、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールと、第１の素子形成領域及び第２の素子形成領域において、内側サイドウォールの内側の側面及び底面上に形成されたシリコン窒化膜からなる外側サイドウォールと、半導体基板における外側サイドウォールの側方下の領域に形成された不純物拡散層と、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に形成された金属シリサイド層とを備えている。
【００１８】
本発明の第１又は第２の側面に係る半導体装置において、シリサイドプロテクション膜として、第１のシリコン酸化膜の代わりに、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜からなる高誘電率膜が用いられてもよい。
【００１９】
本発明の第１の側面に係る半導体装置の製造方法は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、第１の素子形成領域及び第２の素子形成領域において、半導体基板上にゲート電極を形成する工程（ａ）と、半導体基板上の全面に、ゲート電極を覆うように第１のシリコン酸化膜を堆積する工程（ｂ）と、第２の素子形成領域を覆うレジストパターンを用いて、第１のシリコン酸化膜をエッチングすることにより、の素子形成領域では、ゲート電極の側面に第１のシリコン酸化膜からなる断面Ｉ字状のオフセットサイドウォールを形成すると共に、第２の素子形成領域では、第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、第１の素子形成領域及び第２の素子形成領域において、半導体基板の全面に、シリコン窒化膜及び第２のシリコン酸化膜をこの順で堆積する工程（ｄ）と、シリコン窒化膜及び第２のシリコン酸化膜をエッチングすることにより、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に、並びに、第２の素子形成領域では、シリサイドプロテクション膜の側面及び底面に、シリコン窒化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、第１の素子形成領域及び第２の素子形成領域では、内側サイドウォールの内側の側面及び底面上に、第２のシリコン酸化膜からなる外側サイドウォールを形成する工程（ｅ）と、半導体基板における外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｆ）と、半導体基板の全面に高融点金属膜を堆積することにより、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に金属シリサイド層を形成する工程（ｇ）とを備える。
【００２０】
本発明の第１の側面に係る半導体装置の製造方法は、同一の半導体基板におけるシリサイド領域である第１の素子形成領域と非シリサイド領域である第２の素子形成領域とを備える半導体装置の製造方法であって、第１の素子形成領域及び第２の素子形成領域において、半導体基板上にゲート電極を形成する工程（ａ）と、半導体基板上の全面に、ゲート電極を覆うように第１のシリコン窒化膜を形成する工程（ｂ）と、第２の素子形成領域を覆うレジストパターンを用いて、第１のシリコン酸化膜をエッチングすることにより、第１の素子形成領域における第１のシリコン酸化膜を除去すると共に、第２の素子形成領域では、第１のシリコン酸化膜からなるシリサイドプロテクション膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板の全面に、絶縁膜を堆積した後、該絶縁膜をエッチングすることにより、第１の素子形成領域では、ゲート電極の側面に、及び、第２の素子形成領域では、シリサイドプロテクション膜の側面に、絶縁膜からなる断面Ｉ字状のオフセットサイドウォールを形成する工程（ｄ）と、第１の素子形成領域及び第２の素子形成領域において、半導体基板の全面に、第２のシリコン酸化膜及びシリコン窒化膜をこの順で堆積する工程（ｅ）と、第２のシリコン酸化膜及びシリコン窒化膜をエッチングすることにより、第１の素子形成領域では、オフセットサイドウォールの側面及び半導体基板上に、並びに、第２の素子形成領域では、オフセットサイドウォールの側面及びシリサイドプロテクション膜の内側の底面に、第２のシリコン酸化膜からなる断面Ｌ字状の内側サイドウォールを形成すると共、第１の素子形成領域及び第２の素子形成領域では、内側サイドウォールの内側の側面及び底面上に、シリコン窒化膜からなる外側サイドウォールを形成する工程（ｆ）と、半導体基板における外側サイドウォールの側方下の領域に不純物拡散層を形成する工程（ｇ）と、半導体基板の全面に高融点金属膜を堆積することにより、第１の素子形成領域において、ゲート電極上及び不純物拡散層上に金属シリサイド層を形成する工程（ｈ）とを備える。
【発明の効果】
【００２１】
本発明の一側面によると、シリサイド構造の素子を有するシリサイド領域と非シリサイド構造の素子を有する非シリサイド領域とを有するトランジスタが混在する半導体装置を同一基板上に形成する際に、デバイスが微細化しゲート間距離が狭くなった際にも、非シリサイド領域においてシリサイドプロテクション膜の十分な膜厚を確保しながら、シリサイド領域におけるシリサイドプロテクション膜の膜残りによるシリサイド層の形成不良を防止した半導体装置が実現される。
【図面の簡単な説明】
【００２２】
【図１】図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図５（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図６】図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図７】図７（ａ）及び（ｂ）は、従来の半導体装置の製造方法による課題を説明するための断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。
【００２５】
図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域Ａ（第１の素子形成領域）であり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域Ｂ（第２の素子形成領域）である。
【００２６】
まず、図１（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０２を選択的に形成する。これにより、半導体基板１０１にシリサイド領域Ａと非シリサイド領域Ｂとが形成される。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板１０１上に例えばポリシリコン膜又はアモルファスシリコン膜からなる膜厚１００ｎｍのゲート電極形成膜を成長させた後、フォトリソグラフィー法及びドライエッチング法により、該ゲート電極形成膜をパターンニングしてゲート電極１０３を形成する。続いて、ゲート電極１０３をマスクにして、リソグラフィー法及び所望の不純物を用いたイオン注入法により、シリサイド領域Ａ及び非シリサイド領域Ｂにおけるゲート電極１０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域１００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板１０１上の全面に、ゲート電極１０３を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる膜厚６ｎｍの絶縁膜１０４を形成する。なお、ここで、低濃度不純物拡散領域１００を形成する工程は、絶縁膜１０４を形成する工程の後に実施しても構わない。
【００２７】
次に、図１（ｂ）に示すように、フォトリソグラフィー法及びドライエッチング法により、非シリサイド領域Ｂを覆うレジストパターン１０５を形成する。続いて、該レジストパターン１０５を用いて異方性エッチングすることにより、シリサイド領域Ａでは、ゲート電極１０３の側面に絶縁膜１０４からなるオフセットサイドウォール１０４ａを形成すると共に、非シリサイド領域Ｂでは、絶縁膜１０４からなるシリサイドプロテクション膜１０４ｂを形成する。
【００２８】
次に、図１（ｃ）に示すように、レジストパターン１０５を除去し、例えばＣＶＤ法を用いて、半導体基板１０１の全面に、ゲート電極１０３を覆うように、例えば膜厚１０ｎｍのシリコン酸化膜及び例えば膜厚３０ｎｍのシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極１０３の側面上に、オフセットサイドウォール１０４ａ又はシリサイドプロテクション膜１０４ｂを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール１０６と該内側サイドウォール１０６上に形成されたシリコン窒化膜からなる外側サイドウォール１０７とを形成する。続いて、ゲート電極１０３、オフセットサイドウォール１０４ａ、内側サイドウォール１０６、及び該外側サイドウォール１０７をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板１０１における外側サイドウォール１０７の外側方下に、低濃度不純物拡領域１００よりも深い接合深さを有するソース・ドレイン領域１０８を自己整合的に形成する。
【００２９】
次に、図２（ａ）に示すように、例えばＰＶＤ（Phisical Vapor Depostion）法などを用いて、半導体基板１０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、及びチタン（Ｔｉ）などのうちの少なくとも１つを含んでなる高融点金属膜１０９を堆積する。
【００３０】
次に、図２（ｂ）に示すように、適当な熱処理を加えることにより、シリサイド領域Ａにおいて、ゲート電極１０３上及びソース・ドレイン領域１０８上の高融点金属膜１０９をシリサイド化してシリサイド層１１０を形成する。このとき、非シリサイド領域Ｂでは、ゲート電極１０３上及びソース・ドレイン領域１０８上には、十分な膜厚のシリサイドプロテクション膜１０４ｂが存在しているため、その上に形成されている高融点金属膜１０９がシリサイド化することはない。その後、例えば硫酸過水などを用いたエッチングにより、未反応の高融点金属膜１０９を選択的に除去する。このようにして、同一の半導体基板１０１上に、シリサイド領域Ａでは、ゲート電極１０３上及びソース・ドレイン領域１０８上にシリサイド層１１０が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域Ｂでは、ゲート電極１０３上及びソース・ドレイン領域１０８上にはシリサイド層１１０が形成されない非シリサイド構造の素子を形成する。
【００３１】
次に、図２（ｃ）に示すように、例えばＣＶＤ法などにより、半導体基板１０１の全面に、コンタクトホール形成時のエッチングストップ膜となる例えば膜厚３０ｎｍのシリコン窒化膜からなるコンタクトライナー膜１１１を堆積し、続いて、例えば膜厚３００ｎｍのシリコン酸化膜からなる層間絶縁膜１１２を堆積する。続いて、レジストパターンを用いたドライエッチングにより、コンタクトライナー膜１１１及び層間絶縁膜１１２に、下端がシリサイド層１１０に到達するコンタクトホールを形成した後、該コンタクトーホールに例えばタングステンなどを埋め込んでコンタクトプラグ１１３を形成する。
【００３２】
以上のように、本実施形態に係る半導体装置の製造方法によると、シリサイド構造の素子を有するシリサイド領域と非シリサイド構造の素子を有する非シリサイド領域とを有する半導体装置を同一基板上に形成する際に、シリサイドプロテクション膜をサイドウォール形成前に形成することにより、デバイスが微細化しゲート間距離が狭くなった際にも、非シリサイド領域においてシリサイドプロテクション膜の十分な膜厚を確保しながら、シリサイド領域におけるシリサイドプロテクション膜の膜残りによるシリサイド層の形成不良を防止した半導体装置を製造できる。
【００３３】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。
【００３４】
図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）に、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中において、向かって左側の領域が、シリサイド構造の素子が形成されるシリサイド領域Ａであり、向かって右側の領域が、シリサイド構造の素子が形成されない非シリサイド領域Ｂである。
【００３５】
まず、図３（ａ）に示すように、例えば埋め込み素子分離（ＳＴＩ）法により、例えばシリコンからなる半導体基板２０１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２０２を選択的に形成する。これにより、半導体基板２０１にシリサイド領域Ａと非シリサイド領域Ｂとが形成される。続いて、例えばＣＶＤ法を用いて、半導体基板２０１上に例えばポリシリコン膜又はアモルファスシリコン膜からなる膜厚１００ｎｍのゲート電極形成膜を成長させた後、フォトリソグラフィー法及びドライエッチング法により、該ゲート電極形成膜をパターンニングしてゲート電極２０３を形成する。続いて、ゲート電極２０３をマスクにして、リソグラフィー法、及び所望の不純物を用いたイオン注入法により、シリサイド領域Ａ及び非シリサイド領域Ｂにおけるゲート電極２０３の側方下に接合深さが比較的浅い低濃度不純物拡散領域２００を自己整合的に形成する。続いて、例えばＣＶＤ法を用いて、半導体基板２０１上の全面に、ゲート電極２０３を覆うように、例えばシリコン酸化膜からなる膜厚６ｎｍの絶縁膜２０４を形成する。なお、ここで、低濃度不純物拡散領域２００を形成する工程は、絶縁膜２０４を形成する工程の後に実施しても構わない。
【００３６】
次に、図３（ｂ）に示すように、フォトリソグラフィー法及びドライエッチング法により、非シリサイド領域Ｂを覆うレジストパターン２０５を形成する。続いて、該レジストパターン２０５を用いて等方性エッチングすることにより、シリサイド領域Ａにおける絶縁膜２０４のみを完全に除去すると共に、非シリサイド領域Ｂでは、残存する絶縁膜２０４からなるシリサイドプロテクション膜２０４ｂを形成する。
【００３７】
次に、図３（ｃ）に示すように、例えばＣＶＤ法を用いて、半導体基板２０１上の全面に、ゲート電極２０３を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる膜厚１０ｎｍの絶縁膜を形成した後、異方性エッチングにより、ゲート電極２０３の各側面に、該絶縁膜からなるオフセットサイドウォール２１５を形成する。続いて、例えばＣＶＤ法を用いて、半導体基板２０１の全面に、ゲート電極２０３を覆うように、例えば膜厚１０ｎｍのシリコン酸化膜及び例えば膜厚３０ｎｍのシリコン窒化膜（図示せず）をこの順で堆積した後、異方性エッチングを行う。これにより、ゲート電極２０３の側面上に、オフセットサイドウォール２１５を介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール２０６と該内側サイドウォール２０６上に形成されたシリコン窒化膜からなる外側サイドウォール２０７とを形成する。続いて、ゲート電極２０３、シリサイドプロテクション膜２０４ｂ、オフセットサイドウォール２１５ａ、内側サイドウォール２０６、及び該外側サイドウォール２０７をマスクにして、所望の不純物を用いたイオン注入法により、半導体基板２０１における外側サイドウォール２０７の外側方下に、低濃度不純物拡領域２００よりも深い接合深さを有するソース・ドレイン領域２０９を自己整合的に形成する。
【００３８】
次に、図４（ａ）に示すように、例えばＰＶＤ法などを用いて、半導体基板２０１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、及びチタン（Ｔｉ）などのうちの少なくとも１つを含んでなる高融点金属膜２０９を堆積する。
【００３９】
次に、図４（ｂ）に示すように、適当な熱処理を加えることにより、シリサイド領域Ａにおいて、ゲート電極２０３上及びソース・ドレイン領域２０９上の高融点金属膜１０９をシリサイド化してシリサイド層２１１を形成する。このとき、非シリサイド領域Ｂでは、ゲート電極２０３上及びソース・ドレイン領域２０９上には、十分な膜厚のシリサイドプロテクション膜２０４ｂが存在しているため、その上に形成されている高融点金属膜２１０がシリサイド化することはない。その後、例えば硫酸過水などを用いたエッチングにより、未反応の高融点金属膜２１０を選択的に除去する。このようにして、同一の半導体基板２０１上に、シリサイド領域Ａでは、ゲート電極２０３上及びソース・ドレイン領域２０９上にシリサイド層２１１が形成されたシリサイド構造の素子を形成する一方で、非シリサイド領域Ｂでは、ゲート電極２０３上及びソース・ドレイン領域２０９上にはシリサイド層２１１が形成されない非シリサイド構造の素子を形成する。
【００４０】
次に、図４（ｃ）に示すように、例えばＣＶＤ法などにより、半導体基板１０１の全面に、コンタクトホール形成時のエッチングストップ膜となる例えば膜厚３０ｎｍのシリコン窒化膜からなるコンタクトライナー膜１１１を堆積し、続いて、例えば膜厚３００ｎｍのシリコン酸化膜からなる層間絶縁膜１１２を堆積する。続いて、レジストパターンを用いたドライエッチングにより、コンタクトライナー膜１１１及び層間絶縁膜１１２に、下端がシリサイド層１１０に到達するコンタクトホールを形成した後、該コンタクトーホールに例えばタングステンなどを埋め込んでコンタクトプラグ１１３を形成する。
【００４１】
以上のように、本実施形態に係る半導体装置の製造方法によると、シリサイド構造の素子を有するシリサイド領域と非シリサイド構造の素子を有する非シリサイド領域とを有する半導体装置を同一基板上に形成する際に、シリサイドプロテクション膜をサイドウォール形成前に形成することにより、デバイスが微細化しゲート間距離が狭くなった際にも、非シリサイド領域においてシリサイドプロテクション膜の十分な膜厚を確保しながら、シリサイド領域におけるシリサイドプロテクション膜の膜残りによるシリサイド層の形成不良を防止した半導体装置を製造できる。
【００４２】
なお、以上の第１及び第２の実施形態では、シリサイドプロテクション膜としてシリコン酸化膜を例として用いたが、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化タンタル膜などからなる高誘電率膜を用いることもできる。
【００４３】
また、オフセットサイドウォールとしてシリコン酸化膜を用いた場合、内側サイドウォールとしてシリコン窒化膜、外側サイドウォールとしてシリコン酸化膜を用いてもよく、オフセットサイドウォールとしてシリコン窒化膜を用いた場合、内側サイドウォールとしてシリコン酸化膜、外側サイドウォールとしてシリコン窒化膜を用いてもよい。
【産業上の利用可能性】
【００４４】
本発明は、シリサイド構造の素子領域と非シリサイド構造の素子領域とを同一基板上に有する半導体装置及びその製造方法にとって有用である。
【符号の説明】
【００４５】
１００、２００  低濃度不純物拡散領域
１０１、２０１  半導体基板
１０２、２０２  素子分離酸化膜
１０３、２０３  ゲート電極
１０４、２０４  シリコン酸化膜
１０４ａ、２１５  オフセットサイドウォール
１０４ｂ、２０４ｂ  シリサイドプロテクション膜
１０５、２０５  レジストパターン
１０６、２０６  内側サイドウォール
１０７、２０７  外側サイドウォール
１０８、２０９  ソース・ドレイン領域
１０９、２１０  高融点金属膜
１１０、２１１  シリサイド層
１１１、２１２  コンタクトライナー膜
１１２、２１３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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