(57)【要約】【課題】素子特性に優れた不揮発性記憶装置を得ること。【解決手段】基材上に設けられた金属層１０３上に、ポリシリコンからなる整流素子層１０５、シリサイド層１０６、ナイトライド層からなる第１の電極層１０７、抵抗変化層１０８、第２の電極層１０９をこの順で含む積層膜を形成する工程と、前記第２の電極層１０９から前記整流素子層１０５までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備え、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層１０６の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜１１３を、後退させた前記シリサイド層１０６の側壁部を被覆する条件で形成し、前記シリサイド層１０６の側壁部に前記保護膜１１３を残して前記保護膜１１３を除去する。【選択図】図１−２
2011071302.tif 000002
【特許請求の範囲】
【請求項１】
基材上に設けられた金属層上に、ポリシリコンからなる整流素子層、シリサイド層、ナイトライド層からなる第１の電極層、抵抗変化層、第２の電極層をこの順で含む積層膜を形成する工程と、
前記第２の電極層から前記整流素子層までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、
前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備えた不揮発性記憶装置の製造方法であって、
前記洗浄を行う前に、異方性エッチングされた前記シリサイド層の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜を、後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去すること、
を特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記積層膜における前記第２の電極層から前記シリサイド層までを異方性エッチングした後、前記シリサイド層の側壁を後退させ、前記保護膜を後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去し、次いで、前記積層膜における前記整流素子層を異方性エッチングすること、
を特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項３】
前記第２の電極層から前記シリサイド層までを異方性エッチングする際、前記第２の電極層から前記ナイトライド層までの側壁部を、前記第２の電極層から前記ナイトライド層に向かって幅広となる傾斜形状とすること、
を特徴とする請求項２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記洗浄液として、フッ酸を含有する薬液を用いること、
を特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項５】
第１の方向に延在する第１の配線と、
前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、
前記第１の配線と第２の配線とが交差する位置に前記第１の配線と前記第２の配線との間に狭持される、抵抗変化層の上下を電極で挟んだ不揮発性記憶素子とポリシリコンからなる整流素子とを含む柱状形状の不揮発性メモリセルと、
を備え、
前記不揮発性記憶素子は、前記整流素子側の前記電極がナイトライド層からなり、
前記整流素子は、ポリシリコンからなり、
前記整流素子側の前記電極と前記整流素子との間に、側壁部がフッ酸を含有する薬液に対して耐性を有する保護膜で被覆されたシリサイド層を有すること、
を特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法および不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal  Serial  Bus）メモリ、シリコンオーディオなどに広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなるスケーリングに対してトランジスタ特性の高均一化、高信頼性化、高速動作化および高集積化に限界があると言われており、新しい不揮発性メモリが求められている。
【０００３】
このような要求に応える不揮発性メモリとして、相変化メモリ（ＰＣＭ：Phase-Change  Memory）素子や抵抗変化型メモリ（ＲｅＲＡＭ：Resistive  Random  Access  Memory）素子が挙げられる。これらの相変化メモリ素子や抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善するという特徴を有する。
【０００４】
抵抗変化型メモリにおいては、第１の方向に並行して延在する複数のワード線と、第２の方向に並行して延在する複数のビット線との交差部に、抵抗変化素子がアレイ状に配列して構成される。また、抵抗変化型メモリにおいては、従来のＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行うため、ワード線からビット線に向けて電流の向きを規制するための整流素子（ダイオード）が、各メモリセルの抵抗変化素子に直列に設けられる。
【０００５】
ところで、抵抗変化型メモリ素子では、整流素子（ダイオード）がポリシリコンにより形成され、抵抗変化素子の整流素子（ダイオード）側の電極は金属窒化物により構成される場合がある（例えば、特許文献１参照）。この場合には、ポリシリコンと金属窒化物との密着性が不十分であったり、整流素子（ダイオード）のポリシリコンの表面に窒化膜が形成されることにより素子が高抵抗化するといった問題が生じる虞があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４１２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、素子特性に優れた不揮発性記憶装置の製造方法および不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、基材上に設けられた金属層上に、ポリシリコンからなる整流素子層、シリサイド層、ナイトライド層からなる第１の電極層、抵抗変化層、第２の電極層をこの順で含む積層膜を形成する工程と、前記第２の電極層から前記整流素子層までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備えた不揮発性記憶装置の製造方法であって、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜を、後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去すること、を特徴とする不揮発性記憶装置の製造方法が提供される。
【０００９】
また、本願発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、前記第１の配線と第２の配線とが交差する位置に前記第１の配線と前記第２の配線との間に狭持される、抵抗変化層の上下を電極で挟んだ不揮発性記憶素子とポリシリコンからなる整流素子とを含む柱状形状の不揮発性メモリセルと、を備え、前記不揮発性記憶素子は、前記整流素子側の前記電極がナイトライド層からなり、前記整流素子は、ポリシリコンからなり、前記整流素子側の前記電極と前記整流素子との間に、側壁部がフッ酸を含有する薬液に対して耐性を有する保護膜で被覆されたシリサイド層を有すること、を特徴とする不揮発性記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、素子特性に優れた不揮発性記憶装置が得られるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１−１】図１−１は、この発明の一実施形態に従った不揮発性記憶装置の構成を模式的に示す図である。
【図１−２】図１−２は、この発明の一実施形態に従った不揮発性記憶装置の構成を模式的に示す図である。
【図２−１】図２−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−２】図２−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−３】図２−３は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−４】図２−４は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−５】図２−５は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−６】図２−６は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−１】図３−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−２】図３−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−３】図３−３は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−４】図３−４は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−５】図３−５は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−６】図３−６は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−７】図３−７は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−８】図３−８は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−９】図３−９は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明にかかる不揮発性記憶装置の製造方法および不揮発性記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
【００１３】
（第１の実施の形態）
図１−１〜図１−２は、第１の実施の形態にかかる不揮発性記憶装置の構成を模式的に示す図であり、図１−１の（ａ）は、不揮発性記憶装置の斜視図であり、（ｂ）は、（ａ）のＡ−Ａ断面図であり、図１−２の（ａ）は、図１−１（ａ）のＢ−Ｂ断面図であり、（ｂ）は、メモリセルの構成を模式的に示す断面図である。なお、これらの図において、ワード線の延在方向をＸ方向とし、ビット線の延在方向をＹ方向としている。
【００１４】
図１−１〜図１−２（ａ）に示されるように、この不揮発性記憶装置は、Ｘ方向に並行して延在する複数のワード線ＷＬ１１，ＷＬ１２，・・・と、ワード線ＷＬ１１，ＷＬ１２，・・・とは異なる高さにおいてＹ方向に並行して延在する複数のビット線ＢＬ１１，ＢＬ１２，・・・とが、互いに交差して配設され、これらの各交差部に不揮発性記憶素子である抵抗変化素子１０と整流素子（ダイオード）２０とが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。ここでは、この２次元的に配置された抵抗変化型メモリセルＭＣが、高さ方向に隣接するメモリセルＭＣのワード線ＷＬまたはビット線ＢＬを共有しながら、高さ方向に複数積み重なった構成を有する。
【００１５】
たとえば、図１−１と図１−２（ａ）で、最下層のＸ方向に延在するワード線ＷＬ１１，ＷＬ１２，ＷＬ１３と、その上層においてＹ方向に延在するビット線ＢＬ１１，ＢＬ１２，ＢＬ１３との間の各交差位置には、第１のメモリ層として、整流素子２０−１と抵抗変化素子１０−１とが直列に接続したメモリセルＭＣが配置されている。また、ビット線ＢＬ１１，ＢＬ１２，ＢＬ１３と、その上層においてＸ方向に延在するワード線ＷＬ２１，ＷＬ２２，ＷＬ２３との間の各交差位置には、第２のメモリ層として、整流素子２０−２と抵抗変化素子１０−２とが直列に接続したメモリセルＭＣが配置されている。ここで、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３のＸＹ面内における位置は、下層のワード線ＷＬ１１，ＷＬ１２，ＷＬ１３のＸＹ面内における位置とほぼ一致している。このように、ビット線ＢＬ１１，ＢＬ１２，ＢＬ１３は、第１のメモリ層と第２のメモリ層のビット線として共用されている。
【００１６】
さらに、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３と、その上層においてＹ方向に延在するビット線ＢＬ２１，ＢＬ２２，ＢＬ２３との間の各交差位置には、第３のメモリ層として、整流素子２０−３と抵抗変化素子１０−３とが直列に接続したメモリセルＭＣが配置されている。ここで、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３のＸＹ面内における位置は、下層のビット線ＢＬ１１，ＢＬ１２，ＢＬ１３のＸＹ面内における位置とほぼ一致している。このように、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３は、第２のメモリ層と第３のメモリ層のワード線として共用されている。
【００１７】
同様に、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３と、その上層においてＸ方向に延在するワード線ＷＬ３１，ＷＬ３２，ＷＬ３３との間の各交差位置には、第４のメモリ層として、整流素子２０−４と抵抗変化素子１０−４とが直列に接続したメモリセルＭＣが配置されている。ここで、ワード線ＷＬ３１，ＷＬ３２，ＷＬ３３のＸＹ面内における位置は、下層のワード線ＷＬ２１，ＷＬ２２，ＷＬ２３（ＷＬ１１，ＷＬ１２，ＷＬ１３）のＸＹ面内における位置とほぼ一致している。また、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３は、第３のメモリ層と第４のメモリ層のビット線として共用されている。
【００１８】
このようにして、Ｘ方向に延在するワード線ＷＬとＹ方向に延在するビット線ＢＬとが互いに交互に高さ方向に積層され、これらの配線の交差位置にメモリセルＭＣを形成することによって、３次元的に積層された不揮発性記憶装置が形成される。
【００１９】
つぎに、図１−２（ｂ）を参照して、メモリセルＭＣの詳細な構造について説明する。抵抗変化素子１０は、複数の抵抗状態（たとえば高抵抗状態と低抵抗状態）を切り換えることができる抵抗変化材料からなる抵抗変化層１２の上下を上部電極１１，下部電極１３で挟んだＭＩＭ（Metal-Insulator-Metal）構造を有する。
【００２０】
抵抗変化材料として、両端に印加された電圧によって、その抵抗状態が変わる物質を用いることができ、たとえばＴｉドープＮｉＯx，Ｃ，ＮｂＯx，ＣｒドープＳｒＴｉＯ3-x，ＰｒxＣａyＭｎＯz，ＺｒＯx，ＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＨｆＯx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも一つを含む材料を用いることができる。また、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅＳｂxＴｅy），ＮドープＧＳＴ，ＯドープＧＳＴ，ＧｅＳｂ，ＩｎＧｅxＴｅyなどを用いることもできる。
【００２１】
また、ＭＩＭ構造の電極材料として、上記抵抗変化材料やヒータ材料と反応して可変抵抗性を損なわない材料が用いられる。このような材料として、たとえば、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属の窒化物（ナイトライド）を用いることが可能である。
【００２２】
整流素子２０は、図示しないｐ型シリコン層／ｉ型シリコン層／ｎ型シリコン層が積層されたｐｉｎ構造を有するｐｉｎダイオードである。
【００２３】
また、抵抗変化素子１０と整流素子２０との間には、バッファ層３０としてチタンシリサイド（ＴｉＳi）層が形成されている。このバッファ層３０を設けることにより、下部電極１３の金属窒化物と整流素子２０のポリシリコンとの密着性の向上を図り、また整流素子２０のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子１０と整流素子２０との間が高抵抗化することが防止されている。
【００２４】
また、バッファ層３０の外周は、カーボン系膜やシリコン系膜からなる保護層３１に覆われている。なお、バッファ層３０は、抵抗変化素子１０および整流素子２０の外周よりも内側に後退した形状とされており、その後退した部分に保護層３１が配置されている。
【００２５】
この保護層３１は、製造工程中でのフッ酸を含有する薬液（例えばＤＨＦ）などを用いた洗浄工程において、バッファ層３０をこれらの薬液から保護する。バッファ層３０のチタンシリサイド（ＴｉＳi）層は、特にフッ酸を含有する薬液のような酸性の薬液に対して耐性が無い。このため、保護層３１が外周に設けられていないと、チタンシリサイド（ＴｉＳi）層は、洗浄工程においてエッチングされて後退し、抵抗変化素子が倒壊や変形する虞があった。
【００２６】
また、ワード線ＷＬと整流素子２０との間には、バリアメタル３２として例えば窒化チタン（ＴｉＮ）層が設けられている。また、ビット線ＢＬと抵抗変化素子１０との間には、これらを接続する接続配線３３が形成されている。
【００２７】
このように構成された第１の実施の形態にかかる不揮発性記憶装置は、抵抗変化素子１０と整流素子２０との間にバッファ層３０としてチタンシリサイド（ＴｉＳi）層が形成されている。このバッファ層３０を設けることにより、下部電極１３の金属窒化物と整流素子２０のポリシリコンとの密着性の向上が図られ、また、整流素子２０のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子１０と整流素子２０との間が高抵抗化することが防止されている。したがって、この不揮発性記憶装置によれば、素子特性に優れた高品質な不揮発性記憶装置が実現されている。
【００２８】
つぎに、不揮発性記憶装置の製造方法について説明する。第１の実施の形態では、整流素子と抵抗変化素子とを、ビット線とワード線のエッチングとは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明する。図２−１〜図２−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの断面図は、図１−１（ａ）のＡ−Ａ断面に対応する図である。また、ここでは、メモリセルＭＣが、窒化チタン膜／ＧＳＴ（Ｇｅ2Ｓｂ2Ｔｅ5）膜／窒化チタン膜のＭＩＭ構造を有する抵抗変化素子と、バッファ層および保護層と、ポリシリコン層が積層されたｐｉｎ構造を有するｐｉｎダイオードからなる整流素子と、を積層した構造を有する場合を例に挙げる。
【００２９】
まず、図２−１（ａ）に示されるように、図示しないシリコン基板などの半導体基板上に、層間絶縁膜１０１を形成し、公知のリソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）によって、ワード線の鋳型となる例えば深さ１００ｎｍのＸ方向に延在した複数の配線用溝を形成する。この配線用溝の底面と側面を覆うように層間絶縁膜１０１上に、バリアメタル膜となる例えば厚さ１０ｎｍの窒化チタン膜１０２をスパッタリング法によって形成する。さらに、窒化チタン膜１０２上に、窒化チタン膜１０２が形成された配線用溝内を埋め込むようにＣＶＤ（Chemical  Vapor  Deposition）法によってタングステン膜１０３を形成する。その後、ＣＭＰ法によって、配線用溝間の領域で層間絶縁膜１０１が露出するまでタングステン膜１０３と窒化チタン膜１０２を研磨するとともに平坦化する。これによって、層間絶縁膜１０１内にワード線（タングステン膜１０３）が形成される。なお、ワード線の基となるタングステン膜１０３は、積層されたメモリの最下層のワード線となるタングステン膜１０３である必要はない。
【００３０】
ついで、図２−１（ｂ）に示されるように、ワード線（タングステン膜１０３）を形成した層間絶縁膜１０１上に、整流素子およびＭＩＭ構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜１０４をスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、ｐｉｎ構造の整流素子として機能するポリシリコン膜１０５をＬＰＣＶＤ法で例えば３０ｎｍの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド（ＴｉＳi）膜１０６をプラズマＣＶＤ法で例えば１０ｎｍの厚さで形成する。
【００３１】
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜１０７、抵抗変化層となるＧＳＴ膜１０８、抵抗変化素子の上部電極として機能する窒化チタン膜１０９を、それぞれスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、窒化チタン膜１０９上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜１１０をＣＶＤ法によって例えば３０ｎｍの厚さで形成する。
【００３２】
さらに、タングステン膜１１０上に、ハードマスク膜として例えばシリコン酸化膜（ＳｉＯ２）１１１を、ＣＶＤ法を用いて例えば３０ｎｍの厚さで形成する。このシリコン酸化膜（ＳｉＯ２）１１１は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜（ＳｉＯ２）１１１上に、公知のリソグラフィ技術により柱形状のレジストパターン１１２を形成する。レジストパターン１１２は、Ｙ方向においてワード線（タングステン膜１０３）上に位置するように、且つＸ方向において所定の間隔をおいて形成される。
【００３３】
ついで、図２−２（ｃ）に示されるように、レジストパターン１１２をマスクにしてシリコン酸化膜（ＳｉＯ２）１１１からチタンシリサイド（ＴｉＳi）膜１０６までＲＩＥ法によって柱状に加工して柱状構造部を形成する。各層は、その材質に適したガス条件により加工され、チタンシリサイド（ＴｉＳi）膜１０６の加工は、例えば塩素とアルゴンとの混合ガス（Ｃｌ２／Ａｒ）を用いて行われる。
【００３４】
この際、ＲＩＥのエッチングガスとして、ハロゲン系ガスに酸素と窒素との混合ガス（Ｏ２／Ｎ２）などを添加したガスを用いることで、マスクの下方の柱状構造部の側壁に反応生成物が堆積し、柱状構造部の側壁部を順テーパー形状とすることができる。すなわち、レジストパターン１１２から窒化チタン膜１０７までの側壁部を、該レジストパターン１１２から窒化チタン膜１０７に向かって幅広となる傾斜形状とすることができる。また、ＲＩＥ中にマスクをスリミングすることで、マスクの下方の柱状構造部の肩部（マスク外周部の下部）が削れて柱状構造部の側壁部を順テーパー形状とすることができる。この場合は、ＲＩＥを途中停止して、マスクをスリミングするステップを別途設けても良い。
【００３５】
ついで、レジストパターン１１２の除去後、図２−２（ｄ）に示されるようにチタンシリサイド（ＴｉＳi）膜１０６の側壁部をＲＩＥにより異方性加工して後退（スリミング）させる。チタンシリサイド（ＴｉＳi）膜１０６の加工は、図２−２（ｃ）に示した柱状加工の後に、ＣＦ４，ＣＨＦ３，ＮＦ３，ＳＦ６などのフッ素系ガスを用いたＲＩＥを実施することで、チタンシリサイド（ＴｉＳi）膜１０６の側壁のみを加工して後退させることができる。また、図２−２（ｃ）に示した柱状加工の際に、塩素とアルゴンとの混合ガス（Ｃｌ２／Ａｒ）にＣＦ４，ＣＨＦ３，ＮＦ３，ＳＦ６などのフッ素系ガスを添加したガスを用いたＲＩＥを実施することで、チタンシリサイド（ＴｉＳi）膜１０６の側壁のみを加工して後退させることができる。
【００３６】
ここで、後退させた後のチタンシリサイド（ＴｉＳi）膜１０６の幅は、少なくとも上部の窒化チタン膜１０７の幅の６０％程度の幅とする。これにより、チタンシリサイド（ＴｉＳi）膜１０６の後退中または後退後において、チタンシリサイド（ＴｉＳi）膜１０６の上部の柱状構造部の倒壊を防止することができる。
【００３７】
ついで、図２−３（ｅ）に示されるように、後述する洗浄工程においてチタンシリサイド（ＴｉＳi）膜１０６を保護する保護膜を半導体基板上に形成する。すなわち、後述する洗浄工程における洗浄液に対して耐性を有する膜を半導体基板上に形成する。
【００３８】
この保護膜の形成方法としては、例えば次のような２種類の方法がある。１つ目の方法は、チタンシリサイド（ＴｉＳi）膜１０６の後退加工の後にＲＩＥ装置のチャンバーから半導体基板を取り出して保護膜を形成する方法である。２つ目の方法は、チタンシリサイド（ＴｉＳi）膜１０６の後退加工の後にＲＩＥ装置のチャンバーから半導体基板を取り出さずに、そのチャンバー内において保護膜を形成する方法である。
【００３９】
１つ目の方法の場合は、例えば保護膜としてシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）を、ＣＶＤ法やＡＬＤ（Atomic  Layer  Deposition）法などにより半導体基板上に成膜する。また、２つ目の方法の場合は、ＲＩＥ装置のチャンバー内で、ＣＨ４，ＣＯ，ＣＨ３Ｆなどのガスを用いてカーボン系膜を、またＳｉＣｌ４，ＳｉＨ４などのガスを用いてシリコン系膜を堆積させて形成する。
【００４０】
本実施の形態では、保護膜としてシリコン窒化膜（ＳｉＮ）１１３を、ＣＶＤ法やＡＬＤ法などにより半導体基板上に成膜する。シリコン窒化膜（ＳｉＮ）１１３は、後退したチタンシリサイド（ＴｉＳi）膜１０６の側壁を被覆する条件で行われる。また、シリコン窒化膜（ＳｉＮ）１１３は、コンフォーマルな膜となることが好ましく、ＣＶＤ法やＡＬＤ法などの方法が好適である。
【００４１】
ついで、図２−３（ｆ）に示されるように、窒化チタン膜１０７が庇状となっている部分、すなわち窒化チタン膜１０７がチタンシリサイド（ＴｉＳi）膜１０６から突出している部分の下部にシリコン窒化膜（ＳｉＮ）１１３を残して、余分なシリコン窒化膜（ＳｉＮ）１１３をＲＩＥによりエッチングバックして除去する。ここで、シリコン酸化膜（ＳｉＯ２）１１１からチタンシリサイド（ＴｉＳi）膜１０６までの柱状構造部は、側壁に順テーパーを有する形状となっているため、余分なシリコン窒化膜（ＳｉＮ）１１３をＲＩＥにより確実に除去することができ、短時間で寸法精度に優れた加工を行うことが可能である。不要な保護膜が残存すると、目標とする寸法との寸法差が生じ、仕上がり寸法が太くなる。しかし、柱状構造部の側壁に順テーパーを有することにより、柱状構造部の側壁上の余分なシリコン窒化膜（ＳｉＮ）１１３を削り易くして加工精度を向上させることができ、余分なシリコン窒化膜（ＳｉＮ）１１３を確実に除去することができる。
【００４２】
なお、柱状構造部が側壁に順テーパーを有していない場合でも加工条件および加工時間を綿密に制御すれば余分なシリコン窒化膜（ＳｉＮ）１１３を除去することは可能である。しかし、この場合は作業の負荷が多くなるため、柱状構造部の側壁に順テーパーを形成しておくことが好ましい。
【００４３】
ついで、図２−４（ｇ）に示されるように、シリコン酸化膜（ＳｉＯ２）１１１をマスクにしてポリシリコン膜１０５および窒化チタン膜１０４をＲＩＥ法によって柱状に加工して柱状構造部を形成する。各層は、その材質に適したガス条件により加工される。これによって、ワード線（タングステン膜１０３）上に所定の間隔をおいて、窒化チタン膜１０７、ＧＳＴ膜１０８、窒化チタン膜１０９からなる抵抗変化素子と、ポリシリコン膜１０５からなる整流素子と、がチタンシリサイド（ＴｉＳi）膜１０６およびシリコン窒化膜（ＳｉＮ）１１３を介して積層された１層目のメモリセルが形成される。
【００４４】
その後、洗浄用の薬液としてフッ酸を含有する薬液（例えばＤＨＦ）などを用いて洗浄を行い、柱状構造部のタングステン膜１１０から窒化チタン膜１０４の側壁に付着している反応生成物を除去する。ここで、チタンシリサイド（ＴｉＳi）膜１０６は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド（ＴｉＳi）膜１０６の側壁には保護膜としてシリコン窒化膜（ＳｉＮ）１１３が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド（ＴｉＳi）膜１０６がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
【００４５】
ついで、図２−４（ｈ）に示されるように、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、柱状に加工したメモリセル間を埋め込むとともに、タングステン膜１１０の上面よりも厚く形成されるように、層間絶縁膜１１４を形成する。その後、ＣＭＰ法によって、タングステン膜１１０をストッパとして、シリコン酸化膜（ＳｉＯ２）１１１を除去するとともに層間絶縁膜１１４の上面を平坦化する。
【００４６】
ついで、図２−５（ｉ）に示されるように、平坦化した層間絶縁膜１１４とタングステン膜１１０上に、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、層間絶縁膜１１５を形成する。その後、公知のリソグラフィ技術とＲＩＥ法によって、ビット線の鋳型となる例えば深さ１００ｎｍの、Ｙ方向に延在した複数の配線用溝を層間絶縁膜１１５に形成する。この配線用溝は、Ｙ方向に隣接するメモリセル間を結ぶように、また層間絶縁膜１１５を貫通するように、層間絶縁膜１１５に形成される。
【００４７】
ついで、配線用溝の底面と側面を覆うように層間絶縁膜１１５上に、バリアメタル膜となる例えば厚さ１０ｎｍの窒化チタン膜１１６をスパッタリング法によって形成する。さらに、窒化チタン膜１１６上に、窒化チタン膜１１６が形成された配線用溝内を埋め込むようにＣＶＤ法によってタングステン膜１１７を形成する。その後、ＣＭＰ法によって、配線用溝間の領域で層間絶縁膜１１５が露出するまでタングステン膜１１７と窒化チタン膜１１６を研磨するとともに平坦化する。これによって、層間絶縁膜１１５内にＹ方向に延在するビット線（タングステン膜１１７）が形成される。
【００４８】
ついで、図２−１（ｂ）に示した工程と同様にして、ビット線（タングステン膜１１７）を形成した層間絶縁膜１１５上に、整流素子およびＭＩＭ構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜１２４をスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、ｐｉｎ構造の整流素子として機能するポリシリコン膜１２５をＬＰＣＶＤ法で例えば３０ｎｍの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド（ＴｉＳi）膜１２６をプラズマＣＶＤ法で例えば１０ｎｍの厚さで形成する。つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜１２７、抵抗変化層となるＧＳＴ膜１２８、抵抗変化素子の上部電極として機能する窒化チタン膜１２９を、それぞれスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、窒化チタン膜１２９上に、ワード線と抵抗変化素子とを接続する接続配線として機能するタングステン膜１３０をＣＶＤ法によって例えば３０ｎｍの厚さで形成する。
【００４９】
また、図２−１（ｂ）に示した工程と同様にして、タングステン膜１３０上に、ハードマスク膜として例えばシリコン酸化膜（ＳｉＯ２）を、ＣＶＤ法を用いて例えば３０ｎｍの厚さで形成する。このシリコン酸化膜（ＳｉＯ２）は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜（ＳｉＯ２）上に、公知のリソグラフィ技術により柱形状のレジストパターンを形成する。レジストパターンは、Ｘ方向においてビット線（タングステン膜１１７）上に位置するように、且つＹ方向において所定の間隔をおいて形成される。
【００５０】
その後、図２−２（ｃ）〜図２−４（ｇ）に示した工程と同様にして、層間絶縁膜１１５上の積層膜の加工を行う。これによって、層間絶縁膜１１５内のビット線（タングステン膜１１７）上に所定の間隔をおいて、窒化チタン膜１２７、ＧＳＴ膜１２８、窒化チタン膜１２９からなる抵抗変化素子と、ポリシリコン膜１２５からなる整流素子と、がチタンシリサイド（ＴｉＳi）膜１２６およびシリコン窒化膜（ＳｉＮ）１３３を介して積層された２層目のメモリセルが形成される。
【００５１】
ついで、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、積層膜が形成された半導体基板上の全面に層間絶縁膜１３４を形成する。具体的には、柱状に加工した２層目のメモリセル間を埋め込むとともに、タングステン膜１３０の上面よりも厚く形成されるように、層間絶縁膜１３４を形成する。その後、図２−５（ｊ）に示されるように、ＣＭＰ法によって、タングステン膜１３０をストッパとして、ハードマスク膜としてのシリコン酸化膜（ＳｉＯ２）を除去するとともに層間絶縁膜１３４の上面を平坦化する。
【００５２】
ついで、平坦化した層間絶縁膜１３４とタングステン膜１３０上に、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、層間絶縁膜１４１を形成する。その後、公知のリソグラフィ技術とＲＩＥ法によって、ワード線の鋳型となる例えば深さ１００ｎｍの、Ｘ方向に延在した複数の配線用溝を層間絶縁膜１４１に形成する。この配線用溝は、Ｘ方向に隣接するメモリセル間を結ぶように、また層間絶縁膜１４１を貫通するように、層間絶縁膜１４１に形成される。
【００５３】
ついで、配線用溝の底面と側面を覆うように層間絶縁膜１４１上に、バリアメタル膜となる例えば厚さ１０ｎｍの窒化チタン膜１４２をスパッタリング法によって形成する。さらに、窒化チタン膜１４２上に、配線用溝内を埋め込むようにＣＶＤ法によってタングステン膜１４３を形成する。その後、ＣＭＰ法によって、配線用溝間の領域で層間絶縁膜１４１が露出するまでタングステン膜１４３と窒化チタン膜１４２を研磨するとともに平坦化する。これによって、図２−６（ｋ）に示されるように、層間絶縁膜１４１内にワード線（タングステン膜１４３）が形成される。
【００５４】
以上の処理工程によって、高さ方向にメモリセルが２層積層された構造の不揮発性記憶装置が形成される。なお、さらに多層のメモリセルが積層された構造の不揮発性記憶装置を形成する場合には、上記した手順を繰り返し実行すればよい。
【００５５】
この第１の実施の形態によれば、抵抗変化素子１０と整流素子２０との間にバッファ層３０としてチタンシリサイド（ＴｉＳi）層を形成する。このバッファ層３０を設けることにより、下部電極１３の金属窒化物と整流素子２０のポリシリコンとの密着性の向上が図られ、また、整流素子２０のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子１０と整流素子２０との間が高抵抗化することが防止される。したがって、この第１の実施の形態によれば、素子特性に優れた高品質な不揮発性記憶装置が得られる。
【００５６】
さらに、この第１の実施の形態によれば、チタンシリサイド（ＴｉＳi）膜１０６、１２６の側壁には保護膜としてシリコン窒化膜（ＳｉＮ）１１３、１３３が設けられる。これにより、抵抗変化素子と整流素子とがバッファ層であるチタンシリサイド（ＴｉＳi）膜１０６、１２６を介して積層された柱状構造部を有するメモリセルの形成後におけるフッ酸を含有する薬液（例えばＤＨＦ）を用いた洗浄において、チタンシリサイド（ＴｉＳi）膜１０６、１２６がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。また、メモリセルの形成後にアンモニアと過酸化水素を含有する薬液や、コリンと過酸化水素を含有する薬液といったアルカリ性の薬液を用いた洗浄を行う場合であっても、同様にチタンシリサイド（ＴｉＳi）膜１０６、１２６を保護することができる。
【００５７】
したがって、この第１の実施の形態によれば、バッファ層を設けることで、ポリシリコンからなる整流素子と、抵抗変化素子の金属窒化物からなる整流素子側の電極と、の間におけるポリシリコンと金属窒化物との密着性の問題や、整流素子の高抵抗化の問題の発生が防止された素子特性に優れた高品質な不揮発性記憶装置が得られる。
【００５８】
（第２の実施の形態）
第１の実施の形態では、整流素子と抵抗変化素子とを、ビット線とワード線のエッチングとは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明したが、第２の実施の形態では、ビット線とワード線のエッチング時に、整流素子と抵抗変化素子も同時にエッチングする場合について説明する。図３−１〜図３−９は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、図１−１（ａ）のＡ−Ａ断面に対応する図であり、（ｂ）は、図１−１（ａ）のＢ−Ｂ断面に対応する図である。また、ここでは、メモリセルＭＣが、窒化チタン膜／ＧＳＴ（Ｇｅ2Ｓｂ2Ｔｅ5）膜／窒化チタン膜のＭＩＭ構造を有する抵抗変化素子と、バッファ層および保護層と、ポリシリコン層が積層されたｐｉｎ構造を有するｐｉｎダイオードからなる整流素子と、を積層した構造を有する場合を例に挙げる。
【００５９】
まず、図３−１に示されるように、図示しないシリコン基板などの半導体基板上に、抵抗変化型メモリのワード線となるタングステン膜２０１を、例えば７０ｎｍの厚さでスパッタリング法やＣＶＤ法などの成膜法によって形成する。なお、ここで、ワード線の基となるタングステン膜２０１は、積層されたメモリの最下層のワード線となるタングステン膜２０１である必要はない。
【００６０】
ついで、タングステン膜２０１上に、整流素子およびＭＩＭ構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜２０２をスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、ｐｉｎ構造の整流素子として機能するポリシリコン膜２０３をＬＰＣＶＤ法で例えば３０ｎｍの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド（ＴｉＳi）膜２０４をプラズマＣＶＤ法で例えば１０ｎｍの厚さで形成する。
【００６１】
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜２０５、抵抗変化層となるＧＳＴ膜２０６、抵抗変化素子の上部電極として機能する窒化チタン膜２０７を、それぞれスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、窒化チタン膜２０７上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜２０８をＣＶＤ法によって例えば３０ｎｍの厚さで形成する。
【００６２】
さらに、タングステン膜２０８上に、ハードマスク膜として例えばシリコン酸化膜（ＳｉＯ２）２５１を、ＣＶＤ法を用いて例えば３０ｎｍの厚さで形成する。このシリコン酸化膜（ＳｉＯ２）２５１は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜（ＳｉＯ２）２５１上に、公知のリソグラフィ技術によりＸ方向に延在するライン状のレジストパターン２５２を形成する。レジストパターン２５２は、Ｙ方向において所定の間隔をおいて形成される。
【００６３】
その後、ＲＩＥ法によって、シリコン酸化膜（ＳｉＯ２）２５１からタングステン膜２０１までの積層膜をＸ方向に延在するライン状に加工する。ここでは、第１の実施の形態における図２−２（ｃ）〜図２−４（ｇ）を用いて説明した工程と同様の工程により加工を行う。すなわち、タングステン膜２０８からチタンシリサイド（ＴｉＳi）膜２０４までを一括加工し、さらにチタンシリサイド（ＴｉＳi）膜２０４の側壁を後退させる。そして、保護膜としてシリコン窒化膜（ＳｉＮ）２０９を形成した後、ポリシリコン膜２０３からタングステン膜２０１を一括加工する。各層は、その材質に適したガス条件により加工される。
【００６４】
ここでは、レジストパターン２５２としてＸ方向に延在するライン状のパターンを形成しているため、各層は図３−２に示されるようにＹ方向においてワード線の形成位置上に位置するように、所定の間隔をおいて加工される。そして、タングステン膜２０１は、Ｘ方向に延在するワード線となる。
【００６５】
その後、洗浄用の薬液としてフッ酸を含有する薬液（ＤＨＦ）を用いて洗浄を行い、ライン状のタングステン膜２０８からタングステン膜２０１の側壁に付着している反応生成物を除去し、またシリコン酸化膜（ＳｉＯ２）２５１を除去する。ここで、チタンシリサイド（ＴｉＳi）膜２０４は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド（ＴｉＳi）膜２０４の側壁には保護膜としてシリコン窒化膜（ＳｉＮ）２０９が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド（ＴｉＳi）膜２０４がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
【００６６】
ついで、図３−３に示されるように、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜２１０を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜２０８の上面よりも厚く形成されるように、層間絶縁膜２１０を形成する。その後、ＣＭＰ法によって、タングステン膜２０８をストッパとして、層間絶縁膜２１０の上面を平坦化する。
【００６７】
その後、図３−４に示されるように、タングステン膜２０８と層間絶縁膜２１０上に、スパッタリング法やＣＶＤ法によって、ビット線となるタングステン膜２１１を、７０ｎｍの厚さで形成する。
【００６８】
さらに、このタングステン膜２１１上に、整流素子およびＭＩＭ構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜２１２をスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、ｐｉｎ構造の整流素子として機能するポリシリコン膜２１３をＬＰＣＶＤ法で例えば３０ｎｍの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド（ＴｉＳi）膜２１４をプラズマＣＶＤ法で例えば１０ｎｍの厚さで形成する。
【００６９】
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜２１５、抵抗変化層となるＧＳＴ膜２１６、抵抗変化素子の上部電極として機能する窒化チタン膜２１７を、それぞれスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、窒化チタン膜２１７上に、ワード線と抵抗変化素子とを接続する接続配線として機能するタングステン膜２１８をＣＶＤ法によって例えば３０ｎｍの厚さで形成する。
【００７０】
さらに、タングステン膜２１８上に、ハードマスク膜として例えばシリコン酸化膜（ＳｉＯ２）２５３を、ＣＶＤ法を用いて例えば３０ｎｍの厚さで形成する。このシリコン酸化膜（ＳｉＯ２）２５３は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜（ＳｉＯ２）２５３上に、公知のリソグラフィ技術によりＹ方向に延在するライン状のレジストパターン２５４を形成する。レジストパターン２５４は、Ｘ方向において所定の間隔をおいて形成される。
【００７１】
その後、ＲＩＥ法によって、シリコン酸化膜（ＳｉＯ２）２５３から窒化チタン膜２０２までの積層膜をワード線であるタングステン膜２０１の延在方向（Ｘ方向）と交差するＹ方向にライン状に加工する。ここでは、第１の実施の形態における図２−２（ｃ）〜図２−４（ｇ）を用いて説明した工程と同様の工程により加工を行う。例えば、シリコン酸化膜（ＳｉＯ２）２５３からチタンシリサイド（ＴｉＳi）膜２０４までを一括加工し、さらにチタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４の側壁を後退させる。そして、後退させたチタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４の側壁に保護膜としてシリコン窒化膜（ＳｉＮ）２１９を形成した後、ポリシリコン膜２０３および窒化チタン膜２０２を一括加工する。各層は、その材質に適したガス条件により加工される。
【００７２】
上記においては、シリコン窒化膜（ＳｉＮ）２１９をチタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４の側壁に同時に形成したが、シリコン窒化膜（ＳｉＮ）２１９はチタンシリサイド（ＴｉＳi）膜２１４とチタンシリサイド（ＴｉＳi）膜２０４との側壁に別々の工程で形成することも可能である。この場合は、例えばシリコン酸化膜（ＳｉＯ２）２５３からチタンシリサイド（ＴｉＳi）膜２１４までを一括加工し、チタンシリサイド（ＴｉＳi）膜２１４の側壁を後退させる。そして、後退させたチタンシリサイド（ＴｉＳi）膜２１４の側壁に保護膜としてシリコン窒化膜（ＳｉＮ）２１９を形成する。つぎに、ポリシリコン膜２１３からチタンシリサイド（ＴｉＳi）膜２０４までを一括加工し、チタンシリサイド（ＴｉＳi）膜２０４の側壁を後退させる。そして、後退させたチタンシリサイド（ＴｉＳi）膜２０４の側壁に保護膜としてシリコン窒化膜（ＳｉＮ）２１９を形成する。その後、ポリシリコン膜２０３および窒化チタン膜２０２を一括加工する。また、上記においては、シリコン窒化膜（ＳｉＮ）２１９をチタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４の側壁に形成したが、チタンシリサイド（ＴｉＳi）膜２１４の側壁のみにシリコン窒化膜（ＳｉＮ）２１９を形成する形態とすることも可能である。
【００７３】
これによって、図３−５に示されるようにタングステン膜２１１はＹ方向に延在するビット線となる。また、ワード線となるタングステン膜２０１とビット線となるタングステン膜２１１との間の積層膜は、ワード線（タングステン膜２０１）のＹ方向の幅と、ビット線（タングステン膜２１１）のＸ方向の幅で規定される柱状構造に加工される。その結果、ワード線（タングステン膜２０１）とビット線（タングステン膜２１１）との交差位置に、ｐｉｎダイオードからなる整流素子と、ＭＩＭ構造の抵抗変化素子とが積層された１層目のメモリセルが形成される。
【００７４】
その後、洗浄用の薬液としてフッ酸を含有する薬液（ＤＨＦ）を用いて洗浄を行い、タングステン膜２１８から窒化チタン膜２０２の側壁に付着している反応生成物を除去し、またシリコン酸化膜（ＳｉＯ２）２５３を除去する。ここで、チタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４の側壁には保護膜としてシリコン窒化膜（ＳｉＮ）２１９が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド（ＴｉＳi）膜２１４およびチタンシリサイド（ＴｉＳi）膜２０４がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
【００７５】
ついで、図３−６に示されるように、プラズマＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜２１８の上面よりも厚く形成されるように、層間絶縁膜２２０を形成する。その後、ＣＭＰ法によって、タングステン膜２１８をストッパとして、層間絶縁膜２２０の上面を平坦化する。
【００７６】
ついで、図３−７に示されるように、タングステン膜２１８と層間絶縁膜２２０上に、抵抗変化型メモリの２層目のワード線となるタングステン膜２２１を、スパッタリング法などの方法によって７０ｎｍの厚さで形成する。
【００７７】
ついで、タングステン膜２２１上に、整流素子およびＭＩＭ構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜２２２をスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、ｐｉｎ構造の整流素子として機能するポリシリコン膜２２３をＬＰＣＶＤ法で例えば３０ｎｍの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド（ＴｉＳi）膜２２４をプラズマＣＶＤ法で例えば１０ｎｍの厚さで形成する。
【００７８】
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜２２５、抵抗変化層となるＧＳＴ膜２２６、抵抗変化素子の上部電極として機能する窒化チタン膜２２７を、それぞれスパッタリング法で例えば１０ｎｍの厚さで形成する。つぎに、窒化チタン膜２２７上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜２２８をＣＶＤ法によって例えば３０ｎｍの厚さで形成する。
【００７９】
さらに、タングステン膜２２８上に、ハードマスク膜として例えばシリコン酸化膜（ＳｉＯ２）２５５を、ＣＶＤ法を用いて例えば３０ｎｍの厚さで形成する。このシリコン酸化膜（ＳｉＯ２）２５５は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜（ＳｉＯ２）２５５上に、公知のリソグラフィ技術によりＸ方向に延在するライン状のレジストパターン２５６を形成する。レジストパターン２５６は、Ｙ方向において所定の間隔をおいて形成される。
【００８０】
その後、ＲＩＥ法によって、シリコン酸化膜（ＳｉＯ２）２５５から窒化チタン膜２１２までの積層膜をＸ方向に延在するライン状に加工する。ここでは、第１の実施の形態における図２−２（ｃ）〜図２−４（ｇ）を用いて説明した工程と同様の工程により加工を行う。例えば、シリコン酸化膜（ＳｉＯ２）２５５からチタンシリサイド（ＴｉＳi）膜２１４までを一括加工し、さらにチタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４の側壁を後退させる。そして、後退させたチタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４の側壁に保護膜としてシリコン窒化膜（ＳｉＮ）２２９を形成した後、ポリシリコン膜２１３およびタングステン膜２１２を一括加工する。各層は、その材質に適したガス条件により加工される。
【００８１】
上記においては、シリコン窒化膜（ＳｉＮ）２２９をチタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４の側壁に同時に形成したが、シリコン窒化膜（ＳｉＮ）２２９はチタンシリサイド（ＴｉＳi）膜２２４とチタンシリサイド（ＴｉＳi）膜２１４との側壁に別々の工程で形成することも可能である。また、上記においては、シリコン窒化膜（ＳｉＮ）２２９をチタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４の側壁に形成したが、チタンシリサイド（ＴｉＳi）膜２２４の側壁のみにシリコン窒化膜（ＳｉＮ）２２９を形成する形態とすることも可能である。
【００８２】
これによって、図３−８に示されるように、タングステン膜２２１は、Ｘ方向に延在するワード線となる。また、ビット線となるタングステン膜２１１とワード線となるタングステン膜２２１との間の積層膜は、ビット線（タングステン膜２１１）のＸ方向の幅と、ワード線（タングステン膜２２１）のＹ方向の幅で規定される柱状構造に加工される。その結果、ビット線（タングステン膜２１１）とワード線（タングステン膜２２１）との交差位置に、整流素子と、ＭＩＭ構造の抵抗変化素子とが積層された２層目のメモリセルが形成される。
【００８３】
その後、洗浄用の薬液としてフッ酸を含有する薬液（ＤＨＦ）を用いて洗浄を行い、ライン状のタングステン膜２２８から窒化チタン膜２１２の側壁に付着している反応生成物を除去し、またシリコン酸化膜（ＳｉＯ２）２５５を除去する。ここで、チタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４の側壁には保護膜としてシリコン窒化膜（ＳｉＮ）２２９が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド（ＴｉＳi）膜２２４およびチタンシリサイド（ＴｉＳi）膜２１４がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
【００８４】
ついで、図３−９に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜２２８の上面よりも厚く形成されるように、層間絶縁膜２３０を形成する。その後、ＣＭＰ法によって、タングステン膜２２８をストッパとして、層間絶縁膜２３０の上面を平坦化する。
【００８５】
その後、図３−４〜図３−９に示した処理と同様の処理を繰り返すことによって、３次元的にメモリセルが積層された構造の不揮発性記憶装置を得ることができる。なお、最上層のメモリ層を形成する場合には、たとえば図３−７において、ワード線となるタングステン膜２２１を形成した後に、リソグラフィ技術とＲＩＥ法によって、タングステン膜２２１から窒化チタン膜２１２までの積層膜を、Ｘ方向のライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜２３０を埋め込み、タングステン膜２２１をストッパ膜としてＣＭＰ処理することによって、最上層のワード線が形成される。以上によって、ワード線とビット線との間に柱状構造のメモリ層が挟持された不揮発性記憶装置が得られる。
【００８６】
この第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。すなわち、第２の実施の形態によれば、バッファ層を設けることで、ポリシリコンからなる整流素子と、抵抗変化素子の金属窒化物からなる整流素子側の電極と、の間におけるポリシリコンと金属窒化物との密着性の問題や、整流素子の高抵抗化の問題の発生が防止された素子特性に優れた高品質な不揮発性記憶装置が得られる。
【符号の説明】
【００８７】
１０  抵抗変化素子、１１  上部電極、１２  抵抗変化層、１３  下部電極、２０  整流素子、３０  バッファ層、３１  保護層、３２  バリアメタル、３３  接続配線、１０１，１４１  層間絶縁膜、１０２，１１６，１４２  窒化チタン膜、１０３，１１７，１４３  タングステン膜、１０４，１２４  窒化チタン膜、１０５，１２５  ポリシリコン膜、１０６，１２６  チタンシリサイド（ＴｉＳi）膜、１０７，１２７  窒化チタン膜、１０８，１２８  ＧＳＴ膜、１０９，１２９  窒化チタン膜、１１０，１３０  タングステン膜、１１２  レジストパターン、１１３、１３３  シリコン窒化膜、１１４，１３４  層間絶縁膜、１１５  層間絶縁膜、２０１，２１１，２２１  タングステン膜、２０２，２１２，２２２  窒化チタン膜、２０３，２１３，２２３  ポリシリコン膜、２０４，２１４，２２４  チタンシリサイド（ＴｉＳi）膜、２０５，２１５，２２５  窒化チタン膜、２０６，２１６，２２６  ＧＳＴ膜、２０７，２１７，２２７  窒化チタン膜、２０８，２１８，２２８  タングステン膜、２０９，２１９，２２９  シリコン窒化膜、２１０，２２０，２３０  層間絶縁膜、２５１，２５３，２５５  シリコン酸化膜、２５２，２５４，２５６  レジストパターン。
【図１−１】
2011071302.tif 000003
【図１−２】
2011071302.tif 000004
【図２−１】
2011071302.tif 000005
【図２−２】
2011071302.tif 000006
【図２−３】
2011071302.tif 000007
【図２−４】
2011071302.tif 000008
【図２−５】
2011071302.tif 000009
【図２−６】
2011071302.tif 000010
【図３−１】
2011071302.tif 000011
【図３−２】
2011071302.tif 000012
【図３−３】
2011071302.tif 000013
【図３−４】
2011071302.tif 000014
【図３−５】
2011071302.tif 000015
【図３−６】
2011071302.tif 000016
【図３−７】
2011071302.tif 000017
【図３−８】
2011071302.tif 000018
【図３−９】
2011071302.tif 000019