(57)【要約】【課題】ナローチャネル特性の劣化を抑制する。【解決手段】素子分離領域ＳＴＩは、半導体基板１００に形成されたトレンチ１０４内に設けられており、トレンチ１０４の側壁上に形成された下地絶縁膜１０５を有している。素子形成領域１００ａ上にはゲート絶縁膜１１２が形成されており、ゲート絶縁膜１１２は高誘電率膜１１０を有している。高誘電率膜１１０の第１の部分１１０ａは、素子形成領域１００ａにおける上面上に形成されており、高誘電率膜１１０の第２の部分１１０ｂは、素子形成領域における上部側面１０４ａ上に下地絶縁膜１０５を介して形成されている。第２の部分１１０ｂと下地絶縁膜１０５との間には、ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜１０６が設けられている。【選択図】図６
2011071431.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における素子形成領域に形成されたＭＩＳトランジスタを備えた半導体装置であって、
前記半導体基板に形成されたトレンチ内に設けられ、前記素子形成領域を囲む素子分離領域と、
前記素子形成領域上に設けられ、高誘電率膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記素子分離領域は、前記トレンチの側壁上に形成された酸素を含有する下地絶縁膜を有し、
前記高誘電率膜は、前記素子形成領域における上面上に形成された第１の部分と、前記素子形成領域における上部側面上に前記下地絶縁膜を介して形成された第２の部分とを有し、
前記高誘電率膜における第２の部分と前記下地絶縁膜との間には、前記ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜が設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記素子分離領域は、前記トレンチ内に前記下地絶縁膜を介して形成された素子分離絶縁膜をさらに備え、
前記下地絶縁膜と前記素子分離絶縁膜との間には、前記第１のキャップ膜が設けられている半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ゲート電極は、前記素子形成領域における上部側面上に前記高誘電率膜の前記第２の部分を介して形成されている半導体装置。
【請求項４】
請求項１から３の何れか１つに記載の半導体装置において、
前記ゲート絶縁膜は、前記素子形成領域上に形成された酸素含有膜と、前記酸素含有膜上に形成された前記高誘電率膜における前記第１の部分と、前記高誘電率膜における前記第１の部分の上に形成され、前記金属を含有する第２のキャップ膜とを有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２のキャップ膜は、前記高誘電率膜における前記第２の部分の上にも形成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記高誘電率膜における前記第２の部分の上に形成されている前記第２のキャップ膜の膜厚は、前記高誘電率膜における前記第１の部分の上に形成されている前記第２のキャップ膜の膜厚よりも薄い半導体装置。
【請求項７】
請求項４から６の何れか１つに記載の半導体装置において、
前記酸素含有膜はシリコン酸化膜又はシリコン酸窒化膜である半導体装置。
【請求項８】
請求項１から７の何れか１つに記載の半導体装置において、
前記高誘電率膜の前記第２の部分における前記金属の不純物濃度は、前記高誘電率膜の前記第１の部分における前記金属の不純物濃度と同等、又はそれよりも高い半導体装置。
【請求項９】
請求項１から８の何れか１つに記載の半導体装置において、
前記ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、
前記金属は、ランタン、ジスプロシウム、スカンジウム、エルビウム、マグネシウム及びストロンチウムの中から選択される少なくとも１つである半導体装置。
【請求項１０】
請求項１から８の何れか１つに記載の半導体装置において、
前記ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、
前記金属は、アルミニウムである半導体装置。
【請求項１１】
請求項１から１０の何れか１つに記載の半導体装置において、
前記高誘電率膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜の何れかである半導体装置。
【請求項１２】
請求項１から１１の何れか１つに記載の半導体装置において、
前記ゲート電極は、窒化チタン膜、窒化タンタル膜、タンタルカーバイド膜及び窒化タンタルカーバイド膜のうちの何れか１つからなる単層膜又は２つ以上からなる積層膜である半導体装置。
【請求項１３】
請求項１から１２の何れか１つに記載の半導体装置において、
前記下地絶縁膜はシリコン酸化膜又はシリコン酸窒化膜である半導体装置。
【請求項１４】
請求項１から１３の何れか１つに記載の半導体装置において、
前記素子分離領域における前記素子形成領域に隣接するエッジ部の上面には、凹部が形成されており、
前記高誘電率膜における前記第２の部分は前記凹部の内面上に設けられている半導体装置。
【請求項１５】
請求項１から１４の何れか１つに記載の半導体装置において、
前記下地絶縁膜は前記金属を含有している半導体装置。
【請求項１６】
半導体基板における素子形成領域に形成されたＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記素子形成領域を囲むように前記半導体基板にトレンチを形成した後、前記トレンチの側壁上に酸素を含有する下地絶縁膜を設ける工程（ａ）と、
前記下地絶縁膜上に前記ＭＩＳトランジスタの閾値電圧を変更する金属を含有するキャップ膜を設ける工程（ｂ）と、
工程（ｂ）の後に、前記トレンチ内に前記下地絶縁膜を介して素子分離絶縁膜を設け、前記下地絶縁膜と前記素子分離絶縁膜とを有する素子分離領域を形成する工程（ｃ）と、
工程（ｃ）の後に、前記素子形成領域上に高誘電率膜を有するゲート絶縁膜を設ける工程（ｄ）と、
前記ゲート絶縁膜上にゲート電極を設ける工程（ｅ）とを備え、
前記工程（ｄ）では、前記素子形成領域における上部側面上に前記下地絶縁膜及び前記キャップ膜を介して前記高誘電率膜を形成する半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｂ）の後に、前記金属を前記キャップ膜から前記下地絶縁膜へ拡散させる工程（ｆ）を備えている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの閾値電圧を変更する金属を含有するキャップ膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
デザインルールにおける半導体装置の縮小に伴い、回路の集積度は飛躍的に向上しており、１チップ上に１億個以上の電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）の搭載が可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小だけで無く、ゲート絶縁膜の薄膜化も求められている。
【０００３】
従来、ゲート絶縁膜には、シリコン酸化膜又はシリコン酸窒化膜が用いられている。しかし、ＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）が２ｎｍ以下まで小さくなると、ゲートリーク電流が増大するため回路の消費電力が増大するという問題が発生する。ゲートリーク電流を低減しつつＥＯＴの薄膜化を実現するために、高誘電率膜に関心が寄せられている。また、ＥＯＴの更なる薄膜化のために、高誘電率膜とメタルゲート電極（メタルゲート電極はシリコン電極ではなく窒化チタン又は窒化タンタル等のメタル材料からなるゲート電極である）とを有するトランジスタについて多くの研究開発がなされている。
【０００４】
高誘電率膜とメタルゲート電極とを有するトランジスタを実現する上での課題の一つに、トランジスタの閾値電圧の制御がある。従来のゲート電極であるシリコン電極では、不純物イオンを注入することによりシリコン電極の仕事関数を調整し、よって、Ｎ型ＦＥＴ及びＰ型ＦＥＴのそれぞれに適した閾値電圧を実現している。すなわち、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素又はリン等のＮ型不純物を注入することによりシリコン電極の仕事関数の低減を図り、Ｐ型ＦＥＴに対しては、シリコン電極にボロン等のＰ型不純物を注入することによりシリコン電極の仕事関数の増大を図っている。しかし、メタルゲート電極では、不純物イオンの注入による仕事関数の制御が出来ない。そのため、ゲート電極としてメタルゲート電極を用いたときには、トランジスタの閾値電圧の制御が大きな課題となっている。なお、本明細書中においては、Ｎ型ＦＥＴ及びＰ型ＦＥＴにおいて閾値電圧の変化を統一的に表現するために、閾値電圧は絶対値で記載する。これにより、Ｎ型ＦＥＴ及びＰ型ＦＥＴに関係なく、閾値電圧が０Ｖに近づく方向に変化した場合を「閾値電圧が低下（低減）する、又は、閾値電圧が低くなる」と記載し、閾値電圧が０Ｖから遠ざかる方向に変化した場合を「閾値電圧が上昇する、又は、閾値電圧が高くなる」と記載する。
【０００５】
高誘電率膜とメタルゲート電極とを有するトランジスタにおいて閾値電圧を制御する方法が非特許文献１に開示されている。非特許文献１に開示されたトランジスタでは、素子形成領域上に酸化膜及び高誘電率膜が順に形成されており、このトランジスタは、上記酸化膜と高誘電率膜との界面に電気双極子を発生させる金属酸化膜（キャップ膜）を備えている。
【０００６】
図８はキャップ膜を有する従来の半導体装置の平面図である。図９（ａ）は図８に示すIXA−IXA線における断面図であり、（ｂ）は図８に示すIXB−IXB線における断面図である。なお、図８及び図９（ａ）において、「ＮＦＥＴ」はＮ型ＭＩＳトランジスタが形成されている領域を示しており、「ＳＴＩ」は素子分離領域を示している。また、図８において、「Ｓ」、「Ｄ」及び「Ｇ」はそれぞれソース領域、ドレイン領域及びゲート領域を示しており、「Ｗ」及び「Ｌ」はそれぞれゲート幅及びゲート長さを示している。
【０００７】
図８〜図９（ｂ）に示すように、従来の半導体装置では、シリコン基板７００内にトレンチ７０１が形成されている。トレンチ７０１内には下地絶縁膜（例えばシリコン酸化膜）７０２を介して素子分離絶縁膜７０３が形成されており、下地絶縁膜７０２と素子分離絶縁膜７０３とで素子分離領域ＳＴＩ（Shallow Trench Isolation）が構成されている。シリコン基板７００のうち素子分離領域ＳＴＩで囲まれた部分は素子形成領域７００ａであり、素子形成領域７００ａ上にはゲート絶縁膜７０７及びゲート電極７１０が順に設けられている。ゲート絶縁膜７０７では、シリコン酸化膜７０４、ハフニウム酸化膜７０５及びキャップ膜７０６が素子形成領域７００ａ上に順に設けられており、ゲート電極７１０では、ＴｉＮ膜７０８及びポリシリコン膜７０９がゲート絶縁膜７０７上に順に設けられている。ゲート電極７１０の側面上にはサイドウォール７１２が設けられている。また、素子形成領域７００ａ内には、エクステンション領域７１１がゲート電極７１０の側方下に形成されており、ソースドレイン領域７１３がサイドウォール７１２の側方下に形成されている。
【０００８】
このような半導体装置を製造するときには、キャップ膜７０６を形成してから熱処理を行う。すると、キャップ膜７０６中の金属（Ｎ型ＦＥＴを製造するときには例えばランタン、Ｐ型ＦＥＴを製造するときには例えばアルミニウム）がハフニウム酸化膜７０５とシリコン酸化膜７０４との界面まで拡散する。これにより、この界面には電気双極子が発生し、よって、トランジスタの閾値電圧を低減させることができる。非特許文献１には、キャップ膜としてランタン酸化膜を用いればＮ型ＦＥＴの閾値電圧を４００ｍＶ程度低くすることができ、キャップ膜としてアルミニウム酸化膜を用いればＰ型ＦＥＴの閾値電圧を３００ｍＶ程度低くすることができる，と記載されている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】S.Kubicek et al., Symp. VLSI Technology, p.130, 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１に開示された方法でＭＩＳトランジスタの閾値電圧を低減させると、ナローチャネル特性が劣化することが分かった。図１０は、従来のＮ型ＭＩＳトランジスタのナローチャネル特性の評価結果を模式的に示すグラフ図である。
【００１１】
キャップ膜を形成しない場合、図１０の線９１に示すように、ゲート幅に対する閾値電圧の変動はほとんど見られなかった。一方、キャップ膜を形成すると、図１０の線９２に示すように、ゲート幅が広い場合にはゲート幅に対する閾値電圧の変動はほとんど見られなかったが、ゲート幅が狭い場合にはゲート幅が狭くなるにつれて閾値電圧は高くなった。具体的には、ゲート幅が広い場合（ゲート幅が例えば１０μｍである場合）、膜厚が１ｎｍであるランタン酸化膜を膜厚が２ｎｍであるハフニウム酸化膜上に形成すれば、閾値電圧を５００ｍＶ程度低くすることができた（Δ１≒５００ｍＶ）。この結果は、非特許文献１に記載の実験データと同程度である。しかし、ゲート幅が狭くなるに従い閾値電圧が高くなり、ゲート幅が０．１μｍ程度まで狭くなると閾値電圧が２００ｍＶ以上も高くなった（Δ２≧２００ｍＶ）。つまり、ゲート幅が狭くなると、ランタンによる閾値電圧の低下効果が５００ｍＶから３００ｍＶ以下に大きく低下した（ナローチャネル特性の劣化、閾値電圧のゲート幅依存性）。
【００１２】
また、不図示であるが、従来のＰ型ＭＩＳトランジスタのナローチャネル特性を調べたところ、Ｎ型ＭＩＳトランジスタと同様に、ゲート幅が広い場合にはゲート幅に対する閾値電圧の変動はほとんど見られなかったが、ゲート幅が狭い場合にはゲート幅が狭くなるにつれて閾値電圧は高くなった。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ナローチャネル特性の劣化を抑制可能なトランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明では、キャップ膜を素子形成領域上のみならず下地絶縁膜（下地絶縁膜は、素子分離領域の形成時にトレンチの側壁上に形成される）上にも形成する。
【００１５】
キャップ膜を有する従来の半導体装置においてナローチャネル特性の劣化が生じる要因として、次の３つが考えられる。１つ目の要因は、キャップ膜の形成時、素子分離領域のうち素子形成領域と接する部分（トランジスタのエッジ部）ではカバレッジ劣化によりキャップ膜が薄膜化する，ということである。２つ目の要因は、高誘電率膜の形成時、トランジスタのエッジ部ではローディング効果により高誘電率膜が厚膜化する，ということである。３つ目の要因は、キャップ膜に加わる応力がトランジスタの中央部とトランジスタのエッジ部とでは互いに異なるのでキャップ膜中の金属が熱処理中にメタルゲート電極中に拡散する，ということである。
【００１６】
前述の３つの要因の全てに共通することは、トランジスタのエッジ部においてのみキャップ膜の効果が低減するということである。ゲート幅が広い場合、トランジスタのエッジ部がトランジスタ全体に与える影響は小さいため、素子形成領域上にキャップ膜を形成すればトランジスタの閾値電圧を低減させることができる。しかし、ゲート幅が狭い場合、トランジスタのエッジ部がトランジスタ全体に与える影響は大きいので、トランジスタのエッジ部におけるキャップ膜の効果の低減を無視できず、そのため、トランジスタの閾値電圧は上昇する。
【００１７】
本発明では、素子分離領域の形成時に、ランタン又はアルミニウム等を含むキャップ膜を下地絶縁膜上に形成する。これにより、トランジスタのエッジ部においてのみ、キャップ膜の膜厚を従来よりも厚くすることができる。よって、トランジスタのエッジ部におけるキャップ膜の効果の低下を防止することができる。従って、閾値電圧をトランジスタのエッジ部とトランジスタの中央部とで略同一にすることができるので、ナローチャネル特性の劣化を抑制できる。
【００１８】
具体的には、本発明に係る半導体装置は、半導体基板に形成されたトレンチ内に設けられ、素子形成領域を囲む素子分離領域と、素子形成領域上に設けられ、高誘電率膜を有するゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備えている。素子分離領域は、トレンチの側壁上に形成された酸素を含有する下地絶縁膜を有している。高誘電率膜は、素子形成領域における上面上に形成された第１の部分と、素子形成領域における上部側面上に下地絶縁膜を介して形成された第２の部分とを有している。高誘電率膜における第２の部分と下地絶縁膜との間には、ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜が設けられている。
【００１９】
このように本発明に係る半導体装置では、トランジスタのエッジ部に第１のキャップ膜が設けられている。よって、トランジスタのエッジ部におけるキャップ膜の効果を向上させることができる。
【００２０】
後述の好ましい実施形態では、素子分離領域は、トレンチ内に下地絶縁膜を介して形成された素子分離絶縁膜をさらに備えており、下地絶縁膜と素子分離絶縁膜との間には、第１のキャップ膜が設けられている。
【００２１】
後述の好ましい実施形態では、ゲート電極は、素子形成領域における上部側面上に高誘電率膜の第２の部分を介して形成されている。
【００２２】
本発明に係る半導体装置では、ゲート絶縁膜は、素子形成領域上に形成された酸素含有膜と、酸素含有膜上に形成された高誘電率膜における第１の部分と、高誘電率膜における第１の部分の上に形成され、金属を含有する第２のキャップ膜とを有することが好ましい。これにより、トランジスタの閾値電圧を所望値とすることができる。
【００２３】
後述の好ましい実施形態では、第２のキャップ膜は、高誘電率膜における第２の部分の上にも形成されている。また、高誘電率膜における第２の部分の上に形成されている第２のキャップ膜の膜厚は、高誘電率膜における第１の部分の上に形成されている第２のキャップ膜の膜厚よりも薄い。
【００２４】
後述の好ましい実施形態では、酸素含有膜はシリコン酸化膜又はシリコン酸窒化膜であり、下地絶縁膜はシリコン酸化膜又はシリコン酸窒化膜である。
【００２５】
後述の好ましい実施形態では、高誘電率膜の第２の部分における金属の不純物濃度は、高誘電率膜の第１の部分における金属の不純物濃度と同等、又はそれよりも高い。
【００２６】
後述の好ましい実施形態では、ＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタであり、金属は、ランタン、ジスプロシウム、スカンジウム、エルビウム、マグネシウム及びストロンチウムの中から選択される少なくとも１つである。
【００２７】
後述の好ましい実施形態では、ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタであり、金属は、アルミニウムである。
【００２８】
後述の好ましい実施形態では、高誘電率膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜の何れかである。
【００２９】
後述の好ましい実施形態では、ゲート電極は、窒化チタン膜、窒化タンタル膜、タンタルカーバイド膜及び窒化タンタルカーバイド膜のうちの何れか１つからなる単層膜又は２つ以上からなる積層膜である。
【００３０】
本発明の半導体装置では、素子分離領域における素子形成領域に隣接するエッジ部の上面には凹部が形成されており、高誘電率膜における第２の部分は凹部の内面上に設けられている。このようにエッジ部の上面に凹部が形成されているので、トランジスタのエッジ部に第１のキャップ膜を設けることができる。
【００３１】
後述の好ましい実施形態では、下地絶縁膜は金属を含有している。
【００３２】
本発明の半導体装置の製造方法は、素子形成領域を囲むように半導体基板にトレンチを形成した後、トレンチの側壁上に酸素を含有する下地絶縁膜を設ける工程（ａ）と、下地絶縁膜上にＭＩＳトランジスタの閾値電圧を変更する金属を含有するキャップ膜を設ける工程（ｂ）と、工程（ｂ）の後に、トレンチ内に下地絶縁膜を介して素子分離絶縁膜を設け、下地絶縁膜と素子分離絶縁膜とを有する素子分離領域を形成する工程（ｃ）と、工程（ｃ）の後に、素子形成領域上に高誘電率膜を有するゲート絶縁膜を設ける工程（ｄ）と、ゲート絶縁膜上にゲート電極を設ける工程（ｅ）とを備えている。工程（ｄ）では、素子形成領域における上部側面上に下地絶縁膜及びキャップ膜を介して高誘電率膜を形成する。
【００３３】
後述の好ましい実施形態では、工程（ｂ）の後に、金属をキャップ膜から下地絶縁膜へ拡散させる工程（ｆ）を備えている。
【発明の効果】
【００３４】
本発明では、ナローチャネル特性の劣化を抑制することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る半導体装置の平面図である。
【図２】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】（ａ）は図１に示すVIA−VIA線における断面図であり、（ｂ）は図１に示すVIB−VIB線における断面図である。
【図７】ナローチャネル特性の評価結果を模式的に示すグラフ図である。
【図８】キャップ膜を有する従来の半導体装置の平面図である。
【図９】（ａ）は図８に示すIXA−IXA線における断面図であり、（ｂ）は図８に示すIXB−IXB線における断面図である。
【図１０】ナローチャネル特性の別の評価結果を模式的に示すグラフ図である。
【発明を実施するための形態】
【００３６】
以下では、図面を参照しながら本発明の実施形態を説明する。なお、本発明は、以下に示す実施形態に限定されない。また、以下に示す実施形態に記載の膜厚、材料及び作製方法等は、一例に過ぎず、以下に記載の事項に限定されない。また、以下の実施形態では、実質的に同一の部材に対して同一の符号を付してその説明を省略する場合がある。
【００３７】
図１〜図５（ｂ）を参照しながら、本発明の実施形態に係る半導体装置の製造方法を示す。図１は、本実施形態に係る半導体装置の平面図である。図２（ａ）〜図５（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図２（ａ）〜図４（ｂ）は図１に示すVIA−VIA線における断面図であり、図５（ａ）及び（ｂ）は図１に示すVIB−VIB線における断面図である。図１〜図４（ｂ）において、「ＮＦＥＴ」はＮ型ＭＩＳトランジスタが形成されている領域を示しており、「ＳＴＩ」は素子分離領域を示している。つまり、本実施形態では、Ｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法及びその構造を示す。また、図１において、「Ｓ」、「Ｄ」及び「Ｇ」はそれぞれソース領域、ドレイン領域及びゲート領域を示しており、「Ｗ」及び「Ｌ」はそれぞれゲート幅及びゲート長さを示しており、「Ａ」は、素子分離領域ＳＴＩのうち素子形成領域と接する部分（本実施形態では、「Ｎ型ＦＥＴのエッジ部」と称する）である。
【００３８】
まず、図２（ａ）に示す工程では、熱酸化法により、例えばシリコンからなる半導体基板（以下、「基板」と称する）１００の上に、例えば膜厚１０ｎｍのシリコン酸化膜１０１を形成する。続いて、シリコン酸化膜１０１の上に、例えば膜厚７０ｎｍのシリコン窒化膜１０２を形成する。続いて、シリコン窒化膜１０２の上にレジスト膜（不図示）を形成してから、フォトリソグラフィ技術を用いてレジスト膜のうち素子分離領域ＳＴＩとなる部分に開口を形成する。これにより、シリコン窒化膜１０２の上には、素子分離領域ＳＴＩとなる部分においてシリコン窒化膜１０２を露出するレジストパターン１０３が形成される。
【００３９】
次に、図２（ｂ）に示す工程では、レジストパターン１０３（図２（ａ）を参照）をマスクに用いて、シリコン窒化膜１０２、シリコン酸化膜１０１、及び基板１００をエッチングする。これにより、基板１００内に、深さが例えば３００ｎｍのトレンチ１０４が形成される。続いて、レジストパターン１０３を除去し、その後、酸素ガス及び水素ガス雰囲気中で熱処理を行う。これにより、トレンチ１０４の側壁上及び底面上に、例えば膜厚２ｎｍのシリコン酸化膜からなる下地絶縁膜１０５が形成される（工程（ａ））。
【００４０】
次に、図２（ｃ）に示す工程では、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜１０２の上面及び側面、シリコン酸化膜１０１の側面、並びに、下地絶縁膜１０５の上に、例えば膜厚１ｎｍのランタン酸化膜からなる第１のキャップ膜（キャップ膜）１０６を形成する（工程（ｂ））。続いて、窒素ガス雰囲気中において、例えば８００℃で３０秒間、熱処理を行う。これにより、第１のキャップ膜１０６中のランタンが下地絶縁膜１０５へ拡散する（工程（ｆ））。よって、下地絶縁膜１０５内にはランタンが存在することになる。このとき、ランタンが下地絶縁膜１０５における第１のキャップ膜１０６との界面近傍に存在するように、熱拡散を行うことが好ましい。
【００４１】
次に、図３（ａ）に示す工程では、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は熱ＣＶＤ法を用いて、トレンチ１０４の内部を埋め込むように基板１００の全面上に例えば膜厚５００ｎｍのシリコン酸化膜（不図示）を形成する。その後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン酸化膜におけるシリコン窒化膜１０２よりも上に存在している部分、及び、第１のキャップ膜１０６におけるシリコン窒化膜１０２よりも上に存在している部分を除去する。これにより、基板１００上の表面が平坦化され、トレンチ１０４内にはシリコン酸化膜からなる素子分離絶縁膜１０７が下地絶縁膜１０５及び第１のキャップ膜１０６を介してトレンチ１０４の側壁上及び底面上に形成される。つまり、第１のキャップ膜１０６は、トレンチ１０４内において、下地絶縁膜１０５と素子分離絶縁膜１０７とで挟まれる。この素子分離絶縁膜１０７と第１のキャップ膜１０６と下地絶縁膜１０５とで素子分離領域ＳＴＩが構成され（工程（ｃ））、基板１００のうち素子分離領域ＳＴＩで囲まれた部分が素子形成領域１００ａとなる。
【００４２】
次に、図３（ｂ）に示す工程では、例えばリン酸などの薬液を用いたエッチングにより、シリコン酸化膜１０１上のシリコン窒化膜１０２、及び第１のキャップ膜１０６におけるシリコン酸化膜１０１よりも上に存在している部分を除去する。続いて、所望の領域を開口するレジストパターン（図示せず）を形成した後、そのレジストパターンをマスクに用いて基板１００に対して不純物イオン１０８を注入する。本実施形態ではＮ型ＦＥＴを作製するので、不純物イオン１０８として例えばホウ素等のＰ型不純物を用いれば良い。このようにして、Ｐ型ウェル（不図示）の形成及びチャネル領域の閾値電圧の調整を行う。続いて、上記レジストパターンを除去してから、基板１００に注入された不純物（Ｐ型不純物）を拡散及び活性化させるために、窒素雰囲気下において１０００℃で１分間のアニールを行う。
【００４３】
次に、図３（ｃ）に示す工程では、例えばフッ酸などの薬液を用いたエッチングにより、シリコン酸化膜１０１を除去する。このとき、トレンチ１０４中に形成されたシリコン酸化膜のウェットエッチングレートは、熱酸化法で形成されたシリコン酸化膜１０１のウェットエッチングレートよりも高い。そのため、Ｎ型ＦＥＴのエッジ部では、素子分離絶縁膜１０７の上面に凹部１０７ａが形成される。これにより、第１のキャップ膜１０６のうちトレンチの側壁の上部（素子形成領域における上部側面）１０４ａ上に形成された部分が露出される。
【００４４】
次に、図４（ａ）及び図５（ａ）に示す工程では、素子形成領域１００ａ上に、例えば膜厚が１ｎｍのシリコン酸化膜からなる酸素含有膜１０９を形成する。続いて、例えばＡＬＤ法により、酸素含有膜１０９の上面上、凹部１０７ａの内面上、及び素子分離領域ＳＴＩの上面上に、例えば膜厚２ｎｍのＨｆＯ２膜（ハフニウム酸化膜）からなる高誘電率膜１１０を形成する。これにより、第１のキャップ膜１０６は、高誘電率膜１１０のうち素子形成領域における上部側面１０４ａ上に形成された部分（第２の部分）１１０ｂと下地絶縁膜１０５とに挟まれる。また、下地絶縁膜１０５内には、ランタンが含まれている。これらのことから、下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとの界面にランタンが存在するので、この界面には電気双極子が発生する。よって、Ｎ型ＦＥＴのエッジ部において第１のキャップ膜１０６により閾値電圧を低減させることが可能となる。
【００４５】
続いて、高誘電率膜１１０の上面上に、例えば膜厚が１ｎｍであるランタン酸化膜からなる第２のキャップ膜１１１を形成する。よって、第２のキャップ膜１１１は、高誘電率膜１１０のうち酸素含有膜１０９の上面上に形成された部分（第１の部分）１１０ａの上面上だけでなく、高誘電率膜１１０の第２の部分１１０ｂの上面上にも形成される。なお、第２のキャップ膜１１１のうち高誘電率膜１１０の第２の部分１１０ｂ上に形成された部分の膜厚は、カバレッジ劣化により、第２のキャップ膜１１１のうち高誘電率膜１１０の第１の部分１１０ａ上に形成された部分の膜厚よりも薄い。それから、第２のキャップ膜１１１の上面上に、例えば膜厚１０ｎｍのＴｉＮ膜（窒化チタン膜）１１３を形成し、ＴｉＮ膜１１３の上面上に、例えば膜厚８０ｎｍのポリシリコン膜１１４を形成する。
【００４６】
次に、図４（ｂ）及び図５（ｂ）に示す工程では、ポリシリコン膜１１４の上面上にレジストマスク（不図示）を形成した後、そのレジストマスクをマスクとしてドライエッチングを行う。このとき、ゲート長Ｌが例えば５０ｎｍとなるように、ドライエッチングを行えば良い。このドライエッチングにより、酸素含有膜１０９、高誘電率膜１１０の第１の部分１１０ａ及び第２のキャップ膜１１１が順に積層されて構成されたゲート絶縁膜１１２が素子形成領域１００ａの上面上に形成され（工程（ｄ））、ＴｉＮ膜１１３及びポリシリコン膜１１４が順に積層されて構成されたゲート電極１１５がゲート絶縁膜１１２の上面上に形成される（工程（ｅ））。なお、図４（ｂ）に示すように、ゲート絶縁膜１１２は、素子形成領域における上部側面１０４ａ上にも形成されており、ゲート電極１１５は、ゲート絶縁膜１１２（高誘電率膜１１０における第２の部分１１０ｂ）を介して素子形成領域における上部側面１０４ａ上にも形成されている。
【００４７】
続いて、基板１００の上面上に、所望の領域において開口されたレジスト（不図示）を形成する。そして、そのレジスト及びゲート電極１１５をマスクとして、砒素イオン又はリンイオン等のＮ型不純物をイオン注入する。このとき、注入エネルギーは例えば２〜５ｋｅＶであり、ドーズ量は例えば１×１０１５〜１×１０１６／ｃｍ２である。これにより、素子形成領域１００ａにおけるゲート電極１１５の側方下に、Ｎ型エクステンション領域１１６が形成される。その後、レジストを除去する。
【００４８】
続いて、基板１００の上面上に例えば８０ｎｍのシリコン窒化膜（不図示）を形成した後、そのシリコン窒化膜に対して異方性エッチングを行う。これにより、ゲート電極１１５の側面上には、サイドウォールスペーサー１１７が形成される。
【００４９】
続いて、基板１００の上面上に、所望の領域において開口されたレジスト（不図示）を形成する。そして、そのレジスト、ゲート電極１１５及びサイドウォールスペーサー１１７をマスクとして、砒素イオン又はリンイオン等のＮ型不純物をイオン注入する。このとき、注入エネルギーは例えば３０ｋｅＶであり、ドーズ量は例えば１×１０１６／ｃｍ２である。これにより、素子形成領域におけるサイドウォールスペーサー１１７の側方下に、Ｎ型ソースドレイン領域１１８が形成される。その後、レジストを除去する。
【００５０】
それから、１０００℃で０秒のスパイクアニールを行う。これにより、Ｎ型エクステンション領域１１６に注入されたＮ型不純物が拡散及び活性化され、Ｎ型エクステンション領域１１６の接合深さが２０ｎｍ程度となる。同じく、Ｎ型ソースドレイン領域１１８に注入されたＮ型不純物が拡散及び活性化され、Ｎ型ソースドレイン領域１１８の接合深さが６０ｎｍ程度となる。このようにして本実施形態に係る半導体装置が作製される。
【００５１】
このスパイクアニール工程では、第２のキャップ膜１１１中のランタンが高誘電率膜１１０と酸素含有膜１０９との界面へ拡散する。これにより、その界面には電気双極子が発生するので、Ｎ型ＦＥＴの閾値電圧を低減させることができる。
【００５２】
それだけでなく、このスパイクアニール工程では、第１のキャップ膜１０６中のランタンが高誘電率膜１１０の第２の部分１１０ｂへ拡散する。このように、高誘電率膜１１０の第１の部分１１０ａへは第２のキャップ膜１１１中のランタンが拡散するに過ぎないが、高誘電率膜１１０の第２の部分１１０ｂへは第２のキャップ膜１１１中のランタンだけでなく第１のキャップ膜１０６中のランタンも拡散する。よって、高誘電率膜１１０の第２の部分１１０ｂにおけるランタン濃度は高誘電率膜１１０の第１の部分１１０ａにおけるランタン濃度以上になる。
【００５３】
以下では、図１及び図６（ａ）〜図７を参照しながら、本実施形態に係る半導体装置の構成を簡単に説明する。図６（ａ）は図１に示すVIA−VIA線における断面図であり、図６（ｂ）は図１に示すVIB−VIB線における断面図である。図７は、ナローチャネル特性の評価結果を模式的に示すグラフ図である。
【００５４】
基板１００内には、トレンチ１０４が形成されている。トレンチ１０４の側壁上及び底面上には、下地絶縁膜１０５及び第１のキャップ膜１０６が順に形成されており、トレンチ１０４内には、下地絶縁膜１０５及び第１のキャップ膜１０６を介して素子分離絶縁膜１０７が形成されている。下地絶縁膜１０５と第１のキャップ膜１０６と素子分離絶縁膜１０７とで素子分離領域ＳＴＩが構成されており、基板１００のうち素子分離領域ＳＴＩで囲まれた部分が素子形成領域１００ａである。
【００５５】
素子形成領域１００ａの上にはゲート絶縁膜１１２及びゲート電極１１５が順に形成されている。ゲート絶縁膜１１２では、酸素含有膜１０９、高誘電率膜１１０及び第２のキャップ膜１１１が素子形成領域１００ａ上に順に形成されており、酸素含有膜１０９と高誘電率膜１１０との界面にはランタンが存在している。ゲート電極１１５では、ＴｉＮ膜１１３及びポリシリコン膜１１４がゲート絶縁膜１１２の上に順に形成されている。
【００５６】
高誘電率膜１１０は、素子形成領域１００ａ上だけでなく素子分離領域ＳＴＩ上にも形成されており、具体的には、下地絶縁膜１０５及び第１のキャップ膜１０６を介して素子形成領域における上部側面１０４ａ上にも設けられている（第２の部分１１０ｂ）。よって、第１のキャップ膜１０６は、素子形成領域における上部側面１０４ａ上において下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとで挟まれている。同様に、第２のキャップ膜１１１、ＴｉＮ膜１１３及びポリシリコン膜１１４は、素子形成領域１００ａ上だけでなく素子分離領域ＳＴＩ上にも形成されている。
【００５７】
ゲート電極１１５の側面上にはサイドウォールスペーサー１１７が形成されており、素子形成領域１００ａ内のうちゲート電極１１５の側方下にはＮ型エクステンション領域１１６が形成されており、素子形成領域１００ａ内のうちサイドウォールスペーサー１１７の側方下にはＮ型ソースドレイン領域１１８が形成されている。
【００５８】
以上説明したように、本実施形態では、第１のキャップ膜１０６が、トレンチ１０４内において下地絶縁膜１０５と素子分離絶縁膜１０７とで挟まれており、素子形成領域における上部側面１０４ａ上において下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとで挟まれている。また、下地絶縁膜１０５は、特に第１のキャップ膜１０６との界面近傍において、ランタンを含有している。これらのことから、下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとの界面に電気双極子が発生するので、Ｎ型ＦＥＴのエッジ部Ａにおいて第１のキャップ膜１０６により閾値電圧の低減を図ることができる。よって、本実施形態では、図７の線６１に示すように、ナローチャネル特性の低下を抑制することができる。
【００５９】
本実施形態では、Ｎ型ＦＥＴのエッジ部Ａにおいて第１のキャップ膜１０６により閾値電圧を低減させることができる。そのため、第２のキャップ膜１１１を形成するときにＮ型ＦＥＴのエッジ部Ａにおいてその第２のキャップ膜１１１の膜厚が薄くなったとしても（カバレッジ劣化）、ナローチャネル特性の低下を抑制できる。さらに、高誘電率膜１１０を形成するときにＮ型ＦＥＴのエッジ部Ａにおいてその高誘電率膜１１０の膜厚が厚くなったとしても（ローディング効果）、ナローチャネル特性の低下を抑制できる。それだけでなく、熱処理中に第２のキャップ膜１１１中のランタンがゲート電極１１５に拡散しても、ナローチャネル特性の低下を抑制できる。
【００６０】
また、本実施形態では、酸素含有膜１０９と高誘電率膜１１０との界面にはランタンが存在しているので、この界面には電気双極子が発生する。よって、Ｎ型ＦＥＴの閾値電圧を低減させることができる。
【００６１】
なお、本実施形態は以下に示す構成を有していても良い。
【００６２】
図２（ｂ）に示す工程では、シリコン窒化膜１０２及びシリコン酸化膜１０１のそれぞれのエッチング端面が基板１００のエッチング端面よりも５ｎｍ程度トランジスタの中央部側に位置するように、シリコン窒化膜１０２、シリコン酸化膜１０１、及び基板１００をエッチングすることが好ましい。これにより、次工程である下地絶縁膜１０５をトレンチ１０４の側壁上及び底面上に形成する工程において、トレンチ１０４の側壁の上端の角を落として丸めることができる。これにより、トレンチ１０４の側壁の上端において電界が集中することを回避できる。
【００６３】
図２（ｃ）における熱処理では、その熱処理の条件、下地絶縁膜１０５の構成及び第１のキャップ膜１０６の構成によっては、第１のキャップ膜１０６が完全になくなるまでランタンが下地絶縁膜１０５に拡散する場合がある。この場合、素子形成領域における上部側面１０４ａ上には、下地絶縁膜１０５と第１のキャップ膜１０６との境界が存在しない。別の言い方をすると、製造された半導体装置では、下地絶縁膜１０５上に第１のキャップ膜１０６が形成されておらず、その代わりに下地絶縁膜１０５が高誘電率膜１１０の第２の部分１１０ｂとの界面近傍にランタンを含有している。このような構成を有する半導体装置であっても、下地絶縁膜１０５と高誘電率膜１１０との界面にランタンが存在するので、ナローチャネル特性の劣化を抑制することができる。なお、ランタンが第１のキャップ膜１０６から下地絶縁膜１０５へ拡散した後に第１のキャップ膜１０６を除去しても良い。
【００６４】
図２（ｃ）における熱処理を省略しても良い。この場合には、図３（ｂ）における熱処理又は図４（ｂ）及び図５（ｂ）における熱処理により、第１のキャップ膜１０６中のランタンが下地絶縁膜１０５へ拡散する。しかし、図２（ｃ）において熱処理を行えば、その熱処理の後に第１のキャップ膜１０６が除去された場合であってもナローチャネル特性の劣化を抑制することができる。よって、図２（ｃ）において熱処理を行うことが好ましい。
【００６５】
図４（ｂ）及び図５（ｂ）における熱処理では、その熱処理の条件、高誘電率膜１１０の構成及び第２のキャップ膜１１１の構成によっては、第２のキャップ膜１１１が完全になくなるまでランタンが高誘電率膜１１０の下部又は酸素含有膜１０９の上部へ拡散する場合がある。この場合、製造された半導体装置では、高誘電率膜１１０と第２のキャップ膜１１１との境界が存在しない。別の言い方をすると、製造された半導体装置では、高誘電率膜１１０の上に第２のキャップ膜１１１が形成されておらず、その代わりに酸素含有膜１０９と高誘電率膜１１０との界面近傍にランタンが存在している。このような構成を有する半導体装置であっても、酸素含有膜１０９と高誘電率膜１１０との界面にランタンが存在するので、Ｎ型ＦＥＴの閾値電圧を低減させることができる。
【００６６】
図４（ｂ）及び図５（ｂ）における熱処理においてランタンを高誘電率膜１１０の下部まで拡散させることが難しい場合には、第２のキャップ膜１１１を酸素含有膜１０９と高誘電率膜１１０との間に形成すれば良い。
【００６７】
下地絶縁膜１０５は、シリコン酸化膜に限定されず、例えばシリコン酸窒化膜であっても良い。下地絶縁膜１０５が酸素を含有していれば、第１のキャップ膜１０６を用いてナローチャネル特性の劣化を抑制することができる。
【００６８】
下地絶縁膜１０５の膜厚は、２ｎｍに限定されず、１〜１０ｎｍ程度の範囲内であれば良い。下地絶縁膜１０５の膜厚が０．５〜１５ｎｍ程度の範囲内であれば、ナローチャネル特性の劣化を抑制することができる。
【００６９】
第１のキャップ膜１０６は、Ｎ型ＦＥＴの閾値電圧を低下させることができる金属を含有していれば良い。このような金属としては、ランタン以外に、ジスプロシウム（Ｄｙ）、スカンジウム（Ｓｃ）、エルビウム（Ｅｒ）、マグネシウム（Ｍｇ）及びストロンチウム（Ｓｒ）等を挙げることができる。よって、第１のキャップ膜１０６は、ランタン酸化膜に限定されず、上記金属のうちの何れか１つの金属からなる膜であっても良く、上記金属のうちの何れか１つの金属の酸化膜であっても良く、上記金属のうちの何れか２つ以上の金属を含む膜であっても良く、上記金属のうちの何れか２つ以上の金属の酸化物を含有する膜であっても良い。
【００７０】
第１のキャップ膜１０６の膜厚は、１ｎｍに限定されない。Ｎ型ＦＥＴのエッジ部Ａにおける閾値電圧の低下量に応じて、第１のキャップ膜１０６の膜厚を調整することが好ましい。つまり、Ｎ型ＦＥＴのエッジ部Ａにおける閾値電圧の低下量が小さいと想定される場合（例えばゲート幅がそれほど狭くない場合）には、第１のキャップ膜１０６の膜厚を薄膜化（例えば、０．５ｎｍ）すれば良く、Ｎ型ＦＥＴのエッジ部Ａにおける閾値電圧の低下量が大きいと想定される場合（例えばゲート幅が狭い場合）には、第１のキャップ膜１０６の膜厚を厚膜化（例えば、２ｎｍ）すればよい。
【００７１】
第１のキャップ膜１０６が下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとで挟まれていれば、ナローチャネル特性の劣化を抑制することができる。よって、第１のキャップ膜１０６は、下地絶縁膜１０５を介して素子形成領域における上部側面１０４ａ上のみに形成されていれば良く。高誘電率膜１１０は、第１の部分１１０ａ及び第２の部分１１０ｂのみからなっても良い。
【００７２】
高誘電率膜１１０は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物よりも高誘電率な材料からなれば良く、具体的には誘電率が８以上の金属酸化物、金属酸窒化物、シリケート又は窒素含有シリケートからなれば良い。よって、高誘電率膜１１０は、ＨｆＯ２膜に限定されず、ＨｆＳｉＯ膜（ハフニウムシリコン酸化膜）、ＨｆＳｉＯＮ膜（窒化ハフニウムシリコン酸化膜）、ＺｒＯ２膜（ジルコニウム酸化膜）、又はＨｆＺｒＯ膜（ハフニウムジルコニウム酸化膜）等であっても良い。
【００７３】
第２のキャップ膜１１１は、ランタン酸化膜に限定されず、第１のキャップ膜１０６として使用可能な膜であれば良い。また、第１のキャップ膜１０６と第２のキャップ膜１１１とは、同一の材料からなっても良いし、相異なる材料からなっても良い。
【００７４】
ゲート絶縁膜１１２はランタンを含有していなくても良い。ゲート絶縁膜１１２がランタンを含有していない場合であっても、第１のキャップ膜１０６が下地絶縁膜１０５と高誘電率膜１１０の第２の部分１１０ｂとの間に形成されていれば、ナローチャネル特性の劣化を抑制することができる。
【００７５】
ゲート電極１１５におけるＴｉＮ膜１１３の代わりに、ＴａＮ膜（タンタルナイトライド膜）、ＴａＣ膜（タンタルカーバイド膜）、及びＴａＣＮ（窒化タンタルカーバイド膜）等のうちのいずれか一種類の単層膜又は二種類以上の積層膜を用いても良い。また、ゲート電極１１５は、ポリシリコン膜１１４を有していなくても良い。
【００７６】
素子形成領域１００ａ内のうちＮ型エクステンション領域１１６の下方に、Ｐ型ポケット領域が形成されていても良い。また、ゲート電極１１５の上面上及びＮ型ソースドレイン領域１１８の上面上に、例えば膜厚が２０ｎｍのＮｉＳｉからなるシリサイド層が形成されていても良い。
【００７７】
以上Ｎ型ＦＥＴについて説明したが、トランジスタの導電型はＰ型であっても良い。本実施形態に係る半導体装置がＰ型ＦＥＴを備えている場合には、上記記載における導電型は互いに逆となり、第１及び第２のキャップ膜１０６，１１１はアルミニウムからなる膜又はアルミニウム酸化膜である。また、本実施形態に係る半導体装置では、素子分離領域ＳＴＩを挟んでＮ型ＦＥＴとＰ型ＦＥＴとが形成されていても良い。
【産業上の利用可能性】
【００７８】
本発明は、例えば高誘電率膜を有するトランジスタにとって有用である。
【符号の説明】
【００７９】
１００      基板（半導体基板） 
１００ａ    素子形成領域 
１０１      シリコン酸化膜 
１０２      シリコン窒化膜 
１０３      レジストパターン 
１０４      トレンチ 
１０４ａ    素子形成領域における上部側面 
１０５      下地絶縁膜 
１０６      第１のキャップ膜 
１０７      素子分離絶縁膜 
１０７ａ    凹部 
１０９      酸素含有膜 
１１０      高誘電率膜 
１１０ａ    第１の部分 
１１０ｂ    第２の部分 
１１１      第２のキャップ膜 
１１２      ゲート絶縁膜 
１１３      ＴｉＮ膜 
１１４      ポリシリコン膜 
１１５      ゲート電極 
１１６      Ｎ型エクステンション領域 
１１７      サイドウォールスペーサー 
１１８      Ｎ型ソースドレイン領域 
ＳＴＩ      素子分離領域
【図１】
2011071431.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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