(57)【要約】【課題】低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供すること。【解決手段】行列状に配置される複数のメモリセルとメモリセルの列に対応して配置される複数のビットラインの対とを備えている。メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされる。【選択図】図１２
2011146121.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、
前記メモリセルの列に対応して配置される複数のビットラインの対と、
を備え、
前記メモリセルは、
クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、
各々の前記インバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、
を含み、
前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、
前記電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
前記電源スイッチは、前記電源電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
前記電源スイッチの前記インバータ側に一端が接続され、前記電源電位よりも低電位の第２電源電位に他端が接続される第２電源スイッチを備え、
ライト動作に応じて、前記第２電源スイッチが導通に制御されることを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置であって、
前記電源スイッチは、前記接地電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。
【請求項５】
行列状に配置される複数のメモリセルと、
前記メモリセルの列に対応して配置される複数のビットラインの対と、
を備え、
前記メモリセルは、
クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含み、
列選択により選択される列に配置されている前記メモリセルに対して、ライト動作において、前記インバータに対する電源の供給を停止するステップと、
ライト動作以外の動作において、前記インバータに対する電源の供給を行うステップと、
を備えることを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にシングルポートスタティック型ランダムアクセスメモリ（以下、単にＳＲＡＭとも言う）に関する。
【背景技術】
【０００２】
図１４は、従来のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられるメモリセルの構成例を示す回路図である。
【０００３】
図１４に示すＳＲＡＭメモリセルＭ１００は、電源電位ＶＣＣおよび接地電位ＶＳＳの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１０１およびＮ型ＭＯＳトランジスタＮ１０１と、電源電位ＶＣＣおよび接地電位ＶＳＳの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１０２およびＮ型ＭＯＳトランジスタＮ１０２とからなるラッチ回路を備えている。
【０００４】
ＭＯＳトランジスタＰ１０１，Ｎ１０１のゲート端子は、共にＭＯＳトランジスタＰ１０２およびＮ１０２の接続ノードＴ１０２に接続されている。また、ＭＯＳトランジスタＰ１０２，Ｎ１０２のゲート端子は、共にＭＯＳトランジスタＰ１０１およびＮ１０１の接続ノードＴ１０１に接続されている。すなわち、これらのトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタＰ１０１およびＰ１０２は負荷トランジスタ（ロード）として動作し、Ｎ型ＭＯＳトランジスタＮ１０１およびＮ１０２は駆動トランジスタ（ドライバ）として動作することとなる。
【０００５】
さらに、ＳＲＡＭメモリセルＭ１００は、相補なビットラインＢＬおよびＸＢＬと、接続ノードＴ１０１およびＴ１０２との間にそれぞれ接続されたＮ型ＭＯＳトランジスタＮ１０３およびＮ１０４を備える。Ｎ型ＭＯＳトランジスタＮ１０３，Ｎ１０４のゲート端子は、共に共通のワードラインＷＬに接続される。従って、Ｎ型ＭＯＳトランジスタＮ１０３およびＮ１０４のゲート電位はワードラインＷＬにより制御される。
【０００６】
これにより、Ｐ型ＭＯＳトランジスタＰ１０１およびＰ１０２をロードとし、Ｎ型ＭＯＳトランジスタＮ１０１およびＮ１０２をドライバとし、Ｎ型ＭＯＳトランジスタＮ１０３およびＮ１０４をトランスファとした、ＣＭＯＳＯ構造のＳＲＡＭメモリセルが構成される。
【０００７】
以下に、ＳＲＡＭメモリセルＭ１００の動作について説明する。
まず、ＳＲＡＭメモリセルＭ１００のリード動作の一例として、ＳＲＡＭメモリセルＭ１００において、接続ノードＴ１０１がローレベル、接続ノードＴ１０２がハイレベルである場合のリード動作について説明する。
【０００８】
ＳＲＡＭメモリセルＭ１００のリード動作に先立ち、ワードラインＷＬにローレベルを加えた状態で、所定のプリチャージ期間だけ、ビットラインＢＬおよびＸＢＬに電源電位ＶＣＣを印加する。これにより、ビットラインＢＬおよびＸＢＬでは、配線に寄生する容量ＣＢＬ，ＣＸＢＬに対する充電がなされ、プリチャージ期間の完了後においても、略電源電位ＶＣＣが保持されることとなる。
【０００９】
プリチャージ期間の完了後に、ワードラインＷＬをハイレベルに遷移させてリード動作を行う。これにより、Ｎ型ＭＯＳトランジスタＮ１０３およびＮ型ＭＯＳトランジスタＮ１０１を介して、ビットラインＢＬから接地電位ＶＳＳの向きにリード電流ＩＲが流れ、ビットラインＢＬの電位はローレベルに遷移する。
【００１０】
なお、このリード電流ＩＲが流れることで、Ｎ型ＭＯＳトランジスタＮ１０１およびＮ型ＭＯＳトランジスタＮ１０３のオン抵抗の按分に応じて、接続ノードＴ１０１の電圧がローレベルから上昇する。ここで、ＭＯＳトランジスタＰ１０２およびＮ型ＭＯＳトランジスタＮ１０２からなるインバータが反転するスレッショルド電圧Ｖｔｈとするとき、このインバータが反転されないようにする必要がある。すなわち、接続ノードＴ１０１の電圧がスレッショルド電圧Ｖｔｈを上回らないようにする必要がある。従って、Ｎ型ＭＯＳトランジスタＮ１０１のコンダクタンスは、Ｎ型ＭＯＳトランジスタＮ１０３のコンダクタンスよりも大きく設定されなければならない（すなわち、Ｎ１０１＞Ｎ１０３）。
【００１１】
ビットラインＸＢＬの電位は、ハイレベルの状態が維持されているため、ビットラインＢＬおよびＸＢＬの電位は、それぞれ、ローレベルおよびハイレベルの状態となる。そして、この状態が、図示しないビットラインＢＬおよびＸＢＬを差動入力とするセンスアンプにより検知され、ＳＲＡＭメモリセルＭ１００の記憶内容が外部に読み出されることとなる。
【００１２】
次に、ライト動作の一例として、ＳＲＡＭメモリセルＭ１００において、ライト動作前には、接続ノードＴ１０１がハイレベル、接続ノードＴ１０２がローレベルの状態にあるものとし、接続ノードＴ１０１がローレベル、接続ノードＴ１０２がハイレベルに書き換えられる場合のライト動作について説明する。
【００１３】
まず、図示しないライトアンプにより、ビットラインＢＬにローレベルが印加され、ビットラインＸＢＬにハイレベルが印加される。さらに、ワードラインＷＬにハイレベルが印加される。これにより、ＳＲＡＭメモリセルＭ１００では、Ｎ型ＭＯＳトランジスタＮ１０３およびＮ１０４が導通し、Ｐ型ＭＯＳトランジスタＰ１０１およびＮ型ＭＯＳトランジスタＮ１０３を介して、電源電位ＶＣＣからビットラインＢＬの向きにライト電流ＩＷが流れる。
【００１４】
このライト電流ＩＷが流れることで、Ｐ型ＭＯＳトランジスタＰ１０１およびＮ型ＭＯＳトランジスタＮ１０３のオン抵抗の按分に応じて、接続ノードＴ１０１の電圧がハイレベルから下降する。ここで、ＭＯＳトランジスタＰ１０２およびＮ型ＭＯＳトランジスタＮ１０２からなるインバータが反転するスレッショルド電圧Ｖｔｈとするとき、このインバータが反転されるようにする必要がある。すなわち、接続ノードＴ１０１の電圧がスレッショルド電圧Ｖｔｈを下回るようにする必要がある。従って、Ｐ型ＭＯＳトランジスタＰ１０１のコンダクタンスは、Ｎ型ＭＯＳトランジスタＮ１０３のコンダクタンスよりも小さく設定されなければならない（すなわち、Ｎ１０３＞Ｐ１０１）。
【００１５】
接続ノードＴ１０１の電圧がスレッショルド電圧Ｖｔｈを下回ると、接続ノードＴ１０２の電圧がローレベルからハイレベルに反転されるため、Ｐ型ＭＯＳトランジスタＰ１０１およびＮ型ＭＯＳトランジスタＮ１０１からなるインバータの出力が、ハイレベルからローレベルに反転されて、ＳＲＡＭメモリセルＭ１００のライト動作が完了する。
【００１６】
また、ＳＲＡＭに関連する技術としては、特許文献１および特許文献２のマルチポート型ＳＲＡＭに関する技術が開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−２５８６３
【特許文献２】特開２００３−１３２６８４
【発明の概要】
【発明が解決しようとする課題】
【００１８】
なお、ＳＲＡＭメモリセルＭ１００において、リード時のコンダクタンスの条件であるＮ型ＭＯＳトランジスタＮ１０１＞Ｎ型ＭＯＳトランジスタＮ１０３、および、ライト時のコンダクタンスの条件であるＮ型ＭＯＳトランジスタＮ１０３＞Ｐ型ＭＯＳトランジスタＰ１０１によれば、コンダクタンスの条件として、Ｎ型ＭＯＳトランジスタＮ１０１＞Ｐ型ＭＯＳトランジスタＰ１０１の関係が成り立つことになる。このようなコンダクタンスの条件の場合には、Ｎ型ＭＯＳトランジスタＮ１０１およびＰ型ＭＯＳトランジスタＰ１０１により構成されるインバータのスレッショルド電圧Ｖｔｈが、通常の１／２Ｖｄｄよりも下回ることになる。
【００１９】
しかしながら、近年の半導体集積回路の低電源電圧化により、電源電圧が低下すると、ＳＲＡＭメモリセルＭ１００のインバータのスレッショルド電圧Ｖｔｈも相対的に低下することとなる。このスレッショルド電圧Ｖｔｈがスタティックノイズレベルを下回ると、メモリセルのインバータが反転し、メモリセルの記憶内容が変化するおそれが生じることとなる。このため、メモリセルの記憶内容の保持性を確保するためには、スレッショルド電圧Ｖｔｈの引き上げを図る必要がある。例えば、コンダクタンスの条件として、Ｎ型ＭＯＳトランジスタＮ１０１≒Ｐ型ＭＯＳトランジスタＰ１０１とする場合には、スレッショルド電圧Ｖｔｈを引き上げることができるが、プロセスのバラつきなどによりライト時のコンダクタンスの条件であるＮ型ＭＯＳトランジスタＮ１０３＞Ｐ型ＭＯＳトランジスタＰ１０１を満たすことができなくなるおそれが生じる。そして、この条件を満たせない場合には、確実にライト動作を行うことができず問題となる。
【００２０】
本発明は前記背景技術の課題に鑑みてなされたものであって、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【００２１】
本願に開示の解決手段は、行列状に配置される複数のメモリセルと、メモリセルの列に対応して配置される複数のビットラインの対と、を備え、メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含み、メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされることを特徴とする半導体記憶装置とするとよい。
【００２２】
また、行列状に配置される複数のメモリセルと、メモリセルの列に対応して配置される複数のビットラインの対と、を備え、メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータを含み、列選択により選択される列に配置されているメモリセルに対して、ライト動作において、インバータに対する電源の供給を停止するステップと、ライト動作以外の動作において、インバータに対する電源の供給を行うステップと、を備えることを特徴とする半導体記憶装置の制御方法とするとよい。
【００２３】
これにより、ライト動作では、インバータがクロスカップル接続されて構成されるラッチ回路のローレベル側またはハイレベル側の出力駆動能力が低下することになるため、低下する方のレベルを反転することが容易になる。インバータについて、出力が反転する電圧であるスレッショルド電圧が電源電圧の略１／２の電圧となるように、電源電位側および接地電位側のトランジスタのレシオを設定することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置となし得る。
【発明の効果】
【００２４】
本発明を適用することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態にかかるＳＲＡＭの構成を示す機能ブロック図である。
【図２】セルアレイの一例を示す回路ブロック図である。
【図３】第１実施形態のメモリセルを示す回路図である。
【図４】第１実施形態のメモリセルの動作を示すタイミングチャートである。
【図５】第２実施形態のメモリセルを示す回路図である。
【図６】第３実施形態のメモリセルを示す回路図である。
【図７】第４実施形態のメモリセルを示す回路図である。
【図８】第４実施形態のメモリセルの別例を示す回路図である。
【図９】第４実施形態のメモリセルの別例を示す回路図である。
【図１０】第４実施形態のメモリセルの別例を示す回路図である。
【図１１】第５実施形態のメモリセルを示す回路図である。
【図１２】電源電位切替回路の一例を示す回路図である。
【図１３】第６実施形態のメモリセルを示す回路図である。
【図１４】従来技術のメモリセルを示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施にかかる半導体記憶装置について具体化した実施形態を図１〜図１３を参照しつつ詳細に説明する。
【００２７】
図１は、本発明の実施にかかるシングルポート型ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｒｙ）の構成を示す機能ブロック図である。ＳＲＡＭは、メモリセルアレイ１と、メモリセルアレイ１からの複数のビットラインＢＬｎ，ＸＢＬｎのうち一つを選択し、ビットラインＢＬ，ＸＢＬを出力するカラムセレクタ２と、カラムセレクタ２からのビットラインＢＬ，ＸＢＬに接続するＩＯ回路３と、メモリセルアレイ１に対しワードラインＷＬｍおよびライトワードライン選択信号ＷＷＬｍまたはＸＷＷＬｍを出力するロウデコーダ４と、カラムセレクタ２に対し選択信号を出力するカラムデコーダ５と、外部クロック信号ＣＬＫおよびライトイネーブル信号ＷＥを入力とし、内部クロックを生成する内部ＣＬＫ生成回路６とを備えている。
【００２８】
メモリセルアレイ１では、複数のメモリセルが行列状に隣接して配置されている。それぞれのメモリセルの各辺には、電源端子や信号端子が、隣接して配置されたセル同士の電源ラインや各種信号ラインが接続される位置に配置されている。従って、メモリセルを行列状に配置することで、メモリセルアレイ１全体の配線がなされることとなる。
【００２９】
図２は、メモリセルアレイ１の一部を示す回路ブロック図である。
メモリセルアレイ１は、４行４列に配置されるメモリセルＭ００〜Ｍ３３を含む部分を示している。また、列方向には、ビットラインＢＬ０〜ＢＬ３，ＸＢＬ０〜ＸＢＬ３が配置され、行方向には、ワードラインＷＬ０〜ＷＬ３が配置されている。
【００３０】
一対のビットラインＢＬ０，ＸＢＬ０には、同列のメモリセルＭ００，Ｍ０１，Ｍ０２，Ｍ０３が接続され、ワードラインＷＬ０およびライトワードライン選択信号ＷＷＬ０には、同行のメモリセルＭ００，Ｍ１０，Ｍ２０，Ｍ３０が接続されている。なお、他のビットラインＢＬ１〜ＢＬ３，ＸＢＬ１〜ＸＢＬ３にも、同列のメモリセルＭ１０〜Ｍ１３，Ｍ２０〜Ｍ２３，Ｍ３０〜Ｍ３３が接続されている。また、他のワードラインＷＬ１〜ＷＬ３およびライトワードライン選択信号ＷＷＬ１〜ＷＷＬ３にも、同行のメモリセルＭ０１〜Ｍ３１，Ｍ０２〜Ｍ３２，Ｍ０３〜Ｍ３３が接続されている。
【００３１】
ロウデコーダ４では、上位アドレスＡｄｄ２がデコードされて、いずれも活性状態でハイレベルとなる、ワードライン選択信号ＷＬ０〜ＷＬｍ（図２ではＷＬ０〜ＷＬ３）およびライトワードライン選択信号ＷＷＬ０〜ＷＷＬｍが出力される。このうち、ライトワードライン選択信号ＷＷＬ０〜ＷＷＬｍ（図２ではＷＷＬ０〜ＷＷＬ３）は、ライトイネーブル信号ＷＥが活性状態の場合のみ出力される。
【００３２】
カラムデコーダ５では、下位アドレスＡｄｄ１がデコードされて、カラム選択信号ＣＳ０〜ＣＳｎが出力される。
内部ＣＬＫ生成回路６では、外部クロック信号ＣＬＫおよびライトイネーブル信号ＷＥに基づき、ＩＯ回路３、ロウデコーダ４およびカラムデコーダ５の動作に必要なクロックが生成される。
【００３３】
カラムセレクタ２では、後述のカラムデコーダ５からのカラム選択信号ＣＳ０〜ＣＳｎに応じて、メモリセルアレイ１からのビットラインＢＬ０〜ＢＬｎ，ＸＢＬ０〜ＸＢＬｎ（図２ではＢＬ０〜ＢＬ３，ＸＢＬ０〜ＢＬ３）のうち１つ（選択されたビットラインをビットラインＢＬｃ，ＸＢＬｃとする）と、ビットラインＢＬ，ＸＢＬとが接続される。カラムセレクタ２において接続されたビットライン同士は、信号の流れが双方向となる。すなわち、ライト時には、ビットラインＢＬ，ＸＢＬ側の回路がビットラインＢＬｃ，ＸＢＬｃ側の回路を駆動し、リード時にはビットラインＢＬｃ，ＸＢＬｃ側の回路がビットラインＢＬ，ＸＢＬ側の回路を駆動することになる。
【００３４】
ＩＯ回路３では、データ入力ＤＩＮおよびデータ出力ＤＯＵＴと、ビットラインＢＬ，ＸＢＬとのインターフェースが行なわれる。すなわち、リード時には、ビットラインＢＬ，ＸＢＬの電位が図示しないセンスアンプで検知されて、その結果が保持されてデータ出力ＤＯＵＴに出力される。また、ライト時には、データ入力ＤＩＮからの入力電圧が、ライト動作のための動作ロジックに変換されて、ビットラインＢＬ，ＸＢＬに出力される。
【００３５】
次いで、メモリセルＭ００について説明する。
図３は、第１実施形態のメモリセルＭ００を示す回路図である。メモリセルＭ００は、電源電位ＶＣＣおよび接地電位ＶＳＳの間に直列に接続されるＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１と、Ｐ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２とを備えている。これらのＭＯＳトランジスタＮ１，Ｐ１，Ｎ２，Ｐ２は、一対のクロスカップルされたインバータをなし、接続点Ｔ１および接続点Ｔ２の電位を安定に保持するラッチ回路を構成している。
【００３６】
さらに、メモリセルＭ００は、Ｐ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１の接続点Ｔ１およびビットラインＢＬの間に接続されるＮ型ＭＯＳトランジスタＮ３と、Ｎ型ＭＯＳトランジスタＮ５とを備え、Ｐ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２の接続点Ｔ２およびビットラインＸＢＬの間に接続されるＮ型ＭＯＳトランジスタＮ４とＮ型ＭＯＳトランジスタＮ６とを備えている。Ｎ型ＭＯＳトランジスタＮ３，Ｎ５は、接続点Ｔ１およびビットラインＢＬの間を導通し、Ｎ型ＭＯＳトランジスタＮ４，Ｎ６は、接続点Ｔ２およびビットラインＸＢＬの間を導通するスイッチを構成している。
【００３７】
また、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４のゲートには、リード動作およびライト動作の際に活性化するワードライン選択信号ＷＬが入力され、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６のゲートには、ライト動作の際に活性化するライトワードライン選択信号ＷＷＬが入力されている。
【００３８】
次いで、図４を参照して、メモリセルＭ００の動作について説明する。
なお、リード動作の説明では、接続点Ｔ１の電位がローレベル、接続点Ｔ２の電位がハイレベルの状態にある場合のリード動作について説明する。また、ライト動作の説明では、接続点Ｔ１の電位がローレベル、接続点Ｔ２の電位がハイレベルの状態にある場合において、接続点Ｔ１にハイレベル、接続点Ｔ２にローレベルするライト動作について説明する。
【００３９】
リード動作あるいはライト動作に先立ち、ビットラインＢＬ，ＸＢＬは電源電位ＶＣＣレベルにプリチャージされている。
【００４０】
まず、リード動作について説明する。図４中（１）〜（４）の動作はリード動作を示している。
（１）において、ワードライン選択信号ＷＬがローレベルからハイレベルに遷移すると、図３中、Ｎ型ＭＯＳトランジスタＮ３が導通し、ビットラインＢＬの電荷が、Ｎ型ＭＯＳトランジスタＮ３，Ｎ１を介して接地電位ＶＳＳに放電される。この放電により、接続点Ｔ１の電位が上昇するが、Ｎ型ＭＯＳトランジスタＮ１のコンダクタンス＞Ｎ型ＭＯＳトランジスタＮ３のコンダクタンスに設定され、Ｎ型ＭＯＳトランジスタＮ３のオン抵抗よりもＮ型ＭＯＳトランジスタＮ１のオン抵抗がより小さいため、按分比により接続点Ｔ１の電位の上昇は小さく抑えられている。これにより、Ｐ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２からなるインバータが反転するスレッショルド電圧に至らず、接続点Ｔ１の電位は安定して保持される。
【００４１】
（２）において、接続点Ｔ１の電位の上昇に伴い、接続点Ｔ２の電位も下降する。しかるに、接続点Ｔ１の電位の上昇幅が小さいため、接続点Ｔ２の電位の下降幅も小さく抑えられ、Ｐ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１を反転するスレッショルド電圧に至らず、接続点Ｔ２の電位も安定して保持されることとなる。
【００４２】
（３）において、ビットラインＢＬの電荷が全て放電されると、ビットラインＢＬの電位はローレベルに反転する。ビットラインＢＬのレベルは、ビットラインＸＢＬのレベルと共に、カラムセレクタ２（図１）を介して、ＩＯ回路３に伝達し、ＩＯ回路３に含まれる図示しないセンスアンプにより、メモリセルＭ００の内容が検知され、データ出力ＤＯＵＴに出力される。
【００４３】
（４）において、ワードライン選択信号ＷＬがローレベルになると、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４が非導通となり、リード動作が完了する。また、これと共にビットラインＢＬ，ＸＢＬはプリチャージされて、再び電源電位ＶＣＣレベルに遷移する。
【００４４】
次いで、ライト動作について説明する。図４中（５）〜（７）の動作はライト動作を示している。
（５）において、ワードライン選択信号ＷＬがハイレベルに、ライトワードライン選択信号ＷＷＬがハイレベルに、ビットラインＸＢＬがローレベルに、それぞれ遷移する。すると、図３中、Ｎ型ＭＯＳトランジスタＮ４およびＮ型ＭＯＳトランジスタＮ６が導通するため、Ｐ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ４，Ｎ６を介して、電源電位ＶＣＣからビットラインＸＢＬに向かい電流が流れる。このとき、並列に接続されるＮ型ＭＯＳトランジスタＮ４，Ｎ６は並列に接続されているため、そのコンダクタンスの合成値は、Ｐ型ＭＯＳトランジスタＰ２のコンダクタンスよりも大きくなるように設定されている。
【００４５】
（６）において、接続点Ｔ２の電位は接地電位ＶＳＳ寄りの電位を取り、ひいては、Ｐ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１で構成されるインバータが反転することとなる。これにより、接続点Ｔ１の電位がハイレベルに遷移するとともに、接続点Ｔ２の電位がローレベルに安定して保持されることとなる。
【００４６】
（７）において、ワードライン選択信号ＷＬおよびライトワードライン選択信号ＷＷＬがローレベルに遷移すると、図３中、Ｎ型ＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６がそれぞれ非導通となり、ライト動作が完了する。また、これと共にビットラインＢＬ，ＸＢＬはプリチャージされて、再び電源電位ＶＣＣレベルに遷移する。
【００４７】
なお、第１実施形態にかかるメモリセルＭ００では、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ３，Ｎ５におけるコンダクタンスの関係は以下のようになっている。
まず、Ｎ型ＭＯＳトランジスタＮ１およびＰ型ＭＯＳトランジスタＰ１については、スレッショルド電圧Ｖｔｈが電源電圧の略半分になるように、それぞれのコンダクタンスが略同一になるように設定される。また、Ｎ型ＭＯＳトランジスタＮ１およびＮ型ＭＯＳトランジスタＮ３については、従来技術と同様に、コンダクタンスがＮ型ＭＯＳトランジスタＮ１＞Ｎ型ＭＯＳトランジスタＮ３となるように設定されている。
【００４８】
さらに、Ｎ型ＭＯＳトランジスタＮ３、Ｎ型ＭＯＳトランジスタＮ５およびＰ型ＭＯＳトランジスタＰ１については、コンダクタンスが、Ｎ型ＭＯＳトランジスタＮ３およびＮ型ＭＯＳトランジスタＮ５が並列接続の合成値＞Ｐ型ＭＯＳトランジスタＰ１となるように設定されている。
【００４９】
第１実施形態にかかるメモリセルＭ００では、ライト動作において、Ｎ型ＭＯＳトランジスタＮ３およびＮ型ＭＯＳトランジスタＮ５が導通するように制御される。これにより、ビットラインＢＬがローレベルである場合のライト動作において、接続点Ｔ１の電位をインバータの反転レベルまで引き下げることができ、確実にライト動作を行うことができる。
【００５０】
以上、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ３，Ｎ５について説明したが、これらと対称に配置されたＭＯＳトランジスタＮ２，Ｐ２，Ｎ４，Ｎ６についても同様の動作となる。
従って、第１実施形態のシングルポート型ＳＲＡＭは、低電源電圧でスレッショルド電圧Ｖｔｈにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルＭ００の接続点Ｔ１および接続点Ｔ２の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるＳＲＡＭとなし得る。
【００５１】
次いで、第２実施形態のシングルポート型ＳＲＡＭについて説明する。ＳＲＡＭ全体の構成およびメモリセルアレイについては、第１実施形態のＳＲＡＭと同様であり、メモリセルＭ００に代わり、メモリセルＭＡ００が用いられている点のみが異なる部分である。
【００５２】
図５に第２実施形態にかかるメモリセルＭＡ００の回路図を示す。なお、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ２，Ｐ２，Ｎ３，Ｎ４の部分については第１実施形態のメモリセルＭ００と同様であるため、説明を省略する。
メモリセルＭＡ００は、電源電位ＶＣＣと、Ｐ型ＭＯＳトランジスタＰ１およびＰ型ＭＯＳトランジスタＰ２と間に設けられるＰ型ＭＯＳトランジスタＰ１１を備えている。このＰ型ＭＯＳトランジスタＰ１１のゲートにはライトワードライン選択信号ＷＷＬが接続されている。
【００５３】
次いで、メモリセルＭＡ００の動作について説明する。
リード動作において、メモリセルＭＡ００のＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１のコンダクタンスは略同一に設定されているため、安定して接続点Ｔ１および接続点Ｔ２の電位を保持することができる。
【００５４】
ライト動作において、Ｐ型ＭＯＳトランジスタＰ１１は非導通に制御される。従って、電源電位ＶＣＣから接続点Ｔ１および接続点Ｔ２に至る経路が遮断されるため、ビットラインＢＬおよびビットラインＸＢＬのうちローレベルになる側に接続される接続点Ｔ１または接続点Ｔ２の電位は、確実にローレベルとなる。例えば、ビットラインＢＬがローレベルの場合には、Ｐ型ＭＯＳトランジスタＰ１のコンダクタンスに関係なく、接続点Ｔ１の電位はローレベルとなるため、Ｐ型ＭＯＳトランジスタＰ２およびＭＯＳトランジスタＮ２で構成されるインバータは反転し、確実にライト動作を行うことができる。
【００５５】
なお、ライト動作では、ワードライン選択信号ＷＬをハイレベルに、ライトワードライン選択信号ＷＷＬをハイレベルに遷移させることで、ビットラインＢＬ，ＸＢＬに設定された電位がメモリセルＭＡ００に書き込まれる。ライト動作を完了する際には、ワードライン選択信号ＷＬをローレベルに、ライトワードライン選択信号ＷＷＬをローレベルに遷移されるが、ワードライン選択信号ＷＬの遷移のタイミングは、ライトワードライン選択信号ＷＷＬの遷移のタイミングよりも少しだけ遅らせた方が好ましい。Ｐ型ＭＯＳトランジスタＰ１１が導通して、接続点Ｔ１および接続点Ｔ２の電位がラッチ回路で保持されるまでビットラインＢＬ，ＸＢＬの電位を供給する方が安定するためである。
【００５６】
従って、第２実施形態のシングルポート型ＳＲＡＭは、低電源電圧でスレッショルド電圧Ｖｔｈにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルＭＡ００の接続点Ｔ１および接続点Ｔ２の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるＳＲＡＭとなし得る。
【００５７】
次いで、第３実施形態のシングルポート型ＳＲＡＭについて説明する。ＳＲＡＭ全体の構成およびメモリセルアレイについては、第１実施形態に対して、ライトワードライン選択信号ＷＷＬに代わり、ライトワードライン選択信号ＷＷＬの論理レベルが反転したライトワードライン選択信号ＸＷＷＬが配置されている部分のみ異なる。従って、ライトワードライン選択信号ＸＷＷＬに関する部分のみ説明し、同様の部分については、説明を簡略化または省略する。
【００５８】
まず、図１において、ロウデコーダ４では、上位アドレスＡｄｄ２がデコードされて、活性状態でハイレベルとなるワードライン選択信号ＷＬ０〜ＷＬｍ（図２ではＷＬ０〜ＷＬ３）および活性状態でローレベルとなるライトワードライン選択信号ＸＷＷＬ０〜ＸＷＷＬｍが出力される。このうち、ライトワードライン選択信号ＸＷＷＬ０〜ＸＷＷＬｍ（図２ではＸＷＷＬ０〜ＸＷＷＬ３）は、ライトイネーブル信号ＷＥが活性状態の場合のみ出力される。
【００５９】
図２に示されるメモリセルアレイ１において、ライトワードライン選択信号ＷＷＬ０〜ＷＷＬｍに代わり、ライトワードライン選択信号ＸＷＷＬ０〜ＸＷＷＬｍが配置されている。ワードラインＷＬ０およびライトワードライン選択信号ＸＷＷＬ０には、同行のメモリセルＭ００，Ｍ１０，Ｍ２０，Ｍ３０が接続され、他のワードラインＷＬ１〜ＷＬ３およびライトワードライン選択信号ＸＷＷＬ１〜ＸＷＷＬ３にも、同行のメモリセルＭ０１〜Ｍ３１，Ｍ０２〜Ｍ３２，Ｍ０３〜Ｍ３３が接続されている。
【００６０】
図６に第３実施形態にかかるメモリセルＭＢ００の回路図を示す。なお、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ２，Ｐ２，Ｎ３，Ｎ４の部分については第１実施形態のメモリセルＭ００と同様であるため、説明を省略する。
メモリセルＭＢ００は、接地電位ＶＳＳと、Ｎ型ＭＯＳトランジスタＮ１およびＭＯＳトランジスタＮ２と間に設けられるＮ型ＭＯＳトランジスタＮ１１を備えている。このＮ型ＭＯＳトランジスタＮ１１のゲートにはライトワードライン選択信号ＸＷＷＬが接続されている。
【００６１】
次いで、メモリセルＭＢ００の動作について説明する。
リード動作において、メモリセルＭＢ００のＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１のコンダクタンスは略同一に設定されているため、安定して接続点Ｔ１および接続点Ｔ２の電位を保持することができる。
【００６２】
ライト動作において、Ｎ型ＭＯＳトランジスタＮ１１は非導通に制御される。従って、接地電位ＶＳＳから接続点Ｔ１および接続点Ｔ２に至る経路が遮断されるため、ビットラインＢＬおよびビットラインＸＢＬのうちハイレベルになる側に接続される接続点Ｔ１または接続点Ｔ２の電位は、確実にハイレベルとなる。例えば、ビットラインＢＬがハイレベルの場合には、接続点Ｔ１の電位はハイレベルとなるため、Ｐ型ＭＯＳトランジスタＰ２およびＭＯＳトランジスタＮ２で構成されるインバータは反転し、確実にライト動作を行うことができる。
【００６３】
なお、ライト動作では、ワードライン選択信号ＷＬをハイレベルに、ライトワードライン選択信号ＸＷＷＬをローレベルに遷移させることで、ビットラインＢＬ，ＸＢＬに設定された電位がメモリセルＭＢ００に書き込まれる。ライト動作を完了する際には、ワードライン選択信号ＷＬをローレベルに、ライトワードライン選択信号ＸＷＷＬをハイレベルに遷移されるが、ワードライン選択信号ＷＬの遷移のタイミングは、ライトワードライン選択信号ＸＷＷＬの遷移のタイミングよりも少しだけ遅らせた方が好ましい。Ｎ型ＭＯＳトランジスタＮ１１が導通して、接続点Ｔ１および接続点Ｔ２の電位がラッチ回路で保持されるまでビットラインＢＬ，ＸＢＬの電位を供給する方が安定するためである。
【００６４】
従って、第３実施形態のシングルポート型ＳＲＡＭは、低電源電圧でスレッショルド電圧Ｖｔｈにスタティックノイズレベルに対するマージンが小さい場合でも、メモリセルＭＢ００の接続点Ｔ１および接続点Ｔ２の電位である記憶内容を確実に保持することができ、しかも、確実にライト動作を行うことができるＳＲＡＭとなし得る。
【００６５】
次いで、第４実施形態のシングルポート型ＳＲＡＭについて説明する。ＳＲＡＭ全体の構成およびメモリセルアレイについては、第３実施形態と同様に、ライトワードライン選択信号ＸＷＷＬが配置されている。ただし、第３実施形態に対し、メモリセルアレイ１において、ライトカラム選択信号ＷＣＳが配置されている点が異なっている。従って、ライトカラム選択信号ＷＣＳに関する部分のみ説明し、同様の部分については、説明を簡略化または省略する。
【００６６】
まず、図１において、カラムデコーダ５では、下位アドレスＡｄｄ１がデコードされて、カラム選択信号ＣＳ０〜ＣＳｎが出力される。さらに、ライトイネーブル信号ＷＥが活性状態の場合には、カラム選択信号ＣＳ０〜ＣＳｎに対応するライトカラム選択信号ＷＣＳ０〜ＷＣＳｎがハイレベルにされる。
【００６７】
図２に示されるメモリセルアレイ１において、ライトカラム選択信号ＷＣＳ０には、同列のメモリセルＭ００，Ｍ０１，Ｍ０２，Ｍ０３が接続される。他のライトカラム選択信号ＷＣＳ１〜ＷＣＳ３にも、同列のメモリセルＭ１０〜Ｍ１３，Ｍ２０〜Ｍ２３，Ｍ３０〜Ｍ３３が接続されている。
【００６８】
図７に第４実施形態にかかるメモリセルＭＣ００の回路図を示す。なお、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ２，Ｐ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６の部分については第１実施形態のメモリセルＭ００と同様であるため、説明を省略する。
メモリセルＭＣ００は、ライトカラム選択信号ＷＣＳと、接地電位ＶＳＳとの間に直列に接続されるＰ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１を備えている。Ｐ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１のゲートにはライトワードライン選択信号ＸＷＷＬが接続されている。
【００６９】
次いで、メモリセルＭＣ００の動作について説明する。
リード動作において、メモリセルＭＣ００のＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１のコンダクタンスは略同一に設定されているため、安定して接続点Ｔ１および接続点Ｔ２の電位を保持することができる。
【００７０】
ライト動作において、ライトカラム選択信号ＷＣＳがハイレベルであり、ライトワードライン選択信号ＸＷＷＬがローレベルの場合のみ、Ｐ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１の接続点Ｔ３の電位がハイレベルとなる（ライトカラム選択信号ＷＣＳおよびライトワードライン選択信号ＸＷＷＬのその他の組み合わせでは、接続点Ｔ３の電位はローレベル）。すなわち、選択カラムのビットラインＢＬ，ＸＢＬに接続され、ライトワードライン選択信号ＸＷＷＬがローレベルになるメモリセルＭＣ００、すなわち、ライト動作の対象となるメモリセルＭＣ００におけるＮ型ＭＯＳトランジスタＮ５，Ｎ６のみが導通制御されることとなる。
【００７１】
ところで、第１実施形態のＭ００では、ライトワードライン選択信号ＷＷＬが活性化すると、同列のメモリセル（例えば、図２において、ライトワードライン選択信号ＷＷＬ０が活性化するときのＭ００，Ｍ１０，Ｍ２０，Ｍ３０）のＮ型ＭＯＳトランジスタＮ５，Ｎ６が導通するため、ローレベルに保持される側の接続点Ｔ１または接続点Ｔ２の電位が上昇して、スタティックノイズに対するマージンが低下するおそれがあった。
【００７２】
しかるに、第４実施形態にかかるメモリセルＭＣ００では、ライト動作の対象とならないメモリセルＭＣ００におけるＮ型ＭＯＳトランジスタＮ５，Ｎ６が導通にされないため、ノイズマージンを低下することなく確実に接続点Ｔ１および接続点Ｔ２の電位を保持することができる。しかも、ライト動作においては、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６が導通することで、第１実施形態と同様に、確実にライト動作することができる。
【００７３】
図８は、第４実施形態の別例のメモリセルＭＤ００を示す回路図である。メモリセルＭＣ００と同様に、Ｐ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１を備えている。Ｐ型ＭＯＳトランジスタＰ２１のソースには、ライトワードライン選択信号ＷＷＬが接続され、Ｐ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１のゲートには、ライトカラム選択信号ＷＣＳの論理反転信号であるライトカラム選択信号ＸＷＣＳが接続される点が異なる。
【００７４】
メモリセルＭＤ００では、ライト動作において、ライトワードライン選択信号ＷＷＬがハイレベル、かつ、ライトカラム選択信号ＸＷＣＳがローレベルの場合にのみ、Ｐ型ＭＯＳトランジスタＰ２１およびＮ型ＭＯＳトランジスタＮ２１の接続点Ｔ３がハイレベルとなる。すなわち、メモリセルＭＣ００と同様に、ライト動作の対象となるメモリセルＭＣ００におけるＮ型ＭＯＳトランジスタＮ５，Ｎ６のみが導通制御されることとなる。
【００７５】
図９は第４実施形態の別例のメモリセルＭＥ００を示す回路図である。なお、ＭＯＳトランジスタＮ１，Ｐ１，Ｎ２，Ｐ２，Ｎ３，Ｎ４の部分については第１実施形態のメモリセルＭ００と同様であるため、説明を省略する。
メモリセルＭＥ００は、接地電位ＶＳＳと、ＭＯＳトランジスタＮ１およびＭＯＳトランジスタＮ２のソースとの間に接続されるＮ型ＭＯＳトランジスタＮ４１およびＮ型ＭＯＳトランジスタＮ４２を備えている。Ｎ型ＭＯＳトランジスタＮ４１のゲートには、ライトワードライン選択信号ＸＷＷＬが接続され、Ｎ型ＭＯＳトランジスタＮ４２のゲートには、ライトカラム選択信号ＸＷＣＳが接続されている。
【００７６】
次いで、メモリセルＭＥ００の動作について説明する。
リード動作において、メモリセルＭＣ００のＰ型ＭＯＳトランジスタＰ１およびＮ型ＭＯＳトランジスタＮ１のコンダクタンスは略同一に設定されているため、安定して接続点Ｔ１および接続点Ｔ２の電位を保持することができる。
【００７７】
ライト動作において、ライトカラム選択信号ＸＷＣＳがローレベルであり、ライトワードライン選択信号ＸＷＷＬがローレベルの場合のみ、Ｎ型ＭＯＳトランジスタＮ１およびＭＯＳトランジスタＮ２のソースから接地電位ＶＳＳに至る経路が遮断される。すなわち、ライト動作の対象となるメモリセルＭＥ００における経路のみが遮断されることとなる。
【００７８】
ところで、第３実施形態のＭＢ００では、ライトワードライン選択信号ＸＷＷＬが活性化すると、同列のメモリセル（例えば、図２において、ライトワードライン選択信号ＸＷＷＬ０が活性化するときのＭ００，Ｍ１０，Ｍ２０，Ｍ３０）において、接地電位ＶＳＳからＮ型ＭＯＳトランジスタＮ１，Ｎ２への経路が遮断されるため、ローレベルに保持される側の接続点Ｔ１または接続点Ｔ２の電位が上昇して、スタティックノイズに対するマージンが低下するおそれがあった。
【００７９】
しかるに、メモリセルＭＥ００では、ライト動作の対象とならないメモリセルＭＥ００におけるＮ型ＭＯＳトランジスタＮ１，Ｎ２への経路が遮断されないため、ノイズマージンを低下することなく確実に接続点Ｔ１および接続点Ｔ２の電位を保持することができる。しかも、ライト動作においては、Ｎ型ＭＯＳトランジスタＮ４１，Ｎ４２が非導通に制御されることで、第３実施形態と同様に、確実にライト動作することができる。
【００８０】
図１０は、第４実施形態の別例のメモリセルＭＦ００を示す回路図である。メモリセルＭＥ００におけるＮ型ＭＯＳトランジスタＮ４１，Ｎ４２に代わり、電源電位ＶＣＣとＰ型ＭＯＳトランジスタＰ１，Ｐ２との間に接続されるＰ型ＭＯＳトランジスタＰ４１，Ｐ４２を備えている。Ｐ型ＭＯＳトランジスタＰ４１のゲートにはライトワードライン選択信号ＷＷＬが接続され、Ｐ型ＭＯＳトランジスタＰ４２のゲートには、ライトカラム選択信号ＷＣＳが接続されている。
【００８１】
メモリセルＭＦ００では、ライト動作において、ライトワードライン選択信号ＷＷＬがローレベル、かつ、ライトカラム選択信号ＷＣＳがローレベルの場合のみ、電源電位ＶＣＣからＰ型ＭＯＳトランジスタＰ１，Ｐ２に至る経路が遮断される。すなわち、ライト動作の対象となるメモリセルＭＦ００における電源電位ＶＣＣからＰ型ＭＯＳトランジスタＰ１，Ｐ２に至る経路のみが遮断されることとなる。
【００８２】
従って、メモリセルＭＦ００でも、ライト動作の対象とならないメモリセルＭＦ００におけるＰ型ＭＯＳトランジスタＰ１，Ｐ２への経路が遮断されないため、ノイズマージンを低下することなく確実に接続点Ｔ１および接続点Ｔ２の電位を保持することができる。しかも、ライト動作においては、第２実施形態のＭＡ００と同様に、確実にライト動作を行うことができる。
【００８３】
次いで、第５実施形態のシングルポートＳＲＡＭについて説明する。ＳＲＡＭ全体の構成については、第４実施形態の別例と同様に列ごとにライトカラム選択信号ＷＣＳが配置されている。
図１１は、第５実施形態のメモリセルＭＧ００を示す回路図である。Ｎ型ＭＯＳトランジスタＮ５および接続点Ｔ１との間に接続されるＮ型ＭＯＳトランジスタＮ３１と、Ｎ型ＭＯＳトランジスタＮ６および接続点Ｔ２との間に接続されるＮ型ＭＯＳトランジスタＮ３２とを備えている。Ｎ型ＭＯＳトランジスタＮ３１およびＮ型ＭＯＳトランジスタＮ３２のゲートには、それぞれ、ライトワードライン選択信号ＷＷＬが接続されている。
【００８４】
ライトカラム選択信号ＷＣＳがローレベルであり、ライト動作の対象とならないメモリセルＭＧ００では、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６を通る経路が遮断されるため、インバータが反転することなく確実に接続点Ｔ１および接続点Ｔ２の電位を保持することができる。しかも、ライト動作においては、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６を通る経路が導通することで、第１実施形態と同様に、確実にライト動作することができる。
【００８５】
次いで、第６実施形態のシングルポート型ＳＲＡＭについて説明する。ＳＲＡＭ全体の構成については、電源電位ＶＣＣに代わり、電源電位ＬＶＣＣが供給される点が第１実施形態〜第６実施形態とは異なる。電源電位ＬＶＣＣは、電源電位切換回路７（図１中点線部）により供給され、メモリセルアレイ１の列ごとに供給される（図２中ではＬＶＣＣ０〜ＬＶＣＣ３）。
【００８６】
図１２は、電源電位切換回路７の具体例を示す回路図である。電源電位切換回路７は、ビットラインＢＬｉ，ＸＢＬｉ（ｉ＝０〜３）の列ごとに、対応するライトカラム選択信号ＷＣＳｉに応じて、２つの電源電位ＶＣＣおよび第２電源電位ＶＣＣ２を選択して、電源電位ＬＶＣＣｉを出力する。なお、第２電源電位ＶＣＣ２は、電源電位ＶＣＣよりも低電位であり、ＳＲＡＭ外から供給される。具体的には、ライトカラム選択信号ＷＣＳｉがローレベルの場合には、電源電位ＶＣＣが電源電位ＬＶＣＣｉに出力され、ライトカラム選択信号ＷＣＳｉがハイレベルの場合には、第２電源電位ＶＣＣ２が電源電位ＬＶＣＣｉに出力される。
【００８７】
図１３は、第６実施形態のメモリセルＭＨ００を示す回路図である。第１実施形態のメモリセルＭ００と同様の回路であるが、電源電位ＶＣＣに代わり、電源電位ＬＶＣＣが供給されている点が第１実施形態と異なる部分である。
【００８８】
ライト動作において、Ｎ型ＭＯＳトランジスタＮ５，Ｎ６が導通制御されて、ビットラインＢＬ，ＸＢＬからインバータに至るコンダクタンスを大きくする点は、第１実施形態のメモリセルＭ００と同様である。本実施形態では、ライト動作の対象とする列のメモリセルＭＨ００に対して、他の列に供給される電源電位ＶＣＣよりも低電位の第２電源電位ＶＣＣ２が供給される。これにより、接続点Ｔ１またはＴ２の電位をハイレベルからローレベルに反転させる場合、その電位がより低電位になりやすくなるため、確実にライト動作を行うことができることとなる。Ｎ型ＭＯＳトランジスタＮ５，Ｎ６の導通制御による効果と相俟って、より確実にライト動作を行うことができるＳＲＡＭとなし得る。
【００８９】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態では、リード動作において、Ｎ型ＭＯＳトランジスタＮ３（Ｎ４）を導通制御し、ライト動作において、Ｎ型ＭＯＳトランジスタＮ３（Ｎ４）およびＮ型ＭＯＳトランジスタＮ５（Ｎ６）を導通制御して、ライト動作におけるビットラインＢＬ（ＸＢＬ）とインバータとの間のコンダクタンスを、リード動作の場合よりも大きくしている。これに対して、第１のスイッチング素子と、第１のスイッチング素子よりもコンダクタンスが大きくされた第２のスイッチング素子を備え、リード動作において第１のスイッチング素子のみを導通制御し、ライト動作において第２のスイッチング素子のみを導通制御して、本実施形態と同様にすることも可能である。
あるいは、第１実施形態の２つのスイッチからなるＮ型ＭＯＳトランジスタＮ３（Ｎ４）およびＮ型ＭＯＳトランジスタＮ５（Ｎ６）に代えて、１つのＮ型ＭＯＳトランジスタを配置し、そのゲートバイアス電圧を変化させることでコンダクタンスを変動させる構成であってもよい。
【００９０】
なお、本明細書において、Ｎ型ＭＯＳトランジスタＮ３，Ｎ５、および、Ｎ型ＭＯＳトランジスタＮ３，Ｎ５，Ｎ３１は第１スイッチ部の一例、Ｎ型ＭＯＳトランジスタＮ４，Ｎ６、Ｎ型ＭＯＳトランジスタＮ４，Ｎ６，Ｎ３２は第２スイッチ部の一例を示す。また、Ｎ型ＭＯＳトランジスタＮ１１、Ｐ型ＭＯＳトランジスタＰ１１、Ｎ型ＭＯＳトランジスタＮ４１，Ｎ４２、Ｐ型ＭＯＳトランジスタＰ４１，Ｐ４２、および、電源電位切換回路７においてソースが電源電位ＶＣＣに接続されるＮ型ＭＯＳトランジスタは、電源スイッチの一例、電源電位切換回路７においてソースが第２電源電位ＶＣＣ２に接続されるＮ型ＭＯＳトランジスタは、第２電源スイッチの一例を示す。また、ワードライン選択信号ＷＬ，ＸＷＬは第１ワードラインの一例、ライトワードライン選択信号ＷＷＬ，ＸＷＷＬは第２ワードラインの一例、ライトカラム選択信号ＷＣＳ，ＸＷＣＳはカラムラインの一例を示す。
【００９１】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、一方の前記ビットラインと、一方の前記インバータの出力との間に設けられる第１スイッチ部と、他方の前記ビットラインと、他方の前記インバータの出力との間に設けられる第２スイッチ部と、を有し、前記第１スイッチ部および前記第２スイッチ部において、ライト動作の場合には、各々のコンダクタンスがリード動作の場合よりも大きくなるように、前記スイッチの各々の導通が制御されることを特徴とする半導体記憶装置。
（付記２）  付記１の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記第１スイッチ部および前記第２スイッチ部において、前記カラムラインが活性化される場合であって、ライト動作の場合には、各々のコンダクタンスが、リード動作の場合よりも大きくなるように各々の前記スイッチの導通が制御されることを特徴とする半導体記憶装置。
（付記３）  付記１の半導体記憶装置であって、前記メモリセルの行に対応して配置され、リード動作またはライト動作において、行選択結果に応じて選択的に活性化される第１ワードラインと、前記メモリセルの行に対応して配置され、ライト動作において、行選択結果に応じて選択的に活性化される第２ワードラインと、を備え、前記第１スイッチ部および前記第２スイッチ部は、第１ワードラインの活性化に応じて導通する第１ワードラインスイッチと、第２ワードラインの活性化に応じて導通する第２ワードラインスイッチと、をそれぞれ含むことを特徴とする半導体装置。
（付記４）  行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、各々の前記インバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含み、前記電源スイッチは、ライト動作に応じて、非導通にされることを特徴とする半導体記憶装置。
（付記５）  付記４の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記電源スイッチは、カラムラインが活性化される場合であって、ライト動作の場合には、非導通にされることを特徴とする半導体記憶装置。
（付記６）  付記４の半導体記憶装置であって、前記電源スイッチは、前記電源電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。
（付記７）  付記６の半導体記憶装置であって、前記電源スイッチの前記インバータ側に一端が接続され、前記電源電位よりも低電位の第２電源電位に他端が接続される第２電源スイッチを備え、ライト動作に応じて、前記第２電源スイッチが導通に制御されることを特徴とする半導体記憶装置。
（付記８）  付記４の半導体記憶装置であって、前記電源スイッチは、前記接地電位と各々の前記インバータとの間に設けられることを特徴とする半導体記憶装置。
（付記９）  行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を有し、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含む半導体記憶装置の制御方法であって、リード動作において、各々の前記ビットラインと、前記インバータの出力との間を、第１のコンダクタンスで導通するステップと、ライト動作において、各々の前記ビットラインと、前記インバータの出力との間を、前記第１のコンダクタンスよりも大きい第２のコンダクタンスで導通するステップと、を備えることを特徴とする半導体記憶装置の制御方法。
（付記１０）  付記９の半導体記憶装置の制御方法であって、前記半導体記憶装置は、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記第２のコンダクタンスで導通するステップは、ライト動作において、前記カラムラインが活性化される場合に実行されるステップであることを特徴とする半導体記憶装置の制御方法。
（付記１１）  付記９の半導体記憶装置の制御方法であって、前記半導体記憶装置は、前記メモリセルの行に対応して配置され、リード動作またはライト動作において、行選択結果に応じて選択的に活性化される第１ワードラインと、前記メモリセルの行に対応して配置され、ライト動作において、行選択結果に応じて選択的に活性化される第２ワードラインと、を有し、前記第１のコンダクタンスで導通するステップは、前記第１ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通するステップであり、前記第２のコンダクタンスで導通するステップは、前記第１ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通すると共に、前記第２ワードラインに応じて、各々の前記ビットラインと、前記インバータの出力との間を導通するステップであることを特徴とする半導体装置の制御方法。
（付記１２）  行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される複数のビットラインの対と、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含み、ライト動作において、インバータに対する電源の供給を停止するステップと、ライト動作以外の動作において、インバータに対する電源の供給を行うステップと、を備えることを特徴とする半導体記憶装置の制御方法。
（付記１３）  付記１２の半導体記憶装置であって、前記メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、前記電源の供給を停止するステップは、ライト動作において、前記カラムラインが活性化される場合に実行されるステップであることを特徴とする半導体記憶装置の制御方法。
（付記１）による解決手段は、行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を備え、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータと、一方の前記ビットラインと、一方の前記インバータの出力との間に設けられる第１スイッチ部と、他方の前記ビットラインと、他方の前記インバータの出力との間に設けられる第２スイッチ部と、を有し、前記第１スイッチ部および前記第２スイッチ部において、ライト動作の場合には、各々のコンダクタンスがリード動作の場合よりも大きくなるように、前記スイッチの各々の導通が制御されることを特徴とする半導体記憶装置とするとよい。
また、（付記９）による解決手段は、行列状に配置される複数のメモリセルと、前記メモリセルの列に対応して配置される一対のビットラインと、を有し、前記メモリセルは、クロスカップル接続され、各々の出力が前記ビットラインの各々に至る経路に接続される一対のインバータを含む半導体記憶装置の制御方法であって、リード動作において、各々の前記ビットラインと、前記インバータの出力との間を、第１のコンダクタンスで導通するステップと、ライト動作において、各々の前記ビットラインと、前記インバータの出力との間を、前記第１のコンダクタンスよりも大きい第２のコンダクタンスで導通するステップと、を備えることを特徴とする半導体記憶装置の制御方法とするとよい。
これにより、ライト動作において、ビットラインとインバータとの間のコンダクタンスを、インバータにおける出力と接地電位とのコンダクタンスよりも大きくすることができるため、ローレベル側への反転をより容易に行うことができる。インバータについて、出力が反転する電圧であるスレッショルド電圧が電源電圧の略１／２の電圧となるように、電源電位側および接地電位側のトランジスタのレシオを設定することにより、低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置となし得る。
【符号の説明】
【００９２】
１  メモリセルアレイ
２  カラムセレクタ
３  ＩＯ回路
４  ロウデコーダ
５  カラムデコーダ
６  内部ＣＬＫ生成回路
７  電源電位切換回路
Ｍ００、ＭＡ００〜ＭＨ００  メモリセル
ＷＬ、ＸＷＬ  ワードライン選択信号（第１ワードライン）
ＷＷＬ、ＸＷＷＬ  ライトワードライン選択信号（第２ワードライン）
ＷＣＳ、ＸＷＣＳ  ライトカラム選択信号（カラムライン）
【図１】
2011146121.tif 000003
【図２】
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【図３】
2011146121.tif 000005
【図４】
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【図５】
2011146121.tif 000007
【図６】
2011146121.tif 000008
【図７】
2011146121.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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