(57)【要約】【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。【選択図】図１
2011146763.tif 000002
【特許請求の範囲】
【請求項１】
クロックサイクル毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータであって、
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータ。
【請求項２】
前記遅延ライン制御部は、前記１変調周期当たりのデフォルトの出力クロックのサイクル数、デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記１変調周期当たりの出力クロックのサイクル数を算出し、前記所定サイクル当たりの出力クロック周期のデフォルトの変調ステップ幅、前記デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記あらかじめ設定された変調度に対応する前記所定サイクル当たりの出力クロック周期の変調ステップ幅を算出するものであることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項３】
前記遅延ライン制御部は、前記入力クロック周期計測部の計測結果に応じて、前記所定サイクル毎に、前記入力クロックを遅延する遅延ラインの遅延セルの段数差分を設定する段数差分設定回路と、前記所定サイクル毎に、前記段数差分を累積加算して、前記入力クロックを遅延する遅延ラインの遅延セルの遅延段数を決定する前記切替信号を出力する累積加算回路とを備えていることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１クロック毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧ（Spread Spectrum Clock Generator）ともいう）に関するものである。
【背景技術】
【０００２】
デジタルＳＳＣＧは、複数の遅延セルを備えており、入力クロックの１クロック毎に、入出力クロック間の遅延値を変化させることにより、出力クロックの周波数（すなわち、周期）を周期的に変調するものである。出力クロックの周波数を周期的に変調することにより、電磁干渉（ＥＭＩ（Electro-Magnetic Interference））を低減させることができるという効果がある。
【０００３】
図４は、ＳＳＣＧの出力クロック周期の変化を表す一例のグラフである。グラフの縦軸はＳＳＣＧの出力クロックの周期、横軸は時間の経過を表す。このグラフに示すように、ＳＳＣＧの出力クロックの周期は、入力クロックの周期をＴ、１クロック毎の出力クロック周期の変調ステップ幅（周期の変化量）をΔＴとすると、一定の変調パターンに従って、Ｔ−ｘ・ΔＴからＴ＋ｘ・ΔＴの範囲で１クロックサイクル毎に変化（増減）する。
【０００４】
例えば、１クロックサイクル目の遅延値を０とすると、そのサイクルの出力クロックの周期はＴとなる。また、２クロックサイクル目の遅延値をΔＴとすると、出力クロックの周期はＴ＋ΔＴとなり、３クロックサイクル目の遅延値を３ΔＴとすると、出力クロックの周期はＴ＋２・ΔＴとなる。つまり、ＳＳＣＧでは、１クロックサイクル毎に、前のサイクルの出力クロックの遅延値とそのサイクルの出力クロックの遅延値との差分が、出力クロックの周期の変化分となる。
【０００５】
ＳＳＣＧの変調プロファイル、つまり、出力クロックの周期がどのように変調されるかは、変調周期と変調度によって決定される。変調周期は変調パターンの周期を表し、ＳＳＣＧ内部では、１変調周期に含まれる出力クロックのサイクル数Ｎで規定されている。また、変調度は入力クロックの周期に対する出力クロックの周期の変化分の割合を表し、ＳＳＣＧ内部では、１クロックサイクル当たりの変調ステップ幅Ｄで規定されている。
【０００６】
ところで、一般的に、変調周波数（変調周期）は、クロックサイクル数Ｎではなく、例えば、１００ｋＨｚのように周波数で表される。この場合、変調周波数は、（１／Ｔ）・（１／Ｎ）［ｋＨｚ］で表される。また、変調度は、変調ステップ幅Ｄではなく、例えば、１０％のように、入力クロックの周期に対する出力クロックの周期の変化分の割合で表される。この場合、変調度は、Ｄ／Ｔ［％］で表される。
【０００７】
前述のように、従来のＳＳＣＧでは、変調周期として１変調周期のクロックサイクル数Ｎ、および、変調度として１クロックサイクル毎の変調ステップ幅Ｄが固定されている。そのため、入力クロックの周期Ｔが変化しない場合には、変調周期および変調度も変化せず問題は生じないが、入力クロックの周期Ｔが変化する場合には、入力クロックの周期Ｔに依存して、変調周期および変調度が変化するという問題が発生する。
【０００８】
図５は、従来のＳＳＣＧの出力クロック周期の変調プロファイルの入力クロック周期依存性を表す一例のグラフである。同図の縦軸は出力クロックの周期［ｎｓ］、横軸は経過時間［ｎｓ］を表す。このグラフは、ＳＳＣＧにより変調される出力クロックの周期変化を表したものであり、図中、上側の折れ線は、入力クロックの周期が１０ｎｓの場合、同下側の折れ線は、入力クロックの周期が５ｎｓの場合である。
【０００９】
この例では、変調ステップ幅が１ｎｓ固定、かつ、１変調周期が１６クロックサイクル固定の変調プロファイルとなっている。つまり、入力クロック周期が１０ｎｓの場合も５ｎｓの場合も、変調ステップ幅は１ｎｓであり、１変調周期は１６クロックである。
【００１０】
この場合、入力クロックの周期が１０ｎｓの場合と５ｎｓの場合とでは、以下の（Ａ）および（Ｂ）のように変調プロファイルが変化する。
（Ａ）入力クロック周期が１０ｎｓの場合、変調度＝４０％、変調周波数＝６．２５ＭＨｚ（変調周期＝１６０ｎｓ）
（Ｂ）入力クロック周期が５ｎｓの場合、変調度＝８０％、変調周波数＝１２．５ＭＨｚ（変調周期＝８０ｎｓ）
【００１１】
このようなＳＳＣＧの変調プロファイルの入力周波数依存特性は、例えば、以下のような点で好ましくない。すなわち、ＳＳＣＧの後段回路（例：ＰＬＬ、ＤＬＬなど）において、周波数が高くなった場合に変調追従性が悪くなる、ＳＳＣＧの後段回路（例：ロジック回路など）において、周波数が高くなった場合に論理動作が難しくなる、周波数が低くなった場合にＥＭＩ低減効果が小さくなる等の問題が生じる。
【００１２】
ここで、本発明に関連する技術としては、本発明者の提案する特許文献１がある。同文献は、入力クロックと出力クロックの位相を比較して、入力クロック１周期分の遅延値を有する遅延セル段数を算出し、これに応じて新たな遅延パターンを算出して変調を行うことにより、ＰＶＴ（Ｐ：プロセス、Ｖ：電源電圧、Ｔ：温度）変動に起因する変調プロファイルの変化を防止するものである。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２２７６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、前記従来技術の問題点を解消し、入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、クロックサイクル毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータであって、
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。
【００１６】
ここで、前記遅延ライン制御部は、前記１変調周期当たりのデフォルトの出力クロックのサイクル数、デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記１変調周期当たりの出力クロックのサイクル数を算出し、前記所定サイクル当たりの出力クロック周期のデフォルトの変調ステップ幅、前記デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記あらかじめ設定された変調度に対応する前記所定サイクル当たりの出力クロック周期の変調ステップ幅を算出するものであることが好ましい。
【００１７】
また、前記遅延ライン制御部は、前記入力クロック周期計測部の計測結果に応じて、前記所定サイクル毎に、前記入力クロックを遅延する遅延ラインの遅延セルの段数差分を設定する段数差分設定回路と、前記所定サイクル毎に、前記段数差分を累積加算して、前記入力クロックを遅延する遅延ラインの遅延セルの遅延段数を決定する前記切替信号を出力する累積加算回路とを備えていることが好ましい。
【発明の効果】
【００１８】
本発明によれば、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、ＳＳＣＧの後段回路の変調追従性を改善することが可能となり、また、ＳＳＣＧの後段回路の論理動作が容易になり、また、ＥＭＩ低減効果を一定に維持できる等の効果を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概略回路図である。
【図２】遅延ライン制御部の構成を表す一実施形態の概念図である。
【図３】本発明のスペクトラム拡散クロックジェネレータの出力クロック周期変調プロファイルの入力クロック周期依存性を表す一実施形態のグラフである。
【図４】スペクトラム拡散クロックジェネレータの出力クロックの周期の変化を表す一例のグラフである。
【図５】従来のスペクトラム拡散クロックジェネレータの出力クロック周期の変調プロファイルの入力クロック周期依存性を表す一例のグラフである。
【発明を実施するための形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。
【００２１】
図１は、本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概略回路図である。同図に示すスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧという）１０は、入力クロックＣＬＫＩＮの１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する時間を変化（増減）させることにより、出力クロックＣＬＫＯＵＴの周波数（すなわち、周期）を変調するものである。ＳＳＣＧ１０は、遅延ライン１２と、入力クロック周期カウント部１４と、遅延ライン制御部１６とによって構成されている。
【００２２】
遅延ライン１２は、切替信号Ｓ［Ｎ：０］に応じて入力クロックＣＬＫＩＮを遅延し、出力クロックＣＬＫＯＵＴとして出力するものである。遅延ライン１２は、直列に接続された複数（（Ｎ＋１）個）の遅延セル１８［Ｎ：０］と、遅延セル１８［Ｎ：０］の各々に対応して設けられた同数（（Ｎ＋１）個）のＡＮＤ回路２０［Ｎ：０］とによって構成されている。
【００２３】
初段の遅延セル１８［Ｎ］の入力端子は電源に接続され、最終段の遅延セル１８［０］の出力端子から、出力クロックＣＬＫＯＵＴが出力される。
【００２４】
また、ＡＮＤ回路２０［Ｎ：０］の一方の入力端子には、入力クロックＣＬＫＩＮが入力され、その他方の入力端子には、それぞれ、切替信号Ｓ［Ｎ］、Ｓ［Ｎ−１］、Ｓ［Ｎ−２］、…、Ｓ［２］、Ｓ［１］、Ｓ［０］が入力されている。また、ＡＮＤ回路２０［Ｎ：０］の出力端子は、それぞれ対応する遅延セル１８［Ｎ：０］の制御入力端子に接続されている。
【００２５】
ここで、切替信号Ｓ［Ｎ：０］は、例えば、１クロックサイクル毎に、１つだけがハイレベル（アクティブ状態）となる信号である。遅延ライン１２では、切替信号Ｓ［ｉ］（ｉ＝０〜Ｎ）がハイレベルになると、入力クロックＣＬＫＩＮが、ＡＮＤ回路２０［ｉ］を介して遅延セル１８［ｉ］に入力され、ｉ段の遅延セル［ｉ：０］により遅延され、出力クロックＣＬＫＯＵＴとして出力される。
【００２６】
続いて、入力クロック周期カウント部１４は、入力クロックＣＬＫＩＮの１周期をカウントするものである。入力クロック周期カウント部１４は、１／２分周回路２２と、リングオシレータ２４と、カウンタ２６とによって構成されている。
【００２７】
１／２分周回路２２は、入力クロックＣＬＫＩＮの周波数を１／２（２倍の周期）に分周する。つまり、１／２分周回路２２からは、入力クロックＣＬＫＩＮの１周期の時間、ハイレベル（アクティブ状態）となる分周クロックが出力される。
【００２８】
リングオシレータ２４は、１／２分周回路２２から入力される分周クロックがアクティブ状態であるハイレベルの期間、つまり、入力クロックＣＬＫＩＮの１周期の時間、入力クロックＣＬＫＩＮよりも高周波数の発振クロックを出力する。リングオシレータ２４は、１つのＮＡＮＤ回路と偶数個のインバータとがリング状に接続された一般的な構成のものであるから、その説明は省略する。
【００２９】
カウンタ２６は、入力クロックＣＬＫＩＮの１周期の時間、リングオシレータ２４から入力される発振クロックのサイクル数をカウントして、そのカウント数を出力する。
【００３０】
つまり、入力クロック周期カウント部１４では、１／２分周回路２２から、入力クロックＣＬＫＩＮの１周期の時間、アクティブ状態のハイレベルとなる分周クロックが出力され、その期間、リングオシレータ２４から発振クロックが出力される。発振クロックはカウンタ２６によってカウントされ、入力クロックＣＬＫＩＮの１周期の時間に含まれる発振クロックのサイクル数が出力される。
【００３１】
なお、１／２分周回路２２およびリングオシレータ２４は必須の構成要素ではなく、例えば、入力クロックＣＬＫＩＮの１周期の間、ＳＳＣＧ１０の外部から発振クロックに相当する所定周波数のカウントクロックを入力してもよい。
【００３２】
最後に、遅延ライン制御部１６は、基本的には、特許文献１の制御回路と同様に、入力クロックＣＬＫＩＮが入力されて動作するものであり、入力クロックＣＬＫＩＮのサイクル毎に、遅延ライン１２のどのＡＮＤ回路２０の入力端子から入力クロックＣＬＫＩＮを入力するかを決定する切替信号Ｓ［Ｎ：０］を、あらかじめ設定された時系列パターンに従って生成する。時系列パターンは、１変調周期に含まれるデフォルトの出力クロックＣＬＫＯＵＴのサイクル数、および、ターゲットの変調度に対応するものである。ただし、本発明のＳＳＣＧ１０の遅延ライン制御部１６には、さらに、入力クロック周期カウント部１４からカウント数が入力される。このカウント数に応じて、１変調周期に含まれる出力クロックＣＬＫＯＵＴのサイクル数、および、１クロックサイクルあたりの出力クロックＣＬＫＯＵＴの周期の変調ステップ幅を算出し、これらを用いて補正した時系列パターンに従って切替信号Ｓ［Ｎ：０］を生成する。
【００３３】
ここで、図２は、遅延ライン制御部の構成を表す一実施形態の概念図である。同図に示す遅延ライン制御部１６は、段数差分設定回路２８と、累積加算回路３０とによって構成されている。
【００３４】
段数差分設定回路２８は、入力クロック周期カウント部１４のカウント数に応じて、１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数差分を設定する。段数差分は、前のサイクルの入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数と、その次のサイクルの入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数との差分を表す。
【００３５】
累積加算回路３０は、１クロックサイクル毎に、段数差分設定回路２８から入力される段数差分を累積加算して、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の遅延段数を設定する切替信号Ｓ［Ｎ：０］を出力する。累積加算回路３０は、加算器３２の出力信号をラッチするフリップフロップ３４の出力信号を加算器３２にフィードバックする一般的な構成のものであるから、その説明は省略する。
【００３６】
遅延ライン制御部１６では、段数差分設定回路２８により、入力クロック周期カウント部１４のカウント数に応じて、１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数差分が設定され、累積加算回路３０により、１クロック毎に、段数差分が累積加算され、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の遅延段数を設定する切替信号Ｓ［Ｎ：０］が出力される。
【００３７】
なお、遅延ライン制御部１６は、例えば、論理合成ツールなどによって自動生成することができる。
【００３８】
また、遅延ライン１２、入力クロック周期カウント部１４および遅延ライン制御部１６の構成は何ら限定されず、同様の機能を果たすことができる各種構成のものを使用することができる。
【００３９】
次に、遅延ライン制御部１６における、１変調周期に含まれる出力クロックＣＬＫＯＵＴのサイクル数、および、１クロックサイクル当たりの出力クロックＣＬＫＯＵＴの周期の変調ステップ幅の算出方法について説明する。
【００４０】
まず、以下の説明で使用される変数について説明する。
【００４１】
Ｔin：入力クロック周期［ｎｓ］
Ｔin0：デフォルトの入力クロック周期［ｎｓ］
Ｔmod：ターゲットの変調周期［ｎｓ］
Ｔring：リングオシレータの発振周期［ｎｓ］
Ｄmod：ターゲットの変調度（％）
ΔＤmod：１クロックサイクル当たりの変調ステップ幅［ｎｓ］
ΔＤmod0：１クロックサイクル当たりのデフォルトの変調ステップ幅［ｎｓ］
Ｎclk：１変調周期当たりのクロックサイクル数
Ｎclk0：１変調周期当たりのデフォルトのクロックサイクル数
【００４２】
ここで、遅延ライン制御部１６によって算出される変数は、１変調周期当たりのクロックサイクル数Ｎclkおよび１クロックサイクル当たりの変調ステップ幅ΔＤmodである。これ以外の変数の値は既知であり、あらかじめ設定ないし測定されている。
【００４３】
１変調周期当たりのクロックサイクル数Ｎclkは、例えば、１変調周期当たりのデフォルトの出力クロックＣＬＫＯＵＴのサイクル数Ｎclk0、デフォルトの入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔin0／Ｔring）、および、現在の入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔin／Ｔring）に応じて、式（１）により算出される。
Ｎclk＝Ｎclk0×（Ｔin0／Ｔring）／（Ｔin／Ｔring）
＝Ｎclk0×（Ｔin0／Ｔin）  …  （１）
【００４４】
一方、ターゲットとする変調周期Ｔmodは、式（２）で表される。
Ｔmod＝Ｎclk0×Ｔin0  …  （２）
【００４５】
ここで、１変調周期当たりのクロックサイクル数Ｎclkの算出式（１）を変形すると、変調周期は式（３）で表され、ターゲットの変調周期Ｔmodと等しくなる。つまり、変調周期は入力クロックＣＬＫＩＮの周期の変化に依存せず、一定であることが分かる。
Ｎclk×Ｔin＝（Ｎclk0×（Ｔin0／Ｔin））×Ｔin
＝Ｎclk0×Ｔin0
＝Ｔmod  …  （３）
【００４６】
続いて、１クロックサイクル当たりの変調ステップ幅ΔＤmodは、例えば、１クロックサイクル当たりのデフォルトの変調ステップ幅ΔＤmod0、デフォルトの入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔin0／Ｔring）、および、現在の入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔin／Ｔring）に基づいて、式（４）により算出される。
ΔＤmod＝ΔＤmod0×（（Ｔin／Ｔring）／（Ｔin0／Ｔring））2
＝ΔＤmod0×（Ｔin／Ｔin0）2  …  （４）
【００４７】
一方、ターゲットとする変調度Ｄmodは式（５）で表される。
Ｄmod＝ΔＤmod0×（Ｎclk0／４）／Ｔin0  …  （５）
【００４８】
ここで、１クロックサイクル当たりの変調ステップ幅ΔＤmodの算出式（４）を変形すると、変調度は式（６）で表され、ターゲットの変調度Ｄmodと等しくなる。つまり、変調度は入力クロックＣＬＫＩＮの周期の変化に依存せず、一定であることが分かる。
ΔＤmod×（Ｎclk／４）×（１／Ｔin）
＝（ΔＤmod0×（Ｔin／Ｔin0）2）×（Ｎclk／４）×（１／Ｔin）
＝（ΔＤmod0×（Ｔin／Ｔin0）2）×（Ｎclk0×（Ｔin0／Ｔin）／４）×（１／Ｔin）
＝ΔＤmod0×（Ｎclk0／４）×（１／Ｔin0）
＝Ｄmod  …  （６）
【００４９】
次に、ＳＳＣＧ１０の動作を説明する。
【００５０】
ＳＳＣＧ１０には、２つの動作モードがある。一方は、入力クロック周期カウントモードであり、他方は、周波数変調モードである。
【００５１】
ＳＳＣＧ１０は、まず、入力クロック周期カウントモードになる。このモードでは、入力クロック周期カウント部１４により、入力クロックＣＬＫＩＮの周期がカウントされ、そのカウント数が出力される。
【００５２】
その後、ＳＳＣＧ１０は、周波数変調モードになる。このモードでは、遅延ライン制御部１６により、入力クロック周期カウントモードで取得されたカウント数に応じて、１クロックサイクル毎に、１変調周期当たりのクロックサイクル数Ｎclk、および、ターゲットの変調度に対応する１クロックサイクル当たりの変調ステップ幅ΔＤmodが算出され、算出されたクロックサイクル数Ｎclkおよび変調ステップ幅ΔＤmodに基づいて切替信号Ｓ［Ｎ：０］が生成される。
【００５３】
図３は、本発明のＳＳＣＧの出力クロック周期変調プロファイルの入力クロック周期依存性を表す一実施形態のグラフである。同図は図５に対応するものであり、上側の折れ線は、入力クロック周期が１０ｎｓの場合、同下側の折れ線は、入力クロック周期が５ｎｓの場合である。この例では、ターゲットの変調度が４０％固定、かつ、ターゲットの１変調周期が１６０ｎｓ固定の変調プロファイルとなっている。
【００５４】
この場合、入力クロックの周期が１０ｎｓの場合と５ｎｓの場合とでは以下の（Ａ）および（Ｂ）ように、１クロックサイクル当たりの変調ステップ幅および１変調周期当たりの出力クロックのサイクル数が変化する。
（Ａ）入力クロック周期が１０ｎｓの場合、変調ステップ幅＝１ｎｓ、クロックサイクル数＝１６
（Ｂ）入力クロック周期が５ｎｓの場合、変調ステップ幅＝１／４ｎｓ、クロックサイクル数＝３２
【００５５】
下記表１および表２は、それぞれ、図３のグラフに示す、入力クロック周期が１０ｎｓの場合と５ｎｓの場合における、１変調周期のクロックサイクル数、遅延値、変調度および遅延段数（Ｓ［Ｎ：０］相当）を表したものである。なお、表１および表２では、変調ステップ幅を１／４・ΔＴとしている。
【００５６】
【表１】
2011146763.tif 000003
【００５７】
【表２】
2011146763.tif 000004
【００５８】
表１に示すように、入力クロック周期が１０ｎｓ（＝Ｔと表す）の場合、変調周期および変調度は以下のように表される。
変調周期（ｋＨｚ）＝（１／Ｔ）・（１／Ｎclk）＝１／（Ｔ・Ｎclk）
変調度（％）＝Ｄmod／Ｔ
【００５９】
これに対し、表２に示すように、入力クロック周期が５ｎｓ（＝Ｔ／２と表す）の場合、変調周期および変調度は以下のように表される。
変調周期（ｋＨｚ）＝（１／（Ｔ／２））・（１／２Ｎclk）＝１／（Ｔ・Ｎclk）
変調度（％）＝１／２・Ｄmod／（Ｔ／２）＝Ｄmod／Ｔ
【００６０】
すなわち、ＳＳＣＧ１０では、入力クロック周期が１０ｎｓの場合も５ｎｓの場合も、変調周期および変調度は変化しないことが分かる。
【００６１】
表１，２には、図３に示されたように、入力クロックの周期を中心に、上下に均等に、直線的に、出力クロック周期を変化させた例を示した。しかし、遅延ライン制御部１６に設定する時系列パターンを異なったものとすることにより、上下不均等に変化させる、非直線的に変化させる、等の、様々な変調パターンを実現することが可能である。
【００６２】
また、表１，２には、１クロックサイクルごとに遅延段数を変化させた例を示したが、複数のクロックサイクルごとに遅延段数を変化させることも可能である。例えば、入力クロックＣＬＫＩＮをそのまま遅延ライン制御部１６に入力するのではなく、適当な分周比で分周した分周入力クロックを入力し、この分周入力クロックで遅延ライン制御部１６を動作させることにより、分周比のクロックサイクルごとに遅延段数を変化させる動作が可能である。
【００６３】
図１に示すＳＳＣＧ１０では、入力クロックＣＬＫＩＮの１周期の時間内の発振クロックのサイクル数をカウントすることによって、入力クロックＣＬＫＩＮの周期を計測する入力クロック周期カウント部１４を設け、このカウント部１４によるカウント結果を利用して、遅延ライン制御部１６が遅延ライン１２を制御する切替信号を生成した。しかし、入力クロックＣＬＫＩＮの周期の計測は、これ以外の様々な方法で実施することが可能である。例えば、特許文献１で示したように、入力クロックＣＬＫＩＮの位相と出力クロックＣＬＫＯＵＴの位相とを比較することにより、入力クロックＣＬＫＩＮの１周期分の遅延段数を算出する回路を、入力クロックＣＬＫＩＮの周期を計測する入力クロック周期計測部として設けることが可能である。遅延ライン制御部１６も、入力クロックＣＬＫＩＮの１周期の時間内のカウント数だけではなく、その他の形式の入力クロックＣＬＫＩＮの周期を示す計測結果に基づいて、変調周期および変調度が一定になるように切替信号を生成するよう、変形することが可能である。
【００６４】
以上のように、ＳＳＣＧ１０では、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、ＳＳＣＧ１０を使用することにより、ＳＳＣＧ１０の後段回路の変調追従性を改善することができる、ＳＳＣＧ１０の後段回路の論理動作が容易になる、ＥＭＩ低減効果を一定に維持できる等の効果を得ることができる。
【００６５】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００６６】
１０  スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
１２  遅延ライン
１４  入力クロック周期カウント部
１６  遅延ライン制御部
１８  遅延セル
２０  ＡＮＤ回路
２２  １／２分周回路
２４  リングオシレータ
２６  カウンタ
２８  段数差分設定回路
３０  累積加算回路
３２  加算器
３４  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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