(57)【要約】【課題】同一構成の記憶装置を複数同時にテストする際、異なる記憶装置のテスト結果を互いに異なる出力端子から出力させる。【解決手段】期待値比較回路１２０は、メモリ１１０から読み出された３２ビットデータと予め設定された期待値とを比較して、１ビット毎に一致しているか否かの比較結果を出力する。第１圧縮回路１３０は、期待値比較回路１２０による比較結果を８ビットの暫定圧縮データに圧縮する。第２圧縮回路１４０は暫定圧縮データをさらに１ビットの圧縮データに圧縮する。出力端子指定部１６０は、切替回路１５０が第２圧縮回路１４０による圧縮データを出力する際に、複数のプローブパッド１７０またはマイクロバンプパッド１９０のうち何れに切り替えて出力を行うべきかを指定する。【選択図】図９
2011146081.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、
複数の出力端子と、
前記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、
前記比較結果を圧縮する圧縮部と、
前記複数の出力端子のうち前記比較結果の出力先となる出力端子を指定する出力端子指定部と、
前記圧縮された比較結果を出力する際には前記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部と
を具備する記憶装置。
【請求項２】
前記圧縮部は、
前記比較結果をより少ないビット数の複数ビットの暫定圧縮データに圧縮する第１の圧縮部と、
前記暫定圧縮データを前記圧縮された比較結果である１ビットの圧縮データに圧縮する第２の圧縮部と
を備え、
前記切替部は、前記メモリからの読出しデータ、前記暫定圧縮データまたは前記圧縮データの何れかを出力し、前記圧縮データを出力する際には前記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする
請求項１記載の記憶装置。
【請求項３】
前記複数の出力端子に接続される複数の入力端子をさらに具備し、
前記複数の入力端子の各々は、他の装置の出力端子と接触可能に配置され、
前記複数の出力端子の各々は、他の装置の入力端子と接触可能に配置される
請求項２記載の記憶装置。
【請求項４】
前記複数の入力端子および前記複数の出力端子は、積層パッドにより構成される請求項３記載の記憶装置。
【請求項５】
前記複数の入力端子および前記複数の出力端子は、マイクロバンプにより構成される請求項４記載の記憶装置。
【請求項６】
複数の出力端子と、
メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、
前記比較結果を圧縮する圧縮部と、
前記複数の出力端子のうち前記比較結果の出力先となる出力端子を指定する出力端子指定部と、
前記圧縮された比較結果を出力する際には前記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部と
を具備する記憶制御装置。
【請求項７】
複数の記憶装置を積層した積層記憶装置であって、
前記複数の記憶装置の各々は、メモリと、複数の入力端子と、前記複数の入力端子に接続される複数の出力端子と、前記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、前記比較結果を圧縮する圧縮部と、前記複数の出力端子のうち他の記憶装置とは互いに異なる出力端子を前記比較結果の出力先として指定する出力端子指定部と、前記圧縮された比較結果を出力する際には前記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備して、前記複数の入力端子の各々は他の装置の出力端子と接触可能に配置され、前記複数の出力端子の各々は他の装置の入力端子と接触可能に配置される
積層記憶装置。
【請求項８】
論理回路装置上に複数の記憶装置を積層した積層回路装置であって、
前記複数の記憶装置の少なくとも１つは、メモリと、複数の入力端子と、前記複数の入力端子に接続される複数の出力端子と、前記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、前記複数の出力端子のうち他の記憶装置とは互いに異なる出力端子を前記比較結果の出力先として指定する出力端子指定部と、前記圧縮された比較結果を出力する際には前記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備して、前記入力端子は他の装置の出力端子と接触可能に配置され、前記出力端子は他の装置の入力端子と接触可能に配置される
積層回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特にメモリのテスト機能を備える記憶装置、記憶制御装置、積層記憶装置および積層回路装置に関する。
【背景技術】
【０００２】
記憶装置におけるメモリの電気的試験（テスト）を行う際には、テスターのピン数の制約や、複数チップの同時測定によるコスト削減の要請などから、少ないパッド数により実現可能なテスト機能が求められている。特に、広いビット幅のデータ用パッドを具備する場合、期待値比較回路に加えて圧縮回路を搭載し、パッド数を削減する必要がある。また、パッドはチップ面積に影響を与えるため、圧縮結果とメモリの出力パッドとを共有させ、パッド数を削減することが要求される。
【０００３】
例えば、メモリブロックのデータ圧縮の際、データビット幅に係らず、圧縮結果を同じデータ端子に出力するように構成した半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１３２６８１号公報（図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来技術では、異なるメモリ構成において、圧縮結果を同じデータ端子に出力することにより、同じテスターを利用することができるという利点がある。しかしながら、圧縮回路の出力は特定のパッドに割り当てられるため、複数の記憶装置を同じバスに搭載した場合、圧縮回路の出力が同じ配線に乗ってしまい、複数の記憶装置を同時にテストしてテスト時間を削減することができなくなるという問題がある。特に、シリコン貫通ビア（ＴＳＶ：Through Silicon Via）などの積層技術を用いた装置においては、パッド配置が同一の記憶装置を積層すると、同じパッド同士がチップ間でショートしてしまい、同時テストが困難になる。
【０００６】
本発明はこのような状況に鑑みてなされたものであり、同一構成の記憶装置を複数同時にテストする際、異なる記憶装置のテスト結果を互いに異なる出力端子から出力させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、メモリと、複数の出力端子と、上記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、上記比較結果を圧縮する圧縮部と、上記複数の出力端子のうち上記比較結果の出力先となる出力端子を指定する出力端子指定部と、上記圧縮された比較結果を出力する際には上記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備する記憶装置である。これにより、圧縮された比較結果を出力する際に、他の記憶装置と接続した場合であっても衝突を発生せずに、指定された出力端子に対してのみ出力させるという作用をもたらす。
【０００８】
また、この第１の側面において、上記圧縮部は、上記比較結果をより少ないビット数の複数ビットの暫定圧縮データに圧縮する第１の圧縮部と、上記暫定圧縮データを上記圧縮された比較結果である１ビットの圧縮データに圧縮する第２の圧縮部とを備え、上記切替部は、上記メモリからの読出しデータ、上記暫定圧縮データまたは上記圧縮データの何れかを出力し、上記圧縮データを出力する際には上記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にするようにしてもよい。これにより、上記構成において、必要に応じて暫定圧縮データを出力させるという作用をもたらす。
【０００９】
また、この第１の側面において、上記複数の出力端子に接続される複数の入力端子をさらに具備し、上記複数の入力端子の各々は、他の装置の出力端子と接触可能に配置され、上記複数の出力端子の各々は、他の装置の入力端子と接触可能に配置されるようにしてもよい。これにより、例えば積層構造において他の装置と電気的に接続させるという作用をもたらす。この場合において、上記複数の入力端子および上記複数の出力端子は、積層パッドにより構成されてもよく、特に、マイクロバンプにより構成されてもよい。
【００１０】
また、本発明の第２の側面は、複数の出力端子と、メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、上記比較結果を圧縮する圧縮部と、上記複数の出力端子のうち上記比較結果の出力先となる出力端子を指定する出力端子指定部と、上記圧縮された比較結果を出力する際には上記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備する記憶制御装置である。これにより、圧縮された比較結果を出力する際に、他の記憶制御装置と接続した場合であっても衝突を発生せずに、指定された出力端子に対してのみ出力させるという作用をもたらす。
【００１１】
また、本発明の第３の側面は、複数の記憶装置を積層した積層記憶装置であって、上記複数の記憶装置の各々は、メモリと、複数の入力端子と、上記複数の入力端子に接続される複数の出力端子と、上記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、上記比較結果を圧縮する圧縮部と、上記複数の出力端子のうち他の記憶装置とは互いに異なる出力端子を上記比較結果の出力先として指定する出力端子指定部と、上記圧縮された比較結果を出力する際には上記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備して、上記複数の入力端子の各々は他の装置の出力端子と接触可能に配置され、上記複数の出力端子の各々は他の装置の入力端子と接触可能に配置される積層記憶装置である。これにより、圧縮された比較結果を出力する際に、積層された他の記憶装置との間で衝突を発生せずに、指定された出力端子に対してのみ出力させるという作用をもたらす。
【００１２】
また、本発明の第４の側面は、論理回路装置上に複数の記憶装置を積層した積層回路装置であって、上記複数の記憶装置の少なくとも１つは、メモリと、複数の入力端子と、上記複数の入力端子に接続される複数の出力端子と、上記メモリからの読出しデータと当該読出しデータの期待値とを比較して比較結果を出力する比較部と、上記複数の出力端子のうち他の記憶装置とは互いに異なる出力端子を上記比較結果の出力先として指定する出力端子指定部と、上記圧縮された比較結果を出力する際には上記指定された出力端子に対してのみ出力するとともにそれ以外の出力端子をハイインピーダンス状態にする切替部とを具備して、上記入力端子は他の装置の出力端子と接触可能に配置され、上記出力端子は他の装置の入力端子と接触可能に配置される積層回路装置である。これにより、圧縮された比較結果を論理回路装置に出力する際に、積層された他の記憶装置との間で衝突を発生せずに、指定された出力端子に対してのみ出力させるという作用をもたらす。
【発明の効果】
【００１３】
本発明によれば、同一構成の記憶装置を複数同時にテストする際、異なる記憶装置のテスト結果を互いに異なる出力端子から出力させることができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態による記憶装置１００の全体構成例を示す図である。
【図２】本発明の第１の実施の形態による記憶装置１００の回路構成例を示す図である。
【図３】本発明の第１の実施の形態における期待値比較回路１２０の回路構成例を示す図である。
【図４】本発明の第１の実施の形態における第１圧縮回路１３０の回路構成例を示す図である。
【図５】本発明の第１の実施の形態における第２圧縮回路１４０の回路構成例を示す図である。
【図６】本発明の第１の実施の形態における切替回路１５０の回路構成例を示す図である。
【図７】本発明の第１の実施の形態によるメモリシステムの構成例を示す図である。
【図８】本発明の第２の実施の形態による記憶装置１００の全体構成例を示す図である。
【図９】本発明の第２の実施の形態による記憶装置１００の回路構成例を示す図である。
【図１０】本発明の第２の実施の形態における切替回路１５０の回路構成例を示す図である。
【図１１】本発明の第２の実施の形態によるメモリシステムの構成例を示す図である。
【図１２】本発明の第２の実施の形態によるメモリシステムを構成する記憶装置１００−１乃至８の各々の構成例の詳細を示す図である。
【図１３】本発明の第１の実施の形態による記憶装置１００の変形例を示す図である。
【図１４】本発明の第２の実施の形態による記憶装置１００の変形例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（テスト結果をプローブパッドに出力する例）
２．第２の実施の形態（テスト結果をマイクロバンプパッドに出力する例）
３．変形例
【００１６】
＜１．第１の実施の形態＞
［記憶装置の全体構成例］
図１は、本発明の第１の実施の形態による記憶装置１００の全体構成例を示す図である。この第１の実施の形態による記憶装置１００は、メモリ１１０と、期待値比較回路１２０と、第１圧縮回路１３０と、第２圧縮回路１４０と、切替回路１５０と、出力端子指定部１６０と、プローブパッド１７０とを備えている。
【００１７】
メモリ１１０は、電気的試験（テスト）の対象となる記憶領域を備えるメモリアレイである。テスト対象となる記憶領域には、期待値と一致すべきデータが予め書き込まれているものとする。本発明の実施の形態では１ワード３２ビット構成のメモリを想定して説明するが、これ以外のビット幅を有するものであってもよい。
【００１８】
期待値比較回路１２０は、メモリ１１０から読み出されたデータと、予め設定された期待値とを比較して、１ビット毎に一致しているか否かの比較結果を出力するものである。上述のように、メモリ１１０には期待値と一致すべきデータが予め書き込まれているため、メモリ１１０から読み出されたデータと期待値とを比較することにより、正常に動作しているか否かをテストすることができる。すなわち、メモリ１１０から読み出されたデータと期待値とが一致していれば正常であり、一致していなければ異常であると判定することができる。なお、期待値比較回路１２０は、特許請求の範囲に記載の比較部の一例である。
【００１９】
第１圧縮回路１３０は、期待値比較回路１２０による比較結果のビット幅を圧縮するものである。本発明の実施の形態では３２ビット幅の比較結果を８ビットの暫定圧縮データに圧縮することを想定して説明するが、これ以外のビット幅になるよう圧縮するものであってもよい。なお、第１圧縮回路１３０は、特許請求の範囲に記載の第１の圧縮部の一例である。
【００２０】
第２圧縮回路１４０は、第１圧縮回路１３０による圧縮結果をさらに圧縮するものである。本発明の実施の形態では８ビット幅の暫定圧縮データを１ビットの圧縮データに圧縮することを想定して説明するが、これ以外のビット幅を扱うものであってもよい。なお、第２圧縮回路１４０は、特許請求の範囲に記載の第２の圧縮部の一例である。
【００２１】
切替回路１５０は、メモリ１１０からの読出しデータ、第１圧縮回路１３０による暫定圧縮データ、または、第２圧縮回路１４０による圧縮データの何れかを選択して、プローブパッド１７０に出力するものである。その出力の際、この切替回路１５０は、第２圧縮回路１４０による圧縮データを出力する場合には、複数のプローブパッド１７０のうち出力端子指定部１６０によって指定されたプローブパッド１７０に切り替えて出力を行う。なお、切替回路１５０は、特許請求の範囲に記載の切替部の一例である。
【００２２】
出力端子指定部１６０は、切替回路１５０が第２圧縮回路１４０による圧縮データを出力する際に、複数のプローブパッド１７０のうち何れのプローブパッド１７０に切り替えて出力を行うべきかを指定するものである。出力端子指定部１６０は、プローブパッド１７０の識別子を保持する内部レジスタにより実現してもよく、また、外部入力から指定するためのインターフェースであってもよい。なお、この出力端子指定部１６０による指定は、圧縮結果を出力する際に有効なものであり、メモリ１１０からの読出しデータの出力先を指定するものではない。
【００２３】
プローブパッド１７０は、ウェハ試験においてテスターの探針（プローブ）を接触させるための電極パッドである。本発明の実施の形態では、切替回路１５０からの３２ビット幅のデータを３２個のプローブパッド１７０から出力するように構成することを想定して説明するが、これ以外のビット幅を扱うものであってもよい。なお、プローブパッド１７０は、特許請求の範囲に記載の出力端子の一例である。
【００２４】
［記憶装置の回路構成例］
図２は、本発明の第１の実施の形態による記憶装置１００の回路構成例を示す図である。この回路構成例において、基本的な構成は図１により説明した全体構成に準じている。
【００２５】
メモリ１１０からの３２ビット出力信号線は、期待値比較回路１２０および切替回路１５０に入力される。期待値比較回路１２０では、メモリ１１０から読み出されたデータと、予め設定された期待値とが比較される。この期待値としては、図示しない内部レジスタ等に記憶されたものや、外部から入力されたものを用いることができる。期待値比較回路１２０からの３２ビット出力信号線は、第１圧縮回路１３０に入力される。
【００２６】
第１圧縮回路１３０では、期待値比較回路１２０による３２ビットの比較結果が、圧縮モードに応じた態様によって８ビットの暫定圧縮データに圧縮される。この第１圧縮回路１３０からの８ビット出力信号線は、第２圧縮回路１４０および切替回路１５０に入力される。
【００２７】
第２圧縮回路１４０では、第１圧縮回路１３０による８ビットの暫定圧縮データが、さらに１ビットの圧縮データに圧縮される。この第２圧縮回路１４０からの１ビット出力信号線は、切替回路１５０に入力される。
【００２８】
切替回路１５０は、第２圧縮回路１４０からの１ビット出力信号線を切り替えるべきプローブパッド１７０の数に対応する個数を設ければ、機能的には十分である。ただし、遅延特性を考慮すると、メモリ１１０からの３２ビット出力に対応して３２個の切替回路１５０を設けることがより好ましい。本発明の実施の形態では、３２個の切替回路１５０のうちＬＳＢ側の８個については、第１圧縮回路１３０からの８ビット出力信号線を１ビットずつ入力するとともに、第２圧縮回路１４０からの１ビット出力信号線を分配して同じ信号を入力している。３入力のうち残る１入力にはメモリ１１０からの３２ビット出力のＬＳＢ８ビット分が入力される。一方、ＭＳＢ側の２４個については、３入力のうちの１入力にはメモリ１１０からの３２ビット出力のＭＳＢ２４ビット分が入力され、残る２入力はハイインピーダンスに固定される。このような構成により、メモリ１１０からの出力が選択された場合には、メモリ１１０からの３２ビットがプローブパッド１７０から１ビットずつ出力される。また、第１圧縮回路１３０からの出力が選択された場合には、プローブパッド１７０のＬＳＢ側の８個には第１圧縮回路１３０からの８ビットが出力され、ＭＳＢ側の２４個はハイインピーダンスとなる。また、第２圧縮回路１４０からの出力が選択された場合には、プローブパッド１７０のうち出力端子指定部１６０により指定された１つのプローブパッド１７０に第２圧縮回路１４０からの１ビットが出力され、他の３１個はハイインピーダンスとなる。
【００２９】
図３は、本発明の第１の実施の形態における期待値比較回路１２０の回路構成例を示す図である。この期待値比較回路１２０は、メモリ１１０からの３２ビット出力と３２ビットの期待値とを比較するために、３２個の排他的否定論理和（exclusive NOR）ゲート１２１−１乃至３２を備え、対応するビットが一致するか否かを検出する。この構成例では、一致するビットの出力はＨ（High）レベルとなり、一致しないビットの出力はＬ（Low）レベルとなる。
【００３０】
図４は、本発明の第１の実施の形態における第１圧縮回路１３０の回路構成例を示す図である。この第１圧縮回路１３０は、８個の論理積ゲート１３１−１乃至８と、８個の論理積ゲート１３２−１乃至８と、選択回路１３３とを備えている。
【００３１】
論理積ゲート１３１−１乃至８（以下、論理積ゲート１３１と総称することがある。）は、第１の圧縮モードに対応する圧縮処理を行うものであり、メモリ１１０からの読出しデータのＭＳＢ側から４ビットずつの論理積を生成するものである。期待値比較回路１２０の出力は、期待値と一致するときにＨレベルとなり、一致しないときにＬレベルとなるため、１つの論理積ゲート１３１に入力される４つの比較結果が全て期待値と一致している場合にのみ、その論理積ゲート１３１の出力はＨレベルとなる。
【００３２】
論理積ゲート１３２−１乃至８（以下、論理積ゲート１３２と総称することがある。）は、第２の圧縮モードに対応する圧縮処理を行うものであり、メモリ１１０からの読出しデータの４ビットずつの論理積を生成するものである。期待値比較回路１２０の出力は、期待値と一致するときにＨレベルとなり、一致しないときにＬレベルとなるため、１つの論理積ゲート１３１に入力される４つの比較結果が全て期待値と一致している場合にのみ、その論理積ゲート１３２の出力はＨレベルとなる。この例では、論理積ゲート１３２−１が第０、４、８および１２ビットの４ビットの論理積を生成し、論理積ゲート１３２−２が第１、５、９および１３ビットの４ビットの論理積を生成するというように、論理積ゲート１３１とは異なる組合せで論理積を生成する。
【００３３】
選択回路１３３は、８個の論理積ゲート１３１の出力または８個の論理積ゲート１３２の出力の何れかを、圧縮モードに応じて選択するものである。第１の圧縮モードが指定されている場合には８個の論理積ゲート１３１の出力が選択され、第２の圧縮モードが指定されている場合には８個の論理積ゲート１３２の出力が選択される。異なる圧縮モードを指定して順次テストを行い、異なる圧縮モードによる結果（暫定圧縮データ）を組み合わせることにより、不良ビットを特定することが可能となる。
【００３４】
なお、この例では２種類の圧縮モードを設けたが、３種類以上の圧縮モードを設けてもよく、逆に、圧縮モードを１種類に固定してもよい。
【００３５】
図５は、本発明の第１の実施の形態における第２圧縮回路１４０の回路構成例を示す図である。この第２圧縮回路１４０は、４入力の論理積ゲート１４１−１乃至２と、２入力の論理積ゲート１４２とを備える。この構成例では、３つの論理積ゲート１４１−１乃至２および１４２により、８入力の論理積ゲートを構成している。期待値比較回路１２０の出力は、期待値と一致するときにＨレベルとなり、一致しないときにＬレベルとなるため、入力される８つの比較結果が全て期待値と一致している場合にのみ、この第２圧縮回路１４０の出力はＨレベルとなる。したがって、この第２圧縮回路１４０からの１ビットの出力（圧縮データ）を観測することにより、何れかのビットにおける不一致を検出することができる。
【００３６】
図６は、本発明の第１の実施の形態における切替回路１５０の回路構成例を示す図である。この切替回路１５０は、選択回路として、入力バッファ１５１−１乃至３と、インバータ１５２−１乃至３と、トランスファーゲート１５３−１乃至３とを備えている。また、この切替回路１５０は、論理和ゲート１５４と、論理積ゲート１５５と、インバータ１５６と、否定論理和ゲート１５７と、否定論理積ゲート１５８と、インバータ１５９とを備えている。
【００３７】
入力バッファ１５１−１乃至３（以下、入力バッファ１５１と総称することがある。）は、それぞれメモリ１１０、第１圧縮回路１３０または第２圧縮回路１４０からの入力を受けるバッファである。
【００３８】
インバータ１５２−１乃至３は、選択信号を反転するインバータである。ここで、選択信号は、メモリ１１０、第１圧縮回路１３０および第２圧縮回路１４０のそれぞれに対応して１本ずつ設けられていることを想定する。すなわち、メモリ１１０、第１圧縮回路１３０および第２圧縮回路１４０のうち何れか１つの選択信号のみがアクティブになるように制御されているものとする。なお、この選択信号は、外部からインターフェースを介して入力するようにしてもよく、また、図示しない内部レジスタに設定するようにしてもよい。
【００３９】
トランスファーゲート１５３−１乃至３（以下、トランスファーゲート１５３と総称することがある。）は、それぞれ入力バッファ１５１−１乃至３の出力を選択信号に応じて通過させるか否か制御するものである。このトランスファーゲート１５３は、ＣＭＯＳ構造により構成されており、対応する選択信号がアクティブになっていれば入力バッファ１５１からの出力を通過させ、対応する選択信号がアクティブになっていなければ出力をハイインピーダンスにする。トランスファーゲート１５３−１乃至３の出力はバス接続されており、通過した出力が得られるようになっている。すなわち、メモリ１１０、第１圧縮回路１３０および第２圧縮回路１４０のうち何れか１つの選択信号のみがアクティブになり、通過する経路以外はハイインピーダンスとなるため、通過する経路のみが有効な値を出力する。以下、このバス接続への出力結果を選択値と称する。このように、入力バッファ１５１−１乃至３と、インバータ１５２−１乃至３と、トランスファーゲート１５３−１乃至３とにより、３入力の選択回路を構成している。
【００４０】
論理和ゲート１５４および論理積ゲート１５５は、プローブパッド出力有効信号を生成するものである。論理和ゲート１５４は、メモリ１１０を選択する選択信号と、第１圧縮回路１３０を選択する選択信号と、出力端子指定部１６０からの指定信号との論理和を生成する。論理積ゲート１５５は、出力コマンドと論理和ゲート１５４との論理積を生成し、プローブパッド出力有効信号として出力する。この出力コマンドは、リードコマンドが実行される際にアクティブになる信号である。なお、出力端子指定部１６０からの指定信号は、記憶装置１００内の複数の切替回路１５０のうち一つのみを指定しているものとする。
【００４１】
インバータ１５６は、論理積ゲート１５５から出力されたプローブパッド出力有効信号を反転するものである。否定論理和ゲート１５７は、インバータ１５６の出力と選択値との論理和を反転した値を生成するものである。否定論理積ゲート１５８は、プローブパッド出力有効信号と選択値との論理積を反転した値を生成するものである。インバータ１５９は、否定論理和ゲート１５７および否定論理積ゲート１５８の出力に従って、選択値をプローブパッド１７０に出力するものである。
【００４２】
これにより、選択信号がメモリ１１０または第１圧縮回路１３０からの出力を選択している場合には、出力端子指定部１６０からの指定信号に依存せずに選択値が出力される。一方、選択信号が第２圧縮回路１４０からの出力を選択している場合には、出力端子指定部１６０によって指定された切替回路１５０のみが第２圧縮回路１４０からの１ビット信号を出力し、他の切替回路１５０の出力はハイインピーダンスとなる。
【００４３】
［メモリシステムの構成例］
図７は、本発明の第１の実施の形態によるメモリシステムの構成例を示す図である。このメモリシステムは、バス２００上に記憶装置１００を複数接続することにより構成されている。記憶装置１００の各々は図１により説明したように構成上は同一であり、対応するプローブパッド１７０はバス２００の同じ信号線に接続されている。ただし、出力端子指定部１６０によって指定されているプローブパッド１７０は、記憶装置１００によって互いに異なっている。
【００４４】
この構成例では、記憶装置１００が３台接続されているものとし、第２圧縮回路１４０の出力先を切替可能なプローブパッド１７０はそれぞれ３つであるものとしている。そして、左側の記憶装置１００では最も右のプローブパッド１７０が指定され、真ん中の記憶装置１００では右から２番目のプローブパッド１７０が指定され、右側の記憶装置１００では右から３番目のプローブパッド１７０が指定されているものとしている。したがって、３台の記憶装置１００の第２圧縮回路１４０から同時に１ビットの圧縮データを出力する場合であっても、バス２００のそれぞれ異なる信号線に出力されるため、衝突が生じることはない。一方、第１圧縮回路１３０の暫定圧縮データ（この例では３ビット）を出力する場合や、メモリ１１０からの読出しデータ（この例では４ビット）を出力する場合には、通常の通り１台ずつ順次出力することになる。
【００４５】
このように、本発明の第１の実施の形態によれば、出力端子指定部１６０によって指定されたプローブパッド１７０が第２圧縮回路１４０の出力先となるよう切替回路１５０によって切り替えることができる。これにより、複数の同じ構成の記憶装置１００をバス２００に接続した場合であっても、第２圧縮回路１４０の出力を同時に並列に取得することができる。
【００４６】
＜２．第２の実施の形態＞
［記憶装置の全体構成例］
図８は、本発明の第２の実施の形態による記憶装置１００の全体構成例を示す図である。この第２の実施の形態による記憶装置１００は、切替回路１５０にマイクロバンプパッド１９０が接続されている点以外は第１の実施の形態と同様の構成を備えている。
【００４７】
マイクロバンプパッド１９０は、ＬＳＩチップ間を接続するための微細なバンプ（マイクロバンプ）構造を有する電極パッドである。このマイクロバンプパッド１９０により、複数のＬＳＩチップを積層した積層構造を形成することが可能となる。すなわち、このマイクロバンプパッド１９０は積層パッドとして機能する。この第２の実施の形態における切替回路１５０は、プローブパッド１７０またはマイクロバンプパッド１９０に対して、メモリ１１０からの読出しデータ、第１圧縮回路１３０による暫定圧縮データまたは第２圧縮回路１４０による圧縮データの何れかを出力する。
【００４８】
なお、マイクロバンプパッド１９０は、特許請求の範囲に記載の出力端子の一例である。
【００４９】
［記憶装置の回路構成例］
図９は、本発明の第２の実施の形態による記憶装置１００の回路構成例を示す図である。この回路構成例において、基本的な構成は図８により説明した全体構成に準じている。切替回路１５０にマイクロバンプパッド１９０が接続されている点以外は第１の実施の形態と同様の回路構成を備えている。
【００５０】
この構成例では、第１圧縮回路１３０による暫定圧縮データまたは第２圧縮回路１４０による圧縮データの何れかを出力する８つの切替回路１５０のみに、プローブパッド１７０が接続されている。すなわち、ウェハ試験に必要とされる８つの切替回路１５０においてはプローブパッド１７０への切替を可能とし、それ以外の２４個の切替回路１５０からはマイクロバンプパッド１９０のみに出力するように構成している。
【００５１】
図１０は、本発明の第２の実施の形態における切替回路１５０の回路構成例を示す図である。この切替回路１５０は、第１の実施の形態のようなプローブパッド１７０への出力に加え、マイクロバンプパッド１９０への出力も行えるようになっている。すなわち、プローブパッド１７０への出力のために、論理和ゲート１５４−１と、論理積ゲート１５５−１と、インバータ１５６−１と、否定論理和ゲート１５７−１と、否定論理積ゲート１５８−１と、インバータ１５９−１とを備えている。そして、マイクロバンプパッド１９０への出力のために、論理和ゲート１５４−２と、論理積ゲート１５５−１と、インバータ１５６−２と、否定論理和ゲート１５７−２と、否定論理積ゲート１５８−２と、インバータ１５９−２とを備えている。
【００５２】
トランスファーゲート１５３の出力（選択値）は、否定論理和ゲート１５７−１および２と、否定論理積ゲート１５８−１および２とに入力される。
【００５３】
論理和ゲート１５４−１および論理積ゲート１５５−１は、プローブパッド出力有効信号を生成するものである。論理和ゲート１５４−１は、メモリ１１０を選択する選択信号と、第１圧縮回路１３０を選択する選択信号と、出力端子指定部１６０からの指定信号との論理和を生成する。論理積ゲート１５５−１は、プローブパッド出力コマンドと論理和ゲート１５４−１との論理積を生成し、プローブパッド出力有効信号として出力する。このプローブパッド出力コマンドは、プローブパッドに対するリードコマンドが実行される際にアクティブになる信号である。論理和ゲート１５４−２および論理積ゲート１５５−２は、マイクロバンプパッド出力有効信号を生成するものである。論理和ゲート１５４−２は、メモリ１１０を選択する選択信号と、第１圧縮回路１３０を選択する選択信号と、出力端子指定部１６０からの指定信号との論理和を生成する。論理積ゲート１５５−２は、マイクロバンプパッド出力コマンドと論理和ゲート１５４−２との論理積を生成し、マイクロバンプパッド出力有効信号として出力する。このマイクロバンプパッド出力コマンドは、マイクロバンプパッドに対するリードコマンドが実行される際にアクティブになる信号である。なお、出力端子指定部１６０からの指定信号は、記憶装置１００内の複数の切替回路１５０のうち一つのみを指定し、さらに、プローブパッド１７０またはマイクロバンプパッド１９０の何れか一方を指定しているものとする。
【００５４】
インバータ１５６−１は、論理積ゲート１５５−１から出力されたプローブパッド出力有効信号を反転するものである。否定論理和ゲート１５７−１は、インバータ１５６−１の出力と選択値との論理和を反転した値を生成するものである。否定論理積ゲート１５８−１は、プローブパッド出力有効信号と選択値との論理積を反転した値を生成するものである。インバータ１５９−１は、否定論理和ゲート１５７−１および否定論理積ゲート１５８−１の出力に従って、選択値をプローブパッド１７０に出力するものである。
【００５５】
インバータ１５６−２は、論理積ゲート１５５−２から出力されたマイクロバンプパッド出力有効信号を反転するものである。否定論理和ゲート１５７−２は、インバータ１５６−２の出力と選択値との論理和を反転した値を生成するものである。否定論理積ゲート１５８−２は、マイクロバンプパッド出力有効信号と選択値との論理積を反転した値を生成するものである。インバータ１５９−２は、否定論理和ゲート１５７−２および否定論理積ゲート１５８−２の出力に従って、選択値をマイクロバンプパッド１９０に出力するものである。
【００５６】
これにより、選択信号がメモリ１１０または第１圧縮回路１３０からの出力を選択している場合には、出力端子指定部１６０からの指定信号に依存せずに選択値がプローブパッド１７０またはマイクロバンプパッド１９０から出力される。一方、選択信号が第２圧縮回路１４０からの出力を選択している場合には、出力端子指定部１６０によって指定された切替回路１５０に接続するプローブパッド１７０またはマイクロバンプパッド１９０のみが第２圧縮回路１４０からの１ビット信号を出力する。このとき、他の切替回路１５０に接続するプローブパッド１７０およびマイクロバンプパッド１９０の出力はハイインピーダンスとなる。
【００５７】
［メモリシステムの構成例］
図１１は、本発明の第２の実施の形態によるメモリシステムの構成例を示す図である。このメモリシステムは、ロジックチップ３００上に記憶装置１００−１乃至８（以下、記憶装置１００と総称する場合がある。）を積層した積層回路装置として構成されている。また、記憶装置１００−１乃至８を積層した部分は、積層記憶装置を構成することになる。
【００５８】
記憶装置１００−１乃至８の各々は、同一の構成を備えている。記憶装置１００−１乃至８の各々は、上側の記憶装置１００と接触可能に配置されたマイクロバンプパッド１８０と、下側の記憶装置１００と接触可能に配置されたマイクロバンプパッド１９０とを備えている。記憶装置１００−１乃至８は、積層されることにより上下に配置されたマイクロバンプパッド１８０とマイクロバンプパッド１９０とが電気的に接続される。記憶装置１００の内部において、マイクロバンプパッド１８０とマイクロバンプパッド１９０との間は信号線等により接続されており、結果として記憶装置１００−１乃至８の全体でバスを形成する。なお、マイクロバンプパッド１８０は、特許請求の範囲に記載の入力端子の一例である。
【００５９】
なお、この構成例では、プローブパッド１７０については図示せずに省略している。
【００６０】
ロジックチップ３００は、上部において記憶装置１００−８と接触可能に配置されたマイクロバンプパッド３８０を備えている。ロジックチップ３００上に記憶装置１００−８が積層されることにより、記憶装置１００−８のマイクロバンプパッド１９０とロジックチップ３００のマイクロバンプパッド３８０とが電気的に接続される。
【００６１】
記憶装置１００−１乃至８の何れかのメモリ１１０からの３２ビットデータは、ロジックチップ３００内部のメモリコントローラ３１０に入力される。また、第１圧縮回路１３０または第２圧縮回路１４０に接続する８ビットの信号線はマイクロバンプパッド３９０に接続する。このように、マイクロバンプパッドによって形成されるバスにより、メモリ１１０の読出しデータ、または、第１圧縮回路１３０または第２圧縮回路１４０の圧縮結果が伝達される。
【００６２】
この構成例では、記憶装置１００−１乃至８の出力端子指定部１６０において互いに異なる位置のマイクロバンプパッド１９０が指定されており、第２圧縮回路１４０の出力を衝突させることなく同時に取得することができる。
【００６３】
図１２は、本発明の第２の実施の形態によるメモリシステムを構成する記憶装置１００−１乃至８の各々の構成例の詳細を示す図である。この構成例は、図９により説明した構成例とほぼ同様であるが、３２ビットデータのビット割当てが左右において逆になっている。すなわち、第１圧縮回路１３０または第２圧縮回路１４０に接続する切替回路１５０は左側の８つに割り当てられており、右側の２４個の切替回路１５０には第１圧縮回路１３０および第２圧縮回路１４０は接続されない。
【００６４】
このように、本発明の第２の実施の形態によれば、出力端子指定部１６０によって指定されたプローブパッド１７０またはマイクロバンプパッド１９０が第２圧縮回路１４０の出力先となるよう切替回路１５０によって切り替えることができる。これにより、複数の同じ構成の記憶装置１００−１乃至８をロジックチップ３００上に積層した場合であっても、第２圧縮回路１４０の出力を同時に並列に取得することができる。
【００６５】
＜３．変形例＞
［第１の変形例］
図１３は、本発明の第１の実施の形態による記憶装置１００の変形例を示す図である。図１により説明した第１の実施の形態では、第１圧縮回路１３０と第２圧縮回路１４０を個別に設けて、第１圧縮回路１３０による暫定圧縮データを切替回路１５０からプローブパッド１７０に出力していた。これに対し、この変形例では第１圧縮回路１３０と第２圧縮回路１４０を一つの圧縮回路１３４にまとめている。これにより、メモリ１１０から読み出された３２ビットを１ビットに圧縮した圧縮データが出力されるが、その途中段階の４ビットの暫定圧縮データは出力されなくなる。第１の実施の形態では切替回路１５０として３入力の選択回路が必要であったが、この変形例では２入力の選択回路で足りることとなる。不良個所の特定が不要な場合には、構成を簡略化することができ、有用である。なお、圧縮回路１３４は、特許請求の範囲に記載の圧縮部の一例である。
【００６６】
［第２の変形例］
図１４は、本発明の第２の実施の形態による記憶装置１００の変形例を示す図である。図８により説明した第２の実施の形態では、第１圧縮回路１３０と第２圧縮回路１４０を個別に設けて、第１圧縮回路１３０による圧縮結果を切替回路１５０からプローブパッド１７０またはマイクロバンプパッド１９０に出力していた。これに対し、この変形例では第１圧縮回路１３０と第２圧縮回路１４０を一つの圧縮回路１３４にまとめている。これにより、メモリ１１０から読み出された３２ビットを１ビットに圧縮した圧縮データが出力されるが、その途中段階の４ビットの暫定圧縮データは出力されなくなる。第２の実施の形態では切替回路１５０として３入力の選択回路が必要であったが、この変形例では２入力の選択回路で足りることとなる。不良個所の特定が不要な場合には、構成を簡略化することができ、有用である。なお、圧縮回路１３４は、特許請求の範囲に記載の圧縮部の一例である。
【００６７】
［その他の変形例］
上述の各実施の形態では、メモリ１１０を内部に備えた記憶装置１００について説明したが、メモリ１１０を外部に切り離した記憶制御装置として構成しても構わない。この場合、メモリ１１０と記憶制御装置との間はプローブパッドやマイクロバンプパッド等を介して接続されることになる。
【００６８】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【符号の説明】
【００６９】
１００  記憶装置
１１０  メモリ
１２０  期待値比較回路
１３０  第１圧縮回路
１３４  圧縮回路
１４０  第２圧縮回路
１５０  切替回路
１６０  出力端子指定部
１７０  プローブパッド
１８０、１９０  マイクロバンプパッド
２００  バス
３００  ロジックチップ
３１０  メモリコントローラ
３８０、３９０  マイクロバンプパッド
【図１】
2011146081.tif 000003
【図２】
2011146081.tif 000004
【図３】
2011146081.tif 000005
【図４】
2011146081.tif 000006
【図５】
2011146081.tif 000007
【図６】
2011146081.tif 000008
【図７】
2011146081.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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