(57)【要約】【課題】より大きい絶対値のゲインを含む可変のゲインで、画素からの信号を増幅する。【解決手段】固体撮像素子は、入射光に応じた信号を出力する画素と、画素からの信号が入力される入力容量Ｃｉと、−入力端子に入力容量Ｃｉが接続されるとともに＋入力端子に所定電位Ｖｒｅｆが印加される演算増幅器ＯＰと、帰還回路ＦＢＣとを備える。帰還回路ＦＢＣは、−入力端子と演算増幅器ＯＰの出力端子との間をオンオフする帰還スイッチＦＢＳＷと、スイッチＳＷ１と容量Ｃｆ１との直列回路で構成され−入力端子と前記出力端子との間に接続された第１の個別帰還回路ＩＦＢＣ１と、スイッチＳＷ２と容量Ｃｆ２との直列回路で構成され一端部が−入力端子又は前記出力端子に接続された第２の個別帰還回路ＩＦＢＣ２と、第２の個別帰還回路ＩＦＢＣ２の他端部と前記出力端子との間をオンオフする分離用スイッチSW10と、を有する。【選択図】図２
2011129964.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた信号を出力する画素と、
前記画素からの信号又はこれに応じた信号が入力される入力容量と、
第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、
前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフする帰還スイッチと、スイッチと１つ以上の容量との直列回路で構成され前記第１の入力端子と前記出力端子との間に接続された第１の個別帰還回路と、スイッチと１つ以上の容量との直列回路で構成され一端部が前記第１の入力端子又は前記出力端子に接続された第２の個別帰還回路と、前記第２の個別帰還回路の他端部と前記出力端子又は前記第１の入力端子との間をオンオフする分離用スイッチと、を有する帰還回路と、
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記第２の個別帰還回路の両端部間に、前記第２の個別帰還回路の前記１つ以上の容量の一方電極と配線との間で生ずる寄生容量が存することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第１の個別帰還回路の容量値は、前記第２の個別帰還回路の容量値よりも小さいことを特徴とする請求項１又は２記載の固体撮像素子。
【請求項４】
スイッチと１つ以上の容量との直列回路で構成され前記第２の個別帰還回路と並列接続された１つ以上の他の個別帰還回路を、備えたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
【請求項５】
前記分離用スイッチのオフ時に、前記第２の個別帰還回路の前記一端部に所定電位を印加するスイッチを備えたことを特徴とする請求項１乃至４のいずれかに記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
下記特許文献１には、画素アレイのカラムごとに、画素からの信号を増幅するカラムアンプが設けられた固体撮像素子が開示されている。この固体撮像素子では、前記カラムアンプは、画素からの信号が入力されるスイッチトキャパシタアンプと、前記スイッチトキャパシタアンプの出力部に入力部が接続されたバッファとから構成されている。このような固体撮像素子において、前記バッファが設けられていないものも知られている。
【０００３】
前記スイッチトキャパシタアンプは、演算増幅器と、前記演算増幅器の非反転入力端子に接続された入力容量と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続され可変の容量値を形成する帰還回路とから構成されている。前記帰還回路は、前記反転入力端子と前記出力端子との間をオンオフする帰還スイッチと、前記反転入力端子と前記出力端子との間に並列接続された複数の個別帰還回路とから構成されている。前記各個別帰還回路は、スイッチと容量との直列回路で構成されている。
【０００４】
前記スイッチトキャパシタアンプのゲインの絶対値は、入力容量の容量値を帰還回路の容量値で割った値となる。前記複数の個別帰還回路のスイッチのオンオフ状態により前記帰還回路の容量値が定まるので、可変のゲインを得ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３４９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記従来の固体撮像素子では、１つの個別帰還回路の容量の容量値を十分に小さく設定し、その個別帰還回路のスイッチのみをオンさせ、残りの個別帰還回路のスイッチをオフさせれば、帰還回路が形成する容量値は十分に小さくなり、カラムアンプのゲインの絶対値を十分に大きくすることができるはずである。
【０００７】
しかし、前記従来の固体撮像素子では、このようにしてもカラムアンプの絶対値のゲインを十分に大きくすることはできないことが判明した。その理由については、後に、本発明と比較される比較例の説明において明らかにする。
【０００８】
本発明は、このような事情に鑑みてなされたもので、より大きい絶対値のゲインを含む可変のゲインで、画素からの信号又はこれに応じた信号を増幅することができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、入射光に応じた信号を出力する画素と、前記画素からの信号又はこれに応じた信号が入力される入力容量と、第１の入力端子に前記入力容量が接続されるとともに第２の入力端子に所定電位が印加される演算増幅器と、帰還回路とを備えたものである。前記帰還回路は、前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフする帰還スイッチと、スイッチと１つ以上の容量との直列回路で構成され前記第１の入力端子と前記出力端子との間に接続された第１の個別帰還回路と、スイッチと１つ以上の容量との直列回路で構成され一端部が前記第１の入力端子又は前記出力端子に接続された第２の個別帰還回路と、前記第２の個別帰還回路の他端部と前記出力端子又は前記第１の入力端子との間をオンオフする分離用スイッチと、を有する。
【００１０】
本明細書において、スイッチと１つ以上の容量との直列回路とは、スイッチに対する各容量の接続関係が直列となっている回路をいい、各容量間の接続関係は直列や並列や直並列など任意の関係でよいものとする。
【００１１】
第２の態様による固体撮像素子は、前記第１の態様において、前記第２の個別帰還回路の両端部間に、前記第２の個別帰還回路の前記１つ以上の容量の一方電極と配線との間で生ずる寄生容量が存するものである。
【００１２】
第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記第１の個別帰還回路の容量値は、前記第２の個別帰還回路の容量値よりも小さいものである。
【００１３】
第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、スイッチと１つ以上の容量との直列回路で構成され前記第２の個別帰還回路と並列接続された１つ以上の他の個別帰還回路を、備えたものである。
【００１４】
第５の態様による固体撮像素子は、前記第１乃至第４のいずれかの態様において、前記分離用スイッチのオフ時に、前記第２の個別帰還回路の前記一端部に所定電位を印加するスイッチを備えたものである。
【発明の効果】
【００１５】
本発明によれば、より大きい絶対値のゲインを含む可変のゲインで、画素からの信号又はこれに応じた信号を増幅することができる固体撮像素子を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態による固体撮像素子を示す回路図である。
【図２】図１中の１つの増幅回路を示す回路図である。
【図３】図２に示す増幅回路の各部のレイアウトを模式的に示す図である。
【図４】本発明の第２の実施の形態による固体撮像素子の１つの増幅回路を示す回路図である。
【図５】図４に示す増幅回路の各部のレイアウトを模式的に示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明による固体撮像素子について、図面を参照して説明する。
【００１８】
［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す回路図である。本実施形態による固体撮像素子１は、２次元状に配置された複数の画素１１と、垂直走査回路１２と、水平走査回路１３と、画素１１の各列に対応して設けられ対応する列の画素１１の出力信号が供給される垂直信号線１４と、各垂直信号線１４に接続された定電流源１５と、各垂直信号線１４に対応して設けられ垂直信号線１４の信号を入力電圧Ｖｉｎとして受けて出力電圧Ｖｏｕｔを出力する増幅回路１６と、サンプリング部１７と、水平信号線１８Ｎ，１８Ｓと、出力アンプＡＰＮ，ＡＰＳと、水平信号線１８Ｎ，１８Ｓをそれぞれ所定タイミングで所定電位ＶｒｅｆにリセットするためのトランジスタＲＴＨＮ，ＲＴＨＳとを有している。水平走査回路１３は、列毎に水平走査信号φＨを出力する。図１において、Ｖｄｄは画素部の電源電位である。
【００１９】
なお、本発明では、垂直信号線１４と増幅回路１６の入力部との間に、バッファ等の信号処理部を介在させ、増幅回路１６の入力部に、垂直信号線１４の信号（画素１１からの信号）に応じた信号が入力されるようにしてもよい。また、前記特許文献１に開示された固体撮像素子と同様に、増幅回路１６とサンプリング部１７との間にバッファを設けてもよい。
【００２０】
各画素１１は、一般的なＣＭＯＳ型固体撮像素子と同様に、光電変換部としてのフォトダイオードＰＤと、電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセット部としてのリセットトランジスタＲＥＳと、当該画素１１を選択するための選択部としての選択トランジスタＳＥＬとを有している。
【００２１】
転送トランジスタＴＸ、リセットトランジスタＲＥＳ、選択トランジスタＳＥＬのゲートは、行方向に配置される画素１１に共通に接続され、行毎に、垂直走査回路１２からの駆動信号φＴＸ、φＲＥＳ、φＳＥＬが供給される。これらのトランジスタＴＸ，ＲＥＳ，ＳＥＬの機能及び動作は、一般的なＣＭＯＳ固体撮像素子と同様であるため、ここでは、その詳細な説明は省略する。
【００２２】
各サンプリング部１７は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施の形態では、第１の容量ＣＳは、光信号を蓄積する容量である。第２の容量ＣＮは、前記光信号から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部１７は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部１７は、対応する増幅回路１６の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路１３からの水平走査信号φＨに従って水平信号線１８Ｎ，１８Ｓへ供給する。水平信号線１８Ｎ，１８Ｓに出力された光信号及び差分用信号はそれぞれそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、外部信号処理部（図示せず）へ出力される。図面には示していないが、この外部信号処理部は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。なお、このような差分を得る差動アンプ等を固体撮像素子１に搭載してもよい。このサンプリング部１７は、増幅回路１６のオフセットを取り除くために設けられている。
【００２３】
図２は、図１中の１つの増幅回路１６を示す回路図である。図３は、図２に示す増幅回路１６の各部のレイアウトを模式的に示す図である。図３中の長手方向が列方向（カラム方向）である。図３において、寄生容量Ｃｐ２〜Ｃｐ４以外の各容量の一方電極を紙面手前側に、他方電極を紙面奥側に、両電極がややずれて重なったかのように記載している。なお、図３に示すように、所定電位Ｖｒｅｆ及び制御信号φＳＷ１〜φＳＷ４，φＳＷ１０，φＳＷ１１は各増幅回路１６に対して共通して供給されるが、図１ではその図示を省略している。
【００２４】
本実施の形態では、増幅回路１６は、入力電圧Ｖｉｎが一方電極に印加される入力容量Ｃｉと、演算増幅器ＯＰと、演算増幅器ＯＰの反転入力端子（−入力端子）と演算増幅器ＯＰの出力端子との間に接続された帰還回路ＦＢＣと、を有している。演算増幅器ＯＰの−入力端子には、入力容量Ｃｉの他方電極が接続されている。演算増幅器ＯＰの非反転入力端子（＋入力端子）には、所定電位Ｖｒｅｆが印加されている。演算増幅器ＯＰの出力端子が、出力電圧Ｖｏｕｔを出力する増幅回路１６の出力部となっている。なお、以下の説明では、入力容量Ｃｉの容量値も同じ符号Ｃｉで示すものとする。この点は、後述する各容量についても同様である。
【００２５】
本実施の形態では、帰還回路ＦＢＣは、帰還スイッチＦＢＳＷと、第１乃至第４の個別帰還回路ＩＦＢＣ１〜ＩＦＢＣ４と、分離用スイッチＳＷ１０と、スイッチＳＷ１１とから構成されている。
【００２６】
帰還スイッチＦＢＳＷは、演算増幅器ＯＰの−入力端子と演算増幅器ＯＰの出力端子との間に接続され、その間をオンオフする。第１の個別帰還回路ＩＦＢＣ１は、スイッチＳＷ１と１つの容量Ｃｆ１との直列回路で構成され、その一端部が演算増幅器ＯＰの−入力端子に接続され、その他端部が演算増幅器ＯＰの出力端子に接続されている。第２の個別帰還回路ＩＦＢＣ２は、スイッチＳＷ２と１つの容量Ｃｆ２との直列回路で構成され、その一端部が演算増幅器ＯＰの−入力端子に接続され、その他端部が分離用スイッチＳＷ１０を介して演算増幅器ＯＰの出力端子に接続されている。分離用スイッチＳＷ１０は、第２の個別帰還回路ＩＦＢＣ２の前記他端部と演算増幅器ＯＰの出力端子との間をオンオフする。
【００２７】
第３の個別帰還回路ＩＦＢＣ３は、スイッチＳＷ３と１つの容量Ｃｆ３との直列回路で構成され、第２の個別帰還回路ＩＦＢＣ２と並列接続されている。第４の個別帰還回路ＩＦＢＣ４は、スイッチＳＷ４と２つの容量Ｃｆ４ａ，Ｃｆ４ｂとの直列回路で構成され、第２の個別帰還回路ＩＦＢＣ２と並列接続されている。本実施の形態では、２つの容量Ｃｆ４ａ，Ｃｆ４ｂは互いに並列接続されているが、２つの容量Ｃｆ４ａ，Ｃｆ４ｂの接続関係はこれに限られない。なお、いずれの個別帰還回路ＩＦＢＣ１〜ＩＦＢＣ４においても、用いる容量の数やそれらの間の接続関係は任意に定めることができる。
【００２８】
スイッチＳＷ１１は、第２の個別帰還回路ＩＦＢＣ２の分離用スイッチＳＷ１０側の端部と接地との間に接続され、分離用スイッチＳＷ１０のオフ時に第２の個別帰還回路ＩＦＢＣのその端部に接地電位を印加するようになっている。スイッチＳＷ１１は、接地電位に代えて、他の任意の電位を印加するようにしてもよい。
【００２９】
本実施の形態では、スイッチＳＷ１〜ＳＷ４，ＳＷ１０，ＳＷ１１，ＦＢＳＷは、ＭＯＳトランジスタで構成され、対応する制御信号（その制御信号の符号は、スイッチの符号にφを付したものとしている。）に応じてオンオフする。ここでは、これらのスイッチは、対応する制御信号がＨ（ハイレベル）の場合にオンし、対応する制御信号がＬ（ローレベル）の場合にオフするものとする。なお、これらのスイッチはＭＯＳトランジスタに限られない。
【００３０】
本実施の形態では、ｎを２以上（４以上でもよい。）の整数とし、単位容量値をＣとしたとき、Ｃｉ＝８Ｃ、Ｃｆ１＝Ｃ／ｎ、Ｃｆ２＝Ｃｆ３＝Ｃｆ４ａ＝Ｃｆ４ｂ＝Ｃとされている。これにより、第１の個別帰還回路ＩＦＢＣ１の容量値が、他の個別帰還回路ＩＦＢＣ２〜ＩＦＢＣ４の容量値よりも小さくなっている。図３に示すように、入力容量Ｃｉは、単位容量値Ｃを示す単位容量を８個並列したものとして構成され、容量Ｃｆ２，Ｃｆ３，Ｃｆ４ａ，Ｃｆ４ｂはそれぞれ１個の単位容量で構成されている。容量Ｃｆ１の容量値は高ゲインを得るためにＣ／ｎに設定するべく、容量Ｃｆ１の電極面積は、前記単位容量の電極面積の１／ｎに設定されている。
【００３１】
増幅回路１６は、各垂直信号線１４に対応して設けられるので、図３に示すように、行方向の幅が極めて狭くて列方向に延びた短冊状の領域に配置されている。その結果、容量Ｃｆ２，Ｃｆ３，Ｃｆ４ａ，Ｃｆ４ｂのパターンも列方向に比較的長く形成せざるを得ず、図３に示すように、それらの図３中の紙面奥側の電極とそれらに近接して並行して行方向に走る信号線（演算増幅器ＯＰの−入力端子に接続されている配線）との間で比較的大きな寄生容量Ｃｐ２〜Ｃｐ４が生じてしまう。今、単位容量Ｃに対応する寄生容量値をＣｐとすると、Ｃｐ２＝Ｃｐ３＝Ｃｐ、Ｃｐ４＝２Ｃｐとなる。なお、容量Ｃｆ１の電極面積は前記単位容量の電極面積よりも小さいので、容量Ｃｆ１の図３中の紙面奥側の電極と前記信号線との間の寄生容量は無視することができる。
【００３２】
ここで、増幅回路１６の基本的な動作について説明する。今、帰還スイッチＦＢＳＷがオフしている場合に帰還回路ＦＢＣが演算増幅器ＯＰの−入力端子と出力端子との間に形成する容量値をＣｆとする。この容量値Ｃｆは、スイッチＳＷ１〜ＳＷ４，ＳＷ１０，ＳＷ１１のオンオフ状態に応じて定まり、可変である。制御信号φＦＢＳＷがＨとなると、帰還スイッチＦＢＳＷがオンして演算増幅器ＯＰの−入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにクランプされる。その後、制御信号φＦＢＳＷがＬにされて帰還スイッチＦＢＳＷがオフしている状態で、垂直信号線１４の電圧ＶｉｎがΔＶだけ変化すると、演算増幅器ＯＰの出力端子の信号は、｛Ｖｒｅｆ−（Ｃｉ／Ｃｆ）×ΔＶ｝となる。このように、帰還スイッチＦＢＳＷがオフすると、増幅回路１６のゲインＧとして、入力容量Ｃｉの容量値と帰還回路ＦＢＣの容量値Ｃｆの比で反転ゲイン（−Ｃｉ／Ｃｆ）が得られる。
【００３３】
次に、スイッチＳＷ１〜ＳＷ４，ＳＷ１０，ＳＷ１１のオンオフ状態に応じて得られる増幅回路１６のゲインＧの値について説明する。
【００３４】
第１に、スイッチＳＷ１，ＳＷ１１をオフ状態とし、スイッチＳＷ２〜ＳＷ４，ＳＷ１０をオン状態とすると、Ｃｆ＝Ｃｆ２＋Ｃｆ３＋Ｃｆ４ａ＋Ｃｆ４ｂ＋Ｃｐ２＋Ｃｐ３＋Ｃｐ４＝４Ｃ＋４Ｃｐとなる。ここで、Ｃｐに対してＣを十分に大きく設定することで、Ｃｐを無視し得るので、Ｃｆ≒４Ｃとなる。よって、この第１の場合には、ゲインＧは−２倍となる。
【００３５】
第２に、スイッチＳＷ１〜ＳＷ３，ＳＷ１１をオフ状態とし、スイッチＳＷ４，ＳＷ１０をオン状態とすると、Ｃｆ＝Ｃｆ４ａ＋Ｃｆ４ｂ＋Ｃｐ２＋Ｃｐ３＋Ｃｐ４＝２Ｃ＋４Ｃｐ≒２Ｃとなる。よって、この第２の場合には、ゲインＧは−４倍となる。
【００３６】
第３に、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ１１をオフ状態とし、スイッチＳＷ２，ＳＷ１０をオン状態とすると、Ｃｆ＝Ｃｆ２＋Ｃｐ２＋Ｃｐ３＋Ｃｐ４＝Ｃ＋４Ｃｐ≒Ｃとなる。よって、この第３の場合には、ゲインＧは−８倍となる。
【００３７】
第４に、スイッチＳＷ１０をオフ状態とし、スイッチＳＷ１，ＳＷ１１をオン状態とする（スイッチＳＷ２〜ＳＷ４の状態はオフが好ましい。）と、Ｃｆ＝Ｃｆ１＝Ｃ／ｎとなる。ただし、前述したように、ｎは２以上（４以上でもよい。）の整数である。よって、この第４の場合には、ゲインＧは−８ｎ倍となり、高いゲインとなる。
【００３８】
このように、本実施の形態では、増幅回路１６のゲインＧとして、−２倍、−４倍、−８倍の他に、−８ｎ倍という高ゲインを得ることができる。
【００３９】
なお、制御信号φＳＷ１１は制御信号φＳＷ１０の反転信号とされ、分離用スイッチＳＷ１０とスイッチＳＷ１１は相補的にオンされる。分離用スイッチＳＷ１０がオフ状態の場合にスイッチＳＷ１１がオン状態となることで、分離用スイッチＳＷ１０により演算増幅器ＯＰの出力端子から切り離された寄生容量Ｃｐ２〜Ｃｐ４の端部に接地電位が印加され、寄生容量Ｃｐ２〜Ｃｐ４がフローティング状態とならない。したがって、フローティング状態となった寄生容量Ｃｐ２〜Ｃｐ４からノイズが混入するようなことがなくなるので、好ましい。もっとも、本発明では、必ずしもスイッチＳＷ１１を設ける必要はない。
【００４０】
ここで、本実施の形態と比較される比較例による固体撮像素子について、説明する。この比較例が本実施の形態と異なる所は、増幅回路１６の帰還回路ＦＢＣにおいて、分離用スイッチＳＷ１０が除去されその箇所が短絡されるとともにスイッチＳＷ１１が除去される点のみである。この比較例は、前述した従来の固体撮像素子に相当する。
【００４１】
この比較例においても、本実施の形態の前記第１乃至第３の場合と同様に、増幅回路１６のゲインＧとして、−２倍、−４倍、−８倍を得ることができる。しかし、この比較例では、ゲインＧとして−８ｎ倍という高ゲインを得ようとしても、そのような高ゲインを得ることができない。その理由について、以下に説明する。
【００４２】
この比較例では、分離用スイッチＳＷ１０の箇所が短絡されているので、ゲインＧとして−８ｎ倍を得ようとして、スイッチＳＷ１をオン状態とし、スイッチＳＷ２〜ＳＷ４をオフ状態にすると、Ｃｆ＝Ｃｆ１＋Ｃｐ２＋Ｃｐ３＋Ｃｐ４＝Ｃ／ｎ＋４Ｃｐとなる。高いゲインを得ようとしてＣｆ１＝Ｃ／ｎを小さくすればするほどＣｆ１に対してＣｐが無視し得なくなり、Ｃｆ１を小さくしていっても、帰還回路ＦＢＣの容量値Ｃｆは寄生容量の値４Ｃｐによって飽和してしまい、帰還回路ＦＢＣの容量値Ｃｆをある程度以上小さくすることができなくなってしまう。よって、この比較例では、増幅回路１６のゲインＧとしてある程度以上に高いゲインを得ることができず、−８ｎ倍という高ゲインを得ることができないのである。
【００４３】
これに対し、本実施の形態では、前記第４の場合には、分離用スイッチＳＷ１０がオフ状態とされることで、寄生容量Ｃｐ２〜Ｃｐ４が演算増幅器ＯＰの−入力端子と出力端子との間から切り離されるので、寄生容量Ｃｐ２〜Ｃｐ４が帰還回路ＦＢＣの容量値Ｃｆに何ら影響を与えない。したがって、本実施の形態では、前記第４の場合に、−８ｎ倍という高ゲインを得ることができるのである。
【００４４】
このように、本実施の形態によれば、増幅回路１６によって、より大きい絶対値のゲイン−８ｎを含む可変のゲインＧで、画素１１からの信号を増幅することができる。
【００４５】
前述したような増幅回路１６のゲインＧの設定の点を除いて、本実施の形態による固体撮像素子の動作（具体的には、前記制御信号φＴＸ、φＲＥＳ、φＳＥＬ、φＦＢＳＷ、φＴＶＮ、φＴＶＳ等のタイミング）は、前記特許文献１に開示された固体撮像素子の動作と同様であるので、その説明は省略する。
【００４６】
なお、本実施の形態において、例えば、個別帰還回路ＩＦＢＣ３，ＩＦＢＣ４を除去してもよい。また、個別帰還回路ＩＦＢＣ１と並列接続した個別帰還回路を追加してもよい。この場合、追加した個別帰還回路は、例えば、スイッチ及び容量（その容量値は例えばＣｆ１／ｍ（ｍは２以上の整数））からなる直列回路としてもよい。この場合、増幅回路１６のゲインＧとして、８ｎ×ｍ倍のゲインも得ることができる。
【００４７】
［第２の実施の形態］
図４は、本発明の第２の実施の形態による固体撮像素子の１つの増幅回路１６を示す回路図であり、図２に対応している。図５は、図４に示す増幅回路１６の各部のレイアウトを模式的に示す図であり、図３に対応している。図４及び図５において、図２及び図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００４８】
本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点のみである。前記第１の実施の形態では、分離用スイッチＳＷ１０が、第２の個別帰還回路ＩＦＢＣ２の図２中の右側端部と演算増幅器ＯＰの出力端子との間に設けられているのに対し、本実施の形態では、分離用スイッチＳＷ１０が、第２の個別帰還回路ＩＦＢＣ２の図４中の左側端部と演算増幅器ＯＰの−入力端子との間に設けられている。
【００４９】
また、前記第１の実施の形態では、スイッチＳＷ１１が、第２の個別帰還回路ＩＦＢＣ２の図２中の右側端部と接地との間に接続されているのに対し、本実施の形態では、第２の個別帰還回路ＩＦＢＣ２の図４中の左側端部と接地との間に接続されている。
【００５０】
さらに、前記第１の実施の形態では、演算増幅器ＯＰの図３中の左側（入力側）に、スイッチＳＷ１〜ＳＷ４，ＳＷ１０，ＳＷ１１，ＦＢＳＷ及び容量Ｃｆ１〜Ｃｆ３，Ｃｆ４ａ，Ｃｆ４ｂが配置されているのに対し、本実施の形態では、演算増幅器ＯＰの図５中の右側（出力側）に、スイッチＳＷ１〜ＳＷ４，ＳＷ１０，ＳＷ１１，ＦＢＳＷ及び容量Ｃｆ１〜Ｃｆ３，Ｃｆ４ａ，Ｃｆ４ｂが配置されている。この配置の変更に伴い、本実施の形態では、前記第１の実施の形態で生じていた寄生容量Ｃｐ４が発生しない。
【００５１】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【００５２】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、前述した各容量値の設定やゲインの値等は例示であり、それらに限られない。
【符号の説明】
【００５３】
１  固体撮像素子
１１  画素
１４  垂直信号線
１６  増幅回路
ＯＰ  演算増幅器
Ｃｉ  入力容量
ＦＢＣ  帰還回路
ＩＦＢＣ１〜ＩＦＢＣ４  個別帰還回路
ＦＢＳＷ  帰還スイッチ
ＳＷ１〜ＳＷ４，Ｓ１１  スイッチ
ＳＷ１０  分離用スイッチ
Ｃｆ１〜Ｃｆ３，Ｃｆ４ａ，Ｃｆ４ｂ  容量
Ｃｐ２〜Ｃｐ４  寄生容量
【図１】
2011129964.tif 000003
【図２】
2011129964.tif 000004
【図３】
2011129964.tif 000005
【図４】
2011129964.tif 000006
【図５】
2011129964.tif 000007