(57)【要約】【課題】不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置を提供する。【解決手段】半導体基体１と、半導体基体１に少なくとも一部が埋め込まれた、素子分離のための絶縁層２と、半導体基体１内に形成された不純物領域を含んで成る能動素子と、絶縁層２と半導体基体１との間に形成された、負の固定電荷を有する膜１１とを含んで半導体装置を構成する。【選択図】図１
2011146475.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、
前記半導体基体内に形成された不純物領域を含んで成る能動素子と、
前記絶縁層と前記半導体基体との間に形成された、負の固定電荷を有する膜とを含む
半導体装置。
【請求項２】
前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に形成された、Ｐ型の不純物が導入された領域をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体基体がシリコンから成り、前記絶縁層と前記負の固定電荷を有する膜との間に形成された窒化シリコン膜をさらに含む、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記負の固定電荷を有する膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記負の固定電荷を有する膜及び前記窒化シリコン膜は、前記半導体基体の表面近傍の部分には形成されていない、請求項３に記載の半導体装置。
【請求項６】
前記半導体基体に光電変換素子が形成され、前記絶縁層と前記半導体基体との間に負の固定電荷を有する膜が形成された、画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成され、前記半導体基体に少なくとも一部が埋め込まれた素子分離のための絶縁層と前記半導体基体との間に負の固定電荷が形成されていない、周辺回路部とを含む、請求項１〜請求項５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程と、
前記溝の部分以外の前記負の固定電荷を有する膜を除去する工程とを含む
半導体装置の製造方法。
【請求項８】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、Ｐ型の不純物を導入する工程をさらに含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基体に溝を形成する工程と、
前記溝を含む表面に、負の固定電荷を有する膜を形成する工程と、
前記溝の内部を埋めて、全面的に絶縁層を形成する工程と、
前記溝の部分以外の前記絶縁層及び前記溝の内部の絶縁層の一部を除去する工程と、
その後、前記絶縁層から露出した部分の前記負の固定電荷を有する膜を除去する工程と、
再度全面的に絶縁層を形成する工程と、
その後、前記溝の部分以外の前記絶縁層を除去して、前記溝の部分に素子分離のための前記絶縁層を形成する工程とを含む
半導体装置の製造方法。
【請求項１０】
前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、Ｐ型の不純物を導入する工程をさらに含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基体に光電変換素子が形成された画素部と、前記半導体基体に前記光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法であって、
前記周辺回路部に、絶縁層の少なくとも一部が前記半導体基体に埋め込まれた素子分離のための絶縁層を形成し、
その後、前記周辺回路部の全体と、前記画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成し、
前記マスクを用いて、前記画素部の前記半導体基体に溝を形成し、
前記溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、
前記溝の内部を埋めて、全面的に第２の絶縁層を形成し、
その後、前記溝の部分以外の前記第２の絶縁層及び前記負の固定電荷を有する膜をそれぞれ除去して、前記画素部の前記溝の部分に、前記負の固定電荷を有する膜と、前記第２の絶縁層から成る素子分離のための絶縁層とを形成する
半導体装置の製造方法。
【請求項１２】
前記絶縁層を形成した後、前記マスクを除去して、前記画素部の前記溝の部分の前記絶縁層及び前記負の固定電荷を有する膜の周囲の前記半導体基体に、Ｐ型の不純物を導入する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基体内に形成された不純物領域を含む、トランジスタやダイオード等の能動素子を有する半導体装置及びその製造方法に係わる。
【背景技術】
【０００２】
ＣＭＯＳ型固体撮像素子においては、光電変換素子が形成された画素部の素子分離を浅いシャロートレンチ（ＳＴＩ；shallow trench isolation）で行っている。
【０００３】
ところが、ＳＴＩ／Ｓｉの界面に欠陥があることにより、接合リークに起因して、画素の特性に影響が出る。
そのため、画素部においてのみ、ＳＴＩの深さを浅くして、ＳＴＩの周囲にＢ（ボロン）を注入することにより、シリコン内の空乏層がＳＴＩ／Ｓｉの界面に接触しないようにして、素子分離を実現している（例えば、特許文献１を参照）。
【０００４】
即ち、図１７に断面図を示すように、シリコン基板等の半導体基体５１に、ＳＴＩとして、酸化シリコン層等の素子分離層５２を埋め込んでいる。また、半導体基体５１の表面上に、図示しない薄いゲート絶縁膜を介して、トランジスタのゲート電極５３が形成されている。
そして、素子分離層５２の周囲に、ボロンを注入した不純物領域５４を形成して、素子分離層５２と半導体基体５１との界面付近にある欠陥５５に、空乏層が接触しないようにしている。
【０００５】
しかし、素子分離のために注入したボロンが、トランジスタのチャネル領域内にブロードに拡散することがある。このとき、特に画素トランジスタのチャネル幅の狭い領域において、チャネル濃度を上昇させて、激しいナローチャネル効果を引き起こす。
ナローチャネル効果は、トランジスタの特性を不安定にするので、固体撮像素子の製造歩留まりの低下が懸念される。
【０００６】
また、固体撮像素子に限らず、一般の半導体装置、例えばＤＲＡＭ等でも、ＳＴＩ／Ｓｉの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【０００７】
ナローチャネル効果への対策としては、ボロンの注入量を減らすことが望ましい。
しかし、単純にボロンの注入量を減らすと、欠陥５５に空乏層が接触することが懸念される。
また、酸化シリコン層等の素子分離層５２に、不純物領域５４に注入したボロンが吸い上げられることが判明しており、素子分離層５２に吸い上げられる分を考慮してボロンの注入量を設定しないと、欠陥５５に空乏層が接触する虞がある。
【０００８】
そこで、例えば、汎用ＤＲＡＭにおいて、窒化シリコン膜のＳＴＩライナーを使ったＳＴＩ部へのボロンの吸い上げ抑制が手段として用いられてきた（例えば、非特許文献１を参照）。
即ち、図１８に断面図を示すように、素子分離層５２と半導体基体５１との間に、窒化シリコン膜５６を形成することにより、不純物領域５４から素子分離層５２へのボロンの吸い上げを抑制する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３４７３２５号公報
【非特許文献】
【００１０】
【非特許文献１】J. Lee, et al., “Novel Cell Transistor Using Retracted Si3N4-Liner STI for the Improvement of Data Retention Time in Gigabit Density DRAM and Beyond”, IEEE TRANS. ON ELEC. DEV., VOL.48,No.6, 2001,p.1152-1158
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、窒化シリコン膜には、シリコンとの界面に欠陥が多く存在している。
そして、空乏層がこの欠陥が存在する界面に触れないようにするためには、やはり、ある程度以上の量のボロンを注入する必要がある。
このことから、窒化シリコン膜をＳＴＩの界面に設けても、拡散するボロンの量が大幅に減るわけではなく、ナローチャネル効果の本質的改善にはならない。
【００１２】
また、固体撮像素子に限らず、一般の半導体装置でも、ＳＴＩ／Ｓｉの界面付近の欠陥による、トランジスタ等の能動素子の特性への影響を回避するために、ボロン等の不純物を注入する場合もある。
この場合も、前述した固体撮像素子の場合と、同様の問題を生じる。
【００１３】
上述した問題の解決のために、本発明においては、不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基体と、この半導体基体に少なくとも一部が埋め込まれた、素子分離のための絶縁層と、この半導体基体内に形成された不純物領域を含んで成る能動素子とを含む。さらに、絶縁層と半導体基体との間に形成された、負の固定電荷を有する膜を含む。
【００１５】
本発明の第１の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する工程と、溝の部分以外の負の固定電荷を有する膜を除去する工程とを含む。
【００１６】
本発明の第２の半導体装置の製造方法は、半導体基体に溝を形成する工程と、この溝を含む表面に、負の固定電荷を有する膜を形成する工程と、溝の内部を埋めて、全面的に絶縁層を形成する工程とを含む。さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去する工程と、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する工程と、再度全面的に絶縁層を形成する工程とを含む。
【００１７】
本発明の第３の半導体装置の製造方法は、半導体基体に光電変換素子が形成された画素部と、半導体基体に光電変換素子を駆動するための周辺回路の能動素子が形成された周辺回路部とを含む半導体装置を製造する方法である。そして、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。さらに、このマスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第２の絶縁層を形成する。その後、溝の部分以外の第２の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第２の絶縁層から成る素子分離のための絶縁層とを形成し、その後、マスクを除去する。
【００１８】
上述の本発明の半導体装置の構成によれば、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されているので、絶縁層と半導体基体との界面近傍の半導体基体にホール蓄積層を形成することができる。
これにより、ホール蓄積層によって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
従って、負の固定電荷を有する膜を形成しない場合と比較して、欠陥の不活性化のために半導体基体に注入する、ボロン等の不純物の注入量を大幅に低減、もしくは省略させることができる。
【００１９】
上述の本発明の第１の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成し、溝の部分以外の負の固定電荷を有する膜を除去する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要であれば溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、Ｐ型の不純物を導入してもよい。これにより、このＰ型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【００２０】
上述の本発明の第２の半導体装置の製造方法によれば、半導体基体に溝を形成して、この溝を含む表面に負の固定電荷を有する膜を形成して、溝の内部を埋めて、全面的に絶縁層を形成する。これにより、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成される。
さらに、溝の部分以外の絶縁層及び溝の内部の絶縁層の一部を除去し、その後、絶縁層から露出した部分の負の固定電荷を有する膜を除去する。これにより、溝の内部の一部に残った絶縁層の周囲のみに負の固定電荷を有する膜が残り、負の固定電荷を有する膜は、その端部が半導体基体の表面から離れて形成される。
さらに、再度全面的に絶縁層を形成し、その後、溝の部分以外の絶縁層を除去して、溝の部分に素子分離のための絶縁層を形成する。これにより、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、素子分離のための絶縁層と負の固定電荷を有する膜の周囲の半導体基体内にホール蓄積層を発生させることができる。
さらに、必要に応じて溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、Ｐ型の不純物を導入してもよい。これにより、このＰ型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【００２１】
上述の本発明の第３の半導体装置の製造方法によれば、周辺回路部に、絶縁層の少なくとも一部が半導体基体に埋め込まれた素子分離のための絶縁層を形成し、その後、周辺回路部の全体と、画素部の溝を形成する部分以外の部分とを覆うパターンのマスクを形成する。これにより、周辺回路部は、全体がマスクで覆われているので、その後の画素部における、溝の形成や素子分離のための絶縁層を形成する際に、ダメージを受けることなく保護される。
さらに、マスクを用いて、画素部の半導体基体に溝を形成し、この溝を含む表面に、全面的に、負の固定電荷を有する膜を形成し、溝の内部を埋めて、全面的に第２の絶縁層を形成する。これにより、画素部においては、半導体基体と絶縁層との間に負の固定電荷を有する膜が形成され、周辺回路部においては、マスクと絶縁層との間に負の固定電荷を有する膜が形成される。
その後、溝の部分以外の第２の絶縁層及び負の固定電荷を有する膜をそれぞれ除去して、画素部の溝の部分に、負の固定電荷を有する膜と、第２の絶縁層から成る素子分離のための絶縁層とを形成した後に、マスクを除去する。これにより、画素部においては、溝の部分において、素子分離のための絶縁層と半導体基体との間に、負の固定電荷を有する膜が形成されるので、周囲の半導体基体内にホール蓄積層を発生させることができる。また、周辺回路部においては、第２の絶縁層と負の固定電荷を有する膜とマスクとが除去されて、素子分離のための絶縁層が残る。
さらに、必要に応じて画素部の溝の部分の絶縁層及び負の固定電荷を有する膜の周囲の半導体基体に、Ｐ型の不純物を導入してもよい。これにより、このＰ型の不純物を導入して形成される不純物領域とホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥をさらに不活性化することができる。
【発明の効果】
【００２２】
上述の本発明の半導体装置によれば、欠陥の不活性化のために半導体基体に注入する不純物の注入量を、大幅に低減させることができる。
これにより、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化して、半導体装置の製造の際の歩留まりの向上を図ることができる。
【００２３】
また、各本発明の半導体装置の製造方法によれば、Ｐ型の不純物を導入して形成される不純物領域と、負の固定電荷を有する膜により発生するホール蓄積層とによって、絶縁層と半導体基体との界面近傍の半導体基体にある欠陥を不活性化することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態の半導体装置の概略構成図（断面図）である。
【図２】図１の半導体装置の概略平面図である。
【図３】Ａ〜Ｅ  図１の半導体装置の製造方法を示す製造工程図である。
【図４】本発明の第２の実施の形態の半導体装置の概略構成図（断面図）である。
【図５】Ａ〜Ｅ  図４の半導体装置の製造方法を示す製造工程図である。
【図６】本発明の第３の実施の形態の半導体装置の概略構成図（断面図）である。
【図７】Ａ〜Ｅ  図６の半導体装置の製造方法を示す製造工程図である。
【図８】本発明の第４の実施の形態の半導体装置の概略構成図（断面図）である。
【図９】Ａ〜Ｅ  図８の半導体装置の製造方法を示す製造工程図である。
【図１０】Ａ、Ｂ  本発明の第５の実施の形態の半導体装置の概略構成図（断面図）である。
【図１１】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１２】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１３】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１４】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１５】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１６】Ａ、Ｂ  図１０Ａ及び図１０Ｂの半導体装置の製造方法を示す製造工程図である。
【図１７】従来のＳＴＩによる素子分離の構成を示す断面図である。
【図１８】ＳＴＩとシリコンとの界面に窒化シリコン膜を形成した場合の断面図である。
【発明を実施するための形態】
【００２５】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
【００２６】
＜１．第１の実施の形態＞
本発明の第１の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
また、図１の半導体装置の平面図を図２に示す。
図１は、図２の平面図のＸ−Ｘにおける断面図である。
【００２７】
図１の断面図に示すように、半導体基体としてシリコン基板１を用いて、シリコン基板１に、ＳＴＩによる素子分離のための絶縁層として酸化シリコン層を埋め込むことにより、酸化シリコンからなる素子分離層２が形成されている。
シリコン基板１の表面上には、図示しない薄いゲート絶縁膜を介して、ＭＯＳトランジスタのゲート電極３が形成されている。
そして、素子分離層２の周囲に、Ｐ型の不純物としてボロンが導入されたＰ型の不純物領域４を形成して、素子分離層２とシリコン基板１との界面付近にある欠陥７に空乏層が接触しないようにしている。
【００２８】
また、図２の平面図に示すように、シリコン基板１に形成された不純物領域によって、ＭＯＳトランジスタのゲート電極３の左側にソース領域５（Ｓ）が形成され、ゲート電極３の右側にドレイン領域６（Ｄ）が形成されている。
【００２９】
本実施の形態においては、特に、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成している。
【００３０】
素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成していることにより、図１に破線で示すように、ホール（正孔）が蓄積される領域であるホール蓄積層１２が形成される。このホール蓄積層１２によって、ホール（正孔）を蓄積させて欠陥７を不活性化することができるため、その分不純物領域４へのボロンの注入量を低減又は省略することが可能になる。
【００３１】
負の固定電荷を有する膜１１としては、例えば、ＨｆＯｘ膜を形成することができる。
また、負の固定電荷を持つ膜１１の材料としては、ＨｆＯｘ以外にも各種の金属元素の酸化物を使用することができる。例えば、ＡｌＯｘ、ＺｒＯｘ、ＴａＯｘ、ＴｉＯｘ、ＬａＯｘ、ＰｒＯｘ、ＣｅＯｘ、ＮｄＯｘ、ＰｍＯｘ、ＳｍＯｘ、ＥｕＯｘ、ＧｄＯｘ、ＴｂＯｘ、ＤｙＯｘ、ＨｏＯｘ、ＥｒＯｘ、ＴｍＯｘ、ＹｂＯｘ、ＬｕＯｘ、ＹＯｘが挙げられる。
さらに、負の固定電荷を持つ膜１１には、前述した各種の金属元素Ｍのシリケート（Ｍ−ＳｉｘＯｙ）や窒化物（Ｍ−Ｎｘ）、酸窒化物（Ｍ−ＯｘＮｙ）、窒化シリケート（Ｍ−ＳｉｘＯｙＮｚ）を使用することも可能である。
【００３２】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、シリコン基板１の上にハードマスク材２１を形成して、ハードマスク材２１をパターニングする。ハードマスク材２１は、例えば、窒化シリコン膜と酸化シリコン膜との積層膜によって形成することができる。
その後、図３Ａに示すように、パターニングしたハードマスク材２１をマスクとして使用して、素子分離層となる部分のシリコン基板１をエッチングにより除去する。これにより、シリコン基板１に溝２２が形成される。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【００３３】
その後、図３Ｂに示すように、ＰＶＤ（物理的気相成長）法又はＣＶＤ（化学的気相成長）法により、ＨｆＯｘ等の負の固定電荷を有する膜１１を堆積する。これにより、シリコン基板１に形成された溝２２を含む表面全体に、負の固定電荷を有する膜１１が形成される。
【００３４】
その後、図３Ｃに示すように、溝２２の内部を埋めて、全面的に、ＳＴＩの素子分離層２となる酸化シリコン層２３を堆積させる。例えば、ＨＤＰ法（高密度プラズマ法）により、酸化シリコン層２３を成膜する。これにより、シリコン基板１と酸化シリコン層２３との間に、負の固定電荷を有する膜１１が形成される。
【００３５】
続いて、この酸化シリコン層２３を、通常のＳＴＩプロセスと同様に、ＣＭＰ法（化学的機械的研磨法）により研磨する。研磨は、ハードマスク材２１が露出するまで行う。
そして、ハードマスク材２１は、通常は窒化シリコン膜と酸化シリコン膜との積層膜で形成されているので、ホット燐酸等の窒化シリコン膜を溶解する薬液と、ＨＦのような酸化シリコン膜を溶解する薬液等で除去される。
これにより、図３Ｄに示すように、シリコン基板１の溝の部分の酸化シリコン層２３が残り、この部分に、酸化シリコン層２３による素子分離層２が形成される。
また、シリコン基板１の溝の部分以外の負の固定電荷を有する膜１１が除去される。
【００３６】
さらに、図３Ｄに示すように、必要に応じて素子分離層２の周囲のシリコン基板１にボロンをイオン注入して、負の固定電荷を有する膜１１の周囲のシリコン基板１に、Ｐ型の不純物領域４を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層２の周囲にボロンを注入する。
【００３７】
最後に、図３Ｅに示すように、シリコン基板１及び素子分離層２の上に、ゲート電極３を形成する。
このようにして、図１に示した半導体装置を製造することができる。
【００３８】
上述の本実施の形態の構成によれば、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成していることにより、素子分離層２とシリコン基板１との界面近傍のシリコン基板１にホール蓄積層１２が形成される。
このホール蓄積層１２によって、ホール（正孔）を蓄積させて、素子分離層２の周囲のシリコン基板１に存在する欠陥７を不活性化することができる。
これにより、素子分離層２の周囲の不純物領域４へのボロンの注入量を大幅に低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
【００３９】
従って、本実施の形態の構成により、ナローチャネル効果の発生を抑制し、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【００４０】
＜２．第２の実施の形態＞
第１の実施の形態の構造では、トランジスタのゲート絶縁膜の直下まで負の固定電荷を有する膜１１が形成されているので、シリコン基板１の表面近傍の素子分離層２に臨む部分にもホール蓄積層１２が形成される可能性がある。
この場合、ＧＩＤＬ（Gate Induced Drain Leakage）等による、トランジスタからのリーク電流の増加から、スタンバイ電流の増加や画素の特性への悪影響が懸念される。
この問題点を回避するための構造としては、半導体基体の表面付近において、ＳＴＩ／Ｓｉの界面にある負の固定電荷を有する膜を、局所的に除去することが考えられる。
このような構成とした場合を、第２の実施の形態として、以下に示す。
【００４１】
本発明の第２の実施の形態の半導体装置の概略構成図（断面図）を、図４に示す。
図４は、図１と同様に、トランジスタのゲート電極３に沿った面における断面図である。
本実施の形態においては、負の固定電荷を有する膜１１をシリコン基板１の表面近傍の部分には形成せず、その他の部分の素子分離層２の周囲に負の固定電荷を有する膜１１を形成している。
その他の構成は、図１及び図２に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００４２】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第２の実施の形態の製造プロセスは、図３Ａ〜図３Ｅに示した第１の実施の形態の製造プロセスに、さらに工程を追加することによって、実現することができる。
【００４３】
まず、図３Ａ〜図３Ｃに示したと同じ工程を行う。
図３Ｃと同じ状態を、図５Ａに示す。
【００４４】
次に、図５Ｂに示すように、等方性エッチングにより、酸化シリコン層２３をエッチバックする。これにより、シリコン基板１に形成された溝２２の内部の一部に酸化シリコン層２３が残る。
この際に、シリコン基板１の溝２２に残す酸化シリコン層２３の高さを計算して、パターニングにより酸化シリコン層２３を部分的にエッチングしてもよい。
【００４５】
次に、スパッタエッチング等の物理的エッチング、又はＣＨ３ＯＨ等を利用したドライエッチングにより、酸化シリコン層２３から露出している部分の負の固定電荷を有する膜１１を除去する。
これにより、図５Ｃに示すように、溝の内部の一部に残った酸化シリコン層２３の周囲のみに、負の固定電荷を有する膜１１が残る。
【００４６】
次に、図５Ｄに示すように、全体を覆って、例えばＨＤＰ法により、再度酸化シリコン層２４を成膜する。
【００４７】
その後、ＣＭＰ法とウエットエッチングにより、ハードマスク材２１を除去する。
これにより、図５Ｅに示すように、下層の酸化シリコン層２３と、追加して成膜した上層の酸化シリコン層２４とによって、素子分離層２が形成される。
また、図５Ｅに示すように、必要に応じて素子分離層２の周囲にボロンをイオン注入して、負の固定電荷を有する膜１１の周囲のシリコン基板１に、Ｐ型の不純物領域４を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層２の周囲にボロンを注入する。
【００４８】
その後は、図３Ｅに示したと同様にして、シリコン基板１及び素子分離層２の上に、ゲート電極３を形成する。
このようにして、図４に示した半導体装置を製造することができる。
【００４９】
上述の本実施の形態の構成によれば、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成していることにより、先の第１の実施の形態と同様に、ホール蓄積層１２が形成される。
このホール蓄積層１２によって、ホール（正孔）を蓄積させて素子分離層２の周囲のシリコン基板１に存在する欠陥７を不活性化することができる。
これにより、素子分離層２の周囲の不純物領域４へのボロンの注入量を低減させることが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【００５０】
また、本実施の形態によれば、シリコン基板１の表面近傍の部分には、負の固定電荷を有する膜１１を形成していない。これにより、前述したＧＩＤＬ等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【００５１】
＜３．第３の実施の形態＞
本発明の第３の実施の形態の半導体装置の概略構成図（断面図）を、図６に示す。
図６は、図１及び図４と同様に、トランジスタのゲート電極３に沿った面における断面図である。
本実施の形態においては、素子分離層２と負の固定電荷を有する膜１１との間に、窒化シリコン膜１３を形成している。
この窒化シリコン膜１３は、シリコン基板１中のボロン等の不純物の拡散に対するバリアの役目を果たし、ボロンの素子分離層２への吸い上げ効果を抑制することができる。
その他の構成は、図１及び図２に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００５２】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
図３Ａ〜図３Ｅに示した第１の実施の形態の製造プロセスとの違いは、シリコン基板１に溝２２を形成した後の負の固定電荷を有する膜１１の成膜に続いて、窒化シリコン膜１３を成膜することである。
【００５３】
まず、図３Ａに示したと同様の工程を行う。
図３Ａと同じ状態を、図７Ａに示す。
【００５４】
次に、図７Ｂに示すように、ＰＶＤ（物理的気相成長）法又はＣＶＤ（化学的気相成長）法により、負の固定電荷を有する膜１１を堆積した後に、引き続いてＣＶＤ法等により窒化シリコン膜（ＳｉＮｘ）１３を成膜する。
これにより、シリコン基板１に形成された溝２２の表面に、負の固定電荷を有する膜１１とその上の窒化シリコン膜１３との積層膜が形成される。
【００５５】
その後、図７Ｃに示すように、表面を覆って全面的に、ＳＴＩの素子分離層２となる酸化シリコン層２３を堆積させる。
【００５６】
続いて、この酸化シリコン層２３を、ＣＭＰ法（化学的機械的研磨法）により研磨する。研磨は、ハードマスク材２１が露出するまで行う。
これにより、図７Ｄに示すように、シリコン基板１の溝の部分の酸化シリコン層２３が残り、この部分に、酸化シリコン層２３による素子分離層２が形成される。
また、シリコン基板１の溝の部分以外の、窒化シリコン膜１３及び負の固定電荷を有する膜１１が除去される。
【００５７】
さらに、図７Ｄに示すように、必要に応じて素子分離層２の周囲のシリコン基板１にボロンをイオン注入して、負の固定電荷を有する膜１１の周囲のシリコン基板１に、Ｐ型の不純物領域４を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層２の周囲にボロンを注入する。
【００５８】
最後に、図７Ｅに示すように、シリコン基板１及び素子分離層２の上に、ゲート電極３を形成する。
このようにして、図６に示した半導体装置を製造することができる。
【００５９】
上述の本実施の形態の構成によれば、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成していることにより、先の第１の実施の形態と同様に、ホール蓄積層１２が形成される。
このホール蓄積層１２によって、ホール（正孔）を蓄積させて素子分離層２の周囲のシリコン基板１に存在する欠陥７を不活性化することができる。
これにより、素子分離層２の周囲の不純物領域４へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【００６０】
また、本実施の形態によれば、素子分離層２と負の固定電荷を有する膜１１との間に、窒化シリコン膜１３を形成している。この窒化シリコン膜１３により、不純物領域４のボロンの素子分離層２への吸い上げを抑制することができる。
これにより、不純物領域４のボロンの注入量を低減又は省略して、これによっても、ナローチャネル効果を抑制することができる。
【００６１】
＜４．第４の実施の形態＞
本発明の第４の実施の形態の半導体装置の概略構成図（断面図）を、図８に示す。
図８は、図１、図４、図６と同様に、トランジスタのゲート電極３に沿った面における断面図である。
この第４の実施の形態は、第２の実施の形態の構成と第３の実施の形態の構成とを組み合わせたものである。
即ち、素子分離層２と負の固定電荷を有する膜１１との間に、窒化シリコン膜１３を形成し、シリコン基板１の表面近傍の部分には、負の固定電荷を有する膜１１及び窒化シリコン膜１３を形成していない。
【００６２】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
【００６３】
まず、図７Ａ〜図７Ｃに示したと同じ工程を行う。
図７Ｃと同じ状態を、図９Ａに示す。
【００６４】
次に、図９Ｂに示すように、等方性エッチングにより、酸化シリコン層２３をエッチバックする。これにより、シリコン基板１に形成された溝２２の内部の一部に酸化シリコン層２３が残る。
この際に、シリコン基板１の溝２２に残す酸化シリコン層２３の高さを計算して、パターニングにより酸化シリコン層２３を部分的にエッチングしてもよい。
【００６５】
次に、ドライエッチングにより、酸化シリコン層２３から露出している部分の窒化シリコン膜１３を除去する。
さらに、スパッタエッチング等の物理的エッチング、又はＣＨ３ＯＨ等を利用したドライエッチングにより、酸化シリコン層２３から露出している部分の負の固定電荷を有する膜１１を除去する。
これにより、図９Ｃに示すように、溝の内部の一部に残った酸化シリコン層２３の周囲のみに、窒化シリコン膜１３及び負の固定電荷を有する膜１１が残る。
【００６６】
次に、図９Ｄに示すように、全体を覆って、例えばＨＤＰ法により、再度酸化シリコン層２４を成膜する。
【００６７】
その後、ＣＭＰ法とウエットエッチングによりハードマスク材２１を除去する。
これにより、図９Ｅに示すように、下層の酸化シリコン層２３と、追加して成膜した上層の酸化シリコン層２４とによって、素子分離層２が形成される。
また、図９Ｅに示すように、必要に応じて素子分離層２の周囲にボロンをイオン注入して、負の固定電荷を有する膜１１の周囲のシリコン基板１に、Ｐ型の不純物領域４を形成してもよい。例えば、図示しない犠牲酸化膜を形成して、この犠牲酸化膜越しに、素子分離層２の周囲にボロンを注入する。
【００６８】
その後は、図３Ｅに示したと同様にして、シリコン基板１及び素子分離層２の上に、ゲート電極３を形成する。
このようにして、図８に示した半導体装置を製造することができる。
【００６９】
上述の本実施の形態の構成によれば、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１を形成していることにより、先の第１の実施の形態と同様に、ホール蓄積層１２が形成される。
このホール蓄積層１２によって、ホール（正孔）を蓄積させて素子分離層２の周囲のシリコン基板１に存在する欠陥７を不活性化することができる。
これにより、素子分離層２の周囲の不純物領域４へのボロンの注入量を低減することが可能になり、ナローチャネル効果を抑制することが可能になる。
従って、ナローチャネル効果の発生を抑制して、トランジスタ等の能動素子の特性を安定化することができる。そして、半導体装置の製造の際の歩留まりの向上も図ることができる。
【００７０】
また、本実施の形態によれば、素子分離層２と負の固定電荷を有する膜１１との間に、窒化シリコン膜１３を形成している。この窒化シリコン膜１３により、不純物領域４のボロンの素子分離層２への吸い上げを抑制することができる。
これにより、不純物領域４のボロンの注入量を低減もしくは省略して、これによっても、ナローチャネル効果を抑制することができる。
【００７１】
また、本実施の形態によれば、シリコン基板１の表面近傍の部分には、負の固定電荷を有する膜１１を形成していない。これにより、前述したＧＩＤＬ等に起因する、トランジスタからのリーク電流の増加による、スタンバイ電流の増加や画素の特性への悪影響を回避することができる。
【００７２】
＜５．第５の実施の形態＞
半導体装置のうち、光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置においては、画素部と周辺回路部とで素子分離部に必要とされる特性が異なる。
周辺回路部では、ＳＴＩによる素子分離層の深さが３００ｎｍ程度と深く、ＳＴＩ／Ｓｉの界面の欠陥による微小リークで回路素子の機能が損なわれることがない。そのため、周辺回路部の素子分離層には、負の固定電荷を有する膜を形成する必要性はない。
【００７３】
そこで、画素部と周辺回路部を有する固体撮像装置に本発明を適用するためには、負の固定電荷を有する膜を全体に形成した後に、周辺回路部の負の固定電荷を有する膜を除去すればよい。この場合を、本発明の第５の実施の形態として、以下に示す。
【００７４】
本発明の第５の実施の形態の半導体装置の概略構成図を、図１０Ａ及び図１０Ｂに示す。
本実施の形態は、本発明を光電変換素子が形成された画素部と周辺回路が形成された周辺回路部とを有する固体撮像装置に適用したものである。図１０Ａは画素部のトランジスタの断面図を示し、図１０Ｂは周辺回路部のトランジスタの断面図を示している。
【００７５】
図１０Ａに示す画素部のトランジスタの構成は、図４に示した第２の実施の形態と同じである。
画素部では、図示しないが、シリコン基板１内に、フォトダイオード等により、光電変換素子が形成されている。
そして、前記特許文献１に示されているように、光電変換素子の周囲にも、同様に、素子分離層２が形成されている。
【００７６】
図１０Ｂに示す周辺回路部のトランジスタでは、シリコン基板１に酸化シリコン層を埋め込んだ素子分離層８が、画素部の素子分離層２よりも深く形成されている。また、負の固定電荷を有する膜１１及びボロンを注入した不純物領域４は形成されていない。
周辺回路部では、詳細な図示は省略するが、光電変換素子を駆動するための周辺回路のトランジスタ等の能動素子がシリコン基板１に形成されている。例えば、ＮＭＯＳトランジスタやＰＭＯＳトランジスタが形成されている。
【００７７】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
第５の実施の形態の製造プロセスとしては、前記特許文献１と同様に、画素部のＳＴＩと、周辺回路部のＳＴＩとを、別々に形成する製造プロセスが挙げられる。
【００７８】
まず、画素部では、シリコン基板１の上にハードマスク材２１を形成して、このハードマスク材２１を、溝を形成する部分以外を覆うパターンにパターニングする。その後、図１１Ａに示すように、パターニングしたハードマスク材２１をマスクとして使用して、素子分離層となる部分のシリコン基板１をエッチングにより除去する。これにより、シリコン基板１に溝２２が形成される。
このとき、図１１Ｂに示すように、周辺回路部では、予めシリコン基板１に酸化シリコン層を埋め込んで、素子分離層８を形成しておく。そして、シリコン基板１及び素子分離層８上の全体を覆って、ハードマスク材２１を形成する。
次に、基板洗浄等により、エッチング時に発生したスカムやダストを除去する。
【００７９】
次に、ＰＶＤ（物理的気相成長）法又はＣＶＤ（化学的気相成長）法により、ＨｆＯｘ等の負の固定電荷を有する膜１１を堆積する。
これにより、図１２Ａに示すように、画素部では、シリコン基板１に形成された溝２２の表面に、負の固定電荷を有する膜１１が形成される。
このとき、図１２Ｂに示すように、周辺回路部では、ハードマスク材２１の上に、負の固定電荷を有する膜１１が形成される。
【００８０】
次に、表面を覆って全面的に、ＳＴＩの素子分離層２となる酸化シリコン層２３を堆積させる。例えば、ＨＤＰ法（高密度プラズマ法）により、酸化シリコン層２３を成膜する。
これにより、図１３Ａに示すように、画素部では、溝２２の内部を埋めて、ハードマスク材２１及び負の固定電荷を有する膜１１上に、酸化シリコン層２３が形成される。
このとき、図１３Ｂに示すように、周辺回路部では、負の固定電荷を有する膜１１の上を覆って、酸化シリコン層２３が形成される。
【００８１】
続いて、等方性エッチングにより、酸化シリコン層２３をエッチバックする。
これにより、画素部では、シリコン基板１に形成された溝２２の一部に酸化シリコン層２３が残る。
次に、スパッタエッチング等の物理的エッチング、又はＣＨ３ＯＨ等を利用したドライエッチングにより、露出している負の固定電荷を有する膜１１を除去する。
これにより、画素部では、図１４Ａに示すように、酸化シリコン層２３よりも下の位置の負の固定電荷を有する膜１１が残る。
このとき、図１４Ｂに示すように、周辺回路部では、ハードマスク材２１の上の酸化シリコン層２３と負の固定電荷を有する膜１１とが順次除去される。
【００８２】
次に、図示しないが、全体を覆って、例えばＨＤＰ法により、上層の酸化シリコン層を成膜する（図５Ｄ等を参照）。
【００８３】
次に、通常のＳＴＩプロセスと同様に、ＣＭＰ法（化学的機械的研磨法）により研磨する。研磨は、ハードマスク材２１が露出するまで行う。
これにより、図１５Ａに示すように、画素部では、ハードマスク材２１が除去され、下層の酸化シリコン層２３と上層の酸化シリコン層とから素子分離層２が形成される。
このとき、図１５Ｂに示すように、周辺回路部では、ハードマスク材２１が除去されて、素子分離層８が露出する。
【００８４】
次に、トランジスタのゲート電極となる、多結晶シリコン層等の電極層を形成し、この電極層をパターニングしてゲート電極３を形成する。
これにより、図１６Ａに示すように、画素部では、シリコン基板１及び素子分離層２の上にゲート電極３が形成される。
また、図１６Ｂに示すように、周辺回路部では、シリコン基板１及び素子分離層８の上にゲート電極３が形成される。
【００８５】
その後、必要に応じて、画素部において、素子分離層２及び負の固定電荷を有する膜１１の周囲のシリコン基板１に、ボロンをイオン注入して、負の固定電荷を有する膜１１の周囲のシリコン基板１に、Ｐ型の不純物領域４を形成してもよい。
このようにして、図１０Ａ及び図１０Ｂに示した半導体装置を製造することができる。
【００８６】
このような製造方法により、画素部のシリコン基板１に溝２２を形成したり、酸化シリコン層２３から成る素子分離層２を形成したりする際に、周辺回路部は全体がハードマスク材２１で覆われており、ダメージを受けることなく保護される。
【００８７】
なお、本実施の形態の半導体装置を製造する方法としては、他の方法も考えられる。
例えば、画素部の素子分離層２と周辺回路部の素子分離層８とを同じ工程で形成する方法も可能である。
具体的には、例えば、以下に説明する方法が考えられる。
まず、画素部及び周辺回路部の半導体基体に、同時に素子分離層用の溝を形成する。
その後、画素部全体をマスクで覆うと共に、周辺回路部では、同じ溝形成用マスクを用いて、引き続き溝を形成する。これにより、周辺回路部では画素部よりも深い溝が形成される。
次に、負の固定電荷を有する膜１１を全面的に形成した後に、周辺回路部の負の固定電荷を有する膜１１を除去する。
次に、周辺回路部全体をマスク材で覆って、周辺回路部の溝をマスク材で埋めておく。
続いて、画素部において、酸化シリコン層２３を堆積して、等方性エッチングにより、酸化シリコン層２３をエッチバックして、溝の一部に酸化シリコン層２３を残す。さらに、露出している負の固定電荷を有する膜１１を除去する。
その後、周辺回路部全体を覆ったマスク材を除去する。このとき、溝の内部のマスク材も除去する。
次に、画素部及び周辺回路部のそれぞれの溝を埋めて、全面的に酸化シリコン層２４を形成する。
その後、酸化シリコン層２４をＣＭＰ法により研磨する。これにより、シリコン基板１の溝の部分に酸化シリコン層２４が残り、画素部の素子分離層２と周辺回路部の素子分離層８が形成される。また、画素部では、素子分離層２とシリコン基板１との間に、負の固定電荷を有する膜１１が残る。この場合、画素部の素子分離層２は、酸化シリコン層２３と酸化シリコン層２４とによって形成され、周辺回路部の素子分離層８は酸化シリコン層２４により形成される。
【００８８】
なお、画素部を第１の実施の形態と同様の構成にすれば、画素部の素子分離層２と周辺回路部の素子分離層８とを、同じ酸化シリコン層で同時に形成することが可能である。
【００８９】
上述の本実施の形態によれば、画素部においては、第２の実施の形態と同様の構成としているので、第２の実施の形態と同様に、ホール蓄積層１２によって、素子分離層２の周囲のシリコン基板１に存在する欠陥７を不活性化することができる。
【００９０】
また、本実施の形態では、周辺回路部では、素子分離層８とシリコン基板１との間に、負の固定電荷を有する膜を形成していないので、負の固定電荷を有する膜が周辺回路部のトランジスタの特性へ影響を及ぼすことがない。
周辺回路部の素子分離層８とシリコン基板１との間に負の固定電荷を有する膜を形成すると、周辺回路部のＮＭＯＳトランジスタではＧＩＤＬが増大することが懸念され、周辺回路部のＰＭＯＳトランジスタではソース−ドレイン耐圧の低下を招く危険性がある。
【００９１】
なお、上述した第５の実施の形態では、画素部のトランジスタの構成を、第２の実施の形態と同じとしていたが、画素部のトランジスタの構成は、第１の実施の形態、第３の実施の形態、第４の実施の形態の各構成や、その他の構成としても良い。
また、画素部のトランジスタの構成を第１の実施の形態〜第４の実施の形態のように、本発明を適用した構成として、周辺回路部は第５の実施の形態とは異なる構成としても構わない。
【００９２】
上述の各実施の形態では、ＭＯＳトランジスタの部分を図示していた。
本発明の半導体装置において、半導体基体の素子分離のための絶縁層で分離された領域に形成する能動素子は、ＭＯＳトランジスタ（ＮＭＯＳトランジスタやＰＭＯＳトランジスタ）に限定されるものではない。
例えば、バイポーラトランジスタやその他のトランジスタ、光電変換素子のフォトダイオードやその他のダイオードを形成してもよい。
【００９３】
上述の各実施の形態では、素子分離層２及び負の固定電荷を有する膜１１、並びに窒化シリコン膜１３を、シリコン基板１に埋め込んで形成していた。
本発明では、素子分離層及び負の固定電荷を有する膜を埋め込んで形成する半導体基体は、シリコン基板に限らず、シリコン基板上のシリコンエピタキシャル層や、他の半導体を使用した半導体基板や半導体エピタキシャル層としてもよい。
【００９４】
上述の各実施の形態では、素子分離のための絶縁層を酸化シリコン層により形成していたが、他の絶縁層によって素子分離を行っても構わない。
【００９５】
また、本発明において、素子分離のための絶縁層（素子分離層）は、ＳＴＩに限定されるものではなく、例えば従来行われていたＬＯＣＯＳ（シリコンの局所酸化）等の他の構造を使用して、素子分離層の周囲に負の固定電荷を有する膜を形成しても構わない。
素子分離層は、絶縁層の少なくとも一部（一部又は全部）が半導体基体に埋め込まれた構成とする。
【００９６】
また、本発明において、必要に応じて半導体基体に導入するＰ型の不純物は、ボロンに限定されず他のＰ型の不純物を使用することも可能であるが、ボロンを用いると比較的容易にＰ型の不純物領域を形成することができる。
【００９７】
本発明は、ＤＲＡＭ等の半導体メモリや、画素部と周辺回路部とを有する固体撮像素子等、様々な構成の半導体装置に適用することが可能である。
【００９８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００９９】
１  シリコン基板、２  素子分離層、３  ゲート電極、４  不純物領域、５  ソース領域、６  ドレイン領域、８  第２の素子分離層、１１  負の固定電荷を有する膜、１２  ホール蓄積層、１３  窒化シリコン膜、２１  ハードマスク材、２２  溝、２３，２４  酸化シリコン層
【図１】
2011146475.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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