(57)【要約】【課題】Ｎ倍（Ｎは、２以上の整数）の関係にある複数の伝送レートに対応しつつ、回路規模の削減を図ることが可能なシリアルパラレル変換回路を提供する。【解決手段】シリアルパラレル変換回路１は、シリアル入力される伝送信号をＳ／Ｐ変換してパラレルデータIndtを生成するＳ／Ｐ変換部２と、Ｓ／Ｐ変換部２で生成されたパラレルデータIndtからフレーム同期信号を検出する同期検出部５と、Ａレート及びＢレートに対応する第１及び第２のクロック信号CLKA、CLKBを順次に選択して出力するクロック選択部３とを備える。同期検出部５は、Ａレート及びＢレートのうちの最速のレートに対応するクロック信号に従って動作する。また、Ｓ／Ｐ変換部２は、変換ビット数が固定されつつ、変換速度が動作クロックにより変更可能に構成され、クロック選択部３から出力されるクロック信号CLKを動作クロックとして用いる。【選択図】図５
2011071666.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ（Ｎは、２以上の整数）倍の関係にある複数の伝送レートで入力される伝送信号をＳ／Ｐ変換してフレーム同期を検出するシリアルパラレル変換回路であって、
シリアル入力される前記伝送信号をＳ／Ｐ変換してパラレルデータを生成するＳ／Ｐ変換部と、
該Ｓ／Ｐ変換部で生成されたパラレルデータからフレーム同期信号を検出する同期検出部と、
前記複数の伝送レートに対応する複数のクロック信号を順次に選択して出力するクロック出力部とを備え、
前記同期検出部は、前記複数の伝送レートのうちの最速のレートに対応するクロック信号に従って動作し、
前記Ｓ／Ｐ変換部は、変換ビット数が固定されつつ、処理レートが動作クロックにより変更可能に構成され、前記クロック出力部から出力されるクロック信号を前記動作クロックとして用いることを特徴とするシリアルパラレル変換回路。
【請求項２】
前記同期検出部は、
前記パラレルデータからフレーム同期信号を検出して検出信号を生成する検出信号生成手段と、
前記検出信号の立ち上がりを検出してセット信号を生成するセット信号生成手段と、
前記フレーム同期信号の周期に対応する計数値が設定され、前記セット信号に応じてリセットされるカウント手段と、
該カウント手段の出力値に基づいて前記フレーム同期信号の出現タイミングを予測し、予測信号を生成するタイミング予測手段と、
該タイミング予測手段の予測信号のレベルが変化する都度、該予測信号と前記検出信号生成手段の検出信号とのレベルを対比し、一致回数に応じて同期確立の有無を判定する判定手段とを備えることを特徴とする請求項１に記載のシリアルパラレル変換回路。
【請求項３】
前記クロック出力部は、
経過時間を計時し、所定の期間が経過する都度、選択信号の値を切り替えて出力するタイマ手段と、
該タイマ手段から出力される選択信号に応じて前記複数のクロック信号を順次に選択して出力するクロック選択手段とを備えることを特徴とする請求項１又は２に記載のシリアルパラレル変換回路。
【請求項４】
前記タイマ手段は、「使用する伝送レートの数」×「フレーム同期の確立に必要な時間」の期間に亘って経過時間をカウント可能なカウンタを備えることを特徴とする請求項３に記載のシリアルパラレル変換回路。
【請求項５】
前記同期検出部は、前記判定手段で同期が確立したと判定されたときに、前記タイマ部の計時動作を停止させるタイマ制御手段を備えることを特徴とする請求項２、３又は４に記載のシリアルパラレル変換回路。
【請求項６】
前記Ｓ／Ｐ変換部にＳｅｒＤｅｓを用いることを特徴とする請求項１乃至５のいずれかに記載のシリアルパラレル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機の基地局、中継機間通信のインターフェースで用いられるシリアルパラレル変換回路に関し、特に、異なる伝送レートの伝送信号に対して同期の確立処理を行う回路に関する。
【背景技術】
【０００２】
近年、携帯電話機の急速な発展に伴い、中継機間等での伝送速度の高速化が進んでいる。これにより、基幹網では、複数の伝送レートが存在するに至り、また、中継器等の間では、複数の伝送レートの各々に対応した装置、回路の設置が求められるようになっている（例えば、特許文献１参照）。
【０００３】
図６は、伝送レートが異なる伝送信号のフレーム同期を検出するシリアルパラレル変換回路（以下、適宜「Ｓ／Ｐ変換回路」という）の一般的な構成を示すブロック図であり、Ａレート及びＢレートの２種類の伝送レートで伝送信号が入力される場合の構成例である。
【０００４】
ここで、Ａレート及びＢレートは、Ｎ（Ｎは、２以上の整数）倍の関係にある伝送レートであり、例えば、ＡレートがＣＰＲＩ(Common Public Radio Interface)の２．４Ｇｂｐｓであり、ＢレートがＡレートより低速の１．２Ｇｂｐｓである。
【０００５】
Ｓ／Ｐ変換回路３０においては、伝送されたシリアルデータをＳ／Ｐ変換部３１で受信し、ｍ（ｍは、２以上の整数）ビットのパラレルデータに変換する。Ｓ／Ｐ変換部３１では、設定によって変換ビット数（パラレル変換後のビット数）を変更することができ、また、動作クロックの設定により処理レート（変換タイミング）を変更することができる。これらの設定は、Ｓ／Ｐ制御部３２で行い、設定信号Cnt dtにより変換ビット数を、設定信号Cnt clkにより動作クロックを制御する。
【０００６】
パラレル変換された信号は、第１及び第２の同期検出部３３、３４に出力される。尚、図中のクロック信号CLKA、CLKBは、いずれも第１及び第２の同期検出部３３、３４の動作クロックであるが、クロック信号CLKAは、Ａレートの伝送信号をパラレル変換した信号速度に一致するものであり、一方、クロック信号CLKBは、Ｂレートの伝送信号をパラレル変換した信号速度に一致するものである。
【０００７】
そのため、Ｓ／Ｐ変換部３１の動作設定がＡレート用に設定され、Ａレートの伝送信号が正しくパラレル変換されて出力された場合には、第１の同期検出部３３がフレーム同期を検出することになる。一方、Ｓ／Ｐ変換部３１の動作設定がＢレート用に設定され、Ｂレートの伝送信号が正しくパラレル変換されて出力された場合には、第２の同期検出部３４がフレーム同期を検出することになる。
【０００８】
上記の際、伝送信号の伝送レートとＳ／Ｐ変換部３１の動作設定とが適合しない場合には、Ｓ／Ｐ変換部３１で伝送信号を正しく変換できず、フレーム同期を検出し得なくなる。この場合は、Ｓ／Ｐ制御部３２でＳ／Ｐ変換部３１の設定を変更し、フレーム同期の検出が可能になるまで、この動作を繰り返す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３４４４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、従来のＳ／Ｐ変換回路３０においては、使用する伝送レートに対応した同期検出部３３、３４でなければ、フレーム同期を適切に検出することができないため、伝送レート数に応じた数の同期検出部を実装する必要が生じ、回路規模が増大するという問題があった。
【００１１】
そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、Ｎ倍の関係にある複数の伝送レートに対応しつつ、回路規模の削減を図ることが可能なシリアルパラレル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明は、Ｎ（Ｎは、２以上の整数）倍の関係にある複数の伝送レートで入力される伝送信号をＳ／Ｐ変換してフレーム同期を検出するシリアルパラレル変換回路であって、シリアル入力される前記伝送信号をＳ／Ｐ変換してパラレルデータを生成するＳ／Ｐ変換部と、該Ｓ／Ｐ変換部で生成されたパラレルデータからフレーム同期信号を検出する同期検出部と、前記複数の伝送レートに対応する複数のクロック信号を順次に選択して出力するクロック出力部とを備え、前記同期検出部は、前記複数の伝送レートのうちの最速のレートに対応するクロック信号に従って動作し、前記Ｓ／Ｐ変換部は、変換ビット数が固定されつつ、処理レートが動作クロックにより変更可能に構成され、前記クロック出力部から出力されるクロック信号を前記動作クロックとして用いることを特徴とする。
【００１３】
そして、本発明によれば、Ｎ倍の関係にある複数の伝送レートに対し、同期検出部を共有化することができるため、伝送レート数に応じた数の同期検出部を実装する必要がなくなり、回路規模を削減することが可能になる。
【００１４】
上記シリアルパラレル変換回路において、前記同期検出部が、前記パラレルデータからフレーム同期信号を検出して検出信号を生成する検出信号生成手段と、前記検出信号の立ち上がりを検出してセット信号を生成するセット信号生成手段と、前記フレーム同期信号の周期に対応する計数値が設定され、前記セット信号に応じてリセットされるカウント手段と、該カウント手段の出力値に基づいて前記フレーム同期信号の出現タイミングを予測し、予測信号を生成するタイミング予測手段と、該タイミング予測手段の予測信号のレベルが変化する都度、該予測信号と前記検出信号生成手段の検出信号とのレベルを対比し、一致回数に応じて同期確立の有無を判定する判定手段とを備えることができる。
【００１５】
上記構成によれば、受信する伝送レートの違いに関係なく、フレーム同期信号の出現タイミングに対応したカウント手段の出力値を生成することができる。このため、複数の伝送レートのうちのいずれで伝送信号が入力されても、適切に同期確立を行うことが可能になる。
【００１６】
上記シリアルパラレル変換回路において、前記クロック出力部が、経過時間を計時し、所定の期間が経過する都度、選択信号の値を切り替えて出力するタイマ手段と、該タイマ手段から出力される選択信号に応じて前記複数のクロック信号を順次に選択して出力するクロック選択手段とを備えることができ、これによれば、Ｓ／Ｐ変換部の動作クロックを周期的に変化させることができる。
【００１７】
上記シリアルパラレル変換回路において、前記タイマ手段が、「使用する伝送レートの数」×「フレーム同期の確立に必要な時間」の期間に亘って経過時間をカウント可能なカウンタを備えることができる。これによれば、動作クロックの変更によりＳ／Ｐ変換部の対応レートを周期的に変化させるにあたり、変更後の動作クロックで動作する各期間において、同期検出部での処理に必要な時間を確保することが可能になる。
【００１８】
上記シリアルパラレル変換回路において、前記同期検出部が、前記判定手段で同期が確立したと判定されたときに、前記タイマ部の計時動作を停止させるタイマ制御手段を備えることができ、これによれば、同期の確立に応じてＳ／Ｐ変換部の動作クロックを固定することができる。
【００１９】
上記シリアルパラレル変換回路において、前記Ｓ／Ｐ変換部にＳｅｒＤｅｓを用いることができる。
【発明の効果】
【００２０】
以上のように、本発明によれば、Ｎ倍の関係にある複数の伝送レートに対応しつつ、回路規模の削減を図ることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】本発明にかかるシリアルパラレル変換回路の第１の実施形態を示す全体構成図である。
【図２】図１の同期検出部の構成を示すブロック図である。
【図３】伝送信号がＡレートで伝送された状態で、Ｓ／Ｐ変換部の動作クロックCLKに第１のクロック信号CLKAが選択された場合のタイミング図である。
【図４】伝送信号がＢレートで伝送された状態で、Ｓ／Ｐ変換部の動作クロックCLKに第２のクロック信号CLKBが選択された場合のタイミング図である。
【図５】本発明にかかるシリアルパラレル変換回路の第２の実施形態を示す全体構成図である。
【図６】従来のシリアルパラレル変換回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２２】
次に、発明を実施するための形態について、図面を参照しながら詳細に説明する。
【００２３】
図１は、本発明にかかるシリアルパラレル変換回路の第１の実施形態を示すブロック図であり、Ａレート及びＢレートの２種類の伝送レートで伝送信号が入力される場合の構成例である。ここで、Ａレートは、ＢレートのＮ倍（Ｎは、２以上の整数）の伝送速度を有し、Ｂレートよりも高速な伝送レートである。尚、以下においては、Ａレートは、ＣＰＲＩの２．４Ｇｂｐｓであり、一方、Ｂレートは、１．２Ｇｂｐｓであるものとする。
【００２４】
同図に示すように、Ｓ／Ｐ変換回路１は、Ｓ／Ｐ変換部２と、クロック選択部３と、タイマ部４と、同期検出部５と、信号処理部６とを備える。
【００２５】
Ｓ／Ｐ変換部２は、光ファイバ等で伝送されるシリアルデータをパラレルデータに変換して出力する。Ｓ／Ｐ変換部２は、従来のＳ／Ｐ変換部３１（図６参照）と異なり、変換ビット数（パラレル変換後のビット数）がｎビット（ｎは、２以上の整数）に固定され、処理レート（変換タイミング）のみを動作クロックCLKに応じて変更し得るように構成される。
【００２６】
クロック選択部３は、タイマ部４から出力されるクロック選択信号CLSに応じて、Ａレート（２．４Ｇｂｐｓ）に対応した周波数（１２２．８８ＭＨｚ）を有する第１のクロック信号CLKAと、Ｂレート（１．２Ｇｂｐｓ）に対応した周波数（６１．４４ＭＨｚ）を有する第２のクロック信号CLKBとのいずれか一方を選択し、動作クロックCLKとしてＳ／Ｐ変換部２に出力する。
【００２７】
タイマ部４は、Ｓ／Ｐ変換部２の動作クロックCLKを周期的に変化させるために備えられ、経過時間をカウントし、カウント値に応じたクロック選択信号CLSを生成する。この際、Ｓ／Ｐ変換部２が第１のクロック信号CLKAで動作する期間、及びＳ／Ｐ変換部２が第２のクロック信号CLKBで動作する期間の各々において、同期検出部５での処理に必要な時間を確保するため、タイマ部４には、「使用する伝送レートの数」×「フレーム同期の確立に必要な時間」を計時可能なカウンタが設けられる。
【００２８】
尚、ＣＰＲＩの場合、フレーム同期信号（KBYTE"BC50"）の送信周期が６６μｓｅｃであり、また、同期の確立に少なくとも５周期分の期間が必要となるため、「フレーム同期の確立に必要な時間」は、６６×５μｓｅｃ以上の時間となる。ここで、フレーム同期信号KBYTE"BC50"は、伝送レートの違いに関係なく、常に同じ周期（６６μｓｅｃ）で現れる。
【００２９】
同期検出部５は、Ｓ／Ｐ変換部２で変換されたパラレルデータIndtからフレーム同期信号を検出し、Ｓ／Ｐ変換部２に入力される伝送信号と、後段の信号処理部６の動作タイミングとの同期を図る。同期検出部５の動作クロックには、使用する伝送レートのうちで最速のレートに対応するクロック信号（ここでは、Ａレートに対応する第１のクロック信号CLKA）が用いられる。同期検出部５からは、フレーム同期信号の入力タイミングを示すフレームタイミング信号FTS、及び同期確立の有無を示す同期判定信号Syncが出力される。
【００３０】
信号処理部６は、Ｓ／Ｐ変換部２から出力されるパラレルデータ（受信データ）Indtに対し、分離処理等の所定の信号処理を施す。
【００３１】
次に、上記構成を有するＳ／Ｐ変換回路１の動作について、図１を参照しながら説明する。
【００３２】
クロック選択部３において、例えば、先ず、Ａレートに対応する第１のクロック信号CLKAを選択し、これを動作クロックとしてＳ／Ｐ変換部２に供給する。これにより、Ｓ／Ｐ変換部２が第１のクロック信号CLKAに応じた変換速度で動作し、伝送信号をパラレル変換する。
【００３３】
この際、伝送信号がＡレートで伝送されていれば、Ｓ／Ｐ変換部２で伝送信号が適切にＳ／Ｐ変換され、同期検出部５でフレーム同期信号が検出される。一方、入力される伝送信号がＢレートで伝送されていた場合は、Ｓ／Ｐ変換部２の変換速度と伝送信号のレートとが適合しないため、伝送信号を適切にＳ／Ｐ変換することができず、また、同期検出部５でフレーム同期信号を検出することも不可能になる。
【００３４】
この場合は、Ａレート分の「フレーム同期の確立に必要な時間」が経過した時点で、タイマ部４から出力されるクロック選択信号CLSのレベルが切り替えられ、クロック選択部３の出力が第１のクロック信号CLKAから第２のクロック信号CLKBに変更される。
【００３５】
これにより、Ｓ／Ｐ変換部２の動作クロックが第２のクロック信号CLKBに変更され、Ｓ／Ｐ変換部２がＢレートに適合した変換速度で動作するようになる。その結果、伝送信号を適切にＳ／Ｐ変換し得るようになり、また、同期検出部５での同期検出も正しく行うことが可能になる。
【００３６】
上記の動作に際し、Ｓ／Ｐ変換部２は、動作クロックに第１のクロック信号CLKAを用いる期間と、第２のクロック信号CLKBを用いる期間とで、異なる出力タイミングでパラレルデータを出力し、そのいずれをも同期検出部５に供給する。このため、同期検出部５においては、第１のクロック信号CLKAを用いて変換されたパラレルデータと、第２のクロック信号CLKBを用いて変換されたパラレルデータとのどちらが入力されようとも、正しくフレーム同期信号を検出し得ることが求められる。
【００３７】
そこで、本実施の形態においては、前述の如く、同期検出部５の動作クロックとして最速の伝送レートに対応するクロック信号を用いるとともに、同期検出部５を下記のように構成する。
【００３８】
図２は、同期検出部５の構成を示すブロック図であり、同期検出部５は、KBYTE検出部５ａ、立ち上がり検出部５ｂ、KBYTEカウンタ５ｃ、KBYTEタイミング予測部５ｄ、同期ステート制御部５ｅ、セレクタ５ｆ及びタイミング信号生成部５ｇを備える。尚、この構成は、従来の同期検出部３３、３４（図６参照）と基本構成を略々共通にするものであるが、KBYTE検出部５ａとKBYTEカウンタ５ｃの間に立ち上がり検出部５ｂを備える点で異なる。
【００３９】
KBYTE検出部５ａは、Ｓ／Ｐ変換部２で生成されたパラレルデータIndtからフレーム同期信号(KBYTE"BC50")を検出し、フレーム同期信号の入力期間に対応してＨレベルとなる検出信号BCDETを生成する。
【００４０】
立ち上がり検出部５ｂは、同期ステート制御部５ｅから出力されるステート信号STATEが最下位の「00000」を示す場合に限って、KBYTE検出部５ａの検出信号BCDETの立ち上がりタイミングを検出し、それに対応するセット信号SETを生成する。
【００４１】
KBYTEカウンタ５ｃは、第１のクロック信号CLKAのクロック数をカウントしてカウント値bc cntを出力するカウンタであり、立ち上がり検出部５ｂのセット信号SETに応じてリセットされる。KBYTEカウンタ５ｃには、フレーム同期信号の周期（６６μｓｅｃ）に対応するカウント範囲（カウント最小値及びカウント最大値）が予め設定される。
【００４２】
KBYTEタイミング予測部５ｄは、KBYTEカウンタ５ｃのカウント値bc cntに基づいてフレーム同期信号の入力タイミングを予測し、フレーム同期信号が入力されるべきタイミングを示すフレームパルスbc compを生成する。
【００４３】
同期ステート制御部５ｅは、KBYTEタイミング予測部５ｄのフレームパルスbc compと、KBYTE検出部５ａの検出信号BCDETとを対比し、ステート信号STATEを生成する。同期ステート制御部５ｅは、ステート信号STATEを最下位の「00000」とした状態で動作を開始し、フレームパルスbc compと検出信号BCDETとの立ち上がりタイミングが一致する都度、ステート信号STATEを順にステートアップする。これに対し、フレームパルスbc compがＨレベルに立ち上がるタイミングで、検出信号BCDETがＬレベルとなっていれば、ステート信号STATEをステートダウンする。
【００４４】
セレクタ５ｆは、同期ステート制御部５ｅのステート信号STATEを監視し、同期確立の有無を示す同期判定信号Syncを生成する。セレクタ５ｆでは、ステート信号STATEの値が最上位の「11111」に達するのに応じて同期が確立したと判定し、同期判定信号SyncをＨレベルに立ち上げる。
【００４５】
タイミング信号生成部５ｇは、KBYTEカウンタ５ｃのカウンタ値bc cnt及び同期ステート制御部５ｅのステート信号STATEに基づいて、フレーム同期信号の入力タイミングを示すフレームタイミング信号FTSを生成する。
【００４６】
次に、上記構成を有する同期検出部５の動作について、図３、４を参照して説明する。ここでは、先ず、図３を参照しながら、伝送信号がＡレートで伝送された状態で、Ｓ／Ｐ変換部２の動作クロックCLKに第１のクロック信号CLKAが選択された場合について説明する。尚、KBYTEカウンタ５ｃのカウント範囲は、「0000」〜「1FFF」に設定されているものとする。
【００４７】
タイミングｔ１において、フレーム同期信号(KBYTE"BC50")がKBYTE検出部５ａに入力されると、検出信号BCDETがＨレベルに立ち上げられる（タイミングｔ２）。それに応答して、立ち上がり検出部５ｂのセット信号SETがＨレベルに立ち上げられ（タイミングｔ３）、また、KBYTEカウンタ５ｃのカウント値bc cntが「0000」にリセットされる（タイミングｔ４）。
【００４８】
その後、KBYTEタイミング予測部５ｄにおいて、カウント値bc cntが「1FFE」となる期間に対応してフレーム同期信号(KBYTE"BC50"）が入力されると認識され（タイミングｔ５〜ｔ６）、以後、カウント値bc cntが「1FFE」に達する都度、フレームパルスbc compが立ち上げられる。
【００４９】
また、フレームパルスbc compの立ち上がりタイミング（タイミングｔ５）において、フレームパレスbc compと検出信号BCDETとのレベルが対比され、両者が一致すれば、同期ステート制御部５ｅのステート信号STATEが「00001」にステートアップされる（タイミングｔ６）。
【００５０】
その後は、フレームパレスbc compと検出信号BCDETとのレベルが一致する都度、ステート信号STATEが「00011」、「00111」…というように順にステートアップされる。尚、ステート信号STATEに５桁の値を用いるのは、ＣＰＲＩの場合、フレームパレスbc comp及び検出信号BCDETのレベルが５回に亘って一致したときに同期が確立したと判定するためである。
【００５１】
そして、タイミングｔ７において、ステート信号STATEが「11111」に達すると、セレクタ５ｆの同期判定信号SyncがＨレベルに立ち上げられる。この同期判定信号Syncは、図１に示すタイマ部４へ出力されており、同期判定信号Syncの立ち上がりに応答してタイマ部４のカウント動作が停止される。これにより、タイマ部４及びクロック選択部３の出力が固定され、Ｓ／Ｐ変換部２の動作クロックが第１のクロック信号CLKAに固定される。
【００５２】
また、ステート信号STATEが「11111」に達した後は、カウント値bc cntに基づき、タイミング信号生成部５ｇのフレームタイミング信号FTSがＨレベルに立ち上げられ（タイミングｔ８〜ｔ９）、信号処理部６に出力される。
【００５３】
尚、図３では図示を省略しているが、Ｓ／Ｐ変換部２の動作クロックに第１のクロック信号CLKAを選択している状態で、伝送信号がＢレートで伝送された場合は、Ｓ／Ｐ変換部２から出力されるパラレルデータIndtが、KBYTE検出部５ａでフレーム同期信号(KBYTE"BC50"）を検出し得ない状態に変換される。このため、同期ステート制御部５ｅのステート信号STATEが「11111」に達することがなく、セレクタ５ｆの同期判定信号Syncやタイミング信号生成部５ｇのフレームタイミング信号FTSが立ち上げられることはない。
【００５４】
次に、図４を参照しながら、伝送信号がＢレートで伝送された状態で、Ｓ／Ｐ変換部２の動作クロックCLKに第２のクロック信号CLKBが選択された場合について説明する。尚、Ｂレートで伝送信号を伝送する場合においても、フレーム同期信号の周期は、Ａレートの場合と同様、６６μｓｅｃとなる。
【００５５】
この場合も、図３の場合と略々同様に動作するが、Ｓ／Ｐ変換部２の動作クロックとして第２のクロック信号CLKBを使用するため、同期検出部５の動作クロックCLKAの１クロックおきにパラレルデータIndtが出力されるようになる（図４の「CLKA」、「Indt」を参照）。その結果、KBYTE検出部５ａの検出信号BCDETが、動作クロックCLKAの２クロック期間に亘ってＨレベルに維持されるようになり（タイミングｔ１２〜ｔ１４）、図３の場合と比して、Ｈレベルの保持期間が１クロック分だけ長くなる（図３のタイミングｔ２〜ｔ３を参照）。
【００５６】
この際、従来の同期検出部３３、３４（図６参照）のように、KBYTE検出部５ａの検出信号BCDETによってKBYTEカウンタ５ｃをリセットすると、KBYTEカウンタ５ｃのリセット期間が動作クロックCLKAの２クロック分となり、KBYTEカウンタ５ｃのカウント開始タイミングが１クロック分だけ遅れるようになる。その結果、KBYTEカウンタ５ｃのカウント値bc cntとフレーム同期信号(KBYTE"BC50"）の入力タイミングとの間にずれが発生し、フレーム同期信号の入力タイミングを適切に予測し得なくなる。
【００５７】
これに対し、本実施の形態にかかる同期検出部５では、立ち上がり検出部５ｂによって動作クロックCLKAの１クロック期間だけ立ち上がるセット信号SETを生成し（タイミングｔ１３〜ｔ１４）、それをKBYTEカウンタ５ｃのリセット信号に使用するため、図３に示す場合と同様のタイミングで、KBYTEカウンタ５ｃをリセットすることができる（タイミングｔ１４）。このため、KBYTEカウンタ５ｃのカウント開始タイミングに遅れが生じることがなく、伝送信号がＢレートで伝送される場合であっても、KBYTEカウンタ５ｃのカウント値bc cntとフレーム同期信号(KBYTE"BC50"）の入力タイミングとを適合させることができる（タイミングｔ１５〜ｔ１６）。
【００５８】
このように、同期検出部５によれば、受信する伝送レートの違いに関係なく、入力信号IndtがKBYTEに変化するタイミングに対応させてカウント値bc cntを生成することができ、Ａレート及びＢレートのいずれで伝送信号が入力されても、適切に同期確立を行うことが可能になる。
【００５９】
以上のように、本実施の形態によれば、Ｓ／Ｐ変換部２の変換ビット数を固定する一方で、Ｓ／Ｐ変換部２の変換速度をクロック選択部３及びタイマ部４により周期的に変化させ、さらに、同期検出部５を最速の伝送レートに対応するクロック信号に従って動作させるため、Ｎ倍（Ｎは、２以上の整数）の関係にある複数の伝送レートに対し、同期検出部を共有化することができる。このため、従来のＳ／Ｐ変換回路３０（図６参照）のように、伝送レート数に応じた数の同期検出部を実装する必要がなくなり、回路規模を削減することが可能になる。
【００６０】
また、本実施の形態によれば、クロック選択部３及びタイマ部４を利用し、Ｓ／Ｐ変換部２の変換速度を自律的に変化させるため、Ｓ／Ｐ変換の制御回路（図６のＳ／Ｐ制御部３２）も不要となり、回路規模の一層の削減を図ることができる。
【００６１】
さらに、本実施の形態によれば、Ｓ／Ｐ変換部２の出力ビット数を固定することから、Ｓ／Ｐ変換部２と信号処理部６を直結し得るようになり、構成を簡易化することが可能になる。
【００６２】
次に、本発明にかかるシリアルパラレル変換回路の第２の実施形態について、図５を参照しながら説明する。尚、図５において、図１と同一の構成要素については、同一の符号を付し、その説明を省略する。
【００６３】
本実施の形態にかかるＳ／Ｐ変換回路１０では、Ｓ／Ｐ変換部としてＳｅｒＤｅｓ(Serializer/Deserializer)１１が用いられ、これに伴い、タイマ部１２において、ＳｅｒＤｅｓ１１の内部ＦＩＦＯをリセットするリセット信号FRSを出力する機能が追加される。
【００６４】
ＳｅｒＤｅｓを内蔵したＦＰＧＡで構成した回路を例に挙げると、ＦＰＧＡに内蔵されたＳｅｒＤｅｓ１１の近辺に、図５に示すように、クロック選択部３、タイマ部１２及び同期検出部５を実装する。ＳｅｒＤｅｓにはアライメント機能が搭載されているため、動作クロックCLKを変更した場合、内部ＦＩＦＯをリセットしなければ、アライメントを誤る虞がある。これを防止するため、カウント値に応じてリセット信号FRSを出力する機能をタイマ部１２に設ける。
【００６５】
ＦＰＧＡ起動時のＳｅｒＤｅｓ１１の変換ビット数を１６bitに設定して起動することで変換ビット数を固定し、また、変換速度は、第１の実施形態の場合と同様、動作クロックCLKにより変更させる。尚、Ａレート（２．４Ｇｂｐｓ）及びＢレート（１．２Ｇｂｐｓ）に対応する第１及び第２のクロック信号CLKA、CLKBの周波数は、第１の実施形態の場合と同様、１２２．８８ＭＨｚ、６１．４４ＭＨｚである。
【００６６】
ＳｅｒＤｅｓ１１の動作クロックCLKが第１のクロック信号CLKA（１２２．８８ＭＨｚ）に設定された状態で、Ａレート（２．４Ｇｂｐｓ）で伝送信号が入力された場合、同期検出部５において、図３に示す場合と同様にして、フレーム同期信号であるKBYTE”BC50”が検出され、検出信号BCDET及びセット信号SETが生成される。その後、フレーム同期が確立されると、同期判定信号SyncがＨレベル（値「１」）となり、タイマ部１２のカウント動作が停止される。これにより、クロック選択部３から出力されるクロック信号CLKが固定され、ＳｅｒＤｅｓ１１は、安定して動作する。
【００６７】
この状態から、フレーム同期が外れた場合には、同期判定信号SyncがＬレベル（値「0」）となり、タイマ部１２のカウント動作が再開される。そして、同期判定信号Syncが「0」を取る状態が一定時間に亘って続いた後、クロック選択信号CLSによって、ＳｅｒＤｅｓ１１の動作クロックCLKが第２のクロック信号CLKB（６１．４４ＭＨｚ）に変更される。
【００６８】
この際、タイマ部１２では、動作クロックCLKの変更に追従してＳｅｒＤｅｓ１１の内部ＦＩＦＯをリセットするようにリセット信号FRSを出力する。これにより、ＳｅｒＤｅｓ１１は、動作クロックCLKの変更と併行して内部ＦＩＦＯをリセットし、Ｂレート（１．２Ｇｂｐｓ）の伝送信号に対応する状態へ遷移する。
【００６９】
しかし、入力信号の伝送レートはＡレート（２．４Ｇｂｐｓ）であるため、ＳｅｒＤｅｓ１１が正しく10B/8B変換を行えず、フレーム同期信号（KBYTE”BC50”)を正しく変換できない。このため、フレーム同期検出部５において、フレーム同期信号が検出されることはない。
【００７０】
この間も、タイマ部１２のカウンタが回り続けているため、時間経過に伴ってクロック選択信号CLSが「1」に変更され、前述の場合と同様、ＳｅｒＤｅｓ１１の動作クロックCLKの変更及び内部ＦＩＦＯのリセットが実行される。これにより、ＳｅｒＤｅｓ１１がＡレート（２．４Ｇｂｐｓ）の伝送信号に対応する状態に復帰し、フレーム同期が図られる。
【００７１】
以上、本発明の実施の形態を説明したが、本発明は、それらの構成に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能である。
【００７２】
例えば、上記実施の形態においては、伝送レートが２種類の場合を例示したが、伝送レートの数は３以上であってもよい。この際、クロック選択部３に供給するクロック信号の数も３以上となる。
【００７３】
また、上記実施の形態においては、ＣＰＲＩ規格を適用した構成を例示したが、本発明は、他の通信規格を用いる伝送システムに対しても広く適用することが可能である。
【符号の説明】
【００７４】
１  シリアルパラレル変換回路
２  Ｓ／Ｐ変換部
３  クロック選択部
４  タイマ部
５  同期検出部
５ａ  KBYTE検出部
５ｂ  立ち上がり検出部
５ｃ  KBYTEカウンタ
５ｄ  KBYTEタイミング予測部
５ｅ  同期ステート制御部
５ｆ  セレクタ
５ｇ  タイミング信号生成部
６  信号処理部
１０  シリアルパラレル変換回路
１１  ＳｅｒＤｅｓ
１２  タイマ部
CLK  動作クロック
CLKA  第１のクロック信号
CLKB  第２のクロック信号
Indt  パラレルデータ
Sync  同期判定信号
FTS  フレームタイミング信号
CLS  クロック選択信号
BCDET  検出信号
SET  セット信号
bc cnt  カウント値
bc comp  フレームパルス
STATE  ステート信号
FRS  リセット信号
【図１】
2011071666.tif 000003
【図２】
2011071666.tif 000004
【図３】
2011071666.tif 000005
【図４】
2011071666.tif 000006
【図５】
2011071666.tif 000007
【図６】
2011071666.tif 000008