(57)【要約】【課題】微細化を進めても保持データの誤反転を生じないロバスト性を有し、センスアンプ回路とのデータ転送を低消費電流の下で行えるデータラッチ回路を備えた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性メモリセルアレイへのデータ書き込み動作とデータ読み出し動作とを制御するセンスアンプ回路とデータバスを介して接続され、前記センスアンプ回路が前記データ書き込みを行う際に、保持しているデータを前記データバスに出力するデータラッチ回路は、非反転データと反転データのそれぞれを保持出力する２つのノードが、それぞれ前記データバスに接続される構成とした。【選択図】        図５
2011129176.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイへのデータ書き込み動作とデータ読み出し動作とを制御するセンスアンプ回路と、前記センスアンプ回路とデータバスを介して接続され、前記センスアンプ回路が前記データ書き込みを行う際に、保持しているデータを前記データバスに出力するデータラッチ回路とを備え、
前記データラッチ回路は、非反転データと反転データのそれぞれを保持出力する２つのノードが、それぞれ前記データバスに接続される構成とした
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データラッチ回路の前記２つのノードは、それぞれ、ＮＭＯＳトランジスタのみを介して前記データバスに接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記データラッチ回路は、前記２つのノードの一方が保持するデータの極性に応じて、該一方のノードの保持データまたは他方のノードの保持データを前記データバスへ出力するように制御されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記データラッチ回路から前記データバスへ出力する保持データは、前記データバスの駆動時における放電回数を少なくする極性のデータを保持しているノードの保持データが選択されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記データラッチ回路は、互いの入力端子と出力端子とが交差接続されて前記２つのノードを形成している２つのＣＭＯＳインバータ回路と、前記交差接続される２つの入出力端子の一方および他方と前記データバスとの間にそれぞれ設けられる２つのＮＭＯＳトランジスタとを備え、前記２つのＣＭＯＳインバータ回路は、それぞれ、接地側に配置されるＮＭＯＳトランジスタのソース端子は直接接地に接続され、電源側に配置されるＰＭＯＳトランジスタのソース端子は、直接電源に接続される、または、オン・オフ制御される一のＰＭＯＳトランジスタを介して電源に接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つであるＮＡＮＤ型フラッシュメモリは、メモリセルアレイを構成する複数のＮＡＮＤストリングの中の１つのメモリセルトランジスタにおいて２ビット或いは３ビットの情報を記憶することのできる多値技術により、小さいチップ面積で、より多くの情報を記憶することを可能としている（例えば特許文献１参照）。そのため、ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量データを扱う用途の増加と共に需要が急増している。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルアレイの各ビット線にセンスアンプ回路とデータラッチ回路とを設け、ページ単位で同時に書き込み動作や読み出し動作が行えるようにしている。ここで、センスアンプ回路は、読み出し動作や書き込み動作を制御するための回路である。データラッチ回路は、センスアンプ回路がメモリセルから読み出したデータを外部へ出力するために一時的に保持し、また外部から入力された書き込みデータをセンスアンプ回路へ引き渡すために一時的に保持しておくための回路である。
【０００４】
ページ単位は、基本的には、２ＫＢなどであり、同時に２ＫＢ程度のデータを読み出した後、シリアルにデータを外部へ出力することによって、データスループットを上げている。よって、ページ単位で動作させる場合は、一度に書き込み、読み出しするデータを２ＫＢから２倍の４ＫＢなどにすることにより、書き込み、読み出しのスループットを上げることが可能となる。現在では、８ＫＢをページ単位とし、その２倍である１６ＫＢを同時に書き込み、読み出しを行うことも可能である。
【０００５】
ところで、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイの微細化が進められているが、チップサイズ縮小のためには周辺回路面積の削減も非常に重要になってきている。周辺回路の中でも、センスアンプ回路とデータラッチ回路は、ページ単位の数だけ必要であるので、非常に数が多く、その回路面積がチップサイズの１０％程度を占めている。したがって、チップサイズ縮小のためには、メモリセルアレイの微細化と同様に、センスアンプ回路やデータラッチ回路の縮小化も進めていく必要がある。
【０００６】
本発明は、データラッチ回路の縮小化を考える。その方法としては、主に、トランジスタの数を減らすこと、トランジスタのサイズを小さくすることが挙げられる。しかし、データラッチ回路は、微細化が進むと、回路自体のロバスト性が低下していくので、データ保持特性が悪化し、保持データの誤反転現象が生ずる場合がある。また、消費電流を低減することが重要になってきている中で、データラッチ回路とセンスアンプ回路との間のデータ転送で消費する電流も無視できない問題となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２６６３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであり、微細化を進めても保持データの誤反転を生じないロバスト性を有し、センスアンプ回路とのデータ転送を低消費電流の下で行えるデータラッチ回路を備えた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、不揮発性メモリセルアレイと、前記不揮発性メモリセルアレイへのデータ書き込み動作とデータ読み出し動作とを制御するセンスアンプ回路と、前記センスアンプ回路とデータバスを介して接続され、前記センスアンプ回路が前記データ書き込みを行う際に、保持しているデータを前記データバスに出力するデータラッチ回路とを備え、前記データラッチ回路は、非反転データと反転データのそれぞれを保持出力する２つのノードが、それぞれ前記データバスに接続される構成としたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、微細化を進めても保持データの誤反転を生じないロバスト性を有し、センスアンプ回路とのデータ転送を低消費電流の下で行えるデータラッチ回路を備えた不揮発性半導体記憶装置を実現できるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の一実施の形態に係るデータラッチ回路を備えた不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図である。
【図２】図２は、図１に示すメモリセルアレイの構成およびセンスアンプ回路との関係を示す模式図である。
【図３】図３は、図１に示すページバッファ回路の基本的な構成例を示すブロック図である。
【図４】図４は、図３に示すページバッファ回路の具体的な構成例を示すブロック図である。
【図５】図５は、図３に示すページバッファ回路におけるＬＤＬ、ＵＤＬとして用いる本実施の形態に係るデータラッチ回路の具体的な構成例を示す回路図である。
【図６】図６は、比較例として示すデータラッチ回路の回路図である。
【図７】図７は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その１）を説明する図である。
【図８】図８は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その２）を説明する図である。
【図９】図９は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その３）を説明する図である。
【図１０】図１０は、図５に示す本実施の形態に係るデータラッチ回路からデータバスへデータを出力する場合の動作を説明するタイミングチャートである。
【図１１】図１１は、図５に示す本実施の形態に係るデータラッチ回路にデータバスからデータを入力する場合の動作を説明するタイミングチャートである。
【図１２】図１２は、図３に示すページバッファ回路におけるＬＤＬ、ＵＤＬのデータ割付例とメモリセルトランジスタのしきい値によるデータ割付例とを示す図である。
【図１３】図１３は、図３に示すページバッファ回路のＹＢＯＸがセンスアンプ回路へデータ転送する場合の動作を説明する図である。
【図１４】図１４は、図１に示すＮＡＮＤ型フラッシュメモリのメモリセルアレイへの書き込み制御動作の基本シーケンスを説明するフローチャートである。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態に係るデータラッチ回路を備えた不揮発性半導体記憶装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１３】
図１は、本発明の一実施の形態に係るデータラッチ回路を備えた不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図である。図１において、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２と、入出力制御回路３と、アドレスレジスタ４と、コマンドレジスタ５と、主制御回路６と、電圧発生回路７と、ロウ制御回路８と、カラム制御回路９と、ソース線ドライバ１０と、ロウデコーダ回路１１と、カラムデコーダ回路１２として機能するページバッファ回路１３およびセンスアンプ回路１４とを備えている。
【００１４】
本実施の形態に係るデータラッチ回路（図５）は、入出力制御回路３とセンスアンプ回路１４を仲介しているページバッファ回路１３内に設けられている。センスアンプ回路１４とページバッファ回路１３はデータバス１６を介して接続されている。本実施の形態に係るデータラッチ回路は、このデータバス１６を介してセンスアンプ回路１４へ書き込みデータを並列転送する場合の消費電流の低減が図れるように構成されている。なお、ページバッファ回路１３と入出力制御回路３はＩ／Ｏバス１７を介して接続されている。このＩ／Ｏバス１７では、外部へ出力する読み出しデータや、外部から入力される書き込みデータがシリアルに転送される。
【００１５】
まず、図１に示すＮＡＮＤ型フラッシュメモリ１の各要素について簡単に説明する。入出力制御回路３は、Ｉ／Ｏバス１７から取り込んだ読み出しデータを外部へ出力する。入出力制御回路３には、外部から書き込みデータ、アドレス、コマンドが入力される。入出力制御回路３は、書き込みデータをＩ／Ｏバス１７へ出力し、アドレスをアドレスレジスタ４に設定し、コマンドをコマンドレジスタ５に設定する。
【００１６】
アドレスレジスタ４に設定されたアドレスは、ロウ制御回路８とカラム制御回路９とに送られる。コマンドレジスタ５に設定されたコマンドは、主制御回路６に送られる。主制御回路６は、コマンドレジスタ５から動作モードに応じて入力されるコマンドに基づき、メモリセルアレイ２に対するデータ書き込み、データ読み出し、データ消去の各動作を制御する。主制御回路６は、これらの動作を実現するために、電圧発生回路７、ロウ制御回路８、カラム制御回路９、ソース線ドライバ１０のそれぞれに動作モードに応じた動作指令を出力する。
【００１７】
電圧発生回路７は、指示された動作指令に応じて、負極性の電圧から正極性の高電圧までの各種電圧（書き込み電圧、ベリファイ電圧、書き込み非選択電圧、読み出し電圧など）を発生し、ロウ制御回路８に出力する。ロウ制御回路８は、アドレスレジスタ４からの行アドレスをロウデコーダ回路１１に与えてメモリセルアレイ２のワード線を選択させるとともに、指示された動作指令に応じて電圧発生回路７から入力される電圧を、ロウデコーダ回路１１が選択したワード線に印加し、指示された動作を実行する。
【００１８】
カラム制御回路９は、アドレスレジスタ４からの列アドレスをカラムデコーダ回路１２内のセンスアンプ回路１４に与えてメモリセルアレイ２のビット線を選択させ、該ビット線を選択したセンスアンプ回路１４および１対１に対応するページバッファ回路１３を指示された動作指令に応じて制御する。その際に、カラム制御回路９は、データバス１６上のデータ転送方向に応じて、データバス１６のプリチャージ、プリディスチャージを制御し、本実施の形態に係るデータラッチ回路の入出力動作を制御する。
【００１９】
ソース線ドライバ１０は、メモリセルアレイ２を構成する複数のＮＡＮＤストリングの各ソース端子を接続するソース線に与える電圧を指示された動作指令に応じて制御する。
【００２０】
次に、図２は、図１に示すメモリセルアレイの構成およびセンスアンプ回路との関係を示す模式図である。図２に示すように、メモリセルアレイ２は、複数のブロック（〜ブロック（ｉ）、ブロック（ｉ＋１）〜）をビット線ＢＬの延在方向に積み重ねた構成をしている。なお、各ブロックは、データ消去の単位になっている。
【００２１】
ブロック（ｉ）に示すように、各ブロックは、ビット線ＢＬの延在方向に、互いの拡散領域（ソース領域またはドレイン領域）を共有する形で直列に接続される複数のメモリセルトランジスタＭＴ（図示例ではＭＴ０〜ＭＴ３１の３２個）の直列回路の一端（図示例ではメモリセルトランジスタＭＴ０側）に選択トランジスタＳＴ１のドレイン端子を接続し、他端（図示例ではメモリセルトランジスタＭＴ３１側）に選択トランジスタＳＴ２のドレイン端子を接続したＮＡＮＤストリングを一単位とし、このＮＡＮＤストリングをビット線ＢＬ毎に配置した構成である。
【００２２】
メモリセルトランジスタＭＴは、注入される電子の数に応じてしきい値電圧が変化する浮遊ゲートを有し、そのしきい値電圧の違いに応じてデータを記憶する。この点を利用してメモリセルトランジスタＭＴは、しきい値電圧が異なる２つ以上の状態を形成していわゆる多値を記憶できる構成をなっている。本実施の形態では、メモリセルトランジスタＭＴは、２ビット（４値）を記憶できるとしている。
【００２３】
ブロック（ｉ）内の各ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１のソース端子は、ソース線ＳＬに接続されている。このソース線ＳＬにソース線ドライバ１０から動作モードに応じた電圧が印加される。選択トランジスタＳＴ２のドレイン端子は、ブロック（ｉ＋１）の選択トランジスタＳＴ２のドレイン端子と共に、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ１，ＳＴ２の各ゲート端子は、ロウデコーダ回路１１に接続される選択ゲート線ＳＧＳ，ＳＧＤにそれぞれ並列に接続されている。つまり、選択トランジスタＳＴ１，ＳＴ２は、動作モードに応じてロウデコーダ回路１１から個別にオン・オフ制御される。
【００２４】
そして、直列に接続される３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１の各ゲート端子は、ロウデコーダ回路１１に接続されるワード線ＷＬ０〜ＷＬ３１の対応するワード線に並列に接続されている。ここで、１ページは、図２に示すように、１本のワード線ＷＬにゲート端子が並列に接続されるメモリセルトランジスタＭＴの全てで構成される。１本のワード線ＷＬに接続されるメモリセルトランジスタＭＴの個数がページ長である。ページ長は、２ＫＢ，４ＫＢ，８ＫＢなど、半導体チップによって様々である。
【００２５】
また、メモリセルアレイ２の微細化によってビット線ＢＬの間隔が狭くなり、全てのセンスアンプ回路１４を一律にビット線ＢＬの一端側に１対１対応で配置することは困難である。本実施の形態では、センスアンプ回路１４は、図２に示すように、偶数番ビット線用のセンスアンプ回路（ＳＡ）１４ａと、奇数番ビット線用のセンスアンプ回路（ＳＡ）１４ｂとに分け、センスアンプ回路（ＳＡ）１４ａはビット線ＢＬの一端側に設け、センスアンプ回路（ＳＡ）１４ｂはビット線ＢＬの他端側に設けるようにしてある。ページバッファ回路１３も、センスアンプ回路（ＳＡ）１４ａに接続されるものと、センスアンプ回路（ＳＡ）１４ｂに接続されるものとに分かれている。このように、１本のビット線に１個のセンスアンプ回路を配置する構成は、ＡＢＬ（All bit Line）と称されている。なお、ビット線の一端側にセンスアンプ回路を配置し、１個のセンスアンプ回路に、隣接する偶数番と奇数番の各ビット線を接続するような構成もある（例えば特許文献１）。
【００２６】
以上の構成において、ＮＡＮＤ型フラッシュメモリ１の動作を簡単に説明する。書き込みデータの入力時では、入出力制御回路３から書き込みデータがシリアルにＩ／Ｏバス１７を介してページバッファ回路１３へ転送され、一旦ページバッファ回路１３内に一時記憶される。１ページの書き込みデータが全てページバッファ回路１３内に記憶されると、ページバッファ回路１３からその１ページの書き込みデータが一括してデータバス１６を介してセンスアンプ回路１４へ転送される。その後、センスアンプ回路１４からメモリセルアレイ２のビット線ＢＬに書き込み／非書き込みのデータが転送され、書き込み動作が行われる。
【００２７】
また、読み出しデータの出力時では、メモリセルアレイから１ページのデータがセンスアンプ回路１４へ読み出され、その１ページのデータが一括してデータバス１６を介してページバッファ回路１３へ転送され、一旦ページバッファ回路１３内に一時記憶される。その後、ページバッファ回路１３から読み出しデータがシリアルにＩ／Ｏバス１７を介して入出力制御回路３へ転送される。
【００２８】
さて、図３は、図１に示すページバッファ回路の基本的な構成例を示すブロック図である。図３では、図２に示したメモリセルトランジスタＭＴが２ビット（４値）を記憶できる場合に対応した構成が示されている。
【００２９】
図３において、ページバッファ回路１３は、データバス１６を介して互いに接続されるＹＢＯＸ２０、ＬＤＬ２１、ＵＤＬ２２およびＩ／Ｏバッファ２３を備えている。ＹＢＯＸ２０は、データバス１６の一端側であるセンスアンプ回路１４側接続路に介在する形で設けられている。ＬＤＬ２１とＵＤＬ２２は、それぞれデータバス１６に並列に接続されている。Ｉ／Ｏバッファ２３は、データバス１６の他端とＩ／Ｏバス１７の一端との間に介在する形で設けられている。データバス１６には、該データバス１６をＶＤＤ（電源電圧）にプリチャージするためのＰＭＯＳトランジスタＰＣＨｎと、該データバス１６を０ＶにプリディスチャージするためのＮＭＯＳトランジスタＰＤＣＨとが設けられている。ＹＢＯＸ２０、ＰＭＯＳトランジスタＰＣＨｎ、ＮＭＯＳトランジスタＰＤＣＨは、それぞれカラム制御回路９から動作モードに応じて制御される。
【００３０】
ＬＤＬ２１は、２ビットデータの低位側ビットデータを一時的に記憶しておくためのデータラッチ回路である。ＵＤＬ２２は、２ビットデータの高位側ビットデータを一時的に記憶しておくためのデータラッチ回路である。ＬＤＬ２１とＵＤＬ２２は、いずれも同一の構成であり、本実施の形態では、図５に示す構成をしている。
【００３１】
ＹＢＯＸ２０は、入出力制御回路３とセンスアンプ回路１４との間のデータ転送を制御する転送制御回路であり、（１）Ｉ／Ｏバッファ２３がデータバス１６へ送出する書き込みデータをＬＤＬ２１とＵＤＬ２２とに振り分けて一時記憶させ、ＬＤＬ２１が保持する低位側ビットデータとＵＤＬ２２が保持する高位側ビットデータとに対してＡＮＤ／ＯＲの論理演算を行い、その演算データをセンスアンプ回路１４へ転送し、（２）センスアンプ回路１４からデータバス１６を介して受け取る読み出しデータをＬＤＬ２１とＵＤＬ２２とに振り分けて一時記憶させ、それらの保持データをＩ／Ｏバッファ２３へ転送することを行う。
【００３２】
図４は、図３に示すページバッファ回路の具体的な構成例を示すブロック図である。本実施の形態では、全ページバッファ回路の回路面積を削減するために、ＹＢＯＸ２０とＩ／Ｏバッファ２３とは、８ビット当たり１個用意することにしている。つまり、１個のページバッファ回路１３は、図４に示すように、８ビット当たり１個のＹＢＯＸ２０およびＩ／Ｏバッファ２３と、両者間を接続するデータバス１６に並列に接続される８個のＬＤＬおよび８個のＵＤＬとで構成している。この構成のページバッファ回路１３がセンスアンプ回路１４と１対１対応で１ページ分のビット線の個数存在している。
【００３３】
以下、本実施の形態に関わる部分について具体的に説明する。図５は、図３に示すページバッファ回路におけるＬＤＬ、ＵＤＬとして用いる本実施の形態に係るデータラッチ回路の具体的な構成例を示す回路図である。図５に示すデータラッチ回路は、２個のＣＭＯＳインバータ回路の入力端子（共通接続ゲート端子）と出力端子（共通接続ドレイン端子）とを交差接続したＳＲＡＭタイプである。
【００３４】
すなわち、一方のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＭ６およびＮＭＯＳトランジスタＭ７の共通接続ゲート端子が、他方のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３の共通接続ドレイン端子に接続される。また、ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３の共通接続ゲート端子が、ＰＭＯＳトランジスタＭ６およびＮＭＯＳトランジスタＭ７の共通接続ドレイン端子に接続される。
【００３５】
一方のＣＭＯＳインバータ回路では、ＰＭＯＳトランジスタＭ６のソース端子はＰＭＯＳトランジスタＭ５を介して電源に接続され、ＮＭＯＳトランジスタＭ７のソース端子は接地に接続されている。ＰＭＯＳトランジスタＭ５は、ゲート制御信号Ｄによりオン・オフ制御される。他方のＣＭＯＳインバータ回路では、ＰＭＯＳトランジスタＭ２のソース端子はＰＭＯＳトランジスタＭ１を介して電源に接続され、ＮＭＯＳトランジスタＭ３のソース端子は接地に接続されている。ＰＭＯＳトランジスタＭ１は、ゲート制御信号Ｂによりオン・オフ制御される。
【００３６】
そして、ＰＭＯＳトランジスタＭ６およびＮＭＯＳトランジスタＭ７の共通接続ドレイン端子は、一方の保持ノードを構成し、ノードａとする。ノードａは、ＮＭＯＳトランジスタＭ８を介してデータバス１６に接続されている。ＮＭＯＳトランジスタＭ８は、ゲート制御信号Ｃによりオン・オフ制御される。また、ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３の共通接続ドレイン端子は、他方の保持ノードを構成し、ノードｂとする。ノードｂは、ＮＭＯＳトランジスタＭ４を介してデータバス１６に接続されている。ＮＭＯＳトランジスタＭ４は、ゲート制御信号Ａによりオン・オフ制御される。
【００３７】
これらのゲート制御信号Ａ，Ｂ，Ｃ，Ｄは、それぞれカラム制御回路９から動作モードに応じて出力される。なお、ノードａ＝ＶＤＤの場合には、ノードａの保持データは論理値“１”であり、ノードａ＝０Ｖの場合には、ノードａの保持データは論理値“０”であるとする。相補的なデータを保持するノードｂについても同様である。
【００３８】
ここで、以上のように構成される本実施の形態に係るデータラッチ回路の動作を説明する前に、理解を容易にするため、比較例（図６〜図９）を示し、本発明が解決しようとする課題の所在について具体的に説明する。なお、図６は、比較例として示すデータラッチ回路の回路図である。図７は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その１）を説明する図である。図８は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その２）を説明する図である。図９は、図６に示す比較例データラッチ回路においてデータ誤反転が生ずる過程（その３）を説明する図である。
【００３９】
図６に示す比較例データラッチ回路は、図５に示した構成において、ＰＭＯＳトランジスタＭ５を省略して、ＰＭＯＳトランジスタＭ６のソース端子が直接電源に接続され、ＮＭＯＳトランジスタＭ３のソース端子と接地との間にＮＭＯＳトランジスタＭ９が設けられ、ＮＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ１とが相補的なゲート制御信号Ｅ，Ｅｎによりオン・オフ制御される。また、データバス１６とは、ノードｂが、相補的なゲート制御信号Ｆ，Ｆｎによりオン・オフ制御されるＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１０とを並列接続したトランスファゲートを介して接続される。ノードａは、データバス１６に接続されない。
【００４０】
図６に示す比較例データラッチ回路は、前記した回路面積の縮小化を図るために、トランジスタの数を、ＰＭＯＳトランジスタが４個、ＮＭＯＳトランジスタが４個の都合８個とし、各トランジスタのチャネル幅は、１μｍ以下で作られている。
【００４１】
ここで、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ９は、データバス１６から入力する場合に、データバス１６から電源側と接地側への貫通電流を防ぐために設けられており、これ以上削減すると、データ入力の際に貫通電流が流れてしまうため、低消費電流の観点から、トランジスタの数を減らすことは難しい。
【００４２】
そこで、チャネル幅をさらに縮小することが回路面積の削減にとって重要となる。しかし、当然のことながら、データラッチ回路を微細化すれば、ロバス性が低下し、安定した動作の実現が困難になってくる。特に、保持しているデータが誤反転する可能性が微細化とともに大きくなってくる。この誤反転が生ずる様子を図７〜図９に示してある。
【００４３】
例えば、図７で示すように、ノードａがＶＤＤ、ノードｂが０Ｖの状態で、０Ｖをデータバス１６に出力する場合を考える。データバス１６には、容量素子Ｃ１で示すように、配線容量やjunction容量などが付加されており、相当量の容量を持っている。
【００４４】
データバス１６がＶＤＤの状態のときにＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１を同時にオンすると、ＮＭＯＳトランジスタＭ３，Ｍ９でデータバス１６の電荷を引き抜いていくので、放電電流が破線で示すように流れる。しかし、微細化によってデータラッチ回路の駆動力が小さくなっているため、データバスの電荷を放電する速度が遅い。容量素子Ｃ１を持つデータバス１６との間で無視できないチャージシェア（charge share）が発生する。
【００４５】
そのため、図８に示すように、データバス１６とのチャージシェアによって、ノードｂの電位が、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７のインバータしきい値よりも高い電位αＶに上昇してしまうと、図９に示すように、ノードａがオン動作したＮＭＯＳトランジスタＭ７経由で０Ｖに放電されてしまい、保持データが誤反転してしまう恐れがある。
【００４６】
図６に示す比較例データラッチ回路では、トランジスタの個数を８個に減らす工夫をしているが、誤反転を防ぐために、各トランジスタのサイズを調整することで誤反転を防ぐ対策している。そのため、各世代のプロセスで使用できる最小のチャネル幅とチャネル長を持つトランジスタを用いることができず、回路面積の縮小効率が低下してしまう。
【００４７】
また、ＮＡＮＤ型フラッシュメモリにおいては、消費電流を減らすことも重要である。その中でも、データラッチ回路とセンスアンプ回路は数が非常に多いので、データラッチ回路とセンスアンプ回路との間のデータ転送で消費される電流も非常に多い。データ転送で消費される電流の中でも、データバス１６を充放電する電流が非常に大きな部分を占めている。
【００４８】
センスアンプ回路へのデータ転送時には、最初にデータバス１６をプリチャージしてからデータラッチ回路のデータをデータバス１６へ出力するが、図６に示す比較例データラッチ回路では、データバス１６はノードｂと接続しており、ノードｂ＝０Ｖの場合に、データバス１６の放電がＮＭＯＳトランジスタＭ３，Ｍ４経由で生じるようになっている。
【００４９】
そうすると、書き込み動作を考えた場合、書き込み動作制御は、図１４に示すようなシーケンスで実行されるので、書き込みが進むにつれて、データラッチ回路の保持データは書き込み完了のデータへと変わっていく。この場合、ノードｂ＝０Ｖの場合に書き込み完了を示すようなデータの割付の場合（図１２参照）は、データバス１６の充放電が増え、消費電流も多くなることがある。
【００５０】
そこで、図５に示す本実施の形態に係るデータラッチ回路は、トランジスタの個数は図６に示す比較例データラッチ回路と同数とするが、各世代のプロセスで使用できる最小サイズのトランジスタを用いて、データバスへデータを出力する場合の誤反転を防ぐことができ、かつデータバスへの入出力時のデータバス充放電電流を削減できるように構成してある。
【００５１】
特徴的な点は、図６との比較から理解できるように、２つのノードが共にデータバスに接続される点と、データバスとの接続にＮＭＯＳトランジスタのみを用いている点との２点である。以下、図１０〜図１４を参照して本実施の形態に関わる部分の動作について説明する。
【００５２】
なお、図１０は、図５に示す本実施の形態に係るデータラッチ回路からデータバスへデータを出力する場合の動作を説明するタイミングチャートである。図１１は、図５に示す本実施の形態に係るデータラッチ回路にデータバスからデータを入力する場合の動作を説明するタイミングチャートである。図１２は、図３に示すページバッファ回路のＬＤＬ、ＵＤＬのデータ割付例と、メモリセルトランジスタのしきい値によるデータ割付例を示す図である。図１３は、図３に示すページバッファ回路のＹＢＯＸがセンスアンプ回路へデータ転送する場合の動作を説明する図である。図１４は、図１に示すＮＡＮＤ型フラッシュメモリのメモリセルアレイへの書き込み制御動作の基本シーケンスを説明するフローチャートである。
【００５３】
図１０は、ノードｂ＝０Ｖである場合のその保持データ“０”をデータバス１６へ出力する場合を示している。この場合に、ノードａはＶＤＤであるから、ＮＭＯＳトランジスタＭ３はオン動作している。まず、初期状態が不定であるデータバス１６をプリチャージ用のＰＭＯＳトランジスタＰＣＨｎからＶＤＤへプリチャージする。次に、ゲート制御信号Ａを高レベル（ＶＤＤ）に立ち上げてＮＭＯＳトランジスタＭ４をオン動作させると、ＮＭＯＳトランジスタＭ４，Ｍ３を介してデータバス１６が０Ｖに放電される。データバス１６が０Ｖに十分放電されたときに、ＹＢＯＸ２０がデータバス１６のデータ“０”を取り込む。
【００５４】
ノードａ＝０Ｖである場合のその保持データ“０”をデータバス１６に出力する場合も同様の手順で行われる。ゲート制御信号Ｃを高レベル（ＶＤＤ）に立ち上げてＮＭＯＳトランジスタＭ８をオン動作させ、ＮＭＯＳトランジスタＭ７を介してデータバス１６を０Ｖに放電させる。
【００５５】
このとき、データバス１６とノードａ，ｂは、ＮＭＯＳトランジスタＭ８，Ｍ４のみと接続しているので、ノードａ或いはノードｂにデータバス１６の電荷が流れ込んで、ノードａ或いはノードｂの電位が上昇しても、ＮＭＯＳトランジスタＭ８，Ｍ４のしきい値以上に上昇することは無い。つまり、比較例データラッチ回路のように保持データが誤反転することは無い。
【００５６】
したがって、誤反転を防ぐためのトランジスタサイズの調整を必要としないので、各世代のプロセスで使用できる最小サイズのトランジスタを用いることができ、回路面積を縮小できる。また、ＰＭＯＳトランジスタＭ５，Ｍ１は省略可能であるから、この点からも回路面積の縮小化が図れる。
【００５７】
また、データバス１６を放電するパスは、ノードａの保持データを出力する場合はＮＭＯＳトランジスタＭ７となり、ノードｂの保持データを出力する場合はＮＭＯＳトランジスタＭ３となり、比較例データラッチ回路での２直列のＮＭＯＳトランジスタＭ３，Ｍ９のパスに比べて放電スピードが速い。つまり、データラッチ回路の駆動力に与える、データバス１６に負荷される容量素子Ｃ１の影響は比較例データラッチ回路の場合よりも少ない。この点からも、図５に示す構成は、誤反転の発生を効果的に防ぐ構成になっている。
【００５８】
さらに、ノードａとノードｂのどちらの保持データもデータバス１６に出力することができるので、後述するようにデータバス１６が放電する回数の少ないノードの方からその保持データを出力するように制御することで、データバス１６の余分な放電動作を回避することができ、次回のプリチャージでの消費電流を減らすことができる。
【００５９】
次に、図１１は、データバス１６からノードｂにデータ“１”またはデータ“０”を入力する場合を示す。データバス１６との接続はＮＭＯＳトランジスタＭ４，Ｍ８のみで行っているので、ノードａ，ノードｂをデータバス１６から直接ＶＤＤに充電することはできない。そこで、データバス１６から例えばノードｂに入力する場合は、図１１に示すような手順を採る。
【００６０】
まず、初期状態が不定であるデータバス１６をプリディスチャージ用ＮＭＯＳトランジスタＰＤＣＨから０Ｖに放電させる。十分に放電できたころに、ゲート制御信号Ｄを高レベル（ＶＤＤ）に立ち上げてＰＭＯＳトランジスタＭ５をオフ状態にする。その後ゲート制御信号Ｃを高レベル（ＶＤＤ）に立ち上げてＮＭＯＳトランジスタＭ８をオンさせ、ノードａをデータバス１６に接続して０Ｖに放電させる。そうすると、ＰＭＯＳトランジスタＭ１は、低レベル（０Ｖ）であるゲート制御信号Ｂによりオン状態にあるからノードｂがＶＤＤにセットされる。
【００６１】
次に、ゲート制御信号Ｄ，Ｃをこの順に低レベル（０Ｖ）に立ち下げ、プリディスチャージ用ＮＭＯＳトランジスタＰＤＣＨをオフさせ、今度は、プリチャージ用ＰＭＯＳトランジスタＰＣＨｎからデータバス１６をＶＤＤに充電させる。その後、ＹＢＯＸ２０からデータバス１６にデータ“１”またはデータ“０”が出力される。ＹＢＯＸ２０の出力データが論理値“１”の場合、データバス１６は、実線で示すようにＶＤＤのままである。ＹＢＯＸ２０の出力データが論理値“０”の場合、データバス１６は、破線で示すように０Ｖに放電される。
【００６２】
この状態でゲート制御信号Ｂ，Ａをこの順に高レベル（ＶＤＤ）に立ち上げ、ノードｂにＮＭＯＳトランジスタＭ４を通してデータバス１６のＶＤＤまたは０Ｖを印加させる。ノードｂは、ＶＤＤのまま（破線）或いは０Ｖ（実線）に放電される。ＰＮＯＳトランジスタＭ５は、低レベルであるゲート制御信号Ｄによりオン状態にあるから、ノードａは、０Ｖになる（破線）或いはＶＤＤになる（実線）。
【００６３】
次に、データラッチ回路であるＬＤＬ、ＵＤＬのデータ割付について説明する。図１２（２）では、メモリセルトランジスタＭＴが２ビットデータ（４値）を記憶できる場合のしきい値分布に対するデータ割付例が示されている。負のしきい値分布に、消去状態のＥレベルデータ“１１”が割り付けられ、正のしきい値分布に、しきい値Ｖｔｈの低い方から高い方に向かって、Ａレベルデータ“０１”、Ｂレベルデータ“００”、Ｃレベルデータ“１０”が順に割り付けられている。したがって、カラム毎に設けられるＬＤＬ、ＵＤＬは、図１２（１）に示すように、保持データが、１対１対応で割り付けられる。なお、ここでは、ＬＤＬ、ＵＤＬにおけるデータ“１”“０”はノードａの保持データを示している。
【００６４】
メモリセルトランジスタＭＴへの書き込みは、図１４に示す手順で、ページ単位に行われる。書き込みが進み、ベリファイの結果、各レベルデータの書き込みが終了すると、対応するＬＤＬ、ＵＤＬの保持データは論理値“１”に書き換えられていく。つまり、書き込みが終了するということは、ＬＤＬ、ＵＤＬの保持データが全て論理値“１”になることを意味している。
【００６５】
次に、ＹＢＯＸ２０からセンスアンプ回路１４へデータ転送する場合は、ＹＢＯＸ２０において図１３に示す表のようなＬＤＬ＆ＵＤＬの論理演算（ＡＮＤ演算）が行われ、演算結果がセンスアンプ回路１４へ転送される。センスアンプ回路１４が受け取ったデータが論理値“０”のときには、そのセンスアンプ回路１４につながっているメモリセルトランジスタＭＴは「書き込み」となり、論理値“１”の場合にはそのメモリセルトランジスタＭＴは「非書き込み（書き込み終了）」となる。
【００６６】
ＹＢＯＸ２０での演算は、次のように行われる。まず、データバス１６を制御してＬＤＬのデータをＹＢＯＸ２０に転送する。次に、データバス１６を制御してＵＤＬのデータをＹＢＯＸ２０に転送する。ＹＢＯＸ２０は、ＬＤＬのデータとＵＤＬのデータとを得てＡＮＤ演算を実行し、その結果をセンスアンプ回路１４へ転送する。この演算では、データバス１６を２回駆動することになる。前記したように、書き込みが進むにつれて、データ“１”を保持するＬＤＬとＵＤＬとが増えていく、つまり、データ“１”となるセンスアンプ回路１４が増えていくことになる。
【００６７】
次に、図１４を参照して、図１に示すＮＡＮＤ型フラッシュメモリのメモリセルアレイへの書き込み動作について説明する。図４において、１ページ分の書き込みデータをページバッファ１３からセンスアンプ回路１４へ転送する（ＳＴ１）。センスアンプ回路１４は、書き込みパルス電圧を対応するワード線ＷＬを通して各メモリセルトランジスタＭＴに印加し、ページバッファ１３から受け取った１ページ分の書き込みデータの各データレベルでの書き込みを実行する（ＳＴ２）。
【００６８】
センスアンプ回路１４が一応の書き込みを終了すると、ＹＢＯＸ２０は、Ａ，Ｂ，Ｃの各レベルデータの書き込みを終了したか否かをベリファイし（ＳＴ３〜ＳＴ５）、Ａ，Ｂ，Ｃの各レベルデータの中に書き込みを終了していないフェイルビットが存在するか否かを、対応するＬＤＬ、ＵＤＬの保持データと照合して調べる（ＳＴ６）。その結果、フェイルビットが有れば（ＳＴ６：Ｙｅｓ）、書き込みパルス電圧を対応するレベルデータの書き込みに必要な電圧に上昇し（ＳＴ７）、再度、ＳＴ１〜ＳＴ６の処理を実行することを、フェイルビットが無くなる（ＳＴ６：Ｎｏ）まで繰り返す。その繰り返し過程で、フェイルビットが無くなれば（ＳＴ６：Ｎｏ）、その時点で書き込み制御動作を終了する。
【００６９】
ここで、データバス１６の駆動は、ＳＴ１でのセンスアンプ回路１４へのデータ転送時と、ＳＴ３〜ＳＴ５での各ベリファイでのデータ演算時とで行われるが、現状、図１４に示した書き込み制御動作のループ回数は１０回を越えている。データバス１６の駆動は、その都度発生するので、その発生回数の数がデータバス１６での消費電流の大きさに影響を与える。
【００７０】
この点に関し、図６に示した比較例データラッチ回路で構成したＬＤＬ、ＵＤＬでは、データバス１６の充放電回数が相当な数になり、消費電流は大きくなる。これに対して本実施の形態は、ＬＤＬ、ＵＤＬを図５に示すデータラッチ回路で構成してあるので、各データバス駆動時での充放電回数を減らすことができ、消費電流を削減できる。以下、具体的に説明する。
【００７１】
図６に示した比較例データラッチ回路で構成したＬＤＬ、ＵＤＬにおいて、初期状態では、書き込みデータがランダムであると仮定すると、論理値“１”と論理値“０”のデータはほぼ同数存在するので、図１２に示したＬＤＬ＆ＵＤＬの演算時のデータバス充放電発生回数は、ノードａにデータ“１”を保持するデータラッチ回路（ＬＤＬ、ＵＤＬ）の数だけ発生する。これは、全体の半分の数である。
【００７２】
書き込みが進むにつれて、ノードａの保持データが論理値“１”になっていくということは、ノードｂの保持データが論理値“０”になっていき、ＬＤＬ＆ＵＤＬの演算時のデータバス充放電発生回数が増えていくことである。書き込みの終盤では、ほとんどのデータラッチ回路（ＬＤＬ、ＵＤＬ）のノードａの保持データが論理値“１”に変わっているので、ＬＤＬ＆ＵＤＬの演算時でのデータバスの充放電は、ほぼ全部のデータラッチ回路（ＬＤＬ、ＵＤＬ）にて発生することになり、データバスの充放電電流が、書き込みが進むにつれて、増大していく。
【００７３】
図５に示すデータラッチ回路で構成したＬＤＬ、ＵＤＬにおいても、初期状態では、論理値“１”と論理値“０”のデータ数はほぼ同数であるから、図６に示した比較例データラッチ回路で構成したＬＤＬ、ＵＤＬとの間で、データバス充放電発生回数に差は無い。
【００７４】
ところが、図５に示すデータラッチ回路で構成したＬＤＬ、ＵＤＬでは、ＬＤＬまたはＵＤＬからＹＢＯＸ２０にデータを転送する際に、ノードａ側からも保持データをデータバス１６へ出力することができる。
【００７５】
そのため、図５に示すデータラッチ回路で構成したＬＤＬ、ＵＤＬでは、図６に示した比較例データラッチ回路で構成したＬＤＬ、ＵＤＬとは逆に、書き込みが進み、ノードａの保持データが論理値“１”になっていくにつれて、データバス１６を放電する回数が減っていき、書き込み終盤では、ほとんどのデータラッチ回路（ＬＤＬ、ＵＤＬ）のノードａの保持データが論理値“１”になると、データバス１６を放電する回数がほとんど無くなる。つまり、書き込みが進むにつれて、データバス１６の充放電電流が減少していく。
【００７６】
平均的に書き込みが進むと仮定すると、図６に示した比較例データラッチ回路で構成したＬＤＬ、ＵＤＬによるデータバス転送での消費電流は、図５に示すデータラッチ回路で構成したＬＤＬ、ＵＤＬによるデータバス転送での消費電流よりも約３倍も多い。
【００７７】
これを踏まえると、図５に示すデータラッチ回路で構成したＬＤＬ、ＵＤＬそれぞれのデータラッチの過程での保持データの状態を監視し、確率的にノードａの保持データの方が論理値“１”になっているデータラッチ回路（ＬＤＬ、ＵＤＬ）の数が多い場合は、ノードａ側からその保持データをデータバス１６に出力し、ノードａの保持データの方が論理値“０”になっているデータラッチ回路（ＬＤＬ、ＵＤＬ）の数が多い場合は、ノードｂ側からその保持データをデータバス１６に出力するように制御することで、データバス転送での消費電流を削減することができる。
【００７８】
以上のように、本実施の形態によれば、微細化を進めても保持データの誤反転を生じないロバスト性を有し、センスアンプ回路とのデータ転送を低消費電流の下で行えるデータラッチ回路を備えた不揮発性半導体記憶装置を実現することができる。
【符号の説明】
【００７９】
１  不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）、２  メモリセルアレイ、３  入出力制御回路、４  アドレスレジスタ、５  コマンドレジスタ、６  主制御回路、７  電圧発生回路、８  ロウ制御回路、９  カラム制御回路、１０  ソース制御回路、１３  ページバッファ回路、１４  センスアンプ回路、１４ａ  偶数番ビット線用センスアンプ回路、１４ｂ  奇数番ビット線用センスアンプ回路、１６  データバス、２０  ＹＢＯＸ（転送制御回路）、２１  ＬＤＬ（２ビットデータの低位側ビットデータを一時記憶するデータラッチ回路）、２２  ＵＤＬ（２ビットデータの高位側ビットデータを一時記憶するデータラッチ回路）、ＰＣＨｎ  プリチャージ用ＰＭＳＯトランジスタ、ＰＤＣＨ  プリディスチャージ用ＮＭＳＯトランジスタ、Ｍ１，Ｍ２，Ｍ５，Ｍ６  ＰＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ７，Ｍ８  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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