(57)【要約】 【課題】強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる、強誘電体キャパシタ構造を提供するものである。【解決手段】強誘電体キャパシタは、強誘電体膜を優先配向に成長させるための下地膜と、下地膜の上に形成された強誘電体膜と、強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、強誘電体膜に電圧を印加するための、一対の電極と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
強誘電体膜を優先配向に成長させるための下地膜と、
前記下地膜の上に形成された前記強誘電体膜と、
前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、前記強誘電体膜に電圧を印加するための、一対の電極と、
を備えることを特徴とする強誘電体キャパシタ。
【請求項２】
前記下地膜は、絶縁性の金属酸化膜である、ことを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記下地膜は、ＳｒＴｉＯ３、ＭｇＯ、Ａｌ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５の少なくとも１つである、ことを特徴とする請求項２に記載の強誘電体キャパシタ。
【請求項４】
複数の強誘電体キャパシタを備える強誘電体キャパシタ装置であって、
強誘電体膜を優先配向に成長させるための下地膜と、
前記下地膜の上に形成された前記強誘電体膜と、
前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、複数の電極と、を備え、
前記各強誘電体キャパシタは、前記複数の電極のうちの前記第１の方向に沿って隣り合う２つの前記電極と、前記２つの電極に挟まれた部分強誘電体膜と、により構成されている、
ことを特徴とする強誘電体キャパシタ装置。
【請求項５】
前記第１の方向と直交する第２の方向に沿って所定間隔で形成された、複数の前記強誘電体キャパシタと、
前記第２の方向に沿って隣り合う前記強誘電体キャパシタの間に形成された、素子分離絶縁膜と、を備え、
前記素子分離絶縁膜は、前記強誘電体膜と主成分が同じアモルファス構造の膜である、
ことを特徴とする請求項４に記載の強誘電体キャパシタ装置。
【請求項６】
前記各強誘電体キャパシタの上に、少なくとも１つの前記強誘電体キャパシタが設けられている、
ことを特徴とする請求項４又は５に記載の強誘電体キャパシタ装置。
【請求項７】
回路素子が形成された半導体基板の上に、請求項１から３のいずれか１つに記載の強誘電体キャパシタ、又は、請求項４から６のいずれか１つに記載の強誘電体キャパシタ装置、を備える、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に用いられる強誘電体キャパシタに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の高集積化、微細化に伴い、強誘電体メモリが備える強誘電体キャパシタを、精度良く作製することが困難になってきている。
【０００３】
従来の強誘電体キャパシタの基本構造は、下部電極膜と、下部電極膜上に設けられた強誘電体膜と、強誘電体膜上に設けられた上部電極と、の積層で構成される（例えば、特許文献１参照）。
【０００４】
特に、強誘電体キャパシタの特性は、ペロブスカイト結晶構造である強誘電体膜の結晶性に、大きく依存する。そのため、強誘電体膜の結晶性を向上させるために、それに適した下地膜を、強誘電体膜の下に配置される膜として選択する必要がある。従って、強誘電体膜の下に設けられる下部電極膜は、電極としての役割だけでなく、良好な結晶構造を有する強誘電体膜を形成するための下地膜としての役割をも求められているのである。そこで、このような両方の役割を担うことのできる強誘電体キャパシタの下部電極として、Ｐｔ、Ｉｒ等の貴金属薄膜が、用いられている。
【０００５】
しかしながら、これらの貴金属薄膜は、揮発しにくい性質を有するため、これらの貴金属薄膜に対して、ＲＩＥ（Reactive Ion Etching）加工を行うことが難しく、強誘電体キャパシタ構造を形成するために、下部電極、強誘電体膜、及び、上部電極で構成された積層に対して、ＲＩＥ加工を行うと、強誘電体キャパシタが、下部電極から上部電極に向かって窄まっていくような、テーパー形状を持つものとして形成されてしまう。
【０００６】
従って、強誘電体キャパシタが、上記のようなテーパー形状になってしまうと、先に説明したような構造を有するキャパシタの容量は、下部電極と上部電極との両方で挟まれた、強誘電体膜の面積によって決まるため、上部電極よりも面積の広い強誘電体膜には、キャパシタの容量として関与することのない強誘電体膜の部分が、存在してしまう。そして、この傾向は、強誘電体メモリの微細化に伴って、顕著となる。言い換えると、強誘電体キャパシタを微細化することに伴って、キャパシタの容量として関与することのない強誘電体膜の部分の面積が大きくなるのである。
【０００７】
また、このようなＲＩＥ加工を、強誘電体キャパシタの積層に対して行うことにより、強誘電体膜への水素等の不純物の混入や、強誘電体膜へのダメージ等が生じ、強誘電体キャパシタの特性を劣化させることとなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−６４３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情を考慮してなされたものであり、強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる、強誘電体キャパシタ構造を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる強誘電体キャパシタは、強誘電体膜を優先配向に成長させるための下地膜と、前記下地膜の上に形成された前記強誘電体膜と、前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、前記強誘電体膜に電圧を印加するための、一対の電極と、を備える。
【００１１】
本発明の他の一態様にかかる強誘電体キャパシタ装置は、複数の強誘電体キャパシタを備える強誘電体キャパシタ装置であって、強誘電体膜を優先配向に成長させるための下地膜と、前記下地膜の上に形成された前記強誘電体膜と、前記強誘電体膜の上面に第１の方向に沿って所定間隔で形成された、複数の電極と、を備え、前記各強誘電体キャパシタは、前記複数の電極のうちの前記第１の方向に沿って隣り合う２つの前記電極と、前記２つの電極に挟まれた部分強誘電体膜と、により構成されている。
【発明の効果】
【００１２】
本発明の強誘電体キャパシタ構造は、強誘電体キャパシタの高集積化を図り、且つ、強誘電体キャパシタの特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る第１の実施形態の強誘電体メモリの平面図。
【図２】本発明に係る第１の実施形態の強誘電体メモリの断面図。
【図３】本発明に係る第２の実施形態の強誘電体メモリの平面図。
【図４】本発明に係る第２の実施形態の強誘電体メモリの断面図。
【図５】本発明に係る第３の実施形態の強誘電体メモリの平面図。
【図６】本発明に係る第３の実施形態の強誘電体メモリの断面図。
【発明を実施するための形態】
【００１４】
以下の実施形態において、強誘電体メモリは、例えば、「ＴＣ並列ユニット直列接続型強誘電体メモリ」である。ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリのことである。
【００１５】
以下、図面を参照して本発明にかかる実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。
【００１６】
まず、本発明にかかる第１の実施形態を説明する前に、本発明者が、本発明をなすに至った経緯について、簡単に説明する。
【００１７】
先に述べたように、強誘電体メモリに対して、高集積化が強く求められている。当然、強誘電体メモリの高集積化することは、強誘電体メモリの備える複数の強誘電体キャパシタの特性を良好なものとして維持しつつ、行われる必要がある。それに対して、本発明者は、強誘電体キャパシタの特性をさらに向上させ、且つ、強誘電体メモリを高集積化することができないものかと、考えていた。
【００１８】
そこで、本発明者は、強誘電体キャパシタ自体を微細化するとともに、強誘電体キャパシタを多段に積層することで、強誘電体メモリの高集積化を図ろうと考えた。
【００１９】
しかしながら、先に説明したように、従来の強誘電体キャパシタ構造においては、加工の難しい貴金属薄膜を下部電極として用いているため、さらなる微細化には限界があった。また、このような構造を持つ強誘電体キャパシタを多段に積層した構造を精度良く形成することも、困難であった。
【００２０】
さらに、従来の強誘電体キャパシタ構造においては、強誘電体キャパシタの特性の向上には、限界があった。以下に、その理由について、説明する。
【００２１】
強誘電体キャパシタの特性を向上させるためには、キャパシタとして機能する強誘電体膜の結晶性を良好なものとする必要がある。従って、例えば、強誘電体膜は、強誘電体膜の理想的な結晶構造における格子定数と、できるだけ近い値の格子定数を持つ材料で形成された下地膜の上に、堆積されることとなる。そして、強誘電体膜は、この下地膜の結晶構造から影響を受けつつ、優先配向に成長することで、良好な結晶性を有することとなるのである。ここで、優先配向に成長するとは、強誘電体膜が、下地膜の結晶構造から影響を受けながら結晶成長することで、特定の結晶配向を優先的に持った結晶構造のものとして、形成されることを意味します。
【００２２】
しかしながら、従来の強誘電体キャパシタ構造は、先に説明したように、強誘電体膜を電極で挟んだサンドウィッチ構造であるために、下地膜には、強誘電体膜の結晶性を良好なものとするための下地膜としての役割だけでなく、電極膜としての役割をも求められることとなる。すなわち、下地膜は、このような両方の役割を果すことができる材料から、選択される。従って、従来の強誘電体キャパシタ構造においては、強誘電体膜の結晶性を良好なものとすることに最も適した材料から、下地膜を形成することは難しく、そのため、強誘電体膜の結晶性を犠牲にしていたのである。
【００２３】
このように、従来の強誘電体キャパシタ構造においては、強誘電体膜の結晶性の向上には限界があり、従って、強誘電体膜の特性の向上に、限界があるのである。
【００２４】
上記のことを踏まえて、本発明者は、強誘電体キャパシタの特性をさらに向上させ、且つ、強誘電体メモリの高集積化を図るためには、強誘電体キャパシタの構造を、従来からの構造とは異なるものにする必要があると、考えていた。特に、本発明者は、強誘電体膜の結晶性の向上に最も適した下地膜を用いることを可能にするために、下地膜と電極膜とを、別に形成することができる、強誘電体キャパシタ構造が必要であると、考えていた。
【００２５】
また、本発明者は、強誘電体膜の結晶性をさらに向上させるために、強誘電体膜を、できるだけ広い面積を持ったものとして、下地膜の上に堆積したいと、考えていた。さらに、本発明者は、ＲＩＥ等の加工をすることによって強誘電体膜の結晶性を悪化させることを避けるために、強誘電体膜に対して、ＲＩＥ加工をなるべく行う必要のない、強誘電体キャパシタ構造が、好ましいと考えていた。本発明者は、特に、ＲＩＥ加工によって、電極に挟まれた強誘電体膜の部分の結晶性を悪化させることを避けたいと、考えていた。
【００２６】
このような本発明者の考えに基づいて、本発明者は、以下のような構造を持つ強誘電体キャパシタを、発明するに至ったのである。
【００２７】
本発明にかかる強誘電体キャパシタの構造は、従来の強誘電体キャパシタの構造のような、一対の電極が強誘電体膜を強誘電体膜の上下から挟み込むように設けられているサンドウィッチ構造を持つものではなく、強誘電体膜を、優先配向に、成長させるための下地膜の上に強誘電体膜を形成し、前記強誘電体膜の上面に、一対の電極が形成されたものである。
【００２８】
そして、本発明にかかる強誘電体キャパシタにおいて、強誘電体膜上に形成された一対の電極の間に、電圧を印加することで、一対の電極にはさまれた強誘電体膜の一部に電界を与え、強誘電体膜の一部を、横方向（強誘電体膜と水平な方向）に分極させる。このようにして強誘電体膜の一部に生じた残留分極を、キャパシタとして、利用するのである。
【００２９】
強誘電体キャパシタをこのような構造にすることで、最適な下地膜の上に強誘電体膜を積層することができることから、強誘電体膜の結晶性を高め、強誘電体キャパシタの特性をさらに良好なものとすることができる。また、電極膜に対してだけ、ＲＩＥ加工を施すため、加工が簡単であり、電極に挟まれた強誘電体膜の結晶性を悪化させることがない。さらに、その形成が簡単であることから、強誘電体キャパシタの微細化や、強誘電体キャパシタを精度良く多段に積層することを、可能にする。
【００３０】
また、このような強誘電体キャパシタ構造は、製造コストや製造時間を減らすことができ、以下に説明するような強誘電体キャパシタの抗電圧の制御を容易にすることを可能にする。
【００３１】
すなわち、従来の強誘電体キャパシタにおいては、その抗電圧の制御は、強誘電体膜の組成や膜厚を制御することによって行っていた。しかしながら、強誘電体膜の組成や膜厚を厳密に制御することは、微細な強誘電体キャパシタにおいては、難しいことである。しかし、本発明にかかる強誘電体キャパシタの構造は、強誘電体膜の上に一対の電極を形成していることから、キャパシタの抗電圧を、一対の電極の間隔によって制御することが可能である。従って、抗電圧を制御することができる幅が限定されることなく、電極膜を加工することだけで、抗電圧を精密に制御することが容易となる。
【００３２】
次に、本発明の第１の実施形態を説明する。
【００３３】
（第１の実施形態）
第１の実施形態の強誘電体メモリについて、図１及び図２を用いて説明する。ただし、本発明は、強誘電体メモリに限定されるものではなく、他の半導体装置にも用いることができる。
【００３４】
図１は、本実施形態の強誘電体メモリ１の平面図である。また、図２は、本実施形態の強誘電体メモリ１の断面図である。詳細には、図２は、図１中に示されるａ−ａ´、ｂ−ｂ´、ｃ−ｃ´で切断した場合の強誘電体メモリ１の各断面図を示す。
【００３５】
図１からわかるように、強誘電体メモリ１において、強誘電体膜２２の上に、図１中の横方向（第２の方向）に沿って、所定の間隔で、各電極膜（電極）２３が形成されている。各電極膜２３は、電極膜２３とセルトランジスタ（トランジスタ）とを電気的に接続するためのコンタクト５を、備えている。
【００３６】
さらに、横方向に一列に並んだ複数の電極膜２３を、電極膜列２４とすると、強誘電体膜２２の上に、複数の電極膜列２４が互いに平行になるように、形成されている。図１中の縦方向（第１の方向）に隣り合う２つの電極膜列２４において、一方の電極膜列２４と他方の電極膜列２４とは、横方向に位相がずれた位置関係で配置されている。なお、縦方向に隣り合う２つの電極膜列２４において、一方の電極膜列２４と他方の電極膜列２４とは、位相が同じになるような位置関係で配置しても良い。
【００３７】
各強誘電体キャパシタ２は、図１中の縦方向（第１の方向）に隣り合う２つの電極膜２３と、２つの電極膜２３に挟まれた強誘電体膜２２の一部（部分強誘電体膜）により、構成されている。従って、縦方向に隣り合う２つの電極膜２３に挟まれた強誘電体膜２２の一部は、例えば、図１中の矢印に示されるように分極される。
【００３８】
さらに、各電極膜２３は、各電極膜２３を挟みこむように縦方向に隣り合う２つの強誘電体キャパシタ２に、共通に用いられている。なお、各強誘電体キャパシタ２は、図１で示されるような共通の電極膜２３ではなく、それぞれが別個に、電極膜２３を備えても良い。
【００３９】
また、横方向に隣り合う強誘電体キャパシタ２の間に、詳細には、各電極膜列２４における横方向に隣り合う各電極膜２３の間に、干渉を防ぐための素子分離用溝４が形成されている。なお、この素子分離用溝４は、図１に示されるような位置に限られるものではなく、例えば、各強誘電体キャパシタ２を取り囲むように形成するといった、必要に応じて適切な位置に形成しても良い。
【００４０】
第１の実施形態の強誘電体メモリ１は、その面積がなるべく小さくなるように、図１に示すような平面構成（レイアウト）をしているが、これに限られるものではない。なお、第１の実施形態の強誘電体キャパシタ構造は、形成が簡単な構造をしていることから、強誘電体メモリ１における平面構成上の制約が少なく、様々な平面構成を持つ強誘電体メモリ１を形成することが可能である。
【００４１】
次に、図２を用いて、本実施形態の強誘電体メモリの断面構造を、説明する。
【００４２】
詳細には、図２（ａ）は、図１中のａ−ａ´における断面であり、図２（ｂ）は、図１中のｂ−ｂ´における断面である。さらに、図２（ｃ）は、図１中のｃ−ｃ´における断面である。
【００４３】
図２（ａ）に示されるように、本実施形態の強誘電体メモリ１は、半導体基板１１と、半導体基板１１（ｐ型シリコン基板）上に設けられたセルトランジスタ（トランジスタ／回路素子）３と、セルトランジスタ３と半導体基板１１とを覆う層間絶縁膜１２と、層間絶縁膜１２上に設けられたシリコン酸化膜系絶縁膜１３と、シリコン酸化膜系絶縁膜１３上に設けられた強誘電体キャパシタ２と、強誘電体キャパシタ２を覆うように設けられた保護膜（図２では図示を省略）と、を備える。
【００４４】
詳細には、半導体基板１１は、ソース・ドレイン拡散領域３５が設けられている。
【００４５】
また、半導体基板１１の上に形成されたセルトランジスタ３は、半導体基板１１上に設けられたゲート絶縁膜（シリコン酸化膜）３１と、ゲート絶縁膜３１上に設けられたゲート電極膜（ワード線）３２と、ゲート電極膜３２上に設けられたゲートキャップ膜（シリコン窒化膜）３３と、を備える。さらに、セルトランジスタ３は、これらのゲート絶縁膜３１とゲート電極膜３２とゲートキャップ膜３３との側壁を覆う、ゲート側壁膜（シリコン窒化膜）３４を備える。なお、ゲート電極３２は、例えば、ポリシリコンと、ＷＳｉ２膜と、からなるポリサイド膜から形成されることが好ましい。
【００４６】
次に、セルトランジスタ３と、半導体基板１１と、を覆うように、層間絶縁膜１２が設けられている。この層間絶縁膜１２は、詳しくは、シリコン窒化膜と、シリコン酸化膜と、を含む多層の積層膜で構成されている。
【００４７】
そして、強誘電体キャパシタ２は、シリコン酸化膜系絶縁膜１３上に設けられた下地膜２１と、下地膜２１上に設けられた強誘電体膜２２と、強誘電体膜２２の同一面上に設けられた電極膜２３と、を備える。
【００４８】
また、このシリコン酸化膜系絶縁膜１３上に設けられた下地膜２１は、例えば、ペロブスカイト結晶構造といった結晶構造を有する強誘電体膜２２を形成するために最適な材料から選択される。従って、下地膜２１の条件としては、例えば、強誘電体膜の有する格子定数と、近い値を持つ格子定数を有する材料であることが求められる。そこで、下地膜２１は、例えば、絶縁性酸化膜である、ＳＴＯ（ＳｒＴｉＯ３）、ＭｇＯ、Ａｌ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５等から選択された材料から形成される。これらの材料で形成された下地膜２１は、例えばペロブスカイト結晶構造といった、所望の結晶構造を有する強誘電体膜の下地膜としては、最適なものであり、さらに詳細には、従来の強誘電体キャパシタにおいて用いられているＩｒ等の貴金属薄膜と比べて、下地膜として優れている。
【００４９】
さらに、下地膜２１上に設けられた強誘電体膜２２は、先に説明したように、例えばペロブスカイト結晶構造といった、所望の結晶構造をなし、キャパシタとして利用することのできる残留分極を有するものである。強誘電体膜２２は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＳＢＴにＮｂを添加した材料、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）等の強誘電体材料や、様々な添加元素を加えたＰＺＴや、様々な添加元素を加えたＰＬＺＴのような強誘電体複合酸化物から形成することができる。
【００５０】
そして、電極膜２３は、疲労耐性特性、リテンション特性、インプリント特性等の、強誘電体キャパシタの備える電極として必要な特性を確保するために、貴金属、貴金属酸化物、導電性酸化物等から形成することができる。詳細には、これらの電極膜２３は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３（ＳＲＯ）、ＬａＮｉＯ３（ＬＮＯ）、（Ｌａ，Ｓｒ）ＣｏＯ３、ＹＢＣＯ（ＹＢａ２Ｃｕ３ＯＸ）（超伝導体）、ＳＲＯとＩｒＯｘとの積層体、貴金属、貴金属酸化物、ペロブスカイト結晶構造に代表される導電性複合酸化物等から、形成することができる。特に、ＩｒＯ２は、層間絶縁膜形成等の際に生じる強誘電体膜のダメージを抑制することができるため、電極膜２３の材料としては、好ましい。
【００５１】
さらに、各電極膜２３の間隔の距離は、詳細には、各強誘電体キャパシタ２が備える一対の電極の間隔の距離は、強誘電体キャパシタ２の抗電圧を所望の値とするように、選択される。
【００５２】
そして、この強誘電体キャパシタ２を覆うように、詳細には、強誘電体膜２２と、電極膜２３と、を覆うように、保護膜が設けられる。この保護膜は、例えば、アルミナ（Ａｌ２Ｏ３）、シリコン酸化膜、チタニア（ＴｉＯｘ）、シリコン窒化膜（ＳｉＮ）等で形成する。もしくは、保護膜は、ＰＺＴ、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）等で形成することができる。この保護膜を、強誘電体キャパシタ２を覆うように形成することによって、還元性のある水素が強誘電体膜２２の内部への混入することを防ぐことができ、強誘電体膜２２の特性の劣化、特に、強誘電体膜２２の分極特性の劣化を抑制することができる。
【００５３】
次に、図２（ｂ）、（ｃ）に示される本実施形態の強誘電体メモリ１の断面について、簡単に説明する。これらの図からもわかるように、先に説明した本実施形態の強誘電体メモリ１は、さらに、セルトランジスタ３と電極膜２３とを電気的に接続するために、半導体基板１１から、層間絶縁膜１２とシリコン酸化膜系絶縁膜１３と強誘電体膜２２とを貫き、電極膜２３に至る、コンタクト５と、隣接する各強誘電体キャパシタ２の間の干渉を防ぐために、強誘電体膜２２に形成された素子分離用溝４と、を備えている。
【００５４】
以上の構造のものとして形成された強誘電体キャパシタ２は、強誘電体キャパシタ２の備える一対の電極膜（電極）２３に、電圧を印加することによって、一対の電極膜２３に挟まれた強誘電体膜２２の一部に電界が与えられる。そして、この電界によって、一対の電極膜２３に挟まれた強誘電体膜２２の一部は、例えば、図１及び図２（ａ）中の矢印をとして示されるような、強誘電体膜２２と水平な方向に分極する。このようにして得られた強誘電体膜２２の一部に生じた残留分極を、キャパシタとして利用するのである。
【００５５】
次に、上記のような構造を有する第１の実施形態にかかる強誘電体メモリ１の作成方法について、説明する。
【００５６】
まず、従来の強誘電体メモリの製造方法と同様に、半導体基板１１の上に、複数のセルトランジスタ３を形成し、セルトランジスタ３と半導体基板１１とを覆うように、層間絶縁膜１２を堆積する。
【００５７】
そして、層間絶縁膜１２上に、シリコン酸化膜系絶縁膜１３と、下地膜２１と、を堆積する。シリコン酸化膜系絶縁膜１３と下地膜２１と、の堆積方法は、スパッタ、溶液法、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等のいずれを用いても良い。好ましくは、下地膜２１の堆積方法は、下地膜２１が、強誘電体膜２２の材質等に従って、最適なものを選択する。
【００５８】
さらに、強誘電体膜２２を、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、又は、ゾルゲル法などを用いて、堆積する。好ましくは、強誘電体膜２２を、高温（例えば、６００℃）のＭＯＣＶＤを用いて、堆積する。
【００５９】
次に、電極膜２３を堆積し、その電極膜２３の上に、ハードマスクの材料を堆積する。このハードマスクの材料に、フォトリソグラフィと、ＲＩＥ加工と、を用いて、強誘電体キャパシタ２の備える電極の形状に対応するような、パターンを設けて、ハードマスクを形成する。この際のＲＩＥ加工は、ＣＨＦ３、ＣＦ４などのハロゲン系のガスを用いて、室温において行われる。
【００６０】
そして、パターンが設けられたハードマスクを用いて、電極膜２３に対して、ＲＩＥ加工を行う。例えば、電極膜２３をＩｒＯ２膜で形成した場合、電極膜２３に対して行うＲＩＥ加工は、Ｃｌ２、Ｏ２、Ａｒなどの混合ガスの雰囲気中において、２５０から４００℃の温度で、行われることとなる。
【００６１】
さらに、強誘電体膜２２上に、電極膜２３を形成し、強誘電体膜２２に、ＲＩＥ加工を用いて素子分離用溝４を形成した後、電極膜２３と、強誘電体膜２２と、を覆うように、保護膜を堆積する。
【００６２】
このようにして、第１の実施形態にかかる強誘電体メモリ１は、形成される。
【００６３】
そして、本発明者は、上記のような構造を持つ強誘電体キャパシタに対して特性評価を行った。この評価においては、強誘電体キャパシタの備える各電極の面積を０．５μｍ×０．５μｍとした。この強誘電体キャパシタの分極量は、約３０μＣ／ｃｍ２以上である。この分極量の値は、通常の強誘電体メモリの使用における、疲労、リテンション特性、インプリント特性等を考慮したとしても、充分に大きい値である。
【００６４】
また、次に、本発明者は、上記のような構造を持つ強誘電体キャパシタの疲労特性を、半導体基板上に、複数の強誘電体キャパシタによる、強誘電体キャパシタ・アレイを形成したテストパターンを用いて、評価した。以下において、１サイクルは、書込み／消去（Ｗ／Ｅ）の１回の実行を意味する。
【００６５】
このテストパターンにおいて、強誘電体キャパシタの分極量は、１×１０１２サイクルまで変化することはなかった。さらに、リーク電流は、２．５Ｖ印加時で１０−７Ａ／ｃｍ２程度と、低いものであった。
【００６６】
これらのことから、第１の実施形態の強誘電体メモリにおいては、強誘電体メモリの疲労特性などの信頼性の悪化や、リーク電流増加等の電気特性の劣化が、生じないことが確認された。
【００６７】
（第２の実施形態）
次に、第２の実施形態を説明する。
【００６８】
第２の実施形態の強誘電体メモリの第１の実施形態との違いは、図１及び図３中の横方向（第２の方向）に隣り合う強誘電体キャパシタの間に、詳細には、横方向に隣り合う電極膜の間に、形成された、素子分離用溝の中に、素子分離絶縁膜が埋め込まれており、この素子分離絶縁膜は、強誘電体膜と主成分が同じアモルファス膜であることである。このようにすることで、強誘電体膜の結晶性を悪化させることを避けつつ、容易に素子分離絶縁膜を形成することができる。
【００６９】
この第２の実施形態を、図３及び図４を用いて説明する。
【００７０】
本実施形態の強誘電体メモリ１の平面図は、図３に示される。本実施形態の強誘電体メモリ１の断面図は、図４で示され、詳細には、図３中のａ−ａ´における断面図は図４（ａ）であり、図３中のｂ−ｂ´のおける断面図は図４（ｂ）であり、図３中のｃ−ｃ´における断面図は図４（ｃ）である。
【００７１】
図３及び図４からもわかるように、本実施形態の強誘電体メモリ１は、先に説明した第１の実施形態の強誘電体メモリと、以下の点で異なる。すなわち、本実施形態の強誘電体メモリ１において、図３中の横方向に隣り合う電極膜２３の間に形成された素子分離用溝４の中に、強誘電体膜２２と主成分が同じアモルファス膜である素子分離絶縁膜４１が埋め込まれている点である。その他については、第１の実施形態の強誘電体メモリと同じであるため、詳細な説明は省略する。
【００７２】
次に、本実施形態の強誘電体メモリ１の製造方法を説明する。
【００７３】
第１の実施形態と同様に、まず、複数のセルトランジスタ３を半導体基板１１上に形成する。そして、複数のセルトランジスタ３の上と、半導体基板１１の上とに、層間絶縁膜１２を堆積する。さらに、層間絶縁膜１２上に、シリコン酸化膜系絶縁膜１３を堆積する。
【００７４】
次に、シリコン酸化膜１３の上に、強誘電体膜２２の下地となる下地膜２１を堆積する。ここで用いられる下地膜２１として、第１の実施形態と同様に、例えば、ＳＴＯ、ＭｇＯ等を用いることができる。
【００７５】
そして、図３中の横方向（第２の方向）に隣り合う電極膜２３の間にある、素子分離用溝４の形成予定領域にある、下地膜２１を除去する。詳細には、下地膜２１の上に、ハードマスクの材料を堆積し、フォトリソグラフィと、ＲＩＥ加工と、を用いて、このハードマスクの材料に、素子分離用溝４の形状に対応したパターンを形成する。次に、パターンが形成されたハードマスクを用いて、下地膜２１に対して、ＲＩＥ加工を行う。このようにすることで、素子分離用溝４の形成予定領域にある、下地膜２１のみを除去し、シリコン酸化膜系絶縁膜１３を露出させる。
【００７６】
次に、下地膜２１と、露出したシリコン酸化膜系絶縁膜１３と、の上に、強誘電体膜２２を堆積する。強誘電体膜２２は、第１の実施形態と同様に、例えば、ＰＺＴ等の材料から形成される。
【００７７】
この際、素子分離用溝４の形成予定領域中であって、露出されたシリコン酸化膜系絶縁膜１３の上に堆積された強誘電体膜２２は、結晶化が進まず、アモルファス膜４１が形成されることとなる。このアモルファス膜４１が素子分離絶縁膜となるのである。
【００７８】
一方、下地膜２１の上に堆積された強誘電体膜２２は結晶化し、例えば、ペロブスカイト結晶構造といった所定の結晶構造を有する、結晶性が高い、強誘電体膜２２となる。
【００７９】
この後、結晶化した強誘電体膜２２の上に、電極膜２３等を形成するが、第１の実施形態と同様であるため、説明は省略する。
【００８０】
本実施形態の強誘電体キャパシタ構造においては、上記のように強誘電体膜と素子分離絶縁膜とを形成することが可能になるため、強誘電体膜に対してＲＩＥ加工を施すことによる素子分離用溝を形成する必要がなくなり、強誘電体膜の結晶性を悪化させることを避けることができる。さらに、容易に素子分離絶縁膜を形成することができる。
【００８１】
（第３の実施形態）
次に、図５及び図６を用いて、第３の実施形態を説明する。
【００８２】
図５は、第３の実施形態の強誘電体メモリ１を示す平面図であり、図６は、図５中のａ−ａ´における断面図である。
【００８３】
図５及び図６から明らかなように、本実施形態の強誘電体メモリ１は、先に説明した第１の実施形態の強誘電体メモリと、以下の点で異なる。すなわち、第１の実施形態の強誘電体キャパシタの上に、同じ強誘電体キャパシタを、さらに積層して、多段の強誘電体キャパシタを形成した点である。その他については、第１の実施形態の強誘電体メモリと同じであるため、詳細な説明は省略する。
【００８４】
この第３の実施形態の強誘電体メモリ１の製造方法は、第１の実施形態と同様に、強誘電体キャパシタ２を、１段目の強誘電体キャパシタとして形成する。次に、１段目の強誘電体キャパシタの上に、層間絶縁膜１２を介して、シリコン酸化膜系絶縁膜１３と、下地膜２１と、を堆積し、さらに、２段目の強誘電体キャパシタを第１の実施形態と同様に形成するために、強誘電体膜２２と、電極膜２３とを、堆積し、電極膜２３に対して、各強誘電体キャパシタ２が、一対の電極を備えるように、加工する。そして、保護膜を堆積する。この際、２段目の強誘電体キャパシタの備える電極膜２３とコンタクト５とが、１段目の強誘電体キャパシタの備える電極２３とコンタクト５とに、重なることのないように、１段目と２段目とをずらして形成する。
【００８５】
このような工程を複数回にわたって繰り返すことで、複数の強誘電体キャパシタを積層し、例えば、図６の断面図に示されるような、多段の強誘電体キャパシタを備える強誘電体メモリ１を形成する。
【００８６】
このように、本実施形態の強誘電体キャパシタの構造は、形成が簡単な構造をしていることから、多段の強誘電体キャパシタを備える、強誘電体メモリを、容易に形成することができる。
【００８７】
本実施形態においても、第２の実施形態のように、素子分離用溝中の素子分離絶縁膜を、強誘電体膜と主成分が同じであるアモルファス膜とすることも、可能である。
【００８８】
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。
【符号の説明】
【００８９】
１      強誘電体メモリ
２      強誘電体キャパシタ
３      セルトランジスタ（トランジスタ／回路素子）
４      素子分離用溝
５      コンタクト
１１    基板（p型シリコン基板）
１２    層間絶縁膜
１３    シリコン酸化膜系絶縁膜
２１    下地膜
２２    強誘電体膜
２３    電極膜（電極）
２４    電極膜列
３１    ゲート絶縁膜（シリコン酸化膜）
３２    ゲート電極膜（ワード線）
３３    ゲートキャップ膜（シリコン窒化膜）
３４    ゲート側壁膜
３５    ソース・ドレイン拡散領域（シリコン窒化膜）
４１    アモルファス膜
【図１】
2011155198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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