(57)【要約】【課題】電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体層ＳＭＬと、半導体層に対向して設けられた第１絶縁層Ｉ１と、半導体層と第１絶縁層との間に設けられた第２絶縁層Ｉ２と、第１絶縁層と第２絶縁層との間に設けられた機能層Ｉ３と、第１絶縁層の半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、を備えた不揮発性半導体記憶装置が提供される。機能層のうちの第１ゲート電極に対向する第１領域Ｒ１、及び、機能層のうちの第２ゲート電極に対向する第２領域Ｒ２の電荷蓄積能は、機能層のうちの第１領域と第２領域との間の第３領域Ｒ３とは異なる。【選択図】図１
2011146631.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に対向して設けられた第１絶縁層と、
前記半導体層と前記第１絶縁層との間に設けられた第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられた機能層と、
前記第１絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極及び第２ゲート電極と、
を備え、
前記機能層のうちの前記第１ゲート電極に対向する第１領域、及び、前記機能層のうちの前記第２ゲート電極に対向する第２領域の電荷蓄積能は、前記機能層のうちの前記第１領域と前記第２領域との間の第３領域とは異なることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記機能層は、母体膜から形成され、
前記第１ゲート電極及び前記第２ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、前記第１領域及び前記第２領域の前記電荷蓄積能は、前記母体膜よりも上昇させられることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記機能層は、母体膜から形成され、
前記第１ゲート電極及び前記第２ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、前記第１領域及び前記第２領域に、電荷蓄積能が高い第１部分と、前記第１部分よりも電荷蓄積能が低い第２部分と、が形成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁層の前記半導体層とは反対の側に設けられ、前記第１ゲート電極及び前記第２ゲート電極から離間した選択ゲート電極をさらに備え、
前記機能層のうちの前記選択ゲート電極に対向する第４領域の電荷蓄積能は、前記第１領域及び前記第２領域よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体層と、
前記半導体層に対向して設けられた第１絶縁層と、
前記半導体層と前記第１絶縁層との間に設けられた第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられた母体膜と、
前記第１絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極及び第２ゲート電極と、
を有する構造体を形成し、
前記第１ゲート電極及び前記第２ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、前記母体膜のうちの前記第１ゲート電極に対向する第１領域、及び、前記母体膜のうちの前記第２ゲート電極に対向する第２領域の電荷蓄積能を、前記母体膜から変化させることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電荷蓄積層を用いた、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリが開発されている。  
このようなメモリにおいて、セル間で電荷蓄積層が連続していると、場合によってはセル間で電荷が移動し、電荷保持特性が劣化することがある。平面型のＭＯＮＯＳ型のセルにおいては、セル間で電荷蓄積層を分断することで電荷保持特性を維持することが試みられるが、工程数が増加し、コストが増大する。また、特許文献１に開示されているような一括加工型の３次元積層ＭＯＮＯＳメモリにおいても電荷蓄積層はセル間で連続している。従来の技術は、電荷保持特性の点で改良の余地がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体層と、前記半導体層に対向して設けられた第１絶縁層と、前記半導体層と前記第１絶縁層との間に設けられた第２絶縁層と、前記第１絶縁層と前記第２絶縁層との間に設けられた機能層と、前記第１絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極及び第２ゲート電極と、を備え、前記機能層のうちの前記第１ゲート電極に対向する第１領域、及び、前記機能層のうちの前記第２ゲート電極に対向する第２領域の電荷蓄積能は、前記機能層のうちの前記第１領域と前記第２領域との間の第３領域とは異なることを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
本発明の別の一態様によれば、半導体層と、前記半導体層に対向して設けられた第１絶縁層と、前記半導体層と前記第１絶縁層との間に設けられた第２絶縁層と、前記第１絶縁層と前記第２絶縁層との間に設けられた母体膜と、前記第１絶縁層の前記半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極及び第２ゲート電極と、を有する構造体を形成し、前記第１ゲート電極及び前記第２ゲート電極と、前記半導体層と、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、前記母体膜のうちの前記第１ゲート電極に対向する第１領域、及び、前記母体膜のうちの前記第２ゲート電極に対向する第２領域の電荷蓄積能を、前記母体膜から変化させることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】第１実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】第２実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】第２実施例に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。
【図５】第２実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】第３実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図８】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は本実施形態に係る不揮発性半導体記憶装置１０１の構成を例示しており、同図（ｂ）は不揮発性半導体記憶装置１０１の製造工程の途中の状態を例示している。
【００１１】
図１（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置１０１は、半導体層ＳＭＬと、第１絶縁層Ｉ１と、第２絶縁層Ｉ２と、機能層Ｉ３と、第１ゲート電極Ｇ１と、第２ゲート電極Ｇ２と、を備える。
【００１２】
第１絶縁層Ｉ１は、半導体層ＳＭＬに対向して設けられる。  
第２絶縁層Ｉ２は、半導体層ＳＭＬと第１絶縁層Ｉ１との間に設けられる。  
機能層Ｉ３は、第１絶縁層Ｉ１と第２絶縁層Ｉ２との間に設けられる。
【００１３】
第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２は、第１絶縁層Ｉ１の半導体層ＳＭＬとは反対の側に設けられる。第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２は、互いに離間している。
【００１４】
第１ゲート電極Ｇ１の部分に第１メモリトランジスタＭＴ１が形成される。第２ゲート電極Ｇ２の部分に第２メモリトランジスタＭＴ２が形成される。第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２は、不揮発性半導体記憶装置１０１のセルＭＣとなる。
【００１５】
なお、第１ゲート電極Ｇ１と、第２ゲート電極Ｇ２と、後述する選択ゲート電極ＳＧと、の間には、層間絶縁膜Ｉ０１が設けられている。
【００１６】
第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２において、第１絶縁層Ｉ１は、ブロック絶縁膜として機能する。第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２において、第２絶縁層Ｉ２は、トンネル絶縁膜として機能する。第１絶縁層Ｉ１及び第２絶縁層Ｉ２には、例えば酸化シリコンが用いられる。
【００１７】
第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２において、機能層Ｉ３は、情報を記憶する例えば電荷蓄積層として機能する。
【００１８】
本実施形態に係る不揮発性半導体記憶装置１０１においては、電荷蓄積層として機能する機能層Ｉ３が、第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間にも連続して設けられている。
【００１９】
機能層Ｉ３は、第１ゲート電極Ｇ１に対向する第１領域Ｒ１、第２ゲート電極Ｇ２に対向する第２領域Ｒ２、及び、第１領域Ｒ１と第２領域Ｒ２との間の第３領域Ｒ３と、を有する。第３領域Ｒ３は、第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間の領域に対応する。
【００２０】
不揮発性半導体記憶装置１０１においては第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３とは異なる。  
ここで、電荷蓄積能とは、注入された電荷を捕獲する程度である。例えば、機能層Ｉ３において、電荷を蓄積するトラップが空間的に分布しており、このトラップの密度が機能層Ｉ３において異なる。トラップは、機能層Ｉ３の内部、機能層Ｉ３の第１絶縁層Ｉ１の側の界面近傍、及び、機能層Ｉ３の第２絶縁層Ｉ２の側の界面近傍などに存在する。このトラップの密度が異なると、電荷蓄積能が異なる。また、機能層１３が複数の積層膜を有している場合は、トラップは、積層膜どうしの界面等に形成され、このようなトラップの密度が異なると、電荷蓄積能が異なる。
【００２１】
例えば、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３の電荷蓄積能よりも高い。
【００２２】
例えば、第１領域Ｒ１及び第２領域Ｒ２においては、第３領域Ｒ３よりもトラップ密度が高い。
【００２３】
例えば、機能層Ｉ３は、電荷蓄積層となる母体膜ＭＦから形成される。母体膜ＭＦに電界を印加する、及び／または電流を通電することで、母体膜ＭＦの状態が変化し、電荷蓄積能が上昇する。
【００２４】
例えば、図１（ｂ）に表したように、機能層Ｉ３は、母体膜ＭＦから形成される。  
第１ゲート電極Ｇ１と半導体層ＳＭＬとの間に、電界を印加することで、機能層Ｉ３のうちの第１領域Ｒ１の電荷蓄積能は、母体膜ＭＦよりも上昇させられる。また、第１ゲート電極Ｇ１と半導体層ＳＭＬとの間に、電流を通電することで、機能層Ｉ３のうちの第１領域Ｒ１の電荷蓄積能は、母体膜ＭＦよりも上昇させられる。
【００２５】
同様に、第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に、電界を印加することで、機能層Ｉ３のうちの第２領域Ｒ２の電荷蓄積能は、母体膜ＭＦよりも上昇させられる。また、第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に、電流を通電することで、機能層Ｉ３のうちの第２領域Ｒ２の電荷蓄積能は、母体膜ＭＦよりも上昇させられる。
【００２６】
これにより、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３の電荷蓄積能よりも上昇する。
【００２７】
すなわち、母体膜ＭＦとして、電界を印加する、及び／または、電流を通電することで、電荷蓄積能が高まり、または、電荷蓄積能がはじめて発現する膜を用いる。そして、第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２に対応する部分の母体膜ＭＦに選択的に、電界を印加する、及び／または、電流を通電することで、第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２において、母体膜ＭＦは電荷蓄積層として機能する。
【００２８】
そして、第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間の領域（第３領域Ｒ３）においては、母体膜ＭＦは電荷蓄積層して機能しないため、母体膜ＭＦ（機能層Ｉ３）が第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間の領域に連続して設けられていても、電荷の移動が抑制される。このため、電荷保持特性が向上できる。
【００２９】
このような母体膜ＭＦには、例えば、化学量論比よりも酸素が過剰なＳｉＯ２、不純物を含有するＳｉＯ２、水素を含有するＳｉＯ２、及び、水素を含有するＳｉＮなどを用いることができる。
【００３０】
この他、母体膜ＭＦには、シリコン窒化膜とシリコン酸化膜との積層膜、シリコン酸化膜とフッ素を含有したシリコン窒化膜との積層膜、窒素が過剰な組成のシリコン窒化膜、酸素が過剰な組成のシリコン酸化膜、及び、窒素が過剰な組成のシリコン窒化膜と酸素が過剰な組成のシリコン酸化膜との積層膜などを用いることができる。ここで、「窒素が過剰な組成」とは、「化学量論比よりも窒素が過剰な組成」を意味し、「酸素が過剰な組成」とは、「化学量論比よりも酸素が過剰な組成」を意味する。
【００３１】
多値向けに広いメモリウインドウを確保したい場合は、母体膜ＭＦには、シリコン窒化膜をベースにした材料を用いることが望ましい。特に、水素やフッ素を含有したシリコン窒化膜が望ましい。また、電荷保持特性を重視したい場合は、シリコン酸化膜をベースにした材料を用いることが望ましい。
【００３２】
このように、不揮発性半導体記憶装置１０１においては、機能層Ｉ３のうちの第１ゲート電極Ｇ１に対向する第１領域Ｒ１、及び、機能層Ｉ３のうちの第２ゲート電極Ｇ２に対向する第２領域Ｒ２の電荷蓄積能は、機能層Ｉ３のうちの第１領域Ｒ１と第２領域Ｒ２との間の第３領域Ｒ３とは異なる。
【００３３】
そして、機能層Ｉ３は、母体膜ＭＦから形成され、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、母体膜ＭＦよりも上昇させられる。これにより、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は第３領域Ｒ３よりも上昇させられる。これにより、電荷保持特性が向上できる。
【００３４】
図１（ａ）及び（ｂ）に表したように、不揮発性半導体記憶装置１０１は、第１絶縁層Ｉ１の半導体層ＳＭＬとは反対の側に設けられ、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２から離間した選択ゲート電極ＳＧをさらに備えている。選択ゲート電極ＳＧの部分に選択ゲートトランジスタＳＴが形成される。
【００３５】
機能層Ｉ３は、選択ゲート電極ＳＧの部分にも延在している。  
機能層Ｉ３のうちの選択ゲート電極ＳＧに対向する第４領域Ｒ４の電荷蓄積能は、第１領域Ｒ１及び第２領域Ｒ２とは異なる。より具体的には、機能層Ｉ３のうちの選択ゲート電極ＳＧに対向する第４領域Ｒ４の電荷蓄積能は、第１領域Ｒ１及び第２領域Ｒ２よりも低い。
【００３６】
例えば、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を母体膜ＭＦよりも上昇させるが、この時の電界は、比較的大きく設定されている。また、この時の電流は比較的大きく設定されている。
【００３７】
そして、選択ゲート電極ＳＧと半導体層ＳＭＬとの間には、このような大きな電界の印加や大きな電流の通電は行わない。これにより、第４領域Ｒ４の電荷蓄積能は母体膜ＭＦと同様で低い状態を維持させる。
【００３８】
これにより、選択ゲートトランジスタＳＴの構造が第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２と同じであっても、選択ゲートトランジスタＳＴのしきい値変動を抑制できる。
【００３９】
すなわち、第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２は、第１絶縁層Ｉ１、第２絶縁層Ｉ２及び機能層Ｉ３の積層構造を含み、選択ゲートトランジスタＳＴも同様に、第１絶縁層Ｉ１、第２絶縁層Ｉ２及び機能層Ｉ３の積層構造を含み、積層膜の構成が同じである。第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２（すなわち第１領域Ｒ１及び第２領域Ｒ２）における機能層Ｉ３の電荷蓄積能よりも、選択ゲートトランジスタＳＴ（すなわち第４領域Ｒ４）における電荷蓄積能を低くすることで、選択ゲートトランジスタＳＴのしきい値変動が抑制できる。
【００４０】
なお、例えば、選択ゲートトランジスタＳＴの動作において、選択ゲート電極ＳＧと半導体層ＳＭＬとの間に印加される電界は、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を母体膜ＭＦよりも上昇させるために第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に印加される電界よりも小さく設定される。
【００４１】
また、選択ゲートトランジスタＳＴの動作において、選択ゲート電極ＳＧと半導体層ＳＭＬとの間に流れる電流は、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を母体膜ＭＦよりも上昇させるために第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に通電される電流よりも小さく設定される。
【００４２】
すなわち、選択ゲートトランジスタＳＴの動作において、選択ゲート電極ＳＧと半導体層ＳＭＬとの間に印加される電圧は、選択ゲート電極ＳＧと半導体層ＳＭＬとの間に流れる電流は、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を母体膜ＭＦよりも上昇させるために第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と半導体層ＳＭＬとの間に印加される電圧よりも小さく設定される。
【００４３】
このように、セルＭＣに電流を流す及び／または電圧を印加することで電荷蓄積能がはじめて生じる、または、セルＭＣに電流を流す及び／または電圧を印加することでセルＭＣの形成後よりも電荷蓄積能が増大するような膜（母体膜ＭＦ）を機能層Ｉ３に用いる。これにより、セルＭＣ部で電荷蓄積能が得られるため、選択ゲート電極ＳＧ部とセルＭＣ部とが同じ構造を有していても、選択ゲートトランジスタＳＴのしきい値変動が抑制される。そして、セルＭＣ部分のみに電荷蓄積機能が付与されるので、機能層Ｉ３を介した横方向への電荷の移動が抑制でき、セルＭＣの電荷保持特性が向上できる。
【００４４】
メモリトランジスタＭＴに用いられる電荷蓄積層が制御ゲートトランジスタＳＴにも設けられると制御ゲートトランジスタＳＴのしきい値が経時変化するため、従来の不揮発性半導体記憶装置においては、メモリトランジスタＭＴと制御ゲートトランジスタＳＴとで構成を変えてこの経時変化を抑制することを試みていたが、これにより工程が増加し、コストが増大した。これに対し、本実施形態を適用することで、メモリトランジスタＭＴと制御ゲートトランジスタＳＴとで構成を同じにしても上記の経時変化が抑制できるため、工程が省略でき、コストが低減できる。
【００４５】
以下、母体膜ＭＦの形成方法の例について説明する。  
母体膜ＭＦとして、水素を含有するシリコン窒化膜を用いる場合に、以下のような方法で、水素をシリコン窒化膜に含有させることができる。
【００４６】
例えば、六塩化二ケイ素またはジクロロシランと、ＮＨ３と、を用いたＬＰＣＶＤ法を用いて、例えば５００℃〜７００℃の温度で、厚さが５ｎｍから１０ｎｍのシリコン窒化膜を形成し、さらに、このシリコン窒化膜を、水素のみ、または、水素と窒素とを含有したプラズマに暴露することによって、シリコン窒化膜中に水素を含有させることができる。
【００４７】
また、例えば、六塩化二ケイ素またはジクロロシランと、ＮＨ３と、をプラズマ雰囲気に導入したＰＥＣＶＤ法で、例えば３００℃〜５００℃の温度で、シリコン窒化膜を形成しても良い。
【００４８】
このような方法で形成したシリコン窒化膜は、水素を多く含有し、電気的ストレスを印加する前は、このシリコン窒化膜におけるトラップ密度は非常に低い。そして、電気的ストレスを印加することで、このシリコン窒化膜におけるトラップ密度が上昇する。
【００４９】
成膜温度やプラズマ処理の温度は、できる限り低温の方が、多くの水素を含有できるため、望ましい。
【００５０】
また、母体膜ＭＦとして、水素を含有するシリコン酸化膜を用いる場合には、以下のような方法で、水素をシリコン酸化膜に含有させることができる。
【００５１】
例えば、ジクロロシランとＮ２Ｏとを用いたＰＬＣＶＤ法で、例えば７００℃〜８００℃でシリコン酸化膜を形成した後、シリコン酸化膜を酸素と水素とを含有したプラズマに暴露することによって、シリコン酸化膜中に水素を含有させることができる。
【００５２】
また、有機金属ソースを用いたシリコンプレカーサと酸化剤とを用いたＡＬＤ法で、例えば室温〜５００℃の低温でシリコン酸化膜を形成しても良い。ＡＬＤ法を用いると、酸素も多く含有されるのでより望ましい。
【００５３】
また、母体膜ＭＦとして、フッ素を含有するシリコン酸化膜またはフッ素を含有するシリコン窒化膜を用いても良い。この場合に、以下のような方法で、フッ素をシリコン酸化膜またはシリコン窒化膜に含有させることができる。
【００５４】
例えば、上述のシリコン酸化膜やシリコン窒化膜を形成する際に、成膜雰囲気に微量のフッ素を含有するガスを同時に供給して含有させる方法を用いることができる。
【００５５】
また、フッ素を母体膜ＭＦに直接イオン注入する方法を用いることができる。さらに、不揮発性半導体記憶装置に含まれる基板や導電層などにフッ素をイオン注入した後に、熱処理を行い、母体膜ＭＦ中にフッ素を拡散させて、母体膜ＭＦにフッ素を導入する方法を用いても良い。
【００５６】
なお、本実施形態に係る不揮発性半導体記憶装置１０１において、ゲート電極ＧＥの数は任意である。上記においては、複数設けられるゲート電極ＧＥのうちの一部について説明したものであり、他のゲート電極ＧＥにおける機能層Ｉ３の構成は、第１領域Ｒ１及び第２領域Ｒ２と同様とすることができ、またゲート電極ＧＥどうしの間における機能層Ｉ３の構成は、第３領域Ｒ３と同様とすることができる。
【００５７】
（第１実施例）
本実施形態に係る第１実施例は、平面型の不揮発性半導体記憶装置の例である。  
図２は、第１実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２に表したように、第１実施例の不揮発性半導体記憶装置１０２においては、半導体層ＳＭＬの上に第２絶縁層Ｉ２が設けられる。半導体層ＳＭＬには、シリコン基板などの半導体基板が用いられる。第２絶縁層Ｉ２は、トンネル絶縁膜であり、例えばシリコン酸化膜またはシリコン酸窒化膜を主成分として含む。第２絶縁層Ｉ２の厚さは、例えば２ｎｍ（ナノメートル）〜６ｎｍである。
【００５８】
第２絶縁層Ｉ２の上に、機能層Ｉ３となる母体膜ＭＦが設けられる。母体膜ＭＦは、電圧の印加及び電流の通電によって電荷蓄積能力が増大する、または、発現する膜である。母体膜ＭＦの厚さは、５ｎｍ〜１０ｎｍとすることができる。
【００５９】
機能層Ｉ３（母体膜ＭＦ）の上に、第１絶縁層Ｉ１が設けられる。第１絶縁層Ｉ１は、ブロック絶縁膜であり、例えば、シリコン酸化膜、シリコン酸窒化膜及び高誘電率絶縁膜などが用いられる。高誘電率絶縁膜は、例えば、バンドギャップの大きい例えばアルミナを主成分とすることが望ましい。第１絶縁層Ｉ１の厚さは、例えば１０ｎｍ〜２５ｎｍとすることができる。
【００６０】
第１絶縁層Ｉ１の上に導電膜が設けられ、導電膜がパターニングされて、例えば、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４及び第ｎゲート電極Ｇｎ、並びに、選択ゲート電極ＳＧが設けられる。ここで、「ｎ」は、２以上の整数である。ｎの値は任意である。
【００６１】
この導電膜には、例えば、ポリシリコン、仕事関数が高い金属（合金を含む）、及び、各種のシリサイドなどが用いられる。
【００６２】
これにより、第１〜第ｎメモリトランジスタＭＴ１〜ＭＴｎ、及び、選択ゲートトランジスタＳＴが形成される。
【００６３】
なお、図２の例では、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬ、との間に電界の印加及び電流の通電の少なくともいずれかが実施されたときの状態が例示されている。すなわち、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４及び第ｎゲート電極Ｇｎに、上記の処理のための電圧が印加されていない状態として例示されている。第１ゲート電極Ｇ１〜第ｎゲート電極Ｇｎの全てに、上記の処理のための電圧が印加されても良い。
【００６４】
本具体例では、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬ、との間に電界の印加及び電流の通電の少なくともいずれかが実施され、母体膜ＭＦの電荷蓄積能が、部分的に上昇されている。すなわち、第１ゲート電極Ｇ１に対応する第１領域Ｒ１と、第２ゲート電極Ｇ２に対応する第２領域Ｒ２と、における電荷蓄積能は、第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間に対応する第３領域Ｒ３よりも高い。
【００６５】
これにより、第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２との間に第３領域Ｒ３の機能層Ｉ３が連続していても、第３領域Ｒ３の電荷保持能力が第１領域Ｒ１及び第２領域Ｒ２よりも低いため、電荷が移動することが抑制できる、これにより、電荷保持特性の良好な不揮発性半導体記憶装置が提供できる。
【００６６】
さらに、選択ゲートトランジスタＳＴの構造が第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２と同じであっても、選択ゲートトランジスタＳＴのしきい値変動を抑制できる。
【００６７】
不揮発性半導体記憶装置１０２においては、電荷蓄積層となる機能層Ｉ３をセルＭＣごとに分断する工程が省略されているので、生産性が高く、コストの増大を伴わないで電荷保持特性を向上させることができでる。
【００６８】
このように、本実施形態においては、セルＭＣの構造を形成した後に、セルＭＣに電気的ストレスを印加することにより、セルＭＣの電荷蓄積能力が、はじめて発現する、または、電荷蓄積能力が増大する。
【００６９】
例えば、セルＭＣの構造を形成した直後は、母体膜ＭＦのトラップ密度は均一であるが、セルＭＣに電気的ストレスを印加することによって、セルＭＣどうしの間（機能層Ｉ３の第３領域Ｒ３）よりも、セルＭＣ（機能層Ｉ３の第１領域Ｒ１及び第２領域Ｒ２）のトラップ密度が増大する。そして、セルＭＣに電気的ストレスを印加することによって、選択ゲートトランジスタＳＴ（機能層Ｉ３の第４領域Ｒ４）よりも、セルＭＣ（機能層Ｉ３の第１領域Ｒ１及び第２領域Ｒ２）のトラップ密度が増大する。
【００７０】
なお、母体膜ＭＦは、セルＭＣどうしの間、及び、選択ゲート電極ＳＧとセルＭＣとの間で、例えば部分的に分断されていても良い。
【００７１】
以下、機能層Ｉ３のうちの第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を、第３領域Ｒ３とは異ならせる方法、すなわち、セルＭＣの初期化の方法の例について説明する。
【００７２】
以下では、母体膜ＭＦとして、水素を含有するシリコン窒化膜を用いる場合として説明する。
【００７３】
例えば、半導体層ＳＭＬの電位を基準として、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２に、＋１０Ｖ（ボルト）〜＋２５Ｖ、または、−１０Ｖ〜−２５Ｖで、１ｎｓ（ナノ秒）〜１μｓ（マイクロ秒）のパルスを印加する。このパルスの印加は、複数回行っても良い。
【００７４】
また、＋１０Ｖ〜＋２０Ｖで、１ｎｓ〜１μｓの正パルスと、−１０Ｖ〜−２０Ｖで、１ｎｓ〜１μｓの負パルスと、を印加しても良い。なお、この場合の正パルスの印加と負パルスの印加との順序は任意である。また、上記の正パルスと負パルスとの組み合わせを複数回印加しても良い。
【００７５】
上述のような電圧を第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２に印加することで、母体膜ＭＦのうちで電圧が印加され、例えば電流が流れた部分（第１領域Ｒ１及び第２領域Ｒ２）で、水素を含有するシリコン窒化膜から、水素が離脱し、電荷蓄積能が上昇する。すなわち、セルＭＣの電荷蓄積層が形成される。そして、母体膜ＭＦのうちで電圧が印加されない領域（例えば第３領域Ｒ３）では、母体膜ＭＦの状態が変化せず、電荷蓄積能は上昇しない。
【００７６】
このように、初期化処理（電界の印加及びまたは電流の通電）により、膜中の結合が切れ、そこに電荷蓄積能が発現（または上昇する）膜としては、水素を含有するシリコン酸化膜、シリコン酸化膜とフッ素を含有するシリコン窒化膜との積層膜、窒素が過剰な組成のシリコン窒化膜、及び、酸素が過剰な組成のシリコン酸化膜などがある。
【００７７】
なお、正パルスと負パルスとを交互に複数回印加すると、母体膜ＭＦの電荷蓄積能がより上昇し、それぞれのセルＭＣの電荷蓄積層として機能する際に、より多くの電荷を蓄積でき、有利になる。
【００７８】
なお、セルＭＣの初期化処理のために印加する電圧の絶対値は、セルＭＣの電荷蓄積層として機能する際に、書き込み及び消去のために印加される電圧の絶対値よりも１Ｖ以上高い値とすることが望ましい。これにより、セルＭＣの書き込み及び消去特性が安定する。
【００７９】
また、初期化処理を実施する際の温度は、不揮発性半導体記憶装置の使用時におけるセルＭＣの温度よりも高温で行うことが望ましい。初期化処理を高温で行うほど、母体膜ＭＦにおいて、水素がより離脱し易くなり、電荷蓄積能をより高めることができる。高温で初期化処理を行うことで、初期化処理中に母体膜ＭＦ中に電荷がトラップされ難くなり、また、初期化処理が終了して不揮発性半導体記憶装置を使用する際に電荷保持特性が安定する。また、初期化処理を行う温度が高いほど、初期化処理にかかる時間が短縮でき、生産性が向上できる等のメリットがある。
【００８０】
（第２実施例）  
本実施形態に係る第２の実施例は、一括加工型３次元積層不揮発性半導体記憶装置の例である。この一括加工型３次元積層不揮発性半導体記憶装置の記憶部となるメモリトランジスタのそれぞれの電荷蓄積層に本実施形態の構成が適用される。
【００８１】
図３は、第２実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図４は、第２実施例に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。  
なお、図３及び図４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図５は、第２実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【００８２】
図３に表したように、不揮発性半導体記憶装置１１０には、例えば、メモリ部ＭＵと、周辺回路部ＰＵと、が設けられる。これらメモリ部ＭＵと周辺回路部ＰＵとは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。
【００８３】
ここで、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００８４】
メモリ部ＭＵにおいては、複数の電極膜ＷＬと、複数の電極間絶縁膜１４と、が交互に積層された積層構造体ＭＬが設けられ、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（図示しない）が設けられる。半導体ピラーＳＰは、Ｚ軸方向に延在する複数のメモリストリングＭＳ（図示しない）となる。電極膜ＷＬは、ワード線ＷＬＬとして機能する。なお、積層構造体ＭＬにおいて、設けられる電極膜ＷＬ及び電極間絶縁膜１４の数は任意である。
【００８５】
電極膜ＷＬがゲート電極ＧＥに相当し、電極間絶縁膜１４は層間絶縁膜Ｉ０１に相当する。
【００８６】
そして、積層構造体ＭＬの上方（基板１１とは反対の側）において、例えば、Ｙ軸方向に延在する複数のビット線ＢＬが設けられ、ビット線ＢＬのそれぞれは、メモリストリングＭＳのそれぞれに接続される。積層構造体ＭＬとビット線ＢＬとの間には、ドレイン側選択ゲート電極ＳＧＤが設けられる。ドレイン側選択ゲート電極ＳＧＤは、例えばＸ軸方向に延在し、ドレイン側選択ゲート線駆動回路ＳＧＤＤＲに接続される。
【００８７】
そして、積層構造体ＭＬの下方（基板１１の側）において、ソース線ＳＬが設けられる。ソース線ＳＬは、メモリストリングＭＳのそれぞれに接続される。積層構造体ＭＬとソース線ＳＬとの間には、ソース側選択ゲート電極ＳＧＳが設けられる。ソース側選択ゲート電極ＳＧＳは、ソース側選択ゲート線駆動回路ＳＧＳＤＲに接続される。
【００８８】
ワード線ＷＬＬ（電極膜ＷＬ）のそれぞれは、ワード線駆動回路ＷＬＤＲに接続され、ビット線ＢＬのそれぞれは、例えば、センスアンプＳＡに接続される。
【００８９】
ドレイン側選択ゲート線駆動回路ＳＧＤＤＲ、ソース側選択ゲート線駆動回路ＳＧＳＤＲ、ワード線駆動回路ＷＬＤＲ及びセンスアンプＳＡは、周辺回路部ＰＵに含まれる。
【００９０】
図３に表したように、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられる。半導体ピラーＳＰと、電極膜ＷＬのそれぞれ（例えばＷＬ１〜ＷＬ４）と、が交差する部分に、メモリトランジスタＭＴ（セルＭＣ）が設けられる。メモリトランジスタＭＴはＺ方向に複数配列し、メモリトランジスタ部ＭＴＵとなる。
【００９１】
積層構造体ＭＬの上方において、ドレイン側選択ゲート電極ＳＧＤ（例えばＳＧＤ１〜ＳＧＤ４）と、半導体ピラーＳＰと、が交差する部分に、上側選択ゲートトランジスタＵＳＧＴが設けられる。一方、積層構造体ＭＬの下方において、ソース側選択ゲート電極ＳＧＳと、半導体ピラーＳＰと、が交差する部分に、下側選択ゲートトランジスタＬＳＧＴが設けられる。  
上側選択ゲートトランジスタＵＳＧＴ及び下側選択ゲートトランジスタＬＳＧＴが、選択ゲートトランジスタＳＴに相当する。
【００９２】
上側選択ゲートトランジスタＵＳＧＴ、メモリトランジスタ部ＭＴＵ及び下側選択ゲートトランジスタＬＳＧＴは、メモリストリングＭＳに含まれる。メモリストリングＭＳのそれぞれは、１つのＮＡＮＤストリングとして機能する。
【００９３】
メモリストリングＭＳのそれぞれの上端は、ビット線ＢＬ（例えばＢＬ１〜ＢＬ３）に接続される。メモリストリングＭＳのそれぞれの下端は、ソース線ＳＬに接続される。
【００９４】
図５は、メモリ部ＭＵの一部の構成を例示しており、例えば、メモリ部ＭＵをＹ−Ｚ平面で切断した時の図である。  
図５に表したように、不揮発性半導体記憶装置１１０は、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を有する。
【００９５】
外側絶縁膜４３が、第１絶縁層Ｉ１に相当し、内側絶縁膜４２が第２絶縁層Ｉ２に相当し、記憶層４８が機能層Ｉ３に相当する。
【００９６】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。
【００９７】
内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、それぞれ管状（パイプ状）である。内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、例えば、半導体ピラーＳＰのＺ軸方向に延在する軸を中心軸とした、同心円筒状の形状を有し、内側から外側に向かって、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の順に配置される。
【００９８】
例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内側の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００９９】
貫通ホールＴＨをＸ−Ｙ平面で切断した時の形状は、例えば円形（正確な円の形状の他、楕円及び扁平円などの形状も含む）である。
【０１００】
なお、本具体例では、半導体ピラーＳＰは、内部に空隙または他の部材を含まない柱状の場合であるが、半導体ピラーＳＰはＺ軸方向に延在する管状であっても良い。半導体ピラーＳＰが管状の場合には、その管状の形状の内側に絶縁材からなる芯材部を設けても良く、また、管状の形状の内部は空隙であっても良い。例えば、貫通ホールＴＨの内壁面に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰがこの順番で形成される際に、半導体ピラーＳＰの中心部分にシーム部分があっても良い。以下では、半導体ピラーＳＰが柱状である場合として説明する。
【０１０１】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、セルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリトランジスタＭＴが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリトランジスタＭＴが、データを記憶するセルＭＣとして機能する。
【０１０２】
内側絶縁膜４２は、セルＭＣのメモリトランジスタＭＴにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、セルＭＣのメモリトランジスタＭＴにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【０１０３】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。本具体例においては、電極膜ＷＬには、アモルファスシリコン、または、ポリシリコンが用いられる。
【０１０４】
電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。電極間絶縁膜１４、内側絶縁膜４２、及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の絶縁性の材料を用いることができる。
【０１０５】
記憶層４８（機能層Ｉ３）は、メモリトランジスタＭＴ（例えば第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２）どうしの間の領域にも連続して設けられている。
【０１０６】
記憶層４８（機能層Ｉ３）は、第１ゲート電極Ｇ１に対向する第１領域Ｒ１、第２ゲート電極Ｇ２に対向する第２領域Ｒ２、及び、第１領域Ｒ１と第２領域Ｒ２との間の第３領域Ｒ３と、を有する。そして、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３とは異なる。具体的には、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３の電荷蓄積能よりも高い。
【０１０７】
例えば、記憶層４８（機能層Ｉ３）は、電荷蓄積層となる母体膜ＭＦから形成される。母体膜ＭＦに電界や電流を通電することで、母体膜ＭＦの状態が変化し、電荷蓄積能が上昇する。
【０１０８】
このような構成を有する第２実施例の不揮発性半導体記憶装置１１０によっても、電荷保持特性の良好な不揮発性半導体記憶装置を提供することができる。
【０１０９】
なお、上記のような一括加工型３次元積層不揮発性半導体記憶装置においては、記憶層４８（機能層Ｉ３）を形成した後に、記憶層４８（機能層Ｉ３）をセルＭＣごとに分断することが困難なので、本実施形態を適用することの効果がより効果的に発揮される。
【０１１０】
（第３実施例）
本実施形態に係る第３実施例も、一括加工型３次元積層不揮発性半導体記憶装置の例である。  
図６は、第３実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、同図においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図６に表したように、不揮発性半導体記憶装置１２０においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。
【０１１１】
すなわち、不揮発性半導体記憶装置１２０は、Ｚ軸方向に交互に積層された複数の電極膜ＷＬ（ゲート電極ＧＥに相当する）と複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する第１半導体ピラーＳＰ１と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を備える。第１半導体ピラーＳＰ１は、先に説明した半導体ピラーＳＰのうちの１つである。
【０１１２】
本具体例では、電極膜ＷＬは、例えばＹ軸方向に分断され、電極膜ＷＬは、Ｘ軸方向に延在する。
【０１１３】
さらに、不揮発性半導体記憶装置１２０は、第２半導体ピラーＳＰ２と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに備える。第２半導体ピラーＳＰ２は、先に説明した半導体ピラーＳＰのうちの１つである。
【０１１４】
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。  
記憶層４８（機能層Ｉ３に相当する）は、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間にも設けられる。内側絶縁膜４２（第２絶縁層Ｉ２に相当する）は、第２半導体ピラーＳＰ２と記憶層４８との間にも設けられる。外側絶縁膜４３（第１絶縁層Ｉ１に相当する）は、電極膜ＷＬと、第２半導体ピラーＳＰ２における記憶層４８と、の間にも設けられる。
【０１１５】
第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【０１１６】
例えば、基板１１の主面１１ａの上に、層間絶縁膜を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２のそれぞれとなる膜が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８及び内側絶縁膜４２となる膜並びに接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【０１１７】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【０１１８】
図６に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対側の端は、ビット線ＢＬに接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対側の端は、ソース線ＳＬに接続されている。なお、半導体ピラーＳＰとビット線ＢＬとは、ビアＶＡ１及びビアＶＡ２により接続される。
【０１１９】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【０１２０】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２）が設けられる。これにより、任意の半導体ピラーＳＰの任意のセルＭＣに所望のデータを書き込み、また読み出すことができる。  
ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳは、選択ゲート電極ＳＧに含まれる。
【０１２１】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１２２】
このように、積層構造体ＭＬの上方（基板１１から最も遠い側）に、選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜が設けられ、その内側に半導体が埋め込まれる。この半導体は、半導体ピラーＳＰに含まれる。
【０１２３】
そして、選択ゲート電極ＳＧの上方にソース線ＳＬが設けられ、ソース線ＳＬの上方にビット線ＢＬが設けられる。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
【０１２４】
なお、Ｘ軸方向における一方の端及び他方の端において、電極膜ＷＬは、ビアプラグによってワード配線に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。この時、Ｚ軸方向に積層された各電極膜ＷＬのＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の端で、積層された電極膜ＷＬと駆動回路との電気的接続が行われる。
【０１２５】
さらに、図６に表したように、不揮発性半導体記憶装置１２０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２と、をさらに備えることができる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、半導体ピラーＳＰに含まれ、第２接続部ＣＰ２は、接続部ＣＰに含まれる。
【０１２６】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【０１２７】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【０１２８】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第３及び第４半導体ピラーＳＰ３及びＳＰ４の記憶層４８との間、並びに、第２接続部ＣＰ２の記憶層４８とバックゲートＢＧとの間、にも設けられる。
【０１２９】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【０１３０】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４）が設けられる。  
ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、選択ゲート電極ＳＧに含まれる。
【０１３１】
このような構成を有する不揮発性半導体記憶装置１２０においても、記憶層４８（機能層Ｉ３）は、電荷蓄積層となる母体膜ＭＦから形成される。母体膜ＭＦに電界や電流を通電することで、母体膜ＭＦの状態が変化し、電荷蓄積能が上昇する。すなわち、記憶層４８（機能層Ｉ３）において、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３とは異なる。
【０１３２】
このような構成を有する第２実施例の不揮発性半導体記憶装置１２０によっても、電荷保持特性の良好な不揮発性半導体記憶装置を提供することができる。
【０１３３】
（第２の実施の形態）  
図７は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、同図（ａ）は本実施形態に係る不揮発性半導体記憶装置２０１の構成を例示しており、同図（ｂ）は不揮発性半導体記憶装置２０１の製造工程の途中の状態を例示している。
【０１３４】
図７（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置２０１は、半導体層ＳＭＬと、第１絶縁層Ｉ１と、第２絶縁層Ｉ２と、機能層Ｉ３と、第１ゲート電極Ｇ１と、第２ゲート電極Ｇ２と、を備える。不揮発性半導体記憶装置２０１において、半導体層ＳＭＬ、第１絶縁層Ｉ１、第２絶縁層Ｉ２、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２の構成は、不揮発性半導体記憶装置１０１と同様とすることができるので説明を省略する。
【０１３５】
不揮発性半導体記憶装置２０１においても、機能層Ｉ３は、第１ゲート電極Ｇ１に対向する第１領域Ｒ１、第２ゲート電極Ｇ２に対向する第２領域Ｒ２、及び、第１領域Ｒ１と第２領域Ｒ２との間の第３領域Ｒ３と、を有する。そして、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能は、第３領域Ｒ３とは異なる。
【０１３６】
不揮発性半導体記憶装置２０１においては、機能層Ｉ３は、形成直後から電荷蓄積能を有しており、機能層Ｉ３のうちの第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能が、形成直後の状態から変化する。
【０１３７】
例えば、図７（ｂ）に表したように、機能層Ｉ３は、電荷蓄積層となる母体膜ＭＦから形成される。母体膜ＭＦは、形成直後から電荷蓄積能を有する。  
この場合の母体膜ＭＦには、薄いＳｉ膜、薄いＧｅ膜及び薄い金属膜のような導電性材料の薄膜を用いることができる。
【０１３８】
例えば、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第１領域Ｒ１及び第２領域Ｒ２の母体膜ＭＦの状態が変化し、第３領域Ｒ３とは異なる電荷蓄積能を有するようになる。
【０１３９】
例えば、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬ、との間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第１領域Ｒ１及び第２領域Ｒ２において、母体膜ＭＦが例えば凝集し、母体膜ＭＦは不連続になる。
【０１４０】
すなわち、機能層Ｉ３のうちの第１領域Ｒ１及び第２領域Ｒ２に、電荷蓄積能が高い第１部分と、第１部分よりも電荷蓄積能が低い第２部分と、が形成される。母体膜ＭＦのうちの凝集した部分が第１部分で、凝集せず残った部分が第２部分である、また、逆に、母体膜ＭＦのうちの凝集した部分が第２部分で、凝集せず残った部分が第１部分であっても良い。
【０１４１】
例えば、第１部分は、第２部分によって分断され、第２部分は、第１部分によって分断される。すなわち第１分部は離散的に設けられる。すなわち、第２部分は離散的に設けられる。
【０１４２】
一方、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間の部分に対応する第３領域Ｒ３では、電界の印加及び電流の通電は実施されず、母体膜ＭＦの状態は変化しない。
【０１４３】
不連続に形成された母体膜ＭＦの状態が変化した部分を有する第１領域Ｒ１及び第２領域と、変化していない部分である第３領域Ｒ３とでは、電荷蓄積能が異なる。このようにして、第１領域Ｒ１及び第２領域Ｒ２の電荷蓄積能を、第３領域Ｒ３とは異ならせることができる。
【０１４４】
このように、機能層Ｉ３は、母体膜ＭＦから形成され、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施することで、第１領域Ｒ１及び第２領域Ｒ２に、電荷蓄積能が高い第１部分と、第１部分よりも電荷蓄積能が低い第２部分と、が形成される。例えば、第１部分及び第２部分は、離散的に、すなわち不連続に設けられる。
【０１４５】
不揮発性半導体記憶装置２０１においては、第１メモリトランジスタＭＴ１及び第２メモリトランジスタＭＴ２の機能層Ｉ３において、電荷蓄積層として機能する部分が不連続に配置されるため、電荷保持特性が高い。このように、不揮発性半導体記憶装置２０１により、電荷保持特性の良好な不揮発性半導体記憶装置が提供できる。
【０１４６】
本実施形態の構成は、第１の実施形態に関して説明した第１〜第３実施例の不揮発性半導体記憶装置１０２、１１０及び１２０及びその変形の不揮発性半導体記憶装置に適用でき、同様の効果を発揮できる。
【０１４７】
第１実施形態及び第２実施形態に関して説明したように、機能層Ｉ３は絶縁性でも良く、導電性（金属や半導体を含む）でも良い。
【０１４８】
（第３の実施の形態）  
図８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図８に表したように、本実施形態に係る製造方法においては、半導体層ＳＭＬと、半導体層ＳＭＬに対向して設けられた第１絶縁層Ｉ１と、半導体層ＳＭＬと第１絶縁層Ｉ１との間に設けられた第２絶縁層Ｉ２と、第１絶縁層Ｉ１と第２絶縁層Ｉ２との間に設けられた母体膜ＭＦと、第１絶縁層Ｉ１の半導体層ＳＭＬとは反対の側に設けられ、互いに離間した第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、を有する構造体を形成する（ステップＳ１１０）。
【０１４９】
そして、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、半導体層ＳＭＬと、の間に、電界の印加及び電流の通電の少なくともいずれかを実施して、母体膜ＭＦのうちの第１ゲート電極Ｇ１に対向する第１領域Ｒ１、及び、母体膜ＭＦのうちの第２ゲート電極Ｇ２に対向する第２領域Ｒ２の電荷蓄積能を、母体膜ＭＦから変化させる（ステップＳ１２０）。  これにより、電荷保持特性の良好な不揮発性半導体記憶装置が製造できる。
【０１５０】
上記のステップＳ１１０の工程は、製造する不揮発性半導体記憶装置の構成によって種々変化する。  
例えば、第１実施例の不揮発性半導体記憶装置１０２の場合には、まず、半導体層ＳＭＬの上に、第２絶縁層Ｉ２を形成し、その上に母体膜ＭＦを形成し、その上に第１絶縁層Ｉ１を形成する。そして、第１絶縁層Ｉ１の上に、ゲート電極ＧＥとなる導電膜を形成し、それを加工してゲート電極ＧＥ（第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２）を形成する。また、このとき、選択ゲート電極ＳＧを同時に形成する。
【０１５１】
また、例えば、第２及び第３実施例の不揮発性半導体記憶装置１１０及び１２０の場合には、まず、基板１１の上に、電極膜ＷＬ（ゲート電極ＧＥに相当する）と電極間絶縁膜１４とを交互に積層して積層構造体ＭＬを形成する。そして、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨを形成し、貫通ホールＴＨの内側に、外側絶縁膜４３（第１絶縁層Ｉ１に相当する）、記憶層４８（母体膜ＭＦに相当する）及び内側絶縁膜４２（第２絶縁層Ｉ２に相当する）をこの順番で形成する。そして、貫通ホールＴＨの残余の空間に半導体が埋め込まれ、半導体ピラーＳＰ（半導体層ＳＭＬに相当する）が形成される。  
このように、本実施形態の製造方法において、ステップＳ１１０の構成は種々変形され得る。
【０１５２】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１５３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に用いられる半導体層、ゲート電極、選択ゲート電極、絶縁層、機能層、母体膜等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５４】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１５６】
１１…基板、  １１ａ…主面、  １４…電極間絶縁膜、  ４２…内側絶縁膜、  ４３…外側絶縁膜、  ４８…記憶層、  １０１、１０２、１１０、１２０、２０１…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ、ＢＬ１〜ＢＬ３…ビット線、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１及び第２接続部、  Ｇ１〜Ｇ４…第１〜第４ゲート電極、  ＧＥ…ゲート電極、  Ｇｎ…第ｎゲート電極、  Ｉ０１…層間絶縁膜、  Ｉ１、Ｉ２…第１及び第２絶縁層、  Ｉ３…機能層、  ＬＳＧＴ…下側選択ゲートトランジスタ、  ＭＣ…セル、  ＭＦ…母体膜、  ＭＬ…積層構造体、  ＭＳ…メモリストリング、  ＭＴ…メモリトランジスタ、  ＭＴ１、ＭＲ２、ＭＴ３、ＭＴ４、ＭＴｎ…第１、第２、第３、第４、第ｎメモリトランジスタ、  ＭＴＵ…メモリトランジスタ部、  ＭＵ…メモリ部、  ＰＵ…周辺回路部、  Ｒ１、Ｒ２、Ｒ３、Ｒ４…第１、第２、第３、第４領域、  ＳＡ…センスアンプ、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＤ、ＳＧＤ１〜ＳＧＤ４…ドレイン側選択ゲート電極、  ＳＧＤＤＲ…ドレイン側選択ゲート線駆動回路、  ＳＧＳ…ソース側選択ゲート電極、  ＳＧＳＤＲ…ソース側選択ゲート線駆動回路、  ＳＬ…ソース線、  ＳＭＬ…半導体層、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＳＴ…選択ゲートトランジスタ、  ＴＨ…貫通ホール、  ＵＳＧＴ…上側選択ゲートトランジスタ、  ＶＡ１、ＶＡ２…ビア、  ＷＬ、ＷＬ１〜ＷＬ４…電極膜、  ＷＬＤＲ…ワード線駆動回路、  ＷＬＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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