(57)【要約】      （修正有）【課題】ＬＶＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができ、ＴＭＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供する。【解決手段】デジタルデータ送受信回路は、第１電流源、入力データの下位ビット状態によって供給の有無が制御される第２電流源、第１及び第２電流源が合流させられるノードに連結されて入力データの上位ビット状態によって二つの電流源による電流の伝送経路を決定するトランジスタ回路で構成された送信端、送信端の信号を伝達するための伝送線及び伝送線に連結された終端抵抗、終端抵抗にかかる電圧から出力データを検出する出力検出回路で構成された受信端を含む。【選択図】図１
2011048378.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成するための電流源と第１トランジスタと、前記第１トランジスタに対して電流ミラーを形成し、一つの電流経路を形成するように連結された第２及び第３トランジスタと、前記第１トランジスタに対して電流ミラーを形成し、他の電流経路を形成するように連結された第４及び第５トランジスタと、前記第２乃至第５トランジスタが各々位置した経路の導通の有無を制御するための４つのスイッチングトランジスタ及び入力データによって前記各スイッチングトランジスタの入力条件を決定するゲート論理回路で構成された送信端と、
前記第２乃至第５トランジスタによって形成された二つの電流経路を通じて前記送信端の信号を伝達するための伝送線と、
電源電圧と前記伝送線の各電流経路の間で二つの直列連結された抵抗からなる負荷回路と、前記負荷回路の所定ノードの電圧値に基づいて出力を決定する出力検出回路で構成された受信端とを含む平板ディスプレイ装置。
【請求項２】
前記負荷回路は前記伝送線の二つの電流経路を通じて伝えられた電流を電圧に変換し、
前記出力検出回路は前記変換された電圧の極性を表す１ビットの出力データを生成するための第１比較器と、前記負荷回路の所定ノードの電位を所定電位と比較して前記変換された電圧の絶対値の大小を検出する第２及び第３比較器と、前記第２及び第３比較器の出力を論理和演算する論理和素子で構成される、請求項１に記載の平板ディスプレイ装置。
【請求項３】
前記第１乃至第３比較器は正の入力端と負の入力端を各々有し、
前置増幅部、前記正の入力端と負の入力端の電圧によって出力を決定する比較部及び出力バッファーで構成される、請求項２に記載の平板ディスプレイ装置。
【請求項４】
二つの電流経路を形成し、所定の第１及び第２基準電流値を前記各電流経路に形成させる電流源と、前記各電流経路に連結されて入力データによって前記各電流経路の導通を制御し、前記二つの電流経路を結合させる第１及び第２トランジスタで構成された送信端と、
前記送信端の第１及び第２トランジスタによって結合された経路の電流を伝達するための伝送線と、
所定の第３乃至第５基準電流値を各々有する３つの電流経路を形成する電流源と、前記伝送線を通じて伝えられた電流を前記３つの電流経路に伝達するための第４乃至第７トランジスタと、前記３つの電流経路での該当基準電流値と前記伝送線から伝えられた電流値の差によって出力データを検出するゲート論理回路で構成された受信端を含む平板ディスプレイ装置。
【請求項５】
前記第１乃至第５基準電流値は各々１Ｉｒｅｆ、２Ｉｒｅｆ、０．５Ｉｒｅｆ、１．５Ｉｒｅｆ、２Ｉｒｅｆであることを特徴とする、請求項４に記載の平板ディスプレイ装置。
【請求項６】
前記送信端の電流源は、
電源電圧と接地の間で各ゲートが共通に接続され、互いに直列に連結された第１ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタと共に電流ミラーを構成し、各々第１及び第２基準電流値を有する電流経路を形成する第２及び第３ＰＭＯＳトランジスタで構成されることを特徴とする、請求項４に記載の平板ディスプレイ装置。
【請求項７】
所定の電流値を各々有する３つの電流経路を形成する電流源と、前記各電流経路に連結されて入力データに対応して前記各電流経路の導通を制御し、前記３つの電流経路を結合させる第１乃至第３ＮＭＯＳトランジスタで構成された送信端と、
前記送信端の第１乃至第３ＮＭＯＳトランジスタによって結合された経路の電流を伝達するための伝送線と、
所定の基準電流値を各々有する７つの電流経路を形成させる電流源と、前記伝送線を通じて伝えられた電流を前記７つの電流経路に各々伝達するための第４乃至第１０ＮＭＯＳトランジスタと、前記７つの電流経路での電流差によって出力データを検出する出力検出回路で構成された受信端とを含む平板ディスプレイ装置。
【請求項８】
前記送信端の電流源は、
電源電圧と接地の間で直列に連結されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと共に電流ミラーを構成するように連結されて各々所定の電流値を有する電流経路を形成する３つのＰＭＯＳトランジスタで構成されるを特徴とする、請求項７に記載の平板ディスプレイ装置。
【請求項９】
電流ソースと電流シンクによって一定の電流を生成し、伝送しようとするデジタルデータの上位ビットと下位ビットによって前記電流の方向及び大きさを各々制御し、前記デジタルデータに関する情報を伝送線に送出する送信端回路と、
前記送信端回路に接続された前記伝送線の受信端負荷抵抗の端子間電圧を検出し、その電圧が示す極性から電流の方向を検出し、前記電圧の絶対値の大きさにより電流値を検出し元のデジタルデータを復元する受信端回路を含む平板ディスプレイ装置。
【請求項１０】
前記送信端回路は
前記電流ソースを形成するための第１トランジスタ回路と、
前記電流シンクを形成するための第２トランジスタ回路と、
前記第１トランジスタ回路で生成された電流を伝送線に印加し、伝送すべきデジタルデータの上位ビットによって前記電流の印加方向を決定する第３トランジスタ回路と、
前記電流シンクに共に連結され、伝送するデジタルデータの下位ビットによって前記電流値を増減させる第４トランジスタ回路とを含む、請求項９に記載の平板ディスプレイ装置。
【請求項１１】
前記受信端回路は
伝送線に接続された負荷抵抗と、
セルフ-バイアス差動増幅器に構成されて、前記負荷抵抗の端子間電圧を検出し、その極性によって原データの上位ビットを復元するトランジスタ回路と、
前記負荷抵抗の端子間電圧絶対値を検出し、その大きさによって原データの下位ビットを復元する比較器を含む、請求項９に記載の平板ディスプレイ装置。
【請求項１２】
前記トランジスタ回路の出力端に連結されて前記復旧された上位ビットと下位ビットデータのタイミングを調節するためのバッファー回路をさらに含む、請求項１１に記載の平板ディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルデータ送受信回路に関し、さらに詳しくは装置内のチップ間接続、例えば液晶表示装置などのような表示システムでグラフィック信号生成モジュールと液晶表示モジュールの間または液晶表示モジュール内のタイミング制御ＩＣとデータドライバーＩＣの間などに適用できるデジタルデータ送受信回路に関する。
【背景技術】
【０００２】
表示装置分野において陰極線管（CRT）は空間を多く占めて電力消費が大きいため次第に平板ディスプレイ装置に代替されている傾向である。特に、液晶表示装置（LCD）は大型化、高画質、軽薄化、低消費電力化の進行によって、このような平板ディスプレイ分野においても特に脚光を浴びている。
【０００３】
このような液晶表示装置ではグラフィックデータを生成するモジュールと液晶表示モジュールの間、または液晶表示モジュール内でタイミング制御ＩＣとデータドライバーＩＣの間のデータ伝送のためにデジタルインターフェースが要求される。このようなデジタルインターフェースはデジタル処理された画像データを付加的なデータ処理回路なく直接的に伝送することを可能にするので、低費用、低消費電力及び高品質の表示装置を実現させる。
【０００４】
一般に、ＳＶＧＡ級解像度まではＴＴＬ/ＣＭＯＳインターフェースを使用したデータ伝送が主に用いられるが、ＸＧＡ級以上ではタイミングマージン、ＥＭＩ、ＥＭＣなどの技術的難関を克服するためにＬＶＤＳ（low voltage differential signaling）、ＴＭＤＳ（transition minimized differential signaling）、ＲＳＤＳ（reduced swing differential signaling）方式のようなデジタルインターフェースが用いられる。
【０００５】
一方、液晶表示装置が大画面化するにしたがって、このようなデジタルインターフェースに対してもデータ伝送率の向上、データ伝送時の電力消費減少、ＥＭＩ向上及びノイズに対する適応性の観点で多くの改良が要求されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は前述のような技術的背景で考案されたものであって、一つのクロック周期内に複数ビットのデータを、１対の伝送線に複数種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供することに目的がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、
基準電流を生成するための電流源と第１トランジスタと、前記第１トランジスタに対して電流ミラーを形成し、一つの電流経路を形成するように連結された第２及び第３トランジスタと、前記第１トランジスタに対して電流ミラーを形成し、他の電流経路を形成するように連結された第４及び第５トランジスタと、前記第２乃至第５トランジスタが各々位置した経路の導通の有無を制御するための４つのスイッチングトランジスタ及び入力データによって前記各スイッチングトランジスタの入力条件を決定するゲート論理回路で構成された送信端と、
前記第２乃至第５トランジスタによって形成された二つの電流経路を通じて前記送信端の信号を伝達するための伝送線と、
電源電圧と前記伝送線の各電流経路の間で二つの直列連結された抵抗からなる負荷回路と、前記負荷回路の所定ノードの電圧値に基づいて出力を決定する出力検出回路で構成された受信端とを含む平板ディスプレイ装置を提供する。
【０００８】
また、
二つの電流経路を形成し、所定の第１及び第２基準電流値を前記各電流経路に形成させる電流源と、前記各電流経路に連結されて入力データによって前記各電流経路の導通を制御し、前記二つの電流経路を結合させる第１及び第２トランジスタで構成された送信端と、
前記送信端の第１及び第２トランジスタによって結合された経路の電流を伝達するための伝送線と、
所定の第３乃至第５基準電流値を各々有する３つの電流経路を形成する電流源と、前記伝送線を通じて伝えられた電流を前記３つの電流経路に伝達するための第４乃至第７トランジスタと、前記３つの電流経路での該当基準電流値と前記伝送線から伝えられた電流値の差によって出力データを検出するゲート論理回路で構成された受信端を含む平板ディスプレイ装置を提供する。
【０００９】
また、所定の電流値を各々有する３つの電流経路を形成する電流源と、前記各電流経路に連結されて入力データに対応して前記各電流経路の導通を制御し、前記３つの電流経路を結合させる第１乃至第３ＮＭＯＳトランジスタで構成された送信端と、
前記送信端の第１乃至第３ＮＭＯＳトランジスタによって結合された経路の電流を伝達するための伝送線と、
所定の基準電流値を各々有する７つの電流経路を形成させる電流源と、前記伝送線を通じて伝えられた電流を前記７つの電流経路に各々伝達するための第４乃至第１０ＮＭＯＳトランジスタと、前記７つの電流経路での電流差によって出力データを検出する出力検出回路で構成された受信端とを含む平板ディスプレイ装置を提供する。
【００１０】
また、電流ソースと電流シンクによって一定の電流を生成し、伝送しようとするデジタルデータの上位ビットと下位ビットによって前記電流の方向及び大きさを各々制御し、前記デジタルデータに関する情報を伝送線に送出する送信端回路と、
前記送信端回路に接続された前記伝送線の受信端負荷抵抗の端子間電圧を検出し、その電圧が示す極性から電流の方向を検出し、前記電圧の絶対値の大きさにより電流値を検出し元のデジタルデータを復元する受信端回路を含む平板ディスプレイ装置。
【発明の効果】
【００１１】
このように構成することにより、一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送するマルチプレクサーが得られ、受信端では同期検出のために５０％デューティーのクロックを再生し、その立ち上がりと立ち下がりをタイムシフトして伝送信号のサンプリングをすることも可能で、また、電流伝達方式により、電流インパルスを伝播伝送できるようにインピーダンス整合した伝送線を利用することによってノイズに強く、効果的である。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施例によるデジタルデータ送受信回路である。
【図２】前記図１に示された回路の動作を説明する図表である。
【図３ａ】前記図１に示された回路の受信端で出力を決定する原理を説明する回路である。
【図３ｂ】前記図１に示された回路の受信端で出力を決定する原理を説明する回路である。
【図３ｃ】前記図１に示された回路の受信端で出力を決定する原理を説明する回路である。
【図３ｄ】前記図１に示された回路の受信端で出力を決定する原理を説明する回路である。
【図４ａ】前記図１に示された回路の出力電圧波形である。
【図４ｂ】前記図１に示された回路の出力電圧波形である。
【図５ａ】前記図１に示された回路のシミュレーション波形である。
【図５ｂ】前記図１に示された回路のシミュレーション波形である。
【図５ｃ】前記図１に示された回路のシミュレーション波形である。
【図５ｄ】前記図１に示された回路のシミュレーション波形である。
【図５ｅ】前記図１に示された回路のシミュレーション波形である。
【図６】本発明の第２実施例によるデジタルデータ送受信回路である。
【図７】前記図６に示された回路の動作を説明する図表である。
【図８ａ】前記図６に示された回路の受信端で出力を決定する原理を説明する回路である。
【図８ｂ】前記図６に示された回路の受信端で出力を決定する原理を説明する回路である。
【図８ｃ】前記図６に示された回路の受信端で出力を決定する原理を説明する回路である。
【図８ｄ】前記図６に示された回路の受信端で出力を決定する原理を説明する回路である。
【図９】前記図６の回路に示された比較器の細部構成を示す回路である。
【図１０ａ】前記図６に示された回路のシミュレーション波形である。
【図１０ｂ】前記図６に示された回路のシミュレーション波形である。
【図１１】本発明の第３実施例によるデジタルデータ送受信回路である。
【図１２】前記図１１に示された回路の動作を説明する図表である。
【図１３】前記図１１に示された回路のシミュレーション波形である。
【図１４】本発明の第４実施例によるデジタルデータ送受信回路である。
【図１５】前記図１４に示された回路の動作を説明する図表である。
【図１６】前記図１４に示された回路のシミュレーション波形である。
【図１７】前記図１４に示された回路のシミュレーション波形である。
【図１８】前記図１４に示された回路のシミュレーション波形である。
【図１９】本発明の第５実施例によるデジタルデータ送受信回路の送信端である。
【図２０】本発明の第５実施例によるデジタルデータ送受信回路の受信端である。
【図２１】本発明の第５実施例によるデジタルデータ送受信回路の送信端回路での信号波形である。
【図２２】本発明の第５実施例によるデジタルデータ送受信回路の受信端回路での信号波形である。
【発明を実施するための形態】
【００１３】
前記説明された本発明の目的、技術的構成及びその効果は下記の実施例に関する説明を通じてさらに明白になる。
【００１４】
以下、添付した図面を参照して本発明の好ましい実施例を詳細に説明する。
【００１５】
まず、図１乃至図５を参照して本発明の第１実施例によるデジタルデータ送受信回路を説明する。
【００１６】
図１に示された第１実施例によるデジタルデータ送受信回路は既存のＬＶＤＳ方式を改良したもので、一つのクロック周期内に２ビットのデータを伝送することができる回路である。
【００１７】
図１に示されているように、第１実施例によるデジタルデータ送受信回路は送信端、受信端及びこれら送信端と受信端を連結する伝送線１１に分けられる。
【００１８】
前記送信端は常に供給される一つの電流源（電流値=ＩD）、入力データの下位ビット状態によって供給の有無が制御されるようにＮＭＯＳトランジスタ（ＮＭ１）を経由して前記電流源と合流させられる他の電流源（電流値=ＩD）、前記二つの電流源が合流させられるノードに連結されて入力データの上位ビット状態によって前記電流源の伝送経路を決定する４つのＮＭＯＳトランジスタで構成される。
【００１９】
より詳しくは、前記二つの電流源が合流させられるノードと電源帰路の間に、ドレーン・ソース電流路が直列に連結された一対のＮＭＯＳトランジスタ（ＮＭ２、ＮＭ４）と、前記ノードと電源帰路の間にドレーン・ソース電流路が直列に連結された一対のＮＭＯＳトランジスタ（ＮＭ３、ＮＭ５）とが設けられている。前記各ＮＭＯＳトランジスタの直列接続点は伝送線１１と連結され、この伝送線の受信側両端には終端抵抗として抵抗（Ｒ）が連結される。
【００２０】
入力データ（Ｄ１、Ｄ２）は一つのクロック周期内に２ビットずつ入力され、入力データ（Ｄ１、Ｄ２）の上位ビット（Ｄ１）はＮＭＯＳトランジスタ（ＮＭ３、ＮＭ４）のゲートに各々印加され、前記上位ビットの反転ビット（/Ｄ１）はＮＭＯＳトランジスタ（ＮＭ２、ＮＭ５）に各々印加される。ここで、上位ビット（Ｄ１）の状態（ロー・ハイ）によって、各ＭＯＳトランジスタのオン・オフ状況が（ローの時、ＮＭ２=オン、ＮＭ５=オン、 ＮＭ３=オフ、ＮＭ４=オフ）または（ハイの時、ＮＭ２=オフ、ＮＭ５=オフ、ＮＭ３=オン、ＮＭ４=オン）になり、電流路が反転する。一方、入力データの下位ビット（Ｄ２）の状態によって、ＮＭＯＳトランジスタ（ＮＭ１）がターンオンまたはターンオフされて他の電流源（ＩD）の供給の有無が決定されるので、 合流ノードを通過する電流値を２ＩDまたはＩDと変化させる。
【００２１】
したがって、上位ビット（Ｄ１）は送信端電流の方向情報を示し、下位ビット（Ｄ２）は電流量情報を示すと言える。また、送信端において前記伝送データの各ビット（Ｄ１、Ｄ２）の状態に応じて一つの伝送電流の電流方向及び電流値を各々調節して変調し、受信端において前記データにより変調された伝送電流を電圧比較回路などを用いて分析し、論理演算処理することによって前記伝送データを元通りに復元する、ということもできる。
【００２２】
前記受信端は伝送線１１の両端a及びbに連結された終端抵抗（Ｒ）と、この抵抗（Ｒ）の両端に連結された出力検出回路１２からなる。出力検出回路１２は３つの比較器１３、１４、１５と論理和素子（ＯＲ回路）１６からなっている。上位ビット検出用比較器１３の正入力端（非反転入力端）にはａノードが連結され、負入力端（反転入力端）にはｂノードが連結される。下位ビット検出用の第１比較器１４の正入力端にはａノードが連結され、負入力端にはレファレンス電圧（Ｖｒｅｆ）が印加され、下位ビット検出用の第２比較器１５の正入力端にはｂノードが連結され、負入力端にはレファレンス電圧（Ｖｒｅｆ）が印加される。上位ビット検出用比較器１３の出力は受信端の出力（ｏｕｔ１）として提供され、下位ビット検出用比較器１４、１５の出力は論理和素子１６によって論理和演算された後、受信端の出力（ｏｕｔ２）として提供される。前記比較器のレファレンス電圧（Ｖｒｅｆ）は電流帰路たとえば接地点を基準にして（1.5Ｒ＊ID）
に設定される（理由後述）。
【００２３】
図２に示された図表には入力データ（Ｄ１、Ｄ２）の状態によって終端抵抗（Ｒ）に流れる電流（ＩR）とその両端電圧（Ｖａ−Ｖｂ）が示されている。例えば、入力データ（Ｄ１、Ｄ２）が（０、１）であれば、終端抵抗（Ｒ）に流れる電流の方向はｂノードからａノードを向かう方向であり、その量は２ＩDとなる。反対に、入力データ（Ｄ１、Ｄ２）が（１、０）であれば、終端抵抗（Ｒ）に流れる電流の方向はａノードからｂノードを向かう方向であり、その量はＩDとなる。
【００２４】
図３ａ乃至図３ｄには受信端から伝送された信号に対する出力値を決定する原理が示されてある。
【００２５】
まず図３ａの場合、レファレンス電圧（Ｖｒｅｆ）が適切に設定されていると仮定すれば、入力データ（Ｄ１、Ｄ２）が（０、０）である時、終端抵抗（Ｒ）にはｂノードからａノードを向かってＩDの大きさを有する電流が流れて出力（ｏｕｔ１）値は'０'となり、出力（ｏｕｔ２）値は'０'となる。図３ｂでは、入力データ（Ｄ１、Ｄ２）が（０、１）であれば、終端抵抗（Ｒ）にｂノードからａノードを向かって２ＩDの大きさを有する電流が流れ、出力（ｏｕｔ１）値は'０'になり、出力（ｏｕｔ２）値は'１'となる。図３ｃでは、入力データ（Ｄ１、Ｄ２）が（１、０）である時、終端抵抗（Ｒ）にａノードからｂノードを向かってＩDの大きさを有する電流が流れ、出力（ｏｕｔ１）値は'１'になり、出力（ｏｕｔ２）値は'０'となる。図３ｄでは、入力データ（Ｄ１、Ｄ２）が（１、１）である時、終端抵抗（Ｒ）にａノードからｂノードを向かって２ＩDの大きさを有する電流が流れて、出力（ｏｕｔ１）値は'１'になり、出力（ｏｕｔ２）値は'１'となる。
【００２６】
したがって、出力検出回路１２の出力（ｏｕｔ１）は入力データの上位ビット（Ｄ１）に対する受信結果となり、出力（ｏｕｔ２）は入力データの下位ビット（Ｄ２）に対する受信結果となる。一方、下位ビット検出用比較器１４、１５に設定されるレファレンス電圧は、下側トランジスタＮＭ４、ＮＭ５のオン抵抗が終端抵抗Ｒよりも十分に低いと仮定して、ｂ端の電位またはａ端の電位が接地点を基準にして（Ｒ＊ＩＤ）であるか接地点を基準にして（２Ｒ＊ＩＤ）であるかを識別するために、接地点を基準にして中間レベルの（1.5Ｒ＊ＩＤ）とすることが好ましい。
【００２７】
図４ａ及び図４ｂには終端抵抗（Ｒ）にかかる電圧の波形が示されている。つまり、入力データによって電圧スイング（ピーク対ピーク）は最大４ＩDＲとなる。入力データ（Ｄ１、Ｄ２）が（０、１）から（１、１）に変わる時、最大電圧スイングが発生し、この時に伝送線やトランジスタの充電用電力消費が最も多くなる。ただし、静的電力消費は変わらない。
【００２８】
図５ａ乃至図５ｅには図１に示された回路の各信号に対するシミュレーション結果が示されている。前記シミュレーションにはＨＳＰＩＣＥプログラムが用いられた。
【００２９】
図５ａには入力データの上位ビット（Ｄ１）の波形が示されており、図５ｂには入力データの下位ビット（Ｄ２）の波形が示されている。また、図５ｃには終端抵抗両端電圧（Ｖａ−Ｖｂ、Ｖｂ−Ｖａ）の波形が示されており、図５ｄには受信端の出力（ｏｕｔ１、ｏｕｔ２）の波形が示されている。図５ｅは図面に示していないデコーダーを経て得られた波形であって、元のデータが復元された値である。本シミュレーションでは３．５ｍＡの二つの電流源が用いられ、伝送線は無損失伝送線であり、特性インピーダンスは１００オーム、終端抵抗１００オーム、ロードキャパシタンスは３０ｐＦとした。前記図５ｅでは、送信端の入力データＤ１（０１１０）とＤ２（０１０１）に対して、受信端でデコーダー（図示せず）によって、Ｄ１とＤ２の排他的論理和（exclusive OR）演算を実行して得られた元の奇数番目データ（００１１）と偶数番目データ（０１０１）の復元結果が示されている。送信端で伝送しようとした元のデータは（０００１１０１１）である。
【００３０】
つまり、本発明の第１実施例によるデジタルデータ送受信回路は一つのクロック周期内に２ビットのデータを伝送することができる。
【００３１】
次に、図６乃至図１０を参照して本発明の第２実施例によるデジタルデータ送受信回路を説明する。
【００３２】
図６に示された第２実施例によるデジタルデータ送受信回路は既存のＴＭＤＳ方式を改良したものであって、一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができる回路である。
【００３３】
図６に示されているように、第２実施例によるデジタルデータ送受信回路は送信端１０、受信端及びこれら送信端と受信端を連結させる伝送線３０からなる。伝送線３０は二つの電流経路（Ｉ１、Ｉ２）を有している。
【００３４】
送信端は基準電流（Ｉｒｅｆ）を生成するための電流源とＮＭＯＳトランジスタ（ＮＭ１）、伝送線３０の二つの電流経路に各々連結され、ＮＭＯＳトランジスタ（ＮＭ１）に対してミラー関係である二つの並列連結されたＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５）、各ＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５）が位置した経路の導通有無を制御するためのスイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）、入力データ（Ｄ１、Ｄ２）の両ビットを利用して各スイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）の入力条件を決定するためのゲート素子２１、２２、２３で構成される。
【００３５】
前記受信端は電源電圧と伝送線３０の各電流経路の間で二つの直列連結された抵抗で構成された負荷回路と、前記負荷回路の所定ノードの電圧値に基づいて出力を決定する出力検出回路４０で構成される。出力検出回路４０は３つの比較器４１、４２、４３と、二つの比較器４２、４３の出力を論理和演算するゲート素子４４で構成される。比較器４１の出力は出力データ（Ｄ１´）として提供され、ゲート素子４４の出力は出力データ（Ｄ２´）として提供される。
【００３６】
本発明の第２実施例によるデジタルデータ送受信回路の送信端１０は２種の入力データ（Ｄ１、Ｄ２）によって伝送線３０の二つの電流経路に流れる電流（Ｉ１、Ｉ２）を決定し、これら入力データが伝送されるようにする。受信端の出力データ（Ｄ１´）は入力データ（Ｄ１）が伝送された結果であり、出力データ（Ｄ２´）は入力データ（Ｄ２）が伝送された結果である。
【００３７】
前記受信端で出力データ（Ｄ１´）が伝送される原理は伝送線３０の電流Ｉ１とＩ２の量を前記負荷回路によって電圧に変換した後、これを比較して、もしＩ１がＩ２より大きければ、出力データ（Ｄ１´）は'０'になり、Ｉ１がＩ２より小さければ、出力データ（Ｄ１´）は'１'となる。また、出力データ（Ｄ２´）は電流Ｉ１とＩ２の差の程度によって値が決定されるが、もし二つの電流の差が２Ｉｒｅｆであれば'１'になる。これは二つの電流のうちの一つが３Ｉｒｅｆである場合を意味する。前記電流Ｉ１、Ｉ２が有することができる値は送信端１０の回路を見てみれば、Ｉｒｅｆ、２Ｉｒｅｆ、３Ｉｒｅｆのうちの一つであることが分かる。
【００３８】
送信端１０のスイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は入力データ（Ｄ１、Ｄ２）の値によって導通の有無が制御され、これにより、予め設定された電流値を生成するように構成されたＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ３、ＮＭ４）が位置した電流経路の導通有無が制御される。図６に示されているように、ＮＭＯＳトランジスタ（ＮＭ２）は電流源とＮＭＯＳトランジスタ（ＮＭ１）によって基準電流（Ｉｒｅｆ）と同一な値を生成し、ＮＭＯＳトランジスタ（ＮＭ３）は基準電流（Ｉｒｅｆ）の二倍の値を生成し、ＮＭＯＳトランジスタ（ＮＭ４）は基準電流（Ｉｒｅｆ）と同一な値を生成する。ＮＭＯＳトランジスタ（ＮＭ５は基準電流（Ｉｒｅｆ）の二倍の値を生成するので、伝送線３０の各電流経路の電流Ｉ１、Ｉ２が有することができる電流量は１Ｉｒｅｆ、２Ｉｒｅｆ、３Ｉｒｅｆである。
【００３９】
図７には入力データ（Ｄ１、Ｄ２）によるスイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のオン／オフ状態と伝送線３０の各電流経路の電流（Ｉ１、Ｉ２）が図表で整理されている。例えば、入力データ（Ｄ１、Ｄ２）が１、０である時には、スイッチングトランジスタ（Ｓ１、Ｓ４）だけがターンオンされ、電流Ｉ１はＩｒｅｆになり、電流Ｉ２は２Ｉｒｅｆとなる。
【００４０】
図８ａ乃至図８ｄは入力データ（Ｄ１、Ｄ２）に応じて伝送される電流から、受信端で、信号を復元する原理を示している。前記図８ａ乃至図８ｄで各比較器４１、４２、４３は正（＋）の入力端電圧が負（−）の入力端電圧より大きい場合にはハイレベルを出力し、そうでない場合にはローレベルを出力する。
【００４１】
図８ａでは、入力データ（Ｄ１、Ｄ２）が（０、０）である時、前記図７の図表からＩ１=２Ｉｒｅｆ、Ｉ２=Ｉｒｅｆになり、４個の抵抗Ｒが２５オームに設定されているので、ａノードの電圧Ｖａ=Ｖｄｄ−２５*２Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０*２Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*Ｉｒｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*Ｉｒｅｆになって、出力データ（Ｄ１´、Ｄ２´）は（０、０）となる。ここで、Ｖｄｄは抵抗Ｒの上端を接続する電源の電圧である。
【００４２】
図８ｂでは、入力データ（Ｄ１、Ｄ２）が（１、０）である時、前記図７の表からＩ１=Ｉｒｅｆ、Ｉ２=２Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄｄ−２５*Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０*Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*２Ｉｒｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*２Ｉｒｅｆになって、出力データ（Ｄ１´、Ｄ２´）が（１、０）になる。
【００４３】
図８ｃでは、入力データ（Ｄ１、Ｄ２）が（０、１）である時、前記図７の図表からＩ１=３Ｉｒｅｆ、Ｉ２=Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄｄ−２５*３Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０*３Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*Ｉｒｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*Ｉｒｅｆになって、出力データ（Ｄ１´、Ｄ２´）は（０、１）になる。
【００４４】
図８ｄでは、入力データ（Ｄ１、Ｄ２）が（１、１）である時、前記図７の図表からＩ１=Ｉｒｅｆ、Ｉ２=３Ｉｒｅｆになり、ａノードの電圧Ｖａ=Ｖｄｄ−２５*Ｉｒｅｆ、ｂノードの電圧Ｖｂ=Ｖｄｄ−５０*Ｉｒｅｆ、ｃノードの電圧Ｖｃ=Ｖｄｄ−２５*３Ｉｒｅｆ、ｄノードの電圧Ｖｄ=Ｖｄｄ−５０*３Ｉｒｅｆになって、出力データ（Ｄ１´、Ｄ２´）は（１、１）になる。
【００４５】
図９には前記図６の回路に使用された比較器４１、４２、４３の細部構造である。前記図９を参照すれば、比較器は前置増幅（preamplification）部４１１、正の入力端と負の入力端の電圧値によって出力を決定する比較部４１２、出力バッファー４１３で構成されている。
【００４６】
図１０ａ及び図１０ｂには本発明の第２実施例によるデジタルデータ送受信回路のＨＳＰＩＣＥシミュレーション結果が示されてある。
【００４７】
図１０ａには入力データ（Ｄｉｎ１、Ｄｉｎ２）即ち図６の（Ｄ１、Ｄ２）によって図６のスイッチングトランジスタ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のゲート電圧と伝送線に流れる電流（Ｉ１、Ｉ２）の関係が示されている。図１０ｂには受信端負荷回路の各ノード電圧（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ）と出力データ（Ｄｏｕｔ１、Ｄｏｕｔ２）即ち図６の（Ｄ１´、Ｄ２´）の間の関係が示されている。図１０ｂの上端での電圧スイングはノードａ、ｂ、ｃ、ｄの間の低電圧スイング（low voltage swing）を示しており、図１０ａのように、入力データＤｉｎ１とＤｉｎ２が各々（０、１、０、１）、（０、０、１、１）で順次に入力される時、出力データＤｏｕｔ１とＤｏｕｔ２が各々（０、１、０、１）、（０、０、１、１）で出力されてその伝送結果が正しいということが分かる。
【００４８】
本実施例では、各比較器の正入力端と負入力端での電圧差であるＶｂｃ、Ｖｂｄ及びＶｂａは電流の量により２５オームの終端抵抗で最大約３Ｉｒｅｆ*２５ボルトとなる。ここで、Ｉｒｅｆは７ｍＡとし、伝送線の特性インピーダンスは約１００オームとした。
【００４９】
次に、図１１乃至図１３を参照して本発明の第３実施例によるデジタルデータ送受信回路を説明する。
【００５０】
図１１に示された第３実施例によるデジタルデータ送受信回路はＣＭ−ＭＶＬ（Current Mode Multi-Valued Logic）を利用したものであって、信号伝送時のノイズに強くて一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができる回路である。
【００５１】
前記図１１に示されているように、第３実施例によるデジタルデータ送受信回路は 送信端、受信端及びこれら送信端と受信端を連結させる伝送線５０からなる。
【００５２】
前記送信端は、同時に入力された複数の状態を1個の２進信号と看做して電流値にＤ／Ａ変換し送信する。特に本実施例の前記送信端は、二つの電流経路を有し、所定の電流値（Ｉｒｅｆ、２Ｉｒｅｆ）を前記各電流経路に形成させる電流源と、前記各電流経路に連結されて入力データ（Ｄ１、Ｄ２）によって前記各電流経路の導通を制御し、前記二つの電流経路を合わせて前記伝送線５０に連結させるＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３）からなる。前記電流源は電源電圧と接地点の間で直列に連結されたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトランジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（ＰＭ１）に対してミラー関係で動作するように連結され、各々所定の電流値（Ｉｒｅｆ、２Ｉｒｅｆ）を有する電流経路を形成する二つのＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３）で構成される。
【００５３】
前記送信端の電流源はＭＯＳトランジスタの組み合わせからなり、より具体的に、電源電圧と接地点の間で各ゲートが共通接続され、互いに直列に連結されたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトランジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（ＰＭ１）に対してミラー関係で連結され、各々Ｉｒｅｆ、２Ｉｒｅｆの電流値を有する電流経路を形成するＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３）で構成される。
【００５４】
図１１に示す受信端の回路は、入力される４種の電圧レベルを分離検出する回路として、ＰＭＯＳとＮＭＯＳの直列接続を定電流で動作させる電圧増幅回路（入力端はＮＭＯＳゲート）を３本並列に使い、各回路の入力閾値が低、中、高電圧となるように、例えば、動作電流をＰＭＯＳにより小、中、大に設定し、入力用ＮＭＯＳは３個とも同一特性にしている。即ち、前記受信端は０．５Ｉｒｅｆ、１．５Ｉｒｅｆ、２Ｉｒｅｆの電流値を各々有する電流経路を形成させる電流源（つまり定電流型高抵抗）と、前記伝送線５０を通じて伝えられた電流を電圧に変換して増幅するために前記３つの電流経路を制御するトランジスタ（ＮＭ４、ＮＭ５、ＮＭ６、ＮＭ７）と、前記３つの電流経路での電流差によって出力データを検出するゲート素子５１、５２、５３からなっている。前記受信端でノードＢ（１．５Ｉｒｅｆ系出力端子）の信号は反転器５１によって反転された後、出力データ（Ｄ２）として提供され、前記反転器５１の出力とノードＣ（２Ｉｒｅｆ系出力端子）の信号は論理積素子５２によって論理積演算された後、ノードＡ（０．５Ｉｒｅｆ系出力端子）の信号と共にＮＯＲゲート素子５３の入力となり、ＮＯＲゲート素子５３はこれら信号をＮＯＲ演算して出力データ（Ｄ１）として提供する。
【００５５】
図１１に示されているように、第３実施例によるデジタルデータ送受信回路は別途の電流源なくＭＯＳトランジスタの組み合わせによって電流が発生し、入力データによって該当ＭＯＳトランジスタ（ＮＭ２、ＮＭ３）がオン/オフされる時にだけ電力が消費されるので、低電力駆動を可能にする。また、前記第３実施例によるデジタルデータ送受信回路では、伝送線５０を通じて伝えられた電流により形成された吸引電流と、受信端の３つの電流経路で予め設定しておいた供給電流との差が出力電圧を形成し、これをゲート素子によって検出することによって出力データが生成される。つまり、実施例に用いたＭＯＳトランジスタの特性上２．５Ｖ以上であれば、ハイレバルであると認識し、それ以下であればローレベルであると認識するので、回路の全体的な伝送速度が向上する。また、電流伝達方式が採択されたために、データ伝送の時に発生するノイズに強い特性を有する。
【００５６】
図１２には入力データ（Ｄ１、Ｄ２）に対する受信端の各ノードの信号状態と、ゲート素子の出力値が示されている。図１２で、Ｉｎｖｅｒｔｅｒ１は反転器５１の出力を示し、Ｉｎｖｅｒｔｅｒ２はＮＯＲゲート素子５３の出力を示す。
【００５７】
図１３には入力データ（Ｄ１、Ｄ２）として（０、０）、（１、０）、（０、１）、（１、１）を順次に入力した時、各ノードＡ、Ｂ、Ｃから出力される信号をＳＰＩＣＥプログラムでシミュレーションした結果が示されている。
【００５８】
次に、図１４乃至図１８を参照して本発明の第４実施例による３信号デジタルデータ送受信回路を説明する。
【００５９】
本発明の第４実施例によるデジタルデータ送受信回路は、一つのクロック周期内に３ビット、１本の伝送線に３種の信号を重畳させて伝送することができる回路である。
【００６０】
前記第４実施例によるデジタルデータ送受信回路は前記第３実施例の回路を拡張することによって設計することができる。
【００６１】
前記図１４に示されているように、第４実施例によるデジタルデータ送受信回路は 送信端、伝送線、受信端からなっている。
【００６２】
前記送信端は３つの電流経路を有し、所定の電流値（Ｉ、２Ｉ、４Ｉ）を前記各電流経路に形成させる電流源と、前記各電流経路に連結されて入力データ（Ｄ１、Ｄ２、Ｄ３）に各々対応して前記各電流経路の導通を制御し、前記３つの電流経路を合流させて伝送線（´Iin´と表示されたところ）に連結するＮＭＯＳ
トランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）からなっている。前記電流源は電源電圧と接地点の間で直列に連結されたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトランジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（ＰＭ１）に対してミラー関係で動作するように連結され、各々所定の電流値（Ｉ、２Ｉ、４Ｉ）を有する電流経路を形成する３つのＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３、ＰＭ４）で構成される。より具体的に、電源電圧と接地点の間で各ゲートが共通接続され、互いに直列に連結されたＰＭＯＳトランジスタ（ＰＭ１）及びＮＭＯＳトランジスタ（ＮＭ１）と、前記ＰＭＯＳトランジスタ（ＰＭ１）に対してミラー関係で連結され、各々Ｉ、２Ｉ、４Ｉの電流値を有する電流経路を形成するＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３、ＰＭ４）で構成される。各電流値は各ＰＭＯＳトランジスタのゲート幅に大体比例するとして設計できる。前記各ＰＭＯＳトランジスタ（ＰＭ２、ＰＭ３、ＰＭ４）のソースは前記各ＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）のドレーンに各々連結され、前記各ＮＭＯＳトランジスタの共通連結されたソースは伝送線と連結される。
【００６３】
前記受信端は、原理的には図１１と同じであって、８種のレベルを検出するため、０．５Ｉ、１．５Ｉ、２．５Ｉ、３．５Ｉ、４.５Ｉ、５．５Ｉ、６．５Ｉの電流値を各々有する７つの電流経路を形成させる電流源と、前記伝送線を通じて伝えられた電流を前記７つの電流経路に伝達するためのＮＭＯＳトランジスタ（ＮＭ６、ＮＭ７、ＮＭ８、ＮＭ９、ＮＭ１０、ＮＭ１１、ＮＭ１２）と、前記７つの電流経路での電流差によって出力データを検出する出力検出回路６０からなる。前記７つのＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）のソースと前記７つのＮＭＯＳトランジスタ（ＮＭ６〜ＮＭ１２）のドレーンは互いに連結され、この連結によって生成されるノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）の信号は出力検出回路６０に提供される。一方、前記各ＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）にはミラー関係で連結される一対のＰＭＯＳトランジスタ（ＰＭ５）とＮＭＯＳトランジスタ（ＮＭ１３）が連結される。
【００６４】
前記出力検出回路６０は７つのノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）信号を受信して所定の論理演算により３ビットの出力データ（Ｄ１、Ｄ２、Ｄ３）を生成する。各出力データをノード信号で表現すれば、Ｄ１=/ＡＢ+/ＣＤ+/ＥＦ+/Ｇであり、Ｄ２=/ＢＤ+/Ｆ、Ｄ３=/Ｄである。前記出力検出回路６０の各ゲート素子は前記数式を満足させるように論理素子が構成されている。より具体的に、ノードＡの信号が反転器６１によって反転された後、ノードＢの信号と共に論理積素子６７に提供され、ノードＣの信号が反転器６２によって反転された後、ノードＤの信号と共に論理積素子６８に提供され、ノードＥの信号が反転器６３によって反転された後、ノードＦの信号と共に論理積素子６９に提供される。ノードＢの信号が反転器６５によって反転された後、ノードＤの信号と共に論理積素子７０に提供される。ノードＤの信号が反転器７１によって反転された後、出力データ（Ｄ３）として提供される。ノードＦの信号が反転器６６によって反転された後、前記論理積素子７０の出力と共に論理和素子７３に出力され、前記論理和素子７３の出力は出力データ（Ｄ２）として提供される。前記ノードＧの信号が反転器６４によって反転された後、前記論理積素子６７、６８、６９の出力と共に論理和素子７２に入力され、前記論理和素子７２の出力は出力データ（Ｄ１）として提供される。
【００６５】
前記第４実施例によるデジタルデータ送受信回路では、送信端で電流ミラーを利用して特定の電流源なくＭＯＳトランジスタの組み合わせによってＩ、２Ｉ、４Ｉの電流が発生し、３種の入力データ（Ｄ１、Ｄ２、Ｄ３）によって前記ＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）がスイッチングされることによって、伝送線にＩから７Ｉまでの電流が供給される。もし、基準電流Ｉを０．５ｍＡに設定すれば、信号内容に応じて、伝送線には０．５ｍＡから３．５ｍＡまでの電流が流れる。このようなデジタルデータ送受信回路では、ＭＯＳトランジスタがオン/オフされる場合にだけ電力が消費されるので、低電力駆動が可能になる。
【００６６】
前記第４実施例によるデジタルデータ送受信回路の受信端でのデータ復元原理は次の通りである。つまり、伝送線を通じて伝えられたＩから７Ｉまでの電流は電流ミラーであるトランジスタ（ＮＭ５）を通じて７つのＮＭＯＳトランジスタ（ＮＭ６〜ＮＭ１２）に同一に伝えられる。また、前記各ＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）には電流ミラーを利用して０．５Ｉ、１．５Ｉ、２．５Ｉ、３．５Ｉ、４．５Ｉ、５．５Ｉ、６．５Ｉの電流が流れる。この時、出力検出回路６０によって前記ＰＭＯＳトランジスタ（ＰＭ６〜ＰＭ１２）とＮＭＯＳトランジスタ（ＮＭ６〜ＮＭ１２）の間のノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）での信号により、上側と下側に流れる電流を比較して各電流経路に流れる電流差によって出力データを復元する。このように発生した信号はＭＯＳ素子の特性上２．５Ｖ以上である場合にはハイレベルであると認識し、それ以下であればローレベルであると認識するので、速い伝送速度が実現できる。
【００６７】
図１５には入力データ（Ｄ１、Ｄ２、Ｄ３）と、受信端の各ノード（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）の信号と、出力データ（Ｄ１、Ｄ２、Ｄ３）の関係が示されている。
【００６８】
図１６乃至図１８の図面は前記第４実施例によるデジタルデータ送受信回路をＨＳＰＩＣＥプログラムでシミュレーションした結果を示している。前記シミュレーションは２０ＭＨｚデータ伝送を仮定して行われており、伝送線の特性インピーダンスは１００オームでモデリングされた。
【００６９】
図１６は３ビットの入力データ（Ｄ１、Ｄ２、Ｄ３）による伝送線の電流量を示している。入力データ（Ｄ１、Ｄ２、Ｄ３）のビット状態によってＮＭＯＳトランジスタ（ＮＭ２、ＮＭ３、ＮＭ４）がスイッチに動作して伝送線に０から７Ｉまでの電流が流れる。
【００７０】
図１７は伝送線に入る電流量と受信端で電流ミラーによって生成された電流量を比較して生成された電流がさらに大きい場合には５Ｖ、小さい場合には０Ｖで示したノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇでの電圧を示している。
【００７１】
図１８は第４実施例によるデジタルデータ送受信回路での入力データと復元された出力データの関係を示している。前記第４実施例によるデジタルデータ送受信回路では、送信端と受信端の間のディレイ（ｄｅｌａｙ）が約８ｎｓであって、理論的には最大１００ＭＨｚまでのデータ伝送が可能である。しかし、実際にはＭＯＳ素子の特性で制限されて、そのような速度は出ない。このような伝送速度問題は回路構造を最適化することによって改善できる。
【００７２】
次に、図１９乃至図２２を参照して本発明の第５実施例によるデジタルデータ送受信回路を説明する。
【００７３】
本発明の第５実施例によるデジタルデータ送受信回路は、図１の送受信回路と同様に、一つのクロック周期内に２ビットを伝送できる回路である。前記第５実施例は送信端で電流シンクと電流ソースを共に使用することによって、図１の回路に比べて、伝送される電流の安定性が増加するという点と、一定の共通電圧によって動作するという点において他の実施例と区別される。
【００７４】
図１９には第５実施例によるデジタルデータ送受信回路の送信端回路が示されており、図２０には第５実施例によるデジタルデータ送受信回路の受信端回路が示されている。前記第５実施例によるデジタルデータ送受信回路では伝送しようとするデジタルデータが２ビット（Ｄ０Ｄ１）であり、電流伝達方式を利用することによって前記デジタルデータが電流形態で送信端から受信端に伝えられる。この時、電流値と方向が送信端で前記デジタルデータによって決定され、受信端では前記伝えられた電流値と方向を検出することによって元のデジタルデータを復元できる。
【００７５】
図１９を参照すれば、前記第５実施例によるデジタルデータ送受信回路の送信端は電流ソースとして作用するように電流ミラー形態で連結されるトランジスタ（Ｍ１、Ｍ２）と、電流シンクとして作用するように電流ミラー形態で連結されるトランジスタ（Ｍ１２、Ｍ１４、Ｍ１５）と、伝送するデータの下位ビット状態によって電流値を変更するためのトランジスタ（Ｍ１３）と、伝送するデータの上位ビット状態によって電流の方向を決定するためのトランジスタ（Ｍ４、Ｍ５、Ｍ６、Ｍ７）と、負荷抵抗（Ｒ１）として作用する伝送線とで構成される。
【００７６】
前記デジタルデータ送受信回路の動作が始まれば、トランジスタ（Ｍ１、Ｍ２）によって所定の電流が生成され、前記トランジスタ（Ｍ２）のドレーンに流れる。トランジスタ（Ｍ１２、Ｍ１４、Ｍ１５）は電流シンクとして動作し、前記トランジスタ（Ｍ２）のドレーン電流を吸収する。この時、伝送しようとするデジタルデータの下位ビット（Ｄ１）状態によってトランジスタ（Ｍ１３）がオン/オフされ、前記トランジスタ（Ｍ１３）のオン／オフによって前記トランジスタ（Ｍ２）のドレーン電流が増減される。一方、前記トランジスタ（Ｍ２）のドレーン電流は上位ビット（Ｄ０）の状態によって前記トランジスタ（Ｍ４、Ｍ５、Ｍ６、Ｍ７）によって決定される経路を通過し伝送線を表現する負荷抵抗（Ｒ１）に印加される。例えば、上位ビット（Ｄ０）がハイレバルである場合にはトランジスタ（Ｍ４、Ｍ５）はターンオンされ、トランジスタ（Ｍ６、Ｍ７）はターンオフされる。したがって、抵抗（Ｒ１）のノードａからノードｂ方向に電流が流れる。トランジスタ（Ｍ８、Ｍ１０）とトランジスタ（Ｍ９、Ｍ１１）は下位ビット（Ｄ１）の状態に関係なく二つのうちの一つが必ずターンオンされる。つまり、下位ビット（Ｄ１）がハイレバルである場合にはトランジスタ（Ｍ８、Ｍ９）が各々ターンオンされ、下位ビット（Ｄ１）がローレベルである場合にはトランジスタ（Ｍ１０、Ｍ１１）が各々ターンオンされる。上位ビット（Ｄ０）がローレベルである場合にはトランジスタ（Ｍ６、Ｍ７）がターンオンされ、トランジスタ（Ｍ４、Ｍ５）はターンオフされる。したがって、抵抗（Ｒ１）のノードｂからノードａ方向に電流が流れる。
【００７７】
図２１には前記デジタルデータ送受信回路の送信端の信号波形が示されている。図２１で第１波形はノードａとノードｂの電圧であり、第２波形はノードａとノードｂの電圧差であり、第３波形は共通電圧であり、第４波形は伝送しようとするデジタルデータ（Ｄ０Ｄ１）である。前記図２１を参照すれば、本実施例では電流ソースと電流シンクを同時に利用することによって共通電圧がより安定になることが分かる。
【００７８】
図２０を参照すれば、前記デジタルデータ送受信回路の受信端回路はセルフ-バイアス差動増幅器（self-biased differential amplifier）を構成するトラン
ジスタ（Ｍ１６〜Ｍ２１）と、比較器（ＣＯＭ）と、バッファー回路を構成するトランジスタ（Ｍ２２〜Ｍ２５、Ｍ３６~Ｍ３９）で構成される。
【００７９】
前記各トランジスタ（Ｍ１６〜Ｍ２１）は抵抗（Ｒ１）の両側ノード（ａ、ｂ）間の電圧を増幅して検出し、その極性によってハイまたはローレベルを判断する。つまり、図１９の入力データ上位ビットＤ０に相当する出力である。前記各トランジスタ（Ｍ１６〜Ｍ２１）で得られたデータはバッファー回路を経て出力データの上位ビット（ＯＵＴ０）として提供される。前記バッファー回路は出力データの上位ビット（ＯＵＴ０）と下位ビット（ＯＵＴ１）の間の信号遅延によるタイミングを調節するためのものである。
【００８０】
一方、前記比較器（ＣＯＭ）は、抵抗（Ｒ１）の両ノード（ａ、ｂ）の電圧を受信し、その大きさを比較してその大きさの差によってハイまたはローレベルを判断し、その出力は出力データの下位ビット（ＯＵＴ１）として提供される。つまり、単純増幅ではなくて、図１の受信端出力（ｏｕｔ２）と同様な信号を得る。
【００８１】
したがって、前記受信端回路は送信端から送られた電流値及び方向によってデジタルデータを判断し、元来送信端から伝送しようとしたデジタルデータを復元することができる。
【００８２】
図２２には前記図２０の受信端回路で使用された信号の波形が示されている。最上部の第１波形は前記抵抗（Ｒ１）のノードａとノードｂの電圧であり、第２波形は前記比較器の出力電圧であり、第３波形は前記バッファー回路の出力電圧である。
【００８３】
前記第５実施例によるデジタルデータ送受信回路では送信端に電流ソースと電流シンクを同時に備えることによって共通電圧を定に維持することができ、伝えられる電流の安定度を高めることができる。また、受信端に用いられたセルフバイアス差動増幅器によって外部から電源電圧の供給を受けなくてもよい利点を提供する。
【００８４】
以上説明したように本発明によると、ＬＶＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路と、ＴＭＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路と、電流伝達方式を利用して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路と、電流伝達方式を利用して一つのクロック周期内に３ビットのデータを、１対の伝送線に３種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供することができる。本発明のデジタルデータ送受信回路は一つのクロック周期内に２ビットあるいは３ビットのデータを伝送することにより今後のＱＸＧＡ（２０４８Ｘ１５３６）級の高速映像伝送システムにも適用することができる。また、電流伝達方式を利用して電圧を伝送する方式に比べてノイズに強く、長距離伝送に効果的である。
【符号の説明】
【００８５】
ＮＭ１〜ＮＭ５:ＮＭＯＳトランジスタ
１１:伝送線
１２:出力検出回路
１３、１４、１５:比較器
１６:論理和素子(OR gate)
５２:論理積素子(AND gate)
５３:ＮＯＲゲート(NOR gate)
ｌｉｎ:伝送線
【図１】
2011048378.tif 000003
【図２】
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【図３ａ】
2011048378.tif 000005
【図３ｂ】
2011048378.tif 000006
【図３ｃ】
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【図３ｄ】
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【図４ａ】
2011048378.tif 000009
【図４ｂ】
2011048378.tif 000010
【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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