(57)【要約】      （修正有）【課題】より高速で動作するシステムに対応すべくデータストローブを改良する。【解決手段】２種の動作モードを有するメモリ素子１３０／４４０／４５０−１〜１３０／４４０／４５０−８。第一のモードにおいて、データストローブ１７０−１〜１７０−８はソース同期されていて、データの送信中である場合、メモリ素子により駆動される。第二のモードにおいて、メモリ素子はデータストローブを駆動しない。このモードでは、データストローブ信号１７０−１〜１７０−８は、書込データをサンプリングする自由継続クロックとして用いられる。コントローラ１１０／４２５による読込みデータの取得は、システム・クロックからの較正済み内部タイミング基準を用いてコントローラ１１０／４２５により計時される。【選択図】図１
2011146063.tif 000002
【特許請求の範囲】
【請求項１】
メモリシステム用のコントローラであって、前記コントローラがデータストローブ・バス、相互接続部、およびクロック・バスに接続されており、
出力バッファが有効にされた場合に前記データストローブ・バス上の第一のデータストローブ信号をアサートすべく構成されていて、前記第一のデータストローブ信号は前記コントローラが生成したものである、出力バッファと、
コントローラの動作モードを表す情報を記憶するレジスタと、を含み、前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、前記相互接続部経由で第一のデータ信号がコントローラから転送されている間は前記出力バッファが有効にされ、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記出力バッファが連続的に有効にされ、
前記コントローラが、前記クロック・バス経由でクロック信号を受信し、前記クロック信号により前記相互接続部経由で第二のデータ信号の受信を記録すべく構成されている、コントローラ。
【請求項２】
前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記コントローラが、前記相互接続部経由で前記第二のデータ信号を受信しながら、既存の較正に従って前記クロック信号の位相を調整すべく構成されている、請求項１に記載のコントローラ。
【請求項３】
前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記コントローラが、前記相互接続部経由で前記第二のデータ信号を受信しながら、位相基準として、前記データストローブ・バス上で遠隔的にアサートされた第二のデータストローブ信号を用いるべく構成されている、請求項１に記載のコントローラ。
【請求項４】
第一の入力として前記レジスタからコントローラの動作モードを受信すべく構成された回路であって、前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、前記第一の入力が第一の論理レベルにあり、前記コントローラの動作モードが前記第二のコントローラ動作モードに設定されている場合、前記第一の入力が第二の論理レベルにある回路と、
第二の入力として前記コントローラの動作状態を受信すべく構成された回路であって、前記コントローラから前記相互接続部経由で前記第一のデータ信号を転送する間は前記動作状態が前記第二の論理レベルに設定されている回路と、
前記第一の入力または第二の入力のいずれかが前記第二の論理レベルに設定されている場合、前記回路により前記出力バッファが有効にされるように、前記出力バッファに接続された前記回路の出力と、を更に含む、請求項１に記載のコントローラ。
【請求項５】
メモリ・システムコントローラを動作させる方法であって、
コントローラの動作モードを維持するステップと、
第一のデータストローブ信号を生成するステップと、
前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、第一のデータ信号を転送しながら、前記第一のデータストローブ信号の送信を有効にするステップと、
前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第一のデータストローブ信号の連続的送信を有効にするステップと、
クロック信号を受信するステップと、
第二のデータ信号の受信を基準信号により計時するステップと、を含む方法。
【請求項６】
前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記第二のデータ信号を受信しながら前記基準信号を生成すべく、既存の較正に従い前記クロック信号の位相を調整するステップを更に含む、請求項５に記載の方法。
【請求項７】
前記コントローラの動作モードが前記第一のコントローラ動作モードに設定されている場合、メモリ素子により遠隔的に送信された第二のデータストローブ信号を基準信号として用い、前記第二のデータ信号を受信しながら前記基準信号を位相基準として用いるステップを更に含む、請求項５に記載の方法。
【請求項８】
メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
前記メモリ素子が、前記データストローブ・バス上で連続的かつ遠隔的にアサートされたデータストローブ信号を前記データストローブ・バス経由で受信すべく構成されていて、
前記メモリ素子が、前記データストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第一のデータ信号の受信を計時すべく構成されていて、
前記メモリ素子が、前記クロック・バス経由でクロック信号を受信すべく構成されていて、
前記メモリ素子が、前記クロック信号と共に第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記メモリ素子が更に、前記クロック信号により前記第二のデータ信号の送信を計時すべく構成されている、メモリ素子。
【請求項９】
メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、
連続的データストローブ信号を受信するステップと、
前記連続的データストローブ信号と共に第一のデータ信号を断続的に受信するステップと、
前記第一のデータ信号の受信を前記データストローブ信号により計時するステップと、
クロック信号を受信するステップと、
前記クロック信号と共に第二のデータ信号を断続的に送信するステップと、
前記第二のデータ信号の送信を前記クロックにより計時するステップと、を含む方法。
【請求項１０】
メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
前記メモリ素子が、前記データストローブ・バス上で連続的かつ遠隔的にアサートされたデータストローブ信号を前記データストローブ・バス経由で受信すべく構成されていて、
前記メモリ素子が、前記データストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第一のデータ信号の受信を計時すべく構成されていて、
前記メモリ素子が、前記データストローブ信号と共に第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記メモリ素子が更に、前記データストローブ信号により前記第二のデータ信号の送信を計時すべく構成されている、メモリ素子。
【請求項１１】
メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、
連続的データストローブ信号を受信するステップと、
前記連続的データストローブ信号と共に記憶装置用の第一のデータ信号を断続的に受信するステップと、
前記第一のデータ信号の受信を前記データストローブ信号により計時するステップと、
前記データストローブ信号と共に第二のデータ信号を記憶装置から断続的に送信するステップと、
前記第二のデータ信号の送信を前記データストローブ信号により計時するステップと、を含む方法。
【請求項１２】
メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、および相互接続部に接続されていて、
有効にされた場合、第一のデータストローブ信号を送信すべく構成されている出力バッファと、
相互接続部経由で第一のデータ信号を送信する回路であって、前記出力バッファが有効にされた場合、前記第一のデータ信号が前記第一のデータストローブ信号と共に送信される回路と、
メモリ素子の動作モードを記憶するレジスタであって、前記メモリ素子の動作モードが第一のメモリ素子動作モードに設定されている場合、前記メモリ素子が前記出力バッファを有効にすべく構成されていて、前記メモリ素子の動作モードが第二のメモリ素子動作モードに設定されている場合、前記メモリ素子が前記出力バッファを無効にすべく構成されているレジスタと、
前記データストローブ・バス上で遠隔的にアサートされた第二のデータストローブ信号と共に、第二のデータ信号を前記相互接続部経由で受信すべく構成されている追加的な回路であって、前記第二のデータストローブ信号が前記第二のデータ信号の受信を計時する回路と、を含むメモリ素子。
【請求項１３】
メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、
第一のデータストローブ信号と共に第一のデータ信号を断続的に受信し、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時するステップと、
第二のデータ信号を断続的に送信するステップと、
メモリ素子の動作モードを記憶するステップと、
記憶された前記メモリ素子の動作モードが第一のメモリ素子動作モードである場合、第二のデータ信号を送信しながら、出力を前記第二のデータストローブ信号に設定するステップと、
前記メモリ素子の動作モードが第二のメモリ素子動作モードに設定されている場合、前記第二のデータストローブの出力を禁止するステップと、を含む方法。
【請求項１４】
メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、相互接続部、クロック・バス、並びに制御およびアドレス・バスに接続されていて、
前記メモリ素子が、前記クロック・バス上で遠隔的にアサートされたクロック信号と共に、制御およびアドレス信号を前記制御およびアドレス・バス経由で受信すべく構成されていて、前記クロック信号が前記制御およびアドレス信号の受信を計時し、
前記メモリ素子が、前記データストローブ・バス上で遠隔的にアサートされた第一のデータストローブ信号と共に第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時し、
前記メモリ素子が、第二のデータ信号を前記相互接続部経由で送信すべく構成されていて、前記第一のデータストローブ信号が前記第二のデータ信号の送信を計時する、メモリ素子。
【請求項１５】
メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、
クロック信号と共に、制御およびアドレス信号を断続的に受信して、前記クロック信号が前記制御およびアドレス信号の受信を計時するステップと、
第一のデータストローブ信号と共に、第一のデータ信号を断続的に受信して、前記第一のデータストローブ信号が前記第一のデータ信号の受信を計時するステップと、
第二のデータ信号を記憶装置から断続的に送信して、前記第一のデータストローブ信号が前記第二のデータ信号の送信を計時するステップと、を含む方法。
【請求項１６】
メモリシステムにデータを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
前記メモリ素子が、前記データストローブ・バス上で遠隔的にアサートされた第一のデータストローブ信号と共に、第一のデータ信号を前記相互接続部経由で受信すべく構成されていて、前記第一のデータストローブ信号が、前記第一のデータ信号を受信しながら位相基準を提供し、
前記メモリ素子が、基準モードを記憶するレジスタを含んでいて、
前記メモリ素子が、前記クロック・バス経由でクロック信号を受信すべく構成されていて、
前記メモリ素子が、前記相互接続部経由で第二のデータ信号を送信すべく構成されていて、
前記メモリ素子が、前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記第一のデータストローブ信号を用いるべく構成されていて、
前記メモリ素子が、前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を用いるべく構成されている、メモリ素子。
【請求項１７】
メモリシステムにデータを記憶すべくメモリ素子を動作させる方法であって、
遠隔的にアサートされた第一のデータストローブ信号と共に、第一のデータ信号を断続的に受信し、前記第一のデータストローブ信号が、前記第一のデータ信号を受信しながら位相基準を提供するステップと、
基準モードを記憶するステップと、
クロック信号を受信するステップと、
第二のデータ信号を断続的に送信するステップと、
前記基準モードが第一の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記第一のデータストローブ信号を使用すするステップと、
前記基準モードが第二の基準モードに設定されている場合、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を使用するステップと、を含む方法。
【請求項１８】
コントローラ、メモリ素子、およびクロック信号生成器と、
前記コントローラを前記メモリ素子に接続するデータストローブ・バスと、
前記コントローラを前記メモリ素子に接続する相互接続部と、を含み、
前記クロック信号生成器が、前記コントローラへクロック信号を送信すべく構成されていて、
前記コントローラが、既存の較正と共に前記クロック信号を用いて、前記相互接続部経由で前記メモリ素子から受信した第一のデータ信号を計時すべく構成されていて、
前記コントローラが更に、前記データストローブ・バス上のデータストローブ信号を連続的にアサートすべく構成されていて、
前記メモリ素子が、前記データストローブ信号を用いて、前記相互接続部経由で前記コントローラから受信した第二のデータ信号を計時すべく構成されている、メモリシステム。
【請求項１９】
前記較正が前記クロック信号の状態遷移をオフセットすべく遅延素子を含み、オフセット動作以外では前記遅延素子が前記コントローラによる前記第一のデータ信号のサンプリングを計測する、請求項１８に記載のメモリシステム。
【請求項２０】
前記メモリ素子が更に、前記第二のデータ信号を送信しながら、位相基準として前記データストローブ信号を用いるべく構成されている、請求項１８に記載のメモリシステム。
【請求項２１】
前記クロック信号生成器が更に、前記クロック信号を前記メモリ素子に送信すべく構成されていて、
前記メモリ素子が更に、前記第二のデータ信号を送信しながら、位相基準として前記クロック信号を用いるべく構成されている、請求項１８に記載のメモリシステム。
【請求項２２】
メモリシステム用のコントローラであって、前記コントローラがデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
前記コントローラを前記データストローブ・バスに接続すべく構成されているバイモーダル・データストローブ・インタフェースと、
コントローラの動作モードを表わす情報を記憶する手段と、を含み
前記バイモーダル・データストローブ・インターフェースが、前記コントローラの動作モードが第一のモードに設定されている場合、前記データストローブ・バスを一方向性データストローブ・バスとして利用し、前記コントローラの動作モードが第二のモードに設定されている場合、前記データストローブ・バスを双方向データストローブ・バスとして利用する手段を含む、コントローラ。
【請求項２３】
メモリシステム用のコントローラであって、前記コントローラがデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
アサート手段であって、有効にされた場合、前記データストローブ・バス上の第一のデータストローブ信号をアサートする手段と、
コントローラの動作モードを表わす情報を記憶する手段と、を含み、
前記コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、前記相互接続部経由で第一のデータ信号を前記コントローラから転送する間は前記アサート手段が有効にされ、前記コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、前記アサート手段が連続的に有効にされ、
前記コントローラが、前記クロック・バス経由でクロック信号を受信すべく構成されていて、前記コントローラが更に、前記クロック信号により前記相互接続部経由での第二のデータ信号の受信を計時すべく構成されている、コントローラ。
【請求項２４】
データを記憶するメモリ素子であって、前記メモリ素子がデータストローブ・バス、相互接続部、およびクロック・バスに接続されていて、
前記メモリ素子を前記データストローブ・バスに接続すべく構成されているバイモーダル・データストローブ・インタフェースと、
動作モードを表わす情報を記憶する記憶回路と、を含み
前記バイモーダル・データストローブ・インターフェースが、動作モードが第一のモードに設定されている場合、前記データストローブ・バスを一方向性データストローブ・バスとして利用し、動作モードが第二のモードに設定されている場合、前記データストローブ・バスを双方向データストローブ・バスとして利用する手段を含む、メモリ素子。
【請求項２５】
複数のダイナミック・メモリ・ランダム・アクセス・メモリ素子（ＤＲＡＭ）と、
前記メモリ素子が、データストローブ・バスの組の利用に関してバイモーダルであるか否かを示す情報を記憶すべく構成されているシリアル配置された素子と、を含むメモリモジュールであって、前記メモリ素子の各々がバイモーダルである場合、前記メモリ素子がある動作モードでデータを送信する間は各々のデータストローブ・バスを駆動すべく設定し、前記メモリ素子が別の動作モードでデータを送信する間は前記データストローブ・バスを駆動しないよう設定する設定機構を含む、メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の簡単な説明
本発明は、一般に集積回路技術に関する。より具体的には、本発明はバイモーダル・データストローブを備えた集積回路素子に関する。
【背景技術】
【０００２】
背景
ソース同期データストローブは、データを送信している素子の送信経路、および当該データを受信している素子の受信経路における遅延を補償する機能を果たす。これらの遅延の程度は、半導体素子の動作条件および製造公差にわたる速度および経路速度の変化の関数である。
【０００３】
通常、素子間のデータストローブ相互接続線は、データストローブを生成する責任が一方の素子からもう一方へ移った場合、３状態または休止状態に置かれる。これらの休止期間の結果として、データストローブには、所定の一定周波数が無く、短期間オン／オフされるクロックに類似している。単一の素子によりデータストローブの複数の周期が生成される期間中、データストローブ信号に定常波現象という問題が生じる。第一のエッジ、および恐らくはデータストローブの最初の数個のエッジは通常、データに関して同相に到着する。しかし、データストローブの後続するエッジは、前のデータストローブエッジの反射に起因してシフトする場合があるため、データに関して同相でなくなる。換言すれば、データストローブは、むしろ自由継続クロックの如く振舞う。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリバス速度が増すにつれて、メモリシステムにおいてソース同期データストローブを用いる利点が減少している。次第に、より高速で動作するシステムに対応すべくデータストローブを改良する必要があることは明らかである。製造コストおよびスケールメリットの観点から、データストローブに関する問題に対処する新規なシステム設計がソース同期データストローブを用いる製品と互換性を持つならば有益であろう。
【課題を解決するための手段】
【０００５】
要約
メモリシステム用のコントローラがデータストローブ・バス、データバスおよびクロック・バスに接続されている。コントローラは、出力バッファが有効にされた際にデータストローブ・バス上の第一のデータストローブ信号をアサートすべく構成された出力バッファを含んでいる。コントローラはまた、コントローラの動作モードを記憶するレジスタを含んでいる。出力バッファが有効にされるのは、コントローラの動作モードが第一のコントローラ動作モードに設定されている場合、データバス経由で第一のデータ信号がコントローラから転送されている期間だけである。しかし、出力バッファは、コントローラの動作モードが第二のコントローラ動作モードに設定されている場合、連続的に有効にされる。更に、コントローラはクロック・バス経由でクロック信号を受信し、クロック信号によりデータバス経由で第二のデータ信号の受信を計時すべく構成されている。
【０００６】
別の態様においては、メモリ素子はデータストローブ・バス、データバス、およびクロック・バスに接続されている。メモリ素子は、データストローブ・バス上で連続的かつ遠隔的にアサートされたデータストローブ信号をデータストローブ・バス経由で受信すべく構成されている。メモリ素子はまた、データバス経由でデータストローブ信号と共に第一のデータ信号を受信して、データストローブ信号により第一のデータ信号の受信を計時すべく構成されている。メモリ素子は更に、クロック・バス経由でクロック信号を受信すべく構成されている。第一の動作モードにおいて、メモリ素子はデータバス経由でクロック信号と共に第二のデータ信号を送信し、クロック信号により第二のデータ信号の送信を計時すべく構成されている。第二の動作モードにおいて、メモリ素子はデータストローブ信号により第二のデータ信号の送信を計時すべく構成されている。
【０００７】
本発明の態様は、添付の図面と共に、以下の記述および添付の請求項から容易に理解されよう。
【発明を実施するための最良の形態】
【０００８】
実施形態の説明
本発明の多くの実施形態について以下に述べる。簡潔のため、現実の実装の全ての特徴を記述する訳ではない。そのような実施形態の開発において、システム関連および事業関連の制約の準拠等、実装毎に異なる開発者固有の目標に到達すべく、多くの実装に固有の決定を行なう必要がある点を理解されたい。更に、そのような開発の努力は複雑かつ時間を要するであろうが、それにもかかわらず本開示の利点を享受する当業者にとっては日常的であることを理解されたい。
【０００９】
図１に、マスター・システム・クロックまたはグローバル・クロック１４０、クロック・バッファ１４２、コントローラ１１０／４２５、１個以上のメモリモジュール１２０（１２０−１、１２０−２）、１個以上の制御およびアドレス（「Ｃ／Ａ」）導線１５０、８個のデータ（「ＤＱ」）導線１６０（１６０−１〜１６０−８）、８個のデータストローブ（「ＤＳ」）導線１７０（１７０−１〜１７０−８）を含むメモリシステム１００を示す。いくつかの実施形態におけるメモリモジュール１２０−１は、８個のＤＲＡＭ１３０／４４０／４５０（１３０−１〜１３０−８）および設定記憶素子１３２を含むＤＩＭＭ（デュアルインライン・メモリモジュール）である。図１に示すメモリモジュール１２０−１は１列のＤＲＡＭ群を備えていて、一方、システム１００内の１個以上のメモリモジュールは２列以上のＤＲＡＭ群（ランクとも呼ぶ）を備えたマルチランク・メモリモジュールであってよい。そのようなメモリモジュールにおいて、メモリモジュールを使用する各々のメモリが動作する間、１列またはランクのＤＲＡＭがアクセスされる。各メモリモジュール１２０はオプションとしてレジスタ１５２、および位相固定ループ（「ＰＬＬ」）クロック・バッファ１４４を含んでいる。これらオプションの補助回路は、例えば大規模なファンアウト（すなわち多数のＤＲＡＭ）対応型システムにおいて有用である。特に、これらオプションの回路は、ＤＲＡＭ１３０同士でクロック、制御、およびアドレス信号を分配しやすくする。
【００１０】
いくつかの実施形態において、メモリモジュール設定記憶素子１３２（モード・レジスタまたは設定レジスタと呼ぶこともある）は、ＰＲＯＭ（プログラム可能読出専用メモリ）等のシリアル・プレゼンス検出（ＳＰＤ）素子として実装されている。設定記憶素子１３２は通常、電源投入時またはシステム・リセット時にコントローラが読んで、メモリモジュール１２０の能力および／または設定を決定する。いくつかの実施形態において、メモリモジュール設定記憶素子１３２内のビットは、メモリモジュール内のメモリ素子が他のモード値だけでなく、データストローブの駆動を無効にすべく設定可能か否かを表わすデータストローブ・モード値（本明細書では方向モード値とも呼ぶ）を記憶する。メモリモジュール設定記憶素子１３２から読み込まれた情報をコントローラ１１０が用いて、コントローラ１１０およびＤＲＡＭ１３０内のモード・ビットを設定する。いくつかの実施形態において、データ導線、データストローブ、およびＤＲＡＭの個数が増減してもよい。別途注記しない限り、コントローラ１１０に関して本明細書に記述する内容はまた、コントローラ４２５にも適用でき、ＤＲＡＭ１３０に関する記述はまた、ＤＲＡＭ４４０、４５０にも適用できる。
【００１１】
Ｃ／Ａ導線１５０はメモリシステム１００で必要とする個数の並列信号経路を備えた制御およびアドレス・バスとして機能する。同様に、各々のＤＱ導線１６０はメモリシステム１００で必要とする個数の並列信号経路（または信号経路１個のみ）を備えたデータバスとして機能する。メモリシステム１００が２個以上のメモリモジュールを備えている場合、Ｃ／Ａ導線１５０、ＤＱ導線１６０、およびＤＳ導線１７０はコントローラ１１０を各々のメモリモジュールに接続する。
【００１２】
いくつかの実施形態において、ＤＳ導線１７０は、ソース同期双方向タイミング基準として機能するデータストローブを送信する。コントローラ１１０／４２５とメモリモジュール１２０を相互接続する導線１５０、１６０、１７０の組は、集合的にメモリバス、またはより一般的に、相互接続部と呼ばれることもある。ＤＳ導線１７０は、コントローラ１１０を個別にメモリモジュール１２０内の各ＤＲＡＭ１３０に接続する。コントローラ１１０が所与のＤＱ導線１６０経由でＤＲＡＭ１３０へデータを送信した場合、当該データの送信および受信はコントローラ１１０が対応するＤＳ導線１７０経由で送信したデータストローブにより計時される。同様に、いくつかの実施形態において、ＤＲＡＭ１３０が所与のＤＱ導線１６０経由でコントローラ１１０へデータを送信した場合、当該データの送信および受信はＤＲＡＭ１３０が対応するＤＳ導線１７０経由で送信したデータストローブにより計時される。
【００１３】
他の実施形態において、メモリシステム１００内のＤＳ導線１７０は、一方向的に動作すべく設定されている。より具体的には、ＤＳ導線１７０が送信するデータストローブは一方向性である。すなわちコントローラ１１０だけが生成および送信する。従ってＤＲＡＭ１３０は、データストローブの受信を行なっても、データストローブの生成および送信は行なわない。これらの実施形態において、ＤＲＡＭ１３０が所与のＤＱ導線１６０経由でコントローラ１１０へデータを送信した場合、データの送信および受信はクロック・バッファ１４２から受信したクロック信号により計時される。
【００１４】
以下に詳述するように、メモリシステム１００は、双方向または一方向のＤＳ導線１７０と協働して動作すべく設定可能なコントローラ１１０およびＤＲＡＭ１３０を含んでいる。本明細書に述べる実施形態は、一方向的に動作するコントローラ１１０および／またはＤＲＡＭ１３０に限定されない。メモリシステム市場の過去、現在、未来にわたるニーズを満たすべく、単一の部品（例：コントローラ１１０、ＤＲＡＭ１３０／４４０／４５０、またはメモリモジュール１２０）が設定可能であってよい。換言すれば、これらの素子は後方互換性を維持しながら、向上した性能を提供することができる。
【００１５】
図示していないが、コントローラ１１０（メモリコントローラと呼ばれる場合もある）は好適には、外部構成要素（すなわち図１に示していない構成要素）との間でデータを送受信する。また、コントローラ１１０はメモリモジュール１２０との間で同データを送受信し、メモリモジュール１２０がＤＱ導線１６０経由で当該データを記憶する。より具体的には、ＤＱ導線１６０の各々がコントローラ１１０をメモリモジュール１２０内のＤＲＡＭ１３０に接続している。図１に示すように、ＤＱ導線１６０は双方向性である。より具体的には、コントローラ１１０はＤＱ導線１６０経由でＤＲＡＭ１３０との間でデータを送受信する。
【００１６】
コントローラ１１０は制御およびアドレス信号により、Ｃ／Ａ導線１５０経由で、メモリモジュール１２０の、従ってＤＲＡＭ１３０の動作を制御する。これらの信号によりコントローラ１１０は、コントローラ１１０が接続されている恐らく２個以上のメモリモジュール１２０のうちの１個を選択できるようになる。メモリモジュール１２０は、制御およびアドレス・バス１５０経由で、クロック・バス上のアサートされたクロック信号と共に、制御およびアドレス信号を受信すべく設定されており、クロック信号が制御およびアドレス信号の受信を計時する。ＤＲＡＭ１３０への制御およびアドレス信号の送信は同期していて、ＤＱ導線１６０経由でデータ信号の同期送信と並列に動作する。
【００１７】
グローバル・クロック１４０は、クロック・バッファ１４２へ送信されるクロック（システム・クロックまたは基準クロックと呼ぶ場合がある）を生成し、クロック・バッファ１４２はコントローラ１１０およびメモリモジュール１２０へクロックを送る。クロック・バッファは通常、クロックの位相を揃えるべくＰＬＬに基づいている。本明細書に引用している米国特許第５，４８５，４９０号に示す構成等、システムまたは基準クロックを配信する他のバス構造を用いてもよい。メモリモジュール１２０内で、ＰＬＬクロック・バッファ１４４は、クロック・バッファ１４２からクロックを受信する。ＰＬＬクロック・バッファ１４４は、モジュールクロック（メモリモジュール内で内部的に使用）の位相を、受信された基準クロックに揃えて、モジュールクロックをレジスタ１５２およびＤＲＡＭ１３０へ送信する。メモリモジュール１２０へのデータおよび制御信号の送信は、このようにグローバル・クロック１４０により生成されたクロックに同期している。
【００１８】
方向モード制御機能を備えたコントローラ
図２に、メモリシステム１００のコントローラ１１０をより詳細に示す。図２が、典型的なコントローラの構成要素の小さいサブセットを概念的に表現したものである点に注意されたい。コントローラ１１０は、書込みインジケータ３８０、データ出力レジスタ３８８、出力バッファ３９０、別の書込みインジケータ３９２、出力バッファ３９４、データ入力レジスタ３９５、読出しインジケータ３９６、入力バッファ３９７、別の読出しインジケータ３９８、および入力バッファ３９９を含んでいる。いくつかの実装方式において、２個の読出しインジケータ３９６、３９８は同一の読出し制御信号であり、２個の書込みインジケータ３８０、３９２は同一の書込み制御信号である。
【００１９】
いくつかの実施形態において、コントローラは更に、較正セレクタ３８２、較正アレイ３８４、クロック較正器３８６を含んでいる一方、他の実施形態では、これらの要素は含まれていない。これらの要素を含まない実施形態において、クロック・バッファ１４２からのクロックは出力バッファ３９４に接続されている。
【００２０】
コントローラ１１０はまた、モード・レジスタ５１０、ＯＲゲート５１５、較正セレクタ５５５、較正アレイ５６０、クロック較正器５６５、および計時マルチプレクサ５７０を含んでいる。追加的な制御ロジック５８０が図２に示す制御信号を生成し、更に本明細書の記述に関係しないコントローラ１１０の制御機能を実行する。モード・レジスタ５１０は、方向モードを記憶する。一般に、当該モードは、ＤＳ導線１７０が一方向か双方向かを判定する。モード・レジスタ５１０は好適には、１個以上の外部構成要素（図示しない）によりコントローラ１１０が動作する間、またはコントローラ１１０を製造する間に設定されてよい。モード・レジスタ５１０により記憶された方向モードは、ＯＲゲート５１５へ、次いで計時マルチプレクサ５７０へ送信される。
【００２１】
上段に示したように、ＯＲゲート５１５はモード・レジスタ５１０から入力を受信する。ＯＲゲート５１５はまた、書込みインジケータ３８０から入力も受信する。ＯＲゲート５１５の出力は従って、方向モードが「高」、または書込みインジケータ３８０が「高」のいずれかであれば「高」である。好適には、コントローラ１１０がデータをＤＲＡＭに書き込んだ場合、書込みインジケータ３８０は「高」であり、コントローラ１１０が一方向モード（コントローラ１１０がデータの書き込みや読み込みを行なっているか、あるいは停止中であるに無関係に）で動作すべく設定されている場合、方向モードは「高」である。ＯＲゲート５１５の出力は出力バッファ３９４に接続されていて、出力バッファ３９４を有効または無効にする。従って、コントローラ１１０がＤＲＡＭにデータを書き込んだ場合、またはコントローラ１１０が一方向モードで動作すべく設定されている場合に出力バッファ３９４は有効にされる。出力バッファ３９４が有効でない場合、その出力は３状態化され（すなわち高インピーダンス状態に設定される）、他のどの素子もＤＳ導線上の信号をアサートしていなければＤＳ導線１７０は浮動状態のままであり、より一般的には、別の素子（例：メモリモジュール内のメモリ素子）によりＤＳ導線１７０を駆動してもよい。
【００２２】
上に示したように、コントローラ１１０は、ＤＲＡＭ１３０へデータを送信する際に出力バッファ３９４の出力を有効にすべく書込みインジケータ３８０を設定する。また、コントローラ１１０は、コントローラ１１０が接続されている各メモリモジュール１２０用の較正データを記憶する。本出願で説明するメモリシステムにおいて、１個のメモリモジュール１２０だけを示す。しかし、メモリシステムは２つ以上のメモリモジュール１２０を含んでいてよい。メモリモジュール１２０へのコントローラ１１０の各種な接続は異なっていてよい。例えば、そのような接続の長さおよびインピーダンスは変わる場合がある。その結果、タイミング信号（例：クロックまたはデータストローブ）を較正または調整してもよい。
【００２３】
上に注記したように、いくつかの実施形態において、コントローラは、較正セレクタ３８２、較正アレイ３８４、およびメモリ素子にデータを書き込む際に用いるタイミング信号を調整するクロック較正器３８６を含んでいる。較正アレイ３８４は、この目的で較正データを記憶する。較正セレクタ３８２は、コントローラ１１０がどのメモリモジュール１２０に書き込むかに基づいて特定の較正を選択するコントローラ１１０により生成される信号を搬送する。較正セレクタ３８２は、例えば、較正アレイ３８４に記憶されている特定の較正値を選択するためのアドレスを送信することができる。
【００２４】
選択された較正値は、較正アレイ３８４によりクロック較正器３８６へ送信され、当該クロック較正器はまた、クロック・バッファ１４２からクロックを受信する。クロック較正器３８６は選択された較正値を用いることにより、受信したクロックの位相を調整する。いくつかの実施形態において、各々の記憶された較正値は、クロック信号の状態遷移をオフセットすべく遅延素子を指定する。いくつかの実施形態において、記憶された較正値は各々クロック位相を指定する。調整されたクロックは、コントローラ１１０が生成するデータストローブの基礎になる。当該データストローブはクロック較正器３８６により、データ出力レジスタ３８８および出力バッファ３９４へ送信される。上述のように、出力バッファ３９４はデータストローブをＤＳ導線１７０へ送信する。データストローブは、データ出力レジスタ３８８から出力バッファ３９０へのデータの出力を計時し、当該出力バッファはＤＱ導線１６０に接続されていて、書込みインジケータ３９２により有効にされる。
【００２５】
ある動作モードにおいて、コントローラ１１０のデータ入力レジスタ３９５は、入力バッファ３９７からデータストローブを、および入力バッファ３９９からデータを受信する。入力バッファ３９７は、読出しインジケータ３９６により有効にされ、入力バッファ３９９は読出しインジケータ３９８により有効にされる。入力バッファ３９７は、ＤＳ導線１７０から入力（すなわちデータ・ストローブ）を受信し、入力バッファ３９９はＤＱ導線１６０から入力（すなわちデータ）を受信する。制御ロジック５８０コントローラ１１０は、ＤＲＡＭ１３０からデータを受信する際に、入力バッファ３９７、３９９を有効にすべく読出しインジケータ３９６、３９８を設定する。受信されたデータストローブは従って、データの受信を計時する。
【００２６】
コントローラ１１０が、ＤＳ導線を双方向的に用いるべく設定されている場合、ＤＲＡＭがデータを送信する間、データストローブはソース同期されていて、ＤＲＡＭにより駆動される。このモードにおいて、コントローラ１１０は従来型ＤＲＡＭ（例：ＤＲＡＭ１３０）メモリモジュールと互換性を有する。しかし、コントローラがＤＳ導線１７０を一方向的に用いるべく設定されている場合、データストローブはソース同期されておらず、ＤＲＡＭにより駆動されない。このモードにおいて、データストローブは、コントローラ１１０により送信されたデータをサンプリングすべく自由継続クロックとしてＤＲＡＭにより用いることができる。
【００２７】
上述のように、メモリモジュール１２０は複数のＤＲＡＭ１３０を含んでいる。従って、コントローラ１１０はメモリモジュール１２０内で各ＤＲＡＭ１３０用のデータ出力レジスタ３８８（しかし簡潔のため図示しないが）を含んでいてよい。クロック較正器３８６の出力は、各々のデータ出力レジスタ３８８に接続されている。また、各データ出力レジスタ３８８用に出力バッファ３９０が含まれていて、これは次いで各々のＤＱ導線１６０に接続している。書込みインジケータ３９２は、好適にはこれらのデータ出力レジスタ３８８の各々に接続していることにより、各データ出力レジスタ３８８の出力が同一データストローブにより計時されて、同一書込みインジケータ３９２により有効にされる。また、メモリモジュール１２０内の各ＤＲＡＭ１３０用に出力バッファ３９４が含まれている。クロック較正器３８６の出力は各々のデータ出力バッファ３９４に接続しており、これは次いで各々のＤＳ導線１７０に接続している。この構成により、コントローラはメモリモジュール１２０の各ＤＲＡＭ１３０に別々のデータを同時に送信することが可能になる。
【００２８】
所与の較正値は、従って、データストローブにより同時に計時される各々のデータ出力レジスタ３８８に適用される。出力バッファ３９０、３９４の所与の組に接続されたＤＳ１７０およびＤＱ導線１６０の各々の組はまた、２つ以上のメモリモジュール１２０に接続されていてよい。従って、較正値は通常、メモリモジュール１２０内の各ＤＲＡＭ１３０ではなく、各メモリモジュール１２０について導かれる。特定のメモリモジュール１２０が選択された場合、選択されたメモリモジュール１２０がデータを受信すべく設定するために、各メモリモジュール１２０へ送信された制御およびアドレス信号にこの選択を反映させる。
【００２９】
同様に、コントローラ１１０は、（簡潔のため図示しないが）メモリモジュール１２０内の各ＤＲＡＭ１３０（すなわちＤＳ１７０およびＤＱ導線１６０の各組）用にデータ入力レジスタ３９５、入力バッファ３９７、および入力バッファ３９９を含んでいてよい。この構成により、コントローラは、メモリモジュール１２０の各ＤＲＡＭ１３０から別々のデータを同時に受信可能になる。データをコントローラに送信するために特定のメモリモジュール１２０が選択された場合、データおよびデータストローブをＤＱ１６０とＤＳ導線１７０の各々に配置するのはこのメモリモジュール１２０だけである。
【００３０】
較正セレクタ５５５は、コントローラ１１０がどのメモリモジュールから読み出しているかに応じて（すなわち、どのメモリモジュールがＤＱ導線１６０経由でコントローラ１１０へデータを送信しているかに応じて）、コントローラ１１０の制御ロジック５８０により生成された信号を搬送する。較正セレクタ５５５は、較正アレイ５６０に記憶された特定の較正値を選択すべくアドレスを送信することができる。
【００３１】
選択された較正値は、較正アレイ５６０によりクロック較正器５６５へ送信され、当該クロック較正器はまた、クロック・バッファ１４２からクロックも受信する。クロック較正器５６５は選択された較正値を用いて、受信したクロックの位相を調整する。調整済みクロックは、クロック較正器５６５により計時マルチプレクサ５７０へ送信される。較正セレクタ５５５、較正アレイ５６０、およびクロック較正器５６５は、方向モードが一方向である場合にだけ使用され、データの送信元であるメモリ素子に従って調整または較正された位相調整済み受信クロックを生成すべく使用される点に留意されたい。いくつかの実施形態において、省電力のため、方向モードが双方向の場合はクロック較正器５６５の動作が無効になる。
【００３２】
計時マルチプレクサ５７０は、クロック較正器５６５により送信された位相調整済みクロック、あるいはＤＳ導線１７０経由で送信されたデータストローブを送信すべく構成されている。計時マルチプレクサ５７０の出力は、ある状況では当該信号は受信されたデータストローブから導かれる場合もあるが、クロック信号または基準信号と呼ばれる。計時マルチプレクサ５７０による信号出力の選択はモード・レジスタ５１０により制御され、上述のように当該モード・レジスタは計時マルチプレクサ５７０へ方向モードを出力する。計時マルチプレクサ５７０の出力は入力バッファ３９７へ送信され、上述のように当該入力バッファは読出しインジケータ３９６により有効にされてデータ入力レジスタ３９５に接続されている。データ入力レジスタ３９５により受信されたデータは、従って、クロック較正器５６５が生成した調整済みクロックか、またはＤＳ導線１７０経由で送信されるデータストローブにより計時される。コントローラ１１０が双方向モードで動作すべく構成されている場合、計時マルチプレクサ５７０はＤＳ導線１７０経由で送信されたデータストローブを入力バッファ３９７へ送信する。また、コントローラ１１０が一方向モードで動作すべく構成されている場合、計時マルチプレクサ５７０はクロック較正器５６５が生成した調整済みクロックを入力バッファ３９７に送信する。
【００３３】
従って、コントローラ１１０が、ＤＳ導線を双方向的に用いるべく構成されている場合、コントローラ１１０がデータストローブを用いて、ＤＲＡＭにより送信されたデータをサンプリングすることができる。しかし、一方向的に動作すべく構成されている場合、コントローラ１１０による読込みデータの取得は、較正済み内部タイミング基準（例：調整済みクロック）により、計測または計時される。
【００３４】
方向モード制御機能を備えたＤＲＡＭ
図３に、メモリシステム１００のＤＲＡＭ１３０を示す。図３に示すように、ＤＲＡＭ１３０は、モード・レジスタ３０２、Ｃ／Ａレジスタ３１０、送信（Ｔｘ）インジケータ３２０、出力バッファ３２５、受信（Ｒｘ）インジケータ３３０、入力バッファ３３５、データ入力レジスタ３４０、受信インジケータ３５０、入力バッファ３５５、送信（Ｔｘ）インジケータ３６０、出力バッファ３６５、データ出力レジスタ３７０、およびＡＮＤゲート３０４を含んでいる。いくつかの実施形態において、２個の受信インジケータ３３０、３５０は同一の受信制御信号であって、２個の送信インジケータ３２０、３６０は同一送信制御信号である。更に、送受信インジケータは互いに補完的であってよい。
【００３５】
図３がＤＲＡＭ・チップの構成要素の小さいサブセットの概念的な表現である点に注意されたい。例えば、この図に示すデータ入力およびデータ出力レジスタ３４０、３７０は、ＤＲＡＭの感度増幅器アレイ等、ＤＲＡＭの記憶アレイへのインタフェースにおける回路であって、当該回路が（例えばラッチその他のクロック制御された回路とは対照的に）厳密に「レジスタ」の定義を満たしていても、いなくてもよい。更に、図３ではデータ入力およびデータ出力レジスタ３４０、３７０を別々に示しているが、同一回路の一部または全体として実装されていてもよい。
【００３６】
Ｃ／Ａレジスタ３１０は、（通常は図１のＰＬＬクロック・バッファ１４４からの）クロックと、Ｃ／Ａ導線１５０経由でコントローラ１１０から制御およびアドレス信号を受信する。クロックは、これらの制御およびアドレス信号の受信を計時または計測する。
【００３７】
入力および出力バッファ３３５、３２５の第一の組は、ＤＳ導線１７０に接続されていて、各々データストローブの受信と送信を行なう。図に示すように、出力バッファ３２５が送信するデータストローブは、ＤＲＡＭ１３０がクロックから生成したものである。
【００３８】
ＤＲＡＭモード・レジスタ３０２は、ＤＲＡＭ１３０（または図４のＤＲＡＭ４４０）と連動して使われた場合に方向モードを記憶する。方向モードは、ＤＳ導線１７０が一方向または双方向のいずれであるかを判定する。モード・レジスタ３０２は好適には、コントローラ１１０により、ＤＲＡＭ１３０が動作している間、またはＤＲＡＭ１３０またはメモリモジュール１２０を製造する間に設定されてよい。いくつかの実施形態において、コントローラ１１０およびＤＲＡＭ１３０は、コントローラが制御およびアドレス線１５０経由で、ＤＲＡＭに対し特定のモード値をモード・レジスタ３０２に記憶すべく指示するコマンドを送信可能なように構成されている。モード・レジスタ３０２により記憶された方向モードは、ＡＮＤゲート３０４へ送信される。
【００３９】
上段に示すＡＮＤゲート３０４は、ＤＲＡＭモード・レジスタ３０２から入力を受信する。ＡＮＤゲート３０４はまた、送信（Ｔｘ）インジケータ３２０から入力を受信する。方向モードが「高」であって、送信（Ｔｘ）インジケータ３２０が「高」である場合、ＡＮＤゲート３０４の出力は「高」である。好適には、ＤＲＡＭ１３０がコントローラへデータストローブを送信し、ＤＲＡＭ１３０が双方向モードで動作すべく構成されている場合、送信（Ｔｘ）インジケータ３２０および方向モードは「高」である。ＡＮＤゲート３０４の出力は、出力バッファ３２５を有効または無効にすべく出力バッファ３２５に接続されている。従って、ＤＲＡＭ１３０がデータを送信し、さらに、ＤＲＡＭ１３０が双方向モードで動作すべく構成されている場合、出力バッファ３２５は有効にされて、データ用のデータストローブがデータ出力レジスタ３７０から送信されるにつれて、受信されたクロック信号をＤＳ導線１７０へ送る。逆に、ＤＲＡＭ１３０が一方向モードで動作すべく構成されている場合、出力バッファ３２５が無効になるようＡＮＤゲート３０４の出力は低くなっている。出力バッファ３２５が有効でない場合、その出力が３状態（すなわち高インピーダンス状態に設定）にされ、他のどの素子もＤＳ導線上の信号をアサートしていなければＤＳ導線１７０は浮動状態のままであり、より一般的には、別の素子（例：メモリコントローラ１１０、またはＤＲＡＭ１３０が存在するメモリモジュール１２０と同一メモリバス上の別のメモリモジュール内の別のメモリ素子）によりＤＳ導線１７０を駆動してもよい。
【００４０】
入力バッファ３３５が受信するデータストローブは、コントローラ１１０が生成および送信したものである。さらに、入力バッファ３３５は、受信（Ｒｘ）インジケータ３３０により有効にされる（またはＤＳ導線１７０からデータ入力レジスタ３４０へデータストローブを送信すべく設定される）。従って、ＤＲＡＭがコントローラ１１０からデータを受信した場合、受信（Ｒｘ）インジケータ３３０は入力バッファ３３５を有効にすべく設定される。データ入力レジスタ３４０によるデータの受信は従って、ＤＳ導線１７０経由で受信されたデータストローブにより計時される。
【００４１】
入力および出力バッファ３５５、３６５の第二の組は、各々データを送受信すべくデータ信号（ＤＱ）導線１６０に接続されている。図３に示すように、出力バッファ３６５が送信するデータはデータ出力レジスタ３７０から送信されたものであり、当該データ出力レジスタはＤＲＡＭ１３０内の記憶素子からデータを受信する。さらに、出力バッファ３６５は、送信（Ｔｘ）インジケータ３６０により有効にされる（またはＤＱ導線１６０へデータを送信すべく設定されている）。従って、ＤＲＡＭがコントローラ１１０へデータを送信する場合、送信（Ｔｘ）インジケータ３６０は出力バッファ３６５が有効にされるように設定されている。入力バッファ３５５が受信するデータは、コントローラ１１０が送信したものである。また、入力バッファ３５５は、ＤＱ導線１６０からデータ入力レジスタ３４０へデータを送信すべく有効にされていて、当該データ入力レジスタは、受信（Ｒｘ）インジケータ３５０により、ＤＲＡＭ１３０内の記憶素子へデータを送信する。従って、ＤＲＡＭがコントローラ１１０からデータを受信した場合、受信（Ｒｘ）インジケータ３５０は、入力バッファ３５５が有効にされるよう設定されている。データ出力レジスタ３７０によるデータの送信は従って、（ＤＳ導線１７０経由で受信されたデータストローブではなく）クロックにより計時される。
【００４２】
上述のように、ＤＲＡＭ１３０が双方向的にＤＳ導線を用いるべく構成されている場合、ＤＲＡＭ１３０がデータを送信する間、データストローブはソース同期されていて、ＤＲＡＭ１３０により駆動される。ストローブ出力バッファ３２５とデータ出力バッファ３６５に付随する送信遅延は好適には同一であるか、またはほぼ同一に近い。その結果、これらの信号がコントローラに到達した際に、送信されたデータとデータストローブの位相関係は記憶される。このモードでは、ＤＲＡＭ１３０は従来型コントローラ（例：図１のコントローラ１１０）と互換性を有する。しかし、ＤＲＡＭ１３０が一方向的にＤＳ導線を用いるべく構成されている場合、データストローブはソース同期されておらず、ＤＲＡＭにより駆動されない。このモードでは、ＤＲＡＭ１３０は本明細書に述べるコントローラ（例：ＤＲＡＭ１３０からデータを受信すべく較正されたタイミングを有するコントローラ）と互換性を有する。
【００４３】
図４に、メモリシステム１００のＤＲＡＭ４４０の別の実施形態を示す。図３に示すＤＲＡＭ１３０と関連して上で述べた構成要素に加え、図４に示すＤＲＡＭ４４０はマルチプレクサ４１０を含んでいる。
【００４４】
マルチプレクサ４１０は（通常はＰＬＬクロック・バッファ１４４からの）クロックと、ＤＳ導線１７０により送信されたデータストローブを受信する。マルチプレクサの出力は、データ出力レジスタ３７０へ送信される。従って、マルチプレクサ４１０による選択に応じて、データ出力・バッファによるデータの出力は、クロックまたはＤＳ導線１７０により送信されたデータストローブにより計測または計時される。この選択はモード・レジスタ３０２により行なわれ、方向モードを選択入力としてマルチプレクサ４１０へ送信する。
【００４５】
上で示したように、ＤＲＡＭ４４０が一方向的にＤＳ導線１７０を用いるべく構成されている場合、ＤＲＡＭ４４０が出力したデータはコントローラ（例：コントローラ１１０）が生成したデータストローブにより計時される。これが可能なのは、コントローラにより常にデータストローブが送信されるためである。また、データストローブは通常、クロックより位相シフトが小さい点が問題であり、その結果、メモリバス経由のデータ送信速度が従来型システムよりも増大してもよい。このモードでは、ＤＲＡＭ４４０はＤＲＡＭ４４０へデータストローブを連続的に送信すべく構成されたコントローラ（本明細書に述べるコントローラ等）と互換性を有する。しかし、ＤＲＡＭ４４０が一方向的にＤＳ導線１７０を用いるべく構成されている場合、ＤＲＡＭ４４０がデータを送信する間、データストローブは利用できない。その代わり、ＤＲＡＭ４４０が出力したデータは、クロックにより計時される。このモードでは、ＤＲＡＭ４４０は従来型コントローラ（例：コントローラ１１０）と互換性を有する。
【００４６】
追加的な実施形態
図５Ａに、メモリシステム１００で使用するコントローラ４２５の別の実施形態を示す。図２に示したコントローラ１１０とは異なり、図５Ａに示すコントローラ４２５は双方向モードでは動作しない。従って、コントローラ４２５は、モード・レジスタ５１０、書込みインジケータ３８０、ＯＲゲート５１５、または計時マルチプレクサ５７０を含んでいない。これらの構成要素が不要なのは、クロック較正器３８６の出力がＤＳ導線１７０に連続的に印加されるからである。あるいは、コントローラは、方向モード値以外の各種モード値を記憶するモード・レジスタを含んでいてよい。
【００４７】
コントローラ４２５の本実施形態は、オプションとして、データ出力レジスタ３８８および出力バッファ３９０に付随する送信遅延に一致またはほぼ一致する信号遅延を提供すべく、データストローブ出力バッファ３９４を含んでいてよい。さらに、データ入力レジスタへの入力は、クロック較正器５６５の出力により常に計時されている。コントローラ４２５は、本明細書に述べるＤＲＡＭ（例：ＤＲＡＭ１３０、ＤＲＡＭ４４０、およびＤＲＡＭ４５０）と互換性を有するが、従来型ＤＲＡＭとは互換性を有しない。
【００４８】
図５Ｂに、メモリシステム１００で使用するＤＲＡＭ４５０の別の実施形態を示す。図３、４のＤＲＡＭ１３０、４４０とは異なり、ＤＲＡＭ４５０はＡＮＤゲート３０４または出力バッファ３２５を含んでいない。これは、ＤＲＡＭ４５０がＤＳ導線１７０経由出でデータストローブを送信しないからである。さらに、データ出力レジスタ３７０の出力がクロックにより計時または計測されないため、ＤＲＡＭ４５０はマルチプレクサ４１０を含んでいない。その代わり、データ出力レジスタ３７０はデータ入力レジスタ３４０と同様に、ＤＳ導線１７０経由で送信されるデータストローブにより常に計時されている。好適には、Ｃ／Ａ導線１５０経由で送信された制御およびアドレス信号だけがクロックにより計時される。ＤＲＡＭ４５０は、本明細書に述べるコントローラ（例：コントローラ１１０およびコントローラ４２５）と互換性を有するが、従来型コントローラとは互換性を有しない。
【００４９】
特定の実施形態に関する上の記述は、例示および説明目的で提示されている。各実施形態は、本発明の原理および実際的な応用を最適に説明し、それにより他の当業者が本発明を最適に利用できるようにすべく選択および記述したものである。従ってこれらが全てではなく、開示した方式を以って本発明を限定するものでもない。本開示の利点を享受し得る当業者は、本明細書に述べた本発明の概念から逸脱することなく、各種の変更を想起することが可能であろう。
【００５０】
例えば、上に述べた各種のデータストローブおよびクロック（すなわちクロック信号）は単一終端信号として提示されている。しかし、別の実施形態では、これらのデータストローブおよびクロックは差分信号である。差分信号を利用することにより、クロック速度およびデータ速度を向上させることが可能である。従って、単に上記の説明だけではなく、特許請求の範囲によって、本発明の排他的権利の規定を意図する。
【図面の簡単な説明】
【００５１】
図面の簡単な説明
【図１】メモリシステムを示す図である。
【図２】図１に示すメモリシステムのコントローラを示す図である。
【図３】図１に示すメモリシステムに含まれるＤＲＡＭを示す図である。
【図４】図１に示すメモリシステムに含まれる別のＤＲＡＭを示す図である。
【図５Ａ】図１に示すメモリシステムに含まれる別のコントローラを示す図である。
【図５Ｂ】図１に示すメモリシステムに含まれる別のＤＲＡＭを示す図である。
【図１】
2011146063.tif 000003
【図２】
2011146063.tif 000004
【図３】
2011146063.tif 000005
【図４】
2011146063.tif 000006
【図５Ａ】
2011146063.tif 000007
【図５Ｂ】
2011146063.tif 000008
【手続補正書】
【提出日】平成23年3月23日(2011.3.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のクロック信号に同期して制御およびアドレス信号を送信する第一のインタフェースを含むメモリコントローラであって、
第一の動作モードにおいて、前記メモリコントローラは、書き込み動作中にデータストローブを送信し、読み出し動作中に前記メモリコントローラからの前記データストローブの送信を無効にするように構成され、
第二の動作モードにおいて、前記メモリコントローラは、書き込みおよび読み出し動作の両方の間に第二のクロック信号を送信するように構成され、前記第二のクロック信号は前記第一のクロック信号とは異なる、メモリコントローラ。
【請求項２】
前記第一の動作モードにおいて、前記データストローブは、前記書き込み動作中に第一の書き込みデータをサンプリングするように外部メモリ素子による使用のために前記第一の書き込みデータに同期して送信され、
前記第二の動作モードにおいて、前記第二のクロック信号は、前記書き込み動作中に第二の書き込みデータをサンプリングし、前記読み出し動作中に読み出しデータを送信するように外部メモリ素子による使用のために前記第二の書き込みデータに同期して送信される、請求項１に記載のメモリコントローラ。
【請求項３】
前記第一の動作モードにおいて、前記メモリコントローラは、前記書き込み動作の間だけ前記データストローブを送信するように構成される、請求項１に記載のメモリコントローラ。
【請求項４】
前記第二の動作モードにおいて、前記メモリコントローラは、前記第二のクロック信号を連続的に送信するように構成される、請求項１に記載のメモリコントローラ。
【請求項５】
前記メモリコントローラが動作する前記第一および第二のモードの１つを示す情報を記憶するレジスタを更に含む、請求項１に記載のメモリコントローラ。
【請求項６】
信号出力を有する第二のインタフェースを更に含み、前記第二のインタフェースは、第一の動作モードでの前記書き込み動作中に前記信号出力を介して前記データストローブを送信し、前記第二の動作モードにおける読み出しおよび書き込み動作の両方の間に前記信号出力を介して前記第二のクロック信号を送信するように構成される、請求項１に記載のメモリコントローラ。
【請求項７】
前記第二のインタフェースは、
前記第一の動作モードにおける前記書き込み動作中に前記データストローブを、かつ、前記第二の動作モードにおける前記読み出しおよび書き込み動作の両方の間に前記第二のクロック信号を送信する、出力バッファを含む、請求項６に記載のメモリコントローラ。
【請求項８】
前記出力バッファは、前記第一の動作モードにおける前記読み出し動作中に前記信号出力を３状態化させるように構成される、請求項７に記載のメモリコントローラ。
【請求項９】
前記出力バッファに接続された論理ゲートであって、前記第一の動作モードにおける前記書き込み動作中に前記データストローブを送信するように前記出力バッファを有効にし、前記第一の動作モードにおける前記読み出し動作中に前記出力バッファを無効にし、かつ、前記第二の動作モードにおける前記読み出しおよび書き込み動作の両方の間に前記第二のクロック信号を送信するように前記出力バッファを有効にする、論理ゲートを更に含む、請求項７に記載のメモリコントローラ。
【請求項１０】
前記論理ゲートに接続されたレジスタであって、前記メモリコントローラが前記第一の動作モードで動作しているかまたは前記第二の動作モードで動作しているのかを示す指示を前記論理ゲートに提供する、レジスタを更に含む、請求項９に記載のメモリコントローラ。
【請求項１１】
第三のクロック信号の位相を調整し、かつ、前記位相調整済み第三のクロック信号を前記第二のインタフェースに提供する、クロック較正器を更に含み、
前記第二のインタフェースは、前記位相調整済み第三のクロック信号に基づいて前記データストローブおよび前記第二のクロック信号を送信するように構成される、請求項６に記載のメモリコントローラ。
【請求項１２】
前記クロック較正器に接続され、前記第一および第二の動作モードにおける前記書き込み動作中にデータを送信する出力レジスタを更に含む、請求項１１に記載のメモリコントローラ。
【請求項１３】
前記クロック較正器は、書き込み動作中のデータの送信を計時するように前記出力レジスタに前記位相調整済み第三のクロック信号を提供するように構成される、請求項１２に記載のメモリコントローラ。
【請求項１４】
前記第一の動作モードにおける前記書き込み動作中に送信される前記データストローブは第一のデータストローブであり、前記メモリコントローラは、
前記第一の動作モードにおける前記読み出し動作中に第二のデータストローブを受信する入力バッファと、
前記第一の動作モードにおける前記読み出し動作中にデータを受信する入力レジスタと、
を更に含み、
前記入力レジスタは、前記第一の動作モードにおける前記読み出し動作中に前記データをサンプリングするように前記第二のデータストローブを使用するように構成される、請求項７に記載のメモリコントローラ。
【請求項１５】
前記入力バッファは、前記第一の動作モードにおける前記読み出し動作中に前記データをサンプリングするように前記入力レジスタに前記第二のデータストローブを提供するように構成される、請求項１４に記載のメモリコントローラ。
【請求項１６】
前記入力レジスタは、前記第二の動作モードにおける前記読み出し動作チ中にデータを受信するように構成され、
前記メモリコントローラは、第三のクロック信号の位相を調整し、かつ、前記第二の動作モードにおける前記読み出し動作中にデータをサンプリングするように前記位相調整済み第三のクロック信号を前記入力レジスタに提供する、クロック較正器を更に含む、請求項１４に記載のメモリコントローラ。
【請求項１７】
前記出力バッファおよび前記入力バッファは、前記第一の動作モード中に外部導線に接続され、
前記出力バッファは、前記第一の動作モードにおける前記書き込み動作中に前記外部導線を介して前記第一のデータストローブを送信するように構成され、
前記入力バッファは、前記第一の動作モードにおける前記読み出し動作中に前記外部導線から前記第二のデータストローブを受信するように構成される、請求項１４に記載のメモリコントローラ。
【請求項１８】
メモリコントローラを動作させる方法であって、
外部メモリ素子に接続されたメモリコントローラにおいて、
前記メモリコントローラの動作モードを第一の動作モードまたは第二の動作モードに設定すること、
第一のクロック信号に同期して制御およびアドレス信号を送信すること、および、
前記第一の動作モードにおいて、書き込み動作中に前記外部メモリ素子にタイミング信号をデータストローブとして送信し、読み出し動作中に前記メモリコントローラからの前記タイミング信号の送信を無効にすること、または、
前記第二の動作モードにおいて、書き込みおよび読み出し動作の両方の間に前記外部メモリ素子に、前記第一のクロック信号とは異なる第二のクロック信号を送信すること、
を含む、方法。
【請求項１９】
前記タイミング信号を送信することは、前記タイミング信号をインタフェースを介して送信することを含み、前記第二のクロック信号を送信することは、前記第二のクロック信号を前記インタフェースポートを介して送信することを含む、請求項１８に記載の方法。
【請求項２０】
前記第一の動作モードにおいて、前記タイミング信号は、前記書き込み動作中に第一の書き込みデータをサンプリングするように前記外部メモリ素子による使用のために前記第一の書き込みデータに同期して送信され、
前記第二の動作モードにおいて、前記第二のクロック信号は、前記書き込み動作中に第二の書き込みデータをサンプリングし、前記読み出し動作中に読み出しデータを送信するように前記外部メモリ素子による使用のために前記外部メモリ素子に送信され、
前記第二のクロック信号は、前記書き込み動作中に前記第二の書き込みデータに同期して送信される、請求項１８に記載の方法。
【請求項２１】
前記第一の動作モードにおいて、前記タイミング信号は、前記書き込み動作の間だけ前記第一のメモリ素子に送信されること、および、
前記第二の動作モードにおいて、前記第二のクロック信号は、連続的に送信されること、
を含む、請求項１８に記載の方法。
【請求項２２】
レジスタにおいて、前記メモリコントローラの前記動作モードを示す情報を記憶することを更に含む、請求項１８に記載の方法。
【請求項２３】
前記コントローラは、出力を有するインタフェースを含み、
前記第一の動作モードにおいて、前記タイミング信号は、前記書き込み動作中に前記出力を介して前記インタフェースによって送信され、
前記第二の動作モードにおいて、前記第二のクロック信号は、前記読み出しおよび書き込み動作の両方の間に前記出力を介して前記インタフェースによって送信される、請求項１８に記載の方法。
【請求項２４】
前記インタフェースは出力バッファを含み、
前記タイミング信号を送信することは、前記出力バッファを用いて前記タイミング信号を出力することを含み、
前記第二のクロック信号を送信することは、前記出力バッファを用いて前記第二のクロック信号を出力することを含む、請求項２３に記載の方法。
【請求項２５】
前記第一の動作モードが選択される場合、前記読み出し動作中に前記出力バッファの出力を３状態化することを更に含む、請求項２４に記載の方法。
【請求項２６】
第三のクロック信号の位相を調整することを更に含み、
前記第一の動作モードにおいて、前記タイミング信号の送信は、前記位相調整済み第三のクロック信号に基づき、
前記第二の動作モードにおいて、前記第二のクロック信号の送信は、前記位相調整済み第三のクロック信号に基づく、請求項２３に記載の方法。
【請求項２７】
前記インタフェースは出力バッファを含み、
前記方法は、
前記第一の動作モードにある場合に前記タイミング信号として、また、前記第二の動作モードにある場合に前記第二のクロック信号として、前記位相調整済み第三のクロック信号を前記出力バッファに提供することを更に含む、請求項２６に記載の方法。
【請求項２８】
前記位相調整済み第三のクロック信号を用いて前記書き込み動作中に出力レジスタからデータを送信することを更に含む、請求項２６に記載の方法。
【請求項２９】
前記出力レジスタからの前記データの伝送を計時するために前記出力レジスタに前記位相調整済み第三のクロック信号を提供することを更に含む、請求項２８に記載の方法。
【請求項３０】
前記第一の動作モードにおける前記書き込み動作中に前記出力バッファから送信される前記タイミング信号は第一のデータストローブであり、
前記方法は、
前記第一の動作モードにおいて、
前記読み出し動作中に、入力バッファにおいて第二のデータストローブを受信すること、および、
前記読み出し動作中に、入力レジスタにおいて、前記第二のデータストローブを用いてデータをサンプリングすること、
を更に含む、請求項２３に記載の方法。
【請求項３１】
前記第二の動作モードにおいて、
第三のクロック信号の位相を調整すること、および、
前記読み出し動作中に、入力レジスタにおいて、前記位相調整済み第三のクロック信号を用いてデータをサンプリングすること、
を更に含む、請求項１８に記載の方法。
【請求項３２】
アドレス情報と、書き込みコマンドまたは読み出しコマンドの１つである転送コマンドとをメモリ素子に送信するインタフェースであって、前記アドレス情報および前記転送コマンドは第一のクロック信号に同期して送信される、インタフェースと、
前記転送コマンドが書き込みコマンドである場合、データバス上の書込みデータを前記メモリ素子に送信する第一の回路と、
前記転送コマンドが読み出しコマンドである場合、前記データバス上の読み出しデータを前記メモリ素子から受信する第二の回路と、
第一のモードにあり、かつ、前記転送コマンドが書き込みコマンドである場合、データストローブ線上の第一のデータストローブを前記メモリ素子に送信し、第二のモードにある場合、連続的に継続する第二のクロック信号を前記メモリ素子に送信するように構成された第三の回路であって、前記メモリ素子は前記第一のデータストローブを用いて前記書き込みデータをサンプリングし、前記転送コマンドが書き込みコマンドである場合、前記メモリ素子は前記第二のクロックを用いて前記書き込みデータをサンプリングし、前記転送信号が読み出しコマンドである場合、前記メモリ素子は前記第二のクロックを用いて前記読み出しデータを送信する、第三の回路と、
前記第一のモードにあり、かつ、前記転送コマンドが読み出しコマンドである場合、前記メモリ素子から前記データストローブ線上の第二のデータストローブを受信するように構成された第四の回路であって、前記第二のデータストローブを用いて前記読み出しデータをサンプリングする、第四の回路と、
を含む、メモリコントローラ。
【請求項３３】
前記第三の回路は、前記第二のモードにある場合、前記データストローブ線上の前記第二のクロック信号を送信するように構成される、請求項３２に記載のメモリコントローラ。
【請求項３４】
アドレス情報と、書き込みコマンドまたは読み出しコマンドの１つである転送コマンドとをメモリ素子に送信するインタフェースであって、前記アドレス情報および前記転送コマンドは第一のクロック信号に同期して送信される、インタフェースと、
前記転送コマンドが書き込みコマンドである場合、データバス上の書込みデータを送信する第一の回路と、
前記転送コマンドが読み出しコマンドである場合、前記データバス上の読み出しデータを受信する第二の回路と、
第一のモードにあり、かつ、前記転送コマンドが書き込みコマンドである場合、データストローブ線上の第一のデータストローブを、また、第二のモードにある場合、連続的に継続する第二のクロック信号を、送信するように構成された第三の回路と、
前記第一のモードにあり、かつ、前記転送コマンドが読み出しコマンドである場合、前記データストローブ線上の第二のデータストローブを受信するように構成された第四の回路であって、前記第二のデータストローブを用いて前記読み出しデータをサンプリングする、第四の回路と、
を含むメモリコントローラ。
【請求項３５】
前記第三の回路は、前記第二のモードの場合、前記データストローブ線上の第二のクロック信号を送信するように構成される、請求項３４に記載のメモリコントローラ。
【請求項３６】
メモリコントローラであって、
タイミング信号を送信し、かつ、第一の動作モードおよび第二の動作モードの１つで動作するように構成可能な第一のインタフェース回路であって、前記第一の動作モードにおいて、前記コントローラが書き込み動作を行っている場合、第一のタイミング信号を書き込みストローブとして送信し、また、前記コントローラが読み出し動作を行っている場合、前記第一のタイミング信号を送信することが無効にされ、また、前記第二の動作モードにおいて、読み出しおよび書き込み動作の両方の間に第二のタイミング信号を自由継続クロックとして送信するように構成される、第一のインタフェース回路と、
書き込み動作中に前記第一のタイミング信号および前記第二のタイミング信号のうちの１つと共にデータ信号を送信する第二のインタフェース回路と、
を含むメモリコントローラ。
【請求項３７】
前記コントローラが前記第一または前記第二の動作モードで動作するかどうかを示すモード設定を記憶するレジスタを更に含み、前記第一のインタフェースは前記モード設定に基づくように構成される、請求項３６に記載のメモリコントローラ。
【請求項３８】
前記第一および第二のタイミング信号は、クロック信号から導出され、前記コントローラは、前記クロック信号に同期してコマンド／アドレス信号を送信する、請求項３６に記載のメモリコントローラ。
【請求項３９】
前記第一のインタフェース回路は、前記第一のタイミング信号および前記第二のタイミング信号を送信する信号出力を有する、請求項３６に記載のメモリコントローラ。
【請求項４０】
前記第一のインタフェース回路は、前記第一および第二のタイミング信号を送信する出力バッファを含む、請求項３６に記載のメモリコントローラ。
【請求項４１】
前記出力バッファは出力を有し、前記出力バッファは、前記第一のインタフェース回路が前記第一の動作モードにある場合、読み出し動作中に前記出力を３状態化させる、請求項４０に記載のメモリコントローラ。
【外国語明細書】
2011146063000001.pdf