(57)【要約】【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供する。【解決手段】電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図る。【選択図】図１
2011146902.tif 000002
【特許請求の範囲】
【請求項１】
高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して通信を行う通信回路に使用されるもので、
高電位基準点と前記高電位側信号線との間に接続される高電位側スイッチング素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子と、
前記信号線の電位と、前記スイッチング素子の制御端子に付与される電位との差に応じて前記スイッチング素子をオンさせて、前記信号線に発生しようとするリンギングの抑制を図るリンギング抑制手段とを備えたことを特徴とするリンギング抑制回路。
【請求項２】
前記リンギング抑制手段は、
前記高電位側スイッチング素子の制御端子を前記低電位側信号線に接続すると共に、
前記低電位側スイッチング素子の制御端子を前記高電位側信号線に接続して構成されることを特徴とする請求項１記載のリンギング抑制回路。
【請求項３】
前記リンギング抑制手段は、
前記高電位側スイッチング素子の制御端子と前記低電位側信号線との間に挿入され、前記高電位側スイッチング素子をオンさせるための電位を調整する第１電位調整回路と、
前記低電位側スイッチング素子の制御端子と前記高電位側信号線との間に挿入され、前記低電位側スイッチング素子をオンさせるための電位を調整する第２電位調整回路とで構成されることを特徴とする請求項１記載のリンギング抑制回路。
【請求項４】
前記高電位側信号線と前記低電位側信号線との中点電位を検出する中点電位検出手段を備え、
前記第１電位調整回路は、前記中点電位に所定電圧を加算した電圧を、前記高電位側スイッチング素子の制御端子に出力し、
前記第２電位調整回路は、所定電圧より前記中点電位を減算した電圧を、前記低電位側スイッチング素子の制御端子に出力することを特徴とする請求項３記載のリンギング抑制回路。
【請求項５】
前記第１電位調整回路は、前記低電位側信号線の電位に所定電圧を加算した電圧を、前記高電位側スイッチング素子の制御端子に出力し、
前記第２電位調整回路は、所定電圧より前記高電位側信号線の電位を減算した電圧を、前記低電位側スイッチング素子の制御端子に出力することを特徴とする請求項３記載のリンギング抑制回路。
【請求項６】
前記第１及び第２電位調整回路は、バンドギャップリファレンス回路を用いて構成されていることを特徴とする請求項３記載のリンギング抑制回路。
【請求項７】
前記リンギング抑制手段は、
前記高電位側スイッチング素子の制御端子に、前記高電位基準点の電位と前記低電位基準点の電位との中間の電位に設定される第１基準電位を付与する第１基準電位付与手段と、
前記低電位側スイッチング素子の制御端子に、前記高電位基準点の電位と前記低電位基準点の電位との中間の電位に設定される第２基準電位を付与する第２基準電位付与手段とで構成されることを特徴とする請求項１記載のリンギング抑制回路。
【請求項８】
前記高電位側スイッチング素子を、制御端子がゲートに対応し、ドレインが前記高電位基準点に接続され、ソースが前記高電位側信号線に接続されるＮチャネルＭＯＳＦＥＴで構成し、
前記低電位側スイッチング素子を、制御端子がゲートに対応し、ドレインが前記低電位基準点に接続され、ソースが前記低電位側信号線に接続されるＰチャネルＭＯＳＦＥＴで構成したことを特徴とする請求項１ないし７の何れかに記載のリンギング抑制回路。
【請求項９】
前記高電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記高電位基準点に接続され、コレクタが前記高電位側信号線に接続されるＮＰＮトランジスタで構成し、
前記低電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記低電位基準点に接続され、コレクタが前記低電位側信号線に接続されるＰＮＰトランジスタで構成したことを特徴とする請求項１記載のリンギング抑制回路。
【請求項１０】
前記リンギング抑制手段は、
前記ＮＰＮトランジスタのベースを、抵抗素子を介して前記低電位側信号線に接続すると共に、
前記ＰＮＰトランジスタのベースを、抵抗素子を介して前記高電位側信号線に接続して構成されることを特徴とする請求項９記載のリンギング抑制回路。
【請求項１１】
前記リンギング抑制手段は、
前記ＮＰＮトランジスタのベースと前記低電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路と、
前記ＰＮＰトランジスタのベースと前記高電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路とで構成されることを特徴とする請求項９記載のリンギング抑制回路。
【請求項１２】
前記高電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記高電位基準点に接続され、コレクタが前記高電位側信号線に接続されるＮＰＮトランジスタで構成し、
前記低電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記低電位基準点に接続され、コレクタが前記低電位側信号線に接続されるＰＮＰトランジスタで構成したことを特徴とする請求項３ないし７の何れかに記載のリンギング抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路を介して差動信号により通信を行う通信回路に使用されるリンギング抑制回路に関する。
【背景技術】
【０００２】
車両に搭載される通信ネットワークの一種であるＣＡＮ（Controller Aria Network）は、ＣＡＮ＿Ｈｉｇｈ，ＣＡＮ＿Ｌｏｗと称される一対のバスライン（信号線）を用い、これらのバスラインに電位差を与えることで（ドミナントレベル）差動信号を送信する。そして、バスラインがドミナントレベルとならない場合は、双方が同電位の中心電圧（低電位基準点電位に対して所定の電位を有する）に設定される（レセッシブレベル）。
このような通信ネットワークでは、バスラインがレセッシブレベルとドミナントレベルとの間に変化する際に、信号波形にリンギング（オーバーシュート，アンダーシュート）が生じることが問題となる。例えば、ドミナントレベルからレセッシブレベルに変化する場合には、バスラインが有するインダクタンス分によって蓄積されている電流エネルギーによりアンダーシュートが発生する。
【０００３】
特許文献１には、バスライン間にフリーホイールダイオードを接続することで、アンダーシュート（逆電圧）が発生しようとする際にダイオードをオンさせて、アンダーシュートを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０１４３０号公報（例えば図１参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術には、以下のような問題がある。フリーホイールダイオードとしてＰＮ接合ダイオードを用いると、オン電圧は約０．８Ｖとなるため、アンダーシュートがそれ以上の０．８Ｖを超える電圧にならない場合は作用しない。また、ショットキーダイオードを用いればオン電圧は約０．３Ｖに低下するが、漏れ電流が大きくなり、耐圧も低いという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のリンギング抑制回路によれば、高電位基準点と高電位側信号線との間に接続される高電位側スイッチング素子と、低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子とを備える。そして、リンギング抑制手段は、高電位側，低電位側信号線の電位と、それぞれに対応する高電位側，低電位側スイッチング素子の制御端子に付与される電位との差に応じて各スイッチング素子をオンさせて、信号線に発生しようとするリンギングの抑制を図る。
【０００７】
すなわち、高電位側信号線の電位が低電位側信号線の電位よりも低下する、いわゆるアンダーシュートが発生すると、高電位側信号線と高電位側スイッチング素子の制御端子との電位差，並びに低電位側信号線と低電位側スイッチング素子の制御端子との電位差が広がる方向に変化する。そして、それぞれの電位差が各スイッチング素子のオン閾値電圧を超えれば各スイッチング素子がオンするので、高電位基準点から高電位側信号線に電流が流れ、また、低電位側信号線から低電位基準点に電流が流れてアンダーシュート，リンギングが抑制される。したがって、各スイッチング素子の制御端子の初期電位を調整することにより、吸収すべきアンダーシュートのレベルを設定できるので、フリーホイールダイオードを用いずともリンギングの抑制を図ることが可能となる。
【０００８】
請求項２記載のリンギング抑制回路によれば、リンギング抑制手段を、高電位側スイッチング素子の制御端子を低電位側信号線に接続すると共に、低電位側スイッチング素子の制御端子を高電位側信号線に接続して構成する。斯様に構成すれば、発生したアンダーシュートが各スイッチング素子のオン閾値電圧を超えるレベルになればスイッチング素子がオンするので、上記オン閾値電圧を超えるレベルのアンダーシュートを抑制できる。
【０００９】
請求項３記載のリンギング抑制回路によれば、リンギング抑制手段を、高電位側スイッチング素子側に設ける第１電位調整回路と、低電位側スイッチング素子側に設ける第２電位調整回路とで構成する。この場合、これらの電位調整回路により、各スイッチング素子の制御端子に与える初期電位を設定すれば、発生したアンダーシュートのレベルがオン閾値電圧未満であっても、各スイッチング素子をオンさせてアンダーシュートを抑制することができる。
【００１０】
請求項４記載のリンギング抑制回路によれば、第１電位調整回路は、高電位側信号線と低電位側信号線との中点電位に所定電圧を加算して高電位側スイッチング素子の制御端子に出力し、第２電位調整回路は、所定電圧より前記中点電位を減算して低電位側スイッチング素子の制御端子に出力する。斯様に構成すれば、伝送線路にコモンモードノイズが印加された場合でも、各スイッチング素子の制御端子に付与される電圧は伝送線路の中点電位を基準に生成されているので、アンダーシュートを確実に抑制できる。
【００１１】
請求項５記載のリンギング抑制回路によれば、第１電位調整回路は、低電位側信号線の電位に所定電圧を加算した電圧を高電位側スイッチング素子の制御端子に出力し、第２電位調整回路は、所定電圧より高電位側信号線の電位を減算した電圧を、低電位側スイッチング素子の制御端子に出力する。斯様に構成すれば、低電位側信号線，高電位側信号線の電位と所定電圧との電位差に応じてアンダーシュートの抑制レベルを設定できる。
【００１２】
請求項６記載のリンギング抑制回路によれば、第１及び第２電位調整回路をバンドギャップリファレンス回路を用いて構成するので、動作環境温度が変化する場合でも、各スイッチング素子の制御端子に安定した電位を付与できる。
【００１３】
請求項７記載のリンギング抑制回路によれば、第１基準電位付与手段は、高電位側スイッチング素子の制御端子に第１基準電位を付与し、第２基準電位付与手段は、低電位側スイッチング素子の制御端子に第２基準電位を付与する。斯様に構成すれば、高電位側スイッチング素子は、第１基準電位と高電位側信号線との電位差がオン閾値電圧を超えた場合にオンし、低電位側スイッチング素子は、第２基準電位と低電位側信号線との電位差がオン閾値電圧を超えた場合にオンする。したがって、第１，第２基準電位を調整することで、アンダーシュートの抑制レベルを設定できる。
【００１４】
請求項８記載のリンギング抑制回路によれば、高電位側，低電位側スイッチング素子を、それぞれＮチャネル，ＰチャネルＭＯＳＦＥＴにより構成するので、ＭＯＳＦＥＴのオン閾値電圧と各ゲートに付与する電位とによって、アンダーシュートの抑制レベルを設定できる。
【００１５】
請求項９又は１２記載のリンギング抑制回路によれば、高電位側，低電位側スイッチング素子を、それぞれＮＰＮ，ＰＮＰトランジスタにより構成するので、トランジスタのベース−エミッタ間電圧と各ベースに付与する電位とによって、アンダーシュートの抑制レベルを設定できる。
【００１６】
請求項１０記載のリンギング抑制回路によれば、ＮＰＮトランジスタのベースを、抵抗素子を介して低電位側信号線に接続すると共に、ＰＮＰトランジスタのベースを、抵抗素子を介して高電位側信号線に接続してリンギング抑制手段を構成する。斯様に構成すれば、発生したアンダーシュートがトランジスタのベース−エミッタ間電圧を超えるレベルになれば、トランジスタにベース電流が流れてオンするので、ベース−エミッタ間電圧を超えるレベルのアンダーシュートを抑制できる。
【００１７】
請求項１１記載のリンギング抑制回路によれば、ＮＰＮトランジスタのベースと低電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路，ＰＮＰトランジスタのベースと高電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路とでリンギング抑制手段を構成する。したがって、基準電圧源によって付与される電圧と信号線との電位差が、トランジスタのベース−エミッタ間電圧を超えるとトランジスタがオンして信号線に電流を流すので、リンギングを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施例であり、リンギング抑制回路の構成を中心に示す図
【図２】差動通信ネットワークの構成を示す図
【図３】リンギング抑制回路の動作シミュレーションに用いた、通信ネットワークのモデルを示す図
【図４】動作シミュレーションの結果を示す図
【図５】第２実施例を示す図１相当図
【図６】図４相当図
【図７】第３実施例を示す図１相当図
【図８】図４相当図
【図９】第４実施例であり、第１実施例における第１，第２基準電圧源に相当する構成を示す図
【図１０】第５実施例を示す図９相当図
【図１１】第６実施例を示す図１相当図
【発明を実施するための形態】
【００１９】
（第１実施例）
以下、第１実施例について図１ないし図４を参照して説明する。図２は、差動通信ネットワークの構成を示す。差動通信ネットワーク１は、車両に搭載される複数のノード２間の制御通信のために、それらのノード２がツイストペア線で構成される伝送線路３を介して並列にバス接続されたネットワークである。各ノード２は、それぞれ車両の状態を検出するためのセンサ類やセンサからの情報に基づいてアクチュエータをコントロールする制御用のコントローラ（ＥＣＵ：Electronic Control Unit）である。各ノード２にはそれぞれ通信回路が設けられており、伝送線路３での通信プロトコルに従って送信データや受信データを通信信号に変換し、他のノード２との通信を行う。伝送線路２の途中には、適宜、伝送線路３を分岐するためのハブ４が設けられている。
【００２０】
図１は、ノード２におけるリンギング抑制回路の構成を中心に示す図である。尚、ノード２において信号の送受信を行う部分については、送信側のドライバ部分だけを示している。送信ドライバ回路１１は、例えば５Ｖの電源Ｖｃｃ（高電位基準点）と、伝送線路（バス）１２を構成する信号線１２Ｐ（高電位側信号線）との間に、ＰチャネルＭＯＳＦＥＴ１３と、ダイオード１４との直列回路を備えている。また、信号線１２Ｍ（低電位側信号線）とグランド（低電位基準点）との間には、ダイオード１５とＮチャネルＭＯＳＦＥＴ１６との直列回路を備えている。そして、信号線１２Ｐ，１２Ｍの間には、抵抗素子１７が接続されている。
【００２１】
リンギング抑制回路１８は、電源Ｖｃｃにドレインが接続され、信号線１２Ｐにソースが接続されるＮチャネルＭＯＳＦＥＴ（高電位側スイッチング素子）１９と、信号線１２Ｍにソースが接続され、グランドにドレインが接続されるＰチャネルＭＯＳＦＥＴ（低電位側スイッチング素子）２０とを備えている。ＮチャネルＭＯＳＦＥＴ１９のゲートは基準電圧源２１（第１電位調整回路）を介して信号線１２Ｍに接続され、ＰチャネルＭＯＳＦＥＴ２０のゲートは基準電圧源２２（第２電位調整回路）を介して信号線１２Ｐに接続されている。基準電圧源２１，２２によって付与される基準電圧は、例えばＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のオン閾値に相当する電圧（例えば０．５Ｖ〜０．６Ｖ）に設定されている。
【００２２】
次に、本実施例の作用について説明する。ＣＡＮにおいて伝送線路１２をドミナントレベルに駆動する場合には、送信ドライバ回路１１のＰチャネルＭＯＳＦＥＴ１３，ＮチャネルＭＯＳＦＥＴ１６を何れもオンにする。すると、信号線１２Ｐ，１２Ｍの電位差は、ダイオード１４，１５の順方向電圧をＶｆとすると（Ｖｃｃ−２Ｖｆ）となる。そして、伝送線路１２をレセッシブレベルに変化させる場合は、ＰチャネルＭＯＳＦＥＴ１３，ＮチャネルＭＯＳＦＥＴ１６を何れもオフにして、信号線１２Ｐ，１２Ｍの電位差を０Ｖにする。この時、信号線１２Ｐ，１２Ｍのグランド基準電位は、Ｖｃｃ／２となるように設定されている。
【００２３】
そして、ＰチャネルＭＯＳＦＥＴ１３，ＮチャネルＭＯＳＦＥＴ１６を何れもオフにすると、ドミナントレベルに駆動されていた際に伝送線路１２に流れていた電流のエネルギーによりアンダーシュートが発生しようとする。この時、信号線１２Ｐ，１２Ｍそれぞれの電位をＶBP，ＶBMとすると、ＶBP＜ＶBMとなった場合は、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲート−ソース間電位が何れも閾値電圧Ｖｔを超えるため、これらが同時にオンする。これにより、信号線１２Ｐには電源Ｖｃｃ側に電流が流れる経路が形成され、信号線１２Ｍにはグランド側に電流が流れる経路が形成されるので、アンダーシュートが抑制される。
尚、上記の作用は、送信ドライバ回路１１が伝送線路１２をドライブした場合に限らず、他のノードが同様に伝送線路１２をドライブすることで送信された信号を、送信ドライバ回路１１に併設されている図示しない受信回路が受信する場合についても同様に作用する。
【００２４】
図３及び図４は、リンギング抑制回路１８の動作をシミュレーションした結果を示している。図３は通信ネットワークのモデルであり、３つのジャンクション（ハブ）Ｊ／Ｃ１〜３の間を長さ５ｍの伝送線路で接続している。ジャンクションＪ／Ｃ１，Ｊ／Ｃ３には、それぞれ長さ２ｍの伝送線路を介して６つのノードが接続され、ジャンクションＪ／Ｃ２には、長さ４ｍの伝送線路を介して２つのノードが接続されている。それら２つのノードの一方を送信ノード，他方を受信ノードとし、これらにリンギング抑制回路１８を接続している。リンギング抑制回路１８を構成する抵抗素子１７の抵抗値は、線間インピーダンス相当の３７ｋΩとしている。また上記送信ノード以外の受信ノードには、擬似的な受信回路モデルとして３３ｋΩの抵抗素子と９０ｐＦのコンデンサとの並列回路を用い、ジャンクションＪ／Ｃ１，Ｊ／Ｃ３には１２０Ωの差動終端抵抗を接続している。
【００２５】
図４は、リンギング抑制回路１８を設けた場合と設けない場合とについて、伝送線路上で観測される差動信号波形を示している。リンギング抑制回路１８を設けない場合のアンダーシュートレベルは最大で−１Ｖ強，オーバーシュートレベルは最大で３．６Ｖ程度であり、リンギング抑制回路１８を設けた場合の各レベルは最大で−０．２Ｖ，２．５Ｖ程度に低下している。
【００２６】
以上のように本実施例によれば、電源と信号線１２Ｐとの間に接続されるＮチャネルＭＯＳＦＥＴ１９と、信号線１２Ｍとグランドとの間に接続されるＰチャネルＭＯＳＦＥＴ２０とを備え、リンギング抑制回路１８は、信号線１２Ｐ，１２Ｍの電位と、それぞれに対応するＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電位との差に応じてＮチャネルＭＯＳＦＥＴ１９及びＰチャネルＭＯＳＦＥＴ２０をオンさせて、信号線１２Ｐ，１２Ｍに発生しようとするリンギングの抑制を図るようにした。したがって、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートの初期電位を調整すれば、吸収すべきアンダーシュートのレベルを設定できるので、特許文献１のようにフリーホイールダイオードを用いずとも、リンギングの抑制を図ることが可能となる。
【００２７】
そして、リンギング抑制回路１８に基準電圧源２１，２２を備えたので、これらにより、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに与える初期電位を設定すれば、発生したアンダーシュートのレベルがオン閾値電圧未満であっても、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０をオンさせてアンダーシュートを抑制することができる。
【００２８】
（第２実施例）
図５及び図６は第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、第１実施例における基準電圧源２１，２２に相当する構成を具体的な回路で示したものである。電源Ｖｃｃとグランドとの間には、抵抗素子２３及び２４の直列回路が接続されており、それらの共通接続点は、抵抗素子２５を介してオペアンプ２６の反転入力端子に接続されている。
【００２９】
ＮチャネルＭＯＳＦＥＴ１９のソースと、ＰチャネルＭＯＳＦＥＴ２０のソースとの間には、抵抗素子２７及び２８（中点電位検出手段）の直列回路が接続されており、それらの共通接続点は抵抗素子２９を介してオペアンプ２６の反転入力端子に接続されている。ここで、抵抗素子２７及び２８の抵抗値は等しく設定されており、共通接続点の電位は信号線１２Ｐ，１２Ｍの中点電位ＶMとなっている。また、オペアンプ２６の非反転入力端子はグランドに接続されている。オペアンプ２６の反転入力端子と出力端子とは抵抗素子３０を介して接続されており、オペアンプ２６を中心として加算回路３１が構成されている。
【００３０】
オペアンプ２６の出力端子は、抵抗素子３２を介して次段のオペアンプ３３の反転入力端子に接続されている。前記反転入力端子は抵抗素子３４を介してオペアンプ３３の出力端子に接続され、非反転入力端子はグランドに接続されている。すなわち、オペアンプ３３を中心として反転バッファ回路３５が構成されており、オペアンプ３３の出力端子はＮチャネルＭＯＳＦＥＴ１９のゲートに接続されている。以上は、第１電位調整回路３６を構成している。
【００３１】
一方、信号線１２Ｍ側において、電源Ｖｃｃとグランドとの間には、抵抗素子３７及び３８の直列回路が接続されており、それらの共通接続点は抵抗素子３９を介してオペアンプ４０の反転入力端子に接続されている。オペアンプ４０の反転入力端子と出力端子とは抵抗素子４１を介して接続されており、非反転入力端子は抵抗素子４２を介して抵抗素子２７及び２８の共通接続点に接続されていると共に、抵抗素子４３を介してグランドに接続されている。すなわち、オペアンプ４０を中心として減算回路（差動回路）４４が構成されており、以上が第２電位調整回路４５を構成している。そして、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０に第１電位調整回路３６，第２電位調整回路４５を加えたものが、リンギング抑制回路４６を構成している。
【００３２】
次に、第２実施例の作用について説明する。抵抗素子２３及び２４の共通接続点の電位をＶr1，抵抗素子３７及び３８の共通接続点の電位をＶr2とすると、第１電位調整回路３６によってＮチャネルＭＯＳＦＥＴ１９のゲートに与えられる電位Ｖgpは（ＶM＋Ｖr1），第２電位調整回路４４によってＰチャネルＭＯＳＦＥＴ２０のゲートに与えられる電位Ｖgmは（Ｖr2−ＶM）となっている。
そして、信号線１２Ｐの電位ＶBMが低下して（Ｖgp−ＶBM＞Ｖｔ）になるとＮチャネルＭＯＳＦＥＴ１９がオンするので、第１実施例と同様にアンダーシュートが抑制される。また、信号線１２Ｍの電位ＶBPが上昇して（Ｖgｍ−ＶBP＞−Ｖｔ）になるとＰチャネルＭＯＳＦＥＴ２０がオンするので、やはり同様にアンダーシュートが抑制される。
【００３３】
この場合、第１電位調整回路３６によって生成出力される電位Ｖgp，第２電位調整回路４４によって生成出力される電位Ｖgmは、信号線１２Ｐ，１２Ｍの中点電位ＶMを基準に生成されている。したがって、コモンモードノイズが伝送線路１２に重畳された場合でも、第１電位調整回路３６，第２電位調整回路４４を確実に動作させてリンギングを低減することができる。
図６は、図３と同じ通信ネットワークのモデルを用いてリンギング抑制回路４６の動作をシミュレーションした結果を示す。リンギング抑制回路４６を設けた場合のアンダーシュートレベルは最大で−０．５Ｖ程度，オーバーシュートレベルは最大で３．１Ｖ程度に低下している。
【００３４】
以上のように第２実施例によれば、第１電位調整回路３６は、信号線１２Ｐ，１２Ｍの中点電位ＶMに所定電圧Ｖr1を加算してＮチャネルＭＯＳＦＥＴ１９のゲートに出力し、第２電位調整回路４４は、所定電圧Ｖr2より中点電位ＶMを減算してＰチャネルＭＯＳＦＥＴ２０のゲートに出力する。したがって、伝送線路１２にコモンモードノイズが印加された場合でも、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに付与される電圧は伝送線路１２の中点電位ＶMを基準に生成されているので、アンダーシュートを確実に抑制できる。
【００３５】
（第３実施例）
図７及び図８は第３実施例を示すものであり、第２実施例と異なる部分について説明する。第３実施例のリンギング抑制回路４７は、第２実施例における第１電位調整回路３６より加算回路３１及び反転バッファ回路３５を削除して、抵抗素子２３及び２４の共通接続点をＮチャネルＭＯＳＦＥＴ１９のゲートに直接接続し、第２電位調整回路４４より減算回路４４を削除して、抵抗素子３７及び３８の共通接続点をＰチャネルＭＯＳＦＥＴ２０のゲートに直接接続したものである。すなわち、抵抗素子２３及び２４が第１基準電位付与回路（第１基準電位付与手段）４８を構成し、抵抗素子３７及び３８が第２基準電位付与回路（第２基準電位付与手段）４９を構成している。そして、抵抗素子２３及び２４の共通接続点の電位が第１基準電位，抵抗素子３７及び３８の共通接続点の電位が第２基準電位となっている。
【００３６】
次に、第３実施例の作用について説明する。リンギング抑制回路４７の動作は、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに与える電位が中点電位ＶMを基準としていない点を除けば、第２実施例のリンギング抑制回路４６の動作と同様である。この場合のシミュレーション結果を図８に示す。リンギング抑制回路４７を設けた場合のアンダーシュートレベルは最大で−０．５Ｖ程度，オーバーシュートレベルは最大で３．０Ｖ程度に低下している。
【００３７】
以上のように第３実施例によれば、第１基準電位付与回路４８は、ＮチャネルＭＯＳＦＥＴ１９のゲートに第１基準電位を付与し、第２基準電位付与回路４９は、ＰチャネルＭＯＳＦＥＴ２０のゲートに第２基準電位を付与するので、ＮチャネルＭＯＳＦＥＴ１９は、第１基準電位と信号線１２Ｐとの電位差がオン閾値電圧を超えた場合にオンし、ＰチャネルＭＯＳＦＥＴ２０は、第２基準電位と信号線１２Ｍとの電位差がオン閾値電圧を超えた場合にオンする。したがって、第１，第２基準電位を調整することで、アンダーシュートの抑制レベルを設定できる。
【００３８】
（第４実施例）
図９は第４実施例であり、第１実施例における第１，第２基準電圧源２１，２２に相当する構成に、バンドギャップリファレンス回路５１を用いたものである。バンドギャップリファレンス回路５１の正側端子５２は、電流源５３を介して電源Ｖｃｃに接続されていると共に、抵抗素子５４及びＮＰＮトランジスタ５５の直列回路を介して負側端子５６に接続されている。また、正側端子５２は、抵抗素子５７，ＮＰＮトランジスタ５８及び抵抗素子５９の直列回路を介して負側端子５６に接続されている。
【００３９】
ＮＰＮトランジスタ５５，５８のベースは、ＮＰＮトランジスタ５５のコレクタに接続されてミラー対を構成していると共に、オペアンプ６０の非反転入力端子に接続されている。また、ＮＰＮトランジスタ５８のコレクタは、オペアンプ６０の反転入力端子に接続されている。オペアンプ６０の出力端子は、正側端子５２に接続されており、正側端子５２，負側端子５６間に電圧ＶBGが出力される。斯様に構成されるバンドギャップリファレンス回路５１の出力電圧ＶBGは、以下のようになる。
ＶBG＝ＶBE（Ｔ１）＋（ｋＴ／ｑ）（Ｒ２／Ｒ３）ｌｎ（Ｒ２／Ｒ１）
但し、
ＶBE（Ｔ１）：ＮＰＮトランジスタ５５のベース−エミッタ間電圧
Ｒ１〜Ｒ３：抵抗素子５４，５７，５９の抵抗値
ｋ：ボルツマン定数，ｑ：電子の電荷，Ｔ：絶対温度
である。
【００４０】
そして、バンドギャップリファレンス回路５１を基準電圧源２１に適用する場合は、正側端子５２をＮチャネルＭＯＳＦＥＴ１９のゲートに接続して、負側端子５６を信号線１２Ｍ側に接続する。また、バンドギャップリファレンス回路５１を基準電圧源２２に適用する場合は、正側端子５２を信号線１２Ｐ側に接続し、負側端子５６をＰチャネルＭＯＳＦＥＴ２０のゲートに接続すれば良い。
以上のように第４実施例によれば、基準電圧源２１，２２を、バンドギャップリファレンス回路５１を用いて構成するので、動作環境温度が変化する場合でも、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０のゲートに安定した電位を付与できる。
【００４１】
（第５実施例）
図１０は第５実施例であり、第２実施例の第１電位調整回路３６，第２電位調整回路４５の構成を若干変更して、第１電位調整回路６１，第２電位調整回路６２を構成した場合を示す。すなわち、第２実施例の第１電位調整回路３６，第２電位調整回路４５では、抵抗素子２９，４２に対して共通に中点電位ＶMを付与していたが、第１電位調整回路６１，第２電位調整回路６２では、中点電位ＶMを付与する替わりに、抵抗素子２９を信号線１２Ｍに接続し、抵抗素子４２を信号線１２Ｐに接続している。この場合、第１電位調整回路６１によってＮチャネルＭＯＳＦＥＴ１９のゲートに与えられる電位Ｖgpは（ＶBM＋Ｖr1），第２電位調整回路６２によってＰチャネルＭＯＳＦＥＴ２０のゲートに与えられる電位Ｖgmは（Ｖr2−ＶBP）となる。
【００４２】
そして、信号線１２Ｐの電位ＶBMが低下して（Ｖgp＞Ｖｔ）になると、ＮチャネルＭＯＳＦＥＴ１９がオンしてアンダーシュートが抑制される。また、信号線１２Ｍの電位ＶBPが上昇して（Ｖgｍ＞−Ｖｔ）になると、ＰチャネルＭＯＳＦＥＴ２０がオンしてアンダーシュートが抑制される。したがって、抵抗素子２３及び２４の共通接続点の電位Ｖr1，抵抗素子３７及び３８の共通接続点の電位Ｖr2を、オン閾値電圧Ｖｔに対してどの程度のマージンを持たせるように設定するかによって、アンダーシュートの抑制レベルを設定できる。
【００４３】
以上のように第５実施例によれば、第１電位調整回路６１は、信号線１２Ｍの電位に所定電圧Ｖr1を加算した電圧をＮチャネルＭＯＳＦＥＴ１９のゲートに出力し、第２電位調整回路６２は、所定電圧Ｖr2より信号線１２Ｐの電位を減算した電圧を、ＰチャネルＭＯＳＦＥＴ２０のゲートに出力するので、信号線１２Ｍ，１２Ｐの電位と所定電圧Ｖr1，Ｖr2との電位差に応じてアンダーシュートの抑制レベルを設定できる。
【００４４】
（第６実施例）
図１１は第６実施例であり、第１実施例と異なる部分について説明する。第６実施例のリンギング抑制回路６３は、ＮチャネルＭＯＳＦＥＴ１９をＮＰＮトランジスタ（高電位側スイッチング素子）６４に置き換え、ＰチャネルＭＯＳＦＥＴ２０をＰＮＰトランジスタ（低電位側スイッチング素子）６５に置き換えた構成である。そして、ＮＰＮトランジスタ６４のベースは、抵抗素子６６を介して第１基準電圧源２１’の正側端子に接続されており、ＰＮＰトランジスタ６５のベースは、抵抗素子６７を介して第２基準電圧源２２’の正側端子に接続されている。また、第１基準電圧源２１’，第２基準電圧源２２’によって付与される基準電位は、それぞれＮＰＮトランジスタ６４，ＰＮＰトランジスタ６５のベース−エミッタ間電圧ＶBEに等しくなるように設定されている。
【００４５】
次に、第６実施例の作用について説明する。第１実施例と同様に、ＰチャネルＭＯＳＦＥＴ１３，ＮチャネルＭＯＳＦＥＴ１６を何れもオフにする際にアンダーシュートが発生しようとする。この時、信号線１２Ｐ，１２Ｍそれぞれの電位をＶBP，ＶBMとすると、ＶBP＜ＶBMとなった場合は、ＮＰＮトランジスタ６４，ＰＮＰトランジスタ６５にベース電流が流れてこれらが同時にオンする。これにより、信号線１２Ｐには電源Ｖｃｃ側に電流が流れる経路が形成され、信号線１２Ｍにはグランド側に電流が流れる経路が形成されるので、アンダーシュートが抑制される。
以上のように構成される第６実施例によれば、ＮＰＮトランジスタ６４，ＰＮＰトランジスタ６５を用いてリンギング抑制回路６３を構成した場合も、第１実施例と同様の効果が得られる。
【００４６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
基準電圧源２１，２２が与える基準電圧や、第２実施例における共通接続点の電位Ｖr1，Ｖr2のレベルは、個別の設計において抑制するアンダーシュートのレベルに応じて適宜設定すれば良い。
第１実施例において、第１基準電圧源２１，第２基準電圧源２２を削除し、ＮチャネルＭＯＳＦＥＴ１９のゲートを信号線１２Ｍに直結し、ＰチャネルＭＯＳＦＥＴ２０のゲートを信号線１２Ｐに直結しても良い。斯様に構成すれば、信号線１２Ｐ，１２Ｍ間の電位差が（ＶBP＋Ｖｔ＜ＶBM）以上となった場合に、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０を同時にオンさせることができる。また、第６実施例についても同様に、第１基準電圧源２１’，第２基準電圧源２２’を削除しても良い。
【００４７】
第２〜第５実施例の構成においても、ＮチャネルＭＯＳＦＥＴ１９，ＰチャネルＭＯＳＦＥＴ２０を、ＮＰＮトランジスタ，ＰＮＰトランジスタに置き換えても良い。この場合、各トランジスタのベースに抵抗素子を挿入して、発生した電位差に応じたベース電流を流すように構成すれば良い。すなわち、上記ベース抵抗を含めて、第１，第２電位調整回路を構成すれば良い。
ＣＡＮ以外の差動通信プロトコルに適用しても良い。
【符号の説明】
【００４８】
図面中、１は差動通信ネットワーク、１２は伝送線路、１２Ｐは信号線（高電位側信号線）、１２Ｍは信号線（低電位側信号線）、１８はリンギング抑制回路、１９はＮチャネルＭＯＳＦＥＴ（高電位側スイッチング素子）、２０はＰチャネルＭＯＳＦＥＴ（低電位側スイッチング素子）、２１は基準電圧源（第１電位調整回路）、２２は基準電圧源（第２電位調整回路）、２７及び２８は抵抗素子（中点電位検出手段）、３６は第１電位調整回路、４５は第２電位調整回路、４６，４７はリンギング抑制回路、４８は第１基準電位付与回路（第１基準電位付与手段）、４９は第２基準電位付与回路（第２基準電位付与手段）、５１はバンドギャップリファレンス回路、６１は第１電位調整回路、６２は第２電位調整回路、６３はリンギング抑制回路、６４はＮＰＮトランジスタ（高電位側スイッチング素子）、６５はＰＮＰトランジスタ（低電位側スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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