(57)【要約】【課題】  静電気保護抵抗素子の機能を有効に使用可能な出力回路等を提供する。【解決手段】  出力回路は、ノードＮＤ２を有する出力ラインＬＯと、前記出力ラインに接続される出力パッド１２と、前記出力ラインに接続される第１の静電気保護回路１４と、第１の電源電圧ラインＬＶ１と前記ノードとの間に配置されるＰ型のトランジスター１７と、第２の電源電圧ラインＬＶ２と前記ノードとの間に配置されるＮ型のトランジスター１８と、前記Ｐ型のトランジスターと前記ノードとの間に配置される第１の静電気保護抵抗素子１５と、前記Ｎ型のトランジスターと前記ノードとの間に配置される第２の静電気保護抵抗素子１６と、を含む。前記出力回路は、前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを介して前記出力パッドから出力信号ＯＵＴを出力する。【選択図】  図１
2011071309.tif 000002
【特許請求の範囲】
【請求項１】
ノードを有する出力ラインと、
前記出力ラインに接続される出力パッドと、
前記出力ラインに接続される第１の静電気保護回路と、
第１の電源電圧ラインと前記ノードとの間に配置されるＰ型のトランジスターと、
第２の電源電圧ラインと前記ノードとの間に配置されるＮ型のトランジスターと、
前記Ｐ型のトランジスターと前記ノードとの間に配置される第１の静電気保護抵抗素子と、
前記Ｎ型のトランジスターと前記ノードとの間に配置される第２の静電気保護抵抗素子と、
を含み、
前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを介して前記出力パッドから出力信号を出力することを特徴とする出力回路。
【請求項２】
請求項１において、
前記Ｐ型のトランジスターのドレインは、前記第１の静電気保護抵抗素子に接続され、
前記Ｎ型のトランジスターのドレインは、前記第２の静電気保護抵抗素子に接続され、
前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを含んで出力バッファーが構成されることを特徴とする出力回路。
【請求項３】
請求項２において、
前記出力バッファーは、反転型のバッファーであることを特徴とする出力回路。
【請求項４】
請求項２において、
前記出力バッファーは、非反転型のバッファーであることを特徴とする出力回路。
【請求項５】
請求項１乃至４の何れかにおいて、
前記Ｐ型のトランジスターのチャネル長がＬｐであり、前記Ｐ型のトランジスターのチャネル幅がＷｐであり、前記Ｎ型のトランジスターのチャネル長がＬｎであり、前記Ｎ型のトランジスターのチャネル幅がＷｎである場合、Ｗｐ／Ｌｐ＞Ｗｎ／Ｌｎの関係式が満たされ、
前記第１の静電気保護抵抗素子の抵抗値は、前記第２の静電気保護抵抗素子の抵抗値より小さいことを特徴とする出力回路。
【請求項６】
請求項１乃至４の何れかにおいて、
前記第１の静電気保護抵抗素子の抵抗値は、前記第２の静電気保護抵抗素子の抵抗値と等しいことを特徴とする出力回路。
【請求項７】
請求項１乃至６の何れかにおいて、
前記ノードは、第１のノード及び第２のノードを有し、
前記第１のノードと前記出力パッドとの距離は、前記第２のノードと前記出力パッドとの距離より短く、
前記第１の静電気保護回路は、前記第１のノードに接続され、
前記第１の静電気保護抵抗素子は、前記第２のノードに接続され、
前記第２の静電気保護抵抗素子は、前記第２のノードに接続され、
前記Ｐ型のトランジスターは、前記第１の静電気保護抵抗素子を介して前記第２のノードに接続され、
前記Ｎ型のトランジスターは、前記第２の静電気保護抵抗素子を介して前記第２のノードに接続されることを特徴とする出力回路。
【請求項８】
請求項１乃至７の何れかにおいて、
前記第１の静電気保護抵抗素子及び前記第２の静電気保護抵抗素子は、前記第１の電源電圧ラインと前記第２の電源電圧ラインとの間を前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを介して流れる貫通電流を抑制することを特徴とする出力回路。
【請求項９】
請求項１乃至８の何れか記載の出力回路と、
前記出力回路に接続される内部回路と、
を含むことを特徴とする集積回路装置。
【請求項１０】
請求項９において、
前記内部回路は、論理回路を有し、
前記内部回路の出力は、前記論理回路の出力であることを特徴とする集積回路装置。
【請求項１１】
請求項９又は１０において、
前記第１の電源電圧ラインと前記第２の電源電圧ラインとの間に配置される第２の静電気保護回路を
さらに含むことを特徴とする集積回路装置。
【請求項１２】
請求項１乃至８の何れか記載の出力回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
電子機器又はそれに含まれる集積回路装置は、入力回路及び出力回路を含むことができる。また、集積回路装置は、入出力回路を含んでもよい。
【０００３】
特許文献１の図２は、入力回路を開示し、入力回路は、静電気保護抵抗素子２５を有する入力ライン２９と、入力ライン２９のノードに接続される静電気保護回路２３、２４と、を含む。また、特許文献１は、静電気保護回路２３、２４の具体例や変形例も開示する。さらに、特許文献１は、このような静電気保護回路及び静電気保護抵抗素子を出力回路にも適用できることを示唆する。
【０００４】
特許文献２の図１は、入出力回路１０を開示し、入出力回路１０は、入出力パッド２に接続され、静電気保護抵抗素子１２３を有する入出力ラインと、入出力ラインのノードに接続される静電気保護回路１２１、１２２と、を含む。
【０００５】
特許文献３の図２は、静電気保護抵抗素子１２を含む出力回路を開示し、特許文献３の静電気保護抵抗素子１２は、特許文献１の静電気保護抵抗素子２５、特許文献２の静電気保護抵抗素子１２３等に対応する。
【０００６】
特許文献３の図１は、出力回路を開示し、その出力回路は、出力ラインに含まれる静電気保護抵抗素子（例えば、特許文献３の図２の静電気保護抵抗素子１２、特許文献２の図１の静電気保護抵抗素子１２３等）を除去するために設計された。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第００／４４０４９号
【特許文献２】特開２００７−４２７１８号公報
【特許文献３】特開２００７−７３７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの態様によれば、静電気保護抵抗素子の機能を有効に使用可能な出力回路、集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ノードを有する出力ラインと、
前記出力ラインに接続される出力パッドと、
前記出力ラインに接続される第１の静電気保護回路と、
第１の電源電圧ラインと前記ノードとの間に配置されるＰ型のトランジスターと、
第２の電源電圧ラインと前記ノードとの間に配置されるＮ型のトランジスターと、
前記Ｐ型のトランジスターと前記ノードとの間に配置される第１の静電気保護抵抗素子と、
前記Ｎ型のトランジスターと前記ノードとの間に配置される第２の静電気保護抵抗素子と、
を含み、
前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを介して前記出力パッドから出力信号を出力することを特徴とする出力回路に関係する。
【００１０】
本発明の一態様によれば、第１の静電気保護抵抗素子は、Ｐ型のトランジスターとノードとの間に配置され、第２の静電気保護抵抗素子は、Ｎ型のトランジスターとノードとの間に配置されている。従って、第１の静電気保護抵抗素子及び第２の静電気保護抵抗素子は、例えば特許文献３（特開２００７−７３７８３号公報）の図２の静電気保護抵抗素子１２と比べて、Ｐ型のトランジスター及びＮ型のトランジスターを流れる貫通電流を減少させることができる。言い換えれば、例えば特許文献３の図２の静電気保護抵抗素子１２のような静電気保護抵抗素子の機能を有効に使用しながら、第１の静電気保護抵抗素子及び第２の静電気保護抵抗素子は、他の機能も備えることができる。
【００１１】
また、本発明の一態様では、前記Ｐ型のトランジスターのドレインは、前記第１の静電気保護抵抗素子に接続されてもよく、
前記Ｎ型のトランジスターのドレインは、前記第２の静電気保護抵抗素子に接続されてもよく、
前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを含んで出力バッファーが構成されてもよい。
【００１２】
このように、出力バッファー（Ｐ型のトランジスターのドレイン及びＮ型のトランジスターのドレイン）は、第１の静電気保護抵抗素子又は第２の静電気保護抵抗素子の何れか一方を介してノードを駆動する。即ち、出力回路が２つの静電気保護抵抗素子を含んでいても、出力回路の出力特性は、２つの静電気保護抵抗素子の何れか一方に依存する。従って、２つの静電気保護抵抗素子に接続される出力バッファーは、例えば特許文献３の図２の静電気保護抵抗素子１２のような１つの静電気保護抵抗素子に接続される出力バッファーと比べて、出力特性を維持できる。
【００１３】
また、本発明の一態様では、前記出力バッファーは、反転型のバッファーであってもよい。
【００１４】
このように、出力回路の目的に適合するように、出力バッファーの出力を調整することができる。
【００１５】
また、本発明の一態様では、前記出力バッファーは、非反転型のバッファーであってもよい。
【００１６】
このように、出力回路の目的に適合するように、出力バッファーの出力を調整することができる。
【００１７】
また、本発明の一態様では、前記Ｐ型のトランジスターのチャネル長がＬｐであり、前記Ｐ型のトランジスターのチャネル幅がＷｐであり、前記Ｎ型のトランジスターのチャネル長がＬｎであり、前記Ｎ型のトランジスターのチャネル幅がＷｎである場合、Ｗｐ／Ｌｐ＞Ｗｎ／Ｌｎの関係式が満たされてもよく、
前記第１の静電気保護抵抗素子の抵抗値は、前記第２の静電気保護抵抗素子の抵抗値より小さくてもよい。
【００１８】
このように、第１の静電気保護抵抗素子の抵抗値が第２の静電気保護抵抗素子の抵抗値より小さい時のＰ型のトランジスターのサイズは、第１の静電気保護抵抗素子の抵抗値が第２の静電気保護抵抗素子の抵抗値と等しい時のＰ型のトランジスターのサイズより小さくすることができる。
【００１９】
また、本発明の一態様では、前記第１の静電気保護抵抗素子の抵抗値は、前記第２の静電気保護抵抗素子の抵抗値と等しくてもよい。
【００２０】
このように、第１の静電気保護抵抗素子及び第２の静電気保護抵抗素子で構成される２つの静電気保護抵抗素子は、例えば特許文献３（特開２００７−７３７８３号公報）の図２の静電気保護抵抗素子１２のような１つの静電気保護抵抗素子の機能を維持できる。
【００２１】
また、本発明の一態様では、前記ノードは、第１のノード及び第２のノードを有してもよく、
前記第１のノードと前記出力パッドとの距離は、前記第２のノードと前記出力パッドとの距離より短くてもよく、
前記第１の静電気保護回路は、前記第１のノードに接続されてもよく、
前記第１の静電気保護抵抗素子は、前記第２のノードに接続されてもよく、
前記第２の静電気保護抵抗素子は、前記第２のノードに接続されてもよく、
前記Ｐ型のトランジスターは、前記第１の静電気保護抵抗素子を介して前記第２のノードに接続されてもよく、
前記Ｎ型のトランジスターは、前記第２の静電気保護抵抗素子を介して前記第２のノードに接続されてもよい。
【００２２】
このように、出力パッド側の第１のノードに第１の静電気保護回路を接続することができる。
【００２３】
また、本発明の一態様では、前記第１の静電気保護抵抗素子及び前記第２の静電気保護抵抗素子は、前記第１の電源電圧ラインと前記第２の電源電圧ラインとの間を前記Ｐ型のトランジスター及び前記Ｎ型のトランジスターを介して流れる貫通電流を抑制することができる。
【００２４】
このように、第１の静電気保護抵抗素子及び第２の静電気保護抵抗素子の各々は、静電気保護機能だけでなく、貫通電流抑制機能も備えることができる。
【００２５】
また、本発明の他の態様は、
上記に記載の出力回路と、
前記出力回路に接続される内部回路と、
を含むことを特徴とする集積回路装置に関係する。
【００２６】
本発明の他の態様によれば、集積回路装置は、高い耐性を持つ出力回路を含むことができる。
【００２７】
また、本発明の他の態様では、前記内部回路は、論理回路を有してもよく、
前記内部回路の出力は、前記論理回路の出力であってもよい。
【００２８】
このように、集積回路装置の目的に適合するように、内部回路を構成することできる。
【００２９】
また、本発明の他の態様では、集積回路装置は、
前記第１の電源電圧ラインと前記第２の電源電圧ラインとの間に配置される第２の静電気保護回路を
さらに含んでもよい。
【００３０】
このように、第２の静電気保護回路によって内部回路や出力回路を保護することができる。
【００３１】
また、本発明の他の態様は、
上記に記載の出力回路を含むことを特徴とする電子機器に関係する。
【００３２】
本発明の他の態様によれば、電子機器は、高い耐性を持つ出力回路を含むことができる。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の出力回路の構成例。
【図２】図１のＰ型のトランジスター及びＮ型のトランジスターの構成例。
【図３】図２の出力バッファーの他の構成例。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）、図４（Ｅ）は、図１の静電気保護回路の構成例。
【図５】図５（Ａ）、図５（Ｂ）、図５（Ｃ）は、図１の静電気保護回路の他の構成例。
【図６】集積回路装置の構成例。
【図７】集積回路装置を含むサーマルヘッドの構成例。
【図８】サーマルヘッドドライバーである集積回路装置の構成例。
【図９】印刷システムの外観図。
【図１０】図９に示されるホストコンピューターの構成例。
【発明を実施するための形態】
【００３４】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００３５】
１．  出力回路
図１は、本実施形態の出力回路の構成例を示す。図１に示されるように、出力回路は、Ｐ型のトランジスター１７及びＮ型のトランジスター１８を介して出力パッド１２から出力信号ＯＵＴを出力する。出力回路は、出力ラインＬＯと、出力パッド１２と、静電気保護回路１４と、第１の静電気保護抵抗素子１５と、第２の静電気保護抵抗素子１６と、Ｐ型のトランジスター１７と、Ｎ型のトランジスター１８と、を含むことができる。
【００３６】
出力ラインＬＯは、例えば、第１のノードＮＤ１と第２のノードＮＤ２とを有する。また、出力ラインＬＯには、出力パッド１２が接続され、第１のノードＮＤ１（広義には、出力ラインＬＯ）には、静電気保護回路１４が接続される。さらに、第２のノードＮＤ２と第３のノードＮＤ３（広義には、Ｐ型のトランジスター１７）との間には、第１の静電気保護抵抗素子１５が配置され、第２のノードＮＤ２と第４のノードＮＤ４（広義には、Ｎ型のトランジスター１８）との間には、第２の静電気保護抵抗素子１６が配置される。Ｐ型のトランジスター１７は、第１の電源電圧ラインＬＶ１と第３のノードＮＤ３（広義には、第２のノードＮＤ２）との間に配置され、Ｎ型のトランジスター１８は、第２の電源電圧ラインＬＶ２と第４のノードＮＤ４（広義には、第２のノードＮＤ２）との間に配置される。第１のノードＮＤ１と出力パッド１２との距離は、第２のノードＮＤ２と出力パッド１２との距離より短い。
【００３７】
なお、第１のノードＮＤ１は、出力ラインＬＯと静電気保護回路１４との接続ノードと呼ぶことができる。第２のノードＮＤ２は、出力ラインＬＯと第１の静電気保護抵抗素子１５（又は第２の静電気保護抵抗素子１６）との接続ノードと呼ぶことができる。第３のノードＮＤ３は、第１の静電気保護抵抗素子１５とＰ型のトランジスター１７との接続ノードと呼ぶことができる。第４のノードＮＤ４は、第２の静電気保護抵抗素子１６とＮ型のトランジスター１８との接続ノードと呼ぶことができる。
【００３８】
特許文献３（特開２００７−７３７８３号公報）の図１の出力回路（広義には、集積回路装置）は、特許文献３の図２の静電気保護抵抗素子１２を含んでいない。従って、特許文献３の出力パッド８に印加される静電気によって、特許文献３のＰ型のトランジスター６が破壊される恐れがある。言い換えれば、特許文献３の図１のＰ型のトランジスター６（広義には、出力バッファー６、７ａ、７ｂ）は、静電気保護回路１３、１４を通過する静電気に対して、無防備である。
【００３９】
一方、特許文献３の図２の出力回路は、静電気保護抵抗素子１２を含み、特許文献３の図２のＰ型のトランジスター６は、特許文献３の図１のＰ型のトランジスター６と比べて、静電気保護回路１３、１４を通過する静電気に対する耐性が高い。言い換えれば、特許文献３に接した当業者は、本出願時において特許文献３の静電気保護抵抗素子１２の重要性を認識していない。
【００４０】
特許文献３の静電気保護抵抗素子１２と等価な静電気保護抵抗素子として、本明細書に添付の図１の出力回路は、第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６を含むことができる。具体的には、特許文献３の静電気保護抵抗素子１２の抵抗値が本明細書に添付の図１の第１の静電気保護抵抗素子１５の抵抗値に等しいこと、及び特許文献３の静電気保護抵抗素子１２の抵抗値が本明細書に添付の図１の第２の静電気保護抵抗素子１６の抵抗値に等しいことを想定する。この場合、特許文献３の静電気保護抵抗素子１２が静電気を吸収する能力は、本明細書に添付の図１の第１の静電気保護抵抗素子１５（又は第２の静電気保護抵抗素子１６）が静電気を吸収する能力と等しい。従って、本明細書に添付の図１の出力回路は、例えば特許文献３の静電気保護抵抗素子１２のような静電気保護抵抗素子の本来の機能を維持できる。
【００４１】
ところで、本明細書に添付の図１において、第１の静電気保護抵抗素子１５は、第２のノードＮＤ２と第３のノードＮＤ３との間に配置されている。また、第２の静電気保護抵抗素子１６は、第２のノードＮＤ２と第４のノードＮＤ４の間に配置されている。言い換えれば、第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６は、第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間に配置されている。従って、第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６は、Ｐ型のトランジスター１７及びＮ型のトランジスター１８の双方が過渡的にＯＮする時に第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間を流れる貫通電流を減少させることができる。
【００４２】
図２は、図１のＰ型のトランジスター１７及びＮ型のトランジスター１８の構成例を示す。図２に示されるように、Ｐ型のトランジスター１７のドレインは、第３のノードＮＤ３（広義には、第１の静電気保護抵抗素子１５）に接続され、Ｎ型のトランジスター１８のドレインは、第４のノードＮＤ４（広義には、第２の静電気保護抵抗素子１６）に接続される。このように、Ｐ型のトランジスター１７及びＮ型のトランジスター１８（広義には、ＣＭＯＳトランジスター）は、出力バッファー２９を構成する。言い換えれば、出力バッファー２９は、Ｐ型のトランジスター１７及びＮ型のトランジスター１８を含む。
【００４３】
Ｐ型のトランジスター１７のソースは、第１の電源電圧ラインＬＶ１に接続され、Ｎ型のトランジスター１８のソースは、第２の電源電圧ラインＬＶ２に接続される。Ｐ型のトランジスター１７のゲートに入力される信号によって、Ｐ型のトランジスター１７は、ＯＮ又はＯＦＦされる。Ｎ型のトランジスター１８のゲートに入力される信号によって、Ｎ型のトランジスター１８は、ＯＮ又はＯＦＦされる。なお、Ｐ型のトランジスター１７のゲートは、Ｎ型のトランジスター１８のゲートに接続することができる。
【００４４】
第１の電源電圧ラインＬＶ１には、第１の電源電圧ＶＤＤ（狭義には、高電位側電源電源）が供給され、第２の電源電圧ラインＬＶ２には、第２の電源電圧ＶＳＳ（狭義には、低電位側電源電圧）が供給される。Ｐ型のトランジスター１７がＯＮする一方、Ｎ型のトランジスター１８がＯＦＦする時に、出力バッファー２９は、第３のノードＮＤ３を駆動する。即ち、出力バッファー２９（Ｐ型のトランジスター１７）は、第１の静電気保護抵抗素子１５を介して出力ラインＬＯを駆動する。同様に、Ｐ型のトランジスター１７がＯＦＦする一方、Ｎ型のトランジスター１８がＯＮする時に、出力バッファー２９（Ｎ型のトランジスター１８）は、第２の静電気保護抵抗素子１６を介して出力ラインＬＯを駆動する。このように、出力バッファー２９は、第１の静電気保護抵抗素子１５又は第２の静電気保護抵抗素子１６の何れか一方で出力ラインＬＯを駆動する。従って、図２の２つの静電気保護抵抗素子１５、１６を含む出力回路は、例えば特許文献３の図２の静電気保護抵抗素子１２のような１つの静電気保護抵抗素子を含む出力回路と比べて、出力特性を維持できる。
【００４５】
例えば、Ｐ型のトランジスター１７のゲートに入力される信号がＬｏｗレベル（「０」）を示す場合、第３のノードＮＤ３は、Ｈｉｇｈレベル（「１」）を示すことができる。また、Ｎ型のトランジスター１８のゲートに入力される信号がＨｉｇｈレベル（「１」）を示す場合、第４のノードＮＤ４は、Ｌｏｗレベル（「０」）を示すことができる。このように、Ｐ型のトランジスター１７及びＮ型のトランジスター１８で構成される１段の回路を含む出力バッファー２９は、反転型のバッファーと呼ぶことができる。なお、出力バッファー２９は、３段以上の奇数段の回路を含んで、反転型のバッファーを構成してもよい。
【００４６】
図３は、図２の出力バッファー２９の他の構成例を示す。図３に示すように、出力バッファー２９は、２段の回路を含むことができる。具体的には、出力バッファー２９は、Ｐ型のトランジスター３７及びＮ型のトランジスター３８をさらに含むことができる。
【００４７】
図３に示されるように、Ｐ型のトランジスター３７のドレインは、Ｐ型のトランジスター１７のゲート及びＮ型のトランジスター１８のゲートの双方に接続される。Ｎ型のトランジスター３８のドレインも、Ｐ型のトランジスター１７のゲート及びＮ型のトランジスター１８のゲートの双方に接続される。このように、Ｐ型のトランジスター１７、Ｎ型のトランジスター１８、Ｐ型のトランジスター３７及びＮ型のトランジスター３８は、出力バッファー２９を構成する。
【００４８】
Ｐ型のトランジスター３７のソースは、第１の電源電圧ラインＬＶ１に接続され、Ｎ型のトランジスター３８のソースは、第２の電源電圧ラインＬＶ２に接続される。Ｐ型のトランジスター３７のゲートに入力される信号によって、Ｐ型のトランジスター３７は、ＯＮ又はＯＦＦされ、これにより、Ｐ型のトランジスター１７及びＮ型のトランジスター１８は、ＯＮ又はＯＦＦされる。Ｎ型のトランジスター３８のゲートに入力される信号によって、Ｎ型のトランジスター３８は、ＯＮ又はＯＦＦされ、これにより、Ｐ型のトランジスター１７及びＮ型のトランジスター１８は、ＯＮ又はＯＦＦされる。なお、Ｐ型のトランジスター３７のゲートは、Ｎ型のトランジスター３８のゲートに接続することができる。
【００４９】
例えば、Ｐ型のトランジスター３７のゲートに入力される信号がＬｏｗレベル（「０」）を示す場合、第４のノードＮＤ４は、Ｌｏｗレベル（「０」）を示すことができる。また、Ｎ型のトランジスター３８のゲートに入力される信号がＨｉｇｈレベル（「１」）を示す場合、第３のノードＮＤ３は、Ｈｉｇｈレベル（「１」）を示すことができる。このように、Ｐ型のトランジスター１７、Ｎ型のトランジスター１８、Ｐ型のトランジスター３７及びＮ型のトランジスター３８で構成される２段の回路を含む出力バッファー２９は、非反転型のバッファーと呼ぶことができる。なお、出力バッファー２９は、４段以上の偶数段の回路を含んで、非反転型のバッファーを構成してもよい。
【００５０】
出力回路の目的に適合するように、出力回路は、図２で示すような反転型の出力バッファーを含んでもよく、図３で示すような非反転型の出力バッファーを含んでもよい。このように、出力バッファー２９の出力を調整することができる。なお、出力バッファー２９は、図２や図３の内容に限定されない。例えば、出力バッファー２９は、本出願時において当業者に知られている出力バッファーで構成することができる。但し、本出願時において当業者に知られている出力バッファーは、図２等で示されるようなＰ型のトランジスター１７及びＮ型のトランジスター１８を含む必要がある。
【００５１】
また、出力回路の目的に適合するように、出力バッファー２９の出力特性を設計することができる。例えば、Ｐ型のトランジスター１７の電流駆動能力をＮ型のトランジスター１８の電流駆動能力に一致させることができる。加えて、例えば、第１の静電気保護抵抗素子１５の抵抗値は、第２の静電気保護抵抗素子１６の抵抗値（例えば、５０〜６０［Ω］）と等しくてもよい。なお、第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６の各々は、本出願時において当業者に知られている手法で作成することができ、例えば、ポリシリコンを用いて作成することができる。
【００５２】
なお、Ｐ型のトランジスター１７のチャネル長およびチャネル幅がそれぞれＬｐおよびＷｐであり、Ｎ型のトランジスター１８のチャネル長およびチャネル幅がそれぞれＬｎおよびＷｎであると想定する。Ｗｐ／Ｌｐ＝Ｗｎ／Ｌｎの場合、一般に、Ｎ型のトランジスターの電流駆動能力は、Ｐ型のトランジスターの電流駆動能力の２〜３倍である。言い換えれば、Ｐ型のトランジスター１７の電流駆動能力をＮ型のトランジスター１８の電流駆動能力に一致させる場合、Ｗｐ／Ｌｐ＞Ｗｎ／Ｌｎの関係式が満たされる。この関係式は、Ｐ型のトランジスター１７のサイズがＮ型のトランジスター１８のサイズよりも大きいことを意味する。従って、Ｐ型のトランジスター１７の耐性（静電気保護回路１４を通過する静電気に対する耐性）は、Ｎ型のトランジスター１８の耐性よりも高い。
【００５３】
Ｐ型のトランジスター１７の耐性がＮ型のトランジスター１８の耐性よりも高い場合、第１の静電気保護抵抗素子１５の抵抗値は、第２の静電気保護抵抗素子１６の抵抗値より小さくてもよい。言い換えれば、Ｐ型のトランジスター１７の耐性をＮ型のトランジスター１８の耐性と等しくするように、第１の静電気保護抵抗素子１５の抵抗値は、第２の静電気保護抵抗素子１６の抵抗値より小さくてもよい。
【００５４】
Ｐ型のトランジスター１７の電流駆動能力が一定である場合、第１の静電気保護抵抗素子１５の抵抗値が小さい程、Ｐ型のトランジスター１７のサイズも小さくなる。従って、Ｗｐ／Ｌｐ＞Ｗｎ／Ｌｎの関係式が満たされ、第１の静電気保護抵抗素子１５の抵抗値が第２の静電気保護抵抗素子１６の抵抗値より小さい場合、出力回路のサイズを小さくすることができる。
【００５５】
図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）、図４（Ｅ）は、図１の静電気保護回路１４の構成例を示す。図４（Ａ）に示すように、静電気保護回路１４は、出力ラインＬＯ（狭義には、第１のノードＮＤ１）と第２の電源電圧ラインＬＶ２との間に逆方向接続されたダイオードであってもよい。図４（Ｂ）に示すように、静電気保護回路１４は、互いに接続されるゲート及びソースを有するＮ型のトランジスターであってもよい。Ｎ型のトランジスターのドレインは、出力ラインＬＯに接続され、Ｎ型のトランジスターのソースは、第２の電源電圧ラインＬＶ２に接続される。図４（Ｃ）に示すように、静電気保護回路１４は、互いに接続されるゲート及びソースを有するＰ型のトランジスターであってもよい。Ｐ型のトランジスターのソースは、出力ラインＬＯに接続され、Ｐ型のトランジスターのドレインは、第２の電源電圧ラインＬＶ２に接続される。図４（Ｄ）に示すように、静電気保護回路１４は、互いに接続されるゲート及びドレインを有するＰ型のトランジスターであってもよい。図４（Ｅ）に示すように、静電気保護回路１４は、互いに接続されるゲート及びドレインを有するＮ型のトランジスターであってもよい。
【００５６】
図５（Ａ）、図５（Ｂ）、図５（Ｃ）は、図１の静電気保護回路１４の他の構成例を示す。図５（Ａ）に示すように、静電気保護回路１４は、２つのダイオードであってもよい。２つのダイオードのうちの１つは、出力ラインＬＯ（狭義には、第１のノードＮＤ１）と第２の電源電圧ラインＬＶ２との間に逆方向接続されたダイオードである。２つのダイオードのうちのもう１つは、第１の電源電圧ラインＬＶ１と出力ラインＬＯ（狭義には、第１のノードＮＤ１）との間に逆方向接続されたダイオードである。図５（Ｂ）に示すように、静電気保護回路１４は、２つのトランジスターであってもよい。２つのトランジスターのうちの１つは、互いに接続されるゲート及びソースを有するＮ型のトランジスターである。Ｎ型のトランジスターのドレインは、出力ラインＬＯに接続され、Ｎ型のトランジスターのソースは、第２の電源電圧ラインＬＶ２に接続される。２つのトランジスターのうちのもう１つは、互いに接続されるゲート及びソースを有するＰ型のトランジスターである。Ｐ型のトランジスターのドレインは、出力ラインＬＯに接続され、Ｐ型のトランジスターのソースは、第１の電源電圧ラインＬＶ１に接続される。図５（Ｃ）に示すように、静電気保護回路１４は、２つのトランジスター（互いに接続されるゲート及びドレインを有するＮ型のトランジスター、並びに互いに接続されるゲート及びドレインを有するＰ型のトランジスター）であってもよい。
【００５７】
なお、図１の静電気保護回路１４は、図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）、図４（Ｅ）や図５（Ａ）、図５（Ｂ）、図５（Ｃ）の内容に限定されない。例えば、静電気保護回路１４は、本出願時において当業者に知られている静電気保護回路で構成することができる。
【００５８】
２．  集積回路装置
図６は、集積回路装置の構成例を示す。図６に示されるように、集積回路装置は、図１の出力回路１２、１４、１５、１６、１７、１８と、出力回路に接続される内部回路６２と、を含む。また、集積回路装置は、第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間に配置される静電気保護回路６４を含むことができる。
【００５９】
集積回路装置の目的に適合するように、内部回路６２は、様々な回路で構成することできる。例えば、内部回路６２は、論理回路を有することができる。また、内部回路６２の出力として、論理回路の出力を採用することができる。図６の内部回路６２（論理回路）は、本出願時において当業者に知られている内部回路（論理回路）で構成することができる。
【００６０】
静電気保護回路６４（第２の静電気保護回路）は、静電気保護回路１４（第１の静電気保護回路）と同様に、本出願時において当業者に知られている静電気保護回路で構成することができる。例えば、静電気保護回路６４は、第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間に逆方向接続されたダイオードであってもよい。
【００６１】
ところで、静電気保護回路６４は、第１の電源電圧ラインＬＶ１又は第２の電源電圧ラインＬＶ２に印加される静電気を吸収する。静電気保護回路６４で吸収できなかった静電気は、スパイク電流として、Ｐ型のトランジスター１７、第１の静電気保護抵抗素子１５、第２の静電気保護抵抗素子１６及びＮ型のトランジスター１８を通過する。第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間に第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６が存在することで、Ｐ型のトランジスター１７及びＮ型のトランジスター１８を通過するスパイク電流を減少させることができる。言い換えれば、第１の静電気保護抵抗素子１５及び第２の静電気保護抵抗素子１６は、Ｐ型のトランジスター１７及びＮ型のトランジスター１８の耐性を強めることができる。
【００６２】
２．１  サーマルヘッド
図７は、集積回路装置１０を含むサーマルヘッドの構成例を示す。図７に示されるサーマルヘッドは、セラミック板７２の上に、複数のサーマル抵抗素子７０（広義には発熱素子、発熱抵抗体）が形成されている。図７の集積回路装置１０は、図６の集積回路装置と同様に、図１の出力回路１２、１４、１５、１６、１７、１８を含むことができる。例えば、図７の集積回路装置１０−１の出力回路は、シリアルデータＳＤを集積回路装置１０−２に転送又は出力することできる。
【００６３】
図７において、セラミック板７２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子７０が配列されている。複数のサーマル抵抗素子７０の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド（セラミック板７２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッドは、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）を含む。複数のサーマル抵抗素子７０の他端には、第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の出力が電気的に接続される。第１〜第（Ｍ−１）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−（Ｍ−１））の各々は、図１の出力回路１２、１４、１５、１６、１７、１８を含むことができる。第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）は、カスケード接続されている。
【００６４】
第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の各々は、第１〜第Ｎの発熱素子７０１、・・・、７０Ｎに接続される第１〜第Ｎの出力トランジスターの出力を例えば接地電源電圧に設定することで、第１〜第Ｎの発熱素子７０１、・・・、７０Ｎに電流を流す（駆動する）ことができる。
【００６５】
なお、サーマルヘッドドライバー以外のドライバー（電気光学装置ドライバー（例えば、液晶ドライバー、プラズマパネルドライバー、ＬＥＤ表示ドライバー、有機ＥＬ表示ドライバー、蛍光表示管ドライバー）、プリンタードライバー（例えば、ＬＥＤプリントヘッドドライバー、有機ＥＬプリントヘッドドライバー）等）も、集積回路装置として、図１の出力回路１２、１４、１５、１６、１７、１８を含むことができる。このようなドライバーは、例えば有機ＬＥＤ（広義には発光素子）等を駆動してもよい。また、ドライバーの目的に応じて、出力トランジスターは、Ｎ型のトランジスター又はＰ型のトランジスターで構成することができる。また、出力トランジスターは、ＣＭＯＳトランジスターで構成することもできる。
【００６６】
２．２  サーマルヘッドドライバー
図８は、サーマルヘッドドライバーである集積回路装置１０の構成例を示す。なお、出力トランジスターＯＤをＰ型のトランジスター又はＣＭＯＳトランジスターで構成する場合、当業者は、以下に説明されるドライバーの一部の構成が必要に応じて変形されることを容易に理解できるであろう。図８に示されるサーマルドライバー（１０）は、図７の第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）のうちの何れか１つのサーマルヘッドドライバーを表す。
【００６７】
サーマルヘッドドライバー（１０）は、複数のドライバーブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。具体的には、サーマルヘッドドライバー（１０）は、複数の出力トランジスターＯＤ１〜ＯＤＮと、複数の出力制御回路ＯＣ１〜ＯＣＮと、複数のラッチＬＴ１〜ＬＴＮと、複数のレジスター（フリップフロップ）ＤＦＦ１〜ＤＦＦＮとを含むことができる。以下の説明において、複数のドライバーブロックＤＢ１〜ＤＢＮの中のｊ（１≦ｊ≦Ｎ、ｊは整数）番目のドライバーブロックを「ＤＢｊ」として表すことがある。また、複数の出力トランジスターＯＤ１〜ＯＤＮの中のｊ番目の出力トランジスターを「ＯＤｊ」として表すことがある。同様に、ｊ番目の出力制御回路、ｊ番目のラッチ及びｊ番目のレジスターを、それぞれ、「ＯＣｊ」、「ＬＴｊ」及び「ＤＦＦｊ」として表すことがある。
【００６８】
サーマルヘッドドライバー（１０）には、クロック信号ＣＬＫ、シリアルデータＳＤ（ＳＩ）、ラッチ信号ＬＡＴ及びストローブ信号ＳＴＢが、入力される。１ビットデータ（広義には、画素データ）は、シリアルデータＳＤとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＮの各々に１ビットデータを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバーブロックＤＢ１〜ＤＢＮに供給される。
【００６９】
ドライバーブロックＤＢ１〜ＤＢＮの第１〜第ＮのレジスターＤＦＦ１、・・・、ＤＦＦＮは、シフトレジスターを構成する。シフトレジスターを構成する各レジスターＤＦＦは、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。シフトレジスターは、図６の内部回路６２（狭義には、論理回路）と呼ぶことができる。言い換えれば、図６の内部回路６２は、図８のシフトレジスター（ＤＦＦ１、・・・、ＤＦＦＮ）を含むことができる。図８のシフトレジスターから出力されるシリアルデータＳＤ（ＯＵＴ）は、図６の出力バッファー２９に送ることができ、出力パッド１２から出力信号ＯＵＴを出力することできる。
【００７０】
なお、サーマルヘッドドライバー（例えば図７の符号１０−１で示されるサーマルドライバー）は、入力信号ＩＮとして入力したシリアルデータＳＤをシフトレジスター（狭義には、第Ｎのレジスター（フリップフロップ）ＤＦＦＮ）を介して、次段のサーマルヘッドドライバー（例えば図７の符号１０−２で示されるサーマルドライバー）に出力信号ＯＵＴとして、出力する。次段のサーマルヘッドドライバー（１０−２）のシフトレジスターを構成する各レジスターも、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。
【００７１】
ｊ番目のドライバーブロックＤＢｊにおいて、ラッチＬＴｊは、ラッチ信号ＬＡＴが例えばＨｉｇｈレベルのとき、レジスターＤＦＦｊに取り込んだ１ビットデータをラッチ（保持）する。ラッチＬＴｊの出力は、出力制御回路ＯＣｊに入力される。出力制御回路ＯＣｊは、ストローブ信号ＳＴＢと、ドライバーブロックＤＢｊに対応した画素データ（ラッチＬＴｊにラッチされた１ビットデータ）とに基づいて、出力制御信号ｃｎｔｊを生成する。出力トランジスターＯＤｊは、Ｎ型のトランジスターにより構成される。出力トランジスターＯＤｊのドレインが、ドライバー出力ＤＯｊとなる。
【００７２】
ドライバーブロックＤＢ１〜ＤＢＮの出力トランジスターＯＤ１〜ＯＤＮのソースには、接地電源電圧ＧＮＤが供給される。出力トランジスターＯＤｊのゲートには、出力制御回路ＯＣｊからの出力制御信号ｃｎｔｊが供給される。図８では、ｊ番目のドライバーブロックＤＢｊにおいて、出力制御信号ｃｎｔｊにより、出力トランジスターＯＤｊのソース・ドレイン間が電気的に導通することで、ドライバー出力ＤＯｊが接地電源電圧ＧＮＤに設定される。
【００７３】
３．  電子機器
図９は、印刷システムの外観図を示す。
図９に示される印刷システムは、ホストコンピューター（広義には制御部）と、レシート９１等を発行するプリンター９４とを含む。ホストコンピューターは、本体９５と、表示装置（広義には、電気光学装置）９６と、キーボード９７と、ポインティングデバイスとしてのマウス９８とを含む。プリンター９４は、例えば図８に示されるサーマルドライバー（１０）を含む。
【００７４】
図１０は、図９に示されるホストコンピューターの構成例を示す。ホストコンピューターでは、ＣＰＵ１０１に、バスライン１０２を介して、プログラムデータ等が格納されたＲＯＭ１０３、データ処理の作業エリアや印刷データがバッファーリングされるＲＡＭ１０４、プリンター９４に印刷データや印刷コマンド等を送信する通信インタフェース１０５、表示装置９６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラー１０６、キーボード９７から入力キーに対応するキー信号を取り込むキーボードコントローラー１０７、マウス９８とのデータ等のやり取りを制御するマウスコントローラー１０８が接続されている。また、プリンター９４は、通信インタフェース１０５からの印刷データ（広義には、シリアルデータ）等を受信する通信インタフェース１０９を含む。
【００７５】
ＣＰＵ１０１は、ＲＯＭ１０３又はＲＡＭ１０４に格納されたプログラムに従って印刷処理を実行し、印刷データをＲＡＭ１０４に展開したり、ＲＡＭ１０４の印刷データを、通信インタフェース１０５を介してプリンター９４に転送したりすることができる。
【００７６】
図１の出力回路を含む電子機器は、例えばプリンター９４であるが、表示装置９６も、図１の出力回路を含むことができる。プリンター９４や表示装置９６以外の携帯電話、ページャ、時計、液晶テレビ、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ、ＰＯＳ端末等の電子機器も、図１の出力回路を含むことができる。
【００７７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【符号の説明】
【００７８】
１０  集積回路装置、  １２  出力パッド、  １４，６４  静電気保護回路、
１５，１６  静電気保護抵抗素子、  １７，３７  Ｐ型のトランジスター、
１８，３８  Ｎ型のトランジスター、  ２９  出力バッファー、
７０  サーマル抵抗素子、  ７２  セラミック板、  ９１  レシート、
９４  プリンター、  ９５  本体、  ９６  表示装置、  ９７  キーボード、
９８  マウス、  １０１  ＣＰＵ、  １０２  バスライン、  １０３  ＲＯＭ、
１０４  ＲＡＭ、  １０５，１０９  通信インタフェース、
１０６  ディスプレイコントローラー、  １０７  キーボードコントローラー、
１０８  マウスコントローラー、  ＣＬＫ  クロック信号、  ｃｎｔ  出力制御信号、
ＤＢ  ドライバーブロック、  ＤＦＦ  フリップフロップ、  ＤＯ  ドライバー出力、
ＧＮＤ，ＶＤＤ，ＶＨ，ＶＳＳ  電源電圧、  ＩＮ  入力信号、
ＬＡＴ  ラッチ信号、  ＬＴ  ラッチ、  ＬＯ  出力ライン、
ＬＶ１，ＬＶ２  電源電圧ライン、  ＮＤ１〜ＮＤ４  ノード、
ＯＣ  出力制御回路、  ＯＤ  出力トランジスター、  ＯＵＴ  出力信号、
ＳＤ  シリアルデータ、  ＳＴＢ  ストローブ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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