(57)【要約】【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。【解決手段】本発明の半導体装置は、半導体基板１の活性領域上にゲート絶縁膜５ａを介して形成されたゲート電極１０５と、ゲート電極１０５側面を覆う第１絶縁膜サイドウォール５ｂと、ゲート電極１０５を挟んで形成されたソース領域１０８Ｓ及びドレイン領域１０８Ｄにおいて、側面が第１絶縁膜サイドウォール５ｂに接して半導体基板１上面に形成されたシリコン層１０９と、第１絶縁膜サイドウォール５ｂを介してゲート電極１０５側面と対向し、底面がシリコン層１０９上面に接して形成された第２絶縁膜サイドウォール５ｄと、シリコン層１０９内下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内上層部に設けられた高濃度不純物層１０９ｂと、ＬＤＤ不純物層１０９ａの下方、半導体基板１の表面側に形成されたポケット不純物層１０８ａとを具備する。【選択図】図１０
2011129565.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の側面を覆う第１絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第１絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、
前記第１絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第２絶縁膜サイドウォールと、
前記シリコン層内の下層部に設けられた第１導電型のＬＤＤ不純物層と、
前記シリコン層内の上層部に設けられ、前記ＬＤＤ不純物層よりも不純物濃度の高い第１導電型の高濃度不純物層と、
前記ＬＤＤ不純物層の下であって、前記半導体基板の表面側に形成された第２導電型のポケット不純物層と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜サイドウォールの外側であって、前記第２絶縁膜サイドウォールの下方で、前記ＬＤＤ不純物層を介して前記高濃度不純物層が前記第１絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第２導電型のポケット不純物層を形成する工程と、
前記ゲート電極の側面に第１絶縁膜サイドウォールを形成する工程と、
前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、
前記シリコン層内の下層部に第１導電型のＬＤＤ不純物層を形成する工程と、
前記第１絶縁膜サイドウォールの側面に、第２絶縁膜サイドウォールを形成する工程と、
前記第２絶縁膜サイドウォールをマスクとして前記ＬＤＤ不純物層よりも高濃度の第１導電型の不純物を導入し、前記シリコン層内の上層部に第１導電型の高濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコン層内で、前記高濃度不純物層が前記ＬＤＤ不純物層を介して前記第１絶縁膜サイドウォールの側面と対向するように形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ＬＤＤ不純物層を形成する工程において、第１導電型の不純物のＲｐ（射影飛程）が、前記シリコン層の膜厚の概略中間位置となるように第１導電型の不純物をイオン注入で導入することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記高濃度不純物層を形成する工程において、第１導電型の不純物のＲｐ（射影飛程）が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第１導電型の不純物をイオン注入で導入することを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
第１の回路領域と第２の回路領域を有する半導体装置であって、
前記第１の回路領域に具備されるＭＯＳ型トランジスタが、
半導体基板に埋め込まれた絶縁膜によって絶縁分離された第１活性領域と、
前記第１活性領域上に形成されたゲート絶縁膜を介して該第１活性領域に形成された第１ゲート電極と、
前記第１ゲート電極を挟んだ両側の第１活性領域に形成されたソース領域及びドレイン領域と、
前記ゲート電極の側面を覆う第１絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第１絶縁膜サイドウォールを介して前記第１ゲート電極の側面と対向するように前記半導体基板の上面に形成された第１シリコン層と、
前記第１絶縁膜サイドウォールを介して前記第１ゲート電極の側面と対向し、底面が前記第１シリコン層の上面に接触するように形成された第２絶縁膜サイドウォールと、
前記第１シリコン層内の下層部に設けられた第１導電型のＬＤＤ不純物層と、
前記第１シリコン層内の上層部に設けられ、前記ＬＤＤ不純物層よりも不純物濃度の高い第１導電型の高濃度不純物層と、
前記ＬＤＤ不純物層の下であって、前記半導体基板の表面側に形成された第２導電型のポケット不純物層と、
を備え、
前記第２の回路領域に具備されるＭＯＳ型トランジスタが、
前記半導体基板に形成された第２活性領域と、
前記第２活性領域に形成された第２ゲート電極と、
前記第２ゲート電極を挟んだ前記第２活性領域上に前記第１シリコン層と同時に形成された第２シリコン層と、
前記第２シリコン層内および前記第２活性領域の前記半導体基板表面に形成され、前記ＬＤＤ不純物層よりも不純物濃度の低い低濃度不純物層からなるソース領域およびドレイン領域と、
を備えてなることを特徴とする半導体装置。
【請求項９】
前記第１の回路領域において、
前記第１絶縁膜サイドウォールの外側であって、前記第２絶縁膜サイドウォールの下方で、前記ＬＤＤ不純物層を介して前記高濃度不純物層が前記第１絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の回路領域において、
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項８または９に記載の半導体装置。
【請求項１１】
前記第１の回路領域が周辺回路領域であり、
前記第２の回路領域がメモリセル領域であり、
前記第１の回路領域に具備されるＭＯＳ型トランジスタは、プレーナゲート型トランジスタであり、
前記第２の回路領域に具備されるＭＯＳ型トランジスタは、トレンチ型トランジスタであり、前記第２ゲート電極の一部が前記半導体基板に埋没されて設けられていることを特徴とする請求項８〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記メモリセル領域に形成されたこのゲート電極の両側に設けられたメモリセル領域のソース領域及びドレイン領域のいずれか一方と接続されているビット配線と、
前記メモリセル領域に形成されたソース領域及びドレイン領域の他方と接続されているキャパシタ素子と、
を有することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１の回路領域と第２の回路領域よりなる半導体装置の製造方法において、
半導体基板に、前記半導体基板との接触面にゲート絶縁膜を有するゲート電極を、前記第１の回路領域と前記第２の回路領域にそれぞれ形成する工程と、
前記第２の回路領域をマスクして、前記第１の回路領域の前記ゲート電極の両側に対応する領域に第２導電型のポケット不純物層を形成する工程と、
前記第１の回路領域と前記第２の回路領域にそれぞれ同時に、前記ゲート電極の側面に第１絶縁膜サイドウォールを形成し、次いで、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を同時に形成する工程と、
前記第２の回路領域をマスクして、前記第１の回路領域の前記シリコン層内の下層部に第１導電型のＬＤＤ不純物層を形成する工程と、
前記第１の回路領域と前記第２の回路領域にそれぞれ同時に、前記第１絶縁膜サイドウォールの側面に、第２絶縁膜サイドウォールを形成する工程と、
前記第２の回路領域をマスクして、前記第１の回路領域の前記第２絶縁膜サイドウォールに覆われていない前記シリコン層に前記ＬＤＤ不純物よりも高濃度の第１導電型の不純物を導入し、前記シリコン層内の上層部に第１導電型の高濃度不純物層を形成する工程と、
前記第１の回路領域と前記第２の回路領域の全体を覆う第１の層間絶縁膜を形成する工程と、
前記第２の回路領域の前記シリコン層上にコンタクトホールを形成して、前記第２の回路領域の前記シリコン層に第１導電型の不純物を前記ＬＤＤ不純物層よりも低濃度に導入し、低濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記ＬＤＤ不純物層を形成する工程において、第１導電型の不純物のＲｐ（射影飛程）が、前記シリコン層の膜厚の概略中間位置となるように第１導電型の不純物をイオン注入で導入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記高濃度不純物層を形成する工程において、第１導電型の不純物のＲｐ（射影飛程）が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第１導電型の不純物をイオン注入で導入することを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記低濃度不純物層を形成する工程において、前記第２の回路領域に設けたシリコン層内と前記第２の回路領域に設けたシリコン層の下方に位置する前記半導体基板の表面の双方に、前記第１導電型の不純物をイオン注入で導入することを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化の進展に伴い、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタのゲート電極の寸法（ゲート長）も縮小し、短チャネル効果による電気特性への影響が深刻となっている。
ＭＯＳ型トランジスタの短チャネル効果を抑制する手段として、ソース・ドレイン領域にエピタキシャル成長で形成したシリコン層を設けたもの（特許文献１）や、ソース・ドレイン領域を形成するための不純物と反対導電型のポケット層を設けたもの（特許文献２）が知られている。
【０００３】
シリコン層とポケット層を設けたトランジスタを製造しようとした場合の一例を図２１に示す。この製造方法では、まず、半導体基板９１上に、ゲート絶縁膜９４、ゲート電極９５及び絶縁膜９６を積層し、一般的な方法によりパターニングを行うことにより、ゲート電極を形成する。次いで、図２１（Ａ）に示す如く、Ｐ型不純物のイオン注入及びＮ型不純物のイオン注入を順次行うことにより、ポケット不純物層９２及びＬＤＤ（Lightly Doped Drain）不純物層９３を形成する。次に、図２１（Ｂ）に示す如く、ゲート電極９５の側面に絶縁膜によりサイドウォール９７を形成する。その後、図２１（Ｃ）に示す如く、ＬＤＤ不純物層９３上にエピタキシャル成長させることにより、後の工程でソース及びドレイン部分となるシリコン層９８のせり上げ形成を行う。続いて、図２１（Ｄ）に示す如く、シリコン層９８にイオン注入を行うことにより、高濃度の不純物層９９を形成する。高濃度の不純物層９９はＬＤＤ不純物層９３と電気的接続をするために、半導体基板９１の表面に到達するように設けられる。ＭＯＳ型トランジスタでは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長（Ｌｍｉｎ）向上の観点から、ＬＤＤ不純物層９３と高濃度の不純物層９９を含むソース・ドレイン領域の深さは浅く設定する必要がある。しかしながら、図２１に示した従来のＭＯＳ型トランジスタでは、ＬＤＤ不純物層９３を浅く形成するに従って、高濃度の不純物層９９をそれよりも浅く形成することが困難となり、高濃度の不純物層９９の底部とポケット不純物層９２とが接する構造となってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１３４７３２号公報
【特許文献２】特開平６−１９６４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したトランジスタでは、ソース・ドレイン領域９９とＬＤＤ不純物層９３との電気的接続の観点から、シリコン層９８のせり上げ量を大きくしたとしても、ソース・ドレイン領域９９の底部の位置は、図２１（Ｄ）に示すような位置に設定するしかない。そのため、ソース・ドレイン領域９９のＬｍｉｎ向上度合いにも制限あり、それ以上のＬｍｉｎ向上策がないため、微細化が進むにつれて、短チャネル効果抑制が困難になってくるという問題があった。
さらなる微細化の進展に対応するためには、ＭＯＳ型トランジスタの短チャネル効果を従来以上に抑制する必要がある。しかしながら、従来の方法では、微細化した場合の短チャネル効果の抑制が十分ではなく、高集積化のためにさらに微細化したＭＯＳ型トランジスタを備えた半導体装置を製造することが困難であった。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の側面を覆う第１絶縁膜サイドウォールと、前記ソース領域及びドレイン領域において、前記第１絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、前記第１絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第２絶縁膜サイドウォールと、前記シリコン層内の下層部に設けられた第１導電型のＬＤＤ不純物層と、前記シリコン層内の上層部に設けられ、前記ＬＤＤ不純物層よりも不純物濃度の高い第１導電型の高濃度不純物層と、前記ＬＤＤ不純物層の下であって、前記半導体基板の表面側に形成された第２導電型のポケット不純物層と、を備えてなることを特徴とする。
本発明の半導体装置の製造方法は、下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第２導電型のポケット不純物層を形成する工程と、前記ゲート電極の側面に第１絶縁膜サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、前記シリコン層内の下層部に第１導電型のＬＤＤ不純物層を形成する工程と、前記第１絶縁膜サイドウォールの側面に、第２絶縁膜サイドウォールを形成する工程と、前記第２絶縁膜サイドウォールをマスクとして前記ＬＤＤ不純物層よりも高濃度の第１導電型の不純物を導入し、前記シリコン層内の上層部に第１導電型の高濃度不純物層を形成する工程と、を有することを特徴とする。
【発明の効果】
【０００７】
上記の構成によれば、ゲート電極端から高濃度ソース・ドレイン不純物層（高濃度不純物層）は離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図１０】本発明の第１実施形態に係る半導体装置の一例を示す断面模式図である。
【図１１】本発明の第２実施形態に係る半導体装置のメモリセル領域の平面構造を示す概念図である。
【図１２】本発明の第２実施形態に係る半導体装置の周辺回路領域の平面構造を示す概念図である。
【図１３】本発明の第２実施形態に係る半導体装置の一例を示す断面模式図であって、図１３（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１３（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１４（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、１４（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１５（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１５（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１６（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１６（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１７（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１７（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１８】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１８（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１８（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図１９】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図１９（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図１９（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図２０】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図であって、図２０（Ａ）は図１１のＡ−Ａ’線の断面模式図であり、図２０（Ｂ）は図１２のＢ−Ｂ’線の断面模式図である。
【図２１】シリコン層とポケット層を設けたトランジスタの製造方法の一例を示す工程図であって、（Ａ）はＬＤＤ注入後の断面模式図であり、（Ｂ）はサイドウォール形成後の断面模式図であり、（Ｃ）はシリコン層形成後の断面模式図であり、（Ｄ）はソース・ドレイン形成後の断面模式図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施するための形態について説明する。
（第１実施形態）
＜半導体装置＞
本発明の第１実施形態に係る半導体装置の一例として、第１導電型であるＮチャネル型のＭＯＳ（Metal Oxide Semiconductor）型トランジスタの場合について、図１０を参照して説明する。
図１０に示すように、本発明の第１実施形態に係る半導体装置は、半導体基板１と、半導体基板１の表面近傍に設けられたポケット不純物層１０８ａと、半導体基板１の上にポケット不純物層１０８ａの端部と重なるように設けられたゲート電極１０５と、半導体基板１とゲート電極１０５との間に設けられたゲート絶縁膜５ａと、ゲート電極１０５の上面に設けられた絶縁膜５ｃと、ゲート電極１０５の側面に設けられた第１絶縁膜サイドウォール５ｂと、ポケット不純物層１０８の上に、第１絶縁膜サイドウォール５ｂと接するように設けられたシリコン層１０９と、第１絶縁膜サイドウォール５ｂ側面に、シリコン層１０９と少なくとも一部が接するように設けられた第２絶縁膜サイドウォール５ｄと、シリコン層１０９内の下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内の上層部に設けられた高濃度ソース・ドレイン不純物層（高濃度不純物層）１０９ｂとを備えた半導体装置である。
【００１０】
図１０において、半導体基板１は所定濃度の第２導電型であるＰ型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、シリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設された素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面の活性領域以外の部分に形成され、隣接する活性領域との間を絶縁分離している。活性領域には、ゲート電極１０５とその両側に位置するようにソース（ソース領域）１０８Ｓ及びドレイン（ドレイン領域）１０８Ｄが具備され、ソース１０８Ｓ及びドレイン１０８Ｄ上には選択エピタキシャル成長により形成されたシリコン層１０９が積層されている。ソース１０８Ｓ及びドレイン１０８Ｄは、シリコン層１０９上に形成されたコンタクトプラグ１２により金属配線１３と接続されている。また、ゲート電極１０５の側壁には第１絶縁膜サイドウォール５ｂ及び第２絶縁膜サイドウォール５ｄが形成されている。なお、ソースおよびドレインの呼称は入れ替えてもよい。
【００１１】
図１０に示す如く、半導体基板１において素子分離領域３に区画された活性領域にソース１０８Ｓ及びドレイン１０８Ｄが離間して形成され、ソース１０８Ｓとドレイン１０８Ｄとの間にプレーナ型のゲート電極１０５が形成されている。ゲート電極１０５は、ゲートシリコン膜５ｓと金属膜５ｍとの多層膜により半導体基板１の上部に突出するように形成されている。ゲートシリコン膜５ｓはＣＶＤ法（Chemical Vapor Deposition）での多結晶シリコン膜の成膜時にリン等の不純物を含有させて形成される。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。金属膜５ｍは、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００１２】
ゲート電極１０５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。ゲート絶縁膜５ａとしては、例えば、シリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム（Ｈｆ）等を含有した高誘電体膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜とシリコン酸化膜の積層膜等を用いてもよい。
ゲート電極１０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜による第１絶縁膜サイドウォール５ｂおよび第２絶縁膜サイドウォール５ｄが形成されている。ゲート電極１０５上には窒化シリコンなどの絶縁膜５ｃが形成されており、ゲート電極５の上面を保護している。また、第１絶縁膜サイドウォール５ｂはゲートシリコン膜５ｓ、金属膜５ｍ、絶縁膜５ｃの側面にわたり形成され、第２絶縁膜サイドウォール５ｄは金属膜５ｍと絶縁膜５ｃの側方に形成されている。
【００１３】
ソース１０８Ｓ及びドレイン１０８Ｄは、ゲート電極１０５の両側の半導体基板１に形成された第２導電型であるＰ型のポケット不純物層１０８ａと、ポケット不純物層１０８ａ上に選択エピタキシャル成長法によって形成されたシリコン層１０９と、シリコン層１０９内の下層部分に設けられた第１導電型のＮ型のＬＤＤ（Lightly Doped Drain）不純物層１０９ａと、シリコン層１０９内の上層部分に設けられた第１導電型のＮ型の高濃度ソース・ドレイン不純物層１０９ｂから構成されている。高濃度ソース・ドレイン不純物層１０９ｂの不純物濃度はＬＤＤ不純物層１０９ａの不純物濃度よりも高くなるように設定されている。Ｐ型のポケット不純物層１０８ａには、例えばホウ素（Ｂ）が導入されている。Ｎ型のＬＤＤ不純物層１０９ａには、例えばリン（Ｐ）が導入されている。Ｎ型の高濃度ソース・ドレイン不純物層１０９ｂには、例えば砒素（Ａｓ）が導入されている。
【００１４】
高濃度ソース・ドレイン不純物層１０９ｂの底部は、図１０に示すように、シリコン層１０９内でＬＤＤ不純物層１０９ａと接触するように形成されている。短チャネル効果を抑制する観点から、高濃度ソース・ドレイン不純物層１０９ｂの底部が、シリコン層１０９内に留まる、すなわち、半導体基板１の上面よりも上方に位置するように設定するのが好ましい。また、ＬＤＤ不純物層１０９ａはポケット不純物層１０８ａの領域外に広がらないように形成されている。
【００１５】
また、図１０に示すように、半導体基板１上にはシリコン酸化膜などの絶縁膜による層間絶縁膜１１が形成され、層間絶縁膜１１上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の金属配線１３が形成されている。さらに、層間絶縁膜１１を貫通して、ソース１０８Ｓ及びドレイン１０８Ｄと金属配線１３とを接続するようにコンタクトプラ１２が形成されている。
【００１６】
この構成のＮチャネル型ＭＯＳ型トランジスタでは、ソース１０８Ｓとドレイン１０８Ｄとの間に電圧が印加された状態で、ゲート電極１０５に電圧が印加されると、ソース１０８Ｓ−ドレイン１０８Ｄ間の半導体基板１表面側において、ゲート絶縁膜５ａとの界面付近に、電子が移動するチャネル領域９が形成される。
【００１７】
本発明の半導体装置は、ゲート電極１０５の両側の半導体基板１表面近傍に第２導電型のポケット不純物層１０８ａを設け、ポケット不純物層１０８ａ上に第１導電型のＬＤＤ不純物層１０９ａを介して第１導電型の高濃度ソース・ドレイン不純物層１０９ｂを設ける構成とした。これにより、ゲート電極１０５端から高濃度ソース・ドレイン不純物層１０９ｂは離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。
また、本発明の半導体装置は、高濃度ソース・ドレイン不純物層１０９ｂの底部が、シリコン層１０９内に留まる、すなわち、半導体基板１の上面よりも上方に位置する構成とすることにより、短チャネル効果の発生をさらに抑制することができる。
したがって、本発明の半導体装置によれば、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置となる。
【００１８】
＜半導体装置の製造方法＞
次に、本発明の第１実施形態に係る半導体装置の製造方法について、第１導電型であるＮチャネル型のＭＯＳ型トランジスタを製造する場合を一例として図１〜１０を参照して説明する。
図１〜９は本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図であり、図１０は、本発明の第１実施形態に係る半導体装置の一例を示す断面模式図である。
【００１９】
まず、熱酸化法等により、不純物を導入して第２導電型であるＰ型としたシリコンからなる半導体基板１に、シリコン酸化膜（ＳｉＯ２）等の絶縁膜をＳＴＩ（Shallow Trench Isolation）法等により埋設し、素子分離領域３を形成する。なお、本実施形態においては、半導体基板１のＭＯＳ型トランジスタを形成する領域に、予めイオン注入によってＰ型ウェルを形成しておいてもよい。
【００２０】
次に、図１に示すように、ゲート絶縁膜５ａ、ゲートシリコン膜５ｓ、タングステンシリサイド（ＷＳｉ）等の金属膜５ｍ、絶縁膜５ｃを順次積層形成する。
ゲート絶縁膜５ａは、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコン（ＳｉＯ２）とすることにより、例えば厚さ５ｎｍ程度で形成する。ゲート絶縁膜５ａとしては、シリコン酸化膜とシリコン窒化膜（Ｓｉ３Ｎ４）の積層膜や、シリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）などの高誘電率膜（Ｈｉｇｈ-Ｋ膜）などを用いても良い。
ゲートシリコン膜５ｓは、ＣＶＤ（Chemical Vapor Deposition）法により、第１導電型であるＮ型の不純物として、リン（Ｐ）などを含有した多結晶シリコン膜を、例えば４０ｎｍの厚さで堆積させて形成する。なお、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
金属膜５ｍは、ＣＶＤ法により、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させて形成する。
絶縁膜５ｃは、ＣＶＤ法により、シリコン窒化膜を、例えば厚さ１００ｎｍ程度に堆積させて形成する。
【００２１】
次に、図２に示すように、フォトリソグラフィー技術を用いて、パターニング用のマスクとしてフォトレジスト膜７を形成する。このフォトレジスト膜７をマスクとし、異方性ドライエッチング技術を用いて、絶縁膜５ｃ、金属膜５ｍ、ゲートシリコン膜５ｓ、を順次パターニングし、ゲート電極１０５を形成する。ゲート電極１０５は、平面視で活性領域と交差するように形成する。前記異方性ドライエッチングは、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）等を混合したガスを用いて、圧力１０〜５０ｍＴｏｒｒの雰囲気下で実施する。
【００２２】
続いて、図３に示すように、マスク用のフォトレジスト膜７を除去した後、ゲート電極１０５に対して自己整合的に、半導体基板１に第２導電型であるＰ型の不純物をイオン注入して、ゲート電極１０５の両側にポケット不純物部１０８ｂ、１０８ｂを形成する。具体的には、不純物としてホウ素（Ｂ）を、例えば、エネルギー１０ＫｅＶ、ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入する。
【００２３】
次に、半導体基板１上にゲート電極１０５を覆うように、シリコン窒化膜をＬＰ−ＣＶＤ法（減圧ＣＶＤ法）を用いて、第１絶縁膜を形成する。シリコン窒化膜の成膜は例えば７００℃程度で行い、厚さは１０ｎｍ程度とする。ここで、この第１絶縁膜の成膜中にポケット不純物部１０８ｂは拡散してポケット不純物層１０８ａが形成される。ポケット不純物層１０８ａは縦方向（垂直方向）だけでなく横方向（水平方向）にも拡散し、ゲート電極１０５の端部下層よりも若干ゲート電極１０５の内側（ゲート絶縁膜５ａの端部下層）の領域まで広がる。続いて、第１絶縁膜をエッチバックして、ゲート電極１０５の側壁に、膜厚約１０ｎｍ程度の第１絶縁膜サイドウォール５ｂを形成する。
【００２４】
続いて、希釈したフッ酸（ＨＦ）等の低エッチングレートの薬液を含む洗浄処理を行い、半導体基板１表面の自然酸化膜等を除去して清浄な半導体基板表面（シリコン面）を露出させる。露出した半導体基板１表面上に気相選択エピタキシャル成長法を用いて、シリコン層１０９を形成する。シリコン層１０９は、例えば、ジクロルシラン（ＳｉＨ２Ｃｌ２）ガスと塩酸（ＨＣｌ）を含むガスを用いて成膜され、膜厚は４０ｎｍまで成長させる。選択気相エピタキシャル成長法によって、半導体基板１表面から第１絶縁膜サイドウォール５ｂに沿って基板垂直方向にシリコン層１０９が形成する。図５に示すように、シリコン層１０９は、半導体基板１のシリコン面が露出している領域上および若干素子分離領域３の上まで成長するように選択的に形成され、シリコン層１０９の上面は、ファセットが形成されることなく概ね平らの形状となる。
【００２５】
次に、図６に示すように、ゲート電極１０５に対して自己整合的に第１導電型であるＮ型の不純物をイオン注入して、ＬＤＤ不純物層１０９ａを形成する。この際に、シリコン層１０９の膜厚の概略中間位置にイオン注入時のＲｐ（射影飛程）が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物としてリン（Ｐ）を用い、エネルギー１０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入する。
【００２６】
続いて、半導体基板１上に、ゲート電極１０５及びシリコン層１０９を覆うように、シリコン窒化膜などの絶縁膜をＬＰ−ＣＶＤ法により例えば厚さ３０ｎｍ程度で形成して、第２絶縁膜を形成する。この第２絶縁膜をエッチバックして、図７に示すように、ゲート電極１０５の側壁の第１絶縁膜サイドウォール５ｂの側面であってシリコン層１０９の上に、厚さ３０ｎｍ程度の第２絶縁膜サイドウォール５ｄを形成する。ここで、シリコン窒化膜等の絶縁膜の成膜は７００℃程度で行い、この第２絶縁膜の成膜中にＬＤＤ不純物層１０９ａはシリコン層１０９内で拡散する。なお、ＬＤＤ不純物層１０９の底部は半導体基板１内に到達してもよいが、先に形成したポケット不純物層１０８ａの領域外に広がらないように、イオン注入時のエネルギーを設定する。
【００２７】
次いで、図８に示すように、ゲート電極１０５に対して自己整合的に第１導電型であるＮ型の不純物をイオン注入して、高濃度ソース・ドレイン不純物層１０９ｂを形成する。高濃度ソース・ドレイン不純物層１０９ｂの不純物濃度は、先に形成したＬＤＤ不純物層１０９ａの不純物濃度よりも濃度が高くなるように設定する。またイオン注入の際に、シリコン層１０９の膜厚の概略中間位置からシリコン層１０９の上面の範囲にイオン注入時のＲｐ（射影飛程）が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物として砒素（Ａｓ）を用い、エネルギー２０ＫｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入する。
【００２８】
続いて、上記で注入した不純物の活性化アニールとして、急速熱処理法（ＲＴＡ）を用いて、例えば、窒素雰囲気中で９００℃、１０秒間程度の熱処理を行う。この活性化アニールは短時間であるため、高濃度ソース・ドレイン不純物層１０９ｂの拡散は抑制され、注入されたシリコン層１０９内の位置から多少広がる程度である。高濃度ソース・ドレイン不純物層１０９ｂの底部は、図９に示すように、シリコン層１０９内でＬＤＤ不純物層１０９ａと接触するように形成する。短チャネル効果を抑制する観点から、シリコン層１０９の形成時の膜厚と、高濃度ソース・ドレイン不純物層１０９ｂのイオン注入エネルギーを調節して、高濃度ソース・ドレイン不純物層１０９ｂの底部が、シリコン層１０９内に留まる、すなわち、半導体基板１の上面よりも上方に位置するように設定するのが好ましい。この活性化アニールによって、ポケット不純物層１０８ａとＬＤＤ不純物層１０９ａも多少拡散して広がるが、ＬＤＤ不純物層１０９ａの形成時における注入エネルギーを調節しておくことによって、ＬＤＤ不純物層１０９ａがポケット不純物層１０８ａの領域外に広がらないように設定される。
【００２９】
次に、ＣＶＤ法により、ゲート電極１０５及びシリコン層１０９を覆うように、酸化シリコン等からなる層間絶縁膜１１を形成する。続いて、ソース・ドレイン領域となるシリコン膜１０９に接続するコンタクトホールを開口する。このコンタクトホール内に、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した後、ＣＭＰ（Chemical Mechanical polishing）法により研磨してコンタクトプラグ１２を形成する。また図示していない別の領域で、ゲート電極１０５に接続するコンタクトプラグを同様にして形成する。この後に、窒化チタン膜とアルミニウム膜（Ａｌ）を順次成膜したのちパターニングを行い、コンタクトプラグ１２に接続する金属配線１３を形成する。
これらの工程を経て、本発明の第１実施形態に係る半導体装置であるＭＯＳ型トランジスタが完成する。
【００３０】
本発明の半導体装置の製造方法では、あらかじめ第１導電型のＬＤＤ不純物層１０９ａとは反対導電型である第２導電型のポケット不純物層１０８ａを半導体基板１表面近傍に形成した後に、ポケット不純物層１０８ａ上に設けたシリコン層１０９にＬＤＤ不純物層１０９ａを導入する。その後に、ゲート電極１０５の側面に形成した第２絶縁膜サイドウォール５ｄで覆われていないシリコン層１０９の領域に第１導電型の高濃度ソース・ドレイン不純物層１０９ｂを導入する。これにより、ＬＤＤ不純物層１０９ａおよび高濃度ソース・ドレイン不純物層１０９ｂの横方向（水平方向）への拡散を抑制し、短チャネル効果が起きることを抑制できる。すなわち本発明では、ＬＤＤ不純物層１０９ａを直接半導体基板１表面にイオン注入で導入する代わりに、半導体基板１表面に形成したシリコン層１０９にイオン注入で導入した。このため、ＬＤＤ不純物層１０９ａが最初に形成したポケット不純物層１０８ａを追い越してゲート電極１０５の下層領域（ゲート電極１０５端よりも内側の領域、すなわち、ゲート絶縁膜５ａの端部下部）に拡散して、短チャネル効果が起きることを防止できる。また、第２絶縁膜サイドウォール５ｄを形成してから、高濃度ソース・ドレイン不純物層１０９ｂのイオン注入を行うことにより、ゲート電極１０５端から高濃度ソース・ドレイン不純物層１０９ｂを離間した位置に形成することができるので、さらに効果的に短チャネル効果が起きることを防止できる。
また、本発明の半導体装置の製造方法は、高濃度ソース・ドレイン不純物層１０９ｂの底部が、シリコン層１０９内に留まる、すなわち、半導体基板１の上面よりも上方に位置するように高濃度ソース・ドレイン不純物層１０９ｂを形成することができるため、短チャネル効果の発生をさらに抑制することができる。
したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置を容易に製造することができる。
【００３１】
本実施形態では、Ｎチャネル型トランジスタで説明したが、Ｐチャネル型トランジスタへ適用することも可能である。その場合には、半導体基板１のＰチャネル型ＭＯＳ型トランジスタを形成する領域にあらかじめＮ型ウェルを設けておく。そして、ポケット不純物層１０８ａとしてリン等のＮ型不純物を導入し、ＬＤＤ不純物層１０９ａとしてホウ素等のＰ型不純物を導入し、高濃度ソース・ドレイン不純物層１０９ｂとしてフッ化ホウ素（ＢＦ２）等のＰ型不純物を導入すればよい。
【００３２】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【００３３】
その他、本発明の趣旨を逸脱しない範囲において、従来のプレーナ型ＭＯＳ等で用いられている高性能化の手法を組み合わせて用いてもよい。
【００３４】
（第２実施形態）
本発明において、上記第１実施形態の半導体装置として示したＭＯＳ型トランジスタを、半導体装置の一部の領域のみに適用しても構わない。本発明の第２実施形態として、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）素子を形成する場合に、メモリセル領域に設けるトランジスタは本発明を適用しない溝型トランジスタ（トレンチゲート型トランジスタ）とし、周辺回路領域に設けるトランジスタに本発明を適用した構成とする場合について、以下に説明する。なお、以下の説明において、上述の第１実施形態、及び、第２実施形態のメモリセル領域の構成要素と同一のものには同一の符号を付し、説明を省略する。
【００３５】
＜半導体装置＞
第２実施形態に係る半導体装置の一例について、図１１〜図１３を参照して説明する。
本実施形態の半導体装置に係るＤＲＡＭ素子は、周辺回路領域（第１の回路領域）とメモリセル領域（第２の回路領域）とから概略構成されている。周辺回路領域は、メモリセル領域と隣接して配置される。周辺回路領域には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。
図１１は、本実施形態の半導体装置であるＤＲＡＭ素子のメモリセル領域の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。図１１の右手側は、後述する、ワード配線Ｗとなるゲート電極（第２ゲート電極）５と第１絶縁膜サイドウォール５ｂおよび第２絶縁膜サイドウォール５ｄとを切断する面を基準とした透過断面図として示している。キャパシタ素子の記載は図１１においては省略し、断面図（図１３）にのみ記載した。
【００３６】
図１２は、ＤＲＡＭ素子の周辺回路領域の要部の平面構造を示す概念図である。
図１３（Ａ）は、図１１（メモリセル領域）のＡ−Ａ’線に対応する断面模式図であり、図１３（Ｂ）は、図１２（周辺回路領域）のＢ−Ｂ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００３７】
まず、メモリセル領域について図１１、図１３（Ａ）を用いて説明する。メモリセル領域は、図１３（Ａ）に示すように、メモリセル用のＭＯＳ型トランジスタＴｒ１と、ＭＯＳ型トランジスタＴｒ１に基板コンタクトプラグ４Ａおよび容量コンタクトプラグ２１Ａを介して接続されたキャパシタ素子（容量部）２４とから概略構成されている。
図１１、図１３（Ａ）において、半導体基板１は所定濃度のＰ型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域（第２活性領域）Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００３８】
本実施形態では図１１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が配置され、この形態では中央部にソース（ソース領域）８Ｓ、両端部にドレイン（ドレイン領域）８Ｄが形成され、それらの真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃが規定されている。
なお、この図のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【００３９】
図１１の横（Ｘ）方向には、折れ線形状にビット配線６が延設され、このビット配線６が図１１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。ワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１３（Ａ）に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳ型トランジスタＴｒ１が、溝型のゲート電極５を備えている場合を一例として示したが、他の構成のトランジスタを使用することもできる。溝型のゲート電極を備えたＭＯＳ型トランジスタに代えて、プレーナ型のＭＯＳ型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳ型トランジスタを使用することも可能である。
【００４０】
図１３（Ａ）の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース８Ｓ及びドレイン８Ｄが離間して形成され、ソース８Ｓとドレイン８Ｄとの間に溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００４１】
また、図１３（Ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。ゲート絶縁膜５ａとしては、上記第１実施形態と同様のものが挙げられる。
ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜による第１絶縁膜サイドウォール５ｂおよび第２絶縁膜サイドウォール５ｄが形成され、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成されており、ゲート電極５の上面を保護している。
【００４２】
ソース８Ｓ及びドレイン８Ｄは、半導体基板１に設けられた活性領域Ｋに接触するように形成されたシリコン層（第２シリコン層）８と、シリコン層８にイオン注入して形成されたセル不純物層８ａとから構成されている。セル不純物層８ａはシリコン層８内部にも形成されると共に半導体基板１の表面部分にも拡散し、シリコン層８内部と半導体基板１の表面部に一体となって低濃度不純物層を形成している。シリコン層８は、選択エピタキシャル成長法によって形成されている。セル不純物層８ａには、例えばＮ型不純物としてリンが導入されている。
【００４３】
また、図１３（Ａ）に示すように、半導体基板１上にはシリコン酸化膜などの絶縁膜による第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するように基板コンタクトプラグ４Ａが形成されている。この基板コンタクトプラグ４Ａは、図１１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、ソース８Ｓ及びドレイン８Ｄとして形成されたシリコン層８と接続するように形成されている。基板コンタクトプラグ４Ａは、例えば、リンを含有した多結晶シリコン層から形成される。
【００４４】
更に、第１の層間絶縁膜４の上にはシリコン酸化膜などの絶縁膜による第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０には基板コンタクトプラグ４Ａに接続されるビット線コンタクトプラグ１０Ａが形成されている。ビット線コンタクトプラグ１０Ａは、窒化チタン（ＴｉＮ）およびチタン（Ｔｉ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００４５】
ビット配線６を覆うように、シリコン酸化膜などの絶縁膜による第３の層間絶縁膜２１が形成されている。第２の層間絶縁膜１０および第３の層間絶縁膜２１を貫通して、基板コンタクトプラグ４Ａに接続するように容量コンタクトプラグ２１Ａが形成されている。第３の層間絶縁膜２１上にはシリコン酸化膜などの絶縁膜による第４の層間絶縁膜２２が形成され、容量コンタクトプラグ２１Ａに接続するようにキャパシタ素子２４が形成されている。
【００４６】
キャパシタ素子２４は、下部電極２４ａと、上部電極２４ｃと、両電極の間に形成された高誘電体の容量絶縁膜２４ｂとからなる。前記高誘電体としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体等を用いることができる。下部電極２４ａおよび上部電極２４ｃには、窒化チタン等の金属膜を使用できる。下部電極２４ａは、容量コンタクトプラグ２１Ａと導通している。
【００４７】
キャパシタ素子２４上には、上部電極２４ｃを覆うように、酸化シリコン等で形成された第５の層間絶縁膜３０が形成されている。さらに、第５の層間絶縁膜３０上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の金属配線層３１、および、酸窒化シリコン（ＳｉＯＮ）等で形成された表面保護膜３２が形成されている。
【００４８】
この構成のメモリセル領域は、ＭＯＳ型トランジスタＴｒ１をオン状態とすることで、ビット配線６を介して、キャパシタ素子２４に蓄積した電荷の有無の判定を行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００４９】
次に、図１２、図１３（Ｂ）を用いて周辺回路領域について説明する。周辺回路領域には、図１３（Ｂ）に示すように、本発明を適用したプレーナゲート型のＭＯＳ型トランジスタＴｒ２が備えられている。以下、トランジスタＴｒ２が、第１導電型であるＮチャネル型の場合について説明する。
【００５０】
図１２は、本実施形態の半導体装置であるＤＲＡＭ素子の周辺回路領域の平面構造を示す概念図であり、周辺回路を構成する一部の要素のみを示している。
図１２、図１３（Ｂ）に示すように、本実施形態において、周辺回路は、活性領域（第１活性領域）Ｋにゲート電極（第１ゲート電極）１０５とソース１０８Ｓ及びドレイン１０８Ｄを備え、ソース１０８Ｓ及びドレイン１０８Ｄ上には選択エピタキシャル成長により形成されたシリコン層（第１シリコン層）１０９が積層されている。ソース１０８Ｓ及びドレイン１０８Ｄは、シリコン層１０９上に形成されたコンタクトプラグ１０Ｂにより他の素子と接続されている。また、ゲート電極１０５の側壁には第１絶縁膜サイドウォール５ｂ及び第２絶縁膜サイドウォール５ｄが形成されている。
なお、この図のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１２に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【００５１】
図１３（Ｂ）の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース１０８Ｓ及びドレイン１０８Ｄが離間して形成され、ソース１０８Ｓとドレイン１０８Ｄとの間にプレーナ型のゲート電極１０５が形成されている。ゲート電極１０５は、前述したメモリセル内のゲート電極５と同様に、多結晶シリコン膜と金属膜との積層膜により形成されている。
【００５２】
ゲート電極１０５と半導体基板１との間にはゲート絶縁膜５ａが形成され、ゲート電極１０５の側壁には窒化シリコンなどの絶縁膜による第１絶縁膜サイドウォール５ｂおよび第２絶縁膜サイドウォール５ｄが形成され、ゲート電極１０５上には窒化シリコンなどの絶縁膜５ｃが形成されている。
【００５３】
ソース１０８Ｓ及びドレイン１０８Ｄは、半導体基板１に形成された第２導電型であるＰ型のポケット不純物層１０８ａと、ポケット不純物層１０８ａ上に形成されたシリコン層１０９と、シリコン層１０９内の下層部分に設けられた第１導電型のＮ型のＬＤＤ不純物層１０９ａと、シリコン層１０９内の上層部分に設けられた第１導電型のＮ型の高濃度ソース・ドレイン不純物層１０９ｂから構成されている。高濃度ソース・ドレイン不純物層１０９ｂの不純物濃度はＬＤＤ不純物層１０９ａの不純物濃度よりも高くなるように設定されている。また、シリコン層１０９は、選択エピタキシャル成長法によって、メモリセル領域のシリコン層８と同時に形成されている。
【００５４】
また、図１３（Ｂ）に示すように、半導体基板１上には第１の層間絶縁膜４および第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４および第２の層間絶縁膜１０を貫通してコンタクトプラグ１０Ｂが形成されている。コンタクトプラグ１０Ｂは、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）等を積層して形成されている。コンタクトプラグ１０Ｂとメモリセル領域のビット線コンタクトプラグ１０Ａは同時に形成されてもよい。コンタクトプラグ１０Ｂ上には、コンタクトプラグ１０Ｂに接続するように、メモリセル領域のビット線６と同一の配線層で形成した配線層６Ｂが設けられている。
【００５５】
配線層６Ｂを覆うように、第３の層間絶縁膜２１が形成されている。さらに、第３の層間絶縁層２１上に、第４の層間絶縁層２２及び第５の層間絶縁層３０が形成されており、第５の層間絶縁層３０上には金属配線層３１が形成されている。第３の層間絶縁層２１、第４の層間絶縁層２２及び第５の層間絶縁層３０を貫通して、配線層６Ｂと金属配線層３１とを接続するように周辺コンタクトプラグ２２Ｂが形成されている。
【００５６】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について、図１４〜図２０を参照して説明する。図１４〜図２０において、（Ａ）はメモリセル領域（図１１）のＡ−Ａ’線に対応する断面模式図であり、（Ｂ）は周辺回路領域（図１２）のＢ−Ｂ’線に対応する断面模式図である。尚、以下の説明では、特に断らない限り、メモリセル用のＭＯＳ型トランジスタＴｒ１の製造工程及び周辺回路用のＭＯＳ型トランジスタＴｒ２の製造工程を同時に説明する。
【００５７】
まず、図１４（Ａ）、図１４（Ｂ）に示すように、第２導電型であるＰ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ（Shallow Trench Isolation）法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の全ての部分に形成する。
メモリセル領域には図１４（Ａ）に示したように、ゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジスト膜（図示せず）をマスクとして、異方性ドライエッチングすることによって形成する。
【００５８】
次に、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜５ａとしては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びフォスヒン(ＰＨ３)を原料ガスとしたＣＶＤ（Chemical Vapor Deposition）法により、第１導電型であるＮ型の不純物が含有された多結晶シリコン膜を形成する。この際にメモリセル領域において、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。また、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５および１０５に形成される。
【００５９】
次に、ゲート電極５、１０５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト膜（図示せず）を塗布し、ゲート電極５、１０５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５、１０５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５、１０５を形成する。
この後に、メモリセル領域全体をフォトレジスト膜のパターンで覆い、周辺回路領域は露出させた状態で第２導電型であるＰ型不純物としてホウ素（Ｂ）のイオン注入を行い、周辺回路領域の半導体基板１の表面にポケット不純物層１０８ａを形成する。イオン注入の条件としては、第１実施形態と同様に設定できる。半導体基板１の表面にポケット不純物層１０８ａが形成された状態を図１５（Ａ）、１５（Ｂ）に示す。
【００６０】
次に、図１６（Ａ）、図１６（Ｂ）に示すように、ＬＰ−ＣＶＤ（減圧ＣＶＤ）法により、全面に窒化シリコン膜を１０〜１５ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５、１０５の側壁に第１絶縁膜サイドウォール５ｂを形成する。
この後に、半導体基板１に設けた活性領域Ｋの表面に清浄なシリコン層を露出させた状態で、選択エピタキシャル成長法を用いて３０〜５０ｎｍ程度の厚さのシリコン層８、１０９を同時に形成する。選択エピタキシャル成長法としては、例えば、塩化水素（ＨＣｌ）とジクロルシラン（ＳｉＨ２Ｃｌ２）を反応ガスとし、８００℃に設定した水素（Ｈ２）雰囲気中での選択ＣＶＤ法を例示できる。シリコン層８、１０９は活性領域Ｋのゲート電極５、１０５で覆われていない領域上に形成され、上方に堆積すると同時に、図１６（Ａ）、図１６（Ｂ）に示すように、第１絶縁膜サイドウォール５ｂによって制限されていない領域では、横方向にも多少の広がりを持つように形成される。
【００６１】
次に、メモリセル領域をフォトレジスト膜（図示せず）で覆い、周辺回路領域を露出させた状態で第１導電型であるＮ型不純物としてリン（Ｐ）のイオン注入を行い、周辺回路領域に形成したシリコン層１０９に、ＬＤＤ不純物層１０９ａを形成する。イオン注入の条件としては、第１実施形態と同様に設定できる。イオン注入の際に、シリコン層１０９の膜厚の概略中間位置にイオン注入のＲｐ（射影飛程）が来るように、イオン注入のエネルギーを設定する。
この後に、ＬＰ−ＣＶＤ法により、全面に窒化シリコン膜を２０〜３０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、第１絶縁膜サイドウォール５ｂの側面に第２絶縁膜サイドウォール５ｄを形成する。
【００６２】
この後に、再度、メモリセル領域をフォトレジスト膜（図示せず）で覆い、周辺回路領域を露出させた状態で第１導電型であるＮ型不純物として砒素（Ａｓ）のイオン注入を行い、周辺回路領域に形成したシリコン層１０９に、高濃度ソース・ドレイン不純物層１０９ｂを形成する。イオン注入の条件としては、第１の実施例と同様に設定できる。イオン注入の際に、シリコン層１０９の膜厚の概略中間位置からシリコン層の上面の範囲にイオン注入のＲｐ（射影飛程）が来るように、注入エネルギーを設定する。また、高濃度ソース・ドレイン不純物層１０９ｂの不純物濃度がＬＤＤ不純物層１０９ａよりも高くなるように条件設定する。この後に、急速熱処理法（ＲＴＡ）を用いて、短時間（５〜１０秒間程度）の不純物の活性化アニールを行う。急速熱処理法（ＲＴＡ）の条件としては、第１実施形態と同様に設定できる。
これにより、図１７（Ａ）、図１７（Ｂ）に示すように、周辺回路領域のＭＯＳ型トランジスタ（Ｔｒ２）のソース１０８Ｓとドレイン１０８Ｄが形成される。
【００６３】
次に、図１８（Ａ）、図１８（Ｂ）に示すように、ＣＶＤ法により、ゲート電極５、１０５及びシリコン層８、１０９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ゲート電極５、１０５等に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜４を例えば３００ｎｍ程度の厚みになるまで研磨する。
この後に、メモリセル領域（図１１）の基板コンタクト２０５ａ、２０５ｂ、２０５ｃの位置に開口（コンタクトホール）４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを通常の手法で形成し、メモリセル領域のシリコン層８の表面を一部露出させる。
【００６４】
この後に、開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを介して第１導電型であるＮ型不純物のイオン注入を行い、シリコン層８および半導体基板１の表面にセル不純物層８ａを形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー２５〜４０ＫｅＶ、ドーズ量１×１０１３〜６ｘ１０１３ ａｔｏｍｓ／ｃｍ２とすることができる。セル不純物層８ａの不純物濃度は、周辺回路領域のＬＤＤ不純物層１０９ａの不純物濃度よりも低くなるように設定する。なお、セル不純物層８ａをシリコン層８内と半導体基板１の表面の両方に形成するのに、エネルギーを変えたイオン注入を複数回行ってもよい。周辺回路領域のＭＯＳ型トランジスタＴｒ２に対して実施した不純物の活性化アニールと兼用した、短時間の活性化アニールをここで実施してもよい。
また、後の製造工程での熱処理の影響を考慮し、シリコン層８からの熱拡散によって半導体基板１の表面部分にセル不純物層８ａが形成されるようにしてもよい。これによりメモリセル領域のＭＯＳ型トランジスタＴｒ１のソース８Ｓとドレイン８Ｄが形成される。
【００６５】
このようにして、メモリセル領域のＭＯＳ型トランジスタＴｒ１のソース・ドレイン電極を周辺回路領域とは独立して形成することにより、ＭＯＳ型トランジスタＴｒ１の特性を最適化し、オフ状態でのリーク電流を低減させた特性を得ることができる。
メモリセル領域に設けるソース８Ｓとドレイン８Ｄは、不純物濃度を低くし、半導体基板表面からの深さもできるだけ浅くなるように形成することが、リフレッシュ特性の観点から好ましい。
【００６６】
次に、開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを充填するように基板コンタクトプラグ４Ａを形成する。基板コンタクトプラグ４Ａは、リン（Ｐ）を導入した多結晶シリコン膜を全面に形成した後、ＣＭＰ法により第１の層間絶縁膜４の表面が露出するまで研磨することにより形成する。
この後に、例えばＬＰ−ＣＶＤ法により、基板コンタクトプラグ４Ａ及び第１の層間絶縁膜４を覆うように、酸化シリコンからなる第２の層間絶縁膜１０を例えば２００ｎｍ程度の厚みで形成する。
この後に、開口を形成し、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を開口内に充填することにより、ビット線コンタクトプラグ１０Ａ及びコンタクトプラグ１０Ｂを通常の手法で形成する。ビット線コンタクトプラグ１０Ａはメモリセル領域で基板コンタクトプラグ４Ａ（活性領域中央２０５ａのプラグ）と接続し、コンタクトプラグ１０Ｂは周辺回路領域でシリコン層１０９と接続する。ビット線コンタクトプラグ１０Ａとコンタクトプラグ１０Ｂは同時に形成しても、別々の工程で形成しても、どちらでもよい。ビット線コンタクトプラグ１０Ａとコンタクトプラグ１０Ｂが形成された時点の状態を、図１９（Ａ）、図１９（Ｂ）に示す。
【００６７】
次に図２０（Ａ）、図２０（Ｂ）に示すように、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜を堆積した後にパターニングを行い、メモリセル領域においてはビット線コンタクトプラグ１０Ａに接続するビット配線６を形成すると同時に、周辺回路領域側においてはコンタクトプラグ１０Ｂに接続する配線層６Ｂを形成する。次に、メモリセル領域のビット配線６および周辺回路領域の配線層６Ｂを覆うように酸化シリコン等で第３の層間絶縁膜２１を形成する。この後に、メモリセル領域において基板コンタクトプラグ４Ａ（活性領域の端部２０５ｂ、２０５ｃのプラグ）と接続する容量コンタクトプラグ２１Ａを形成する。容量コンタクトプラグ２１ＡはＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を開口内に充填することにより形成できる。
【００６８】
続いて、図１３（Ａ）、図１３（Ｂ）に示すように、酸化シリコン等で第４の層間絶縁膜２２を形成する。次に、メモリセル領域においてキャパシタ素子２４を形成する。キャパシタ素子２４は、窒化チタン（ＴｉＮ）等で形成した下部電極２４ａと上部電極２４ｃとの間に、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体の容量絶縁膜２４ｂを挟むことで形成できる。
【００６９】
この後に、酸化シリコン等で第５の層間絶縁膜３０を形成する。
次に、周辺回路領域において、配線層６Ｂと接続する周辺コンタクトプラグ２２Ｂを形成する。メモリセル領域では、キャパシタ素子２４の上部電極２４ｃに電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
その後、上層の金属配線層３１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。金属配線層３１は周辺回路領域では周辺コンタクトプラグ２２Ｂと接続する。
続いて、図１３（Ａ）、図１３（Ｂ）に示したように、表面保護膜３２を酸窒化シリコン（ＳｉＯＮ）等で形成すれば半導体装置としてのＤＲＡＭ素子が完成する。
【００７０】
本実施形態では、周辺回路用のＭＯＳ型トランジスタＴｒ２がＮチャネル型の場合について説明したが、本発明を適用したＰチャネル型ＭＯＳ型トランジスタを同様に形成して、ＣＭＯＳ回路構成としてもよい。その場合には、半導体基板１のＰチャネル型ＭＯＳ型トランジスタを形成する領域にあらかじめＮ型ウェルを設けておく。そして、ポケット不純物層１０８ａとしてリン等のＮ型不純物を導入し、ＬＤＤ不純物層１０９ａとしてホウ素等のＰ型不純物を導入し、高濃度ソース・ドレイン不純物層１０９ｂとしてフッ化ホウ素（ＢＦ２）等のＰ型不純物を導入すればよい。
【００７１】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【００７２】
本発明を適用して形成したＤＲＡＭ素子では、周辺回路領域に配置するＭＯＳ型トランジスタが本発明の上記第１実施形態のＭＯＳ型トランジスタである。したがって、周辺回路領域のＭＯＳ型トランジスタの短チャネル効果を抑制することが可能となるので、素子の高集積化および高性能化に容易に対応ができる。従って、高速応答性および長期の信頼性を備えた高性能のＤＲＡＭ素子を、容易に製造することができる。
【符号の説明】
【００７３】
１…半導体基板、２…溝パターン、３…素子分離領域、４…第１の層間絶縁膜、４Ａ…基板コンタクトプラグ、５、１０５…ゲート電極、５ａ…ゲート絶縁膜、５ｂ…第１絶縁膜サイドウォール、５ｃ…絶縁膜、５ｄ…第２絶縁膜サイドウォール、５ｓ…ゲートシリコン膜、５ｍ…金属膜、６…ビット配線、６Ｂ…配線層、７…フォトレジスト膜、８…シリコン層、８ａ…セル不純物層、８Ｓ…ソース（ソース領域）、８Ｄ…ドレイン（ドレイン領域）、９…チャネル領域、１０…第２の層間絶縁膜、１０Ａ…ビット線コンタクトプラグ、１０Ｂ…コンタクトプラグ、１１…層間絶縁膜、１２…コンタクトプラグ、１３…金属配線、２１…第３の層間絶縁膜、２１Ａ…容量コンタクトプラグ、２２…第４の層間絶縁膜、２２Ｂ…周辺コンタクトプラグ、２４…キャパシタ素子、２４ａ…下部電極、２４ｂ…容量絶縁膜、２４ｃ…上部電極、３０…第５の層間絶縁膜、３１…金属配線層、３２…表面保護膜、Ｔｒ１…ＭＯＳ型トランジスタ、Ｔｒ２…ＭＯＳ型トランジスタ、１０８Ｓ…ソース（ソース領域）、１０８Ｄ…ドレイン（ドレイン領域）、１０８ａ…ポケット不純物層、１０９…シリコン層、１０９ａ…ＬＤＤ不純物層、１０９ｂ…高濃度ソース・ドレイン不純物層（高濃度不純物層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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