(57)【要約】【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。【解決手段】本発明のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４０とバリア層４０の上に形成されたキャップ層５０を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極１００と、ゲート電極１００の両側に離間して半導体層上に夫々設けられたソース電極８０及びドレイン電極９０とを備える。キャップ層５０は、少なくとも表面側で、少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域６０を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
バリア層と前記バリア層の上に形成されたキャップ層を含む半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、
前記ゲート電極の両側に離間して前記半導体層上に夫々設けられたソース電極及びドレイン電極とを備え、
前記キャップ層は、少なくとも表面側で、少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備えることを特徴とする、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記ゲート電極の底面は前記バリア層の少なくとも一部と接することを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記キャップ層は厚さ２８ｎｍ以上であることを特徴とする、請求項１又は２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記ドーピング領域はＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１つの不純物がドーピングされることを特徴とする、請求項１〜３のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）バリア層の上にキャップ層を形成してこれら２層を半導体層とする工程と、
（ｂ）前記キャップ層の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域を形成する工程と、
（ｃ）前記半導体層をエッチングして所定長のトレンチを形成する工程と、
（ｄ）前記トレンチにゲート電極を形成する工程とを備え、前記工程（ｂ）において、前記ドーピング領域は少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する領域に形成する、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項６】
前記工程（ａ）は２８ｎｍ以上の前記キャップ層を形成する工程である、請求項５に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項７】
前記工程（ｂ）は、Ｍｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１つの不純物をドーピングする工程である、請求項５又は６に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの構造およびその製造方法に関する。
【背景技術】
【０００２】
従来の窒化物を含む半導体から成るヘテロ接合電界効果型トランジスタ（へテロ接合ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、これによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、これを抑制するためには最も強く電界が掛かるゲート電極／半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。さらに、エッチング深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。
【０００３】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばＡｌＧａＮ／ＧａＮ系へテロ構造を用いたＨＥＭＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が取られている。例えば、非特許文献１に記載されている窒化物半導体からなるヘテロ接合ＦＥＴが、上記の構造に該当している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Rongming Chu, Likun Shen, Nicholas Fichtenbaum, Zhen Chen, Stacia Keller, Steven P. DenBaars, and Umesh K. Mishra, Correlation Between DC-RF Dispersion and Gate Leakage in Deeply Recessed GaN/AlGaN/GaN HEMTs, IEEE Electron Device Letters, vol.29, NO.4, APRIL 2008
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に示されるようなＧａＮ／ＡｌＧａＮ／ＧａＮ構造では、ＡｌＧａＮバリア層やＧａＮキャップ層の層中やそのうちの特に表面側に、エピタキシャル成長過程やトランジスタを作製するためのプロセスにおいて多くのｎ型不純物が混入している。このＧａＮ／ＡｌＧａＮ／ＧａＮ構造において、ＡｌＧａＮバリア層に発生する分極の効果が有利に働くＡｌＧａＮバリア層や、ＧａＮキャップ層のＡｌＧａＮバリア層側の領域は空乏化されるため、混入したｎ型不純物は活性化されず、電流のリークパスとはならない。しかし、ＧａＮキャップ層のＡｌＧａＮバリア層から遠く離れた領域では、ＡｌＧａＮバリア層に発生する分極の効果が及ばないため、混入したｎ型不純物は活性化されてキャリアが発生し、電流のリークパスとなりうる。
【０００６】
従って、最表面のＧａＮキャップ層がＡｌＧａＮバリア層に発生する分極の効果が及ばないほど厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際に、ゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下につながる耐圧の低下や、ノイズ特性の劣化、信頼性の低下等が生じる。
【０００７】
本発明は、上記のような特性や信頼性の劣化を防ぐためになされたものであり、ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタは、バリア層とバリア層の上に形成されたキャップ層を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、ゲート電極の両側に離間して半導体層上に夫々設けられたソース電極及びドレイン電極とを備え、キャップ層は、少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備える。
【０００９】
また、本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法は、（ａ）バリア層の上にキャップ層を形成してこれら２層を半導体層とする工程と、（ｂ）キャップ層の少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を形成する工程と、（ｃ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｄ）トレンチにゲート電極を形成する工程とを備える。
【発明の効果】
【００１０】
本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタにおいて、キャップ層は、少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備える。これにより、キャップ層の表面側に存在するｎ型不純物がキャリアとなって発生するゲートリーク電流を抑制することが可能になる。
【００１１】
また、本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法は、（ｂ）キャップ層の少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を形成する工程と、（ｃ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｄ）トレンチにゲート電極を形成する工程とを備える。これにより、キャップ層の表面側に存在するｎ型不純物がキャリアとなって発生するゲートリーク電流を抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】ドーピング領域を有さないヘテロ接合ＦＥＴの構成を示す断面図である。
【図３】キャップ層膜厚とゲート電流およびゲート電極端電界の関係を示す図である。
【図４】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図５】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図６】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図７】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図８】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図９】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１０】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１４】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１５】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１６】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
＜構成＞
図１は、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの構造の一例を示す断面図である。本実施の形態のヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１０と、基板１０上に形成されたバッファ層２０と、バッファ層２０上に形成されたＧａＮからなるチャネル層３０と、チャネル層３０上に形成されたＡｌＧａＮからなるバリア層４０と、バリア層４０上に形成されたＮｉ／Ａｕからなるゲート電極１００及びＧａＮからなるバリア層４０よりもバンドギャップの狭いキャップ層５０と、を備えている。
【００１４】
ＧａＮキャップ層５０の表面側の領域にはＧａＮのバンドギャップ中にアクセプタ準位を形成するＭｇがドーピングされ、ドーピング領域６０を形成している。
【００１５】
さらに、本実施の形態のヘテロ接合ＦＥＴは、ゲート電極１００の両側にＴｉ／Ａｌからなるソース電極８０及びドレイン電極９０を備え、さらに素子分離領域７０を備える。
【００１６】
ゲート電極１００はキャップ層５０のトレンチに下部を埋め込むようにして形成されるリセスゲート構造であり、図１では一例としてゲート電極１００の下面がバリア層４０に接している。
【００１７】
このような構造においてＧａＮキャップ層５０が２８ｎｍよりも厚い場合、その表面にＭｇをドーピングしたドーピング領域６０を形成することによって、ゲートリーク電流を十分に低く保つことができる。
【００１８】
＜ドーピング領域＞
次に、キャップ層５０が２８ｎｍより厚い場合に、その表面側にＭｇをドーピングしてドーピング領域６０を設ける理由について説明する。
【００１９】
図２に示すドーピング領域６０をもたないＨＥＭＴであって、キャップ層５０の厚さがそれぞれ０，２０，５０，１００ｎｍと異なる４種類のデバイスを作成し、ゲート電極１００とドレイン電極９０の間に−１０Ｖの電圧を印加したときに流れる電流値を測定した。その結果を図３に△印で示している。図３から、キャップ層５０が２０ｎｍより薄い場合に、ゲートリーク電流は２．０×１０-6（Ａ／ｍｍ）以下と十分に低い値であることが分かる。しかし、キャップ層５０が５０ｎｍより厚くなると、ゲートリーク電流は１．０×１０-4（Ａ／ｍｍ）とキャップ層５０が２０ｎｍの場合に比べて２桁程度も増加し、耐圧や信頼性の劣化が懸念される。このような大きなゲートリーク電流が発生する要因としては、エピタキシャル成長過程やＨＥＭＴ作成プロセスにおいてキャップ層５０の特に表面側に混入するｎ型不純物により発生するキャリアが挙げられる。
【００２０】
キャップ層５０のバリア層４０側の領域は、バリア層４０に生じる分極の効果を受けるためｎ型不純物が混入しても空乏化される。そのため、混入したｎ型不純物は活性化されずキャリアは発生しないため、その領域はリークパスとはならない。しかし、キャップ層５０が厚くその表面側にはバリア層４０に生じる分極の効果が及ばない場合、その領域に混入したｎ型不純物がキャリアとなって、大きなリーク電流が発生する。図３には、この効果による電流の計算値も示している。
【００２１】
この計算では、まずキャップ層５０の表面側に発生するキャリア濃度を、キャップ層５０の厚さを変えてポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極１００からキャップ層５０中にショットキー障壁をトンネルして流れる電流を計算した。最後に、キャップ層５０を形成しないＨＥＭＴに流れる実際の電流値をキャップ層５０以外を流れる電流値と仮定し、これを計算したトンネル電流に足し合わせて図３にプロットした。計算値は実測値とよく一致しており、キャップ層５０が２８ｎｍより厚い場合に大きなリーク電流が発生することが分かる。つまり、バリア層４０に生じる分極の効果はキャップ層５０のうちバリア層４０から２８ｎｍ以内の領域に及び、それよりも表面側に混入したｎ型不純物は活性化されてキャリアが発生し、リーク電流の要因となると言える。
【００２２】
なお、図３にはゲート電極１００のドレイン電極９０側端部に生じる電界強度を、キャップ層５０の厚さを変えてポアソン方程式から計算した結果も示す。キャップ層５０が厚くなるほどゲート電極端の電界強度は小さくなっていくことが分かる。電流コラプスはゲート電極端に生じる電界強度が強いほど大きくなるため、この計算結果よりキャップ層５０が厚いほど電流コラプスは抑制される好ましい構造であると言える。つまり、電流コラプスの抑制と上述したゲートリーク電流の低減は、キャップ層５０の厚さに関してトレードオフの関係にある。
【００２３】
このトレードオフから脱却するためには、エピ成長過程やＨＥＭＴ作成プロセスにおいてキャップ層５０のうちバリア層４０から２８ｎｍ以上離れた領域に混入し、リーク電流の原因となるｎ型不純物によるキャリアの発生を抑制する必要がある。ｎ型不純物によるキャリアの発生を抑制するためには、ｎ型不純物が混入した領域にｎ型不純物よりも高い濃度でアクセプタ準位を形成する不純物をドーピングして、ｎ型不純物により発生するキャリアを補償すればよい。例えば、ＧａＮにおいてはＭｇがドーパントの候補として挙げられる。
【００２４】
従って、キャップ層５０の厚さが２８ｎｍ以上である場合、図１に示すようにキャップ層５０の表面側にＭｇをドーピングしたドーピング領域６０を形成することにより、ゲートリーク電流を低減することが可能になる。
【００２５】
＜変形例＞
図１では、本発明のヘテロ接合ＦＥＴの代表的な条件について述べたが、図４〜図１４に示す変形例でもゲートリーク電流が低減できる。
【００２６】
例えば、ＧａＮキャップ層５０の表面側にＭｇをドーピングするドーピング領域６０は、トランジスタ動作時に最も高い電界がかかるゲート電極１００とドレイン電極９０の間の一部の領域にさえあれば、電流のリークパスを遮断することができる。従って、ドーピング領域６０は必ずしも図１に示すように、ゲート電極１００とソース／ドレイン電極８０，９０の間の全ての領域にある必要はなく、図４に示すドーピング領域６１のようにゲート電極１００とドレイン電極９０の間の少なくとも一部の領域に設ければよい。
【００２７】
エピ成長過程においてキャップ層５０中に均一にリーク電流の要因となるｎ型不純物が混入した場合には、キャップ層５０中の少なくともバリア層４０側から２８ｎｍ以上離れた領域の全てをドーピング領域６０，６１とする必要がある。また、デバイス作製プロセス中にリーク電流の要因となるｎ型不純物が混入した場合には、キャップ層５０中の表面側にのみ混入していることが予測される。そのため、ドーピング領域６０，６１はキャップ層５０の表面側のみでよい。しかし、キャップ層５０のうち、バリア層４０から２８ｎｍ以内の領域ではバリア層４０の分極効果が及ぶため、形成される不純物準位はそのエネルギーレベルによらずほとんどが空乏化される。そのため、Ｍｇなどの不純物が混入しても悪影響はなく、従って、この領域にＭｇがドーピングされても構わない。つまり、図１や図４に示すドーピング領域６０，６１の深さには制限がなく、キャップ層５０の全てがドーピング領域であっても良い。
【００２８】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、バリア層４０とバリア層４０の上に形成されたキャップ層５０を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極１００と、ゲート電極１００の両側に離間して半導体層上に夫々設けられたソース電極８０及びドレイン電極９０とを備え、キャップ層５０は、少なくとも表面側で、少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域６０を備えることを特徴とする。これにより、キャップ層５０の表面側に混入したｎ型不純物が活性化してキャリアとなることを防ぎ、ゲートリーク電流を低減する。
【００２９】
また、ドーピング領域６０，６１のドーピング濃度は、エピ成長過程あるいはデバイス作製プロセスで混入したｎ型不純物の濃度と同程度かそれ以上であれば、ｎ型不純物によるキャリアの発生を抑制できる。一般的にキャリア濃度が１×１０17ｃｍ-3以上の場合に、デバイス特性に悪影響を与える大きなリーク電流が発生することから、それを補償するためにＭｇのドーピング濃度も１×１０17ｃｍ-3以上は必要である。
【００３０】
また、ドーピング領域６０，６１のドーパントとして必ずしもＭｇを用いる必要はない。キャップ層５０を構成する材料のバンドギャップ中にアクセプタ準位を形成するドーパントであれば、リーク電流の要因となるｎ型不純物により発生するキャリアを補償でき、それによってリーク電流を抑制できる。そのようなドーパントとして、Ｍｇの他にはＦｅ，Ｚｎ，Ｃ，Ｒｕなどが挙げられる。
【００３１】
図５に示すように、チャネル層３０とバリア層４０の間にこれらの層を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１１０が形成されても良い。これにより、チャネル層３０のバリア層４０側に発生する2次元電子ガスの閉じ込め効果が大きくなるためキャリア濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化や高出力化を図ることが出来る。
【００３２】
チャネル層３０、スペーサ層１１０、バリア層４０、キャップ層５０のバンドギャップをそれぞれＥ30，Ｅ110，Ｅ40，Ｅ50としたとき、これらがＥ30＜Ｅ40＜Ｅ110、Ｅ50≦Ｅ40という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１１０による２次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極１００の領域のキャップ層５０のみを除去することが出来る。よって、必ずしも上記に示したようにキャップ層をＧａＮ、スペーサ層をＡｌＮ、バリア層をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る窒化物半導体で構成されていれば良い。
【００３３】
例えば、チャネル層３０、スペーサ層１１０、バリア層４０、キャップ層５０を構成する化合物半導体をそれぞれＡｌX30Ｇａ1-X30Ｎ、ＡｌX110Ｇａ1-X110Ｎ、ＡｌX40Ｇａ1-X40Ｎ、ＡｌX50Ｇａ1-X50Ｎとすると、０≦Ｘ30＜１、０≦Ｘ110＜１、０≦Ｘ40＜１、０≦Ｘ50＜１、Ｘ30＜Ｘ40＜Ｘ110、Ｘ50≦Ｘ40という関係を満たせば良い。すなわち、前述した４層のバンドギャップがＥ30＜Ｅ40＜Ｅ110、Ｅ50≦Ｅ40という関係を満たす窒化物半導体で構成されていれば良い。
【００３４】
チャネル層３０、スペーサ層１１０、バリア層４０、キャップ層５０は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る窒化物半導体で構成される場合、バリア層４０に大きな分極効果が発生するためチャネル層３０のバリア層４０側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００３５】
さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる窒化物半導体で構成されていても良い。
【００３６】
また、ヘテロ接合ＦＥＴは、チャネル層３０に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３０をＡｌX30Ｇａ1-X30Ｎで構成する場合、よりＡｌ組成が高い（Ｘ30が１に近い）方が好ましい。また、バリア層４０に用いる半導体材料のバンドギャップが大きいほど、バリア層４０を介してゲート電極１００からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４０として用いるＡｌX40Ｇａ1-X40Ｎも同様に、よりＡｌ組成が高いほうが好ましい。
【００３７】
また、チャネル層３０、スペーサ層１１０、バリア層４０、キャップ層５０は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００３８】
半絶縁性基板１０はＳｉＣからなるとしたが、Ｓｉ、サファイア、ＧａＮ、ＡｌＮなどでも良い。ただ、基板１０にＧａＮを使用した場合には、バッファ層２０を形成しなくてもその上のチャネル層３０、スペーサ層１１０、バリア層４０などを形成することが出来る。従って、基板１０の上にバッファ層２０を形成する必要はない。
【００３９】
また、図６に示すように、ソース電極８０及びドレイン電極９０の下側の少なくとも一部の半導体層内には、ｎ型不純物が高濃度にドーピングされたドーピング領域１２０が形成されていても良い。このような構造にすることによって、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極８０，９０間の抵抗を低減することができ、トランジスタの大電流化や高出力化に有利であり、より好ましい構造といえる。なお、図中、ドーピング領域１２０は半導体表面からチャネル層３０にいたる領域まで形成されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極８０及びドレイン電極９０の下側の少なくとも一部の半導体層内に形成されていれば、上述の効果を奏する。
【００４０】
ソース電極８０及びドレイン電極９０の下側の少なくとも一部の半導体層は、図７に示すように除去されていても構わない。このような構造にすることによって、チャネル層３０のバリア層４０側に発生する２次元電子ガスとソース／ドレイン電極８０，９０側の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造といえる。なお、図７において、ソース／ドレイン電極の形成のために半導体表面からバリア層４０に至る領域までが除去されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極８０及びドレイン電極９０の下側の少なくとも一部の半導体層内が除去されていれば上述の効果が得られる。
【００４１】
また、ソース電極８０及びドレイン電極９０は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られればＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
【００４２】
ゲート電極１００は、その底面がキャップ層５０の表面と接していなければ、接している場合に比べて電流コラプスを抑制することが出来るため、ゲート電極９の底面はバリア層４０と接していなくても良い。例えば、ゲート電極１００の底面がキャップ層５０の内部と接触した構造（図８）や、バリア層４の内部に位置する構造（図９）でも良い。ただし、ゲート電極１００直下の半導体層のエッチング深さを制御性よくエッチングするためには、構造の異なる層をエッチングする際のレートの違いを用いて行う事が好ましく、その場合には、図１や図４〜図７に示すように、ゲート電極１００の底面がバリア層４０の上面と接する構造がよい。
【００４３】
また、ゲート電極１００は必ずしも断面が四角形である必要はなく、例えば図１０に示すようなＴ型やＹ型構造のゲート電極１０１でも良い。このような構造にすることにより、ゲート電極１０１が半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。また図１１に示すように、ゲート電極１０１の傘下キャップ層５０の表面と接する構造にすることによって、高電圧動作時においてゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
【００４４】
また、図１０に示すヘテロ接合ＦＥＴに加えて、ゲート電極１０１の傘下を含むキャップ層５０の表面に絶縁膜１３０が形成された図１２に示す構造のヘテロ接合ＦＥＴとしても良い。絶縁膜１３０は、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ等のうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物などからなる。これにより、高電圧動作時においてゲート電極１０１のドレイン電極９０側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図１３に示すように絶縁膜１３０をゲート電極１０１の傘下にのみ形成することによって、ソース電極８０とゲート電極１０１の間やゲート電極１０１とドレイン電極９０の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
【００４５】
また、ゲート電極１００，１０１は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイドやＴｉＮ，ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
【００４６】
以上、様々な変形例を述べたが、上述の構造は全て個々に採用する必要はなく、例えば図１４に示すように、それぞれを組み合わせた構造としても良い。
【００４７】
なお、上記にはトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００４８】
＜製造工程＞
図１５〜図２０に沿って、本実施の形態のヘテロ接合ＦＥＴの製造プロセスの一例を示す。これらの図において、図１〜図１４の構成要素と同一又は対応する構成要素には同一の符号を付している。
【００４９】
まず、半絶縁性基板１０上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用して、バッファ層２０を形成する。その後、同様のエピタキシャル成長法により、半導体層としてＧａＮからなるチャネル層３０、ＡｌＧａＮからなるバリア層４０、ＧａＮからなる２８ｎｍ以上のキャップ層５０をそれぞれ下から順に形成する（図１５）。窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはｎ型ドーパントの原料ガスとなるシランなどの流量や圧力、温度、時間を調整することによって、チャネル層３、バリア層４、キャップ層５を所望の組成、膜厚、ドーピング濃度に形成することができる。
【００５０】
なお、図５のヘテロ接合ＦＥＴのようにスペーサ層１１０を設ける場合には、バッファ２０上にチャネル層３０を成長させた後、チャネル層３０、バリア層４０を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１１０を形成し、その後スペーサ層１１０の上にバリア層４０を形成する。
【００５１】
次に、イオン注入法などを用いて注入ドーズ量１×１０11〜１×１０17（ｃｍ-2）、注入エネルギー０．１〜１００（ｋｅＶ）の条件でＭｇイオンを打ち込み、その後に４００〜１５００℃の高温で熱処理を行い注入したイオンを活性化させて、ＧａＮキャップ層５０の表面側にドーピング領域６０を形成する（図１６）。この際、図２１に示すようにレジストパターンなどをマスク１５０として用いて、所望の領域にのみＭｇイオン注入を行うことによって、図４に示す構造のヘテロ接合ＦＥＴを作製できる。
【００５２】
また、Ｍｇイオン注入時の注入エネルギーを変えることによって、ドーピング領域６０を所望の深さにすることが出来る。さらに、ドーピング量を変えればドーピング濃度を変化させることが出来る。また、イオン注入種をＭｇイオンではなくＣイオン、Ｆｅイオン、Ｚｎイオン、Ｒｕイオンなどに変えれば、ドーパントを変えることができる。
【００５３】
キャップ層５０の上にドーパント領域６０を形成する別の方法としては、図１５に示すエピタキシャル成長過程において、ＧａＮキャップ層５０を成長させる途中で例えばＭｇのドーパントガスとしてシクロペンタジエチルマグネシウムを用いれば、ＧａＮキャップ層５０の表面側にＭｇがドーピングされた領域が形成される。このようにすれば、図１６に示したＭｇイオンを注入し、活性化熱処理を施すプロセスが不要となる。また、ドーパントのガス種や流量や圧力や時間を変えることによって、ドーピング領域６０を所望の濃度、深さ、ドーパントで形成できる。ただし、エピタキシャル成長時にＭｇなどのドーピングを行うこの方法によれば、図４に示すようにドーピング領域の横方向の位置を所望の位置のみに限定することは難しい。それで、図４のヘテロ接合ＦＥＴを作製する場合には図２に示したイオン注入法を用いることが好ましい。
【００５４】
ドーパント領域６０を形成するさらに別の方法として、例えばキャップ層５０上にＭｇ層を蒸着方などで形成し、４００〜１５００℃の高温で熱処理してキャップ層５０中にＭｇを拡散させた後、Ｍｇ層をエッチングにより除去して形成しても良い。また、この際に図２１に示すようにレジストパターンなどをマスク１５０として用いて、所望の領域にのみＭｇの拡散を行うことによって、図４に示す構造のヘテロ接合ＦＥＴを作製することが出来る。また、熱処理の温度や時間を変えればドーピング領域６０を所望の深さにすることが出来るし、蒸着する材料をＺｎやＣ，Ｆｅ，Ｒｕに変えればドーピング領域６０のドーパントを変えることができる。
【００５５】
図１６の工程に戻って、Ｔｉ／Ａｌや、あるいはＴｉ，Ａｌ，Ｎｂ、Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属や、またはこれらから構成される多層膜からなるソース電極７０及びドレイン電極８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などで形成する（図１７）。
【００５６】
なお、図６に示すヘテロ接合ＦＥＴのようにｎ型ドーピング領域１２０を設ける場合は、ソース電極８０及びドレイン電極９０を形成する前に、レジストパターンをマスク１６０として、ソース電極８０とドレイン電極９０を形成する領域下の少なくとも一部の半導体層に対し、イオン注入法などにより、シリコン等の窒化物半導体に対してｎ型となるイオンを所望の領域に打ち込む。注入ドーズ量は１×１０13〜１×１０17ｃｍ-2、注入エネルギーは１０〜１０００ｋｅＶとする。その後、熱処理を行って注入したイオンを活性化させることによりドーピング領域１２０を形成する（図２２）。
【００５７】
また、図７に示すヘテロ接合ＦＥＴのようにソース／ドレイン電極８０，９０をリセス構造にする場合は、図２３に示すように、ソース電極８０及びドレイン電極９０を形成する前にレジストパターンをマスク１７０として、Ｃｌ2などを用いたドライエッチング法などにより、ソース電極８０とドレイン電極９０を形成する領域の下側の少なくとも一部の半導体層内を除去してトレンチを作成し、該トレンチにソース電極８０やドレイン電極９０を形成する。
【００５８】
図１７の工程に戻って、トランジスタを作製する領域外のチャネル層３０、バリア層４０、キャップ層５０に、例えばイオン注入法やエッチングなどを用いて素子分離領域７０を形成する（図１８）。
【００５９】
次に、レジストパターン等をマスク１４０として、Ｃｌ2等を用いたドライエッチング法などにて、ゲート電極１００を形成する領域のドーピング領域６０及びキャップ層５０を除去する（図１９）。この工程においてエッチング時間やガス流量を変えることにより、様々なリセス深さを持つ構造のヘテロ接合ＦＥＴを作製できる。例えば、バリア層４０が露出するまでキャップ層をエッチングすれば、図７に示すゲート構造のヘテロ接合ＦＥＴが作製でき、キャップ層５０とバリア層４０の一部分をエッチングすれば、図９に示すゲート構造のヘテロ接合ＦＥＴが作製できる。
【００６０】
キャップ層５０とバリア層４０のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて例えば酸素やＳＦ6等のフッソ系ガスを用いることによって、選択的にキャップ層５０のみエッチングすることができ、エッチング深さの制御性がよくなる。
【００６１】
マスク１４０を除去した後、Ｎｉ／Ａｕ又はＴｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2などのシリサイド、ＴｉＮ，ＷＮ，ＴａＮなどの窒化物金属、またはこれらから構成される多層膜からなるゲート電極９を蒸着法やスパッタ法により堆積し、リフトオフ法などにより形成する（図２０）。ここで、キャップ層５０のエッチング領域よりも広いレジストパターンを利用して蒸着法などにより電極を堆積すれば、図１１に示す断面形状のゲート電極９が形成される。
【００６２】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０の上にキャップ層５０を形成してこれら２層を半導体層とする工程と、（ｂ）キャップ層５０の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域６０を形成する工程と、（ｃ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｄ）トレンチにゲート電極１００を形成する工程とを備え、ドーピング領域６０は少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に形成することを特徴とする。これにより、キャップ層５０の表面側に存在するｎ型不純物がキャリアとなって発生するゲートリーク電流を、抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
【００６３】
図１２に示すヘテロ接合ＦＥＴのようにキャップ層５０の表面に絶縁膜１３０を設ける場合には、図１９に示すキャップ層５０のエッチングを行う前に、例えば蒸着法やプラズマＣＶＤ法などを用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉなどのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物などからなる絶縁膜１３０を半導体層上に堆積する（図２４）。その後、半導体層をエッチングしてゲート電極１０１を形成すれば図１２に示すヘテロ接合ＦＥＴが作製できる。なお、最終的にデバイスとして使用するには、絶縁膜１３０で覆われたソース／ドレイン電極８０，９０の一部を例えばフッ酸などでウェットエッチングして除去した後、配線を形成する必要がある。さらに、絶縁膜１８０をフッ酸などを用いたウェットエッチングで全て除去すれば、図１０に示すヘテロ接合ＦＥＴが作製できる。また、ウェットエッチングの処理条件（時間、濃度）を調整して絶縁膜１３０をゲート電極の傘下にのみ残せば、図１３に示すヘテロ接合ＦＥＴが作製できる。
【００６４】
以上の工程により、本実施の形態のヘテロ接合ＦＥＴが作製できる。なお、トランジスタとして動作する必要最小限の要素のみ記載したが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経てデバイスとして用いられる。また、上記ではソース／ドレイン電極８０，９０構造（周辺含む）の形成をした後に素子分離領域７０を形成し（図１８）、その後絶縁膜１３０を形成し（図２４）、ゲート電極１００，１０１（図１９，２０）を形成すると説明したが、この４工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極８０，９０を形成する前に素子分離領域６０を形成しても良い。また、注入したＭｇ（ドーピング領域６０）やＳｉ（ｎ型ドーピング領域１２０）を活性化するための熱処理は、個々の注入後に個別に行う必要はなく、両方のイオン注入が完了した後にまとめて行っても良い。このようにすることによって工程が簡略化できる。
【００６５】
また、上述したプロセスは全て個々に採用する必要はなく、夫々を組み合わせたプロセスとしても良い。
【００６６】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴによれば、既に述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、バリア層４０とバリア層４０の上に形成されたキャップ層５０を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極１００と、ゲート電極１００の両側に離間して半導体層上に夫々設けられたソース電極８０及びドレイン電極９０とを備え、キャップ層５０は、少なくとも表面側で、少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域６０を備えることを特徴とする。これにより、キャップ層５０の表面側に混入したｎ型不純物が活性化してキャリアとなることを防ぎ、ゲートリーク電流を低減する。
【００６７】
また、ゲート電極１００の底面はバリア層４０の少なくとも一部と接することを特徴とする。このようなゲート構造であっても、ゲートリーク電流を低減することが可能である。
【００６８】
また、キャップ層５０は厚さ２８ｎｍ以上であることを特徴とする。キャップ層５０の表面側に混入したｎ型不純物が活性化されてゲートリークの要因となりうるため、キャップ層５０の表面にＭｇをドーピングしたドーピング領域６０を形成することにより、ゲートリーク電流を低減することが可能になる。
【００６９】
また、ドーピング領域６０はＭｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１つの不純物がドーピングされることを特徴とする。これらのドーパントはＧａＮキャップ層５０においてアクセプタ準位を形成し、ｎ型不純物によるキャリアの発生を抑制するためゲートリーク電流を低減する。
【００７０】
一方、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４０の上にキャップ層５０を形成してこれら２層を半導体層とする工程と、（ｂ）キャップ層５０の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域６０を形成する工程と、（ｃ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｄ）トレンチにゲート電極１００を形成する工程とを備え、ドーピング領域６０は少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に形成することを特徴とする。これにより、キャップ層５０の表面側に存在するｎ型不純物がキャリアとなって発生するゲートリーク電流を、抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
【００７１】
また、バリア層４０上に形成するキャップ層５０は厚さ２８ｎｍ以上とする。バリア層４０から２８ｎｍ以上離れたキャップ層５０の領域に混入したｎ型不純物はキャリアとなってゲートリーク電流の要因となるが、アクセプタ準位を形成する不純物をドーピングすることによってその影響を低減できる。
【００７２】
さらに、ドーピング領域６０を形成する工程では、Ｍｇ，Ｃ，Ｆｅ，Ｚｎ，Ｒｕのうち少なくとも１つの不純物をドーピングする。これらの不純物はＧａＮ層でアクセプタ準位を形成するため、ＧａＮキャップ層５０に混入したｎ型不純物によりゲートリーク電流が生じることを抑制できる。
【符号の説明】
【００７３】
１０  半絶縁性基板、２０  バッファ層、３０  チャネル層、４０  バリア層、５０  キャップ層、６０，６１  ｐ型ドーピング領域、７０  素子分離領域、８０  ソース電極、９０  ドレイン電極、１００，１０１  ゲート電極、１１０  スペーサ層、１２０  ｎ型ドーピング領域、１３０  絶縁膜、１４０，１５０，１６０，１７０  マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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