(57)【要約】【課題】小振幅信号を高速に増幅して出力し、かつ、消費電力の少ないアンプを備える半導体装置を提供する。【解決手段】クロックに同期してデータが更新される小振幅信号を受信するアンプ部と、アンプ部の出力に接続された出力部と、を備え、アンプ部はクロックに同期して小振幅信号の論理レベルが遷移しうるタイミングで電流源の電流を増加し、遷移しないタイミングで電流を減少する。出力部はクロックに同期してアンプ部の出力データの論理レベルが遷移しうるタイミングで出力インピーダンスを低下させて高速に負荷を駆動すると共に、論理レベルが遷移しないタイミングで出力インピーダンスを増加させて貫通電流が流れることを防ぐ。【選択図】図４
2011146101.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅するアンプ部と、前記アンプ部の出力ノードに入力ノードが接続された出力部と、を有する第１のアンプと、
一つの情報のセンシングに関連して、前記第１のアンプを活性化制御する第１の制御信号と、前記入力信号の遷移に同期した第２の制御信号と、を備え、
前記入力信号は、第１の情報に対応する第１の電位と第２の情報に対応する第２の電位とで示される第１の差電圧を有し、
前記第１のアンプは、前記第１の差電圧よりも絶対値で大きな第２の差電圧を前記出力部の出力ノードから出力し、
前記アンプ部は、前記第１の制御信号で制御される前記入力信号のセンシングに必要な第１の電流源と、前記第２の制御信号で制御される前記入力信号のセンシングに必要な前記第１の電流源よりも大きな電流源である第２の電流源を含み、
前記出力部は、その出力インピーダンス値として、前記第２の制御信号によっていずれか一方が選択される第１のインピーダンス値と、前記第１のインピーダンス値よりも絶対値で小さな第２のインピーダンス値と、を含み、
前記アンプ部は、前記第１の制御信号によって活性化され、
前記出力部は、前記第１の差電圧を有する入力信号に対応した前記第２の差電圧を有する出力信号を前記第１のインピーダンス値で出力し、且つ、
更に、前記第１のアンプが活性化された状態において、前記アンプ部及び前記出力部は、前記第２の制御信号による前記第２の電流源と前記第２のインピーダンス値によって、前記第１の差電圧を有する入力信号の遷移に対応した前記第２の差電圧を有する出力信号を前記第２のインピーダンス値で出力する、半導体装置。
【請求項２】
前記アンプ部は、前記入力信号が第１の入力端子に接続される差動対を含み、
前記出力部は、互いに異なる導電型である第１と第２のトラジスタが直列に接続されるインバータであり、
前記第１と第２の電流源は、それぞれ前記差動対に接続され、
前記インバータは、前記第１と第２のインピーダンス値を有する、請求項１記載の半導体装置。
【請求項３】
前記アンプ部の出力ノードが出力する電圧は、前記第１の差電圧と前記第２の差電圧との間の第３の差電圧である、請求項１記載の半導体装置。
【請求項４】
前記入力信号は、一つの情報を互いに異なる相補な電位で示す第１と第２の入力信号で示される相補信号であり、
前記アンプ部は、前記第１と第２の入力信号がそれぞれ第１と第２の入力端子に接続される差動対を含み、
前記出力部は、互いに異なる導電型である第１と第２のトラジスタが直列に接続されるインバータであり、
前記第１と第２の電流源は、それぞれ前記差動対に接続され、
前記インバータは、前記第１と第２のインピーダンス値を有する、請求項１記載の半導体装置。
【請求項５】
更に、前記第２の差電圧よりも小さな電圧が供給され、前記入力信号を生成する第１の回路を備え、
前記第１の回路は、前記第１の制御信号で制御される、請求項１記載の半導体装置。
【請求項６】
前記第１の回路の出力端子と前記第１のアンプの入力端子とは、前記半導体装置内でデータを伝送する伝送線により接続され、前記第１の回路は、前記伝送線に前記第２の制御信号に同期して更新されたデータを小振幅信号として出力するドライバ回路であって、前記第１のアンプは、前記小振幅信号を受信するレシーバ回路である、請求項５記載の半導体装置。
【請求項７】
更に、前記差動対は第２の入力端子を含み、
前記第２の入力端子には、前記第１の電位と前記第２の電位との中間電位を有する基準電圧信号が接続される、請求項２記載の半導体装置。
【請求項８】
前記差動対は、ソースが前記第１の電源源及び前記第２の電流源に接続され、ゲートが前記第１の入力端子に接続され、ドレインが第１の負荷回路に接続された第１の差動トランジスタと、
ソースが前記第１の差動トランジスタのソースと共通接続されて前記第１の電流源及び前記第２の電流源に接続され、ゲートが前記第２の入力端子に接続され、ドレインが第２の負荷回路に接続された第２の差動トランジスタを含む、請求項４又は７記載の半導体装置。
【請求項９】
前記第１の電流源が、電気的な導通／非導通が前記第１の制御信号により制御される第１の電源トランジスタを含み、
前記第２の電流源が、電気的な導通／非導通が前記第２の制御信号により制御される第２の電源トランジスタと、前記第２の電源トランジスタと前記差動対との間に設けられ電気的な導通／非導通が前記第１の制御信号により制御される第３の電源トランジスタと、を含む、請求項４、７、８のうちいずれか１項記載の半導体装置。
【請求項１０】
前記出力部は、
前記出力ノードと第１の電源との間に前記第１のトランジスタと直列に接続された第１の可変抵抗と、
前記出力ノードと第２の電源との間に前記第２のトランジスタと直列に接続された第２の可変抵抗と、
を更に含み、
前記第１及び第２の可変抵抗は、前記第２の制御信号に基づいて抵抗値が制御される、請求項２、７乃至９いずれか１項記載の半導体装置。
【請求項１１】
クロックに同期してデータを更新し、伝送線に小振幅信号として送出する送信部と、
前記伝送線に接続され、前記小振幅信号を受け増幅するアンプ部と、前記アンプ部により増幅した前記小振幅信号を入力ノードに受け出力ノードから前記増幅した前記小振幅信号が有する電圧より大きな電圧の振幅値のデータ信号として出力する出力部と、を含む受信部と、
一つの情報のセンシングに関連して、前記アンプ部が活性化された期間中に、前記クロックに同期して前記アンプ部に流す電流を増加減少させるとともに、前記クロックに同期して前記出力部の出力インピーダンス値を増加減少させる受信制御部と、を備える、ことを特徴とするデータ伝送システム。
【請求項１２】
前記受信制御部は、前記アンプ部が受信する前記小振幅信号の論理レベルが遷移するタイミングにおいて前記アンプ部の電流を増加させ、前記アンプ部が受信する前記小振幅信号の論理レベルが遷移しないタイミングにおいて、前記アンプ部の電流を減少させるように制御する、ことを特徴とする請求項１１記載のデータ伝送システム。
【請求項１３】
前記受信制御部は、前記出力部から出力する増幅した小振幅信号の論理レベルが遷移するタイミングにおいて前記出力部の出力インピーダンス値を減少させ、前記出力部から出力する増幅した小振幅信号の論理レベルが遷移しないタイミングにおいて、前記出力部の出力インピーダンス値を増加させるように制御する、ことを特徴とする請求項１１又は１２記載のデータ伝送システム。
【請求項１４】
更に、前記データ伝送システムを制御するコントローラと、を備え、
前記送信部は、前記コントローラからの指令に基づいて前記データを前記受信部に送出し、
前記受信部は、前記送信部から受信したデータを、前記コントローラへ出力する、ことを特徴とする請求項１１乃至１３いずれか１項記載のデータ伝送システム。
【請求項１５】
前記データ伝送システムは、それぞれが、少なくとも前記送信部、前記受信部及び前記受信制御部を、内部に含む複数の半導体装置を含み、
前記複数の半導体装置と一つの前記コントローラはそれぞれの外部バスまたは共通の外部バスで接続され、前記コントローラが前記複数の半導体装置のデータ伝送を制御する、ことを特徴とする請求項１４記載のデータ伝送システム。
【請求項１６】
更に、前記送信部に接続されたデータ記憶部を含み、前記データを更新は前記データ記憶部が有する複数の記憶データを切り替える、ことを特徴とする請求項１４又は１５記載のデータ伝送システム。
【請求項１７】
第１の差電圧を有する入力信号と、
前記入力信号を受け、前記第１の差電圧よりも大きな第２の差電圧を動作電圧とする第１のアンプと、を備える半導体装置の制御方法は、
第１の制御信号によって、前記第１のアンプを活性化し、
一つの情報のセンシングに関連して、前記第１のアンプの活性を維持した状態上で、前記入力信号の遷移に関連した第２の制御信号によって、前記第１のアンプを駆動する前記入力信号のセンシングに必要な電流源の能力を増大させてセンシング能力を制御し、且つ前記第２の制御信号によって前記第１のアンプの出力ノードに出力された信号を入力ノードに受け出力ノードから前記第２の差電圧を有する信号として出力するドライバのインピーダンス値を制御する、半導体装置の制御方法。
【請求項１８】
前記半導体装置は、前記第２の差電圧よりも小さな電圧が供給され、前記入力信号を前記第１の差電圧を有する小振幅信号として生成する送信部と、前記入力信号を前記第１のアンプまで伝送する伝送線と、を含み、
前記送信部は、前記第２の制御信号に同期して前記入力信号を伝送線に出力し、
前記第１のアンプは、前記第２の制御信号に基づいて、前記第１のアンプが受ける前記入力信号の論理レベルが遷移するタイミングに対応して前記電流源の電流値を増大させ、前記入力信号の論理レベルが遷移しないタイミングに対応して前記電流源の電流値を減少させる、請求項１７記載の半導体装置の制御方法。
【請求項１９】
前記第１のアンプは、前記入力信号を増幅するアンプ部と、前記アンプ部が出力する内部信号を受ける前記ドライバを含む出力部と、を含み、
前記第１のアンプの活性を維持した状態上で、前記第２の制御信号に基づいて、前記アンプ部の出力の論理レベルが前記入力信号の論理レベルが遷移するタイミングに対応して遷移するタイミングにおいて、前記出力部の出力インピーダンスを小さくし、
前記第１のアンプの活性を維持した状態上で、前記アンプ部の出力の論理レベルが遷移しないタイミングにおいて、前記出力部の出力インピーダンスを大きくするように制御する、請求項１７又は１８記載の半導体装置の制御方法。
【請求項２０】
前記アンプ部は、前記第１の差電圧を有する入力信号を、前記第１の差電圧と前記第２の差電圧との間の第３の差電圧に増幅し、
前記出力部は、前記第３の差電圧を、前記第２の差電圧に増幅する、請求項１９記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、データ伝送システム、及び半導体装置の制御方法に関する。特に、クロックに同期してデータが更新される入力信号を増幅するアンプを備える半導体装置、送信側と受信側で同期してデータを伝送するデータ伝送システム、及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
半導体装置の分野では、１チップに集積される回路規模の増大、半導体装置が処理するデータ処理速度の高速化に対応しつつ、低消費電力であることが求められる。特に、１チップに集積される回路規模の増大によって半導体チップのチップサイズは大きくなり、データに関連する伝送線の長さも長くなる傾向にある。一方、データ処理速度の高速化、低消費電力化の市場の要求に答えるためには、チップ内を高速に、かつ、低消費電力でデータを転送する必要が生じる。例えば、同期式のＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、複数のバンクのメモリセルアレイとデータ入出力端子の間で、高速、かつ、低消費電力でリードデータ、ライトデータを伝送する必要がある。
【０００３】
特許文献１には、差動部と出力部を有する出力回路において、出力の負荷の大きさによって、差動部のバイアス電流（電流源の電流）を増減し、かつ、出力部の出力ノードに可変抵抗を設け、可変抵抗の抵抗値を出力の負荷の大きさによって増減することによって、負荷が大きい場合のリンギングを防ぐとともに、負荷が小さい場合のオーバーシュートを防ぐ液晶駆動用装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−８５１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明により与えられる。半導体チップのチップサイズの増大に対してチップ内を高速、かつ、低消費電力でデータを伝送するためには、データの伝送を小振幅信号にして伝送し、受信側で小振幅信号をデータ処理に好適な振幅のデータ信号に戻して出力することが考えられる。伝送するデータの振幅値を小さくすれば、伝送線の充放電に要する時間を短縮し、充放電電流を減少させることができる。
【０００６】
そのような場合、特許文献１に記載されているような差動回路を受信側の回路として用いることが考えられる。受信側で差動回路を用いれば、送信側で出力する信号の振幅値を小さくすることが可能となり、データ伝送線の充放電電流を削減し、データ伝送線の充放電時間を短縮できる。しかし、受信信号の振幅量（信号が遷移する差電位）が小さくなればなるほど、データを受信する差動回路の電流源の電流（バイアス電流）を増加させなければ、短時間でデータを増幅し、出力することは不可能になる。更に、受信信号の振幅量が小さくなるほど、差動部の出力ノードから出力される内部信号の振幅量も小さくなり、その内部信号を受けるＣＭＯＳインバータで構成される出力部の貫通電流も大きくなる。ＣＭＯＳインバータの段数等を増加することも考えられるが、複数のＣＭＯＳインバータ自身の消費電力が増大する。
【０００７】
この視点で、特許文献１は、入力信号の振幅が小さい場合であっても、高速に入力信号を増幅し、かつ、消費電力の少ないアンプを開示していない。
【課題を解決するための手段】
【０００８】
本発明の第１の側面による半導体装置は、入力信号を増幅するアンプ部と前記アンプ部の出力ノードに入力ノードが接続された出力部とを有する第１のアンプと、一つの情報のセンシングに関連して前記第１のアンプを活性化制御する第１の制御信号と前記入力信号の遷移に同期した第２の制御信号とを備え、前記入力信号は第１の情報に対応する第１の電位と第２の情報に対応する第２の電位とで示される第１の差電圧を有し、前記第１のアンプは前記第１の差電圧よりも絶対値で大きな第２の差電圧を前記出力部の出力ノードから出力し、前記アンプ部は、前記第１の制御信号で制御される前記入力信号のセンシングに必要な第１の電流源と、前記第２の制御信号で制御される前記入力信号のセンシングに必要な前記第１の電流源よりも大きな電流源である第２の電流源を含み、前記出力部は、その出力インピーダンス値として前記第２の制御信号によっていずれか一方が選択される第１のインピーダンス値と前記第１のインピーダンス値よりも絶対値で小さな第２のインピーダンス値とを含み、前記アンプ部は前記第１の制御信号によって活性化され、前記出力部は前記第１の差電圧を有する入力信号に対応した前記第２の差電圧を有する出力信号を前記第１のインピーダンス値で出力し、且つ、更に、前記第１のアンプが活性化された状態において、前記アンプ部及び前記出力部は、前記第２の制御信号による前記第２の電流源と前記第２のインピーダンス値によって、前記第１の差電圧を有する入力信号の遷移に対応した前記第２の差電圧を有する出力信号を前記第２のインピーダンス値で出力する。
【０００９】
本発明の第２の側面によるデータ伝送システムは、クロックに同期してデータを更新し伝送線に小振幅信号として送出する送信部と、前記伝送線に接続され、前記小振幅信号を受け増幅するアンプ部と、前記アンプ部により増幅した前記小振幅信号を入力ノードに受け出力ノードから前記増幅した前記小振幅信号が有する電圧より大きな電圧の振幅値のデータ信号として出力する出力部と、を含む受信部と、一つの情報のセンシングに関連して、前記アンプ部が活性化された期間中に、前記クロックに同期して前記アンプ部に流す電流を増加減少させるとともに、前記クロックに同期して前記出力部の出力インピーダンス値を増加減少させる受信制御部と、を備える。
【００１０】
本発明の第３の側面による半導体装置の制御方法は、第１の差電圧を有する入力信号と、前記入力信号を受け前記第１の差電圧よりも大きな第２の差電圧を動作電圧とする第１のアンプと、を備える半導体装置の制御方法は、第１の制御信号によって前記第１のアンプを活性化し、一つの情報のセンシングに関連して、前記第１のアンプの活性を維持した状態上で、前記入力信号の遷移に関連した第２の制御信号によって、前記第１のアンプを駆動する前記入力信号のセンシングに必要な電流源の能力を増大させてセンシング能力を制御し、且つ前記第２の制御信号によって前記第１のアンプの出力ノードに出力された信号を入力ノードに受け出力ノードから前記第２の差電圧を有する信号として出力するドライバのインピーダンス値を制御する。
【発明の効果】
【００１１】
本発明によれば、入力信号が遷移する時刻に同期した第２の制御信号により制御される第２の電流源を備えるので、入力信号の遷移に同期して第２の制御信号によりアンプ部の電流を増減させることができる。かつ、出力部の出力インピーダンスの増減を第２の制御信号により制御するので、アンプを入力信号の遷移に同期して高速に動作させ、かつ、消費電力を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１による半導体装置全体のブロック図である。
【図２】実施例１による半導体装置におけるメモリセルアレイとデータ入出力端子とのインタフェース部分全体のブロック図である。
【図３】実施例１による半導体装置におけるリードデータ伝送回路の回路ブロック図である。
【図４】実施例１による半導体装置におけるライトデータ伝送回路の回路ブロック図である。
【図５】実施例１によるデータレシーバの回路ブロック図である。
【図６】実施例１によるリードデータ伝送の動作波形図である。
【図７】比較例によるデータレシーバの回路ブロック図（関連図）である。
【図８】（ａ）比較例と（ｂ）実施例１によるデータアンブのシミュレーション動作波形図である。
【図９】比較例と実施例１のシミュレーション結果比較図である。
【図１０】実施例２によるデータ伝送回路の回路ブロック図である。
【図１１】実施例３によるデータ伝送システムのブロック図である。
【図１２】実施例４によるデータ伝送システムのブロック図である。
【発明を実施するための形態】
【００１３】
本発明の代表的な実施形態によれば、第１のアンプの入力信号は、第１の情報（例えばデータが０）に対応する第１の電位（例えば、ロウレベルの電位）と第２の情報（例えばデータが１）に対応する第２の電位（例えば、ハイレベルの電位）とで示される第１の差電圧を有する。第１のアンプは、この第１の差電圧をより絶対値で大きな第２の差電圧にして出力する。更に、第１のアンプは、入力信号の遷移に関連した第２の制御信号に基づいて、電流源の電流値を増減する。従って、入力信号が遷移するときは、電流源の電流値を増加させ、高速に入力信号を増幅することができる。また、入力信号が遷移しないときは、アンプ部の出力電圧を保持しながら電流源の電流値を減少させることにより消費電力を低減できる。
【００１４】
また、アンプ部の出力電圧を更に増幅する出力部の出力インピーダンスを第２の制御信号により制御し、出力の論理レベルが遷移するときは、出力部の出力インピーダンスを減少させ、高速に負荷を駆動する。一方、出力の論理レベルが遷移しないときは、出力部の出力インピーダンスを増加させるので、アンプ部の出力電圧が中間電圧であったとしても、出力部に流れる貫通電流を低減しつつ、出力部の出力電圧を維持する。従って、入力信号が小振幅であっても、高速に、かつ、低消費電力で、周辺回路のハイレベルとロウレベルの電圧を有するデータ信号に増幅して出力することができる。
【００１５】
なお、入力信号を出力する側の第１の回路が伝送線に出力するデータを更新するデータストローブ信号を受信側のアンプ部の電流、出力インピーダンス値を制御する第２の制御信号として用いることができる。データの伝送時間、アンプ部の増幅時間を考慮して、アンプ部を制御する第２の制御信号、出力部を制御する第２の制御信号は、第１の回路が伝送線に出力するデータの更新に用いるデータストローブ信号からそれぞれ遅延した位相のずれた第２の制御信号を用いることもできる。
【００１６】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、実施例１の半導体装置１全体のブロック図である。図１の半導体装置１は、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の同期式のＤＲＡＭである。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線（図示せず）を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセル（図示せず）のデータをセンシングするセンスアンプ、１３はセンスアンプ１２がセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイ１０の外へ出力するカラムセレクタである。半導体記憶装置１には、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３もメモリセルアレイ毎に設けられている。
【００１８】
クロック生成器２０は、外部から与えられる非反転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１、ＢＡ２が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。また、ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。
【００１９】
また、リードライトアンプ３１、内部回路側入出力回路３３は、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０毎にメモリセルアレイ１０の外に設けられる。リードライトアンプ３１は、リードコマンド実行時には、センスアンプ１２、カラムセレクタ１３、Ｉ／Ｏ線５２を介してメモリセルアレイ１０の外に読み出されたメモリセルのデータをセンシングする。また、ライトコマンド実行時には、外部Ｉ／Ｏ端子２２から外部端子側入出力回路３６、リードライトデータバスＲＷＢＳ、内部回路側入出力回路３３を経由して入力されたライトデータをメモリセルアレイ１０に対して書込みを行う。
【００２０】
内部回路側入出力回路３３は、リード動作時には、リードライトアンプがセンシングしたデータをリードライトデータバスＲＷＢＳへ出力する。また、ライト動作時には、リードライトデータバスＲＷＢＳからライトデータを取り込み、リードライトアンプへライトデータとして送る。
【００２１】
内部回路側入出力回路３３には、リード動作を制御する信号として、リードライトアンプが出力するデータのラッチ信号であるリードデータストローブ信号ＲＬＡＴ、リードライトデータバスＲＷＢＳへの出力イネーブル信号であるリードバッファ出力イネーブル信号ＤＲＥが接続される。
【００２２】
また、内部回路側入出力回路３３には、ライト動作を制御する信号として、ライトデータレシーバイネーブル信号ＤＷＥＡ、ライトデータストローブ信号ＤＷＬＡＴが接続される。本実施例では、ライトデータストローブ信号ＤＷＬＡＴによってデータレシーバに含まれる差動アンプの電流値、及び差動アンプ出力部の出力インピーダンス制御を行うが、この構成、動作の詳細については、後述する。
【００２３】
リードライトデータバス（伝送線）ＲＷＢＳは、各メモリセルアレイ１０と各外部Ｉ／Ｏ端子２２との間を接続する並列データバスである。このリードライトデータバスＲＷＢＳは、小振幅の信号を伝送するバスである。
【００２４】
外部端子側入出力回路３６は、各外部Ｉ／Ｏ端子２２（図１には１端子のみ図示）に対応して設けられており、リード動作時には、リードライトデータバスＲＷＢＳから並列に入力した小振幅信号のリードデータを通常のデータ処理に用いるデジタル信号の振幅へと増幅する。更に、ＤＬＬ２１が出力するＤＬＬＣＬＫに同期して直列データに変換し、外部Ｉ／Ｏ端子２２から出力する。また、ライト動作時には、ＤＬＬ２１が出力するＤＬＬＣＬＫに同期して外部Ｉ／Ｏ端子２２から取り込んだライトデータを並列データに変換し、リードライトデータバスＲＷＢＳへ出力する。
【００２５】
外部端子側入出力回路３６には、リード動作を制御する信号として、リードデータレシーバイネーブル信号ＤＲＥＡ、リードデータストローブ信号ＤＲＬＡＴが接続される。なお、ＤＲＬＡＴは、ＲＬＡＴより位相の遅れたリードデータストローブ信号であり、位相のずれはあるものの、ＲＬＡＴとＤＲＬＡＴは同期した同系統の信号である。本実施例では、リードデータストローブ信号ＤＲＬＡＴによってデータレシーバの差動アンプの電流値、及び差動アンプ出力部の出力インピーダンス制御を行うが、この構成、動作の詳細については、後述する。
【００２６】
また、外部端子側入出力回路３６には、ライト動作を制御する信号として、リードライトデータバスＲＷＢＳへ出力するデータのラッチ信号であるライトデータストローブ信号ＷＬＡＴ、リードライトデータバスＲＷＢＳへの出力イネーブル信号であるライトバッファ出力イネーブル信号ＤＷＥが接続される。なお、ＷＬＡＴは、ＤＷＬＡＴより位相の進んだライトデータストローブ信号であり、位相のずれはあるものの、ＷＬＡＴとＤＷＬＡＴは同期した同系統の信号である。
【００２７】
ライトデータとリードデータの入出力端子である外部Ｉ／Ｏ端子２２は、図１では代表して１端子しか記載していないが、ＤＤＲ等の同期式ＤＲＡＭでは、一般的に、４端子から１６端子である。ライト動作時には、４〜１６本の外部Ｉ／Ｏ端子２２から直列に入力されたデータは、外部端子側入出力回路３６により、並列データに変換され、リードライトデータバスＲＷＢＳを介して該当するバンクの内部側入出力回路３３に転送され、メモリセルアレイ１０へ書込まれる。リード動作時には、並列データとしてリードライトデータバスＲＷＢＳを介して外部端子側入出力回路３６に読み出されたライトデータは、外部端子側入出力回路３６により直列データに変換され、４〜１６本の外部Ｉ／Ｏ端子から出力される。
【００２８】
図２は、実施例１による半導体装置におけるメモリセルアレイ１０と外部Ｉ／Ｏ端子２２とのインタフェース部分全体のブロック図である。ただし、図２では、８個のメモリセルアレイ１０のうち、３個のメモリセルアレイのみ図示し、他のメモリセルアレイ１０の記載は省略している。また、図２では、４〜１６端子の外部Ｉ／Ｏ端子２２のうち、１端子のみを図示し、他の外部Ｉ／Ｏ端子２２の図示は省略している。
【００２９】
図２において、メモリセルアレイ１０は、１バンクのメモリセルアレイが配置される領域を示している。１バンクのメモリセルアレイ１０は、複数の部分領域１０−１に分かれて配置され、部分領域１０−１毎にセンスアンプＳＡをまとめて配置したセンスアンプ列１２−１が設けられている。ビット線ＢＬＴ、ＢＬＴＢは、センスアンプＳＡを介してローカルＩＯ線ＬＩＯＴ、ＬＩＯＢに接続されている。更に、ローカルＩＯ線ＬＩＯＴ、ＬＩＯＢは、リードライトゲート１３−１を介してメインＩＯ線ＭＩＯＴ、ＭＩＯＢに接続され、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは、リードライトアンプＲＷＡＭＰ（図１の３１に相当）へと接続されている。なお、１バンクのメモリセルアレイ１０には、多数の部分領域１０−１がマトリクス状に配置され、各部分領域１０−１にそれぞれ対応してセンスアンプ列１２−１とローカルＩＯ線ＬＩＯＴ、ＬＩＯＢが設けられている。また、図２では、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは１対しか記載していないが各メモリセルアレイ１０内には、マトリクス状に配置された部分領域１０−１に対応して複数のメモリＩＯ線対ＭＩＯＴ、ＭＩＯＢが平行に設けられる。また、各メモリＩＯ線対ＭＩＯＴ、ＭＩＯＢに対応して複数のリードライトアンプＲＷＡＭＰが設けられている。
【００３０】
内部回路側入出力回路３３は、リードデータバッファＲＢＦと、ライトデータラッチＷＬＴと、ライトデータレシーバＷＡＭＰを備えている。リードデータバッファＲＢＦは、リードライトアンプＲＷＡＭＰから読み出したリードデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。ライトデータアンプＷＡＭＰは、ライトコマンド実行時に外部端子側入出力回路３６からリードライトデータバスＲＷＢＳを介して小振幅信号として送られてくるライトデータをセンシングする。なお、ライトデータアンプＷＡＭＰには、制御信号として、ライトデータレシーバイネーブル信号ＤＷＥＡ、ライトデータストローブ信号ＤＷＬＡＴが接続されるが、図２では記載を省略している。ライトデータラッチＷＬＴは、ライトコマンド実行時にライトデータアンプＷＡＭＰがセンシングしたデータをメモリセルアレイ１０に書き込むまで一時的に保持するラッチである。なお、内部回路側入出力回路３３は、各リードライトアンプＲＷＡＭＰに対応してバンク毎に複数設けられる。
【００３１】
リードライトデータバスＲＷＢＳは、複数ビットの伝送線からなる双方向のバスであり、各メモリセルアレイ１０に対応して設けられた複数の内部回路側入出力回路３３と、
各外部Ｉ／Ｏ端子２２に対応して設けられた複数の外部回路側入出力回路３６と、を接続する。１本のリードライトデータバスＲＷＢＳには、バンク毎に複数の内部回路側入出力回路３３が接続される。また、リードライトデータバスＲＷＢＳは、各バンクのメモリセルアレイ１０近傍に設けられる内部回路側入出力回路３３から外部Ｉ／Ｏ端子２２近傍に設けられる外部端子側入出力回路３６まで配線されるので、リードライトデータバスＲＷＢＳの配線の長さは、半導体装置１の半導体チップ長辺の長さに相当する程度の長さを備えたバスである。
【００３２】
外部端子側入出力回路３６は、外部Ｉ／Ｏ端子２２毎に設けられ、リードデータレシーバ（第１のアンプ）ＲＡＭＰ、リードデータラッチＲＬＴ、ライトデータバッファＷＢＦを含むリードライトデータバスインタフェース部と、並直列／直並列変換回路３６２と、入出力バッファ３６１を備えている。
【００３３】
リードデータレシーバ（第１のアンプ）ＲＡＭＰは、リードコマンド実行時にリードライトデータバスＲＷＢＳの小振幅信号をセンシングする。なお、リードデータレシーバＲＡＭＰには、制御信号として、リードデータレシーバイネーブル信号ＤＲＥＡ、リードデータストローブ信号ＤＲＬＡＴが接続されるが図２では、記載を省略している。リードデータラッチＲＬＡＴは、リードコマンド実行時にリードデータレシーバＲＡＭＰがセンシングしたデータを一時的に保持するラッチである。ライトデータバッファＷＢＦは、並直列／直並列変換回路３６２が直並列変換したデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。
【００３４】
並直列／直並列変換回路３６２は、リードコマンド実行時に、リードデータラッチＲＬＡＴが一時的に保持するデータをＤＬＬＣＬＫに同期して並直列変換し、入出力バッファへ出力する。また、ライトコマンド実行時には、入出力バッファ３６１から入力したデータをＤＬＬＣＬＫに同期して並列データに変換し、ライトデータバッファＷＢＦのラッチ回路へ格納する。
【００３５】
入出力バッファ３６１は、リードコマンド実行時には、並直列／直並列変換回路３６２により直列データに変換されたデータを外部Ｉ／Ｏ端子２２から出力し、ライトコマンド実行時には、外部Ｉ／Ｏ端子２２から入力されるデータを取り込み、並直列／直並列変換回路３６２へ送る。なお、入出力バッファ３６１が外部Ｉ／Ｏ端子２２から入出力するデータ信号に同期して、ＤＱＳ端子（図示せず）からデータストローブ信号が入出力される。なお、ＤＱＳ端子から入出力されるデータストローブ信号は、半導体装置１内部のリードライトデータバスＲＷＢＳの伝送に用いるリードデータストローブ信号ＲＬＡＴ、ＤＲＬＡＴ、及び、ライトデータストローブ信号ＷＬＡＴ、ＤＷＬＡＴとは、異なる信号である。
【００３６】
図３は、図２のリードライトデータバスＲＷＢＳに関連する内部回路側入出力回路３３と外部端子側入出力回路３６のうち、リードデータの伝送に関連するリードデータバッファＲＢＦ、リードデータレシーバＲＡＭＰの内部の構成を示すブロック図である。図３では、リードライトデータバスＲＷＢＳにライトデータバッファＷＢＦ、ライトデータレシーバＷＡＭＰが接続されていることだけ示し、ＷＢＦとＷＡＭＰ自体の図示は省略している。また、図４は、ライトデータの伝送に関連するライトデータバッファＷＢＦ、ライトデータレシーバＷＡＭＰの内部の構成を示すブロック図である。図４では、リードライトデータバスＲＷＢＳにリードデータバッファＲＢＦ、リードデータレシーバＲＡＭＰが接続されていることだけ示し、ＲＢＦとＲＡＭＰ自体の図示は省略している。
【００３７】
なお、図３と図４に記載されている各回路のうち、電源として小振幅信号の高電位側電源ＶＤＬ、低電位側電源ＶＳＬが電源として供給される回路については、電源をＶＤＬ、ＶＳＬと明記しているが、電源ＶＤＤ、電源ＶＳＳが供給される回路の電源は記載を一部省略している。従って、図３に記載されている回路のうち、電源系が明記されていない回路の電源には、ＶＤＤとＶＳＳが供給されている。なお、高電位側電源ＶＤＬの電圧は、電源ＶＤＤの電圧以下の電圧であり、半導体装置１の内部で生成する内部電源である。また、低電位側電源ＶＳＬの電圧は、電源ＶＳＳの電圧以上の電圧であり、半導体装置１の内部で生成する内部電源である点に注意が必要である。
【００３８】
図３において、リードデータバッファＲＢＦは、ラッチ回路３３３と、ＮＡＮＤ回路３３４とＮＯＲ回路３３５を含むプリバッファ回路と、ＰチャンネルＭＯＳトランジスタ３３６とＮチャンネルＭＯＳトランジスタ３３７を含むバッファ回路を備えている。ラッチ回路３３３は、リードデータストローブ信号ＲＬＡＴの立ち上がりに同期してリードライトアンプＲＷＡＭＰ（図２参照）の出力信号であるＤＲＩＮを取り込む。ラッチ信号ＲＬＡＴがロウレベルのとき、ラッチ回路３３３は、データを保持する。従って、ラッチ回路３３３が保持するデータは、リードデータストローブ信号ＲＬＡＴの立ち上がりに同期して更新されることになる。
【００３９】
ＮＡＮＤ回路３３４、ＮＯＲ回路３３５、ＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、ドライバとして機能し、ラッチ回路３３３に保持するデータをリードバッファイネーブル信号ＤＲＥがハイレベルのときに、リードライトデータバス（伝送線）ＲＷＢＳへ小振幅信号として出力する。リードバッファイネーブル信号ＤＲＥがロウレベルのときはＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、共にオフし、リードデータバッファＲＢＦは、出力ハイインピーダンスの状態になる。したがって、リードバッファイネーブル信号ＤＲＥがハイレベルのとき、リードデータバッファＲＢＦからリードライトデータバスＲＷＢＳへ出力されるデータは、リードデータストローブ信号ＲＬＡＴの立ち上がりに同期して更新され、リードデータストローブ信号ＲＬＡＴがロウレベルのときは、リードデータバッファＲＢＦからリードライトデータバスＲＷＢＳへ出力するデータが変化することはない。
【００４０】
なお、リードデータバッファＲＢＦ内の回路のうち、ＮＡＮＤ回路３３４の高電位側電源端子は内部電源ＶＤＬに接続され、低電位側電源端子は電源ＶＳＳに接続されている。また、ＮＯＲ回路の高電位側電源端子は電源ＶＤＤに接続され、低電位側電源端子は電源ＶＳＬに接続されている。また、バッファ回路を構成するＰチャンネルＭＯＳトランジスタ３３６のソースは、内部電源ＶＤＬに接続され、ＮチャンネルＭＯＳトランジスタ３３７のソースは、内部電源ＶＳＬに接続されている。
【００４１】
ドライバ回路となるＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、それぞれ、ソースがＶＤＬ、ＶＳＬに接続されているので、リードデータバッファ回路ＲＢＦからリードライトデータバスＲＷＢＳへ出力される信号は、高電位側ＶＤＬ、低電位側ＶＳＬの小振幅信号となり、電源が電源ＶＤＤとＶＳＳに接続されているドライバ回路より小振幅の信号となる。従って、リードライトデータバスＲＷＢＳの充放電電流を減らし、振幅を小さくすることにより、高速な信号の伝播が可能となる。
【００４２】
また、ＮＡＮＤ回路３３４の低電位側の電源はＶＳＳ、ＮＯＲ回路３３５の高電位側の電源はＶＤＤから供給されているので、ＶＤＬとＶＳＬ間の電位差が小さくても、ＶＤＬとＶＳＳとの電位差、ＶＤＤとＶＳＬとの電位差が、それぞれ、ＰチャンネルＭＯＳトランジスタ３３６のトランジスタ閾値、ＮチャンネルＭＯＳトランジスタ３３７のトランジスタ閾値を超える電圧であれば、ＰチャンネルＭＯＳトランジスタ３３６とＮチャンネルＭＯＳトランジスタ３３７からなる第１のドライバは動作する。したがって、リードライトデータバスＲＷＢＳを伝送する信号を小振幅にすることが可能である。
【００４３】
リードデータレシーバ（第１のアンプ）ＲＡＭＰは、リードライトデータバス（伝送線）ＲＷＢＳが非反転信号入力端子に、基準電圧ＶＲＥＦが反転信号入力端子に接続され、リードライトデータバスＲＷＢＳを伝送されてくる小振幅信号を基準電圧信号ＶＲＥＦと比較する差動回路を備えている。基準電圧ＶＲＥＦには、小振幅信号を出力するドライバ回路の電源であるＶＤＬとＶＳＬの略１／２の中間電圧が与えられる。基準電圧ＶＲＥＦは、電圧ＶＤＬと電圧ＶＳＬを抵抗分割することにより生成することができる。
【００４４】
リードデータレシーバの動作を制御する信号として、リードデータレシーバイネーブル信号ＤＲＥＡが第１の制御信号として、リードデータストローブ信号ＤＲＬＡＴが第２の制御信号として与えられる。なお、ＤＲＬＡＴは、リードデータストローブ信号ＲＬＡＴを遅延回路Ｄｅｌａｙにより位相を遅らせたリードデータストローブ信号である。なお、図３では、ＤＲＬＡＴをＲＬＡＴから生成しているが、ＲＬＡＴの更に基になるクロック信号から位相のずれたＲＬＡＴとＤＲＬＡＴを生成してもよい。リードデータレシーバイネーブル信号ＤＲＥＡは、ハイレベルのときに、リードデータレシーバの差動回路に電源を供給する。リードデータレシーバイネーブル信号がロウレベルのときは、差動回路への電源の供給が停止され、消費電力を低減する。また、リードデータストローブ信号ＤＲＬＡＴは、リードライトデータバスＲＷＢＳから入力するデータが更新されるタイミングに同期してリードデータレシーバの動作を制御する。リードデータレシーバＲＡＭＰの出力信号ＤＲＯＵＴは、リードデータラッチＲＬＴへ接続される。
【００４５】
図４のライトデータバッファＷＢＦ、ライトデータレシーバＷＡＭＰは、リードデータバッファＲＢＦ、リードデータレシーバＲＡＭＰがリードライトデータバスＲＷＢＳを経由して内部回路側から外部端子側にデータを伝送するのに対して、ライトデータバッファＷＢＦ、ライトデータレシーバＷＡＭＰが外部端子側から内部回路側にデータを伝送することを除いて、基本的に、図３のリードデータバッファＲＢＦ、リードデータレシーバＲＡＭＰと構成、動作が同一である。従って、図３の説明と重複する説明は省略する。ＤＷＥＡが第１の制御信号であり、ＤＷＬＡＴが第２の制御信号である。
【００４６】
図５は、図３におけるリードデータレシーバＲＡＭＰの内部の回路構成を示す回路ブロック図である。なお、図４のライトデータレシーバＷＡＭＰも、共にリードライトデータバスＲＷＢＳを伝送する小振幅信号を入力信号とするアンプ（第１のアンプ）であり、詳細な回路構成、動作も同一である。
【００４７】
図５のリードデータレシーバＲＡＭＰは、アンプ部４１と出力部４２を備えている。アンプ部４１は、リードライトデータバスＲＷＢＳから入力される小振幅信号を増幅する。出力部４２は、アンプ部４１が出力する振幅が中間レベルの電圧に増幅された信号をＣＭＯＳレベル（ハイレベルがＶＤＤ、ロウレベルがＶＳＳ）の論理信号に波形整形し、出力端子ＤＲＯＵＴから出力する。
【００４８】
アンプ部は、ＮチャンネルＭＯＳトランジスタ３４３、３４４からなる差動対と、ＰチャンネルＭＯＳトランジスタ３４１、３４２からなる負荷回路と、ＮチャンネルＭＯＳトランジスタ４０１、４０２、３４５から電流源回路を備えている。ＮチャンネルＭＯＳトランジスタ３４３、３４４からなる差動対は、ソースが共通接続され、ＮチャンネルＭＯＳトランジスタ３４３のゲートが基準電圧ＶＲＥＦに接続され、ＮチャンネルＭＯＳトランジスタ３４４のゲートがリードライトデータバスＲＷＢＳに接続されている。負荷回路を構成するＰチャンネルＭＯＳトラジスタ３４１は、ドレインとゲートがＮチャンネルＭＯＳトランジスタ３４３のドレインに接続され、ソースが電源ＶＤＤに接続されている。また、ＰチャンネルＭＯＳトランジスタ３４２は、ゲートがＰチャンネルＭＯＳトラジスタ３４１のゲートに共通接続され、ソースが電源ＶＤＤにドレインがＮチャンネルＭＯＳトランジスタ３４３のドレインと、アンプ部４１の出力ノードＶＡに接続されている。
【００４９】
更に電流源回路は、第１の電流源と第２の電流源を備えている。第１の電流源は、ソースが電源ＶＳＳに、ゲートがリードデータレシーバイネーブル信号ＤＲＥＡに、ドレインが差動対のソースに接続されたＮチャンネルＭＯＳトランジスタ３４５を備える。また、第２の電流源は、差動対のソースと電源ＶＳＳとの間に直列に接続されたＮチャンネルＭＯＳトランジスタ４０１と４０２を備える。ＮチャンネルＭＯＳトランジスタ４０１と４０２のゲートには、それぞれリードデータレシーバ出力イネーブル信号ＤＲＥＡと、リードデータストローブ信号ＤＲＬＡＴが接続される。
【００５０】
リードデータレシーバ出力イネーブル信号ＤＲＥＡは、リードデータレシーバＲＡＭＰの動作中はハイレベルに維持され、リードデータレシーバＲＡＭＰのデータ受信が完了するとロウレベルとなる信号であるので、第１の電流源は、リードデータレシーバＲＡＭＰの動作中常に電流ＩＳ１を差動対に供給し続ける。一方、リードデータストローブ信号ＤＲＬＡＴは差動対を構成するＮチャンネルＭＯＳトランジスタ４０１のゲートに接続されるリードライトデータバスＲＷＢＳのデータが更新されるときにハイレベルとなり、リードライトデータバスＲＷＢＳのデータが変化しないタイミングでは、ロウレベルを維持する信号である。従って、第２の電流源は、差動対に入力信号となるリードライトデータバスＲＷＢＳのデータが変化しうるタイミングで電流ＩＭを流し、変化しないタイミングでは、電流ＩＭの供給を停止するように動作する。なお、リードデータストローブ信号ＤＲＬＡＴは、アンプ部４１が動作中に変化する信号であるので、リードデータストローブ信号ＤＲＬＡＴのスイッチングが差動対にノイズとなって悪影響を与えないようにするため、ゲートにリードデータストローブ信号ＤＲＬＡＴが接続されるＮチャンネルＭＯＳトランジスタ４０２のドレインと差動対の間にＮチャンネルＭＯＳトランジスタ４０１を接続している。
【００５１】
出力部４２は、ゲートがアンプ部４１の出力ノードＶＡに、ドレインが出力端子ＤＲＯＵＴに共通接続されたＰチャンネルＭＯＳトランジスタ３４６及びＮチャンネルＭＯＳトランジスタ３４７と、ＰチャンネルＭＯＳトランジスタ３４６のソースと電源ＶＤＤとの間に接続された抵抗Ｒ１１とソースが電源ＶＤＤにドレインがＰチャンネルＭＯＳトランジスタ３４６のソースに接続されたＰチャンネルＭＯＳトランジスタ４０３と、ＮチャンネルＭＯＳトランジスタ３４７のソースと電源ＶＳＳとの間に接続された抵抗Ｒ１２とソースが電源ＶＳＳにドレインがＮチャンネルＭＯＳトランジスタ３４７のソースに接続されたＮチャンネルＭＯＳトランジスタ４０４と、を備えている。
【００５２】
アンプ部４１の出力ノードＶＡから出力される電圧のハイレベル、ロウレベルは、それぞれＶＤＤ、ＶＳＳまでに達しない中間電位（第３の差電圧）の信号である。したがって、出力部４２のトランジスタ３４６、３４７を経由して電源ＶＤＤと電源ＶＳＳとの間に貫通電流が流れる場合がある。貫通電流を抑制し消費電力を削減するため、トランジスタ３４６、３４７のソースと電源ＶＤＤ、ＶＳＳとの間にそれぞれ抵抗Ｒ１１、Ｒ１２を設けている。しかし、常に抵抗Ｒ１１、Ｒ１２を介して電源電流を供給すると、出力部の負荷駆動能力が低下し、出力端子ＤＲＯＵＴの負荷の充放電時間が遅くなり高速化の妨げとなる。そこで、抵抗Ｒ１１、Ｒ１２と並列にトランジスタ４０３、４０４を設け、このトランジスタ４０３、４０４の導通、非導通をリードデータストローブ信号ＤＲＬＡＴによって制御している。トランジスタ４０３、４０４は、リードライトバスに送出されるデータが更新され、出力ノードＶＡの論理レベルが遷移しうるタイミングで導通し、出力ノードＶＡの論理レベルが変化しないタイミングでは、非導通となるように制御されている。なお、出力ノードＶＡの論理レベルが変化しないタイミングでは、出力端子ＤＲＯＵＴの電圧を維持できればよいので、トランジスタ４０３、４０４が導通するときと非導通のときでは、出力部の出力インピーダンス値は、９倍以上違いを設け、出力ノードＶＡの論理レベルが変化しないタイミングでは、貫通電流を１／９以下に抑制することができる。
【００５３】
次に、図６のリードデータ伝送の動作波形図を用いて、リードデータレシーバの動作について更に詳しく説明する。リードバッファ出力イネーブル信号ＤＲＥは、図３を用いて説明したとおり、リードデータバッファＲＢＦの導通／非導通を制御する信号で、ロウレベルのとき、リードデータバッファＲＢＦは出力ハイインピーダンスとなり、ハイレベルのとき、リードデータバッファＲＢＦからリードライトデータバスにデータを出力する。また、リードデータレシーバイネーブル信号ＤＲＥＡは、リードバッファ出力イネーブル信号ＤＲＥと同時に同じ論理レベルに制御される。
【００５４】
最初にリードバッファ出力イネーブル信号ＤＲＥがロウレベルからハイレベルに立ち上がると、リードデータバッファＲＢＦのドライブ回路が出力ハイインピーダンスから導通状態に変化する。それと同時に、リードデータレシーバイネーブル信号ＤＲＥＡもロウレベルからハイレベルに立ち上がり、リードデータレシーバＲＢＦのアンプ部４１の電流源１が導通し、差動対に電流が供給される。この状態では、リードデータストローブ信号ＲＬＡＴはロウレベルであり、リードデータバッファから出力されるデータは更新されない。また、ＲＬＡＴより位相が遅れたリードデータストローブ信号ＤＲＬＡＴもロウレベルであり、リードデータレシーバＲＡＭＰのアンプ部の第２の電流源（４０１、４０２）は導通せず、出力部４２の出力インピーダンスも高いままである。
【００５５】
リードデータストローブ信号ＲＬＡＴが立ち上がるとリードデータバッファのラッチ回路３３３が保持するデータはデータＤＲＩＮにより更新され、更新されたデータが小振幅信号となってリードライトデータバスＲＷＢＳに出力される。リードデータレシーバ４１には、位相がＲＬＡＴより遅れたリードデータストローブ信号ＤＲＬＡＴが供給され、ＤＲＬＡＴがハイレベルの期間、アンプ部４１の第２の電流源が導通し、アンプ部の電流は、ＩＳ１からＩＳ１＋ＩＭに増加し、リードライトデータバスＲＷＢＳの電圧レベルの変化を高速にセンシングし増幅する。また、出力部４２は、ＤＲＬＡＴがハイレベルの期間、出力インピーダンス値を低下させ、出力端子ＤＲＯＵＴの負荷を高速に駆動する。アンプ部が受信するリードライトデータバスＲＷＢＳの小振幅信号の論理レベルが変化しないタイミングでは、リードデータストローブ信号ＤＲＬＡＴはロウレベルとなるので、アンプ部４１の電流はＩＳ１のみに抑制され、出力部４２の出力インピーダンスも増大し、出力部４２に流れる貫通電流を抑制する。メモリセルアレイ１０から読み出したリードデータをリードデータバッファＲＢＦからリードデータレシーバＲＡＭＰに転送中は、リードライトデータバスＲＷＢＳのデータが更新されるタイミングに合わせて、リードデータストローブ信号ＤＲＬＡＴをハイレベルとロウレベルに制御することにより、データが更新されるタイミングでは、高速にリードライトデータバスＲＷＢＳのデータを増幅して出力端子ＤＲＯＵＴから低インピーダンスで出力すると共に、データが変化しないタイミングでは、消費電力を低減することができる。
【００５６】
次に、図７〜図９を用いて、実施例１と比較例について、シミュレーションを行った結果について説明する。図７は、実施例１と対比するために使用した比較例の回路図である。図７の比較例の回路について、図５の実施例１のデータレシーバ回路と比較すると、アンプ部９４１の電流源回路のＮチャンネルＭＯＳトランジスタ４０１、４０２が削除されており、その分、ＮチャンネルＭＯＳトランジスタ３４５のトランジスタサイズを大きくし、図５の電流源１、電流源２に流す電流の合計値ＩＬ１＝ＩＭ＋ＩＳ１を常に流すようにしている。また、出力部９４２のＰチャンネルＭＯＳトランジスタ４０３のゲートをＶＳＳに、ＮチャンネルＭＯＳトランジスタ４０４のゲートをＶＤＤに接続し、常にソースドレイン間に電流ＩＬ２が流れるようにしている。なお、その他の構成（３４５を除くトランジスタのトランジスタサイズも含む）、動作については、図５に示す実施例１のデータレシーバと同一である。
【００５７】
図８は、（ａ）比較例と、（ｂ）実施例１のシミュレーション結果を示す波形図であり、図９は、図８のシミュレーションの条件と結果を表形式で表した図である。図８では、上に（ａ）比較例のシミュレーション結果を図示し、比較例のシミュレーション結果の下に時間軸（横軸）を揃えて（ｂ）実施例１のシミュレーション結果を示す。図８の横軸の数字は時間（単位はｎｓ）、縦軸の数字は電圧（単位はＶ）である。図８では、（ａ）比較例、（ｂ）実施例１共に、ＶＤＤ＝１．５Ｖ、ＶＳＳ＝０Ｖ、ＶＤＬ＝０．８Ｖ、ＶＳＬ＝０．４Ｖ、ＶＲＥＦ＝０．６Ｖである（ＶＤＬ、ＶＳＬについては、図３、図６参照。トランジスタ３４４に入力する小振幅信号の振幅である）。
【００５８】
（ａ）比較例、（ｂ）実施例共、リードライトデータバスＲＷＢＳの電位は、近端（ドライバに最も近い位置）、遠端（ドライバから最も遠い位置）で若干の違いはあるものの、おおよそ１４６ｎｓから１４８ｎｓにかけてと１５６ｎｓから１５８ｎｓにかけて、ＶＳＬレベルの０．４ＶからＶＤＬレベルの０．８Ｖまで立ち上がっている。また、１５１ｎｓから１５２ｎｓにかけてＶＤＬレベルの０．８ＶからＶＳＬレベルの０．４Ｖまで立ち下がっている。（ｂ）の実施例１では、それぞれリードライトデータバスＲＷＢＳの電位が遷移するタイミングに合わせて、リードデータストローブ信号ＤＲＬＡＴを１４６〜１４８ｎｓ、１５１〜１５３ｎｓ、１５６ｎｓ〜１５８ｎｓの期間ハイレベルにしている。それ以外の期間（〜１４６ｎｓ、１４８〜１５１ｎｓ、１５３〜１５６ｎｓ）、リードデータストローブ信号ＤＲＬＡＴはロウレベルにしている。すなわち、リードデータストローブ信号ＤＲＬＡＴを制御することにより、アンプ部４１の電流源の電流を増減し、出力部４２の出力インピーダンスを増減している。
【００５９】
（ａ）比較例、（ｂ）実施例１共に、データレシーバの出力端子ＤＲＯＵＴの電圧は、約１４７ｎｓでロウレベル（０Ｖ）からハイレベル（１．５Ｖ）に立ち上がり、１５１ｎｓで立下り、１５７ｎｓで再び立ち上がっている。ＤＲＯＵＴの出力波形については、（ａ）比較例と（ｂ）実施例１では、大きな差異はないことが理解できる。
【００６０】
シミュレーション結果について、図９を参照し更に詳しく説明する。図９の（ａ）〜（ｄ）行にシミュレーション条件を、（ｅ）〜（ｉ）行にシミュレーション結果を示す。また、このときの実施例１のアンプ部の電流レシオ［（ＩＭ＋ＩＳ１）／ＩＳ１］を（ｊ）行に示す。（１）〜（６）列には、それぞれシミュレーション条件が違う場合を示す。なお、図８のシミュレーション条件は、図９の（１）列に相当する。どのシミュレーション条件でシミュレーションを行っても、アクセス時間［（ｅ）行と（ｆ）行参照］は実施例と比較例で大きな差異はない。しかし、（ｇ）行、（ｈ）行のＡＭＰ部の消費電流に示すとおり、アンプの消費電流は、実施例と比較例で大きく異なり、実施例１は、比較例に比べてアンプの消費電流は１／２以下である［（ｉ）行参照］。また、（１）〜（３）列と（４）〜（６）列を比較すると、リードライトデータバスＲＷＢＳ部の充放電電流は、ＶＤＬとＶＳＬとの電源電圧に依存し、ＶＤＬとＶＳＬとの電位差（すなわち、小振幅信号の振幅［（ａ）行のスイングの幅］）が小さいほどＲＷＢＳ部の消費電流が少なくなることが理解できる。
【実施例２】
【００６１】
図１０は、実施例２によるデータ伝送回路の回路ブロック図である。図１０では、リードライトバスＲＷＢＳを伝送する小振幅信号を実施例１のシングルエンドの信号から差動信号に変更している。実施例２のデータバッファＲＢＦ２（ＷＢＦ２：実施例１のリードデータバッファＲＢＦ、ライトデータバッファＷＢＦに相当）のドライバ部に差動信号ドライバ３９１を用いている。差動信号ドライバ３９１からは、非反転信号と反転信号がそれぞれ対応する複数のＲＷＢＳに出力される。差動信号ドライバ３９１は、リードバッファ出力イネーブル信号ＤＲＥによって制御される。差動信号ドライバ３９１は、電源として小振幅信号の高電位側電源ＶＤＬ、低電位側電源ＶＳＬが電源として供給される。ＲＷＢＳに出力される。なお、データレシーバとしては、実施例１のデータレシーバ（ＲＡＭＰ又はＷＡＭＰ）のＮチャンネルＭＯＳトランジスタ３４４（図５参照）のゲートに基準信号ＶＲＥＦに代えて、リードライトデータバスＲＷＢＳの反転信号に接続されることが代わるだけであって、実施例１のデータレシーバをそのまま用いることができる。リードライトデータバスＲＷＢＳを伝送する信号として差動信号を伝送するようにすれば、リードライトデータバスＲＷＢＳの配線数は増えるが、小振幅信号の振幅を更に小さくすることが可能である。よって、高電位側電源ＶＤＬと低電位側電源ＶＳＬ間の電圧を、実施例１の高電位側電源ＶＤＬと低電位側電源ＶＳＬ巻の電圧よりも更に小さくすることが可能である。その他の構成、動作については、実施例１と同様であるので、重複する説明は省略する。ライトデータ伝送回路も同様に実施例２の方式で実現することができる。
【実施例３】
【００６２】
図１１は、実施例３によるデータ伝送システムのブロック図である。実施例３では、複数の半導体装置１−１、１−２〜と、データプロセッサ５２０を備えている。半導体装置は、１−１、１−２の２つの半導体装置を図示するが、更に多数の半導体装置を設けてもよい。各半導体装置１−１、１−２は、実施例１又は実施例２の半導体装置である。各半導体装置１−１、１−２とデータプロセッサ５２０との間は、外部データバス５１０で接続されている。外部データバス５１０は各半導体装置１−１、１−２の外部Ｉ／Ｏ端子２２に接続されている。また、各半導体装置のＣＫ端子には、データプロセッサ５２０からクロックが供給されている。各半導体装置は、内部にクロック生成器２０を備えており、クロック生成器２０は、半導体装置内の各部の動作に必要なタイミング信号を生成し出力している。また、半導体装置の内部には、複数のメモリセルアレイ（ＭＥＭ１〜ｎ）１０が設けられており、各メモリセルアレイに対応して内部回路側入出力回路（ＤＲＶＲＥＣ１〜ｎ）３３が設けられている。また、外部Ｉ／Ｏ端子に対応して外部端子側入出力回路（ＤＲＶＲＥＣ０）３６が設けられている。更に、各内部回路側入出力回路３３と外部端子側入出力回路３６の間は、リードライトデータバスＲＷＢＳにより接続されている。各半導体装置１−１、１−２は、データプロセッサ５２０からのリードコマンド、ライトコマンド等の指令に基づいて、動作する。
【００６３】
ライトコマンド実施時には、外部端子側入出力回路３６は、外部データバス５１０から送られてきたライトデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力する。選択されたメモリセルアレイ１０に対応して設けられた内部回路側入出力回路３３は、小振幅信号を内部に設けられたライトデータレシーバＷＡＭＰにより増幅する。このライトデータレシーバＷＡＭＰは、ライトデータストローブ信号ＤＷＬＡＴ（第２の制御信号）に同期してアンプ部の電流を増減し、出力部の出力インピーダンスを増減する。内部回路側入出力回路３３まで送られたライトデータは更にメモリセルアレイに書込まれる。
【００６４】
リードコマンド実施時には、データプロセッサ５２０からの指令に基づいて、指定されたメモリセルアレイ１０は、内部回路側入出力回路３３へリードデータを送る。内部回路側入出力回路３３は、リードデータを小振幅信号にレベル変換し、リードライトデータバスＲＷＢＳへ出力する。外部端子側入出力回路３６は、この小振幅信号をリードデータレシーバＲＡＭＰにより増幅し、通常の論理回路の電圧レベルまで振幅を拡大して出力する。その際、リードデータレシーバＲＡＭＰは、リードデータストローブ信号ＤＲＬＡＴ（第２の制御信号）に同期してアンプ部の電流を増減し、出力部の出力インピーダンスを増減する。通常の論理回路の電圧レベルまで振幅を拡大されたリードデータは、図示しないＤＱＳ端子から出力される外部データストローブ信号に同期して外部データバス５１０に出力される。
【実施例４】
【００６５】
図１２は、半導体装置１を用いた別のデータ伝送システムのブロック図である。図に示すデータ伝送システム５００は、データプロセッサ５２０と、半導体装置（ＤＲＡＭ）１が、システムバス５１０Ａを介して相互に接続されている。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含むが、これらに限定されない。図１２においては説明を簡単にするため、システムバス５１０Ａを介してデータプロセッサ５２０とＤＲＡＭ１とが接続されているが、システムバス５１０Ａを介さずにローカルなバスによってこれらが接続されていても構わない。
【００６６】
また、図１２には、説明を簡単にするためシステムバス５１０Ａが１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すデータ伝送システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。また、データプロセッサ５２０、ＤＲＡＭ１、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０は、それぞれ複数のグループを構成し、それらグループ毎に異なる複数のシステムバス５１０Ａで接続されていても良い。
【００６７】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【００６８】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００６９】
更に、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００７０】
実施例４において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１０へデータのリードアクセスやライトアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置１は、内部に保持する記憶情報を読み出し、第１の伝送線ＲＷＢＳ（図１）を経由してシステムバス５１０へそのデータを伝送する。また、コントローラからライトコマンドを受けた半導体装置１は、システムバス５１０から入力したデータを第１の伝送線ＲＷＢＳを経由してメモリセルアレイ１０にデータを書き込む。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【００７１】
また、実施例４において、ＤＲＡＭ１０だけでなく、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０も、内部データのデータバスとして、実施例１乃至実施例２で説明した双方向又は、一方向に小振幅信号としてデータを伝送するバスを用いることができる。また、小振幅信号を受けるデータレシーバは、実施例１または実施例２記載のデータレシーバを用い、小振幅信号を通常の論理回路の信号レベルまで振幅を増幅する際に、小振幅信号のデータが更新されるタイミングに同期してアンプ部の電流を増減、出力部の出力インピーダンスを増減させることができる。そのようにすることにより、データプロセッサ５２０からの要求に応答して各チップの内部において、高速、かつ、低消費電力にデータの入出力を行うことができる。
【００７２】
なお、上記の実施例では、データの伝送が双方向である例について主に説明したが、データの伝送は、必ずしも双方向である必要はない。データの伝送が一方向である場合にも、本発明によれば、低消費電力で、かつ、高速にデータを伝送することができる。また、上記実施例１乃至３では、内部回路側と外部端子側との間でデータを伝送する実施例について説明したが、データの伝送は、内部回路側と外部端子側との間でのデータの伝送に限られず、内部回路同士のデータの伝送にも用いることができることは明らかである。更に、半導体装置間のデータの伝送についても伝送を小振幅信号で行い、受信するデータが更新されるタイミングに同期してアンプ部の電流を増減、出力部の出力インピーダンスを増減することができる。
【００７３】
更に、実施例では、メモリのデータ信号の伝送について説明したが、本発明はこれに限られず、例えば、データプロセッサのデータの伝送に適用することもできる。更に、ドライバ、レシーバの具体的な回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限定されるものではない。たとえば、小振幅信号を生成する制御部分（回路）は、実施例の開示に限られない。
【００７４】
また、本発明による伝送線を備えた半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）等の半導体装置全般に、適用することができる。このような本発明による半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００７５】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に限定されず、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。更に一部がバイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
【００７６】
なお、ＰチャンネルＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮチャンネルＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００７７】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７８】
１、１−１、１−２：半導体装置
１０：メモリセルアレイ
１０−１：メモリセルアレイの一部領域
１１：ロウデコーダ
１２：センスアンプ（配置領域）
１２−１：センスアンプ列
１３：カラムセレクタ
１３−１：カラムセレクタの一部（リードライトゲート）
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部Ｉ／Ｏ端子
３１：リードライトアンプ
３３：内部回路側入出力回路
３６：外部端子側入出力回路
４１、９４１：アンプ部
４２、９４２：出力部
３３３：ラッチ回路
３３４：ＮＡＮＤ回路
３３５：ＮＯＲ回路
３３６、３４１、３４２、３４６、４０３：ＰチャンネルＭＯＳトランジスタ
３３７、３４３、３４４、３４５、３４７、４０１、４０２、４０４：ＮチャンネルＭＯＳトランジスタ
３６１：入出力バッファ
３６２：並直列／直並列変換回路
３９１：差動信号ドライバ
５００、５００Ａ：データ伝送システム
５１０：外部データバス
５１０Ａ：システムバス
５２０：データプロセッサ
５４０：ストレージデバイス
５５０：Ｉ／Ｏデバイス
５６０：ＲＯＭ
Ｒ１１、Ｒ１２：抵抗
ＲＡＭＰ：リードデータレシーバ（第１のアンプ）
ＲＢＦ：リードデータバッファ（第１の回路）
ＲＬＴ：リードデータラッチ
ＲＷＡＭＰ：リードライトアンプの一部
ＲＷＢＳ：リードライトデータバス（伝送線）
ＳＡ：センスアンプ
ＷＡＭＰ：ライトデータレシーバ（第１のアンプ）
ＷＢＦ：ライトデータバッファ（第１の回路）
ＷＬＴ：ライトデータラッチ
ＶＤＤ、ＶＳＳ：電源、電源配線、電源電圧
ＶＤＬ、ＶＳＬ：内部電源、内部電源配線、内部電源電圧
ＶＲＥＦ：基準電圧
ＤＲＥ：リードバッファ出力イネーブル信号
ＤＲＥＡ：リードデータレシーバイネーブル信号（第１の制御信号）
ＤＷＥ：ライトバッファ出力イネーブル信号
ＤＷＥＡ：ライトデータレシーバイネーブル信号（第１の制御信号）
ＲＬＡＴ、ＤＲＬＡＴ：（ＲＷＢＳの）リードデータストローブ信号（第２の制御信号、クロック信号）
ＶＡ：アンプ部出力ノード
ＷＬＡＴ、ＤＷＬＡＴ：（ＲＷＢＳの）ライトデータストローブ信号（第２の制御信号、クロック信号）
【図１】
2011146101.tif 000003
【図２】
2011146101.tif 000004
【図３】
2011146101.tif 000005
【図４】
2011146101.tif 000006
【図５】
2011146101.tif 000007
【図６】
2011146101.tif 000008
【図７】
2011146101.tif 000009
【図８】
2011146101.tif 000010
【図９】
2011146101.tif 000011
【図１０】
2011146101.tif 000012
【図１１】
2011146101.tif 000013
【図１２】
2011146101.tif 000014
【手続補正書】
【提出日】平成23年1月21日(2011.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記差動対は、ソースが前記第１の電流源及び前記第２の電流源に接続され、ゲートが前記第１の入力端子に接続され、ドレインが第１の負荷回路に接続された第１の差動トランジスタと、
ソースが前記第１の差動トランジスタのソースと共通接続されて前記第１の電流源及び前記第２の電流源に接続され、ゲートが前記第２の入力端子に接続され、ドレインが第２の負荷回路に接続された第２の差動トランジスタを含む、請求項４又は７記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
更に、前記送信部に接続されたデータ記憶部を含み、前記データを更新することは前記データ記憶部が有する複数の記憶データを切り替える、ことを特徴とする請求項１１乃至１５いずれか１項記載のデータ伝送システム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
ライトデータとリードデータの入出力端子である外部Ｉ／Ｏ端子２２は、図１では代表して１端子しか記載していないが、ＤＤＲ等の同期式ＤＲＡＭでは、一般的に、４端子から１６端子である。ライト動作時には、４〜１６本の外部Ｉ／Ｏ端子２２から直列に入力されたデータは、外部端子側入出力回路３６により、並列データに変換され、リードライトデータバスＲＷＢＳを介して該当するバンクの内部側入出力回路３３に転送され、メモリセルアレイ１０へ書込まれる。リード動作時には、並列データとしてリードライトデータバスＲＷＢＳを介して外部端子側入出力回路３６に読み出されたリードデータは、外部端子側入出力回路３６により直列データに変換され、４〜１６本の外部Ｉ／Ｏ端子から出力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図２において、メモリセルアレイ１０は、１バンクのメモリセルアレイが配置される領域を示している。１バンクのメモリセルアレイ１０は、複数の部分領域１０−１に分かれて配置され、部分領域１０−１毎にセンスアンプＳＡをまとめて配置したセンスアンプ列１２−１が設けられている。ビット線ＢＬＴ、ＢＬＢは、センスアンプＳＡを介してローカルＩＯ線ＬＩＯＴ、ＬＩＯＢに接続されている。更に、ローカルＩＯ線ＬＩＯＴ、ＬＩＯＢは、リードライトゲート１３−１を介してメインＩＯ線ＭＩＯＴ、ＭＩＯＢに接続され、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは、リードライトアンプＲＷＡＭＰ（図１の３１に相当）へと接続されている。なお、１バンクのメモリセルアレイ１０には、多数の部分領域１０−１がマトリクス状に配置され、各部分領域１０−１にそれぞれ対応してセンスアンプ列１２−１とローカルＩＯ線ＬＩＯＴ、ＬＩＯＢが設けられている。また、図２では、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは１対しか記載していないが各メモリセルアレイ１０内には、マトリクス状に配置された部分領域１０−１に対応して複数のメインＩＯ線対ＭＩＯＴ、ＭＩＯＢが平行に設けられる。また、各メインＩＯ線対ＭＩＯＴ、ＭＩＯＢに対応して複数のリードライトアンプＲＷＡＭＰが設けられている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
リードデータレシーバ（第１のアンプ）ＲＡＭＰは、リードコマンド実行時にリードライトデータバスＲＷＢＳの小振幅信号をセンシングする。なお、リードデータレシーバＲＡＭＰには、制御信号として、リードデータレシーバイネーブル信号ＤＲＥＡ、リードデータストローブ信号ＤＲＬＡＴが接続されるが図２では、記載を省略している。リードデータラッチＲＬＴは、リードコマンド実行時にリードデータレシーバＲＡＭＰがセンシングしたデータを一時的に保持するラッチである。ライトデータバッファＷＢＦは、並直列／直並列変換回路３６２が直並列変換したデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
アンプ部は、ＮチャンネルＭＯＳトランジスタ３４３、３４４からなる差動対と、ＰチャンネルＭＯＳトランジスタ３４１、３４２からなる負荷回路と、ＮチャンネルＭＯＳトランジスタ４０１、４０２、３４５からなる電流源回路を備えている。ＮチャンネルＭＯＳトランジスタ３４３、３４４からなる差動対は、ソースが共通接続され、ＮチャンネルＭＯＳトランジスタ３４３のゲートが基準電圧ＶＲＥＦに接続され、ＮチャンネルＭＯＳトランジスタ３４４のゲートがリードライトデータバスＲＷＢＳに接続されている。負荷回路を構成するＰチャンネルＭＯＳトラジスタ３４１は、ドレインとゲートがＮチャンネルＭＯＳトランジスタ３４３のドレインに接続され、ソースが電源ＶＤＤに接続されている。また、ＰチャンネルＭＯＳトランジスタ３４２は、ゲートがＰチャンネルＭＯＳトラジスタ３４１のゲートに共通接続され、ソースが電源ＶＤＤにドレインがＮチャンネルＭＯＳトランジスタ３４４のドレインと、アンプ部４１の出力ノードＶＡに接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
リードデータレシーバ出力イネーブル信号ＤＲＥＡは、リードデータレシーバＲＡＭＰの動作中はハイレベルに維持され、リードデータレシーバＲＡＭＰのデータ受信が完了するとロウレベルとなる信号であるので、第１の電流源は、リードデータレシーバＲＡＭＰの動作中常に電流ＩＳ１を差動対に供給し続ける。一方、リードデータストローブ信号ＤＲＬＡＴは差動対を構成するＮチャンネルＭＯＳトランジスタ３４４のゲートに接続されるリードライトデータバスＲＷＢＳのデータが更新されるときにハイレベルとなり、リードライトデータバスＲＷＢＳのデータが変化しないタイミングでは、ロウレベルを維持する信号である。従って、第２の電流源は、差動対に入力信号となるリードライトデータバスＲＷＢＳのデータが変化しうるタイミングで電流ＩＭを流し、変化しないタイミングでは、電流ＩＭの供給を停止するように動作する。なお、リードデータストローブ信号ＤＲＬＡＴは、アンプ部４１が動作中に変化する信号であるので、リードデータストローブ信号ＤＲＬＡＴのスイッチングが差動対にノイズとなって悪影響を与えないようにするため、ゲートにリードデータストローブ信号ＤＲＬＡＴが接続されるＮチャンネルＭＯＳトランジスタ４０２のドレインと差動対の間にＮチャンネルＭＯＳトランジスタ４０１を接続している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
出力部４２は、ゲートがアンプ部４１の出力ノードＶＡに、ドレインが出力端子ＤＲＯＵＴに共通接続されたＰチャンネルＭＯＳトランジスタ３４６及びＮチャンネルＭＯＳトランジスタ３４７と、ＰチャンネルＭＯＳトランジスタ３４６のソースと電源ＶＤＤとの間に接続された抵抗Ｒ１１と、ソースが電源ＶＤＤにドレインがＰチャンネルＭＯＳトランジスタ３４６のソースに接続されたＰチャンネルＭＯＳトランジスタ４０３と、ＮチャンネルＭＯＳトランジスタ３４７のソースと電源ＶＳＳとの間に接続された抵抗Ｒ１２と、ソースが電源ＶＳＳにドレインがＮチャンネルＭＯＳトランジスタ３４７のソースに接続されたＮチャンネルＭＯＳトランジスタ４０４と、を備えている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
図１０は、実施例２によるデータ伝送回路の回路ブロック図である。図１０では、リードライトバスＲＷＢＳを伝送する小振幅信号を実施例１のシングルエンドの信号から差動信号に変更している。実施例２のデータバッファＲＢＦ２（ＷＢＦ２：実施例１のリードデータバッファＲＢＦ、ライトデータバッファＷＢＦに相当）のドライバ部に差動信号ドライバ３９１を用いている。差動信号ドライバ３９１からは、非反転信号と反転信号がそれぞれ対応する複数のＲＷＢＳに出力される。差動信号ドライバ３９１は、リードバッファ出力イネーブル信号ＤＲＥによって制御される。差動信号ドライバ３９１は、小振幅信号の高電位側電源ＶＤＬ、低電位側電源ＶＳＬが電源として供給される。なお、データレシーバとしては、実施例１のデータレシーバ（ＲＡＭＰ又はＷＡＭＰ）のＮチャンネルＭＯＳトランジスタ３４３（図５参照）のゲートに基準信号ＶＲＥＦに代えて、リードライトデータバスＲＷＢＳの反転信号が接続されることが代わるだけであって、実施例１のデータレシーバをそのまま用いることができる。リードライトデータバスＲＷＢＳを伝送する信号として差動信号を伝送するようにすれば、リードライトデータバスＲＷＢＳの配線数は増えるが、小振幅信号の振幅を更に小さくすることが可能である。よって、高電位側電源ＶＤＬと低電位側電源ＶＳＬ間の電圧を、実施例１の高電位側電源ＶＤＬと低電位側電源ＶＳＬ間の電圧よりも更に小さくすることが可能である。その他の構成、動作については、実施例１と同様であるので、重複する説明は省略する。ライトデータ伝送回路も同様に実施例２の方式で実現することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
実施例４において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１へデータのリードアクセスやライトアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置１は、内部に保持する記憶情報を読み出し、第１の伝送線ＲＷＢＳ（図１）を経由してシステムバス５１０へそのデータを伝送する。また、コントローラからライトコマンドを受けた半導体装置１は、システムバス５１０から入力したデータを第１の伝送線ＲＷＢＳを経由してメモリセルアレイ１０にデータを書き込む。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
また、実施例４において、ＤＲＡＭ１だけでなく、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０も、内部データのデータバスとして、実施例１乃至実施例２で説明した双方向又は、一方向に小振幅信号としてデータを伝送するバスを用いることができる。また、小振幅信号を受けるデータレシーバは、実施例１または実施例２記載のデータレシーバを用い、小振幅信号を通常の論理回路の信号レベルまで振幅を増幅する際に、小振幅信号のデータが更新されるタイミングに同期してアンプ部の電流を増減、出力部の出力インピーダンスを増減させることができる。そのようにすることにより、データプロセッサ５２０からの要求に応答して各チップの内部において、高速、かつ、低消費電力にデータの入出力を行うことができる。