(57)【要約】【課題】エンハンメント型ＧａＮ系ＨＦＥＴの閾値電圧のバラツキを低減する。【解決手段】窒化物半導体装置８０では、第２のリセスエッチングによりアンドープＧａＮ層３の上部に突起部５１が設けられる。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。【選択図】  図２
2011176195.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、直接或いはバッファ層を介して設けられる第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられる第２の窒化物半導体層と、
前記第１の窒化物半導体層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、上部がリセスエッチングされ、前記突起部上に設けられる第２の窒化物半導体層と、前記突起部上に前記上部がリセスエッチングされた第２の窒化物半導体層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、
前記積層部の両側に配置され、上部がリセスエッチングされた前記第２の窒化物半導体層がストライプ方向でリセスエッチングされ、前記第１の窒化物半導体層表面が露呈されるストライプ状のトレンチ部と、
前記積層部の側面と前記積層部及び前記トレンチ部上に設けられ、前記絶縁膜よりも膜厚が薄いゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極と、
を具備することを特徴とする窒化物半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に、直接或いはバッファ層を介して設けられる第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられる第２の窒化物半導体層と、
前記第１の窒化物半導体層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、上部がリセスエッチングされ、前記突起部上に設けられる第２の窒化物半導体層と、前記突起部上に前記上部がリセスエッチングされた第２の窒化物半導体層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、
前記積層部の両側に配置され、上部がリセスエッチングされた前記第２の窒化物半導体層がストライプ方向でリセスエッチングされ、前記第１の窒化物半導体層表面が露呈されるトレンチ部と、
前記積層部の側面と前記積層部及び前記トレンチ部上に設けられるゲート絶縁膜と、
前記トレンチ部に前記ゲート絶縁膜を介して埋設されるゲート電極と、
前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極と、
を具備することを特徴とする窒化物半導体装置。
【請求項３】
前記第１の窒化物半導体層はＧａＮ層であり、前記第２の窒化物半導体層はＡｌＧａＮ層であり、エンハンメント型電界効果トランジスタであることを特徴とする請求項１又は２に記載の窒化物半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に、直接或いはバッファ層を介して設けられる第１の窒化物半導体層と、
前記第１の窒化物半導体層上に設けられる第２の窒化物半導体層と、
前記第２の窒化物半導体層上に設けられる第３の窒化物半導体層と、
前記第１の窒化物半導体層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、前記突起部上の第２の窒化物半導体層と、前記突起部上に前記第２の窒化物半導体層を介して設けられる前記第３の窒化物半導体層と、及び前記突起部上に前記第２及び第３の窒化物半導体層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、
前記積層部の両側に配置され、前記第２及び第３の窒化物半導体層がストライプ方向でリセスエッチングされ、前記第１の窒化物半導体層表面が露呈されるストライプ状のトレンチ部と、
前記積層部の側面と前記積層部及び前記トレンチ部上に設けられ、前記絶縁膜よりも膜厚が薄いゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極と、
を具備することを特徴とする窒化物半導体装置。
【請求項５】
前記第１の窒化物半導体層はＧａＮ層であり、前記第２の窒化物半導体層はＡｌＧａＮ層であり、前記第３の窒化物半導体層はＩｎＧａＮ層であり、エンハンメント型電界効果トランジスタであることを特徴とする請求項４に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置に関する。
【背景技術】
【０００２】
ＧａＮを用いた窒化物半導体電界効果トランジスタである窒化物半導体装置は、Ｓｉと比較して大きなバンドギャップを有し、高臨界電界を有しているので高耐圧、低オン抵抗、低損出なデバイスを実現できる。特に、ＡｌＧａＮとＧａＮのヘテロ構造を用いたＧａＮ  ＨＦＥＴ（Heterojunction FET）は単純な素子構造で所望の特性を実現することができる。ＡｌＧａＮとＧａＮのヘテロ構造では、ＡｌＧａＮとＧａＮのヘテロ界面での分極などにより高濃度な２次元電子ガス（２ＤＥＧ  two dimensional electron gas）が得られ、ＧａＮ  ＨＦＥＴの低オン抵抗化が達成できる。（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載されるＧａＮ  ＨＦＥＴでは、ゲート電極に電圧を印加しないときにオン状態とならないエンハンスメント型（ノーマリーオフ型）の素子にするために、リセスエッチングにより形成された積層部幅を縮小化している。このため、エンハンスメント型ＧａＮ  ＨＦＥＴの閾値電圧（Ｖｔｈ）のバラツキが増大するという問題点がある。また、エンハンスメント型ＧａＮ  ＨＦＥＴの閾値電圧（Ｖｔｈ）を所定値、例えば３Ｖ以上に設定しにくいという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３１１３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、エンハンメント型で閾値電圧（Ｖｔｈ）のバラツキが低減される窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の窒化物半導体装置は、半導体基板と、前記半導体基板上に、直接或いはバッファ層を介して設けられる第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられる第２の窒化物半導体層と、前記第１の窒化物半導体層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、上部がリセスエッチングされ、前記突起部上に設けられる第２の窒化物半導体層と、前記突起部上に前記上部がリセスエッチングされた第２の窒化物半導体層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、前記積層部の両側に配置され、上部がリセスエッチングされた前記第２の窒化物半導体層がストライプ方向でリセスエッチングされ、前記第１の窒化物半導体層表面が露呈されるストライプ状のトレンチ部と、前記積層部の側面と前記積層部及び前記トレンチ部上に設けられ、前記絶縁膜よりも膜厚が薄いゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の窒化物半導体装置は、半導体基板と、前記半導体基板上に、直接或いはバッファ層を介して設けられる第１の窒化物半導体層と、前記第１の窒化物半導体層上に設けられる第２の窒化物半導体層と、前記第１の窒化物半導体層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、上部がリセスエッチングされ、前記突起部上に設けられる第２の窒化物半導体層と、前記突起部上に前記上部がリセスエッチングされた第２の窒化物半導体層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、前記積層部の両側に配置され、上部がリセスエッチングされた前記第２の窒化物半導体層がストライプ方向でリセスエッチングされ、前記第１の窒化物半導体層表面が露呈されるトレンチ部と、前記積層部の側面と前記積層部及び前記トレンチ部上に設けられるゲート絶縁膜と、前記トレンチ部に前記ゲート絶縁膜を介して埋設されるゲート電極と、前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、エンハンメント型で閾値電圧（Ｖｔｈ）のバラツキが低減される窒化物半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る窒化物半導体装置を示す平面図。
【図２】図１のＡ−Ａ線に沿う窒化物半導体装置の断面図。
【図３】図１のＢ−Ｂ線に沿う窒化物半導体装置の断面図。
【図４】図１のＣ−Ｃ線に沿う窒化物半導体装置の断面図。
【図５】本発明の実施例１に係る比較例の窒化物半導体装置を示す断面図。
【図６】本発明の実施例１に係る積層部幅と閾値電圧（Ｖｔｈ）の関係を示す図、図中実線（ａ）は本実施例の関係図、図中破線（ｂ）は比較例の関係図。
【図７】本発明の実施例２に係る窒化物半導体装置を示す断面図。
【図８】本発明の実施例２に係る積層部幅と閾値電圧（Ｖｔｈ）の関係を示す図、図中実線（ａ）は本実施例の関係図、図中破線（ｂ）は比較例の関係図。
【図９】本発明の実施例２に係る閾値電圧（Ｖｔｈ）のバラツキを示す図、図中ヒストグラム（ａ）は本実施例の分布図、図中ヒストグラム（ｂ）は比較例の分布図。
【図１０】本発明の実施例３に係る窒化物半導体装置を示す平面図。
【図１１】図１０のＤ−Ｄ線に沿う窒化物半導体装置の断面図。
【図１２】本発明の実施例４に係る窒化物半導体装置を示す平面図。
【図１３】図１２のＥ−Ｅ線に沿う窒化物半導体装置の断面図。
【図１４】図１２のＦ−Ｆ線に沿う窒化物半導体装置の断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る窒化物半導体装置について、図面を参照して説明する。図１は窒化物半導体装置を示す平面図、図２は図１のＡ−Ａ線に沿う窒化物半導体装置の断面図、図３は図１のＢ−Ｂ線に沿う窒化物半導体装置の断面図、図４は図１のＣ−Ｃ線に沿う窒化物半導体装置の断面図、図５は比較例の窒化物半導体装置を示す断面図である。本実施例では、ゲート電極直下に深さの異なる２種類のリセス領域を設けてＧａＮ  ＨＦＥＴをエンハンメント化（ノーマリーオフ化）している。
【００１２】
図１に示すように、窒化物半導体装置８０には、ソース電極３１、ドレイン電極３２、ゲート電極３３、及び素子領域３４が設けられる。窒化物半導体装置８０は、エンハンスメント型（ノーマリーオフ型）ＧａＮ  ＨＦＥＴ（Heterojunction FET）である。窒化物半導体装置８０は、高耐圧（例えば、１００〜１０００Ｖ）で、高出力のスイッチング素子に適用される。ＨＦＥＴは、ヘテロ接合電界効果トランジスタと呼称される。
【００１３】
ソース電極３１は、図中左端に設けられる。ドレイン電極３２は、図中右端に設けられる。ゲート電極３３は、相対向して配置されるソース電極３１とドレイン電極３２の間の素子形成領域３４上に設けられる。ソース電極３１、ドレイン電極３２、ゲート電極３３、及び素子領域３４は、図示しない素子分離領域により周囲と分離される。
【００１４】
ゲート電極３３直下には、矩形状のリセス領域（第１のリセス領域）４１と、矩形状で、横方向寸法がリセス領域４１よりも長く、リセス深さがリセス領域４１よりも深く、長端部側がリセス領域４１よりもせり出す構造を有するリセス領域（第２のリセス領域）４２が設けられる。リセス領域（第２のリセス領域）４２は、図中上端部及び下端部に配置される。リセス領域（第２のリセス領域）４２とリセス領域（第１のリセス領域）４１は、図中上下方向に交互に周期的に配置される。交互に繰り替えして配置されるリセス領域（第１のリセス領域）４１及びリセス領域（第２のリセス領域）４２は、ソースとドレインがショートしないように素子領域３４を分断するように素子領域３４よりも外側（素子分離領域）まで延在している。
【００１５】
窒化物半導体装置８０では、ゲート電極３３直下にリセス領域（第２のリセス領域）４２とリセス領域（第１のリセス領域）４１を設けることにより、閾値電圧（Ｖｔｈ）をエンハンメント化している。例えば、リセス領域（第１のリセス領域）４１を設けない場合、ＡｌＧａＮとＧａＮのヘテロ界面での分極により発生する高濃度な２次元電子ガス（２ＤＥＧ  two dimensional electron gas）の影響により窒化物半導体装置８０を安定にエンハンメント化（閾値電圧（Ｖｔｈ）のプラス化）するのか困難となる。
【００１６】
ここで、リセス領域４１及び４２は、例えばＢＣｌ３プラズマを用いたＲＩＥ（Reactive Ion Etching）法で素子領域３４を垂直にリセスエッチングして形成される。このＲＩＥ法では、ＧａＮ  ＨＦＥＴである窒化物半導体装置８０のＲＩＥダメージによる特性劣化を抑制するために低ＲＦバイアスパワー（例えば、１０Ｗ程度）条件でリセスエッチングを行うのが好ましい。また、ＲＩＥにより発生するダメージ及び汚染を防止するためにＲＩＥ後処理を行うのが好ましい。リセスエッチングとは、ゲート領域や素子分離領域などを選択的にウェットエッチング或いはドライエッチングすることをいう。ストライプ状のリセス領域４１は、リセス深さがリセス領域４１よりも深く、端部がリセス領域４１よりもせり出したストライプ状のリセス領域４２が両側に配置されている。このような構造を有するリセス領域４２を配置することにより、活性領域となるリセス領域４１間の相互干渉を抑制することができる。
【００１７】
図２に示すように、窒化物半導体装置８０では、半導体基板であるシリコン基板１の第１主面（表面）上にバッファ層２が設けられる。バッファ層２の第１主面（表面）上にはアンドープＧａＮ層３が設けられる。バッファ層２は、シリコン基板１とアンドープＧａＮ層３の格子不整合を緩和するために設けられたものである。積層部７の領域には、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、絶縁膜５、ゲート絶縁膜６、ゲート電極３３が積層形成される。ここで、突起部５１は、ゲートストライプ方向（図１に示すストライプ状に形成されたリセス領域４１及び４２の方向）に沿って形成されたものである。アンドープＡｌＧａＮ層４ａは、アンドープＡｌＧａＮ層４の上部を第１のリセスエッチングにより形成されたものである。アンドープＧａＮ層３の突起部５１は、アンドープＧａＮ層３の上部を第２のリセスエッチングにより形成されたものである。
【００１８】
図１のリセス領域（第１のリセス領域）４１は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成され、積層部幅Ｗ１を有する積層部７に対応する。図１のリセス領域（第２のリセス領域）４２は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされ、トレンチ幅Ｗ２を有するトレンチ部８に対応する。
【００１９】
積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。ゲート電極３３は、トレンチ部８上では膜厚が厚く、積層部７上ではトレンチ部８上よりも膜厚が薄く形成されている。絶縁膜５の膜厚Ｔ１はゲート絶縁膜６の膜厚Ｔ２よりも厚く設定されている。
【００２０】
ここで、バッファ層２、アンドープＧａＮ層３、及びアンドープＡｌＧａＮ層４は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成される。バッファ層２には、ＧａＮ層とＡｌＮ層が交互に繰り返し積層形成される多層膜を用いている。絶縁膜５にはシリコン酸化膜（ＳｉＯ２膜）を用いているが、代わりにシリコン酸化膜（ＳｉＯ２膜）よりも誘電率の小さなＳｉＯＣ膜などのＬｏｗ−ｋ絶縁膜を用いてもよい。ゲート絶縁膜６にはシリコン窒化膜（ＳｉＮ膜）を用いているが、代わりにタンタル酸化膜（Ｔａ２Ｏ５膜）、ハフニウム酸化膜（ＨｆＯ２膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）などのＨｉｇｈ−ｋゲート絶縁膜を用いてもよい。ゲート電極３３にはＰ型不純物がドープされた多結晶シリコン膜を用いているが、代わりにニッケル（Ｎｉ）／金（Ａ）の積層膜或いはチタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）の積層膜などを用いてもよい。ソース電極３１及びドレイン電極３２にはチタン（Ｔｉ）／アルミニウム（Ａｌ）の積層膜を用いているが、代わりにチタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜を用いてもよい。
【００２１】
また、アンドープＡｌＧａＮ層４の表面をリセスエッチングして形成されるアンドープＡｌＧａＮ層４ａの厚さは、ゲート電圧が印加していないときに、アンドープＡｌＧａＮ層４とアンドープＧａＮ層３の界面９で発生する２次元電子ガス（２ＤＥＧ  two dimensional electron gas）が消失するように設定されている。トレンチ部８の底部のゲート絶縁膜６とアンドープＧａＮ層３の界面１０では、ゲート電圧が印加していないときにキャリアが発生しない。
【００２２】
このため、ゲート電極３３に比較的値の小さい正の電圧が印加されると、界面１０には反転チャネル層が発生し、トランジスタがオン状態となる。このとき、積層部７の上部にゲート絶縁膜６よりも膜厚の厚い絶縁膜５を設けているので、ゲート電極３３から与えられる電圧の影響は受けないので界面９にはキャリアが発生しない。その後、ゲート電圧の値が上昇するにつれて、積層部７の側面からゲート電極３３の電位の影響を受けて界面９にもキャリアが発生する。界面９は良好なエピタキシャル界面であるため、移動度が高く、従って、界面９にキャリアが発生するゲート電圧以上の電圧をゲート電極３３に与えることで、窒化物半導体装置８０ではオン抵抗を大きく低下させることができる。
【００２３】
図３に示すように、ゲートストライプ方向におけるリセス領域（第１のリセス領域）４１の両側では、シリコン基板１上に、バッファ層２、アンドープＧａＮ層３、アンドープＡｌＧａＮ層４、絶縁膜５、ゲート絶縁膜６、及びゲート電極３３が積層形成される。ここでは、ソース電極３１側とドレイン電極３２側のリセス領域（第１のリセス領域）４１に対するゲート電極３３の延在幅を同じに設定しているが、窒化物半導体装置８０の電流コプラス低減、高耐圧化を図るためにゲート電極３３のドレイン電極３２側への延在幅を大きく（所謂、フィールドプレート構造）してもよい。
【００２４】
ここで、アンドープＡｌＧａＮ層４は、Ａｌ×Ｇａ（１−×）Ｎ（０＜×＜１）で表される範囲に設定される。例えば、×の値は０．２５に設定される。
【００２５】
図４に示すように、リセス領域（第２のリセス領域）４２の両側は、シリコン基板１上に、バッファ層２、アンドープＧａＮ層３、アンドープＡｌＧａＮ層４、絶縁膜５、ゲート絶縁膜５、及びゲート電極３３が積層形成される。ここでは、ソース電極３１側とドレイン電極３２側のリセス領域（第２のリセス領域）４２に対するゲート電極３３の延在幅を同じに設定しているが、窒化物半導体装置８０の電流コラプス低減、高耐圧化を図るためにゲート電極３３のドレイン電極３２側の延在幅を大きく（所謂、フィールドプレート構造）してもよい。
【００２６】
図５に示すように、比較例の窒化物半導体装置９０では、アンドープＡｌＧａＮ層４がリセスエッチングされず、アンドープＡｌＧａＮ層４上にはゲート絶縁膜６よりも膜厚の厚い絶縁膜５が設けられない。具体的には、積層部７ａがアンドープＧａＮ層３の突起部５１とアンドープＡｌＧａＮ層４から構成される。比較例の窒化物半導体装置９０では、トレンチ部８のトレンチ幅Ｗ２及び積層部７ａの積層部幅Ｗ１を適宜変化させることによりエンハンスメント化を図っている。
【００２７】
次に、窒化物半導体装置のＤＣ特性について図６を参照して説明する。図６は積層部幅と閾値電圧（Ｖｔｈ）の関係を示す図、図中実線（ａ）は本実施例の関係図、図中破線（ｂ）は比較例の関係図である。
【００２８】
図６に示すように、実線（ａ）で示す本実施例の窒化物半導体装置８０では、ゲート電圧が印加していないときに、２次元ガスが消失するようにアンドープＡｌＧａＮ層４の上部がリセスエッチングされ、ゲートストライプ（突起部５１）間はトランチ部８で分離され、ゲートストライプ（突起部５１）間の相互干渉を抑制するためにトレンチ部８をゲートストライプ（突起部５１）よりも突き出た構造としている。このため、積層部幅Ｗ１が変化しても窒化物半導体装置８０の閾値電圧（Ｖｔｈ）の変化が非常に少なく、しかも閾値電圧（Ｖｔｈ）の値をプラスに維持することできる。
【００２９】
具体的には、積層部幅Ｗ１が４０ｎｍ乃至２０００ｎｍの範囲で閾値電圧（Ｖｔｈ）を＋１Ｖ以上にすることができる。なお、図示していないが積層部幅Ｗ１が４０ｎｍ以下の領域では閾値電圧（Ｖｔｈ）が＋２Ｖ以上となる。また、積層部幅Ｗ１が数μｍになっても閾値電圧（Ｖｔｈ）の値がマイナスにはならない。つまり、積層部幅Ｗ１の幅が変化しても閾値電圧（Ｖｔｈ）の値をプラスに保持でき、閾値電圧（Ｖｔｈ）のバラツキを大幅に抑制することができる。
【００３０】
なお、アンドープＡｌＧａＮ層４の上部をリセスエッチングすることにより、閾値電圧（Ｖｔｈ）を（−）から（＋）化している。ここでは、図６に示す領域では閾値電圧（Ｖｔｈ）を（＋）１Ｖ以上を保持することができている。
【００３１】
一方、破線（ｂ）で示す比較例の窒化物半導体装置９０では、閾値電圧（Ｖｔｈ）の変化が非常に大きく、閾値電圧（Ｖｔｈ）の値をプラスに維持する領域が非常に狭い。具体的には、積層部幅Ｗ１が７０ｎｍ以下の領域で閾値電圧（Ｖｔｈ）の値をプラスにできる。積層部幅Ｗ１が７０ｎｍより大きな領域では閾値電圧（Ｖｔｈ）の値がマイナスとなる。つまり、リセスエッチング等により積層部幅Ｗ１の幅が変化すると閾値電圧（Ｖｔｈ）の値をプラスに保持することが困難となり、閾値電圧（Ｖｔｈ）のバラツキが増大する。しかも、実施例よりも閾値電圧（Ｖｔｈ）の値を大きくできない。
【００３２】
上述したように、本実施例の窒化物半導体装置では、ソース電極３１、ドレイン電極３２、ゲート電極３３、及び素子領域３４が設けられる。シリコン基板１上のバッファ層２、アンドープＧａＮ層３、及びアンドープＡｌＧａＮ層４はＭＯＣＶＤ法により形成される。アンドープＧａＮ層３の突起部５１は、アンドープＧａＮ層３の上部を第２のリセスエッチングにより形成される。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。
【００３３】
このため、窒化物半導体装置８０の閾値電圧（Ｖｔｈ）の値をプラスに保ちながら、閾値電圧（Ｖｔｈ）のバラツキ化を大幅に低減できる。また、所定値以上のゲート電圧をゲート電極３３に印加したときに、アンドープＧａＮ層３とアンドープＡｌＧａＮ層４の界面９にキャリアが発生するので窒化物半導体装置８０を低オン抵抗化することができる。
【実施例２】
【００３４】
次に、本発明の実施例２に係る窒化物半導体装置について、図面を参照して説明する。図７は窒化物半導体装置を示す断面図である。本実施例では、ＧａＮ層をＰ型にして閾値電圧（Ｖｔｈ）を大きく設定している。
【００３５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３６】
図７に示すように、窒化物半導体装置８１では、バッファ層２の第１主面（表面）上にはＰ型ＧａＮ層２１が設けられる。積層部７の領域には、Ｐ型ＧａＮ層２１の突起部５１、アンドープＡｌＧａＮ層４がリセスエッチングされたアンドープＡｌＧａＮ層４ａ、絶縁膜５、ゲート絶縁膜６、ゲート電極３３が積層形成される。窒化物半導体装置８１は、エンハンスメント型ＧａＮ  ＨＦＥＴ（Heterojunction FET）である。窒化物半導体装置８１は、高耐圧（例えば、１００〜１０００Ｖ）で、高出力のスイッチング素子に適用される。
【００３７】
アンドープＧａＮ層の代わりにＰ型ＧａＮ層２１を用いると、窒化物半導体装置８１の閾値電圧（Ｖｔｈ）を実施例１よりも大きく設定できる。窒化物半導体装置８１の閾値電圧（Ｖｔｈ）を、例えば＋３Ｖ以上に設定できると、電力変換回路等の電力制御分野で要求される仕様規格を満足することが可能となる。
【００３８】
次に、窒化物半導体装置のＤＣ特性について図８及び図９を参照して説明する。図８は積層部幅と閾値電圧（Ｖｔｈ）の関係を示す図、図中実線（ａ）は本実施例の関係図、図中破線（ｂ）は比較例の関係図である。図９は閾値電圧（Ｖｔｈ）のバラツキを示す図、図中ヒストグラム（ａ）は本実施例の分布図、図中ヒストグラム（ｂ）は比較例の分布図である。
【００３９】
図８に示すように、実線（ａ）で示す本実施例の窒化物半導体装置８１では、積層部幅Ｗ１が変化しても窒化物半導体装置８１の閾値電圧（Ｖｔｈ）の変化が非常に少なく、しかも閾値電圧（Ｖｔｈ）の値をプラスに維持することできる。具体的には、積層部幅Ｗ１が４０ｎｍ乃至２０００ｎｍの範囲で閾値電圧（Ｖｔｈ）を＋３Ｖ以上にすることができる。なお、図示していないが積層部幅Ｗ１が４０ｎｍ以下の領域では閾値電圧（Ｖｔｈ）が＋４Ｖ以上となる。また、積層部幅Ｗ１が数μｍになっても閾値電圧（Ｖｔｈ）の値がマイナスにはならない。
【００４０】
一方、破線（ｂ）で示す比較例の窒化物半導体装置では、閾値電圧（Ｖｔｈ）の変化が非常に大きく、閾値電圧（Ｖｔｈ）の値をプラスに維持する領域が非常に狭い。具体的には、積層部幅Ｗ１が９０ｎｍ以下の領域で閾値電圧（Ｖｔｈ）の値をプラスにできる。積層部幅Ｗ１が９０ｎｍより大きな領域では閾値電圧（Ｖｔｈ）の値がマイナスとなる。
【００４１】
図９に示すように、例えば積層部幅Ｗ１が８０ｎｍの場合、図中ヒストグラム（ｂ）で示す比較例の窒化物半導体装置では、閾値電圧（Ｖｔｈ）の平均値が＋０．５Ｖで所定の規格である＋３Ｖを満足することができず、しかもバラツキの指標としての標準偏差（σ）が０．７７と大きく、閾値電圧（Ｖｔｈ）のバラツキが非常に大きくなる。この結果は、リセス用マスク形成、リセスエッチング等のプロセス条件に対して閾値電圧（Ｖｔｈ）のマージンを大きく設定することができないことを示している。
【００４２】
一方、例えば積層部幅Ｗ１が８０ｎｍの場合、図中ヒストグラム（ａ）で示す本実施例の窒化物半導体装置８１では、閾値電圧（Ｖｔｈ）の平均値が＋３．８２Ｖで所定の規格である＋３Ｖを満足し、しかもバラツキの指標としての標準偏差（σ）が０．０６８と非常に小さく、全ての値が所定の規格である＋３Ｖを満足している。この結果は、リセス用マスク形成、リセスエッチング等のプロセス条件に対してプロセスマージンを大きく設定できることを示している。
【００４３】
上述したように、本実施例の窒化物半導体装置では、シリコン基板１上のバッファ層２、Ｐ型ＧａＮ層２１、及びアンドープＡｌＧａＮ層４はＭＯＣＶＤ法により形成される。Ｐ型ＧａＮ層２１の突起部５１は、Ｐ型ＧａＮ層２１の上部を第２のリセスエッチングにより形成される。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、Ｐ型ＧａＮ層２１の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びＰ型ＧａＮ層２１表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。
【００４４】
このため、窒化物半導体装置８１の閾値電圧（Ｖｔｈ）の値を電力制御分野で要求されるプラスの値に保ちながら、閾値電圧（Ｖｔｈ）のバラツキ化を大幅に低減できる。また、所定値以上のデート電圧をゲート電極３３に印加したときに、アンドープＧａＮ層３とアンドープＡｌＧａＮ層４の界面９にキャリアが発生するので窒化物半導体装置８１を低オン抵抗化することができる。
【実施例３】
【００４５】
次に、本発明の実施例３に係る窒化物半導体装置について、図面を参照して説明する。図１０は窒化物半導体装置を示す平面図、図１１は図１０のＤ−Ｄ線に沿う窒化物半導体装置の断面図である。本実施例では、積層部上にゲート電極を設けていない。
【００４６】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４７】
図１０に示すように、窒化物半導体装置８２には、ソース電極３１、ドレイン電極３２、ゲート電極３３ａ、及び素子領域３４が設けられる。窒化物半導体装置８２は、エンハンスメント型ＧａＮ  ＨＦＥＴ（Heterojunction FET）である。窒化物半導体装置８２は、高耐圧（例えば、１００〜１０００Ｖ）で、高出力のスイッチング素子に適用される。ＨＦＥＴは、ヘテロ接合電界効果トランジスタと呼称される。
【００４８】
ゲート電極３３ａは、リセス領域（第２のリセス領域）４２及び素子領域３４上に設けられる。ゲート電極３３ａは、リセス領域（第１のリセス領域）４１上には設けられない。窒化物半導体装置８２は、リセス領域（第２のリセス領域）４２とリセス領域（第１のリセス領域）４１を設けることにより、エンハンメント化（ノマリーオフ化）している。
【００４９】
図１１に示すように、窒化物半導体装置８２では、トレンチ部８にゲート電極３３ａが埋設される。ここでは、ゲート電極３３ａの表面部の高さがゲート絶縁膜５の高さと略同一に設定される。埋設された複数のゲート電極は、上部に設けられるゲート電極（図示せず）により束ねられる。
【００５０】
上述したように、本実施例の窒化物半導体装置では、ソース電極３１、ドレイン電極３２、ゲート電極３３ａ、及び素子領域３４が設けられる。シリコン基板１上のバッファ層２、アンドープＧａＮ層３、及びアンドープＡｌＧａＮ層４はＭＯＣＶＤ法により形成される。アンドープＧａＮ層３の突起部５１は、アンドープＧａＮ層３の上部を第２のリセスエッチングにより形成される。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上にはトレンチ部８を覆うようにゲート電極３３が埋設され、積層部７上にはゲート電極３３が設けられない。埋設された複数のゲート電極は、上部に設けられるゲート電極（図示せず）により束ねられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。
【００５１】
このため、窒化物半導体装置８２の閾値電圧（Ｖｔｈ）の値をプラスに保ちながら、閾値電圧（Ｖｔｈ）のバラツキ化を大幅に低減できる。また、所定値以上のデート電圧をゲート電極３３ａに印加したときに、アンドープＧａＮ層３とアンドープＡｌＧａＮ層４の界面９にキャリアが発生するので窒化物半導体装置８２を低オン抵抗化することができる。
【００５２】
なお、本実施例では、アンドープＡｌＧａＮ層４ａ上にゲート絶縁膜６よりも膜厚の厚い絶縁膜５を形成しているが、必ずしもこの構造に限定されるものではない。例えば、アンドープＡｌＧａＮ層４ａ上の絶縁膜５を省いてもよい。また、トレンチ部８に積層部７のゲート絶縁膜５と同じ高さまでゲート電極３３ａを埋設しているが、必ずしもこれに限定されるものではない。例えば、ゲート電極３３ａをアンドープＡｌＧａＮ層４ａと同じ高さまで埋設してもよい。
【実施例４】
【００５３】
次に、本発明の実施例４に係る窒化物半導体装置について、図面を参照して説明する。図１２は窒化物半導体装置を示す平面図、図１３は図１２のＥ−Ｅ線に沿う窒化物半導体装置の断面図、図１４は図１２のＦ−Ｆ線に沿う窒化物半導体装置の断面図である。本実施例では、ＡｌＧａＮ層上にＩｎＧａＮ層を設けてＧａＮ系ＨＦＥＴの閾値電圧をエンハンメント化している。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図１２に示すように、窒化物半導体装置８３には、ソース電極３１、ドレイン電極３２、ゲート電極３３ｂ、及び素子領域３４が設けられる。窒化物半導体装置８３は、エンハンスメント型ＧａＮ  ＨＦＥＴ（Heterojunction FET）である。窒化物半導体装置８３は、高耐圧（例えば、１００〜１０００Ｖ）で、高出力のスイッチング素子に適用される。
【００５６】
ゲート電極３３ｂ直下には、矩形状の非リセス領域４３と、矩形状で、横方向寸法が非リセス領域４３よりも長く、長端部側が非リセス領域４３よりもせり出す構造を有するリセス領域４４が設けられる。リセス領域４４は、図中上端部及び下端部に配置される。非リセス領域４３とリセス領域４４は、図中上下方向に交互に周期的に配置される。ストライプ状の非リセス領域４３は、端部が非リセス領域４３よりもせり出したストライプ状のリセス領域４４が両側に配置されている。このような構造を有するリセス領域４４を配置することにより、活性領域となる非リセス領域４３間の相互干渉を抑制することができる。
【００５７】
窒化物半導体装置８３では、ゲート電極３３直下に非リセス領域４３とリセス領域４４を設けることにより、エンハンメント化している（詳細は後述する）。ここで、リセス領域４４は、例えばＢＣｌ３プラズマを用いたＲＩＥ法で素子領域３４を垂直にエッチングして形成される。
【００５８】
図１３に示すように、窒化物半導体装置８３では、半導体基板であるシリコン基板１の第１主面（表面）上にバッファ層２が設けられる。バッファ層２の第１主面（表面）上にはアンドープＧａＮ層３が設けられる。積層部７ｂの領域には、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４、アンドープＩｎＧａＮ層２２、絶縁膜５、ゲート絶縁膜６、ゲート電極３３ｂが積層形成される。
【００５９】
ここで、図１２に示す非リセス領域４３は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４、アンドープＩｎＧａＮ層２２、及び絶縁膜５から構成され、積層部幅Ｗ１を有する積層部７ｂに対応する。図１２に示すリセス領域４４は、絶縁膜５、アンドープＩｎＧａＮ層２２、アンドープＡｌＧａＮ層４、及びアンドープＧａＮ層３表面が垂直にリセスエッチングされ、トレンチ幅Ｗ２を有するトレンチ部８ｂに対応する。
【００６０】
積層部７ｂ及びトレンチ部８ｂ上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８ｂを覆うようにゲート電極３３ｂが設けられる。アンドープＩｎＧａＮ層４は、例えばＭＯＣＶＤ法を用いて形成される。
【００６１】
図１４に示すように、非リセス領域４３では、シリコン基板１の第１主面（表面）上にバッファ層２、アンドープＧａＮ層３、アンドープＡｌＧａＮ層４、アンドープＩｎＧａＮ層２２、絶縁膜５、ゲート絶縁膜６、及びゲート電極３３ｂが積層形成される。ゲートストライプ方向での非リセス領域４３の両端部では、シリコン基板１の第１主面（表面）上にバッファ層２、アンドープＧａＮ層３、アンドープＡｌＧａＮ層４、絶縁膜５、ゲート絶縁膜６、及びゲート電極３３ｂが積層形成される。
【００６２】
アンドープＡｌＧａＮ層４上に設けられるアンドープＩｎＧａＮ層２２は、アンドープＡｌＧａＮ層４とは逆方向の歪みを発生させる。アンドープＩｎＧａＮ層２２の厚さは、ゲート電圧が印加していないときに、アンドープＡｌＧａＮ層４とアンドープＧａＮ層３の界面９で発生する２次元電子ガス（２ＤＥＧ  two dimensional electron gas）が消失するように設定されている。
【００６３】
このため、ゲート電極３３ｂに比較的値の小さい正の電圧が印加されると、界面１０には反転チャネル層が発生し、トランジスタがオン状態となる。このとき、積層部７ｂの上部にゲート絶縁膜６よりも膜厚の厚い絶縁膜５を設けているので、ゲート電極３３ｂから与えられる電圧の影響は受けないので界面９にはキャリアが発生しない。その後、ゲート電圧の値が上昇するにつれて、積層部７ｂの側面からゲート電極３３ｂの電位の影響を受けて界面９にもキャリアが発生する。界面９は良好なエピタキシャル界面であるため、移動度が高く、従って、界面９にキャリアが発生するゲート電圧以上の電圧をゲート電極３３ｂに与えることで、窒化物半導体装置８３ではオン抵抗を大きく低下させることができる。
【００６４】
なお、本実施例では、アンドープＧａＮ層３を用いているが、閾値をコントロールするために、p型もしくはn型ドーパントをドーピングしてもよい。また、ゲート電極３３ａを積層部７ｂ上には設けずにトレンチ部８ｂに埋設してもよい。
【００６５】
上述したように、本実施例の窒化物半導体装置では、ソース電極３１、ドレイン電極３２、ゲート電極３３ｂ、及び素子領域３４が設けられる。シリコン基板１上のバッファ層２、アンドープＧａＮ層３、及びアンドープＡｌＧａＮ層４、及びアンドープＩｎＧａＮ層２２はＭＯＣＶＤ法により形成される。アンドープＧａＮ層３の突起部５１は、アンドープＧａＮ層３の上部をリセスエッチングにより形成される。突起部５１上には、アンドープＡｌＧａＮ層４及びアンドープＩｎＧａＮ層２２が設けられる。積層部７ｂは、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４、アンドープＩｎＧａＮ層２２、及び絶縁膜５から構成される。トレンチ部ｂは、絶縁膜５、アンドープＩｎＧａＮ層２２、アンドープＡｌＧａＮ層４、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７ｂ及びトレンチ部８ｂ上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３ｂが設けられる。アンドープＩｎＧａＮ層２２は、アンドープＡｌＧａＮ層４とは逆方向の歪みを発生させる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。
【００６６】
このため、窒化物半導体装置８３の閾値電圧（Ｖｔｈ）の値をプラスに保ちながら、閾値電圧（Ｖｔｈ）のバラツキ化を大幅に低減できる。また、所定値以上のデート電圧をゲート電極３３ｂに印加したときに、アンドープＧａＮ層３とアンドープＡｌＧａＮ層４の界面９にキャリアが発生するので窒化物半導体装置８３を低オン抵抗化することができる。
【００６７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６８】
実施例では、エンハンスメント型ＧａＮ系ＨＦＥＴを高耐圧パワーデバイスに適用しているが、マイクロ波やミリ波用などの高周波デバイスにも適用することができる。また、電流コラプス低減や高耐圧化を図るためにエンハンスメント型ＧａＮ系ＨＦＥＴにデユアルフィールドプレート構造を採用してもよい。デユアルフィールドプレート構造とはゲート電極をドレイン側に延在させ、ゲート電極を跨いでソース電極をドレイン側に延在させたものである。
【００６９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板上に設けられるバッファ層と、前記バッファ層上に設けられるＧａＮ層と、前記ＧａＮ層上に設けられるＡｌＧａＮ層と、前記ＧａＮ層の上部に周囲がリセスエッチングされ、リセスエッチングされずに残置された突起部と、上部がリセスエッチングされ、前記突起部上に設けられるＡｌＧａＮ層と、前記突起部上に前記上部がリセスエッチングされたＡｌＧａＮ層を介して設けられる絶縁膜とが積層形成されるストライプ状の積層部と、前記積層部の両側に配置され、上部がリセスエッチングされた前記ＡｌＧａＮ層がストライプ方向でリセスエッチングされ、前記ＧａＮ層表面が露呈されるストライプ状のトレンチ部と、前記積層部の周囲及び前記トレンチ部上に設けられ、前記絶縁膜よりも膜厚が薄いゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ゲート電極を挟んで相対向するように配置されるソース電極及びドレイン電極とを具備し、エンハンスメント型電界効果トランジスタである窒化物半導体装置。
【００７０】
（付記２）  前記絶縁膜は、シリコン酸化膜（ＳｉＯ２膜）或いはＳｉＯＣ膜であり、前記ゲート絶縁膜がシリコン窒化膜（ＳｉＮ膜）、タンタル酸化膜（Ｔａ２Ｏ５膜）、ハフニウム酸化膜（ＨｆＯ２膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）である付記１に記載の窒化物半導体装置。
【００７１】
（付記３）  前記半導体基板はシリコン基板であり、前記バッファ層はＡｌＮ層とＧａＮ層が繰り返し積層される積層膜である付記１又は２に記載の窒化物半導体装置。
【００７２】
（付記４）  前記ＧａＮ層はアンドープＧａＮ層であり、前記ＡｌＧａＮ層はアンドープＡｌＧａＮ層である付記１乃至３のいずれかに記載の窒化物半導体装置。
【００７３】
（付記５）  前記ＧａＮ層はＰ型ＧａＮ層であり、前記ＡｌＧａＮ層はアンドープＡｌＧａＮ層である付記１乃至３のいずれかに記載の窒化物半導体装置。
【００７４】
（付記６）  前記積層部と前記トレンチ部は、前記ソース電極と前記ドレイン電極が配置される方向に対して垂直方向に繰り返し複数配置される付記１乃至５のいずれかに記載の窒化物半導体装置。
【符号の説明】
【００７５】
1  シリコン基板
２  バッファ層
３  アンドープＧａＮ層
４、４ａ  アンドープＡｌＧａＮ層
５  絶縁膜
６  ゲート絶縁膜
７、７ａ、７ｂ  積層部
８、８ｂ  トレンチ部
９、１０  界面
２１  Ｐ型ＧａＮ層
２２  アンドープＩｎＧａＮ層
３１  ソース電極
３２  ドレイン電極
３３、３３ａ、３３ｂ  ゲート電極
３４  素子領域
４１、４２、４４  リセス領域
４３  非リセス領域
５１  突起部
８０〜８３、９０  窒化物半導体装置
Ｔ１、Ｔ２  膜厚
Ｗ１  積層部幅
Ｗ２  トレンチ幅
【図１】
2011176195.tif 000003
【図２】
2011176195.tif 000004
【図３】
2011176195.tif 000005
【図４】
2011176195.tif 000006
【図５】
2011176195.tif 000007
【図６】
2011176195.tif 000008
【図７】
2011176195.tif 000009
【図８】
2011176195.tif 000010
【図９】
2011176195.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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