(57)【要約】【課題】ワイヤボンディング接続されるパッケージに搭載される場合のワイヤ長を短くできる半導体装置を提供する。【解決手段】本発明に係る半導体装置１００は、シリコン基板１０３の内部素子領域１５３に形成された複数の素子と、シリコン基板１０３上に形成される配線層１２０と、配線層１２０を貫通し、内部素子領域１５３を囲む環状のシールリング１０１と、内部素子領域１５３の上方、かつ、配線層１２０上に形成され、複数の素子に含まれる第１素子と接続されるパッド１０２と、シールリング１０１上に形成され、当該シールリング１０１と接続されたパッド１０２ａとを備える。また、シールリング１０１は、複数の素子に含まれる第２素子と接続されている。【選択図】図２
2011129722.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の素子領域に形成された複数の素子と、
前記基板上に形成され、複数の層間絶縁膜及び複数の配線が積層された配線層と、
前記層間絶縁膜を貫通し、前記配線同士又は前記配線と前記素子とを接続するビアコンタクトと、
前記配線層を貫通し、前記素子領域を囲む環状のシールリングと、
前記素子領域の上方、かつ、前記配線層上に形成され、前記複数の素子に含まれる第１素子と前記配線及び前記ビアコンタクトを介して接続される第１パッドと、
前記シールリング上に形成され、当該シールリングと接続された第２パッドとを備え、
前記シールリングは、前記複数の素子に含まれる第２素子と前記配線及び前記ビアコンタクトを介して接続されている
半導体装置。
【請求項２】
前記半導体装置は、
前記シールリングを含み、それぞれが前記配線層を貫通し、前記素子領域を囲む環状の複数のシールリングを備え、
前記複数のシールリングは、前記素子領域を２重以上で囲む
請求項１記載の半導体装置。
【請求項３】
前記複数のシールリングのうちいずれか１つは、前記第２パッドに接続されていない
請求項２記載の半導体装置。
【請求項４】
前記第２パッドは、前記複数のシールリングのうち２以上のシールリング上に形成され、当該２以上のシールリングと接続されている
請求項２記載の半導体装置。
【請求項５】
前記シールリングは、前記基板の上側から見て凹凸を有している
請求項１記載の半導体装置。
【請求項６】
前記複数のシールリングのうち２以上のシールリングは、前記配線で接続されている
請求項２記載の半導体装置。
【請求項７】
前記第２パッドは、前記シールリング上の領域のうち、第１方向に沿って延在するシールリング上の領域に形成され、
前記第２パッドは、前記シールリング上に位置しない第１領域と、前記シールリング上に位置し、前記第１方向の幅が前記第１領域より広い第２領域とを含む
請求項１記載の半導体装置。
【請求項８】
前記第２パッドは、前記シールリング上の領域のうち、第１方向に沿って延在するシールリング上の領域に形成され、
前記半導体装置は、さらに、
前記配線層上、かつ、前記素子領域の上方に形成されるとともに、前記第１パッド上の領域の一部に開口部が形成されている保護膜を備え、
前記保護膜は、前記シールリング上に形成さないとともに、前記シールリング上から前記第２パッド上の領域の一部である矩形領域にかけて形成されず、
前記シールリングに隣接する、第１方向に沿った前記保護膜の縁と、前記矩形領域に隣接する、前記第１方向と直交する第２方向に沿った前記保護膜の縁とが交わる部分の前記保護膜の縁は上面から見て角が取れた形状である
請求項１記載の半導体装置。
【請求項９】
前記シールリングは、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つで構成されており、
前記第２パッドはＡｌで構成されている
請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部素子領域を囲むように形成された環状のシールリングを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体装置（半導体チップ）は、以下の方法によって作られる。
まず、例えばシリコンなどの半導体ウエハ上に、それぞれが複数の素子で構成された多数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）回路（チップ領域）をマトリックス状に配置する。ここで、ウエハ上において多数配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。
【０００３】
このように半導体製造工程を経て１枚のウエハ上に多数のチップ領域を形成した後、当該ウエハをスクライブ領域に沿って個々のチップ（半導体装置）にダイシングする。
【０００４】
しかし、ウエハをダイシングして個々のチップに分割する時、スクライブライン周辺のチップ領域が機械的衝撃を受けることがある。その結果、分離されたチップつまり半導体装置のダイシング断面に部分的にクラック又は欠けが生じるという問題が生じる。
【０００５】
この問題に対して、特許文献１で示される半導体装置は、チップ領域内の内部素子領域の周囲に形成されたリング状の防護壁であるシールリングを備える。これにより、特許文献１の半導体装置は、ダイシング時に内部素子領域にクラックが伝搬することを防止できる。
【０００６】
また、特許文献１で示される半導体装置では、保護膜がシールリング上に開口部を有し、シールリングと接続するキャップ層を有する。言い換えると、特許文献１で示される半導体装置では、チップ領域の周縁部において保護膜が部分的に不連続に形成されている。これにより、特許文献１で示される半導体装置は、ウエハをダイシングする時の応力によってチップ領域の保護膜まで連続的に剥がれてしまうことを防止できる。
【０００７】
図１０は、従来のウエハ５５０の１つのチップ領域５５１を示す平面図である。ウエハ５５０は、それぞれ半導体装置となる複数のチップ領域５５１と、スクライブ領域５５２とを含む。各チップ領域５５１は、複数の素子から構成されたＩＣ回路が設けられた内部素子領域５５３と、内部素子領域５５３を囲む環状のシールリング５０１が形成された周縁部５５４とを含む。
【０００８】
また、チップ領域５５１内にはパッド５０２が形成されている。このパッド５０２は、半導体装置が電子機器に使用されるにあたり、半導体装置と半導体装置を搭載するパッケージとの接続を行うために用いられる。また、ウエハ５５０は、スクライブ領域５５２に沿ってダイシングされることで、個々の半導体装置に分離される。
【０００９】
図１１は、従来のウエハ５５０の図１０に示すＢ１−Ｂ２線における断面図である。従来の半導体装置（ウエハ５５０）は、シリコン基板５０３と、シリコン基板５０３上の内部素子領域５５３に形成された拡散層５０４と、シリコン基板５０３上の周縁部５５４に形成された導電層５０５と、シリコン基板５０３上に設けられた第１層間絶縁膜５０６と、第１層間絶縁膜５０６に設けられた第１ビア５０８ａ及び第１シールビア５０８ｂと、第１層間絶縁膜５０６の上に設けられた第２層間絶縁膜５０７と、第２層間絶縁膜５０７に設けられた第１配線５０９ａ及び第１シール配線５０９ｂと、第２層間絶縁膜５０７の上に設けられた第３層間絶縁膜５１０と、第３層間絶縁膜５１０に設けられた第２ビア５１１ａ、第２シールビア５１１ｂ、第２配線５１２ａ及び第２シール配線５１２ｂと、第３層間絶縁膜５１０の上に設けられた第４層間絶縁膜５１３と、第４層間絶縁膜５１３に設けられた第３ビア５１４ａ、第３シールビア５１４ｂ、第３配線５１５ａ及び第３シール配線５１５ｂと、第４層間絶縁膜５１３の上に設けられた保護膜５１６と、保護膜５１６に形成された開口内に設けられたパッド５０２及びキャップ層５０２ａとを備えている。
【００１０】
ここで、第１シールビア５０８ｂと、第１シール配線５０９ｂと、第２シールビア５１１ｂと、第２シール配線５１２ｂと、第３シールビア５１４ｂと、第３シール配線５１５ｂとは、シールリング５０１を構成する。また、シールリング５０１は、図１０に示すように内部素子領域５５３を囲む。
【００１１】
また、半導体装置が電子機器に使用される際には、例えば表面実装形パッケージであるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）又はＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）などに半導体装置が搭載される。この半導体装置とパッケージとの電気的接続手法としては、半導体装置のパッドからパッケージへのワイヤボンディング接続又はバンプ接続が用いられる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１６７１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の半導体装置では、シールリングを隔ててパッドが配置されるため、ワイヤボンディング接続されるパッケージについては、ワイヤ長が長くなるという問題がある。
【００１４】
そこで本発明は、ワイヤボンディング接続されるパッケージに搭載される場合のワイヤ長を短くできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る半導体装置は、基板と、前記基板の素子領域に形成された複数の素子と、前記基板上に形成され、複数の層間絶縁膜及び複数の配線が積層された配線層と、前記層間絶縁膜を貫通し、前記配線同士又は前記配線と前記素子とを接続するビアコンタクトと、前記配線層を貫通し、前記素子領域を囲む環状のシールリングと、前記素子領域の上方、かつ、前記配線層上に形成され、前記複数の素子に含まれる第１素子と前記配線及び前記ビアコンタクトを介して接続される第１パッドと、前記シールリング上に形成され、当該シールリングと接続された第２パッドとを備え、前記シールリングは、前記複数の素子に含まれる第２素子と前記配線及び前記ビアコンタクトを介して接続されている。
【００１６】
この構成によれば、本発明に係る半導体装置は、シールリングを有することにより、ダイシング時に内部素子領域にクラックが伝搬することを防止できる。さらに、従来の半導体装置では内部素子領域上に配置していたパッドを、本発明に係る半導体装置ではシールリング上に配置できる。これにより、当該半導体装置がワイヤボンディング接続されるパッケージに搭載される場合のワイヤ長を短くすることができる。
【００１７】
また、前記半導体装置は、前記シールリングを含み、それぞれが前記配線層を貫通し、前記素子領域を囲む環状の複数のシールリングを備え、前記複数のシールリングは、前記素子領域を２重以上で囲んでもよい。
【００１８】
この構成によれば、複数のシールリングの重ね合わせによって一体のシールリングが構成される。これにより、該当シールリングの構造を機械的により強固にできる。従って、本発明に係る半導体装置は、シールリングの防護壁としての機能を向上できる。
【００１９】
また、前記複数のシールリングのうちいずれか１つは、前記第２パッドに接続されていなくてもよい。
【００２０】
また、前記第２パッドは、前記複数のシールリングのうち２以上のシールリング上に形成され、当該２以上のシールリングと接続されていてもよい。
【００２１】
また、前記シールリングは、前記基板の上側から見て凹凸を有していてもよい。
この構成によれば、本発明に係る半導体装置は、ウエハのダイシング時に生じたウエハのクラックが、シールリングに沿って進行することを防止できる。
【００２２】
また、前記複数のシールリングのうち２以上のシールリングは、前記配線で接続されていてもよい。
【００２３】
この構成によれば、複数のシールリング間を配線で接続することで、複数のシールリングが一体となったシールリングが構成される。これにより、本発明に係る半導体装置は、当該シールリングの構造を機械的により強固にできる。
【００２４】
また、前記第２パッドは、前記シールリング上の領域のうち、第１方向に沿って延在するシールリング上の領域に形成され、前記第２パッドは、前記シールリング上に位置しない第１領域と、前記シールリング上に位置し、前記第１方向の幅が前記第１領域より広い第２領域とを含んでもよい。
【００２５】
この構成によれば、シールリングに接する第２領域のパッドの幅を大きくすることで、シールリングとパッドとが接する面積を広くできる。これにより、シールリングとパッドとの構造を機械的に強固にできる。従って、本発明に係る半導体装置は、シールリング及びパッドの防護壁としての機能を向上できる。
【００２６】
また、前記第２パッドは、前記シールリング上の領域のうち、第１方向に沿って延在するシールリング上の領域に形成され、前記半導体装置は、さらに、前記配線層上、かつ、前記素子領域の上方に形成されるとともに、前記第１パッド上の領域の一部に開口部が形成されている保護膜を備え、前記保護膜は、前記シールリング上に形成さないとともに、前記シールリング上から前記第２パッド上の領域の一部である矩形領域にかけて形成されず、前記シールリングに隣接する、第１方向に沿った前記保護膜の縁と、前記矩形領域に隣接する、前記第１方向と直交する第２方向に沿った前記保護膜の縁とが交わる部分の前記保護膜の縁は上面から見て角が取れた形状であってもよい。
【００２７】
この構成によれば、本発明に係る半導体装置は、ダイシング時に生じる応力によって、保護膜が欠けることを防止できる。
【００２８】
また、前記シールリングは、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つで構成されており、前記第２パッドはＡｌで構成されていてもよい。
【００２９】
この構成によれば、本発明に係る半導体装置は、第２パッドをＡｌで構成することにより、特にＣｕで構成されたシールリングの腐食を防止できる。
【００３０】
なお、本発明は、このような半導体装置として実現できるだけでなく、このような半導体装置を製造する半導体装置の製造方法として実現することもできる。
【発明の効果】
【００３１】
以上より、本発明は、ワイヤボンディング接続されるパッケージに搭載される場合のワイヤ長を短くできる半導体装置を提供できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１に係るウエハのチップ領域を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３Ａ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｂ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｃ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｄ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｅ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｆ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｇ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図３Ｈ】本発明の実施の形態１に係る半導体装置の製造過程における断面図である。
【図４】本発明の実施の形態１に係る半導体装置における、パッド及び第２保護膜の形状を示す平面図である。
【図５】本発明の実施の形態２に係る半導体装置の平面図である。
【図６Ａ】本発明の実施の形態２に係る、パッド及びシールリングを示す平面図である。
【図６Ｂ】本発明の実施の形態２に係る、パッド及びシールリングを示す平面図である。
【図６Ｃ】本発明の実施の形態２に係る、パッド及びシールリングを示す平面図である。
【図７】本発明の実施の形態２に係る、パッド及びシールリングを示す断面図である。
【図８】本発明の実施の形態２に係る、パッド及びシールリングの変形例を示す平面図である。
【図９】本発明の実施の形態３に係る、パッド及びシールリングを示す平面図である。
【図１０】従来の半導体装置の平面図である。
【図１１】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら詳細に説明する。
【００３４】
（実施の形態１）
本発明の実施の形態１に係る半導体装置では、シールリング上に内部素子と接続されるパッドが形成される。これにより、本発明の実施の形態１に係る半導体装置は、ワイヤボンディング接続されるパッケージに搭載される場合のワイヤ長を短くできる。
【００３５】
図１は、本発明の実施の形態１に係るウエハ１５０の１つのチップ領域１５１を示す平面図である。
【００３６】
図１に示すようにウエハ１５０は、それぞれ半導体装置１００となる複数のチップ領域１５１と、スクライブ領域１５２とを含む。各チップ領域１５１は、複数の素子から構成されたＩＣ回路が形成されている内部素子領域１５３と、内部素子領域１５３を囲む周縁部１５４とを含む。また、チップ領域１５１、スクライブ領域１５２、内部素子領域１５３、及び周縁部１５４は、ウエハ１５０を上面から見た場合の平面領域である。
【００３７】
周縁部１５４には、内部素子領域１５３を囲む環状のシールリング１０１が形成されている。なお、ここで環状とは、円、楕円及び多角形を含む。
【００３８】
また、内部素子領域１５３にはパッド１０２が形成されており、周縁部１５４にはパッド１０２ａが形成されている。このパッド１０２及び１０２ａは、半導体装置１００が電子機器に使用されるにあたり、半導体装置１００と半導体装置１００を搭載するパッケージとを接続するために用いられる。
【００３９】
また、ウエハ１５０は、スクライブ領域１５２に沿ってダイシングされることで、個々の半導体装置１００に分離される。
【００４０】
図２は、本発明の実施の形態１に係る半導体装置１００（ウエハ１５０）の、図１に示すＡ１−Ａ２線における断面図である。
【００４１】
本発明の実施の形態１に係る半導体装置１００は、シリコン基板１０３と、拡散層１０４ａ及び１０４ｂと、導電層１０５と、配線層１２０と、第１保護膜１１６と、第２保護膜１１７と、パッド１０２及び１０２ａとを備える。
【００４２】
配線層１２０は、シリコン基板１０３上に形成されている。また、配線層１２０は、積層された複数の層間絶縁膜及び複数の配線を含む。具体的には、この配線層１２０は、第１層間絶縁膜１０６と、第２層間絶縁膜１０７と、第１ビア１０８ａ及び１０８ｂと、第１シールビア１０８ｃと、第１配線１０９ａ及び１０９ｂと、第１シール配線１０９ｃと、第３層間絶縁膜１１０と、第２ビア１１１ａ及び１１１ｂと、第２シールビア１１１ｃと、第２配線１１２ａ及び１１２ｂと、第２シール配線１１２ｃと、第４層間絶縁膜１１３と、第３ビア１１４ａ及び１１４ｂと、第３シールビア１１４ｃと、第３配線１１５ａ及び１１５ｂと、第３シール配線１１５ｃとを含む。
【００４３】
拡散層１０４ａ及び１０４ｂと、第１ビア１０８ａ及び１０８ｂと、第１配線１０９ａ及び１０９ｂと、第２ビア１１１ａ及び１１１ｂと、第２配線１１２ａ及び１１２ｂと、第３ビア１１４ａ及び１１４ｂと、第３配線１１５ａ及び１１５ｂと、パッド１０２とは、内部素子領域１５３に形成される。
【００４４】
導電層１０５と、第１シールビア１０８ｃと、第１シール配線１０９ｃと、第２シールビア１１１ｃと、第２シール配線１１２ｃと、第３シールビア１１４ｃと、第３シール配線１１５ｃとは、周縁部１５４に形成される。
【００４５】
また、シールリング１０１は、第１シールビア１０８ｃと、第１シール配線１０９ｃと、第２シールビア１１１ｃと、第２シール配線１１２ｃと、第３シールビア１１４ｃと、第３シール配線１１５ｃとを含む。このシールリング１０１は、配線層１２０を縦方向（シリコン基板１０３の主面に垂直な方向）に貫通する。
【００４６】
拡散層１０４ａ及び１０４ｂと、導電層１０５とは、シリコン基板１０３内の上表面に形成される不純物が注入された拡散層である。また、導電層１０５は、シールリング１０１ａに接続される。
【００４７】
また、拡散層１０４ａ及び１０４ｂは、ＩＣ回路を構成する素子の一部である。例えば、拡散層１０４ａ及び１０４ｂは、トランジスタのドレイン又はソースである。
【００４８】
第１層間絶縁膜１０６は、シリコン基板１０３上に形成されている。
第１ビア１０８ａ、１０８ｂ及び第１シールビア１０８ｃは、第１層間絶縁膜１０６内に、当該第１層間絶縁膜１０６を貫通するように形成されている。また、第１ビア１０８ａは、拡散層１０４ａと第１配線１０９ａとを接続する。第１ビア１０８ｂは、拡散層１０４ｂと第１配線１０９ｂとを接続する。第１シールビア１０８ｃは、導電層１０５と第１シール配線１０９ｃとを接続する。
【００４９】
第２層間絶縁膜１０７は、第１層間絶縁膜１０６上に形成されている。
第１配線１０９ａ及び１０９ｂ及び第１シール配線１０９ｃは、第２層間絶縁膜１０７内に形成されている。
【００５０】
第３層間絶縁膜１１０は、第２層間絶縁膜１０７上に形成されている。
第２ビア１１１ａ及び１１１ｂと、第２シールビア１１１ｃと、第２配線１１２ａ及び１１２ｂと、第２シール配線１１２ｃとは、第３層間絶縁膜１１０内に形成されている。第２配線１１２ａ、１１２ｂ、及び第２シール配線１１２ｃは、第２ビア１１１ａ、１１１ｂ、及び第２シールビア１１１ｃの上に形成されている。第２ビア１１１ａは、第１配線１０９ａと第２配線１１２ａとを接続する。第２ビア１１１ｂは、第１配線１０９ｂと第２配線１１２ｂとを接続する。第２シールビア１１１ｃは、第１シール配線１０９ｃと第２シール配線１１２ｃとを接続する。
【００５１】
また、第２配線１１２ｂと第２シール配線１１２ｃとは接続されている。
第４層間絶縁膜１１３は、第３層間絶縁膜１１０上に形成されている。
【００５２】
第３ビア１１４ａ及び１１４ｂと、第３シールビア１１４ｃと、第３配線１１５ａ及び１１５ｂと、第３シール配線１１５ｃとは、第４層間絶縁膜１１３内に形成されている。第３配線１１５ａ、１１５ｂ、及び第３シール配線１１５ｃは、第３ビア１１４ａ、１１４ｂ、及び第３シールビア１１４ｃの上に形成されている。第３ビア１１４ａは、第２配線１１２ａと第３配線１１５ａとを接続する。第３ビア１１４ｂは、第２配線１１２ｂと第３配線１１５ｂとを接続する。第３シールビア１１４ｃは、第２シール配線１１２ｃと第３シール配線１１５ｃとを接続する。
【００５３】
第１保護膜１１６は、第４層間絶縁膜１１３上に形成されている。また、第１保護膜１１６は開口部が形成されている。
【００５４】
パッド１０２及び１０２ａは、第１保護膜１１６上に形成されている。また、パッド１０２及び１０２ａは、第１保護膜１１６に形成された開口を介して、それぞれ、第３配線１１５ａ及び第３シール配線１１５ｃに接続されている。
【００５５】
言い換えると、パッド１０２は、配線層１２０上に形成され、第１ビア１０８ａ、第１配線１０９ａ、第２ビア１１１ａ、第２配線１１２ａ、第３ビア１１４ａ、及び第３配線１１５ａを介して、内部素子領域１５３に形成されている複数の素子のいずれかの一部である拡散層１０４ａと接続される。
【００５６】
また、パッド１０２ａは、シールリング１０１に接続される。また、第２配線１１２ｂと第２シール配線１１２ｃとが接続されている。つまり、シールリング１０１は、第１ビア１０８ｂ、第１配線１０９ｂ、第２ビア１１１ｂ、及び第２配線１１２ｂを介して、複数の素子のいずれかの一部である拡散層１０４ｂと接続されている。これにより、シールリング１０１と素子（拡散層１０４ｂ）とは同電位になる。
【００５７】
なお、ここでは、シールリング１０１が第２配線１１２ｂを介して、内部素子領域１５３内の配線と接続されている例を示しているが、シールリング１０１は、第２配線１１２ｂ以外の配線を介して、内部素子領域１５３内の配線と接続されてもよい。
【００５８】
第２保護膜１１７は、第１保護膜１１６、パッド１０２及び１０２ａ上に形成されている。また、第２保護膜１１７は、パッド１０２及び１０２ａ上の一部の領域には形成されていない。具体的には、第２保護膜１１７は、内部素子領域１５３の上方に形成されるとともに、パッド１０２上の領域の一部に開口部が形成されている。また、第２保護膜１１７は、シールリング１０１上、及びシールリング１０１上からパッド１０２ａ上の領域の一部である矩形領域にかけて形成されない。
【００５９】
以上により、本発明の実施の形態１に係る半導体装置１００は、シールリング１０１を備えることにより、ウエハ１５０をダイシングして個々のチップに分割する時のチップ断面のクラック又は欠け等が内部素子領域１５３に伝搬することを防止できる。
【００６０】
さらに、半導体装置１００では、内部素子領域１５３に形成される素子と接続されるパッド１０２ａがシールリング１０１上に形成される。これにより、半導体装置１００がワイヤボンディング接続されるパッケージに搭載される場合には、このワイヤ長を短くできる。
【００６１】
また、１つの素子について複数のパッドを取り出す必要がある場合がある。このような場合には、素子のレイアウトによっては、これら複数のパッドの配置面積によりチップサイズが増加してしまう場合がある。これに対して、半導体装置１００では、パッド１０２ａをシールリング１０１上に形成することにより、内部素子領域１５３上のみにパッド１０２を形成する場合に比べ、チップサイズを小さくできる。つまり、本発明の実施の形態１に係る半導体装置１００は、ワイヤボンディング接続される場合、及びバンプ接続される場合のいずれにおいても、チップサイズを小さくできる。
【００６２】
次に、本発明の実施の形態１に係る半導体装置１００の製造方法を、図３Ａ〜図３Ｈを参照しながら、説明する。
【００６３】
まず、図３Ａに示すように、シリコン基板１０３の内部素子領域１５３にトランジスタ等の素子を構成する拡散層１０４ａ及び１０４ｂを形成すると共に、シリコン基板１０３上の周縁部１５４に拡散層１０４ａ及び１０４ｂと同様に構成された導電層１０５を形成する。
【００６４】
次に、シリコン基板１０３上に第１層間絶縁膜１０６を堆積する。次に、リソグラフィー法及びドライエッチング法を用いて、内部素子領域１５３の第１層間絶縁膜１０６に、第１ビア１０８ａ及び１０８ｂを形成するためのビアホール１０６ａ及び１０６ｂを形成すると共に、周縁部１５４の第１層間絶縁膜１０６に、第１シールビア１０８ｃを形成するための溝状凹部１０６ｃを形成する。
【００６５】
次に、図３Ｂに示すように、第１層間絶縁膜１０６に形成されたビアホール１０６ａ、１０６ｂ及び溝状凹部１０６ｃに、例えばＷ（タングステン）からなる導電膜を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により埋め込む。その後、例えばＣＭＰ（化学的機械研磨法）を用いてビアホール１０６ａ、１０６ｂ及び溝状凹部１０６ｃのそれぞれからはみ出した余分な導電膜を除去する。これによって、第１ビア１０８ａ、１０８ｂ及び第１シールビア１０８ｃを形成する。
【００６６】
その後、第１層間絶縁膜１０６上に第２層間絶縁膜１０７を堆積する。次に、リソグラフィー法及びドライエッチング法を用いて、内部素子領域１５３の第２層間絶縁膜１０７に、第１配線１０９ａ及び１０９ｂを形成するための配線溝１０７ａ及び１０７ｂを形成すると共に、周縁部１５４の第２層間絶縁膜１０７に、第１シール配線１０９ｃを形成するための配線溝１０７ｃを形成する。
【００６７】
続いて、図３Ｃに示すように、第２層間絶縁膜１０７に形成された配線溝１０７ａ、１０７ｂ及び配線溝１０７ｃに、例えば電気メッキ法を用いて、例えばＣｕ（銅）からなる導電膜を埋め込む。その後、各配線溝１０７ａ、１０７ｂ及び１０７ｃからはみ出した導電膜を例えばＣＭＰ法により除去する。これによって、第１配線１０９ａ、１０９ｂ及び第１シール配線１０９ｃを形成する。
【００６８】
次に、図３Ｄに示すように、第２層間絶縁膜１０７上に第３層間絶縁膜１１０を堆積する。次に、内部素子領域１５３の第３層間絶縁膜１１０に、第２ビア１１１ａ及び１１１ｂを形成するためのビアホール１１０ａ及び１１０ｂを形成すると共に、周縁部１５４の第３層間絶縁膜１１０に、第２シールビア１１１ｃを形成するための溝状凹部１１０ｃを形成する。
【００６９】
続いて、図３Ｅに示すように、リソグラフィー法を用いて第３層間絶縁膜１１０上に、第２配線１１２ａ、１１２ｂ及び第２シール配線１１２ｃを埋め込む配線溝を形成するためのレジスト膜１１８を形成する。このとき、レジスト膜１１８は、ビアホール１１０ａ、１１０ｂ及び溝状凹部１１０ｃを含む配線形成領域に開口部を有する。
【００７０】
その後、図３Ｆに示すように、レジスト膜１１８をマスクとして用いたドライエッチング法を用いて、内部素子領域１５３の第３層間絶縁膜１１０の上部に、第２配線１１２ａ及び１１２ｂを形成するための配線溝１１０ｄ及び１１０ｅを形成すると共に、第２シール配線１１２ｃを形成するための配線溝１１０ｆを形成する。その後、残存するレジスト膜１１８ をアッシングにより除去する。
【００７１】
次に、図３Ｇに示すように、第３層間絶縁膜１１０に形成されたビアホール１１０ａ及び１１０ｂと、配線溝１１０ｄ及び１１０ｅと、溝状凹部１１０ｃと、配線溝１１０ｆとに、例えばＣｕからなる導電膜を埋め込む。その後、配線溝１１０ｄ、１１０ｅ及び配線溝１１０ｆからはみ出した導電膜（第３層間絶縁膜１１０よりも上側に存在する導電膜）を例えばＣＭＰ法により除去する。これにより、内部素子領域１５３の第３層間絶縁膜１１０中に、第２ビア１１１ａ及び１１１ｂと第２配線１１２ａ及び１１２ｂとが形成されると共に、周縁部１５４の第３層間絶縁膜１１０に、第２シールビア１１１ｃ及び第２シール配線１１２ｃが形成される。
【００７２】
次に、図３Ｈに示すように、第４層間絶縁膜１１３に、第３ビア１１４ａ及び１１４ｂと、第３シールビア１１４ｃと、第３配線１１５ａ及び１１５ｂと、第３シール配線１１５ｃとを、第２ビア１１１ａ及び１１１ｂと、第２シールビア１１１ｃと、第２配線１１２ａ及び１１２ｂと、第２シール配線１１２ｃとの形成時と同様の手法で形成する。
【００７３】
その後、図２に示すように、第４層間絶縁膜１１３上にＳｉＮ等で構成される第１保護膜１１６を堆積する。その後、リソグラフィー法及びドライエッチング法を用いて第１保護膜１１６を部分的に開口する。次に、開口部分を含む第１保護膜１１６上にスパッタ法により例えばＡｌ（アルミニウム）膜を堆積する。その後、リソグラフィー法及びドライエッチング法を用いてＡｌ膜を所定の形状にパターニングする。これにより、パッド１０２及び１０２ａが形成される。
【００７４】
その後、第１保護膜１１６及びＡｌ膜の所定の部分にＳｉＮ等の第２保護膜１１７を堆積する。その後、リソグラフィー法及びドライエッチング法を用いて第２保護膜１１７のパッド１０２及び１０２ａ上の一部を含む領域を部分的に除去する。
【００７５】
以上により、図２に示す半導体装置１００が形成される。
また、図４に示すように、シールリング１０１上のパッド１０２ａは、外側側面及び上面が第２保護膜１１７で覆われていない。また、第２保護膜１１７の縁は角が取れた形状にパターニングされている。言い換えると、シールリング１０１に隣接する、第１方向（垂直方向）に沿った第２保護膜１１７の縁と、パッド１０２ａ上の領域の一部である矩形領域に隣接する、第２方向（水平方向）に沿った第２保護膜１１７の縁とが交わる部分の第２保護膜１１７の縁は上面から見て角が取れた形状である。
【００７６】
これにより、ダイシング時に生じる応力によって、第２保護膜１１７が欠けることを防止できる。
【００７７】
なお、上記説明において、半導体装置１００は、４層に重ねられた層間絶縁膜に配線が形成される例を示したが、層間絶縁膜の層数は４層に限られるものではなく、チップ構造に応じて４層より少なくても多くてもよい。
【００７８】
また、各部の材料は、上記で示した材料に限定されず、上記以外であってもよい。なお、シールリング１０１は、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つで構成されていることが好ましい。また、パッド１０２及び１０２ａはＡｌで構成されていることが好ましい。このように、パッド１０２及び１０２ａをＡｌで構成することで、特にＣｕで構成されたシールリング１０１の腐食を防止することができる。
【００７９】
また、上記説明では、シールリング１０１は、内部素子領域１５３の拡散層１０４ｂに接続されているが、内部素子領域１５３に形成される素子の一部に接続されていればよい。例えば、シールリング１０１は、トランジスタのゲート端子に接続されていてもよい。また、シールリング１０１は、バイポーラトランジスタに接続されていてもよいし、トランジスタ以外の素子に接続されていてもよい。
【００８０】
（実施の形態２）
本発明の実施の形態２では、２重のシールリングを備える半導体装置１００ａについて説明する。なお、以下では、上述した実施の形態１との相違点を主に説明する。
【００８１】
図５は、本発明の実施の形態２に係る半導体装置１００ａ（チップ領域１５１）の平面図である。
【００８２】
図５に示すように、半導体装置１００ａは、シールリング１０１ａ及び１０１ｂを備える。このシールリング１０１ａ及び１０１ｂは、それぞれ、配線層１２０を縦方向に貫通する。また、シールリング１０１ａ及び１０１ｂは、内部素子領域１５３を２重に囲んでいる。具体的には、シールリング１０１ａは、内部素子領域１５３を囲い、シールリング１０１ｂはシールリング１０１ａを囲う。
【００８３】
このように、シールリング１０１ａ及び１０１ｂの重ね合わせによって一体のシールリングが構成される。これにより、該当シールリングは機械的に強固な構造を持つこととなる。従って、ダイシング時に生じる応力によってスクライブ領域１５２の層間絶縁膜が破壊されたとしても、シールリングは、層間絶縁膜の破壊が内部素子領域１５３方向へ進行する際の防護壁として機能する。よって、半導体装置１００ａのように複数のシールリングで内部素子領域１５３を多重に囲むことが好ましい。なお、３つ以上のシールリングで内部素子領域１５３を３重以上に囲んでもよい。
【００８４】
また、図５に示すように、シールリング１０１ａは、シリコン基板１０３の上側から見て凹凸を有している。これにより、ウエハ１５０のダイシング時に生じたウエハ１５０のクラックが、シールリング１０１ａに沿って進行することを防止することができる。なお、凹凸を有するシールリングは、外側のシールリング１０１ｂであってもよいし、両方のシールリング１０１ａ及び１０１ｂが凹凸を有してもよい。また、上述した実施の形態１のように１重のシールリング１０１のみが形成される場合において、当該シールリング１０１が凹凸を有してもよい。
【００８５】
以下、２つのシールリング１０１ａ及び１０１ｂと、パッド１０２ａとの配置関係を説明する。
【００８６】
図６Ａ〜図６Ｃは、パッド１０２ａと、シールリング１０１ａ及び１０１ｂとの配置を示す平面図である。
【００８７】
図６Ａ〜図６Ｃに示すように、パッド１０２ａは、最も外側のシールリング１０１ｂから最も内側のシールリング１０１ａのいずれか１以上の上に設けられる。
【００８８】
例えば、図６Ａに示すように、パッド１０２ａは、シールリング１０１ａ及び１０１ｂの上に形成される。なお、パッド１０２ａが、シールリング１０１ａ及び１０１ｂ上に形成される場合、パッド１０２ａは、シールリング１０１ａ及び１０１ｂの両方と接続されてもよいし、一方のみと接続されてもよい。なお、パッド１０２ａと接続されるシールリングは、上述した実施の形態１と同様に、内部素子領域１５３に形成される素子に接続される。
【００８９】
また、図６Ｂ及び図６Ｃに示すように、パッド１０２ａは、シールリング１０１ａ上に形成され、かつシールリング１０１ｂ上に形成されなくてもよい。言い換えると、複数のシールリング１０１ａ及び１０１ｂのうちいずれか１つは、パッド１０２ａに接続されていなくてもよい。
【００９０】
図７は、１つパッド１０２ａに２つのシールリング１０１ａ及び１０１ｂが接続されている場合の半導体装置１００ａの断面図である。
【００９１】
図７に示すように、半導体装置１００ａは、周縁部１５４に形成される導電層１０５ａ及び１０５ｂと、第１シールビア１０８ｄ及び１０８ｅと、第１シール配線１０９ｄ及び１０９ｅと、第２シールビア１１１ｄ及び１１１ｅと、第２シール配線１１２ｄ及び１１２ｅと、第３シールビア１１４ｄ及び１１４ｅと、第３シール配線１１５ｄ及び１１５ｅとを備える。
【００９２】
また、シールリング１０１ａは、第１シールビア１０８ｄと、第１シール配線１０９ｄと、第２シールビア１１１ｄと、第２シール配線１１２ｄと、第３シールビア１１４ｄと、第３シール配線１１５ｄとを含む。
【００９３】
また、シールリング１０１ｂは、第１シールビア１０８ｅと、第１シール配線１０９ｅと、第２シールビア１１１ｅと、第２シール配線１１２ｅと、第３シールビア１１４ｅと、第３シール配線１１５ｅとを含む。
【００９４】
導電層１０５ａ及び１０５ｂは、シリコン基板１０３内の上表面に形成される不純物が注入された拡散層である。また、導電層１０５ａは、シールリング１０１ａに接続される。導電層１０５ｂは、シールリング１０１ｂに接続される。
【００９５】
パッド１０２ａは、第１保護膜１１６に形成された開口部を介して、シールリング１０１ａ及び１０１ｂに接続される。
【００９６】
なお、図示していないが、シールリング１０１ａは、実施の形態１のシールリング１０１と同様に、内部素子領域１５３に形成される素子と接続される。
【００９７】
また、シールリング１０１ａとシールリング１０１ｂとは互いに接続されていてもよいし、接続されていなくてもよい。
【００９８】
図８は、パッド１０２とシールリング１０１ａ及び１０１ｂとを示す平面図である。例えば、図８に示すように、複数のシールリング１０１ａ及び１０１ｂは、配線１０１ｃを介して、互いに接続されていてもよい。
【００９９】
このように、複数のシールリング１０１ａ及び１０１ｂを配線１０１ｃで接続することで、一体となるシールリングを構成できる。これにより、該当シールリングは機械的に強固な構造を持つこととなる。
【０１００】
なお、配線１０１ｃは、一層の配線であってもよいし、複数層の配線を含んでもよい。
また、実施の形態２に係る半導体装置１００ａは、上述した実施の形態１と同様の製造方法で製造できる。
【０１０１】
（実施の形態３）
本発明の実施の形態３では、パッド１０２ａの構造の変形例について説明する。なお、以下では、上述した実施の形態１との相違点を主に説明する。
【０１０２】
図９は、本発明の実施の形態３に係る半導体装置の、パッド１０２ａとシールリング１０１とを示す平面図である。
【０１０３】
図９に示すように、パッド１０２ａは、シールリング１０１が延在する方向（垂直方向）の幅が一定の第１領域１３１と、垂直方向の幅がシールリング１０１側に近づくにつれて広くなる第２領域１３２とを含む。また、第２領域１３２は、シールリング１０１上に位置する第３領域１３３を含む。
【０１０４】
ここで、シールリング１０１に接する第３領域１３３の幅がシールリング１０１に接していない第１領域１３１及び第２領域１３２の幅に比べて大きい。このように、シールリング１０１に接する部分のパッド１０２ａの幅を大きくすることで、シールリング１０１とパッド１０２ａとは機械的に強固な構造を持つことになる。従って、ダイシング時に生じる応力によってスクライブ領域１５２の保護膜及び層間絶縁膜が破壊されたとしても、パッド１０２ａ及びシールリング１０１は、保護膜及び層間絶縁膜の破壊が内部素子領域１５３方向へ進行する際の防護壁として機能する。
【０１０５】
なお、ここでは、実施の形態１と同様に、半導体装置が１重のシールリング１０１を備える例を述べたが、上述した実施の形態２に、図９に示すパッド１０２ａと同様の構成を適用してもよい。
【０１０６】
また、上記説明では、第２領域１３２の幅が直線状に変化しているが、曲線状に変化してもよい。
【０１０７】
また、上記説明では、パッド１０２ａの右端部の下にシールリング１０１が形成されているが、パッド１０２ａの中央部の下にシールリング１０１が形成されていてもよい。言い換えると、第３領域１３３は、パッド１０２ａの中央部に位置していてもよい。この場合でも、第３領域１３３の幅を第１領域１３１及び第２領域１３２の幅よりも広くすることで、シールリング１０１とパッド１０２ａとの構造を機械的に強固にできる。
【０１０８】
また、実施の形態３に係る半導体装置は、上述した実施の形態１と同様の製造方法で製造できる。
【０１０９】
以上、本発明の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１１０】
例えば、上記において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１１１】
また、上記実施の形態１〜３に係る半導体装置、及びその変形例の構造のうち少なくとも一部を組み合わせてもよい。
【０１１２】
また、上記半導体装置の構造は、本発明を具体的に説明するために例示するためのものであり、本発明に係る半導体装置の構造は上記構造に限定されるものではない。
【０１１３】
また、上記の半導体装置の製造方法は、本発明を具体的に説明するために例示するためのものであり、本発明に係る半導体装置の製造方法は、上記方法に限定されるものではない。
【０１１４】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１１５】
本発明は、半導体装置に適用でき、特に、ワイヤボンディング接続されるパッケージに搭載される半導体装置に好適である。
【符号の説明】
【０１１６】
１００、１００ａ  半導体装置
１０１、１０１ａ、１０１ｂ、５０１  シールリング
１０１ｃ  配線
１０２、１０２ａ、５０２  パッド
１０３、５０３  シリコン基板
１０４ａ、１０４ｂ、５０４  拡散層
１０５、１０５ａ、１０５ｂ、５０５  導電層
１０６、５０６  第１層間絶縁膜
１０６ａ、１０６ｂ、１１０ａ、１１０ｂ  ビアホール
１０６ｃ、１１０ｃ  溝状凹部
１０７、５０７  第２層間絶縁膜
１０７ａ、１０７ｂ、１０７ｃ、１１０ｄ、１１０ｅ、１１０ｆ  配線溝
１０８ａ、１０８ｂ、５０８ａ  第１ビア
１０８ｃ、１０８ｄ、１０８ｅ、５０８ｂ  第１シールビア
１０９ａ、１０９ｂ、５０９ａ  第１配線
１０９ｃ、１０９ｄ、１０９ｅ、５０９ｂ  第１シール配線
１１０、５１０  第３層間絶縁膜
１１１ａ、１１１ｂ、５１１ａ  第２ビア
１１１ｃ、１１１ｄ、１１１ｅ、５１１ｂ  第２シールビア
１１２ａ、１１２ｂ、５１２ａ  第２配線
１１２ｃ、１１２ｄ、１１２ｅ、５１２ｂ  第２シール配線
１１３、５１３  第４層間絶縁膜
１１４ａ、１１４ｂ、５１４ａ  第３ビア
１１４ｃ、１１４ｄ、１１４ｅ、５１４ｂ  第３シールビア
１１５ａ、１１５ｂ、５１５ａ  第３配線
１１５ｃ、１１５ｄ、１１５ｅ、５１５ｂ  第３シール配線
１１６  第１保護膜
１１７  第２保護膜
１１８  レジスト膜
１２０  配線層
１３１  第１領域
１３２  第２領域
１３３  第３領域
１５０、５５０  ウエハ
１５１、５５１  チップ領域
１５２、５５２  スクライブ領域
１５３、５５３  内部素子領域
１５４、５５４  周縁部
５０２ａ  キャップ層
５１６  保護膜
【図１】
2011129722.tif 000003
【図２】
2011129722.tif 000004
【図３Ａ】
2011129722.tif 000005
【図３Ｂ】
2011129722.tif 000006
【図３Ｃ】
2011129722.tif 000007
【図３Ｄ】
2011129722.tif 000008
【図３Ｅ】
2011129722.tif 000009
【図３Ｆ】
2011129722.tif 000010
【図３Ｇ】
2011129722.tif 000011
【図３Ｈ】
2011129722.tif 000012
【図４】
2011129722.tif 000013
【図５】
2011129722.tif 000014
【図６Ａ】
2011129722.tif 000015
【図６Ｂ】
2011129722.tif 000016
【図６Ｃ】
2011129722.tif 000017
【図７】
2011129722.tif 000018
【図８】
2011129722.tif 000019
【図９】
2011129722.tif 000020
【図１０】
2011129722.tif 000021
【図１１】
2011129722.tif 000022