(57)【要約】      （修正有）【課題】フォトダイオード領域の表面で発生する暗電流を低減させることのできるイメージセンサの製造方法を提供する。【解決手段】半導体基板４１上に形成されたフォトダイオード４７と周辺素子とを含む半導体構造体を提供する第１ステップと、前記半導体構造体上に絶縁膜５２を形成する第２ステップと、前記絶縁膜上に水素イオンを含有する水素含有誘電体膜５３を形成する第３ステップと、前記水素含有絶縁層内の水素イオンを前記フォトダイオードの表面に拡散させてダングリングボンド(dangling bond)を除去する第４ステップと、前記水素含有誘電体膜を除去する第５ステップとを含んでなるCMOSイメージセンサの製造方法。【選択図】図２Ｂ
2011129935.tif 000002
【特許請求の範囲】
【請求項１】
CMOSイメージセンサの製造方法において、半導体基板上に形成されたフォトダイオードと周辺素子とを含む半導体構造体を提供する第１ステップと、
前記半導体構造体上に絶縁膜を形成する第２ステップと、
前記絶縁膜上に水素イオンを含有する水素含有誘電体膜を形成する第３ステップと、
前記水素含有絶縁層内の水素イオンを前記フォトダイオードの表面に拡散させてダングリングボンド(dangling bond)を除去する第４ステップと、
前記水素含有誘電体膜を除去する第５ステップと
を含んでなるCMOSイメージセンサの製造方法。
【請求項２】
前記水素含有誘電体膜が、SiOx、SiNx、SiOxNyおよびSi3N4のいずれか１種により形成されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項３】
前記水素含有誘電体膜が、プラズマ化学気相蒸着法(PECVD:plasma enhanced chemical vapor deposition)により、蒸着形成されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項４】
前記第４ステップが、熱処理により行われることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項５】
前記第５ステップが、湿式エッチングまたは乾式エッチングにより行われることを特徴とする請求項1に記載のCMOSイメージセンサの製造方法。
【請求項６】
前記水素含有誘電体膜が、7000〜8000Åの厚さに蒸着されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項７】
前記水素含有誘電体膜が、前記フォトダイオード上部のみに形成されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの製造方法に関し、特に、暗電流を減少させることのできるCMOSイメージセンサの製造方法に関する。
【背景技術】
【０００２】
周知のように、イメージセンサは、物体から反射される光を感知してイメージデータを生成する半導体装置である。特に、CMOS(complementary metal oxide semiconductor)技術を利用して製造されるイメージセンサをCMOSイメージセンサという。
【０００３】
一般に、CMOSイメージセンサは、多数の単位画素からなり、各単位画素は、光感知素子と多数のトランジスタとからなる。フォトダイオードのような光感知素子は、入射光を感知して入射光に該当する光電荷を生成する。また、トランジスタは、スイッチング動作を介して光電荷の伝達を制御する。
【０００４】
図１は、従来のイメージセンサ内に含まれている単位画素を示す断面図である。
【０００５】
図１を参照すれば、P型半導体基板11に局部的にP型ウェル12を形成した後、単位画素間の分離のためのフィールド酸化膜13を形成する。次いで、前記P型半導体基板11内部にP-N接合層17A、17Bを形成してフォトダイオード17を形成し、さらに前記フォトダイオード17から生成した電荷を伝達されて貯蔵するフローティング接合層18Aを前記半導体基板11に形成する。
【０００６】
次いで、前記フォトダイオード17からフローティング接合層18Aに前記光電荷を伝達するための伝達トランジスタTXのゲート電極を形成し、前記フローティング接合層18AをリセットさせるためのリセットトランジスタRXのゲート電極を形成する。次いで、前記フローティング接合層18Aに電気的に接続されたゲート電極を有する駆動トランジスタDXとアドレッシングのための信号を自分のゲート電極で印加される選択トランジスタSXを形成する。この場合、前記リセットトランジスタRXと駆動トランジスタDXとは、共通接合層18Bを有し、前記共通接合層18Bは、前記半導体基板11とP型ウェル12の境界に形成される。次いで、前記フィールド酸化膜13の片側に選択トランジスタSXのゲート電極を形成し、前記駆動トランジスタDXと選択トランジスタSXとには、LDD(Lightly Doped Drain)構造の不純物接合層19が形成される。ここでゲート電極は、ゲート酸化膜14とポリシリコン15とタングステンシリサイド16とからなり、ゲート電極の側壁には側壁スペーサ20が形成されている。
【０００７】
そして、前記4個のトランジスタTX、RX、DXおよびSXの上部にPMD層(Pre-MetalDielectric layer)21、22と層間絶縁膜23、24、25とを形成した後、前記PMD層21、22および層間絶縁膜23、24、25を選択的にエッチングして前記トランジスタTX、RX、DXおよびSXを外部素子と連結するために、チタニウム/アルミニウム/チタニウムナイトライド26、27、28の積層膜からなる第1および第2金属配線を形成する。ここで、前記第1金属配線をなす物質に対する図面符号は、第2金属配線と同一であるので、省略する。また、前記第2金属配線上部に水分またはスクラッチ(Scratch)から素子を保護するために、酸化膜29及び窒化膜30からなる素子保護膜を形成した後、前記素子保護膜上部にカラーイメージ発現のために、上記の単位画素配列上に赤色、緑色及び青色または黄色、紫紅色、青緑色から構成されたカラーフィルタ31の配列(Color Filter Array；CFA)形成工程を実施する。次いで、前記カラーフィルタ31の配列上部に平坦層32を形成した後、前記平坦層32上部にカラーフィルタ31配列に対向するマイクロレンズ33を形成する。
【０００８】
このような工程が全部完了した後、光感知領域であるフォトダイオード17上部には、PMD層21、22及び層間絶縁膜23、24、25、素子保護膜29、30、カラーフィルタ31及びマイクロレンズ33のみが位置することとなる。
【０００９】
上述したことのように、CMOSイメージセンサの単位画素製造において、CMOS工程を適用する時には、フォトダイオード17形成後、半導体基板11表面に格子(Lattice)構造の不連続性(dangling bond)による禁制帯(forbidden band)内に多数の表面エネルギー状態(Surface Energy state)が存在することになる。このような表面エネルギー状態によって、半導体基板11表面で好ましくないキャリア(Carrier)の再結合(Recombination)が発生することとなり、このような再結合により引き起こされた半導体基板11表面の漏洩電流及び素子の降伏電圧(Breakdown voltage)などに多くの影響を与えることとなる。
【００１０】
特に、CMOSイメージセンサの製造時に、フォトダイオードの表面領域で発生するダングリングボンドにより、好ましくない暗電流(Dark current)が発生して、素子の信頼性を低下させるという問題点を生じている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した問題点を解決するために、フォトダイオード領域の表面で発生する暗電流を低減させることのできるイメージセンサ製造方法を提供することを主な目的とする。
【課題を解決するための手段】
【００１２】
本発明においては、プラズマ化学気相蒸着法により形成される誘電層内に含まれた水素拡散を利用してフォトダイオード領域の表面で発生する暗電流を低減させることにより、前記目的を達成する。すなわち、本発明は、半導体基板上に形成されたフォトダイオードと周辺素子とを含む半導体構造体を提供する第１ステップと、前記半導体構造体上に絶縁膜を形成する第２ステップと、前記絶縁膜上に水素イオンを含有する水素含有誘電体膜を形成する第３ステップと、前記水素含有絶縁層内の水素イオンを前記フォトダイオードの表面に拡散させてダングリングボンド(dangling bond)を除去する第４ステップと、前記水素含有誘電体膜を除去する第５ステップとを含んでなるCMOSイメージセンサの製造方法を提供する。
【発明の効果】
【００１３】
本発明によれば、水素イオンの含有率の高いプラズマ化学気相蒸着法により誘電層を蒸着し、フォトダイオード表面に形成されたシリコンダングリングボンドに水素イオンを拡散させることによって、フォトダイオード表面で発生する漏洩電流による暗電流を減少させることができる。
【図面の簡単な説明】
【００１４】
【図１】従来のイメージセンサ内に含まれている単位画素を示す断面図である。
【図２Ａ】本発明の一実施形態によるイメージセンサの単位画素製造方法の初期段階を示す断面図である。
【図２Ｂ】本発明の一実施形態において、図２Ａに示す段階の後続段階を示す断面図である。
【図２Ｃ】本発明の一実施形態において、図２Ｂに示す段階の後続段階を示す断面図である。
【図２Ｄ】本発明の一実施形態において、図２Ｃに示す段階の後続段階を示す断面図である。
【図２Ｅ】本発明の一実施形態において、図２Ｄに示す段階の後続段階を示す断面図である。
【図２Ｆ】本発明の一実施形態において、図２Ｅに示す段階の後続段階を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、当業者が本発明を容易に実施し得る様に、好ましい実施形態を示す添付図面を参照しつつ、本発明をより詳細に説明する。
【００１６】
図２Ａないし図２Ｆは、本発明の一実施形態において、イメージセンサの単位画素を製造する方法を示す図面である。
【００１７】
図２Ａを参照すれば、半導体基板４１にウェル形成のためのマスク工程を実施し、ボロンイオンを注入した後、熱工程を実施して側面拡散(Lateral diffusion)によるP型ウェル４２を形成する。ここで、前記P型ウェル４２は、選択トランジスタSXと駆動トランジスタDXとが形成される領域である。
【００１８】
次いで、単位画素間の分離のためのフィールド酸化膜４３を形成した後、半導体基板４１上にゲート酸化膜４４を形成し、前記ゲート酸化膜４４上部に単位画素内のトランジスタのゲート電極を形成するために、ポリシリコン４５とタングステンシリサイド膜４６を順次形成し、マスク工程およびエッチング工程を経て、多数のゲート電極を形成する。ここで、前記多数のゲート電極は、それぞれ伝達トランジスタTX、リセットトランジスタTX、駆動トランジスタDXおよび選択トランジスタSXのゲート電極として使用される。
【００１９】
次いで、前記結果物上部にフォトダイオードを形成するためのマスク工程を実施して、N-ドーピング領域とP0ドーピング領域とを形成するためのN-イオン注入とP0イオン注入とを伝達トランジスタTXのゲート電極片側の側面で自己整列するように実施する。この場合、フォトダイオード４７は、P型半導体基板４１、N-ドーピング領域４７Ａ及びP0ドーピング領域４７ＢからなるPNP構造を有する。
【００２０】
次いで、駆動トランジスタDXと選択トランジスタSXのN型LDD (Lightly DopedDrain)イオン注入のためのマスクパターンを形成し、ボロンイオンを注入して、LDD領域４９Ａを形成する。
【００２１】
次いで、トランジスタのソース/ドレイン領域を形成するために、低圧化学気相蒸着法(Low Pressure Chemical Vapor Deposition；LPCVD)を利用して低圧酸化膜(LP-Oxide)を蒸着し、全面エッチングしてゲート電極の側壁に接する酸化膜スペーサ５０を形成した後、高濃度N型不純物イオンのためのマスクパターンを形成してN型不純物イオン注入を実施して不純物接合層４９Ｂを形成する。
【００２２】
図２Ｂを参照すれば、前記結果物上部に低圧化学気相蒸着法(LPCVD)で第１のTEOS(Tetra-Ethyl-Ortho-Silicate；TEOS)膜５１Ａを蒸着した後、前記第１のTEOS膜５１Ａ上に大気圧化学気相蒸着法(Atmospheric Pressure CVD；APCVD)を利用してBPSG膜５１Ｂを蒸着する。次いで、熱処理を実施して前記BPSG膜５１Ｂをリフロー(reflow)させる。ここで、前記第１のTEOS膜５１Ａ及びBPSG膜５１ＢをPMD(Premetal Dielectric Layer)層５２という。
【００２３】
次いで、プラズマ化学気相蒸着(PECVD)法を利用して前記PMD層５２上に厚さ7000〜8000Åの水素含有誘電層５３を形成する。この場合、水素含有誘電層５３は、SiOx、SiNx、SiOxNy、Si3N4などにより形成する。
【００２４】
次いで、蒸着された水素含有誘電層５３内に含有された水素イオンをフォトダイオード表面に拡散させるために、熱処理を行う。次いで、プラズマ化学気相蒸着(PECVD)により形成された前記水素含有誘電層５３を完全に除去するために、湿式または乾式エッチングを利用して全面エッチングする。ここで、暗電流の減少効果をさらに増加させるために、水素含有誘電層５３に含有された水素イオン数を増加させ、このような水素イオンを拡散させるために、熱処理工程の温度と処理時間を調節する。この場合、前記水素含有誘電層５３内の水素含有率は、プラズマ化学気相蒸着(PECVD)時の真空度、温度及びNH3/SiH4ガスの注入量により調節される。
【００２５】
図２Ｃを参照すれば、前記水素含有誘電層５３が除去されたPMD５２をマスク工程に供した後、緩衝酸化膜エッチング溶液(Buffered Oxide Etchant)を利用して等方性エッチングを施し、次いでプラズマエッチング工程による非等方性エッチングを実施して、前記不純物接合層４９Ｂの表面にコンタクトホールを形成する。次いで、前記コンタクトホールを含む全面にチタニウム/アルミニウム/チタニウムナイトライド(Ti /Al/TiN)５４、５５、５６を順次蒸着した後、マスク工程とエッチング工程とを行って、第1金属配線５７を形成する。
【００２６】
図２Ｄを参照すれば、前記第1金属配線５７上部にプラズマ化学気相蒸着法(PECVD)を利用して第２のTEOS酸化膜５８を蒸着した後、SOG(Spin On Glass)酸化膜５９を２回塗布して形成し、熱処理及びプラズマを利用する全面エッチングにより、平坦化する。次いで、前記平坦化されたSOG酸化膜５９上部にプラズマ化学気相蒸着(PECVD)法を利用して層間絶縁膜６０を蒸着する。
【００２７】
図２Ｅを参照すれば、マスク工程を経て、前記層間絶縁膜６０を緩衝酸化膜エッチング溶液(BOE)により等方性エッチングし、次いで、プラズマを利用する非等方性エッチングを行って、第2金属配線のためのコンタクトホールを形成する。次いで、前記コンタクトホールを含む結果物上部にチタニウム/アルミニウム/チタニウムナイトライド５４Ａ、５５Ａ、５６Ａを順次蒸着した後、マスク工程とエッチング工程とを実施して、第2金属配線６１を形成する。次いで、前記第2金属配線６１上部にプラズマ化学気相蒸着法(P ECVD)を利用して、素子保護膜６３として酸化膜６２Ａおよび窒化膜６２Ｂを蒸着する。
【００２８】
図２Ｆを参照すれば、前記窒化膜６２Ｂおよび酸化膜６２Ａを選択的に除去して、前記第2金属配線６１の所定表面を露出させる。次いで、単位画素上部にカラー物質(dyed photoresist)を塗布した後、現像工程により、カラーフィルタ６４を形成する。次いで、前記カラーフィルタ６４上部にマイクロレンズの均一な形成のために、マイクロレンズ平坦層６５を形成した後、前記マイクロレンズ平坦層６５上部にマイクロレンズ６６を形成する。
【００２９】
上述の様に、本発明においては、プラズマ化学気相蒸着(PECVD)を利用して蒸着形成された誘電層内に含有された水素イオンをフォトダイオード表面に拡散させて、表面に発生した不安定なダングリングボンドを除去することにより、フォトダイオード表面でのキャリア再結合率を減少させることができる。このような表面再結合率の減少は、フォトダイオードの暗電流を減少させるという効果をもたらす。
【００３０】
なお、図示した上記の好ましい実施形態により、本発明を具体的に説明したが、本発明の技術的範囲は、上記の実施形態により制限されるものではない。また、当業者が実施し或いは着想し得る本発明の全ての実施態様は、本発明の一部を構成するものである。
【符号の説明】
【００３１】
４１ 半導体基板
４２ P型ウェル
４３ フィールド絶縁膜
４７ フォトダイオード
５２ PMD層
５３ 水素含有誘電層
６０ 層間絶縁膜
６３ 素子保護膜
６４ カラーフィルタ
６５ マイクロレンズ平坦層
６６ マイクロレンズ
【図１】
2011129935.tif 000003
【図２Ａ】
2011129935.tif 000004
【図２Ｂ】
2011129935.tif 000005
【図２Ｃ】
2011129935.tif 000006
【図２Ｄ】
2011129935.tif 000007
【図２Ｅ】
2011129935.tif 000008
【図２Ｆ】
2011129935.tif 000009
【手続補正書】
【提出日】平成22年12月22日(2010.12.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の単位画素を有するCMOSイメージセンサの製造方法において、半導体基板上に形成されたフォトダイオードを含む半導体構造体を提供する第１ステップと、
前記フォトダイオードを含む前記半導体構造体上に絶縁膜を形成する第２ステップと、
前記フォトダイオードの上部であって前記絶縁膜上に水素イオンを含有する水素含有誘電体膜を形成する第３ステップと、
前記水素含有絶縁層内の水素イオンを前記フォトダイオードの表面に拡散させてダングリングボンド(dangling bond)を除去する第４ステップと、
前記水素含有誘電体膜を除去する第５ステップと、
等方性エッチング工程を前記絶縁膜上で実行した後に、チタニウム/アルミニウム/チタニウムナイトライド(Ti /Al/TiN)を順次堆積させて金属配線を形成する第６ステップと
を含んでなるCMOSイメージセンサの製造方法。
【請求項２】
前記水素含有誘電体膜が、SiOx、SiNx、SiOxNyおよびSi3N4のいずれか１種により形成されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項３】
前記水素含有誘電体膜が、プラズマ化学気相蒸着法(PECVD：plasma enhanced chemical vapor deposition)により、蒸着形成されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項４】
前記第４ステップが、熱処理により行われることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項５】
前記第５ステップが、湿式エッチングまたは乾式エッチングにより行われることを特徴とする請求項1に記載のCMOSイメージセンサの製造方法。
【請求項６】
前記水素含有誘電体膜が、7000〜8000Åの厚さに蒸着されることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。