(57)【要約】【課題】複数の入力パスの信号処理機能共有化を実現し、実用上求められる過渡応答の収束性を高めることが可能な増幅器、信号処理システムおよび光ディスク装置を提供する。【解決手段】演算増幅器１４１と、演算増幅器の出力端子から第１の入力端子または第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系１４２と、演算増幅器の第２の入力端子または第１の入力端子に接続された可変基準電圧源１４３と、演算増幅器の出力端子と制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系１４４と、ゲインおよび位相補償量をゲイン制御信号および位相補償制御信号により制御する制御系と、を有し、演算増幅器の第１の入力端子に複数の入力要素が時分割的に入力され、制御系は入力される入力要素ごとにゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する。【選択図】図１０
2011146785.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、
上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、
上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、
上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、
少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を有し、
上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、
上記制御系は、
入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する
増幅器。
【請求項２】
上記制御系は、
入力される入力要素ごとに、ゲインの切り替え調整制御と、位相補償量を切り替える制御とを同時並列的に行う
請求項１記載の増幅器。
【請求項３】
上記複数の入力要素は、一つのノードに接続された各入力パスを介して時分割に入力され、
上記複数の入力要素の各入力パスとの間にインピーダンスを持たせてある
請求項１または２記載の増幅器。
【請求項４】
オフセット制御信号に応じて、入力要素のオフセットを調整可能なオフセット調整回路を含み、
上記制御系は、
入力される入力要素ごとに、オフセット調整の制御を行う
請求項１から３のいずれか一に記載の増幅器。
【請求項５】
上記オフセット調整回路は、
上記演算増幅器の出力側に配置されている
請求項４記載の増幅器。
【請求項６】
上記オフセット調整回路は、
上記演算増幅器の入力側に配置されている
請求項４記載の増幅器。
【請求項７】
上記位相補償系は、
並列に配置された複数の位相補償用キャパシタを含み、
上記制御系により位相補償用として選択されていないキャパシタをフローティング状態に保持する
請求項１から６のいずれか一に記載の増幅器。
【請求項８】
上記基準電圧源は、
基準電圧が可変であり、
上記制御系は、
入力される入力要素ごとに、基準電圧値を調整するように制御を行う
請求項１から７のいずれか一に記載の増幅器。
【請求項９】
上記演算増幅器は、反転増幅器としての機能を含み、
上記第１の入力端子が反転入力端子を形成し、
上記第２の入力端子が非反転入力端子を形成し、
上記ゲイン調整系は、
上記演算増幅器の出力端子から上記第１の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能であり、
上記第２の基準電圧源は上記演算増幅器の第２の入力端子に接続されている
請求項１から８のいずれか一に記載の増幅器。
【請求項１０】
上記演算増幅器は、非反転増幅器としての機能を含み、
上記第１の入力端子が非反転入力端子を形成し、
上記第２の入力端子が反転入力端子を形成し、
上記ゲイン調整系は、
上記演算増幅器の出力端子から上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能であり、
上記第２の基準電圧源は上記ゲイン調整系を介して上記第２の入力端子に接続されている
請求項１から８のいずれか一に記載の増幅器。
【請求項１１】
複数の入力要素を増幅する機能を含む増幅器と、
複数の入力要素を選択的に切り替えて時分割に上記増幅器に入力するマルチプレクサと、
上記増幅器から出力される各入力要素を標本化して量子化するアナログデジタル変換器（ＡＤＣ）と、を有し、
上記増幅器は、
第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、
上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、
上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、
上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、
少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を含み、
上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、
上記制御系は、
入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する
信号処理システム。
【請求項１２】
上記制御系は、
入力される入力要素ごとに、ゲインの切り替え調整制御と、位相補償量を切り替える制御とを同時並列的に行う
請求項１１記載の信号処理システム。
【請求項１３】
上記複数の入力要素は、一つのノードに接続された各入力パスを介して時分割に入力され、
上記複数の入力要素の各入力パスとの間にインピーダンスを持たせてある
請求項１１または１２記載の信号処理システム。
【請求項１４】
オフセット制御信号に応じて、入力要素のオフセットを調整可能なオフセット調整回路を含み、
上記制御系は、
入力される入力要素ごとに、オフセット調整の制御を行う
請求項１１から１３のいずれか一に記載の信号処理システム。
【請求項１５】
上記オフセット調整回路は、
上記マルチプレクサの入力要素の切り替え段の前段に配置されている
請求項１４記載の信号処理システム。
【請求項１６】
上記オフセット調整回路は、
上記演算増幅器の出力側に配置されている
請求項１４記載の信号処理システム。
【請求項１７】
上記オフセット調整回路は、
上記演算増幅器の入力側に配置されている
請求項１４記載の信号処理システム。
【請求項１８】
上記位相補償系は、
並列に配置された複数の位相補償用キャパシタを含み、
上記制御系により位相補償用として選択されていないキャパシタをフローティング状態に保持する
請求項１１から１７のいずれか一に記載の信号処理システム。
【請求項１９】
上記基準電圧源は、
基準電圧が可変であり、
上記制御系は、
入力される入力要素ごとに、基準電圧値を調整するように制御を行う
請求項１１から１８のいずれか一に記載の信号処理システム。
【請求項２０】
ディスク状光記録媒体と、
上記光記録媒体に照射した光の反射光情報からサーボエラー信号を生成する信号処理システムと、を有し、
上記信号処理システムは、
複数の入力要素を増幅する機能を含む増幅器と、
複数の入力要素を選択的に切り替えて時分割に上記増幅器に入力するマルチプレクサと、
上記増幅器から出力される各入力要素を標本化して量子化するアナログデジタル変換器（ＡＤＣ）と、
上記ＡＤＣの出力によりサーボエラー信号を生成するデジタル処理部と、を含み、
上記増幅器は、
第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、
上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、
上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、
上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、
少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を含み、
上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、
上記制御系は、
入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する
光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力信号に対応する光ディスク装置のフロントエンドシステム等に適用可能な増幅器、信号処理システム、およびそれを用いた光ディスク装置に関するものである。
【背景技術】
【０００２】
システムＬＳＩでは、アナログ信号を信号処理後、アナログデジタルコンバータ（ＡＤＣ）で標本化し、デジタル信号処理をするシステムを構築し、ハードウェアインプリメントとしての機能区分の最適化を行っている。
代表例には光ディスクのフロントエンドシステムが挙げられる。
【０００３】
光ディスクのように複数の入力信号を処理する必要がある場合は、各入力パスにアナログ信号処理、ＡＤＣの機能を持たせて、ＡＤＣでの標本化後の信号をデジタル信号処理系に受け渡すシステムを構築し、機能区分の最適化が行われてきている。
【０００４】
近年の半導体プロセスの進歩により、デジタル回路の信号処理速度、電力、面積は大きく改善されてきた。
特に、プロセスの微細化による面積削減の効果は大きく、以前と同面積に機能を実装した場合に、より多機能を実現することが可能となった。
この利点を生かすために、多くのアナログ信号処理の機能は、ＡＤＣで標本化を行い、２値化された情報をデジタル信号処理する機能に置き換わることとなった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２０１０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、アナログ回路は、プロセス微細化による面積削減効果の恩恵を受けにくい。デジタル回路の面積がプロセスの微細化にあわせて削減されても、アナログ回路の面積はほぼ変わらない。
よって、アナログ回路の面積が削減されれば、商品の生産コストを改善することに貢献できる。
【０００７】
上述したような複数パス入力の信号処理システム対する従来技術の問題点を考察する。ここでは、光ディスクのフロントエンドシステムに関連付けて考察する。
【０００８】
初期のアナログフロントエンドの信号処理システムは、各パスがアナログ信号処理回路を備えている。
【０００９】
図１は、信号処理システムの第１の構成例を示す図である。
【００１０】
図１の信号処理システム１は、各信号パスに帯域制限部２（−１〜４）、オフセット調整部３（−１〜−４）、可変利得部(Gain Control Amplifier： GCA)４（−１〜−４）を有する。
そして、ＧＣＡ４−１〜４−４の出力に対し、アナログ演算器５を用いて加減乗除のような演算を行っている。
図１の信号処理システム１は、演算器を含めてアナログ回路で全てが構成されており、面積、消費電力が大きく、システムとして改善の必要がある。
【００１１】
図２は、信号処理システムの第２の構成例を示す図である。
【００１２】
アナログ演算器の加減乗除ブロックの面積、消費電力の改善案として、アナログ演算のデジタル化が進められた。
デジタル演算を行うために、アナログ信号処理の後段にアナログデジタル変換器（ＡＤＣ）による標本化が必要となった。
そこで、図２の信号処理システム１Ａは、各パスのＧＣＡ４−１〜４−４の後段にドライブ回路７−１〜７−４が配置され、その後段にＡＤＣ６−１〜６−４が配置されている。そして、ＡＤＣ６−１〜６−４の出力段にデジタル演算処理部８が配置されている。
このように、図２の信号処理システム１Ａにおいて、各パスは、アナログ信号処理段とＡＤＣの組み合わせで構成される。
【００１３】
図２の信号処理システム１Ａにおいては、ＡＤＣが入力パスの数だけ必要となるが、アナログ演算部分のデジタル演算への置き換えによる面積、消費電力メリットは大きく得られている。
【００１４】
図３は、信号処理システムの第３の構成例を示す図である。
【００１５】
図３では、アナログ信号処理は各パスで行い、マルチプレクサ９を用いてＡＤＣ６を共有することで面積、消費電力を削減する信号処理システム１Ｂが検討された。
ＡＤＣ６を共有するため、マルチプレクサ９でＡＤＣ６への入力を時分割で切り替える必要がある。
そのため、信号処理システム１Ｂにおいては、ＡＤＣ６の取り込みに対するタイミングのケアが重要となり、マルチプレクサ９の前段に配置されるＡＤＣ６のドライブ回路７−１〜７−４に時分割動作への対応を考慮した設計が求められた。
【００１６】
図４は、信号処理システムの第４の構成例を示す図である。
【００１７】
マルチプレクサ９をアナログ信号処理の前段に配置し、マルチプレクサの切り替えに合わせてゲイン段の設定やレベルシフトの設定、オフセット調整の設定を切り替えることで、アナログ信号処理部を共有し、面積、消費電力を削減する図４の信号処理システム１Ｃが検討された。
信号処理システム１Ｃでは、マルチプレクサ９の後段に、入力の切り替えに合わせてゲイン段、レベルシフト、オフセット調整の設定を切り替える演算増幅器を含むアナログ信号処理回路１０が配置されている。
そして、アナログ信号処理回路１０の出力側にドライブ回路７、ＡＤＣ６が配置されている。
【００１８】
この信号処理システム１Ｃでは、入力の切り替わりと共に、ゲインの設定やレベルシフト、オフセットの設定が切り替わるため、ＡＤＣの標本化タイミングに対して信号の過渡変動の収束、安定性を確保することが非常に難しくなる。
【００１９】
次に、ゲイン、レベルシフト、オフセット調整機能を有するアナログ信号処理回路について考察する。
【００２０】
図５（Ａ）および（Ｂ）は、図１、図２、図３の信号処理システムに適用可能なアナログ信号処理回路の構成例を示す図である。
図５（Ａ）および（Ｂ）のアナログ信号処理回路１０Ａ，１０Ｂは、演算増幅器（以下、オペアンプという）ＯＰＡ１、ゲイン調整用抵抗素子ＲＧ１，ＲＧ２、オフセット調整用電源Ｖｏｆ、位相補償用キャパシタＣｐｈ、および抵抗素子Ｒ１を有する。
【００２１】
図１、図２、図３に示す信号処理システム１，１Ａ，１Ｂは、時分割切り替えを行わないため、図５（Ａ），（Ｂ）に示すように、設定固定で使用する前提のアナログ信号処理回路１０Ａ，１０Ｂで充分である。
【００２２】
図６は、図４の信号処理システムに適用可能なアナログ信号処理回路の構成例を示す図である。
【００２３】
図６のアナログ信号処理回路１０Ｃは、図５（Ａ）の構成に加えてタイミングジェネレータ１１、およびオフセット調整用電源Ｖｏｆに基準電位Ｖ１、Ｖ２を選択的に接続するためのスイッチＳＷ１が設けられている。
そして、ゲイン調整用抵抗素子ＲＧ１、ＲＧ２、レベルシフト切り替えスイッチＳＷ１、電源Ｖｏｆは可変となっており、タイミングジェネレータからの切り替え制御に応じてゲイン、レベルシフト、オフセットが調整される。
このように、時分割でアナログ信号処理段を共有する場合、ゲイン、レベルシフト、オフセットを切り替える機構を組み込む必要がある。
【００２４】
しかし、図６の回路ではゲイン設定によって帯域が変動する。より具体的には、図６の回路では、高ゲインの設定ほど帯域が落ちてしまう。
各信号パスのアナログ信号処理回路を時分割で共有する場合、選択されたパスそれぞれの要求に合わせたゲイン設定で使用することになる。
低ゲインから高ゲインに切り替わる時、帯域が高帯域から低帯域に変動してしまうとディレイの変動もゲイン毎に変動してしまい、時分割回路に求められる時間軸特性を考えると適していない。
また、帯域の低下は、ＡＤＣの標本化タイミングに対する過渡信号の収束時間（信号の安定までの時間）を遅らせることにも繋がってしまう。
【００２５】
前述の問題に対して、位相補償を切り替えることで高ゲインでの帯域を確保し、収束性を高める方法が特許文献１に開示されている。
【００２６】
図７は、特許文献１に開示されたアナログ信号処理回路としてのゲイン可変増幅器を模式的に示す図である。
【００２７】
このゲイン可変増幅器１０Ｄは、オペアンプＯＰＡ１Ｄ、ゲイン調整用キャパシタＣＧ１−１，ＣＧ１−２，ＣＧ１−３、ＣＧ２−１，ＣＧ２−２，ＣＧ２−３、位相補償用キャパシタＣｐｈ１−１，Ｃｐｈ１−２，Ｃｐｈ１−３を有する。
ゲイン可変増幅器１０Ｄは、キャパシタ切り替え用のスイッチＳＷ２−１，ＳＷ２−２，ＳＷ２−３、ＳＷ３−１，ＳＷ３−２，ＳＷ３−３、ＳＷ４−１，ＳＷ４−２，ＳＷ４−３を有する。
【００２８】
この手法は、離散時間信号処理のスイッチドキャパシタゲイン段にて、ゲインを決める容量の選択に合わせて、位相補償の容量を最適化することで、ゲイン設定毎の帯域と収束性を改善するものである。
スイッチドキャパシタは離散時間信号処理であり、ＡＤＣ以前に数値が標本値として処理される。
ところが、このゲイン可変増幅器１０Ｄは、位相、ディレイなどのアナログ特性が求められるシステムには向いていない。
また、ゲイン可変増幅器１０Ｄは、複数入力には対応しておらず、帰還容量と位相補償容量の切り替えタイミングも管理されていないため、時分割で設定が切り替わることを前提としたシステムで使用するには機能が不足している。
【００２９】
本発明は、複数の入力パスの信号処理機能共有化を実現し、実用上求められる過渡応答の収束性を高めることが可能な増幅器、信号処理システム、および光ディスク装置を提供することにある。
【課題を解決するための手段】
【００３０】
本発明の第１の観点の増幅器は、第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を有し、上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、上記制御系は、入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する。
【００３１】
本発明の第２の観点の信号処理システムは、複数の入力要素を増幅する機能を含む増幅器と、複数の入力要素を選択的に切り替えて時分割に上記増幅器に入力するマルチプレクサと、上記増幅器から出力される各入力要素を標本化して量子化するアナログデジタル変換器（ＡＤＣ）と、を有し、上記増幅器は、第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を含み、上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、上記制御系は、入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する。
【００３２】
本発明の第３の観点の光ディスク装置は、ディスク状光記録媒体と、上記光記録媒体に照射した光の反射光情報からサーボエラー信号を生成する信号処理システムと、を有し、上記信号処理システムは、複数の入力要素を増幅する機能を含む増幅器と、複数の入力要素を選択的に切り替えて時分割に上記増幅器に入力するマルチプレクサと、上記増幅器から出力される各入力要素を標本化して量子化するアナログデジタル変換器（ＡＤＣ）と、上記ＡＤＣの出力によりサーボエラー信号を生成するデジタル処理部と、を含み、上記増幅器は、第１の入力端子および第２の入力端子、並びに制御端子を有する演算増幅器と、上記演算増幅器の出力端子から上記第１の入力端子または上記第２の入力端子への帰還経路を含み、ゲイン制御信号に応じてゲインを調整可能なゲイン調整系と、上記演算増幅器の第２の入力端子または第１の入力端子に接続された基準電圧源と、上記演算増幅器の出力端子と上記制御端子間に接続され、位相補償制御信号に応じて位相補償量を調整可能な位相補償系と、少なくとも上記ゲイン調整系のゲインおよび上記位相補償系の位相補償量を上記ゲイン制御信号および上記位相補償制御信号により制御する制御系と、を含み、上記演算増幅器の上記第１の入力端子に複数の入力要素が時分割的に入力され、上記制御系は、入力される入力要素ごとに、ゲインの切り替え調整に合わせて、位相補償量を切り替えるように制御する。
【発明の効果】
【００３３】
本発明によれば、複数の入力パスの信号処理機能共有化を実現し、実用上求められる過渡応答の収束性を高めることができる。
【図面の簡単な説明】
【００３４】
【図１】信号処理システムの第１の構成例を示す図である。
【図２】信号処理システムの第２の構成例を示す図である。
【図３】信号処理システムの第３の構成例を示す図である。
【図４】信号処理システムの第４の構成例を示す図である。
【図５】図１、図２、図３の信号処理システムに適用可能なアナログ信号処理回路の構成例を示す図である。
【図６】図４の信号処理システムに適用可能なアナログ信号処理回路の構成例を示す図である。
【図７】特許文献１に開示されたアナログ信号処理回路としてのゲイン可変増幅器を模式的に示す図である。
【図８】本発明の第１の実施形態に係る信号処理システムの構成例を示す回路図である。
【図９】本実施形態に係る入力要素供給部におけるフォトディテクタのパターン配置例を示す図である。
【図１０】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第１の構成例を示す回路図である。
【図１１】比較例として位相補償機能を持たないゲイン可変増幅器を示す回路図である。
【図１２】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第２の構成例を示す回路図である。
【図１３】マルチプレクサの入力要素（信号）の各供給パスに抵抗素子を挿入した理由について説明するための図である。
【図１４】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第３の構成例を示す回路図である。
【図１５】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第４の構成例を示す回路図である。
【図１６】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第５の構成例を示す回路図である。
【図１７】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第６の構成例を示す回路図である。
【図１８】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第７の構成例を示す回路図である。
【図１９】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第８の構成例を示す回路図である。
【図２０】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第９の構成例を示す回路図である。
【図２１】図２０の回路の入力要素（入力パス）の切り替えに応じたゲイン、ＤＣ電圧制御、オフセット制御動作を示すタイミングチャートである。
【図２２】本実施形態に係るゲイン可変増幅器において出力を一定振幅に調整する際の入力信号、出力信号、スイッチ制御信号、ゲイン制御信号、位相補償制御信号を含むタイミングチャートである。
【図２３】本実施形態に係るゲイン可変増幅器において、オフセットを含む入力信号を、オフセットキャンセルを行った上で、出力を一定振幅に調整する際の入力信号、出力信号、スイッチ制御信号、ゲイン制御信号、位相補償制御信号を含むタイミングチャートである。
【図２４】スイッチ制御信号、入力信号（パス）、ゲイン、位相補償容量、オフセット調整量を対応付けたＬＵＴの一例を示す図である。
【図２５】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第１の応用例を示す図である。
【図２６】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第２の応用例を示す図である。
【図２７】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第３の応用例を示す図である。
【図２８】本実施形態に係るゲイン可変増幅器およびマルチプレクサの第４の応用例を示す図である。
【図２９】本発明の実施形態に係る信号処理システム（サーボエラー信号検出装置）を採用可能な光ディスク装置の構成例を示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．信号処理システム（サーボエラー信号検出装置）の構成例
２．ゲイン可変増幅器の第１の構成例
３．ゲイン可変増幅器の第２の構成例
４．ゲイン可変増幅器の第３の構成例
５．ゲイン可変増幅器の第４の構成例
６．ゲイン可変増幅器の第５の構成例
７．ゲイン可変増幅器の第６の構成例
８．ゲイン可変増幅器の第７の構成例
９．ゲイン可変増幅器の第８の構成例
１０．ゲイン可変増幅器の第９の構成例
１１．ゲイン可変増幅器の第１の応用例
１２．ゲイン可変増幅器の第２の応用例
１３．ゲイン可変増幅器の第３の応用例
１４．ゲイン可変増幅器の第４の応用例
１５．光ディスク装置の構成例
【００３６】
＜１．信号処理システムの構成例＞
図８は、本発明の実施形態に係る信号処理システムの構成例を示す回路図である。
本実施形態の信号処理システム１００は、たとえば光ディスク装置のサーボエラー信号検出装置に適用可能である。
【００３７】
信号処理システム１００は、入力要素供給部１１０、帯域制限部１２０、マルチプレクサ１３０、ゲイン可変増幅器（ＧＣＡ）１４０、ドライブ回路１５０、ＡＤＣ１６０、およびデジタル演算処理部１７０を有する。
【００３８】
このような特徴を有する信号処理システム１００の構成および機能について、光ディスク装置のサーボエラー信号検出装置として適用される場合を例に具体的に説明する。
【００３９】
入力要素供給部１１０は、たとえば図示しない光ピックアップの分割された複数のフォトディテクタにおいて光電変換された、各フォトディテクタにおけるレーザ光の輝度に比例した信号を、４以上の複数の入力に係る複数の入力要素Ａｉ〜Ｄｉとして生成する。
ここでは入力要素は、４つの入力要素Ａｉ〜Ｄｉを示しているが、図８中に示すように、たとえば８つの入力要素Ａｉ〜Ｈｉであってもよい。
【００４０】
図９は、本実施形態に係る入力要素供給部におけるフォトディテクタのパターン配置例を示す図である。
【００４１】
図９のパターン配置例においては、フォーカスエラーが非点収差法（Ａｓｉｇｍａｔｉｃ）、トラッキングエラーが差動プッシュプル法（ＤＰＰ）または位相差検出法（ＤＰＤ）とされる。
【００４２】
図９の入力要素供給部１１０は、メイン系の田の字に４分割された第１のフォトディテクタ１１１、サイド系の日の字に２分割された第２のフォトディテクタ１１２および第３のフォトディテクタ１１３を有する。
【００４３】
図９では、入力要素は第１のフォトディテクタ１１１のメイン系要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉ、並びに、第２および第３のフォトディテクタ１１２，１１３のサイド系要素Ｅｉ，Ｆｉ，Ｇｉ，Ｈｉを含む場合を一例として示している。
また、本実施形態の入力要素は、たとえばＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを、オフセット（Ｏｆｆｓｅｔ）およびゲイン（ＧＡＩＮ）を調整した入力要素であるとする。以下に例を示す。
【００４４】
例）Ａ＝ａ＊（Ａｉ−ＶｏｆｓＡ）
ａ：ＡチャネルのＧＡＩＮ設定値
ＶｏｆｓＡ：ＡチャネルのＯｆｆｓｅｔ調整値
【００４５】
このオフセット（Ｏｆｆｓｅｔ）とゲイン（ＧＡＩＮ）は、フォトディテクタのオフセットを除去し振幅を適正化する目的に用いるに好適なものである。
以下の説明では、このオフセット（Ｏｆｆｓｅｔ）とゲイン（ＧＡＩＮ）はＡＤＣ１６０の前のアナログ部に存在するものとして説明するが、その所在位置は、存在の有無も含めて任意である。
【００４６】
本実施形態では、サーボ誤差演算器を含むデジタル演算処理部１７０はＡＤＣ１６０の後段に位置する。
そして、サーボ誤差信号の演算式は、たとえばフォーカスエラーが差動非点収差法（ＤＡＤ）、トラッキングエラーが差動プッシュプル法（ＤＰＰ）であるとすると、以下のような演算式で定義される。
ここで、Ｋｆ，Ｋｔは好適な係数であり、Ｋｆ＝１±α、Ｋｔ＝１±β、αとβは任意であるが、説明を簡単化するため、α＝０、β＝０であるとする。
【００４７】
［フォーカスエラー信号ＦＥ］
ＦＥ＝｛（Ａ＋Ｃ）−（Ｂ＋Ｄ）｝＋Ｋｆ＊｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝
＝｛（Ａ−Ｂ）＋（Ｃ−Ｄ）｝＋Ｋｆ＊｛（Ｅ−Ｆ）−（Ｇ−Ｈ）｝
＝｛（Ａ−Ｂ）＋（Ｃ−Ｄ）｝＋｛（Ｅ−Ｆ）−（Ｇ−Ｈ）｝
【００４８】
［トラッキングエラー信号ＴＥ］
ＴＥ＝｛（Ａ＋Ｄ）−（Ｂ＋Ｃ）｝−Ｋｔ＊｛（Ｅ＋Ｇ）―（Ｆ＋Ｈ）｝
＝｛（Ａ−Ｂ）−（Ｃ−Ｄ）｝−Ｋｔ＊｛（Ｅ−Ｆ）＋（Ｇ−Ｈ）｝
＝｛（Ａ−Ｂ）−（Ｃ−Ｄ）｝−｛（Ｅ−Ｆ）＋（Ｇ−Ｈ）｝
【００４９】
［プルイン信号（ＳＵＭ信号）ＰＩ］
ＰＩ＝Ａ＋Ｂ＋Ｃ＋Ｄ
【００５０】
なお、本実施形態において、以下の説明では、入力要素は図８において実線で示すように、４つの場合とする。
【００５１】
帯域制限部１２０は、第１〜第４の帯域制限部１２１〜１２４を有し、各入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉの帯域を制限し、帯域制限した各要素をマルチプレクサ１３０に供給する。
第１〜第４の帯域制限部１２１〜１２４は、たとえばアンチエイリアスフィルタ（ＡＡＦ）により構成される。ＡＡＦは、たとえばローパルフィルタ（ＬＰＦ）により形成される。
【００５２】
第１の帯域制限部１２１は、入力要素Ａｉの帯域を制限し、帯域制限した要素Ａｉをマルチプレクサ１３０に供給する。
【００５３】
第２の帯域制限部１２２は、入力要素Ｂｉの帯域を制限し、帯域制限した要素Ｂｉをマルチプレクサ１３０に供給する。
【００５４】
第３の帯域制限部１２３は、入力要素Ｃｉの帯域を制限し、帯域制限した要素Ｃｉをマルチプレクサ１３０に供給する。
【００５５】
第４の帯域制限部１２４は、入力要素Ｄｉの帯域を制限し、帯域制限した要素Ｄｉをマルチプレクサ１３０に供給する。
【００５６】
マルチプレクサ１３０は、帯域制限部１２０で帯域制限された各入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉのそれぞれを、端子Ｔ−Ａ〜Ｔ−Ｄに入力し、各入力要素（入力信号）Ａｉ，Ｂｉ，Ｃｉ，Ｄｉを時分割してゲイン可変増幅器１４０に選択的に供給する。
【００５７】
ゲイン可変増幅器１４０は、マルチプレクサ１３０により選択的に供給される入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉに対し、選択した入力要素に合わせてゲインを変更する機能を有する。
ゲイン可変増幅器１４０は、選択した入力要素に合わせたゲイン変更に並行して、信号の収束性と帯域の最適化を図るために、位相補償度も切り替える機能を有する。
ゲイン可変増幅器１４０は、マルチプレクサ１３０のスイッチの切り替えタイミングを基準に、たとえばタイミングジェネレータでゲインおよび位相補償量（度）の切り替わりを管理する機能を有している。
また、ゲイン可変増幅器１４０は、上述するように、オフセット調整機能を併せ持つことが可能である。
このゲイン可変増幅器１４０の具体的な構成および機能については後で詳述する。
【００５８】
ドライブ回路１５０は、ゲイン可変増幅器１４０の出力信号を低出力インピーダンスでＡＤＣ１６０に出力している。
【００５９】
ＡＤＣ１６０は、ドライブ回路１５０の各出力要素信号を標本化（サンプリング）し量子化して、各要素信号をアナログ信号からデジタル信号に変換し、デジタル要素信号をデジタル演算処理部１７０に出力する。
【００６０】
デジタル演算処理部（ＤＳＰまたはＭＣＵ）１７０は、たとえばサーボ誤差演算器を含んで構成され、各演算要素に割り当てられる入力要素Ａｉ〜Ｄｉ（〜Ｈｉ）に対する複数象限（たとえば４現象）以上のサーボ誤差演算を行い、各サーボエラー信号を抽出する。
サーボエラー信号は、たとえばＴＥ信号，ＦＥ信号においてはＱＤＲ（Ｑｕａｄ  Ｄａｔａ  Ｒａｔｅ）化され、ＰＩ信号はＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）化される。
デジタル演算処理部１７０は、サーボ誤差演算器により供給されるＴＥ信号，ＦＥ信号を、サーボＤＳＰ（またはＭＣＵ）に取り込み、それぞれ、トラッキングサーボ、フォーカスサーボの制御に係るエラー信号として出力する。
ＴＥ信号，ＦＥ信号の生成を含むサーボ誤差演算そのものを、サーボＤＳＰ（またはＭＣＵ）で行っても良い。
【００６１】
以上、本実施形態に係る信号処理システム１００の概要について説明した。
以下では、ゲイン可変増幅器１４０の具体的な構成および機能について、マルチプレクサ１３０の構成を含めて詳述する。
【００６２】
＜２．ゲイン可変増幅器の第１の構成例＞
図１０は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第１の構成例を示す回路図である。
【００６３】
マルチプレクサ１３０は、図１０に示すように、入力要素Ａｉ〜Ｄｉの入力端子Ｔ−Ａ〜Ｔ−Ｄ、出力ノードＮＤ１３１、およびスイッチＳＷ１３１〜ＳＷ１３４を有する。
図１０のゲイン可変増幅器１４０は、オペアンプ１４１、ゲイン調整系１４２、可変基準電圧源１４３、位相補償系１４４、レジスタ１４５、出力端子ＴＯ１４１、ノードＮＤ１４１〜ＮＤ１４３、および制御ノードＮＣ１４１を有している。
この構成において、レジスタ１４５は制御系の一部または全てを形成する。
【００６４】
マルチプレクサ１３０において、スイッチＳＷ１３１の端子ａが入力要素Ａｉの入力端子Ｔ−Ａに接続され、端子ｂが出力ノードＮＤ１３１に接続されている。
スイッチＳＷ１３２の端子ａが入力要素Ｂｉの入力端子Ｔ−Ｂに接続され、端子ｂが出力ノードＮＤ１３１に接続されている。
スイッチＳＷ１３３の端子ａが入力要素Ｃｉの入力端子Ｔ−Ｃに接続され、端子ｂが出力ノードＮＤ１３１に接続されている。
スイッチＳＷ１３３の端子ａが入力要素Ｄｉの入力端子Ｔ−Ｄに接続され、端子ｂが出力ノードＮＤ１３１に接続されている。
【００６５】
マルチプレクサ１３０は、スイッチＳＷ１３１〜ＳＷ１３４が、図示しない制御系によりたとえばその順番でオン、オフ制御されて、入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉを選択的にゲイン可変増幅器１４０に供給する。
【００６６】
ゲイン可変増幅器１４０において、オペアンプ１４１は、反転入力端子（−）がノードＮＤ１４１を介してゲイン調整系１４２に接続され、非反転入力端子（＋）がノードＮＤ１４２を介して可変基準電圧源１４４に接続されている。
オペアンプ１４１は、出力端子がノードＮＤ１４３に接続され、ノードＮＤ１４３は出力端子ＴＯ１４１、ゲイン調整系１４２、および位相補償系１４４が接続されている。
位相補償系１４４は、出力ノードＮＤ１４３とオペアンプ１４１の制御ノードＮＣ１４１との間に接続されている。
【００６７】
なお、この例では反転増幅器としてオペアンプ１４１が構成されており、この場合は反転入力端子（−）が第１の入力端子に相当し、非反転入力端子（＋）が第２の入力端子に相当する。
非反転増幅器として構成される場合は、反転入力端子（−）が第２の入力端子に相当し、非反転入力端子（＋）が第１の入力端子に相当する。
【００６８】
ゲイン調整系１４２は、直列に接続されたゲイン調整用抵抗素子ＲＧ１４１〜ＲＧ１４６、ゲイン調整用スイッチＳＷＧ１４１〜ＳＷＧ１４５、および接続ノードＮＧ１４１〜ＮＧ１４５を有する。
【００６９】
ゲイン調整系１４２において、抵抗素子ＲＧ１４１の一端がマルチプレクサ１３０の出力ノードＮＤ１３１に接続され、他端が抵抗素子ＲＧ１４２の一端に接続され、その接続点により接続ノードＮＧ１４１が形成されている。
抵抗素子ＲＧ１４２の他端が抵抗素子ＲＧ１４３の一端に接続され、その接続点により接続ノードＮＧ１４２が形成されている。
抵抗素子ＲＧ１４３の他端が抵抗素子ＲＧ１４４の一端に接続され、その接続点により接続ノードＮＧ１４３が形成されている。
抵抗素子ＲＧ１４４の他端が抵抗素子ＲＧ１４５の一端に接続され、その接続点により接続ノードＮＧ１４４が形成されている。
抵抗素子ＲＧ１４５の他端が抵抗素子ＲＧ１４６の一端に接続され、その接続点により接続ノードＮＧ１４５が形成されている。
そして、抵抗素子ＲＧ１４６の他端がノードＮＤ１４３に接続されている。
【００７０】
ゲイン調整系１４２において、スイッチＳＷＧ１４１〜ＳＷＧ１４５の端子ａがノードＮＤ１４１に共通に接続されている。
スイッチＳＷＧ１４１は、端子ｂが接続ノードＮＧ１４１に接続され、制御線ＬＣＴＬ１を伝搬される制御信号ＣＴＬ１によりオン、オフが制御される。
スイッチＳＷＧ１４２は、端子ｂが接続ノードＮＧ１４２に接続され、制御線ＬＣＴＬ２を伝搬される制御信号ＣＴＬ２によりオン、オフが制御される。
スイッチＳＷＧ１４３は、端子ｂが接続ノードＮＧ１４３に接続され、制御線ＬＣＴＬ３を伝搬される制御信号ＣＴＬ３によりオン、オフが制御される。
スイッチＳＷＧ１４４は、端子ｂが接続ノードＮＧ１４４に接続され、制御線ＬＣＴＬ４を伝搬される制御信号ＣＴＬ４によりオン、オフが制御される。
スイッチＳＷＧ１４５は、端子ｂが接続ノードＮＧ１４５に接続され、制御線ＬＣＴＬ５を伝搬される制御信号ＣＴＬ５によりオン、オフが制御される。
【００７１】
可変基準電圧源１４４は、直列に接続された基準電圧調整用抵抗素子ＲＶ１４１〜ＲＶ１４６、基準電圧調整用スイッチＳＷＶ１４１〜ＳＷＶ１４５、接続ノードＮＶ１４１〜ＮＶ１４５、および基準電圧供給端子ＴＲＥＦ１，ＴＲＥＦ２を有する。
【００７２】
可変基準電圧源１４４において、抵抗素子ＲＶ１４１の一端が第１の基準電圧ＲＥＦ１が供給される基準電圧供給端子ＴＲＥＦ１に接続され、他端が抵抗素子ＲＶ１４２の一端に接続され、その接続点により接続ノードＮＶ１４１が形成されている。
抵抗素子ＲＶ１４２の他端が抵抗素子ＲＶ１４３の一端に接続され、その接続点により接続ノードＮＶ１４２が形成されている。
抵抗素子ＲＶ１４３の他端が抵抗素子ＲＶ１４４の一端に接続され、その接続点により接続ノードＮＶ１４３が形成されている。
抵抗素子ＲＶ１４４の他端が抵抗素子ＲＶ１４５の一端に接続され、その接続点により接続ノードＮＶ１４４が形成されている。
抵抗素子ＲＶ１４５の他端が抵抗素子ＲＶ１４６の一端に接続され、その接続点により接続ノードＮＶ１４５が形成されている。
そして、抵抗素子ＲＶ１４６の他端が第２の基準電圧ＲＥＦ２が供給される基準電圧供給端子ＴＲＥＦ１に接続されている。
【００７３】
可変基準電圧源１４４において、スイッチＳＷＶ１４１〜ＳＷＶ１４５の端子ａがノードＮＤ１４２に共通に接続されている。
スイッチＳＷＶ１４１は、端子ｂが接続ノードＮＶ１４１に接続され、制御線ＬＣＴＬ１を伝搬される制御信号ＣＴＬ１によりオン、オフが制御される。
スイッチＳＷＶ１４２は、端子ｂが接続ノードＮＶ１４２に接続され、制御線ＬＣＴＬ２を伝搬される制御信号ＣＴＬ２によりオン、オフが制御される。
スイッチＳＷＶ１４３は、端子ｂが接続ノードＮＶ１４３に接続され、制御線ＬＣＴＬ３を伝搬される制御信号ＣＴＬ３によりオン、オフが制御される。
スイッチＳＷＶ１４４は、端子ｂが接続ノードＮＶ１４４に接続され、制御線ＬＣＴＬ４を伝搬される制御信号ＣＴＬ４によりオン、オフが制御される。
スイッチＳＷＶ１４５は、端子ｂが接続ノードＮＶ１４５に接続され、制御線ＬＣＴＬ５を伝搬される制御信号ＣＴＬ５によりオン、オフが制御される。
【００７４】
位相補償系１４４は、位相補償用キャパシタＣＰ１４１〜ＣＰ１４５、および位相補償用スイッチＳＷＰ１４１−１，１４１−２、１４２−１，１４２−２、１４３−１，１４３−２、１４４−１，１４４−２、１４５−１，１４５−２を有する。
位相補償系１４４は、抵抗素子ＲＰ１４１、およびノードＮＰ１４１、ＮＰ１４２を有する。
【００７５】
位相補償系１４４において、ノードＮＰ１４１がノードＮＤ１４３に接続されている。
ノードＮＰ１４１には、スイッチＳＷＰ１４１−１〜ＳＷＰ１４５−１の端子ｂが共通に接続されている。
ノードＮＰ１４２には、スイッチＳＷＰ１４１−２〜ＳＷＰ１４５−２の端子ａが共通に接続されている。
抵抗素子ＲＰ１４１の一端がノードＮＰ１４２に接続され、他端がオペアンプ１４１の制御ノードＮＣ１４１に接続されている。
【００７６】
キャパシタＣＰ１４１の一端がスイッチＳＷＰ１４１−１の端子ａに接続され、他端がスイッチＳＷＰ１４１−２の端子ｂに接続されている。スイッチＳＷＰ１４１−１，ＳＷＰ１４１−２は、制御線ＬＣＴＬ１を伝搬される制御信号ＣＴＬ１によりオン、オフが制御される。
キャパシタＣＰ１４２の一端がスイッチＳＷＰ１４２−１の端子ａに接続され、他端がスイッチＳＷＰ１４２−２の端子ｂに接続されている。スイッチＳＷＰ１４２−１，ＳＷＰ１４２−２は、制御線ＬＣＴＬ２を伝搬される制御信号ＣＴＬ２によりオン、オフが制御される。
キャパシタＣＰ１４３の一端がスイッチＳＷＰ１４３−１の端子ａに接続され、他端がスイッチＳＷＰ１４３−２の端子ｂに接続されている。スイッチＳＷＰ１４３−１，ＳＷＰ１４３−２は、制御線ＬＣＴＬ３を伝搬される制御信号ＣＴＬ３によりオン、オフが制御される。
キャパシタＣＰ１４４の一端がスイッチＳＷＰ１４４−１の端子ａに接続され、他端がスイッチＳＷＰ１４４−２の端子ｂに接続されている。スイッチＳＷＰ１４４−１，ＳＷＰ１４４−２は、制御線ＬＣＴＬ４を伝搬される制御信号ＣＴＬ４によりオン、オフが制御される。
キャパシタＣＰ１４５の一端がスイッチＳＷＰ１４５−１の端子ａに接続され、他端がスイッチＳＷＰ１４５−２の端子ｂに接続されている。スイッチＳＷＰ１４５−１，ＳＷＰ１４５−２は、制御線ＬＣＴＬ５を伝搬される制御信号ＣＴＬ５によりオン、オフが制御される。
【００７７】
このような構成を有するゲイン可変増幅器１４０は、マルチプレクサ１３０により選択的に供給される入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉに対するゲインを、選択した入力要素に合わせて、制御信号ＣＴＬ１〜ＣＴＬ５に応じて変更する。
ゲイン可変増幅器１４０は、選択した入力要素に合わせたゲイン変更に並行して、信号の収束性と帯域の最適化を図るために、位相補償度も制御信号ＣＴＬ１〜ＣＴＬ５に応じて切り替える。
ゲイン可変増幅器１４０は、マルチプレクサ１３０のスイッチＳＷ１３１〜ＳＷ１３４の切り替えタイミングを基準に生成される制御信号ＣＴＬ１〜ＣＴＬ５に応じて、ゲインおよび位相補償度を切り替える。
マルチプレクサ１３０およびゲイン可変増幅器１４０の具体的な動作については後で詳述する。
【００７８】
本実施形態において、入力パスを切り替えて、ゲイン設定を切り替える際に位相補償を同時に切り替えるようにした理由について説明する。
図１１は、比較例として位相補償切り替え機能を持たないゲイン可変増幅器を示す回路図である。
図１１においては、理解を容易にするために、図１０と同一構成部分は同一符号をもって表している。
【００７９】
ここで、図１１に示すゲインの切り替え機能を所有するゲイン可変増幅器について考察する。
オペアンプ１４１を用いて帰還をかけた増幅段では、ＧＢ積の関係がゲインと帯域に存在する。結果、ゲインが高い設定においてはカットオフが下がってしまい、入力パス切り替え時の過渡応答の収束時間を遅らせてしまう。
また、複数の入力パスの信号処理共有化回路である場合、最低限の収束時間が必要となるため、ゲイン設定の切り替えによらず、一定以上の帯域を確保するような仕様が求められる。
【００８０】
そこで、本実施形態においては、図１０に示すように、複数の入力要素の入力パスを切り替えて、ゲイン設定を切り替える際に位相補償を同時に切り替えるようにしている。
図１０のゲイン可変増幅器１４０は、位相補償容量を最適に決定できるため、必要な位相余裕を確保しながら、可能な限りカットオフを高めることが可能となった。
可能な限りカットオフを高めておけば、切り替え時の収束時間も出来るだけ短くすることが可能になる。
また、充分にカットオフを高めておけば、別途ローパスフィルタで、入力パスそれぞれの帯域を決めることも可能となる。
【００８１】
＜３．ゲイン可変増幅器の第２の構成例＞
図１２は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第２の構成例を示す回路図である。
【００８２】
図１２の第２の構成例が図１０の第１の構成例と異なる点は、マルチプレクサ１３０Ｂの各スイッチＳＷ１３１〜ＳＷ１３４の出力側端子ｂと出力ノードＮＤ１３１との間の入力要素の各供給パスに、抵抗素子Ｒ１３１〜Ｒ１３４を挿入したことにある。
換言すると、本第２の構成例では、マルチプレクサ１３０ＢのスイッチＳＷ１３１〜ＳＷ１３４の切り替えに伴う供給パスに、増幅器１４０Ｂの入力抵抗に相当する抵抗素子Ｒ１３１〜Ｒ１３４を挿入して、切り換え間の抵抗値を上げて貫通電流を抑制している。
この場合、抵抗素子Ｒ１３１〜Ｒ１３４の抵抗値はＲｐに設定され、ゲイン可変増幅器１４０Ｂのゲイン調整系１４２における入力段の抵抗素子ＲＧ１４１の抵抗値が（Ｒ１−Ｒｐ）に設定される。
このように、マルチプレクサ１３０Ｂの入力要素（信号）の各供給パスＰＴＨ１〜ＰＴＨ４に抵抗素子Ｒ１３１〜Ｒ１３４を挿入した理由を図１３（Ａ），（Ｂ）に関連付けて説明する。
【００８３】
図１３（Ａ）および（Ｂ）は、マルチプレクサの入力要素（信号）の各供給パスに抵抗素子を挿入した理由について説明するための図である。
図１３（Ａ）は供給パスに抵抗素子を挿入していない場合を模式的に示し、図１３（Ｂ）は供給パスに抵抗素子を挿入した場合を模式的に示している。
図１３において、ＲｏｎはスイッチＳＷ１３１〜ＳＷ１３４のオン抵抗を、Ｒ１ｂは挿入した抵抗素子Ｒ１３１〜Ｒ１３４の抵抗値を示している。
また、図１３において、ゲイン可変増幅器１４０Ｂは等価回路として示されている。
【００８４】
図１３（Ａ）のように抵抗素子を挿入していない場合、たとえばスイッチＳＷ１３１，ＳＷ１３２で入力パスを切り替える際に、切り替わるパスとパスの間が瞬間的に導通してしまい、貫通電流がながれてしまう。
パスＰＴＨ１とパスＰＴＨ２の間のインピーダンスが小さい場合、瞬間の貫通電流は大きな値となり、出力波形を大きく揺らしてしまう。
回路の帯域が十分に確保できない場合や帯域制限を低帯域でかけている場合は、帰還帯域も低くなるため、揺れが長時間残って収束時間に大きな影響を与えてしまう。
【００８５】
そこで、本第２の構成例では、図１３（Ｂ）に示すように、ゲイン可変増幅器１４０Ｂのゲインを決定している抵抗素子ＲＧ１４１の抵抗値を分割して入力パスの切り替え側に持たせている。
これにより、パスとパスの間にインピーダンスを持たせて貫通電流を抑制することが可能となっている。
ただし、ある程度の抵抗値が確保できて効果が得られるため、抵抗値を低く抑える必要のある高帯域を設計目標とした回路では効果が薄れてしまうおそれがある。
したがって、必要な帯域と容量（寄生を含む）を把握して、緩和に使える抵抗値を決める必要がある。
【００８６】
＜４．ゲイン可変増幅器の第３の構成例＞
図１４は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第３の構成例を示す回路図である。
【００８７】
図１４の第３の構成例が図１０の第１の構成例と異なる点は、マルチプレクサ１３０Ｃの入力要素の各供給パスＰＴＨ１〜ＰＴＨ４にオフセット調整回路１３１〜１３４が配置されていることにある。
【００８８】
入力パスを切り替えて信号処理機能の共有化を実現する場合の問題にオフセットの問題がある。
入力パスで発生するオフセット量が異なるため、オフセット調整が無い場合やパスによらず共通のオフセット調整値で使用した場合、取れ残りのオフセットがゲイン倍されて出力に見えてしまう可能性がある。
そこで、入力パスとゲインの切り替えタイミングに合わせて、最適なオフセット調整を行う必要が生じてくる。
オフセット調整の配置場所を選択することが可能である。オフセット調整回路は、状況に応じて最適な場所に配置することが望ましい。
【００８９】
本第３の構成例では、オフセット調整回路１３１〜１３４が入力パスの切り替スイッチＳＷ１３１〜ＳＷ１３４の前に配置されている。
この場合、オフセットの切り替わりは入力パス毎に最適な値を設定しておくだけで良いので、切り替わりの過渡応答に与える影響は非常に小さい。
ただし、オフセット調整回路を共有化する前段に配置するため、その数が入力パス数個必要となる。
【００９０】
＜５．ゲイン可変増幅器の第４の構成例＞
図１５は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第４の構成例を示す回路図である。
【００９１】
本第４の構成例では、オフセット調整回路がゲイン可変増幅器１４０Ｄに配置されている。
具体的には、ノードＮＤ１４３と出力端子ＴＯ１４１との間にオフセット調整回路１４６が配置されている。
このように、オフセット調整回路を信号処理機能共有化回路であるゲイン可変増幅器１４０Ｄの出力段側（後段側）に配置する場合、オフセットの切り替わりがゲインの切り替わりの影響を受けないため、過渡応答に与える影響を抑えることができる。
ただし、ゲイン倍後の信号に対してオフセット調整をかけるため、大きなオフセット調整範囲を必要とする。調整精度が求められる場合には、ビット数の多いデジタルアナログ変換器（ＤＡＣ）等を用いたオフセット調整回路が必要となる。
【００９２】
＜６．ゲイン可変増幅器の第５の構成例＞
図１６は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第５の構成例を示す回路図である。
【００９３】
本第５の構成例では、オフセット調整回路がゲイン可変増幅器１４０Ｅに配置されている。
具体的には、可変基準電圧源１４３の基準電圧供給端子ＴＲＥＦ１と抵抗素子ＲＶ１４１の一端との間にオフセット調整回路１４６が配置されている。
このように、オフセット調整回路１４６を信号処理機能共有化回路であるゲイン可変増幅器１４０Ｅの基準電圧生成部としての可変基準電圧源１４３に持たせた場合、共有化回路の一部として扱われるため、面積、電力が非常に小さくて済むことになる。
ただし、オフセットの切り替わりもゲインの切り替わりと同時並列的に行われるため、切り替わりの過渡応答の挙動が複雑化し、高速収束性が得られにくくなるおそれがある。
【００９４】
＜７．ゲイン可変増幅器の第６の構成例＞
図１７は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第６の構成例を示す回路図である。
【００９５】
図１７の第６の構成例が図１２の第２の構成例と異なる点は、第５の構成例と同様に、オフセット調整回路１４６がゲイン可変増幅器１４０Ｆの可変基準電圧源１４３Ｆに配置されている。
そして、可変基準電圧源１４３Ｆにおいては、４つの基準電圧ＲＥＦ１〜ＲＥＦ４が用いられる。そのため、基準電圧供給端子ＴＲＥＦ１，ＴＥＲＦ２に加えて、ＴＲＥＦ３，ＴＲＥＦ４が配置されている。
さらに、可変基準電圧源１４３Ｆにおいて、基準電圧を切り替えるためのスイッチＳＷＲ１４１、ＳＷＲ１４２が配置されている。
【００９６】
抵抗素子ＲＶ１４１の一端側とスイッチＳＷＲ１４１の端子ａとの間にオフセット調整回路１４６が配置されている。
スイッチＳＷＲ１４１の端子ｂが基準電圧供給端子ＴＲＥＦ１に接続され、端子ｃが基準電圧供給端子ＴＲＥＦ３に接続されている。
スイッチＳＷＲ１４２の端子ａが抵抗素子ＲＶ１４６の他端に接続され、端子ｂが基準電圧供給端子ＴＲＥＦ２に接続され、端子ｃが基準電圧供給端子ＴＥＦ４に接続されている。
そして、オフセット調整回路１４６は、レジスタ１４５に接続された制御線ＬＣＴＬ６を伝搬される制御信号ＣＴＬ６によりそのオフセット調整が制御される。
スイッチＳＷＲ１４１，ＳＷＲ１４２は、レジスタ１４５に接続された制御線ＬＣＴＬ７を伝搬される制御信号ＣＴＬ７によりオン、オフが制御される。
【００９７】
本例では、入力パスそれぞれの信号の基準電圧が異なる場合でも、入力パスの切り替わりと同時に信号を受ける側の基準電圧も切り替えることで、信号処理機能回路の共有化を実現している。
信号処理機能回路であるゲイン可変増幅器１４０Ｆを用いて、入力信号の基準電圧を他の基準電圧にレベルシフトして出力する事も可能である。
【００９８】
＜８．ゲイン可変増幅器の第７の構成例＞
図１８は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第７の構成例を示す回路図である。
【００９９】
本第７の構成例では、マルチプレクサ１３０ＧのスイッチＳＷ１３１〜ＳＷ１３４を、制御線ＬＣＴＬ１１〜ＬＣＴＬ１４を伝搬する制御信号ＣＴＬ１０（ＣＴＬ１１〜ＣＴＬ１４）により選択的にオン、オフするスイッチセレクタ１４７が設けられている。
さらに、本第７の構成例では、レジスタ１４５の内容およびスイッチセレクタ１４７による制御信号ＣＴＬ１０に応じて制御線ＬＣＴＬ１〜ＬＣＴＬ７に制御信号ＣＴＬ１〜ＣＴＬ７を出力するコントロールロジック部１４８が設けられている。
コントロールロジック部１４８は、制御信号ＣＴＬ１〜ＣＴＬ７により、各スイッチおよびオフセット調整回路１４６を制御する。
この構成において、レジスタ１４５、スイッチセレクタ１４７、コントロールロジック部１４８が制御系の一部または全てを形成する。
【０１００】
入力パスの切り替えに合わせて、ゲイン可変増幅器１４０Ｇのゲイン段やオフセット段、レベルシフト段などの信号処理機能を切り替える場合、切り替え時の信号の挙動と収束性が重要となる。
パス切り替えの選択と信号処理機能の設定が、より短い時間誤差で切り替わり、切り替わり後の信号の波形挙動が、より短い時間で収束することが望ましい。
切り替わり後の信号の波形挙動の収束性は、前述のゲイン切り替え時の位相補償切り替えによって可能な限りカットオフを高めることで、早めることが可能である。
そこで、本例では、パスと信号処理機能の切り替わりタイミングに関しては、パス切り替え制御信号ＣＴＬ１０（ＣＴＬ１１〜ＣＴＬ１４）を基に信号処理機能の設定を切り替えるタイミングを制御することで誤差時間を最短化するように管理している。
【０１０１】
＜９．ゲイン可変増幅器の第８の構成例＞
図１９は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第８の構成例を示す回路図である。
【０１０２】
図１９の第８の構成例が図１８の第７の構成例と異なる点は、スイッチセレクタ１４７Ｈがスイッチの切り替わりタイミングとＡＤＣ１６０の標本化タイミングを組み合わせて、制御信号ＣＴＬ１０を生成して出力することにある。
なお、図１９においては、図８のドライブ回路１５０は省略されている。
【０１０３】
本例のように、スイッチ（パス）の切り替わりタイミングとＡＤＣ１６０の標本化のタイミングを組み合わせることで、多入力を信号処理するシステムの回路共有化のタイミング管理に対して非常に有効となる。
ＡＤＣ１６０はある一定のタイミングでデータを標本化し、量子化する。
ここで、１入力に対してα[MHz]のクロックでＡＤＣを動かしていたとする。
２*α[MHz]で動作するＡＤＣ１６０と、たとえば２入力に用いた信号処理機能共有化回路としてゲイン可変増幅器１４０を用いれば、回路の規模は半分に削減してα[MHz]の取り込みタイミングで標本化、量子化が可能である。
なおここで、α[MHz]の取り込みタイミングは、２*α[MHz]のサンプリングを交互に割り当てる。
このとき、信号処理共有化回路としてのゲイン可変増幅器１４０は、２*α[MHz]の周期の間に信号を収束させれば良い。
【０１０４】
＜１０．ゲイン可変増幅器の第９の構成例＞
図２０は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第９の構成例を示す回路図である。
【０１０５】
本第９の構成例においては、スイッチセレクタ１４７Ｉによって、入力パスが選択され、レジスタ１４５にはそれぞれのパスを選択した際のゲイン、基準電圧、オフセット、位相補償の設定を準備し、パスの選択に合わせて回路に設定する。
なお、本例では、位相補償設定はゲイン設定に準ずる。
【０１０６】
図２１（Ａ）〜（Ｈ）は、図２０の回路の入力要素（入力パス）の切り替えに応じたゲイン、ＤＣ電圧（基準電圧）制御、オフセット制御動作を示すタイミングチャートである。
図２１（Ａ）はオフセット制御信号ＣＴＬ６を、図２１（Ｂ）はＤＣ電圧制御信号ＣＴＬ７を、図２１（Ｃ）はゲインおよび位相補償制御信号ＣＴＬ１〜５を、それぞれ示している。図２１（Ｄ）は制御信号ＣＴＬ１４を、図２１（Ｅ）は制御信号ＣＴＬ１３を、図２１（Ｆ）は制御信号ＣＴＬ１２を、図２１（Ｇ）は制御信号ＣＴＬ１１を、図２１（Ｈ）は切り替えクロックＣＬＫを、それぞれ示している。
【０１０７】
スイッチセレクタ１４７Ｈにおいて、マルチプレクサ１３０ＨのスイッチＳＷ１３１がオンし、入力パスＰＴＨ１を選択して、ゲイン可変増幅器１４０Ｈに入力されるように、制御信号ＣＴＬ１１〜ＣＴＬ１４が所定レベルに設定される。
この場合、スイッチセレクタ１４７Ｈでは、制御信号ＣＴＬ１１がハイレベル、制御信号ＣＴＬ１２〜ＣＴＬ１４がローレベルに設定され、マルチプレクサ１３０およびコントロールロジック部１４８Ｈに出力される。
これにより、マルチプレクサ１３０Ｈにおいて、スイッチＳＷ１３１がオン状態に保持され、スイッチＳＷ１３２〜ＳＷ１３４がオフ状態に保持される。
スイッチＳＷ１３１がオンになったことに伴い、パスＰＴＨ１を通して、入力要素Ａｉ（入力ＩＮ１）がゲイン可変増幅器１４０Ｈに入力される。
コントロールロジック部１４８Ｈは、制御信号ＣＴＬ１１がハイレベルに設定されていることを認識して、パスＰＴＨ１を通して入力要素Ａｉの選択に応じて、制御信号ＣＴＬ１〜ＣＴＬ７が生成される。
これにより、ゲイン可変増幅器１４０Ｈにおいては、パスＰＴＨ１を通した入力要素Ａｉの選択に応じたゲインおよび位相補償制御、オフセット制御、並びにＤＣ電圧制御が行われる。
【０１０８】
次に、スイッチセレクタ１４７Ｈにおいて、切り替えクロックＣＬＫの立ち下がりのタイミングで、制御信号ＣＴＬ１１がハイレベルからローレベルに切り替えられ、制御信号ＣＴＬ１２がローレベルからハイレベルに切り替えられる。
これにより、マルチプレクサ１３０Ｈにおいて、スイッチＳＷ１３１がオン状態からオフ状態となり、スイッチＳＷ１３２がオフ状態からオン状態に保持され、スイッチＳＷ１３３，ＳＷ１３４がオフ状態に保持される。
スイッチＳＷ１３２がオンになったことに伴い、パスＰＴＨ２を通して、入力要素Ｂｉ（入力ＩＮ２）がゲイン可変増幅器１４０Ｈに入力される。
コントロールロジック部１４８Ｈは、制御信号ＣＴＬ１１がローレベルに、制御信号ＣＴＬ１２がハイレベルに切り替わってことを認識して、パスＰＴＨ２を通して入力要素Ｂｉの選択に応じて、制御信号ＣＴＬ１〜ＣＴＬ７が生成される。
これにより、ゲイン可変増幅器１４０Ｈにおいては、パスＰＴＨ２を通した入力要素Ｂｉの選択に応じたゲインおよび位相補償制御、オフセット制御、並びにＤＣ電圧制御が行われる。
【０１０９】
次に、スイッチセレクタ１４７Ｈにおいて、切り替えクロックＣＬＫの立ち下がりのタイミングで、制御信号ＣＴＬ１２がハイレベルからローレベルに切り替えられ、制御信号ＣＴＬ１３がローレベルからハイレベルに切り替えられる。
これにより、マルチプレクサ１３０Ｈにおいて、スイッチＳＷ１３２がオン状態からオフ状態となり、スイッチＳＷ１３３がオフ状態からオン状態に保持され、スイッチＳＷ１３１，ＳＷ１３４がオフ状態に保持される。
スイッチＳＷ１３３がオンになったことに伴い、パスＰＴＨ３を通して、入力要素Ｃｉ（入力ＩＮ３）がゲイン可変増幅器１４０Ｈに入力される。
コントロールロジック部１４８Ｈは、制御信号ＣＴＬ１２がローレベルに、制御信号ＣＴＬ１３がハイレベルに切り替わったことを認識して、パスＰＴＨ３を通して入力要素Ｃｉの選択に応じて、制御信号ＣＴＬ１〜ＣＴＬ７が生成される。
これにより、ゲイン可変増幅器１４０Ｈにおいては、パスＰＴＨ３を通した入力要素Ｃｉの選択に応じたゲインおよび位相補償制御、オフセット制御、並びにＤＣ電圧制御が行われる。
【０１１０】
次に、スイッチセレクタ１４７Ｈにおいて、切り替えクロックＣＬＫの立ち下がりのタイミングで、制御信号ＣＴＬ１３がハイレベルからローレベルに切り替えられ、制御信号ＣＴＬ１４がローレベルからハイレベルに切り替えられる。
これにより、マルチプレクサ１３０Ｈにおいて、スイッチＳＷ１３３がオン状態からオフ状態となり、スイッチＳＷ１３４がオフ状態からオン状態に保持され、スイッチＳＷ１３１，ＳＷ１３２がオフ状態に保持される。
スイッチＳＷ１３４がオンになったことに伴い、パスＰＴＨ４を通して、入力要素Ｄｉ（入力ＩＮ４）がゲイン可変増幅器１４０Ｈに入力される。
コントロールロジック部１４８Ｈは、制御信号ＣＴＬ１３がローレベルに、制御信号ＣＴＬ１４がハイレベルに切り替わったことを認識して、パスＰＴＨ４を通して入力要素Ｄｉの選択に応じて、制御信号ＣＴＬ１〜ＣＴＬ７が生成される。
これにより、ゲイン可変増幅器１４０Ｈにおいては、パスＰＴＨ４を通した入力要素Ｄｉの選択に応じたゲインおよび位相補償制御、オフセット制御、並びにＤＣ電圧制御が行われる。
【０１１１】
本実施形態においては、コントロールロジック部１４８Ｈは、ゲイン制御信号ＣＴＬ１〜ＣＴＬ５により抵抗タップに接続されたスイッチＳＷＧ１４１〜ＳＷＧ１４５の開閉（オン、オフ）を行う。
本例ではオペアンプ１４１は、反転増幅器として用いられている。非反転側、反転側共に抵抗タップの帰還点の選択でゲインを決めている。
コントロールロジック部１４８Ｈは、位相補償制御信号ＣＴＬ１〜ＣＴＬ５により位相補償の帰還ループの補償容量を並列に追加するスイッチＳＷＰ１４１−１，ＳＷＰ１４１−２〜ＳＷＰ１４５−１，ＳＷＰ１４５−２の開閉を行う。容量値はゲインに合わせて最適な容量値が選択される。
発振を起さないように注意する必要があるが、位相補償容量を調整する事で帯域を管理する事は可能である。
位相補償を満たした上で可能な限りカットオフを高めておけば、時分割切り替わり時の信号の収束時間を短くする事が可能となる。
アナログ信号処理回路であるゲイン可変増幅器（ゲイン段）を複数パスで共有する場合、ゲイン可変範囲を確保し、各ゲイン設定時の帯域をできる限り十分に高帯域化し、別途ＡＡＦ（アンチエイリアスフィルタ）等で信号パスの帯域を制限することが望ましい。
位相補償を最適化することで、必要以上の電流や面積を使用することなく、帯域を確保することも可能となる。
位相補償を切り替えて使用する際には、切り替えに未使用となっている容量が信号に影響を与えないよう、フローティングにするか、ＤＣで固定すべきである。
【０１１２】
図２２（Ａ）〜（Ｅ）は、本実施形態に係るゲイン可変増幅器において出力を一定振幅に調整する際の入力信号、出力信号、スイッチ制御信号、ゲイン制御信号、位相補償制御信号を含むタイミングチャートである。
【０１１３】
図２２（Ａ）は、上述した４入力要素Ａｉ，Ｂｉ，Ｃｉ，Ｄｉとして入力される入力信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４の波形を示している。
図２２（Ｂ）は、出力信号ＯＵＴの波形を示している。
【０１１４】
図２２（Ｃ）は、マルチプレクサ１３０のスイッチＳＷ１３１〜ＳＷ１３４をオン、オフするためのスイッチ制御信号ＣＴＬ１０−１，ＣＴＬ１０−０、および選択される入力信号（入力パス）を示している。
この例では、４入力であることから、スイッチ制御信号は２ビットで設定されている。
スイッチ制御信号ＣＴＬ１０−１，ＣＴＬ１０−０が（０，０）の場合、入力信号ＩＮ１が選択されてゲイン可変増幅器１４０に入力される。
スイッチ制御信号ＣＴＬ１０−１，ＣＴＬ１０−０が（０，１）の場合、入力信号ＩＮ２が選択されてゲイン可変増幅器１４０に入力される。
スイッチ制御信号ＣＴＬ１０−１，ＣＴＬ１０−０が（１，０）の場合、入力信号ＩＮ３が選択されてゲイン可変増幅器１４０に入力される。
スイッチ制御信号ＣＴＬ１０−１，ＣＴＬ１０−０が（１，１）の場合、入力信号ＩＮ４が選択されてゲイン可変増幅器１４０に入力される。
【０１１５】
図２２（Ｄ）は、各入力信号ＩＮ１〜ＩＮ４に対応してゲイン制御信号ＣＴＬ１Ｇ〜ＣＴＬｎＧによるゲイン設定例を示している。
この例では、４入力（チャネル）のゲイン設定が行われ、スイッチ制御に合わせてゲイン設定が行われる。
入力信号ＩＮ１が選択されている場合、ゲインはたとえば６［ｄＢ］に設定されるようにゲイン制御信号ＣＴＬ１Ｇ〜ｎＧが設定される。これにより、ゲイン調整系１４２のスイッチＳＷＧ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ２が選択されている場合、ゲインはたとえば０［ｄＢ］に設定されるようにゲイン制御信号ＣＴＬ１Ｇ〜ｎＧが設定される。これにより、ゲイン調整系１４２のスイッチＳＷＧ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ３が選択されている場合、ゲインはたとえば１２［ｄＢ］に設定されるようにゲイン制御信号ＣＴＬ１Ｇ〜ｎＧが設定される。これにより、ゲイン調整系１４２のスイッチＳＷＧ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ４が選択されている場合、ゲインはたとえば１８［ｄＢ］に設定されるようにゲイン制御信号ＣＴＬ１Ｇ〜ｎＧが設定される。これにより、ゲイン調整系１４２のスイッチＳＷＧ（１４１〜１４５）が選択的にオン、オフされる。
【０１１６】
図２２（Ｅ）は、各入力信号ＩＮ１〜ＩＮ４に対応して位相補償制御信号ＣＴＬ１Ｐ〜ＣＴＬｎＰによる位相補償容量の設定例を示している。
この例では、４入力（チャネル）の位相補償容量の設定が行われ、スイッチ制御に合わせて位相補償容量の設定が行われる。
入力信号ＩＮ１が選択されている場合、位相補償容量はたとえば６００［ｆＦ］に設定されるようにゲイン制御信号ＣＴＬ１Ｐ〜ｎＰが設定される。これにより、位相補償系１４４のスイッチＳＷＰ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ２が選択されている場合、位相補償容量はたとえば３００［ｆＦ］に設定されるようにゲイン制御信号ＣＴＬ１Ｐ〜ｎＰが設定される。これにより、位相補償系１４４のスイッチＳＷＰ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ３が選択されている場合、位相補償容量はたとえば１．２［ｐＦ］に設定されるようにゲイン制御信号ＣＴＬ１Ｐ〜ｎＰが設定される。これにより、位相補償系１４４のスイッチＳＷＰ（１４１〜１４５）が選択的にオン、オフされる。
入力信号ＩＮ４が選択されている場合、位相補償容量はたとえば２．４［ｐＦ］に設定されるようにゲイン制御信号ＣＴＬ１Ｐ〜ｎＰが設定される。これにより、位相補償系１４４のスイッチＳＷＰ（１４１〜１４５）が選択的にオン、オフされる。
【０１１７】
以上の設定値等は入力と対応させたルックアップテーブルＬＵＴに設定される。
【０１１８】
図２３（Ａ）〜（Ｆ）は、本実施形態に係るゲイン可変増幅器において、オフセットを含む入力信号を、オフセットキャンセルを行った上で、出力を一定振幅に調整する際のタイミングチャートである。
図２３（Ａ）〜（Ｆ）は、入力信号、出力信号、スイッチ制御信号、ゲイン制御信号、位相補償制御信号を含むタイミングチャートである。
図２４は、スイッチ制御信号、入力信号（パス）、ゲイン、位相補償容量、オフセット調整量を対応付けたＬＵＴの一例を示す図である。
【０１１９】
図２３（Ａ）〜（Ｅ）は、図２２（Ａ）〜（Ｅ）と同様であることからここではその説明は省略する。
【０１２０】
図２３（Ｆ）は、各入力信号ＩＮ１〜ＩＮ４に対応してオフセット調整制御信号ＣＴＬ６によるオフセット調整量の設定例を示している。
この例では、４入力（チャネル）のオフセット調整量の設定が行われ、スイッチ制御に合わせてオフセット調整量の設定が行われる。
入力信号ＩＮ１が選択されている場合、オフセット調整容量はたとえば−α［ｍＶ］に設定されるようにオフセット調整制御信号ＣＴＬ６が設定される。
入力信号ＩＮ２が選択されている場合、オフセット調整容量はたとえば−β［ｍＶ］に設定されるようにオフセット調整制御信号ＣＴＬ６が設定される。
入力信号ＩＮ３が選択されている場合、オフセット調整容量はたとえば+γ［ｍＶ］に設定されるようにオフセット調整制御信号ＣＴＬ６が設定される。
入力信号ＩＮ４が選択されている場合、オフセット調整容量はたとえば+σ［ｍＶ］に設定されるようにオフセット調整制御信号ＣＴＬ６が設定される。
【０１２１】
以上に本実施形態に係るゲイン可変増幅器の構成例および機能について説明した。
以下に、本実施形態に係るゲイン可変増幅器の構成の応用例について説明する。
【０１２２】
＜１１．ゲイン可変増幅器の第１の応用例＞
図２５は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第１の応用例を示す図である。
【０１２３】
図２５の応用例では、複数の入力を共有化する場合、入力要素（信号）の数を４や８の制限されることなく、それ以上の数Ｎに増やすことが可能であることを示している。
これに応じて、図２５においては、マルチプレクサ１３０ＪはＮ個のスイッチＳＷ１３１〜ＳＷ１３Ｎを有する。
また、図２５において、ゲイン可変増幅器１４０Ｊは等価回路で模式化して示されている。この例では、可変基準電圧源１４３ＪがＮ個の基準電圧ＲＥＦ１〜ＲＥＦＮに対応可能に構成されている。
【０１２４】
このように、入力信号の数を制限されることなく増やすことが可能であるが、入力パスの数が増加すれば、ある一定の周期内で全てのパスの信号処理を終えなければならない場合、１パス辺りの信号処理時間は短くなる傾向となる。
よって、切り替え時間の要求仕様を満たす、切り替え器と信号処理機能共有化回路を設計する必要がある。入力が多数となると収束時間が厳しくなる点に注意が必要である。
【０１２５】
＜１２．ゲイン可変増幅器の第２の応用例＞
図２６は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第２の応用例を示す図である。
【０１２６】
上述した実施形態においては反転増幅器を用いたが、信号処理共有化回路としてのゲイン可変増幅器の構成は他のトポロジを用いることも可能である。
図２６に示すように、上記実施形態の反転増幅器だけでなく、非反転増幅器を用いることが可能である。
図２６の例では、２入力の場合でオペアンプ１４１Ｋを非反転増幅器として用いる場合を模式的に示している。
反転増幅器の場合と同様に、ゲインの切り替わりに合わせて位相補償を切り替えることで、可能な限りカットオフを高くし、過渡信号の収束時間を短時間化している。
【０１２７】
＜１３．ゲイン可変増幅器の第３の応用例＞
図２７は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第３の応用例を示す図である。
【０１２８】
図２７の例では、電流電圧変換係数ｇｍを用いた差増アンプ（ｇｍアンプ）２１０，２２０を用いている。
また、この例では、コモンモードディテクタ２３０、コモンモードフィードバック（ＣＭＦＢ）回路２４０
を有する。
また、３入力に対応して正側マルチプレクサ１３０Ｌ−Ｐおよび負側マルチプレクサ１３０Ｌ−Ｎが設けられている。
また、差動処理に対応して正側位相補償系１４４Ｌ−Ｐおよび負側位相補償系１４４Ｌ−Ｎが設けられている。
【０１２９】
図２７の回路では、入力のマルチプレクサ１３０Ｌ−Ｐ，１３０Ｌ−Ｎによる切り替えに合わせて、制御電流の切り替えで差動のｇｍ（トランスコンダクタンス）を、変更している。
同時に位相補償容量を切り替えて、可能な限りの高カットオフ化と過渡信号の収束時間の短時間化を図っている。
ＣＭＦＢ（コモンモードフィードバック）の基準電圧を切り替えることで、パス毎の基準電圧が違う場合に、レベルシフトを行うことも可能である。
【０１３０】
＜１４．ゲイン可変増幅器の第４の応用例＞
図２８は、本実施形態に係るゲイン可変増幅器およびマルチプレクサの第４の応用例を示す図である。
【０１３１】
図２８の応用例は、入力部を、図２７の応用例のようにマルチプレクサで切り替えるｇｍゲイン段ではなく、入力のｇｍ自体をスイッチに見立てて使用するｇｍゲイン段で実現した例である。
【０１３２】
図２８の例では、入力差動対２１０−１〜２１０−３をパスの数分準備してスイッチのように見立てて使用している。ｇｍの切り替えや位相補償、レベルシフトへの対応は図２７と同様である。
マルチプレクサを用いない分、図２８の例方が図２７の例より過渡変動は緩和されやすい。
ただし、回路面積が大きくなる可能性が高く、設計によっては寄生容量によって帯域を損なう可能性がある。
【０１３３】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
システムＬＳＩでは面積、消費電力の削減のため、アナログの信号処理機能をデジタルに分担し、プロセスシュリンクの恩恵の受け難いアナログとプロセスシュリンクの恩恵を受けやすいデジタルの最適化が進められてきている。
デジタルで信号処理を行うためにはＡＤＣでの標本化、量子化が必要である。
ＡＤＣを最適に運用するためにもアナログ機能の振幅調整、帯域制限の機能を削ることは困難であるため、信号処理のパス数のアナログ信号処理段（振幅調整、帯域制限）とＡＤＣが必要である。
プロセスシュリンクが進んだ中で、面積、消費電力の削減を図るためには、アナログ機能のさらなる削減が必要不可欠である。
本実施形態によれば、アナログ信号処理段を切り替えで用いる場合に問題となる帯域、収束時間の改善を図ることが可能である。
それに加え、信号処理機能として必要なゲイン切り替え、オフセット調整、レベスシフトを切り替えに合わせて入力要素（信号あるいはパス）毎に設定し、切り替えのタイミング自体も制御することでより、収束時間の改善を図ることが可能である。
【０１３４】
本実施形態によれば、入力パスを切り替えて、ゲイン設定を切り替える際に位相補償を同時並列的に切り替えるようにした。
これにより、位相補償容量を最適に決定できるため、必要な位相余裕を確保しながら、高カットオフ化（最適化）することが可能となる。また、高カットオフ化によって、切り替え時の過渡応答の収束時間も改善することができる。
ゲインを決定している抵抗の値を分割して入力パスの切り替え側に持たせることで、パスとパスの間にインピーダンスを持たせて貫通電流を抑制することが可能となる。
【０１３５】
また、本実施形態によれば、オフセット調整の配置場所を選択することが可能である。メリット、デメリットから最適な場所に配置することが望ましい。
オフセット調整回路を入力パスの切り替えの前に配置する場合、オフセットの切り替わりは入力パス毎に最適な値を設定しておくだけで良いので、切り替わりの過渡応答に与える影響は非常に小さい。
オフセット調整回路を信号処理機能共有化回路の後に配置する場合、オフセットの切り替わりがゲインの切り替わりの影響を受けないため、過渡応答に与える影響を抑えることができる。
オフセット調整回路を信号処理機能共有化回路の基準電圧に持たせた場合、共有化回路の一部として扱われるため、面積、電力が非常に小さくて済むことになる。
【０１３６】
入力パス毎の基準電圧が同じとは限らないため、入力パスの切り替えと同時並列的に基準電圧を切り替えることで、入力パス毎に基準電圧が異なる場合でも信号処理機能回路であるゲイン可変増幅器の共有化を実現することができる。
信号処理機能回路前後での基準電圧を乗せかえる必要がある場合は、レベルシフト機能を持たせることも可能である。
【０１３７】
パスと信号処理機能の設定が、限りなく短い時間誤差で切り替わり、切り替わり後の信号の波形挙動が限りなく短い時間で収束することが望ましい。
本実施形態によれば、パスと信号処理機能の切り替わりタイミングに関しては、パス切り替え制御信号を基に信号処理機能の設定を切り替えるタイミングを制御することで誤差時間を最短化するように管理している。
本実施形態のアナログ信号処理（ゲイン、レベルシフト、オフセット調整）について説明する。
位相補償値は、それぞれのゲインに合わせて決定する。位相補償をそれぞれのゲインで最適化すれば、電流や面積を必要以上に増加させることなく、カットオフを高めることが可能となる。
【０１３８】
また、本実施形態の信号処理システムは、後段でＡＤＣの標本化を行うシステムに対して非常に有効となる。
ＡＤＣはある一定のタイミングでデータを標本化し、量子化する。
前述したように、２*α[MHz]で動作するＡＤＣと本実施形態を２入力に用いた信号処理機能共有化回路を用いれば、回路の規模は半分に削減してα[MHz]の取り込みタイミング（２*α[MHz]のサンプリングを交互に割り当てる）で標本化、量子化が可能である。
アナログ信号処理段が共有化されることで、パス間に存在していたアナログ信号処理段同士の相対誤差を考える必要が無くなる。同じ回路を用いるので、ある固定オフセットにしか見えない。
入力パスに合わせてゲイン、オフセット、レベルシフト電圧を切替えることが可能であるため、ダイナミックレンジ内の信号を自由に受けることが可能である。
マルチプレクサの選択順に応じて、所望の入力パスを自由な順番で信号処理することが可能である。
たとえば、Ａ、Ｂ、Ｃ、Ｄと入力がある場合に、Ａ→Ａ→Ａ→Ａと同じ入力を選択することも可能である。Ａ→Ｂ→Ａ→Ｂと選択することも可能であるし、Ａ→Ｂ→Ｃ→Ｄと選択することも可能である。
位相補償容量を未使用時に完全フローティングにすることで、過渡応答への影響を防いでいる。
ゲイン段の設計のパラメータの一部として、貫通電流を抑制することができる。
【０１３９】
なお、上述した信号処理システム（サーボエラー信号検出装置）は、たとえば波長が４００ｎｍ帯の半導体レーザを搭載するブルーレイディスク（Ｂｌｕ-ｒａｙ  ｄｉｓｃ；登録商標）等の光記録再生装置(光ディスク装置)に適用可能である。
【０１４０】
＜１５．光ディスク装置の構成例＞
図２９は、本発明の実施形態に係る信号処理システム（サーボエラー信号検出装置）を採用可能な光ディスク装置の構成例を示す図である。
【０１４１】
この光ディスク装置３００は、記録媒体、たとえば光ディスク３０１、光ピックアップ（光ヘッド）３１０、サーボエラー信号検出装置（ＳＥＤ）３２０、サーボ制御部３３０、駆動回路３４０、およびシステムコントローラ３５０を有する。
【０１４２】
光ヘッド３１０は、レーザ駆動回路により駆動されデジタルデータの記録再生用のレーザダイオード３１１、レーザダイオード３１１が放射したレーザ光を検出する受光素子３１２、光学系３１３、対物レンズ３１４等を有する。
受光素子３１２が、図３に示したフォトディテクタ１１１〜１１３に対応する。
【０１４３】
サーボエラー信号検出装置３２０は、前述の実施形態の信号処理システム（サーボエラー信号検出装置）１００が適用される。
【０１４４】
サーボ制御部３３０は、システムコントローラ３５０の制御の下、サーボエラー信号検出装置３２０からのアナログＴＥ信号を処理する。サーボ制御部３３０は、たとえばサーボフィルタ３３１、駆動回路３４０をＰＷＭ制御するＰＷＭドライバ３３２等を含む。
なお、図２９においては、フォーカスエラー信号の処理系は省略している。
【０１４５】
駆動回路３４０は、トラッキングドライバ３４１を有し、対物レンズ３１４のトラッキング機構部をドライブする。
【０１４６】
なお、この光ディスク装置は、一例であって、本発明が適用される光ディスク装置は、図２９の構成に限るものではないことはいうまでもない。
【符号の説明】
【０１４７】
１００・・・信号処理システム、１１０・・・入力要素供給部、１２０・・・帯域制限部、１３０・・・マルチプレクサ、１４０，１４０Ｂ〜１４０Ｌ・・・ゲイン可変増幅器（ＶＣＡ）、１４１・・・演算増幅器（オペアンプ）、１４２・・・ゲイン調整系、１４３・・・可変基準電圧源、１４４・・・位相補償系、１５０・・・ドライブ回路、１６０・・・ＡＤＣ、１７０・・・デジタル演算処理部、２１０，２１０−１〜２１０−３，２２０・・・差動アンプ、２３０・・・コモンモードディテクタ、２４０・・・コモンモードフィードバック（ＣＭＦＢ）回路、３００・・・光ディスク装置、３０１・・・光ディスク、３１０・・・光ピックアップ（光ヘッド）、３２０・・・サーボエラー信号検出装置（ＳＥＤ）、３３０・・・サーボ制御部、３４０・・・駆動回路、３５・・・システムコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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