(57)【要約】 【課題】微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現する。【解決手段】半導体基板Ｓの表面層に形成された複数の素子分離絶縁膜ＤＩと、素子分離絶縁膜ＤＩに画定された複数の素子領域ＡＡと、トンネル酸化膜１０を介して半導体基板Ｓ上に形成された電荷蓄積層ＦＧとゲート絶縁膜２０を介して電荷蓄積層ＦＧ上に形成された制御ゲートＣＧとをそれぞれ含む複数のゲート構造と、前記ゲート構造直下の半導体基板Ｓの表面層を間に挟むように素子領域ＡＡに形成された複数の不純物拡散層ＩＤＬと、前記ゲート構造の間を埋め込むように酸化シリコンで形成された絶縁膜６０と、前記ゲート構造の側壁に接するように窒化シリコンで形成された絶縁膜４０と、を備える不揮発性半導体記憶装置において、ゲート絶縁膜４０の底面を、電荷蓄積層ＦＧの高さの少なくとも半分以上半導体基板Ｓの表面から離隔させる。【選択図】図４Ａ
2011071332.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記複数の素子領域を電気的に分離する複数の素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された複数の不純物拡散層と、
前記ゲート構造の間を埋め込むように第１の絶縁材料で形成された第３ゲート絶縁膜と、
前記ゲート構造の側壁に接するように前記第１の絶縁材料とは異なる第２の絶縁材料で形成された第４ゲート絶縁膜と、
を備え、
前記第４ゲート絶縁膜の底面は、前記電荷蓄積層の高さの少なくとも半分以上前記半導体基板の表面から離隔することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の絶縁材料の誘電率は前記第１の絶縁材料の誘電率よりも高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第４ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の膜厚以下であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第４ゲート絶縁膜は、窒化シリコン膜、または窒化シリコン膜を含む多層絶縁膜で構成されることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第４ゲート絶縁膜は、前記制御ゲートの側壁にのみ接するように形成され、
前記第４ゲート絶縁膜、前記第２ゲート絶縁膜および前記電荷蓄積層は、側壁が揃うように自己整合的に形成される、
ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、
前記ゲート構造の間に第１の絶縁材料で形成された第３ゲート絶縁膜と、
前記ゲート構造の側壁と前記ゲート構造間の前記半導体基板とに接するように前記第１の絶縁材料の誘電率よりも低い誘電率を有する第２の絶縁材料で形成された第４ゲート絶縁膜と、
を備える不揮発性半導体記憶装置。  
【請求項７】
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、
前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、
前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、
前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、
前記ゲート構造の間を埋め込むように第１の絶縁材料で形成された第３ゲート絶縁膜と、
前記ゲート構造の側壁に接するように前記第１の絶縁材料とは異なる第２の絶縁材料で形成された第４ゲート絶縁膜と、
前記第３ゲート絶縁膜内に前記第１の絶縁材料とは異なる第３の絶縁材料で形成された第５ゲート絶縁膜と、
を備え、
前記第２および第３の絶縁材料の誘電率は、前記第１の絶縁材料の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、第１のゲート絶縁膜を介して基板上に形成された電荷蓄積層（浮遊ゲート）と、該電荷蓄積層上に第２のゲート絶縁膜を介して形成された制御ゲートと、を備え、データ書込み時に、例えば制御ゲートおよびドレイン領域に正の電圧を印加する一方で基板およびソース領域を接地することにより、電荷蓄積層に電子を注入して制御ゲートの閾値を変化させ、これにより、“０”または“１”の区分を行うものである。大容量・高密度不揮発性半導体メモリの代表として、最も高密度に集積可能な自己整合型ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）メモリ構造のＮＡＮＤ型ＥＥＰＲＯＭがある。
【０００３】
しかしながら、従来の自己整合型ＳＴＩセル構造では、高密度化・大容量化のために素子領域幅や素子分離幅、ゲート幅やゲート間スペースを縮小すると、隣接するゲート間で耐圧が劣化し、寄生容量が増大する（例えば特許文献１参照）他、ｎ型拡散層表面の電荷トラップによるセルチャネル電流劣化等が生じることに起因してメモリセル特性が劣化し、しきい値分布が悪化するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００５／０８１３１８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセルを微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、  前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記複数の素子領域を電気的に分離する複数の素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された複数の不純物拡散層と、  前記ゲート構造の間を埋め込むように第１の絶縁材料で形成された第３ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第１の絶縁材料とは異なる第２の絶縁材料で形成された第４ゲート絶縁膜と、を備え、前記第４ゲート絶縁膜の底面は、前記電荷蓄積層の高さの少なくとも半分以上前記半導体基板の表面から離隔することを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
また、本発明の第２の態様によれば、
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、  前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間に第１の絶縁材料で形成された第３ゲート絶縁膜と、前記ゲート構造の側壁と前記ゲート構造間の前記半導体基板とに接するように前記第１の絶縁材料の誘電率よりも低い誘電率を有する第２の絶縁材料で形成された第４ゲート絶縁膜と、を備える不揮発性半導体記憶装置が提供される。
【０００８】
さらに、本発明の第３の態様によれば、
半導体基板上の第１の方向に延在して設けられる複数の素子領域と、前記半導体基板上で前記第１の方向に交差する第２の方向に延在して設けられ、第１ゲート絶縁膜を介して前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に形成された制御ゲートと、をそれぞれ含む複数のゲート構造と、  前記半導体基板の表面層に選択的に形成された絶縁膜で構成され、前記素子領域を画定するとともに前記素子領域を電気的に分離する素子分離絶縁膜と、前記ゲート構造直下の前記半導体基板の表面層を間に挟むように前記素子領域に形成された不純物拡散層と、前記ゲート構造の間を埋め込むように第１の絶縁材料で形成された第３ゲート絶縁膜と、前記ゲート構造の側壁に接するように前記第１の絶縁材料とは異なる第２の絶縁材料で形成された第４ゲート絶縁膜と、前記第３ゲート絶縁膜内に前記第１の絶縁材料とは異なる第３の絶縁材料で形成された第５ゲート絶縁膜と、を備え、前記第２および第３の絶縁材料の誘電率は、前記第１の絶縁材料の誘電率よりも高いことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、メモリセルを微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】ゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す図。
【図２】ゲート構造に接するゲート間絶縁膜の絶縁材料の膜厚と、書込み時に制御ゲートに印加可能な電圧との関係の一例を示すグラフ。
【図３】本発明の第１の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図。
【図４Ａ】本発明の第１の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図４Ｂ】本発明の第１の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図４Ｃ】本発明の第１の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図４Ｄ】本発明の第１の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図５Ａ】第１の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図５Ｂ】第１の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図５Ｃ】第１の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図５Ｄ】第１の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図６Ａ】第２の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図６Ｂ】第２の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図６Ｃ】第２の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図６Ｄ】第２の比較例による不揮発性半導体記憶装置の一例を示す断面図。
【図７Ａ】本発明の第２の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図７Ｂ】本発明の第２の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図７Ｃ】本発明の第２の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図７Ｄ】本発明の第２の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図８Ａ】本発明の第３の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図８Ｂ】本発明の第３の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図８Ｃ】本発明の第３の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図８Ｄ】本発明の第３の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図９Ａ】本発明の第４の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図９Ｂ】本発明の第４の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図９Ｃ】本発明の第４の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図９Ｄ】本発明の第４の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１０Ａ】本発明の第５の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１０Ｂ】本発明の第５の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１０Ｃ】本発明の第５の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１０Ｄ】本発明の第５の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１１Ａ】本発明の第６の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１１Ｂ】本発明の第６の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１１Ｃ】本発明の第６の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１１Ｄ】本発明の第６の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示断面図。
【図１２】図１１Ａ乃至Ｄに示すメモリ構造でゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態のいくつかについて、図面を参照しながら詳細に説明する。図面において、同一の部分には同一の番号を付し、重複説明は必要な場合に限り行う。
【００１２】
（１）絶縁劣化の抑制方法
図１は、ゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す図である。同図は、自己整合型ＳＴＩメモリ構造のＮＡＮＤ型ＥＥＰＲＯＭの一例のセル構造における電界関係を示す。同図の紙面の左右には平行平板の態様で形成された積層ゲート構造が配置される。電荷蓄積層上にそれぞれ形成された制御ゲートＣＧ間には、例えば２種類の絶縁材料からなる３層構造のゲート間絶縁膜ＩＦ１ａ，ＩＦ２，ＩＦ１ｂが配置されている。図１のセル構造では、例えば紙面右側に書込み電圧（Ｖｐｇｍ）が印加される制御ゲートＣＧが示され、紙面左側に書込み防止用中間電圧（Ｖｐａｓｓ）が印加される制御ゲート直下の電荷蓄積層ＦＧが示されている。制御ゲートＣＧおよびその直下の電荷蓄積層ＦＧに接するゲート間絶縁膜ＩＦ１ａ，ＩＦ１ｂの絶縁材料（「第絶縁材料Ａ」という）は、同一種類であり、その比誘電率をｅｐｓ＿１、膜厚をｄ＿１、印加される電界強度をＥ＿１とする。また、ゲート間絶縁膜ＩＦ１ａ，ＩＦ１ｂの間に挿入されたゲート間絶縁膜ＩＦ２は絶縁材料Ａとは異なる絶縁材料Ｂで形成され、その比誘電率をｅｐｓ＿２、膜厚をｄ＿２、印加される電界強度をＥ＿２とする。
【００１３】
それぞれの絶縁膜中での電界強度Ｅ＿ｉ（ｉ＝１、２）は
［式１］Ｅ＿ｉ  ＝  Ｋ  ＊  Ｖ  ／  ｅｐｓ＿ｉ
と表せる。ここで、
［式２］Ｋ  ＝  １／（  ２  ＊  ｄ＿１  ／  ｅｐｓ＿１  ＋  ｄ＿２  ／  ｅｐｓ＿２  ）
である。
【００１４】
一般的に、比較的厚い絶縁膜を流れる電流は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型やＰｏｏｌｅ−Ｆｒａｎｋｅｌ型で表されるため、絶縁膜に印加される電界を下げることが重要である。言い換えれば電子を放出する部分の電界を緩和すればリーク電流を抑制できると考えられるため、図１に示す構造では、Ｅ＿１  ＜  Ｅ＿２にする必要がある。（式１）からＥ＿１  ＜  Ｅ＿２とする条件としてｅｐｓ＿１  ＞  ｅｐｓ＿２であればよい。なお、隣接するセル間の電位関係は書込みとともに入れ替わるため、実際のメモリセル構造では対称構造となる。
【００１５】
図２は絶縁材料Ａの膜厚と、書込み時に制御ゲートに印加可能な電圧（Ｖｐｇｍ）との関係の一例を示すグラフである。隣接するセル間の距離を１０ｎｍとし、書込み防止用中間電圧Ｖｐａｓｓが印加される制御ゲート直下の電荷蓄積層ＦＧの電位ＶＦＧを４Ｖとした。また、絶縁耐圧を便宜的に１０ＭＶ／ｃｍと仮定している。
【００１６】
ここで、第１層の絶縁膜ＩＦ１ａを、例えば窒化シリコン膜（ｅｐｓ＿１＝７．５、  ｄ＿１＝２ｎｍ）とし、第２層の絶縁膜ＩＦ２を、例えば酸化シリコン膜（ｅｐｓ＿２＝３．９、  ｄ＿２＝６ｎｍ）とした場合、第１層の窒化シリコン膜に印加可能な電圧は最大１９．５Ｖとなる。この設定の下で第１層の窒化シリコン膜の膜厚を減らすと、電界緩和効果で印加可能な電圧が高くなることが判る。誘電率の高い第１層の窒化シリコン膜を厚くすると隣接するセルの電荷蓄積層の間の寄生容量が高くなるため、隣接セル間干渉によるしきい値分布の広がりが悪化して精密なしきい値制御が困難になるという弊害も生じる。そのため、第１層の窒化シリコン膜の膜厚を減らす工夫が必要となる。具体的には、メモリセルの制御ゲートと電荷蓄積層との間のゲート間絶縁膜の膜厚以下にすることが望ましい。
【００１７】
（２）第１の実施の形態
本発明の第１の実施の形態について図３乃至図６Ｄを参照しながら説明する。
【００１８】
図３は、本実施形態の不揮発性半導体記憶装置のメモリ構造を示す略示平面図であり、図４Ａ乃至図４Ｄはその略示断面図である。図３においては、メモリ構造のうち、素子分離絶縁膜ＤＩの領域、素子領域ＡＡ、電荷蓄積層ＦＧおよび制御ゲートＣＧのレイアウトのみを示す。また、図４Ａ乃至４Ｄは、それぞれ図３のＡ−Ａ切断線、Ｂ−Ｂ切断線、Ｃ−Ｃ切断線およびＤ−Ｄ切断線による断面図である。これらの各切断線と断面図との関係は、以下の図５Ａ乃至１１Ｄについても同様である。
【００１９】
まず、図３乃至図４Ｄを参照しながら、本実施形態の不揮発性半導体記憶装置のメモリ構造を説明する。
【００２０】
シリコン基板Ｓの表面の素子分離領域に素子分離用トレンチ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ）ＳＴが形成され、該トレンチＳＴの内部に素子分離用絶縁材料、例えば２酸化シリコン材が埋め込まれて素子分離絶縁膜ＤＩが形成され、素子領域ＡＡが画定されている。このような素子分離絶縁膜ＤＩにより素子分離された素子領域ＡＡの全面に、トンネル電流が流れ得る薄いトンネル絶縁膜１０が形成されている。トンネル絶縁膜１０上の素子領域ＡＡでゲート構造と交差する領域に電荷蓄積層ＦＧが形成されている。電荷蓄積層ＦＧの側端部は素子分離領域の境界と揃っている。素子分離絶縁膜ＤＩの一部は電荷蓄積層ＦＧと接している（図４Ｃ参照）。電荷蓄積層ＦＧの頂面はゲート間絶縁膜２０を介して制御ゲートＣＧと対面しており、これにより、電荷蓄積層ＦＧと制御ゲート間ＣＧ間の容量を高める工夫がなされている。制御ゲートＣＧの頂面には積層ゲートキャップ材３０が形成されている。積層ゲートキャップ材３０、制御ゲートＣＧ、ゲート間絶縁膜２０および電荷蓄積層ＦＧで積層ゲート構造が構成される。制御ゲートＣＧおよび電荷蓄積層ＦＧは各側壁が揃うように自己整合的に垂直加工されている。半導体基板Ｓの表面層には制御ゲートＣＧ直下の表面層を間に挟むようにｎ型不純物拡散層ＩＤＬが形成され、制御ゲートＣＧ直下の表面層をチャネル領域とするソース・ドレイン領域となっている。
【００２１】
図４Ａに示すように、個々の積層ゲート構造を覆うように、窒化シリコン系絶縁膜４０が積層ゲート構造に接して形成されている。これにより、水素や金属元素等の外部からの不純物進入を防ぐことができる。さらに、隣接する制御ゲートＣＧ間および電荷蓄積層ＦＧ間は、窒化シリコン系絶縁膜４０を介して酸化シリコン系絶縁材が埋め込まれて酸化シリコン系絶縁膜６０が形成され、これにより、隣接する制御ゲートＣＧ間および電荷蓄積層ＦＧ間が他の素子から電気的に分離されている。
【００２２】
本実施形態において、図３に示すＹ方向は、例えば第１の方向に対応し、Ｘ方向は例えば第２の方向に対応する。また、トンネル絶縁膜１０は、例えば第１ゲート絶縁膜に対応し、ゲート間絶縁膜２０は、例えば第２ゲート絶縁膜に対応する。さらに、窒化シリコンおよび酸化シリコンは、それぞれ例えば第１および第２の絶縁材料に対応し、窒化シリコン系絶縁膜４０および酸化シリコン系絶縁材６０は、例えばそれぞれ第４ゲート絶縁膜および第３ゲート絶縁膜に対応する。
【００２３】
ここで、本実施形態の特徴点の一つは、窒化シリコン系絶縁膜４０が半導体基板Ｓと接触しておらず、少なくとも電荷蓄積層ＦＧの高さの１／２までは離隔され、その高さまで酸化シリコン系絶縁材６０が埋め込まれている点にある。また、窒化シリコン系絶縁膜４０の膜厚はゲート間絶縁膜２０の膜厚以下となっている。なお、本実施形態において酸化シリコン系絶縁膜６０は積層ゲートＦＧの頂面を覆うように形成されている。
【００２４】
ここで、比較例を参照して本実施形態の半導体記憶装置の効果を説明する。図５Ａ乃至５Ｄに示す半導体記憶装置は、第１の比較例による不揮発性半導体記憶装置の一例を示す。
【００２５】
図５Ａ乃至５Ｄに示す半導体記憶装置において、個々の積層ゲート構造は、間に酸化シリコン系絶縁材が埋め込まれ、これにより各々の積層ゲートが電気的に分離されている。更に積層ゲート構造の上部には窒化シリコン系絶縁膜１４０が形成され、これにより、水素や金属元素等の外部からの不純物進入を防ぐ構造となっている。
【００２６】
しかしながら、図５Ａ乃至５Ｄに示すセル構造は、更なる微細化のために素子領域ＡＡおよび素子領域ＡＡ間の素子分離領域を縮小した場合に以下の問題が生じる。
【００２７】
まず、制御ゲートＣＧ間のスペースを縮小した場合、電荷授受時に制御ゲートＣＧに高電圧（例えば２０Ｖ）を印加すると、隣接する電荷蓄積層ＦＧの電位が４Ｖ程度であるため、選択された制御ゲートＣＧと、これに隣接する電荷蓄積層ＦＧとの間に高電界が印加される。両者の距離は数十ナノメートルとなるので電界は８ＭＶ／ｃｍレベルに達する。制御ゲートＣＧとその直下の電荷蓄積層ＦＧとの間にはゲート間絶縁膜２０があるために高電界印加に対する絶縁劣化は抑制される。しかしながら、隣接する積層ゲート直下の電荷蓄積層ＦＧとの間にはゲート間を絶縁する酸化シリコン系絶縁膜のみのため絶縁劣化に対して非常に弱く、制御ゲートに高電圧を印加できなくなる問題が生じる危険がある。
【００２８】
また、昨今の大容量不揮発性メモリでは、一つのメモリセルに８値情報や１６値情報を持たせることによりｂｉｔ単位の実効データ量を増大させる超多値技術も使用されている。この場合、各データはメモリセルのしきい値電圧をその情報量分だけ別々に持たせる必要がある。このため、超多値化するほど制御ゲートＣＧには更に高い電圧（例えば２４Ｖ）を印加して、高いしきい値電圧にまでセル書込みを行う必要が生じる。しかしながら、図５Ａ乃至５Ｄに示すセル構造では、隣接する積層ゲート直下の電荷蓄積層ＦＧの間に形成されているのは制御ゲートＣＧ間を絶縁する酸化シリコン系絶縁膜１４０のみであるため、絶縁劣化が生じて、高電圧が印加できなくなるおそれがあるという問題がある。
【００２９】
これに対して、上述した第１の実施の形態によるセル構造では、積層ゲート構造に接する部分には酸化シリコン系絶縁材の誘電率よりも高い誘電率を有する窒化シリコンで形成された窒化シリコン系絶縁膜４０が存在するので、制御ゲートＣＧに高電圧（例えば２０Ｖ）を印加した際には窒化シリコン系絶縁膜４０内の電界緩和効果により、隣接する制御ゲートＣＧ直下の電荷蓄積層ＦＧとの間で絶縁破壊を起こさない構造となっている。
【００３０】
図６Ａ乃至図６Ｄは、第２の比較例による不揮発性半導体記憶装置の一例を示す。個々の積層ゲート構造の側面のみならず、これらの積層ゲート構造間の基板表面に接してこれらを覆うように窒化シリコン系絶縁膜１５０が形成され、これにより、水素や金属元素等の外部からの不純物進入を防いでいる。さらに、窒化シリコン系絶縁膜１５０を介して、隣接する制御ゲートＣＧ間および電荷蓄積層ＦＧ間が酸化シリコン絶縁材で埋め込まれて素子分離されている。
【００３１】
本例のセル構造の特徴は、積層ゲートの側壁に、電子を捕獲し易い窒化シリコン系絶縁膜１５０が挿入されているため、選択された制御ゲートＣＧと、これに隣接する制御ゲートＣＧ直下の電荷蓄積層ＦＧとの間に高電圧が印加され、酸化シリコン系絶縁膜６０が絶縁劣化してリーク電流が生じても窒化シリコン系絶縁膜１５０がそれを抑制するため、高電圧を印加することができる点にある。
【００３２】
しかしながら、本例のセル構造では、電荷蓄積層ＦＧ間のスペース部の半導体基板直上に、電子を捕獲し易い窒化シリコン系絶縁膜１５０が接触している。このため、電荷蓄積層ＦＧと半導体基板Ｓとの間で電荷授受が繰り返されると、積層ゲート端のｎ型不純物拡散層ＩＤＬ上で一部の電荷が窒化シリコン系絶縁膜１５０の界面または膜中トラップ準位に捕獲され、これによりｎ型不純物拡散層ＩＤＬ表面の電子密度が著しく低下し、結果的にセルチャネル電流を大幅に劣化させるという問題が生じる危険がある。また、メモリ高密度化、大容量化のためゲート幅およびゲートスペースを縮小した場合、隣接する電荷蓄積層ＦＧ間に比誘電率の高い窒化シリコン系絶縁膜１５０があるために、隣接する電荷蓄積層ＦＧ間で形成される寄生容量が無視出来なくなり、隣接セル間で干渉して精密なしきい値制御ができなくなるおそれがある。
【００３３】
これに対して、上述した第１の実施の形態によるセル構造において、窒化シリコン系絶縁膜４０は電荷蓄積層ＦＧ間のスペース部の半導体基板の直上に存在するが、半導体基板Ｓと接触することなく十分に離隔している。このため、電荷蓄積層ＦＧと半導体基板Ｓとの間で電荷授受を繰り返しても積層ゲート端のｎ型不純物拡散層ＩＤＬ上で電荷が窒化シリコン系絶縁膜４０の界面または膜中トラップ準位に捕獲されるという事態は発生しない。従って、ｎ型不純物拡散層ＩＤＬ表面の電子密度が低下してセルチャネル電流が劣化するという問題は生じない。また、窒化シリコン系絶縁膜４０は電荷蓄積層ＦＧの高さの半分にまでしか埋まっておらず、その厚さもゲート間絶縁膜２０の膜厚以下と非常に薄いため、隣接する電荷蓄積層ＦＧ間の寄生容量も非常に小さくすることが可能である。この結果、隣接セル間干渉によるしきい値分布の広がりを十分に抑制できて精密なしきい値制御が可能となる。
【００３４】
（３）第２の実施の形態
図７Ａ乃至図７Ｄは、本発明の第２の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態は、前述した第１の実施の形態における窒化シリコン系絶縁膜の配置を変更してセル構造を変形したものである。より具体的には、図４Ａ乃至図４Ｄとの対比により明らかなように、窒化シリコン系絶縁膜４２の形状が、第１の実施の形態における窒化シリコン系絶縁膜４０のうちの制御ゲートＣＧの上部を除去して制御ゲートＣＧの頂面を露出させたものに該当する。このような形状は、窒化シリコン系絶縁膜を成膜した後に制御ゲート上部を平坦化プロセス、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により平坦化すれば実現できる。本実施形態のその他のメモリ構造は上述した第１の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜４２は、例えば第４ゲート絶縁膜に対応する。
【００３５】
本実施形態のメモリ構造は、例えば制御ゲートＣＧの頂面にサリサイド材を形成する場合に好適である。
【００３６】
（４）第３の実施の形態
図８Ａ乃至図８Ｄは、本発明の第３の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、制御ゲートＣＧの表面にのみ窒化シリコン系絶縁膜４４が形成されている点にある。このような形状は、制御ゲートＣＧの材料が例えば多結晶シリコンである場合は選択成長技術や熱窒化技術等により実現可能である。本実施形態のその他のメモリ構造は上述した第１の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜４４は、例えば第４ゲート絶縁膜に対応する。
【００３７】
制御ゲートＣＧの材料を問わず、窒化シリコン系絶縁膜の配置をこのように変形することにより、上述した第１の実施の形態と同様の効果を得ることができる。
【００３８】
（５）第４の実施の形態
図９Ａ乃至図９Ｄは、本発明の第４の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の第１の特徴は、窒化シリコン系絶縁膜４６が制御ゲートＣＧの側壁にのみ形成されており、電荷蓄積層ＦＧ間に窒化シリコン系絶縁材料が埋め込まれてはいない点にある。従って、個々の積層ゲート構造は酸化シリコン系絶縁材料で埋め込まれている。さらに、本実施形態の第２の特徴点は、制御ゲートＣＧ直下の電荷蓄積層ＦＧの側壁が窒化シリコン系絶縁膜４６の側壁と揃うように電荷蓄積層ＦＧが自己整合的に垂直加工されている点にある。これらの２点と、窒化シリコン系絶縁膜４６の膜厚に応じた分だけ積層ゲートキャップ材３０および制御ゲートＣＧが細くなっている点とを除けば、本実施形態のその他のメモリ構造は前述した第３の実施の形態と実質的に同一である。本実施形態において窒化シリコン系絶縁膜４６は、例えば第４ゲート絶縁膜に対応する。
【００３９】
このような本実施形態の構造によれば、制御ゲートＣＧの側壁に窒化シリコン系絶縁膜４６が存在するので、第１の実施の形態と同様の効果を得ることが可能であることに加え、以下に詳述する他の優れた効果をも奏することができる。
【００４０】
即ち、一般的に、素子領域を縮小するとメモリセル自体のゲート容量が小さくなる一方で、素子間のスペースが縮小するために隣接する電荷蓄積層ＦＧ間の寄生容量が高まる。その結果、隣接するセル相互間の干渉が増大し、しきい値制御が非常に困難になる。これにより、データ書込み後のしきい値分布が広がるので、４値、８値、１６値等の記憶ｂｉｔの多値化および超多値化を阻むという問題が生じる。この問題を解決するためにはゲート容量を増大させる必要があり、そのために電荷蓄積層ＦＧを厚く形成し、電荷蓄積層ＦＧの側壁の高さを増やして電荷蓄積層ＦＧと制御ゲートＣＧ間のゲート容量を増やすことが重要になる。しかしながら、電荷蓄積層ＦＧを厚くすると、ゲート幅およびゲートスペース縮小の際に、積層ゲート構造の加工マージンが著しく低下してしまう。このため、一般的には素子分離絶縁膜ＤＩの高さを低くして、電荷蓄積層ＦＧと制御ゲートＣＧ間の対向面積を広げることが得策と言える。しかし、素子分離絶縁膜ＤＩの高さを低くすると、素子分離絶縁膜ＤＩ上の制御ゲートＣＧと、その側端の素子領域とが近づくため、電荷授受時に制御ゲートＣＧに高電圧（例えば２０Ｖ）が印加された場合に、両者の間に高電界が印加される。両者の距離は数十ナノメートルとなるので電界は１０ＭＶ／ｃｍレベルに達する。制御ゲートＣＧ直下の素子分離領域端では制御ゲートＣＧと素子領域間にはゲート間絶縁膜２０があるために高電界印加に対する絶縁劣化や界面での電荷捕獲は抑制される。この一方で、一般的なメモリセル構造の制御ゲートの脇において、素子領域上に形成されているのはゲート間を絶縁する酸化シリコン系絶縁膜のみであるため、絶縁劣化や電荷捕獲に対して非常に弱く、電荷授受を繰り返すとセル特性が劣化するおそれがあった。
【００４１】
これに対して、本実施形態によるメモリセル構造によれば、制御ゲートＣＧの側壁に形成した窒化シリコン系絶縁膜４６が制御ゲートＣＧと素子領域ＡＡ間の絶縁劣化を抑制するため、上記の問題を抑制することが可能になる。図９Ａ乃至図９Ｄに示すメモリ構造は、垂直ゲート加工手順を一部変更することでも形成可能である。例えば、制御ゲートＣＧおよびゲート間絶縁膜２０を垂直加工した後に、ゲート間絶縁膜２０の膜厚以下の窒化シリコン系絶縁膜を形成し、ドライエッチング（Ｄｒｙ  Ｅｔｃｈｉｎｇ）技術にて窒化シリコン系絶縁膜を制御ゲートＣＧの頂面から除去し、制御ゲートＣＧの側壁にのみ窒化シリコン系絶縁膜４６を形成する。その後に、窒化シリコン材との間で高い選択比を有するガスを用いて、直下の電荷蓄積層ＦＧ、例えば多結晶シリコン材を垂直加工することにより、所望の積層ゲート構造を形成することができる。
【００４２】
（６）第５の実施の形態
図１０Ａ乃至図１０Ｄは、本発明の第５の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、窒化シリコン系絶縁膜４８を、制御ゲートＣＧに接するのではなく、隣接する制御ゲートＣＧ間のスペースの中央近くに配置した点にある。このような本構造は、例えば積層ゲートを先ず酸化シリコン系絶縁材料で埋めて酸化シリコン系絶縁膜６０とし、その隙間に窒化シリコン系絶縁材料を埋め込むことにより実現可能である。なお、図１０Ａ乃至図１０Ｄに示す構造においても、前述した第２の実施の形態と同様に、平坦化プロセスで窒化シリコン系絶縁膜を制御ゲートＣＧの上部から除去することが可能である。本実施形態において、窒化シリコンおよび酸化シリコンは、それぞれ例えば第１および第２の絶縁材料に対応し、窒化シリコン系絶縁膜４８および酸化シリコン系絶縁材６０は、例えばそれぞれ第３ゲート絶縁膜および第４ゲート絶縁膜に対応する。
【００４３】
本実施形態では、窒化シリコン系絶縁膜４８をゲート構造側ではなく、ゲート間スペースの中間部に挿入しているため、上述した実施の形態による電界緩和効果は期待できない。他方で、窒化シリコン系絶縁膜は膜中に電子を捕獲し易い特徴をも有するため、制御ゲートＣＧから注入されたリーク電流を緩和して絶縁劣化を抑制するという効果が期待できる。なお、図１を参照しながら前述した、ゲート間電界を緩和して絶縁劣化を抑制する方法と、本実施形態の方法とのどちらが有効かどうかは、積層ゲート構造や絶縁膜種等により決まるため、両者の効果を一概に比較することはできない点に留意されたい。
【００４４】
（７）第６の実施の形態
図１１Ａ乃至図１１Ｄは、本発明の第６の実施の形態による不揮発性半導体記憶装置のメモリ構造を示す略示平面図である。本実施形態の特徴は、第１乃至第４の実施の形態による電界緩和効果と、前述した第５の実施の形態による電子捕獲効果との両方を同時に得られる点にある。図１１Ａ中の切断線Ｆ−Ｆに着目すると、本実施形態のメモリ構造は、５層からなるゲート間絶縁膜構造となっておりことが分かる。より具体的には、隣接する制御ゲートＣＧにそれぞれ接する窒化シリコン系絶縁膜４０と、制御ゲートＣＧ間の中間部に窒化シリコン系絶縁材４８とを配置し、さらにこれらの間に、酸化シリコン系絶縁膜６０を挿入している。これにより、ゲート構造側の電界緩和効果とゲート間中間部のリーク電流緩和効果の両方を同時に得ることが期待できる。本実施形態において、窒化シリコンは、例えば第１および第３の絶縁材料に対応し、酸化シリコンは、例えば第２の絶縁材料に対応する。また、酸化シリコン系絶縁材６０は、例えば第３ゲート絶縁膜に対応し、窒化シリコン系絶縁膜４０および４８は、例えばそれぞれ第４ゲート絶縁膜および第５ゲート絶縁膜に対応する。
【００４５】
図１２は、図１１Ａ乃至図１１Ｄ示したメモリ構造でゲート間電界を緩和して絶縁劣化を抑制する解決方法を模式的に示す。より具体的には、紙面の右側と左側には互いに隣接する積層ゲート構造が配置されており、ゲート間に、例えば３種類の絶縁材料からなる５層構造のゲート間絶縁膜が配置されている構造における、各々の膜中の電界関係を、隣接する制御ゲートＣＧが平行平板であるという仮定の下に示したものである。図１２においては、紙面右側に書込み電圧（Ｖｐｇｍ）が印加される制御ゲートＣＧが示され、紙面左側に書込み防止用中間電圧（Ｖｐａｓｓ）が印加される制御ゲートＣＧ直下の電荷蓄積層ＦＧが示されている。制御ゲートＣＧおよび電荷蓄積層ＦＧに接するゲート間絶縁膜ＩＦ１ａ，ＩＦ１ｂの絶縁材料Ａは同一種類であり、その比誘電率をｅｐｓ＿１、膜厚をｄ＿１、印加される各電界強度をそれぞれＥ＿５、Ｅ＿１とする。また、ゲート間絶縁膜ＩＦ１ａ，ＩＦ１の間に絶縁材料Ｂでなるゲート間絶縁膜ＩＦ２ａ，ＩＦ２ｂが挿入されており、その比誘電率をｅｐｓ＿２とし、膜厚をｄ＿２、印加される各電界強度をそれぞれＥ＿４、Ｅ＿２とする。更に、ゲート間絶縁膜ＩＦ２ａ，ＩＦ２ｂの間に絶縁材料Ｃでなるゲート間絶縁膜ＩＦ３が挿入されており、その比誘電率をｅｐｓ＿３、膜厚をｄ＿３、印加される電界強度をＥ＿３とする。真空の誘電率をｅｐｓ＿０とする。ゲート間絶縁膜ＩＦ３中にはｘの位置に体積密度rの負電荷が捕獲されているものとする。
【００４６】
それぞれの膜中での電界強度Ｅ＿ｉ（ｉ＝１、５）は
［式３］Ｅ＿１  ＝  s  ／  ｅｐｓ＿１
［式４］Ｅ＿２  ＝  s  ／  ｅｐｓ＿２
［式５］Ｅ＿３  ＝  s  ／  ｅｐｓ＿３ ＋ （  （ρ  ／  ｅｐｓ＿０）  ／  （ρ  ／  ｅｐｓ＿３）  （  ｘ  −  ｄ＿１  −  ｄ＿２  ）
［式６］Ｅ＿４  ＝  （  s  ＋  （ρ  ／  ｅｐｓ＿０）  ＊  ｄ＿３  ）  ／  ｅｐｓ＿２
［式７］Ｅ＿５  ＝  （  s  ＋  （ρ  ／  ｅｐｓ＿０）  ＊  ｄ＿３  ）  ／  ｅｐｓ＿１
と表せる。ここで、
［式８］s  ＝  Ｋ  ＊  ［  Ｖ  −  （  r  ／  ｅｐｓ＿０）  ＊  ｄ＿３  ＊  （  ０．５  ＊  ｄ＿３  ／  ｅｐｓ＿３  ＋  ｄ＿２  ／  ｅｐｓ＿２  ＋  ｄ＿１  ／  ｅｐｓ＿１  ）］
［式９］Ｋ  ＝  １  ／  （  ２  ＊  ｄ＿１／ｅｐｓ＿１  ＋  ２  ＊  ｄ＿２／ｅｐｓ＿２  ＋  ｄ＿３／ｅｐｓ＿３  ）
である。ゲート間絶縁膜ＩＦ３に負電荷が捕獲されると、ゲート間絶縁膜ＩＦ３と書込み防止用中間電圧Ｖｐａｓｓが印加される制御ゲートＣＧ直下の電荷蓄積層ＦＧとの間の電界を緩和することができる。隣接するゲート構造間にリーク電流が流れた場合でも、リーク電流の電子がゲート間絶縁膜ＩＦ３に捕獲されて電界がより緩和されるので、結果的にリーク電流を抑制する負帰還がかかり、これにより絶縁劣化を抑制することが可能となる。ここで、第１層のゲート間絶縁膜ＩＦ１ａ，ＩＦ１ｂを、例えば窒化シリコン膜（ｅｐｓ＿１＝７．５、  ｄ＿１＝２ｎｍ）とし、第２層のゲート間絶縁膜ＩＦ２ａ，ＩＦ２ｂを、例えば酸化シリコン膜（ｅｐｓ＿２＝３．９、  ｄ＿２＝２ｎｍ）とし、第３層のゲート間絶縁膜ＩＦ３を、例えば窒化シリコン膜（ｅｐｓ＿３＝７．５、  ｄ＿１＝２ｎｍ）とし、書込み防止用中間電圧Ｖｐａｓｓが印加される制御ゲートＣＧ直下の電荷蓄積層ＦＧの電位ＶＦＧを４Ｖ、絶縁耐圧を便宜的に１０ＭＶ／ｃｍと仮定すると、隣接するゲート構造間に印加可能な電圧は最大１７．７Ｖとなるが、第３層に負電荷を１×１０２０ｃｍ−３配置すると、印加可能な電圧は２０．０Ｖに向上する。
【００４７】
（８）その他
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限るものでは決して無く、その技術的範囲内で種々変形して適用できることは勿論である。例えば、上述した実施の形態では、ゲート構造に接するように形成された第４ゲート絶縁膜として、窒化シリコン膜４０，４２，４４，４６の単層のみの場合を取り上げたが、これに限ることなく、窒化シリコン膜以外の絶縁膜をも含む多層絶縁膜で第４ゲート絶縁膜を構成してもよい。
【符号の説明】
【００４８】
１０：トンネル酸化膜（第１ゲート絶縁膜）
２０：ゲート間絶縁膜（第２ゲート絶縁膜）
４０，４２，４４，４６：第４ゲート絶縁膜
４８：第５ゲート絶縁膜
６０：第３ゲート絶縁膜
ＡＡ：素子領域
ＣＧ：制御ゲート
ＤＩ：素子分離絶縁膜
ＦＧ：電荷蓄積層
ＩＤＬ：ｎ型不純物拡散層
Ｓ：半導体基板
【図１】
2011071332.tif 000003
【図２】
2011071332.tif 000004
【図３】
2011071332.tif 000005
【図４Ａ】
2011071332.tif 000006
【図４Ｂ】
2011071332.tif 000007
【図４Ｃ】
2011071332.tif 000008
【図４Ｄ】
2011071332.tif 000009
【図５Ａ】
2011071332.tif 000010
【図５Ｂ】
2011071332.tif 000011
【図５Ｃ】
2011071332.tif 000012
【図５Ｄ】
2011071332.tif 000013
【図６Ａ】
2011071332.tif 000014
【図６Ｂ】
2011071332.tif 000015
【図６Ｃ】
2011071332.tif 000016
【図６Ｄ】
2011071332.tif 000017
【図７Ａ】
2011071332.tif 000018
【図７Ｂ】
2011071332.tif 000019
【図７Ｃ】
2011071332.tif 000020
【図７Ｄ】
2011071332.tif 000021
【図８Ａ】
2011071332.tif 000022
【図８Ｂ】
2011071332.tif 000023
【図８Ｃ】
2011071332.tif 000024
【図８Ｄ】
2011071332.tif 000025
【図９Ａ】
2011071332.tif 000026
【図９Ｂ】
2011071332.tif 000027
【図９Ｃ】
2011071332.tif 000028
【図９Ｄ】
2011071332.tif 000029
【図１０Ａ】
2011071332.tif 000030
【図１０Ｂ】
2011071332.tif 000031
【図１０Ｃ】
2011071332.tif 000032
【図１０Ｄ】
2011071332.tif 000033
【図１１Ａ】
2011071332.tif 000034
【図１１Ｂ】
2011071332.tif 000035
【図１１Ｃ】
2011071332.tif 000036
【図１１Ｄ】
2011071332.tif 000037
【図１２】
2011071332.tif 000038