(57)【要約】【課題】回路規模および消費電力を削減すること。【解決手段】クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。位相比較器３０５の出力はループフィルタ３０６を介してタイミング生成部３０４に供給され、複数の再サンプリングタイミングの情報Ｐｖｃｏはデータ補正部３０３に供給される。検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックデータリカバリー回路は、クロック発生器と、アナログ／デジタル変換器と、検出回路と、データ補正部と、タイミング生成部と、位相比較器と、ループフィルタとを具備して、
前記クロック発生器から生成されるサンプリングクロックに応答して、前記アナログ／デジタル変換器はアナログ入力信号のデジタル出力信号へのＡ／Ｄ変換を実行可能であり、
前記アナログ／デジタル変換器の出力端子から順次生成される複数のデジタル出力信号は前記データ補正部の入力端子に供給され、前記データ補正部の出力端子に順次生成される複数の補正デジタル信号は前記位相比較器の入力端子に供給され、
前記位相比較器の出力信号は前記ループフィルタを介して前記タイミング生成部に供給され、前記タイミング生成部から生成される複数の再サンプリングタイミングの情報は前記データ補正部に供給され、
前記検出回路は、前記アナログ入力信号のチャンネル周期と前記サンプリングクロックのサンプリング周期との比のサンプリング誤差情報を生成可能であり、
前記タイミング生成部は、前記サンプリング周期と前記サンプリング誤差情報に応答して、前記アナログ／デジタル変換器による複数のＡ／Ｄ変換タイミングから前記サンプリング誤差情報によって調整された複数の遅延時間の分それぞれ遅延された前記複数の再サンプリングタイミングを生成可能であり、
前記データ補正部は、前記アナログ／デジタル変換器の前記出力端子から順次生成される前記複数のデジタル出力信号から前記複数の遅延時間に対応して調整された複数の補正率でそれぞれ補正された前記複数の補正デジタル信号を前記複数の再サンプリングタイミングで順次生成可能であることを特徴とするクロックデータリカバリー回路。
【請求項２】
前記アナログ入力信号は、正振幅と、負振幅と、前記正振幅および前記負振幅との間のクロス点とを含み、
前記複数の再サンプリングタイミングの間で前記クロス点の直前と直後とにそれぞれ位置する第１の再サンプリングタイミングと第２の再サンプリングタイミングとの略中間に前記クロス点が位置するように、前記位相比較器と前記ループフィルタとは前記タイミング生成部を制御することを特徴とする請求項１に記載のクロックデータリカバリー回路。
【請求項３】
立ち上がりから次の立ち上がりまでの時間が所定の値に設定された前記アナログ入力信号が初期化動作の間に前記検出回路に供給されることによって、前記検出回路は前記サンプリングクロックの前記サンプリング周期で前記時間を複数回時間計測して、当該複数回の測定結果の平均値から前記サンプリング誤差情報を生成することを特徴とする請求項２に記載のクロックデータリカバリー回路。
【請求項４】
前記タイミング生成部によって調整される前記複数の遅延時間は、時間経過に従って順次に大きな遅延時間に設定され、
前記データ補正部での前記複数の補正デジタル信号の生成に使用される前記複数の補正率は、時間経過に従って順次に大きな補正率に設定されることを特徴とする請求項３に記載のクロックデータリカバリー回路。
【請求項５】
前記データ補正部の出力端子には、ビタビ復号器の入力端子が接続され、
前記ビタビ復号器の前記入力端子には、前記データ補正部の前記出力端子から順次生成される前記複数の補正デジタル信号が供給されることを特徴とする請求項４に記載のクロックデータリカバリー回路。
【請求項６】
前記データ補正部の前記出力端子と前記ビタビ復号器の前記入力端子との間に波形等化回路が接続され、前記ビタビ復号器の出力端子には復調回路の入力端子が接続され、前記復調回路の出力端子にはエラー訂正回路の入力端子が接続されことを特徴とする請求項５に記載のクロックデータリカバリー回路。
【請求項７】
前記クロックデータリカバリー回路は、ディスク記録再生装置に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記ディスク記録再生装置によって駆動される記録ディスクから再生された前記アナログ入力信号に含まれたデータ成分とクロック成分とを再生することを特徴とする請求項６に記載のクロックデータリカバリー回路。
【請求項８】
前記クロックデータリカバリー回路は、半導体メモリを内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記半導体メモリに外部から供給されるシリアルデータに含まれたクロック成分とコマンド、アドレス、データとを再生することを特徴とする請求項６に記載のクロックデータリカバリー回路。
【請求項９】
前記クロックデータリカバリー回路は、データ処理機能ブロックを内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記データ処理機能ブロックに外部から供給されるシリアルデータに含まれたクロック成分とコマンド、データとを再生することを特徴とする請求項６に記載のクロックデータリカバリー回路。
【請求項１０】
前記クロックデータリカバリー回路は、受信器と送信器とを含む送受信機を内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記受信器に外部から供給される受信信号に含まれたクロック成分とデータとを再生することを特徴とする請求項６に記載のクロックデータリカバリー回路。
【請求項１１】
クロック発生器と、アナログ／デジタル変換器と、検出回路と、データ補正部と、タイミング生成部と、位相比較器と、ループフィルタとを具備するクロックデータリカバリー回路の動作方法であって、
前記クロック発生器から生成されるサンプリングクロックに応答して、前記アナログ／デジタル変換器はアナログ入力信号のデジタル出力信号へのＡ／Ｄ変換を実行可能であり、
前記アナログ／デジタル変換器の出力端子から順次生成される複数のデジタル出力信号は前記データ補正部の入力端子に供給され、前記データ補正部の出力端子に順次生成される複数の補正デジタル信号は前記位相比較器の入力端子に供給され、
前記位相比較器の出力信号は前記ループフィルタを介して前記タイミング生成部に供給され、前記タイミング生成部から生成される複数の再サンプリングタイミングの情報は前記データ補正部に供給され、
前記動作方法は、
前記検出回路によって、前記アナログ入力信号のチャンネル周期と前記サンプリングクロックのサンプリング周期との比のサンプリング誤差情報を生成するステップ、
前記タイミング生成部によって、前記サンプリング周期と前記サンプリング誤差情報に応答して、前記アナログ／デジタル変換器による複数のＡ／Ｄ変換タイミングから前記サンプリング誤差情報によって調整された複数の遅延時間の分それぞれ遅延された前記複数の再サンプリングタイミングを生成するステップ、
前記データ補正部によって、前記アナログ／デジタル変換器の前記出力端子から順次生成される前記複数のデジタル出力信号から前記複数の遅延時間に対応して調整された複数の補正率でそれぞれ補正された前記複数の補正デジタル信号を前記複数の再サンプリングタイミングで順次生成するステップとを、含むことを特徴とするクロックデータリカバリー回路の動作方法。
【請求項１２】
前記アナログ入力信号は、正振幅と、負振幅と、前記正振幅および前記負振幅との間のクロス点とを含み、
前記複数の再サンプリングタイミングの間で前記クロス点の直前と直後とにそれぞれ位置する第１の再サンプリングタイミングと第２の再サンプリングタイミングとの略中間に前記クロス点が位置するように、前記位相比較器と前記ループフィルタとは前記タイミング生成部を制御することを特徴とする請求項１１に記載のクロックデータリカバリー回路の動作方法。
【請求項１３】
立ち上がりから次の立ち上がりまでの時間が所定の値に設定された前記アナログ入力信号が初期化動作の間に前記検出回路に供給されることによって、前記検出回路は前記サンプリングクロックの前記サンプリング周期で前記時間を複数回時間計測して、当該複数回の測定結果の平均値から前記サンプリング誤差情報を生成することを特徴とする請求項１２に記載のクロックデータリカバリー回路の動作方法。
【請求項１４】
前記タイミング生成部によって調整される前記複数の遅延時間は、時間経過に従って順次に大きな遅延時間に設定され、
前記データ補正部での前記複数の補正デジタル信号の生成に使用される前記複数の補正率は、時間経過に従って順次に大きな補正率に設定されることを特徴とする請求項１３に記載のクロックデータリカバリー回路の動作方法。
【請求項１５】
前記データ補正部の出力端子には、ビタビ復号器の入力端子が接続され、
前記ビタビ復号器の前記入力端子には、前記データ補正部の前記出力端子から順次生成される前記複数の補正デジタル信号が供給されることを特徴とする請求項１４に記載のクロックデータリカバリー回路。
【請求項１６】
前記データ補正部の前記出力端子と前記ビタビ復号器の前記入力端子との間に波形等化回路が接続され、前記ビタビ復号器の出力端子には復調回路の入力端子が接続され、前記復調回路の出力端子にはエラー訂正回路の入力端子が接続されことを特徴とする請求項１５に記載のクロックデータリカバリー回路の動作方法。
【請求項１７】
前記クロックデータリカバリー回路は、ディスク記録再生装置に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記ディスク記録再生装置によって駆動される記録ディスクから再生された前記アナログ入力信号に含まれたデータ成分とクロック成分とを再生することを特徴とする請求項１６に記載のクロックデータリカバリー回路の動作方法。
【請求項１８】
前記クロックデータリカバリー回路は、半導体メモリを内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記半導体メモリに外部から供給されるシリアルデータに含まれたクロック成分とコマンド、アドレス、データとを再生することを特徴とする請求項１６に記載のクロックデータリカバリー回路の動作方法。
【請求項１９】
前記クロックデータリカバリー回路は、データ処理機能ブロックを内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記データ処理機能ブロックに外部から供給されるシリアルデータに含まれたクロック成分とコマンド、データとを再生することを特徴とする請求項１６に記載のクロックデータリカバリー回路の動作方法。
【請求項２０】
前記クロックデータリカバリー回路は、受信器と送信器とを含む送受信機を内蔵する半導体集積回路に内蔵されたものであり、
前記クロックデータリカバリー回路は、前記半導体集積回路の前記受信器に外部から供給される受信信号に含まれたクロック成分とデータとを再生することを特徴とする請求項１６に記載のクロックデータリカバリー回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に含まれたクロックとデータとを再生するクロックデータリカバリー回路に関し、特に回路規模および消費電力を削減するのに有効な技術に関するものである。
【背景技術】
【０００２】
ＣＤ(Compact Disk)、ＤＶＤ(Digital Versatile Disk)、ＢＤ(Blu-Ray Disk)等の光ディスクの記録信号を再生する装置では、光ピックアップから放射されるレーザ光を光ディスクの記録面に照射して、その反射光を光ピックアップによって検出して、アナログ再生信号(以下、ＲＦ信号と言う)が生成される。ＲＦ信号に各ディスクの仕様で決定されたデジタル信号処理が実行され、再生データの生成が可能である。
【０００３】
一方、ＢＤ等では高密度記録が実現され、ＲＦ信号が微弱となっている。このために、ＲＦ信号を正確に検出するには、ＲＦアナログ入力信号に含まれたクロックとデータとを再生するクロックデータリカバリー回路(Clock and Data Recovery Circuit)が必要となる。一般的なクロックデータリカバリー回路は、Ａ／Ｄ変換器、デジタル位相比較器、デジタルループフィルタ、Ｄ／Ａ変換器、電圧制御発振器(ＶＣＯ)によって構成される。
【０００４】
光ピックアップによって検出されたＲＦ信号はアナログフロントエンド(ＡＦＥ)を介してＡ／Ｄ変換器の入力端子に供給されて、Ａ／Ｄ変換器の出力端子からデジタル信号が生成される。デジタル信号がデジタル位相比較器とデジタルループフィルタとＤ／Ａ変換器とを介して電圧制御発振器(ＶＣＯ)の制御入力端子に伝達されることによって、電圧制御発振器(ＶＣＯ)の出力端子からＡ／Ｄ変換器のサンプリング制御端子に供給される正確なタイミングのクロック信号が生成されることが可能となる。従って、Ａ／Ｄ変換器の出力端子からは正確なデータ信号が生成され、このデータ信号はビタビ(Viterbi)復号器によって復号されることが可能である。
【０００５】
しかしながら、このようなクロックデータリカバリー回路ではＡ／Ｄ変換器とデジタル位相比較器とデジタルループフィルタとＤ／Ａ変換器と電圧制御発振器(ＶＣＯ)とで、ＰＬＬ(Phase Locked Loop)回路を構成している。このＰＬＬ回路では、Ｄ／Ａ変換器と電圧制御発振器(ＶＣＯ)とは、アナログ回路となっている。一方、光ディスクの再生速度を高速化させるにはＰＬＬ特性の安定性の確保が必要となるが、アナログ回路の特性ばらつきがその阻害要因となっている。
【０００６】
またＰＬＬ回路のアナログ回路は、アナログ・デジタル混載ＬＳＩに内蔵されるが、ＬＳＩ製造プロセスの微細化(高集積化)の進歩に伴ってデジタル回路の集積密度向上は期待できるが、アナログ回路の集積密度向上は期待できない。この問題を解決するために下記非特許文献１には、Ａ／Ｄ変換器のサンプリング端子に供給されるクロック信号としてＲＦ信号の周波数および位相と非同期の非同期クロックを使用することが記載されている。非同期クロックはＡ／Ｄ変換器のサンプリング端子とタイミングデコーダとリファレンスレベル生成器とビタビ(Viterbi)検出器に供給され、Ａ／Ｄ変換器の出力から生成される非同期サンプリングデータ信号はタイミングデコーダとビタビ検出器に供給され、タイミングデコーダから生成される擬似同期クロックと位相信号とはビタビ検出器とリファレンスレベル生成器にそれぞれ供給される。
【０００７】
非同期クロックは、周波数シンセサイザから生成される固定周波数を持つオーバーサンプリングクロックである。タイミングデコーダは周期レート計算器と位相制御器と同期パターンインターバル・チェッカーとＮＣＯコントローラと数値制御発振器(ＮＣＯ：Number Controlled Oscillator)とによって構成され、ビタビ検出器は複数のブランチメトリックと加算・比較・選択ブロックとサバイバーパス管理ユニットとによって構成されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ａｋｉｒａ  Ｙａｍａｍｏｔｏ  ｅｔ  ａｌ，  “Ｒｏｂｕｓｔ  Ｒｅａｄ  Ｃｈａｎｎｅｌ  Ｓｙｓｔｅｍ  Ｄｉｒｅｃｔｌｙ  Ｐｒｏｃｅｓｓｉｎｇ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｓａｍｐｌｉｎｇ  Ｄａｔａ”，  Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｖｏｌ．４５，  Ｎｏ．２Ｂ，  ２００６，  ＰＰ．１０５４−１０５７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、微細化半導体プロセスを利用して低コスト化が可能な光・ディスク・ドライブＬＳＩの開発に従事した。
【００１０】
このＬＳＩの開発においては、集積密度向上を阻害するアナログ回路の削減が課題とされた。この課題の解決のために、上記非特許文献１に記載された非同期クロックから擬似同期クロックの生成技術が本発明に先立って本発明者等によって検討された。
【００１１】
本発明者等による本発明に先立った検討によって、上記非特許文献１に記載された方法は誤差を低減して演算精度を向上するにはタイミングデコーダとリファレンスレベル生成器の回路規模が増大して消費電力も増大すると言う問題を有することが明らかとされた。また更に、光ディスク記録再生装置においては再生クロックとＲＦ信号の立ち上がりと立ち下がりのゼロクロス点との間の時間変動(ジッター)を検出して、ディスクへの記録ストラテジー(Write Strategy)を調整する必要がある。しかしながら、上記非特許文献１に記載の方法ではこのジッターの対応が考慮されていないと言う問題も、本発明者等による本発明に先立った検討によって明らかとされた。尚、記録ストラテジーは、例えば光ディスクの記録面にデータを記録する際に半導体レーザに供給されるパルス信号波形を最適化する技術である。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、回路規模および消費電力が削減可能なクロックデータリカバリー回路を提供することにある。
【００１４】
また、本発明の他の目的とするところは、ディスク記録再生装置においてジッターへの対応の容易なクロックデータリカバリー回路を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１７】
すなわち、本発明の代表的な実施の形態は、クロックデータリカバリー回路(３)は、クロック発生器(３００)、Ａ／Ｄ変換器(３０１)、検出回路(３０２)、データ補正部(３０３)、タイミング生成部(３０４)、位相比較器(３０５)、ループフィルタ(３０６)を具備する。
【００１８】
前記クロック発生器(３００)からのサンプリングクロックに応答して、前記Ａ／Ｄ変換器(３０１)はアナログ入力信号のデジタル出力信号へのＡ／Ｄ変換を実行する。
【００１９】
前記Ａ／Ｄ変換器(３０１)から順次生成される複数のデジタル出力信号は前記データ補正部(３０３)に供給され、前記データ補正部(３０３)から順次生成される複数の補正デジタル信号は前記位相比較器(３０５)に供給される。
【００２０】
前記位相比較器(３０５)の出力信号は前記ループフィルタ(３０６)を介して前記タイミング生成部(３０４)に供給され、前記タイミング生成部から生成される複数の再サンプリングタイミングの情報(Ｐｖｃｏ)は前記データ補正部(３０３)に供給される。
【００２１】
前記検出回路(３０２)は、前記アナログ入力信号のチャンネル周期(Ｔ)と前記サンプリングクロックのサンプリング周期(ｔ)との比(Ｔ／ｔ)のサンプリング誤差情報(ｎｖｃｏ)を生成する。
【００２２】
前記タイミング生成部(３０４)は、前記サンプリング周期(ｔ)と前記サンプリング誤差情報(ｎｖｃｏ)に応答して、前記Ａ／Ｄ変換器(３０１)による複数のＡ／Ｄ変換タイミングから前記サンプリング誤差情報(ｎｖｃｏ)によって調整された複数の遅延時間の分それぞれ遅延された前記複数の再サンプリングタイミングを生成する。
【００２３】
前記データ補正部(３０３)は、前記Ａ／Ｄ変変換器(３０１)の前記出力端子から順次生成される前記複数のデジタル出力信号から前記複数の遅延時間に対応して調整された複数の補正率でそれぞれ補正された前記複数の補正デジタル信号を前記複数の再サンプリングタイミングで順次生成可能であることを特徴とする(図１参照)。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２５】
すなわち、本発明によれば、回路規模および消費電力が削減可能なクロックデータリカバリー回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明に先立って本発明者等によって検討された半導体集積回路に集積化が可能な光ディスク記録再生装置の構成を示す図である。
【図２】図２は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作を説明する波形図である。
【図３】図３は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作の後の通常動作時での仮想ＰＬＬの仮想ロック動作を説明する波形図である。
【図４】図４は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作の後の通常動作時での仮想ＰＬＬの実動作を説明する波形図である。
【図５】図５は、本発明の実施の形態２によるクロックデータリカバリー回路を内蔵する光ディスク記録再生装置の構成を示す図である。
【図６】図６は、本発明の実施の形態３によるクロックデータリカバリー回路を内蔵する光ディスク記録再生装置の構成を示す図である。
【図７】図７は、本発明の実施の形態４によるクロックデータリカバリー回路３を内蔵する半導体記憶装置７００の構成を示す図である。
【図８】図８は、本発明の実施の形態５によるクロックデータリカバリー回路３を内蔵する送受信機８００の構成を示す図である。
【図９】図９は、本発明の実施の形態６によるクロックデータリカバリー回路を内蔵し、記録品質指標としてジッターを検出する回路を追加した光ディスク記録再生装置の構成を示す図である。
【発明を実施するための形態】
【００２７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２８】
〔１〕本発明の代表的な実施の形態によるクロックデータリカバリー回路(３)は、クロック発生器(３００)と、アナログ／デジタル変換器(３０１)と、検出回路(３０２)と、データ補正部(３０３)と、タイミング生成部(３０４)と、位相比較器(３０５)と、ループフィルタ(３０６)とを具備する。
【００２９】
前記クロック発生器(３００)から生成されるサンプリングクロックに応答して、前記アナログ／デジタル変換器(３０１)はアナログ入力信号のデジタル出力信号へのＡ／Ｄ変換を実行可能である。
【００３０】
前記アナログ／デジタル変換器(３０１)の出力端子から順次生成される複数のデジタル出力信号(Ｄ(１)、Ｄ(２)、Ｄ(３)、Ｄ(４)…)は前記データ補正部(３０３)の入力端子に供給され、前記データ補正部(３０３)の出力端子に順次生成される複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)は前記位相比較器(３０５)の入力端子に供給される。
【００３１】
前記位相比較器(３０５)の出力信号は前記ループフィルタ(３０６)を介して前記タイミング生成部(３０４)に供給され、前記タイミング生成部(３０４)から生成される複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)の情報(Ｐｖｃｏ)は前記データ補正部(３０３)に供給される。
【００３２】
前記検出回路(３０２)は、前記アナログ入力信号のチャンネル周期(Ｔ)と前記サンプリングクロックのサンプリング周期(ｔ)との比(Ｔ／ｔ)のサンプリング誤差情報(ｎｖｃｏ)を生成可能である。
【００３３】
前記タイミング生成部(３０４)は、前記サンプリング周期(ｔ)と前記サンプリング誤差情報(ｎｖｃｏ)に応答して、前記アナログ／デジタル変換器(３０１)による複数のＡ／Ｄ変換タイミング(ｐ１、ｐ２、ｐ３、ｐ４…)から前記サンプリング誤差情報(ｎｖｃｏ)によって調整された複数の遅延時間(Δｔ、２Δｔ、３Δｔ、４Δｔ…)の分それぞれ遅延された前記複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)を生成可能である。
【００３４】
前記データ補正部(３０３)は、前記アナログ／デジタル変換器(３０１)の前記出力端子から順次生成される前記複数のデジタル出力信号(Ｄ(１)、Ｄ(２)、Ｄ(３)、Ｄ(４)…)から前記複数の遅延時間に対応して調整された複数の補正率(１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…)でそれぞれ補正された前記複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)を前記複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)で順次生成可能であることを特徴とする(図１参照)。
【００３５】
前記実施の形態によれば、回路規模および消費電力が削減可能なクロックデータリカバリー回路の提供が可能となる。
【００３６】
好適な実施の形態では、前記アナログ入力信号は、正振幅と、負振幅と、前記正振幅および前記負振幅との間のクロス点(Ｚｃ)とを含む。
【００３７】
前記複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)の間で前記クロス点(Ｚｃ)の直前と直後とにそれぞれ位置する第１の再サンプリングタイミング(Ｐ３)と第２の再サンプリングタイミング(Ｐ４)との略中間に前記クロス点(Ｚｃ)が位置するように、前記位相比較器(３０５)と前記ループフィルタ(３０６)とは前記タイミング生成部(３０４)を制御することを特徴とするものである。
【００３８】
前記好適な実施の形態によれば、部分応答最尤度復号技術に使用されるアナログ入力信号の正振幅ピーク値と負振幅ピーク値とを正確に検出するピーク・ディテクト方式を実現することが可能となる。
【００３９】
他の好適な実施の形態では、立ち上がりから次の立ち上がりまでの時間が所定の値に設定された前記アナログ入力信号が初期化動作の間に前記検出回路(３０２)に供給されることによって、前記検出回路(３０２)は前記サンプリングクロックの前記サンプリング周期(ｔ)で前記時間を複数回時間計測して、当該複数回の測定結果の平均値から前記サンプリング誤差情報(ｎｖｃｏ)を生成することを特徴とするものである。
【００４０】
より好適な実施の形態では、前記タイミング生成部(３０４)によって調整される前記複数の遅延時間は、時間経過に従って順次に大きな遅延時間(Δｔ、２Δｔ、３Δｔ、４Δｔ…)に設定される。
【００４１】
前記データ補正部(３０３)での前記複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)の生成に使用される前記複数の補正率は、時間経過に従って順次に大きな補正率(１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…)に設定されることを特徴とするものである。
【００４２】
他のより好適な実施の形態では、前記データ補正部(３０３)の出力端子には、ビタビ復号器(５)の入力端子が接続される。
【００４３】
前記ビタビ復号器(５)の前記入力端子には、前記データ補正部(３０３)の前記出力端子から順次生成される前記複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)が供給されることを特徴とするものである。
【００４４】
更に他のより好適な実施の形態では、前記データ補正部(３０３)の前記出力端子と前記ビタビ復号器(５)の前記入力端子との間に波形等化回路(４)が接続され、前記ビタビ復号器(５)の出力端子には復調回路(６)の入力端子が接続され、前記復調回路(６)の出力端子にはエラー訂正回路(７)の入力端子が接続されことを特徴とするものである。
【００４５】
具体的な実施の形態では、前記クロックデータリカバリー回路(３)は、ディスク記録再生装置に内蔵されたものである。
【００４６】
前記クロックデータリカバリー回路(３)は、前記ディスク記録再生装置によって駆動される記録ディスクから再生された前記アナログ入力信号に含まれたデータ成分とクロック成分とを再生することを特徴とするものである(図１、図５、図６、図９参照)。
【００４７】
他の具体的な実施の形態では、前記クロックデータリカバリー回路(３)は、半導体メモリ(７４)を内蔵する半導体集積回路(７００)に内蔵されたものである。
【００４８】
前記クロックデータリカバリー回路(３)は、前記半導体集積回路(７００)の前記半導体メモリ(７４)に外部から供給されるシリアルデータに含まれたクロック成分とコマンド、アドレス、データとを再生することを特徴とするものである(図７参照)。
【００４９】
更に他の具体的な実施の形態では、前記クロックデータリカバリー回路(３)は、データ処理機能ブロックを内蔵する半導体集積回路(７００)に内蔵されたものである。
【００５０】
前記クロックデータリカバリー回路(３)は、前記半導体集積回路(７００)の前記データ処理機能ブロックに外部から供給されるシリアルデータに含まれたクロック成分とコマンド、データとを再生することを特徴とするものである(図７参照)。
【００５１】
また更に別の具体的な実施の形態では、前記クロックデータリカバリー回路(３)は、受信器(８１)と送信器(８２)とを含む送受信機(８００)を内蔵する半導体集積回路に内蔵されたものである。
【００５２】
前記クロックデータリカバリー回路(３)は、前記半導体集積回路の前記受信器(８１)に外部から供給される受信信号(ＲＸ)に含まれたクロック成分とデータとを再生することを特徴とするものである(図８参照)。
【００５３】
〔２〕本発明の別の観点の代表的な実施の形態は、クロック発生器(３００)と、アナログ／デジタル変換器(３０１)と、検出回路(３０２)と、データ補正部(３０３)と、タイミング生成部(３０４)と、位相比較器(３０５)と、ループフィルタ(３０６)とを具備するクロックデータリカバリー回路(３)の動作方法である。
【００５４】
前記クロック発生器(３００)から生成されるサンプリングクロックに応答して、前記アナログ／デジタル変換器(３０１)はアナログ入力信号のデジタル出力信号へのＡ／Ｄ変換を実行可能である。
【００５５】
前記アナログ／デジタル変換器(３０１)の出力端子から順次生成される複数のデジタル出力信号(Ｄ(１)、Ｄ(２)、Ｄ(３)、Ｄ(４)…)は前記データ補正部(３０３)の入力端子に供給され、前記データ補正部(３０３)の出力端子に順次生成される複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)は前記位相比較器(３０５)の入力端子に供給される。
【００５６】
前記位相比較器(３０５)の出力信号は前記ループフィルタ(３０６)を介して前記タイミング生成部(３０４)に供給され、前記タイミング生成部(３０４)から生成される複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)の情報(Ｐｖｃｏ)は前記データ補正部(３０３)に供給される。
【００５７】
前記動作方法は、
前記検出回路(３０２)によって、前記アナログ入力信号のチャンネル周期(Ｔ)と前記サンプリングクロックのサンプリング周期(ｔ)との比(Ｔ／ｔ)のサンプリング誤差情報(ｎｖｃｏ)を生成するステップ、
前記タイミング生成部(３０４)によって、前記サンプリング周期(ｔ)と前記サンプリング誤差情報(ｎｖｃｏ)に応答して、前記アナログ／デジタル変換器(３０１)による複数のＡ／Ｄ変換タイミング(ｐ１、ｐ２、ｐ３、ｐ４…)から前記サンプリング誤差情報(ｎｖｃｏ)によって調整された複数の遅延時間(Δｔ、２Δｔ、３Δｔ、４Δｔ…)の分それぞれ遅延された前記複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)を生成するステップ、
前記データ補正部(３０３)によって、前記アナログ／デジタル変換器(３０１)の前記出力端子から順次生成される前記複数のデジタル出力信号(Ｄ(１)、Ｄ(２)、Ｄ(３)、Ｄ(４)…)から前記複数の遅延時間に対応して調整された複数の補正率(１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…)でそれぞれ補正された前記複数の補正デジタル信号(Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…)を前記複数の再サンプリングタイミング(Ｐ１、Ｐ２、Ｐ３、Ｐ４…)で順次生成するステップとを、含むことを特徴とする(図１参照)。
【００５８】
前記実施の形態によれば、回路規模および消費電力が削減可能なクロックデータリカバリー回路の提供が可能となる。
【００５９】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６０】
［実施の形態１］
《光ディスク記録再生装置の構成》
図１は、本発明の実施の形態１によるクロックデータリカバリー回路を内蔵する光ディスク記録再生装置の構成を示す図である。
【００６１】
図１に示す本発明の実施の形態１による光ディスク記録再生装置は、光ディスク１００、モータ１０１、光ピックアップ１０２、ピックアップインターフェース回路２０１、クロックデータリカバリー回路(ＣＤＲ)３、波形等化回路４、ビタビ復号器５、復調回路６、エラー訂正回路７を具備する。図１に示す光ディスク記録再生装置で、ピックアップインターフェース回路２０１とクロックデータリカバリー回路３と波形等化回路４とビタビ復号器５と復調回路６とエラー訂正回路７とは、光・ディスク・ドライブＬＳＩを構成する半導体チップに集積化されている。
【００６２】
光ピックアップ１０２から放射されるレーザ光が光ディスク１００の記録面に照射されて情報が記録され、情報の再生時には反射光を光ピックアップ１０２によって検出してＲＦ信号が生成される。情報記録時と情報再生時とに、モータ１０１は光ディスク１００を回転駆動する。尚、光ディスク１００は、記録再生装置に着脱可能なリムーバブル型ディスクである。
【００６３】
光ピックアップ１０２から生成されるＲＦ信号は、ピックアップインターフェース回路２０１に含まれるアナログフロントエンド(ＡＦＥ)の自動利得制御(ＡＧＣ：Automatic Gain Control)された可変利得増幅器によって増幅されクロックデータリカバリー回路(ＣＤＲ)３に供給される。クロックデータリカバリー回路３では、ＲＦアナログ入力信号に含まれたクロックとデータとが再生されて、再生データは波形等化回路４、ビタビ復号器５、復調回路６、エラー訂正回路７に供給される。
【００６４】
波形等化回路４は高周波成分ブースト機能を有するローパスフィルタで構成され、符号間干渉(ＩＳＩ：Inter Symbol Interference)を低減することが可能となる。ビタビ復号器５はディスク記録再生装置だけでなくハードディスク記録再生装置にも使用され、最尤経路を探索する動的計画法アルゴリズムの一種であるビタビ・アルゴリズムに基づいて再生信号を生成する。復調回路６は、ビタビ復号器５によって生成された再生信号をＣＤ、ＤＶＤ、ＢＤ等の規格に基づいて復調する。エラー訂正回路７は、復調回路６によって復調された信号の誤りをエラー訂正コード(ＥＣＣ：Error Correction Code)を使用して訂正する。
【００６５】
《クロックデータリカバリー回路の構成》
図１の本発明の実施の形態１によるクロックデータリカバリー回路(ＣＤＲ)３は、クロック発生器(ＣＬＫ＿Ｇｅｎ)３００、アナログ／デジタル変換器(Ａ／Ｄ＿Ｃｏｎｖ)３０１、レート検出回路(Ｒａｔｅ＿Ｄｅｔ)３０２、仮想再サンプリング回路(Ｒｅ−Ｓａｍｐｌｉｎｇ)３０３、仮想電圧制御発振器(Ｖｉｒｔｕａｌ＿ＶＣＯ)３０４、位相比較器(ＰＤ)３０５、仮想ループフィルタ(Ｖｉｒｔｕａｌ＿ＬＦ)３０６、減算器(Ｓｕｂ)３０７、第１スイッチＳＷ１、第２スイッチＳＷ２を含む。
【００６６】
クロック発生器(ＣＬＫ＿Ｇｅｎ)３００は固定周波数を持つオーバーサンプリングクロックを生成して、オーバーサンプリングクロックをアナログ／デジタル変換器(Ａ／Ｄ＿Ｃｏｎｖ)３０１のサンプリング制御端子に供給する。アナログ／デジタル変換器(Ａ／Ｄ＿Ｃｏｎｖ)３０１は、オーバーサンプリングクロックに応答して、ピックアップインターフェース回路２０１の出力から供給されるＲＦアナログ入力信号をデジタル信号に変換するものである。レート検出回路(Ｒａｔｅ＿Ｄｅｔ)３０２は、アナログ／デジタル変換器３０１のデジタル信号とオーバーサンプリングクロックとから、ＲＦアナログ入力信号のチャンネル周期Ｔとオーバーサンプリングクロックの周期ｔとの比Ｔ／ｔを検出する。
【００６７】
《仮想ＰＬＬ》
クロックデータリカバリー回路(ＣＤＲ)３の仮想再サンプリング回路３０３と位相比較器３０５と第２スイッチＳＷ２と仮想ループフィルタ３０６と第１スイッチＳＷ１と仮想電圧制御発振器３０４とは、仮想ＰＬＬを構成する。この仮想ＰＬＬによる仮想動作では、仮想電圧制御発振器３０４の出力信号Ｐｖｃｏに応答して、仮想再サンプリング回路３０３はアナログ／デジタル変換器３０１の出力のデジタル信号の再サンプリングを実行する。
【００６８】
《電源投入時の初期化動作》
クロック発生器３００の設定によってオーバーサンプリングクロックの周期ｔがＲＦアナログ入力信号のチャンネル周期Ｔと比較して短い場合であっても、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作によって通常動作時での仮想電圧制御発振器３０４の出力信号Ｐｖｃｏによる仮想再サンプリング回路３０３の再サンプリングのタイミングは、ＲＦアナログ入力信号のチャンネル周期Ｔと一致されることができる。尚、ＲＦアナログ入力信号のチャンネル周期Ｔは、ＣＤの場合には、以下に説明されるように、ゼロクロス・ピーク・ディテクト方式で動作するクロックデータリカバリー回路によって信号処理可能なＲＦアナログ入力信号の立ち上がりのタイミングと次の立ち上りのタイミングとの間の最短時間の略１／６と定義される。
【００６９】
すなわち電源投入時の初期化動作では、仮想ＰＬＬの仮想ループフィルタ３０６の初期値はゼロとなっている。減算器３０７はレート検出回路３０２によって検出されたＲＦアナログ入力信号のチャンネル周期Ｔとオーバーサンプリングクロックの周期ｔの比Ｔ／ｔの情報と仮想ループフィルタ３０６の初期値のゼロとを比較して、減算器３０７の比較出力信号は第１スイッチＳＷ１と第２スイッチＳＷ２とをＢ側端子を接続する。従って、オーバーサンプリングクロックの周期ｔの情報は、レート検出回路３０２と第１スイッチＳＷ１とを介して仮想電圧制御発振器３０４に格納される一方、更にレート検出回路３０２により検出されたＲＦアナログ入力信号のチャンネル周期Ｔとオーバーサンプリングクロックの周期ｔとの比Ｔ／ｔの情報は減算器３０７と第２スイッチＳＷ２を介して仮想ループフィルタ３０６に格納される。
【００７０】
《レート検出回路》
レート検出回路３０２によって検出される比Ｔ／ｔの情報を高精度化するために、複数の測定結果の平均値が算出される。レート検出回路３０２は、アナログ／デジタル変換器３０１の出力デジタルデータの立ち上り時間から次の立ち上がりまでの時間をオーバーサンプリングクロックの周期ｔで時間計測してチャネルレートを検出する。例えばＣＤの場合、ＲＦアナログ入力信号の立ち上がりから次の立ち上りまでは、最短で６Ｔの時間、最長は２２Ｔの時間である。この２２Ｔの時間幅をオーバーサンプリングクロックの周期ｔの分解能でカウントして、カウント値の発生頻度を測定する。１０回の測定で、カウント値３５が６回カウントされ、カウント値３６が４回カウントされた場合に、次式が成立する。
【００７１】
２２Ｔ＝０．６＊３５ｔ＋０．４＊３６ｔ  …(１)式
【００７２】
上記(１)式から、平均値の比Ｔ／ｔ＝３５．４／２２＝１．６１が算出されることが可能となる。
【００７３】
《初期化動作の波形》
図２は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作を説明する波形図である。図２の横軸と縦軸とは、それぞれ時間とピックアップインターフェース回路２０１からクロックデータリカバリー回路(ＣＤＲ)３に供給されるＲＦアナログ入力信号の振幅とを示す。
【００７４】
図２に示したように、ＲＦアナログ入力信号はチャンネル周期Ｔを持つ一方、クロック発生器３００から生成されるオーバーサンプリングクロックはチャンネル周期Ｔよりも短い周期ｔを持つ。図２に示したＲＦアナログ入力信号の立ち上がりから次の立ち上りまでの時間は、最短の６Ｔの時間となっている。最長時間は２２Ｔの時間であり、ＲＦアナログ入力信号のチャンネル周期Ｔとオーバーサンプリングクロックの周期ｔとの比Ｔ／ｔを演算する際には、最長時間２２Ｔの期間に周期ｔの分解能によるカウントが実行される。
【００７５】
一方、クロックデータリカバリー回路３の理想的な動作としては、クロック発生器３００から生成されてＡ／Ｄ変換器３０１のサンプリング制御端子に供給されるオーバーサンプリングクロックの周期ｔは、ＲＦアナログ入力信号のチャンネル周期Ｔと等しいことである。しかし、オーバーサンプリングクロックはチャンネル周期Ｔよりも短い周期ｔを持っているので、Ａ／Ｄ変換器３０１のサンプリングタイミングは理想的なチャンネル周期ＴのタイミングＰ０、Ｐ１…Ｐ７よりも早期の短い周期ｔのタイミングｐ０、ｐ１…ｐ７となってしまう。
【００７６】
仮想ＰＬＬの通常動作時では、位相比較器３０５は図２のゼロクロスＺｃの直前のサンプリングタイミングＰ０、Ｐ３、Ｐ６…でのＲＦアナログ入力信号の正振幅または負振幅の絶対値とゼロクロスＺｃの直後のサンプリングタイミングＰ１、Ｐ４、Ｐ７…でのＲＦアナログ入力信号の正振幅または負振幅の絶対値とが等しくなるように、仮想ＰＬＬは閉ループ動作を実行する。すなわち、仮想ＰＬＬの通常動作時によって、直前のサンプリングタイミングＰ０、Ｐ３、Ｐ６…と直後のサンプリングタイミングＰ１、Ｐ４、Ｐ７…との略中間点にゼロクロスＺｃが位置するように閉ループによるロック動作が実行される。
【００７７】
従って、サンプリングタイミングＰ２とサンプリングタイミングＰ５でそれぞれＲＦアナログ入力信号の正のピークレベルと負のピークレベルとを検出可能となって、高密度記憶を可能とする部分応答最尤度(ＰＲＭＬ：Partial Response Maximum Likelihood)復号技術に使用されるピーク・ディテクト(Peak Detect)が実現されることができる。しかし早期の短い周期ｔのサンプリングタイミングｐ０、ｐ１…ｐ７では、ＲＦアナログ入力信号の正のピークレベルと負のピークレベルとの検出が不可能となって、ピーク・ディテクトを実現できなくなってしまう。従って、通常動作時のサンプリングタイミングは、ＲＦアナログ入力信号のチャンネル周期Ｔと一致することが必要となる。
【００７８】
一方、減算器３０７が仮想ループフィルタ３０６に格納された比Ｔ／ｔの情報とレート検出回路３０２の出力の比Ｔ／ｔの情報が等しくなることに応答して、減算器３０７の比較出力信号は第１スイッチＳＷ１と第２スイッチＳＷ２とをＡ側端子を接続することで、図１に示す光ディスク記録再生装置の動作は電源投入時の初期化動作から通常動作に切り換えられる。
【００７９】
《通常動作》
図１に示した光ディスク記録再生装置の通常動作では、クロックデータリカバリー回路(ＣＤＲ)３を構成する仮想ＰＬＬの仮想再サンプリング回路３０３と位相比較器３０５と第２スイッチＳＷ２と仮想ループフィルタ３０６と第１スイッチＳＷ１と仮想電圧制御発振器３０４とが、閉ループ動作を実行する。電源投入時の初期化動作で仮想電圧制御発振器３０４に格納された周期ｔの情報と仮想ループフィルタ３０６に格納された比Ｔ／ｔの情報に従って、通常動作時での仮想電圧制御発振器３０４の出力信号Ｐｖｃｏによる仮想再サンプリング回路３０３の再サンプリングのタイミングは、ＲＦアナログ入力信号のチャンネル周期Ｔと一致されることができる。
【００８０】
すなわち、仮想ループフィルタ３０６に格納された比Ｔ／ｔの遅延情報は、第１スイッチＳＷ１を介して、制御信号ｎｖｃｏとして仮想電圧制御発振器３０４に供給される。その結果、制御信号ｎｖｃｏに応答する仮想電圧制御発振器３０４の出力信号Ｐｖｃｏは、次式で与えられる。
【００８１】
Ｐｖｃｏ＝１／ｎｖｃｏ＝ｔ／Ｔ      …(２)式
【００８２】
この出力信号Ｐｖｃｏは、仮想再サンプリング回路３０３の再サンプリングのタイミングを遅延する制御信号となる。電源投入時の初期化動作で仮想電圧制御発振器３０４に格納された周期ｔの情報と上記(２)式で与えられる遅延制御信号Ｐｖｃｏに応答して仮想電圧制御発振器３０４と仮想再サンプリング回路３０３の仮想発振周波数ｆｖｃｏは、次式で与えられる。
【００８３】
ｆｖｃｏ＝１／ｎｖｃｏ＊ｔ＝１／Ｔ    …(３)式
【００８４】
このようにして通常動作時での仮想電圧制御発振器３０４の出力信号Ｐｖｃｏによる仮想再サンプリング回路３０３の再サンプリングのタイミングを決定する仮想発振周波数ｆｖｃｏは、ＲＦアナログ入力信号のチャンネル周期Ｔによって決定されることができる。
【００８５】
《仮想ＰＬＬの仮想ロック動作》
図３は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作の後の通常動作時での仮想ＰＬＬの仮想ロック動作を説明する波形図である。図３の横軸と縦軸とは、それぞれ時間とピックアップインターフェース回路２０１からクロックデータリカバリー回路(ＣＤＲ)３に供給されるＲＦアナログ入力信号の振幅とを示す。
【００８６】
図３に示したように、当初の早期の短い周期ｔのタイミングｐ０、ｐ１、ｐ２、Ｐ３、ｐ４はそれぞれ遅延時間ゼロ、Δｔ、２Δｔ、３Δｔ、４Δｔの分遅延されて、理想的なチャンネル周期ＴのタイミングＰ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４と一致されることができる。この単位遅延時間Δｔは、上記(２)式で与えられる遅延制御信号Ｐｖｃｏによって設定可能とされている。
【００８７】
それ以降の早期の短い周期ｔのタイミングｐ５、ｐ６、ｐ７…ではそれぞれ遅延時間Δｔ、２Δｔ、３Δｔ…の分遅延されることによって、理想的なチャンネル周期ＴのタイミングＰ５、Ｐ６、Ｐ７…一致されることができる。このように制御することで、遅延時間ｎΔｔ(ｎ＝１…)の長さとオーバーサンプリングクロックの周期ｔの長さとの関係が、ｎΔｔ≦ｔの関係に維持され、後に説明する補間動作のデータ精度を向上することが可能となる。
【００８８】
一方、上記(２)式より、次式が得られる。
【００８９】
ｔ＝Ｔ／ｎｖｃｏ        …(４)式
【００９０】
また、単位遅延時間Δｔは、次式で与えられる。
【００９１】
Δｔ＝Ｔ−ｔ          …(５)式
【００９２】
上記(４)式を上記(５)式に代入すると、次式が得られる。
【００９３】
Δｔ＝Ｔ−ｔ
＝(ｎｖｃｏ−１)＊Ｔ／ｎｖｃｏ
＝(ｎｖｃｏ−１)＊ｔ  …(６)式
【００９４】
従って、仮想電圧制御発振器３０４は、当初の早期の短い周期ｔのタイミングｐ０、ｐ１、ｐ２、p３、ｐ４はそれぞれ遅延時間ゼロ、Δｔ、２Δｔ、３Δｔ、４Δｔの分遅延された理想的なチャンネル周期ＴのタイミングＰ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４を生成する。この理想的なチャンネル周期Ｔで、仮想再サンプリング回路３０３の再サンプリングの動作が実行されることが可能となる。
【００９５】
例えば、クロック発生器３００に水晶発振器等を使用することで、クロック発生器３００から生成されるオーバーサンプリングクロックの周期ｔを温度変動や電源電圧変動等に対して安定に設定することが可能である。この周期ｔを高精度の測定器によって事前に把握する一方、レート検出回路３０１によって比Ｔ／ｔの情報ｎｖｃｏ(=Ｔ／ｔ)を高精度で検出することによって、上記(６)式に従って仮想電圧制御発振器３０４は単位遅延時間Δｔを高精度で制御することが可能となる。
【００９６】
《仮想ＰＬＬの実動作》
以上は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の通常動作時での仮想ＰＬＬの仮想ロック動作を説明したものである。しかし、この通常動作時での仮想ＰＬＬの実動作は、下記のようになる。
【００９７】
すなわち、仮想電圧制御発振器３０４と仮想再サンプリング回路３０３とは、Ａ／Ｄ変換器３０１の出力端子から１番目に出力される第１デジタル信号Ｄ(０)と２番目に出力される第２デジタル信号Ｄ(１)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第１補償デジタル出力信号Ｖ(１)を生成する。
【００９８】
Ｖ(１)＝Ｄ(０)＋１＊(Ｄ(１)−Ｄ(０))／Ｐｖｃｏ
＝Ｄ(０)＋１＊(Ｄ(１)−Ｄ(０))＊ｎｖｃｏ  …(７)式
【００９９】
次に、仮想電圧制御発振器３０４と仮想再サンプリング回路３０３とは、この第１補償デジタル出力信号Ｖ(１)とＡ／Ｄ変換器３０１の出力端子から３番目に出力される第３デジタル信号Ｄ(２)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第２補償デジタル出力信号Ｖ(２)を生成する。
【０１００】
Ｖ(２)＝Ｖ(１)＋２＊(Ｄ(２)−Ｖ(１))／Ｐｖｃｏ
＝Ｖ(１)＋２＊(Ｄ(２)−Ｖ(１))＊ｎｖｃｏ  …(８)式
【０１０１】
また更に仮想電圧制御発振器３０４と仮想再サンプリング回路３０３は、この第２補償デジタル出力信号Ｖ(２)とＡ／Ｄ変換器３０１の出力端子から４番目に出力される第４デジタル信号Ｄ(３)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第３補償デジタル出力信号Ｖ(３)を生成する。
【０１０２】
Ｖ(３)＝Ｖ(２)＋３＊(Ｄ(３)−Ｖ(２))／Ｐｖｃｏ
＝Ｖ(２)＋３＊(Ｄ(３)−Ｖ(２))＊ｎｖｃｏ  …(９)式
【０１０３】
また更に仮想電圧制御発振器３０４と仮想再サンプリング回路３０３は、この第３補償デジタル出力信号Ｖ(３)とＡ／Ｄ変換器３０１の出力端子から５番目に出力される第５デジタル信号Ｄ(４)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第４補償デジタル出力信号Ｖ(４)を生成する。
【０１０４】
Ｖ(４)＝Ｖ(３)＋４＊(Ｄ(４)−Ｖ(３))／Ｐｖｃｏ
＝Ｖ(３)＋４＊(Ｄ(４)−Ｖ(３))＊ｎｖｃｏ  …(１０)式
【０１０５】
それ以降のタイミングＰ５では、仮想電圧制御発振器３０４と仮想再サンプリング回路３０３は、この第４補償デジタル出力信号Ｖ(４)とＡ／Ｄ変換器３０１の出力端子から６番目に出力される第６デジタル信号Ｄ(５)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第５補償デジタル出力信号Ｖ(５)を生成する。
【０１０６】
Ｖ(５)＝Ｖ(４)＋１＊(Ｄ(５)−Ｖ(４))／Ｐｖｃｏ
＝Ｖ(４)＋１＊(Ｄ(５)−Ｖ(４))＊ｎｖｃｏ  …(１１)式
【０１０７】
次のタイミングＰ６では、仮想電圧制御発振器３０４と仮想再サンプリング回路３０３は、この第５補償デジタル出力信号Ｖ(５)とＡ／Ｄ変換器３０１の出力端子から７番目に出力される第７デジタル信号Ｄ(６)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第６補償デジタル出力信号Ｖ(６)を生成する。
【０１０８】
Ｖ(６)＝Ｖ(５)＋２＊(Ｄ(６)−Ｖ(５))／Ｐｖｃｏ
＝Ｖ(５)＋２＊(Ｄ(６)−Ｖ(５))＊ｎｖｃｏ  …(１２)式
【０１０９】
以下同様に、その次のタイミングＰ７では、仮想電圧制御発振器３０４と仮想再サンプリング回路３０３は、この第６補償デジタル出力信号Ｖ(６)とＡ／Ｄ変換器３０１の出力端子から８番目に出力される第８デジタル信号Ｄ(７)と上記(２)式の制御信号Ｐｖｃｏとを使用して、次式で与えられる第７補償デジタル出力信号Ｖ(７)を生成する。
【０１１０】
Ｖ(７)＝Ｖ(６)＋３＊(Ｄ(７)−Ｖ(６))／Ｐｖｃｏ
＝Ｖ(６)＋３＊(Ｄ(７)−Ｖ(６))＊ｎｖｃｏ  …(１３)式
【０１１１】
図４は、図１に示す本発明の実施の形態１による光ディスク記録再生装置の電源投入時の初期化動作の後の通常動作時での仮想ＰＬＬの実動作を説明する波形図である。図４の横軸と縦軸とは、それぞれ時間と第１デジタル信号Ｄ(０)、第２デジタル信号Ｄ(１)…、第１補償デジタル出力信号Ｖ(１)、第２補償デジタル出力信号Ｖ(２)…とを示す。
【０１１２】
図４に示したように、理想的なチャンネル周期ＴのタイミングＰ１、Ｐ２、Ｐ３、Ｐ４…において、正確な値の第１補償デジタル出力信号Ｖ(１)、第２補償デジタル出力信号Ｖ(２)、第３補償デジタル出力信号Ｖ(３)…が得られることが理解される。すなわち、図４では、当初の早期の短い周期ｔのタイミングｐ１、ｐ２、ｐ３、ｐ４…よりもそれぞれ遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔ…の分遅延された理想的なチャンネル周期ＴのタイミングＰ１、Ｐ２、Ｐ３、Ｐ４…で正確な値の第１補償デジタル出力信号Ｖ(１)、第２補償デジタル出力信号Ｖ(２)、第３補償デジタル出力信号Ｖ(３)、第４補償デジタル出力信号Ｖ(４)…が順次に生成されることができる。
【０１１３】
このように図４の仮想ＰＬＬの実動作では、まず仮想電圧制御発振器３０４は仮想ループフィルタ３０６に格納された制御信号ｎｖｃｏ(=比Ｔ／ｔ)に応答して、当初の早期の短い周期ｔのタイミングｐ１、ｐ２、ｐ３、ｐ４…よりもそれぞれ遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔ…の分遅延された理想的なチャンネル周期ＴのタイミングＰ１、Ｐ２、Ｐ３、Ｐ４…を生成する。単位遅延時間Δｔは、制御信号ｎｖｃｏ(=比Ｔ／ｔ)によって制御可能とされている。その次に仮想再サンプリング回路３０３は、上記(７)式から上記(１３)式で理解されるように２つのデータの補間によって補償データを生成する。
【０１１４】
一般的な補間動作(Interpolation)は２つのデータの演算処理によって２つのデータの間に位置するデータを生成するのに対して、仮想再サンプリング回路３０３の補間動作は２つのデータの演算処理によって２つのデータの外側に位置するデータを生成するものである。更に仮想再サンプリング回路３０３の補間動作は、各遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔ…に対応して、補間率が１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…に設定されている。遅延時間ｎΔｔの長さとオーバーサンプリングクロックの周期ｔの長さとの関係が、ｎΔｔ≦ｔの関係に維持されなくなると、仮想再サンプリング回路３０３の補間動作は最初の遅延時間Δｔと補間率が１＊ｎｖｃｏの状態に復帰して、その後に遅延時間が２Δｔ、３Δｔ、４Δｔ…に変更され、補間率が、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…に変更されるものである。
【０１１５】
従って図４の仮想ＰＬＬの実動作では、レート検出回路３０２によって検出されたＲＦアナログ入力信号のチャンネル周期Ｔとオーバーサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏは、デジタルフィルタにより構成される仮想ループフィルタ３０６に初期値として格納される。次に仮想ループフィルタ３０６の初期値ｎｖｃｏを補正値として仮想電圧制御発振器３０４は単位遅延時間Δｔを決定して、当初の早期の短い周期ｔのタイミングｐ１、ｐ２、ｐ３、ｐ４…よりもそれぞれ遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔ…の分、遅延された理想的なチャンネル周期ＴのタイミングＰ１、Ｐ２、Ｐ３、Ｐ４…を生成する。この理想的なタイミングの再生により、実効的にＲＦ入力信号に含まれたクロックが再生されることが可能となる。
【０１１６】
更に仮想電圧制御発振器３０４は仮想ループフィルタ３０６の初期値ｎｖｃｏの逆数の補間係数Ｐｖｃｏ(＝１／ｎｖｃｏ)を生成して、この補間係数Ｐｖｃｏを仮想再サンプリング回路３０３に供給する。仮想再サンプリング回路３０３は、この補間係数ＰｖｃｏとＡ／Ｄ変換器３０１の出力端子から順次に出力されるデジタル信号Ｄ(０)、Ｄ(１)、Ｄ(２)、Ｄ(３)…とを使用して上記(７)式から上記(１３)式で説明した補間率を１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…に変更してデータ補間動作を実行する。このデータ補間動作によって、理想的なチャンネル周期ＴのタイミングＰ１、Ｐ２、Ｐ３、Ｐ４…で、正確な値の補償デジタル出力信号Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)…が順次に生成されることができる。
【０１１７】
従って、仮想ループフィルタ３０６は、初期値ｎｖｃｏを格納可能なデジタルフィルタにより構成されることができる。また、仮想電圧制御発振器３０４は、当初の早期の短い周期ｔのタイミングを遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔ…の遅延によって理想的なチャンネル周期Ｔを再生するタイミング調整機能を持ち仮想ループフィルタ３０６の初期値ｎｖｃｏの逆数の補間係数Ｐｖｃｏを生成する算出機能を持つデジタル回路によって構成されることができる。更に、仮想再サンプリング回路３０３は、補間率を１＊ｎｖｃｏ、２＊ｎｖｃｏ、３＊ｎｖｃｏ、４＊ｎｖｃｏ…に順次に変更しながらデータ補間動作を実行する機能を持つデジタル回路によって構成されることができる。
【０１１８】
従って、仮想ループフィルタ３０６と仮想電圧制御発振器３０４と仮想再サンプリング回路３０３を構成するデジタル回路は、上記非特許文献１に記載されたタイミングデコーダとリファレンスレベル生成器と比較して、回路規模と消費電力を削減することが可能となる。
【０１１９】
［実施の形態２］
図５は、本発明の実施の形態２によるクロックデータリカバリー回路を内蔵する光ディスク記録再生装置の構成を示す図である。
【０１２０】
図５に示す本発明の実施の形態２による光ディスク記録再生装置と図１に示した本発明の実施の形態１との相違点は、図１のクロックデータリカバリー回路３の第１スイッチＳＷ１が図５のクロックデータリカバリー回路(ＣＤＲ)３では省略されていることと、第２スイッチＳＷ２の切り換えを復調回路６での復調状態信号を用いることである。図５に示す本発明の実施の形態２では、起動状態ではレート検出回路３０２の出力は減算器３０７を介して仮想ループフィルタ３０６に加わり、積分演算される。復調回路６から第２スイッチＳＷ２を制御する制御信号は、例えば再生データに周期的に繰り返し発生する同期信号パターンが周期的に検出できたことを示す信号を活用できる。すなわち、仮想電圧制御発振器３０４の周波数がＲＦ信号の周波数に略一致することで検出される信号を使用して初期化動作から通常動作に切り換え、ＰＬＬで位相の引き込み動作を実施させることができる。尚、ジッター等の影響によって復調回路６での同期信号パターンの検出が不可能となると、再度、第２スイッチＳＷ２はＡ側端子の接続からＢ側端子の接続に変更されて、再度の初期化動作が開始されるものである。
【０１２１】
［実施の形態３］
図６は、本発明の実施の形態３によるクロックデータリカバリー回路を内蔵する光ディスク記録再生装置の構成を示す図である。
【０１２２】
図６に示す本発明の実施の形態３による光ディスク記録再生装置が図１に示した本発明の実施の形態１および図５に示した本発明の実施の形態２との相違点は、クロック発生器３００の構成である。
【０１２３】
図６に示すクロック発生器３００は、クロック発振器３００１、分周器３００２、分周制御回路３００３を含んでいる。クロック発振器３００１から生成されるクロック信号は分周器３００２によって分周可能とされ、分周器３００２の分周出力信号は周期ｔのオーバーサンプリングクロックとして出力可能とされて、分周器３００２の分周比は分周制御回路３００３によって制御可能とされている。
【０１２４】
光ディスク記録再生装置は、ＢＤ(Blu-Ray Disk)、ＣＤ(Compact Disk)、ＤＶＤ(Digital Versatile Disk)等のディスクを再生する必要が有る。ＣＤやＤＶＤ等のディスクでは一定線速度(ＣＬＶ：Constant Line Velocity)の記録方式でディスクに記録された信号を一定角速度(ＣＡＶ：Constant Angle Velocity)の再生方式で再生することが一般的に行われている。このＣＡＶ再生の場合には、例えば、ディスクの内周半径２５ｍｍと外周半径５０ｍｍとで再生ＲＦアナログ信号の転送レートと周波数は２倍、異なっている。すなわち、ディスク内周の再生ＲＦアナログ信号の転送レートおよび周波数はディスク外周の再生ＲＦアナログ信号の転送レートおよび周波数の略２倍低い値となって、ディスク内周の再生ＲＦアナログ信号のチャンネル周期Ｔはディスク外周の再生ＲＦアナログ信号のチャンネル周期Ｔの略２倍長くなる。
【０１２５】
従って、ディスク内周の再生ＲＦアナログ信号のチャンネル周期Ｔの長期化に対応して、オーバーサンプリングクロックの周期ｔを長期化することによって、クロックデータリカバリー回路３の消費電力の削減が可能となる。この動作を実現するために、レート検出回路３０２は比Ｔ／ｔが２よりも大きな値となることを検出すると、レート検出回路３０２の検出出力信号に応答して分周制御回路３００３は分周器３００２の動作を分周比１から分周比２に増加する。従って、分周器３００２の分周比の増加によって図６に示すクロック発生器３００から生成されるオーバーサンプリングクロックの周期ｔが長期化することによって、クロックデータリカバリー回路３の消費電力の削減が可能となる。
【０１２６】
一方、ディスク外周の再生によってレート検出回路３０２は比Ｔ／ｔが２より小さな値となることを検出すると、レート検出回路３０２の検出出力信号に応答して分周制御回路３００３は分周器３００２の動作を分周比２から分周比１に減少して、クロック発生器３００から生成されるオーバーサンプリングクロックの周期ｔが短期化される。従って、ディスク外周の再生ＲＦアナログ信号のチャンネル周期Ｔの短期化に対応して、クロックデータリカバリー回路３による信号処理の高精度化が可能となる。
【０１２７】
更に、レート検出回路３０２は比Ｔ／ｔが２より大きな値となることを検出すると分周制御回路３００３は仮想ループフィルタ３０６を構成するデジタルフィルタの遅延時間を大きな値に設定する一方、レート検出回路３０２は比Ｔ／ｔが２よりも小さな値となることを検出すると分周制御回路３００３は仮想ループフィルタ３０６を構成するデジタルフィルタの遅延時間を小さな値に設定するものである。その結果、仮想ループフィルタ３０６を構成するデジタルフィルタの遅延時間の調整によって、クロックデータリカバリー回路３による信号処理の更なる高精度化が可能となる。
【０１２８】
［実施の形態４］
図７は、本発明の実施の形態４によるクロックデータリカバリー回路３を内蔵する半導体記憶装置７００の構成を示す図である。
【０１２９】
図７に示した本発明の実施の形態４による半導体記憶装置７００は、クロックデータリカバリー(ＣＤＲ)回路３、波形等化回路４、ビタビ復号器５、復調回路６、エラー訂正回路７、デマルチプレクサー(ＤＥＭＵＸ)７０、Ｘアドレス回路７１、Ｙアドレス回路７２、書き込み回路７３、メモリセルアレー７４、読み出し回路７５、ＰＬＬ回路７６、シリアライザー(ＳＥＲ)７７を具備する。
【０１３０】
図７の半導体記憶装置７００に含まれたクロックデータリカバリー回路３、波形等化回路４、ビタビ復号器５は、上述した図１の本発明の実施の形態１、図５の本発明の実施の形態２、図６の本発明の実施の形態３とそれらと同一の構成とされ、それらと同一の機能を持ち、それらと同様な動作を実行する。
【０１３１】
半導体記憶装置７００の入力端子Ｔ１は、高速シリアル伝送線を介してホストコンピュータによってアクセス可能とされている。
【０１３２】
書き込みアクセス時には、書き込みコマンドと書き込みアドレスと書き込みデータを含むシリアルデータが高速シリアル伝送線を介してホストコンピュータから入力端子Ｔ１に供給される。図示されていない命令デコーダによって書き込みコマンドがデコードされて、そのデコード結果によってＸアドレス回路７１、Ｙアドレス回路７２、書き込み回路７３、メモリセルアレー７４が活性化されて、書き込みアドレスによって指定されたメモリセルに書き込みデータが書き込まれる。
【０１３３】
読み出しアクセス時には、読み出しコマンドと読み出しアドレスを含むシリアルデータが高速シリアル伝送線を介してホストコンピュータから入力端子Ｔ１に供給される。図示されていない命令デコーダによって読み出しコマンドがデコードされて、そのデコード結果によりＸアドレス回路７１、Ｙアドレス回路７２、メモリセルアレー７４、読み出し回路７５、ＰＬＬ回路７６、シリアライザー(ＳＥＲ)７７が活性化される。読み出しアドレスによって指定されたメモリセルから読み出しデータが読み出され、読み出されたパラレルデータはシリアライザー(ＳＥＲ)７７によってシリアルデータに変換され、読み出しシリアルデータは出力端子Ｔ２と高速シリアル伝送線を介してホストコンピュータへ供給される。シリアライザー７７によるパラレルデータからシリアルデータへの変換動作は、ＰＬＬ回路７６から供給されるクロック信号ＣＬＫに応答して実行される。
【０１３４】
ところで、図７の半導体記憶装置７００では、高速シリアル伝送線での遅延等の理由によって、書き込みまたは読み出しのアクセス時に高速シリアル伝送線を介して入力端子Ｔ１に供給されるコマンドやアドレスやデータのシリアルデータには波形劣化が生じる。図７の半導体記憶装置７００に含まれたクロックデータリカバリー回路３と波形等化回路４とビタビ復号器５と復調回路６とエラー訂正回路７は、このシリアルデータの波形劣化にかかわらず、シリアルデータに含まれたコマンドやアドレスやデータ等を正確に再生するものである。正確に再生されたコマンドは命令デコーダに供給され、正確に再生されたアドレスはＸアドレス回路７１とＹアドレス回路７２とに供給され、正確に再生された書き込みデータは書き込み回路７３に供給されることが可能となる。尚、デマルチプレクサー(ＤＥＭＵＸ)７０は書き込みデータと書き込みアドレスまたは読み出しアドレスとを分離して、分離後の書き込みデータおよびアドレスを書き込み回路７３およびＸアドレス回路７１、Ｙアドレス回路７２にそれぞれ供給するものである。更に波形劣化したシリアルデータからクロックデータリカバリー回路(ＣＤＲ)３によって正確に再生された再生クロック信号Ｒｅ−ＣＬＫは、タイミング調整のために書き込み回路７３とＸアドレス回路７１、Ｙアドレス回路７２等に供給される。
【０１３５】
また、他の実施の形態としては、出力端子Ｔ２は省略可能であり、端子Ｔ１は入出力兼用端子とされて、入出力兼用端子Ｔ１とクロックデータリカバリー回路(ＣＤＲ)３の入力およびシリアライザー(ＳＥＲ)７７の出力に入出力切り換え回路を接続することも可能である。
書き込まれる。
【０１３６】
更に、別の実施の形態としては、メモリセルアレー７４を不揮発性メモリセルで構成することによって、不揮発性メモリセルアレー７４への不揮発性の書き込み動作の実行も可能である。この場合には、消去アクセス時には、消去コマンドと消去アドレスを含むシリアルデータが高速シリアル伝送線を介してホストコンピュータから入力端子Ｔ１に供給される。図示されていない命令デコーダによって消去コマンドがデコードされて、そのデコード結果によって不揮発性メモリセルアレー７４と消去用高電圧生成回路が活性化される。消去アドレスにより指定された不揮発性メモリセルに消去用高電圧が印加され、不揮発性メモリセルアレー７４の消去動作が実行される。
【０１３７】
また更に、更に別の実施の形態としては、図７の半導体記憶装置７００の半導体チップの内部に更に中央処理ユニット(ＣＰＵ)、デジタルシグナルプロッセサー(ＤＳＰ)、ビデオディスプレープロッセサー(ＶＤＰ)等のデータ処理機能ブロックを内蔵することも可能である。従って、クロックデータリカバリー回路３と波形等化回路４とビタビ復号器５と復調回路６とエラー訂正回路７とは、高速シリアル伝送線を介して供給されるシリアルデータに含まれたコマンドやアドレスやデータ等を正確に再生して、データ処理機能ブロックに供給する。データ処理機能ブロックはメモリセルアレー７４に格納されたデータを処理する際に、高速シリアル伝送線から入力端子Ｔ１に供給されるデータ処理コマンドはデマルチプレクサー(ＤＥＭＵＸ)７０を介してデータ処理機能ブロックの命令デコーダに供給されることも可能である。またデータ処理機能ブロックによるデータ処理結果をメモリセルアレー７４に格納することも可能であり、出力端子Ｔ２から高速シリアル伝送線を介してホストコンピュータに供給することも可能である。
【０１３８】
［実施の形態５］
図８は、本発明の実施の形態５によるクロックデータリカバリー回路３を内蔵する送受信機(トランシーバー)８００の構成を示す図である。
【０１３９】
図８に示した本発明の実施の形態５による送受信機８００は、クロックデータリカバリー(ＣＤＲ)回路３、波形等化回路４、ビタビ復号器５、復調回路６、エラー訂正回路７、デュプレクサ８０、受信器８１、送信器８２、デシリアライザー(ＤＥＳ)８３、プロセッサ８４、シリアライザー(ＳＥＲ)８５、ＰＬＬ回路８６を具備する。尚、図８の送受信機８００に含まれたクロックデータリカバリー回路３、波形等化回路４、ビタビ復号器５、エラー訂正回路７、デュプレクサ８０、受信器８１、送信器８２、デシリアライザー８３、プロセッサ８４、シリアライザー８５、ＰＬＬ回路８６は、ＬＳＩを構成する半導体チップに集積化されている。
【０１４０】
図８の送受信機８００に含まれたクロックデータリカバリー回路３、波形等化回路４、ビタビ復号器５は、上述した図１の本発明の実施の形態１、図５の本発明の実施の形態２、図６の本発明の実施の形態３、図７の本発明の実施の形態４とそれらと同一の構成とされ、それらと同一の機能を持ち、それらと同様な動作を実行する。
【０１４１】
デュプレクサ８０は無線アンテナもしくは光ファイバーで受信されたＲＦ受信信号もしくは光伝送受信信号の受信信号ＲＸを受信器８１の入力端子に供給する一方、受信器８１の出力端子のＲＦ送信信号もしくは光伝送送信信号の送信信号ＴＸを無線アンテナもしくは光ファイバーに供給する。
【０１４２】
受信信号ＲＸとしてＲＦ受信信号が受信される場合には、ＲＦ受信信号からベースバンド受信信号への周波数ダウン変換を受信器８１が実行する。受信信号ＲＸとして光伝送受信信号が受信される場合には、受光素子と受信増幅器を使用して光伝送受信信号から受信電気信号への光・電気／変換を受信器８１が実行する。
【０１４３】
送信信号ＴＸとしてＲＦ送信信号が送信される場合には、ベースバンド送信信号からＲＦ送信信号への周波数アップ変換を送信器８２が実行する。送信信号ＴＸとして光伝送送信信号が送信される場合には、駆動増幅器と発光素子を使用して送信電気信号から光伝送送信信号への電気・光／変換を送信器８２が実行する。
【０１４４】
ところで、図８の送受信機８００では、無線伝送や光伝送での信号損失等の理由によって、受信信号ＲＸには波形劣化が生じる。図８の送受信機８００に含まれたクロックデータリカバリー回路３と波形等化回路４とビタビ復号器５と復調回路６とエラー訂正回路７は、受信信号ＲＸの波形劣化にかかわらず、受信信号ＲＸ中に含まれたデータやクロックを正確に再生するものである。正確に再生されたシリアルデータはデシリアライザー(ＤＥＳ)８３によってパラレルデータに変換された後、プロセッサ８４で更に復号処理され、復号データはホストコンピュータ８０１に供給される。クロックデータリカバリー回路(ＣＤＲ)３によって波形劣化した受信信号ＲＸから正確に再生された再生クロック信号Ｒｅ−ＣＬＫは、シリアル・パラレル変換を実行するデシリアライザー(ＤＥＳ)８３にタイミング調整のために供給される。
【０１４５】
ホストコンピュータ８０１からの送信データはプロセッサ８４で符号化処理され、符号化データはシリアライザー(ＳＥＲ)８５によってパラレル送信信号からシリアル送信信号に変換される。シリアル送信信号は送信器８２によって送信信号ＴＸに変換され、送信信号ＴＸはデュプレクサ８０を経由して送信される。尚、シリアライザー８５によるパラレル送信信号からシリアル送信信号の変換動作は、ＰＬＬ回路８６から供給されるクロック信号ＣＬＫに応答して実行される。
【０１４６】
[実施の形態６]
図９は、図１に示した本発明の実施の形態１に対して記録品質指標となるジッターを検出する回路を追加した光ディスク記録再生装置の構成を示す図である。仮想再サンプリング回路３０３の出力端子が非対称性補正回路８の入力端子に接続され、非対称性補正回路８の出力端子がジッター検出回路９の入力端子に接続される。非対称性補正回路８は、仮想再サンプリング回路３０３の出力である補償デジタル信号Ｖ(１)、Ｖ(２)、Ｖ(３)、Ｖ(４)・・・の正負の非対称を、一般に、デューティフィードバックループにより補正する。ジッター検出回路９はゼロレベルをクロスするタイミングを演算で求めて仮想ＶＣＯとのジッター量を出力する。図９に示した本発明の実施の形態６によれば、ジッターを検出するポイントは仮想再サンプリング回路３０３の出力を用いるが、波形等化回路４の出力をジッター検出回路９の入力端子に接続して検出することもできる。また更にビタビ復号回路５では、ビタビ復号回路内部で図示していない参照レベルからジッターを演算検出することもできる。ジッター検出回路９で演算したジッター量を記録品質の指標としディスク記録波形の調整を行えば、高品位な記録ディスクを作成することができる。
【０１４７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能なことは言うまでもない。
【０１４８】
例えば、本発明は、記録再生装置に着脱可能なリムーバブル型ディスクであるＣＤ、ＤＶＤ、ＢＤ等の光ディスクに限定されるものではなく、記録再生装置に固定された着脱不可能なハードディスク等の固定ディスクの記録再生装置に適用することが可能である。
【符号の説明】
【０１４９】
１００…光ディスク
１０１…モータ
１０２…光ピックアップ
２０１…ピックアップインターフェース回路
３…クロックデータリカバリー回路(ＣＤＲ)
４…波形等化回路
５…ビタビ復号器
６…復調回路
７…エラー訂正回路
３００…クロック発生器(ＣＬＫ＿Ｇｅｎ)
３０１…アナログ／デジタル変換器(Ａ／Ｄ＿Ｃｏｎｖ)
３０２…レート検出回路(Ｒａｔｅ＿Ｄｅｔ)
３０３…仮想再サンプリング回路(Ｒｅ−Ｓａｍｐｌｉｎｇ)
３０４…仮想電圧制御発振器(Ｖｉｒｔｕａｌ＿ＶＣＯ)
３０５…位相比較器(ＰＤ)
３０６…仮想ループフィルタ(Ｖｉｒｔｕａｌ＿ＬＦ)
３０７…減算器(Ｓｕｂ)
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ
【図１】
2011129182.tif 000003
【図２】
2011129182.tif 000004
【図３】
2011129182.tif 000005
【図４】
2011129182.tif 000006
【図５】
2011129182.tif 000007
【図６】
2011129182.tif 000008
【図７】
2011129182.tif 000009
【図８】
2011129182.tif 000010
【図９】
2011129182.tif 000011