(57)【要約】      （修正有）【課題】ＭＯＳ集積回路のＰ型ウェーハ基板やバイポーラ集積回路のＮＰＮトランジスタのベース領域など、Ｎ型不純物を添加する以前の下地となるＰ型領域形成時の特に２７０〜１５０℃の範囲の冷却には問題があり、それらの問題を解決し低周波雑音を低減し、平坦性の良い微細化ＰＮ接合界面を提供する。【解決手段】１つ目は下地となるＰ型領域内の歪エネルギーを最小の状態で固定化することで、２つ目は問題となる素子の近傍に線状欠陥領域を設け、素子の重要な接合部中に発生している格子間シリコンを欠陥のＩＧ能力で吸着せしめる。前者はＭＯＳ集積回路の場合は全ての熱処理工程の最初にＰ型基板を１５０℃１６時間以上、１６０℃８時間以上等の条件でアニールしておく。このようにすることでＰ型基板に直接形成するＮＭＯＳのチャンネル雑音を低減することが出来る。【選択図】図１
2011129851.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板を含む下地のＰ型半導体領域にＮ型不純物を添加してＰＮ接合を形成するシリコンウェーハの取り扱いにおいて、Ｎ型不純物添加前のウェーハを（１５０℃で１６時間以上）、（１６０℃で８時間以上）、（１７０℃で４時間以上）、（１８０℃で２時間以上）、（１９０℃で１時間以上）、（以下「１０℃の温度上昇で半分の時間以上」に換算する）等、１５０℃〜３８０℃の温度範囲内に１５０℃１６時間という熱力学的エネルギー印加を基準とするアレニウスの法則を適用した一定の温度と時間のアニールを施し、その設定温度から１５０℃までの冷却は十分時間をかけ徐冷するよう取り扱うことを特徴とするバイポーラ型、ＭＯＳ型及びそれらの混載型の集積回路のシリコンウェーハの取り扱い方法
【請求項２】
ボロン添加・高温アニール後の２７０℃〜１５０℃を含む温度範囲の冷却方法に関し、この温度範囲に急冷条件と徐冷条件を設け、急冷条件を適用して形成したＰ型半導体領域形成後の工程でＮＭＯＳにおけるＮチャンネルやＮＰＮトランジスタにおけるエミッタが接するＰ型半導体領域を徐冷条件を適用して形成することを特徴とするバイポーラ型、ＭＯＳ型、及びそれらの混載型の集積回路のシリコンウェーハの取り扱い方法
【請求項３】
請求項１、２に記載のシリコンウェーハの取り扱い方法のうち、いずれか一つまたは両方のシリコンウェーハの取り扱い方法が適用され製造されることを特徴とするバイポーラ型、ＭＯＳ型、及びそれらの混載型の集積回路製品
【発明の詳細な説明】
【技術分野】
【０００１】    ボロンを添加したシリコンウェーハの製造における取扱いとその適用製品に関する。
【背景技術】
【０００２】    低周波雑音を低減する技術に関する。【０００３】    ＰＮ接合界面の凹凸が少なく平坦性の良い微細化ＰＮ接合を形成する技術に関する。【０００４】    電気的特性のばらつきが少なくペア性の良いトランジスタを形成する技術に関する。
【非特許文献１】三原基嗣「β−ＮＭＲによる物性研究の展開」ｐｐ１３−１６めそん２００７年秋号（通巻２６号）
【非特許文献２】三原基嗣「偏極ＲＩビームを用いた物質科学研究」大阪大学理学部  ｈｔｔｐ：／／ｗｗｗ．ｒｃｎｐ．ｏｓａｋａ−ｕ．ａｃ．ｊｐ／Ｄｉｖｉｓｉｏｎｓ／ｐｌａｎ／ｋｏｋｕｓａｉ／ｗｓ０７０２１９＿ｆｉｌｅｓ／ｍｉｈａｒａ．ｐｄｆ
【非特許文献３】野依一正「ＢＪＴのバーストノイズ源の物理モデル」ＥＣＴ−０８−０７２電気学会電子回路研究会論文
【非特許文献４】野依一正「ＢＪＴのパイプの生因と対策」ＥＣＴ−０８−０７３電気学会電子回路研究会論文
【非特許文献５】野依一正「ＢＪＴの低周波ノイズ源の物理モデル」ＥＣＴ−０８−０７４電気学会電子回路研究会論文
【発明の開示】
【発明が解決しようとする課題】
【０００５】    近年のβ−ＮＭＲ法を用いた核磁気共鳴スペクトルの観測データによれば、シリコン結晶中のボロンは、置換型原子として全てシリコンの格子位置に存在しているが、その存在の仕方は、Ｐ型不純物として電気的に活性化している活性ボロンと電気的に不活性なボロン・格子間シリコンペアという点欠陥の２種類に分類される。ボロンの原子半径は、８２ｐｍ（共有結合半径）と、シリコンの原子半径１１１ｐｍ（共有結合半径）に比べ２６％も小さく、活性ボロンが存在する格子点では収縮応力を発生させる。一方、ボロン・格子間シリコンペア点欠陥（以下、ペア点欠陥と記す）の実効的な原子半径は２つの原子の原子半径の和、１９３ｐｍ（７４％も大きい）で表されるから、それが存在する格子点では膨張応力を発生させる。またペア点欠陥は格子位置にあるボロン原子と〈１１１〉方向に押し出された格子間シリコンがダンベルのように対を成していることから、その膨張応力は〈１１１〉軸方向という一定の方向を持っている。従って、ボロンが添加されたシリコンウェーハの結晶をマクロにみたとき、活性ボロンとペア点欠陥の割合が、添加したボロンの不純物濃度によらず、活性ボロンの比率が８７．７％のとき［｛８２３ｘ＋１９３３（１−ｘ）｝／１１１３＝１より、ｘ＝０．８７７（応力フリーのためのボロンの最適活性度）を得る］、結晶内は応力フリーとなる。しかし一般的な半導体製造ではボロンの活性度が８７．７％に満たない素子が散見され、そのような素子の内部には相対的に過剰なペア点欠陥のもたらす膨張応力が〈１１１〉軸方向に存在している。その膨張応力は、その総和が小さいときは結晶内に一様に分布すると考えられるが、ある程度以上に大きいときは、その一様性が崩れ、応力が集中している領域、およびそれ以外の応力が緩和されている領域に分かれると考えられる。一方、ＰＮ接合を形成する格子置換型のＮ型不純物原子も同様にその原子半径の大きさにより、シリコン結晶中で収縮応力源や膨張応力源としてはたらく。ＰＮ接合は、ボロンの添加領域にそれ以上の濃度のＮ型不純物を浅く添加するか、逆にＮ型不純物の添加領域にそれ以上の濃度のボロンを浅く添加することで形成されるから、この結晶内応力の存在は接合面を考える上で重要である。例えば、そのボロン添加領域内の膨張応力の集中領域に、リン（原子半径＝１０６ｐｍ（共有結合半径））のような収縮応力源が高濃度で添加されると、場に存在する膨張応力を緩和するべく、リンは収縮応力源として他の領域より早く拡散し、いわゆる増速拡散が発生する。また、そのような膨張応力の集中領域に砒素（原子半径＝１１９ｐｍ（共有結合半径））のような膨張応力源が高濃度で添加される場合は、拡散の抑制が発生する。このようにして応力均衡作用の結果、ＰＮ接合の界面には、接合の平坦性を乱す突起や窪みができてしまう。このような膨張応力の集中領域は、中央に線状欠陥を持つものが多く、欠陥の持つＩＧ（Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒ）作用としてイオン注入などで結晶中に大量に発生する格子間シリコンを吸着し、それが応力下では禁制帯中に様々なエネルギーレベルの無数の捕獲・励起準位を作るため、上記の突起や窪みの内部ではそれらの準位を介したキャリア���発生・再結合により、その孤立した格子間シリコンの周辺で格子温度の変調を起こしている。熱を運ぶのも電子や正孔であるから、逆の変化としてキャリアが格子振動との間でエネルギーをやり取りし、変化した格子温度を周囲の格子温度に引き戻すことが行われ、電気エネルギーから熱エネルギーへ転換することで当初、発生・再結合中心で発生した格子温度の変調が補償される。必要なエネルギー転換量（雑音エネルギー）をＥ、単位時間に転換可能なエネルギーをＵ、時間をｔ、周波数をｆとすれば、Ｅ＝Ｕ・ｔ＝Ｕ／ｆとなり、雑音エネルギーは周波数に反比例する。かくしてＰＮ接合界面の空乏層中の突起や窪みは応力の存在を示すとともに、その応力場中の孤立した格子間シリコンが発生・再結合中心となりそれを介して低周波雑音（１／ｆ雑音）が発生する。このように結果として観測されるＰＮ界面の凹凸は、同時に低周波雑音源を内在する。（以上、上記非特許文献５）また著者のその後の研究では、ＰＭＯＳとＮＭＯＳのアナログ性能の比較においてＮＭＯＳのチャンネル雑音がＰＭＯＳのそれに比し数倍〜１０倍程度大きいという問題に、このペア点欠陥が作る膨張応力集中領域が深く関与していると考えられる（後述）。
ＮＰＮトランジスタのエミッタ−ベース間ＰＮ接合領域、ＭＯＳトランジスタのチャンネルとチャンネル下の間のＰＮ接合領域は、その素子の主要な電気的特性を決定する領域で、このような領域内のＰＮ接合に凹凸が見られる場合は致命的である。（以下、この領域を「素子の最重要接合領域」と記す）
そこで、本発明は集積回路製造プロセスをシリコン結晶中の応力コントロールという観点で見直し、低周波雑音を低減し併せてＰＮ接合界面を平坦化すると共に、ペア点欠陥が作る膨張応力集中・線状欠陥領域のＩＧ能力を活用して素子の最重要接合領域内の格子間シリコンを排除し、より低周波雑音が少ない素子を得ることを課題とする。
【課題を解決するための手段】
【０００６】    先ずＮＭＯＳの低周波雑音がＰＭＯＳのそれに比し格段に大きいという謎を考える。両タイプのＭＯＳトランジスタのチャンネルの違いは、ボロン添加領域にＮ型不純物を添加するか、Ｎ型不純物添加領域にボロンを添加するかという下地とその上に添加する不純物の違いである。最近の処理技術の進展からウェーハの表面処理によって発生する表面準位を介した低周波雑音には１０倍という差は出ないと考えるのが素直である。従って、雑音レベルの差は、下地が異なる場合のＰＮ接合界面の差にあると考える。非特許文献３〜５では、ボロン添加領域には必ずペア点欠陥が存在し、その高率発生箇所には膨張応力集中とリンの増速拡散や砒素の拡散抑制により全体が空乏層となったＰＮ接合の凹凸が発生すること、１５０℃１８時間の変動としてその応力集中・線状欠陥領域への格子間シリコンの吸着が進み、低周波雑音が増大する現象が確認されている。
何故、ボロン添加領域にＮ型不純物を添加するときとＮ型領域にボロンを添加するときとで大きな差が出るか？それは、低周波雑音に関係する応力下の空乏層中の低周波雑音源としての格子間シリコンの数の差だと思われる。即ち、前者は下地に膨張応力集中領域がありその上にＮチャンネルを形成した結果、その領域が表面のＮチャンネル部・薄いＮ型空乏層部・その外側の厚いＰ型空乏層部、更に外側のＰ型半導体領域を貫いて発生し、対象となる低周波雑音源としての格子間シリコンの数が空乏層全域に及んでいる可能性がある。一方、後者は膨張応力の及ぶ範囲はＰチャンネルとＰ型空乏層の中だけであり、Ｐ型空乏層はＮウェルより不純物濃度が高いから、そこに応力集中領域ができたとしても低周波雑音源となる格子間シリコンの数も薄いＰ型空乏層内では前者に比べ少ないのではないか、また、Ｐチャンネル形成時にそのような不具合が形成されたとしても、その後の熱過程が前者に比べ少なく格子間シリコンを欠陥が吸着する時間が前者に比べ少ないのではないかと考える。それに対して、前者の空乏層は主として濃度が低いＰ型基板やＰウェル側に伸びる。この領域に膨張応力集中・線状欠陥が出来れば、それはチャンネル界面の凹凸を発生させ、その後の複数の熱過程でペア点欠陥が解離するたびにＰ型基板やＰウェル中の格子間シリコンを膨張応力集中・線状欠陥が吸着し続けるため最終的に応力下の空乏層中にある格子間シリコンが異常に増えるのではないかと考えられる。
リンや砒素もシリコン結晶中では応力を発生する。しかし、前記した共有結合半径の差はボロンの−２６％差に比し、それぞれ−５％差、＋７％差と小さく応力集中・線状欠陥領域は発生せず、低周波雑音源となる格子間シリコンを吸着することもないのではないか。それに対しボロン添加領域が下地の場合にはそこには必ずペア点欠陥が存在し、それが偏在する膨張応力集中・線状欠陥はウェーハの表面から〈１１１〉軸方向に伸びて成長し低周波雑音源となる格子間シリコンを吸着する。そのことがＮＭＯＳの低周波雑音がＰＭＯＳより数倍〜１０倍程度大きい原因であろうと考えられる。
対策はＮＭＯＳを形成する下地のボロン添加領域内のペア点欠陥のウェーハ面内分布を均一化し膨張応力集中を無くし応力フリーにすることである。ＮＭＯＳはＰ型基板上に直接Ｎ型のソースやドレイン領域を形成するかＰ型基板にＰウェル領域を形成してその上にＮ型のソースやドレイン領域を形成するかどちらかの方法で作成されることが多い。従って、先ず行うべきことはこのＰ型基板を応力フリーにすることである。文献３〜５より、Ｐ型基板に（１５０℃１６時間以上）、（１６０℃８時間以上）、（１７０℃４時間以上）、（以下１０℃の温度上昇で半分の時間以上に換算する）等のアニールを施し、然る後は１５０℃までの温度範囲は徐冷するという対策を実施する。
次にもう一つの対策は、線状欠陥のＩＧ能力を活用して更に低周波雑音を低減することで、低周波雑音源としての格子間シリコンを最重要接合領域から除去することで達成される。すなわち、最重要接合領域のチャンネル下の接合等が直接接しない形で別のＰ型拡散領域を設け、ここに高率のペア点欠陥を発生させ応力集中領域を形成し、然る後に最重要接合領域を形成する。そのようにすることで最重要接合領域近傍の孤立した格子間シリコンは上記応力集中領域に吸着され、最重要接合領域の低周波雑音は更に低減され平坦度の良い界面を持ったＰＮ接合となる。
非特許文献３〜５では３８０℃で活性ボロンと格子間シリコンに解離していた点欠陥は１５０℃では全て再結合している。また、同文献１、２から特に重要なのは２７０℃から１５０℃に至る温度で、この温度範囲をうまく活用して課題を実現する。
即ち、２７０℃から１５０℃に至る温度範囲の冷却速度に急冷条件と徐冷条件を設定する。
先ず、急冷条件を適用して系の歪エネルギーが落ち着くより先に上記応力集中・線状欠陥領域を形成する。然る後に徐冷条件を適用し系の歪エネルギーを低い値にコントロールしながら最重要接合領域のＰ型半導体部分を形成する。そうすることで著者が非特許論文３〜５で確認した欠陥のＩＧ作用が発揮されＮチャンネルやＮＰＮトランジスタのベース−エミッタ間で発生する低周波雑音は現状より格段に改善すると考えられる。
一般的にはこのような線状欠陥は注入したボロンイオンの濃度が高ければ高いほど出来易く、欠陥は〈１１１〉軸方向に伸びる。一般的には欠陥がＰＮ接合をまたがるとリークが発生する可能性があるが、本稿で問題にしている欠陥は、非特許文献３〜５よりＰＮ接合における逆バイアスでの発生・再結合現象による極々微小なリークであり実質的に問題になるリークが発生することは無い。したがって、欠陥の成長方向を気にする必要はなく〈１１１〉ウェーハも〈１００〉ウェーハも使うことが出来る。以上の考察から現状のシリコンウェーハの一般的な製造プロセスを考えると応力集中・線状欠陥生成領域として最適なのはバイポーラ集積回路におけるアイソレーション拡散のＰ型領域やＭＯＳ集積回路におけるサブコンタクトのＰ型領域である。アイソレーション領域はＮ型の島と接しており、サブコンタクトのＰ型領域の拡散はＰＭＯＳのソースやドレインのＰ型領域の拡散を兼ねることが多くそれはＮウェルと接している。しかし、リークは気にする必要はないと考える。何故なら、現状、ＰＭＯＳのソース、ドレインがそのＰ型領域形成時のボロン注入・高温アニール後、ペア点欠陥の解離や再結合や孤立した格子間シリコンの欠陥への吸着に無配慮で冷却されていて特段の問題が発生しておらず、むしろ雑音がＮＭＯＳより低いということを考慮すれば、現状のＰＭＯＳのソース、ドレイン領域に応力集中の線状欠陥が存在している可能性が否定できず、この欠陥がむしろ雑音低減に寄与し、かつリークも問題になるレベルではないというように良いことずくめになっている可能性すら考えられる。
以上から、低周波ノイズを重視する増幅器の初段トランジスタを一つの独立した島として周りをアイソレーション拡散領域で取り囲んだり、サブコンタクト拡散領域で取り囲むというようなレイアウト設計上の配慮は、素子の低周波雑音の低減対策として大きな効果があると思われる。
図１は第一の対策で示したＭＯＳ集積回路で用いるＰ型基板に最初に行う熱処理としての長時間アニールの条件を示している。Ｐ型基板に長時間アニールを施すことにより、ペア点欠陥を、一旦、活性ボロンと格子間シリコンに解離させ後の徐冷で系の歪エネルギーを最小化しながら固定させる。文献３〜５から、（１５０℃で１６時間以上）、（１６０℃で８時間以上）、（１７０℃で４時間以上）、（１８０℃で２時間以上）、（１９０℃で１時間以上）、と以下（１０℃の温度上昇で半分の時間以上）等のアレニウスの法則に基づくいずれかの条件で１５０℃〜３８０℃の間で条件を定めて、長時間アニールを施し、その後の１５０℃への冷却は徐冷する。徐冷に時間がかかることを考えると最初から「１５０℃１６時間以上」などの比較的低温で長時間、アニールする方が良いと考える。
また、図２は第二の対策で示した応力集中・線状欠陥領域と素子の最重要接合領域の２つのＰ型領域の２７０℃〜１５０℃の間の温度低減カーブの違いを示している。
【発明の効果】
【０００７】    素子の最重要接合領域の低周波雑音や電気的特性バラツキが抑制され、凹凸が無く平坦性の良い微細化に適した界面をもつＰＮ接合が得られる。
【発明を実施するための最良の形態】
【０００８】    本発明の効果を最大限に発揮するための理想条件は、素子の最重要接合領域が応力フリー下にあり、かつ、低周波雑音源となる孤立した格子間シリコンがその最重要接合の空乏層中に存在しないことである。それを確実にするためには、先ずＰ型基板を応力フリーにするべく１５０℃１６時間以上等の条件で長時間アニールすること、その後にバイポーラ集積回路におけるアイソレーション領域、ＭＯＳ集積回路におけるサブコンタクト領域を、上記急冷条件を適用して形成し、最後に素子の最重要接合領域を徐冷条件を適用して形成することである。
また、低周波雑音が問題になる微小信号の増幅器などでは、初段トランジスタの周囲をアイソレーション領域やサブコンタクト領域で取り囲むことである。
【実施例】
【０００９】    ＭＯＳ集積回路では、全ての熱処理を行う以前に図１に関する説明で示した１５０℃１６時間以上等の条件でＰ型基板を十分長時間アニールしていることが前提条件となる。この長時間アニールにより、ペア点欠陥は徐々に乖離し、系の歪エネルギーを最低にするはたらきにより活性ボロン８７．７％、ペア点欠陥１２．３％という応力フリーに近い密度比でウェーハ面内バラツキも少ない下地としての理想的なＰ型基板が準備できる。以下の図３、図４は最初にこの処理が行われている。
図３はＮＭＯＳでの実施例である。
左側の図のトランジスタの例は、Ｐウェルの周囲に高濃度のサブコンタクトＰ型領域を応力集中・欠陥生成Ｐ型領域として設けた例である。そのサブコンタクトＰ型領域形成後、Ｐウェルを徐冷条件を適用して形成し、Ｎ型ソース・ドレイン・Ｎ型チャンネルを徐冷を考慮して形成すれば十分低周波雑音が低減されたＮＭＯＳトランジスタが得られる。
右側の図のトランジスタの例ではＰ型基板上にダイレクトにＮＭＯＳを形成するから、前記したＰ型基板の長時間アニールは重要である。１５０℃１６時間以上等の条件で十分アニールした後、サブコンタクトＰ型領域は急冷条件を適用する。また、Ｎ型ソース・ドレイン・Ｎ型チャンネルは徐冷を考慮して形成する。
図４はＰ型ウェーハ基板にＮウェルを形成し、そのウェルの中にＰＭＯＳを形成した例である。上記したようにＰＭＯＳのソース・ドレインがサブコンタクトＰ型領域を兼ね、それらの内部に応力集中・線状欠陥が生成していても問題は無い。【００１０】    図５はバイポーラ集積回路のＮＰＮトランジスタの例である。バイポーラ集積回路の場合、アイソレーション領域を応力集中・線状欠陥生成領域とし、この領域の形成時には急冷条件を適用する。また、その他のＰ型領域の形成時には徐冷条件を適用する。
【産業上の利用可能性】
【００１１】    ボロンは、半導体産業において最も多く使用されるＰ型不純物の代表的物質として今後も広く使用されると思われるが、ペア点欠陥のもたらす膨張応力の影響やその解離・再結合が２００℃以下という低温でも起こること、更には膨張応力集中・線状欠陥領域が、格子間シリコンを吸着しそれが低周波雑音増大の原因になっていることなど我々が知らなかったことがまだまだ存在している。しかし近年の微細化集積回路に見られる浅いＰＮ接合のように、高濃度でも切れが良く電気的特性のばらつきや雑音が低減された理想的なＰＮ接合の形成技術を必要としていることは間違いない。本発明はそれら技術の将来の要請を実現する必須の技術として、微細化の進展と共に今後ますます活用されると考える。
【図面の簡単な説明】
【００１２】
【図１】Ｐ型基板の長時間アニールにおける制御された温度曲線である。半導体の信頼性試験でよく使用されている物理化学反応の反応時間に関するアレニウスの法則から１０℃アップの環境ではその反応は約２倍の速度で進む。従って、１０℃温度上昇で必要な時間は半分になる。
【図２】２７０℃〜１５０℃の温度範囲の冷却速度の違いを示すウェーハ温度の変化グラフである。前記した２種類のＰ型領域の形成に関し、系の歪エネルギーが開放されるよう徐冷する場合と、逆に系の歪をウェーハ内に残留させ線状欠陥を意図的にウェーハ内に生成するよう急冷する場合では温度カーブは大きく異なる。
2011129851.tif 000003が成立する。
【図３】ＮＭＯＳトランジスタへの適用例である。左の図はＰ型ウェーハ基板にＰウェルを形成した後、その中にＮＭＯＳトランジスタを作成する例、右の図はＰ型ウェーハ基板上に直接ＮＭＯＳトランジスタを作成する例である。両方ともサブコンタクト拡散領域を応力集中・線状欠陥Ｐ型領域としてそのトランジスタの近傍に形成している。
【図４】ＰＭＯＳトランジスタへの適用例である。ＰＭＯＳトランジスタが形成されているＮウェルの近傍にサブコンタクト拡散領域を応力集中・線状欠陥Ｐ型領域としてそのＮウェルの近傍に形成している。
【図５】ＮＰＮトランジスタへの適用例である。アイソレーション領域が応力集中・線状欠陥Ｐ型領域となるので、増幅回路の初段トランジスタなどを独立したＮ型の島にすれば理想的に低周波雑音を低減できる。
【符合の説明】
【００１３】［図１］Ｐ型ウェーハ基板の長時間アニールにおける基板温度と必要なアニール時間
［図２］２７０℃〜１５０℃の温度範囲の冷却速度の違いを示す温度低減カーブ
１  応力集中・線状欠陥Ｐ型領域の形成工程におけるボロン添加・高温アニール後の温度低減曲線
２  素子の最重要接合領域のＰ型半導体領域形成工程におけるボロン添加・高温アニール後の温度低減曲線
［図３］ＮＭＯＳトランジスタへの適用例（左右の図で各拡散領域の呼称は下記にて共通）
１  応力集中・線状欠陥生成Ｐ型領域（サブコンタクト領域）
２  Ｐウェル領域
３  Ｎチャンネル領域
４  ソースまたはドレイン領域（Ｎ型）
５  ウェーハ基板（Ｐ型）
［図４］ＰＭＯＳトランジスタへの適用例
１  応力集中・線状欠陥生成Ｐ型領域（サブコンタクト領域）
２  ソースまたはドレイン領域（Ｐ型）（サブコンタクト領域と兼ねて同時形成も可能）
３  Ｐチャンネル領域
４  Ｎウェル領域
５  ウェーハ基板（Ｐ型）
［図５］ＮＰＮトランジスタへの適用例
１  応力集中・線状欠陥生成Ｐ型領域（アイソレーション領域）
２  ベース領域（Ｐ型）
３  エミッタ領域（Ｎ型）
４  コレクタ領域（Ｎ型）
５  コレクタコンタクト領域（Ｎ型）（エミッタ領域と兼ねて同時形成も可能）
【図１】
2011129851.tif 000004
【図２】
2011129851.tif 000005
【図３】
2011129851.tif 000006
【図４】
2011129851.tif 000007
【図５】
2011129851.tif 000008