(57)【要約】【課題】ＭＯＳＦＥＴの逆バイアス耐圧特性が安定する半導体装置を提供する。【解決手段】半導体装置１００は、半導体基板表面ｅにソース電極１１を有する縦型ＭＯＳＦＥＴが形成されるＦＥＴセル領域２１（アクティブ領域）と、半導体基板表面ｅにソース電極１１と距離を隔てて形成されるＥＱＲ電極１０１を有するチャネルストッパ領域２２（チャネルストストップ領域）と、を備えている。ＥＱＲ電極１０１は、ソース電極１１とＥＱＲ電極１０１との電極間距離ｄが一部において他の部分よりも小さくなるように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面にソース電極を有する縦型ＭＯＳＦＥＴが形成されるアクティブ領域と、
前記半導体基板表面に前記ソース電極と距離を隔てて形成されるＥＱＲ電極を有するチャネルストップ領域と、
を備え、
前記ソース電極と前記ＥＱＲ電極のうち少なくとも何れか一方は、前記ソース電極と前記ＥＱＲ電極との電極間距離が一部において他の部分よりも小さくなるように形成される、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ソース電極と前記ＥＱＲ電極のうち少なくとも何れか一方は、
上記電極間距離を一定に維持する第１の層と、
前記半導体基板表面と前記第１の層を挟んで反対側に形成され、上記電極間距離を一部において他の部分よりも小さくする第２の層と、
を含んで構成されている、
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記ソース電極と前記ＥＱＲ電極のうち少なくとも何れか一方には、前記ソース電極と前記ＥＱＲ電極との電極間距離を一部において他の部分よりも小さくする凹凸パターンが形成される、
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記凹凸パターンは、上記電極間に向かって次第に狭まる三角形状の平面形状を含んで形成されている、
半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置であって、
前記凹凸パターンは、上記電極間に向かって延びる四角形状の平面形状を含んで形成されている、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チップ外周部にＥＱＲ（Equivalent Potential Ring）構造を有する半導体装置に関する。
【背景技術】
【０００２】
この種の技術として特許文献１には、チャネルストッパの役目をするＥＱＲ（Equivalent Potential Ring）構造を有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３２１２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の半導体装置の一例を、図５を参照して説明する。
【０００５】
この半導体装置は、ＥＱＲ構造を有するＮチャネル型の縦型ＭＯＳＦＥＴである。図５（ａ）はチップ端部の断面図である。図５（ｂ）はチップ平面図である。
【０００６】
図５において、１はＮ＋型シリコン基板，２はＮ−型エピタキシャル層，３はフィールド絶縁膜，４はＰ型ベース領域，５はＮ+型ソース領域，６はゲート酸化膜，７はゲート電極，８は層間絶縁膜，９はＥＱＲ拡散領域，１０はＥＱＲ電極，１１はソース電極，２１はＦＥＴセル領域（アクティブ領域）、２２はチャネルストッパ領域（チャネルストップ領域）、ＧＰはゲートパッド、ＧＦはゲートフィンガーである。
【０００７】
図５（ａ）に示すように、ＦＥＴセル領域２１の外側のチップ外周部には、チャネルストッパ領域２２が設けられている。
【０００８】
チャネルストッパ領域２２には、チャネルストッパの役目をするＮ＋型のＥＱＲ拡散領域９が設けられている。
【０００９】
ＥＱＲ拡散領域９の上には、一部がＥＱＲ拡散領域９と直接接続する、低抵抗金属としての例えばアルミニウムからなるＥＱＲ電極１０が配置されている。
【００１０】
ＥＱＲ電極１０は、ＥＱＲ拡散領域９を全域に渡って同電位にする役目をしている。
【００１１】
尚、ＥＱＲ電極１０は、ドレイン（Ｎ＋型シリコン基板１）と同電位である。
【００１２】
この理由は、ウェーハをダイシングしてチップ分割する際の加工歪みにより、チップ側面を介して表面側と裏面側とが電気的に接続されるためである。
【００１３】
このようなＭＯＳＦＥＴの製造工程の概略を以下に説明する。
【００１４】
まず、Ｎ＋シリコン基板１上に、Ｎ−型エピタキシャル層２を形成する。
【００１５】
次に、基板全面にフィールド酸化膜３を形成した後、ＦＥＴセル領域２１のフィールド酸化膜３を除去する。このとき、チャネルストッパ領域２２はフィールド酸化膜３で覆われたままである。
【００１６】
その後、ＦＥＴセル領域２１にゲート絶縁膜６を形成し、その上にポリシリコンを堆積させ、リンを拡散させてポリシリコンの抵抗値を下げる。
【００１７】
その後、フォトリソグラフィ技術を用いて、パターニングを行い、ゲート電極７を形成する。
【００１８】
次に、Ｎ−型エピタキシャル層２内にゲート電極７と自己整合的にボロンをイオン注入し、熱拡散を行い、Ｐ型ベース領域４を形成する。
【００１９】
その後、レジストを塗布し、チャネルストッパ領域２２を開口するようにパターニングを行い、チャネルストッパ領域２２のフィールド酸化膜３を除去する。
【００２０】
続いて、砒素をイオン注入し、熱拡散を行い、ＦＥＴセル領域２１にＮ＋ソース領域５を形成すると同時にチャネルストッパ領域２２にＮ＋型のＥＱＲ拡散領域９を形成する。
【００２１】
その後、ＣＶＤ法により層間絶縁膜８を形成した後、この層間絶縁膜８にコンタクトを開口する。
【００２２】
そして、基板表面にアルミニウムを蒸着法またはスパッタ法で付着させる。
【００２３】
次に、所定パターンのレジストマスクを形成し、ソース領域５に接続するソース電極１１と、ＥＱＲ拡散領域９に接続するＥＱＲ電極１０と、ゲートパッド部およびゲートフィンガ部を同時にパターニングして形成する。
【００２４】
このようにして、チャネルストッパ領域２２のＮ＋型のＥＱＲ拡散領域９は、ＦＥＴセル領域２１を取り囲むように設けられ、これに接続したＥＱＲ電極１０が周回して配置される。
【００２５】
このチャネルストッパ領域２２の存在により、逆バイアス印加時における、ソースとドレインとの間の耐圧特性は安定なものになる。
【００２６】
次に、半導体チップ表面の電極配置の一例を、図５（ｂ）を参照して説明する。
【００２７】
図５（ｂ）に示すように、チップ中央にはＦＥＴセル領域上を覆うように矩形のソース電極１１が配置されている。
【００２８】
ゲートパッドＧＰから延びるゲートフィンガＧＦは、ソース電極１１を横切るように配置されている。尚、図５（ａ）に示すゲート電極７は不図示の部分でゲートフィンガＧＦに接続されている。
【００２９】
チップ外周部には、ストライプ状のＥＱＲ電極１０が、ソース電極１１と所定距離だけ離間して、ソース電極１１を取り囲むように配置されている。
【００３０】
しかしながら上記のようなＭＯＳＦＥＴには以下の問題があった。図６を参照して説明する。図６（ａ）はチップ断面図、図６（ｂ）はチップ平面図である。尚、図６において、１５は可動イオン，１６は空乏層である。
【００３１】
一般に、半導体装置は、破損・腐食などを防ぐために、封止材を用いてその表面を覆っている。封止材としては、エポキシ樹脂などの各種樹脂やシリコンゲルなどを用いている。これらの封止材には、不純物イオン等の可動電荷が含まれている。そして、これらの可動電荷は、半導体装置に対するバイアス状態などに応じて、封止材中を移動する。このように、封止材中の可動電荷が移動すると、その電荷分布が変化するので、各半導体領域の電荷の振舞いにも影響が及び、半導体装置の特性も変動してしまう。
【００３２】
具体的には、図６（ａ），（ｂ）に示すように、ＥＱＲ電極１０とソース電極１１の間に露出する層間絶縁膜８表面には、外部から侵入する可動イオン１５（外部可動電荷）が散在した。
【００３３】
この可動イオン１５は、移動しない酸化膜内固定電荷と異なり、層間絶縁膜８表面を比較的、容易に移動した。
【００３４】
そして、可動イオン１５は層間絶縁膜８表面の不定位置に偏在し、その影響を受けて、図６（ａ）において破線で示すように、空乏層１６の終端位置が変動した。図６（ａ）では破線を用いて３つの終端位置を例示している。この空乏層１６の終端位置の変動は、ＭＯＳＦＥＴの耐圧特性をばらつかせる原因となった。ここで、ＭＯＳＦＥＴの耐圧特性とは、逆バイアス印加時におけるソース−ドレイン間の逆バイアス耐圧特性を意味する。
【００３５】
特に、コストダウン等のために、チップ表面の保護膜（ポリイミド膜）を省略する場合には、外装用エポキシ樹脂に含まれる可動イオンによる汚染が一層顕著となり、ＭＯＳＦＥＴの耐圧特性が製品間で一層ばらつく結果となっていた。
【課題を解決するための手段】
【００３６】
上記の課題を解決すべく、本願発明の第一の観点によれば、以下のように構成される半導体装置が提供される。即ち、半導体装置は、半導体基板表面にソース電極を有する縦型ＭＯＳＦＥＴが形成されるアクティブ領域と、前記半導体基板表面に前記ソース電極と距離を隔てて形成されるＥＱＲ電極を有するチャネルストップ領域と、を備え、前記ソース電極と前記ＥＱＲ電極のうち少なくとも何れか一方は、前記ソース電極と前記ＥＱＲ電極との電極間距離が一部において他の部分よりも小さくなるように形成される。
【発明の効果】
【００３７】
本願発明によれば、上記電極間に形成される電気力線が部分的に密集することになるので、上記電極間に存在する外部可動電荷は、前記ソース電極と前記ＥＱＲ電極のうち何れか一方に強力に引き寄せられることになる。即ち、上記電極間に存在する上記の外部可動電荷が取り除かれるので、逆バイアス印加時に前記半導体基板内に形成される空乏層の終端位置が安定し、この結果、ＭＯＳＦＥＴの逆バイアス耐圧特性が安定することになる。そして、ＭＯＳＦＥＴの逆バイアス耐圧特性が安定するので、半導体装置間での寿命の長短のバラツキが抑えられる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る半導体装置のチップ平面図および断面図
【図２】電気力線の密度分布の説明図
【図３】第１及び第２変形例に係る半導体装置の断面図
【図４】第３変形例に係る半導体装置の部分拡大斜視図
【図５】特許文献１の半導体装置の端部における断面図及びチップ平面図
【図６】図５に類似する図であって、課題説明図
【発明を実施するための形態】
【００３９】
本発明の半導体装置１００の実施例を、図１を参照して説明する。
【００４０】
この半導体装置１００は、ＥＱＲ構造を有するＮチャネル型の縦型ＭＯＳＦＥＴである。
【００４１】
図１（ａ）は、チップ（半導体装置）の平面図である。図１（ｂ）は、図１（ａ）のチップ外周部の断面図である。図５及び図６と同一部分には同一符号を付し説明を省略する。図１において、１０１はＥＱＲ電極、１０１ａはＥＱＲ電極のストレートパターン部分（ＥＱＲ電極の下側部分、第１の層）、１０１ｂはＥＱＲ電極の凹凸パターン部分（ＥＱＲ電極の上側部分、凹凸パターン、第２の層）である。チップ裏面のドレイン電極は省略してある。
【００４２】
上述した特許文献１のＭＯＳＦＥＴと異なる点は、ＥＱＲ電極のパターンが異なる点である。
【００４３】
本実施例のＥＱＲ電極１０１は、ＥＱＲ電極の下側部分であるストレートパターン部分１０１ａと、ＥＱＲ電極の上側部分（表面側部分）である凹凸パターン部分１０１ｂとが組み合わされてなる。つまり、ストレートパターン部分１０１ａの上に、凹凸パターン部分１０１ｂが設けられた格好をしている。
【００４４】
換言すれば、ＥＱＲ電極１０１は、ソース電極１１とＥＱＲ電極１０１との電極間距離ｄ（図１（ｂ）及び図２を併せて参照。）が一部において他の部分よりも小さくなるように形成される。また、ＥＱＲ電極１０１は、図１（ａ）の斜視図に示すように、上記電極間距離ｄを一定に維持する第１の層としてのストレートパターン部分１０１ａと、半導体基板表面ｅとストレートパターン部分１０１ａを挟んで反対側に形成され、上記電極間距離ｄを一部において他の部分よりも小さくする第２の層としての凹凸パターン部分１０１ｂと、を含んで構成されている。ここで、半導体基板表面ｅとは、Ｎ＋型シリコン基板１とＮ−型エピタキシャル層２から構成される半導体基板２００の表面を意味する。なお、上記特許文献１と同様に、この半導体基板表面ｅには、ソース電極１１とＥＱＲ電極１０１が形成されている。ＥＱＲ電極１０１は、ソース電極１１と電極間距離ｄ（距離）を隔てて形成されている。また、ＥＱＲ電極１０１には、上記電極間距離ｄを一部において他の部分よりも小さくする凹凸パターン部分１０１ｂ（凹凸パターン）が形成されている。この凹凸パターン部分１０１ｂは、図１（ａ）の斜視図に示す通り、上記電極間に向かって次第に狭まる三角形状の平面形状を含んで形成されている。
【００４５】
凹凸パターン部分１０１ｂを設けることで、図２に示すように、凸パターン３００のエッジ部３００ａには破線で示す電気力線１０５が密集し、その近傍で電界強度が強くなる。これにより、電気力線１０５が均一に分布する場合に比べて、可動イオン１５を除去しやすくする。
【００４６】
ストレートパターン部分１０１ａは、Ｎ＋型のＥＱＲ拡散領域９に電気的接続しつつ、ソース電極１１と対向して平行にチップ全外周に亘って設けられている。
【００４７】
ストレートパターン部分１０１ａは、ＥＱＲ拡散領域９の全体を安定して同電位にする役目をしている。
【００４８】
凹凸パターン部分１０１ｂには、図２に示すように、一定ピッチで平面視、例えば、三角形状の凸パターン３００が設けられている。
【００４９】
このようにＥＱＲ電極１０１に凹凸パターン部分１０１ｂを設けると、図２に示すように凸パターン３００のエッジ部３００ａに電気力線が密集する。尚、図２ではソース電極側を高電位、ＥＱＲ電極側を低電位とした場合の電気力線を示す。逆の場合は、電気力線の矢印方向が逆になるだけで同様の効果が得られる。
【００５０】
そして、この凸パターン３００の近傍では強い電界強度が得られ、可動イオン１５が除去しやすくなる。
【００５１】
負電荷を有する可動イオン１５は、ＥＱＲ電極１０１から遠ざけられ、ソース電極１１側に引き付けられ除去される。
【００５２】
反対に、正電荷を有する可動イオン１５は、ＥＱＲ電極１０１側に引き付けられ吸収除去される。
【００５３】
このようにＥＱＲ電極１０１に電気力線が密集する凹凸パターン部分１０１ｂを設けることで、電気力線１０５の分布に強弱（疎密）を生じさせ、電界強度の強い部分（密の部分）で可動イオン１５を効果的に除去する。尚、ＥＱＲ電極１０１と異符号の電荷を有する可動イオン１５は、ＥＱＲ電極１０１に引き付けられて吸収除去される。反対に、ＥＱＲ電極１０１と同符号の電荷を有する可動イオン１５は、ＥＱＲ電極１０１から遠ざけられ、ソース電極１１に吸収除去される。このようにして、可動イオン１５を効果的に除去することにより、空乏層１６の終端位置の変動（図６（ａ）を併せて参照。）は解消し、その結果、耐圧は安定する。
【００５４】
このようにして、電気力線１０５の密領域に存在する可動イオン１５は一方の電極１１，１０１に引き寄せられて除去される。電気力線１０５の疎領域に存在する可動イオン１５は、電磁力の作用により、先ず、電気力線１０５の密領域に移動させられた後、一方の電極１１，１０１（イオンと異符号の電極）に引き付けられて除去される。
【００５５】
このようにして、層間絶縁膜８表面の可動イオン１５は除去され、空乏層１６の終端位置（図６（ａ）を併せて参照。）は変動せず、ＭＯＳＦＥＴの耐圧は安定する。
【００５６】
凹凸パターン部分１０１ｂを設けた分、ＥＱＲ電極１０１の抵抗成分が若干増加するが、凸パターン３００の配列ピッチや厚みを調整することで問題とならない。
【００５７】
次に、上記の半導体装置１００の製造方法を説明する。
【００５８】
上記特許文献１で説明した半導体装置１００の製造方法と異なる点だけを説明する。
【００５９】
先ず、チップ表面全面に所定の金属を付着させた後、各電極１０１，１１，ＧＰ，ＧＦをフォトリソグラフィ法およびエッチングを用いて同時形成する。この際に用いる、ＥＱＲ電極１０１の部分のレジストマスクのパターンは、ストレートパターン部分１０１ｂのマスクパターンとする。
【００６０】
その後、ＥＱＲ電極１０１の凹凸パターン部分１０１ｂをフォトリソグラフィ法およびエッチングを用いて形成する。この際に用いるレジストマスクのパターンは、凹凸パターン部分１０１ｂ部分のみが開口したマスクパターンとする。
【００６１】
（まとめ）
（１）以上説明したように本実施形態において半導体装置１００は、以下のように構成されている。即ち、半導体装置１００は、半導体基板表面ｅにソース電極１１を有する縦型ＭＯＳＦＥＴが形成されるＦＥＴセル領域２１（アクティブ領域）と、半導体基板表面ｅにソース電極１１と距離を隔てて形成されるＥＱＲ電極１０１を有するチャネルストッパ領域２２（チャネルストストップ領域）と、を備えている。ＥＱＲ電極１０１は、ソース電極１１とＥＱＲ電極１０１との電極間距離ｄが一部において他の部分よりも小さくなるように形成される。以上の構成によれば、上記電極間に形成される電気力線１０５が部分的に密集することになるので、上記電極間に存在する可動イオン１５（外部可動電荷）は、ソース電極１１とＥＱＲ電極１０１のうち何れか一方に強力に引き寄せられることになる。即ち、上記電極間に存在する上記の可動イオン１５が取り除かれるので、逆バイアス印加時に半導体基板２００内に形成される空乏層１６の終端位置が安定し、この結果、ＭＯＳＦＥＴの逆バイアス耐圧特性が安定することになる。そして、ＭＯＳＦＥＴの逆バイアス耐圧特性が安定するので、半導体装置１００間での寿命の長短のバラツキが抑えられる。
【００６２】
なお、上記実施形態では、ＥＱＲ電極１０１が、ソース電極１１とＥＱＲ電極１０１との電極間距離ｄが一部において他の部分よりも小さくなるように形成される、としたがこれに代えて、ソース電極１１が、ソース電極１１とＥＱＲ電極１０１との電極間距離ｄが一部において他の部分よりも小さくなるように形成されるとしてもよい。要するに、電極間距離ｄが一部において他の部分よりも小さくなるのであれば、ソース電極１１とＥＱＲ電極１０１の何れの形状に変化を付けようと、ソース電極１１とＥＱＲ電極１０１の双方の形状に変化を付けようと、任意に選択することができる。
【００６３】
（２）また、上記実施形態では、ＥＱＲ電極１０１は、上記電極間距離ｄを一定に維持するストレートパターン部分１０１ａ（第１の層）と、半導体基板表面ｅとストレートパターン部分１０１ａを挟んで反対側に形成され、上記電極間距離ｄを一部において他の部分よりも小さくする凹凸パターン部分１０１ｂ（第２の層）と、を含んで構成されている。以上の構成によれば、上記電極間に形成される電気力線１０５を部分的に密集させる機能と、チャネルストッパ領域２２が備えるチャネルストップとしての機能と、を問題なく両立させることができる。
【００６４】
なお、上記実施形態では、ＥＱＲ電極１０１がストレートパターン部分１０１ａと凹凸パターン部分１０１ｂを含んで構成されるとしたが、これに代えて、ソース電極１１が、ストレートパターン部分１０１ａに相当するパターンと、凹凸パターン部分１０１ｂに相当するパターンと、を含んで構成されるようにしてもよい。
【００６５】
（３）また、上記実施形態において、ＥＱＲ電極１０１には、上記電極間距離ｄを一部において他の部分よりも小さくする凹凸パターン部分１０１ｂ（凹凸パターン）が形成されている。以上の構成によれば、簡素な構成で、上記電極間に形成される電気力線１０５を部分的に密集させることができる。
【００６６】
もちろん、上記の凹凸パターン部分１０１ｂに相当する凹凸パターンをソース電極１１に形成することとしてもよい。
【００６７】
（４）また、上記実施形態において、凹凸パターン部分１０１ｂは、上記電極間に向かって次第に狭まる三角形状の平面形状を含んで形成されている。
【００６８】
以上に本願発明の好適な実施形態を説明したが、上記実施形態は以下のように変更して実施することができる。
【００６９】
（第１変形例）
チャネルストッパ領域２２の構成としては、図１（ｂ）に例示のＥＱＲ構造を採用することに代えて、例えば、図３（ａ）に示すように、Ｎ＋型のＥＱＲ拡散領域９がＰ型ベース領域１４内部に配置され、ＥＱＲ電極１０１と接続されたポリシリコン電極１７を備えるＥＱＲ構造を採用してもよい。
【００７０】
（第２変形例）
また、図３（ｂ）に示すように、高耐圧特性（例えば６００Ｖ）を得るために電界集中を緩和する複数のガードリングＧＲを備えた構造の半導体装置１００にも上述した電気力線を集中させて可動イオン１５を除去する技術を適用することができる。
【００７１】
（第３変形例）
また、図４に示すように、上記の凹凸パターン部分１０１ｂは、上記電極間に向かって延びる四角形状の平面形状を含んで形成されていてもよい。この場合も、ＥＱＲ電極１０１は凸パターン３０１を備え、凸パターン３０１は電気力線１０５を部分的に集中させるためのエッジ部３０１ａを有している。更に言えば、ソース電極１１とＥＱＲ電極１０１との間で形成される電気力線１０５が部分的に集中するようであれば、図１（ａ）や図４に例示の形状に限られず、他の形状を採用することができる。
【００７２】
そして、このような高耐圧品の半導体装置１００の表面は、通常、保護膜としてのポリイミド膜（図示せず）で被覆されるが、コストダウンを目的に、この保護膜が省略される場合には、外装用エポキシ樹脂からの可動イオン１５の侵入が容易となるため、特に上述した可動イオン１５除去効果が顕著に期待される。
【００７３】
（付記１）
半導体装置は、複数のＦＥＴセルからなるセル領域が形成された半導体層と、半導体層にセル領域を取り囲むように配置された、チャネルストッパとしての環状拡散領域と、環状拡散領域上に、環状拡散領域と電気的接続して重畳配置されたＥＱＲ（等電位リング）電極とを備え、ＥＱＲ電極１０１のパターンに（電気力線が密集する）凹凸パターン部分１０１ｂを設けていることとしてもよい。
【００７４】
（付記２）
凹凸パターン部分１０１ｂは、ＥＱＲ電極１０１の表面層に設けられてもよい。
【００７５】
（付記３）
凹凸パターン部分１０１ｂは、三角形状を有するパターンであってもよい。
【００７６】
（付記４）
凹凸パターン部分１０１ｂは、矩形状を有するパターンであってもよい。
【符号の説明】
【００７７】
１１  ソース電極
２１  ＦＥＴセル領域
２２  チャネルストッパ領域
１０１  ＥＱＲ電極
１０１ａ  ストレートパターン部分
１０１ｂ  凹凸パターン部分
１００  半導体装置
２００  半導体基板
【図１】
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【図２】
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【図３】
2011129616.tif 000005
【図４】
2011129616.tif 000006
【図５】
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【図６】
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