(57)【要約】【課題】ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを提供する。【解決手段】炭化珪素半導体装置２００は、炭化珪素基板１０と、炭化珪素基板１０上に形成された炭化珪素層２０と、炭化珪素層２０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０を介して炭化珪素層２０上の所定位置に形成され、ＩＩＩ族軽元素であるＢ、ＡｌまたはＧａをｐ型ドーパントとして含む多結晶シリコンからなるゲート電極４０とを有する。そして、ゲート電極４０中の上記ｐ型ドーパントを、ゲート電極４０直下の炭化珪素層２０とゲート絶縁膜３０との界面近傍に拡散させ、上記ｐ型ドーパントによって界面近傍の不純物準位をパッシベーションする。【選択図】図１１
2011146426.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成された絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、
前記ゲート電極はＢ、ＡｌまたはＧａのいずれかを不純物として含むとともに、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素基板と、
前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、
前記炭化珪素層上に形成されたボロンリンガラスからなる絶縁膜と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成されたゲート電極とを備え、
前記炭化珪素層内であって、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に、前記絶縁膜中のＢまたはＰを不純物として含むことを特徴とする炭化珪素半導体装置。
【請求項３】
前記炭化珪素層は、前記ゲート電極直下の表層に炭化珪素エピタキシャル層が形成されたことを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記不純物は、前記界面に対して５ｎｍ以内の距離に存在することを特徴とする請求項１ないし請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置に、Ｂ、ＡｌまたはＧａを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、
前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項６】
炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、
前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる前記炭化珪素層上にボロンリンガラスからなる絶縁膜を形成する工程と、
前記絶縁膜を介して、前記炭化珪素層上の所定位置にゲート電極を形成する工程と、
前記絶縁膜中のＢまたはＰを、前記炭化珪素層内であって前記絶縁膜と前記炭化珪素層との界面近傍に拡散させる拡散工程と、
前記不純物を活性化するためのアニールを行う工程と
を含む炭化珪素半導体装置の製造方法。
【請求項７】
前記イオン注入領域を形成する工程の後、前記炭化珪素層の最表層に炭化珪素エピタキシャル層を形成する工程をさらに含むことを特徴とする請求項５または請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記拡散工程において、前記不純物を前記界面に対して５ｎｍ以内の距離まで拡散させることを特徴とする請求項５ないし請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素を材料とする半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
シリコンを用いたパワーデバイスの物性限界を打破するために、近年、炭化珪素を用いたパワーデバイスの開発が行われている。炭化珪素パワーデバイスの１つであり、主にスイッチング素子として用いられる炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）については、オン抵抗低減のため、ＭＯＳＦＥＴチャネル部のキャリア移動度（チャネル移動度）を高くすることが要求されている。
【０００３】
従来の炭化珪素ＭＯＳＦＥＴとして、チャネル部のドーピングタイプをｎ型とし、ゲート電極をｐ型多結晶シリコンで形成することにより、チャネル移動度の改善とゲート閾値電圧の適正な保持を両立させたものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４―７１７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
炭化珪素を用いたＭＯＳＦＥＴでは、ＭＯＳ構造部のゲート絶縁膜と炭化珪素半導体層との界面に高密度の界面準位が発生し、チャネル移動度がバルク移動度に比べて著しく低下する。このため炭化珪素ＭＯＳＦＥＴではオン抵抗が高くなり、低損失化の障害になっていた。チャネル部のドーピングタイプをｎ型にすることでチャネル移動度を高くできるが、逆にゲート閾値電圧が低下してしまい、デバイスの安全動作上問題になる。特許文献１に示された炭化珪素ＭＯＳＦＥＴおよびその製造方法では、多結晶シリコンゲート電極を従来一般的に用いられるｎ型からｐ型に変更することで、ゲート閾値電圧を１Ｖ程度高くし、チャネル移動度とゲート閾値電圧のトレードオフを改善しているが、その改善の程度は僅かであった。
【０００６】
本発明はこのような問題を解決するためになされたものであり、ゲート閾値電圧を低下させることなく、チャネル移動度を向上できる炭化珪素半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
この発明に係る炭化珪素半導体装置は、炭化珪素基板と、前記炭化珪素基板上に形成され、エピタキシャル層とイオン注入領域とからなる炭化珪素層と、前記炭化珪素層上に形成された絶縁膜と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に形成された多結晶シリコンからなるゲート電極とを備え、前記ゲート電極はＢ、ＡｌまたはＧａのいずれかを不純物として含むとともに、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を含むことを特徴とするものである。
【０００８】
また、この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に炭化珪素エピタキシャル層を形成する工程と、前記炭化珪素エピタキシャル層内にイオン注入領域を形成する工程と、前記炭化珪素エピタキシャル層と前記イオン注入領域とからなる炭化珪素層上に絶縁膜を形成する工程と、前記絶縁膜を介して、前記炭化珪素層上の所定位置に、Ｂ、ＡｌまたはＧａを不純物として含む多結晶シリコンからなるゲート電極を形成する工程と、前記ゲート電極直下の前記炭化珪素層と前記絶縁膜との界面近傍に前記不純物を拡散させる拡散工程と、前記不純物を活性化するためのアニールを行う工程とを含むものである。
【発明の効果】
【０００９】
この発明によれば、ゲート絶縁膜と炭化珪素半導体層との界面にｐ型ドーパントであるＢ、ＡｌまたはＧａのいずれかを導入することで、界面に存在する界面準位が低減される。また、ゲート電極が仕事関数の高いｐ型多結晶シリコンで構成されるため、ゲート閾値電圧は高く保持される。その結果、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを容易に得ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１における炭化珪素半導体装置の構成を示す断面図である。
【図２】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図３】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図４】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図５】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図６】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図７】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図８】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図９】この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１０】この発明の実施の形態１における炭化珪素半導体装置の実効チャネル移動度のピーク値とゲート閾値との関係を、比較例とともに示す図である。
【図１１】この発明の実施の形態２における炭化珪素半導体装置の構成を示す断面図である。
【図１２】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１３】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１４】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１５】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１６】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１７】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１８】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図１９】この発明の実施の形態２における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は、この発明の実施の形態１における炭化珪素半導体装置の構成を示す断面図である。また、図２〜図９は、この発明の実施の形態１における炭化珪素半導体装置の製造工程の一部を示す断面図である。
【００１２】
まず、図１を参照して、実施の形態１における炭化珪素半導体装置の構成について説明する。
【００１３】
図１において、炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴ１００は、炭化珪素基板１０と、炭化珪素基板１０上に形成された炭化珪素層２０と、炭化珪素層２０上に形成された絶縁膜３０と、絶縁膜３０上に形成されたゲート電極４０と、炭化珪素層２０上に形成されたソース電極５０およびドレイン電極６０とを有している。炭化珪素層２０は、炭化珪素エピタキシャル層２１と、イオン注入領域またはエピタキシャル層であるｐ型ベース領域２２と、イオン注入領域であるｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂおよびｐ型ベースコンタクト用ｐ＋＋領域２４とから形成される。
【００１４】
炭化珪素エピタキシャル層２１は炭化珪素基板１０上に形成されており、この炭化珪素エピタキシャル層２１の表層部には、ｐ型ベース領域２２が形成されている。そして、ｐ型ベース層２２の内部には、ｎ型ソース領域２３ａとｎ型ドレイン領域２３ｂとが所定の間隔をおいて、炭化珪素層２０の表面に接するように形成されており、ｎ型ソース領域２３ａと隣接する位置にはｐ型ベースコンタクト用ｐ＋＋領域２４が形成されている。
【００１５】
そして、炭化珪素層２０の表面には、ゲート絶縁膜３０が形成されており、このゲート絶縁膜３０を介して、炭化珪素層２０上にゲート電極４０が形成されている。ゲート電極４０は、絶縁膜３０を介して、ｎ型ソース領域２３ａおよびｎ型ドレイン領域２３ｂの一部を覆うように形成されている。また、ゲート電極４０にはＩＩＩ族軽元素であるＢ、ＡｌまたはＧａのいずれかがｐ型不純物として含まれている。
【００１６】
また、ソース電極５０およびドレイン電極６０は炭化珪素層２０上に形成されており、ソース電極５０はｎ型ソース領域２３ａおよびｐ型ベースコンタクト用ｐ＋＋領域２４と、ドレイン電極６０はｎ型ドレイン領域２３ｂとにそれぞれ接続されている。
【００１７】
そして、ゲート電極４０直下の炭化珪素層２０内に形成されたチャネル領域とゲート絶縁膜３０との界面近傍には、ゲート電極４０に含まれるｐ型不純物であるＢ、ＡｌまたはＧａのいずれかが拡散されている。
【００１８】
次に、図２〜図９を参照して、実施の形態１における炭化珪素半導体装置の製造方法について説明する。
【００１９】
まず、図２に示すように、炭化珪素基板１０の上に熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００〜１８００℃、気圧２５０ｈＰａ（ｍｂａｒ）、キャリアガス種：Ｈ２、生成ガス種：ＳｉＨ４、Ｃ３Ｈ８の条件で、膜厚０．３μｍ以上の炭化珪素エピタキシャル層２１を積層する。
【００２０】
次に、図３に示すように、炭化珪素エピタキシャル層２１の表層部に、深さ０．５〜３．０μｍ、濃度１×１０１５〜１×１０１９ｃｍ−３のＡｌ、Ｂ、またはＧａイオンを注入し、ｐ型ベース領域２２を形成する。あるいは、炭化珪素エピタキシャル層２１の上にｐ型の炭化珪素エピタキシャル層をさらに成膜してｐ型ベース領域２２としてもよい。
【００２１】
次に、ｐ型ベース領域層２２の上に選択イオン注入用マスク（図示せず）を形成し、図４に示すように、ｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂに、深さ０．１〜２．０μｍ、濃度１×１０１８〜１×１０２０ｃｍ−３のＮ、ＡｓまたはＰイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク（図示せず）を形成し、ｐ型ベースコンタクト用ｐ＋＋領域２４に、深さ０．１〜２．０μｍ、濃度１×１０１９〜１×１０２１ｃｍ−３のＡｌ、Ｂ、あるいはＧａイオンを注入する。
【００２２】
そして、選択イオン注入用マスクを除去した後、温度１３００〜２１００℃で活性化アニールを行い、イオン注入領域であるｐ型ベース領域２２、ｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂ、およびｐ型ベースコンタクト用ｐ＋＋領域２４を電気的に活性化する。これにより、ｎ型ソース領域２３ａとｎ型ドレイン領域２３ｂとの間の炭化珪素層２０であるｐ型ベース領域２２にｎ型チャネル領域が形成されることになる。
【００２３】
次に、図５に示すように、温度８００〜１４００℃での表面熱酸化、あるいはＣＶＤ法による膜積層プロセスにより、ゲート絶縁膜３０を炭化珪素層２０の表面全面に成膜する。
【００２４】
次いで、図６に示すように、ゲート絶縁膜３０上に、ＣＶＤ法により多結晶シリコン膜４０ａを不純物ドーピングなしで積層する。あるいは、多結晶シリコン膜４０ａの積層時にＩＩＩ族軽元素であるＡｌ、Ｂ、またはＧａを含むドーピングガスを導入することでｐ型多結晶シリコン膜４０ａを積層してもよい。
【００２５】
上記工程で、不純物ドーピングなしで多結晶シリコン膜４０ａを積層した場合には、図７に示すように、ｐ型ドーパントとして、ＩＩＩ族軽元素であるＢ、Ａｌ、あるいはＧａイオンを多結晶シリコン膜４０ａに注入する。なお、ｐ型ドーパントの濃度は１０１９〜１０２２ｃｍ−３程度にすることが望ましい。
【００２６】
次に、図８に示すように、リソグラフィおよびエッチング技術により、ｎ型ソース領域２３ａおよびｎ型ドレイン領域２３ｂがゲート絶縁膜３０を介して両端部に位置するような形状に、多結晶シリコン膜４０ａを成形する。その後、温度６００〜１１００℃で熱処理を例えば１〜３００秒行い、多結晶シリコン膜４０ａに導入されたＩＩＩ族軽元素であるＢ、ＡｌまたはＧａのいずれかからなるｐ型ドーパントを多結晶シリコン膜４０ａの深さ方向、およびゲート絶縁膜３０、およびゲート絶縁膜３０と炭化珪素層２０の界面近傍まで拡散させる。これにより、多結晶シリコン膜４０ａはゲート電極４０になり、更にゲート絶縁膜３０と炭化珪素層２０との界面近傍まで拡散したｐ型ドーパントは、界面近傍に存在する界面準位をパッシベーションする。
【００２７】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるｐ型ドーパントが前記界面に対して５ｎｍ以内の距離に存在することが好ましい。
【００２８】
次に、図９に示すように、ｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂおよびｐ型ベースコンタクト用ｐ＋＋領域２４上のゲート絶縁膜３０をリソグラフィおよびエッチング技術によって除去し、ｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂおよびｐ型ベースコンタクト用ｐ＋＋領域２４を表面に露出させる。
【００２９】
そして、表面に露出したｎ型ソース領域２３ａ、ｎ型ドレイン領域２３ｂおよびｐ型ベースコンタクト用ｐ＋＋領域２４上の一部にＮｉを積層し、ソース電極５０とドレイン電極６０を形成する。コンタクト電極用の材料としてはＮｉ以外に、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いても良い。最後に、ソース電極５０とドレイン電極６０を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度９５０〜１０００℃、処理時間２０〜６０秒間、昇温速度１０〜２５℃／秒の熱処理を行う。これにより、図１に示すような炭化珪素ＭＯＳＦＥＴ１００の素子構造の主要部が完成する。
【００３０】
このようにして作製した横型ＭＯＳＦＥＴから得られた、実効チャネル移動度のピーク値とゲート閾値の関係を図１０に示す。ただし、図１０において、「○」印で示したプロットは従来のｎ型多結晶シリコンゲート電極を有する炭化珪素ＭＯＳＦＥＴ（構造はゲート電極４０を除いて図１で示すものと同一）の値であり、「△」印で示したプロットは本実施の形態の製造方法で作製した炭化珪素ＭＯＳＦＥＴ１００の値である。得られた実効チャネル移動度ピーク値は、本実施の形態の製造方法を適用することで高くなり、ｐ型ドーパントのドーズ量を増やすことで更に高くなる。これは、ゲート絶縁膜３０と炭化珪素層２０との界面近傍まで拡散する不純物濃度が増大することで、界面準位がより高密度にパッシベーションされたことによるものである。また、ゲート電極４０はｐ型であるため、ゲート閾値が高く保持されている。その結果、チャネル移動度とゲート閾値のトレードオフが、従来の方法で作製したＭＯＳＦＥＴと比較して大幅に改善される。
【００３１】
上記で示した炭化珪素ＭＯＳＦＥＴでは、ゲート絶縁膜と炭化珪素半導体層との界面に不純物ドーパントが導入されることで、界面に存在する界面準位が低減される。その結果、図１０の△プロットに示すように、チャネル移動度が従来のｎ型多結晶シリコンゲート電極ＭＯＳＦＥＴ（○プロット）よりも高くなる。また、ゲート電極４０が仕事関数の高いｐ型多結晶シリコンで構成されるため、ゲート閾値は高く保持される。その結果、チャネル移動度とゲート閾値のトレードオフが大きく改善される。またその効果は、ｐ型多結晶シリコン電極や、ゲート絶縁膜３０と炭化珪素層２０との界面に導入される不純物ドーパントの濃度が高くなるに従い、より顕著になる。一般的に、珪素を用いたｐ型ゲートＭＯＳＦＥＴでは、Ｂ等がチャネル領域にまで拡散することで不具合を引き起こすが、炭化珪素では不純物の拡散係数が極めて低いため、珪素ＭＯＳＦＥＴで問題になるような不具合は起きない。
【００３２】
このように、本実施の形態によれば、多結晶シリコンからなるゲート電極４０をＩＩＩ族軽元素であるＢ、ＡｌまたはＧａのいずれかの不純物をドーピングすることによりｐ型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、ゲート閾値を高い値に保持したまま、実効チャネル移動度を高くできる炭化珪素ＭＯＳＦＥＴを容易に得ることが可能となった。
【００３３】
実施の形態２．
図１１は、この発明の実施の形態２における炭化珪素半導体装置の構成を示す断面図である。また、図１２〜図１９は、この発明の実施の形態２における炭化珪素半導体装置の製造工程を示す断面図である。
【００３４】
まず、図１１を参照して、実施の形態２における炭化珪素半導体装置の構成について説明する。
【００３５】
図１１において、炭化珪素半導体装置である縦型ＭＯＳＦＥＴ２００は、炭化珪素基板１０と、炭化珪素基板１０の表面に形成された炭化珪素層２０と、炭化珪素層２０上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極４０と、炭化珪素層２０上に形成されたソース・ベース共通電極５１と、炭化珪素基板１０の裏面に形成されたドレイン電極６０と、ゲート電極４０上に形成された層間絶縁膜７０とを有している。そして、炭化珪素層２０は、炭化珪素エピタキシャル層２１と、イオン注入領域またはエピタキシャル層であるｐ型ベース領域２２と、イオン注入領域であるｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４と、炭化珪素エピタキシャル追成長層２５とから形成される。
【００３６】
炭化珪素エピタキシャル層２１は炭化珪素基板１０上に形成されており、炭化珪素エピタキシャル層２１の表層部には、ｐ型ベース領域２２が形成されている。この炭化珪素エピタキシャル層２１の表層部には、間隔をおいて、一対のｐ型ベース領域２２が形成されている。そして、一対のｐ型ベース領域２２の内部の所定位置には、それぞれｎ型ソース領域２３が炭化珪素層２０の表面に接するように形成されており、ｎ型ソース領域２３と隣接する位置にはｐ型ベースコンタクト用ｐ＋＋領域２４が形成されている。そして、炭化珪素層２０の表面には、炭化珪素エピタキシャル追成長層２５が形成されており、この炭化珪素エピタキシャル追成長層２５は、炭化珪素エピタキシャル層２１、ｐ型ベース領域２２およびｎ型ソース領域２３の一部を覆うように形成されている。
【００３７】
そして、炭化珪素層２０の表面には、ゲート絶縁膜３０が形成されており、このゲート絶縁膜３０を介して、炭化珪素追成長層２５上にゲート電極４０が形成されている。ゲート電極４０は、絶縁膜３０を介して、ｎ型ソース領域２４の一部を覆うように形成される。また、ゲート電極４０にはＩＩＩ族軽元素であるＢ、ＡｌまたはＧａのいずれかがｐ型不純物として含まれている。
【００３８】
また、ソース・ベース共通電極５１が炭化珪素層２０上に形成されており、ソース・ベース共通電極５１はｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４と接続されている。
【００３９】
なお、本実施の形態においては、チャネル移動度を向上させるため、ゲート電極４０直下の炭化珪素層２０の最表面に炭化珪素エピタキシャル追成長層２５を設けたが、この炭化珪素エピタキシャル追成長層２５を形成せず、ゲート絶縁膜３０を炭化珪素層２０上に直接形成してもよい。
【００４０】
そして、ゲート電極４０直下の炭化珪素層２０とゲート絶縁膜３０との界面近傍に、ゲート電極４０に含まれるＢ、ＡｌまたはＧａのいずれかのｐ型ドーパントが拡散されている。
【００４１】
次に、実施の形態２における、炭化珪素半導体装置の製造方法を図１２〜１９を参照して説明する。
【００４２】
まず、図１２に示すように、オフ角を有する炭化珪素基板１０の上に熱ＣＶＤ法により、温度１５００〜１８００℃、気圧２５０ｈＰａ（ｍｂａｒ）、キャリアガス種：Ｈ２、生成ガス種：ＳｉＨ４、Ｃ３Ｈ８の条件で、膜厚１．０〜１００μｍの炭化珪素エピタキシャル層２１を積層する。
【００４３】
次に、炭化珪素エピタキシャル層２１の上に選択イオン注入用マスク（図示せず）を形成し、図１３に示すように、ｐ型ベース領域２２に、深さ０．５〜３．０μｍ、濃度１×１０１５〜１×１０１９ｃｍ−３のＡｌ、Ｂ、またはＧａイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスク（図示せず）を形成し、ｎ型ソース領域２３に、深さ０．１〜２．０μｍ、濃度１×１０１８〜１×１０２０ｃｍ−３のＮ、Ａｓ、あるいはＰイオンを注入する。選択イオン注入用マスクを除去した後、新たに選択イオン注入用マスクを形成し、ｐ型ベースコンタクト用ｐ＋＋領域２４に、深さ０．１〜２．０μｍ、濃度１×１０１９〜１×１０２１ｃｍ−３のＡｌ、Ｂ、またはＧａイオンを注入する。
【００４４】
選択イオン注入用マスクを除去した後、温度１３００〜２１００℃で活性化アニールを行い、ｐ型ベース領域２２、ｎ型ソース領域２３、ｐ型ベースコンタクト用ｐ＋＋領域２４を電気的に活性化する。
【００４５】
次に、図１４に示すように、ｐ型ベース領域２２、ｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４を含む炭化珪素エピタキシャル層２１の上にチャネル用炭化珪素エピタキシャル追成長層２５を積層し、リソグラフィおよびＲＩＥ（Ｒｅｌａｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術により、一対のｐ型ベース領域２２の間に露出した炭化珪素エピタキシャル層２１が中央に位置し、それぞれのｐ型ベース領域２２およびｎ型ソース領域２３が両端部に位置するような形状にする。あるいは、チャネル用炭化珪素エピタキシャル追成長層２５を形成せずに次の工程に進んでも良い。チャネル用炭化珪素エピタキシャル追成長層２５を形成した場合、炭化珪素エピタキシャル追成長層２５にｎ型チャネル領域が形成されることになる。
【００４６】
そして、温度８００〜１４００℃で表面を熱酸化した後、フッ化水素酸により熱酸化膜を除去し（犠牲酸化プロセス）、炭化珪素層２０の表面全面に、ゲート絶縁膜３０を形成する。
【００４７】
次に、図１５に示すように、熱ＣＶＤプロセスにより多結晶シリコン膜４０ａを不純物ドーピングなしで積層する。あるいは、積層時にＩＩＩ族軽元素であるＡｌ、Ｂ、あるいはＧａを含むドーピングガスを導入することでｐ型多結晶シリコン膜４０ａを積層してもよい。
【００４８】
上記工程で、不純物ドーピングなしで多結晶シリコン膜４０ａを積層した場合には、図１６に示すように、ｐ型ドーパントとして、ＩＩＩ族軽元素であるＢ、Ａｌ、あるいはＧａイオンを多結晶シリコン膜４０ａに注入する。
なお、ｐ型ドーパントの濃度は１０１９〜１０２２ｃｍ−３程度にすることが望ましい。
【００４９】
次に、図１７に示すように、リソグラフィおよびエッチング技術により、一対のｐ型ベース領域２２の間に露出した炭化珪素エピタキシャル層２１が絶縁膜３０を介して中央に位置し、それぞれのｐ型ベース領域２２およびｎ型ソース領域２３が両端部に位置するような形状に、多結晶シリコン膜４０ａを成形する。
【００５０】
そして、温度６００〜１１００℃で１〜３００秒の熱処理を行い、多結晶シリコン膜４０ａに注入された不純物イオンを多結晶シリコン膜４０ａの深さ方向、およびゲート絶縁膜３０、およびゲート絶縁膜３０と炭化珪素層２０の界面近傍まで拡散させる。これにより、多結晶シリコン膜４０ａはｐ型ゲート電極４０になり、更にゲート絶縁膜３０と炭化珪素層２０の界面近傍まで拡散した不純物イオンは、界面近傍に存在する界面準位をパッシベーションする。
【００５１】
ここで、界面近傍とは、界面近傍に存在する界面準位をパッシベーションする効果を得ることができる範囲をいい、具体的には、不純物であるｐ型ドーパントが前記界面に対して５ｎｍ以内の距離に存在することが好ましい。
【００５２】
次に、図１８に示すように、ソース・ゲート間を電気的に絶縁するための層間絶縁膜７０を素子全面に積層する。
【００５３】
次に、図１９に示すように、各ｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４上のゲート絶縁膜３０および層間絶縁膜７０をリソグラフィおよびエッチング技術によって除去し、ｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４を表面に露出させる。
【００５４】
そして、図１９に示すように、表面に露出したｎ型ソース領域２３およびｐ型ベースコンタクト用ｐ＋＋領域２４にＮｉを積層し、ソース・ベース共通コンタクト電極５０を形成する。コンタクト電極用の材料としては、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いても良い。
【００５５】
次に、炭化珪素基板１０の裏面全面にドレイン電極６０を形成する。この後、ソース・ベース共通電極５１とドレイン電極６０を、接触している炭化珪素と合金化させるために、炭化珪素に対して、温度９５０〜１０００℃、処理時間２０〜６０秒間、昇温速度１０〜２５℃／秒の熱処理を行う。これにより、図１１に示すような縦型ＭＯＳＦＥＴ２００の素子構造の主要部が完成する。
【００５６】
本実施の形態によれば、多結晶シリコンからなるゲート電極４０をＩＩＩ族軽元素であるＢ、ＡｌまたはＧａのいずれかの不純物をドーピングすることによりｐ型とし、更に注入ドーパントを熱処理でゲート絶縁膜と炭化珪素半導体層との界面近傍まで拡散させて界面準位のパッシベーションに用いることにより、ＭＯＳＦＥＴのゲート閾値電圧を十分高く保持しつつチャネル移動度を高くできる。その結果、パワーデバイスとしての安全動作を確保しつつＭＯＳＦＥＴのオン抵抗を大きく低減できる。
【００５７】
実施の形態３．
実施の形態１および実施の形態２の炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴでは、ゲート電極をＩＩＩ族軽元素であるＢ、Ａｌ、Ｇａからなるｐ型ドーパントを含む多結晶シリコンで形成したが、ゲート絶縁膜をボロンリンガラスで形成し、このゲート絶縁膜中に含まれるボロンまたはリンを、炭化珪素層内であってゲート電極直下の炭化珪素層と絶縁膜との界面近傍に拡散させてもよい。
【００５８】
この場合、ゲート絶縁膜をボロンリンガラスで形成する点、ゲート電極にＩＩＩ族軽元素からなる不純物を含む必要がない点で実施の形態１および実施の形態２と相違するが、その他の構成および製造方法は、実施の形態１および実施の形態２と同様である。なお、絶縁膜のボロンリンガラスは公知の製造方法を用いて成膜することができる。
【００５９】
本実施の形態の構成および製造方法によっても、実施の形態１および実施の形態２と同様に、ゲート閾値電圧を高く保持したまま、チャネル移動度を向上できる炭化珪素ＭＯＳＦＥＴを容易に得ることができる。
【００６０】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で様々な変形例や発展例を含むことは言うまでもない。
【符号の説明】
【００６１】
１０  炭化珪素基板、  ２０  炭化珪素層、  ２１  炭化珪素エピタキシャル層、  ２２  ｐ型ベース領域、  ２３,２３ａ  ｎ型ソース領域、  ２３ｂ  ｎ型ドレイン領域、  ２４  ｐ型ベースコンタクト用ｐ＋＋領域、  ２５  炭化珪素エピタキシャル追成長層、  ３０  ゲート絶縁膜、  ４０  ゲート電極、  ５０  ソース電極、  ５１  ソース・ベース共通電極、  ６０  ドレイン電極、  ７０  層間絶縁膜、  １００,２００  炭化珪素ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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