(57)【要約】【課題】２ＤＥＧ（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）チャネルを持つ電力電子素子及びその製造方法を提供する。【解決手段】本発明にかかる電力電子素子は、２ＤＥＧチャネルを形成する、順次に形成された下部及び上部物質層と、上部物質層の上面上に接触したゲートを含み、２ＤＥＧチャネルのゲート下領域はオフ領域であり、前記オフ領域で２ＤＥＧの密度は最小または０である。上部物質層の全体は、連続的で均一な厚さを持つことができる。ゲート下部の上部物質層は、下部及び上部物質層の間の格子定数差を最小化するか、またはなくす不純物を含むことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１半導体層と、
前記第１半導体層上に形成された第２半導体層と、を備え、
前記第１及び第２半導体層のそれぞれは、第１領域と前記第１領域の両側に位置する第２領域とを含み、前記第１領域の前記第１及び第２半導体層間の第１格子定数差は、前記第２領域の前記第１及び第２半導体層間の第２格子定数差より小さく、
前記第２半導体層の前記第１領域上にゲートが形成されており、
前記第１領域の一方側の前記第２領域上に形成されていると共に前記ゲートと離隔しているソースと、前記第１領域の他方側の前記第２領域上に形成されていると共に前記ゲートと離隔しているドレインとを含む電力電子素子。
【請求項２】
前記第２半導体層は、連続的で均一な厚さを持つことを特徴とする請求項１に記載の電力電子素子。
【請求項３】
前記第１領域の前記第２半導体層は少なくとも一つの不純物を含み、前記第２領域の前記第１半導体層は２次元電子ガス（２ＤＥＧ）を含むことを特徴とする請求項１に記載の電力電子素子。
【請求項４】
前記少なくとも一つの不純物は、前記第１及び第２半導体層の主要成分元素より大きい原子番号を持つ少なくとも一つの元素を含み、
前記少なくとも一つの不純物と前記主要成分元素とは、周期律表上で同じ族に属することを特徴とする請求項３に記載の電力電子素子。
【請求項５】
前記基板と前記第１半導体層との間に、バッファ層がさらに備えられたことを特徴とする請求項１に記載の電力電子素子。
【請求項６】
前記少なくとも一つの不純物は、不活性ガスと遷移金属元素のうち少なくとも一つであることを特徴とする請求項３に記載の電力電子素子。
【請求項７】
前記第１及び第２半導体層のそれぞれは、ＩＩＩ−Ｖ族化合物半導体を含むことを特徴とする請求項１に記載の電力電子素子。
【請求項８】
前記第１半導体層はＧａＮ層であり、前記第２半導体層はＡｌＧａＮ層であることを特徴とする請求項７に記載の電力電子素子。
【請求項９】
前記少なくとも一つの不純物はＩｎ、Ｐ及びＡｓのうち少なくとも一つであることを特徴とする請求項３に記載の電力電子素子。
【請求項１０】
前記第２半導体層上に保護層がさらに備えられたことを特徴とする請求項１に記載の電力電子素子。
【請求項１１】
電力電子素子と該電力電子素子の駆動のための回路とを含む集積回路モジュールにおいて、
前記電力電子素子は、請求項１に記載の電力電子素子である集積回路モジュール。
【請求項１２】
基板上に格子定数の異なる第１及び第２半導体層を順次に形成する段階と、
前記第２半導体層の第１領域を画成する段階と、
前記第１領域に少なくとも一つの不純物を注入する段階と、
前記第１領域上にゲートを形成する段階と、
前記第２半導体層の前記第１領域の両側に位置する第２領域のうち一方上に前記ゲートと離隔するソースを形成し、前記第２半導体層の前記第１領域の両側に位置する第２領域のうち他方上に前記ゲートと離隔するドレインを形成する段階と、を含む電力電子素子の製造方法。
【請求項１３】
前記少なくとも一つの不純物は、前記第１及び第２半導体層の主要成分元素より大きい原子番号を持つ少なくとも一つの元素を含み、
前記少なくとも一つの不純物と前記主要成分元素とは、周期律表上で同じ族に属することを特徴とする請求項１２に記載の電力電子素子の製造方法。
【請求項１４】
前記第１領域を画成する段階は、前記第２半導体層の前記第２領域上にマスクを形成して前記第１領域を画成する段階を含み、
前記第１領域に前記少なくとも一つの不純物をドーピングする段階は、イオン注入方法を用いて前記第１領域に前記少なくとも一つの不純物をイオン注入する段階を含み、
前記第１領域上に前記ゲートを形成する段階は、前記マスクを除去する段階を含むことを特徴とする請求項１２に記載の電力電子素子の製造方法。
【請求項１５】
前記ゲート、前記ソース及びドレインは同時に形成されるか、または前記ソース前記ドレイン及び前記ゲートのうちいずれか一方が先に形成されることを特徴とする請求項１２に記載の電力電子素子の製造方法。
【請求項１６】
前記少なくとも一つの不純物は、不活性ガスと遷移金属元素のうち少なくとも一つであることを特徴とする請求項１２に記載の電力電子素子の製造方法。
【請求項１７】
前記第１領域に前記少なくとも一つの不純物をドーピングする段階は、イオン注入法、プラズマ処理法及び熱アニーリング拡散法のうちいずれかの方法を使用して、前記第２半導体層をドーピングする段階を含むことを特徴とする請求項１２に記載の電力電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子に関し、より詳細には、２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：２ＤＥＧ）チャネル（ｃｈａｎｎｅｌ）を持つ電力電子素子及びその製造方法、並びに電力電子素子を含む集積回路（ＩＣ）モジュールに関する。
【背景技術】
【０００２】
代表的な電力電子素子は、ＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。ＨＦＥＴは、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）とも呼ばれる。
【０００３】
ＨＦＥＴは、高い電圧が印加される分野に使われうる。ＨＦＥＴは、高い破壊電圧を持つ。これにより、ＨＦＥＴは高い電力密度を持ちながらも、サイズは縮小されうる。ＨＦＥＴが高い破壊電圧を持つようにするために、ＨＦＥＴには広いバンドギャップを持つ半導体、例えば、化合物半導体が使われる。ＨＦＥＴはまた、高い熱伝導性を持つ。したがって、冷却システムが省略できる。ＨＦＥＴはまた、高い飽和電子移動速度を持つ。したがって、高速スイッチングのような高速動作が可能である。
【０００４】
ＨＦＥＴは、形成過程で２ＤＥＧチャネルが形成される。２ＤＥＧチャネルは常にＯＮ状態であるため、これを解決するための多様な構造のＨＦＥＴが提案されている。
【０００５】
提案されたＨＦＥＴでは、２ＤＥＧチャネルの一部をＯＦＦ状態にするために多様な方法が使われる。例えば、２ＤＥＧチャネルの一部を直接除去する方法が使われうる。また、エッチング及び埋め込み工程において、２ＤＥＧチャネル上に形成された物質層の一部の領域を２ＤＥＧチャネル近くまでエッチングした後、エッチングされた部分をゲートで埋め込む方法が使われうる。更に、２ＤＥＧチャネルの所定領域をオフ状態にするために、前記所定領域上に別途の物質層をさらに形成する方法が使われることもある。
【０００６】
しかし、これらの方法は、ＨＦＥＴの２ＤＥＧチャネル形成物質層をエッチングし、エッチングされた部分を所定の物質で埋め込むか、または２ＤＥＧチャネル上に別途の物質層をさらに形成するため、工程が複雑になりうる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、２ＤＥＧの所定領域をオフ状態にするためのエッチングされた部分や、別途の追加的な物質層を含まない電力電子素子を提供するところにある。
【０００８】
本発明の他の課題は、工程を単純化できる電力電子素子の製造方法を提供することである。
【０００９】
本発明のさらに他の課題は、前記電力電子素子を含む集積回路モジュールを提供することである。
【課題を解決するための手段】
【００１０】
本発明による電力電子素子は、基板と、前記基板上に形成された第１半導体層と、前記第１半導体層上に形成された第２半導体層と、を備え、前記第１及び第２半導体層のそれぞれは、第１領域と前記第１領域の両側に位置する第２領域とを含み、前記第１領域の前記第１及び第２半導体層間の第１格子定数差は、前記第２領域の前記第１及び第２半導体層間の第２格子定数差より小さく、前記第２半導体層の前記第１領域上にゲートが形成されており、前記第１領域の一方側の前記第２領域上に形成されていると共に前記ゲートと離隔しているソースと、前記第１領域の他方側の前記第２領域上に形成されていると共に前記ゲートと離隔しているドレインとを含む。
【００１１】
かかる電力電子素子において、前記第２半導体層は、連続的で均一な厚さを持つ。
【００１２】
前記第１領域の前記第２半導体層は少なくとも一つの不純物を含み、前記第２領域の前記第１半導体層は２次元電子ガス（２ＤＥＧ）を含む。
【００１３】
前記少なくとも一つの不純物は、前記第１及び第２半導体層の主要成分元素より大きい原子番号を持つ少なくとも一つの元素を含み、前記少なくとも一つの不純物と前記主要成分元素とは、周期律表上で同じ族に属する。
【００１４】
前記基板と前記第１半導体層との間に、バッファ層がさらに備えられる。
【００１５】
前記少なくとも一つの不純物は、不活性ガスと遷移金属元素のうち少なくとも一つである。
【００１６】
前記第１及び第２半導体層のそれぞれは、ＩＩＩ−Ｖ族化合物半導体を含む。
【００１７】
前記第１半導体層はＧａＮ層であり、前記第２半導体層はＡｌＧａＮ層である。
【００１８】
前記少なくとも一つの不純物はＩｎ、Ｐ及びＡｓのうち少なくとも一つである。
【００１９】
前記第２半導体層上に保護層がさらに備えられる。
【００２０】
本発明による集積回路モジュールは、電力電子素子と該電力電子素子の駆動のための回路とを含み、前記電力電子素子は、前述した本発明による電力電子素子である。
【００２１】
本発明による電力電子素子の製造方法は、基板上に格子定数の異なる第１及び第２半導体層を順次に形成する段階と、前記第２半導体層の第１領域を画成する段階と、前記第１領域に少なくとも一つの不純物を注入する段階と、前記第１領域上にゲートを形成する段階と、前記第２半導体層の前記第１領域の両側に位置する第２領域のうち一方上に前記ゲートと離隔するソースを形成し、前記第２半導体層の前記第１領域の両側に位置する第２領域のうち他方上に前記ゲートと離隔するドレインを形成する段階と、を含む。
【００２２】
かかる製造方法において、前記少なくとも一つの不純物は、前記第１及び第２半導体層の主要成分元素より大きい原子番号を持つ少なくとも一つの元素を含み、前記少なくとも一つの不純物と前記主要成分元素とは、周期律表上で同じ族に属する。
【００２３】
前記第１領域を画成する段階は、前記第２半導体層の前記第２領域上にマスクを形成して前記第１領域を画成する段階を含み、前記第１領域に前記少なくとも一つの不純物をドーピングする段階は、イオン注入方法を用いて前記第１領域に前記少なくとも一つの不純物をイオン注入する段階を含み、前記第１領域上に前記ゲートを形成する段階は、前記マスクを除去する段階を含む。
【００２４】
前記ゲート、前記ソース及びドレインは同時に形成されるか、または前記ソース、前記ドレイン及び前記ゲートのうちいずれか一方が先に形成される。
【００２５】
前記少なくとも一つの不純物は、不活性ガスと遷移金属元素のうち少なくとも一つである。
【００２６】
前記第１領域に前記少なくとも一つの不純物をドーピングする段階は、イオン注入法、プラズマ処理法及び熱アニーリング拡散法のうちいずれかの方法を使用して、前記第２半導体層をドーピングする段階を含む。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による電力電子素子を示した断面図である。
【図２】図１の電力電子素子を含む集積回路モジュールの平面図である。
【図３】本発明の一実施形態による電力電子素子の製造方法を示した断面図である。
【図４】本発明の一実施形態による電力電子素子の製造方法を示した断面図である。
【図５】本発明の一実施形態による電力電子素子の製造方法を示した断面図である。
【図６】本発明の一実施形態による電力電子素子の製造方法を示した断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態による電力電子素子及びその製造方法、並びに電力電子素子を含む集積回路（ＩＣ）モジュールを、添付された図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。
【００２９】
まず、本発明の一実施形態による電力電子素子を説明する。下記で説明される電力電子素子はＨＦＥＴでありうる。
【００３０】
図１は、本発明の一実施形態による電力電子素子を示す。
【００３１】
図１に示されているように、基板１０上にバッファ層１５、下部半導体層２０及び上部半導体層３０が順次に積層されている。下部及び上部半導体層２０、３０のうち一方は第１半導体層であり、他方は第２半導体層でありうる。上部半導体層３０上に前記順次に積層された積層物の表面を保護するための保護膜が存在しうる。前記保護膜は、例えば、窒化膜であることができ、他の絶縁膜であることもできる。前記窒化膜は、例えば、ＳｉＮ膜でありうる。上部半導体層３０全体は単一層であると共に連続的であり、且つ均一な厚さを持つことができる。バッファ層１５は省略してもよい。上部半導体層３０上にゲート４０、ソース５０及びドレイン６０が存在する。ゲート４０、ソース５０及びドレイン６０は互いに離隔している。ゲート４０は、上部半導体層３０の上面上に直接接触できる。また、上部半導体層３０の上面に酸化膜または窒化膜を形成した後、ゲート４０を形成することもできる。ゲート４０、ソース５０及びドレイン６０は、単層または複層でありうる。基板１０は、例えば、シリコン基板、ＧａＮ基板、ＳｉＣ基板またはサファイア基板でありうる。下部半導体層２０及び上部半導体層３０は、格子定数の異なる化合物半導体層でありうる。例えば、上部半導体層３０は、下部半導体層２０より格子定数の小さな化合物半導体層でありうる。下部半導体層２０は、ＧａＮ層又はＧａＡｓ層或いはＩｎＮ層でありうる。上部半導体層３０は、ＡｌＧａＮ層又はＡｌＧａＡｓ層或いはＡｌＩｎＮ層でありうる。下部及び上部半導体層２０、３０の間に２ＤＥＧを生成できるほどの格子定数差を持ちならば、下部及び上部半導体層２０、３０は、上述した化合物半導体層以外に、他の化合物半導体層や他の物質層であることもできる。
【００３２】
下部及び上部半導体層２０、３０の間の格子定数差によって下部及び上部半導体層２０、３０が形成される過程で、上部半導体層３０に分極場（ｐｏｌａｒｉｚａｔｉｏｎ ｆｉｅｌｄ）が生成される。このような分極場により、下部半導体層３０の上面下に２ＤＥＧが示される。図１の参照番号２５は、前記２ＤＥＧが存在する領域を表し、以下、２ＤＥＧ領域２５という。下部及び上部半導体層２０、３０の間の２ＤＥＧ領域２５は、実際は見られないが、説明の便宜のため図面には見られるように図示する。２ＤＥＧ領域２５は、電力電子素子でチャネルとして使われうる。２ＤＥＧ領域２５でゲート４０に対応する第１部分２５Ａは、２ＤＥＧの密度が最小であるか、または０である部分であって、オフ領域である。上部半導体層３０でゲート４０と第１部分２５Ａとの間の第１領域３０Ａは、一つ以上の不純物を含むことができる。
【００３３】
第１領域３０Ａに含まれた一つ以上の不純物によって、第１領域３０Ａで下部及び上部半導体層２０、３０の格子定数差は、他の領域より小さい。また、前記一つ以上の不純物の量により格子定数差が現れないこともある。すなわち、第１領域３０Ａに含まれた一つ以上の不純物によって、第１領域３０Ａでは下部及び上部半導体層２０、３０の間に格子定数差が最小であるか、または現れないこともある。これにより、第１領域３０Ａで分極場の強度は最小であるか、または分極場が発生しない。結果として、２ＤＥＧ領域２５の第１部分２５Ａで２ＤＥＧの密度は最小または０になるので、第１部分２５Ａは、ノーマリーオフ（ｎｏｒｍａｌｌｙ−ｏｆｆ）領域になりうる。
【００３４】
このように、前記２つの半導体層２０、３０のうち格子定数の小さい方の所定領域に不純物をドーピングして、２ＤＥＧの一部領域をオフ状態にすることによって電力電子素子の基本特性をそのまま維持でき、製造工程も単純化できる。
【００３５】
第１領域３０Ａに含まれた一つ以上の不純物はいろいろな方式で注入されうるが、例えば、ドーピング方式で注入されうる。前記一つ以上の不純物は、イオン注入法、プラズマ処理法及び熱アニーリング拡散法のうちいずれかの方法で注入されうる。
【００３６】
前記一つ以上の不純物と下部及び上部半導体層２０、３０の主要成分元素とは、周期律表で同一族（ｇｒｏｕｐ）に属しうる。この時、前記一つ以上の不純物は、下部及び上部半導体層２０、３０の主要成分元素より原子番号の大きい元素でありうる。また、前記一つ以上の不純物は、不活性ガス、例えば、アルゴンガス（Ａｒ）であり、または遷移金属元素であることもできる。
【００３７】
下部及び上部半導体層２０、３０は、ＩＩＩ−Ｖ族化合物半導体を含むものでありうる。例えば、下部半導体層２０はＧａＮ層であり、上部半導体層３０はＡｌＧａＮ層でありうる。この時、下部及び上部半導体層２０、３０の主要成分はＧａ及びＮとでありうる。したがって、前記一つ以上の不純物はＧａと同じ族に属するが、Ｇａより原子番号の大きい元素、例えば、インジウム（Ｉｎ）でありうる。また、前記一つ以上の不純物は、Ｎと同じ族に属するものの、Ｎより原子番号の大きい元素、例えば、リン（Ｐ）やヒ素（Ａｓ）などでありうる。
【００３８】
このように、前記一つ以上の不純物は、下部及び上部半導体層２０、３０として使われる物質によって決定されうる。
【００３９】
図２は、本発明の一実施形態による集積回路モジュールを示す。
【００４０】
図２に示されているように、集積回路モジュール１００は、電力電子素子１１０とその動作制御のための回路１２０とを含む。この時、電力電子素子１１０は、図１に図示した電力電子素子を含むことができる。
【００４１】
次いで、本発明の一実施形態による電力電子素子の製造方法を、図３ないし図６を参照して説明する。下記の説明で各部材についての説明は、図１で説明したので、省略する。
【００４２】
図３に示されているように、基板１０上にバッファ層１５、下部半導体層２０及び上部半導体層３０を順次に形成する。下部及び上部半導体層２０、３０は、エピタキシャル成長法で形成できる。上部半導体層３０は、全体的に均一な厚さに形成され、連続的な単一層に形成されうる。上部半導体層３０は、下部半導体層２０より格子定数が小さい。したがって、上部半導体層３０が下部半導体層２０上に成長しつつ、上部半導体層３０には前記分極場が生成される。このような分極場により、下部半導体層２０の上部半導体層３０との接触面下に２ＤＥＧ領域２５が形成される。上部半導体層３０上に表面を保護するための保護膜がさらに形成されうる。前記保護膜は、例えば、絶縁膜でありうる。前記絶縁膜は、例えば、窒化膜で形成してもよく、他の絶縁膜で形成してもよい。前記窒化膜は、例えば、ＳｉＮ膜でありうる。
【００４３】
図４に示されているように、上部半導体層３０の上面上に所定間隔で離隔したソース及びドレイン５０、６０を形成する。次いで、図５に図示したように、上部半導体層３０上にソース及びドレイン５０、６０を覆い、ゲートが形成される領域を画成する（露出させる）マスクＭ１を形成する。
【００４４】
次いで、図５に図示したように、マスクＭ１が形成された結果物の全面に一つ以上の不純物７０をイオン注入する。マスクＭ１により、一つ以上の不純物７０は上部半導体層３０の第１領域３０Ａのみに注入される。後続工程で、第１領域３０Ａ上にゲートが形成される。このように注入された一つ以上の不純物７０によって、第１領域３０Ａで下部及び上部半導体層２０、３０の間の格子定数差は小さくなる。注入される不純物量が多い場合、第１領域３０Ａで前記格子定数の差は現れないこともある。その結果、第１領域３０Ａに対応する２ＤＥＧ領域２５の第１部分２５Ａは、２ＤＥＧ密度が他の領域より小さいか、または０になってオフ状態になる。前記一つ以上の不純物は、イオン注入以外に他の方法で注入されてもよいが、例えば、プラズマ処理法及び熱アニーリング拡散法のうちいずれかの方法で注入してもよい。一つ以上の不純物７０のイオン注入後、マスクＭ１を除去する。
【００４５】
次いで、図６に図示したように、上部半導体層３０上にゲート４０を形成する。ゲート４０は、第１領域３０Ａ上に形成できる。上部半導体層３０の上面に酸化膜または窒化膜を形成した後、ゲート４０を形成してもよい。ゲート４０は、前記イオン注入工程後、マスクＭ１を除去する前に形成してもよい。例えば、図４でイオン注入工程後、マスクＭ１を除去する前にマスクＭ１上及びマスクＭ１で画成された領域８０上にゲート物質を形成する。次いで、マスクＭ１を除去する過程で、マスクＭ１上に形成された前記ゲート物質も共に除去される。この結果、上部半導体層３０上のマスクＭ１で画成された領域８０にゲート４０が形成されうる。
【００４６】
一方、前記製造工程で、ソース及びドレイン５０、６０よりゲート４０が先に形成されることもある。ゲート４０とソース及びドレイン５０、６０の物質が同一である場合、ゲート４０とソース及びドレイン５０、６０は同時に形成されてもよい。
【００４７】
また、下部半導体層２０上に上部半導体層３０を成長させる前に、第１部分２５Ａが形成される位置に絶縁膜を形成した後、上部半導体層３０を成長させてもよい。このようにする場合、図５の一つ以上の不純物７０をイオン注入する工程は省略できる。
【００４８】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。したがて、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００４９】
本発明は、高電圧が発生する電子装置及び部品に好適に用いられる。
【符号の説明】
【００５０】
１０  ・・・基板
１５  ・・・バッファ層
２０  ・・・下部半導体層
２５Ａ  ・・・第１部分
３０  ・・・上部半導体層
３０Ａ  ・・・第１領域
４０  ・・・ゲート
５０  ・・・ソース
６０  ・・・ドレイン
【図１】
2011071512.tif 000003
【図２】
2011071512.tif 000004
【図３】
2011071512.tif 000005
【図４】
2011071512.tif 000006
【図５】
2011071512.tif 000007
【図６】
2011071512.tif 000008