(57)【要約】      （修正有）【課題】ＣＭＰによるダミーゲート電極の頭出し工程およびＣＭＰによるメタルゲート電極の形成工程を回避できる製造方法を提供する。【解決手段】シリサイド膜２４Ｓ，２４Ｄ上に選択的に、シリコン膜２５Ｓ，２５Ｄを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの間にシリコン基板の表面を露出する凹部２３Ｖを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの表面および露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、シリコン基板上に金属または導電性金属窒化物を含む導電膜を、凹部２３Ｖに誘電体膜を介して充填するように形成する工程と、導電膜をエッチバックし、側壁絶縁膜２３ＷＡ，２３ＷＢの間において凹部２３Ｖを誘電体膜を介して充填するゲート電極を形成する工程と、を含む。【選択図】図２Ｅ
2011146465.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、金属または導電性金属窒化物を含むゲート電極と、
前記ゲート電極下の前記シリコン基板に形成されたチャネル領域と、
前記シリコン基板中、前記チャネル領域に対して第１の側に形成されるソース領域と、
前記シリコン基板中、前記チャネル領域に対して、前記第１の側とは反対の第２の側に形成されるドレイン領域と、
前記ソース領域上に形成された第１のシリサイド膜と、
前記ドレイン領域上に形成された第２のシリサイド膜と、
前記第１のシリサイド層上にエピタキシャルに形成された第１のシリコン膜と、
前記第２のシリサイド層上にエピタキシャルに形成された第２のシリコン膜と、
を含むことを特徴とする半導体装置。
【請求項２】
さらに前記ゲート電極を覆う層間絶縁膜を有し、前記層間絶縁膜中には、前記ゲート電極上に第１ビアホール、前記ソース領域上に第２ビアホール、前記ドレイン領域上に第３ビアホールが形成されており、前記第２ビアホールは前記第１のシリコン膜を貫通して前記第１のシリサイド膜を露出し、前記第３ビアホールは前記第２のシリコン膜を貫通して前記第２のシリサイド膜を露出することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２のシリコン膜は、０．１Ωｃｍを超える比抵抗を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１および第２のシリサイド膜は、ＮｉＳｉ２またはＣｏＳｉ２よりなることを特徴とする請求項１〜３のうちいずれか一項記載の半導体装置。
【請求項５】
シリコン基板上に絶縁膜を形成する工程と、
前記絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンをマスクに前記シリコン基板中に第１の不純物元素をイオン注入法により導入し、前記シリコン基板中、前記ポリシリコンパターン下のチャネル領域に隣接して第１の側にソースエクステンション領域を、前記チャネル領域を挟んで前記第１の側に対向する第２の側に前記チャネル領域に隣接してドレインエクステンション領域を形成する工程と、
前記ポリシリコンパターンの、前記ソースエクステンション領域に面する第１の側壁面に第１の側壁絶縁膜を、また前記ドレインエクステンション領域に面する第２の側壁面に第２の側壁絶縁膜を形成する工程と、
前記ポリシリコンパターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中に第２の不純物元素をイオン注入法により導入し、前記チャネル領域から見て前記第１の側壁絶縁膜の外側に、前記ソースエクステンション領域と重畳してソース領域を、また前記チャネル領域から見て前記第２の側壁絶縁膜の外側に、前記ドレインエクステンション領域と重畳してドレイン領域を形成し、さらに前記ポリシリコンパタ―ン中に前記第２の不純物元素を導入する工程と、
前記第１および第２の不純物元素を熱処理により活性化する工程と、
前記ソース領域および前記ドレイン領域上に、第１および第２のシリサイド膜をエピタキシャルに形成する工程と、
前記第１および第２のシリサイド膜上に選択的に、それぞれ第１および第２のシリコン膜をエピタキシャルに形成する工程と、
前記第１および第２のシリサイド膜をマスクに、前記ポリシリコンパターンおよび前記絶縁膜を選択的に除去し、前記第１および第２の側壁絶縁膜の間に前記シリコン基板の表面を露出する凹部を形成する工程と、
前記シリコン基板上に、前記第１および第２の側壁絶縁膜の表面および前記露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、
前記シリコン基板上に金属または導電性金属窒化物を含む導電膜を、前記凹部を前記誘電体膜を介して充填するように形成する工程と、
前記導電膜をエッチバックし、前記第１および第２の側壁絶縁膜の間において前記凹部を前記誘電体膜を介して充填するゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２のシリサイド膜を形成する工程では、前記ポリシリコンパターン上に多結晶シリサイド膜が形成され、前記第１および第２のシリコン膜をエピタキシャルに形成する工程では、前記多結晶シリサイド膜上へのシリコン膜の形成が抑制されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ポリシリコンパターンはアモルファス絶縁膜を担持した積層構造体の形に形成され、前記ポリシリコンパターン中に前記第２の不純物元素を導入する工程は、前記アモルファス絶縁膜を介して実行され、前記第１および第２のシリサイド膜を形成する工程では、前記アモルファス絶縁膜上へのシリサイド膜の形成が抑制され、前記第１および第２のシリコン膜をエピタキシャルに形成する工程では、前記アモルファス絶縁膜上へのシリコン膜の形成が抑制されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記ソース領域およびドレイン領域を形成する工程は、前記仮のゲート電極中における前記第２の不純物元素の濃度が、前記第２の不純物元素がヒ素（Ａｓ）またはリン（Ｐ）の場合、７×１０16ｃｍ-3以上、ボロン（Ｂ）の場合、２×１０17ｃｍ-3以上となるように実行されることを特徴とする請求項５〜７のうち、いずれか一項記載の半導体装置の製造方法。
【請求項９】
前記第１および第２のシリコン膜をエピタキシャルに形成する工程は、前記第１および第２のシリサイド膜上に、ヒ素またはリンの不純物濃度が７×１０16ｃｍ-3未満のシリコン膜、あるいはボロンの不純物濃度が２×１０17ｃｍ-3未満のシリコン膜をエピタキシャル成長させる工程を含むことを特徴とする請求項５〜８のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２のシリコン膜をエピタキシャルに形成する工程は、前記第１および第２のシリサイド膜上に、比抵抗が０．１Ωｃｍより大きいシリコン膜をエピタキシャル成長させる工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にいわゆるメタルゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上に形成されるＭＯＳＦＥＴ（金属酸化物シリコン電界効果トランジスタ）は、シリコン基板上にシリコン熱酸化膜よりなるゲート絶縁膜を介してポリシリコンゲート電極を形成し、さらにシリコン基板中、前記ポリシリコンゲート電極直下のチャネル領域を隔てて相対向するようにソース領域およびドレイン領域を形成した構造を有している。
【０００３】
最近の超高速ＭＯＳＦＥＴでは、ゲート長を短縮することで動作速度の向上が図られており、これに伴ってゲート絶縁膜の膜厚も、スケーリング則に従って減少している。例えばゲート長が０．４５ｎｍのＭＯＳトランジスタでは、シリコン熱酸化膜をゲート絶縁膜に使った場合、ゲート絶縁膜の膜厚を１ｎｍあるいはそれ以下にまで減少させる必要がある。しかしこのようにゲート絶縁膜の物理的な膜厚を減少させると、ゲート絶縁膜を通過するトンネル電流によるゲートリーク電流の発生が大きな問題となる。
【０００４】
この問題を軽減すべく、シリコン熱酸化膜中に窒素原子を導入してゲート絶縁膜の比誘電率を増加させ、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な、いわゆる「電気的膜厚」あるいは「換算膜厚」とよばれるＥＯＴを減少させ、ゲート長の短縮に対応する試みもなされている。しかしシリコン酸化膜の比誘電率が３．９〜４．０であるのに対し、ＳｉＮ膜の比誘電率はたかだか７〜８前後で、この中間の組成を有するＳｉＯＮ膜を使ってさらなるゲート長の短縮に対応するには明らかな限界がある。
【０００５】
これに対しＨｆＯ２やＺｒＯ２などの金属酸化物絶縁膜は２０〜３０の非常に大きな比誘電率を有し、一般にｈｉｇｈ−Ｋ誘電体膜とよばれている。そこでこのようなｈｉｇｈ−Ｋ誘電体膜をゲート絶縁膜に使うことにより、更にゲート長の短い、例えばゲート長が３２ｎｍあるいは１６ｎｍ、さらには８ｎｍのＭＯＳＦＥＴにおいても、トンネル効果によるゲートリーク電流を効果的に抑制することが期待されている。
【０００６】
ところがこのようなｈｉｇｈ−Ｋ誘電体膜よりなるゲート絶縁膜上にｐ型あるいはｎ型のポリシリコンゲート電極を形成すると、ポリシリコンシリコンゲート電極中に空乏層が形成されてしまい、結局のところゲート絶縁膜の実効的な膜厚が増大してしまうという問題が発生する。またｈｉｇｈ−Ｋ誘電体膜よりなるゲート絶縁膜上にポリシリコンゲート電極を形成した構造のＭＯＳＦＥＴでは、ｐチャネルＭＯＳＦＥＴであれｎチャネルＭＯＳＦＥＴであれ、閾値が深いレベルに固定されてしまう、いわゆるフェルミレベルピニングとして知られている問題が生じる。
【０００７】
これに対し、金属あるいは導電性金属窒化物をゲート電極に使った、いわゆるメタルゲート技術では、ゲート電極に空乏化やフェルミレベルピニングの問題が発生することはなく、ｈｉｇｈ−Ｋ誘電体膜よりなる、いわゆるｈｉｇｈ−Ｋゲート絶縁膜に、前記メタルよりなるメタルゲート電極を組み合わせることで、大きなドレイン電流を特徴とし、高速動作するＭＯＳＦＥＴを得ることが可能である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Tsuji, Y., et al.,Thin Solid Films 516 (2008) 3689-3995
【非特許文献２】Fujitsuka, N., etal., Sensors and Actuators A 97-98, (2002), 716-719
【発明の概要】
【発明が解決しようとする課題】
【０００９】
メタルゲート電極を有するＭＯＳＦＥＴの製造方法には、大きく分けて二つの方法がある。
【００１０】
第１の方法はゲートファースト法とよばれ、通常のＭＯＳＦＥＴの製造方法と同じく、シリコン基板上にゲート絶縁膜となるｈｉｇｈ−Ｋ誘電体膜を隔ててゲート電極となるメタル膜を堆積し、さらに前記メタル膜をパターニングした後、イオン注入法によりソースおよびドレイン領域を形成する方法である。
【００１１】
しかしこの第１の方法では、ソースおよびドレイン領域にイオン注入された不純物元素を活性化する熱処理の際に、すでに形成されているメタルゲート電極とゲート絶縁膜とが反応してＭＯＦＥＴの電気特性が変化する問題が発生してしまう。
【００１２】
第２の方法はゲートラスト法とよばれ、いったん通常のＭＯＳＦＥＴの製造方法と同じく、シリコン基板上にシリコン熱酸化膜などよりなる仮のゲート絶縁膜を介してポリシリコンよりなる仮のゲート電極を形成し、ソースおよびドレイン領域のイオン注入および熱活性化を行う方法である。
【００１３】
この方法ではその後、前記シリコン基板上において仮のゲート電極を層間絶縁膜中に埋め込み、前記層間絶縁膜を化学機械研磨（ＣＭＰ）法により研磨して前記仮のゲート電極を露出し、さらに露出した仮のゲート電極およびその下の仮のゲート絶縁膜をウェットエッチングにより除去する。さらに前記ウェットエッチングにより前記層間絶縁膜中に形成された凹部の内壁および底面に沿ってｈｉｇｈ−Ｋ誘電体膜を形成し、前記ｈｉｇｈ−Ｋ誘電体膜を介して前記凹部をメタル膜で充填し、その後、前記メタル膜をＣＭＰ法により、前記層間絶縁膜表面が露出するまで研磨する。これにより、前記凹部をｈｉｇｈ−Ｋ誘電体膜を介して充填するメタルゲート電極が形成され、前記ｈｉｇｈ−Ｋ誘電体膜は前記メタルゲート電極の下においてゲート絶縁膜を構成する。
【００１４】
ゲートラスト法によれば、ゲート電極とゲート絶縁膜には高温での熱処理が加わることがなく、ＭＯＳＦＥＴの電気特性変化の問題を回避でき、安定な素子特性を実現することができる。
【００１５】
図１Ａ〜図１Fは、上記ゲートラスト法を使った関連技術によるメタルゲートＭＯＳＦＥＴ１０の製造方法を示す。
【００１６】
図１Ａを参照するに、シリコン基板１１上にはＳＴＩ型素子分離領域１１Ｉにより画成された素子領域１１Ａに、通常のＭＯＳプロセスにより、熱酸化膜よりなる仮のゲート絶縁膜（ダミーゲート絶縁膜）１２Ｄと、ポリシリコンよりなる仮のゲート電極（ダミーゲート電極）１３Ｄとが形成されており、また前記シリコン基板１１中には前記素子領域１１Ａにおいて、前記仮のゲート電極１３Ｄ直下のチャネル領域１１Ｃｈから見て前記仮のゲート電極１３Ｄの第１の側壁面より外側にソースエクステンション領域１１ａが、また前記チャネル領域１１Ｃｈから見て前記仮のゲート電極１３Ｄの前記第１の側壁面に対向する第２の側壁面より外側にドレインエクステンション領域１１ｂが、前記仮のゲート電極１３Ｄをマスクとしたイオン注入法により、前記チャネル領域１１Ｃｈを介して相対向するように形成されている。
【００１７】
また前記仮のゲート電極１３Ｄには、前記第１および第２の側壁面にそれぞれ第１および第２の側壁絶縁膜１３ＷＡ，１３ＷＢが形成され、前記シリコン基板１１中には前記素子領域１１Ａにおいて、前記チャネル領域１１Ｃｈから見て前記第１の側壁絶縁膜１３ＷＡの外側にソース領域１１ｃが、また前記第２の側壁絶縁膜１３ＷＢの外側にドレイン領域１１ｄが形成される。
【００１８】
さらに図１Ａの工程では、前記ソース領域１１ｃおよびドレイン領域１１ｄの表面にサリサイド法により、シリサイド層１４Ｓおよび１４Ｄがそれぞれ形成されている。また前記シリサイド層１４Ｓ，１４Ｄの形成に伴い、前記仮のゲート電極１３Ｄ上にもシリサイド層１４Ｇが形成されている。
【００１９】
次に図１Ｂの工程において前記シリコン基板１１上には前記ポリシリコン仮のゲート電極１３Ｄを埋め込むように絶縁膜１５が形成され、さらにＣＭＰ法により、前記仮のゲート電極１３Ｄが露出するまで前記絶縁膜１５が研磨される。図１Ｂの工程では、前記ＣＭＰ法による研磨の結果、前記ポリシリコン仮のゲート電極１３Ｄ上にシリサイド層１４Ｇは除去される。
【００２０】
次に図１Ｃの工程において前記露出したポリシリコン仮のゲート電極１３Ｄおよびその下の仮のゲート絶縁膜１２Ｄがウェットエッチングにより除去され、前記絶縁膜１５中に、前記側壁絶縁膜１３ＷＡ，１３ＷＢで画成された凹部１５Ｖが形成される。
【００２１】
さらに図１Ｄの工程において、前記絶縁膜１５上に前記凹部１５Ｖを画成する側壁絶縁膜１３ＷＡ，１３ＷＢの内壁面および前記チャネル領域１１Ｃｈに対応して形成される前記シリコン基板１１の露出表面を連続的に覆ってＨｆＯ２やＺｒＯ２、ＨｆＳｉＯ４やＺｒＳｉＯ４などのいわゆるｈｉｇｈ−Ｋ誘電体膜１２Ｈｋが、例えばＣＶＤ法やＡＬＤ法により、前記凹部１５Ｖの断面形状に沿った形状で形成される。
【００２２】
さらに図１Ｅの工程において前記絶縁膜１５上に前記ｈｉｇｈ−Ｋ誘電体膜１２Ｈｋを介して前記凹部１５Ｖを充填するように、ＴｉＮやＴａＮなどの導電性窒化膜よりなるメタル膜１３Ｍが、例えばスパッタ法やＣＶＤ法、ＡＬＤ法などにより形成され、さらに図１Ｆの工程において前記絶縁膜１５上のｈｉｇｈ−Ｋ誘電体膜１２Ｈｋを再びＣＭＰ法により除去する。
【００２３】
その結果、図１Ｆに示す、前記チャネル領域１１Ｃｈにおいて前記シリコン基板１１上に前記ｈｉｇｈ−Ｋ誘電体膜１２Ｈｋよりなるゲート絶縁膜を介してメタルゲート電極１３Ｇを有する構成のメタルゲートＭＯＳＦＥＴ１０が得られる。
【００２４】
図１ＦのメタルゲートＭＯＳＦＥＴ１０では不純物元素の活性化のための熱処理やシリサイド形成のための熱処理は、図１Ｄのｈｉｇｈ−Ｋ誘電体膜１２Ｈｋの形成前に終了しており、設計通りの電気特性を実現することができる。
【００２５】
一方図１Ａ〜図１Ｆに示すゲートラスト法による製造方法では、図１Ｂの工程および図１Ｆの工程においてＣＭＰ法による研磨が行われることに注意すべきである。ＣＭＰ法により絶縁膜あるいは金属膜の研磨を行う場合には、その下に形成されている素子のゲート長や素子の形成密度により研磨速度が局所的に変化し、例えばシリコンウェハ上における素子形成密度が大きい部分では研磨速度が増大し、素子形成密度が小さい部分では研磨速度が低下するなどの現象が発生する。
【００２６】
前記メタルゲート電極１３Ｇの高さは、せいぜい１００ｎｍ程度であり、今日の２０ｃｍあるいは３０ｃｍ径のシリコンウェハなど、大口径のシリコンウェハ上にメタルゲートＭＯＳＦＥＴをゲートラスト法で形成しようとすると、ウェハ全面にわたり、形成される素子の種類や密度に関わらず、研磨量を高い精度で制御する必要があるが、このためには、形成されるＭＯＳＦＥＴの品種やゲート長を制限したり、レイアウトを制限したりするなど、ＤＦＭ（design for manufacture）の観点に立った複雑で困難な対策が必要であった。
【課題を解決するための手段】
【００２７】
第１の観点によれば半導体装置は、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された、金属または導電性金属窒化物を含むゲート電極と、前記ゲート電極下の前記シリコン基板に形成されたチャネル領域と、前記シリコン基板中、前記チャネル領域に対して第１の側に形成されるソース領域と、前記シリコン基板中、前記チャネル領域に対して、前記第１の側とは反対の第２の側に形成されるドレイン領域と、前記ソース領域上に形成された第１のシリサイド膜と、前記ドレイン領域上に形成された第２のシリサイド膜と、前記第１のシリサイド層上にエピタキシャルに形成された第１のシリコン膜と、前記第２のシリサイド層上にエピタキシャルに形成された第２のシリコン膜と、を含む。
【００２８】
第２の観点によれば半導体装置の製造方法は、シリコン基板上に絶縁膜を形成する工程と、前記絶縁膜上にポリシリコンパターンを形成する工程と、前記ポリシリコンパターンをマスクに前記シリコン基板中に第１の不純物元素をイオン注入法により導入し、前記シリコン基板中、前記ポリシリコンパターン下のチャネル領域に隣接して第１の側にソースエクステンション領域を、前記チャネル領域を挟んで前記第１の側に対向する第２の側に前記チャネル領域に隣接してドレインエクステンション領域を形成する工程と、前記ポリシリコンパターンの、前記ソースエクステンション領域に面する第１の側壁面に第１の側壁絶縁膜を、また前記ドレインエクステンション領域に面する第２の側壁面に第２の側壁絶縁膜を形成する工程と、前記ポリシリコンパターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中に第２の不純物元素をイオン注入法により導入し、前記チャネル領域から見て前記第１の側壁絶縁膜の外側に、前記ソースエクステンション領域と重畳してソース領域を、また前記チャネル領域から見て前記第２の側壁絶縁膜の外側に、前記ドレインエクステンション領域と重畳してドレイン領域を形成し、さらに前記ポリシリコンパタ―ン中に前記第２の不純物元素を導入する工程と、前記第１および第２の不純物元素を熱処理により活性化する工程と、前記ソース領域および前記ドレイン領域上に、第１および第２のシリサイド膜をエピタキシャルに形成する工程と、前記第１および第２のシリサイド膜上に選択的に、それぞれ第１および第２のシリコン膜をエピタキシャルに形成する工程と、前記第１および第２のシリサイド膜をマスクに、前記ポリシリコンパターンおよび前記絶縁膜を選択的に除去し、前記第１および第２の側壁絶縁膜の間に前記シリコン基板の表面を露出する凹部を形成する工程と、前記シリコン基板上に、前記第１および第２の側壁絶縁膜の表面および前記露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、前記シリコン基板上に金属または導電性金属窒化物を含む導電膜を、前記凹部を前記誘電体膜を介して充填するように形成する工程と、前記導電膜をエッチバックし、前記第１および第２の側壁絶縁膜の間において前記凹部を前記誘電体膜を介して充填するゲート電極を形成する工程と、を含む。
【発明の効果】
【００２９】
第１および第２の観点により半導体装置およびその製造方法では、メタルゲートＦＥＴをゲートラスト法により製造する際に、ＣＭＰによるダミーゲート電極の頭出し工程およびＣＭＰによるメタルゲート電極の形成工程を回避できる。
【図面の簡単な説明】
【００３０】
【図１Ａ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１）である。
【図１Ｂ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その２）である。
【図１Ｃ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その３）である。
【図１Ｄ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その４）である。
【図１Ｅ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その５）である。
【図１Ｆ】関連技術によるゲートラスト法によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その６）である。
【図２Ａ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１）である。
【図２Ｂ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その２）である。
【図２Ｃ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その３）である。
【図２Ｄ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その４）である。
【図２Ｅ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その５）である。
【図２Ｆ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その６）である。
【図２Ｇ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その７）である。
【図２Ｈ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その８）である。
【図２Ｉ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その９）である。
【図２Ｊ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１０）である。
【図２Ｋ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１１）である。
【図２Ｌ】第１の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１２）である。
【図３】シリコン膜の不純物濃度とエッチング速度の関係を示すグラフである。
【図４】第１の実施形態の一変形例によるメタルゲートＦＥＴの構成を示す図である。
【図５Ａ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その１）である。
【図５Ｂ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その２）である。
【図５Ｃ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その３）である。
【図５Ｄ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その４）である。
【図５Ｅ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その５）である。
【図５Ｆ】第２の実施形態によるメタルゲートＭＯＳＦＥＴの製造方法を説明する図（その６）である。
【発明を実施するための形態】
【００３１】
［第１の実施形態］
以下、第１の実施形態について図２Ａ〜図２Ｌを参照しながら説明する。
【００３２】
図２Ａを参照するに、シリコン単結晶基板２１（以下、単にシリコン基板と記す）上にはＳＴＩ型の素子分離領域２１Ｉにより素子領域２１Ａが画成されており、前記シリコン基板２１上には、形成したいメタルゲートＭＯＳＦＥＴのチャネル領域２１Ｃｈに対応してポリシリコンよりなる仮のゲート電極（ダミーゲート電極）２３Ｄが、シリコン熱酸化膜やプラズマＳｉＯＮ膜などよりなる仮のゲート絶縁膜（ダミーゲート絶縁膜）２２Ｄを介して、一般的には１００ｎｍ以下の、例えば４５ｎｍや３２ｎｍ，１６ｎｍや８ｎｍなどのゲート長で、例えば１００ｎｍの高さに形成される。前記仮のゲート絶縁膜２２Ｄは適当な、例えば１．５ｎｍ〜２．０ｎｍ程度の膜厚に形成しておけばよい。
【００３３】
次に前記仮のゲート電極２２Ｄをマスクに、ｎ型のメタルゲートＭＯＳＦＥＴを製造する場合にはヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物元素を、またｐ型のメタルゲートＭＯＳＦＥＴを製造する場合にはボロン（Ｂ）などのｐ型不純物元素を前記シリコン基板２１中にイオン注入法により導入し、前記シリコン基板２１中、前記素子領域２１Ａにおいて仮のゲート電極２３Ｄの第１の側に、前記チャネル領域２１Ｃｈに隣接してソースエクステンション領域２１ａを、また前記チャネル領域２１Ｃｈを介して前記第１の側とは反対の第２の側に、やはり前記チャネル領域２１Ｃｈに隣接してドレインエクステンション領域２１ｂを形成する。
【００３４】
例えば前記ソースおよびドレインエクステンション領域２１ａ，２１ｂは、ヒ素を導入する場合、イオン注入を例えば１ｋｅＶの加速エネルギ下、１×１０15ｃｍ-2のドーズ量で行うことで形成できる。また前記ソースおよびドレインエクステンション領域２１ａ，２１ｂを、ボロンの導入で形成する場合、イオン注入を例えば０．５ｋｅＶの加速エネルギ下、１×１０15ｃｍ-2のドーズ量で行うことができる。
【００３５】
さらに前記仮のゲート電極２３Ｄを覆って前記シリコン基板２１上に、例えばＳｉＮ膜やシリコン酸化膜よりなる絶縁膜をＣＶＤ法により、例えば約１００ｎｍの膜厚に堆積し、これに対し、前記シリコン基板２１の面に略垂直方向に作用する異方性エッチングを行い、前記仮のゲート電極２３Ｄのうち、前記ソースエクステンション領域２１ａに面した側の側壁面に第１の側壁絶縁膜２３ＷＡを、また前記ドレインエクステンション領域２１ｂに面した側の側壁面に第２の側壁絶縁膜２３ＷＢを、それぞれ形成する。
【００３６】
さらに前記仮のゲート電極２３Ｄおよび前記第１および第２の側壁絶縁膜２３ＷＡ，２３ＷＢをマスクに、ｎ型のメタルゲートＭＯＳＦＥＴであればヒ素やリンなどのｎ型不純物元素を、またｐ型のメタルゲートＭＯＳＦＥＴであればボロンなどのｐ型不純物元素を前記シリコン基板２１中にイオン注入法により導入し、前記チャネル領域２１Ｃｈから見て前記第１の側壁絶縁膜２３ＷＡの外側に、前記ソースエクステンション領域２１ａに重畳してソース領域２１ｃを、また前記チャネル領域２１Ｃｈから見て前記第２の側壁絶縁膜２３ＷＢの外側に、前記ソースエクステンション領域２１ｂに重畳してソース領域２１ｄを形成する。
【００３７】
例えば前記ソースおよびドレイン領域２１ｃ，２１ｄは、リンを導入する場合、イオン注入を例えば８ｋｅＶの加速エネルギ下、１×１０16ｃｍ-2のドーズ量で行うことで形成でき、このようにして形成されたソースおよびドレイン領域２１ｃ，２１ｄはリンを７×１０16ｃｍ-3を超える不純物濃度で含んでいる。また前記ソースおよびドレイン領域２１ｃ，２１ｄを、ボロンの導入で形成する場合、イオン注入を例えば５ｋｅＶの加速エネルギ下、５×１０15ｃｍ-2のドーズ量で行うことができ、このようにして形成されたソースおよびドレイン領域２１ｃ，２１ｄはボロンを２×１０17ｃｍ-3を超える不純物濃度で含んでいる。
【００３８】
前記ソースおよびドレイン領域２１ｃ，２１ｄへのイオン注入の後、前記シリコン基板２１を例えば１０２５℃の温度で０〜３秒間熱処理し、前記ソース領域およびドレイン領域２１ｃ，２１ｄ、およびソースエクステンション領域およびドレインエクステンション領域２１ａ，２１ｂに導入された不純物元素を活性化する。
【００３９】
また前記ソースおよびドレイン領域２１ｃ，２１ｄへのイオン注入の際には、同時に前記仮のゲート電極２３Ｄにもイオン注入がなされ、前記仮のゲート電極２３Ｄを構成するポリシリコン膜がｎ型あるいはｐ型で、ソース領域およびドレイン領域２１ｃ，２１ｄと同程度の高濃度にドープされる。
【００４０】
次に前記ソース領域２１ｃおよびドレイン領域２１ｄおよび前記仮のゲート電極２３Ｄの上面に対してフッ酸処理を行い、自然酸化膜を除去した後、前記図２Ｂに示すように前記図２Ａの構造上全面に、ニッケル（Ｎｉ）やコバルト（Ｃｏ）などの金属膜２４を例えばスパッタ法により、例えば５〜１０ｎｍの膜厚で、前記ソース領域２１ｃおよびドレイン領域２１ｄ、側壁絶縁膜２３ＷＡおよび２３ＷＢ、さらに前記仮のゲート電極２３Ｄの上面を連続して覆うように堆積し、例えばシラン（ＳｉＨ４）ガスなどの還元ガス雰囲気あるいは窒素ガスなどの不活性ガス雰囲気中、７５０℃〜８５０℃の温度で３０秒間程度急速熱処理を行うことにより、図２Ｃに示すように、前記金属膜２４と前記ソース領域２１ｃ、ドレイン領域２１ｄ、さらにポリシリコンよりなる仮のゲート電極２３Ｄの表面に低抵抗シリサイド膜２４Ｓ，２４Ｄおよび２４Ｇをそれぞれ例えば２０ｎｍ以下の膜厚に形成する。ただし図２Ｃでは前記シリサイド膜の形成後、未反応の金属膜２４が、一般にＳＰＭ液とよばれる硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）と水（Ｈ2Ｏ）の混合水溶液によりエッチングされ、除去されている。前記ＳＰＭ液としては、硫酸と過酸化水素水を例えば３：１の体積比で含むものを使うことができ、また前記エッチングは８０℃の温度において３０秒間程度行うのが好ましい。ただし、前記未反応金属膜を除去するエッチングはＳＰＭ液に限定されるものではなく、例えば一般にＨＰＭ液とよばれる塩酸（ＨＣｌ）と過酸化水素水と水の混合水溶液を使うことも可能である。
【００４１】
ここで前記金属膜２４としては、形成されるシリサイド膜がシリコンの格子定数に格子整合するようなものであるように選ばれていることに注意すべきである。例えば前記金属膜２４としてニッケルを使った場合に形成される、組成がＮｉＳｉ２で表されるニッケルシリサイド膜はＣａＦ２構造（面心立方格子）を有し、５．４０６Åの格子定数を有する。この格子定数は、同じく面心立方格子であるダイヤモンド構造を有するシリコン結晶の格子定数（５．４３１Å）に対して０．５％小さいだけで、両者の間には良好な格子整合が成立する。
【００４２】
また前記金属膜２４としてコバルトを使った場合に形成される、組成がＣｏＳｉ２で表されるコバルトシリサイド膜もＣａＦ２構造を有し、５．３５３Åの格子定数を有する。この格子定数は、シリコン結晶の格子定数（５．４３１Å）に対して１．４％小さいだけで、両者の間には比較的良好な格子整合が成立する。
【００４３】
このため図２Ｃに示す構造において、前記ソース領域２１ｃ、ドレイン領域２１ｄ上に形成されるシリサイド膜２４Ｓおよび２４Ｄは、膜厚が臨界膜厚（約１００ｎｍ）以下である限り、前記シリコン基板上にエピタキシャルに成長し、単結晶構造を有する。これに対し前記仮のゲート電極２３Ｄ上に形成されたシリサイド膜２４Ｇは、下地が多結晶であるため、多結晶構造を有する多結晶膜となる。
【００４４】
このようなシリコン単結晶基板上に形成された単結晶シリサイド膜については、例えば引用文献１にも報告されている。
【００４５】
なお、図２Ｂにおいて前記金属膜２４の表面には、膜厚が５ｎｍ〜３０ｎｍのＴｉＮ膜よりなる保護膜（図示せず）を形成してもよい。また本実施形態では前記金属膜２４として、上記のものの他に、例えばＮｉＰｔやＮｉＰｄ，ＮｉＴａなどのニッケル合金、あるいは同様なコバルト合金を使うことも可能である。
【００４６】
次に本実施形態では図２Ｄに示すように前記単結晶シリサイド膜２４Ｓ，２４Ｄ上に単結晶シリコン膜２５Ｓ，２５ＤをＣＶＤ法により、エピタキシャルに選択成長させる。前記単結晶シリコン膜２５Ｓ，２５Ｄの膜厚は、臨界膜厚を超えないように２ｎｍ〜５ｎｍ程度とするのが好ましい。
【００４７】
例えば前記単結晶シリコン膜２５Ｓ，２５Ｄの選択成長は、シリコン原料ガスとしてシラン（ＳｉＨ４）ガスあるいはジクロロシラン（ＳｉＨ２Ｃｌ２）ガス、あるいはトリクロロシラン（ＳｉＨＣｌ３）を使い、選択成長のために塩化水素（ＨＣｌ）ガスや塩素（Ｃｌ２）ガスなどのエッチングガスを添加して行うのが好ましい。例えばシランガスを原料ガスとして使う場合には、成膜を４５０℃〜４７０℃の基板温度において５Ｐａ〜１３０Ｐａの全圧下で、シランガスの分圧を１Ｐａ〜５Ｐａの分圧に設定して行うことができる。この場合、多結晶膜である前記仮のゲート電極２３Ｄ上のシリサイド膜２４Ｇ上には実質的なシリコン膜の成長が生じることがない。
【００４８】
図２Ｄに示す単結晶シリコン膜２５Ｓ，２５Ｄの選択成長は、前記単結晶シリコン膜２５Ｓ，２５Ｄ中にヒ素やリン、ボロンなどの不純物元素をドープすることなく行われ、その結果、前記単結晶シリコン膜２５Ｓ，２５Ｄ中における不純物濃度は、大略１×１０17ｃｍ-3以下となっている。後で説明するように、ヒ素やリンなどのｎ型不純物元素については、前記不純物濃度は７×１０16ｃｍ-3未満であるのが好ましく、ボロンなどのｐ型不純物元素については、２×１０17ｃｍ-3未満であるのが好ましい。このような単結晶シリコン膜２５Ｓ，２５Ｄは、低い不純物濃度に対応して０．１Ωｃｍを超える高い比抵抗を有している。
【００４９】
なお図２Ｄの単結晶シリコン膜２５Ｓ，２５Ｄの選択成長は、上記シリコン原料ガスを使った成長工程と上記エッチングガスを使ったエッチング工程を複数回、交互に繰り返して行うことも可能である。また前記シリコン原料ガスを使った成長工程の後、前記エッチングガスを使ってエッチング工程を行うことも可能である。
【００５０】
本実施形態では、このように単結晶シリコン膜２５Ｓ，２５Ｄの成膜の際にエッチングガスを添加することにより、あるいはエッチング工程を含ませることにより、前記多結晶シリサイド膜２４Ｇや側壁絶縁膜２３ＷＡ，２３ＷＢ上にポリシリコン膜が形成された場合にも、当該ポリシリコン膜を直ちに除去することができる。これは、前記単結晶シリコン膜２５Ｓや２５Ｄよりもこのようなポリシリコン膜のほうが、膜厚が薄く、またエッチングも容易であるという理由による。
【００５１】
次に図２Ｅに示すように、前記シリサイド膜２４Ｇと仮のゲート電極２３Ｄ、さらにその下の仮のゲート絶縁膜２２Ｄをウェットエッチング法により選択的に除去し、前記第１および第２の側壁絶縁膜２３ＷＡおよび２３ＷＢの間に、前記シリコン基板２１の表面を露出する凹部２３Ｖを形成する。
【００５２】
より具体的には、まず図２Ｄの構造に対し硝酸と塩酸を１：３の体積比で混合した王水を使い、前記シリサイド膜２４Ｇを選択的にエッチングし、除去する。その際、前記ソース領域２１ｃおよびドレイン領域２１ｄ上に形成されている単結晶シリサイド膜２４Ｓ，２４Ｄは前記単結晶シリコン膜２５Ｓ，２５Ｄによりそれぞれ保護されており、エッチングされることはない。
【００５３】
前記シリサイド膜２４Ｇが除去されると、次にフッ酸（ＨＦ）と硝酸（ＨＮＯ３）の混合水溶液よりなるフッ硝酸系エッチャントを使い、前記仮のゲート電極２３Ｄおよびその下の仮のゲート絶縁膜２２Ｄを選択的にエッチングして除去する。前記フッ酸系のエッチャントによるエッチングは、前記凹部２３Ｖの底において前記シリコン基板２１の表面が露出すると停止する。なお前記フッ硝酸系エッチャントは、酢酸（ＣＨ３ＣＯＯＨ）をさらに含んでいてもよい。
【００５４】
図３は、引用文献２による単結晶シリコン膜のエッチング速度と比抵抗との関係を示すグラフである。ただしこの実験ではシリコンウェハの表面を、ＨＦとＨＮＯ３とＣＨ３ＣＯＯＨを１：３：８の体積比で混合したエッチャントによりエッチングしている。
【００５５】
図３を参照するに、単結晶シリコン膜の比抵抗が１×１０-1（＝０．１）Ωｃｍを超えるである場合、シリコン膜のエッチング速度は１×１０-3μｍ／分以下であり、ほとんどエッチングが生じないのに対し、シリコン膜の比抵抗が０．１Ωｃｍ以下である場合には、比抵抗の減少と共にエッチング速度が急増し、０．０１Ωｃｍの比抵抗ではエッチング速度が１μｍ／分を超えるのがわかる。なお前記０．０１Ωｃｍの比抵抗は、ヒ素やリンなどのｎ型不純物をドープしたシリコン膜では７×１０16ｃｍ-3の不純物濃度に対応し、Ｂなどのｐ型不純物元素をドープしたシリコン膜では２×１０17ｃｍ-3の不純物濃度に対応する。
【００５６】
そこで前記図２Ｅの工程において前記仮のゲート電極２３Ｄをエッチング除去する場合、ポリシリコンよりなる前記仮のゲート電極２３Ｄは先にソース領域２３ｃおよびドレイン領域２３ｄを形成する際に同時に高濃度にドープされており、例えばｎ型不純物元素でドープされた場合７×１０16ｃｍ-3を超える不純物濃度を、またｐ型不純物元素でドープされた場合は２×１０17ｃｍ-3を超える不純物濃度を有している。これに対応して前記仮のゲート電極２３Ｄは０．１Ωｃｍ以下の低い比抵抗を有しており、前記図３のグラフよりわかるように大きなエッチング速度でエッチングされる。なお前記仮のゲート電極２３Ｄはポリシリコン膜であるため、図３に示されるエッチング速度よりも更に大きなエッチング速度でエッチングされる。
【００５７】
これに対し、前記シリコン単結晶膜２５Ｓおよび２５Ｄは非ドープで形成され、０．１Ωｃｍを超える比抵抗を、ｎ型不純物元素については７×１０16ｃｍ-3未満の不純物濃度を、ｐ型不純物元素については２×１０17ｃｍ-3未満の不純物濃度を有しているため、ほとんどエッチングされることがなく、効果的なマスクとして機能する。
【００５８】
また前記シリコン基板２１の表面も０．１Ωｃｍを超える高い比抵抗と、対応する低い不純物濃度を有しているため、前記シリコン基板２１の表面が前記凹部２３Ｖにおいて露出すると、エッチングは自発的に停止する。
【００５９】
なお先の図２Ｄの工程において前記多結晶シリサイド膜２４Ｇ上にポリシリコン膜が島状など、不連続に形成されているような場合には、前記図２Ｅの工程において前記多結晶シリサイド膜２４Ｇを除去する際に、これを同時にリフトオフすることも可能である。
【００６０】
次に図２Ｆの工程において、前記図２Ｅの構造上にｈｉｇｈ−Ｋ誘電体膜２６を一様な膜厚に形成し、さらにその上にメタル膜２７を、前記凹部２３Ｖを、前記ｈｉｇｈ−Ｋ誘電体膜２６を介して充填するように堆積する。
【００６１】
より具体的には、前記ｈｉｇｈ−Ｋ誘電体膜２６としてＨｆＯ２膜やＺｒＯ２膜、Ｙ２Ｏ３膜などハフニウムやジルコニウム、イットリウムなどの金属酸化物膜、それらのシリケート膜やアルミネート膜などをＡＬＤ法やＣＶＤ法により１ｎｍ〜３ｎｍ程度の膜厚に堆積し、前記側壁絶縁膜２３ＷＡおよび２３ＷＢの表面、および前記凹部２３Ｖの底に露出されたシリコン基板２１の表面を連続して前記ｈｉｇｈ−Ｋ誘電体膜２６で覆う。ここで前記ｈｉｇｈ−Ｋ誘電体膜２６はさらに窒素をドープされた膜であってもよい。また前記ＨｆＯ２膜はＺｒを含んだ組成のものであってもよく、さらにＺｒＯ２膜もＨｆを含んだ組成のものであってもよい。
【００６２】
さらに前記メタル膜２７としてはＴｉ膜やＴａ膜などの金属膜、あるいはそれらの導電性窒化物膜であるＴｉＮ膜やＴａＮ膜を使うことができ、バルクの仕事関数の値がｎ型ＭＯＳＦＥＴの場合に４．３ｅＶ程度に、またｐ型ＭＯＳＦＥＴの場合に４．９ｅＶ程度となるように、必要に応じて少量のシリコン（Ｓｉ）や炭素（Ｃ）を導入することができる。例えば前記メタル膜２７は、ＴｉＳｉＮやＴａＣ，ＴａＣＮ，ＴａＳｉＮなどの組成を有するものであってもよい。またこのようなメタル膜２７としては、ニッケル、コバルト、チタン、タンタル、ジルコニウム、ハフニウム、タングステン、白金、クロム、パラジウム、レニウム、バナジウムおよびニオブよりなる群から選ばれる一または複数の元素を含む金属または導電性金属窒化物を使うことが可能である。
【００６３】
前記メタル膜２７は例えばスパッタなどのＰＶＤ法により形成することができるが、あるいはステップカバレッジに優れたＡＬＤ法やＣＶＤ法を使うことも可能である。
【００６４】
次に図２Ｇに示すように、前記シリコン基板２１上にあって余剰なメタル膜２７を、一般的なＡＰＭ（アンモニアと過酸化水素水の混合水溶液）やＨＰＭなどの薬液により除去し、前記凹部２３Ｖを充填するメタル膜２７のみを、メタルゲート電極２７Ｇとして残す。この場合、前記メタルゲート電極２７Ｇ直下のｈｉｇｈ−Ｋ誘電体膜２６がｈｉｇｈ−Ｋゲート絶縁膜となる。
【００６５】
前記図２Ｇの工程における前記メタル膜２７のウェットエッチングは時間制御され、前記シリコン単結晶膜２５Ｓ，２５Ｄや素子分離領域２１Ｉ上において前記ｈｉｇｈ−Ｋ誘電体膜２６が露出した時点で停止される。
【００６６】
例えばアンモニア（ＮＨ4ＯＨ）と過酸化水素水（Ｈ2Ｏ2）と水（Ｈ2Ｏ）を１：１：１０の体積比で含むＡＰＭをエッチャントに使って前記メタル膜２７のエッチングを行う場合、６５℃の温度で５分間のエッチングでＴｉＮ膜を２０ｎｍエッチングすることができる。また塩素系ガス（Ｃｌ2ガスとＢＣｌ3ガス）を使ってドライエッチングを行うことも可能である。
【００６７】
さらに本実施形態では図２Ｈに示すように前記図２Ｇの構造に対してフッ酸処理を行い、露出しているｈｉｇｈ−Ｋ誘電体膜２６を除去し、これを前記メタルゲート電極２７Ｇと接する部分にのみ残す。さらに本実施形態では図２Ｉに示すように、前記単結晶シリコン膜２５Ｓおよび２５Ｄをウェットエッチングにより除去し、前記単結晶シリサイド膜２４Ｓ，２４Ｄを露出させる。
【００６８】
さらに前記図２Ｉの構造上にＳｉＮ膜２８をエッチングストッパとしてＣＶＤ法により例えば５０ｎｍの膜厚に形成し、その上に層間絶縁膜２９をＣＶＤ法などにより、例えば６００ｎｍの膜厚に形成する。
【００６９】
さらに図２１Ｉの工程では前記層間絶縁膜２９の表面をＣＭＰ法により平坦化し、フォトリソグラフィにより、前記単結晶シリサイド膜２４Ｓ，２４Ｄ、および前記メタルゲート電極２７Ｇを露出するビアホール２９Ｓ，２９Ｄおよび２９Ｇをそれぞれ形成する。
【００７０】
より具体的には前記層間絶縁膜２９中において前記ビアホール２９Ｓ，２９Ｄ，２９Ｇを形成するエッチングは前記エッチングストッパ膜２８が露出した時点で自動的に停止するため、その後エッチング条件を変更して前記エッチングストッパ膜２８をエッチングし、前記ビアホ―ル２９Ｓ，２９Ｄにおいては前記シリサイド層２４Ｓ，２４Ｄが露出した時点で、またビアホール２９Ｇにおいては前記メタルゲート電極２７Ｇが露出した時点でエッチングを停止させる。
【００７１】
さらに図２Ｋに示すように前記ビアホール２９Ｓ，２９Ｄおよび２９Ｇに、厚さが５ｎｍのＴｉＮバリア膜３０ｂを介して厚さが例えば１００ｎｍのタングステン膜（図示せず）を堆積し、これをＣＭＰ法により前記層間絶縁膜２９の上面が露出するまで研磨することにより、ビアプラグ３０Ｓ，３０Ｄおよび３０Ｇをそれぞれ形成する。
【００７２】
さらに図２Ｌに示すように前記層間絶縁膜２９上に配線パタ―ン３１Ｓ，３１Ｄが形成され、メタルゲートＭＯＳＦＥＴ２０が完成する。
【００７３】
本実施形態によれば、ゲートラスト法により、かつメタルゲート電極２７ＧをＣＭＰ法を使わずに形成することができ、メタルゲートＭＯＳＦＥＴを高い歩留まりで製造することが可能となる。本実施形態でも図２Ｊおよび図２Ｋの工程ではＣＭＰ法が使われるが、研磨される層間絶縁膜２９は６００ｎｍもの膜厚を有しており、研磨に多少の面内不均一ないしディッシングが生じても、歩留まりが低下することはない。
【００７４】
なお本実施形態において前記図２Ｉの工程を省略し、前記図２Ｈの構造のまま、前記単結晶シリコン膜２５Ｓ，２５Ｄを残すことも可能である。この場合には、メタルゲートＭＯＳＦＥＴは、図４に示すように前記ビアプラグ３０Ｓおよび３０Ｇがそれぞれ前記単結晶シリコン膜２５Ｓ，２５Ｄ中を貫通して延在し、前記単結晶シリサイド膜２４Ｓ，２４Ｄにコンタクトする構造的特徴を有する。
【００７５】
図２Ｌの実施形態においても図４の実施形態においても、前記ｈｉｇｈ−Ｋ誘電体膜２６は、寄生容量を発生させるので、前記ビアプラグ３０Ｓ，３０Ｄが形成されるビアホール２９Ｓ，２９Ｄの周辺から除去しておくのが望ましい。
【００７６】
［第２の実施形態］
図５Ａ〜図５Ｃは第２の実施形態による半導体装置の製造方法を説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７７】
図５Ａを参照するに本実施形態では図２Ａの構造の代わりに、前記仮のポリシリコンゲート電極２３Ｄ上にアモルファス絶縁膜よりなるキャップ膜２３ｄを有する構造を使う。このようなキャップ膜２３ｄは、ＣＶＤ法により例えば５ｎｍ〜１０ｎｍの膜厚に形成され、前記側壁絶縁膜２３ＷＡ，２３ＷＢとは異なるエッチング選択性を有するものであるのが好ましい。例えば前記側壁絶縁膜２３ＷＡ，２３ＷＢがＳｉＮ膜である場合は前記キャップ膜２３ｄをシリコン酸化膜により形成するのが好ましく、前記側壁絶縁膜２３ＷＡ，２３ＷＢがシリコン酸化膜である場合はＳｉＮ膜により形成するのが好ましい。
【００７８】
次に図５Ｂに示すように前記図５Ａの構造上に先の実施形態と同様にニッケルやコバルトなどの金属膜２４を、先の実施形態と同様に５〜１０ｎｍの膜厚に形成し、さらにこれを７５０℃〜８５０℃の温度で熱処理することにより、図５Ｃに示すように単結晶シリサイド膜２４Ｓおよび２４Ｄを、それぞれソース領域２１ｃおよびドレイン領域２１ｄ上に形成する。図５Ｃでは、先の図２Ｃと同様に、未反応の金属膜２４はエッチングにより除去されている。本実施形態では、前記仮のポリシリコンゲート電極２３Ｄ上にアモルファス絶縁膜２３ｄが形成されているため、前記仮のポリシリコンゲート電極２３Ｄ上へのシリサイド膜形成は生じない。
【００７９】
次に図５Ｄに示すように図５Ｃの単結晶シリサイド膜２４Ｓ，２４Ｄ上に単結晶シリコン膜２５Ｓ，２５Ｄが、先の実施形態の場合と同様に２ｎｍ〜５ｎｍの厚さで、それぞれエピタキシャルに形成される。ただし本実施形態では前記仮のゲート電極２３Ｄ上にアモルファス絶縁膜２３ｄが形成されているため、前記仮のポリシリコンゲート電極２３Ｄ上へのシリコン膜の成長はほとんど生じない。先の実施形態と同様、前記単結晶シリコン膜２５Ｓ，２５Ｄはドープされておらず、あるいはドープされていてもわずかで、その結果、０．１Ωｃｍ以上の比抵抗、またＡｓやＰなどｎ型不純物元素では７×１０16ｃｍ-3以下、Ｂなどのｐ型不純物元素では２×１０17ｃｍ-3以下の比抵抗を有する。
【００８０】
さらに図５Ｅに示すように前記アモルファス絶縁膜２３ｄおよび仮のポリシリコンゲート電極２３Ｄ、さらにその下の仮のゲート絶縁膜２２Ｄが、前記図２Ｅの工程と同じく前記単結晶シリコン膜２５Ｓ，２５Ｄをマスクに選択エッチングにより除去され、前記第１および第２の側壁絶縁膜２３ＷＡ，２３ＷＢの間に、前記シリコン基板２１の表面を露出する凹部２３Ｖが形成される。前記図５Ｅの選択エッチングは、前記アモルファス絶縁膜２３ｄをシリコン酸化膜、前記第１および第２の側壁絶縁膜２３ＷＡ，２３ＷＢをＳｉＮ膜とした場合、先の実施形態の場合と同様に、フッ硝酸系のエッチャント、すなわち硝酸とフッ酸の水溶液により行うことができ、この場合、前記アモルファス絶縁膜２３ｄと仮の絶縁膜２３Ｄと仮のゲート絶縁膜２２Ｄを一括して除去することができる。前記フッ硝酸系のエッチャントは、さらに酢酸を含んでいてもよい。
【００８１】
次に前記図２Ｆの工程と同様に図５Ｆの工程において前記図２Ｅの構造上にｈｉｇｈ−Ｋ誘電体膜２６を一様な膜厚に形成し、さらにその上にメタル膜２７を、前記凹部２３Ｖを、前記ｈｉｇｈ−Ｋ誘電体膜２６を介して充填するように堆積する。さらに説明は省略するが、前記図２Ｇ〜２Ｌの工程と同様な工程を行うことにより、図２Ｌに示すメタルゲートＭＯＳＦＥＴ２０を得ることができる。
【００８２】
本実施形態においても、前記図４の変形例と同様に、単結晶シリコン膜２５Ｓ，２５Ｄを残しておくことも可能である。
【００８３】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、金属または導電性金属窒化物を含むゲート電極と、
前記ゲート電極下の前記シリコン基板に形成されたチャネル領域と、
前記シリコン基板中、前記チャネル領域に対して第１の側に形成されるソース領域と、
前記シリコン基板中、前記チャネル領域に対して、前記第１の側とは反対の第２の側に形成されるドレイン領域と、
前記ソース領域上に形成された第１のシリサイド膜と、
前記ドレイン領域上に形成された第２のシリサイド膜と、
前記第１のシリサイド層上にエピタキシャルに形成された第１のシリコン膜と、
前記第２のシリサイド層上にエピタキシャルに形成された第２のシリコン膜と、
を含むことを特徴とする半導体装置。
（付記２）
さらに前記ゲート電極を覆う層間絶縁膜を有し、前記層間絶縁膜中には、前記ゲート電極上に第１ビアホール、前記ソース領域上に第２ビアホール、前記ドレイン領域上に第３ビアホールが形成されており、前記第２ビアホールは前記第１のシリコン膜を貫通して前記第１のシリサイド膜を露出し、前記第３ビアホールは前記第２のシリコン膜を貫通して前記第２のシリサイド膜を露出することを特徴とする付記１記載の半導体装置。
（付記３）
前記第１および第２のシリコン膜は、ヒ素（Ａｓ）またはリン（Ｐ）を７×１０16ｃｍ-3未満の濃度で、あるいはボロン（Ｂ）を２×１０16ｃｍ-3未満の濃度で含むことを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第１および第２のシリコン膜は、０．１Ωｃｍを超える比抵抗を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第１および第２のシリコン膜は、２ｎｍ〜５ｎｍの膜厚を有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１および第２のシリサイド膜は、ＮｉＳｉ２またはＣｏＳｉ２よりなることを特徴とする付記１〜５のうちいずれか一項記載の半導体装置。
（付記７）
前記ゲート絶縁膜は、Ｈｆ，ＺｒあるいはＹの酸化物またはシリケートまたはアルミネートよりなることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記ゲート絶縁膜はさらに窒素でドープされていることを特徴とする付記７記載の半導体装置。
（付記９）
前記ゲート電極は、ニッケル、コバルト、チタン、タンタル、ジルコニウム、ハフニウム、タングステン、白金、クロム、パラジウム、レニウム、バナジウムおよびニオブよりなる群から選ばれる一または複数の元素を含む金属または導電性金属窒化物よりなることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
シリコン基板上に絶縁膜を形成する工程と、
前記絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンをマスクに前記シリコン基板中に第１の不純物元素をイオン注入法により導入し、前記シリコン基板中、前記ポリシリコンパターン下のチャネル領域に隣接して第１の側にソースエクステンション領域を、前記チャネル領域を挟んで前記第１の側に対向する第２の側に前記チャネル領域に隣接してドレインエクステンション領域を形成する工程と、
前記ポリシリコンパターンの、前記ソースエクステンション領域に面する第１の側壁面に第１の側壁絶縁膜を、また前記ドレインエクステンション領域に面する第２の側壁面に第２の側壁絶縁膜を形成する工程と、
前記ポリシリコンパターンおよび前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中に第２の不純物元素をイオン注入法により導入し、前記チャネル領域から見て前記第１の側壁絶縁膜の外側に、前記ソースエクステンション領域と重畳してソース領域を、また前記チャネル領域から見て前記第２の側壁絶縁膜の外側に、前記ドレインエクステンション領域と重畳してドレイン領域を形成し、さらに前記ポリシリコンパタ―ン中に前記第２の不純物元素を導入する工程と、
前記第１および第２の不純物元素を熱処理により活性化する工程と、
前記ソース領域および前記ドレイン領域上に、第１および第２のシリサイド膜をエピタキシャルに形成する工程と、
前記第１および第２のシリサイド膜上に選択的に、それぞれ第１および第２のシリコン膜をエピタキシャルに形成する工程と、
前記第１および第２のシリサイド膜をマスクに、前記ポリシリコンパターンおよび前記絶縁膜を選択的に除去し、前記第１および第２の側壁絶縁膜の間に前記シリコン基板の表面を露出する凹部を形成する工程と、
前記シリコン基板上に、前記第１および第２の側壁絶縁膜の表面および前記露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、
前記シリコン基板上に金属または導電性金属窒化物を含む導電膜を、前記凹部を前記誘電体膜を介して充填するように形成する工程と、
前記導電膜をエッチバックし、前記第１および第２の側壁絶縁膜の間において前記凹部を前記誘電体膜を介して充填するゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１１）
前記第１および第２のシリサイド膜を形成する工程では、前記ポリシリコンパターン上に多結晶シリサイド膜が形成され、前記第１および第２のシリコン膜をエピタキシャルに形成する工程では、前記多結晶シリサイド膜上へのシリコン膜の形成が抑制されることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記ポリシリコンパターンはアモルファス絶縁膜を担持した積層構造体の形に形成され、前記ポリシリコンパターン中に前記第２の不純物元素を導入する工程は、前記アモルファス絶縁膜を介して実行され、前記第１および第２のシリサイド膜を形成する工程では、前記アモルファス絶縁膜上へのシリサイド膜の形成が抑制され、前記第１および第２のシリコン膜をエピタキシャルに形成する工程では、前記アモルファス絶縁膜上へのシリコン膜の形成が抑制されることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１３）
前記ソース領域およびドレイン領域を形成する工程は、前記仮のゲート電極中における前記第２の不純物元素の濃度が、前記第２の不純物元素がヒ素（Ａｓ）またはリン（Ｐ）の場合、７×１０16ｃｍ-3以上、ボロン（Ｂ）の場合、２×１０17ｃｍ-3以上となるように実行されることを特徴とする付記１０〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記第１および第２のシリコン膜をエピタキシャルに形成する工程は、前記第１および第２のシリサイド膜上に、ヒ素またはリンの不純物濃度が７×１０16ｃｍ-3未満のシリコン膜、あるいはボロンの不純物濃度が２×１０17ｃｍ-3未満のシリコン膜をエピタキシャル成長させる工程を含むことを特徴とする付記１０〜１３のうち、いずれか一項記載の半導体装置の製造方法。
（付記１５）
前記第１および第２のシリコン膜をエピタキシャルに形成する工程は、前記第１および第２のシリサイド膜上に、比抵抗が０．１Ωｃｍより大きいシリコン膜をエピタキシャル成長させる工程を含むことを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）
さらに前記シリコン基板上に前記メタルゲート電極を埋め込むように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ソース領域を露出する第１のビアホールを、また前記ドレイン領域を露出する第２のビアホールを形成する工程と、前記第１のビアホールに第１のビアプラグを、前記第２のビアホールに第２のビアプラグを形成する工程と、を含むことを特徴とする付記１０〜１５のうち、いずれか一項記載の半導体装置の製造方法。
（付記１７）
前記第１および第２のビアホールはそれぞれ前記第１および第２のシリコン膜を貫通して形成され、前記第１のビアプラグは前記第１のシリコン膜を貫通して前記第１のシリサイド膜にコンタクトし、前記第２のビアプラグは前記第２のシリコン膜を貫通して前記第１のシリサイド膜にコンタクトすることを特徴とする付記１６記載の半導体装置の製造方法。
（付記１８）
さらに前記第１および第２のシリコン膜を除去する工程と、前記シリコン基板上に前記メタルゲート電極を埋め込むように層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ソース領域を露出する第１のビアホールを、また前記ドレイン領域を露出する第２のビアホールを形成する工程と、前記第１のビアホールに第１のビアプラグを、前記第２のビアホールに第２のビアプラグを形成する工程と、を含むことを特徴とする付記１０〜１５のうち、いずれか一項記載の半導体装置の製造方法。
【符号の説明】
【００８４】
１１，２１  シリコン基板
１１Ａ，２１Ａ  素子領域
１１Ｃｈ，２１Ｃｈ  チャネル領域
１１Ｉ，２１Ｉ  素子分離領域
１１ａ，２１ａ  ソースエクステンション領域
１１ｂ，２１ｂ  ドレインエクステンション領域
１１ｃ，２１ｃ  ソース領域
１１ｄ，２１ｄ  ドレイン領域
１２Ｄ，２２Ｄ  仮のゲート絶縁膜
１３Ｄ，２３Ｄ  仮のゲート電極
１３ＷＡ，２３ＷＡ  第１の側壁絶縁膜
１４Ｓ，１４Ｄ，１４Ｇ，２４Ｇ  シリサイド膜
２３ＷＢ，２３ＷＢ  第２の側壁絶縁膜
２４  金属膜
２４Ｓ，２４Ｄ  単結晶シリサイド膜
２５Ｓ，２５Ｄ  単結晶シリコン膜
２６  ｈｉｇｈ−Ｋ誘電体膜
２７  メタル膜
２７Ｇ  メタルゲート電極
２８  ＳｉＮエッチングストッパ膜
２９  層間絶縁膜
２９Ｄ，２９Ｇ，２９Ｓ  ビアホール
３０Ｄ，３０Ｇ，３０Ｓ  ビアプラグ
３０ｂ  バリアメタル膜
３１Ａ，３１Ｂ  配線
【図１Ａ】
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【図１Ｂ】
2011146465.tif 000004
【図１Ｃ】
2011146465.tif 000005
【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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