(57)【要約】【課題】記憶保持能力を低下させずに書き込み動作を高速化する半導体記憶装置、メモリセル回路を提供する。【解決手段】メモリセル回路は、記憶回路と、第１トランジスタ（Ｑ２１、Ｑ４１）と、第２トランジスタ（Ｑ２２、Ｑ４２）とを具備する。記憶回路は、第１ノード（Ｎ１）および第２ノード（Ｎ２）の電圧を相補的に保持してデータを記憶する。第１トランジスタ（Ｑ２１、Ｑ４１）は、第１ビット線（ＢＬ）にゲートを接続し、データ書き込み時の第１ビット線の電圧に応答して所定の電圧（Ｈレベル）を第２ノード（Ｎ２）に印加する。第２トランジスタ（Ｑ２２、Ｑ４２）は、第１ビット線と相補の関係にある第２ビット線（ＸＢＬ）にゲートを接続し、データ書き込み時の第２ビット線（ＸＢＬ）の電圧に応答して所定の電圧（Ｈレベル）を第１ノード（Ｎ１）に印加する。【選択図】図４
2011048874.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードおよび第２ノードの電圧を相補的に保持してデータを記憶する記憶回路と、
第１ビット線にゲートを接続し、データ書き込み時の前記第１ビット線の電圧に応答して所定の電圧を前記第２ノードに印加する第１トランジスタと、
前記第１ビットと相補の関係にある第２ビット線にゲートを接続し、データ書き込み時の前記第２ビット線の電圧に応答して前記所定の電圧を前記第１ノードに印加する第２トランジスタと
を具備する
メモリセル回路。
【請求項２】
前記第１トランジスタおよび前記第２トランジスタは、それぞれのソースを前記所定の電圧を示す第１電源電圧に接続し、前記第１ビット線および前記第２ビット線の電圧に応答して、前記第１ノード、前記第２ノードに前記第１電源電圧を印加する
請求項１に記載のメモリセル回路。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタは、ソースをワード線に接続し、前記第１ビット線および前記第２ビット線の電圧に応答して、前記第１ノード、前記第２ノードに前記所定の電圧を示す前記ワード線の電圧を印加する
請求項１に記載のメモリセル回路。
【請求項４】
第１ビット線と前記第１ノードとの間に接続され、ゲートをワード線に接続する第３トランジスタと、
第２ビット線と前記第２ノードとの間に接続され、ゲートを前記ワード線に接続する第４トランジスタと
をさらに具備する
請求項１から請求項３のいずれかに記載のメモリセル回路。
【請求項５】
前記記憶回路は、
前記第１ノードを入力ノードとし、前記第２ノードを出力ノードとする第１論理否定回路と、
前記第２ノードを入力ノードとし、前記第１ノードを出力ノードとする第２論理否定回路と
を備える
請求項１から請求項４のいずれかに記載のメモリセル回路。
【請求項６】
第１電源電圧と第２電源電圧との間に直列に接続され、第１論理否定回路を形成する第１及び第２トランジスタと、前記第１論理否定回路は前記第１及び第２トランジスタのゲート同士が接続される第１ノードを入力ノードとし、前記第１及び第２トランジスタのドレイン同士が接続される第２ノードを出力ノードとし、
前記第１電源電圧と前記第２電源電圧との間に直列に接続され、第２論理否定回路を形成する第３及び第４トランジスタと、前記第２論理否定回路は前記第３および第４トランジスタのゲート同士が接続される前記第２ノードを入力ノードとし、前記第３及び第４トランジスタのドレイン同士が接続される前記第１ノードを出力ノードとし、
第１ビット線と前記第１ノードとの間に接続され、ゲートをワード線に接続する第５トランジスタと、
前記第１ビット線と相補の関係にある第２ビット線と前記第２ノードとの間に接続され、ゲートを前記ワード線に接続する第６トランジスタと、
データ書き込み時に所定の電圧を前記第１ノードに印加する第７トランジスタと、
データ書き込み時に前記所定の電圧を前記第２ノードに印加する第８トランジスタと
を具備する
メモリセル回路。
【請求項７】
マトリクス状に配置される請求項１から請求項６のいずれかに記載の複数のメモリセル回路と、
前記複数のメモリセル回路のうちの所定のメモリセル回路を選択するワード線を出力するロウデコーダと、
前記複数のメモリセル回路のうちの所定のメモリセル回路のデータを入出力するビット線対を選択するカラムセレクタと
を具備する
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶装置のメモリセル回路に関する。
【背景技術】
【０００２】
近年、半導体チップ内に搭載されるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の大容量化が進行している。半導体チップの面積は限られており、ＳＲＡＭの面積を縮小することが重要になってきている。ＳＲＡＭの面積の大部分を占めるのがメモリセルであり、メモリセルの面積縮小が最も効果的である。しかし、プロセスの微細化に伴いメモリセルのデータ保持能力や書き込み速度の低下が顕著化している。そのため、メモリセルで使用するトランジスタ数もしくはトランジスタサイズを大きくして、データ保持能力や書き込み速度の低下を抑えて大容量化に対応している。その結果、メモリセルの面積が増加する。したがって、ＳＲＡＭ全体としても面積が増加することになり、要求に反してしまう。今後ともＳＲＡＭの大容量化は必須であり、面積を増加することなく保持特性や書き込み速度を維持するメモリセルの開発が求められている。
【０００３】
図１を参照すると、参照メモリセルは、特開２００６−０４８７９３号公報等に開示されるように、ＰＭＯＳ型のトランジスタＱ１１、Ｑ１２と、ＮＭＯＳ型のトランジスタＱ１３〜Ｑ１６、Ｑ９１〜Ｑ９４とを有する。
【０００４】
トランジスタＱ１１、Ｑ１３は、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続されている。トランジスタＱ１１のソースは電源電圧ＶＤＤに接続され、トランジスタＱ１３のソースは電源電圧Ｇに接続されている。このトランジスタＱ１１、Ｑ１３によって、ノードＮ２を入力、ノードＮ１を出力とする１つのＣＭＯＳインバータ（論理否定回路）が形成される。
【０００５】
トランジスタＱ１２、Ｑ１４は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続されている。トランジスタＱ１２のソースは電源電圧ＶＤＤに接続され、トランジスタＱ１４のソースは電源電圧Ｇに接続されている。このトランジスタＱ１２、Ｑ１４によって、ノードＮ１を入力、ノードＮ２を出力とする１つのＣＭＯＳインバータが形成される。
【０００６】
トランジスタＱ１５は、ノードＮ１とビット線ＢＬとの間に接続される。トランジスタＱ１６は、ノードＮ２とビット線ＸＢＬとの間に接続される。また、トランジスタＱ１５、Ｑ１６は、共にゲートが書き込み用ワード線ＷＷＬに接続されている。
【０００７】
上述した２つのＣＭＯＳインバータは、互いの入力と出力がリング状に接続されており、１つの記憶回路を構成している。この記憶回路は、ノードＮ１およびＮ２の信号レベルを相補的なレベルに保持する。すなわち、２つのノードの一方を電源電圧ＶＤＤに保持し、他方を電源電圧Ｇに保持する。以降、電源電圧ＶＤＤに対応する信号レベルをＨレベル、電源電圧Ｇに対応する信号レベルをＬレベルと記載して説明する。
【０００８】
トランジスタＱ９１、Ｑ９３は、ビット線ＢＬと電源電圧Ｇとの間に直列に接続される。すなわち、トランジスタＱ９３のドレインはビット線ＢＬに接続され、トランジスタＱ９３のソースとトランジスタＱ９１のドレインとが接続され、トランジスタＱ９１のソースは電源電圧Ｇに接続される。トランジスタＱ９１のゲートはノードＮ１に接続され、トランジスタＱ９３のゲートは読み出し用ワード線ＲＷＬに接続される。
【０００９】
したがって、トランジスタＱ９１は、ノードＮ１の信号レベルに応じてオンまたはオフする。すなわち、トランジスタＱ９１は、ノードＮ１がＨレベルのときにオンし、ノードＮ１がＬレベルのときにオフする。トランジスタＱ９３は、読み出し用ワード線ＲＷＬから入力される読み出し制御信号に応じてオンまたはオフする。すなわち、トランジスタＱ９３は、読み出し用ワード線ＲＷＬがＨレベルの場合にオンし、Ｌレベルの場合にオフする。
【００１０】
トランジスタＱ９２、Ｑ９４は、ビット線ＸＢＬと電源電圧Ｇとの間に直列に接続される。すなわち、トランジスタＱ９４のドレインはビット線ＸＢＬに接続され、トランジスタＱ９４のソースとトランジスタＱ９２のドレインとが接続され、トランジスタＱ９２のソースは電源電圧Ｇに接続される。トランジスタＱ９２のゲートはノードＮ２に接続され、トランジスタＱ９４のゲートは読み出し用ワード線ＲＷＬに接続される。
【００１１】
したがって、トランジスタＱ９２は、ノードＮ２の信号レベルに応じてオンまたはオフする。すなわち、トランジスタＱ９２は、ノードＮ２がＨレベルのときにオンし、ノードＮ２がＬレベルのときにオフする。トランジスタＱ９４は、読み出し用ワード線ＲＷＬから入力される読み出し制御信号に応じてオンまたはオフする。すなわち、トランジスタＱ９４は、読み出し用ワード線ＲＷＬがＨレベルの場合にオンし、Ｌレベルの場合にオフする。
【００１２】
上述のように、トランジスタＱ１１〜Ｑ１４を備える記憶回路によって、ノードＮ１およびＮ２に相補的なレベルの信号が保持される。したがって、このノードＮ１およびＮ２の信号レベルに応じて動作するトランジスタＱ９１およびＱ９２は、相補的にオンまたはオフする。すなわち、トランジスタＱ９１がオンのときにトランジスタＱ９２がオフし、トランジスタＱ９１がオフのときにトランジスタＱ９２がオンする。
【００１３】
次に、図２に示される信号波形の例を参照して動作を説明する。図２には、ノードＮ１がＬレベル、ノードＮ２がＨレベルであるメモリセルに対して、ノードＮ１がＨレベル、ノードＮ２がＬレベルとなるデータを書き込む場合、そのデータを読み出す場合の各部の波形が示される。
【００１４】
トランジスタＱ１１〜Ｑ１４を備える記憶回路にデータを書き込む場合、書き込み用ワード線ＷＷＬがＨレベルに設定される（図２（ａ））。このとき、書き込みデータに応じて、ビット線対ＢＬ／ＸＢＬのうちの一方のビット線がＨレベルに設定され、他方のビット線がＬレベルに設定される。図２では、ビット線ＢＬがＨレベル（図２（ｃ））に設定され、ビット線ＸＢＬがＬレベル（図２（ｄ））に設定された状態が示される。
【００１５】
書き込み用ワード線ＷＷＬがＨレベルであるため、トランジスタＱ１５、Ｑ１６がオンになる。その結果、ノードＮ１およびＮ２のうちの一方がＨレベル、他方がＬレベルに設定される。図２に示されように、ビット線ＢＬがＨレベル、ビット線ＸＢＬがＬレベルの場合、ノードＮ２は、トランジスタＱ１６を介してＬレベルのビット線ＸＢＬに接続され、強制的にＬレベルに設定される（図２（ｆ））。ノードＮ１は、トランジスタＱ１５を介してＨレベルのビット線ＢＬに接続され、トランジスタＱ１１〜Ｑ１４を備える記憶回路によってＨレベルに設定される（図２（ｅ））。このようにして、メモリセルのノードＮ１、Ｎ２は、書き込みデータに応じた信号レベルに設定される。
【００１６】
トランジスタＱ１１〜Ｑ１４を備える記憶回路に保持されるデータを読み出す場合、ビット線対ＢＬ／ＸＢＬは、図示されないアンプ部によってＨレベルにプリチャージされる（図２（ｃ）、（ｄ））。プリチャージの後、読み出し用ワード線ＲＷＬは、データの読み出しを示すＨレベルに設定される（図２（ｂ））。これにより、この読み出し用ワード線ＲＷＬに接続されるトランジスタＱ９３、Ｑ９４がオンになる。
【００１７】
トランジスタＱ９１、Ｑ９２は、ノードＮ１およびＮ２の信号レベルに応じて何れか一方がオンになっている。そのため、トランジスタＱ９３およびＱ９４がオンになると、ノードＮ１およびＮ２の信号レベルに応じて、ビット線対ＢＬ／ＸＢＬのうちの一方のビット線がＬレベルに接続される。図２では、ノードＮ２がＬレベルになっている場合が示される。したがって、Ｌレベルに接続されるビット線ＸＢＬの電圧は、Ｈレベルから徐々に低下する（図２（ｄ））。Ｌレベルに接続されないビット線ＢＬの電圧は、Ｈレベルのまま保持される（図２（ｃ））。読み出し用ワード線ＲＷＬがＨレベルに設定されてから一定時間が経過すると、ビット線ＢＬおよびＸＢＬの電圧はＨレベル、Ｌレベルに確定し、読出し動作完了となる。
【００１８】
図２に示されるようにデータを書き込む場合、トランジスタＱ１５、Ｑ１６がオン状態になると、メモリセルに保持されるデータが書き換えられる。このとき、ノードＮ２をＨレベルに保持するトランジスタＱ１２の電流駆動能力と、ビット線ＸＢＬに示されるＬレベルを伝搬してノードＮ２をＬレベルにするトランジスタＱ１６の電流駆動能力とには、以下の関係が成り立つ必要がある。
電流駆動能力（Ｑ１２）＜電流駆動能力（Ｑ１６）    …（式１）
この式１を変形すると、
電流駆動能力（Ｑ１６）−電流駆動能力（Ｑ１２）＞０    …（式２）
となり、式２の左辺が大きいほど書き込みを行うときの電流駆動能力が高く、書き込み速度が速くなる。
【００１９】
式２の左辺を大きくして書き込み速度を向上させるためには、トランジスタＱ１６の電流駆動能力を上げるか、トランジスタＱ１２の電流駆動能力を下げる必要がある。トランジスタＱ１６の電流駆動能力を引き上げると、電流駆動能力向上分に比例してメモリセルの面積が増加する。トランジスタＱ１２の電流駆動能力を抑制すると、記憶回路（トランジスタＱ１１〜Ｑ１４）のデータ保持能力が低下する。最悪の場合にはデータ保持ができなくなる。このように、図１に示されるような回路構成では、記憶回路のデータ保持能力を低下させずに書き込み速度を上げることが困難である。
【００２０】
なお、メモリセルにおいて記憶内容を確実に保持し、メモリセルに対して確実に書き込みを行う半導体記憶装置に関する技術が特開２００７−１７２７１５号公報に開示されている。また、初期化速度を高める方法としては、特開平０６−０８４３６８号公報に開示されるゲートアレイ回路がある。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００６−０４８７９３号公報
【特許文献２】特開２００７−１７２７１５号公報
【特許文献３】特開平０６−０８４３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、記憶保持能力を低下させずに書き込み動作を高速化する半導体記憶装置、メモリセル回路を提供する。
【課題を解決するための手段】
【００２３】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
本発明の観点では、メモリセル回路は、記憶回路と、第１トランジスタ（Ｑ２１、Ｑ４１）と、第２トランジスタ（Ｑ２２、Ｑ４２）とを具備する。記憶回路は、第１ノード（Ｎ１）および第２ノード（Ｎ２）の電圧を相補的に保持してデータを記憶する。第１トランジスタ（Ｑ２１、Ｑ４１）は、第１ビット線（ＢＬ）にゲートを接続し、データ書き込み時の第１ビット線（ＢＬ）の電圧に応答して所定の電圧（Ｈレベル）を第２ノード（Ｎ２）に印加する。第２トランジスタ（Ｑ２２、Ｑ４２）は、第１ビット線と相補の関係にある第２ビット線（ＸＢＬ）にゲートを接続し、データ書き込み時の第２ビット線（ＸＢＬ）の電圧に応答して所定の電圧（Ｈレベル）を第１ノード（Ｎ１）に印加する。
【００２５】
本発明の他の観点では、半導体記憶装置は、マトリクス状に配置される上記の複数のメモリセル回路（１２）と、ロウデコーダ（１４）と、カラムセレクタ（１６）とを具備する。ロウデコーダ（１４）は、複数のメモリセル回路のうちの所定のメモリセル回路（１２）を選択するワード線（ＷＬ）を出力する。カラムセレクタ（１６）は、複数のメモリセル回路のうちの所定のメモリセル回路（１２）のデータを入出力するビット線対（ＢＬ／ＸＢＬ）を選択する。
【発明の効果】
【００２６】
本発明によれば、面積の増加分を抑えつつ、記憶保持能力を低下させずに書き込み動作を高速化する半導体記憶装置、メモリセル回路を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】一般的なメモリセル回路の構成を示す図である。
【図２】一般的なメモリセル回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態に係る半導体記憶装置の構成を示す図である。
【図４】本発明の第１の実施の形態に係るメモリセル回路の構成を示す図である。
【図５】本発明の第１の実施の形態に係るメモリセル回路の動作を示すタイミングチャートである。
【図６】本発明の第２の実施の形態に係るメモリセル回路の構成を示す図である。
【図７】本発明の第２の実施の形態に係るメモリセル回路の動作を示すタイミングチャートである。
【図８】本発明の第３の実施の形態に係るメモリセル回路の構成を示す図である。
【図９】本発明の第３の実施の形態に係るメモリセル回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２８】
図面を参照して本発明の実施の形態を説明する。
【００２９】
図３は、本発明の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。半導体記憶装置は、メモリセル回路１２と、ロウデコーダ１４と、カラムセレクタ１６と、センスアンプおよび書き込みアンプを含むアンプ部１８とを備える。ロウデコーダ１４は、入力されるアドレス情報に基づいて、ワード線ＷＬ−０〜ＷＬ−ｍを出力する。カラムセレクタ１６は、入力されるアドレス情報に基づいて、ビット線ＢＬ−０〜ＢＬ−ｎ、ＸＢＬ−０〜ＸＢＬ−ｎを選択して活性化する。メモリセル回路１２は、ワード線ＷＬ−Ｍと、対のビット線ＢＬ−Ｎ／ＸＢＬ−Ｎとの交点にマトリクス状に配置される。センスアンプおよび書き込みアンプ１８は、カラムセレクタ１６に接続されてビット線を活性化し、あるいは、ビット線の活性化状態をセンスする。
【００３０】
ビット線ＢＬ−０〜ｎとビット線ＸＢＬ−０〜ＸＢＬ−ｎとは、それぞれ対になっている。ビット線対のそれぞれは、不活性化のときは共にＨレベルに保持され、活性化したときは互いに相補の関係になる。なお、ビット線、ワード線のいずれかを限定せずに説明するとき、例えば、メモリセル回路１２内に注目して説明するときは、符号の“−”以降を省略する。また、電源電圧ＶＤＤに対応する信号レベルをＨレベル、電源電圧Ｇに対応する信号レベルをＬレベルと記載して説明する。
【００３１】
図面を参照して本発明の第１の実施の形態を説明する。第１の実施の形態では、シングルポートのＳＲＡＭ、すなわち、一対のビット線（ビット線ＢＬおよび相補ビット線ＸＢＬ）を備えるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の例が示される。
【００３２】
図４は、本発明の第１の実施の形態に係るメモリセル回路の構成を示す回路図である。本実施の形態に係るメモリセル回路は、ＰＭＯＳ型のトランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２と、ＮＭＯＳ型のトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６とを備える。メモリセル回路は、メモリセル選択信号を示すワード線ＷＬにより選択され、ビット線対ＢＬ／ＸＢＬを介してデータの入出力を行う。
【００３３】
トランジスタＱ１１のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。トランジスタＱ１３のソースは電源電圧Ｇに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。すなわち、トランジスタＱ１１、Ｑ１３は、ノードＮ２を入力、ノードＮ１を出力とするＣＭＯＳインバータ回路を形成する。
【００３４】
トランジスタＱ１２のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。トランジスタＱ１４のソースは電源電圧Ｇに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。すなわち、トランジスタＱ１２、Ｑ１４は、ノードＮ１を入力、ノードＮ２を出力とするＣＭＯＳインバータ回路を形成する。
【００３５】
ノードＮ１とビット線ＢＬとの間にトランジスタＱ１５が接続され、ノードＮ２とビット線ＸＢＬとの間にトランジスタＱ１６が接続される。トランジスタＱ１５、Ｑ１６のゲートは、ワード線ＷＬに接続される。ノードＮ１と電源電圧ＶＤＤとの間にトランジスタＱ２２が接続され、ノードＮ２と電源電圧ＶＤＤとの間にトランジスタＱ２１が接続される。トランジスタＱ２１のゲートはビット線ＢＬに接続され、トランジスタＱ２２のゲートはビット線ＸＢＬに接続される。
【００３６】
トランジスタＱ１１、Ｑ１３を備えるＣＭＯＳインバータ回路（論理否定回路）と、トランジスタＱ１２、Ｑ１４を備えるＣＭＯＳインバータ回路とは、互いの入力と出力がリング状に接続され、１つの記憶回路を構成する。この記憶回路は、ノードＮ１およびノードＮ２の信号レベルを相補的なレベルに保持する。すなわち、一方のノードをＨレベルに保持し、他方のノードをＬレベルに保持する。
【００３７】
次に、図５を参照して図４に示されるメモリセル回路の動作を説明する。
【００３８】
（書き込み動作）
ノードＮ１がＨレベル、ノードＮ２がＬレベルであるとき、メモリセル回路は、データ“１”を記憶しているとする。このメモリセル回路にデータ“０”を書き込むときの各部の電圧波形が図５に示される。
【００３９】
書き込み動作開始前（図５時刻１ａ）、ノードＮ１はＨレベル、ノードＮ２はＬレベルであり（図５（ｄ）（ｅ））、ビット線ＢＬおよびビット線ＸＢＬは、Ｈレベルに設定されている（図５（ｂ）（ｃ））。
【００４０】
書き込み動作が開始されると（図５時刻１ｂ）、メモリセル回路を選択するワード線ＷＬはＨレベルに設定され（図５（ａ））、ビット線ＢＬは書き込みデータを示すＬレベルに設定される（図５（ｂ））。ビット線ＸＢＬは、書き込みデータ“０”の相補的なレベルであるＨレベルに設定されるため、変化はない（図５（ｃ））。
【００４１】
ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６はオン状態になり、書き込みデータ“０”を示すビット線ＢＬのＬレベルがトランジスタＱ１５を介してノードＮ１に伝搬する。ノードＮ１の電圧は、ＨレベルからＬレベルに変化する（図５（ｄ）時刻１ｂ〜１ｃ）。同時に、ビット線ＢＬのＬレベルが印加されるトランジスタＱ２１がオン状態になり、ノードＮ２に電源電圧ＶＤＤが印加される。そのため、ノードＮ２の電圧は、ＬレベルからＨレベルに変化する（図５（ｅ）時刻１ｂ〜１ｃ）。
【００４２】
ノードＮ１がＬレベルになり、ノードＮ２がＨレベルになると、書き込み動作は終了してよい。したがって、書き込み開始から所定の時間が経過したとき（図５時刻１ｃ）、ワード線ＷＬはＬレベルに、ビット線ＢＬはＨレベルに戻って書き込み動作が終了する。書き込み終了後（図５時刻１ｄ）、ノードＮ１はＬレベル、ノードＮ２はＨレベルを保持する。
【００４３】
（読み出し動作）
次に、ノードＮ１がＬレベル、ノードＮ２がＨレベルであるメモリセル回路（上記の書き込みが行われた状態）からデータを読み出す動作を説明する。
【００４４】
読み出し動作開始前（図５時刻１ｅ）、ビット線ＢＬおよびビット線ＸＢＬは、Ｈレベルに設定されている（図５（ｂ）（ｃ））。また、ワード線ＷＬは、Ｌレベルに設定されている（図５（ａ））。
【００４５】
読み出し動作が開始されると（図５時刻１ｆ）、ワード線ＷＬはＨレベルに設定され、ビット線ＢＬおよびビット線ＸＢＬはハイインピーダンス状態になる。ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６はオン状態になり、ノードＮ１およびノードＮ２の電圧がビット線ＢＬおよびビット線ＸＢＬにそれぞれ反映するようになる。ビット線ＢＬは、トランジスタＱ１５がオン状態になるため、ノードＮ１の電圧を反映してＨレベルからＬレベルに穏やかに変化する（図５（ｂ）時刻１ｆ〜１ｇ）。
【００４６】
ビット線ＢＬがＬレベルになると、読み出し動作を終了してよい。したがって、読み出し動作開始から所定の時間が経過すると、アンプ部１８のセンスアンプはビット線対ＢＬ／ＸＢＬの信号レベルを感知してデータを出力する。そして、ワード線ＷＬをＬレベルに戻し、ビット線対ＢＬ／ＸＢＬをＨレベルに戻して読み出し動作が完了する（図５時刻１ｇ）。
【００４７】
このように、トランジスタＱ２１、Ｑ２２を備えるメモリセル回路は、書き込み動作時にノードＮ１およびノードＮ２に対して、一方のノードをＨレベルからＬレベルに、他方のノードをＬレベルからＨレベルに同時に変化させることができる。したがって、一方のノードをＨレベルからＬレベルに変化させるだけで書き込みを行う動作に比べて、書き込み動作を高速化することができる。
【００４８】
図６、図７を参照して本発明の第２の実施の形態を説明する。第２の実施の形態は、デュアルポートのＳＲＡＭ、すなわち、ビット線ＢＬとビット線ＸＢＬとの対が複数あるＳＲＡＭの例が示される。
【００４９】
図６は、第２の実施の形態に係るメモリセル回路の構成を示す回路図である。メモリセル回路は、ＮＭＯＳ型のトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６と、ＰＭＯＳ型のトランジスタＱ１１、Ｑ１２、Ｑ３１、Ｑ３２を具備する。メモリセル回路は、第１の実施の形態と同じように、メモリセル選択信号であるワード線ＷＬにより選択され、ビット線対ＢＬ／ＸＢＬを介してデータの入出力を行うが、データの書き込みは書き込み制御信号ＷＥにより制御される。
【００５０】
トランジスタＱ１１のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。トランジスタＱ１３のソースは電源電圧Ｇに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。すなわち、トランジスタＱ１１、Ｑ１３は、ノードＮ２を入力、ノードＮ１を出力とするＣＭＯＳインバータ回路を形成する。
【００５１】
トランジスタＱ１２のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。トランジスタＱ１４のソースは電源電圧Ｇに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。すなわち、トランジスタＱ１２、Ｑ１４は、ノードＮ１を入力、ノードＮ２を出力とするＣＭＯＳインバータ回路を形成する。
【００５２】
ノードＮ１とビット線ＢＬとの間にトランジスタＱ１５が接続され、ノードＮ２とビット線ＸＢＬとの間にトランジスタＱ１６が接続される。トランジスタＱ１５及びトランジスタＱ１６のゲートは、ワード線ＷＬに接続される。ノードＮ１と電源電圧ＶＤＤとの間にトランジスタＱ３２が接続され、ノードＮ２と電源電圧ＶＤＤとの間にトランジスタＱ３１が接続される。トランジスタＱ３１、Ｑ３２のゲートは、書き込み制御信号ＷＥに接続される。
【００５３】
トランジスタＱ１１、Ｑ１３を備えるＣＭＯＳインバータ回路と、トランジスタＱ１２、Ｑ１４を備えるＣＭＯＳインバータ回路とは、互いの入力と出力がリング状に接続され、１つの記憶回路を構成する。この記憶回路は、ノードＮ１およびノードＮ２の信号レベルを相補的なレベルに保持する。すなわち、一方のノードをＨレベルに保持し、他方のノードをＬレベルに保持する。
【００５４】
図７を参照して図６に示されるメモリセル回路の動作を説明する。
【００５５】
（書き込み動作）
ノードＮ１がＨレベル、ノードＮ２がＬレベルであるとき、メモリセル回路は、データ“１”を記憶しているとする。このメモリセル回路にデータ“０”を書き込むときの各部の電圧波形が図７に示される。
【００５６】
書き込み動作開始前（図７時刻２ａ）、ノードＮ１はＨレベル、ノードＮ２はＬレベルであり（図７（ｅ）（ｆ））、ビット線ＢＬおよびビット線ＸＢＬは、Ｈレベルに設定される（図７（ｃ）（ｄ））。また、ワード線ＷＬはＨレベル、書き込み制御信号ＷＥはＬレベルに設定されている（図７（ａ）（ｂ））。
【００５７】
書き込み動作が開始されると（図７時刻２ｂ）、メモリセル回路を選択するワード線ＷＬがＨレベルに設定され、書き込み制御信号ＷＥがＬレベルに設定される（図７（ｂ）（ａ））。ビット線ＢＬは書き込みデータを示すＬレベルに設定される（図７（ｃ））。ビット線ＸＢＬは、書き込みデータ“０”の相補的なレベルであるＨレベルに設定されるため、変化はない（図７（ｄ））。
【００５８】
ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６ｈａオン状態になり、書き込みデータ“０”を示すビット線ＢＬのＬレベルがトランジスタＱ１５を介してノードＮ１に伝搬する。ノードＮ１の電圧は、ＨレベルからＬレベルに変化する。同時に、書き込み制御信号ＷＥがＬレベルになるので、トランジスタＱ３１、Ｑ３２がオン状態になる。電源電圧ＶＤＤがトランジスタＱ３１を介してノードＮ２に印加されるため、ノードＮ２の電圧は、ＬレベルからＨレベルに変化する。また、トランジスタＱ３２がオン状態になるため、電源電圧ＶＤＤがトランジスタＱ３２を介してノードＮ１に印加され、ノードＮ１の電圧を上昇させるように働く。したがって、ノードＮ１の電圧は、ビット線ＢＬと同じＬレベルにはならないが、Ｌレベルと判定できる電圧に達する（図７時刻２ｂ〜２ｃ）。
【００５９】
ノードＮ２がＨレベルになると、書き込み動作は衆力してもよい。したがって、書き込み開始から所定の時間が経過したとき（図７時刻２ｃ）、ワード線ＷＬはＬレベルに、書き込み制御信号ＷＥはＨレベルに設定され、書き込み動作が終了する（図７（ｂ）（ａ））。このときビット線ＢＬはＨレベルに設定される（図７（ｃ））。書き込み終了後（図７時刻２ｄ）、ノードＮ１はＬレベル、ノードＮ２はＨレベルを保持する。
【００６０】
（読み出し動作）
次に、ノードＮ１がＬレベル、ノードＮ２がＨレベルであるメモリセル回路（上記の書き込みが行われた状態）からデータを読み出す動作を説明する。
【００６１】
読み出し動作開始前（図７時刻２ｅ）、ビット線ＢＬおよびビット線ＸＢＬの電圧はＨレベルに設定されている（図７（ｃ）（ｄ））。また、ワード線ＷＬはＬレベルに、書き込み制御信号ＷＥはＨレベルに設定されている（図７（ｂ）（ａ））。
【００６２】
読み出し動作が開始されると（図７時刻２ｆ）、ワード線ＷＬはＨレベルに設定され、ビット線ＢＬおよびビット線ＸＢＬはハイインピーダンス状態になる。ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６はオン状態になる。ビット線ＢＬは、トランジスタＱ１５がオン状態になるため、ノードＮ１の電圧を反映してＨレベルからＬレベルに穏やかに変化する（図７（ｃ）時刻２ｆ〜２ｇ）。
【００６３】
ビット線ＢＬがＬレベルになると、読み出し動作を終了してもよい。したがって、読み出し動作開始から所定の時間が経過すると、アンプ部１８のセンスアンプはビット線対ＢＬ／ＸＢＬの信号レベルを感知してデータを出力する。そして、ワード線ＷＬをＬレベルに戻し、ビット線対ＢＬ／ＸＢＬをＨレベルに戻して読み出し動作が完了する（図７時刻２ｇ）。
【００６４】
このように、本実施の形態では、トランジスタＱ３１、Ｑ３２のゲートに書き込み制御信号ＷＥが接続される。トランジスタＱ３１、Ｑ３２のオン・オフを書き込み制御信号ＷＥで制御することにより、マルチポートのＳＲＡＭに適用した場合に、ポート毎にトランジスタＱ３１、Ｑ３２を配置する必要がなくなる。そのため、ポート共通に２つのトランジスタＱ３１、Ｑ３２を備えることによって実現できるため、面積の増加を抑えることができる。
【００６５】
すなわち、デュアルポートメモリでは、対のビット線が複数あるため、第１の実施の形態のような回路にした場合、その対のビット線の数だけトランジスタＱ２１、Ｑ２２が必要になる。したがって、トランジスタＱ２１、Ｑ２２が増加する分のトランジスタが示す面積が大きくなる。本実施の形態に示されるように、書き込み制御信号ＷＥによってトランジスタＱ３１、３２を共通化して制御し、面積の増大が抑制される。
【００６６】
図８、図９を参照して本発明の第３の実施の形態を説明する。
【００６７】
図８は、第３の実施の形態に係るメモリセル回路の構成を示す回路図である。本実施の形態に係るメモリセル回路は、ＰＭＯＳ型のトランジスタＱ１１、Ｑ１２、Ｑ４１、Ｑ４２と、ＮＭＯＳ型のトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６とを備える。メモリセル回路は、メモリセル選択信号を示すワード線ＷＬにより選択され、ビット線対ＢＬ／ＸＢＬを介してデータの入出力を行う。
【００６８】
トランジスタＱ１１のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。トランジスタＱ１３のソースは電源電圧Ｇに接続され、ドレインはノードＮ１に接続され、ゲートはノードＮ２に接続される。すなわち、トランジスタＱ１１、Ｑ１３は、ノードＮ２を入力、ノードＮ１を出力とするＣＭＯＳインバータ回路を形成する。
【００６９】
トランジスタＱ１２のソースは電源電圧ＶＤＤに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。トランジスタＱ１４のソースは電源電圧Ｇに接続され、ドレインはノードＮ２に接続され、ゲートはノードＮ１に接続される。すなわち、トランジスタＱ１２、Ｑ１４は、ノードＮ１を入力、ノードＮ２を出力とするＣＭＯＳインバータ回路を形成する。
【００７０】
ノードＮ１とビット線ＢＬとの間にトランジスタＱ１５が接続され、ノードＮ２とビット線ＸＢＬとの間にトランジスタＱ１６が接続される。トランジスタＱ１５、Ｑ１６のゲートは、ワード線ＷＬに接続される。ノードＮ１とワード線ＷＬとの間にトランジスタＱ４１が接続され、ノードＮ２とワード線ＷＬとの間にトランジスタＱ４２が接続される。トランジスタＱ４１のゲートはビット線ＢＬに接続され、トランジスタＱ４２のゲートはビット線ＸＢＬに接続される。
【００７１】
トランジスタＱ１１、Ｑ１３を備えるＣＭＯＳインバータ回路と、トランジスタＱ１２、Ｑ１４を備えるＣＭＯＳインバータ回路とは、互いの入力と出力がリング状に接続され、１つの記憶回路を構成する。この記憶回路は、ノードＮ１およびノードＮ２の信号レベルを相補なレベルに保持する。すなわち、一方のノードをＨレベルに保持し、他方のノードをＬレベルに保持する。
【００７２】
次に、図９を参照して、図８に示されるメモリセル回路の動作を説明する。
【００７３】
（書き込み動作）
ノードＮ１がＨレベル、ノードＮ２がＬレベルであるとき、メモリセル回路は、データ“１”を記憶しているとする。このメモリセル回路にデータ“０”を書き込むときの各部の電圧波形が図５に示される。
【００７４】
書き込み動作開始前（図９時刻３ａ）、ノードＮ１はＨレベル、ノードＮ２はＬレベルであり（図９（ｄ）（ｅ））、ビット線ＢＬおよびビット線ＸＢＬは、Ｈレベルに設定されている（図９（ｂ）（ｃ））。
【００７５】
書き込み動作が開始されると（図９時刻３ｂ）、メモリセル回路を選択するワード線ＷＬはＨレベルに設定され（図９（ａ））、ビット線ＢＬは書き込みデータを示すＬレベルに設定される（図９（ｂ））。ビット線ＸＢＬは、書き込みデータ“０”の相補的なレベルであるＨレベルに設定されるため、変化はない（図９（ｃ））。
【００７６】
ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６はオン状態になり、書き込みデータ“０”を示すビット線ＢＬのＬレベルがトランジスタＱ１５を介してノードＮ１に伝搬する。ノードＮ１の電圧は、ＨレベルからＬレベルに変化する（図９（ｄ）時刻３ｂ〜３ｃ）。同時に、ビット線ＢＬのＬレベルが印加されるトランジスタＱ４１がオン状態になり、ノードＮ２にワード線ＷＬのＨレベルが印加される。そのため、ノードＮ２の電圧は、ＬレベルからＨレベルに変化する（図９（ｅ）時刻３ｂ〜３ｃ）。
【００７７】
ノードＮ１がＬレベルになり、ノードＮ２がＨレベルになると、書き込み動作は終了してよい。したがって、書き込み開始から所定の時間が経過したとき（図９時刻３ｃ）、ワード線ＷＬはＬレベルに、ビット線ＢＬはＨレベルに戻って書き込み動作が終了する。書き込み終了後（図９時刻３ｄ）、ノードＮ１はＬレベル、ノードＮ２はＨレベルを保持する。
【００７８】
（読み出し動作）
次に、ノードＮ１がＬレベル、ノードＮ２がＨレベルであるメモリセル回路（上記の書き込みが行われた状態）からデータを読み出す動作を説明する。
【００７９】
読み出し動作開始前（図９時刻３ｅ）、ビット線ＢＬおよびビット線ＸＢＬは、Ｈレベルに設定されている（図９（ｂ）（ｃ））。また、ワード線ＷＬは、Ｌレベルに設定されている（図９（ａ））。
【００８０】
読み出し動作が開始されると（図９時刻３ｆ）、ワード線ＷＬはＨレベルに設定され、ビット線ＢＬおよびビット線ＸＢＬはハイインピーダンス状態になる。ワード線ＷＬがＨレベルになると、トランジスタＱ１５、Ｑ１６はオン状態になり、ノードＮ１およびノードＮ２の電圧がビット線ＢＬおよびビット線ＸＢＬにそれぞれ反映するようになる。ビット線ＢＬは、トランジスタＱ１５を介してノードＮ１の電圧を反映してＨレベルからＬレベルに穏やかに変化する（図９（ｂ）時刻３ｆ〜３ｇ）。
【００８１】
ビット線ＢＬがＬレベルになると、読み出し動作を終了してよい。したがって、読み出し動作開始から所定の時間が経過すると、アンプ部１８のセンスアンプはビット線対ＢＬ／ＸＢＬの信号レベルを感知してデータを出力する。そして、ワード線ＷＬをＬレベルに戻し、ビット線対ＢＬ／ＸＢＬをＨレベルに戻して読み出し動作が完了する（図９時刻３ｇ）。
【００８２】
このように、本実施の形態では、トランジスタＱ４１、Ｑ４２のソースはワード線ＷＬに接続され、メモリセル回路内において電源電圧ＶＤＤに接続されるトランジスタが少ない。そのため、メモリセル回路のレイアウトにおいて、電源電圧ＶＤＤの配線幅を抑えることができる。したがって、メモリセル回路の面積を小さくすることができる。
【００８３】
ここで、メモリセル回路へのデータの書き込み時間について説明する。上記の背景技術において説明したメモリセル回路のデータ書き込み時間は、ＨレベルからＬレベルへの変化時間をＡ（上記ではノードＮ２における変化）、ＬレベルからＨレベルへの変化時間をＢとすると（上記ではノードＮ１における変化）、次式で表すことができる。
書き込み時間＝Ａ＋Ｂ      …（式３）
【００８４】
本発明によるメモリセル回路は、ＨレベルからＬレベルへの変化（上記ではノードＮ１における変化）と、ＬレベルからＨレベルへの変化（上記ではノードＮ２における変化）とを同時に行う。そのため、書き込み時間は、ＨレベルからＬレベルへの変化時間と、ＬレベルからＨレベルへの変化時間のうちの長い方の時間となる。すなわち、
（ノードＮ１における）書き込み時間：Ｈ−Ｌ変化時間＝Ａ      …（式４）
（ノードＮ２における）書き込み時間：Ｌ−Ｈ変化時間＝Ｂ      …（式５）
とすると、Ａ＞Ｂのとき、書き込み時間＝Ａとなる。したがって、式３に比べて時間Ｂだけ短縮されることが分かる。また、Ａ＜Ｂのとき、書き込み時間＝Ｂとなり、式３に比べて時間Ａだけ短縮されることが分かる。すなわち、記憶回路が有する２つのノードに対して、書き込み動作時にＨレベルからＬレベルへの変化と、ＬレベルからＨレベルへの変化とを同時に行うことにより、書き込み動作の高速化が可能となる。
【００８５】
また、トランジスタＱ１５、Ｑ１６は、ＮＭＯＳ型のトランジスタであるため、ノードＮ１またはノードＮ２の電圧をＨレベルに上昇させる場合に、ノードの電圧を電源電圧ＶＤＤまで上昇させることはできない。このとき、トランジスタＱ２１、Ｑ２２が、ノードの電圧を電源電圧ＶＤＤまで上昇させるための不足分を補強する。このトランジスタＱ２１、Ｑ２２の電流駆動能力は、トランジスタＱ１５、Ｑ１６に比べて小さく設定できる。そのため、トランジスタＱ１５、Ｑ１６のサイズを小さくすることができる。したがって、書き込み速度は、トランジスタＱ２１、Ｑ２２によって向上することができ、その面積の増加分を抑えることができる。
【００８６】
また、マルチポートＳＲＡＭの場合、トランジスタＱ３１、Ｑ３２を共通化できるため、ポート毎に備えるべきトランジスタの数を少なくすることができる。したがって、高速化するために増加する面積を少なくすることができ、大容量化に対応することができる。
【００８７】
さらに、トランジスタＱ４１、Ｑ４２のソースをワード線ＷＬに接続することにより、メモリセル回路内において電源電圧ＶＤＤに接続されるトランジスタが少なくなり、メモリセル回路上に配線される電源電圧ＶＤＤの配線幅を抑えることができる。したがって、メモリセル回路の面積の増加を抑えることができる。
【００８８】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。上記実施の形態は、矛盾のない限り組み合わせて実施の可能である。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００８９】
１０  半導体記憶装置
１２  メモリセル回路
１４  ロウデコーダ
１６  カラムセレクタ
１８  アンプ部
Ｑ１１、Ｑ１２  ＰＭＯＳトランジスタ
Ｑ１３〜Ｑ１６  ＮＭＯＳトランジスタ
Ｑ２１、Ｑ２２  ＰＭＯＳトランジスタ
Ｑ３１、Ｑ３２  ＰＭＯＳトランジスタ
Ｑ４１、Ｑ４２  ＰＭＯＳトランジスタ
Ｑ９１〜Ｑ９４  ＮＭＯＳトランジスタ
ＢＬ、ＸＢＬ  ビット線
ＲＷＬ  読み出し用ワード線
ＷＷＬ  書き込み用ワード線
ＷＥ  書き込み制御信号
ＷＬ  ワード線
ＶＤＤ  電源電圧
Ｇ  電源電圧（基準電圧）
Ｎ１、Ｎ２  ノード
【図１】
2011048874.tif 000003
【図２】
2011048874.tif 000004
【図３】
2011048874.tif 000005
【図４】
2011048874.tif 000006
【図５】
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【図６】
2011048874.tif 000008
【図７】
2011048874.tif 000009
【図８】
2011048874.tif 000010
【図９】
2011048874.tif 000011