(57)【要約】【課題】チャージポンプにおけるスタティック位相誤差を最小限にする。【解決手段】位相ロックループ／遅延ロックループで使用するためのチャージポンプは、プルアップ回路とプルダウン回路と演算増幅器とを含む。チャージポンプはプルアップおよびプルダウン回路の動作に関連したスタティック位相誤差を最小限にするように設計される。演算増幅器の使用はまた、低電源電圧の影響を軽減する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ＵＰ出力信号およびＤＯＷＮ出力信号を与えるための位相検出器と、
チャージポンプであって、
電流源と、前記ＵＰ出力信号によって制御されるためにゲートが前記ＵＰ出力信号に接続するよう適合された制御トランジスタとを含み、正の電圧源と前記チャージポンプの出力ノードとの間に接続されたプルアップ回路と、
電流源と、前記ＤＯＷＮ出力信号によって制御されるためにゲートが前記ＤＯＷＮ出力信号に接続するよう適合された制御トランジスタとを含み、接地電圧源と前記チャージポンプの出力ノードとの間に接続されたプルダウン回路と、
前記プルアップおよびプルダウン回路の前記電流源の電流を制御するための基準電流源と、
２つの入力および１つの出力を有し、位相誤差を減らすよう構成され、一方の前記入力は前記チャージポンプの出力ノードに接続された演算増幅器と、
起動時に前記チャージポンプの出力ノードの所定の電圧レベルを定める起動回路と、
前記チャージポンプの出力ノードに接続されたキャパシタとを含むチャージポンプとを備える、ロックループ。
【請求項２】
前記プルアップ回路および前記プルダウン回路の各々の前記電流源は、それぞれの前記制御トランジスタと直列に接続されたトランジスタを含む、請求項１に記載のロックループ。
【請求項３】
前記プルアップ回路の前記制御トランジスタは前記正の電圧源に接続され、前記プルアップ回路の電流源トランジスタは前記チャージポンプの出力ノードに接続される、請求項２に記載のロックループ。
【請求項４】
前記プルダウン回路の前記制御トランジスタは前記接地電圧源に接続され、前記プルダウン回路の電流源トランジスタは前記チャージポンプの出力ノードに接続される、請求項２に記載のロックループ。
【請求項５】
さらなるノードにおいて共に接続された、さらなるプルアップ回路およびさらなるプル
ダウン回路をさらに備える、請求項１に記載のロックループ。
【請求項６】
前記さらなるプルアップ回路および前記プルアップ回路は、ソースおよびドレイン端子が同様に接続された対応するトランジスタを有し、前記さらなるプルダウン回路および前記プルダウン回路は、ソースおよびドレイン端子が同様に接続された対応するトランジスタを有する、請求項５に記載のロックループ。
【請求項７】
前記さらなるプルアップ回路の制御トランジスタのゲートは第１の電圧源に接続され、前記さらなるプルダウン回路の制御トランジスタのゲートは第２の電圧源に接続され
る、請求項６に記載のロックループ。
【請求項８】
前記さらなるプルアップ回路および前記プルアップ回路は、対応する同じサイズのトランジスタを有し、前記さらなるプルダウン回路および前記プルダウン回路は、対応する同じサイズのトランジスタを有する、請求項６に記載のロックループ。
【請求項９】
前記演算増幅器の他方の前記入力は、前記さらなるノードに接続される、請求項５に記載のロックループ。
【請求項１０】
前記演算増幅器の前記出力は、前記プルダウン回路の前記電流源および前記プルアップ回路の前記電流源のうち選択された１つに接続され、前記基準電流源は他方の前記回路の前記電流源に接続される、請求項９に記載のロックループ。
【請求項１１】
前記演算増幅器は、実質的にレールトゥレールの出力範囲を有する、請求項１に記載のロックループ。
【請求項１２】
前記演算増幅器は、２つの異なる入力ステージを含む、請求項１に記載のロックループ。
【請求項１３】
前記異なる入力ステージは、１つのＰＭＯＳ入力差動ステージおよび１つのＮＭＯＳ入力差動ステージを含む、請求項１２に記載のロックループ。
【請求項１４】
前記起動回路は、ソースが電圧源に接続されてゲートが起動制御信号に接続されたＭＯＳ装置を含む、請求項１に記載のロックループ。
【請求項１５】
前記ＭＯＳ装置はＮＭＯＳ装置である、請求項１４に記載のロックループ。
【請求項１６】
前記電圧源は前記接地電圧源である、請求項１４に記載のロックループ。
【請求項１７】
前記起動回路は、前記ＭＯＳ装置と直列に接続されたソースフォロワトランジスタをさらに含む、請求項１４に記載のロックループ。
【請求項１８】
前記電圧源は前記接地電圧源であり、前記ソースフォロワトランジスタは前記チャージポンプの出力ノードに接続される、請求項１７に記載のロックループ。
【請求項１９】
位相ロックループ構成内の前記チャージポンプの出力ノードに接続された電圧制御オシレータをさらに備える、請求項１に記載のロックループ。
【請求項２０】
遅延ロックループ構成内の前記チャージポンプの出力ノードに接続された電圧制御遅延線をさらに備える、請求項１に記載のロックループ。
【請求項２１】
ＵＰ出力信号およびＤＯＷＮ出力信号を与えるための位相検出器と、
チャージポンプであって、
電流源と、前記ＵＰ出力信号によって制御されるためにゲートが前記ＵＰ出力信号に接続するよう適合された制御トランジスタとを含み、正の電圧源と前記チャージポンプの出力ノードとの間に接続されたプルアップ回路と、
電流源と、前記ＤＯＷＮ出力信号によって制御されるためにゲートが前記ＤＯＷＮ出力信号に接続するよう適合された制御トランジスタとを含み、接地電圧源と前記チャージポンプの出力ノードとの間に接続されたプルダウン回路と、
基準電流源と、
複数のプログラム可能トランジスタであって、前記基準電流源および前記複数のプログラム可能トランジスタは各々が前記プルアップおよびプルダウン回路の前記電流源の少なくとも一方の電流を制御するよう構成される、複数のプログラム可能トランジスタと、
前記チャージポンプの出力ノードに接続されたキャパシタと、
前記チャージポンプの出力ノードに接続され、ソースが電圧源に接続されてゲートが起動制御信号に接続されたＭＯＳ装置を有する起動回路とを含むチャージポンプと備える、ロックループ。
【請求項２２】
前記電圧源は前記接地電圧源である、請求項２１に記載のロックループ。
【請求項２３】
前記起動回路は、前記ＭＯＳ装置と直列に接続されたソースフォロワトランジスタをさらに含む、請求項２１に記載のロックループ。
【請求項２４】
前記電圧源は前記接地電圧源であり、前記ソースフォロワトランジスタは前記チャージポンプの出力ノードに接続される、請求項２３に記載のロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本願は、２００３年１２月１１日に出願された米国仮出願第６０／５２８，９５８号の利益を主張する。上記出願の教示全体は参照により本明細書に組み込まれる。
【背景技術】
【０００２】
本発明の背景
調整可能な遅延線を備える遅延ロックループ（ＤＬＬ）を使用して、第１のクロック信号を遅延させることにより、第１のクロック信号を第２のクロック信号に同期させる。ＤＬＬは、第１のクロック信号と第２のクロック信号との間の位相差を検出する位相検出器を含む。検出された位相差に基づいて、ＤＬＬは、第２のクロック信号が第１のクロック信号と同期するまで適切な遅延を第１のクロック信号に付加することにより、第１のクロック信号を第２のクロック信号と同期させる。
【０００３】
図１は先行技術ＤＬＬ１００のブロック図である。外部供給クロック（ＣＬＫ）はクロックバッファ１０１にバッファされ、電圧制御遅延線１０２および位相検出器１０４に連結された基準クロック（ＣＬＫ＿ＲＥＦ）を与える。電圧制御遅延線１０２は出力クロック（ＣＬＫ＿ＯＵＴ）を生成し、これはＣＬＫ＿ＲＥＦの遅延バージョンであり、装置内の種々の回路とレプリカ遅延回路１０３に送られる。レプリカ遅延回路１０３は、バッファ１０１を介した遅延およびワイヤルーティング遅延と同様の遅延を提供する。レプリカ遅延は、遅延モデル回路として知られており、当業者には周知である。レプリカ遅延のさらなる説明については、Ｆｏｓｓらに対する米国特許第５，７９６、６７３号を参照されたし。レプリカ遅延回路１０３からのフィードバッククロック信号ＣＬＫ＿ＦＢ出力は位相検出器１０４に接続される。他の先行技術ＤＬＬはデジタルタップ遅延線を使用する。同一出願人による米国特許第５，７９６，６７３号および第６，０８７，８６８号はかかるタイプのＤＬＬについて記載する。
【０００４】
位相検出器１０４はＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの間の位相差に依存して位相制御信号（ＵＰ、ＤＯＷＮ）を生成する。ＵＰ信号は、ＣＬＫ＿ＲＥＦ立ち上がりエッジが最初に受信されると論理「１」に設定され、ＤＯＷＮ信号はＣＬＫ＿ＦＢ立ち上がりエッジが最初に受信されると論理「１」に設定される。ＵＰおよびＤＯＷＮ信号は共に、２つの信号の後続の立ち上がりエッジが受信されると論理「０」にリセットされる。従って、ＣＬＫ＿ＲＥＦ立ち上がりエッジがＣＬＫ＿ＦＢ立ち上がりエッジの前に検出された場合、ＵＰ信号は論理「１」に移行して、ＣＬＫ＿ＦＢの次の立ち上がりエッジが検出されるまで電圧制御遅延線（ＶＣＤＬ）１０２において遅延を増加させる。または、ＣＬＫ＿ＲＥＦ立ち上がりエッジの前にＣＬＫ＿ＦＢ立ち上がりエッジが検出されると、ＤＯＷＮ信号が論理「１」に移行して、ＣＬＫ＿ＲＥＦの次の立ち上がりエッジが検出されるまで遅延を低減させる。
【０００５】
位相検出器１０４の位相制御信号（ＵＰ／ＤＯＷＮ）は、チャージポンプ１０５およびループフィルタ１０６により結合され、可変バイアス電圧ＶＣＴＲＬ１１０を与える。バイアス電圧ＶＣＴＲＬは、ＶＣＤＬ１０２によりＣＬＫ＿ＲＥＦに付加する遅延を選択し、ＣＬＫ＿ＦＢをＣＬＫ＿ＲＥＦと同期させる。
【０００６】
図２は、図１で示される先行技術ＤＬＬで使用可能な先行技術チャージポンプ２００の概略図である。図１に示されるＤＬＬシステムを参照すると、ＤＬＬにおいて電圧制御遅延１０２（図１）を制御する制御電圧ＶＣＴＲＬを正確に制御する能力により、ＤＬＬの応答が部分的に決定される。すなわち、どのくらい正確に電流がチャージポンプ２００のＯＵＴノードに付加されうるか、またはこれをＯＵＴノードからドレインしうるかにより、転換点が決定される。
【０００７】
チャージポンプ２００のＯＵＴノードにおける電圧は、位相検出器１０４（図１）から受信される位相制御信号（ＵＰ／ＤＯＷＮ）に依存している。遅延を低減するためには、ＤＯＷＮ信号およびＥＮＡＢＬＥ信号が共にアサート（論理「１」）され、これにより、トランジスタ２１７のゲートにおいて論理「１」となり、トランジスタ２１７を「ｏｎ」する。トランジスタ２１５がすでに「ｏｎ」の状態で、電流（プルダウン電流）がノードＯＵＴからトランジスタ２１５およびトランジスタ２１７を流れ、接地する。このプルダウン電流は、ＯＵＴノードからの電荷をドレインし、ＯＵＴノードの電圧を低下させる。
【０００８】
遅延を増加させるためには、ＵＰ信号およびＥＮＡＢＬＥ信号は共にアサートされ（論理「１」）、その結果、トランジスタ２０９のゲートにおいて論理「０」となり、トランジスタ２０９が「ｏｎ」になる。トランジスタ２０９もトランジスタ２１０も共に「ｏｎ」の状態で、電流はＶｄｄからトランジスタ２０９およびトランジスタ２１０を通ってＯＵＴノードに流れる。この電流はループフィルタ１０６（図１）を流れノードＯＵＴに電荷を付加する。付加された電荷はＯＵＴノードの電圧を上げる。
【０００９】
チャージポンプ２００は、チャージポンプ２００のＯＵＴノードに与えられた電流の大きさを制御するＭ１、Ｍ２と称された２つの電流ミラーを含む。電流ミラーＭ１は、マスタートランジスタ２１４ならびにスレーブトランジスタ２１０および２１２を含み、Ｖｄｄからトランジスタ２１０を流れるプルアップ電流を制御する。電流ミラーＭ２は、マスタートランジスタ２１６およびスレーブトランジスタ２１５を含む。トランジスタ２１６は電流ミラーＭ１においてトランジスタ２１２からの電流を取り込み、それをトランジスタ２１５においてミラーして、トランジスタ２１５を介してプルダウン電流を与えて、接地する。
【００１０】
ＤＬＬはロック状態であるが、位相検出器１０４（図１）は典型的には、そのＵＰおよびＤＯＷＮ信号をクロックサイクル毎に同じ期間アサートする。従って、チャージポンプ２００は、ノードＯＵＴにおいて同じ電圧を維持するために同じ期間アサートされたＵＰおよびＤＯＷＮ信号の両方を受信することになる。位相比較器のＵＰおよびＤＯＷＮ信号が共に等しい期間アサートされた場合にＤＬＬの出力においてゼロスタティック位相オフセットを提供するためには、電流パルスが相殺してネット電荷の変化がループフィルタ１０６（図１）に伝えられないように、チャージポンプは出力ＯＵＴ（ノードＯＵＴ）において同じ電流パルスを生成しなければならない。
【００１１】
従って、スタティック位相誤差を最小限にするためには、トランジスタ２１０およびトランジスタ２１５を通るドレイン／ソース電流はできるだけ整合させなければならない。理想的には、電流ミラーＭ１におけるトランジスタ２１０と電流ミラーＭ２におけるトランジスタ２１５を通る電流の大きさは同一である。装置２１２から装置２１０内に入り、電流ミラーＭ２を介して装置２１５へと降りてくる電流をミラーすることにより電流整合が行われる。
【００１２】
しかしながら、ノードＯＵＴの電圧はノード「ｃｔｒｌ」の電圧と同じでないこともある。この電圧差により、電流ミラーＭ２におけるバイアストランジスタ２１６のドレイン−ソース電圧はトランジスタ２１５のドレイン−ソース電圧と異なってくる。電流ミラーＭ１におけるバイアストランジスタ２１４のドレイン−ソース電圧に関して、トランジスタ２１２およびトランジスタ２１０に同じことが当てはまる。特にトランジスタ２１５および２１０が低出力インピーダンスを有する場合、ソース−ドレイン電圧の変化はドレイン電流の変化につながる。これにより、異なるドレイン／ソース電流が各電流ミラーの装置に流れ、最終的にトランジスタ２１０とトランジスタ２１５間で電流差が生じる。トランジスタ２１５とトランジスタ２１０との間の電流の差は約２０％にもなり得、ＤＬＬがロック状態にある場合は、かなりのスタティック位相誤差を生じる。示された実施形態では、トランジスタの出力インピーダンスが小さくなるので、技術が小型化するにつれて、スタティック位相誤差は増加する。
【００１３】
ＤＬＬスタティック位相誤差は、ＤＬＬがロック状態である場合、ＣＬＫ＿ＲＥＦおよびＣＬＫ＿ＦＢとの間に常時発生する位相差として理解され、トランジスタ２１０を通ってノードＯＵＴに供給される電荷は、各クロックサイクル時にノードＯＵＴからトランジスタ２１５を通ってドレインされる電荷に等しい。従って、位相検出器はクロック信号が完全に揃い、ノードＯＵＴにおける電圧レベルが変化しないことを検出する。
【００１４】
図３は、ロック状態前の図２に示される先行技術ＤＬＬにおけるソースおよびシンク電流を示すグラフである。トレース１５０は、図２におけるトランジスタ２１０を通るソース電流に対応し、トレース１５２は、図２におけるトランジスタ２１５を通るシンク電流に対応する。ロック状態の前は、ソース電流およびシンク電流は等しくなく、ソース電流はシンク電流よりも大きい。ロック状態では、各トレース１５０、１５２より下の領域は同じとなる。従って、電流が等しくない場合、ノードＯＵＴにおいて同じ電荷を維持するためにＤＬＬは位相誤差または「スタティック位相誤差」で補う。位相誤差は、高電流の信号よりも時間的に幅の広い低電流の信号から生じるので、その領域は実質的に等しい。各トレース１５０、１５２の立下りエッジはほぼ同じ時間に生じるが、等しくないソースおよびシンク電流を補うために立ち上がりエッジは異なる時間に生じる。それゆえに、先行技術ＤＬＬの特有の設計により位相誤差が存在する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５，７９６，６７３号
【特許文献２】米国特許第６，０８７，８６８号
【発明の概要】
【発明が解決しようとする課題】
【００１６】
サブミクロン技術（すなわち、０，１３ミクロン以下）では、トランジスタの出力インピーダンスはチャネル長さが縮小するにつれて低減するので、トランジスタはチャージポンプの出力トランジスタに必要な出力インピーダンスの必要条件を満たさない。スタティック位相誤差を最小限にするためにチャージポンプの出力インピーダンスを増加する１つの既知の方法は、カスケード電流源を使用することによるものである。しかしながら、カスケード電流源は電源電圧低下の傾向に十分に適さない。例えば、１Ｖの電源電圧および０．２５Ｖから０．３Ｖの典型的な閾値電圧に関しては、１Ｖの電源電圧は直列の２つのカスケード電流源（それぞれが２つの閾値電圧を有する）を維持するには低すぎる。
【課題を解決するための手段】
【００１７】
発明の開示
チャージポンプにおけるスタティック位相誤差は、能動電流源の使用により最小限にされる。能動電流ミラーはまた、低電源電圧の影響を軽減する。本発明の実施形態により、チャージポンプはプルアップ回路、プルダウン回路および演算増幅器を含む。プルアップ回路はプルアップ電流を供給してチャージポンプ出力の電圧を増加させる。プルダウン回路はプルダウン電流を供給して、チャージポンプ出力の電圧を低下させる。演算増幅器は、第１の入力および第２の入力を有する。第１の入力はチャージポンプ出力に連結され、第２の入力はプルダウン回路に電流を供給するトランジスタのドレインに連結される。演算増幅器出力は、トランジスタとプルダウン回路とに連結される。演算増幅器入力間の電圧差が最小限にされ、プルダウン電流とプルアップ電流との間の差が低減されるように、演算増幅器は演算増幅器出力の電圧レベルを調節する。
【００１８】
チャージポンプはまた、チャージポンプのパワーアップ時において第１の入力の電圧を電源電圧を下回る電圧レベルに設定する、演算増幅器の第１の入力に連結された起動回路を含み得る。本発明の実施形態において、チャージポンプに供給された電源電圧は約１ボルトであり得る。
【００１９】
プルアップ回路は第１のＰＭＯＳ装置と第２のＰＭＯＳ装置とを含む。第１のＰＭＯＳ装置のドレインは第２のＰＭＯＳ装置のソースに連結され、第１のＰＭＯＳ装置のソースは電源電圧ノード（またはレール）に連結され、第２のＰＭＯＳ装置のドレインはチャージポンプ出力に連結される。プルアップ回路は第１のＰＭＯＳ装置がｏｎの間はプルアップ電流を供給する。
【００２０】
プルダウン回路は第１のＮＭＯＳ装置と第２のＮＭＯＳ装置とを含む。第１のＮＭＯＳ装置のドレインは第２のＮＭＯＳ装置のソースに連結され、第１のＮＭＯＳ装置のソースは接地に連結され、第２のＮＭＯＳ装置のドレインはチャージポンプ出力に連結される。プルダウン回路は第１のＮＭＯＳ装置がｏｎの間はプルダウン電流を供給する。
【００２１】
チャージポンプはまたプルダウン回路およびプルアップ回路に電流を供給する基準電流源をさらに含む。1つの実施形態では、基準電流源はトランジスタのプログラム可能アレイを含む。演算増幅器は低電力レールトゥレール入力、レールトゥレール出力演算増幅器であり得る。
【００２２】
本発明の前述および他の目的、特徴ならびに利点は、添付の図面に示されるように、本発明の好適な実施形態の以下のより詳細な説明から明らかになるであろう。図面においては、同じ参照文字は異なる図を通して同じ部分を指す。図面は必ずしも一定の縮尺でなく、代わりに本発明の原則を示すのに重点が置かれている。
【図面の簡単な説明】
【００２３】
【図１】先行技術遅延ロックループのブロック図である。
【図２】図１に示す先行技術ＤＬＬにおいて使用可能な先行技術チャージポンプの概略図である。
【図３】ロック状態前の図２に示す先行技術ＤＬＬにおけるソースおよびシンク電流を示すグラフである。
【図４】本発明の原則によるチャージポンプの概略図である。
【図５】ロック状態前の図４に示すチャージポンプにおけるソースおよびシンク電流を示すグラフである。
【図６】図４に示す演算増幅器の概略図である。
【図７】図４のチャージポンプにおいて使用可能なトランジスタのプログラム可能アレイの概略図である。
【図８】チャージポンプが使用可能な先行技術位相ロックループのブロック図である。
【図９】図４の実施形態で示されるＮＭＯＳトランジスタの代わりのＰ−ＭＯＳ装置を制御する演算増幅器を備えた、異なる構成を有するチャージポンプの別の実施形態を示す概略図である。
【発明を実施するための形態】
【００２４】
本発明の詳細な説明
本発明の好適な実施形態の説明は以下の通りである。
【００２５】
図４は本発明の原則によるチャージポンプ３００の概略図である。チャージポンプ３００は複数のトランジスタを含む。示される実施形態では、トランジスタは金属酸化物半導体（「ＭＯＳ」）であり、また電界効果トランジスタ（「ＦＥＴ」）とも称される。当業者には周知のように、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）とｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）の２つのタイプのＭＯＳトランジスタがある。チャージポンプ３００はＮＭＯＳとＰＭＯＳトランジスタの両方を含む。ＰＭＯＳトランジスタはゲートにおいて〇で図示される。
【００２６】
チャージポンプ３００は電流ミラーＭ１と能動電流ミラーＭ３とを含む。電流ミラーＭ１は図２に示される先行技術チャージポンプ２００で説明された電流ミラーＭ１と同様である。能動電流ミラーＭ３は演算増幅器（「ｏｐ  ａｍｐ」）３２３を含み、演算増幅器３２３は、能動的にノード「ＯＵＴ」上の電圧を実質的にノード「ｃｒｔｌ」上の電圧と等しくして、トランジスタ３１５の出力（ドレイン）電流（チャージポンププルダウン電流）とトランジスタ３１０の出力（ドレイン）電流（チャージポンププルアップ電流）との間の差を最小限にすることにより、スタティック位相誤差を最小限にする。
【００２７】
電流ミラーＭ１はバイアスＰＭＯＳトランジスタ３１４ならびにＮＭＯＳトランジスタ３１０および３１２を含む。電圧Ｖｂｎは電流ミラーＭ１に対するバイアス電圧を設定し、ＰＭＯＳトランジスタ３１４を流れる電流を設定する。ＰＭＯＳトランジスタ３１４および３１３はプルダウン回路およびプルアップ回路に電流を供給する基準電流源を提供する。ＰＭＯＳトランジスタ３１４を通る電流はＰＭＯＳトランジスタ３１２および３１０においてミラーされる。電流ミラーにおける各トランジスタを流れる電流は、当業者には周知なようにこれらの装置の大きさ（幅／長さ比）を変化させることにより修正可能である。
【００２８】
電流ミラーＭ１におけるＰＭＯＳ装置３１４は、ＰＭＯＳ装置３１４のソース−ドレイン接続のノードにおけるバイアス電圧Ｖｂｎにより与えられる電圧に依存して、初期電流をチャージポンプに与える。チャージポンプがＤＬＬシステムに使用される場合は、基準周波数とＤＬＬ帯域幅との間の比率が一定であるように、バイアス電圧は遅延チェーンの合計遅延に従ってチャージポンプの最大電流を調整する。
【００２９】
ＰＭＯＳトランジスタ３１４のゲートはＰＭＯＳトランジスタ３１４のドレインに連結される。ＰＭＯＳ装置３１２および３１０のゲートはＰＭＯＳ装置３１４のゲートに連結され、この初期電流がＰＭＯＳトランジスタ３１２および３１０にミラー可能とする。ＮＭＯＳ装置３１６のドレインはＰＭＯＳ装置３１２のドレインに連結される。従って、ＰＭＯＳ装置３１２にミラーされた電流は、電流ミラーＭ３におけるＮＭＯＳ装置３１６に与えられた同一電流である。ＮＭＯＳ装置３１６のゲートはＮＭＯＳ装置３１５のゲートに連結され、ＮＭＯＳ装置３１６のドレイン電流が、電流ミラーＭ３においてＮＭＯＳ装置３１５にミラーされてプルダウン電流を与えることを可能とする。
【００３０】
一般的に、チャージポンプがイネーブルされ（信号ＥＮＡＢＬＥがアサートされるかまたは論理１に駆動される）、信号ＵＰがアサートされると、トランジスタ３０９は、ＮＡＮＤゲート３０１、インバータ３０２および３０４ならびにパスゲート３０３を介してトランジスタ３０９のゲートに印加された電圧により「ｏｎ」にされる。これにより、電流はプルアップ回路のＰＭＯＳトランジスタ３０９および３１０を流れる。この電流は、ループフィルタ２０６（図１）に連結されたＯＵＴノード内に電荷を付加する。トランジスタ３０９が「ｏｎ」の間のこの電荷の増加によりノードＯＵＴの電圧の増加が生じ、これはチャージポンプ３００が図１に示す先行技術ＤＬＬ１００に示すチャージポンプ１０５に置き換わった場合、電圧制御遅延線１０２により生成される遅延の増加を引き起こす。同様に、チャージポンプがイネーブルされ（ＥＮＡＢＬＥ高）、信号ＤＯＷＮがアサートされると、トランジスタ３１７はＮＡＮＤゲート３０５ならびにインバータ３０６，３０７および３０８を介してゲートに印加された電圧により「ｏｎ」される。これにより、電流はプルダウン回路のトランジスタ３１５および３１７を流れることが可能となる。ノードＯＵＴからトランジスタ３１５、３１７を通って接地されるこの電流の流れは、ノードＯＵＴから電荷を取り除く。トランジスタ３１５が「ｏｎ」の間のこの電荷の低減により、ノードＯＵＴの電圧が低下し、電圧制御遅延線１０２（図１）により生成される遅延が低減する。
【００３１】
ＮＡＮＤゲート３０２、３０６の入力におけるＵＰ／ＤＯＷＮ信号からインバータ３０３、３０４を通って、およびインバータ３０７、３０８を通ってトランジスタ３１０および３１５のゲートに至る経路は、同じ挿入遅延を提供するように整合される。パスゲート３０８は、ＤＯＷＮ信号からトランジスタ３１７のゲートまでの経路におけるインバータ３０７により付加される遅延を複写するように経路に含まれる。トランジスタ３０９が「ｏｎ」の際のＮＭＯＳトランジスタ３０９のソースドレイン経路に亘る小さな電圧降下を補うために、ＰＭＯＳトランジスタ３１１および３１３が付加されて、ＰＭＯＳトランジスタ３０９を通る電流経路に対称性を与える。ＮＭＯＳトランジスタ３１８はＰＭＯＳトランジスタ３１５を通る電流経路に対称性を与える。
【００３２】
電流ミラーＭ３はプルダウン電流（ＮＭＯＳトランジスタ３１５を通り接地する）とプルアップ電流（ＶｄｄからＰＭＯＳトランジスタ３１０を通る）との間の比率を制御する。プルダウン電流はノートＯＵＴの電圧を低減し、プルアップ電流はノードＯＵＴの電圧を増加させる。従って、Ｍ１電流ミラーは、ＰＭＯＳ装置３１０を通るチャージポンプの最大電流を設定し、Ｍ３電流ミラーはプルアップとプルダウン電流間の比率を制御する。電流ミラーＭ１およびＭ３は周知の技術を使用して調整可能またはプログラム可能であり得る。電流ミラーＭ３におけるトランジスタ３１５および３１６はより多くまたはより少ない電流を送るサイズにし得る。これにより、回路設計者は寄生抵抗およびキャパシタンスおよびパラメータ変化などの他の要因を補うことが可能である。しかしながら、かかる調整はスタティックであり、一旦チップがパッケージ化されると再調整できず、ＯＵＴノードにおける電圧変化を補うことはできない。
【００３３】
本発明の１つの実施形態によると、図４に示すように電流ミラーの能動調節は演算増幅器の使用により提供される。能動電流ミラーＭ３における演算増幅器３２３の反転入力はノードＯＵＴに連結され、演算増幅器３２３の非反転入力はノード「ｎ１４」に連結される。演算増幅器３２３の出力ノードは、ノード「ｃｔｒｌ」およびＮＭＯＳ装置３１５、３１６のゲートに連結される。演算増幅器３２３は、ノードＯＵＴと「ｎ１４」との間に電圧差がある場合、制御ノード「ｃｔｒｌ」上の電圧を調整する。制御ノード「ｃｔｒｌ」上の電圧の変化により、ＮＭＯＳ装置３１５、３１６を介してノードＯＵＴおよびノード「ｎ１４」上の電圧において、それに対応する変化を生じる。
【００３４】
チャージポンプの動作時において、演算増幅器３２３は、ノード「ｎ１４」上の電圧をノードＯＵＴ上の出力電圧に実質的に等しく能動的に保つことにより、スタティック位相誤差を最小限にする。ＤＬＬがロック状態のとき出力（「ＯＵＴ」）において同じプルアップおよびプルダウン電流パルスを生成可能であることが重要である。ロック状態を達成したＤＬＬにおいては、ノードＯＵＴは、ＵＰおよびＤＯＷＮパルスが等しい期間であるのでほとんどの時間において能動的に充電も放電もされない。さらに、ＵＰおよびＤＯＷＮパルスは図２で説明された先行技術チャージポンプよりも短い期間とすることが可能であり、その結果、装置において必要とされる電力の低減をもたらす。これにより、ノードＯＵＴの電圧は実質的に一定のままである。ノード「ｃｔｒｌ」における電圧の変化は、ＮＭＯＳトランジスタ３１５、３１６に流れる電流においてこれに対応する変化を生じる。しかしながら、ノード「ｎ１４」のキャパシタンスはノードＯＵＴに存在するキャパシタンスより小さいので、ノード「ｃｔｒｌ」における電圧の変化はノードＯＵＴよりノード「ｎ１４」に速やかに影響を及ぼす。
【００３５】
演算増幅器３２３は、以下のようにノードＯＵＴの電圧を能動的に制御する。すなわち、ノード「ｎ１４」上の電圧がノードＯＵＴの電圧より高い場合、演算増幅器３２３はノード「ｃｔｒｌ」の電圧を増加させる。ノード「ｃｔｒｌ」の電圧の増加により、ＮＭＯＳトランジスタ３１６およびＮＭＯＳトランジスタ３１５を流れる電流が増加し、これにより、ノード「ｎ１４」上の電圧がノードＯＵＴの電圧と同じになるまで低減する。ノード「ｎ１４」上の電圧がノードＯＵＴの電圧より低い場合は、演算増幅器３２３はノード「ｃｔｒｌ」上の電圧を低下させる。ノード「ｃｔｒｌ」上のこの電圧の低下により、ＮＭＯＳトランジスタ３１６およびＮＭＯＳトランジスタ３１５を流れる電流が減少する。ノード「ｃｔｒｌ」の電圧はノード「ｎ１４」上の電圧をノードＯＵＴ上の電圧より速く変化させるので、ノード「ｎ１４」上の電圧がノードＯＵＴ上の電圧に等しい状態の新しい均衡点に達する。ノード「ｎ１４」上の電圧と出力電圧ＯＵＴが実質的に同じである状態で、ＮＭＯＳ装置３１５を通るソース／ドレイン電流（プルダウン電流）はＰＭＯＳ装置３１０を通るソース／ドレイン電流（プルアップ電流）に実質的に等しい。
【００３６】
演算増幅器を含む能動電流ミラーをチャージポンプに設けることにより、ＮＭＯＳトランジスタの対３１５、３１６およびＰＭＯＳトランジスタの対３１２および３１０のドレイン、ソースおよびゲートの電圧条件は実質的に等しく、図２に示す先行技術回路よりもはるかに密接であり、その結果、非常に正確なＮＭＯＳトランジスタ３１５およびＰＭＯＳトランジスタ３１０を通る整合電流を生じる。トランジスタ３１９および３２０は単純なバッファキャパシタンスであり、ＮＭＯＳ装置３１５およびＰＭＯＳ装置３１０によって引き起こされるノイズを防止して、電流ミラーＭ１、Ｍ２の各バイアスノード内に連結する。
【００３７】
演算増幅器３２３は、好適にはレールトゥレール（ＶｄｄからＶｓｓ（接地））の入力範囲を有する。図４で示すようにトランジスタ３１５、３１６がＮＭＯＳ装置である実施形態では、必要とされる出力範囲は、Ｖｄｄから接地を上回る（ａｂｏｖｅ  ｇｒｏｕｎｄ）、それに近い所定の電圧、すなわち接地を上回るＮＭＯＳトランジスタの１つの閾値電圧（Ｖｔｎ）まで下がる。この出力電圧範囲は、ＮＭＯＳトランジスタ３１５および３１６が完全に「ｏｆｆ」されないことを確実にする。完全に「ｏｆｆ」されると、回路が動作不能となるからである。図９に示すようにトランジスタ３１５、３１６がＰＭＯＳ装置である代替の実施形態では、必要とされる出力範囲はＶｓｓからＶｔｐ（すなわちＶｄｄを下回るＰＭＯＳトランジスタの１つの閾値電圧）である。従って、レールトゥレールの出力範囲を有する演算増幅器３２３が好適である。
【００３８】
パワーアップフェーズ時において、ノード「ｎ１４」の電圧がノードＯＵＴの電圧より低いと、演算増幅器すなわち、ノード「ｃｔｒｌ」の出力は低く駆動される。ノード「ｃｔｒｌ」はＮＭＯＳ装置３１５に連結されているので、ＮＭＯＳ装置３１５は「ｏｆｆ」となることがあり得る。回路はこの状態で停止するか、回復するのに長時間かかり得る。いずれの場合も望ましくない。
【００３９】
ＮＭＯＳ装置３２１とＮＭＯＳ装置３２２を含む起動回路は、パワーアップフェーズ時において動作基点に達する際にチャージポンプを支援する。起動回路は最初にノードＯＵＴの電圧をＶｄｄより低い値に設定する。これにより、演算増幅器３２３はパワーアップフェーズ後に適切に動作することができる。パワーアップフェーズ時においてパワーアップ後所定期間の間アサートされる起動信号は、ＮＭＯＳ装置３２２のゲートに連結される。ＮＭＯＳ装置３２２はノードＯＵＴに連結されるゲートとソースの両方に連結されるダイオードである。ＮＭＯＳ装置３２２のドレインはＮＭＯＳ装置３２１のドレインに連結される。
【００４０】
ＮＭＯＳ装置３２１のドレインに連結された起動信号がアサートされている間、ＮＭＯＳ装置３２２は「ｏｎ」である。ノードＯＵＴはほぼＶｄｄに等しい、従ってＮＭＯＳ装置３２１およびＮＭＯＳ装置３２２の両方が「ｏｎ」の状態で、電流はＮＭＯＳ装置３２１およびＮＭＯＳ装置３２２を流れ、ノードＯＵＴの電圧が低下する。
【００４１】
このように、起動回路は、パワーアップフェーズ時においてノードＯＵＴの電圧をノード「ｎ１４」の電圧より確実に低くし、その結果、演算増幅器３２３への異なる入力電圧は最初は正であり、ＮＭＯＳ装置３１５をｏｎに保つ起動フェーズ時は演算増幅器３２３の出力におけるノード「ｃｔｒｌ」は「高」に駆動される。これはノードＯＵＴをこの所定期間の間、ほぼＮＭＯＳトランジスタの閾値電圧にする。パワーアップフェーズ後は、起動信号はアサート停止され、起動回路はもはやイネーブルされる必要がない。
【００４２】
本発明は電流オフセット、すなわち、ＮＭＯＳトランジスタ３１５とＰＭＯＳトランジスタ３１０間を流れる電流の差を約４％に低減する。これにより、ＤＬＬシステム全体に対して高度に低減されたスタティック位相誤差を生じる。本実施形態においてチャージポンプの電流オフセットを２０％から４％に低減することにより、ＰＬＬ／ＤＬＬの全スタティック位相誤差は３００ｐｓから６０ｐｓへと低減される。
【００４３】
図５はロック状態の前の図４に示されるチャージポンプにおけるソースおよびシンク電流パルスを示すグラフである。本実施例では、トレース１５４は、図４のトランジスタ３０９を通るソース電流に対応し、トレース１５６は図４のトランジスタ３１７を通るシンク電流に対応する。本発明による実施形態では、ソース電流およびシンク電流は実質的に大きさが等しい。図５はロック状態の前のパルスを示すので、ロック状態を求めて、ソースおよびシンクパルスのエッジを揃えるために、ＤＬＬはノードＯＵＴの電圧を変化させ始める。ロック状態に達すると、各トレース１５４、１５６より下の領域は同じになりノードＯＵＴの電圧の安定レベルを生じる。ソースおよびシンク電流が実質的に大きさが等しくなると、パルスのエッジの整合がより正確になり、スタティック位相誤差の原因となる最大の成分の１つを除去する。
【００４４】
図６は、図４に示される演算増幅器３２３の実施形態の概略図である。演算増幅器は非常に低い電圧で動作する相補的な入力対に基づく。示される実施形態では、演算増幅器はＶｄｄからＶｓｓの１Ｖの合計電源電圧で動作可能であり、Ｖｓｓは約０Ｖであるとされる（接地に接続される）。
【００４５】
演算増幅器３２３は、２つの異なる増幅器４４２、４４４と、バイアス回路４４６と、出力ステージ４４０とを含む。差動増幅器４４２、４４４は、ＮＭＯＳトランジスタ入力対４１１、４１２を有する第１の差動増幅器およびＰＭＯＳトランジスタ入力対４０４、４０５を有する第２の差動増幅器を備える相補的入力対を有する。第１の差動増幅器４４２はまた、ＰＭＯＳトランジスタ４０３およびＮＭＯＳトランジスタ４０６、４０７を含む。第２の差動増幅器４４４はまた、ＰＭＯＳトランジスタ４０９、４１０およびＮＭＯＳトランジスタ４１３を含む。
【００４６】
出力ステージ４４０はトランジスタ４０１および４０２を含む。バイアス回路はトランジスタ４１４、４１５、４１６、４１７、４１８および４１９を含み、バイアス電圧を出力ステージ４４０のトランジスタ４０１、第１の差動増幅器４４２のトランジスタ４０３、および第２の差動増幅器４４４のトランジスタ４１３に与える。
【００４７】
図４に示すノードＯＵＴは、各差動増幅器の差動入力「ｉｎｍ」に連結され、図４に示すノード「ｎ１４」は各差動増幅器の差動入力「ｉｎｐ」に連結される。演算増幅器「ｄｉｆｆ＿ｏｕｔ」の出力ステージは図４に示すノード「ｃｔｒｌ」に連結される。
【００４８】
チャージポンプ３００（図４）がイネーブルされる（信号ＥＮＡＢＬＥがアサートされるかまたは論理１に駆動される）と、トランジスタ４１９はｏｎされ、電流はトランジスタ４１６、４１７、４１８および４１９を流れることが可能となる。第２の差動増幅器４４４におけるトランジスタ４０９の電流はトランジスタ４０８においてミラーされる。トランジスタ４０８は第２の差動増幅器の出力を与える。トランジスタ４０４からの電流（第１の差動増幅器の出力を表す）およびトランジスタ４０８からの電流（第２の差動増幅器の出力を表す）は第１の差動増幅器４４０のトランジスタ４０６において合計され、出力ステージのトランジスタ４０２にミラーされる。チャージポンプ３００がディスエーブルされる（信号ＥＮＡＢＬＥがアサート停止されるか、論理０に駆動される）と、トランジスタ４１９のゲートにおける論理０ゆえに、トランジスタ４１９はｏｆｆであり、演算増幅器はｃｔｒｌノード上の電圧を修正しない。
【００４９】
他の実施形態は、電流ミラーにおける基準電流ソース用のプログラム可能アレイマスタートランジスタを使用して、回路の動作を構成またはテストする。図７は、図４のトランジスタ３１３およびトランジスタ３１４両者を置き換えるのに適した、トランジスタ５００のこのようなプログラム可能アレイの概略図である。４つのアクティブロー選択信号（ＳＥＬ０ｂ、ＳＥＬ１ｂ、ＳＥＬ２ｂおよびＳＥＬ３ｂ）は４つの選択ＰＭＯＳトランジスタ５０１、５０２、５０３および５０４に連結される。各選択トランジスタは、異なる電流ミラーマスターＰＭＯＳトランジスタ５０５、５０６、５０７、５０８に連結される。ＳＥＬ信号の１つ以上がアクティブローであり、これにより可変電流が流れることが可能となる。電流の大きさは、アクティブローであるＳＥＬ信号の数に依存して変化する。例えば、ＳＥＬ０ｂだけがアクティブローの状態では、電流はＰＭＯＳトランジスタ５０５および選択トランジスタ５０１にだけ流れ、この電流は図４のトランジスタ３１２および３１０でミラーされる。電流はＰＭＯＳトランジスタ５０５、５０６、５０７および５０８ならびに選択トランジスタすべてを流れるので、４つの選択信号がすべてアクティブローの状態で電流の大きさは増加する。この電流は、トランジスタ３１０および３１２のドレインに連結される、Ｖｂｎノードを通ってトランジスタ３１２および３１０でミラーされる。
【００５０】
ＳＥＬ信号は、レジスタ、ヒューズプログラミング、マスクプログラミングまたは当業者には周知の他の任意の技術により制御可能である。４セットのプログラム可能マスタートランジスタが示されているが、任意の数が使用可能である。ＮＭＯＳトランジスタを使用する同様の回路を使用して、図４のトランジスタ４１６および４１８を共にトランジスタのプログラム可能アレイと置き換えることによりプログラム可能性を付加し得る。
【００５１】
本発明はＤＬＬに使用されるチャージポンプに限定されない。例えば、本発明はまた、位相ロックループにおけるチャージポンプに使用可能である。位相ロックループ（ＰＬＬ）は、第１のクロック信号を第２のクロック信号に同期させるための別の周知の回路である。
【００５２】
図８は先行技術のＰＬＬ６００のブロック図である。外部から供給されたクロック（ＣＬＫ）はクロックバッファ６０１によりバッファされ、位相検出器６０４に連結される基準クロック（ＣＬＫ＿ＲＥＦ）を与える。位相検出器６０４はＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢとの間の位相差に依存して位相制御信号（ＵＰ、ＤＯＷＮ）を生成する。
【００５３】
位相検出器６０４の位相制御信号（ＵＰ／ＤＯＷＮ）は、チャージポンプ６０５およびループフィルタ６０６により結合され、可変バイアス電圧ＶＣＴＲＬ１１０を与える。バイアス電圧ＶＣＴＲＬは、クロック信号ＣＬＫ＿ＯＵＴを出力する電圧制御オシレータ（ＶＣＯ）６０２を制御する。出力クロック信号ＣＬＫ＿ＯＵＴの周波数はバイアス電圧ＶＣＴＲＬ６１０に比例する。ＶＣＯは当業者には周知である。
【００５４】
ＣＬＫ＿ＯＵＴ信号はオプションとして、分配器６０３に連結されてフィードバッククロック信号ＣＬＫ＿ＦＢを生成する。位相検出器は、ＣＬＫ＿ＦＢの立ち上がりエッジの前にＣＬＫ＿ＲＥＦの立ち上がりエッジを検出したら、ＶＣＴＲＬを増加させるＵＰ信号をアサートし、これによりＣＬＫ＿ＯＵＴ信号の周波数を上げる。位相検出器が、ＣＬＫ＿ＲＥＦの立ち上がりエッジの前にＣＬＫ＿ＦＢの立ちあたりエッジを検出したら、ＶＣＴＲＬを低下させるＤＯＷＮ信号をアサートして、それによりＣＬＫ＿ＯＵＴ信号の周波数を下げる。
【００５５】
図９は、図４の実施形態で示されるＮＭＯＳトランジスタの代わりのＰ−ＭＯＳ装置を制御する演算増幅器を備えた、異なる構成を有するチャージポンプの別の実施形態の概略図である。本発明の同じ原則を適用することにより、演算増幅器３２３はトランジスタ３１０’、３１２’、３１５’および３１６’のドレインを図４に示される実施形態で説明されたのと同じ方法で等しくする。
【００５６】
本発明はＰＬＬ／ＤＬＬシステムにおいてチャージポンプでの使用に対して説明されている。しかしながら、本発明はＰＬＬ／ＤＬＬシステムに限定されない。本発明は非常に精密な電流ミラーが必要とされ、電流ミラーの出力電圧が接地に達せず、それにより能動電流ミラーにおける演算増幅器が動作不能となるであろう、任意のシステムにおいて使用可能である。
【００５７】
本発明は、その好適な実施形態を参照して詳細に示され、説明されているが、添付の請求項により包含される本発明の範囲から逸脱することなく形態および詳細において種々の変更が行われ得ることは当業者には理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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