(57)【要約】【課題】ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＶＣＯ１１と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３と、ゲーティング回路１０とＶＣＯ１１との間に設けられた、所望のデータレート周波数の信号を通過させるバンドパスフィルタ４０とを備える。【選択図】  図１
2011155562.tif 000002
【特許請求の範囲】
【請求項１】
入力データが遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、
前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、
前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間に設けられた、所望のデータレート周波数の信号を通過させる第１のフィルタとを備えることを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
さらに、前記ゲーティング回路の出力端子と前記第１のフィルタの入力端子との間に設けられた、第２の電圧制御発振器を備え、
前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うようにクロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを前記第１のフィルタに出力することを特徴とするＣＤＲ回路。
【請求項３】
請求項２に記載のＣＤＲ回路において、
さらに、前記ゲーティング回路の出力端子と前記第２の電圧制御発振器の入力端子との間に設けられた、第２のフィルタを備え、
前記第２のフィルタは、前記ゲーティング回路の出力を入力として、所望のデータレート周波数の信号を通過させることを特徴とするＣＤＲ回路。
【請求項４】
請求項２または３に記載のＣＤＲ回路において、
さらに、前記ゲーティング回路の出力端子と前記第２の電圧制御発振器または前記第２のフィルタの入力端子との間に設けられた、第３の電圧制御発振器を備え、
前記第３の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うようにクロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを前記第２のフィルタに出力することを特徴とするＣＤＲ回路。
【請求項５】
請求項４に記載のＣＤＲ回路において、
さらに、前記ゲーティング回路の出力端子と前記第３の電圧制御発振器の入力端子との間に設けられた、第３のフィルタを備え、
前記第３のフィルタは、前記ゲーティング回路の出力を入力として、所望のデータレート周波数の信号を通過させることを特徴とするＣＤＲ回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のＣＤＲ回路において、
前記フィルタの少なくとも１つを、減衰器またはバッファ増幅器に置き換えたことを特徴とするＣＤＲ回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のＣＤＲ回路において、
前記フィルタは、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタのいずれかであることを特徴とするＣＤＲ回路。
【請求項８】
請求項１乃至７のいずれか１項に記載のＣＤＲ回路において、
さらに、前記電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数制御回路を備えることを特徴とするＣＤＲ回路。
【請求項９】
請求項８に記載のＣＤＲ回路において、
前記周波数制御回路は、
前記再生クロックを１／ｎ（ｎは正の整数）に分周する分周器と、
所望のデータレート周波数の１／ｎの周波数の参照クロックと前記分周器の出力とを比較して前記周波数制御信号を出力する周波数比較器とから構成されることを特徴とするＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献１において参照できる。
【０００３】
図８はこのような用途に用いられるＣＤＲ回路の構成例を示している。メインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１１に入力データ４が入力されると、メインＶＣＯ１１は、当該入力データ４のタイミング、つまり電圧値偏移点をトリガとしてその発振位相が入力データ４の位相と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った再生クロック７としてメインＶＣＯ１１から出力される。再生クロック７は、フリップフロップ（以下、Ｆ／Ｆとする）３のクロック端子に入力され、Ｆ／Ｆ３のデータ入力端子に入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３から再生データ６が出力される。
【０００４】
一方、メインＶＣＯ１１と同一構成のサブＶＣＯ１２が周波数比較器２と共にＰＬＬ（Phase-Locked Loop）を形成している。このサブＶＣＯ１２は、入力データ４のデータレートと等しい周波数の参照クロック５またはその周波数の整数分の１の周波数の参照クロック５と同じ周波数で発振している。周波数比較器２は、サブＶＣＯ１２から出力される出力クロックの周波数と参照クロック５の周波数とを比較し、サブＶＣＯ１２の出力クロックの周波数が参照クロック５の周波数より高ければ、サブＶＣＯ１２の発振周波数を下げるように制御する制御信号（制御電圧）８を出力し、サブＶＣＯ１２の出力クロックの周波数が参照クロック５の周波数より低ければ、サブＶＣＯ１２の発振周波数を上げるように制御する制御信号（制御電圧）８を出力する。周波数比較器２から出力される制御信号（制御電圧）８は、サブＶＣＯ１２の周波数制御端子に供給されると同時に、メインＶＣＯ１１の周波数制御端子にも供給される。これにより、サブＶＣＯ１２から出力されるクロックの周波数とメインＶＣＯ１１から出力される再生クロック７の周波数とが同じになるように制御される。
【０００５】
図８に示した従来構成によれば、入力データ４のデータレートとメインＶＣＯ１１から出力される再生クロック７の周波数とは常に一致しているので、入力データ４が入力された時にはメインＶＣＯ１１は位相だけ合わせれば良く、瞬時に入力データ４との同期を確立することが期待できる。
【０００６】
しかしながら、このような構成が理想的に動作するためには、メインＶＣＯ１１とサブＶＣＯ１２が全く同一であることが必要である。仮にＩＣ上にこれらのＶＣＯを同一構成で集積したとしても、プロセスのバラツキにより厳密に同一のＶＣＯを形成することは不可能である。したがって、図８に示した構成では、サブＶＣＯ１２の発振周波数とメインＶＣＯ１１から出力される再生クロック７の周波数にズレが生じ、ジッタの増大などを引き起こしてしまう可能性があった。更に、仮に全く同一のＶＣＯで構成できたとしても、メインＶＣＯ１１の発振周波数はフィードフォワードで制御されるため、ＰＬＬ制御されるサブＶＣＯ１２とは異なり、発振周波数を厳密には一定に保つことができず、周波数誤差によるジッタの増大を招いてしまうという本質的な問題がある。また、図８に示した構成では、周波数制御ループ専用のＶＣＯを使用していることで、消費電力や回路規模が増大してしまうという問題もある。
【０００７】
このような問題点の解消が期待できる手段として、非特許文献２において図９のような回路構成が提案されている。図９に示したＣＤＲ回路の構成では、図８に示した構成からサブＶＣＯ１２を取り除き、サブＶＣＯ１２の出力クロックの代わりに、メインＶＣＯ１１から出力される再生クロック７を周波数比較器２に入力してメインＶＣＯ１１をＰＬＬ制御（フィードバック制御）することにより、消費電力や回路規模を削減できることに加えて、周波数安定度の非常に高いクロック信号を得ることが期待できるようになっている。
【０００８】
この図９に示したＣＤＲ回路の動作は以下のとおりである。ゲーティング回路１０は、入力データ４が「０」から「１」または「１」から「０」に遷移したときにエッジパルスを出力する。ＶＣＯ１１は、入力データ４のデータレートと等しい周波数の参照クロック５と同じ周波数で発振している。このＶＣＯ１１は、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えている。
【０００９】
ＶＣＯ１１から出力される再生クロック７の位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０から例えば値が「０」のエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了してゲーティング回路１０の出力が「１」になった途端に発振を始め、ゲーティング回路１０の出力が「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、再生クロック７の位相が入力データ４の位相と合うように調整される。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Y.Ota，et al.，“High-speed，burst mode，packet-capable optical receiver and instantaneous clock recovery for optical bus operation”，J.Lightwave Technol.，vol.12，no.2，p.325-331，Feb.1994
【非特許文献２】J.Terada，et al.，“A 10.3 Gb/s Burst-Mode CDR Using a ΔΣ DAC”，IEEE J.Solid-State Circuits，vol.12，p.2921-2928，Dec.2008
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図９に示した構成では、現在標準化が進められているデュアルレートＰＯＮシステムの対応が困難になるという新たな問題点があった。ＰＯＮシステムでは、各加入者側装置から局側装置への上り信号は間欠的な光信号となるが、さらにデュアルレートＰＯＮシステムでは、１．２５Ｇｂｐｓと１０．３１２５Ｇｂｐｓの上り信号が混在して送出されるので、局側装置の光受信器からは図１０に示すように１．２５Ｇｂｐｓ（１Ｇ）のバースト信号１００と１０．３１２５Ｇｂｐｓ（１０Ｇ）のバースト信号１０１とが混在した形態で出力される。このような１Ｇのバースト信号１００と１０Ｇのバースト信号１０１とが混在した入力データ４が図９に示したＣＤＲ回路に入力されると以下の問題が生じる。
【００１２】
例えば１０．３１２５Ｇｂｐｓ用のＣＤＲ回路に１．２５Ｇｂｐｓの入力データ４が入力された場合には、ゲーティング回路１０から所望の速度よりも低速の１０Ｇｂｐｓ（＝１．２５Ｇｂｐｓ×８）のエッジパルスがＶＣＯ１１に入力される。この場合、ＶＣＯ１１の発振周波数は１０ＧＨｚに近づいていくので、ＰＬＬ制御において発振周波数が参照クロック５と同じ周波数になるよう発振周波数を上げるような制御信号（制御電圧）８を出し続けることになる。この時の制御電圧は、１０．３１２５Ｇｂｐｓの入力データ４が入力された時の制御電圧とは異なっている。このように１０．３１２５Ｇｂｐｓ入力に最適な制御電圧とは異なっている状態において、１０．３１２５Ｇｂｐｓの入力データ４が入力されると、周波数同期に時間がかかってしまい、応答時間が非常に長くなってしまうという問題が生じる。
【００１３】
逆に１．２５Ｇｂｐｓ用のＣＤＲ回路に１０．３１２５Ｇｂｐｓの入力データ４が入力された場合には、ゲーティング回路１０から所望の速度よりも高速の１．２８９Ｇｂｐｓ（＝１０．３１２５Ｇｂｐｓ÷８）のエッジパルスがＶＣＯ１１に入力される。この場合、ＶＣＯ１１の発振周波数は１．２８９ＧＨｚに近づいていくので、ＰＬＬ制御において発振周波数が参照クロック５と同じ周波数になるよう発振周波数を下げるような制御信号（制御電圧）８を出し続けることになる。この時の制御電圧は、１．２５Ｇｂｐｓの入力データ４が入力された時の制御電圧とは異なっている。このように１．２５Ｇｂｐｓ入力に最適な制御電圧とは異なっている状態において、１．２５Ｇｂｐｓの入力データ４が入力されると、応答時間が非常に長くなってしまうという問題が生じる。
【００１４】
さらに、ＣＤＲ回路の前段の増幅器等から無信号入力時に低周波の雑音が出力されている場合にも、その雑音の周波数成分に対応した低速または高速のエッジパルスがゲーティング回路１０からＶＣＯ１１に入力されるため、制御信号（制御電圧）８は所望のデータレートの入力データ４が入力される場合と異なってしまうことになり、所望のデータレートの入力データ４が入力された際に、応答時間が非常に長くなってしまうという問題が生じる。
【００１５】
以上のような応答時間の遅れは、ＰＯＮシステム、特にデュアルレートＰＯＮシステムの伝送効率を大きく損ねてしまうことになる。ＭＡＣ（Media Access Control）からの制御信号を用いれば、この応答時間の遅れの問題を回避できるようにデュアルレート信号の一方を光受信器から出力しないようにすることも可能ではあるが、上り信号に制御信号を挿入することによる伝送効率の劣化に加えて、微妙なタイミング調整も必要になるという問題を生じる。
【００１６】
本発明の目的は、上記従来の問題点を解決し、デュアルレート信号を扱うＰＯＮシステムにおいて、ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを発生できる低消費電力のＣＤＲ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、前記入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路と、前記ゲーティング回路の出力端子と前記第１の電圧制御発振器の入力端子との間に設けられた、所望のデータレート周波数の信号を通過させる第１のフィルタとを備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記ゲーティング回路の出力端子と前記第１のフィルタの入力端子との間に設けられた、第２の電圧制御発振器を備え、前記第２の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うようにクロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを前記第１のフィルタに出力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記ゲーティング回路の出力端子と前記第２の電圧制御発振器の入力端子との間に設けられた、第２のフィルタを備え、前記第２のフィルタは、前記ゲーティング回路の出力を入力として、所望のデータレート周波数の信号を通過させることを特徴とするものである。
【００１８】
また、本発明のＣＤＲ回路の１構成例は、さらに、前記ゲーティング回路の出力端子と前記第２の電圧制御発振器または前記第２のフィルタの入力端子との間に設けられた、第３の電圧制御発振器を備え、前記第３の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うようにクロックの位相を調整することにより、前記入力データとタイミングの合ったクロックを前記第２のフィルタに出力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記ゲーティング回路の出力端子と前記第３の電圧制御発振器の入力端子との間に設けられた、第３のフィルタを備え、前記第３のフィルタは、前記ゲーティング回路の出力を入力として、所望のデータレート周波数の信号を通過させることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、前記フィルタの少なくとも１つを、減衰器またはバッファ増幅器に置き換えたことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記フィルタは、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタのいずれかであることを特徴とするものである。
【００１９】
また、本発明のＣＤＲ回路の１構成例は、さらに、前記電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数制御回路を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記周波数制御回路は、前記再生クロックを１／ｎ（ｎは正の整数）に分周する分周器と、所望のデータレート周波数の１／ｎの周波数の参照クロックと前記分周器の出力とを比較して前記周波数制御信号を出力する周波数比較器とから構成されることを特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、入力データが遷移したときにパルスを出力するゲーティング回路と、ゲーティング回路の出力パルスのタイミングに合わせて再生クロックの位相を調整することにより、入力データとタイミングの合った再生クロックを出力する第１の電圧制御発振器と、入力データのデータ識別を再生クロックに基づいて行うデータ識別回路とを設け、さらにゲーティング回路の出力端子と第１の電圧制御発振器の入力端子との間に、所望のデータレート周波数の信号を通過させる第１のフィルタを設けることにより、所望のデータレート周波数の入力データにのみ第１の電圧制御発振器が連動し、所望のデータレート周波数の入力データが入力されていない場合には第１の電圧制御発振器が周波数安定度の高い自立発振を保つようにすることができる。その結果、本発明では、デュアルレートＰＯＮシステムにおいて、ＭＡＣからの制御信号などを利用してデュアルレート信号のうち一方のデータレートの信号を除去するような機構を光受信器に設けることが不要となり、ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成することができる。
【００２１】
また、本発明では、ゲーティング回路の出力端子と第１のフィルタの入力端子との間に第２の電圧制御発振器を設けることにより、より一層周波数安定度の高い再生クロックを生成することが可能になる。
【００２２】
また、本発明では、ゲーティング回路の出力端子と第２の電圧制御発振器の入力端子との間に第２のフィルタを設けることにより、より一層周波数安定度の高い再生クロックを生成することが可能になる。
【００２３】
また、本発明では、ゲーティング回路の出力端子と第２のフィルタの入力端子との間に第３の電圧制御発振器を設けることにより、より一層周波数安定度の高い再生クロックを生成することが可能になる。
【００２４】
また、本発明では、ゲーティング回路の出力端子と第３の電圧制御発振器の入力端子との間に第３のフィルタを設けることにより、より一層周波数安定度の高い再生クロックを生成することが可能になる。
【００２５】
また、本発明では、フィルタの少なくとも１つを、減衰器またはバッファ増幅器に置き換えた場合でも、フィルタを用いる場合と同様の効果を得ることができる。
【００２６】
また、本発明では、周波数制御回路を、再生クロックを１／ｎに分周する分周器と、所望のデータレート周波数の１／ｎの周波数の参照クロックと分周器の出力とを比較して周波数制御信号を出力する周波数比較器とから構成することにより、周波数比較器に要求される動作速度を緩和できるため、周波数比較器の消費電力を削減することができ、その結果としてＣＤＲ回路の消費電力を削減することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＤＲ回路におけるＶＣＯの構成の１例を示す回路図である。
【図３】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図６】本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図７】本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図８】従来のＣＤＲ回路の構成を示すブロック図である。
【図９】従来の別のＣＤＲ回路の構成を示すブロック図である。
【図１０】デュアルレートＰＯＮシステムにおける上り信号の一例を示す模式図である。
【発明を実施するための形態】
【００２８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１と、ＶＣＯ１１の出力端子と周波数比較器２の入力端子との間に挿入された分周器２５と、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間に挿入されたバンドパスフィルタ（以下、ＢＰＦとする）４０とから構成される。周波数比較器２と分周器２５とは、周波数制御回路を構成している。図９に示した従来のＣＤＲ回路との相違は、ＶＣＯ１１の出力端子と周波数比較器２の入力端子との間に分周器２５を挿入したことと、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間にＢＰＦ４０を挿入したことである。
【００２９】
分周器２５は、再生クロック７を１／ｎ（ｎは正の整数）に分周する。ＢＰＦ４０の帯域は、ＣＤＲ回路が例えば１．２５Ｇｂｐｓ用の場合には１．２５ＧＨｚの信号を通過させ、その他の周波数帯域の信号を抑圧するように設定されている。また、ＢＰＦ４０の帯域は、ＣＤＲ回路が例えば１０．３１２５Ｇｂｐｓ用の場合には１０．３１２５ＧＨｚの信号を通過させ、その他の周波数帯域の信号を抑圧するように設定されている。
【００３０】
本実施の形態のＣＤＲ回路は、所望のデータレートの入力データ４のみ（例えばＣＤＲ回路が１．２５Ｇｂｐｓ用の場合は１．２５Ｇｂｐｓの入力データ４、１０．３１２５Ｇｂｐｓ用の場合は１０．３１２５Ｇｂｐｓの入力データ４）が入力される場合には、図９に示した従来例と同様な動作をする。ゲーティング回路１０は、入力データ４が「０」から「１」に遷移したときに、例えば幅がＴ／２（Ｔは入力データの周期）のパルスを出力する。あるいは、ゲーティング回路１０は、入力データ４が「１」から「０」に遷移したときにパルスを出力してもよい。ゲーティング回路１０から出力されるエッジパルスは、ＢＰＦ４０を通過してＶＣＯ１１の入力端子に入力される。
【００３１】
ＶＣＯ１１から出力される再生クロック７は、分周器２５によって１／ｎに分周され、周波数比較器２に入力される。本実施の形態では、入力データ４のデータレートの１／ｎの周波数の参照クロック５が周波数比較器２に入力される。周波数比較器２とＶＣＯ１１と分周器２５とからなるＰＬＬは、ＶＣＯ１１の発振周波数を参照クロック５のｎ倍の周波数に合わせるように閉ループ制御することになる。したがって、１０．３１２５Ｇｂｐｓ用のＣＤＲ回路の場合、ＶＣＯ１１は１０．３１２５ＧＨｚで発振し、１．２５Ｇｂｐｓ用のＣＤＲ回路の場合、ＶＣＯ１１は１．２５ＧＨｚで発振する。本実施の形態では、分周器２５を設けることにより、周波数比較器２に要求される動作速度を緩和できるため、周波数比較器２の消費電力を削減することができ、結果としてＣＤＲ回路の消費電力を削減することができる。
【００３２】
ＶＣＯ１１から出力される再生クロック７の位相は、ゲーティング回路１０からＢＰＦ４０を介して入力されるパルスにより制御される。すなわち、ＶＣＯ１１は、ＢＰＦ４０から例えば値が「０」のパルスが出力されたときはリセットされ「０」を出力し、パルスの出力が終了してＢＰＦ４０の出力が「１」になった途端に発振を始め、ＢＰＦ４０の出力が「１」の間は発振を続ける。１０．３１２５Ｇｂｐｓ用のＣＤＲ回路において、１０．３１２５Ｇｂｐｓの入力データ４が入力されると、ゲーティング回路１０からは入力データ４のエッジに同期したパルスが出力され、このエッジパルスが１０．３１２５ＧＨｚ帯のＢＰＦ４０を経由してＶＣＯ１１に入力されるので、入力データ４のエッジに位相同期した再生クロック７を瞬時に出力することができる。
【００３３】
ＶＣＯ１１は、好ましくはゲーティッドＶＣＯで構成される。ＶＣＯ１１は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。図２はＶＣＯ１１の構成の１例を示す回路図である。ＶＣＯ１１は、一方の入力端子がＶＣＯ１１の入力端子に接続され、他方の入力端子にＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とし、出力端子がＶＣＯ１１の出力端子に接続されたインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１１の周波数制御端子に接続された可変容量１１３とから構成される。
【００３４】
データ識別回路となるＦ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。
【００３５】
次に、異なるデータレートの光信号を混在して受信するデュアルレート光受信器の後段に接続される場合のＣＤＲ回路の動作を説明する。例えば１．２５Ｇｂｐｓ用のＣＤＲ回路に１０．３１２５Ｇｂｐｓの入力データ４が入力されたとき、図９に示したＣＤＲ回路の構成のようにゲーティング回路１０の出力がそのままＶＣＯ１１に入力される場合には、ゲーティング回路１０から所望の速度よりも高速の１．２８９Ｇｂｐｓ（＝１０．３１２５Ｇｂｐｓ÷８）のエッジパルスがＶＣＯ１１に入力される。この場合、ＶＣＯ１１の発振周波数は１．２８９ＧＨｚに近づいていくので、ＰＬＬ制御において発振周波数が参照クロック５と同じ周波数になるよう発振周波数を下げるような制御信号（制御電圧）８を出し続けることになる。この時の制御電圧は、１．２５Ｇｂｐｓの入力データ４が入力された時の制御電圧とは異なっている。このように１．２５Ｇｂｐｓ入力に最適な制御電圧とは異なっている状態において、１．２５Ｇｂｐｓの入力データ４が入力されると、応答時間が非常に長くなってしまうという問題が生じる。
【００３６】
一方、本実施の形態のＣＤＲ回路においては、１．２５ＧＨｚ近傍のみの信号を通過させるＢＰＦ４０の存在により、ゲーティング回路１０からＶＣＯ１１に入力される１．２８９ＧＨｚの周波数成分を抑圧することができるので、従来のＣＤＲ回路のように制御信号（制御電圧）８が、１．２５Ｇｂｐｓの入力データ４が入力された時とは異なった値にならない。したがって、１．２５Ｇｂｐｓの入力データ４が入力された時の制御電圧を安定して維持し続けることが可能になり、ＶＣＯ１１の発振周波数を所望のデータレート周波数１．２５ＧＨｚに常時設定し続けることができる。したがって、１０．３１２５Ｇｂｐｓの入力データ４の直後に１．２５Ｇｂｐｓの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない１．２５ＧＨｚの再生クロック７を出力することができる。
【００３７】
また、１０．３１２５Ｇｂｐｓ用のＣＤＲ回路に１．２５Ｇｂｐｓの入力データ４が入力された場合、本実施の形態のＣＤＲ回路においては、１０．３１２５ＧＨｚ近傍のみの信号を通過させるＢＰＦ４０の存在により、ゲーティング回路１０からＶＣＯ１１に入力される１０ＧＨｚの周波数成分を抑圧することができるので、１０．３１２５Ｇｂｐｓの入力データ４が入力された時の制御電圧を維持し続けることが可能になり、ＶＣＯ１１の発振周波数を所望のデータレート周波数１０．３１２５ＧＨｚに常時設定し続けることができる。したがって、１．２５Ｇｂｐｓの入力データ４の直後に１０．３１２５Ｇｂｐｓの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない１０．３１２５ＧＨｚの再生クロック７を出力することができる。
【００３８】
さらに、本実施の形態のＣＤＲ回路においては、前段の増幅器等（不図示）から無信号入力時に低周波の雑音が出力されたとしても、その雑音の周波数成分に対応した低速または高速のエッジパルスはＢＰＦ４０によって抑圧される。従って、所望のデーターレートの入力データ４が入力された時の制御電圧を維持し続けることが可能になり、ＶＣＯ１１の発振周波数を所望のデータレート周波数に常時設定し続けることができる。したがって、本実施の形態では、低周波雑音入力に起因する応答時間の増大を回避することができる。
【００３９】
以上のように、本実施の形態では、デュアルレートＰＯＮシステムにおいて、デュアルレート信号をそのままＣＤＲ回路に入力することが可能になるため、ＭＡＣからの制御信号などを利用してデュアルレート信号のうち一方のデータレートの信号を除去するような機構を光受信器に設けることが不要となる。また、本実施の形態では、図９に示した従来例のように周波数制御ループ専用のサブＶＣＯが不要な小型で省電力な構成のＣＤＲ回路においても、周波数安定度の非常に高い再生クロックを生成できるため、装置の低消費電力化および出力波形の品質向上も図ることができる。その結果、本実施の形態では、伝送効率を損なうことなくデュアルレートＰＯＮシステム用受信装置の低消費電力化、無調整化、および経済化に資することができる。
【００４０】
なお、本実施の形態では、周波数比較器２の出力をＶＣＯ１１に直接接続しているが、これに限るものではなく、ＰＬＬループの動作を安定化するため、周波数比較器２とＶＣＯ１１との間にチャージポンプとローパスフィルタを設けて、制御信号８の変化速度を遅くするようにしても構わない。
【００４１】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態では、第１の実施の形態のＢＰＦ４０の代わりに、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間にローパスフィルタ（以下、ＬＰＦとする）４１を設けている。ＬＰＦ４１の帯域は、ＣＤＲ回路が例えば１．２５Ｇｂｐｓ用の場合には１．２５ＧＨｚの信号を通過させ、１．２５ＧＨｚより高い周波数帯域の信号を抑圧するように設定されている。
【００４２】
本実施の形態は、第１の実施の形態の変形例であり、デュアルレートＰＯＮシステムの光受信器の後段に接続される低速信号側ＣＤＲ回路に好適である。つまり、本実施の形態のＣＤＲ回路が例えば１．２５Ｇｂｐｓ用で、ＬＦＰ４１の遮断周波数が１．２５ＧＨｚ以上１．２８９ＧＨｚ以下であるとする。このＣＤＲ回路に、１０．３１２５Ｇｂｐｓの入力データ４が入力された場合、ＬＰＦ４１の存在により、ゲーティング回路１０からＶＣＯ１１に入力される１．２８９ＧＨｚの周波数成分を抑圧することができるので、１．２５Ｇｂｐｓの入力データ４が入力された時の制御電圧を維持し続けることが可能になり、ＶＣＯ１１の発振周波数を所望のデータレート周波数１．２５ＧＨｚに常時設定し続けることができる。したがって、１０．３１２５Ｇｂｐｓの入力データ４の直後に１．２５Ｇｂｐｓの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない１．２５ＧＨｚの再生クロック７を出力することができる。こうして、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態では、第１の実施の形態のＢＰＦ４０の代わりに、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間にハイパスフィルタ（以下、ＨＰＦとする）４２を設けている。ＨＰＦ４２の帯域は、ＣＤＲ回路が例えば１０．３１２５Ｇｂｐｓ用の場合には１０．３１２５ＧＨｚの信号を通過させ、１０ＧＨｚより低い周波数帯域の信号を抑圧するように設定されている。
【００４４】
本実施の形態は、第１の実施の形態の変形例であり、デュアルレートＰＯＮシステムの光受信器の後段に接続される高速信号側ＣＤＲ回路に好適である。つまり、本実施の形態のＣＤＲ回路が例えば１０．３１２５Ｇｂｐｓ用で、ＨＦＰ４２の遮断周波数が１０ＧＨｚの場合に、１．２５Ｇｂｐｓの入力データ４が入力されたとしても、ＨＰＦ４２の存在により、ゲーティング回路１０からＶＣＯ１１に入力される１０ＧＨｚの周波数成分を抑圧することができるので、１０．３１２５Ｇｂｐｓの入力データ４が入力された時の制御電圧を維持し続けることが可能になり、ＶＣＯ１１の発振周波数を所望のデータレート周波数１０．３１２５ＧＨｚに常時設定し続けることができる。したがって、１．２５Ｇｂｐｓの入力データ４の直後に１０．３１２５Ｇｂｐｓの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない１０．３１２５ＧＨｚの再生クロック７を出力することができる。こうして、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００４５】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４と同一の構成には同一の符号を付してある。本実施の形態と第３の実施の形態との主な相違は、ＶＣＯ１１の後段にＨＰＦ４２とＶＣＯ１３を設けたことである。ここで、ＨＰＦ４２の遮断周波数は、所望のデータレート周波数の信号を通過させ、所望のデータレート周波数より低い周波数帯域の信号を抑圧するように設定されている。
【００４６】
ＶＣＯ１３は、基本的には図２に示したＶＣＯ１１の構成と同一のものが適用される。しかしながら、ＶＣＯ１３では、図２中のＮＡＮＤ１１０の一方の入力端子がプルアップされ、他方の入力端子にＨＰＦ４２を経由するＶＣＯ１１からのクロック信号とＶＣＯ１３自身の再生クロックが同時に入力されるように構成される。この構成により、ＶＣＯ１３からはＶＣＯ１１の出力クロックに同期した再生クロック７、つまり入力データ４の位相と同期した再生クロック７が出力される。ＶＣＯ１３から出力される再生クロック７は、分周器２５によって１／ｎに分周され、周波数比較器２に入力される。本実施の形態では、入力データ４のデータレートの１／ｎの周波数の参照クロック５が周波数比較器２に入力される。周波数比較器２とＶＣＯ１３と分周器２５とからなるＰＬＬは、ＶＣＯ１３の発振周波数を参照クロック５のｎ倍の周波数に合わせるように閉ループ制御することになる。この閉ループ制御で生成された制御信号８は、ＶＣＯ１１にも入力されるため、ＶＣＯ１１は、ＶＣＯ１３と同じ周波数、すなわち所望のデータレート周波数で発振する。
【００４７】
本実施の形態は、デュアルレートＰＯＮシステムの光受信器の後段に接続される高速信号側ＣＤＲ回路に好適である。つまり、本実施の形態のＣＤＲ回路が例えば１０．３１２５Ｇｂｐｓ用で、ＨＦＰ４２の遮断周波数が１０ＧＨｚの場合に、１．２５Ｇｂｐｓの入力データ４が入力されたとしても、ＨＰＦ４２の存在により、ゲーティング回路１０からＶＣＯ１１に入力される１０ＧＨｚの周波数成分を抑圧することができる。さらに、ＶＣＯ１１自身の自走発振によるフィルタおよびバッファ効果により、ＰＬＬ制御されたＶＣＯ１３への１０ＧＨｚの周波数成分の伝達を大幅に抑制することができる。したがって１．２５Ｇｂｐｓの入力データ４が入力されたとしても、１０．３１２５Ｇｂｐｓの入力データ４が入力された時の制御電圧を高安定に維持し続けることが可能になり、ＶＣＯ１３の発振周波数を所望のデータレート周波数１０．３１２５ＧＨｚに常時設定し続けることができる。
【００４８】
さらに、本実施の形態では、ＶＣＯ１１とＶＣＯ１３との間にもＨＦＰ４２を備えているため、ＶＣＯ１３への１０ＧＨｚの周波数成分の伝達を大幅に抑圧することが可能になる。この結果、１．２５Ｇｂｐｓの入力データ４の直後に１０．３１２５Ｇｂｐｓの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない１０．３１２５ＧＨｚの再生クロック７を出力することができる。
【００４９】
さらに、本実施の形態のＣＤＲ回路においては、前段の増幅器等（不図示）から無信号入力時に低周波の雑音が出力されたとしても、その雑音の周波数成分に対応した低速または高速のエッジパルスがＢＰＦ４０によって抑圧されるため、ＶＣＯ１３の発振周波数を所望の周波数に設定し続けることが可能になる。したがって、本実施の形態では、低周波雑音入力に起因する応答時間の増大を回避することができる。
【００５０】
以上のように、本実施の形態では、フィルタを多段に使用することで、半導体基板上に急峻な遮断特性のフィルタを集積できない場合においても、ＶＣＯ１３に入力される不要周波数成分の十分な抑圧を図ることができ、第３の実施の形態と比較して一層周波数安定度の高くジッタの少ない再生クロック７を出力することが可能になる。
なお、本実施の形態では、２つのＨＰＦ４２を用いているが、これに限るものではなく、２つのＨＰＦ４２のうち少なくとも一方をＢＰＦまたはＬＰＦで置き換えた構成であっても構わない。
また、本実施の形態では、ＶＣＯ１１によるフィルタおよびバッファ効果があるため、２つのＨＰＦ４２の内、１つを省いた形態であっても構わない。
【００５１】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４、図５と同一の構成には同一の符号を付してある。本実施の形態は、第４の実施の形態においてＶＣＯ１１とＶＣＯ１３との間のＨＰＦ４２をバッファ増幅器１４に置き換えたものである。
【００５２】
バッファ増幅器１４としては、好ましくはその駆動力がＶＣＯ１３の最終段のバッファ（図２の例ではインバータ１１２）の駆動力よりも弱いものを用いる。本実施の形態では、バッファ増幅器１４を備えることにより、ジッタなど不要な信号成分のＶＣＯ１３への伝達を抑圧することが可能になり、第４の実施の形態と同様に、雑音や所望のデータレート以外の入力データ４が入力された場合においても、再生クロック７を所望のデータレート周波数に設定し続けることが可能であり、所望のデータレート以外の入力データ４の直後に所望のデータレートの入力データ４が入力された場合でも、瞬時に位相同期されたジッタの少ない再生クロック７を出力することができる。
【００５３】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図７は本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図４〜図６と同一の構成には同一の符号を付してある。本実施の形態は、図６に例示した第５の実施の形態の変形例を示している。第５の実施の形態との相違は、ＶＣＯ１１とＶＣＯ１３の間にＶＣＯ１５を備え、ゲーティング回路１０とＶＣＯ１１間のＨＰＦ４２を削除し、ＶＣＯ１１とＶＣＯ１５間にＨＰＦ４２を、ＶＣＯ１５とＶＣＯ１３間に減衰器３０を設けたことである。
【００５４】
ＶＣＯ１５は、ＶＣＯ１３と同一構成であり、ＶＣＯ１１と同様に周波数制御端子に周波数比較器２からの制御信号８が供給される。これにより、ＶＣＯ１５は、ＶＣＯ１３と同じ周波数、すなわち所望のデータレート周波数で発振する。
【００５５】
減衰器３０は、ＶＣＯ１５の出力を減衰させてＶＣＯ１３に入力する機能を有する。本実施の形態では、減衰器３０を設けたことにより、バッファ増幅器１４を設けた場合と同様にジッタなど不要な信号成分のＶＣＯ１１への伝達を抑圧することができる。減衰器３０としては、抵抗素子などの受動素子を用いることができる。受動素子で構成できる減衰器３０は、消費電力がゼロでかつ非常に小型に構成できるという利点がある。さらに、本実施の形態では、ＶＣＯ１５を付加したことにより、ジッタなど不要な信号成分のＶＣＯ１３への伝達をより一層抑圧することが可能になる。
【００５６】
なお、第５、第６の実施の形態において、ＨＰＦ４２とバッファ増幅器１４（または減衰器３０）とは、互いに配置が入れ換わっても構わない。また、ＨＰＦ４２の代わりにバッファ増幅器または減衰器を用いた形態や、逆にバッファ増幅器１４または減衰器３０の代わりにＨＰＦを用いた形態であっても構わない。さらに、ＨＰＦ４２の代わりにＢＰＦやＬＰＦを用いても構わない。
また、第６の実施の形態においては、ゲーティング回路１０の後段にフィルタ、バッファ増幅器、減衰器の少なくとも１つを備えていても構わない。
【産業上の利用可能性】
【００５７】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【符号の説明】
【００５８】
２…周波数比較器、３…フリップフロップ、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…制御信号、１０…ゲーティング回路、１１，１３，１５…ＶＣＯ、１４…バッファ増幅器、２５…分周器、３０…減衰器、４０…ＢＰＦ、４１…ＬＰＦ、４２…ＨＰＦ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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