(57)【要約】【課題】フローティングボディ構造の選択トランジスタを用いたメモリセルに対し、ビット線の電位を適切に制御することによりリーク電流を抑制可能な半導体装置を実現する。【解決手段】本発明の半導体装置において、キャパシタＣｓと選択トランジスタＱ０とを含むメモリセルＭＣを備え、この選択トランジスタＱ０はフローティングボディ２４を有している。メモリセルＭＣに接続されるビット線ＢＬは、第１の電位設定回路Ｑ１により第１の電位ＶＢＬＰに設定され、さらに読み出し動作に先立って第２の電位設定回路Ｑ３により第１の電位ＶＢＬＰとは異なる第２の電位ＶＢＬＲに設定される。センスアンプ３０は、この状態のビット線ＢＬを介してメモリセルＭＣから読み出される信号を増幅する。第１の電位ＶＢＬＰ及び第２の電位ＶＢＬＲを適切に設定することにより、メモリセルＭＣのリーク電流を抑え、情報保持時間を長くして消費電流を低減可能となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
情報を電荷として蓄積するキャパシタと、ソース領域とドレイン領域の間に形成されたボディが電気的にフローティングであるフローティングボディを有する選択トランジスタと、が直列に接続されるメモリセルと、
前記選択トランジスタに接続されるビット線と、
前記メモリセルの非アクセス時である情報保持時に前記ビット線を第１の電位に設定し、
前記メモリセルへのアクセス時であり前記選択トランジスタが非導通の状態で、前記第１の電位に設定された前記ビット線を前記第１の電位とは異なる第２の電位に設定するビット線制御回路と、
前記第２の電位に設定された前記ビット線を介して前記選択トランジスタを導通させることにより前記メモリセルから読み出される信号を増幅するセンスアンプと、
を備えることを特徴とする半導体装置。
【請求項２】
前記選択トランジスタは、前記ソース領域が前記ビット線に接続され、前記ドレイン領域が前記キャパシタの蓄積電極に接続され、ゲート電極がワード線に接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティングボディが完全空乏状態で動作する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電位によって前記メモリセルに「０」の情報が保持されるときの前記ソース領域と前記フローティングボディとの間に形成される第１のＰＮ接合に生じる第１のリーク電流値、及び前記第１の電位によって前記メモリセルに「１」の情報が保持されるときの前記ドレイン領域と前記フローティングボディとの間に形成される第２のＰＮ接合に生じる第２のリーク電流値が、共に前記第２の電位によって前記メモリセルに「０」の情報が保持されるときの前記第１のＰＮ接合に生じる第３のリーク電流値、及び前記第２の電位によって前記メモリセルに「１」の情報が保持されるときの前記第２のＰＮ接合に生じる第４のリーク電流値のどちらか大きなリーク電流値よりも小さくなる電圧値に、前記第１の電位が設定される、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電位は、前記第１のリーク電流値と、前記第２のリーク電流値との値が等しくなる電圧値に設定される、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の電位によって前記ソース領域と前記フローティングボディとの間に形成される第１のＰＮ接合に生じる第１の電界強度、及び前記第１の電位によって前記ドレイン領域と前記フローティングボディとの間に形成される第２のＰＮ接合に生じる第２の電界強度が、共に前記第２の電位によって前記第１のＰＮ接合に生じる第３の電界強度、及び前記第２の電位によって前記第２のＰＮ接合に生じる第４の電界強度のどちらか大きな電界強度よりも小さくなる電圧値に、前記第１の電位が設定される、ことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の電位は、前記第１の電界強度と、前記第２の電界強度とのそれぞれが、所定の値以下となる電圧値に設定される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の電位は、前記センスアンプが前記メモリセルに「１」の情報が保持されるときの前記蓄積電極に印加される第１の電圧と、前記メモリセルに「０」の情報が保持されるときの前記蓄積電極に印加される第２の電圧との中間の電圧値に設定され、かつ、前記第１の電位は前記中間電圧と前記第２の電圧との間に設定される、ことを特徴とする請求項１または４〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記選択トランジスタは、基板との間に絶縁膜を介したＳＯＩ構造の電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記選択トランジスタは、基板の水平面である第１の方向と異なる第２の方向にチャネルが形成されるＦｉｎ構造の電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記選択トランジスタは、基板の水平面である第１の方向と異なる第２の方向にソースとドレインがピラー状に形成されたサラウンドゲート構造の電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記ビット線制御回路は、第１の電位設定回路及び第２の電位設定回路を含み、
前記第１の電位設定回路は、ゲートに印加されるプリチャージ信号に応じて、前記第１の電位と前記ビット線との間の接続を制御する第１のトランジスタであり、
前記第２の電位設定回路は、ゲートに印加される設定信号に応じて、前記第２の電位と前記ビット線との間の接続を制御する第２のトランジスタである、
ことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記ビット線制御回路は、一つの第１のトランジスタ及び一つの第２のトランジスタ、並びに複数の前記ビット線と一つのイコライズ線とをそれぞれ接続する複数の第３のトランジスタと、を含み、
前記第１のトランジスタは、ゲートに印加されるプリチャージ信号に応じて、前記第１の電位と前記イコライズ線との間の接続を制御し、
前記第２のトランジスタは、ゲートに印加される設定信号に応じて、前記第２の電位と前記イコライズ線との間の接続を制御し、
前記複数の第３のトランジスタは、それぞれのゲートに共通に印加されるイコライズ信号に応じて、前記複数のビット線と前記一つのイコライズ線との間のそれぞれの接続を制御する、ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記イコライズ信号は、前記プリチャージ信号と前記設定信号の合成論理であり、前記非アクセス時に、前記複数の第３のトランジスタを活性化する、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記複数の第３のトランジスタは、一回の前記アクセス時に活性化される前記複数のメモリセルの領域を示す一つのメモリマットに含まれ、
前記第１及び第２のトランジスタは、前記一つのメモリマットに対応して設けられる、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記センスアンプは、前記ビット線の信号電圧を２値で判定するラッチ回路と、前記ビット線を選択的にデータ線に接続する接続回路と、を含み、
更に、前記センスアンプの入力ノードと前記ビット線との間の接続を制御するスイッチ回路を備え、
前記非アクセス時に加え、更に、前記アクセス時であり、前記メモリセルの保持情報を前記ビット線に読み出した後、前記入力ノードと前記ビット線とを前記スイッチ回路により電気的に切り離した第１の状態で、前記第１の電位設定回路が前記ビット線を前記第１の電位に設定する、ことを特徴とする請求項１に記載の半導体装置。
【請求項１７】
第１の前記ビット線と第２の前記ビット線が相補ビット線対を構成し、
前記センスアンプの一方の前記入力ノードに前記第１のビット線が接続され、前記センスアンプの他方の前記入力ノードに前記第２のビット線が接続され、
前記第１のビット線と前記第２のビット線のそれぞれに対し、前記第１の電位設定回路及び前記第２の電位設定回路が設けられる、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
更に、ゲートに印加される第２の前記プリチャージ信号に応じて、前記センスアンプの一方の入力ノードと他方の入力ノードとの間の接続状態を制御する第４のトランジスタを備え、
前記第１の状態時、前記第１の電位設定回路が活性であり、かつ前記第４のトランジスタが非活性である、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
キャパシタと、ボディが電気的にフローティングであるフローティングボディ構造の選択トランジスタとを含むメモリセルと、
前記キャパシタが前記選択トランジスタを介して接続されるビット線と、
スタンバイ時、前記ビット線を第１の電位にプリチャージする第１の電位設定回路と、
アクティブ時、前記選択トランジスタが非導通の状態で、前記第１の電位にプリチャージされた前記ビット線を、前記第１の電位とは異なる第２の電位に設定する第２の電位設定回路と、
前記アクティブ時、前記第２の電位に設定された前記ビット線を介して前記選択トランジスタを導通させることにより前記メモリセルから読み出される信号を増幅するセンスアンプと、
を備え、
前記第１の電位は、前記選択トランジスタのフローティングボディと前記選択トランジスタのソース、前記選択トランジスタのフローティングボディと前記選択トランジスタのドレインにそれぞれ形成される第１と第２のＰＮ接合に生じる第１と第２の電界強度が、共に前記第２の電位によって前記第１及び第２のＰＮ接合にそれぞれ生じる第３と第４の電界強度のどちらか大きな電界強度よりも小さくなる電圧値に設定される、ことを特徴とする半導体装置。
【請求項２０】
請求項１又は１９に記載の半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を備えることを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに保持される情報をビット線に読み出してセンスアンプにより増幅する構成を備えた半導体装置に関し、特にフローティングボディ構造の選択トランジスタを含むメモリセルを採用した半導体装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Memory)等の半導体記憶装置には、キャパシタと選択トランジスタからなる１Ｔ１Ｃ型のメモリセルが用いられることが多い。一般に、この種のメモリセルを構成するキャパシタの蓄積電極と選択トランジスタのボディとの間にはＰＮ接合が形成される。そして、メモリセルの蓄積電極側のリーク電流は、ボディとキャパシタの蓄積電極との間のＰＮ接合に印加される電界強度に比例して増加することが知られている。よって、メモリセルのリーク電流の低減を図るには、ＰＮ接合に印加される電界強度を低減することが求められる。ここで、関連技術１として従来型のメモリセルにおけるＰＮ接合のポテンシャルについて図１４を参照して説明する。図１４は、バルク型ＭＯＳ構造を有する選択トランジスタを用いたメモリセルの模式的な断面構造図を示しており、Ｐ型シリコン基板３００の上部領域に、ビット線ＢＬに接続されるＮ型不純物層３０１（ソース領域）と、キャパシタＣｓの蓄積電極３０６に接続されるＮ型不純物層３０２（ドレイン領域）とが形成され、その周囲に素子分離絶縁膜３０３が形成されている。選択トランジスタのボディとなるＰ型シリコン基板３００の上方には、ゲート誘電体膜３０４を挟んで、ワード線ＷＬに接続されるゲート電極３０５が形成されている。ここで、キャパシタＣｓには、プレート電極３０７にプレート電圧ＶＰＬＴが印加され、かつ蓄積電極３０６が電圧ＶＳＮを保持するとともに、Ｐ型シリコン基板３００に基板電圧ＶＢＢが印加されるとする。この場合の選択トランジスタのポテンシャル状態は、図１５のグラフに示すように、ドレインからＰ型シリコン基板３００に至る経路（横軸の相対位置）に形成されたＰＮ接合の位置で急激にポテンシャルが変化する。このときのＰＮ接合に生じるポテンシャル差は、ＶＳＮ−ＶＢＢ＋Ｖｂｉとなる（ただし、Ｖｂｉは熱平衡状態のビルトインポテンシャル）。図１５の例では、ＶＳＮ＝１Ｖ、ＶＢＢ＝−０．５、Ｖｂｉ＝０．６Ｖを想定し、メモリセルにハイ情報が保持される場合のポテンシャル差は約２．１Ｖとなる。ＰＮ接合に印加される電界強度は、ＰＮ接合に生じるポテンシャル差、及びＰＮ接合部分のＰ型及びＮ型不純物の濃度に比例して増加する。
【０００３】
メモリセルにおいて上述のＰＮ接合に加わる電界強度を低減するための関連技術２が従来から提案されている。例えば、特許文献１、２には、ＤＲＡＭがセルフリフレッシュモード（情報保持モード）にあるときリフレッシュ動作を行わない期間に、メモリセルのキャパシタＣｓに印加されるプレート電圧ＶＰＬＴを低下させ、容量結合を用いて蓄積電極３０６の電圧ＶＳＮを低下させることでＰＮ接合に加わる電界を低減する技術が開示されている。例えば、蓄積電極３０６の電圧ＶＳＮが、メモリセルにハイ情報が保持されるときに１Ｖ、メモリセルにロー情報が保持されるときに０Ｖである場合、プレート電圧ＶＰＬＴは通常、中間電圧である０．５Ｖに設定される。そして、このプレート電圧ＶＰＬＴを低下させることにより、ＰＮ接合に印加される電界の低減を実現するものである。この場合の選択トランジスタのポテンシャル状態は、図１６のグラフに示すように、図１５と比較すると、ハイ情報保持時にＶＳＮ＝０．５Ｖ、ロー情報保持時にＶＳＮ＝−０．５Ｖといずれも低下し、ＰＮ接合に生じるポテンシャル差は、２．１Ｖ（関連技術１）から１．６Ｖとなってリーク電流の低減が可能となる。この例では、ロー情報の保持時にリーク電流が生じたとしても電圧ＶＳＮが低下し、メモリセルの保持情報の破壊を防止できるので、特に電界強度を考慮する必要はない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２２６９３号公報
【特許文献２】特表２００８−５２２３４６号公報
【非特許文献】
【０００５】
【非特許文献１】T. Yamauchi et al., “High-Performance Embedded SOI DRAM Architecture for the Low-Power Supply,”IEEE J. Solid-State Circuits, vol. 35, pp. 1169-1178, Aug. 2000.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術を採用する場合、ビット線ＢＬのセンス増幅動作やリフレッシュ動作を開始する前に、全てのメモリセルに対してプレート電圧ＶＰＬＴを０．５Ｖに戻すように制御する必要があるため、そのための復帰時間の確保と消費電流の増加により、センス増幅動作を頻繁に繰り返す通常動作モード（外部アクセスモード）において適用できないことが問題となる。
【０００７】
一方、非特許文献１には、ＳＯＩ構造を有するフローティングボディ型の選択トランジスタを用いたメモリセル（キャパシタ）への書き込みに際し、プレート電圧ＶＰＬＴをパルス状に駆動し、情報保持時の蓄積電極３０６の電圧ＶＳＮを低減可能な技術が開示されている。例えば、蓄積電極３０６の電圧ＶＳＮが、メモリセルにハイ情報が保持されるときに０．８Ｖ、メモリセルにロー情報が保持されるときに−０．６Ｖとなっている。しかし、非特許文献１には、プリチャージ時にビット線ＢＬの電圧を０．４Ｖに設定することが示されている。そのため、メモリセルにロー情報が保持される場合には、選択トランジスタのボディとビット線ＢＬとの間のＰＮ接合に強い電界強度が印加されることになるため、ロー情報の保持時にリーク電流が増加することが問題となる。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、情報を電荷として蓄積するキャパシタと、ソース領域とドレイン領域の間に形成されたボディが電気的にフローティングであるフローティングボディを有する選択トランジスタと、が直列に接続されるメモリセルと、前記選択トランジスタに接続されるビット線と、前記メモリセルの非アクセス時である情報保持時に前記ビット線を第１の電位に設定し、前記メモリセルへのアクセス時であり前記選択トランジスタが非導通の状態で、前記第１の電位に設定された前記ビット線を前記第１の電位とは異なる第２の電位に設定するビット線制御回路と、前記第２の電位に設定された前記ビット線を介して前記選択トランジスタを導通させることにより前記メモリセルから読み出される信号を増幅するセンスアンプを備えて構成される。
【０００９】
本発明の半導体装置は、フローティングボディ構造の選択トランジスタを用いたメモリセルを採用する場合、ビット線の電位を適切に制御することによってメモリセルのリーク電流の抑制を図るものである。具体的には、例えば、フローティングボディ構造の１Ｔ１Ｃ（一つのトランジスタ、一つのキャパシタ）型のメモリセルの保持情報を読み出す際、メモリセルの情報保持時（プリチャージ期間；メモリセルへの非アクセス期間であるスタンバイ期間）にビット線を第１の電位に設定し、続いてメモリセルへのアクセスに伴い選択トランジスタを導通させる前にビット線を第１の電位から第２の電位に設定し（遷移させ）、その後選択トランジスタを導通させてセンスアンプの増幅動作が行われる。このとき、スタンバイ期間にビット線に適用される（ビット線の電位を制御する）第１の電位を適切に設定することにより、メモリセルの「１」、「０」のいずれの情報を保持する場合であっても、選択トランジスタのフローティングボディと選択トランジスタのソース・ドレインとの間にそれぞれ形成されるＰＮ接合の電界強度を最小化することができる。一方、第２の電位はセンスアンプの動作点に設定することができる。従って、センスアンプがセンシングするに最適な動作条件を保ちつつ、メモリセルにおいては上述のＰＮ接合に印加される電界強度に比例するリーク電流を抑制し、スタンバイ期間中の情報保持時間を長くして消費電流の低減が可能となる。
【００１０】
本発明は、前記半導体装置に加えて、前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラとを備えて構成される情報処理システムに対しても適用することができる。
【発明の効果】
【００１１】
本発明によれば、ＤＲＡＭ等の半導体装置において、選択トランジスタがフローティングボディ構造の１Ｔ１Ｃ型のメモリセルを採用し、フローティングボディに生じるポテンシャルをビット線側あるいはキャパシタの蓄積電極側の低い方の電圧に基づいて制御することができる。これにより、メモリセル（キャパシタ）にハイ情報が保持される場合はフローティングボディと蓄積電極との間のＰＮ接合に生じる電界強度を低減し、メモリセルにロー情報が保持される場合はフローティングボディとビット線との間のＰＮ接合に生じる電界強度を低減するように、ビット線の電位を制御可能となる。この場合、プリチャージ期間はビット線を第１の電位に設定し、その後にセンスアンプの増幅動作に先立ってビット線を第２の電位に設定すれば、情報保持時のビット線の電圧をセンスアンプの動作点とは無関係に最適に設定可能となる。従って、メモリセルの情報蓄積ノードにおけるリーク電流を低減して情報保持時間を長くできるので、長いリフレッシュ間隔を設定して情報保持時の平均的な消費電流を低減することができる。また、半導体装置がオープンページポリシーで動作する場合や同じページを長期間連続してオープン・クローズを繰り返す場合であっても、上述したように長いリフレッシュ間隔を設定して動作時の平均的な消費電流を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図２】本実施形態のＤＲＡＭにおけるＳＯＩ型ＭＯＳ構造を有する選択トランジスタを用いたメモリセルの模式的な断面構造図である。
【図３】本実施形態のＤＲＡＭのメモリセルアレイのうちの部分的な回路構成の一例を示す図である。
【図４】図３の回路構成におけるメモリセルの読み出し動作及び再書き込み動作に対応する動作波形を示す図である。
【図５】ワード線を立ち下げた直後のオフ状態の選択トランジスタのポテンシャル状態を示す図である。
【図６】ビット線電圧がプリチャージ電圧にプリチャージされ、選択トランジスタが熱平衡状態になった時点のポテンシャル状態を示す図である。
【図７】読み出し動作を開始してワード線を立ち上げる直前の選択トランジスタのポテンシャル状態を示す図である。
【図８】図３のメモリセルアレイの部分的な回路構成の変形例１を示す図である。
【図９】図８の変形例１におけるメモリセルの読み出し動作及び再書き込み動作に対応する動作波形を示す図である。
【図１０】図３のメモリセルアレイの部分的な回路構成の変形例２を示す図である。
【図１１】図１０の変形例２におけるメモリセルの読み出し動作及び再書き込み動作に対応する動作波形を示す図である。
【図１２】本実施形態で用いるフローティングボディ型選択トランジスタの変形例を示す図である。
【図１３】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【図１４】バルク型ＭＯＳ構造を有する選択トランジスタを用いた従来のメモリセルの模式的な断面構造図である。
【図１５】従来のメモリセルの第１のポテンシャル状態を示す図である。
【図１６】従来のメモリセルの第２のポテンシャル状態を示す図である。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１４】
本発明の技術思想の一例は、半導体装置のメモリセルとして、例えば、ＳＯＩ構造のＭＯＳトランジスタ、Ｆｉｎ構造のＭＯＳトランジスタ、サラウンドゲート構造のＭＯＳトランジスタなどのフローティングボディ構造を有する選択トランジスタを用いる場合に適用されるものである。このようなメモリセル（キャパシタ）の保持情報をビット線に読み出す際、プリチャージ期間（メモリセルへの非アクセス期間であるスタンバイ期間）には選択トランジスタのＰＮ接合の電界強度を最小化するような第１の電位をビット線に設定し、メモリセルへのアクセスに伴い選択トランジスタを導通させる前に、センスアンプがセンシングするのに最適な動作点に対応する第２の電位をビット線に設定し、よって、ビット線の電位の制御を第１の電位から第２の電位に切り替えてビット線の電位を遷移させ、この状態でセンスアンプによるセンス増幅を行うものである。このように第１の電位と第２の電位を独立に制御することにより、選択トランジスタのＰＮ接合の電界強度に起因するメモリセルのリーク電流を抑制し、情報保持時間の増加と消費電流の低減に効果を奏する。
【００１５】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の実施形態においては、本発明を適用した半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）について説明する。まず、本実施形態のＤＲＡＭにおける基本的な構成及び動作について図１〜図７を参照して説明する。
【００１６】
図１は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、メモリセルアレイ１０、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３、データラッチ回路１４、入出力インターフェース１５、内部クロック生成回路１６、制御信号生成回路１７、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路１８を含んでいる。
【００１７】
メモリセルアレイ１０は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなる複数のメモリマット１０１に区分されている。ワード線延伸方向に並ぶ所定数のメモリマット１０１によりメモリマット列１０２が構成され、複数のメモリマット列１０２を配置したバンク（ＢＡＮＫ）が構成されている。図１の例では、ｍ＋１個（ｍは整数）のバンク（ＢＡＮＫ＿０〜ＢＡＮＫ＿ｍ）が設けられている。各々のバンクには、それぞれ、Ｘ制御回路１０３及びＹ制御回路１０４が設けられている。また、各々のメモリマット１０１の周囲には、後述する複数のセンスアンプからなるセンスアンプ領域（ＳＡ）と、ワード線ＷＬを駆動する複数のサブワードドライバ回路からなるサブワードドライバ領域（ＳＷＤ）が配置されている。
【００１８】
メモリセルアレイ１０は、データ転送用のバスＢ３を介してデータラッチ回路１４に接続されている。データラッチ回路１４は、データ転送用のバスＢ２を介して入出力インターフェース１５に接続されている。入出力インターフェース１５は、データ転送用のバスＢ１を介して外部との間でデータ入出力（ＤＱ）を行うとともに、データストローブ信号ＤＱＳ、／ＤＱＳの入出力を行う。バスＢ１、Ｂ２、Ｂ３を経由したデータ転送は、データ制御回路１３によって制御され、入出力インターフェース１５における出力タイミングは、外部からのクロック信号ＣＫ、／ＣＫを供給されるＤＬＬ回路１８によって制御されている。また、Ｘデコーダ・Ｘタイミング生成回路１１は各バンクのＸ制御回路１０３を制御し、Ｙデコーダ・Ｙタイミング生成回路１２は各バンクのＹ制御回路１０４を制御する。
【００１９】
内部クロック生成回路１６は、外部からのクロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロックを生成し、ＤＲＡＭの各部に供給する。制御信号生成回路１７は、外部からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいて制御信号を生成し、ＤＲＡＭの各部に供給する。なお、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３には、外部からのアドレスＡＤＤ及びバンクアドレスＢＡが供給される。
【００２０】
次に、本実施形態のＤＲＡＭにおけるメモリセルＭＣの構造について図２を参照して説明する。図２は、ＳＯＩ型ＭＯＳ構造を有する選択トランジスタを用いたメモリセルＭＣの模式的な断面構造図である。図２において、Ｐ型シリコン基板２０には基板電圧ＶＢＢが印加され、その上部に素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１の上部には、ソースとなるＮ型不純物層（ソース領域）２２と、ドレインとなるＮ型不純物層（ドレイン領域）２３と、ソース及びドレインの間のフローティングボディ２４が形成されている。一方のＮ型不純物層２２は上層のビット線ＢＬに接続され、他方のＮ型不純物層２３は情報蓄積ノードＳＮを介して、キャパシタＣｓの一方の電極である蓄積電極２７に接続されている。キャパシタＣｓの他方の電極であるプレート電極２８は誘電体膜を挟んで蓄積電極２７に対向し、上層のプレート電圧ＶＰＬＴの配線に接続されている。また、Ｎ型不純物層２２、２３に挟まれたフローティングボディ２４の上方には、ゲート誘電体膜２５を挟んで、ワード線ＷＬに接続されるゲート電極２６が形成されている。
【００２１】
図２に示す選択トランジスタの構造上の特徴は、選択トランジスタのソース及びドレイン（Ｎ型不純物層２２、２３）とフローティングボディ２４の各形成領域が、素子分離絶縁膜２１を介してＰ型シリコン基板２０と分離されている点である。これにより、フローティングボディ２４がフローティング状態となっている。素子分離絶縁膜２１の上部のＮ型不純物層２２、２３及びフローティングボディ２４が形成されるシリコン層は、特に制限されないが、例えば５０ｍｍ以下の厚さで形成される。この場合、フローティングボディ２４は完全空乏状態で動作し、Ｐ型シリコンの中性領域は存在しない。なお、図２に示すフローティングボディ構造を有する選択トランジスタは「フローティングボディ型選択トランジスタ」と呼ばれている。
【００２２】
以下、本実施形態のＤＲＡＭにおいて、上記フローティングボディ型選択トランジスタを用いて構成されるメモリセルアレイの構成及び動作について説明する。図３は、本実施形態のＤＲＡＭのメモリセルアレイのうちの部分的（一つのセンスアンプ領域ＳＡを挟んで両側のメモリマット１０１）な回路構成の一例を示している。図３に示すように、ワード線ＷＬとビット線ＢＬの交点にはメモリセルＭＣが形成されている。メモリセルＭＣは、フローティングボディ型選択トランジスタ（以下、単に選択トランジスタと呼ぶ）Ｑ０と、メモリセルＭＣの情報を電荷として蓄積するキャパシタＣｓとを直列接続して構成される。選択トランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがキャパシタＣｓの一方の電極（図２の蓄積電極２７）に接続されている。キャパシタＣｓの他方の電極（図２のプレート電極２８）にはプレート電圧ＶＰＬＴが印加されている。
【００２３】
図３の選択トランジスタＱ０に付随して寄生素子である一対のダイオードＤ１、Ｄ２が示されている。すなわち、図２の構造において、フローティングボディ２４とＮ型不純物層２２、２３の間にＰＮ接合が形成され、これがダイオードＤ１、Ｄ２として機能する。一方のダイオードＤ１は、フローティングボディ２４とソースであるＮ型不純物層２２（ビット線ＢＬ）との間に形成され、他方のダイオードＤ２は、フローティングボディ２４とドレインであるＮ型不純物層２３（情報蓄積ノードＳＮ）との間に形成される。
【００２４】
センスアンプ３０は、メモリセルＭＣに接続されるビット線ＢＬと、このビット線ＢＬと相補ビット線対を構成するビット線／ＢＬのそれぞれに接続されている。センスアンプ３０は、メモリセルＭＣからビット線ＢＬに読み出された信号をセンス増幅するとともに、メモリセルＭＣへのデータの再書き込みを行う。図３に示すように、センスアンプ３０は、ＰＭＯＳ型のトランジスタＱ１０と、ＮＭＯＳ型のトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４と、ラッチ回路３０ａとを含むダイナミックラッチ型のセンスアンプである。
【００２５】
センスアンプ３０のラッチ回路３０ａは、２個のＰＭＯＳ型のトランジスタＱ２０、Ｑ２１と、２個のＮＭＯＳ型のトランジスタＱ２２、Ｑ２３から構成される１対のインバータのそれぞれの入力と出力を互いにクロスカップルして構成されている。一方のビット線ＢＬはラッチ回路３０ａのノードＮ１に接続され、他方のビット線／ＢＬはラッチ回路３０ａのノードＮ２に接続されている。また、トランジスタＱ１０、Ｑ１１はラッチ回路３０ａに接続されるパワートランジスタとして機能する。すなわち、トランジスタＱ１０は、ゲートに印加されるセンスアンプ駆動信号／ＳＡに応じてトランジスタＱ２０、Ｑ２１の各ソースに電源電圧ＶＤＤを供給する。トランジスタＱ１１は、ゲートに印加されるセンスアンプ駆動信号ＳＡに応じてトランジスタＱ２２、Ｑ２３の各ソースにグランド電位ＶＳＳを供給する。
【００２６】
センスアンプ３０内のトランジスタＱ１２、Ｑ１３（本発明の接続回路）は、相補ビット線対ＢＬ、／ＢＬを経由してセンス増幅された読み出しデータを外部に出力し、あるいは外部からのメモリセルＭＣへの書き込みデータを相補ビット線対ＢＬ、／ＢＬに出力する役割がある。すなわち、一方のトランジスタＱ１２は、ゲートに印加される選択信号ＹＳに応じて、ビット線ＢＬ（ノードＮ１）とデータ線ＣＤＬとの間の接続を制御し、他方のトランジスタＱ１３は、ゲートに印加される選択信号ＹＳに応じて、ビット線／ＢＬ（ノードＮ２）とデータ線／ＣＤＬとの間の接続を制御する。また、センスアンプ３０内のトランジスタＱ１４は、２つのノードＮ１、Ｎ２の間に接続され、プリチャージ信号ＰＣに応じて、センスアンプ３０の両側のノードＮ１、Ｎ２を同電位（プリチャージ電圧ＶＢＬＰ）にするように動作する。
【００２７】
センスアンプ３０の周囲には、ノードＮ１に接続されるＮＭＯＳ型のトランジスタＱ１、Ｑ３と、ノードＮ２に接続されるＮＭＯＳ型のトランジスタＱ２、Ｑ４が配置されている。このうちトランジスタＱ１、Ｑ２（本発明の第１の電位設定回路）は、メモリセルＭＣの情報保持時に、各々のゲートに印加されたプリチャージ信号ＰＣに応じて、相補ビット線対ＢＬ、／ＢＬにプリチャージ電圧ＶＢＬＰ（本発明の第１の電位）を供給するように動作する。一方、トランジスタＱ３、Ｑ４（本発明の第２の電位設定回路）は、メモリセルＭＣの読み出し動作に先立って、各々のゲートに印加された設定信号ＳＥＴに応じて、相補ビット線対ＢＬ、／ＢＬを所定の参照電圧ＶＢＬＲ（本発明の第２の電位）に設定するように動作する。なお、トランジスタＱ１とトランジスタＱ３とでビット線制御回路ＣＢＬを構成する。同様にトランジスタＱ２とトランジスタＱ４とでビット線制御回路ＣＢＬを構成する。
【００２８】
後述するように、参照電圧ＶＢＬＲは、メモリセルＭＣに「１」の情報が保持されるときの前記蓄積電極２７に印加される第１の電圧と、メモリセルＭＣに「０」の情報が保持されるときの蓄積電極２７に印加される第２の電圧との略中間の電圧値に設定される。プリチャージ電圧ＶＢＬＰは、略中間の電圧値よりも低く、略中間の電圧値と第２の電圧との間に設定される。
【００２９】
次に、本実施形態のＤＲＡＭの動作について説明する。図４は、図３の回路構成におけるメモリセルＭＣの読み出し動作及び再書き込み動作に対応する動作波形を示している。図４の上部に示すように、全体の動作波形を、プリチャージ期間Ｔ１、読み出し期間Ｔ２、センス増幅期間Ｔ３、再書き込み期間（書き込み期間）Ｔ４に区分して示している。プリチャージ期間Ｔ１は、メモリセルＭＣへの非アクセス期間である。非アクセス期間とは、例えば、外部から半導体装置へのアクセスがなされない期間、半導体装置が周知の内部タイマで所定時間毎にメモリセルＭＣのリフレッシュを行なうセルフリフレッシュモードでありかつ前記リフレッシュが行なわれないインターナルスタンバイ期間等を示す。期間Ｔ２から期間Ｔ４は、前記非アクセス期間と対峙するアクセス期間である。なお、図４では、プリチャージ信号ＰＣ、設定信号ＳＥＴ、ワード線ＷＬのそれぞれのハイレベルは正電圧ＶＰＰであり、相補ビット線対ＢＬ、／ＢＬ及びセンスアンプ駆動信号ＳＡ、／ＳＡのそれぞれのハイレベルは電源電圧ＶＤＤであり、これら全てのローレベルはグランド電位ＶＳＳである。これらは一例としてのそれぞれの電位の設定である。更に、後述する期間Ｔ２から期間Ｔ４のアクセスは、アクセス対象である一つのセンスアンプ領域ＳＡを挟んで両側のメモリマット１０１であることに注意が必要である。すなわち、本発明の第２の電位設定回路は、アクセス対象のメモリマットのみに対して活性制御され、アクセス対象でないメモリマットに関連する第２の電位設定回路は非活性を維持する。
【００３０】
まず、プリチャージ期間Ｔ１においては、プリチャージ信号ＰＣが当初ハイに制御された状態であり、相補ビット線対ＢＬ、／ＢＬはともにプリチャージ電圧ＶＢＬＰにプリチャージされている。読み出し期間Ｔ２に移行すると、プリチャージ信号ＰＣがローに制御され、続いて設定信号ＳＥＴがローからハイに制御され、相補ビット線対ＢＬ、／ＢＬが参照電圧ＶＢＬＲに設定された後、設定信号ＳＥＴがローに戻される。次いで、ワード線ＷＬがハイに立ち上がり、メモリセルＭＣのハイ情報が読み出され、ビット線ＢＬの電位が参照電圧ＶＢＬＲから所定の電位まで上昇する。このとき、ワード線が活性化されない他方のビット線／ＢＬの電位は参照電圧ＶＢＬＲを維持してセンスアンプ３０の動作点となる。なお、メモリセルＭＣに保持されるハイ情報は「１」（例えば、高電位）の情報に対応し、メモリセルＭＣに保持されるロー情報は「０」（例えば、低電位）の情報に対応するものとする。
【００３１】
次いで、センス増幅期間Ｔ３に移行すると、一方のセンスアンプ駆動信号ＳＡがローからハイに制御され、他方のセンスアンプ駆動信号／ＳＡがハイからローに制御される。これにより、トランジスタＱ１０、Ｑ１１を介して電源電圧ＶＤＤ及びグランド電位ＶＳＳを供給されたセンスアンプ３０が駆動され、一方のビット線ＢＬが電源電圧ＶＤＤに、かつ他方のビット線／ＢＬがグランド電位ＶＳＳにそれぞれ増幅される。そして、再書き込み期間（書き込み期間）Ｔ４に移行すると、読み出し動作時にはセンスアンプ３０により増幅された信号電圧が、メモリセルＭＣのキャパシタＣｓの電荷として再書き込みされる。また、外部からの書き込み動作時には書き込みデータにより相補ビット線対ＢＬ、／ＢＬが駆動され、その際の信号電圧がメモリセルＭＣのキャパシタＣｓの電荷として書き込まれる。
【００３２】
次いで、プリチャージ期間Ｔ１に再び移行すると、ワード線ＷＬがローに立下り、一方のセンスアンプ駆動信号ＳＡがローに制御され、他方のセンスアンプ駆動信号／ＳＡがハイに制御される。続いて、プリチャージ信号ＰＣがハイに制御されて、相補ビット線対ＢＬ、／ＢＬが再びプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００３３】
次に、メモリセルＭＣの選択トランジスタＱ０におけるポテンシャル状態について図５〜図７を参照して説明する。図５〜図７では、図２の断面構造のうちソース（ビット線ＢＬ）からフローティングボディ２４を経てドレイン（情報蓄積ノードＳＮ）に至る経路（図２の破線矢印の方向）の相対位置を横軸に示すとともに、各位置のポテンシャルを相対値で縦軸に示している。それぞれ、メモリセルＭＣにハイ情報が書き込まれる場合のグラフ（実線）と、メモリセルＭＣにロー情報が書き込まれる場合のグラフ（破線）が示される。
【００３４】
図５は、図４の再書き込み期間Ｔ３からプリチャージ期間Ｔ１移行する際、ワード線ＷＬを立ち下げた直後のオフ状態の選択トランジスタＱ０のポテンシャル状態を示している。ハイ情報が書き込まれる場合、ビット線電圧ＶＢＬは、例えば、電源電圧ＶＤＤに設定される。ここでは、便宜上ポテンシャルの値を１Ｖとし、ソース側はＶＢＬ＝ＶＤＤ＝１Ｖとなり、ドレイン側は情報蓄積ノードＳＮの電圧ＶＳＮも１Ｖとなるものとする。このとき、フローティングボディ２４のポテンシャル状態は、プリチャージ状態のポテンシャルからワード線ＷＬを立ち上げ、次に立ち下げたときのカップリングを受けて定まる値となっている。一方、ロー情報が書き込まれる場合、ビット線電圧ＶＢＬは、例えば、グランド電位ＶＳＳに設定される。ここでは、ソース側はＶＢＬ＝ＶＳＳ＝０Ｖとなり、ドレイン側の情報蓄積ノードＳＮの電圧ＶＳＮも０Ｖとなるものとする。このとき、フローティングボディ２４のポテンシャル状態は、プリチャージ状態のポテンシャルからワード線ＷＬを立ち上げ、次に立ち下げたときのカップリングを受けて定まるポテンシャルとなっている。
【００３５】
図６は、図５の状態から、図４のプリチャージ期間Ｔ１においてビット線電圧ＶＢＬがプリチャージ電圧ＶＢＬＰに設定され、選択トランジスタＱ０が熱平衡状態になった時点のポテンシャル状態を示している。図６では、メモリセルＭＣがハイ情報を保持する場合（実線）、ドレインに比べてソース（ビット線ＢＬ）の電位が相対的に低いので、ボディポテンシャル（フローティングボディ２４のポテンシャル）は、ソースのビット線ＢＬのプリチャージ電圧ＶＢＬＰからビルトインポテンシャルＶｂｉだけ低いポテンシャルになる。なお、ビルトインポテンシャルＶｂｉとは、ゼロバイアス状態のＰＮ接合に生じる空乏層の形成によって発生するポテンシャルである。例えば、ビルトインポテンシャルＶｂｉを０．６Ｖ、電圧ＶＳＮを１Ｖ、プリチャージ電圧ＶＢＬＰを０．３Ｖにそれぞれ設定した場合、ドレイン側のＰＮ接合に生じるポテンシャル差Ｐ１は１．３Ｖとなる。
【００３６】
一方、メモリセルＭＣがロー情報を保持する場合（破線）、ドレイン（情報蓄積ノードＳＮ）に比べてソース（ビット線ＢＬ）の電位が相対的に高いので、上述のボディポテンシャルは、ドレインの電圧ＶＳＮからビルトインポテンシャルＶｂｉだけ低いポテンシャルになる。例えば、ビルトインポテンシャルＶｂｉを０．６Ｖ、電圧ＶＳＮを０Ｖ、プリチャージ電圧ＶＢＬＰを０．３Ｖにそれぞれ設定した場合、ソース側のＰＮ接合に生じるポテンシャル差Ｐ２は０．９Ｖとなる。
【００３７】
ここで、図５及び図６のポテンシャル状態を、従来型のメモリセルのポテンシャル状態（図１５及び図１６）と比較する。上述したように、メモリセルＭＣがハイ情報を保持する場合に得られる図６のポテンシャル差Ｐ１＝１．３Ｖは、図１５で得られるポテンシャル差である２．１Ｖより減少し、かつ図１６で得られるポテンシャル差である１．６Ｖよりも減少している。よって、ＰＮ接合部の不純物濃度が同じであればＰＮ接合に印加される電界強度が減少するためメモリセルＭＣの情報蓄積ノードＳＮからのリーク電流が減少し、ハイ情報の情報保持時間を長くすることができる。同様に、メモリセルＭＣがロー情報を保持する場合に得られる図６のポテンシャル差Ｐ２＝０．９Ｖは、図１５で得られるポテンシャル差である２．１Ｖより減少し、かつ図１６で得られるポテンシャル差である１．６Ｖよりも減少している。よって、ＰＮ接合部の不純物濃度が同じであればＰＮ接合に印加される電界強度が減少するためメモリセルＭＣの情報蓄積ノードＳＮに流入するリーク電流が減少し、ロー情報の情報保持時間を長くすることができる。
【００３８】
次に図７は、プリチャージ期間Ｔ１における情報保持動作を終了して、読み出し動作を開始してワード線ＷＬを立ち上げる直前の選択トランジスタＱ０のポテンシャル状態を示している。ソース側のビット線電圧ＶＢＬは、図３のトランジスタＱ３を通じて参照電圧ＶＢＬＲに設定される。参照電圧ＶＢＬＲはセンスアンプ３０が正しくセンス増幅するための動作点となる値に設定する必要があり、図７の例では、ＶＳＮ＝０ＶとＶＳＮ＝１Ｖの中間電圧であるＶＢＬＲ＝０．５Ｖに設定されている。また、ドレイン側の情報蓄積ノードＳＮにおける電圧ＶＳＮは、図５及び図６と比べると、情報保持動作時のリーク電流に起因して、ハイ情報を保持する場合（実線）はαＶだけ低下し（ＶＳＮ＝（１−α）Ｖ）、ロー情報を保持する場合（破線）はβＶだけ上昇している（ＶＳＮ＝（０＋β）Ｖ）。
【００３９】
ＤＲＡＭのメモリセルの選択トランジスタにおいては、一般にソース側のＰＮ接合部とドレイン側のＰＮ接合部の不純物濃度が異なることが多く、ビット線ＢＬのプリチャージ電圧ＶＢＬＰが参照電圧ＶＢＬＲに設定された場合に情報保持動作時のリーク電流が最小になるとは限らないので、前述のようにプリチャージ電圧ＶＢＬＰを別途設定することで情報保持動作時のリーク電流を最小にすることが可能となる。一般にソース側（ビット線側）のＰＮ接合部の不純物濃度の方がドレイン側（情報蓄積ノードＳＮ側）のＰＮ接合部の不純物濃度より濃度が高い場合が多いため、このような場合にはプリチャージ電圧ＶＢＬＰは参照電圧ＶＢＬＲより低く設定される。
【００４０】
前述のように設定されたプリチャージ電圧ＶＢＬＰ（本発明の第１の電位）によって、次のことが言える。第１の電位によってメモリセルＭＣに「０」の情報が保持されるときのソース領域とフローティングボディ２４との間に形成される第１のＰＮ接合に生じる第１のリーク電流値、及び第１の電位によってメモリセルＭＣに「１」の情報が保持されるときのドレイン領域とフローティングボディ２４との間に形成される第２のＰＮ接合に生じる第２のリーク電流値が、ともに参照電圧ＶＢＬＲ（本発明の第２の電位）によってメモリセルＭＣに「０」の情報が保持されるときの第１のＰＮ接合に生じる第３のリーク電流値、及び第２の電位によってメモリセルＭＣに「１」の情報が保持されるときの第２のＰＮ接合に生じる第４のリーク電流値のどちらか大きなリーク電流値よりも小さくなる。また、第１の電位は、第１のリーク電流と、第２のリーク電流との値が略等しくなる。
【００４１】
言い換えれば、前述のように設定されたプリチャージ電圧ＶＢＬＰ（本発明の第１の電位）によって、次のことが言える。第１の電位によってソース領域とフローティングボディ２４との間に形成される第１のＰＮ接合に生じる第１の電界強度、及び第１の電位によってドレイン領域とフローティングボディ２４との間に形成される第２のＰＮ接合に生じる第２の電界強度が、共に参照電圧（本発明の第２の電位）によって第１のＰＮ接合に生じる第３の電界強度、及び第２の電位によって第２のＰＮ接合に生じる第４の電界強度のどちらか大きな電界強度よりも小さくなる。また、第１の電界強度と、第２の電界強度とのそれぞれが、上述した２つの比較例のそれぞれの電界強度よりも小さな所定の値以下となっている。
【００４２】
以上説明したように、本実施形態の構成を採用することにより、選択トランジスタＱ０のフローティングボディ２４のポテンシャルを適切に制御することで、メモリセルＭＣにハイ情報とロー情報のいずれが保持される場合であっても、ソース及びドレインとの間に形成されるＰＮ接合に発生する電界強度をそれぞれ低減することができる。そして、プリチャージ期間Ｔ１には、ＰＮ接合のポテンシャル差を最適化するように参照電圧ＶＢＬＲを設定し、その後に選択トランジスタＱ０をオンさせるのに先立ってセンスアンプ３０の動作点を規定するようにプリチャージ電圧ＶＢＬＰを設定することにより、センスアンプ３０の正常なセンス増幅動作を保証しつつ、メモリセルＭＣのリーク電流を低減することができる。よって、メモリセルＭＣの情報保持時間が長くなり、長いリフレッシュ間隔でリフレッシュ動作を実行可能となるので、ＤＲＡＭの平均的な消費電流を十分に低減することが可能となる。
【００４３】
本実施形態においては、図１〜図７に基づき説明した構成及び動作に限られることなく、多様な変形例がある。図８は、図３のメモリセルアレイ１０の部分的な回路構成の変形例１を示している。図８に示す変形例は、図３の回路構成とは以下の点が異なっている。図３における複数の相補ビット線対ＢＬ、／ＢＬにそれぞれ接続される複数のトランジスタＱ１、Ｑ２（本発明の第１の電位設定回路）、Ｑ３、Ｑ４（本発明の第２の電位設定回路）に換えて、制御信号ＥＱで制御され、それぞれのビット線とイコライズ線ＥＱＬ間を接続する複数のトランジスタＱ３０（第３のトランジスタ）が接続される。イコライズ線ＥＱＬは、複数のトランジスタＱ１（本発明の第１の電位設定回路）、Ｑ３（本発明の第２の電位設定回路）から電位が供給される。すなわち、トランジスタＱ１とＱ３は、活性化されるメモリマット１０１の単位で配置される。なお、トランジスタＱ１、トランジスタＱ３及びトランジスタＱ３０とでビット線制御回路ＣＢＬを構成する。なお、トランジスタＱ１とＱ３は、２つのメモリマット１０１にそれぞれ対応して配置してもよい。これによって、ラインアンドスペースが最も厳しいビット線ピッチに対応した小さなメモリマット１０１とセンスアンプ列を実現できる。図８における他の構成部分については、図３と同様であるため、その説明を省略する。
【００４４】
図９は、図８の変形例１におけるメモリセルＭＣの読み出し動作及び再書き込み動作に対応する動作波形を示している。本変形例１では、制御信号ＥＱが制御信号ＰＣと制御信号ＳＥＴの論理和（ＯＲ）の制御信号の真理値である。イコライズ線ＥＱＬは、それぞれの制御信号ＰＣと制御信号ＳＥＴに対応して、プリチャージ電圧ＶＢＬＰと参照電圧ＶＢＬＲに制御される。その他の作用は、図４と同様であるため、その説明を省略する。
【００４５】
更に、多様な変形例がある。図１０は、図３のメモリセルアレイの部分的な回路構成の変形例２を示している。図１０に示す変形例２は、図３と同様の回路構成に加えて、相補ビット線対ＢＬ、／ＢＬとセンスアンプ３０との間の接続を制御する２個のＮＭＯＳ型のトランジスタＱ５、Ｑ６（本発明のスイッチ回路）を設けている。トランジスタＱ５は、一方のビット線ＢＬとノードＮ１との間に挿入され、トランジスタＱ６は、他方のビット線／ＢＬとノードＮ２との間に挿入されている。トランジスタＱ５、Ｑ６の各ゲートには、制御信号ＴＧが印加されている。またトランジスタＱ１４（第４のトランジスタ）のゲートにはプリチャージ信号ＰＣに代わりプリチャージ信号ＰＣＳＡ（第２のプリチャージ信号）が印加されている。なお、図１０における他の構成部分については、図３と同様であるため、その説明を省略する。
【００４６】
図１１は、図１０の変形例２におけるメモリセルＭＣの読み出し動作及び再書き込み動作に対応する動作波形を示している。本変形例２は、センスアンプ３０によるセンス増幅が行われた状態で情報保持期間が長くなる場合にメモリセルＭＣのリーク電流を低減することを目的とした構成である。例えば、ＤＲＡＭがオープンページポリシーに基づきできるだけ長い期間ページをオープンにして動作する場合、あるいはＤＲＡＭの同じページが長期間連続してオープン・クローズを繰り返す場合などには本変形例の動作制御を採用することが望ましい。なお、ページオープン状態とは、活性化された複数のセンスアンプ３０にそれぞれ対応する複数の選択信号ＹＳを活性化することで時系列にアクセスすることができる状態を示す。
【００４７】
図１１において、プリチャージ期間Ｔ１からセンス増幅期間Ｔ３が完了するまでの動作波形はプリチャージ信号ＰＣＳＡがプリチャージ信号ＰＣと同時にロー及びハイに制御される以外は図４と共通であるため、その説明を省略する。一方、図１１において、図４と異なるのは、センス増幅期間Ｔ３の完了後にオープンページ期間Ｔａ（第１の状態）が挿入されている点である。このオープンページ期間Ｔａは、オープンページポリシーを導入する場合、その状態をできるだけ長く維持することで、この期間にアクセスがオープンページにヒットしたときのアクセス時間の高速化を図るものである。具体的には、センス増幅期間Ｔ３の完了時に制御信号ＴＧがローに制御され、上記トランジスタＱ５、Ｑ６がオフとなって相補ビット線対ＢＬ、／ＢＬがセンスアンプ３０と切り離される。続いてオープンページ期間Ｔａになると、プリチャージ信号ＰＣがハイに制御され、相補ビット線対ＢＬ、／ＢＬがプリチャージ電圧ＶＢＬＰにプリチャージされる。このとき、プリチャージ信号ＰＣＳＡはローのままとされるのでセンスアンプ３０内の相補ビット線対ＢＬＡ、／ＢＬＡ（ノードＮ１、Ｎ２）は、増幅された状態を維持している。オープンページ期間Ｔａにおいては、センスアンプ３０内の相補ビット線対ＢＬＡ、／ＢＬＡから外部にデータが読み出されるとともに、外部からのデータがセンスアンプ３０内の相補ビット線対ＢＬＡ、／ＢＬＡに書き込まれる。
【００４８】
次いで、オープンページ期間Ｔａの終了時に、プリチャージ信号ＰＣがローに制御される。その後、再書き込み期間（書き込み期間）Ｔ４になると、制御信号ＴＧがハイに制御され、上記トランジスタＱ５、Ｑ６がオンして相補ビット線対ＢＬ、／ＢＬがセンスアンプ３０内の相補ビット線対ＢＬＡ、／ＢＬＡ（ノードＮ１、Ｎ２）と接続される。これにより、センスアンプ３０に保持されているデータが相補ビット線対ＢＬ、／ＢＬを経由してメモリセルＭＣに書き込まれる。ここで、オープンページ期間Ｔａにおける相補ビット線対ＢＬ、／ＢＬの電位は、プリチャージ期間Ｔ１と同様、プリチャージ電圧ＶＢＬＰに設定されているため、オープンページ期間ＴａにメモリセルＭＣに発生するリーク電流は、プリチャージ期間Ｔ１の場合と同程度に削減可能となる。従って、ＤＲＡＭがオープンページポリシーで動作する場合、あるいはＤＲＡＭの同じページが長期間連続してオープン・クローズを繰り返す場合の情報保持時間を長くすることができる。具体的には、アクセス対象であるメモリセルＭＣに接続されるビット線ＢＬに接続されるワード線ＷＬが活性化されない複数のその他のメモリセルＭＣ、及び、他方のビット線／ＢＬに接続するワード線ＷＬが活性化されない複数のその他のメモリセルＭＣの情報保持時間を長くすることができる。
【００４９】
なお、図１１の動作波形では、センス増幅期間Ｔ３の完了後に制御信号ＴＧがローに制御され、続いてプリチャージ信号ＰＣがハイに制御されているが、この制御はワード線ＷＬを立ち上げてビット線ＢＬに信号が読み出された後であれば、センスアンプ３０のセンス増幅の開始前に実行してもよい。この場合、相補ビット線対ＢＬ、／ＢＬの電位は、電源電圧ＶＤＤ及びグランド電位ＶＳＳまで増幅される前に再びプリチャージ電圧ＶＢＬＰに設定可能であるため、消費電流を削減する効果がある。
【００５０】
また、図１２は、本実施形態で用いるフローティングボディ型選択トランジスタの変形例を示している。図１２（Ａ）は、Ｆｉｎ構造のＭＯＳトランジスタの構造図である。図１２（Ａ）においては、絶縁膜５０上にソースＳ及びドレインＤを有するＦｉｎが設けられ、その周囲にゲート誘電体膜５１を挟んでゲート電極５２が形成され、ソースＳ及びドレインＤに挟まれる領域にフローティングボディ５３が形成されている。ソースとドレイン間に形成されるチャネル層（反転チャネル）は、少なくとも２面以上有し、基板の水平面である第１の方向と異なる第２の方向の反転チャネル領域である。また、図１２（Ｂ）は、サラウンドゲート構造のＭＯＳトランジスタの構造図を示している。図１２（Ｂ）においては、基板の水平面（第１の方向）と異なる縦方向（第２の方向）のピラー状の半導体領域の中央周囲を取り囲むゲート電極６０がゲート誘電体膜６１を挟んで形成され、半導体領域の上下にソースＳ及びドレインＤが形成され、これらソースＳ及びドレインＤに挟まれる領域にフローティングボディ６２が形成されている。Ｆｉｎ構造のＭＯＳトランジスタ及びサラウンドゲート構造のＭＯＳトランジスタは、シリコン基板内に埋め込まれていてもよいし、シリコン基板上に形成されていてもよい。
【００５１】
図１２の各例のＭＯＳトランジスタの構造を採用する場合であっても、特に制限されないが、そのサイズを縮小するとフローティングボディ５３、６２が完全空乏状態となる。特に、図１２（Ｂ）に示すサラウンドゲート構造のＭＯＳトランジスタを選択トランジスタＱ０として用いることにより、メモリセルＭＣの面積を４Ｆ２（Ｆ：最小加工寸法）に縮小可能となるので、ＤＲＡＭのチップ面積の削減に大きな効果がある。
【００５２】
次に、半導体装置を含むシステムに対して本発明を適用する場合を説明する。図１３は、本実施形態において開示された構成を備える半導体装置２００と、この半導体装置２００の動作を制御するコントローラ２１０とを含む情報処理システムの構成例を示している。
【００５３】
半導体装置２００は、メモリセルアレイ２０１と、バックエンド・インターフェース２０２と、フロントエンド・インターフェース２０３とを備えている。メモリセルアレイ２０１には、本実施形態のメモリセルＭＣが多数配置されている。バックエンド・インターフェース２０２には、本実施形態のセンスアンプ３０及びその周辺の回路が含まれる。フロントエンド・インターフェース２０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２１０との間で通信を行うための機能を有する。なお、図１３では、１個の半導体装置２００のみを示しているが、複数の半導体装置２００を設けてもよい。
【００５４】
コントローラ２１０は、コマンド発行回路２１１と、データ処理回路２１２とを備え、システム全体の動作及び半導体装置２００の動作を制御する。コントローラ２１０は、システム内のコマンドバス及びデータバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２１１は、コマンドバスを経由して半導体装置２００に対してコマンドを送信する。データ処理回路２１２は、データバスを経由して半導体装置２００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図１３のコントローラ２１０自体に含まれる構成であってもよい。
【００５５】
図１３の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明には、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正が含まれる。
【００５７】
例えば、本実施形態では、グランド電位ＶＳＳを基準電圧とする構成を説明したが、高電位側の電源電圧ＶＤＤを基準電圧として電位関係を逆転させた構成を採用しても本発明を適用することができる。この場合、本実施形態の回路構成（図３）に含まれるＮチャネル型のトランジスタをＰチャネル型のトランジスタ等に置換してもよい。また、センスアンプ３０等の回路形式は、本実施形態で開示した回路形式には限られずに採用することができる。例えば、ビット線ＢＬ及びセンスアンプ３０の構成は、オープンビット線構造には限られず、フォールデッドビット線構造や階層化されたシングルエンドビット線構造を採用してもよい。また、各種制御信号を生成する回路は、実施形態に開示された回路形式には限られない。
【００５８】
また、本実施形態の選択トランジスタとしては、様々な材料、構造の電界効果トランジスタ（Field Effect Transistor : FET）を用いることができる。例えば、ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができ、選択トランジスタ以外のトランジスタはＦＥＴ以外のトランジスタを用いてもよい。また、Ｎチャンネル型のトランジスタ（ＮＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ（ＰＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。さらに、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
【００５９】
また、本発明は、半導体記憶装置としてのＤＲＡＭに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。
【符号の説明】
【００６０】
１０…メモリセルアレイ
１１…Ｘデコーダ・Ｘタイミング生成回路
１２…Ｙデコーダ・Ｙタイミング生成回路
１３…データ制御回路
１４…データラッチ回路
１５…入出力インターフェース
１６…内部クロック生成回路
１７…制御信号生成回路
１８…ＤＬＬ回路
２０…Ｐ型シリコン基板
２１…素子分離絶縁膜
２２、２３…Ｎ型不純物層
２４…フローティングボディ
２５…ゲート誘電体膜
２６…ゲート電極
２７…蓄積電極
２８…プレート電極
３０…センスアンプ
３０ａ…ラッチ回路
５０…絶縁膜
５１、６１…ゲート誘電体膜
５２、６０…ゲート電極
５３、６２…フローティングボディ
１０１…メモリマット
１０２…メモリマット列
１０３…Ｘ制御回路
１０４…Ｙ制御回路
２００…半導体装置
２０１…メモリセルアレイ
２０２…バックエンド・インターフェース
２０３…フロントエンド・インターフェース
２１０…コントローラ
２１１…コマンド発行回路
２１２…データ処理回路
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線
ＣＤＬ、／ＣＤＬ…データ線
ＥＱＬ…イコライズ線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１〜Ｑ６、Ｑ１０〜Ｑ１４、Ｑ２０〜Ｑ２３、Ｑ３０…トランジスタ
ＳＮ…情報蓄積ノード
Ｎ１、Ｎ２…ノード
Ｂ１、Ｂ２、Ｂ３…バス
ＰＣ、ＰＣＳＡ…プリチャージ信号
ＳＥＴ…設定信号
ＹＳ…選択信号
ＴＧ…制御信号
ＳＡ、／ＳＡ…センスアンプ駆動信号
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＢＢ…基板電圧
ＶＰＬＴ…プレート電圧
ＶＰＰ…正電圧
ＶＢＬ…ビット線電圧
ＶＢＬＰ…プリチャージ電圧
ＶＢＬＲ…参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成23年1月25日(2011.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記第２の電位は、前記メモリセルに「１」の情報が保持されるときの前記蓄積電極に印加される第１の電圧と、前記メモリセルに「０」の情報が保持されるときの前記蓄積電極に印加される第２の電圧との中間の電圧値に設定され、かつ、前記第１の電位は前記中間電圧と前記第２の電圧との間に設定される、ことを特徴とする請求項１または４〜７のいずれか一項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
以上説明したように、本実施形態の構成を採用することにより、選択トランジスタＱ０のフローティングボディ２４のポテンシャルを適切に制御することで、メモリセルＭＣにハイ情報とロー情報のいずれが保持される場合であっても、ソース及びドレインとの間に形成されるＰＮ接合に発生する電界強度をそれぞれ低減することができる。そして、プリチャージ期間Ｔ１には、ＰＮ接合のポテンシャル差を最適化するようにプリチャージ電圧ＶＢＬＰを設定し、その後に選択トランジスタＱ０をオンさせるのに先立ってセンスアンプ３０の動作点を規定するように参照電圧ＶＢＬＲを設定することにより、センスアンプ３０の正常なセンス増幅動作を保証しつつ、メモリセルＭＣのリーク電流を低減することができる。よって、メモリセルＭＣの情報保持時間が長くなり、長いリフレッシュ間隔でリフレッシュ動作を実行可能となるので、ＤＲＡＭの平均的な消費電流を十分に低減することが可能となる。