(57)【要約】【課題】  半導体トランジスタの垂直フィン構造及びその製造方法を提供する。【解決手段】  半導体トランジスタの垂直フィン構造であって、半導体基板、この半導体基板の上部のフィン層、及びこのフィン層を覆うキャッピング層を含み、半導体基板は、IV族半導体材料を含み、フィン層は、IV族半導体材料を含み、キャッピング層は、III−V族半導体化合物を含み、フィン層は、半導体トランジスタのチャネルとなり、キャッピング層は、フィン層に歪みを加え、チャネルを通過する移動度を向上させる垂直フィン構造。【選択図】  図２
2011035391.tif 000002
【特許請求の範囲】
【請求項１】
半導体トランジスタの垂直フィン構造であって、
半導体基板、
前記半導体基板の上部のフィン層、及び
前記フィン層を覆うキャッピング層を含み、
前記半導体基板は、IV族半導体材料を含み、前記フィン層は、IV族半導体材料を含み、前記キャッピング層は、III−V族半導体化合物を含み、前記フィン層は、前記半導体トランジスタのチャネルとなり、前記キャッピング層は、前記フィン層に歪みを加え、前記チャネルを通過する移動度を向上させる垂直フィン構造。
【請求項２】
前記フィン層は、Ge、SiGe、SiC、またはその組み合わせを含み、前記半導体基板は、Si、Ge、SiGe、またはSiCを含み、キャッピング層は、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP、またはその組み合わせを含む請求項１に記載の垂直フィン構造。
【請求項３】
前記キャッピング層は、前記半導体基板に４％以上の格子不整合を提供する請求項１に記載の垂直フィン構造。
【請求項４】
前記フィン層は、隣接のデバイスからの隔離を提供するシャロートレンチアイソレーション（STI）層の間に位置する請求項１に記載の垂直フィン構造。
【請求項５】
半導体トランジスタの垂直フィン構造の製造方法であって、
IV族半導体材料を含む半導体基板の半導体を提供するステップ、
前記半導体基板の上部に、IV族半導体材料を含み、且つ前記半導体トランジスタのチャネルとなるフィン層を堆積するステップ、及び
前記フィン層を覆い、III−V族半導体化合物を含み、且つ前記フィン層に歪みを加えて前記チャネルを通過する移動度を向上させるキャッピング層を堆積するステップを含む方法。
【請求項６】
前記フィン層は、Ge、SiGe、SiC、またはその組み合わせを含み、前記半導体基板は、Si、Ge、SiGe、またはSiCを含み、キャッピング層は、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP、またはその組み合わせを含む請求項５に記載の方法。
【請求項７】
前記キャッピング層は、前記半導体基板に４％以上の格子不整合を提供する請求項５に記載の方法。
【請求項８】
前記フィン層を堆積する前に、隣接のデバイスからの隔離を提供するシャロートレンチアイソレーション（STI）層を堆積するステップ請求項５に記載の方法。
【請求項９】
半導体トランジスタの垂直フィン構造であって、
半導体基板、
前記半導体基板の上部のフィン層、及び
前記フィン層を覆うキャッピング層を含み、
前記半導体基板は、
Si、Ge、SiGe、またはSiCを含み、前記フィン層は、Ge、SiGe、SiC、またはその組み合わせを含み、キャッピング層は、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP、またはその組み合わせを含み、前記キャッピング層は、前記半導体基板に４％以上の格子不整合を提供し、前記フィン層は、前記半導体トランジスタのチャネルとなり、前記キャッピング層は、前記フィン層に歪みを加え、前記チャネルを通過する移動度を向上させる垂直フィン構造。
【請求項１０】
前記フィン層は、隣接のデバイスからの隔離を提供するシャロートレンチアイソレーション（STI）層の間に位置する請求項９に記載の垂直フィン構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、立体構造電界効果トランジスタ（FinFET）および／又はフィン構造を有するマルチゲート電界効果トランジスタ（multigate FET）デバイスに関するものである。
【背景技術】
【０００２】
集積回路デバイスの寸法（scale）が更に減少されることに伴い、いくつかの半導体デバイスの性能を持続的に向上させる方法が存在する。１つの方法は、歪みエンジニアリング（strain engineering）である。この性能の効果は、トランジスタのチャネル内の歪みを変調することによって得られる。これは、電子移動度（または正孔移動度）を向上するため、チャネルを通過する導電率を向上させる。
【０００３】
相補型金属酸化膜半導体（CMOS）技術では、P型金属半導体酸化膜（PMOS）とN型金属半導体酸化膜（NMOS）は、異なるタイプの歪みに対して異なって反応する。特に、PMOSの性能は、チャネルに圧縮歪みを加えることによって最も提供され、NMOSは、引っ張り歪みから改善を得られる。例えば、Si0.3Ge0.7などのシリコンとゲルマニウムの任意のモル比からなるSiGe（Si1-xGex）は、CMOSトランジスタの歪みシリコン用の歪み誘起層（即ちストレッサー）として集積回路（ICｓ）の半導体材料に一般的に用いられる。
【０００４】
歪みシリコンは、シリコン原子がそれらの正常な原子間距離を超えて伸張されたシリコン層である。例えば、これは、シリコンゲルマニウム（SiGe）の基板上にシリコン層を置くことで実現することができる。シリコン層の原子が下敷きのシリコンゲルマニウム層の原子と合った時、バルク状のシリコン結晶の原子に対して更に離れて配置され、シリコン原子間の結合は伸張されるため、歪みシリコンとなる。
【０００５】
もう１つの方法は、マルチゲートデバイスを用いることである。マルチゲートデバイスまたはマルチゲート電界効果トランジスタ（MuGFET）は、単一デバイス内に１つ以上のゲートを組み込んだ金属酸化膜半導体電界効果トランジスタ（MOSFET）を指す。マルチゲートは、その表面が電気的に単一ゲートとなる単一ゲート電極によって、または独立ゲート電極によって制御することができる。独立ゲート電極を用いるマルチゲートデバイスは、マルチプルインデペンデントゲート電界効果トランジスタ（MIGFET）ともいわれる。
【０００６】
マルチゲートデバイスでは、チャネルは、多重表面上にある１つ以上のゲートによって囲まれ、“オフ状態”の漏電流に対してより効果的な抑止を可能にする。マルチゲートは、駆動電流としても知られる“オン”状態の電流も増加させる。オン／オフ状態間のより高い対比と減少した漏電流は、より低い消費電力と向上したデバイス性能となる。非平面デバイスは、また従来の平面トランジスタよりもコンパクトであり、より小さい全体集積回路に変えるより高いトランジスタ密度を可能にする。
【０００７】
上記の方策にもかかわらず、より高いキャリア移動度を含む更なる改善とより良い性能が望ましい。特に、シリコンゲルマニウム／ゲルマニウム歪みデバイスによるより高い歪みが望ましいが、高引張歪みのゲルマニウムデバイスを作製することは難しい。また、ゲート誘電体とNMOSデバイスのゲルマニウム間の悪いインターフェースは、問題である。
【０００８】
よって、より高いキャリア移動度と、ゲート誘電体とNMOSデバイスのゲルマニウム間のより良いインターフェースを含むより良いデバイス性能の新しい構造と方法が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体トランジスタの垂直フィン構造及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
一実施例に基づいて、本発明は、半導体トランジスタの垂直フィン構造を提供する。半導体トランジスタの垂直フィン構造は、半導体基板、この半導体基板の上部のフィン層と、このフィン層を覆うキャッピング層を含み、半導体基板は、IV族半導体材料を含み、フィン層は、IV族半導体材料を含み、キャッピング層は、III−V族半導体化合物を含み、フィン層は、半導体トランジスタのチャネルとなり、キャッピング層は、フィン層に歪みを加え、チャネルを通過する移動度を向上させる。
【発明の効果】
【００１１】
本発明は、より高い格子不整合により、高引張歪みの立体構造電界効果トランジスタ（FinFET）とマルチゲート電界効果トランジスタデバイスを含み、より高い格子定数の材料を用いることによって非常に高い移動度のチャネルとなる。また、ゲート誘電体インターフェースがゲルマニウムと高いゲルマニウム含有のSiGeデバイスにIII−V族化合物キャッピング層を用いることによって改善される。
【図面の簡単な説明】
【００１２】
【図１】製造プロセス中の歪みゲルマニウムまたは歪みシリコンゲルマニウムを有する立体構造電界効果トランジスタ（FinFET）および／又はマルチゲート電界効果トランジスタ（MuGFET）の垂直フィン構造のトランジスタゲート領域の断面図を示している。
【図２】III−V族キャッピング層を有する歪みゲルマニウムまたは歪みシリコンゲルマニウムを有する立体構造電界効果トランジスタおよび／又はマルチゲート電界効果トランジスタの垂直フィン構造のトランジスタゲート領域の断面図を示している。
【発明を実施するための形態】
【００１３】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
［実施例］
【００１４】
例えば、III−V族キャッピング層を有するシリコン基板上のダブルゲートFETまたはトリゲートFETの高移動度歪みゲルマニウムまたは歪みシリコンゲルマニウムの立体構造電界効果トランジスタとマルチゲート電界効果トランジスタ（MuGFET）の構造とその製造方法が提供される。本発明の各図と実施態様中、同様の符号が同様の素子を指すのに用いられる。
【００１５】
図１は、製造プロセス中の歪みゲルマニウムまたは歪みシリコンゲルマニウムを有する立体構造電界効果トランジスタ（FinFET）および／又はマルチゲート電界効果トランジスタ（MuGFET）の垂直フィン構造のトランジスタゲート領域の断面図を示している。半導体基板１０２は、例えばSi、Ge、SiGe、またはSiC、または任意のその他の適合する材料のIV族半導体材料を含む。フィン層１０４は、例えばGe、SiGe、SiC、またはその組み合わせ、または任意のその他の適合する材料のIV族半導体材料を含む。シャロートレンチアイソレーション（浅溝分離）（STI）１０６は、隣接のデバイスからの隔離(isolation)を提供し、隣接の半導体デバイスの構成要素間の漏電流(electrical current leakage)を防ぐ。
【００１６】
シャロートレンチアイソレーション１０６は、半導体デバイスの製造プロセス中、トランジスタが形成される前に形成することができる。シャロートレンチアイソレーションプロセスの主要なステップは、トレンチのパターンをエッチングするプロセス、１つ以上の誘電体材料（例えば二酸化ケイ素）を堆積し、トレンチを充填するステップと、化学機械平坦化などの技術を用いて余分な誘電材料を除去するプロセスを含む。図１では、シャロートレンチアイソレーション１０６がまず形成され、続いてフィン層１０４（例えばGe、SiGe、SiC、またはその組み合わせ）の堆積のためにエッチングされる。また、フィン層１０４が堆積された後、誘電材料がトレンチを充填してシャロートレンチアイソレーション１０６を形成することができるようにトレンチはエッチングすることができる。
【００１７】
図２は、III−V族キャッピング層を有する歪みゲルマニウムまたは歪みシリコンゲルマニウムを有する立体構造電界効果トランジスタおよび／又はマルチゲート電界効果トランジスタの垂直フィン構造のトランジスタゲート領域の断面図を示している。図１と比較すると、シャロートレンチアイソレーション１０６は、続くデバイス製造のためにエッチングされてフィン層１０４を露出する。キャッピング層２０２は、フィン層１０４を覆うように堆積される。キャッピング層２０２は、トランジスタのゲート領域のトランジスタチャネルの周囲のフィン層１０４を囲む。キャッピング層２０２は、例えば、GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP、またはその組み合わせ、任意の他の適合する材料のIII−V族半導体の化合物を含む。特に、格子整合により、InGaAsのキャッピング層２０２がゲルマニウムのフィン層１０４と用いることができるか、またはGaAsのキャッピング層２０２がSiGeのフィン層１０４と用いることができる。
【００１８】
キャッピング層２０２と基板１０２間の格子不整合は、フィン層１０４と基板１０２間の格子不整合より高い。例えば、InGaAsのキャッピング層２０２とシリコン基板１０２間の格子不整合は、ゲルマニウムフィン層１０４とシリコン基板１０２間の４％格子不整合より高い。III−V族化合物キャッピング層２０２を用いることによって生じる比較的高い不整合により、キャッピング層２０２は、歪みをフィン層１０４に加える。フィン層１０４が半導体トランジスタのチャネルとなる時、この歪みは、引張歪みのフィン層１０４（例えばゲルマニウム）を通過する移動度を向上させるため、チャネルのより高い移動度を達成する。
【００１９】
例えば、ゲルマニウムの４０００cm2／V・s、Siの１４００cm2／V・s、またはGaAsの８５００cm2／V・sに比べ、１.５％の引張歪みのゲルマニウムは、約１２０００cm2／V・s表す。また、１.５％の引張歪みのゲルマニウムの正孔移動度は、ゲルマニウムの２０００cm2／V・s、Siの４５０cm2／V・s、またはGaAsの４００cm2／V・sに比べて、約２００００cm2／V・sである。よって、図２に示された構造は、フィン層１０４の上部にIII−V族化合物キャッピング層２０２を有することで高速のCMOSチャネルを提供する。
【００２０】
また、高kゲート誘電体層は、キャッピング層２０２（図示せず）上に堆積することができる。III−V族化合物キャッピング層２０２は、緩衝層(buffer)となり、例えば、従来の高kゲート誘電体層とゲルマニウムフィン層１０４間の悪いインターフェースに比べ、高kゲート誘電体層とフィン層１０４間のより良いインターフェースを提供する。これは材料の特性によるもので、即ち、例えばInGaAs上にあるゲート誘電体のインターフェースの欠陥密度（Dit）がゲルマニウム上にあるゲート誘電体のインターフェースの欠陥密度（Dit）よりかなり低いためである。
【００２１】
本発明の利点は、上記に説明したより高い格子不整合により、高引張歪みの立体構造電界効果トランジスタ（FinFET）とマルチゲート電界効果トランジスタデバイスを含み、より高い格子定数の材料を用いることによって非常に高い移動度のチャネルとなることである。また、ゲート誘電体インターフェースがゲルマニウムと高いゲルマニウム含有のSiGeデバイスにIII−V族化合物キャッピング層を用いることによって改善される。当業者は、本発明の多くの実施例の変化があることがわかる。
【００２２】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００２３】
１０２  基板
１０４  フィン層
１０６  シャロートレンチアイソレーション
２０２  キャッピング層
【図１】
2011035391.tif 000003
【図２】
2011035391.tif 000004