(57)【要約】【課題】寄生ＭＯＳの形成を抑制し、且つ狭チャネル化を低減した半導体装置の製造方法を提供する。【解決手段】支持基板２と絶縁層３と半導体層４とを含むＳＯＩ基板１に、ソース領域及びドレイン領域が第１導電型であるトランジスターを形成する半導体装置の製造方法であって、半導体層４上に、第１の耐酸化性膜６ａ’を形成する工程と、第１の耐酸化性膜６ａ’をマスクにして、第１導電型とは導電性の異なる、第２導電型の不純物７を半導体層４に注入する工程と、第２導電型の不純物７を半導体層４に注入する工程の後、第１の耐酸化性膜６ａ’の側面に第２の耐酸化性膜６ｂ’を形成する工程と、第１の耐酸化性膜６ａ’及び第２の耐酸化性膜６ｂ’をマスクにして、素子分離層８を形成する工程と、素子分離層８を形成する工程の後、第１の耐酸化性膜６ａ’及び第２の耐酸化性膜６ｂ’を半導体層４上から除去する工程とを有することを特徴とする半導体装置１００の製造方法。【選択図】図１
2011071262.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを含むＳＯＩ基板に、ソース領域及びドレイン領域が第１導電型であるトランジスターを形成する半導体装置の製造方法であって、
前記ＳＯＩ基板に含まれる前記半導体層上に、所望の形状にパターニングされた第１の耐酸化性の膜を形成する工程と、
前記第１の耐酸化性の膜をマスクにして、前記第１導電型の不純物とは導電性の異なる、第２導電型の不純物を前記半導体層に注入する工程と、
前記第２導電型の不純物を前記半導体層に注入する工程の後、前記第１の耐酸化性の膜の側面に第２の耐酸化性の膜を形成する工程と、
前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜をマスクにして、前記半導体層を熱酸化することにより、素子分離層を形成する工程と、
前記素子分離層を形成する工程の後、前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜を前記半導体層上から除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２導電型の不純物を前記半導体層に注入する工程では、前記第２導電型の不純物を前記半導体層の下層部に注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の耐酸化性の膜は、前記第１の耐酸化性の膜よりも硬い膜であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電型の不純物を前記半導体層に注入する工程では、前記第２導電型の不純物を、前記ＳＯＩ基板の上方から前記半導体層の表面に向けて斜めの角度で注入することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の耐酸化性の膜を形成する工程の前に、前記半導体層と前記第１の耐酸化性の膜との間に、前記半導体層の上面を覆うように酸化膜を形成する工程を有することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜は、それぞれシリコン窒化膜であることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ基板を用いたＭＯＳＦＥＴの製造方法、特に寄生ＭＯＳ形成の抑制及び狭チャネル効果の低減に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層を含む半導体基板（以下、ＳＯＩ基板ともいう。）に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、即ち、ＳＯＩ−ＭＯＳＦＥＴは、従来のバルクの半導体基板に形成されたＭＯＳＦＥＴに比べて寄生容量が小さく、動作の高速化や低電圧化が期待されているデバイスである。このＳＯＩ−ＭＯＳＦＥＴには大きく分けて二つのタイプがある。一方のタイプは動作時に空乏層がＳＯＩ基板に含まれるＢＯＸ層まで達する「完全空乏型」であり、他方のタイプは動作時に空乏層がこのＢＯＸ層まで達せず中性領域が残る「部分空乏型」である。
【０００３】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴは動作の高速化や低電圧化といったＳＯＩ−ＭＯＳＦＥＴの特徴がより顕著に現れるが、ＳＯＩ層の厚さは数十ｎｍ以下であるため、その製造に関する難易度が高い。これに対し、部分空乏型のＳＯＩ−ＭＯＳＦＥＴは、基板浮遊効果によるキンク現象やボディ中性領域の状態によるボディ電位の変化というように複雑な挙動を示すものであるが、ＳＯＩ層の厚さは百ｎｍレベルであり、その製造に関する難易度は完全空乏型と比較してそれほど高くない。また、部分空乏型では基板電位（ボディ電位）を適切な値に設定することで、完全空乏型と同じように優れた特性を得ることも可能である。この部分空乏型ＳＯＩ−ＭＯＳＦＥＴの構造に関しては、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特許第３１８４３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のように優れた特性を有する部分空乏型のＳＯＩ−ＭＯＳＦＥＴであるが、従来技術には寄生ＭＯＳ形成の抑制及び狭チャネル効果の低減という大きな課題がある。そこで、まず、この「寄生ＭＯＳ」について説明し、次いで「狭チャネル効果」について説明する。
図５（ａ）は従来技術により製造されたＳＯＩ−ＭＯＳＦＥＴ２００の平面図を、図５（ｂ）はＹ５−Ｙ’５に沿った断面図を、図５（ｃ）はＸ５−Ｘ’５に沿った断面図を、それぞれ示す。寄生ＭＯＳ２０１は、図５（ｂ）に示すように、素子分離に用いられるＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層２０８の端部（即ち、バーズビーク）２０８ａ下のＳＯＩ層２０４に形成される。その原因は、ＬＯＣＯＳ層２０８を形成する際に、バーズビーク２０８ａ下のＳＯＩ層２０４からＬＯＣＯＳ層２０８へ不純物が吸い出されることや、バーズビーク２０８ａ下にストレスがかかり、このストレスにより生じた結晶欠陥から電流がリークすることなど、さまざまである。
【０００６】
また、寄生ＭＯＳ２０１により、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ２００の電気的特性にも不具合が生じることがある。寄生ＭＯＳ２０１は、メインＭＯＳ（つまり、ＳＯＩ−ＭＯＳＦＥＴから寄生ＭＯＳを取り除いたもの）に比べて、閾値電圧Ｖｔｈが低くゲート幅が小さいＭＯＳである。このため、図６（ａ）に示すように、ＳＯＩ−ＭＯＳＦＥＴ２００の伝達特性（Ｖｇ−Ｉｄ特性）を取得すると、先に立ち上がってドレイン電流Ｉｄが先に飽和する寄生ＭＯＳ２０１の伝達特性と、遅く立ち上がってドレイン電流が伸びるメインＭＯＳの伝達特性とが重なりあって現れる。よって、図６（ｂ）に示すように、オフ（ＯＦＦ）領域では寄生ＭＯＳ２０１の特性がメインの特性（即ち、支配的な特性）となり、オン（ＯＮ）領域ではメインＭＯＳの特性がメインの特性となる。つまり、寄生ＭＯＳ２０１によってＯＦＦ領域の電流（ＯＦＦリーク）が大きくなるという現象が起こる。  
【０００７】
このような寄生ＭＯＳ２０１による不具合の対策としては、一般的に、バーズビーク２０８ａ下のＳＯＩ層２０４にチャネルストッパーイオン注入を実施して寄生ＭＯＳ２０１の閾値電圧Ｖｔｈを上昇させ、これにより、ＳＯＩ−ＭＯＳＦＥＴ２００の伝達特性に寄生ＭＯＳ２０１の伝達特性が現れにくくする方法がある。具体的には、例えば特許文献２で既に開示されているように、窒化膜パターニング後（即ち、マスク形成後）にチャネルストッパーイオン注入を実施し、さらに拡散工程を実施し、チャネルストッパー領域を広げてＬＯＣＯＳ層２０８への吸い出し領域を回避することで、寄生ＭＯＳ２０１を抑制するというものである（特許文献２に記載の1つ目の方法）。
【０００８】
また、チャネルストッパーイオン注入を一定の入射角度で実施することで、ＳＯＩ基板に含まれるＳＯＩ層２０４とＢＯＸ層２０３との境界近傍であって、パターニングされた窒化膜（即ち、マスク）により覆われたＳＯＩ層２０４の少なくとも一部にチャネルストッパー領域を形成し、ＬＯＣＯＳ層２０８への吸い出し領域を回避する方法も提案されている（特許文献２に記載の２つ目の方法）。
さらに、ＬＯＣＯＳ層２０８形成後にチャネルストッパーイオン注入を実施することで、ＬＯＣＯＳ層２０８への吸い出しを完全に回避する方法も提案されている（特許文献２に記載の３つ目の方法）。
【０００９】
しかしながら、特許文献２で開示された、これら３つの方法にもそれぞれ課題がある。まず１つ目の方法では、長時間の拡散工程が新たに加わるので工程数が増加し、製造時間及び製造コストが増加する、という課題がある。また拡散によって不純物濃度（注入されたチャネルストッパーイオンの濃度）が低下するので、形成するＬＯＣＯＳ層２０８の厚さ（膜厚）によっては寄生ＭＯＳ２０１の形成が抑制しきれない可能性がある。
【００１０】
次に２つ目の方法では、ＳＯＩ層２０４とＢＯＸ層２０３との境界近傍であって、マスク（即ち、パターニングされた窒化膜）により覆われたＳＯＩ層２０４の少なくとも一部にチャネルストッパー領域を形成したとしても、やはりバーズビーク２０８ａはマスクで覆われた部分の内側に形成されるので、この方法でもチャネルストッパーイオンはバーズビーク２０８ａ側に吸い出されてしまい寄生ＭＯＳ２０１が形成される恐れがある。
最後に３つ目の方法では、チャネルストッパーイオン注入のダメージがＬＯＣＯＳ層２０８に残るため、洗浄等でこのＬＯＣＯＳ層２０８が膜減りする可能性が高く、思わぬ不具合が生じる可能性がある。
【００１１】
次に、「狭チャネル効果」について説明する。上記寄生ＭＯＳ２０１の説明の中でも述べたが、ＬＯＣＯＳ層２０８形成の際には、ＳＯＩ層２０４であって、マスクで覆われた部分の内側にまでバーズビーク２０８ａが形成されることがある。これにより、チャネル幅が所望するそれよりも狭くなる場合がある。これは比較的大きなサイズのトランジスターにとっては大きな問題にはならないが、小さなサイズのトランジスターにとっては、狭チャネル効果（チャネル幅が狭くなることで、Ｖｔｈが高くなる効果）を生じさせる原因となることがある。
【００１２】
このように、従来の製造方法では、バーズビーク２０８ａ下に寄生ＭＯＳ２０１が形成され、そして、この寄生ＭＯＳ２０１がメインＭＯＳよりも先に動作する場合があった。また、このバーズビーク２０８ａによりＳＯＩ−ＭＯＳＦＥＴ２００が狭チャネル化する場合もあった。このため、製造した半導体装置の電気特性（例えば伝達特性）が当初期待していたものと異なることがあった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、ＳＯＩ基板にＭＯＳＦＥＴを形成する際（即ち、ＳＯＩ−ＭＯＳＦＥＦＴを形成する際）、寄生ＭＯＳ２０１の形成を抑制でき、且つＳＯＩ−ＭＯＳＦＥＴの狭チャネル化を低減できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを含むＳＯＩ基板に、ソース領域及びドレイン領域が第１導電型であるトランジスターを形成する半導体装置の製造方法であって、前記ＳＯＩ基板に含まれる前記半導体層上に、所望の形状にパターニングされた第１の耐酸化性の膜を形成する工程と、前記第１の耐酸化性の膜をマスクにして、前記第１導電型の不純物とは導電性の異なる、第２導電型の不純物を前記半導体層に注入する工程と、前記第２導電型の不純物を前記半導体層に注入する工程の後、前記第１の耐酸化性の膜の側面に第２の耐酸化性の膜を形成する工程と、前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜をマスクにして、前記半導体層を熱酸化することにより、素子分離層を形成する工程と、前記素子分離層を形成する工程の後、前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜を前記半導体層上から除去する工程と、を有することを特徴とするものである。
【００１４】
上記半導体装置の製造方法によれば、素子分離層の端部（即ち、バーズビーク）が形成される領域下の半導体層に、第２導電型の不純物を注入することができる。これにより、素子分離層の形成工程で、バーズビークが形成される領域下から第２導電型の不純物が吸い出されたとしても、吸い出し後の当該領域における第２導電型の不純物の不純物濃度は高く保たれる。従って、トランジスターにおいて寄生素子（即ち、寄生ＭＯＳ）の形成を抑制することが可能となる。
【００１５】
さらに、第１の耐酸化性の膜だけでなく、第２の耐酸化性の膜をマスクにして半導体層を熱酸化することにより、断面視で半導体層の両側に形成されたバーズビーク間に一定の幅（つまり、一定のチャネル幅）を持たせることができる。これにより、製造したトランジスターのチャネル幅が所望の値よりも狭くなることを低減することもできる。
さらに、上記半導体装置の製造方法において、前記第２導電型の不純物を前記半導体層に注入する工程では、前記第２導電型の不純物を前記半導体層の下層部に注入することを特徴としても良い。
上記半導体装置の製造方法によれば、第２導電型の不純物が特に吸い出され易い、半導体層の下層部においても、第２導電型の不純物の不純物濃度を高く保つことができる。これにより、トランジスターに含まれる寄生ＭＯＳの形成をさらに抑制することが可能となる。
【００１６】
さらに、上記半導体装置の製造方法において、前記第２の耐酸化性の膜は、前記第１の耐酸化性の膜よりも硬い膜であることを特徴としても良い。
上記半導体装置の製造方法によれば、素子分離層を形成する際に伴う第２の耐酸化性の膜の変形量（変形の度合い）は、第２の耐酸化性の膜の硬さを第１の耐酸化性の膜の硬さと同じにした場合と比較して小さくなる（つまり、より変形しにくくなる。）。このため、第１の耐酸化性の膜の内側へ向かって進行するバーズビークの形成を抑制することができる。これにより、トランジスターにさらに大きなチャネル幅を持たせることができるので、寄生ＭＯＳの形成を抑制することが可能となる。
【００１７】
さらに、上記半導体装置の製造方法において、前記第２導電型の不純物を前記半導体層に注入する工程では、前記第２導電型の不純物を、前記ＳＯＩ基板の上方から前記半導体層の表面に向けて斜めの角度で注入することを特徴としても良い。
上記半導体装置の製造方法によれば、ＳＯＩ基板に含まれる半導体層であって、第１の耐酸化性の膜で覆われた領域の内側に、第２導電型の不純物を注入することができる。これにより、第２導電型の不純物の分布範囲を、第１の耐酸化性の膜で覆われた領域（素子領域）の内側にまで、さらに広げることができるので、素子分離層形成後もバーズビーク下における第２導電型の不純物の不純物濃度を高く保つことが容易となる。従って、寄生ＭＯＳの形成をさらに抑制することができる。
【００１８】
さらに、上記半導体装置の製造方法において、前記第１の耐酸化性の膜を形成する工程の前に、前記半導体層と前記第１の耐酸化性の膜との間に、前記半導体層の上面を覆うように酸化膜を形成する工程を有することを特徴としても良い。
上記半導体装置の製造方法によれば、半導体層の下層部に第２導電型の不純物を注入する際、形成した酸化膜が緩衝剤となり、半導体層が受けるダメージを軽減することができる。
さらに、上記半導体装置の製造方法において、前記第１の耐酸化性の膜及び前記第２の耐酸化性の膜は、それぞれシリコン窒化膜であることを特徴としても良い。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】本発明の実施形態に係る半導体装置の構成例を示す図。
【図３】チャネル幅の違いを示す図。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す図（その２）。
【図５】従来例に係る半導体装置の構成例を示す図。
【図６】従来例に係る半導体装置の伝達特性を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。  
（１）第一の実施形態
図１（ａ）〜（ｉ）は、本発明の実施形態に係るＳＯＩ−ＭＯＳＦＥＴ１００の製造方法を示す断面図である。図１（ａ）に示すように、まず、ＳＯＩ基板１を用意する。このＳＯＩ基板１は、例えば単結晶シリコンからなる支持基板２と、この支持基板２上に形成された絶縁層（以下、ＢＯＸ層ともいう。）３と、このＢＯＸ層３上に形成された単結晶シリコン層（以下、ＳＯＩ層ともいう。）４と、を含んでいる。なお、ＳＯＩ基板１は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）などにより製造することも可能である。張り合わせ法とは、表面に絶縁膜を有するシリコン基板を２つ用意し、これらのシリコン基板の絶縁膜を互いに張り合わせることによりＳＯＩ基板１を製造する方法である。ＳＩＭＯＸとは、単結晶シリコン基板中に酸素を高濃度にイオン注入してシリコン基板内部に酸化膜を形成することによりＳＯＩ基板１を製造する方法である。
【００２１】
次に、図１（ｂ）に示すように、ＳＯＩ層４上にパッド酸化膜（ＳｉＯ２膜）５を形成する。パッド酸化膜（以下、単に、酸化膜ともいう。）５の形成は、例えば熱酸化により行う。次に、この酸化膜５上に、第１の耐酸化性の膜６ａを形成する。第１の耐酸化性の膜６ａは例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）であり、その形成は例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により行う。この後、第１の耐酸化性の膜６ａ上にフォトレジスト膜を塗布し、露光、現像することにより、素子分離領域の上方を開口したレジストパターン（図示せず）を形成する。
【００２２】
次に、このレジストパターンをマスクとして第１の耐酸化性の膜６ａを、例えばドライエッチングする。これにより、図１（ｃ）に示すように、所望の形状にパターニングされた第１の耐酸化性の膜６ａ（即ち、マスク６ａ’）を設ける。そして、マスク６ａ’を形成した後で、レジストパターンを除去する。
レジストパターンを除去した後に、マスク６ａ’により部分的に覆われているＳＯＩ層４に、第２導電型の不純物（以下、チャネルストッパーイオンともいう。）７を注入する。この際、チャネルストッパーイオン７を、例えばＳＯＩ基板１の上方からＳＯＩ層４の表面に向けて略垂直の角度で注入する。
【００２３】
これにより、チャネルストッパーイオン７は、ＢＯＸ層３との境界領域である、ＳＯＩ層４の下層部に注入され、その結果、チャネルストッパー領域７ａが形成される（図１（ｄ）を参照）。ここで、「チャネルストッパー領域７ａ」は、ＳＯＩ層４において、チャネルストッパーイオン７の不純物濃度が高い領域を指す。なお、ＳＯＩ層４にｎチャネル型のＭＯＳＦＥＴを形成する場合には、チャネルストッパーイオン７として、ｐチャネル型の導電性を有する不純物（例えばボロンなど）を注入する。また、ＳＯＩ層４にｐチャネル型のＭＯＳＦＥＴを形成する場合には、ｎチャネル型の導電性を有する不純物（例えばリン、ヒ素など）を注入する。
【００２４】
第２導電型の不純物７、つまり、チャネルストッパーイオン７を注入した後に、マスク６ａ’により部分的に覆われているＳＯＩ層４の全面を覆うように、第２の耐酸化性の膜６ｂを形成する（図１（ｅ）を参照）。この第２の耐酸化性の膜６ｂとは、例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）である。第２の耐酸化性の膜６ｂの形成方法は、例えば、第１の耐酸化性の膜６ａの形成方法と同様に、ＣＶＤ法を用いることができる。この場合、第２の耐酸化性の膜６ｂの硬さは、第１の耐酸化性の膜６ａのそれと同等とする。
【００２５】
次に、この第２の耐酸化性の膜６ｂをエッチバックして、マスク６ａ’の側面に第２の耐酸化性の膜６ｂで形成されたサイドウォールスペーサー６ｂ’を設ける。このサイドウォールスペーサー６ｂ’を設ける際、図１（ｆ）に示すように、少なくともマスク６ａ’の側面を連続して覆うようにする。このエッチバックは、例えばドライエッチングで行う。
【００２６】
次に、マスク６ａ’及びサイドウォールスペーサー６ｂ’により部分的に覆われているＳＯＩ層４を熱酸化する。これにより、図１（ｇ）に示すように、素子分離領域のＢＯＸ層３上にＬＯＣＯＳ層８を形成する。このＬＯＣＯＳ層８により、素子領域のＳＯＩ層４は周囲から電気的に分離される。
ＳＯＩ層４を電気的に分離した後に、マスク６ａ’ 及びサイドウォールスペーサー６ｂ’、そしてパッド酸化膜５を除去して、ＳＯＩ基板１ａを形成する。第１の耐酸化性の膜６ａからなるマスク６ａ’の除去は、例えば熱リン酸を用いたウェットエッチングで行う。また、パッド酸化膜５の除去は、例えばフッ酸水溶液を用いたウェットエッチングで行う。なお、「ＳＯＩ基板１ａ」は、図１（ｈ）に示すように、支持基板２と、この支持基板２上に形成されたＢＯＸ層３と、このＢＯＸ層３上に形成されたＳＯＩ層４と、このＳＯＩ層４を電気的に分離するＬＯＣＯＳ層８と、チャネルストッパー領域７ａとを含んだ基板を指す。
【００２７】
こうして形成したＳＯＩ基板１ａに、ＭＯＳＦＥＴを形成する。例えば、図１（ｉ）に示すように、ＳＯＩ層４の表面上にゲート絶縁膜９を形成する。このゲート絶縁膜９は、ＳＯＩ層４の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
さらに、ゲート絶縁膜９を含むＳＯＩ層４の全面を覆うようにして、例えばポリシリコン膜を堆積させる。その後、このポリシリコン膜をパターニングすることで、図１（ｉ）に示すように、ゲート電極１０を形成する。次に、ゲート電極１０をマスクとしてＳＯＩ層４に、第１導電型の不純物（図示せず）をイオン注入し、熱拡散する。これにより、図２（ａ）〜（ｃ）に示すように、ゲート電極１０の両側下のＳＯＩ層４にソース領域１１又はドレイン領域１２を形成する。
【００２８】
ここで、ＳＯＩ層４にｎチャネル型のＭＯＳＦＥＴを形成する場合は、第１導電型の不純物としてｎ型の不純物（例えばリン、ヒ素など）をイオン注入し、ソース領域１１又はドレイン領域１２を形成する。また、ＳＯＩ層４にｐチャネル型のＭＯＳＦＥＴを形成する場合は、第１導電型の不純物としてｐ型の不純物（例えばボロンなど）をイオン注入し、ソース領域１１又はドレイン領域１２を形成する。なお、第１導電型の不純物は、第２導電型の不純物７とは異なる導電型の不純物である。このような方法により、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１００を形成する。
【００２９】
図３は、本発明により製造されたＳＯＩ−ＭＯＳＦＥＴ１００のチャネル幅Ｗ１と従来技術により製造されたＳＯＩ−ＭＯＳＦＥＴ２００のチャネル幅Ｗ２とを比較する図である。図３（ａ）は、本発明により製造されたＳＯＩ−ＭＯＳＦＥＴ１００のチャネル幅Ｗ１を、図３（ｂ）は、従来技術により製造されたＳＯＩ−ＭＯＳＦＥＴ２００のチャネル幅Ｗ２を、それぞれ断面図を用いて模式的に示したものである。図３（ａ）及び（ｂ）に示すように、本発明の実施形態によれば、従来技術の場合と比較して、バーズビーク間に幅を持たせることができる。なお、図３（ａ）及び（ｂ）では、ゲート絶縁膜及びゲート電極の記載を省略している。
これにより、寄生ＭＯＳの形成を抑制することができ、部分空乏型のＳＯＩ−ＭＯＳＦＥＴの特性に寄生ＭＯＳが影響することを防ぐことができる。即ち、メインＭＯＳの特性に寄生ＭＯＳの特性が重なり合って現れることを防ぐことができる。さらに、ＳＯＩ−ＭＯＳＦＥＴの狭チャネル化を回避することができ、所望の電気特性を得ることができる。
【００３０】
（２）その他の実施形態
ところで、上記実施形態ではレジストパターンをマスクとして第１の耐酸化性の膜６ａをドライエッチングする場合、図１（ｃ）に示すように、第１の耐酸化性の膜６ａのみをエッチングする場合について説明したが、本発明はこれに限定されるものではない。例えば、第１の耐酸化性の膜６ａに加えてパッド酸化膜５もエッチングして、ＳＯＩ層４の少なくとも一部を露出させても構わない。これにより、パッド酸化膜５を設けた場合と比較して、効率よくチャネルストッパーイオン７をＳＯＩ層４に注入し、チャネルストッパー領域７ａを形成することができる。
【００３１】
さらに、上記実施形態では、図１（ｄ）に示すように、チャネルストッパーイオン７をＳＯＩ基板１の上方からＳＯＩ層４の表面に向けて略垂直の角度で注入する場合（つまり、第２導電型の不純物７をＳＯＩ基板１に含まれるＳＯＩ層４上面の略法線方向から注入する場合）について説明したが、本発明はこれに限定されるものではない。例えば、図４（ａ）に示すように、ＳＯＩ基板１の上方から半導体層の表面に向けて斜めの角度αで注入しても構わない（つまり、第２導電型の不純物７をＳＯＩ基板１に含まれるＳＯＩ層４表面の法線方向から所望の角度αだけ傾けて注入しても構わない）。角度αは、例えば０度〜１１度の範囲とする。
【００３２】
これにより、ＳＯＩ層４であって、マスク６ａ’で部分的に覆われた部分の内側にまでチャネルストッパー領域７ａを拡大させることができる（図４（ａ）を参照）。こうしてチャネルストッパー領域７ａを拡大させ、さらに、図４（ｂ）に示すようにサイドウォールスペーサー６ｂ’を設けることで、バーズビーク８ａ下のチャネルストッパーイオン７の不純物濃度を十分に保持することができる。これにより、寄生ＭＯＳの形成をさらに抑制することが可能となる。
【００３３】
また、上記実施形態では、第２の耐酸化性の膜６ｂの硬さと第１の耐酸化性の膜６ａのそれとを同等にする場合について説明したが、本発明はこれに限定されるものではない。例えば、第２の耐酸化性の膜６ｂの硬さが第１の耐酸化性の膜６ａのそれよりも高くても構わない。なお、第２の耐酸化性の膜６ｂの形成条件（例えば、温度、ガス種、真空度など）を調節することで、第２の耐酸化性の膜６ｂの硬さを第１の耐酸化性の膜６ａのそれよりも高くすることができる。
【００３４】
これにより、サイドウォールスペーサー６ｂ’の硬さ（剛性）をマスク６ａ’のそれよりも高めることができる。従って、バーズビーク８ａを形成する際に伴うサイドウォールスペーサー６ｂ’の変形量（変形の度合い）を、サイドウォールスペーサー６ｂ’の硬さがマスク６ａ’と同等であった場合と比較して小さくすることができる（つまり、より変形しにくくすることができる。）。このため、ＳＯＩ層４であって、マスク６ａ’及びサイドウォールスペーサー６ｂ’によって部分的に覆われた部分の内側に向かって進行するバーズビーク８ａの形成をさらに抑制することができる。これにより、断面視した場合、バーズビーク８ａ間に大きな幅を持たせることができ、寄生ＭＯＳの形成を抑制することが可能となる。
【符号の説明】
【００３５】
１  ＳＯＩ基板、１ａ  ＳＯＩ基板、２  支持基板、３  ＢＯＸ層、４  ＳＯＩ層、５  パッド酸化膜、６ａ  第１の耐酸化性の膜、６ａ’  マスク、６ｂ  第２の耐酸化性の膜、６ｂ’  サイドウォールスペーサー、７  第２導電型の不純物、７ａ  チャネルストッパー領域、８  ＬＯＣＯＳ層、８ａ  バーズビーク、９  ゲート絶縁膜、１０  ゲート電極、１１  ソース領域、１２  ドレイン領域、１００  部分空乏型のＳＯＩ−ＭＯＳＦＥＴ、２００  部分空乏型のＳＯＩ−ＭＯＳＦＥＴ、２０１  寄生ＭＯＳ、２０２  支持基板、２０３  ＢＯＸ層、２０４  ＳＯＩ層、２０８  ＬＯＣＯＳ層、２０８ａ  バーズビーク、２０９  ゲート絶縁膜、２１０  ゲート電極、２１１  ソース領域、２１２  ドレイン領域、Ｗ１  本発明に係るＳＯＩ基板におけるチャネル幅、Ｗ２  従来例に係るＳＯＩ基板におけるチャネル幅、α  角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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