(57)【要約】【課題】ＳｉＧｅ等の半導体膜が形成された領域と、酸化シリコン膜から成るゲート絶縁膜が形成された領域とが同一基板上に形成される際に、ゲート絶縁膜を精度良く形成する。【解決手段】基板１０を熱酸化することにより、第１素子領域１０１及び第２素子領域２０１に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成し、かつ第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０に熱酸化膜を形成する。次いで、第４素子領域４０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する基板１０上に半導体膜４１４を成膜する。次いで、第３素子領域３０１に位置する熱酸化膜を除去する。次いで、第４素子領域４０１に位置する半導体膜４１４上、及び第３素子領域３０１に位置する基板１０上に第３ゲート絶縁膜３１０及び第４ゲート絶縁膜４１０を形成する。【選択図】図１
2011129712.tif 000002
【特許請求の範囲】
【請求項１】
基板に素子分離膜を形成することにより、第１チャネル型の第１トランジスタが形成される第１素子領域、第２チャネル型の第２トランジスタが形成される第２素子領域、第１チャネル型の第３トランジスタが形成される第３素子領域、及び第２チャネル型の第４トランジスタが形成される第４素子領域を互いに分離する工程と、
前記基板を熱酸化することにより、前記第１素子領域及び前記第２素子領域に、前記第１トランジスタの第１ゲート絶縁膜及び前記第２トランジスタの第２ゲート絶縁膜を形成し、かつ前記第３素子領域及び第４素子領域それぞれに位置する前記基板に熱酸化膜を形成する工程と、
前記第４素子領域に位置する前記熱酸化膜を除去する工程と、
前記第４素子領域に位置する前記基板上に、前記基板とは異なる材料からなる半導体膜を成膜する工程と、
前記第３素子領域に位置する前記熱酸化膜を除去する工程と、
前記第４素子領域に位置する前記半導体膜上、及び前記第３素子領域に位置する前記基板上に、酸化シリコンより誘電率が高い高誘電率膜を選択的に形成することにより、前記第３トランジスタの第３ゲート絶縁膜及び前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記半導体膜を成膜する工程において、前記素子分離膜、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記熱酸化膜をマスクとして前記基板に前記半導体膜を選択的にエピタキシャル成長させる半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記熱酸化膜を形成する工程の後、前記半導体膜を成膜する工程の前に、前記第１ゲート絶縁膜上及び前記第２ゲート絶縁膜上にマスク膜を選択的に形成する工程を備え、
さらに前記半導体膜を成膜する工程の後に、前記マスク膜を除去する工程を備える半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記マスク膜は、シリコン膜と、前記シリコン膜上に位置する酸化シリコン膜とを有する半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置の製造方法において、
前記第３ゲート絶縁膜及び前記第４ゲート絶縁膜を形成する工程の後に、前記第３ゲート絶縁膜上及び前記第４ゲート絶縁膜上に、前記第３トランジスタ及び前記第４トランジスタそれぞれのゲート電極となる金属含有膜を選択的に形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
基板と、
前記基板の第１回路領域に設けられ、第１ゲート絶縁膜及び第１ゲート電極を有する第１チャネル型の第１トランジスタと、
前記第１回路領域に設けられ、第２ゲート絶縁膜及び第２ゲート電極を有する第２チャネル型の第２トランジスタと、
前記基板の第２回路領域に設けられ、第３ゲート絶縁膜及び第３ゲート電極を有する第１チャネル型の第３トランジスタと、
前記第２回路領域に設けられ、第４ゲート絶縁膜及び第４ゲート電極を有する第２チャネル型の第４トランジスタと、
を備え、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、前記基板を熱酸化して形成された熱酸化膜により形成され、
前記第３ゲート絶縁膜は、酸化シリコンより誘電率が高い高誘電率材料により形成された第１高誘電率膜により形成されており、
前記第４ゲート絶縁膜は、前記第１高誘電率膜と同一の高誘電率材料により形成された第２高誘電率膜により形成されており、
さらに、前記基板と前記第４ゲート絶縁膜の間に位置し、前記基板とは異なる材料により形成された半導体膜を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１ゲート電極は、前記第１ゲート絶縁膜上に位置する第１シリコン膜を備えており、
前記第２ゲート電極は、前記第２ゲート絶縁膜上に位置する第２シリコン膜を備えており、
前記第３ゲート電極は、前記第３ゲート絶縁膜上に位置する第１金属含有膜を備えており、
前記第４ゲート電極は、前記第４ゲート絶縁膜上に位置する第２金属含有膜を備えている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１金属含有膜および前記第２金属含有膜は、Ｙ、Ｌａ、Ｍｇ、及びＡｌからなる第２群から選ばれた少なくとも一つを含む半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１高誘電率膜及び前記第２高誘電率膜は、比誘電率が６．０以下である半導体装置。
【請求項１０】
請求項６〜９のいずれかひとつに記載の半導体装置において、
前記半導体膜はＳｉＧｅ膜である半導体装置。
【請求項１１】
請求項６〜１０のいずれか一つに記載の半導体装置において、
前記第１高誘電率膜及び前記第２高誘電率膜は、Ｈｆ，Ｚｒ、Ａｌ、Ｔａ、及びＴｉからなる第１群から選ばれた少なくとも一つの金属を含む金属酸化膜、前記第１群から選ばれた少なくとも一つの金属及びＳｉを含むシリケート膜、又は前記シリケート膜に窒素を導入した窒化シリケート膜を含む半導体装置。
【請求項１２】
請求項６〜１１のいずれか一つに記載の半導体装置において、
前記熱酸化膜に窒素が導入されている半導体装置。
【請求項１３】
請求項６〜１２のいずれか一つに記載の半導体装置において、
前記基板に形成された素子分離膜と、
前記素子分離膜上に形成された抵抗素子と、
を備え、
前記抵抗素子は、シリコン膜により形成されている半導体装置。
【請求項１４】
請求項６〜１３のいずれか一つに記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタは、前記第３トランジスタ及び前記第４トランジスタより閾値電圧が高い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に複数の種類の電界効果型のトランジスタを有する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
最先端の半導体装置では、半導体装置の微細化による性能向上が期待できなくなっている。そのため、近年は、最表面に組成の異なる化合物半導体膜を形成することによってトランジスタや回路動作の特性を向上させることが検討されている。化合物半導体膜を用いることのメリットは、例えばＳｉに比べてキャリアの移動度が向上する点にある。
【０００３】
特許文献１には、ＣＭＯＳ構造のｐＭＯＳ部にＳｉＧｅからなる素子領域を形成することが記述されている。これはホールの移動度向上によるｐＭＯＳトランジスタの性能向上を目的としている。更に、ホール移動度向上を目的としてＧｅを含有した素子領域を形成することは、特許文献２及び特許文献３にも提案されている。
【０００４】
一方で、電界効果型のトランジスタを高速化するためには、ゲート絶縁膜やゲート電極材料を変更する必要が出てきている。具体的には、ゲート絶縁膜としては高誘電率膜、ゲート電極としては絶縁膜との界面に空乏層が生じないメタル材料が選択されている。
【０００５】
また、同一基板の上に複数種類のトランジスタを作りこむことが必要となる場合がある。例えば、高速で動作するデバイス、他の半導体基板とのインターフェイスになるデバイス、電子情報を記憶するデバイスを同一の基板に形成する場合には、それぞれのデバイスの目的に合わせたトランジスタをそれぞれ作製する必要がある
（例えば特許文献４）。
【０００６】
また特許文献５には、異なる電源電圧を用いるトランジスタでは膜厚の異なる複数のゲート絶縁膜を形成すること（マルチゲート絶縁膜形成）が記述されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−７９７５７号公報
【特許文献２】特表２００２−５３９６１３号公報
【特許文献３】特開２００７−１６５８６７号公報
【特許文献４】特開２００５−２６６７７号公報
【特許文献５】特開２００５−７９２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
同一基板上に複数種類の電界効果型のトランジスタを有する半導体装置として、本発明者は、例えば図７に示す半導体装置（この場合は少なくとも４種類の電界効果型のトランジスタを有する）を考えた。この半導体装置は、シリコン基板７４０の上に第１及び第２のトランジスタ７００，７１０と、第３及び第４のトランジスタ７２０，７３０を備えている。第１及び第２のトランジスタ７００，７１０は二酸化シリコン膜（あるいは酸窒化シリコン膜）からなるゲート絶縁膜７０２，７１２を有しており、第３及び第４のトランジスタ７２０，７３０は高誘電率膜からなるゲート絶縁膜７２２，７３２を有している。また第４のトランジスタ７３０は、ゲート絶縁膜７３２の下に半導体膜７３１（シリコン以外の半導体膜）を有している。また第１及び第２のトランジスタ７００，７１０のゲート電極７０４，７１４はポリシリコン膜により形成され、第３及び第４のトランジスタ７２０，７３０のゲート電極７２４，７３４は、それぞれ金属膜７２８，７３８の上にポリシリコン膜７２７，７３７を積層した構成を有している。シリコン以外の半導体膜をゲート絶縁膜の下に形成する理由は、例えば、キャリア移動度の大きな半導体膜をチャネルとして用いることによってトランジスタ特性を上げられるからである。
【０００９】
シリコン以外の半導体膜上に、シリコン上と同じような良質の二酸化シリコン膜を形成することは困難であることはよく知られている。図７に示したような、シリコンと一部にシリコン以外の半導体膜を共存させた基板を用いてこのような半導体装置を製造するためには、製造工程を工夫する必要があることを本発明者は見出した。
特許文献５で開示されているマルチゲート絶縁膜の形成方法は、活性領域を８００℃でウェット酸化し、その後、比較的薄いゲート絶縁膜を形成する領域ではフッ酸溶液を用いて酸化膜を除去し、かつ厚いゲート酸化膜を必要とする領域では酸化膜を残した状態にして、改めてゲート酸化を行うことで、複数膜厚のゲート絶縁膜を同一基板上に形成している。この方法を用いて図７に示したような半導体装置を形成すると、シリコン以外の半導体膜が形成された領域では問題が生じる。シリコン以外の半導体として特許文献１のＳｉＧｅあるいはＧｅを例に取ると、Ｇｅがあることにより熱酸化時に増速酸化が生じて厚い酸化膜しか形成できず、また膜厚制御が難しい、Ｇｅの酸化物を膜中に含むのでＳｉＯ２と比較すると信頼性が著しく悪い、ＳｉＧｅ膜の酸化されない領域においてＧｅの再分布が生じてＳｉＧｅあるいはＧｅを用いる本来の目的を阻害するなどの問題が生ずる。Ｓｉに較べて耐熱性で劣るＩＩＩ-Ｖ族化合物半導体などでも程度の違いは有っても、これらの問題は生ずる。熱酸化の代替案としてＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で二酸化シリコン膜を形成することが考えられる。しかしながら、ＣＶＤ法でＳｉ上に二酸化シリコン膜を形成すると、熱酸化膜に較べて半導体界面に欠陥準位が多く、長期信頼性の点で問題がある。即ち、シリコン上とシリコン以外の半導体上に同時に良質のゲート絶縁膜を形成することができない。
【００１０】
それに加えて製造プロセス面でも形状不良の問題がある。ゲート電極（７０４，７１４，７２４，７３４）をドライエッチングで加工すると側面に反応堆積物が形成される。ゲート電極の加工には酸化性の成分が含まれていることが多いため、この反応堆積物を除去するためにフッ酸などの薬液を用いた後処理を必要とする。ＣＶＤ法で形成した二酸化シリコン膜は熱酸化膜に較べるとエッチング耐性が低いため、ゲート絶縁膜７０２，７１２を製造した後に行われるウェットエッチングプロセスによって、ゲート絶縁膜７０２，７１２の側面には凹部７０３が形成されてしまう。
【００１１】
このように、第４のトランジスタ７３０が形成される領域にＳｉＧｅなどの半導体膜を形成し、第１及び第２のトランジスタ７００，７１０のゲート絶縁膜の品質を従来のシリコンプロセスレベルに保つと共に、設計形状を精度良く実現することは難しかった。
【課題を解決するための手段】
【００１２】
本発明によれば、基板に素子分離膜を形成することにより、第１チャネル型の第１トランジスタが形成される第１素子領域、第２チャネル型の第２トランジスタが形成される第２素子領域、第１チャネル型の第３トランジスタが形成される第３素子領域、及び第２チャネル型の第４トランジスタが形成される第４素子領域を互いに分離する工程と、
前記基板を熱酸化することにより、前記第１素子領域及び前記第２素子領域に、前記第１トランジスタの第１ゲート絶縁膜及び前記第２トランジスタの第２ゲート絶縁膜を形成し、かつ前記第３素子領域及び第４素子領域それぞれに位置する前記基板に熱酸化膜を形成する工程と、
前記第４素子領域に位置する前記熱酸化膜を除去する工程と、
前記第４素子領域に位置する前記基板上に、前記基板とは異なる材料からなる半導体膜を成膜する工程と、
前記第３素子領域に位置する前記熱酸化膜を除去する工程と、
前記第４素子領域に位置する前記半導体膜上、及び前記第３素子領域に位置する前記基板上に、酸化シリコンより誘電率が高い高誘電率膜を選択的に形成することにより、前記第３トランジスタの第３ゲート絶縁膜及び前記第４トランジスタの第４ゲート絶縁膜を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１３】
この半導体装置の製造方法によれば、半導体膜を形成する前に、第１ゲート絶縁膜及び第２ゲート絶縁膜を熱酸化法により形成している。このため、第１素子領域及び第２素子領域に位置する基板のシリコン表面に良質のゲート絶縁膜を形成することができ、また第１ゲート絶縁膜及び第２ゲート絶縁膜の膜厚を精度よく制御することができる。また第１ゲート絶縁膜及び第２ゲート絶縁膜は熱酸化法により形成されているため、薬液に対する耐性が高くなり、側面に凹部が形成されることを抑制できる。
【００１４】
一方、第１ゲート絶縁膜及び第２ゲート絶縁膜を形成するときに、第４素子領域に位置する基板にも熱酸化膜が形成されるが、この熱酸化膜を除去した後に、第４素子領域に位置する基板に半導体膜を形成している。
【００１５】
従って、第４のトランジスタが形成される第４素子領域に半導体膜を形成すると共に、第１及び第２のトランジスタのゲート絶縁膜を高品質に形成でき、設計形状を精度よく実現することができる。
【００１６】
本発明によれば、基板と、
前記基板の第１回路領域に設けられ、第１ゲート絶縁膜及び第１ゲート電極を有する第１チャネル型の第１トランジスタと、
前記第１回路領域に設けられ、第２ゲート絶縁膜及び第２ゲート電極を有する第２チャネル型の第２トランジスタと、
前記基板の第２回路領域に設けられ、第３ゲート絶縁膜及び第３ゲート電極を有する第１チャネル型の第３トランジスタと、
前記第２回路領域に設けられ、第４ゲート絶縁膜及び第４ゲート電極を有する第２チャネル型の第４トランジスタと、
を備え、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、前記基板を熱酸化して形成された熱酸化膜により形成され、
前記第３ゲート絶縁膜は、酸化シリコンより誘電率が高い高誘電率材料により形成された第１高誘電率膜により形成されており、
前記第４ゲート絶縁膜は、前記第１高誘電率膜と同一の高誘電率材料により形成された第２高誘電率膜により形成されており、
さらに、前記基板と前記第４ゲート絶縁膜の間に位置し、前記基板とは異なる材料により形成された半導体膜を備える半導体装置が提供される。
【発明の効果】
【００１７】
本発明によれば、第４のトランジスタが形成される領域にＳｉＧｅなどの半導体膜を形成し、第１及び第２のトランジスタのゲート絶縁膜の品質を従来のシリコンプロセスレベルに保つと共に、設計形状を精度良く実現することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２ａ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｂ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｃ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｄ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｅ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｆ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｇ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｈ】図１に示した半導体装置の製造方法を示す断面図である。
【図２ｉ】図１に示した半導体装置の製造方法を示す断面図である。
【図３ａ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｂ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｃ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｄ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｅ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｆ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｇ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｈ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図３ｉ】第２の実施形態にかかる半導体装置の製造方法を示す断面図である。
【図４】第３の実施形態にかかる半導体装置の構成を示す断面図である。
【図５】第４の実施形態にかかる半導体装置の構成を示す断面図である。
【図６】実施例にかかる半導体装置と比較例にかかる半導体装置のＴＤＤＢ信頼性を評価した結果を示すグラフである。
【図７】発明者が発明に際して想定したトランジスタの構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、基板１０、第１チャネル型（例えばｎチャネル型）の第１トランジスタ１００、第２チャネル型（例えばｐ型）の第２トランジスタ２００、第１チャネル型の第３トランジスタ３００、及び第２チャネル型の第４トランジスタ４００を備える。基板１０は、例えばシリコン基板である。ここで、シリコン基板としては半導体素子が形成される最表面にシリコンがあるもので、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、シリコン以外の半導体上にシリコン膜が形成された例えば歪Ｓｉ／ＳｉＧｅ／Ｉｎｓｕｌａｔｏｒなども含まれる。また、他の半導体基板であってもよい。第１トランジスタ１００は、基板１０の第１回路領域１２に設けられ、第１ゲート絶縁膜１１０及び第１ゲート電極１２０を有している。第２トランジスタ２００は第１回路領域１２に設けられ、第２ゲート絶縁膜２１０及び第２ゲート電極２２０を有している。第３トランジスタ３００は、基板１０の第２回路領域１４に設けられ、第３ゲート絶縁膜３１０及び第３ゲート電極３２０を有している。第４トランジスタ４００は第２回路領域１４に設けられ、第４ゲート絶縁膜４１０及び第４ゲート電極４２０を有している。第１回路領域１２には、第１トランジスタ１００及び第２トランジスタ２００を用いて第１回路が形成され、第２回路領域１４には、第３トランジスタ３００及び第４トランジスタ４００を用いて第２回路が形成される。第１回路は第２回路に対して高電圧で動作する回路であり、第２回路は第１回路に対して高速で操作する回路である。このため、第１トランジスタ１００及び第２トランジスタ２００は、第３トランジスタ３００及び第４トランジスタ４００に対して閾値電圧が高い。第１トランジスタ１００及び第２トランジスタ２００は例えば第１のＣＭＯＳトランジスタを構成しており、第３トランジスタ３００及び第４トランジスタ４００は例えば第２のＣＭＯＳトランジスタを構成している。
【００２１】
第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０は、基板１０を熱酸化して形成された熱酸化膜１１２，２１２、例えば熱酸化シリコン膜により形成されている。第３ゲート絶縁膜３１０は第１高誘電率膜３１２により形成されている。第１高誘電率膜３１２は、酸化シリコンより誘電率が高い高誘電率材料により形成されている。第４ゲート絶縁膜４１０は、第１高誘電率膜３１２と同一の高誘電率材料により形成された第２高誘電率膜４１２により形成されている。
【００２２】
また、第４素子領域には半導体膜４１４が形成されている、半導体膜４１４は、基板１０と第４ゲート絶縁膜４１０の間に位置しており、基板１０とは異なる材料により形成されている。半導体膜４１４は、例えばＳｉＧｅ膜である。この場合、Ｇｅの濃度は、例えば２０〜５０atoms％である。ただし、半導体膜４１４は、Ｇｅ膜、歪Ｓｉ層、ＧａＡＳ層、ＧａＮ層、ＳｉＧｅＣ層、又はＳｉＣ層であってもよい。また半導体膜４１４がＳｉＣ層である場合、半導体膜４１４を第３素子領域３０１に位置する基板１０に形成してもよい。
【００２３】
第１高誘電率膜３１２及び第２高誘電率膜４１２は、例えばＨｆ，Ｚｒ、Ａｌ、Ｔａ、及びＴｉからなる第１群から選ばれた少なくとも一つの金属を含む金属酸化膜、第１群から選ばれた少なくとも一つの金属及びＳｉを含むシリケート膜、又はこのシリケート膜に窒素を導入した窒化シリケート膜を含んでいる。また第１高誘電率膜３１２及び第２高誘電率膜４１２は、上記した金属酸化膜、シリケート膜、および窒化シリケート膜を複数積層した膜であってもよく、高誘電率膜と薄いＳｉＯ２膜かＳｉＯＮ膜の積層膜でもよい。この高誘電率材料により形成される膜は、例えば比誘電率が６．０以下である。
【００２４】
本実施形態において、第１トランジスタ１００の第１ゲート電極１２０はポリシリコンやアモルファスシリコンなどのシリコン膜１２２により形成され、第２トランジスタ２００の第２ゲート電極２２０はポリシリコンやアモルファスシリコンなどのシリコン膜２２２により形成される。また第３トランジスタ３００の第３ゲート電極３２０は、金属含有膜３２４およびポリシリコンやアモルファスシリコンなどのシリコン膜３２２をこの順に積層した積層膜により形成され、第４トランジスタ４００の第４ゲート電極４２０は、金属含有膜４２４およびポリシリコンやアモルファスシリコンなどのシリコン膜４２２をこの順に積層した積層膜により形成される。金属含有膜３２４，４２４は、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ、Ｔａ、ＴａＮ、Ｃｏ、Ｐｔ、Ａｕ、Ｒｅ、Ｒｕ、Ｐｄ、Ｉｒ、ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉなどの金属、金属窒化物、又はシリサイド膜である。
【００２５】
また第１トランジスタ１００、第２トランジスタ２００、第３トランジスタ３００、および第４トランジスタ４００は、さらにサイドウォールスペーサ膜１３０，２３０，３３０，４３０、エクステンション領域（ソースドレインエクステンション）１４０，２４０，３４０，４４０、ならびにソース及びドレインとなる高濃度不純物拡散領域１５０，２５０，３５０，４５０を備える。
【００２６】
また素子分離膜１０２上には、抵抗素子５２２が形成される。本実施形態において抵抗素子５２２は、ポリシリコンやアモルファスシリコンなどのシリコンにより形成されている。
【００２７】
記載は省略したが、通常のトランジスタ同様に、ソースドレイン領域の表面およびゲート電極最上層にあるシリコン膜の表面にはシリサイド膜が形成されることで、寄生抵抗の低減をはかっている。このようなトランジスタおよびその他の半導体素子を形成した後、層間膜形成、多層配線構造の形成を経て、半導体装置が完成する。
【００２８】
図２（ａ）〜図２（ｉ）の各図は、図１に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法の概略は、以下の通りである。まず、基板１０に素子分離膜１０２を形成することにより、第１トランジスタ１００が形成される第１素子領域１０１、第２トランジスタ２００が形成される第２素子領域２０１、第３トランジスタ３００が形成される第３素子領域３０１、及び第４トランジスタ４００が形成される第４素子領域４０１を互いに分離する。次いで、基板１０を熱酸化することにより、第１素子領域１０１及び第２素子領域２０１に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成し、かつ第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０に熱酸化膜３０４，４０４を形成する。次いで、第４素子領域４０１に位置する熱酸化膜４０４を除去する。次いで、第４素子領域４０１に位置する基板１０上に半導体膜４１４を成膜する。次いで、第３素子領域３０１に位置する熱酸化膜３０４を除去する。次いで、第４素子領域４０１に位置する半導体膜４１４上、及び第３素子領域３０１に位置する基板１０上に、高誘電率膜を選択的に形成することにより、第３ゲート絶縁膜３１０及び第４ゲート絶縁膜４１０を形成する。以下、詳細に説明する。
【００２９】
まず図２（ａ）に示すように、基板１０に素子分離膜１０２を形成し、第１素子領域１０１、第２素子領域２０１、第３素子領域３０１、及び第４素子領域４０１を互いに分離する。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。次いで、基板１０を熱酸化する。これにより、第１素子領域１０１に位置する基板１０には、熱酸化膜１１２からなる第１ゲート絶縁膜１１０が形成され、第２素子領域２０１には、熱酸化膜２１２からなる第２ゲート絶縁膜２１０が形成される。第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０の厚さは、例えば３〜１０ｎｍであるが、この厚さは第１トランジスタ１００及び第２トランジスタ２００に要求される耐圧（用いられる電源電圧に応じて決められる）や閾値電圧によって適宜設定される。またこの処理において、第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０には、熱酸化膜３０４，４０４が形成される。
【００３０】
熱酸化工程における処理温度は、例えば７５０〜１１００℃である。また、熱酸化工程における雰囲気は、酸素ガス又は酸素と水素の混合ガス、水蒸気を少なくとも１種類含む雰囲気、或いはこれらにＨＣｌ、ＤＣＥ、Ｎ２、Ａｒガスが適宜複数選択されて加えられる。熱酸化処理に用いられる装置は、例えば抵抗加熱を熱源とした拡散炉、又はランプ照射源を有する枚葉処理のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置である。
【００３１】
なお、熱酸化処理の後に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０に窒素を導入するプロセスを実施して、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を熱酸窒化膜（ＳｉＯＮ）にしてもよい。窒素の導入には、熱拡散炉やＲＴＰ装置を使用し、ＮＯ、ＮＨ３、Ｎ２Ｏ、ＮＯ２、Ｎ２の少なくとも一種類のガスを使ってもよいし、Ｐｌａｓｍａ源を有した装置で活性化したＮ原子、Ｎラジカル、Ｎイオンを発生させてＳｉＯ２と反応させてもよい。
【００３２】
次いで図２（ｂ）に示すように、基板１０上にレジストパターン５０を形成する。レジストパターン５０は、第１素子領域１０１、第２素子領域２０１、及び第３素子領域３０１を覆っているが、第４素子領域４０１を覆っていない。次いで、レジストパターン５０をマスクとして基板１０をウェットエッチングする。エッチング液には、例えばＨＦ系の薬液、例えばＨＦ溶液をＨ２Ｏで希釈した溶液、又はＮＨ４ＦやＨＦ、Ｈ２Ｏなどを適宜混合させた溶液が用いられる。これにより、第４素子領域４０１に位置していた熱酸化膜４０４は除去され、基板１０が露出する。
【００３３】
その後、図２（ｃ）に示すようにレジストパターン５０を除去し、次いで、素子分離膜１０２、第１ゲート絶縁膜１１０、第２ゲート絶縁膜２１０、及び熱酸化膜３０４をマスクとして、基板１０に半導体膜を選択的にエピタキシャル成長させる。これにより、第４素子領域４０１に位置する基板１０には、半導体膜４１４が形成される。半導体膜４１４の膜厚は、例えば５〜１５ｎｍである。半導体膜４１４の成膜は、例えばＲＴＰ装置と炉で行う。半導体膜４１４がＳｉＧｅ膜である場合、原料ガスは、Ｓｉ供給源としてＳｉＨ４やＤＣＳ（Dichlorosilane）を用いることができ、Ｇｅの供給源としてＧｅＨ４を用いることができる。これらの原料ガスは、Ｎ２やＡｒ、Ｈｅ等で適宜希釈して用いられてもよい。更に還元材としてＨＣｌを、ベースガスとしてＨ２などを用いる。なお、プロセス圧力やガス流量、温度、および成膜時間などは、基板１０が露出している部分のみに半導体膜４１４が成膜されるように、使用する装置にあわせて適宜設定される。
【００３４】
次いで図２（ｄ）に示すように、基板１０上にレジストパターン５１を形成する。レジストパターン５１は、第１素子領域１０１、第２素子領域２０１、及び第４素子領域４０１を覆っているが、第３素子領域３０１を覆っていない。次いで、レジストパターン５１をマスクとして基板１０をウェットエッチングする。エッチング液には、例えばＨＦ系の薬液、例えばＨＦ溶液をＨ２Ｏで希釈した溶液、又はＮＨ４ＦやＨＦ、Ｈ２Ｏなどを適宜混合させた溶液が用いられる。これにより、第３素子領域３０１に位置していた熱酸化膜３０４は除去され、基板１０が露出する。
【００３５】
その後、図２（ｅ）に示すようにレジストパターン５１を除去する。
【００３６】
次いで、図２（ｆ）に示すように、第３素子領域３０１に位置する基板１０上および第４素子領域４０１に位置する半導体膜４１４上に、高誘電率膜６０２を、ＣＶＤ法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの気相法により成膜する。この工程において高誘電率膜６０２は、第１素子領域１０１に位置する第１ゲート絶縁膜１１０上、第２素子領域２０１に位置する第２ゲート絶縁膜２１０上、および素子分離膜１０２上にも成膜される。なお、成膜時の雰囲気は、上記金属を含む原材料ガスと酸素を含むガス（酸素、オゾンガス、Ｈ２Ｏなど）、必要に応じてＳｉを含む原料ガス、更にプロセスを制御するために必要な希釈ガスなどから構成される。高誘電率膜６０２に窒素を含有させる場合には、Ｎ２を主原料としたプラズマ窒化やＮＨ３やＮＯ、Ｎ２Ｏ等の窒化ガスを含んだ雰囲気での熱処理などが施される。
【００３７】
次いで、高誘電率膜６０２上に金属含有膜６０４を成膜する。金属含有膜６０４は、例えばスパッタリング法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法、又はＡＬＤ法で形成される。
【００３８】
次いで図２（ｇ）に示すように、金属含有膜６０４上にレジストパターン５２を形成する。レジストパターン５２は、第３素子領域３０１及び第４素子領域４０１を覆っており、第１素子領域１０１、第２素子領域２０１、及び素子分離膜１０２のうち抵抗素子５２２が形成される領域を覆っていない。次いで、レジストパターン５２をマスクとしてエッチングを行う。これにより、第１素子領域１０１及び第２素子領域２０１、ならびに素子分離膜１０２のうち抵抗素子５２２が形成される領域に位置する高誘電率膜６０２及び金属含有膜６０４が除去される。そして、第１高誘電率膜３１２からなる第３ゲート絶縁膜３１０及び第２高誘電率膜４１２からなる第４ゲート絶縁膜４１０、ならびに金属含有膜３２４，４２４が形成される。このエッチングをウェットエッチングで行う場合、エッチング液には、例えばＮＨ４ＯＨとＨ２Ｏ２を中心としたエッチング液などのアルカリ系のエッチング液、または、Ｈ２Ｏ２のみのエッチング液を用いることができる。
【００３９】
その後、図２（ｈ）に示すように、レジストパターン５２を除去し、次いで、第１素子領域１０１、第２素子領域２０１、第３素子領域３０１、第４素子領域４０１、及び素子分離膜１０２上に、ポリシリコンやアモルファスシリコンなどのシリコン膜６０５を形成する。シリコン膜６０５は、例えばＣＶＤ炉や急速昇降温加熱炉（ＲＴＰ炉）を用いたＣＶＤ法により形成される。原料ガスとしては、例えばＳｉＨ４又はＤＣＳを用いることができる。
【００４０】
次いで図２（ｉ）に示すように、シリコン膜６０５と金属含有膜３２４，４２４およびゲート絶縁膜１１２，２１２，３１２，４１２を選択的に除去する。この処理は、例えばシリコン膜６０５上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしたドライエッチングを行う処理である。これにより、第１ゲート電極１２０、第２ゲート電極２２０、第３ゲート電極３２０のシリコン膜３２２、第４ゲート電極４２０のシリコン膜４２２、及び抵抗素子５２２が形成される。その後、レジストパターンを除去する。
【００４１】
次いで、第１素子領域１０１及び第３素子領域３０１をレジスト膜（図示せず）で覆い、このレジスト膜、素子分離膜１０２、第２ゲート電極２２０、及び第４ゲート電極４２０をマスクとして第２導電型の不純物をイオン注入する。これにより、エクステンション領域２４０，４４０が形成される。その後、レジスト膜を除去する。次いで、第２素子領域２０１及び第４素子領域４０１をレジスト膜（図示せず）で覆い、このレジスト膜、素子分離膜１０２、第１ゲート電極１２０、及び第３ゲート電極３２０をマスクとして第１導電型の不純物をイオン注入する。これにより、エクステンション領域１４０，３４０が形成される。その後、レジスト膜を除去する。このイオン注入工程は、必要に応じて、４種類のトランジスタ１００，２００，３００，４００のそれぞれに対して別々に行なうこともできる。
【００４２】
次いで、第１素子領域１０１、第２素子領域２０１、第３素子領域３０１、第４素子領域４０１、及び素子分離膜１０２上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールスペーサ膜１３０，２３０，３３０，４３０が形成される。
【００４３】
次いで、第１素子領域１０１及び第３素子領域３０１をレジスト膜（図示せず）で覆い、このレジスト膜、サイドウォールスペーサ膜２３０，４３０、素子分離膜１０２、第２ゲート電極２２０、及び第４ゲート電極４２０をマスクとして第２導電型の不純物をイオン注入する。これにより、高濃度不純物拡散領域２５０，４５０が形成される。その後、レジスト膜を除去する。次いで、第２素子領域２０１及び第４素子領域４０１をレジスト膜（図示せず）で覆い、このレジスト膜、サイドウォールスペーサ膜１３０，３３０、素子分離膜１０２、第１ゲート電極１２０、及び第３ゲート電極３２０をマスクとして第１導電型の不純物をイオン注入する。これにより、高濃度不純物拡散領域１５０，３５０が形成される。その後、レジスト膜を除去する。
【００４４】
このようにして、図１に示した第１トランジスタ１００、第２トランジスタ２００、第３トランジスタ３００、第４トランジスタ４００、及び抵抗素子５２２が形成される。
【００４５】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、半導体膜４１４を形成する前に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を熱酸化法により基板１０（シリコン）上に形成している。このため、第１素子領域１０１及び第２素子領域２０１に位置する基板１０上に信頼性の高いゲート絶縁膜を形成することができ、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０の膜厚を精度よく制御することができる。また第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０は熱酸化法により形成されているため、薬液に対する耐性が高くなり、側面に凹部が形成されることを抑制できる。このため、各ゲート絶縁膜の品質を一般的なシリコンプロセスレベルに保つと共に、設計形状を精度良く実現することができる。
【００４６】
一方、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成するときに、第４素子領域４０１に位置する基板にも熱酸化膜４０４が形成されるが、この熱酸化膜４０４を除去した後に、第４素子領域４０１に位置する基板１０に半導体膜４１４を形成している。
【００４７】
従って、第４トランジスタ４００が形成される第４素子領域４０１に半導体膜４１４を形成すると共に、第１トランジスタ１００のゲート絶縁膜１１０及び第２トランジスタ２００の第２ゲート絶縁膜２１０の形状を精度よく設計の形状にすることができる。この結果、半導体装置のゲートリーク電流の増大を抑制することができ、またＴＤＤＢ（Time Dependent Dielectric Breakdown）特性が向上する。
【００４８】
また半導体膜４１４を形成する前に熱酸化を行っているため、半導体膜４１４の表面に酸化膜が形成されることが抑制される。このため、第４トランジスタ４００の特性が劣化することを抑制できる。
【００４９】
また、素子分離膜１０２、第１ゲート絶縁膜１１０、第２ゲート絶縁膜２１０、及び熱酸化膜３０４をマスクとして、基板１０に半導体膜４１４を選択的にエピタキシャル成長させている。このため、半導体膜４１４を形成するときのマスクを別に形成する必要がなくなり、製造工程数を少なくすることができる。
【００５０】
（第２の実施形態）
図３（ａ）〜図３（ｉ）の各図は、第２の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、第１ゲート絶縁膜１１０、第２ゲート絶縁膜２１０、及び熱酸化膜３０４，４０４を形成する工程の後、熱酸化膜４０４を除去する工程の前に、第１ゲート絶縁膜１１０上及び第２ゲート絶縁膜２１０上にマスク膜としてのアモルファスシリコン膜６０８及び酸化シリコン膜６０６を選択的に形成する工程を備える点を除いて、第１の実施形態にかかる半導体装置の製造方法と同様である。また本実施形態によって製造される半導体装置は、図１に示した半導体装置と同様である。以下、詳細に説明する。
【００５１】
まず図３（ａ）に示すように、基板１０に素子分離膜１０２、第１ゲート絶縁膜１１０、第２ゲート絶縁膜２１０、及び熱酸化膜３０４，４０４を形成する。これらの形成方法は第１の実施形態と同様である。
【００５２】
次いで、素子分離膜１０２、第１ゲート絶縁膜１１０、第２ゲート絶縁膜２１０、及び熱酸化膜３０４，４０４それぞれの上に、シリコン膜６０８、例えばアモルファスシリコン膜を、例えばＣＶＤ法により形成する。シリコン膜６０８の厚さは、例えば３ｎｍ以上２０ｎｍ以下である。次いで、シリコン膜６０８上に、ハードマスクとしての酸化シリコン膜６０６を、例えばＣＶＤ法により形成する。酸化シリコン膜６０６の厚さは、例えば５ｎｍ以上２０ｎｍ以下である。
【００５３】
次いで図３（ｂ）に示すように、酸化シリコン膜６０６上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコン膜６０６をエッチングし、さらにシリコン膜６０８をエッチングする。これにより酸化シリコン膜６０６及びシリコン膜６０８は、熱酸化膜３０４，４０４の上及び素子分離膜１０２のうち抵抗素子５２２（図１に図示）が形成される領域の上から除去される。その後、レジストパターンを除去する。
【００５４】
次いで図３（ｃ）に示すように、基板１０上にレジストパターン５３を形成する。レジストパターン５３は、第１素子領域１０１、第２素子領域２０１、及び第３素子領域３０１を覆っているが、第４素子領域４０１を覆っていない。次いで、レジストパターン５３をマスクとしてエッチングを行う。これにより、第４素子領域４０１に位置していた熱酸化膜４０４が除去される。
【００５５】
その後、図３（ｄ）に示すように、レジストパターン５３を除去する。次いで第４素子領域４０１に位置する基板１０上に、半導体膜４１４を選択的に成長させる。この工程は第１の実施形態と同様である。
【００５６】
次いで図３（ｅ）に示すように、酸化シリコン膜３０４をエッチングする。これにより第３素子領域３０１に位置していた熱酸化膜３０４が除去され、また第１素子領域１０１及び第２素子領域２０１などに残っていた酸化シリコン膜６０６も除去される。このとき、シリコン膜６０８がエッチングストッパーとして機能するため、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０はダメージを受けない。
【００５７】
次いで図３（ｆ）に示すように、第３素子領域３０１に位置する基板１０上および第４素子領域４０１に位置する半導体膜４１４上に、高誘電率膜６０２を、ＣＶＤ法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの気相法により成膜する。この工程において高誘電率膜６０２は、第１素子領域１０１に位置する第１ゲート絶縁膜１１０上、第２素子領域２０１に位置する第２ゲート絶縁膜２１０上、および素子分離膜１０２上にも成膜される。なお、成膜時の雰囲気は、第１の実施形態と同様の金属を含む原材料ガスと酸素を含むガス（酸素、オゾンガス、Ｈ２Ｏなど）、必要に応じてＳｉを含む原料ガス、更にプロセスを制御するために必要な希釈ガスなどから構成される。高誘電率膜６０２に窒素を含有させる場合には、Ｎ２を主原料としたプラズマ窒化やＮＨ３やＮＯ、Ｎ２Ｏ等の窒化ガスを含んだ雰囲気での熱処理などが施される。
次いで、高誘電率膜６０２上に金属含有膜６０４を成膜する。金属含有膜６０４は、例えばスパッタリング法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法、又はＡＬＤ法で形成される。
【００５８】
次いで図３（ｇ）に示すように、金属含有膜６０４上にレジストパターン５２を形成する。次いで、レジストパターン５２をマスクとしてエッチングを行う。これにより、第１素子領域１０１及び第２素子領域２０１、ならびに素子分離膜１０２のうち抵抗素子５２２が形成される領域に位置する高誘電率膜６０２及び金属含有膜６０４が除去される。そして、第１高誘電率膜３１２からなる第３ゲート絶縁膜３１０及び第２高誘電率膜４１２からなる第４ゲート絶縁膜４１０、ならびに金属含有膜３２４，４２４が形成される。このエッチングをウェットエッチングで行う場合、エッチング液には、例えばＮＨ４ＯＨとＨ２Ｏ２を中心としたエッチング液などのアルカリ系のエッチング液、または、Ｈ２Ｏ２のみのエッチング液を用いることができる。これらの形成方法は、第１高誘電率膜３１２及び第２高誘電率膜４１２となる高誘電率膜６０２を形成するときに、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０がシリコン膜６０８によって被覆されている点を除いて、第１の実施形態において説明した方法と同様である。そして高誘電率膜６０２を除去する工程において、シリコン膜６０８は第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０をエッチングから保護する膜として機能する。この工程の後の状態において、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０上にはシリコン膜６０８が残っている。
【００５９】
その後、図３（ｈ）に示すように、レジストパターン５２を除去し、次いで、第１素子領域１０１、第２素子領域２０１、第３素子領域３０１、第４素子領域４０１、及び素子分離膜１０２上に、ポリシリコンやアモルファスシリコンなどのシリコン膜６０５を形成する。この形成方法は図２（ｈ）を用いて説明した内容と同じである。ただしこの工程において、第１ゲート絶縁膜１１０上に位置していたシリコン膜６０８は第１ゲート電極１２０と一体化し、第２ゲート絶縁膜２１０上に位置していたシリコン膜６０８は第２ゲート電極２２０と一体化する。
【００６０】
その後の工程は、第１の実施形態と同様である。
【００６１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また半導体膜４１４を選択成長させるときに、第１素子領域１０１及び第２素子領域２０１にも異物が成長する可能性がある。しかし本実施形態では、半導体膜４１４を選択成長させるときには第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０は、酸化シリコン膜６０６によって覆われている。このため、第１素子領域１０１及び第２素子領域２０１に異物が成長したとしても、この異物は酸化シリコン膜６０６上に位置することになる。そして酸化シリコン膜６０６は、第１ゲート電極１２０及び第２ゲート電極２２０を形成する前に除去される。従って、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０の上に選択不良の異物が残ることが抑制される。
【００６２】
また、半導体膜４１４を選択成長させる前に基板１０を洗浄することがある。この洗浄工程において、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０は、酸化シリコン膜６０６によって覆われている。従って、洗浄工程において第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０にダメージが生じることが抑制される。
【００６３】
また高誘電率膜６０２を除去する工程において、シリコン膜６０８は第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０をエッチングから保護する膜として機能する。従って、高誘電率膜６０２を除去するときに第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０にダメージが生じることが抑制される。
【００６４】
（第３の実施形態）
図４は、第３の実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて図１に示した半導体装置と同様の構成である。
【００６５】
。
まず、第３トランジスタ３００の第３ゲート絶縁膜３１０は、酸窒化膜３１６及び第１高誘電率膜３１２によって形成されており、第４トランジスタ４００の第４ゲート絶縁膜４１０は、酸窒化膜４１６及び第２高誘電率膜４１２によって形成されている。酸窒化膜３１６は基板１０と第１高誘電率膜３１２の間に位置しており、酸窒化膜４１６は半導体膜４１４と第２高誘電率膜４１２の間に位置している。
【００６６】
また第３トランジスタ３００の第３ゲート電極３２０は閾値電圧調整用の金属含有膜３２６を有しており、第４トランジスタ４００の第４ゲート電極４２０は閾値電圧調整用の金属含有膜４２６を有している。金属含有膜３２６，４２６は、Ｙ、Ｌａ、Ｍｇ、及びＡｌからなる第２群から選ばれた少なくとも一つを含んでいる。なお金属含有膜３２６，３４６の代わりに、第２群から選ばれた少なくとも一つの酸化膜（金属酸化膜）が設けられてもよい。なお第３トランジスタ３００と第４トランジスタ４００はチャネル型が異なっているため、金属含有膜３２６が含有する金属は、金属含有膜４２６が含有する金属とは異なっている。
【００６７】
この半導体装置の製造方法は、以下の点を除いて、第１又は第２の実施形態にかかる半導体装置の製造方法と同様である。まず、半導体膜４１４を形成した後、高誘電率膜６０２を形成する前に酸窒化膜３１６，４１６となる酸窒化膜を形成する工程を有している。また、高誘電率膜６０２を形成した後、金属含有膜６０４を形成する工程の前に、金属含有膜３２６を第３素子領域３０１に選択的に形成する工程及び金属含有膜４２６を第４素子領域４０１に選択的に形成する工程を有している。
【００６８】
第１および第２の実施形態同様、シリサイド層の形成および層間膜、多層配線層の形成を経て、半導体装置が完成する。
【００６９】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。
【００７０】
（第四の実施形態）
図５は、第４の実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて図１に示した半導体装置と同様の構成である。
【００７１】
本実施形態では、第１の実施形態における図２（ｉ）の工程において、シリコン膜６０５と金属含有膜３２４，４２４およびゲート絶縁膜１１２，２１２，３１２，４１２を選択的に除去した後、継続して半導体膜４１４のエッチングを行なっている。この変更で、図５に示すように、半導体膜４１４は第２高誘電率膜４１２の直下にだけ存在することになり、またサイドウォールスペーサ膜４３０は半導体膜４１４の側壁も覆うようになる。この結果、エクステンション領域４４０と高濃度不純物拡散領域４５０は、基板１０を構成する半導体内に形成される。基板１０の表面層がシリコンで構成される場合（半導体膜４１４の種類に依存するが）、エクステンション領域４４０と高濃度不純物拡散領域４５０をシリコン層内にとどめる形で形成することによって接合リーク電流を低く抑えることができる。
【００７２】
そして第１〜第３の実施形態同様、シリサイド層の形成および層間膜、多層配線層の形成を経て、半導体装置が完成する。
【００７３】
本実施形態によっても、第１、第２、又は第３の実施形態と同様の効果を得ることができ、加えて接合リーク電流を抑えることができる。
【００７４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７５】
（実施例）
第１の実施形態に示した方法により半導体装置を作製した（実施例）。また比較例として、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を堆積型の酸化シリコン膜で作製した半導体装置を作製した（比較例）。
【００７６】
図６は、実施例にかかる半導体装置と比較例にかかる半導体装置のＴＤＤＢ信頼性を評価した結果を示すグラフである。このグラフにおいて横軸は電圧ストレスをゲート電極に加えた時間、縦軸は累積不良率Ｆに対してln(ln(1-F))の計算結果で、いわゆるワイブルプロットを示している。このグラフにおいて、実施例にかかる半導体装置は比較例にかかる半導体装置に対して、故障分布が狭くタイトになっている。このように、実施例にかかる半導体装置は、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を熱酸化膜１１２，２１２で形成したため、初期不良が少なくなり、かつばらつきが少なくなったことが示された。
【符号の説明】
【００７７】
１０ 基板
１２ 第１回路領域
１４ 第２回路領域
５０ レジストパターン
５１ レジストパターン
５２ レジストパターン
５３ レジストパターン
１００ 第１トランジスタ
１０１ 第１素子領域
１０２ 素子分離膜
１１０ 第１ゲート絶縁膜
１１２ 熱酸化膜
１２０ 第１ゲート電極
１２２ シリコン膜
１３０ サイドウォールスペーサ膜
１４０ エクステンション領域
１５０ 高濃度不純物拡散領域
２００ 第２トランジスタ
２０１ 第２素子領域
２１０ 第２ゲート絶縁膜
２１２ 熱酸化膜
２２０ 第２ゲート電極
２２２ シリコン膜
２３０ サイドウォールスペーサ膜
２４０ エクステンション領域
２５０ 高濃度不純物拡散領域
３００ 第３トランジスタ
３０１ 第３素子領域
３０４ 熱酸化膜
３１０ 第３ゲート絶縁膜
３１２ 第１高誘電率膜
３１６ 酸窒化膜
３２０ 第３ゲート電極
３２２ シリコン膜
３２４ 金属含有膜
３２６ 金属含有膜
３３０ サイドウォールスペーサ膜
３４０ エクステンション領域
３５０ 高濃度不純物拡散領域
４００ 第４トランジスタ
４０１ 第４素子領域
４０４ 熱酸化膜
４１０ 第４ゲート絶縁膜
４１２ 第２高誘電率膜
４１４ 半導体膜
４１６ 酸窒化膜
４２０ 第４ゲート電極
４２２ シリコン膜
４２４ 金属含有膜
４２６ 金属含有膜
４３０ サイドウォールスペーサ膜
４４０ エクステンション領域
４５０ 高濃度不純物拡散領域
５２２ 抵抗素子
６０２ 高誘電率膜
６０４ 金属含有膜
６０５ シリコン膜
６０６ 酸化シリコン膜
６０８ シリコン膜
７００ トランジスタ
７０２ ゲート絶縁膜
７０３ 凹部
７０４ ゲート電極
７１０ トランジスタ
７１２ ゲート絶縁膜
７１４ ゲート電極
７２０ トランジスタ
７２２ ゲート絶縁膜
７２４ ゲート電極
７２７ ポリシリコン膜
７２８ 金属膜
７３０ トランジスタ
７３１ 半導体膜
７３２ ゲート絶縁膜
７３４ ゲート電極
７３７ ポリシリコン膜
７３８ 金属膜
７４０ 基板
【図１】
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【図２ａ】
2011129712.tif 000004
【図２ｂ】
2011129712.tif 000005
【図２ｃ】
2011129712.tif 000006
【図２ｄ】
2011129712.tif 000007
【図２ｅ】
2011129712.tif 000008
【図２ｆ】
2011129712.tif 000009
【図２ｇ】
2011129712.tif 000010
【図２ｈ】
2011129712.tif 000011
【図２ｉ】
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【図３ａ】
2011129712.tif 000013
【図３ｂ】
2011129712.tif 000014
【図３ｃ】
2011129712.tif 000015
【図３ｄ】
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【図３ｅ】
2011129712.tif 000017
【図３ｆ】
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【図３ｇ】
2011129712.tif 000019
【図３ｈ】
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【図３ｉ】
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【図４】
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【図５】
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【図６】
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【図７】
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