(57)【要約】【課題】信頼性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置１において、ワード線ＷＬとビット線ＢＬとの最近接点毎に、ピラー１６ａ、１６ｂを設ける。各ピラー１６ａにおいては、ダイオード２２、バリアメタル２３、陰極電極２４、抵抗変化膜２５及び陽極電極２６をこの順に積層させる。そして、陰極電極２４をＰ型シリコンにより形成する。【選択図】図２
2011071167.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体材料からなる陰極電極と、
前記陰極電極に接した抵抗変化膜と、
前記抵抗変化膜に接した陽極電極と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記陰極電極に接した真性半導体層と、
前記真性半導体層に接したＮ型半導体層と、
をさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記陰極電極又は前記陽極電極に接続された整流素子をさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記整流素子は、シリコンからなるダイオードであることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記Ｐ型半導体材料はＰ型シリコンであることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記陽極電極が金属窒化物からなることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記陽極電極がチタン窒化物からなることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記抵抗変化膜がハフニウムを含有する金属酸化物からなることを特徴とする請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
基板と、
第１の方向に延びる複数本のビット線からなるビット線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のワード線からなるワード線配線層と、
をさらに備え、
前記ビット線配線層及び前記ワード線配線層は前記基板上において交互に積層されており、
前記陰極電極、前記抵抗変化膜及び前記陽極電極が積層されたピラーは、前記ビット線と前記ワード線との最近接点毎に設けられており、
前記陽極電極は前記ビット線に接続され、前記陰極電極は前記ワード線に接続されることを特徴とする請求項１〜８のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、抵抗変化膜を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
現在市場で主流となっている不揮発性メモリは、フラッシュメモリやＳＯＮＯＳメモリに代表されるように、チャネル部の上方に配置された絶縁膜に電荷を蓄積させて、半導体トランジスタの閾値電圧を変化させる技術により実現されている。このような電荷蓄積トランジスタ型の不揮発性メモリにおいて大容量化を図るためには、トランジスタの微細化が不可欠であるが、電荷を保持する絶縁膜を薄膜化すると、リーク電流の増大により電荷保持能力が劣化してしまう。このため、電荷蓄積トランジスタ型の不揮発性メモリについては、大容量化が困難になってきている。
【０００３】
そこで、不揮発性のメモリ素子として、何らかの電気的刺激によって電気抵抗値が２水準以上の値に切り替えられる抵抗変化素子が注目されている。その理由は、一般に抵抗変化素子については、微細化しても電気抵抗差を検出できる場合が多く、抵抗値を変化させる原理と材料があれば微細化に有利だと考えられるからである。これに対して、例えばＤＲＡＭのように、容量（キャパシタンス）に電荷を蓄積するタイプでは、微細化による蓄積電荷量の減少に伴い信号電圧が低くなり、信号の検出が困難になってしまう。
【０００４】
電気抵抗値を変化させる技術としては、既に複数の技術が提案されている。例えば、金属酸化物を電極で挟んだ金属／金属酸化物／金属構造の構造体に電圧や電流を印加すると、金属酸化物の抵抗値が変化することが知られている。一般に、この性質を利用したメモリデバイスを抵抗変化型メモリと呼ぶ。電圧や電流で抵抗値が変化する現象は、古くから様々な材料について研究され、報告されている。例えば、非特許文献１においては、ニッケル酸化物（ＮｉＯ）を用いた抵抗変化素子が報告されている。この素子は、所定の電圧・電流を印加することにより、抵抗状態を高抵抗なオフ状態と低抵抗なオン状態との間で切り替えることができ、また、電源を切ってもそのときの抵抗状態を維持することができる。
【０００５】
近年に至っても、Ｃｕ、Ｔｉ、Ｎｉ、Ｃｕ、Ｍｏ等の遷移金属の酸化物を抵抗変化材料として用いた抵抗変化型の記憶装置が多数提案されている。例えば、特許文献１及び非特許文献２においても、金属酸化物としてニッケル酸化物を用いた抵抗変化型の記憶装置が提案されている。特に、非特許文献２においては、ニッケル酸化物中にフィラメントと呼ばれる電流経路が形成され、この電流経路と上部電極及び下部電極とが接合したり分離したりすることにより、素子の抵抗が変化することが記載されている。
【０００６】
しかしながら、実際にこのような抵抗変化素子を多数集積させて半導体記億装置を製造してみると、正常に動作しないメモリ素子が発生してしまい、信頼性が低いという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１０８８２号公報
【非特許文献】
【０００８】
【非特許文献１】ソリッド  ステイト  エレクトロニクス  （Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）  Ｖｏｌ．７，  ｐ７８５−７９７，  １９６４年
【非特許文献２】アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  ｌｅｔｔｅｒｓ）  Ｖｏｌ．８８，  ｐ．２０２１０２，  ２００６年
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、信頼性が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、Ｐ型半導体材料からなる陰極電極と、前記陰極電極に接した抵抗変化膜と、前記抵抗変化膜に接した陽極電極と、を備えたことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、信頼性が高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、横軸に電圧をとり、縦軸に電流をとって、半導体記憶装置の動作を例示するグラフ図であり、（ａ）はフォーミング動作を示し、（ｂ）はセット動作及びリセット動作を示す。
【図９】陰極電極が金属により形成されている抵抗変化素子におけるフォーミング動作時及びセット動作時のエネルギーバンドを模式的に例示する図である。
【図１０】（ａ）及び（ｂ）は、陰極電極がＰ型半導体材料により形成されている抵抗変化素子のエネルギーバンドを模式的に例示する図であり、（ａ）は初期状態及びオフ状態を示し、（ｂ）はオン状態を示す。
【図１１】本発明の第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図１２】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】（ａ）及び（ｂ）は、第２の実施形態におけるピラーのエネルギーバンドを模式的に例示する図であり、（ａ）は初期状態及びオフ状態を示し、（ｂ）はオン状態を示す。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る半導体記憶装置を例示する断面図である。
本実施形態に係る半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）である。
【００１４】
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１５】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１６】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、半導体記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、例えばシリコン酸化物からなる層間絶縁膜１７（図２参照）によって埋め込まれている。
【００１７】
以下、ピラー１６の構成を説明する。
図２に示すように、ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６ａと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６ｂの２種類がある。
【００１８】
ピラー１６ａにおいては、下方（ワード線側）から上方（ビット線側）に向かって、バリアメタル２１、ダイオード２２、バリアメタル２３、陰極電極２４、抵抗変化膜２５、陽極電極２６及びコンタクトメタル２７がこの順に積層されている。また、バリアメタル２１はワード線ＷＬに接し、コンタクトメタル２７はビット線ＢＬに接している。抵抗変化膜２５は、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる膜である。陰極電極２４及び陽極電極２６が抵抗変化膜２５を挟むことにより、抵抗変化素子が構成されている。ビット線ＢＬにはワード線ＷＬよりも高い電位が供給され、陰極電極２４はダイオード２２等を介してワード線ＷＬに接続され、陽極電極２６はビット線ＢＬに接続されるため、陰極電極２４には相対的に負の電位が印加され、陽極電極２６には相対的に正の電位が印加される。また、ダイオード２２により、整流素子が構成されている。
【００１９】
ピラー１６ｂにおいては、ピラー１６ａと比較して、抵抗変化素子の積層順序が逆になっている。但し、整流素子が抵抗変化素子よりも下方、すなわち、シリコン基板１１側に配置されている点は同じである。すなわち、ピラー１６ｂにおいては、下方（ビット線側）から上方（ワード線側）に向かって、バリアメタル２１、ダイオード２２、バリアメタル２８、陽極電極２６、抵抗変化膜２５、陰極電極２４、バリアメタル２３及びコンタクトメタル２７がこの順に配列されている。この場合、バリアメタル２１はビット線ＢＬに接し、コンタクトメタル２７はワード線ＷＬに接している。また、ダイオード２２においては、下方から順に、Ｐ型半導体層２２ｐ、Ｉ型半導体層２２ｉ及びＮ型半導体層２２ｎが配置されている。
【００２０】
そして、本実施形態の特徴は、陰極電極２４がＰ型半導体材料によって形成されていることである。このＰ型半導体材料は、導電型がＰ型の半導体であり、抵抗変化膜２５との間の電気的な界面特性及び密着性が優れ、製造プロセス工程の熱履歴に対して耐性がある材料であればよく、特定の材料には限定されない。例えば、製造プロセスの制御性、加工の容易性及び耐熱性を確保するために、Ｐ型シリコンとしてもよい。一例では、陰極電極２４は、アクセプタとしてボロン（Ｂ）を含有したＰ型シリコンにより形成されている。この場合、ボロンの濃度は、例えば、１×１０２０ｃｍ−３である。
【００２１】
陰極電極２４の膜厚は、Ｐ型半導体の特性を発揮でき、且つ、陰極電極２４の抵抗値がメモリセルの動作に影響しない範囲であれば特に限定されない。但し、膜厚の均一性及びアクセプタの濃度を確保し、抵抗変化膜２５との間に形成される界面層及びバリアメタル２３との間に形成される界面層が抵抗変化素子の特性に及ぼす影響を抑制するためには、陰極電極２４の膜厚は５ｎｍ以上とすることが好ましく、１０ｎｍ以上とすることがより好ましい。また、陰極電極２４の抵抗を低く抑え、且つ、ピラー１６の加工を容易にするためには、陰極電極２４の膜厚は２０ｎｍ以下とすることが好ましく、１５ｎｍ以下とすることがより好ましい。
【００２２】
抵抗変化膜２５を形成する材料は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）及びハフニウム（Ｈｆ）からなる群から選択された１種の金属、若しくは２種以上の金属の合金、又はそれらの酸化物若しくは窒化物を主成分とする材料であることが好ましく、これらの材料に、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、リン（Ｐ）及びヒ素（Ａｓ）からなる群から選択された１種以上の元素を１〜３０質量％程度含有させてもよい。例えば、抵抗変化膜２５は、ハフニウム酸化物（ＨｆＯ）を主成分とする金属酸化物により形成されていることが好ましい。
【００２３】
また、抵抗変化膜２５の膜厚は、例えば１〜２０ｎｍであることが好ましい。特に、ピラー１６の加工を容易にするためには、抵抗変化膜２５の膜厚は１０ｎｍ以下であることが好ましい。一方、膜の均一性及び信頼性を確保するためには、抵抗変化膜２５の膜厚は２ｎｍ以上であることが好ましい。抵抗変化膜２５の組成及び膜厚は、オン状態の抵抗値、オフ状態の抵抗値及び後述するフォーミング電圧の値が、それぞれ最適な値となるように組み合わせることができる。
【００２４】
陽極電極２６を形成する材料は、Ｐ型半導体材料である必要はない。陽極電極２６の材料は、抵抗率が低く、耐熱性が高く、抵抗変化膜２５との間の界面特性及び密着性を確保できる材料であれば特に制限されないが、一般的には、導電性を確保するために、金属又は金属窒化物であることが好ましい。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）及びハフニウム（Ｈｆ）からなる群から選択された１種の金属、若しくは２種以上の金属からなる合金、又は、それらの酸化物若しくは窒化物であることが好ましい。例えば、良好な導電性及びプロセス耐性を実現するために、窒化チタン（ＴｉＮ）とすることができる。また、陽極電極２６の膜厚は、例えば５〜１５ｎｍであることが好ましい。
【００２５】
ダイオード２２は、ビット線ＢＬからワード線ＷＬに向かう方向のみに電流を流すダイオードであり、具体的には、ＰＩＮ型のダイオードである。すなわち、ダイオード２２においては、ビット線ＢＬ側から順に、Ｐ型半導体層２２ｐ、Ｉ型（真性）半導体層２２ｉ及びＮ型半導体層２２ｎが積層されている。また、ダイオード２２は、例えばシリコン（Ｓｉ）により形成されている。ピラー１６ａにおいては、ダイオード２２は、バリアメタル２３を介して陰極電極２４に接続されている。ピラー１６ｂにおいては、ダイオード２２は、バリアメタル２８を介して陽極電極２６に接続されている。
【００２６】
クロスポイント型の半導体記憶装置１においては、任意のピラー１６に所定の電気信号を印加することにより、このピラー１６に含まれる抵抗変化膜２５の抵抗状態を制御し、データの書込・読出・消去を行う。例えば、あるピラー１６を選択してこれに＋５Ｖの電圧を印加するときは、この選択されたピラー１６に接続されているビット線ＢＬ（選択ビット線）に例えば＋５Ｖの電位を印加し、それ以外の非選択ビット線ＢＬに例えば０Ｖの電位を印加し、選択されたピラーに接続されているワード線ＷＬ（選択ワード線）に０Ｖの電位を印加し、それ以外の非選択ワード線ＷＬに＋５Ｖの電位を印加する。しかし、その場合は、非選択ビット線ＢＬと非選択ワード線ＷＬとの間に接続されたピラー１６には、−５Ｖの電圧が印加されてしまう。そこで、この−５Ｖの電圧が抵抗変化膜２５に印加されることを防止して、誤動作を防止するために、ダイオード２２が設けられている。
【００２７】
バリアメタル２３を形成する材料は、抵抗率が低く、陰極電圧２４を形成する材料がダイオード２２に拡散することを防止できる材料である必要があるが、それに加えて、フェルミレベル（Ｅｆ）が陰極電極２４を形成するＰ型半導体材料の真性フェルミレベル（Ｅｉ）よりも低い材料であることが好ましい。バリアメタル２３は、例えば、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）からなる群から選択された１種の金属、若しくは２種以上の金属の合金、又は、それらの酸化物若しくは窒化物により形成されていることが好ましい。例えば、上述の抵抗率、後述するメモリセルのセット動作及びプロセス耐性の観点からは、窒化チタン（ＴｉＮ）が好適である。また、バリアメタル２３の膜厚は、例えば、５〜１５ｎｍであることが好ましい。
【００２８】
バリアメタル２１及び２８を形成する材料は、抵抗率が低く、ダイオード２２を形成する材料の拡散を防止でき、プロセス耐性が高い材料であればよく、例えば、金属又は金属窒化物から選択することができる。また、コンタクトメタル２７を形成する材料は、抵抗率が低く、ビット線ＢＬ及びワード線ＷＬを形成する材料との接合性が良好で、プロセス耐性が高い材料であればよく、例えば、金属又は金属窒化物から選択することができる。更に、ビット線ＢＬ及びワード線ＷＬは、金属、例えば、タングステン（Ｗ）により形成されている。
【００２９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３〜図７は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びコンタクト等を形成し、駆動回路を形成する。次に、シリコン基板１１上に、駆動回路を埋め込むように層間絶縁膜１２を形成する。
【００３０】
次に、図３（ａ）に示すように、ＲＩＥ（reactive ion etching：反応性イオンエッチング）又はダマシン法により、層間絶縁膜１２の上層部分にタングステン（Ｗ）等の金属からなるワード線ＷＬを複数本形成する。ワード線ＷＬは、ワード線方向、すなわち、図３（ａ）の紙面に対して垂直な方向に延びるように形成し、層間絶縁膜１２の上面において露出させる。
【００３１】
次に、図３（ｂ）に示すように、層間絶縁膜１２上に、バリアメタル２１、ダイオード２２、バリアメタル２３、陰極電極２４、抵抗変化膜２５、陽極電極２６及びコンタクトメタル２７をこの順に堆積させる。このとき、ダイオード２２は、Ｎ型半導体層２２ｎ、Ｉ型半導体層２２ｉ及びＰ型半導体層２２ｐをこの順に堆積させて形成する。例えば、リン（Ｐ）等のドナーがドープされたシリコンを堆積させてＮ型半導体層２２ｎを形成し、ノンドープのシリコンを堆積させてＩ型半導体層２２ｉを形成し、ボロン（Ｂ）等のアクセプタがドープされたシリコンを堆積させてＰ型半導体層２２ｐを形成する。また、陰極電極２４はＰ型半導体材料、例えば、ボロンがドープされたシリコンによって形成する。
【００３２】
次に、図３（ｃ）に示すように、ＲＩＥにより、コンタクトメタル２７からバリアメタル２１までの積層体をピラー状に加工する。これにより、ワード線ＷＬ上に複数本のピラー１６ａが形成される。
【００３３】
次に、図４（ａ）に示すように、層間絶縁膜１２上に層間絶縁膜１７を堆積させて、ピラー１６ａを埋め込む。その後、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を行い、層間絶縁膜１７の上面を平坦化する。
次に、図４（ｂ）に示すように、ＲＩＥ又はダマシン法により、層間絶縁膜１７の上層部分にタングステン（Ｗ）等の金属からなるビット線ＢＬを複数本形成する。ビット線ＢＬは、ピラー１６ａの上面に接触し、ビット線方向に延びるように形成する。また、ビット線ＢＬは、層間絶縁膜１７の上面において露出させる。
【００３４】
次に、図５に示すように、層間絶縁膜１７上に、バリアメタル２１、ダイオード２２、バリアメタル２８、陽極電極２６、抵抗変化膜２５、陰極電極２４、バリアメタル２３及びコンタクトメタル２７をこの順に堆積させる。すなわち、図３（ｂ）に示す工程と比較して、抵抗変化素子を構成する陰極電極２４、抵抗変化膜２５及び陽極電極２６の積層順序を逆にする。また、ダイオード２２の方向も逆とし、Ｐ型半導体層２２ｐ、Ｉ型半導体層２２ｉ及びＮ型半導体層２２ｎをこの順に堆積させて形成する。
【００３５】
次に、図６に示すように、ＲＩＥにより、層間絶縁膜１７上に積層された積層体をピラー状に加工する。これにより、ビット線ＢＬ上に複数本のピラー１６ｂが形成される。
次に、図７に示すように、層間絶縁膜１７を更に堆積させて、ピラー１６ｂを埋め込む。その後、ＣＭＰを行い、層間絶縁膜１７の上面を平坦化する。
【００３６】
次に、図２に示すように、２層目の層間絶縁膜１７の上層部分にワード線ＷＬを形成する。以上の工程を繰り返すことにより、ワード線ＷＬ、ピラー１６ａ、ビット線ＢＬ、ピラー１６ｂを繰り返し形成し、積層型クロスポイントセルアレイからなるメモリセル部１３を作製する。これにより、半導体記憶装置１が製造される。
【００３７】
次に、本実施形態の動作について説明する。
図８（ａ）及び（ｂ）は、横軸に電圧をとり、縦軸に電流をとって、半導体記憶装置の動作を例示するグラフ図であり、（ａ）はフォーミング動作を示し、（ｂ）はセット動作及びリセット動作を示し、
図９は、陰極電極が金属により形成されている抵抗変化素子におけるフォーミング動作時及びセット動作時のエネルギーバンドを模式的に例示する図であり、
図１０（ａ）及び（ｂ）は、陰極電極がＰ型半導体材料により形成されている抵抗変化素子のエネルギーバンドを模式的に例示する図であり、（ａ）は初期状態及びオフ状態を示し、（ｂ）はオン状態を示す。
【００３８】
ＲｅＲＡＭのメモリセルに設けられた抵抗変化膜は、所定の電圧又は電流を印加することにより、抵抗値が相対的に高いオフ状態と、抵抗値が相対的に低いオン状態とに切り替えることができる。しかし、一般に、抵抗変化膜が金属酸化膜等からなる場合、初期状態の抵抗値は、オフ状態の抵抗値と比較してかなり高く、例えば１×１０９〜１×１０１１Ω程度である。そこで、製造直後の初期状態にあるＲｅＲＡＭをスイッチング動作が可能な状態に移行させるためには、一度、スイッチング動作に必要な電圧よりも高い電圧を印加して、抵抗変化膜内に電流経路を形成し、抵抗変化膜の抵抗を低減する必要がある。この動作を「フォーミング動作」という。一般に、抵抗変化膜が金属酸化膜等からなる場合、抵抗変化膜内に電流経路を形成した後のセルの抵抗値は、セル面積の縮小に伴う抵抗値の増大がほとんどない場合が多く、上述の電流経路の断面積は数ナノメートル程度であると考えられている。このような理由により、この電流経路は「フィラメント」と呼ばれている。
【００３９】
図８（ａ）に示す実線Ｌ１は、初期状態にある抵抗変化膜のＩＶ特性を示している。実線Ｌ１に示すように、初期状態においては、抵抗変化膜の抵抗値はかなり高い。この初期状態の抵抗変化膜に印加する電圧を徐々に増加させていくと、ある電圧（Ｖｆ）において、実線Ｌ２に示す低抵抗状態に不連続的に移行する。このときの電圧Ｖｆをフォーミング電圧という。実線Ｌ２が示す状態は、上述のオン状態又はオフ状態であり、実線Ｌ１が示す初期状態よりも抵抗値が低い。
【００４０】
このとき、実線Ｌ１に示すように、抵抗変化膜に印加している電圧がフォーミング電圧Ｖｆに達すると、抵抗変化膜の抵抗値が急激に低下するため、そのままだと大電流が流れ、抵抗変化膜が損傷を受けてしまう。そこで、電圧を供給する駆動回路に何らかの防御機構を設け、印加電圧がフォーミング電圧Ｖｆに到達した瞬間に電流を遮断している。
【００４１】
また、図８（ｂ）の破線Ｌ３に示すように、高抵抗なオフ状態にある抵抗変化膜に対して、セット電圧Ｖｓｅｔを印加すると、低抵抗なオン状態に移行する。この動作を「セット動作」という。セット動作においても、抵抗変化膜の抵抗値が急激に低下するため、駆動回路は、電圧がセット電圧Ｖｓｅｔに達した瞬間に電流を遮断し、抵抗変化膜に過電流が流れることを防止している。一方、図８（ｂ）の実線Ｌ４に示すように、低抵抗なオン状態にある抵抗変化膜に対して、リセット電圧Ｖｒｅｓｅｔを印加すると、高抵抗なオフ状態に移行する。この動作を「リセット動作」という。なお、リセット動作においては、抵抗変化膜の抵抗が増加するため、抵抗変化膜に過電流が流れることはない。そして、セット動作及びリセット動作を繰り返すことにより、オン状態とオフ状態との間を可逆的に移行させることができ、抵抗変化素子をメモリ素子として利用することができる。
【００４２】
しかしながら、半導体記憶装置１のようなクロスポイント型の装置においては、各メモリセルにはトランジスタ等のスイッチング素子は設けられておらず、各メモリセルに印加される信号の電圧・電流は全て駆動回路によって制御される。ところが、駆動回路はメモリセル部１３の外部に配置されていて、各メモリセルから離れた位置にあるため、駆動回路が発した信号がメモリセルに伝達されるまでには不回避的に遅延が生じる。この結果、上述のフォーミング動作及びセット動作の際に、駆動回路が過電流を遮断しても、各メモリセルの抵抗変化膜には過電流が入力されてしまう場合がある。
【００４３】
特に、図９に示すように、陰極電極が金属により形成された抵抗変化素子においては、フォーミング前の初期状態及びオフ状態のときに、陰極電極内には多量の電子ｅが蓄積されている。そして、抵抗変化膜に印加される電圧がフォーミング電圧Ｖｆ又はセット電圧Ｖｓｅｔに達して、抵抗変化膜の抵抗が急激に低減したときには、駆動回路からの電流は遮断されるものの、陰極電極内に蓄積されていた電子ｅは一斉に抵抗変化膜内に流入してしまう。これにより、抵抗変化膜内に一時的に過電流が流れ、抵抗変化膜が損傷を受けてしまう。この結果、抵抗変化膜の信頼性が低下したり、抵抗変化素子がメモリ素子として機能しなくなる場合がある。
【００４４】
これに対して、図１０（ａ）に示すように、本実施形態においては、陰極電極２４がＰ型の半導体材料によって形成されている。この場合、陰極電極２４は空乏化し、初期状態及びオフ状態時において、陰極電極２４内には電子が蓄積されにくい。
【００４５】
また、陰極電極２４に接するバリアメタル２３内には電子ｅが蓄積されているものの、バリアメタル２３と陰極電極２４との界面には電子のバリアハイトＨ１が形成されている。このため、フォーミング動作又はセット動作により抵抗変化膜２５の抵抗値が急激に低下しても、バリアハイトＨ１が電子の流れを妨げるため、バリアメタル２３内の電子ｅは抵抗変化膜２５に一斉には流入しない。これにより、一時に大きな電流が流れることを防止できる。
【００４６】
更に、初期状態及びオフ状態時における陰極電極２４のエネルギーバンドは、抵抗変化素子に印加される電圧によって、電子にとって抵抗変化膜２５側が低くバリアメタル２３側が高くなるように傾斜するが、バリアメタル２３との接触している部分においては、バリアメタル２３のフェルミレベルＥｆに影響されて、逆方向に傾斜する。この結果、陰極電極２４においては、正孔にとってエネルギーレベルが極小となる部分が存在し、この部分及びその近傍に正孔ｈが蓄積される。そして、フォーミング動作時及びセット動作時において、バリアメタル２３から陰極電極２４に流入した電子ｅの一部は、この陰極電極２４内に蓄積されていた正孔ｈと再結合して消滅する。これによっても、抵抗変化膜２５に対して電子が一斉に流入することを緩和できる。
【００４７】
一方、図１０（ｂ）に示すように、抵抗変化膜２５がオン状態に移行した後は、抵抗変化膜２５にかかる電位差が小さくなり、抵抗変化膜２５内のエネルギーバンドの傾斜が小さくなり、これに伴って陰極電極２４内のエネルギーバンドの傾斜も小さくなる。これにより、主に電子をキャリアとして、陰極電極２４内及び抵抗変化膜２５内に電流が流れるようになる。
【００４８】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、抵抗変化膜２５に接する陰極電極２４をＰ型半導体材料により形成しているため、初期状態及びオフ状態時に陰極電極２４内に電子が蓄積されることなく、また、バリアメタル２３と陰極電極２４との界面に形成される電子のバリアハイトＨ１により、バリアメタル２３側からの電子の流入も抑制することができる。これにより、フォーミング動作時及びセット動作時において、過電流の発生を防止できる。この結果、過電流によって抵抗変化膜が損傷を受けることを回避でき、抵抗変化膜の信頼性が低下したり、抵抗変化素子が機能不全になることを防止できる。これにより、記憶特性のばらつきを抑え、信頼性が高い半導体記憶装置を実現することができる。
【００４９】
次に、本発明の第２の実施形態について説明する。
図１１は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１１に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、ピラー１６の構成が異なっている。すなわち、半導体記憶装置２においても、図１に示すように、ワード線ＷＬとビット線ＢＬとの最近接点毎にピラー１６が設けられているが、各ピラー１６の積層構造が第１の実施形態とは異なっている。
【００５０】
すなわち、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６ｃにおいては、下方（ワード線側）から上方（ビット線側）に向かって、バリアメタル２１、Ｎ型半導体層２２ｎ、Ｉ型（真性）半導体層２２ｉ、陰極電極２４、抵抗変化膜２５、陽極電極２６及びコンタクトメタル２７がこの順に積層されている。陰極電極２４はＰ型半導体材料によって形成されており、具体的には、Ｐ型シリコンによって形成されている。これにより、Ｎ型半導体層２２ｎ、Ｉ型半導体層２２ｉ及び陰極電極２４（Ｐ型半導体層）により、ＰＩＮ型のダイオード３２が構成されている。すなわち、本実施形態においては、陰極電極２４がダイオード３２のＰ型層を兼ねている。また、これに伴い、半導体記憶装置２においては、バリアメタル２３（図２参照）が省略されている。
【００５１】
一方、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６ｄは、ピラー１６ｃにおけるコンタクトメタル２７を除く部分が上下逆転した構成となっている。すなわち、すなわち、ピラー１６ｄにおいては、下方（ビット線側）から上方（ワード線側）に向かって、陽極電極２６、抵抗変化膜２５、陰極電極２４、Ｉ型半導体層２２ｉ、Ｎ型半導体層２２ｎ、バリアメタル２１及びコンタクトメタル２７がこの順に積層されている。そして、ピラー１６ｃと同様に、陰極電極２４（Ｐ型半導体層）、Ｉ型半導体層２２ｉ及びＮ型半導体層２２ｎにより、ダイオード３２が構成されており、陰極電極２４がダイオード３２のＰ型層を兼ねている。また、バリアメタル２３及び２８（図２参照）は省略されている。
【００５２】
バリアメタル２１を形成する材料は、電気抵抗率が低く、Ｎ型半導体層２２ｎを形成する材料と、ワード線ＷＬを形成する材料との相互拡散を防止できる材料であることが必要であるが、それに加えて、フェルミレベル（Ｅｆ）がＮ型半導体層２２ｎの真正フェルミレベル（Ｅｉ）よりも高い材料であることが好ましく、Ｎ型半導体層２２ｎのフェルミレベル（Ｅｆ）よりも高い材料であることがより好ましい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５３】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１２〜図１５は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に駆動回路を形成し、駆動回路を埋め込むように層間絶縁膜１２を形成する。そして、層間絶縁膜１２の上層部分に複数本のワード線ＷＬを形成する。
【００５４】
次に、図１２に示すように、層間絶縁膜１２上に、バリアメタル２１、Ｎ型半導体層２２ｎ、Ｉ型半導体層２２ｉ、陰極電極２４、抵抗変化膜２５、陽極電極２６及びコンタクトメタル２７をこの順に堆積させる。このとき、陰極電極２４はＰ型半導体材料、例えば、ボロンがドープされたシリコンによって形成する。次に、ＲＩＥにより、コンタクトメタル２７からバリアメタル２１までの積層体をピラー状に加工する。これにより、ワード線ＷＬ上に複数本のピラー１６ｃが形成される。次に、層間絶縁膜１２上に層間絶縁膜１７を堆積させて、ピラー１６ｃを埋め込む。その後、ＣＭＰにより層間絶縁膜１７の上面を平坦化する。次に、ＲＩＥ又はダマシン法により、層間絶縁膜１７の上層部分に複数本のビット線ＢＬを形成する。
【００５５】
次に、図１３に示すように、層間絶縁膜１７上に、陽極電極２６、抵抗変化膜２５、陰極電極２４、Ｉ型半導体層２２ｉ、Ｎ型半導体層２２ｎ、バリアメタル２１及びコンタクトメタル２７をこの順に堆積させる。
次に、図１４に示すように、ＲＩＥにより、層間絶縁膜１７上に積層された積層体をピラー状に加工する。これにより、ビット線ＢＬ上に複数本のピラー１６ｄが形成される。
次に、図１５に示すように、層間絶縁膜１７を更に堆積させて、ピラー１６ｄを埋め込む。その後、ＣＭＰを行い、層間絶縁膜１７の上面を平坦化する。
次に、図１１に示すように、２層目の層間絶縁膜１７の上層部分にワード線ＷＬを形成する。以上の工程を繰り返すことにより、ワード線ＷＬ、ピラー１６ｃ、ビット線ＢＬ、ピラー１６ｄを繰り返し形成する。これにより、半導体記憶装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５６】
次に、本実施形態の動作について説明する。
図１６（ａ）及び（ｂ）は、本実施形態におけるピラーのエネルギーバンドを模式的に例示する図であり、（ａ）は初期状態及びオフ状態を示し、（ｂ）はオン状態を示す。
【００５７】
図１６（ａ）に示すように、本実施形態に係る半導体記憶装置２においては、抵抗変化膜２５から陰極側に向かって、Ｐ型シリコンからなる陰極電極２４、Ｉ型半導体層２２ｉ、Ｎ型半導体層２２ｎ及びバリアメタル２１がこの順に設けられている。このため、初期状態及びオフ状態においても、陰極電極２４及びＩ型半導体層２２ｉにはキャリアとなる電子はほとんど蓄積されない。従って、初期状態及びオフ状態において陰極電極２４及びＩ型半導体層２２ｉに電子が蓄積され、この電子がフォーミング動作又はセット動作に伴って放出され、抵抗変化膜２５に損傷を与えることはない。
【００５８】
なお、Ｎ型半導体層２２ｎには電子ｅが蓄積される。しかし、陰極電極２４、Ｉ型半導体層２２ｉ、Ｎ型半導体層２２ｎからなるダイオード３２のエネルギーバンドは、電子にとって陰極電極２４が高く、Ｎ型半導体層２２ｎが低くなるようにＳ字状に湾曲する。このため、Ｎ型半導体層２２ｎと抵抗変化膜２５との間には陰極電極２４（Ｐ型半導体層）からなるバリアハイトＨ２が存在する。これにより、フォーミング動作又はセット動作により抵抗変化膜２５の抵抗値が急激に低下しても、Ｎ型半導体層２２ｎ内の電子ｅが抵抗変化膜２５に一斉に流入することはない。
【００５９】
また、上述の如く、オフ状態時におけるダイオードのエネルギーバンドはＳ字状となるため、陰極電極２４には、正孔ｈが蓄積される。フォーミング動作時及びセット動作時において、Ｎ型半導体層２２ｎ及びバリアメタル２１からＩ型半導体層２２ｉに流入した電子ｅの一部は、この陰極電極２４内に蓄積されていた正孔ｈと再結合して消滅する。これによっても、抵抗変化膜２５への電子の流入を緩和することができる。
【００６０】
一方、オン状態からオフ状態に移行するためのリセット動作においては、ある程度の電流量が必要とされる。本実施形態においては、抵抗変化素子の陰極電極２４をＰ型半導体材料により形成しているため、リセット動作に必要な電流量を抵抗変化膜２５に対して供給するためには、陰極電極２４に対してキャリアを注入する必要があるが、以下のメカニズムにより、十分なキャリアを注入することができる。
【００６１】
すなわち、図１６（ｂ）に示すように、ｎ型半導体層２２ｎには多数キャリアである電子ｅが十分に存在する。オン状態時においてエネルギーバンドの湾曲が小さくなると、Ｎ型半導体層２２ｎから陰極電極２４（Ｐ型半導体層）を介して抵抗変化膜２５まで電子が流れる際のバリアハイトＨ３が低下する。これにより、Ｎ型半導体層２２ｎから陰極電極２４へ電子が注入される。すなわち、バリアメタル２１とＮ型半導体層２２ｎとの界面に形成される電子のバリアハイトＨ４の影響を受けずに、陰極電極２４へ十分な電子を注入することが可能になる。
【００６２】
この結果、本実施形態によれば、前述の第１の実施形態と比較して、リセット動作時に大きな電流を流しやすくなる。換言すれば、より低いリセット電圧Ｖｒｅｓｅｔによってリセット動作に必要な電流量が得られるようになる。これにより、図８（ｂ）に示すセット電圧Ｖｓｅｔとリセット電圧Ｖｒｅｓｅｔとの電位差を大きくすることができ、スイッチ動作の電圧マージンを十分に確保することができる。
【００６３】
また、バリアメタル２１の材料を、そのフェルミレベル（Ｅｆ）がＮ型半導体層２２ｎの真正フェルミレベル（Ｅｉ）よりも高い材料とすることにより、バリアメタル２１とＮ型半導体層２２ｎとの界面に形成されるバリアハイトＨ４を低減することができる。これによっても、リセット動作時の電流を増大させることができる。バリアメタル２１のフェルミレベル（Ｅｆ）をＮ型半導体層２２ｎのフェルミレベル（Ｅｆ）よりも高くすれば、リセット動作時により一層電流が流れやすくなる。本実施形態の構造では、バリアハイトＨ４が低減されても、フォーミング前の初期状態及びオフ状態において、バリアハイトＨ２が形成されるので、フォーミング動作又はセット動作により抵抗変化膜２５の抵抗値が急激に低下しても、Ｎ型半導体層２２ｎ及びバリアメタル２１内の電子ｅが抵抗変化膜２５に一斉に流入することはない。
【００６４】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、陰極電極２４にダイオード３２のＰ型層を兼ねさせることにより、フォーミング動作時及びセット動作時においては、過電流を抑制して抵抗変化膜２５に与える損傷を軽減しつつ、リセット動作時においては、十分な電流を流すことができる。また、前述の第１の実施形態と比較して、Ｐ型半導体層２２ｐ並びにバリアメタル２３及び２８の形成を省略できるため、工程数を削減することができる。これにより、製造コストを低減することができる。
【００６５】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、陰極電極を形成するＰ型半導体材料はシリコンには限定されず、他の半導体材料であってもよい。また、前述の第１の実施形態において、整流素子はＰＩＮ型ダイオードには限定されない。
【符号の説明】
【００６６】
１、２  半導体記憶装置、１１  シリコン基板、１２  層間絶縁膜、１３  メモリセル部、１４  ワード線配線層、１５  ビット線配線層、１６、１６ａ、１６ｂ、１６ｃ、１６ｄ  ピラー、１７  層間絶縁膜、２１  バリアメタル、２２  ダイオード、２２ｉ  Ｉ型半導体層、２２ｎ  Ｎ型半導体層、２２ｐ  Ｐ型半導体層、２３  バリアメタル、２４  陰極電極、２５  抵抗変化膜、２６  陽極電極、２７  コンタクトメタル、２８  バリアメタル、３２  ダイオード、ＢＬ  ビット線、ｅ  電子、ｈ  正孔、Ｈ１、Ｈ２、Ｈ３、Ｈ４  バリアハイト、Ｌ１、Ｌ２、Ｌ４  実線、Ｌ３  破線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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