(57)【要約】【課題】液晶ドライバ等の半導体集積回路装置においては、その形状が極端に細長いため、長手方向にプロセス特性がばらつくと、所望のデバイス特性が得られない。そこで、実製品ウエハにプロセスモニタ用の検査用素子を各種配置して、それらを測定することによって、プロセス特性のばらつきを監視している。しかし、ウエハ内におけるグローバルなプロセスばらつきは、比較的抽出しやすいものの、チップ内の局所的なプロセスばらつきの高精度の抽出は、大幅に検査用素子密度を上げない限り、困難であることが、本願発明者等により明らかにされた。【解決手段】本願の一つの発明は、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタするものである。【選択図】図６
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【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の複数のチップ領域の第１のチップ領域内の第１の製品領域および、前記第１のチップ領域の近傍のスクライブ領域内の複数のテスト素子領域に対して、第１のイオン注入をバッチ方式により実行する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、前記複数のテスト素子領域に接続されたメタル配線を形成する工程；
（ｃ）前記メタル配線の一端にプローブ針をコンタクトさせることにより、前記複数のテスト素子領域の内の第１、第２および第３のテスト素子領域に対して、電気的試験を実行する工程；
（ｄ）前記工程（ｃ）の結果に基づいて、前記第１の製品領域に対する前記第１のイオン注入が正常に行われたか否かをモニタする工程、
ここで、前記複数のテスト素子領域は、前記スクライブ領域内に、ほぼ直線状に異なるピッチで配置されている。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記第１のチップ領域と前記複数のテスト素子領域は、第１のショット領域に属する。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記複数のチップ領域の各複数のチップ領域は、ほぼ矩形を呈しており、第１の辺は第２の辺より長く、前記第１の辺は、前記工程（ａ）における前記ウエハの公転軌道と直交する方向に延びている。
【請求項４】
前記３項の半導体集積回路装置の製造方法において、前記第１の辺は、前記第２の辺よりも１０倍以上長い。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記第１のショット領域は、複数のチップ領域を含む。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記第１のチップ領域は、ラダー抵抗を有する。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記ラダー抵抗は、複数のディプレッション型ＭＩＳＦＥＴの直列接続を含む。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記第１のイオン注入は、前記複数のディプレッション型ＭＩＳＦＥＴのウエルへのイオン注入又はチャネルへのイオン注入である。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、前記複数のテスト素子領域は、前記ラダー抵抗の局所的ばらつきを検出できるようにされている。
【請求項１０】
前記９項の半導体集積回路装置の製造方法において、前記複数のテスト素子領域の各テスト素子領域は、複数のディプレッション型ＭＩＳＦＥＴを有する。
【請求項１１】
前記１項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＬＣＤドライバ回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるプロセス管理検査技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００３−２２９４６４号公報（特許文献１）または、これに対応する米国特許公開２００３−９４６０９号公報（特許文献２）には、半導体集積回路装置の製造工程におけるプラズマプロセス等に伴うチャージダメージをモニタするために、寸法パラメータの異なる多数のセルを有するモニタ用素子領域を多数、実製品ウエハのスクライブ領域に配置する技術が開示されている。
【０００３】
国際公開第２００７／４２８９号パンフレット（特許文献３）または、これに対応する米国特許公開２００８−２２４７２５号公報（特許文献４）には、半導体集積回路装置の製造工程におけるプロセス特性をモニタするために、各種のプロセスモニタ素子を多数集積したモニタ用素子領域を、実製品ウエハのスクライブ領域に配置し、それらのデータを効率的に集積することができるようにした技術が開示されている。
【０００４】
日本特開２００９−１６４４５２号公報（特許文献５）には、半導体集積回路装置の製造工程におけるプロセス特性の局所的ばらつきをモニタするために、評価用ウエハに多数の検査素子をマトリクス状に集積する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２９４６４号公報
【特許文献２】米国特許公開２００３−９４６０９号公報
【特許文献３】国際公開第２００７／４２８９号パンフレット
【特許文献４】米国特許公開２００８−２２４７２５号公報
【特許文献５】特開２００９−１６４４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）等の２次元表示装置を駆動するドライバ用ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）、すなわち液晶ドライバ（より一般的には表示装置ドライバ）等の半導体集積回路装置においては、その形状が極端に細長いため、長手方向にプロセス特性がばらつくと、所望のデバイス特性が得られない。そこで、実製品ウエハにプロセスモニタ用の検査用素子を各種配置して、それらを測定することによって、プロセス特性のばらつき（プロセスばらつき）を監視している。しかし、ウエハ内におけるグローバルなプロセスばらつきは、比較的抽出しやすいものの、チップ内の局所的なプロセスばらつきの高精度の抽出は、大幅に検査用素子密度を上げない限り、困難であることが、本願発明者等により明らかにされた。すなわち、プロセスばらつきの固有の距離（または周期）が検査用素子間距離より短い場合には、プロセスばらつきが、プロセスパラメータの空間変動周期の中に埋もれてしまい、うまく検出できないという問題である。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタすることにより、製品の特性ばらつきを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ上のショット領域（一度に露光する領域、すなわち単位露光領域）の配列を示すウエハ上面図である。
【図２】図１のショット領域（またはショット周辺領域Ｒ１）の拡大平面図である。
【図３】図２のチップ領域の拡大平面図である。
【図４】図３のソースドライバ回路８の拡大平面図である。
【図５】図４の階調電圧生成用ラダー抵抗回路９の拡大平面図である。
【図６】図２のチップ周辺領域Ｒ２の拡大平面図である。
【図７】図６の不均等検査素子領域群ＡＲの一部を抜き出した模式回路図である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスのプロセスブロックフロー図である。
【図９】図８のウエル＆チャネルイオン注入に使用するバッチ型イオン注入装置のウエハ保持ディスク周辺の部分正面図（ほぼ上半分）である。
【図１０】図９のイオン注入領域Ｒ３におけるイオンビームの走査の様子を示す部分模式平面図である。
【図１１】ビーム径と総ドーズ量のばらつきの関係を説明する濃度分布説明図である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（ウエル及びチャネル注入完了時点）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（ゲート電極パターニング完了時点）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（メタル配線形成時点）である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の複数のチップ領域の第１のチップ領域内の第１の製品領域および、前記第１のチップ領域の近傍のスクライブ領域内の複数のテスト素子領域に対して、第１のイオン注入をバッチ方式により実行する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、前記複数のテスト素子領域に接続されたメタル配線を形成する工程；
（ｃ）前記メタル配線の一端にプローブ針をコンタクトさせることにより、前記複数のテスト素子領域の内の第１、第２および第３のテスト素子領域に対して、電気的試験を実行する工程；
（ｄ）前記工程（ｃ）の結果に基づいて、前記第１の製品領域に対する前記第１のイオン注入が正常に行われたか否かをモニタする工程、
ここで、前記複数のテスト素子領域は、前記スクライブ領域内に、ほぼ直線状に異なるピッチで配置されている。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記第１のチップ領域と前記複数のテスト素子領域は、第１のショット領域に属する。
【００１８】
３．前記１または２項の半導体集積回路装置の製造方法において、前記複数のチップ領域の各複数のチップ領域は、ほぼ矩形を呈しており、第１の辺は第２の辺より長く、前記第１の辺は、前記工程（ａ）における前記ウエハの公転軌道と直交する方向に延びている。
【００１９】
４．前記３項の半導体集積回路装置の製造方法において、前記第１の辺は、前記第２の辺よりも１０倍以上長い。
【００２０】
５．前記２から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のショット領域は、複数のチップ領域を含む。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のチップ領域は、ラダー抵抗を有する。
【００２２】
７．前記６項の半導体集積回路装置の製造方法において、前記ラダー抵抗は、複数のディプレッション型ＭＩＳＦＥＴの直列接続を含む。
【００２３】
８．前記７項の半導体集積回路装置の製造方法において、前記第１のイオン注入は、前記複数のディプレッション型ＭＩＳＦＥＴのウエルへのイオン注入又はチャネルへのイオン注入である。
【００２４】
９．前記６から８項のいずれか一つの半導体集積回路装置の製造方法において、前記複数のテスト素子領域は、前記ラダー抵抗の局所的ばらつきを検出できるようにされている。
【００２５】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記複数のテスト素子領域の各テスト素子領域は、複数のディプレッション型ＭＩＳＦＥＴを有する。
【００２６】
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は、ＬＣＤドライバ回路を有する。
【００２７】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２８】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２９】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３０】
なお、本願では、説明を簡潔にするために、パッド層を兼用する第１層配線のみを示す。従って、「メタル配線」は、相互接続配線およびパッド（外部端子および検査用端子）を含む。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３５】
６．本願において、「局所ばらつき」とは、ショット領域の寸法よりも小さい領域内でのばらつきを言う。
また、「バッチ方式イオン注入」というときは、通常、たとえば、円周上に複数の（たとえば１３枚程度）を保持して、円の中心の周りに高速回転（公転）させながら、イオンビーム（通常円形ビーム）と公転軌道の位置関係を軌道面内において公転軌道と直交する方向に連続的にずらせる（線形移動）ことによって全ウエハの全領域をカバーするようにしたイオン注入方式を言う。通常、線形移動はウエハを保持した回転円板の回転中心を移動させることによって実行するが、ウエハ保持部の回転中心からの距離を変更したり、ビーム自体の位置を機械的、電磁的に変更してもよい。
【００３６】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３７】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３８】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例等の説明（主に図１から図５）
以下の実施形態では、ＬＣＤドライバ用チップを例にとり、具体的に説明するが、本願発明はそれに限定されず、２次元画像表示装置の制御チップ、センサチップ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）、メモリチップ、マイクロコンピュータチップ、その他のロジックチップ、アナログチップ、アナログデジタル混載チップ、単体チップ等にも適用できる。
【００３９】
図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ上のショット領域（一度に露光する領域、すなわち単位露光領域）の配列を示すウエハ上面図である。図２は図１のショット領域（またはショット周辺領域Ｒ１）の拡大平面図である。図３は図２のチップ領域の拡大平面図である。図４は図３のソースドライバ回路８の拡大平面図である。図５は図４の階調電圧生成用ラダー抵抗回路９の拡大平面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例等を説明する。
【００４０】
まず、図１に基づいて、ウエハ１（ここでは、３００φのＰ型シリコン単結晶ウエハを例にとり説明するが、２００φでも４５０φでも、その他の直径のウエハでもよい）上での各領域等について説明する。図１に示すように、ウエハ１のデバイス面１ａ（第１の主面）に対して、露光処理を含むリソグラフィ処理が施されるが、通常、この露光処理は、ショット領域３（単位露光領域）を単位として行われる。ショット領域３には、通常、１から３０程度のチップ領域２（図２）が含まれる。ウエハ１には、方位を示す目印として、たとえばノッチ部３４が設けられており、このノッチ３４の反対側をトップ部３３（トップ側）という。
【００４１】
次に、図１のショット周辺領域Ｒ１を拡大して図２に示す。図２に示すように、ショット領域３は縦ＳＴ（ノッチとトップ方向を結ぶ方向）と横ＳＬ（ノッチ＆トップ方向と垂直方向）がほぼ同等の長さの矩形形状を呈している。縦ＳＴは、たとえば２０ミリメートル程度であり、横ＳＬは、たとえば２５ミリメートル程度である。
【００４２】
次に、図２のチップ領域２（ＬＣＤドライバ用チップ）を拡大して図３に示す。図３に示すように、ＬＣＤドライバ用チップ２（第１のチップ領域）は、主に、電源回路４、チップ全体を制御するコントローラ回路５、画像データを一時的に記憶するグラフィックＲＡＭ６、ＬＣＤのゲートを駆動するゲートドライバ回路７、およびＬＣＤのソース電極を駆動するソースドライバ回路８から構成されている。ＬＣＤドライバ用チップ２の形状は、そのままＬＣＤの周辺部に取り付けられることから、ＬＳＩとしては、特異な形状をしており、形状的には矩形であるが、チップ長さＬまたは第１の辺（ノッチとトップ方向を結ぶ方向）は、チップ幅Ｗまたは第２の辺（ノッチ＆トップ方向と垂直方向）と比較して、１０倍以上長いことが多い。この例では、チップ幅Ｗは、１ミリメートル程度であり、チップ長さＬは２０ミリメートル程度である。
【００４３】
次に、図３のソースドライバ回路８の中の階調電圧生成用ラダー抵抗回路９（第１の製品領域）を図４に示す。図４に示すように、階調電圧生成用ラダー抵抗回路９は、ほとんど全域にわたって長大な階調電圧生成用ラダー（Ｌａｄｄｅｒ）抵抗１０またはレジスタストリング（Ｒｅｓｉｓｔｏｒ  Ｓｔｒｉｎｇ）で占められており、その結果、プロセスの局所ばらつき（特にチップの長手方向）に敏感になる傾向がある。
【００４４】
次に、図４の階調電圧生成用ラダー抵抗回路９の具体的構成（簡潔性を確保するためにガンマ制御等は省略した）を図５に簡潔に説明する。図５に示すように、電源端子Ｖｄｄ（または電源配線）と接地端子Ｖｓｓ（または接地配線）の間にレジスタストリング１０が接続されており、ラダー抵抗１０自体は多数のレジスタ要素部分１０ａ，１０ｂ，１０ｃ，１０ｎから構成されている。このレジスタ要素部分１０ａ，１０ｂ，１０ｃ，１０ｎの各々は、図１２から図１４に関して説明するように、たとえばNチャネル型ディプレッションモードＭＩＳＦＥＴ等から構成されている。ソース駆動の出力電圧は、ラダー抵抗１０の中間タップからバッファ回路１１等を介して出力されている。
【００４５】
２．本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスの説明（主に図８から図１４）
このセクションでは、セクション１で説明したＬＣＤドライバ用チップ２に関するウエハプロセスの要部をラダー抵抗１０および、ラダー抵抗１０のプロセスばらつきをモニタするための不均等検査アレイＡＲ（セクション３の図６）に焦点を当てて説明する。
【００４６】
図８は本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスのプロセスブロックフロー図である。図９は図８のウエル＆チャネルイオン注入に使用するバッチ型イオン注入装置のウエハ保持ディスク周辺の部分正面図（ほぼ上半分）である。図１０は図９のイオン注入領域Ｒ３におけるイオンビームの走査の様子を示す部分模式平面図である。図１１はビーム径と総ドーズ量のばらつきの関係を説明する濃度分布説明図である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（ウエル及びチャネル注入完了時点）である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（ゲート電極パターニング完了時点）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセスを説明するデバイス断面フロー図（メタル配線形成時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法の要部プロセス等を説明する。
【００４７】
なお、図１４に示すNチャネル型ディプレッションモードＭＩＳＦＥＴQndは、ラダー抵抗１０の各レジスタ要素部分１０ａ，１０ｂ，１０ｃ，１０ｎであると同時に、図６に説明する不均等検査アレイＡＲ，ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５（不均等検査素子領域または領域群）および均等検査アレイＡＲＥ（均等検査素子領域または領域群）の各検査用抵抗素子の各要素部分ＲＴ１，ＲＴ２，ＲＴ３でもある。
【００４８】
以下要部プロセスを図８に従って、簡潔に説明する。図１２に示すように、まず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１７を形成する（図８の素子分離形成工程５１）。続いて、ボロン等をイオン注入（ウエルイオン注入工程；第１のイオン注入）することにより、基板１よりも高濃度のＰ型ウエル領域１５を形成する。続いて、砒素等をイオン注入（チャネルイオン注入工程；第１のイオン注入）することにより、ソースドレイン領域と比較して低濃度のディプレッション型Ｎチャネル領域１６（Ｎ型チャネル注入領域）を形成する。この二つが、図８のウエル-チャネル形成工程５２である。ウエルイオン注入工程の諸条件としては、たとえば、イオン種Ｂ＋、打ち込みエネルギ５０から３００ＫｅＶ程度、濃度１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。また、チャネルイオン注入工程の諸条件としては、たとえば、イオン種Ａｓ＋、打ち込みエネルギ５０から１５０ＫｅＶ程度、濃度３ｘ１０１３/ｃｍ２から５ｘ１０１３/ｃｍ２程度を例示することができる。
【００４９】
ここで、ウエルイオン注入工程およびチャネルイオン注入工程に使用されるバッチ型イオン注入装置（特にそのエンドステーション）について、図９に基づいて、説明する。図９はほぼ円形のエンドステーションの上３分の一程度の部分を示す。図９に示すように、回転ディスク３１の周辺にはウエハホールダ部３５が設けられており、各ウエハホールダ部３５には、被処理ウエハ１が保持されている。このとき、通常、被処理ウエハ１のトップ部３３（トップ側）が外側に来て、ノッチ部３４（ノッチ側）が内側に来て、回転中心とトップ部３３およびノッチ部３４を結ぶとほぼ直線になるようにセットされる。この状態で、回転ディスク３１を高速回転すると、ウエハ１の各部は同心円３６（同心円群）の円周に沿って高速移動する。この回転状態でほぼ円形（たとえば直径３０ミリメートル程度）のイオンビーム３２をウエハ１を縦断するように、動径方向に相対移動させることによって全ウエハ１の全体をスキャンする。
【００５０】
図１０に図９のイオン注入領域Ｒ３を拡大して模式的にイオンビーム３２が通過する帯状領域３７を図示する。このとき、図１０のＹ−Ｙ’断面の打ち込みイオン濃度は、図１１のようになっている。すなわち、イオンビーム３２の断面形状が正常な形状と寸法を維持しているときは、隣接する帯状領域３７が十分に重なるため、総ドーズ分布は十分に平坦化され、図の太実線のようにほぼ平坦となる。一方、イオンビーム３２が異常な形状と寸法となった場合、たとえば、イオンビーム３２の断面形状が扁平化して、縦の差し渡しが５ミリメートル程度となり、横の差し渡しが４５ミリメートル程度となったとする。この場合、全体のドーズ量は不変であるので、イオン注入装置のモニタでは検出できない。しかし、隣接する帯状領域３７が十分に重ならないため、総ドーズ分布は十分に平坦化されず、図の点線のように局所的に大きく変動する。
【００５１】
ウエルイオン注入工程およびチャネルイオン注入工程が終わると、図１３に示すように、ゲート絶縁膜１９が形成され、続いて、サイドウォールスペーサ２２を有するゲート電極２１（ポリシリコン膜）がパターニングされ（図８のゲート電極形成工程５３）、これらとともに、Ｎ型ソースドレイン領域１８がイオン注入等により形成される（図８のソースドレイン形成工程５４）。
【００５２】
次に、図１４に示すように、ウエハ１のデバイス面１ａ上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系膜を主要な要素とするプリメタル絶縁膜２３を形成する。続いて、プリメタル絶縁膜２３に異方性ドライエッチングによりコンタクトホールを形成し、これをＣＶＤ等によりタングステン等で埋め込み、タングステンプラグ２４とする。更に、その上に、たとえば、アルミニウム系の配線層（検査用パッド等を含む）を形成する（図８のメタル配線形成工程５５）。
【００５３】
次に、図８に示すように、ウエハテスト工程５６において、プローバを用いて、検査用パッド等にプローブ針をコンタクトさせた状態で電気的試験を実行する。このとき、たとえばＤＣパラメトリックテストの一貫として、セクション３に説明するように、図６または図７の検査素子領域ＡＲ、ＡＲＥに対する抵抗値測定（通常、４端子測定）が実行される。
【００５４】
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスばらつきモニタ方法の説明（主に図６および図７）
このセクションでは、図２のチップ周辺領域Ｒ２の一例のレイアウトに関して、プロセスばらつきモニタ方法を説明する。
【００５５】
図６は図２のチップ周辺領域Ｒ２の拡大平面図である。図７は図６の不均等検査素子領域群ＡＲの一部を抜き出した模式回路図である。なお、図７の不均等検査素子領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５の詳細構造は、基本的に、不均等検査素子領域ＡＲ２と同一構造である。また、図６の均等検査アレイＡＲＥ（均等検査素子領域または領域群）を構成する個々の検査素子領域の詳細構造も、基本的に、不均等検査素子領域ＡＲ２と同一構造である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるプロセスばらつきモニタ方法等を説明する。
【００５６】
図６に示すように、ショット領域３（単位露光領域）内のチップ領域２間のスクライブ領域１２（幅は通常１００マイクロメートル程度である）には、均等なピッチＰＥ（均等検査アレイピッチ）で配置された均等検査素子領域ＡＲＥおよび不均等なピッチＰ１，Ｐ２，Ｐ３，Ｐ４（不均等検査アレイピッチ）で配置された不均等検査素子領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５が存在する。ここで、検査アレイの各寸法は、通常、たとえば１５マイクロメートル角程度またはそれよりも小さな正方形又は矩形である。均等なピッチＰＥは、たとえば、２００マイクロメートル程度であり、不均等なピッチＰ１、不均等なピッチＰ２，不均等なピッチＰ３、不均等なピッチＰ４は、たとえば、それぞれ１００マイクロメートル程度、２５０マイクロメートル程度、４５０マイクロメートル程度、９５０マイクロメートル程度とする（必要があれば、ｎ番目のピッチをＰｎとして、たとえばＰｎ＋２＝２Ｐｎ＋Ｐｎ＋１等の規則で、チップの上端に来るまで並べてもよい）。
【００５７】
次に、図７に実際のＤＣパラメトリックテストの際の手順を説明する。図７に示すように、プローバのプローブ針を検査用パッド１４のパッド１から１２にコンタクトさせた状態で、自動でテストを実行する。手順はすなわち、まず、パッド１とパッド４の間に一定の電流を流して、パッド２とパッド３間の電圧を測定することにより、テストアレイＡＲ１（第１のテスト素子領域）の検査用抵抗素子ＲＴ全体の抵抗値を測定する。なお、このとき検査用抵抗素子ＲＴを構成する各Nチャネル型ディプレッションモードＭＩＳＦＥＴQndの各ゲート電極は、フローティング状態である（適切な固定電位に接続してもよい）。この点は以下の各測定についても同じである。次に、同様のことをテストアレイＡＲ２、ＡＲ３（第２および第３のテスト素子領域）に対して実行して、テストアレイＡＲ２、ＡＲ３の検査用抵抗素子ＲＴ全体の抵抗値をそれぞれ測定する。続いて、得られたテストアレイＡＲ１、ＡＲ２、ＡＲ３の各検査用抵抗素子ＲＴの抵抗値を比較することで、図１２において説明した二つのイオン注入工程におけるドーズ量の局所ばらつきを高精度で検出することができる。これは、ピッチが異なるように配置されたテストアレイを３個以上使用しているので、ばらつきの周期が測定した全てのテストアレイのピッチと一致する可能性は、等ピッチのテストアレイのみを用いてモニタする場合と比較して、相当に小さいと見ることができるからである。
【００５８】
なお、不均等検査素子領域群ＡＲは、通常、イオン注入に関していえば、行方向のばらつきは小さいので、１ショット領域に一列あればよいが、必要に応じて複数個配置してもよい。
【００５９】
また、テストアレイＡＲ２の検査用抵抗素子ＲＴの全体の抵抗値を測定する際には、たとえば、パッド２とパッド１２の間に一定の電流を流して、パッド４とパッド５で電圧を測定することになるが、同時に、検査用抵抗素子ＲＴの各要素部分ＲＴ１，ＲＴ２，ＲＴ３の抵抗値も測定すれば、更に微細な領域内の局所プロセスばらつき（打ち込み濃度ばらつきなど）も検出することができる。
【００６０】
更に、不均等検査素子領域ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５についても図７と同様の抵抗値測定をＤＣパラメトリックテストの際に同様に実行することにより、局所プロセスばらつき（打ち込み濃度ばらつきなど）の精度を更に向上させることができる。
【００６１】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６２】
例えば、前記実施の形態では、メタル配線については、アルミニウム系配線（非埋め込み配線）を例にとって具体的に説明したが、本発明はそれに限定されるものではなく、銅系および銀系のダマシン配線（埋め込み配線）を使用したものにも適用できることは言うまでもない。
【符号の説明】
【００６３】
１  ウエハ（Ｐ型シリコン単結晶基板）
１ａ  ウエハのデバイス面（第１の主面）
２  チップ領域（半導体チップ）
３  ショット領域（単位露光領域）
４  電源回路
５  コントローラ回路
６  グラフィックＲＡＭ
７  ゲートドライバ回路
８  ソースドライバ回路
９  階調電圧生成用ラダー抵抗回路（第１の製品領域）
１０  階調電圧生成用ラダー抵抗（レジスタストリング）
１０ａ，１０ｂ，１０ｃ，１０ｎ  ラダー抵抗の各レジスタ要素部分
１１  バッファ回路
１２  スクライブライン
１４  テストパッド（検査用パッド）
１５  Ｐ型ウエル領域
１６  Ｎ型チャネル注入領域
１７  ＳＴＩ領域（素子分離領域）
１８  Ｎ型ソースドレイン領域
１９  ゲート絶縁膜
２１  ゲート電極（ポリシリコン膜）
２２  サイドウォールスペーサ
２３  プリメタル絶縁膜
２４  タングステンプラグ
２５  メタル配線
３１  回転ディスク
３２  イオンビーム
３３  ウエハトップ部（トップ側）
３４  ウエハノッチ部（ノッチ側）
３５  ウエハホールダ部
３６  ウエハの回転に対応する同心円
３７  イオン注入経路に対応する帯状領域
５１  素子分離工程
５２  ウエル＆チャネル注入工程
５３  ゲート電極形成工程
５４  ソースドレイン形成工程
５５  メタル配線工程
５６  ウエハテスト工程
ＡＲＥ  均等検査アレイ（均等検査素子領域または領域群）
ＡＲ，ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４，ＡＲ５  不均等検査アレイ（不均等検査素子領域または領域群）
Ｌ  チップ長さまたは第１の辺（ノッチとトップ方向を結ぶ方向）
ＰＥ  均等検査アレイピッチ
Ｐ１，Ｐ２，Ｐ３，Ｐ４  不均等検査アレイピッチ
Qnd  Nチャネル型ディプレッションモードＭＩＳＦＥＴ
ＲＴ  検査用抵抗素子（全体）
ＲＴ１，ＲＴ２，ＲＴ３  検査用抵抗素子の各要素部分
Ｒ１  ショット周辺領域
Ｒ２  チップ周辺領域
Ｒ３  イオン注入領域
Ｓ  スクライブライン幅
ＳＬ  ショット領域の横幅または同辺（ノッチ＆トップ方向と垂直方向）
ＳＴ  ショット領域の縦の長さまたは同辺（ノッチとトップ方向を結ぶ方向）
Ｖｄｄ  電源端子（または電源配線）
Ｖｓｓ  接地端子（または接地配線）
Ｗ  チップ幅または第２の辺（ノッチ＆トップ方向と垂直方向）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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