(57)【要約】【課題】センスマージンを増大させ、誤読み出しを低減する。【解決手段】複数のメモリセルを有するＮＡＮＤストリングと、このＮＡＮＤストリングの一端に接続されたビット線ＢＬと、一端がビット線ＢＬと電気的に接続可能に構成され、電位ＶＤＤＳＡに充電された後、複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、メモリセルを流れるセル電流により放電されるＳＥＮノードと、一端はＳＥＮノードに接続され、他端は所定の電位ＶＣＬＫに保たれたＣＬＫノードに接続され、選択メモリセルがオンセルの場合にのみＳＥＮノードの放電中に容量が低下することにより、ＳＥＮノードの放電速度を上昇させるキャパシタと、を備える。【選択図】図５
2011146100.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するＮＡＮＤストリングと、
前記ＮＡＮＤストリングの一端に接続されたビット線と、
一端が前記ビット線と電気的に接続可能に構成され、第１の電位に充電された後、前記複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、前記メモリセルを流れるセル電流により放電される、ＳＥＮノードと、
一端が前記ＳＥＮノードに接続され、他端が所定の電位に保たれたＣＬＫノードに接続され、前記選択メモリセルがオンセルの場合にのみ前記ＳＥＮノードの放電中に容量が低下することにより、前記ＳＥＮノードの放電速度を上昇させる、キャパシタと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記キャパシタは、ＮＭＯＳトランジスタからなり、前記ＮＭＯＳトランジスタのゲートは前記ＳＥＮノードに接続され、前記ＮＭＯＳトランジスタのソース及び基板は前記ＣＬＫノードに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＳＥＮノードの放電停止後の電位が、前記選択メモリセルがオンセルかオフセルかを判定するための判定閾値以下の場合にオンする、ＰＭＯＳトランジスタと、
前記ＳＥＮノードが充電されるときに第２の電位に設定され、前記ＰＭＯＳトランジスタがオンすると前記第１の電位となる、ＩＮＶノードと、
をさらに備える請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の電位をVDDSA、前記ＰＭＯＳトランジスタの閾値電圧の絶対値を|Vtp|、前記ＮＭＯＳトランジスタの閾値電圧をVtn、前記ＮＡＮＤストリングの有する前記複数のメモリセルのうち、前記ＮＡＮＤストリングの有する前記複数のメモリセルから選択された前記選択メモリセルがオフセルの場合における前記セル電流の最大値をIcell_off_max、前記ＳＥＮノードの放電時間をTsenとするとき、前記ＣＬＫノードの前記所定の電位Ｖｃｌｋは、次式
VDDSA−|Vtp|−Vtn＜ Vclk ＜ VDDSA−(Icell_off_max・Tsen) ／C−Vtn
を満たすことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
直列接続された複数のメモリセルを有するＮＡＮＤストリングを備える半導体記憶装置の読み出し方法であって、
一端が前記ＮＡＮＤストリングと接続されたビット線と電気的に接続可能に構成されたＳＥＮノードを、第１の電位の電源と接続して充電し、
ゲートが前記ＳＥＮノードに接続されたＮＭＯＳトランジスタからなるキャパシタのソース及び基板に、次式
VDDSA−|Vtp|−Vtn ＜ Vclk ＜ VDDSA−(Icell_off_max・Tsen) ／C−Vtn
を満たす電圧Ｖｃｌｋを印加し、
前記複数のメモリセルの中から読出し対象の選択メモリセルを選択し、
その後、前記ＳＥＮノードを前記電源から電気的に切り離し、前記メモリセルを流れるセル電流により前記ＳＥＮノードを放電し、
前記ＳＥＮノードの放電を開始してから所定の時間が経過した後に前記ＳＥＮノードの放電を停止し、放電停止後の前記ＳＥＮノードの電位に基づいて前記選択メモリセルの状態を判定する、
ことを特徴とする半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、例えば不揮発性のＮＡＮＤ型フラッシュメモリ、及びその読出し方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの大容量化に伴い、メモリセルはますます微細化している。次世代の２Ｘｎｍ世代（例えば２４ｎｍ世代）以降においては、微細化に伴う、メモリセルの特性の悪化が懸念されている。即ち、データを読み出す際、メモリセルを流れるセル電流は小さくなる一方、リーク電流は増加する。このため、読み出し対象のメモリセル（以下、選択メモリセルという。）が、オンセルの場合のセル電流と、オフセルの場合のセル電流との比（以下、オン／オフ比という。）が小さくなってしまう。このオン／オフ比の低下によりセンスマージンが減少する結果、読み出しエラーが発生する虞が増大している。ここで、オンセルとは、浮遊ゲートに電子が蓄積されていない状態のメモリセルをいい、オフセルとは、浮遊ゲートに電子が蓄積されている状態のメモリセルをいう。オンセルは“１”セルともいい、オフセルは“０”セルともいう。
【０００３】
また、メモリセルの微細化とともに、センスアンプの電源電圧も消費電力低減のために低電圧化される傾向にあり、このこともセンスマージンを減少させる一因となっている。
【０００４】
従来、センスアンプの電源電圧の低電圧化への対策として、センスノードに接続されたキャパシタを備える半導体記憶装置が開示されている（例えば、特許文献１）。この方式では、キャパシタ４８ｃの一端はセンスノードＮ４に接続されており、キャパシタ４８ｃの他端（ＢＯＯＳＴ２）の電位を昇降圧することで容量カップリングによりセンスノードＮ４の電位を上昇／低下させている（段落［０１７５］〜段落［０１９２］）。しかしながら、この方式の場合、選択メモリセルがオンセルの場合だけでなく、オフセルの場合にもセンスノードの電位が変動する。このため、オン／オフ比が小さい場合には、オフセルのセンスマージンが不足し、オフセルをオンセルと誤読み出しする虞があるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３２５７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はセンスマージンを増大させ、誤読み出しを低減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、複数のメモリセルを有するＮＡＮＤストリングと、前記ＮＡＮＤストリングの一端に接続されたビット線と、一端が前記ビット線と電気的に接続可能に構成され、第１の電位に充電された後、前記複数のメモリセルから選択された選択メモリセルがオンセルかオフセルかを判定するために、前記メモリセルを流れるセル電流により放電される、ＳＥＮノードと、一端が前記ＳＥＮノードに接続され、他端が所定の電位に保たれたＣＬＫノードに接続され、前記選択メモリセルがオンセルの場合にのみ前記ＳＥＮノードの放電中に容量が低下することにより、前記ＳＥＮノードの放電速度を上昇させる、キャパシタと、を備える半導体記憶装置が提供される。
【０００８】
本発明の第２の態様によれば、直列接続された複数のメモリセルを有するＮＡＮＤストリングを備える半導体記憶装置の読み出し方法であって、一端が前記ＮＡＮＤストリングと接続されたビット線と電気的に接続可能に構成されたＳＥＮノードを、第１の電位の電源と接続して充電し、ゲートが前記ＳＥＮノードに接続されたＮＭＯＳトランジスタからなるキャパシタのソース及び基板に、次式VDDSA−|Vtp|−Vtn ＜ Vclk ＜ VDDSA−(Icell_off_max・Tsen) ／C−Vtnを満たす電圧Ｖｃｌｋを印加し、前記複数のメモリセルの中から読出し対象の選択メモリセルを選択し、その後、前記ＳＥＮノードを前記電源から電気的に切り離し、前記メモリセルを流れるセル電流により前記ＳＥＮノードを放電し、前記ＳＥＮノードの放電を開始してから所定の時間が経過した後に前記ＳＥＮノードの放電を停止し、放電停止後の前記ＳＥＮノードの電位に基づいて前記選択メモリセルの状態を判定する、ことを特徴とする半導体記憶装置の読み出し方法が提供される。
【発明の効果】
【０００９】
本発明によれば、センスマージンを増大させ、誤読み出しを低減できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示す図である。
【図２】（ａ）はＮＭＯＳキャパシタの構成を示し、（ｂ）はＮＭＯＳキャパシタのＣ−Ｖ特性を示す図である。
【図３】（ａ）は、ＣＬＫノードの電位が２．５Ｖの場合おける、ＳＥＮノード電位のタイムチャートである。（ｂ）は、ＮＭＯＳトランジスタ及びＣＬＫノードの電位のタイムチャートである。
【図４】（ａ）は、ＣＬＫノードの電位が０Ｖの場合における、ＳＥＮノード電位のタイムチャートである。（ｂ）は、ＮＭＯＳトランジスタ及びＣＬＫノードの電位のタイムチャートである。
【図５】ＣＬＫノードの電位が所定の条件を満たす場合における、ＳＥＮノードの電位のタイムチャートである。
【図６】（ａ），（ｂ）ともに、ＣＬＫノードの電位が所定の条件を満たさない場合における、ＳＥＮノードの電位のタイムチャートである。
【図７】所望の電圧をＣＬＫノードに出力するためのドライバの構成例を示す図である。
【図８】所望の電圧をＣＬＫノードに出力するためのドライバの別の構成例を示す図である。
【発明を実施するための形態】
【００１１】
本発明に係る半導体記憶装置は、センスノード（以下、ＳＥＮノードという。）に接続されたＮＭＯＳキャパシタのＣ−Ｖ特性を利用して、ＳＥＮノードの放電速度を、選択メモリセルがオンセルの場合にのみ上昇させる。これにより、選択メモリセルがオンセルの場合における放電停止後のＳＥＮノードの電位をより小さくし、選択メモリセルがオフセルの場合のＳＥＮノードの電位との差を大きくすることができる。
【００１２】
より具体的には、本発明に係る半導体記憶装置は、一端がＳＥＮノードに、他端は所定の範囲内の電圧が印加されたＣＬＫノードに接続されたキャパシタを備える。このＣＬＫノードに所定の範囲内の電圧が印加される。ＳＥＮノードの放電中にキャパシタを構成するＮＭＯＳトランジスタが空乏状態になることで、ＮＭＯＳキャパシタの容量が急減する。その結果、ＳＥＮノードの放電速度が上昇する。選択メモリセルがオンセルの場合にのみ、放電速度が上昇する効果が得られるように、ＣＬＫノードに印加される電圧は調整される。したがって、本発明によれば、オン／オフ比が小さい場合であっても、大きなセンスマージンが得られ、誤読み出しを低減することができる。
【００１３】
以下、図面を参照しながら、本発明の実施形態に係る半導体記憶装置について説明する。なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。実施形態の説明中の数値はいずれも例示的な値であり、本発明はそれらの値に限定されるものではない。
【００１４】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略的な構成を示している。ＮＡＮＤストリング２０ａ，２０ｂ,・・・は、複数のメモリセルがソース／ドレイン拡散層を共有するように直列接続されたものであり、一端がビット線ＢＬに、他端が共通ソース線（図示せず）にそれぞれ接続されている。
【００１５】
図１に示すように、ＳＥＮノードの一端は、ＰＭＯＳトランジスタ１７のゲート端子に接続されており、他端はＮＭＯＳトランジスタ１３及び１５を介してビット線ＢＬと電気的に接続可能に構成されている。後述するように、メモリセルの状態（オンセル／オフセル）をセンスするために、ＳＥＮノードの電位Ｖｓｅｎが用いられる。
【００１６】
ＰＭＯＳトランジスタ１１のゲート端子ＩＮＶは、図１に示す、ラッチ回路１８の入力部のＩＮＶノードと電気的に接続されている。
【００１７】
本実施形態に係る読み出し動作を説明する前に、従来のＮＡＮＤフラッシュメモリの読み出し方法について説明する。
【００１８】
（１）まず、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２，１３，１４，１５をそれぞれオンにして、ビット線ＢＬとＳＥＮノードをセンスアンプの電源（電圧ＶＤＤＳＡ）と電気的に接続する。これにより、ビット線ＢＬとＳＥＮノードを充電する。なお、事前に放電回路（図示せず）によりＩＮＶノードを放電させてＩＮＶノードの電位を“Ｌｏｗ”にすることによって、ＰＭＯＳトランジスタ１１はオンになる。
【００１９】
（２）読出し対象のメモリセル（選択メモリセル）を選択する。具体的には、選択メモリセル以外のメモリセルについては状態に関わらずオンするように十分大きなゲート電圧を印加し、一方、選択メモリセルについては浮遊ゲートに電子が存在する場合にはオフとなり、電子が存在しない場合にはオンになるように所定の電圧を印加する。
【００２０】
（３）ＮＭＯＳトランジスタ１４のゲート端子ＨＬＬを“Ｌｏｗ”にしてＮＭＯＳトランジスタ１４をオフにすることで、ＳＥＮノードをセンスアンプの電源から電気的に切り離す。これにより、セル電流（Ｉｃｅｌｌ）が流れ、ＳＥＮノードは放電される。このセル電流は、ＳＥＮノードからビット線ＢＬを通り、ＮＡＮＤストリングの一端に接続された共通ソース線に流れる。選択メモリセルがオンセルの場合、大きなセル電流が流れるためＳＥＮノードの電位は大きく低下する。そして、ＳＥＮノードの電位は、放電の途中でＮＭＯＳトランジスタ１５をオフにしない限り、ＮＭＯＳトランジスタ１２（ＢＬＸ）、およびＮＭＯＳトランジスタ１５（ＸＸＬ）でクランプされる値(例えば０．７Ｖ)まで低下する。一方、選択メモリセルがオフセルの場合、理想的にはセル電流が流れないためＳＥＮノードの電位は低下しないが、実際にはリーク電流によりＳＥＮノードの電位は緩やかに低下する。
【００２１】
（４）ＳＥＮノードの放電を開始してから所定の時間（例えば１μｓｅｃ）が経過すると、ＮＭＯＳトランジスタ１５のゲート端子ＸＸＬを“Ｈｉｇｈ”から“Ｌｏｗ”にする。これにより、ＳＥＮノードはビット線ＢＬから電気的に切り離されフローティング状態となり、ＳＥＮノードの放電は停止する。
【００２２】
（５）放電停止後のＳＥＮノードの電位に基づいて選択メモリセルの状態を判定する。具体的には、ＰＭＯＳトランジスタ１６のゲート端子ＳＴＢを“Ｌｏｗ”にして、ＰＭＯＳトランジスタ１６をオンにする。このとき、ＳＥＮノードの電位が十分に下がっていれば、ＰＭＯＳトランジスタ１７はオンになり、ＩＮＶノードはセンスアンプの電源と接続され、ＩＮＶノードの電位は“Ｌｏｗ”から“Ｈｉｇｈ”になる。より詳細には、ＳＥＮノードの電位がVDDSA−|Vtp|以下の場合、ＰＭＯＳトランジスタ１７がオンになるため、ＩＮＶノードは“Ｌｏｗ”から“Ｈｉｇｈ”に変化する。ここで、Vtpは、ＰＭＯＳトランジスタ１７の閾値電圧である。以下、電位VDDSA−|Vtp|を判定閾値という。
【００２３】
一方、ＳＥＮノードの電位が判定閾値VDDSA−|Vtp|よりも大きい場合は、ＰＭＯＳトランジスタ１７がオフなので、ＩＮＶノードの電位は“Ｌｏｗ”のままである。
【００２４】
上述のように、ＮＡＮＤ型フラッシュメモリでは、放電停止後のＳＥＮノードの電位によって、選択メモリセルがオンセルかオフセルかが判定され、その結果がラッチ回路１８に保存される。
【００２５】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
【００２６】
図１からわかるように、本実施形態に係る半導体記憶装置はＮＭＯＳキャパシタ１９を備える。このＮＭＯＳキャパシタ１９の一端はＣＬＫノードと呼ばれる定電圧源（図示せず）の出力端子に接続され、他端はＳＥＮノードに接続されている。ＮＭＯＳキャパシタ１９の構成及び接続関係について、図２を用いてより詳しく説明する。図２（ａ）は、ＮＭＯＳキャパシタ１９の構成を示している。図２に示すように、このＮＭＯＳキャパシタ１９は、閾値電圧がＶｔｎのＮＭＯＳトランジスタからなるＮＭＯＳ構造のキャパシタである。図２（ａ）に示すように、ゲートはＳＥＮノードに接続され、基板およびソースはＣＬＫノードに接続されている。よって、ゲートの電位VgはＳＥＮノードの電位Ｖｓｅｎと等しく、基板の電位Ｖｂ及びソースの電位Ｖｓは共にＣＬＫノードの電位Ｖｃｌｋに等しい。即ち、Ｖｇ＝Ｖｓｅｎ、Ｖｂ＝Ｖｓ＝Ｖｃｌｋである。
【００２７】
図２（ｂ）は、ＮＭＯＳキャパシタ１９のＣ−Ｖ特性（ゲート容量のゲート・ソース間の電圧Ｖｇｓ依存性）を示している。この図２（ｂ）からわかるように、電圧Ｖｇｓが閾値電圧Ｖｔｎより大きいとき、つまり反転状態のとき、ゲート容量はある一定の容量値（Ｃａ）である。電圧Ｖｇｓが低下していき閾値電圧Ｖｔｎよりも小さくなると、空乏領域に入り、ゲート容量は急激に小さくなる。
【００２８】
ここで、Ｖｇｓ＝Ｖｓｅｎ−Ｖｃｌｋであるから、ＭＯＳキャパシタ１９の容量が急減するための条件Ｖｇｓ＜Ｖｔｎは、Ｖｓｅｎ＜Ｖｃｌｋ＋Ｖｔｎと表すことができる。つまり、ＳＥＮノードの電位がＶｓｅｎ＜Ｖｃｌｋ＋Ｖｔｎとなると、ＮＭＯＳキャパシタ１９の容量値が急激に小さくなる。以下、このＮＭＯＳキャパシタ１９の容量が急変するＳＥＮノードの電位（Ｖｃｌｋ＋Ｖｔｎ）を容量急変電位という。
【００２９】
本実施形態は、このＮＭＯＳキャパシタ１９のＣ−Ｖ特性を利用することで、メモリセルの微細化等に伴ってオン／オフ比が悪化した場合であっても、大きなセンスマージンを確保し、誤読み出しの低減を可能とするものである。
【００３０】
次に、数値を用いてさらに詳細に、本実施形態に係る半導体記憶装置の動作について説明する。
【００３１】
ＣＬＫノードに印加する電圧Ｖｃｌｋが２．５［Ｖ］の場合を例にとって説明する。ここでは、簡単のためＮＭＯＳトランジスタの閾値電圧Ｖｔｎを−０．７［Ｖ］（ディプレッション型）、センスアンプの電源電圧ＶＤＤＳＡを２．５［Ｖ］、ＳＥＮノードをゲートとするＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ１７）の閾値電圧Ｖｔｐを−１［Ｖ］とする。  
【００３２】
図３（ａ）は、ＣＬＫノードに２．５［Ｖ］を印加した場合（Ｖｃｌｋ＝２．５Ｖ）における、ＳＥＮノードの放電の様子を示している。選択メモリセルがオンセルの場合のＳＥＮノードの電位を実線で、選択メモリセルがオフセルの場合のＳＥＮノードの電位を破線でそれぞれ示している。図３（ｂ）は、ＮＭＯＳトランジスタ１４のゲート端子ＨＬＬの電位、ＣＬＫノードの電位、及びＮＭＯＳトランジスタ１５のゲート端子ＸＸＬの電位のタイムチャートを示している。これら図３（ａ）及び図３（ｂ）を用いて、本実施形態に係る半導体記憶装置の動作を説明する。
【００３３】
（１）前述の方法により、時刻ｔ１までにＳＥＮノードを充電する。このため、図３（ａ）からわかるように、ＳＥＮノードの電位Ｖｓｅｎはセンスアンプの電源電圧ＶＤＤＳＡになっている。その後、前述のようにして、読出し対象のメモリセル（選択メモリセル）を選択する。
【００３４】
（２）時刻ｔ１において、ＮＭＯＳトランジスタ１４のゲート端子ＨＬＬを“Ｈｉｇｈ”から“Ｌｏｗ”にし、ＳＥＮノードをセンスアンプの電源から電気的に切り離す。これにより、図３（ａ）からわかるように、選択メモリセルがオンセルの場合、比較的大きなセル電流が流れてＳＥＮノードが放電され、電位Ｖｓｅｎは低下する。一方、選択メモリセルがオフセルの場合、リーク電流による比較的小さなセル電流が流れることにより電位Ｖｓｅｎは緩やかに低下する。
【００３５】
（３）時刻ｔ２において、選択メモリセルがオンセルの場合、ＳＥＮノードの電位Ｖｓｅｎは容量急変電位（Ｖｃｌｋ＋Ｖｔｎ＝１．８［Ｖ］）まで下がり、ＮＭＯＳキャパシタ１９の容量が急激に低下する。このため、時刻ｔ２以降、ＳＥＮノードの放電速度が上昇する。一方、選択メモリセルがオフセルの場合、ＳＥＮノードの電位Ｖｓｅｎは容量急変電位まで下がっていないので、放電速度は変化しない。
【００３６】
（４）時刻ｔ３において、ＮＭＯＳトランジスタ１５のゲート端子ＸＸＬを“Ｈｉｇｈ”から“Ｌｏｗ”にする。これにより、ＳＥＮノードはビット線ＢＬから電気的に切り離されフローティング状態となり、ＳＥＮノードの放電は停止する。この後、前述のように、放電停止後のＳＥＮノードの電位に基づいて選択メモリセルがオンセルかオフセルかを判定する。
【００３７】
このように、本実施形態では、ＮＭＯＳキャパシタ１９の容量の変化を利用することで、選択メモリセルがオンセルの場合のみＳＥＮノードの放電を加速させる。これにより、放電停止後のＳＥＮノードの電位を、選択メモリセルがオンセルの場合とオフセルの場合とで大きく異なるようにすることができる。その結果、本実施形態によれば、オン／オフ比が小さい場合であっても、大きなセンスマージンが得られ、誤読み出しを低減することができる。
【００３８】
ところで、上記の効果は常に得られる訳ではなく、ＣＬＫノードの電位Ｖｃｌｋが所定の条件を満たさなければならない。以下、このことについて詳細に説明する。
【００３９】
図４（ａ）は、ＣＬＫノードに０［Ｖ］を印加した場合（Ｖｃｌｋ＝０Ｖ）における、ＳＥＮノードの放電の様子を示している。図４（ｂ）は、ＮＭＯＳトランジスタ１４のゲート端子ＨＬＬの電位、ＣＬＫノードの電位、及びＮＭＯＳトランジスタ１５のゲート端子ＸＸＬの電位のタイムチャートを示している。Ｖｃｌｋ＝０Ｖの場合、容量急変電位は−０．７Ｖとなる。この値は、ＮＭＯＳトランジスタ１２（ＢＬＸ）、およびＮＭＯＳトランジスタ１５（ＸＸＬ）によりクランプされるＳＥＮノードの電位(例えば０．７Ｖ)よりも低い。よって、図４（ａ）及び図４（ｂ）からもわかるように、ＳＥＮノードの放電は加速されないため、センスマージン増大の効果は得られない。
【００４０】
また、メモリセルの微細化によりオンセルのセル電流が小さい場合には、図４（ａ）に示すように、放電停止後のＳＥＮノードの電位は選択メモリセルがオンセルかオフセルかを判定するための判定閾値VDDSA−|Vtp|（＝１．５［Ｖ］）よりも大きくなることがある。この場合、選択メモリセルがオンセルの場合であっても、オフセルであると誤読み出されることになる。
【００４１】
次に、センスマージン増大の効果が得られるＣＬＫノード電位の範囲について説明する。
【００４２】
上述のセンスマージン増大の効果を得るためには、選択メモリセルがオンセルの場合にのみ、ＮＭＯＳキャパシタ１９の容量がＳＥＮノードの放電中に小さくなればよい。換言すれば、容量急変電位（Ｖｃｌｋ＋Ｖｔｎ）は、選択メモリセルがオフセルの場合における放電停止後のＳＥＮノードの電位Ｖｓｅｎ＿ｏｆｆより小さく、かつ、選択メモリセルがオンセルかオフセルかを判定するための判定閾値ＶＤＤＳＡ−|Ｖｔｐ|より大きければよい。
【００４３】
図５は、ＣＬＫノードの電位Ｖｃｌｋが上記条件を満たす場合のＳＥＮノード電位のタイムチャートを示している。図５からわかるように、選択メモリセルがオンセルの場合のみ、ＳＥＮノードの放電速度が放電途中で加速されている。
【００４４】
一方、図６（ａ）及び図６（ｂ）は、ＣＬＫノードの電位Ｖｃｌｋが上記条件を満たさない場合のＳＥＮノード電位Ｖｓｅｎのタイムチャートを示している。
【００４５】
図６（ａ）は、容量急変電位（Ｖｃｌｋ＋Ｖｔｎ）が電位Ｖｓｅｎ＿ｏｆｆよりも大きな値になるようにＣＬＫノードの電位を設定した場合の、ＳＥＮノードの放電の様子を示している。この場合、選択メモリセルがオンセルの場合だけでなくオフセルの場合も、ＳＥＮノードの放電中にＮＭＯＳキャパシタ１９の容量が小さくなり、ＳＥＮノードの放電速度が増大する。このため、図６（ａ）からわかるように、オフセルのセンスマージンが小さくなってしまう。よって、オフセルをオンセルと誤読み出ししてしまう危険性が生じる。なお、図６（ａ）に示すように、選択メモリセルがオンセルの場合、ＳＥＮノードの電位は、ＳＥＮノードをビット線ＢＬから電気的に切り離す前に一定のレベルに落ち着いている。これは、ＮＭＯＳトランジスタ１２等で決まる値にクランプされるためである。
【００４６】
一方、図６（ｂ）は、容量急変電位（Ｖｃｌｋ＋Ｖｔｎ）が判定閾値ＶＤＤＳＡ−|Ｖｔｐ|よりも小さい値になるようにＣＬＫノードの電位を設定した場合の、ＳＥＮノードの放電の様子を示している。図６（ｂ）からわかるように、この場合、選択メモリセルがオンセルの場合もオフセルの場合も、ＳＥＮノードの放電速度は加速されない。よって、センスマージンが増大する効果は得られない。
【００４７】
上述したところからわかるように、容量急変電位（Ｖｃｌｋ＋Ｖｔｎ）は、次の式（１）を満たす必要がある。
VDDSA−|Vtp| ＜ Vclk + Vtn ＜ Vsen_off  ・・・（１）
【００４８】
ここで、選択メモリセルがオフセルの場合における放電停止後のＳＥＮノードの電位Vsen_offは、ＮＭＯＳキャパシタ１９の反転領域での容量（Ｃａ）とＳＥＮノードの寄生容量との合成容量をＣ、ＮＡＮＤストリング２０ａ，２０ｂ，・・・の有するメモリセルから選択された選択メモリセルがオフセルの場合におけるセル電流の最大値をIcell_off_max、ＳＥＮノードの放電時間をTsenとすると、以下の式（２）で表される。
Vsen_off = VDDSA−(Icell_off_max・Tsen)／C  ・・・（２）
【００４９】
なお、この式（２）からわかるように、Vsen_offはＮＭＯＳキャパシタ１９の容量により変化する。例えば、ＮＭＯＳキャパシタ１９の容量が低下すると、Vsen_offは小さくなる。
【００５０】
式（２）を式（１）に代入すると、式（３）が得られる。
VDDSA−|Vtp| ＜ Vclk + Vtn ＜ VDDSA−(Icell_off_max・Tsen) ／C  ・・・（３)
【００５１】
式（３）を変形すると、式（４）が得られる。
VDDSA−|Vtp|−Vtn ＜ Vclk ＜ VDDSA−(Icell_off_max・Tsen) ／C−Vtn  ・・・（４)
【００５２】
センスマージンを増大させる効果を得るためには、ＣＬＫノードの電位Ｖｃｌｋは式（４）を満たす必要がある。一例として、VDDSA＝２．５［Ｖ］、Vtp＝−１［Ｖ］、Vtn＝−０．７［Ｖ］、Icell_off_max＝１５［ｎＡ］、Tsen＝１２００［ｎｓ］、C＝１９［ｆＣ］とすると、式（４）を満たすＶｃｌｋは、２．２［Ｖ］より大きく２．２５［Ｖ］より小さい値となる。
【００５３】
式（３）には、Icell_off_max，Tsenなどフラッシュメモリの製造が完了した後に製造されたチップを測定することで値が決まるパラメータがある。このため、式（３）を満たすＶｃｌｋは製造前に予め決めておくことができない。つまり、式（３）を満たすＣＬＫノードの電位Ｖｃｌｋは、フラッシュメモリの製造が完了した後に求められることになる。このため、設定に応じて或る程度の範囲の電圧を、ＣＬＫノードに出力可能なドライバが必要となる。次に、このようなドライバの２つの構成例を、図７及び図８を用いて説明する。
【００５４】
図７は、ＣＬＫノードに電圧を出力するためのドライバ３０の回路図を示している。図７からわかるように、直列接続された抵抗（Ｒｘ、Ｒ０〜Ｒ３）の一端に定電流源（Ｉｒｅｆ＝１０μＡ）が接続され、他端は接地されている。ここで、抵抗Ｒｘの抵抗値は１００ｋΩであり、抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３の抵抗値はそれぞれ１０ｋΩ、２０ｋΩ、４０ｋΩ、８０ｋΩである。また、図７からわかるように、ＮＭＯＳトランジスタＭ０〜Ｍ３が抵抗Ｒ０〜Ｒ３とそれぞれ並列接続されている。ＮＭＯＳトランジスタＭ０〜Ｍ３のゲート端子には、信号Ａ＜０＞〜Ａ＜３＞がそれぞれ入力される。ドライバ３０の出力端子ＶＣＬＫａは、定電流源Ｉｒｅｆと抵抗Ｒ３間のノードの電位を出力する。
【００５５】
このドライバ３０は、信号Ａ＜３：０＞の値に応じて、ＶＣＬＫａ端子から出力される電圧を変えることができる。表１に、信号Ａ＜３：０＞とＶＣＬＫａ端子から出力される電圧との関係を示す。表１に示すように、ドライバ３０の出力は、１．０［Ｖ］〜２．５［Ｖ］まで、０．１［Ｖ］刻みで設定することができる。なお、式（３）を満たすＣＬＫノードの電位Vｃｌｋの範囲が、デザインルールやメモリセルの特性によって大きく変わる場合には、抵抗Ｒｘ、Ｒ０〜Ｒ３の抵抗値及び定電流源の電流値Ｉｒｅｆの値を変更して、ドライバ３０の出力を式（３）に適応させればよい。
【表１】
2011146100.tif 000003
【００５６】
次に、ドライバの別の構成例を説明する。図８は、ＣＬＫノードに電圧を出力するためのドライバ４０の回路図を示している。図８からわかるように、直列接続された抵抗（Ｒｘ,Ｒ０〜Ｒ３）の一端がセンスアンプの電源（ＶＤＤＳＡ）に接続され、他端が接地されている。抵抗Ｒｘ，Ｒ０〜Ｒ３の抵抗値はいずれも１０ｋΩである。図８からわかるように、各抵抗間、及び電源と抵抗Ｒ３の間に、トランスファーゲートＴＧ０〜ＴＧ４の入力端が接続されている。各トランスファーゲートＴＧ０〜ＴＧ４の出力端は、ドライバ４０の出力端子ＶＣＬＫａに接続されている。図８中、信号Ｂ＜４：０＞とＢｎ＜４：０＞は相補の信号である。
【００５７】
このドライバ４０は、トランスファーゲートの信号Ｂ＜４：０＞の値に応じて、ＶＣＬＫａ端子から出力される電圧を変えることができる。表２に、信号Ｂ＜４：０＞とＶＣＬＫａ端子から出力される電圧との関係を示す。表２に示すように、ドライバ４０の出力は、０．５［Ｖ］〜２．５［Ｖ］まで、０．５［Ｖ］刻みで設定することができる。
【表２】
2011146100.tif 000004
【００５８】
以上説明したように、本実施形態では、一端がＳＥＮノードに接続され、他端がＣＬＫノードに接続されたＮＭＯＳキャパシタのＣ−Ｖ特性を利用する。ＣＬＫノードに所定の範囲内の電圧を印加することにより、選択メモリセルがオンセルの場合にのみ、ＳＥＮノードの放電速度を大きくする。これにより、放電停止後のＳＥＮノードの電位を、選択メモリセルがオンセルの場合とオフセルの場合とで大きく異なるようにすることができる。その結果、オン／オフ比が小さい場合であっても、大きなセンスマージンを得ることができ、誤読み出しを低減させることができる。
【００５９】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６０】
１１，１６，１７  ＰＭＯＳトランジスタ
１２，１３，１４，１５  ＮＭＯＳトランジスタ
１８  ラッチ回路
１９  ＮＭＯＳキャパシタ
２０ａ，２０ｂ  ＮＡＮＤストリング
３０，４０  ドライバ
Ｍ０，Ｍ１，Ｍ２，Ｍ３  ＮＭＯＳトランジスタ
ＴＧ０，ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４  トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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