(57)【要約】【課題】書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じる誤書き込みを低減することができる。【解決手段】メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセル１つ分以上の間隔を設け、メモリアレイＭＡＲの第２方向の端部とｐ型ウェル４の給電部ＰＶとの間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイＤＭＹを設けることにより、メモリアレイＭＡＲの周辺部に位置する非選択メモリセルに注入される２次電子を低減する。【選択図】図５
2011129757.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成され、メモリセルが２次元状に多数配列したメモリアレイと、
前記メモリアレイの周辺を囲んで形成された前記第１ウェルの第１給電部と、
前記第１ウェルよりも深い位置に、前記第１ウェルと接して形成された前記第１導電型と異なる第２導電型の第２ウェルと、
前記第１ウェルの周辺に、前記第１ウェルおよび前記第２ウェルと接して形成された前記第２導電型の第３ウェルと、
前記第３ウェルに形成された前記第２ウェルおよび前記第３ウェルの第２給電部と、
から構成される不揮発性記憶部を有する半導体装置であって、
前記メモリセルは、前記第１ウェル上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、前記ゲート電極のゲート長方向に互いに離間して前記第１ウェルに形成された前記第２導電型のソース領域およびドレイン領域から構成され、
第１方向に沿って配置された複数の前記メモリセルの前記ゲート電極は、一体化して前記第１方向に沿って形成されており、
前記第１方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間は、前記メモリセル１つ分以上の間隔があいており、
前記第１方向と直交する第２方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイが配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイが配置されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に配置された前記ダミーメモリアレイを構成する前記ダミーメモリセルのゲート電極と、前記第１方向に沿って配置された複数の前記メモリセルの一体化したゲート電極とは、分断されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に配置された前記ダミーメモリアレイを構成する前記ダミーメモリセルのゲート電極と、前記第１方向に沿って配置された複数の前記メモリセルの一体化したゲート電極とは、一体化されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２ウェルおよび前記第３ウェルに、電源電圧よりも低い電圧が印加されることを特徴とする半導体装置。
【請求項６】
半導体基板の主面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成され、メモリセルが２次元状に多数配列したメモリアレイと、
前記メモリアレイの第２方向の両側に形成された前記第１ウェルの第１給電部と、
前記第１ウェルよりも深い位置に、前記第１ウェルと接して形成された前記第１導電型と異なる第２導電型の第２ウェルと、
前記第１ウェルの周辺に、前記第１ウェルおよび前記第２ウェルと接して形成された前記第２導電型の第３ウェルと、
前記第３ウェルに形成された前記第２ウェルおよび前記第３ウェルの第２給電部と、
から構成される不揮発性記憶部を有する半導体装置であって、
前記メモリセルは、前記第１ウェル上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、前記ゲート電極のゲート長方向に互いに離間して前記第１ウェルに形成された前記第２導電型のソース領域およびドレイン領域から構成され、
前記第２方向と直交する第１方向に沿って配置された複数の前記メモリセルの前記ゲート電極は、一体化して前記第１方向に沿って形成されており、
前記第２方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイが配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記メモリアレイの中央部に、前記第１方向に沿って前記第１導電型の半導体領域からなる前記第１ウェルの第３給電部が１つ以上配置されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ウェルの前記第３給電部は、隣接する２つの前記ゲート電極の間に形成され、
前記第１ウェルの前記第３給電部の両側を前記第１方向に沿って挟むそれぞれ１列の前記メモリセルは、データの記憶に寄与しないダミーメモリセルであることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１ウェルの前記第３給電部は、隣接する２つの前記ゲート電極の間に形成され、
前記第１ウェルの前記第３給電部の両側を前記第１方向に沿って挟むそれぞれ２列以上の前記メモリセルは、データの記憶に寄与しないダミーメモリセルであることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第２ウェルおよび前記第３ウェルに、電源電圧よりも低い電圧が印加されることを特徴とする半導体装置。
【請求項１１】
半導体基板の主面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成され、メモリセルが２次元状に多数配列したメモリアレイと、
前記メモリアレイの周辺を囲んで形成された前記第１ウェルの第１給電部と、
前記第１ウェルよりも深い位置に、前記第１ウェルと接して形成された前記第１導電型と異なる第２導電型の第２ウェルと、
前記第１ウェルの周辺に、前記第２ウェルと接して形成された前記第２導電型の第３ウェルと、
前記第３ウェルに形成された前記第２ウェルおよび前記第３ウェルの第２給電部と、
から構成される不揮発性記憶部を有する半導体装置であって、
前記メモリセルは、前記第１ウェル上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、前記ゲート電極のゲート長方向に互いに離間して前記第１ウェルに形成された前記第２導電型のソース領域およびドレイン領域から構成され、
第１方向に沿って配置された複数の前記メモリセルのゲート電極は、一体化して前記第１方向に沿って形成されており、
前記第１方向と直交する第２方向の前記メモリアレイの端部と前記第１ウェルの前記第１給電部との間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイが配置されており、
前記第１方向において、前記第３ウェルは前記第１ウェルと一定の間隔をあけて形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２方向において、前記第３ウェルは前記第１ウェルと接して形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第２方向において、前記第３ウェルは前記第１ウェルと一定の間隔をあけて形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１１または１３記載の半導体装置において、
前記第３ウェルと前記第１ウェルとの間の不純物濃度は、前記第１ウェルまたは前記第３ウェルの不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１５】
請求項１１または１３記載の半導体装置において、
前記第３ウェルと前記第１ウェルとの距離は、０．３μｍ以上１．０μｍ以下であることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、
前記第２ウェルおよび前記第３ウェルに、電源電圧よりも低い電圧が印加されることを特徴とする半導体装置。
【請求項１７】
半導体基板の主面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成され、メモリセルが２次元状に多数配列したメモリアレイと、
前記メモリアレイの周辺を囲んで形成された前記第１ウェルの第１給電部と、
前記第１ウェルよりも深い位置に、前記第１ウェルと接して形成された前記第１導電型と異なる第２導電型の第２ウェルと、
前記第１ウェルの周辺に、前記第１ウェルおよび前記第２ウェルと接して形成された前記第２導電型の第３ウェルと、
前記第３ウェルに形成された前記第２ウェルおよび前記第３ウェルの第２給電部と、
から構成される不揮発性記憶部を有する半導体装置であって、
前記メモリセルは、前記第１ウェル上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、前記ゲート電極のゲート長方向に互いに離間して前記第１ウェルに形成された前記第２導電型のソース領域およびドレイン領域から構成され、
前記第２ウェルおよび前記第３ウェルには、電源電圧よりも低い第１電圧が印加されることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記電源電圧は１．５Ｖ、前記第１電圧は０．５〜１．０Ｖであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部（不揮発性メモリ部）を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００５−１１６５８２号公報（特許文献１）には、ＭＯＮＯＳ型トランジスタのゲート電極に整合して、窒素を導入した窒素導入領域を形成することによって、ゲート長を縮小した場合に現れる誤消去（ディスターブ）を低減できる半導体装置およびその製造方法が開示されている。
【０００３】
また、特開２００６−１６５４５１号公報（特許文献２）には、深い拡散層の接合深さ付近の深さにおけるウェル領域を高濃度化し、ゲート電極から離れた深い拡散層下に新たな高電界領域を作ることで、ホットホールの発生位置を電荷保持層から遠ざけた構造の不揮発性記憶素子が開示されている。このような構造の不揮発性記憶素子を有する半導体装置では、ストレス印加に伴って発生するホットホールの電荷蓄積層への注入効率が低減できるので、ディスターブの発生を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１１６５８２号公報
【特許文献２】特開２００６−１６５４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に備わる不揮発性記憶部は、トランジスタ構造のメモリセルが２次元状に多数配列したメモリアレイを含んでおり、２次元状に配列した多数のメモリセルは、ワード線やデータ線を介して互いに接続されている。メモリセルに対してデータの書き込み動作、消去動作または読み出し動作をする場合は、動作対象となるメモリセルをオン状態にして選択し、選択されたメモリセルのソース領域、ドレイン領域、およびゲート電極などに設定電位を印加することにより、目的とする動作を行う。
【０００６】
しかしながら、不揮発性記憶部においては、データの保持特性の劣化（リテンション）の他に、誤ったデータの書き込みまたは消去（ディスターブ）が生じる問題がある。
【０００７】
図１６に、リテンションおよびディスターブによって生じるメモリセルのしきい値電圧分布の経時変化を説明するグラフ図を示す。実線は、論理“１”（電荷蓄積層に電荷が蓄積された状態、書き込み状態）のデータまたは論理“０” （電荷蓄積層に電荷が蓄積されていない状態、消去状態）のデータが書き込まれた直後のメモリセルのしきい値電圧分布、一点破線は、論理“１”のデータまたは論理“０”のデータが書き込まれ、所定時間経過した後のメモリセルのしきい値電圧分布を示している。
【０００８】
論理“１”または論理“０”が書き込まれた直後は、メモリセルのしきい値電圧分布は正規分布に従っている。しかし、所定時間が経過すると、リテンションによりしきい値電圧分布全体がシフトし、さらにこれに加えて、ディスターブによりしきい値電圧分布に裾引きが生じる。例えば論理“０”が書き込まれているメモリセルに誤書き込み（電荷が注入）が生じるとしきい値電圧が高くなり、論理“１”が書き込まれているメモリセルに誤消去（電荷が放出）が生じるとしきい値電圧は低くなる。その裾引きによって論理“１”のしきい値電圧と論理“０”のしきい値電圧との差（図１６に示す誤消去による裾引きと誤書込みによる裾引きとの間のVth Window）が小さくなると、論理“０”と論理“１”との判別ができなくなるという問題が生じる。
【０００９】
本発明の目的は、書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じるデータの誤書き込みを低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、半導体基板の主面に形成されたｐ型ウェルと、ｐ型ウェルに形成され、メモリセルが２次元状に多数配列したメモリアレイと、メモリアレイの周辺を囲んで形成されたｐ型ウェルの給電部と、ｐ型ウェルよりも深い位置に、ｐ型ウェルと接して形成された埋め込みｎ型ウェルと、ｐ型ウェルの周辺に、ｐ型ウェルおよび埋め込みｎ型ウェルと接して形成されたｎ型ウェルと、ｎ型ウェルに形成されたｎ型ウェルおよび埋め込みｎ型ウェルの給電部とから構成される不揮発性記憶部を有する半導体装置である。メモリセルは、ｐ型ウェル上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、ゲート電極のゲート長方向に互いに離間してｐ型ウェルに形成されたｎ型のソース領域およびドレイン領域から構成された電界効果トランジスタであり、第１方向（ワード線延在方向）に沿って配置された複数のメモリセルのゲート電極は、一体化して第１方向に沿って形成されており、第１方向のメモリアレイの端部とｐ型ウェルの給電部との間は、メモリセル１つ分以上の間隔があいており、第１方向と直交する第２方向（データ線延在方向）のメモリアレイの端部とｐ型ウェルの給電部との間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイが配置されている。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じるデータの誤書き込みを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）および（ｂ）は、それぞれ本発明者らによって検討された選択メモリセルおよび非選択メモリセルの拡大断面図である。
【図２】本発明者らによって検討されたメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図である。
【図３】本発明者らによって検討されたメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図である。
【図４】本発明の実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図である。
【図５】本発明の実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図である。
【図６】本発明の実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第１変形例を示す要部平面図である。
【図７】本発明の実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第２変形例を示す要部平面図である。
【図８】本発明の実施の形態２によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図である。
【図９】本発明の実施の形態２によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第１変形例を示す要部平面図である。
【図１０】本発明の実施の形態２によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第２変形例を示す要部平面図である。
【図１１】本発明の実施の形態３によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図である。
【図１２】本発明の実施の形態３によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図である。
【図１３】本発明の実施の形態３によるメモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の変形例を示す要部平面図である。
【図１４】本発明の実施の形態４による非選択メモリセルにデータを書き込み、７時間経過した後に測定したデータが書き込まれていない非選択メモリセルのしきい値電圧と埋め込みｎ型ウェルの電圧との関係を説明するグラフ図である。
【図１５】（ａ）および（ｂ）は、それぞれ本発明の実施の形態４による選択メモリセルおよび非選択メモリセルの拡大断面図である。
【図１６】本発明者らによって検討されたリテンションおよびディスターブによって生じるメモリセルのしきい値電圧分布の経時変化を示すグラフ図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
まず、本発明の実施の形態による半導体装置がより明確になると思われるため、本発明者によって見いだされたデータが書き込まれていない非選択メモリセルにおいて発生する誤書き込み（ディスターブ）の原因について図１、図２、および図３を用いて説明する。
【００２０】
図１（ａ）および（ｂ）は、それぞれデータが書き込まれた選択メモリセルおよびデータが書き込まれていない非選択メモリセルの拡大断面図、図２は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図、図３は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図である。図２では、ワード線の延在方向に沿った不揮発性記憶部の要部断面図を示している。本発明の実施の形態で説明する選択メモリセルおよび非選択メモリセルには、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを用いている。
【００２１】
図１および図２に示すように、不揮発性記憶部は、例えばｐ型の単結晶シリコンからなる半導体基板１に形成されている。メモリセルＭＣが２次元状に多数配列したメモリアレイＭＡＲは、半導体基板１に形成されたｐ型ウェル４内に形成されている。ｐ型ウェル４よりも深い位置には、ｐ型ウェル４と接して埋め込みｎ型ウェル３が形成され、ｐ型ウェル４の周辺には、埋め込みｎ型ウェル３と接するｎ型ウェル５が形成されている。ｐ型ウェル４は埋め込みｎ型ウェル４とｎ型ウェル５に囲まれて、半導体基板１と電気的に分離されている。ｎ型ウェル５は埋め込みｎ型ウェル３の給電にも用いられる。
【００２２】
半導体基板１の主面には、素子分離部２によって区画されたアクティブ領域（素子形成領域）を有し、アクティブ領域にはメモリセルＭＣが形成されている。素子分離部２は、例えば浅溝アイソレーション（ＳＴＩ：Shallow Trench Isolation）で構成されている。浅溝アイソレーションは、半導体基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜を選択的に埋め込むことによって形成される。
【００２３】
メモリセルＭＣは、電界効果型トランジスタを代表するｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなり、主に、チャネル形成領域、電荷蓄積部として機能する電荷蓄積用絶縁膜６、ゲート電極７、ソース領域８Ｓ、およびドレイン領域８Ｄを有する構成になっている。半導体基板１の主面のアクティブ領域において、電荷蓄積用絶縁膜６は、ｐ型ウェル４上に形成され、ゲート電極７は、ｐ型ウェル４上に電荷蓄積用絶縁膜６を介在して形成され、チャネル形成領域は、ゲート電極７の直下における半導体基板１の表層部に形成されている。ソース領域８Ｓおよびドレイン領域８Ｄはｎ型半導体領域からなり、ゲート電極７のゲート長方向に互いに離間して、チャネル形成領域を挟むようにしてｐ型ウェル４に形成されている。
【００２４】
電荷蓄積用絶縁膜６は、ＯＮＯ（Oxide/Nitride/Oxide）膜で構成され、例えば酸化シリコン／窒化シリコン／酸化シリコンからなる積層膜により構成される。窒化シリコン膜は電荷保持層として機能する。ゲート電極７は、例えば不純物が導入された多結晶シリコン膜で構成される。
【００２５】
半導体基板１の主面上には、図示は省略するが、層間絶縁膜が形成されている。この層間絶縁膜にはゲート電極７、ソース領域８Ｓ、またはドレイン領域８Ｄに達する接続孔が形成されており、この接続孔の内部には導電性プラグが埋め込まれている。ゲート電極７は、導電性プラグを介在して層間絶縁膜上に延在する上層配線によって構成されるワード線と電気的に接続されている。ソース領域８Ｓは、導電性プラグを介在して層間絶縁膜上を延在する上層配線によって構成されるソース線と電気的に接続され、ドレイン領域８Ｄは、導電性プラグを介在して層間絶縁膜上を延在する上層配線によって構成されるデータ線と電気的に接続されている。
【００２６】
図３に示すように、メモリセルＭＣが２次元状に多数配列したメモリアレイＭＡＲでは、第１方向（ワード線延在方向、ゲート幅方向）に沿って、複数のメモリセルＭＣが素子分離部２を介して隣接している。そして、それぞれのゲート電極７が第１方向に繋がり一体化して、複数のメモリセルＭＣに共有の第１方向に延在する１本のゲート電極７が形成されている。一体化したそれぞれのゲート電極７は、そのゲート電極７のほぼ中央部に形成された接続孔を通じて第１方向に延在するワード線（図示は省略）と電気的に接続されている。なお、図３には、８本のゲート電極７のみを記載しているが、実際にはこれよりも多いゲート電極７、例えば６４本のゲート電極７が形成されている。
【００２７】
また、メモリアレイＭＡＲの第１方向と直交する第２方向（データ線延在方向、ゲート長方向）の両側には、第１方向に延在するダミー電極７ａを有するダミーメモリセルから構成されるダミーメモリアレイＤＭＹが形成されている。このダミー電極７ａは、ゲート電極７と同一工程において形成され、ゲート電極７の加工余裕を上げるために設けられている。ダミー電極７ａを有するダミーメモリセルは、データを書き込み読み出しする不揮発性記憶部のメモリセルＭＣとしては機能しない。
【００２８】
また、メモリアレイＭＡＲでは、第２方向に沿って、複数のメモリセルＭＣが隣接し、隣接するメモリセルＭＣはソース領域８Ｓまたはドレイン領域８Ｄを共有している。第２方向に沿って配置されたそれぞれのメモリセルＭＣのソース領域８Ｓは接続孔を通じて第２方向に延在するソース線（図示は省略）と電気的に接続されている。第２方向に沿って配置されたそれぞれのメモリセルＭＣのドレイン領域８Ｄは接続孔を通じて第２方向に延在するデータ線（図示は省略）と電気的に接続されている。
【００２９】
また、メモリアレイＭＡＲの第１方向の両側には、素子分離部２を介在してｐ型ウェル４の給電部ＰＶ（第１給電部）が設けられ、メモリアレイＭＡＲの第２方向の両側には、素子分離部２およびダミーメモリアレイＤＭＹを介在してｐ型ウェル４の給電部ＰＶが設けられている。さらに、ｐ型ウェル４の給電部ＰＶの周囲には、素子分離部２を介在して埋め込みｎ型ウェル３およびｎ型ウェル５の給電部ＮＶ（第２給電部）が設けられている。ｐ型ウェル４の給電部ＰＶは接続孔を通じて上層配線に接続され、埋め込みｎ型ウェル３およびｎ型ウェル５の給電部ＮＶは接続孔を通じて上層配線に接続される。
【００３０】
メモリセルＭＣのしきい値電圧は、ゲート電極７下の電荷蓄積用絶縁膜６における電荷保持層中のトラップに電子が注入されると変化する。すなわち、メモリセルＭＣは、電荷蓄積用絶縁膜６に電子が蓄積されることで、ソース領域８Ｓとドレイン領域８Ｄとの間に流れるドレイン電流のしきい値電圧を制御してメモリ動作を行う構造となっている。
【００３１】
選択メモリセルへのデータの書き込み時には、選択メモリセルに対して、例えばドレイン領域８Ｄに−１０．７Ｖ、ゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に１．５Ｖの電圧がそれぞれ印加され、ソース領域８Ｓをフローティングとする。これにより、ゲート電極７下のチャネル形成領域側（半導体基板１側）から電荷蓄積用絶縁膜６の電荷保持層中に電子が注入されて、選択メモリセルに論理“１”が書き込まれる。
【００３２】
選択メモリセルへデータを書き込みした後、データを保持するために、図１（ａ）に示すように、選択メモリセルに対して、例えばゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に１．５Ｖの電圧が印加される。
【００３３】
ところが、選択メモリセルにおいてデータを保持する際には、図１（ｂ）に示すように、選択メモリセルのゲート電極７と電気的に接続されたゲート電極７を有するデータが書き込まれていない非選択メモリセルに対しても、例えばゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に１．５Ｖの電圧が印加される。
【００３４】
この場合、図１（ｂ）および図２に示すように、ｐ型ウェル４と埋め込みｎ型ウェル３とのｐｎ接合部分、およびｐ型ウェル４とｎ型ウェル５とのｐｎ接合部分に空乏層９が形成されて、空乏層９からｐ型ウェル５へ流れる接合リークが生じ、ｐ型ウェル４においてキャリア（２次電子正孔対）が発生する。誘起された正孔（図１（ｂ）に示す＋）は、２次元状に多数配列したメモリアレイＭＡＲの周囲に設けられたｐ型ウェル４の給電部ＰＶ（Ｖ＝−１０．７Ｖ）へ流れる。また、誘起された２次電子（図１（ｂ）に示すｅ）のなかには、非選択メモリセルのゲート電極７（Ｖ＝１．５Ｖ）へ流れて電荷蓄積用絶縁膜６に注入されて、蓄積されるものもある。さらに、２次電子は正孔の流れの集中する箇所で発生しやすく、メモリアレイＭＡＲの中央部の非選択メモリセルよりも周辺部の非選択メモリセルのゲート電極７（Ｖ＝１．５Ｖ）へ多く流れこみやすい。そのため、メモリアレイＭＡＲの中央部に位置する非選択メモリセルよりもメモリアレイＭＡＲの周辺部に位置する非選択メモリセルにおいて、２次電子の注入に起因したしきい値電圧の上昇による誤書き込み（ディスターブ）が発生しやすい。なお、埋め込みｎ型ウェル３の不純物濃度を低減することにより、接合リークを低減して、キャリアの発生を抑えることは可能ではある。しかし、埋め込みｎ型ウェル３の不純物濃度を低減すると埋め込みｎ型ウェル３の抵抗が高くなり、給電能力が低下するという問題が生じるため、埋め込みｎ型ウェル３の不純物濃度を低減することはできない。
【００３５】
そこで、本実施の形態では、メモリアレイＭＡＲの周囲に設けられたｐ型ウェル４の給電部ＰＶの位置を、メモリアレイＭＡＲの端部から離すことにより、正孔の流れから発生する２次電子の発生位置をメモリアレイＭＡＲから遠ざけて、メモリアレイＭＡＲの周辺部に非選択メモリセルが位置していても、この非選択メモリセルに注入される２次電子を低減する。または、ｐ型ウェル４とｎ型ウェル５との間に、ｐ型ウェル４およびｎ型ウェル５よりも不純物濃度の低い領域を設けることにより、ｐ型ウェル４とｎ型ウェル５とのｐｎ接合部分に生じる空乏層９からの接合リークを低減して、キャリア（２次電子正孔対）の生成を低減する。これらにより、非選択メモリセルにおいて発生する電荷蓄積用絶縁膜６への２次電子の注入を低減する。そして、その非選択メモリセル、特に、メモリアレイＭＡＲの周辺部に位置する非選択メモリセルにおけるしきい値電圧の上昇を抑制して、誤書き込み（ディスターブ）の発生を防ぐ。
【００３６】
（実施の形態１）
本実施の形態１による半導体装置の不揮発性記憶部が有するメモリセルが２次元状に多数配列したメモリアレイの構成を図４〜図７を用いて説明する。図４は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図、図５は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図、図６は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第１変形例を示す要部平面図、図７は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第２変形例を示す要部平面図である。
【００３７】
本実施の形態１によるメモリセルＭＣの構造は、前述した図１（ａ）および（ｂ）を用いて説明したものと同じであるので、ここでの説明は省略する。
【００３８】
また、本実施の形態１によるメモリアレイＭＡＲの構造、ｐ型ウェル４およびその給電部ＰＶの構造、埋め込みｎ型ウェル３およびｎ型ウェル５ならびにこれらの給電部ＮＶの構造は、前述した図２および図３を用いて説明したものと同じである。しかし、本実施の形態１では、第１方向に沿ったメモリアレイＭＡＲとｐ型ウェル４の給電部ＰＶとの距離が、前述した図２および図３を用いて説明したものと異なる。
【００３９】
すなわち、図４および図５に示すように、メモリセルＭＣが２次元状に多数配列したメモリアレイＭＡＲでは、第１方向に沿って、複数のメモリセルＭＣが素子分離部２を介して隣接している。そして、それぞれのゲート電極７が第１方向に繋がり一体化して、複数のメモリセルＭＣに共有の第１方向に延在する１本のゲート電極７が形成されている。一体化したそれぞれのゲート電極７は、そのゲート電極７のほぼ中央部に形成された接続孔を通じて第１方向に延在するワード線（図示は省略）と電気的に接続されている。メモリアレイＭＡＲの第１方向と直交する第２方向の両側には、ダミー電極７ａを有するダミーメモリセルから構成されるダミーメモリアレイＤＭＹが形成されている。
【００４０】
また、メモリアレイＭＡＲでは、第２方向に沿って、複数のメモリセルＭＣが隣接し、隣接するメモリセルＭＣはソース領域またはドレイン領域を共有している。第２方向に沿って配置されたそれぞれのメモリセルＭＣのソース領域は接続孔を通じて第２方向に延在するソース線（図示は省略）と電気的に接続されている。第２方向に沿って配置されたそれぞれのメモリセルＭＣのドレイン領域は接続孔を通じて第２方向に延在するデータ線（図示は省略）と電気的に接続されている。
【００４１】
また、メモリアレイＭＡＲの第１方向の両側には、素子分離部２を介在してｐ型ウェル４の給電部ＰＶが設けられ、メモリアレイＭＡＲの第２方向の両側には、素子分離部２およびダミーメモリアレイＤＭＹを介在してｐ型ウェル４の給電部ＰＶが設けられている。さらに、ｐ型ウェル４の給電部ＰＶの周囲には、素子分離部２を介在して埋め込みｎ型ウェル３およびｎ型ウェル５の給電部ＮＶが設けられている。
【００４２】
しかし、メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセルＭＣ１つ分以上の間隔が設けられている。すなわち、メモリアレイＭＡＲの第１方向の最も外側に配置され、素子分離部２に囲まれたアクティブ領域が、ｐ型ウェル４の給電部ＰＶからメモリセルＭＣ１つ分以上離されており、このメモリセルＭＣ１つ分以上離された領域には、ゲート電極７およびダミー電極７ａは形成されていない。
【００４３】
このように、メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセルＭＣ１つ分以上の間隔を設け、メモリアレイＭＡＲの第２方向の端部とｐ型ウェル４の給電部ＰＶとの間に、データの記憶（データの書き込みや読み出し）に寄与しないダミーメモリアレイＤＭＹを設けることにより、メモリアレイＭＡＲの周辺部にデータが書き込まれていない非選択メモリセルが位置していても、この非選択メモリセルに注入される２次電子を低減することができる。
【００４４】
すなわち、データが書き込まれた選択メモリセルおよびデータが書き込まれていない非選択メモリセルに対して、ゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に１．５Ｖの電圧が印加されると、ｐ型ウェル４と埋め込みｎ型ウェル３とのｐｎ接合部分、およびｐ型ウェル４とｎ型ウェル５とのｐｎ接合部分に空乏層９が形成されて、空乏層９からｐ型ウェル４へ流れる接合リークが生じ、ｐ型ウェル４においてキャリア（２次電子正孔対）が発生する。誘起された正孔は、２次元状に多数配列したメモリアレイＭＡＲの周囲に設けられたｐ型ウェル４の給電部ＰＶへ流れる。また、誘起された２次電子の多くは正孔の流れの集中する、メモリアレイＭＡＲの周辺部で発生しやすい。しかし、メモリアレイＭＡＲの第１方向の両側には少なくとも１つ分のメモリセルＭＣが形成されておらず、メモリアレイＭＡＲの第２方向の両側にはデータの書き込みや読み出しを行わないダミーメモリアレイＤＭＹが形成されているので、メモリアレイＭＡＲの周辺を囲むｐ型ウェル４の給電部ＰＶの位置が、メモリアレイＭＡＲの周辺部から離されている。これによって、正孔の流れから発生する２次電子の発生位置がメモリアレイＭＡＲから離れるので、メモリアレイＭＡＲの周辺部にデータが書き込まれていない非選択メモリセルが位置していても、この非選択メモリセルに注入される２次電子を低減することができる。そして、その非選択メモリセルにおいて発生する、２次電子の注入に起因したしきい値電圧の上昇による誤書き込み（ディスターブ）の発生を防ぐことができる。
【００４５】
図６に、本実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイの第１変形例を説明する不揮発性記憶部の要部平面図を示す。
【００４６】
本実施の形態１によるメモリアレイＭＡＲの第１変形例では、前述の図５に示した不揮発性記憶部と同様に、メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセルＭＣ１つ分以上の間隔が設けられている。しかし、このメモリセルＭＣ１つ分以上離された領域に、データの書き込みや読み出しを行わないダミーメモリアレイＤＭＹが配置されている。このダミーメモリアレイＤＭＹには、ダミー電極７ｂを有するダミーメモリセルが複数形成されているが、ダミー電極７ｂはメモリセルＭＣの一体化したゲート電極７とは分断されている。このダミーメモリアレイＤＭＹを配置することにより、ダミーメモリアレイＤＭＹが有するダミー電極７ｂによってメモリセルＭＣのゲート電極７の加工余裕を上げることができる。
【００４７】
図７に、本実施の形態１によるメモリセルが２次元状に多数配列したメモリアレイの第２変形例を説明する不揮発性記憶部の要部平面図を示す。
【００４８】
本実施の形態１によるメモリアレイＭＡＲの第２変形例では、前述の図５に示した不揮発性記憶部と同様に、メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセルＭＣ１つ分以上の間隔が設けられている。しかし、このメモリセルＭＣ１つ分以上離された領域に、データの書き込みや読み出しを行わないダミーメモリアレイＤＭＹが配置されている。このダミーメモリアレイＤＭＹには、ダミー電極７ｂを有するダミーメモリセルが複数形成されているが、前述した第１変形例と異なり、ダミー電極７ｂはメモリセルＭＣのゲート電極７とは分断されておらず、一体化して形成されている。このダミーメモリアレイＤＭＹを配置することにより、ダミーメモリアレイＤＭＹが有するダミー電極７ｂによってメモリセルＭＣのゲート電極７の加工余裕を上げることができる。
【００４９】
（実施の形態２）
本実施の形態２による半導体装置の不揮発性記憶部が有するメモリセルが２次元状に多数配列したメモリアレイの構成を図８〜図１０を用いて説明する。図８は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図、図９は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第１変形例を示す要部平面図、図１０は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の第２変形例を示す要部平面図である。
【００５０】
本実施の形態２によるメモリセルＭＣの構造は、前述した図１（ａ）および（ｂ）を用いて説明したものと同じであるので、ここでの説明は省略する。
【００５１】
また、本実施の形態２によるメモリアレイＭＡＲの構造、埋め込みｎ型ウェル３およびｎ型ウェル５ならびにこれらの給電部ＮＶの構造は、前述した図２および図３を用いて説明したものと同じである。しかし、本実施の形態２では、ｐ型ウェル４の給電部ＰＶの構造が、前述した図３を用いて説明したものと異なっている。
【００５２】
すなわち、図８に示すように、メモリアレイＭＡＲの第２方向の両側には、素子分離部２およびダミーメモリアレイＤＭＹを介在してｐ型ウェル４の給電部ＰＶが設けられているが、メモリアレイＭＡＲの第１方向の両側には、ｐ型ウェル４の給電部ＰＶが設けられていない。
【００５３】
このように、メモリアレイＭＡＲの第１方向の両側に、ｐ型ウェル４の給電部ＰＶを設けず、メモリアレイＭＡＲの第２方向の端部とｐ型ウェル４の給電部ＰＶとの間に、データの記憶に寄与しないダミーメモリアレイＤＭＹを設けることにより、メモリアレイＭＡＲの周辺部に非選択メモリセルが位置していても、この非選択メモリセルに注入される２次電子を低減することができる。そして、その非選択メモリセルにおいて発生する、２次電子の注入に起因したしきい値電圧の上昇による誤書き込み（ディスターブ）の発生を防ぐことができる。
【００５４】
図９に、本実施の形態２によるメモリセルが２次元状に多数配列したメモリアレイの第１変形例を説明する不揮発性記憶部の要部平面図を示す。
【００５５】
前述の図８に示した不揮発性記憶部では、メモリアレイＭＡＲの中央部とｐ型ウェル４の給電部ＰＶとの距離が離れてしまうため、メモリアレイＭＡＲの面積が大きくなった場合はメモリアレイＭＡＲの中央部に位置するメモリセルＭＣにかかる電圧の低下が懸念される。そこで、本実施の形態２によるメモリアレイＭＡＲの第１変形例では、前述の図８に示したメモリアレイＭＡＲの中央部に第２の給電部を設ける。
【００５６】
すなわち、メモリアレイＭＡＲの第２方向の両側の半導体基板１の表層部に、第１方向に沿ってｐ型半導体領域１１を形成し、このｐ型半導体領域１１を形成した領域を第１の給電部ＰＶ１（第１給電部）とする。さらにメモリアレイＭＡＲの中央部の半導体基板１の表層部に、第１方向に沿ってｐ型半導体領域１１を形成し、このｐ型半導体領域１１を形成した領域を第２の給電部ＰＶ２（第３給電部）とする。メモリアレイＭＡＲの第２方向の両側に第１の給電部ＰＶ１を形成し、メモリアレイＭＡＲの中央部に第２の給電部ＰＶ２を形成することにより、メモリアレイＭＡＲにかかる電圧の低下を防止することができる。図９では、上記第２の給電部ＰＶ２は、第１方向に沿って隣接して配置された２つのダミー電極７ｃの間に、１つ形成されているが、２つ以上形成してもよい。
【００５７】
ただし、ｐ型半導体領域１１からなる第２の給電部ＰＶ２をメモリアレイＭＡＲの中央部に形成することにより、上記第２の給電部ＰＶ２を挟む２つのダミー電極７ｃは、メモリセルＭＣのゲート電極７としては機能しなくなるので（ダミー電極７ｃの一方の片側基板のソース領域８Ｓまたはドレイン領域８Ｄはｎ型半導体領域となり、他方の片側基板のソース領域８Ｓまたはドレイン領域８Ｄがｐ型半導体領域となる）、このダミー電極７ｃから構成されるメモリセルＭＣ、すなわち、上記第２の給電部ＰＶ２に隣接する両側それぞれ１列のメモリセルＭＣはダミーメモリアレイＤＭＹを構成する。
【００５８】
図１０に、本実施の形態２によるメモリセルが２次元状に多数配列したメモリアレイの第２変形例を説明する不揮発性記憶部の要部平面図を示す。
【００５９】
前述の図８に示した不揮発性記憶部では、メモリアレイＭＡＲの中央部とｐ型ウェル４の給電部ＰＶとの距離が離れてしまうため、メモリアレイＭＡＲの面積が大きくなった場合にメモリアレイＭＡＲの中央部に位置するメモリセルＭＣにかかる電圧の低下が懸念される。そこで、本実施の形態２によるメモリアレイＭＡＲの第２変形例では、前述の本実施の形態２によるメモリアレイＭＡＲの第１変形例と同様に、前述の図８に示したメモリアレイＭＡＲの中央部に第２の給電部ＰＶ２を設けることにより、メモリアレイＭＡＲの中央部に位置するメモリセルＭＣにかかる電圧の低下を防止する。
【００６０】
前述の本実施の形態２によるメモリアレイＭＡＲの第１変形例では、第２の給電部ＰＶ２に隣接する両側それぞれ１列のメモリセルＭＣによってダミーメモリアレイＤＭＹを構成したが、第２変形例では、第２の給電部ＰＶ２に隣接する両側それぞれ２列のメモリセルＭＣによってダミーメモリアレイＤＭＹを構成する。
【００６１】
誘起された正孔は、第１の給電部ＰＶ１および第２の給電部ＰＶ２の両方へ流れ、誘起された２次電子はその正孔の流れに引き寄せられて、第１の給電部ＰＶ１および第２の給電部ＰＶ２に近いメモリセルＭＣへ多く流れる。しかし、メモリアレイＭＡＲの第２方向の端部と第１の給電部ＰＶ１との間には、素子分離部２およびダミーメモリアレイＤＭＹが介在しているので、メモリアレイＭＡＲの第２方向の両端部に非選択メモリセルが位置しても、この非選択メモリセルに注入される２次電子は低減する。さらに、メモリアレイＭＡＲの中央部に最も近い非選択メモリセルと第２の給電部ＰＶ２との間には、隣接して２列のダミーメモリセルＤＭＹが介在しているので、メモリアレイＭＡＲの中央部に最も近い位置に非選択メモリセルが位置していても、この非選択メモリセルに注入される２次電子を、前述した第１変形例よりも低減することができる。
【００６２】
（実施の形態３）
本実施の形態３による半導体装置の不揮発性記憶部が有するメモリセルが２次元状に多数配列したメモリアレイの構成を図１１〜図１３を用いて説明する。図１１は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部平面図、図１２は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の要部断面図、図１３は、メモリセルが２次元状に多数配列したメモリアレイを含む不揮発性記憶部の変形例を示す要部平面図である。
【００６３】
本実施の形態３によるメモリセルＭＣの構造は、前述した図１（ａ）および（ｂ）を用いて説明したものと同じであるので、ここでの説明は省略する。
【００６４】
また、本実施の形態３によるメモリアレイＭＡＲの構造、ｐ型ウェル４およびその給電部ＰＶの構造、埋め込みｎ型ウェル３およびｎ型ウェル５ならびにこれらの給電部ＮＶの構造は、前述した図２および図３を用いて説明したものと同じである。しかし、本実施の形態３では、メモリアレイＭＡＲの第１方向の両側において、ｐ型ウェル４とｎ型ウェル５との間を離して、ｐ型ウェル４およびｎ型ウェル５よりも不純物濃度の低いｐ型領域を設ける。
【００６５】
すなわち、図１１および図１２に示すように、メモリアレイＭＡＲの第１方向の両側において、メモリアレイＭＡＲの第１方向のｐ型ウェル４とｎ型ウェル５との間を離す。その距離は、例えば０．３μｍ以上１．０μｍ以下である。そして、その間には、ｐ型ウェル４およびｎ型ウェル５よりも不純物濃度の低いｐ型領域１２を設ける。ｐ型ウェル４の不純物濃度が、例えば５×１０１６ｃｍ−３、ｎ型ウェル５の不純物濃度が５×１０１６ｃｍ−３の場合、ｐ型領域１２の不純物濃度は、例えば１×１０１５ｃｍ−３とする。ｐ型領域１２の不純物濃度は、半導体基板１を構成するｐ型の単結晶シリコンと同じ濃度であってもよい。
【００６６】
このように、メモリアレイＭＡＲの第１方向の両側において、ｎ型ウェル５とｐ型ウェル４との間に、ｐ型ウェル４およびｎ型ウェル５よりも不純物濃度の低いｐ型領域１２を設けることにより、ｐ型ウェル４とｎ型ウェル５とのｐｎ接合部分に生じる空乏層９からの接合リークを低減して、キャリア（２次電子正孔対）の生成を低減することができる。これにより、非選択メモリセルに注入される２次電子の注入を低減することができる。そして、その非選択メモリセルにおいて発生する、２次電子の注入に起因したしきい値電圧の上昇による誤書き込み（ディスターブ）の発生を防ぐことができる。
【００６７】
図１３に、本実施の形態３によるメモリセルが２次元状に多数配列したメモリアレイの変形例を説明する不揮発性記憶部の要部平面図を示す。
【００６８】
前述の図１１に示した不揮発性記憶部では、メモリアレイＭＡＲの第１方向の両側において、メモリアレイＭＡＲの第１方向のｐ型ウェル４とｎ型ウェル５との間を離して、ｐ型領域１２を設けたが、本実施の形態３による第１変形例では、メモリアレイＭＡＲの第１方向の両側に加えて、第２方向の両側においても、メモリアレイＭＡＲの第２方向のｐ型ウェル４とｎ型ウェル５との間を離して、ｐ型領域１２を設ける。
【００６９】
これにより、前述の本実施の形態３によるメモリアレイＭＡＲよりも非選択メモリセルに注入される２次電子の注入を低減することができる。
【００７０】
（実施の形態４）
本実施の形態４による半導体装置の不揮発性記憶部が有するメモリセル構造を図１４および図１５を用いて説明する。図１４は、選択メモリセルにデータを書き込む電圧状態を、計７時間かけ続けた後に測定した、データが書き込まれていない非選択メモリセルのしきい値電圧と埋め込みｎ型ウェルの電圧との関係を説明するグラフ図、図１５（ａ）および（ｂ）は、それぞれ選択メモリセルおよび非選択メモリセルの拡大断面図である。
【００７１】
従来は、選択メモリセルに書き込まれたデータを保持する間は、埋め込みｎ型ウェル３に電源電圧、すなわち１．５Ｖの電圧を印加しているので、非選択メモリセルが形成された領域の埋め込みｎ型ウェル３にも同様に、１．５Ｖの電圧が印加される。この場合、図１４に示すように、非選択メモリセルのしきい値電圧は誤書き込み（ディスターブ）により−０．５Ｖとなる。しかし、埋め込みｎ型ウェル３に印加される電圧を０．５〜１．０Ｖとすると、非選択メモリセルのしきい値電圧は、−１．０Ｖよりも低くなり、誤書き込み（ディスターブ）による非選択メモリセルのしきい値電圧の上昇が抑えられることが分かる。
【００７２】
ｐ型ウェル４に印加される電圧が−１０．７Ｖとすると、埋め込みｎ型ウェル３に１．５Ｖの電圧を印加した場合は、ｐ型ウェル４と埋め込みｎ型ウェル３との間の電位差は１２．２Ｖとなる。しかし、埋め込みｎ型ウェル３に、例えば０．５Ｖの電圧を印加した場合は、ｐ型ウェル４と埋め込みｎ型ウェル３との間の電位差は１１．２Ｖとなり、空乏層９の形成が抑えられて、空乏層９からｐ型ウェル４へ流れる接合リークを低減することができる。
【００７３】
そこで、図１５（ａ）に示すように、選択メモリセルに対して、例えばゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に０．５〜１．０Ｖの電圧を印加する。そして、図１５（ｂ）に示すように、非選択メモリセルに対しても、例えばゲート電極７に１．５Ｖ、ｐ型ウェル４に−１０．７Ｖ、埋め込みｎ型ウェル３に０．５〜１．０Ｖの電圧を印加する。
【００７４】
電源電圧に１．５Ｖを用いている場合は、１．５Ｖから０．５〜１．０Ｖへ電源を下げる降圧回路が必要となるが、埋め込みｎ型ウェル３に印加する電圧を電源電圧よりも低い０．５〜１．０Ｖとすることにより、非選択メモリセルに注入される２次電子の注入を低減することができる。そして、その非選択メモリセルにおいて発生する、２次電子の注入に起因したしきい値電圧の上昇による誤書き込み（ディスターブ）の発生を防ぐことができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７６】
本発明は、書き換え可能な複数の不揮発性メモリセルから構成される不揮発性記憶部を有する半導体装置に適用されるものである。
【符号の説明】
【００７７】
１  半導体基板
２  素子分離部
３  埋め込みｎ型ウェル
４  ｐ型ウェル
５  ｎ型ウェル
６  電荷蓄積用絶縁膜
７  ゲート電極
７ａ，７ｂ，７ｃ  ダミー電極
８Ｄ  ドレイン領域
８Ｓ  ソース領域
９  空乏層
１１  ｐ型半導体領域
１２  ｐ型領域
ＤＭＹ  ダミーメモリアレイ
ＭＡＲ  メモリアレイ
ＭＣ  メモリセル
ＮＶ  給電部（第２給電部）
ＰＶ  給電部（第１給電部）
ＰＶ１  第１の給電部（第１給電部）
ＰＶ２  第２の給電部（第３給電部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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