(57)【要約】【目的】ラッチアップ耐量が高く、低抵抗な縦型半導体装置を提供する。【解決手段】第１導電型半導体基板の表面にドレイン電極９、および該半導体基板の裏面にソース電極５が設けられたバックソース型トレンチＶＤＭＯＳであり、該ドレイン電極９に接する第２導電型ドレイン領域８が設けられ、該ドレイン領域８に接して且つ隣り合うゲート電極用トレンチに挟まれるように第２導電型ドリフト層６が設けられ、該トレンチ底部に第２導電型ソース領域４が選択的に設けられ、隣り合う該ソース領域４が互いに離間するように、該ソース領域４に挟まれた第１導電型ベース領域２ｂが設けられ、該ソース領域４および該ベース領域２ｂは共に前記ソース電極５に接している。【選択図】        図１
2011035097.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１主面側に選択的に形成された第２導電型ドリフト領域と、
前記第１導電型半導体基板の第１主面に設けられたドレイン電極に接し、前記ドリフト領域に選択的に形成された高濃度の第２導電型ドレイン領域と、
前記ドリフト領域の底部に接している第１導電型第１ベース領域と、
前記第１ベース領域に選択的に形成され、前記半導体基板の第２主面に設けられたソース電極に接しており、且つ前記第１ベース領域よりも高濃度の第１導電型第２ベース領域と、
前記第２ベース領域に選択的に形成され、且つ前記第２主面側で前記ソース電極に接している高濃度の第２導電型ソース領域と、
前記第１主面から前記ドレイン領域、ドリフト領域、第１ベース領域および第２ベース領域を貫通して前記ソース領域に達するトレンチと、
前記トレンチ内にてゲート絶縁膜を挟んで前記ドリフト領域と対向する位置から前記ソース領域と対向する位置まで設けられ、かつ前記第１主面上にて導電体と接続されているゲート電極からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２ベース領域は前記第１ベース領域から前記第２主面に向かって濃度が増加していることを特徴とする半導体装置。
【請求項３】
請求項１から２に記載の半導体装置において、前記トレンチの底部に設けられた絶縁膜の厚さは、前記トレンチの側壁部の絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項４】
請求項１から３に記載の半導体装置において、前記トレンチの底部の厚い絶縁膜が前記第２主面に達することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、前記半導体基板に前記ドリフト領域、前記ドレイン領域、前記第１ベース領域、前記第２ベース領域、前記ソース領域、前記トレンチ、前記ゲート絶縁膜および前記ゲート電極を形成後、前記半導体基板の第２主面を研削して前記ソース領域および前記第２ベース領域を露出させる工程と、前記露出面にソース電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記研削のエンドポイントとして前記トレンチ底部の絶縁膜の成分の検出を行うことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型半導体基板の第１主面側に選択的に形成された第２導電型ドリフト領域と、
前記第１導電型半導体基板の第１主面に設けられたドレイン電極に接し、前記ドリフト領域に選択的に形成された高濃度の第１導電型ドレイン領域と、
前記ドリフト領域の底部に接している第１導電型第１ベース領域と、
前記第１ベース領域に選択的に形成され、前記半導体基板の第２主面に設けられたソース電極に接しており、且つ前記第１ベース領域よりも高濃度の第１導電型第２ベース領域と、
前記第２ベース領域に選択的に形成され、且つ前記第２主面側で前記ソース電極に接している高濃度の第２導電型ソース領域と、
前記第１主面から前記ドレイン領域、ドリフト領域、第１ベース領域および第２ベース領域を貫通して前記ソース領域に達するトレンチと、
前記トレンチ内にてゲート絶縁膜を挟んで前記ドリフト領域と対向する位置から前記ソース領域と対向する位置まで設けられ、かつ前記第１主面上にて導電体と接続されているゲート電極からなるＩＧＢＴであることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記第１導電型ドレイン領域と前記第２導電型ドリフト領域の間に、前記ドリフト領域よりも高濃度の第２導電型バッファ層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インバータ等の電力変換装置、あるいはＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ，高周波）パワーアンプに用いられる半導体装置である、高耐圧パワーＭＯＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジスタ）に関する。
【背景技術】
【０００２】
無線基地局向けのＲＦパワーアンプには、アンテナに供給する信号の電力を増幅するために半導体デバイスが用いられている。現在ＲＦパワーアンプに用いられている半導体デバイスは、主に横型のＭＯＳＦＥＴ、すなわちＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）である。ＬＤＭＯＳにはいくつかの特徴がある。１つ目の特徴は、ソース領域とドレイン領域がゲート電極に対して自己整合的（セルフアライン）に形成できることである。そのため、ゲート電極とソース領域、もしくはゲート電極とドレイン領域の重なり部分が少なくなり、この重なり部分の面積に起因した寄生容量であるゲート・ソース間容量（Ｃｇｓ）、およびゲート・ドレイン間容量（Ｃｇｄ）を小さくできる。このような寄生容量は、入力容量（Ｃｉｓｓ）あるいは帰還容量（Ｃｒｓｓ）となり、ＭＯＳＦＥＴのスイッチング損失の増加の原因となる。よって、ＭＯＳＦＥＴの高周波動作においては、寄生容量を小さくすることが必要不可欠である。２つ目の特徴は、表面に形成されたソース領域が深いｐ型拡散層（通常、シンカーと呼ばれる）を介してチップの裏面に接続されることである。チップの裏面はパッケージの金属板上に接続される。パッケージの金属板がグランド電位である場合、このｐ型シンカーを用いれば、チップ表面のソースとパッケージのグランド電位の金属板を接続するワイヤーが不要になる。このためワイヤーの持つ寄生インダクタンス、または寄生抵抗によるＭＯＳＦＥＴの増幅特性の悪化を防ぐことができる。
【０００３】
これらの特徴は、縦型のＭＯＳＦＥＴであるＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）と比較したときに顕著となる。つまりＶＤＭＯＳの場合、チップの裏面側を広く占めるドレイン領域は、ゲート電極に対して自己整合的には形成されていない。そのため、ゲート電極とドレイン領域の重なり部分の面積が大きくなり、Ｃｇｄが増加する。また一般的にＶＤＭＯＳは、チップの裏面にドレイン電極が形成される。このため、パッケージに固定する際には、ドレイン電位の金属板上に接続する。パッケージ上の金属板がグランド電位である場合にはチップの裏面とグランドになる金属板の間に、熱伝導性の高い絶縁膜で絶縁を図る必要がある。またチップ表面のソース電極をパッケージのグランド電位の金属板に接続するために、ワイヤーによる結線を要する。このため、ワイヤー結線による寄生インダクタンス、寄生抵抗により増幅特性が悪くなる。
【０００４】
以上の理由から、ＲＦパワーアンプのスイッチング素子としては、ＬＤＭＯＳが広く適用されている。
ＬＤＭＯＳは他にもさまざまな用途で利用されている。例えば電気リレーがある。電気リレーが複数個必要な装置の場合、これらの電気リレーとしてのＬＤＭＯＳと該ＬＤＭＯＳを駆動・制御する回路とを、共に１つの半導体チップに形成することによりコストの削減がなされている。電気リレーは、低消費電力、発熱が少ないことによる装置の小型化という要求から、電流が流れている時の導通抵抗（オン抵抗）が低いことがＬＤＭＯＳに必要とされる。
【０００５】
一方、ＶＤＭＯＳは、ＬＤＭＯＳよりも電流導通時の抵抗が低いというメリットがあるため、チップの小型化に向いている。前述のようにＬＤＭＯＳでは、ソース電極とドレイン電極がいずれも表面に形成される。そのため、電流経路が表面から数μｍ程度の深さに限られることから、経路の断面積が小さくなり、結果として、導通時の電気抵抗が大きくなる。従ってＬＤＭＯＳは、一般的に中・大電流用途（１アンペア以上）には適さない。しかしながらＶＤＭＯＳは、ドレイン電極を半導体基板の裏面に設けて、電流経路をチップの深さ方向に沿う形としているため、導通時の電気抵抗を小さくでき、中・大電流用途（１アンペア以上）にも適用可能である。従って、ＶＤＭＯＳをＲＦパワーアンプに適用することができれば、装置の小型化が容易となる。さらには、この小型化によりゲート電極の長さが短くて済むため、ＬＤＭＯＳを用いる場合と比べてゲート抵抗が低くなり、ゲート抵抗による高周波特性の劣化が小さくできる。また電気リレーとして用いることができれば、適用装置の小型化が図れる。
【０００６】
しかし、このような適用装置をＶＤＭＯＳで構成することを考えた場合、ドレイン電極が半導体チップの裏面にあるために、一般的にドレイン領域を選択的に形成することができない。そのため、複数のＶＤＭＯＳを１つのチップの上に配置して、それぞれのＶＤＭＯＳに対応したドレイン電極を設けることは不可能であり、高周波ＲＦアンプや電気リレーにＶＤＭＯＳを適用することは困難であった。
【０００７】
高周波ＲＦアンプや電気リレーの小型化を実現するためには、従来のような、チップ表面に選択的に形成されたソース電極とゲート電極、チップの裏面に全体的に形成されたドレイン電極というＶＤＭＯＳの構造ではなく、チップ表面に選択的に形成されたドレイン電極とゲート電極、チップの裏面に全体的に形成されたソース電極という構造を採用しなければならない。以下、このような構造のＶＤＭＯＳを、バックソース型ＶＤＭＯＳと呼ぶことにする。バックソース型ＶＤＭＯＳの構造は、過去にいくつかの提案がなされている。例えば図８に示す特許文献１および図９に示す特許文献２には、以下の構造が開示されている。図８では、ソース電極およびｎ+ソース領域９０１が、半導体チップの裏面側（図中の下側）に形成され、ドレイン電極およびｎ+ドレイン領域が、同チップの表側に形成されている。ｐベース領域９０２は、隣り合う２つのトレンチゲートの間に設けられている。前記ｎ+ソース領域９０１と前記ｐベース領域９０２に接するように、チップの深部に金属層９１７が埋め込まれており、前記ｎ+ソース領域９０１と前記ｐベース領域９０２をショートしている。また図９では、ソース電極Ｓ１およびｎ+ソース領域４０が半導体チップの裏面側（図中の下側）に形成され、ドレイン電極Ｄ１およびｎ+ドレイン領域３１が同チップの表側に形成されている。ｐベース領域１２は、隣り合う２つのトレンチゲートＧ１の間に設けられ、前記ｎ+ソース領域４０と、前記ｐベース領域に隣接する高濃度のｐコンタクト領域２４が、チップの深部に埋め込まれた金属層２３によってショートされる。また特許文献３には、図１０に示すように、ゲート電極７５が形成されたトレンチの底部に、絶縁膜を介してソース領域８０とベース領域８３を電気的に接続する電極８２が配置される構造が示されている。一方特許文献４には、図１１に示すように、ゲート電極１０４の形成されたトレンチ１００とは別に、底部にてソース領域９２とベース領域９５を電気的に接続する金属電極１１０が埋め込まれるトレンチ１０８を設けた構造が示されている。この電極１１０は、チップ表面の全体にわたって形成されているドリフト領域と接触しないようにトレンチ１０８の底部にのみ配置されており、トレンチ１０８の上部の残りの部分には絶縁体１１２が設けられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−２２７９９８号公報
【特許文献２】特開２００４−１３４４８５号公報
【特許文献３】特開昭６３−２８８０６８号公報
【特許文献４】特開平４−２１２４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１，２及び３に示された構造には、それぞれの構造を実現するための製造工程が複雑になるという問題がある。これらの文献に示された構造の場合、トレンチ底部もしくは近傍にｎ型のソース領域とｐ型のベース領域を電気的に接続する導体を形成した後に、その上にドレイン領域となる半導体層を形成し、さらに、ゲート酸化膜を形成する必要がある。そのため、先に形成した導体である金属によって半導体層、酸化膜への汚染が避けられず、特にゲート酸化膜中に取り込まれた金属不純物によるゲート耐圧の歩留まり低下といった問題が顕著化する。
【００１０】
また、特許文献４に示された構造では、ラッチアップを抑制するためにベースの抵抗を下げようとすると、ソース領域とベース領域を接続するための金属が埋め込まれたトレンチを数多く形成する必要がある。このため、ゲート電極用のトレンチを形成する部分の面積が相対的に小さくなり、結果として電流を導通させる面積比率が小さくなる。したがって、単位面積当たりの通電時の抵抗が高くなってしまう。
【００１１】
本発明は以上の事情を鑑みてなされるもので、上述の課題の少なくとも一つを解決し、低損失で高周波動作の可能なバックソース型の半導体装置を提供する。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明では、第１導電型半導体基板の第１主面側に選択的に形成された第２導電型ドリフト領域と、前記第１導電型半導体基板の第１主面に設けられたドレイン電極に接し、前記ドリフト領域に選択的に形成された高濃度の第２導電型ドレイン領域と、前記ドリフト領域の底部に接している第１導電型第１ベース領域と、前記第１ベース領域に選択的に形成され、前記半導体基板の第２主面に設けられたソース電極に接しており、且つ前記第１ベース領域よりも高濃度の第１導電型第２ベース領域と、前記第２ベース領域に選択的に形成され、且つ前記第２主面側で前記ソース電極に接している高濃度の第２導電型ソース領域と、前記第１主面から前記ドレイン領域、ドリフト領域、第１ベース領域および第２ベース領域を貫通して前記ソース領域に達するトレンチと、前記トレンチ内にてゲート絶縁膜を挟んで前記ドリフト領域と対向する位置から前記ソース領域と対向する位置まで設けられ、かつ前記第１主面上にて導電体と接続されているゲート電極からなることを特徴とする。
【００１３】
本発明の構成によれば、トレンチ底部にｎ+ソース領域を選択的に設けている。また前記ｎ+ソース領域は、隣接する他のトレンチの底部に設けられた他のｎ+ソース領域に対して、ｐ+ベース領域を介して離間している。さらに半導体基板の裏面に形成されたソース電極は、これらの並列に配置されたｎ+ソース領域およびｐ+ベース領域に接していて、前記ｎ+ソース領域およびｐ+ベース領域をショートさせている。
【発明の効果】
【００１４】
前述のようにｎ+ソース領域およびｐ+ベース領域を直接ソース電極に接続するため、金属の埋め込み層や無効領域となるコンタクトトレンチを設けることなく形成でき、小型でラッチアップ耐量が高く、低抵抗なバックソース型ＶＤＭＯＳを容易に製造できる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施例１にかかる半導体装置の要部断面図である。
【図２】この発明の実施例２にかかる半導体装置の要部断面図である。
【図３−１】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−２】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−３】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−４】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−５】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−６】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−７】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−８】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−９】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−１０】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−１１】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図３−１２】この発明の実施例６にかかる半導体装置の製造工程を示す要部断面図である。
【図４】この発明の実施例３にかかる半導体装置の要部断面図である。
【図５−１】この発明の実施例４にかかる半導体装置の要部断面図である。
【図５−２】この発明の実施例４にかかる半導体装置における要部断面の部分拡大図である。
【図５−３】この発明の実施例１および３にかかる半導体装置における要部断面の部分拡大図である。
【図６】この発明の実施例５にかかる半導体装置の要部断面図である。
【図７−１】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−２】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−３】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−４】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−５】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−６】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−７】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−８】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−９】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−１０】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−１１】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図７−１２】この発明の実施例７にかかる半導体装置の製造工程を示す要部断面図である。
【図８】従来例の半導体装置の要部断面図である。
【図９】従来例の半導体装置の要部断面図である。
【図１０】従来例の半導体装置の要部断面図である。
【図１１】従来例の半導体装置の要部断面図である。
【図１２】この発明の実施例８にかかる半導体装置の要部断面図である。
【図１３】この発明の実施例８にかかる半導体装置の特性関係図である。
【図１４】この発明の実施例８にかかる半導体装置の要部特性断面図である。
【図１５】この発明の実施例９にかかる半導体装置の要部断面図である。
【発明を実施するための形態】
【００１６】
発明の実施の形態を以下の実施例で説明する。以下、第１導電型をｐ型、第２導電型をｎ型として説明するが、ｎ型とｐ型を入れ替えても本発明は同様に実現できる。
【実施例１】
【００１７】
図１は、本発明の実施例１の半導体装置の要部断面図である。該断面図の右半分に示された部分は、ｎ型のＶＤＭＯＳである。同じく左半分は、制御回路や能動素子などが形成されている領域であり、ここでは図示を省略しているが、第１ｐベース領域２ａにｎ型の領域を設けて、このｎ型の領域内に横型のｐチャネルＭＯＳ、ｎチャネルＭＯＳが形成されている。
【００１８】
本発明のバックソース型ＶＤＭＯＳは、基板である第１ｐベース領域２ａ、チップ裏面のソース電極５、トレンチ内部の下部に埋め込まれたゲート電極１、トレンチの底部近傍に形成され、前記第１ｐベース領域２ａよりも高濃度の第２ｐ+ベース領域２ｂ、トレンチの底部にかかるように選択的に設けられたｎ+ソース領域４、前記ｎ+ソース領域４よりも低濃度で前記第１ｐベース領域２ａに隣接するｎドリフト領域６、前記ｎドリフト領域６よりも高濃度で前記ｎドリフト領域６内のチップ表面に設けられたｎ+ドレイン領域８、および前記ｎ+ドレイン領域８に接するドレイン電極９により構成される。
【００１９】
ＭＯＳゲートの反転層チャネルは、ゲート電極１の電位を制御することにより、第２ｐ+ベース領域２ｂおよび第１ｐベース領域２aのトレンチ側壁にゲート酸化膜３を介して、ゲート電極１と対向するように形成される。この第２ｐ+ベース領域２ｂの不純物濃度分布は、表面のドレイン電極９から裏面のソース電極５に向かう方向に従って、高くなっている。ｐ型のベース領域をこのような濃度分布にすることで、ｐ型ベース領域を深さ方向に一様な分布にする場合に比べて、チャネル抵抗が小さくなり、ＶＤＭＯＳのトランスコンダクタンスを高くすることができるので、オン抵抗を小さくすることができる。ＭＯＳゲートの閾値は第２ｐ+ベース領域２ｂのネット濃度が最大となる点で決める。また、第２ｐ+ベース領域２ｂの濃度を、ｎドリフト領域６からｎ+ソース領域４まで深さ方向で積分したときの積分濃度（ガンメル指数とも呼ぶ）は、オフ時に第２ｐ+ベース領域２ｂの内部を広がる空乏層がｎ+ソ−ス領域４にパンチスルーしない程度の値（約１．２Ｅ１２  ａｔｏｍｓ／ｃｍ2）に設定する。ここで、１．２Ｅ１２とは、１．２×１０12のことを意味する。
【００２０】
また、第２ｐ+ベース領域２ｂの不純物濃度分布を前述のようにすることで、低濃度のｎドリフト領域６の濃度分布制御も容易にできる。さらに、トレンチの深さは、第２ｐ+ベース領域２ｂの濃度が概ねトレンチの底部の深さで最大となるように設定する。このようにすることで、裏面のソース電極５と第２ｐ+ベース領域２ｂのコンタクト抵抗が小さくできる。
【００２１】
ｎ+ソース領域４は、トレンチの底部からチップの裏面に渡って選択的に設けられる。すなわちｎ+ソース領域４は、隣り合うトレンチゲートの底部に形成された他のｎ+ソース領域４とは、お互いに接続されないようにする。このため隣り合うソース領域４の間には比較的高い濃度の第２ｐ+ベース領域２ｂが存在する。このようにチップ裏面ではｎ+ソース領域４と第２ｐ+ベース領域２ｂが共にソース電極５に電気的に接続される。
【００２２】
ｎドリフト領域６は、チップの表面側からゲート電極１の上端にかかるように設けられていて、オフ時にドレイン電極とソース電極間に印加される電圧を保持する。このｎドリフト領域６は、第２ｐ+ベース領域２ｂおよび第１ｐベース領域２aのゲート電極１の側壁部分に形成される反転層チャネルが、ｎドリフト領域６のトレンチ側壁部分に形成された蓄積層チャネルと接続するように配置される。しかし、ｎドリフト領域６とゲート電極１の重なる面積が広いと、その分だけゲート・ドレイン間容量Ｃｇｄが大きくなる。よってトレンチ内のゲート電極１は、ｎドリフト領域６と重なる部分の面積ができるだけ少なくなるような高さに形成される。トレンチ内の上部にあたるゲート電極以外の領域には、絶縁体７が設けられる。
【００２３】
このような構成により、従来技術にある金属の埋め込み層が不要であり、エピタキシャル成長の前後、あるいはゲート形成プロセスの途中で金属を扱う必要がなく、重金属汚染に関連する課題を回避できる。また、無効領域となるコンタクトトレンチが必要ないので、トレンチゲートを形成した領域の面積を十分に確保することができる。
【実施例２】
【００２４】
図２は、本発明の実施例２の半導体装置を示す断面図である。前記図１と同じく、同図２の右半分に示されたものはｎ型のＶＤＭＯＳであり、同じく左半分には同図には明示されない制御回路や能動素子が形成されている領域を示している。
【００２５】
実施例２のバックソース型ＶＤＭＯＳの実施例１との相違点は、トレンチ１４の底部にのみ厚い酸化膜１５を形成したことである。この厚い酸化膜１５を設けることで、ゲート電圧をゲート電極１に印加したときに、トレンチゲートのゲート酸化膜３が負担する電界強度を緩和するため、ゲート電極１の長期信頼性を高くする他、後述する製造上のメリットを享受できる。また、ゲート電極１とｎ+ソース領域４の重なる部分の面積が小さくなるため、Ｃｇｓを小さくできる。
【実施例３】
【００２６】
図４は、本発明の実施例３の半導体装置を示す断面図である。同図の右半分に示されたものはｎ型のＶＤＭＯＳであり、同じく左半分には同図には明示されない制御回路や能動素子が形成されている領域を示している点は、図１等と同様である。
【００２７】
実施例３のバックソース型ＶＤＭＯＳの第1の実施例との相違点は、第２ｐ+ベース領域２ｂをエピタキシャル成長にて、深さ方向に対して概ね一様な濃度に形成したことである。実施例３の構造にすれば、ゲートの閾値を決定する第２ｐ+ベース領域２ｂを形成するにあたって、後述するような高加速エネルギーのイオン注入が不要となる。加速エネルギーが高い程、被注入体であるシリコンに導入されるダメージ（結晶の格子欠陥）は大きくなる。よって、高加速エネルギーのイオン注入工程を省くことができれば、ＶＤＭＯＳの電気特性であるゲート閾値のバラつきやゲートオフ時のリーク電流等が低減できる。
【実施例４】
【００２８】
図５−１は、本発明の実施例４の半導体装置を示す断面図である。同図の右半分に示されたものはｎ型のＶＤＭＯＳであり、同じく左半分には同図には明示されない制御回路や能動素子が形成されている領域を示している点は、図１等と同様である。
【００２９】
実施例４のバックソース型ＶＤＭＯＳの実施例１との相違点は、ｎドリフト領域６を、トレンチ１４の内壁にあるポリシリコンのゲート電極１に対して自己整合となるように形成し、ｎドリフト領域６とポリシリコン（ゲート電極１）の重なる部分の面積を小さくしたことである。
【００３０】
具体的には、表面からトレンチ１４の内壁に対して角度を持たせて、リン等のイオン注入を行うと、トレンチ１４の側壁部分の表面側（紙面上側）から、同部分のポリシリコン１が埋め込まれている上面までの範囲にリンイオンが注入される。そして、例えば１０００℃〜１０５０℃程度の温度で熱処理を行うことで、図５−１のｎドリフト領域６が形成される。さらに図５−２では、図５−１のトレンチ１４の部分を拡大して表示している。ただし、第２ｐ+ベース領域２ｂとｎ+ソース領域４については記載を省略している。前述のようにトレンチ１４の側壁部分の表面に角度を持たせてｎ型不純物をイオン注入し、熱処理を行うと、ｎドリフト領域６の表面に平行な向きの幅は、前記イオン注入と熱処理によるリンの拡散深さとなり、０．５〜１．０μｍ程度となる。その結果、ｎドリフト領域６のチップ深さ方向の端部がトレンチ１４内部のポリシリコン１の深さに達して且つポリシリコン１の上端と重なる部分２３は、ｎドリフト領域６の横方向拡散（チップの表面から裏面に向かう方向）の部分となるため、前記リンの拡散深さの８０％程度（０．４〜０．８μｍ）となる。
【００３１】
一方、図１、図２および図４に示すｎドリフト領域６は、表面からのイオン注入および熱拡散にて形成する。図５−３（ａ）では、図１および図４のトレンチ１４の部分を拡大して表示している。さらに図５−３（ｂ）では、同図（ａ）に対応した深さ方向のネット濃度分布を示す。表面からのイオン注入および熱拡散を用いてｎドリフト領域６を形成する場合、ｎドリフト領域６の最深部が前記トレンチ１４のポリシリコン１の深さに達して、さらにポリシリコン１の上端と重なる部分２３ができるようにする。このとき、ｎドリフト領域６に向かって低い抵抗で第１ｐベース領域２ａのトレンチ側壁に形成される反転層チャネルから電子が供給されるには、前記重なり部分２３の最大のネット濃度は、例えば１．０Ｅ１５／ｃｍ3以上の濃度が必要となる。ｎドリフト領域６は、例えば表面濃度が１．０Ｅ１６／ｃｍ3で拡散深さを２μｍとすると、前記トレンチ１４のポリシリコン１の深さに達して重なる部分２３は、１．０〜１．５μｍ程度の深さが必要となり、図５−２に示す場合に比べて重なり部分２３は長くせざるを得ない。したがって、実施例４の図５−２に示す構造の場合、重なり部分２３の長さ（チップでは面積）は、図５−３の構造に比べて、５０％前後まで小さくすることができる。その結果、ゲート・ドレイン間容量（Ｃｇｄ）を５０％程度小さくできる。またｎドリフト領域６の拡散深さ方向（紙面上の左右の方向）の不純物濃度の総量がおよそ１．０Ｅ１２／ｃｍ2であれば、いわゆるＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ、リサーフ）効果により、ｎドリフト領域６の単位体積あたりの不純物濃度を高くすることができるので、ｎドリフト領域６の抵抗（ドリフト抵抗）を低くしつつ、高い耐圧を実現することができる。
【実施例５】
【００３２】
図６は、本発明の実施例５の半導体装置を示す断面図である。同図の右半分に示されたものはｎ型のＶＤＭＯＳであり、同じく左半分には同図には明示されない制御回路や能動素子が形成されている領域を示している点は、図１等と同様である。
【００３３】
実施例５のバックソース型ＶＤＭＯＳの第４の実施例との相違点は、ｎドリフト領域６の内部に、グランド電位に接続されたｐ型領域１１が配置されていることである。このｐ型領域１１があることによって、電圧保持時に空乏層がｎドリフト領域６に対して２方向から広がることになる。つまり、ｎドリフト領域６と第１ｐベース領域２ａで形成されるｐｎ接合と、ｎドリフト領域６と前記ｐ型領域１１で形成されるｐｎ接合の２つの接合から空乏層が広がる。この両方のｐｎ接合におけるＲＥＳＵＲＦ効果により、ｎドリフト領域６の不純物濃度をさらに高濃度にすることができ、オン抵抗の一層の低減を得る。これは一般にダブルＲＥＳＵＲＦ構造といわれている。ｎドリフト領域６の内部に設けられているｐ型領域１１をグランド電位に接続するためには、トレンチ内のゲート電極１用ポリシリコン１６上に絶縁物７を介してグランドに接続された導電体１２が配置され、この導電体１２とｐ型領域１１を接続する。導電体１２の上には、ドレイン電極９とこの導電体１２を絶縁するための絶縁体７が配置される。
【実施例６】
【００３４】
図３−１から図３−１２の各製造工程での断面図を用いて、実施例６の半導体装置の製造方法を説明する。実施例６の半導体装置の構造は、実施例４の構造に、実施例２で記載したようなトレンチ底部に厚い酸化膜１５を設けた構造のバックソース型ＶＤＭＯＳである。
【００３５】
（図３−１）実施例６のバックソース型ＶＤＭＯＳを形成するためには、半導体基板としてｐ型シリコン基板１３を用いる。シリコン基板１３には、ＣＺウェハーもしくはＦＺウェハーといったバルクウェハーを用いる。ここで、ＶＤＭＯＳを形成しない領域には、制御回路や受動素子が同一工程もしくは別工程にて形成される。
【００３６】
（図３−２）次に基板表面上において、ｎ型のＶＤＭＯＳを形成する所望の領域にのみ選択的に、後に第２ｐ+ベース領域となるｐ+領域２ｂを、イオン注入により半導体基板表面から深い位置に形成する。表面から深い位置にｐ+領域２ｂを形成するためには、ボロン等ｐ型不純物のイオン注入は通常よりも高いエネルギー、例えば２００ｋｅＶ以上で行われる。その後、熱処理によりｐ型不純物を電気的に活性化させる。
【００３７】
（図３−３）次にｐ+領域２ｂに達する深さのトレンチ１４を形成する。このトレンチ１４の底は、理想的にはｐ+領域２ｂの不純物濃度が最も高い深さに達するように形成する。その結果、後に形成される裏面のソース電極５と第２ｐ+ベース領域２ｂのコンタクト抵抗をなるべく低い値にすることができる。
【００３８】
（図３−４）次にトレンチの底にｎ+ソース領域４を形成する。トレンチ１４の底部近傍にのみｎ+領域を形成するために、トレンチ内壁と角度をつけないイオン注入が行われる。イオン注入されるｎ型不純物は、例えばリンや砒素である。その後注入されたｎ型不純物は、熱処理によって活性化される。
【００３９】
（図３−５）次にトレンチ１４の底部にのみ厚い酸化膜１５を形成する。この厚い酸化膜１５は、周知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）による熱酸化膜でもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜された酸化膜でもよい。このような厚い酸化膜を形成することにより、ゲート電極とｎ+ソース領域の重なる面積が少なくなり、ゲート・ソース間容量Ｃｇｓを小さくできる。また、後述するようにデバイス製造上の利点もある。その後、トレンチの内壁の全体にわたってゲート酸化膜３が形成される。このゲート酸化膜についても、熱酸化膜でもよいし、堆積による膜でもかまわない。
【００４０】
（図３−６）次にトレンチ１４内にゲート電極１となるポリシリコン１６を堆積し、トレンチ１４の内部をポリシリコン１６にて埋め込む。
（図３−７）続いてトレンチ１４内のポリシリコン１６を、所望の深さとなるまでエッチバックする。このとき、チップ表面に堆積していたポリシリコンは全面除去される。
【００４１】
（図３−８）次にｎドリフト領域６を、トレンチ１４の内壁にあるポリシリコンのゲート電極１に対して自己整合となるように形成する。具体的には以下のように形成する。表面にレジスト２２を塗布し、トレンチ１４の位置のみ開口するように、露光および現像にてパターニングする。続いて、表面からトレンチ１４の内壁に対して角度を持たせて、リン等のイオン注入２１を行う。この段階で、トレンチ１４の側壁部分の表面側（紙面上側）から、同部分のポリシリコン１が埋め込まれている上面までの範囲にリンイオンが注入される。そして、例えば１０００℃〜１０５０℃程度の温度、および数秒〜３０分程度の時間で熱処理を行うことで、図５のｎドリフト領域６が形成される。このようにすると、ｎドリフト領域６において、チップ表面に平行な向きの幅は、前記イオン注入と熱処理によるリンの拡散深さとなり、０．５〜１．０μｍ程度となる。その結果、ｎドリフト領域６の端部がトレンチ１４のポリシリコン１の深さに達して重なる部分（図５−２における重なり部分２３）は、ｎドリフト領域６の横方向拡散（チップの表面から裏面に向かう方向）の部分となるため、前記リンの拡散深さの８０％程度（０．４〜０．８μｍ）となる。
【００４２】
（図３−９）続いて絶縁体となる材料、例えばＢＰＳＧ膜を、トレンチ１４の内部でポリシリコン１６の上部の空隙が埋まるように堆積する。絶縁体７（ＢＰＳＧ膜）堆積の後、トレンチ内部にのみ絶縁体７が残って且つチップ表面には残らないように、絶縁体７をエッチバックする。ここで、エッチバックの前にレジストを塗布し、トレンチ１４の上部のみレジストが残るように露光・現像によりパターニングし、絶縁体７エッチングして、トレンチ１４の上部以外の表面に残った絶縁体７を除去しても構わない。
【００４３】
（図３−１０）次に、チップ表面にｎドリフト領域６とｎ+ドレイン領域８をイオン注入および熱拡散にて形成する。この工程により、既に形成されたトレンチ１４の側壁部分のｎドリフト領域６と表面から拡散された前記ｎドリフト領域６が接続される。
【００４４】
（図３−１１）制御回路や能動素子などが形成されている領域に、パシベーション等を目的とした層間絶縁膜１０（絶縁性窒化シリコン膜等）を堆積し、パターニングする。続いて、ＶＤＭＯＳを形成した領域にドレイン電極９を形成する。ドレイン電極９を形成した後には、裏面からｐ型シリコン基板１３を研削する（１７）。このとき、前述のトレンチ１４の底部の厚い酸化膜１５が、シリコンとの研削レートの違いから、いわゆるストッパーとして機能する。その結果、精度よくｐ型シリコン基板１３の残り厚を制御することができる。研削の結果、半導体基板は非常に薄くなるため（例えば２０μｍ以下）、研削１７を始める前に半導体基板の表面に保持基板を接着することが望ましい。
【００４５】
（３−１２）最後にｐ型シリコン基板の裏面にソース電極５を形成する。
【実施例７】
【００４６】
図７−１から図７−１２を用いて、本発明の実施例６に示した製造方法の変形例を示す。この実施例７の製造方法は、基板裏面からの研削について、基板を所望の残り厚さとするために、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて、該基板の絶縁層である酸化膜を研削のストッパーとすることが特徴である。
【００４７】
（図７−１）ｎ型もしくはｐ型のシリコン基板１９の表面に埋め込み酸化膜１８を介して、ｐ型シリコン基板１３を堆積させた基板を用いる。ここで、ＶＤＭＯＳを形成しない領域には、制御回路や受動素子が同一工程もしくは別工程にて形成される。
【００４８】
（図７−２）次に基板表面上において、ｎ型のＶＤＭＯＳを形成する所望の領域にのみ選択的に、後に第２ｐ+ベース領域となるｐ+領域２ｂを、イオン注入により半導体基板表面から深い位置に形成する。表面から深い位置にｐ+領域２ｂを形成するためには、ボロン等ｐ型不純物のイオン注入は通常よりも高いエネルギー、例えば２００ｋｅＶ以上で行われる。その後、熱処理によりｐ型不純物を電気的に活性化させる。
【００４９】
（図７−３）次にｐ+領域２ｂに達する深さのトレンチ１４を形成する。このトレンチ１４の底は、理想的にはｐ+領域２ｂの不純物濃度が最も高い深さに達するように形成する。その結果、後に形成される裏面のソース電極５と第２ｐ+ベース領域２ｂのコンタクト抵抗をなるべく低い値にすることができる。
【００５０】
（図７−４）次にトレンチの底にｎ+ソース領域４を形成する。トレンチ１４の底部近傍にのみｎ+領域を形成するために、トレンチ内壁に角度をつけないイオン注入が行われる。イオン注入されるｎ型不純物は、例えばリンや砒素である。その後注入されたｎ型不純物は、熱処理によって活性化される。
【００５１】
（図７−５）次にトレンチ１４の底部にのみ厚い酸化膜１５を形成する。この厚い酸化膜１５は、周知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）による熱酸化膜でもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜された酸化膜でもよい。このような厚い酸化膜を形成することにより、ゲート電極とｎ+ソース領域の重なる面積が少なくなり、ゲート・ソース間容量Ｃｇｓを小さくできる。また、後述するようにデバイス製造上の利点もある。その後、トレンチの内壁の全体にわたってゲート酸化膜３が形成される。このゲート酸化膜についても、熱酸化膜でもよいし、堆積による膜でもかまわない。
【００５２】
（図７−６）次にトレンチ１４内にゲート電極１となるポリシリコン１６を堆積し、トレンチ１４の内部をポリシリコン１６にて埋め込む。
（図７−７）続いてトレンチ１４内のポリシリコン１６を、所望の深さとなるまでエッチバックする。このとき、チップ表面に堆積していたポリシリコンは全面除去される。
【００５３】
（図７−８）次にｎドリフト領域６を、トレンチ１４の内壁にあるポリシリコンのゲート電極１に対して自己整合となるように形成する。具体的には以下のように形成する。表面にレジスト２２を塗布し、トレンチ１４の位置のみ開口するように、露光および現像にてパターニングする。続いて、表面からトレンチ１４の内壁に対して角度を持たせて、リン等のイオン注入２１を行う。この段階で、トレンチ１４の側壁部分の表面側（紙面上側）から、同部分のポリシリコン１が埋め込まれている上面までの範囲にリンイオンが注入される。そして、例えば１０００℃〜１０５０℃程度の温度、および数秒〜３０分程度の時間で熱処理を行うことで、図５のｎドリフト領域６が形成される。このようにすると、ｎドリフト領域６において、チップ表面に平行な向きの幅は、前記イオン注入と熱処理によるリンの拡散深さとなり、０．５〜１．０μｍ程度となる。その結果、ｎドリフト領域６の端部がトレンチ１４のポリシリコン１の深さに達して重なる部分（図５−２における重なり部分２３）は、ｎドリフト領域６の横方向拡散（チップの表面から裏面に向かう方向）の部分となるため、前記リンの拡散深さの８０％程度（０．４〜０．８μｍ）となる。
【００５４】
（図７−９）続いて絶縁体となる材料、例えばＢＰＳＧ膜を、トレンチ１４の内部でポリシリコン１６の上部の空隙が埋まるように堆積する。絶縁体７（ＢＰＳＧ膜）堆積の後、トレンチ内部にのみ絶縁体７が残って且つチップ表面には残らないように、絶縁体７をエッチバックする。ここで、エッチバックの前にレジストを塗布し、トレンチ１４の上部のみレジストが残るように露光・現像によりパターニングし、絶縁体７エッチングして、トレンチ１４の上部以外の表面に残った絶縁体７を除去しても構わない。
【００５５】
（図７−１０）次に、チップ表面にｎドリフト領域６とｎ+ドレイン領域８をイオン注入および熱拡散にて形成する。この工程により、既に形成されたトレンチ１４の側壁部分にあるｎドリフト領域６と表面から拡散された前記ｎドリフト領域６が接続される。
【００５６】
（図７−１１）制御回路や能動素子などが形成されている領域に、パシベーション等を目的とした層間絶縁膜１０（絶縁性窒化シリコン膜等）を堆積し、パターニングする。続いて、ＶＤＭＯＳを形成した領域にドレイン電極９を形成する。ドレイン電極９を形成した後には、裏面からｐ型シリコン基板１３を研削する（１７）。このとき、ＳＯＩ基板の埋め込み酸化膜１８が、シリコンとの研削レートの違いから、いわゆるストッパーとして機能する。その結果、ｐ型シリコン基板１３は研削されないので、ｐ型シリコン基板１３の残り厚が一様である。研削の結果、半導体基板は非常に薄くなるため（例えば２０μｍ以下）、研削１７を始める前に半導体基板の表面に保持基板を接着することが望ましい。
【００５７】
最後に研削ストッパーとなった埋め込み酸化膜１８をウェットもしくはドライエッチングにて除去し、前記除去により露出したｐ型シリコン基板の裏面にソース電極５を形成する。この埋め込み酸化膜１８のエッチング時に、オーバーエッチングでエッチング面が酸化膜１５に達したとしても、前記したように酸化膜１５が厚く形成されているので、問題ない。
【実施例８】
【００５８】
図１２は、本発明の実施例８における要部断面図である。図５に示す実施例４との相違点は、ｎ+ドレイン領域８もｎドリフト領域６と同様に、トレンチ１４に対して自己整合となるように設けられていることである。したがって実施例４のような表面から拡散されるｎドリフト領域６およびｎ+ドレイン領域８は必要ない。
【００５９】
図１２では、デバイスシミュレーションによるネット濃度分布について、ｎ型、ｐ型の各領域内に等高線として記載している。耐圧クラスは６００Ｖを想定し、半導体チップの最終厚さは４５μｍ、ｎドリフト領域６の長さ（表面のドレイン電極から裏面のソース電極に向かう方向）は４３．５μｍである。さらにｎドリフト領域６の長さを、３３．５μｍ、３８．５μｍおよび４３．５μｍと変化させたときの、耐圧の依存性を図１３に示す。デバイスシミュレーションによる耐圧値は、６００〜７２０Ｖの値を示している。ｎドリフト領域６の長さに比例して耐圧が増加するのは、ＲＥＳＵＲＦ効果によるものである。図１４は、半導体チップの最終厚さが４５μｍの場合について、等電位線２０（静電ポテンシャル）の分布を示した図である。この静電ポテンシャル分布を見ると、図示している単位セルの右端および左端に隣接している別の単位セル（これは図示していない）から広がる静電ポテンシャル同士が互いに影響しあい、基板深さ方向と垂直な等電位線がほぼ等間隔で分布していることが見て取れる。これは、深さ方向に伸びるｎドリフト領域６と第１ｐベース領域２ａ間のｐｎ接合から空乏層が広がり、ドレイン電極の印加電圧が１０Ｖ程度の低い値でｎドリフト領域６と第１ｐベース領域２ａが完全に空乏化し、電界強度分布が深さ方向で概ね一定の値を維持しながら印加電圧が増加したためであり、すなわちＲＥＳＵＲＦ効果によるものである。この動作は、公知のスーパージャンクションＭＯＳＦＥＴのポテンシャル分布に近い。スーパージャンクションＭＯＳＦＥＴとの相違点は、トレンチ１４に埋め込まれた絶縁体７があることである。絶縁体は通常シリコン酸化膜を用いるから、シリコンの臨界電界強度よりも約１０倍高い。そのため、最大電界強度を分担でき、その分スーパージャンクションＭＯＳＦＥＴよりも高い耐圧を維持できる。よって、ｎドリフト領域６の濃度が通常の平面接合近似のＭＯＳＦＥＴよりも１０倍程度高くできて、さらにスーパージャンクションＭＯＳＦＥＴのｎドリフト領域６の濃度よりも２０％程度高くできるので、ｎドリフト領域６の濃度を一層増加させて、オン抵抗を低減することが可能である。
【００６０】
なお、本発明のバックソース型ＶＤＭＯＳの適用可能な耐圧クラスは、１０Ｖ程度から上述の６００Ｖもしくは９００Ｖ程度、さらにより高耐圧なクラスまで設定できる。よってｎドリフト領域６の長さは、下は３μｍ程度から、上は８０μｍ程度まで可能である。またｎドリフト領域６の濃度についても、下は５．０Ｅ１４ａｔｏｍｓ／ｃｍ3程度から、上は１．０Ｅ１６ａｔｏｍｓ／ｃｍ3程度まで可能である。最小単位セルの幅が狭いほど、オン抵抗と耐圧のトレードオフ関係が改善できるため、実施例８にある２μｍの他、高アスペクト比のトレンチ埋め込み技術の可能な範囲（例えば０．５μｍ）まで縮小可能である。
【００６１】
高耐圧（１００Ｖ以上）の場合、トレンチ１４の深さがｎドリフト領域６の厚さに伴い、５μｍ以上となる。そのため、表面からの高加速エネルギーのイオン注入では、形成が困難になる。この場合には、例えば第２ｐ+ベース領域２ｂをエピタキシャル成長にて形成し、裏面からの研削後、コンタクト抵抗を低くするためにボロン等の選択的イオン注入、および活性化のためのレーザーアニール等の工程を追加しても良いし、あるいは、ｎ+ソース領域４を形成する前に、トレンチ底部にボロン等のイオンを注入し、熱拡散させる工程を追加しても構わない。
【実施例９】
【００６２】
図１５は、本発明の実施例９における要部断面図である。図１に示す実施例１との相違点は、実施例９はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）であること、すなわちドレイン領域２４がｐ型であり且つｎ+バッファ領域２５がｎドリフト領域６と前記ｐ+ドレイン領域２４の間に形成されていることである。ドレイン領域をｐ型とすることで、該ドレイン領域からｎ+バッファ領域２５およびｎドリフト領域６に向かって正孔が注入されるので、伝導度が変調してオン状態における抵抗が格段に低くなる。また、ｎ+バッファ領域２５を設けたパンチスルー型ＩＧＢＴとすることで、空乏層の前記ｐ+ドレイン領域２４へのリーチスルーを防ぎつつ、前記ｎドリフト領域６を薄くできるため、オン抵抗とターンオフ損失のトレードオフ特性が改善する。実施例９では、ｐ+ドレイン領域２４およびｎ+ソース領域４として記載したが、通常のＩＧＢＴのように、前記ｐ+ドレイン領域２４をｐ+コレクタ領域と言い換えたり、前記ｎ+ソース領域４をｎ+エミッタ領域と言い換えてもよく、さらに前記ドレイン電極９をコレクタ電極と言い換えたり、前記ソース電極５をエミッタ電極と言い換えても構わない。また、実施例９をノンパンチスルー型のＩＧＢＴとして、ｎ+バッファ領域２５を除き、且つ空乏層がｐ+ドレイン領域２４へリーチスルーしないようにｎドリフト領域の厚さを十分厚くしても構わない。さらに実施例４の図５−１に示すＲＥＳＵＲＦ構造あるいは実施例５の図６に示すダブルＲＥＳＵＲＦ構造においても、ｎ+ドレイン領域８をｐ+ドレイン領域２４と置き換えてＩＧＢＴとしても構わない。
【産業上の利用可能性】
【００６３】
本発明の半導体装置であるバックソース型ＶＤＭＯＳＦＥＴを用いて、制御回路や受動素子と共に１つのチップ上に形成することにより、従来よりも小型で高効率のＲＦパワーアンプ向けＲＦＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、さらには電気リレーとして用いられるＭＯＳＦＥＴを複数個備え、かつ制御回路と共に１つのチップ上に形成したＩＣなどを提供することが可能となる。
【符号の説明】
【００６４】
１    ゲート電極
２ａ  第１ｐベース領域
２ｂ  第２ｐ+ベース領域
３    ゲート酸化膜
４    ｎ+ソース領域
５    ソース電極
６    ｎドリフト領域
７    絶縁体
８    ｎ+ドレイン領域
９    ドレイン電極
１０    層間絶縁膜
１１    ｐ型領域
１２    導電体
１３    ｐ型シリコン基板
１４    トレンチ
１５    厚い酸化膜
１６    ポリシリコン
１７    研削
１８    埋め込み酸化膜
１９    シリコン基板
２０    等電位線
２１    リンのイオン注入
２２    レジスト
２３    重なり部分
２４    ｐ+ドレイン領域
２５    ｎ+バッファ領域
【図１】
2011035097.tif 000003
【図２】
2011035097.tif 000004
【図３−１】
2011035097.tif 000005
【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
2011035097.tif 000009
【図３−６】
2011035097.tif 000010
【図３−７】
2011035097.tif 000011
【図３−８】
2011035097.tif 000012
【図３−９】
2011035097.tif 000013
【図３−１０】
2011035097.tif 000014
【図３−１１】
2011035097.tif 000015
【図３−１２】
2011035097.tif 000016
【図４】
2011035097.tif 000017
【図５−１】
2011035097.tif 000018
【図５−２】
2011035097.tif 000019
【図５−３】
2011035097.tif 000020
【図６】
2011035097.tif 000021
【図７−１】
2011035097.tif 000022
【図７−２】
2011035097.tif 000023
【図７−３】
2011035097.tif 000024
【図７−４】
2011035097.tif 000025
【図７−５】
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【図７−６】
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【図７−７】
2011035097.tif 000028
【図７−８】
2011035097.tif 000029
【図７−９】
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【図７−１０】
2011035097.tif 000031
【図７−１１】
2011035097.tif 000032
【図７−１２】
2011035097.tif 000033
【図９】
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【図１０】
2011035097.tif 000035
【図１１】
2011035097.tif 000036
【図１３】
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【図１４】
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【図１５】
2011035097.tif 000039
【図８】
2011035097.tif 000040
【図１２】
2011035097.tif 000041