(57)【要約】【課題】機械的強度やチップ・クラックによる歩留の低下を抑制し、オン抵抗やパッケージ実装状態における熱抵抗が低い半導体装置およびその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１の主面上に形成された半導体層３と、半導体基板１の裏面上に形成されたオーミック電極１２と、オーミック電極１２を介して半導体基板１の裏面上に形成され、半導体基板１よりも熱伝導率の高い金属材料からなる裏面電極１３とを備え、半導体基板１の裏面の一部には凹部１ａが形成され、裏面電極１３は、オーミック電極１２を介して、半導体基板１の裏面における凹部１ａの内部を埋め、半導体基板１の裏面において凹部１ａ以外の領域の少なくとも一部を覆っている。【選択図】図１
2011035322.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成された半導体層と、
前記半導体基板の裏面上に形成されたオーミック電極と、
前記オーミック電極を介して前記半導体基板の前記裏面上に形成され、前記半導体基板よりも熱伝導率の高い金属材料からなる裏面電極とを備え、
前記半導体基板の裏面の一部には凹部が形成され、
前記裏面電極は、前記オーミック電極を介して、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面における前記凹部以外の領域の少なくとも一部を覆っている半導体装置。
【請求項２】
前記金属材料の熱伝導率は３５０Ｗ／（ｍ・Ｋ）以上である請求項１に記載の半導体装置。
【請求項３】
前記凹部の角部は丸みを帯びた形状を有する請求項１または２に記載の半導体装置。
【請求項４】
前記裏面電極は、銀もしくは銅からなる群より選択された材料からなる請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記オーミック電極は、ニッケルとシリコンと炭素の合金層またはチタンとシリコンと炭素の合金層からなる、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記凹部は、前記半導体基板の外周から１００μｍ以内の領域には形成されない請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体基板の裏面において前記裏面電極が形成される領域のうち、前記凹部が形成される領域の占める面積は、５０％以上である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記半導体基板において前記凹部以外の領域の厚さは３００μｍ以上であり、前記凹部の深さは２００μｍ以上である請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体層は、半導体素子が配置される半導体素子領域と、前記半導体素子領域の周囲を囲むガードリング領域とを備える請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体層における前記半導体素子領域にはｐｎ接合型ダイオードの少なくとも一部が形成されている請求項９に記載の半導体装置。
【請求項１１】
前記半導体層における前記半導体素子領域にはショットキー接合型ダイオードの少なくとも一部が形成されている請求項９に記載の半導体装置。
【請求項１２】
前記半導体層における前記半導体素子領域にはＭＩＳＦＥＴの少なくとも一部が形成されている請求項９に記載の半導体装置。
【請求項１３】
前記半導体層における前記半導体素子領域にはＪＦＥＴの少なくとも一部が形成されている請求項９に記載の半導体装置。
【請求項１４】
前記半導体層の主面側には電極が設けられ、前記電極と前記裏面電極との間には電流が流れる、請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
半導体基板と、前記半導体基板の主面上に形成された半導体層と、前記半導体基板の裏面上に形成された第１のオーミック電極と、前記第１のオーミック電極を介して前記半導体基板の前記裏面上に形成された裏面電極とを有する半導体装置の製造方法であって、
前記半導体基板における前記裏面の一部に、凹部を形成する工程（ａ）と、
前記半導体基板の前記裏面における前記凹部の内部と、前記半導体基板の前記裏面において前記凹部以外の領域の少なくとも一部とを覆う第１の金属層を形成する工程（ｂ）と、
前記第１の金属層を介して、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面において前記凹部以外の領域の少なくとも一部を覆う前記裏面電極を、前記半導体基板よりも熱伝導率の高い金属材料を用いて形成する工程（ｃ）と、
前記工程（ｃ）の後に、第１の熱処理によって前記第１の金属層と前記半導体基板との間にオーミック接合を形成することにより前記第１のオーミック電極を形成する工程（ｄ）とを包含する半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）は、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面における前記凹部以外の領域の少なくとも一部を覆う第２の金属層を形成した後、前記第２の金属層を研磨することにより前記裏面電極を形成する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ａ）はサンドブラスト法またはドライエッチングによって前記凹部を形成する請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）は、前記第１の金属層を蒸着またはスパッタリングによって形成し、
前記工程（ｃ）は、前記第２の金属層をめっきにより形成する請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）の後に、
前記半導体層の前記主面上に第３の金属層を形成した後に第２の熱処理を行うことにより第２のオーミック電極を形成する工程（ｅ）と、
前記第２のオーミック電極と外部との間の電気的接続のためのパッド用電極を形成する工程（ｆ）とをさらに含む請求項１５から１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記工程（ａ）は丸みを帯びた角部を有する前記凹部を形成する請求項１５から１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｃ）および工程（ｅ）は、窒素ガスまたはアルゴンガスを含む雰囲気中で行う請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）における前記第１の熱処理および前記工程（ｅ）における前記第２の熱処理は、８００℃以上９５０℃以下温度で行う請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｃ）における前記研磨は、化学的機械的研磨または機械的研磨である請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化硅素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１〜４など参照）。
【０００３】
炭化硅素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができるという特徴を有している。そこで、ＳｉＣを用いると、デバイスの厚さを薄くすることができ、また、ドーピング濃度を高めることができる。そのため、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを実現するための材料として期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特許第３７７３４８９号公報
【特許文献３】特許第３７８４３９３号公報
【特許文献４】特許第３５２７４９６号公報
【特許文献５】特開２００４−２２８７８号公報
【特許文献６】特開２００３−３０３９６６号公報
【特許文献７】特開２００６−１５６６５８号公報
【非特許文献】
【０００５】
【非特許文献１】Ｋ．  Ｙａｍａｓｈｉｔａ，  ｅｔ．  ａｌ．，  “Ｎｏｒｍａｌｌｙ−ｏｆｆ  ４Ｈ−ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｗｉｔｈＳｕｂｍｉｃｒｏｎ  Ｇａｔｅ”，  ＩＣＳＣＲＭ  ２００７，  Ｏｃｔ．  １９ｔｈ，  ２００７，  ｐ．１１１５−１１１８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図８は、炭化珪素基板上に形成された従来の縦型ＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）構造の半導体素子を模式的に示す断面図である。図８のＤＭＯＳＦＥＴには、縦型ＤＭＯＳＦＥＴ構造であるパワーＭＯＳＦＥＴ素子領域Ｒｅと、ＦＬＲ構造の半導体ガードリング領域Ｒｔとが規定されている。基板に垂直な方向から見て、半導体ガードリング領域Ｒｔは、パワーＭＯＳＦＥＴ素子領域Ｒｅを囲む領域に形成されている。
【０００７】
従来の半導体素子は、六方晶系炭化硅素からなる第１導電型の炭化珪素基板１０１と、炭化珪素基板１０１の主面上に形成され、炭化珪素基板１０１よりも低いドーパント濃度を有する第１導電型の炭化珪素バッファ層１０２と、炭化珪素バッファ層１０２の主面上に形成され、炭化珪素バッファ層１０２よりさらに低いドーパント濃度を有する第１導電型の炭化珪素ドリフトエピ層１０３とを備える。炭化珪素ドリフトエピ層１０３の表層には、イオン注入法や拡散法を行うことにより設けられた第２導電型のウェル領域１０４と、ウェル領域１０４の内部に設けられた第１導電型のソース領域１０５および第２導電型のボディコンタクト領域１０６とが設けられている。
【０００８】
２つのウェル領域１０４に挟まれた炭化珪素ドリフトエピ層１０３の上には、チャネルエピ層１０７が設けられている。チャネルエピ層１０７の上には、ゲート絶縁膜１０８およびゲート電極１０９が設けられている。
【０００９】
ゲート電極１０９およびゲート絶縁膜１０８の上は、層間絶縁膜１１０によって覆われている。ソース領域１０５およびボディコンタクト領域１０６の上にはソース・オーミック電極１１５が形成され、ゲート電極１０９の一部の上には、ゲート・オーミック電極１１６ａが形成されている。炭化珪素基板１０１の裏面上にはドレイン・オーミック電極１１２および裏面電極１１３が形成されている。ソース・オーミック電極１１５、ゲート・オーミック電極１１６ａおよび層間絶縁膜１１０の上にはパッド用電極１１６が形成され、パッド用電極１１６の上の一部には保護絶縁膜１１７が形成されている。
【００１０】
従来の縦型ＤＭＯＳＦＥＴ構造の半導体素子の場合、半導体基板の厚さ方向に電流を流す際のオン抵抗のうち、基板部分の抵抗成分が無視できない。炭化珪素基板１０１の厚さは例えば２５０〜３５０μｍであり、炭化珪素基板１０１が第１導電型の不純物を高濃度（例えば、８Ｅ１８ｃｍ-3）で含む場合の抵抗率を約０．０２Ωｃｍとすると、炭化珪素基板１０１の抵抗成分は約０．５〜０．７ｍΩｃｍ2となる。ここで、８Ｅ１８ｃｍ-3は、８×１０18ｃｍ-3の意味であり、以下、本明細書では、濃度については同様の表記を行う場合がある。
【００１１】
仮に、６００Ｖ耐圧設計の縦型ＤＭＯＳＦＥＴのオン抵抗を３ｍΩｃｍ2とすると、全体のオン抵抗に対する炭化珪素基板１０１の抵抗成分は約１７〜２３％と大きな割合を占める。さらなるデバイスの低損失化を実現するためには、炭化珪素基板１０１の抵抗成分の低減が重要となる。
【００１２】
以下、本願発明者が特許文献５から７について検討した内容について説明する。
【００１３】
特許文献５には、デバイスのオン抵抗低減のため、炭化珪素のＣ面（表面）にショットキー電極、Ｓｉ面（裏面）にオーミック電極を有するショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を形成する方法が開示されている。Ｓｉ面上には高温処理をしなくてもオーミック電極を形成しやすいため、この方法によると、炭化珪素基板を２００μｍ以下まで薄くした後に、Ｓｉ面のオーミック接合を低温（３００℃、５分）で実現することができる。しかしながら、この方法をＭＯＳＦＥＴ型の素子に適用した場合、Ｃ面上にチャネル移動度の高い熱酸化膜を形成することは容易でない。
【００１４】
シリコン基板では、裏面を研磨・平坦化することによって、厚さを数１０μｍオーダーまで加工する技術が実用化されている。それに対して、炭化珪素基板を均一にかつ高歩留で、機械的強度を維持した状態で、研磨・平坦化するのは容易ではない。さらに、炭化珪素基板を平坦化した後に、裏面に低抵抗なオーミック電極を形成するためには、１０００℃前後の高温熱処理が必要であり、表面電極形成後、このような製法を実施することは困難である。
【００１５】
特許文献６には、デバイスのオン抵抗低減のため、サンドブラスト法等により炭化珪素基板の一部を部分的に薄膜化する方法が開示されている。しかしながら、このような半導体素子を平坦な金属製リードフレームに実装した場合、薄膜化された部分とリードフレームとの間に空間が配置され、パッケージ実装状態での熱抵抗（θｊ−ｃ）は大幅に増加してしまうことが予想される。ＳｉＣは耐熱性が高く、高温でも動作できるという特性を有する。このようなＳｉＣの材料的優位性を活かすためには、パッケージ実装状態での熱抵抗は小さいほど有利となる。このように、ＳｉＣデバイスでは、オン抵抗だけでなく、熱抵抗も同時に低減することが非常に重要である。
【００１６】
特許文献７の図５８には、基板裏面に凹部および凸部が形成され、凹部内がＡｌやＣｕといった導体で埋め込まれた構成が示されている。しかし、特許文献７に開示された半導体装置では、導体は凹部内のみに埋め込まれており、凸部の頂面上はオーミック電極が露出した状態になっているため、熱抵抗を十分に低減することができないと考えられる。
【００１７】
本発明は上記課題を解決するためになされたものであり、その主な目的は、機械的強度やチップ・クラックによる歩留の低下を抑制し、オン抵抗やパッケージ実装状態における熱抵抗が低い半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板と、前記半導体基板の主面上に形成された半導体層と、前記半導体基板の裏面上に形成されたオーミック電極と、前記オーミック電極を介して前記半導体基板の前記裏面上に形成され、前記半導体基板よりも熱伝導率の高い金属材料からなる裏面電極とを備え、前記半導体基板の裏面の一部には凹部が形成され、前記裏面電極は、前記オーミック電極を介して、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面における前記凹部以外の領域の少なくとも一部を覆っている。
【００１９】
ある実施形態において、前記金属材料の熱伝導率は３５０Ｗ／（ｍ・Ｋ）以上である。
【００２０】
ある実施形態において、前記凹部の角部は丸みを帯びた形状を有する。
【００２１】
ある実施形態において、前記裏面電極は、銀もしくは銅からなる群より選択された材料からなる。
【００２２】
ある実施形態において、前記オーミック電極は、ニッケルとシリコンと炭素の合金層またはチタンとシリコンと炭素の合金層からなる。
【００２３】
ある実施形態において、前記凹部は、前記半導体基板の外周から１００μｍ以内の領域には形成されない。
【００２４】
ある実施形態では、前記半導体基板の裏面において前記裏面電極が形成される領域のうち、前記凹部が形成される領域の占める面積は、５０％以上である。
【００２５】
ある実施形態では、前記半導体基板において前記凹部以外の領域の厚さは３００μｍ以上であり、前記凹部の深さは２００μｍ以上である。
【００２６】
ある実施形態において、前記半導体層は、半導体素子が配置される半導体素子領域と、前記半導体素子領域の周囲を囲むガードリング領域とを備える。
【００２７】
ある実施形態では、前記半導体層における前記半導体素子領域にはｐｎ接合型ダイオードの少なくとも一部が形成されている。
ある実施形態では、前記半導体層における前記半導体素子領域にはショットキー接合型ダイオードの少なくとも一部が形成されている。
【００２８】
ある実施形態では、前記半導体層における前記半導体素子領域にはＭＩＳＦＥＴの少なくとも一部が形成されている。
【００２９】
ある実施形態では、前記半導体層における前記半導体素子領域にはＪＦＥＴの少なくとも一部が形成されている。
【００３０】
ある実施形態において、前記半導体層の主面側には電極が設けられ、前記電極と前記裏面電極との間には電流が流れる。
【００３１】
本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板の主面上に形成された半導体層と、前記半導体基板の裏面上に形成された第１のオーミック電極と、前記第１のオーミック電極を介して前記半導体基板の前記裏面上に形成された裏面電極とを有する半導体装置の製造方法であって、前記半導体基板における前記裏面の一部に、凹部を形成する工程（ａ）と、前記半導体基板の前記裏面における前記凹部の内部と、前記半導体基板の前記裏面において前記凹部以外の領域の少なくとも一部とを覆う第１の金属層を形成する工程（ｂ）と、前記第１の金属層を介して、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面において前記凹部以外の領域の少なくとも一部を覆う前記裏面電極を、前記半導体基板よりも熱伝導率の高い金属材料を用いて形成する工程（ｃ）と、前記工程（ｃ）の後に、第１の熱処理によって前記第１の金属層と前記半導体基板との間にオーミック接合を形成することにより前記第１のオーミック電極を形成する工程（ｄ）とを包含する。
【００３２】
ある実施形態において、前記工程（ｃ）は、前記半導体基板の前記裏面における前記凹部の内部を埋め、前記半導体基板の前記裏面における前記凹部以外の領域の少なくとも一部を覆う第２の金属層を形成した後、前記第２の金属層を研磨することにより前記裏面電極を形成する。
【００３３】
ある実施形態において、前記工程（ａ）はサンドブラスト法またはドライエッチングによって前記凹部を形成する。
【００３４】
ある実施形態において、前記工程（ｂ）は、前記第１の金属層を蒸着またはスパッタリングによって形成し、前記工程（ｃ）は、前記第２の金属層をめっきにより形成する。
【００３５】
ある実施形態において、前記工程（ｃ）の後に、前記半導体層の前記主面上に第３の金属層を形成した後に第２の熱処理を行うことにより第２のオーミック電極を形成する工程（ｅ）と、前記第２のオーミック電極と外部との間の電気的接続のためのパッド用電極を形成する工程（ｆ）とをさらに含む。
【００３６】
ある実施形態において、前記工程（ａ）は丸みを帯びた角部を有する前記凹部を形成する。
【００３７】
ある実施形態において、前記工程（ｃ）および工程（ｅ）は、窒素ガスまたはアルゴンガスを含む雰囲気中で行う。
【００３８】
ある実施形態では、前記工程（ｄ）における前記第１の熱処理および前記工程（ｅ）における前記第２の熱処理は、８００℃以上９５０℃以下温度で行う。
ある実施形態では、前記工程（ｃ）における前記研磨は、化学的機械的研磨または機械的研磨である。
【発明の効果】
【００３９】
本発明によると、半導体基板の裏面に凹部を設け、凹部を半導体基板よりも抵抗の低い裏面電極によって埋めることにより、縦型半導体素子の基板部分の抵抗成分を低減することができるため、オン抵抗を低減することができる。さらに、裏面電極の熱伝導率は半導体基板よりも高いため、パッケージ実装状態での熱抵抗を低減することができる。これにより、高温使用でも低損失かつ安定なデバイス特性を実現することができる。
【００４０】
また、裏面電極が、半導体基板の裏面において凹部以外の領域も覆っていることにより、半導体基板の機械的強度を高く保つことができる。これにより、チップ・クラックによる歩留の低下を回避することができる。また、裏面電極が、半導体基板の裏面において凹部以外の領域も覆っていることにより、裏面電極の放熱性をさらに向上させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明による半導体装置の実施形態を模式的に示す断面図である。
【図２】（ａ）は、実施形態の半導体装置における凹部１ａの深さを変化させて室温におけるオン抵抗（Ｒｏｎ）の変化を計算した結果を示すグラフであり、（ｂ）および（ｃ）は、室温、１５０℃、２５０℃におけるオン抵抗Ｒｏｎの特性変動（温度特性）を試算した結果を示すグラフである。
【図３】（ａ）は、実施形態の半導体装置の熱抵抗向上を検証するためにの熱解析モデルを模式的に示す図であり、（ｂ）〜（ｄ）は、半導体チップにおける裏面電極１３のレイアウトの一例を模式的に示す平面図である。
【図４】（ａ）は、熱流体解析シミュレーションを実施することによって得られた裏面電極１３の埋め込み比率と接合−ケース間熱抵抗θｊ−ｃ（℃／Ｗ）の比（従来の値を１００％とした場合の比の値）との関係を示すグラフであり、（ｂ）は、凹部１ａの深さと接合−ケース間熱抵抗θｊ−ｃ（℃／Ｗ）の比の値との関係を示すグラフであり、（ｃ）は、図３（ｂ）から（ｄ）に示すレイアウトを有する裏面電極１３の埋め込み面積比率とθｊ−ｃ比との関係を示すグラフである。
【図５】（ａ）、（ｂ）は、Ｓｉチップを用いた場合の熱流体解析シミュレーションの結果を示すグラフである。
【図６】（ａ）〜（ｄ）は、本発明による半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、本発明による半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００４２】
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００４３】
図１は、第１の実施形態の半導体装置を模式的に示す断面図である。図１に示す半導体装置には、縦型ＤＭＯＳＦＥＴ構造であるＤＭＯＳＦＥＴ領域Ｒｅと、ＦＬＲ構造の半導体ガードリング領域Ｒｔとが規定されている。基板に垂直な方向から見て、半導体ガードリング領域Ｒｔは、ＤＭＯＳＦＥＴ領域Ｒｅを囲む領域に形成されている。
【００４４】
本実施形態の半導体装置は、六方晶系炭化硅素からなる第１導電型の炭化珪素基板１と、炭化珪素基板１の主面上に形成され、炭化珪素基板１よりも低いドーパント濃度を有する第１導電型の炭化珪素バッファ層２と、炭化珪素バッファ層２の主面上に形成され、炭化珪素バッファ層２よりさらに低いドーパント濃度を有する第１導電型の炭化珪素ドリフトエピ層３とを備える。
【００４５】
ＤＭＯＳＦＥＴ領域Ｒｅにおける炭化珪素ドリフトエピ層３の表層には、第２導電型のウェル領域４と、第１導電型のソース領域５と、第２導電型のボディコンタクト領域６とが設けられている。ソース領域５およびボディコンタクト領域６はウェル領域４の内部に設けられ、基板に垂直な方向から見て、ソース領域５はボディコンタクト領域６の周囲を囲んでいる。
【００４６】
ボディコンタクト領域６と、その周囲に位置するソース領域５との上には、ソース・オーミック電極１５が設けられている。ソース・オーミック電極１５は、例えば、ニッケルとシリコンと炭素の合金層またはチタンとシリコンと炭素の合金層から構成されている。
【００４７】
半導体ガードリング領域Ｒｔにおける炭化珪素ドリフトエピ層３の表層には、第２導電型の半導体リング４ａが複数本設けられている。
【００４８】
ＤＭＯＳＦＥＴ領域Ｒｅにおいて、２つのウェル領域４に挟まれる炭化珪素ドリフトエピ層３と、その両側のウェル領域４およびソース領域５との上には、炭化珪素からなるチャネルエピ層７が形成されている。チャネルエピ層７のうち、ウェル領域４上に位置する部分はＭＯＳＦＥＴのチャネルとして機能する。
【００４９】
チャネルエピ層７の上には、例えばシリコン酸化膜からなるゲート絶縁膜８が形成されている。ゲート絶縁膜８の上には、例えばポリシリコンからなるゲート電極９が形成されている。ゲート電極９のうちの一部の上にはゲート・オーミック電極１６ａが設けられている。
ゲート・オーミック電極１６ａは、例えばニッケルとシリコンとの合金層またはチタンとシリコンとの合金層から構成されている。ゲート電極９およびゲート絶縁膜８の上は層間絶縁膜１０によって覆われている。
【００５０】
層間絶縁膜１０には、ソース・オーミック電極１５を露出させる開口１０ａと、ゲート・オーミック電極１６ａを露出させる開口１０ｂとが設けられている。層間絶縁膜１０の上はパッド用電極１６によって覆われており、パッド電極用１６は、開口１０ａ、１０ｂ内において、ソース・オーミック電極１５およびゲート・オーミック電極１６ａと接触している。パッド用電極１６は、例えば、アルミニウムまたは銅とその合金層から構成されている。
【００５１】
ＤＭＯＳＦＥＴ領域Ｒｅにおける炭化珪素基板１の裏面には凹部１ａが設けられている。炭化珪素基板１の裏面における凹部１ａの内側と炭化珪素基板１の裏面における凹部１ａ以外の領域はドレイン・オーミック電極１２によって覆われている。ドレイン・オーミック電極１２は、例えば、ニッケルとシリコンと炭素の合金層またはチタンとシリコンと炭素の合金層である。
【００５２】
炭化珪素基板１の裏面における凹部１ａの内側と炭化珪素基板１の裏面における凹部１ａ以外の領域は、ドレイン・オーミック電極１２を介して、裏面（ドレイン）電極１３によって覆われている。裏面電極１３は、炭化珪素よりも熱伝導率が高く、熱伝導率が３５０Ｗ／（ｍ・Ｋ）以上の金属材料から構成されている。具体的には、裏面電極１３は、例えば銀もしくは銅からなる群より選択された材料であることが好ましい。裏面電極１３がこれらの材料から構成される場合には、基板部分における熱抵抗が低減され、さらに、ＳｉＣチップをパッケージに実装する際のはんだ付けを容易にすることができる。
【００５３】
裏面電極１３のうち凹部１ａを覆う部分の厚さは、凹部１ａの深さ（より正確には、凹部１ａの深さからドレイン・オーミック電極１２の厚さを減じた値）よりも大きいことが好ましい。裏面電極１３がこのように厚く設けられていることにより、裏面電極１３のうち凹部１ａを覆う部分の下面は、凹部１ａの下側（裏面側）の端部よりも下に配置される。そのため、裏面電極１３のうち凹部１ａを覆う部分と裏面電極１３のうち凹部１ａ以外の領域を覆う部分とを平坦にすることができる。例えば凹部１ａの深さが２００μｍである場合、その凹部１ａを覆うドレイン・オーミック電極１２の厚さは０．２μｍと、裏面電極１３の厚さは２５０μｍとすればよい。一方、裏面電極１３のうち凹部１ａ以外の領域の炭化珪素基板１を覆う部分の厚さは４９．８μｍとすればよい。裏面電極１３を、凹部１ａの内部だけではなく、凹部１ａ以外の領域にも形成することにより、チップの裏面全体を１枚の裏面電極１３によって覆うことができるため、放熱性が向上する。ただし、裏面電極１３は、チップの裏面において途切れていてもよい。
【００５４】
パッケージ実装の際のダイシング工程におけるチッピング（チップ・クラック）防止のため、凹部１ａは、半導体装置（ダイシング後のチップ）の外周部から１００μｍ以内の領域には配置させない方が好ましい。この領域に凹部１ａを形成しないことによって、チップの機械的強度の低下を抑制することができる。
【００５５】
また、裏面電極１３は、半導体装置の裏面の面積全体の少なくとも５０％以上の面積に設けられていることが好ましい。かつ、裏面電極１３のうち凹部１ａを覆う部分は２００μｍ以上の厚さを有することが好ましい。この条件が満たされる場合、オン抵抗およびパッケージ実装状態での熱抵抗が十分に低減される。
【００５６】
さらに、凹部１ａの角部は丸みを帯びた形状（ラウンド形状またはテーパー形状）を有していることが好ましい。凹部１ａの角部がラウンド形状を有していることにより、角部への応力の集中を抑制することができる。
【００５７】
本実施形態の一例においては、第１導電型はｎ型であり、図１に示した例では、炭化珪素基板１はｎ型ＳｉＣ半導体基板（ｎ+ＳｉＣ基板）であり、炭化珪素バッファ層２はｎ-層、炭化珪素ドリフトエピ層３はｎ--層である。また、ウェル領域４はｐ-層、ソース領域５はｎ+層、ボディコンタクト領域６はｐ+層である。なお、「＋」、「−」などは、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号である。
【００５８】
本実施形態のチャネルエピ層７は、絶縁層（または実質的に絶縁層）であり、「ｉ層」または「チャネルエピｉ層」と称する場合もある。ただし、チャネルエピ層７は、低濃度の第１導電型（ｎ-）の層であってもよいし、さらには、チャネルエピ層７は、深さ方向に濃度の変化を有していてもよい。
【００５９】
炭化珪素基板１の厚さは、例えば２５０〜３５０μｍであり、ｎ+ＳｉＣ基板１０の濃度は、例えば、８Ｅ１８ｃｍ-3ある。なお、炭化珪素基板１として、立方晶系炭化硅素からなる基板を用いることもできる。機械的強度を高くするという観点からは、炭化珪素基板１の厚さは３００μｍ以上であることが好ましい。
【００６０】
ＳｉＣバッファ層２、ＳｉＣドリフトエピ層３は、炭化珪素基板１の主面上にエピタキシャル形成されたＳｉＣ層である。ＳｉＣバッファ層２の濃度は、例えば、６Ｅ１６ｃｍ-3である。ＳｉＣドリフトエピ層３の厚さは例えば４〜１５μｍであり、その濃度は例えば５Ｅ１５ｃｍ-3〜２Ｅ１６ｃｍ-3である。
【００６１】
ウェル領域４の厚さ（即ち、ＳｉＣドリフトエピ層３の上面からの深さ）は、例えば０．５〜１．０μｍであり、ウェル領域４の濃度は、例えば１．５Ｅ１８ｃｍ-3である。また、ソース領域５の厚さ（即ち、ＳｉＣドリフトエピ層３の上面からの深さ）は、例えば０．２５μｍであり、ソース領域５の濃度は、例えば５Ｅ１９ｃｍ-3である。そして、ボディコンタクト層（ｐ+層）６の厚さは、例えば０．３μｍであり、その濃度は、例えば２Ｅ２０ｃｍ-3である。なお、ＤＭＯＳＦＥＴ領域Ｒｅにおけるウェル領域４間のＳｉＣドリフトエピ層３にはＪＦＥＴ領域が規定されており、そのＪＦＥＴ領域の長さ（幅）は、例えば３μｍである。
【００６２】
チャネルエピ層７は、ＳｉＣドリフトエピ層３上にエピタキシャル形成されたＳｉＣ層であり、チャネルエピ層３の厚さは、例えば３０ｎｍ〜１５０ｎｍである。チャネル領域の長さ（幅）は、例えば０．５μｍである。また、ゲート絶縁膜８は、ＳｉＯ2（シリコン酸化膜）からなり、その厚さは例えば７０ｎｍである。ゲート電極９は、ポリシリコンからなり、その厚さは例えば５００ｎｍである。
【００６３】
本実施形態では、炭化珪素基板１の裏面に凹部１ａを設け、凹部１ａを炭化珪素基板１よりも抵抗の低い裏面電極１３によって埋めることにより、炭化珪素基板１の抵抗成分を従来よりも低減することができる。本実施形態のＤＭＯＳＦＥＴにおいて電流は炭化珪素基板１を縦方向に流れるため、炭化珪素基板１の抵抗成分を低減することにより、デバイス全体のオン抵抗を低減することができる。さらに、裏面電極１３の熱伝導率は炭化珪素基板１よりも高いため、パッケージ実装状態での熱抵抗を低減することができる。これにより、高温使用でも低損失かつ安定なデバイス特性を実現することができる。
【００６４】
また、裏面電極１３が、炭化珪素基板１の裏面において凹部１ａ以外の領域も覆っていることにより、炭化珪素基板１の機械的強度を高く保つことができる。これにより、チップ・クラックによる歩留の低下を回避することができる。また、裏面電極１３が、炭化珪素基板１の裏面において凹部１ａ以外の領域も覆っていることにより、裏面電極１３の放熱性をさらに向上させることができる。
【００６５】
図２（ａ）は、本実施形態の半導体装置における凹部１ａの深さを変化させて室温におけるオン抵抗（Ｒｏｎ）の変化を計算した結果を示すグラフである。図２（ａ）の横軸は凹部１ａの深さを示し、縦軸は、従来構造のオン抵抗Ｒｏｎ（３ｍΩｃｍ2）を１００％と設定した場合のオン抵抗の比率を示している。従来構造の耐圧（Ｖｂｄ）は６００Ｖに設計し、基板部分の抵抗成分は０．７ｍΩｃｍ2と想定している。
【００６６】
本実施形態の構造では、裏面電極１３の材料として銀を想定し、チップ裏面の面積の全体に対する裏面電極１３の面積の割合（チップ面積比）を８９％と、凹部１ａの深さを１００〜３００μｍとした。図２（ａ）に示すように、本実施形態の計算結果では、凹部１ａの深さが大きくなるほどオン抵抗Ｒｏｎの比の値が小さくなっている。凹部１ａの深さが３００μｍのときのオン抵抗Ｒｏｎの比は約８３パーセントである。このように、図２（ａ）に示す結果では、本実施形態のオン抵抗Ｒｏｎは、従来のオン抵抗に対して約１７％まで低減されている。
【００６７】
図２（ｂ）、（ｃ）は、室温状態だけでなく、１５０℃、２５０℃におけるオン抵抗Ｒｏｎの特性変動（温度特性）を試算した結果を示すグラフである。図２（ｂ）は、図２（ａ）と同様に、耐圧（Ｖｂｄ）を６００Ｖに設計し、オン抵抗Ｒｏｎを３ｍΩｃｍ2（素子面積：０．１１ｃｍ2のため、約２７ｍΩ）とした場合の試算結果を示す。図２（ｃ）は、耐圧（Ｖｂｄ）を１４００Ｖに設計し、オン抵抗Ｒｏｎを５ｍΩｃｍ2（素子面積：０．１１ｃｍ2のため、約４５ｍΩ）とした場合の試算結果を示す。いずれも、図２（ａ）と同様に、裏面電極１３の材料として銀を想定し、チップ面積比を８９％と、凹部１ａの深さを３００μｍとした。デバイスのオン抵抗Ｒｏｎを構成する抵抗成分は、主にドリフト抵抗からなる成分（図中で、“チャネル以外”と表記）、チャネル抵抗成分、さらに基板抵抗成分の３つに大きく分類される。チャネル以外の抵抗成分および基板抵抗成分は、おおむね“正”の温度係数を持つため、高温ほど、この部分の抵抗成分は増大してしまう。しかしながら、ＳｉＣ−ＭＯＳＦＥＴの場合、熱酸化で形成された酸化膜に多くの界面準位密度（Ｄｉｔ）があり、チャネル移動度を低下させる要因の一つとなっている。室温状態では、このＤｉｔに多くの電子、正孔のキャリアが捕獲されているが、高温になると、捕獲されているキャリアが放出され、チャネル移動度が向上し、チャネル抵抗成分は低下するというように、“負”の温度係数を持つことが分かっている（非特許文献１）。さまざまな検討結果より、Ｄｉｔ＝６Ｅ１１〜４Ｅ１３ｃｍ-2と仮定し、今回の試算を実施している。
【００６８】
以上より、従来構造のＳｉＣ−ＭＯＳＦＥＴのＲｏｎは、“正”の温度係数を持つチャネル以外の抵抗成分および基板抵抗と、“負”の温度係数を持つチャネル抵抗のトレードオフ関係となることがわかる。従来構造において、基板抵抗は温度の上昇とともに増大し、高温動作時ほどオン抵抗Ｒｏｎ全体に対する基板抵抗の影響が大きくなっている。本実施形態では、凹部１ａを裏面電極１３で埋めることによって基板抵抗を従来よりも低減することにより、高温動作時には特にオン抵抗Ｒｏｎの増加を抑制することができる。
【００６９】
次に、パッケージ実装状態での熱抵抗（θｊ−ｃ）への影響を検討した結果について説明する。ここでは、熱流体解析シミュレーションを用いて、裏面電極１３の金属材料、レイアウト、厚さ（深さ）、面積比率等をパラメータとして、熱抵抗への影響について検討した。
【００７０】
図３（ａ）は、ＪＥＤＥＣ基準（ＪＥＳＤ５１−６）に準拠した熱抵抗評価環境を想定した熱流体解析モデルを模式的に示す。熱流体解析モデルでは、半導体チップ２１がＴＯ−２２０タイプの半導体パッケージ２２に実装された状態で、実装基板２５上に搭載されている。半導体パッケージは、マイカ２３を介して銅放熱板２４に接続されている。
【００７１】
図３（ｂ）は、半導体チップ２１の裏面に裏面電極１３をライン状に形成したレイアウトを示す平面図、図３（ｃ）は、半導体チップ２１の裏面に裏面電極１３をスクエア状に形成したレイアウトを示す平面図、図３（ｄ）は、半導体チップ２１の裏面の中央部に裏面電極１３を形成したレイアウトを示す平面図である。
【００７２】
図４（ａ）は、熱流体解析シミュレーションを実施することによって得られた裏面電極１３の埋め込み比率と接合−ケース間熱抵抗θｊ−ｃ（℃／Ｗ）の比（従来の値を１００％とした場合の比の値）との関係を示すグラフである。θｊ−ｃの比の値は、半導体チップ２１の裏面側の温度を発熱量で除することにより求めた。
【００７３】
図４（ａ）には、従来構造と、裏面電極１３として銀、銅、鉛のそれぞれを用いた構造のシミュレーション結果が示されている。裏面電極１３の凹部の深さは、全て３００μｍと一定の値とした。図４（ａ）に示すように、裏面電極１３として銀または銅を用いた場合には、埋込面積比率が大きいほどθｊ−ｃ比を低減できることが分かる。銀または銅を用いた場合には、埋込面積比率が約９０％のときのθｊ−ｃ比の値は、従来構造より約５％も低くなっている。これは、１００℃付近での銀および銅の熱伝導率（Ａｇ：約４２０Ｗ／（ｍ・Ｋ）、Ｃｕ：約３９０Ｗ／（ｍ・Ｋ））がＳｉＣの熱伝導率（約２９０Ｗ／（ｍ・Ｋ））に比べて大きいため、これらの金属の埋め込み面積比率が大きいほど、裏面埋込電極１３部分での熱伝導性が向上し、θｊ−ｃ比が低減できるためと考えられる。
【００７４】
熱伝導率がＳｉＣよりも低い鉛（Ｐｂ：約３５Ｗ／（ｍ・Ｋ））を埋め込んだ場合のθｊ−ｃ比も比較のため計算しているが、従来構造よりも１９％以上θｊ−ｃ比が増大してしまうことが分かった。
【００７５】
図４（ｂ）は、熱流体解析シミュレーションを実施することによって得られた凹部の深さと接合−ケース間熱抵抗θｊ−ｃ（℃／Ｗ）の比の値との関係を示すグラフである。図４（ｂ）は、従来構造と、半導体チップの裏面に金属が埋め込まれていない凹部（中空）を有する構造と、半導体チップの裏面に銀が埋め込まれた凹部を有する構造とのシミュレーション結果を示す。埋め込み面積比率は８９％の一定の値とした。
【００７６】
図４（ｂ）に示すように、銀が埋め込まれた凹部を有する構造では、凹部の深さが大きいほどθｊ−ｃ比は低減され、厚さが３００μｍの構造では、従来構造より約５％も低減されている。
【００７７】
一方、半導体チップの裏面に金属が埋め込まれていない凹部（中空）を有する構造は、特許文献６に開示されるような構成を有しており、この半導体チップは、平坦なリードフレーム上に実装されている。中空を有する構造のθｊ−ｃ比は、半導体チップの裏面に凹部を有さない従来構造のθｊ−ｃを１００％とした場合、７００％（７倍）以上になってしまう。このように、この構造では、オン抵抗Ｒｏｎを低減することはできるものの、θｊ−ｃ比は大幅に増大してしまう。パッケージ実装まで考慮した場合、特許文献６の構成は、特に高温使用状態において不利となる。
【００７８】
図４（ｃ）は、図３（ｂ）から（ｄ）に示すレイアウトを有する裏面電極１３の埋め込み面積比率とθｊ−ｃ比との関係を示すグラフである。この結果では、裏面電極１３のレイアウトの違いによって、θｊ−ｃの比の値に大きな差は認められなかった。
【００７９】
参考のため、図５（ａ）、（ｂ）に、Ｓｉチップを用いた場合の熱流体解析シミュレーションの結果を示す。図５（ａ）は、裏面電極１３の埋込面積比率とθｊ−ｃ比との関係を、図５（ｂ）は、凹部の深さとθｊ−ｃ比との関係を示す。図５（ａ）、（ｂ）に示すシミュレーションは、図３に示す熱流体解析モデルを用いて行った。図５（ａ）、（ｂ）共に、半導体チップの裏面に凹部を有さない構造（従来構造）を有するＳｉチップと、半導体チップの裏面に凹部を有し、凹部にＡｇが埋め込まれた構造を有するＳｉチップのシミュレーション結果を示す。
【００８０】
図５（ａ）に示すように、凹部にＡｇが埋め込まれた構造を有するＳｉチップでは、埋込面積比率が４０％から９０％の範囲内で、θｊ−ｃ比が約８５％から７６％近くまで低下している。ＳｉＣチップを用いた場合には、埋込面積比率が４０％から９０％の範囲内のときのθｊ−ｃ比は約９８％から９５％であるため（図４（ａ））、Ｓｉチップにおいて裏面電極を埋め込む場合には、ＳｉＣチップの場合よりも熱抵抗の改善効果が大きいことがわかる。
【００８１】
一方、図５（ｂ）に示すように、凹部にＡｇが埋め込まれた構造を有するＳｉチップでは、凹部の深さが１００μｍから３００μｍの範囲内で、θｊ−ｃ比が約９２％から７６％近くまで低下している。ＳｉＣチップを用いた場合には、凹部１ａの深さが１００μｍから３００μｍの範囲内のときのθｊ−ｃ比は約９８％から９５％であるため（図４（ｂ））、この結果からも、Ｓｉチップにおいて裏面電極を埋め込む場合には、ＳｉＣチップの場合よりも熱抵抗の改善効果が大きいことがわかる。これは、Ｓｉの熱伝導率（例えば１００℃付近で約１２０Ｗ／（ｍ・Ｋ））は、ＳｉＣの熱伝導率（例えば１００℃付近で約２８０Ｗ／（ｍ・Ｋ））よりもさらに低いため、金属を埋め込むことによる熱伝導率の向上の度合いがさらに大きいためであると考えられる。このように、Ｓｉチップに本発明を適用することも有効である。ただし、Ｓｉチップでは、裏面を数１０μｍオーダーまで平坦に研磨する加工技術が実用化されているのに対し、ＳｉＣではそのような技術が実用化されていない。さらに、ＳｉＣ基板を平坦化した後に、裏面に低抵抗なオーミック電極を形成するためには１０００℃前後の高温熱処理が必要であり、表面電極形成後、このような製法を実施することも困難である。そのため、ＳｉＣに本発明を適用する意義はより大きいと考えられる。
【００８２】
次に、図６（ａ）から（ｄ）、図７（ａ）から（ｄ）を参照しながら、本実施形態の炭化珪素半導体装置の製造方法について説明する。図６（ａ）から（ｄ）、図７（ａ）から（ｄ）は、本実施形態の製造方法の一部を説明するための工程断面図である。
【００８３】
まず、図６（ａ）に示すような構成を得るための製造方法を説明する。ｎ+ＳｉＣ基板１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。ｎ+ＳｉＣ基板１としては、例えば、＜１１−２０＞方向に８°または４°オフカットされ、ｎ型ドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3の基板を用いる。
【００８４】
次いで、ｎ+ＳｉＣ基板１の主面上に、エピタキシャル成長によって、例えば不純物濃度６Ｅ１６ｃｍ-3、厚さ４〜１５μｍ程度のｎ-バッファ層２と、例えば不純物濃度１×１０15ｃｍ-3〜１×１０16ｃｍ-3、厚さ４〜１５μｍ程度のｎ--ドリフトエピ層３とを続けて形成する。エピタキシャル成長時には、原料ガスとして例えばシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行えばよい。
【００８５】
次に、ｎ--ドリフトエピ層３の上に、ウェル領域４を規定する所定のマスク（例えば、酸化膜からなるマスク）を設けて、例えばＡｌ+をイオン注入することによって、ｎ--ドリフトエピ層３の表層に、所定の深さを有するウェル領域（ｐ-）４を形成する。このときのイオン注入は、例えば、基板の温度を５００℃に保ち、３０ｋｅＶから３５０ｋｅＶの間のエネルギーで複数に分けて行う。ウェル領域４の深さは、例えば、０．５〜１．０μｍである。ｎ--ドリフトエピ層３のうち隣り合うウェル領域４の間に位置する部分の表面部が、ＪＦＥＴ領域となる。本実施形態のＪＦＥＴ領域の幅は、例えば、３μｍである。
【００８６】
次に、ソース領域５を規定する所定のマスクを設けて、ウェル領域（ｐ-）４の表面に、Ｎ+（窒素イオン）またはＰ+（リンイオン）をイオン注入することによって、ソース領域（ｎ++）５を形成する。イオン注入は、例えば、基板の温度を５００℃に保ち、３０ｋｅＶから９０ｋｅＶの間のエネルギーで複数に分けて行う。ソース領域５の深さは、例えば０．２５μｍである。
【００８７】
次に、ボディコンタクト領域６を規定する所定のマスクを設けて、ウェル領域（ｐ-）４の表面に、Ａｌ+（アルミニウムイオン）またはＢ+（ボロンイオン）をイオン注入することによって、ボディコンタクト領域（ｐ+層）６を形成する。イオン注入は、例えば、基板の温度を５００℃に保ち、３０ｋｅＶから１５０ｋｅＶの間のエネルギーで複数に分けて行う。ボディコンタクト領域（ｐ+層）６の深さは、ソース領域（ｎ++）５の深さよりも深く、例えば０．３μｍである。
【００８８】
次に、炭化珪素基板１（より正確には、ｎ-バッファ層２やｎ--ドリフトエピ層３等の層が形成された炭化珪素基板１）を１０００℃以上、例えば１７００℃前後の温度で加熱することによって、イオン注入種を活性化させる。
【００８９】
次に、チャネルエピ層７をエピタキシャル成長によって形成する。本実施形態におけるチャネルエピ層７は、ＳｉＣからなり、例えば１×１０15ｃｍ-3〜５×１０15ｃｍ-3程度の不純物濃度を有し、３０〜１５０ｎｍの厚さを有する。このエピタキシャル成長は、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用いて熱ＣＶＤを行う。
【００９０】
なお、エピタキシャル成長の途中で窒素（Ｎ2）ガスを導入して、チャネルエピ層７の一部の不純物濃度を高くしても構わない。また、エピタキシャル成長させたチャネルエピ層７の表面は、ＣＭＰ（化学的機械的研磨）によって除去してもよい。ただし、ＣＭＰの実施は任意であり、ＣＭＰを行わなくてもよい。
【００９１】
次に、所定のマスクを介して、ドライエッチングを行うことによって、チャネルエピ層７のパターニングを行う。その後、パターニングされたチャネルエピ層７の上に、例えば厚さ７０ｎｍのゲート絶縁膜（ＳｉＯ2）８を形成する。
【００９２】
次いで、減圧ＣＶＤを用いて、ゲート酸化膜８の上にゲート電極（ｐｏｌｙ−Ｓｉ）９を形成する。その後、所定のマスクを用いてエッチングを行うことにより、ゲート電極９をパターニングする。
【００９３】
次に、例えばＣＶＤ法によってシリコン酸化膜もしくは窒化膜またはその積層膜を約５００〜１５００ｎｍの厚さで堆積することにより、炭化珪素基板１の上に（正確には、ドリフトエピ層３の上に）、層間絶縁膜１０を形成する。層間絶縁膜１０を構成するシリコン酸化膜には、リンやボロン等の不純物を含めてもよい。層間絶縁膜１０は、パッド用電極１３とゲート電極９との電気的絶縁と、半導体素子への水分、不純物侵入防止の役割を果たす。本実施形態では、層間絶縁膜１０は、炭化珪素基板１上の全体、すなわちＤＭＯＳＦＥＴ領域Ｒｅだけでなく、ガードリング（ＦＬＲ）領域Ｒｔにも形成する。
【００９４】
さらに、サンドブラスト法もしくはＲＩＥなどでドライエッチングを行うことにより、炭化珪素基板１の裏面の一部を除去することによって、凹部１ａを形成する。例えば、厚さ２５０〜３５０μｍの炭化珪素基板１を用いる場合は、凹部１ａの深さを２００〜３００μｍにすることが好ましい。
【００９５】
凹部１ａの角部はラウンド形状にすることが好ましい。凹部１ａの角部をラウンド形状にすることにより、角部への応力の集中を緩和することができる。例えば、凹部１ａを形成する際にサンドブラスト法を用いた場合には、凹部１ａの角部をテーパー形状にすることができる。また、凹部１ａを形成する際にドライエッチングを行う場合には、エッチングマスクをテーパー状に加工した状態でエッチングを行うことにより、凹部１ａの角部を丸めることができる。
【００９６】
パッケージ実装の際のダイシング工程におけるチッピング（チップ・クラック）防止のため、凹部１ａは、半導体装置（ダイシング後のチップ）の外周部から１００μｍ以内の領域には配置させない方が好ましい。この領域に凹部１ａを形成しないことによって、チップの機械的強度の低下を抑制することができる。
【００９７】
以上の工程により、図６（ａ）に示す構造が得られる。すなわち、注入層形成からゲート形成、層間絶縁膜形成、さらに裏面凹部形成工程を経て、図６（ａ）に示す構造が完成する。
【００９８】
次に、図６（ｂ）に示すように、ＥＢ蒸着またはスパッタリングなどによって、炭化珪素基板１の裏面における凹部１ａの内側と、炭化珪素基板１の裏面における凹部１ａ以外の領域を覆うドレイン・オーミック接触金属１１を堆積する。ドレイン・オーミック接触金属１１は、例えば、厚さ約１００ｎｍのニッケルもしくはチタンからなる。
【００９９】
次に、図６（ｃ）に示すように、ドレイン・オーミック接触金属１１の裏面上に、電解めっきなどによって、例えば銀または銅からなる裏面電極１３を形成する。裏面電極１３を凹部１ａの深さよりも厚く堆積することにより、裏面電極１３を、凹部１ａの内部だけではなく、炭化珪素基板１のうち凹部１ａ以外の領域にも形成する。
【０１００】
次に、図６（ｄ）に示すように、ドレイン・オーミック接触金属１１を裏面電極１３によって覆った状態で、高温加熱処理を行うことにより、ドレイン・オーミック接触金属１１を炭化珪素と反応させてドレイン・オーミック電極１２を形成する。ドレイン・オーミック電極１２は、例えば、ニッケルまたはチタンとシリコンと炭素との合金層からなる。ドレイン・オーミック電極１２を形成するための加熱処理は、Ａｒ又はＮ2雰囲気中、８００℃〜９５０℃で実行される。
【０１０１】
さらに、ＣＭＰ（化学的機械的研磨）または通常の機械的研磨を行うことにより、裏面電極１３の裏面を平坦化する。パッケージ実装時の半田による裏面接合を考慮すると、裏面電極１３の裏面はなるべく平坦である方が好ましい。
【０１０２】
次に、図７（ａ）に示すように、層間絶縁膜１０に、ソース・オーミック電極１５を形成するための開口１０ａと、ゲート・オーミック電極１６ａを形成するための開口１０ｂとを形成する。開口１０ａ、１０ｂは、リソグラフィーによって層間絶縁膜１０の上にマスクを形成した後、ＲＩＥなどによって層間絶縁膜１０を除去することによって形成すればよい。開口１０ａは、ボディコンタクト領域６およびソース領域５を露出し、開口１０ｂは、ゲート電極９の上の一部を露出する。
【０１０３】
次に、図７（ｂ）に示すように、ＥＢ蒸着、スパッタなどによって、開口１０ａに露出するボディコンタクト領域６およびソース領域５の上と、開口１０ｂに露出するゲート電極９の上と、層間絶縁膜１０との上に、金属層１４を堆積する。金属層１４は、例えば厚さ１００ｎｍのニッケルもしくはチタンからなる。
【０１０４】
次に、図７（ｃ）に示すように、加熱処理を行うことにより、開口１０ａ内の金属層１４を炭化珪素と、開口１０ｂ内の金属層１４をゲート電極９のポリシリコンと反応させる。これにより、ソース領域５およびボディコンタクト領域６の上に、ソース・オーミック電極１５を形成し、ゲート電極９の上にゲート・オーミック電極１６ａを形成する。ソース・オーミック電極１５は、例えば、ニッケルまたはチタンとシリコンと炭素との合金層からなり、ゲート・オーミック電極１６ａは、例えば、ニッケルまたはチタンとシリコンとの合金層からなる。合金層を形成するための加熱処理は、例えばＡｒ又はＮ2雰囲気中、８００℃〜９５０℃の温度で実行すればよい。その後、燐酸系薬液等を用いてウェットエッチングを行うことにより、シリコンや炭素と反応していない金属層１４を除去する。
【０１０５】
図７（ｃ）に示す工程では、以上に述べたようにサリサイド・プロセスを行ってもよいし、それ以外の方法を採用してもよい。具体的には、金属層１４を堆積した後、リソグラフィーによって金属層１４の上にマスクを形成した後、ＲＩＥなどのドライエッチングまたは燐酸系薬液等を用いたウェットエッチングを行うことによって、金属層１４をパターニングしてもよい。この場合、金属層１４をパターニングした後に加熱処理を行うことにより、金属層１４とシリコンと炭素との合金層を形成すればよい。
【０１０６】
その後、図７（ｄ）に示すように、アルミニウムもしくはその合金層を堆積してパターニングを行うことによって、開口１０ａ内のソース・オーミック電極１５と、開口１０ｂ内のゲート・オーミック電極１６ａと、層間絶縁膜１０との上にパッド用電極１６を形成する。
【０１０７】
パッド用電極１６を構成するアルミニウムもしくはその合金層の堆積は、ＥＢ蒸着またはスパッタ等によって行えばよい。パッド用電極１６の厚さは、例えば約４μｍである。堆積したアルミニウムもしくはその合金層のパターニングとしては、その上にリソグラフィーによってマスクを形成した後、マスクを介してＲＩＥなどのドライエッチング、または燐酸系薬液を用いたウェットエッチングを行えばよい。なお、パッド用電極１６として、銅もしくはその合金層を電解めっき等により形成してもよい。パッド用電極１６の上には、プラズマＣＶＤによって保護絶縁膜（パッシベーション膜）１７を形成する。例えば、保護絶縁膜１７としては、厚さ１．５μｍのシリコン窒化膜（ｐ−ＳｉＮ）を形成すればよい。
【０１０８】
さらに、保護絶縁膜１７の上に、ゲートおよびソース・パット部を形成するためのマスクをリソグラフィーによって形成し、そのマスクを用いて、ＲＩＥなどのドライエッチングを行うことによって保護絶縁膜１７を除去する。
【０１０９】
以上、ＦＬＲ構造の終端ガードリングを有する縦型パワーＭＯＳＦＥＴを説明してきたが、本発明は、リサーフ構造等の他の終端構造や、ダイオード、ＩＧＢＴ、バイポーラ・トランジスタ等の他のパワーデバイスなどにも好適に用いることが可能である。また、本発明は、炭化珪素からなるパワー半導体デバイスだけではなく、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）や、ダイヤモンド等の他の半導体材料に対しても好適に用いることが可能である。
【産業上の利用可能性】
【０１１０】
本発明は、高い耐圧特性や信頼性が求められる種々の半導体装置に好適に用いられる。特に、縦型のＳｉＣ基板を用いたダイオードやトランジスタなどに好適に用いられる。
【符号の説明】
【０１１１】
１、１０１    炭化珪素基板
１ａ          凹部
２、１０２    炭化珪素バッファ層
３、１０３    炭化珪素ドリフトエピ層
４、１０４    ウェル領域
５、１０５    ソース領域
６、１０６    ボディコンタクト領域
７、１０７    チャネルエピ層
８、１０８    ゲート絶縁膜
９、１０９    ゲート電極
１０、１１０  層間絶縁膜
１０ａ、１０ｂ  開口
１１、１１１  ドレイン・オーミック接触金属
１２、１１２  ドレイン・オーミック電極
１３、１１３  裏面（ドレイン）電極
１４、１１４  ソース・オーミック接触金属
１５、１１５  ソース・オーミック電極
１６、１１６  パッド用電極
１６ａ        ゲート・オーミック電極
１７、１１７  保護絶縁膜
２１          半導体チップ
２２          パッケージ（ＴＯ−２２０タイプ）
２３          マイカ
２４          銅放熱板
２５          実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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