(57)【要約】【課題】被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。【解決手段】周波数測定回路は，被測定クロックの被測定エッジをカウントするカウンタと，基準クロックの基準エッジに応答して，前記カウンタのカウント値を記憶するカウンタラッチ回路と，直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と，前記基準エッジに応答して，前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と，前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と，２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する演算器とを有する。【選択図】  図６
2011071816.tif 000002
【特許請求の範囲】
【請求項１】
被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第１のカウンタと，
基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して，前記第１のカウンタのカウント値を記憶するカウンタラッチ回路と，
直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第１の遅延回路と，
前記基準エッジに応答して，前記第１の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第１の遅延ラッチ回路と，
前記第１の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記第１の遅延回路内での位置を検出する第１のエッジ検出回路と，
２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する第１の演算器とを有する周波数測定回路。
【請求項２】
請求項１において，
前記第１の演算器は，前記基準エッジ間の時間から，前記２つの基準エッジでの被測定エッジの位置の差に前記基本遅延回路の遅延時間を乗算した値を減算し，前記２つの基準エッジ間のカウント値で除算して，前記被測定エッジの周期を求める周波数測定回路。
【請求項３】
請求項１において，
前記第１の遅延回路は，前記初段の基本遅延回路の入力から最終段の基本遅延回路の出力までの遅延時間が，前記被測定クロックの周期より長く，前記基準エッジ間の時間より短い周波数測定回路。
【請求項４】
請求項１において，
前記基本遅延回路はインバータ回路である周波数測定回路。
【請求項５】
請求項１において，
さらに，前記基本遅延回路の遅延時間を測定する基本遅延時間測定回路を有し，
前記基本遅延時間測定回路は，
リング状に接続された複数の前記基本遅延回路を有し，伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる第２の遅延回路と，
前記基準エッジに応答して，前記第２の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第２の遅延ラッチ回路と，
前記第２の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記伝搬パルスの前記第２の遅延回路内での位置を検出する第２のエッジ検出回路と，
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントする第２のカウンタと，
２つの前記基準エッジ間の前記第２のカウンタのカウント値と，前記２つの前記基準エッジで前記第２のエッジ検出回路が検出する前記伝搬パルスの位置情報と，前記基準エッジ間の時間とに基づいて，前記第２の遅延回路内の基本遅延回路の基本遅延時間を求める第２の演算器とを有する周波数測定回路。
【請求項６】
請求項５において，
前記基本遅延時間測定回路では，前記２つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第２の遅延回路の初段の基本遅延回路に入力した後，前記第２のカウンタが前記周回回数をカウントし，
前記第２の演算器は，前記２つの基準エッジに応答して前記第２の遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と，前記後の基準エッジに応答してラッチした前記第２のカウンタのカウント値と，前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める周波数測定回路。
【請求項７】
請求項１乃至６のいずれかに記載の周波数測定回路と，
前記基準クロックと分周クロックの位相を比較する位相比較器と，前記位相比較器が検出する位相差に応じて制御された周波数の出力クロックを生成する周波数制御クロック発振器と，前記出力クロックを分周して前記分周クロックを生成する分周器とを有するＰＬＬ回路とを有し，
前記出力クロックが前記被測定クロックとして前記周波数測定回路に供給され，
さらに，前記周波数制御クロック発振器は，粗調モードで，前記位相差に基づく周波数の制御が停止され，前記周波数測定回路が求めた前記出力クロックの周波数に基づいて前記出力クロックの周波数を制御する制御コードを設定され，前記粗調モード後の微調モードで，前記位相差に基づいて前記出力クロックの周波数及び位相を微調整するＰＬＬシンセサイザ。
【請求項８】
請求項７において，
さらに，
前記微調モードにおいて，前記周波数測定回路が求めた前記出力クロックの周波数が，目標周波数範囲内に入ったときにロックイン信号を出力するロックイン検出回路を有するＰＬＬシンセサイザ。
【請求項９】
リング状に接続された複数の基本遅延回路を有し，伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる遅延回路と，
基準クロックの基準エッジに応答して，前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と，
前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記伝搬パルスの前記遅延回路内での位置を検出するエッジ検出回路と，
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントするカウンタと，
２つの前記基準エッジ間の前記カウンタのカウント値と，前記２つの前記基準エッジで前記エッジ検出回路が検出する前記伝搬パルスの位置情報と，前記基準エッジ間の時間とに基づいて，前記遅延回路内の基本遅延回路の基本遅延時間を求める演算器とを有する基本遅延時間測定回路。
【請求項１０】
請求項９において，
前記基本遅延時間測定回路では，前記２つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第２の遅延回路の初段の基本遅延回路に入力した後，前記第２のカウンタが前記周回回数をカウントし，
前記演算器は，前記２つの基準エッジに応答して前記遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と，前記後の基準エッジに応答してラッチした前記カウンタのカウント値と，前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める基本遅延時間測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，周波数測定回路及びそれを有するＰＬＬシンセサイザに関する。
【背景技術】
【０００２】
デジタルテレビ放送や携帯電話など無線通信において，高周波信号の送受信や高速データの信号処理に必要な高速で低雑音のクロックを発生するシンセサイザが用いられている。シンセサイザは水晶発振器などの安定した基準クロックから，それと位相が同期した高周波クロックを生成するＰＬＬ回路が一般的である。
【０００３】
このようなＰＬＬシンセサイザは，低雑音特性，広帯域特性，低消費電力，高速引き込みなどの多くの要求を満たすことが期待されている。特に，無線通信においては，たとえば，送信回路での高周波信号へのアップコンバータや受信回路でのベースバンドへのダウンコンバータでは，規定の周波数を有する高周波のローカル信号が必要であり，この高周波ローカル信号がＰＬＬシンセサイザにより生成される。その場合，引き込み完了後に生成される高速クロックの周波数精度を高めることが必要になる。
【０００４】
また，無線通信では，送受信回路がデータのアップロードやダウンロードを行うアクティブ状態と，休止するスタンバイ状態などの複数のモードが存在し，ＰＬＬシンセサイザは短時間で引き込み動作を完了することが求められる。
【０００５】
このようなＰＬＬシンセサイザの引き込みが完了したことを検出するためのデジタル位相検出器について，以下の特許文献１，２，３，非特許文献１などがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２００７−１１０３７０号公報
【特許文献３】特開２００１−１６１１９１号公報
【非特許文献】
【０００７】
【非特許文献１】All-DIGITAL FREQUENCY SYNTHESIZER IN DEEP SUBMICRON CMOS”, R. B. STASZEWSKI, ISBN:0-471-77255-0，5.2節JUST-IN-TIME DCO GAIN CALCULATION
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＰＬＬシンセサイザにおいて，引き込みが完了したロックイン状態を検出する回路が設けられている。このようなロックイン検出回路は，基準クロックと分周クロックとが一定期間にわたり位相同期していることでロックイン状態を検出することが行われる。したがって，生成される高速クロックの周波数を検出することなくロックイン状態が検出されるので，ロックイン後に生成される出力クロックの周波数が，目標周波数と一致しないことがある。特に，無線通信での高周波ローカル信号の許容される周波数ずれは数１００Ｈｚと狭く，従来のロックイン検出精度では不十分である。
【０００９】
さらに，ＰＬＬシンセサイザは，スタンバイ状態からアクティブ状態に遷移するときに，高速に引き込み動作をすることが期待されている。しかし，従来のＰＬＬシンセサイザは引き込み動作を十分に高速化することができていない。
【００１０】
そこで，本発明の目的は，ＰＬＬシンセサイザなどが生成する高速クロックの周波数を高精度に測定する周波数測定回路及びそれを有するＰＬＬシンセサイザを提供することにある。
【課題を解決するための手段】
【００１１】
実施の形態における周波数測定回路の第１の側面は，被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第１のカウンタと，基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して，前記第１のカウンタのカウント値を記憶するカウンタラッチ回路と，直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第１の遅延回路と，前記基準エッジに応答して，前記第１の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第１の遅延ラッチ回路と，前記第１の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記第１の遅延回路内での位置を検出する第１のエッジ検出回路と，２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する第１の演算器とを有する。
【発明の効果】
【００１２】
第１の側面によれば，高精度の周期または周波数を求めることができる。
【図面の簡単な説明】
【００１３】
【図１】ＰＬＬシンセサイザの構成図である。
【図２】従来のロックイン検出回路の構成例を示す図である。
【図３】ＰＬＬシンセサイザの同期引き込み動作を示す図である。
【図４】本実施の形態におけるＰＬＬシンセサイザの構成図である。
【図５】出力クロックＣＫｏｕｔの周波数測定回路２４の構成図である。
【図６】出力クロックＣＫｏｕｔの位相計測回路３０の構成図である。
【図７】位相計測回路３０の動作を示す図である。
【図８】基本遅延時間計測回路の構成図である。
【図９】図８の基本遅延時間計測回路３２の動作を示す波形図である。
【図１０】図８の基本遅延時間計測回路３２の動作を示す波形図である。
【図１１】本実施の形態におけるＰＬＬシンセサイザでの出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔを求める処理のフローチャート図である。
【図１２】本実施の形態におけるＰＬＬシンセサイザの制御部２２の構成図である。
【図１３】電圧制御発振器ＶＣＯの構成と制御コードＣＯＤＥとを示す図である
【図１４】本実施の形態におけるＰＬＬシンセサイザの粗調モードと微調モードとを示す図である。
【発明を実施するための形態】
【００１４】
図１は，ＰＬＬシンセサイザの構成図である。このＰＬＬシンセサイザは，基準クロック生成部１０が生成する基準クロックＣＫｒｅｆと分周クロックＣＫｄｉｖとの位相を比較し位相差信号を出力する位相比較器１２と，位相差信号の高周波成分を除去するフィルタ１４と，高周波成分が除去された位相差に対応する制御電圧Ｓ１４に応じた周波数の出力クロックＣＫｏｕｔを生成する電圧制御発振器（ＶＣＯ）１６と，出力クロックＣＫｏｕｔの周波数を分周して分周クロックＣＫｄｉｖを出力する分周器１８とを有する。分周器１８の分周比は，概ね，基準クロックＣＫｒｅｆとそれより高周波の出力クロックＣＫｏｕｔとの周波数比である。
【００１５】
基準クロック生成部１０は，例えば水晶発振器など周波数または周期が既知の基準クロックＣＫｒｅｆを生成する。そして，ＰＬＬシンセサイザは，基準クロックＣＫｒｅｆの分周比倍の周波数を有し，基準クロックＣＫｒｅｆの位相に整合した位相を有する出力クロックＣＫｏｕｔを出力する。
【００１６】
ＰＬＬシンセサイザは，図１に示したフィードバックループにより，電源起動時やアクティブ時において，出力クロックを基準クロックに対して位相同期状態に引き込む動作を行う。そのため，ＰＬＬシンセサイザは，位相同期を検出してロックイン信号ＬＯＣＫを出力するロックイン検出部２０を有する。ロックイン検出部２０は，後述するとおり，分周クロックＣＫｄｉｖと基準クロックＣＫｒｅｆとの位相が一致していることを検出する。
【００１７】
図２は，従来のロックイン検出回路の構成例を示す図である。図２（Ａ）に示されたロックイン検出回路２００は，基準クロックＣＫｒｅｆに応答して，分周クロックＣＫｄｉｖをラッチするフリップフロップＦＦを有し，各フリップフロップＦＦのデータ出力端子は後段のデータ入力端子に接続されている。また，各フリップフロップＦＦのデータ出力端子は，ＡＮＤゲートに入力され，ＡＮＤゲートがロックイン信号ＬＯＣＫを出力する。
【００１８】
図２（Ｂ）に示された波形図によれば，位相同期状態（Ｂ−１）では，基準クロックＣＫｒｅｆの立ち上がりエッジに応答してフリップフロップＦＦに取り込まれる分周クロックＣＫｄｉｖのＨまたはＬレベルが，全てＨレベルになっている。その結果，全てのフリップフロップＦＦの出力はＨレベルになり，ＡＮＤゲートがロックイン信号ＬＯＣＫ＝Ｈを出力する。
【００１９】
一方，位相非同期状態（Ｂ−２）では，基準クロックＣＫｒｅｆの立ち上がりエッジで取り込まれる分周クロックＣＫｄｉｖのＨまたはＬレベルは，全てＨレベルまたは全てＬレベルになっていない。その結果，ＡＮＤゲートはロックイン信号ＬＯＣＫ＝Ｌ（ロックオフ）を出力する。
【００２０】
図２のロックイン検出回路は，同期状態判定に要する時間と周波数精度との間にトレードオフが存在する。たとえば，分周クロックＣＫｄｉｖのデューティ比が５０％，フリップフロップＦＦが１０００段，基準クロックＣＫｒｅｆの周波数が１０ＭＨｚと仮定する。その場合，同期と判定されるためには，分周クロックＣＫｄｉｖのレベルが全てのフリップフロップＦＦを通過するに要する時間の１０００／１０Ｍ＝１００μｓを要し，そして，基準クロックＣＫｒｅｆの半周期内で１０００段のフリップフロップの出力が全てＨレベルである必要があるので，１周期毎に０．５／１０００＝０．０００５＝０．５％以下の周期のずれであれば同期と判定される。つまり誤差は０．５％以下となる。
【００２１】
この許容される周期のずれは，出力クロックＣＫｏｕｔが３ＧＨｚの場合なら，その０．５％の１．５ＭＨｚの周波数ずれに対応する。一般的な通信規格では数１００Ｈｚ以内の周波数ずれが要求されており，上記の許容される周期のずれははるかに規格を満たしていない。
【００２２】
フリップフロップの段数を増やすことで，許容される周期のずれを小さくすることができるが，それに伴って，同期検出に要する時間が長くなる。それは，短時間で同期引き込み動作を要求されるＰＬＬシンセサイザには適していない。
【００２３】
図３は，ＰＬＬシンセサイザの同期引き込み動作を示す図である。ＰＬＬシンセサイザの引き込み動作は，電圧制御発振器（ＶＣＯ）１６の周波数制御を位相差Ｓ１４に依存させないようにした状態で，つまりフィードバックループを切断した状態で，同期状態に近いＶＣＯ１６の制御コードを探索する粗調モードと，その後，フィードバックループを接続した状態で，ＶＣＯ１６の周波数制御を位相差Ｓ１４に依存させたフィードバック制御を行う微調モードとを有する。その場合，上記のロックイン検出回路は，許容される周期ずれが大きいので，粗調モードでは利用できるものの，微調モードで同期状態を検出するには不適切である。さらに，粗調モードでは，同期状態にあるか否かを手がかりに制御コードを探索するため，探索時間が長くなる。
【００２４】
図３には，粗調モードと微調モードでの分周クロックＣＫｄｉｖと目標周波数Ｆｃｋとの関係が示されている。粗調モードでは，バイナリ探索などによりＶＣＯ１６の制御コードが切り替えられ分周クロックＣＫｄｉｖの周波数が目標周波数Ｆｃｋに近づいている。一方，図３中に示されているロックイン信号ＬＯＣＫは，微調モードで図１の同期検出を利用した場合の例であるが，前述のとおり許容される周期ずれが存在するため，分周クロックＣＫｄｉｖの周波数が目標周波数Ｆｃｋの範囲内になくても破線のようにロックインＬＯＣＫ＝Ｈが検出される場合があり，実線で示す理想的なロックイン信号ＬＯＣＫを得ることはできない。
【００２５】
図４は，本実施の形態におけるＰＬＬシンセサイザの構成図である。このＰＬＬシンセサイザは，図１と同様に，基準クロック生成部１０と，位相比較器１２と，ローパスフィルタ１４と，ＶＣＯ１６と，分周器１８とを有する。ＶＣＯ１６は粗調モードで設定される制御コード１７を有する。そして，図１と異なり，ＰＬＬシンセサイザは，基準クロックＣＫｒｅｆに基づいて出力クロックＣＫｏｕｔの周期または周波数を測定する周波数測定回路２４を有する。
【００２６】
さらに，このＰＬＬシンセサイザは，周波数測定回路２４が測定した出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔに応じて，ＰＬＬ回路の引き込み制御を行う制御部２２を有する。制御部２２は，後述するとおり，粗調モードで測定された周波数Ｆｃｋｏｕｔに基づいて最適な制御コード１７をＶＣＯ１６に設定する。さらに，ＰＬＬシンセサイザは，測定された出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔが目標周波数Ｆｃｋの許容範囲に入ったことを検出してロックイン信号ＬＯＣＫを出力するロックイン検出部２６を有する。図中の破線は，制御部２２からのまたは制御部２２への制御信号等である。
【００２７】
図５は，出力クロックＣＫｏｕｔの周波数測定回路２４の構成図である。周波数測定回路２４は，基準クロックＣＫｒｅｆに基づいて出力クロックＣＫｏｕｔの位相を計測する位相計測回路３０と，位相計測回路の計測した値Ｃ１，Ｃ２，Ｔｒ１，Ｔｒ２をラッチするレジスタＲｅｇ１と，その値に基づいて出力クロックＣＫｏｕｔの周波数を演算する周波数演算回路３４とを有する。さらに，周波数測定回路は，基準クロックＣＫｒｅｆに基づいて，位相計測回路３０内の基本遅延回路の基本遅延時間を計測する基本遅延時間計測回路３２と，計測された値Ｃ１０，Ｃ１１，Ｅｇ１，Ｅｇ２をラッチするレジスタＲｅｇ２とを有する。周波数演算回路３４は，それらの値Ｃ１０，Ｃ１１，Ｅｇ１，Ｅｇ２から基本遅延時間を演算する回路を含む。そして，この基本遅延時間は，周波数演算に利用される。
【００２８】
図６は，出力クロックＣＫｏｕｔの位相計測回路３０の構成図である。位相計測回路３０は，被測定クロックである出力クロックＣＫｏｕｔの立ち上がりまたは立ち下がりのいずれかのエッジをカウントするカウンタＣＮＴ１を有する。このカウンタＣＮＴ１は，リセット信号Ｒｓｔに応答して０にリセットされ，出力クロックＣＫｏｕｔの立ち上がりエッジまたは立ち下がりエッジに応答して，「１」を入力してカウントアップする。このカウンタＣＮＴ１のカウント値Ｃ１，Ｃ２が，基準クロックＣＫｒｅｆの立ち上がりまたは立ち下がりの基準エッジに応答してレジスタＲｅｇ１にラッチされる。
【００２９】
位相計測回路３０は，さらに，直列に接続された複数の基本遅延回路Ｄ（１）〜Ｄ（ｍ）を有し，被測定クロックである出力クロックＣＫｏｕｔを初段の基本遅延回路Ｄ（１）に入力して伝搬させる遅延回路を有する。基本遅延回路Ｄ（１）〜Ｄ（ｍ）は，例えばＣＭＯＳインバータ回路である。遅延回路の段数ｍは，初段の基本遅延回路Ｄ（１）の入力から最終段の基本遅延回路の出力までの遅延時間が，少なくとも出力クロックＣＫｏｕｔの周期より長く，基準クロックＣＫｒｅｆの例えば１周期の時間より短い。または，基準クロックの複数周期での被測定クロックのエッジの位相を検出する場合でも基準クロックＣＫｒｅｆの例えば１周期の時間より短くて良い。
【００３０】
さらに，位相計測回路３０は，基準クロックＣＫｒｅｆの立ち上がりエッジまたは立ち下がりエッジ（基準エッジ）に応答して，遅延回路の複数の基本遅延回路Ｄ（１）〜Ｄ（ｍ）の出力をそれぞれラッチする複数のラッチ回路ＦＦ１〜ＦＦｍを有する。このラッチ回路は基準クロックＣＫｒｅｆの基準エッジに同期して入力データをラッチするフリップフロップである。そして，位相計測回路３０は，ラッチ回路ＦＦ１〜ＦＦｍがラッチした複数の基本遅延回路Ｄ（１）〜Ｄ（ｍ）の出力に基づいて，出力クロックＣＫｏｕｔの立ち上がりエッジまたは立ち下がりエッジの遅延回路内での位置を検出するエッジ検出回路３６を有する。
【００３１】
エッジ検出回路３６には，ラッチ回路ＦＦ１〜ＦＦｍのうち，奇数段目のラッチ回路ＦＦ１，ＦＦ３〜の反転出力と，偶数段目のラッチ回路ＦＦ２，ＦＦ４〜の非反転出力とが入力される。そして，エッジ検出回路３６は，隣接するラッチ回路の出力を比較することで，出力クロックＣＫｏｕｔの立ち上がりエッジ（隣接ラッチ回路の出力がＨ，Ｌ）または立ち下がりエッジ（隣接ラッチ回路の出力がＬ，Ｈ）を検出する。エッジ検出回路３６の検出した立ち上がりエッジ位置Ｔｒ１，Ｔｒ２または立ち下がりエッジ位置Ｔｆ１，Ｔｆ２は，レジスタＲｅｇ１にラッチされる。
【００３２】
図７は，位相計測回路３０の動作を示す図である。位相計測回路３０は，基準クロックＣＫｒｅｆの立ち上がり又は立ち下がりエッジ（基準エッジ）間における被測定クロックである出力クロックＣＫｏｕｔの立ち上がりまたは立ち下がりエッジ（被測定エッジ）の数と位相を計測する。ここでは，一例として，位相計測回路が基準クロックＣＫｒｅｆの立ち上がりエッジ間における出力クロックＣＫｏｕｔの立ち上がりエッジの数と位相を計測するものとする。ただし，これらの基準エッジ，被測定エッジには限定されない。この出力クロックＣＫｏｕｔの立ち上がりエッジの数はカウンタＣＮＴ１によりカウントされ，位相は遅延回路内のエッジ位置により求められる。
【００３３】
図７において，横軸は時間に対応する。被測定クロックである出力クロックＣＫｏｕｔは，立ち上がりエッジと立ち下がりエッジとを繰り返し，基準クロックＣＫｒｅｆも立ち上がりエッジと立ち下がりエッジとを繰り返す。ただし，基準クロックＣＫｒｅｆの周期ＣｙｃＣＫｒｅｆは，出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔより長く，よって低周波数である。また，基準クロックＣＫｒｅｆは既知のクロックであり，その周波数及び周期は既知である。
【００３４】
図７には示されていないが，最初に，カウンタＣＮＴ１とラッチ回路ＦＦ１〜ＦＦｍは，リセット信号Ｒｓｔに応答してリセットされる。その後，位相計測回路３０のカウンタＣＮＴ１は，出力クロックＣＫｏｕｔの立ち上がりエッジをカウントする。そして，基準クロックＣＫｒｅｆの立ち上がりエッジに応答してカウンタＣＮＴ１のカウント値Ｃ１，Ｃ２がレジスタＲｅｇ１にラッチされる。
【００３５】
また，出力クロックＣＫｏｕｔの立ち上がりエッジは，遅延回路Ｄ（１）〜Ｄ（ｍ）の初段の基本遅延回路Ｄ（１）に入力され，基本遅延回路の遅延特性に応じて遅延回路内を伝搬する。そして，各基本遅延回路Ｄ（１）〜Ｄ（ｍ）の出力が，基準クロックＣＫｒｅｆの立ち上がりエッジに応答して，ラッチ回路ＦＦ１〜ＦＦｍにラッチされる。
【００３６】
図７において，基準クロックＣＫｒｅｆの最初の（左側の）立ち上がりエッジでは，カウント値Ｃ１に対応する出力クロックＣＫｏｕｔの立ち上がりエッジからＴｒ１個の基本遅延回路Ｄ（１）〜Ｄ（ｍ）を伝搬している。そのため，遅延回路内を伝搬する出力クロックＣＫｏｕｔの波形は，図７中３６−１に示されるとおりになる。この波形３６−１は，出力クロックＣＫｏｕｔの波形と時間軸方向が反対になる。時間の経過に伴って古い信号がより先に伝搬しているからである。したがって，エッジ検出回路３６は，ラッチ回路ＦＦ１〜ＦＦｍの出力レベルに基づいて，隣接する出力レベルが初段から最初にＨ，Ｌになっている位置を検出し，その位置情報Ｔｒ１を出力する。常に初段から最初のＨ，Ｌの位置を検出することで，２つの基準エッジ間で被測定クロックの異なるエッジ位置を検出することが回避される。また，遅延回路の段数を最小限にすることができる。
【００３７】
次に，図７において，基準クロックＣＫｒｅｆの次の（右側の）立ち上がりエッジでは，カウンタＣＮＴ１はカウント値Ｃ２に達している。そして，この立ち上がりエッジでは，カウント値Ｃ２に対応する出力クロックＣＫｏｕｔの立ち上がりエッジからＴｒ２個の基本遅延回路Ｄ（１）〜Ｄ（ｍ）を伝搬している。それにより，遅延回路内を伝搬する出力クロックＣＫｏｕｔの波形は，図７中３６−２に示されるとおりになる。上記と同様に，エッジ検出回路３６は，ラッチ回路ＦＦ１〜ＦＦｍの出力レベルに基づいて，隣接する出力レベルが最初にＨ，Ｌになっている位置を検出し，その位置情報Ｔｒ２を出力する。
【００３８】
上記の基準クロックＣＫｒｅｆの立ち上がりエッジ（基準エッジ）でラッチされたカウンタ値Ｃ１，Ｃ２と，遅延回路内の位置情報Ｔｒ１，Ｔｒ２と，基本遅延回路の遅延時間Ｔｉｎｖと，既知の基準クロックＣＫｒｅｆの周期ＣｙｃＣＫｒｅｆとから，出力クロックＣＫｏｕｔの周期及び周波数を求めることができる。すなわち，図７において，基準クロックＣＫｒｅｆの周期ＣｙｃＣＫｒｅｆは，基準クロックＣＫｒｅｆの立ち上がりエッジ間のカウント値Ｃ２−Ｃ１に出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔを乗じた値に，位置情報Ｔｒ２，Ｔｒ１の差Ｔｒ２−Ｔｒ１に遅延時間Ｔｉｎｖを乗じた値を加算して，
ＣｙｃＣＫｒｅｆ＝ＣｙｃＣＫｏｕｔ＊（Ｃ２−Ｃ１）＋（Ｔｒ２−Ｔｒ１）＊Ｔｉｎｖ
となる。
【００３９】
上記の式から，出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔは，
ＣｙｃＣＫｏｕｔ＝｛ＣｙｃＣＫｒｅｆ−（Ｔｒ２−Ｔｒ１）＊Ｔｉｎｖ｝／（Ｃ２−Ｃ１）
となる。この演算は，周波数演算回路３４（図５）で行われる。出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔの逆数が周波数Ｆｃｋｏｕｔになる。
【００４０】
基準クロックＣＫｒｅｆの周期ＣｙｃＣＫｏｕｔは既知であり，基本遅延回路の遅延時間Ｔｉｎｖは，後述するとおり基本遅延時間計測回路３２により求められる。そして，上記演算式の出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔは，カウント値（Ｃ２−Ｃ１）で除算されているので，その誤差は，基準クロックＣＫｒｅｆの周期Ｃｙｃ−ＣＫｒｅｆをカウント値（Ｃ２−Ｃ１）で除した時間になる。この誤差は，図２の場合の誤差よりもカウント値（Ｃ２−Ｃ１）の逆数倍小さくなっている。基準クロックＣＫｒｅｆの２つの基準エッジを隣接する立ち上がりエッジではなく，複数周期ＣｙｃＣＫｒｅｆ間の立ち上がりエッジにすれば，上記のカウント値（Ｃ２−Ｃ１）がより大きくなり，誤差を更に小さくし高精度にすることができる。
【００４１】
さらに，この位相計測回路３０によれば，基準クロックＣＫｒｅｆの１周期または数周期の時間で出力クロックＣＫｏｕｔの周期を測定することができるので，図２よりも短時間で周期を測定でき，それを目標周期と比較することで短時間での同期検出が可能になる。
【００４２】
図６の位相計測回路３０は，カウンタＣＮＴ１を設けたことで，基本遅延回路Ｄ（１）〜Ｄ（ｍ）の段数は，基準クロックＣＫｒｅｆの２つの基準エッジ間の時間より短い遅延時間を有する段数にすることができる。よって，図２よりも段数を短くすることができる。ただし，被測定クロックである出力クロックＣＫｏｕｔの基準クロックＣＫｒｅｆの基準エッジに対する位相を検出する必要があるので，出力クロックＣＫｏｕｔの１周期以上の信号が遅延回路内に伝搬していることが必要であり，基本遅延回路の段数は出力クロックＣＫｏｕｔの１周期以上の遅延時間に対応する段数が必要なる。
【００４３】
図８は，基本遅延時間計測回路の構成図である。この基本遅延時間計測回路３２は，リング状に接続された複数の基本遅延回路Ｄ（１）〜Ｄ（２ｎ）を有し，基準クロックＣＫｒｅｆの立ち上がりエッジ（基準エッジ）に同期した１ショットパルス信号Ｅを初段の基本遅延回路Ｄ（１）に入力し伝搬させるリング遅延回路を有する。このリング遅延回路の基本遅延回路Ｄ（１）〜Ｄ（２ｎ）は，図６の位相計測回路３０の基本遅延回路Ｄ（１）〜Ｄ（ｍ）と同じインバータからなる回路構成であり，同じＬＳＩ内に形成される。したがって，両基本遅延回路の基本遅延時間は実質的に等しくなる。
【００４４】
基本遅延時間計測回路３２は，さらに，基準クロックＣＫｒｅｆの立ち上がりエッジ（基準エッジ）から生成されるラッチ信号Ｆに応答して，遅延回路の複数の基本遅延回路Ｄ（１）〜Ｄ（２ｎ）の出力をそれぞれラッチする複数の遅延ラッチ回路ＦＦと，遅延ラッチ回路ＦＦがラッチした複数の基本遅延回路の出力に基づいて，ラッチ信号Ｆにおける１ショットパルス信号Ｅのリング遅延回路内での位置を検出するエッジ検出回路４４とを有する。ラッチ信号Ｆは，１ショットパルス信号Ｅから４段のインバータ４３の遅延時間後に発生する。なお、図８中の４０，４１，４２，４３の各インバータ群は必要な遅延を実現するためのものであり、その段数を２や４に限定する必要はない。
【００４５】
また，基本遅延時間計測回路３２は，リング遅延回路を周回する１ショットパルス信号Ｅの周回回数をカウントするカウンタＣＮＴ２を有する。カウンタＣＮＴ２のカウント値は，リセット信号Ｒｅｓｅｔ＝Ｈでリセットされ，ラッチ信号Ｆに応答してラッチ回路４５にラッチされる。
【００４６】
リング遅延回路には，初段の基本遅延回路Ｄ（１）の入力にスイッチＳＷ１が設けられ，信号ＧがＨレベルの間に１ショットパルス信号Ｅを初段の基本遅延回路Ｄ（１）に入力させ，信号ＧがＬレベルの間はこの１ショットパルス信号Ｅを周回させる。さらに，基本遅延回路Ｄ（ｎ＋１）の入力にスイッチＳＷ２が設けられ，リセット信号ResetがＨレベルの間にＬレベル信号を基本遅延回路Ｄ（ｎ＋１）に入力し，リセット信号ResetがＬレベルの間は１ショットパルス信号Ｅを周回させる。
【００４７】
基本遅延時間計測回路３２は，上記の構成により，基準クロックＣＫｒｅｆの立ち上がりエッジ（基準エッジ）に同期した１ショットパルス信号Ｅをリング遅延回路に入力させ周回させる。この１ショットパルス信号Ｅの周回に伴い，基本遅延回路Ｄ（２ｎ）の出力にその１ショットパルスが周回してくるたびに，カウンタＣＮＴ２がそれをカウントアップする。そして，基準クロックＣＫｒｅｆから生成したラッチ信号Ｆに同期して，カウンタＣＮＴ２のカウント値Ｉをラッチ回路４５がラッチする。このラッチされたカウント値Ｉがカウント値Ｃ１１，Ｃ１２として出力される。
【００４８】
また，ラッチ信号Ｆに同期して，遅延ラッチ回路ＦＦが各基本遅延回路の出力をラッチし，そのラッチ信号を，奇数段は反転し偶数段は非反転のまま，エッジ検出回路４４に出力する。エッジ検出回路４４は，入力されたラッチ信号内の１ショットパルス信号Ｅの位置を検出し，位置情報Ｅｇ１，Ｅｇ２を出力する。
【００４９】
基本遅延時間計測回路３２は，基準クロックＣＫｒｅｆの立ち上がりエッジまたは立ち下がりエッジ（基準エッジ）から生成された１ショットパルス信号Ｅをリング遅延回路内に周回させ，基準クロックＣＫｒｅｆの１周期または数周期間に１ショットパルス信号Ｅがリング遅延回路内の基本遅延回路を何段伝搬するかを計測する。基本遅延回路をリング遅延回路で構成し１ショットパルス信号Ｅの周回回数をカウンタＣＮＴ２でカウントすることで，基本遅延回路の段数を大きくせずに，比較的長い期間の間にリング遅延回路内を伝搬する基本遅延回路の段数を高い精度で求めることができる。
【００５０】
図９，図１０は，図８の基本遅延時間計測回路３２の動作を示す波形図である。図９が計測開始時，図１０が計測終了時を示す。まず，最初にリセット信号ResetがＨレベルになり，カウンタＣＮＴ２と遅延ラッチ回路ＦＦがリセットされ，スイッチＳＷ２からＬレベルがリング遅延回路内に入力され，内部状態が初期化される。そして，計測開始にあたり，クローズ信号CLOSEが一時的にＨレベルになる。
【００５１】
そこで，時間ｔ０で立ち上がりエッジを有する基準クロックＣＫｒｅｆ（信号Ａ）がインバータ４０を通過し，その通過後の信号Ｂ＿１がインバータ４１と排他的論理和回路ＸＯＲ１に入力され，信号Ｂ＿１の立ち上がりエッジに同期しインバータ４１の遅延時間のパルス幅を有する１ショットパルス信号Ｅが生成される。一方，信号Ｂ＿１はインバータ４１と４２を通過して信号Ｂ＿３となり，もう一つの排他的論理和回路ＸＯＲ２に入力され，信号Ａの立ち上がりエッジに同期しインバータ４０，４１，４２の遅延時間のパルス幅を有する１ショットパルス信号Ｄが生成される。よって，アンドゲートＡＮＤの出力信号Ｇは信号Ｄと同じ広いパルス幅の１ショットパルス信号になる。
【００５２】
信号ＧがＨレベルの間，スイッチＳＷ１は基本遅延回路Ｄ（１）の入力端子を信号Ｅ側に接続し，１ショットパルス信号Ｅがリング遅延回路内に入力される。１ショットパルス信号Ｅが入力した後は，信号ＧがＬレベルになり，スイッチＳＷ１はリング遅延回路側を接続する。それにより，１ショットパルス信号Ｅは，スイッチＳＷ１から入力後，リング遅延回路内の基本遅延回路Ｄ（１）〜Ｄ（２ｎ）を伝搬し，周回を開始する。つまり，１ショットパルス信号Ｅはリング遅延回路内を伝搬，周回する伝搬パルスである。
【００５３】
そして，時間ｔ１において，１ショットパルス信号Ｅからインバータ４３だけ遅延したラッチ信号ＦがＨレベルになると，各基本遅延回路Ｄ（１）〜Ｄ（２ｎ）の出力が遅延ラッチ回路ＦＦに取り込まれ，奇数段目はその反転信号が偶数段目はその非反転信号が，エッジ検出回路４４に入力される。この入力信号により，エッジ検出回路４４は，時間ｔ１での１ショットパルス信号Ｅのリング遅延回路内の位置Ｅｇ１を検出し出力する。また，ラッチ回路４５は時間ｔ１でのカウント値Ｉをラッチし，カウント値Ｃ１１を出力する。
【００５４】
図９の例では，時間ｔ１では，１ショットパルス信号Ｅは，基本遅延回路Ｄ（５）の出力Ｈ＿５まで伝搬してきており，エッジ検出回路４４の入力Ｋ＿５，Ｋ＿６のみがＨレベルになり残りの入力はすべてＬレベルになる。つまり，エッジ検出回路４４の入力には１ショットパルス信号Ｅの波形が含まれ，それからパルス位置情報Ｅｇ１を得ることができる。
【００５５】
その後は，リング遅延回路の最終段のインバータＤ（２ｎ）の出力に１ショットパルス信号Ｅが伝搬してくると，その出力信号Ｈ＿２ｎはＨレベルになり，カウンタＣＮＴ２がそれをカウントアップする。そして，図９中の矢印５０に示すとおり，１ショットパルス信号Ｅはリング遅延回路内を順次伝搬し周回を繰り返す。
【００５６】
そして，基準クロックＣＫｒｅｆの１周期後に，図１０に示されるように，時間ｔ２での基準クロックＣＫｒｅｆの立ち上がりエッジに応答して，１ショットパルス信号Ｅが生成される。ただし，この１ショットパルス信号ＥはスイッチＳＷ１からリング遅延回路に入力されることはない。そして，時間ｔ３で，この信号Ｅからインバータ４３だけ遅延したラッチ信号Ｆに応答して，各基本遅延回路Ｄ（１）〜Ｄ（２ｎ）の出力が遅延ラッチ回路ＦＦに取り込まれ，エッジ検出回路４４に入力される。この入力信号により，エッジ検出回路４４は，１ショットパルス信号Ｅのリング遅延回路内の位置Ｅｇ２を出力し，ラッチ回路４５はカウント値Ｉをラッチし，カウント値Ｃ１２を出力する。図１０の例では，位置Ｅｇ２は入力Ｋｎ−２，Ｋｎ−１の位置にあり，カウント値Ｃ１２は１６である。
【００５７】
そして，図５の周波数演算回路には，上記のカウント値Ｃ１１，Ｃ１２と，位置情報Ｅｇ１，Ｅｇ２とが入力され，次の演算により基本遅延回路の遅延時間Ｔｉｎｖが求められる。
【００５８】
上記の伝搬パルスである１ショットパルス信号Ｅは，必ずしも基準クロックＣＫｒｅｆの基準エッジに同期して生成される必要はなく，任意のタイミングで生成される１ショットパルス信号でもよい。ただし，既知の周期を有する基準クロックＣＫｒｅｆの基準エッジに同期したタイミングで，エッジ位置とカウント値とを検出することが必要である。
【００５９】
図１１は，本実施の形態におけるＰＬＬシンセサイザでの出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔを求める処理のフローチャート図である。まず，一方で，図６の出力クロックＣＫｏｕｔの位相計測を開始し（Ｓ１０），他方で，図８の基本遅延回路の遅延時間測定を開始する（Ｓ１６）。位相計測においては，基準クロックＣＫｒｅｆの基準エッジのタイミングでカウンタＣＮＴ１のカウント値Ｃ１，Ｃ２と，エッジ位置Ｔｒ１，Ｔｒ２を検出し（Ｓ１２），それらのカウント値Ｃ１，Ｃ２とエッジ位置Ｔｒ１，Ｔｒ２とをレジスタＲｅｇ１に格納する（Ｓ１４）。基本遅延時間計測においては，基準クロックＣＫｒｅｆの基準エッジから生成したラッチ信号ＦのタイミングでカウンタＣＮＴ２のカウント値Ｃ１１，Ｃ１２と，エッジ位置Ｅｇ１，Ｅｇ２とを検出し（Ｓ１８），それらのカウント値Ｃ１１，Ｃ１２と，エッジ位置Ｅｇ１，Ｅｇ２とをレジスタＲｅｇ２に格納する（Ｓ２０）。
【００６０】
そして，周波数演算回路３４が，まず，カウント値Ｃ１１，Ｃ１２とエッジ位置Ｅｇ１，Ｅｇ２と，基準クロックＣＫｒｅｆの周期ＣｙｃＣＫｒｅｆとから，以下の式により基本遅延時間Ｔｉｎｖを求める。
ＣｃｙＣＫｒｅｆ＝｛（Ｃ１２−Ｃ１１）＊２ｎ＋（Ｅｇ２−Ｅｇ１）｝＊Ｔｉｎｖ
さらに，基本遅延時間Ｔｉｎｖが求まれば，前述の出力クロックＣＫｏｕｔの周期ＣｙｃＣＫｏｕｔを求める次の式により， 
ＣｙｃＣＫｏｕｔ＝｛ＣｙｃＣＫｒｅｆ−（Ｔｒ２−Ｔｒ１）＊Ｔｉｎｖ｝／（Ｃ２−Ｃ１）
その周期ＣｙｃＣＫｏｕｔが求められる。この逆数が出力クロックＣＫｏｕｔの周波数になる。
【００６１】
この出力クロックＣＫｏｕｔの周期を求めるに際して，基準クロックＣＫｒｅｆの２つの基準エッジ間のカウント値Ｃ２−Ｃ１と，それぞれのエッジ位置Ｔｒ１，Ｔｒ２を求めるが，その２つの基準エッジを基準クロックＣＫｒｅｆの１周期ではなく数周期と長くすることで，カウント値Ｃ２−Ｃ１が大きくなり，周期の誤差Ｔｉｎｖ／（Ｃ２−Ｃ１）をより小さくすることができる。ただし，カウント値Ｃ２−Ｃ１を余り長くすると，周期を求めるために要する時間が長くなる。
【００６２】
図１２は，本実施の形態におけるＰＬＬシンセサイザの制御部２２の構成図である。制御部２２は，粗調制御部２２０と微調制御部２２２とを有する。まず，周波数変更やスリープ状態から復帰するときの開始信号Ａ０に応答して，粗調制御部２２０は，まず，制御信号Ａ１により電圧制御発振器ＶＣＯ１６の制御電圧Ｖｃｔｒｌを固定し，制御信号Ａ２によりＶＣＯの制御コードを初期値に設定する。そして，粗調制御部２２０は，出力クロックＣＫｏｕｔの周波数測定回路２４による測定結果Ｆｃｋｏｕｔに基づいて，制御信号Ａ２によりＶＣＯの制御コードを最適値に設定する。
【００６３】
図１３は，電圧制御発振器ＶＣＯの構成と制御コードＣＯＤＥとを示す図である。図１３（Ａ）に示されるように，ＶＣＯ１６は，ＬＣ発振回路であり，粗徴用のキャパシタＣｒ１，２，３と，微調用のキャパシタＣｆとを有する。そして，粗徴用キャパシタＣｒ１，２，３は，制御コードＣＯＤＥによりＬＣ発振回路のキャパシタに接続または非接続されることで，その容量値が制御される。一方，微調用キャパシタＣｆは，制御電圧Ｖｃｎｔｒｌに応じてその容量値が制御される。
【００６４】
したがって，図１３（Ｂ）に示されるとおり，ＶＣＯ１６の周波数は，制御コードＣＯＤＥにより大きく且つ粗く変化し，一方制御電圧Ｖｃｎｔｒｌにより微小に変化する。このようなＶＣＯの構成において，粗調モードでは制御コードＣＯＤＥを変更することで周波数を大きく且つ粗く調整することができ，微調モードでは制御電圧Ｖｃｎｔｒｌを変更することで周波数を小さく微小に変化させることができる。
【００６５】
図１４は，本実施の形態におけるＰＬＬシンセサイザの粗調モードと微調モードとを示す図である。図１４中（Ａ）は図３と同様の出力クロックＣＫｏｕｔの変化を示している。図３の例では，粗調モードでは例えばバイナリ探索法により最適な制御コードＣＯＤＥを検出するために，探索時間が長くなる。それに対して，図１４中の（Ｃ）に示されるように，最初に任意の制御コードに設定したときの出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔから，即座に最適な制御コードを演算し，粗調制御部２２０がその最適な制御コードに短時間で設定することができる。これにより，粗調モードに要する時間を大幅に短縮することができる。
【００６６】
次に，微調制御部２２２は，粗調制御部２２０からの粗調モード終了信号Ａ３に応答して，制御信号Ｂ１によりＶＣＯ１６の制御電圧Ｖｃｎｔｒｌをフィルタ１４の出力信号Ｓ１６にして，ＰＬＬシンセサイザのフィードバック制御を活性状態にする。さらに，微調制御部２２２は，制御信号Ｂ２によりフィルタ１４の時定数を短くして応答性を高くする。
【００６７】
そして，微調整モードにおいて，図４のロックイン検出部２６が，測定された出力クロックＣＫｏｕｔの周波数Ｆｃｋｏｕｔが目標周波数Ｆｃｋと一致することを検出すると，ロックイン信号ＬＯＣＫを出力する。微調制御部２２２は，このロックイン信号ＬＯＣＫに応答して，位相比較器による位相比較結果Ｂ０を参照し，位相ずれが発生している場合は，ＶＣＯ１６の周波数は変更せずに，制御信号Ｂ３により分周器の分周比を一時的に変更したり、基準クロックＣＫｒｅｆのエッジによって分周器をリセットして、分周器の位相を基準クロックに合わせるなどの、位相だけを修正する制御を行う。これにより、単純なＰＬＬシンセサイザのフィードバック制御により位相を修正するよりも、高速に位相を修正できる。一方，微調制御部２２２は，ロックイン信号ＬＯＣＫを受信したときに位相ずれがない場合は，位相同期が完了したことになるので，制御信号Ｂ２によりフィルタ１４の時定数を長く設定し応答特性を遅くする。これによりロックイン状態に維持される。
【００６８】
上記の微調モードでの微調制御は，従来から種々の方法が提案されていて，それらの方法に基づいて上記の制御が変更されてもよい。
【００６９】
以上の通り，本実施の形態の周波数計測回路と，基本遅延時間計測回路を有することにより，ＰＬＬシンセサイザは，粗調モードでの制御時間を短縮することができ，微調モードでの同期検出を従来よりも高精度に行うことができる。それに伴って，ＰＬＬシンセサイザのロックインまでの時間を短縮でき，消費電力を節約することができる。また，周波数計測回路と基本遅延時間計測回路は，たとえばＰＬＬシンセサイザが起動するときや周波数変更が行われたときのみアクティブ化され，それ以外ではアイドル状態にされる。これにより消費電力を節約することができる。
【符号の説明】
【００７０】
ＣＫｏｕｔ：被測定クロック，出力クロック    ＣＫｒｅｆ：基準クロック
Ｄ（１）〜Ｄ（ｍ）：基本遅延回路，遅延回路
ＦＦ１〜ＦＦｍ：遅延ラッチ回路
３６：エッジ検出回路                        ＣＮＴ１：カウンタ
Ｃ１，Ｃ２：カウント値                      Ｔｒ１，Ｔｒ２：基準エッジ位置情報
【図１】
2011071816.tif 000003
【図２】
2011071816.tif 000004
【図３】
2011071816.tif 000005
【図４】
2011071816.tif 000006
【図５】
2011071816.tif 000007
【図６】
2011071816.tif 000008
【図７】
2011071816.tif 000009
【図８】
2011071816.tif 000010
【図９】
2011071816.tif 000011
【図１０】
2011071816.tif 000012
【図１１】
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【図１２】
2011071816.tif 000014
【図１３】
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【図１４】
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