(57)【要約】【課題】中継基板のサイズを縮小した低コストな半導体装置を実現できるようにする。【解決手段】半導体装置は、複数の素子電極１１３を有する第１の半導体素子が形成された第１の半導体チップ１１１と、素子搭載面１０１Ａに第１の半導体チップ１１１を搭載した第１の基板１０１とを備えている。第１の基板１０１は、素子搭載面１０１Ａに形成された、複数の第１の電極１０４及び第１の電極１０４と接続された複数の第１の配線と、素子搭載面１１１Ａと反対側の面１１１Ｂに形成された、複数の第２の電極１０７及び第２の電極１０７と接続された複数の第２の配線と、第１の基板１０１を貫通し第１の配線と第２の配線とを接続する複数の貫通配線１０９とを有している。第１の基板１０１の第１の辺は、第１の半導体チップ１１１の第１の辺よりも短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子電極を有する第１の半導体素子が形成された第１の半導体チップと、
素子搭載面に第１の半導体チップを搭載した第１の基板とを備え、
前記第１の基板は、
前記素子搭載面に形成され、前記複数の素子電極とそれぞれ接続された複数の第１の電極及び該複数の第１の電極とそれぞれ接続された複数の第１の配線と、
前記素子搭載面と反対側の面に形成された複数の第２の電極及び該複数の第２の電極とそれぞれ接続された複数の第２の配線と、
前記第１の基板を貫通し前記第１の配線と前記第２の配線とを接続する複数の貫通配線とを有し、
前記第１の基板及び第１の半導体チップは、平面方形状であり、
前記第１の基板の第１の辺と前記第１の半導体チップの第１の辺とは同一の方向に配置され、
前記第１の基板の第１の辺は、前記第１の半導体チップの第１の辺よりも短いことを特徴とする半導体装置。
【請求項２】
前記第１の基板は、線膨張係数が１０ｐｐｍ／℃以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板搭載面に複数の基板接続電極を有する第２の基板をさらに備え、
前記第１の基板は、前記第２の基板の基板搭載面の上に搭載され、
前記第２の電極と前記基板接続電極とは突起電極を介して接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の半導体チップは、フリップチップ実装されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
複数の素子電極を有する第２の半導体素子が形成された第２の半導体チップをさらに備え、
前記第２の半導体チップは、前記素子搭載面にフリップチップ実装されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の基板から前記第１の半導体チップの上面までの高さと、前記第１の基板と前記第２の半導体チップの上面までの高さとの差は２０μｍ以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の基板は、第３の半導体素子を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の電極の形成ピッチは、前記第２の電極の形成ピッチよりも狭いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の配線における最小の配線幅は、前記第２の配線における最小の配線幅よりも小さいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の基板の厚さは、前記第１の半導体チップの厚さよりも薄いことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
基板の素子搭載面に複数の第１の電極及び該複数の第１の電極とそれぞれ接続された複数の第１の配線を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記基板の前記素子搭載面と反対側から前記基板に複数の開口部を形成し、形成した開口部に前記第１の配線と接続された貫通配線を形成する工程（ｂ）と、
前記第２の面に前記貫通配線と接続された複数の第２の配線及び該複数の第２の配線とそれぞれ接続された第２の電極を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、複数の素子電極を有する半導体チップを、前記素子電極と前記第１の電極とを接続するようにして前記素子搭載面に搭載する工程（ｄ）と、
前記半導体チップと前記基板との間に前記半導体チップを下側にした状態において樹脂を注入する工程（ｅ）とを備え、
前記第１の基板の第１の辺と前記第１の半導体チップの第１の辺とは同一の方向に配置され、
前記第１の基板の第１の辺は、前記第１の半導体チップの第１の辺よりも短いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に微細プロセスによる半導体素子をパッケージ化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の高機能化及び周辺に配置される高速メモリ等との伝送課題を受け、複数の半導体素子を１つのパッケージに搭載した、高機能なシステム・イン・パッケージの要望が増している。
【０００３】
従来、複数の半導体素子を１つのパッケージに搭載した半導体装置は、中継基板の上に複数の半導体素子をフリップチップ実装し、ワイヤを用いて半導体素子が実装された中継基板とボールグリッドアレイ（ＢＧＡ）基板等の主配線基板とを接続している（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２４４１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置は、中継基板と主配線基板との接続にワイヤを用いている。このため、中継基板にワイヤを接続する領域が必要となり、中継基板のサイズを小さくすることが困難である。
【０００６】
本発明は、中継基板のサイズを縮小した低コストな半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、貫通配線を有する基板の上に半導体チップを搭載し、基板の裏面に形成された電極と半導体チップとを貫通配線により接続する構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、複数の素子電極を有する第１の半導体素子が形成された第１の半導体チップと、素子搭載面に第１の半導体チップを搭載した第１の基板とを備え、第１の基板は、素子搭載面に形成され、複数の素子電極とそれぞれ接続された複数の第１の電極及び該複数の第１の電極とそれぞれ接続された複数の第１の配線と、素子搭載面と反対側の面に形成された複数の第２の電極及び該複数の第２の電極とそれぞれ接続された複数の第２の配線と、第１の基板を貫通し第１の配線と第２の配線とを接続する複数の貫通配線とを有し、第１の基板及び第１の半導体チップは、平面方形状であり、第１の基板の第１の辺と第１の半導体チップの第１の辺とは同一の方向に配置され、第１の基板の第１の辺は、第１の半導体チップの第１の辺よりも短い。
【０００９】
本発明の半導体装置は、第１の基板が第１の配線と第２の配線とを接続する複数の貫通配線を有している。このため、素子電極と第２の電極とは、第１の電極、第１の配線、貫通配線及び第２の配線を介して接続されている。従って、半導体装置と外部との接続を第１の基板の裏面に形成した第２の電極を介して行うことができる。従って、第１の基板の素子搭載面にワイヤボンドのための領域を設ける必要がなく、第１の基板の面積を縮小することが可能となる。さらに、第１の基板の辺が同一方向に配置された第１の半導体チップの辺よりも短いため、第１の基板の面積をさらに縮小することが可能となる。
【００１０】
本発明の半導体装置において、第１の基板は、線膨張係数が１０ｐｐｍ／℃以下とすればよい。
【００１１】
本発明の半導体装置は、基板搭載面に複数の基板接続電極を有する第２の基板をさらに備え、第１の基板は、第２の基板の基板搭載面の上に搭載され、第２の電極と基板接続電極とは突起電極を介して接続されていてもよい。
【００１２】
本発明の半導体装置において、第１の半導体チップは、フリップチップ実装されていればよい。
【００１３】
本発明の半導体装置は、複数の素子電極を有する第２の半導体素子が形成された第２の半導体チップをさらに備え、第２の半導体チップは、素子搭載面にフリップチップ実装されていてもよい。
【００１４】
本発明の半導体装置において、第１の基板から第１の半導体チップの上面までの高さと、第１の基板と第２の半導体チップの上面までの高さとの差は２０μｍ以下とすればよい。
【００１５】
本発明の半導体装置において、第１の基板は、第３の半導体素子を有していてもよい。
【００１６】
本発明の半導体装置において、第１の電極の形成ピッチは、第２の電極の形成ピッチよりも狭い構成としてもよい。
【００１７】
本発明の半導体装置において、第１の配線における最小の配線幅は、第２の配線における最小の配線幅よりも小さい構成としてもよい。
【００１８】
本発明の半導体装置において、第１の基板の厚さは、第１の半導体チップの厚さよりも薄くしてもよい。
【００１９】
本発明に係る半導体装置の製造方法は、基板の素子搭載面に複数の第１の電極及び該複数の第１の電極とそれぞれ接続された複数の第１の配線を形成する工程（ａ）と、工程（ａ）よりも後に、基板の素子搭載面と反対側から基板に複数の開口部を形成し、形成した開口部に第１の配線と接続された貫通配線を形成する工程（ｂ）と、第２の面に貫通配線と接続された複数の第２の配線及び該複数の第２の配線とそれぞれ接続された第２の電極を形成する工程（ｃ）と、工程（ｃ）よりも後に、複数の素子電極を有する半導体チップを、素子電極と第１の電極とを接続するようにして素子搭載面に搭載する工程（ｄ）と、半導体チップと基板との間に半導体チップを下側にした状態において樹脂を注入する工程（ｅ）とを備え、第１の基板の第１の辺と第１の半導体チップの第１の辺とは同一の方向に配置され、第１の基板の第１の辺は、第１の半導体チップの第１の辺よりも短い。
【００２０】
本発明の半導体装置の製造方法は、半導体チップを下側にした状態において樹脂を注入する。このため、第１の基板の第１の辺は、第１の半導体チップの第１の辺よりも短い場合においても、樹脂の充填を安定して行うことができる。
【発明の効果】
【００２１】
本発明に係る半導体装置及びその製造方法によれば、中継基板のサイズを縮小した低コストな半導体装置を実現することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】（ａ）及び（ｂ）は一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）は第１の基板における第１の電極の配置を示す平面図であり、（ｂ）は第１の基板における第２の電極の配置を示す平面図である。
【図３】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２３】
図１（ａ）及び（ｂ）は、一実施形態に係る半導体装置であり、（ａ）は平面構成を示し（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１に示すように、中継基板である第１の基板１０１の素子搭載面１０１Ａの上に第１の半導体チップ１１１及び第２の半導体チップ１２１がフリップチップ実装されている。第１の半導体チップ１１１は、第１の半導体素子（図示せず）が形成された半導体基板であり、一方の面に複数の第１の素子電極１１３が形成されている。第２の半導体チップ１２１は、第２の半導体素子（図示せず）が形成された半導体基板であり、一方の面に複数の第２の素子電極１２３が形成されている。
【００２４】
第１の基板１０１の素子搭載面１０１Ａには、複数の第１の配線（図示せず）を含む第１の配線層１０３と、第１の配線と接続された複数の第１の電極１０４とが形成されている。第１の電極１０４は、対応する第１の素子電極１１３及び第２の素子電極１２３と、第１のバンプ１３１を介して接続されている。素子搭載面１０１Ａと第１の半導体チップ１１１及び第２の半導体チップ１２１との間には、樹脂１３３が充填されている。
【００２５】
本実施形態においては、図１に示すように、第１の基板１０１の幅ｗ０は、第１の半導体チップ１１１の幅ｗ１及び第２の半導体チップ１２１の幅ｗ２よりも小さくなっている。具体的には、第１の基板１０１の短辺を、第１の半導体チップ１１１における第１の基板１０１の短辺に沿った辺の長さよりも短くしている。このような構成とすることにより、半導体装置をさらに小型化することができる。また、第１の基板１０１のコストを削減することもできる。なお、図１においては、第１の半導体チップ１１１の幅ｗ１と第２の半導体チップｗ２とがほぼ同じである例を示しているが、第１の半導体チップ１１１の幅ｗ１と第２の半導体チップｗ２とは異なっていてもよい。また、第１の半導体チップ１１１の幅ｗ１と第２の半導体チップｗ２の一方だけが第１の基板１０１の幅ｗ０よりも大きい構成であってもよい。
【００２６】
第１の基板１０１における、素子搭載面１０１Ａと反対側の面（裏面）１０１Ｂには、複数の第２の配線（図示せず）を含む第２の配線層１０６と、第２の配線と接続された複数の第２の電極１０７とが形成されている。第１の配線と第２の配線とは、第１の基板１０１を貫通する貫通配線１０９を介して接続されている。
【００２７】
第２の電極１０７には、突起電極である第２のバンプ１３５が接続されており、第２のバンプ１３５は、樹脂基板等である第２の基板１４１の基板搭載面１４１Ａに形成された基板接続電極１４３と接続されている。第２の基板１４１の基板搭載面１４１Ａと反対側の面である外部接続電極形成面１４１Ｂには、外部接続電極１４５が形成されている。基板接続電極１４３と外部接続電極１４５とは、第２の基板１４１に形成された接続配線（図示せず）により接続されている。接続配線は、例えば基板搭載面１４１Ａに形成された配線、外部接続電極形成面１４１Ｂに形成された配線及び第２の基板１４１を貫通する配線等を含む。なお、第２の基板１４１は、外部接続電極１４５が形成されていないいわゆるセットを構成するマザーボードであってもよい。
【００２８】
このような構成とすることにより、第１の素子電極１１３及び第２の素子電極１２３は、第１のバンプ１３１、第１の電極１０４、第１の配線、貫通配線１０９及び第２の配線を介して、第１の基板１０１の裏面１０１Ｂに設けられた第２の電極１０７と接続される。また、第２のバンプ１３５を介して第２の基板１４１の基板接続電極１４３と接続される。第２の基板１４１の構成によっては、基板搭載面１４１Ａと反対側の面に形成された外部接続電極１４５と貫通配線等を介して接続される。このため、ワイヤを介することなく半導体チップの電極を半導体装置の外部に引き出すことが可能となる。従って、第１の基板１０１にワイヤ接続領域を設ける必要がなく、半導体装置を小型化することが可能となる。また、基板１０１の面積が縮小できることでコストの低減を行うこともできる。
【００２９】
第１の基板１０１は、プリント基板等の配線基板とすればよい。また、高密度の配線を形成できるようにシリコン基板等としてもよい。第１の基板１０１も半導体素子が形成された半導体チップとしてスタックドチップパッケージとしてもよい。また、第１の基板１０１に入出力回路又はグローバル配線等が形成されていてもよい。第１の基板１０１の線膨張係数は第１の半導体チップ１１１とほぼ等しいことが好ましい。このため、シリコンの線膨張係数である第１の基板１０１の線膨張係数は１０ｐｐｍ／℃以下であることが好ましく、例えばガラス基板等としてもよい。
【００３０】
図２（ａ）及び（ｂ）は、それぞれ素子搭載面１０１Ａに形成された第１の電極１０４の配置と、裏面１０１Ｂに形成された第２の電極１０７の配置とを示している。図２に示すように、第１の電極１０４の最小ピッチＰ１は、第２の電極１０７の最小ピッチＰ２よりも小さくすることが好ましい。また、第１の配線の最小ライン幅は第２の配線の最小ライン幅よりも小さいことが好ましい。このような構成とすれば、第１の基板１０１における配線密度を小さくすることができる。
【００３１】
第１の半導体チップ１１１及び第２の半導体チップ１２１はどの様な半導体チップであってもよい。例えば、第１の半導体チップ１１１をシステムＬＳＩとし、第２の半導体チップを多ビットのダイナミックランダムアクセスメモリ等のメモリ素子とすることができる。また、この他にもシステムＬＳＩ、アナログＬＳＩ及び高周波ＬＳＩ等の種々の半導体チップを組み合わせることができる。半導体素子と素子電極とは、半導体チップの基板の異なる面に形成されていてもよいが、同じ面に形成されていれば半導体チップを貫通する貫通配線等を形成する必要がなく好ましい。
【００３２】
第１の基板１０１から第１の半導体チップ１１１の上面までの高さと、第１の基板１０１から第２の半導体チップ１２１の上面までの高さとの差は、ハンドリング性及び放熱治具の取り付け等を考慮すると２０μｍ以下とすることが好ましい。一方、第１の基板１０１の厚さは、第１の半導体チップ１１１及び第２の半導体チップ１２１の厚さよりも薄い方が、貫通配線１０９の形成が容易となるため好ましい。例えば、第１の半導体チップ１１１及び第２の半導体チップ１２１の厚さを２００μｍ〜８００μｍ程度とし、第１の基板１０１の厚さをそれより薄い５０μｍ〜２５０μｍ程度とすればよい。
【００３３】
図３は、本実施形態の半導体装置の製造方法を工程順に示している。まず、図３（ａ）に示すように、第１の基板１０１の素子搭載面１０１Ａに第１の電極１０４及び第１の電極１０４と接続された第１の配線を有する第１の配線層１０３を形成する。続いて、第１の基板１０１の裏面１０１Ｂ側から素子搭載面１０１Ａに貫通する貫通孔を形成した後、貫通孔に導電性材料を埋め込むことにより第１の配線と接続された貫通配線１０９を形成する。続いて、裏面に貫通配線１０９と接続された第２の配線を含む第２の配線層１０６及び第２の配線と接続された第２の電極１０７を形成する。
【００３４】
次に、図３（ｂ）に示すように、第１の素子電極１１３を有する第１の半導体チップ１１１及び第２の素子電極１２３を有する第２の半導体チップ１２１を、第１の基板１０１の素子搭載面１０１Ａにフリップチップ実装する。フリップチップ実装は、第１のバンプ１３１にはんだを用いて、溶融接合により行えばよい。また、第１のバンプ１３１をスタッドバンプ又はめっきバンプとし、ＡＣＦ（異方性導電フィルム）又はＮＣＦ（非導電性フィルム）を用いた方法により行ってもよい。
【００３５】
次に、図３（ｃ）に示すように、素子搭載面１０１Ａと第１の半導体チップ１１１及び第２の半導体チップ１２１との接続ギャップに樹脂１３３を充填する。樹脂１３３の充填は、素子搭載面１０１Ａを下にした状態で行えばよい。このようにすれば、第１の基板１０１の幅が、第１の半導体チップ１１１の幅よりも小さい場合においても、樹脂１３３の充填を安定して行うことができる。
【００３６】
なお、素子搭載面１０１Ａと第１の半導体チップ１１１の第１の素子電極１１３の形成面及び第２の半導体チップ１２１の第２の素子電極１２３の形成面との間の間隔は２０μｍ以下とすることが好ましい。
【００３７】
次に、図４（ａ）に示すように第１の基板１０１の第２の電極１０７と第２の基板１４１の基板接続電極１４３とを第２のバンプ１３５を用いて接続する。
【００３８】
次に、図４（ｂ）に示すように、第２の基板１４１の外部接続電極１４５に外部接続用の突起電極である第３のバンプ１３７を搭載する。
【００３９】
本実施形態において示した、材料及び数値は好ましい例であり、この形態に限定されない。また本発明の思想の範囲を逸脱しない範囲で、適宜変更が可能である。
【産業上の利用可能性】
【００４０】
本発明に係る半導体装置及びその製造方法は、中継基板のサイズを縮小した低コストな半導体装置を実現することが可能となり、特に微細プロセスの半導体素子をパッケージ化した半導体装置及びその製造方法等として有用である。
【符号の説明】
【００４１】
１０１      第１の基板
１０１Ａ    素子搭載面
１０１Ｂ    裏面
１０３      第１の配線層
１０４      第１の電極
１０６      第２の配線層
１０７      第２の電極
１０９      貫通配線
１１１      第１の半導体チップ
１１３      第１の素子電極
１２１      第２の半導体チップ
１２３      第２の素子電極
１３１      第１のバンプ
１３３      樹脂
１３５      第２のバンプ
１３７      第３のバンプ
１４１      第２の基板
１４１Ａ    基板搭載面
１４１Ｂ    外部接続電極形成面
１４３      基板接続電極
１４５      外部接続電極
【図１】
2011146519.tif 000003
【図２】
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【図３】
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【図４】
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