(57)【要約】【課題】レイアウトデータの作成期間を短縮することができるレイアウト検証方法及びレイアウト検証装置を提供すること。【解決手段】検証装置は、マクロセルの内部パターンを除く半導体装置のレイアウトデータ２０からレイアウト検証２１に必要なデータを抽出する。そして、検証装置は、抽出した半導体装置のレイアウトデータ２０に関するデータにフレームＧＤＳ情報データ２３を付加する。次に、検証装置は、フレームＧＤＳ情報データ２３を付加された半導体装置のレイアウトデータ２０に関するデータについてレイアウト検証２１を行う。【選択図】図２
2011022757.tif 000002
【特許請求の範囲】
【請求項１】
内部のレイアウトパターンを除いた枠情報及び端子情報を有するマクロセルのレイアウトデータであるフレームデータを含む半導体装置のレイアウトデータについてレイアウト検証を行うレイアウト検証方法であって、
前記マクロセルの内部のレイアウトパターンを除く半導体装置のレイアウトデータからレイアウト検証に必要なデータを抽出するデータ抽出工程と、
前記フレームデータに対応するマクロセルの内部のレイアウトパターンに関する情報のデータである内部フレーム情報データを記憶手段に格納する情報記憶工程と、
前記抽出した半導体装置のレイアウトデータに関するデータに、前記内部フレーム情報データを付加する内部情報付加工程と、
前記内部フレーム情報データを付加された半導体装置のレイアウトデータに関するデータについてレイアウト検証を行う検証工程と
を有することを特徴とするレイアウト検証方法。
【請求項２】
請求項１に記載のレイアウト検証方法であって、
前記レイアウト検証としてアンテナ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルのネット毎のレイアウトパターンの面積、ゲートパターンの面積、及び、ダイオードの接続情報を付加することを特徴とするレイアウト検証方法。
【請求項３】
請求項１に記載のレイアウト検証方法であって、
前記レイアウト検証としてＤＲＣ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンに検証対象層のレイアウトパターンが含まれているかどうかの情報を付加することを特徴とするレイアウト検証方法。
【請求項４】
請求項１に記載のレイアウト検証方法であって、
前記レイアウト検証としてＬＶＳ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンにおいて接続する前記マクロセルの端子情報を付加することを特徴とするレイアウト検証方法。
【請求項５】
請求項１に記載のレイアウト検証方法であって、
前記レイアウト検証として面積検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンに含まれる検証対象層のレイアウトパターンの面積情報を付加することを特徴とするレイアウト検証方法。
【請求項６】
内部のレイアウトパターンを除いた枠情報及び端子情報を有するマクロセルのレイアウトデータであるフレームデータを含む半導体装置のレイアウトデータについてレイアウト検証を行うレイアウト検証装置であって、
前記マクロセルの内部のレイアウトパターンを除く半導体装置のレイアウトデータからレイアウト検証に必要なデータを抽出するデータ抽出手段と、
前記フレームデータに対応する内部のレイアウトパターンに関する情報のデータである内部フレーム情報データを記憶手段に格納する情報記憶手段と、
前記抽出した半導体装置のレイアウトデータに関するデータに、前記内部フレーム情報データを付加する内部情報付加手段と、
前記内部フレーム情報データを付加された半導体装置のレイアウトデータに関するデータについてレイアウト検証を行う検証手段と
を有することを特徴とするレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
レイアウト検証方法及びレイアウト検証装置に関するものである。
【背景技術】
【０００２】
従来、一般に半導体装置（ＬＳＩ）におけるレイアウト設計では、階層構造をなすレイアウトデータにて設計されている。このレイアウトデータについて各種レイアウト検証を行うには、階層構造をなすレイアウトデータをチップ上に全展開して実レイアウトデータを作成し、実レイアウトデータの全てを対象に各種レイアウト検証を行っている。
【０００３】
しかし、ＬＳＩの高機能化、高集積化に伴い、レイアウトデータ量が増加している一方で、ＬＳＩの開発期間の短縮化が望まれている。このため、レイアウトデータの作成期間を短縮化する必要がある。
【０００４】
レイアウトデータの作成期間を短縮するためには、既に各種レイアウト検証を終えた種々のマクロセルを予め作成しておく。そして、ＬＳＩの用途に合わせて所要のマクロセルをレイアウトし、各マクロセル間の端子間を接続する配線がレイアウトされた配線ブロックを組み合わせて１つのＬＳＩのレイアウトデータを作成する方法がある。
【０００５】
また、近年、半導体設計会社が作成した種々のマクロセルを有するライブラリをユーザに提供し、ユーザがライブラリのマクロセル間の端子間に配線を接続して所望のＬＳＩのレイアウトデータを作成するＣＯＴ（Ｃｕｓｔｏｍｅｒ  Ｏｗｎｅｄ  Ｔｏｏｌｉｎｇ）が行われている。ＣＯＴでは、ユーザに提供されるマクロセルは、技術漏洩を防ぐために枠情報・端子情報のみで中身のパターンが存在しないレイアウトデータを使用する場合が増えている。
【０００６】
このため、ユーザが作成したＬＳＩのレイアウトデータについて各種レイアウト検証を行う際、チップ全体の実レイアウトデータからマクロセルのレイアウトデータを除いた状態となり、残ったレイアウトデータに基づいて各種レイアウト検証を行うことになる。そして、ユーザは、各種レイアウト検証を行ったＬＳＩのレイアウトデータを半導体設計会社に送る。半導体設計会社は、送られてきたＬＳＩのレイアウトデータにマクロセルのレイアウトデータを反映し、そのＬＳＩのレイアウトデータについて各種レイアウト検証を行っている。
【０００７】
ところが、枠情報・端子情報のみで中身のパターンが存在しない下位階層レイアウトデータ（マクロセル）を使用する方法では、各種レイアウト検証のうちデザイン・ルール・チェック（以下、ＤＲＣという）において、下位階層レイアウトデータ（マクロセル）を配置した時の重なりの部分、あるいは上位階層である結線データと下位階層レイアウトデータ（マクロセル）との重なり部分で検証不可能な部分が発生するおそれがある。
【０００８】
従って、下位階層レイアウトデータ（マクロセル）のレイアウトデータを反映した実レイアウトデータのＤＲＣで新たなエラーが見つかる場合があるこのため、ＤＲＣクリーン、つまり、ＤＲＣでエラーがなくなるまでに多大の時間を必要とし、ＬＳＩの開発期間の短縮化を図ることができない。
【０００９】
そこで、マクロセルの外形枠から設計基準値の幅のレイアウトデータ抽出領域を設定し、また、各マクロセル間を接続する配線パターンをレイアウトする配線ブロックの境界線から設計基準値の幅の配線データ抽出領域を設定する。そして、上記のレイアウトデータ抽出領域及び配線データ抽出領域と、マクロセルを除いたレイアウトデータに基づいてＤＲＣを行っていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−１２５００７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の下位階層レイアウトデータであるマクロセルのレイアウトデータを除去する方法では、マクロセルのレイアウトデータを考慮していない。レイアウト検証のうち、アンテナ検証、面積検証、密度検証では、検証領域のレイアウトデータに含まれる検証対象層の総パターン面積に基づいて検証の良否の判定をするため、精度良く検証を行うことができなかった。そして、レイアウトデータの不良を見落とした場合は、シミュレーションと異なる動作となり、ＬＳＩの不良を招く可能性がある。
【００１２】
従って、階層構造をなすレイアウトデータ及び配線のレイアウトデータをチップ上に全展開した実レイアウトデータのすべてを対象としてアンテナ検証、面積検証、密度検証を実行しなければならない。このため、レイアウト検証に多大の時間を必要とし、レイアウトデータの作成期間の短縮化を図ることができない。
【００１３】
また、ＣＯＴでは、半導体設計会社がＬＳＩのレイアウトデータにマクロセルのレイアウトデータを反映してアンテナ検証、面積検証、密度検証を行うと、エラーを検出する可能性がある。この結果、ユーザがレイアウトデータを修正する必要があり、手戻りが生じてレイアウトデータの作成期間が長期化してしまう。
【００１４】
このレイアウト検証方法及びレイアウト検証装置は、レイアウトデータの作成期間を短縮することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一側面によれば、レイアウト検証方法は、内部のレイアウトパターンを除いた枠情報及び端子情報を有するマクロセルのレイアウトデータであるフレームデータを含む半導体装置のレイアウトデータについてレイアウト検証を行うレイアウト検証方法であって、前記マクロセルの内部のレイアウトパターンを除く半導体装置のレイアウトデータからレイアウト検証に必要なデータを抽出するデータ抽出工程と、前記フレームデータに対応する内部のレイアウトパターンに関する情報のデータである内部フレーム情報データを記憶手段に格納する情報記憶工程と、前記抽出した半導体装置のレイアウトデータに関するデータに、前記内部フレーム情報データを付加する内部情報付加工程と、前記内部フレーム情報データを付加された半導体装置のレイアウトデータに関するデータについてレイアウト検証を行う検証工程とを有する。
【発明の効果】
【００１６】
本発明の一側面によれば、レイアウト検証方法及びレイアウト検証装置は、レイアウトデータの作成期間を短縮することができる。
【図面の簡単な説明】
【００１７】
【図１】検証装置の概略構成図である。
【図２】レイアウト検証の概略説明図である。
【図３】アンテナ検証の説明図である。
【図４】アンテナ検証情報データの説明図である。
【図５】アンテナ検証の説明図である。
【図６】アンテナ検証の説明図である。
【図７】アンテナ検証の説明図である。
【図８】アンテナ検証の説明図である。
【図９】ＤＲＣ検証の説明図である。
【図１０】ＤＲＣ検証の説明図である。
【図１１】ＬＶＳ検証の説明図である。
【図１２】ＬＶＳ検証の説明図である。
【図１３】面積検証の説明図である。
【図１４】密度検証の説明図である。
【図１５】密度検証の説明図である。
【発明を実施するための形態】
【００１８】
以下、実施形態を図１〜図１５に従って説明する。
図１は、レイアウト検証処理を実施するためのコンピュータシステムの概略構成図である。
【００１９】
図１に示すように、このコンピュータ（検証装置）１１は、一般的なＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）装置からなり、中央処理装置（以下、ＣＰＵという）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及び、ドライブ装置１７を備え、それらはバス１８を介して相互にデータの授受を行っている。
【００２０】
ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、レイアウト検証等の必要な処理を実現する。メモリ１３は、各種処理を提供するために必要なプログラムとデータを格納する。メモリ１３は、通常、キャッシュ・メモリ、システム・メモリおよびディスプレイ・メモリを含む。
【００２１】
表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これにはＣＲＴ、ＬＣＤ、ＰＤＰ等が用いられる。入力装置１６は、ユーザからの要求や指示、パターン、パラメータの入力に用いられ、これにはキーボードおよびマウス装置（図示せず）等が用いられる。
【００２２】
記憶装置１４は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置を含む。この記憶装置１４には、各種レイアウト検証を行うためのプログラムデータとファイルが格納されている。そして、ＣＰＵ１２は、入力装置１６による指示に応答して、記憶装置１４に格納されている。プログラム、データをメモリ１３へ転送し、それを実行する。
【００２３】
ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムデータを読み出し、それを記憶装置１４に格納する。
【００２４】
記録媒体１９としては、磁気テープ（ＭＴ）、メモリカード、フレキシブルディスク、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、…）、光磁気ディスク（ＭＯ、ＭＤ、…）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１９に、上述のプログラムデータを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。
【００２５】
尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、一旦他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。
【００２６】
次に上記の検証装置１１を用いた、内部のレイアウトパターン（内部パターン）を除く、枠情報、端子情報を持つマクロセルのレイアウトパターンであるフレーム（ＦＲＡＭＥ）ＧＤＳを含むＬＳＩのレイアウト検証について説明する。
【００２７】
図２は、ＣＰＵ１２が実行するフレームＧＤＳを含むＬＳＩのレイアウトデータ２０のレイアウト検証２１の概略説明図である。本実施形態では、レイアウト検証２１として、アンテナ検証、ＤＲＣ、ＬＶＳ（Ｌａｙｏｕｔ  ｖｓ  Ｓｃｈｅｍａｔｉｃ）、密度検証、面積検証を行う。
【００２８】
ここで、アンテナ検証とは、ＬＳＩのプロセス工程においてゲート酸化膜が受けるチャージング・ダメージを防ぐため、アンテナ比(ネット毎に接続されるゲートの総パターン面積とそのゲートに接続されるメタル配線の総パターン面積の比)が基準値以内か否かをＣＰＵ１２が検証することをいう。
【００２９】
また、ゲート酸化膜が受けるチャージング・ダメージとは、メタル配線の加工を行う際にメタル配線層をプラズマエッチングすることで、メタル配線層のエッチング面よりチャージされる電荷によりＭＯＳトランジスタのゲート酸化膜がダメージを受けることをいう。
【００３０】
従って、ネット毎に、ゲートの総パターン面積と、そのゲートに接続されるメタル配線の総パターン面積との比率を基準値以内にする必要がある。また、ネットに保護ダイオードが接続されていれば、そこからチャージを逃がすことができるためそのネットをアンテナ検証の対象外とすることができる。
【００３１】
また、面積検証とは、ＬＳＩのレイアウトデータに含まれる検証対象層のパターン面積が基準値以内又は基準値以上かどうか検証することをいう。例えば、ＬＳＩのレイアウトデータに含まれるゲートの総パターン面積は、ＬＳＩの信頼性に影響するため、基準値以内にする必要がある。ＣＰＵ１２は、ＬＳＩのレイアウトデータからゲートの総パターン面積を求めて基準値以内か否かどうかを判定するようになっている。
【００３２】
さらに、密度検証とは、検証領域において、レイアウトデータに含まれる検証対象層のレイアウトパターンの密度が基準値以内又は基準値以上かどうかをＣＰＵ１２が検証することをいう。
【００３３】
検証ルールデータ２２は、アンテナ検証、ＤＲＣ、ＬＶＳ、密度検証、面積検証などのレイアウト検証２１のために使用されるレイアウト検証ルールに必要なデータであって、記憶装置１４に記憶されている。
【００３４】
ＣＰＵ１２は、検証ルールデータ２２に基づいて、記憶装置１４に事前に検証のために格納されたレイアウトデータ２０について上記のレイアウト検証２１を行う。レイアウト検証２１では、レイアウトデータ２０に含まれるマクロセルの内部パターンを考慮していないため、精度良く検証することができない。
【００３５】
本実施形態では、各フレームＧＤＳに対応するマクロセルの内部パターンの情報を有するフレームＧＤＳ情報データ２３が記憶装置１４に記憶されている（情報記憶工程、情報記憶手段）。
【００３６】
そして、ＣＰＵ１２は、マクロセルの内部パターンを除くレイアウトデータ２０からレイアウト検証に必要なデータを抽出し（データ抽出工程、データ抽出手段）。次に、ＣＰＵ１２は、抽出したレイアウトデータ２０に関するデータに、フレームＧＤＳ情報データ２３を付加する（内部情報付加工程、内部情報付加手段）。続いて、ＣＰＵ１２は、フレームＧＤＳ情報データ２３を付加されたレイアウトデータ２０に関するデータについてレイアウト検証２１を行う（検証工程、検証手段）。
【００３７】
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に基づいて、マクロセルの内部パターンを考慮してレイアウトデータ２０についてレイアウト検証２１を行うことができる。
【００３８】
次に、ＣＰＵ１２が、レイアウトデータ２０について、検証ルールデータ２２、フレームＧＤＳ情報データ２３を使って、アンテナ検証、ＤＲＣ、ＬＶＳ、密度検証、面積検証のレイアウト検証２１を行う場合について詳細を説明する。
【００３９】
（アンテナ検証）
フレームＧＤＳ情報データ２３には、アンテナ検証のためのマクロセルの内部パターンの情報（アンテナ検証情報）として、フレームＧＤＳ毎に、メタル層のパターン面積（以下、メタル面積という）、ゲートのパターン面積（以下、ゲート面積という）、ダイオードの接続情報がそれぞれ記憶されている。
【００４０】
例えば、図３に示す内部パターン３１を持つマクロセル３２の場合、フレームＧＤＳ情報データ２３は、図４に示すような、アンテナ検証情報のデータ（以下、アンテナ検証情報データという）３５で表現される。
【００４１】
図３において、内部パターン３１は、トランジスタＴｒ１，Ｔｒ２の電極パターンＰＴ１，ＰＴ２、トランジスタＴｒ１，Ｔｒ２のゲートパターンＰＧ１，ＰＧ２、入力端子ＩＮ１，ＩＮ２の端子パターンＰＩ１，ＰＩ２、出力端子ＯＵＴ１，ＯＵＴ２の端子パターンＰＯ１，ＰＯ２、配線レイアウトパターンＰＬ１〜ＰＬ８を含む。
【００４２】
このマクロセル３２には、第１〜第４ネットＩＮ１，ＩＮ２，ＯＵＴ１，ＯＵＴ２を有している。
第１ネットＩＮ１は、端子パターンＰＩ１から配線レイアウトパターンＰＬ１を介してゲートパターンＰＧ１までの経路をいう。第２ネットＩＮ２は、端子パターンＰＩ２から配線レイアウトパターンＰＬ２，ＰＬ３を介してゲートパターンＰＧ２までの経路をいう。
【００４３】
第３ネットＯＵＴ１は、端子パターンＰＯ１から配線レイアウトパターンＰＬ４，ＰＬ５，ＰＬ６を介して電極パターン（トランジスタＴｒ１のドレイン領域）ＰＴ１までの経路をいう。第４ネットＯＵＴ２は、端子パターンＰＯ２から配線レイアウトパターンＰＬ７，ＰＬ８を介して電極パターン（トランジスタＴｒ２のドレイン領域）ＰＴ２までの経路をいう。
【００４４】
この内部パターン３１は、下層から順に上層に向かって生成される第１メタル層、第２メタル層、第３メタル層を有している。
そして、第１〜第３メタル層のうち、最下層の第１メタル層には、トランジスタＴｒ１，Ｔｒ２の電極パターンＰＴ１，ＰＴ２が形成されているとともに、第１ネットＩＮ１を構成する端子パターンＰＩ１、配線レイアウトパターンＰＬ１が形成されている。
【００４５】
また、第１メタル層には、第２ネットＩＮ２を構成する配線レイアウトパターンＰＬ３が形成されるとともに、第４ネットＯＵＴ２を構成する配線レイアウトパターンＰＬ８が形成されている。
【００４６】
また、第１メタル層の上層の第２メタル層には、第２ネットＩＮ２を構成する端子パターンＰＩ２、配線レイアウトパターンＰＬ２が形成されているとともに、第３ネットＯＵＴ１を構成する端子パターンＰＯ１、配線レイアウトパターンＰＬ４，ＰＬ６が形成される。また、第２メタル層には、第４ネットＯＵＴ２を構成する端子パターンＰＯ２、配線レイアウトパターンＰＬ７が形成されている。
【００４７】
さらに、第１〜第３メタル層のうち、最上層の第３メタル層には、第３ネットＯＵＴ１を構成する配線レイアウトパターンＰＬ５が形成されている。
従って、第１〜第４ネットＩＮ１，ＩＮ２，ＯＵＴ１，ＯＵＴ２は、第１メタル層、第２メタル層、第３メタル層にそれぞれ形成される各パターンが構成される。
【００４８】
さらに、内部パターン３１は、第１〜第３メタル層の下層に生成されるゲート用の層を有し、そのゲート用の層にはゲートパターンＰＧ１，ＰＧ２が形成されている。
アンテナ検証情報データ３５は、マクロセル３２が有する第１〜第４ネットＩＮ１，ＩＮ２，ＯＵＴ１，ＯＵＴ２に対応する第１〜第４データＤ１〜Ｄ４を有している。第１〜第４データＤ１〜Ｄ４には、第１〜第３メタル層のメタル面積、ゲート面積、及び、ダイオード接続情報がそれぞれ記述されている。
【００４９】
第１ネットＩＮ１に対する第１データＤ１は、第１ネットＩＮ１の端子パターンＰＩ１に、面積「０．１０μｍ２」のゲートパターンＰＧ１、面積「１．００μｍ２」の第１メタル層の配線レイアウトパターンＰＬ１が接続されていることを示すデータである。
【００５０】
第２ネットＩＮ２に対する第２データＤ２は、第２ネットＩＮ２の端子パターンＰＩ２に、面積「０．１５μｍ２」のゲートパターンＰＧ２、面積「０．５０μｍ２」の第２メタル層の配線レイアウトパターンＰＬ２が接続されていることを示すデータである。
【００５１】
なお、第２データＤ２では、端子パターンＰＩ２と配線レイアウトパターンＰＬ２との間に接続される配線レイアウトパターンＰＬ３のデータは含まれていない。
これは、アンテナ検証において、配線レイアウトパターンＰＬ３が第２ネットＩＮ２の端子パターンＰＩ２に接続されていないものとみなしている。つまり、ＬＳＩのプロセス工程において、第１メタル層、第２メタル層、第３メタル層の順で生成するため、第１メタル層の配線レイアウトパターンＰＬ３を生成するときには端子パターンＰＩ２には接続されていない。従って、アンテナ検証では、ＣＰＵ１２は、第１メタル層の配線レイアウトパターンＰＬ３が端子パターンＰＩ２に接続されていないものとみなしている。
【００５２】
第３ネットＯＵＴ１に対する第３データＤ３は、第３ネットＯＵＴ１の端子パターンＰＯ１に、２つのパターンを合わせて面積「０．３０μｍ２」の配線レイアウトパターンＰＬ４，ＰＬ６、面積「０．３０μｍ２」の配線レイアウトパターンＰＬ５が接続されていることを示すデータである。また、第３データＤ３は、第３ネットＯＵＴ１の端子パターンＰＯ１に、トランジスタＴｒ１のドレイン・ソース間に形成されるダイオードに接続され、第３メタル層でのアンテナ検証を行うときには、そのダイオードが考慮されることを示すデータも含んでいる。
【００５３】
これは、ＬＳＩのプロセス工程において、第１メタル層、第２メタル層、第３メタル層の順で生成するため、第１及び第２メタル層を生成するときには、第３ネットＯＵＴ１の端子パターンＰＯ１にトランジスタＴｒ１のドレイン・ソース間に形成されるダイオードが接続されていない。従って、第１及び２メタル層でのアンテナ検証を行うときには、ＣＰＵ１２は、トランジスタＴｒ１のドレイン・ソース間に形成されるダイオードは考慮しない。
【００５４】
第４ネットＯＵＴ２に対する第４データＤ４は、第４ネットＯＵＴ２の端子パターンＰＯ２は、面積「０．３０μｍ２」の配線レイアウトパターンＰＬ７が接続されていることを示している。また、第４データＤ４は、第４ネットＯＵＴ２の端子パターンＰＯ２に、トランジスタＴｒ２のドレイン・ソース間に形成されるダイオードに接続され、第２及び第３メタル層でのアンテナ検証を行うときには、そのダイオードが考慮されることを示すデータも含んでいる。
【００５５】
因みに、第１メタル層の配線レイアウトパターンＰＬ８は、第４ネットＯＵＴ２の端子パターンＰＯ２に第１メタル層より上層の第２メタル層の配線レイアウトパターンＰＬ７を介して接続されるため、ＣＰＵ１２は、アンテナ検証では第４ネットＯＵＴ２の端子パターンＰＯ２に配線レイアウトパターンＰＬ８が接続されていないものとみなしている。
【００５６】
ＣＰＵ１２は、図５に示すマクロセル３２のフレームＧＤＳ４４を含むレイアウトデータ４５から、図６に示すように、第１メタル層におけるメタル面積、ゲート面積、ダイオードの接続情報を第１抽出結果Ｄｅ１として第１〜第４ネットＯＵＴ１，ＯＵＴ２，ＩＮ１，ＩＮ２毎に抽出する。また、図７に示すように、第２メタル層におけるメタル面積、ゲート面積、ダイオードの接続情報を第１抽出結果Ｄｅ１として第１〜第４ネットＯＵＴ１，ＯＵＴ２，ＩＮ１，ＩＮ２毎に抽出する。さらに、図８に示すように、第３メタル層におけるメタル面積、ゲート面積、ダイオードの接続情報を第１抽出結果Ｄｅ１として第１〜第４ネットＯＵＴ１，ＯＵＴ２，ＩＮ１，ＩＮ２毎に抽出する。
【００５７】
次に、ＣＰＵ１２は、図６〜８に示すように、フレームＧＤＳ情報データ２３に記憶されている上記のマクロセル３２のアンテナ検証情報データ３５に基づいて、第１抽出結果Ｄｅ１のメタル面積、ゲート面積、ダイオードの接続情報に、マクロセル３２の内部パターンのメタル面積、ゲート面積、ダイオードの接続情報をそれぞれ付加して第２抽出結果Ｄｅ２を求める。
【００５８】
すなわち、ＣＰＵ１２は、第１抽出結果Ｄｅ１に、マクロセル３２の内部パターンのメタル面積、ゲート面積、ダイオードの接続情報を付加することで、マクロセル３２の内部パターン３１を含んだレイアウトデータ４５のメタル面積、ゲート面積、ダイオードの接続情報を第２抽出結果Ｄｅ２として抽出している。
【００５９】
これにより、図６に示すように、第１メタル層の第２抽出結果Ｄｅ２では、第１抽出結果Ｄｅ１から第１ネットＩＮ１において、メタル面積が「２．５０μｍ２」、ゲート面積が「０．１０μｍ２」になる。
【００６０】
図７に示すように、第２メタル層の第２抽出結果Ｄｅ２では、第１抽出結果Ｄｅ１から第３ネットＯＵＴ１において、メタル面積が「２．３０μｍ２」になる。また、第４ネットＯＵＴ２において、メタル面積が「１．３０μｍ２」、ダイオードが「有り」になる。さらに、第１ネットＩＮ１において、ゲート面積が「０．１０μｍ２」になる。さらにまた、第２ネットＩＮ２において、メタル面積が「１．８０μｍ２」、ゲート面積が「０．１５μｍ２」になる。
【００６１】
図８に示すように、第３メタル層の第２抽出結果Ｄｅ２では、第１抽出結果Ｄｅ１から第３ネットＯＵＴ１において、メタル面積が「０．３０μｍ２」、ダイオードが「有り」になる。また、第４ネットＯＵＴ２において、ダイオードが「有り」になる。さらに、第１ネットＩＮ１において、ゲート面積が「０．１０μｍ２」になる。さらにまた、第２ネットＩＮ２において、ゲート面積が「０．１５μｍ２」になる。
【００６２】
続いて、図６〜８に示すように、ＣＰＵ１２は、第２抽出結果に基づいて、各メタル層のアンテナ比Ｒａを算出する。
図６に示すように、第１メタル層のアンテナ比Ｒａは、第３ネットＯＵＴ１がアンテナ比「１０」、第４ネットＯＵＴ２がアンテナ比「１０」、第１及び第２ネット「ＩＮ１，ＩＮ２」がダイオードと接続しているため算出不要となる。
【００６３】
図７に示すように、第２メタル層のアンテナ比Ｒａは、第３ネットＯＵＴ１がアンテナ比「２３」、第４及び第２ネット「ＯＵＴ２，ＩＮ２」がダイオードと接続しているため算出不要、第１ネットＩＮ１はメタル面積が「０」のため算出不要となる。
【００６４】
図８に示すように、第３メタル層のアンテナ比Ｒａは、第３ネットＯＵＴ１がダイオードと接続しているため算出不要、第４、第１及び第２ネットＯＵＴ２，ＩＮ１，ＩＮ２がメタル面積「０．００μｍ２」、つまり第３メタル層のレイアウトパターンと接続していないため算出不要となる。
【００６５】
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているアンテナ検証情報データ３５に基づいて、マクロセル３２の内部パターン３１を考慮してレイアウトデータ４５のアンテナ検証を行うことができる。
（ＤＲＣ検証）
ＤＲＣ検証において、検証対象層のレイアウトパターンに接続されるレイアウトパターンに基づいて検証する場合がある。例えば、検証対象層のレイアウトパターンに接続されるレイアウトパターンに対して設計基準値の間隔を空けてその他のレイアウトパターンを配置しているかどうか検証する。
【００６６】
従って、ＣＰＵ１２は、レイアウトデータ２０から検証対象層のレイアウトパターンに接続するレイアウトパターンを抽出する必要がある。このため、フレームＧＤＳ情報データ２３は、ＤＲＣ検証のための内部パターンの情報（以下、ＤＲＣ検証情報という）として、マクロセル毎に検証対象層のレイアウトパターンに接続する端子パターンと、その端子パターンの座標が記憶されている。
【００６７】
例えば、ＤＲＣ検証では、図９に示すレイアウトデータ４６のように、第１メタル層の配線レイアウトパターンＰＬＡと高電圧領域認識用の層のレイアウトパターンＰＬＢを論理和したＤＲＣ用の層（Ｄｅｒｉｖｅｄ  Ｌａｙｅｒ）である「ＭＥＴ１Ｈ」の層のレイアウトパターンＰＬＣに基づいて検証する。また、フレームＧＤＳ５０は、対応するマクロセルの内部パターンにおいて、第１ネットＩＮ１ａの端子パターンＰＩ１ａに「ＭＥＴ１Ｈ」の層のレイアウトパターンが接続されているものとする。
【００６８】
この場合、フレームＧＤＳ情報データ２３には、図１０に示すフレームＧＤＳ５０のＤＲＣ検証情報のデータ（以下、ＤＲＣ検証情報データという）５１が記憶されている。
ＤＲＣ検証情報データ５１は、フレームＧＤＳ５０に対応するマクロセルの内部パターンにおいて第１ネットＩＮ１ａの端子パターン（座標「１００，９０」）ＰＩ１ａに、「ＭＥＴ１Ｈ」の層のレイアウトパターンが接続されていることを示すデータである。
【００６９】
このようなＤＲＣ検証では、まず、ＣＰＵ１２は、レイアウトデータ４６において、第１メタル層の配線レイアウトパターンＰＬＡと高電圧領域認識用の層のレイアウトパターンＰＬＢを論理和したＤＲＣ用の層である「ＭＥＴ１Ｈ」の層のレイアウトパターンＰＬＣを抽出する。
【００７０】
そして、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているＤＲＣ検証情報データ５１に基づいて、第１ネットＩＮ１ａの端子パターンＰＩ１ａをＤＲＣ用の層である「ＭＥＴ１Ｈ」の層として認識する。
【００７１】
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているＤＲＣ検証情報データ５１に基づいて、フレームＧＤＳ５０に対応するマクロセルの内部パターンを考慮してレイアウトデータ４６のＤＲＣ検証を行うことができる。
（ＬＶＳ検証）
マクロセルにおいて１つのネットが複数の端子を備える場合（例えば、電源端子やグランド端子）がある。例えば、図１１に示すフレームＧＤＳ５５は、ネットＶＳＳの端子パターンＰＸ，ＰＹを２つ有し、対応するマクロセルの内部パターンにおいてネットＶＳＳの端子パターンＰＸと端子パターンＰＹが接続されているものとする。
【００７２】
ＣＰＵ１２は、フレームＧＤＳ５５についてＬＶＳ検証を行うと、ネットＶＳＳの端子パターンＰＸ，ＰＹが、異なるネットに同じネットの端子が存在する「ＯＰＥＮ」というエラーであると判定する。つまり、フレームＧＤＳ５５に対応するマクロセルの内部パターンにおいて、ネットＶＳＳの端子パターンＰＸと端子パターンＰＹが接続されているにもかかわらず、ＣＰＵ１２は、ネットＶＳＳの端子パターンＰＸと端子パターンＰＹが接続されていないと認識して期待通りの検証結果を得ることができない。
【００７３】
このため、フレームＧＤＳ情報データ２３には、フレームＧＤＳ５５のＬＶＳ検証のためのマクロセルの内部パターンの情報（以下、ＬＶＳ検証情報という）として、図１２に示すＬＶＳ検証情報のデータ（以下、ＬＶＳ検証情報データという）５９が記憶されている。
【００７４】
ＬＶＳ検証情報データ５９は、ネットＶＳＳの端子パターンＰＸ，ＰＹが座標「０，１００」と座標「１００，１０」に２つ存在することを示すデータである。
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている上記のＬＶＳ検証情報データ５９に基づいて、フレームＧＤＳ５５のネットＶＳＳの端子パターンＰＸと端子パターンＰＹが接続していることを認識してＬＶＳ検証を行うことができる。
（面積検証）
図５に示すレイアウトデータ４５についてゲートの面積検証を行う場合、ＣＰＵ１２は、マクロセル３２の内部パターンを除いたレイアウトデータ４５からゲート面積を抽出する。ＣＰＵ１２は、マクロセル３２の内部パターン３１に含まれるゲート面積を考慮していないため、レイアウトデータ４５のゲート面積を正確に抽出することができない。
【００７５】
このため、フレームＧＤＳ情報データ２３には、面積検証のためのフレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１の情報（以下、面積検証情報という）として、内部パターン３１に含まれるゲート面積が記憶されている。
【００７６】
図５に示すマクロセル３２の内部パターンには、「１０μｍ２」のゲートパターンＰＧ１，ＰＧ２が含まれているものとする。
この場合、フレームＧＤＳ情報データ２３には、図１３に示すフレームＧＤＳ４４の面積検証情報のデータ（以下、面積検証情報データという）６１が記憶されている。
【００７７】
面積検証情報データ６１は、マクロセル３２の内部パターン３１に「１０μｍ２」のゲートパターンＰＧ１，ＰＧ２が含まれていることを示すデータである。
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている面積検証情報データ６１に基づいて、フレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１に含まれるゲート面積を認識して面積検証を行うことができる。
（密度検証）
図１４に示すレイアウトデータ６５について第２メタル層のレイアウトパターンＰＺの密度検証を行う場合、ＣＰＵ１２は、予め定めた面積を有した検証領域Ａ１がレイアウトデータ６５の各位置に当てはまるようにその配置位置を順次移動させる。ＣＰＵ１２は、検証領域Ａ１の位置を移動させる毎に、その検証領域Ａ１内の第２メタル層のメタル面積を抽出する。そして、ＣＰＵ１２は、抽出した第２メタル層のメタル面積と検証領域Ａ１の面積に基づいて、検証領域Ａ１内の第２メタル層のレイアウトパターンＰＺの密度を算出する。ＣＰＵ１２は、その算出した値が設計基準値を超えていないかどうか検証する。
【００７８】
例えば、検証領域Ａ１が図１４に示す位置に移動した場合、検証領域Ａ１の面積Ｓｖ１を「１００μｍ２」、フレームＧＤＳ６７に対応するマクロセルの内部パターンを除く検証領域Ａ１内の第２メタル層のメタル面積Ｓｍ１を「３０μｍ２」、検証領域Ａ１内のフレームＧＤＳ６７の面積Ｓｖ２を「２５μｍ２」、検証領域Ａ１内のフレームＧＤＳ６７上にある第２メタル層の端子パターンＰＯのメタル面積Ｓｍ２を「１μｍ２」、最大密度検証の基準値Ｖｄ１を「８０％」とする。
【００７９】
この場合、ＣＰＵ１２は、フレームＧＤＳ６７に対応するマクロセル内の第２メタル層のレイアウトパターンを考慮していないため、検証領域Ａ１内の第２メタル層のレイアウトパターンＰＺを正確に算出することができない。
【００８０】
このため、フレームＧＤＳ情報データ２３には、密度検証のためのフレームＧＤＳ６７に対応する内部パターンの情報（以下、密度検証情報という）として、図１５に示す密度検証情報のデータ（以下、密度検証情報データという）６８が記憶されている。
【００８１】
密度検証情報データ６８は、フレームＧＤＳ６７のフレームデータの層を示すデータである。
密度検証において、まず、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている上記の密度検証情報データ６８に基づいて、検証領域Ａ１内の第２メタル層のメタル面積Ｓｍ３を求める。
【００８２】
詳述すると、最初に、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている上記の密度検証情報データ６８に基づいて、検証領域Ａ１内のフレームＧＤＳ６７の面積Ｓｖ２（２５μｍ２）を求める。
【００８３】
そして、ＣＰＵ１２は、検証領域Ａ１内のフレームＧＤＳ６７には、その領域に所定の密度（例えば、密度検証の基準値Ｖｄ１「８０％」）Ｖｄ２の第２メタル層のレイアウトパターンＰＺが存在すると想定し、検証領域Ａ１内のフレームＧＤＳ６７に含まれる第２メタル層のメタル面積Ｓｍ３を求める。
【００８４】
従って、検証領域Ａ１内のフレームＧＤＳ６７に含まれる第２メタル層のメタル面積Ｓｍ３は、
Ｓｍ３＝（Ｓｖ２×Ｖｄ２）−Ｓｍ２
とあらわせる。
【００８５】
ここで、「Ｓｖ２」は検証領域Ａ１内のフレームＧＤＳ６７の面積（２５μｍ２）、「Ｖｄ２］は所定の密度（８０％）、「Ｓｍ２」は検証領域Ａ１内のフレームＧＤＳ６７上にある第２メタル層の端子パターンＰＯのメタル面積（１μｍ２）である。
【００８６】
従って、ＣＰＵ１２は、検証領域Ａ１内のフレームＧＤＳ６７に対応するマクロセルの内部パターンに含まれる第２メタル層のメタル面積Ｓｍ３を「１９μｍ２」と算出する。
次に、ＣＰＵ１２は、検証領域Ａ１内の第２メタル層のレイアウトパターンの密度Ｖｄ３を以下の式から求める。
Ｖｄ３＝（Ｓｍ１＋Ｓｍ３）／Ｓｖ１
ここで、「Ｓｍ１」はフレームＧＤＳ６７に対応するマクロセルの内部パターンを除く検証領域Ａ１内の第２メタル層のメタル面積（３０μｍ２）、「Ｓｍ３」は検証領域Ａ１内のフレームＧＤＳ６７に対応するマクロセルの内部パターンに含まれる第２メタル層のメタル面積（１９μｍ）、「Ｓｖ１」は検証領域Ａ１の面積（１００μｍ２）である。
【００８７】
これにより、ＣＰＵ１２は、検証領域Ａ１内の第２メタル層のレイアウトパターンの密度Ｖｄ３を「４９％」と求める。
従って、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている密度検証情報データ６８に基づいて、フレームＧＤＳ６７に対応するマクロセルの内部パターンに含まれる第２メタル層のメタル面積を考慮して検証領域Ａ１内の第２メタル層の密度検証を行うことができる。
【００８８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ＣＰＵ１２が、各フレームＧＤＳに対応するマクロセルの内部パターンの情報を有するフレームＧＤＳ情報データ２３を記憶装置１４に記憶する。ＣＰＵ１２が、フレームＧＤＳ情報データ２３に基づいて、フレームＧＤＳに対応するマクロセルの内部パターンを考慮してレイアウトデータ２０のレイアウト検証２１を行うようにした。
【００８９】
従って、ＣＰＵ１２は、レイアウトデータ２０に含まれるフレームＧＤＳに対応するマクロセルの内部パターンを考慮するため、精度良くレイアウトデータ２０のレイアウト検証２１を行うことができる。この結果、レイアウトデータ２０の作成期間を短縮することができる。
【００９０】
（２）アンテナ検証を行うとき、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているアンテナ検証情報データ３５に基づいて、フレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１を考慮してレイアウトデータ４５のアンテナ検証を行うことができる。
【００９１】
従って、ＣＰＵ１２は、フレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１を考慮するため精度良くレイアウトデータ４５のアンテナ検証を行うことができる。
（３）ＤＲＣ検証を行うとき、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているＤＲＣ検証情報データ５１に基づいて、フレームＧＤＳ５０に対応するマクロセルの内部パターンを考慮してレイアウトデータ４６のＤＲＣ検証を行うことができる。
【００９２】
従って、ＣＰＵ１２は、フレームＧＤＳ５０に対応するマクロセルの内部パターンを考慮するため精度良くレイアウトデータ４６のＤＲＣ検証を行うことができる。
（４）ＬＶＳ検証を行うとき、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されているＬＶＳ検証情報データ５９に基づいて、フレームＧＤＳ５５に対応するマクロセルの内部パターンを考慮してレイアウトデータのＬＶＳ検証を行うことができる。
【００９３】
従って、ＣＰＵ１２は、フレームＧＤＳ５５に対応するマクロセルの内部パターンを考慮するため精度良くレイアウトデータのＬＶＳ検証を行うことができる。
（５）面積検証を行うとき、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている面積検証情報データ６１に基づいて、フレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１を考慮してレイアウトデータ４５の面積検証を行うことができる。
【００９４】
従って、ＣＰＵ１２は、フレームＧＤＳ４４に対応するマクロセル３２の内部パターン３１を考慮するため精度良くレイアウトデータ４５の面積検証を行うことができる。
（６）密度検証を行うとき、ＣＰＵ１２は、フレームＧＤＳ情報データ２３に記憶されている密度検証情報データ６８に基づいて、フレームＧＤＳ６７に対応するマクロセルの内部パターンを考慮してレイアウトデータ６５の密度検証を行うことができる。
【００９５】
従って、ＣＰＵ１２は、フレームＧＤＳ６７に対応するマクロセルの内部パターンを考慮するため精度良くレイアウトデータ６５の密度検証を行うことができる。
尚、上記実施の形態は、以下の態様で実施してもよい。
【００９６】
・ＣＰＵ１２は、フレームＧＤＳを含むレイアウトデータについてＤＲＣ検証を行う場合、フレームＧＤＳに対応するマクロセルの内部パターンにて発生したエラーフラグを出力しないようにしてもよい。
【００９７】
詳しくは、ＣＰＵ１２は、ＤＲＣ検証において、レイアウトデータのエラーフラグを抽出する。次に、ＣＰＵ１２は、図１５に示す密度検証情報データ６８と同じフレームＧＤＳのフレームデータの層を示すデータに基づいて、抽出したレイアウトデータのエラーフラグからフレームＧＤＳ領域内に完全に包含されるエラーフラグを削除し、フレームＧＤＳ領域内のエラーフラグを除いたレイアウトデータのエラーフラグを出力する。
【００９８】
・ＣＰＵ１２は、フレームＧＤＳ情報データ２３に基づいて、レイアウト検証２１として外部パターン存在検証を行ってもよい。外部パターン存在検証は、ＣＰＵ１２がフレームＧＤＳの領域内にマクロセルの内部パターン以外のレイアウトパターンが存在するかどうか判定することをいう。
【００９９】
従来、ＣＰＵは、フレームＧＤＳ名のデータを含んだ検証ルールデータ２２に基づいて、フレームＧＤＳの端子パターンと、フレームＧＤＳの領域内に存在する検証対象層のレイアウトパターンを抽出する。そして、ＣＰＵは、抽出したフレームＧＤＳの領域内に存在する検証対象層のレイアウトパターンからフレームＧＤＳの端子パターンを除いたレイアウトパターンをエラーフラグとして出力していた。
【０１００】
つまり、フレームＧＤＳを含むレイアウトデータにおいて、マクロセルの端子パターンと接続するためのレイアウトパターンをフレームＧＤＳの領域内に配置する必要がある。このため、ＣＰＵは、抽出したフレームＧＤＳの領域内に存在する検証対象層のレイアウトパターンのうち、マクロセルの端子パターンと接続するためのレイアウトパターンを除いたレイアウトパターンをエラーフラグとして出力していた。
【０１０１】
ＣＰＵ１２では、図１５に示す密度検証情報データ６８と同じフレームＧＤＳのフレームデータの層を示すデータに基づいて、フレームＧＤＳの端子パターンと、フレームＧＤＳの領域内に存在する検証対象層のレイアウトパターンを抽出する。
【０１０２】
従って、レイアウトデータに存在するフレームＧＤＳの数または名前が変更する毎に検証ルールデータ２２を変更する必要が無く、レイアウトデータの作成期間を短縮することができる。
【０１０３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
内部のレイアウトパターンを除いた枠情報及び端子情報を有するマクロセルのレイアウトデータであるフレームデータを含む半導体装置のレイアウトデータについてレイアウト検証を行うレイアウト検証方法であって、
前記マクロセルの内部のレイアウトパターンを除く半導体装置のレイアウトデータからレイアウト検証に必要なデータを抽出するデータ抽出工程と、
前記フレームデータに対応するマクロセルの内部のレイアウトパターンに関する情報のデータである内部フレーム情報データを記憶手段に格納する情報記憶工程と、
前記抽出した半導体装置のレイアウトデータに関するデータに、前記内部フレーム情報データを付加する内部情報付加工程と、
前記内部フレーム情報データを付加された半導体装置のレイアウトデータに関するデータについてレイアウト検証を行う検証工程と
を有することを特徴とするレイアウト検証方法。
（付記２）
付記１に記載のレイアウト検証方法であって、
前記レイアウト検証としてアンテナ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルのネット毎のレイアウトパターンの面積、ゲートパターンの面積、及び、ダイオードの接続情報を付加することを特徴とするレイアウト検証方法。
（付記３）
付記１に記載のレイアウト検証方法であって、
前記レイアウト検証としてＤＲＣ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンに検証対象層のレイアウトパターンが含まれているかどうかの情報を付加することを特徴とするレイアウト検証方法。
（付記４）
付記１に記載のレイアウト検証方法であって、
前記レイアウト検証としてＬＶＳ検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンにおいて接続する前記マクロセルの端子情報を付加することを特徴とするレイアウト検証方法。
（付記５）
付記１に記載のレイアウト検証方法であって、
前記レイアウト検証として面積検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記マクロセルの内部のレイアウトパターンに含まれる検証対象層のレイアウトパターンの面積情報を付加することを特徴とするレイアウト検証方法。
（付記６）
付記１に記載のレイアウト検証方法であって、
前記レイアウト検証として密度検証を行うとき、
前記内部情報付加工程において、
前記内部フレーム情報データとして、前記フレームデータの層情報を付加することを特徴とするレイアウト検証方法。
（付記７）
内部のレイアウトパターンを除いた枠情報及び端子情報を有するマクロセルのレイアウトデータであるフレームデータを含む半導体装置のレイアウトデータについてレイアウト検証を行うレイアウト検証装置であって、
前記マクロセルの内部のレイアウトパターンを除く半導体装置のレイアウトデータからレイアウト検証に必要なデータを抽出するデータ抽出手段と、
前記フレームデータに対応する内部のレイアウトパターンに関する情報のデータである内部フレーム情報データを記憶手段に格納する情報記憶手段と、
前記抽出した半導体装置のレイアウトデータに関するデータに、前記内部フレーム情報データを付加する内部情報付加手段と、
前記内部フレーム情報データを付加された半導体装置のレイアウトデータに関するデータについてレイアウト検証を行う検証手段と
を有することを特徴とするレイアウト検証装置。
【符号の説明】
【０１０４】
１４  記憶手段（記憶装置）
２０，４５，６５  半導体装置のレイアウトデータ
２１  レイアウト検証
２３  内部フレーム情報データ（フレームＧＤＳ情報データ）
３１  内部のレイアウトパターン
３２  マクロセル
４４，５０，５５，６６  フレームデータ（フレームＧＤＳ）
【図１】
2011022757.tif 000003
【図２】
2011022757.tif 000004
【図３】
2011022757.tif 000005
【図４】
2011022757.tif 000006
【図５】
2011022757.tif 000007
【図６】
2011022757.tif 000008
【図７】
2011022757.tif 000009
【図８】
2011022757.tif 000010
【図９】
2011022757.tif 000011
【図１０】
2011022757.tif 000012
【図１１】
2011022757.tif 000013
【図１２】
2011022757.tif 000014
【図１３】
2011022757.tif 000015
【図１４】
2011022757.tif 000016
【図１５】
2011022757.tif 000017