(57)【要約】【課題】高耐圧半導体素子の層間絶縁膜とその上層に形成される金属膜との密着性を向上させた高耐圧半導体素子の製造方法及びその構造を提供する。【解決手段】半導体基板1の表面にＭＯＳ部２を形成し、このＭＯＳ部２を有する前記半導体基板上に層間絶縁膜３を形成し、前記層間絶縁膜上にシリコン膜４を形成し、所定温度の酸化雰囲気内で、成膜した前記シリコン膜４を酸化させて酸化シリコン膜５を形成し、前記酸化シリコン膜５及び前記層間絶縁膜３を貫通する開口を形成し、前記酸化シリコン膜上と前記開口内に金属膜６を被着させ、かつ該金属膜６の上層に電極膜７を形成する、各工程を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面にＭＯＳ部を形成し、
このＭＯＳ部を有する前記半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜上にシリコン膜を形成し、
所定温度の酸化雰囲気内で、成膜した前記シリコン膜を酸化させて酸化シリコン膜を形成し、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、
前記酸化シリコン膜上と前記開口内に金属膜を被着させ、かつ該金属膜の上層に電極膜を形成する、各工程を有することを特徴とする高耐圧半導体素子の製造方法。
【請求項２】
半導体基板の表面にプレーナ型またはトレンチ型のゲート構造を有するＭＯＳ部を形成し、
このＭＯＳ部を有する前記半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜上にＣＶＤまたはスパッタリングにより、シリコン膜を形成し、
所定温度の酸化雰囲気内で、成膜した前記シリコン膜を酸化させて酸化シリコン膜を形成し、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、
前記酸化シリコン膜上と前記開口内に金属膜を被着させ、かつ該金属膜の上層に電極膜を形成する、各工程を有することを特徴とする高耐圧半導体素子の製造方法。
【請求項３】
酸化雰囲気の所定温度は、少なくとも７５０℃以上の高温であることを特徴とする請求項１または請求項２に記載の製造方法。
【請求項４】
前記金属膜は、窒化チタン、チタン、タンタル、窒化タンタル、窒化チタンとタンタルの積層膜（ＴiＮ／Ｔi）、窒化タンタルとチタンの積層膜（ＴaＮ／Ｔi）の群から選択されることを特徴とする請求項１ないし３のいずれかに記載の製造方法。
【請求項５】
半導体基板の表面に形成されるプレーナ型またはトレンチ型のゲート構造を有するＭＯＳ部、
このＭＯＳ部を有する前記半導体基板上に形成される層間絶縁膜、
前記層間絶縁膜上に成膜したシリコン膜を所定温度の酸化雰囲気内で酸化し、前記層間絶縁膜上に形成される酸化シリコン膜、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、前記酸化シリコン膜上と前記開口内に被着させた金属膜、及び、
該金属層の上層に形成した電極膜を有することを特徴とする高耐圧半導体素子の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体素子の製造方法およびその構造に関し、特に、高耐圧半導体素子の層間絶縁膜とその上層に形成される金属膜との密着性を向上させた高耐圧半導体素子の製造方法及びその構造に関する。
【背景技術】
【０００２】
スイッチング電源やインバータ装置などに使用される高耐圧半導体装置は、装置の高効率・小型化の要求に対して高速スイッチング特性や低オン電圧を実現すべく、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）やＳＩＴ（Static Induction Thyristor）からさらにＩＧＢＴ（Insulated Gate Bipolar Transistor ）へと改良が進んできた。これらの従来の素子では構造の最適化が精力的に進められている。
【０００３】
このような状況の中で、シリコン基板の上に層間絶縁膜（ＢＰＳＧ膜）等の酸化シリコン系絶縁膜を形成してＡｌ系の電極配線を設ける構造において、絶縁膜と電極配線の界面に拡散バリア層、即ち、バリアメタル膜（金属膜）が積層されている。
【０００４】
しかし、このバリアメタル膜は、Ｔi膜とＴiＮ膜との二重膜の構成を有するため、コンタクト抵抗を低減するための熱処理、あるいは、電極配線側のリードワイヤ等に対する熱、圧力、振動などの外力によって、ＢＰＳＧ膜とバリアメタル膜との界面近傍での剥離が発生する。
【０００５】
また、層間絶縁膜は、ＣＶＤ等で形成されたことから、膜密度が低く、特に、ＢＰＳＧ膜の場合、その中に含まれる硼素、リンの不純物濃度が高い。そのため、上層に積層される金属膜との密着力が低くなる。この密着力が低いと、その後に行うダイシングあるいはボンディング等の工程で、物理的に力が加わると剥離が発生してしまう問題がある。
【０００６】
この結果、ボンディング不良、あるいは、ダイシングライン上のパターンが剥離したものが異物となり、製品の品質が低下する。
このため、この絶縁膜上のバリアメタル膜の密着性を向上させる必要から、例えば、特許文献１に開示されている半導体装置がある。
【０００７】
この半導体装置は、半導体基板上に酸化シリコン系絶縁膜と、この上に成膜された金属シリサイド膜と、さらに金属シリサイド膜上のバリアメタル膜と、その上に形成された電極配線とを備えている。そして、この金属シリサイド膜がＴi−Ｓi化合物膜であり、バリアメタル膜がＴiＮ／Ｔi系膜あるいはＴiＮ系膜のいずれか一方で構成されている。
このため、バリアメタル膜が、Ｔi−Ｓi膜を間に介在させてＢＰＳＧ膜に密着し、直接にＢＰＳＧ膜に密着することがなくなるので、界面近傍での剥離を防止できるようになっている。
【０００８】
また、特許文献２には、半導体装置の基板上に形成された孔や溝等の凹部にＡｌ系金属よりなる薄膜をスパッタリング法で形成した後、高温高圧処理を施してＡｌ系金属を凹部内に充填して半導体装置の配線を形成することによって、電気抵抗率が低く、膜の緻密性や絶縁膜との密着性を向上させたものが開示されている。
【０００９】
また、特許文献３には、バリア層の堆積前に、半導体素子の接着／層間領域を形成することによって、下地に誘電体に対するバリア層の接着性を改善した金属バリアを形成する方法が開示されている。
【００１０】
この方法では、半導体基板素子上に金属をスパッタリングする前に、半導体基板素子の誘電体層上に接着領域を形成するため、窒素プラズマまたは代わりにアルゴン及び窒素混合気の処理ガス・イオンを二酸化シリコン：窒素接着領域または中間層を誘電体層の表面に形成している。この処理ＩＬＤの薄い接着／層間領域は、接着界面として作用し、誘電体層の表面における接着機能の改善をもたらすことができる。
【００１１】
そして、接着／層間領域を形成した後、例えば、タンタル、チタン、またはタングステンのような耐熱金属のバリア層を、半導体基板素子の表面上にスパッタリングする。
【００１２】
この特許文献３の実施形態では、図２(a)に示すように、半導体基板素子の導電層402のインレイド相互接続構造400が、層間誘電体層（ＩＬＤ）404を貫通して形成され、この層間誘電体層404は、エッチング等により、トレンチ408が形成され、このトレンチ内部には、ＩＬＤ層402を貫通して導電層402に至る開口406が形成される。さらに、図２(b)に示すように、この誘電体層404の表面上に薄い接着／層間領域410が形成され、そして、その後、バリア層412が形成されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０６−３１４７２２号公報
【特許文献２】特開２００５−３４０６４０号公報
【特許文献３】特開２００１−２３０２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の技術では、例えば、層間絶縁膜とバリアメタル膜との間にＴi−Ｓi膜を介在させて密着性を向上させているが、このようなＴi−Ｓi合金膜、即ち、シリサイド合金膜では、シリサイド膜の加工性により配線の信頼性の低下と、下層配線との電気的接続性の悪化をもたらす原因となる。
【００１５】
その理由は、金属シリサイドの加工は、ドライエッチングしにくい性質があり、除去すべき箇所に、この化合物が残留し、これらは導電性を有しており、配線等の信頼性を悪化させる可能性がある。
【００１６】
また、金属配線は、より下層の配線、あるいはシリコン基板等への電気的接合を必要とし、従来の方法では、それを阻害、或いは、より複雑なプロセスを選択する必要がある。例えば、シリコン基板への接合の場合、ショットキー接合とならないように、堆積したシリコン層に、Ｐ型半導体層上には、Ｐ型となる不純物（硼素等）を、Ｎ型半導体層上には、Ｎ型となる不純物（リン、砒素等）を予め導入する必要がある。
また、下層の金属配線との接合では、配線間にチタンシリサイド層を介するため、金属配線抵抗の上昇を招く。
【００１７】
また、層間絶縁膜は、一般的に、膜密度が低く、特にＢＰＳＧ膜の場合、膜中に含まれる硼素、リンの不純物濃度が高いため、その上層に形成される金属膜との密着性が低い。さらに、層間絶縁膜等のＣＶＤにより形成される酸化シリコン膜も膜密度が低い。
【００１８】
このように密着力が低くなると、その後に行うダイジングあるいはボンディングの工程時に、酸化シリコン膜と金属膜とが剥離し、ボンディング不良、あるいはダイジングライン上のパターンが剥離した部分が異物となり、高耐圧半導体素子の品質が低下する。
【００１９】
さらに、上述した特許文献３に開示する接着／層間領域の形成では、バリアメタル形成の装置内で連続的に処理が可能であるが、形成される接着／層間領域は、誘電体材料の相互拡散として形成されるから、導電性である可能性がある。また、上述したように、配線等の信頼性の問題となる。この発明は、密着性向上の効果も下地の再表面層の改質、あるいは、少量の堆積物による効果を期待したものであって、シリコン酸化膜との密着性が弱いタンタル（Ｔa）等の金属との密着性を良くしようとする試みの１つと考えられる。
【００２０】
本発明は、上述した問題点に鑑みてなされたもので、層間絶縁膜上に、一旦、成膜されたシリコン膜を酸化させることによって、その後の金属層及び電極を形成する処理工程で作用する力に対して高い密着性を保つ高耐圧半導体素子の製造方法及びその構造を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、請求項１に記載の高耐圧半導体素子の製造方法は、
半導体基板の表面にＭＯＳ部を形成し、
このＭＯＳ部を有する前記半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜上にシリコン膜を形成し、
所定温度の酸化雰囲気内で、成膜した前記シリコン膜を酸化させて酸化シリコン膜を形成し、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、
前記酸化シリコン膜上と前記開口内に金属膜を被着させ、かつ該金属膜の上層に電極膜を形成する、各工程を有することを特徴としている。
【００２２】
また、請求項２に記載の高耐圧半導体素子の製造方法は、
半導体基板の表面にプレーナ型またはトレンチ型のゲート構造を有するＭＯＳ部を形成し、
このＭＯＳ部を有する前記半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜上にＣＶＤまたはスパッタリングにより、シリコン膜を形成し、
所定温度の酸化雰囲気内で、成膜した前記シリコン膜を酸化させて酸化シリコン膜を形成し、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、
前記酸化シリコン膜上と前記開口内に金属膜を被着させ、かつ該金属膜の上層に電極膜を形成する、各工程を有することを特徴としている。
【００２３】
また、請求項３に記載の好ましい構成によれば、酸化雰囲気の所定温度は、少なくとも７５０℃以上であることを特徴とする。
【００２４】
請求項４に記載の構成によれば、金属膜は、窒化チタン、チタン、タンタル、窒化タンタル、窒化チタンとタンタルの積層膜（ＴiＮ／Ｔi）、窒化タンタルとチタンの積層膜（ＴaＮ／Ｔi）の群から選択されることを特徴とする。
【００２５】
さらに、請求項５に記載の高耐圧半導体素子の構造は、半導体基板の表面に形成されるプレーナ型またはトレンチ型のゲート構造を有するＭＯＳ部、
このＭＯＳ部を有する前記半導体基板上に形成される層間絶縁膜、
前記層間絶縁膜上に成膜したシリコン膜を所定温度の酸化雰囲気内で酸化して形成される酸化シリコン膜、
前記酸化シリコン膜及び前記層間絶縁膜を貫通する開口を形成し、前記酸化シリコン膜上と前記開口内に被着させた金属膜、及び、
該金属膜の上層に形成した電極膜を有することを特徴とする。
【発明の効果】
【００２６】
請求項１の発明によれば、半導体基板上に形成された層間絶縁膜上にシリコン膜を成膜した後、このシリコン膜を酸化雰囲気内で酸化させることによって、膜密度が高く、かつ、不純物濃度が低い緻密な酸化シリコン膜が形成される。この結果、酸化シリコン膜と金属膜との接合面を高膜密度、低不純物濃度とすることにより、金属膜が下地と高い密着力を確保し、低密着力に起因する品質低下を防止することができる。
【００２７】
また、請求項２の発明によれば、トレーナゲート型またはトレンチゲート型のＭＯＳ構造の高耐圧半導体素子において、層間絶縁膜をＣＶＤまたはスパッタリングによって、シリコン膜を形成し、酸化シリコン膜形成後の処理、即ち、ダイシング、ボンディングのような非常に大きな力に対して、剥がれずに金属膜との密着を保つことができ、シリコン酸化膜が破断する強度（１ＧＰa程度）まで、密着力を向上させることができる。
【００２８】
請求項３の発明によれば、酸化雰囲気の所定温度は、従来のＣＶＤ法における４００℃〜５００℃程度の温度に比べて、少なくとも７５０℃以上の高温であり、成膜ガス成分が残留することなく、堆積したシリコンを酸化する過程において、シリコン構造の組み換えが行われ、結晶化が進み、膜密度の高いシリコン酸化膜を形成することができる。
【００２９】
請求項４の発明によれば、金属膜は、チタン、タンタル、及びそれらの化合物から選択でき、種々の金属膜を層間絶縁膜との接合に利用することができる。
【００３０】
請求項５の発明によれば、層間絶縁膜上にシリコン膜を形成し、この成膜を酸化することにより酸化シリコン膜を形成して、層間絶縁膜と金属膜との間に結晶化された膜密度の高い絶縁膜を形成するので、金属膜との密着力を向上させた高耐圧半導体素子の構造とすることができ、また、金属膜とＭＯＳ部のトレンチゲートとの絶縁を目的とする層間絶縁膜の膜厚を薄くすることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る実施形態の工程手順を示すもので、(a)は、シリコン膜の形成完了状態を示す断面図であり、(b)は、酸化雰囲気内で酸化シリコン膜を形成した状態を示す断面図であり、(c)は、バリアメタル及び電極膜の形成完了状態を示す断面図である。
【図２】(a)は、従来例の相互接続構造における開口及びトレンチを形成した断面図であり、(b)は、接着／層間領域上に金属層を形成した相互接続構造の断面図である。
【発明を実施するための形態】
【００３２】
本発明は、高耐圧半導体素子の層間絶縁膜（ＢＰＳＧ等）上にＣＶＤ処理等でシリコン膜を形成し、この成膜されたシリコン膜を酸化して形成した酸化シリコン膜の上にバリアメタル膜（チタン／ＴiＮ）、電極膜（アルミニウム）を設けることを特徴としている。
【００３３】
以下に、本発明の実施形態を図面に基づいて説明する。
本発明の代表図を図１に示している。図１(a)〜(c)は、高耐圧半導体素子としての絶縁ゲートバイポーラトランジスタ１０（ＩＧＢＴ）の製造工程の断面図であり、下層から順次、半導体基板１、ＭＯＳ部２（トレンチゲート２’）、層間絶縁膜３、シリコン膜４、コンタクトパターンの各形成、酸化シリコン膜５、金属膜（バリアメタル膜）６、及び電極膜７の埋め込み完了までの手順を示す。
【００３４】
図１(a)は、トレンチゲート２’、層間絶縁膜３の形成、及びシリコン膜４の形成の完了の状態を示している。
この工程では、まず、半導体基板１上に、例えば、プレーナゲート又はトレンチゲートのゲート構造を有するＭＯＳ部２を形成する。図１では、トレンチゲートを示している。
【００３５】
次に、半導体基板１上にシリコン酸化膜による層間絶縁膜３を形成する。この層間絶縁膜３は、半導体基板１と電極膜７を絶縁するためのものである。
【００３６】
この層間絶縁膜３の形成工程は、例えば、化学気相成長法（ＣＶＤ）を用いた場合、成長温度４５０℃、ＳiＨ4／ＰＨ3／Ｂ3Ｈ6組成からなるガスを用い、Ｂ（ボロン）濃度＝２．６％、Ｐ（リン）濃度＝６.０％によって、５０００Åの厚膜からなるＢＰＳＧ膜が形成される。
【００３７】
この工程は、例えば、使用ガスとして、ＳiＨ4／Ｎ2Ｏ、圧力１.５トルにて、シリコン膜５を形成する。なお、上記実施形態では、ＣＶＤ法を用いて、シリコン膜４を形成しているが、他の方法としてスパッタリング法により、シリコン膜４を形成することもできる。
上記層間絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、ＢＳＧ、ＰＳＧ、ＢＰＳＧで形成される。これにより、層間絶縁膜を種々の特性を有する絶縁膜として構成することができる。
【００３８】
図１(b)は、図１(a)の後、少なくとも７５０℃以上の雰囲気、特に、酸素による雰囲気（Ｏ2）では、好ましくは、９５０℃以上の酸化雰囲気内で、先に形成したシリコン膜４を酸化して、酸化シリコン膜５を形成した状態を示している。
【００３９】
酸化雰囲気は、種々の形式があるが、設定温度は、例えば、酸素による雰囲気（Ｏ2）では、８５０℃以上、水素及び酸素の雰囲気（Ｈ2、Ｏ2）では、７５０℃以上、オゾン雰囲気（Ｏ3）では、４００℃以上である。
【００４０】
本発明の酸化雰囲気において、処理ガス及びシリコン膜の酸化形成における設定温度は、雰囲気の酸化力により、反応が進むのに必要な温度（エネルギー）が異なるため、酸化雰囲気により下限となる温度が異なる。
また、上限温度は、特に定めはないが、酸化処理装置およびその部品の劣化を早めることから、現在の設備では、一般的に1200℃以下となっている。
【００４１】
形成される酸化シリコン膜５の膜厚は、例えば、ＢＰＳＧ膜のような不純物を多量に含む場合では、不純物の拡散防止のため、その後の熱履歴により変化する。例えば、９５０℃、６０分の熱処理では、10ｎｍ以上必要となる。膜厚の上限は、特になく、適正な設定温度及び処理時間によって決定される。
【００４２】
本発明は、酸化雰囲気内の設定温度がＣＶＤ法でシリコン酸化膜を形成する場合に比較して高温であり、酸化処理によって、シリコン膜をより密着性が高く結晶化した酸化シリコン膜を形成することができる。
また、本発明では、酸化シリコン膜は、層間絶縁膜（ＢＰＳＧ等）を同じ絶縁体で形成するため、従来の金属シリサイド合金膜のように、エッチング等の処理による除去すべき部分に導電物質等が残留することがなく、その後の配線の信頼性を保つことができる。
【００４３】
図１(c)は、図１(b)の後、即ち、酸化シリコン膜５の形成後、フォトリソグラフィー技術、ドライエッチング技術を用いて、所望の部分の酸化シリコン膜５と層間絶縁膜３を貫通させて開口した後、金属膜６（バリアメタル、例えば、チタン／ＴiＮ）及び電極膜７（アルミニウム）を形成した状態を示している。
金属膜としては、窒化チタン、チタン、タンタル、窒化タンタル、窒化チタンとタンタルの積層膜（ＴiＮ／Ｔi）、窒化タンタルとチタンの積層膜（ＴaＮ／Ｔi）が選ばれる。
【００４４】
また、高耐圧ＭＯＳ等の電極形成を行う方法として、スパッタリング法を用い、その電極膜７の構造として、以下の２つの構造が一般的である。
【００４５】
（1）Ａｌ−Ｓｉ（１％）単層構造
アルミニウム中に１重量パーセント程のシリコンを含ませ、過剰なシリコン中へのアルミニウム拡散を抑制しつつ良好なオーミック特性を得る。
【００４６】
（2）Ａｌ／ＴiＮ／Ｔi積層構造
バリアメタルと呼ばれるＴiＮ／Ｔi膜がシリコン中へのＡｌ拡散を防止しかつ、チタンとシリコンの合金層を形成して良好なオーミック特性を得ている。
【００４７】
スパッタ法による金属膜６と、酸化シリコン膜５との密着性は、密着力の高い化学結合と異なり、分子間力等による弱い結合である。特に、酸化膜がＣＶＤ膜のように膜密度の低いものであれば、密着力がさらに低くなる。
【００４８】
しかし、本発明は、上記酸化雰囲気内で、層間絶縁膜３上に成膜したシリコン膜４を、酸化によって酸化シリコン膜５を形成したので、この酸化シリコン膜５と金属膜６との接合面で高い密着性を確保することができる。このため、この後、層間絶縁膜３への開口及び電極形成の際の処理、即ち、ダイシング、あるいはボンディングといった物理的に力が加わる後工程において、金属膜６の剥離を抑制し、品質の高い高耐圧半導体素子の構造を作ることができる。
【００４９】
本発明における製造工程の手順は、例えば、以下のようにして行う。
(a)半導体基板の表面にプレーナゲートまたはトレンチゲートのＭＯＳ構造を形成する。
(b)半導体基板と電極を絶縁する目的のシリコン酸化膜（層間絶縁膜）を形成する。
(c)層間絶縁膜上にＣＶＤまたはスパッタリング等を用い、シリコン膜を形成する。
(d)９５０℃程度の雰囲気の温度で酸化雰囲気にて、先に形成したシリコン膜を酸化する。
(e)コンタクトパターンをフォト法を用いて形成し、エッチング法を用いて加工する。
(f)チタン及び窒化チタン膜（バリアメタル）を成膜する。
(g) スパッタリング等を用いてアルミ電極膜を成膜し（図１(c)）、フォト、エッチング法を用いて配線をパターニングする。
(h) 配線工程が完了した後に、その表面を外的な損傷から保護するために被膜を形成するパッシベーション膜を成膜、加工する。
【００５０】
このような本発明の製造方法は、高耐圧半導体素子、特に絶縁ゲート方バイポーラトランジスタ（ＩＧＢＴ）及びパワーＭＯＳ、ならびにダイオードの電極下の絶縁膜形成方法として利用できる。
【００５１】
以上説明したように、本発明は、層間絶縁膜上にシリコン膜を形成し、このシリコン膜を酸化することにより、酸化シリコン膜を形成するので、従来のＣＶＤ法で層間絶縁膜上に直接シリコン酸化膜を形成する場合に比べ、酸化雰囲気内で酸化されて形成された酸化シリコン膜は、酸化の過程で、シリコン構造の組み換えが行われ、結晶化が進み、また、酸化雰囲気内でシリコン膜中の水素が酸素と反応して水蒸気として排出される。この結果、ほぼ結晶化された膜密度の高いシリコン酸化膜が形成できる。この膜密度の高さは、密着力の高さに直結するため、この点で優位となる。
【符号の説明】
【００５２】
１：半導体基板、２：ＭＯＳ部、３：層間絶縁膜、４：シリコン膜、５：酸化シリコン膜、６：金属膜（バリアメタル膜）、７：電極膜、１０：ＩＧＢＴ、
【図１】
2011129750.tif 000003
【図２】
2011129750.tif 000004