(57)【要約】【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。【選択図】図１
2011071402.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の上に、第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜の上に、第１の金属膜を形成する工程（ｂ）と、
前記第１の金属膜の上に、第１のシリコン膜を形成する工程（ｃ）と、
前記第１のシリコン膜に、前記第１の金属膜を露出する開口部を形成する工程（ｄ）と、
前記第１のシリコン膜における前記開口部の少なくとも底面及び壁面上に、第２の金属膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｅ）において、前記第２の金属膜は、前記第１のシリコン膜の上に前記開口部を埋め込むように形成し、
前記工程（ｅ）よりも後に、
形成された前記第２の金属膜、第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）において、前記第２の金属膜は、前記第１のシリコン膜の上に前記開口部を埋め込むように形成し、
前記工程（ｅ）よりも後に、
前記第１のシリコン膜の上に形成された前記第２の金属膜を選択的に除去する工程（ｆ）と、
前記第１のシリコン膜及び第１の金属膜をパターニングする工程（ｇ）と、
パターニングされた前記第１のシリコン膜の上に第３の金属膜を形成することにより、ゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｈ）は、前記第３の金属膜を熱処理することにより、前記第１のシリコン膜の上部に金属シリサイドを形成する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の金属膜に代えて、シリコンゲルマニウムからなる半導体膜を用いることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）において、前記第２の金属膜は、前記開口部の底面及び壁面を含む前記第１のシリコン膜の上に形成し、
前記工程（ｅ）よりも後に、
前記第２の金属膜、第１のシリコン膜、第１の金属膜及び第１の絶縁膜をパターニングする工程（ｆ）と、
パターニングされた前記第１のシリコン膜の上の前記第２の金属膜を除去する工程（ｇ）と、
前記第２の金属膜が除去された前記第１のシリコン膜の上部に金属シリサイド膜を形成することにより、ゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）と前記工程（ｅ）との間に、前記開口部の底面及び壁面を含む前記第１のシリコン膜の上に、第２のシリコン膜を形成する工程（ｆ）を備え、
前記工程（ｅ）は、前記第２の金属膜を前記第２のシリコン膜の上に形成した後、熱処理を行うことにより、前記第２の金属膜及び第２のシリコン膜から金属シリサイド膜を形成する工程を含み、
形成された前記金属シリサイド膜、第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｇ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）において、前記開口部は、前記第１の絶縁膜を露出するように形成した開口溝であり、
前記工程（ｅ）よりも後に、
形成された前記第２の金属膜、第１のシリコン膜及び第１の金属膜を、前記開口溝を挟んで対向するようにパターニングすることにより、前記第２の金属膜が前記第１のシリコン膜の上面、前記開口溝の底面及び壁面上に残存してなるヒューズ素子を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）と前記工程（ｅ）との間に、前記開口溝の底面及び壁面を含む前記第１のシリコン膜の上に、第２のシリコン膜を形成する工程（ｇ）をさらに備え、
前記工程（ｅ）は、前記第２の金属膜を前記第２のシリコン膜の上に形成した後、熱処理を行うことにより、前記第２の金属膜及び第２のシリコン膜から金属シリサイド膜を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）において、前記開口部は、前記第１の絶縁膜を露出するように形成することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
半導体領域の上に、第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜の上に、第１の金属膜を形成する工程（ｂ）と、
前記第１の金属膜の上に、第１のシリコン膜を形成する工程（ｃ）と、
前記第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｄ）と、
前記半導体領域の上に前記ゲート電極を覆うように第２の金属膜を形成する工程（ｅ）と、
形成された第２の金属膜に対して熱処理を行うことにより、前記ゲート電極における前記第１のシリコン膜の上部及び側部に金属シリサイド膜を形成する工程（ｆ）を備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）と前記工程（ｅ）との間に、前記ゲート電極をマスクとして前記半導体領域に第１のエクステンション注入を行う工程（ｇ）と、
前記工程（ｆ）よりも後に、前記金属シリサイド膜が形成された前記ゲート電極をマスクとして前記半導体領域に第２のエクステンション注入を行う工程（ｈ）とのうち、少なくとも一方の工程を備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体領域と、
前記半導体領域の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１の金属膜と、
前記第１の金属膜の上に形成され、開口部を有するシリコン膜と、
前記シリコン膜の上に形成された第２の金属膜と、
前記シリコン膜の前記開口部に形成され、前記第１の金属膜と前記第２の金属膜とを電気的に接続する第３の金属膜とを備えていることを特徴とする半導体装置。
【請求項１４】
前記第２の金属膜は、金属シリサイド膜であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の金属膜及び第３の金属膜は、金属シリサイド膜であることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第１の金属膜、シリコン膜、第２の金属膜及び第３の金属膜は、ゲート電極を構成していることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
半導体領域の上に絶縁膜を介在させて形成され、それぞれ第１の金属膜、シリコン膜及び第２の金属膜が順次積層された、少なくとも２つの積層構造体と、
前記積層構造体同士を電気的に接続する第３の金属膜とを備え、
前記積層構造体と前記第３の金属膜とからヒューズ素子が形成されていることを特徴とする半導体装置。
【請求項１８】
前記第３の金属膜は、金属シリサイド膜であることを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びそれを用いた半導体装置に関し、特に、金属とポリシリコンとが積層されてなるゲート電極又はヒューズ素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＩＰＳ（Metal Inserted Poly-Si Stack）構造を有するメタルゲートを用いた第１の従来例に係るトランジスタ形成プロセスを図１８に示す（例えば、特許文献１を参照。）。
【０００３】
まず、図１８（ａ）に示すように、シリコンからなる半導体基板１０１の上部に、ＮＦＥＴ（N-type Field Effect Transistor）領域及びＰＦＥＴ（P-type Field Effect Transistor）領域を区画する素子分離領域１０２を選択的に形成する。続いて、半導体基板１０１の上にゲート絶縁膜１０３を形成し、その後、ＰＶＤ(Physical Vapor Deposition）法により、ゲート絶縁膜１０３上の全面に、仕事関数の値が大きく且つＰＦＥＴのゲートメタルに適した窒化チタン（ＴｉＮ）膜１０４を堆積する。続いて、ＰＦＥＴ領域をレジストマスクで覆った状態でウエットエッチングを行って、ＮＦＥＴ領域のＴｉＮ膜１０４を除去する。
【０００４】
次に、図１８（ｂ）に示すように、レジストマスクを除去した後、半導体基板１０１上の全面にポリシリコン膜１０５を堆積する。
【０００５】
次に、図１８（ｃ）に示すように、ポリシリコン膜１０５の上に、金属膜１１３及びキャップ絶縁膜１１４を順次堆積する。
【０００６】
次に、図１８（ｄ）に示すように、リソグラフィ法及びエッチング法により、ＰＦＥＴ領域においては、ポリシリコン／ＴｉＮからなるメタル電極を形成し、ＮＦＥＴ領域においては、ポリシリコン電極を形成する。なお、特許文献１においては、ポリシリコン膜１０５の上に金属膜１１３を形成した、いわゆるポリメタル構造を採る。その後、図示はしていないが、パターニングされたゲート電極をマスクとして、半導体基板１０１の上部にエクステンション注入を行う。
【０００７】
次に、図１８（ｅ）に示すように、ゲート電極の側面上にサイドウォール１０６を形成し、形成したサイドウォール１０６及びゲート電極をマスクとして、半導体基板１０１の上部にソースドレイン注入を行う。
【０００８】
次に、図１８（ｆ）に示すように、半導体基板１０１上にゲート電極を覆うように層間絶縁膜１０８を堆積する。その後、層間絶縁膜１０８にゲート電極の金属膜１１３と電気的に接続されるコンタクトプラグ１０９を形成する。
【０００９】
ここで、ゲート構造として、ＮＦＥＴに対しても、ＰＦＥＴと組成が異なるメタルを用いたメタルゲートを形成することも可能であるが、特許文献１においては、ＮＦＥＴと比較して格段に特性が悪化するＰＦＥＴのみをメタルゲートとして、プロセスの変更を最低限に抑えている。
【００１０】
ところで、ＰＦＥＴにおいて、ゲート絶縁膜１０３に酸化シリコン（ＳｉＯ２）よりも比誘電率が高い、いわゆるhigh-k膜を用いたpoly-Si/high-kゲート構造によって動作特性が劣化する理由は、該ゲート構造によりフェルミレベルピニングが発生し、ＰＦＥＴの閾値電圧が高く保持されてしまい低下しなくなるためである。これに対し、Metal/high-kゲート構造では、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。ＴｉＮ膜は仕事関数の値がシリコンのバンドギャップの中間の値(mid gap）程度又はそれよりも高く（価電子バンド寄り）、ＰＦＥＴ用のメタルとして適した材料であることが知られている。なお、ＮＦＥＴにおいては、poly-Si/high-kゲート構造としても、フェルミレベルピニングは発生しないため、poly-Si/high-k構造を用いてもＰＦＥＴほど動作特性は劣化しない。
【００１１】
上記従来技術の課題の１つとして、メタルゲートを構成するメタル材料（ＴｉＮ膜１０４）とポリシリコン膜１０５との間の界面抵抗が高いことが挙げられる。ＴｉＮ等のメタルゲート電極材料は、シリコン（Ｓｉ）のバンドギャップ内にフェルミレベルを持っているため、ＴｉＮ等とポリシリコンとを接触させると、Ｎ型又はＰ型のいずれかの極性を持つショットキ接合となる。これにより、ポリシリコン膜１０５のドーパント濃度に依存するものの、界面抵抗が高くなる傾向にある。さらに、ショットキ接合の形成に加えて、製造プロセスにも強く依存し、メタルとポリシリコンとの間に高抵抗層が形成されて、界面抵抗が高くなることもあり得る。界面抵抗が高いと、トランジスタの充放電が速やかに行われないため、ＦＥＴの高速動作が妨げられる。
【００１２】
ポリメタル構造を有するゲート電極においても、同様の課題があることが知られている。この対策として、特許文献２及び特許文献３には、図１９に示すように、ゲート電極へのコンタクトプラグ１０９を形成する際のコンタクトホールの開口工程において、金属膜１１３を貫通して、該金属膜１１３の下のポリシリコン膜１０５にまでエッチングを行っている。コンタクトホールには、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）を埋め込むことにより、コンタクトメタル種をポリシリコン膜１０５と直接に接触させることにより、ポリシリコン膜１０５と金属膜１１３との界面抵抗を低減する方法が提案されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−０８８１２２号公報
【特許文献２】特開２００３−１４２６８３号公報
【特許文献３】特開２００１−１２７１５８号公報
【特許文献４】特開２００６−２３７３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献２及び特許文献３に記載された技術では、依然として、コンタクトメタル材料とポリシリコン膜との間に界面抵抗が生じること、また、ポリメタルゲート電極の金属膜を貫通するエッチングを行う際に、通常、同時に開口するソースドレイン上へのコンタクトホール形成用のエッチングをソースドレインの上部に形成されたシリサイド膜で止める必要がある等、プロセス的に制約が大きいという問題が生じる。
【００１５】
また、ＭＩＰＳ構造における解決策はこれまで明示されていない。
【００１６】
前記に鑑み、本発明は、ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置を、ＭＩＰＳ構造における第１の金属膜とポリメタル構造における第２の金属膜とを直接に接触させる構成とする。
【００１８】
具体的に、本発明に係る第１の半導体装置の製造方法は、半導体領域の上に、第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜の上に、第１の金属膜を形成する工程（ｂ）と、第１の金属膜の上に、第１のシリコン膜を形成する工程（ｃ）と、第１のシリコン膜に、第１の金属膜を露出する開口部を形成する工程（ｄ）と、第１のシリコン膜における開口部の少なくとも底面及び壁面上に、第２の金属膜を形成する工程（ｅ）とを備えていることを特徴とする。
【００１９】
第１の半導体装置の製造方法によると、第１の絶縁膜の上に第１の金属膜を形成し、形成した第１の金属膜の上に第１のシリコン膜を形成する。続いて、第１のシリコン膜に第１の金属膜を露出する開口部を形成し、形成した開口部の少なくとも底面及び壁面上に第２の金属膜を形成する。これにより、最下層の第１の金属膜と第１のシリコン膜の上の第２の金属膜とが直接に接触するため、第１のシリコン膜と第１の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
【００２０】
第１の半導体装置の製造方法は、工程（ｅ）において、第２の金属膜は、第１のシリコン膜の上に開口部を埋め込むように形成し、工程（ｅ）よりも後に、形成された第２の金属膜、第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｆ）をさらに備えていてもよい。
【００２１】
また、第１の半導体装置の製造方法は、工程（ｅ）において、第２の金属膜は、第１のシリコン膜の上に開口部を埋め込むように形成し、工程（ｅ）よりも後に、第１のシリコン膜の上に形成された第２の金属膜を選択的に除去する工程（ｆ）と、第１のシリコン膜及び第１の金属膜をパターニングする工程（ｇ）と、パターニングされた第１のシリコン膜の上に第３の金属膜を形成することにより、ゲート電極を形成する工程（ｈ）とをさらに備えていてもよい。
【００２２】
この場合に、工程（ｈ）は、第３の金属膜を熱処理することにより、第１のシリコン膜の上部に金属シリサイドを形成する工程を含んでいてもよい。
【００２３】
また、この場合に、第２の金属膜に代えて、シリコンゲルマニウムからなる半導体膜を用いてもよい。
【００２４】
また、第１の半導体装置の製造方法は、工程（ｅ）において、第２の金属膜は、開口部の底面及び壁面を含む第１のシリコン膜の上に形成し、工程（ｅ）よりも後に、第２の金属膜、第１のシリコン膜、第１の金属膜及び第１の絶縁膜をパターニングする工程（ｆ）と、パターニングされた第１のシリコン膜の上の第２の金属膜を除去する工程（ｇ）と、第２の金属膜が除去された第１のシリコン膜の上部に金属シリサイド膜を形成することにより、ゲート電極を形成する工程（ｈ）とをさらに備えていてもよい。
【００２５】
また、第１の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、開口部の底面及び壁面を含む第１のシリコン膜の上に、第２のシリコン膜を形成する工程（ｆ）を備え、工程（ｅ）は、第２の金属膜を第２のシリコン膜の上に形成した後、熱処理を行うことにより、第２の金属膜及び第２のシリコン膜から金属シリサイド膜を形成する工程を含み、形成された金属シリサイド膜、第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｇ）とをさらに備えていてもよい。
【００２６】
また、この場合、第２のシリコン膜を形成する代わりに、第１のシリコン膜を完全にエッチングせず、第１のシリコン膜を残すことによって第２のシリコン膜を代用することもできる。
【００２７】
また、第１の半導体装置の製造方法は、工程（ｄ）において、開口部は第１の絶縁膜を露出するように形成した開口溝であり、工程（ｅ）よりも後に、形成された第２の金属膜、第１のシリコン膜、第１の金属膜及び第１の絶縁膜を、開口溝を挟んで対向するようにパターニングすることにより、第２の金属膜が第１のシリコン膜の上面、開口溝の底面及び壁面上に残存してなるヒューズ素子を形成する工程（ｆ）をさらに備えていてもよい。
【００２８】
この場合に、第１の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、開口溝の底面及び壁面を含む第１のシリコン膜の上に、第２のシリコン膜を形成する工程（ｇ）をさらに備え、工程（ｅ）は、第２の金属膜を第２のシリコン膜の上に形成した後、熱処理を行うことにより、第２の金属膜及び第２のシリコン膜から金属シリサイド膜を形成する工程を含んでいてもよい。
【００２９】
第１の半導体装置の製造方法は、工程（ｄ）において、開口部は、第１の絶縁膜を露出するように形成してもよい。
【００３０】
本発明に係る第２の半導体装置の製造方法は、半導体領域の上に、第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜の上に、第１の金属膜を形成する工程（ｂ）と、第１の金属膜の上に、第１のシリコン膜を形成する工程（ｃ）と、第１のシリコン膜及び第１の金属膜をパターニングすることにより、ゲート電極を形成する工程（ｄ）と、半導体領域の上にゲート電極を覆うように第２の金属膜を形成する工程（ｅ）と、形成された第２の金属膜に対して熱処理を行うことにより、ゲート電極における第１のシリコン膜の上部及び側部に金属シリサイド膜を形成する工程（ｆ）を備えていることを特徴とする。
【００３１】
第２の半導体装置の製造方法によると、第１の絶縁膜の上に第１の金属膜を形成し、形成した第１の金属膜の上に第１のシリコン膜を形成する。続いて、第１のシリコン膜及び第１の金属膜をパターニングすることによりゲート電極を形成し、さらに、半導体領域の上にゲート電極を覆うように第２の金属膜を形成する。続いて、形成した第２の金属膜を熱処理することにより、第１のシリコン膜の上部及び側部に金属シリサイド膜を形成する。これにより、最下層の第１の金属膜と第１のシリコン膜の上部及び側部に形成された金属シリサイド膜とが直接に接触するため、第１のシリコン膜と第１の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
【００３２】
第２の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、ゲート電極をマスクとして半導体領域に第１のエクステンション注入を行う工程（ｇ）と、工程（ｆ）よりも後に、金属シリサイド膜が形成されたゲート電極をマスクとして半導体領域に第２のエクステンション注入を行う工程（ｈ）とのうち、少なくとも一方の工程を備えていてもよい。
【００３３】
本発明に係る第１の半導体装置は、半導体領域と、半導体領域の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第１の金属膜と、第１の金属膜の上に形成され、開口部を有するシリコン膜と、シリコン膜の上に形成された第２の金属膜と、シリコン膜の開口部に形成され、第１の金属膜と第２の金属膜とを電気的に接続する第３の金属膜とを備えていることを特徴とする。
【００３４】
第１の半導体装置によると、最下層の第１の金属膜とシリコン膜の上の第２の金属膜とが第３の金属膜によって直接に接触するため、従来の構造でみられたシリコン膜と第１の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
【００３５】
第１の半導体装置において、第２の金属膜は、金属シリサイド膜であってもよい。
【００３６】
また、第１の半導体装置において、第２の金属膜及び第３の金属膜は、金属シリサイド膜であってもよい。
【００３７】
第１の半導体装置において、第１の金属膜、シリコン膜、第２の金属膜及び第３の金属膜は、ゲート電極を構成していてもよい。
【００３８】
本発明に係る第２の半導体装置は、半導体領域の上に絶縁膜を介在させて形成され、それぞれ第１の金属膜、シリコン膜及び第２の金属膜が順次積層された、少なくとも２つの積層構造体と、積層構造体同士を電気的に接続する第３の金属膜とを備え、積層構造体と第３の金属膜とからヒューズ素子が形成されていることを特徴とする。
【００３９】
第２の半導体装置において、第３の金属膜は、金属シリサイド膜であってもよい。
【発明の効果】
【００４０】
本発明に係る半導体装置の製造方法及びそれを用いた半導体装置によると、最下層の第１の金属膜とシリコン膜の上の第２の金属膜とが直接に接触するため、シリコン膜と第１の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）は図２（ｄ）における平面図である。（ｂ）は図２（ｅ）における平面図である。（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｆ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】図８（ｄ）における平面図である。
【図１０】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１１】（ａ）〜（ｆ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１２】（ａ）は図１１（ｆ）における平面図である。（ｂ）及び（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）は本発明の第５の実施形態に係る半導体装置を示す平面図である。（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図である。
【図１４】（ａ）〜（ｆ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１５】図１４（ｅ）における平面図である。
【図１６】本発明の第６の実施形態に係る半導体装置を示す断面図である。
【図１７】（ａ）〜（ｆ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１８】（ａ）〜（ｆ）は第１の従来例に係る半導体装置の製造方法を示す工程順の断面図である。
【図１９】第２の従来例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００４２】
（第１の実施形態）
本発明に係る第１の実施形態について図１を参照しながら説明する。
【００４３】
図１に示すように、第１の実施形態に係る半導体装置は、Ｐ型電界効果トランジスタ（ＰＦＥＴ）であって、例えば、シリコン（Ｓｉ）からなる半導体基板１の上に形成されたゲート電極９を有している。ゲート電極９は、半導体基板１の上部に形成された素子分離２によって区画された半導体領域（活性領域）を跨ぐように形成されている。
【００４４】
ゲート電極９は半導体基板１の上に順次形成された、high-k膜を含むゲート絶縁膜３、窒化チタン（ＴｉＮ）膜４、ポリシリコン膜５、金属膜７及び絶縁膜８により構成されている。
【００４５】
ゲート電極９の側面上には、サイドウォール１０が形成されており、該サイドウォール１０を含めゲート電極９は層間絶縁膜１１により覆われている。層間絶縁膜１１には、ゲート電極９の金属膜７と接続されるコンタクトプラグ１２が金属膜７のＴｉＮ膜４とのコンタクト部分の近傍に設けられている。
【００４６】
第１の実施形態の特徴として、ゲート電極９におけるポリシリコン膜５の上に形成された金属膜７の一部が、ポリシリコン膜５の素子分離２上の領域を貫通してＴｉＮ膜４と直接に接している点である。このように、ポリメタルゲート形成用の金属膜７とメタルゲート形成用のＴｉＮ膜４とが貫通孔を介して直接に接しているため、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの高速動作が可能となる。
【００４７】
なお、第１の実施形態においては、図１に示すように、金属膜７のＴｉＮ膜４とのコンタクト部分を２つの貫通孔により形成しているが、少なくとも１つの貫通孔により接触していればよい。
【００４８】
以下、前記のように構成された半導体装置の製造方法の一例について図２及び図３を参照しながら説明する。
【００４９】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１における素子分離２により区画された半導体領域に、閾値制御用のイオン注入（Ｖｔ注入）を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板１上の表面酸化膜を除去する。続いて、半導体基板１の上に、ゲート絶縁膜３として、膜厚が１．５ｎｍの熱酸化膜を形成し、その上に化学気相堆積（ＣＶＤ）法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜３は、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、ゲート絶縁膜３の上に、例えばＣＶＤ法により膜厚が１０ｎｍのゲートメタル膜であるＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。その後、ポリシリコン膜５にｐ型ドーパントをイオン注入（ゲート注入）する。
【００５０】
第１の実施形態においては、ＰＦＥＴを対象としており、ゲートメタルには有効仕事関数の値が約４．６ｅＶ以上でＰＦＥＴに有効なメタル材料であるＴｉＮ膜４を用いている。なお、ＴｉＮ以外にも、ＴａＮ又はＴａＣＮＯ等の有効仕事関数の値が大きいメタル材料を用いることができる。
【００５１】
また、ゲート絶縁膜３の上、すなわちＨｆＳｉＯＮ膜の上にＡｌＯ膜等のゲート電極９の有効仕事関数の値を高める、いわゆるＣａｐ膜を堆積し、続いて該Ｃａｐ膜の上にＴｉＮ等のメタル膜を堆積してもよい。なお、Ｎ型電界効果トランジスタ（ＮＦＥＴ）を形成する場合は、有効仕事関数の値が小さい材料であるＴａＣ等を使用することができる。また、ＮＦＥＴのＣａｐ材料としては、ＬａＯ膜を使用すればＮＦＥＴにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
【００５２】
次に、図２（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５における素子分離２の上側部分の少なくとも１箇所（ここでは２箇所）に、ＴｉＮ膜４を露出する第１のコンタクトホール５ａを形成する。なお、第１のコンタクトホール５ａは、ポリシリコン膜５のみに形成してもよく、さらにはポリシリコン膜５の下のＴｉＮ膜４の上部又は全部（すなわち貫通させる）に形成してもよい。
【００５３】
次に、図２（ｃ）に示すように、ポリシリコン膜５の上に各第１のコンタクトホール５ａを埋め込むように、膜厚が３ｎｍのＴｉ膜、膜厚が５ｎｍのＴｉＮ膜及び膜厚が５０ｎｍのＷ膜を順次堆積して、Ｗ／ＴｉＮ／Ｔｉからなる金属膜７を形成する。ここで、Ｔｉ膜及びＴｉＮ膜は、指向性が高い成膜法を用い、第１のコンタクトホール５ａの底部にまで堆積されるようにすることが望ましい。また、Ｗ膜は、ＣＶＤ法又は原子層堆積（ＡＬＤ）法により形成することが望ましい。また、金属膜７として、Ｗ／ＴｉＮ／Ｔｉを用いたがこれに限られず、ポリメタルゲート電極材料として知られているＷ／ＷＮｘ膜等を用いてもよい。さらには、Ｗ膜を５０ｎｍ以上に厚く堆積し、堆積したＷ膜を化学機械研磨（ＣＭＰ）法又はエッチバック法等により平坦化して、所望の膜厚を持つより均一なＷ膜をポリシリコン膜５の上に形成してもよい。さらに、このとき、ポリシリコン膜５の上の金属膜７をすべて除去し、ポリシリコン膜５の上にＷ／ＴｉＮ／Ｔｉ膜又はＷ／ＷＮｘ膜を再度形成し直してもよい。このようにすると、金属膜７の上面が平坦化されたゲート電極を得ることができる。
【００５４】
次に、図２（ｄ）に示すように、減圧ＣＶＤ法により、金属膜７の上に窒化シリコン（ＳｉＮ）からなる絶縁膜８を堆積する。ここで、下層のＴｉＮ膜４はゲートメタル電極膜であり、ゲート電極９の有効仕事関数を決める金属膜として働く。一方、上層のＷ／ＴｉＮ／Ｔｉからなる金属膜７は、いわゆるポリメタルゲート電極を構成する金属膜であり、ゲート電極９の有効仕事関数の変調には基本的に関与せず、ゲート電極９のシート抵抗を低減する役割を果たす。図２（ｄ）の工程における平面構成を図３（ａ）に示す。図３（ａ）に示すように、ポリシリコン膜５に、後工程でゲート電極９となる領域にあらかじめ第１のコンタクトホール５ａを形成し、金属膜７からＴｉＮ膜４までを貫通した金属膜７を埋め込んでおく。
【００５５】
次に、図２（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、絶縁膜８からＴｉＮ膜４までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜３を除去することにより、ゲート電極９を得る。本工程後の平面構成を図３（ｂ）に示す。図３（ｂ）に示すように、ＰＦＥＴを構成するゲート電極９における素子分離２の上側部分に金属膜７が埋め込まれている。
【００５６】
次に、図２（ｆ）に示すように、半導体基板１の活性領域に対して、パターニングされたゲート電極９をマスクとして、Ｐ型のエクステンション（Ｅｘｔ）注入を行う。その後、ゲート電極９の各側面上に、ＳｉＮ等からなるサイドウォール１０を形成する。続いて、形成されたサイドウォール１０及びゲート電極９をマスクとして、半導体基板１の活性領域に対して、ソースドレイン（Ｓ／Ｄ）注入を行う。その後、熱処理を行って注入された不純物を活性化する。続いて、図示はしないが、半導体基板１上の全面に、例えばニッケル（Ｎｉ）膜を堆積し、堆積したＮｉ膜に熱処理を行って活性領域の上部にＮｉシリサイド膜を自己整合的に形成することにより、トランジスタ構造を得る。
【００５７】
次に、図３（ｃ）に示すように、半導体基板１上にゲート電極９を覆うように層間絶縁膜１１を堆積する。続いて、層間絶縁膜１１におけるゲート電極９の上側で且つ第１のコンタクトホール５ａの近傍に、金属膜７を露出する第２のコンタクトホール１１ａを形成する。続いて、形成した第２のコンタクトホール１１ａに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグ１２を形成する。
【００５８】
前述したように、コンタクトプラグ１２からゲート電極９を構成する下層のゲートメタル層であるＴｉＮ膜４までの経路について、従来は、ポリメタルゲート電極のメタル層である金属膜７とゲートメタルであるＴｉＮ膜４との間には必ずポリシリコン膜５が介在する。
【００５９】
しかしながら、第１の実施形態においては、上層の金属膜７と下層のＴｉＮ膜４とが第１のコンタクトホール５ａを介して直接に接しているため、金属膜７とＴｉＮ膜４との間にポリシリコン膜５が介在しなくなる。これにより、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの遅延時間を短縮することができる。
【００６０】
（第２の実施形態）
以下、本発明に係る第２の実施形態について図４を参照しながら説明する。
【００６１】
図４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
第２の実施形態に係る半導体装置の第１の実施形態に係る半導体装置との相違点は、ポリメタルゲート電極のメタル層である金属膜７に代えて、Ｎｉシリサイド膜１３を設けている点である。
【００６３】
このようにしても、Ｎｉシリサイド膜１３とメタルゲート形成用のＴｉＮ膜４とが貫通孔（第１のコンタクトホール）に埋め込まれた金属膜７を介して直接に接するため、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの高速動作が可能となる。
【００６４】
以下、前記のように構成された半導体装置の製造方法の一例について図５及び図６を参照しながら説明する。
【００６５】
まず、図５（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１における素子分離２により区画された半導体領域に、閾値制御用のイオン注入（Ｖｔ注入）を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板１上の表面酸化膜を除去する。続いて、半導体基板１の上に、ゲート絶縁膜３として、膜厚が１．５ｎｍの熱酸化膜を形成し、その上にＣＶＤ法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜３は、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、ゲート絶縁膜３の上に、例えばＣＶＤ法により膜厚が１０ｎｍのゲートメタル膜であるＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。
【００６６】
第２の実施形態においては、ＰＦＥＴを対象としており、ゲートメタルには有効仕事関数の値が約４．６ｅＶ以上でＰＦＥＴに有効なメタル材料であるＴｉＮ膜４を用いている。なお、ＴｉＮ以外にも、ＴａＮ又はＴａＣＮＯ等の有効仕事関数の値が大きいメタル材料を用いることができる。
【００６７】
また、ゲート絶縁膜３の上、すなわちＨｆＳｉＯＮ膜の上にＡｌＯ膜等のゲート電極９の有効仕事関数の値を高める、いわゆるＣａｐ膜を堆積し、続いて該Ｃａｐ膜の上にＴｉＮ等のメタル膜を堆積してもよい。なお、ＮＦＥＴを形成する場合は、有効仕事関数の値が小さい材料であるＴａＣ等を使用することができる。また、ＮＦＥＴのＣａｐ材料としては、ＬａＯ膜を使用すればＮＦＥＴにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
【００６８】
次に、図５（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５における素子分離２の上側部分の少なくとも１箇所（ここでは２箇所）に、ＴｉＮ膜４を露出する第１のコンタクトホール５ａを形成する。なお、第１のコンタクトホール５ａは、ポリシリコン膜５のみに形成してもよく、さらにはポリシリコン膜５の下のＴｉＮ膜４の上部又は全部（貫通）に形成してもよい。
【００６９】
次に、図５（ｃ）に示すように、ポリシリコン膜５の上に各第１のコンタクトホール５ａを埋め込むように、膜厚が３ｎｍのＴｉ膜、膜厚が５ｎｍのＴｉＮ膜及び膜厚が５０ｎｍのＷ膜を順次堆積して、Ｗ／ＴｉＮ／Ｔｉからなる金属膜７を形成する。ここで、Ｔｉ膜及びＴｉＮ膜は、指向性が高い成膜法を用い、第１のコンタクトホール５ａの底部にまで堆積されるようにすることが望ましい。また、Ｗ膜は、ＣＶＤ法又は原子層堆積（ＡＬＤ）法により形成することが望ましい。また、金属膜７として、Ｗ／ＴｉＮ／Ｔｉを用いたがこれに限られず、ポリメタルゲート電極材料として知られているＷ／ＷＮｘ膜等を用いてもよい。さらには、上記の金属に限らず、他の金属材料、例えば窒化タンタル（ＴａＮ）の単層膜又はＴａＮを含む積層膜であってもよい。また、ポリシリコン膜５よりも低抵抗であり、且つ、上端及び下端でそれぞれ接触する各メタル膜（すなわちＮｉシリサイド膜１３とＴｉＮ膜４）とのショットキバリアの高さがポリシリコン膜５と比べて低い半導体材料（例えばＳｉＧｅ膜）でもかまわない。
【００７０】
次に、図５（ｄ）に示すように、ＣＭＰ法により、金属膜７に対して研磨を行って、その下のポリシリコン膜５を露出する。これにより、ポリシリコン膜５上の金属膜７は研磨により除去されるが、第１のコンタクトホール５ａに埋め込まれた金属膜７はそのまま残る。
【００７１】
次に、図５（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５からＴｉＮ膜４までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜３を除去することにより、ゲート電極９を得る。
【００７２】
次に、図５（ｆ）に示すように、半導体基板１の活性領域に対して、パターニングされたゲート電極９をマスクとして、Ｐ型のエクステンション（Ｅｘｔ）注入を行う。その後、ゲート電極９の各側面上に、ＳｉＮ等からなるサイドウォール１０を形成する。続いて、形成されたサイドウォール１０及びゲート電極９をマスクとして、半導体基板１の活性領域に対して、ソースドレイン（Ｓ／Ｄ）注入を行う。このとき、ゲート電極９を構成するポリシリコン膜５に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
【００７３】
次に、図６（ａ）に示すように、スパッタ法又は真空蒸着法等により、半導体基板１上の全面に、例えばニッケル（Ｎｉ）膜を堆積し、堆積したＮｉ膜に熱処理を行って、ポリシリコン膜５の上部及び活性領域の上部にＮｉシリサイド膜１３を自己整合的に形成することにより、トランジスタ構造を得る。
【００７４】
次に、図６（ｂ）に示すように、半導体基板１上にゲート電極９を覆うように層間絶縁膜１１を堆積する。続いて、層間絶縁膜１１におけるゲート電極９の上側で且つ金属膜７の近傍に、Ｎｉシリサイド膜１３を露出する第２のコンタクトホール１１ａを形成する。続いて、形成した第２のコンタクトホール１１ａに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグ１２を形成する。
【００７５】
以上説明したように、第２の実施形態においては、上層のＮｉシリサイド膜１３と下層のＴｉＮ膜４とが第１のコンタクトホール５ａに埋め込まれた金属膜７を介して直接に接することにより、Ｎｉシリサイド膜１３とＴｉＮ膜４との間にポリシリコン膜５が介在しなくなる。これにより、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの遅延時間を短縮することができる。
【００７６】
（第３の実施形態）
以下、本発明に係る第３の実施形態について図７を参照しながら説明する。
【００７７】
図７において、図１及び図４に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７８】
第３の実施形態に係る半導体装置の第２の実施形態に係る半導体装置との相違点は、ゲート電極９を構成するポリシリコン膜５に形成された第１のコンタクトホール５ａを金属膜７によって埋め込む構成に代えて、窒化タンタル（ＴａＮ）からなる金属薄膜１４を第１のコンタクトホール５ａの底面及び壁面上に設けている点である。なお、図７においては、ゲート電極９を覆う層間絶縁膜と、該層間絶縁膜に形成されるコンタクトプラグとを省略している。
【００７９】
このようにしても、Ｎｉシリサイド膜１３とメタルゲート形成用のＴｉＮ膜４とが第１のコンタクトホール５ａに形成された金属薄膜１４を介して直接に接するため、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの高速動作が可能となる。
【００８０】
以下、前記のように構成された半導体装置の製造方法の一例について図８及び図９を参照しながら説明する。
【００８１】
まず、図８（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１における素子分離２により区画された半導体領域に、閾値制御用のイオン注入（Ｖｔ注入）を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板１上の表面酸化膜を除去する。続いて、半導体基板１の上に、ゲート絶縁膜３として、膜厚が１．５ｎｍの熱酸化膜を形成し、その上にＣＶＤ法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜３は、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、ゲート絶縁膜３の上に、例えばＣＶＤ法により膜厚が１０ｎｍのゲートメタル膜であるＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。
【００８２】
第３の実施形態においては、ＰＦＥＴを対象としており、ゲートメタルには有効仕事関数の値が約４．６ｅＶ以上でＰＦＥＴに有効なメタル材料であるＴｉＮ膜４を用いている。なお、ＴｉＮ以外にも、ＴａＮ又はＴａＣＮＯ等の有効仕事関数の値が大きいメタル材料を用いることができる。
【００８３】
また、ゲート絶縁膜３の上、すなわちＨｆＳｉＯＮ膜の上にＡｌＯ膜等のゲート電極９の有効仕事関数の値を高める、いわゆるＣａｐ膜を堆積し、続いて該Ｃａｐ膜の上にＴｉＮ等のメタル膜を堆積してもよい。なお、ＮＦＥＴを形成する場合は、有効仕事関数の値が小さい材料であるＴａＣ等を使用することができる。また、ＮＦＥＴのＣａｐ材料としては、ＬａＯ膜を使用すればＮＦＥＴにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
【００８４】
次に、図８（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５における素子分離２の上側部分の少なくとも１箇所（ここでは２箇所）に、ＴｉＮ膜４を露出する第１のコンタクトホール５ａを形成する。なお、第１のコンタクトホール５ａは、ポリシリコン膜５のみに形成してもよく、さらにはポリシリコン膜５の下のＴｉＮ膜４の上部又は全部（貫通）に形成してもよい。
【００８５】
次に、図８（ｃ）に示すように、スパッタ法等により、ポリシリコン膜５の上に各第１のコンタクトホール５ａの底面及び壁面上に沿うように、膜厚が５ｎｍのＴａＮからなる金属薄膜１４を堆積する。ここで、堆積する金属薄膜１４は、ＴａＮに代えて、ポリシリコン膜５とシリサイドを形成しない金属材料（例えばＴｉＮ膜等）を用いることができる。また、金属薄膜１４は、ポリシリコン膜５と比べて低抵抗材料であり、且つ、上端及び下端でそれぞれ接触する各メタル膜（すなわちＮｉシリサイド膜１３とＴｉＮ膜４）のショットキバリアの高さがポリシリコン膜５と比べて低い半導体材料（例えばＳｉＧｅ膜）でもかまわない。
【００８６】
次に、図８（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、金属薄膜１４からＴｉＮ膜４までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜３を除去することにより、ゲート電極９を得る。本工程後の平面構成を図９に示す。図９に示すように、ＰＦＥＴを構成するゲート電極９の中に金属薄膜１４が第１のコンタクトホール５ａの壁面に沿って形成されている。
【００８７】
次に、図８（ｅ）に示すように、半導体基板１の活性領域に対して、パターニングされたゲート電極９をマスクとして、Ｐ型のエクステンション（Ｅｘｔ）注入を行う。その後、ゲート電極９の各側面上に、ＳｉＮ等からなるサイドウォール１０を形成する。このとき、ポリシリコン膜５上面に形成された金属薄膜１４は、サイドウォール１０を形成する際のドライエッチングによって削られて消失する。一方、第１のコンタクトホール５ａにはサイドウォール１０を形成する際の絶縁膜１０ａが埋め込まれる。なお、金属薄膜１４は、後工程であるＮｉシリサイド形成工程までに除去されていればよい。例えば、ゲート電極９とサイドウォール１０との間にオフセットサイドウォールを形成する場合には、該オフセットサイドウォールの形成時に除去してもよい。続いて、形成されたサイドウォール１０及びゲート電極９をマスクとして、半導体基板１の活性領域に対して、ソースドレイン（Ｓ／Ｄ）注入を行う。このとき、ゲート電極９を構成するポリシリコン膜５に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
【００８８】
次に、図８（ｆ）に示すように、スパッタ法又は真空蒸着法等により、半導体基板１上の全面に、例えばニッケル（Ｎｉ）膜を堆積し、堆積したＮｉ膜に熱処理を行って、ポリシリコン膜５の上部及び活性領域の上部にＮｉシリサイド膜１３を自己整合的に形成することにより、トランジスタ構造を得る。
【００８９】
この後は、図示はしていないが、半導体基板１上にゲート電極９を覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極９の上側で且つ金属薄膜１４の近傍に、Ｎｉシリサイド膜１３を露出する第２のコンタクトホールを形成する。続いて、形成した第２のコンタクトホールに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
【００９０】
以上説明したように、第３の実施形態においては、上層のＮｉシリサイド膜１３と下層のＴｉＮ膜４とが第１のコンタクトホール５ａに形成された金属薄膜１４を介して直接に接することにより、Ｎｉシリサイド膜１３とＴｉＮ膜４との間にポリシリコン膜５が介在しなくなる。これにより、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの遅延時間を短縮することができる。
【００９１】
（第４の実施形態）
以下、本発明に係る第４の実施形態について図１０を参照しながら説明する。
【００９２】
図１０において、図１及び図７に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９３】
第４の実施形態に係る半導体装置の第３の実施形態に係る半導体装置との相違点は、ゲート電極９を構成するポリシリコン膜５に形成された第１のコンタクトホールの底面及び壁面上に設ける金属薄膜１４をＮｉシリサイド膜とし、底面及び壁面上に設けたＮｉシリサイド膜をポリシリコン膜５の上部のＮｉシリサイド膜１８と一体に設けている点である。なお、図１０においても、ゲート電極９を覆う層間絶縁膜と、該層間絶縁膜に形成されるコンタクトプラグとを省略している。
【００９４】
このようにしても、Ｎｉシリサイド膜１８とメタルゲート形成用のＴｉＮ膜４とが第１のコンタクトホール５ａに形成されたＮｉシリサイド膜１８を介して直接に接するため、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの高速動作が可能となる。
【００９５】
以下、前記のように構成された半導体装置の製造方法の一例について図１１及び図１２を参照しながら説明する。
【００９６】
まず、図１１（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１における素子分離２により区画された半導体領域に、閾値制御用のイオン注入（Ｖｔ注入）を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板１上の表面酸化膜を除去する。続いて、半導体基板１の上に、ゲート絶縁膜３として、膜厚が１．５ｎｍの熱酸化膜を形成し、その上にＣＶＤ法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜３は、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、ゲート絶縁膜３の上に、例えばＣＶＤ法により膜厚が１０ｎｍのゲートメタル膜であるＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。
【００９７】
第４の実施形態においては、ＰＦＥＴを対象としており、ゲートメタルには有効仕事関数の値が約４．６ｅＶ以上でＰＦＥＴに有効なメタル材料であるＴｉＮ膜４を用いている。なお、ＴｉＮ以外にも、ＴａＮ又はＴａＣＮＯ等の有効仕事関数の値が大きいメタル材料を用いることができる。
【００９８】
また、ゲート絶縁膜３の上、すなわちＨｆＳｉＯＮ膜の上にＡｌＯ膜等のゲート電極９の有効仕事関数の値を高める、いわゆるＣａｐ膜を堆積し、続いて該Ｃａｐ膜の上にＴｉＮ等のメタル膜を堆積してもよい。なお、ＮＦＥＴを形成する場合は、有効仕事関数の値が小さい材料であるＴａＣ等を使用することができる。また、ＮＦＥＴのＣａｐ材料としては、ＬａＯ膜を使用すればＮＦＥＴにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
【００９９】
次に、図１１（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５における素子分離２の上側部分の少なくとも１箇所（ここでは２箇所）に、ＴｉＮ膜４を露出する第１のコンタクトホール５ａを形成する。なお、第１のコンタクトホール５ａは、ポリシリコン膜５のみに形成してもよく、さらにはポリシリコン膜５の下のＴｉＮ膜４の上部又は全部（貫通）に形成してもよい。また、本実施形態の場合は、ポリシリコン膜５を貫通せずに残すことも可能である。
【０１００】
次に、図１１（ｃ）に示すように、ＣＶＤ法により、ポリシリコン膜５の上に各第１のコンタクトホール５ａの底面及び壁面上に沿うよう、膜厚が３ｎｍのポリシリコン薄膜１６を堆積する。なお、ポリシリコン膜５を貫通させなかった場合は、ポリシリコン薄膜１６を堆積する必要はない。
【０１０１】
次に、図１１（ｄ）に示すように、スパッタ法等により、ポリシリコン薄膜１６の上に膜厚が５ｎｍのＮｉ膜１７を堆積する。
【０１０２】
次に、図１１（ｅ）に示すように、温度が３００℃で３０秒間の第１の熱処理を実施して、Ｎｉ膜１７をポリシリコン薄膜１６及びポリシリコン膜５の一部とシリサイド化反応させることにより、Ｎｉ膜１７からＮｉシリサイド（Ｎｉ２Ｓｉ）膜１８を形成する。続いて、未反応のＮｉ膜１７を硫酸過酸化水素水溶液（ＳＰＭ）により洗浄して除去する。この後、さらに温度が４５０℃で３０秒間程度の第２の熱処理を実施して、Ｎｉシリサイド膜１８の組成をＮｉＳｉとする。このとき、ＮｉＳｉ膜１８とＴｉＮ膜４との間にはポリシリコン薄膜１６が残っておらず、ＮｉＳｉ膜１８とＴｉＮ膜４とが互いに接触していることが重要である。なお、第４の実施形態においては、ポリシリコン膜５の上及び第１のコンタクトホール５ａの内側に形成する金属シリサイドをＮｉシリサイドとしたが、これに限られず、Ｃｏシリサイド（ＣｏＳｉ２）又はＴｉシリサイド（ＴｉＳｉ２）等の他の金属シリサイドとしてもよい。また、ここでは、Ｎｉ膜１７を単層膜としたが、Ｎｉ膜１７の上にバリア膜としてＴｉＮ膜を堆積してもよい。
【０１０３】
また、第１のシリサイド化工程において、Ｎｉ２Ｓｉ膜を形成したが、熱処理温度を高めて初めからＮｉＳｉ膜を形成してもよく、さらには、Ｎｉ３Ｓｉ４又はＮｉＳｉ２等を形成してもよい。なお、Ｎｉ膜１７は部分反応でもよく全反応でもよい。
【０１０４】
次に、図１１（ｆ）に示すように、リソグラフィ法及びドライエッチング法により、Ｎｉシリサイド膜１８からＴｉＮ膜４までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜３を除去することにより、ゲート電極９を得る。本工程後の平面構成を図１２（ａ）に示す。図１２（ａ）に示すように、ＰＦＥＴを構成するゲート電極９の中にＮｉシリサイド膜１８が第１のコンタクトホール５ａの壁面に沿って形成されている。
【０１０５】
次に、図１２（ｂ）に示すように、半導体基板１の活性領域に対して、パターニングされたゲート電極９をマスクとして、Ｐ型のエクステンション（Ｅｘｔ）注入を行う。その後、ゲート電極９の各側面上に、ＳｉＮ等からなるサイドウォール１０を形成する。このとき、第１のコンタクトホール５ａにはサイドウォール１０を形成する際の絶縁膜１０ａが埋め込まれる。
【０１０６】
次に、図１２（ｃ）に示すように、形成されたサイドウォール１０及びゲート電極９をマスクとして、半導体基板１の活性領域に対して、ソースドレイン（Ｓ／Ｄ）注入を行う。このとき、ゲート電極９を構成するポリシリコン膜５に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
【０１０７】
続いて、スパッタ法又は真空蒸着法等により、半導体基板１上の全面に、例えばニッケル（Ｎｉ）膜を堆積し、堆積したＮｉ膜に熱処理を行って、ポリシリコン膜５の上部及び活性領域の上部にＮｉシリサイド膜１８を自己整合的に形成することにより、トランジスタ構造を得る。この第２のシリサイド化工程において、Ｎｉシリサイド膜１８は、ゲート電極９の上部において厚く形成される。
【０１０８】
この後は、図示はしていないが、半導体基板１上にゲート電極９を覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極９の上側で且つ第１のコンタクトホール５ａの近傍に、Ｎｉシリサイド膜１８を露出する第２のコンタクトホールを形成する。続いて、形成した第２のコンタクトホールに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
【０１０９】
以上説明したように、第４の実施形態においては、上層のＮｉシリサイド膜１８と下層のＴｉＮ膜４とが第１のコンタクトホール５ａを介して直接に接することにより、Ｎｉシリサイド膜１８とＴｉＮ膜４との間にポリシリコン膜５が介在しなくなる。これにより、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの遅延時間を短縮することができる。
【０１１０】
（第５の実施形態）
以下、本発明に係る第５の実施形態について図１３を参照しながら説明する。
【０１１１】
図１３（ｂ）に示すように、第５の実施形態に係る半導体装置は、ヒューズ素子であって、例えば、シリコンからなる半導体基板１の上に形成され、溝５Ａを挟んで対向するように形成された２つの電極９Ａを有している。各電極９Ａは、半導体基板１の上部に形成された素子分離２の上の絶縁膜３Ａの上に形成されている。
【０１１２】
各電極９Ａは半導体基板１の上に順次形成された、絶縁膜３Ａ、ＴｉＮ膜４、ポリシリコン膜５及びＮｉシリサイド膜１８により構成されている。Ｎｉシリサイド膜１８は、互いに対向する２つの電極９Ａの各上面と対向面とに跨って形成されており、実質的なヒューズとして機能する。
【０１１３】
以下、前記のように構成された半導体装置の製造方法の一例について図１４及び図１５を参照しながら説明する。
【０１１４】
まず、図１４（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１の上に、絶縁膜３Ａとして、膜厚が１．５ｎｍの熱酸化膜を形成し、その上にＣＶＤ法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、絶縁膜３Ａは、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、絶縁膜３Ａの上に、例えばＣＶＤ法により膜厚が１０ｎｍのＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。
【０１１５】
次に、図１４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５及びＴｉＮ膜４に、絶縁膜３Ａを露出する溝５Ａを形成する。なお、例えば、第４の実施形態に係る図１１（ｂ）に示すドライエッチング工程において、ＴｉＮ膜４をも除去するようにエッチングすると、ゲート電極９をヒューズ素子として機能させることができる。
【０１１６】
次に、図１４（ｃ）に示すように、ＣＶＤ法により、ポリシリコン膜５の上に溝５Ａの底面及び壁面上に沿うよう、膜厚が３ｎｍのポリシリコン薄膜１６を堆積する。
【０１１７】
次に、図１４（ｄ）に示すように、スパッタ法等により、ポリシリコン薄膜１６の上に膜厚が５ｎｍのＮｉ膜１７を堆積する。
【０１１８】
次に、図１４（ｅ）に示すように、温度が３００℃で３０秒間の第１の熱処理を実施して、Ｎｉ膜１７をポリシリコン薄膜１６及びポリシリコン膜５の一部とシリサイド化反応させることにより、Ｎｉ膜１７からＮｉシリサイド（Ｎｉ２Ｓｉ）膜１８を形成する。続いて、未反応のＮｉ膜１７を硫酸過酸化水素水溶液（ＳＰＭ）により洗浄して除去する。この後、さらに温度が４５０℃で３０秒間程度の第２の熱処理を実施して、Ｎｉシリサイド膜１８の組成をＮｉＳｉとする。このとき、ＮｉＳｉ膜１８とＴｉＮ膜４との間にはポリシリコン薄膜１６が残っておらず、ＮｉＳｉ膜１８とＴｉＮ膜４とが互いに接触していることが重要である。なお、第５の実施形態においては、ポリシリコン膜５の上及び溝５Ａの内側に形成する金属シリサイドをＮｉシリサイドとしたが、これに限られず、Ｃｏシリサイド（ＣｏＳｉ２）又はＴｉシリサイド（ＴｉＳｉ２）等の他の金属シリサイドとしてもよい。また、ここでは、Ｎｉ膜１７を単層膜としたが、Ｎｉ膜１７上にバリア膜としてＴｉＮ膜を堆積してもよい。
【０１１９】
また、第１のシリサイド化工程において、Ｎｉ２Ｓｉ膜を形成したが、熱処理温度を高めて初めからＮｉＳｉ膜を形成してもよく、さらには、Ｎｉ３Ｓｉ４又はＮｉＳｉ２等を形成してもよい。なお、Ｎｉ膜１７は部分反応でもよく全反応でもよい。
【０１２０】
また、金属シリサイドに限られず、ポリシリコン薄膜１６及びＮｉ膜１７に代えて、シリサイド化されないＴｉＮ膜を用いてもよい。
【０１２１】
図１５に本工程における平面構成を示す。図１５に示すように、Ｎｉシリサイド膜１８に対して、溝５Ａの平面積よりも大きい領域でエッチングする。
【０１２２】
次に、図１４（ｆ）に示すように、リソグラフィ法及びドライエッチング法により、Ｎｉシリサイド膜１８からＴｉＮ膜４までをパターニングする。続いて、洗浄を行ってレジストマスク及び絶縁膜３Ａを除去することにより、ヒューズ素子を得る。
【０１２３】
第４の実施形態においては、図１３（ａ）に示すように、電極９Ａ同士の間の溝５Ａが図の上下方向に突き抜けていることを特徴とする。この溝５Ａの幅及び長さ、並びにＮｉシリサイド膜１８の膜厚を調整することにより、ヒューズ素子を所望の電流量で機能（溶断）させることができる。
【０１２４】
この後は、図示はしていないが、半導体基板１上に電極９Ａを覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜における各電極９Ａの上側に、Ｎｉシリサイド膜１８を露出するコンタクトホールを形成する。続いて、形成したコンタクトホールに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
【０１２５】
なお、第５の実施形態においては、第４の実施形態と組み合わせることにより、第４の実施形態に係るＰＦＥＴであって、ポリシリコン膜５に第１のコンタクトホール５ａが形成されたゲート電極９と、第５の実施形態に係るヒューズ素子とを有する半導体装置を同時に形成することができる。
【０１２６】
（第６の実施形態）
以下、本発明に係る第６の実施形態について図１６を参照しながら説明する。
【０１２７】
図１６に示すように、第６の実施形態に係る半導体装置は、ＰＦＥＴであって、例えば、シリコンからなる半導体基板１の上に形成されたゲート電極９Ｂを有している。ゲート電極９Ｂは、半導体基板１の上部に形成された素子分離２によって区画された半導体領域の上に設けられ、high-k膜を含むゲート絶縁膜３、ＴｉＮ膜４及びポリシリコン膜５、並びに該ポリシリコン膜５の上部及び側部に形成されたＮｉシリサイド膜１８により構成されている。
【０１２８】
第６の実施形態の特徴として、ゲート電極９Ｂにおけるポリシリコン膜５の側部に形成されたＮｉシリサイド膜１８部が、ポリシリコン膜５の下側のＴｉＮ膜４と直接に接している点である。このように、ポリメタルゲート形成用のＮｉシリサイド膜１８とメタルゲート形成用のＴｉＮ膜４とがポリシリコン膜５の側部に形成されたＮｉシリサイド膜１８を介して直接に接しているため、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの高速動作が可能となる。
【０１２９】
以下、前記のように構成された半導体装置の製造方法の一例について図１７を参照しながら説明する。
【０１３０】
まず、図１７（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離２を選択的に形成する。続いて、半導体基板１における素子分離２により区画された半導体領域に、閾値制御用のイオン注入（Ｖｔ注入）を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板１上の表面酸化膜を除去する。続いて、半導体基板１の上に、ゲート絶縁膜３として、膜厚が１．５ｎｍの熱酸化膜を形成し、その上にＣＶＤ法による膜厚が３．０ｎｍのＨｆＳｉＯ膜を堆積する。続いて、表面窒化処理を施すことにより、ＨｆＳｉＯＮ／ＳｉＯ２からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜３は、高誘電率絶縁膜に限られず、ＳｉＯ２膜又はＳｉＯＮ膜でもかまわない。続いて、ゲート絶縁膜３の上に、例えばＣＶＤ法により膜厚が１０ｎｍのゲートメタル膜であるＴｉＮ膜４を堆積し、続いて、ＴｉＮ膜４の上に、膜厚が８０ｎｍのノンドープのポリシリコン膜５を堆積する。
【０１３１】
次に、図１７（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜５及びＴｉＮ膜４をパターニングする。続いて、洗浄を行ってレジストマスクを除去することにより、ゲート電極９Ｂを得る。第６の実施形態においては、洗浄時にゲート絶縁膜３を除去せずに半導体基板１上に残しておく。その後、図示はしないが、本実施形態に係るＰＦＥＴが入出力（Ｉ／Ｏ）系のトランジスタである場合には、ゲート電極９Ｂをマスクとして、半導体領域の上部にＬＤＤ（Lightly Doped Drain）注入を行う。
【０１３２】
次に、図１７（ｃ）に示すように、スパッタ法等により、ゲート絶縁膜３の上にゲート電極９Ｂを含む全面にわたって、膜厚が５ｎｍのＮｉ膜１７を堆積する。
【０１３３】
次に、図１７（ｄ）に示すように、温度が３００℃で３０秒間の第１の熱処理を実施して、Ｎｉ膜１７をポリシリコン膜５における露出部分とシリサイド化反応させることにより、Ｎｉ膜１７からＮｉシリサイド（Ｎｉ２Ｓｉ）膜１８を選択的に形成する。すなわち、半導体基板１上にはゲート絶縁膜３が形成されているため、Ｎｉシリサイド膜１８は半導体基板１上に形成されず、ポリシリコン膜５が露出するゲート電極９Ｂの上面及び側面にのみＮｉシリサイド膜１８が形成される。続いて、未反応のＮｉ膜１７を硫酸過酸化水素水溶液（ＳＰＭ）により洗浄して除去する。
【０１３４】
次に、図１７（ｅ）に示すように、フッ化水素（ＨＦ）等の水溶液を用いて、ゲート電極９Ｂの側方のゲート絶縁膜３を除去する。この後、さらに温度が４５０℃で３０秒間程度の第２の熱処理を実施して、Ｎｉシリサイド膜１８の組成をＮｉＳｉとする。なお、Ｎｉ２Ｓｉ膜のＮｉＳｉ膜への変換は必ずしも行う必要はない。また、金属シリサイドをＮｉシリサイドとしたが、これに限られず、Ｃｏシリサイド又はＴｉシリサイド等の他の金属シリサイドとしてもよい。また、ここでは、Ｎｉ膜１７を単層膜としたが、Ｎｉ膜１７上にバリア膜としてＴｉＮ膜を堆積してもよい。
【０１３５】
また、第１のシリサイド化工程において、Ｎｉ２Ｓｉ膜を形成したが、熱処理温度を高めて初めからＮｉＳｉ膜を形成してもよく、さらには、Ｎｉ３Ｓｉ４又はＮｉＳｉ２等を形成してもよい。なお、Ｎｉ膜１７は部分反応でもよく全反応でもよい。
【０１３６】
第６の実施形態は、ゲート電極９Ｂのゲート長方向の幅がＮｉシリサイド膜１８により大きくなるという特徴をも有している。
【０１３７】
従って、本実施形態に係るＰＦＥＴがコア（ｃｏｒｅ）系のトランジスタである場合には、図１７（ｄ）又は図１７（ｅ）に示す工程において、ゲート電極９Ｂ及びＮｉシリサイド膜１８をマスクとして、エクステンション（Ｅｘｔ）注入を行う。すなわち、ゲート電極９Ｂのゲート長方向側の側部に形成されたＮｉシリサイド膜１８はオフセットサイドウォールとしての役割を果たす。その結果、Ｅｘｔ注入はＩ／Ｏ系トランジスタのＬＤＤ注入よりもゲート電極９Ｂの側面から離れて形成される。
【０１３８】
その後、図１７（ｆ）に示すように、ゲート電極Ｂ９の各側面上に、ＳｉＮ等からなるサイドウォール１０を形成する。続いて、形成されたサイドウォール１０及びゲート電極９Ｂをマスクとして、半導体基板１の活性領域に対して、ソースドレイン（Ｓ／Ｄ）注入を行う。このとき、ゲート電極９を構成するポリシリコン膜５に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
【０１３９】
続いて、スパッタ法又は真空蒸着法等により、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積し、堆積したＮｉ膜に熱処理を行って、ポリシリコン膜５の上部及び活性領域の上部にＮｉシリサイド膜１８を自己整合的に形成することにより、図１６に示すトランジスタ構造を得る。
【０１４０】
この後は、図示はしていないが、半導体基板１上にゲート電極９Ｂを覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極９Ｂの上側に、Ｎｉシリサイド膜１８を露出するコンタクトホールを形成する。続いて、形成したコンタクトホールに、Ｗ／ＴｉＮ／Ｔｉ等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
【０１４１】
以上説明したように、第６の実施形態においては、上層のＮｉシリサイド膜１８と下層のＴｉＮ膜４とがポリシリコン膜５の側部で直接に接することにより、Ｎｉシリサイド膜１８とＴｉＮ膜４との間にポリシリコン膜５が介在しなくなる。これにより、ポリシリコン膜５とＴｉＮ膜４との間の界面抵抗の影響を受けなくなるので、ＰＦＥＴの遅延時間を短縮することができる。
【０１４２】
また、ポリシリコン膜５の両側部に形成されたＮｉシリサイド膜１８は、オフセットサイドウォールとして、すなわち注入用マスクとしても利用することができる。
【産業上の利用可能性】
【０１４３】
本発明に係る半導体装置の製造方法及びそれを用いた半導体装置は、最下層の第１の金属膜とシリコン膜の上の第２の金属膜とが直接に接触するため、シリコン膜と第１の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となり、例えば、金属とポリシリコンとが積層されてなるゲート電極を有する半導体装置に有用であり、また、ヒューズ素子にも応用可能である。
【符号の説明】
【０１４４】
１      半導体基板
２      素子分離
３      ゲート絶縁膜
３Ａ    絶縁膜
４      ＴｉＮ膜
５      ポリシリコン膜
５ａ    第１のコンタクトホール
５Ａ    溝
７      金属膜
８      絶縁膜
９      ゲート電極
９Ａ    電極
９Ｂ    ゲート電極
１０    サイドウォール
１０ａ  絶縁膜
１１    層間絶縁膜
１１ａ  第２のコンタクトホール
１２    コンタクトプラグ
１３    Ｎｉシリサイド膜
１４    金属薄膜
１６    ポリシリコン薄膜
１７    Ｎｉ膜
１８    Ｎｉシリサイド膜
【図１】
2011071402.tif 000003
【図２】
2011071402.tif 000004
【図３】
2011071402.tif 000005
【図４】
2011071402.tif 000006
【図５】
2011071402.tif 000007
【図６】
2011071402.tif 000008
【図７】
2011071402.tif 000009
【図８】
2011071402.tif 000010
【図９】
2011071402.tif 000011
【図１０】
2011071402.tif 000012
【図１１】
2011071402.tif 000013
【図１２】
2011071402.tif 000014
【図１３】
2011071402.tif 000015
【図１４】
2011071402.tif 000016
【図１５】
2011071402.tif 000017
【図１６】
2011071402.tif 000018
【図１７】
2011071402.tif 000019
【図１８】
2011071402.tif 000020
【図１９】
2011071402.tif 000021