(57)【要約】【課題】電源回路により電流を供給される回路による電流の消費量に応じて、電源回路の電流供給能力を変化させること。【解決手段】電源回路は、周波数が一定の第１のクロック信号を受信して、所定の回路に電圧を供給する第１の昇圧回路と、当該所定の回路の動作周波数に応じた周波数を有する第２のクロック信号を受信して、当該所定の回路に電圧を供給する第２の昇圧回路と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数が一定の第１のクロック信号を受信し、所定の回路に電圧を供給する第１の昇圧回路と、
前記所定の回路の動作周波数に応じた周波数を有する第２のクロック信号を受信し、前記所定の回路に電圧を供給する第２の昇圧回路と、を備えている電源回路。
【請求項２】
前記第１の昇圧回路と前記第２の昇圧回路によって前記所定の回路に供給された電圧を検出し、該電圧が所定の閾値電圧よりも大きい場合には、前記第１の昇圧回路と前記第２の昇圧回路における昇圧動作を停止させる高電圧検出回路をさらに備えている、請求項１に記載の電源回路。
【請求項３】
前記第１のクロック信号を生成する内部クロック生成回路をさらに備えている、請求項１又は２に記載の電源回路。
【請求項４】
前記第１の昇圧回路は、前記所定の回路によって消費される電流のうちの直流成分を出力し、
前記第２の昇圧回路は、前記所定の回路によって消費される電流のうちの交流成分を出力する、請求項１乃至３のいずれか１項に記載の電源回路。
【請求項５】
前記所定の回路の動作周波数を有するクロック信号を受信し、その周波数を逓倍して前記第２のクロック信号として出力する逓倍回路をさらに備えている、請求項１乃至４のいずれか１項に記載の電源回路。
【請求項６】
前記所定の回路の動作周波数を有するクロック信号を受信し、その周波数を分周して前記第２のクロック信号として出力する分周回路をさらに備えている、請求項１乃至４のいずれか１項に記載の電源回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の電源回路を備えている半導体装置。
【請求項８】
前記所定の回路をさらに備えている、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路及び半導体装置に関し、特に、外部から供給された電源を昇圧回路によって昇圧し、半導体装置内部の回路に内部電源として供給する電源回路、及び、かかる電源回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成するトランジスタを微細化することにより、半導体装置の集積度が向上し、チップサイズが縮小するため、コストの削減が可能となる。
【０００３】
トランジスタの微細化に伴い、信頼性の観点から、半導体装置を構成する回路に印加される電源電圧を低電圧化する必要が生じている。これに伴って、外部から供給される電源電圧も低電圧化されている。
【０００４】
ところで、半導体装置には、論理回路以外に、ＤＲＡＭが内蔵メモリとして混載されたものもある。一般に、ＤＲＡＭセルに対するデータの読み出し及び書き込み時には、メモリーセルトランジスタのゲートに比較的高い電圧を印加する必要がある。したがって、半導体装置の外部から供給される電源電圧が低電圧化された場合には、例えば、昇圧回路を含む電源回路によって半導体装置内部で高電圧を発生させる必要がある。
【０００５】
図６は、ＤＲＡＭセルが混載された半導体装置の構成を示すブロック図である。図６を参照すると、半導体装置２０は、電源回路２１、ＤＲＡＭ２２及び論理回路２３を有する。
【０００６】
論理回路２３には外部電源ＶＤＤ（例えば１．５Ｖ）が供給され、ＤＲＡＭ２２には外部電源ＶＤＤとともに電源回路によって昇圧されたＶＰＰ（例えば２．５Ｖ）が供給される。論理回路２３及びＤＲＡＭ２２には、外部クロックであるＣＬＫ、並びに、動作を制御するためのアドレス及びコマンドが入力され、データの入出力が行われる。
【０００７】
図１２は、特許文献１に記載された、昇圧回路を含む電源回路の構成を示すブロック図である。図１２を参照すると、電源回路は、昇圧回路、クロック生成回路、及び、高電圧検出回路を有する。
【０００８】
次に、図７〜図１０を参照して、昇圧回路を含む従来の電源回路の構成、特性及び動作について説明する。
【０００９】
図７は、昇圧回路を含む従来の電源回路２１の構成を示すブロック図である。図７を参照すると、電源回路２１は、昇圧回路１１１、高電圧検出回路１１６、内部クロック生成回路１１５、及び、ＮＡＮＤ回路ＮＡＮＤ１１を有する。
【００１０】
図８は、従来の電源回路２１に含まれる昇圧回路１１１の具体的な回路図を一例として示す。図８を参照すると、昇圧回路１１１は、Ｎ型ＭＯＳＦＥＴ  ＭＮ０〜ＭＮ２、容量素子Ｃ１、Ｃ２、及びインバータＩＮ１〜ＩＮ３を有している。
【００１１】
昇圧回路１１１おいて、Ｎ型ＭＯＳＦＥＴ  ＭＮ０〜ＭＮ２は、直列にダイオード接続され、これらの接点に容量素子Ｃ１、Ｃ２が接続されている。容量素子Ｃ１、Ｃ２の対極には、それぞれ、クロック信号ＰＣＬＡ、ＰＣＬＢが入力される。インバータＩＮ１は、クロック信号ＰＣＬを入力して、クロック信号ＰＣＬＡを出力する。直列に接続されたインバータＩＮ２、ＩＮ３は、クロック信号ＰＣＬを入力して、クロック信号ＰＣＬＢを出力する。クロック信号ＰＣＬＡとＰＣＬＢは、相補信号となっている。
【００１２】
クロック信号ＰＣＬが入力されることにより、直列に接続されたＮ型ＭＯＳＦＥＴ  ＭＮ０〜ＭＮ２を介して、ＶＤＤからＶＰＰに順次電荷が転送され、ＶＰＰに高電圧が供給される。
【００１３】
図８に示した昇圧回路１１１においては、３段のＮ型ＭＯＳＦＥＴ  ＭＮ０〜ＭＮ２が直列に接続されている。なお、外部電源ＶＤＤのレベル、必要とされるＶＰＰのレベル、要求される電流供給能力に応じて、ＭＯＳＦＥＴの段数を変更すること、各ＭＯＳＦＥＴ及び各容量素子の大きさを最適化すること、及び、クロック信号ＰＣＬの周波数を設定することは、設計事項である。
【００１４】
図９（Ａ）は、昇圧回路１１１の電流供給能力を示す特性図である。図９（Ａ）の横軸は昇圧回路１１１のクロック信号の周波数を表し、縦軸は昇圧回路１１１のＶＰＰ電流供給能力を表す。図９（Ｂ）は、図６に示した半導体装置２０において、ＤＲＡＭ２２にＶＰＰを供給した場合の消費電流を示す。図９（Ｂ）の横軸はＤＲＡＭ２２の動作周波数を表し、縦軸はＤＲＡＭ２２によるＶＰＰ消費電流を表す。
【００１５】
図９（Ａ）を参照して、昇圧回路１１１の特性について説明する。昇圧回路１１１を構成するトランジスタＭＮ０〜ＭＮ２の電流特性及び容量素子Ｃ１、Ｃ２の大きさによって電流供給能力は変化する。一般に、クロック信号の周波数を高周波にするにしたがって電流供給能力は向上する。ただし、クロック信号の周波数が所定の周波数以上になると、電流供給能力は飽和する。所定の周波数以上においては、クロックの各周期において、電荷の転送が十分に行われなくなるからである。
【００１６】
図９（Ａ）を参照すると、クロック信号の周波数が周波数ＰＣを超えた場合には、電流供給能力が飽和している。したがって、電流供給能力を高くするには（例えば、ＩＰＰｍａｘ）、昇圧回路１１１を周波数ＰＣで動作させることが好ましい。
【００１７】
次に、図９（Ｂ）を参照して、電流を消費するＤＲＡＭ２２の特性について説明する。ＤＲＡＭ２２のＶＰＰ消費電流は、ＤＲＡＭ２２が動作していない状態でもトランジスタのオフリークによりＤＣ的に流れるＤＣ電流成分と、動作周波数に応じて変化し、ＡＣ的に流れるＡＣ電流成分とを含む。
【００１８】
図９（Ｂ）を参照すると、ＤＲＡＭ２２は、動作周波数が周波数ＤＣ１のときにはＩＰＰ１の電流を消費し、周波数ＤＣ１よりも高周波側の周波数ＤＣ２のときにはＡＣ電流成分が増加して、ＩＰＰ２の電流を消費する。
【００１９】
図９（Ｂ）のＶＰＰ消費電流特性を示すＤＲＡＭ２２に対して、周波数ＤＣ１から周波数ＤＣ２の範囲で動作を保証する場合には、図９（Ａ）の周波数ＰＣで昇圧回路１１１を動作させる。このとき、ＶＰＰ電流供給能力はＩＰＰｍａｘとなり、高周波側のＤＣ２におけるＶＰＰ消費電流ＩＰＰ２に対してもマージンをもって動作を保証することができる。したがって、内部クロック生成回路１１５は、周波数ＰＣのクロックを発振するように設計される。
【００２０】
図１０は、従来の電源回路２１の動作を示す電圧波形図である。図１０を参照して、ＤＲＡＭ２２が動作周波数ＤＣ２で動作した場合の、上記の電源回路２１の動作を説明する。
【００２１】
図１０におけるＤＲＡＭアクセスの波形は、ＤＲＡＭ２２に対するデータの読み出し及び書き込み動作のサイクルを表す。ＤＲＡＭ２２は、この動作サイクルでＶＰＰの電流を消費し、図９（Ｂ）に示したＩＰＰ２の電流を消費する。図１０におけるＣＬＢ、ＰＣＬ、及びＰＡＣＴは、それぞれ、図７に示した内部クロック生成回路１１５、ＮＡＮＤ回路ＮＡＮＤ１１、及び高電圧検出回路１１６の出力波形を表す。
【００２２】
一例として、ＶＰＰの設定レベルを２．５Ｖとする。時刻Ｔ０ではＶＰＰのレベルが所定のレベルよりも低いため、高電圧検出回路１１６の出力ＰＡＣＴはＨレベルを出力する。ＮＡＮＤ回路ＮＡＮＤ１１は、ＰＡＣＴがＨレベルであるため、クロックＣＬＢに同期して昇圧回路１１１にクロック信号（ポンピングパルス）ＰＣＬを供給する。これにより、昇圧回路１１１が昇圧動作を行い、ＶＰＰに高電圧が供給される。
【００２３】
図９（Ａ）に示したように、クロック信号の周波数が周波数ＰＣであるため、昇圧回路１１１の電流供給能力ＩＰＰｍａｘは、消費電流ＩＰＰ２よりも大きい。したがって、ＶＰＰのレベルは徐々に上昇して、時刻Ｔ１で２．５Ｖとなる。高電圧検出回路１１６による電圧の判定に要する遅延時間を考慮すると、高電圧検出回路１１６の出力ＰＡＣＴは、時刻Ｔ２でＬレベルに遷移する。すると、ＮＡＮＤ回路ＮＡＮＤ１１の出力ＰＣＬは、Ｈレベルに固定され、昇圧回路１１１は昇圧動作を停止する。
【００２４】
その後、ＤＲＡＭ２２の動作によってＶＰＰのレベルが低下し、時刻Ｔ３以降において２．５Ｖ未満となる。高電圧判定回路１１６による電圧の判定に要する遅延時間を考慮すると、高電圧検出回路１１６の出力ＰＡＣＴは、時刻Ｔ４でＨレベルに遷移する。すると、ＮＡＮＤ回路ＮＡＮＤ１１の出力ＰＣＬは、クロック信号ＣＬＢに同期する。このとき、昇圧回路１１１にはクロック信号ＰＣＬが供給され、昇圧回路１１１は、昇圧動作を行い、ＶＰＰに高電圧を供給する。
【００２５】
以上の動作を繰り返すことにより、ＶＰＰのレベルは目標値である２．５Ｖ付近に制御される。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００６−１８５５３０号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【００２７】
以下の分析は、本発明者によってなされたものである。
【００２８】
上記の説明において、内部クロック生成回路１１５が発振するクロック信号ＣＬＢの周波数は、周波数ＰＣに設定されている。一方、図６に示した半導体装置２０のＤＲＡＭ２２は、一般に外部クロックＣＬＫに同期して動作する。
【００２９】
外部クロックＣＬＫの周波数は、半導体装置２０が搭載されたシステムに依存して異なる値となりうる。したがって、図９（Ｂ）に示したように、低周波数であるＤＣ１から高周波数であるＤＣ２の範囲で、ＤＲＡＭ２２の動作を保証する必要がある。
【００３０】
消費電流がより多い高周波数ＤＣ２におけるＤＲＡＭ２２の消費電流ＩＰＰ２を保証するために、ＶＰＰを供給する電源回路２１のＶＰＰ電流供給能力はＩＰＰｍａｘとなるように設計される。すると、低周波数ＤＣ１でＤＲＡＭ２２が動作した場合に、ＶＰＰの高電圧側に対する制御が困難となり、後述のように、ＶＰＰが高電圧側に大きくシフトして、ＶＰＰが印加されるデバイスの信頼性が低下するという問題がある。
【００３１】
図１１は、電源回路２１の動作を示す電圧波形図である。図１１は、図１０と比較して、ＤＲＡＭ２２に対するアクセスの周期が２倍となり、ＤＲＡＭ２２が図９（Ｂ）の周波数ＤＣ１で動作している場合を示す。
【００３２】
一例として、ＶＰＰの設定レベルを図１０と同様に２．５Ｖとする。時刻Ｔ０ではＶＰＰのレベルが所定のレベルよりも低いため、高電圧検出回路１１６の出力ＰＡＣＴは、Ｈレベルを出力する。ＮＡＮＤ回路ＮＡＮＤ１１の出力ＰＣＬは、ＰＡＣＴがＨレベルであるため、クロックＣＬＢに同期して昇圧回路１１１にポンピングパルスＰＣＬを供給する。これにより、昇圧回路１１１が動作して、ＶＰＰに高電圧が供給される。
【００３３】
図９（Ａ）に示したように、クロック信号の周波数が周波数ＰＣであるため、昇圧回路１１１の電流供給能力ＩＰＰｍａｘは、消費電流ＩＰＰ１よりも大きい。したがって、ＶＰＰのレベルは徐々に上昇して、時刻Ｔ１で２．５Ｖとなる。高電圧検出回路１１６による電圧の判定に要する遅延時間として、図１０と同程度の遅延時間が必要となる。
【００３４】
時刻Ｔ１から時刻Ｔ２までの期間に、ＶＰＰが過剰に昇圧される。ＤＲＡＭ２２の動作周波数がＤＣ１である場合における、昇圧回路のＶＰＰ電流供給能力Ｉｐｐｍａｘと実際に消費される電流ＩＰＰ１との差（ＩＰＰｍａｘ−ＩＰＰ１）は、ＤＲＡＭ２２の動作周波数がＤＣ２である場合における、昇圧回路のＶＰＰ電流供給能力Ｉｐｐｍａｘと実際に消費される電流ＩＰＰ２との差（ＩＰＰｍａｘ−ＩＰＰ２）と比較して、非常に大きい（図９（Ａ）参照）。
【００３５】
したがって、図１１の時刻Ｔ１から時刻Ｔ２までの間にＶＰＰが高電圧側に過剰に昇圧される量は、図１０に示した場合と比較して大きくなる。このように、ＶＰＰが過剰に昇圧されると、ＶＰＰが供給されるデバイスへの信頼性が低下するという問題がある。
【００３６】
そこで、電源回路により電流を供給される回路による電流の消費量に応じて、電源回路の電流供給能力を変化させることが課題となる。本発明の目的は、かかる課題を解決する電源回路及び半導体装置を提供することにある。
【課題を解決するための手段】
【００３７】
本発明の第１の視点に係る電源回路は、
周波数が一定の第１のクロック信号を受信し、所定の回路に電圧を供給する第１の昇圧回路と、
前記所定の回路の動作周波数に応じた周波数を有する第２のクロック信号を受信し、前記所定の回路に電圧を供給する第２の昇圧回路と、を備えている。
【００３８】
本発明の第２の視点に係る半導体装置は、上記電源回路を備えている。
【発明の効果】
【００３９】
本発明の電源回路及び半導体装置によると、電源回路によって電流を供給される回路が消費する電流量に応じて、電源回路の電流供給能力を変化させることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る電源回路の構成を示すブロック図である。
【図２】（Ａ）本発明の第１の実施形態に係る電源回路を構成する昇圧回路のＶＰＰ電流供給能力を示す特性図である。（Ｂ）ＤＲＡＭによるＶＰＰ消費電流を示す特性図である。
【図３】本発明の第１の実施形態に係る電源回路の動作を示す電圧波形図である。
【図４】本発明の第１の実施形態に係る電源回路の動作を示す電圧波形図である。
【図５】本発明の第２の実施形態に係る電源回路の構成を示すブロック図である。
【図６】ＤＲＡＭセルが混載された半導体装置の構成を示すブロック図である。
【図７】従来の電源回路の構成を示すブロック図である。
【図８】従来の電源回路に含まれる昇圧回路の回路図である。
【図９】（Ａ）従来の昇圧回路のＶＰＰ電流供給能力を示す特性図である。（Ｂ）ＤＲＡＭによるＶＰＰ消費電流を示す特性図である。
【図１０】従来の電源回路の動作を示す電圧波形図である。
【図１１】従来の電源回路の動作を示す電圧波形図である。
【図１２】特許文献１に記載された、昇圧回路を含む電源回路の構成を示すブロック図である。
【発明を実施するための形態】
【００４１】
第１の展開形態の電源回路は、上記第１の視点に係る電源回路であることが好ましい。
【００４２】
第２の展開形態の電源回路は、第１の昇圧回路と第２の昇圧回路によって前記所定の回路に供給された電圧を検出し、該電圧が所定の閾値電圧よりも大きい場合には、第１の昇圧回路と第２の昇圧回路における昇圧動作を停止させる高電圧検出回路をさらに備えていることが好ましい。
【００４３】
第３の展開形態の電源回路は、第１のクロック信号を生成する内部クロック生成回路をさらに備えていてもよい。
【００４４】
第４の展開形態の電源回路は、第１の昇圧回路が、前記所定の回路によって消費される電流のうちの直流成分を出力し、第２の昇圧回路が、前記所定の回路によって消費される電流のうちの交流成分を出力することが好ましい。
【００４５】
第５の展開形態の電源回路は、前記所定の回路の動作周波数を有するクロック信号を受信し、その周波数を逓倍して前記第２のクロック信号として出力する逓倍回路をさらに備えていてもよい。
【００４６】
第６の展開形態の電源回路は、前記所定の回路の動作周波数を有するクロック信号を受信し、その周波数を分周して前記第２のクロック信号として出力する分周回路をさらに備えていてもよい。
【００４７】
第７の展開形態の電源回路は、上記の電源回路を備えていることが好ましい。
【００４８】
第８の展開形態の電源回路は、上記所定の回路をさらに備えていることが好ましい。
【００４９】
（実施形態１）
本発明の第１の実施形態に係る電源回路について図面を参照して説明する。図１は、本実施形態に係る電源回路の構成を示すブロック図である。図１を参照すると、電源回路は、昇圧回路１１、１２、高電圧検出回路１６、外部クロック入力回路１３、内部クロック生成回路１５、及び、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を有する。
【００５０】
昇圧回路１１は、ＶＰＰが供給される回路のＡＣ電流成分を供給する。高電圧検出回路１６は、ＶＰＰのレベルを判定し、出力信号ＰＡＣＴを制御する。外部クロック入力回路１３は、外部クロックＣＬＫを受信して、クロック信号ＣＬＡとして出力する。ＮＡＮＤ回路１は、クロック信号ＣＬＡと信号ＰＡＣＴを入力し、信号ＰＣＬ１を出力する。昇圧回路１１は、信号ＰＣＬ１を受信する。
【００５１】
一方、昇圧回路１２は、ＶＰＰが供給される回路のＤＣ電流成分を供給する。ＮＡＮＤ回路２は、内部クロック生成回路１５により出力されたクロック信号ＣＬＢと信号ＰＡＣＴを入力し、信号ＰＣＬ２を出力する。昇圧回路１２は、信号ＰＣＬ２を受信する。
【００５２】
図２（Ａ）は、本実施形態に係る電源回路を構成する昇圧回路１１、１２のＶＰＰ電流供給能力を示す特性図である。図２（Ａ）の横軸は昇圧回路１１、１２に供給されるクロックの周波数、縦軸は昇圧回路１１、１２のＶＰＰ電流供給能力を示す。図２（Ｂ）は、図６に示した半導体装置２０において、ＤＲＡＭ２２にＶＰＰを供給した場合の消費電流を示す。図２（Ｂ）の横軸はＤＲＡＭ２２の動作周波数を表し、縦軸はＤＲＡＭ２２によるＶＰＰ消費電流を表す。
【００５３】
図９（Ａ）に示した場合と同様に、図２（Ａ）に示した昇圧回路１１、１２においても、クロック信号の周波数に依存して電流供給能力が変化する。図２（Ｂ）に示したＤＲＡＭ２２のＶＰＰ消費電流は、図９（Ｂ）に示した場合と同様に、ＤＣ電流成分ＩＰＰ０とＡＣ電流成分とを含む。ＡＣ電流成分はＤＲＡＭ２２の動作周波数に依存する。図２（Ｂ）を参照すると、ＤＲＡＭ２２は、低周波数ＤＣ１のときにはＩＰＰＡ１の電流を消費し、高周波数ＤＣ２のときにはＩＰＰＡ２の電流を消費する。
【００５４】
ＤＣ電流成分ＩＰＰ０は、ＤＲＡＭ２２の動作周波数には依存しない。また、ＤＣ電流成分ＩＰＰ０として、一定の小さい電流を供給すればよい。したがって、ＤＣ電流成分ＩＰＰ０を供給する昇圧回路１２は、高周波数で動作させることができ、その回路規模も小さくすることができる。そこで、図２（Ａ）に示すように、昇圧回路１２は、一定の高い周波数ＰＣ２で動作させて、ＤＣ電流成分ＩＰＰ０を供給するようにしてもよい。
【００５５】
一方、ＡＣ電流成分は、ＤＲＡＭ２２の動作周波数に依存して変化する。したがって、図２（Ｂ）の外部クロックの周波数に相当するＤＣ１、ＤＣ２と、図２（Ａ）の昇圧回路１１のクロック信号の周波数ＰＣ１、ＰＣ２とが対応するようにして、ＤＲＡＭ２２の動作周波数に応じたＡＣ電流成分ＩＰＰＡ１、ＩＰＰＡ２と、外部クロック周期に連動して動作する昇圧回路１１のＶＰＰ電流供給能力との差を小さくすることが好ましい。
【００５６】
このとき、ＤＲＡＭ２２の動作周波数がＤＣ１からＤＣ２の範囲で変化すると、昇圧回路１１に対するクロック信号の周波数も、外部クロックの周波数に連動してＰＣ１からＰＣ２に変化する。したがって、ＤＲＡＭ２２のＶＰＰ消費電流と昇圧回路１１のＶＰＰ電流供給能力との差は、図９（Ａ）に示した従来例と比較して小さくすることができる。
【００５７】
図３及び図４は、本実施形態に係る電源回路の動作を示す電圧波形図である。図３及び図４を参照して、本実施形態に係る電源回路の動作について説明する。
【００５８】
図３及び図４は、それぞれ図１０及び図１１に示した従来の電源回路の動作に対応する。図３は、ＤＲＡＭ２２の動作周波数が高周波のＤＣ２の場合における、電源回路の動作を示す。一方、図４は、ＤＲＡＭ２２の動作周波数が低周波のＤＣ１の場合における、電源回路の動作を示す。
【００５９】
図３を参照すると、外部クロックＣＬＫは周波数ＤＣ２であり、ＤＲＡＭ２２に対するデータの読み出し及び書き込みは周波数ＤＣ２のサイクルで行われる。
【００６０】
外部クロック入力回路１３は、外部クロックＣＬＫを受信し、外部クロックＣＬＫと同一の周波数ＤＣ２のクロック信号ＣＬＡを昇圧回路１１に供給する。
【００６１】
一方、内部クロック生成回路１５は、外部ＣＬＫには依存しない一定の周波数のクロック信号ＣＬＢを昇圧回路２に供給する（図３においては、一例として、クロック信号ＣＬＢの周波数はＤＣ２と同一としている。）
【００６２】
一例として、ＶＰＰの設定レベルを２．５Ｖとする。時刻Ｔ０ではＶＰＰのレベルが所定のレベルよりも低いため、高電圧検出回路１６の出力ＰＡＣＴはＨレベルを出力する。ＮＡＮＤ回路ＮＡＮＤ１は、ＰＡＣＴがＨレベルであるため、クロック信号ＣＬＡ（外部クロックＣＬＫ）に同期して昇圧回路１１にクロック信号ＰＣＬ１を供給する。これにより、昇圧回路１１は、昇圧動作を行い、ＡＣ電流成分ＩＰＰＡ２に応じた電荷をＶＰＰに供給する。ＮＡＮＤ回路ＮＡＮＤ２は、クロック信号ＣＬＢに同期して昇圧回路１２にクロック信号ＰＣＬ２を供給する。これにより、昇圧回路１２は、昇圧動作を行い、ＤＣ電流成分ＩＰＰ０に応じた電荷をＶＰＰに供給する。
【００６３】
ＶＰＰのレベルは徐々に上昇し、時刻Ｔ１で２．５Ｖとなる。高電圧検出回路１６による電圧の判定に要する遅延時間を考慮すると、高電圧検出回路の出力ＰＡＣＴは、時刻Ｔ２でＬレベルに遷移する。すると、ＮＡＮＤ回路ＮＡＮＤ１の出力ＰＣＬ１とＮＡＮＤ回路ＮＡＮＤ２の出力ＰＣＬ２はＨレベルに固定され、昇圧回路１１と昇圧回路１２は昇圧動作を停止する。
【００６４】
その後、ＤＲＡＭ２２の動作によってＶＰＰのレベルが低下し、時刻Ｔ３以降において２．５Ｖ未満となる。高電圧判定回路１６による電圧の判定に要する遅延時間を考慮すると、高電圧検出回路１６の出力ＰＡＣＴは、時刻Ｔ４でＨレベルに遷移する。すると、時刻Ｔ０の場合と同様に、昇圧回路１１と昇圧回路１２が昇圧動作を行い、ＶＰＰに高電圧を供給する。
【００６５】
以上の動作を繰り返すことにより、ＶＰＰのレベルは目標値である２．５Ｖ付近に制御される。
【００６６】
図４を参照すると、外部クロックＣＬＫは周波数ＤＣ１であり、ＤＲＡＭ２２に対するデータの読み出し及び書き込みは周波数ＤＣ１のサイクルで行われる。
【００６７】
外部クロック入力回路１３は、外部クロックＣＬＫを受信し、外部クロックＣＬＫと同一の周波数ＤＣ１のクロック信号ＣＬＡを昇圧回路１１に供給する。
【００６８】
一方、内部クロック生成回路１５は、外部ＣＬＫに依存しない一定の周波数のクロック信号ＣＬＢを昇圧回路２に供給する（図４においては、一例として、クロック信号ＣＬＢの周波数はＤＣ２と同一としている）。
【００６９】
この場合における電源回路の動作は、基本的に図３の場合と同様である。ただし、昇圧回路１１に入力されるクロック信号ＰＣＬ１の周波数を、外部クロックＣＬＫと同等の周波数ＤＣ１とすることによって、昇圧回路１１はＤＲＡＭ２２のＡＣ電流成分ＩＰＰＡ１に応じた電荷を供給する。したがって、本実施例の電源回路によると、図１１に示した従来の電源回路のように、時刻Ｔ１から時刻Ｔ２の期間に過剰にＶＰＰを昇圧することを防ぐことができ、安定したＶＰＰの制御が可能となる。
【００７０】
なお、本実施形態の電源回路において、外部クロックＣＬＫが停止した場合には、昇圧回路１１は動作を停止する。しかし、内部クロック生成回１５は、クロックＣＬＢを出力し続けることから、ＤＲＡＭ２２によって消費されるＤＣ電流成分（図２（Ｂ）のＩＰＰ０）は昇圧回路１２の昇圧動作によって供給され続ける。したがって、外部クロックＣＬＫが停止して、ＤＲＡＭ２２に対する読み出し及び書き込みが停止している期間においても、昇圧回路１２によってＶＰＰのレベルは所定のレベルに保たれる。
【００７１】
本実施形態においては、電源回路が供給する高電圧ＶＰＰの消費電流を、供給先の回路（例えばＤＲＡＭ２２）の動作周期に依存しないＤＣ電流成分ＩＰＰ０と、動作周期に依存するＡＣ電流成分ＩＰＰＡ１（又はＩＰＰＡ２）に分離し、ＤＣ電流成分ＩＰＰ０は内部クロック生成回路１５によって発生したクロック信号（ＣＬＢ）で動作する昇圧回路１２によって供給し、ＡＣ電流成分ＩＰＰＡ１（又はＩＰＰＡ２）は、外部クロックＣＬＫに連動するクロック信号ＣＬＡで動作する昇圧回路１１によって供給する。これにより、供給先の回路（例えばＤＲＡＭ２２）の消費電流に応じた電流を、昇圧回路が供給することができる。したがって、供給先（ＤＲＡＭ部）の動作周波数が変化しても、高電圧ＶＰＰを安定して制御することができる。
【００７２】
本実施形態の電源回路によると、外部クロック周期により変化する消費電流（上記の例ではＩＰＰＡ１からＩＰＰＡ２）に連動した適切な電流供給能力を有する電源回路を実現することができ、従来の電源回路においてＶＰＰが過剰に昇圧される問題を解消することができる。
【００７３】
すなわち、半導体装置の内部電源として高電圧を発生する昇圧回路を含む電源回路において、高電圧の消費電流に見合った昇圧回路の動作制御を行うことで、消費電流の変化による高電圧の制御レベルの変動、特に、過剰な昇圧を防止できる。また、過剰な昇圧を防止することにより、高電圧が供給される回路の回路特性の変動及び信頼性の低下を防ぐこともできる。
【００７４】
（実施形態２）
本発明の第２の実施形態に係る電源回路について図面を参照して説明する。図５は、本実施形態に係る電源回路の構成を示すブロック図である。図５を参照すると、電源回路は、昇圧回路１１、１２、高電圧検出回路１６、外部クロック入力回路１３、逓倍回路（又は分周回路）１４、内部クロック生成回路１５、及び、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を有する。
【００７５】
図５を参照すると、本実施形態の電源回路は、逓倍回路（又は分周回路）１４を有する。外部クロック入力回路１３は、外部クロックＣＬＫを受信して逓倍回路（又は分周回路）１４に出力する。逓倍回路（又は分周回路）１４は、受信した外部クロックＣＬＫを逓倍（又は分周）してクロック信号ＣＬＡとして出力する。
【００７６】
逓倍回路（又は分周回路）１４を設けることにより、外部クロックＣＬＫと昇圧回路１１に供給されるクロック信号ＣＬＡは、Ｎ倍（又は１／Ｎ倍）の関係を保ちつつ、互いに連動して変化する。ここで、Ｎは自然数である。
【００７７】
本実施形態の電源回路によると、昇圧回路のＶＰＰ電流供給能力の周波数特性（図２（Ａ））と、ＤＲＡＭ２２のＶＰＰ消費電流の周波数特性（図２（Ｂ））に基づいて、ＤＲＡＭ２２のＶＰＰ消費電流と昇圧回路１１のＶＰＰ電流供給能力との差が小さくなるように調整することができる。
【００７８】
以上の記載は実施形態に基づいて行ったが、本発明は上記実施形態に限定されるものではない。
【符号の説明】
【００７９】
１１、１２、１１１  昇圧回路
１３  外部クロック入力回路
１４  逓倍回路／分周回路
１５、１１５  内部クロック生成回路
１６、１１６  高電圧検出回路
２０  半導体装置
２１  電源回路
２２  ＤＲＡＭ
２３  論理回路
Ｃ１、Ｃ２  容量素子
ＩＮ１〜ＩＮ３  インバータ
ＭＮ０〜ＭＮ２  Ｎ型ＭＯＳＦＥＴ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ１１  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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