(57)【要約】【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。【選択図】図８
2011155284.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部にシリコン酸化膜である第１オフセットサイドウォールを形成し、前記第２ゲート電極の側面部にシリコン酸化膜である第２オフセットサイドウォールを形成する工程と、
前記第１オフセットサイドウォールと前記第２オフセットサイドウォールとを形成した後、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１オフセットサイドウォールを介して前記第１ゲート電極の側面部に第３オフセットサイドウォールを形成し、前記第２オフセットサイドウォールを介して前記第２ゲート電極の側面部に第４オフセットサイドウォールを形成する工程と、
前記第３オフセットサイドウォールと前記第４オフセットサイドウォールとを形成した後、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【請求項２】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部に第１オフセットサイドウォールを形成し、前記第２ゲート電極の側面部に第２オフセットサイドウォールを形成する工程と、
前記第１オフセットサイドウォールと前記第２オフセットサイドウォールとを形成した後、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１オフセットサイドウォールを介して前記第１ゲート電極の側面部に、シリコン酸化膜である第３オフセットサイドウォールを形成し、前記第２オフセットサイドウォールを介して前記第２ゲート電極の側面部にシリコン酸化膜である第４オフセットサイドウォールを形成する工程と、
前記第３オフセットサイドウォールと前記第４オフセットサイドウォールとを形成した後、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【請求項３】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部にシリコン酸化膜である第１オフセットサイドウォールを形成し、前記第２ゲート電極の側面部にシリコン酸化膜である第２オフセットサイドウォールを形成する工程と、
前記第１オフセットサイドウォールと前記第２オフセットサイドウォールとを形成した後、前記第１オフセットサイドウォールが前記第１ゲート電極の側面部に形成された状態で、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１オフセットサイドウォールを介して前記第１ゲート電極の側面部に第３オフセットサイドウォールを形成し、前記第２オフセットサイドウォールを介して前記第２ゲート電極の側面部に第４オフセットサイドウォールを形成する工程と、
前記第３オフセットサイドウォールと前記第４オフセットサイドウォールとを形成した後、前記第２オフセットサイドウォールと前記第４オフセットサイドウォールとが前記第２ゲート電極の側面部に形成された状態で、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【請求項４】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部に第１オフセットサイドウォールを形成し、前記第２ゲート電極の側面部に第２オフセットサイドウォールを形成する工程と、
前記第１オフセットサイドウォールと前記第２オフセットサイドウォールとを形成した後、前記第１オフセットサイドウォールが前記第１ゲート電極の側面部に形成された状態で、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１オフセットサイドウォールを介して前記第１ゲート電極の側面部に、シリコン酸化膜である第３オフセットサイドウォールを形成し、前記第２オフセットサイドウォールを介して前記第２ゲート電極の側面部に、シリコン酸化膜である第４オフセットサイドウォールを形成する工程と、
前記第３オフセットサイドウォールと前記第４オフセットサイドウォールとを形成した後、前記第２オフセットサイドウォールと前記第４オフセットサイドウォールとが前記第２ゲート電極の側面部に形成された状態で、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【請求項５】
前記Ｎ型不純物の注入により第１エクステンション層が前記ＮＭＯＳ形成領域に形成され、前記Ｐ型不純物の注入により第２エクステンション層が前記ＰＭＯＳ形成領域に形成される請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記Ｎ型不純物はヒ素であり、前記Ｐ型不純物はボロンである請求項１〜請求項５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部に第１シリコン酸化膜を形成し、前記第２ゲート電極の側面部に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜と前記第２シリコン酸化膜とを形成した後、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１シリコン酸化膜を介して前記第１ゲート電極の側面部に第１絶縁膜を形成し、前記第１シリコン酸化膜を介して前記第２ゲート電極の側面部に第２絶縁膜を形成する工程と、
前記第１絶縁膜と前記第２絶縁膜とを形成した後、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【請求項８】
半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第１ゲート電極の側面部に第１絶縁膜を形成し、前記第２ゲート電極の側面部に第２絶縁膜を形成する工程と、
前記第１絶縁膜と前記第２絶縁膜とを形成した後、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、
前記Ｎ型不純物を注入した後、前記第１絶縁膜を介して前記第１ゲート電極の側面部に第１シリコン酸化膜を形成し、前記第１絶縁膜を介して前記第２ゲート電極の側面部に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜と前記第２シリコン酸化膜とを形成した後、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程と、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、オフセットサイドウォール構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置においては、ゲート電極を注入マスクとして不純物イオン注入を行い、自己整合的にエクステンション層を形成していた。ここで、エクステンション層は、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン主要層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
【０００３】
しかし、この方法だと、注入時の不純物イオンの散乱やその後のプロセス中での不純物イオンの拡散によってエクステンション層がゲート電極の下部に必要以上に延在することになる。その状態を図３４に示す。
【０００４】
図３４に示すＭＯＳトランジスタＭ１においては、半導体基板ＳＢ上にゲート絶縁膜ＧＸが選択的に配設され、ゲート絶縁膜ＧＸ上にゲート電極ＧＴが配設されている。そして、ゲート電極ＧＴの両サイドの半導体基板ＳＢの表面内には１対のエクステンション層ＥＸが配設されているが、エクステンション層ＥＸはゲート電極ＧＴの下部にまで延在している。このような状態を、ゲートオーバーラップと呼称する。図３４の場合、各エクステンション層ＥＸのゲートオーバーラップ長さはＬ１である。このように、エクステンション層ＥＸがゲート電極ＧＴの下部にまで必要以上に延在することで、実効的なチャネル長（Ｌ２）が短くなりショートチャネル効果が顕著になる。
【０００５】
近年の最小ゲート長が０．１μｍより小さい半導体装置では、ショートチャネル効果が顕著になっており、ゲート長が設計値よりわずかに下回るとトランジスタ動作しなくなるなど、ショートチャネル効果が生産の歩留まりを下げる大きな要因となっている。従って、ゲートオーバーラップはショートチャネル効果を招来すると言う点で望ましくない現象である。
【０００６】
図３５に、ＭＯＳトランジスタＭ１の待機状態を模式的に示す。図３５に示すように、待機時には、ソース側となるエクステンション層ＥＸには電圧０Ｖが印加され、ドレイン側となるエクステンション層ＥＸには電圧１Ｖが印加され、ゲート電極ＧＴおよび半導体基板ＳＢには電圧０Ｖが印加されている。このような場合、ゲートとドレインのオーバーラップ面積に比例してゲート−ドレイン間でリーク電流が流れる。近年、薄膜化の傾向が著しいゲート絶縁膜においては、ゲートオーバーラップによりゲート−ドレイン間の電流リークがより顕著になり、ＬＳＩの待機電力の増大の要因となる。
【０００７】
また、図３６にＭＯＳトランジスタＭ１の動作状態を模式的に示す。図３６に示すように、動作時には、ソース側となるエクステンション層ＥＸには電圧０Ｖが印加され、ドレイン側となるエクステンション層ＥＸには電圧０〜１Ｖが印加され、ゲート電極ＧＴには電圧０〜１Ｖが印加されている。実際の回路動作においては、ゲートとドレインの電圧が変動することがあるが、このような場合にゲートオーバーラップ面積が大きいと寄生容量が大きくなり、その部分に電荷をより多く注入しなければならず、回路動作を遅らせる大きな要因となる。
【０００８】
これらの問題点を解消するため、近年ではオフセットサイドウォール構造が利用されるようになっている。図３７にオフセットサイドウォール構造を示す。なお、図３７において、図３４に示すＭＯＳトランジスタＭ１と同じ構成については同一の符号を付し、重複する説明は省略する。
【０００９】
図３７において、ゲート電極ＧＴおよびゲート絶縁膜ＧＸの側面に接するようにオフセットサイドウォールＯＦが配設されている。オフセットサイドウォールＯＦを形成した後、ゲート電極ＧＴおよびオフセットサイドウォールＯＦを注入マスクとして使用し、自己整合的にエクステンション層ＥＸを形成する。これにより、エクステンション層ＥＸがゲート電極ＧＴの下部に延在する長さを短くできる。
【００１０】
しかし、この方法では、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）およびＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の両方を有する半導体装置においては以下に説明する不都合が発生する。
【００１１】
図３８においては、同一の半導体基板ＳＢ上に配設された、ＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２を示している。
【００１２】
図３８において、ＮＭＯＳトランジスタＭ１１は、半導体基板ＳＢ上に選択的に配設されたゲート絶縁膜ＧＸ１、ゲート絶縁膜ＧＸ１上に配設されたゲート電極ＧＴ１、ゲート電極ＧＴ１およびゲート絶縁膜ＧＸ１の側面に接するように配設されたオフセットサイドウォールＯＦ１、およびゲート電極ＧＴ１の両サイドの半導体基板ＳＢの表面内に配設された１対のエクステンション層ＥＸ１を有している。この場合、エクステンション層ＥＸ１のゲートオーバーラップ長さはＬ３であり、実効的なチャネル長はＬ４となっている。
【００１３】
ＰＭＯＳトランジスタＭ１２は、半導体基板ＳＢ上に選択的に配設されたゲート絶縁膜ＧＸ２、ゲート絶縁膜ＧＸ２上に配設されたゲート電極ＧＴ２、ゲート電極ＧＴ２およびゲート絶縁膜ＧＸ２の側面に接するように配設されたオフセットサイドウォールＯＦ２、およびゲート電極ＧＴ２の両サイドの半導体基板ＳＢの表面内に配設された１対のエクステンション層ＥＸ２を有している。この場合、エクステンション層ＥＸ２のゲートオーバーラップ長さはＬ５であり、実効的なチャネル長はＬ６となっている。
【００１４】
ＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２とを比較した場合、ＮＭＯＳトランジスタＭ１１のゲートオーバーラップ長さＬ３は、ＰＭＯＳトランジスタＭ１２のゲートオーバーラップ長さＬ５よりも短く、実効チャネル長Ｌ４はＬ６よりも長いことが判る。
【００１５】
これは、ＮＭＯＳトランジスタのソース・ドレイン不純物として通常用いられるＡｓ（ヒ素）と、ＰＭＯＳトランジスタのソース・ドレイン不純物として通常用いられるＢ（ボロン）とでは、Ｂの方がシリコン中での拡散速度がはるかに大きいことに起因している。
【００１６】
すなわち、ＡｓおよびＢをイオン注入して、それぞれ同じ形状の注入層を形成しても、その後のプロセスの熱処理において、Ｂの方が大きく拡散してしまうため、ＰＭＯＳトランジスタＭ１２のエクステンション層ＥＸ２の方が、ＮＭＯＳトランジスタＭ１１のエクステンション層ＥＸ１よりも、ゲートオーバーラップ長が長くなる。
【００１７】
その結果、ＰＭＯＳトランジスタＭ１２のショートチャネル効果が顕著になり、また、ゲート−ドレイン間の寄生容量が増大し、ゲート−ドレイン間での電流リークが増大する。
【００１８】
また、図３９には、同一の半導体基板ＳＢ上に配設された、ＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）Ｍ２１およびＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）Ｍ２２を示しているが、図３８に示すＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２と異なる点は、オフセットサイドウォールＯＦ１およびＯＦ２の幅が広くなり、それぞれオフセットサイドウォールＯＦ１１およびＯＦ１２となっている点である。
【００１９】
オフセットサイドウォールの幅を広くすることで、ＰＭＯＳトランジスタＭ２２においては、ゲートオーバーラップ長が短くなり、実効チャネル長を長くできるが、ＮＭＯＳトランジスタＭ２１においては、オフセットサイドウォールＯＦ１１の幅が広くなったために、プロセス中の熱処理によっても注入された不純物がゲート電極ＧＴ１の下部に達せず、ゲートオーバーラップが全く生じず、ＮＭＯＳトランジスタＭ２１のチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題が発生する。
【００２０】
ここで、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方を有する半導体装置の従来の製造方法の一例として、ＣＭＯＳトランジスタ９０Ａおよび９０Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図４０〜図４６を用いて説明する。なお、ＣＭＯＳトランジスタ９０Ａは低電圧対応であり、ＣＭＯＳトランジスタ９０Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図４６において示される。
【００２１】
まず、図４０に示すように、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを規定する。なお、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回路部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを総称して高圧回路部と呼称する場合もある。
【００２２】
そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷを区別せず、単にシリコン基板と呼称する場合もある。
【００２３】
続いて、シリコン基板１の全面を覆うようにシリコン酸化膜等の第１の絶縁膜を第１の厚さに形成する。次に、低圧回路部の上部が開口部となるようにレジストマスクを形成し、例えばフッ酸処理により低圧回路部における第１の絶縁膜を除去する。
【００２４】
その後、レジストマスクを除去して、シリコン基板１の全面を覆うようにシリコン酸化膜等の第２の絶縁膜を第２の厚さに形成する。これにより、低圧回路部においては第２の厚さの絶縁膜が形成され、高圧回路部においては第１の絶縁膜の厚さがさらに厚くなった第３の絶縁膜が形成される。
【００２５】
次に、シリコン基板１の全面にポリシリコン層を形成した後、ポリシリコン層およびその下部の第２の絶縁膜および第３の絶縁膜をパターニングし、低圧回路部および高圧回路部にゲート電極およびゲート絶縁膜を選択的に形成する。図４０はパターニング後の状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成となっている。
【００２６】
次に、図４１に示す工程において、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６３を形成する。図４１は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ４１で覆い、ゲート電極５３を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにＮ型不純物をイオン注入している状態を示している。
【００２７】
１対のエクステンション層６３はゲート電極５３の下部のシリコン基板１を間に挟んで対向するように配設されている。この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。
【００２８】
次に、図４２に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６４を形成する。図４２は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ４２で覆い、ゲート電極５４を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態を示している。
【００２９】
１対のエクステンション層６４はゲート電極５４の下部のシリコン基板１を間に挟んで対向するように配設されている。この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。
【００３０】
次に、図４３に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形成する。この後、シリコン酸化膜ＯＸ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１を残し、オフセットサイドウォール９を形成する。
【００３１】
次に、図４４に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６１を形成する。図４４は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ４３で覆い、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮＲにＮ型不純物をイオン注入している状態を示している。
【００３２】
１対のエクステンション層６１はゲート電極５１の下部のシリコン基板１を間に挟んで対向するように配設されている。この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。
【００３３】
次に、図４５に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６２を形成する。図４５は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ４４で覆い、ゲート電極５２およびオフセットサイドウォール９を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物をイオン注入している状態を示している。
【００３４】
１対のエクステンション層６２はゲート電極５２の下部のシリコン基板１を間に挟んで対向するように配設されている。この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。
【００３５】
次に、図４６に示す工程において、シリコン基板１の全面を覆うように、例えばシリコン窒化膜等の絶縁膜を形成した後、異方性エッチングにより全面的にエッチバックすることで、オフセットサイドウォール９の側面にサイドウォール絶縁膜１１を形成する。
【００３６】
その後、低電圧ＮＭＯＳ領域ＬＮＲにおいては、ゲート電極５１、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｎ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８１を形成する。また、低電圧ＰＭＯＳ領域ＬＰＲにおいては、ゲート電極５２、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｐ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８２を形成する。
【００３７】
また、高電圧ＮＭＯＳ領域ＨＮＲにおいては、ゲート電極５３、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｎ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８３を形成し、高電圧ＰＭＯＳ領域ＨＰＲにおいては、ゲート電極５４、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｐ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８４を形成する。
【００３８】
以上のような工程を経て、ＣＭＯＳトランジスタ９０Ａおよび９０Ｂを有する半導体装置を得ることができる。
【発明の概要】
【発明が解決しようとする課題】
【００３９】
以上説明したように、従来においては、低圧回路部と高圧回路部とでエクステンション層の形成工程を変えるようにしていたが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、エクステンション層形成のための不純物イオン注入は同じ条件で行っていた。
【００４０】
そのため、Ｎ型不純物（Ａｓ）とＰ型不純物（Ｂ）のシリコン基板中での拡散速度の違いによって、エクステンション層のゲートオーバーラップの度合いが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なっていた。
【００４１】
本発明は上記のような問題点を解消するためになされたもので、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００４２】
本発明に係る請求項１記載の半導体装置の製造方法は、半導体基板上のＮＭＯＳ形成領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記半導体基板上のＰＭＯＳ形成領域に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第１ゲート電極の側面部にシリコン酸化膜である第１オフセットサイドウォールを形成し、前記第２ゲート電極の側面部にシリコン酸化膜である第２オフセットサイドウォールを形成する工程と、前記第１オフセットサイドウォールと前記第２オフセットサイドウォールとを形成した後、前記ＮＭＯＳ形成領域にＮ型不純物を注入する工程と、前記Ｎ型不純物を注入した後、前記第１オフセットサイドウォールを介して前記第１ゲート電極の側面部に第３オフセットサイドウォールを形成し、前記第２オフセットサイドウォールを介して前記第２ゲート電極の側面部に第４オフセットサイドウォールを形成する工程と、前記第３オフセットサイドウォールと前記第４オフセットサイドウォールとを形成した後、前記ＰＭＯＳ形成領域にＰ型不純物を注入する工程とを有する。
【発明の効果】
【００４３】
本発明に係る請求項１記載の半導体装置の製造方法によれば、第１オフセットサイドウォールと第２オフセットサイドウォールとを形成した後、ＮＭＯＳ形成領域にＮ型不純物を注入し、第３オフセットサイドウォールと第４オフセットサイドウォールとを形成した後、ＰＭＯＳ形成領域にＰ型不純物を注入するので、ＰＭＯＳ形成領域に形成されるＰ型不純物層は、ＮＭＯＳ形成領域に形成されるＮ型不純物層に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、Ｐ型不純物が拡散したとしてもＰ型不純物層のゲートオーバーラップ長さが、Ｎ型不純物層よりも長くなることを抑制できる。このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート−ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１４】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１６】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１７】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１８】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２０】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２１】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２２】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２３】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２４】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２５】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２６】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図２９】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図３０】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図３１】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図３２】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図３３】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図３４】エクステンション層がゲート電極の下部に必要以上に延在した状態を示す図である。
【図３５】エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。
【図３６】エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。
【図３７】エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。
【図３８】エクステンション層がゲート電極の下部に必要以上に延在することを防止する構成を示す図である。
【図３９】エクステンション層がゲート電極の下部に必要以上に延在することを防止する構成の問題点を説明する図である。
【図４０】従来の半導体装置の製造工程を示す図である。
【図４１】従来の半導体装置の製造工程を示す図である。
【図４２】従来の半導体装置の製造工程を示す図である。
【図４３】従来の半導体装置の製造工程を示す図である。
【図４４】従来の半導体装置の製造工程を示す図である。
【図４５】従来の半導体装置の製造工程を示す図である。
【図４６】従来の半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００４５】
＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１の半導体装置の製造方法として、ＣＭＯＳトランジスタ１００ＡおよびＣＭＯＳトランジスタ１００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図１〜図１３を用いて説明する。なお、ＣＭＯＳトランジスタ１００Ａは低電圧対応であり、ＣＭＯＳトランジスタ１００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図１３において示される。
【００４６】
まず、図１に示すように、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを規定する。なお、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回路部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを総称して高圧回路部と呼称する場合もある。
【００４７】
そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷを区別せず、単にシリコン基板と呼称する場合もある。
【００４８】
続いて、シリコン基板１の全面を覆うように、厚さ２〜８ｎｍの第１のシリコン酸化膜を形成する。次に、低圧回路部の上部が開口部となるようにレジストマスクを形成し、例えばフッ酸処理により低圧回路部における第１のシリコン酸化膜を除去する。
【００４９】
その後、レジストマスクを除去して、シリコン基板１の全面を覆うように。厚さ０．５〜３ｎｍの第２のシリコン酸化膜を形成する。これにより、低圧回路部においては第２のシリコン酸化膜が形成され、高圧回路部においては第１のシリコン酸化膜の厚さがさらに厚くなって、厚さ２〜９ｎｍの第３のシリコン酸化膜が形成される。
【００５０】
次に、シリコン基板１の全面にポリシリコン層を形成した後、ポリシリコン層およびその下部の第２のシリコン酸化膜および第３のシリコン酸化膜をパターニングし、低圧回路部および高圧回路部にゲート電極およびゲート絶縁膜を選択的に形成する。なお、最小ゲート幅は、０．０１５〜０．１０μｍとなる。
【００５１】
ここで、ポリシリコン層の膜厚は、例えば、５０〜２００ｎｍとする。また、ポリシリコン層の代わりにポリシリコンゲルマニウム層、またはポリシリコンゲルマニウム層とポリシリコン層の積層構造でも良い。また、ポリシリコン層には、予め不純物がドーピングされていても良いし、ノンドープポリシリコン層を形成した後、ＮＭＯＳ領域におけるノンドープポリシリコン層にはリン（Ｐ）等のＮ型不純物を、ＰＭＯＳ領域におけるノンドープポリシリコン層にはボロン（Ｂ）等のＰ型不純物をイオン注入しても良い。もちろん、ノンドープポリシリコン層のままでも良い。なお、ポリシリコン層中の不純物の濃度は１×１０19〜１×１０21ｃｍ-3となる。
【００５２】
図１はパターニング後の状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成となっている。
【００５３】
次に、図２に示す工程において、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６３１を形成する（エクステンション注入）。
【００５４】
イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜５０ｋｅＶでドーズ量５×１０12〜１×１０14ｃｍ-2とする。また、リン（Ｐ）の場合であれば、注入エネルギー１０〜３０ｋｅＶで、ドーズ量５×１０12〜１×１０14ｃｍ-2とする。なお、両方の混合注入でも良い。
【００５５】
続いて、シリコン基板１内にボロン（Ｂ）等のＰ型不純物をイオン注入して１対のＰ型不純物層７３１を形成する（ポケット注入）。この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。
【００５６】
図２は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１で覆い、ゲート電極５３を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにエクステンション注入およびポケット注入を行っている状態を示している。
【００５７】
なお、１対のＮ型不純物層６３１および１対のＰ型不純物層７３１は、熱処理により１対のエクステンション層６３および１対のポケット層７３となり、１対のエクステンション層６３は、ゲート電極５３の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。図３以降には、１対のエクステンション層６３および１対のポケット層７３になった状態を示している。
【００５８】
ここで、ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、所定方向からの注入が終了すると、次に、シリコン基板１を所定角度で面内回転させて再び注入を行うというように、シリコン基板１を断続的に回転させることで、ゲート電極５３の側面外方のシリコン基板１内に斜め方向からＮ型不純物を注入しても良い。
【００５９】
なお、注入軸がシリコン基板１に対して垂直な場合を０°とすると、シリコン基板１を傾ける角度は、０°〜５０°の範囲とすれば良い。シリコン基板１を傾けることで、ポケット層７３はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部はゲート電極５３の下部の領域まで延在する。ポケット層７３はゲート電極５３の下部の領域にできるだけ入り込むようにすることが望ましいが、傾斜角度が０°の場合、すなわち注入軸がシリコン基板１に対して垂直な場合でも、注入されたイオンは、散乱や、その後プロセスにおける熱拡散によって水平方向にも広がり、ゲート電極５３の下部にもポケット層７３が延在することになる。
【００６０】
また、イオンの散乱は深い位置への注入ほど顕著になり、ポケット注入は、エクステンション注入よりも深い位置に行うので、ポケット注入の方が水平方向へのイオンの広がりが大きく、エクステンション層６３はポケット層７３に覆われる形状となる。
【００６１】
ポケット層７３はソース・ドレイン層とは反対の導電型の不純物を含み、ドレイン層からの空乏層の水平方向の広がりを抑制してパンチスルーを防止する目的で設けられている。なお、ポケット層７３はゲート電極５３の下部において局所的に不純物濃度を高めているだけなので、しきい値電圧を上昇させることはない。なお、ポケット注入は必ずしも行わなくても良い。
【００６２】
次に、図３に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６４１を形成する。
【００６３】
イオン注入条件は、ボロンの場合は、注入エネルギー３〜２０ｋｅＶでドーズ量５×１０12〜１×１０14ｃｍ-2とする。また、２フッ化ボロン（ＢＦ2）の場合であれば、注入エネルギー１５〜１００ｋｅＶで、ドーズ量５×１０12〜１×１０14ｃｍ-2とする。
【００６４】
続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入してＮ型不純物７４１層を形成する。この注入条件はヒ素であれば、注入エネルギー４０ｋｅＶ〜１４０ｋｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。また、リンの場合であれば、注入エネルギー２０〜７０ｋｅＶで、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。なお、両方の混合注入でも良い。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。
【００６５】
図３は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ２で覆い、ゲート電極５４を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにエクステンション注入およびポケット注入を行っている状態を示している。
【００６６】
なお、１対のＰ型不純物層６４１および１対のＮ型不純物層７４１は、熱処理により１対のエクステンション層６４および１対のポケット層７４となり、１対のエクステンション層６４は、ゲート電極５４の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。図４以降には、１対のエクステンション層６４および１対のポケット層７４になった状態を示している。
【００６７】
次に、図４に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形成する。このシリコン酸化膜ＯＸ１の厚さは５〜３０ｎｍである。この後、図５に示す工程において、シリコン酸化膜ＯＸ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１を残し、ゲート電極５１〜５４の側面にオフセットサイドウォール９を形成する。
【００６８】
なお、オフセットサイドウォール９の形成においては、シリコン酸化膜ＯＸ１のエッチバックを行うが、この際に場合によってはシリコン基板１も若干（数ｎｍ）エッチングされることがある。そこで、オフセットサイドウォール９の形成後に選択エピタキシャル成長を行い、エッチングにより削られたシリコン基板１を復元するようにしても良い。
【００６９】
選択エピタキシャル成長は、例えばＣＶＤ（Chemical Vapor Deposition）装置において、原料ガスとしてシランガスを用い、成長温度５００〜８００℃とすることで、ソース・ドレイン層などのシリコン層上のみにシリコンを結晶成長させることができる。この場合、酸化膜上には成長させないようにするため、結晶成長速度は１０Å／ｓｅｃ以下に保つことが望ましい。なお、シリコン基板１のエッチングが問題にならない程度である場合には、この工程は行わなくても良いことは言うまでもない。
【００７０】
次に、図６に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６１１を形成する。
【００７１】
イオン注入条件は、ヒ素の場合は、注入エネルギー０．１〜１０ｋｅＶでドーズ量２×１０14〜５×１０15ｃｍ-2とする。
【００７２】
続いて、シリコン基板１内にボロン等のＰ型不純物をイオン注入して、１対のＰ型不純物層７１１を形成する。この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2とする。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。
【００７３】
図６は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ３で覆い、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮＲにエクステンション注入およびポケット注入を行っている状態を示している。
【００７４】
なお、１対のＮ型不純物層６１１および１対のＰ型不純物層７１１は、熱処理により１対のエクステンション層６１および１対のポケット層７１となり、１対のエクステンション層６１は、ゲート電極５１の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。図７以降には、１対のエクステンション層６１および１対のポケット層７１になった状態を示している。
【００７５】
次に、図７に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成する。このシリコン酸化膜ＯＸ２の厚さは５〜３０ｎｍであり、ゲート電極５１〜５４の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール１０となる。なお、シリコン酸化膜ＯＸ２はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。
【００７６】
次に、図８に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６２１を形成する。
【００７７】
イオン注入条件は、ボロンの場合は、注入エネルギー０．１〜５ｋｅＶでドーズ量１×１０14〜５×１０15ｃｍ-2とする。なお、シリコン基板１表面上のシリコン酸化膜ＯＸ２を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜ＯＸ２内に止まる。しかし、シリコン酸化膜ＯＸ２内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板１中に拡散し、エクステンション層に加わる。
【００７８】
続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物７２１を形成する。この注入条件は、注入エネルギー３０ｋｅＶ〜１２０ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2とする。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。
【００７９】
図８は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ４で覆い、ゲート電極５２およびオフセットサイドウォール９およびゲート電極５２のシリコン酸化膜ＯＸ２を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにエクステンション注入およびポケット注入を行っている状態を示している。
【００８０】
なお、１対のＰ型不純物層６２１および１対のＮ型不純物層７２１は、熱処理により１対のエクステンション層６２および１対のポケット層７２となり、エクステンション層６２は、ゲート電極５２の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。図９以降には、１対のエクステンション層６２および１対のポケット層７２になった状態を示している。
【００８１】
次に、図９に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ１を形成する。このシリコン窒化膜ＳＮ１の厚さは３０〜１００ｎｍである。
【００８２】
次に、図１０に示す工程において、シリコン窒化膜ＳＮ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４の側面部のそれぞれのオフセットサイドウォール１０の側面にシリコン窒化膜ＳＮ１を残し、サイドウォール絶縁膜１１を形成する。
【００８３】
なお、シリコン窒化膜ＳＮ１のエッチバックに続いて、ゲート電極５１〜５４上およびシリコン基板１上に形成されたシリコン酸化膜ＯＸ２を除去することで、オフセットサイドウォール１０を得る。
【００８４】
次に、図１１に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８１および８３を形成する（ソース・ドレイン注入）。
【００８５】
イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜１００ｋｅＶでドーズ量１×１０15〜５×１０16ｃｍ-2とする。
【００８６】
ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。なお、熱処理時間が０秒であっても、最高温度に到達するまでと、最高温度から常温にまで下降するまでの間に熱処理が進行する。
【００８７】
図１１は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ５で覆い、ゲート電極５１、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにソース・ドレイン注入を行っている状態を示している。
【００８８】
次に、図１２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。
【００８９】
イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×１０16ｃｍ-2とする。また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×１０15〜５×１０16ｃｍ-2とする。
【００９０】
ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。
【００９１】
図１２は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲート電極５２、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５４、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。
【００９２】
次に、図１３に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂが得られる。
【００９３】
＜Ａ−２．作用効果＞
以上説明したように、実施の形態１に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ１００Ａにおいては、ＮＭＯＳトランジスタのエクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成し、ＰＭＯＳトランジスタのエクステンション層６２は、ゲート電極５２、オフセットサイドウォール９および１０を注入マスクとして形成するので、エクステンション層６２形成のためのイオン注入層６２１は、エクステンション層６１形成のためのイオン注入層６１１に比べてその配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１のそれよりも長くなることを抑制できる。
【００９４】
このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート−ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。
【００９５】
また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層６１１は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってＮＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。
【００９６】
なお、本実施の形態では、低電圧対応のＣＭＯＳトランジスタ１００Ａにおいては、ＰＭＯＳトランジスタのエクステンション層６２形成のためのイオン注入層６２１の配設間隔を、エクステンション層６１形成のためのイオン注入層６１１の配設間隔よりも広くなるようにしているが、高電圧対応のＣＭＯＳトランジスタ１００Ｂは従来的な手法で形成している。これは、高電圧部のＭＯＳトランジスタでは、ショートチャネル効果の抑制よりもホットキャリア耐性を保つことが重要だからである。すなわち、ショートチャネル効果の抑制とホットキャリア耐性とはトレードオフ関係にあり、高電圧部ではホットキャリア耐性を保つためにショートチャネル効果の抑制を犠牲にしているからである。
【００９７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
本発明に係る実施の形態２の半導体装置の製造方法として、ＣＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図１４〜図２８を用いて説明する。なお、ＣＭＯＳトランジスタ２００Ａは低電圧対応であり、ＣＭＯＳトランジスタ２００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図２８において示される。なお、以下の説明においては、図１〜図１３を用いて説明した実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９８】
まず、図１を用いて説明した工程を経て、図１４に示すように、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成を得る。
【００９９】
次に、図１５に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１１を形成する。このシリコン酸化膜ＯＸ１１の厚さは５〜３０ｎｍである。この後、図１６に示す工程において、シリコン酸化膜ＯＸ１１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１１を残し、ゲート電極５１〜５４の側面にオフセットサイドウォール９を形成する。なお、オフセットサイドウォール９の形成後において選択エピタキシャル成長によりシリコン基板１を復元しても良いことは実施の形態１において説明した通りである。
【０１００】
次に、図１７に示す工程において、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６３１を形成する（エクステンション注入）。
【０１０１】
イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜５０ｋｅＶでドーズ量５×１０12〜１×１０14ｃｍ-2とする。また、リンの場合であれば、注入エネルギー１０〜３０ｋｅＶで、ドーズ量５×１０12〜１×１０14ｃｍ-2とする。なお、両方の混合注入でも良い。
【０１０２】
続いて、シリコン基板１内にボロン等のＰ型不純物をイオン注入して１対のＰ型不純物層７３１を形成する（ポケット注入）。この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態１において説明した通りである。また、ポケット注入は必ずしも行わなくても良い。
【０１０３】
図１７は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１１で覆い、ゲート電極５３およびオフセットサイドウォール９を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにエクステンション注入およびポケット注入を行っている状態を示している。
【０１０４】
なお、１対のＮ型不純物層６３１および１対のＰ型不純物層７３１は、熱処理により１対のエクステンション層６３および１対のポケット層７３となり、１対のエクステンション層６３は、ゲート電極５３の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。図１８以降には、１対のエクステンション層６３および１対のポケット層７３になった状態を示している。
【０１０５】
次に、図１８に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６４１を形成する。
【０１０６】
イオン注入条件は、ボロンの場合は、注入エネルギー３〜２０ｋｅＶでドーズ量５×１０12〜１×１０14ｃｍ-2とする。また、２フッ化ボロンの場合であれば、注入エネルギー１５〜１００ｋｅＶで、ドーズ量５×１０12〜１×１０14ｃｍ-2とする。
【０１０７】
続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物層７４１を形成する。この注入条件はヒ素であれば、注入エネルギー４０ｋｅＶ〜１４０ｋｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。また、リンの場合であれば、注入エネルギー２０〜７０ｋｅＶで、ドーズ量１×１０12〜１×１０13ｃｍ-2とする。なお、両方の混合注入でも良い。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態１において説明した通りである。
【０１０８】
図１８は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ１２で覆い、ゲート電極５４およびオフセットサイドウォール９を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにエクステンション注入およびポケット注入を行っている状態を示している。
【０１０９】
なお、１対のＰ型不純物層６４１および１対のＮ型不純物層７４１は、熱処理により１対のエクステンション層６４および１対のポケット層７４となり、１対のエクステンション層６４は、ゲート電極５４の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。図１９以降には、１対のエクステンション層６４および１対のポケット層７４になった状態を示している。
【０１１０】
次に、図１９に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１２を形成する。このシリコン酸化膜ＯＸ１２の厚さは５〜３０ｎｍである。なお、オフセットサイドウォール９はシリコン酸化膜ＯＸ１２と一体となり、オフセットサイドウォール９の部分での厚さは、他の部分よりも厚くなる。
【０１１１】
この後、図２０に示す工程において、シリコン酸化膜ＯＸ１２を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１２を残し、ゲート電極５１〜５４の側面にオフセットサイドウォール９０を形成する。
【０１１２】
次に、図２１に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６１１を形成する。
【０１１３】
イオン注入条件は、ヒ素の場合は、注入エネルギー０．１〜１０ｋｅＶでドーズ量２×１０14〜５×１０15ｃｍ-2とする。
【０１１４】
続いて、シリコン基板１内にボロン等のＰ型不純物をイオン注入して１対のＰ型不純物層７１１を形成する。この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2とする。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。
【０１１５】
図２１は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ１３で覆い、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮＲにエクステンション注入およびポケット注入を行っている状態を示している。
【０１１６】
なお、１対のＮ型不純物層６１１および１対のＰ型不純物層７１１は、熱処理により１対のエクステンション層６１および１対のポケット層７１となり、１対のエクステンション層６１は、ゲート電極５１の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。図２２以降には、１対のエクステンション層６１および１対のポケット層７１になった状態を示している。
【０１１７】
次に、図２２に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１３を形成する。このシリコン酸化膜ＯＸ１３の厚さは５〜３０ｎｍであり、ゲート電極５１〜５４の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール１０となる。なお、シリコン酸化膜ＯＸ１３はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。
【０１１８】
次に、図２３に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６２１を形成する。
【０１１９】
イオン注入条件は、ボロンの場合は、注入エネルギー０．１〜５ｋｅＶでドーズ量１×１０14〜５×１０15ｃｍ-2とする。なお、シリコン基板１表面上のシリコン酸化膜ＯＸ１３を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜ＯＸ１３内に止まる。しかし、シリコン酸化膜ＯＸ１３内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板１中に拡散し、エクステンション層６２に加わる。
【０１２０】
続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物層７２１を形成する。この注入条件は、注入エネルギー３０〜１２０ｋｅＶ、ドーズ量１×１０13〜５×１０13ｃｍ-2とする。ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。
【０１２１】
図２３は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ１４で覆い、ゲート電極５２およびオフセットサイドウォール９０およびゲート電極５２の側面のシリコン酸化膜ＯＸ１３を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにエクステンション注入およびポケット注入を行っている状態を示している。
【０１２２】
なお、１対のＰ型不純物層６２１および１対のＮ型不純物層７２１は、熱処理により１対のエクステンション層６２および１対のポケット層７２となり、１対のエクステンション層６２は、ゲート電極５２の下部のシリコン基板１を間に挟んで対向して配設される。この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。図２４以降には、１対のエクステンション層６２および１対のポケット層７２になった状態を示している。
【０１２３】
次に、図２４に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ１を形成する。このシリコン窒化膜ＳＮ１の厚さは３０〜１００ｎｍである。
【０１２４】
次に、図２５に示す工程において、シリコン窒化膜ＳＮ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４の側面部のそれぞれのオフセットサイドウォール１０の側面にシリコン窒化膜ＳＮ１を残し、サイドウォール絶縁膜１１を形成する。
【０１２５】
なお、シリコン窒化膜ＳＮ１のエッチバックに続いて、ゲート電極５１〜５４上およびシリコン基板１上に形成されたシリコン酸化膜ＯＸ１３を除去することで、オフセットサイドウォール１０を得る。
【０１２６】
次に、図２６に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８１および８３を形成する（ソース・ドレイン注入）。
【０１２７】
イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜１００ｋｅＶでドーズ量１×１０15〜５×１０16ｃｍ-2とする。
【０１２８】
ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。
【０１２９】
図２６は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１５で覆い、ゲート電極５１、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにソース・ドレイン注入を行っている状態を示している。
【０１３０】
次に、図２７に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。
【０１３１】
イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×１０16ｃｍ-2とする。また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×１０15〜５×１０16ｃｍ-2とする。
【０１３２】
ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。
【０１３３】
図２７は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ１６で覆い、ゲート電極５２、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５４、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。
【０１３４】
次に、図２８に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂが得られる。
【０１３５】
＜Ｂ−２．作用効果＞
以上説明したように、実施の形態２に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ２００Ａにおいては、ＮＭＯＳトランジスタのエクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして形成し、ＰＭＯＳトランジスタのエクステンション層６２は、ゲート電極５２、オフセットサイドウォール９０および１０を注入マスクとして形成するので、エクステンション層６２形成のためのイオン注入層６２１は、エクステンション層６１形成のためのイオン注入層６１１に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１のそれよりも長くなることを抑制できる。
【０１３６】
このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート−ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。
【０１３７】
また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層６１１は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってＮＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。
【０１３８】
さらに、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいては、ＰＭＯＳトランジスタのエクステンション層６４は、ゲート電極５４およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６４形成のためのイオン注入層６４１は、ゲート電極から比較的離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６４のゲートオーバーラップ長さが、必要以上に長くなることを抑制できる。従って、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいても、ショートチャネル効果を抑制でき、ホットキャリア耐性の保持とショートチャネル効果の抑制のバランスを改善できる。
【０１３９】
＜Ｃ．実施の形態３＞
＜Ｃ−１．製造方法＞
本発明に係る実施の形態３の半導体装置の製造方法として、ＣＭＯＳトランジスタ３００ＡおよびＣＭＯＳトランジスタ３００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図２９〜図３３を用いて説明する。なお、ＣＭＯＳトランジスタ３００Ａは低電圧対応であり、ＣＭＯＳトランジスタ３００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図３３において示される。なお、以下の説明においては、図１〜図１３を用いて説明した実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４０】
実施の形態３において、図１〜図１１を用いて説明した工程を経て、図２９に示すように、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４の側面部のそれぞれのオフセットサイドウォール１０の側面にサイドウォール絶縁膜１１が形成され、ゲート電極５１、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに、１対のソース・ドレイン層８１および８３を形成した構成を得る。
【０１４１】
次に、図３０に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ２を形成する。このシリコン窒化膜ＳＮ２の厚さは１０〜５０ｎｍである。なお、シリコン窒化膜の代わりにシリコン酸化膜を形成しても良いし、シリコン酸化膜とシリコン窒化膜との多層膜を形成しても良い。
【０１４２】
次に、図３１に示す工程において、シリコン窒化膜ＳＮ２を異方性エッチングにより全面的にエッチバックすることで、全てのサイドウォール絶縁膜１１の側面にサイドウォール絶縁膜１２を形成する。
【０１４３】
次に、図３２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。
【０１４４】
イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０15〜５×１０16ｃｍ-2とする。また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×１０15〜５×１０16ｃｍ-2とする。
【０１４５】
ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。
【０１４６】
図３２は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ３１で覆い、ゲート電極５２、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１および１２を注入マスクとし、またゲート電極５４、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１および１２を注入マスクとして、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。
【０１４７】
次に、図３３に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂが得られる。
【０１４８】
＜Ｃ−２．作用効果＞
以上説明したように、実施の形態３に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ３００Ａにおいては、エクステンション層６２形成のためのイオン注入層６２１は、エクステンション層６１形成のためのイオン注入層６１１に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１のそれよりも長くなることを抑制できる。また、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂにおいて、ＰＭＯＳトランジスタのソース・ドレイン層８２および８４形成のためのイオン注入層は、ＮＭＯＳトランジスタのソース・ドレイン層８１および８３形成のためのイオン注入層に比べてゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしても、ソース・ドレイン層からチャネル領域への不純物拡散を抑制することができる。
【０１４９】
このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることをより確実に防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート−ドレイン間での電流リークが増大することをより確実に防止して、待機電力消費の増加を抑制できる。
【０１５０】
また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層６１１は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せず、オーバーラップ部分が存在しなくなってＮＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。
【符号の説明】
【０１５１】
１  シリコン基板、３，４  ゲート絶縁膜、９，１０，９０  オフセットサイドウォール、１１，１２  サイドウォール絶縁膜、５１〜５４  ゲート電極、６１〜６４  エクステンション層、８１〜８４  ソース・ドレイン層、６１１，６３１  Ｎ型不純物層、６２１，６４１  Ｐ型不純物層、ＯＸ１，ＯＸ２，ＯＸ１１，ＯＸ１２，ＯＸ１３  シリコン酸化膜。
【図１】
2011155284.tif 000003
【図２】
2011155284.tif 000004
【図３】
2011155284.tif 000005
【図４】
2011155284.tif 000006
【図５】
2011155284.tif 000007
【図６】
2011155284.tif 000008
【図７】
2011155284.tif 000009
【図８】
2011155284.tif 000010
【図９】
2011155284.tif 000011
【図１０】
2011155284.tif 000012
【図１１】
2011155284.tif 000013
【図１２】
2011155284.tif 000014
【図１３】
2011155284.tif 000015
【図１４】
2011155284.tif 000016
【図１５】
2011155284.tif 000017
【図１６】
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【図１７】
2011155284.tif 000019
【図１８】
2011155284.tif 000020
【図１９】
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【図２０】
2011155284.tif 000022
【図２１】
2011155284.tif 000023
【図２２】
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【図２３】
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【図２４】
2011155284.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2011155284.tif 000041
【図４０】
2011155284.tif 000042
【図４１】
2011155284.tif 000043
【図４２】
2011155284.tif 000044
【図４３】
2011155284.tif 000045
【図４４】
2011155284.tif 000046
【図４５】
2011155284.tif 000047
【図４６】
2011155284.tif 000048
【手続補正書】
【提出日】平成23年6月27日(2011.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明に係る請求項１記載の半導体装置の製造方法は、半導体基板上の第１領域に第１ＮＭＯＳトランジスタと、第２領域に第１ＰＭＯＳトランジスタと、第３領域に前記第１ＮＭＯＳトランジスタよりも厚いゲート絶縁膜を有する第２ＮＭＯＳトランジスタと、第４領域に前記第１ＰＭＯＳトランジスタよりも厚いゲート絶縁膜を有する第２ＰＭＯＳトランジスタとを有する半導体装置の製造方法であって、（ａ）前記第１領域上に前記第１ＮＭＯＳトランジスタのゲート絶縁膜を形成し、前記第２領域上に前記第１ＰＭＯＳトランジスタのゲート絶縁膜を形成する工程と、ｂ）前記第１ＮＭＯＳトランジスタのゲート絶縁膜上に第１ゲート電極を形成し、前記第１ＰＭＯＳトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、（ｃ）前記（ｂ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、第１絶縁膜を形成する工程と、（ｄ）前記（ｃ）工程後に、前記第２領域を第１レジストパターンで覆った状態で、イオン注入法によって、前記第１領域に第１Ｎ型不純物層を形成する工程と、（ｅ）前記（ｄ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、前記第１絶縁膜を介して第２絶縁膜を形成する工程と、（ｆ）前記（ｅ）工程後に、前記第１領域を第２レジストパターンで覆った状態で、イオン注入法によって、前記第２領域に第１Ｐ型不純物層を形成する工程と、（ｇ）前記（ｆ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、前記第１絶縁膜および前記第２絶縁膜を介して、前記第１絶縁膜および前記第２絶縁膜よりも膜厚の大きい第３絶縁膜を形成する工程と、（ｈ）前記（ｇ）工程後に、前記第２領域を第３レジストパターンで覆った状態で、イオン注入法によって、前記第１領域に、前記第１Ｎ型不純物層よりも不純物濃度の高い第２Ｎ型不純物層を形成する工程と、（ｉ）前記（ｇ）工程後に、前記第１領域を第４レジストパターンで覆った状態で、イオン注入法によって、前記第２領域に、前記第１Ｐ型不純物層よりも不純物濃度の高い第２Ｐ型不純物層を形成する工程と、を有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明に係る請求項１記載の半導体装置の製造方法によれば、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート−ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に第１ＮＭＯＳトランジスタと、第２領域に第１ＰＭＯＳトランジスタと、第３領域に前記第１ＮＭＯＳトランジスタよりも厚いゲート絶縁膜を有する第２ＮＭＯＳトランジスタと、第４領域に前記第１ＰＭＯＳトランジスタよりも厚いゲート絶縁膜を有する第２ＰＭＯＳトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記第１領域上に前記第１ＮＭＯＳトランジスタのゲート絶縁膜を形成し、前記第２領域上に前記第１ＰＭＯＳトランジスタのゲート絶縁膜を形成する工程と、
（ｂ）前記第１ＮＭＯＳトランジスタのゲート絶縁膜上に第１ゲート電極を形成し、前記第１ＰＭＯＳトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｃ）前記（ｂ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後に、前記第２領域を第１レジストパターンで覆った状態で、イオン注入法によって、前記第１領域に第１Ｎ型不純物層を形成する工程と、
（ｅ）前記（ｄ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、前記第１絶縁膜を介して第２絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後に、前記第１領域を第２レジストパターンで覆った状態で、イオン注入法によって、前記第２領域に第１Ｐ型不純物層を形成する工程と、
（ｇ）前記（ｆ）工程後に、前記第１ゲート電極の側壁上および前記第２ゲート電極の側壁上に、前記第１絶縁膜および前記第２絶縁膜を介して、前記第１絶縁膜および前記第２絶縁膜よりも膜厚の大きい第３絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後に、前記第２領域を第３レジストパターンで覆った状態で、イオン注入法によって、前記第１領域に、前記第１Ｎ型不純物層よりも不純物濃度の高い第２Ｎ型不純物層を形成する工程と、
（ｉ）前記（ｇ）工程後に、前記第１領域を第４レジストパターンで覆った状態で、イオン注入法によって、前記第２領域に、前記第１Ｐ型不純物層よりも不純物濃度の高い第２Ｐ型不純物層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｈ）工程後および前記（ｉ）工程後に、前記第１ゲート電極の表面、前記第２ゲート電極の表面、前記第２Ｎ型不純物層の表面および前記第２Ｐ型不純物層の表面は、前記第１、第２及び第３絶縁膜から露出しており、
前記（ｈ）工程後および前記（ｉ）工程後に、前記第１ゲート電極の表面上、前記第２ゲート電極の表面上、前記第２Ｎ型不純物層の表面上および前記第２Ｐ型不純物層の表面上に、シリサイド層を形成する工程を更に有することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｄ）工程では、更に、イオン注入法によって、前記第１領域にＰ型不純物からなる第１ポケット層を形成する工程を含むことを特徴とする、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記（ｆ）工程では、更に、イオン注入法によって、前記第２領域にＮ型不純物からなる第２ポケット層を形成する工程を含むことを特徴とする、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記（ｃ）工程前に、更に、
（ｊ）前記第３領域上に前記第２ＮＭＯＳトランジスタのゲート絶縁膜を形成し、前記第４領域上に前記第２ＰＭＯＳトランジスタのゲート絶縁膜を形成する工程と、
（ｋ）前記第２ＮＭＯＳトランジスタのゲート絶縁膜上に第３ゲート電極を形成し、前記第２ＰＭＯＳトランジスタのゲート絶縁膜上に第４ゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程後に、前記第３領域に第３Ｎ型不純物層を形成する工程と、
（ｍ）前記（ｋ）工程後に、前記第４領域に第３Ｐ型不純物層を形成する工程と、
を有することを特徴とする、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記（ｈ）工程にて、前記第３領域に、前記第３Ｎ型不純物層よりも不純物濃度の高い第４Ｎ型不純物層が形成され、
前記（ｉ）工程にて、前記第４領域に、前記第３Ｐ型不純物層よりも不純物濃度の高い第４Ｐ型不純物層が形成されることを特徴とする、請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜は、酸化シリコン膜を含むことを特徴とする、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２絶縁膜は、酸化シリコン膜を含むことを特徴とする、請求項１〜７の何れか１項に記載の半導体装置の製造方法。