(57)【要約】【課題】接続パッドの下の下側配線層の配線密度を向上させることができる配線基板を提供する。【解決手段】配線層２２と、配線層２２の上に形成された絶縁層３２と、絶縁層３２の上に形成された接続パッドＣと、絶縁層３２を貫通して形成され、配線層２２と接続パッドＣとを接続するビア導体ＶＣ２とを含み、接続パッドＣの１層下の配線層２２は、接続パッドＣに対応する領域に、接続パッドＣより小さい面積のビア受け用電極部２２ａ，２２ｃ（２２ｘ）と、それと分離された配線部２２ｂ（２２ｙ）とを備えて形成され、ビア受け用電極部２２ａ，２２ｃ（２２ｘ）がビア導体ＶＣ２を介して接続パッドＣに接続されている。【選択図】図２
2011129729.tif 000002
【特許請求の範囲】
【請求項１】
配線層と、
前記配線層の上に形成された絶縁層と、
前記絶縁層の上に形成された接続パッドと、
前記絶縁層を貫通して形成され、前記配線層と前記接続パッドとを接続するビア導体とを有し、
前記接続パッドの１層下の前記配線層は、
前記接続パッドに対応する領域に、前記接続パッドより小さい面積のビア受け用電極部と、前記ビア受け用電極部と分離された配線部とを備えて形成され、
前記ビア受け用電極部が前記ビア導体を介して前記接続パッドに接続されていることを特徴とする配線基板。
【請求項２】
前記ビア受け用電極部は、前記接続パッドに対応する領域の両端側に分離されて配置され、前記配線部は前記ビア受け用電極部の間に配置されていることを特徴とする請求項１に記載の配線基板。
【請求項３】
前記ビア受け用電極部は、前記接続パッドに対応する領域の両端側に配置され、前記接続パッドに対応する領域から外側に延在し、かつ前記絶縁層上で繋がっており、
前記配線部は前記ビア受け用電極部の間に配置されていることを特徴とする請求項１に記載の配線基板。
【請求項４】
前記ビア導体は、前記ビア受け用電極部の上に複数個で相互に分離されて配置されていることを特徴とする請求項１に記載の配線基板。
【請求項５】
前記接続パッドの１層下の前記配線層は、前記接続パッドと同一層からなる他の接続パッドに対応する領域に、前記他の接続パッドに対応する大きさのビアパッドを備えて形成されており、
前記ビアパッドは、前記ビア受け用電極部上の前記ビア導体と同一径の複数のビア導体を介して前記他の接続パッドに接続されていることを特徴とする請求項１に記載の配線基板。
【請求項６】
前記配線層はシリコン基板の片面又は両面にｎ層（ｎは１以上の整数）で形成されてことを特徴とする請求項１乃至５のいずれか一項に記載の配線基板。
【請求項７】
前記接続パッドは、前記配線層の厚みより高いバンプ電極として形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の配線基板。
【請求項８】
請求項１乃至７のいずれか一項の配線基板と、
前記配線基板の前記接続パッドにフリップチップ接続された半導体チップとを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板及び半導体装置に係り、さらに詳しくは、半導体チップが実装される半導体パッケージに適用できる配線基板及び半導体装置に関する。
【背景技術】
【０００２】
従来、半導体パッケージを実装するための配線基板（半導体パッケージ）がある。配線基板はコア基板の両面側にビルドアップ配線が形成されて構成される。
【０００３】
特許文献１には、配線基板の四コーナーに従来配置されていた複数の金属ランドを１つに統合した金属ランドとすることにより、四コーナー部分の強度を向上させることが記載されている。
【０００４】
また、特許文献２には、半導体パッケージにおいて、個々の外部接続端子（ピン）が接続されるパッドを複数のパッドに分割し、分割して配置したパッド間に他のパッドに接続される配線を配置することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１１２７６５号公報
【特許文献２】特開２００２−３２９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
後述する関連技術で説明するように、半導体チップが実装される配線基板では、上面側の接続パッドの１層下の下側配線層の設計ルールが最も縮小される傾向がある。
配線基板では、各接続パッドの下にその主要部に接続される一つのビア導体が配置され、接続パッドと同等面積で配置された下側配線層のビアパッドの上にビア導体が配置されて層間接続される。
【０００７】
下側配線層のさらなる配線密度の向上が要求される際（配線の本数を増加）、高度なフォトリソグラフィ技術を導入することにより下側配線層の狭ピッチ化を行うことは可能であるが、膨大な設備投資とプロセス変更が必要になるため、現実的には容易には対応できない。従って、既存のフォトリソグラフィ技術によって下側配線層のビアパッドの間に何本の配線を配置できるかによって最小の設計ルールが決まる。
【０００８】
また、関連技術では、下側配線層のビアパッドは接続パッドに対応する大きさで配置されるため、ビアパッドの存在が下側配線層の配線密度の向上を阻害している。
【０００９】
本発明は以上の課題を鑑みて創作されたものであり、接続パッドの下の下側配線層の配線密度を向上させることができる配線基板及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は配線基板に係り、配線層と、前記配線層の上に形成された絶縁層と、前記絶縁層の上に形成された接続パッドと、前記絶縁層を貫通して形成され、前記配線層と前記接続パッドとを接続するビア導体とを有し、前記接続パッドの１層下の前記配線層は、前記接続パッドに対応する領域に、前記接続パッドより小さい面積のビア受け用電極部と、前記ビア受け用電極部と分離された配線部とを備えて形成され、前記ビア受け用電極部が前記ビア導体を介して前記接続パッドに接続されていることを特徴とする。
【００１１】
本発明の配線基板では、接続パッドの１層下の配線層は、接続パッドに対応する領域に、ビア受け用電極部とそれと分離された配線部とを備えて形成されている。ビア受け用電極部は、接続パッドより小さい面積（例えば細い幅）で形成されており、余った領域に配線部が配置されている。
【００１２】
一つの好適な態様では、ビア受け用電極部は、接続パッドに対応する領域の両端側に配置され、配線部は２つのビア受け用電極部の間に配置される。そして、ビア受け用電極部はその上に配置されるビア導体によって上側の接続パッドに接続されている。
【００１３】
このように、本発明では、接続パッドの下にはそれと同等面積の下側配線層のビアパッドは設けられておらず、接続パッドより小さい面積のビア受け用電極部を配置している。これにより、接続パッドに対応する領域に、配線層の配線部を配置するための配線領域を確保することができる。
【００１４】
このようにして、接続パッドに対応する領域にその接続パッドと直接接続されない別系統の配線部を配置することができる。従って、配線ルールを変更することなく、同一層の配線層内において配線の本数を増やすことが可能になり、高度なフォトリソグラフィ技術を導入することなく、配線密度を向上させることができる。
【発明の効果】
【００１５】
以上説明したように、本発明では、高度なフォトリソグラフィ技術を導入することなく、接続パッドの下の配線層の配線密度を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明に関連する関連技術の配線基板を示す断面図である。
【図２】図２は本発明の実施形態の配線基板を示す断面図及び部分透視平面図である。
【図３】図３は本発明の実施形態の半導体装置を示す断面図である。
【図４】図４は本発明の実施形態の第１変形例の配線基板を示す断面図である。
【図５】図５は本発明の実施形態の第２変形例の配線基板を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１８】
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術について説明する。図１は関連技術の配線基板を示す断面図である。
【００１９】
図１に示すように、関連技術の配線基板１００では、コア基板２００にはその厚み方向に貫通する貫通電極２２０が形成されている、コア基板２００の両面側には貫通電極２２０を介して相互接続される第１配線層３００がそれぞれ形成されている。
【００２０】
コア基板２００の両面側の第１配線層３００の上には第１層間絶縁層４００がそれぞれ形成されている。コア基板２００の両面側の第１層間絶縁層４００には第１配線層３００に到達する第１ビアホールＶＨ１がそれぞれ形成されている。
【００２１】
コア基板２００の両面側の第１層間絶縁層４００の上には第１ビアホールＶＨ１に充填されたビア導体ＶＣ１を介して第１配線層３００に接続される第２配線層３２０がそれぞれ形成されている。コア基板２００の下面側には第２配線層３２０の接続部上に開口部４１０ａが設けられたソルダレジスト４１０が形成されている。
【００２２】
コア基板２００の上面側の第２配線層３２０はその一端部にビアパッドＶＰを備えている。
【００２３】
さらに、コア基板２００の上面側の第２配線層３２０の上には第２層間絶縁層４２０が形成されている。第２層間絶縁層４２０には第２配線層３２０のビアパッドＶＰに到達する第２ビアホールＶＨ２が形成されている。
【００２４】
第２層間絶縁層４２０の上には、第２ビアホールＶＨ２に充填されたビア導体ＶＣ２を介して第２配線層３２０のビアパッドＶＰに接続される接続パッドＣが形成されている。
【００２５】
図１の部分透視平面図を加えて参照すると、関連技術の配線基板１００では、各接続パッドＣの下にはその主要部に接続される一つのビア導体ＶＣ２が配置され、第２配線層３２０のビアパッドＶＰの上にビア導体ＶＣ２が配置されて層間接続されている。つまり、接続パッドＣの１層下の第２配線層３２０には、ビア導体ＶＣ２を受けるために接続パッドＣに対応する大きさ（同等面積）のビアパッドＶＰが設けられている。
【００２６】
そして、配線基板１００の接続パッドＣには半導体チップがフリップチップ接続される。そのような配線基板１００では、接続パッドＣの１層下の第２配線層３２０（下側配線層）の設計ルールが最も縮小される傾向がある。
【００２７】
第２配線層３２０の配線密度の向上を要求される際（配線の本数を増加）、高度なフォトリソグラフィ技術を導入することにより第２配線層３２０の狭ピッチ化によって配線の本数を増やすことは可能であるが、膨大な設備投資とプロセス変更が必要になるため、現実的には容易には対応できない。
【００２８】
このように、実装ラインの既存のフォトリソグラフィ技術によって第２配線層３２０のビアパッドＶＰの間に何本の配線を配置できるかによって最小の設計ルールが決まるため、配線密度の向上に容易に対応できない課題がある。
【００２９】
また、関連技術では、第２配線層３２０のビアパッドＶＰは接続パッドＣに対応させて比較的大きな面積で配置されるため、ビアパッドＶＰの存在が第２配線層３２０の配線密度の向上を阻害している。
【００３０】
本願発明者は以上の課題を鑑み鋭意研究した結果、高度なフォトリソグラフィ技術を導入することなく、接続パッドの１層下の配線層の配線密度を向上させることができる新規の配線構造を考案した。
【００３１】
（実施の形態）
図２は本発明の実施形態の配線基板を示す断面図及び部分透視平面図である。
【００３２】
図２に示すように、本実施形態の配線基板１では、コア基板として厚みが２００μｍ程度のシリコン基板１０が使用され、シリコン基板１０にはその厚み方向に貫通するスルーホールＴＨが設けられている。シリコン基板１０の両面及びスルーホールＴＨの内面にはシリコン酸化層からなる絶縁層１２が形成されている。
【００３３】
スルーホールＴＨが設けられたシリコン基板１０を熱酸化してシリコン酸化層を形成するか、あるいはシリコン基板１０の両面及びスルーホールＴＨの内面にＣＶＤ法によってシリコン酸化層を形成することにより絶縁層１２が得られる。シリコン酸化層の代わりに、シリコン窒化層又はシリコン酸化窒化層を形成して絶縁層１２としてもよい。
【００３４】
さらに、シリコン基板１０のスルーホールＴＨには貫通電極１４が充填されている。貫通電極１４の形成方法としては、まず、スルーホールＴＨが設けられて全面に絶縁層１２が形成されたシリコン基板１０をめっき給電材（銅箔など）の上に配置する。続いて、めっき給電材をめっき給電経路に利用する電解めっきによってスルーホールＴＨの下部から上部に銅めっき層を充填することにより貫通電極１４が得られる。
【００３５】
基板の好適な例として微細加工が可能なシリコン基板１０を挙げるが、セラミックス基板や樹脂基板などの絶縁基板を使用してもよい。絶縁基板を使用する場合は、絶縁層１２は省略される。
【００３６】
さらに、シリコン基板１０の両面側には、貫通電極１４を介して相互接続される第１配線層２０がそれぞれ形成されている。第１配線層２０の配線構造の一例としては、下から順に、チタン（Ｔｉ）層（厚み：０．０５μｍ）／第１銅（Ｃｕ）層（厚み：０．２μｍ）／第２銅（Ｃｕ）層（厚み：２μｍ）から形成される積層金属膜が使用される。
【００３７】
第１配線層２０の形成方法としては、まず、シリコン基板１０の上にスパッタ法によってＴｉ層（厚み：０．０５μｍ）／第１Ｃｕ層（厚み：０．２μｍ）から構成されるシード層（不図示）を形成した後に、第１配線層２０が配置される部分に開口部が設けられためっきレジスト（不図示）をシード層の上に形成する。
【００３８】
続いて、シード層をめっき給電経路に利用する電解めっきにより、めっきレジストの開口部に第２Ｃｕ層として銅めっき層（厚み：２μｍ）を形成する。さらに、めっきレジストを除去した後に、銅めっき層をマスクにしてシード層をエッチングすることにより第１配線層２０が得られる。
【００３９】
また、シリコン基板１０の両面側には、第１配線層２０を被覆する第１層間絶縁層３０がそれぞれ形成されている。第１層間絶縁層３０はエポキシ樹脂やポリイミド樹脂などの樹脂シートをシリコン基板１０に熱圧着することにより形成される。又は、液状樹脂をシリコン基板１０上に塗布し、硬化させてもよい。あるいは、シリコン酸化層などの無機絶縁層をＣＶＤ法で成膜することにより第１層間絶縁層３０を形成してもよい。
【００４０】
シリコン基板１０の両面側の第１層間絶縁層３０には第１配線層２０に到達する第１ビアホールＶＨ１がそれぞれ形成されている。第１ビアホールＶＨ１はレーザやドライエッチングにより形成される。
【００４１】
また、シリコン基板１０の両面側の第１層間絶縁層３０の上には、第１ビアホールＶＨ１に充填されたビア導体ＶＣ１を介して第１配線層２０に接続される第２配線層２２がそれぞれ形成されている。第２配線層２２は、第1配線層２０と同様な積層金属膜から形成される。
【００４２】
第２配線層２２の形成方法としては、特に図示しないが、まず、第１層間絶縁層３０上及び第１ビアホールＶＨ１の内面に銅などからなるシード層を形成し、第２配線層２２が配置される部分（第１ビアホールＶＨ１を含む）に開口部が設けられためっきレジスト（不図示）を形成する。
【００４３】
次いで、シード層をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内からめっきレジストの開口部に銅めっき層を充填する。さらに、めっきレジストを除去した後に、銅めっき層をマスクにしてシード層をエッチングすることにより、第２配線層２２が得られる。
【００４４】
また、シリコン基板１０の下面側には第２配線層２２の接続部上に開口部３１ａが設けられたソルダレジスト３１が形成されている。そして、シリコン基板１０の下面側の第２配線層２２の接続部が外部接続用パッドＣＸ（ランド）として機能する。
【００４５】
シリコン基板１０の上面側の第２配線層２２の上には第２層間絶縁層３２が形成されている。第２層間絶縁層３２には第２配線層２２に到達する第２ビアホールＶＨ２が形成されている。
【００４６】
シリコン基板１０の上面側の第２層間絶縁層３２の上には、第１ビアホールＶＨ２に充填されたビア導体ＶＣ２を介して第２配線層２２に接続される接続パッドＣが形成されている。ビア導体ＶＣ２及びそれに接続される接続パッドＣは、前述した第２配線層２２と同様に電解めっきによって第２のビアホールＶＨ２を埋め込みながら形成される。
【００４７】
ここで、図１のＡ領域の接続パッドＣからその下の第２配線層２２までの配線構造について説明する。第１部分透視平面図を加えて参照すると、Ａ領域の接続パッドＣの１層下の第２配線層２２は、接続パッドＣに対応する領域において、両端側に配置された第１、第２ビア受け用電極部２２ａ，２２ｃと、中央部に配置された配線部２２ｂと備えて形成されている。
【００４８】
つまり、第１、第２ビア受け用電極部２２ａ，２２ｃは、接続パッドＣに対応する領域の両端側に分離されて配置され、配線部２２ｂは第１、第２ビア受け用電極部２２ａ，２２ｃの間に配置されている。第１、第２ビア受け用電極部２２ａ，２２ｃは、接続パッドＣより細い幅（小さい面積）で配置されており、余った領域に配線部２２ｂが配置されている。配線部２２ｂは接続パッドＣに対応する領域を通過して配置され、その領域から外側に延在している。
【００４９】
そして、第１、第２ビア受け用電極部２２ａ，２２ｃ上に配置された2つの第２ビアホールＶＨ２内にビア導体ＶＣ２がそれぞれ充填されている。これにより、第１ビア受け用電極部２２ａは分離された２つのビア導体ＶＣ２によって上側の接続パッドＣに接続されている。
【００５０】
また同様に、第２ビア受け用電極部２２ｃは分離された２つのビア導体ＶＣ２によって上側の接続パッドＣに接続されている。第1ビア受け用電極部２２はその下に配置されたビア導体ＶＣ１（図1の断面図）によって第１配線層２０に接続されている。
【００５１】
特に図示されていないが、同様に、第２ビア受け用電極部２２ｃはその下に配置されたビア導体によって第１ビア受け用電極部２２ａと同一系統の配線層に接続されている。
【００５２】
また、第２配線層２２の配線部２２ｂにおいても、上下に配置されるビア導体によって第１配線層２０及び他の接続パッドに接続される。
【００５３】
このように、本実施形態では、接続パッドＣの下には、その主要部に接続されるビア導体とそれを受けるための接続パッドＣと同等面積のビアパッドは設けられておらず、接続パッドＣより幅の細いビア受け用電極部２２ａが配置されている。これにより、接続パッドＣの下の余った領域を第２配線層２２の配線部２２ｂを配置するための配線領域として利用することができる。
【００５４】
このようにして、接続パッドＣに対応する領域に接続パッドＣと直接接続されない別系統の配線２２ｂを配置することができる。第２配線層２２のビア受け用電極部２２ａ，２２ｃ及び配線部２２ｂと第２ビアホールＶＨ２は、実装ラインの既存のフォトリソリソグラフィ技術によってパターン化できる設計ルールに設定される。例えば、接続パッドＣの径が２５〜３０μｍの場合、ビア受け用電極部２２ａ，２２ｃ及び配線部２２ｂの各幅は２〜５μｍ程度に設定される。
【００５５】
従って、高度なフォトリソグラフィ技術を導入して設計ルールを変更することなく、同一層の第２配線層２２内において配線を増やすことが可能になり、配線密度を向上させることができる。
【００５６】
接続パッドＣに接続されるビア受け用電極部２２ａ，２２ｃと配線部２２ｂは、電源ラインとグランドライン、電源ラインと信号ライン、グランドラインと信号ラインの組み合わせ、あるいは、違う種類の信号ライン同士の組み合わせなどで配置することができる。
【００５７】
次に、図１のＢ領域の接続パッドＣからその下の第２配線層２２までの配線構造について説明する。第２部分平面図を加えて参照すると、Ｂ領域の接続パッドＣの１層下の第２配線層２２は、接続パッドＣに対応する領域において、両端側に配置されたビア受け用電極部２２ｘと、中央部に配置された配線部２２ｙとを備えて形成されている。
【００５８】
接続パッドＣに対応する領域の両端側に配置された２つのビア受け用電極部２２ｘは、その領域から外側に延在し、第１層間絶縁層３０上においてＵ字型で繋がって形成されている。つまり、Ｕ字型で形成されたビア受け用電極部２２ｘの両終端側が接続パッドＣに対応する領域に配置されている。
【００５９】
前述したＡ領域と同様に、ビア受け用電極部２２ｘは接続パッドＣに対応する領域に接続パッドＣより細い幅（小さい面積）で形成され、余った領域に配線部２２ｙが配置されている。そして、接続パッドＣに対応する領域の両端側に配置されたビア受け用電極部２２ｘの上に２つのビア導体ＶＣ２がそれぞれ配置されている。
【００６０】
これにより、第２配線層２２のビア受け用電極部２２ｘは４つのビア導体ＶＣ２によって上側の接続パッドＣに接続されている。特に図示しないが、第２配線層２２のビア受け用電極部２２ｘは、その下に配置されたビア導体によって同一配線系統の第１配線層２０に接続されている。
【００６１】
第２配線層２２の配線部２２ｙは、接続パッドＣに対応する領域を通過してその領域から外側に延在した状態で、ビア受け用電極部２２ｘの間（内側）に配置されている。また、配線部２２ｙは、接続パッドＣに対応する領域から外側（Ｕ字型のビア受け用電極部２２ｘの内側）にパッドＰ（第２透視部分平面図）を備えている。
【００６２】
そして、第２配線層２２の配線部２２ｙはそのパッドＰの下に配置されたビア導体ＶＣｘによって同一配線系統の第１配線層２０に接続されている。さらに、第２配線層２２の配線部２２ｙは、その上に配置されるビア導体（不図示）によって他の接続パッドに接続されている。
【００６３】
前述したＡ領域及びＢ領域では、接続パッドＣに対応する領域の両端側に、接続パッドＣより幅が細いビア受け用電極部２２ａ，２２ｃ（２２ｘ）を形成することにより、配線部２２ｂ（２２ｙ）を配置するための配線領域を確保している。
【００６４】
この形態に限定されるものではなく、第２配線層２２の配線部が接続パッドＣに対応する領域を通過できるように、第２配線層２２のビア受け用電極部のトータルの面積を接続パッドＣの面積より小さく設定すればよい。従って、ビア受け用電極部の形状、配置位置、面積（幅）、は任意に設定することができる。また、ビア受け用電極部の上に配置されるビア導体の数も任意（１以上）に設定することができる。
【００６５】
次に、図１のＣ領域の接続パッドＣ（他の接続パッド）から第２配線層２２までの配線構造について説明する。Ｃ領域の接続パッドＣは、Ａ領域及びＢ領域の接続パッドＣと同一層から形成される他の接続パッドである。第３部分平面図を加えて参照すると、Ｃ領域は、接続パッドＣ（他の接続パッド）に対応する領域に第２配線層２２の配線部を配置する必要がない領域を示しており、接続パッドＣに対応する領域に接続パッドＣに対応する大きさ（同等面積）の第２配線層２２のビアパッドＶＰが配置されている。
【００６６】
そして、第２配線層２２のビアパッドＶＰの上には４つのビア導体ＶＣ２が分離されて配置されており、第２配線層２２のビアパッドＶＰは４つのビア導体ＶＣ２によって接続パッドＣ（他の接続パッド）に接続される。
【００６７】
前述したように、接続パッドＣは第２ビアホールＶＨ２を電解めっきで埋め込みながら形成されるので、全ての第２ビアホールＶＨ２はプロセスの安定性の観点からＡ領域及びＢ領域の第２ビアホールＶＨ２と同一径に設定される。
【００６８】
従って、図１のＣ領域では、接続パッドＣに対応する領域に配置された第２配線層２２のビアパッドＶＰの上に配置される複数のビア導体ＶＣ２は、Ａ領域及びＢ領域のビア導体ＶＣ２と同一径で形成される。
【００６９】
第２配線層２２のビアパッドＶＰ上に配置されるビア導体ＶＣ２の数は、ビアパッドＶＰの面積、ビア導体ＶＣ２（第２ビアホールＶＨ２）の径に応じて適宜調整される。
【００７０】
以上説明したように、本実施形態の配線基板１では、上面側の接続パッドＣの１層下の第２配線層２２において、接続パッドＣに対応する領域に一体的なビアパッドを配置せずに、ビア受け用電極部２２ａ，２２ｃ（２２ｘ）と配線部２２ｂ（２２ｙ）とを配置している。
【００７１】
接続パッドＣの下側にそれより幅が細いビア受け用電極部２２ａ，２２ｃ（２２ｘ）を配置することにより、余った領域を配線領域として使用することができ、別系統の配線部２２ｂ（２２ｙ）を追加で配置することができる。
【００７２】
これにより、高度なフォトリソグラフィ技術を導入することなく、配線の本数を増加させることができるので、第２配線層２２の配線密度を容易に向上させることができる。
【００７３】
また、本実施形態では、関連技術より径の小さいビア導体ＶＣ２を複数に分割して配置するので、個々のビア導体ＶＣ２の電流密度を減らすことができ、ビア接続の信頼性を向上させることができる。
【００７４】
なお、本実施形態では、シリコン基板１０の両面側に２層の配線層（第１、第２配線層２０，２２）をそれぞれ積層し、上面側に接続パッドＣを設けているが、配線層の積層数はｎ層（ｎは１以上の整数）で任意に設定することができる。また、シリコン基板１０の片面のみに配線層及び接続パッドを形成してもよい。
【００７５】
また、コア基板をもたないコアレスタイプの配線基板を使用してもよい。この場合、剥離可能な仮基板の上にビルドアップ配線を形成し、ビルドアップ配線から仮基板を除去することにより、絶縁層（樹脂）が基板として機能するコアレス配線基板を得ることができる。
【００７６】
次に、本実施形態の配線基板を使用して構成される半導体装置について説明する。図３には、前述した配線基板１に半導体チップが実装されて構成される半導体装置２が示されている。図３に示すように、図２の配線基板１の接続パッドＣ（ランド）に、半導体チップ４０（ＬＳＩチップ）の接続電極がバンプ電極４２によってフリップチップ接続されて半導体装置２が構成される。
【００７７】
例えば、配線基板１の接続パッドＣに仮接着されたはんだボールに半導体チップ４０（ＬＳＩチップ）の接続電極を配置し、リフローはんだ付けを行うことにより半導体チップ４０が配線基板１にフリップチップ接続される。さらに、半導体チップ４０の下側の隙間にアンダーフィル樹脂４４が充填される。
【００７８】
半導体装置２の配線基板１の下面側の外部接続用パッドＣＸが実装基板（マザーボード）に接続される。半導体装置２はインターポーザを介して実装基板（マザーボード）に接続されるようにしてもよい。
【００７９】
また、配線基板１の下面側の外部接続用パッドＣＸに下側に突出する外部接続端子を設けてもよい。
【００８０】
図４には、本発明の実施形態の第１変形例の配線基板１ａが示されている。前述した図３の配線基板１では、接続パッドＣは第１、第２配線層２０，２２と同等の厚み（例えば２〜３μｍ）のランドとして形成される。図４の第１変形例の配線基板１ａのように、接続パッドＣの厚みを例えば１５μｍ程度にして、第１、第２配線層２０，２２の厚みより高い（厚い）バンプ電極として形成してもよい。
【００８１】
接続パッドＣをバンプ電極として厚く形成することにより、半導体チップ４０から配線基板１ａへの電気経路（バンプ電極４２（はんだ）から接続パッドＣ（銅））においてエレクトロマイグレーション耐性を向上させることができる。図４においてその他の要素は図３の配線基板１と同一である。
【００８２】
図５には、本発明の実施形態の第２変形例の配線基板１ｂが示されている。図５の第２変形例の配線基板１ｂのように、図３の配線基板１の上面側に、接続パッドＣ上に開口部３３ａが設けられたソルダレジスト３３（絶縁保護層）を形成してもよい。図５においてその他の要素は図３の配線基板１と同一である。
【００８３】
図４及び図５の第１、第２変形例の配線基板１ａ、１ｂにおいても、同様に配線基板１ａ，１ｂの接続パッドＣに半導体チップがフリップチップ接続されて半導体装置が構成される。
【符号の説明】
【００８４】
１，１ａ，１ｂ…配線基板、２…半導体装置、１０…シリコン基板、１２…絶縁層、１４…貫通電極、２０…第１配線層、２２…第２配線層、２２ａ，２２ｂ，２２ｘ…ビア受け用電極部、２２ｃ，２２ｙ…配線部、３０…第１層間絶縁層、３１，３３…ソルダレジスト、３２…第２層間絶縁層、Ｃ…接続パッド、ＣＸ…外部接続用パッド、ＴＨ…スルーホール、ＶＣ１，ＶＣ２，ＶＣｘ…ビア導体、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール、ＶＰ…ビアパッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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