(57)【要約】【課題】オン抵抗の増加を抑制すると共にリーク電流を低減させることができる半導体装置を提供すること。【解決手段】本発明の一態様に係る半導体装置は、ノンドープＩｎＧａＡｓ層８と、ノンドープＩｎＧａＡｓ層８上に形成された、第１リセス部を備えるＳｉドープＧａＡｓ層１と、ノンドープＩｎＧａＡｓ層８とＳｉドープＧａＡｓ層１との間に形成され、第１リセス部内に設けられた第２リセス部を備える、ノンドープオーダ系ＩｎＧａＰ層４とその上に形成されるノンドープＧａＡｓ層３からなる２層構造半導体層と、第２リセス部内において、ノンドープＩｎＧａＡｓ層８上に設けられたＣドープＧａＡｓ層１３と、ＣドープＧａＡｓ層１３と、ノンドープＧａＡｓ層３及びノンドープオーダ系ＩｎＧａＰ層４の界面との間に設けられると共に、ノンドープオーダ系ＩｎＧａＰ層４とＣドープＧａＡｓ層１３との間の一部には設けられていない側壁絶縁膜１７とを備える。【選択図】図１
2011146512.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のチャネル層と、
前記チャネル層上に形成された、第１リセス部を備える第１導電型のキャップ層と、
前記チャネル層と前記キャップ層との間に形成され、前記第１リセス部内に設けられた第２リセス部を備える、第１半導体層とその上に形成される第２半導体層からなる２層構造半導体層と、
前記第２リセス部内において、前記チャネル層上に設けられた第２導電型の半導体層と、
前記第２導電型の半導体層と前記２層構造半導体層との間に設けられ、前記第１半導体層と前記第２半導体層の界面を覆うと共に、前記第１半導体層と前記第２導電型の半導体層との間の一部には設けられていない絶縁体と、
を備える半導体装置。
【請求項２】
前記チャネル層の電子は、前記第２導電型の半導体層に印加された電位により変調されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル層は、電子走行層とこれに隣接する電子供給層を有することを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
移動体通信局用途のマイクロ波送受信デバイスには、低電圧動作・低消費電力が求められる。特に、送信用デバイスとして、低電圧動作・低消費電力のため、エンハンスメント型電界効果トランジスタである、ｐ型ＧａＡｓをゲートに用いたＨＪＦＥＴ（Hetero Junction Field Effect Transistor）が使用されている。
【０００３】
図１２に、本発明をなすに至った問題点を説明するための半導体装置の断面図を示す。図１２に示す半導体装置では、ＣドープＧａＡｓ層１３を、２段リセス構造による埋め込みゲートとすることにより、オン抵抗を低くしている。
【０００４】
この半導体装置では、ノンドープＧａＡｓ層３とノンドープオーダ系ＩｎＧａＰ層４との２層構造が、ゲートであるＣドープＧａＡｓ層１３の横に接して配されている。また、ＣドープＧａＡｓ層１３の下に、ノンドープＧａＡｓ層５とノンドープＡｌＧａＡｓ層６の２層構造を挟んで、電子供給層であるＳｉドープＡｌＧａＡｓ層７と、電子走行層であるノンドープＩｎＧａＡｓ層８が配置されている。
【０００５】
ノンドープＩｎＧａＡｓ層８への電荷供給は、変調ドーピングしたＳｉドープＡｌＧａＡｓ層７より行われる。ノンドープＩｎＧａＡｓ層８に形成された２次元電子層の電荷は、ＣドープＧａＡｓ層１３のｐｎ接合ゲートにより変調される。変調された電流は、Ｎｉ−ＡｕＧｅ−Ａｕ層からなるドレイン電極１８とＮｉ−ＡｕＧｅ−Ａｕ層からなるソース電極１９とを用いて外部回路に接続される。
【０００６】
図１３Ａ−１３Ｇに、図１２に示す半導体装置の製造方法を示す。まず、ＧａＡｓからなる半絶縁性基板１１上に有機金属化学気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、ＡｌＧａＡｓ層／ＧａＡｓ層からなる超格子バッファ層９、電子走行層であるノンドープＩｎＧａＡｓ層８、電子供給層であるＳｉドープＡｌＧａＡｓ層７、ノンドープＡｌＧａＡｓ層６、ノンドープＧａＡｓ層５、ノンドープオーダ系ＩｎＧａＰ層４、ノンドープＧａＡｓ層３、ノンドープＡｌＧａＡｓ層２、ＳｉドープＧａＡｓ層１を形成する。
【０００７】
このようにして作られたエピタキシャル基板上の、電界効果型トランジスタのゲート部及びリセス部が形成される領域のＳｉドープＧａＡｓ層１及びノンドープＡｌＧａＡｓ層２を、フォトリソグラフィ法により除去する。次に、ＳｉＯ２からなる層間絶縁膜１２をウェハ全面に堆積させる（図１３Ａ）。
【０００８】
次に、フォトリソグラフィ及び酸化膜エッチングにより、層間絶縁膜１２の一部にゲート開口部を形成する（図１３Ｂ）。層間絶縁膜１２の開口部では、ノンドープＧａＡｓ層３が露出される。そして、硫酸系のエッチャントを用い、ノンドープＧａＡｓ層３をエッチング除去する（図１３Ｃ）。この際、ノンドープオーダ系ＩｎＧａＰ層４は数ｎｍ程度のみエッチングされ、ほとんどエッチングされない。即ち、ノンドープＧａＡｓ層３は、ＩｎＧａＰ層４をエッチストッパとして選択エッチングされる。
【０００９】
引き続き、塩酸系のエッチャントで、ＩｎＧａＰ層４を除去しゲートリセス部を形成する（図１３Ｄ）。ゲートリセス部では、ノンドープＧａＡｓ層５が露出される。当該ノンドープＧａＡｓ層５上に、ＭＯＣＶＤ等により、ＣドープＧａＡｓ層１３を選択的に再成長する（図１３Ｅ）。選択再成長においては、層間絶縁膜１２上にはＣドープＧａＡｓ層１３は成長されない。
【００１０】
その後、ＷＳｉを堆積し、パターニングを行い、ゲートであるＷＳｉ電極１４を形成する（図１３Ｆ）。なお、ＷＳｉ電極１４とＣドープＧａＡｓ層１３とはノンアロイオーミック接触となっている。その後、ＳｉドープＧａＡｓ層１上の層間絶縁膜１２１２の一部を除去し、オーミック電極となるＮｉ−ＡｕＧｅ−Ａｕ層を堆積、パターニング、及びアロイ化し、ドレイン電極１８及びソース電極１９を形成する（図１３Ｇ）。
【００１１】
ノンドープＧａＡｓ層３ノンドープオーダ系ＩｎＧａＰ層４との界面にはｐ型電荷蓄積層１５が形成されている。即ち、ゲートであるＣドープＧａＡｓ層１３は、ｐ型電荷蓄積層１５に接している。そのため、このｐ型電荷蓄積層１５を介してゲートからの電流経路が形成される。これにより、ゲートリーク電流が大きいという欠点がある。ゲートリークが大きいことで、高周波パワーアンプ素子用途では待機電流の増加、高周波スイッチングデバイス素子用途ではハンドリングパワーの減少、といった問題が発生する。
【００１２】
なお、非特許文献１、２に依れば、ｐ型電荷蓄積層１５及びｎ型電荷蓄積層１６の発生するメカニズムは、以下の通りである。
（ａ）ＩｎＧａＰ層４がオーダ系の場合、ＩｎＧａＰ層４内で分極電荷が発生する。電界の向きは電子走行層であるノンドープＩｎＧａＡｓ層８からゲート電極であるＣドープＧａＡｓ層１３に向かう方向である。
【００１３】
従って、ノンドープＩｎＧａＡｓ層８の上に配されているノンドープＧａＡｓ層５の伝導帯は押し下げられ、フェルミ準位（ＥＦ）以下となり、ノンドープオーダ系ＩｎＧａＰ層４とノンドープＧａＡｓ層５との界面にｎ型電荷蓄積層１６が形成される。電子濃度は、非特許文献１では１×１０１２ｃｍ−２程度と報告されている。また、ＧａＡｓ層３とＩｎＧａＰ層４との間には、ｐ型電荷蓄積層１５が形成されている。
【００１４】
（ｂ）ＩｎＧａＰ層が非オーダ系の場合、ＧａＡｓ層とＩｎＧａＰ層との間には伝導帯不連続が発生する。その結果、ＧａＡｓの伝導帯がフェルミ準位より下に押し下げられ、その結果、ＧａＡｓ層中に電子が蓄積するようになる。また、ＧａＡｓ層３とＩｎＧａＰ層４との間には、ｐ型電荷蓄積層１５が形成されている。上記いずれのケースにおいても、ＩｎＧａＰ層とＧａＡｓ層との間には電荷蓄積層が形成され、ゲートリークの原因となる。
【００１５】
特許文献１の図６に記載の半導体装置では、Ｃドープｐ+−ＧａＡｓ１１２と、ＧａＡｓ層１１１／ＩｎＧａＰ層３１０界面との間に、ＳｉＯ２ゲート酸化膜１１３が形成され、、ＧａＡｓ層１１１／ＩｎＧａＰ層３１０界面のｐ型電荷蓄積層との接触によるリーク電流パスは絶縁されている。
【００１６】
しかしながら、本構造では、ゲートであるＣドープｐ+−ＧａＡｓ１１２が埋め込まれておらず、ＧａＡｓ層１０９に形成された表面空乏層により、オン抵抗が大きくなるという問題がある。また、オン抵抗を下げるためリセス部の幅を狭くすると、オン抵抗は下がるものの、ゲートであるＣドープｐ+−ＧａＡｓ１１２とドレイン電極１１６若しくはソース電極１１５との間の電界強度が増すため、リーク電流が増加するという問題がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−１７９３１８号公報
【非特許文献】
【００１８】
【非特許文献１】T. Tanaka, K. Takano, T. Tsuchiya and H. Sakaguchi, Jornal of Crystal Growth 221, 515-519 (2000).
【非特許文献２】K. Yamashita, K. Oe, T. Kita, O. Wada, Y. Wang, C. Geng, F. Scholz and H. Schweizer, Jpn. J. Appl. Phys., 44, 7390-7394 (2005).
【発明の概要】
【発明が解決しようとする課題】
【００１９】
このように、上記の半導体装置では、オン抵抗の増加を抑制すると共に、リーク電流を低減させることができなかった。
【課題を解決するための手段】
【００２０】
本発明の一態様に係る半導体装置は、第１導電型のチャネル層と、前記チャネル層上に形成された、第１リセス部を備える第１導電型のキャップ層と、前記チャネル層と前記キャップ層との間に形成され、前記第１リセス部内に設けられた第２リセス部を備える、第１半導体層とその上に形成される第２半導体層からなる２層構造半導体層と、前記第２リセス部内において、前記チャネル層上に設けられた第２導電型の半導体層と、前記第２導電型の半導体層と前記２層構造半導体層との間に設けられ、前記第１半導体層と前記第２半導体層の界面を覆うと共に、前記第１半導体層と前記第２導電型の半導体層との間の一部には設けられていない絶縁体とを備える。
【００２１】
これにより、第１半導体層と第２半導体層との界面が絶縁体により覆われ、第２導電側の半導体層と絶縁されることにより、リーク電流を低減することができる。また、第２導電型の半導体層と第１半導体層との間の一部には、絶縁体が設けられていない。このため、リセス部のキャリアが減少することがなく、オン抵抗の増加を抑制することができる。
【発明の効果】
【００２２】
本発明によれば、オン抵抗の増加を抑制すると共に、リーク電流を低減させることができる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２Ａ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｂ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｃ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｄ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｅ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｆ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｇ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２Ｈ】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図３】実施の形態２に係る半導体装置の構成を示す断面図である。
【図４】実施の形態３に係る半導体装置の構成を示す断面図である。
【図５】実施の形態４に係る半導体装置の構成を示す断面図である。
【図６】実施の形態５に係る半導体装置の構成を示す断面図である。
【図７】実施の形態６に係る半導体装置の構成を示す断面図である。
【図８】実施の形態７に係る半導体装置の構成を示す断面図である。
【図９】実施の形態８に係る半導体装置の構成を示す断面図である。
【図１０】実施の形態９に係る半導体装置の構成を示す断面図である。
【図１１】実施の形態１０に係る半導体装置の構成を示す断面図である。
【図１２】本発明をなすに至った問題点を説明するための半導体装置の構成を示す断面図である。
【図１３Ａ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｂ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｃ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｄ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｅ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｆ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１３Ｇ】図１２に示す半導体装置の製造方法を説明するための図である。
【図１４】本発明をなすに至った問題点を説明するための半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２４】
まず、本発明の実施の形態の説明に先立ち、発明者らが本発明をなすに至った経緯について説明する。図１４は、本発明をなすに至った経緯を説明するための半導体装置の構成を示す断面図である。
【００２５】
低オン抵抗・低リーク電流を実現するために、図１２に示す半導体装置と特許文献１の図６に示す半導体装置の構造を組み合わせて、図１４に示す半導体装置の構造を採用したとする。この半導体装置では、ＣドープＧａＡｓ層１３とｐ型電荷蓄積層１５とが側壁絶縁膜１７で絶縁されている。これにより、リーク電流を低減させることができる。
【００２６】
しかしながら、側壁絶縁膜１７がゲート界面のすぐ横に存在しているため、ノンドープＧａＡｓ層５側に形成された表面空乏層によりリセス部のキャリアが減少し、オン抵抗が増加するという問題がある。そこで、本発明者は、以下に説明する発明を考案した。
【００２７】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す断面図である。本発明に係る半導体装置は、例えば、マイクロ波送受信を用途とする化合物半導体を用いた電界効果型トランジスタである。
【００２８】
図１に示すように、本実施の形態に係る半導体装置は、ＳｉドープＧａＡｓ層１、ノンドープＡｌＧａＡｓ層２、ノンドープＧａＡｓ層３、ノンドープオーダ系ＩｎＧａＰ層４、ノンドープＧａＡｓ層５、ノンドープＡｌＧａＡｓ層６、ＳｉドープＡｌＧａＡｓ層７、ノンドープＩｎＧａＡｓ層８、超格子バッファ層９、半絶縁性基板１１、層間絶縁膜１２、ＣドープＧａＡｓ層１３、ＷＳｉ電極１４、側壁絶縁膜１７、ドレイン電極１８、ソース電極１９を有する。
【００２９】
ＧａＡｓからなる半絶縁性基板１１上には、ＡｌＧａＡｓ層／ＧａＡｓ層からなる超格子バッファ層９が形成されている。超格子バッファ層９上には、電子走行層であるノンドープＩｎＧａＡｓ層８、電子供給層であるＳｉドープＡｌＧａＡｓ層７が設けられている。ＳｉドープＡｌＧａＡｓ層７上には、ノンドープＡｌＧａＡｓ層６、ノンドープＧａＡｓ層５、ノンドープオーダ系ＩｎＧａＰ層４、ノンドープＧａＡｓ層３、ノンドープＡｌＧａＡｓ層２、ＳｉドープＧａＡｓ層１が順次積層して形成されている。
【００３０】
ＳｉドープＧａＡｓ層１、ノンドープＡｌＧａＡｓ層２には第１リセス部が形成されている。この第１リセス部内において、ノンドープオーダ系ＩｎＧａＰ層４、ノンドープＧａＡｓ層３には、第２リセス部が形成されている。第２リセス部中に、ゲートであるＣドープＧａＡｓ層１３が埋め込まれている。ＣドープＧａＡｓ層１３上にはＷＳｉ電極１４が形成されている。また、ＳｉドープＧａＡｓ層１上には、Ｎｉ−ＡｕＧｅ−Ａｕ層からなるドレイン電極１８、ソース電極１９がそれぞれ設けられている。
【００３１】
上述したように、ノンドープＧａＡｓ層３とノンドープオーダ系ＩｎＧａＰ層４との間にｐ型電荷蓄積層１５が形成される。また、ノンドープオーダ系ＩｎＧａＰ層４とノンドープＧａＡｓ層５との間にｎ型電荷蓄積層１６が形成される。
【００３２】
ＣドープＧａＡｓ層１３と層間絶縁膜１２との間、ＣドープＧａＡｓ層１３とノンドープＧａＡｓ層３との間、ＣドープＧａＡｓ層１３とノンドープオーダ系ＩｎＧａＰ層４との間の一部には、ＳｉＯ２からなる側壁絶縁膜１７が設けられている。すなわち、ＣドープＧａＡｓ層１３と、ｐ型電荷蓄積層１５との間には、側壁絶縁膜１７が配置される。これにより、ｐ型電荷蓄積層１５を介したリークパスが絶縁され、リーク電流を低減することができる。
【００３３】
なお、ＣドープＧａＡｓ層１３とノンドープオーダ系ＩｎＧａＰ層４の一部には、側壁絶縁膜１７が設けられていない。従って、この構造に因れば、ゲートとなるＣドープＧａＡｓ層１３の下に形成されたノンドープＧａＡｓ層５に、側壁絶縁膜１７は接触しない。このため、ノンドープＧａＡｓ層５の表面空乏層によりリセス部のキャリアが減少することがなく、オン抵抗の増加を抑制することができる。
【００３４】
ここで、図２Ａ−２Ｈを参照して、本実施の形態に係る半導体装置の製造方法について説明する。まず、ＧａＡｓからなる半絶縁性基板１１上に有機金属化学気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、ＡｌＧａＡｓ層／ＧａＡｓ層からなる超格子バッファ層９、ノンドープＩｎＧａＡｓ層８、ＳｉドープＡｌＧａＡｓ層７、ノンドープＡｌＧａＡｓ層６、ノンドープＧａＡｓ層５、ノンドープオーダ系ＩｎＧａＰ層４、ノンドープＧａＡｓ層３、ノンドープＡｌＧａＡｓ層２、ＳｉドープＧａＡｓ層１を順次形成する。
【００３５】
このようにして作られたエピタキシャル基板上の、電界効果型トランジスタのゲート部及びリセス部が形成される領域のＳｉドープＧａＡｓ層１及びノンドープＡｌＧａＡｓ層２を、フォトリソグラフィ法により除去する。次に、ＳｉＯ２からなる層間絶縁膜１２をウェハ全面に堆積させる。次に、フォトリソグラフィ及び酸化膜エッチングにより、層間絶縁膜１２の一部にゲート開口部を形成する。これにより、図２Ａに示す構造が得られる。
【００３６】
層間絶縁膜１２の開口部では、ノンドープＧａＡｓ層３が露出される。そして、当該ＧａＡｓ層３を硫酸系エッチャントにより、エッチング除去する。このとき、ノンドープオーダ系ＩｎＧａＰ層４は、数ｎｍ程度のエッチングに留まり、エッチストッパ層として働く（図２Ｂ）。その後、側壁絶縁膜１７をプラズマ化学気層成長法などにより堆積する。側壁絶縁膜１７により、ノンドープＧａＡｓ層３とノンドープオーダ系ＩｎＧａＰ層４との界面のｐ型電荷蓄積層１５の表面が覆われる（図２Ｃ）。
【００３７】
そして、異方性を有するドライエッチング法により、ＩｎＧａＰ層４上の側壁絶縁膜１７を除去する。このとき、エッチングが異方的であるため、ｐ型電荷蓄積層１５の表面を覆っている側壁絶縁膜１７は除去されずに残り、表面を覆ったままとなる（図２Ｄ）。すなわち、側壁絶縁膜１７は、第１リセス部及び第２リセス部における層間絶縁膜１２、ノンドープＧａＡｓ層３、ノンドープオーダ系ＩｎＧａＰ層４の側面を覆う。
【００３８】
そして、第２リセス部に露出したＩｎＧａＰ層４を塩酸系のエッチャントにより除去する。このとき、ＧａＡｓ層５は塩酸系エッチャントに対し、エッチングストッパ層として働き、結果として、ＧａＡｓ層５が表面に露出する（図２Ｅ）。
【００３９】
このようにして形成された側壁絶縁膜１７の開口部のノンドープＧａＡｓ層５上に、有機化学気相成長法などにより、ＣドープＧａＡｓ層１３を選択的に成長する（図２Ｆ）。その上に、ＷＳｉをスパッタ法などにより堆積、パターニングすることで、ゲートであるＷＳｉ電極１４を形成する（図２Ｇ）。なお、ＷＳｉ電極１４とＣドープＧａＡｓ層１３とはノンアロイオーミック接触となっている。
【００４０】
その後、ＳｉドープＧａＡｓ層１の上の層間絶縁膜１２の一部を除去し、Ｎｉ−ＡｕＧｅ−Ａｕ層を堆積、パターニング、アロイ化し、ドレイン電極１８及びソース電極１９を形成する（図２Ｈ）。ｐ型ゲートであるＣドープＧａＡｓ層１３と、ＧａＡｓ層３とＩｎＧａＰ層４との間に形成されているｐ型電荷蓄積層１５とは、ＳｉＯ２絶縁膜絶縁膜１７により絶縁されている。従って、当該ｐ型電荷蓄積層１５を介する伝導経路によるリーク電流を低減させることができる。
【００４１】
実施の形態２．
実施の形態２に係る半導体装置について図３を参照して説明する。図３において、図１と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態１のノンドープオーダ系ＩｎＧａＰ層４の代わりに、ノンドープディスオーダ系ＩｎＧａＰ層２１を設けている。この例であっても、実施の形態１と同様にオン抵抗を低減させることができると共に、リーク電流を低減させることができる。
【００４２】
実施の形態３．
実施の形態３に係る半導体装置について図４を参照して説明する。図４において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態２の側壁絶縁膜１７の代わりに側壁絶縁体２２を設けている。側壁絶縁体２２としては、ＳｉＮｘやＳｉＯＮｘ、真空若しくはエアギャップを含むその他の絶縁体を用いることができる。
【００４３】
この例であっても、実施の形態１と同様にオン抵抗を低減させることができると共に、リーク電流を低減させることができる。なお、実施の形態３において、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。
【００４４】
実施の形態４．
実施の形態４に係る半導体装置について図５を参照して説明する。図５において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態３の層間絶縁膜１２の代わりに層間絶縁体２３を設けている。層間絶縁体２３としては、ＳｉＮｘやＳｉＯＮｘ、真空若しくはエアギャップを含むその他の絶縁体を用いることができる。
【００４５】
この例であっても、実施の形態１と同様にオン抵抗を低減させることができると共に、リーク電流を低減させることができる。なお、実施の形態４において、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。
【００４６】
実施の形態５．
実施の形態５に係る半導体装置について図６を参照して説明する。図６において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態４のＣドープＧａＡｓ層１３の代わりにｐ型化合物半導体層２４を設けている。ｐ型化合物半導体層２４としては、Ｃ、Ｚｎ、Ｍｇ等をドープしたＡｌＧａＡｓ層を用いることができる。
【００４７】
この例であっても、実施の形態１と同様にオン抵抗を低減させることができると共に、リーク電流を低減させることができる。なお、実施の形態５において、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。さらに、層間絶縁体２３の代わりに層間絶縁膜１２を用いてもよい。
【００４８】
実施の形態６．
実施の形態６に係る半導体装置について図７を参照して説明する。図７において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態５のＳｉドープＡｌＧａＡｓ層７の代わりに電子供給層２５を設け、ノンドープＩｎＧａＡｓ層８の代わりに電子走行層２６を設けている。
【００４９】
電子供給層２５としては、ＳｉドープＩｎＡｌＡｓ層、その他化合物半導体層であって、電子走行層２６に対して電子供給層となるものを用いることができる。電子走行層２６としては、ＳｉドープＩｎＧａＡｓ層その他化合物半導体層であって、電子走行層となるものを用いることができる。
【００５０】
なお、ＳｉドープＡｌＧａＡｓ層７、ノンドープＩｎＧａＡｓ層８のいずれかを電子供給層２５、電子走行層２６に変更してもよく、その両方を変更してもよい。また、電子走行層２６が電子供給層を兼ねる場合には、電子供給層２５をなくすことも可能である。
【００５１】
また、上述したように、本実施の形態においても、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。さらに、層間絶縁体２３の代わりに層間絶縁膜１２を用いてもよい。ｐ型化合物半導体層２４の代わりに、ＣドープＧａＡｓ層１３としてもよい。
【００５２】
実施の形態７．
実施の形態７に係る半導体装置について図８を参照して説明する。図８において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態６の超格子バッファ層９の代わりに半導体層２７を設け、半絶縁性基板１１の代わりに基板２８を設けている。
【００５３】
半導体層２７としては、ＧａＡｓその他半導体のうち、一種類若しくは複数から構成される層を用いることができる。基板２８としては、Ｓｉ、ＩｎＰその他半導体基板若しくは、Ａｌ２Ｏ３その他絶縁体基板を用いることができる。
【００５４】
なお、超格子バッファ層９、半絶縁性基板１１のいずれかを半導体層２７、基板２８に変更してもよく、その両方を変更してもよい。また、上述したように、本実施の形態においても、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。さらに、層間絶縁体２３の代わりに層間絶縁膜１２を用いてもよい。ｐ型化合物半導体層２４の代わりに、ＣドープＧａＡｓ層１３としてもよい。ＳｉドープＡｌＧａＡｓ層７、ノンドープＩｎＧａＡｓ層８をそれぞれ電子供給層２５、電子走行層２６に変更してもよい。
【００５５】
実施の形態８．
実施の形態８に係る半導体装置について図９を参照して説明する。図９において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態７のノンドープＡｌＧａＡｓ層６の代わりに半導体層２９を設けている。半導体層２９としては、Ｓｉドープ若しくはノンドープＡｌＧａＡｓ層、その他半導体層を用いることができる。
【００５６】
なお、超格子バッファ層９、半絶縁性基板１１のいずれかを半導体層２７、基板２８に変更してもよく、その両方を変更してもよい。また、上述したように、本実施の形態においても、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。さらに、層間絶縁体２３の代わりに層間絶縁膜１２を用いてもよい。ｐ型化合物半導体層２４の代わりに、ＣドープＧａＡｓ層１３としてもよい。ＳｉドープＡｌＧａＡｓ層７、ノンドープＩｎＧａＡｓ層８をそれぞれ電子供給層２５、電子走行層２６に変更してもよい。
【００５７】
実施の形態９．
実施の形態９に係る半導体装置について図１０を参照して説明する。図１０において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態８のＷＳｉ電極１４の代わりに金属層３０を設け、ドレイン電極１８、ソース電極１９の代わりにそれぞれ金属層３１、金属層３２を設けている。
【００５８】
金属層３０としては、Ｔｉ、Ａｕ、Ｐｔ、Ｎｔ、Ｍｏその他金属であって、ｐ型化合物半導体層２４又はＣドープＧａＡｓ層１３とオーミック接触するものを用いることができる。金属層３１、金属層３２としては、Ｍｏその他金属であって、ＳｉドープＧａＡｓ層１１とオーミック接触するものを用いることができる。なお、ＷＳｉ電極１４、ドレイン電極１８、ソース電極１９のうちいずれか１つ、又は複数を上述したものに変更してもよく、全部を変更してもよい。
【００５９】
実施の形態１０．
実施の形態１０に係る半導体装置について図１１を参照して説明する。図１１において、上述の実施の形態と同一の構成要素には同一の符号を付し説明を省略する。本実施の形態では、実施の形態９をダイオードとしたものである。本実施の形態でも、同様にオン抵抗を低減させることができると共に、リーク電流を低減させることができる。
【００６０】
なお、超格子バッファ層９、半絶縁性基板１１のいずれかを半導体層２７、基板２８に変更してもよく、その両方を変更してもよい。また、上述したように、本実施の形態においても、ノンドープディスオーダ系ＩｎＧａＰ層２１の代わりにノンドープオーダ系ＩｎＧａＰ層４を用いてもよい。また、側壁絶縁体２２の代わりに側壁絶縁膜１７を用いてもよい。さらに、層間絶縁体２３の代わりに層間絶縁膜１２を用いてもよい。
【００６１】
ｐ型化合物半導体層２４の代わりに、ＣドープＧａＡｓ層１３としてもよい。ＳｉドープＡｌＧａＡｓ層７、ノンドープＩｎＧａＡｓ層８をそれぞれ電子供給層２５、電子走行層２６に変更してもよい。ＷＳｉ電極１４を金属層３０に変更してもよく、ドレイン電極１８、ソース電極１９をそれぞれ金属層３１、金属層３２に変更してもよい。
【００６２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６３】
１  ＳｉドープＧａＡｓ層
２  ノンドープＡｌＧａＡｓ層
３  ノンドープＧａＡｓ層
４  ノンドープオーダ系ＩｎＧａＰ層
５  ノンドープＧａＡｓ層
６  ノンドープＡｌＧａＡｓ層
７  ＳｉドープＡｌＧａＡｓ層
８  ノンドープＩｎＧａＡｓ層
９  超格子バッファ層
１１  半絶縁性基板
１２  層間絶縁膜
１３  ＣドープＧａＡｓ層
１４  ＷＳｉ電極
１５  ｐ型電荷蓄積層
１６  ｎ型電荷蓄積層
１７  側壁絶縁膜
１８  ドレイン電極
１９  ソース電極
２１  ノンドープディスオーダ系ＩｎＧａＰ層
２２  側壁絶縁体
２３  層間絶縁体
２４  ｐ型化合物半導体層
２５  電子供給層
２６  電子走行層
２７  半導体層
２８  基板
２９  半導体層
３０  金属層
３１  金属層
３２  金属層
【図１】
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【図２Ａ】
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【図２Ｂ】
2011146512.tif 000005
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１４】
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