(57)【要約】【課題】小型化・低消費電力化を実現することができる固体撮像装置を提供する。【解決手段】複数のスイッチDDSW1〜DDSW8は、各々の遅延ユニットDU1〜DU8のパルス出力端子と次段の遅延ユニットDU1〜DU8のパルス入力端子との間に、各々接続されている。複数のスイッチIOSW1〜IOSW8は、各々の遅延ユニットのパルス出力端子と当該各々の遅延ユニットのパルス入力端子との間に、各々接続されている。発振動作に係り複数のスイッチDDSW1〜DDSW8が導通状態になりかつ複数のスイッチIOSW1〜IOSW8が非導通状態になり、保持動作に係り複数のスイッチDDSW1〜DDSW8が非導通になりかつ複数のスイッチIOSW1〜IOSW8が導通状態になる。【選択図】図２
2011146859.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素と、
前記複数の画素の列毎に設けられ、前記複数の画素からのアナログ信号をデジタル信号に変換する複数のＡＤ変換回路とを有し、
前記複数のＡＤ変換回路の各々は、
パルス入力端子に入力されたパルス信号を前記アナログ信号に応じた遅延時間で遅延させてパルス出力端子から出力する複数の遅延ユニットを有し、前記複数の遅延ユニットの各々の前記パルス出力端子は次段の遅延ユニットの前記パルス入力端子と接続され、前記パルス信号が前記複数の遅延ユニットを周回するように前記複数の遅延ユニットは環状に接続されている円環遅延回路と、
各々の遅延ユニットの前記パルス出力端子と次段の遅延ユニットの前記パルス入力端子との間に、各々接続されている複数の第１のスイッチと、
前記各々の遅延ユニットの前記パルス出力端子と当該各々の遅延ユニットの前記パルス入力端子との間に、各々接続されている複数の第２のスイッチと、
発振動作に係り前記複数の第１のスイッチを導通させかつ前記複数の第２のスイッチを非導通とし、保持動作に係り前記複数の第１のスイッチを非導通としかつ前記複数の第２のスイッチを導通させる制御回路と、
を有することを特徴とする固体撮像装置。
【請求項２】
前記複数のＡＤ変換回路の各々は、前記複数の遅延ユニットのいずれかの前記パルス出力端子に接続された第３のスイッチを更に有し、
前記制御回路は更に、保持状態の読み出し動作に係り前記第３のスイッチを導通させ、順次、前記第１のスイッチを導通させかつ前記第２のスイッチを非導通とする
ことを特徴とする請求項１に係る固体撮像装置。
【請求項３】
前記複数のＡＤ変換回路の各々は、前記各々の遅延ユニットの前記パルス出力端子に各々接続された第３のスイッチを更に有し、
前記制御回路は更に、保持状態の読み出し動作に係り前記第３のスイッチを導通させる
ことを特徴とする請求項１に係る固体撮像装置。
【請求項４】
前記複数のＡＤ変換回路の各々は、
前記アナログ信号が入力される第１の入力端子と、定電圧源に接続された第２の入力端子と、前記複数の遅延ユニットの電源入力端子に接続された出力端子とを有し、前記第１の入力端子に入力された前記アナログ信号を前記出力端子から出力する第１の状態と、前記第２の入力端子に入力された前記定電圧源からの信号を前記出力端子から出力する第２の状態とを選択可能な切り替え回路
を更に有することを特徴とする請求項１に係る固体撮像装置。
【請求項５】
前記切り替え回路は、前記発振動作の期間中は前記第１の状態を選択し、前記保持動作の期間中は前記第２の状態を選択することを特徴とする請求項４に係る固体撮像装置。
【請求項６】
前記切り替え回路は、前記第１の状態を選択している状態から前記第２の状態を選択している状態に切り替わる際、前記第１の状態および前記第２の状態のうちいずれも選択しない期間を有することを特徴とする請求項４に係る固体撮像装置。
【請求項７】
前記切り替え回路は、前記第１の状態を選択している状態から前記第２の状態を選択している状態に切り替わる際、前記出力端子から出力される電圧が漸次変動することを特徴とする請求項４に係る固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ・デジタルビデオカメラや内視鏡等に使用される固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラ・デジタルビデオカメラや内視鏡では、小型化や低消費電力化が進んでおり、それにあわせて固体撮像装置も小型化・低消費電力化が必要となってきている。その小型化・低消費電力化を実現する為に、A/D変換器をデジタル回路で構成する固体撮像装置が提案されている（例えば、特許文献1参照）。また、センサからの信号を高速に読み出すために、画素列毎にA/D変換器を有する、所謂カラムA/D方式の固体撮像装置が提案されている（公知技術）。
【０００３】
図11は特許文献1に記載のA/D変換器201の構成を示している。特許文献1に記載のA/D変換器201は、RingDelayLine(RDL)102と、カウンタ回路103と、RDLラッチ回路104とで構成されている。
【０００４】
RDL102は、入力信号を反転して出力すると共に遅延時間が電源電圧により変化する複数の反転回路101aと、一方の入力端にパルス信号を受けて動作する1個のNAND回路101bとを有している。これら複数の反転回路101aと1個のNAND回路101bとをリング状に配置し、入力電圧を反転回路101a及びNAND回路101bの電源端子に接続することで、RDL102は、入力電圧の大きさに応じた周波数を有するクロック信号φORDL101を出力する。
【０００５】
カウンタ回路103は、RDL102が出力するクロック信号φORDL101の立下りをカウントし、クロック信号φORDL101の周回数を示す二進数デジタルデータであるカウント値φOCNT106を出力する。RDLラッチ回路104は、各反転回路101a及びNAND回路101bの出力を保持し、保持した値から、RDL102内でのクロック信号φORDL101の位置を示す二進数デジタルデータである位置情報φOLAT107を出力する。
【０００６】
また、A/D変換器201を構成する各ブロック（RDL102、カウンタ回路103、RDLラッチ回路104）を制御する信号（スタートパルスφRDLST102、ラッチ信号φRDLLAT103、カウントイネーブル信号φCNTEN104、カウンタリセット信号φCNTRST105）を出力する制御信号出力回路105が別途設けられている。
【０００７】
次に、図12に示すタイミングチャートを用いて、特許文献1に記載のA/D変換器201の動作を説明する。まず、タイミングT101でカウンタリセット信号φCNTRST105がHighになる。これにより、カウンタ回路103が保持しているカウント値φOCNT106がリセットされる。その後、タイミングT102でカウンタリセット信号φCNTRST105がLowになることで、カウンタ回路103がリセット動作を終了する。
【０００８】
続いて、タイミングT103でスタートパルスφRLDST102がHighになるのと同時に、カウントイネーブル信号φCNTEN104がHighになる。これにより、RDL102が、入力電圧の大きさに応じた周波数を有するクロック信号φORDL101を出力するのと同時に、カウンタ回路103がクロック信号φORDL101の立下りのカウント動作を開始する。
【０００９】
続いて、タイミングT104でラッチ信号φRDLLAT103がHighになる。その後、タイミングT105で、カウントイネーブル信号φCNTEN104がLowになるのと同時に、ラッチ信号φRDLLAT103がLowになる。これにより、カウンタ回路103のカウント動作が終了するのと同時に、RDLラッチ回路104は各反転回路101a及びNAND回路101bの出力を保持する。その後、タイミングT106で、スタートパルスφRDLST102がLowになる。これにより、RDL102は、クロック信号φORDL101の出力を終了する。
【００１０】
上記の動作によって、ある一定期間（T103-T105）が経過した時点でのカウント値φOCNT106と、RDL102内でのクロック信号φORDL101の位置情報φOLAT107とを得ることができる。その後、A/D変換器201は、カウント値φOCNT106を上位ビット、位置情報φOLAT107を下位ビットとしたデジタル信号をA/D変換結果として出力する。以上の動作によって、A/D変換器201は、入力電圧の大きさに応じたデジタル信号を得ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2006-287879号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図13は、小型化・低消費電力化を実現すると共に、センサからの信号を高速に読み出す為に、特許文献1に記載のA/D変換器201を画素列毎に設けたカラムA/D方式の固体撮像装置の構成を示している。図13に記載の固体撮像装置は、画素アレイ2と、垂直走査回路3と、4つのA/D変換器201(ADC1，ADC2，ADC3，ADC4)と、ADCラッチ回路5と、制御信号出力回路6と、水平走査回路7とから構成されている。
【００１３】
画素アレイ2は、少なくとも光電変換素子を有し入射光量に応じた画素信号φPIX1を出力する画素1が2次元（図示した例では4行4列）に配置されたものである。垂直走査回路3は、画素選択信号φV1〜φV4により画素アレイ2の行選択を行う。A/D変換器201は、画素アレイ2の画素列毎に配置され、画素1から読み出された画素信号φPIX1をアナログ・デジタル変換する。ADCラッチ回路5はA/D変換器201の出力信号を保持する。制御信号出力回路6は、A/D変換器201とADCラッチ回路5を制御する信号を出力する。水平走査回路7は、列選択信号φH1〜φH4によりADCラッチ回路5を制御し、ADCラッチ回路5が保持したデジタル信号を列毎に出力させる。
【００１４】
画素列毎にA/D変換器201を設ける場合、A/D変換器201を配置できる横幅が画素ピッチPによって制限される（図13参照）。その為、画素列毎にA/D変換器201を設ける場合、従来のA/D変換器201よりも小型化する必要がある。しかし、従来、A/D変換器201を小型化する発明は提案されていない。
【００１５】
本発明は、上記課題に対してなされたもので、小型化・低消費電力化を実現することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上記の課題を解決するためになされたもので、行列状に配置された複数の画素と、前記複数の画素の列毎に設けられ、前記複数の画素からのアナログ信号をデジタル信号に変換する複数のＡＤ変換回路とを有し、前記複数のＡＤ変換回路の各々は、パルス入力端子に入力されたパルス信号を前記アナログ信号に応じた遅延時間で遅延させてパルス出力端子から出力する複数の遅延ユニットを有し、前記複数の遅延ユニットの各々の前記パルス出力端子は次段の遅延ユニットの前記パルス入力端子と接続され、前記パルス信号が前記複数の遅延ユニットを周回するように前記複数の遅延ユニットは環状に接続されている円環遅延回路と、各々の遅延ユニットの前記パルス出力端子と次段の遅延ユニットの前記パルス入力端子との間に、各々接続されている複数の第１のスイッチと、前記各々の遅延ユニットの前記パルス出力端子と当該各々の遅延ユニットの前記パルス入力端子との間に、各々接続されている複数の第２のスイッチと、発振動作に係り前記複数の第１のスイッチを導通させかつ前記複数の第２のスイッチを非導通とし、保持動作に係り前記複数の第１のスイッチを非導通としかつ前記複数の第２のスイッチを導通させる制御回路と、を有することを特徴とする固体撮像装置である。
【００１７】
また、本発明の固体撮像装置は、前記複数のＡＤ変換回路の各々は、前記複数の遅延ユニットのいずれかの前記パルス出力端子に接続された第３のスイッチを更に有し、前記制御回路は更に、保持状態の読み出し動作に係り前記第３のスイッチを導通させ、順次、前記第１のスイッチを導通させかつ前記第２のスイッチを非導通とすることを特徴とする。
【００１８】
また、本発明の固体撮像装置は、前記複数のＡＤ変換回路の各々は、前記各々の遅延ユニットの前記パルス出力端子に各々接続された第３のスイッチを更に有し、前記制御回路は更に、保持状態の読み出し動作に係り前記第３のスイッチを導通させることを特徴とする。
【００１９】
また、本発明の固体撮像装置において、前記複数のＡＤ変換回路の各々は、前記アナログ信号が入力される第１の入力端子と、定電圧源に接続された第２の入力端子と、前記複数の遅延ユニットの電源入力端子に接続された出力端子とを有し、前記第１の入力端子に入力された前記アナログ信号を前記出力端子から出力する第１の状態と、前記第２の入力端子に入力された前記定電圧源からの信号を前記出力端子から出力する第２の状態とを選択可能な切り替え回路を更に有することを特徴とする。
【００２０】
また、本発明の固体撮像装置において、前記切り替え回路は、前記発振動作の期間中は前記第１の状態を選択し、前記保持動作の期間中は前記第２の状態を選択することを特徴とする。
【００２１】
また、本発明の固体撮像装置において、前記切り替え回路は、前記第１の状態を選択している状態から前記第２の状態を選択している状態に切り替わる際、前記第１の状態および前記第２の状態のうちいずれも選択しない期間を有することを特徴とする。
【００２２】
また、本発明の固体撮像装置において、前記切り替え回路は、前記第１の状態を選択している状態から前記第２の状態を選択している状態に切り替わる際、前記出力端子から出力される電圧が漸次変動することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、保持動作時に複数の第１のスイッチを非導通としかつ複数の第２のスイッチを導通させることで、各々の遅延ユニットのパルス出力端子が第２のスイッチを介して同じ遅延ユニットのパルス入力端子に接続されるフィードバックループが構成される。これにより、ラッチ回路を設けることなく、各々の遅延ユニットの出力信号をフィードバックループで保持することが可能となる為、ＡＤ変換回路を小型化することができる。従って、小型化・低消費電力化を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第1の実施形態による固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態による固体撮像装置が備えるA/D変換器の構成を示すブロック図である。
【図３】本発明の第1の実施形態による固体撮像装置が備えるA/D変換器内の遅延ユニットの構成を示す回路構成図である。
【図４】本発明の第1の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図５】本発明の第2の実施形態による固体撮像装置が備えるA/D変換器の構成を示すブロック図である。
【図６】本発明の第2の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図７】本発明の第3の実施形態による固体撮像装置の構成を示すブロック図である。
【図８】本発明の第3の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図９】本発明の第3の実施形態による固体撮像装置の他の動作を説明するためのタイミングチャートである。
【図１０】本発明の第3の実施形態による固体撮像装置の他の動作を説明するためのタイミングチャートである。
【図１１】従来のA/D変換器の構成を示すブロックである。
【図１２】従来のA/D変換器の動作を示すタイミングチャートである。
【図１３】従来の固体撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照し、本発明の実施形態を説明する。
【００２６】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態による固体撮像装置の構成を示している。図1に示す固体撮像装置は、画素アレイ2と、垂直走査回路3と、4つのA/D変換器4(ADC1，ADC2，ADC3，ADC4)と、ADCラッチ回路5と、制御信号出力回路6と、水平走査回路7とから構成されている。
【００２７】
画素アレイ2は、少なくとも光電変換素子を有し入射光量に応じた画素信号φPIX1を出力する画素1が2次元（図示した例では4行4列）に配置されたものである。垂直走査回路3は、画素選択信号φV1〜φV4により画素アレイ2の行選択を行う。A/D変換器4は、画素アレイ2の画素列毎に配置され、画素1から読み出された画素信号φPIX1をアナログ・デジタル変換する。ADCラッチ回路5はA/D変換器4の出力信号を保持する。制御信号出力回路6は、A/D変換器4とADCラッチ回路5を制御する信号を出力する。水平走査回路7は、列選択信号φH1〜φH4によりADCラッチ回路5を制御し、ADCラッチ回路5が保持したデジタル信号を列毎に出力させる。
【００２８】
図2はA/D変換器4の構成を示している。図2に示すA/D変換器4は、RingDelayLine(RDL)43aと、複数のスイッチOSW1〜OSW8と、カウンタ回路45とから構成される。
【００２９】
RDL43aは、複数の遅延ユニットDU1〜DU8と、複数のスイッチDDSW1〜DDSW8と、複数のスイッチIOSW1〜IOSW8とから構成される。なお、図の見易さを考慮して、一部の構成については符号の図示を省略している。
【００３０】
複数の遅延ユニットDU1〜DU8は、入力端子に入力されるパルス信号を、アナログの電源電圧によって変化する遅延時間で遅延させて出力端子から出力させる。これら複数の遅延ユニットDU1〜DU8は、各々の出力端子が次段の遅延ユニットの入力端子と接続され、パルス信号が複数の遅延ユニットDU1〜DU8を周回するようにリング状に接続されている。
【００３１】
複数のスイッチDDSW1〜DDSW8は、各々の遅延ユニットの出力端子とその次段の遅延ユニットの入力端子との間に各々接続されている。具体的には、スイッチDDSW1は遅延ユニットDU2の出力端子と遅延ユニットDU1の入力端子との間に接続され、スイッチDDSW2は遅延ユニットDU3の出力端子と遅延ユニットDU2の入力端子との間に接続され、スイッチDDSW3は遅延ユニットDU4の出力端子と遅延ユニットDU3の入力端子との間に接続され、スイッチDDSW4は遅延ユニットDU5の出力端子と遅延ユニットDU4の入力端子との間に接続され、スイッチDDSW5は遅延ユニットDU6の出力端子と遅延ユニットDU5の入力端子との間に接続され、スイッチDDSW6は遅延ユニットDU7の出力端子と遅延ユニットDU6の入力端子との間に接続され、スイッチDDSW7は遅延ユニットDU8の出力端子と遅延ユニットDU7の入力端子との間に接続され、スイッチDDSW8は遅延ユニットDU1の出力端子と遅延ユニットDU8の入力端子との間に接続されている。また、複数のスイッチDDSW1〜DDSW8は、パルス信号が複数の遅延ユニットDU1〜DU8を周回する発振動作時に導通状態になり、複数の遅延ユニットDU1〜DU8の出力信号を保持する保持動作時に非導通状態になる。
【００３２】
複数のスイッチIOSW1〜IOSW8は、各々の遅延ユニットの出力端子と入力端子との間に各々接続されている。具体的には、スイッチIOSW1は遅延ユニットDU1の出力端子と入力端子との間に接続され、スイッチIOSW2は遅延ユニットDU2の出力端子と入力端子との間に接続され、スイッチIOSW3は遅延ユニットDU3の出力端子と入力端子との間に接続され、スイッチIOSW4は遅延ユニットDU4の出力端子と入力端子との間に接続され、スイッチIOSW5は遅延ユニットDU5の出力端子と入力端子との間に接続され、スイッチIOSW6は遅延ユニットDU6の出力端子と入力端子との間に接続され、スイッチIOSW7は遅延ユニットDU7の出力端子と入力端子との間に接続され、スイッチIOSW8は遅延ユニットDU8の出力端子と入力端子との間に接続されている。また、複数のスイッチIOSW1〜IOSW8は、発振動作時に非導通状態になり、保持動作時に導通状態になる。
【００３３】
画素アレイ2から出力された画素信号φPIX1を遅延ユニットDU1〜DU8の電源端子に接続することで、RDL43aは、画素信号φPIX1の大きさに応じた周波数を有するクロック信号φORDL1を出力する。
【００３４】
複数のスイッチOSW1〜OSW8は、対応する各々の遅延ユニットDU1〜DU8の出力端子に一端が接続されると共に、他の一端が出力信号線50に接続されている。具体的には、スイッチOSW1の一端は遅延ユニットDU1の出力端子に接続され、スイッチOSW2の一端は遅延ユニットDU2の出力端子に接続され、スイッチOSW3の一端は遅延ユニットDU3の出力端子に接続され、スイッチOSW4の一端は遅延ユニットDU4の出力端子に接続され、スイッチOSW5の一端は遅延ユニットDU5の出力端子に接続され、スイッチOSW6の一端は遅延ユニットDU6の出力端子に接続され、スイッチOSW7の一端は遅延ユニットDU7の出力端子に接続され、スイッチOSW8の一端は遅延ユニットDU8の出力端子に接続されている。また、複数のスイッチOSW1〜OSW8は、発振動作時及び保持動作時に非導通状態になり、保持動作によって保持されている出力信号を読み出す読み出し動作時に導通状態になる。
【００３５】
カウンタ回路45は、RDL43aが出力するクロック信号φORDL1をカウントし、クロック信号φORDL1の周回数を示す二進数デジタルデータであるカウント値φOCNT1を出力する。
【００３６】
遅延ユニットDU1〜DU8の構成は下記の3通りに分けられる。第一の構成は、NOT回路401を直列に接続して構成される（図3(a)参照）遅延ユニットDU1，DU3，DU5〜DU8であり、第二の構成は、NAND回路402、NOT回路401の順に直列に接続して構成される（図3(b)参照）遅延ユニットDU4であり、第三の構成は、NOT回路401、NAND回路402の順に直列に接続して構成される（図3(c)参照）遅延ユニットDU2である。また、RDL43aを発振させる為に、遅延ユニットDU7から遅延ユニットDU2の一方の入力端子に対して出力信号がフィードバックされる。
【００３７】
次に、図4に示すタイミングチャートを用いて、本実施形態による固体撮像装置の動作を説明する。A/D変換器4(ADC1，ADC2，ADC3，ADC4)の動作については、A/D変換器4(ADC1)についてのみ説明し、他のA/D変換器4（ADC2，ADC3，ADC4）の動作については、A/D変換器4(ADC1)と同じである為、説明を省略する。なお、A/D変換器4を制御する信号（φST1、φDDCK1〜φDDCK8、φIOCK1〜φIOCK8、φOCK1、φCNTRST1、φCNTO1）、及びADCラッチ回路5を制御する信号（φADCLAT1）は制御信号出力回路6から出力される。各制御信号の詳細については後述する。
【００３８】
まず、タイミングT1で、画素選択信号φV1と、複数のスイッチDDSW1〜DDSW8を各々制御するクロック信号φDDCK1〜φDDCK8と、カウンタリセット信号φCNTRST1とがHighになるのと同時に、複数のスイッチIOSW1〜IOSW8を各々制御するクロック信号φIOCK1〜φIOCK8がLowになる。これにより、画素選択信号φV1で制御される1行目の画素1（P11, P12, P13, P14）が選択され、画素1（P11, P12, P13, P14）の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器4へそれぞれ出力される。更に、複数のスイッチDDSW1〜DDSW8が各々導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々非導通状態になると共に、カウンタ回路45が保持するカウント値φOCNT1がリセットされる。この時、他の画素選択信号φV2, φV3, φV4はLowを維持している。その後、カウンタリセット信号φCNTRST1がLowになることで、カウンタ回路45がリセット動作を終了する。
【００３９】
続いて、タイミングT2でスタートパルスφST1がHighとる。これにより、RDL43aが画素信号φPIX1(P11)に応じた周波数を有するクロック信号φORDL1を出力すると共に、カウンタ回路45がクロック信号φORDL1の立上り（又は立下りでもよい）のカウント動作を開始する。
【００４０】
続いて、タイミングT3でクロック信号φDDCK1〜φDDCK8がLowになるのと同時に、クロック信号φIOCK1〜φIOCK8がHighになる。これにより、複数のスイッチDDSW1〜DDSW8が各々非導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々導通状態になる。その為、タイミングT3での遅延ユニットDU1〜DU8の出力信号が、各々の遅延ユニットDU1〜DU8と、対応するスイッチIOSW1〜IOSW8とからなるフィードバックループで保持される。
【００４１】
続いて、タイミングT4で、複数のスイッチOSW1〜OSW8を制御するクロック信号φOCK1と、カウンタ回路45を制御するカウント値出力信号φCNTO1と、ADCラッチ回路5を制御する信号φADCLAT1とがHighになる。これにより、複数のスイッチOSW1〜OSW8が導通状態になり、複数の遅延ユニットDU1〜DU8の出力信号及びカウンタ回路45のカウント値φOCNT1がADCラッチ回路5へ出力される。
【００４２】
その後、信号φADCLAT1がLowになることで、ADCラッチ回路5がA/Ｄ変換器4の出力信号を保持する。続いて、タイミングT5でクロック信号φOCK1とカウント値出力信号φCNTO1とスタートパルスφST1とがLowになる。これにより、A/D変換器4が信号の出力を停止し、A/D変換動作が終了する。
【００４３】
続いて、タイミングT6で、列選択信号φH1がHighになることで、ADCラッチ回路5は1列目の画素信号φPIX1(P11)に応じたデジタル信号を出力する。続いて、タイミングT7で、列選択信号φH1がLowになるのと同時に列選択信号φH2がHighになると、ADCラッチ回路5は2列目の画素信号φPIX1(P12)に応じたデジタル信号を出力する。その後、タイミングT8，タイミングT9，タイミングT10で、順次、列選択信号φH2，φH3，φH4を切り換えていくことで1行目の読み出し動作が完了する。
【００４４】
続いて、タイミングT11で、画素選択信号φV1とクロック信号φIOCK1〜φIOCK8がLowになるのと同時に、画素選択信号φV2とクロック信号φDDCK1〜φDDCK8とカウンタリセット信号φCNTRSTがHighになる。これにより、1行目の画素が非選択状態になると共に、2行目の画素1(P21, P22, P23, P24)が選択される。更に、複数のスイッチDDSW1〜DDSW8が各々導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々非導通状態になると共に、カウンタ回路45が保持するカウント値φOCNT1がリセットされる。
【００４５】
その後、1行目の場合と同様の動作を行うことで、2行目の画素信号の読み出し動作が完了する。3行目、4行目についても、1行目、2行目の場合と同様の動作を行うことで、全画素の読み出し動作が完了する。
【００４６】
上述したように、本実施形態によれば、保持動作時に、各々の遅延ユニットDU1〜DU8と、対応する各々のスイッチIOSW1〜IOSW8とからなるフィードバックループにより複数の遅延ユニットDU1〜DU8の出力信号が保持される。この動作により、ラッチ回路を設けることなく、遅延ユニットDU1〜DU8の出力信号を保持することができる。その為、従来のA/D変換器201よりA/D変換器4を小型化することができる。従って、固体撮像装置の小型化・低消費電力化を実現することができる。また、画素列毎にA/D変換器4を有することでセンサからの信号を高速に読み出すことができる。
【００４７】
また、各々の遅延ユニットDU1〜DU8と、対応する各々のスイッチIOSW1〜IOSW8とからなるフィードバックループに保持している信号を、クロック信号φOCK1によってスイッチOSW1〜OSW8を介して一括で読み出すことが可能となる為、簡単な読み出し動作を実現することができる。
【００４８】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図5は、本実施形態によるA/D変換器4の構成を示している。図5に示すA/D変換器4は、第1の実施形態のRDL43aの構成を変更したRDL43bを有する。具体的には、遅延ユニットDU2の一方の入力端子と遅延ユニットDU7の出力端子との間に接続されたスイッチSW46と、スイッチSW46の一端と遅延ユニットDU2の一方の入力端子との間に一端が接続されると共に他端が定電圧VDD1に接続されたスイッチSW47とが設けられている。また、スイッチSW46を制御する信号φSEL46を受け、その反転信号をスイッチSW47の制御信号として出力するNOT回路INV48が更に設けられている。上記以外の変更点として、複数のスイッチOSW1〜OSW8が設けられておらず、一端が遅延ユニットDU1の出力端に接続されると共に、他端が出力信号線51に接続されたスイッチOSW21が設けられている。なお、他の構成については、図2に示した構成と同じである為、説明を省略する。
【００４９】
次に、図6に示すタイミングチャートを用いて、本実施形態による固体撮像装置の動作を説明する。なお、A/D変換期間以外の動作は第1の実施形態と同じである為、説明を省略する。A/D変換器4を制御する信号（φST1、φSEL46、φDDCK1〜φDDCK8、φIOCK1〜φIOCK8、φOCK21、φCNTRST1、φCNTO1）、及びADCラッチ回路5を制御する信号（φDULAT1〜φDULAT8、φCNTLAT1）は制御信号出力回路6から出力される。各制御信号の詳細については後述する。
【００５０】
まず、タイミングT21で、画素選択信号φV1と、複数のスイッチDDSW1〜DDSW8を各々制御するクロック信号φDDCK1〜φDDCK8と、カウンタリセット信号φCNTRST1と、スイッチSW46を制御する信号φSEL46とがHighになるのと同時に、複数のスイッチIOSW1〜IOSW8を各々制御するクロック信号φIOCK1〜φIOCK8がLowになる。これにより、画素選択信号φV1で制御される1行目の画素1（P11, P12, P13, P14）が選択され、画素1（P11, P12, P13, P14）の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器4へそれぞれ出力される。この時、他の画素選択信号φV2, φV3, φV4はLowを維持している。更に、複数のスイッチDDSW1〜DDSW8とスイッチSW46が各々導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8とスイッチSW47が各々非導通状態になる。更に、カウンタ回路45が保持するカウント値φOCNT2がリセットされる。その後、カウンタリセット信号φCNTRST1がLowになることで、カウンタ回路45がリセット動作を終了する。
【００５１】
続いて、タイミングT22でスタートパルスφST1がHighになる。これにより、RDL43bが画素信号φPIX1(P11)に応じた周波数を有するクロック信号φORDL2を出力すると共に、カウンタ回路45がクロック信号φORDL2の立上り（又は立下りでもよい）のカウント動作を開始する。
【００５２】
続いて、タイミングT23でクロック信号φDDCK1〜φDDCK8がLowになるのと同時に、クロック信号φIOCK1〜φIOCK8がHighになる。これにより、複数のスイッチDDSW1〜DDSW8が各々非導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々導通状態になる。その為、タイミングT23での遅延ユニットDU1〜DU8の出力信号が、各々の遅延ユニットDU1〜DU8と、対応するスイッチIOSW1〜IOSW8とからなるフィードバックループで保持される。
【００５３】
続いて、タイミングT24で信号φSEL46がLowになり、スイッチSW46が非導通状態になるのと同時にスイッチSW47が導通状態になる。これにより、遅延ユニットDU2の一方の入力端子に定電圧VDD1が入力される。
【００５４】
続いて、タイミングT25でカウンタ出力ラッチ信号φCNTLAT1とカウント値出力信号φCNTO1がHighになることで、カウンタ回路45がカウント値φOCNT2をADCラッチ回路5に出力する。その後、カウンタ出力ラッチ信号φCNTLAT1がLowになると、ADCラッチ回路5は、カウンタ回路45の出力信号（φOCNT2）を保持する。
【００５５】
続いて、タイミングT26で、スイッチOSW21を制御するクロック信号φOCK21と、ADCラッチ回路5を制御する信号φDULAT1とがHighになるのと同時に、カウント値出力信号φCNTO1がLowになる。これにより、遅延ユニットDU1とスイッチIOSW1とからなるフィードバックループで保持している信号がADCラッチ回路5へ出力されると共に、カウンタ回路45がカウント値φOCNT2の出力を終了する。
【００５６】
続いて、タイミングT27でクロック信号φIOCK1と信号φDULAT1がLowになるのと同時に、信号φDULAT2がHighになる。これにより、ADCラッチ回路5は、RDL43bの出力信号（遅延ユニットDU1の出力信号）を保持する。続いて、タイミングT28でクロック信号φDDCK1がHighになることで、遅延ユニットDU2とスイッチIOSW2とからなるフィードバックループで保持している信号が遅延ユニットDU1を経由してADCラッチ回路5へ出力される。
【００５７】
続いて、タイミングT29でクロック信号φIOCK2と信号φDULAT2がLowになるのと同時に、信号φDULAT3がHighになる。これにより、ADCラッチ回路5は、RDL43bの出力信号（遅延ユニットDU2の出力信号）を保持する。同様の動作を、タイミングT30で信号φDULAT8がLowになるまで繰り返す。これにより、各々の遅延ユニットDU1〜DU8の出力信号がADCラッチ回路5に保持される。その後、タイミングT31でスタートパルスφST1とクロック信号φOCK21がLowになり、A/D変換動作が終了する。
【００５８】
上記の動作において、タイミングT24でスイッチSW46が非導通状態になるのと同時にスイッチSW47が導通状態になる理由は以下の通りである。各々の遅延ユニットDU2〜DU8と、対応するスイッチIOSW1〜IOSW8とからなるフィードバックループで保持している信号は、読み出し動作時に、順次となりの遅延ユニットへ出力され、最終的に遅延ユニットDU1から出力される。この読み出し動作時に、遅延ユニットDU2の一方の入力端子に入力される信号がLowになっていると、もう一方の入力端子に入力される信号の状態にかかわらず、遅延ユニットDU2の出力信号がHighに固定される。この為、タイミングT24でスイッチSW46が非導通状態になるのと同時にスイッチSW47が導通状態になり、遅延ユニットDU2の一方の入力端子に定電圧VDD1が入力されることで、遅延ユニットDU2は遅延ユニットDU3からの出力信号をそのまま出力することができる。
【００５９】
上述したように、本実施形態によれば、第1の実施形態と同様に、ラッチ回路を設けることなく、遅延ユニットDU1〜DU8の出力信号を保持することができる。更に、本実施形態によれば、第1の実施形態におけるスイッチOSW1〜OSW8を設けていない為、第1の実施形態と比較して、各々の遅延ユニットDU1〜DU8の出力信号をADCラッチ回路5へ出力するスイッチの数を低減することができる。その為、第1の実施形態によりも更にA/D変換器4を小型化することができる。従って、固体撮像装置のより一層の小型化・低消費電力化を実現することができると共に、センサからの信号を高速に読み出すことができる。
【００６０】
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図7は、本実施形態によるA/D変換器4の構成を示している。図7に示すA/D変換器4は、第1の実施形態によるA/D変換器4に対して、画素アレイ2から出力される画素信号φPIX1と定電圧VDD2とを受け、画素信号選択信号φSELPIX1と定電圧選択信号φSELVDD1とに応じてどちらか一方を出力する切り替え回路52が設けられている点が異なる。切り替え回路52は、画素信号選択信号φSELPIX1により導通状態と非導通状態が切り替わるスイッチSW521と、定電圧選択信号φSELVDD1により導通状態と非導通状態が切り替わるスイッチSW522とを有している。なお、他の構成については、図2に示した構成と同じである為、説明を省略する。
【００６１】
次に、図8のタイミングチャートを用いて、本実施形態による固体撮像装置の動作を説明する。なお、A/D変換期間についてのみ説明し、その他の動作については第1の実施形態と同じである為、説明を省略する。また、A/D変換器4を制御する信号（φST1、φDDCK1〜φDDCK8、φIOCK1〜φIOCK8、φOCK1、φCNTRST1、φCNTO1、φSELPIX1、φSELVDD1）、及びADCラッチ回路5を制御する信号（φADCLAT1）はそれぞれ制御信号出力回路6から出力される。
【００６２】
まず、タイミングT31で、画素選択信号φV1と、複数のスイッチDDSW1〜DDSW8を各々制御するクロック信号φDDCK1〜φDDCK8と、カウンタリセット信号φCNTRST1と、画素信号選択信号φSELPIX1がHighになるのと同時に、複数のスイッチIOSW1〜IOSW8を各々制御するクロック信号φIOCK1〜φIOCK8と定電圧選択信号φSELVDD1がLowになる。これにより、画素選択信号φV1で制御される1行目の画素1（P11, P12, P13, P14）が選択され、画素1（P11, P12, P13, P14）の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器4へそれぞれ出力される。この時、他の画素選択信号φV2, φV3, φV4はLowを維持している。
【００６３】
切り替え回路52は、画素信号φPIX1と定電圧VDD2を受け、画素信号φPIX1を複数の遅延ユニットDU1〜DU8の電源端子に出力する。この時、スイッチSW521は導通状態であり、スイッチSW522は非導通状態である。更に、複数のスイッチDDSW1〜DDSW8が各々導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々非導通状態になる。更に、カウンタ回路45が保持するカウント値φOCNT1がリセットされる。その後、カウンタリセット信号φCNTRST1がLowになることで、カウンタ回路45がリセット動作を終了する。
【００６４】
続いて、タイミングT32でスタートパルスφST1がHighになる。これにより、RDL43aが画素信号φPIX1(P11)に応じた周波数を有するクロック信号φORDL1を出力すると共に、カウンタ回路45がφORDL1の立上り（又は立下りでもよい）のカウント動作を開始する。
【００６５】
続いて、タイミングT33でクロック信号φDDCK1〜φDDCK8がLowになるのと同時に、クロック信号φIOCK1〜φIOCK8がHighになる。これにより、複数のスイッチDDSW1〜DDSW8が各々非導通状態になるのと同時に、複数のスイッチIOSW1〜IOSW8が各々導通状態になる。その為、タイミングT33での遅延ユニットDU1〜DU8の出力信号が、各々の遅延ユニットDU1〜DU8と、対応するスイッチIOSW1〜IOSW8とからなるフィードバックループで保持される。
【００６６】
続いて、タイミングT34で画素信号選択信号φSELPIX1がLowになるのと同時に、定電圧選択信号φSELVDD1がHighになる。これにより、切り替え回路52が定電圧VDD2を複数の遅延ユニットDU1〜DU8の電源端子に出力する。この時、スイッチSW521は非導通状態であり、スイッチSW522は導通状態である。続いて、タイミングT35で、複数のスイッチOSW1〜OSW8を制御するクロック信号φOCK1と、カウンタ回路を制御する信号φCNTO1と、ADCラッチ回路5を制御する信号φADCLAT1とがHighになる。これにより、複数の遅延ユニットDU1〜DU8の出力信号及びカウンタ回路45のカウント値φOCNT1がADCラッチ回路5へ出力される。
【００６７】
その後、信号φADCLAT1がLowになることで、ADCラッチ回路5がA/D変換器4の出力信号を保持する。続いて、タイミングT36でクロック信号φOCK1と信号φCNTO1とスタートパルスφST1がLowになる。これにより、A/D変換器4が信号の出力を停止し、A/D変換期間が終了する。
【００６８】
上述したように、本実施形態によれば、第1の実施形態と同様に、ラッチ回路を設けることなく、遅延ユニットDU1〜DU8の出力信号を保持することができる。更に、各々の遅延ユニットDU1〜DU8の出力信号を読み出すときに、各々の遅延ユニットDU1〜DU8の電源電圧が入力電圧に依存しない。その為、本実施形態は、第1の実施形態と比較して、安定的に各々の遅延ユニットDU1〜DU8の出力信号を読み出すことができる。従って、固体撮像装置の小型化・低消費電力化を実現すると共に、センサからの信号を高速且つ安定的に読み出すことができる。
【００６９】
なお、切り替え回路52を制御する信号（φSELPIX1、φSELVDD1）の駆動タイミングを変更することで、より安定的に各々の遅延ユニットDU1〜DU8の出力信号を読み出すことができる。以下では、二つの変形例について示す。なお、図8に記載のタイミングチャートのエリアA1に相等する部分についてのみ説明し、その他の駆動タイミングについては上記と同じである為、説明を省略する。
【００７０】
＜第一の変形例＞
図9に示すタイミングチャートを用いて、第一の変形例について説明する。まず、タイミングT34で画素信号選択信号φSELPIX1がLowになる。この時、定電圧選択信号φSELVDD1はLowを維持している。その後、タイミングT34’で定電圧選択信号φSELVDD1がHighになる。これにより、スイッチSW521及びスイッチSW522が同時に導通状態になることが無くなる。その為、画素信号φPIX1と定電圧VDD2との間に電流パスが作られることが無くなり、より安定的に遅延ユニットDU1〜DU8の出力信号を読み出すことができる。
【００７１】
＜第二の変形例＞
図10に示すタイミングチャートを用いて、第二の変形例について説明する。まず、タイミングT34で画素信号選択信号φSELPIX1がLowになる。その後、タイミングT34’からタイミングT35にかけて、画素信号選択信号φSELVDD1が緩やかにHighになる。これにより、各遅延ユニットDU1〜DU8の電源電圧が画素信号φPIX1の信号レベルから電源電圧VDD2の信号レベルへと緩やかに遷移する。その為、各遅延ユニットDU1〜DU8の出力信号にノイズが混入することを防ぐことができる。その為、より安定的に遅延ユニットDU1〜DU8の出力信号を読み出すことができる。
【００７２】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００７３】
2・・・画素アレイ、3・・・垂直走査回路、4・・・A/D変換器（ＡＤ変換回路）、5・・・ADCラッチ回路、6・・・制御信号出力回路（制御回路）、7・・・水平走査回路、43a，43b・・・RDL（円環遅延回路）、45・・・カウンタ回路、52・・・切り替え回路、DU1，DU2，DU3，DU4，DU5，DU6，Du7，DU8・・・遅延ユニット、OSW1，OSW2，OSW3，OSW4，OSW5，OSW6，OSW7，OSW8・・・スイッチ（第３のスイッチ）、DDSW1，DDSW2，DDSW3，DDSW4，DDSW5，DDSW6，DDSW7，DDSW8・・・スイッチ（第１のスイッチ）、IOSW1，IOSW2，IOSW3，IOSW4，IOSW5，IOSW6，IOSW7，IOSW8・・・スイッチ（第２のスイッチ）、SW46，SW47・・・スイッチ、OSW21・・・スイッチ（第３のスイッチ）、SW521，SW522・・・スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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