(57)【要約】【課題】複数ビット値を格納するための読み出し専用メモリセルを開示する。【解決手段】該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。該選択された複数ビット値を出力するための、出力装置も提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数ビット値を格納するための読み出し専用メモリセルであって、前記読み出し専用メモリセルは、
少なくとも３本の出力線であって、前記少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、
前記少なくとも３本の出力線のうちの１本または０本と既定の電圧を供給するための電圧源との間に接続され、かつ、切り替え信号に応答して、前記既定の電圧と前記少なくとも３本の出力線のうちの１本または０本との間の電気接続を提供するように構成される、切り替え装置であって、前記接続された出力線の電圧は、前記既定電圧への接続に応答して値を切り替え、それによって、前記出力線によって表される前記複数ビット値が選択される、切り替え装置と、
前記選択された複数ビット値を出力するための出力装置と、を備える、読み出し専用メモリセル。
【請求項２】
前記出力装置は、前記少なくとも３本の出力線のうちのいずれも選択されないことに応答して、さらなる複数ビット値を出力するように構成される、請求項１に記載の読み出し専用メモリセル。
【請求項３】
前記出力装置は、２つの値の間で切り替わる信号に応答する論理ゲートを備える、請求項１に記載の読み出し専用メモリセル。
【請求項４】
前記切り替え装置は、トランジスタを備える、請求項１に記載の読み出し専用メモリセル。
【請求項５】
前記切り替え装置は、ゲートを有するＭＯＳトランジスタと、２つのドレインとを備え、第１のドレインは前記既定の電圧に接続され、第２のドレインは前記少なくとも３本の出力線のうちの１本または０本に接続される、請求項４に記載の読み出し専用メモリセル。
【請求項６】
前記第１のドレインは、金属化層接続によって前記既定の電圧に接続される、請求項５に記載の読み出し専用メモリセル。
【請求項７】
前記第２のドレインは、金属化層接続によって、前記複数の出力線のうちの１本に接続される、請求項５に記載の読み出し専用メモリセル。
【請求項８】
前記少なくとも３本の出力線のうちの少なくともいくつかは、互いの上面上にある異なる金属化層に配置される線を備え、前記第２のドレインは、前記金属化層を介して、選択された出力線に接続するための対応する層を有する、請求項５に記載の読み出し専用メモリセル。
【請求項９】
前記少なくとも３本の出力線の全ては、互いの上面上に配置され、前記出力線は、隣接するセルに延伸する、請求項８に記載の読み出し専用メモリセル。
【請求項１０】
請求項５に記載の複数の読み出し専用メモリセルを備えるメモリであって、１つのセルの前記第１のドレインが、前記隣接するセルの前記第１のドレインに接続され、前記２つの隣接するセルの前記第２のドレインが、他のセルのドレインから分離され、かつ、前記出力線のうちの１本または０本に接続されるように、各読み出し専用メモリセルは、隣接するメモリセルと、前記既定の電圧への接続を共有する、メモリ。
【請求項１１】
前記複数の読み出し専用セルは、アレイ状に配置され、読み出し専用セルの前記アレイの各列は、前記少なくとも３本の出力線を共有し、一行のセルは、同一の切り替え信号を受信するために接続され、かつ、前記格納された複数ビット値をそれぞれ出力するように、前記受信された切り替え信号に応答する、請求項１０に記載のメモリ。
【請求項１２】
複数ビット値を格納するための読み出し専用ビットセルの製造方法であって、
少なくとも３本の出力線を形成するステップであって、前記少なくとも３本の出力線のそれぞれは異なる複数ビット値を表す、ステップと、
前記少なくとも３本の出力線のうちの１本または０本と、既定の電圧との間に切り替え装置を接続するステップであって、前記切り替え装置は、前記既定の電圧と、切り替え信号に応答して、前記接続された少なくとも３本の出力線のうちの前記１本または０本との間の電気接続を提供するように構成され、それによって、前記出力線によって表される前記複数ビット値を選択する、ステップと、
選択された前記出力線に応じて、前記選択された複数ビット値を出力するための出力装置を提供するステップと、を含む、方法。
【請求項１３】
前記出力装置は、前記少なくとも３本の出力線のうちのいずれも選択されないことに応答して、さらなる複数ビット値を出力するために構成される、請求項１２に記載の方法。
【請求項１４】
２つの値の間で切り替わる信号に応答する論理ゲートから前記出力装置を形成するステップを含む、請求項１２に記載の方法。
【請求項１５】
前記切り替え装置は、ゲートを有するＭＯＳトランジスタと、２つのドレインとから構成され、前記少なくとも３本の出力線のうちの前記１本または０本と前記既定の電圧との間で前記切り替え装置を接続する前記ステップは、第１のドレインを前記既定の電圧へ、第２のドレインを前記少なくとも３本の出力線のうちの１本または０本へ接続するステップを含む、請求項１２に記載の方法。
【請求項１６】
前記切り替え装置を前記既定の電圧へ接続する前記ステップは、前記トランジスタと前記電圧源との間の金属化層接続を形成するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記第２のドレインを、前記複数の出力線のうちの１本へ接続する前記ステップは、金属化層接続を形成するステップを含む、請求項１５に記載の方法。
【請求項１８】
前記複数の出力線は、その上に配置される金属化層から形成されるが、互いに分離され、前記第２のドレインは、金属化層を介して選択された出力線へ接続するための対応する層から形成される、請求項１５に記載の方法。
【請求項１９】
複数ビット値を永久に格納するための手段であって、前記手段は、
それぞれが、異なる複数ビット値を表すための少なくとも３本の出力線手段と、
前記少なくとも３本の出力線手段のうちの１本または０本と、既定の電圧を供給するための手段との間に接続される切り替え手段であって、前記切り替え手段は、切り替え信号に応答して、前記既定の電圧を供給する前記手段と、前記少なくとも３本の出力線手段のうちの前記接続された１本または０本との間の電気接続を提供するためのものであり、前記接続された出力線手段の電圧は、前記既定の電圧への接続に応答して、値を切り替え、それによって、前記出力線手段によって表される前記複数ビット値が選択される、手段と、
前記選択された複数ビット値を出力するための出力手段と、を含む、手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し専用メモリのビットセルおよびその製造方法に関する。
【背景技術】
【０００２】
電源をオフにした場合でも格納された値が消失しないように、値を永久に格納するために読み出し専用メモリのセルが利用されている。読み出し専用メモリのセルは、従来、シングルビットの値を格納していた。ビットセル列で構成される高密度の読み出し専用メモリのビットセルアレイは、同じ列内の隣接するビットセルが、隣接するビット線または仮想接地線へのソース／ドレイン接続を共有する配置を実装することで実現されている。
【０００３】
米国特許第５，９１７，２２４号において、コンパクト読み出し専用メモリ行列が、ビットセルの２つの隣接する列が仮想接地線を共有するものとして、開示されている。図９は、開示された配置を概略的に示す。読み出し専用メモリのビットセルアレイ１００は、列で配置されたトランジスタ１１２で構成されており、そのうちの３つのみ（１１４、１１６および１１８）が示されている。セルの高密度性は、ソースまたはドレイン（本明細書中では概して「ドレイン」と称される）接続を共有する各列内の隣接するビットセルによって、垂直方向に実現される。これらのドレイン接続は、各列の各トランジスタを、トランジスタの隣接する列と共有される仮想接地線、またはその特定の列と一意に関連付けられるビット線へ接続する。例えば、列１１８に図示される２つのトランジスタ１１２ａおよび１１２ｂは、ビット線ＢＬ２への共通のドレイン接続を共有する。トランジスタ１１２ａは、仮想接地線１２０へのドレイン接続を、その上のトランジスタと共有し、一方で、トランジスタ１１２ｂは、ビット線ＢＬ２へのドレイン接続を、その下のトランジスタと共有する。各トランジスタは、そのドレイン接続を同じ線（ビットまたは仮想接地）へ接続する、または１本のドレイン接続を各々の種類の線へ接続することによって、論理的「０」または「１」を符号化する。こうして、特定のビット線が荷電し（例えばＢＬ２）、特定のワード線が有効化される（例えばＷＬ１）場合、こうした線の交差部分に配置されるトランジスタ（この例では、トランジスタ１１２ａ）は、ビット線ＢＬ２を仮想接地線１２０に放電することにより、そのドレイン接続によって符号化される論理的「０」を明示する（ｍａｎｉｆｅｓｔ）。逆に、（トランジスタ１１２ｂを読み込むために）ワード線ＷＬ２が代わりに有効化された場合、ビット線の大幅な放電は生じず（トランジスタ１１２ｂの両方のドレインが同じ線に接続する）、これは、そのドレイン接続によって符号化される論理的「１」を示す（上記の「１」および「０」の符号化は、単に、慣例的な選択にすぎず、ささいなことで逆になる可能性があることが理解される）。列１１６および１１８は、仮想接地線１２０を共有し、それぞれ、それ自体のビット線ＢＬ１およびＢＬ２を有する。同様に、列１１４は、トランジスタの列をその左側のもの（図示せず）と仮想接地線１２２を共有し、それ自体の専用のビット線ＢＬ０を有する。トランジスタ１１２は、ワード線ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３によって、行単位で切り替えられる。便宜上、ワード線の全体は図示されていない。
【０００４】
上記のようなシステム内のビットセルの設計は、セル面積の縮小方法に重点を置いたものであった。しかしながら、これらのセルのアレイが占有する面積は、複数ビット値を格納することができるようにし、これにより、必要な数を減らすことで、改善することも可能である。
【０００５】
米国特許第６，６３６，４３４号は、複数ビット値を格納するために設計された読み出し専用メモリのビットセルを開示する。これは、図９の装置と似ているが、複数ビット線および対応する補完的ビット線を有しており、適切な線へ接続することによって、シングルセル内に複数ビット値を格納できる。格納された値は、感知増幅器を使用して、ビット線およびその補完的ビット線間の電圧レベルの差を感知することにより、読み込まれる。このため、セルが格納可能なビット数が増える度に、ビット線およびその補完的ビット線ならびにさらなる感知増幅器回路が必要となり、これにより、面積が大きくなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
セル面積を拡大させることのない、または必要とされる出力装置のコストが過度にかかりすぎることのない、複数ビットの読み出し専用メモリセルを提供することが望ましい。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、複数ビット値を格納するための読み出し専用メモリセルを提供し、前記読み出し専用メモリセルは、少なくとも３本の出力線であって、前記少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す少なくとも３本の出力線と、前記少なくとも３本の出力線のうちの１本または０本と既定の電圧を供給するための電圧源との間に接続され、かつ、切り替え信号に応答して、前記既定の電圧と前記少なくとも３本の出力線のうちの前記１本または０本との間の電気接続を提供するように構成される、切り替え装置であって、前記接続された出力線の電圧は、前記既定電圧への接続に応答して値を切り替え、それによって、前記出力線によって表される前記複数ビット値が選択される切り替え装置と、前記選択された複数ビット値を出力するための出力装置と、を含む。
【０００８】
本発明は、複数の事前に復号化された出力線をセルに提供することによって、複数ビット値を格納できる読み出し専用メモリセルを提供し、これらの出力線はそれぞれ、異なる複数ビット値を表す。これにより、セルは、単に適切な出力線へ接続を提供することにのみによって、所望の複数ビット値を格納することができる。
【０００９】
これは、出力線へ接続することによって、値の格納が行われるため、先行技術の装置内のような、ビット線およびその補完的なビット線の電圧レベルの差の検知とは反対に、格納された値を検知するために検知が必要なこの出力線を選択するだけでよいというさらなる利点を有する。また、これは検知がより容易である。
【００１０】
このため、事前に復号化された出力線および対応する出力装置を提供することにより、複数ビット値を格納できるビットセルが生成される。
【００１１】
いくつかの実施形態において、前記出力装置は、前記少なくとも３本の出力線のうちの１本も選択しないことに応答して、さらなる複数ビット値を出力するように構成される。
【００１２】
いくつかの実施形態では、ビットセルが格納可能な複数ビット値のそれぞれに、出力線が存在しているが、いくつかの実施形態では、出力線はより１本少なく、出力線のうちのいずれにも表されない既定の複数ビット値の選択に対応するように、出力装置によって、０本の出力線の選択が復号化される。このように、出力線の数を増やさずに、さらなる出力値を提供可能である。
【００１３】
なお、出力線の数は、セルが格納できるビット数ｎと共に増加し、概して、少なくとも２ｎ−１であることに留意されたい。
【００１４】
いくつかの実施形態では、前記出力装置は、２つの値の間の信号切り替えに応答する論理ゲートを備える。
【００１５】
これは、単に検知の必要がある線の選択（つまり、既定の電圧へのその線の接続）のみでよいため、単純な論理ゲートを備えるデジタル検知装置を、値を検知および出力するための出力装置として使用可能である。このように、２本の補完的線の間の電圧レベルのアナログ変化を検知する感知増幅器はもはや不要となる。これにより、先行技術の装置上の面積が著しく縮小する。
【００１６】
切り替え装置は多数の種類にすることができるが、いくつかの実施形態では、トランジスタを備える。
【００１７】
トランジスタは、単純な、面積的に効率の良い切り替え装置であり、通常は、読み出し専用メモリセルを形成するために使用される。
【００１８】
いくつかの実施形態では、前記切り替え装置は、ゲートを有するＭＯＳトランジスタと、２つのドレインとを備え、第１のドレインは前記既定の電圧に接続され、第２のドレインは前記少なくとも３本の出力線のうちの１本または０本に接続される。
【００１９】
トランジスタの便利な配置方法は、１つのドレイン（ソースと呼ばれることもある）を既定の電圧へ、もう１つのドレインを出力線へ接続させることである。
【００２０】
いくつかの実施形態では、前記第１のドレインは、金属化層接続によって、前記既定の電圧に接続される。
【００２１】
本発明の実施形態のさらなる利点は、金属化層接続によって接続を形成可能であるということである。
【００２２】
いくつかの実施形態では、前記第２のドレインは、金属化層接続によって、前記複数の出力線のうちの１本に接続される。
【００２３】
読み出し専用メモリセルをプログラムするために出力線への接続を形成する場合、選択された出力線への接続を、金属化層によって作成できると、非常に有利である。金属化層接続は、これらの回路をプログラムする場合に、ビアによる接続よりも実装のコストが低い。これは、ビアマスクは実装コストがかかるためである。すなわち、金属化層のための新しいマスク作成は、新しいビアマスクの作成よりもかなり安価である。
【００２４】
いくつかの実施形態では、前記少なくとも３本の出力線のうちの少なくともいくつかは、互いの上面上に配置される異なる金属化層上に線を備え、前記第２のドレインは、前記金属化層を介して、選択された出力線に接続するための対応する層を有する。
【００２５】
出力線は多数の方法で配置可能であるが、そのうちの１本に接続するトランジスタのドレインが対応する層を有し、単にドレインおよび必要な出力線の間で金属化接続の形成ができるようにするだけであり、これらのうちの少なくともいくつかが、互いの上面上に配置される異なる層で配置されると、便利である。なお、互いにその上面上に配置可能な出力線の数は、セルが形成される方法に依存することに留意されたい。このため、２ビットのセルの場合、その互いの上面上に配置される３本または４本の出力線を有すると便利である場合があり、一方で、７本の出力線が必要な３ビットのセルでは、その互いの上面上に配置される３本または４本の出力線を有し、セルを形成するトランジスタの両側に配置される出力線を有することによって必要な７本の出力線を生成することが便利である場合もある。
【００２６】
いくつかの実施形態では、前記少なくとも３本の出力線の全ては、その互いの上面上に配置され、前記出力線は、隣接するセルに延伸する。
【００２７】
セルの一方の側にのみ出力線が提供されている場合、出力線は、接続されていなくても、セルの形式が一致しているものとして、アレイの次のセルに延伸でき、重複する側で、出力線を有することはない。このようにして、縮小された面積のセルを作成することができる。しかしながら、ビットセルが、トランジスタの両側に出力線を有する場合、隣接するセルに延伸できない。
【００２８】
本発明の第２の態様は、本発明の第１の態様に従う複数の読み出し専用メモリセルを含むメモリを提供し、各読み出し専用メモリセルは、１つのセルの前記第１のドレインが、前記隣接するセルの前記第１のドレインに接続されるように、各読み出し専用メモリは、前記隣接するメモリセルと、前記既定の電圧への接続を共有し、前記２つの隣接するセルの前記第２のドレインは、他のセルのドレインから分離され、かつ、前記出力線のうちの１本または０本に接続される。
【００２９】
メモリを形成するために、これらの読み出し専用メモリセルを共に接続する場合、２つの隣接するセルは１つのドレインを共有できるが、２つ以上のセルは、このように共に接続することはできない。これは、隣接するセルのドレイン接続による面積の削減が、例えば、米国特許第５，９１７，２２４号に開示されている装置と比較して、制限されていることを意味する。これは欠点であるが、複数ビット値を格納することができ、かつ、格納された値を検知するために感知増幅器を必要としないこれらのセルによって、この欠点はかなり緩和されている。
【００３０】
いくつかの実施形態では、前記複数の読み出し専用セルはアレイに配置され、読み出し専用セルの前記アレイの各列は、前記少なくとも３本の出力線を共有し、一行のセルは、同一の切り替え信号を受信するために接続され、かつ、前記格納された複数ビット値をそれぞれ出力するように、前記受信された切り替え信号に応答する。
【００３１】
本発明の第３の態様は、複数ビット値を格納するための読み出し専用ビットセルの製造方法であって、少なくとも３本の出力線を形成するステップであって、前記少なくとも３本の出力線のそれぞれは異なる複数ビット値を表す、ステップと、前記少なくとも３本の出力線のうちの１本または０本と、既定の電圧との間で切り替え装置を接続するステップであって、前記切り替え装置は、前記既定の電圧と、切り替え信号に応答して、前記接続された少なくとも３本の出力線のうちの前記１本のみまたは０本との間の電気接続を提供するために構成され、それによって、前記出力線によって表される前記複数ビット値を選択する、ステップと、前記選択された出力線に応じて、前記選択された複数ビット値を出力するための出力装置を提供するステップと、を含む方法を提供する。
【００３２】
添付の図面に関連して一読されるべき、以下の発明を実施するための形態から、本発明の上記の、および他の目的、特徴および利点が明らかであろう。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に従う、複数ビットの読み出し専用メモリセルを概略的に示す。
【図２】本発明の異なる実施形態に従う、複数ビットの読み出し専用メモリセルを概略的に示す。
【図３】本発明の一実施形態に従う、複数の複数ビットの読み出し専用メモリセルを備えるメモリの一部を示す。
【図４ａ】本発明の一実施形態に従う、２ビットの数を格納するように設計された複数ビットの読み出し専用メモリセルのレイアウトフォームを示す。
【図４ｂ】本発明の一実施形態に従う、３ビットの数を格納するために設計された、複数ビットの読み出し専用メモリセルのレイアウトフォームを示す。
【図５ａ】図４のセルの線ＸＸに沿った、断面を示す。
【図５ｂ】図４ｂのセルの線ＸＸに沿った、断面を示す。
【図６】メモリアレイを形成するために配置された、図４の複数のセルを示す。
【図７】図４ａの層のレイアウトフォームを示す。
【図８】本発明の一実施形態に従う、複数ビットの読み出し専用メモリセルの製造方法における、ステップを図示する流れ図を示す。
【図９】先行技術の読み出し専用メモリのビットセルアレイの概略図を示す。
【発明を実施するための形態】
【００３４】
図１は、本発明の一実施形態に従う、読み出し専用メモリのビットセルを示す。読み出し専用メモリのビットセルは、出力線２０のうちの１本に接続されたそのドレイン、および仮想接地に接続されたそのソースを有する、トランジスタ１０を備える。出力線は事前復号された出力線であり、ここで、出力線のそれぞれの１本は、既定値を表す。
【００３５】
読み出しサイクル中に、出力線は事前荷電され、トランジスタ１０のゲートに取り付けられるワード線に印加されている信号に応答して、トランジスタはオンになり、トランジスタへ接続された出力線は、トランジスタを通して放電され、トランジスタ１０が、数値１から数値０へと、事前荷電された線の値をプルするようになる。したがって、この場合、００を表す出力線は、０へとプルダウンされ、出力装置３０は、この各線上のこの電圧変化を検知し、対応する００を出力する。
【００３６】
出力装置３０は、出力線の切り替え状態のいずれかの１つを検知するように構成され、これの検知に応答して、それぞれの出力線によって表される出力値を選択する。このように、１つの線のみが選択されるが、各線が２ビットの値を表すため、２ビットの出力値が出力される。なお、線のうちのいずれも選択されず、かつ線の全てがその数値１を保持する場合、出力装置３０は、１１を出力するように構成される。このように、３本の入力線に応答して、出力装置は、４つの値を出力できる。
【００３７】
出力装置は、単に、線のうちの１つの値の論理的１から論理的０への低下について検知すればよいため、従来のビットセルが使用したアナログ信号の変化を検知する従来の感知増幅器を使用するよりも、実装コストの低い論理的切り替え装置を使用して、これを行うことができる。
【００３８】
図２は、読み出し専用メモリのビットセルの代替の実施形態を示し、ここで、トランジスタ１０は、４つの出力線２２に接続される。この実施形態では、値１１を表す４番目の出力線が存在し、この値が読み出し専用メモリのビットセルに格納される場合、ビットセルは、そのドレインをこの出力線に接続させる。
【００３９】
図３は、複数のビットセル５１−５８を含むメモリ４０の一部を示す。２つの隣接するビットセルは、共有されたドレインを有し、これらは仮想接地Ｖｓｓに接続される。２つの隣接するビットセルに隣接する他のセルは、互いに接続されていない。これは、ビットセルの列において、各ビットセルは、そのドレインを、隣接するセルに接続させていた、図９に示されるもののような、先行技術の装置とは対照的である。２つの隣接するセルのみを互いに接続することは、全てのセルを接続するよりも、より大きな面積を必要とするが、この装置では、各出力線への補完的線は存在せず、出力値を読み出すための感知増幅器は不要である。
【００４０】
そのドレインの１つを介して出力線へ接続されることにより、各トランジスタは、特定の値を格納するため、完全な列において、ドレインを互いに接続できず、出力線は、セルが格納する値に応じて選択される。このため、他のセルとは関係なく、特定の出力線に接続することができるように、各トランジスタは、他のトランジスタに接続されていないドレインを有する必要がある。この点において、このアレイのビットセルが図１に示されるビットセルと同様になるように、トランジスタが１１を格納する場合に、トランジスタは、いかなる出力線にも接続しないように選択し、出力線を持たない選択は、１１の格納と等価であるものとして認識される。トランジスタ５６は、例えば、１１を格納するセルの一部である。
【００４１】
ワード線上の信号に応答して、ワード線へそのゲート経由で接続されたトランジスタがオンになり、これが接続される出力線が放電される。これは、値を出力する出力装置によって認識される。こうして、ワード線ＷＬ０上で信号が送信される場合、トランジスタ５４および５８がオンになる。これらがオンになるのに応答して、出力線０１、０１に対応する事前荷電されたビット線は放電され、こうして、出力装置３０は、０１０１を出力する。
【００４２】
ワード線ＷＬ１が選択された場合、トランジスタ５３は、００を表す出力線を放電し、一方で、トランジスタ５７は、１０を表す出力線を放電する。この場合、出力装置３０は、００１０を出力する。
【００４３】
ワード線を選択する信号に応答して、セルに対して放電されたものとして出力線が検知されない場合、出力装置３０は、対応するセルに対して１１を出力する。
【００４４】
本発明の実施形態は、ビットセルからの２ビットの値の出力を示しているが、当業者には、さらなる出力線によって、さらなるビット値を、読み出し専用メモリセルに格納可能であることが明らかであろう。こうして、７本の出力線が提供されている場合、８つの異なる値を符号化可能であるため、３ビットの値を出力することができる。概して、ｎビットの数を格納するには、必要な数値を符号化するために、２ｎ−１本の出力線が必要である。
【００４５】
なお、アレイにわたって水平に接続するものとして仮想接地接続Ｖｓｓが示されているが、これは、仮想接地への、装置の列の共有ドレインを垂直方向に接続して、配置することもできることに留意されたい。
【００４６】
図４ａは、本発明の一実施形態に従い、２ビットの数を格納するように設計されているビットセル１０のレイアウト例を示す。これは、セルの境界６２を交差し、かつ、隣接するセルに延伸する共有されたドレイン６０、選択された出力線に接続するドレイン７０、トランジスタをオンにするために使用されるワード線、および、シングルエンティティとして示されているが、実際は、その互いの上面上に配置され、以前の図の出力線に対応するいくつかのビット線である、ビット線を示す。こうして、ドレイン７０は、読み出し専用メモリセルが格納するようにプログラムされた複数ビット値に応じて、出力線またはビット線の１本に接続され、ワード線上の信号に応答して、トランジスタがオンになり、接続されたビット線および仮想Ｖｓｓに接続された共有されたドレインの間に、接続が形成される。このように、接続されたビット線は放電され、このように選択されたこの出力線の値を出力できる。
【００４７】
示されているように、ビット線／出力線は、セルのエッジを越えて延伸する。これは、セルのもう一方の側にビット線が存在せず、このため重複が、そのセルに問題を生じさせないため、許容可能である。より大きい複数ビット値が格納される、例えば、３ビットの値が格納される、本発明の実施形態において、出力線はセルのいずれの側に配置されてもよく、隣接するセル上で重複し得ない。これは、セルがやや大きく作られる必要があることを意味する。
【００４８】
図４ｂは、図４ａのものと似ているレイアウト例を示すが、これは、３ビットの数を格納するように設計されたビットセルのものである。この図で示されているように、ドレイン接続の両側に２つの出力またはビット線が存在し、このため、これらは、セルの境界を越えて延伸できない。
【００４９】
図５ａは、線ＸＸに沿った、図４ａのトランジスタの断面を示す。この実施形態では、４つの金属化層が存在し、上部の３つの金属化層Ｍｅｔ２からＭｅｔ４は、図１の３本の出力線に対応する。これらは、図４ａに示されるトランジスタのドレイン７０に接続する金属化層との接続と整列される。こうして、所望の値を格納するために読み出し専用メモリセルをプログラムする場合、選択された出力線およびドレインに接続された隣接する金属化線の間で、接続が確立される。
【００５０】
この実施形態において、４つの金属化層が示されており、３つは事前復号化された値を有する出力線を有し、４番目の値は、選択されているいずれの線にも対応せず、必要な場合、さらなる接触が存在するように、さらなる金属化層が提供される。例えば、「いずれの線も選択されていない」を符号化しないことが望ましい、または他の目的のために使用できる場合に、さらなる出力線１１をプログラムするために使用できる。このさらなる層は不要であり、装置は、単に３層の金属化層のみで構築できることが、当業者には明らかであろう。
【００５１】
図５ｂは、線ＸＸに沿った、図４ｂのトランジスタの断面図を示す。ビットセルは、図５ａのビットセルのような４つの金属化層を有するが、対照的に、ドレイン接続の両側に配置された出力またはビット線を有する。このように、さらなる金属化層の提供を必要とすることなく、より多くの出力線が提供されるが、ビット線は隣接するセルと重複し得ないように、さらなる面積要件を伴う。
【００５２】
図６は、互いに並んで配列された図４に示される複数のビットセルを示す。この図は、２つの隣接するセル１０ａおよび１０ｂ、ならびに１０ｃおよび１０ｄのドレイン６０がどのように共有されているかを示す、一方で、セル１０ｂおよび１０ｃの間のドレイン７０が共有されていないことを示す。
【００５３】
ドレイン間の分離は、この図に示されているように、スペーシングによって配置されてもよく、または、仮想接地に接続された多構造等の、隔離構造を使用して、提供されてもよい。
【００５４】
ワード線は、上位または下位レベルで提供できる。事前に復号化されたビット線は、図５に示されるように、いくつかの金属層で提供され、これらは、セル間の共有が可能である、または可能でない。
【００５５】
なお、読み出し専用メモリのビットセルのプログラムのために金属化層を使用することで、これらのセルの製造は、ビアを使用していたときよりも簡単になる。
【００５６】
図７は、プログラムされたビットセルの列の断面を示す。これらのセルでは、最上位層Ｍ４内の出力線は１０の出力値を表し、次層Ｍ３内の出力線は０１を表し、Ｍ２層内の出力線は００を表し、１１を表す接続は存在しない。この例において、上部セル８０は、Ｍ４層内の出力線およびドレインの間を接続することにより、１０を格納するようにプログラムされる。次のセル８２は、Ｍ３層内の接続によって０１を格納し、次のセル８４は、Ｍ２層内の接続によって００を格納する。左側の３つの図は、Ｍ４、Ｍ３およびＭ２の各層を示し、右側の図は、図５のものと似ている断面を示すが、ここでは、選択された出力線への接続が形成されている。
【００５７】
図８は、本発明の一実施形態に従う、複数ビットの読み出し専用メモリセルの製造方法を示す流れ図を示す。最初に、３本の出力線が形成され、第１の線は００、第２の線は０１、第３の線は１０を表す。次に、セルが格納する値に応じて、電圧源は、接続をオンまたはオフにできるように、スイッチを介して、出力線のうちの適切な１本（または０本に）に接続される。次に、出力装置が出力線に接続される。出力装置は、第１の出力線切り替え電圧値の検知に応答して００を出力し、第２の出力線切り替え電圧値の検知に応答して０１を出力し、第３の出力線切り替え電圧値の検知に応答して１０を出力し、出力線切り替え電圧値がいずれも検知されないことに応答して１１を出力するように、構成される。このように、２ビットの値を格納するようにプログラムできる、複数ビットの読み出し専用メモリセルが製造される。
【００５８】
添付の図面を参照し、本発明の例示的な実施形態が本明細書中に詳細に記載されているが、本発明はこうした正確な実施形態に制限されるものではなく、添付の請求項によって定義される本発明の範囲および精神から逸脱することなく、当業者によって、本明細書中で種々の変更および修正を実行可能であることが理解されよう。例えば、本発明の範囲から逸脱することなく、以下の従属請求項の特徴の、独立請求項の特徴との種々の組み合わせを行うことができる。
【符号の説明】
【００５９】
１０  トランジスタ
２０  出力線
３０  出力装置
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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