(57)【要約】【課題】不揮発性メモリを構成するメモリセルのサイズを縮小できる技術を提供する。【解決手段】本発明では、ソース線Ｓ１がメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通となっている。これにより、メモリセルＭＣ１ＡやメモリセルＭＣ８Ａごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。【選択図】図６
2011129816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、
（ａ）前記半導体基板内に形成されたソース領域と、
（ｂ）前記ソース領域と離間した前記半導体基板内に形成されたドレイン領域と、
（ｃ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたメモリゲート構造体と、
（ｄ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された選択ゲート構造体とを含み、
前記メモリゲート構造体は、
（ｃ１）前記半導体基板上に形成された第１電位障壁膜と、
（ｃ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｃ３）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｃ４）前記第２電位障壁膜上に形成されたメモリゲート電極とを有し、
前記選択ゲート構造体は、
（ｄ１）前記半導体基板上に形成されたゲート絶縁膜と、
（ｄ２）前記ゲート絶縁膜上に形成された選択ゲート電極とを有し、
前記選択ゲート構造体が前記ソース領域側に配置されている半導体装置であって、
前記メモリセルへの書き込み動作および消去動作は、ＦＮトンネル現象により前記電荷蓄積膜に電荷を出し入れすることで行なわれることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記メモリセルの書き込み状態とは、前記電荷蓄積膜に負電荷が蓄積されている状態を示し、前記メモリセルの消去状態とは、前記書き込み状態よりも前記電荷蓄積膜に負電荷が蓄積されていない状態を示すと定義する場合において、
前記メモリセルへの書き込み動作は、前記半導体基板から前記第１電位障壁膜を介して前記電荷蓄積膜にＦＮトンネル現象で負電荷を移動させることにより、前記電荷蓄積膜に負電荷を蓄積することで行なわれ、
前記メモリセルへの消去動作は、前記電荷蓄積膜から前記第１電位障壁膜を介して前記半導体基板にＦＮトンネル現象で負電荷を移動させることにより、前記電荷蓄積膜に蓄積されている負電荷を前記書き込み状態よりも減少させることで行なわれ、
前記メモリセルの読出し動作は、前記ドレイン領域に前記ソース領域よりも高い電圧を印加することによって行なわれることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記メモリセルの消去状態とは、前記電荷蓄積膜に電子が蓄積されている状態を示し、前記メモリセルの書き込み状態とは、前記消去状態よりも前記電荷蓄積膜に電子が蓄積されていない状態を示すと定義する場合において、
前記メモリセルへの消去動作は、前記メモリゲート電極から前記第２電位障壁膜を介して前記電荷蓄積膜にＦＮトンネル現象で電荷を移動させることにより、前記電荷蓄積膜に負電荷を蓄積することで行なわれ、
前記メモリセルへの書き込み動作は、前記電荷蓄積膜から前記第２電位障壁膜を介して前記メモリゲート電極にＦＮトンネル現象で電荷を移動させることにより、前記電荷蓄積膜に蓄積されている負電荷を前記消去状態よりも減少させることで行なわれ、
前記メモリセルの読出し動作は、前記ドレイン領域に前記ソース領域よりも高い電圧を印加することによって行なわれることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記第１電位障壁膜は、酸化シリコン膜から形成され、
前記電荷蓄積膜は、窒化シリコン膜から形成され、
前記第２電位障壁膜は、酸化シリコン膜から形成され、
前記第１電位障壁膜の膜厚、前記電荷蓄積膜の膜厚および前記第２電位障壁膜の膜厚のうち、前記電荷蓄積膜の膜厚が最も厚く、前記第１電位障壁膜の膜厚が最も薄いことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記第１電位障壁膜は、酸化シリコン膜から形成され、
前記電荷蓄積膜は、窒化シリコン膜から形成され、
前記第２電位障壁膜は、酸窒化シリコン膜から形成され、
前記第１電位障壁膜の膜厚、前記電荷蓄積膜の膜厚および前記第２電位障壁膜の膜厚のうち、前記第２電位障壁膜の膜厚が最も厚いことを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置であって、
前記第１電位障壁膜は、酸化シリコン膜から形成され、
前記電荷蓄積膜は、窒化シリコン膜から形成され、
前記第２電位障壁膜は、酸化シリコン膜から形成され、
前記第１電位障壁膜の膜厚、前記電荷蓄積膜の膜厚および前記第２電位障壁膜の膜厚のうち、前記第２電位障壁膜の膜厚が最も薄いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記メモリセルは複数存在し、
前記ソース領域は、前記選択ゲート電極および前記メモリゲート電極が延在する方向に沿って形成されており、
前記ソース領域は、少なくとも２つ以上の複数の前記メモリセルと電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記メモリセルの書き換え動作は、バイト単位で行なわれることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記メモリセルへの書き込み動作や前記メモリセルへの消去動作は、前記選択ゲート構造体の直下の前記半導体基板内にチャネルが形成されない状態で行なわれることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記メモリゲート構造体と前記選択ゲート構造体は、離間して配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記メモリゲート構造体は、前記選択ゲート構造体の側壁に形成されており、
前記メモリゲート構造体は、前記選択ゲート構造体の側壁および前記半導体基板上にわたって形成された前記第１電位障壁膜と、前記第１電位障壁膜上に形成された前記電荷蓄積膜と、前記電荷蓄積膜上に形成された前記第２電位障壁膜と、前記第２電位障壁膜上に形成された前記メモリゲート電極とを有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記メモリゲート構造体は、サイドウォール形状をしていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記メモリセルへの書き込み動作や前記メモリセルへの消去動作を行なう際、
前記電荷蓄積膜のうち、前記選択ゲート構造体の側壁と並行する第１部分と、前記半導体基板の主面と並行する第２部分が交差する角部で電荷の出し入れを行なうことを特徴とする半導体装置。
【請求項１４】
半導体基板上に形成されたメモリセルを備え、
前記メモリセルは、
（ａ）前記半導体基板内に形成されたソース領域と、
（ｂ）前記ソース領域と離間した前記半導体基板内に形成されたドレイン領域と、
（ｃ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたメモリゲート構造体と、
（ｄ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１選択ゲート構造体と、
（ｅ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第２選択ゲート構造体とを含み、
前記メモリゲート構造体は、
（ｃ１）前記半導体基板上に形成された第１電位障壁膜と、
（ｃ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｃ３）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｃ４）前記第２電位障壁膜上に形成されたメモリゲート電極とを有し、
前記第１選択ゲート構造体は、
（ｄ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｄ２）前記第１ゲート絶縁膜上に形成された第１選択ゲート電極とを有し、
前記第２選択ゲート構造体は、
（ｅ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｅ２）前記第２ゲート絶縁膜上に形成された第２選択ゲート電極とを有し、
前記第１選択ゲート構造体が前記ソース領域側に配置され、前記第２選択ゲート構造体が前記ドレイン領域側に配置され、かつ、前記第１選択ゲート構造体と前記第２選択ゲート構造体に挟まれるように前記メモリゲート構造体が配置されている半導体装置であって、
前記メモリセルへの書き込み動作および消去動作は、ＦＮトンネル現象により前記電荷蓄積膜に電荷を出し入れすることで行なわれることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記メモリセルは複数存在し、
前記ソース領域は、前記第１選択ゲート電極、前記第２選択ゲート電極および前記メモリゲート電極が延在する方向に沿って形成されており、
前記ソース領域は、少なくとも２つ以上の複数の前記メモリセルと電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
複数の前記メモリセルのそれぞれの前記第１選択ゲート電極は、電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電気的に書き換え可能な不揮発性メモリを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００３−３０９１９３号公報（特許文献１）の図１１には、メモリゲート構造体と、選択ゲート構造体とを備えるメモリセルにおいて、選択ゲート構造体をソース領域側に配置している回路図が記載されている。
【０００３】
特開２００５−３３２５０２号公報（特許文献２）には、メモリセル毎に電気的に独立したソース線が設けられた構造（回路）が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３０９１９３号公報
【特許文献２】特開２００５−３３２５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００７】
ＭＯＮＯＳ型トランジスタを利用したメモリセルの構造として、例えば、ソース線とビット線の間にメモリゲート構造体と選択ゲート構造体とを備えるものがある。このメモリゲート構造体は、半導体基板上に形成された第１電位障壁膜と、第１電位障壁膜上に形成された電荷蓄積膜と、電荷蓄積膜上に形成された第２電位障壁膜と、第２電位障壁膜上に形成されたメモリゲート電極を有する。また、選択ゲート構造体は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された選択ゲート電極を有する。上述した構成を有するメモリセルでは、ソース線側にメモリゲート構造体が配置され、ドレイン線側に選択ゲート構造体が配置されている。
【０００８】
このように構成されているメモリセルでは、例えば、情報「１」をメモリセルへ書き込む場合、選択ゲート電極に「１．５Ｖ」を印加し、メモリゲート電極に「１．５Ｖ」を印加する。さらに、ウェル（半導体基板）に「−１０．７Ｖ」を印加し、ビット線に「−１０．７Ｖ」を印加するとともに、ソース線をフローティング状態とする。この場合、ＦＮ（Fowler Nordheim）トンネル電流により、電子がメモリゲート構造体にある電荷蓄積膜に注入されて、メモリセルに情報「１」が記憶される。このとき、選択ゲート構造体とメモリゲート構造体の直下の半導体基板内にチャネルが形成されるので、ビット線とソース線が電気的に接続されソース線の電位が「−１０．７Ｖ」となる。
【０００９】
一方、メモリセルに、例えば、情報「０」を書き込む場合、選択ゲート電極に「１．５Ｖ」を印加し、メモリゲート電極に「１．５Ｖ」を印加する。さらに、ウェル（半導体基板）に「−１０．７Ｖ」を印加し、ビット線の「−０．５Ｖ」を印加するとともに、ソース線をフローティング状態とする。この場合、電子が電荷蓄積膜に注入されないままであるので、メモリセルは消去状態を維持することになる。つまり、この場合のメモリセルには、情報「０」が書き込まれることになる。このときも、選択ゲート構造体とメモリゲート構造体の直下の半導体基板内にチャネルが形成されるので、ビット線とソース線が電気的に接続されソース線の電位が「−０．５Ｖ」となる。
【００１０】
したがって、例えば、それぞれの選択ゲート電極が電気的に接続され、かつ、それぞれのメモリゲート電極が電気的に接続されている２つのメモリセルを考えた場合、一方のメモリセルに情報「１」を書き込み、他方のメモリセルに情報「０」を書き込むとき、それぞれのビット線に異なる電位を印加することになる。上述した例によれば、情報「１」を書き込む一方のメモリセルのビット線には「−１０．５Ｖ」を印加し、情報「０」を書き込む他方のメモリセルのビット線には「−０．５Ｖ」を印加する。このとき、それぞれのメモリセルのビット線はそれぞれのメモリセルのソース線と電気的に接続されることになることから、一方のメモリセルのソース線（例えば、「−１０．５Ｖ」が印加される）と、他方のメモリセルのソース線（例えば、「−０．５Ｖ」が印加される）には、異なる電位が印加されることになる。したがって、複数のメモリセルでソース線を共通にすることができず、個々のメモリセルにビット線と並行するソース線をそれぞれ設ける必要がある。このことは、メモリセルごとに電気的に独立したソース線を設ける必要があることを意味しており、この結果、メモリセルの縮小化が困難になる問題点がある。
【００１１】
本発明の目的は、不揮発性メモリを構成するメモリセルのサイズを縮小できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、半導体基板上に形成されたメモリセルを備える。前記メモリセルは、（ａ）前記半導体基板内に形成されたソース領域と、（ｂ）前記ソース領域と離間した前記半導体基板内に形成されたドレイン領域と、（ｃ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたメモリゲート構造体と、（ｄ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された選択ゲート構造体とを含む。前記メモリゲート構造体は、（ｃ１）前記半導体基板上に形成された第１電位障壁膜と、（ｃ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、（ｃ３）前記電荷蓄積膜上に形成された第２電位障壁膜と、（ｃ４）前記第２電位障壁膜上に形成されたメモリゲート電極とを有する。前記選択ゲート構造体は、（ｄ１）前記半導体基板上に形成されたゲート絶縁膜と、（ｄ２）前記ゲート絶縁膜上に形成された選択ゲート電極とを有する。そして、前記選択ゲート構造体が前記ソース領域側に配置されている。ここで、前記メモリセルへの書き込み動作および消去動作は、ＦＮトンネル現象により前記電荷蓄積膜に電荷を出し入れすることで行なわれることを特徴とするものである。
【００１５】
また、代表的な実施の形態による半導体装置は、半導体基板上に形成されたメモリセルを備える。前記メモリセルは、（ａ）前記半導体基板内に形成されたソース領域と、（ｂ）前記ソース領域と離間した前記半導体基板内に形成されたドレイン領域と、（ｃ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成されたメモリゲート構造体とを含む。さらに、（ｄ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第１選択ゲート構造体と、（ｅ）前記ソース領域と前記ドレイン領域の間の前記半導体基板上に形成された第２選択ゲート構造体とを含む。前記メモリゲート構造体は、（ｃ１）前記半導体基板上に形成された第１電位障壁膜と、（ｃ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、（ｃ３）前記電荷蓄積膜上に形成された第２電位障壁膜と、（ｃ４）前記第２電位障壁膜上に形成されたメモリゲート電極とを有する。前記第１選択ゲート構造体は、（ｄ１）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｄ２）前記第１ゲート絶縁膜上に形成された第１選択ゲート電極とを有する。また、前記第２選択ゲート構造体は、（ｅ１）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｅ２）前記第２ゲート絶縁膜上に形成された第２選択ゲート電極とを有する。そして、前記第１選択ゲート構造体が前記ソース領域側に配置され、前記第２選択ゲート構造体が前記ドレイン領域側に配置され、かつ、前記第１選択ゲート構造体と前記第２選択ゲート構造体に挟まれるように前記メモリゲート構造体が配置されている。ここで、前記メモリセルへの書き込み動作および消去動作は、ＦＮトンネル現象により前記電荷蓄積膜に電荷を出し入れすることで行なわれることを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
不揮発性メモリを構成するメモリセルのサイズを縮小できる。
【図面の簡単な説明】
【００１８】
【図１】従来のＭＯＮＯＳ型トランジスタを使用した不揮発性メモリの回路構成を示す図であり、書き込み動作の電圧条件を示す図である。
【図２】従来のＭＯＮＯＳ型トランジスタを使用した不揮発性メモリの回路構成を示す図であり、消去動作の電圧条件を示す図である。
【図３】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタの一構成例を示す断面図である。
【図４】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタの他の構成例を示す断面図である。
【図５】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタの回路表記を示す図である。
【図６】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、書き込み動作の電圧条件を示す図である。
【図７】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、消去動作の電圧条件を示す図である。
【図８】本発明の実施の形態１におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、読み出し動作の電圧条件を示す図である。
【図９】本発明の実施の形態１におけるメモリセルアレイの構造と、比較例１や比較例２におけるメモリセルアレイの構造とを対比して示す模式図である。
【図１０】本発明の実施の形態２におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、書き込み動作の電圧条件を示す図である。
【図１１】本発明の実施の形態２におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、消去動作の電圧条件を示す図である。
【図１２】本発明の実施の形態２におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、読み出し動作の電圧条件を示す図である。
【図１３】本発明の実施の形態４におけるスプリットゲート型のメモリセルの構造を示す図である。
【図１４】図１３の丸印領域を拡大した図である。
【図１５】本発明の実施の形態５におけるＭＯＮＯＳ型トランジスタの構成を示す断面図である。
【図１６】本発明の実施の形態５におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、書き込み動作の電圧条件を示す図である。
【図１７】本発明の実施の形態５におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、消去動作の電圧条件を示す図である。
【図１８】本発明の実施の形態５におけるＭＯＮＯＳ型トランジスタを行列状に配置したメモリセルアレイを示す図であり、読み出し動作の電圧条件を示す図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
不揮発性メモリであるＭＯＮＯＳ型トランジスタでは、例えば、電荷蓄積膜に負電荷（電子）を蓄積することにより、ＭＯＮＯＳ型トランジスタのしきい値電圧を上昇させて情報「１」を記憶する（書き込み状態）。一方、電荷蓄積膜に正電荷（正孔）を蓄積することにより、ＭＯＮＯＳ型トランジスタのしきい値電圧を低下させて情報「０」を記憶する（消去状態）。このようにＭＯＮＯＳ型トランジスタでは、電荷蓄積膜に対して電荷（電子または正孔）を出し入れすることにより情報を記憶するが、電荷蓄積膜に対して電荷（電子または正孔）を出し入れする方法は２種類ある。
【００２５】
第１の方法は、ＦＮトンネル電流を使用して電荷蓄積膜に対して負電荷（電子）を出し入れする方法である。第２の方法は、ホットエレクトロンを使用して電荷蓄積膜に負電荷（電子）を注入し、バンド間トンネリングで発生したホットホール（正孔）を電荷蓄積膜に注入する方法である。
【００２６】
この２種類の方法の中でＦＮトンネル電流を使用する方法は、ホットエレクトロンとホットホールを使用する方法に比べて書き換え動作に必要とされる電力が小さいという利点を有している。さらに、どちらの方法も、電荷蓄積膜の下層に形成されている第１電位障壁膜を介して電荷蓄積膜へ負電荷（電子）を出し入れする。このとき、ＦＮトンネル電流を使用する第１の方法では、第２の方法のように、エネルギーの高いホットエレクトロンやホットホールを使用しないことから、第１電位障壁膜に与えるダメージを少なくすることができる。つまり、ＦＮトンネル電流を使用する第１の方法では、エネルギーの高いホットエレクトロンやホットホールを使用する第２の方法に比べて、第１電位障壁膜に与える損傷を抑制できることから、書き換え耐性に優れるという利点もある。
【００２７】
そこで、本実施の形態１では、書き換え動作にＦＮトンネル電流を使用するＭＯＮＯＳ型トランジスタについて説明する。まず、ＦＮトンネル電流を使用して書き換え動作を行なう従来のＭＯＮＯＳ型トランジスタの問題点について図面を参照しながら説明する。
【００２８】
図１は、従来のＭＯＮＯＳ型トランジスタを使用した不揮発性メモリの回路構成を示す図である。図１において、従来の不揮発性メモリでは、図１の横方向に選択ゲート線ＣＧＬ１とメモリゲート線ＭＧＬ１が並行して延在している。さらに、図１の横方向に、選択ゲート線ＣＧＬ２とメモリゲート線ＭＧＬ２も並行して延在している。
【００２９】
一方、図１の縦方向には、ソース線Ｓ１〜Ｓ１６とビット線Ｄ１〜Ｄ１６が並行して延在している。図１では、これらのソース線Ｓ１〜Ｓ１６およびビット線Ｄ１〜Ｄ１６のうち、ソース線Ｓ１、Ｓ８、Ｓ９、Ｓ１６とビット線Ｄ１、Ｄ８、Ｄ９、Ｄ１６が図示されている。
【００３０】
ここで、例えば、ソース線Ｓ１とビット線Ｄ１の間にメモリセルＭＣ１Ａが形成されている。このメモリセルＭＣ１ＡはＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ１とビット線Ｄ１の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ１側に配置され、選択トランジスタＳＴがビット線Ｄ１側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ１に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ１に接続されている。
【００３１】
同様に、ソース線Ｓ１とビット線Ｄ１の間にはメモリセルＭＣ１Ｂが形成されている。このメモリセルＭＣ１ＢもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ１とビット線Ｄ１の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ１側に配置され、選択トランジスタＳＴがビット線Ｄ１側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ２に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ２に接続されている。
【００３２】
また、ソース線Ｓ８とビット線Ｄ８の間にメモリセルＭＣ８Ａが形成されている。このメモリセルＭＣ８ＡもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ８とビット線Ｄ８の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ８側に配置され、選択トランジスタＳＴがビット線Ｄ８側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ１に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ１に接続されている。
【００３３】
同様に、ソース線Ｓ８とビット線Ｄ８の間にメモリセルＭＣ８Ｂが形成されている。このメモリセルＭＣ８ＢもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ８とビット線Ｄ８の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ８側に配置され、選択トランジスタＳＴがビット線Ｄ８側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ２に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ２に接続されている。
【００３４】
さらに、ソース線Ｓ９とビット線Ｄ９の間にメモリセルＭＣ９Ａが形成されている。このメモリセルＭＣ９ＡもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ９とビット線Ｄ９の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ９側に配置され、選択トランジスタＳＴがビット線Ｄ９側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ１に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ１に接続されている。
【００３５】
同様に、ソース線Ｓ１６とビット線Ｄ１６の間にもメモリセルＭＣ１６Ａが形成されている。このメモリセルＭＣ１６ＡもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ１６とビット線Ｄ１６の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ１６側に配置され、選択トランジスタＳＴがビット線Ｄ１６側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ１に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ１に接続されている。
【００３６】
また、ソース線Ｓ９とビット線Ｄ９の間にメモリセルＭＣ９Ｂが形成されている。このメモリセルＭＣ９ＢもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ９とビット線Ｄ９の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ９側に配置され、選択トランジスタＳＴがビット線Ｄ９側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ２に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ２に接続されている。
【００３７】
同様に、ソース線Ｓ１６とビット線Ｄ１６の間にもメモリセルＭＣ１６Ｂが形成されている。このメモリセルＭＣ１６ＢもＭＯＮＯＳ型トランジスタから構成されており、情報を記憶するメモリトランジスタＭＴと、セルを選択する選択トランジスタＳＴとを有している。そして、ソース線Ｓ１６とビット線Ｄ１６の間にメモリトランジスタＭＴと選択トランジスタＳＴが直列に接続されている。このとき、メモリトランジスタＭＴがソース線Ｓ１６側に配置され、選択トランジスタＳＴがビット線Ｄ１６側に配置されている。さらに、メモリトランジスタＭＴのメモリゲート電極はメモリゲート線ＭＧＬ２に接続され、選択トランジスタＳＴの選択ゲート電極は選択ゲート線ＣＧＬ２に接続されている。
【００３８】
以上のことから、選択ゲート線ＣＧＬ１とメモリゲート線ＭＧＬ１とに接続し、かつ、横方向（行方向）に配列するようにメモリセルＭＣ１Ａ、メモリセルＭＣ８Ａ、メモリセルＭＣ９ＡおよびメモリセルＭＣ１６Ａが形成されている。同様に、選択ゲート線ＣＧＬ２とメモリゲート線ＭＧＬ２とに接続し、かつ、横方向（行方向）に配列するようにメモリセルＭＣ１Ｂ、メモリセルＭＣ８Ｂ、メモリセルＭＣ９ＢおよびメモリセルＭＣ１６Ｂが形成されている。そして、ソース線Ｓ１とビット線Ｄ１との間に接続され、かつ、縦方向（列方向）に配列するようにメモリセルＭＣ１ＡとメモリセルＭＣ１Ｂが形成され、ソース線Ｓ８とビット線Ｄ８との間に接続され、かつ、縦方向（列方向）に配列するようにメモリセルＭＣ８ＡとメモリセルＭＣ８Ｂが形成されている。同様に、ソース線Ｓ９とビット線Ｄ９との間に接続され、かつ、縦方向（列方向）に配列するようにメモリセルＭＣ９ＡとメモリセルＭＣ９Ｂが形成され、ソース線Ｓ１６とビット線Ｄ１６との間に接続され、かつ、縦方向（列方向）に配列するようにメモリセルＭＣ１６ＡとメモリセルＭＣ１６Ｂが形成されている。
【００３９】
ここで、ソース線Ｓ１とビット線Ｄ１の間に形成されているメモリセルＭＣ１Ａと、ソース線Ｓ８とビット線Ｄ８の間に形成されているメモリセルＭＣ８Ａの間には、図示を省略している６つのメモリセルが配置されている。すなわち、同一の選択ゲート線ＣＧＬ１および同一のメモリゲート線ＭＧＬ１には、８つのメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａが形成されている。この８つのメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａによって１バイト（８ビット）の不揮発性メモリが構成されていることになる。さらに、メモリセルＭＣ９ＡとメモリセルＭＣ１６Ａの間にも６つのメモリセルが形成されており、８つのメモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａにより１バイト（８ビット）の不揮発性メモリが構成される。同様に、メモリセルＭＣ１ＢとメモリセルＭＣ８Ｂの間にも６つのメモリセルが形成されており、８つのメモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂにより１バイト（８ビット）の不揮発性メモリが構成されている。また、メモリセルＭＣ９ＢとメモリセルＭＣ１６Ｂの間にも６つのメモリセルが形成されており、８つのメモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにより１バイト（８ビット）の不揮発性メモリが構成されている。
【００４０】
従来の不揮発性メモリは上記のように構成されており、以下に、その動作について説明する。まず、図１を使用して書き込み動作について説明する。図１では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに情報を書き込む例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に情報を書き込む例について説明する。具体的に、例えば、メモリセルＭＣ１Ａに情報「１」を書き込み、メモリセルＭＣ８Ａに情報「０」を書き込むこととする。
【００４１】
図１に示すように、選択ゲート線ＣＧＬ１に「１．５Ｖ」、メモリゲート線ＭＧＬ１に「１．５Ｖ」を印加し、選択ゲート線ＣＧＬ２に「０Ｖ」、メモリゲート線ＭＧＬ２に「−１０．７Ｖ」を印加する。そして、ウェルＷ１（半導体基板）に「−１０．７Ｖ」を印加し、ウェルＷ２にも「−１０．７Ｖ」を印加する。
【００４２】
この状態で、メモリセルＭＣ１Ａに情報「１」を書き込むために、ソース線Ｓ１をフローティング状態にし、ビット線Ｄ１に「−１０．７Ｖ」を印加する。この場合、ＦＮ（Fowler Nordheim）トンネル電流により、電子がメモリトランジスタにある電荷蓄積膜に注入されて、メモリセルＭＣ１Ａに情報「１」が記憶される。このとき、選択トランジスタとメモリトランジスタにチャネルが形成されるので、ビット線Ｄ１とソース線Ｓ１が電気的に接続されソース線Ｓ１の電位が「−１０．７Ｖ」となる。
【００４３】
また、メモリセルＭＣ８Ａに情報「０」を書き込むために、ソース線Ｓ８をフローティング状態にし、ビット線Ｄ８に「−０．５Ｖ」を印加する。この場合、電子が電荷蓄積膜に注入されないままであるので、メモリセルＭＣ８Ａは消去状態を維持することになる。つまり、この場合のメモリセルＭＣ８Ａには、情報「０」が書き込まれることになる。このときも、選択トランジスタとメモリトランジスタにチャネルが形成されるので、ビット線Ｄ８とソース線Ｓ８が電気的に接続されソース線Ｓ８の電位が「−０．５Ｖ」となる。
【００４４】
このようにメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト分のメモリにおいて、情報「１」を書き込むメモリセルには、ソース線をフローティング状態にし、ビット線に「−１０．７Ｖ」を印加する。一方、情報「０」を書き込むメモリセルには、ソース線をフローティング状態にし、ビット線に「−０．５Ｖ」を印加する。これにより、バイト単位で書き込み動作を行なうことができる。
【００４５】
なお、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂに情報の書き込みは行なわれない。同様に、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａや、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂでも、ソース線Ｓ９〜ソース線Ｓ１６に「１．５Ｖ」を印加し、ビット線Ｄ９〜ビット線Ｄ１６をフローティング状態にする。このときメモリゲート線ＭＧＬ１とソース線Ｓ９〜ソース線Ｓ１６は同電位となり、情報の書き込みは行なわれない。
【００４６】
続いて、図２を使用して消去動作について説明する。図２では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報を消去する例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に記憶されている情報を一括して消去する例について説明する。
【００４７】
図２に示すように、選択ゲート線ＣＧＬ１に「１．５Ｖ」、メモリゲート線ＭＧＬ１に「−８．５Ｖ」を印加し、選択ゲート線ＣＧＬ２に「０Ｖ」、メモリゲート線ＭＧＬ２に「１．５Ｖ」を印加する。そして、ソース線Ｓ１〜ソース線Ｓ１６に「１．５Ｖ」を印加し、ビット線Ｄ１〜ビット線Ｄ１６をフローティング状態とする。このとき、ウェルＷ１に「１．５Ｖ」を印加し、ウェルＷ２に「−８．５Ｖ」を印加する。
【００４８】
すると、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａにおいては、ＦＮトンネル電流により、電子がメモリトランジスタにある電荷蓄積膜から半導体基板側（ウェルＷ１側）に引き抜かれて、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報が消去される。一方、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、あるいは、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにおいて、消去動作は行なわれない。これにより、選択バイト単位で情報を消去することができる。
【００４９】
ここで、上述した書き込み動作に着目する。例えば、それぞれの選択ゲート電極が電気的に接続され、かつ、それぞれのメモリゲート電極が電気的に接続されている２つのメモリセル（例えば、メモリセルＭＣ１ＡとメモリセルＭＣ８Ａ）を考える。一方のメモリセルＭＣ１Ａに情報「１」を書き込み、他方のメモリセルＭＣ８Ａに情報「０」を書き込むとき、それぞれのビット線Ｄ１とビット線Ｄ８に異なる電位を印加することになる。上述した例によれば、情報「１」を書き込む一方のメモリセルＭＣ１Ａのビット線Ｄ１には「−１０．７Ｖ」を印加し、情報「０」を書き込む他方のメモリセルＭＣ８Ａのビット線Ｄ８には「−０．５Ｖ」を印加する。このとき、メモリセルＭＣ１Ａのビット線Ｄ１はメモリセルＭＣ１Ａのソース線Ｓ１と電気的に接続され、メモリセルＭＣ８Ａのビット線Ｄ８はメモリセルＭＣ８Ａのソース線Ｓ８と電気的に接続されることになる。このことから、一方のメモリセルＭＣ１Ａのソース線Ｓ１（例えば、「−１０．７Ｖ」が印加される）と、他方のメモリセルＭＣ８Ａのソース線Ｓ８（例えば、「−０．５Ｖ」が印加される）には、異なる電位が印加されることになる。したがって、複数のメモリセルでソース線を共通にすることができず、個々のメモリセルにビット線と並行するソース線をそれぞれ設ける必要がある。このことは、メモリセルごとに電気的に独立したソース線を設ける必要があることを意味しており、この結果、メモリセルの縮小化が困難になる。
【００５０】
さらに、従来技術においては、図１に示す書き込み動作時および図２に示す消去動作時に、選択ゲート電極と半導体基板に挟まれたゲート絶縁膜に高電圧が印加される。例えば、図１に示す書き込み動作において、メモリセルＭＣ１Ｂでは、選択ゲート線ＣＧＬ２に「０Ｖ」が印加され、ウェルＷ１に「−１０．７Ｖ」が印加される。このため、選択ゲート線ＣＧＬ２とウェルＷ１で挟まれたゲート絶縁膜には、１０．７Ｖの高電圧が印加される。その他のメモリセルにおいてもゲート絶縁膜に高電圧が印加されることがわかる。また、図２に示す消去動作においても、例えば、メモリセルＭＣ９Ａでは、選択ゲート線ＣＧＬ１に「１．５Ｖ」が印加され、ウェルＷ２に「−８．５Ｖ」が印加される。このため、選択ゲート線ＣＧＬ１とウェルＷ２で挟まれたゲート絶縁膜には、１０Ｖの高電圧が印加される。したがって、従来技術においては、選択トランジスタのゲート絶縁膜の膜厚を厚くして耐圧を確保する必要があることがわかる。トランジスタでは、ゲート絶縁膜を厚くする場合、スケーリング則より、トランジスタのサイズが大きくなってしまう。すると、メモリセルの縮小化を図ることができなくなる。
【００５１】
そこで、本実施の形態１では、情報の書き換え動作にＦＮトンネル電流を使用する不揮発性メモリにおいて、メモリセルの縮小化を実現できる工夫を施している。以下では、この工夫を施した不揮発性メモリについて説明する。
【００５２】
まず、本実施の形態１における不揮発性メモリのメモリセルを構成するＭＯＮＯＳ型トランジスタの構成例について説明する。図３は、本実施の形態１におけるＭＯＮＯＳ型トランジスタ（メモリセル）の構成例を示す断面図である。図３において、半導体基板１Ｓには、ボロン（ホウ素）などのｐ型不純物を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬの表面に所定距離だけ離間してソース領域とドレイン領域が形成されている。ソース領域およびドレイン領域は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域から形成されている。具体的に、ソース領域は、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＳＲから構成されており、ドレイン領域は、浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＤＲから構成されている。このソース領域とドレイン領域の間にあるｐ型ウェルＰＷＬの表面には、ｎ型半導体領域ＮＲが形成され、このｎ型半導体領域ＮＲの外側（ドレイン領域側）に浅い低濃度不純物拡散領域ＥＸ１が形成され、ｎ型半導体領域ＮＲの外側（ソース領域側）に浅い低濃度不純物拡散領域ＥＸ２が形成されている。そして、ソース領域の一部を構成する深い高濃度不純物拡散領域ＳＲの表面、ドレイン領域の一部を構成する深い高濃度不純物拡散領域ＤＲの表面およびｎ型半導体領域ＮＲの表面には、低抵抗化のためのシリサイド膜ＣＳが形成されている。このシリサイド膜ＣＳは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などから構成される。
【００５３】
以上のように、ソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２と深い高濃度不純物拡散領域ＤＲ、ＳＲで形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。これにより、ソース領域端部やドレイン領域端部における電界集中を抑制することができる。
【００５４】
次に、ソース領域とｎ型半導体領域ＮＲの間の半導体基板１Ｓ上に選択ゲート構造体ＣＧＳが形成されており、ドレイン領域とｎ型半導体領域ＮＲの間の半導体基板１Ｓ上にメモリゲート構造体ＭＧＳが形成されている。
【００５５】
選択ゲート構造体ＣＧＳは、半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸ１と、このゲート絶縁膜ＧＯＸ１上に形成された選択ゲート電極（コントロールゲート電極）ＣＧを有している。そして、選択ゲート電極ＣＧの両側の側壁に、例えば、酸化シリコン膜などの絶縁膜からなるサイドウォールＳＷが形成されている。
【００５６】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜や、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。選択ゲート電極ＣＧは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されたシリサイド膜ＣＳから形成される。この選択ゲート電極ＣＧにおいても、ポリシリコン膜ＰＦ２の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。上述した選択ゲート構造体ＣＧＳは、メモリセルを選択する機能を有している。つまり、選択ゲート構造体ＣＧＳによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００５７】
続いて、メモリゲート構造体ＭＧＳは、半導体基板１Ｓ上に形成された積層絶縁膜と、積層絶縁膜上に形成されたメモリゲート電極ＭＧを有している。そして、メモリゲート電極ＭＧの両側の側壁には、例えば、酸化シリコン膜などの絶縁膜からなるサイドウォールＳＷが形成されている。
【００５８】
この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＢ１と、電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＢ２から構成されている。電位障壁膜ＥＢ１は、例えば、酸化シリコン膜などの絶縁膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜ＥＢ１は、トンネル絶縁膜としての機能も有する。例えば、メモリゲート構造体ＭＧＳでは、半導体基板１Ｓから電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＢ１は、トンネル絶縁膜として機能する。
【００５９】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリゲート構造体ＭＧＳは、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００６０】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ＥＣは、シリコンナノドットから構成してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００６１】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＢ１あるいは電位障壁膜ＥＢ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００６２】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＢ１や電位障壁膜ＥＢ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００６３】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００６４】
また、電位障壁膜ＥＢ２は、電荷蓄積膜ＥＣとメモリゲート電極ＭＧとの間の絶縁性を確保するための絶縁膜である。この電位障壁膜ＥＢ２は、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。
【００６５】
次に、メモリゲート電極ＭＧは、積層絶縁膜上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから構成されている。このメモリゲート電極ＭＧにおいても、ポリシリコン膜ＰＦ１の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【００６６】
以上のように、本実施の形態１におけるＭＯＮＯＳ型トランジスタは、ソース領域と、ドレイン領域と、ソース領域とドレイン領域の間上に形成された選択ゲート構造体ＣＧＳとメモリゲート構造体ＭＧＳとを有していることがわかる。図３では、選択ゲート構造体ＣＧＳとメモリゲート構造体ＭＧＳが離間して配置されている構造のＭＯＮＯＳ型トランジスタが図示されているが、本実施の形態１の技術的思想は、これに限らず、選択ゲート構造体ＣＧＳの側壁にメモリゲート構造体ＭＧＳが形成されているスプリットゲート型のＭＯＮＯＳ型トランジスタにも適用することができる。
【００６７】
図４は、本実施の形態１に適用できるスプリットゲート型のＭＯＮＯＳ型トランジスタの構成を示す断面図である。図４において、半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬの表面にソース領域とドレイン領域が形成されている。具体的に、ソース領域とドレイン領域は所定距離だけ離間して配置されており、ソース領域は、浅い低濃度不純物拡散領域ＥＸ１（ｎ型半導体領域）と、この浅い低濃度不純物拡散領域ＥＸ１の外側に形成された深い高濃度不純物拡散領域ＳＲ（ｎ型半導体領域）から形成されている。同様に、ドレイン領域は、浅い低濃度不純物拡散領域ＥＸ１（ｎ型半導体領域）と、この浅い低濃度不純物拡散領域ＥＸ１の外側に形成された深い高濃度不純物拡散領域ＤＲ（ｎ型半導体領域）から形成されている。そして、ソース領域の一部を構成する深い高濃度不純物拡散領域ＳＲの表面と、ドレイン領域の一部を構成する深い高濃度不純物拡散領域ＤＲの表面には、シリサイド膜ＣＳが形成されている。このシリサイド膜ＣＳは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などから形成されている。
【００６８】
離間して配置されているソース領域とドレイン領域の間の半導体基板１Ｓ上には選択ゲート構造体ＣＧＳとメモリゲート構造体ＭＧＳが形成されている。このとき、メモリゲート構造体ＭＧＳは、選択ゲート構造体ＣＧＳの片側の側壁に形成されており、例えば、サイドウォール形状をしている。そして、選択ゲート構造体ＣＧＳのもう一方の側壁と、メモリゲート構造体ＭＧＳの側壁には、例えば、酸化シリコン膜などの絶縁膜からなるサイドウォールＳＷが形成されている。
【００６９】
選択ゲート構造体ＣＧＳは、半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸ１と、このゲート絶縁膜ＧＯＸ１上に形成された選択ゲート電極（コントロールゲート電極）ＣＧを有している。
【００７０】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜や、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。選択ゲート電極ＣＧは、ポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されたシリサイド膜ＣＳから形成される。この選択ゲート電極ＣＧにおいても、ポリシリコン膜ＰＦ２の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【００７１】
一方、メモリゲート構造体ＭＧＳは、半導体基板１Ｓ上から選択ゲート電極ＣＧの片側の側壁上にわたって形成された積層絶縁膜と、積層絶縁膜上に形成されたメモリゲート電極ＭＧを有している。
【００７２】
この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＢ１と、電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＢ２から構成されている。電位障壁膜ＥＢ１は、例えば、酸化シリコン膜などの絶縁膜から形成されており、電位障壁膜ＥＢ２は、例えば、酸化シリコン膜や酸窒化シリコン膜などの絶縁膜から形成されている。そして、電荷蓄積膜ＥＣは、例えば、電子を捕獲するトラップ準位が多数存在する窒化シリコン膜などから形成されている。
【００７３】
メモリゲート電極ＭＧは、サイドウォール形状をしており、積層絶縁膜上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから構成されている。このメモリゲート電極ＭＧにおいても、ポリシリコン膜ＰＦ１の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【００７４】
以上のように本実施の形態１におけるＭＯＮＯＳ型トランジスタは、図３に示す構造や図４に示す構造をしている。図３や図４に示す本実施の形態１におけるＭＯＮＯＳ型トランジスタの特徴は、ソース領域とドレイン領域の半導体基板１Ｓ上に配置されている選択ゲート構造体ＣＧＳとメモリゲート構造体ＭＧＳにおいて、選択ゲート構造体ＣＧＳがソース領域側に配置され、メモリゲート構造体ＭＧＳがドレイン領域側に配置されていることにある。つまり、図１や図２に示す従来技術のＭＯＮＯＳ型トランジスタでは、ソース線側にメモリトランジスタ（メモリゲート構造体）が配置され、ビット線側に選択トランジスタ（選択ゲート構造体）が配置されている。これに対し、本実施の形態１におけるＭＯＮＯＳ型トランジスタでは、従来技術とは逆に、ソース領域側に選択ゲート構造体ＣＧＳが配置され、ドレイン領域側にメモリゲート構造体ＭＧＳが配置されている。このように構成する場合、動作条件を工夫することにより、複数のメモリセルでソース領域を共通化することができるのである。すなわち、従来技術では、個々のメモリセルごとにビット線と並行する電気的に独立したソース線をそれぞれ設ける必要があり、メモリセルのサイズを縮小化することが困難となっている。これに対し、本実施の形態１におけるメモリセルでは、ソース領域側に選択ゲート構造体ＣＧＳを配置し、ドレイン領域側にメモリゲート構造体ＭＧＳを配置するという特徴的構成をとっているので、この構成のもと、動作条件に工夫を施すことにより、メモリセルのソース線を共通化できるのである。このことは、メモリセルごとにビット線と並行する電気的に独立したソース線を設ける必要がなくなることを意味し、メモリセルのサイズを縮小化することができることを意味している。つまり、本実施の形態１におけるＭＯＮＯＳ型トランジスタによれば、ソース領域側に選択ゲート構造体ＣＧＳを配置し、ドレイン領域側にメモリゲート構造体ＭＧＳを配置するという特徴的構成をとることにより、メモリセルのサイズを縮小化することができる。
【００７５】
なお、図４に示すＭＯＮＯＳ型トランジスタは、図３に示すＭＯＮＯＳ型トランジスタよりもメモリセルのサイズが小さい。これは、図４に示されるように、メモリゲート電極ＭＧが選択ゲート構造体ＣＧＳの側壁に、サイドウォール状に形成されているため、ゲート長方向におけるメモリセルのサイズを縮小することができるからである。
【００７６】
以下では、ソース領域側に選択ゲート構造体ＣＧＳを配置し、ドレイン領域側にメモリゲート構造体ＭＧＳを配置するという特徴的構成をとることを前提として、メモリセルでソース線を共通化することができる動作条件についての工夫を説明する。
【００７７】
まず、図５は、本実施の形態１におけるＭＯＮＯＳ型トランジスタの回路表記を示す図である。図５に示すように、本実施の形態１におけるＭＯＮＯＳ型トランジスタは、ソース領域ＳＲ１とドレイン領域ＤＲ１の間に選択ゲート構造体ＣＧＳとメモリゲート構造体ＭＧＳを有している。そして、ソース領域ＳＲ１側に選択ゲート構造体ＣＧＳが配置され、ドレイン領域ＤＲ１側にメモリゲート構造体ＭＧＳが配置されている。ここで、本明細書では、選択ゲート構造体ＣＧＳを選択トランジスタと呼び、メモリゲート構造体ＭＧＳをメモリトランジスタと呼ぶことにする。
【００７８】
本実施の形態１におけるＭＯＮＯＳ型トランジスタの書き換え動作は、ＦＮトンネル電流を使用して実施する。具体的に、本実施の形態１では、例えば、図３や図４に示す構造において、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ１を介して、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣとの間にＦＮトンネル電流を流すことにより、電荷蓄積膜ＥＣに電荷を出し入れする方式について説明する。この方式を本明細書では、ボトムトンネル方式と呼ぶことにする。
【００７９】
このボトムトンネル方式を実現するために、図３や図４に示す電位障壁膜ＥＢ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＢ２の構成は、例えば、以下に示すようになっている。すなわち、電位障壁膜ＥＢ１は、酸化シリコン膜から形成され、電荷蓄積膜ＥＣは、窒化シリコン膜から形成され、電位障壁膜ＥＢ２は、酸化シリコン膜から形成されている。そして、電位障壁膜ＥＢ１の膜厚、電荷蓄積膜ＥＣの膜厚および電位障壁膜ＥＢ２の膜厚のうち、電荷蓄積膜ＥＣの膜厚が最も厚く、電位障壁膜ＥＢ１の膜厚が最も薄くなっている。例えば、電位障壁膜ＥＢ１の膜厚が１ｎｍ、電荷蓄積膜ＥＣの膜厚が１０ｎｍ、電位障壁膜ＥＢ２の膜厚が３ｎｍとなっている。このような構成のもと、ボトムトンネル方式を用いた書き換え動作について説明する。
【００８０】
図６は、本実施の形態１におけるＭＯＮＯＳ型トランジスタ（メモリセル）を行列状（アレイ状）に配置したメモリセルアレイを示す図である。図６において、１行目の横方向に選択ゲート線ＣＧＬ１とメモリゲート線ＭＧＬ１が並行して延在している。そして、２行目の横方向に選択ゲート線ＣＧＬ２とメモリゲート線ＭＧＬ２が並行して延在している。一方、１列目の縦方向にビット線Ｄ１が延在している。同様に、８列目の縦方向にビット線Ｄ８が延在し、９列目の縦方向にビット線Ｄ９が延在している。さらに、１６列目の縦方向にビット線Ｄ１６が延在している。図６では、ビット線Ｄ１、Ｄ８、Ｄ９、Ｄ１６だけを図示しているが、実際には、ビット線Ｄ１とビット線Ｄ８の間には６本のビット線が縦方向に延在し、ビット線Ｄ９とビット線Ｄ１６の間にも６本のビット線が縦方向に延在している。
【００８１】
横方向に延在する選択ゲート線ＣＧＬ１およびメモリゲート線ＭＧＬ１と、縦方向に延在するビット線Ｄ１、Ｄ８、Ｄ９、Ｄ１６のそれぞれの交差領域にメモリセルＭＣ１Ａ、ＭＣ８Ａ、ＭＣ９Ａ、ＭＣ１６Ａが形成されている。このとき、メモリセルＭＣ１ＡとメモリセルＭＣ８Ａの間には６つのメモリセルが配置されており、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａによって８ビット（１バイト）の不揮発性メモリが構成されている。同様に、メモリセルＭＣ９ＡとメモリセルＭＣ１６Ａの間には６つのメモリセルが配置されており、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａによって８ビット（１バイト）の不揮発性メモリが構成されている。
【００８２】
また、横方向に延在する選択ゲート線ＣＧＬ２およびメモリゲート線ＭＧＬ２と、縦方向に延在するビット線Ｄ１、Ｄ８、Ｄ９、Ｄ１６のそれぞれの交差領域にメモリセルＭＣ１Ｂ、ＭＣ８Ｂ、ＭＣ９Ｂ、ＭＣ１６Ｂが形成されている。このとき、メモリセルＭＣ１ＢとメモリセルＭＣ８Ｂの間には６つのメモリセルが配置されており、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂによって８ビット（１バイト）の不揮発性メモリが構成されている。同様に、メモリセルＭＣ９ＢとメモリセルＭＣ１６Ｂの間には６つのメモリセルが配置されており、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂによって８ビット（１バイト）の不揮発性メモリが構成されている。
【００８３】
個々のメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂは同様の構成をしているので、代表してメモリセルＭＣ１ＡとメモリセルＭＣ８Ａを取り上げて説明する。
【００８４】
メモリセルＭＣ１Ａは、メモリトランジスタＭＴと選択トランジスタＳＴとを有しており、ビットＤ１線側にメモリトランジスタＭＴが配置され、ソース線Ｓ１側に選択トランジスタＳＴが配置されている。同様に、メモリセルＭＣ８Ａも、メモリトランジスタＭＴと選択トランジスタＳＴとを有しており、ビット線Ｄ８側にメモリトランジスタＭＴが配置され、ソース線Ｓ１側に選択トランジスタＳＴが配置されている。このとき、本実施の形態１では、ソース線Ｓ１がメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通となっている点が特徴である。これにより、メモリセルＭＣ１ＡやメモリセルＭＣ８Ａごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。
【００８５】
同様に、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａと、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂとにおいてもソース線Ｓ２が共通化されている。
【００８６】
本実施の形態１におけるメモリセルアレイ（不揮発性メモリ）は上記のように構成されており、まず、書き込み動作について説明する。
【００８７】
図６では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに情報を書き込む例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に情報を書き込む例について説明する。具体的に、例えば、メモリセルＭＣ１Ａに情報「１」を書き込み、メモリセルＭＣ８Ａに情報「０」を書き込むこととする。本実施の形態１では、情報「１」が記憶された状態とは、電荷蓄積膜に電子が蓄積されてメモリトランジスタＭＴのしきい値電圧が高くなっている状態を意味し、情報「０」が記憶された状態とは、電荷蓄積膜から電子が引き抜かれてメモリトランジスタＭＴのしきい値電圧が低くなっている状態を意味するものとする。つまり、本実施の形態１で、メモリセルの書き込み状態とは、電荷蓄積膜に負電荷が蓄積されている状態を示し、メモリセルの消去状態とは、書き込み状態よりも電荷蓄積膜に負電荷が蓄積されていない状態を示すと定義する。したがって、本実施の形態１では、情報「１」が記憶される状態を書き込み状態と呼び、情報「０」が記憶される状態を消去状態と呼ぶ。
【００８８】
図６に示すように、選択ゲート線ＣＧＬ１に「−１０Ｖ」、メモリゲート線ＭＧＬ１に「１．５Ｖ」を印加し、選択ゲート線ＣＧＬ２に「−１０Ｖ」、メモリゲート線ＭＧＬ２に「−１０Ｖ」を印加する。そして、ウェルＷ１（半導体基板）に「−１０Ｖ」を印加し、ウェルＷ２にも「−１０Ｖ」を印加する。そして、共通するソース線Ｓ１に「−５Ｖ」を印加し、ソース線Ｓ２に「−１０Ｖ」を印加する。
【００８９】
この状態で、メモリセルＭＣ１Ａに情報「１」を書き込むために、ビット線Ｄ１に「−１０Ｖ」を印加する。この場合、ＦＮ（Fowler Nordheim）トンネル電流により、電子がメモリトランジスタＭＴにある電荷蓄積膜に注入されて、メモリセルＭＣ１Ａに情報「１」が記憶される。このとき、メモリトランジスタＭＴはオンして、メモリトランジスタＭＴにチャネルが形成される。しかし、メモリセルＭＣ１Ａでは、ソース線Ｓ１の電位（−５Ｖ）に対し、選択ゲート線ＣＧＬ１の電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴはオフする。言い換えれば、選択トランジスタＳＴにはチャネルが形成されない。この結果、ビット線Ｄ１とソース線Ｓ１とは電気的に接続されない。したがって、メモリゲート線ＭＧＬ１とビット線Ｄ１との間の電界を利用して、ＦＮ（Fowler Nordheim）トンネル現象による書き込みを行なうことができる。
【００９０】
一方、メモリセルＭＣ８Ａに情報「０」を書き込むために、ビット線Ｄ８に「−５Ｖ」を印加する。メモリゲート線ＭＧＬ１とビット線Ｄ８との間で電界が発生するが、メモリセルＭＣ１Ａに発生する電界よりは小さい。よって、電子が電荷蓄積膜に注入されないままであるので、メモリセルＭＣ８Ａは消去状態を維持することになる。つまり、この場合のメモリセルＭＣ８Ａには、情報「０」が書き込まれることになる。このとき、メモリセルＭＣ８Ａでは、ソース線Ｓ１の電位（−５Ｖ）に対し、選択ゲート線ＣＧＬ１の電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴはオフする。言い換えれば、選択トランジスタＳＴにはチャネルが形成されない。この結果、ビット線Ｄ８とソース線Ｓ１とは電気的に接続されない。
【００９１】
このようにメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト分のメモリにおいて、情報「１」を書き込むメモリセルには、ビット線に「−１０Ｖ」を印加する。一方、情報「０」を書き込むメモリセルには、ビット線に「−５Ｖ」を印加する。これにより、バイト単位で書き込み動作を行なうことができる。
【００９２】
なお、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂに情報の書き込みは行なわれない。同様に、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａや、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂでも、ビット線Ｄ９〜ビット線Ｄ１６に「１．５Ｖ」を印加することにより、情報の書き込みは行なわれない。
【００９３】
ここで、本実施の形態１の特徴は、書き込みの対象となっているメモリセルＭＣ１ＡやメモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施している点にある。これにより、例えば、情報「１」を書き込むメモリセルＭＣ１Ａのビット線Ｄ１に「−１０Ｖ」を印加し、情報「０」を書き込むメモリセルＭＣ８Ａのビット線Ｄ８に「−５Ｖ」を印加する場合であっても、ビット線Ｄ１とソース線Ｓ１が電気的に接続されず、かつ、ビット線Ｄ８とソース線Ｓ１が電気的に接続されないので、ソース線Ｓ１をメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通化することができるのである。つまり、選択バイト内のメモリセルにおいて、情報「１」を書き込むメモリセルのビット線の電位と、情報「０」を書き込むビット線の電位は異なるが、それぞれのメモリセルにおいて、ソース線側に配置されている選択トランジスタをオフ状態としているので、ソース線を共通化することができる。
【００９４】
例えば、従来技術では、選択バイト内のメモリセルにおいて、メモリトランジスタＭＴと選択トランジスタＳＴがオンした状態で書き込み動作が行なわれるため、ビット線とソース線が電気的に接続される。したがって、選択バイトの中に、情報「１」を書き込むメモリセルと情報「０」を書き込むメモリセルが存在する場合、それぞれのビット線に異なる電位が印加されることになるため、ソース線を共通化することができない。すなわち、従来技術では、メモリセルごとに電気的に独立したソース線を設ける必要がある。
【００９５】
これに対し、本実施の形態１では、図６に示すように、ソース線Ｓ１側に選択トランジスタを配置し、ビット線Ｄ１側やビット線Ｄ８側にメモリトランジスタＭＴを配置している。この結果、書き込みの対象となっているメモリセルＭＣ１ＡやメモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施できる。これにより、メモリセルＭＣ１Ａのビット線Ｄ１やメモリセルＭＣ８Ａのビット線Ｄ８に異なる電位を印加する場合であっても、ビット線Ｄ１やビット線Ｄ８がソース線Ｓ１と電気的に接続されることはないから、ソース線Ｓ１を共通化することができるのである。したがって、本実施の形態１によれば、ソース線Ｓ１側に選択トランジスタＳＴを配置し、ビット線Ｄ１側やビット線Ｄ８側にメモリトランジスタＭＴを配置するという構造上の特徴と、書き込みの対象となっているメモリセルＭＣ１ＡやメモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施するという動作条件上の特徴とを組み合わせることにより、ソース線Ｓ１をメモリセルＭＣ１ＡやメモリセルＭＣ８Ａで共通化することができる。このことは、メモリセルごとに電気的に独立したソース線をビット線と並行して延在させる必要がなくなり、メモリセルの縮小化を実現できることを意味する。すなわち、本実施の形態１によれば、メモリセルのサイズを縮小化することができる。
【００９６】
続いて、図７を使用して消去動作について説明する。図７では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報を消去する例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に記憶されている情報を一括して消去する例について説明する。ここでいう消去とは、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報を「０」とすることを意味する。
【００９７】
図７に示すように、選択ゲート線ＣＧＬ１に「０Ｖ」、メモリゲート線ＭＧＬ１に「−１０Ｖ」を印加し、選択ゲート線ＣＧＬ２に「０Ｖ」、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。そして、ソース線Ｓ１およびソース線Ｓ２に「０Ｖ」を印加し、ビット線Ｄ１〜ビット線Ｄ１６に「０Ｖ」を印加する。このとき、ウェルＷ１に「０Ｖ」を印加し、ウェルＷ２に「−１０Ｖ」を印加する。
【００９８】
すると、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａにおいては、ＦＮトンネル電流により、電子がメモリトランジスタＭＴにある電荷蓄積膜から半導体基板側（ウェルＷ１側）に引き抜かれて、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報が消去される。一方、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、あるいは、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにおいて、消去動作は行なわれない。これにより、選択バイト単位で情報を消去することができる。このとき、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、あるいは、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにおいて、選択トランジスタＳＴがオフしているので、ソース線Ｓ１を共通化するとともに、ソース線Ｓ２を共通化しても問題ない。
【００９９】
次に、図８を使用して読み出し動作について説明する。図８では、メモリセルＭＣ１Ａに記憶されている情報を読み出す例について説明する。つまり、読み出しは、１ビット単位で行なわれる。
【０１００】
読み出し動作では、選択ゲート線ＣＧＬ１に「１．５Ｖ」を印加し、メモリゲート線ＭＧＬ１に「０Ｖ」を印加する。また、選択ゲート線ＣＧＬ２に「０Ｖ」を印加し、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。そして、ソース線Ｓ１およびソース線Ｓ２に「０Ｖ」を印加する。また、ビット線Ｄ１に「１．５Ｖ」を印加し、それ以外のビット線に「０Ｖ」を印加する。この場合、選択ゲート線ＣＧＬ１の電位（１．５Ｖ）がソース線Ｓ１やソース線Ｓ２の電位（０Ｖ）よりも高いので、選択ゲート線ＣＧＬ１に接続されているメモリセルＭＣ１Ａ〜メモリセルＭＣ１６Ａの選択トランジスタＳＴがオンする。だだし、メモリセルＭＣ１Ａ以外のメモリセルでは、ビット線の電位とソース線の電位がともに「０Ｖ」であり、ビット線とソース線の間に電位差がないので電流は流れない。一方、メモリセルＭＣ１Ａでは、選択トランジスタＳＴがオンし、かつ、ビット線Ｄ１の電位（１．５Ｖ）とソース線Ｓ１の電位（０Ｖ）に電位差があるため、メモリセルＭＣ１Ａだけ読み出し動作ができる。具体的に、メモリセルＭＣ１Ａが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルＭＣ１Ａが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。なお、選択ゲート線ＣＧＬ２に接続されているメモリセルＭＣ１Ｂ〜メモリセルＭＣ１６Ｂの選択トランジスタはオフするため選択されない。
【０１０１】
このように上述した動作条件では、メモリセルＭＣ１Ａだけを読み出し対象として選択することができる。このメモリセルＭＣ１Ａでは、メモリセルＭＣ１Ａが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルＭＣ１Ａに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルＭＣ１Ａに流れる電流の有無を検出する。例えば、メモリセルＭＣ１Ａに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルＭＣ１Ａが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルＭＣ１Ａは消去状態にあると判断できる。一方、メモリセルＭＣ１Ａが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【０１０２】
なお、図８では読み出し動作の対象としてメモリセルＭＣ１Ａのみを選択する方式を説明したが、選択するセルは１ビットに限られるわけではなく、メモリセルＭＣ１ＡからメモリセルＭＣ８Ａの８ビットを選択セルとしたバイト単位で読み出す方式や、それらのビットに加えてメモリセルＭＣ９ＡからメモリセルＭＣ１６Ａなどメモリゲート線ＭＧＬ１によって連結された単位（ページ単位と呼ぶ）を一括して読み出す方式であっても可能である。
【０１０３】
以上のように本実施の形態１の特徴は、例えば、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ（１バイト分のメモリセル）に着目すると、ソース線Ｓ１側に選択トランジスタＳＴを配置し、ビット線Ｄ１側〜ビット線Ｄ８側にメモリトランジスタＭＴを配置するという構造上の特徴を有する。また、本実施の形態１は、書き込みの対象となっているメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施するという動作条件上の特徴も有する。本実施の形態１では、これらの特徴を組み合わせることにより、ソース線Ｓ１をメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａで共通化することができる。このことは、メモリセルごとに電気的に独立したソース線をビット線と並行して延在させる必要がなくなり、メモリセルの縮小化を実現できることを意味する。したがって、本実施の形態１によれば、メモリセルのサイズを縮小化するという顕著な効果が得られるのである。
【０１０４】
さらに、図６に示す本実施の形態１の書き込み動作では、選択トランジスタＳＴの選択ゲート電極と半導体基板（ｐ型ウェル）の間に電位差を生じない状態で書き込み動作を行なうことができる。このことは、選択トランジスタを高耐圧ＭＩＳＦＥＴとする必要はなく、選択トランジスタのゲート絶縁膜の膜厚を、例えば、電流駆動力を必要とする周辺回路（ＣＰＵなど）の低耐圧ＭＩＳＦＥＴと同等の膜厚とすることができることを意味している。
【０１０５】
また、図７に示すように、消去動作では、例えば、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６ＡやメモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂのように、選択トランジスタのゲート絶縁膜と半導体基板間に電位差が印加されてしまう場合がある。しかし、この場合、ソース領域（ソース拡散層）およびドレイン領域（ドレイン拡散層）から半導体基板にむけて空乏層が形成されるのみで、ゲート絶縁膜に強い電界が印加されることはない。したがって、本実施の形態１のメモリセルにおいて、選択トランジスタＳＴのゲート絶縁膜を薄膜化することができる。このようにゲート絶縁膜を薄膜化することができるということは、スケーリング則により、選択トランジスタＳＴの大きさを縮小化できることを意味する。したがって、本実施の形態１によれば、ソース線を共通化することによるメモリサイズの縮小化と、ゲート絶縁膜の薄膜化による選択トランジスタＳＴの縮小化の相乗効果により、大幅にメモリセルのサイズを縮小化することができる。
【０１０６】
なお、選択トランジスタＳＴのゲート絶縁膜は、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、選択トランジスタのゲート絶縁膜は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、選択トランジスタのゲート絶縁膜を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、選択トランジスタのゲート絶縁膜と半導体基板（ｐ型ウェル）との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、選択トランジスタのゲート絶縁膜のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、選択トランジスタのゲート絶縁膜に酸窒化シリコン膜を用いることにより、選択ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板の表面に酸化シリコン膜からなるゲート絶縁膜を形成した後、窒素を含む雰囲気中で半導体基板を熱処理し、ゲート絶縁膜と半導体基板との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１０７】
また、選択トランジスタのゲート絶縁膜は、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。このとき、上述したように、本実施の形態１における選択トランジスタでは、選択トランジスタのゲート絶縁膜の膜厚を薄くすることができる。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、選択トランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１０８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１０９】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。このように選択トランジスタのゲート絶縁膜を薄膜化する場合、選択トランジスタのゲート絶縁膜として、酸化シリコン膜以外に高誘電率膜も使用することができる。
【０１１０】
最後に、本実施の形態１の構造上の特徴を比較例１および比較例２と対比して説明する。図９は、本実施の形態１におけるメモリセルアレイの構造と、比較例１や比較例２におけるメモリセルアレイの構造とを対比して示す模式図である。図９において、左図は比較例１におけるメモリセルアレイの構造を示しており、中央図は比較例２におけるメモリセルアレイの構造を示している。そして、右図は本実施の形態１におけるメモリセルアレイの構造を示している。
【０１１１】
まず、図９の左図に記載されている比較例１におけるメモリセルアレイの構造について説明する。図９の左図に示すように、縦方向にビット線Ｄ１、ソース線Ｓ１、ビット線Ｄ２およびソース線Ｓ２が並行して延在している。このビット線Ｄ１とソース線Ｓ１の間にメモリセルＭＣ１とメモリセルＭＣ２が縦方向に配列されている。一方、ビット線Ｄ２とソース線Ｓ２の間にメモリセルＭＣ３とメモリセルＭＣ４が縦方向に配列されている。このように構成されている比較例１では、ビット線Ｄ１に対応してソース線Ｓ１が設けられ、ビット線Ｄ２に対応してソース線Ｓ２が設けられている。このため、メモリセルのサイズが大きくなる問題点がある。
【０１１２】
続いて、図９の中央図に記載されている比較例２におけるメモリセルアレイの構造について説明する。図９の中央図に示すように、縦方向にビット線Ｄ１とビット線Ｄ２が並行して延在しているが、ソース線Ｓは共通化されており、ビット線Ｄ１やビット線Ｄ２と交差する横方向に延在している。そして、ソース線Ｓとビット線Ｄ１の間にメモリセルＭＣ１とメモリセルＭＣ２が配置されており、ソース線Ｓとビット線Ｄ２の間にメモリセルＭＣ３とメモリセルＭＣ４が配置されている。この比較例２によれば、ソース線Ｓを共通化することができるので、メモリセルのサイズを縮小化することができる。
【０１１３】
ただし、比較例２では、ソース線Ｓ側にメモリトランジスタが配置され、ビット線Ｄ１側やビット線Ｄ２側に選択トランジスタが配置されている。例えば、メモリセルＭＣ１とメモリセルＭＣ３に異なる情報（情報「１」と情報「０」）を書き込むとき、ビット線Ｄ１とビット線Ｄ２に異なる電位を印加することになる。この場合、メモリセルＭＣ１の選択トランジスタとメモリセルＭＣ３の選択トランジスタは電気的につながっている。ここで、メモリセルＭＣ１の選択トランジスタをオンしなければ、メモリセルＭＣ１のメモリトランジスタに情報「１」を書き込むことができない。このとき、メモリセルＭＣ３の選択トランジスタもオン状態となるため、ソース線Ｓとビット線Ｄ２が電気的に接続されてしまい正常な書き込みができなくなる。つまり、比較例２のレイアウトでは、ソース線Ｓを共通化することができるが、ＦＮトンネル電流による書き込み動作を行なうことができないのである。この比較例２の構造は、ソースサイドインジェクション方式によるホットエレクトロンを使用した書き込み動作を対象にした構造であり、この比較例２の構造で、そのままＦＮトンネル電流を使用した書き込み動作を実施することはできないのである。
【０１１４】
そこで、本実施の形態１では、ソース線Ｓを共通化してメモリセルのサイズを縮小化することができるとともに、ＦＮトンネル電流による書き込み動作を行なえるように工夫を施している。図９の右図は、本実施の形態１におけるメモリセルアレイの構造を示す図である。図９の右図に示すように、縦方向にビット線Ｄ１とビット線Ｄ２が並行して延在しているが、ソース線Ｓは共通化されており、ビット線Ｄ１やビット線Ｄ２と交差する横方向に延在している。そして、ソース線Ｓとビット線Ｄ１の間にメモリセルＭＣ１とメモリセルＭＣ２が配置されており、ソース線Ｓとビット線Ｄ２の間にメモリセルＭＣ３とメモリセルＭＣ４が配置されている。この本実施の形態１によれば、ソース線Ｓを共通化することができるので、メモリセルのサイズを縮小化することができる。
【０１１５】
さらに、本実施の形態１では、比較例２と相違して、ソース線Ｓ側に選択トランジスタを配置し、ビット線Ｄ１側やビット線Ｄ２側にメモリトランジスタを配置している。このように構成することにより、書き込みの対象となっているメモリセルの選択トランジスタをオフした状態で、メモリセルのメモリトランジスタにＦＮトンネル電流を使用して書き込みを行なうことができる。つまり、図９の右図に示すように構成することにより、ＦＮトンネル電流を使用した書き込み動作を維持しつつ、ソース線Ｓを共通化することができ、メモリセルサイズの縮小化を図ることができるのである。
【０１１６】
（実施の形態２）
前記実施の形態１では、ボトムトンネル方式を使用した書き換え動作について説明したが、本実施の形態２では、トップトンネル方式を使用した書き換え動作について説明する。
【０１１７】
本実施の形態２におけるＭＯＮＯＳ型トランジスタの書き換え動作は、ＦＮトンネル電流を使用して実施する。具体的に、本実施の形態２では、例えば、図３や図４に示す構造において、メモリゲート電極ＭＧと電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ２を介して、メモリゲート電極ＭＧと電荷蓄積膜ＥＣとの間にＦＮトンネル電流を流すことにより、電荷蓄積膜ＥＣに負電荷（電子）を出し入れする方式について説明する。この方式を本明細書では、トップトンネル方式と呼ぶことにする。
【０１１８】
このトップトンネル方式を実現するために、図３や図４に示す電位障壁膜ＥＢ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＢ２の構成は、例えば、以下に示すようになっている。すなわち、電位障壁膜ＥＢ１は、酸化シリコン膜から形成され、電荷蓄積膜ＥＣは、窒化シリコン膜から形成され、電位障壁膜ＥＢ２は、酸窒化シリコン膜から形成されている。そして、電位障壁膜ＥＢ１の膜厚、電荷蓄積膜ＥＣの膜厚および電位障壁膜ＥＢ２の膜厚のうち、電位障壁膜ＥＢ２の膜厚が最も厚くなっている。このとき、電位障壁膜ＥＢ２を酸窒化シリコン膜から構成することにより、電位障壁膜ＥＢ２を介してメモリゲート電極ＭＧと電荷蓄積膜ＥＣの間にＦＮトンネル電流が発生しやすくなる。つまり、酸窒化シリコン膜の障壁は、酸化シリコン膜の障壁よりも小さいので、電位障壁膜ＥＢ２を酸窒化シリコン膜から構成することにより、メモリゲート電極ＭＧと電荷蓄積膜ＥＣの間にＦＮトンネル電流が発生しやすくなるのである。例えば、電位障壁膜ＥＢ１の膜厚が４ｎｍ、電荷蓄積膜ＥＣの膜厚が４ｎｍ、電位障壁膜ＥＢ２の膜厚が１７ｎｍとなっている。
【０１１９】
また、トップトンネル方式を実現する構造は、上述した構成に限らず、以下に示す構成も考えられる。すなわち、図３や図４に示す電位障壁膜ＥＢ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＢ２の構成を、次のようにすることもできる。電位障壁膜ＥＢ１は、酸化シリコン膜から形成され、電荷蓄積膜ＥＣは、窒化シリコン膜から形成され、電位障壁膜ＥＢ２は、酸化シリコン膜から形成されている。そして、電位障壁膜ＥＢ１の膜厚、電荷蓄積膜ＥＣの膜厚および電位障壁膜ＥＢ２の膜厚のうち、電位障壁膜ＥＢ２の膜厚が最も薄くなっている。例えば、電位障壁膜ＥＢ１の膜厚が５ｎｍ、電荷蓄積膜ＥＣの膜厚が６ｎｍ、電位障壁膜ＥＢ２の膜厚が３ｎｍとなっている。このような構成のもと、トップトンネル方式を用いた書き換え動作について説明する。
【０１２０】
図１０では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに情報を書き込む例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に情報を書き込む例について説明する。具体的に、例えば、メモリセルＭＣ１Ａに情報「０」を書き込み、メモリセルＭＣ８Ａに情報「１」を書き込むこととする。本実施の形態２では、情報「１」が記憶された状態とは、電荷蓄積膜に電子が蓄積されてメモリトランジスタＭＴのしきい値電圧が高くなっている状態を意味し、情報「０」が記憶された状態とは、電荷蓄積膜から電子が引き抜かれてメモリトランジスタＭＴのしきい値電圧が低くなっている状態を意味するものとする。本実施の形態２では、前記実施の形態１とは逆であり、情報「０」が記憶される状態を書き込み状態と呼び、情報「１」が記憶される状態を消去状態と呼ぶ。
【０１２１】
図１０に示すように、選択ゲート線ＣＧＬ１に「−１０Ｖ」、メモリゲート線ＭＧＬ１に「１．５Ｖ」を印加し、選択ゲート線ＣＧＬ２に「−１０Ｖ」、メモリゲート線ＭＧＬ２に「−１０Ｖ」を印加する。そして、ウェルＷ１（半導体基板）に「−１０Ｖ」を印加し、ウェルＷ２にも「−１０Ｖ」を印加する。そして、共通するソース線Ｓ１に「−５Ｖ」を印加し、ソース線Ｓ２に「−１０Ｖ」を印加する。
【０１２２】
この状態で、メモリセルＭＣ１Ａに情報「０」を書き込むために、ビット線Ｄ１に「−１０Ｖ」を印加する。この場合、ＦＮ（Fowler Nordheim）トンネル電流により、電子が電荷蓄積膜からメモリゲート電極へ引き抜かれて、メモリセルＭＣ１Ａに情報「０」が記憶される。このとき、メモリトランジスタＭＴはオンして、メモリトランジスタＭＴにチャネルが形成される。しかし、メモリセルＭＣ１Ａでは、ソース線Ｓ１の電位（−５Ｖ）に対し、選択ゲート線ＣＧＬ１の電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴはオフする。言い換えれば、選択トランジスタＳＴにはチャネルが形成されない。この結果、ビット線Ｄ１とソース線Ｓ１とは電気的に接続されない。
【０１２３】
一方、メモリセルＭＣ８Ａに情報「１」を書き込むために、ビット線Ｄ８に「−５Ｖ」を印加する。この場合、電子が電荷蓄積膜に注入されないままであるので、メモリセルＭＣ８Ａは消去状態を維持することになる。つまり、この場合のメモリセルＭＣ８Ａには、情報「１」が書き込まれることになる。このとき、メモリセルＭＣ８Ａでは、ソース線Ｓ１の電位（−５Ｖ）に対し、選択ゲート線ＣＧＬ１の電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴはオフする。言い換えれば、選択トランジスタＳＴにはチャネルが形成されない。この結果、ビット線Ｄ８とソース線Ｓ１とは電気的に接続されない。
【０１２４】
このようにメモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト分のメモリにおいて、情報「０」を書き込むメモリセルには、ビット線に「−１０Ｖ」を印加する。一方、情報「１」を書き込むメモリセルには、ビット線に「−５Ｖ」を印加する。これにより、バイト単位で書き込み動作を行なうことができる。
【０１２５】
なお、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂに情報の書き込みは行なわれない。同様に、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａや、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂでも、ビット線Ｄ９〜ビット線Ｄ１６に「１．５Ｖ」を印加することにより、情報の書き込みは行なわれない。
【０１２６】
ここで、本実施の形態２の特徴は、書き込みの対象となっているメモリセルＭＣ１ＡやメモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施している点にある。これにより、例えば、情報「０」を書き込むメモリセルＭＣ１Ａのビット線Ｄ１に「−１０Ｖ」を印加し、情報「１」を書き込むメモリセルＭＣ８Ａのビット線Ｄ８に「−５Ｖ」を印加する場合であっても、ビット線Ｄ１とソース線Ｓ１が電気的に接続されず、かつ、ビット線Ｄ８とソース線Ｓ１が電気的に接続されないので、ソース線Ｓ１をメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通化することができるのである。つまり、選択バイト内のメモリセルにおいて、情報「０」を書き込むメモリセルのビット線の電位と、情報「１」を書き込むビット線の電位は異なるが、それぞれのメモリセルにおいて、ソース線側に配置されている選択トランジスタをオフ状態としているので、ソース線を共通化することができる。
【０１２７】
したがって、本実施の形態２によれば、ソース線Ｓ１側に選択トランジスタＳＴを配置し、ビット線Ｄ１側やビット線Ｄ８側にメモリトランジスタＭＴを配置するという構造上の特徴と、書き込みの対象となっているメモリセルＭＣ１ＡやメモリセルＭＣ８Ａにおいて、選択トランジスタＳＴをオフした状態で書き込み動作を実施するという動作条件上の特徴とを組み合わせることにより、ソース線Ｓ１をメモリセルＭＣ１ＡやメモリセルＭＣ８Ａで共通化することができる。このことは、メモリセルごとに電気的に独立したソース線をビット線と並行して延在させる必要がなくなり、メモリセルの縮小化を実現できることを意味する。すなわち、本実施の形態２によれば、メモリセルのサイズを縮小化することができる。
【０１２８】
続いて、図１１を使用して消去動作について説明する。図１１では、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報を消去する例について説明する。つまり、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａからなる１バイト（選択バイト）に記憶されている情報を一括して消去する例について説明する。ここでいう消去とは、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報を「１」とすることを意味する。
【０１２９】
図１１に示すように、選択ゲート線ＣＧＬ１に「０Ｖ」、メモリゲート線ＭＧＬ１に「−１０Ｖ」を印加し、選択ゲート線ＣＧＬ２に「０Ｖ」、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。そして、ソース線Ｓ１およびソース線Ｓ２に「０Ｖ」を印加し、ビット線Ｄ１〜ビット線Ｄ１６に「０Ｖ」を印加する。このとき、ウェルＷ１に「０Ｖ」を印加し、ウェルＷ２に「−１０Ｖ」を印加する。
【０１３０】
すると、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａにおいては、ＦＮトンネル電流により、電子がメモリトランジスタＭＴにあるメモリゲート電極から電荷蓄積膜に注入されて、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａに記憶されている情報が消去される。一方、上述した電圧条件では、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、あるいは、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにおいて、消去動作は行なわれない。これにより、選択バイト単位で情報を消去することができる。このとき、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂ、メモリセルＭＣ９Ａ〜メモリセルＭＣ１６Ａ、あるいは、メモリセルＭＣ９Ｂ〜メモリセルＭＣ１６Ｂにおいて、選択トランジスタＳＴがオフしているので、ソース線Ｓ１を共通化するとともに、ソース線Ｓ２を共通化しても問題ない。
【０１３１】
次に、図１２を使用して読み出し動作について説明する。図１２では、メモリセルＭＣ１Ａに記憶されている情報を読み出す例について説明する。つまり、読み出しは、１ビット単位で行なわれる。
【０１３２】
読み出し動作では、選択ゲート線ＣＧＬ１に「１．５Ｖ」を印加し、メモリゲート線ＭＧＬ１に「０Ｖ」を印加する。また、選択ゲート線ＣＧＬ２に「０Ｖ」を印加し、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。そして、ソース線Ｓ１およびソース線Ｓ２に「０Ｖ」を印加する。また、ビット線Ｄ１に「１．５Ｖ」を印加し、それ以外のビット線に「０Ｖ」を印加する。この場合、選択ゲート線ＣＧＬ１の電位（１．５Ｖ）がソース線Ｓ１やソース線Ｓ２の電位（０Ｖ）よりも高いので、選択ゲート線ＣＧＬ１に接続されているメモリセルＭＣ１Ａ〜メモリセルＭＣ１６Ａの選択トランジスタＳＴがオンする。だだし、メモリセルＭＣ１Ａ以外のメモリセルでは、ビット線の電位とソース線の電位がともに「０Ｖ」であり、ビット線とソース線の間に電位差がないので電流は流れない。一方、メモリセルＭＣ１Ａでは、選択トランジスタＳＴがオンし、かつ、ビット線Ｄ１の電位（１．５Ｖ）とソース線Ｓ１の電位（０Ｖ）に電位差があるため、メモリセルＭＣ１Ａだけ読み出し動作ができる。具体的に、メモリセルＭＣ１Ａが消去状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルＭＣ１Ａが書き込み状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。なお、選択ゲート線ＣＧＬ２に接続されているメモリセルＭＣ１Ｂ〜メモリセルＭＣ１６Ｂの選択トランジスタはオフするため選択されない。
【０１３３】
このように上述した動作条件では、メモリセルＭＣ１Ａだけを読み出し対象として選択することができる。このメモリセルＭＣ１Ａでは、メモリセルＭＣ１Ａが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルＭＣ１Ａに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルＭＣ１Ａに流れる電流の有無を検出する。例えば、メモリセルＭＣ１Ａに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルＭＣ１Ａが書き込み状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、書き込み状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルＭＣ１Ａは書き込み状態にあると判断できる。一方、メモリセルＭＣ１Ａが消去状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは消去状態にあると判断できる。このようにして読み出し動作を行なうことができる。また、読み出しの単位がバイト単位、ページ単位であっても良いことは言うまでもない。
【０１３４】
（実施の形態３）
前記実施の形態１では、ボトムトンネル方式について説明し、前記実施の形態２では、トップトンネル方式について説明したが、本実施の形態３では、両方の方式を組み合わせる場合について説明する。つまり、ボトムトンネル方式は、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ１を介して、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣとの間にＦＮトンネル電流を流すことにより、電荷蓄積膜ＥＣに電荷を出し入れする方式である。また、メモリゲート電極ＭＧと電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ２を介して、メモリゲート電極ＭＧと電荷蓄積膜ＥＣとの間にＦＮトンネル電流を流すことにより、電荷蓄積膜ＥＣに電荷を出し入れする方式である。これに対し、本実施の形態３では、例えば、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ１を介して、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）から電荷蓄積膜ＥＣへ負電荷（電子）を注入する一方、メモリゲート電極ＭＧと電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ２を介して、メモリゲート電極ＭＧへ電荷蓄積膜ＥＣから負電荷（電子）を引き抜く動作を用いる。この場合であっても、前記実施の形態１で説明した技術的思想を利用することができる。なお、例えば、メモリゲート電極ＭＧと電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ２を介して、メモリゲート電極ＭＧから電荷蓄積膜ＥＣへ負電荷（電子）を注入する一方、半導体基板１Ｓと電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ１を介して、半導体基板１Ｓへ電荷蓄積膜ＥＣから負電荷（電子）を引き抜く動作を用いる場合にも、本発明の技術的思想を利用することができる。
【０１３５】
（実施の形態４）
本実施の形態４では、トップトンネル方式で書き換え動作を行なう場合の変形例について説明する。図１３は、本実施の形態４におけるスプリットゲート型のメモリセルの構造を示す図であり、この図１３に示すメモリセルの構造は、前記実施の形態１で説明したスプリットゲート型のメモリセルと同様の構造をしている。ただし、本実施の形態４では、電荷蓄積膜ＥＣに電子を蓄積する領域を局所領域に限定する点に特徴がある。具体的に、本実施の形態４では、電荷蓄積膜ＥＣのうち、選択ゲート構造体ＣＧＳの側壁と並行する第１部分と、半導体基板１Ｓの主面と並行する第２部分が交差する角部（図１３の丸印領域）で局所的に電荷を蓄積する点に特徴点がある。
【０１３６】
例えば、半導体基板１ＳからＦＮトンネル電流で電荷蓄積膜ＥＣへ電子を注入する場合、電荷蓄積膜ＥＣのうち、半導体基板１Ｓの主面と並行する第２部分の全体で電子の注入が生じる。これに対し、本実施の形態４では、電荷蓄積膜ＥＣのうち、選択ゲート構造体ＣＧＳの側壁と並行する第１部分と、半導体基板１Ｓの主面と並行する第２部分が交差する角部（図１３の丸印領域）だけで電子の注入が生じるようにしている。
【０１３７】
図１４は、図１３の丸印領域を拡大した図である。図１４に示すように、メモリゲート電極ＭＧの角部から電荷蓄積膜ＥＣの角部へ局所的に電子が注入されていることがわかる。このような電子の局所的な注入を実現するためには、トンネル電流が流れないように電位障壁膜ＥＢ１と電位障壁膜ＥＢ２の膜厚を厚くする。この場合、電荷蓄積膜ＥＣの角部以外の場所ではトンネル電流が流れにくくなる一方、メモリゲート電極ＭＧの角部では電界強度が強い。このため、メモリゲート電極ＭＧの角部では電界強度が強いため、電界電子放出により、メモリゲート電極ＭＧの角部から電荷蓄積膜ＥＣの角部（局所領域）にだけ電子の注入が起こる。同様に、メモリゲート電極ＭＧに逆電圧を印加する場合も、メモリゲート電極ＭＧの角部に高電界が発生し、この高電界により電荷蓄積膜ＥＣの角部に蓄積された電子をメモリゲート電極ＭＧへ引き抜くことができる。このように、電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を厚くしても、角部での電子放出がされる条件にすれば、電荷蓄積膜ＥＣの角部（局所領域）で電子の出し入れをすることができ、メモリセルの書き換え動作が可能となる。
【０１３８】
以上のように、電荷蓄積膜ＥＣの角部に電子を蓄積する利点について説明する。まず、第１の利点は、ＦＮトンネル電流を使用するにもかかわらず、電位障壁膜ＥＢ１と電位障壁膜ＥＢ２の膜厚を厚くすることができる点である。これにより、電荷蓄積膜ＥＣに蓄積された電子が、電位障壁膜ＥＢ１を介して半導体基板１Ｓへリークする現象や、電位障壁膜ＥＢ２を介してメモリゲート電極ＭＧへリークする現象を抑制することができる。つまり、本実施の形態４によれば、電位障壁膜ＥＢ１や電位障壁膜ＥＢ２の膜厚を厚くすることにより、電荷蓄積膜ＥＣに蓄積された電子のリークを抑制できるので、リテンション特性が優れているという利点を有している。したがって、本実施の形態４における不揮発性メモリによれば、情報保持の信頼性を向上することができる。
【０１３９】
次に、第２の利点は、電荷蓄積膜ＥＣへ電子を出し入れする際、ホットエレクトロン（ホットキャリア）を使用していないので、電位障壁膜ＥＢ１にダメージを与えにくい点である。この第２の利点により、書き換えを多数回行なっても、電位障壁膜ＥＢ１へのトラップ準位の発生などのダメージを抑制できるので、不揮発性メモリの書き換え耐性を向上することができる。
【０１４０】
さらに、第３の利点は、電子が電荷蓄積膜ＥＣの角部に局在して蓄積されているため、ドレイン領域（深い高濃度不純物拡散領域ＤＲと浅い低濃度不純物拡散領域ＥＸ１）と半導体基板１Ｓ（ｐ型ウェルＰＷＬ）との境界に形成されるｐｎ接合から充分離れた位置に電子を局在させることができる点である。このため、所定の電圧印加条件により、上述したｐｎ接合で生成される正孔・電子対が電荷蓄積膜ＥＣの局在領域へ到達しにくくなるので、誤書き込みや誤消去などのディスターブによって、メモリセルのしきい値電圧が変動する現象の発生を抑制することができる。この結果、不揮発性メモリの信頼性を向上することができる。
【０１４１】
以上のように、本実施の形態４によれば、前記実施の形態１の技術的思想を適用し、さらに、上述した電荷蓄積膜ＥＣ中の角部での電子の局在化を実現することにより、メモリセルの縮小化と不揮発性メモリの信頼性向上を図ることができる。
【０１４２】
（実施の形態５）
本実施の形態５では、メモリゲート構造体（メモリトランジスタ）の両側に選択ゲート構造体（選択トランジスタ）が配置されている例について説明する。
【０１４３】
図１５は、本実施の形態５におけるメモリセル（ＭＯＮＯＳ型トランジスタ）の構成を示す断面図である。図１５において、半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬの表面にソース領域とドレイン領域が形成されている。具体的に、ソース領域とドレイン領域は所定距離だけ離間して配置されており、ソース領域は、浅い低濃度不純物拡散領域ＥＸ１（ｎ型半導体領域）と、この浅い低濃度不純物拡散領域ＥＸ１の外側に形成された深い高濃度不純物拡散領域ＳＲ（ｎ型半導体領域）から形成されている。同様に、ドレイン領域は、浅い低濃度不純物拡散領域ＥＸ１（ｎ型半導体領域）と、この浅い低濃度不純物拡散領域ＥＸ１の外側に形成された深い高濃度不純物拡散領域ＤＲ（ｎ型半導体領域）から形成されている。そして、ソース領域の一部を構成する深い高濃度不純物拡散領域ＳＲの表面と、ドレイン領域の一部を構成する深い高濃度不純物拡散領域ＤＲの表面には、シリサイド膜ＣＳが形成されている。このシリサイド膜ＣＳは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などから形成されている。
【０１４４】
離間して配置されているソース領域とドレイン領域の間の半導体基板１Ｓ上には、メモリゲート構造体ＭＧＳが配置されており、このメモリゲート構造体ＭＧＳを挟むように選択ゲート構造体ＣＧＳ１と選択ゲート構造体ＣＧＳ２が配置されている。このとき、選択ゲート構造体ＣＧＳ１がソース領域側に配置され、選択ゲート構造体ＣＧＳ２がドレイン領域側に配置されている。選択ゲート構造体ＣＧＳ１および選択ゲート構造体ＣＧＳ２上に乗り上げているメモリゲート構造体ＭＧＳの側壁と、選択ゲート構造体ＣＧＳ１の片側の側壁および選択ゲート構造体ＣＧＳ２の片側の側壁には、例えば、酸化シリコン膜などの絶縁膜からなるサイドウォールＳＷが形成されている。
【０１４５】
選択ゲート構造体ＣＧＳ１は、半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸ１と、このゲート絶縁膜ＧＯＸ１上に形成された選択ゲート電極（コントロールゲート電極）ＣＧ１を有している。
【０１４６】
ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜や、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。選択ゲート電極ＣＧ１は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成される。この選択ゲート電極ＣＧ１においても、ポリシリコン膜ＰＦ１の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【０１４７】
同様に、選択ゲート構造体ＣＧＳ２は、半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸ２と、このゲート絶縁膜ＧＯＸ２上に形成された選択ゲート電極（コントロールゲート電極）ＣＧ２を有している。
【０１４８】
ゲート絶縁膜ＧＯＸ２も、例えば、酸化シリコン膜や、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。選択ゲート電極ＣＧ２は、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成される。この選択ゲート電極ＣＧ２においても、ポリシリコン膜ＰＦ１の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【０１４９】
一方、メモリゲート構造体ＭＧＳは、半導体基板１Ｓ上から選択ゲート電極ＣＧ１と選択ゲート電極ＣＧ２に乗り上げるように形成された積層絶縁膜と、積層絶縁膜上に形成されたメモリゲート電極ＭＧを有している。
【０１５０】
この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＢ１と、電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＢ２から構成されている。電位障壁膜ＥＢ１は、例えば、酸化シリコン膜などの絶縁膜から形成されており、電位障壁膜ＥＢ２は、例えば、酸化シリコン膜や酸窒化シリコン膜などの絶縁膜から形成されている。そして、電荷蓄積膜ＥＣは、例えば、電子を捕獲するトラップ準位が多数存在する窒化シリコン膜などから形成されている。
【０１５１】
メモリゲート電極ＭＧは、Ｔ字形状をしており、積層絶縁膜上に形成されたポリシリコン膜ＰＦ２と、このポリシリコン膜ＰＦ２の表面に形成されたシリサイド膜ＣＳから構成されている。このメモリゲート電極ＭＧにおいても、ポリシリコン膜ＰＦ２の表面に、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、プラチナニッケルシリサイド膜などからなるシリサイド膜ＣＳを形成することにより、ゲート抵抗の低抵抗化を図ることができる。
【０１５２】
本実施の形態５におけるメモリセル（ＭＯＮＯＳ型トランジスタ）は上記のように構成されており、その特徴点は、メモリゲート構造体ＭＧＳを挟むように選択ゲート構造体ＣＧＳ１と選択ゲート構造体ＣＧＳ２が形成されている点にある。これにより、メモリゲート構造体ＭＧＳを構成する電荷蓄積膜ＥＣを、ドレイン領域（深い高濃度不純物拡散領域ＤＲと浅い低濃度不純物拡散領域ＥＸ１）と半導体基板１Ｓ（ｐ型ウェルＰＷＬ）との境界や、ソース領域（深い高濃度不純物拡散領域ＳＲと浅い低濃度不純物拡散領域ＥＸ１）と半導体基板１Ｓ（ｐ型ウェルＰＷＬ）との境界に形成されるｐｎ接合から充分離れた位置に配置することができる。このため、所定の電圧印加条件により、上述したｐｎ接合で生成される正孔・電子対が電荷蓄積膜ＥＣの内部へ到達しにくくなるので、誤書き込みや誤消去などのディスターブによって、メモリセルのしきい値電圧が変動する現象の発生を抑制することができる。この結果、不揮発性メモリの信頼性を向上することができる。
【０１５３】
次に、本実施の形態５における不揮発性メモリの動作について説明する。本実施の形態５におけるＭＯＮＯＳ型トランジスタの書き換え動作は、ＦＮトンネル電流を使用して実施する。具体的に、本実施の形態５では、例えば、図１５に示す構造において、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣの間に存在する電位障壁膜ＥＢ１を介して、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）と電荷蓄積膜ＥＣとの間にＦＮトンネル電流を流すことにより、電荷蓄積膜ＥＣに負電荷（電子）を出し入れするボトムトンネル方式について説明する。
【０１５４】
図１６は、本実施の形態５におけるＭＯＮＯＳ型トランジスタ（メモリセル）を行列状（アレイ状）に配置したメモリセルアレイを示す図である。図１６において、１行目の横方向に選択ゲート線ＣＧＬｄ１とメモリゲート線ＭＧＬ１が並行して延在しており、さらに、選択ゲート線ＣＧＬｓも横方向に並行して延在している。そして、２行目でも横方向に選択ゲート線ＣＧＬｄ２とメモリゲート線ＭＧＬ２と選択ゲート線ＣＧＬｓが並行して延在している。そして、１行目に配置されている選択ゲート線ＣＧＬｓと２行目に配置されている選択ゲート線ＣＧＬｓは電気的に接続されている。
【０１５５】
一方、１列目の縦方向にビット線Ｄ１が延在している。同様に、２５６列目の縦方向にビット線Ｄ２５６が延在している。図１６では、ビット線Ｄ１とビット線Ｄ２５６だけを図示しているが、実際には、ビット線Ｄ１とビット線Ｄ２５６の間には２５４本のビット線が縦方向に延在している。
【０１５６】
横方向に延在する選択ゲート線ＣＧＬｄ１およびメモリゲート線ＭＧＬ１と、縦方向に延在するビット線Ｄ１やビット線Ｄ２５６のそれぞれの交差領域にメモリセルＭＣ１、ＭＣ２が形成されている。このとき、メモリセルＭＣ１とメモリセルＭＣ２の間には２５４個のメモリセルが配置されている。
【０１５７】
また、横方向に延在する選択ゲート線ＣＧＬｄ２およびメモリゲート線ＭＧＬ２と、縦方向に延在するビット線Ｄ１やビット線Ｄ２５６のそれぞれの交差領域にメモリセルＭＣ３、ＭＣ４が形成されている。このとき、メモリセルＭＣ３とメモリセルＭＣ４の間には２５４個のメモリセルが配置されている。
【０１５８】
個々のメモリセルＭＣ１〜メモリセルＭＣ４は同様の構成をしているので、代表してメモリセルＭＣ１とメモリセルＭＣ２を取り上げて説明する。
【０１５９】
メモリセルＭＣ１は、メモリトランジスタＭＴと選択トランジスタＳＴ１と選択トランジスタＳＴ２とを有しており、メモリトランジスタＭＴを挟むように選択トランジスタＳＴ１と選択トランジスタＳＴ２が配置されている。このとき、選択トランジスタＳＴ１がソース線Ｓ側に配置され、選択トランジスタＳＴ２がビット線Ｄ１側に配置されている。
【０１６０】
同様に、メモリセルＭＣ２も、メモリトランジスタＭＴと選択トランジスタＳＴ１と選択トランジスタＳＴ２とを有しており、メモリトランジスタＭＴを挟むように選択トランジスタＳＴ１と選択トランジスタＳＴ２が配置されている。このとき、選択トランジスタＳＴ１がソース線Ｓ側に配置され、選択トランジスタＳＴ２がビット線Ｄ２５６側に配置されている。
【０１６１】
本実施の形態５では、ソース線ＳがメモリセルＭＣ１とメモリセルＭＣ２で共通となっている点が特徴である。これにより、メモリセルＭＣ１やメモリセルＭＣ２ごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓは、ビット線Ｄ１やビット線Ｄ２５６と並行するように配置されているのではなく、選択ゲート線ＣＧＬｄ１、選択ゲート線ＣＧＬｓやメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１〜メモリセルＭＣ２間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓは、メモリセルＭＣ３〜メモリセルＭＣ４とも共通化されている。
【０１６２】
本実施の形態５におけるメモリセルアレイ（不揮発性メモリ）は上記のように構成されており、まず、書き込み動作について説明する。
【０１６３】
図１６では、メモリセルＭＣ１〜メモリセルＭＣ２に情報を書き込む例について説明する。つまり、同一の選択ゲート線ＣＧＬｄ１に接続されている２５６個（一例）のメモリセルＭＣ１〜メモリセルＭＣ２（選択ページ）に情報を書き込む例について説明する。具体的に、例えば、メモリセルＭＣ１に情報「１」を書き込み、メモリセルＭＣ２に情報「０」を書き込むこととする。本実施の形態５では、情報「１」が記憶された状態とは、電荷蓄積膜に電子が蓄積されてメモリトランジスタＭＴのしきい値電圧が高くなっている状態を意味し、情報「０」が記憶された状態とは、電荷蓄積膜から電子が引き抜かれてメモリトランジスタＭＴのしきい値電圧が低くなっている状態を意味するものとする。つまり、本実施の形態５で、メモリセルの書き込み状態とは、電荷蓄積膜に負電荷が蓄積されている状態を示し、メモリセルの消去状態とは、書き込み状態よりも電荷蓄積膜に負電荷が蓄積されていない状態を示すと定義する。したがって、本実施の形態５では、情報「１」が記憶される状態を書き込み状態と呼び、情報「０」が記憶される状態を消去状態と呼ぶ。
【０１６４】
図１６に示すように、選択ゲート線ＣＧＬｄ１に「−５Ｖ」、メモリゲート線ＭＧＬ１に「１．５Ｖ」を印加し、選択ゲート線ＣＧＬｄ２に「−１０Ｖ」、メモリゲート線ＭＧＬ２に「−１０Ｖ」を印加する。そして、選択ゲート線ＣＧＬｓに「−１０Ｖ」を印加する。さらに、ウェルＷ１（半導体基板）に「−１０Ｖ」を印加する。また、共通するソース線Ｓに「−５Ｖ〜−１０Ｖ」を印加する。
【０１６５】
この状態で、メモリセルＭＣ１に情報「１」を書き込むために、ビット線Ｄ１に「−１０Ｖ」を印加する。この場合、ＦＮ（Fowler Nordheim）トンネル電流により、電子がメモリトランジスタＭＴにある電荷蓄積膜に注入されて、メモリセルＭＣ１に情報「１」が記憶される。このとき、選択トランジスタＳＴ２とメモリトランジスタＭＴはオンして、選択トランジスタＳＴ２とメモリトランジスタＭＴにチャネルが形成される。しかし、メモリセルＭＣ１では、ソース線Ｓの電位（−５Ｖ〜−１０Ｖ）に対し、選択ゲート線ＣＧＬｓの電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴ１はオフする。言い換えれば、選択トランジスタＳＴ１にはチャネルが形成されない。この結果、ビット線Ｄ１とソース線Ｓとは電気的に接続されない。
【０１６６】
一方、メモリセルＭＣ２に情報「０」を書き込むために、ビット線Ｄ２５６に「−５Ｖ」を印加する。この場合、電子が電荷蓄積膜に注入されないままであるので、メモリセルＭＣ３は消去状態を維持することになる。つまり、この場合のメモリセルＭＣ２には、情報「０」が書き込まれることになる。このとき、メモリセルＭＣ２では、ソース線Ｓの電位（−５Ｖ〜−１０Ｖ）に対し、選択ゲート線ＣＧＬｓの電位（−１０Ｖ）が低くなっているので、選択トランジスタＳＴ１はオフする。言い換えれば、選択トランジスタＳＴ１にはチャネルが形成されない。この結果、ビット線Ｄ２５６とソース線Ｓとは電気的に接続されない。
【０１６７】
このようにメモリセルＭＣ１〜メモリセルＭＣ２のようにページ単位で情報を書き込む場合、情報「１」を書き込むメモリセルには、ビット線に「−１０Ｖ」を印加する。一方、情報「０」を書き込むメモリセルには、ビット線に「−５Ｖ」を印加する。これにより、ページ単位で書き込み動作を行なうことができる。
【０１６８】
なお、上述した電圧条件では、メモリセルＭＣ３〜メモリセルＭＣ４に情報の書き込みは行なわれない。本実施の形態５では、メモリトランジスタＭＴを挟むように選択トランジスタＳＴ１と選択トランジスタＳＴ２が形成されている。これにより、メモリトランジスタＭＴを、ドレイン領域と半導体基板との境界や、ソース領域と半導体基板との境界に形成されるｐｎ接合から充分離れた位置に配置することができる。このため、所定の電圧印加条件により、上述したｐｎ接合で生成される正孔・電子対がメモリトランジスタＭＴの電荷蓄積膜ＥＣの内部へ到達しにくくなるので、誤書き込みや誤消去などのディスターブによって、メモリセルのしきい値電圧が変動する現象の発生を抑制することができる。この結果、不揮発性メモリの信頼性を向上することができる。
【０１６９】
ここで、本実施の形態５の特徴は、書き込みの対象となっているメモリセルＭＣ１やメモリセルＭＣ２において、選択トランジスタＳＴ１をオフした状態で書き込み動作を実施している点にある。これにより、例えば、情報「１」を書き込むメモリセルＭＣ１のビット線Ｄ１に「−１０Ｖ」を印加し、情報「０」を書き込むメモリセルＭＣ２のビット線Ｄ２５６に「−５Ｖ」を印加する場合であっても、ビット線Ｄ１とソース線Ｓが電気的に接続されず、かつ、ビット線Ｄ２５６とソース線Ｓが電気的に接続されないので、ソース線ＳをメモリセルＭＣ１とメモリセルＭＣ２で共通化することができるのである。つまり、選択ページ内のメモリセルにおいて、情報「１」を書き込むメモリセルのビット線の電位と、情報「０」を書き込むビット線の電位は異なるが、それぞれのメモリセルにおいて、ソース線側に配置されている選択トランジスタＳＴ１をオフ状態としているので、ソース線を共通化することができる。
【０１７０】
本実施の形態５は、ソース線Ｓ側に選択トランジスタＳＴ１を配置し、ビット線Ｄ１側やビット線Ｄ２５６側に選択トランジスタＳＴ２を配置し、かつ、選択トランジスタＳＴ１と選択トランジスタＳＴ２に挟まれるようにメモリトランジスタＭＴを配置するという構造上の特徴を有する。さらに、書き込みの対象となっているメモリセルＭＣ１やメモリセルＭＣ２において、選択トランジスタＳＴ１をオフした状態で書き込み動作を実施するという動作条件上の特徴も有する。本実施の形態５では、これらの特徴を組み合わせることにより、ソース線ＳをメモリセルＭＣ１やメモリセルＭＣ２で共通化することができる。このことは、メモリセルごとに電気的に独立したソース線をビット線と並行して延在させる必要がなくなり、メモリセルの縮小化を実現できることを意味する。すなわち、本実施の形態５によれば、メモリセルのサイズを縮小化することができる。さらに、本実施の形態５によれば、ディスターブも抑制することができ、不揮発性メモリの信頼性を向上させることができる。
【０１７１】
続いて、図１７を使用して消去動作について説明する。図１７では、メモリセルＭＣ１〜メモリセルＭＣ２に記憶されている情報を消去する例について説明する。つまり、メモリセルＭＣ１〜メモリセルＭＣ２からなる１ページ（選択ページ）に記憶されている情報を一括して消去する例について説明する。ここでいう消去とは、メモリセルＭＣ１〜メモリセルＭＣ２に記憶されている情報を「０」とすることを意味する。
【０１７２】
図１７に示すように、選択ゲート線ＣＧＬｄ１に「０Ｖ」、メモリゲート線ＭＧＬ１に「−１０Ｖ」を印加し、選択ゲート線ＣＧＬｄ２に「０Ｖ」、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。また、選択ゲート線ＣＧＬｓに「０Ｖ」を印加する。そして、ソース線Ｓに「０Ｖ」を印加し、ビット線Ｄ１〜ビット線Ｄ２５６に「０Ｖ」を印加する。このとき、ウェルＷ１に「０Ｖ」を印加する。
【０１７３】
すると、メモリセルＭＣ１〜メモリセルＭＣ２においては、ＦＮトンネル電流により、電子がメモリトランジスタＭＴにある電荷蓄積膜から半導体基板側（ウェルＷ１側）に引き抜かれて、メモリセルＭＣ１〜メモリセルＭＣ２に記憶されている情報が消去される。一方、上述した電圧条件では、メモリセルＭＣ３〜メモリセルＭＣ４において、消去動作は行なわれない。これにより、選択ページ単位で情報を消去することができる。
【０１７４】
次に、図１８を使用して読み出し動作について説明する。図１８では、メモリセルＭＣ１に記憶されている情報を読み出す例について説明する。つまり、読み出しは、１ビット単位で行なわれる。
【０１７５】
読み出し動作では、選択ゲート線ＣＧＬｄ１に「１．５Ｖ」を印加し、メモリゲート線ＭＧＬ１に「０Ｖ」を印加する。また、選択ゲート線ＣＧＬｄ２に「０Ｖ」を印加し、メモリゲート線ＭＧＬ２に「０Ｖ」を印加する。また、選択ゲート線ＣＧＬｓに「１．５Ｖ」を印加する。そして、ソース線Ｓに「０Ｖ」を印加する。また、ビット線Ｄ１に「１．５Ｖ」を印加し、それ以外のビット線に「０Ｖ」を印加する。
【０１７６】
この場合、メモリセルＭＣ１では、選択トランジスタＳＴ１がオンする。そして、メモリトランジスタＭＴに情報「０」が記憶されているとき（しきい値が低下している状態のとき）、メモリトランジスタＭＴがオンし、さらに、選択トランジスタＳＴ２もオンするので、メモリセルＭＣ１のビット線Ｄ１とソース線Ｓの間に電流が流れる。一方、メモリトランジスタＭＴに情報「１」が記憶されているとき（しきい値が上昇している状態のとき）、メモリトランジスタＭＴがオフするので、メモリセルＭＣ１のビット線Ｄ１とソース線Ｓの間に電流が流れない。
【０１７７】
これに対し、メモリセルＭＣ２とメモリセルＭＣ４では、ビット線Ｄ２５６とソース線Ｓとの間に電位差が発生していないので、メモリセルＭＣ２やメモリセルＭＣ４のメモリトランジスタＭＴに記憶されている情報の如何にかかわらず、ビット線Ｄ２５６とソース線Ｓとの間を電流が流れない。また、メモリセルＭＣ２においては、選択トランジスタＳＴ２がオフするため電流が流れない。
【０１７８】
したがって、上述した動作条件では、メモリセルＭＣ１だけを読み出し対象として選択することができる。このメモリセルＭＣ１では、メモリセルＭＣ１が書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルＭＣ１に流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルＭＣ１に流れる電流の有無を検出する。例えば、メモリセルＭＣ１に流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルＭＣ１が消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルＭＣ１は消去状態にあると判断できる。一方、メモリセルＭＣ１が書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【０１７９】
なお、本実施の形態５では、ボトムトンネル方式を使用して情報の書き換え動作を行なう例について説明したが、トップトンネル方式を使用して情報の書き換え動作を行なってもよい。
【０１８０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１８２】
１Ｓ  半導体基板
ＣＧ  選択ゲート電極
ＣＧＬ１  選択ゲート線
ＣＧＬ２  選択ゲート線
ＣＧＬｄ１  選択ゲート線
ＣＧＬｄ２  選択ゲート線
ＣＧＬｓ  選択ゲート線
ＣＧＳ  選択ゲート構造体
ＣＳ  シリサイド膜
ＣＧ１  選択ゲート電極
ＣＧ２  選択ゲート電極
ＣＧＳ１  選択ゲート構造体
ＣＧＳ２  選択ゲート構造体
ＤＲ  深い高濃度不純物拡散領域
ＤＲ１  ドレイン領域
Ｄ１  ビット線
Ｄ２  ビット線
Ｄ８  ビット線
Ｄ９  ビット線
Ｄ１６  ビット線
Ｄ２５６  ビット線
ＥＢ１  電位障壁膜
ＥＢ２  電位障壁膜
ＥＣ  電荷蓄積膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＭＣ１  メモリセル
ＭＣ１Ａ  メモリセル
ＭＣ１Ｂ  メモリセル
ＭＣ２  メモリセル
ＭＣ３  メモリセル
ＭＣ４  メモリセル
ＭＣ８Ａ  メモリセル
ＭＣ８Ｂ  メモリセル
ＭＣ９Ａ  メモリセル
ＭＣ９Ｂ  メモリセル
ＭＣ１６Ａ  メモリセル
ＭＣ１６Ｂ  メモリセル
ＭＧ  メモリゲート電極
ＭＧＬ１  メモリゲート線
ＭＧＬ２  メモリゲート線
ＭＧＳ  メモリゲート構造体
ＭＴ  メモリトランジスタ
ＮＲ  ｎ型半導体領域
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＷＬ  ｐ型ウェル
ＳＲ  深い高濃度不純物拡散領域
ＳＲ１  ソース領域
ＳＴ  選択トランジスタ
ＳＷ  サイドウォール
ＳＴ１  選択トランジスタ
ＳＴ２  選択トランジスタ
Ｓ  ソース線
Ｓ１  ソース線
Ｓ２  ソース線
Ｓ８  ソース線
Ｓ９  ソース線
Ｓ１６  ソース線
Ｗ１  ウェル
Ｗ２  ウェル
【図１】
2011129816.tif 000003
【図２】
2011129816.tif 000004
【図３】
2011129816.tif 000005
【図４】
2011129816.tif 000006
【図５】
2011129816.tif 000007
【図６】
2011129816.tif 000008
【図７】
2011129816.tif 000009
【図８】
2011129816.tif 000010
【図９】
2011129816.tif 000011
【図１０】
2011129816.tif 000012
【図１１】
2011129816.tif 000013
【図１２】
2011129816.tif 000014
【図１３】
2011129816.tif 000015
【図１４】
2011129816.tif 000016
【図１５】
2011129816.tif 000017
【図１６】
2011129816.tif 000018
【図１７】
2011129816.tif 000019
【図１８】
2011129816.tif 000020