(57)【要約】【課題】構成素子数を最小限に抑えて消費電流の増加を抑え、且つ過渡応答時のクロスオーバー歪を改善する。【解決手段】ＮチャネルＭＯＳトランジスタＭ１，Ｍ２，Ｍ６と、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５を備える出力回路において、ドレインとゲートがＭＯＳトランジスタＭ２のドレインおよびトランジスタＭ５のゲートに接続され、ソースがＭＯＳトランジスタＭ４のドレインに接続されたＭＯＳトランジスタＭ７を設けた。【選択図】図１
2011146972.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが第１の入力端子に接続され、ソースが第１の電源端子に接続された第１の導電型の第１のＭＯＳトランジスタと、ゲートが第２の入力端子に接続され、ソースが前記第１の電源端子に接続された第１の導電型の第２のＭＯＳトランジスタと、ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが第２の電源端子に接続された第２の導電型の第３のＭＯＳトランジスタと、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の電源端子に接続された第２の導電型の第４のＭＯＳトランジスタと、ソースが前記第２の電源端子に接続され、ドレインが出力端子に接続された第２の導電型の第５のＭＯＳトランジスタと、ゲートが前記第１の入力端子に接続され、ソースが前記第１の電源端子に接続され、ドレインが前記出力端子に接続された第１の導電型の第６のＭＯＳトランジスタとを備える出力回路において、
ドレインとゲートが前記第２のＭＯＳトランジスタのドレインおよび前記第５のトランジスタのゲートに接続され、ソースが前記４のＭＯＳトランジスタのドレインに接続された第２の導電型の第７のＭＯＳトランジスタを設けたことを特徴とする出力回路。
【請求項２】
請求項１に記載の出力回路において、
前記各ＭＯＳトランジスタをバイポーラトランジスタに置き換え、前記ゲートをベースに、前記ソースをエミッタに、前記ドレインをコレクタに置き換えたことを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器の出力段等を構成する出力回路に関するものである。
【背景技術】
【０００２】
従来、実装面積が小型で低消費電流を実現する出力回路として、図２に示すような回路構成が広く知られている(例えば、非特許文献１参照）。図２に示す出力回路において、Ｍ１，Ｍ２，Ｍ６はＮチャネルＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ５はＰチャネルＭＯＳトランジスタである。Ｖ＋は正電源端子、Ｖ-は負電源端子、ＩＮ＋，ＩＮ−は差動の入力端子、ＯＵＴは出力端子である。トランジスタＭ１，Ｍ２は入力段を、トランジスタＭ３，Ｍ４はカレントミラー回路を、トランジスタＭ５，Ｍ６は出力段を、それぞれ構成する。この出力回路は、入力端子ＩＮ＋，ＩＮ−に入力する電圧の差分により、トランジスタＭ５，Ｍ６のゲート電位が同相で駆動されることで、出力端子ＯＵＴに出力電圧が得られる。
【０００３】
この出力回路において、入力端子ＩＮ＋に負の入力電位が、入力端子ＩＮ−に正の入力電位がそれぞれ印加され、出力端子ＯＵＴからトランジスタＭ６に吸込み電流が流れる状態を考える。入力端子ＩＮ−に正の入力電位が印加されると、トランジスタＭ１，Ｍ６のゲート電位が高くなる。一方、入力端子ＩＮ＋に負の入力が印加されると、トランジスタＭ２のゲート電位が低くなり、トランジスタＭ５のゲート電位が高くなる。よって、出力端子ＯＵＴからトランジスタＭ６に吸込み電流が流れる。
【０００４】
このときは、トランジスタＭ１のゲート電位が高くなっている状態であり、トランジスタＭ１のドレイン電流は、ドレイン・ソース間電圧または素子サイズに制限されない限り、増加する。この電流が消費電流の増加に繋がる。
【０００５】
もうひとつの問題として、入力端子ＩＮ＋，ＩＮ−に正弦波やパルスのような過渡的な入力信号を互いに逆相で印加した場合、出力端子ＯＵＴに得られる出力電圧に、クロスオーバー歪が発生する問題がある。
【０００６】
図２において、入力端子ＩＮ＋に負の過渡信号が、入力端子ＩＮ−に正の過渡信号がそれぞれ印加された場合、上記で説明したように、出力端子ＯＵＴは吸込み電流を流す。このとき、トランジスタＭ１はドレイン電流を増加し、トランジスタＭ３，Ｍ４のゲート電位は低下する。一方、トランジスタＭ２のゲートには負の入力電位が印加されているため、そのトランジスタＭ２のドレイン電流は減少する。
【０００７】
これらの条件により、トランジスタＭ４のドレイン電位が高くなりトランジスタＭ５のゲート電位が高くなることで、トランジスタＭ５は完全にターンオフする。トランジスタＭ５がターンオフした状態から、瞬時に、入力端子ＩＮ＋が正の入力電位に、入力端子ＩＮ−が負の入力電位に切り換わった場合、トランジスタＭ５の素子特性により、完全にターンオフした状態からターンオンする際に、遅延が生じる。この遅延が出力端子ＯＵＴから出力する出力信号にクロスオーバー歪を発生させる。
【０００８】
以上の消費電流増加およびクロスオーバ歪の問題の解決を図った出力回路として、図３に示す出力回路がある。この回路は、トランジスタＭ１のドレインとトランジスタＭ３のドレイン間に、ＮチャネルＭＯＳトランジスタＭ１２を追加接続している。さらに、そのトランジスタＭ１２のゲートにゲートとドレインが接続されるＮチャネルＭＯＳトランジスタＭ１３、トランジスタＭ５のゲートにゲートが接続されるＰチャネルＭＯＳトランジスタＭ１４、および電流源Ｉ４を、正電源端子＋Ｖと負電源端子−Ｖの間に直列接続している。
【０００９】
この図３に示した出力回路では、入力端子ＩＮ−の電位が高く、入力端子ＩＮ＋の電位が低いとき、トランジスタＭ１のドレイン電流が大きくなり、トランジスタＭ３，Ｍ４のゲート電位が低下して、トランジスタＭ４のドレイン電圧が高くなり、トランジスタＭ１４のゲート電圧が高くなる。よって、トランジスタＭ１４のドレイン電圧が低くなり、トランジスタＭ１２，Ｍ１３のゲート電圧が低くなって、トランジスタＭ１２の内部抵抗が増大し、トランジスタＭ１のドレイン電流の増加が制限される。これにより、出力電流の吸込み時の消費電流の増加が改善される。
【００１０】
また、電流源Ｉ４の電流の値およびトランジスタＭ５，Ｍ１４の素子サイズ比を適宜設定することにより、出力電流の吸込み時におけトランジスタＭ５のドレイン電流を制御し、このときトランジスタＭ５をターンオフさせないようにできる。このため、出力電流の吸込みから吐出しに移行する際のクロスオーバー歪を改善することできる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】R.Jacob Baker "CMOS Circuit Design,Layout,and Simulation" second Edition,IEEE Press,pp.819,2005,USA
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、図３に示した出力回路は、図２の回路と比較して構成素子数が４個も増加しており、静止状態での消費電流削減を上回る消費電流の増大を招くという欠点がある。
【００１３】
本発明の目的は、構成素子数を最小限に抑えて消費電流の増加を抑え、且つ過渡応答時のクロスオーバー歪も改善した出力回路を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明の出力回路は、ゲートが第１の入力端子に接続され、ソースが第１の電源端子に接続された第１の導電型の第１のＭＯＳトランジスタと、ゲートが第２の入力端子に接続され、ソースが前記第１の電源端子に接続された第１の導電型の第２のＭＯＳトランジスタと、ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが第２の電源端子に接続された第２の導電型の第３のＭＯＳトランジスタと、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の電源端子に接続された第２の導電型の第４のＭＯＳトランジスタと、ソースが前記第２の電源端子に接続され、ドレインが出力端子に接続された第２の導電型の第５のＭＯＳトランジスタと、ゲートが前記第１の入力端子に接続され、ソースが前記第１の電源端子に接続され、ドレインが前記出力端子に接続された第１の導電型の第６のＭＯＳトランジスタとを備える出力回路において、ドレインとゲートが前記第２のＭＯＳトランジスタのドレインおよび前記第５のトランジスタのゲートに接続され、ソースが前記４のＭＯＳトランジスタのドレインに接続された第２の導電型の第７のＭＯＳトランジスタを設けたことを特徴とする。
【００１５】
請求項２にかかる発明は、請求項１に記載の出力回路において、前記各ＭＯＳトランジスタをバイポーラトランジスタに置き換え、前記ゲートをベースに、前記ソースをエミッタに、前記ドレインをコレクタに置き換えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、図３の回路に比べて構成素子数を大幅に抑えることができるので消費電流の増加を改善することができ、しかも出力電流の吸込みから吐出しに移行する際のクロスオーバー歪を改善することできる。すなわち、全体の消費電流を抑えつつ、出力過渡応答のクロスオーバー歪を改善することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明のひとつの実施例の出力回路を有する演算増幅器の回路図である。
【図２】従来の出力回路の回路図である。
【図３】従来の別の出力回路の回路図である。
【図４】本実施例の演算増幅器のパルス応答特性図である。
【発明を実施するための最良の形態】
【００１８】
図１は本発明のひとつの実施例であり、フォールデッドカスコード回路に本発明の出力回路を接続して構成した演算増幅器である。
【００１９】
図１において、ＶＩＮ−は反転入力端子、ＶＩＮ＋は非反転入力端子である。フォールデッドカスコード回路１０は、ＰチャネルＭＯＳトランジスタＭ８，Ｍ９、ＮチャネルＭＯＳトランジスタＭ１０，Ｍ１１、抵抗Ｒ１，Ｒ２、および電流源Ｉ１，Ｉ２，Ｉ３からなる。トランジスタＭ８，Ｍ９は差動入力段を、トランジスタＭ１０，Ｍ１１はゲート接地回路を構成する。このフォールデッドカスコード回路１０は一般的な回路であるので、これ以上の詳しい説明は省略する。
【００２０】
出力回路２０は、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２，Ｍ６、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７、抵抗Ｒ３からなる。図２で説明した出力回路と異なる点は、ソースがトランジスタＭ４のドレインに接続され、ドレインとゲートがトランジスタＭ５のゲートとトランジスタＭ２のドレインに接続されたＰチャネルＭＯＳトランジスタＭ７、およびトランジスタＭ２のソースに接続された電流調整用の抵抗Ｒ３が追加されている点である。抵抗Ｒ３は電流調整用である。
【００２１】
次に、上記構成における演算増幅器の動作について説明する。まず、反転入力端子ＶＩＮ−に正の電圧、非反転入力端子ＶＩＮ＋に負の電圧が印加され、非反転入力端子ＶＩＮ＋よりも反転入力端子ＶＩＮ−の電位が高い状態であるすると、前段回路は一般的なフォールデッドカスコード回路１０であるので、出力回路２０の入力端子ＩＮ−の電位が高くなり、入力端子ＩＮ＋の電位が低くなる。
【００２２】
次に、上記構成における出力回路２０の動作について説明する。ここでは、図１を用いて吸込み動作時の直流特性における出力静止電流を説明する。出力回路２０のトランジスタＭ６を流れる出力静止電流Ｉｏは負帰還の効果により決定され、次式で与えられる。ｋ’は係数、Ｗ５／Ｌ５はトランジスタＭ５のサイズ比、Ｖsg5はトランジスタＭ５のソース・ゲート間電圧、Ｖｔは閾値電圧である。
2011146972.tif 000003
【００２３】
Ｖsg7をトランジスタＭ７のソース・ゲート間電圧、Ｖsd4をトランジスタＭ４のソース・ドレイン間電圧とすると、トランジスタＭ５のソース・ゲート間電圧Ｖsg5は、
2011146972.tif 000004
であたえられるので、式（1）は、
2011146972.tif 000005
となる。
【００２４】
また、Ｖsd4＝Ｒon4×Ｉd2である。ここで、Ｒon5はトランジスタＭ４の導通時の線形抵抗値、Ｉd2はトランジスタＭ２のドレイン電流である。従って、式(２）は、次式のように与えられる。
2011146972.tif 000006
【００２５】
また、Ｒon4は次式で与えられる。
2011146972.tif 000007
Ｗ４／Ｌ４はトランジスタＭ４のサイズ比、Ｖsg4はトランジスタＭ５のソース・ゲート間電圧である。
【００２６】
また、Ｖsg3をトランジスタＭ３のソース・ゲート間電圧とすると、Ｖsg4＝Ｖsg3であり、次式で与えられる。
2011146972.tif 000008
Ｗ３／Ｗ３はトランジスタＭ３のサイズ比、Ｉd1はトランジスタＭ１のドレイン電流である。
【００２７】
このＩd1は次式で与えられる。
2011146972.tif 000009
Ｗ１／Ｌ１はトランジスタＭ１のサイズ比、Ｗ６／Ｌ６はトランジスタＭ６のサイズ比である。
【００２８】
以上の結果、式(７)を式(６)に代入し、式(６)を式(５)に代入し、式(５)を式(４)に代入すれば、次式を得ることができる。
2011146972.tif 000010
この式(８)は、両辺に出力静止電流Ｉｏが介在し、負帰還の効果で出力静止電流が決まることを示す。
【００２９】
次に、上記構成における過渡応答特性について、図１を参照して説明する。まず、前提条件として、回路全体を、入力端子ＶＩＮ−と出力端子ＯＵＴを接続し、入力端子ＶＩＮ＋を入力とするボルテージフォロワ構成に接続し、入力端子ＶＩＮ＋に過渡的な信号である正弦波又はパルスのような入力信号を印加する。以下、出力端子ＯＵＴが吸込み電流を流している状態の動作を説明する。
【００３０】
吸込み電流出力時には、トランジスタＭ６のゲート電圧およびトランジスタＭ１のゲート電圧が高くなり、トランジスタＭ１のドレイン電流が大きくなり、トランジスタＭ３およびＭ４のゲート電位が低下する。トランジスタＭ４のゲート電位が低下することで、トランジスタＭ４のドレイン電位が高くなる。一方、トランジスタＭ２のゲート電圧は低下し、トランジスタＭ２のドレイン電流が減少し、トランジスタＭ７のゲート電位が上昇する。トランジスタＭ７のソース・ゲート間電圧Ｖsg7は、トランジスタＭ２のドレイン電流Ｉd2で決定され、次式で与えられる。Ｗ７／Ｌ７はトランジスタＭ７のサイズ比である。
2011146972.tif 000011
【００３１】
そして、トランジスタＭ５のソース・ゲート間電圧Ｖsg5は、前記した式(２）で与えられる。
2011146972.tif 000012
【００３２】
従って、トランジスタＭ５のソース・ゲート間電圧Ｖsg5は、本発明において追加したトランジスタＭ７の効果により、トランジスタＭ２のドレイン電流Ｉd2およびトランジスタＭ７のトランジスタサイズ（Ｌ７／Ｗ７）により制御でき、電流吸込み時において、トランジスタＭ５を完全にターンオフはさせずに、出力が電流吸込みから電流吐出しに移行する際のクロスオーバー歪を改善することができる。
【００３３】
このように、本発明の出力回路では、図３に示した従来回路と比較して、素子点数を最小限に抑えて無駄な電流経路を無くしたことで消費電流の増加を抑え、且つトランジスタＭ７によりクロスオーバー歪を改善している。
【００３４】
図４に、本発明の効果を表す特性として、図１の演算増幅回路と図２の従来回路を図１のフォールデッドカスコード回路１０の後段に接続したときのパルス応答特性を示す。この特性は、シミュレーションで得たものであり、その条件は、両者ともボルテージフォロワ構成において、正電源端子Ｖ＋＝１.５Ｖ、負電源端子Ｖ−＝−１.５Ｖ、電圧ゲインＧｖ＝０ｄＢ、図示しない負荷抵抗ＲＬ＝１０ｋΩ、図示しない負荷容量ＣＬ＝２０ｐＦ、周囲温度Ｔａ＝２５℃である。本発明の出力回路では、従来回路と比較して大幅にクロスオーバー歪が改善されている。
【００３５】
なお、以上において、使用する部材、配置、接続等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。例えば、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２，Ｍ６，Ｍ１０，Ｍ１１をＰチャネルトランジスタに、ＰチャネルＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ７，Ｍ８，Ｍ９をＮチャネルトランジスタに置き換えることもできる。この場合は、正電源端子＋Ｖと負電源端子−Ｖを逆にすればよい。また、ＭＯＳトランジスタＭ１〜Ｍ１１はバイポーラトランジスタに置き換えることができる。この場合、ゲートはベースに、ドレインはコレクタに、ソースはエミッタに置き換えられる。
【図１】
2011146972.tif 000013
【図２】
2011146972.tif 000014
【図３】
2011146972.tif 000015
【図４】
2011146972.tif 000016