(57)【要約】【課題】ＳＲＡＭ回路の動作速度を向上させる。【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。【選択図】図２５
2011155275.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴの上部に第１絶縁膜を介して形成された第１導電膜と、
前記第１導電膜の上部に形成され、かつ前記第１導電膜を介して前記ＭＩＳＦＥＴに電気的に接続される縦型ＭＩＳＦＥＴと、
前記縦型ＭＩＳＦＥＴの上部に第２絶縁膜を介して形成され、かつ前記縦型ＭＩＳＦＥＴに電気的に接続される第２導電膜と、
を有し、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１導電膜と同層の導電膜によって、周辺回路用ＭＩＳＦＥＴ間を電気的に接続する配線が形成される半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導電膜は金属膜を含み、
前記第１導電膜は、バリア膜を介して前記縦型ＭＩＳＦＥＴに電気的に接続される半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２導電膜と同層の導電膜によって、前記周辺回路用ＭＩＳＦＥＴ間を電気的に接続する配線が形成される半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２導電膜と同層の導電膜によって、前記周辺回路用ＭＩＳＦＥＴ間を電気的に接続する配線が形成される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリセルを縦型ＭＩＳＦＥＴを用いて構成したＳＲＡＭ（Static Random Access Memory）を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
汎用の大容量半導体記憶装置の一種であるＳＲＡＭ（Static Random Access Memory）は、例えば４個のｎチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor-Field-Effect-Transistor）と２個のｐチャネル型ＭＩＳＦＥＴとでメモリセルを構成している。しかし、この種のいわゆる完全ＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）型ＳＲＡＭは、半導体基板の主面に６個のＭＩＳＦＥＴを平面的に配置するので、メモリセルサイズの縮小が困難である。すなわち、ＣＭＯＳを形成するためのｐおよびｎ型ウエル領域およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを分離するウエル分離領域が必要となる完全ＣＭＯＳ型ＳＲＡＭは、メモリセルサイズの縮小が困難である。
【０００３】
そこで、６個のＭＩＳＦＥＴで構成したＳＲＡＭセルについて、例えば特許文献１（特開平８−８８３２８号公報）に記載されているように、メモリセルを構成するＭＩＳＦＥＴの一部を溝の側壁にチャネル部を形成し、溝を埋め込むようにゲートを形成したＭＩＳＦＥＴを用いて構成することによって、メモリセルサイズの縮小を図る技術が提案されているが、この場合、溝を埋め込むように形成されたゲートは、ＭＩＳＦＥＴ上を絶縁膜を介してパターニングにより形成された導電膜で構成され、かつ他のＭＩＳＦＥＴに接続されるので、フォトリソグラフィーのための合わせ余裕を含めたスペースを必要とし、メモリセルサイズが増大する。
【０００４】
また、例えば特許文献２（特開平５−２０６３９４号公報）に記載されているように４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴを半導体基板上に並べて配置する完全ＣＭＯＳ型ＳＲＡＭの場合は、トランジスタ６個分のスペースを必要とし、メモリセルサイズが増大すると共に、製造工程が複雑になる。
【０００５】
また、縦型トランジスタについては、例えば特許文献３（特開平１１−８７５４１号公報）に記載されている。この公報に示されるように、縦型トランジスタのソース、ドレインおよびゲートは、縦型トランジスタを覆う絶縁膜に形成された接続孔を介して絶縁膜上に形成された金属配線層に電気的に接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−８８３２８号公報
【特許文献２】特開平５−２０６３９４号公報
【特許文献３】特開平１１−８７５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、この種の縦型トランジスタを検討した結果、この縦型トランジスタでは、ソース、ドレインおよびゲートを金属配線層に接続するために基板の主面と平行な平面に配置するので、その延在方向にそれぞれの領域が必要となり、また縦型トランジスタに接続する金属配線層の配置などの領域が必要となり、トランジスタサイズが増大する恐れがあることを見出した。
【０００８】
本発明の目的は、ＳＲＡＭのメモリセルサイズを縮小することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の好ましい一態様である半導体装置は、
半導体基板の主面に形成されたＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴの上部に第１絶縁膜を介して形成された第１導電膜と、
前記第１導電膜の上部に形成され、かつ前記第１導電膜を介して前記ＭＩＳＦＥＴに電気的に接続される縦型ＭＩＳＦＥＴと、
前記縦型ＭＩＳＦＥＴの上部に第２絶縁膜を介して形成され、かつ前記縦型ＭＩＳＦＥＴに電気的に接続される第２導電膜とを有し、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１導電膜と同層の導電膜によって、周辺回路用ＭＩＳＦＥＴ間を電気的に接続する配線が形成されるものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１３】
ＳＲＡＭのメモリセルを４個のＭＩＳＦＥＴとそれらの上部に形成した２個の縦型ＭＩＳＦＥＴとで構成することにより、メモリセルサイズを大幅に縮小することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭの要部平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭの要部断面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図２３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図２５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図２７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図３０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図３４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図３８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図４６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図４９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図５５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図５８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図５９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図６０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図６２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６６】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６７】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７６】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７７】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８６】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８７】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図８９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図９１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９６】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部拡大断面図である。
【図９７】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図９９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１００】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１０１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１０２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１０３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１０４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１０５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１０６】本発明の他の実施の形態であるＳＲＡＭの製造に用いるフォトマスクの要部平面図である。
【図１０７】本発明の他の実施の形態であるＳＲＡＭの製造に用いるフォトマスクの要部平面図である。
【図１０８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１０９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図１に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されている。
【００１７】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。この縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、周知の完全ＣＭＯＳ型ＳＲＡＭにおける負荷ＭＩＳＦＥＴに相当するものであるが、通常の負荷ＭＩＳＦＥＴとは異なり、後述するような縦型構造で構成されており、かつ駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）形成領域の上部に配置されている。
【００１８】
メモリセル（ＭＣ）の駆動用ＭＩＳＦＥＴ（ＤＲ１）および縦型ＭＩＳＦＥＴ（ＳＶ１）は第１のインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴ（ＤＲ２）および縦型ＭＩＳＦＥＴ（ＳＶ２）は第２のインバータＩＮＶ２を構成している。これら一対のインバータＩＮＶ１、ＩＮＶ２はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００１９】
すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ１）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ２）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動用ＭＩＳＦＥＴ（ＤＲ２）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ１）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【００２０】
上記フリップフロップ回路の一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースは、基準電圧（Ｖss）よりも電位の高い例えば３Ｖの電源電圧（Ｖdd）を供給する電源電圧線（Ｖdd）に電気的に接続され、他端、すなわち２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のソースは、例えば０Ｖの基準電圧（Ｖss）を供給する基準電圧線（Ｖss）に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ、Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【００２１】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖdd）を印加し、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにして一対の蓄積ノード（Ａ、Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖdd）を印加して、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖdd）に接続し、他方を基準電圧（Ｖss）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のＯＮ、ＯＦＦを反転させる。
【００２２】
図２は、上記メモリセル（ＭＣ）の具体的な構造を示す平面図、図３の左側部分は、図２のＡ−Ａ’線に沿った断面図、中央部分は、図２のＢ−Ｂ’線に沿った断面図、右側部分は、図２のＣ−Ｃ’線に沿った断面図である。なお、図２に示す４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域（メモリセル形成領域）を示しているが、この（＋）印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図２は、図を解り易くするためにメモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
【００２３】
例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面には、ｐ型ウエル４が形成されている。このｐ型ウエル４の素子分離溝２によって周囲を規定された活性領域（Ｌ）には、メモリセル（ＭＣ）の一部を構成する２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成されている。素子分離溝２には、例えばシリコン酸化膜などからなる絶縁膜３が埋め込まれ、素子分離部を構成している。
【００２４】
なお、図示しないが、周辺回路領域の基板１のｎ型ウエル５とｐ型ウエルに、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴが構成される。周辺回路用ＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。
【００２５】
図２に示すように、活性領域（Ｌ）は、図の縦方向（Ｙ方向）に延在する略長方形の平面パターンを有しており、メモリセル１個の占有領域には、２個の活性領域（Ｌ、Ｌ）が互いに平行に配置されている。２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のうち、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）は、一方の活性領域（Ｌ）に形成され、それらのソース、ドレインの一方を互いに共有している。また、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）は、他方の活性領域（Ｌ）に形成され、それらのソース、ドレインの一方を互いに共有している。
【００２６】
一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動ＭＩＳＦＥＴ（ＤＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。これにより、メモリセルサイズを縮小できる。また、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は図の縦方向（Ｙ方向）に隣接して配置され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部に、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースに電気的に接続される電源電圧線（Ｖdd）９０が図の縦方向（Ｙ方向）に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線（Ｖdd）９０と相補性データ線ＢＬＴ、ＢＬＢとを同じ配線層に形成し、図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向（Ｘ方向）において、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）との間の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を配置するとともに、図の横方向（Ｘ方向）において、相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を配置することによりメモリセルサイズを縮小できる。
【００２７】
転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ａと、ゲート電極７Ａの両側のｐ型ウエル４に形成されたｎ＋型半導体領域１４（ソース、ドレイン）とによって構成されている。また、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ｂと、ゲート電極７Ｂの両側のｐ型ウエル４に形成されたｎ＋型半導体領域１４（ソース、ドレイン）とによって構成されている。
【００２８】
転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインとはｎ＋型半導体領域１４により一体に形成され、このｎ＋型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。また駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成され、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間導電層４２が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ１）ドレインであるｎ＋型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間導電層４２とを介して互いに電気的に接続されている。
【００２９】
転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインとはｎ＋型半導体領域１４により一体に形成され、このｎ＋型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成されて、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間導電層４３が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインであるｎ＋型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間導電層４３とを介して互いに電気的に接続されている。
【００３０】
プラグ２８は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成され、中間導電層４２、４３は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成される。このように、中間導電層４２、４３を金属膜で構成することにより、抵抗を低減でき、メモリセルの特性を向上できる。
【００３１】
また、後述するようにプラグ２８および中間導電層４２、４３と同層のプラグ２８および中間導電層４６、４７により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となる。また、中間導電層４６、４７を金属膜で構成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。すなわち、後述するように、上層に形成される金属（メタル）配線層８９は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも上部に形成されるので、その上層の金属配線層８９のみで、ＭＩＳＦＥＴ間の電気的接続を行う場合よりも、配線の自由度を向上できるとともに、高集積化できる。
【００３２】
駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ１）が形成され、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ２）が形成されている。
【００３３】
縦型ＭＩＳＦＥＴ（ＳＶ１）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ１）と、この積層体（Ｐ１）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ５５およびバリア層４８を介して前記中間導電層４２に接続されており、さらにこの中間導電層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとに電気的に接続されている。
【００３４】
縦型ＭＩＳＦＥＴ（ＳＶ２）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ２）と、この積層体（Ｐ２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴ（ＳＶ２）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ５５およびバリア層４８を介して前記中間導電層４３に接続されており、さらにこの中間導電層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のソースであるｎ＋型半導体領域１４、と駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとに電気的に接続されている。
【００３５】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、シリコン膜で形成されたｐチャネル型ＭＩＳＦＥＴで構成される。
【００３６】
また、プラグ５５を構成するシリコン膜は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の下部半導体層５７を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、成膜時または成膜後にホウ素をドープして、ｐ型シリコン膜で構成される。
【００３７】
ソースである下部半導体層５７はシリコン膜で形成されているので、シリコン膜（プラグ５５）とタングステンからなる中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐために、それらの間にバリア層４８を設けている。これにより、タングステンからなる中間導電層４２、４３の上部に、シリコン膜で形成される下部半導体層５７、中間半導体層５８、上部半導体層５９を形成でき、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を中間導電層４２、４３の上部に形成できる。すなわち、中間導電層４２、４３は、タングステン（Ｗ）等の金属膜で構成し、バリア層４８を介して中間導電層４２、４３の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【００３８】
なお、バリア層４８は、例えばＷＮ膜、Ｔｉ膜、ＴｉＮ膜の単層膜、またはＷＮ膜とＷ膜との積層膜、ＴｉＮ膜とＷ膜との積層膜など、それらの膜を２種類以上積層した積層膜で構成される。
【００３９】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれのゲート電極６６は、四角柱状の積層体（Ｐ１、Ｐ２）のそれぞれの側壁を囲むように形成される。なお、後述するように、ゲート電極６６は、サイドウォール状に、四角柱状の積層体（Ｐ１、Ｐ２）に対して自己整合的に形成される。
【００４０】
このように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ソース、基板（チャネル領域）、ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＩＳＦＥＴを構成する。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル長方向は基板の主面に対して垂直な方向であり、チャネル長は基板の主面に対して垂直な方向における下部半導体層５７と上部半導体層５９との間の長さで規定される。縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル幅を大きくすることができる。
【００４１】
縦型ＭＩＳＦＥＴ（ＳＶ１）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１（５１ｂ）に電気的に接続されている。後述するように縦型ＭＩＳＦＥＴ（ＳＶ１）のゲート電極６６を四角柱状の積層体（Ｐ１）に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面がゲート引き出し電極５１（５１ｂ）に対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。
【００４２】
このゲート引き出し電極５１（５１ｂ）の上部にはプラグ８０が埋め込まれたスルーホール７５が形成されている。また、このプラグ８０は、その一部が前記中間導電層４３に接続されており、縦型ＭＩＳＦＥＴＳ（ＳＶ１）のゲート電極６６は、ゲート引き出し電極５１（５１ｂ）、プラグ８０、中間導電層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとに電気的に接続されている。後述するようにプラグ８０は、プラグ８０より上層の配線とは電気的に接続されず、相補性データ線ＢＬＴが平面的にみてプラグ８０と重なるように、プラグ８０の上部を図の縦方向（Ｙ方向）に延在して配置される。このように、プラグ８０の底部を用いて、ゲート引き出し電極５１（５１ｂ）と中間導電層４３とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ８０の上部に相補性データ線ＢＬＴを配置することができ、メモリセルサイズを縮小できる。
【００４３】
縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１（５１ａ）に電気的に接続されている。後述するように縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６を四角柱状の積層体（Ｐ２）に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面がゲート引き出し電極５１（５１ａ）に対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。
【００４４】
上記ゲート引き出し電極５１（５１ａ）の上部にはプラグ８０が埋め込まれたスルーホール７４が形成されている。また、このプラグ８０は、その一部が前記中間導電層４２に接続されており、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６は、ゲート引き出し電極５１（５１ａ）、プラグ８０、中間導電層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとに電気的に接続されている。
【００４５】
後述するようにプラグ８０は、プラグ８０より上層の配線（金属配線層）とは電気的に接続されず、相補性データ線ＢＬＢが平面的にみてプラグ８０と重なるように、プラグ８０の上部を延在して配置される。このように、プラグ８０の底部を用いて、ゲート引き出し電極５１（５１ａ）と中間導電層４２とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ８０の上部に相補性データ線ＢＬＢを配置することができ、メモリセルサイズを縮小できる。プラグ８０は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成される。
【００４６】
このように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面が導電膜であるゲート引き出し電極５１（５１ａ、５１ｂ）に接触するように、ゲート引き出し電極５１（５１ａ、５１ｂ）に対して自己整合的にサイドウォール状に接続される。これにより、メモリセルサイズを縮小できる。
【００４７】
前記駆動ＭＩＳＦＥＴの上部に絶縁膜を介して形成された前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）は、ゲート（６６）の下部で下層の導電膜あるゲート引き出し電極５１（５１ａ、５１ｂ）に電気的に接続される。また、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）と、前記駆動ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（７Ｂ）またはドレイン（１４）との間の電流パスは、導電膜であるゲート引き出し電極５１（５１ａ、５１ｂ）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）の下部を経由して形成される。すなわち、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）は、ゲート引き出し電極５１（５１ａ、５１ｂ）に対して自己整合的に接続され、かつそのゲート（６６）の下部において、電流パスが基板の主面に対して垂直方向に流れるように、ゲート引き出し電極５１（５１ａ、５１ｂ）、導電膜である中間導電層４２、４３、プラグ２８を経由し、その下部に形成される前記駆動ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される。すなわち、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）は、プラグ２８の上部に、プラグ２８および前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【００４８】
また、プラグ８０はプラグ２８の上部に、プラグ２８とプラグ８０とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【００４９】
縦型ＭＩＳＦＥＴ（ＳＶ１）の一部を構成する積層体（Ｐ１）および縦型ＭＩＳＦＥＴ（ＳＶ２）の一部を構成する積層体（Ｐ２）のそれぞれの上部には、層間絶縁膜を介して電源電圧線（Ｖdd）９０が形成されている。電源電圧線（Ｖdd）９０は、積層体（Ｐ１）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ１）の上部半導体層（ソース）５９と電気的に接続され、かつ積層体（Ｐ２）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ２）の上部半導体層（ソース）５９と電気的に接続されている。
【００５０】
上記電源電圧線（Ｖdd）９０と同じ配線層には、相補性データ線ＢＬＴ、ＢＬＢが形成されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、図２のＹ方向に沿って平行に延在している。すなわち、相補性データ線ＢＬＴは、平面的に見て一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と重なるように転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）の上部を図２のＹ方向に沿って延在するように配置される。相補性データ線ＢＬＢは、平面的に見て他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）と重なるように転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）の上部を図２のＹ方向に沿って延在するように配置される。これにより、メモリセルサイズを縮小できる。
【００５１】
相補性データ線ＢＬＴは、前記プラグ８５と同層のプラグ８５、前記プラグ８０と同層のプラグ８０、前記中間導電層４２、４３と同層の中間導電層４４、および前記プラグ２８と同層のプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレイン（ｎ＋型半導体領域１４）の他方と電気的に接続されている。また、相補性データ線ＢＬＢは、前記プラグ８５と同層のプラグ８５、前記プラグ８０と同層のプラグ８０、前記中間導電層４２、４３と同層の中間導電層４４、および前記プラグ２８と同層のプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレイン（ｎ＋型半導体領域１４）の他方と電気的に接続されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。
【００５２】
このように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は図の縦方向（Ｙ方向）に隣接して配置され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部に、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースに電気的に接続される電源電圧線（Ｖdd）９０が図の縦方向（Ｙ方向）に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線（Ｖdd）９０と相補性データ線ＢＬＴ、ＢＬＢとを同じ配線層に形成し、図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向（Ｘ方向）において、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）との間の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を配置し、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部に図の縦方向（Ｙ方向）に延在する電源電圧線（Ｖdd）９０を配置し、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢを配置することにより、メモリセルサイズを縮小できる。
【００５３】
上記電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢの上層には、絶縁膜９３を介して、図２のＸ方向に沿って平行に延在するワード線（ＷＬ）および基準電圧線（Ｖss）９１が形成されている。ワード線（ＷＬ）は、図２のＹ方向において、基準電圧線（Ｖss）９１の間に配置される。ワード線（ＷＬ）は、前記プラグや中間導電層と同層のプラグおよび中間導電層を介して転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａと電気的に接続され、基準電圧線（Ｖss）９１は、同じく前記プラグや中間導電層と同層のプラグおよび中間導電層を介して駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のｎ＋型半導体領域（ソース）１４に電気的に接続されている。ワード線（ＷＬ）および基準電圧線（Ｖss）９１は、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。
【００５４】
プラグ８０、８５、電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢと同層のプラグ８０、８３、８５および第１金属配線層８９により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。図示しないプラグ、基準電圧線９１（Ｖss）、ワード線（ＷＬ）と同層のプラグおよび第２金属配線層により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。第１金属配線層８９と第２金属配線層とは図示しないプラグにより電気的に接続される。
【００５５】
このように、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピード向上できる。
【００５６】
このように、本実施の形態のＳＲＡＭは、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を基板１のｐ型ウエル４に形成し、これら４個のＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の上部に２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成している。
【００５７】
この構成により、メモリセルの占有面積は、実質的に４個のＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の占有面積に相当するので、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べて１個のメモリセルの占有面積を縮小することができる。また、本実施の形態のＳＲＡＭは、ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を４個のＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の上方に形成するので、ｐチャネル型の縦型ＭＩＳＦＥＴを基板のｎ型ウエルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウエルとｎ型ウエルとを分離する領域が不要である。従って、メモリセルの占有面積をさらに縮小することができるので、高速、大容量のＳＲＡＭを実現することができる。
【００５８】
次に、図４〜図６１を用いて本実施の形態のＳＲＡＭのさらに詳細な構造をその製造方法と共に説明する。ＳＲＡＭの製造方法を説明する各断面図において、符号Ａ、Ａ’を付した部分は、前記図２のＡ−Ａ’線に沿ったメモリセルの断面、符号Ｂ、Ｂ’を付した部分は、前記図２のＢ−Ｂ’線に沿ったメモリセルの断面、符号Ｃ、Ｃ’を付した部分は、前記図２のＣ−Ｃ’線に沿ったメモリセルの断面、その他の部分は、周辺回路領域の一部の断面を示している。ＳＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構成されるが、これら２種類のＭＩＳＦＥＴは、導電型が互いに逆になっていることを除けば、ほぼ同一の構造を有しているので、図にはその一方（ｐチャネル型ＭＩＳＦＥＴ）のみを示す。ＳＲＡＭの製造方法を説明する各平面図（メモリアレイの平面図）には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。また、各平面図中、４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示している。なお、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。
【００５９】
まず、図４および図５に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、例えば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。この素子分離溝２を形成することにより、メモリアレイの基板１の主面には、素子分離溝２によって周囲を規定された島状の活性領域（Ｌ）が形成される。
【００６０】
次に、図６に示すように、例えば基板１の一部にリン（Ｐ）をイオン注入し、他の一部にホウ素（Ｂ）をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル４およびｎ型ウエル５を形成する。同図に示すように、メモリアレイの基板１には、ｐ型ウエル４のみが形成され、ｎ型ウエル５は形成されない。一方、周辺回路領域の基板１には、ｎ型ウエル５と図示しないｐ型ウエルとが形成される。
【００６１】
次に、図７に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、例えば酸化シリコンからなる膜厚３ｎｍ〜４ｎｍ程度のゲート絶縁膜６を形成する。続いて、図８に示すように、例えばｐ型ウエル４のゲート絶縁膜６上に導電膜としてｎ型多結晶シリコン膜７ｎを形成し、ｎ型ウエル５のゲート絶縁膜６上に導電膜としてｐ型多結晶シリコン膜７ｐを形成した後、ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐのそれぞれの上部にキャップ絶縁膜として例えばＣＶＤ法で酸化シリコン膜８を堆積する。
【００６２】
ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐを形成するには、例えばゲート絶縁膜６上にＣＶＤ法でノンドープの多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、ｐ型ウエル４上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にリン（またはヒ素）をイオン注入し、ｎ型ウエル５上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にホウ素をイオン注入する。
【００６３】
次に、図９および図１０に示すように、ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐを例えばドライエッチングすることにより、メモリアレイのｐ型ウエル４上にｎ型多結晶シリコン膜７ｎからなるゲート電極７Ａ、７Ｂを形成し、周辺回路領域のｎ型ウエル５上にｐ型多結晶シリコン膜７ｐからなるゲート電極７Ｃを形成する。図示はしないが、周辺回路領域のｐ型ウエル４上には、ｎ型多結晶シリコン膜７ｎからなるゲート電極が形成される。
【００６４】
ゲート電極７Ａは、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極を構成し、ゲート電極７Ｂは、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極を構成する。また、ゲート電極７Ｃは、周辺回路のｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する。図９に示すように、メモリアレイに形成されたゲート電極７Ａ、７Ｂは、同図のＸ方向に延在する長方形の平面パターンを有しており、Ｙ方向の幅、すなわちゲート長は、例えば０．１３〜０．１４μｍである。
【００６５】
ゲート電極７Ａ、７Ｂ、７Ｃを形成するには、例えばフォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜８をゲート電極７Ａ、７Ｂ、７Ｃと同じ平面形状となるようにパターニングし、続いて、パターニングした酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐをドライエッチングする。酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにして酸化シリコン膜８と多結晶シリコン膜（７ｎ、７ｐ）を連続してエッチングする場合に比べて、微細なゲート長を有するゲート電極７Ａ、７Ｂ、７Ｃを精度よくパターニングすることができる。
【００６６】
次に、図１１に示すように、例えばｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域９を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域１０を形成する。ｎ−型半導体領域９は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ(lightly doped drain)構造にするために形成し、ｐ−型半導体領域１０は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【００６７】
次に、図１２に示すように、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３を形成するには、例えば基板１上にＣＶＤ法で酸化シリコン膜および窒化シリコン膜を堆積した後、この窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。このとき、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの上面を覆う酸化シリコン膜８および基板１の表面の酸化シリコン膜（ゲート絶縁膜６）をエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの表面、およびｎ−型半導体領域９、ｐ−型半導体領域１０のそれぞれの表面を露出させる。
【００６８】
次に、図１３に示すように、ｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。メモリアレイのｐ型ウエル４に形成されたｎ＋型半導体領域１４は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレインを構成し、周辺回路領域のｎ型ウエル５に形成されたｐ＋型半導体領域１５は、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。また、周辺回路領域の図示しないｐ型ウエルには、ｎ型の不純物としてリンまたはヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する比較的高濃度のｎ＋型半導体領域を形成する。
【００６９】
次に、図１４に示すように、例えば基板１上にスパッタリング法でコバルト（Ｃｏ）膜１７を堆積する。続いて、図１５に示すように、基板１を熱処理してＣｏ膜１７とゲート電極７Ａ、７Ｂ、７Ｃとの界面、およびＣｏ膜１７と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜１７をエッチングで除去する。これにより、ゲート電極７Ａ、７Ｂ、７Ｃの表面とソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面とにシリサイド層であるＣｏシリサイド層１８が形成される。図１５および図１６に示すように、ここまでの工程により、メモリアレイにｎチャネル型の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）およびｎチャネル型ＭＩＳＦＥＴ（図示せず）が形成される。
【００７０】
図１６に示すように、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動ＭＩＳＦＥＴ（ＤＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【００７１】
次に、図１７に示すように、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２、Ｑｐ）を覆う絶縁膜として、例えばＣＶＤ法で窒化シリコン膜１９および酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。
【００７２】
次に、図１８および図１９に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａの上部にコンタクトホール２１を形成し、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ｂの上部にコンタクトホール２２を形成する。また、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール２３、２４、２５を形成し、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７Ｃおよびソース、ドレイン（ｐ＋型半導体領域１５）のそれぞれの上部にコンタクトホール２６、２７を形成する。
【００７３】
次に、図２０に示すように、上記コンタクトホール２１〜２７の内部にプラグ２８を形成する。プラグ２８を形成するには、例えばコンタクトホール２１〜２７の内部を含む酸化シリコン膜２０上にスパッタリング法でチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてタングステン（Ｗ）膜を堆積した後、コンタクトホール２１〜２７の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００７４】
次に、図２１に示すように、絶縁膜として、例えば基板１上にＣＶＤ法で窒化シリコン膜２９および酸化シリコン膜３０を堆積した後、図２２および図２３に示すように、フォトレジスト膜をマスクにして酸化シリコン膜２９および窒化シリコン膜３０をドライエッチングすることにより、上記コンタクトホール２１〜２７のそれぞれの上部に溝３１〜３７を形成する。これらの溝３１〜３７のうち、メモリアレイに形成される溝３２、３３は、図２２に示すように、コンタクトホール２２の上部とコンタクトホール２３の上部とに跨るように形成される。
【００７５】
酸化シリコン膜３０の下層の窒化シリコン膜２９は、酸化シリコン膜３０をエッチングする際のストッパ膜として使用される。すなわち、溝３１〜３７を形成する際は、まず酸化シリコン膜３０をエッチングして下層の窒化シリコン膜２９の表面でエッチングを停止し、その後、窒化シリコン膜２９をエッチングする。これにより、フォトマスクの合わせずれによって溝３１〜３７とその下層のコンタクトホール２１〜２７の相対的な位置がずれた場合でも、溝３１〜３７の下層の酸化シリコン膜２０が過剰にエッチングされることはない。
【００７６】
次に、図２４および図２５に示すように、メモリアレイに形成された溝３１〜３５のそれぞれの内部に中間導電層４１〜４５を形成し、周辺回路領域に形成された溝３６、３７のそれぞれの内部に第１層配線４６、４７を形成する。中間導電層４１〜４５および第１層配線４６、４７を形成するには、例えば溝３１〜３７の内部を含む酸化シリコン膜３０上にスパッタリング法でＴｉＮ膜を堆積し、続いて金属膜としてＣＶＤ法でＷ膜を堆積した後、溝３１〜３７の外部のＷ膜およびＴｉＮ膜を化学的機械研磨法によって除去する。
【００７７】
メモリアレイに形成された中間導電層４１〜４５のうち、中間導電層４１は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａと、後の工程で形成されるワード線（ＷＬ）とを電気的に接続するために使用される。また、中間導電層４４は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のｎ＋型半導体領域１４（ソース、ドレインの一方）と相補性データ線（ＢＬＴ、ＢＬＢ）とを電気的に接続するために使用される。さらに、中間導電層４５は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のｎ＋型半導体領域１４（ソース）と後の工程で形成される基準電圧線９１（Ｖss）とを電気的に接続するために使用される。
【００７８】
各メモリセル領域のほぼ中央部に形成された一対の中間導電層４２、４３の一方（中間導電層４２）は、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインを構成するｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層５７（ドレイン）とを電気的に接続する局所配線として使用される。また、他方（中間導電層４３）は、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインを構成するｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂと、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ２）の下部半導体層５７（ドレイン）とを電気的に接続する局所配線として使用される。
【００７９】
上記中間導電層４１〜４５は、Ｗ膜などのメタル膜で構成する。これにより、中間導電層４１〜４５を形成する工程で周辺回路のメタル配線（第１層配線４６、４７）を同時に形成することができるので、ＳＲＡＭの製造工程数およびマスク数を減らすことができる。
【００８０】
タングステンなどの金属膜からなるプラグ２８および中間導電層４２、４３と同層のプラグ２８および中間導電層４６、４７により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。
【００８１】
次に、図２６および図２７に示すように、中間導電層４２、４３のそれぞれの表面にバリア層４８を形成する。バリア層４８は、中間導電層４２、４３の表面領域のうち、主として縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される領域の下方に位置する領域に形成される。バリア層４８を形成するには、基板１上にスパッタリング法でＷＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＷＮ膜をパターニングする。このように、シリコン膜と中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐことができるバリア層４８を、シリコン膜と、中間導電層４２、４３を構成するＷ膜との間に介在させる。
【００８２】
バリア層４８は、ＷＮ膜の他、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜とＷ膜との積層膜、ＴｉＮ膜とＷ膜との積層膜、Ｔｉ膜とＴｉＮ膜との積層膜、Ｃｏシリサイド膜、Ｗシリサイド膜などで構成してもよい。Ｔｉ系薄膜はＷＮ膜に比べて酸化シリコン膜との密着性や耐熱性がよいという特徴を有する。一方、ＷＮ膜は酸化により容易に不動態化するため、装置汚染の可能性が低く簡便に扱える。密着性、耐熱性、簡便性のいずれを重視するかにより選択が可能である。従って、ＭＩＳＦＥＴを形成した後の配線形成工程のように、Ｔｉ系薄膜が基板１に再付着してもＭＩＳＦＥＴの特性を変動させる虞れが少ない工程でバリア膜を必要とする場合などは、ＷＮ膜よりもＴｉ系薄膜を使用した方がよい。
【００８３】
このように、中間導電層４２、４３は、タングステン（Ｗ）等の金属膜で構成し、バリア層４８を介して中間導電層４２、４３の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、バリア層４８を形成する手段に代えてタングステンからなる中間導電層４２、４３の表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層４８を形成するためのマスクが不要となる。
【００８４】
次に、図２８に示すように、基板１上にＣＶＤ法で窒化シリコン膜４９を堆積し、続いて窒化シリコン膜４９の上部にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）５０を堆積する。窒化シリコン膜４９は、後の工程で窒化シリコン膜４９の上部に堆積する酸化シリコン膜（５２）をエッチングする際に、下層の酸化シリコン膜２０がエッチングされるのを防ぐエッチングストッパ膜として使用される。多結晶シリコン膜５０は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（６６）を構成する多結晶シリコン層（６４、６５）と同一の導電型（例えばｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【００８５】
次に、図２９および図３０に示すように、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜５０をパターニングすることにより、窒化シリコン膜４９の上部に一対のゲート引き出し電極５１（５１ａ、５１ｂ）を形成する。ゲート引き出し電極５１（５１ａ、５１ｂ）は、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）に隣接する領域に配置され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（６６）と下層の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）との接続に使用される。
【００８６】
次に、図３１に示すように、窒化シリコン膜４８の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜５２を堆積することによって、ゲート引き出し電極５１の上部を被覆した後、フォトレジスト膜をマスクにして酸化シリコン膜５２をドライエッチングすることにより、バリア層４８の上部領域、すなわち縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される領域の酸化シリコン膜５２にスルーホール５３を形成する。
【００８７】
次に、図３２に示すように、スルーホール５３の側壁に絶縁膜からなるサイドウォールスペーサ５４を形成する。サイドウォールスペーサ５４を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール５３の側壁に残す。このとき、上記酸化シリコン膜のエッチングに続いてスルーホール５３の底部の窒化シリコン膜４９をエッチングすることにより、スルーホール５３の底部にバリア層４８を露出させる。
【００８８】
このように、側壁に絶縁膜からなるサイドウォールスペーサ５４を形成してスルーホール５３の径を小さくすることにより、図３３に示すように、バリア層４８の上部にその面積よりも小さい径を有するスルーホール５３が形成される。これにより、フォトマスクの合わせずれによってスルーホール５３の位置がバリア層４８に対してずれた場合でも、スルーホール５３の底部にバリア層４８のみを露出させることができるので、次の工程でスルーホール５３の内部に形成されるプラグ（５５）とバリア層４８の接触面積を確保することができる。
【００８９】
次に、図３４に示すように、スルーホール５３の内部にプラグ５５を形成する。プラグ５５を形成するには、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、スルーホール５３の外部の多結晶シリコン膜（またはアモルファスシリコン膜）を化学的機械研磨法（またはエッチバック法）によって除去する。プラグ５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の下部半導体層（５７）を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、成膜時または成膜後にホウ素をドープする。
【００９０】
スルーホール５３の内部に形成されたプラグ５５は、バリア層４８を介して下層の中間導電層４２、４３と電気的に接続される。プラグ５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）と中間導電層４２、４３を構成するＷ膜との間にＷＮ膜からなるバリア層４８を介在させることにより、プラグ５５と中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐことができる。なお、プラグ５５は多結晶シリコン膜（またはアモルファスシリコン膜）に代えてタングステンで構成し、その表面を窒化処理して窒化タングステンに変えてもよい。このようにするとバリア層４８を形成するためのマスクが不要となる。
【００９１】
次に、図３５に示すように、酸化シリコン膜５２の上部にｐ型シリコン膜５７ｐ、シリコン膜５８ｉおよびｐ型シリコン膜５９ｐを形成する。これら３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）を形成するには、例えばホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をＣＶＤ法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜５７ｐおよびシリコン膜５８ｉを形成する。次に、シリコン膜５８ｉにチャネル形成用のｎ型またはｐ型不純物をイオン注入した後、シリコン膜５８ｉの上部にホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で堆積し、続いて熱処理によってこのアモルファスシリコン膜を結晶化することにより、ｐ型シリコン膜５９ｐを形成する。
【００９２】
このように、アモルファスシリコン膜を結晶化してシリコン膜（５７ｐ、５８ｉ、５９ｐ）を形成することにより、多結晶シリコン膜に比べて膜中の結晶粒を大きくできるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の特性が向上する。なお、シリコン膜５８ｉにチャネル形成用の不純物をイオン注入する際は、シリコン膜５８ｉの表面に酸化シリコン膜からなるスルー絶縁膜を形成し、このスルー絶縁膜を通して不純物をイオン注入してもよい。また、アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜を形成するための熱酸化工程などを利用して行ってもよい。
【００９３】
次に、図３６に示すように、ｐ型シリコン膜５９ｐの上部にＣＶＤ法で酸化シリコン膜６１および窒化シリコン膜６２を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜６２をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する領域の上部に窒化シリコン膜６２を残す。この窒化シリコン膜６２は、３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をエッチングする際のマスクとして使用される。窒化シリコンは、シリコンに対するエッチング選択比がフォトレジストに比べて大きいので、フォトレジスト膜をマスクにしたエッチングに比べて、シリコン膜（５７ｐ、５８ｉ、５９ｐ）を精度よくパターニングすることができる。
【００９４】
次に、図３７および図３８に示すように、窒化シリコン膜６２をマスクにして３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングする。これにより、ｐ型シリコン膜５７ｐからなる下部半導体層５７、シリコン膜５８ｉからなる中間半導体層５８、ｐ型シリコン膜５９ｐからなる上部半導体層５９によって構成される四角柱状の積層体（Ｐ１、Ｐ２）が形成される。
【００９５】
上記積層体（Ｐ１）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインを構成し、上部半導体層５９は、ソースを構成する。下部半導体層５７と上部半導体層５９との間に位置する中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ１）の基板を構成し、その側壁はチャネル領域を構成する。また、積層体（Ｐ２）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインを構成し、上部半導体層５９は、ソースを構成する。中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ２）の基板を構成し、その側壁はチャネル領域を構成する。
【００９６】
また、平面的に見た場合、積層体（Ｐ１）は、その下層のスルーホール５３、バリア層４８、中間導電層４２の一端部、コンタクトホール２２および駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂの一端部と重なるように配置される。また、積層体（Ｐ２）は、その下層のスルーホール５３、バリア層４８、中間導電層４３の一端部、コンタクトホール２２および駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂの一端部と重なるように配置される。
【００９７】
上記シリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングする際には、例えば図３８に示すように、積層体（Ｐ１、Ｐ２）の側壁底部にテーパを形成し、積層体（Ｐ１、Ｐ２）の下部（下部半導体層５７）の面積を上部（中間半導体層５８および上部半導体層５９）の面積より大きくしてもよい。このようにすると、フォトマスクの合わせずれによって積層体（Ｐ１、Ｐ２）の位置がスルーホール５３に対してずれた場合でも、スルーホール５３内のプラグ５５と下部半導体層５７との接触面積の減少が防止されるので、下部半導体層５７とプラグ５５のコンタクト抵抗の増加を抑制することができる。
【００９８】
また、積層体（Ｐ１、Ｐ２）を形成する際、上部半導体層５９と中間半導体層５８との界面近傍、下部半導体層５７と中間半導体層５８との界面近傍、中間半導体層５８の一部などに窒化シリコン膜などで構成される１層または複数層のトンネル絶縁膜を設けてもよい。このようにすると、下部半導体層５７や上部半導体層５９を構成するｐ型シリコン膜（５７ｐ、５９ｐ）中の不純物が中間半導体層５８の内部に拡散するのを防ぐことができるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の性能を向上させることができる。この場合、トンネル絶縁膜は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流（Ｉｄｓ）の低下を抑制できる程度の薄い膜厚（数ｎｍ以下）で形成する。
【００９９】
次に、図３９に示すように、基板１を熱酸化することによって、積層体（Ｐ１、Ｐ２）を構成する下部半導体層５７、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成する。このとき、積層体（Ｐ１、Ｐ２）の下層に形成されている多結晶シリコン膜からなるゲート引き出し電極５１やスルーホール５３の内部のプラグ５５は、酸化シリコン系の絶縁膜（酸化シリコン膜５２、サイドウォールスペーサ５４）で被覆されているので、ゲート引き出し電極５１やプラグ５５の表面が酸化されて抵抗が大きくなる虞れはない。また、積層体（Ｐ１、Ｐ２）とその上部の窒化シリコン膜６２との間には酸化シリコン膜６１が形成されているので、上部半導体層５９の表面に形成されるゲート絶縁膜６３と窒化シリコン膜６２との接触が防止され、積層体（Ｐ１、Ｐ２）の上端部近傍におけるゲート絶縁膜６３の耐圧低下を防ぐことができる。
【０１００】
積層体（Ｐ１、Ｐ２）の側壁のゲート絶縁膜６３は、例えば８００℃以下の低温熱酸化（例えばウェット酸化）によって形成されるが、これに限定されず、例えばＣＶＤ法で堆積した酸化シリコン膜や、ＣＶＤ法で堆積した酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）などの高誘電体膜で構成してもよい。この場合は、ゲート絶縁膜６３をさらに低温で形成することができるので、不純物の拡散などに起因する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のしきい値電圧の変動を抑制することができる。
【０１０１】
次に、図４０に示すように、四角柱状の積層体（Ｐ１、Ｐ２）およびその上部の窒化シリコン膜６２の側壁に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（６６）の一部を構成する導電膜として、例えば第１多結晶シリコン層６４を形成する。第１多結晶シリコン層６４を形成するには、酸化シリコン膜５２の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、四角柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁を囲むようにサイドウォールスペーサ状に残す。このように、ゲート電極（６６）の一部を構成する第１多結晶シリコン層６４は、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜６３に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。第１多結晶シリコン層６４を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【０１０２】
上記多結晶シリコン膜をエッチングして第１多結晶シリコン層６４を形成する際は、多結晶シリコン膜のエッチングに引き続いて下層の酸化シリコン膜５２をエッチングする。これにより、四角柱状の積層体（Ｐ１、Ｐ２）の直下を除いた領域の酸化シリコン膜５２が除去され、ゲート引き出し電極５１および窒化シリコン膜４９が露出する。なお、第１多結晶シリコン層６４の下端部とゲート引き出し電極５１との間には酸化シリコン膜５２が残っているので、第１多結晶シリコン層６４とゲート引き出し電極５１とは電気的に接続されない。
【０１０３】
次に、図４１に示すように、第１多結晶シリコン層６４の表面に導電膜として、例えば第２多結晶シリコン層６５を形成する。第２多結晶シリコン層６５を形成するには、基板１の表面を洗浄液でウェット洗浄した後、酸化シリコン膜５２の上部にＣＶＤ法で多結晶シリコン膜を堆積し、続いて、この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層６４の表面を囲むようにサイドウォールスペーサ状に残す。第２多結晶シリコン層６５を構成する多結晶シリコン膜は、その導電型をｐ型とするためにホウ素をドープする。
【０１０４】
第２多結晶シリコン層６５を構成する上記多結晶シリコン膜は、四角柱状の積層体（Ｐ１、Ｐ２）の直下に残った酸化シリコン膜５２の側壁やゲート引き出し電極５１の表面にも堆積されるので、この多結晶シリコン膜を異方的にエッチングすると、その下端部がゲート引き出し電極５１の表面と接触する。
【０１０５】
このように、下端部がゲート引き出し電極５１に電気的に接続する第２多結晶シリコン層６５を第１多結晶シリコン層６４に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。
【０１０６】
ここまでの工程により、四角柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁に、第１多結晶シリコン層６４と第２多結晶シリコン膜６５の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６が形成される。このゲート電極６６は、その一部を構成する第２多結晶シリコン膜６５を介してゲート引き出し電極５１と電気的に接続される。
【０１０７】
すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲート電極６６を構成する第１多結晶シリコン層６４と第２多結晶シリコン膜６５は、下端部がゲート引き出し電極５１ｂに電気的に接続され、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６を構成する第１多結晶シリコン層６４と第２多結晶シリコン膜６５は、下端部がゲート引き出し電極５１ａに電気的に接続される。
【０１０８】
このように、ゲート電極（６６）の一部を構成する第１多結晶シリコン層６４を、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜６３に対してサイドウォールスペーサ状に自己整合的に形成する。下端部がゲート引き出し電極５１ａ、５１ｂに電気的に接続する第２多結晶シリコン層６５を第１多結晶シリコン層６４に対してサイドウォールスペーサ状に自己整合的に形成する。これにより、メモリセルサイズを縮小できる。すなわち、ゲート電極（６６）を、四角柱状の積層体（Ｐ１、Ｐ２）およびゲート絶縁膜６３に対して自己整合的に形成する。また、ゲート電極（６６）をゲート引き出し電極５１ａ、５１ｂに対して自己整合的に接続する。これにより、メモリセルサイズを縮小できる。
【０１０９】
上記のように、ゲート電極６６を２層の導電膜（第１多結晶シリコン層６４および第２多結晶シリコン膜６５）で構成する場合は、第２多結晶シリコン膜６５に代えてＷシリサイド膜やＷ膜を用いることにより、ゲート電極６６を低抵抗のシリサイド構造あるいはポリメタル構造にすることもできる。
【０１１０】
次に、図４２に示すように、基板１上に絶縁膜として例えばＣＶＤ法で酸化シリコン膜７０を堆積した後、化学的機械研磨法でその表面を平坦化する。酸化シリコン膜７０は、平坦化後の表面の高さが窒化シリコン膜６２の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜６２の表面が削れないようにする。
【０１１１】
次に、図４３に示すように、酸化シリコン膜７０をエッチングしてその表面を積層体（Ｐ１、Ｐ２）の中途部まで後退させた後、図４４に示すように、積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁に形成されたゲート電極６６をエッチングしてその上端部を下方に後退させる。
【０１１２】
上記ゲート電極６６のエッチングは、後の工程で積層体（Ｐ１、Ｐ２）の上部に形成される電源電圧線（９０）とゲート電極６６との短絡を防ぐために行う。従って、ゲート電極６６は、その上端部が上部半導体層５９の上端部よりも下方に位置するまで後退させる。但し、ゲート電極６６と上部半導体層（ソース）５９とのオフセットを防ぐため、ゲート電極６６の上端部が中間半導体層５８の上端部より上方に位置するようにエッチング量を制御する。
【０１１３】
図４４および図４５に示すように、ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層（ドレイン）５７、中間半導体層（基板）５８および上部半導体層（ソース）からなる積層体（Ｐ１、Ｐ２）と、積層体（Ｐ１、Ｐ２）の側壁に形成されたゲート絶縁膜６３およびゲート電極６６とを有するｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【０１１４】
次に、図４６に示すように、酸化シリコン膜７０の上部に露出した縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６および上部半導体層５９とその上部の窒化シリコン膜６２の側壁に酸化シリコン膜からなるサイドウォールスペーサ７１を形成した後、酸化シリコン膜７０の上部にＣＶＤ法で窒化シリコン膜７２を堆積する。サイドウォールスペーサ７１は、ＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【０１１５】
次に、図４７に示すように、窒化シリコン膜７２の上部にＣＶＤ法で酸化シリコン膜７３を堆積した後、酸化シリコン膜７３の表面を化学的機械研磨法で平坦化する。
【０１１６】
次に、図４８および図４９に示すように、フォトレジスト膜をマスクにして酸化シリコン膜７３、窒化シリコン膜７２および酸化シリコン膜７０をドライエッチングすることにより、ゲート引き出し電極５１および中間導電層４２の表面が露出するスルーホール７４と、ゲート引き出し電極５１および中間導電層４３の表面が露出するスルーホール７５を形成する。またこのとき、図４８に示すように、中間導電層４１、４４、４５のそれぞれの表面が露出するスルーホール７６、７７、７８を形成し、周辺回路の第１層配線４６、４７の表面が露出するスルーホール７９を形成する。
【０１１７】
次に、図５０に示すように、上記スルーホール７４〜７９の内部にプラグ８０を形成する。プラグ８０を形成するには、例えばスルーホール７４〜７９の内部を含む酸化シリコン膜７３上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール７４〜７９の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【０１１８】
ここまでの工程により、ゲート引き出し電極５１ａと、プラグ８０と、中間導電層４２と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６と、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ１）のソースを構成するｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとが互いに電気的に接続される。また、ゲート引き出し電極５１ｂと、プラグ８０と、中間導電層４３と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲート電極６６と、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のソースを構成するｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとが互いに電気的に接続される。
【０１１９】
また、ここまでの工程により、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されるメモリセルが略完成する。
【０１２０】
次に、図５１に示すように、酸化シリコン膜７３の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜８１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜８１、７３および窒化シリコン膜７２、６２を除去することにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）５９が露出するスルーホール８２を形成する。
【０１２１】
上記ドライエッチングを行う際は、まず積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜８１、７３が除去された段階でエッチングを一旦停止し、次に窒化シリコン膜７２、６２をエッチングする。このとき、図５２に示すように、フォトマスクの合わせずれによって、スルーホール８２と上部半導体層５９の相対的な位置が例えばＢ−Ｂ’線方向にずれた場合でも、窒化シリコン膜６２および上部半導体層５９の側壁には酸化シリコン膜からなるサイドウォールスペーサ７１が形成されているので、窒化シリコン膜７２、６２をエッチングしたときに、ゲート電極６６の上部がサイドウォールスペーサ７１によって保護され、ゲート電極６６の露出が防止される。
【０１２２】
次に、図５３に示すように、周辺回路のスルーホール７９の上部を覆っている酸化シリコン膜８１をエッチングしてスルーホール８３を形成することにより、スルーホール７９に埋め込まれたプラグ８０の表面を露出させる。また、メモリアレイに形成されたスルーホール７６〜７８の上部を覆っている酸化シリコン膜８１をエッチングしてスルーホール８４（図５４）を形成することにより、スルーホール７６〜７８に埋め込まれたプラグ８０の表面を露出させる。
【０１２３】
次に、図５５に示すように、スルーホール８２、８３、８４の内部にプラグ８５を形成する。プラグ８５を形成するには、例えばスルーホール８２、８３、８４の内部を含む酸化シリコン膜８１上にスパッタリング法でＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール８２、８３、８４の外部のＴｉＮ膜およびＷ膜を化学的機械研磨法によって除去する。
【０１２４】
次に、図５６および図５７に示すように、酸化シリコン膜８１の上部にＣＶＤ法で炭化シリコン膜８６と酸化シリコン膜８７とを堆積した後、フォトレジスト膜をマスクにしてスルーホール８２、８３、８４の上部の酸化シリコン膜８７と炭化シリコン膜８６とをドライエッチングすることにより、配線溝８８を形成する。図５７に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上方に位置するスルーホール８２の上部に形成された配線溝８８と、この配線溝８８の両側に隣接して形成された２つの配線溝８８は、Ｙ方向に延在する帯状の平面パターンを有している。また、メモリセルの端部に形成された４つの配線溝８８は、Ｙ方向に長辺を有する矩形の平面パターンを有している。
【０１２５】
次に、図５８および図５９に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上方を通る配線溝８８の内部に電源電圧線９０（Ｖdd）を形成し、周辺回路領域の配線溝８８の内部に第２層配線８９を形成する。また、転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）のｎ＋型半導体領域１４（ソース、ドレイン）およびプラグ８０の上方を通る配線溝８８の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）を形成し、転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）のｎ＋型半導体領域１４（ソース、ドレイン）およびプラグ８０の上方を通る配線溝８８の内部に相補性データ線（ＢＬＴ、ＢＬＢ）の他方（データ線ＢＬＢ）を形成する。さらに、メモリセルの端部に形成された４つの配線溝８８の内部に引き出し配線９２を形成する。
【０１２６】
電源電圧線９０（Ｖdd）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線８９および引き出し配線９２を形成するには、配線溝８８の内部を含む酸化シリコン膜８７上に導電性バリア膜として例えばスパッタリング法で窒化タンタル（ＴａＮ）膜またはＴａ膜を堆積し、さらにスパッタリング法またはメッキ法で金属膜であるＣｕ膜を堆積した後、配線溝８８の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。
【０１２７】
電源電圧線９０（Ｖdd）は、プラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）５９と電気的に接続される。また、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（データ線ＢＬＴ）は、プラグ８４、８０、中間導電層４４およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ１）のｎ＋型半導体領域１４（ソース、ドレインの他方）と電気的に接続され、他方（データ線ＢＬＢ）は、プラグ８４、８０、中間導電層４４およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ２）のｎ＋型半導体領域１４（ソース、ドレインの他方）と電気的に接続される。
【０１２８】
次に、図６０および図６１に示すように、上記電源電圧線９０（Ｖdd）、相補性データ線（ＢＬＴ、ＢＬＢ）、第２層配線８９および引き出し配線９２が形成された配線層の上部に基準電圧線９１（Ｖss）およびワード線（ＷＬ）を形成する。基準電圧線９１（Ｖss）およびワード線（ＷＬ）は、図６１のＸ方向に延在する帯状の平面パターンを有している。
【０１２９】
基準電圧線９１（Ｖss）およびワード線（ＷＬ）を形成するには、まず酸化シリコン膜８７の上部に絶縁膜９３を堆積した後、この絶縁膜９３に配線溝９４を形成し、続いてこの配線溝９４の内部を含む絶縁膜９３上に前述した方法でＣｕ膜およびＴａＮ膜を堆積した後、配線溝９４の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去する。絶縁膜９３は、例えばＣＶＤ法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。また、絶縁膜９３に配線溝９４を形成する際には、メモリセルの端部に形成された４つの引き出し配線９２のそれぞれの上部の配線溝９４に開口９４ａを形成し、これらの開口９４ａを通じて４つの引き出し配線９２のそれぞれの一部を配線溝９４の底部に露出させる。
【０１３０】
基準電圧線９１（Ｖss）は、引き出し配線９２、プラグ８４、８０、中間導電層４５およびプラグ２８を介して駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのｎ＋型半導体領域１４（ソース）と電気的に接続される。また、ワード線（ＷＬ）は、引き出し配線９２、プラグ８４、８０、中間導電層４１およびプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のそれぞれｎ＋型半導体領域１４（ソース、ドレインの他方）と電気的に接続される。ここまでの工程により、前記図２、図３に示す本実施の形態のＳＲＡＭが完成する。
【０１３１】
このように、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。
【０１３２】
（実施の形態２）
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の下部のプラグ５５およびバリア層４８は、次のような方法で形成することもできる。
【０１３３】
まず、図６２に示すように、前記実施の形態１と同様の方法で転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成し、それらの上部に中間導電層４２を形成する。
【０１３４】
次に、本実施の形態では、中間導電層４２の上部にバリア層４８を構成するＷＮ膜４８ａをスパッタリング法で堆積し、さらにその上部にプラグ５５を構成する多結晶シリコン膜（またはアモルファスシリコン膜）５５ａをＣＶＤ法でを堆積し、さらにその上部にＣＶＤ法で酸化シリコン膜１０１を堆積する。多結晶シリコン膜５０は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（６６）を構成する多結晶シリコン膜（６４、６５）と同一の導電型（例えばｐ型）とするためにホウ素をドープする。
【０１３５】
次に、図６３に示すように、フォトレジスト膜をマスクにして酸化シリコン膜１０１をドライエッチングすることにより、プラグ５５を形成する領域に酸化シリコン膜１０１を残し、続いてこの酸化シリコン膜１０１をマスクにして多結晶シリコン膜５０およびＷＮ膜４８ａをドライエッチングすることにより、プラグ５５およびバリア層４８を形成する。
【０１３６】
次に、図６４に示すように、ＣＶＤ法で堆積した酸化シリコン膜１０２を化学的機械研磨法で平坦化する。このとき、プラグ５５の上部に残ったエッチングマスク用の酸化シリコン膜１０１をプラグ５５の表面が露出するまで研磨する。
【０１３７】
上記の方法によれば、プラグ５５およびバリア層４８を１回のエッチングで同時に形成するので、バリア層４８を形成するためのフォトマスクが不要となり、工程を簡略化できる。
【０１３８】
（実施の形態３）
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極と下層の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）との接続に使用されるゲート引き出し電極は、次のような方法で形成することもできる。
【０１３９】
まず、図６５に示すように、前記実施の形態１と同様の方法で転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に積層体（Ｐ１、Ｐ２）を形成した後、例えば基板１を熱酸化することによって、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成する。
【０１４０】
次に、積層体（Ｐ１、Ｐ２）の上部にゲート引き出し電極用の多結晶シリコン膜（またはアモルファスシリコン膜）１０３をＣＶＤ法で堆積し、続いて、ＣＶＤ法で酸化シリコン膜１０４を堆積した後、化学的機械研磨法でその表面を平坦化する。酸化シリコン膜１０４は、平坦化後の表面の高さが窒化シリコン膜６２の表面より高くなるように厚い膜厚で堆積し、平坦化処理時に窒化シリコン膜６２の表面が削れないようにする。
【０１４１】
次に、図６６に示すように、フォトレジスト膜をマスクにしたドライエッチングでゲート引き出し電極形成領域の酸化シリコン膜１０４を積層体（Ｐ１、Ｐ２）の中途部まで除去することによって、ゲート引き出し電極形成領域の酸化シリコン膜１０４に溝１０５を形成する。次に、例えばフォトレジスト膜１０６または反射防止膜のように、酸化シリコン膜１０４とはエッチングの選択比が異なる材料を溝１０５の内部に埋め込む。フォトレジスト膜１０６を埋め込む場合は、溝１０５の内部を含む酸化シリコン膜１０４上にフォトレジスト膜１０６を塗布した後、露光、現像を行い、溝１０５の内部に未露光のフォトレジスト膜１０６を残す。
【０１４２】
次に、図６７に示すように、溝１０５の内部に埋め込んだフォトレジスト膜１０６をマスクにして酸化シリコン膜１０４をドライエッチングすることにより、ゲート引き出し電極形成領域のみに酸化シリコン膜１０４を残す。
【０１４３】
次に、酸化シリコン膜１０４上のフォトレジスト膜１０６を除去した後、図６８に示すように、酸化シリコン膜１０４をマスクにして多結晶シリコン膜１０３を異方性エッチングし、積層体（Ｐ１、Ｐ２）の側壁および酸化シリコン膜１０４の下部に、多結晶シリコン膜１０３からなる縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極１０７を形成する。このとき、酸化シリコン膜１０４の下部に残ったゲート電極１０７の一部がゲート引き出し電極となる。ここまでの工程により、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が完成する。
【０１４４】
次に、酸化シリコン膜１０４を除去した後、図６９に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部にＣＶＤ法で酸化シリコン膜９８および窒化シリコン膜９９を堆積し、続いて前記実施の形態１と同様の方法でスルーホール７４、７５およびプラグ８０を形成することによって、ゲート電極１０７の一部（ゲート引き出し電極）および中間導電層４２、４３のそれぞれとプラグ８０を電気的に接続する。その後、図７０に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部にプラグ８５、電源電圧線９０（Ｖdd）および相補性データ線（ＢＬＴ、ＢＬＢ）を形成する。
【０１４５】
上記の方法によれば、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極１０７とゲート引き出し電極とを同時に形成することができると共に、ゲート電極１０７を一層の多結晶シリコン膜１０３で構成できるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の形成工程を簡略化できる。
【０１４６】
（実施の形態４）
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層５９と相補性データ線（ＢＬＴ、ＢＬＢ）を接続するスルーホールは、次のような方法で形成することもできる。
【０１４７】
まず、図７１に示すように、前記実施の形態１と同様の方法で積層体（Ｐ１、Ｐ２）の側壁にゲート電極６６を形成した後、基板１上に堆積した酸化シリコン膜７０をエッチングしてその表面を積層体（Ｐ１、Ｐ２）の中途部まで後退させた後、積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁に形成されたゲート電極６６をエッチングしてその上端部を下方に後退させる。ここまでの工程は、前記実施の形態１と同じ（図４４参照）である。
【０１４８】
次に、図７２に示すように、酸化シリコン膜７０上にＣＶＤ法で堆積した窒化シリコン膜１０８を異方性エッチングすることにより、酸化シリコン膜７０の上部に露出した積層体（Ｐ１、Ｐ２）およびゲート電極６６の側壁に窒化シリコン膜１０８からなるサイドウォールスペーサ１０８ａを形成する。このとき、積層体（Ｐ１、Ｐ２）の上部に形成された窒化シリコン膜６２もエッチングされ、その膜厚が薄くなる。
【０１４９】
次に、図７３に示すように、酸化シリコン膜７０上にＣＶＤ法で酸化シリコン膜１０９を堆積した後、前記実施の形態１と同様の方法でゲート引き出し電極５１の上部にスルーホール７５を形成し、スルーホール７５の内部にプラグ８０を形成する。
【０１５０】
次に、図７４に示すように、酸化シリコン膜１０９上にＣＶＤ法で酸化シリコン膜１１０を堆積した後、フォトレジスト膜をマスクにして、積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜１１０、１０９および窒化シリコン膜６２を順次ドライエッチングすることにより、積層体（Ｐ１、Ｐ２）の上部に上部半導体層５９が露出するスルーホール８２を形成する。
【０１５１】
このとき、フォトマスクの合わせずれによって、スルーホール８２と上部半導体層５９の相対的な位置がずれた場合でも、上部半導体層５９の上部の窒化シリコン膜６２は、ゲート電極６６の上部の窒化シリコン膜１０８からなるサイドウォールスペーサ１０８ａに比べて膜厚が薄いため、サイドウォールスペーサ１０８ａで覆われた領域のゲート電極６６が露出する前に上部半導体層５９を露出させることができる。
【０１５２】
図示は省略するが、その後、前記実施の形態１と同様の方法でスルーホール８２の内部にプラグ（８５）を形成し、さらにプラグ（８５）の上部に相補性データ線（ＢＬＴ、ＢＬＢ）を形成する。
【０１５３】
上記スルーホール８２は、次のような方法で形成することもできる。この方法は、図７５に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層５９を構成するｐ型シリコン膜（５９ｐ）とその上部の窒化シリコン膜６２との間に介在する酸化シリコン膜６１の膜厚を前記実施の形態１よりも厚く形成しておき、その後、前記実施の形態１と同様の方法で積層体（Ｐ１、Ｐ２）を形成する。
【０１５４】
次に、図７６に示すように、前記実施の形態１と同様の方法で積層体（Ｐ１、Ｐ２）の側壁にゲート電極６６を形成した後、基板１上に堆積した酸化シリコン膜７０をエッチングしてその表面を積層体（Ｐ１、Ｐ２）の中途部まで後退させ、さらに積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁に形成されたゲート電極６６をエッチングしてその上端部を下方に後退させる。
【０１５５】
次に、図７７に示すように、酸化シリコン膜７０上にＣＶＤ法で堆積した窒化シリコン膜１０８を異方性エッチングすることにより、酸化シリコン膜７０の上部に露出した積層体（Ｐ１、Ｐ２）およびゲート電極６６の側壁に窒化シリコン膜１０８からなるサイドウォールスペーサ１０８ａを形成する。このとき、積層体（Ｐ１、Ｐ２）の上部に形成された窒化シリコン膜６２を同時にエッチングし、その下層の酸化シリコン膜６１を露出させる。
【０１５６】
次に、図７８に示すように、酸化シリコン膜７０上にＣＶＤ法で酸化シリコン膜１０９を堆積した後、前記実施の形態１と同様の方法でゲート引き出し電極５１の上部にスルーホール７５を形成し、スルーホール７５の内部にプラグ８０を形成する。
【０１５７】
次に、図７９に示すように、酸化シリコン膜１０９上にＣＶＤ法で酸化シリコン膜１１０を堆積した後、フォトレジスト膜をマスクにして、積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜１０９および酸化シリコン膜６１をドライエッチングすることにより、積層体（Ｐ１、Ｐ２）の上部に上部半導体層５９が露出するスルーホール８２を形成する。
【０１５８】
このとき、フォトマスクの合わせずれによって、スルーホール８２と上部半導体層５９の相対的な位置がずれた場合でも、ゲート電極６６の上部は、窒化シリコン膜１０８からなるサイドウォールスペーサ１０８ａで覆われているので、ゲート電極６６を露出させることなく、上部半導体層５９を露出させることができる。
【０１５９】
図示は省略するが、その後、前記実施の形態１と同様の方法でスルーホール８２の内部にプラグ（８５）を形成し、さらにプラグ（８５）の上部に相補性データ線（ＢＬＴ、ＢＬＢ）を形成する。
【０１６０】
（実施の形態５）
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極と下層の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）との接続は、次のような方法で行うこともできる。
【０１６１】
まず、図８０に示すように、ｐ型ウエル４の主面に転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成し、続いて転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部を覆う酸化シリコン膜にコンタクトホール２２〜２４を形成した後、コンタクトホール２２〜２４の内部にＷ膜を主成分とするプラグ２８を埋め込む。そして、酸化シリコン膜２０の上部に窒化シリコン膜２９と酸化シリコン膜３０とを堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜２９および窒化シリコン膜３０をドライエッチングすることにより、コンタクトホール２２〜２４のそれぞれの上部に溝３１〜３４を形成する。ここまでの工程は、前記実施の形態１の図４〜図２３に示す工程と同じである。
【０１６２】
次に、図８１に示すように、溝３１〜３４の内部に中間導電層４２〜４４を形成する。中間導電層４２〜４４は、例えばＷシリサイド（ＷＳｉ２）膜のような耐酸化性の導電膜で構成する。中間導電層４２〜４４をＷシリサイド膜で構成する場合は、例えば溝３１〜３４の内部を含む酸化シリコン膜３０上にスパッタリング法でＴｉＮ膜などの接着層を堆積し、次にスパッタリング法でその上部にＷシリサイド膜を堆積した後、溝３１〜３４の外部のＷシリサイド膜およびＴｉＮ膜を化学的機械研磨法によって除去する。
【０１６３】
中間導電層４２〜４４をＷシリサイド膜のような耐酸化性の導電膜で構成した場合は、中間導電層４２〜４４の表面にバリア層（４８）を形成したり、バリア層（４８）の上部に多結晶シリコン膜からなるプラグ（５５）を形成したりする工程が不要となる。
【０１６４】
次に、図８２に示すように、前記実施の形態１の図３５〜図３８に示す工程に従って、酸化シリコン膜２０の上部に３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）と酸化シリコン膜６１および窒化シリコン膜６２を堆積し、続いて窒化シリコン膜６２をマスクにして３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングすることにより、ｐ型シリコン膜５７ｐからなる下部半導体層５７、シリコン膜５８ｉからなる中間半導体層５８、ｐ型シリコン膜５９ｐからなる上部半導体層５９によって構成される積層体（Ｐ１、Ｐ２）を形成する。
【０１６５】
次に、図８３に示すように、基板１を熱酸化することによって、積層体（Ｐ１、Ｐ２）を構成する下部半導体層５７、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成する。このとき、積層体（Ｐ１、Ｐ２）で覆われていない領域の中間導電層４２〜４４も酸化雰囲気に晒されるが、中間導電層４２〜４４は、耐酸化性の導電膜で構成されているので、表面が酸化されても、内部まで酸化されることはない。
【０１６６】
次に、図８４に示すように、前記実施の形態１の図４０〜図４２に示す工程に従って、積層体（Ｐ１、Ｐ２）およびその上部の窒化シリコン膜６２の側壁に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６を形成し、続いて、基板１上にＣＶＤ法で酸化シリコン膜７０を堆積した後、化学的機械研磨法でその表面を平坦化する。ゲート電極６６は、例えばｐ型の多結晶シリコン膜で構成するが、図に示すように、１層の多結晶シリコン膜で構成することもできる。
【０１６７】
次に、図８５に示すように、フォトレジスト膜をマスクにして酸化シリコン膜７０をドライエッチングすることにより、積層体（Ｐ１、Ｐ２）の周囲を開口する溝９５を形成する。
【０１６８】
次に、図８６に示すように、溝９５の内部を含む酸化シリコン膜７０上にＣＶＤ法でｐ型多結晶シリコン膜を堆積した後、溝９５の外部の多結晶シリコン膜を化学的機械研磨またはエッチバックによって除去する。続いて、溝９５の内部の多結晶シリコン膜およびゲート電極６３をエッチバックすることによって、多結晶シリコン膜およびゲート電極６３のそれぞれの上面を酸化シリコン膜７０の上面よりも下方に後退させ、溝９５の内部に多結晶シリコン膜からなるゲート引き出し電極９６を形成する。その後、ゲート引き出し電極９６の表面に例えばＣｏシリサイドなどのシリサイド層を形成することによって、次の工程でゲート引き出し電極９６の上部に形成するプラグ（８０）とゲート引き出し電極９６のコンタクト抵抗を低減してもよい。
【０１６９】
次に、図８７に示すように、溝９５の内部に酸化シリコン膜９７を埋め込んでその表面を平坦化した後、前記実施の形態１の図４８〜図５０に示す工程に従って、酸化シリコン膜７０をドライエッチングすることにより、ゲート引き出し電極９６および中間導電層４２の表面が露出するスルーホール７４を形成し、続いてスルーホール７４の内部にプラグ８０を形成する。プラグ８０を形成するには、例えばスルーホール７４〜７９の内部を含む酸化シリコン膜７３上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、スルーホール７４〜７９の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。これにより、ゲート引き出し電極９６と、プラグ８０と、中間導電層４２と、プラグ２８とを介して、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６と、転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）に共通のｎ＋型半導体領域１４（ソースまたはドレイン）と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとが互いに電気的に接続される。
【０１７０】
本実施の形態によれば、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６とゲート引き出し電極９６との接触面積を広くすることができるので、ゲート電極６６とゲート引き出し電極９６のコンタクト抵抗を低減することができる。
【０１７１】
（実施の形態６）
図８８は、本実施の形態のメモリセルの平面図、図８９は、図８８のＡ−Ａ’線に沿った断面図である。
【０１７２】
前記図２９に示すように、実施の形態１のメモリセルは、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６に接続されるゲート引き出し電極５１を図のＸ方向に長辺を有する矩形の平面パターンで構成している。これに対し、図８８に示すように、本実施の形態のメモリセルは、ゲート引き出し電極５１を図のＹ方向に長辺を有する矩形の平面パターンで構成している。
【０１７３】
ゲート引き出し電極５１をこのような平面パターンで構成した場合は、ゲート引き出し電極５１のＸ方向の寸法が小さくなった分、積層体（Ｐ１、Ｐ２）のＸ方向の寸法を大きくすることができる。これにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の面積を大きくできるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流（Ｉｄｓ）を増大することができる。
【０１７４】
また、ゲート引き出し電極５１をこのような平面パターンで構成した場合は、図８９に示すように、ゲート引き出し電極５１とスルーホール７４と中間導電層４２、４３の平面パターンが重なりあうので、フォトマスクの合わせずれによってゲート引き出し電極５１とスルーホール７４との相対的な位置がずれた場合でも、両者の接触面積の減少を抑制することができる。この場合、スルーホール７４は、ゲート引き出し電極５１を貫通して下層の中間導電層４２、４３の表面に達することになるので、スルーホール７４内のプラグ８０は、スルーホール７４の内壁に露出したゲート引き出し電極５１の側面に接触する。
【０１７５】
（実施の形態７）
図９０は本実施の形態のメモリセルの平面図、図９１は図９０の要部断面図である。図９０に示すように、本実施の形態と、実施の形態１とは、中間導電膜４２、４３およびゲート引き出し電極５１ａ、５１ｂの平面パターンが異なる以外は、同じである。なお、図９０は実施の形態１の図４８に対応し、図９１は実施の形態１の図３に対応する。
【０１７６】
図９０および図９１に示すように、ゲート引き出し電極５１ａ、５１ｂは、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６（第２多結晶シリコン層６５）の下端部を覆うような平面パターンで構成される。これにより、ゲート電極６６（第２多結晶シリコン層６５）は、サイドウォールスペーサ状に形成されたゲート電極６６（第２多結晶シリコン層６５）の下端部のほぼ全周ゲートに渡って引き出し電極５１ａ、５１ｂと接触するので、引き出し電極５１ａ、５１ｂと、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６（第２多結晶シリコン層６５）との接触面積を増大することができ、接続抵抗を低減でき、メモリセルの特性を向上できる。なお、ゲート引き出し電極５１ａ、５１ｂと、プラグ５５とは絶縁膜からなるサイドウォールスペーサ５４および絶縁膜５２により電気的に分離されている。なお、本実施の形態の製造工程は実質的に実施の形態１と同様である。図９２〜図９４に、本実施の形態の製造工程を示す要部断面図を示す。図９２は実施の形態１の図３０に対応し、図９３は実施の形態１の図３１に対応し、図９４は実施の形態１の図３２に対応する。図９２、図９３に示すように、ゲート引き出し電極５１ａ、５１ｂにスルーホール５３が形成され、図９４に示すように、スルーホール５３の側壁に絶縁膜からなるサイドウォールスペーサ５４が、スルーホール５３に対して自己整合的に形成される。このように、ゲート引き出し電極５１ａ、５１ｂと、プラグ５５とは絶縁膜からなるサイドウォールスペーサ５４および絶縁膜５２により電気的に分離されている。
【０１７７】
また、図９０および図９１に示すように、中間導電膜４２はゲート引き出し電極５１ｂと合わせ余裕が許される範囲内で平面的に見て重なるように構成され、中間導電膜４３はゲート引き出し電極５１ａと合わせ余裕が許される範囲内で平面的に見て重なるように構成される。これにより、中間導電膜４２を一方の電極とし、ゲート引き出し電極５１ｂを他方の電極とし、その間に形成された窒化シリコン膜４９を容量絶縁膜とした第１容量素子が形成される。また、中間導電膜４３を一方の電極とし、ゲート引き出し電極５１ａを他方の電極とし、その間に形成された窒化シリコン膜４９を容量絶縁膜とした第２容量素子が形成される。第１容量素子および第２容量素子の夫々は、一方の電極が蓄積ノードＡに電気的に接続され、他方の電極が蓄積ノードＢに電気的に接続される。すなわち、第１容量素子および第２容量素子は、一対の蓄積ノードＡ、Ｂ間に付加され、メモリセルのソフトエラー耐性を向上することができる。また、容量絶縁膜を、シリコン酸化膜よりも誘電率の高い窒化シリコン膜４９で構成しているので、容量値を増大することができる。
【０１７８】
（実施の形態８）
前記実施の形態１のメモリセルは、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６と蓄積ノードを接続するゲート引き出し電極５１（５１ａ、５１ｂ）をｐ型の多結晶シリコン膜５０で構成している。
【０１７９】
上記ゲート引き出し電極５１ａ、５１ｂは、積層体（Ｐ１、Ｐ２）の側壁に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６の一部を構成する第１多結晶シリコン層６４を形成する工程（図４０参照）、ゲート電極６６の他部を構成する第２多結晶シリコン層６５を形成する工程（図４１参照）およびゲート引き出し電極５１ａ、５１ｂの上部にスルーホール７４、７５を形成する工程（図４９参照）でその表面がエッチングされる。そのため、ゲート引き出し電極５１ａ、５１ｂを多結晶シリコン膜５０で構成した場合は、上記した３回のエッチング工程を経た後にゲート引き出し電極５１ａ、５１ｂの膜厚が薄くなり、最悪の場合は、スルーホール７４、７５の内部に形成されるプラグ８０とゲート引き出し電極５１ａ、５１ｂの接触抵抗が大幅に増加する虞れがある。
【０１８０】
その対策として、ゲート引き出し電極５１ａ、５１ｂをＷＮ膜やＴｉＮ膜のような窒化金属膜で構成することが有効である。
【０１８１】
窒化金属膜は、絶縁膜に対するエッチング選択が多結晶シリコン膜に比べて大きいので、上記した３回のエッチングによる膜の削れが少ない。そのため、ゲート引き出し電極５１ａ、５１ｂの膜厚を当初から薄くすることができるので、ゲート引き出し電極５１ａ、５１ｂを覆う酸化シリコン膜５２の膜厚も薄くできる。これにより、酸化シリコン膜５２に形成されるスルーホール５３（図３１参照）のアスペクト比を小さくできるので、プロセスマージンが向上する。
【０１８２】
また、窒化金属膜はバリア性が高いので、多結晶シリコン膜で構成された縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６との接触界面に不所望の反応生成物が生じる虞れがない。
【０１８３】
また、ゲート引き出し電極５１ａ、５１ｂの上部にスルーホール７４、７５を形成する工程（図４９参照）では、ＴｉＮ膜とＷ膜の積層膜からなる中間導電層４２、４３の表面もエッチングされるが、ゲート引き出し電極５１ａ、５１ｂと中間導電層４２、４３を共に金属系材料で構成した場合は、両者のエッチング選択比の差が少なくなるので、スルーホール７４、７５の加工が容易になる。ゲート引き出し電極５１ａ、５１ｂは、Ｗシリサイド膜、Ｔｉシリサイド膜のような金属シリサイド膜で構成することもできる。
【０１８４】
また、ゲート引き出し電極５１ａ、５１ｂを上記のような金属系材料で構成した場合は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６を構成する２層の多結晶シリコン層（６４、６５）のうち、ゲート引き出し電極５１ａ、５１ｂと接する第２多結晶シリコン層６５をＷなどの金属膜に置き換えてもよい。このようにすると、ゲート引き出し電極５１ａ、５１ｂとゲート電極６６とが接触する部分は、面積が小さくても金属系材料同士の接触となるので、両者の接触抵抗を小さくすることができる。また、ゲート電極６６を構成する第１多結晶シリコン層６４と上記金属膜とが接触する部分は、金属系材料同士の接触に比べて単位面積当たりの接触抵抗は大きくなるが、両者の接触面積が大きいので、全体の接触抵抗は小さくなる。
【０１８５】
（実施の形態９）
前記実施の形態１のメモリセルは、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）と下層のＭＩＳＦＥＴ（ＤＲ１、ＤＲ２、ＴＲ１、ＴＲ２）とを接続する中間導電層４２、４３の表面にＷＮ膜などからなるバリア層４８を形成することによって、Ｗ膜からなる中間導電層４２、４３と、その上部のスルーホール５３内に形成された多結晶シリコン膜からなるプラグ５５との界面で所望しないシリサイド反応が生じるのを防いでいる。
【０１８６】
しかし、バリア層４８をＷＮ膜で構成した場合は、多結晶シリコン膜からなるプラグ５５とバリア層４８との界面の接触抵抗が比較的高いことが問題となる。特に、プラグ５５が埋め込まれるスルーホール５３は、その径が非常に小さいことから、メモリセルの微細化に伴って上記接触抵抗が大きくなり、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流の低減を引き起こす。
【０１８７】
プラグ５５とバリア層４８の界面の接触抵抗が大きくなる原因は、バリア層４８を構成するＷＮ膜が熱的に不安定であるために、製造工程中の熱処理でＷＮの一部がＷとＮとに分解し、このＮがプラグ５５を構成する多結晶シリコン膜と反応することによって、プラグ５５とバリア層４８との界面に高抵抗の窒化シリコン層が生成するからであると考えられる。
【０１８８】
その対策として、本実施の形態では、図９５に示すように、プラグ５５とバリア層４８との間に、両者の反応を防ぐための反応層５６を設ける。
【０１８９】
バリア層４８は、前述したように、例えばＷＮ膜、Ｔｉ膜、ＴｉＮ膜などの単層膜や、ＷＮ膜とＷ膜、ＴｉＮ膜とＷ膜などの積層膜で構成される。一方、反応層５６は、例えばＣｏ膜、Ｔｉ膜、Ｗ膜などのように、プラグ５５を構成する多結晶シリコン膜と反応してシリサイドを形成する金属膜で構成する。また、Ｃｏシリサイド膜、Ｔｉシリサイド膜、Ｗシリサイド膜などのような、あらかじめシリサイド化された金属膜を用いてもよい。
【０１９０】
上記反応層５６を形成するには、前記実施の形態１の図２７に示す工程で、基板１上にスパッタリング法でバリア層材料（例えばＷＮ膜）と反応層材料（例えばＣｏ膜）とを連続して堆積した後、フォトレジスト膜をマスクにしたドライエッチングでバリア層材料と反応層材料とをパターニングすればよい。
【０１９１】
また、図９６に示すように、反応層５６の表面に微小な凹凸を形成し、反応層５６とプラグ５５との接触面積を増やすことにより、両者の接触抵抗をさらに低減することができる。この凹凸は、例えば反応層５６を構成する材料（Ｃｏ膜など）を成膜する際、膜中の結晶粒の成長速度を制御することによって形成することができる。
【０１９２】
このように、中間導電層４２、４３とプラグ５５との界面にバリア層４８および反応層５６を介在させる本実施の形態によれば、プラグ５５から中間導電層４２、４３へのシリコンの拡散をバリアすることができると共に、上記界面の接触抵抗の増大を抑制することができるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流の低減を抑制することが可能となる。
【０１９３】
なお、一般にＬＳＩ製造工程の熱処理温度は、半導体素子の微細化に伴って低下する傾向にある。従って、ＳＲＡＭの場合も、製造工程の熱処理温度が低くなれば、例えばＷシリサイド膜のような金属シリサイド膜の単層膜でバリア層４８と反応層５６を兼用させたり、バリア層４８や反応層５６を省略し、中間導電層４２、４３の表面に直接プラグ５５を接触させたりすることも可能である。
【０１９４】
中間導電層４２、４３の表面にプラグ５５を直接接触させる場合は、例えば図９７に示すように、プラグ５５と同じ導電型の多結晶シリコン膜６０を中間導電層４２、４３の表面全体に形成してもよい。あるいは、中間導電層４２、４３をＷ膜と多結晶シリコン膜６０の積層膜で構成してもよい。このようにした場合は、中間導電層４２、４３を構成するＷ膜と多結晶シリコン膜６０とが広い面積で接触するので、中間導電層４２、４３の表面に面積が小さいプラグ５５を直接接触させる場合に比べて、中間導電層４２、４３とプラグ５５の接触抵抗を低くすることができる。
【０１９５】
（実施の形態１０）
前記実施の形態１のメモリセルは、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６を２層の多結晶シリコン膜（第１多結晶シリコン層６４および第２多結晶シリコン層６５）で構成しているが、メモリセルサイズを微細化しようとすると、これら２層の多結晶シリコン膜を薄い膜厚で形成する必要がある。
【０１９６】
しかし、上記２層の多結晶シリコン膜を薄くしようとすると、積層体（Ｐ１、Ｐ２）の側壁に第１多結晶シリコン層６４を形成した後、その表面に第２多結晶シリコン層６５を形成する工程に先立って、基板１の表面を洗浄液でウェット洗浄する際、洗浄液の一部が薄い第１多結晶シリコン層６４の結晶粒界を伝ってゲート絶縁膜６３の表面に達し、ゲート絶縁膜６３の一部を溶解、消失させる虞れがある。
【０１９７】
その対策として、本実施の形態では、第１多結晶シリコン層６４に代えてアモルファスシリコン膜を使用する。すなわち、本実施の形態のゲート電極形成方法は、積層体（Ｐ１、Ｐ２）の側壁表面に酸化シリコン膜からなるゲート絶縁膜６３を形成（図３９参照）した後、まず図９８に示すように、基板１上にＣＶＤ法でアモルファスシリコン膜を堆積し、続いてこのアモルファスシリコン膜を異方的にエッチングすることによって、積層体（Ｐ１、Ｐ２）の側壁にサイドウォールスペーサ状のアモルファスシリコン層６７を形成する。
【０１９８】
次に、アモルファスシリコン層６７の表面の異物を除去するために、基板１の表面を洗浄液でウェット洗浄する。アモルファスシリコン層６７は、膜中に結晶粒が実質的に存在しないので、膜の表面は極めて平坦である。従って、その膜厚を薄くしても洗浄液がゲート絶縁膜６３の表面に達することはないので、ゲート絶縁膜６３の局所的な溶解、消失を防ぐことができる。
【０１９９】
次に、図９９に示すように、アモルファスシリコン層６７の表面に前記実施の形態１と同じ方法で第２多結晶シリコン層６５を形成することにより、積層体（Ｐ１、Ｐ２）の側壁にアモルファスシリコン層６７と第２多結晶シリコン膜６５の積層膜からなるゲート電極６６を形成する。
【０２００】
次に、基板１を熱処理して上記アモルファスシリコン層６７を多結晶化する。なお、アモルファスシリコン層６７は、その後の工程で行われる熱処理によって多結晶化されるので、アモルファスシリコン層６７を多結晶化するための特別の熱処理工程は省略することもできる。
【０２０１】
このように、ゲート電極６６を構成する２層の導電膜のうち、１層目の導電膜をアモルファスシリコン膜で構成することにより、これら２層の導電膜の膜厚を薄くすることができるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の横方向の面積を縮小してメモリセルサイズの微細化を推進することができる。
【０２０２】
なお、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を配置するＳＲＡＭにおいては、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成するプロセスをできるだけ低温化することによって、下層のＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の特性劣化を抑える必要がある。従って、本実施の形態のように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６の一部をアモルファスシリコン層６７で構成する場合は、アモルファスシリコン層６７を多結晶化するための熱処理をできるだけ低温で行う必要がある。
【０２０３】
本実施の形態では、アモルファスシリコン層６７の表面に２層目の導電膜として第２多結晶シリコン層６５を形成するので、アモルファスシリコン層６７を熱処理する時に第２多結晶シリコン層６５が種結晶として機能する。そのため、アモルファスシリコン層６７を多結晶化する際の熱処理温度を低くしても、アモルファスシリコン層６７が速やかに多結晶化される。すなわち、本実施の形態によれば、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する工程でアモルファスシリコン膜を使用しても、その多結晶化を低い温度で行うことができるので、下層のＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の特性の劣化を回避することができる。
【０２０４】
（実施の形態１１）
ＳＲＡＭのメモリセルサイズを微細化していくと、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａおよび駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ｂは、それらの幅（ゲート長）が露光光の波長に極めて近くなる。この場合、前記実施の形態１のように、ゲート電極７Ａ、７Ｂを１回のエッチングでパターニングすると、図１００に示すように、ゲート電極７Ａ、７Ｂのそれぞれの四隅が露光光の干渉によって円くなり、ゲート電極７Ａ、７Ｂの端部が活性領域（Ｌ）の内側へ後退する結果、活性領域（Ｌ）の周縁部でゲート長が狭くなり、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の特性が劣化するという問題が生じる。
【０２０５】
そこで、あらかじめゲート電極７Ａ、７Ｂの端部を活性領域（Ｌ）から遠く離しておけば、それらの四隅が丸くなっても活性領域（Ｌ）の周縁部でゲート長が狭くなることはないので、上記の問題を回避することができる。しかし、この場合は、図１００のＸ方向に沿って隣接する２つのゲート電極７Ａ、７Ｂの距離が接近するのを防ぐために、２つの活性領域（Ｌ）のスペースを広くしなければならないので、メモリセルサイズを微細化することができなくなる。
【０２０６】
その対策として、本実施の形態では、次のような方法でゲート電極７Ａ、７Ｂを形成する。まず、図１０１に示すように、ゲート電極材料（ｎ型多結晶シリコン膜７ｎ）を覆うキャップ絶縁膜（酸化シリコン膜８）の上部に第１のフォトレジスト膜１６ａを形成し、このフォトレジスト膜１６ａをマスクにしたドライエッチングで酸化シリコン膜８をパターニングする。このとき、酸化シリコン膜８は、図１０２に示すように、その平面パターンがＸ方向に沿って帯状に延在するようにパターニングされる。
【０２０７】
次に、フォトレジスト膜１６ａを除去した後、図１０３に示すように、第２のフォトレジスト膜１６ｂをマスクにしたドライエッチングで酸化シリコン膜８をパターニングする。このとき、酸化シリコン膜８は、図１０４に示すように、その平面パターンがゲート電極７Ａ、７Ｂと同一になるようにパターニングされる。その後、図１０５に示すように、酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜７ｎをドライエッチングすることにより、ゲート電極７Ａ、７Ｂを形成する。
【０２０８】
上記したゲート電極７Ａ、７Ｂの形成方法は、ゲート電極７Ａ、７Ｂと同一の平面形状を有する酸化シリコン膜８を、２枚のフォトマスクを使った２回のエッチングで形成するので、露光光の干渉の影響が無くなる結果、酸化シリコン膜８の四隅の丸みが少なくなる。従って、この酸化シリコン膜８をマスクにしたドライエッチングで得られるゲート電極７Ａ、７Ｂの四隅の丸みも少なくなるので、それらの端部を活性領域（Ｌ）から遠く離さなくとも、活性領域（Ｌ）の周縁部でゲート長が狭くなることはない。また、酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにして多結晶シリコン膜（７ｎ、７ｐ）をエッチングしたり、酸化シリコン膜８と多結晶シリコン膜（７ｎ、７ｐ）とを連続してエッチングしたりする場合に比べて、ゲート電極７Ａ、７Ｂを精度よくパターニングすることができる。
【０２０９】
これに対し、１回のエッチングでゲート電極７Ａ、７Ｂを形成した場合は、図１００に示したように、ゲート電極７Ａ、７Ｂの四隅の丸みが大きくなる。従って、この場合は、ゲート電極７Ａ、７Ｂの端部を活性領域（Ｌ）から遠く離してしておかないと、それらの端部の丸みが活性領域（Ｌ）の内側にまで達し、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）の特性を劣化させる。
【０２１０】
このように、上記したゲート電極７Ａ、７Ｂの形成方法によれば、フォトマスクの枚数とエッチングの回数は増えるが、ゲート電極７Ａ、７Ｂの端部が活性領域（Ｌ）の内側へ後退する量を減らすことができる。これにより、ゲート電極７Ａ、７Ｂの端部を活性領域（Ｌ）の近傍に配置することが可能となるので、その分、２つの活性領域（Ｌ）のスペースを狭くすることができ、メモリセルサイズを微細化することができる。
【０２１１】
なお、ＳＲＡＭの周辺回路の一部には、例えば電源回路のように、ゲート長が比較的長いＭＩＳＦＥＴを比較的低密度に配置する回路がある。このような回路のＭＩＳＦＥＴは、ゲート電極７Ｃの端部を活性領域（Ｌ）から遠く離しても支障がないので、１回のエッチングでゲート電極７Ｃを形成してもよい。すなわち、前述した２枚のマスクを使った２回のエッチング工程のうち、いずれか一方の工程でゲート電極７Ｃを形成すればよい。他方、ＳＲＡＭの周辺回路のうち、ゲート長の短いＭＩＳＦＥＴを含む回路やＭＩＳＦＥＴが高密度に配置される回路においては、これらの回路を構成するＭＩＳＦＥＴのゲート電極７Ｃを形成する際、２枚の異なるマスクを使った２回のエッチングでゲート電極材料（多結晶シリコン膜）をパターニングすることが望ましい。
【０２１２】
また、２枚のフォトマスクを使った２回のエッチングでゲート電極７Ａ、７Ｂと同一の平面形状を有する酸化シリコン膜８を形成する場合は、第１のフォトレジスト膜１６ａにパターンを転写する際の露光光源にＡｒＦ（フッ化アルゴン）を用い、第２のフォトレジスト膜１６Ｂにパターンを転写する際の露光光源にＫｒＦ（フッ化クリプトン）を用いることもできる。
【０２１３】
すなわち、第１のフォトレジスト膜１６ａをマスクにして酸化シリコン膜８をドライエッチングする時は、酸化シリコン膜８をゲート電極７Ａ、７Ｂのゲート長と同じ幅に加工するので、第２のフォトレジスト膜１６ｂをマスクにして酸化シリコン膜８をドライエッチングする時に比べて高い加工精度が要求される。従って、第１のフォトレジスト膜１６ａにフォトマスクのパターンを転写する時には、ＫｒＦよりも波長が短いＡｒＦを露光光源として用いることにより、酸化シリコン膜８を高精度にドライエッチングすることができる。他方、ＡｒＦ用のフォトレジストは、ＫｒＦ用のフォトレジストよりも高価であることから、第２のフォトレジスト膜１６Ｂにフォトマスクのパターンを転写する時の露光光源としてＫｒＦを用いれば、安価なＫｒＦ用フォトレジストを使ってフォトレジスト膜１６Ｂを構成することができる。
【０２１４】
なお、図１０６に示すように、第２のフォトレジスト膜１６Ｂにパターンを転写するフォトマスク（Ｍ）に形成される遮光パターン（斜線を付した部分）と光透過パターンとの境界部が活性領域（Ｌ）の一部（丸印を付した部分）と重なると、エッチング工程で上記活性領域（Ｌ）の一部の基板１が削られる恐れがある。従って、例えば図１０７に示すように、遮光パターンと光透過パターンとの境界部は、活性領域（Ｌ）と重ならないようにレイアウトすることが望ましい。
【０２１５】
（実施の形態１２）
前記実施の形態１では、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）と下層のＭＩＳＦＥＴ（ＤＲ１、ＤＲ２、ＴＲ１、ＴＲ２）とを接続するスルーホール５３の内部に多結晶シリコン膜からなるプラグ５５を形成する（図３４参照）。
【０２１６】
この場合、プラグ５５を構成する多結晶シリコン膜の成膜温度が高いと、スルーホール５３の底部に露出したバリア層４８の表面が酸化され易くなり、バリア層４８とプラグ５５の接触抵抗が上昇する虞れがある。例えば、シラン（ＳｉＨ４）とボラン（ＢＨ３）をソースガスに用いたＣＶＤ法でｐ型多結晶シリコン膜を形成する場合は、スルーホール５３の底部に露出したバリア層４８の表面が５４０℃程度の高温に曝される。
【０２１７】
その対策として、本実施の形態１２では、プラグ５５を構成する導電膜を低温で堆積する。具体的には、ジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ６）をソースガスに用いたＣＶＤ法でｐ型アモルファスシリコン膜を形成する。これらのソースガスを用いた場合は、３９０℃程度の低温でスルーホール５３内部にｐ型アモルファスシリコン膜を埋め込むことができるので、スルーホール５３の底部に露出したバリア層４８の酸化を抑制することができる。また、上記ｐ型アモルファスシリコン膜の成膜に用いるＣＶＤ装置のチャンバ内を非酸化性雰囲気にすることによって、バリア層４８の酸化をさらに抑制することができる。
【０２１８】
（実施の形態１３）
前記実施の形態１で説明したように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル領域を構成する中間半導体層５８は、ＣＶＤ法で堆積したノンドープのアモルファスシリコン膜を熱処理によって結晶化したシリコン膜５８ｉからなる（図３５参照）。
【０２１９】
上記中間半導体層５８を構成するシリコン膜５８ｉ中の結晶粒サイズと縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流との間には相関関係があり、一般にシリコン膜５８ｉ中の結晶粒サイズが大きくなるとドレイン電流も増大する。また、ノンドープのアモルファスシリコン膜を成膜する際、ソースガスとしてシラン（ＳｉＨ４）を用いた場合とジシラン（Ｓｉ２Ｈ６）を用いた場合とでは、後者を用いた方がシリコン膜５８ｉ中の結晶粒サイズが大きくなる。従って、中間半導体層５８を形成する際にジシラン（Ｓｉ２Ｈ６）を用いることにより、シリコン膜５８ｉ中の結晶粒サイズを大きくすることができるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流を増やすことができる。
【０２２０】
（実施の形態１４）
前記実施の形態１では、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層５９の上部にスルーホール８２を形成する際、スルーホール８２と上部半導体層５９の相対的な位置が生じた場合でも、スルーホール８２内のプラグ８５とゲート電極６６が短絡しないようにするために、ゲート電極６６の上部を酸化シリコン膜からなるサイドウォールスペーサ７１で保護している（図５２参照）。
【０２２１】
本実施の形態では、スルーホール８２内のプラグ８５とゲート電極６６の短絡をより確実に防ぐため、上部半導体層５９の上部にスルーホール８２を形成する工程（図５１）の後、図１０８に示すように、スルーホール８２の側壁に第２のサイドウォールスペーサ１１１を形成する。このサイドウォールスペーサ１１１を形成するには、上部半導体層５９の上部にスルーホール８２を形成した後、例えばスルーホール８２の内部を含む基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方性エッチングしてスルーホール８２の側壁に残せばよい。
【０２２２】
スルーホール８２の側壁に上記のようなサイドウォールスペーサ１１１を形成した場合は、図１０９に示すように、スルーホール８２内に埋め込んだプラグ８５とゲート電極６６との間がサイドウォールスペーサ１１１によって確実に分離されるので、メモリセルサイズを微細化した場合でも、プラグ８５とゲート電極６６の短絡を確実に防ぐことができる。
【０２２３】
また、スルーホール８２内にプラグ８５を埋め込む工程に先立ち、例えば図１１０に示すように、スルーホール８２の底部に露出した上部半導体層５９の表面にＣｏシリサイドなどの金属シリサイド層１１２を形成してもよい。このようにうすると、スルーホール８２の側壁にサイドウォールスペーサ１１１を形成したことよって上部半導体層５９とプラグ８５の接触面積が小さくなった場合でも、両者の接触抵抗の低減を抑制することができる。
【０２２４】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２２５】
前記実施の形態９では、バリア層４８の上部に形成した反応層５６の表面に微小な凹凸を形成し、反応層５６とその上部のプラグ５５との接触面積を増やすことによって、両者の接触抵抗を低減している（図９６参照）が、例えば図１１１や図１１２に示すように、ＷやＡｌなどのメタル配線１１３の表面に微小な突起や段差を形成することによって、その上部のプラグ１１４との接触面積を増やすようにすることも可能である。
【０２２６】
また、例えば図１１３に示すように、表面にＣｏシリサイド層１１６が形成された半導体領域（ソース、ドレイン）１１５とプラグ１１７を接続する際、活性領域（Ｌ）と素子分離溝２の境界部にコンタクトホール１１８を配置し、コンタクトホール１１８を形成する際の基板１と素子分離溝２のエッチング選択比を利用してコンタクトホール１１８の底部の面積を広くし、これによって半導体領域１１５とプラグ１１７との接触抵抗を低減することも可能である。また、コンタクトホール内のプラグとゲート電極、あるいはコンタクトホール内のプラグとソース、ドレインとを接続する際、ゲート電極やソース、ドレインの表面に凹凸を設けることによって、接触抵抗を低減することも可能である。
【０２２７】
本発明は、例えば下層のＭＩＳＦＥＴと上層の縦型ＭＩＳＦＥＴを有する半導体装置、縦型ＭＩＳＦＥＴを有する半導体装置に適用できることは言うまでもない。
【０２２８】
また、前記実施の形態において説明した形成方法は、縦型ＭＩＳＦＥＴを有する半導体装置の形成方法として適用できることは言うまでもない。このように、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２２９】
以上、本実施の形態において開示される発明のうち、代表的なものについて簡単に説明すれば、以下のとおりである。
【０２３０】
１．ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０）を介して金属膜（４２、４３）が形成され、前記金属膜（４２、４３）の上部に前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【０２３１】
第１ＭＩＳＦＥＴ（ＤＲ１）および第１縦型ＭＩＳＦＥＴ（ＳＶ１）と、第２ＭＩＳＦＥＴ（ＤＲ２）および第２縦型ＭＩＳＦＥＴ（ＳＶ２）とが交差結合してメモリセルを構成し、前記金属膜（４２、４３）により第１および第２ＭＩＳＦＥＴのゲートおよびドレインが交差結合される。
【０２３２】
前記金属膜はタングステン膜を有し、前記縦型ＭＩＳＦＥＴと前記タングステン膜とはバリア膜（４８）を介して電気的に接続される。
【０２３３】
金属膜（４２、４３）上に、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成することにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。また、バリア層（４８）を介して金属膜（４２、４３）の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できる。
【０２３４】
２．（ａ）ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２）を介して形成された縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）は、そのゲート（６４、６５、６６）の下部で下層の導電膜（５１、５１ａ、５１ｂ）に電気的に接続されることで、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される。
【０２３５】
（ｂ）ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）と、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）との間の電流パスは、導電膜（５１、５１ａ、５１ｂ）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）の下部を経由して形成される。
【０２３６】
（ｃ）ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２、５４）を介して、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される導電膜（５１、５１ａ、５１ｂ）が形成され、前記導電膜（５１、５１ａ、５１ｂ）の上部に前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）は、サイドウオールスペーサ状に形成され、かつ前記導電膜（５１、５１ａ、５１ｂ）に電気的に接続される。
【０２３７】
（ｄ）ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２）を介して、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される導電膜（５１、５１ａ、５１ｂ）が形成され、前記導電膜（５１、５１ａ、５１ｂ）の上部に前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）は、自己整合的に前記導電膜（５１、５１ａ、５１ｂ）に電気的に接続される。
【０２３８】
（ａ）−（ｄ）により、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【０２３９】
（ａ）−（ｄ）において、前記導電膜（５１、５１ａ、５１ｂ）の上部に絶縁膜（４９、５２）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）は、サイドウォールスペーサ状に自己整合的に形成された第１膜（６４）と第２膜（６５）を含み、前記第１膜（６４）に自己整合的に前記導電膜（５１、５１ａ、５１ｂ）が開口され、前記第２膜（６５）は、その下端部で前記導電膜（５１、５１ａ、５１ｂ）に電気的に接続される。これにより、メモリセルサイズを縮小できる。
【０２４０】
前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）は、プラグ２８の上部に、プラグ２８および前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【０２４１】
３．ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０）を介して、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される第１導電膜（４２、４３）が形成され、前記第１導電膜（４２、４３）の上部に、第２導電膜（５１、５１ａ、５１ｂ）が形成され、前記第２導電膜（５１、５１ａ、５１ｂ）の上部に、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６４、６５、６６）は、前記第２導電膜（５１、５１ａ、５１ｂ）に電気的に接続され、前記前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン（５７）は前記第２導電膜（５１、５１ａ、５１ｂ）を介さずに前記第１導電膜（４２、４３）に電気的に接続される。
【０２４２】
また、前記第２導電膜（５１、５１ａ、５１ｂ）の上部に絶縁膜（２０、３０、４９、５２、５４）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート（６６）は、サイドウォールスペーサ状に自己整合的に形成された第１膜（６４）と第２膜（６５）を含み、前記第１膜（６４）に自己整合的に前記第２導電膜（５１、５１ａ、５１ｂ）が開口され、前記第２膜（６５）は、その下端部で前記第２導電膜（５１、５１ａ、５１ｂ）に電気的に接続される。これにより、メモリセルの特性を向上できる。
【０２４３】
前記第１導電膜（４２、４３）はタングステン等の金属膜で構成され、前記第２導電膜（５１、５１ａ、５１ｂ）はシリコン膜で構成され、前記第１導電膜（４２、４３）は、バリア膜（４８）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン（５７）に電気的に接続される。これにより、メモリセルの特性を向上できる。
【０２４４】
前記第１導電膜（４２、４３）と同層の導電膜で、周辺回路用ＭＩＳＦＥＴ（Ｑｐ）のゲート（７Ｃ）およびドレイン（１５）間を電気的に接続する導電膜（４６、４７）が形成される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。
【０２４５】
４．ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、
前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）およびドレイン（１４）間を電気的に接続する導電膜（４２、４３）が、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２、５４）を介して形成され、前記導電膜（４２、４３）の上部に、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記導電膜（４２、４３）と同層の導電膜（４６、４７）で、前記周辺回路用ＭＩＳＦＥＴ（Ｑｐ）のゲート（７Ｃ）およびドレイン（１５）間を電気的に接続する導電膜が形成される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。
【０２４６】
前記導電膜（４２、４３）はタングステン等の金属膜で構成され、前記導電膜（４２、４３）は、バリア膜（４８）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン（５７）に電気的に接続される。これにより、メモリセルの特性を向上できる。
【０２４７】
前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を覆う絶縁膜（７０、７２、７３、８１）を介して金属配線層（８９）が形成され、前記金属配線層（８９）により、前記周辺回路用ＭＩＳＦＥＴ（Ｑｐ）のゲート（７Ｃ）およびドレイン（１５）間を電気的に接続する配線（８９）が形成される。このように、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも下部に形成されるプラグ２８および導電膜である中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピード向上できる。
【０２４８】
５．ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを有し、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、半導体基板の主面に形成され、前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続する導電膜（４２、４３）が、前記駆動ＭＩＳＦＥＴの上部に絶縁膜を介して形成され、前記導電膜（４２、４３）の上部に、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成され、前記導電膜（４２、４３）と、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（５１、５１ａ、５１ｂ、６６）とは、前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を覆う絶縁膜（７０、７２、７３、８１）に形成された接続孔（７４）において、前記接続孔（７４）に埋め込まれたプラグ（８０）により電気的に接続される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【０２４９】
プラグ８０はプラグ２８の上部に、プラグ２８とプラグ８０とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【０２５０】
前記導電膜（４２、４３）と同層の導電膜（４６、４７）で、周辺回路用ＭＩＳＦＥＴ（Ｑｐ）のゲート（７Ｃ）およびドレイン（１５）間を電気的に接続する導電膜（４６、４７）が形成される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となるとともに、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。
【０２５１】
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する積層体（Ｐ１、Ｐ２）に形成されたソース（５９）、チャネル領域（５８、基板）およびドレイン（５７）と、前記積層体（Ｐ１、Ｐ２）の側壁部にゲート絶縁膜（６３）を介して形成されたゲート電極（６６）とを有し、前記積層体（Ｐ１、Ｐ２）はシリコン膜で構成される。
【０２５２】
６．半導体装置の製造方法であって、
半導体基板の主面にＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成する工程と、
前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５２、５４）を介して、前記ＭＩＳＦＥＴのゲート（７Ｂ）またはドレイン（１４）に電気的に接続する導電膜（４２、４３）を形成する工程と、
前記導電膜の上部（４２、４３）に、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する工程と、
前記縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を覆う絶縁膜（７０、７２、７３、８１）に接続孔（７４）を形成する工程と、
前記接続孔（７４）にプラグ（８０）を埋め込むことにより、前記接続孔内で、前記導電膜（４２、４３）と、前記縦型ＭＩＳＦＥＴのゲート電極（５１、５１ａ、５１ｂ、６６）とを電気的に接続する工程と、を含む。
【０２５３】
前記導電膜（４２、４３）と同層の導電膜（４６、４７）で、周辺回路用ＭＩＳＦＥＴ（Ｑｐ）のゲート（７Ｃ）およびドレイン（１５）間を電気的に接続する導電膜（４６、４７）が形成される。これにより、メモリセルサイズを縮小できる。
【０２５４】
プラグ８０はプラグ２８の上部に、プラグ２８とプラグ８０とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【０２５５】
７．半導体装置の製造方法であって、
半導体基板の主面にＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成する工程と、
前記ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に絶縁膜（２０、３０、４９、５０、５２）を介して、ドレイン・チャネル・ソースとなる半導体膜（５７、５８、５９）びキャップ絶縁膜（６１）を形成する工程と、
前記半導体膜、およびキャップ絶縁膜を柱状形状にパターニングする工程と、
柱状のキャップ絶縁膜の側壁にエッチングストッパ膜（１０８ａ）をサイドスペーサ状に形成する工程と、
前記キャップ絶縁膜およびエッチングストッパ膜上に層間絶縁膜（１０９）を形成する工程と、
前記エッチングストッパ膜をストッパに用いて、前記層間絶縁膜およびキャップ絶縁膜をエッチングした後、前記エッチングストッパ膜をエッチングして、半導体膜（５９）を開口する接続孔（８２）を形成する工程と、を含む。これにより、メモリセルの特性を向上できる。
【０２５６】
８．一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれよりも上部に形成され、
前記第１縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソースは、前記第１および第２積層体よりも上部に形成された電源電圧線に電気的に接続されている。
【０２５７】
前記第１転送ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される前記相補性データ線の一方と、前記第２転送ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される前記相補性データ線の他方は、前記電源電圧線と同一の配線層に形成されている。
【０２５８】
前記第１および第２転送ＭＩＳＦＥＴのそれぞれのゲート電極に電気的に接続される前記ワード線は、前記電源電圧線および前記相補性データ線よりも上層の配線層に形成されている。
【０２５９】
前記第１および第２駆動ＭＩＳＦＥＴのそれぞれのソースに電気的に接続される基準電圧線は、前記ワード線と同一の配線層に形成されている。
【０２６０】
前記基準電圧線は、前記第１駆動ＭＩＳＦＥＴのソース電気的に接続される第１基準電圧線と、前記第２駆動ＭＩＳＦＥＴのソースに電気的に接続される第２基準電圧線とからなり、第１基準電圧線と前記第２基準電圧線は、前記ワード線をそれらの間に挟んで第１方向に延在している。
【０２６１】
前記相補性データ線の一方と、前記相補性データ線の他方は、前記電源電圧線をそれらの間に挟んで、前記第１方向と交差する第２方向に延在している。
【０２６２】
前記相補性データ線、前記電源電圧線、前記基準電圧線および前記ワード線は、銅を主成分とするメタル膜で構成されている。
【０２６３】
９．一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１縦型ＭＩＳＦＥＴは、前記第２駆動ＭＩＳＦＥＴのゲート電極の一端部上に配置され、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記第１駆動ＭＩＳＦＥＴのゲート電極の一端部上に配置され、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体記憶装置。
【０２６４】
１０．前記半導体基板の主面に平行な平面において、平面的に見て、前記第１および第２縦型ＭＩＳＦＥＴは、前記第１転送ＭＩＳＦＥＴおよび前記第１駆動ＭＩＳＦＥＴ形成領域と、前記第２転送ＭＩＳＦＥＴおよび前記第２駆動ＭＩＳＦＥＴ形成領域との間に配置されている。
【０２６５】
１１．一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれよりも上部に形成され、
前記第１縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成された第１ゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成された第２ゲート電極とを有し、
前記第１縦型ＭＩＳＦＥＴのドレインと、前記第２駆動ＭＩＳＦＥＴのゲート電極と、前記第１駆動ＭＩＳＦＥＴのドレインとは、第１中間導電層を介して互いに電気的に接続され、
前記第２縦型ＭＩＳＦＥＴのドレインと、前記第１駆動ＭＩＳＦＥＴのゲート電極と、前記第２駆動ＭＩＳＦＥＴのドレインとは、第２中間導電層を介して互いに電気的に接続され、
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極は、前記第１ゲート電極と接するように形成された第１ゲート引き出し電極と、前記第１ゲート引き出し電極および前記第２中間導電層とに接するように形成された第１接続孔内の第１導電層とを介して前記第２中間導電層と電気的に接続され、
前記第２縦型ＭＩＳＦＥＴの第２ゲート電極は、前記第２ゲート電極と接するように形成された第２ゲート引き出し電極と、前記第２ゲート引き出し電極および前記第１中間導電層とに接するように形成された第２接続孔内の第２導電層とを介して前記第１中間導電層と電気的に接続されている。
【０２６６】
前記半導体基板の主面に周辺回路の複数のＭＩＳＦＥＴがさらに形成され、前記周辺回路のＭＩＳＦＥＴ間を接続する配線と、前記第１および第２中間導電層とは、同一の配線層に形成されている。
【０２６７】
前記第１および第２中間導電層はメタル膜からなり、前記第１縦型ＭＩＳＦＥＴのドレインと前記第１中間導電層との間に第１バリア層が形成され、前記第２縦型ＭＩＳＦＥＴのドレインと前記第２中間導電層との間に第２バリア層が形成されている。
【０２６８】
前記第１および第２中間導電層はタングステン膜からなり、前記第１および第２バリア層は、窒化タングステン(ＷＮ)膜からなる。
【０２６９】
前記第１および第２中間導電層は、耐酸化性導電膜からなる。
【０２７０】
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極は、その下端部で前記第１ゲート引き出し電極と電気的に接続され、前記第２縦型ＭＩＳＦＥＴの第２ゲート電極は、その下端部で前記第２ゲート引き出し電極と電気的に接続されている。
【０２７１】
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極および前記第２縦型ＭＩＳＦＥＴの第２ゲート電極のそれぞれは、２層の導電膜で構成されている。
【０２７２】
前記第２中間導電層と、前記第１ゲート引き出し電極と、前記第１接続孔とは、互いに平面的に重なる部分を有するように配置され、前記第１中間導電層と、前記第２ゲート引き出し電極と、前記第２接続孔とは、互いに平面的に重なる部分を有するように配置されている。
【０２７３】
前記第１接続孔は、前記第１ゲート引き出し電極を貫通して前記第２中間導電層に接続され、前記第２接続孔は、前記第２ゲート引き出し電極を貫通して前記第１中間導電層に接続されている。
【０２７４】
前記第１ゲート引き出し電極は、前記第１積層体の側壁部で前記第１縦型ＭＩＳＦＥＴの第１ゲート電極と接しており、前記第２ゲート引き出し電極は、前記第２積層体の側壁部で前記第２縦型ＭＩＳＦＥＴの第２ゲート電極と接している。
【０２７５】
前記第１ゲート引き出し電極は、前記第１縦型ＭＩＳＦＥＴの第１ゲート電極と一体に構成されており、前記第２ゲート引き出し電極は、前記第２縦型ＭＩＳＦＥＴの第２ゲート電極と一体に構成されている。
【０２７６】
前記第１縦型ＭＩＳＦＥＴのゲート電極は、前記第１積層体の側壁部の周囲を囲むように形成され、前記第２縦型ＭＩＳＦＥＴのゲート電極は、前記第２積層体の側壁部の周囲を囲むように形成されている。
【０２７７】
前記第１および第２ゲート引き出し電極は、シリコン系の導電膜とその表面に形成されたシリサイド膜とで構成されている。
【０２７８】
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴで構成され、前記第１および第２縦型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴで構成されている。
【０２７９】
１２．一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面の第１領域に第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２転送ＭＩＳＦＥＴと前記第１および第２駆動ＭＩＳＦＥＴの上部に、前記第２駆動ＭＩＳＦＥＴのゲート電極と、前記第１駆動ＭＩＳＦＥＴのドレインとを電気的に接続する第１中間導電層を形成し、前記第１駆動ＭＩＳＦＥＴのゲート電極と、前記第２駆動ＭＩＳＦＥＴのドレインとを電気的に接続する第２中間導電層を形成する工程、
（ｃ）前記第１および第２中間導電層の上部に第１絶縁膜を介して第１および第２ゲート引き出し電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１および第２ゲート引き出し電極の上部に第１および第２積層体を形成することによって、前記第１積層体に形成された第１縦型ＭＩＳＦＥＴのドレインと前記第１中間導電層とを電気的に接続し、前記第２積層体に形成された第２縦型ＭＩＳＦＥＴのドレインと前記第２中間導電層とを電気的に接続する工程、
（ｅ）前記第１積層体の側壁部にゲート絶縁膜を介して形成された前記第１縦型ＭＩＳＦＥＴのゲート電極と前記第１ゲート引き出し電極とを電気的に接続し、前記第２積層体の側壁部にゲート絶縁膜を介して形成された前記第２縦型ＭＩＳＦＥＴのゲート電極と前記第２ゲート引き出し電極とを電気的に接続する工程、
（ｆ）前記第１ゲート引き出し電極の上部に、前記第１ゲート引き出し電極と前記第２中間導電層とに接するように第１接続孔を形成してその内部に第１導電層を埋め込み、前記第２ゲート引き出し電極の上部に、前記第２ゲート引き出し電極と前記第１中間導電層とに接するように第２接続孔を形成してその内部に第２導電層を埋め込む工程を含む。
【０２８０】
前記（ｃ）工程は、前記第１および第２中間導電層の表面にバリア層を形成する工程と、前記バリア層が形成された前記第１および第２中間導電層の上部に前記第１絶縁膜を介して前記第１および第２ゲート引き出し電極を形成する工程を含み、
前記（ｄ）工程は、前記第１絶縁膜と、前記第１および第２ゲート引き出し電極とを覆う第２絶縁膜を形成する工程と、前記第２絶縁膜と前記第１絶縁膜とをエッチングして、前記第１中間導電層の表面の前記バリア層を露出する第１開口および、前記第２中間導電層の表面の前記バリア層を露出する第２開口を形成する工程と、前記第１および第２開口の内部に導電層を埋め込む工程と、前記第２絶縁膜の上部に前記第１および第２積層体を形成することによって、前記第１積層体に形成された前記第１縦型ＭＩＳＦＥＴのドレインと前記第１中間導電層とを前記バリア層と前記第１開口の内部の導電層とを介して電気的に接続し、前記第２積層体に形成された前記第２縦型ＭＩＳＦＥＴのドレインと前記第２中間導電層とを前記バリア層と前記第２開口の内部の導電層とを介して電気的に接続する工程を含み、
前記（ｅ）工程は、前記第１および第２ゲート引き出し電極と、前記第１および第２開口内の導電膜が前記第２絶縁膜によって覆われた状態で前記半導体基板を熱処理することによって、前記第１および第２積層体のそれぞれの側壁部に前記ゲート絶縁膜を形成する工程と、前記半導体基板上に堆積した第１ゲート電極材料をエッチングして前記第１および第２積層体のそれぞれの側壁部に第１ゲート電極層を形成する工程と、前記第２絶縁膜をエッチングして前記第１および第２ゲート引き出し電極を露出する工程と、前記半導体基板上に堆積した第２ゲート電極材料をエッチングして前記第１ゲート電極層が形成された前記第１および第２積層体のそれぞれの側壁部に第２ゲート電極層を形成し、前記第１積層体の側壁に形成された前記第２ゲート電極層と前記第１ゲート引き出し電極とを電気的に接続し、前記第１積層体の側壁に形成された前記第２ゲート電極層と前記第１ゲート引き出し電極とを電気的に接続する工程を含む。
【０２８１】
１３．一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面の第１領域に第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２転送ＭＩＳＦＥＴと前記第１および第２駆動ＭＩＳＦＥＴの上部に、前記第２駆動ＭＩＳＦＥＴのゲート電極と、前記第１駆動ＭＩＳＦＥＴのドレインとを電気的に接続する第１中間導電層を形成し、前記第１駆動ＭＩＳＦＥＴのゲート電極と、前記第２駆動ＭＩＳＦＥＴのドレインとを電気的に接続する第２中間導電層を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１および第２中間導電層の上部に第１および第２積層体を形成することによって、前記第１積層体に形成された第１縦型ＭＩＳＦＥＴのドレインと前記第１中間導電層とを電気的に接続し、前記第２積層体に形成された第２縦型ＭＩＳＦＥＴのドレインと前記第２中間導電層とを電気的に接続する工程、
（ｄ）前記（ｃ）工程後、前記第１積層体の側壁部にゲート絶縁膜を介して形成された前記第１縦型ＭＩＳＦＥＴのゲート電極と接するように第１ゲート引き出し電極を形成し、前記第２積層体の側壁部にゲート絶縁膜を介して形成された前記第２縦型ＭＩＳＦＥＴのゲート電極と接するように第２ゲート引き出し電極を形成する工程、
（ｅ）前記第１ゲート引き出し電極の上部に、前記第１ゲート引き出し電極と前記第２中間導電層とに接するように第１接続孔を形成してその内部に第１導電層を埋め込み、前記第２ゲート引き出し電極の上部に、前記第２ゲート引き出し電極と前記第１中間導電層とに接するように第２接続孔を形成してその内部に第２導電層を埋め込む工程を含む。
【０２８２】
前記（ｅ）工程の後、前記第１および第２積層体の上部に、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソースと電気的に接続される電源電圧線を形成する工程をさらに含む。
【０２８３】
前記電源電圧線を形成する工程で、前記第１転送ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される前記相補性データ線の一方と、前記第２転送ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される前記相補性データ線の他方を形成する工程をさらに含む。
【０２８４】
前記電源電圧線の上層に前記第１および第２転送ＭＩＳＦＥＴのそれぞれのゲート電極に電気的に接続される前記ワード線と、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれのソースに電気的に接続される基準電圧線とを形成する工程をさらに含む。
【０２８５】
１４．前記１１〜１３において、第１および第２ゲート引き出し電極は、窒化金属膜からなる。
【０２８６】
前記第１および第２ゲート引き出し電極は、窒化金属膜からなり、前記第１縦型ＭＩＳＦＥＴの第１ゲート電極を構成する前記２層の導電膜のうち、前記第１ゲート引き出し電極と接する導電膜、および前記第２縦型ＭＩＳＦＥＴの第２ゲート電極を構成する前記２層の導電膜のうち、前記第２ゲート引き出し電極と接する導電膜は、それぞれ金属膜からなる。
【０２８７】
前記第１縦型ＭＩＳＦＥＴのドレインは、(多結晶)シリコン膜からなる第１プラグを介して前記第１バリア層に電気的に接続され、
前記第２縦型ＭＩＳＦＥＴのドレインは、(多結晶)シリコン膜からなる第２プラグを介して前記第２バリア層に電気的に接続され、
前記第１プラグと前記第１バリア層との間には、両者の反応を防ぐための第１反応層が形成され、
前記第２プラグと前記第２バリア層との間には、両者の反応を防ぐための第２反応層が形成されている。
【０２８８】
前記第１および第２反応層のそれぞれの表面に凹凸を設けられている。
【０２８９】
前記第１および第２プラグを構成する前記(多結晶)シリコン膜は、ジシランを含むソースガスを用いたＣＶＤ法で堆積したアモルファスシリコン膜を熱処理して形成したものである。
【０２９０】
１５．半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極を有する縦型ＭＩＳＦＥＴの製造方法であって、前記ゲート電極を形成する工程は、
（ａ）半導体基板上にアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜を異方的にエッチングすることによって、前記積層体の側壁にサイドウォールスペーサ状のアモルファスシリコン層を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を異方的にエッチングすることによって、前記積層体の側壁に形成された前記アモルファスシリコン層の表面にサイドウォールスペーサ状の多結晶シリコンン層を形成する工程、
（ｃ）前記アモルファスシリコン層を多結晶化するための熱処理工程、
とを含む縦型ＭＩＳＦＥＴの製造方法。
【０２９１】
一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成された第１ゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成された第２ゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極および前記第２縦型ＭＩＳＦＥＴの第２ゲート電極を形成する工程は、
（ａ）前記半導体基板上にアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜を異方的にエッチングすることによって、前記第１および第２積層体のそれぞれの側壁にサイドウォールスペーサ状のアモルファスシリコン層を形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を異方的にエッチングすることによって、前記第１および第２積層体のそれぞれの側壁に形成された前記アモルファスシリコン層の表面にサイドウォールスペーサ状の多結晶シリコンン層を形成する工程、
（ｃ）前記アモルファスシリコン層を多結晶化するための熱処理工程、
を含む半導体記憶装置の製造方法。
【０２９２】
１６．半導体装置の製造方法であって、
（ａ）第１ＭＩＳＦＥＴのゲート電極と、第２駆動ＭＩＳＦＥＴのゲート電極とを構成する第１導電膜の上部にマスク層を形成する工程、
（ｂ）前記マスク層を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程、
（ｃ）前記マスク層を前記第１方向と交差する第２方向に沿ってパターニングする第２工程、
（ｄ）前記（ｃ）工程の後、前記マスク層をマスクにして前記第１導電膜をパターニングする工程、
とを含む半導体装置の製造方法。
【０２９３】
一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２転送ＭＩＳＦＥＴのゲート電極と、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極とを形成する工程は、
（ａ）前記第１および第２転送ＭＩＳＦＥＴのゲート電極と、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極とを構成する第１導電膜の上部にマスク層を形成する工程、
（ｂ）前記マスク層を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程、
（ｃ）前記マスク層を前記第１方向と交差する第２方向に沿ってパターニングする第２工程、
（ｄ）前記（ｃ）工程の後、前記マスク層をマスクにして前記第１導電膜をパターニングする工程、
を含む半導体記憶装置の製造方法。
【０２９４】
１７．半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極を有する縦型ＭＩＳＦＥＴの製造方法であって、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのチャネル領域を形成する工程は、
（ａ）前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソースを構成する導電層の上部に、ジシランをソースガスに用いたＣＶＤ法でアモルファスシリコン膜を堆積する工程、
（ｂ）前記アモルファスシリコン層を多結晶化するための熱処理工程、
を含む縦型ＭＩＳＦＥＴの製造方法。
【０２９５】
一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのチャネル領域を形成する工程は、
（ａ）前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソースを構成する導電層の上部に、ジシランをソースガスに用いたＣＶＤ法でアモルファスシリコン膜を堆積する工程、
（ｂ）前記アモルファスシリコン層を多結晶化するための熱処理工程、
を含む半導体記憶装置の製造方法。
【産業上の利用可能性】
【０２９６】
本発明は、、縦型ＭＩＳＦＥＴを用いてメモリセルを構成したＳＲＡＭを有する半導体記憶装置に適用することができる。
【符号の説明】
【０２９７】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７Ａ、７Ｂ  ゲート電極
７ｎ  ｎ型多結晶シリコン膜
７ｐ  ｐ型多結晶シリコン膜
８  酸化シリコン膜
９  ｎ−型半導体領域
１０  ｐ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域（ソース、ドレイン）
１５  ｐ＋型半導体領域（ソース、ドレイン）
１６ａ、１６ｂ  フォトレジスト膜
１７  Ｃｏ膜
１８  Ｃｏシリサイド層
１９  窒化シリコン膜
２０  酸化シリコン膜
２１〜２７  コンタクトホール
２８  プラグ
２９  窒化シリコン膜
３０  酸化シリコン膜
３１〜３７  溝
４１〜４５  中間導電層
４６、４７  第１層配線
４８ａ  ＷＮ膜
４８  バリア層
４９  窒化シリコン膜
５０  多結晶シリコン膜
５１、５１ａ、５１ｂ  ゲート引き出し電極
５２  酸化シリコン膜
５３  スルーホール
５４  サイドウォールスペーサ
５５ａ  多結晶シリコン膜
５５  プラグ
５６  反応層
５７  下部半導体層
５７ｐ  ｐ型シリコン膜
５８  中間半導体層
５８ｉ  シリコン膜
５９  上部半導体層
５９ｐ  ｐ型シリコン膜
６０  多結晶シリコン膜
６１  酸化シリコン膜
６２  窒化シリコン膜
６３  ゲート絶縁膜
６４  第１多結晶シリコン層
６５  第２多結晶シリコン層
６６  ゲート電極
６７  アモルファスシリコン層
７０  酸化シリコン膜
７１  サイドウォールスペーサ
７２  窒化シリコン膜
７３  酸化シリコン膜
７４〜７９  スルーホール
８０  プラグ
８１  酸化シリコン膜
８２、８３、８４  スルーホール
８５  プラグ
８６  炭化シリコン膜
８７  酸化シリコン膜
８８  配線溝
８９  第２層配線
９０（Ｖdd）  電源電圧線
９１（Ｖss）  基準電圧線
９２  引き出し配線
９３  絶縁膜
９４  配線溝
９４ａ  開口
９５  溝
９６  ゲート引き出し電極
９７、９８  酸化シリコン膜
９９  窒化シリコン膜
１０１、１０２  酸化シリコン膜
１０３  多結晶シリコン膜
１０４  酸化シリコン膜
１０５  溝
１０６  フォトレジスト膜
１０７  ゲート電極
１０８  窒化シリコン膜
１０８ａ  サイドウォールスペーサ
１０９、１１０  酸化シリコン膜
１１１  サイドウォールスペーサ
１１２  金属シリサイド層
１１３  配線
１１４  プラグ
１１５  半導体領域（ソース、ドレイン）
１１６  Ｃｏシリサイド層
１１７  プラグ
１１８  コンタクトホール
ＢＬＴ、ＢＬＢ  相補性データ線
ＤＲ１、ＤＲ２  駆動ＭＩＳＦＥＴ
Ｌ  活性領域
Ｍ  フォトマスク
ＭＣ  メモリセル
Ｐ１、Ｐ２  積層体
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＶ１、ＳＶ２  縦型ＭＩＳＦＥＴ
ＴＲ１、ＴＲ２  転送ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2011155275.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
2011155275.tif 000072
【図７１】
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【図７２】
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【図７３】
2011155275.tif 000075
【図７４】
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【図７５】
2011155275.tif 000077
【図７６】
2011155275.tif 000078
【図７７】
2011155275.tif 000079
【図７８】
2011155275.tif 000080
【図７９】
2011155275.tif 000081
【図８０】
2011155275.tif 000082
【図８１】
2011155275.tif 000083
【図８２】
2011155275.tif 000084
【図８３】
2011155275.tif 000085
【図８４】
2011155275.tif 000086
【図８５】
2011155275.tif 000087
【図８６】
2011155275.tif 000088
【図８７】
2011155275.tif 000089
【図８８】
2011155275.tif 000090
【図８９】
2011155275.tif 000091
【図９０】
2011155275.tif 000092
【図９１】
2011155275.tif 000093
【図９２】
2011155275.tif 000094
【図９３】
2011155275.tif 000095
【図９４】
2011155275.tif 000096
【図９５】
2011155275.tif 000097
【図９６】
2011155275.tif 000098
【図９７】
2011155275.tif 000099
【図９８】
2011155275.tif 000100
【図９９】
2011155275.tif 000101
【図１００】
2011155275.tif 000102
【図１０１】
2011155275.tif 000103
【図１０２】
2011155275.tif 000104
【図１０３】
2011155275.tif 000105
【図１０４】
2011155275.tif 000106
【図１０５】
2011155275.tif 000107
【図１０６】
2011155275.tif 000108
【図１０７】
2011155275.tif 000109
【図１０８】
2011155275.tif 000110
【図１０９】
2011155275.tif 000111
【図１１０】
2011155275.tif 000112
【図１１１】
2011155275.tif 000113
【図１１２】
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【図１１３】
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