(57)【要約】【課題】半導体デバイスにおいて、ラッチアップ耐性を維持するとともに、チップ面積を縮小する半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、トレンチ２が形成されたシリコン基板（Ｎウェル８、Ｐウェル９）と、トレンチ２の側面からシリコン基板表面にかけて、ウェルと同じ導電型で、当該ウェルより高濃度で形成された不純物領域（Ｎ型ウェルコンタクト拡散層領域４、Ｐ型ウェルコンタクト拡散層領域６）と、を備える。【選択図】図１
2011146566.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成されたシリコン基板と、
前記トレンチ側面から前記シリコン基板表面にかけて、ウェルと同じ導電型で、当該ウェルより高濃度で形成された不純物領域と、を備える半導体装置。
【請求項２】
前記不純物領域に隣接して、トランジスタのソース領域をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不純物領域は、前記トレンチの深さ方向に前記ソース領域より長く形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記不純物領域と前記ソース領域とを接続する導電体をさらに備えることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記トランジスタはＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
トレンチをシリコン基板に形成し、
前記トレンチ側壁のシリコン基板にウェルと同じ導電型であって、当該ウェルより高濃度となる不純物領域を形成する半導体装置の製造方法。
【請求項７】
前記不純物領域の形成は、斜めイオン注入を用いることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型デバイスの拡散層構造に関する。
【背景技術】
【０００２】
ＣＭＯＳ型ロジック回路やＳＲＡＭ（Static Random Access Memory）において、ウェルの電位を取るためのウェルコンタクト領域をトランジスタ領域とは別に設けるレイアウト配置が採用されることがある。このような場合、ウェルコンタクト領域から離れた場所にあるトランジスタほどウェルの寄生抵抗がつき易くなる。そして、トランジスタソース−ウェル間の電位差が拡大することによってラッチアップが起きやすくなるという問題があった。
【０００３】
そこで、ウェルコンタクトの働きをするウェルと同じ極性のＮ型あるいはＰ型拡散層をトランジスタソース拡散層に隣接して形成するという対策をとることがある。異極性の拡散層を互いに隣接させるこの構造は、いわゆるバッティングコンタクト構造といわれ、トランジスタソース−ウェル間の寄生抵抗を減らして接続することによりラッチアップ耐性の向上を図ることを主な目的としてとしている。以後、トランジスタソース拡散層に隣接したウェルと同じ導電型のウェルコンタクト拡散層構造のことをバッティングコンタクト構造と称する。
【０００４】
図３に、特許文献１に開示されたバッティングコンタクトが形成されたＭＩＳ（metal-insulator-semiconductor）トランジスタの断面図を示す。Ｎｃｈトランジスタ側ではＮ型ソース４ｐに隣接してウェルと同じ極性のＰ型拡散層領域６ｐ（ウェルコンタクト領域）が形成されている。Ｐ型拡散層領域６ｐは、ＰｃｈトランジスタのＰ型ソース１４ｐ、ドレイン１５ｐを形成するイオン注入のときに同時にＰ型拡散層領域６ｐにもＰ型イオン注入することで工程数の増加なくＰ型領域が形成される。Ｐｃｈトランジスタ側ではＰ型ソース１４ｐに隣接してウェルと同じ極性のＮ型拡散層領域１６ｐ（ウェルコンタクト領域）が形成されている。Ｎ型拡散層領域１６ｐは、ＮｃｈトランジスタのＮ型ソース１４ｐ、ドレイン５ｐを形成するイオン注入のときに同時にＮ型拡散層領域１６ｐにもＮ型イオン注入することで工程数の増加なくＮ型領域が形成される。トランジスタソースに隣接したウェルと同じ導電型のＰ型拡散層領域６ｐ、Ｎ型拡散層領域１６ｐはウェルコンタクトとして機能する拡散層領域となる。
【０００５】
近年の半導体製品開発では、チップコスト低減の要請、低消費電力化等によりチップ面積縮小化が継続的に必要とされている。バッティングコンタクト構造を採用するトランジスタ領域の面積を縮小するには、ウェルコンタクト拡散層領域を縮小する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２８５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、バッティングコンタクト構造を有するトランジスタ領域を縮小する場合、ウェルコンタクト部分の拡散層領域の縮小が困難であるという問題があった。このことを図４を用いて説明する。図４はバッティングコンタクト構造を有するトランジスタ製造工程のうち、Ｐ型ソース１４ｐ、ドレイン１５ｐを形成するときに併せてＰ型拡散層領域６ｐを形成するため、Ｐ型不純物注入する領域にレジスト開口を設けた工程の断面図を示している。Ｐ型不純物を注入しないＮ型不純物領域上はレジスト７ｐ−１、７ｐ−２でマスクしており、Ｐ型拡散層領域６ｐのすぐ隣にレジスト７ｐ−１が位置している。また、トランジスタのゲート電極３ｐ−１、３ｐ−２の他に、分離素子２０ｐ−１、２０ｐ−２上にはゲート配線１９ｐ−１、１９ｐ−２が形成されている。ゲート配線は、トランジスタのゲート電極同士を少ない面積で相互接続するため回路上必要なものであり、素子分離上に形成されることが一般的である。
【０００８】
ここで、Ｐ型拡散層領域６ｐであるウェルコンタクト拡散層領域を縮小するため、図４における符号Ｌの間隔を短くすることによってレジスト７ｐ−１の位置が素子分離上のゲート配線１９ｐ−１に近づいた場合について説明する。レジスト７ｐ−１を形成するパターニング露光のときに、ゲート配線１９ｐ−１部分では、光の乱反射が生じているが、レジスト７ｐ−１の位置がゲート配線１９ｐ−１に近づくことにより乱反射の影響によりレジスト７ｐ−１にすそ引き１８ｐが生じるパターニングの変形が起きる。このすそ引き１８ｐは、Ｐ型拡散層領域６ｐの一部を覆い、本来Ｐ型不純物注入すべき拡散層領域のマスクとなり、ウェルコンタクト拡散層領域へのイオン注入が妨げられる。その結果、ウェルコンタクト拡散層とウェルとの接続が高抵抗化し、ウェルコンタクト拡散層とウェルとの導通が十分に取れなくなり、ラッチアップ耐性が悪化する弊害が生じる。従って、ウェルコンタクト拡散層領域の幅縮小は露光解像能力によりウェルコンタクト拡散層領域の幅を縮小することが制限されるという、光学的な制約があった。
【０００９】
図５は、レジストのすそ引きが発生した場合の実例写真である。レジスト７ｐ−１とゲート配線１９ｐ−１との間隔を０．２４μｍ以下に設定するとレジスト７ｐ−１のすそ引き１８ｐが発生しており、ウェルコンタクト拡散層領域の縮小が困難であることを示している。
【００１０】
上述したとおり、バッティングコンタクト構造において、ラッチアップ耐性を維持しつつウェルコンタクト拡散層領域を縮小することが困難であった。従って、トランジスタ領域の面積縮小ができず、チップ面積を縮小することが困難であるという問題があった。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の一態様は、トレンチが形成されたシリコン基板と、前記トレンチ側面から前記シリコン基板表面にかけて、ウェルと同じ導電型で、当該ウェルより高濃度で形成された不純物領域と、を備える。当該半導体装置では、トレンチ側面に不純物領域を形成する。このため、例えば、トレンチの側壁に直接イオン注入することによって不純物領域を形成することができる。このため、イオン注入のエネルギーに応じて不純物領域の幅を決定することができる。従って、不純物領域の幅を縮小することが可能になる。
【００１２】
また、本発明に係る半導体装置の製造方法の一態様は、トレンチをシリコン基板に形成し、前記トレンチ側壁のシリコン基板にウェルと同じ導電型であって、当該ウェルより高濃度となる不純物領域を形成する。当該製造方法では、トレンチの側壁に不純物領域を、例えばトレンチの側壁に直接イオン注入を実施することによって形成する。従って、上述したように、不域の幅を縮小することが可能になる。
【発明の効果】
【００１３】
当該製造方法によれば、ゲート配線形成前にトレンチの側面のシリコン基板に、直接イオン注入を実施することによって不純物領域を形成し、ウェルコンタクト拡散層とする。従って、ウェルコンタクト拡散層幅はゲート配線からの乱反射の影響を受けることなく、ウェルコンタクト拡散層幅の縮小はイオン注入の低エネルギー化によって可能になる。その結果、半導体デバイスにおいて、ラッチアップ耐性を維持するとともに、チップ面積縮小が可能な半導体装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態１に係るＣＭＯＳ型デバイスの一例を示す断面図である。
【図２Ａ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（トレンチ形成工程）の一例を示す図である。
【図２Ｂ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（Ｎ型ウェルコンタクト拡散層領域形成工程）の一例を示す図である。
【図２Ｃ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法Ｐ型ウェルコンタクト拡散領層域形成工程）の一例を示す図である。
【図２Ｄ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（素子分離、ゲード電極形成工程）の一例を示す図である。
【図２Ｅ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（Ｐ型ＬＤＤソース領域、ＬＤＤドレイン領域形成工程）の一例を示す図である。
【図２Ｆ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（Ｎ型ＬＤＤソース領域、ＬＤＤドレイン領域形成工程）の一例を示す図である。
【図２Ｇ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（サイドウォール、高濃度ソース領域、高濃度ドレイン領域形成工程）の一例を示す図である。
【図２Ｈ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（シリサイド膜形成工程）の一例を示す図である。
【図２Ｉ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（層間膜形成工程）の一例を示す図である。
【図２Ｊ】本発明の実施形態１に係るＣＭＯＳ型デバイスの製造方法（コンタクト形成工程）の一例を示す図である。
【図３】特許文献１に開示されているＭＩＳトランジスタの断面図である。
【図４】バッティングコンタクト構造を有するトランジスタの問題点を説明するための断面図である。
【図５】バッティングコンタクト構造を有するトランジスタでレジストのすそ引きが発生した場合の実例写真である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１６】
（実施形態１）
図１は、本発明の実施形態１に係るＣＭＯＳ型デバイスの一例を示す断面図である。ＣＭＯＳ型デバイスは、Ｐｃｈトランジスタ１２、Ｎｃｈトランジスタ１５、素子分離７、及びゲート配線１１を備える。ゲート配線１１は素子分離上に位置しトランジスタゲート電極同士を相互接続する働きをする配線であり、トランジスタゲート電極とは区別して表している。Ｐｃｈトランジスタ１２は、Ｎウェル８に形成され、ウェルコンタクト拡散層領域４、ゲート電極１０、ソース領域１３、及びドレイン領域１４で構成される。また、Ｎｃｈトランジスタ１５は、Ｐウェル９に形成され、ウェルコンタクト拡散層領域６、ゲート電極１０、ソース領域１６、及びドレイン領域１７で構成される。Ｎ型ウェルコンタクト拡散層領域４は、素子分離７のトレンチ側面の基板にウェルと同じ導電型（Ｎ型）で形成され、トランジスタのソース領域１３に隣接して形成される。Ｐ型ウェルコンタクト拡散層領域６は、素子分離７のトレンチ側面の基板トレンチ側面にウェルと同じ導電型（Ｐ型）で形成され、トランジスタのソース領域１６に隣接して形成される。
【００１７】
上述した半導体装置では、トランジスタのソース領域にウェルコンタクト拡散層領域が近接している。後述するように近距離に位置するトランジスタのソース領域とウェルコンタクト拡散層領域間をシリサイド膜でショートすることにより電気接続の寄生抵抗を減らすことができ、トランジスタソース−ウェル間の電位差拡大を防止しラッチアップ耐性劣化を防止することができる。
【００１８】
上述した半導体装置のウェルコンタクト拡散層領域４、６は、トランジスタのソース領域またはドレイン領域より深い位置まで形成されていることが好ましい。すなわち、Ｎ型ウェルコンタクト拡散層領域４の深さは、基板表面から垂直方向にＰ型ソース領域１３またはＰ型ドレイン領域１４より深くなっていることが好ましい。同様に、Ｐ型ウェルコンタクト拡散層領域６の深さは、基板表面から垂直方向にＮ型ソース領域１６またはＮ型ドレイン領域１７より深くなっていることが好ましい。
【００１９】
また、図１に示しているトランジスタのソース領域１３、１６、ドレイン領域１４，１７はＬＤＤ（Lightly Doped Drain）注入領域と高濃度注入領域を区別せず省略して示しているが、本発明の実施に際してはＬＤＤ注入領域と高濃度注入領域とで構成されることがあっても良い。
【００２０】
次に、本実施形態のＣＭＯＳ型デバイスの製造方法について図面を用いて説明する。図２Ａから図２Ｊは、実施形態１に係るＣＭＯＳ型デバイスの製造方法の一例を示している。
まず、シリコン基板１表面を酸化膜３１と窒化膜３２でマスクし、レジスト塗布、露光でパターニングした後（図示せず）、トレンチ２をエッチングにより形成し、レジストを剥離する（図２Ａ）。
【００２１】
次に、レジスト３３を塗布し、左端のトレンチ２側にレジスト開口部３を形成する。そして、レジスト開口部３にあるトレンチ側面に斜めイオン注入を実施し、Ｎ型ウェルコンタクト拡散層領域４を形成する（図２Ｂ）。続いて、レジスト３３を除去し、レジスト３４を塗布し、右端のトレンチ２側にレジスト開口部５を形成する。レジスト開口部５にあるトレンチ側面に斜めイオン注入を実施し、Ｐ型ウェルコンタクト拡散層領域６を形成する（図２Ｃ）。なお、Ｎ型とＰ型のウェルコンタクト拡散層領域４，６を形成する順番は、Ｐ型を先に形成してもよい。
【００２２】
その後、レジスト３４を除去し、通常の方法に従い、トレンチ２に酸化膜を埋め込み素子分離７を形成し、イオン注入によりＮウェル８、Ｐウェル９を形成した後、シリコン基板１の表面にトランジスタのゲート電極１０を形成し、素子分離７の表面にゲート配線１１を形成する（図２Ｄ）。
【００２３】
次に、レジスト３５を塗布し、Ｎｃｈトランジスタ領域全体とＰｃｈトランジスタ領域にあるＮ型ウェルコンタクト拡散層領域４をマスクし、Ｐ型イオン注入によりＰｃｈトランジスタ１２のソース、ドレイン部分にＬＤＤソース領域１３ａ、ＬＤＤドレイン領域１４ａを形成する。ＬＤＤソース領域１３ａは、Ｎ型ウェルコンタクト拡散層領域４に隣接して形成される（図２Ｅ）。続いて、レジスト３５除去後、レジスト３６を塗布し、Ｐｃｈトランジスタ領域全体とＮｃｈトランジスタ領域にあるＰ型ウェルコンタクト拡散層領域６をマスクし、Ｎ型イオン注入によりＮｃｈトランジスタ１５のソース、ドレイン部分にＬＤＤソース領域１６ａ、ＬＤＤドレイン領域１７ａを形成する。ＬＤＤソース領域１６ａは、Ｐ型ウェルコンタクト拡散層領域６に隣接して形成される（図２Ｆ）。
【００２４】
次に、図２Ｇに示すように、ゲート電極１０及びゲート配線１１の側壁に、サイドウォール１８を形成する。サイドウォール１８は、例えば、酸化膜を用いて形成する。その後、図２Ｅと同様に、Ｎｃｈトランジスタ領域全体とＰｃｈトランジスタ領域にあるＮ型ウェルコンタクト拡散層領域４をマスクし、Ｐ型の高濃度注入により、Ｐｃｈトランジスタ１２に高濃度ソース領域１３ｂ、高濃度ドレイン領域１４ｂを形成する。高濃度ソース領域１３ｂは、Ｎ型ウェルコンタクト拡散層領域４に隣接して形成される。続いて、図２Ｆと同様に、Ｐｃｈトランジスタ領域全体とＮｃｈトランジスタ領域にあるＰ型ウェルコンタクト拡散層領域６をマスクし、Ｎ型の高濃度注入により、Ｎｃｈトランジスタ１５の高濃度ソース領域１６ｂ、高濃度ドレイン領域１７ｂを形成する。高濃度ソース領域１６ｂは、Ｐ型ウェルコンタクト拡散層領域６に隣接して形成される（図２Ｇ）。
【００２５】
図２Ｇに示される高濃度ソース領域１３ｂ、１６ｂ、高濃度ドレイン領域１４ｂ、１７ｂは、図２Ｆに示されるＬＤＤソース領域１３ａ、１６ａ、ＬＤＤドレイン領域１４ａ、１７ａより高濃度でより深く形成される。図２Ｇのサイドウォール１８の下には、ＬＤＤソース領域１３ａ、１６ａ、及びＬＤＤドレイン領域１４ａ、１７ａを形成しているが図では省略している。
【００２６】
その後、シリコン基板１表面にシリサイド膜１９を形成し、Ｎ型ウェルコンタクト拡散層領域４とＰｃｈトランジスタ１２の高濃度ソース領域１３ｂとを接続し、Ｐ型ウェルコンタクト拡散層領域６とＮｃｈトランジスタ１５の高濃度ソース領域１６ｂとを接続する（図２Ｈ）。その後、シリコン基板１上に層間膜２０を形成し（図２Ｉ）、層間膜２０にコンタクト２２、２３とバッティングコンタクト２１、２４を開口する（図２Ｊ）。
【００２７】
図２Ｊに示すようにＮ型ウェルコンタクト拡散層領域４は、Ｎウェル８の端子、Ｐ型ウェルコンタクト拡散層領域６は、Ｐウェル９の端子になっている。表面に形成するシリサイド膜１９を介して、Ｎウェル８の端子は、Ｐｃｈトランジスタ１２のソース領域１３と接続され、Ｐウェル９の端子は、Ｎｃｈトランジスタ１５のソース領域１６と接続される。短い距離、かつ、小さい寄生抵抗でソース−ウェル間を接続するため、電位差がつきにくい耐ラッチアップ構造となる。
【００２８】
図２Ｅ、図２Ｆに示すように、本発明においてウェルコンタクト拡散層領域４，６の幅はイオン注入エネルギーによって決定される。図４に示したように、レジスト７ｐ−１の開口位置によって拡散層幅（符号Ｌで示す間隔）が決定されることはなくなるため、レジスト７ｐ−１のすそ引きによって縮小が制約されることもなくなる。このため、拡散層幅を縮小できなかった従来の問題を解決することができる。
【００２９】
（その他の実施形態）
実施形態１では、図２Ａから図２Ｊにおいて、トレンチ２は、傾斜を有する側面（側壁）である場合を示したが、垂直の側面である場合であってもよい。トレンチ２の側面は、レジスト開口部３、５からイオン注入が可能な傾斜であればよく、トレンチ２の底面と側面とが、垂直から鈍角を形成する範囲であればよい。
【００３０】
また、ウェルコンタクト拡散層領域へのイオン注入は、上述したとおり、ウェルコンタクト拡散層領域がトランジスタのソースまたはドレインより深く形成されるように実施されればよい。トレンチの側面全体にイオン注入して形成してもよく、トレンチ底面部へもイオン注入を行い形成してもかまわない。ただし、イオン注入領域は、トレンチ２の側面からシリコン基板１の表面まで到達させる必要がある。
【００３１】
実施形態１では、バッティングコンタクト構造のＣＭＯＳ型トランジスタデバイスを一例として説明した。しかしながら、本発明は、バッティングコンタクトに限らず通常のウェルコンタクト拡散層領域にも適用することが可能である。
【００３２】
上記各実施形態によれば、ラッチアップ耐性を維持しながら素子分離に隣接するウェルコンタクト拡散層の幅を自由に縮小することができる。ウェルコンタクト拡散層幅の縮小によってトランジスタ領域全体での面積縮小が可能になり、チップ面積を削減することができる。これにより、ウェハー１枚当たりから取れるチップ数を増やすことができるため、コストを削減することができる。
【００３３】
今回提示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【符号の説明】
【００３４】
１  シリコン基板
２  トレンチ
３、５  レジスト開口部
４  Ｎ型ウェルコンタクト拡散層領域
６  Ｐ型ウェルコンタクト拡散層領域
７  素子分離
８  Ｎウェル
１１  ゲート配線
１２  Ｐｃｈトランジスタ
１５  Ｎｃｈトランジスタ
１０  ゲート電極
１３、１６  ソース領域
１４、１７  ドレイン領域
１３ａ、１６ａ  ＬＤＤソース領域
１３ｂ、１６ｂ  高濃度ソース領域
１４ａ、１７ａ  ＬＤＤドレイン領域
１４ｂ、１７ｂ  高濃度ドレイン領域
１８  サイドウォール
１９  シリサイド膜
２０  層間膜
２１、２４  バッティングコンタクト
２２、２３  コンタクト
３１  酸化膜
３２  窒化膜
３３〜３６  レジスト３３
【図１】
2011146566.tif 000003
【図２Ａ】
2011146566.tif 000004
【図２Ｂ】
2011146566.tif 000005
【図２Ｃ】
2011146566.tif 000006
【図２Ｄ】
2011146566.tif 000007
【図２Ｅ】
2011146566.tif 000008
【図２Ｆ】
2011146566.tif 000009
【図２Ｇ】
2011146566.tif 000010
【図２Ｈ】
2011146566.tif 000011
【図２Ｉ】
2011146566.tif 000012
【図２Ｊ】
2011146566.tif 000013
【図３】
2011146566.tif 000014
【図４】
2011146566.tif 000015
【図５】
2011146566.tif 000016