(57)【要約】【課題】より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上にゲート絶縁膜４を介してゲート電極５を形成する工程と、半導体基板２上のゲート電極５の両側に、Ｇｅ含有領域８を形成する工程と、半導体基板２およびＧｅ含有領域８のゲート電極５の両側の領域中に、ソース・ドレイン領域９を形成する工程と、Ｇｅ含有領域８上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層１１を形成する工程と、シリサイド層１１を形成した後、半導体基板２に６５０〜７５０℃の熱処理を施す工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記基板上の前記ゲート電極の両側に、Ｇｅを含むＳｉ系結晶からなる下地層を形成する工程と、
前記基板および前記下地層の前記ゲート電極の両側の領域中に、ソース・ドレイン領域を形成する工程と、
前記下地層上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層を形成する工程と、
前記シリサイド層を形成した後、前記基板に６５０〜７５０℃の熱処理を施す工程と、
を含む半導体装置の製造方法。
【請求項２】
前記シリサイド層の前記金属シリサイドは、濃度８〜１５原子％のＰｔをさらに含み、３５０℃以下の熱処理により生じるシリサイド反応により形成される、
請求項１に記載された半導体装置の製造方法。
【請求項３】
基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板上の前記ゲート電極の両側に形成された、Ｇｅを含むＳｉ系結晶からなる下地層と、
前記基板および前記下地層の前記ゲート電極の両側の領域中に形成されたソース・ドレイン領域と、
前記下地層上に形成された、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層と、
を有する半導体装置。
【請求項４】
前記シリサイド層の前記金属シリサイドは、濃度８〜１５原子％のＰｔをさらに含む、
請求項３に記載された半導体装置。
【請求項５】
前記下地層は、前記基板中のＧｅを含む領域、またはＳｉＧｅエピタキシャル結晶からなる、
請求項３または４に記載された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ソース・ドレイン領域およびゲート電極上のシリサイド層のシート抵抗の低減化が求められている。また、ＦｅＲＡＭ等、製造工程中のバックエンド工程において高温の熱処理が必要とされる装置においては、シリサイド層に耐熱性が求められる。
【０００３】
シリサイド層の耐熱性を向上させる技術として、ＮｉシリサイドにＰｔを添加する技術が知られている（例えば、特許文献１参照）。ＮｉシリサイドにＰｔを添加することにより、比較的高い温度の熱処理を施した場合であっても、シリサイド層のシート抵抗の上昇を抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９９９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記基板上の前記ゲート電極の両側に、Ｇｅを含むＳｉ系結晶からなる下地層を形成する工程と、前記基板および前記下地層の前記ゲート電極の両側の領域中に、ソース・ドレイン領域を形成する工程と、前記下地層上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記基板に６５０〜７５０℃の熱処理を施す工程と、を含む半導体装置の製造方法を提供する。
【０００７】
本発明の他の態様は、基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板上の前記ゲート電極の両側に形成された、Ｇｅを含むＳｉ系結晶からなる下地層と、前記基板および前記下地層の前記ゲート電極の両側の領域中に形成されたソース・ドレイン領域と、前記下地層上に形成された、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層と、を有する半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】Ｐｄを含むＮｉシリサイドのシート抵抗の熱処理温度依存性を表すグラフ。
【図３】（ａ）、（ｂ）は、Ｐｄを含むＮｉシリサイドのシート抵抗のＰｄ濃度依存性を表すグラフ。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】ＰｔまたはＰｔを含むＮｉシリサイドのシート抵抗の形成温度依存性を表すグラフ。
【図６】本発明の第３の実施の形態に係る半導体装置の断面図。
【図７】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第３の実施の形態に係る半導体装置の変形例の断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に素子分離領域３により他の素子と分離されたＭＯＳＦＥＴ１を有する。
【００１１】
ＭＯＳＦＥＴ１は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたオフセットスペーサ６と、オフセットスペーサ６の側面上に形成されたゲート側壁７と、半導体基板２内のゲート電極５の両側に形成されたＧｅ含有領域８と、半導体基板２およびＧｅ含有領域８内のゲート電極５の両側に形成されたソース・ドレイン領域９と、ゲート電極５上のシリサイド層１０と、Ｇｅ含有領域８上のシリサイド層１１と、を有する。なお、図示しないが、半導体基板２中のＭＯＳＦＥＴ１下の領域に、ウェルが形成されていてもよい。
【００１２】
半導体基板２は、Ｓｉ系基板からなり、その表面近傍にＧｅ含有領域８を含む。Ｓｉ系基板は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ等のＳｉ系単結晶、またはＳｉ系多結晶からなる。なお、Ｓｉ系基板としてＳｉＧｅ基板を用いる場合は、元来Ｇｅを含んでいるため、Ｇｅ含有領域８を形成しなくてもよい。
【００１３】
Ｇｅ含有領域８は、半導体基板２内の０．００１〜５０原子％、より好ましくは０．００１〜３０原子％のＧｅを含む領域である。Ｇｅは、Ｇｅ含有領域８上に形成されるＰｄを含む金属シリサイドであるシリサイド１１の耐熱性を向上させる性質を有する。Ｇｅの濃度が０．００１原子％よりも低い場合は、シリサイド１１の耐熱性を十分に向上させることが難しい。また、Ｇｅの濃度が３０原子％よりも高い場合は、半導体基板２の表面に結晶欠陥が生じるおそれがある。Ｇｅ含有領域８は、イオン注入法等を用いてＧｅを半導体基板２に注入することにより形成される。
【００１４】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１５】
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
【００１６】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、ゲート電極５は、金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。なお、ゲート電極５がメタルゲート電極である場合は、ゲート電極５上のシリサイド層１０は形成されない。
【００１７】
オフセットスペーサ６、およびゲート側壁７は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁７は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１８】
ソース・ドレイン領域９は、導電型不純物を半導体基板２に注入することにより形成される。ｎ型のソース・ドレイン領域９を形成する場合は、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ｐ型のソース・ドレイン領域９を形成する場合は、Ｂ、ＢＦ２等のｎ型不純物が用いられる。
【００１９】
シリサイド層１０、１１は、Ｐｄを含む金属シリサイドからなる。Ｐｄは、金属シリサイドの耐熱性を向上させる性質を有する。金属シリサイドの耐熱性をより効果的に向上させるためには、金属シリサイドに含まれるＰｄの濃度は、５原子％以上であることが好ましい。なお、Ｐｄの濃度が増加することにより発生する大きな問題はないため、濃度の上限は特にない。
【００２０】
金属シリサイドとしては、Ｎｉ、Ｖ、Ｔｉ、Ｃｏ、Ｒｈ、またはＩｒ（以下、ベース金属と呼ぶ）とＳｉの化合物を用いることができる。金属シリサイドには、複数種のベース金属が含まれてもよい。また、金属シリサイドは、その結晶構造がＭｎＰ構造であるか、その結晶構造の点群の対称性がＮｉＳｉと近いことが好ましい。
【００２１】
また、Ｐｄは、金属シリサイドとシリコンとの界面に偏析する傾向があるため、金属シリサイドとシリコンの間の界面抵抗を低減して、直流電流値を増加させることができる。また、Ｐｄが金属シリサイドとシリコンとの界面に偏析することにより、正孔に対するショットキー障壁の高さ（SBH: Schottky Barrier Height）を低減することができるため、ＭＯＳＦＥＴ１がｐ型である場合にその動作性能を向上させることができる。
【００２２】
図２は、Ｐｄを含むＮｉシリサイドのシート抵抗の熱処理温度依存性を表すグラフである。図２の横軸はシリサイドに施す熱処理の温度［℃］を表し、縦軸は熱処理後のシリサイドの１平方ミリメートルあたりのシート抵抗［ohm/sq.］を表す。
【００２３】
図２には、Ｓｉ基板上に形成された４原子％のＰｄを含むＮｉシリサイドおよび８原子％のＰｄを含むＮｉシリサイドのプロファイル、およびＧｅ含有領域８を含む半導体基板２と同様に表面近傍にＧｅを含むＳｉ基板上に形成された８原子％のＰｄを含むＮｉシリサイドのプロファイルが示される。
【００２４】
図２によれば、Ｓｉ基板上に形成したＮｉシリサイドのプロファイルでは、熱処理温度が６５０℃を超えたあたりでシート抵抗が急激に上昇する。一方、表面近傍にＧｅを含むＳｉ基板上に形成したＮｉシリサイドのプロファイルでは、熱処理温度が７５０℃に達するまでシート抵抗の急激な上昇が抑えられている。この結果から、Ｐｄを含むＮｉシリサイドを表面近傍にＧｅを含むＳｉ基板上に形成した場合、Ｇｅを含まないＳｉ基板上に形成した場合よりも、Ｐｄを含むＮｉシリサイドの耐熱性が高くなることがわかる。
【００２５】
また、以上の実験において、Ｎｉシリサイドの代わりにシリサイド層１１の材料として用いられる他の金属シリサイドを用いた場合であっても、同様の結果が得られると考えられる。この結果から、Ｇｅ含有領域８がシリサイド層１１の耐熱性を高めることがわかる。
【００２６】
図３（ａ）、（ｂ）は、Ｐｄを含むＮｉシリサイドのシート抵抗のＰｄ濃度依存性を表すグラフである。図３（ａ）、（ｂ）の横軸はＮｉシリサイドに含まれるＰｄの濃度［at%］を表し、縦軸は熱処理後のＮｉシリサイドの１平方ミリメートルあたりのシート抵抗［ohm/sq.］を表す。また、図３（ａ）、（ｂ）は、比較例としてのＰｔを含むＮｉシリサイドのプロファイルを含む。
【００２７】
図３（ａ）は、７００℃の熱処理を施されたＰｄまたはＰｔを含むＮｉシリサイドのプロファイルを示す。図３（ａ）によれば、Ｐｄを含むＮｉシリサイドのプロファイルでは、Ｐｄの濃度が８原子％であるときにシート抵抗が最も小さく、Ｐｄの濃度が８原子％から大きくなるに従って、シート抵抗が緩やかに増加する。
【００２８】
また、Ｐｄを含むＮｉシリサイドのプロファイルとＰｔを含むＮｉシリサイドのプロファイルとを比較することにより、Ｐｄを含むＮｉシリサイドの方がＰｔを含むＮｉシリサイドよりも耐熱性に優れることがわかる。
【００２９】
図３（ｂ）は、７５０℃の熱処理を施されたＰｄまたはＰｔを含むＮｉシリサイドのプロファイルを示す。図３（ｂ）によれば、図３（ａ）と同様に、Ｐｄを含むＮｉシリサイドのプロファイルでは、Ｐｄの濃度が８原子％であるときにシート抵抗が最も小さく、Ｐｄの濃度が８原子％から大きくなるに従って、シート抵抗が緩やかに増加する。この場合、Ｐｄの濃度が５原子％以上である場合に、Ｐｄによる金属シリサイドの耐熱性の向上の効果が表れる。
【００３０】
また、Ｐｄを含むＮｉシリサイドのプロファイルとＰｔを含むＮｉシリサイドのプロファイルとを比較することにより、Ｐｄを含むＮｉシリサイドの方がＰｔを含むＮｉシリサイドよりも耐熱性に優れることがわかる。
【００３１】
また、以上の実験において、Ｎｉシリサイドの代わりにシリサイド層１１の材料として用いられる他の金属シリサイドを用いた場合であっても、同様の結果が得られると考えられる。
【００３２】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００３３】
（半導体装置の製造）
図４（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００３４】
まず、図４（ａ）に示すように、半導体基板２上に素子分離領域３を形成して、ＭＯＳＦＥＴ１を形成するための素子領域を区画し、その後、素子領域にゲート絶縁膜４およびゲート電極５を形成する。
【００３５】
次に、図４（ｂ）に示すように、ゲート電極５の側面にオフセットスペーサ６を形成し、その後、ソース・ドレイン領域９の浅い領域を形成する。ソース・ドレイン領域９の浅い領域は、ゲート電極５およびオフセットスペーサ６をマスクとして用いたイオン注入法により、半導体基板２に導電型不純物を注入することにより形成される。
【００３６】
次に、図４（ｃ）に示すように、オフセットスペーサ６の側面にゲート側壁７を形成し、その後、Ｇｅ含有領域８およびソース・ドレイン領域９の深い領域を形成する。Ｇｅ含有領域８およびソース・ドレイン領域９の深い領域は、ゲート電極５、オフセットスペーサ６およびゲート側壁７をマスクとして用いたイオン注入法により、半導体基板２に導電型不純物を注入することにより形成される。
【００３７】
次に、図４（ｄ）に示すように、ゲート電極５およびソース・ドレイン領域８上に、それぞれシリサイド層１０およびシリサイド層１１を形成する。
【００３８】
シリサイド層１０、１１を形成する工程は、ゲート電極５およびＧｅ含有領域８を覆うように金属膜を形成する工程と、熱処理によりゲート電極５と金属膜、およびＧｅ含有領域８と金属膜を反応させる工程を含む。
【００３９】
シリサイド層１０、１１を形成する具体的な方法として、例えば、次のような方法がある。（１）Ｎｉ等のベース金属と、Ｐｄを同時にスパッタリングし、ベース金属とＰｄを含む金属膜を形成した後、熱処理を行う方法。（２）ベース金属を含む金属膜上にＰｄを含む金属膜を積層した後、熱処理を行う方法。（３）Ｐｄを含む金属膜上にベース金属を含む金属膜を積層した後、熱処理を行う方法。（４）ベース金属を含む金属膜を形成し、熱処理によりベース金属を含むシリサイドを形成した後、イオン注入法によりＰｄをシリサイドに注入し、さらに熱処理を行う方法。（５）ベース金属を含む金属膜を形成し、熱処理によりベース金属を含むシリサイドを形成した後、シリサイド上にＰｄを含む金属膜を形成し、さらに熱処理を行う方法。（６）Ｐｄを含む金属膜を形成し、熱処理によりＰｄを含むシリサイドを形成した後、シリサイド上にベース金属を含む金属膜を形成し、さらに熱処理を行う方法。なお、上記の各方法において、金属膜はＰＶＤ法、ＣＶＤ法等により形成される。
【００４０】
なお、Ｇｅ含有領域８は、シリサイド層１１を形成する前であれば、どのタイミングで形成されてもよい。例えば、オフセットスペーサ６の形成後、ゲート側壁７の形成前にＧｅ含有領域８を形成した場合は、ゲート側壁７下にもＧｅ含有領域８が形成される。また、ゲート絶縁膜４を形成する前にＧｅ含有領域８を形成した場合は、ゲート絶縁膜４下にもＧｅ含有領域８が形成される。
【００４１】
ＭＯＳＦＥＴ１を形成した後、ＭＯＳＦＥＴ１上に層間絶縁膜（図示しない）を形成し、ＭＯＳＦＥＴ１の上方にメモリ素子を形成する。このメモリ素子を形成する際に、高温の熱処理が行われる。ここで、高温とは、６５０℃以上の温度をいう。メモリ素子を形成する際には、６５０〜７５０℃の高温の熱処理が行われる場合がある。
【００４２】
ＭＯＳＦＥＴ１を形成した後の高温の熱処理工程において、ＭＯＳＦＥＴ１が高温下におかれても、シリサイド層１１のシート抵抗は上昇しにくい。
【００４３】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ソース・ドレイン領域上のシリサイド層として、耐熱性の高いＰｄを含む金属シリサイドからなるシリサイド層１１を用いることにより、シリサイド層形成後の工程において比較的高温の熱処理が基板に施される場合であっても、シリサイド層の電気抵抗の上昇やシリサイド層の素子分離領域３のエッジ部分近傍での異常成長を抑えることができる。
【００４４】
そのため、本実施の形態は、後工程（Back-End Process）において高温処理が必要なトランジスタの製造に適用する場合に、より高い効果を発揮する。後工程において高温処理が必要なトランジスタとしては、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）、FeRAM, DRAM, MRAM, PCRAM等のメモリ素子のセルトランジスタや、FeRAM, DRAM, MRAM, PCRAM, ReRAM等の混載メモリ素子の周辺回路トランジスタがある。
【００４５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、シリサイド層１１がＰｄに加えてＰｔも含むという点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００４６】
（半導体装置の構成）
シリサイド層１１は、ＰｄおよびＰｔを含む、Ｎｉシリサイド等の金属シリサイドからなる。Ｐｄは、金属シリサイドの耐熱性を向上させる性質を有し、Ｐｔは、金属シリサイドの形成温度の下限を低減する性質を有する。
【００４７】
金属シリサイドの形成温度の下限をより低減するためには、金属シリサイドに含まれるＰｔの濃度は、８〜１５原子％であることが好ましい。また、第１の実施の形態と同様に、金属シリサイドの耐熱性をより効果的に向上させるためには、金属シリサイドに含まれるＰｄの濃度は、５原子％以上であることが好ましい。
【００４８】
図５は、ＰｔまたはＰｔを含むＮｉシリサイドのシート抵抗の形成温度依存性を表すグラフである。図５の横軸はＮｉシリサイドの形成温度［℃］を表し、縦軸はＮｉシリサイドの１平方ミリメートルあたりのシート抵抗［ohm/sq.］を表す。ここで、形成温度とは、金属膜とＳｉ結晶をシリサイド反応させるための熱処理の温度をいう。
【００４９】
図５には、半導体基板２と同様に表面近傍にＧｅを含むＳｉ基板上に形成された、８原子％のＰｔ、１５原子％のＰｔ、８原子％のＰｄ、１５原子％のＰｄ、または３０原子％のＰｄを含むＮｉシリサイドのプロファイルが示される。
【００５０】
図５によれば、Ｐｔを含むＮｉシリサイドは、Ｐｄを含むＮｉシリサイドよりも低い形成温度で低いシート抵抗を得ることができることがわかる。例えば、Ｐｄを含むＮｉシリサイドを３５０℃で形成した場合、いずれのシート抵抗も４５［ohm/sq.］より大きい。一方、Ｐｔを含むＮｉシリサイドを３５０℃で形成した場合、いずれのシート抵抗も３０［ohm/sq.］よりも小さい。
【００５１】
また、図５によれば、８％のＰｔを含むＮｉシリサイドの方が１５％のＰｔを含むＮｉシリサイドよりも低い形成温度で低いシート抵抗を得ることができることがわかる。なお、Ｐｔの濃度が８原子％であるときに最も低い形成温度で低いシート抵抗を得ることができ、Ｐｔの濃度が８原子％から大きくなるに従って、低いシート抵抗を得るために必要な形成温度が緩やかに増加する。
【００５２】
また、以上の実験において、Ｎｉシリサイドの代わりにシリサイド層１１の材料として用いられる他の金属シリサイドを用いた場合であっても、同様の結果が得られると考えられる。
【００５３】
これらの結果から、十分低いシート抵抗を得るために必要なシリサイド層１１の形成温度の下限を低減するためには、シリサイド層１１の金属シリサイドが８原子％以上のＰｔを含むことが好ましいことがわかる。一方、Ｐｔの濃度が増加すると金属シリサイドのシート抵抗が上昇する傾向がある。シート抵抗を低く保つためには、シリサイド層１１の金属シリサイド中のＰｔの濃度は１５原子％以下であることが好ましい。
【００５４】
シリサイド層１０、１１を形成する工程は、ゲート電極５およびＧｅ含有領域８を覆うように金属膜を形成する工程と、熱処理によりゲート電極５と金属膜、およびＧｅ含有領域８と金属膜を反応させる工程を含む。
【００５５】
シリサイド層１０、１１を形成する具体的な方法として、例えば、次のような方法がある。（１）Ｎｉ等のベース金属、ＰｄおよびＰｔを同時にスパッタリングし、ベース金属、ＰｄおよびＰｔを含む金属膜を形成した後、熱処理を行う方法。（２）ベース金属を含む金属膜上にＰｄおよびＰｔを含む金属膜を積層した後、熱処理を行う方法。（３）ＰｄおよびＰｔを含む金属膜上にベース金属を含む金属膜を積層した後、熱処理を行う方法。（４）ベース金属を含む金属膜を形成し、熱処理によりベース金属を含むシリサイドを形成した後、イオン注入法によりＰｄおよびＰｔをシリサイドに注入し、さらに熱処理を行う方法。（５）ベース金属を含む金属膜を形成し、熱処理によりベース金属を含むシリサイドを形成した後、シリサイド上にＰｄおよびＰｔを含む金属膜を形成し、さらに熱処理を行う方法。（６）Ｐｄを含む金属膜を形成し、熱処理によりＰｄおよびＰｔを含むシリサイドを形成した後、シリサイド上にベース金属を含む金属膜を形成し、さらに熱処理を行う方法。
【００５６】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ソース・ドレイン領域上のシリサイド層として、ＰｄおよびＰｔを含む金属シリサイドからなるシリサイド層１１を用いることにより、比較的低い温度で低いシート抵抗を有するシリサイド層を形成することができ、さらに、シリサイド層形成後の工程において比較的高温の熱処理が基板に施される場合であっても、シリサイド層の電気抵抗の上昇やシリサイド層の素子分離領域３のエッジ部分近傍での異常成長を抑えることができる。
【００５７】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体基板上にエピタキシャル成長させたＳｉＧｅ結晶上にシリサイド層を形成する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００５８】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に素子分離領域３により他の素子と分離されたＭＯＳＦＥＴ２０を有する。
【００５９】
ＭＯＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたオフセットスペーサ６と、オフセットスペーサ６の側面上に形成されたゲート側壁７と、半導体基板２上のゲート電極５の両側に形成されたＳｉＧｅエピタキシャル層２１と、半導体基板２内のゲート電極５の両側およびＳｉＧｅエピタキシャル層２１内に形成されたソース・ドレイン領域９と、ゲート電極５上のシリサイド層１０と、ＳｉＧｅエピタキシャル層２１上のシリサイド層１１と、を有する。なお、図示しないが、半導体基板２中のＭＯＳＦＥＴ２０下の領域に、ウェルが形成されていてもよい。
【００６０】
ＳｉＧｅエピタキシャル層２１は、ゲート側壁７の両側の半導体基板２の表面を下地としてエピタキシャル成長したＳｉＧｅ結晶からなる。ＳｉＧｅエピタキシャル層２１中のＧｅ濃度は、第１の実施の形態のＧｅ含有領域８中のＧｅ濃度と同様に、０．００１〜５０原子％、より好ましくは０．００１〜３０原子％である。Ｇｅは、ＳｉＧｅエピタキシャル層２１上に形成されるＰｄを含む金属シリサイドであるシリサイド１１の耐熱性を向上させる性質を有する。
【００６１】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００６２】
（半導体装置の製造）
図７（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００６３】
まず、図７（ａ）に示すように、図４（ａ）、（ｂ）に示したソース・ドレイン領域９の浅い領域を形成するまでの工程を第１の実施の形態と同様に行う。
【００６４】
次に、図７（ｂ）に示すように、オフセットスペーサ６の側面にゲート側壁７を形成し、その後、ゲート側壁７の両側にＳｉＧｅエピタキシャル層２１を形成する。
【００６５】
ＳｉＧｅエピタキシャル層２１は、ゲート側壁７の両側の半導体基板２の表面を下地としてＳｉＧｅ結晶をエピタキシャル成長させることにより形成される。また、ＳｉＧｅエピタキシャル層２１は、Ｓｉ結晶をエピタキシャル成長させた後に、イオン注入法等によりＧｅをＳｉ結晶に注入することにより形成されてもよい。
【００６６】
次に、図７（ｃ）に示すように、ソース・ドレイン領域９の深い領域を形成する。ソース・ドレイン領域９の深い領域は、ゲート電極５、オフセットスペーサ６およびゲート側壁７をマスクとして用いたイオン注入法により、ＳｉＧｅエピタキシャル層２１および半導体基板２に導電型不純物を注入することにより形成される。
【００６７】
次に、図７（ｄ）に示すように、ゲート電極５およびＳｉＧｅエピタキシャル層２１上に、それぞれシリサイド層１０およびシリサイド層１１を形成する。
【００６８】
シリサイド層１０、１１を形成する工程は、ゲート電極５およびＳｉＧｅエピタキシャル層２１を覆うように金属膜を形成する工程と、熱処理によりゲート電極５と金属膜、およびＳｉＧｅエピタキシャル層２１と金属膜を反応させる工程を含む。
【００６９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、エピタキシャル成長したＳｉＧｅ結晶からなるＳｉＧｅエピタキシャル層２１上にシリサイド層１０を形成することにより、第１の実施の形態と同様の効果を得ることができる。
【００７０】
なお、図８に示すように、ＳｉＧｅエピタキシャル層２１は、半導体基板２中のゲート側壁７の両側に形成した溝の中に形成されてもよい。この場合、ＳｉＧｅエピタキシャル層２１のＳｉＧｅ結晶中のＧｅ濃度が１０〜５０原子％であるときには、半導体基板２中のゲート絶縁膜４下のチャネル領域に歪みを発生させて、チャネル領域中の正孔の移動度を向上させることができる。このため、ＭＯＳＦＥＴ２０がｐ型である場合にその動作性能を向上させることができる。
【００７１】
〔第４の実施の形態〕
本発明の第４の実施の形態は、シリサイド層１１がＰｄに加えてＰｔも含むという点において第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については説明を省略または簡略化する。
【００７２】
（半導体装置の構成）
シリサイド層１１は、ＰｄおよびＰｔを含む、Ｎｉシリサイド等の金属シリサイドからなる。Ｐｄは、金属シリサイドの耐熱性を向上させる性質を有し、Ｐｔは、金属シリサイドの形成温度の下限を低減する性質を有する。
【００７３】
金属シリサイドの形成温度の下限をより低減するためには、金属シリサイドに含まれるＰｔの濃度は、８〜１５原子％であることが好ましい。また、第１の実施の形態と同様に、金属シリサイドの耐熱性をより効果的に向上させるためには、金属シリサイドに含まれるＰｄの濃度は、５原子％以上であることが好ましい。
【００７４】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、ソース・ドレイン領域上のシリサイド層として、ＰｄおよびＰｔを含む金属シリサイドからなるシリサイド層１１を用いることにより、比較的低い温度で低いシート抵抗を有するシリサイド層を形成することができ、さらに、シリサイド層形成後の工程において比較的高温の熱処理が基板に施される場合であっても、シリサイド層の電気抵抗の上昇やシリサイド層の素子分離領域３のエッジ部分近傍での異常成長を抑えることができる。
【００７５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００７６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【００７７】
１００、２００  半導体装置、  ２  半導体基板、  ４  ゲート絶縁膜、  ５  ゲート電極、  ８  Ｇｅ含有領域、  ９  ソース・ドレイン領域、  １１  シリサイド層、  ２１  ＳｉＧｅエピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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