(57)【要約】【課題】不揮発性半導体記憶装置について、製造工程中のゲート絶縁膜及び容量絶縁膜の特性劣化を抑制する。【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板２上のＭＩＳＦＥＴ１６と、第２導電型の第１ウェル３のＭＩＳキャパシタ１７とを含む。ＭＩＳＦＥＴ１６は、半導体基板２上のゲート絶縁膜４、その上のゲート電極６ａ、ゲート電極６ａの両側のソース・ドレイン不純物層７及び８を含む。ＭＩＳキャパシタ１７は、第１電極としての第１ウェル３上の容量絶縁膜５、その上の第２電極６ｂ、第１導電型の第１不純物層１１ａ及び１１ｂを含む。ゲート電極６ａと第２電極６ｂとが電気的に接続されてフローティングゲート６を構成する。ゲート絶縁膜４と容量絶縁膜５とは材料及び膜厚が同一である。ゲート電極６ａと第２電極６ｂとは同一の導電膜からなる。半導体基板２と第１ウェル３との境界を跨ぐ第２不純物層１４が形成されている。【選択図】図１
2011176163.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に設けられ、第２導電型チャネルを形成するＭＩＳＦＥＴと、前記半導体基板が有する第２導電型の第１ウェルに設けられたＭＩＳキャパシタとを含むメモリセルを備え、
前記ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板における前記ゲート電極の両側に設けられたソース・ドレイン不純物層とを含み、
前記ＭＩＳキャパシタは、第１電極として機能する前記第１ウェル上に容量絶縁膜を介して形成された第２電極と、前記第１ウェルに設けられた第１導電型の第１不純物層とを含み、
前記ゲート電極と、前記第２電極とが電気的に接続されてフローティングゲートを構成し、
前記ゲート絶縁膜と前記容量絶縁膜とは材料及び膜厚が同一であり、
前記ゲート電極と前記第２電極とは同一の導電膜からなり、
前記半導体基板と前記第１ウェルとの境界を跨ぐように第２不純物層が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置において、
前記第２不純物層は、第１導電型であり、
前記第２不純物層と前記第１ウェルとの接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２の不揮発性半導体記憶装置において、
前記第２不純物層は、前記第１不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１の不揮発性半導体記憶装置において、
前記第２不純物層は、第２導電型であり、
前記第２不純物層と前記半導体基板との接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４の不揮発性半導体記憶装置において、
前記第２不純物層は、前記ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれか一つの不揮発性半導体記憶装置において、
前記ＭＩＳＦＥＴは、前記半導体基板に代えて、前記半導体基板に設けられた第１導電型の第２ウェルに形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１〜６のいずれか一つに記載の不揮発性半導体記憶装置において、
前記半導体基板はＰ型であり、
前記ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、
前記ＭＩＳキャパシタはＰ型ＭＩＳキャパシタであることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１〜７のいずれか一つに記載の不揮発性半導体記憶装置において、
前記ゲート絶縁膜が占める面積は、前記容量絶縁膜が占める面積よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置において、
前記ＭＩＳキャパシタは、書き込み用キャパシタであることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
第１導電型の半導体基板に設けられ、第２導電型チャネルを形成するＭＩＳＦＥＴと、前記半導体基板が有する第２導電型の第１ウェルに設けられた第１ＭＩＳキャパシタと、前記半導体基板が有する第２導電型の第２ウェルに設けられた第２ＭＩＳキャパシタとを含むメモリセルを備え、
前記ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板における前記ゲート電極の両側に設けられたソース・ドレイン不純物層とを含み、
前記第１ＭＩＳキャパシタは、第１電極として機能する前記第１ウェル上に第１容量絶縁膜を介して形成された第２電極と、前記第１ウェルに設けられた第１導電型の第１不純物層とを含み、
前記第２ＭＩＳキャパシタは、第３電極として機能する前記第２ウェル上に第２容量絶縁膜を介して形成された第４電極を含み、
前記ゲート電極、前記第２電極及び前記第４電極が電気的に接続されてフローティングゲートを構成し、
前記ゲート絶縁膜、前記第１容量絶縁膜及び前記第２容量絶縁膜は材料及び膜厚が同一であり、
前記ゲート電極、前記第２電極及び前記第４電極は同一の導電膜からなり、
前記半導体基板と前記第１ウェルとの境界を跨ぐように第２不純物層が形成され、
前記半導体基板と前記第２ウェルとの境界を跨ぐように第３不純物層が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０の不揮発性半導体記憶装置において、
前記第２ＭＩＳキャパシタは、前記第２ウェルに形成された第１導電型の第４不純物層を更に備えることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第２不純物層は第１導電型であり、
前記第２不純物層と前記第１ウェルとの接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２の不揮発性半導体記憶装置において、
前記第２不純物層は、前記第１不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第２不純物層は第２導電型であり、
前記第２不純物層と前記半導体基板との接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４の不揮発性半導体記憶装置において、
前記第２不純物層は、前記ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第３不純物層は第１導電型であり、
前記第３不純物層と前記第２ウェルとの接合の逆方向耐圧は、前記半導体基板と前記第２ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第２ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６の不揮発性半導体記憶装置において、
前記第３不純物層は、前記第２不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第３不純物層は第２導電型であり、
前記第３不純物層と前記半導体基板との接合の逆方向耐圧は、前記半導体基板と前記第２ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第２ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１８の不揮発性半導体記憶装置において、
前記第３不純物層は、前記ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１０〜１９のいずれか一つの不揮発性半導体記憶装置において、
前記ＭＩＳＦＥＴは、前記半導体基板に代えて、前記半導体基板に設けられた第１導電型の第３ウェルに形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２１】
請求項１０〜２０のいずれか一つの不揮発性半導体記憶装置において、
前記半導体基板はＰ型であり、
前記ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、
前記第１ＭＩＳキャパシタ及び前記第２ＭＩＳキャパシタは、いずれもＰ型ＭＩＳキャパシタであることを特徴とする不揮発性半導体記憶装置。
【請求項２２】
請求項１０〜２１のいずれか一つの不揮発性半導体記憶装置において、
前記ゲート絶縁膜が占める面積は、前記第１容量絶縁膜が占める面積よりも小さく、且つ、前記第２容量絶縁膜が占める面積よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２３】
請求項１０〜２２のいずれか一つの不揮発性半導体記憶装置において、
前記第１ＭＩＳキャパシタは書き込み用キャパシタであり、
前記第２ＭＩＳキャパシタは消去用キャパシタであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性半導体記憶装置、特に、標準ＣＭＩＳ（Complementary metal insulator semiconductor）プロセスのＬＳＩに混載可能な低コストの不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩ（Large Scale Integration ）に、暗号鍵を中心としたセキュア情報を実装することの要望が高まってきている。こうした用途に必要なメモリの容量は、通常、数キロビットから数百キロビット程度であり、それほど大きな容量は必要としない。しかし、解析による情報漏洩を防止する必要がある。解析による情報漏洩を防止するためには、書き込まれた情報をレイアウト、情報書込みの痕跡等から読み取れることの無い方法、例えばフラッシュメモリのような不揮発性メモリを用いるのが有効である。
【０００３】
システムＬＳＩにフラッシュメモリ等の不揮発性メモリを搭載する場合、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）プロセスに対して別途専用工程を必要とするので、プロセスが複雑になってコストが増加する。そこで、特に、必要なメモリ容量が小さい場合を中心として、標準ＣＭＯＳプロセスに専用工程を追加することなく混載可能で且つ安価な不揮発性メモリが求められている。
【０００４】
これに関する技術として、１つのＮチャネル型電界効果トランジスタ（以降ではＮＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）と略す）と、１つのＰＭＯＳキャパシタとにより構成される不揮発性半導体記憶装置が提案されている。
【０００５】
以下、このような不揮発性半導体記憶装置の構造及び動作について、図面を参照しながら説明する（例えば、特許文献１参照）。
【０００６】
図９は、特許文献１に記載の不揮発性半導体記憶装置１００の断面図を示している。
【０００７】
不揮発性半導体記憶装置１００は、Ｐ型シリコン基板１０１に設けられ、読み出しトランジスタとなるＮＭＯＳＦＥＴ１２０と、Ｐ型シリコン基板１０１中に形成されたＮ型ウェル１０５に設けられたＰＭＯＳキャパシタ１２１とを備える。ＮＭＯＳＦＥＴ１２０は、Ｐ型シリコン基板１０１上にゲート絶縁膜１０４を介して形成されたポリシリコンゲート電極１０３と、ポリシリコンゲート電極１０３の両側におけるＰ型シリコン基板１０１に設けられたソース・ドレイン不純物層１０２ａ及び１０２ｂを含む。ＰＭＯＳキャパシタ１２１は、Ｎ型ウェル１０５に設けられ、キャパシタの電極となるＰ型不純物層１０６ａ及び１０６ｂと、ゲート絶縁膜１０９を介して設けられたポリシリコンゲート電極１０８と、Ｎウェルコンタクト不純物層１０７とを含む。
【０００８】
ここで、ポリシリコンゲート電極１０３とポリシリコンゲート電極１０８とは同一層のポリシリコン層であって、互いに連結されることによってフローティングゲート１１０を構成している。ソース・ドレイン領域１０２ａ及び１０２ｂは、それぞれ端子１１１及び１１２に接続されている。Ｐ型不純物層１０６ａ及び１０６ｂとＮ型ウェルコンタクト不純物層１０７とはメタル配線によって端子１１３に接続され、同電位となっている。
【０００９】
次に、不揮発性半導体記憶装置１００の動作について、図１０（ａ）〜（ｃ）を参照して説明する。
【００１０】
まず、書き込み動作について図１０（ａ）を参照して説明する。書き込みの際には、Ｐ型シリコン基板１０１、端子１１１及び端子１１２を全て接地電位とすると共に、端子１１３には正の高電圧を印加する。これにより、容量結合によってフローティングゲート１１０が接地電位に対して正電位となり、ポリシリコンゲート電極１０３の下のゲート絶縁膜１０４にトンネル電流が流れる結果、ポリシリコンゲート電極１０３つまりフローティングゲート１１０に電子が注入される。このようにして書き込みが行なわれる。
【００１１】
次に、読み出し動作について図１０（ｂ）を参照して説明する。読み出しの際には、Ｐ型シリコン基板１０１及び端子１１１を接地電位とすると共に、端子１１２及び端子１１３には例えば＋３Ｖ程度の読み出し電圧を印加する。ここで、フローティングゲート１１０中に電子が注入されていない場合、ポリシリコンゲート電極１０３には正の電荷があらわれ、ソース・ドレイン不純物層１０２ａと１０２ｂとの間に伝導チャネルが形成されて端子１１２に読み出し電流が流れる。一方、フローティングゲート１１０中に電子が注入されている場合、ポリシリコンゲート電極１０３の電圧は十分には正にならず、端子１１２に読み出し電流は流れない。このようにして、読み出しを行なうことができる。
【００１２】
次に、消去動作について図１０（ｃ）を参照して説明する。消去の際には、端子１１３を接地電位とすると共に、端子１１１及び端子１１２に正の高電圧を印加する。これにより、電子の蓄積されたフローティングゲート１１０とソース・ドレイン不純物層１０２ａ及び１０２ｂとの間に電圧が印加され、ゲート絶縁膜１０４のソース・ドレイン不純物層１０２ａ及び１０２ｂと重なった部分にトンネル電流が流れる。この結果、フローティングゲート１１０から電子が引き抜かれて、消去が行なわれる。
【００１３】
以上のように、不揮発性半導体記憶装置１００は、Ｎ型ウェル１０５を制御ゲートとするフローティングゲート型メモリとして動作する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平６−３３４１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記の不揮発性半導体装置１００において、製造工程中のコンタクトホールのドライエッチング中に生じるチャージアップ等により、制御ゲートとなるＮ型ウェル１０５が通常の書込み動作時に印加される高電圧よりも著しく高い電圧にさらされることがある。このような場合に、容量結合によってフローティングゲート１１０の電圧が高くなり、ゲート絶縁膜１０４の絶縁特性劣化又は絶縁破壊を招くという問題点があった。
【００１６】
ゲート絶縁膜１０４の絶縁特性が劣化すると、フローティングゲート型メモリの電荷保持特性が劣化するので、品質低下につながる。また、ゲート絶縁膜１０４が絶縁破壊を起こすと、フローティングゲート型メモリが動作不良となるので、製造の歩留の低下につながる。
【００１７】
以上に鑑み、本開示の技術は、前記のような不揮発性半導体記憶装置の課題を解決し、製造歩留及び品質の安定した不揮発性半導体記憶装置を実現することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本願発明者は次のことを着想した。通常、Ｎ型ウェルとＰ型シリコン基板との間の接合耐圧は、数十Ｖに達する。よって、ドライエッチング中のチャージアップ等が生じた場合には、Ｎ型ウェルがこのような電圧にまで上がり得る。前記のようなゲート絶縁膜の絶縁特性劣化又は絶縁破壊を回避するためには、Ｎ型ウェルの電圧が前記の接合耐圧にまで上がらないようにすることが有効と考えられる。
【００１９】
このような着想に基づき、本開示の第１の不揮発性半導体記憶装置は、第１導電型の半導体基板に設けられ、第２導電型チャネルを形成するＭＩＳＦＥＴと、半導体基板が有する第２導電型の第１ウェルに設けられたＭＩＳキャパシタとを含むメモリセルを備え、ＭＩＳＦＥＴは、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、半導体基板におけるゲート電極の両側に設けられたソース・ドレイン不純物層とを含み、ＭＩＳキャパシタは、第１電極として機能する第１ウェル上に容量絶縁膜を介して形成された第２電極と、第１ウェルに設けられた第１導電型の第１不純物層とを含み、ゲート電極と、第２電極とが電気的に接続されてフローティングゲートを構成し、ゲート絶縁膜と容量絶縁膜とは材料及び膜厚が同一であり、ゲート電極と第２電極とは同一の導電膜からなり、半導体基板と第１ウェルとの境界を跨ぐように第２不純物層が形成されている。
【００２０】
第１の不揮発性半導体記憶装置のメモリセルは、第１ウェルをゲートとして、ＭＩＳＦＥＴのゲート電極とＭＩＳキャパシタの第２電極とが電気的に接続されたフローティングゲートに電荷を蓄積することによって情報を記憶する。また、標準ＣＭＩＳプロセスに専用工程を追加することなく製造可能である。
【００２１】
ここで、第２不純物層の存在により、第１ウェルと半導体基板との間の実効的な接合耐圧を低下させて、帯電によってゲート電極に印加される高電圧が、第２不純物層を通じて半導体基板に逃げるようにすることができる。このことにより、ゲート絶縁膜に過度の電圧ストレスが印加されるのを避け、ゲート絶縁膜を保護できる。ここで、第２不純物層により低下した実効的な接合耐圧を、メモリセルを動作させる際に印加される電圧よりも高くすることにより、メモリセルの動作への影響を避けることができる。尚、ＭＩＳＦＥＴ、ＭＩＳキャパシタとして、ＭＯＳＦＥＴ、ＭＯＳキャパシタを用いても良い。
【００２２】
尚、第２不純物層は、第１導電型であり、第２不純物層と第１ウェルとの接合の逆方向耐圧は、半導体基板と第１ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第１ウェルに印加される電圧よりも高くても良い。
【００２３】
第２不純物層に関する具体的な構成として、このようになっていても良い。このようにすると、第１ウェルと半導体基板との間の実効的な接合耐圧は、第２不純物層と第１ウェルとの界面の接合耐圧にまで低下し、ゲート電極に印加された高電圧は第２不純物層を通じて半導体基板に逃げることができる。また、第２不純物層と第１ウェルとの接合耐圧をメモリセルの動作時の電圧よりも高くすることにより、メモリセルの動作には影響しないようになっている。
【００２４】
また、第２不純物層は、第１不純物層と同一の深さ及び不純物濃度を有していてもよい。
【００２５】
このようにすると、第２不純物層を第１不純物層と同時に形成することができ、製造工程の増加を抑えることができる。
【００２６】
また、第２不純物層は、第２導電型であり、第２不純物層と半導体基板との接合の逆方向耐圧は、半導体基板と第１ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第１ウェルに印加される電圧よりも高くても良い。
【００２７】
第２不純物層に関する具体的な構成として、このようになっていても良い。これにより、第１ウェルと半導体基板との間の実効的な接合耐圧は、第２不純物層と半導体基板との接合耐圧にまで低下し、ゲート電極に印加された高電圧は第２不純物層を通じて半導体基板に逃げることができる。また、第２不純物層と半導体基板との接合耐圧をメモリセルの動作時の電圧よりも高くすることにより、メモリセルの動作には影響しないようになっている。
【００２８】
また、第２不純物層は、ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していても良い。
【００２９】
このようにすると、第２不純物層をソース・ドレイン不純物層と同時に形成することができ、製造工程の増加を抑えることができる。
【００３０】
また、ＭＩＳＦＥＴは、半導体基板に代えて、半導体基板に設けられた第１導電型の第２ウェルに形成されていても良い。
【００３１】
このように、ＭＩＳＦＥＴ及びＭＩＳキャパシタが共にウェルに形成され、それぞれのウェル同士の境界を跨ぐように第２不純物層が形成された構造としても良い。この場合、第１ウェルに印加される高電圧は、第２不純物層を介して第２ウェルに、そこから更に半導体基板に逃げることができる。
【００３２】
また、半導体基板はＰ型であり、ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、ＭＩＳキャパシタはＰ型ＭＩＳキャパシタであっても良い。
【００３３】
また、ゲート絶縁膜が占める面積は、容量絶縁膜が占める面積よりも小さい構成であっても良い。
【００３４】
このようにすると、メモリセル動作時に第１ウェルに印加される電圧は、ゲート絶縁膜と容量絶縁膜とにおいて、容量比に対応してゲート絶縁膜が高くなるように分割される。これにより、より確実に所定の動作を行なうことができる。
【００３５】
また、ＭＩＳキャパシタは、書き込み用キャパシタであっても良い。
【００３６】
次に、本開示の第２の不揮発性半導体記憶装置は、基板が有する第１導電型の半導体基板に設けられ、第２導電型チャネルを形成するＭＩＳＦＥＴと、基板が有する第２導電型の第１ウェルに設けられた第１ＭＩＳキャパシタと、基板が有する第２導電型の第２ウェルに設けられた第２ＭＩＳキャパシタとを含むメモリセルを備え、ＭＩＳＦＥＴは、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、半導体基板におけるゲート電極の両側に設けられたソース・ドレイン不純物層とを含み、第１ＭＩＳキャパシタは、第１電極として機能する第１ウェル上に第１容量絶縁膜を介して形成された第２電極と、第１ウェルに設けられた第１導電型の第１不純物層とを含み、第２ＭＩＳキャパシタは、第３電極として機能する第２ウェル上に第２容量絶縁膜を介して形成された第４電極を含み、ゲート電極、第２電極及び第４電極が電気的に接続されてフローティングゲートを構成し、ゲート絶縁膜、第１容量絶縁膜及び第２容量絶縁膜は材料及び膜厚が同一であり、ゲート電極、第２電極及び第４電極は同一の導電膜からなり、半導体基板と第１ウェルとの境界を跨ぐように第２不純物層が形成され、半導体基板と第２ウェルとの境界を跨ぐように第３不純物層が形成されている。
【００３７】
第２の不揮発性半導体記憶装置のメモリセルは、ゲート電極と第２電極と第４電極とが電気的に接続されたフローティングゲートに電荷を蓄積することによって情報を記憶する。また、標準ＣＭＩＳプロセスに専用工程を追加することなく製造可能である。
【００３８】
更に、第２不純物層の存在により第１ウェルと半導体基板との間の実効的な接合耐圧を低下させると共に、第３不純物層の存在により第２ウェルと半導体基板との実効的な接合耐圧を低下させることができる。これにより、帯電によってゲート電極に印加される高電圧が半導体基板に逃げるようにして、ゲート絶縁膜を保護することができる。また、第１ウェルと半導体基板との間の実効的な接合耐圧、第２ウェルと半導体基板との実効的な接合耐圧についてはメモリセルを動作させる際にゲート電極に印加される電圧よりも高くすることにより、メモリセルの動作への影響を避けることができる。
【００３９】
尚、第２ＭＩＳキャパシタは、第２ウェルに形成された第１導電型の第４不純物層を更に備えていても良い。
【００４０】
また、第２不純物層は第１導電型であり、第２不純物層と第１ウェルとの接合の逆方向耐圧は、半導体基板と第１ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第１ウェルに印加される電圧よりも高くても良い。
【００４１】
第２不純物層に関する具体的な構成として、このようになっていても良い。これにより、ゲート電極に印加された高電圧は第２不純物層を通じて半導体基板に逃げることができる。
【００４２】
また、第２不純物層は、第１不純物層と同一の深さ及び不純物濃度を有していても良い。これにより、製造工程の増加を抑制できる。
【００４３】
また、第２不純物層は第２導電型であり、第２不純物層と半導体基板との接合の逆方向耐圧は、半導体基板と第１ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第１ウェルに印加される電圧よりも高くても良い。
【００４４】
第２不純物層に関する具体的な構成として、このようになっていても良い。これにより、ゲート電極に印加された高電圧は第２不純物層を通じて半導体基板に逃げることができる。
【００４５】
また、第２不純物層は、ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していても良い。これにより、製造工程の増加を抑制できる。
【００４６】
また、第３不純物層は第１導電型であり、第３不純物層と第２ウェルとの接合の逆方向耐圧は、半導体基板と第２ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第２ウェルに印加される電圧よりも高くても良い。
【００４７】
第３不純物層に関する具体的な構成として、このようになっていても良い。このようにすると、第２ウェルと半導体基板との間の実効的な接合耐圧は、第３不純物層と第２ウェルとの界面の接合耐圧にまで低下し、ゲート電極に印加された高電圧は、第３不純物層を通じて半導体基板に逃げることができる。
【００４８】
また、第３不純物層は、第２不純物層と同一の深さ及び不純物濃度を有していても良い。これにより、製造工程の増加を抑制できる。
【００４９】
また、第３不純物層は第２導電型であり、第３不純物層と半導体基板との接合の逆方向耐圧は、半導体基板と第２ウェルとの接合の逆方向耐圧よりも低く、且つ、メモリセルの動作時に第２ウェルに印加される電圧よりも高くても良い。
【００５０】
第３不純物層に関する具体的な構成として、このようになっていても良い。これにより、ゲート電極に印加された高電圧は第３不純物層を通じて半導体基板に逃げることができる。
【００５１】
また、第３不純物層は、ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していても良い。これにより、製造工程の増加を抑制できる。
【００５２】
また、ＭＩＳＦＥＴは、半導体基板に代えて、半導体基板に設けられた第１導電型の第３ウェルに形成されていても良い。
【００５３】
このように、ＭＩＳＦＥＴ及び第２ＭＩＳキャパシタが共にウェルに形成され、それぞれのウェル同士の境界を跨ぐように第３不純物層が形成された構造としても良い。
【００５４】
また、半導体基板はＰ型であり、ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、第１ＭＩＳキャパシタ及び第２ＭＩＳキャパシタは、いずれもＰ型ＭＩＳキャパシタであっても良い。
【００５５】
また、ゲート絶縁膜が占める面積は、第１容量絶縁膜が占める面積よりも小さく、且つ、第２容量絶縁膜が占める面積よりも大きくても良い。
【００５６】
メモリセル動作時に第１ウェルに印加される電圧は、第１容量絶縁膜、ゲート絶縁膜及び第２容量絶縁膜において、容量比に対応して分割される。その結果、第１容量絶縁膜よりもゲート絶縁膜、それよりも更に第２容量絶縁膜に高い電圧が印加され、より確実に所定の動作を行なうことができる。
【００５７】
また、第１ＭＩＳキャパシタは書き込み用キャパシタであり、第２ＭＩＳキャパシタは消去用キャパシタであっても良い。
【発明の効果】
【００５８】
以上に説明した不揮発性半導体記憶装置によると、製造工程中の帯電等の影響によるゲート絶縁膜の劣化又は破壊を抑制することができ、歩留り及び品質が安定した不揮発性半導体記憶装置を低コストで実現することができる。
【図面の簡単な説明】
【００５９】
【図１】図１は、第１の実施形態に係る例示的不揮発性半導体記憶装置の断面構造を模式的に示す図である。
【図２】図２は、第１の実施形態に係る例示的不揮発性半導体記憶装置の書込み動作を示す模式図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る例示的不揮発性半導体記憶装置の製造方法について、各工程を示す断面図である。
【図４】図４は、図３（ｃ）に続いて、第１の実施形態に係る例示的不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第２の実施形態に係る例示的不揮発性半導体記憶装置の断面構造を模式的に示す図である。
【図６】図６は、第３の実施形態に係る例示的不揮発性半導体記憶装置の断面構造を模式的に示す図である。
【図７】図７は、第３の実施形態に係る例示的不揮発性半導体記憶装置の消去動作を示す模式図である。
【図８】図８は、第４の実施形態に係る例示的不揮発性半導体記憶装置の断面構造を模式的に示す図である。
【図９】図９は、従来の不揮発性半導体記憶装置の断面構造を模式的に示す図である。
【図１０】図１０（ａ）〜（ｃ）は、従来の不揮発性半導体記憶装置の動作を示す模式図であり、順に、書込み動作、読み出し動作、消去動作を示す。
【発明を実施するための形態】
【００６０】
（第１の実施形態）
以下、第１の実施形態の不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。図１は、本実施形態における例示的不揮発性半導体記憶装置５０の断面構造を模式的に示す図である。
【００６１】
図１に示すように、不揮発性半導体記憶装置５０は、不純物濃度及び深さが同程度であるようなＰ型ウェル２及びＮ型ウェル３を備えたＰ型シリコン基板１を用いて形成されている。Ｐ型ウェル２及びＮ型ウェル３の不純物濃度及び深さは、例えば、それぞれ１×１０17ｃｍ-3程度及び２μｍ程度である。
【００６２】
Ｐ型ウェル２における素子間分離絶縁膜１５に区画された範囲内において、Ｐ型ウェル２上に積層されたゲート絶縁膜４及びポリシリコンゲート電極６ａと、その両側に形成されたＮ型ソース不純物層７及びＮ型ドレイン不純物層８とを含むＮＭＩＳＦＥＴとして、読み出しトランジスタ１６が構成されている。
【００６３】
また、Ｎ型ウェル３における素子間分離絶縁膜１５に区画された範囲内において、Ｐ型不純物層１１ａ及び１１ｂと、容量絶縁膜５及びその上に形成されたポリシリコン容量電極６ｂとを含むＰＭＩＳキャパシタとして、書き込み用キャパシタ１７が形成されている。更に、Ｎ型ウェル３内に、素子間分離絶縁膜１５に囲まれて、高濃度のＮ型ウェルコンタクト不純物層１２が形成されている。
【００６４】
尚、ＭＩＳＦＥＴ、ＭＩＳキャパシタの具体例として、当然ながら、ＭＯＳＦＥＴ、ＭＯＳキャパシタを用いても良い。
【００６５】
ここで、ゲート絶縁膜４及び容量絶縁膜５は、同一の膜厚、例えば７ｎｍの膜厚に形成されている。また、ポリシリコンゲート電極６ａ及びポリシリコン容量電極６ｂは、同一層のポリシリコンにより互いに電気的に接続されており、フローティングゲート６を構成している。
【００６６】
また、容量絶縁膜５の面積は、ゲート絶縁膜４の面積よりも十分に大きく、例えば３倍程度に設定されている。
【００６７】
Ｐ型ウェル２中に形成された高濃度のＮ型ソース不純物層７及びＮ型ドレイン不純物層８は、それぞれソース端子９及びドレイン端子１０に接続されている。また、Ｎ型ウェル３中に形成された高濃度のＰ型不純物層１１ａ及び１１ｂと、高濃度のＮ型ウェルコンタクト不純物層１２とは、制御ゲート端子１３に共通に接続されている。
【００６８】
更に、Ｐ型ウェル２とＮ型ウェル３との境界を跨ぐように、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度及び深さが同一（例えば、それぞれ１×１０20ｃｍ-3程度及び０．１μｍ程度）の保護ダイオードＮ型不純物層１４が形成されている。保護ダイオードＮ型不純物層１４とＰ型ウェル２との間に形成されるＰＮ接合について、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きく、且つ、Ｐ型ウェル２とＮ型ウェル３との間に形成される逆方向耐圧よりも十分小さいように設定される。例えば、１０Ｖを越える程度とする。尚、絶縁膜について絶縁特性の劣化や絶縁破壊を抑えるには、１２Ｖ程度までの値に設定するのが良い。
【００６９】
以上の構造を有する不揮発性半導体記憶装置５０について、図２を参照してその動作を説明する。
【００７０】
図２は、不揮発性半導体記憶装置に対する書き込み動作を示す模式図である。図２に示すように、Ｐ型シリコン基板１、ソース端子９及びドレイン端子１０をいずれも接地電位とすると共に、制御ゲート端子１３に書き込み用の高電圧、例えば９Ｖを印加する。
【００７１】
このとき、保護ダイオードＮ型不純物層１４とＰ型ウェル２とのＰＮ接合の逆方向耐圧は前記の通り１０Ｖを越えるので、書き込み電圧によるブレークダウンは生じない。よって、保護ダイオードＮ型不純物層１４を備えることは書き込み動作に影響しない。
【００７２】
制御ゲート端子１３に印加された高電圧は、容量絶縁膜５の面積がゲート絶縁膜４の３倍程度に設定されているので、ゲート絶縁膜４と容量絶縁膜５との面積比、すなわち容量比（材料及び膜厚が同一であるので、容量比と面積比とが同じになる）に対応して分割され、ゲート絶縁膜４には７Ｖ程度の高い電圧が印加される。この結果、ゲート絶縁膜４にトンネル電流が流れ、ポリシリコンゲート電極６ａつまりはフローティングゲート６に電子が注入される。
【００７３】
読み出し動作については、背景技術の不揮発性半導体記憶装置と同様である。つまり、Ｐ型シリコン基板１及びソース端子９を接地電位とすると共に、ドレイン端子１０及び制御ゲート端子１３には例えば＋３Ｖ程度の読み出し電圧を印加する。書き込みが行なわれていない（フローティングゲート６に電子が注入されていない）場合、ポリシリコンゲート電極６ａには正の電荷が生じ、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８の間に伝導チャネルが形成されてドレイン端子１０に読み出し電流が流れる。この一方、書き込みが行なわれている（フローティングゲート６に電子が注入されている）場合、ポリシリコンゲート電極６ａの電圧は十分には正にならず、ドレイン端子１０に電流は流れない。このようにして書き込みによる電荷の有無を区別することができ、読み出しを行なうことができる。
【００７４】
また、消去動作についても、背景技術の不揮発性半導体記憶装置と同様である。つまり、制御ゲート端子１３を接地電位とすると共に、ソース端子９及びドレイン端子１０に正の高電位を印加する。これにより、電子の蓄積されたフローティングゲート６と、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８との間に電圧が印加され、ゲート絶縁膜４とＮ型ソース不純物層７又はＮ型ドレイン不純物層８との重なった部分にトンネル電流が流れる。この結果、フローティングゲート６から電子が引き抜かれ、消去が行なわれる。
【００７５】
読み出し動作及び消去動作のいずれにおいても、Ｎ型ウェル３と、Ｐ型シリコン基板又はＰ型ウェル２との間に高電圧が印加されることはない。
【００７６】
以上のようにして、読み出しトランジスタ１６及び書き込み用キャパシタ１７を含むメモリセルが機能する。
【００７７】
次に、不揮発性半導体記憶装置５０の製造方法について、図３（ａ）〜（ｃ）及び図４を参照して説明する。
【００７８】
まず、図３（ａ）に示すように、Ｐ型シリコン基板１に対し、Ｐ型ウェル２及びＮ型ウェル３と、素子間分離絶縁膜１５とを順次形成する。Ｐ型ウェル２及びＮ型ウェル３は、通常のロジック用又はアナログ用ＭＩＳＦＥＴを形成するためのウェルと同様であり、特別な工程を付加する必要はない。
【００７９】
次に、図３（ｂ）に示すように、互いに同一の膜厚を有するゲート絶縁膜４及び容量絶縁膜５を形成する。更に、これらの上に、ポリシリコンゲート電極６ａ及びポリシリコン容量電極６ｂを同一層のポリシリコン層により互いに電気的に接続して形成し、フローティングゲート６とする。ここで、ゲート絶縁膜４と容量絶縁膜５とは同時に形成することができる。また、ポリシリコンゲート電極６ａ及びポリシリコン容量電極６ｂは、通常のロジック用又はアナログ用ＭＩＳＦＥＴのポリシリコンゲートと同時に形成することができる。よって、いずれも特別な工程を追加することなく形成可能である。
【００８０】
次に、図３（ｃ）に示すように、Ｐ型ウェル２において、ポリシリコンゲート電極６ａに隣接するように、高濃度のＮ型ソース不純物層７及びＮ型ドレイン不純物層８を形成する。
【００８１】
更に、Ｐ型ウェル２とＮ型ウェル３との境界を跨ぐように、保護ダイオードＮ型不純物層１４を形成する。
【００８２】
また、Ｎ型ウェル３において、ポリシリコン容量電極６ｂに隣接するようにＰ型不純物層１１ａ及び１１ｂを形成すると共に、素子間分離絶縁膜１５に囲まれるようにＮ型ウェルコンタクト不純物層１２を形成する。
【００８３】
これらのいずれの不純物層についても、通常のロジック用又はアナログ用ＭＩＳＦＥＴのソース・ドレイン不純物層等と同時に形成するものであり、特別な工程を付加することなく形成可能である。特に、保護ダイオードＮ型拡散層１４について、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と同時に形成することにより、工程の増加を避けることができる。
【００８４】
次に、図４に示すように、読み出しトランジスタ１６及び書き込み用キャパシタ１７上を覆う層間絶縁膜１８を形成し、各不純物層（Ｎ型ソース不純物層７、Ｎ型ドレイン不純物層８、Ｐ型不純物層１１ａ及び１１ｂ、Ｎ型ウェルコンタクト不純物層１２）に対してコンタクトホール１９を形成した後、メタル配線層２０を形成する。図１に示すソース端子９、ドレイン端子１０及び制御ゲート端子１３は、メタル配線層２０によって構成されている。
【００８５】
以上により、不揮発性半導体記憶装置５０が製造される。このような製造工程において、コンタクトホール１９を形成するためには、一般にプラズマを用いたドライエッチング等が行なわれる。よって、ドライエッチング中に、Ｎ型ウェル３がＰ型シリコン基板１又はＰ型ウェル２に対して正又は負に帯電することが考えられる。
【００８６】
Ｎ型ウェル３が負に帯電した場合には、Ｐ型シリコン基板１及びＰ型ウェル２に対して１Ｖ程度以下のダイオード順方向電圧になるので、Ｎ型ウェル３に高電圧が印加されることにはならず、特に問題は生じない。
【００８７】
一方、Ｎ型ウェル３が正に帯電した場合、Ｎ型ウェル３の電圧は、保護ダイオードＮ型不純物層１４とＰ型ウェル２との間に形成されるＰＮ接合の逆方向耐圧により固定される。この逆方向耐圧は、保護ダイオードＮ型不純物層１４の不純物濃度等を設定することにより、所望の値、例えば１１Ｖに設定することができる。
【００８８】
つまり、Ｎ型ウェル３が正に帯電し、保護ダイオードＮ型不純物層１４とＰ型ウェル２とのＰＮ接合の逆方向耐圧（例えば１１Ｖ）よりも高電圧になった場合、当該ＰＮ接合において耐圧が破れ、高電圧は保護ダイオードＮ型不純物層１４を通じてＰ型ウェル２（更にはＰ型シリコン基板１）に逃げるようになっている。
【００８９】
この結果、ゲート絶縁膜４及び容量絶縁膜５に対して過度の電圧ストレスが印加されることはない。このようにして、ゲート絶縁膜４及び容量絶縁膜５の絶縁特性劣化、絶縁破壊を抑えることができる。
【００９０】
仮に、保護ダイオードＮ型不純物層１４が存在しない場合、Ｎ型ウェル３とＰ型ウェル２との間の逆方向耐圧は、例えば３０Ｖ以上と高いので、ゲート絶縁膜４、容量絶縁膜５に過度の電圧ストレスが印加されることになる。このことがゲート絶縁膜４及び容量絶縁膜５の絶縁特性劣化、絶縁破壊の原因であった。本実施形態の不揮発性半導体記憶装置５０によると、これを抑えることができる。
【００９１】
以上に説明した不揮発性半導体記憶装置５０の構成において、保護ダイオードＮ型不純物層１４は、Ｎ型ウェル３と、読み出しトランジスタ１６が形成されたＰ型ウェル２との境界を跨ぐように形成されている。しかしながら、Ｎ型ウェル３と、Ｐ型シリコン基板１に設けられたＰ型ウェル２以外の他のＰ型ウェルとの境界に形成されていても良い。この場合にも、保護ダイオードＮ型不純物層１４を通じて他のＰ型ウェル、更にはＰ型シリコン基板１に高電圧を逃がすことができる（以上の説明において、「保護ダイオードＮ型不純物層１４とＰ型ウェル２とのＰＮ接合」に代えて、「保護ダイオードＮ型拡散層１４と他のＰ型ウェルとのＰＮ接合」等を考えることになる）。尚、Ｐ型ウェル２以外の他のＰ型ウェルには、例えば、ＣＭＩＳ集積回路を構成するＮＭＩＳＦＥＴ等が形成されていても良い。
【００９２】
また、保護ダイオードＮ型不純物層１４は、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度及び深さが同一であると説明している。これは、製造工程の増加を抑えるために有効な構成であるが、必須ではない。製造工程を追加して、Ｐ型ウェルとの間の耐圧が最適になるように、不純物濃度、深さを設定しても良い。
【００９３】
また、本実施形態の不揮発性半導体記憶装置５０において、一例として、ゲート絶縁膜４に高電圧を印加し、トンネリング電流による電子をフローティングゲート６に注入する書き込み方法を説明した。しかしながら、他の電子注入方式、例えば、ホットエレクトロン注入を用いても良い。
【００９４】
また、本実施形態の不揮発性半導体記憶装置５０の場合、読み出しトランジスタ１６をＰ型ウェル２内に形成している。しかしながら、Ｐ型ウェル２を設けることなく、Ｐ型シリコン基板１そのものに読み出しトランジスタ１６を形成しても良い。この場合、保護ダイオードＮ型不純物層１４は、Ｐ型シリコン基板１とＮ型ウェル３との境界を跨ぐように形成する。Ｎ型ウェル３に印加された高電圧は、保護ダイオードＮ型不純物層１４を通じてＰ型シリコン基板１に逃げることができる（以上の説明において、「保護ダイオードＮ型不純物層１４とＰ型ウェル２とのＰＮ接合」等に代えて、「保護ダイオードＮ型拡散層１４とＰ型シリコン基板１とのＰＮ接合」等を考えることになる）。
【００９５】
（第２の実施形態）
以下、第２の実施形態の不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。図５は、本実施形態における例示的不揮発性半導体記憶装置５０ａの断面構造を模式的に示す図である。
【００９６】
図５の不揮発性半導体記憶装置５０ａは、図１の不揮発性半導体記憶装置５０と同様の構成要素を含むので、そのような部分については図１と同じ符号を用いて示している。
【００９７】
つまり、Ｐ型シリコン基板１上にＰ型ウェル２及びＮ型ウェル３が設けられ、素子間分離絶縁膜１５によって区画されている。Ｐ型ウェル２には、ゲート絶縁膜４、ポリシリコンゲート電極６ａ、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８を含む読み出しトランジスタ１６が設けられている。Ｎ型ソース不純物層７、Ｎ型ドレイン不純物層８に対し、それぞれソース端子９、ドレイン端子１０が接続されている。Ｎ型ウェル３には、容量絶縁膜５、ポリシリコン容量電極６ｂ、Ｐ型不純物層１１ａ及び１１ｂを含む書き込み用キャパシタ１７と、Ｎ型ウェルコンタクト不純物層１２とが設けられている。Ｐ型不純物層１１ａ及び１１ｂと、Ｎ型ウェルコンタクト不純物層１２とに対し、制御ゲート端子１３が共通して接続されている。更に、ゲート絶縁膜４と容量絶縁膜５とは電気的に接続されてフローティングゲート６を構成する。不純物の濃度、寸法等についても、第１の実施形態と同様である。
【００９８】
本実施形態の不揮発性半導体記憶装置５０ａは、図１の不揮発性半導体記憶装置５０との相違点として、Ｐ型の保護ダイオード不純物層を備える。つまり、Ｐ型ウェル２とＮ型ウェル３との境界を跨ぐように、Ｐ型不純物層１１ａ及び１１ｂと不純物濃度及び深さが同一（例えば、それぞれ１×１０20ｃｍ-3程度及び０．１μｍ程度）の保護ダイオードＰ型不純物層２１が形成されている。保護ダイオードＰ型不純物層２１とＮ型ウェル３との間に形成されるＰＮ接合について、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きいように設定される。例えば、１０Ｖを越える程度とする。
【００９９】
以上のような構成の不揮発性半導体記憶装置５０ａの動作は、第１の実施形態にて説明した不揮発性半導体記憶装置５０の動作と概ね同様である。
【０１００】
具体的に、書き込み動作の際には、Ｐ型シリコン基板１、ソース端子９及びドレイン端子１０をいずれも接地電位とすると共に、制御ゲート端子１３に書き込み用の高電圧、例えば９Ｖを印加する。
【０１０１】
このとき、保護ダイオードＰ型不純物層２１とＮ型ウェル３との間に形成されるＰＮ接合の逆方向耐圧は前記の通り１０Ｖを越えるので、書き込み電圧によるブレークダウンは生じない。よって、保護ダイオードＰ型不純物層２１を備えることは書き込み動作に影響しない。
【０１０２】
読み出し動作及び消去動作についても第１の実施形態と同様であり、いずれの場合にも、Ｎ型ウェル３と、Ｐ型シリコン基板又はＰ型ウェル２との間に高電圧が印加されることはない。
【０１０３】
また、不揮発性半導体記憶装置５０ａの製造方法についても、Ｐ型ウェル２とＮ型ウェル３との境界を跨ぐように、（保護ダイオードＮ型不純物層１４に代えて）保護ダイオードＰ型不純物層２１を形成する点の他は、図３（ａ）〜（ｃ）及び図４に説明した不揮発性半導体記憶装置５０の製造方法と同様である。保護ダイオードＰ型不純物層２１をＰ型不純物層１１ａ及び１１ｂと同時に形成することにより、工程の増加を避けることができる。
【０１０４】
不揮発性半導体記憶装置５０ａの製造工程においても、コンタクトホール１９（図４を参照）を形成する際に、Ｎ型ウェル３がＰ型シリコン基板１又はＰ型ウェル２に対して正又は負に帯電することが考えられる。
【０１０５】
Ｎ型ウェル３が負に帯電した場合には、Ｐ型シリコン基板１及びＰ型ウェル２に対して１Ｖ程度以下のダイオード順方向電圧になるので、特に問題はない。
【０１０６】
一方、Ｎ型ウェル３が正に帯電した場合、Ｎ型ウェル３の電圧は、保護ダイオードＰ型不純物層２１とＮ型ウェル３との間に形成されるＰＮ接合の逆方向耐圧により固定される。この逆方向耐圧は、保護ダイオードＰ型不純物層２１の不純物濃度等を設定することにより、所望の値、例えば１１Ｖに設定することができる。
【０１０７】
つまり、Ｎ型ウェル３が正に帯電し、保護ダイオードＰ型不純物層２１とＰ型ウェル２とのＰＮ接合の逆方向耐圧（例えば１１Ｖ）よりも高電圧になった場合、当該ＰＮ接合において耐圧が破れ、高電圧は保護ダイオードＰ型不純物層２１を通じてＰ型ウェル２（更にはＰ型シリコン基板１）に逃げるようになっている。
【０１０８】
この結果、ゲート絶縁膜４及び容量絶縁膜５に対して過度の電圧ストレスが印加されることはない。このようにして、ゲート絶縁膜４及び容量絶縁膜５の絶縁特性劣化、絶縁破壊を抑えることができる。
【０１０９】
仮に、保護ダイオードＰ型不純物層２１が存在しない場合、Ｎ型ウェル３とＰ型ウェル２との間の逆方向耐圧は本実施形態の場合に比べて高く、例えば３０Ｖ以上となり、ゲート絶縁膜４、容量絶縁膜５に過度の電圧ストレスが印加されることになる。このことがゲート絶縁膜４及び容量絶縁膜５の絶縁特性劣化、絶縁破壊の原因であった。本実施形態の不揮発性半導体記憶装置５０ａによると、これを抑えることができる。
【０１１０】
以上に説明した不揮発性半導体記憶装置５０ａの構成において、保護ダイオードＰ型不純物層２１は、Ｎ型ウェル３と、読み出しトランジスタ１６が形成されたＰ型ウェル２との境界を跨ぐように形成されている。しかしながら、Ｎ型ウェル３と、Ｐ型ウェル２以外のＰ型ウェルとの境界を跨ぐように形成されていても良い。
【０１１１】
また、保護ダイオードＰ型不純物層２１は、Ｐ型不純物層１１ａ及び１１ｂと不純物濃度及び深さが同一であると説明している。これは、製造工程の増加を抑えるために有効な構成であるが、必須ではない。製造工程を追加して、Ｎ型ウェルとの間の耐圧が最適になるように、不純物濃度、深さを設定しても良い。
【０１１２】
また、本実施形態においても、第１の実施形態と同様に一例として、ゲート絶縁膜４に高電圧を印加し、トンネリング電流による電子をフローティングゲート６に注入する書き込み方法を説明した。しかしながら、他の電子注入方式、例えば、ホットエレクトロン注入を用いても良い。
【０１１３】
また、本実施形態の不揮発性半導体記憶装置５０ａの場合、読み出しトランジスタ１６をＰ型ウェル２内に形成している。しかしながら、Ｐ型ウェル２を設けることなく、Ｐ型シリコン基板１そのものに読み出しトランジスタ１６を形成しても良い。
【０１１４】
（第３の実施形態）
以下、第３の実施形態の不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。図６は、本実施形態における例示的不揮発性半導体記憶装置５０ｂの断面構造を模式的に示す図である。
【０１１５】
図６の不揮発性半導体記憶装置５０ｂは、Ｐ型シリコン基板１を用いて形成されている。また、読み出しトランジスタ１６及び書き込み用キャパシタ１７を備える第１の実施形態の不揮発性半導体記憶装置５０（図１を参照）に対し、Ｎ型ウェル３３に設けられた消去ゲートキャパシタ４７及び保護ダイオードＮ型不純物層４４が追加された構造と考えることができる。
【０１１６】
Ｐ型ウェル２に設けられた読み出しトランジスタ１６と、Ｎ型ウェル３に設けられた書き込み用キャパシタ１７とについては、第１の実施形態にて説明したのと同様の構造であり、図１と同じ符号を用いて示している。
【０１１７】
消去ゲートキャパシタ４７は、Ｐ型シリコン基板１に設けられたＮ型ウェル３３に形成されている。より詳しくは、Ｎ型ウェル３３における素子間分離絶縁膜１５に区画された範囲内において、Ｐ型不純物層４１ａ及び４１ｂと、容量絶縁膜３５及びその上に形成されたポリシリコン容量電極６ｃとを含むＰＭＩＳキャパシタとして形成されている。
【０１１８】
更に、Ｎ型ウェル３３内には、素子間分離絶縁膜１５に囲まれて高濃度のＮ型ウェルコンタクト不純物層４２が形成されている。また、Ｎ型ウェル３３中に形成された高濃度のＰ型不純物層４１ａ及び４１ｂと、高濃度のＮ型ウェルコンタクト不純物層４２とは、消去ゲート端子４３に共通に接続されている。
【０１１９】
ここで、ゲート絶縁膜４、容量絶縁膜５及び容量絶縁膜３５は、同一の膜厚、例えば７ｎｍの膜厚に形成されている。また、ポリシリコンゲート電極６ａ、ポリシリコン容量電極６ｂ及びポリシリコン容量電極６ｃは、同一層のポリシリコンにより互いに電気的に接続されており、フローティングゲート６を構成している。
【０１２０】
また、容量絶縁膜５の面積は、ゲート絶縁膜４の面積よりも十分に大きく、例えば３倍程度に設定されている。更に、容量絶縁膜３５の面積は、ゲート絶縁膜４及び容量絶縁膜５の合計面積よりも十分に小さく、例えば、前記合計面積の１０分の１程度に設定されている。
【０１２１】
また、図１の不揮発性半導体記憶装置５０と同様に、Ｐ型ウェル２とＮ型ウェル３との境界を跨ぐように、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度（例えば、１×１０17ｃｍ-3程度）及び深さが同一の保護ダイオードＮ型不純物層１４が設けられている。保護ダイオードＮ型不純物層１４とＰ型ウェル２との間に形成されるＰＮ接合について、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きいように設定される。例えば、１０Ｖを越える程度とする。
【０１２２】
更に、読み出しトランジスタ１６の形成されたＰ型ウェル２と、消去ゲートキャパシタ４７が形成されたＮ型ウェル３との境界を跨ぐように、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度及び深さが同一の保護ダイオードＮ型不純物層４４が設けられている。
【０１２３】
保護ダイオードＮ型不純物層４４とＰ型ウェル２との間に形成されるＰＮ接合についても、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きいように設定される。例えば、１０Ｖを越える程度とする。
【０１２４】
以上のような構造を有する不揮発性半導体記憶装置５０ｂについて、書き込み動作及び読み出し動作については、第１の実施形態にて説明した不揮発性半導体記憶装置５０の場合と同様である。書込み動作及び読み出し動作の際、消去ゲートキャパシタ４７の消去ゲート端子４３については、接地電位とする。
【０１２５】
書き込み動作の際、保護ダイオードＮ型不純物層１４とＰ型ウェル２とのＰＮ接合の逆方向耐圧は前記の通り１０Ｖを越えるので、書き込み電圧によるブレークダウンは生じない。よって、保護ダイオードＮ型不純物層１４を備えることは書き込み動作に影響しない。
【０１２６】
また、読み出し動作の際には、Ｎ型ウェル３と、Ｐ型シリコン基板又はＰ型ウェル２との間に高電圧が印加されることはない。
【０１２７】
次に、不揮発性半導体記憶装置５０ｂの消去動作について、図７を参照して説明する。消去動作の際には、図７に示す通り、Ｐ型シリコン基板１、ソース端子９、ドレイン端子１０及び制御ゲート端子１３を全て接地電位とすると共に、消去ゲート端子４３には高電圧、例えば９Ｖを印加する。このとき、保護ダイオードＮ型不純物層４４とＰ型ウェル２との間に形成されるＰＮ接合の逆方向耐圧は前記の通り１０Ｖを越えるので、ブレークダウンは生じない。
【０１２８】
容量絶縁膜３５の面積は、ゲート絶縁膜４及び容量絶縁膜５の合計面積よりも小さく、例えば該合計面積の十分の一程度に設計されている。よって、消去ゲート端子４３に印加された高電圧は、ゲート絶縁膜４、容量絶縁膜５及び容量絶縁膜３５の容量比に対応して分割され、容量絶縁膜３５には８Ｖ程度の高い電圧が印加される。この結果、Ｎ型ウェル３３の表面に反転層が形成され、ポリシリコン容量電極６ｃつまりはフローティングゲート６から電子が引き抜かれて、消去が行なわれる。
【０１２９】
ここで、図１０（ｃ）に示すようなゲート端部における電子トンネリングは、ＭＩＳＦＥＴの特性劣化をもたらす可能性がある。しかしながら、図６の不揮発性半導体記憶装置５０ｂの場合、消去ゲートキャパシタ４７を備えるので、消去動作時の電子トンネリンググはキャパシタにおいてのみ生じることになり、ＭＩＳＦＥＴの特性劣化を避けることができる。尚、書込み動作時には、ＭＩＳＦＥＴのゲート絶縁膜全面を電子がトンネリングするので、特性劣化は最小限に抑制される。
【０１３０】
以上のようにして、本実施形態の不揮発性半導体記憶装置５０ｂが機能する。
【０１３１】
不揮発性半導体記憶装置５０ｂの製造については、図３（ａ）〜（ｃ）及び図４を参照して説明した第１の実施形態の不揮発性半導体記憶装置５０と類似の工程により行なうことができる。つまり、書き込み用キャパシタ１７の各構成要素（Ｎ型ウェル３、容量絶縁膜５、ポリシリコン容量電極６ｂ、Ｐ型不純物層１１ａ及び１１ｂ等）を形成するそれぞれの工程において、消去ゲートキャパシタ４７の各構成要素（Ｎ型ウェル３３、容量絶縁膜３５、ポリシリコン容量電極６ｃ、Ｐ型不純物層４１ａ及び４１ｂ等）についても追加形成する。また、保護ダイオードＮ型不純物層１４と共に、保護ダイオードＮ型不純物層４４を形成する。このようにすると、工程の増加を避けることができる。尚、いずれも、必要に合わせてサイズ等の設定を行なう。
【０１３２】
このような製造工程において、コンタクトホール１９（図４を参照）を形成する際に、Ｎ型ウェル３又はＮ型ウェル３３が、Ｐ型シリコン基板１又はＰ型ウェル２に対して正又は負に帯電することが考えられる。しかしながら、ゲート絶縁膜４、容量絶縁膜５及び容量絶縁膜３５に過度の電圧ストレスが印加されることは避けられている。
【０１３３】
Ｎ型ウェル３が帯電する場合については、第１の実施形態にて説明した通りである。Ｎ型ウェル３３が帯電する場合についても、保護ダイオードＮ型不純物層４４備えることにより、同様の効果が得られる。
【０１３４】
つまり、Ｎ型ウェル３３が負に帯電した場合には、Ｐ型シリコン基板１及びＰ型ウェル２に対して１Ｖ程度以下のダイオード順方向電圧になるので、特に問題はない。
【０１３５】
Ｎ型ウェル３３が正に帯電した場合、Ｎ型ウェル３３の電圧は、保護ダイオードＮ型不純物層４４とＰ型ウェル２との間に形成されるＰＮ接合の逆方向耐圧により固定される。この逆方向耐圧は、保護ダイオードＮ型不純物層４４の不純物濃度等を設定することにより、所望の値、例えば１１Ｖに設定することができる。
【０１３６】
このように、Ｎ型ウェル３３が正に帯電し、保護ダイオードＮ型不純物層４４とＰ型ウェル２とのＰＮ接合の逆方向耐圧（例えば１１Ｖ）よりも高電圧になった場合、当該ＰＮ接合において耐圧が破れ、高電圧は保護ダイオードＮ型不純物層４４を通じてＰ型ウェル２（更にはＰ型シリコン基板１）に逃げるようになっている。
【０１３７】
以上の通り、消去ゲートキャパシタ４７を有する不揮発性半導体記憶装置５０ｂについても、製造工程中にゲート絶縁膜に高電圧が印加されて生じる絶縁特性劣化又は絶縁破壊を抑制することができる。
【０１３８】
尚、保護ダイオードＮ型不純物層４４が、Ｎ型ウェル３３と、読み出しトランジスタ１６の形成されたＰ型ウェル２との境界を跨ぐように形成された例を説明した。しかしながら、Ｎ型ウェル３３と、Ｐ型ウェル２以外の他のＰ型ウェルとの境界を跨ぐように保護ダイオードＮ型不純物層４４が形成されていても良い。この場合にも、保護ダイオードＮ型拡散層４４を通じて他のＰ型ウェル、更にはＰ型シリコン基板１に高電圧を逃がすことができる。
【０１３９】
また、保護ダイオードＮ型不純物層４４は、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度及び深さが同一であると説明している。これは、製造工程の増加を抑えるために有効な構成であるが、必須ではない。製造工程を追加して、Ｐ型ウェルとの間の耐圧が最適になるように、不純物濃度、深さを設定しても良い。
【０１４０】
また、Ｐ型不純物層４１ａ及び４１ｂを備え、消去動作においてＮ型ウェル３３の表面に反転層が形成される構成を説明した。しかしながら、Ｐ型不純物層４１ａ及び４１ｂを備えず、消去動作においてＮ型ウェル３３の表面に反転層が形成されない構成としても構わない。
【０１４１】
また、ゲート絶縁膜４に高電圧を印加し、トンネリング電流による電子をフローティングゲート６に注入する書き込み方法を説明した。しかしながら、他の電子注入方式、例えば、ホットエレクトロン注入を用いても良い。
【０１４２】
また、読み出しトランジスタ１６をＰ型ウェル２内に形成している例を説明したが、Ｐ型ウェル２を設けることなく、Ｐ型シリコン基板１そのものに読み出しトランジスタ１６を形成しても良い。
【０１４３】
（第４の実施形態）
以下、第４の実施形態の不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。図８は、本実施形態における例示的不揮発性半導体記憶装置５０ｃの断面構造を模式的に示す図である。
【０１４４】
図８の不揮発性半導体記憶装置５０ｃは、Ｐ型シリコン基板１を用いて形成されている。また、読み出しトランジスタ１６及び書き込み用キャパシタ１７を備える第２の実施形態の不揮発性半導体記憶装置５０ａ（図５を参照）に対し、消去ゲートキャパシタ４７及び保護ダイオードＰ型不純物層５１が追加された構造と考えることができる。更に、第３の実施形態の不揮発性半導体記憶装置５０ｂ（図６を参照）が備えるＮ型の保護ダイオード不純物層（保護ダイオードＮ型不純物層１４及び保護ダイオードＮ型不純物層４４）に代えて、Ｐ型である保護ダイオードＰ型不純物層２１及び保護ダイオードＰ型不純物層５１を備える構造と考えることもできる。よって、図８において、図５、図６と同じ構成要素には同じ符号を用いて示している。
【０１４５】
保護ダイオードＰ型不純物層２１は、Ｐ型不純物層１１ａ及び１１ｂと同一の不純物濃度及び深さを有する。また、保護ダイオードＰ型不純物層５１は、Ｐ型不純物層４１ａ及び４１ｂと同一の不純物濃度及び深さを有する。
【０１４６】
保護ダイオードＰ型不純物層２１とＮ型ウェル３とのとの間に形成されるＰＮ接合について、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きいように設定される。例えば、１０Ｖを越える程度とする。また、保護ダイオードＰ型不純物層５１とＮ型ウェル３３とのとの間に形成されるＰＮ接合についても、その逆方向耐圧は、メモリセルの動作時に印加される最大電圧よりも大きいように設定される。やはり、例えば１０Ｖを越える程度とする。
【０１４７】
このような不揮発性半導体記憶装置５０ｃの書き込み動作及び読み出し動作については、第２の実施形態において説明したのと同様である。書き込み動作の際、保護ダイオードＰ型不純物層２１とＮ型ウェル３との間に形成されるＰＮ接合の逆方向耐圧は前記の通り１０Ｖを越えるので、書き込み電圧によるブレークダウンは生じない。よって、保護ダイオードＰ型不純物層２１を備えることは書き込み動作に影響しない。また、読み出し動作の際には、Ｎ型ウェル３と、Ｐ型シリコン基板又はＰ型ウェル２との間に高電圧が印加されることはない。
【０１４８】
消去動作については、第３の実施形態において不揮発性半導体記憶装置５０ｂに関して説明したのと同様である。但し、ＰＮ接合は保護ダイオードＰ型不純物層５１とＮ型ウェル３３との間に形成され、当該ＰＮ接合の逆方向耐圧が前記の通り１０Ｖを越える値であることによって、ブレークダウンは生じないようになっている。
【０１４９】
本実施形態の不揮発性半導体記憶装置５０ｃの製造方法についても、第２の実施形態又は第３の実施形態にて説明した各製造方法と類似した内容である。例えば、第２の実施形態の製造方法において、書き込み用キャパシタ１７の各構成要素を形成するそれぞれの工程にて、消去ゲートキャパシタ４７の各構成要素についても追加形成する。また、保護ダイオードＰ型不純物層２１と共に、保護ダイオードＰ型不純物層５１を形成する。いずれも、必要に合わせてサイズ等の設定を行なう。
【０１５０】
このような製造工程においても、他の実施形態の場合と同様に、コンタクトホール１９（図４を参照）を形成する際に、Ｎ型ウェル３又はＮ型ウェル３３が、Ｐ型シリコン基板１又はＰ型ウェル２に対して正又は負に帯電することが考えられる。しかしながら、保護ダイオードＰ型不純物層２１又は保護ダイオードＰ型不純物層５１を通じて高電圧はＰ型ウェル２（更にはＰ型シリコン基板１）に逃げるようになっている。よって、ゲート絶縁膜４、容量絶縁膜５及び容量絶縁膜３５に過度の電圧ストレスが印加されることは避けられている。
【０１５１】
尚、保護ダイオードＰ型不純物層５１が、Ｎ型ウェル３３と、読み出しトランジスタ１６の形成されたＰ型ウェル２との境界を跨ぐように形成された例を説明した。しかしながら、Ｎ型ウェル３３と、Ｐ型ウェル２以外の他のＰ型ウェルとの境界を跨ぐように保護ダイオードＰ型不純物層５１が形成されていても良い。
【０１５２】
また、保護ダイオードＰ型不純物層５１は、Ｎ型ソース不純物層７及びＮ型ドレイン不純物層８と不純物濃度及び深さが同一であると説明している。これは、製造工程の増加を抑えるために有効な構成であるが、必須ではない。製造工程を追加して、Ｐ型ウェルとの間の耐圧が最適になるように、不純物濃度、深さを設定しても良い。
【０１５３】
また、Ｐ型不純物層４１ａ及び４１ｂを備え、消去動作においてＮ型ウェル３３の表面に反転層が形成される構成を説明した。しかしながら、Ｐ型不純物層４１ａ及び４１ｂを備えず、消去動作においてＮ型ウェル３３の表面に反転層が形成されない構成としても構わない。
【０１５４】
また、ゲート絶縁膜４に高電圧を印加し、トンネリング電流による電子をフローティングゲート６に注入する書き込み方法を説明した。しかしながら、他の電子注入方式、例えば、ホットエレクトロン注入を用いても良い。
【０１５５】
また、読み出しトランジスタ１６をＰ型ウェル２内に形成している例を説明したが、Ｐ型ウェル２を設けることなく、Ｐ型シリコン基板１そのものに読み出しトランジスタ１６を形成しても良い。
【０１５６】
尚、以上の第１〜第４の実施形態においては、一例として、半導体基板をＰ型、読み出しトランジスタをＮＭＩＳＦＥＴ、半導体基板における読み出しトランジスタが形成された領域をＰ型、書き込み用キャパシタが形成されたウェル領域をＮ型、消去ゲートキャパシタが形成されたウェル領域をＮ型として説明した。しかしながら、これには限定されず、各構成要素について逆極性にした構成であっても良い。つまり、半導体基板をＮ型、読み出しトランジスタをＰＭＩＳＦＥＴ、半導体基板における読み出しトランジスタが形成された領域をＮ型、書き込み用キャパシタが形成されたウェル領域をＰ型、消去ゲートキャパシタが形成されたウェル領域をＰ型としても、各実施形態にて説明した不揮発性半導体記憶装置は成立する。
【産業上の利用可能性】
【０１５７】
以上に説明した不揮発性半導体記憶装置は、標準的なＣＭＩＳプロセスで製造されるＬＳＩに低コストに混載可能であり、製造工程中の帯電等の影響によるゲート絶縁膜の劣化又は破壊を抑えることができるので、回路トリミングやセキュアデータ等の情報実装用途としても有用である。
【符号の説明】
【０１５８】
１        Ｐ型シリコン基板
２        Ｐ型ウェル
３        Ｎ型ウェル
４        ゲート絶縁膜
５        容量絶縁膜
６        フローティングゲート
６ａ      ポリシリコンゲート電極
６ｂ      ポリシリコン容量電極
６ｃ      ポリシリコン容量電極
７        Ｎ型ソース不純物層
８        Ｎ型ドレイン不純物層
９        ソース端子
１０        ドレイン端子
１１ａ      Ｐ型不純物層
１２        Ｎ型ウェルコンタクト不純物層
１３        制御ゲート端子
１４        保護ダイオードＮ型不純物層
１５        素子間分離絶縁膜
１６        読み出しトランジスタ
１７        書き込み用キャパシタ
１８        層間絶縁膜
１９        コンタクトホール
２０        メタル配線層
２１        保護ダイオードＰ型不純物層
３３        Ｎ型ウェル
３５        容量絶縁膜
４１ａ      Ｐ型不純物層
４２        Ｎ型ウェルコンタクト不純物層
４３        消去ゲート端子
４４        保護ダイオードＮ型不純物層
４７        消去ゲートキャパシタ
５０        不揮発性半導体記憶装置
５０ａ      不揮発性半導体記憶装置
５０ｂ      不揮発性半導体記憶装置
５０ｃ      不揮発性半導体記憶装置
５１        保護ダイオードＰ型不純物層
【図１】
2011176163.tif 000003
【図２】
2011176163.tif 000004
【図３】
2011176163.tif 000005
【図４】
2011176163.tif 000006
【図５】
2011176163.tif 000007
【図６】
2011176163.tif 000008
【図７】
2011176163.tif 000009
【図８】
2011176163.tif 000010
【図９】
2011176163.tif 000011
【図１０】
2011176163.tif 000012