(57)【要約】【課題】積層型半導体装置において積層される半導体チップ間の接続テストにあたり、回路規模の拡大の抑制およびテスト時間の短縮を図る。【解決手段】チップ２００において、トランジスタＴＲ１１乃至１４の組とＴＲ２１乃至２３の組を貫通電極２０１ａ乃至２０１ｈに対して互いに１つずつずらして配置して接続する。制御電圧ＶＤＤと基準電圧ＶＳＳを最下層から各層のチップに対して印加した状態で、トランジスタＴＲ１１乃至１４は、下層にチップが積層され、上層にチップが積層されないときにオンとなるように駆動する。トランジスタＴＲ２１乃至２３は、下層および上層にチップが積層されているときにオンとなるように駆動する。これにより、最上層とその下の層のチップ間のマイクロバンプ２１０と２２０の接合部のコンタクトチェーンを形成する。接続テストはコンタクトチェーンの抵抗値を測定する。【選択図】図８
2011257272.tif 000002
【特許請求の範囲】
【請求項１】
上面部において配置されて、当該上面部の上側に上層半導体装置が積層された場合に、当該上層半導体装置の下面部に配置される端子と接続される上側端子と、
下面部において配置されて、当該下面部の下側に下層半導体装置が積層された場合に、上面部に配置される端子と接続される下側端子と、
内部において上下方向に沿って貫通し、平面方向において同じ位置に配置される前記上側端子と前記下側端子とがその両端に対して接続される貫通電極と、
隣り合う前記貫通電極の間に対して接続されるスイッチと、
前記スイッチのうち、接続される貫通電極が互いに共通しないスイッチ同士で組分けした２つのスイッチ群のうちの一方である第１のスイッチ群を、前記下層半導体装置が積層されるとともに前記上層半導体装置が積層されていない場合にはオンで、前記下層半導体装置および前記上層半導体装置が積層されている場合にはオフとなるように駆動する第１の駆動回路と、
前記２つのスイッチ群のうちの他方である第２のスイッチ群を、前記下層半導体装置が積層されるとともに前記上層半導体装置が積層されていない場合にはオフで、前記下層半導体装置および前記上層半導体装置が積層されている場合にはオンとなるように駆動する第２の駆動回路と
を具備する半導体装置。
【請求項２】
前記第１の駆動回路は、第１の電圧が前記下層半導体装置から入力され、かつ、前記第１の電圧と異なるレベルによる第２の電圧が前記上層半導体装置から入力されていない場合には、前記第１の電圧によって前記第１のスイッチ群をオンとなるように駆動し、前記第２の電圧が前記上層半導体装置から入力されている場合には、当該第２の電圧によって前記第１のスイッチ群をオフとするように駆動する請求項１記載の半導体装置。
【請求項３】
前記スイッチはトランジスタであり、
前記第１の駆動回路は、前記下層半導体装置から入力される前記第１の電圧を前記上層半導体装置に出力する信号線を、前記第１のスイッチ群における各トランジスタのゲートに対して第１の抵抗を介して接続するとともに、前記上層半導体装置が出力する前記第２の電圧が入力される第２の電圧入力端子を前記第１のスイッチ群における各トランジスタのゲートに対して接続して形成される請求項２記載の半導体装置。
【請求項４】
前記下層半導体装置から入力した前記第２の電圧を、前記下層半導体装置が具備する第２の電圧入力端子に出力する下層対応第２の電圧出力端子をさらに具備する請求項３に記載の半導体装置。
【請求項５】
前記第２の駆動回路は、第１の電圧が前記上層半導体装置から入力されている場合には当該第１の電圧によって前記第２のスイッチ群をオンとするように駆動し、前記第１の電圧が前記上層半導体装置から入力されていないときには、前記下層半導体装置から入力される前記第１の電圧とは異なるレベルの第２の電圧によって前記第２のスイッチ群をオフとするように駆動する請求項１記載の半導体装置。
【請求項６】
前記スイッチはトランジスタであり、
前記第２の駆動回路は、前記下層半導体装置から入力される前記第２の電圧を前記上層半導体装置に出力する信号線を、前記第２のスイッチ群における各トランジスタのゲートに対して第２の抵抗を介して接続するとともに、前記上層半導体装置から出力される前記第１の電圧が入力される第１の電圧入力端子を前記第２のスイッチ群における各トランジスタのゲートに対して接続して形成される請求項５に記載の半導体装置。
【請求項７】
前記下層半導体装置から入力した前記第１の電圧を、前記下層半導体装置が具備する第１の電圧入力端子に出力する下層対応第１の電圧出力端子をさらに具備する請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層型半導体装置として積層されることに対応して、上下各面に形成されるマイクロバンプと、これら上下各面のマイクロバンプを接続する貫通電極とを備える構造の半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップ間の接続の良否をテストするための技術として、バウンダリスキャン方式が知られている（例えば、特許文献１参照。）。バウンダリスキャン方式は、ＩＥＥＥ  Ｓｔａｎｄａｒｄ  １４９．１  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化されている。このバウンダリスキャン規格は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）により策定されたものである。
【０００３】
バウンダリスキャンによるテストにおいては、テスト対象となる半導体チップに対してバウンダリスキャンに対応させた内部回路を予め実装する。この内部回路は、バウンダリスキャンセルとも称され、例えば半導体チップを外部と接続するための端子ごとに対応して設けられる。そして、内部のバウンダリスキャンセルを制御することで、これらの半導体チップをデイジーチェーンで接続したうえで、外部から信号を入出力させる。これにより、半導体装置間の接続の良否を判定しようというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２２９８８号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
現状においては、複数の半導体チップを備える集積型半導体装置として、半導体チップを積層した積層型半導体装置とすることが行われるようになってきている。積層型半導体装置は、例えばチップを平面的に配置する集積型半導体装置と比較して、その実装面積を大幅に小さくすることができる。
【０００６】
また、積層型半導体装置においては、半導体チップに対してＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）と称される貫通電極を形成することが提案されており、現在、実用化に向けて開発されている状況にある。
【０００７】
ワイヤボンディングの場合は半導体チップの端部から配線を引き出さなければならないために、半導体チップ間の接続本数は１００乃至２００程度が限度となっていた。これに対して、貫通電極であれば、半導体チップにおいて例えば数十μｍ程度の間隔で形成することが可能になるため、１つの半導体チップにおいて１０００以上の貫通電極を形成することが容易に可能になる。これにより、他の半導体チップとの間の接続本数も１０００以上とすることが可能になる。
【０００８】
しかし、積層型半導体装置において、貫通電極を形成した半導体チップ間の接続の良否をバウンダリスキャン方式によりテストしようとすると、貫通電極ごとに対応してバウンダリスキャンセルを実装することになる。このために、半導体チップ内に実装すべきバウンダリスキャンセルは、例えば１０００以上の膨大な数になる。これにより、半導体チップにおける回路規模が大きく拡大してしまう。また、バウンダリスキャンでは、異なるビット値のデータをシフトさせながら入出力させるという動作を貫通電極ごとに行うものとなるために、テスト時間も非常に長いものとならざるを得ない。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、貫通電極を備える半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制およびテスト時間の短縮を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、上面部において配置されて、当該上面部の上側に上層半導体装置が積層された場合に、当該上層半導体装置の下面部に配置される端子と接続される上側端子と、下面部において配置されて、当該下面部の下側に下層半導体装置が積層された場合に、上面部に配置される端子と接続される下側端子と、内部において上下方向に沿って貫通し、平面方向において同じ位置に配置される上記上側端子と上記下側端子とがその両端に対して接続される貫通電極と、隣り合う上記貫通電極の間に対して接続されるスイッチと、上記スイッチのうち、接続される貫通電極が互いに共通しないスイッチ同士で組分けした２つのスイッチ群のうちの一方である第１のスイッチ群を、上記下層半導体装置が積層されるとともに上記上層半導体装置が積層されていない場合にはオンで、上記下層半導体装置および上記上層半導体装置が積層されている場合にはオフとなるように駆動する第１の駆動回路と、上記２つのスイッチ群のうちの他方である第２のスイッチ群を、上記下層半導体装置が積層されるとともに上記上層半導体装置が積層されていない場合にはオフで、上記下層半導体装置および上記上層半導体装置が積層されている場合にはオンとなるように駆動する第２の駆動回路とを具備する半導体装置である。これにより、最上層の半導体装置の下側端子とその下層の半導体装置の上側端子の接続点を連結する経路を形成するという作用をもたらす。
【００１１】
また、この第１の側面において、上記第１の駆動回路は、第１の電圧が上記下層半導体装置から入力され、かつ、上記第１の電圧と異なるレベルによる第２の電圧が上記上層半導体装置から入力されていない場合には、上記第１の電圧によって上記第１のスイッチ群をオンとなるように駆動し、上記第２の電圧が上記上層半導体装置から入力されている場合には、当該第２の電圧によって上記第１のスイッチ群をオフとするように駆動してもよい。これにより、互いにレベルの異なる第１の電圧と第２の電圧の印加のみによって、第１の駆動回路により第１のスイッチ群を駆動させるという作用をもたらす。
【００１２】
また、この第１の側面において、上記スイッチはトランジスタであり、上記第１の駆動回路は、上記下層半導体装置から入力される上記第１の電圧を上記上層半導体装置に出力する信号線を、上記第１のスイッチ群における各トランジスタのゲートに対して第１の抵抗を介して接続するとともに、上記上層半導体装置が出力する上記第２の電圧が入力される第２の電圧入力端子を上記第１のスイッチ群における各トランジスタのゲートに対して接続して形成されるようにしてもよい。これにより、スイッチとしてのトランジスタのゲートに対して、第１の抵抗を介して第１の電圧を印加する経路と、第２の電圧を抵抗を介さずに印加する経路との組合せにより第１の駆動回路を形成するという作用をもたらす。
【００１３】
また、この第１の側面において、上記下層半導体装置から入力した上記第２の電圧を、上記下層半導体装置が具備する第２の電圧入力端子に出力する下層対応第２の電圧出力端子をさらに具備してもよい。これにより、下層半導体装置から一旦入力した第２の電圧を、ふたたび、下層半導体装置において第２の電圧入力端子により入力させるという作用をもたらす。
【００１４】
また、この第１の側面において、上記第２の駆動回路は、第１の電圧が上記上層半導体装置から入力されている場合には当該第１の電圧によって上記第２のスイッチ群をオンとするように駆動し、上記第１の電圧が上記上層半導体装置から入力されていないときには、上記下層半導体装置から入力される上記第１の電圧とは異なるレベルの第２の電圧によって上記第２のスイッチ群をオフとするように駆動してもよい。これにより、互いにレベルの異なる第１の電圧と第２の電圧の印加のみによって、第２の駆動回路により第１のスイッチ群を駆動させるという作用をもたらす。
【００１５】
また、この第１の側面において、上記スイッチはトランジスタであり、上記第２の駆動回路は、上記下層半導体装置から入力される上記第２の電圧を上記上層半導体装置に出力する信号線を、上記第２のスイッチ群における各トランジスタのゲートに対して第２の抵抗を介して接続するとともに、前記上層半導体装置から出力される前記第１の電圧が入力される第１の電圧入力端子を前記第２のスイッチ群における各トランジスタのゲートに対して接続して形成されるようにしてもよい。これにより、スイッチとしてのトランジスタのゲートに対して、第２の抵抗を介して第２の電圧を印加する経路と、第１の電圧を抵抗を介さずに印加する経路との組合せにより第２の駆動回路を形成するという作用をもたらす。
【００１６】
また、この第１の側面において、前記下層半導体装置から入力した前記第１の電圧を、前記下層半導体装置が具備する第１の電圧入力端子に出力する下層対応第１の電圧出力端子をさらに具備してもよい。これにより、下層半導体装置から一旦入力した第１の電圧を、ふたたび、下層半導体装置において第１の電圧入力端子により入力させるという作用をもたらす。
【発明の効果】
【００１７】
本発明によれば、貫通電極が使用される半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制およびテスト時間の短縮が図られ、効率良くテストを行うことができるという効果を奏し得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における積層型半導体装置１００の全体構成例を示す図である。
【図２】本発明の実施の形態における接続テストの概念を説明する図である。
【図３】本発明の実施の形態のチップ２００において、接続テストに対応する回路構成例を示す図である。
【図４】第１の製造段階に対応した統合チップ３００と第１チップ２００−１との間での回路の接続状態を示す図である。
【図５】第１の製造段階に対応して統合チップ３００と第１チップ２００−１との間で形成されるコンタクトチェーンの経路を示す図である。
【図６】第２の製造段階に対応した統合チップ３００と第１チップ２００−１と第２チップ２００−２との間での回路の接続状態を示す図である。
【図７】第２の製造段階に対応して第１チップ２００−１と第２チップ２００−２との間で形成されるコンタクトチェーンの経路を示す図である。
【図８】第３の製造段階に対応した統合チップ３００と第１チップ２００−１と第２チップ２００−２と第３チップ２００−３との間での回路の接続状態を示す図である。
【図９】第３の製造段階に対応して第２チップ２００−２と第３チップ２００−３との間で形成されるコンタクトチェーンの経路を示す図である。
【図１０】本発明の実施の形態におけるチップ２００の構成を採る場合と、バウンダリスキャン方式を採用した場合とで、接続テストのために付加する回路量とテスト時間とを比較して示す図である。
【図１１】本発明の実施の形態の積層型半導体装置１００において形成されるコンタクトチェーンの平面方向における実例パターンを示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
【００２０】
１．第１の実施の形態（積層された上下のチップ間でコンタクトチェーンを形成する構成）
２．積層型半導体装置の実際例
【００２１】
＜１．第１の実施の形態＞
［積層型半導体装置の全体構成例］
図１は、本発明の第１の実施の形態における積層型半導体装置１００の全体構成例を示している。この図に示す積層型半導体装置１００は、第１チップ２００−１、第２チップ２００−２、第３チップ２００−３および統合チップ３００を備える。
【００２２】
第１チップ２００−１、第２チップ２００−２および第３チップ２００−３は、例えば同じプロセスによって製造され、同じ機能を有する半導体チップである。この場合には、下側から上側にかけて第１チップ２００−１、第２チップ２００−２および第３チップ２００−３の順に積層されている。なお、これらのチップ２００としての半導体装置は、ダイなどとも称される。また、これらの第１チップ２００−１、第２チップ２００−２および第３チップ２００−３の各々は、特許請求の範囲に記載の半導体装置の一例である。
【００２３】
統合チップ３００は、例えばマイクロプロセッサなどをはじめとする各種の機能が統合された半導体装置であり、第１チップ２００−１、第２チップ２００−２および第３チップ２００−３を制御する機能を有する。この統合チップ３００としては、例えばＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）と称される半導体集積回路の設計手法に基づいて設計され、製造されたものを想定することができる。本実施の形態では、統合チップ３００の上側に対して、第１チップ２００−１、第２チップ２００−２および第３チップ２００−３の順で積み上げるように配置していくという手順により、積層型半導体装置１００を製造する。
【００２４】
なお、この図では、統合チップ３００上に積層するチップ２００を３つとしているが、あくまでも一例であって、これ以外の数のチップ２００が積層される構成とされてもよい。また、図１においては、図示を簡略にするために貫通電極２０１の数を８本としているが、例えば実際においては、１つのチップ２００において１０００本以上の貫通電極２０１を設けることができる。これに対応して、実際のマイクロバンプ２１０および２２０も、それぞれ１０００以上が設けられる。
【００２５】
図１の第１チップ２００−１においては複数の貫通電極２０１が示される。この貫通電極２０１は、第１チップ２００−１の積層方向（上下方向）に沿って貫通するようにして形成される電極である。なお、この貫通電極２０１は、一般にシリコン貫通ビア（ＴＳＶ：Through-Silicon Via）とも称されるものである。
【００２６】
上記貫通電極２０１の各々の両端に対してはマイクロバンプ２１０と２２０が接続される。マイクロバンプ２１０は、第１チップ２００−１の下面側に表出するようにして形成されており、下層に配置される半導体チップの上面側に形成されているマイクロバンプと接合されるための端子となる。同様にして、マイクロバンプ２２０は、第１チップ２００−１の上面側に表出するようにして形成されており、上層に配置される半導体チップの下面側に形成されているマイクロバンプと接合されるための端子となる。同じ貫通電極２０１と接続されるマイクロバンプ２１０と２２０は、第１チップ２００−１の平面方向において同じ位置に設けられることになる。
【００２７】
なお、第２チップ２００−２および第３チップ２００−３も、上記と同様にして複数の貫通電極２０１と、これら貫通電極２０１の両端部に対して形成した一対のマイクロバンプ２１０および２２０を備える。なお、第１チップ２００−１乃至第３チップ２００−３の各々において、これらの貫通電極２０１、マイクロバンプ２１０および２２０は、平面方向において互いに同じ位置に形成される。
【００２８】
また、統合チップ３００においても、その上面側において、チップ２００側のマイクロバンプ２１０に対応した平面位置に対してマイクロバンプ３２０が形成されている。
【００２９】
図１に示す積層型半導体装置の積層構造では、統合チップ３００のマイクロバンプ３２０と、第１チップ２００−１のマイクロバンプ２１０とが接合されることになる。また、第１チップ２００−１のマイクロバンプ２２０と第２チップ２００−２のマイクロバンプ２１０とが接合されることになる。また、第２チップ２００−２のマイクロバンプ２２０と第３チップ２００−３のマイクロバンプ２１０とが接合されることになる。なお、この図では、第３チップ２００−３を最上層のチップとしているため、第３チップ２００−３の上面側のマイクロバンプ２２０に対しては、他のチップのマイクロバンプは接合されない状態となる。
【００３０】
このようにしてチップ２００および統合チップ３００が積層されることで、チップ２００ごとにおいて同じ平面位置に形成される貫通電極２０１がマイクロバンプ２１０、２２０の接合を介して１つの信号線となるようにして形成される。さらに、この信号線が、第１チップ２００−１のマイクロバンプ２１０と統合チップ３００のマイクロバンプ３２０の接合を介して、統合チップ３００側の信号線とも接続されることになる。すなわち、統合チップ３００からその上層の各チップ２００を貫通する信号線が形成される。
【００３１】
なお、通常動作時においては、上記の信号線ごとに、データやコマンドなどをはじめとする特定の信号が入出力される。また、各チップ２００の貫通電極２０１は、例えば実際には所定の内部回路(図示せず）と接続されており、接続テスト時においては、貫通電極２０１と内部回路との間の経路が遮断されるようになっている。
【００３２】
そして、本発明の実施の形態においては、上記図１に示す積層型半導体装置１００において、各チップ間のマイクロバンプの接合（接続）の良否をテストする。具体的には、まず、統合チップ３００のマイクロバンプ３２０と第１チップ２００−１のマイクロバンプ２１０との間での接続の良否をテストする。次に、第１チップ２００−１のマイクロバンプ２２０と第２チップ２００−２のマイクロバンプ２１０との間での接続の良否をテストする。さらに、第２チップ２００−２のマイクロバンプ２２０と第３チップ２００−３のマイクロバンプ２１０との間での接続の良否をテストする。
【００３３】
［本発明の実施の形態の接続テストの基本概念］
図２を参照して、本発明の実施の形態におけるチップ層間の接続良否のテスト（以降、接続テストとも称する）の基本概念について説明する。図２には、積層された２つのチップ２００が示される。本発明の実施の形態における接続テストとしては、これら２つのチップ２００の間において形成されるマイクロバンプ２１０、２２０との接合部の全体を対象とした接続の良否を検査するものとなる。
【００３４】
そして、本実施の形態の接続テストにおいては、積層される２つのチップ間で図において波線で示す経路が形成されるようにする。すなわち、上層側のチップ２００においては、貫通電極２０１ａと２０１ｂとの間、貫通電極２０１ｃと２０１ｄとの間、貫通電極２０１ｅと２０１ｆとの間、および、貫通電極２０１ｇと２０１ｈとの間をそれぞれ接続する経路を形成する。一方、下層側のチップ２００においては、貫通電極２０１ｂと２０１ｃとの間、貫通電極２０１ｄと２０１ｅとの間、および、貫通電極２０１ｆと２０１ｇとの間をそれぞれ接続する経路を形成する。すなわち、上層と下層のチップ２００のそれぞれにおいて１つおきに貫通電極２０１を接続していくのであるが、上層と下層とで、接続される貫通電極２０１の位置が交互となるようにする。
【００３５】
上記の貫通電極２０１の接続によっては、まず、上層のチップ２００において、マイクロバンプ２１０ａと２１０ｂとが相互に接続されることになる。同様にして、マイクロバンプ２１０ｃとマイクロバンプ２１０ｄ、マイクロバンプ２１０ｅとマイクロバンプ２１０ｆ、マイクロバンプ２１０ｇとマイクロバンプ２１０ｈが、それぞれ相互に接続されることになる。また、下層のチップ２００において、マイクロバンプ２２０ｂとマイクロバンプ２２０ｃ、マイクロバンプ２２０ｄとマイクロバンプ２２０ｅ、マイクロバンプ２２０ｆとマイクロバンプ２２０ｇが、それぞれ相互に接続されることになる。
【００３６】
上記のようにして、上層のチップ２００におけるマイクロバンプ２１０の相互接続と、下層のチップ２００におけるマイクロバンプ２１０の相互接続により、図２において波線で示す経路が形成される。この経路は、２つのチップ２００間のマイクロバンプ２１０、２２０の接合部の全てが順次連結されることで形成されるものとなる。本願明細書においては、この経路を、マイクロバンプ同士の接続点（コンタクト）が連鎖するようにして形成されることにちなみ、コンタクトチェーンと称する。
【００３７】
この図において、テスト装置４００は、下層側のチップ２００のマイクロバンプ２１０ａとマイクロバンプ２１０ｈから引き出された信号線と接続される。これにより、コンタクトチェーンの両端部がテスト装置４００に対して接続されたことになる。そこで、テスト装置４００は、コンタクトチェーンの信号経路の抵抗値を測定する。
【００３８】
ここで、コンタクトチェーンに含まれる各８個のマイクロバンプ２１０、２２０の接合部の全てが良好に接続していれば、コンタクトチェーンが良好に導通している状態に対応した抵抗値が測定される。これに対して、コンタクトチェーンに含まれる８個のマイクロバンプ２１０と２２０の接合部のうちの少なくとも１つの接続が不良であれば、コンタクトチェーンが切断されていることになるために,これに対応した抵抗値が測定される。
【００３９】
このようにして、本発明の実施の形態の接続テストにおいては、図２に示したようにして２つのチップ層間におけるマイクロバンプの接合点が連結されたコンタクトチェーンを形成する。そして、例えばこのコンタクトチェーンの抵抗値の測定により、上記接合点における接続の良否が判定される。以降の説明から理解されるように、このコンタクトチェーンを形成するための回路規模は非常に小さい。したがって、バウンダリスキャンを採用する場合と比較して相当に回路規模を小さなものとすることができる。また、本実施の形態の接続テストでは、例えばバウンダリスキャンの場合のようにして、コンタクト（接合点ごとにデータを入出力させるのではなく、単にコンタクトチェーンの抵抗値を測定するという手順となる。このため、テストに要する時間も短いものとなる。
【００４０】
［チップ内部の回路構成例］
次に、上記図２にて説明したコンタクトチェーンの形成に対応したチップ２００内部の回路構成例について、図３を参照して説明する。本発明の実施の形態においては、積層型半導体装置１００を構成する複数のチップ２００は、この図３に示す回路構成を共通に有する。また、図３において図２と同一部分には同一符号を付している。
【００４１】
図３においては、図２と同様に、チップ２００の下面側において８個のマイクロバンプ２１０ａ乃至２１０ｈが設けられ、チップ２００の上面側において同じく８個のマイクロバンプ２２０ａ乃至２２０ｈが設けられている。これらのマイクロバンプ２１０および２２０は、図２にて説明したように、コンタクトチェーンにおける接続点を形成し、その接続の良否が判定される。すなわち、マイクロバンプ２１０および２２０は、接続テストの対象（テスト対象）となるマイクロバンプである。
【００４２】
また、チップ２００の下面側のマイクロバンプ２１０ａとマイクロバンプ２１０ｈが、それぞれ、コンタクトチェーンの端部となる。これらのチェーン端部としてのマイクロバンプ２１０ａ、２１０ｈに対して、図２に示したように、テスト装置４００からの抵抗値測定のための信号線が接続される。ただし、実際の接続テストにおいては、後述するようにして、抵抗値測定のための信号線は、パッドや下層のチップ２００の貫通電極２０１ａ、２０１ｈなどを経由して間接的に接続されるものとなる。
【００４３】
先の図２においては、本発明の実施の形態におけるコンタクトチェーンの概念を説明する便宜状、上記テスト対象のマイクロバンプ２１０および２２０のみを示した。しかし、実際においては、図３に示すようにして、上記のテスト対象のマイクロバンプ２１０および２２０以外に、さらに接続テストのために使用するマイクロバンプが設けられる。
【００４４】
図３においては、接続テストに使用するものとして、マイクロバンプ２３１、２４１、２５１、２６１、２３２、２４２、２５２および２６２が示される。マイクロバンプ２３１には、下層のチップ２００（または統合チップ３００）から制御電圧が入力される。このマイクロバンプ２３１とマイクロバンプ２３２は、それぞれチップ２００の下面と上面において、互いに平面方向において同じ位置に配置されたうえで、貫通電極２０２により相互に接続される。これにより、入力された制御電圧を、マイクロバンプ２３２を介して上層のチップ２００に対して出力させることができる。
【００４５】
なお、本発明の実施の形態においては、制御電圧として、図示するようにして、所定レベルによる正電源の電源電圧であるＶＤＤを供給する。そこで、以降においては制御電圧ＶＤＤと表記する。
【００４６】
また、マイクロバンプ２４１は、チップ２００の下面側に設けられて、貫通電極２０２と接続されている。これにより、下層のチップ２００（または統合チップ３００）から一旦入力した制御電圧ＶＤＤを、再度、下層側のチップ２００（または統合チップ３００）に対して戻すようにして入力させる経路が形成される。
【００４７】
また、マイクロバンプ２４２は、チップ２００の上面において、下面のマイクロバンプ２４１と平面方向において同じ位置に設けられる。これにより、マイクロバンプ２４２には、上層のチップ２００のマイクロバンプ２４１から出力される制御電圧ＶＤＤが入力される。
【００４８】
また、マイクロバンプ２５１には、基準電圧が入力される。このマイクロバンプ２５１とマイクロバンプ２５２とは、それぞれチップ２００の下面と上面において、互いに平面方向において同じ位置に配置されたうえで、貫通電極２０３により接続される。これにより、下層のチップ２００（または統合チップ３００）から入力した基準電圧を、マイクロバンプ２５２を介して上層のチップ２００に対して出力させることができる。
【００４９】
なお、図示するようにして、基準電圧として、制御電圧ＶＤＤよりも低い所定レベル（例えばグランド電位）による電源電圧であるＶＳＳを供給することとしている。そこで、以降においては、基準電圧ＶＳＳと表記する。
【００５０】
また、マイクロバンプ２６１は、チップ２００の下面側に設けられて、貫通電極２０３と接続されている。これにより、下層のチップ２００（または統合チップ３００）から一旦入力した基準電圧ＶＳＳを、ふたたび下層側のチップ２００（または統合チップ３００）に対してもどすようにして入力させる経路が形成される。
【００５１】
また、マイクロバンプ２６２は、チップ２００の上面において、マイクロバンプ２６１と平面方向において同じ位置に設けられる。これにより、マイクロバンプ２６２には、上層のチップ２００のマイクロバンプ２６１から出力される基準電圧が入力される。
【００５２】
次に、チップ２００においては、接続テストに対応して、トランジスタＴＲ１１乃至１４、および、トランジスタＴＲ２１乃至２３が備えられる。これらのトランジスタには、例えばＮチャンネルＭＯＳ（Metal Oxide Semiconductor）型となる。また、トランジスタＴＲ１１乃至１４、および、トランジスタＴＲ２１乃至２３の各々は、特許請求の範囲に記載のスイッチの一例である。
【００５３】
トランジスタＴＲ１１は、貫通電極２０１ａと２０１ｂの間にそのドレイン、ソースが接続されるようにして挿入される。トランジスタＴＲ１２は、貫通電極２０１ｃと２０１ｄの間に挿入される。トランジスタＴＲ１３は、貫通電極２０１ｅと２０１ｆの間に挿入される。トランジスタＴＲ１４は、貫通電極２０１ｇと２０１ｈの間に挿入される。
【００５４】
また、これらトランジスタＴＲ１１乃至１４を駆動する駆動回路(以降、第１の駆動回路とも称する）は、次のようにして形成される。すなわち、この第１の駆動回路は、トランジスタＴＲ１１乃至１４の各ゲートを、プルアップ抵抗Ｒ１を介して貫通電極２０２、すなわち制御電圧ＶＤＤと接続する信号経路を有する。また、トランジスタＴＲ１１乃至１４の各ゲートとマイクロバンプ２６２（上層から入力される基準電圧ＶＳＳ）とを接続する信号経路を有する。この第１の駆動回路により駆動されるトランジスタＴＲ１１乃至１４は、後述するようにして、下層のチップ２００との間のコンタクトチェーンにおける一部信号経路を形成するものとなる。トランジスタＴＲ１１乃至１４は、特許請求の範囲に記載の第１のスイッチ群の一例である。また、プルアップ抵抗Ｒ１は、特許請求の範囲に記載の第１の抵抗の一例である。
【００５５】
また、トランジスタＴＲ２１は、貫通電極２０１ｂと２０１ｃの間に挿入される。トランジスタＴＲ２２は、貫通電極２０１ｄと２０１ｅの間に挿入される。トランジスタＴＲ２３は、貫通電極２０１ｆと２０１ｇの間に挿入される。
【００５６】
また、これらトランジスタＴＲ２１乃至２３を駆動する駆動回路(以降、第２の駆動回路とも称する）は、次のようにして形成される。すなわち、この駆動回路は、トランジスタＴＲ２１乃至２３の各ゲートを、プルダウン抵抗Ｒ２を介して貫通電極２０３、すなわち基準電圧ＶＳＳと接続する信号経路を有する。また、トランジスタＴＲ１１乃至１４の各ゲートとマイクロバンプ２４２（上層から入力される制御電圧ＶＤＤ）とを接続する信号経路を有する。この駆動回路により駆動されるトランジスタＴＲ２１乃至２３は、後述するようにして、上層のチップとの間のコンタクトチェーンにおける一部信号経路を形成するものとなる。トランジスタＴＲ２１乃至２３は、特許請求の範囲に記載の第２のスイッチ群の一例である。また、抵抗Ｒ２は、特許請求の範囲に記載の第２の抵抗の一例である。
【００５７】
このようにして、本発明の実施の形態においては、２つの貫通電極２０１の間ごとにトランジスタＴＲ１１乃至１４およびＴＲ２１乃至２３を１つずつ挿入する。このとき、トランジスタＴＲ１１乃至１４の組と、トランジスタＴＲ２１乃至２３の組とで、挿入される貫通電極２０１間の位置が交互となるようにする。これは、接続される貫通電極２０１が互いに共通しないトランジスタ同士が同じ組となるように２つに組分けを行っているものとみることができる。そして、トランジスタＴＲ１１乃至１４の組と、トランジスタＴＲ２１乃至２３の組とに対応して、それぞれ第１、第２の駆動回路を形成している。このような回路構成を採ることにより、以降説明するようにして、接続テスト時において、テスト対象となる上下のチップ間でコンタクトチェーン形成することができる。
【００５８】
［接続テストの手順の概要］
上記図３に示した回路構成によるチップ２００を積層して形成される積層型半導体装置１００の接続テストの手順は、例えば以下のようになる。
【００５９】
積層型半導体装置１００は、図１に示したように、統合チップ３００に対して、第１チップ２００−１乃至３が積層された構造を有する。本発明の実施の形態においては、製造段階において図１に示す構造にまで積層型半導体装置１００を完成させるにあたり、まず、第１の製造段階として、統合チップ３００の上に第１チップ２００−１を積層する。そして、この状態において、統合チップ３００のマイクロバンプ３２０と第１チップ２００−１のマイクロバンプ２１０との接続点（接合点）についての接続テストを行う。
【００６０】
上記第１の製造段階における接続テストにより、接続が良好であるとの結果が得られれば、次に第２の製造段階として、第１チップ２００−１の上に対して第２チップ２００−２を積層する。この状態で、第１の製造段階と同様にして、第１チップ２００−１のマイクロバンプ２２０と第２チップ２００−２のマイクロバンプ２１０との接続点についての接続テストを行う。
【００６１】
上記第２の製造段階において、接続が良好であるとのテスト結果が得られれば、次に第３の製造段階として、第２チップ２００−２の上に第３チップ２００−３を積層する。そして、第２チップ２００−２のマイクロバンプ２２０と第３チップ２００−３のマイクロバンプ２１０との接続点についての接続テストを行う。この第３の製造段階における接続テストの結果が良好であれば、積層型半導体装置１００における全てのチップ層間におけるマイクロバンプの接続が良好であると判定できる。
【００６２】
［第１の製造段階における接続テスト］
まず、第１の製造段階における接続テストについて説明する。図４は、上記第１の製造段階に対応した積層型半導体装置１００の構造を示している。すなわち、統合チップ３００に対して第１チップ２００−１のみを積層した状態である。なお、この図において示される第１チップ２００−１は、図３に示したチップ２００と同一の回路構成を有し、図３と同一部分には同一符号を付している。
【００６３】
図４においては、統合チップ３００内の接続テストに対応した回路構成が示されている。まず、統合チップ３００の上面においては、第１チップ２００−１におけるテスト対象のマイクロバンプ２１０ａ乃至２１０ｈの各々と接合されるマイクロバンプ３２０ａ乃至３２０ｈが設けられる。第１の製造段階においては、これらのマイクロバンプ３２０ａ乃至３２０ｈと第１チップ２００−１のマイクロバンプ２１０ａ乃至２１０ｈとの接続点の良否についてのテストが行われる。すなわち、マイクロバンプ３２０ａ乃至３２０ｈは、統合チップ３００において設けられるテスト対象のマイクロバンプである。
【００６４】
また、統合チップ３００の上面においては、接続テストに使用されるマイクロバンプとして、マイクロバンプ３３１、３４１、３５１および３６１が設けられている。統合チップ３００は積層型半導体装置１００の積層構造において最下層となる。このため、後述のコンタクトチェーンの形成に関する説明からも理解されるように、上層の第１チップ２００−１から戻される基準電圧を入力する必要がない。これにより、マイクロバンプ３６１については、特に信号線が接続されない状態となっている。例えばプロセスの共通化などの効率上、マイクロバンプ３６１を他のマイクロバンプとともに形成しているのであるが、マイクロバンプ３６１を形成しないようにして統合チップ３００を製造してもよい。
【００６５】
マイクロバンプ３３１は、制御電圧パッド３８１から供給される制御電圧ＶＤＤを上層に出力するための端子で、第１チップ２００−１が積層されたときに、第１チップ２００−１の下面のマイクロバンプ２３１と接合されるようにして設けられる。
【００６６】
また、マイクロバンプ３４１は、上層の第１チップ２００−１のマイクロバンプ２４１から戻されるようにして出力される制御電圧ＶＤＤを入力するための端子である。このマイクロバンプ３４１は、第１チップ２００−１が積層されたときに、第１チップ２００−１の下面のマイクロバンプ２４１と接合される平面位置に設けられる。
【００６７】
また、マイクロバンプ３５１は、上層の第１チップ２００−１のマイクロバンプ２５１から戻されるようにして出力される制御電圧ＶＤＤを入力するための端子である。このマイクロバンプ３５１は、第１チップ２００−１が積層されたときに、第１チップ２００−１の下面のマイクロバンプ２５１と接合される平面位置に設けられる。
【００６８】
また、統合チップ３００は、接続テストに対応するパッドとして、一対のパッド（測定パッド）３７１および３７２を備える。また、制御電圧パッド３８１および基準電圧パッド３８２を備える。
【００６９】
測定パッド３７１および３７２は、それぞれ、図２に示したテスト装置４００から引き出された抵抗値測定のためのプローブを接触させるための部位である。図示するようにして、測定パッド３７１は、マイクロバンプ３２０ａを介して第１チップ２００−１側のマイクロバンプ２１０ａと接続されている。また、測定パッド３７２は、マイクロバンプ３２０ｈを介して第１チップ２００−１側のマイクロバンプ２１０ｈと接続されている。すなわち、測定パッド３７１および３７２は、それぞれ、図３にて説明したコンタクトチェーンの端部と接続される。測定パッド３７１および３７２のそれぞれに対しては、例えばテスト装置４００から引き出された抵抗値測定のためのプローブを接触させる。これにより、テスト装置４００は、チップ層間において形成されるコンタクトチェーンの抵抗値を測定することができる。
【００７０】
制御電圧パッド３８１は、外部から制御電圧ＶＤＤを入力するパッドであり、例えば図２のテスト装置４００から引き出された制御電圧ＶＤＤを出力するプローブが接触される。制御電圧パッド３８１は、統合チップ３００の内部においてマイクロバンプ３３１と接続される。
【００７１】
基準電圧パッド３８２は、外部から基準電圧ＶＳＳを入力するパッドであり、例えば図２のテスト装置４００から引き出された基準電圧ＶＳＳを出力するプローブが接触される。制御電圧パッド３８１は、統合チップ３００の内部において、マイクロバンプ３５１と接続される。
【００７２】
また、統合チップ３００は、その内部において、接続テストに対応して、上層のチップとコンタクトチェーンを形成するための回路を備える。すなわち、トランジスタＴＲ３１乃至３３と、これらを駆動するための駆動回路を備える。
【００７３】
上記トランジスタＴＲ３１乃至３３とその駆動回路は、図３に示したチップ２００におけるトランジスタＴＲ２１乃至２３および第２の駆動回路と同様の回路形態を有する。すなわち、トランジスタＴＲ３１は、マイクロバンプ３２０ｂと３２０ｃとの間に挿入されるようにして接続される。これにより、トランジスタＴＲ３１は、チップ２００におけるトランジスタＴＲ２１−１と同様に、貫通電極２０１ｂと２０１ｃとの間に挿入されているのと等価となる。また、トランジスタＴＲ３２は、マイクロバンプ３２０ｄと３２０ｅとの間に挿入されるようにして接続される。また、トランジスタＴＲ３３は、マイクロバンプ３２０ｆと３２０ｇとの間に挿入されるようにして接続される。これにより、トランジスタＴＲ３２は、貫通電極２０１ｄと２０１ｅとの間に挿入されているのと等価となり、トランジスタＴＲ３３は、貫通電極２０１ｆと２０１ｇとの間に挿入されているのと等価となる。
【００７４】
また、トランジスタＴＲ３１乃至３３を駆動するための駆動回路としては、トランジスタＴＲ３１乃至３３の各ゲートをマイクロバンプ３４１と接続する経路を有する。すなわち、上層から入力される制御電圧ＶＤＤと接続する経路である。また、トランジスタＴＲ１１−１乃至１４−１の各ゲートと、基準電圧パッド３８２とマイクロバンプ３５１の接続点とを、プルダウン抵抗Ｒ３を介して接続する信号経路を有する。すなわち、プルダウン抵抗Ｒ３を介して基準電圧ＶＳＳと接続する経路である。このようにして、トランジスタＴＲ３１乃至３３を駆動するための駆動回路は、チップ２００における第２の駆動回路と同等の構成を有する。
【００７５】
図４に示す第１の製造段階において、図４に示される統合チップ３００のマイクロバンプ３２０と第１チップのマイクロバンプ２１０との接続の良否をテストする際には、例えば、測定パッド３７１および３７２に対して抵抗値測定のためのプローブを接触させておく。すわなち、統合チップ３００とテスト装置４００とを接続しておく。この状態のもとで、例えば基準電圧パッド３８２から基準電圧ＶＳＳを印加するとともに、制御電圧パッド３８１から制御電圧ＶＤＤを印加する。
【００７６】
上記のようにして制御電圧パッド３８１から印加された制御電圧ＶＤＤは、マイクロバンプ３３１とマイクロバンプ２３１を介して第１チップ２００−１の貫通電極２０２に伝達される。この貫通電極２０２に伝達された制御電圧ＶＤＤは、さらに、マイクロバンプ２４１からマイクロバンプ３４１を介して統合チップ３００に入力される。この入力された制御電圧ＶＤＤが、統合チップ３００におけるトランジスタＴＲ３１乃至３３の各ゲートに対して印加される。これにより、トランジスタＴＲ３１乃至３３はいずれもオン状態となる。
【００７７】
また、貫通電極２０２に伝達された制御電圧ＶＤＤは、第１チップ２００−１において、プルアップ抵抗Ｒ１を経由してトランジスタＴＲ１１乃至１４に対して印加される。これにより、トランジスタＴＲ１１乃至１４はともにオン状態となる。
【００７８】
このとき、第１チップ２００−１におけるトランジスタＴＲ２１乃至２３は次のようにしてオフとなるように駆動される。第１チップ２００−１の上層にはチップが積層されていないために、マイクロバンプ２４２からは制御電圧ＶＤＤは入力されない。その一方で、トランジスタＴＲ２１乃至２３の各ゲートは、プルダウン抵抗Ｒ２を介して基準電圧ＶＳＳと接続されていることから、トランジスタＴＲ２１乃至２３の各ゲート電位はグランド電位が設定される。このために、トランジスタＴＲ２１乃至２３はいずれもオフとなる。
【００７９】
上記の説明によると、統合チップ３００においては、トランジスタＴＲ３１乃至３３がオンとなるように駆動される。また、第１チップ２００−１においては、トランジスタＴＲ１１乃至１４の組はオンで、トランジスタＴＲ２１乃至２３の組はオフとなるようにして駆動される。
【００８０】
図５は、上記図４が対応する第１の製造段階において、上述のようにしてトランジスタが駆動されることによって形成される信号経路を模式的に示している。トランジスタＴＲ１１乃至１４がオンであることで、図示するようにして、第１チップ２００側にて、マイクロバンプ２１０ａと２１０ｂが互いに接続され、マイクロバンプ２１０ｃと２１０ｄが互いに接続される。また、マイクロバンプ２１０ｅと２１０ｆが互いに接続され、マイクロバンプ２１０ｇと２１０ｈが互いに接続される。
【００８１】
また、トランジスタＴＲ２１乃至２３がオフであることで、図示するようにして、第１チップ２００において、マイクロバンプ２１０ｂと２１０ｃ、および、マイクロバンプ２１０ｄと２１０ｅは、それぞれ、互いに接続されない状態となる。また、マイクロバンプ２１０ｆと２１０ｇも互いに接続されない状態となる。
【００８２】
一方、統合チップ３００側においては、トランジスタＴＲ３１乃至３３がオンとなることで、マイクロバンプ３２０ｂと３２０ｃが互いに接続され、マイクロバンプ３２０ｄと３２０ｅが互いに接続され、マイクロバンプ３２０ｆと３２０ｇが互いに接続される。
【００８３】
これにより、図において波線で示すように、統合チップ３００と第１チップ２００−１の間のマイクロバンプ２１０、３２０の各接合点が、順次、直列に連結されたコンタクトチェーンが形成される。すなわち、マイクロバンプ３２０ａと２１０ａの接合部を始点とすると、これに続いて、マイクロバンプ２１０ｂと３２０ｂの接合部、マイクロバンプ３２０ｃと２１０ｃの接合部、マイクロバンプ２１０ｄと３２０ｄの接合部の順で連結される。さらに、これに続いて、マイクロバンプ３２０ｅと２１０ｅの接合部、マイクロバンプ２１０ｆと３２０ｆの接合部、マイクロバンプ３２０ｇと２１０ｇの接合部、および、マイクロバンプ２１０ｆと３２０ｆの接合部の順で連結されるものである。
【００８４】
テスト装置４００は、上記のようにして制御電圧ＶＤＤと基準電圧ＶＳＳをともに印加している状態において、測定パッド３７１と３７２との間の抵抗値を測定する。ここで、統合チップ３００と第１チップ２００−１の間のマイクロバンプ２１０、３２０の接合点が全て良好に接続されていれば、コンタクトチェーンが導通することになり、この状態に対応した抵抗値が測定されることになる。これに対して、統合チップ３００と第１チップ２００−１の間のマイクロバンプ２１０、３２０の接合点のうちの少なくとも１つの接続が不良であれば、コンタクトチェーンにおいて導通が得られないことになり、この状態に対応した抵抗値が測定される。このようにして、本発明の実施の形態においては、制御電圧ＶＤＤと基準電圧ＶＳＳとを印加した状態でコンタクトチェーンの抵抗値を測定するという簡単な手順でチップ層間の接続の良否を検査できる。
【００８５】
［第２の製造段階における接続テスト］
次に、第２の製造段階における接続テストについて説明する。図６は、第２の製造段階に対応した積層型半導体装置１００の構造を示している。図示するようにして、第２の製造段階では、第１チップ２００−１の上層に対して、さらに第２チップ２００−２が積層される。
【００８６】
なお、図６において図４と同一部分には同一符号を付している。また、第２チップ２００−２の各部については第１チップ２００−１と同一符号を付している。
【００８７】
ただし、本明細書における図６および後述の図７の説明に際しては、第１チップ２００−１における各部の符号に対して末尾に「−１」を付して記載する。また、第２チップ２００−２における各部の符号に対して末尾に「−２」を付して記載する。具体的に、マイクロバンプ２２０であれば、第１チップ２００−１におけるものについてはマイクロバンプ２２０−１と記載し、第２チップ２００−２におけるものについてはマイクロバンプ２２０−２と記載する。これにより、第１チップ２００−１と第２チップ２００−２との間での同一部分を区別する。
【００８８】
この第２の製造段階の状態では、第１チップ２００−１の上面に配置されるマイクロバンプと、第２チップ２００−２の下面に配置される同じ位置のマイクロバンプが相互に接合される。これにより、まず、テスト対象のマイクロバンプ２１０−２と２２０−１との接合が得られる。この結果、第２チップ２００−２の貫通電極２０１ａ−２乃至２０１ｈ−２と、第１チップ２００−１の貫通電極２０１ａ−１乃至２０１ｈ−１は、それぞれ、１つの信号線を形成するようにして接続される。
【００８９】
また、マイクロバンプ２４１−２とマイクロバンプ２４２−１の接合を介して、第２チップ２００−２から第１チップ２００−１に対して制御電圧ＶＤＤを入力する経路が形成される。同様に、マイクロバンプ２６１−２と２６２−１との接合を介して、第２チップ２００−２から第１チップ２００−１に対して基準電圧ＶＳＳを入力する経路が形成される。
【００９０】
そして、この第２の製造段階において、接続テストを行うにあたっては、先の第１の製造段階のときと同様にして、制御電圧パッド３８１と基準電圧パッド３８２から基準電圧ＶＳＳと制御電圧ＶＤＤをそれぞれ印加する。この基準電圧ＶＳＳおよび制御電圧ＶＤＤの印加に応じて、各チップにおけるトランジスタは次のようにして駆動される。
【００９１】
まず、統合チップ３００においては、上層に第１チップ２００−１が積層されていることにより、第１の製造段階に対応する図４の場合と同様に、制御電圧ＶＤＤの印加によってトランジスタＴＲ３１乃至３３はオンとなるように駆動される。
【００９２】
また、第２の製造段階における第１チップ２００−１は、上層と下層の両側にチップが積層された状態となる。この状態の第１チップ２００−１において、トランジスタＴＲ１１−１乃至１４−１の各ゲートには、上層の第２チップ２００−２から入力された基準電圧ＶＳＳがマイクロバンプ２６２−１を経由して印加される。トランジスタＴＲ１１−１乃至１４−１の各ゲートは制御電圧ＶＤＤとも接続されているが、この制御電圧ＶＤＤとの接続はプルアップ抵抗Ｒ１−１を介している。このために、トランジスタＴＲ１１−１乃至１４−１の各ゲートは、基準電圧ＶＳＳに対応したグランド電位となる。これにより、トランジスタＴＲ１１−１乃至１４−１はオフとなるように駆動される。
【００９３】
また、同じ第１チップ２００−１において、トランジスタＴＲ２１−１乃至２３−１の各ゲートには、第２チップ２００−２から入力された制御電圧ＶＤＤがマイクロバンプ２４２−１を経由して印加される。トランジスタＴＲ２１−１乃至２３−１の各ゲートは基準電圧ＶＳＳとも接続されているが、この接続はプルダウン抵抗Ｒ２−１を介しているために、トランジスタＴＲ２１−１乃至１４−１の各ゲートには制御電圧ＶＤＤが印加される。これにより、トランジスタＴＲ２１−１乃至２３−１はオンとなるように駆動される。
【００９４】
このようにして、上層と下層の両側にチップが積層された中間のチップにおいては、トランジスタＴＲ１１乃至１４はオフ、トランジスタＴＲ２１乃至２３はオンとなるようにして駆動されるようになっている。
【００９５】
また、この場合において最上層となる第２チップ２００−２は、第１の製造段階において最上層であった第１チップ２００−１と同様にして、トランジスタＴＲ１１−２乃至１４−２はオン、トランジスタＴＲ２１−２乃至２３−２はオフとなるようにして駆動される。
【００９６】
図７は、上記図６に示される第１の製造段階において、上述のようにしてトランジスタが駆動されることによって形成されるコンタクトチェーンの経路を模式的に示している。まず、最上層の第２チップ２００−２内部においては、トランジスタＴＲ１１−２乃至１４−２がオンとされていることで、次のようにして２つのマイクロバンプを相互に接続するための経路が形成される。すなわち、マイクロバンプ２１０ａ−２と２１０ｂ−２、マイクロバンプ２１０ｃ−２と２１０ｄ−２、マイクロバンプ２１０ｅ−２と２１０ｆ−２、および、マイクロバンプ２１０ｇ−２と２１０ｈ−２とを、それぞれ相互に接続した経路が形成される。
【００９７】
また、第２チップ２００−２においては、トランジスタＴＲ２１−２乃至２３−２がオフであることで、マイクロバンプ２１０ｂ−２と２１０ｃ−２とを接続する経路は形成されない。同様に、マイクロバンプ２１０ｄ−２と２１０ｅ−２とを接続する経路、および、マイクロバンプ２１０ｆ−２と２１０ｇ−２とを接続する経路も形成されない。
【００９８】
また、第１チップ２００−１においては、トランジスタＴＲ１１−１乃至１４−１がオフ、トランジスタＴＲ２１−１乃至２３−１がオンとなることにより、以下のマイクロバンプ間の接続が得られる。すなわち、マイクロバンプ２１０ｂ−１と２１０ｃ−１とを接続する経路、マイクロバンプ２１０ｄ−１と２１０ｅ−１とを接続する経路、および、マイクロバンプ２１０ｆ−１と２１０ｇ−１とを接続する経路がそれぞれ形成される。一方、マイクロバンプ２１０ａ−１と２１０ｂ−１とを接続する経路、および、マイクロバンプ２１０ｃ−１と２１０ｄ−１とを接続する経路については形成されない。同様に、マイクロバンプ２１０ｅ−１と２１０ｆ−１とを接続する経路、および、マイクロバンプ２１０ｇ−１と２１０ｈ−１とを接続する経路は形成されない。
【００９９】
これにより、図７において波線により示すように、第２チップ２００−２と第１チップ２００−１の間においてコンタクトチェーンが形成される。すなわち、マイクロバンプ２２０ａ−１と２１０ａ−２の接合部を始点として、マイクロバンプ２１０ｂ−２と２２０ｂ−１との接合部、マイクロバンプ２２０ｃ−１と２１０ｃ−２との接合部の順で連結される。さらに、マイクロバンプ２１０ｄ−２と２２０ｄ−１との接合部、マイクロバンプ２２０ｅ−１と２１０ｅ−２との接合部、マイクロバンプ２１０ｆ−２と２２０ｆ−１との接合部の順で連結される。さらに、マイクロバンプ２２０ｇ−１と２１０ｇ−２との接合部、マイクロバンプ２１０ｈ−２と２２０ｈ−１との接合部の順で連結される。
【０１００】
この場合、上記コンタクトチェーンの一方の端部（マイクロバンプ２２０ａ−１と２１０ａ−２の接合部）は、貫通電極２０１ａ−１、マイクロバンプ２１０ａ−１、マイクロバンプ３２０ａを経由して統合チップ３００の測定パッド３７１と接続される。同様にして、コンタクトチェーンの他方の端部（マイクロバンプ２２０ｈ−１と２１０ｈ−２の接合部）は、貫通電極２０１ｈ−１、マイクロバンプ２１０ｈ−１、マイクロバンプ３２０ｈを経由して統合チップ３００の測定パッド３７２と接続される。
【０１０１】
この場合にも、テスト装置４００は、上記のようにして制御電圧ＶＤＤと基準電圧ＶＳＳとをともに印加している状態において、測定パッド３７１と３７２との間の抵抗値を測定する。これにより、図において波線で示すコンタクトチェーンの抵抗値を測定することができる。
【０１０２】
なお、この場合の統合チップ３００においては、上層に第１チップ２００−１が積層されていることで、第１の製造段階に対応する図４の場合と同様にして、トランジスタＴＲ３１乃至３３がオンとなる。これにより、マイクロバンプ３２０ｂと３２０ｃが接続される経路と、マイクロバンプ３２０ｄと３２０ｅが接続される経路と、マイクロバンプ３２０ｆと２１０ｇが接続される経路とが形成される。しかし、これらの経路は、図示するようにして、第１チップ２００−１側において形成されるコンタクトチェーンの経路部分に相当するトランジスタＴＲ１１−１乃至１４−１に対して並列に接続されるものとなる。
【０１０３】
上記の接続態様において、第２チップ２００−２と第１チップ２００−１との間のマイクロバンプ２１０−２と２２０−１との接合部分の少なくとも１つにおいて接続不良が発生したとする。この場合、測定パッド３７１と３７２との間で測定する信号経路については、不良箇所にて切断されて導通しなくなる。すなわち、統合チップ３００とコンタクトチェーンとの間での並列接続によってはコンタクトチェーンの接続不良をパスする経路は形成されないようになっている。このようにして、本発明の実施の形態では、回路構成上、コンタクトチェーンにおける下層側のチップ内の信号経路部分に対して並列となる信号経路が、さらにその下層のチップとの間で形成される。しかし、コンタクトチェーンの導通、切断の判定を行うにあたり、何ら支障が生じないようにされている。
【０１０４】
［第３の製造段階における接続テスト］
次に、第２の製造段階における接続テストについて説明する。図８は、第３の製造段階に対応した積層型半導体装置１００の構造を示している。第３の製造段階では、第２チップ２００−２の上層に対して、さらに第３チップ２００−３が積層される。
【０１０５】
なお、図８において、図６と同一部分については同一符号を付している。また、第３チップ２００−３の各部についても、第１チップ２００−１および第２チップ２００−２と同一符号を付している。ただし、本明細書での図８および後述の図９の説明に際しては、第１チップ２００−１、第２チップ２００−２および第３チップ２００−３における各部の符号に対して、それぞれ、末尾に「−１」、「−２」および「−３」を付して記載する。
【０１０６】
この第３の製造段階では、第２チップ２００−２に対してさらに第３チップ２００−３が積層され、第２チップ２００−２の上面に配置されるマイクロバンプと、第３チップ２００−３の下面に配置される同じ位置のマイクロバンプが相互に接合される。
【０１０７】
これにより、第１チップ２００−１乃至第３チップ２００−３における貫通電極２０１ａ−１、２０１ａ−２および２０１ａ−３により１つの信号線が形成される。同様にして、残る貫通電極２０１ａ−１乃至２０１ｈ−１、２０１ａ−２乃至２０１ｈ−２、および、２０１ａ−３乃至２０１ｈ−３により、それぞれ、１つの信号線が形成される。
【０１０８】
また、マイクロバンプ２４１−３とマイクロバンプ２４２−２の接合を介して、第３チップ２００−３から第２チップ２００−２に対して制御電圧ＶＤＤを入力する経路が形成される。同様に、マイクロバンプ２６１−３と２６２−２との接合を介して、第３チップ２００−３から第２チップ２００−２に対して基準電圧ＶＳＳを入力する経路が形成される。
【０１０９】
そして、この第３の製造段階における接続テストに際しても、先の第１、第２の製造段階と同様に、制御電圧パッド３８１と基準電圧パッド３８２から基準電圧ＶＳＳと制御電圧ＶＤＤをそれぞれ印加する。これにより、各チップにおけるトランジスタは次の要にして駆動される。
【０１１０】
統合チップ３００においては、上層に第１チップ２００−１が積層されていることにより、第１の製造段階および第２の製造段階の場合と同様に、トランジスタＴＲ３１乃至３３はオンとなるように駆動される。
【０１１１】
また、第１チップ２００−１は、第２の製造段階のときと同様に、上層と下層の両側にチップが積層された状態にある。これにより、トランジスタＴＲ１１−１乃至１４−１はオフ、トランジスタＴＲ２１−１乃至２３−１はオンとなるように駆動される。
【０１１２】
同様にして、第３の製造段階における第２チップ２００−２も、上層と下層の両側にチップが積層された状態にある。これにより、トランジスタＴＲ１１−２乃至１４−２はオフ、トランジスタＴＲ２１−２乃至２３−２はオンとなるように駆動される。
【０１１３】
また、第３チップ２００−３は、第３の製造段階においては最上層のチップとなるので、トランジスタＴＲ１１−３乃至１４−３はオン、トランジスタＴＲ２１−３乃至２３−３はオフとなるようにして駆動される。
【０１１４】
図９は、上記のようにして各チップにおけるトランジスタが駆動されることにより形成されるコンタクトチェーンの経路を模式的に示している。この第３の製造段階においても、最上層の第３チップ２００−３内部においては、トランジスタＴＲ１１−２乃至１４−２がオンとされていることで、次の２つのマイクロバンプを相互に接続した経路が形成される。すなわち、マイクロバンプ２１０ａ−３と２１０ｂ−３、マイクロバンプ２１０ｃ−３と２１０ｄ−３、マイクロバンプ２１０ｅ−３と２１０ｆ−３、および、マイクロバンプ２１０ｇ−３と２１０ｈ−３とを、それぞれを相互に接続した経路が形成される。
【０１１５】
また、同じ第３チップ２００−３においては、トランジスタＴＲ２１−３乃至２３−３がオフであることで、マイクロバンプ２１０ｂ−３と２１０ｃ−３とを接続する経路は形成されない。同様に、マイクロバンプ２１０ｄ−３と２１０ｅ−３とを接続する経路、および、マイクロバンプ２１０ｆ−３と２１０ｇ−３とを接続する経路も形成されない。
【０１１６】
また、第２チップ２００−２においては、トランジスタＴＲ１１−２乃至１４−２がオフ、トランジスタＴＲ２１−２乃至２３−２がオンとなることにより、以下のマイクロバンプ間の接続が得られる。すなわち、マイクロバンプ２１０ｂ−２と２１０ｃ−２とを接続する経路、マイクロバンプ２１０ｄ−２と２１０ｅ−２とを接続する経路、および、マイクロバンプ２１０ｆ−２と２１０ｇ−２とを接続する経路がそれぞれ形成される。一方、マイクロバンプ２１０ａ−２と２１０ｂ−２とを接続する経路、および、マイクロバンプ２１０ｃ−２と２１０ｄ−２とを接続する経路については形成されない。同様に、マイクロバンプ２１０ｅ−２と２１０ｆ−２とを接続する経路、および、マイクロバンプ２１０ｇ−２と２１０ｈ−２とを接続する経路も形成されない。
【０１１７】
上記の経路が形成されることで、図９において波線の矢印により示すように、第３チップ２００−３と第２チップ２００−２の間においてコンタクトチェーンが形成される。すなわち、マイクロバンプ２２０ａ−２と２１０ａ−３の接合部を始点として、マイクロバンプ２１０ｂ−３と２２０ｂ−２との接合部、マイクロバンプ２２０ｃ−２と２１０ｃ−３との接合部の順で連結される。さらに、マイクロバンプ２１０ｄ−３と２２０ｄ−２との接合部、マイクロバンプ２２０ｅ−２と２１０ｅ−３との接合部、マイクロバンプ２１０ｆ−３と２２０ｆ−２との接合部の順で連結される。さらに、マイクロバンプ２２０ｇ−２と２１０ｇ−３との接合部、マイクロバンプ２１０ｈ−３と２２０ｈ−２との接合部の順で連結される。
【０１１８】
上記コンタクトチェーンの一方の端部（マイクロバンプ２２０ａ−２と２１０ａ−３の接合部）は、貫通電極２０１ａに対応して形成される経路を経由し、統合チップ３００の測定パッド３７１と接続される。同様にして、コンタクトチェーンの他方の端部（マイクロバンプ２２０ｈ−２と２１０ｈ−３の接合部）は、貫通電極２０１ｈに対応して形成される経路を経由し、統合チップ３００の測定パッド３７２と接続される。そして、テスト装置４００は、上記測定パッド３７１と３７２との間の抵抗値を測定することで、コンタクトチェーンの抵抗値を測定する。
【０１１９】
また、第３の製造段階では、第２の製造段階のときと同様に、統合チップ３００と第２チップ２００−２との間で、コンタクトチェーンにおけるトランジスタＴＲ１１−２乃至１４−２に対して並列な経路が形成される。さらに、第３の製造段階では、第１チップ２００−１と第２チップ２００−２との間においても、コンタクトチェーンにおけるトランジスタＴＲ１１−２乃至１４−３に対して並列な経路が形成される。しかし、前述したように、このようにして形成されるコンタクトチェーンに並列な経路は、第３チップ２００−３と第２チップ２００−２間のコンタクトチェーン自体の接続の良否をテストするにあたり支障になるものではない。
【０１２０】
これまでに説明したように、本発明の実施の形態では、チップ２００を積層する製造段階ごとに、その積層されたチップ２００とその下のチップ２００（または統合チップ３００）との間の接続テストを行う。そして、この製造段階ごとの接続テストとしての手順は、制御電圧ＶＤＤおよび基準電圧ＶＳＳをそれぞれ印加し、この状態においてテスト装置４００により抵抗値を測定するという、非常に簡略なものとなっている。抵抗値は、制御電圧ＶＤＤおよび基準電圧ＶＳＳを印加したタイミングに対応して即座に測定される。本発明の実施の形態としては、このような抵抗値の測定を、製造段階ごとに行うだけでよい。すなわち、本発明の実施の形態において測定に要する延べ時間は非常に短くて済むものであり、テストに要する時間を大幅に短縮させることができる。
【０１２１】
また、本発明の実施の形態において、コンタクトチェーンを形成するために１つのチップ２００に付加されるトランジスタ回路としては、例えば図３に示したトランジスタのみでよい。すなわち、２本の貫通電極２０１ごとに対応させて各１つのトランジスタのみを付加すればよく、回路規模の拡大もほぼ最小限に抑えられているといえる。
【０１２２】
［テスト接続に対応する回路量とテスト時間の比較例］
図１０は、チップ２００において接続テストのために付加する回路量と、テストに要する時間(テスト時間）とを、本発明の実施の形態における接続テストの場合と、バウンダリスキャン方式の場合とで比較した結果を示している。なお、この図においては、例えばこれまでにおいて例示した積層型半導体装置１００と同様に、統合チップ３００上に３つのチップ２００を積層して構成される積層型半導体装置を想定する。また、テスト対象となるマイクロバンプに対応する貫通電極２０１が１０００個である場合を想定する。
【０１２３】
まず、回路量については、統合チップ３００上に積層される３つのチップ２００全体を対象として比較を行う。また、回路量はトランジスタの数により表すものとして、ここでは、［トランジスタ］を単位とする。
【０１２４】
まず、本発明の実施の形態の接続テストの場合には、１つのチップにおいて、貫通電極２０１ごとに１つのトランジスタが付加される。なお、図３によると、正確には、トランジスタの数は貫通電極２０１の数よりも１つ少ないが、ここでは、説明を分かりやすいものとするために、１つの貫通電極２０１に１つのトランジスタが対応するものとして単純化して考える。この場合、１つのチップ２００において付加される回路量は、１０００［トランジスタ］であることになる。したがって、３つのチップ２００全体では、３０００（３ｋ）［トランジスタ］であることになる。
【０１２５】
これに対して、図３に示すチップ２００に対して、本発明の実施の形態の接続テストに代えてバウンダリスキャン方式を採用する場合は次のようになる。この場合、貫通電極２０１ごとに対して、スイッチとしてのトランジスタに代えてバウンダリスキャンセルを接続するようにして付加する。また、１つの貫通電極２０１に付加すべきバウンダリスキャンセルは、上層側チップとの接続テストと下層側のチップとの接続テストとのそれぞれに対応させるために２つ必要になる。
【０１２６】
また、１つのバウンダリスキャンセルがセレクタとフリップフロップにより形成されるものとしたうえで、セレクタを形成するのに必要な回路量が４［トランジスタ］、フリップフロップを形成するのに必要な回路量が１０［トランジスタ］であると想定する。
【０１２７】
上記の想定のもとでは、１つのチップ２００において接続テストのために付加する回路量は、２８０００［トランジスタ］（１０００×１４×２）であり、３つのチップ２００全体としては６４０００（６４ｋ）［トランジスタ］（２８０００×３）となる。このようにして、本発明の実施の形態においては、バウンダリスキャン方式を採用する場合と比較して付加すべき回路量が非常に少ないことが分かる。
【０１２８】
次に、テスト時間については、統合チップ３００と第１チップ２００−１の層間、第１チップ２００−１と第２チップ２００−２の層間、第２チップ２００−２と第３チップ２００−３の層間の接続テストを全て行うのに要する合計時間を比較する。また、テスト時間を表す単位をここでは［サイクル］とする。例えば、１［サイクル］は、接続テスト時において積層型半導体装置１００に供給するクロックの１周期に対応する時間となる。
【０１２９】
まず、本発明の実施の形態の接続テストの場合、１つの製造段階における手順は、制御電圧ＶＤＤおよび基準電圧ＶＳＳを印加してそのときの抵抗値を測定するというものになる。したがって、１回の接続テストに要する時間は、抵抗値測定のために制御電圧ＶＤＤおよび基準電圧ＶＳＳを印加するための１［サイクル］となる。この手順を、第１乃至第３の製造段階に対応して計３回行うので、合計のテスト時間は３［サイクル］となる。
【０１３０】
これに対して、バウンダリスキャン方式を採用する場合には、１つの層間の接続テストについて、貫通電極２０１ごとに異なるサイクルタイミングで行う必要がある。これに対応するテスト時間は１０００［サイクル］である。
【０１３１】
さらに、１つの貫通電極２０１に対応しては、上層側との接続テストと下層側との接続テストをそれぞれ、１回ずつ行う必要がある。これに対応するテスト時間は２［サイクル］である。
【０１３２】
また、１つの貫通電極２０１における上層と下層ごとの接続テストにおいては、テストのためのデータをシフト入力させるサイクルと、シフト出力させるサイクルとが必要になる。これに対応するテスト時間は２サイクルとなる。さらに、データとしては、「０」の値と「１」の値をそれぞれ１回ずつシフト入力およびシフト出力させることとする。これに対応するテスト時間は２サイクルである。
【０１３３】
そして、ここでは、統合チップ３００に対して３つのチップを積層した例を想定しているため、上記の１つの層間に対応した接続テストを計３回行うことになる。したがって、バウンダリスキャン方式を採用する場合のテスト時間は、（１０００×２×２×２×３）で求められる。すなわち、２４０００（２４ｋ）［サイクル］となる。このようにして、テスト時間についても、バウンダリスキャン方式に対して本発明の実施の形態の方が著しく短縮されている。
【０１３４】
＜２．積層型半導体装置の実際例＞
これまでに説明してきた本発明の実施の形態のチップ２００の具体例として、１つにはＤＲＡＭ（Dynamic Random Access Memory）などのメモリを挙げることができる。この場合、統合チップ３００は、例えば積層されるチップ２００としてのメモリを制御する機能を有するようにして構成される。
【０１３５】
図１１の斜視図は、例えば上記メモリとしてのチップ２００を積層して製造される積層型半導体装置１００を示している。例えば、この図においては、統合チップ３００上に対して第１チップ２００−１乃至第３チップ２００−３までが積層された製造段階が示される。この状態においては、これまでに説明したように、第２チップ２００−２のマイクロバンプ２１０と第３チップ２００−３のマイクロバンプ２２０との間でコンタクトチェーンが形成される。
【０１３６】
この場合、メモリとしての各チップ２００におけるマイクロバンプ２１０および２２０は、平面方向において行列状に配置されるようにして設けられている。そのうえで、積層型半導体装置１００の平面方向からみたコンタクトチェーンについては、図示するようにして、ミアンダライン状のパターンとなるように形成している。なお、この図に示すマイクロバンプ２１０および２２０の配置、および、平面方向におけるコンタクトチェーンのパターンは一例である。例えば、マイクロバンプ２１０および２２０の実際の配置の態様等に応じて、他の平面方向パターンによるコンタクトチェーンが形成されてもよい。
【０１３７】
なお、本発明の実施の形態の下では、チップ２００に対して与えるべき機能は特に限定されるべきものではなく、例えば、上記メモリ以外であっても、本発明の実施の形態における接続テストを適用することができる。
【０１３８】
また、チップ２００および統合チップ３００における接続テストに対応する回路では、例えばＮチャンネルＭＯＳ型トランジスタを採用している。しかし、ＰチャンネルＭＯＳ型トランジスタを採用してコンタクトチェーンが形成されるように構成することも可能である。
【０１３９】
また、先にも述べたように、本発明の実施の形態の接続テストにおいて、積層されるチップ２００の数に特に限定はない。
【０１４０】
また、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【符号の説明】
【０１４１】
１００  積層型半導体装置
２００  チップ
２０１、２０２、２０３  貫通電極
２１０、２２０  マイクロバンプ
３００  統合チップ
３２０  マイクロバンプ
４００  テスト装置
ＴＲ１１乃至１４  トランジスタ
ＴＲ２１乃至２３  トランジスタ
ＴＲ３１乃至３３  トランジスタ
Ｒ１  プルアップ抵抗
Ｒ２  プルダウン抵抗
【図１】
2011257272.tif 000003
【図２】
2011257272.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011257272.tif 000009
【図８】
2011257272.tif 000010
【図９】
2011257272.tif 000011
【図１０】
2011257272.tif 000012
【図１１】
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