(57)【要約】【課題】ディスクリート部品を用いることなく、パルス時間が長く、しかも、電圧変動が大きいノイズを確実に除去可能とする。【解決手段】  入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するエッジ検出回路１０１と、入力信号を所定シフト時間ｔ１シフトして出力するシフトレジスタ回路１０６と、エッジ検出回路１０１のエッジ検出信号の入力時点から所定入力時間ｔ２経過後にカウントアップ信号を出力するカウンタ回路１０２と、シフトレジスタ回路１０６の出力信号を、カウンタ回路１０２のカウントアップ信号に同期して出力するＤＦＦ回路１０３と、ＤＦＦ回路１０３の出力信号を外部へ出力する出力回路１０４と、シフトレジスタ回路１０６とカウンタ回路１０１のクロック信号を生成、出力する発振回路１０５とを具備してなり、所定入力時間ｔ２に満たない入力信号が出力されないようになっている。【選択図】図２
2011035498.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される入力信号に応じてインダクタンス成分を含む負荷をスイッチング駆動するスイッチングドライバ回路であって、
前記入力信号が所定入力時間を超える場合にのみ、前記入力信号が通過せしめられるよう論理回路が設けられてなり、
前記論理値回路は、前記入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するよう構成されてなるエッジ検出回路と、
前記入力信号を所定シフト時間シフトして出力するよう構成されてなるシフトレジスタ回路と、
前記エッジ検出回路のエッジ検出信号の入力時点から前記所定入力時間経過後にカウントアップ信号を出力するよう構成されてなるカウンタ回路と、
前記シフトレジスタ回路の出力信号を、前記カウンタ回路のカウントアップ信号に同期して出力するよう構成されてなるＤＦＦ回路と、
前記シフトレジスタ回路と前記カウンタ回路のクロック信号を生成、出力する発振回路と、を備えてなることを特徴とするスイッチングドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷をスイッチング駆動するためのスイッチングドライバ回路に係り、特に、モータなどのインダクタンス成分を含む負荷を駆動するスイッチングドライバ回路におけるノイズに対する動作の信頼性向上等を図ったものに関する。
【背景技術】
【０００２】
従来、モータなどのインダクタンス成分を含む負荷をスイッチング駆動するドライバ回路においては、スイッチングの際にスパイクノイズが発生し、そのノイズ成分が入力信号に重畳され、回路の誤動作が引き起こされることがある。
このため、このようなスイッチングドライバ回路においては、入力段に、例えば、ローパスフィルタなどを挿入することでノイズの除去を行い、ノイズによる回路の誤動作を防止する方策が採られることが多い。
なお、このようなモータを駆動する回路としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２０９６２号公報（第３−５頁、図１−図２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のようなノイズ除去回路を用いた場合、電圧変動が大きくパルス時間が長いノイズを除去するためには、時定数の長いローパスフィルタが必要となる。そのため、例えば、コーパスフィルタを抵抗器、コンデンサのディスクリート部品で構成する場合、それらの値が大きくなり、特に、半導体集積回路に内蔵するには、抵抗、コンデンサの大きさに限界があるため、必ずしも所望する時定数のローパスフィルタを内蔵することができなくなるという問題を生ずる。また、仮に、ディスクリート部品の抵抗器、コンデンサを半導体集積回路に内蔵できるにしても、基板面積やコストの増加を招くという問題を招く。
【０００５】
本発明は、上記実状に鑑みてなされたもので、抵抗、コンデンサなどのディスクリート部品を用いることなく、パルス時間が長く、しかも、電圧変動が大きいノイズを確実に除去可能なスイッチングドライバ回路を提供するものである。
【課題を解決するための手段】
【０００６】
上記本発明の目的を達成するため、本発明に係るスイッチングドライバ回路は、
外部から入力される入力信号に応じてインダクタンス成分を含む負荷をスイッチング駆動するスイッチングドライバ回路であって、
前記入力信号が所定入力時間を超える場合にのみ、前記入力信号が通過せしめられるよう論理回路が設けられてなり、
前記論理値回路は、前記入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するよう構成されてなるエッジ検出回路と、
前記入力信号を所定シフト時間シフトして出力するよう構成されてなるシフトレジスタ回路と、
前記エッジ検出回路のエッジ検出信号の入力時点から前記所定入力時間経過後にカウントアップ信号を出力するよう構成されてなるカウンタ回路と、
前記シフトレジスタ回路の出力信号を、前記カウンタ回路のカウントアップ信号に同期して出力するよう構成されてなるＤＦＦ回路と、
前記シフトレジスタ回路と前記カウンタ回路のクロック信号を生成、出力する発振回路と、を備えてなるものである。  
【発明の効果】
【０００７】
本発明によれば、入力時間が所定入力時間より短い信号は、スイッチング駆動が行われることはないため、本来の信号ではないノイズの除去が実現でき、特に、論理回路によって構成する場合には、抵抗器やコンデンサのようなディスクリート部品を用いる必要がないため、従来と異なり、半導体集積回路化が容易となるという効果を奏するものである。
また、所定入力時間の設定により、比較的パルス時間の長いノイズに対処することもできるという効果を奏するものである。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態におけるスイッチングドライバ回路の基本構成例を示す構成図である。
【図２】本発明の実施の形態におけるスイッチングドライバ回路の具体回路構成例を示す回路図である。
【図３】本発明の実施の形態におけるスイッチングドライバ回路の主要部における信号変化を示すタイミング図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチングドライバ回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスイッチングドライバ回路は、外部から入力されるモータ駆動用の信号に基づいて、図示されないモータを駆動するための駆動信号を出力するもので、モータ駆動用の入力信号のエッジ検出を行うエッジ検出回路１０１と、エッジ検出回路１０１から出力されるパルス信号をカウントするカウンタ回路１０２と、モータ駆動用の入力信号にシフトを施すシフトレジスタ回路１０６と、カウント回路１０２とシフトレジスタ回路１０６のクロック信号を生成、出力する発振回路１０５と、カウンタ回路１０２とシフトレジスタ回路１０６の各々の出力信号を基に、所定時間以上の入力信号を出力せしめるＤＦＦ回路１０３と、ＤＦＥ回路１０３の出力信号に対してレベル変換、波形成形等を施して外部へ出力する出力回路１０４とを具備して構成されたものとなっている。
【００１０】
エッジ検出回路１０１は、外部から入力されるモータ駆動用の入力信号の立ち上がり、立ち下がりの位置を検出し、それぞれパルス信号を出力するものとなっている。
カウンタ回路１０２は、上述のようにエッジ検出回路１０１から出力されたパルス信号をカウントするものとなっている。
シフトレジスタ回路１０６は、外部から入力されるモータ駆動用の入力信号を、所定シフト時間ｔ１シフトして出力するものとなっている。
【００１１】
ＤＦＦ回路１０３は、カウンタ回路１０２から出力された信号と、シフトレジスタ回路１０６から出力信号とに基づいて、入力時間が所定入力時間ｔ２を下回る入力信号を除去し、所定入力時間ｔ２を超える入力信号のみを出力するものとなっている。
上述の所定入力時間ｔ２は、カウンタ回路１０２及びシフトレジスタ回路１０６の動作の基準クロックとなる発振回路１０５の発振周波数と、カウンタ回路１０２、シフトレジスタ回路１０６の各々の段数によって決定されるものとなっている（詳細は後述）。
【００１２】
そして、出力回路１０４は、上述のようにＤＦＦ回路１０３から出力された信号を、図示されないモータに印加するに適した信号レベルへ変換して出力するものとなっている。
かかる構成によって、抵抗器、コンデンサなどのディスクリート部品を用いることなく、パルス時間が長く、電圧変動の大きなノイズが除去されることとなる。
【００１３】
次に、具体的な回路構成について、図２を参照しつつ説明する。
なお、図３には、本発明の実施の形態におけるスイッチングドライバ回路の主要部におけるタイミング波形図が示されており、回路構成の説明上、必要に応じて同図も参照することとする。
まず、エッジ検出回路１０１は、第１の遅延回路（図２においては「ＤＥＬ１」と表記）１０７と、第２の遅延回路（図２においては「ＤＥＬ２」と表記）１０８と、２入力排他的論理和回路（図２においては「ＸＯＲ１」と表記）１とを有して構成されたものとなっている。
第１及び第２の遅延回路１０７，１０８は、相互に入力段が接続されており、外部からの入力信号が同時に入力されるようになっている。
【００１４】
第１の遅延回路１０７と第２の遅延回路１０８とは、予め定められた遅延時間の差が生ずるように、それぞれの遅延時間が設定されたものとなっており、それぞれの出力段は、２入力排他的論理和回路１の入力段にそれぞれ接続されたものとなっている。
したがって、入力信号が所定の時間差で２入力排他的論理和回路１に入力される結果、２入力排他的論理和回路１からは、上述した遅延時間の差に相当するパルス幅のパルスエッジ検出信号が出力されるようになっている。
なお、図３（Ａ）には、入力信号波形が、図３（Ｂ）には、エッジ検出回路１０１の出力信号波形が、それぞれ示されており、同図において、例えば、時刻ｔaの時点は、上述のように入力信号の立ち上がりに同期して（図３（Ａ））参照）、エッジ検出信号が出力される（図３（Ｂ）参照）時点となっている。
【００１５】
カウンタ回路１０２は、複数のＤ型フリップフロップ（図２においては、「ＤＦＦ１」、「ＤＦＦ２」・・・「ＤＦＦｎ」と表記）２−１〜２−ｎが縦続接続されて構成されたものとなっている。
本発明の実施の形態におけるＤ型フリップフロップ２−１〜２−ｎは、プリセットのためのプリセット端子ＰＲを有するものとなっている。
Ｄ型フリップフロップ２−１〜２−ｎの縦続接続の数、すなわち、段数は、先に述べたように、所定入力時間ｔ２の設定パラメータの一つであるので、所望する所定入力時間ｔ２の大きさに応じて、所定入力時間ｔ２の他の設定パラメータであるシフトレジスタ回路１０６の段数及び発振回路１０５の発振周波数を考慮して設定されるものである。
【００１６】
いずれのＤ型フリップフロップ２−１〜２−ｎのプリセット入力端子ＰＲにもエッジ検出回路１０１の出力信号が同時に入力されるようになっている。
初段のＤ型フリップフロップ２−１のクロック入力端子ＣＫには、発振回路１０８の出力信号が印加されるようになっている一方、Ｄ入力端子と、Ｑ出力の反転信号が出力される反転出力端子ＱＸは相互に接続されて、次段のＤ型フリップフロップ２−２のクロック入力端子ＣＫに接続されている。また、次段のＤ型フリップフロップ２−２も同様に、そのＤ入力端子と、反転出力端子ＱＸは相互に接続されて、図示されない次段のＤ型フリップフロップ２−３のクロック入力端子ＣＫに接続されるものとなっている。
そして、最終段のＤ型フリップフロップ２−ｎは、そのＱ出力端子が後述するＤＦＦ回路１０３を構成するＤ型フリップフロップ４に接続されている。
【００１７】
次に、シフトレジスタ回路１０６は、複数のＤ型フリップフロップ（図２においては、「ＤＦＦｎ＋１」、「ＤＦＦｎ＋２」・・・「ＤＦＦ２ｎ」と表記）３−１〜３−ｎが縦続接続されて構成されたものとなっている。
すなわち、まず、Ｄ型フリップフロップ３−１〜３−ｎは、それぞれのＱ出力端子が次段のＤ型フリップフロップのＤ入力端子に順次接続されるようにして縦続接続されたものとなっている。
【００１８】
そして、初段のＤ型フリップフロップ３−１のＤ入力端子には、外部からモータ駆動用の入力信号が印加されるようになっている。
また、初段のＤ型フリップフロップ３−１のクロック入力端子ＣＫは、次段以降のＤ型フリップフロップ３−２〜３−ｎのリセット端子Ｒと相互に接続されると共に、発振回路１０５の出力信号が印加されるようになっている一方、初段のＤ型フリップフロップ３−１のリセット端子Ｒと次段以降のＤ型フリップフロップ３−２〜３−ｎのクロック端子ＣＫとが相互に接続されて、外部からリセット信号が印加されるようになっている。
なお、このシフトレジスタ回路１０６に用いられるＤ型フリップフロップ３−１〜３−ｎは、プリセット機能を有するものである必要はない。
【００１９】
次に、ＤＦＦ回路１０３は、Ｄ型フリップフロップ４を用いて構成されたものとなっている。
すなわち、Ｄ型フリップフロップ４のＤ入力端子には、先に述べたように、ソフトレジスタ回路１０６の出力段、すなわち、Ｄ型フリップフロップ３−ｎのＱ出力端子が接続される一方、Ｄ型フリップフロップ４のＱ出力端子は、出力回路１０４の入力段に接続されたものとなっている。
【００２０】
また、Ｄ型フリップフロップ４のクロック入力端子ＣＫには、先に述べたように、カウンタ回路１０２の出力であるＤフリップフロップ２−ｎのＱ出力端子が接続される一方、リセット入力端子Ｒには、外部からリセット信号が印加されるようになっている。
【００２１】
次に、かかる構成における動作について、図３のタイミング波形図を参照しつつ説明する。
最初に、外部から入力されるモータ駆動用の入力信号が、所定入力時間ｔ２以上ある場合について説明する。
入力信号がエッジ検出回路１０１に入力されると、第１の遅延回路１０７を経た入力信号と、第２の遅延回路１０８を経た入力信号が排他的論理和回路１へ入力される結果、第１及び第２の遅延回路１０７，１０８のそれぞれの遅延時間の差に等しいパルス幅を有するパルスが、入力信号の立ち上がり、立ち下がりに同期してエッジ検出信号として出力されることとなる（図３（Ａ）及び図３（Ｂ）参照）。
【００２２】
上述のようにしてエッジ検出回路１０１から出力されたエッジ検出信号は、カウンタ回路１０２のプリセット入力端子に入力され、カウンタ回路１０２を構成する各Ｄ型フリップフロップ２−１〜２−ｎは、プリセットされ各Ｑ出力端子からは論理値Ｈｉｇｈが出力されることとなる。この後、発振回路１０５からのクロック信号を所定回数カウントした後、カウンタ回路１０２は、カウントアップ信号として論理値Ｌｏｗを出力することとなる（図３において時刻ｔｂの時点における図３（Ｃ）参照）。なお、ここで、”所定回数”は、カウンタ回路１０２の段数、すなわち、カウンタ回路１０２を構成するＤ型フリップフロップ２−１〜２−ｎの数によって定まるものである。
【００２３】
一方、シフトレジスタ回路１０６からは、所定シフト時間ｔ１遅延された入力信号が出力され（図３において時刻ｔｂの時点における図３（Ｄ）参照）、ＤＦＦ回路１０３のＤ型フリップフロップ４のＤ入力端子に入力されると共に、Ｄ型フリップフロップ４のクロック入力端子ＣＫには、上述のカウンタ回路１０２の出力信号が入力されることとなる。
その結果、ＤＦＦ回路１０３からは、所定シフト時間ｔ１だけ遅延された入力信号が出力され（図３において時刻ｔｂの時点における図３（Ａ）及び図３（Ｅ）参照）、出力回路１０４を介して図示されないモータへ駆動信号として印加されることとなる。
なお、本発明の実施の形態におけるＤＦＦ回路１０３を構成するＤ型フリップフロップ４は、負論理動作となっており、クロック入力端子ＣＫの入力が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がる際に、出力変化を生ずるものとなっている。
【００２４】
ここで、所定入力時間ｔ２は、カウンタ回路１０２を構成しているＤ型フリップフロップ２−１〜２−ｎの段数と発振回路１０５の出力周波数ｆとで下記する式１によって定められるものである。
【００２５】
ｔ２＝（１／２ｆ）×２ｎ（秒）・・・式１
【００２６】
この式において、ｎは、カウンタ回路１０２を構成しているＤ型フリップフロップ２−１〜２−ｎの段数である。
【００２７】
次に、外部から入力されるモータ駆動用の入力信号が、所定入力時間ｔ２に満たない場合について説明する。
例えば、図３（Ａ）において、時刻ｔｃの時点において立ち上がっている入力信号が所定入力時間ｔ２に満たないパルス幅の信号であるとすると、その立ち上がり、及び、立ち下がりのそれぞれにおいて、エッジ検出信号がエッジ検出回路１０１から出力される点は、先に、入力信号が所定入力時間ｔ２以上ある場合において説明したと同様である（図３（Ａ）及び図３（Ｂ）参照）。
【００２８】
上述のようにエッジ検出回路１０１から出力されたエッジ検出信号は、カウンタ回路１０２の各Ｄ型フリップフロップ２−１〜２−ｎのプリセット端子ＰＲに入力されることとなる。
すなわち、入力信号の立ち上がりに同期した最初のエッジ検出信号によって、各Ｄ型フリップフロップ２−１〜２−ｎのＱ出力端子は論理値Ｈｉｇｈにプリセットされ、この後、発振回路１０５から供給されるクロック信号によって、本来であれば、所定回数のカウンタが行われた後、カウンタ回路１０２の最終段から論理値Ｌｏｗの信号が出力されることとなるが、入力信号が所定入力時間ｔ２に満たないため、所定回数のカウントが行われる前に、入力信号の立ち下がりに同期したエッジ検出信号が再びカウンタ回路１０２に入力されてプリセットが行われ、カウンタ回路１０２の最終段は、論理値Ｈｉｇｈが維持されたままとなる（図３（Ａ）〜図３（Ｃ）参照）。
【００２９】
そしてシフトレジスタ回路１０６からは、入力信号の立ち上がりから所定シフト時間ｔ１だけ遅延された時点、すなわち、図３において、時刻ｔｄの時点において、シフトされた入力信号が出力されることとなる（図３（Ａ）及び図３（Ｄ）参照）。
ＤＦＦ回路１０３においては、シフトレジスタ回路１０６から信号が入力されても、その時点で、カウンタ回路１０２の出力は論理値Ｈｉｇｈに維持されたままであり、論理値Ｌｏｗに立ち下がらないため、結局、フトレジスタ回路１０６から出力された信号は、ＤＦＦ回路１０３から出力されず、当然の事ながら出力回路１０４から出力されることもない（図３（Ｄ）及び図３（Ｅ）参照）。
【００３０】
ここで、外部から入力されるモータ駆動用の入力信号のパルス幅と、出力回路１０４から出力される出力信号のパルス幅は、同一である必要がある。そのためには、シフトレジスタ回路１０６における所定シフト時間ｔ１とカウンタ回路１０２における所定入力時間ｔ２とを一致させる必要がある。
具体的には、シフトレジスタ回路１０６の段数を、下記する式が成立するように設定するのが好ましい。
まず、所定シフト時間ｔ１とシフトレジスタ回路１０６の段数ｍとの間には、下記する式２の関係がある。
【００３１】
ｔ１＝（１／ｆ）×ｍ（秒）・・・式２
【００３２】
そして、ｔ１＝ｔ２とする必要があり、ｔ２については、先の式１に定められるものであるので、下記する式３が成立する。
【００３３】
（１／ｆ）×ｍ＝（１／２ｆ）×２ｎ・・・式３
【００３４】
また、所定入力時間ｔ２は、発振回路１０５の発振周波数とカウンタ回路１０２の段数で決定されるため、フィルタ時間、すなわち、ｔ２が長くとも、発振回路１０５の発振周波数をさほど大きくすることなく、カウンタ回路１０２の段数を調整することでｔ２を所望の値とすることができるので、従来と異なり、発振回路１０５の発振周波数の設定のために容量の大きなコンデンサや抵抗器などのをディスクリート部品を要することなく、半導体集積回路により実現できることとなる。
【符号の説明】
【００３５】
１０１…エッジ検出回路
１０２…カウンタ回路
１０３…ＤＦＦ回路
１０４…出力回路
１０５…発振回路
１０６…シフトレジスタ回路
【図１】
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【図２】
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【図３】
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