(57)【要約】【課題】抵抗ストリングが有する単位抵抗の相対精度に起因する変換誤差を低減させる抵抗ストリング型Ｄ／Ａコンバータを提供すること。【解決手段】本発明にかかる抵抗ストリング型Ｄ／Ａコンバータ１は、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、変換部１４を備える。上位抵抗ストリング１０は、単位抵抗１０１を介して接続された複数の電圧取り出し点１０２を有する。上位デコーダ１２は、上位ビットの値に応じて、第１の上位制御信号１２１を生成し、当該第１の上位制御信号１２１に基づいて、１つ以上の電圧取り出し点１０２を介して隣り合う一対の電圧取り出し点１０２に接続された第１の上位スイッチ１１を導通させる。下位デコーダ１３は、変換部１４を制御する下位制御信号１３１を生成する。変換部１４は、一対の電圧取り出し点１０２から出力される一対の上位アナログ電圧を分圧する。【選択図】図１
2011129978.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電圧と第２の基準電圧を単位抵抗により分割した複数の上位アナログ電圧を生成し、１つ以上の前記単位抵抗を介して接続された複数の電圧取り出し点から前記複数の上位アナログ電圧を出力する上位抵抗ストリングと、
第１の上位制御信号に基づき導通状態が制御され、前記複数の電圧取り出し点のそれぞれに対して一つ設けられる第１の上位スイッチと、
複数のビットにより一つの値を示すデジタル入力信号の上位ビットの値に応じて前記第１の上位制御信号を生成し、前記第１の上位制御信号に基づき、一対の前記第１の上位スイッチを導通させる上位デコーダと、
前記デジタル信号のうち少なくとも最下位ビットを含む値に対応した下位制御信号を生成する下位デコーダと、
前記一対の第１の上位スイッチを介して得られた一対のアナログ電圧値の間の電圧を前記下位制御信号に基づき出力する変換部と、
を有し、
前記上位デコーダは、前記第１の上位スイッチのうち、１つ以上の前記電圧取り出し点を介して隣り合う前記電圧取り出し点から出力される上位アナログ電圧に対応した一対の前記第１の上位スイッチを導通させる抵抗ストリング型Ｄ／Ａコンバータ。
【請求項２】
前記一対の電圧取り出し点と当該一対の電圧取り出し点と隣り合う前記電圧取り出し点との間に接続された前記単位抵抗の抵抗値に誤差が生じる場合には、
前記上位デコーダは、前記一対の電圧取り出し点の間に前記誤差が生じる単位抵抗が含まれるように、前記上位アナログ電圧に対応した前記一対の前記第１の上位スイッチを導通させる請求項１に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項３】
前記上位デコーダは、前記上位ビットに加えて前記デジタル入力信号の最下位ビットに応じて前記第１の上位制御信号を生成し、
前記一対の電圧取り出し点は、１つの前記電圧取り出し点を介して接続される場合であって、
前記デジタル入力信号の値が偶数の場合または前記上位ビットの値に対応した前記電圧取り出し点に接続された前記単位抵抗に誤差が生じる場合には、
前記上位デコーダは、前記上位ビットの値に対応した前記電圧取り出し点を介して隣り合う電圧取り出し点に接続された前記一対の上位スイッチを導通させ、
前記デジタル入力信号の値が奇数の場合には、
前記上位デコーダは、前記上位ビットの値に対応した前記電圧取り出し点と、当該電圧取り出し点と前記電圧取り出し点を介して接続された前記電圧取り出し点とに接続された前記一対の上位スイッチを導通させる請求項１または２に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項４】
前記上位デコーダは、前記デジタル入力信号の値に応じて第２の上位制御信号を出力し、
前記第２の上位制御信号に基づいて、前記一対のアナログ電圧のそれぞれを選択して、前記変換部に送る第２の上位スイッチをさらに備えた請求項１〜３のいずれか一項に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項５】
前記上位抵抗ストリングが複数段に折り曲げられた場合、
第１の電圧取り出し点と、当該第１の電圧取り出し点と前記上位抵抗ストリングの抵抗列の方向とは垂直の方向に隣り合う電圧取り出し点のうち当該電圧取り出し点と前記上位抵抗ストリングの抵抗列の方向に隣り合う電圧取り出し点を除く第２の電圧取り出し点と、を接続する複数の信号ラインを備え、
前記第２の上位スイッチは、
前記複数の信号ラインから出力される前記一対のアナログ電圧のそれぞれを選択して、前記変換部に送る請求項４に記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項６】
前記変換部は、
前記一対のアナログ電圧を分割した複数の下位アナログ電圧を生成し、前記複数の下位アナログ電圧を複数の下位電圧取り出し点から出力する下位抵抗ストリングと、
前記複数の下位電圧取り出し点のそれぞれに対して一つ設けられ、前記下位制御信号に基づいて導通状態が制御される下位スイッチと、を備える下位抵抗ストリング型Ｄ／Ａコンバータである請求項４または５のいずれかに記載の抵抗ストリング型Ｄ／Ａコンバータ。
【請求項７】
前記変換部は、
前記下位制御信号に基づいて、前記一対のアナログ電圧を分圧した出力電圧を出力する内挿アンプである請求項１〜５のいずれかに記載の抵抗ストリング型Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ／Ａコンバータに関し、特に抵抗ストリング型Ｄ／Ａコンバータに関する。
【背景技術】
【０００２】
近年、Ｄ／Ａ（Digital to Analog）コンバータの分野において、１０ビットを超える高分解能化と同時に、高精度と原価低減が求められている。
【０００３】
とりわけ、上位下位分割方式の抵抗ストリング型Ｄ／Ａコンバータや内挿アンプを用いた抵抗ストリング型Ｄ／Ａコンバータは、高分解能と面積削減を同時に実現できる方式である。
【０００４】
ここで、本発明に関連する抵抗ストリング型Ｄ／Ａコンバータの構成例を図１０に示す。図１０に示した抵抗ストリング型Ｄ／Ａコンバータ５は、複数の単位抵抗１０１と、複数の電圧取り出し点１０２からなる上位抵抗ストリング１０、第１の上位スイッチ５１ｘ、５１ｙ、上位デコーダ５２、下位デコーダ５３、下位２ビットＤ／Ａコンバータ１５、第２の上位スイッチ５４ｘ、５４ｙ、５５ｘ、５５ｙ、バッファ１８を備えている。
【０００５】
図１０において、例として、デジタル入力信号２０を１０ビット、上位ビットを８ビット、下位ビットを２ビットとした抵抗ストリング型Ｄ／Ａコンバータ５を示す。図１０を参照して抵抗ストリング型Ｄ／Ａコンバータ５について説明する。まず、デジタル入力信号２０のうちの上位８ビットデータが上位デコーダ５２へ、下位２ビットデータが下位デコーダ５３へ入力される。デジタル入力信号２０の値を４ｎ〜４ｎ＋３で表した場合に、上位デコーダ５２は、上位抵抗ストリング１０の下位からｎ番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させるため、ｎ番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ５１ｘ及び５１ｙをオンさせる第１の上位制御信号５２１を出力する。
【０００６】
次に、上位デコーダ５２は、デジタル入力信号２０に基づいて、第２の上位スイッチ５４ｘ、５４ｙ、５５ｘ、５５ｙを制御するために、第２の上位制御信号５２２を出力する。上位デコーダ５２は、デジタル入力信号２０の値に基づいて、上位スイッチ５１ｘと５１ｙにかかる電圧の大小関係を認識する。そして、一対のアナログ電圧のうち、高い方が、下位抵抗ストリング１５０の最上位に送られ、低い方が、最下位に送られる。なお、低電位側信号ラインＶＬ、高電位側信号ラインＶＨには、インピーダンスを低くするためにバッファ１８が設けられている。
【０００７】
下位２ビットＤ／Ａコンバータ１５は、高電位側信号ラインＶＨと、低電位側信号ラインＶＬとの間のアナログ電圧を分割した４つのアナログ電圧を生成する。そして、下位デコーダ５３が、下位２ビットデータのデコード結果に基づいて、下位スイッチ１５１のうち１つをオンすることで、分割した４つのアナログ電圧のうちの１つが、デジタル入力信号２０に対応したアナログ出力信号３０として出力される。
【０００８】
一方、特許文献１には、２段階式のＤ／Ａコンバータが開示されている。このＤ／Ａコンバータは、直列に接続された複数の単位抵抗及びそれぞれの単位抵抗の接続点に接続された複数のスイッチング素子からなる上位変換回路及び下位変換回路から構成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−４４８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１０に示した上位抵抗ストリング１０及び特許文献１に記載の上位変換回路から得られる２つの出力電圧は、上位抵抗ストリング１０及び上位変換回路を構成する単位抵抗のうち、上位ビットグループのデータに応じたある１つの単位抵抗の両端から出力される。理想的な条件であれば、直列に接続された単位抵抗の両端の電位差は全ての単位抵抗で同じ電圧となる。しかし、上位抵抗ストリング１０や上位変換回路のレイアウト上、折れ曲がる等の理由によって抵抗値がずれている単位抵抗をＤ／Ａコンバータが備えている場合、単位抵抗の抵抗値が相対的にばらついてしまい、各単位抵抗の両端の出力電圧の電位差に違いが生じてしまう。したがって、折れ曲がり部等では、微分直線性誤差が大きくなってしまうという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる抵抗ストリング型Ｄ／Ａコンバータは、第１の基準電圧と第２の基準電圧を単位抵抗により分割した複数の上位アナログ電圧を生成し、１つ以上の前記単位抵抗を介して接続された複数の電圧取り出し点から前記複数の上位アナログ電圧を出力する上位抵抗ストリングと、第１の上位制御信号に基づき導通状態が制御され、前記複数の電圧取り出し点のそれぞれに対して一つ設けられる第１の上位スイッチと、複数のビットにより一つの値を示すデジタル入力信号の上位ビットの値に応じて前記第１の上位制御信号を生成し、前記第１の上位制御信号に基づき、一対の前記第１の上位スイッチを導通させる上位デコーダと、前記デジタル信号のうち少なくとも最下位ビットを含む値に対応した下位制御信号を生成する下位デコーダと、前記一対の第１の上位スイッチを介して得られた一対のアナログ電圧値の間の電圧を前記下位制御信号に基づき出力する変換部と、を有し、前記上位デコーダは、前記第１の上位スイッチのうち、１つ以上の前記電圧取り出し点を介して隣り合う前記電圧取り出し点から出力される上位アナログ電圧に対応した一対の前記第１の上位スイッチを導通させるものである。このような構成により、上位抵抗ストリングの一対の電圧取り出し点の間に複数の電圧取り出し点が含まれることとなる。その結果、誤差を有する単位抵抗が一対の電圧取り出し点の間に含まれる場合が多くなるので、変換誤差を低減することができる。
【発明の効果】
【００１２】
本発明により、抵抗ストリングが有する単位抵抗の相対精度に起因する変換誤差を低減させる抵抗ストリング型Ｄ／Ａコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。
【図２】実施の形態２にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。
【図３】実施の形態２にかかる上位デコーダの動作例を説明するためのフローチャートである。
【図４】実施の形態２にかかる上位デコーダの動作例説明するための図である。
【図５】実施の形態２にかかる上位デコーダの動作例を説明するためのフローチャートである。
【図６】実施の形態２にかかる下位デコーダの動作例を説明するためのフローチャートである。
【図７】実施の形態３にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。
【図８】実施の形態３にかかる内挿アンプの動作例を説明するためのフローチャートである。
【図９】実施の形態４にかかる抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。
【図１０】関連する抵抗ストリング型Ｄ／Ａコンバータの構成例を示す図である。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる抵抗ストリング型Ｄ／Ａコンバータを図１に示す。抵抗ストリング型Ｄ／Ａコンバータ１は、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、変換部１４を備える。
【００１５】
上位抵抗ストリング１０は、単位抵抗１０１を介して接続された複数の電圧取り出し点１０２を有する。上位抵抗ストリング１０は、第１の基準電圧（例えば、高電位側基準電圧ＶＲＥＦ＋）と第２の基準電圧（例えば、低電位側基準電圧ＶＲＥＦ−）との間を直列に接続された単位抵抗１０１により分割する。これによって、複数の上位アナログ電圧を生成し、電圧取り出し点１０２から出力する。なお、図１においては、各電圧取り出し点１０２の間には単位抵抗１０１が１つ設けられている構成となっているが、１つに限られたものではない。
【００１６】
第１の上位スイッチ１１は、上位抵抗ストリング１０に設けられる複数の電圧取り出し点１０２のそれぞれに対して１つ設けられる。この第１の上位スイッチ１１は、上位デコーダ１２が出力する第１の上位制御信号１２１により導通状態が制御される。第１の上位スイッチ１１の一方の端子は対応する電圧取り出し点１０２に接続され、他方の端子は変換部１４に接続されている。
【００１７】
上位デコーダ１２は、デジタル入力信号２０のうちから任意に設定された上位ビットの値に応じて第１の上位制御信号１２１を生成する。また、上位デコーダ１２は、当該第１の上位制御信号１２１に基づいて、一対の第１の上位スイッチ１１を導通させる。ここで、本実施の形態においては、デジタル入力信号２０は、複数のビットにより１つの値を示すものとし、１０ビットのデータであるとする。また、上位デコーダ１２には上位９ビットが入力され、下位デコーダ１３には下位１ビットが入力される。
【００１８】
このとき、上位デコーダ１２は、第１の上位スイッチ１１のうち、１つ以上の電圧取り出し点１０２を介して隣り合う電圧取り出し点１０２に接続された第１の上位スイッチ１１を、上記の一対の第１の上位スイッチ１１として導通させる。つまり、図１においては、２つ以上の単位抵抗１０１を介して接続された電圧取り出し点１０２に接続された第１の上位スイッチ１１を導通させる。その結果、選択された一対の第１の上位スイッチ１１を介して得られた一対のアナログ電圧値は、後段に設けられる変換部１４に与えられる。
【００１９】
下位デコーダ１３は、デジタル入力信号２０のうち下位ビットの値をデコードしてこの値に対応した下位制御信号１３１を生成する。この下位ビット側の値は、デジタル入力信号２０のうち、少なくとも最下位ビットを含む下位側のビットにより構成された下位ビットデータであって、上位ビットと重複するビットを含んでいてもよい。下位デコーダ１３は、生成した下位制御信号１３１を変換部１４に出力する。
【００２０】
変換部１４は、上位抵抗ストリング１０から送られてきた一対のアナログ電圧を、下位制御信号１３１に基づいて、一対のアナログ電圧の間の電圧を１つの電圧に変換し、デジタル入力信号２０に対応した１つのアナログ出力信号３０として出力する。
【００２１】
このように、本実施の形態の構成においては、複数の電圧取り出し点１０２を介する一対の電圧取り出し点１０２から一対の上位アナログ電圧が出力される。そのため、変換部１４は、１つ以上の電圧取り出し点１０２を介する一対の上位アナログ電圧を分圧することができる。その結果、異なる一対の電圧取り出し点１０２から出力される一対の上位アナログ電圧であっても、変換部１４の分圧の方法によっては同じ値のアナログ出力信号３０を出力させることができる。
【００２２】
また、一対の電圧取り出し点１０２に挟まれる電圧取り出し点の間の電圧に誤差が生じる場合には、当該誤差も同様に分圧されてアナログ出力信号が出力される。したがって、上位抵抗ストリング１０の折れ曲がり部等により単位抵抗１０１の抵抗値に誤差が生じる場合には、その誤差の影響を減らすことができる。
【００２３】
一方、図１０に示した抵抗ストリング型Ｄ／Ａコンバータ５においても、誤差を有する単位抵抗の両端の電圧取り出し点から一対の上位アナログ電圧が取り出される場合には、上述したように、誤差の影響を減らす効果を得ることができる。しかし、当該誤差を有する単位抵抗の両端の電圧取り出し点が選択されない場合は、誤差を分圧することができないため、誤差の影響を減らすことはできない。本発明においては、上位ビットに応じて選択された一対の電圧取り出し点１０２の間に誤差を有する単位抵抗が含まれていなくても、当該一対の電圧取り出し点１０２の近傍に当該誤差を有する単位抵抗が存在する場合には、上位デコーダ１２が当該誤差を有する単位抵抗を含めるように一対の電圧取り出し点１０２を選択することができる。その結果、当該単位抵抗の誤差の影響を減らす効果を得ることができる。勿論、上記したように、異なる一対の電圧取り出し点１０２を選択した場合でも、変換部１４の分圧方法によりデジタル入力信号に応じた所望のアナログ出力信号３０を得ることができる。
【００２４】
実施の形態２
本発明にかかる実施の形態２について説明する。本発明のＤ／Ａコンバータ２は上位抵抗ストリング１０、第１の上位スイッチ１１ｘ、１１ｙ、上位デコーダ１２、下位デコーダ１３、下位抵抗ストリング型Ｄ／Ａコンバータ１５、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙ、バッファ１８を備えている。図２においては、例として、デジタル入力信号２０を１０ビット、上位ビットを９ビット、下位ビットを１ビットとした抵抗ストリング型Ｄ／Ａコンバータについて説明する。
【００２５】
上位抵抗ストリング１０は、図１に示した構成と同様であり、ＶＲＥＦ＋とＶＲＥＦ−との間を複数の単位抵抗を直列に接続することにより分割し、一対の上位アナログ電圧を生成し、電圧取り出し点１０２から出力する。本実施の形態においては、上位デコーダ１２に上位９ビットが入力されるため、上位デコーダ１２はＶＲＥＦ＋とＶＲＥＦ−との間を１０２４分割した電圧を生成する。
【００２６】
次に、第１の上位スイッチ１１と第２の上位スイッチ１６および１７との接続関係について説明する。図２において、第１の上位スイッチ１１のうちデジタル入力信号２０の上位８ビットデータの値が、４ｎおよび４ｎ＋１（ｎは０以上の整数）の場合に対応する電圧取り出し点１０２に接続されるスイッチ１１ｘは第２の上位スイッチ１６ｘおよび１７ｘに接続されている。一方、上位８ビットデータの値が４ｎ＋２および４ｎ＋３の場合に対応する電圧取り出し点１０２に接続されるスイッチ１１ｙは第２の上位スイッチ１６ｙおよび１７ｙに接続されている。上位抵抗ストリング１０から出力された一対のアナログ電圧は、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを介して低電位側信号ラインＶＬ及び高電位側信号ラインＶＨに送られる。
【００２７】
また、下位ビットＤ／Ａコンバータ１５は、下位抵抗ストリング１５０と、下位スイッチ１５１（１５１１〜１５１４）とを備えている。また、下位抵抗ストリング１５０は、複数の下位抵抗１５０１及び複数の下位電圧取り出し点１５０２を有しており、最上位側が、高電位側信号ラインＶＨと接続され、最下位側が、低電位側信号ラインＶＬと接続されている。上位抵抗ストリング１０から出力された一対のアナログ電圧は、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを介して低電位側信号ラインＶＬ及び高電位側信号ラインＶＨに送られる。
【００２８】
続いて、図２に示す抵抗ストリング型Ｄ／Ａコンバータ２の動作例について説明する。デジタル入力信号２０のうちの上位側９ビットデータが上位デコーダ１２へ、下位側１ビットデータが下位デコーダ１３へ入力される。
【００２９】
上位デコーダ１２の動作について、図３に示したフローチャートを用いて、上位デコーダ１２に送られる上位側９ビットデータの値をｎと表して説明する。まず、デジタル入力信号２０が奇数か偶数かを判定する（Ｓ１０１）。デジタル入力信号２０の値が偶数の場合には、上位デコーダ１２は、上位抵抗ストリング１０の下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させる（Ｓ１０４）。そのために、上位デコーダ１２は、ｎ−１番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力する。
【００３０】
一方、デジタル入力信号２０の値が奇数の場合には、上位抵抗ストリング１０の下位からｎ番目の単位抵抗１０１が折れ曲がり部など、誤差が大きくなりやすい単位抵抗１０１であるか否かを判定する（Ｓ１０２）。このとき、上位デコーダ１２に当該誤差を有する単位抵抗１０１の位置を予め設定してあるものとする。
【００３１】
ｎ番目の単位抵抗１０１が誤差を有する単位抵抗１０１である場合には、上位デコーダ１２は、上位抵抗ストリング１０の下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させる（Ｓ１０４）。そのために、上位デコーダ１２は、ｎ−１番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力する。
【００３２】
ｎ番目の単位抵抗１０１が誤差を有する単位抵抗１０１でない場合には、上位デコーダ１２は、上位抵抗ストリング１０の下位からｎ番目とｎ＋２番目の電圧取り出し点１０２から一対のアナログ電圧を出力させる（Ｓ１０３）。そのために、上位デコーダ１２は、ｎ番目とｎ＋２番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力する。
【００３３】
ここで、上記の上位デコーダ１２の動作について具体例を示して説明する。図４に上位抵抗ストリング１０の一部を示す。下側が上位抵抗ストリング１０の下位側であり、上側が上位側である。
【００３４】
まず、誤差が生じる単位抵抗１０１を有さない場合について考える。デジタル入力信号２０の値が奇数の場合には、下位抵抗ストリング型Ｄ／Ａコンバータ１５は、一対のアナログ電圧を１／４内挿する。つまり、（一対のアナログ電圧のうちの下位側の電圧×３＋上位側の電圧）／４によって所望のアナログ電圧を得る。デジタル入力信号２０の値が偶数の場合には、下位抵抗ストリング型Ｄ／Ａコンバータ１５は、一対のアナログ電圧を１／２内挿する。つまり（一対のアナログ電圧のうちの下位側の電圧＋上位側の電圧）／２によって所望のアナログ電圧を得る。
【００３５】
いま、デジタル入力信号２０の値を６５（２ｎ＋１）とする。このとき、デジタル入力信号２０の値は奇数であり、上位９ビットデータｎは３２である。また、ｎ番目の単位抵抗１０１には誤差はない。したがって、図３に示したように、３２番目（ｎ番目）と３４番目（ｎ＋２番目）の電圧取り出し点が選択される。そして、実線の矢印で示すように一対のアナログ電圧６４と６８が１／４内挿されて、デジタル入力信号２０の値に対応する６５が出力される。
【００３６】
デジタル入力信号２０の値が６４（２ｎ）の場合には、デジタル入力信号２０の値は偶数である。したがって、図３に示したように、３１番目（ｎ−１番目）と３３番目（ｎ＋１番目）の電圧取り出し点が選択される。そして、実線の矢印で示すように一対のアナログ電圧６２と６６が１／２内挿されて、デジタル入力信号２０の値に対応する６４が出力される。
【００３７】
一方、上位抵抗ストリング１０の下位からｎ番目の単位抵抗１０１が誤差を有する場合を考える。上述のように、デジタル入力信号２０の値が６５場合は、上位抵抗ストリング１０の下位から３２番目と３４番目の電圧取り出し点１０２から一対のアナログ電圧を取得すると、一対の電圧取り出し点１０２間には誤差を有する単位抵抗１０１が含まれないので、当該誤差を分圧することはできない。
【００３８】
デジタル入力信号２０の値が６４の場合は、上述のように上位抵抗ストリング１０の下位から３２番目と３４番目の電圧取り出し点１０２から一対のアナログ電圧を取得し、デジタル入力信号２０の値が６５の場合は、上位抵抗ストリング１０の下位から３１番目と３３番目の電圧取り出し点１０２から一対のアナログ電圧を取得する。すると、一対の電圧取り出し点１０２間に誤差を有する単位抵抗１０１が含まれるので、当該誤差を分圧することができる。
【００３９】
つまり、デジタル入力信号２０の値が６４の場合と６５の場合の間において、デジタル入力信号２０の値は１だけ変化するのに対して、実際に出力されるアナログ出力信号３０の変化は単位抵抗１０１の誤差が原因となり１ではない。その結果、デジタル入力信号２０の値が６４の場合と６５の場合の間においては、微分直線性誤差が大きくなる。これに対して、デジタル入力信号２０の値が６３の場合には、３１番目と３３番目の電圧取り出し点１０２から一対のアナログ電圧を取り出すため、誤差を有する単位抵抗１０１が含まれる。よって、デジタル入力信号の値が６４（２ｎ）の場合と６３（２ｎ−１）の場合との間では微分直線性誤差は生じない。同様に、デジタル入力信号２０の値が６６（２ｎ＋２）と６５（２ｎ＋１）の場合は、いずれも誤差を有する単位抵抗１０１が含まれないので、微分直線性誤差は生じない。
【００４０】
したがって、図３において説明したように、下位からｎ番目の単位抵抗１０１に誤差が生じている状態においては、デジタル入力信号２０の値が奇数（２ｎ＋１）の場合にのみ微分直線性誤差が生じ得る。そのため、デジタル入力信号２０の値が奇数であって、下位からｎ番目の単位抵抗１０１が誤差を有する場合には、下位から３２番目と３４番目の電圧取り出し点１０２ではなく、図４の破線で示したように３１番目と３３番目の電圧取り出し点１０２から一対のアナログ電圧を取り出す。そして、下位デコーダ１３が一対のアナログ電圧６２と６６を３／４内挿することにより所望のアナログ信号（図４においては６５）を出力させる。
【００４１】
次に、図５を用いて第２の上位スイッチ１６、１７の制御について説明する。上位デコーダ１２は、デジタル入力信号２０に基づいて、第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを制御するために、第２の上位制御信号１２２を出力する。なお、デジタル入力信号２０の値を８ｍ〜８ｍ＋７（ｍは０以上の整数）によって表して説明する。
【００４２】
まず、上位デコーダ１２により選択された一対の電圧取り出し点１０２の間に誤差を有する単位抵抗１０１があり、かつ誤差を有する単位抵抗１０１が奇数番目（ｎ＝奇数）であるか否かを判定する（Ｓ２０１）。誤差を有する単位抵抗１０１が一対の電圧取り出し点１０２間に含まれていない場合であって、デジタル入力信号２０の値が、８ｍ、８ｍ＋５〜８ｍ＋７で表される場合には（Ｓ２０２）、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙの方が低くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｙを低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｘを高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の上位制御信号１２２を出力し、第２の上位スイッチ１６ｘ及び１７ｙをオンする（Ｓ２０４）。
【００４３】
誤差を有する単位抵抗１０１が一対の電圧取り出し点１０２間に含まれていない場合であって、デジタル入力信号２０の値が、８ｍ＋１〜８ｍ＋４で表される場合は（Ｓ２０２）、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙにかかる電圧の方が高くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｘを低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｙを高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の上位制御信号１２２を出力し、第２の上位スイッチ１７ｘ及び１６ｙをオンする（Ｓ２０５）。
【００４４】
一方、誤差を有する単位抵抗１０１が一対の電圧取り出し点１０２間に含まれており、かつ誤差を有する単位抵抗１０１が奇数番目（ｎ＝奇数）である状態においては、図３に示したように、デジタル入力信号２０が奇数の場合にのみ上位スイッチ１１の選択が変化する。このとき、一対の電圧取り出し点１０２間に誤差を有する単位抵抗１０１が含まれており、デジタル入力信号２０の値が８ｍ、８ｍ＋１、８ｍ＋６、８ｍ＋７の場合は（Ｓ２０３）、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙの方が低くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｙを低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｘを高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の上位制御信号１２２を出力し、第２の上位スイッチ１６ｘ及び１７ｙをオンする（Ｓ２０４）。
【００４５】
誤差を有する単位抵抗１０１が一対の電圧取り出し点１０２間に含まれており、かつ誤差を有する単位抵抗１０１が奇数番目（ｎ＝奇数）である場合であって、デジタル入力信号２０の値が８ｍ＋２〜８ｍ＋５の場合は（Ｓ２０３）、オンされた第１の上位スイッチ１１ｘにかかる電圧よりも、オンされた第１の上位スイッチ１１ｙにかかる電圧の方が高くなる。よって、この場合には、当該オンされた第１の上位スイッチ１１ｘを低電位側信号ラインＶＬに接続し、当該オンされた第１の上位スイッチ１１ｙを高電位側信号ラインＶＨに接続する。したがって、上位デコーダ１２は、第２の上位制御信号１２２を出力し、第２の上位スイッチ１７ｘ及び１６ｙをオンする（Ｓ２０５）。
【００４６】
このように、第２の上位スイッチ１６、１７の制御によって、一対のアナログ電圧のそれぞれを選択して下位抵抗ストリング型Ｄ／Ａコンバータ１５に送る。この動作により、上位抵抗ストリング１０から出力された一対のアナログ電圧のうち、高い方が下位抵抗ストリング１５０の最上位に送られ、低い方が最下位に送られる。なお、本実施の形態において、低電位側信号ラインＶＬ、高電位側信号ラインＶＨには、インピーダンスを低くするために、バッファ１８が設けられている。
【００４７】
下位抵抗ストリング型Ｄ／Ａコンバータ１５は、図１に示した変換部１４に対応しており、高電位側信号ラインＶＨと、低電位側信号ラインＶＬとの間のアナログ電圧を分割した４つのアナログ電圧を生成することができる。図６のフローチャートを用いて動作例を説明する。まず、デジタル入力信号２０の値が奇数であるか偶数であるかを判定する（Ｓ３０１）。
【００４８】
デジタル入力信号２０の値が奇数である場合には、上位抵抗ストリング１０において選択された一対の電圧取り出し点１０２の選択位置について判定する（Ｓ３０２）。このとき、上位９ビットデータの値をｎとする。上位抵抗ストリング１０の下位からｎ番目とｎ＋２番目の電圧取り出し点１０２から一対のアナログ電圧を出力させた場合、下位デコーダ１３は、下位抵抗ストリング１５０の下位から２つめの下位電圧取り出し点１５０２から電圧を取り出すように下位スイッチ１５１のうちスイッチ１５１３をオンする（Ｓ３０７）。
【００４９】
また、上位抵抗ストリング１０の最下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させた場合は、下位抵抗ストリング１５０の下位から４つめの下位電圧取り出し点１５０２から電圧を取り出すように下位スイッチ１５１のうちスイッチ１５１１をオンする（Ｓ３０５）。
【００５０】
一方、デジタル入力信号２０の値が偶数である場合には、デジタル入力信号２０の値が最下位であるか否かを判定する（Ｓ３０３）。最下位の値である場合には、下位デコーダ１３は、下位抵抗ストリング１５０の下位から１つめの下位電圧取り出し点１５０２から電圧を取り出すように下位スイッチ１５１のうちスイッチ１５１４をオンする（Ｓ３０８）。
【００５１】
また、デジタル入力信号２０の値が最下位でない場合には、デジタル入力信号２０の値が最上位であるか否かを判定する（Ｓ３０４）。最上位の値である場合には、下位デコーダ１３は、下位抵抗ストリング１５０の下位から４つめの下位電圧取り出し点１５０２から電圧を取り出すように下位スイッチ１５１のうちスイッチ１５１１をオンする（Ｓ３０５）。
【００５２】
さらに、デジタル入力信号２０の値が最下位でもなく最上位でもない場合には、下位デコーダ１３は、下位抵抗ストリング１５０の下位から３つめの下位電圧取り出し点１５０２から電圧を取り出すように下位スイッチ１５１のうちスイッチ１５１２をオンする（Ｓ３０６）。以上の動作によって、デジタル入力信号２０に対応したアナログ出力信号３０として出力される。
【００５３】
本実施の形態においては、連続する２つの単位抵抗の両端の電圧を下位Ｄ／Ａコンバータ１５の高電位側基準電圧及び低電位側基準電圧としている。そのため、誤差が大きくなりやすい単位抵抗の近傍のＤ／Ａ変換結果を得る場合には、以下の式で示すように、単位抵抗の相対誤差による微分直線性誤差を小さくできる効果が得られる。
【００５４】
図１０に示した抵抗ストリング型Ｄ／Ａコンバータ５において、１０ビットのデジタル入力信号２０をｐとし、Ｄ／Ａコンバータ全体のアナログ出力電圧をＶ(ｐ)、上位８ビットの入力信号をｒとする。また、上位８ビット抵抗ストリングＤ／Ａコンバータの出力電圧をＶ８(ｒ)とする。このとき、上位抵抗ストリングの下位からｒ番目の抵抗に誤差ｅｒｒがある場合の最下位よりｒ番目の抵抗近傍のアナログ出力電圧は最小の重み付けを示す単位ＬＳＢを用いて表すと、次のようになる。なお、誤差ｅｒｒは抵抗ストリング全体に対する誤差で、単位はＬＳＢで表す。
Ｖ（４ｒ−４）＝｛Ｖ８（ｒ−１）＋Ｖ８（ｒ−１）｝／２
＝｛（４ｒ−４）ＬＳＢ×２｝／２
＝（４ｒ−４）ＬＳＢ      （１）
Ｖ（４ｒ−３）＝｛Ｖ８（ｒ−１）×３＋Ｖ８（ｒ）｝／４
＝｛（４ｒ−４）ＬＳＢ×３＋（４ｒ＋ｅｒｒ）ＬＳＢ｝／４
＝（４ｒ−３＋ｅｒｒ／４）ＬＳＢ      （２）
Ｖ（４ｒ−２）＝｛Ｖ８（ｒ−１）＋Ｖ８（ｒ）｝／２
＝｛（４ｒ−４）ＬＳＢ＋（４ｒ＋ｅｒｒ）ＬＳＢ｝／２
＝（４ｒ−２＋ｅｒｒ／２）ＬＳＢ      （３）
Ｖ（４ｒ−１）＝｛Ｖ８（ｒ−１）＋Ｖ８（ｒ）×３｝／４
＝｛（４ｒ−４）ＬＳＢ＋（４ｒ＋ｅｒｒ）ＬＳＢ×３｝／４
＝（４ｒ−１＋ｅｒｒ×３／４）ＬＳＢ      （４）
Ｖ（４ｒ）＝｛Ｖ８（ｒ）＋Ｖ８（ｒ）｝／２
＝｛（４ｒ＋ｅｒｒ）ＬＳＢ×２｝／２
＝（４ｒ＋ｅｒｒ）ＬＳＢ      （５）
【００５５】
このとき、デジタル入力信号の値が１だけ増加した時の理想からのずれを示す微分直線性誤差は最大で（ｅｒｒ／４）ＬＳＢである。
【００５６】
一方、本実施の形態にかかる抵抗ストリング型Ｄ／Ａコンバータ２において、上位９ビットの入力信号がｑのとき、上位９ビット抵抗ストリングＤ／Ａコンバータの出力電圧をＶ９(ｑ)とし、上位抵抗ストリングの下位からｑ番目の抵抗に誤差ｅｒｒがある場合、ｑ番目の抵抗近傍のアナログ出力電圧は次のようになる。
Ｖ（２ｑ−４）＝｛Ｖ９（ｑ−３）＋Ｖ９（ｑ−１）｝／２
＝｛（２ｑ−６）ＬＳＢ＋（２ｑ−２）ＬＳＢ  ｝／２
＝（２ｑ−４）ＬＳＢ      （６）
Ｖ（２ｑ−３）＝｛Ｖ９（ｑ−２）×３＋Ｖ９（ｑ）｝／４
＝｛（２ｑ−４）ＬＳＢ×３＋（２ｑ＋ｅｒｒ｝ＬＳＢ｝／４
＝（２ｑ−３＋ｅｒｒ／４）ＬＳＢ      （７）
Ｖ（２ｑ−２）＝｛Ｖ９（ｑ−２）＋Ｖ９（ｑ）｝／２
＝｛（２ｑ−４）ＬＳＢ＋（２ｑ＋ｅｒｒ）ＬＳＢ）｝／２
＝（２ｑ−２＋ｅｒｒ／２）ＬＳＢ      （８）
Ｖ（２ｑ−１）＝｛Ｖ９（ｑ−１）×３＋Ｖ９（ｑ＋１）｝／４
＝｛（２ｑ−２）ＬＳＢ×３＋（２ｑ＋２＋ｅｒｒ）ＬＳＢ｝／４
＝（２ｑ−１＋ｅｒｒ／４）ＬＳＢ      （９）
Ｖ（２ｑ）＝｛Ｖ９（ｑ−１）＋Ｖ９（ｑ＋１）｝／２
＝｛（２ｑ−２）ＬＳＢ＋（２ｑ＋２＋ｅｒｒ）ＬＳＢ｝／２
＝（２ｑ＋ｅｒｒ／２）ＬＳＢ      （１０）
Ｖ（２ｑ＋１）＝｛Ｖ９（ｑ−１）＋Ｖ９（ｑ＋１）×３｝／４
＝｛（２ｑ−２）ＬＳＢ＋（２ｑ＋２＋ｅｒｒ）ＬＳＢ×３｝／４
＝｛２ｑ＋１＋３／４・ｅｒｒ｝ＬＳＢ      （１１）
Ｖ（２ｑ＋２）＝｛Ｖ９（ｑ）＋Ｖ９（ｑ＋２）｝／２
＝｛（２ｑ＋ｅｒｒ）ＬＳＢ＋（２ｑ＋４＋ｅｒｒ）ＬＳＢ｝／２
＝｛２ｑ＋２＋ｅｒｒ｝ＬＳＢ      （１２）
【００５７】
このとき、微分直線性誤差は最大で、（ｅｒｒ／４）ＬＳＢである。上位抵抗ストリング１０は図１０に示した抵抗ストリング型Ｄ／Ａコンバータ５では８ビット、本実施の形態では９ビットであるため、抵抗ストリング全体の面積を同じにするためには、抵抗ストリング型Ｄ／Ａコンバータ５に対して、単位抵抗の面積および抵抗値を半分にするが、その場合、その単位抵抗値の誤差の絶対値はＤ／Ａコンバータ全体で考えると、従来例に比べて、特殊な形状によるもので１／２程度、相対精度によるもので１／√２程度になる。すなわち、誤差ｅｒｒは抵抗ストリング型Ｄ／Ａコンバータ５に比べて１／２〜１／√２であり、微分直線性誤差も従来例に比べて１／２〜１／√２と小さくする効果が得られる。
【００５８】
実施の形態３
本発明にかかる実施の形態３について説明する。図７は、本実施の形態にかかる抵抗ストリング型Ｄ／Ａコンバータ３の構成例である。図７に示した抵抗ストリング型Ｄ／Ａコンバータ３は、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２、下位デコーダ１３、内挿アンプ１９を備えている。なお、本実施の形態においても、デジタル入力信号２０は１０ビットとし、上位９ビット、下位３ビットに分割してＤ／Ａ変換を行う場合について説明する。このとき、上位９ビットの下位側２ビットと下位３ビットの上位側２ビットは重複している。上位抵抗ストリング１０の構成については、低電位側基準電圧ＶＲＥＦ−に第１の上位スイッチ１１ｙが接続されている構成が実施の形態２と異なる。その他の構成は同様であるため、説明を省略する。
【００５９】
また、第１の上位スイッチ１１ｘは、信号ラインＶ２の一方に接続され、第１の上位スイッチ１１ｙは、信号ラインＶ１の一方に接続されており、信号ラインＶ１、Ｖ２の他方は内挿アンプ１９と接続されている。
【００６０】
続いて、図７に示した抵抗ストリング型Ｄ／Ａコンバータ３の動作例について説明する。上位抵抗ストリング１０から一対のアナログ電圧が取り出される際の第１の上位スイッチ１１及び上位デコーダ１２の動作については、実施の形態２と同様である。つまり、デジタル入力信号２０の最下位ビットが０の場合は、上位抵抗ストリング１０の下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させる。また、デジタル入力信号２０の最下位ビットが１の場合は、上位デコーダ１２は、上位抵抗ストリング１０の下位からｎ番目とｎ＋２番目の電圧取り出し点１０２から一対のアナログ電圧を出力させる。一方、一部のデジタル入力信号２０の値の場合は、上位抵抗ストリング１０の最下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２に接続された第１の上位スイッチ１１ｘ及び１１ｙをオンさせる第１の上位制御信号１２１を出力するように予め設定している。ただし、図７の電圧取り出し点１０２１を０番目とする。
【００６１】
このとき、図７に示した抵抗ストリング型Ｄ／Ａコンバータ３は、図２に示したような第２の上位スイッチ１６ｘ、１６ｙ、１７ｘ、１７ｙを有していない。そのため、第１の上位スイッチ１１ｘから出力されたアナログ電圧は、第１の上位スイッチ１１ｙから出力されたアナログ電圧との大小関係を考慮せず、必ず信号ラインＶ２に送られる。第１の上位スイッチ１１ｙから出力されたアナログ電圧も同様に、必ず信号ラインＶ１に送られる。よって、内挿アンプ１９には、大小関係が定められていない一対のアナログ電圧が信号ラインＶ１及び信号ラインＶ２から入力される。
【００６２】
ここで、図８を用いて、内挿アンプ１９の動作例について説明する。まず、デジタル入力信号２０が偶数か奇数かを判定する（Ｓ４０１）。デジタル入力信号２０の値が８ｍ、８ｍ＋２、８ｍ＋４、８ｍ＋６の場合、つまり、デジタル入力信号２０の値が偶数の場合は、信号ラインＶ１、信号ラインＶ２の電圧関係に関わらず、内挿アンプ１９は、入力される２つの電圧の和の１／２となる電圧を生成し（１／２内挿）、アナログ出力信号３０に出力する（Ｓ４０７）。
【００６３】
デジタル入力信号２０の値が奇数であり、上位抵抗ストリング１０の最下位からｎ番目とｎ＋２番目の電圧取り出し点１０２から一対のアナログ電圧を出力させた場合で（Ｓ４０２）、デジタル入力信号２０の値が８ｍ＋１、８ｍ＋３のときは（Ｓ４０３）、信号ラインＶ１の電圧値＞信号ラインＶ２の電圧値となる。このときは、内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値＋Ｖ２の電圧値×３）÷４となる電圧を生成し（１／４内挿）、アナログ出力信号３０として出力する（Ｓ４０６）。さらにデジタル入力信号２０の値が８ｍ＋５、８ｍ＋７のときは（Ｓ４０３）、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。このときは、内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値×３＋Ｖ２の電圧値）÷４となる電圧を生成し（３／４内挿）、アナログ出力信号３０として出力する（Ｓ４０５）。
【００６４】
また、上位抵抗ストリング１０の最下位からｎ−１番目とｎ＋１番目の電圧取り出し点１０２から一対のアナログ電圧を出力させた場合で（Ｓ４０２）、デジタル入力信号２０の値が８ｍ＋１、８ｍ＋３のときは（Ｓ４０４）、信号ラインＶ１の電圧値＞信号ラインＶ２の電圧値であるが、内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値×３＋Ｖ２の電圧値）÷４となる電圧を生成し（３／４内挿）、アナログ出力信号３０として出力する（Ｓ４０５）。さらにデジタル入力信号２０の値が８ｍ＋５、８ｍ＋７のときは（Ｓ４０４）、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値であるが、内挿アンプ１９は、入力される電圧に対して（Ｖ１の電圧値＋Ｖ２の電圧値×３）÷４となる電圧を生成し（１／４内挿）、アナログ出力信号３０として出力する（Ｓ４０６）。
【００６５】
上記のように、内挿アンプ１９は、下位デコーダ１３がデジタル入力信号２０の値に応じて出力する下位制御信号１３１に基づいて、一対のアナログ電圧を分圧し、当該デジタル入力信号２０に対応したアナログ出力信号３０を出力する。なお、デジタル入力信号２０の最下位コード入力時には、上位デコーダ１２は、電圧取り出し点１０２１、１０２２を内挿アンプ１９に入力する。そして、内挿アンプ１９は、１／２内挿を行いＶＲＥＦ−を出力する。
【００６６】
このように、本実施の形態にかかる抵抗ストリング型Ｄ／Ａコンバータ３を用いると、内挿アンプ１９を備えた場合でも、実施の形態２と同様に連続した２つの単位抵抗の両端から一対のアナログ電圧を取り出しているので、微分直線性誤差を小さくする効果が得られる。また、最下位コード出力時は上位抵抗ストリング型Ｄ／Ａコンバータの２つの出力電圧Ｖ１、Ｖ２は共にＶＲＥＦ−電圧を出力し、最上位コード出力時でも、Ｖ１とＶ２の電位差を中央部のコード選択時と同様にして、下位抵抗ストリング型Ｄ／Ａコンバータまたは内挿アンプで３／４内挿を行うことができるので、最下位および最上位コード近傍においても高精度のデコード結果が得られる。
【００６７】
実施の形態４
本発明にかかる実施の形態４について説明する。実施の形態１〜３においては、回路構成は、上位抵抗ストリングの折れ曲がりに関係なく、単位抵抗１０１に誤差が生じている（例えば、製造工程に起因して生じる単位抵抗１０１の誤差等）場合について説明したが、実施の形態４では、上位抵抗ストリング１０が、実際に複数段に折れ曲がって配置され、スイッチや信号ラインを効率的に配置した抵抗ストリング型Ｄ／Ａコンバータについて説明する。本実施の形態においては、デジタル入力信号２０は６ビットとし、上位５ビット、下位２ビットに分割してＤ／Ａ変換を行う場合について説明する。なお、上位デコーダ１２への入力である上位ビットは５ビットで、下位デコーダ１３への入力である下位ビットは２ビットであり、上位ビットの最下位ビットと、下位ビットの最上位ビットは重複している。
【００６８】
図９に示した抵抗ストリング型Ｄ／Ａコンバータ４は、上位抵抗ストリング１０、第１の上位スイッチ１１、上位デコーダ１２ａ、１２ｂ、下位デコーダ１３、第２の上位スイッチ１６、１７、内挿アンプ１９を備えている。上位抵抗ストリング１０は、最上位の電圧取り出し点に接続された第１の上位スイッチ１１ｕを除き、最下位の電圧取り出し点に接続された第１の上位スイッチ１１ａから、第１の上位スイッチが上位側に８個接続される毎に折り曲げられている。つまり、低電位側基準電圧ＶＲＥＦ−から高電位側基準電圧ＶＲＥＦ＋までの間で上位抵抗ストリング１０は、４段に折り曲げられている。なお、折れ曲がり段数は４段に限れたものではない。
【００６９】
上位抵抗ストリング１０の抵抗列の方向と垂直方向には、複数の信号ラインＬ０〜Ｌ８が配置されており、各信号ラインには、電圧取り出し点１０２（第１の電圧取り出し点）と、上位抵抗ストリング１０の抵抗列の方向と垂直方向に隣り合う電圧取り出し点１０２（第２の電圧取り出し点）とが接続されている。ただし、第２の電圧取り出し点には、第１の電圧取り出し点と上位抵抗ストリング１０の抵抗列の方向に隣り合う電圧取り出し点１０２を含まないものとする。
【００７０】
例えば、図９に示した抵抗ストリング型Ｄ／Ａコンバータ４においては、第１の上位スイッチ１１ｆに接続された電圧取り出し点１０２を第１の電圧取り出し点とすると、第２の電圧取り出し点は、第１の上位スイッチ１１ｋに接続された電圧取り出し点１０２となる。また、第１の上位スイッチ１１ｊに接続された電圧取り出し点１０２を第１の電圧取り出し点とすると、第２の電圧取り出し点は、第１の上位スイッチ１１ｇまたは１１ｒに接続された電圧取り出し点１０２となる。
【００７１】
また、信号ラインＬ０〜Ｌ７は、それぞれ第２の上位スイッチ１６及び１７の一方に接続され、第２の上位スイッチ１６及び１７の他方は、内挿アンプ１９に接続されている信号ラインＶ１、Ｖ２にそれぞれ接続されている。さらに、信号ラインＬ８は第２の上位スイッチ１６ｉの一方に接続され、第２の上位スイッチ１６ｉの他方は、信号ラインＶ２に接続されている。
【００７２】
上位デコーダ１２ａは、デジタル入力信号２０の上位５ビットデータに基づいて、第１の上位スイッチ１１を制御する。ただし、折れ曲がり部に近接する第１の上位スイッチ１１ｈ、１１ｉ、１１ｐ、１１ｑ、１１ｓ、１１ｔは個別に制御するが、それ以外の第１の上位スイッチは、折り曲げられた上位抵抗ストリング１０の抵抗列毎に、一括りで制御する。例えば、図９における第１の上位スイッチ１１ａ〜１１ｇは、一括りで制御される。
【００７３】
上位デコーダ１２ｂは、デジタル入力信号２０の上位５ビットデータに基づいて、第２の上位スイッチ１６、１７を制御する。上位デコーダ１２ｂは、上記した上位デコーダ１２ａの第１の上位スイッチ１１の制御によって信号ラインＬ０〜Ｌ７から送られてくる一対のアナログ電圧のいずれか一方の電圧を、信号ラインＶ１に送るために、第２の上位スイッチ１７ａ〜１７ｈのいずれかをオンし、信号ラインＬ０〜Ｌ７の他方のアナログ電圧および信号ラインＬ８から送られてくるアナログ電圧を信号ラインＶ２に送るために、第２の上位スイッチ１６ａ〜１６ｉのいずれかをオンする。
【００７４】
内挿アンプ１９は、実施の形態３と同様に、下位デコーダ１３がデジタル入力信号２０の値に応じて出力する下位制御信号１３１に基づいて、一対のアナログ電圧を分圧し、当該デジタル入力信号２０に対応した１つのアナログ出力信号３０を出力する。なお、当該内挿アンプ１９に替えて図２に示したような抵抗ストリングとしてもよい。
【００７５】
続いて、図９に示した抵抗ストリング型Ｄ／Ａコンバータ４の具体的な動作例について説明する。動作の説明は、上位抵抗ストリング１０の折れ曲がり部前後の電圧を選択する場合、つまり、デジタル入力信号２０の値の範囲が９〜２０の場合の動作を説明する。条件としては、ＶＲＥＦ＝（高電位側基準電圧ＶＲＥＦ＋）−（低電位側基準電圧ＶＲＥＦ−）、低電位側基準電圧ＶＲＥＦ−＝０Ｖとして説明する。
【００７６】
まず、デジタル入力信号２０の値が９〜１０の場合は、上位デコーダ１２ａは、第１の上位スイッチ１１ａ〜１１ｇをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ｄと１６ｂをオンする。第２の上位スイッチ１７ｄは第１の上位スイッチ１１ｅに接続されているため、信号ラインＶ１には、第１の上位スイッチ１１ｅに接続される上位抵抗ストリング１０の電圧取り出し点１０２の電圧値である４／３２ＶＲＥＦの電圧値が出力される。同様に、信号ラインＶ２には、第１の上位スイッチ１１ｇに接続される上位抵抗ストリング１０の電圧取り出し点１０２の電圧値である６／３２ＶＲＥＦの電圧値が出力される。
【００７７】
デジタル入力信号２０の値が１１〜１２の場合は、上位デコーダ１２ａは、第１の上位スイッチ１１ａ〜１１ｇ及び１１ｈをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ｃと１６ａをオンする。すると、信号ラインＶ１に５／３２ＶＲＥＦの電圧値、信号ラインＶ２に７／３２ＶＲＥＦの電圧値が出力される。
【００７８】
デジタル入力信号２０の値が１３〜１４の場合は、上位デコーダ１２ａは、第１の上位スイッチ１１ａ〜１１ｇ及び１１ｉをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ｂと１６ａをオンする。すると、信号ラインＶ１に６／３２ＶＲＥＦの電圧値、信号ラインＶ２に８／３２ＶＲＥＦの電圧値が出力される。
【００７９】
デジタル入力信号２０の値が１５〜１７のときは、上位デコーダ１２ａは、第１の上位スイッチ１１ｈ及び１１ｊ〜１１ｏをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ａと１６ｂをオンする。すると、信号ラインＶ１に７／３２ＶＲＥＦの電圧値、信号ラインＶ２に９／３２ＶＲＥＦの電圧値が出力される。
【００８０】
デジタル入力信号２０の値が１８のときは、上位デコーダ１２ａは、第１の上位スイッチ１１ｉ及び１１ｊ〜１１ｏをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ａと１６ｃをオンする。すると、信号ラインＶ１に８／３２ＶＲＥＦの電圧値、信号ラインＶ２に１０／３２ＶＲＥＦの電圧値が出力される。
【００８１】
デジタル入力信号２０の値が１９〜２０のときは、上位デコーダ１２ａは、第１の上位スイッチ１１ｊ〜１１ｏをオンし、上位デコーダ１２ｂで第２の上位スイッチ１７ｂと１６ｄをオンする。すると、信号ラインＶ１に９／３２ＶＲＥＦの電圧値、信号ラインＶ２に１１／３２ＶＲＥＦの電圧値が出力される。
【００８２】
上位デコーダ１２ａは、信号ラインＬ０〜Ｌ８に対して、それぞれ同一ラインに、オンされた第１の上位スイッチ１１が２つ以上接続されないように第１の上位スイッチ１１の制御を行う。
【００８３】
以上、説明したように、デジタル入力信号２０の全ての値において、信号ラインＶ１の電圧値＜信号ラインＶ２の電圧値となる。
【００８４】
内挿アンプ１９は、信号ラインＶ１及びＶ２から入力された一対のアナログ電圧を、下位ビットの最上位のビットを用いて大小関係を判断し、下位デコーダ１３からの下位制御信号１３１に基づいて分圧する。以下において、内挿アンプ１９の具体的な動作例を説明する。
【００８５】
デジタル入力信号２０が２ｎの場合に内挿アンプ１９では、入力される２つの電圧の和の１／２となる電圧を生成し（１／２内挿）、アナログ出力信号３０に出力し、所望の電圧を得る。
【００８６】
デジタル入力信号２０が２ｎ＋１で、上位抵抗ストリング１０の折れ曲がり部分をまたいでＶ１とＶ２の電圧を出力するデジタル入力信号２０の値が１７、３３、４９以外の場合、内挿アンプ１９は、（３×Ｖ１の電圧値＋Ｖ２の電圧値）÷４の電圧を生成し（１／４内挿）、アナログ出力信号３０に出力し、所望の電圧を得る。
【００８７】
また、デジタル入力信号２０の値が１７、３３、４９の場合、内挿アンプ１９は、（Ｖ１の電圧値＋３×Ｖ２の電圧値）÷４の電圧を生成し（３／４内挿）、当該デジタル入力信号２０に対応したアナログ出力信号３０を出力し、所望の電圧を得る。
【００８８】
以上のように、本実施の形態によれば、上位抵抗ストリングを折り曲げて配置することにより、正方形に近い形の回路となるので、配置の容易性が向上し、周辺回路との効率的な接続が可能となる。また、図９に示したように上位スイッチおよび信号ラインを効率的に配置した上位Ｄ／Ａコンバータとした場合にも、連続する２つ以上の単位抵抗の両端の電圧を下位Ｄ／Ａコンバータの高電位側基準電圧と低電位側基準電圧とすることができる。そのため、折れ曲がり部が連続する２つ以上の単位抵抗の中に含まれるように上位スイッチ及び下位スイッチを制御することにより、実施の形態１〜３と同様に微分直線性誤差を小さくすることができる。
【００８９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１〜３においては、デジタル入力信号２０を１０ビットとし、実施の形態４においては、６ビットとしているが、これらに限られたものではない。また、上位ビットデータと下位ビットデータのビット数も上記実施の形態において説明したビット数に限られない。
【符号の説明】
【００９０】
１〜５  抵抗ストリング型Ｄ／Ａコンバータ
１０  上位抵抗ストリング
１１、５１  上位スイッチ
１２、５２  第１の上位デコーダ
１３、５３  下位デコーダ
１５  下位抵抗ストリング型Ｄ／Ａコンバータ
１６、１７、５４、５５  第２の上位スイッチ
１８  バッファ
１９  内挿アンプ
２０  デジタル入力信号
３０  アナログ出力信号
１０１  単位抵抗
１０２、１０２１、１０２２  電圧取り出し点
１２１  第１の上位制御信号
１２２  第２の上位制御信号
１３１  下位制御信号
１５０  下位抵抗ストリング
１５１、１５１１〜１５１４  下位スイッチ
１５０１  下位単位抵抗
１５０２  下位電圧取り出し点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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