(57)【要約】【課題】負電位にスイングする端子を保護する。【解決手段】第１保護回路２は第１ダイオードＤ１と第１トランジスタＭ１を備える。第１ダイオードＤ１のアノード１２は、保護対象の端子Ｐ１に接続される。第１トランジスタＭ１は、その伝導チャンネルの第１端子２２が第１ダイオードＤ１のカソード１４と接続され、その伝導チャンネルの第２端子２８、ゲート２４およびバックゲート２６が、固定電圧端子Ｐ２に接続されたＮチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１はＰ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴである。第１ダイオードＤ１は第１トランジスタＭ１と共通のＮ型ウェル内に形成される。第１ダイオードＤ１のカソード１４および第１トランジスタＭ１の伝導チャンネルの第１端子２２は、Ｎ型ウェル３０と接続される。【選択図】図１
2011035374.tif 000002
【特許請求の範囲】
【請求項１】
そのアノードが保護対象の端子に接続された第１ダイオードと、
その伝導チャンネルの一端が前記第１ダイオードのカソードと接続され、その他端、ゲートおよびバックゲートが、固定電圧端子に接続されたＮチャンネルＭＯＳＦＥＴである第１トランジスタと、
を備え、
前記第１トランジスタは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第１ダイオードは、前記第１トランジスタと共通の前記Ｎ型ウェル内に形成され、
前記第１ダイオードのカソードおよび前記第１トランジスタの前記伝導チャンネルの前記一端は、前記Ｎ型ウェルと接続されることを特徴とする保護回路。
【請求項２】
そのカソードが保護対象の端子に接続された第２ダイオードと、
その伝導チャンネルの一端、ゲートおよびバックゲートが、前記第２ダイオードのアノードと接続され、その伝導チャンネルの他端が、固定電圧端子と接続されたＮチャンネルＭＯＳＦＥＴである第２トランジスタと、
をさらに備え、
前記第２トランジスタは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第２ダイオードは、前記第２トランジスタと共通の前記Ｎ型ウェル内に形成され、
前記第２トランジスタの前記伝導チャンネルの前記他端は、前記Ｎ型ウェルと接続されることを特徴とする請求項１に記載の保護回路。
【請求項３】
そのカソードが保護対象の端子に接続された第２ダイオードと、
その伝導チャンネルの一端、ゲートおよびバックゲートが、前記第２ダイオードのアノードと接続され、その伝導チャンネルの他端が、固定電圧端子と接続されたＮチャンネルＭＯＳＦＥＴである第２トランジスタと、
を備え、
前記第２トランジスタは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第２ダイオードは、前記第２トランジスタと共通の前記Ｎ型ウェル内に形成され、
前記第２トランジスタの前記伝導チャンネルの前記他端は、前記Ｎ型ウェルと接続されることを特徴とする保護回路。
【請求項４】
そのアノードが保護対象の端子に接続された第１ダイオードと、
その伝導チャンネルの一端、ゲートおよびバックゲートが、前記第１ダイオードのカソードと接続され、その伝導チャンネルの他端が、固定電圧端子と接続されたＰチャンネルＭＯＳＦＥＴである第１トランジスタと、
を備え、
前記第１トランジスタは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第１ダイオードは、前記第１トランジスタと共通の前記Ｐ型ウェル内に形成され、
前記第１ダイオードの前記伝導チャンネルの前記他端は、前記Ｐ型ウェルと接続されることを特徴とする保護回路。
【請求項５】
そのカソードが保護対象の端子に接続された第２ダイオードと、
その伝導チャンネルの一端が、前記第２ダイオードのアノードと接続され、その伝導チャンネルの他端、ゲートおよびバックゲートが、固定電圧端子と接続されたＰチャンネルＭＯＳＦＥＴである第２トランジスタと、
をさらに備え、
前記第２トランジスタは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第２ダイオードは、前記第２トランジスタと共通の前記Ｐ型ウェル内に形成され、
前記第２トランジスタの前記伝導チャンネルの前記一端は、前記Ｐ型ウェルと接続されることを特徴とする請求項１に記載の保護回路。
【請求項６】
そのカソードが保護対象の端子に接続された第２ダイオードと、
その伝導チャンネルの一端が、前記第２ダイオードのアノードと接続され、その伝導チャンネルの他端、ゲートおよびバックゲートが、固定電圧端子と接続されたＰチャンネルＭＯＳＦＥＴである第２トランジスタと、
を備え、
前記第２トランジスタは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、
前記第２ダイオードは、前記第２トランジスタと共通の前記Ｐ型ウェル内に形成され、
前記第２トランジスタの前記伝導チャンネルの前記一端は、前記Ｐ型ウェルと接続されることを特徴とする保護回路。
【請求項７】
前記第１トランジスタと前記第１ダイオードは、素子分離されていることを特徴とする請求項１、２、４、５のいずれかに記載の記載の保護回路。
【請求項８】
前記第２トランジスタと前記第２ダイオードは、素子分離されていることを特徴とする請求項２、３、５、６のいずれかに記載の記載の保護回路。
【請求項９】
前記第２トランジスタおよび第２ダイオードが形成される前記ウェルのうち、素子分離領域より第２ダイオード側の領域と、接地端子の間に設けられた保護用抵抗をさらに備えることを特徴とする請求項８に記載の保護回路。
【請求項１０】
前記保護対象となる端子には、前記固定電圧端子の電位を中心としてスイングする信号が伝搬することを特徴とする請求項１から９のいずれかに記載の保護回路。
【請求項１１】
前記保護対象となる端子を伝搬する前記信号はオーディオ信号であることを特徴とする請求項１０に記載の保護回路。
【請求項１２】
前記保護対象となる端子には、電気音響変換素子が接続されることを特徴とする請求項１１に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊防止用の保護回路に関し、特にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用した保護回路に関する。
【背景技術】
【０００２】
半導体集積回路は、信号の入出力のためのパッドを備える。このパッドに静電気やサージノイズが印加されると、半導体集積回路内部の回路素子の信頼性に影響を及ぼすおそれがある。そこでパッドには、ツェナーダイオード等を利用した保護回路が設けられる。
【０００３】
たとえば保護対象となるパッドに正電圧の信号が伝搬する場合、カソードがパッド側、アノードが接地端子側となる向きに保護ダイオードが配置される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２８４１３０号公報
【特許文献２】特開２０００−９８３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、スピーカやヘッドホンなどに供給されるオーディオ信号は、接地電位を中心として、正負両方向にスイングする場合がある。オーディオ信号が伝搬する端子に上述の保護ダイオードを接続すると、オーディオ信号が負方向にスイングする際に、保護ダイオードが順方向にオンして信号がクランプされ、あるいはリーク電流が発生するという問題がある。つまり接地電圧以下に低下する端子には適用できず、適用可能な電圧範囲が限定されるという問題がある。
【０００６】
また正方向にのみスイングする信号であっても、保護回路に付随する寄生容量が大きいと、信号が歪むという問題が発生する。
【０００７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的は、上述の少なくともひとつの問題を解決する保護回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は保護回路に関する。保護回路は、そのアノードが保護対象の端子に接続された第１ダイオードと、その伝導チャンネルの一端が第１ダイオードのカソードと接続され、その他端、ゲートおよびバックゲートが、固定電圧端子に接続されたＮチャンネルＭＯＳＦＥＴである第１トランジスタと、を備える。第１トランジスタは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、第１ダイオードは、第１トランジスタと共通のＮ型ウェル内に形成され、第１ダイオードのカソードおよび第１トランジスタの伝導チャンネルの一端は、Ｎ型ウェルと接続される。
【０００９】
この態様によると、第１トランジスタのボディダイオードおよび第１ダイオードが、カソード端子が向き合って配置されたダイオードペアとして機能する。したがって端子に過電圧が印加されたときは、一方のダイオードが順方向に導通し、他方のダイオードが逆方向に導通して、内部回路を保護することができる。通常の動作時においては、保護対象の端子に固定電圧端子の電位より低い信号が入力されてもクランプされず、広い電圧範囲で使用できる。
【００１０】
本発明の別の態様もまた、保護回路である。この保護回路は、そのカソードが保護対象の端子に接続された第２ダイオードと、その伝導チャンネルの一端、ゲートおよびバックゲートが、第２ダイオードのアノードと接続され、その伝導チャンネルの他端が、固定電圧端子と接続されたＮチャンネルＭＯＳＦＥＴである第２トランジスタと、を備える。第２トランジスタは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴであり、第２ダイオードは、第２トランジスタと共通のＮ型ウェル内に形成され、第２トランジスタの伝導チャンネルの他端は、Ｎ型ウェルと接続される。
【００１１】
この態様によると、第２トランジスタのボディダイオードおよび第２ダイオードが、アノード端子が向き合って配置されたダイオードペアとして機能する。したがって端子に過電圧が印加されたときは、一方のダイオードが順方向に導通し、他方のダイオードが逆方向に導通して、内部回路を保護することができる。通常の動作時においては、保護対象の端子に固定電圧端子の電位より低い信号が入力されてもクランプされず、広い電圧範囲で使用できる。
【００１２】
ある態様の保護回路は、上述の２つの保護回路の組み合わせである。この態様によれば、保護対象の端子の電位が、正負いずれの方向にスイングする場合にも内部回路を保護することができる。
【００１３】
保護対象となる端子には、固定電圧端子の電位を中心としてスイングする信号が伝搬してもよい。
【００１４】
保護対象となる端子を伝搬する信号はオーディオ信号であってもよい。
【００１５】
保護対象となる端子には、電気音響変換素子が接続されてもよい。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明によれば、使用可能な電圧範囲を拡大した保護回路を提供できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係る保護回路の構成を示す回路図である。
【図２】図１の保護回路のデバイス構造を示す断面図である。
【図３】図１の保護回路を備える半導体装置の構成を示す回路図である。
【図４】図４（ａ）は、第２保護回路の変形例を示す断面図であり、図４（ｂ）は、図４（ａ）の第２ダイオードの周辺の等価回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係る保護回路１０の構成を示す回路図である。保護回路１０は、保護対象となる内部回路６と外部接続用の端子（パッドともいう）Ｐ１、Ｐ２の間に設けられる。端子Ｐ２は接地され、固定電圧端子として機能する。内部回路６からの信号は、端子Ｐ１を介して外部へと出力される。もしくは、外部からの信号が、端子Ｐ１を介して内部回路６に入力される。
【００２２】
保護回路１０は、端子Ｐ１に静電ノイズ、サージなどの予期せぬ過電圧が印加された場合に、内部回路６を過電圧から保護するために設けられる。過電圧は正方向もしくは負方向のいずれか、あるいは両方を意味する。つまり、端子Ｐ１が保護対象となる端子である。
【００２３】
保護回路１０は、第１保護回路２、第２保護回路４を含む。
第１保護回路２は、第１ダイオードＤ１、第１トランジスタＭ１を備える。第１ダイオードＤ１のアノード１２は、保護対象の端子Ｐ１に接続される。
【００２４】
第１トランジスタＭ１はＮチャンネルＭＯＳＦＥＴであり、その伝導チャンネルの一端（第１端子２２）は、第１ダイオードＤ１のカソード１４と接続される。また第１トランジスタＭ１の伝導チャンネルの他端（第２端子２８）、ゲート２４およびバックゲート２６は、固定電圧端子Ｐ２に接続される。
【００２５】
第１保護回路２のデバイス構造については後に詳述するが、第１トランジスタＭ１はＰ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴ（もしくは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴ）である。以下、Ｎ型ウェル（もしくはＰ型ウェル）は、図中、符号３０で示される。以下ではＮ型ウェルとして説明する。
【００２６】
第１ダイオードＤ１は、第１トランジスタＭ１と共通のＮ型ウェル３０内に形成される。また第１ダイオードＤ１のカソード１４および第１トランジスタＭ１の伝導チャンネルの第１端子２２は、Ｎ型ウェル３０と接続される。
【００２７】
続いて第２保護回路４の構成を説明する。
第２保護回路４は、第２ダイオードＤ２、第２トランジスタＭ２を備える。第２ダイオードＤ２のカソード３２は、保護対象の端子Ｐ１に接続される。
【００２８】
第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴであり、その伝導チャンネルの一端（第１端子４２）、ゲート４４およびバックゲート４６は、第２ダイオードＤ２のアノード３４と接続される。第２トランジスタＭ２の伝導チャンネルの他端（第２端子４８）は、固定電圧端子Ｐ２と接続される。
【００２９】
第２保護回路４のデバイス構造については後に詳述するが、第２トランジスタＭ２はＰ型半導体基板に形成されたＮ型ウェル内に形成されたフローティングＭＯＳＦＥＴ（もしくは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴ）である。Ｎ型ウェル（Ｐ型ウェル）は、図中、符号５０で示される。以下ではＮ型ウェルとして説明する。
【００３０】
第２ダイオードＤ２は、第２トランジスタＭ２と共通のＮ型ウェル５０内に形成される。また第２トランジスタＭ２の伝導チャンネルの他端（第２端子４８）は、Ｎ型ウェル５０と接続される。
【００３１】
図２（ａ）、（ｂ）は、図１の第１保護回路２、第２保護回路４のデバイス構造を示す断面図である。
図２（ａ）を参照する。第１ダイオードＤ１、第１トランジスタＭ１は、Ｐ型半導体基板（単にＰ型基板という）３６にＭＯＳプロセスによって形成される。Ｐ型基板３６には、埋め込みレイヤ（Buried layer）としてＮ型ウェル３０が形成される。図１の第１ダイオードＤ１および第１トランジスタＭ１は、共通のＮ型ウェル３０内に、素子分離されて形成されており、第１トランジスタＭ１はいわゆるフローティングＭＯＳＦＥＴである。隣接するダイオードとトランジスタを素子分離することによって、寄生ダイオードがオンし、降伏するのを防止することができる。
【００３２】
共通のＮ型ウェル３０内には、第１ダイオードＤ１のＰ型ウェル（１２）と、第１トランジスタＭ１のＰ型ウェル２１とが隣接して形成される。Ｐ型ウェル（１２）は、第１ダイオードＤ１のアノードとして、Ｐ型ウェル２１は、第１トランジスタＭ１の伝導チャンネルとして機能する。第１ダイオードＤ１と第１トランジスタＭ１の間には、素子分離領域３１が設けられている。
【００３３】
第１ダイオードＤ１のＰ型ウェル（１２）の内部に、カソードとしてＮ型領域（１４）が形成される。
【００３４】
Ｐ型ウェル２１には、第１トランジスタＭ１のドレインおよびソース、つまり図１の第１端子２２、第２端子２８としてＮ型領域が形成される。第１端子２２と第２端子２８の間には、ゲート酸化膜２４が形成される。
【００３５】
第１トランジスタＭ１の第１端子２２と、第１ダイオードＤ１のカソード１４は、Ｎ型ウェル（埋め込み層）３０の第１トランジスタＭ１側の領域と接続される。
【００３６】
図２（ｂ）を参照する。第２ダイオードＤ２、第２トランジスタＭ２は、Ｐ型基板３６にＭＯＳプロセスによって形成される。Ｐ型基板３６には、埋め込みレイヤ（Buried layer）としてＮ型ウェル５０が形成される。図１の第２ダイオードＤ２および第２トランジスタＭ２は、共通のＮ型ウェル５０内に、素子分離されて形成されており、第２トランジスタＭ２は第１トランジスタＭ１と同様にフローティングＭＯＳＦＥＴである。
【００３７】
共通のＮ型ウェル５０内には、第２ダイオードＤ２のＰ型ウェル（３４）と、第２トランジスタＭ２のＰ型ウェル４１とが隣接して形成される。Ｐ型ウェル（３４）は、第２ダイオードＤ２のアノードとして、Ｐ型ウェル４１は、第２トランジスタＭ２の伝導チャンネルである。第２ダイオードＤ２と第２トランジスタＭ２の間にも、素子分離領域５１が設けられている。
【００３８】
第２ダイオードＤ２のＰ型ウェル（３４）の内部に、カソードとしてＮ型領域（３２）が形成される。
【００３９】
Ｐ型ウェル４１には、第２トランジスタＭ２のドレインおよびソース、つまり図１の第１端子４２、第２端子４８としてＮ型領域が形成される。第１端子４２と第２端子４８の間には、ゲート酸化膜４４が形成される。
【００４０】
第２トランジスタＭ２の第２端子４８は、Ｎ型ウェル（埋め込み層）５０と接続される。
【００４１】
第１保護回路２のＮ型ウェル３０と第２保護回路４のＮ型ウェル５０は、共通の埋め込みレイヤであってもよいし、別々の埋め込みレイヤであってもよい。
【００４２】
以上が保護回路１０の構成である。続いて保護回路１０の動作を説明する。
端子Ｐ１の電位を第１電圧Ｖ１、固定電圧端子Ｐ２の電位を第２電圧Ｖ２と称する。第２電圧Ｖ２は、通常状態では接地電圧（ＧＮＤ＝０Ｖ）あるいは電源電圧Ｖｄｄなどの固定電圧である。以下ではＶ２＝０Ｖを想定する。
【００４３】
第１電圧Ｖ１と第２電圧Ｖ２には、以下の４つの状態が想定される。
第１状態．  端子Ｐ１に正の過電圧が印加され、Ｖ１＞Ｖ２となる状態
第２状態．  端子Ｐ２に負の過電圧が印加され、Ｖ１＞Ｖ２となる状態
第３状態．  端子Ｐ１に負の過電圧が印加され、Ｖ１＜Ｖ２となる状態
第４状態．  端子Ｐ２に正の過電圧が印加され、Ｖ１＜Ｖ２となる状態
【００４４】
第１保護回路２に着目する。第１トランジスタＭ１のバックゲート２６と第１端子２２の間には、カソードが第１端子２２側、アノードがバックゲート２６側となる向きでボディダイオードＢＤ１が形成される。つまり、端子Ｐ１と固定電圧端子Ｐ２の間には、カソードが対向して配置された２つのダイオード、すなわち第１ダイオードＤ１とボディダイオードＢＤ１が存在する。以下、４つの状態での動作を説明する。
【００４５】
第１状態
端子Ｐ１に正の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第１ダイオードＤ１が順方向に、第１トランジスタＭ１のボディダイオードＢＤ１が逆方向に導通し、端子Ｐ１の電位Ｖ１を（Ｖｆ＋Ｖｚ）にクランプできる。Ｖｆはダイオードの順方向電圧、Ｖｚは逆方向電圧である。
【００４６】
第２状態
固定電圧端子Ｐ２に負の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第１ダイオードＤ１が順方向に、第１トランジスタＭ１のボディダイオードＢＤ１が逆方向に導通する。その結果、端子Ｐ２の電位Ｖ２を、第１電圧Ｖ１を基準として、Ｖ１−（Ｖｆ＋Ｖｚ）にクランプできる。
【００４７】
第３状態
端子Ｐ１に負の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第１ダイオードＤ１が逆方向に、第１トランジスタＭ１のボディダイオードＢＤ１が順方向に導通する。その結果、端子Ｐ１の電位Ｖ１を、第２電圧Ｖ２を基準として、Ｖ２−（Ｖｆ＋Ｖｚ）にクランプできる。
逆の観点から見れば、端子Ｐ１に負電圧が印加されても、固定電圧端子Ｐ２との電位差がしきい値Ｖｆ＋Ｖｚを超えない限り、ダイオードが導通しない。したがって、端子Ｐ１から、負電圧でスイングする信号を出力することができ、あるいは逆に端子Ｐ１に負電圧でスイングする信号を入力することができる。
【００４８】
第４状態
端子Ｐ２に正の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第１ダイオードＤ１が逆方向に、第１トランジスタＭ１のボディダイオードＢＤ１が順方向に導通する。その結果、端子Ｐ２の電位Ｖ２を、第１電圧Ｖ１を基準として、Ｖ１＋（Ｖｆ＋Ｖｚ）にクランプできる。
【００４９】
以上が第１保護回路２の動作および効果である。
【００５０】
第２保護回路４に着目すると、第２トランジスタＭ２のバックゲート４６と第２端子４８の間には、カソードが第２端子４８側、アノードがバックゲート４６側となる向きでボディダイオードＢＤ２が形成される。つまり、端子Ｐ１と固定電圧端子Ｐ２の間には、アノードが対向して配置された２つのダイオード、すなわち第２ダイオードＤ２とボディダイオードＢＤ２が存在する。
【００５１】
第１状態
端子Ｐ１に正の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第２ダイオードＤ２が逆方向に、第２トランジスタＭ２のボディダイオードＢＤ２が順方向に導通し、端子Ｐ１の電位Ｖ１を（Ｖｆ＋Ｖｚ）にクランプできる。
【００５２】
第２状態
固定電圧端子Ｐ２に負の過電圧が印加され、固定電圧端子Ｐ２と端子Ｐ１の電位差がＶｆ＋Ｖｚを超えると、第２ダイオードＤ２が逆方向に、第２トランジスタＭ２のボディダイオードＢＤ２が順方向に導通する。その結果、固定電圧端子Ｐ２の電位Ｖ２を、第１電圧Ｖ１を基準として、Ｖ１−（Ｖｆ＋Ｖｚ）にクランプできる。
【００５３】
第３状態
端子Ｐ１に負の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第２ダイオードＤ２が順方向に、第２トランジスタＭ２のボディダイオードＢＤ２が逆方向に導通する。その結果、端子Ｐ１の電位Ｖ１を、第２電圧Ｖ２を基準として、Ｖ２−（Ｖｆ＋Ｖｚ）にクランプできる。
【００５４】
逆の観点から見れば、端子Ｐ１に負電圧が印加されても、固定電圧端子Ｐ２との電位差がしきい値Ｖｆ＋Ｖｚを超えない限り、ダイオードが導通しない。したがって、端子Ｐ１から、負電圧でスイングする信号を出力することができ、あるいは逆に端子Ｐ１に負電圧でスイングする信号を入力することができる。
【００５５】
第４状態
端子Ｐ２に正の過電圧が印加され、端子Ｐ１と固定電圧端子Ｐ２の電位差がＶｆ＋Ｖｚを超えると、第２ダイオードＤ２が順方向に、第２トランジスタＭ２のボディダイオードＢＤ２が逆方向に導通する。その結果、端子Ｐ１の電位Ｖ１を、第２電圧Ｖ２を基準として、Ｖ２−（Ｖｆ＋Ｖｚ）にクランプできる。
【００５６】
以上が第２保護回路４の動作および効果である。
【００５７】
上述のように保護回路１０には、第１保護回路２および第２保護回路４のいずれか一方を設けることにより、正負両方の過電圧（第１〜第４状態）から内部回路６を保護することができるが、両方をペアで用いることが望ましく、その場合には、以下の利点がある。この利点は、第１保護回路２のみ、もしくは第２保護回路４のみの構成との対比によって明確となる。
【００５８】
まず、第１保護回路２のみの場合について考察する。第３、第４状態において、第１ダイオードＤ１は逆方向にオンする。一般にダイオードの許容電流量は、同じサイズにおいて、順方向よりも逆方向の方が小さい。したがって、第１保護回路２のみによって第１〜第４状態をすべて保護しようとすると、第１ダイオードＤ１のサイズが大きくなければならない。第１ダイオードＤ１のサイズが大きくなると、端子Ｐ１とＰ型基板３６の間の寄生容量が大きくなり、端子Ｐ１を伝搬する信号に歪みを与える。
【００５９】
第２保護回路４のみの場合も同様である。
【００６０】
第１保護回路２および第２保護回路４が両方設けられる場合、第１、第２状態を主として第１保護回路２よって、第３、第４状態を主として第２保護回路４に受け持たせることができる。このことにより、第１保護回路２の第１ダイオードＤ１および第２保護回路４の第２ダイオードＤ２それぞれのサイズを、順方向にオンすることを考慮して設計することができる。その結果、第１ダイオードＤ１、第２ダイオードＤ２のサイズを小さくすることができ、端子Ｐ１とＰ型基板３６の間の寄生容量を大幅に低減することができ、ひいては信号の歪みを低減できる。
【００６１】
実施の形態に係る保護回路１０は、負電圧が伝搬する端子Ｐ１を保護することができるため、以下のようなアプリケーションに好適に利用できる。
【００６２】
図３は、図１の保護回路１０を備える半導体装置１００の構成を示す回路図である。半導体装置１００は、少なくともひとつの保護回路１０ａ〜１０ｃと、内部回路６と、を備える。半導体装置１００の機能は限定されないが、たとえばオーディオ信号Ｓ１をスピーカやヘッドホンなどの電気音響変換素子（以下、スピーカと称す）１０２に出力する機能を有する。ここで、スピーカ１０２を駆動して音響信号を出力する場合、端子Ｐ１の電位は接地電位を中心としてスイングする。
【００６３】
半導体装置１００は、出力端子Ｐ１に加えて、固定電圧端子Ｐ２および複数の電源端子Ｐ３、Ｐ４を備える。内部回路６は、電源端子Ｐ３、Ｐ３に供給される電源電圧Ｖｄｄ１、Ｖｄｄ２を受け、オーディオ信号Ｓ１を出力する。
【００６４】
端子Ｐ１には、接地電位を中心として正負にスイングするオーディオ信号Ｓ１が伝搬する。したがって、実施の形態に係る保護回路１０を用いることにより、オーディオ信号Ｓ１の伝搬に影響を与えることなく、端子Ｐ１に印加される過電圧から内部回路６を好適に保護することができる。
【００６５】
たとえば、保護回路１０ａは、端子Ｐ１と固定電圧端子Ｐ２の間に設けられる。また、保護回路１０ｂは端子Ｐ１と電源端子Ｐ３の間に、保護回路１０ｃは端子Ｐ１と電源端子Ｐ４の間に設けられる。
【００６６】
内部回路６を保護する上で最も重要なのは、あるいは最も有効に機能するのは、端子Ｐ１と固定電圧端子Ｐ２の間に設けられた保護回路１０ａである。したがって、回路面積を優先させる場合、保護回路１０ａのみを設けることが望ましい。
さらにサージノイズ等に対する耐性を高めるためには、端子Ｐ１と電源端子Ｐ３の間、端子Ｐ１と電源端子Ｐ４の間の少なくとも一方、好ましくは両方にも、保護回路１０ｂ、１０ｃを設けることが望ましい。
【００６７】
内部回路６は、オーディオ信号Ｓ１を増幅するアンプを備えてもよいし、あるいは複数の入力オーディオ信号から一つを選択出力する単なる入力セレクタ（マルチプレクサ）であってもよい。
また内部回路６は、オーディオ信号Ｓ１を複数の出力端子のいずれかから出力させる出力セレクタ（デマルチプレクサ）であってもよい。この場合、複数の出力端子それぞれに対して保護回路１０を設けることが好ましい。
【００６８】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を説明する。
【００６９】
実施の形態に係る保護回路１０は、Ｐ型半導体基板上に形成する場合を説明したが、Ｎ型半導体基板上に形成してもよい。この場合、第１トランジスタＭ１、第２トランジスタＭ２をＰチャンネルＭＯＳＦＥＴとして形成する。また、図２のデバイス構造のＰ型とＮ型を相互に置換して構成すればよい。
この変形例によっても、信号の伝搬を阻害することなく、内部回路を好適に保護できる。
この場合の変形例に係る第１保護回路は、そのアノードが保護対象の端子に接続された第１ダイオードと、  その伝導チャンネルの一端、ゲートおよびバックゲートが、前記第１ダイオードのカソードと接続され、その伝導チャンネルの他端が、固定電圧端子と接続されたＰチャンネルＭＯＳＦＥＴである第１トランジスタと、を備える。第１トランジスタは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴである。第１ダイオードは、第１トランジスタと共通のＰ型ウェル内に形成される。第１ダイオードの伝導チャンネルの他端は、Ｐ型ウェルと接続される。
同様に、変形例に係る第２保護回路は、そのカソードが保護対象の端子に接続された第２ダイオードと、その伝導チャンネルの一端が、前記第２ダイオードのアノードと接続され、その伝導チャンネルの他端、ゲートおよびバックゲートが、固定電圧端子と接続されたＰチャンネルＭＯＳＦＥＴである第２トランジスタと、を備える。第２トランジスタは、Ｎ型半導体基板に形成されたＰ型ウェル内に形成されたフローティングＭＯＳＦＥＴである。第２ダイオードは、第２トランジスタと共通の前記Ｐ型ウェル内に形成される。第２トランジスタの伝導チャンネルの一端は、Ｐ型ウェルと接続される。
【００７０】
図４（ａ）は、第２保護回路の変形例を示す断面図である。図４（ａ）の第２保護回路４ａは、図２（ｂ）の第２保護回路４に加えて保護用抵抗Ｒ１を備える。保護用抵抗Ｒ１は、Ｎ型ウェル５０の素子分離領域５１よりも第２ダイオードＤ２側の領域と、接地端子との間に設けられる。
【００７１】
図４（ｂ）は、図４（ａ）の第２ダイオードＤ２の周辺の等価回路図である。第２ダイオードＤ２の領域には、アノード３４をコレクタ、第２ダイオードＤ２側のＮ型ウェル５０をベース、Ｐ型基板３６をエミッタとするＰＮＰ型の寄生トランジスタＱ１が存在する。また第２ダイオードＤ２は、カソード３２をエミッタ、アノード３４をベース、Ｎ型ウェル５０をコレクタとするＮＰＮ型のバイポーラトランジスタと等価である。
【００７２】
このような回路において、図２（ｂ）のようにＮ型ウェル５０をオープンとすると、Ｎ型ウェル５０が負電圧となったときに寄生トランジスタＱ１がオンし、接地に対して電流が流れるおそれがある。これに対して図４（ａ）のように抵抗Ｒ１を設けることにより、寄生トランジスタＱ１がオンするのを抑制することができ、不要な電流が流れるのを防止することができる。
【００７３】
以上、実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【符号の説明】
【００７４】
Ｐ１…端子、Ｍ１…第１トランジスタ、Ｄ１…第１ダイオード、Ｖ１…第１電圧、Ｐ２…固定電圧端子、Ｍ２…第２トランジスタ、Ｄ２…第２ダイオード、２…第１保護回路、Ｖ２…第２電圧、４…第２保護回路、６…内部回路、１０…保護回路、１２…アノード、１４…カソード、２１…Ｐ型ウェル、２２…第１端子、２４…ゲート、２６…バックゲート、２８…第２端子、３０…Ｎ型ウェル、３１…素子分離領域、３２…カソード、３４…アノード、３６…Ｐ型基板、４１…Ｐ型ウェル、４２…第１端子、４４…ゲート、４６…バックゲート、４８…第２端子、５０…Ｎ型ウェル、５１…素子分離領域、１００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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