(57)【要約】  【課題】  電気的特性が安定した低ＥＳＬの積層型誘電体フィルタを提供する。  【解決手段】  積層体４と、積層体４の誘電体層２間に交互に形成された第１，第２内部電極５，６と、第１，第２側面Ｓ１，Ｓ２における角部３の近傍に形成された第１，第２外部電極７，８と、第３，第４側面Ｓ３，Ｓ４に各々交互に複数配置された第３外部電極９および第４外部電極10と、第１内部電極５から第１側面Ｓ１に引き出され第１外部電極７に接続された第１引出部11と、第２内部電極６から第２側面Ｓ２に引き出され第２外部電極８に接続された第２引出部12と、第１内部電極５から第３，第４側面Ｓ３，Ｓ４に引き出され各々第３外部電極９に接続された第３引出部13と、第２内部電極６から第３引出部13とは上面視で互いに重ならないよう第３，第４側面Ｓ３，Ｓ４に引き出され各々第４外部電極10に接続された第４引出部14とを具備する積層型誘電体フィルタ１である。【選択図】  図１
2011071792.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて成る、１つの角部の両側に位置する第１側面および第２側面、前記第１側面の反対側に位置する第３側面、ならびに前記第２側面の反対側に位置する第４側面を有している直方体状の積層体と、
該積層体の前記誘電体層間に交互に複数形成された第１内部電極および第２内部電極と、
前記第１側面および前記第２側面における前記角部の近傍に、それぞれ前記積層体の積層方向に帯状に形成された第１外部電極および第２外部電極と、
前記第３側面および前記第４側面にそれぞれ前記積層体の積層方向に帯状に形成され、交互に複数配置された、前記第１外部電極と同じ極性である第３外部電極および前記第２外部電極と同じ極性である第４外部電極と、
前記第１内部電極から前記第１側面に引き出されて前記第１外部電極に接続されている第１引出部と、
前記第２内部電極から前記第２側面に引き出されて前記第２外部電極に接続されている第２引出部と、
前記第１内部電極から前記第３側面および前記第４側面に引き出されてそれぞれ前記第３外部電極に接続されている第３引出部と、
前記第２内部電極から前記第３引出部とは上面視で互いに重ならないように前記第３側面および前記第４側面に引き出されてそれぞれ前記第４外部電極に接続されている第４引出部と
を具備していることを特徴とする積層型誘電体フィルタ。
【請求項２】
前記第３外部電極および前記第４外部電極の合計数が奇数である４つの請求項１に記載の積層型誘電体フィルタを、前記１つの角部同士を突き合わせるように配置して、隣り合う前記１つの角部の間で対向する前記第１外部電極および前記第２外部電極を接続したことを特徴とする複合型積層型誘電体フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広範囲の周波数帯域において周波数−インピーダンス特性が安定した積層型誘電体フィルタに関するものである。
【背景技術】
【０００２】
従来、マイクロプロセッシングユニット（ＭＰＵ：Micro Processing Unit）等のＩＣチップは、例えば、実装基板上に実装されており、その実装基板上においてＭＰＵに電力を供給する電源ラインとグランドラインとの間に、電源ノイズや放射電磁雑音（ＥＭＩノイズ：Electromagnetic Interference Noise）を除去するために、ノイズ除去フィルタが配置されている。
【０００３】
ところで、一般的に、固有の共振点を有する周波数−インピーダンス特性（横軸に周波数を、縦軸にインピーダンスの絶対値をとったときのグラフで示されるインピーダンス特性）を有する電子部品同士が接続された場合には、その電子部品の周波数−インピーダンス特性において反共振を生じるおそれがあった。
【０００４】
以下に、反共振を生じるメカニズムを説明する。
【０００５】
まず、接続された電子部品同士の周波数−インピーダンス特性において、固有の共振点が生じる周波数が両方の電子部品について丁度一致した場合は、両電子部品が接続された回路における、共振点におけるインピーダンスが減少する方向へ共振の振幅が大きくなるだけで、特に問題はない。
【０００６】
しかし、接続された電子部品同士の周波数−インピーダンス特性において、固有の共振点が生じる周波数がずれた場合には、両電子部品が接続された回路において、それぞれの電子部品で固有の共振が生じる周波数の中間の周波数において、インピーダンスが増大する方向への共振の振幅が大きくなってしまう。これによって、反共振が生じる。
【０００７】
また、反共振が生じると、前述したように、インピーダンスが増大する方向への共振の振幅が大きくなる。従って、ノイズを除去する効果が損なわれてしまうという問題点があった。
【０００８】
そこで、ノイズ除去フィルタおよびＩＣチップの周波数−インピーダンス特性において、前述したように接続されることによって影響し合って反共振を生じないように、ノイズ除去フィルタとして分布定数型ノイズフィルタが提案されている。
【０００９】
この分布定数型ノイズフィルタは、例えば、略平板状の二つの誘電体が略平板状の金属板を挟んでなる分布定数回路形成部と、この分布定数回路形成部に導通する陰極端子と、金属板の一部が誘電体から突出してなる電極部と、この電極部に電気的に接続された陽極端子とを備える基本構成を有している（例えば、特許文献１を参照。）。
【００１０】
この構成の分布定数型ノイズフィルタによれば、分布定数回路形成部で分布定数回路が形成されることにより、分布定数型ノイズフィルタの周波数−インピーダンス特性は使用する周波数帯域において共振点を有さなくなる。従って、積層型誘電体フィルタの周波数−インピーダンス特性とＩＣチップの周波数−インピーダンス特性とが影響し合って反共振点が発生することを抑制することができるというものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2002−164760号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
近年は、電子機器の多機能化を図るため、多数の電子部品が実装基板に実装される傾向がある。このとき、各電子部品を流れる電流に起因する磁気および各電子部品から生じる熱が電子部品同士で互いに影響し合わないように、各電子部品は互いに所定の間隔を有して配置されていることが好ましい。一方、実装基板の省スペース化が望まれており、従って、実装面積の小さい実装基板に多数の電子部品を高密度に実装する必要がある。
【００１３】
例えば、特許文献１に記載された分布定数型ノイズフィルタをＩＣチップとともに実装基板に実装する場合には、実装基板の上面とＩＣチップの下面との間の空間に分布定数型ノイズフィルタを配置して実装基板に実装する構成が望ましい。
【００１４】
また、ＩＣチップの多数の端子は、ＩＣチップの下面の周縁部に形成されている構成が一般的である。
【００１５】
しかしながら、従来の分布定数型ノイズフィルタでは、入力端子および出力端子が分布定数型ノイズフィルタ本体の両端部に形成されているため、ＩＣチップの多数の端子とは配置が大きく異なっている。従って、分布定数型ノイズフィルタの出力端子と所定のＩＣチップの端子とを配線を介して接続する際に双方の端子を接続するための配線の長さが長くなって、余分なインダクタンスが発生するという問題点があった。また、ＩＣチップの多数の端子に合わせて従来の分布定数型ノイズフィルタを多数実装しなければならなくなることも起因して、配線の構造が複雑になったりするという問題点があった。
【００１６】
そこで、この問題点に対しては、配線の長さを短くするとともに配線の構造を簡易化するために、下面側にキャビティを有しており、上面側にＩＣチップが実装される配線基板を実装基板に実装し、そのキャビティ内に、必要に応じて複数の分布定数型ノイズフィルタを収納する構成が考えられる。この構成によれば、分布定数型ノイズフィルタの出力端子から導出された配線を、配線基板内でＩＣチップの端子に対応する位置となるように展開して調整することができる。従って、分布定数型ノイズフィルタの出力を配線基板の上面側から導出し、ＩＣチップの端子に接続することができる。
【００１７】
しかしながら、この構成においては、配線基板中の配線の経路長が長くなるので、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）が大きくなってしまうという問題点があった。
【００１８】
また、積層型誘電体フィルタを実装するに当たって配線基板を採用する構成としたとしても、ＩＣチップの多数の端子に応じて複数の分布定数型ノイズフィルタを実装しなければならないため、ＩＣチップの端子への電気的な接続が複雑になり、また、分布定数型ノイズフィルタを複数準備しなければならないことから、コストを抑制することが難しくなるという問題点があった。
【００１９】
本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、固有の共振点を有さない積層型誘電体フィルタを提供することにある。また、低ＥＳＬ化の要求を満たす積層型誘電体フィルタを提供することにある。また、実装基板の省スペース化を可能とし、ＩＣチップの端子への電気的な接続が容易で、コストを抑制することも可能な積層型誘電体フィルタおよび複合型積層型誘電体フィルタを提供することにある。
【課題を解決するための手段】
【００２０】
本発明の積層型誘電体フィルタは、複数の誘電体層が積層されて成る、１つの角部の両側に位置する第１側面および第２側面、前記第１側面の反対側に位置する第３側面、ならびに前記第２側面の反対側に位置する第４側面を有している直方体状の積層体と、該積層体の前記誘電体層間に交互に複数形成された第１内部電極および第２内部電極と、前記第１側面および前記第２側面における前記角部の近傍に、それぞれ前記積層体の積層方向に帯状に形成された第１外部電極および第２外部電極と、前記第３側面および前記第４側面にそれぞれ前記積層体の積層方向に帯状に形成され、交互に複数配置された、前記第１外部電極と同じ極性である第３外部電極および前記第２外部電極と同じ極性である第４外部電極と、前記第１内部電極から前記第１側面に引き出されて前記第１外部電極に接続されている第１引出部と、前記第２内部電極から前記第２側面に引き出されて前記第２外部電極に接続されている第２引出部と、前記第１内部電極から前記第３側面および前記第４側面に引き出されてそれぞれ前記第３外部電極に接続されている第３引出部と、前記第２内部電極から前記第３引出部とは上面視で互いに重ならないように前記第３側面および前記第４側面に引き出されてそれぞれ前記第４外部電極に接続されている第４引出部とを具備していることを特徴とするものである。
【００２１】
本発明の複合型積層型誘電体フィルタは、前記第３外部電極および前記第４外部電極の合計数が奇数である４つの本発明の積層型誘電体フィルタを、前記１つの角部同士を突き合わせるように配置して、隣り合う前記１つの角部の間で対向する前記第１外部電極および前記第２外部電極を接続したことを特徴とするものである。
【発明の効果】
【００２２】
本発明の積層型誘電体フィルタによれば、複数の誘電体層が積層されて成る、１つの角部の両側に位置する第１側面および第２側面、第１側面の反対側に位置する第３側面、ならびに第２側面の反対側に位置する第４側面を有している直方体状の積層体と、積層体の誘電体層間に交互に複数形成された第１内部電極および第２内部電極と、第１側面および第２側面における角部の近傍に、それぞれ積層体の積層方向に帯状に形成された第１外部電極および第２外部電極と、第３側面および第４側面にそれぞれ積層体の積層方向に帯状に形成され、交互に複数配置された、第１外部電極と同じ極性である第３外部電極および第２外部電極と同じ極性である第４外部電極と、第１内部電極から第１側面に引き出されて第１外部電極に接続されている第１引出部と、第２内部電極から第２側面に引き出されて第２外部電極に接続されている第２引出部と、第１内部電極から第３側面および第４側面に引き出されてそれぞれ第３外部電極に接続されている第３引出部と、第２内部電極から第３引出部とは上面視で互いに重ならないように第３側面および第４側面に引き出されてそれぞれ第４外部電極に接続されている第４引出部とを具備していることから、第１内部電極における第１引出部から第３引出部への電流経路（第１の電流経路）と、第２内部電極における第２引出部から第４引出部への電流経路（第２電流経路）との間に、それらの電流経路に並列に分布定数的に挿入された多数の静電容量から構成された分布定数回路が形成される。その結果、積層型誘電体フィルタの周波数−インピーダンス特性は共振点を有さなくなる。従って、積層型誘電体フィルタの周波数−インピーダンス特性と、この積層型誘電体フィルタが接続される電子部品の周波数−インピーダンス特性とが影響し合って、積層型誘電体フィルタおよび電子部品の周波数−インピーダンス特性が反共振点を生じることが抑制される。その結果、広範囲の周波数帯域においてインピーダンス特性が安定した積層型誘電体フィルタを得ることができる。
【００２３】
また、本発明の積層型誘電体フィルタによれば、第１内部電極における第１の電流経路と第２の電流経路とは、互いに逆方向に電流が流れることとなって、それぞれの電流経路を流れる電流によって誘起される磁界の方向が互いに逆向きになる。そのため、それらの磁界が互いに打ち消し合うこととなる。その結果、第１の電流経路のインダクタンスおよび第２の電流経路のインダクタンスが小さくなり、積層型誘電体フィルタの低ＥＳＬ化を図ることができる。
【００２４】
本発明の複合型積層型誘電体フィルタによれば、第３外部電極および第４外部電極の合計数が奇数である４つの本発明の積層型誘電体フィルタを、１つの角部同士を突き合わせるように配置して、隣り合う１つの角部の間で対向する第１外部電極および第２外部電極を接続したことから、複合型積層型誘電体フィルタ全体の４つの側面は、４つの積層型誘電体フィルタの第３側面および第４側面で形成されることとなる。従って、それぞれの積層型誘電体フィルタの第３側面および第４側面に形成された第３外部電極および第４外部電極が、複合型積層型誘電体フィルタ全体の４つの側面に配置されることとなる。その結果、複合型積層型誘電体フィルタの４つ全ての側面に第３外部電極および第４外部電極が形成されているものとなるので、複合型積層型誘電体フィルタの出力を、側面から取り出すことが容易になる。従って、複合型積層型誘電体フィルタからの出力を、その側面に対応するようにＩＣチップ等の電子部品の下面の周縁部に配置されている多数の端子に接続することが容易となる。
【００２５】
また、本発明の複合型積層型誘電体フィルタによれば、第３外部電極および第４外部電極と、ＩＣチップ等の電子部品の端子との間隔を、両者が互いに対応するように配置することによって小さくできるので、第３外部電極および第４外部電極と電子部品の端子とを接続するための配線の長さを短くすることによって配線のインダクタンスを小さくすることができる。その結果、複合型積層型誘電体フィルタおよび配線の低ＥＳＬ化を図ることが可能となる。
【００２６】
従って、本発明の複合型積層型誘電体フィルタによれば、複合型積層型誘電体フィルタおよび電子部品が実装される実装基板の省スペース化を可能とし、複合型積層型誘電体フィルタと電子部品の端子との電気的な接続が容易であり、かつ、低ＥＳＬ化の要求も満たすことが可能な複合型積層型誘電体フィルタを提供することができる。
【図面の簡単な説明】
【００２７】
【図１】（ａ）は本発明の積層型誘電体フィルタの実施の形態の一例を示す外観斜視図であり、（ｂ）は（ａ）の積層型誘電体フィルタを上方から見た平面図であり、（ｃ）は（ａ）および（ｂ）のＸ−Ｘ線における断面図である。
【図２】（ａ）は図１に示す積層型誘電体フィルタの第１内部電極が形成された誘電体層を上方から見た平面図であり、（ｂ）は図１に示す積層型誘電体フィルタの第２内部電極が形成された誘電体層を上方から見た平面図である。
【図３】図２（ａ）および（ｂ）に示す第１内部電極および第２内部電極における第１の電流経路Ｒ１および第２の電流経路Ｒ２における等価回路図である。
【図４】本発明の複合型積層型誘電体フィルタの実施の形態の一例を示す、複合型積層型誘電体フィルタを上方から見た平面図である。
【図５】（ａ）は図４に示す各積層型誘電体フィルタの第１内部電極が形成された誘電体層を上方から見た平面図であり、（ｂ）は図４に示す各積層型誘電体フィルタの第２内部電極が形成された誘電体層を上方から見た平面図である。
【図６】本発明の複合型積層型誘電体フィルタが実装された電子装置の一例を示す断面図である。
【図７】本発明の積層型誘電体フィルタの実施の形態の他の例を示す、積層型誘電体フィルタを上方から見た平面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の積層型誘電体フィルタの実施の形態の例を、添付の図面を参照しつつ詳細に説明する。
【００２９】
図１（ａ）は本発明の積層型誘電体フィルタの実施の形態の一例を示す外観斜視図であり、図１（ｂ）は図１（ａ）の積層型誘電体フィルタを上方から見た平面図であり、図１（ｃ）は図１（ａ）および（ｂ）のＸ−Ｘ線における断面図である。また、図２（ａ）は図１に示す積層型誘電体フィルタの第１内部電極が形成された誘電体層を上方から見た平面図であり、図２（ｂ）は図１に示す積層型誘電体フィルタの第２内部電極が形成された誘電体層を上方から見た平面図である。
【００３０】
本例の積層型誘電体フィルタ１は、複数の誘電体層２が積層されて成る、１つの角部３の両側に位置する第１側面Ｓ１および第２側面Ｓ２、第１側面Ｓ１の反対側に位置する第３側面Ｓ３、ならびに第２側面Ｓ２の反対側に位置する第４側面Ｓ４を有している直方体状の積層体４と、積層体４の誘電体層２間に交互に複数形成された第１内部電極５および第２内部電極６と、第１側面Ｓ１および第２側面Ｓ２における角部３の近傍に、それぞれ積層体４の積層方向に帯状に形成された第１外部電極７および第２外部電極８と、第３側面Ｓ３および第４側面Ｓ４にそれぞれ積層体４の積層方向に帯状に形成され、交互に複数配置された、第１外部電極７と同じ極性である第３外部電極９および第２外部電極８と同じ極性である第４外部電極10と、第１内部電極５から第１側面Ｓ１に引き出されて第１外部電極７に接続されている第１引出部11と、第２内部電極６から第２側面Ｓ２に引き出されて第２外部電極８に接続されている第２引出部12と、第１内部電極５から第３側面Ｓ３および第４側面Ｓ４に引き出されてそれぞれ第３外部電極９に接続されている第３引出部13と、第２内部電極６から第３引出部13とは上面視で互いに重ならないように第３側面Ｓ３および第４側面Ｓ４に引き出されてそれぞれ第４外部電極10に接続されている第４引出部14とを具備している。
【００３１】
このような構成により、第１内部電極５における第１引出部11から第３引出部13への電流経路（第１の電流経路）と、第２内部電極６における第２引出部12から第４引出部14への電流経路（第２の電流経路）との間に、それらの電流経路に並列に分布定数的に挿入された多数の静電容量から構成された分布定数回路が形成される。その結果、積層型誘電体フィルタ１の周波数−インピーダンス特性（横軸に周波数、縦軸にインピーダンスの絶対値をとったときのグラフにおけるインピーダンス特性）は共振点を有さなくなる。従って、積層型誘電体フィルタ１の周波数−インピーダンス特性と、この積層型誘電体フィルタ１が接続される電子部品の周波数−インピーダンス特性とが影響し合って、積層型誘電体フィルタ１および電子部品の周波数−インピーダンス特性が反共振点を生じなくなる。その結果、広範囲の周波数帯域において特性が安定した積層型誘電体フィルタ１を得ることができる。
【００３２】
また、第１内部電極５における第１の電流経路と、第２内部電極６における第２の電流経路とは、互いに逆方向に電流が流れることとなって、それぞれの電流経路を流れる電流によって誘起される磁界の方向が互いに逆向きになる。そのため、それらの磁界が互いに打ち消し合う。その結果、第１の電流経路のインダクタンスおよび第２の電流経路のインダクタンスが小さくなり、積層型誘電体フィルタ１の低ＥＳＬ化を図ることができる。
【００３３】
さらに、積層体４の側面に複数の第３外部電極９および第４外部電極10を形成した場合であれば、１つの積層型誘電体フィルタ１によって複数の出力を取り出すことができるので、回路の高密度化を図ってコストを抑制することが可能となる。
【００３４】
積層体４は、１層当たり１〜５μｍの厚みに形成された矩形状の複数の誘電体層２を、例えば20〜400層積層して成る直方体状の誘電体ブロックである。
【００３５】
また、積層体４は、１つの角部３の両側に位置する第１側面Ｓ１および第２側面Ｓ２、第１側面Ｓ１の反対側に位置する第３側面Ｓ３、ならびに第２側面Ｓ２の反対側に位置する第４側面Ｓ４を有しているものである。
【００３６】
また、積層体４の寸法は、図１（ｂ）における積層型誘電体フィルタ１の上下方向を縦とし、図１（ｂ）における積層型誘電体フィルタ１の左右方向を横とした場合に、例えば、縦が４〜６ｍｍ程度で、横が４〜６ｍｍ程度である。
【００３７】
誘電体層２の材料としては、例えば、チタン酸バリウム，チタン酸カルシウム，チタン酸ストロンチウム等の比較的誘電率が高いセラミックスを主成分とする誘電体材料を用いる。
【００３８】
第１内部電極５および第２内部電極６は、積層体４の誘電体層２間に積層方向に交互に、10〜200層ずつ形成されている。これら第１内部電極５および第２内部電極６の材料としては、例えばニッケル，銅，銀またはパラジウム等の金属を主成分とする導体材料が用いられ、0.5〜２μｍの厚みでそれぞれ形成されている。
【００３９】
また、第１内部電極５および第２内部電極６の寸法は、図１（ｂ）における積層型誘電体フィルタ１の上下方向を縦とし、図１（ｂ）における積層型誘電体フィルタ１の左右方向を横とした場合に、例えば、縦が3.8〜5.8ｍｍ程度で、横が3.8〜5.8ｍｍ程度である。
【００４０】
また、第１内部電極５および第２内部電極６の縦および横の寸法は、誘電体層２の寸法より小さいものとする。これによって、第１内部電極５および第２内部電極６は、積層体４の側面に露出しないので、外部との絶縁性を保つことができる。第１内部電極５および第２内部電極６と誘電体層２との寸法差は、例えば、縦および横でそれぞれ0.2〜0.6ｍｍ程度である。
【００４１】
第１外部電極７および第２外部電極８は、第１側面Ｓ１および第２側面Ｓ２における角部３の近傍に、それぞれ積層体４の積層方向に帯状に形成されている。
【００４２】
これら第１外部電極７および第２外部電極８は、図２（ａ）および（ｂ）に示すように、それぞれ第１内部電極５および第２内部電極６に接続されている。これらの第１外部電極７および第２外部電極８は、積層型誘電体フィルタ１に電流を入力するための入力端子として機能する。
【００４３】
また、これら第１外部電極７および第２外部電極８の材料としては、例えばニッケル，銅，銀またはパラジウム等の金属を主成分とする導体材料が用いられ、５〜20μｍの厚みでそれぞれ形成されている。
【００４４】
また、第１外部電極７および第２外部電極８の位置は、第１側面Ｓ１および第２側面Ｓ２において、角部３から0.1〜0.3ｍｍ程度離れており、寸法は積層体４の積層方向に0.49〜0.52ｍｍ程度であり、幅が0.1〜0.3ｍｍ程度である。
【００４５】
第３外部電極９および第４外部電極10は、第３側面Ｓ３および第４側面Ｓ４にそれぞれ積層体４の積層方向に帯状に形成され、交互に複数配置されており、第３外部電極９は第１外部電極７と同じ極性であり、第４外部電極10は第２外部電極８と同じ極性である。
【００４６】
図２（ａ）および（ｂ）に示すように、第３外部電極９および第４外部電極10は、それぞれ第１内部電極５および第２内部電極６に接続されている。これらの第３外部電極９および第４外部電極10は、外部の回路に電気的に接続するための端子電極である。
【００４７】
これら第３外部電極９および第４外部電極10の材料としては、例えばニッケル，銅，銀またはパラジウム等の金属を主成分とする導体材料が用いられ、５〜20μｍの厚みでそれぞれ形成されている。
【００４８】
また、第３外部電極９および第４外部電極10の相互の位置関係は、図１（ｂ）に示す通り、第３外部電極９および第４外部電極10が上面視で交互に形成されている。具体的に、第３外部電極９および第４外部電極10との間隔は、例えば、上面視で0.1〜0.3ｍｍ程度である。
【００４９】
このとき、積層方向に交互に積層された第１内部電極５および第２内部電極６をそれぞれ陽極側電極および陰極側電極とすることにより、第３外部電極９および第４外部電極10には互いに逆向きの電流が流れる。従って、この逆向きの電流経路が上面視で所定の間隔をもって近接していることにより、分布定数回路が形成され、積層型誘電体フィルタ１の低ＥＳＬ化を図ることができるので好ましい。
【００５０】
また、第３外部電極９および第４外部電極10の数は、４つずつ合計で８つ以上あることが好ましい。例えば、図１（ｂ）に示した通り、第３外部電極９および第４外部電極10が、例えば４つずつ交互に形成されている場合には、それらにより４つの分布定数回路を形成できるので、多数の端子を有する電子部品に対して、１つまたは少数の積層型誘電体フィルタ１で対応できるので好ましい。従って、この場合には１つの電子部品に対して多くの積層型誘電体フィルタ１を設置する必要がないため、電子部品および積層型誘電体フィルタ１を有する電子装置が大幅に小型化される。
【００５１】
第１引出部11は、第１内部電極５から第１側面Ｓ１側に引き出されて第１外部電極７に接続されている。図２（ａ）に示す例においては、第１内部電極５は、第１側面Ｓ１側に１つの第１引出部11が形成されている。
【００５２】
第３引出部13は、第１内部電極５から第３側面Ｓ３側および第４側面Ｓ４側に引き出されてそれぞれ第３外部電極９に接続されている。図２（ａ）に示す例においては、第１内部電極５は、第３側面Ｓ３側および第４側面Ｓ４側にそれぞれ２つずつ合計４つの第３引出部13が形成されている。
【００５３】
第１引出部11および第３引出部13は、第１内部電極５から積層体４の側面までの長さが、例えば、0.1〜0.3ｍｍ程度で、幅が0.1〜0.4ｍｍ程度である。
【００５４】
第２引出部12は、第２内部電極６から第２側面Ｓ２側に引き出されて第２外部電極８に接続されている。図２（ｂ）に示す例においては、第２内部電極６は、第２側面Ｓ２側に１つの第２引出部12が形成されている。
【００５５】
第４引出部14は、第２内部電極６から第３引出部13とは上面視で互いに重ならないように第３側面Ｓ３および第４側面Ｓ４に引き出されてそれぞれ第４外部電極10に接続されている。図２（ｂ）に示す例においては、第２内部電極６は、第３側面Ｓ３側および第４側面Ｓ４側にそれぞれ２つずつ合計４つの第４引出部14が形成されている。
【００５６】
第２引出部12および第４引出部14は、第２内部電極６から積層体４の側面までの長さが、例えば、0.1〜0.3ｍｍ程度で、幅が0.1〜0.4ｍｍ程度である。
【００５７】
また、第３引出部13および第４引出部14の第１内部電極５および第２内部電極６における数および位置は、第３外部電極９および第４外部電極10の数および位置に対応している。
【００５８】
ここで、図２（ａ）および（ｂ）に示すように、第３引出部13および第４引出部14は、上面視で互いに重ならないように形成されているので、両者に接続されている第３外部電極９および第４外部電極10も当然に、上面視で互いに重ならないように形成されている。具体的には、第３外部電極９および第４外部電極10は、上面視で交互に配置されるように積層体４の側面に形成されている。
【００５９】
なお、図２（ａ）および（ｂ）に示すように、第１内部電極５および第２内部電極６の縦および横の寸法は、誘電体層２の寸法より小さく設定してある。つまり、第１内部電極５および第２内部電極６と積層体４の側面との間には導体非形成領域を設けてあり、その導体非形成領域を横切る第１引出部11〜第４引出部14によって第１内部電極５および第２内部電極６が積層体４の各側面へ引き出されている。
【００６０】
このような構成によって、第１内部電極５は、第１外部電極７および第３外部電極９とは電気的に接続されるが、第２外部電極８および第４外部電極10とは積層体４の側面において電気的に絶縁されることになる。また、第２内部電極６は、第２外部電極８および第４外部電極10とは電気的に接続されるが、第１外部電極７および第３外部電極９とは積層体４の側面において電気的に絶縁されることになる。
【００６１】
本例の積層型誘電体フィルタ１の第１内部電極５および第２内部電極６を、図２（ａ）および（ｂ）に示すような構成とすることにより、以下の効果を奏する。
【００６２】
第１引出部11（11Ａ）と第３引出部13（13Ａ）との間の電流経路（第１の電流経路Ｒ１）と、第２引出部12（12Ａ）と第４引出部14（14Ａ）との間の電流経路（第２の電流経路Ｒ２）との間に、それらの電流経路Ｒ１，Ｒ２に並列に分布定数的に挿入された多数の静電容量から構成された分布定数回路が形成される。その結果、積層型誘電体フィルタ１の周波数−インピーダンス特性が固有の共振点を有しなくなる。従って、例えば、本例の積層型誘電体フィルタ１がデジタル機器等に用いられる電子部品の信号ライン上に配置されて使用された場合には、積層型誘電体フィルタ１の周波数−インピーダンス特性が電子部品の周波数−インピーダンス特性の固有の共振点と影響し合わないので、積層型誘電体フィルタ１および電子部品の周波数−インピーダンス特性に反共振点が生じない。その結果、予め設計した値の電流を電子部品に供給することができる。
【００６３】
また、第１内部電極５および第２内部電極６をそれぞれ陽極側電極および陰極側電極とした場合には、第３外部電極９および第４外部電極10には互いに逆向きの電流が流れるので、電流経路Ｒ１，Ｒ２を流れる電流によって誘起される磁界の方向は互いに逆向きになる。従って、そのような電流経路Ｒ１，Ｒ２同士が近接している場合には、電流経路Ｒ１，Ｒ２に生じた磁界が互いに打ち消し合う。その結果、第１の電流経路Ｒ１のインダクタンスおよび第２電流経路Ｒ２のインダクタンスが小さくなり、積層型誘電体フィルタ１の低ＥＳＬ化を図ることができる。
【００６４】
次に、分布定数回路が形成されるメカニズムについて、図３を用いて以下に示す。図３は、図２（ａ）および（ｂ）に示す第１内部電極５および第２内部電極６における第１の電流経路Ｒ１および第２の電流経路Ｒ２における等価回路図である。
【００６５】
図３に示されるように、第１の電流経路Ｒ１および第２の電流経路Ｒ２の間には複数の静電容量が形成される。また、それぞれの容量の大きさは互いに異なっている。その理由を以下に示す。
【００６６】
図２（ａ）および（ｂ）に示すように、第１の電流経路Ｒ１および第２の電流経路Ｒ２は、上面視で互いに重ならない。従って、第１の電流経路Ｒ１および第２の電流経路Ｒ２の上面視における間隔は、第１内部電極５および第２内部電極６の角部３側から第３側面Ｓ３側および第４側面Ｓ４側に移動するに伴い、連続的に変化している。従って、第１の電流経路Ｒ１および第２の電流経路Ｒ２の間に生じる容量の大きさも、第１内部電極５および第２内部電極６の角部３側から第３側面Ｓ３側および第４側面Ｓ４側に移動するに伴い、連続的に変化する。
【００６７】
そのように、大きさがそれぞれ異なる複数の容量が、第１の電流経路Ｒ１および第２の電流経路Ｒ２の間に並列に形成されているものとなっており、これら複数の容量の周波数−インピーダンス特性が結合すると、固有の共振点を有さない周波数−インピーダンス特性となる。
【００６８】
なお、以上の説明は、図２（ａ）および（ｂ）に示した例について、第１引出部11（11Ａ）と第３引出部13（13Ａ）との間の電流経路（第１の電流経路Ｒ１）と、第２引出部12（12Ａ）と第４引出部14（14Ａ）との間の電流経路（第２の電流経路Ｒ２）との間についてしたものであるが、他の引出部との間の電流経路についても同様である。
【００６９】
また、積層型誘電体フィルタ１は、図４に示すように組み合わせることにより、複合型積層型誘電体フィルタ21として使用するのが好ましい。図４は、本発明の複合型積層型誘電体フィルタ21の実施の形態の一例を示す、複合型積層型誘電体フィルタ21を上方から見た平面図である。なお、図４において図１（ｂ）と同様の箇所には同じ符号を付してある。
【００７０】
図４に示す例において、複合型積層型誘電体フィルタ21は、第３外部電極９および第４外部電極10の合計数が奇数である４つの本発明の積層型誘電体フィルタ１を、１つの角部３同士を突き合わせるように配置して、隣り合う１つの角部３の間で対向する第１外部電極７および第２外部電極８を接続させている。
【００７１】
これによって、同一の構成の積層型誘電体フィルタ１を４つ準備することで、第３外部電極９および第４外部電極10が、陽極および陰極と交互に配置された複合型積層型誘電体フィルタ21を得ることができる。
【００７２】
また、第３外部電極９および第４外部電極10が、陽極および陰極と交互になるように配置されている場合には、隣り合う積層型誘電体フィルタ１同士の境界においても、それぞれ逆向きの電流が流れている電流経路が近接する。従って、それぞれの電流経路で生じる磁界の方向は互いに逆向きになる。従って、それぞれの電流経路で生じた磁界は互いに打ち消し合う。その結果、一方の積層型誘電体フィルタ１の電流経路のインダクタンスおよび他方の積層型誘電体フィルタ１の電流経路のインダクタンスが小さくなり、複合型積層型誘電体フィルタ21の低ＥＳＬ化を図ることができる。
【００７３】
また、一般的に使用されているＩＣチップ等の電子部品は、下面の周縁部に複数の接続端子が形成されており、それらの接続端子は陽極および陰極が交互に配置されている。従って、本例の複合型積層型誘電体フィルタ21の第３外部電極９および第４外部電極10における陽極および陰極の並びは、そのようなＩＣチップの接続端子の陽極および陰極の並びと対応しやすいので、接続が容易となる。
【００７４】
ここで、同一の構成の積層型誘電体フィルタ１を４つ準備することで、第３外部電極９および第４外部電極10が陽極および陰極と交互に配置された複合型積層型誘電体フィルタ21を得ることができるという効果について、図４ならびに図５（ａ）および（ｂ）を参照して以下に仕組みを説明する。
【００７５】
なお、図５（ａ）は図４に示す各積層型誘電体フィルタ１の第１内部電極５が形成された誘電体層２を上方から見た平面図であり、図５（ｂ）は図４に示す各積層型誘電体フィルタ１の第２内部電極６が形成された誘電体層２を上方から見た平面図である。ここでは、図４における、一方の積層型誘電体フィルタＡおよび他方の積層型誘電体フィルタＢの関係を例にとって説明する。
【００７６】
図４に示すように、積層型誘電体フィルタＡの第１外部電極７が、積層型誘電体フィルタＢの第２外部電極８に接続されている。ここで、積層型誘電体フィルタＡの第１外部電極７および積層型誘電体フィルタＢの第２外部電極８に外部から正電流を入力した場合には、図５（ａ）および（ｂ）に示す例より、積層型誘電体フィルタＡの第１内部電極５および積層型誘電体フィルタＢの第２内部電極６が陽極側電極となる。
【００７７】
従って、図５（ａ）および（ｂ）に示す例より、積層型誘電体フィルタＡにおいては、第１内部電極５と接続されている第３外部電極９が陽極となり、積層型誘電体フィルタＢにおいては、第２内部電極６と接続されている第４外部電極10が陽極となる。
【００７８】
また、図４に示す例の複合型積層型誘電体フィルタ21における、積層型誘電体フィルタＡおよび積層型誘電体フィルタＢに相当する部分においては、積層型誘電体フィルタＡの第３外部電極９および積層型誘電体フィルタＢの第４外部電極10が１つおきに配置されている。
【００７９】
従って、陽極である積層型誘電体フィルタＡの第３外部電極９および積層型誘電体フィルタＢの第４外部電極10は、陰極である積層型誘電体フィルタＡの第４外部電極10および積層型誘電体フィルタＢの第３外部電極９と交互に並ぶこととなる。
【００８０】
その結果、積層型誘電体フィルタＡおよび積層型誘電体フィルタＢにおける第３側面Ｓ３および第４側面Ｓ４において、第３外部電極９および第４外部電極10が、陽極および陰極が交互になるように配置されることとなる。
【００８１】
そして、図４に示す例における積層型誘電体フィルタＣおよび積層型誘電体フィルタＤとなる、２つの積層型誘電体フィルタ１をもう１組準備して、合計４つの積層型誘電体フィルタ１を前述したように１つの角部３同士を突き合わせるように配置すれば、同一の構成の積層型誘電体フィルタ１を４つ準備することで、第３外部電極９および第４外部電極10が陽極および陰極と交互に配置された複合型積層型誘電体フィルタ21を得ることができる。
【００８２】
なお、この場合には、積層型誘電体フィルタＡおよび積層型誘電体フィルタＢを接続している第１外部電極７および第２外部電極８と、積層型誘電体フィルタＣおよび積層型誘電体フィルタＤを接続している第１外部電極７および第２外部電極８とは同電位である。一方、積層型誘電体フィルタＢおよび積層型誘電体フィルタＣを接続している第１外部電極７および第２外部電極８と、積層型誘電体フィルタＡおよび積層型誘電体フィルタＤを接続している第１外部電極７および第２外部電極８とについても同電位であるようにする。
【００８３】
また、積層型誘電体フィルタＡおよび積層型誘電体フィルタＢ，積層型誘電体フィルタＣおよび積層型誘電体フィルタＤを接続している第１外部電極７および第２外部電極８と、積層型誘電体フィルタＢおよび積層型誘電体フィルタＣ，積層型誘電体フィルタＡおよび積層型誘電体フィルタＤを接続している第１外部電極７および第２外部電極８とは、互いに逆電位であるものとする。
【００８４】
次に、本例の複合型積層型誘電体フィルタ21が実装された電子装置20の一例を図６に示す。図６は電子装置20の断面図である。
【００８５】
図６において、下面の周縁部に接続のための複数の端子16を有している電子部品としてのＩＣチップ15が、複数の端子16を介して実装基板17に実装されており、実装基板17の上面とＩＣチップ15の下面との間でＩＣチップ15の端子16が存在しない空間に、複合型積層型誘電体フィルタ21が設置されている。また、陽極側電源18および陰極側電源19が、それぞれ各積層型誘電体フィルタ１の第１外部電極７および第２外部電極８に接続されている。また、各積層型誘電体フィルタ１の第３外部電極９および第４外部電極10が、それぞれＩＣチップ15の端子16に接続されている。
【００８６】
なお、図６に示すように、陽極側電源18および陰極側電源19と、第１外部電極７および第２外部電極８との接続は、実装基板17の内部の配線を経由して行なわれる。また、同様に、第３外部電極９および第４外部電極10とＩＣチップ15の端子16との接続も、実装基板17の内部の配線を経由して行なわれる。これらの配線は、実装基板17の表面上に形成された配線であってもよい。
【００８７】
図６に示す例のような電子装置20に本例の複合型積層型誘電体フィルタ21を使用した場合には、複合型積層型誘電体フィルタ21全体の４つの側面は、４つの各積層型誘電体フィルタ１の第３側面Ｓ３および第４側面Ｓ４で形成されることとなる。従って、それぞれの積層型誘電体フィルタ１の第３側面Ｓ３および第４側面Ｓ４に形成された第３外部電極９および第４外部電極10が、複合型積層型誘電体フィルタ21全体の４つの側面に配置されることとなる。その結果、複合型積層型誘電体フィルタ21の４つ全ての側面に第３外部電極９および第４外部電極10が形成されているので、複合型積層型誘電体フィルタ21の出力を側面から取り出すことが容易になる。つまり、ＩＣチップ15等の電子部品の多数の端子16の配置を、複合型積層型誘電体フィルタ21の側面に対応させやすくなる。従って、ＩＣチップ15等の電子部品の多数の端子16が、ＩＣチップ15等の下面の周縁部のどの位置にあったとしても、複合型積層型誘電体フィルタ21からの出力と電子部品の端子16とを容易に接続できることとなる。
【００８８】
また、第３外部電極９および第４外部電極10とＩＣチップ15等の電子部品の端子16との間隔を、両者が互いに対応するように配置することによって小さくできるので、第３外部電極９および第４外部電極10と電子部品の端子16とを接続するための配線の長さを短くすることによって、配線のインダクタンスを小さくすることができる。
【００８９】
また、複合型積層型誘電体フィルタ21は、実装基板17の上面とＩＣチップ15の下面との間の空間で、複合型積層型誘電体フィルタ21が実装基板17に実装されるので、実装基板17上の省スペース化を可能とすることができる。
【００９０】
次に、本例の複合型積層型誘電体フィルタ21の他の実施例を以下に示す。
【００９１】
本発明の複合型積層型誘電体フィルタ21は、下面側にキャビティを有しており、上面側にＩＣチップ15が実装される配線基板を実装基板17に実装し、そのキャビティ内に実装してもよい。この構成によれば、複合型積層型誘電体フィルタ21の第３外部電極９および第４外部電極10から導出された配線を、配線基板内でＩＣチップ15の端子16に対応する位置となるように展開して調整することができる。従って、複合型積層型誘電体フィルタ21の出力を配線基板の上面側から導出して、ＩＣチップ15の端子16に容易に接続することができる。
【００９２】
次に、複合型積層型誘電体フィルタ21を実装基板17に実装し、ＩＣチップ15の端子16と接続させる場合について、より詳細に説明する。
【００９３】
まず、ＩＣチップ15の下面の周縁部に形成されている複数の端子16の数は、一般的に約100〜1500個程度である。また、これら複数の端子16が配置された辺を有する四角形状を仮定した場合に、複数の四角形状に配置された端子16が同心状の配置となるように、複数の端子16がＩＣチップ15の下面の周縁部に配置される。なお、図６に示す例からも明らかなように、本例の複合型積層型誘電体フィルタ21は、前述した、複数の四角形状から成る同心形状の中心部付近の、端子16が形成されていない領域に配置されるものである。つまり、ＩＣチップ15の下面の周縁部において、本例の複合型積層型誘電体フィルタ21の周辺に、同心状の四角形状が複数配置されるように端子16が形成されている状態を意味する。
【００９４】
また、複合型積層型誘電体フィルタ21を構成する各積層型誘電体フィルタ１の第３外部電極９および第４外部電極10は、それぞれ複数の端子16に接続されるものである。従って、複数の端子16がＩＣチップ15の下面に前述したように配置されている場合には、複合型積層型誘電体フィルタ21全体の角部３の近傍に形成されている第３外部電極９または第４外部電極10ほど、より多くの、ＩＣチップ15の端子16に接続されなければならない。
【００９５】
ここで、第３外部電極９および第４外部電極10は、第３側面Ｓ３および第４側面Ｓ４に形成されるものである。従って、第３外部電極９および第４外部電極10は、第３側面Ｓ３または第４側面Ｓ４のいずれかの面に形成されていればよい。
【００９６】
ここで、図４ならびに図５（ａ）および（ｂ）に示すように、第３外部電極９は、第３側面Ｓ３および第４側面Ｓ４の間の角部３に形成されていることが好ましい。なお、ここで示す例以外に、第４外部電極10が第３側面Ｓ３および第４側面Ｓ４の間の角部（符号なし）に形成されていても同様に好ましい。
【００９７】
このような構成の場合には、第３側面Ｓ３および第４側面Ｓ４の間の角部に形成されている第３外部電極９または第４外部電極10を、多くのＩＣチップ15の端子16に接続させることができる。従って、複合型積層型誘電体フィルタ21にＩＣチップ15等の電子部品を容易に接続できるので好ましい。
【００９８】
また、第３側面Ｓ３および第４側面Ｓ４の間の角部にある第３外部電極９または第４外部電極10からＩＣチップ15の端子16に接続される方が、角部でない第３側面Ｓ３および第４側面Ｓ４に形成され、角部から最も近い第３外部電極９および第４外部電極10からＩＣチップ15の端子16に接続される場合と比較して、第３外部電極９または第４外部電極10と電子部品の端子16とを接続するための配線の長さを短くできるので、配線のインダクタンスを小さくすることができて好ましい。
【００９９】
また、第３外部電極９または第４外部電極10を角部に形成することにより、第３外部電極９および第４外部電極10の端子間距離を均等にしやすくなる。従って、第１内部電極５における第３引出部13同士および第２内部電極６における第４引出部14同士の距離を均等にしやすくなる。その結果、第１内部電極５および第２内部電極６における電流分布を均一にすることができ、インダクタンスを小さくすることができるので好ましい。
【実施例】
【０１００】
本発明の複合型積層型誘電体フィルタの実施例を以下に説明する。
【０１０１】
まず、以下に本発明の複合型積層型誘電体フィルタを形成する例として、図７に示すような積層型誘電体フィルタ１の例を用いた場合について説明する。図７は、本発明の積層型誘電体フィルタの実施の形態の他の例を示す、積層型誘電体フィルタを上方から見た平面図である。
【０１０２】
始めに、チタン酸バリウムを主成分とする強誘電体セラミックスから成り、厚みが1.5μｍの長方形状の誘電体層２を200層積層し、その上下両面側に誘電体層２のみから成る層を積層したものとなるようにセラミックグリーンシートを積層することによって、積層体４となる積層成形体を形成した。その寸法は、焼成後の積層体４の寸法が、図１（ｂ）における積層型誘電体フィルタ１の上下方向を縦とし、図１（ｂ）における積層型誘電体フィルタ１の左右方向を横とし、図１（ｃ）における積層型誘電体フィルタ１の上下方向を高さとした場合に、縦が５ｍｍ、横が５ｍｍ、高さが0.5ｍｍとなるようにした。
【０１０３】
このとき、積層体４の誘電体層２間には、ニッケルが主成分であり、厚さがそれぞれ１μｍの第１内部電極５および第２内部電極６が、100層ずつ積層方向に交互に形成されるように、セラミックグリーンシートに導体ペーストを所定のパターンで印刷した。
【０１０４】
次に、この積層成形体を1250℃の温度で焼成して、誘電体層２，第１内部電極５および第２内部電極６から成る積層体４を得た。
【０１０５】
次に、焼成後の積層体４に、端子電極となる、銅が主成分である導体ペーストを塗布して焼成して、積層体４の第１側面Ｓ１および第２側面Ｓ２に１個ずつ、厚さが５μｍの第１外部電極７および第２外部電極８を積層方向に帯状に形成した。これら第１外部電極７および第２外部電極８の位置は、第１側面Ｓ１および第２側面Ｓ２において、角部３から0.3ｍｍ離れており、寸法は積層体４の積層方向に0.5ｍｍであり、幅が0.3ｍｍであるものとした。
【０１０６】
また、同様に、積層体４の第３側面Ｓ３および第４側面Ｓ４に合計19個の、銅が主成分であり厚さが５μｍの第３外部電極９および第４外部電極10を形成した。ここで、第３外部電極９は第３側面Ｓ３および第４側面Ｓ４にはそれぞれ４個ずつ形成し、第３側面Ｓ３および第４側面Ｓ４の間の角部３には１個形成されているものとした。また、第４外部電極10は、第３側面Ｓ３および第４側面Ｓ４にそれぞれ５個ずつ形成されるものとした。
【０１０７】
このとき、第３外部電極９および第４外部電極10は、それぞれが上面視で交互に位置するように積層体４の第３側面Ｓ３および第４側面Ｓ４に積層方向に帯状に形成した。第３外部電極９および第４外部電極10の間隔は上面視で0.2ｍｍであり、寸法は積層体４の積層方向に0.5ｍｍであり、幅が0.3ｍｍであるものとした。
【０１０８】
さらに、第１内部電極５には、第１側面Ｓ１側に１個の第１引出部11を形成し、第３側面Ｓ３側および第４側面Ｓ４側に４個ずつ、ならびに第３側面Ｓ３および第４側面Ｓ４の間の角部に対応する位置に１個、それぞれ第３引出部13を形成した。第１引出部11は第１外部電極７と接続し、第３引出部13は第３外部電極９と接続した。第１引出部11および第３引出部13の長さおよび幅は、それぞれ0.2ｍｍとした。
【０１０９】
また同様に、第２内部電極６には、第２側面Ｓ２側に第２引出部12を１個形成し、第３側面Ｓ３側および第４側面Ｓ４側に５個ずつ第４引出部14を形成した。第２引出部12は第２外部電極８と接続し、第４引出部14は第４外部電極10と接続とした。第２引出部12および第４引出部14の長さおよび幅は、それぞれ0.2ｍｍとした。
【０１１０】
また、第１内部電極５における第１引出部11および第３引出部13の位置は、第１外部電極７および第３外部電極９の位置に対応させた。
【０１１１】
また、同様に、第２内部電極６における第２引出部12および第４引出部14の位置も、第２外部電極８および第４外部電極10の位置に対応させた。
【０１１２】
このようにして得られた実施例の積層型誘電体フィルタ１において、インピーダンスは４ｍΩであり、静電容量は25μＦであった。
【０１１３】
次に、図４に示す例のような、本発明の複合型積層型誘電体フィルタ21の実施例を作製した。
【０１１４】
まず、前述の本発明の実施例の積層型誘電体フィルタ１を４個作製した。そして、これら４個の本発明の実施例の積層型誘電体フィルタ１をそれぞれの角部３同士を突き合わせるように配置して、隣り合う積層型誘電体フィルタ１の第１外部電極７および第２外部電極８をそれぞれ接続して、実施例の複合型積層型誘電体フィルタ21を作製した。
【０１１５】
次に、本発明の複合型積層型誘電体フィルタ21を、ＥＳＬ測定用の実装基板に実装した。このとき、ＥＳＬ測定用の実装基板内に形成された陽極側電源ラインおよび陰極側電源ラインを、第１外部電極７および第２外部電極８に接続した。なお、図４に示す例の複合型積層型誘電体フィルタ21における、積層型誘電体フィルタＡおよび積層型誘電体フィルタＣの第１内部電極５と、積層型誘電体フィルタＢおよび積層型誘電体フィルタＤの第２内部電極６とを陽極側電極とし、積層型誘電体フィルタＡおよび積層型誘電体フィルタＣの第２内部電極６と、積層型誘電体フィルタＢおよび積層型誘電体フィルタＤの第１内部電極５とを負極側電極とした。
【０１１６】
そして、本実施例の複合型積層型誘電体フィルタ21および配線を含む回路のＥＳＬの値を測定した。具体的には、この実施例の複合型積層型誘電体フィルタ21について、ＥＳＬの値を、測定装置（アジレント社製、製品名「4294」）を用いて測定した。その結果、実施例の複合型積層型誘電体フィルタ21においては、ＥＳＬの値が２ｐＨと低いものであった。
【０１１７】
この結果より、本発明の実施例の複合型積層型誘電体フィルタ21およびそれを構成する本発明の実施例の積層型誘電体フィルタ１は、第１内部電極５および第２内部電極６をそれぞれ陽極側電極および陰極側電極とした場合に、第１内部電極５における第１引出部11および第３引出部13の間の電流経路と第２内部電極６における第２引出部12および第４引出部14の間の電流経路とで互いに逆方向に電流が流れることから、それぞれの電流経路を流れる電流によって誘起される磁界が互いに打ち消し合い、その結果、各積層型誘電体フィルタ１の低ＥＳＬ化を達成することができ、それによって複合型積層型誘電体フィルタ21の低ＥＳＬ化を達成できることが分かった。
【符号の説明】
【０１１８】
１：積層型誘電体フィルタ
２：誘電体層
３：角部
４：積層体
５：第１内部電極
６：第２内部電極
７：第１外部電極
８：第２外部電極
９：第３外部電極
10：第４外部電極
11：第１引出部
12：第２引出部
13：第３引出部
14：第４引出部
15：ＩＣチップ
16：端子
17：実装基板
18：陽極側電源
19：陰極側電源
20：電子装置
21：複合型積層型誘電体フィルタ
Ｓ１：第１側面
Ｓ２：第２側面
Ｓ３：第３側面
Ｓ４：第４側面
Ａ〜Ｄ：積層型誘電体フィルタ
Ｒ１：第１の電流経路
Ｒ２：第２の電流経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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