(57)【要約】【課題】単独の動作モード信号で動作モードを切り替えるコンパレータ回路において、コンペアモードでコンパレータ回路の出力値が確定した後も、入力部から出力部に向けて不要な電流が流れてしまう。【解決手段】本発明の集積回路では、コンパレータ回路に、入力部および出力部の間の、リーク電流が通る電流パスに含まれるトランジスタを制御する論理回路を追加する。この論理回路は、動作モード信号と、コンパレータ回路の出力信号とを入力し、コンパレータ回路の出力信号が確定した後は電流パスを遮断状態にする。【選択図】図２
2011182134.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧群およびリファレンス電圧群の比較を行う比較部と、
前記比較部の後段に接続されて、前記比較の結果を示す比較結果信号群を出力する出力部と、
前記比較結果信号群が確定した際に、前記比較部および前記出力部の間の接続を遮断する制御部と
を具備する
集積回路。
【請求項２】
請求項１に記載の集積回路において、
前記制御部は前記比較部および前記出力部の間の接続を遮断し、かつ、前記出力部は内部状態を初期化する第１の動作モードと、
前記制御部は前記比較結果信号群が確定するまで前記比較部および前記出力部の間の接続を導通し、かつ、前記出力部は前記比較結果信号群を出力する第２の動作モードと
を有し、
前記第１および前記第２の動作モードを切り替える動作モード信号を入力する動作モード信号入力部
をさらに具備する
集積回路。
【請求項３】
請求項１または２に記載の集積回路において、
前記出力部は、
前記比較結果信号群が確定した際、前記比較結果信号群を保持する容量群
をさらに具備する
集積回路。
【請求項４】
請求項２または３に記載の集積回路において、
前記制御部は、
前記比較部および前記出力部の間に接続されたスイッチ部と、
前記スイッチ部の接続を制御する制御信号を、前記動作モード信号および前記比較結果信号群に基づいて生成する論理回路と
を具備する
集積回路。
【請求項５】
請求項４に記載の集積回路において、
前記比較部の前段に接続されて第１の電圧を供給する第１の電圧供給部と、
前記出力部の後段に接続されて第２の電圧を供給する第２の電圧供給部と
をさらに具備し、
前記比較部は、
前記入力電圧群を第１の電流群に変換する第１のトランジスタ群と、
前記リファレンス電圧群を第２の電流群に変換する第２のトランジスタ群と、
前記第１の電流群および前記第２の電流群の差分を増幅する第３のトランジスタ群と
を具備し、
前記スイッチ部は、
前記制御信号に応じて前記第３のトランジスタ群の出力および前記出力部を導通する第４のトランジスタ群
を具備し、
前記出力部は、
前記動作モード信号に応じて前記第４のトランジスタ群の出力を前記第２の電圧供給部に導通する第５のトランジスタ群
を具備する
集積回路。
【請求項６】
請求項５に記載の集積回路において、
前記入力電圧、前記リファレンス電圧および前記比較結果信号は差動型であって、
前記第１、第２、第３、第４および第５のトランジスタ群は、
２つのトランジスタ
をそれぞれ具備する
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に係り、特にコンパレータ回路を含む集積回路に係る。
【背景技術】
【０００２】
近年、環境問題がクローズアップされている。この観点からも、集積回路の消費電力を抑えることがますます重要になっている。
【０００３】
図１は、非特許文献１（Ｍ．  Ｏｒｔｍａｎｎｓ，  Ｆ．  Ｇｅｒｆｅｒｓ，  “Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ”，  ｐ１９８）に記載された、従来のコンパレータ回路の回路図の一例である。
【０００４】
図１の様なコンパレータ回路を含む集積回路の省電力化について考える。コンパレータ回路には、回路内部の電荷をグランドに落とすリセットモードと、複数の入力信号を比較してその結果を出力するコンペアモードとを有する。従来のコンパレータ回路には、コンペアモードにおいて出力信号の値が決定した後も流れ続けている電流がある。
【０００５】
図１のコンパレータ回路における構成要素について説明する。図１のコンパレータ回路は、電源ラインＶＤＤと、第１〜第１２のトランジスタＭ１〜Ｍ１２と、第１〜第４のノードｎｏｄｅ１〜ｎｏｄｅ４と、第１、第２のインバータＩ１、Ｉ２と、グランドＧＮＤ（ＧｒｏｕＮＤ）とを具備する。
【０００６】
第１〜第４、第７〜第１０のトランジスタＭ１〜Ｍ４、Ｍ７〜Ｍ１０は、ソース、ゲートおよびドレインをそれぞれ具備するｐチャネル型ＭＯＳ−ＦＥＴである。第５、第６、第１１、第１２のトランジスタＭ５、Ｍ６、Ｍ１１、Ｍ１２は、ソース、ゲートおよびドレインをそれぞれ具備するｎチャネル型ＭＯＳ−ＦＥＴである。
【０００７】
図１のコンパレータ回路における構成要素同士の接続関係について説明する。電源ラインは、第１〜第３および第７〜第９のトランジスタＭ１〜Ｍ３およびＭ７〜Ｍ９のそれぞれのソースに接続されている。第１〜第３のトランジスタＭ１〜Ｍ３のそれぞれのドレインと、第７のトランジスタＭ７のゲートと、第４のトランジスタＭ４のソースとは、第１のノードｎｏｄｅ１に接続されている。第７〜第９のトランジスタＭ７〜Ｍ９のそれぞれのドレインと、第３のトランジスタＭ３のゲートと、第１０のトランジスタＭ１０のソースとは、第３のノードｎｏｄｅ３に接続されている。第２のノードｎｏｄｅ２は、第４〜第６のトランジスタＭ４〜Ｍ６のドレインと、第１２のトランジスタＭ１２のゲートと、第１のインバータＩ１の入力部とに接続されている。第４のノードｎｏｄｅ４は、第１０〜第１２のトランジスタＭ１０〜Ｍ１２のドレインと、第６のトランジスタＭ６のゲートと、第２のインバータＩ２の入力部とに接続されている。第５、第６、第１１、第１２のトランジスタＭ５、Ｍ６、Ｍ１１、Ｍ１２のソースは、グランドＧＮＤに接地されている。
【０００８】
第１のトランジスタＭ１のゲートは、ｎ側差動リファレンス電圧Ｖｒｅｆｎを入力する。第９のトランジスタＭ９のゲートは、ｐ側差動リファレンス電圧Ｖｒｅｆｐを入力する。第２のトランジスタＭ２のゲートは、ｐ側差動入力電圧Ｖｉｎｐを入力する。第８のトランジスタＭ８のゲートは、ｎ側差動入力電圧Ｖｉｎｎを入力する。第４、第５、第１０、第１１のトランジスタＭ４、Ｍ５、Ｍ１０、Ｍ１１のゲートは、それぞれ動作モード信号φを入力する。第１のインバータＩ１は、ｐ側出力電圧Ｖｏｐを出力する。第２のインバータＩ２は、ｎ側出力電圧Ｖｏｎを出力する。
【０００９】
図１のコンパレータ回路における動作について説明する。図１のコンパレータは、リセットモードおよびコンペアモードの、２つの動作モードを有する。これらの動作モードは、動作モード信号φによって選択的に決定する。第４、第５、第１０、第１１のトランジスタＭ４、Ｍ５、Ｍ１０、Ｍ１１のゲートは、この動作モード信号φを入力する。φ＝Ｈ（Ｈｉｇｈ状態）のとき、コンパレータ回路はリセットモードで動作する。φ＝Ｌ（Ｌｏｗ状態）のとき、コンパレータ回路はコンペアモードで動作する。なお、動作モード信号φは、第４、第５、第１０、第１１のトランジスタＭ４、Ｍ５、Ｍ１０、Ｍ１１のゲートに同じクロック信号に合わせて印加される。
【００１０】
φ＝Ｈのリセットモードについて説明する。リセットモードでは、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４に蓄積された電荷が、第５、第１１のトランジスタＭ５、Ｍ１１を介してグランドに排出される。したがって、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４の電圧はいずれもＧＮＤに落ち、第１、第２のインバータＩ１、Ｉ２の出力はいずれもＨとなる。
【００１１】
φ＝Ｌのコンペアモードでは、第１〜第３のトランジスタＭ１〜Ｍ３から、第１のノードｎｏｄｅ１および第４のトランジスタＭ４を介して、第２のノードｎｏｄｅ２に向けて電流が流れ込む。同様に、第７〜第９のトランジスタＭ７〜Ｍ９から、第３のノードｎｏｄｅ３および第１０のトランジスタＭ１０を介して、第４のノードｎｏｄｅ４に向けて電流が流れ込む。その結果、第１〜第４のノードｎｏｄｅ１〜ｎｏｄｅ４の電圧は上昇する。
【００１２】
ここで、説明を簡単にするために、２つの差動リファレンス電圧がＶｒｅｆｐ＝Ｖｒｅｆｎの関係を満たすと仮定して説明を続ける。２つの差動入力電圧がＶｉｎｐ＞Ｖｉｎｎのとき、第２のノードｎｏｄｅ２に流れ込む電流よりも、第４のノードｎｏｄｅ４に流れ込む電流の方が多くなる。このとき、第２のノードｎｏｄｅ２の電圧の方が、第４のノードｎｏｄｅ４の電圧よりも、先に上昇する。その結果、第３のトランジスタＭ３はＯｆｆ状態となり、第２のノードｎｏｄｅ２に流れ込む電流が減る。その一方で、第６のトランジスタＭ６がＯＮ状態となり、Ｍ６のソース・ドレイン間を通る電流が増える。その結果、第２のノードｎｏｄｅ２の電圧は低下し、第７のトランジスタＭ７がＯＮ状態となり、第４のノードｎｏｄｅ４に流れ込む電流は増加し、第１２のトランジスタＭ１２がＯｆｆ状態となり、Ｍ１２のソース・ドレイン間を通る電流が減る。その結果、第２のノードｎｏｄｅ２の電圧はほぼグランドＧＮＤのレベルまで落ち、反対に、第４のノードｎｏｄｅ４の電圧はほぼ電圧ラインＶＤＤのレベルまで上昇する。最終的に、第１のインバータＩ１は出力電圧ＶｏｐとしてＨを出力し、第２のインバータＩ２は出力電圧ＶｏｎとしてＬを出力する。
【００１３】
なお、２つの差動リファレンス電圧がＶｒｅｆｐ≠Ｖｒｅｆｎの関係を満たす場合も、同様に考えることが出来る。
【００１４】
このように、図１のコンパレータ回路は、２つの差動入力電圧の差であるＶｉｎｐ−Ｖｉｎｎと、２つの差動リファレンス電圧の差であるＶｒｅｆｐ−Ｖｒｅｆｎとを比較して、その結果を２つの出力信号ＶｏｐおよびＶｏｎとして出力することが出来る。
【００１５】
また、上記に関連して、特許文献１（特開２００１−９４４２４号公報）には、Ａ／Ｄ変換器に関する記載が開示されている。Ａ／Ｄ変換器は、複数の比較器と、デジタル信号生成器とを備える。ここで、複数の比較器は、それぞれ異なる電圧レベルの基準電圧が設定され、該基準電圧とアナログ入力電圧とを比較して両電圧の差電圧に応じた信号を出力する。デジタル信号生成器は、これら比較器の出力に基づいて、アナログ入力電圧に対応するデジタル信号を生成する。複数の比較器のそれぞれは、第１の比較信号出力部と、第２の比較信号出力部とを備える。ここで、第１の比較信号出力部は、自己の基準電圧とアナログ入力電圧との差電圧に応じた第１の信号を出力する。第２の比較信号出力部は、自己の第１の比較信号出力部から出力された第１の信号と、自己の基準電圧に近接した基準電圧が設定された他の比較器内の第１の比較信号出力部から出力された第１の信号との間で平均化処理を行った結果に基づいて、自己の基準電圧とアナログ入力電圧との差電圧に応じた第２の信号を出力する。第２の比較信号出力部は、インピーダンス素子を用いることなく、平均化処理を行う。デジタル信号生成器は、第２の信号に基づいてアナログ入力電圧に対応するデジタル信号を生成する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００１−９４４２４号公報
【非特許文献】
【００１７】
【非特許文献１】Ｍ．  Ｏｒｔｍａｎｎｓ，  Ｆ．  Ｇｅｒｆｅｒｓ，  “Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ”，  ｐ１９８
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図１の例では、出力信号の値が決定した後も、Ｍ１〜Ｍ３からＭ４を介してＭ６に連なる経路で、不要な電流が流れ続けている。その原因は、電流のオン・オフを制御するトリガ信号として、動作モード信号φだけしか無いことにある。
【課題を解決するための手段】
【００１９】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の集積回路は、比較部（Ｍ１’、Ｍ２’、Ｍ３’、Ｍ７’、Ｍ８’、Ｍ９’）と、出力部（Ｍ５’、Ｍ６’、Ｍ１１’、Ｍ１２’、Ｉ１、Ｉ２）と、制御部（Ｍ４’、Ｍ１０’、Ｎ１）とを具備する。ここで、比較部（Ｍ１’、Ｍ２’、Ｍ３’、Ｍ７’、Ｍ８’、Ｍ９’）は、入力電圧群（Ｖｉｎｐ、Ｖｉｎｎ）およびリファレンス電圧群（Ｖｒｅｆｐ、Ｖｒｅｆｎ）の比較を行う。出力部（Ｍ５’、Ｍ６’、Ｍ１１’、Ｍ１２’、Ｉ１、Ｉ２）は、比較部（Ｍ１’、Ｍ２’、Ｍ３’、Ｍ７’、Ｍ８’、Ｍ９’）の後段に接続されて、比較の結果を示す比較結果信号群を出力する。制御部（Ｍ４’、Ｍ１０’、Ｎ１）は、比較結果信号群が確定した際に、比較部（Ｍ１’、Ｍ２’、Ｍ３’、Ｍ７’、Ｍ８’、Ｍ９’）および出力部（Ｍ５’、Ｍ６’、Ｍ１１’、Ｍ１２’、Ｉ１、Ｉ２）の間の接続を遮断する。
【発明の効果】
【００２１】
本発明の集積回路では、コンパレータ回路に、入力部および出力部の間の、電流が通る電流パスに含まれるトランジスタを制御する論理回路を追加する。この論理回路は、動作モード信号と、コンパレータ回路の出力信号とを入力し、コンパレータ回路の出力信号が確定した後は電流の電流パスを閉鎖状態にする。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来のコンパレータ回路の回路図の一例である。
【図２】図２は、本発明の第１の実施形態による集積回路における、コンパレータ回路の回路図である。
【図３】図３は、本発明の第１の実施形態による集積回路における、コンパレータ回路の電流削減の効果をシミュレーションした結果を示すグラフである。
【図４】図４は、本発明の第２の実施形態のコンパレータ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２３】
添付図面を参照して、本発明による集積回路を実施するための形態を以下に説明する。
【００２４】
（第１の実施形態）
図２は、本発明の第１の実施形態による集積回路における、コンパレータ回路の回路図である。なお、この回路図は、あくまでも一例であって、本発明のコンパレータ回路の構成を限定するものでは決して無い。
【００２５】
本実施形態のコンパレータ回路における構成要素について説明する。本実施形態のコンパレータ回路は、電源ラインＶＤＤと、第１〜第１２のトランジスタＭ１’〜Ｍ１２’と、第１〜第４のノードｎｏｄｅ１〜ｎｏｄｅ４と、第１、第２のインバータＩ１、Ｉ２と、論理回路Ｎ１と、グランドＧＮＤとを具備する。
【００２６】
第１〜第４、第７〜第１０のトランジスタＭ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’は、ソース、ゲートおよびドレインをそれぞれ具備するｐチャネル型ＭＯＳ−ＦＥＴである。第５、第６、第１１、第１２のトランジスタＭ５’、Ｍ６’、Ｍ１１’、Ｍ１２’は、ソース、ゲートおよびドレインをそれぞれ具備するｎチャネル型ＭＯＳ−ＦＥＴである。なお、これらＭＯＳ−ＦＥＴの極性は、コンパレータ回路全体の極性を適宜に変更することで、逆にすることが容易であることは言うまでもない。
【００２７】
論理回路Ｎ１は、ＮＡＮＤ回路と、インバータ回路とを具備する。ＮＡＮＤ回路は、第１〜第３の入力部および１つの出力部を有し、インバータ回路は第１の入力部の前段に接続されている。なお、本実施形態では、論理回路Ｎ１としてＮＡＮＤ回路とインバータ回路の組み合わせを用いるが、コンパレータ回路の構成に応じて、自由に変更可能であることは言うまでも無い。さらに、本発明のコンパレータ回路は、各構成要素の極性を反転しても同様に動作可能である。
【００２８】
本実施形態のコンパレータ回路における構成要素同士の接続関係について説明する。電源ラインは、第１〜第３および第７〜第９のトランジスタＭ１’〜Ｍ３’およびＭ７’〜Ｍ９’のそれぞれのソースに接続されている。第１〜第３のトランジスタＭ１’〜Ｍ３’のそれぞれのドレインと、第７のトランジスタＭ７’のゲートと、第４のトランジスタＭ４’のソースとは、第１のノードｎｏｄｅ１に接続されている。第７〜第９のトランジスタＭ７’〜Ｍ９’のそれぞれのドレインと、第３のトランジスタＭ３’のゲートと、第１０のトランジスタＭ１０’のソースとは、第３のノードｎｏｄｅ３に接続されている。第２のノードｎｏｄｅ２は、第４〜第６のトランジスタＭ４’〜Ｍ６’のドレインと、第１２のトランジスタＭ１２’のゲートと、第１のインバータＩ１の入力部とに接続されている。第４のノードｎｏｄｅ４は、第１０〜第１２のトランジスタＭ１０’〜Ｍ１２’のドレインと、第６のトランジスタＭ６’のゲートと、第２のインバータＩ２の入力部とに接続されている。第５、第６、第１１、第１２のトランジスタＭ５’、Ｍ６’、Ｍ１１’、Ｍ１２’のソースは、グランドＧＮＤに接地されている。第１、第２のインバータＩ１、Ｉ２の出力部は、論理回路Ｎ１の第２、第３の入力部にそれぞれ接続されている。論理回路Ｎ１の出力部は、第４、第１０のトランジスタＭ４’、Ｍ１０’のそれぞれのゲートに接続されている。
【００２９】
本実施形態のコンパレータ回路は、大きく３つの部分に分けて考えることが出来る。まず、第１〜第３、第７〜第９のトランジスタＭ１’〜Ｍ３’、Ｍ７’〜Ｍ９’を合わせて、比較部と呼ぶ。次に、第４、第１０のトランジスタＭ４’、Ｍ１０’と、論理回路Ｎ１とを合わせて、制御部と呼ぶ。最後に、第５、第６、第１１、第１２のトランジスタＭ５’、Ｍ６’、Ｍ１１’、Ｍ１２’と、第１、第２のインバータＩ１、Ｉ２とを合わせて、出力部と呼ぶ。
【００３０】
ここで、比較部と、制御部とは、第１、第３のノードｎｏｄｅ１、ｎｏｄｅ３を介して接続されていると言える。同様に、制御部と、出力部とは、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４を介して接続されていると言える。
【００３１】
本実施形態のコンパレータ回路の各構成要素の機能について概略的に説明する。本実施形態のコンパレータ回路は、第１、第２の動作モードを有する。第１の動作モードは、リセットモードである。リセットモードでは、後述するように、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４の状態を初期化する。第２の動作モードは、コンペアモードである。コンペアモードでは、後述するように、入力電圧群とリファレンス電圧群を比較して、その結果を示す比較結果信号群を出力部から出力する。これら２つの動作モードは、動作モード信号によって切り替わる。論理回路Ｎ１と、第５、第１１のトランジスタＭ５’、Ｍ１１’は、動作モード信号を入力する動作モード信号入力部を具備する。
【００３２】
比較部の機能について概略的に説明する。電源ラインは、第１〜３、第７〜９のトランジスタＭ１’〜Ｍ３’、Ｍ７’〜Ｍ９’に第１の電圧を供給する第１の電圧供給部として動作する。
【００３３】
第２、第８のトランジスタＭ２’、Ｍ８’は、入力電圧群を第１の電流群に変換する第１のトランジスタ群として動作する。ここで、入力電圧群は、ｐ側差動入力電圧Ｖｉｎｐおよびｎ側差動入力電圧Ｖｉｎｎを示す。すなわち、第２のトランジスタＭ２’は、ゲートにｐ側差動入力電圧Ｖｉｎｐを入力する。また、第８のトランジスタＭ８’は、ゲートにｎ側差動入力電圧Ｖｉｎｎを入力する。
【００３４】
第１、第９のトランジスタＭ１’、Ｍ９’は、リファレンス電圧群を第２の電流群に変換する第２のトランジスタ群として動作する。ここで、リファレンス電圧群は、ｐ側差動リファレンス電圧Ｖｒｅｆｐおよびｎ側差動リファレンス電圧Ｖｒｅｆｎを示す。すなわち、第１のトランジスタＭ１’は、ゲートにｎ側差動リファレンス電圧Ｖｒｅｆｎを入力する。また、第９のトランジスタＭ９’は、ゲートにｐ側差動リファレンス電圧Ｖｒｅｆｐを入力する。
【００３５】
第３、第７のトランジスタＭ３’、Ｍ７’は、第１の電流群および第２の電流群の差分を増幅する第３のトランジスタ群である。すなわち、第３のトランジスタＭ３’は、ゲートに第８、第９のトランジスタＭ８’、Ｍ９’の出力を入力する。また、第７のトランジスタＭ７’は、ゲートに第１、第２のトランジスタＭ１’、Ｍ２’の出力を入力する。
【００３６】
制御部の機能について概略的に説明する。論理回路Ｎ１は、動作モード信号φと、後述する比較結果信号群とに基づいて、制御信号を生成する。第４、第１０のトランジスタＭ４’、Ｍ１０’は、第４のトランジスタ群として動作する。第４のトランジスタ群は、前記制御信号に応じて接続を導通または遮断するスイッチ部として動作する。すなわち、第４、第１０のトランジスタＭ４’、Ｍ１０’は、ゲートに制御信号を入力する。
【００３７】
出力部の機能について概略的に説明する。第５、第１１のトランジスタＭ５’、Ｍ１１’は、動作モード信号φに応じて出力部の内部状態を初期化する第５のトランジスタ群として動作する。また、グランドＧＮＤは、第２の電圧を印加する第２の電圧供給部として動作する。すなわち、第５のトランジスタＭ５’は、ゲートに入力する動作モード信号φに応じて、第２のノードｎｏｄｅ２をグランドＧＮＤに導通する。また、第１１のトランジスタＭ１１’は、ゲートに入力する動作モード信号φに応じて、第４のノードｎｏｄｅ４をグランドＧＮＤに導通する。その結果、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４の状態が初期化される。すなわち、第２、第４のノードｎｏｄｅ２、ｎｏｄｅ４に蓄積された電荷が、グランドＧＮＤに落とされる。
【００３８】
第２のノードｎｏｄｅ２に接続された第１のインバータＩ１と、第４のノードｎｏｄｅ４に接続された第２のインバータＩ２とは、比較結果信号群を出力する。ここで、比較結果信号群は、差動型の出力電圧であって、ｐ側出力電圧Ｖｏｐと、ｎ側出力電圧Ｖｏｎとを含む。すなわち、第１のインバータＩ１は、第２のノードｎｏｄｅ２から入力される信号を反転してｐ側出力電圧Ｖｏｐを出力する。また、第２のインバータＩ２は、第４のノードｎｏｄｅ４から入力される信号を反転してｎ側出力電圧Ｖｏｎを出力する。
【００３９】
コンペアモードで、第１、第２の出力信号Ｖｏｐ、Ｖｏｎの値が確定した後について説明する。このとき、第１、第２の出力信号Ｖｏｐ、Ｖｏｎの値は、一方がＨであり、他方がＬである。したがって、論理回路Ｎ１の出力は必ずＨとなる。その結果、第４、第１０のトランジスタＭ４’、Ｍ１０’において、ソースとドレインとの間に電流が流れなくなる。すなわち、比較部と出力部の間の接続が、制御部のスイッチ部によって遮断される。
【００４０】
このように、コンペアモードで比較結果信号群が確定した後は、論理回路Ｎ１の出力信号の値はＨであり続ける。その結果、第４、第１０のトランジスタＭ４’、Ｍ１０’を通る電流パスが閉鎖され、不要な電流が流れることを阻止出来る。
【００４１】
なお、本発明のコンパレータ回路において懸念されるであろうこととして、電流リークにより第１、第２の出力Ｖｏｐ、Ｖｏｎの値が再び不定となる危険性がある。しかし、この危険性には、本実施形態のコンパレータ回路、または、このコンパレータ回路を具備する本発明の集積回路を適切に設計することで十分に対処できる。
【００４２】
例えば、第２のノードｎｏｄｅ２およびグランドＧＮＤの間と、第４ノードｎｏｄｅ４およびグランドＧＮＤの間とに、適切な容量群を設けても良い。こうすることで、比較結果信号群は、確定した後もその値が保持される。さらに具体的には、この容量群は、第５、第６、第１１、第１２のトランジスタＭ５’、Ｍ６’、Ｍ１１’、Ｍ１２’の寄生容量を適切に設計して用いることで、上記の危険性を減らせる。
【００４３】
図３は、本発明の第１の実施形態による集積回路における、コンパレータ回路の電流削減の効果をシミュレーションした結果を示すグラフである。このグラフにおいて、横軸は時間を、縦軸は電流値を、破線は従来技術による電流を、実線は本発明による電流を、それぞれ示す。図３のグラフから、従来技術では流れていた不要電流の大部分を、本発明によって削減できることが読み取れる。
【００４４】
（第２の実施形態）
図４は、本発明の第２の実施形態のコンパレータ回路の構成を示す回路図である。本実施形態のコンパレータ回路は、差動型である第１の実施形態のコンパレータ回路の入力部を、シングル型に変更したものである。すなわち、図４のコンパレータ回路は、図２のコンパレータ回路から、第１、第８のトランジスタＭ１’、Ｍ８’を取り除いたものに等しい。本実施形態のコンパレータのその他の構成は、第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。本実施形態では、入力電圧およびリファレンス電圧がシングル型であった場合でも、第１の実施形態と同様の比較を行うことが出来る。
【符号の説明】
【００４５】
ＶＤＤ  電源ライン、電源電圧
Ｍ１〜Ｍ４、Ｍ７〜Ｍ１０  ｐチャネル型ＭＯＳ−ＦＥＴ
Ｍ５、Ｍ６、Ｍ１１、Ｍ１２  ｎチャネル型ＭＯＳ−ＦＥＴ
Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’  ｐチャネル型ＭＯＳ−ＦＥＴ
Ｍ５’、Ｍ６’、Ｍ１１’、Ｍ１２’  ｎチャネル型ＭＯＳ−ＦＥＴ
ｎｏｄｅ１〜ｎｏｄｅ４  ノード
Ｉ１、Ｉ２  インバータ
Ｎ１  論理回路
ＧＮＤ  グランド
φ  動作モード信号
Ｖｉｎｎ、Ｖｉｎｐ  差動入力電圧
Ｖｒｅｆｎ、Ｖｒｅｆｐ  差動リファレンス電圧
Ｖｏｐ、Ｖｏｎ  出力信号
【図１】
2011182134.tif 000003
【図２】
2011182134.tif 000004
【図３】
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【図４】
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