(57)【要約】【課題】ゲート絶縁膜の絶縁破壊を抑制または防止できる構造を有する窒化物半導体素子を提供する。【解決手段】電界効果トランジスタ１（窒化物半導体素子）は、窒化物半導体の積層構造部３と、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、ガードリング層１１とを含む。積層構造部３は、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７を積層して構成されている。ゲート絶縁膜１５は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７に跨るように、積層構造部３の壁面９に形成されている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ＧａＮ層６に対向している。ガードリング層１１は、ｐ型ＧａＮ層６における壁面９に間隔を開けて対向するようにｎ型ＧａＮ層５上に形成されたｐ型ＧａＮ層からなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のIII族窒化物半導体からなる第１層、前記第１導電型とは異なる第２導電型のIII族窒化物半導体からなる第２層、および前記第１導電型のIII族窒化物半導体からなる第３層が順に積層され、前記第１層、第２層および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記第１層、第２層および第３層に跨るように前記壁面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、
前記第３層にオーミック接触するように形成されたソース電極と、
前記第１層に電気的に接続されたドレイン電極と、
前記第２層における前記壁面に間隔を開けて対向するように前記第１層上に形成され、前記第２導電型のIII族窒化物半導体からなるガード層とを含む、窒化物半導体素子。
【請求項２】
前記ゲート電極が、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びて形成されている、請求項１記載の窒化物半導体素子。
【請求項３】
前記窒化物半導体積層構造部と前記ガード層との間に、前記第１層に達する深さのトレンチが形成されている、請求項１または２記載の窒化物半導体素子。
【請求項４】
前記ゲート絶縁膜が、前記トレンチの内壁面に沿って、前記ガード層の前記第１層とは反対側の表面に達する位置まで延びて形成されており、
前記ゲート電極が、前記ゲート絶縁膜に沿って、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びて形成されている、請求項３記載の窒化物半導体素子。
【請求項５】
前記ガード層が、前記窒化物半導体積層構造部の壁面に対向し、かつ前記第１層、第２層および第３層の積層方向に平行な壁面を有している、請求項１〜４のいずれか一項に記載の窒化物半導体素子。
【請求項６】
前記第１層がアンドープ層である、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
【請求項７】
前記第２層および前記ガード層が、同一平面で前記第１層に接している、請求項１〜６のいずれか一項に記載の窒化物半導体素子。
【請求項８】
前記第２層および前記ガード層が、等しい濃度で第２導電型の不純物を含んでいる、請求項１〜７のいずれか一項に記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子に関する。
【背景技術】
【０００２】
窒化物半導体は、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する。このような特徴を利用して、パワーアンプ回路、電源回路、モータ駆動回路などに、窒化物半導体を用いたパワーデバイスを適用することが提案されている。
図９は、窒化物半導体を用いた電界効果トランジスタの従来技術を説明するための模式的な断面図である。
【０００３】
この電界効果トランジスタは、基板８１を備えている。基板８１上には、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型不純物を含むＧａＮ層８４（ｐ型ＧａＮ層８４）およびｎ型ＧａＮ層８５が順に積層されている。
ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５は、断面がほぼ台形となるようにエッチングされている。これにより、基板８１上には、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５に跨る１対の壁面９１を有する断面台形状の積層構造部９３が形成されている。
【０００４】
断面台形状の積層構造部９３は、ストライプ状に複数本形成され、図９の紙面の左右方向に一定の間隔を空けて配置されている。また、積層構造部９３の表面全域および隣り合う積層構造部９３間のｎ型ＧａＮ層８３の上面には、ゲート絶縁膜８６が形成されている。さらに、ゲート絶縁膜８６上には、層間絶縁膜９０が積層されている。
積層構造部９３の頂面上において、層間絶縁膜９０およびゲート絶縁膜８６には、これらを貫通するソースコンタクトホール９４が形成されている。ソースコンタクトホール９４は、ソース電極８８で埋め尽くされている。これにより、ソースコンタクトホール９４内に露出するｎ型ＧａＮ層８５の表面にソース電極８８が接触しており、ソース電極８８とｎ型ＧａＮ層８５とが電気的に接続されている。
【０００５】
また、隣り合う積層構造部９３間のｎ型ＧａＮ層８３の上面上において、層間絶縁膜９０およびゲート絶縁膜８６には、これらを貫通するドレインコンタクトホール９２が形成されている。ドレインコンタクトホール９２は、ドレイン電極８９で埋め尽くされている。これにより、ドレインコンタクトホール９２内に露出するｎ型ＧａＮ層８３の表面にドレイン電極８９が接触しており、ドレイン電極８９とｎ型ＧａＮ層８３とが電気的に接続されている。
【０００６】
また、積層構造部９３の１対の壁面９１上において、層間絶縁膜９０には、これを貫通するゲートコンタクトホール９５が形成されている。ゲートコンタクトホール９５は、ゲート電極８７で埋め尽くされている。これにより、ゲート電極８７と壁面９１とは、ゲート絶縁膜８６を介して対向している。
この電界効果トランジスタを製造するには、まず、基板８１上に、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５が連続してエピタキシャル成長させられる。
【０００７】
次いで、ＥＣＲプラズマエッチング法などにより、ｎ型ＧａＮ層８５、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８３の一部が選択的に除去されて、壁面９１を有する断面台形状の積層構造部９３が形成される。
次いで、ゲート絶縁膜８６および層間絶縁膜９０が順に形成され、これらがエッチングにより選択的に除去されることにより、ソースコンタクトホール９４、ドレインコンタクトホール９２およびゲートコンタクトホール９５がそれぞれ形成される。
【０００８】
そして、各コンタクトホール内に電極材料が充填され、コンタクトホール内からはみ出た部分がＣＭＰ処理にて除去されることにより、各コンタクトホール内にソース電極８８、ドレイン電極８９およびゲート電極８７が形成される。
以上の工程を経て、上記した電界効果トランジスタが得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１６３３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述の先行技術に係る構造では、ゲート電極８７がゲート絶縁膜８６を挟んでｎ型ＧａＮ層８３に対向する領域８０において、ゲート絶縁膜８６に大きな電圧が印加され、ゲート絶縁膜８６の絶縁破壊が生じやすいという課題がある。
そこで、この発明の目的は、ゲート絶縁膜の絶縁破壊を抑制または防止できる構造を有する窒化物半導体素子を提供することである。
【課題を解決するための手段】
【００１１】
上記の目的を達成するための請求項１記載の発明は、第１導電型のIII族窒化物半導体からなる第１層、前記第１導電型とは異なる第２導電型のIII族窒化物半導体（たとえば、第２導電型の不純物を含むIII族窒化物半導体）からなる第２層、および前記第１導電型のIII族窒化物半導体からなる第３層が順に積層され、前記第１層、第２層および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記第１層、第２層および第３層に跨るように前記壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層に対向するように形成されたゲート電極と、前記第３層にオーミック接触するように形成されたソース電極と、前記第１層に電気的に接続されたドレイン電極と、前記第２層における前記壁面に間隔を開けて対向するように前記第１層上に形成され、前記第２導電型のIII族窒化物半導体（たとえば、第２導電型の不純物を含むIII族窒化物半導体）からなるガード層とを含む、窒化物半導体素子である。
【００１２】
この構成により、第１層をドリフト層（またはドレイン層）とし、第２層をチャネル層とし、第３層をソース層とした縦型電界効果トランジスタを構成できる。すなわち、ソース電極とドレイン電極との間に、第１層および第２層間が逆方向電圧となる所定のバイアス電圧を印加した状態で、ゲート電極に制御電圧を印加することによって、第２層においてゲート電極に対向する領域におけるチャネルの生成を制御できる。これにより、ソース・ドレイン間をオン／オフしたり、それらの間の電気抵抗を調整したりするトランジスタ動作を行わせることができる。ソース・ドレイン間が遮断されているときには、第１層と第２層との間に空乏層が広がるので、第１層（ドリフト層）と第２層（チャネル層）との界面に大きな電圧が印加されない。これにより、耐圧を高めることができる。
【００１３】
一方、この発明では、第２層に間隔を開けて対向するガード層が第１層上に形成されている。ガード層は、第２層と同じ導電型を有しているので、トランジスタのオフ時に、第１層との界面に空乏層が広がる。たとえば、この空乏層が第２層と第１層との界面から広がる空乏層に連なるように前記間隔が定められていることが好ましい。これにより、窒化物半導体積層構造部の縁部に高電圧が印加されることを抑制または防止できるから、素子の破壊を抑制または防止できる。
【００１４】
前記ガード層は、前記窒化物半導体積層構造部の周囲を取り囲む環状に形成されたガードリング層であることが好ましい。これにより、窒化物半導体積層構造部の周囲の至るところで高電圧の印加を抑制できるから、素子の破壊を一層効果的に抑制できる。
前記窒化物半導体素子は、前記第１層（ドリフト層）に対して前記第２層とは反対側に積層された第４層（ドレイン層）をさらに含んでいてもよい。そして、前記第４層に接触するようにドレイン電極が形成されていてもよい。ドレイン電極は、前記第４層に対して、前記第１層とは反対側から接触していてもよいし、前記第１層の側から接触していてもよい。
【００１５】
請求項２記載の発明は、前記ゲート電極が、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びて形成されている、請求項１記載の窒化物半導体素子である。この構成により、ガード層の電位が、第２層（チャネル層）とほぼ等電位に制御されるから、ガード層と第１層との間に前述のような空乏層を確実に形成できる。これにより、素子の破壊を一層効果的に抑制または防止できる。
【００１６】
請求項３記載の発明は、前記窒化物半導体積層構造部と前記ガード層との間に、前記第１層に達する深さのトレンチが形成されている、請求項１または２記載の窒化物半導体素子である。前記トレンチによって、第２層とガード層との間に間隙が確保される。
請求項４記載の発明は、前記ゲート絶縁膜が、前記トレンチの内壁面に沿って、前記ガード層の前記第１層とは反対側の表面に達する位置まで延びて形成されており、前記ゲート電極が、前記ゲート絶縁膜に沿って、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びて形成されている、請求項３記載の窒化物半導体素子である。
【００１７】
この構成では、ゲート絶縁膜はトレンチの底部において第１層に接する。したがって、トレンチの底部領域では、ゲート電極はゲート絶縁膜を挟んで第１層に対向する。そのため、トランジスタオフ時には、ゲート電極と第１層との間の電位差がゲート絶縁膜に印加されることになる。ところが、トレンチの底部には、ガード層からの空乏層が広がるので、この空乏層における電圧降下のために、ゲート絶縁膜の両表面間の電位差が緩和される。これにより、ゲート絶縁膜の絶縁破壊を効果的に抑制または防止することができる。ガード層には、ゲート絶縁膜を挟んでゲート電極が対向しているので、ガード層の電位は第２層（チャネル層）とほぼ等しく保たれる。これにより、ガード層から広がる空乏層を確実に形成することができる。
【００１８】
前記トレンチの底部は、前記第２層および前記ガード層から０．５μｍ以内の深さ範囲内に位置していることが好ましい。この構成により、ガード層からの空乏層をトレンチ底部を迂回して、第１層／第２層界面から広がる空乏層に接続することができる。これにより、窒化物半導体積層構造部の周囲における素子の破壊（とくに絶縁破壊）を効果的に抑制または防止できる。
【００１９】
また、請求項５記載に記載されているように、前記ガード層が、前記窒化物半導体積層構造部の壁面に対向し、かつ前記第１層、第２層および第３層の積層方向に平行な壁面を有していることが好ましい。この構成により、ガード層からの空乏層が窒化物半導体積層構造部側へと広がりやすくなるので、素子の破壊を一層効果的に抑制できる。
前記窒化物半導体積層構造部の壁面と前記ガード層の壁面とが互いに平行であってもよい。より具体的には、前記窒化物半導体積層構造部の壁面と前記ガード層の壁面とが、いずれも第１層、第２層および第３層の積層方向に平行であってもよい。この場合、第１層／第２層界面から広がる空乏層と、第１層／ガード層界面から広がる空乏層とを容易に接続させることができるから、より一層効果的に素子破壊を抑制できる。
【００２０】
また、請求項６に記載されているように、前記第１層がアンドープ層であってもよい。ＧａＮ等のIII族窒化物半導体は、アンドープの状態でも一方の導電型（たとえばｎ型）を有する。したがって、第１層は必ずしも不純物をドープした半導体層でなくてもよい。第１層をアンドープ層とすることによって、その抵抗を比較的高くすることができるから、トランジスタオフ時の第１層での電圧降下が大きくなる。これにより、素子破壊をより確実に抑制できる。
【００２１】
さらに、前記第１層の厚さは、４μｍ以下であることが好ましい。第１層の厚さを４μｍを超える厚さとしても、第１層における電圧降下は大きくならないから、トランジスタオフ時の耐圧向上に対する寄与がない。そこで、第１層の厚さを４μｍ以下としておくことで、充分な耐圧を有する電界効果トランジスタを薄型に形成することができる。
また、請求項７に記載されているように、前記第２層および前記ガード層が、同一平面で前記第１層に接していることが好ましい。たとえば、第２層およびガード層は、同一の工程で第１層上に積層した同一層で構成することができる。この場合、第２層およびガード層は、同一平面で第１層に接する。
【００２２】
また、請求項８に記載されているように、前記第２層および前記ガード層が、等しい濃度で第２導電型の不純物を含んでいることが好ましい。たとえば、第２層およびガード層は、共通の工程で形成した同一層で構成できる。この場合、第２層およびガード層は、等しい不純物濃度を有する。
前述の窒化物半導体素子の製造方法は、たとえば、第１導電型のIII族窒化物半導体からなる第１層上に第２導電型のIII族窒化物半導体（たとえば第２導電型の不純物を含むIII族窒化物半導体）からなる第２層を積層し、前記第２層上に前記第１導電型のIII族窒化物半導体からなる第３層を積層する積層工程と、前記第３層から前記第２層を貫通して前記第１層に達するエッチングによってトレンチを形成し、前記トレンチの一方側に、前記第１層、第２層および第３層に跨る壁面を有する窒化物半導体積層構造部を形成し、同時に、前記壁面から間隔を開けて当該壁面に対向し、前記第２層からなるガード層を形成するガード層形成工程と、前記ガード層上の前記第３層を除去する除去工程と、前記窒化物半導体積層構造部の壁面に、前記第１層、第２層および第３層に跨るゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記窒化物半導体積層構造部の第２層に対向するゲート電極を形成するゲート電極形成工程と、前記第３層に接続するソース電極を形成する工程と、前記第１層に電気的に接続されるドレイン電極を形成する工程とを含む。
【００２３】
この方法により、請求項１に記載した構造の窒化物半導体素子を作製することができる。しかも、第２層とガード層とが同一工程で形成されるので、事後的に第２層を作製する場合に比較して、製造工程が簡単になる。
第１層上に第２層を積層する工程は、第２導電型への制御のための不純物を添加しながら窒化物半導体積層を成長（とくに、エピタキシャル成長）させる工程であることが好ましい。これにより、事後的な不純物添加（イオン注入など）が困難な場合であっても、第２導電型のガード層を問題なく作製できる。
【００２４】
窒化物半導体積層構造部の周辺領域から第２層および第３層を除去した後に、第１層上への結晶成長によってガード層を形成することも可能である。ただし、第２層を除去するときのエッチングによってダメージを受けた表面から結晶成長させることになるので、形成されたガード層の結晶性は、上記の製造方法によって形成されたガード層よりも劣る。したがって、上記の製造方法によれば、優れた結晶性のガード層を形成することができる。
【００２５】
前記積層工程は、エピタキシャル成長工程であることが好ましい。これにより、トランジスタ構造を形成する窒化物半導体積層構造部およびガード層は、いずれも優れた結晶性を有することができる。
また、前記ゲート電極形成工程は、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びるようにゲート電極を形成する工程を含むことが好ましい。これにより、第２層とガード層とをほぼ等しい電位とすることができるから、ガード層と第１層との界面から広がる空乏層を確実に形成できる。
【００２６】
また、前記ゲート絶縁膜形成工程が、前記トレンチの内壁面に沿って、前記ガード層の前記第１層とは反対側の表面に達する位置まで延びるようにゲート絶縁膜を形成する工程を含み、前記ゲート電極が、前記ゲート絶縁膜に沿って、前記ガード層の前記第１層とは反対側の表面に対向する位置まで延びて形成する工程を含むことが好ましい。第２層と第１層との界面から広がる空乏層と、ガード層と第１層との間から広がる空乏層とは、トレンチの底部を回り込んで、互いに連なって一体化する。この空乏層における電圧降下のために、トレンチ底部のゲート絶縁膜に印加される電圧が低くなるので、トレンチ底部におけるゲート絶縁膜の破壊を抑制または防止できる。
【００２７】
また、前記ガード層形成工程が、前記第２層および前記ガード層から０．５μｍ以内の深さ範囲内に底部が位置するように前記トレンチを形成する工程を含むことが好ましい。これにより、第１層および第２層の界面から広がる空乏層と、第１層およびガード層の界面から広がる空乏層とを、トレンチ底部を回り込ませて結合することができる。
また、前記ガード層形成工程が、前記第１層、第２層および第３層の積層方向に平行な壁面が形成されるように前記第３層および第２層をエッチングして前記トレンチを形成する工程を含むことが好ましい。これにより、第１層とガード層との界面からの空乏層を、より確実に、トレンチ底部まで広げさせて、第１層／第２層の界面から広がる空乏層に結合させることができる。
【００２８】
前記トレンチを形成する工程は、前記窒化物半導体積層構造部の壁面と前記ガード層の壁面とが平行になるようにトレンチを形成する工程であってもよい。
前記第１層は、アンドープ層であってもよい。
また、前記第１層の厚さが４μｍ以下であってもよい。これにより、充分な耐圧を有する窒化物半導体素子を薄型に構成することができる。しかも、第１層を必要充分な厚さとすればよいので、第１層の結晶成長に要する原料を少なくすることができ、かつ、結晶成長に要する時間を短縮できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る窒化物半導体素子である電界効果トランジスタの模式的な平面図である。
【図２】図１の切断面線II−IIにおける模式的な断面図である。
【図３】図２に示す積層構造部を形成するためのエピタキシャル装置の概略構成図である。
【図４Ａ】前記第１の実施形態に係る電界効果トランジスタの製造方法の一例を示す模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図５】この発明の第２の実施形態に係る窒化物半導体素子である電界効果トランジスタの構成を説明するための図解的な平面図である。
【図６】図５の切断面線VI−VIにおける模式的な断面図である。
【図７Ａ】前記第２の実施形態に係る電界効果トランジスタの製造方法の一例を示す模式的な断面図である。
【図７Ｂ】図７Ａの次の工程を示す模式的な断面図である。
【図７Ｃ】図７Ｂの次の工程を示す模式的な断面図である。
【図７Ｄ】図７Ｃの次の工程を示す模式的な断面図である。
【図７Ｅ】図７Ｄの次の工程を示す模式的な断面図である。
【図７Ｆ】図７Ｅの次の工程を示す模式的な断面図である。
【図７Ｇ】図７Ｆの次の工程を示す模式的な断面図である。
【図７Ｈ】図７Ｇの次の工程を示す模式的な断面図である。
【図８Ａ】前記第１の実施形態に係る電界効果トランジスタの他の製造方法を示す断面図である。
【図８Ｂ】図８Ａの次の工程を示す模式的な断面図である。
【図８Ｃ】図８Ｂの次の工程を示す模式的な断面図である。
【図８Ｄ】図８Ｃの次の工程を示す模式的な断面図である。
【図８Ｅ】図８Ｄの次の工程を示す模式的な断面図である。
【図９】窒化物半導体を用いた電界効果トランジスタの従来技術を説明するための模式的な断面図である。
【発明を実施するための形態】
【００３０】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子である電界効果トランジスタの模式的な平面図である。図２は、図１の切断面線II−IIにおける模式的な断面図である。
電界効果トランジスタ１は、基板２と、基板２上に形成されたIII族窒化物半導体から成る積層構造部３（窒化物半導体積層構造部）とを備えている。
【００３１】
基板２としては、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
積層構造部３は、ｎ型ＧａＮ層４（ドレイン層）と、ｎ型ＧａＮ層５（ドリフト層）と、ｐ型ＧａＮ層６（チャネル層）と、ｎ型ＧａＮ層７（ソース層）とを、この順序で基板２側から積層して構成されている。ｎ型ＧａＮ層４は、ｎ型不純物（たとえばＳｉ）を添加したＧａＮエピタキシャル層である。ｎ型ＧａＮ層５は、ノンドープＧａＮエピタキシャル層であってもよいし、ｎ型不純物（たとえばＳｉ）を添加したＧａＮエピタキシャル層であってもよい。ノンドープＧａＮエピタキシャル層の導電型はｎ型である。ｐ型ＧａＮ層６は、ｐ型不純物（たとえばＭｇ）を添加したエピタキシャル層である。ｎ型ＧａＮ層７は、ｎ型不純物（たとえばＳｉ）を添加したエピタキシャル層である。
【００３２】
積層構造部３には、ｎ型ＧａＮ層７の上面付近からｎ型ＧａＮ層５の層厚方向途中まで、その積層界面を横切る方向にエッチングされることにより、断面矩形状のトレンチ８が形成されている。
トレンチ８は、この実施形態では、平面視で矩形（たとえばほぼ正方形）をなす４辺で取り囲まれる最小単位（セル）を区画している。このような複数のセルが、基板２上に格子状に配列されている。トレンチ８の幅は、好ましくは、１．０μｍ以下である。
【００３３】
各セルのトレンチ８は、セルの形状に合わせて、平面視矩形の矩形環状に形成されている。この環状のトレンチ８により、積層構造部３は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７に跨り、積層構造部３の積層界面に直交する４つの壁面９を有する四角柱状の柱状部１０の形態を有するように形成されている。この柱状部１０が、格子状にアレイ配列されている。
【００３４】
各柱状部１０の平面視における１辺は、好ましくは、５．０〜２０μｍである。また、各柱状部１０は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７からなるｎｐｎ積層構造を有しており、電界効果トランジスタ１において、トランジスタ機能を有する最小単位（セル）を構成している。トレンチ８内に露出するｎ型ＧａＮ層５は、複数のセルで共有されている。
【００３５】
隣接するセルの矩形環状トレンチ８の間には、ガードリング層１１が形成されている。ガードリング層１１は、一方向と、これに直交する他方向とに沿う複数の線状部分を含み、平面視において格子状に形成されている。この格子状に形成されたガードリング層１１によって区画される複数の矩形領域に個々のセルが配置されている。すなわち、各セルの積層構造部３（柱状部１０）とガードリング層１１との間において、当該セルの積層構造部３（柱状部１０）を取り囲むようにトレンチ８が形成されている。したがって、各セルの積層構造部３（柱状部１０）は、トレンチ８の幅に相当する間隔を開けた状態で、ガードリング層１１によって周囲を取り囲まれている。
【００３６】
ガードリング層１１は、ｐ型ＧａＮ層で構成されている。より具体的には、ガードリング層１１は、ｐ型ＧａＮ層６（チャネル層）に対して、トレンチ８の幅分の間隙を開けて対向しており、その下面はｎ型ＧａＮ層５（ドリフト層）に接している。たとえば、ガードリング層１１は、ｐ型ＧａＮ層６と同一平面内でｎ型ＧａＮ層５に接していてもよい。また、ガードリング層１１は、ｐ型ＧａＮ層６と等しい不純物濃度のｐ型不純物（たとえばＭｇ）を含んでいてもよい。ガードリング層１１上には、別のIII族窒化物半導体結晶は形成されていない。
【００３７】
積層構造部３およびガードリング層１１は、基板２の上に、たとえば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相成長）法によって形成されている。
たとえば、主面がｃ面（０００１）の基板２を用いると、この基板２の上にエピタキシャル成長によって成長させられる積層構造部３、すなわち、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７は、やはりｃ面（０００１）を主面として積層されることになる。ガードリング層１１についても同様である。したがって、積層構造部３の積層界面に直交する壁面９の面方位は、ｃ面（０００１）に対して９０°の面、具体的には、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となる。ガードリング層１１の壁面１２も同様の面方位を有することになる。
【００３８】
柱状部１０の表面全域およびトレンチ８内に露出するｎ型ＧａＮ層５の上面全域には、ゲート絶縁膜１５（図１では図示省略）が形成されている。
ゲート絶縁膜１５の材料には、たとえば、酸化物または窒化物を適用することができる。具体的には、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、窒化シリコン（ＳｉＮ）および酸化窒化シリコン（ＳｉＯＮ）などを適用することができ、これらは、２種以上組み合わせて適用することもできる。
【００３９】
ゲート絶縁膜１５上には、各柱状部１０において壁面９に対向するゲート電極１６（図１では図示省略）が形成されている。ゲート電極１６は、柱状部１０において、平面視矩形のｎ型ＧａＮ層７の周縁部から４つの壁面９上のゲート絶縁膜１５の全域を覆い、トレンチ８内に露出するｎ型ＧａＮ層５の上方に至るように形成されている。これにより、各単位セル（各柱状部１０）におけるゲート幅は、平面視における柱状部１０の外周（矩形の総周囲長）とほぼ同じとなっている。
【００４０】
ゲート電極１６は、さらに、トレンチ８の底部から、ガードリング層１１の壁面１２上のゲート絶縁膜１５の全域を覆い、隣接するセルのトレンチ８内に至っている。そして、当該隣接セルのトレンチ８の底部から、当該隣接セルの積層構造部３（柱状部１０）の壁面９上のゲート絶縁膜１５を覆うように立ち上がって、その積層構造部３（柱状部１０）頂面に至っている。
【００４１】
すなわち、ゲート電極１６は、各セルの柱状部１０の頂面中央領域に開口を有し、その他の領域を覆うように一体的に形成されている。たとえば、ゲート電極１６は、全てのセルにわたる一体的な導体膜により形成されている。
ゲート電極１６には、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。
【００４２】
ゲート絶縁膜１５には、各柱状部１０のｎ型ＧａＮ層７上において、ｎ型ＧａＮ層７の上面を露出させるソースコンタクトホール１７が形成されている。ゲート絶縁膜１５は、ソースコンタクトホール１７を除く領域を覆うように形成されている。すなわち、ゲート絶縁膜１５は、トレンチ８の内壁面およびガードリング層１１の表面を覆うように形成されており、たとえば、全てのセルに跨る一体的な絶縁膜により形成されている。
【００４３】
ソースコンタクトホール１７は、ｎ型ＧａＮ層７上のゲート電極１６により囲まれる部分において、平面視矩形に形成されている。そして、ソースコンタクトホール１７内には、ソース電極１８が充填されている。
ソース電極１８は、ソースコンタクトホール１７内に臨むｎ型ＧａＮ層７に接続（オーミック接触）されている。ソース電極１８には、ｎ型ＧａＮ層７にオーミック接触可能な金属材料、たとえば、アルミニウム（Ａｌ）を含む金属材料を適用することが好ましく、具体的には、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）を適用することができる。なお、ソース電極１８には、アルミニウム（Ａｌ）を含む金属材料の他、たとえば、モリブデン（Ｍｏ）もしくはＭｏ化合物（たとえば、モリブデンシリサイド）、チタン（Ｔｉ）もしくはＴｉ化合物（たとえば、チタンシリサイド）、またはタングステン（Ｗ）もしくはＷ化合物（たとえば、タングステンシリサイド）などの金属材料を適用することもできる。
【００４４】
ゲート絶縁膜１５上には、ソース電極１８およびゲート電極１６を被覆する層間絶縁膜（図示省略）などが形成され、さらに、アルミニウム等の配線が形成されている。層間絶縁膜は、たとえば、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ２）を用いて構成することができる。
基板２の下面（裏面）には、ドレイン電極１９がその全域を覆うように形成されている。ドレイン電極１９は、導電性の基板２を介してｎ型ＧａＮ層４に電気的に接続されている。ドレイン電極１９には、基板２にオーミック接触可能な金属材料、たとえば、ソース電極１８と同様の金属材料を適用することができる。
【００４５】
次に電界効果トランジスタ１の動作について説明する。
ソース電極１８とドレイン電極１９との間には、ドレイン電極１９が正となるバイアスが与えられる。これにより、ｎ型ＧａＮ層５とｐ型ＧａＮ層６との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ型ＧａＮ層７とｎ型ＧａＮ層５との間、すなわち、ソース−ドレイン間は、遮断状態となる。
【００４６】
この状態から、ゲート電極１６に対してゲート閾値電圧以上のバイアスが与えられると、ｐ型ＧａＮ層６の壁面９近傍に電子が誘起されて、反転層が形成される。この反転層を介して、ｎ型ＧａＮ層５とｎ型ＧａＮ層７との間が導通する。こうして、ソース−ドレイン間が導通することになる。ゲート電極１６にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００４７】
図３は、図２に示す積層構造部を形成するためのエピタキシャル装置の概略構成図である。
このエピタキシャル装置２１は、縦型のＭＯＣＶＤ装置であって、処理室２２を備えている。処理室２２内には、ヒータ２３を内蔵したサセプタ２４が配置されている。
サセプタ２４は、回転軸２５に結合されており、この回転軸２５は、処理室２２外に配置された回転駆動機構２６によって回転されるようになっている。これにより、サセプタ２４に処理対象のウエハ２７を保持させることにより、処理室２２内でウエハ２７を所定温度に昇温することができ、かつ、回転させることができる。
【００４８】
処理室２２の下部には、排気配管２８が２つ接続されている。排気配管２８はロータリポンプなどの排気設備に接続されている。これにより、処理室２２内の圧力は、１／１０気圧（約１０ｋＰａ）〜常圧（約１００ｋＰａ）とされ、処理室２２内の雰囲気は常時排気されている。
一方、処理室２２の上面には、サセプタ２４に保持されたウエハ２７の表面に向けて原料ガスを供給するための原料ガス供給路２９が導入されている。この原料ガス供給路２９には、窒素原料ガスとしてのアンモニア（ＮＨ３）を供給する窒素原料配管３０と、ガリウム原料ガスとしてのトリメチルガリウム（ＴＭＧ）を供給するガリウム原料配管３１と、マグネシウム原料ガスとしてのエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ２Ｍｇ）を供給するマグネシウム原料配管３２と、シリコンの原料ガスとしてのシラン（ＳｉＨ４）を供給するシリコン原料配管３３とが接続されている。
【００４９】
これらの原料配管３０〜３３には、それぞれバルブ４０〜４３が介装されている。各原料ガスは、いずれも水素もしくは窒素またはこれらの両方からなるキャリヤガスと共に、またはこれらのキャリヤガスを用いず、純粋ガスとして供給されるようになっている。なお、この図３では、キャリヤガスを用いる場合には、水素（Ｈ２）をキャリヤガスとして用いている。
【００５０】
図４Ａ〜図４Ｆは、電界効果トランジスタ１の製造方法の一例を工程順に示す模式的な断面図である。
電界効果トランジスタ１の製造に際しては、ｃ面（０００１）を主面とする基板２（ウエハ）が、図３に示すエピタキシャル装置２１の処理室２２に搬入され、サセプタ２４に保持される。
【００５１】
この状態でバルブ４１〜４３は閉じておき、窒素原料バルブ４０を開いて、処理室２２内に、アンモニア純粋ガスが供給される（ガス流量：１００００〜２００００ｓｃｃｍ）。
さらに、ヒータ２３への通電が行われ、ウエハ温度が１０００〜１１００℃（たとえば、１０６０℃）まで昇温される。ウエハ温度が１０００〜１１００℃に達するまで待機した後、ガリウム原料バルブ４１およびシリコン原料バルブ４３が開かれる。そして、原料ガス供給路２９から、キャリヤガス（Ｈ２）と共にトリメチルガリウムが、また、シラン純粋ガスが、たとえば、１８００〜１０８００ｓ間供給される（ＴＭＧガス流量：１０〜４０ｓｃｃｍ  ＳｉＨ４ガス流量：０〜５０ｓｃｃｍ）。なお、ＳｉＨ４ガス流量が０ｓｃｃｍの場合は、ｎ型ＧａＮ層３の代わりにｉ型ＧａＮ層を形成する場合である。
【００５２】
その結果、図４Ａに示すように、基板２の上面に、ｎ型不純物としてＳｉがドープされたｎ型ＧａＮ層４（層厚：１〜４μｍ、Ｓｉ濃度：１０１６〜１０１９ｃｍ−３（好ましくは３×１０１８ｃｍ−３））がエピタキシャル成長させられる。
なお、トリメチルガリウムガスは、液体のトリメチルガリウムをＨ２によりバブリングし（恒温槽温度：約５℃）、このバブリングによって発生した気体を、キャリヤガスで希釈して供給する。そして、上記ＴＭＧガス流量とは、液体のトリメチルガリウムに供給するＨ２の流量のことである。
【００５３】
同様にして、ｎ型ＧａＮ層４上にｎ型ＧａＮ層５（ドリフト層）がエピタキシャル成長させられる。この場合、ｎ型ＧａＮ層５の不純物濃度に応じて、原料ガスの流量比が調整される。ｎ型ＧａＮ層５をノンドープ層とするときには、ＳｉＨ４ガス流量が０ｓｃｃｍとされる。ｎ型不純物としてのＳｉを添加する場合、Ｓｉ濃度は、たとえば、１×１０１６ｃｍ−３程度としてもよい。ｎ型ＧａＮ層５の層厚は、４μｍ以下（たとえば４μｍ）とされる。
【００５４】
ｎ型ＧａＮ層５を形成した後には、ｐ型ＧａＮ層６のエピタキシャル成長が行われる。ｐ型ＧａＮ層６の成長に際しては、ウエハ温度が、１０００〜１１００℃（たとえば、１０６０℃）に調節される。その後、窒素原料バルブ４０、ガリウム原料バルブ４１およびマグネシウム原料バルブ４２が開かれ、シリコン原料バルブ４３が閉じられる。そして、原料ガス供給路２９から、アンモニア純粋ガスが、また、キャリヤガス（Ｈ２）と共にトリメチルガリウムおよびエチルシクロペンタジエニルマグネシウムが、５００〜３６００ｓ間供給される（ＮＨ３ガス流量：１００００〜２００００ｓｃｃｍ  ＴＭＧガス流量：１０〜４０ｓｃｃｍ  ＥｔＣｐ２Ｍｇガス流量：１０〜２００ｓｃｃｍ）。
【００５５】
その結果、図４Ａに示すように、ｎ型ＧａＮ層５の上面に、ｐ型不純物としてＭｇがドープされたｐ型ＧａＮ層６（層厚：０．１〜１．５μｍ、Ｍｇ濃度：１０１７〜１０２０ｃｍ−３（好ましくは６．５×１０１７ｃｍ−３））が形成される。
なお、トリメチルガリウムは、上記と同様の方法により供給する。また、エチルシクロペンタジエニルマグネシウムは、液体のエチルシクロペンタジエニルマグネシウムをＨ２によりバブリングし（恒温槽温度：約３０℃）、このバブリングによって発生した気体を、キャリヤガスで希釈して供給する。そして、上記ＴＭＧガス流量およびＥｔＣｐ２Ｍｇガス流量とは、液体のトリメチルガリウムおよびエチルシクロペンタジエニルマグネシウムに供給するＨ２の流量のことである。
【００５６】
ｐ型ＧａＮ層６を形成した後には、ｎ型ＧａＮ層７の成長が行なわれる。ｎ型ＧａＮ層６の成長に際しては、ウエハ温度が、１０００〜１１００℃（たとえば、１０６０℃）に調節される。その後、窒素原料バルブ４０、ガリウム原料バルブ４１およびシリコン原料バルブ４３が開かれ、マグネシウム原料バルブ４２が閉じられる。そして、原料ガス供給路２９から、アンモニアおよびシラン純粋ガスが、また、キャリヤガス（Ｈ２）と共にトリメチルガリウムが、５００〜３６００ｓ間供給される（ＮＨ３ガス流量：１００００〜２００００ｓｃｃｍ  ＳｉＨ４ガス流量：０〜５０ｓｃｃｍ  ＴＭＧガス流量：１０〜４０ｓｃｃｍ）。
【００５７】
その結果、図４Ａに示すように、ｐ型ＧａＮ層６の上面に、ｎ型不純物としてＳｉがドープされたｎ型ＧａＮ層７（層厚：０．１〜１．５μｍ、Ｓｉ濃度：１０１６〜１０１９ｃｍ−３（好ましくは１×１０１９ｃｍ−３））が形成される。
なお、トリメチルガリウムは、上記と同様の方法により供給する。
こうして、基板２上にｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７が順にエピタキシャル成長させられる。この後、基板２が処理室２２から取り出される。
【００５８】
次いで、ｎ型ＧａＮ層７の上面にドライエッチングのためのマスク４６が形成される。マスク４６は、たとえば、ＳｉＯ２からなるハードマスクである。マスク４６には、フォトリソグラフィによって、トレンチ８を形成すべき領域に、平面視矩形環状の開口４７が形成される。
そして、開口４７を介して、エッチングガスが供給されることにより、ｎ型ＧａＮ層７およびｐ型ＧａＮ層６が、それらの積層方向に沿ってドライエッチングされる。このときのエッチングガスとしては、たとえば、Ｃｌ２、ＢＣｌ３、ＣＣｌ４などの塩素系ガスを用いることができる。
【００５９】
これにより、図４Ａに示すように、積層構造部３において開口４７に臨む部分に、断面矩形のトレンチ４８が形成される。トレンチ４８は、たとえば、ｐ型ＧａＮ層６の層厚途中に至る深さに形成される。
次いで、ガードリング層１１に対応する領域のマスク４６が、フォトリソグラフィによって、選択的に除去される。これにより、柱状部１０に対応する領域だけにマスク４６が残される。このマスク４６を介して、ドライエッチングが行われる。このドライエッチングは、ガードリング層１１の領域においてｐ型ＧａＮ層６が露出するまで行われる。このドライエッチングによって、トレンチ４８がさらに深くなり、底部がｎ型ＧａＮ層５に達するトレンチ８が形成される。こうして、図４Ｂに示すように、トレンチ８の一方側に柱状部１０が形成され、他方側にガードリング層１１が形成される。柱状部１０のｐ型ＧａＮ層６およびガードリング層１１は、同一工程でエピタキシャル成長させられた同一層から形成されているので、不純物濃度が互いに等しく、かつ、同一平面内でｎ型ＧａＮ層５に接している。
【００６０】
トレンチ８の両側壁は、互いに平行であり、積層構造部３の積層方向に沿っている。換言すれば、トレンチ８の側壁は、基板２の主面にほぼ垂直である。この側壁の一方が、柱状部１０の壁面９をなし、その他方がガードリング層１１の壁面１２をなす。
次に、マスク４６が剥離された後、図４Ｃに示すように、基板２上の露出表面にゲート絶縁膜１５が形成される。すなわち、ゲート絶縁膜１５は、柱状部１０の頂面２０および壁面９、トレンチ８の底面１３、ならびにガードリング層１１の頂面１４および壁面１２を覆うように形成される。ゲート絶縁膜１５の形成は、たとえば、ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法により行われ、その膜厚は、５００Å〜１５００Å程度とされる。
【００６１】
次いで、ゲート電極１６がリフトオフ法によって形成される。すなわち、ゲート電極１６を形成しない領域のゲート絶縁膜１５上にフォトレジストが選択的に形成され、その後、ゲート絶縁膜１５上に、ゲート電極１６の材料として用いられるメタルが、ＣＶＤ法やスパッタ法などにより堆積される。そして、フォトレジストを除去することにより、メタルの不要部分（ゲート電極１６以外の部分）がリフトオフされる。これにより、図４Ｄに示すように、ゲート絶縁膜１５上にゲート電極１６が形成される。
【００６２】
ゲート電極１６は、この実施形態では、柱状部１０の頂面２０の中央領域を除く領域に形成される。すなわち、ゲート電極１６は、柱状部１０の頂面２０の周縁部および壁面９、トレンチ８の底面１３、ならびにガードリング層１１の頂面１４および壁面１２を覆うように形成される。
次いで、公知のフォトリソグラフィ技術およびエッチング技術により、ゲート絶縁膜１５がパターニングされて、図４Ｅに示すように、ｎ型ＧａＮ層７の上面を露出させるソースコンタクトホール１７が形成される。その後、ゲート電極１６と同様の方法により、ソース電極１８が形成される。ただし、ソース電極１８は、ｎ型ＧａＮ層７にオーミック接触する材料（たとえば、チタン・アルミニウム合金）で形成される。ソース電極１８は、ソースコンタクトホール１７を介してｎ型ＧａＮ層７に接触し、かつ、ゲート電極１６に対して所定の間隔だけ離れるように形成される。
【００６３】
ソース電極１８の形成後、熱アロイ（アニール処理）が行なわれることにより、ｎ型ＧａＮ層７に対してソース電極１８がオーミック接触する。
その後、図４Ｆに示すように、スパッタ法などにより、基板２の裏面全域にドレイン電極１９の材料が堆積される。これにより、基板２の裏面に接触するドレイン電極１９が形成される。こうして、電界効果トランジスタ１が得られる。
【００６４】
以上のように、この実施形態によれば、積層構造部３の柱状部１０にトランジスタ構造が形成され、この柱状部１０を取り囲むようにトレンチ８が形成されている。このトレンチ８を挟んで柱状部１０を取り囲むようにガードリング層１１が形成されている。ゲート電極１６は、チャネル層としてのｐ型ＧａＮ層６（柱状部１０のｐ型ＧａＮ層６）に対向しているとともに、トレンチ８の内壁面を覆い、さらに、ガードリング層１１の頂面１４に達している。これにより、ゲート電極１６は、ゲート絶縁膜１５を介してｐ型ＧａＮ層６（チャネル層）およびガードリング層１１に対向している。したがって、ｐ型ＧａＮ層６（チャネル層）およびガードリング層１１は、同電位となる。
【００６５】
ゲート電極１６がオフ電位（トランジスタを遮断状態とするための電位）であるとき、ｎ型ＧａＮ層５（ドリフト層）には、図２に示すように、ｐ型ＧａＮ層６（チャネル層）との界面から空乏層５１が広がり、かつ、同じくｐ型ＧａＮ層からなるガードリング層１１から空乏層５２が広がる。これらの空乏層５１，５２は、トレンチ８の底部を回り込んで互いにつながる。これにより、トレンチ８の底部において、ゲート電極１６とｎ型ＧａＮ層５との間（すなわち、ゲート絶縁膜１５）にかかる電圧が空乏層５１，５２によって緩和される。その結果、ゲート絶縁膜１５の絶縁破壊を抑制することができるので、耐圧を向上することができる。
【００６６】
トレンチ８の両側壁（壁面９，１２）が積層構造部３の積層方向に沿っており、ｎ型ＧａＮ層５とｐ型ＧａＮ層６およびガードリング層１１との界面に垂直であることから、ｐ型ＧａＮ層６およびガードリング層１１からそれぞれ広がる空乏層５１，５２がトレンチ８の底部の下方側へと良好に広がる。これにより、空乏層５１，５２を確実に結合させることができるので、トレンチ８の底部での絶縁破壊を確実に抑制できる。
【００６７】
空乏層５１，５２の結合をより確実にするためには、トレンチ８の底面１３は、ｎ型ＧａＮ層５とｐ型ＧａＮ層６との界面から０．５μｍ以下の深さ範囲にあることが好ましい。つまり、トレンチ８の底面１３と、ｎ型ＧａＮ層６およびガードリング層１１の底面との距離ｄ１，ｄ２（この実施形態ではｄ１＝ｄ２）が、いずれも０．５μｍ以下であることが好ましい。トレンチ８の底面１３の深さ位置制御は、トレンチ４８の形成のためのエッチング（図４Ａ参照）およびガードリング層１１上のｎ型ＧａＮ層７の除去のためのエッチング（図４Ｂ参照）を適切に制御することによって行える。また、トレンチ８の幅を１．０μｍ以内としておくことによって、空乏層５１，５２をより確実に結合させることができる。
【００６８】
ｎ型ＧａＮ層５（ドリフト層）の厚さは、４μｍ以下とすることが好ましい。本件発明者の実験によれば、ｎ型ＧａＮ層５をこれ以上の厚さに形成しても、耐圧が高まらない。したがって、ｎ型ＧａＮ層５を４μｍ以下の厚さに形成することによって、充分な耐圧を有する薄型の電界効果トランジスタが実現される。
また、この実施形態では、積層構造部３にトレンチ８を形成し、このトレンチ８によって分けられたｐ型ＧａＮ層６の一方をトランジスタのチャネル層とし、その他方側をガードリング層１１としている。これにより、ガードリング層１１は、チャネル層と同等の優れた結晶性を有している。したがって、リーク電流の少ないガードリング構造を提供することができる。窒化物半導体では、イオン注入のような事後的な不純物の導入によってｐ型層を形成できないので、シリコンデバイスにおけるガードリング形成工程は適用できない。そのため、ガードリング層を持つ窒化物半導体素子は、未だ提供されていない。この実施形態では、エピタキシャル成長によって形成されるチャネル層と同じ層を利用してガードリング層１１が形成され、これによって、ガードリング層１１を有する窒化物半導体素子が実現されている。しかも、ガードリング層１１を作製するために特別なエピタキシャル成長工程を要しないので、製造工程が簡単であり、それに応じて最終製品のコストを低減できる。
【００６９】
図５は、この発明の第２の実施形態に係る窒化物半導体素子である電界効果トランジスタ６０の構成を説明するための図解的な平面図であり、図６は図５の切断面線VI−VIにおける模式的な断面図である。これらの図面において、前述の図１および図２に示された各部に対応する部分には、同一参照符号を付して示す。
前述の第１の実施形態の電界効果トランジスタ１は、基板２の裏面にドレイン電極１９が形成された構造であるのに対して、第２の実施形態の電界効果トランジスタ６０は、基板２の表面側（積層構造部３と同側）にドレイン電極１９が配置されている。
【００７０】
また、第２の実施形態においては、トランジスタ構造を形成する各セルの柱状部１０は、平面視正六角形の正六角柱形状に形成されている。それに応じて、各セルのトレンチ８が平面視正六角形の環状に形成されている。そして、複数のセルの間に配置されるガードリング層１１は、平面視において、ハニカム構造に形成されている。
複数のセルは、ソース電極１８とのコンタクトをとるための６つのセル（以下「ソースセル」という。）が、ドレイン電極１９とのコンタクトをとるための１つのセル（以下「ドレインセル」という。）を取り囲むように、配列されている。
【００７１】
ドレインセルにおいては、積層構造部３は、ｎ型ＧａＮ層４（ドレイン層）が露出するまでエッチングされている。このｎ型ＧａＮ層４に接触（オーミック接触）するように、ドレイン電極１９が形成されている。ドレイン電極１９がｎ型ＧａＮ層４に直接接触する構造であるので、基板２は必ずしも導電性の基板である必要はない。すなわち、基板２は、たとえば、サファイア基板であってもよい。
【００７２】
図７Ａ〜図７Ｈは、電界効果トランジスタ６０の製造方法の一例を工程順に示す模式的な断面図である。図７Ａ〜図７Ｈにおいて、図４Ａ〜図４Ｆに示した各部の対応部分には、同一参照符号を付して示す。
図７Ａ〜図７Ｃの工程は、図４Ａ〜図４Ｃの工程と同様である。ただし、ガードリング層１１上のｎ型ＧａＮ層７を除去する工程（図７Ｂ）において、ドレインセルのｎ型ＧａＮ層７も同時に除去される。
【００７３】
図７Ｄに示すゲート電極形成工程では、ゲート電極１６は、柱状部１０の頂面２０の中央領域およびドレインセルを除く領域に形成される。すなわち、ゲート電極１６は、ソースセルにおける柱状部１０の頂面２０の周縁部および壁面９、トレンチ８の底面１３、ならびにガードリング層１１の頂面１４および壁面１２を覆うように形成される。
次いで、図７Ｅに示すように、マスク材（たとえば、ＳｉＯ２）の膜（マスク膜）６５が全面に成膜される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、マスク膜６５がパターニングされて、ドレインセルの領域に開口６６が形成される。この開口６６を介して、ドレインセル内の積層構造部３がドライエッチングされる。具体的には、ｐ型ＧａＮ層６およびｎ型ＧａＮ層５がエッチング除去され、ｎ型ＧａＮ層４が露出させられる。ｎ型ＧａＮ層４を確実に露出させるために、ｎ型ＧａＮ層４の表層部分までオーバーエッチングされることが好ましい。
【００７４】
次に、図７Ｇに示すように、フォトリソグラフィによって、ソースセルにおける柱状部１０のｎ型ＧａＮ層７の上面を露出させるソースコンタクトホール１７がマスク膜６５およびゲート絶縁膜１５に形成される。その後、ソース電極１８およびドレイン電極１９が形成される。ソース電極１８は、ソースコンタクトホール１７を介してｎ型ＧａＮ層７に接触し、かつ、ゲート電極１６に対して所定の間隔だけ離れるように形成される。また、ドレイン電極１９は、ドレインセルにおいてｎ型ＧａＮ層４に接触するように形成される。
【００７５】
ソース電極１８およびドレイン電極１９の形成後、熱アロイ（アニール処理）が行なわれる。これにより、ｎ型ＧａＮ層７に対してソース電極１８がオーミック接触し、ｎ型ＧａＮ層４に対してドレイン電極１９がオーミック接触する。
次いで、フォトリソグラフィ技術によって、ゲート電極１６を露出させるゲートコンタクトホール３８がマスク膜６５に開口される。これにより、図７Ｈの構造の電界効果トランジスタ６０が得られる。
【００７６】
このようにして、基板２に対して同じ表面側からソースおよびドレインを取り出した横型構造の電界効果トランジスタ６０が提供される。この構造の電界効果トランジスタ６０においても、第１の実施形態と同様の効果を実現できる。
図８Ａ〜図８Ｅは、前述の第１の実施形態に係る電界効果トランジスタ１の他の製造方法を工程順に示す断面図である。この方法では、柱状部１０以外の領域におけるｐ型ＧａＮ層６を一旦除去した後、ｎ型ＧａＮ層５の表面からｐ型ＧａＮ結晶を成長（再成長）させることによって、ガードリング層１１が形成される。
【００７７】
具体的に説明すると、図８Ａに示すように、柱状部１０を形成すべき領域にマスク７１を選択的に形成し、その他の領域において、ｎ型ＧａＮ層７およびｐ型ＧａＮ層６をドライエッチングにより除去し、ｎ型ＧａＮ層５を露出させる。マスク７１は、ドライエッチングのためのハードマスクであり、たとえば、ＳｉＯ２からなる。
次に、図８Ｂに示すように、ガードリング層１１を形成すべき領域に開口７２を有するマスク７３を形成する。マスク７３は、たとえば、ＳｉＯ２からなる。マスク７３は、柱状部１０の頂面２０および壁面９を覆い、さらに、トレンチ８の底面１３（図２参照）に対応する領域を覆うように形成する。そして、このマスク７３から露出したｎ型ＧａＮ層５の表面から、ｐ型ＧａＮ層をエピタキシャル成長させることにより、図８Ｃに示すように、ガードリング層１１が形成される。これにより、同時に、ガードリング層１１と柱状部１０との間に、トレンチ８が形成される。
【００７８】
その後、マスク７３が剥離され、さらに、図８Ｄに示すように、ドライエッチングによって、トレンチ８が掘り下げられる。これにより、トレンチ８の底部は、所定深さ（好ましくは、０．５μｍ以下）だけｎ型ＧａＮ層５内に入り込む。
次に、ゲート絶縁膜１５が、柱状部１０の頂面２０および壁面９、トレンチ８の底面１３、ならびにガードリング層１１の頂面１４および壁面１２を覆うように形成される。この工程の詳細は、図４Ｃの工程と同様である。次いで、ゲート絶縁膜１５上に、ゲート電極１６が形成される。この工程の詳細は、図４Ｄの工程と同様である。さらに、ｎ型ＧａＮ層７の上面を露出させるソースコンタクトホール１７がゲート絶縁膜１５に形成され、ソースコンタクトホール１７内でｎ型ＧａＮ層７に接するソース電極１８が形成される。この工程の詳細は、図４Ｅの工程と同様である。ソース電極１８の形成後、熱アロイ（アニール処理）が行なわれることにより、ｎ型ＧａＮ層７に対してソース電極１８がオーミック接触する。この後、基板２に接するドレイン電極１９が形成される。この工程は、図４Ｆの工程と同様である。こうして、図８Ｅに示す構造の電界効果トランジスタ１が得られる。
【００７９】
このように、この製造工程では、ガードリング層１１を形成すべき領域のｐ型ＧａＮ層６が除去され、その後、ｎ型ＧａＮ層５の表面からの結晶成長によって、ｐ型ＧａＮからなるガードリング層１１が形成される。これにより、図４Ａ〜４Ｆに示した製造工程と同様の構造を形成できる。ただし、ガードリング層１１は、ｐ型ＧａＮ層６をエッチング除去することによって露出したｎ型ＧａＮ層５上に形成されるので、図４Ａ〜４Ｆに示す製造工程をとる方が、ガードリング層１１の結晶性が良くなり、それに応じて、リーク電流を少なくできる。
【００８０】
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の第１の実施形態では、セルが平面視矩形に形成される例を示したが、第２の実施形態のように、平面視正六角形のセルとすることもできる。逆に、第２の実施形態において、平面視矩形のセルを適用してもよい。その他、平面視ストライプ状（帯状）のセルを適用することもできる。
【００８１】
また、前述の実施形態では、III族窒化物半導体として、ＧａＮを用いた例を示したが、ＡｌＧａＮなどの他のIII族窒化物半導体を用いて窒化物半導体素子を構成してもよい。さらに、単一種類のIII族窒化物半導体を用いる必要はなく、たとえば、ＧａＮ層とＡｌＧａＮ層とを組み合わせてIII族窒化物半導体の積層構造部３を形成してもよい。
さらに、前述の実施形態では、トレンチ８の断面が矩形である例を示したが、トレンチ８の断面形状は、台形形状、逆台形形状、Ｕ字形状、Ｖ字形状などの他の形状であってもよい。ただし、ガードリング層１１から広がる空乏層をトレンチ８の下方にまで確実に延ばすためには、トレンチ８の底面とガードリング層１１の壁面１２とが９０度以下の角度を成していることが好ましい。
【００８２】
また、前述の実施形態では、ｎ型ＧａＮ層７（ソース層）はｎ型不純物（たとえばＳｉ）を添加しながらエピタキシャル成長させたＧａＮ層で形成されているが、ｎ型ＧａＮ層７（ソース層）は、インプランテーションによってｎ型不純物（たとえばＳｉ）を事後的に導入して形成されたＧａＮ層であってもよい。
また、前述の実施形態では、積層構造部３がｎｐｎ構造を有するｎチャンネル型電界効果トランジスタを示したが、積層構造部３をｐｎｐ構造としてｐチャンネル型電界効果トランジスタを構成してもよい。
【００８３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８４】
１    電界効果トランジスタ
２    基板
３    積層構造部
８    トレンチ
９    壁面
１０    柱状部
１１    ガードリング層
１２    壁面
１３    底面
１４    頂面
１５    ゲート絶縁膜
１６    ゲート電極
１８    ソース電極
１９    ドレイン電極
５１    空乏層
５２    空乏層
６０    電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
2011129775.tif 000015
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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