(57)【要約】【課題】フローティング構造を有するＭＯＳ型トランジスタにおいて、バイポーラ動作時の増幅率を向上できる半導体装置を提供する。【解決手段】本発明の半導体装置１は、基板１００上に形成された素子分離領域３によって互いに区分された複数の活性領域２と、それぞれの前記活性領域２内に形成された、ソース拡散層１４９ｂ又はドレイン拡散層１４９ａとなる二つの不純物拡散層と、前記不純物拡散層同士の間においてゲート絶縁膜１２５を介して前記活性領域２に接し、かつ、ゲート長方向に互いに絶縁膜１３６を介して隣接するように配置された第一のゲート電極１１０および第二のゲート電極１２０と、を採用する。【選択図】図１
2011071173.tif 000002
【特許請求の範囲】
【請求項１】
不純物拡散領域からなる第一の拡散領域および第二の拡散領域と、
前記第一の拡散領域および前記第二の拡散領域の間に設けられ、フローティング状態となるボディ領域と、
前記ボディ領域の一面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ領域に対向する第一のゲート電極と、
前記ゲート絶縁膜を介してボディ領域に対向し、前記第一のゲート電極のゲート長方向の一方側において前記第一のゲート電極に隣接し、かつ、前記第一のゲート電極から絶縁された第二のゲート電極と、を具備してなることを特徴とする半導体装置。
【請求項２】
基板上に絶縁体を介して該基板の主面と対向するように設けた半導体層と、
底部が前記絶縁体に接触している素子分離領域によって前記半導体層を区画して設けた活性領域を備え、
前記第一の拡散領域、前記第二の拡散領域およびボディ領域は前記活性領域内に形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は前記半導体層の前記絶縁体と接触していない側の面上に設けられ、前記第二のゲート電極の一部が、前記第一のゲート電極の一部に重ねられていることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された前記第一の拡散領域と、
前記第一の拡散領域上に配置された柱状の半導体層と、
前記半導体層内において前記第一の拡散領域上に形成された前記ボディ領域および前記ボディ領域上に形成された前記第二の拡散領域と、
前記半導体層の側面に形成され、かつ、前記ゲート絶縁膜を介して前記ボディ領域に対向する前記第一のゲート電極および前記第二のゲート電極と、を具備してなることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第一のゲート電極上に、絶縁膜を介して前記第二のゲート電極が積層されていることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
基板上に、半導体層からなる活性領域および前記活性領域を区画する素子分離領域を形成する工程と、
前記半導体層上に、ゲート絶縁膜を介して第一のゲート電極を形成する工程と、
前記半導体層上および前記第一のゲート電極の端部領域を覆うように第二のゲート電極を形成する工程と、
前記第一のゲート電極の一方向側および前記第二のゲート電極の他方向側の前記半導体層上に、前記第一の拡散領域および前記第二の拡散領域を形成するとともに、前記第一の拡散領域および前記第二の拡散領域の間にボディ領域を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第一の拡散領域を形成する工程と、
前記第一の拡散領域上に半導体層を形成し、前記半導体層を貫通して前記第一の拡散領域を露出するコンタクトホールを形成したのちに前記コンタクトホール内をゲート絶縁膜で覆う工程と、
前記コンタクトホール内に、第一のゲート電極および第二のゲート電極を絶縁体を介してこの順に形成する工程と、
前記半導体層の上面に、前記第二のゲート電極の側面に前記ゲート絶縁膜を介して位置するように、第二の拡散領域を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項８】
前記第一のゲート電極および前記第二のゲート電極を、ゲート長方向に中央で分断するように絶縁膜を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体装置の制御方法であって、
前記半導体装置は、不純物拡散領域からなる第一の拡散領域および第二の拡散領域と、
前記第一の拡散領域および前記第二の拡散領域の間に設けられ、フローティング状態となるボディ領域と、
前記ボディ領域の一面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ボディ領域に対向する第一のゲート電極と、
前記ゲート絶縁膜を介してボディ領域に対向し、前記第一のゲート電極のゲート長方向の一方側において前記第一のゲート電極に隣接し、かつ、前記第一のゲート電極から絶縁された第二のゲート電極と、を具備し、前記第一のゲート電極と前記第二のゲート電極に異なる電位を与えることで、データの読み出しまたは書き込み動作を行うことを特徴とする半導体装置の制御方法。
【請求項１０】
前記半導体装置への”１”のデータ書き込み時に、前記第二の拡散領域を基準電位として、前記第一の拡散領域には、前記基準電位より高い第一の電位を与え、前記第一のゲート電極に前記第一の電位と等しい第二の電位を与え、前記第二のゲート電極に前記基準電位より高く、かつ前記第二の電位より低い第三の電位を与えることを特徴とする、請求項９に記載の半導体装置の制御方法。
【請求項１１】
前記半導体装置への”０”のデータ書き込み時に、前記第二の拡散領域を基準電位として、前記第一の拡散領域には、前記基準電位よりも高い第一の電位を与え、前記第一のゲート電極には、前記基準電位より低い第二の電位を与え、前記第二のゲート電極には、前記基準電位と等しい第三の電位を与えることを特徴とする、請求項９に記載の半導体装置の制御方法。
【請求項１２】
前記半導体装置からのデータ読み出し時に、前記第二の拡散領域を基準電位として、前記第一の拡散領域には、前記基準電位よりも高い第一の電位を与え、前記第一のゲート電極には前記第一の電位と等しい第二の電位を与え、前記第二のゲート電極に前記基準電位より低い第三の電位を与えることを特徴とする、請求項９に記載の半導体装置の制御方法。
【請求項１３】
前記半導体装置のデータ保持時に、前記第二の拡散領域を基準電位として、前記第一の拡散領域には、前記基準電位と等しい第一の電位を与え、前記第一のゲート電極には、前記基準電位より低い第二の電位を与え、前記第二のゲート電極には、前記第二の電位と等しい第三の電位を与えることを特徴とする、請求項９に記載の半導体装置の制御方法。
【請求項１４】
前記基準電位を０Ｖとすることを特徴とする請求項１０，１２，１３のいずれかに記載の半導体装置の制御方法。
【請求項１５】
前記基準電位を正電圧とすることを特徴とする請求項１１に記載の半導体装置の制御方法。
【請求項１６】
データの読み出し動作時に、前記第一のゲート電極と対向する前記ボディ領域に反転層が形成されるように前記第一のゲート電極に電位を印加し、前記反転層と前記第二の拡散領域間にバイポーラ電流が流れるように前記第二のゲート電極に電位を印加する、請求項９に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体装置の製造方法および半導体装置の制御方法に関する。
【背景技術】
【０００２】
近年、汎用ＤＲＡＭはチップコストの低減が求められており、デバイス製造工程での微細化が推し進められている。しかし、ＤＲＡＭのメモリセルは1個のトランジスタと1個のキャパシタから構成されるため、微細化に伴い、キャパシタ容量の低下やトランジスタのリーク電流の増加といった問題が発生しやすい。このため、ＤＲＡＭに替わる次世代メモリとしてＭＲＡＭ(Magnetic RAM)、相変化メモリ(Phase Change Memory)、ＦｅＲＡＭ(Ferroelectric RAM)などの開発が活発化している。
また、構造の簡単なメモリとして、ＳＯＩデバイス等で発生する基板浮遊(フローティングボディ)効果を利用したキャパシタレスメモリも、次世代のメモリデバイスとして注目されている。
【０００３】
従来、基板浮遊(フローティングボディ)効果を用いたメモリ(以下フローティングボディメモリ)は、ボディに蓄積されたホール量の違いにより、トランジスタの閾値電圧の差を生じさせ、それをメモリ動作として利用する方法が用いられていた（特許文献１）。しかし、この方法は”０”状態と”1”状態の閾値電圧の差が小さくなるため、安定した動作が難しい。そこで、”０”状態と”1”状態の閾値電圧の差を広げる方法として、バイポーラ電流を利用した方法が提案されている（特許文献２）。
また、フローティングボディメモリの動作を安定させるための方法としては、１つのメモリセル内で２つのトランジスタのノードを共有させ、かつ、直列に接続する方法が提案されている（特許文献３）。
また、フローティングボディメモリに関連した技術として、高電圧電界効果トランジスタのゲート上に、ドレインへ向かって絶対値が増加する電位分布を設ける方法（特許文献４）や、不揮発性半導体記憶装置のメモリセルを三次元的に積層する方法が知られている（特許文献５）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2003-68877号公報
【特許文献２】特表2009-507384号公報
【特許文献３】国際公開第2005/122244号
【特許文献４】特開2005-277377号公報
【特許文献５】特開2008-72051号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、トランジスタをバイポーラ動作させるためには、比較的高い電圧が必要となるため、低消費電力のＤＲＡＭへの適用が困難であった。また、フローティングボディメモリにおいて電荷の蓄積を行うボディの容量は、従来のキャパシタを備えたＤＲＡＭのキャパシタ静電容量よりも極めて小さい。そのため、フローティングボディメモリの微細化を進めた場合は、データの保持時間を長くしてリフレッシュ特性を向上させることが困難であった。また、データ保持時間を長くするためには、ボディ領域の幅を長くする必要があるため、それに伴いバイポーラ動作時のベース長も長くしなければならない。そのため、オン電流が低下し、安定した動作が困難となるという問題があった。
【０００６】
また、１つのメモリセル内に、２つのトランジスタを直列に接続する方法の場合は、トランジスタの占有面積が大きくなるという問題があった。そのため、メモリセルの占有面積も大きくなってしまい、高集積度のＤＲＡＭ素子を形成することが困難であった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、不純物拡散領域からなる第一の拡散領域および第二の拡散領域と、前記第一の拡散領域および前記第二の拡散領域の間にフローティング状態となるボディ領域と、前記ボディ領域の一面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ボディ領域に対向する第一のゲート電極と、前記ゲート絶縁膜を介してボディ領域に対向し、前記第一のゲート電極のゲート長方向の一方側において、前記第一のゲート電極に隣接し、かつ、前記第一のゲート電極から絶縁された第二のゲート電極と、を具備してなることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置により、実効的なベース長を、ソース領域とドレイン領域の間の距離よりも短くすることができる。そのため、ドレイン領域の電圧が低い場合であっても、容易にバイポーラ電流を流すことが可能となる。これにより、フローティングボディ構造を有するＭＯＳ型トランジスタにおいて、バイポーラ動作時の増幅率を向上することができる。
これにより、低い電圧でも、高精度の書き込み、読み出しを行うことが可能となるため、高精度でかつ低消費電力の半導体装置を得ることができる。
【０００９】
また、１つのボディ領域に対して、電気的に分離された２つのゲート電極を、隣接するように構成するため、メモリセルの占有面積を小さく構成することができる。そのため、高集積度のＤＲＡＭ素子を形成することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体装置の基本形態を説明する断面模式図である。
【図２】本発明の半導体装置の基本形態を説明する平面模式図である。
【図３】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図４】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図５】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図６】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図７】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図８】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図９】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１０】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１１】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１２】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１３】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１４】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１５】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１６】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１７】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１８】本発明の第１の実施形態である半導体装置の製造方法を説明する工程図である。
【図１９】本発明の実施形態である半導体装置に電圧を印加した場合の模式図である。
【図２０】本発明の実施形態である半導体装置の電圧印加状態におけるエネルギーバンド図である。
【図２１】本発明の実施形態である半導体装置に電圧を印加した状態における、ドレイン電流とドレイン電圧Ｖｄの関係を示すグラフである。
【図２２】本発明の実施形態である半導体装置に、一連のメモリ動作を順次行った場合のドレイン電流を示すグラフである。
【図２３】本発明の実施形態である半導体装置の、各トランジスタのボディポテンシャルの差を示すグラフである。
【図２４】本発明の第２の実施形態である半導体装置を説明する断面模式図である。
【図２５】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図２６】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図２７】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図２８】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図２９】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３０】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３１】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３２】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３３】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３４】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３５】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３６】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３７】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３８】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【図３９】本発明の第２の実施形態である半導体装置の製造方法を説明する工程図である。
【発明を実施するための形態】
【００１１】
以下、第一の実施形態である半導体装置１について、図１および図２を参照して説明する。第一の実施形態では、本発明をｎ型ＭＯＳ ＦＥＴ構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合について説明する。図１は本発明の実施形態に係る半導体装置１の断面構造を示す断面図であり、図２のＡ−Ａ’部分に対応した横断面図である。また、図２は本発明の半導体装置１の基本形態を説明する平面模式図である。
なお、以下の説明において参照する図面は、本実施形態の半導体装置１の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置１の寸法関係とは異なっている。
【００１２】
本実施形態の半導体装置１は、サポート基板１００および絶縁膜１０２と、半導体層（活性化領域）２と、第一のゲート電極１１０と、第二のゲート電極1２０と、コンタクトプラグ１５７と、金属配線層１６０と、から概略構成されている。以下、それぞれについて詳細を説明する。
【００１３】
＜サポート基板１００および絶縁膜１０２＞
絶縁膜１０２はたとえばシリコン酸化膜（ＳｉＯ２)等からなり、ガラス基板や半導体基板等からなるサポート基板１００上を覆うように形成されている。また、これらの材料は特に限定されない。
【００１４】
＜半導体層（活性化領域）２＞
半導体層（活性化領域）２はさらに、ボディ領域１０１、第一の拡散領域１４９ａ、第二の拡散領域１４９ｂおよびＬＤＤ拡散層１４５から構成されており、絶縁膜１０２上を覆うように形成されている。また、その側面はＳＴＩ埋め込み酸化膜１２１からなる素子分離領域３により囲まれ、半導体層（活性化領域）２は所定の間隔で区画された構成となっている。
この半導体層（活性化領域）２および素子分離領域３の断面図を図１に、平面視形状を図２に示す。
【００１５】
半導体層（活性化領域）２はＰ型シリコンからなり、半導体層（活性化領域）２内の両端部にそれぞれ、ヒ素(Ａｓ)等のＮ型不純物が４×１０１５/ｃｍ２程度のドーズ量拡散されたシリコンからなる第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂが形成されている。また、これら第一の拡散領域１４９ａはドレイン領域、第二の拡散領域１４９ｂはソース領域として、それぞれ機能する。
また、第一の拡散領域１４９ａの一方側、および第二の拡散領域１４９ｂの他方側には、それぞれと接続するようにＬＤＤ拡散層１４５が形成されている。このＬＤＤ拡散層１４５は、リン（Ｐ)等のＮ型不純物が１×１０１３/ｃｍ２程度のドーズ量で拡散されたシリコンから構成されている。
また、半導体層（活性化領域）２内の、第一の拡散領域１４９ａと第二の拡散領域１４９ｂとの間に設けられた領域は、フローティング状態のボディ領域１０１を構成している。
【００１６】
ボディ領域１０１上には、ボディ領域１０１上を覆うようにゲート絶縁膜（第一のゲート絶縁膜１２５および第二のゲート絶縁膜１３９）が形成されている。また、一方側のＬＤＤ拡散層１４５上の一部には、サイドウォールシリコン窒化膜１４７が形成されている。また、第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂ上には、それぞれ、チタン(Ｔｉ)等の高融点金属膜からなるシリサイド層１５１が形成されている。
【００１７】
＜第一のゲート電極１１０＞
第一のゲート電極１１０はゲート絶縁膜（第一のゲート絶縁膜）１２５上に形成され、かつ、ゲート絶縁膜（第一のゲート絶縁膜）１２５を介して、ボディ領域１０１と対向するように構成されている。また、第一のゲート電極１１０は、第一のポリシリコン膜１３２、Ｗ/ＷＮ膜１３１および第一のシリコン窒化膜１３３がこの順に積層した柱状の構成となっており、その外壁側面は８ｎｍ程度の厚さの第二のシリコン窒化膜１３６で覆われている。これにより、第一のゲート電極１１０は、底面が第一のゲート絶縁膜１２５、側面が第二のシリコン窒化膜１３６、上面が第一のシリコン窒化膜１３３で覆われ、周囲から電気的に絶縁された構成となっている。
【００１８】
＜第二のゲート電極1２０＞
第二のゲート電極1２０は、リン（Ｐ）が約１×１０２０/cm３の濃度でドープされた厚さ１００ｎｍ程度の第二のポリシリコン膜１４２からなり、ゲート絶縁膜（第二のゲート絶縁膜）１３９上に形成されるとともに、ゲート絶縁膜（第二のゲート絶縁膜）１３９を介してボディ領域１０１と対向するように構成されている。
また、第二のゲート電極1２０は、第一のゲート電極１１０とゲート長方向の一方側において隣接し、かつ、その一部が第一のゲート電極１１０の端部領域を覆うように構成されている。
また、第二のゲート電極1２０は、第一のゲート電極１１０とは窒化膜（第一のシリコン窒化膜１３３および第二のシリコン窒化膜１３６および）を介して隣接しているため、互いに電気的に絶縁された状態となっている。
【００１９】
また、第二のゲート電極1２０の上面は、チタン(Ｔｉ)等の高融点金属膜からなるシリサイド層１５１で覆われ、外壁側面はシリコン酸化膜からなる２〜３ｎｍ程度の厚さのゲート側面酸化膜１４４で覆われている。これにより、第二のゲート電極1２０は、底面が第二のゲート絶縁膜１３９、側面はゲート側面酸化膜１４４、上面は後述する層間絶縁膜１５５で覆われ、周囲から電気的に絶縁された構成となっている。
【００２０】
図２に、第一のゲート電極１１０および第二のゲート電極1２０の平面視形状を示す。第一のゲート電極１１０および第二のゲート電極１２０は互いに隣接し、かつ、半導体層（活性化領域）２と交差するように配置されている。このとき、半導体層（活性化領域）２と、第一のゲート電極１１０および第二のゲート電極１２０の交差する角度は９０°でなくともよい。
【００２１】
ゲート側面酸化膜１４４の外壁側面、および、第一のシリコン窒化膜１３３上と第二のシリコン窒化膜１３６の外壁側面は、シリコン窒化膜からなる厚さ１５ｎｍ程度のサイドウォールシリコン窒化膜１４７により覆われている。これにより、第一のゲート電極１１０および第二のゲート電極1２０の側面全体は、サイドウォールシリコン窒化膜１４７により覆われる構成となっている。
また、それらの外側には、層間絶縁膜１５５が、第一のゲート電極１１０と第二のゲート電極1２０、および素子分離領域３を覆うように形成されている。
【００２２】
＜コンタクトプラグ１５７＞
コンタクトプラグ１５７は、たとえばタングステン（Ｗ）等からなり、層間絶縁膜１５５を貫通し、かつ、シリサイド層１５１に接続するように構成されている。また、第一のゲート電極１１０および第二のゲート電極1２０にも、それぞれ図示しないコンタクトプラグ１５７が接続されている。
【００２３】
＜金属配線層１６０＞
金属配線層１６０は、アルミニウム（Ａｌ)、銅（Ｃｕ）等からなり、各コンタクトプラグ１５７の上面に接続するように構成されている。また、金属配線層１６０上には、さらに別の配線層や表面保護膜が設けられていてもよい。
【００２４】
本実施形態の半導体装置１は、図１９に示すように、たとえば、データ読み出し動作時に第一のゲート電極１１０に電圧を印加することにより、ボディ領域１０１内の、第一のゲート電極１１０下の位置に、ＬＤＤ拡散層１４５と同一導電型の反転層１６１を形成することができる。図１９は、ドレインに+２Ｖ、第一のゲート電極１１０に+２Ｖ、第二のゲート電極1２０に-１Ｖ、第二の拡散領域（ソース領域）１４９ｂに０Ｖの電圧を印加した場合の模式図であり、バイポーラ電流を流している状態に相当する。
【００２５】
このとき、第二のゲート電極1２０側でも、第二の拡散領域１４９ｂのボディポテンシャルが変化する。これにより、実効的なベース長１６２は、第一の拡散領域（ドレイン領域）１４９ａと第二の拡散領域（ソース領域）１４９ｂの間の実際の距離よりも短くなる。そのため、印加するドレイン電圧が低い場合であっても、容易にバイポーラ電流を流すことができ、メモリ動作を安定して行うことが可能となる。
【００２６】
また、１つのボディ領域に対して、電気的に分離された第一のゲート電極１１０および第二のゲート電極１２０が、一部が重なるように構成されているため、メモリセルの占有面積を小さくすることができる。また、第一のゲート電極１１０および第二のゲート電極１２０の間に第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂ（ソース・ドレイン拡散層）を配置する必要がないため、高集積度のＤＲＡＭ素子を形成することが可能となる。
【００２７】
次に、第一の実施形態である半導体装置１の製造方法について図面を参照して説明する。
本実施形態の半導体装置１の製造方法は、ＳＯＩ基板１０４準備工程と、活性領域２形成工程と、第一のゲート電極１１０形成工程と、第二のシリコン窒化膜１３６形成工程と、第二のゲート絶縁膜１３９形成工程と、第二のゲート電極1２０形成工程と、ゲート側面酸化膜１４４形成工程と、ＬＤＤ拡散層１４５形成工程と、サイドウォールシリコン窒化膜１４７形成工程と、第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂ形成工程と、シリサイド層１５１形成工程と、層間絶縁膜１５５形成工程と、コンタクトプラグ１５７形成工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
なお、以下の説明において参照する図面は、本実施形態の半導体装置１の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置１の寸法関係とは異なっている。また、図１、図３〜図１８に、図２のＡ-Ａ'断面図を示す。
【００２８】
（ＳＯＩ基板１０４準備工程）
まず図３に示すように、サポート基板１００上に、絶縁膜１０２、p型シリコンからなるボディ領域１０１がこの順で形成されたＳＯＩ（Silicon On Insulator）基板１０４を準備する。このとき、絶縁膜１０２としてはシリコン酸化膜（ＳｉＯ２)等が利用でき、また、サポート基板１００としては、ガラス基板や半導体基板等が使用でき、それらの材料は特に限定されない。なお、図３以降の図面では、サポート基板１００の記載を省略する。
【００２９】
（半導体層（活性化領域）２形成工程）
次いで、ボディ領域１０１に熱酸化処理を行い、ボディ領域１０１を覆うように、厚さ１０ｎｍ程度のシリコン酸化膜(ＳｉＯ２膜)１１１を形成する。次いで、ＬＰ−ＣＶＤ法により、厚さ１５０ｎｍ程度のシリコン窒化膜(Ｓｉ３Ｎ４膜)１１２を、シリコン酸化膜(ＳｉＯ２膜)１１２上を覆うように形成する。
【００３０】
次に図４に示すように、周知のフォトリソグラフィおよびドライエッチング技術を用いて、シリコン窒化膜１１２、シリコン酸化膜１１１およびボディ領域１０１をパターニングする。このとき、絶縁膜１０２の上面が露出するように、エッチング条件を調節する。これにより、絶縁膜１０２の上面を露出する、トレンチ（溝パターン）１０３が形成される。このトレンチ１０３は、後述する工程において、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域３を形成するために用いられる。
【００３１】
次に、図５に示すように活性領域２を形成する。まず、公知のＨＤＰ-ＣＶＤ(High Density Plasma- CVD)法により、シリコン窒化膜１１２を覆い、かつ、トレンチ１０３内側を充填するように、シリコン酸化膜１２１を形成する。次いで、シリコン窒化膜１１２をストッパとし、ＳＴＩ埋め込み酸化膜１２１をＣＭＰ法により研磨除去する。これにより、トレンチ１０３の内側は、ＳＴＩ埋め込み酸化膜１２１により埋め込まれた構成となる。
【００３２】
次に、熱リン酸(Ｈ３ＰＯ４)によるウェットエッチングを行い、シリコン窒化膜１１２を除去する。次いで、希釈したフッ酸(ＨＦ)により、シリコン酸化膜１１１を除去する。これにより、ＳＴＩ埋め込み酸化膜１２１からなる素子分離領域３が形成され、ボディ領域１０１の周囲を覆う構成となる。これにより、活性領域２は、素子分離領域３により区画された構成となる。このときの活性領域２および素子分離領域３の平面視形状を、図２に示す。
このとき、活性領域２は、側面はＳＴＩ埋め込み酸化膜１２１に覆われ、底面は絶縁膜１０２によって覆われ、周囲から電気的に絶縁された構成となっている。そのため、活性領域２は半導体装置１の動作時に、電気的にフローティングな状態となる。
【００３３】
（第一のゲート電極１１０形成工程）
まず、図６に示すように、第一のポリシリコン膜１３２、Ｗ/ＷＮ膜１３１および第一のシリコン窒化膜１３３を形成する。
はじめに、ＩＳＳＧ(In-Situ Steam Generation）酸化等の熱酸化を行い、ゲート絶縁膜（第一のゲート絶縁膜）１２５を、ボディ領域１０１上を覆うように６ｎｍ程度の厚さで形成する。次いで、リン（Ｐ）が約１×１０２０/cm３の濃度でドープされた第一のポリシリコン膜１３２を、第一のゲート絶縁膜１２５を覆うように、８０ｎｍ程度の厚さで形成する。次いで、厚さ５ｎｍ程度の窒化タングステン(ＷＮ)および厚さ７０ｎｍ程度のタングステン(Ｗ)膜からなるＷ/ＷＮ膜１３１を第一のポリシリコン膜１３２上に形成し、さらに、Ｗ/ＷＮ膜１３１上に、第一のシリコン窒化膜１３３を厚さ１４０ｎｍ程度で形成する。
【００３４】
次に、周知のリソグラフィおよびドライエッチング技術を用いて第一のシリコン窒化膜１３３をパターニングする。次いで、第一のシリコン窒化膜１３３をマスクとしてドライエッチングを行い、第一のポリシリコン膜１３２およびＷ/ＷＮ膜１３１をエッチングする。これにより、図７に示すように、第一のゲート電極１１０が、半導体層（活性領域）２上に、ゲート絶縁膜（第一のゲート絶縁膜）１２５を介して形成される。
【００３５】
次に、図８に示すように、ＬＰ−ＣＶＤ法により、第一のゲート電極１１０の外壁側面と、ＳＴＩ埋め込み酸化膜１２１および第一のゲート絶縁膜１２５上を覆うように、第二のシリコン窒化膜１３６を８ｎｍ程度の厚さで形成する。
次いで、図９に示すように、第一のゲート電極１１０をマスクにして異方性ドライエッチングを行い、第二のシリコン窒化膜１３６を除去する。これにより第二のシリコン窒化膜１３６は、第一のゲート電極１１０の側面部にのみ残存する構成となる。
次いで、ボディ領域１０１上に露出する第一のゲート絶縁膜１２５を、ウェットエッチングにより除去する。次いで、熱酸化法により、ボディ領域１０１上を覆うようにシリコン酸化膜からなる第二のゲート絶縁膜１３９を形成する。この状態を図１０に示す。
【００３６】
（第二のゲート電極1２０形成工程）
次いで、図１１に示すように、マスクパターン１４３を形成する。まず、リンを約１×１０２０/cm３の濃度でドープしたポリシリコンからなる第二のポリシリコン膜１４２を、ゲート絶縁膜（第二のゲート絶縁膜）１３９および第一のゲート電極１１０を覆うように、厚さ１００ｎｍ程度で堆積させる。次いで、周知のフォトリソグラフィ技術により、フォトレジスト膜からなるマスクパターン１４３を、第二のポリシリコン膜１４２上に形成する。このとき、マスクパターン１４３は、一部が第一のゲート電極１１０の端部領域を覆うように形成する。
【００３７】
次に、第二のポリシリコン膜１４２に対して高い選択比を有する条件により、例えばＣｌ２、ＨＢｒ、Ｏ２からなる混合ガスを用いて、第二のポリシリコン膜１４２のエッチングを行う。これにより、第一のゲート電極１１０の端部領域を、第二のシリコン窒化膜１３６および第一のシリコン窒化膜１３３を介して覆う、第二のゲート電極1２０が形成される。この状態を図１２に示す。
次に図１３に示すように、ゲート側面酸化膜１４４を形成する。まず、フォトレジスト膜１４３を除去し、次いで、熱酸化法により第二のゲート電極1２０を覆うように、シリコン酸化膜からなるゲート側面酸化膜１４４を、２〜３ｎｍ程度の厚さで形成する。
【００３８】
（ＬＤＤ拡散層１４５形成工程）
次に図１４に示すようにＬＤＤ拡散層１４５を形成する。まず、ボディ領域１０１内に、リン（Ｐ)等のＮ型不純物を１０〜２０ｋｅＶのエネルギーで１×１０13/cm2程度のドーズ量となるようにイオン注入し、９５０℃で１０秒程度の熱処理を行う。これにより、ボディ領域１０１内にＬＤＤ(Lightly Doped Drain)拡散層１４５が形成される。このときの熱処理には、ＲＴＡ (Rapid Thermal Annealing)装置等によりランプ加熱等を行うことができる。
【００３９】
（サイドウォールシリコン窒化膜１４７形成工程）
次に図１５に示すようにサイドウォールシリコン窒化膜１４７を形成する。まず、ＬＰ−ＣＶＤ法により、第二のゲート絶縁膜１３９とＳＴＩ埋め込み酸化膜１２１と第一のゲート電極１１０および第二のゲート電極1２０を覆うように、シリコン窒化膜を厚さ１５ｎｍ程度で形成する。次いで、異方性ドライエッチングを行い、第二のゲート絶縁膜１３９とＳＴＩ埋め込み酸化膜１２１上、および、第一のゲート電極１１０と第二のゲート電極1２０の上面を覆うシリコン窒化膜を除去する。これにより、第一のゲート電極１１０および第二のゲート電極1２０の、側面のみを覆うサイドウォールシリコン窒化膜１４７が形成される。
【００４０】
（第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂ形成工程）
次に図１６に示すように、第一の拡散領域１４９ａおよび第二の拡散領域１４９ｂを形成する。まず、半導体層（活性領域）２内に、ヒ素(Ａｓ)等のＮ型不純物を２０〜４０ｋｅＶのエネルギーで４×１０１５/ｃｍ２程度のドーズ量となるようにイオン注入し、９５０℃で１０秒程度の熱処理を行う。これにより、半導体層（活性領域）２内の、第一のゲート電極１１０の一方向側に第一の拡散領域１４９ａが、第二のゲート電極1２０の他方側に第二の拡散領域１４９ｂが形成される。また、これによりボディ領域１０１は、第一の拡散領域１４９ａと第二の拡散領域１４９ｂの間に構成される。
【００４１】
（シリサイド層１５１形成工程）
次に図１７に示すように、シリサイド層１５１を形成する。まず、ソース・ドレイン拡散層１４９上のシリコン酸化膜１３９、および、第二のゲート電極1２０上のゲート側面酸化膜１４４をウェットエッチング等で除去する。次いで、サリサイド（Salicide； self-aligned silicide)技術により、チタン(Ｔｉ)等の高融点金属膜からなるシリサイド層１５１を、第二のゲート電極1２０上およびソース・ドレイン拡散層１４９上を覆うように形成する。これにより、第二のゲート電極1２０上およびソース・ドレイン拡散層１４９上に、シリサイド層１５１が形成される。
【００４２】
（層間絶縁膜１５５形成工程）
次に、ＣＶＤ法によりＢＰＳＧ膜を堆積した後に、７５０℃程度の窒素雰囲気中にてリフロー処理を行い、層間絶縁膜１５５を形成する。このとき、層間絶縁膜１５５の上面をＣＭＰ法で平坦化する工程を加えてもよい。この層間絶縁膜１５５を形成した状態を図１８に示す。
【００４３】
（コンタクトプラグ１５７形成工程）
次いで、図１に示すように、コンタクトプラグ１５７を形成する。まず、フォトリソグラフィおよびドライエッチング技術を用いて、層間絶縁膜１５５を貫通し、かつ、シリサイド層１５１を露出するようにコンタクトホール１５２を形成する。次いで、ＣＶＤ法によりコンタクトホール１５２内を充填するようにタングステン（Ｗ）等を堆積させる。その後、ＣＭＰを行い、層間絶縁膜１５５が露出するように表面研磨を行うことによりコンタクトプラグ１５７が形成される。
【００４４】
また、同様の工程により、第一のゲート電極１１０および第二のゲート電極1２０についても、図示していない箇所で、それぞれ個別に接続するコンタクトプラグ１５７を形成する。
その後、各コンタクトプラグ１５７に接続する構成で、アルミニウム（Ａｌ)、銅（Ｃｕ）等からなる金属配線層１６０を形成することにより、半導体装置１が完成する。また、このとき金属配線層１６０上には、さらに別の配線層や表面保護膜を設けてもよい。
【００４５】
本実施形態の半導体装置１と、一つのゲート電極のみを備えた従来構造の半導体装置の動作特性について、図１９〜２３に比較して説明する。なお、ここで挙げる従来構造の半導体装置には、ゲート電極に本発明の第一のゲート電極１１０に印加するのと同じ電圧を加えている。
【００４６】
本実施形態の半導体装置１の動作について、以下説明する。
本実施形態の半導体装置１は、図１９に示すように、たとえば、データ読み出し動作時に第一のゲート電極１１０に電圧を印加することにより、ボディ領域１０１内の、第一のゲート電極１１０下の位置に、ＬＤＤ拡散層１４５と同一導電型の反転層１６１を形成することができる。図１９は、第一の拡散領域１４９ａに+２Ｖ、第一のゲート電極１１０に+２Ｖ、第二のゲート電極1２０に-１Ｖ、第二の拡散領域（ソース領域）１４９ｂに０Ｖの電圧を印加した場合の模式図であり、バイポーラ電流を流している状態に相当する。
【００４７】
また、このとき、第二のゲート電極1２０側でも、第二の拡散領域１４９ｂのボディポテンシャルが変化する。これにより、実効的なベース長１６２は、第一の拡散領域（ドレイン領域）１４９ａと第二の拡散領域（ソース領域）１４９ｂの間の実際の距離よりも短くなる。そのため、印加するドレイン電圧が低い場合であっても、容易にバイポーラ電流を流すことができ、メモリ動作を安定して行うことが可能となる。
【００４８】
図２０に、図１９で示した電圧印加状態における、エネルギーバンド図を示す。横軸は第一の拡散領域（ドレイン領域）１４９ａと第二の拡散領域（ソース領域）１４９ｂの、ソース領域とドレイン領域間のそれぞれの位置に対応し、左端がドレイン領域、右端がソース領域となっている。また、縦軸は、電子のエネルギー（静電ポテンシャル）を示している。本発明では、第一のゲート電極１１０を、は第一の拡散領域（ドレイン領域）１４９ａと第二の拡散領域（ソース領域）１４９ｂの間に設けていることにより、従来構造の半導体装置よりも、ポテンシャルバリアを低減することができる。
【００４９】
図２１に、第一のゲート電極１１０に-１Ｖ、第二のゲート電極1２０に+２Ｖ、ソースに０Ｖの電圧を印加した状態における、ドレイン電流Ｉｄ（縦軸）のドレイン電圧Ｖｄ（横軸）に対する依存性を示す。ここに示すように、本実施形態の半導体装置１は、従来構造の半導体装置よりも低いドレイン電圧により、大きいドレイン電流を流すことができる。すなわち、本発明では、従来よりも低いドレイン電圧でも、従来よりも大きいバイポーラ電流を得ることが可能となる。これにより、半導体装置１のメモリ動作を安定して行うことが可能となる。
【００５０】
また、本実施形態の半導体装置１は、電気的にフローティング状態の時に、ボディ領域に生成するバイポーラ電流を利用することで、メモリ動作（データの書き込みおよび読み出し）を行うことが可能となる。また、第一の拡散領域（ドレイン領域）１４９ａ、第二の拡散領域（ソース領域）１４９ｂ、第一のゲート電極１１０および第二のゲート電極1２０には、それぞれ個別に設定した電圧を印加することができる。
また、第一のゲート電極１１０および第二のゲート電極1２０は互いに電気的に絶縁された構成のため、データ保持時には、それぞれ対向するボディ領域全体を、電荷（ホール）の保持に使用することができる。
これらの動作について、”１”書き込み動作、”０”書き込み動作、読み出し動作、データ保持の各動作を、以下、それぞれ詳細に説明する。
【００５１】
（”１”書き込み動作）
半導体装置１への”１”のデータ書き込み時には、第二の拡散領域（ソース領域）１４９ｂを基準電位とし、たとえば０Ｖに設定する。そして、第一の拡散領域（ドレイン領域）１４９ａには、その基準電位より高い第一の電位、たとえば２Ｖを与える。また、第一のゲート電極１１０には、第一の電位と等しい第二の電位、たとえば２Ｖを与え、また、第二のゲート電極１２０には、基準電位より高く、かつ第二の電位より低い第三の電位、たとえば１Ｖを与える。
【００５２】
（”０”書き込み動作）
半導体装置１への”０”のデータ書き込み時には、第二の拡散領域（ソース領域）１４９ｂを基準電位とし、たとえば１Ｖに設定する。そして、第一の拡散領域（ドレイン領域）１４９ａには、その基準電位より高い第一の電位、たとえば２Ｖを与える。また、第一のゲート電極１１０には、基準電位より低い第二の電位、たとえば−１．２Ｖを与え、また、第二のゲート電極１２０には、基準電位と等しい第三の電位、たとえば１Ｖを与える。
【００５３】
（読み出し動作）
半導体装置１へのデータの読み出し時には、第二の拡散領域（ソース領域）１４９ｂを基準電位とし、たとえば０Ｖに設定する。そして、第一の拡散領域（ドレイン領域）１４９ａには、その基準電位より高い第一の電位、たとえば２Ｖを与える。また、第一のゲート電極１１０には、第一の電位と等しい第二の電位、たとえば２Ｖを与え、また、第二のゲート電極１２０には、基準電位より第三の電位、たとえば−０．８Ｖを与える。
【００５４】
（データ保持動作）
半導体装置１へのデータ保持時には、第二の拡散領域（ソース領域）１４９ｂを基準電位とし、たとえば０Ｖに設定する。そして、第一の拡散領域（ドレイン領域）１４９ａには、その基準電位より等しい第一の電位、たとえば０Ｖを与える。また、第一のゲート電極１１０には、基準電位より低い第二の電位、たとえば−１．２Ｖを与え、また、第二のゲート電極１２０には、第二の電位と等しい第三の電位、たとえば−１．２Ｖを与える。
このデータ保持動作時は、それぞれ対向するボディ領域全体を、電荷（ホール）の保持に使用することができるため、リフレッシュ特性を向上させることが可能となる。
【００５５】
図２２に、表１に示した電圧印加条件で上記の一連のメモリ動作（書き込み動作および読み出し動作）を順次行った場合のドレイン電流の大きさを示す。ここで、横軸は経過時間を示しており、所定時間が経過した時点で、下記表１に示した電圧を各電極に印加することで、図２２に示す各動作を行う。
【００５６】
【表１】
2011071173.tif 000003
【００５７】
このように、ドレイン電圧を２Ｖとした設定では、従来構造の半導体装置ではドレイン電量がほとんど流れず、また、"１"データの読み出し動作においては、データを安定して読み出すことができない。それに対し、本発明では、大きなドレイン電流が流れていることがわかる。これにより、本実施形態の半導体装置１では、低いドレイン電圧の場合でも、"１"データを容易に読み出す事ができる。
【００５８】
また、本実施形態の半導体装置１により書き込まれたデータは、表１に「データ保持」として示す電圧を各ゲート電極（第一のゲート電極１１０および第二のゲート電極1２０）に印加することにより、その状態を保持することができる。すなわち、ボディ領域内に電荷（ホール）を保持することにより、書き込んだデータの保持を行うことができる。ただし、データ保持状態においても、ボディ領域内の電荷は徐々に失われていくため、データの保持のためには、所定時間の経過後にリフレッシュ動作を行い、再度データを書き込む必要がある。
【００５９】
図２３は"０"を書き込んでデータ保持状態に移ったトランジスタと、"１"を書き込んでデータ保持状態に移ったトランジスタのボディポテンシャルの差を示している。このボディポテンシャルの差が大きいほど、リフレッシュ動作を行うまでの保持時間を延長することが可能となる。
【００６０】
本実施形態の半導体装置１では、第二のゲート電極1２０の下のボディ領域１０１も、データ保持時に、ホール保持に寄与させることができる。そのため、本実施形態の第一のゲート電極１１０と同じゲート長を備えた従来の半導体装置の構成と比較すると、ボディ領域へ蓄積できる電荷（ホール）量を増加させることができる。
これにより、従来の半導体装置よりも長い間、ボディポテンシャルの差を大きい値のまま保つことが可能となり、データ保持時間（リフレッシュ特性）を向上することができる。そのため、リフレッシュ動作の回数が低減され、低消費電力のＤＲＡＭ素子を形成することが可能となる。
以上の実施形態で説明した、各膜の材料や膜厚、イオン注入での不純物濃度（ドーズ量）、エネルギー等の値は一例であり、本発明の主旨を逸脱しない範囲で変更が可能である。
【００６１】
以下、第二の実施形態である半導体装置２００について、図２４を参照して説明する。第二の実施形態は、本発明を、縦型のＭＯＳＦＥＴで構成されるＤＲＡＭのメモリセルトランジスタに適用した場合を示す。また、図２４において、(ａ)はメモリセル領域の平面図、(ｂ)はＢ-Ｂ'断面図、(ｃ)はＣ−Ｃ‘断面図を示す。なお、以下の説明において参照する図面は、本実施形態の半導体装置２００の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置２００の寸法関係とは異なっている。
【００６２】
本実施形態の半導体装置１は、第一の拡散領域（Ｎ＋拡散層）５４９ａと、半導体層（活性領域）２０２と、第一のゲート電極５１０と、第二のゲート電極５２０と、コンタクトプラグ５５７と、から概略構成されている。以下、それぞれについて詳細を説明する。
【００６３】
＜第一の拡散領域（Ｎ＋拡散層）５４９ａ＞
第一の拡散領域（Ｎ＋拡散層）５４９ａは、半導体基板（Ｐ型のシリコン基板）５１１上を覆うように形成され、１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２のドーズ量のヒ素が拡散されたＰ型のシリコンから構成されている。この第一の拡散領域５４９ａは、半導体装置２００のドレイン拡散層として作用する。
【００６４】
＜半導体層（活性領域）２０２＞
半導体層（活性領域）２０２は、ボディ領域（Ｐ型シリコン層）５１３と第二の拡散領域（Ｎ型拡散層）５４９ｂから構成され、さらに、それらを貫通する第二のゲート絶縁膜５４３および第一の絶縁膜５２７に周囲を囲まれている。以下、それぞれについて詳細を説明する。
【００６５】
（ボディ領域（Ｐ型シリコン層）５１３）
ボディ領域（Ｐ型シリコン層）５１３は、１×１０１５/ｃｍ３〜１×１０１６/ｃｍ３のボロン（Ｂ)が拡散されたシリコンからなり、厚さ３００ｎｍ程度で第一の拡散領域５４９ａを覆うように形成されている。
【００６６】
（第二の拡散領域（Ｎ型拡散層）５４９ｂ）
第二の拡散領域（Ｎ型拡散層）５４９ｂは、１×１０１３/ｃｍ２〜１×１０１４/ｃｍ２のリンまたはヒ素が拡散されたシリコンからなり、ボディ領域５１３の上面を覆うように形成されている。この第二の拡散領域５４９ｂは、後述する半導体装置２００のソース拡散層として機能する。
【００６７】
（第二のゲート絶縁膜５４３）
半導体層（活性領域）２０２内には、第二の拡散領域５４９ｂおよびボディ領域５１３を貫通し、かつ、第二の拡散領域５４９ｂを露出する、溝状の第二のコンタクトホール５０２ａが複数形成されている。また、その内側には、第二のコンタクトホール５０２ａ内壁を覆い、かつ、上面が第二の拡散領域５４９ｂから突出するように、長い角筒状の第二のゲート絶縁膜５４３が形成されている。この第二のゲート絶縁膜５４３の材料は特に限定されず、シリコン酸化膜等を用いても良い。
また、この第二の拡散領域５４９ｂから突出した部分の外壁側面を覆うように、第一のシリコン酸化膜５１５および第二のサイドウォールシリコン酸化膜５５５が形成されている。
【００６８】
（第一の絶縁膜５２７）
また、半導体層（活性領域）２０２内には、活性領域２０２を貫通し、かつ、第二のコンタクトホール５０２ａと交差するように溝状の第一のコンタクトホール５０１ａが形成されている。この第一のコンタクトホール５０１ａは、第二のコンタクトホール５０２ａにより分断される構成となっている。
【００６９】
第一の絶縁膜５２７は、ポリシラザン等の塗布絶縁膜や、シリコン酸化膜、およびそれらの積層膜等からなり、第一のコンタクトホール５０１ａに充填するように形成されている。また、その側面には、第一の絶縁膜５２７の外壁側面を覆い、かつ、上面が第二の拡散領域５４９ｂから突出するように、第二のシリコン酸化膜５２１が形成されている。
第二のシリコン酸化膜５２１は、第一のコンタクトホール５０１ａの上端から、第二の拡散領域５４９ｂ内までの内壁側面を覆い、また、第二の拡散領域５４９ｂの側面の位置にはチタン等の高融点金属膜からなるシリサイド層５２５が形成されている。
また、第一のシリコン酸化膜５１５および第二のサイドウォールシリコン酸化膜５５５が、第二の拡散領域５４９ｂから突出した部分の外壁側面を覆うように形成されている。
【００７０】
これにより、第一の絶縁膜５２７の、第二の拡散領域５４９ｂおよびボディ領域５１３に対応する位置は第二のシリコン酸化膜５２１で覆われ、また、第二の拡散領域５４９ｂに対応する位置はシリサイド層５２５で覆われる構成となっている。また、第二の拡散領域５４９ｂの下部および半導体基板５１１に対応する位置は露出し、半導体基板５１１と直接接する構成となっている。この状態を図２４（ｃ）に示す。
【００７１】
また、半導体層（活性領域）２０２は、第二のシリコン酸化膜５２１と第二のゲート絶縁膜５４３の交差パターンにより四方を囲まれた、柱状の形状となっている。これにより、それぞれ隣接する活性領域２０２同士は、第二のシリコン酸化膜５２１と第二のゲート絶縁膜５４３により区分された構成となっている。この区分された領域の平面視形状（シリコンピラー５０３）を、図２４（ａ）に示す。
【００７２】
＜第一のゲート電極５１０＞
第一のゲート電極５１０は、たとえば、窒化チタン(ＴｉＮ)およびタングステン（Ｗ)の積層膜からなり、第二のゲート絶縁膜５４３内の底面から、１００ｎｍ程度の高さにまで充填されている。また、第一のゲート電極５１０の上面を覆うように、厚さ１０ｎｍ程度のポリシリコン膜５４２、および、厚さ６ｎｍ程度の第三のゲート絶縁膜５４３ａがこの順で積層されている。
【００７３】
これにより、第一のゲート電極５１０は第二のゲート絶縁膜５４３を介して第一の拡散領域５４９ａ上に配置された構成となる。また、その側面は、第二のゲート絶縁膜５４３を介して半導体層（活性領域）２０２の側面に位置し、かつ、ボディ領域５１３に対向する構成となっている。
また、第一のゲート電極５１０は底面および側面が第二のゲート絶縁膜５４３に、上面がポリシリコン膜５４２および第三のゲート絶縁膜５４３ａで覆われた構成となり、周囲から電気的に絶縁された構成となっている。
【００７４】
＜第二のゲート電極５２０＞
第二のゲート電極５２０は、たとえば、窒化チタン(ＴｉＮ)およびタングステン（Ｗ)の積層膜からなり、第三のゲート絶縁膜５４３ａの上面から、１００ｎｍ程度の高さにまで充填されている。これにより、第二のゲート電極５２０の側面は、第二のゲート絶縁膜５４３を介して半導体層（活性領域）２０２の側面に位置し、かつ、ボディ領域５１３に対向する構成となっている。また、第二のゲート電極５２０の上端部は、第二のゲート絶縁膜５４３を介して第二の拡散領域５４９ｂの側面に配置された構成となる。
【００７５】
第二のゲート電極５２０の上面には、第二のゲート電極５２０の上面を覆い、第二のコンタクトホール５０２ａ内を充填するように、厚さ２０ｎｍ程度のシリコン酸化膜からなる第一のサイドウォールシリコン酸化膜５４６が形成されている。これにより、第二のゲート電極５２０は、底面が第三のゲート絶縁膜５４３ａに、側面がゲート絶縁膜（第二のゲート絶縁膜）５４３に、上面が第一のサイドウォールシリコン酸化膜５４６で覆われた構成となり、周囲から電気的に絶縁された構成となっている。
【００７６】
（コンタクトプラグ５５７）
コンタクトプラグ５５７は、たとえば１×１０１３/ｃｍ３〜１×１０１４/ｃｍ３のリンまたはヒ素が拡散されたシリコンからなり、第二の拡散領域５４９ｂの上面を覆い、かつ、第二のゲート絶縁膜５４３同士の間隔を充填するように形成されている。また、このコンタクトプラグ５５７は、第二の拡散領域５４９ｂと導通し、ソース拡散層の引き出し用のコンタクトプラグとして機能する。
【００７７】
また、図示しない配線層およびコンタクトプラグが、第一のゲート電極５１０および第二のゲート電極５２０、ビット線５０１、コンタクトプラグ５５７に接続するように形成されているが、ここではその説明を省略する。
【００７８】
本実施形態の半導体装置２００は、ピラー内にボディ領域５１３が形成され、その下方のピラー内に第一の拡散領域５４９ａが配置されることにより、ボディ領域５１３を電気的にフローティング状態とすることができる。そのため、第一の実施形態の半導体装置１のようにＳＯＩ基板１０４を用いる必要がなく、半導体装置２００の小型化を実現することができる。
また、本実施形態では、第一のゲート電極５１０および第二のゲート電極５２０の端部は重なっていないが、分離用のポリシリコン膜５４２および第三のゲート絶縁膜５４３ａの膜厚を適切に設定することにより、第一の実施形態と同等の動作を起こすことができる。
【００７９】
以下、第二の実施形態である半導体装置２００の製造方法について、図面を参照して説明する。第二の実施形態は、本発明を、縦型のＭＯＳＦＥＴで構成されるＤＲＡＭのメモリセルトランジスタに適用した場合を示す。また、各図面において、(ａ)はメモリセル領域の平面図、(ｂ)はＢ-Ｂ'断面図、(ｃ)はＣ−Ｃ‘断面図を示す。
【００８０】
本実施形態の半導体装置２００の製造方法は、第一の拡散領域５４９ａ形成工程と、半導体層（活性領域）２０２形成工程と、第一のコンタクトホール５０１ａ形成工程と、第二のシリコン酸化膜５２１除去工程と、第一の絶縁膜５２７形成工程と、第二のコンタクトホール５０２ａ形成工程と、第二のコンタクトホール５０２ａ形成工程と、第一のゲート電極５１０形成工程と、第二のゲート電極５２０形成工程と、第二の絶縁膜５５１形成工程と、第二の拡散領域５４９ｂ形成工程と、コンタクトプラグ５５７形成工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
【００８１】
（第一の拡散領域５４９ａ形成工程）
まず、図２５に示すように、第一の拡散領域５４９ａを形成する。まず、Ｐ型シリコンからなる半導体基板５１１上に、３０ｋｅＶのエネルギーで、ヒ素を１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２のドーズ量となるようにイオン注入する。次いで、１０００℃・１０秒の熱処理を行うことにより、半導体基板５１１上に、高濃度Ｎ型の第一の拡散領域（Ｎ＋拡散層）５４９ａが形成される。
【００８２】
図２５(a)に、後述するビット線５０１の形成される位置を示す。縦型のＭＯＳＦＥＴは、ボディ領域が、下方に位置するドレイン拡散層と上方に位置するソース拡散層との間に挟まれる構成となっている。そのため、以下の説明では、ドレイン拡散層に接続する配線層をビット線５０１とする。
【００８３】
（半導体層（活性領域）２０２形成工程）
次に、図２６に示すように、エピタキシャル成長法によって、１×１０１５/ｃｍ３〜１×１０１６/ｃｍ３のボロン（Ｂ)を含んだ、Ｐ型シリコンからなる半導体層（活性領域）２０２を、第一の拡散領域５４９ａを覆うように、厚さ３００ｎｍ程度で形成する。このとき、半導体層（活性領域）２０２の形成方法は、不純物を含まないシリコン層を堆積した後に、イオン注入によってＰ型不純物を導入する方法を用いてもよい。
【００８４】
（第一のコンタクトホール５０１ａ形成工程）
次に、図２７に示すように、熱酸化法によって、半導体層（活性領域）２０２上に厚さ１０ｎｍ程度の第一のシリコン酸化膜５１５を形成した後、ＬＰ−ＣＶＤ法により、厚さ１４０ｎｍ程度のシリコン窒化膜５１６を堆積する。
次いで、フォトリソグラフィ技術を用いてパターニングしたフォトレジスト膜５１７をマスクに、シリコン窒化膜５１６をエッチングする。これにより、図２７(ａ)および図２７(ｃ)に示すように、シリコン窒化膜５１６を貫通し、かつ、第一のシリコン酸化膜５１５を露出する、複数の第一のコンタクトホール５０１ａが形成される。
これにより図２７(ａ)に示すように、フォトレジスト膜５１７は、複数の第一のコンタクトホール５０１ａに対応する位置に開孔を有したパターンとなる。また、このとき複数の第一のコンタクトホール５０１ａは、帯状で所定方向（図２７(ａ)の上下方向）に延在する構成となる。
【００８５】
次に、図２８に示すように、第一の拡散領域５４９ａの上面を露出する。まず、フォトレジスト膜５１７を除去する。次いで、シリコン窒化膜５１６をマスクとして、第一のシリコン酸化膜５１５と半導体層（活性領域）２０２を貫通させる。これにより、第一のコンタクトホール５０１ａの底部に、第一の拡散領域５４９ａの上面が露出される。このとき、第一のコンタクトホール５０１ａの底部に、第一の拡散領域５４９ａの上面が露出するように、エッチング条件を設定することが望ましいが、第一の拡散領域５４９ａの上面がエッチングを受けてもかまわない。
これにより、図２８(ａ)に示すように、第一のコンタクトホール５０１ａのパターンが形成される。
【００８６】
次に、図２９に示すように、ＬＰ−ＣＶＤ法により、第一のコンタクトホール５０１ａの内壁側面と底部、および、シリコン窒化膜５１６上を覆うように、厚さ１５ｎｍ程度の第二のシリコン酸化膜５２１を形成する。このとき、第二のシリコン酸化膜５２１は、第一のコンタクトホール５０１ａの内部を完全には充填しない厚さとなるように設定する。
【００８７】
（第二のシリコン酸化膜５２１除去工程）
次に、図３０に示すように、異方性ドライエッチングにより第一のコンタクトホール５０１ａ底部の第二のシリコン酸化膜５２１を除去する。このとき、第一のコンタクトホール５０１ａの底部がさらに４０ｎｍ程度深くなるようにエッチング条件を設定する。また、このとき、第一のコンタクトホール５０１ａが第一の拡散領域５４９ａを貫通しないようにする。
【００８８】
次に、図３１に示すようにシリサイド層５２５を形成する。まず、サリサイド技術により、第一のコンタクトホール５０１ａ内壁側面の、第一の拡散領域５４９ａの露出する部分を覆うように、チタン等の高融点金属膜からなるシリサイド層５２５を形成する。このシリサイド層５２５を形成することにより、ビット線５０１の配線抵抗を低減することができる。
【００８９】
（第一の絶縁膜５２７形成工程）
次に、図３２に示すように、第一のコンタクトホール５０１ａ内に第一の絶縁膜５２７を形成する。まず、異方性ドライエッチングを用いて、第一のコンタクトホール５０１ａ底部のシリサイド層５２５を除去する。次いで、第一のコンタクトホール５０１ａ底部より、第一の拡散領域５４９ａおよび半導体基板５１１をエッチングし、第一のコンタクトホール５０１ａの底部を、さらに５０ｎｍ程度深く形成する。この後、シリコン窒化膜５１６を覆い、かつ、第一のコンタクトホール５０１ａ内を充填するように第一の絶縁膜５２７を形成する。このとき、第一の絶縁膜５２７の材料としては、ポリシラザン等の塗布絶縁膜や、ＨＤＰ−ＣＶＤ(High Density Plasma-CVD)法で形成したシリコン酸化膜、およびそれらの積層膜等を使用することができる。
【００９０】
次いで、第一のコンタクトホール５０１ａ内に充填した第一の絶縁膜５２７を、ＣＭＰ法によってシリコン窒化膜５１６の上面が露出するまで研磨を行い、平坦化させる。これにより、隣接する第二の拡散領域５４９ｂ同士は第一の絶縁膜５２７によって絶縁分離され、図３３（ａ）に示すようにビット線５０１のパターンが形成される。
【００９１】
（第二のコンタクトホール５０２ａ形成工程）
次に、図３３に示すように、第二のコンタクトホール５０２ａを形成する。まず、フォトリソグラフィ技術により、シリコン窒化膜５１６を覆うようにフォトレジスト膜５３１を形成する。このとき、フォトレジスト膜５３１は、第二のコンタクトホール５０２ａに対応する位置に開口を形成するパターンとなっている。また、その第二のコンタクトホール５０２ａの開口パターンは、ビット線５０１のパターンと直交する構成となる。この第二のコンタクトホール５０２ａの開口パターンの平面視形状を、図３３（ａ）に示す。
【００９２】
次いで、フォトレジスト膜５３１をマスクとしてシリコン窒化膜５１６、第一のシリコン酸化膜５１５および半導体層（活性領域）２０２を異方性エッチングによって除去する。これにより、半導体層（活性領域）２０２を貫通して第一の拡散領域５４９ａを露出する第二のコンタクトホール５０２ａが形成される。また、それと同時に、第一のコンタクトホール５０１ａおよび第二のコンタクトホール５０２ａの交差パターンによって外周を囲まれた、複数のシリコンピラー５０３が形成される。第二のコンタクトホール５０２ａ形成の後、フォトレジスト膜５３１を除去する。
【００９３】
次に、図３４に示すように、熱酸化法を用いて、シリコン酸化膜等からなる第一のゲート絶縁膜５３５を、第二のコンタクトホール５０２ａ内壁、および、ワード線形成パターン５０２に対応する位置のシリコン窒化膜５１６を覆うように、６ｎｍ程度の厚さで形成する。
【００９４】
（第一のゲート電極５１０形成工程）
次に、図３５に示すように、第一のゲート電極５１０を形成する。まず、第二のコンタクトホール５０２ａの内側を充填するように、バリア膜として５ｎｍ程度の窒化チタン(ＴｉＮ)を堆積し、次いで、タングステン（Ｗ)を堆積する。次いで、第二のコンタクトホール５０２ａの底面からの高さが１００ｎｍ程度になるようエッチバックを行い、第一のゲート電極５１０を形成する。
この後、第二のコンタクトホール５０２ａの内側を充填するようにポリシリコン膜５４２を形成し、第一のゲート電極５１０上にポリシリコン膜５４２が厚さ１０ｎｍ程度で残るようエッチバックを行う。
【００９５】
次に、ウェットエッチングを行い、第二のコンタクトホール５０２ａの側面に露出している第一のゲート絶縁膜５３５を除去する。次いで、第二のコンタクトホール５０２ａの側面に第二のゲート絶縁膜５４３を、ポリシリコン膜５４２上に第三のゲート絶縁膜５４３ａを、それぞれ膜厚６ｎｍ程度で形成する。このとき、第二のゲート絶縁膜５４３としては、熱酸化によってシリコン酸化膜等を形成しても良い。また、この熱酸化を行う際には、ポリシリコン膜５４２が完全に酸化されてもよい。
【００９６】
（第二のゲート電極５２０形成工程）
次に図３６に示すように、第二のゲート電極５２０を形成する。まず、第一のゲート電極５１０と同様にして、第二のコンタクトホール５０２ａの内側を充填し、かつ、第三のゲート絶縁膜５４３ａ上を覆うように、窒化チタンのバリア膜およびタングステンの積層体からなる第二のゲート電極５２０を、高さ１００ｎｍ程度で形成する。これにより第二のゲート電極５２０は、絶縁体（ポリシリコン膜５４２および第二のゲート絶縁膜５４３ａ）を介して、第一のゲート電極５１０上に形成された構成となる。
【００９７】
次いで、ＬＰ−ＣＶＤ法により、第二のコンタクトホール５０２ａの内側を覆うように厚さ２０ｎｍ程度のシリコン酸化膜を堆積し、エッチバックを行う。これにより、第二のコンタクトホール５０２ａの内壁側面に第一のサイドウォールシリコン酸化膜５４６が形成される。
【００９８】
次に、図３７に示すように、第一のサイドウォールシリコン酸化膜５４６をマスクとして異方性ドライエッチングを行う。これにより、第二のゲート電極５２０、第二のゲート絶縁膜５４３、ポリシリコン膜５４２、第一のゲート電極５１０は、第二のコンタクトホール５０２ａの中央で分断される。ここで形成される溝を、溝部５０２ｂとする。
【００９９】
（第二の絶縁膜５５１形成工程）
次に、図３８に示すように、ポリシラザン等の塗布絶縁膜からなる第二の絶縁膜５５１を、溝部５０２ｂに充填し、かつ、シリコン窒化膜５１６を覆うように形成する。次いで、ドライエッチングにより、シリコン窒化膜５１６上の第二の絶縁膜５５１を除去する。
これにより、第一のゲート電極５２０および第二のゲート電極５２０は、第二の絶縁膜５５１により、ゲート長方向に中央で分断される構成となる。
【０１００】
（第二の拡散領域５４９ｂ形成工程）
次に、図３９に示すように、第二の拡散領域５４９ｂを形成する。まず、熱リン酸等の薬液を用いたウェットエッチングにより、シリコン窒化膜５１６を除去する。次いで、半導体層（活性領域）２０２に、エネルギー２０〜３０ｋｅＶで、リンまたはヒ素が１×１０１３/cm２〜１×１０１４/cm２のドーズ量となるようイオン注入を行う。次いで、９５０℃・１０秒の熱処理を行うことにより、半導体層（活性領域）２０２の上面の第二のゲート電極５２０の側面に、第二のゲート絶縁膜５４３を介して位置するように、第二の拡散領域５４９ｂが形成される。
【０１０１】
このとき、第二の拡散領域５４９ｂは、平面視では図３９（ａ）のシリコンピラー５０３の位置に形成される。また、この第二の拡散領域５４９ｂは、後述する半導体装置２００のソース拡散層として機能する。
また、その後、第一のシリコン酸化膜５１５から突出する、第二のゲート絶縁膜５４３の外壁を覆うように、第二の第二のサイドウォールシリコン酸化膜５５５を形成する。
【０１０２】
（コンタクトプラグ５５７形成工程）
次に、コンタクトプラグ５５７を形成する。まず、ドライエッチングにより第二の拡散領域５４９ｂ上の第一のシリコン酸化膜５１５を除去する。次いで、第二の拡散領域５４９ｂ上に、リンが１×１０２０/ｃｍ３程度の濃度でドープされたポリシリコン膜を堆積する。次いで、ＣＭＰ法を用いて、第一のサイドウォールシリコン酸化膜５４６の上面が露出するまで研磨することにより、コンタクトプラグ５５７が形成される。このコンタクトプラグ５５７は、第二の拡散領域５４９ｂと導通し、ソース拡散層引き出し用のコンタクトプラグとして機能する。
【０１０３】
この後、第一のゲート電極５１０および第二のゲート電極５２０、ビット線５０１、コンタクトプラグ５５７に接続するように、図示しない配線層およびコンタクトプラグを形成する。このとき、ビット線５０１は第一の拡散領域５４９ａに対して電位を供給することができ、コンタクトプラグ５５７は、第二の拡散領域５４９ｂに対して電位を供給することができる構成とする。以上により図２４に示すように、本実施形態の半導体装置２００が完成する。
【０１０４】
本実施形態の半導体装置２００は、図２４に示すように、第一のゲート電極５１０が１つのシリコンピラー５０３を両側から挟むように配置されており、それら第一のゲート電極５１０に対して、同じ電圧を同時に印加することができる。同様に、第二のゲート電極５２０も１つのシリコンピラー５０３を両側から挟むように配置されており、それら第二のゲート電極５２０に対しても、同じ電圧を同時に印加することができる。これらにより、半導体装置２００の大容量化を図ることが可能となる。
【０１０５】
また、第一の実施形態と同様に、第一のゲート電極５１０に電圧を印加することにより、第一のゲート電極５１０と対向するボディ領域５１３に反転層を形成することができる。これにより、バイポーラ動作時の実効的なベース長を短縮することができ、印加するドレイン電圧が低い場合でも、容易にバイポーラ電流を流すことが可能となる。これにより、半導体装置２００のメモリ動作を安定して行うことが可能となる。
【０１０６】
また、半導体装置２００のデータ保持動作時には、第一のゲート電極５１０および第二のゲート電極５２０の電位を第二の拡散領域５４９ｂの電位以下にすることで、ボディ領域５１３全体を、電荷（ホール）の保持に用いることができる。このため、多くのホール量を蓄えることが可能になるため、電荷の保持時間が長くなり、半導体装置２００のリフレッシュ特性を向上させることができる。従来構造では、単純にゲート長を長くすると、リフレッシュ特性が向上する代わりに、オン動作時のバイポーラ電流が低下してしまう。本実施形態では、このようなバイポーラ電流の低下を抑制することができる。
【０１０７】
また、第一のゲート電極５１０および第二のゲート電極５２０は縦方向に積層されているため、メモリセルの占有面積の増加を抑制することが可能となる。また、第一のゲート電極５１０と第二のゲート電極５２０の間に、不純物拡散層（第一の拡散領域５４９ａおよび第二の拡散領域５４９ｂ）を配置する必要がないため、集積度の向上を図ることが可能となる。
【符号の説明】
【０１０８】
１…半導体装置、２…半導体層、１１０…第一のゲート電極、１１２…シリコン窒化膜、１２０…第二のゲート電極、１２５…第一のゲート絶縁膜、１３９…第二のゲート絶縁膜、１４９ａ…第一の拡散領域、１４９ｂ…第二の拡散領域、１５７…コンタクトプラグ、２００…半導体装置、２０２…半導体層、５１０…第一のゲート電極、５１６…シリコン窒化膜、５２０…第二のゲート電極、５４３…第三のゲート絶縁膜５４３ａ…第三のゲート絶縁膜、５４９ａ…第一の拡散領域、５４９ｂ…第二の拡散領域、５５７…コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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