(57)【要約】【課題】LSIの電気動作速度に対する負担を軽減し、汎用LSIを使用した場合でもディジタル復調処理ができるとともに、シンプルで自由度を持った設計が行える光受信装置を実現すること。【解決手段】DQPSK変調された光信号を受信復調処理する光受信装置において、受信したDQPSK光信号の状態を検出して予め設定された動作安定点の光信号状態に補正する光信号検出補正回路を備えることにより、LSIの電気動作速度に対する負担を軽減し、汎用LSIを使用してもディジタル復調処理できるとともに、シンプルで自由度を持った設計が行える光受信装置を実現できる。【選択図】図１
2011071676.tif 000002
【特許請求の範囲】
【請求項１】
DQPSK変調された光信号を受信復調処理する光受信装置において、
受信したDQPSK光信号の状態を検出して予め設定された動作安定点の光信号状態に補正する光信号検出補正回路を備えることを特徴とする光受信装置。
【請求項２】
前記光信号検出補正回路は、
前記受信したDQPSK光信号を所定数の信号に分離し、後段の回路にあう動作速度の信号に変換するデータ速度変換回路と、
このデータ速度変換回路から出力される信号のビット論理を反転させる論理反転回路と、
この論理反転回路から出力される信号のビットを入れ替えるビットスワップ回路
を備え、
前記論理反転回路のビット論理反転と、前記ビットスワップ回路のビット入れ替えにより受信したDQPSK光信号を予め設定された動作安定点の光信号状態に補正することを特徴とする請求項１記載の光受信装置。
【請求項３】
前記光信号検出補正回路は、
前記受信したDQPSK光信号を所定数の信号に分離し、後段の回路にあう動作速度の信号に変換するデータ速度変換回路と、
このデータ速度変換回路から出力される信号のビットを入れ替えるビットスワップ回路と、
このビットスワップ回路から出力される信号のビット論理を反転させる論理反転回路
を備え、
前記論理反転回路のビット論理反転と、前記ビットスワップ回路のビット入れ替えにより受信したDQPSK光信号を予め設定された動作安定点の光信号状態に補正することを特徴とする請求項１記載の光受信装置。
【請求項４】
前記論理反転回路は、
前記データ速度変換回路から出力される信号の奇数番目のビットを反転する回路と、偶数番目のビットを反転する回路の少なくともいずれか１つを有することを特徴とする請求項２または３記載の光受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光受信装置に関し、詳しくはDQPSK（Differential Quadrature Phase Shift Keying:差動4値位相変調方式）変調符号に対するディジタル処理を行なう光受信装置に関するものである。
【背景技術】
【０００２】
近年、従来の１０Gbps伝送システムに代わり、４０Gbps以上の光伝送システム構築が求められている。そこで、雑音耐力に優れ、波長および偏波分散から受ける信号波形の歪みに強く、従来と同等以上の伝送能力の確保を目的に、DQPSKおよびDPSK差動位相変調方式（:Differential Phase Shift Keying:差動位相変調方式）に加え、受信特性向上を目的にDQPSK符号をRZ(Return-to-Zero)化したRZ−DQPSK変調方式など、これまでのNRZ(Non-Return-to-Zero)変調方式に代表される光強度をON/OFFするOOK強度変調方式（on-off-keying:強度変調方式）とは異なり、光の位相を変調することで情報伝達を行う新しい変復調方式が検討されている。
【０００３】
ところで、光DQPSK変調符号の復調には、たとえばDQPSK受信機に搭載したI(In-phase;A-arm列出力)、Q(Quadrature;B-arm列出力)に対応する２組のDI(Delay Interferometer：遅延干渉計)とバランスドレシーバーが用いられる。また、DIを用いたフィードバック制御では、DIに対する動作安定点（制御最適点）が８通り存在することが知られている。
【０００４】
また、DIを含むDQPSK受信部から出力される２系統(A/B-arm列)のデータは、DQPSK変調前のデータ（ITU-T,G.709 (International Telecommunication Union Telecommunication Standardization Sector:国際電気通信連合 電気通信標準化部門)勧告のOTN（Optical Transport Network：大容量波長多重化転送ネットワーク）フレームデータ）と比較した場合、A/B-arm列のビットスワップ、論理反転、または両方のいずれかに作用されたデータ状態であることも知られている。
【０００５】
さらに、８通り存在する制御安定点のいずれに収束するか分からないため、ビットスワップおよび論理反転については、現実の伝送装置内で、適切に受信機出力のデータ状態を検出する機能と補正する機能が必要になる。
【０００６】
一般に、DQPSK受信機の入出力は、ＯＴＮフレームへのデータマッピング、DQPSK符号用のプリコードなどの機能を備えたディジタル処理LSIとSFI-5(Ser/Des Frame Interface level 5)インターフェースで結線されている。
【０００７】
ところが、SFI-5は、16チャンネル×2.7Gbit/s と高速であり、FPGA(Field Programmable Gate Array)などを用いてディジタル信号処理することを考慮した場合、入出力速度で直接ディジタル処理することが困難になっている。
【０００８】
そこで、特許文献１や特許文献２などの提案が行われている。
【０００９】
特許文献１は、所望の受信状態となるように自動的に制御する光信号受信装置及び光信号受信制御方法に関するものである。
【００１０】
特許文献２は、光DQPSK受信機が備える干渉計内の移相量を適切に調整する光DQPSK受信機のための位相モニタ装置および位相制御装置、並びにそれらのための方法に関するものである。
【００１１】
非特許文献１は、長距離光伝送システム向け４３Gbps RZ-DQPSK トランスポンダに関するものである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−２８８７０２号公報
【００１３】
【特許文献２】特開２００７−０２０１３８号公報
【非特許文献】
【００１４】
【非特許文献１】太田  篤伸、他３名「長距離光伝送システム向け４３Gbps RZ−DQPSKトランスポンダ」、横河技報、vol.52 No.3  p.77−80
【００１５】
図１３は、特許文献１に記載されている従来の光信号受信装置の一例を示す構成説明図である。この構成説明図は、DQPSK光信号を入力して同相信号と直交信号との電気信号に変換するための遅延干渉計および光電変換素子を含む受信復調部（DQPSK OR１）と、干渉計制御部２と、クロック再生部（CDR A３，CDR B４）と、クロック再生制御部（CDR cont．５）と、同相信号と直交信号とを多重化する２：１の多重化部（MUX６）と、多重化制御部（MUX cont．７）と、多重化部（MUX６）から転送された多重化信号を並列化する並列化部（DES；De−Serializer８）と、並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う受信処理部９と、制御部１０で構成されている。
また、受信処理部９は、所望の受信状態以外の受信状態に対応し、かつ並列化部８での並列化タイミングによる受信状態に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路９ａと、フレーム処理部９ｂと、フレーム同期回路部９ｃと、並列化された信号を基に受信状態を識別する受信状態識別回路９ｄとで構成されている。
【００１６】
図１４は、図１３の受信処理部９の内部構成を示すものであり、論理反転回路部２１と、１ビット遅延回路部２２と、ビットスワップ回路部２３と、フレーム処理部２４と、フレーム同期回路部２５と、DQPSK信号の受信状態識別回路２６と、制御部２７で構成されている。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、従来技術の光受信装置を使用する場合、DQPSK受信機からの出力をディジタル復調処理するLSI(Large Scale Integration)が必要になるという問題がある。
【００１８】
また、たとえばFPGAなど市販されている汎用LSIを適用する場合には、動作処理速度を考慮しなければならないという問題がある。
【００１９】
また、受信機からの出力（2.7Gbit/s）を直接ディジタル処理することが困難であるという問題がある。
【００２０】
さらに、汎用LSIを使用した光受信装置の実現を考慮した場合、シンプルで自由度を持った設計ができることも重要である。
【００２１】
本発明は、これらの問題点を解決するものであり、その目的は、LSIの電気動作速度に対する負担を軽減し、汎用LSIを使用してもディジタル復調処理できるとともに、シンプルで自由度を持った設計が行える光受信装置を実現することである。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
DQPSK変調された光信号を受信復調処理する光受信装置において、
受信したDQPSK光信号の状態を検出して予め設定された動作安定点の光信号状態に補正する光信号検出補正回路を備えることを特徴とする。
【００２３】
請求項２は、請求項１記載の光受信装置において、
前記光信号検出補正回路は、
前記受信したDQPSK光信号を所定数の信号に分離し、後段の回路にあう動作速度の信号に変換するデータ速度変換回路と、
このデータ速度変換回路から出力される信号のビット論理を反転させる論理反転回路と、
この論理反転回路から出力される信号のビットを入れ替えるビットスワップ回路
を備え、
前記論理反転回路のビット論理反転と、前記ビットスワップ回路のビット入れ替えにより受信したDQPSK光信号を予め設定された動作安定点の光信号状態に補正することを特徴とする。
【００２４】
請求項３は、請求項１記載の光受信装置において、
前記光信号検出補正回路は、
前記受信したDQPSK光信号を所定数の信号に分離し、後段の回路にあう動作速度の信号に変換するデータ速度変換回路と、
このデータ速度変換回路から出力される信号のビットを入れ替えるビットスワップ回路と、
このビットスワップ回路から出力される信号のビット論理を反転させる論理反転回路
を備え、
前記論理反転回路のビット論理反転と、前記ビットスワップ回路のビット入れ替えにより受信したDQPSK光信号を予め設定された動作安定点の光信号状態に補正することを特徴とする。
【００２５】
請求項４は、請求項２または３記載の光受信装置において、
前記論理反転回路は、
前記データ速度変換回路から出力される信号の奇数番目のビットを反転する回路と、偶数番目のビットを反転する回路の少なくともいずれか１つを有することを特徴とする。
【００２６】
このように構成することにより、LSIの電気動作速度に対する負担を軽減し、入力インターフェース速度が3.0Gbit/s程度以上であれば汎用LSIでもディジタル復調処理ができるとともに、シンプルで自由度を持った設計を実現できる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る光受信装置内で用いられるディジタル信号処理LSIとRZ-DQPSK Transponderの一実施例を示すブロック図である。
【図２】遅延干渉計とバランスドレシーバで構成されたDQPSK受信機の一実施例を示す概略ブロック図である。
【図３】図１の光DQPSK受信機に入力される位相変調データの一実施例を示す信号点配置図（コンスタレーション）である。
【図４】遅延干渉計に対する８通りの動作安定点の例を示す図である。
【図５】図１の2:16 DE MUXで復調されるpoint_2のデータ状態の8通りとビットストリームの説明図である。
【図６】受信機への入力位相変調データの説明図である。
【図７】図６の受信機への入力位相変調データとした場合の遅延干渉計各安定動作点に対するデータ状態計算結果の説明図である。
【図８】図６の受信機への入力位相変調データとした場合の遅延干渉計各安定動作点に対するデータ状態計算結果の他の説明図である。
【図９】図５より８通りのデータ状態に対応する図１の光DQPSK受信機での復調結果をまとめた説明図である。
【図１０】ITU-T G.709にて勧告されたOTNフレーム構造である。
【図１１】図１のディジタル信号処理LSIの光信号検出補正回路の具体的な機能ブロック図である。
【図１２】図１１の論理反転回路およびビットスワップ回路の配置を入れ替えた機能ブロック図である。
【図１３】従来の光信号受信装置の一例を示す構成説明図である。
【図１４】図１３の受信処理部９の内部構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、図面を用いて、本発明の光受信装置を説明する。図１は、本発明に係る伝送装置内で用いられるディジタル信号処理LSIとRZ-DQPSK Transponder(以下、光DQPSK受信機という)の一例を示すブロック図である。ここで、ディジタル信号処理LSI３０と光DQPSK受信機４０は、SFI-5インターフェース（16ch×2.7Gbit/s）で接続されている。
【００２９】
ディジタル信号処理LSI３０は、送信側のSONET/SDH（Synchronous Optical NETwork/Synchronous Digital Hierarchy：同期光伝送網/同期ディジタル・ハイアラーキ）とディジタル信号処理LSI３０との間で情報をやり取りする入力インターフェース３１と、SONET/SDH規格に適応しているデータをOTN規格のデータに変更するフレームフォーマット変更部３２と、DQPSK用準エンコード部３３と、受信側の光信号検出補正回路３４と、OTN規格のデータをSONET/SDH規格に適応しているデータに変更するフレームフォーマット変更部３５と、SONET/SDHとディジタル信号処理LSI３０との間で情報をやり取りする出力インターフェース３６とで構成されている。また、光DQPSK受信機４０は、送信側の16:2MUX４１と、光RZ-DQPSKエンコーダ４２と、受信側の光RZ-DQPSK受信機４３と、2:16DEMUX４４とで構成されている。
【００３０】
また、ディジタル信号処理LSI３０の送信側のフレームフォーマット変更部３２から出力される信号をpoint_1とし、光DQPSK受信機４０の受信側の光RZ-DQPSK受信機４３から出力される信号をpoint_2とし、ディジタル信号処理LSI３０の受信側の光信号検出補正回路３４から出力される信号をpoint_3とする。
【００３１】
外部からディジタル信号処理LSI３０の入力インターフェース３１にSONET/SDH規格に適応している電話のデータが入力され、次いでフレームフォーマット変更部３２に入力されるとOTN規格に変更され、DQPSK用準エンコード部３３に入力されると、光DQPSK受信機４０でエンコードしやすいように準エンコード化する。この準備が行われたデータが光DQPSK受信機４０の16:2MUX４１に入力され、１６個の信号を８個の信号ずつに束ねて、２個の信号にし、光RZ-DQPSKエンコーダ４２に入力されると、「０」、「１」信号が「+45°、-45°、+135°、-135°」のいずれかの位相情報に変換され、光DQPSK受信機４０の受信側の光RZ-DQPSK受信機４３で受信される。この受信された８通りのデータが2:16DEMUX４４で２個の信号から１６個の信号に変換され、ディジタル信号処理LSI３０の光信号検出補正回路３４に入力される。光信号検出補正回路３４で、入力されたデータがどのようなデータかを検出し、point_1と同じデータになるように並び替える。point_1と同じデータがフレームフォーマット変更部３５に入力され、OTN規格でないデータに変換され、入力インターフェース３６に入力されると、SONET/SDH規格に適応している音声・画像などのテレコミュニケーションデータに変換され、外部に出力される。また、ここでデータとは光信号のデータのことをいい、以下同様とする。
【００３２】
光DQPSK受信機４０の2:16DEMUX４４から出力されてディジタル信号処理LSI３０の受信側の光信号検出補正回路３４で受信されるデータは、DIの８通りの動作安定点を有している。
【００３３】
また、光信号検出補正回路３４では、入力したデータが８通りのどのデータ状態なのかを検出し、所定のデータに補正する。ここでの補正とはビットの並び替えや論理反転を行うことを指し、所定のデータとはディジタル信号処理LSI３０の送信側のフレームフォーマット変更部３２から出力されるデータpoint_1の『Ａ・Ｂ』のことをいう。
【００３４】
また、ディジタル信号処理LSI３０の送信側のフレームフォーマット変更部３２から出力されるデータpoint_1と、ディジタル信号処理LSI３０の光信号検出補正回路３４から出力されるデータpoint_3とのデータ状態を同一にするために、光信号検出補正回路３４では、この光信号検出補正回路３４に入力されたデータがどのようなデータかを検出し、point_1のデータ状態と同じデータ状態になるように補正が行われる。
【００３５】
たとえば、データpoint_1が『Ａ・Ｂ』で、光信号検出補正回路３４に入力されたデータが『Ｂ・Ａ』の場合は、光信号検出補正回路３４に入力されたデータが８通りある動作安定点の中から『Ｂ・Ａ』であることを検出し、この検出した『Ｂ・Ａ』をデータpoint_1と同じデータ『Ａ・Ｂ』にするために、ビットの並び替えを行う。
【００３６】
同様に、たとえば、データpoint_1が『Ａ・Ｂ』で、光信号検出補正回路３４に入力されたデータが『Ａ’・Ｂ』の場合は、光信号検出補正回路３４に入力されたデータが８通りある動作安定点の中から『Ａ’・Ｂ』であることを検出し、この検出した『Ａ’・Ｂ』をデータpoint_1と同じデータ『Ａ・Ｂ』にするために『Ａ’』のビットについて論理反転を行う。また、ここで「Ａ’」の「’」は反転を表し、「Ａ’」はＡの反転した値を表すものであり、以下同様とする。
【００３７】
図２は、DIとバランスドレシーバで構成されたDQPSK受信機の概略ブロック図の一例であって、図１のDQPSK受信機の光RZ-DQPSK受信機４３の内部構成を示すものであり、DI５０とバランスドレシーバ５３とで構成されている。また、DI５０は、In-phase用復調回路５０aとQuadrature用復調回路５０bの遅延干渉計５０をそれぞれ有している。In-phase用復調回路５０aはφA位相遅延回路５１aと光ファイバ５２aで構成され、Quadrature用復調回路５０bはφB位相遅延回路５１bと光ファイバ５２bで構成されている。なお、φA位相遅延回路５１a、φB位相遅延回路５１bと光ファイバ５２a、５２bの配置場所は、前後してもよい。
【００３８】
図１の光DQPSK受信機４０の受信フロントエンド部である光RZ-DQPSK受信機４３へ入力された光DQPSK信号は、図２のIn-phase用復調回路５０aとQuadrature用復調回路５０bとに入力される。この光DQPSK信号は、１対１で分岐され、それぞれのDI５０ａ、５０ｂへ入力される。この分岐された信号の一方は、それぞれの位相φA遅延回路51ａ、位相φB遅延回路51bに入力されることによりそれぞれで設定されている位相分が遅延され、この遅延された位相分の信号をそれぞれの光ファイバ５２a、５２ｂに通すことによりそれぞれ動作レートの１ビット分が遅延される。また、他方の信号は遅延されない。この遅延されない信号と、φAあるいはφB分の位相が遅延され、さらに1ビット遅延された信号が交差され、分岐されて、PIN-PD(Photodiode)を含む2組のバランスドレシーバ５３に入力され、それぞれのデータであるA−arm列データと、B-arm列データが出力される。たとえば、43Gbit/sの場合、約47ps遅延して再び干渉する。また、交差する部分を干渉ポイントという。
【００３９】
ここで、In-phase用復調回路５０aとQuadrature用復調回路５０bは、図２の干渉ポイントで90°位相がずれた干渉特性を持ち、PIN-PD(Photodiode)を含む２組のバランスドレシーバ５３により、図１のDQPSK用準エンコード部３３に入力されるデータpoint_1と同じデータになるように復調する。たとえば、干渉ポイントで90°位相がずれた干渉特性を持つ場合は、φA＝45°、φB＝−45°の場合などが考えられる。
【００４０】
図３は、光DQPSK受信機４０に入力される位相変調データの一実施例を示す信号点配置図（コンスタレーション）である。２ビットをひとつの信号として変調する。また、（）内は、各位相変調データで送受信される（In-phase、Quadrature）のビット組合せを示している。たとえば、位相が＋45°の場合、位相変調データで送受信されるビット組合せは（０,０）である。
【００４１】
ここで、受信した光DQPSK信号は式１により求まる。αは信号振幅を表し、ωは搬送波周波数を表し、θは位相変調データを表している。この位相変調データは、＋45°、＋135°、−135°、−45°の４値である。
ｒ(ｔ)＝αexp（jωt＋jθ）  ・・・式１
【００４２】
また、光DQPSK信号は、それぞれの位相θA、θBが与える光DQPSK信号が重なることにより得られる。まず、光DQPSK信号をｒとし、式１より位相θAが与える光DQPSK信号rAと位相θBが与える光DQPSK信号rBを求めると式２、式３のようになる。
rA(ｔ)＝αAexp（jωt＋jθA）  ・・・式２
rB(ｔ)＝αBexp（jωt＋jθB）  ・・・式３
【００４３】
次に、一定時間（ｔ＝０）とした場合、光DQPSK信号rAと光DQPSK信号rBが重なった信号ｒを式２、式３により求めると、式４のようになる。
ｒ＝rA(ｔ)＋rB(ｔ)＝αAｅjθA＋αBｅjθB  ・・・式４
【００４４】
さらに、光DQPSK信号rの強度は式５より求まる。＊は複素共役を表している。
｜ｒ｜2＝ｒ・ｒ*  ・・・式５
【００４５】
ここで、光DQPSK信号rの強度｜ｒ｜2は、式４、式５により求めると式６のようになる。
｜ｒ｜2＝ｒ・ｒ*
＝（αAｅjθA＋αBｅjθB）・（αAｅ-jθA＋αBｅ-jθB）
＝αA2＋αB2＋αA・αB(ｅj(θA-θB)＋ｅ-j(θA-θB))  ・・・式６
【００４６】
ここで、式６にオイラーの定理を用いた式７の加法定理を代入することにより、式８のようになる。
ｅjθ＝cosθ＋jsinθ  ・・・式７
｜ｒ｜2＝αA2＋αB2＋αA・αB(ｅj(θA-θB)＋ｅ-j(θA-θB))
＝αA2＋αB2＋２αA・αBcos（θA−θB）  ・・・式８
【００４７】
よって、式８より光DQPSK信号ｒの強度｜ｒ｜2が求まり、２αA・αBcos（θA−θB）という干渉項が得られる。
【００４８】
図４は、DI５０に対する８通りの動作安定点の例を示す図である。つまり、図１の光DQPSK受信機４０で復調された結果を表示している。動作安定点は、位相φAと位相φBの組合せで(１)から(８)の８点ある。たとえば、φAが−135°の場合、φBは−45°と＋135°の２値の動作安定点(５)、(８)を取る。φAが−135°で、φBは−45°の場合、制御点(５)となり、復調結果は『(Ａ’)・Ｂ』となり、φAが−135°で、φBは＋135°の場合、制御点(８)となり、復調結果は『(Ａ’)・(Ｂ’)』となる。
【００４９】
ここで、ディジタル信号処理LSI３０でのシリアルビットストリームとして、ディジタル信号処理LSI３０の送信側のフレームフォーマット変更部３２から出力される信号point_1に対するデータの定義を式９に示す。ここで、定義したデータは、１ビットごとにＡグループ、Ｂグループとした。また、ビットストリーム信号とは「０」や「１」のディジタル信号のことであり、ディジタル信号の情報のまま伝送あるいは記録することをいう。
point_1＝Ak・Bk・Ak+1・Bk+1・Ak+2・Bk+2・・・Ak+n・Bk+n  ・・・式９
【００５０】
次に、図５は、図１の2:16DEMUX４４で復調されるpoint_2のデータ状態の８通りとビットストリームを示す。    ８通りのデータ状態に対応する図１の光DQPSK受信機４０で復調されるデータであり、受信側の光RZ-DQPSKエンコーダ４２から出力される信号をpoint_2のビットストリームで表示している。たとえば、番号３の場合、データ状態が『(Ａ’)・B』、point_2のビットストリームが、『（A’）k・Bk・（A’）k+1・Bk+1・（A’）k+2・Bk+2・・・（A’）k+n・Bk+n』となっている。また、DI５０の制御状態により、データ状態は８通りのうちのいずれかに安定する。なお、電源の再起動等によるリセット動作に対して、データ状態は必ずしも同一ではない。
【００５１】
図６は、受信機への入力位相変調データの説明図である。たとえば、１ビット目では変調位相データ135°、２ビット目では変調位相データ225°、３ビット目では変調位相データ45°・・・というようになっている。
【００５２】
図７は図６の受信機への入力位相変調データとした場合のDI５０の各安定動作点に対するデータ状態計算結果（制御点(1)から制御点(4)）の説明図であり、図８は図６の受信機への入力位相変調データとした場合のDI５０の各安定動作点に対するデータ状態計算結果（制御点(5)から制御点(8)）の説明図である。
【００５３】
図４の各制御点(１)から(８)において、入力データθiと、図２のφA位相遅延回路５１a、φB位相遅延回路５１bのそれぞれの位相φAあるいは位相φBに+45°、-45°、+135°、-135°のいずれかを加算した値(θｄ)と、cos(θi−θｄ)より求める干渉強度と、A−arm復調bitあるいはB−arm復調bitとをそれぞれ求めた結果である。
【００５４】
たとえば、制御点(１)において、入力データθiの1ビット目が135°、位相角度φAが+45°の場合、θｄは式１０より求まる。
θｄ＝1ビット目の入力データθi＋位相角度φA  ・・・式１０
＝135°＋45°＝180°
さらに、１bit遅延されるため、入力データθiの２ビット目は図６より225°となる。干渉強度は、この入力データθiの２ビット目の225°と、入力データθiの１ビット目135°に位相角度φAが+45°を加算した180°とが干渉されるため、
cos(θi−θｄ)＝cos(225°−180°)＝cos45°≒0.7
となる。よって、干渉強度が約“0.7”となることにより、A−arm復調bitは、“１”となり、バランスドレシーバ５３が光っていることを表す。
【００５５】
制御点(１)において、もう１つの入力データθiの１ビット目が135°、位相角度φAが-45°の場合、θｄは式１１より求まる。
θｄ＝１ビット目の入力データθi＋位相角度φA  ・・・式１１
＝135°−45°＝90°
さらに、１bit遅延されるため、入力データθiの２ビット目は図6より225°となる。干渉強度は、この入力データθiの２ビット目の225°と、入力データθiの１ビット目135°に位相φAが-45°を加算した90°とが干渉されるため、
cos(θi−θｄ)＝cos(225°−90°)＝cos135°≒−0.7
となる。よって、干渉強度が約“−0.7”となることにより、B−arm復調bitは、“０”となり、バランスドレシーバ５３が光っていないことを表す。このような方法で、制御点(１)から(８)について図６の入力データθiに対する位相角度φAが+45°、-45°、+135°、-135°のいずれかの値(θｄ)の場合に、cos(θi−θｄ)より求める干渉強度と、A−arm復調bitあるいはB−arm復調bitとをそれぞれ求めている。
【００５６】
図９は、図５より８通りのデータ状態に対応する図１の光DQPSK受信機４０での復調結果をまとめた説明図である。つまり、図６のデータが入力された場合のDI５０の各安定動作点、つまり制御点(１)から(８)に対するarm、位相角度を設定した場合における復調ビットおよびデータ状態計算結果を表している。たとえば、制御点(５)は、armがA−arm、位相角度が−135°の場合、復調ビットは「0,1,0,1,1,0,0」となり、データ状態は「Ａ’」となる。
【００５７】
図１０は、ITU-T G.709にて勧告されたOTNフレーム構造である。フレーム構造は、３つに大別され、監視用オーバーヘッド(Section Over Head：SOH)と、映像・音声などを格納するペイロードと、誤り訂正(Forward Error Correction：FEC)用データがある。また、監視用オーバーヘッドの先頭６バイトは、フレーム配列信号（Frame Alignment Signal：FAS(以下、FASという)）と呼ばれ、ITU-Tによって定められた固定の信号パターンが割り当てられる。FASに格納された１６進数のデータは、以下の通りである。また、F６は「1,1,1,1,0,1,1,0」、２８は「0,0,1,0,1,0,0,0」を表している。
“F６・F６・F６・２８・２８・２８”
【００５８】
また、実回線で運用される際は、ディジタル信号処理LSI３０のOTNマッピング機能ブロック３２で、OTNフレームに構成されたデータが生成される。さらに、生成されたデータに対し、上記FASを除く全てのデータ領域に対し、データを暗号化することも定められており、データ状態の検出および補正には、暗号化されていないFASを使用する必要がある。
【００５９】
図１１は、図１のディジタル信号処理LSI３０の光信号検出補正回路３４の具体的な機能ブロック図であり、データ速度変換回路６１と、論理反転回路６２と、ビットスワップ回路６３と、検出パターン判定補正回路６４と、フレーム同期回路６５で構成されている。
【００６０】
データ速度変換回路６１では、ディジタル信号処理LSI３０に入力されるインターフェース速度が１６対２n+3に変換される。また、データ速度変換回路６１は、１個のデータに付き2.7Gbit/sの入力データ、つまり１６個のデータに2.7Gbit/sを加算したデータが同期クロック信号により、１６対２n+3に分離される。分離されたデータ速度は、2.7/n Gbit/s（ｎ＝１,２・・・）に変換される。なお、変換する速度、つまりデータ分離数は、任意に選択できるため、ｎは内部処理速度に対応して任意に選択できる。
【００６１】
たとえば、データ速度変換回路６１のｎが１の場合は、１６対２n+3＝１６対２4＝１６対１６となり、ディジタル信号処理LSI３０に入力されるインターフェース速度は変換されず、インターフェース速度がそのままディジタル信号処理LSI３０の光信号検出補正回路３４の速度となるが、データ速度変換回路６１のnが２の場合は、１６対２n+3＝１６対３２となりインターフェース速度の２分の１の速度を動作速度とすることができる。よって、データ速度変換回路６１のnが２以上の場合は、インターフェース速度よりも遅い速度で動作できる。
【００６２】
また、インターフェース速度よりも光信号検出補正回路３４内の速度を遅くすることで、電気回路に対する高速動作の負担を軽減できる。
【００６３】
論理反転回路６２は、データ速度変換回路６１から出力される信号の奇数番目の出力ビットを反転する奇数ビット論理反転ブロック６２ａと、データ速度変換回路６１から出力される信号の偶数番目の出力ビットを反転する偶数ビット論理反転ブロック６２ｂとで構成されている。ビットスワップ回路６３は、論理反転回路６２で論理が反転された信号のビット、つまり信号の奇数番目の出力ビットおよび信号の偶数番目の出力ビットを入れ替えるブロックである。これら３つのブロック６２ａ、６２ｂ、６３は、制御信号によりそれぞれ独立に制御されるとともに、各ブロックで「High」あるいは「Low」で制御され、２3通りの制御が行われる。
【００６４】
また、奇数ビット論理反転ブロック６２aと、偶数ビット論理反転ブロック６２bにおいて、論理素子は排他的論理和を使用している。また、２入力論理素子の一方の入力端子には、データ速度変換回路からの出力信号を入力し、もう一方の入力端子には、検出パターン判定および補正回路からの出力信号、制御信号「High」あるいは「Low」を入力する。この制御信号によって、データ速度変換回路から入力した信号の論理を「反転」あるいは「非反転」させている。なお、論理反転ブロックは、制御信号を含め入力が２入力であり、入力した信号の論理を「反転」及び「非反転」できる両方の機能を有していればよい。
【００６５】
また、ビットスワップ回路６３は、２×２の切替えスイッチを使用してビットスワップ機能を実現している。
【００６６】
なお、論理反転回路６２が、奇数ビット論理反転ブロック６２ａと、偶数ビット論理反転ブロック６２ｂとに分けて構成されているのは、データ速度変換回路６１から出力される信号の奇数番目の出力ビットおよび偶数番目の出力ビットをそれぞれ独立してビット反転できるようにするためである。
【００６７】
次に、検出パターン判定補正回路64は、フレーム同期回路６５を用いて、OTNフレームからFASを検出し、FASに格納された以下１６進数のデータ
“F６・F６・F６・２８・２８・２８”
と比較し、ITU-Tに定められた固定データと最大８回データを判定し、一致するまで、論理反転回路６２とビットスワップ回路６３に有している３つのブロック６２ａ、６２ｂ、６３へ論理反転およびビットスワップの命令を実行している。ここで、最大８回データの判定を行うのは、DI５０の動作安定点が８通りあるからである。また、F６は「1,1,1,1,0,1,1,0」、２８は「0,0,1,0,1,0,0,0」を表している。
【００６８】
フレーム同期回路６５は通信時に送信側と受信側の間で同期を取り、フラグと呼ばれるビット・パターンでビット列の始まりと終わりを検出する回路である。
【００６９】
図１２は、図１１の論理反転回路６２およびビットスワップ回路６３の配置を入れ替えた機能ブロック図である。回路の配置を変更できるため、設計に自由度ができる。
【００７０】
データ速度変換回路６１を備えることにより、LSIの電気動作速度に対する負担を軽減でき、入力インターフェース速度が3.0Gbit/s程度以上であれば、汎用LSIを使用した場合でもディジタル復調処理ができる。
【００７１】
また、回路の配置を変更できるため、設計に自由度があるディジタル復調処理を実現できる。
【００７２】
以上説明したように、本発明によれば、データ速度変換回路を備えることにより、LSIの電気動作速度に対する負担を軽減し、汎用LSIを使用してもディジタル復調処理できるとともに、シンプルで自由度を持った設計が行える光受信装置を実現できる。
【符号の説明】
【００７３】
３４  光信号検出補正回路
６１  データ速度変換回路
６２  論理反転回路
６２a  奇数ビット論理反転ブロック
６２b  偶数ビット論理反転ブロック
６３  ビットスワップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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