(57)【要約】【課題】差動信号と単一信号をともに受信できる信号入力回路を提供する。【解決手段】信号入力回路は、第１入力信号を受信して出力ノードに出力信号を出力する入力部と、出力ノードと連結され、第２入力信号に応じて出力ノードをディスチャージする第１補償回路と、出力ノードと連結され、第２入力信号に応じて出力ノードに電流を供給する第２補償回路と、少なくとも１つの動作モード選択信号に応じて入力部、第１補償回路及び第２補償回路を動作状態に転換するためのイネーブル回路とを含む。【選択図】      図５
2011071979.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号を受信して出力ノードに出力信号を出力する入力部と、
前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、
前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、
少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含むことを特徴とする信号入力回路。
【請求項２】
前記入力部は、
電源電圧と前記出力ノードとの間に連結され、前記第１入力信号によって制御されるＰＭＯＳトランジスタと、
前記出力ノードと前記イネーブル回路との間に連結され、前記第１入力信号によって制御されるＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の信号入力回路。
【請求項３】
前記第１補償回路は、
電源電圧と第１ノードとの間に連結され、前記第２入力信号によって制御されるＰＭＯＳトランジスタと、
前記第１ノードと前記イネーブル回路との間に連結され、前記第１ノードの信号によって制御される第１ＮＭＯＳトランジスタと、
前記出力ノードと前記イネーブル回路との間に連結され、前記第１ノードの信号によって制御される第２ＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の信号入力回路。
【請求項４】
前記第２補償回路は、
電源電圧と前記出力ノードとの間に連結され、第２ノードの信号によって制御される第１ＰＭＯＳトランジスタと、
前記電源電圧と前記第２ノードとの間に連結され、前記第２ノードの信号によって制御される第２ＰＭＯＳトランジスタと、
前記第２ノードとイネーブル回路との間に連結され、前記第２入力信号によって制御されるＮＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の信号入力回路。
【請求項５】
前記第１入力信号と前記第２入力信号とは相互反転信号であることを特徴とする請求項１に記載の信号入力回路。
【請求項６】
前記イネーブル回路は、
第１及び第２動作モード選択信号を入力し、前記第１動作モード選択信号に応じて前記第１及び第２補償回路をイネーブルし、前記第２動作モード選択信号に応じて前記入力部をイネーブルすることを特徴とする請求項１に記載の信号入力回路。
【請求項７】
第１入力信号を受信して出力ノードに出力信号を出力する入力部と、
前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、
前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、
第１、第２及び第３連結ノードの夫々を通じて前記入力部、前記第１補償回路及び前記第２補償回路に連結され、少なくとも１つの動作モード選択信号に応じて前記第１、第２及び第３連結ノードを接地電圧に連結するスイッチング回路とを含むことを特徴とする信号入力回路。
【請求項８】
電源電圧と出力ノードとの間に連結され、前記第１入力信号によって制御されるＰＭＯＳトランジスタと、
前記出力ノードと前記スイッチング回路との間に連結され、前記第１入力信号によって制御されるＮＭＯＳトランジスタと、
前記出力ノードと連結され、第２入力信号に応じて前記ＰＭＯＳトランジスタの動作遅延を補償する第１補償回路と、
前記出力ノードと連結され、前記第２入力信号に応じて前記ＮＭＯＳトランジスタの動作遅延を補償する第２補償回路と、
少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含むことを特徴とする信号入力回路。
【請求項９】
前記第１入力信号と前記第２入力信号とは相互反転信号であることを特徴とする請求項８に記載の信号入力回路。
【請求項１０】
第１回路と、
前記第１回路からデータ信号を受信する第２回路とを含み、
前記第２回路は前記第１回路から前記データ信号を受信するための信号入力回路を含み、
前記信号入力回路は、
第１入力信号を受信して出力ノードに出力信号を出力する入力部と、
前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、
前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、
少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に備えられる信号入力回路に関する。
【背景技術】
【０００２】
一般に、電子装置の入力部に連結される信号入力回路は、必要に応じて差動入力回路（ｄｉｆｆｅｒｅｎｔｉａｌ  ｉｎｐｕｔ  ｃｉｒｃｕｉｔ）又は単一入力回路（ｓｉｎｇｌｅ−ｅｎｄｅｄ  ｉｎｐｕｔ  ｃｕｒｃｉｔ）から構成される。単一入力回路は電気回路の端子対の一端だけを利用して入出力される回路構造を有する。差動入力回路は端子対の両端で入出力される回路構造を有する。差動入力回路には相補的な２つの信号の電圧差を増幅して出力する方式と、入力信号と基準信号の差を増幅して出力する方式とがある。
データ信号を伝送する回路の伝送方式に従って、信号入力回路は差動入力回路又は単一入力回路の何れかに構成される。仮に、信号入力回路が差動信号と単一信号の両方を受信できるように設計できれば信号入力回路の適用範囲はさらに拡大される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３２５１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、簡単な回路構成によって差動信号と単一信号とをともに受信できる信号入力回路を提供することである。
【課題を解決するための手段】
【０００５】
このような目的を達成するために本発明の１つの特徴によると、信号入力回路は、第１入力信号を受信して出力ノードに出力信号を出力する入力部と、前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含む。
【０００６】
この実施形態において、前記入力部は、電源電圧と前記出力ノードとの間に連結され、前記第１入力信号によって制御されるＰＭＯＳトランジスタと、前記出力ノードと前記イネーブル回路との間に連結され、前記第１入力信号によって制御されるＮＭＯＳトランジスタとを含む。
【０００７】
この実施形態において、前記第１補償回路は、電源電圧と第１ノードとの間に連結され、前記第２入力信号によって制御されるＰＭＯＳトランジスタと、前記第１ノードと前記イネーブル回路との間に連結され、前記第１ノードの信号によって制御される第１ＮＭＯＳトランジスタと、前記出力ノードと前記イネーブル回路との間に連結され、前記第１ノードの信号によって制御される第２ＮＭＯＳトランジスタとを含む。
【０００８】
この実施形態において、前記第２補償回路は、電源電圧と前記出力ノードとの間に連結され、第２ノードの信号によって制御される第１ＰＭＯＳトランジスタと、前記電源電圧と前記第２ノードとの間に連結され、前記第２ノードの信号によって制御される第２ＰＭＯＳトランジスタと、前記第２ノードとイネーブル回路との間に連結され、前記第２入力信号によって制御されるＮＭＯＳトランジスタとを含む。
【０００９】
この実施形態において、前記第１入力信号と前記第２入力信号とは相互反転信号である。
この実施形態において、前記イネーブル回路は、第１及び第２動作モード選択信号を入力され、前記第１動作モード選択信号に応じて前記第１及び第２補償回路をイネーブルし、前記第２動作モード選択信号に応じて前記入力部をイネーブルし、前記第１入力信号と前記第２入力信号とは相互反転信号である。
【００１０】
本発明の他の特徴によると、信号入力回路は、第１入力信号を受信して出力ノードに出力信号を出力する入力部と、前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、第１、第２及び第３連結ノードの夫々を介して前記入力部、前記第１補償回路及び前記第２補償回路に連結され、少なくとも１つの動作モード選択信号に応じて前記第１、第２及び第３連結ノードを接地電圧に連結するスイッチング回路とを含む。
【００１１】
この実施形態において、前記入力部は、電源電圧と前記出力ノードとの間に連結され、前記第１入力信号によって制御されるＰＭＯＳトランジスタと、前記出力ノードと前記スイッチング回路との間に連結され、前記第１入力信号によって制御されるＮＭＯＳトランジスタとを含む。
【００１２】
この実施形態において、前記第１補償回路は、電源電圧と第１ノードとの間に連結され、前記第２入力信号によって制御されるＰＭＯＳトランジスタと、前記第１ノードと前記スイッチング回路の前記第１連結ノードとの間に連結され、前記第１ノードの信号によって制御される第１ＮＭＯＳトランジスタと、前記出力ノードと前記スイッチング回路の前記第１連結ノードとの間に連結され、前記第１ノードの信号によって制御される第２ＮＭＯＳトランジスタとを含む。
【００１３】
この実施形態において、前記第２補償回路は、電源電圧と前記出力ノードとの間に連結され、第２ノードの信号によって制御される第１ＰＭＯＳトランジスタと、前記電源電圧と前記第２ノードとの間に連結され、前記第２ノードの信号によって制御される第２ＰＭＯＳトランジスタと、前記第２ノードと前記スイッチング回路の前記第２連結ノードとの間に連結され、前記第２入力信号によって制御されるＮＭＯＳトランジスタとを含む。
【００１４】
この実施形態において、前記第１入力信号と前記第２入力信号とは相互反転信号である。
この実施形態において、前記スイッチング回路は、第１及び第２動作モード選択信号を入力され、前記第１動作モード選択信号に応じて前記第１及び第２補償回路等に夫々連結された前記第２及び第３連結ノードを前記接地電圧に連結し、前記第２動作モード選択信号に応じて前記入力部と連結された前記第１連結ノードを前記接地電圧に連結する。
【００１５】
この実施形態において、前記スイッチング回路は、前記入力部と連結された前記第１連結ノードと前記接地電圧との間に連結され、前記第１動作モード選択信号によって制御される第１ＮＭＯＳトランジスタと、前記第１補償回路と連結された前記第２連結ノードと前記接地電圧との間に連結され、前記第２モード選択信号によって制御される第２ＮＭＯＳトランジスタと、前記第２補償回路と連結された前記第３連結ノードと前記接地電圧との間に連結され、前記第２モード選択信号によって制御される第３ＮＭＯＳトランジスタとを含む。
【００１６】
本発明の他の特徴による信号入力回路は、電源電圧と出力ノードとの間に連結され、前記第１入力信号によって制御されるＰＭＯＳトランジスタと、前記出力ノードと前記スイッチング回路との間に連結され、前記第１入力信号によって制御されるＮＭＯＳトランジスタと、前記出力ノードと連結され、第２入力信号に応じて前記ＰＭＯＳトランジスタの動作遅延を補償する第１補償回路と、前記出力ノードと連結され、前記第２入力信号に応じて前記ＮＭＯＳトランジスタの動作遅延を補償する第２補償回路と、少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含む。
【００１７】
この実施形態において、前記第１入力信号と前記第２入力信号とは相互反転信号である。
この実施形態において、前記第１補償回路は、前記第２入力信号が第１レベルであるとき前記出力ノードをディスチャージし、前記第２補償回路は、前記第２入力信号が第２レベルであるとき前記出力ノードに電流を供給する。
【００１８】
本発明の他の特徴による半導体装置は、第１回路と、前記第１回路からデータ信号を受信する第２回路とを含む。前記第２回路は前記第１回路から前記データ信号を受信するための信号入力回路を含み、前記信号入力回路は、第１入力信号を受信して出力ノードに出力信号を出力する入力部と、前記出力ノードと連結され、第２入力信号に応じて前記出力ノードをディスチャージする第１補償回路と、前記出力ノードと連結され、前記第２入力信号に応じて前記出力ノードに電流を供給する第２補償回路と、少なくとも１つの動作モード選択信号に応じて前記入力部、前記第１補償回路及び前記第２補償回路を動作状態に転換するためのイネーブル回路とを含む。
【００１９】
この実施形態において、前記第１入力信号と前記第２入力信号とは相互反転信号であり、前記イネーブル回路は、第１及び第２動作モード選択信号を入力され、前記第１動作モード選択信号に応じて前記第１及び第２補償回路をイネーブルし、前記第２動作モード選択信号に応じて前記入力部をイネーブルする。
【００２０】
この実施形態において、前記第１補償回路は、電源電圧と第１ノードとの間に連結され、前記第２入力信号によって制御されるＰＭＯＳトランジスタと、前記第１ノードと前記スイッチング回路の前記第１連結ノードとの間に連結され、前記第１ノードの信号によって制御される第１ＮＭＯＳトランジスタと、前記出力ノードと前記スイッチング回路の前記第１連結ノードとの間に連結され、前記第１ノードの信号によって制御される第２ＮＭＯＳトランジスタとを含む。
【００２１】
この実施形態において、前記第２補償回路は、電源電圧と前記出力ノードとの間に連結され、第２ノードの信号によって制御される第１ＰＭＯＳトランジスタと、前記電源電圧と前記第２ノードとの間に連結され、前記第２ノードの信号によって制御される第２ＰＭＯＳトランジスタと、前記第２ノードと前記スイッチング回路の前記第２連結ノードとの間に連結され、前記第２入力信号によって制御されるＮＭＯＳトランジスタとを含む。
【発明の効果】
【００２２】
本発明によると、簡単な回路構成によって差動信号と単一信号とをともに受信できる信号入力回路が構成される。また、製造工程及び周辺環境によって信号入力回路の性能が低下することを防止できる。
【図面の簡単な説明】
【００２３】
【図１】図１は本発明の好ましい信号伝送システムを示す図である。
【図２】本発明の実施形態によるメモリシステムを示すブロック図である。
【図３】図１に図示された受信器及び図２に図示されたコントローラに構成できる信号入力回路を示す図である。
【図４Ａ】図３に図示された信号入力回路に入力される第１及び第２入力信号を示す図である。
【図４Ｂ】図３に図示された信号入力回路に入力される第１及び第２入力信号を示す図である。
【図５】本発明の他の実施形態による信号入力回路を示す図である。
【図６Ａ】半導体製造工程の誤差によって図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき、入力信号による出力信号の変化を示す図である。
【図６Ｂ】半導体製造工程の誤差によって図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき、入力信号による出力信号の変化を示す図である。
【図７Ａ】周辺温度変化によって図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき、入力信号による出力信号の変化を示す図である。
【図７Ｂ】周辺温度変化によって図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき、入力信号による出力信号の変化を示す図である。
【発明を実施するための形態】
【００２４】
以下に、本発明の好ましい実施形態を図面を参考にして詳しく説明する。
図１は本発明の好ましい信号伝送システムを示す図である。
図１を参考にすると、本発明の実施形態による信号伝送システム１００は伝送器１１０そして受信器１２０を含む。伝送器１１０から受信器１２０に伝送される信号は差動信号又は単一信号の何れかである。例えば、伝送器１１０から受信器１２０に伝送される信号が差動信号であれば、受信器１２０は伝送器１１０から伝送された一対の伝送信号を入力し、一対の伝送信号の電圧差を感知して受信信号を復元する差動入力モードまたは疑似−差動入力モードで動作する。また、伝送器１１０から受信器１２０に伝送される信号が単一信号であれば、受信器１２０は伝送器１１０から伝送された伝送信号を受信信号に復元する単一入力モードで動作する。受信器１２０はこのように差動信号又は単一信号を入力し、受信信号に復元するための信号入力回路１２２を含む。
【００２５】
受信器１２０に連結される伝送器１１０の信号伝送モードに従って受信器１２０の動作モードが設定される。例えば、伝送器１１０がｍＤＤＲ（ｍｏｂｉｌｅ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｓｙｎｃｈｒｏｎｕｏｕｓ  ＤＲＡＭ）又はＣＭＯＳインターフェースのような単一伝送モードで動作するとき、受信器１２０は単一入力モードに設定される。伝送器１１０がＤＤＲ３（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｔｈｒｅｅ  ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）のような疑似−差動伝送モードに動作するとき、受信器１２０は差動モードに設定されて疑似−差動モードで動作する。伝送器１１０がＬＰＤＤＲ２（ｌｏｗ  ｐｏｗｅｒ  ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ  ｓｙｎｃｈｒｏｎｕｏｕｓ  ＤＲＡＭ）、ＬＶＤＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）、Ｓ−ＡＴＡ（ｓｅｒｉａｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）のような差動伝送モードで動作するとき、受信器１２０は差動モードに設定される。
【００２６】
図２は本発明の実施形態によるメモリシステムを示すブロック図である。図２を参考にすると、メモリシステム２００はメモリ装置２１０及びコントローラ２２０を含む。コントローラ２２０はホスト（図示せず）及びメモリ装置２１０に連結される。ホストから要求に応じて、コントローラ２２０はメモリ装置２１０をアクセスするように構成される。例えば、コントローラ２２０はメモリ装置２１０の読み込み、書き込み、そして消去動作を制御するように構成される。コントローラ２２０はメモリ装置２１０及びホストの間にインターフェースを提供するように構成される。
【００２７】
コントローラ２２０はメモリ装置２１０を制御するためのファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。コントローラ２２０はホスト及びコントローラ２２０の間のデータ交換を行なうためのプロトコルを含む。一例として、コントローラ２２０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルのような様々なインターフェースプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するよう構成される。
【００２８】
コントローラ２２０はメモリ装置２１０とインターフェイシングする。コントローラ２２０はメモリ装置２１０から伝送される信号を受信するための信号入力回路２２２を含む。この実施形態では、コントローラ２２０がメモリ装置２１０から伝送される信号を受信するための信号入力回路２２２だけを図示して説明したが、コントローラ２２０はホストから伝送される信号を受信するための信号入力回路も含む。信号入力回路２２２は図１に図示された信号入力回路１２２と同様に送信器１１０の伝送モードによって単一入力モード、差動入力モード及び疑似−差動入力モードの何れか１つで動作する。本発明の実施形態による信号入力回路２２２は図３を参考にしてさらに詳しく説明する。
【００２９】
メモリ装置２１０はデータを貯蔵するためのメモリセルアレイ、メモリセルアレイにデータを記入及び読み出すための読み込み及び書き込み回路、外部から伝送されるアドレスをデコーディングして読み込み及び書き込み回路に伝送するアドレスデコーダ、不揮発性メモリ装置２１０の全般的な動作を制御するための制御ロジック等を含む。
【００３０】
図３は図１に図示された受信器及び図２に図示されたコントローラに構成できる信号入力回路を示す図である。
図３を参考にすると、信号入力回路３００は差動増幅器３１０、インバータ３２０、そしてマルチプレクサ３３０を含む。差動増幅器３１０は第１入力信号Ａと第２入力信号ＡＢを入力し、第１出力信号ＯＵＴ１を出力する。インバータ３２０は第１入力信号Ａを入力し、第２出力信号ＯＵＴ２を出力する。マルチプレクサ３３０はモード選択信号Ｃに応じて差動増幅器３１０からの第１出力信号ＯＵＴ１とインバータ３２０からの第２出力信号ＯＵＴ２の何れか１つを出力信号Ｙとして出力する。
【００３１】
差動増幅器３１０はＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタと、ＭＮ１、ＭＮ２、ＭＮ３と、バイアス回路２１１とを含む。ＰＭＯＳトランジスタＭＰ１は電源電圧ＶＤＤＨと連結されたソース、ドレイン及びゲートを有する。ＰＭＯＳトランジスタのドレイン及びゲートは互いに連結される。ＮＭＯＳトランジスタＭＮ１はＰＭＯＳトランジスタＭＰ１のドレインと連結されたドレイン、ソースそして第１入力信号Ａと連結されたゲートを有する。ＰＭＯＳトランジスタＭＰ２は電源電圧ＶＤＤＨと連結されたソース、ドレイン及びＰＭＯＳトランジスタＭＰ１のドレインと連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ２はＰＭＯＳトランジスタＭＰ２のドレインと連結されたドレイン、ソース及び第２入力信号ＡＢと連結されたゲートを有する。
【００３２】
ＮＭＯＳトランジスタＭＮ３はＮＭＯＳトランジスタ等ＭＮ１、ＭＮ２のソースと共通に連結されたドレイン、接地電圧と連結されたソースそしてバイアス回路２１１と連結されたゲートを有する。バイアス回路２１１はＮＭＯＳトランジスタＭＮ３を通じて流れる電流を調節するための信号を出力する。
このような構成を有する差動増幅器３１０は第１入力信号Ａと第２入力信号ＡＢとの差を増幅して第１出力信号ＯＵＴ１を出力する。
【００３３】
インバータ３２０は電源電圧ＶＤＤＨと接地電圧の間に直列に順に連結されたＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＮＭ４とを含む。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＮＭ４のゲートは第１入力信号Ａと連結される。インバータ３２０は第１入力信号Ａを反転させて第２出力信号ＯＵＴ２を出力する。
マルチプレクサ３３０はモード信号Ｃが第１レベルであるとき差動増幅器３１０からの第１出力信号ＯＵＴ１を出力信号Ｙに出力し、モード選択信号Ｃが第２レベルであるときインバータ３２０からの第２出力信号ＯＵＴ２を出力信号Ｙに出力する。
【００３４】
図４Ａ及び図４Ｂは図３に図示された信号入力回路に入力される第１及び第２入力信号を示す図である。
図４Ａを参考にすると、差動モード（ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅ）のとき第１及び第２入力信号Ａ、ＡＢは相互反転された信号である。差動増幅器３１０は第１及び第２入力信号Ａ、ＡＢの差を増幅して第１出力信号ＯＵＴ１を出力する。
図４Ｂを参考にすると、疑似−差動モード（ｐｓｅｕｄｏ−ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅ）であるとき第２入力信号ＡＢは所定レベルの基準信号である。差動増幅器３１０は第１及び第２入力信号Ａ、ＡＢの差を増幅して第２出力信号ＯＵＴ２を出力する。
【００３５】
従って、図３に図示された信号入力回路３００はモード選択信号Ｃが第１レベルであれば、第１及び第２入力信号Ａ、ＡＢの差を増幅した出力信号Ｙを出力する差動入力回路または疑似−差動入力回路で動作する。モード選択信号Ｃが第２レベルであれば、信号入力回路３００は第１入力信号Ａだけを反転させて出力する単一入力回路で動作できる。
しかし、図３に図示された信号入力回路３００によると、マルチプレクサ３３０によって動作速度が遅くなり、回路面積が増加する。又、動作モードに係わらず差動増幅器３１０とインバータ３２０が常に動作状態になるため消費電力が増加する。
【００３６】
図５は本発明の他の実施形態による信号入力回路を示す図である。
図５を参考にすると、信号入力回路５００は入力部５１０、第１補償回路５２０、第２補償回路５３０そしてイネーブル回路５４０を含む。信号入力回路５００はＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２とを含む。ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２とは電源電圧ＶＤＤＨと第１連結ノードＣＮ１との間に直列に順に連結される。第１連結ノードＣＮ１は入力部５１０とイネーブル回路５４０とを連結するためのノードである。ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２のゲートは第１入力信号Ａと連結される。ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２の間との連結ノードである出力ノードＮ３の信号は出力信号Ｙとして出力される。
【００３７】
第１補償回路５２０はＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１、ＭＮ２２とを含む。ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１とは電源電圧ＶＤＤＨと第２連結ノードＣＮ２との間に直列に順に連結される。第２連結ノードＣＮ２は第１補償回路５２０とイネーブル回路５４０とを連結するためのノードである。ＰＭＯＳトランジスタＭＰ２１のゲートは、第２入力信号ＡＢと連結され、ＮＭＯＳトランジスタＭＮ２１のゲートは、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１の間との連結ノードである第１ノードＮ１と連結される。ＮＭＯＳトランジスタＭＮ２２は出力ノードＮ３と第２連結ノードＣＮ２との間に連結され、ゲートは第１ノードＮ１と連結される。
【００３８】
第２補償回路５３０はＰＭＯＳトランジスタＭＰ３１、ＭＰ３２とＮＭＯＳトランジスタＭＮ３１とを含む。ＰＭＯＳトランジスタＭＰ３１とＮＭＯＳトランジスタＭＮ３１とは電源電圧ＶＤＤＨと第３連結ノードＣＮ３の間に直列に順に連結される。第３連結ノードＣＮ３は第２補償回路５３０とイネーブル回路５４０とを連結するためのノードである。ＰＭＯＳトランジスタＭＰ３１のゲートは、ＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３１との間の連結ノードである第２ノードＮ２と連結される。ＮＭＯＳトランジスタＭＮ３１のゲートは第２入力信号ＡＢと連結される。ＰＭＯＳトランジスタＭＰ３１は電源電圧ＶＤＤＨと出力ノードＮ３との間に連結され、ゲートは第２ノードＮ２と連結される。
【００３９】
イネーブル回路５４０はＮＭＯＳトランジスタＭＮ４１、ＭＮ４２、ＭＮ４３を含む。ＮＭＯＳトランジスタＭＮ４１は第１連結ノードＣＮ１と接地電圧との間に連結され、第２モード選択信号Ｄによって制御される。ＮＭＯＳトランジスタＭＮ４２は第２連結ノードＣＮ２と接地電圧との間に連結され、第１モード選択信号Ｃによって制御される。ＮＭＯＳトランジスタＭＮ４３は第３連結ノードＣＮ３と接地電圧との間に連結され、第１モード選択信号Ｃによって制御される。
【００４０】
このような構成を有する信号入力回路５００の動作は次のようである。
第２モード選択信号Ｄがハイレベルであるとき、ＮＭＯＳトランジスタＭＮ４１がターンオンされる。入力部５１０はＮＭＯＳトランジスタＭＮ４１がターンオン状態であるとき第１入力信号Ａを入力し、出力信号Ｙを出力する。このとき、出力信号Ｙは第１入力信号Ａの反転信号である。第１モード選択信号Ｃはローレベルであり、第２モード選択信号Ｄだけハイレベルであれば、信号入力回路５００は単一入力モードで動作する。
【００４１】
第１モード選択信号Ｃと第２モード選択信号Ｄとが全てハイレベルであれば、イネーブル回路５４０のＮＭＯＳトランジスタ等ＭＮ４１、ＭＮ４２、ＭＮ４３が全てターンオンされ、入力部５１０だけでなく第１補償回路５２０と第２補償回路５３０が全て動作状態になる。
【００４２】
第１入力信号Ａの電圧レベルが第２入力信号ＡＢの電圧レベルより低いハイレベルであるとき、入力部５１０のＰＭＯＳトランジスタＭＰ１１はターンオンされ、ＮＭＯＳトランジスタＭＮ１２はターンオフされる。このとき、第２入力信号ＡＢの電圧レベルによってＮＭＯＳトランジスタＭＮ３１及びＮＭＯＳトランジスタＭＮ２２を通じて流れる電流の量が決定される。従って、信号入力回路５００は第１入力信号Ａと第２入力信号ＡＢとの電圧差に対応する出力信号Ｙを出力する。即ち、第１モード選択信号Ｃと第２モード選択信号Ｄが全てハイレベルであれば、信号入力回路５００は第１入力信号Ａと第２入力信号ＡＢによって差動モード及び疑似差動モードの何れかでに動作する。
【００４３】
トランジスタ製造工程により、チャンネルの長さと幅に誤差が発生する。トランジスタの応答速度はチャンネルの長さとチャンネルの幅とによって決定される。又、トランジスタは周辺温度により応答速度が変化する。例えば、ＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２の特性が同様に変化すると、即ち、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２の応答速度がいずれも遅くなったり、またはいずれも速くなっても信号入力回路５００の動作特性はあまり影響を受けない。しかし、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２で何れか一方の応答速度は遅く、他方の応答速度は速くなると信号入力回路５００から出力される出力信号Ｙはヒステリシス特性を表わす。本発明の実施形態による信号入力回路５００は、工程及び周辺温度のような要因によってＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２の応答速度が異なるとき、これを補償することができる第１補償回路５２０と第２補償回路５３０とを備える。
【００４４】
以下の説明では、第１入力信号Ａと第２入力信号ＡＢとが相補的な電圧レベルを有する差動モードであるときの信号入力回路５００の動作を説明する。第１入力信号Ａがローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＭＰ１１はターンオフされ、ＮＭＯＳトランジスタＭＮ１２はターンオンされる。この時、ＰＭＯＳトランジスタＭＰ１１の応答速度が遅く、ＮＭＯＳトランジスタＭＮ１２の応答速度が速ければ、出力信号Ｙがハイレベルからローレベルに遷移する速度が遅延する。第１補償回路５２０のＰＭＯＳトランジスタＭＰ２１はハイレベルからローレベルに遷移した第２入力信号ＡＢに応じてターンオンされ、ノードＮ１の電圧レベルが上昇する。従って、ノードＮ１にゲートが夫々連結されたＮＭＯＳトランジスタ等ＭＮ２１、ＭＮ２２が全てターンオンされる。出力ノードＮ３の電流はＮＭＯＳトランジスタＭＮ２２とイネーブル回路５４０のＮＭＯＳトランジスタＭＮ４２を通じて接地電圧に放電される。このような第１補償回路５２０により出力ノードＮ３を通じて出力される出力信号Ｙはハイレベルからローレベルに速く遷移する。従って、第１補償回路５２０は入力部５１０のＰＭＯＳトランジスタＭＰ１１の応答速度を補償できる。第２入力信号ＡＢがローレベルである間に第２補償回路５３０のＮＭＯＳトランジスタＭＮ３１はターンオフになるので第２補償回路５３０は動作しない。
【００４５】
逆に、第１入力信号Ａがハイレベルからローレベルに遷移すると、ＰＭＯＳトランジスタＭＰ１１はターンオンされ、ＮＭＯＳトランジスタＭＮ１２はターンオフされる。この時、ＰＭＯＳトランジスタＭＰ１１の応答速度が速く、ＮＭＯＳトランジスタＭＮ１２の応答速度が遅くなると、出力信号Ｙがローレベルからハイレベルに遷移する速度が遅延する。第２補償回路５３０のＮＭＯＳトランジスタＭＮ３１はローレベルからハイレベルに遷移した第２入力信号ＡＢに応じてターンオンされる。第２ノードＮ２の電流はＮＭＯＳトランジスタＭＮ３１とイネーブル回路５４０のＮＭＯＳトランジスタＭＮ４３とを通じて接地電圧に放電される。従って、ＰＭＯＳトランジスタ等ＭＰ３１、ＭＰ３２が全てターンオンされる。ＰＭＯＳトランジスタＭＰ３１を通じて出力ノードＮ３に電流が供給されるので、出力ノードＮ３を通じて出力される出力信号Ｙはローレベルからハイレベルに速く遷移する。従って、第２補償回路５３０は入力部５１０のＮＭＯＳトランジスタＭＮ１２の応答速度を補償できる。第２入力信号ＡＢがハイレベルである間に第１補償回路５２０のＰＭＯＳトランジスタＭＮ２１はターンオンになるので第１補償回路５２０は動作しない。
【００４６】
図５に図示された本発明の信号入力回路５００のイネーブル回路５４０のＮＭＯＳトランジスタ等ＭＮ４２、ＭＮ４３は第１モード選択信号Ｃに応じてターンオンされる。従って、信号入力回路５００が単一入力モードに動作するとき第１及び第２補償回路５２０、５３０による無駄な消費電力を防ぐことができる。
【００４７】
図５に図示された本発明の信号入力回路５００はバイアス回路が要らないので、図３に図示された信号入力回路３００に比べて消費電力が減る。又、バイアス回路がない本発明の信号入力回路５００は差動入力モード及び疑似−差動入力モードと単一入力モードとの間のスキュー（ｓｋｅｗ）が最小化され、広い電圧範囲（ｗｉｄｅ  ｖｏｌｔａｇｅ  ｒａｎｇｅ）で動作できる。図５に図示された本発明の信号入力回路５００は図３に図示された信号入力回路３００とは異なって、マルチプレクサが備えられていないので信号入力回路５００の動作速度が向上する。
【００４８】
図６Ａ及び図６Ｂは半導体製造工程等の誤差によって図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき入力信号による出力信号の変化を示す図である。
【００４９】
図６Ａは図３に図示された信号入力回路３００の入力信号Ａによる出力信号Ｙの変化を示す図であり、図６Ｂは図５に図示された信号入力回路５００の入力信号Ａによる出力信号Ｙの変化を示す図である。図６Ａ及び図６Ｂの比較で分かるように、図３に図示された信号入力回路３００の遷移電圧差は最大１７６ｍＶであり、図５に図示された信号入力回路５００の遷移電圧差は最大４０．６ｍＶである。信号入力回路５００の第１及び第２補償回路５２０、５３０によって、製造工程によるＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２との間の応答速度の差が補償される。即ち、入力信号Ａがローレベルからハイレベルに遷移するとき出力信号Ｙの遷移時点と、入力信号Ａがハイレベルからローレベルに遷移するとき出力信号Ｙの遷移時点の差は本発明の図５に図示された信号入力回路５００ではさらに小さくなる。
【００５０】
図７Ａ及び図７Ｂは周辺温度変化により図５に図示された入力部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの応答速度が異なるとき、入力信号による出力信号の変化を示す図である。周辺温度が１２５℃である場合と−５０℃である場合、図３に図示された信号入力回路３００の遷移電圧差は最大６２ｍＶであり、図５に図示された信号入力回路５００の遷移電圧差は最大１８ｍＶである。信号入力回路５００の第１及び第２補償回路等５２０、５３０により、周辺温度によるＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２との間の応答速度の差が補償される。
【符号の説明】
【００５１】
１１０  伝送器
１２０  受信器
１２２  信号入力回路
２１０  メモリ装置
２２０  コントローラ
２２２  信号入力回路
２１１  バイアス回路
３３０  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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