(57)【要約】【課題】不良解析時間を短くできる半導体装置の不良解析方法を提供する。【解決手段】解析対象としての半導体装置を平面的に並ぶ複数のブロックに仮想的に区画し、前記半導体装置のレイアウトデータと前記ブロックの仮想区画データとに基づいて、前記ブロック毎に、前記各ブロック中に存在する複数の回路構成要素のうちの同一種類のあるものと他のものとによる各集合についての不良発生の確度を算出し、これにより前記ブロック毎に複数の前記確度が表された、テーブルを作成し、前記半導体装置に対して電気的特性のテストを行って、不良を把握した場合には、把握した不良の存在するブロックを、前記複数のブロックの中から特定し、前記テーブルを参照して、前記特定したブロックにおいて、前記確度の高い順番に、その確度に関連する種類の前記回路構成要素に対して、不良を検出するための物理解析を行う。【選択図】図８
2011071205.tif 000002
【特許請求の範囲】
【請求項１】
解析対象としての半導体装置を平面的に並ぶ複数のブロックに仮想的に区画し、
前記半導体装置のレイアウトデータと前記ブロックの仮想区画データとに基づいて、前記ブロック毎に、前記各ブロック中に存在する複数の回路構成要素のうちの同一種類のあるものと他のものとによる各集合についての不良発生の確度を算出し、これにより前記ブロック毎に複数の前記確度が表された、テーブルを作成し、
前記半導体装置に対して電気的特性のテストを行って、不良を把握した場合には、把握した不良の存在するブロックを、前記複数のブロックの中から特定し、
前記テーブルを参照して、前記特定したブロックにおいて、前記確度の高い順番に、その確度に関連する種類の前記回路構成要素に対して、不良を検出するための物理解析を行う、
ことを特徴とする半導体装置の不良解析方法。
【請求項２】
前記半導体装置として、
半導体基板上に配置されたメモリ群を備え、前記メモリ群は前記テストにより良／不良情報を取得可能である、
ものを用いた、ことを特徴とする請求項１に記載の半導体装置の不良解析方法。
【請求項３】
前記半導体装置として、
半導体基板上に配置されたＩＰ群を備え、前記ＩＰ群は前記テストとしてスキャンテストを実行可能である、
ものを用いた、ことを特徴とする請求項１に記載の半導体装置の不良解析方法。
【請求項４】
前記物理解析を行うに先立ち、
前記半導体装置の電気的特性に基づき、前記特定したブロック内で、不良の存在する平面方向の解析場所を更に特定し、
特定した前記解析場所において前記物理解析を行う、ことを特徴とする請求項１から請求項３の何れかに記載の半導体装置の不良解析方法。
【請求項５】
前記物理解析で検出した不良についての前記確度が高くなるように、前記テーブルを更新する、ことを特徴とする請求項１から請求項４の何れかに記載の半導体装置の不良解析方法。
【請求項６】
前記不良発生の前記確度として、
前記集合における前記各回路構成要素の、疎密度と、数と、総面積との少なくとも何れかを用いた、ことを特徴とする請求項１から請求項５の何れかに記載の半導体装置の不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不良解析方法に関する。
【背景技術】
【０００２】
半導体メモリを搭載した半導体集積回路（ＬＳＩ）などにおいて、特にＳｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ（以下、ＳｏＣと称す）製品などには、１チップ内に種々のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）群が多数搭載されている。各ＩＰ群の中にはＳＲＡＭ等のメモリ群も含まれている。このＳＲＡＭ等のメモリ群は、一般のロジックと同様、或いは、ほぼ同様のプロセスで作製されている。また、リソグラフィー技術開発によるＯｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ（以下、ＯＰＣと称す）の導入や、Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｅ（ＤＦＭ）等の良品の収率向上対策を施している。
【０００３】
しかし、近年の微細化の進展によりプロセスマージンが減少しているため、半導体製造装置等のちょっとした揺らぎが原因となり、良品の収率が悪化する。半導体集積回路の低コスト化には、１ウェーハ当たりの良品の収率を向上させることが必要である。そのため、不良要因を早急に解析することで、量産中の後続製品の加工条件にフィードバックすることが必要不可欠である。
【０００４】
一般に、ＩＰ群が搭載されているＳｏＣ製品で、特に小規模なメモリ群が多く搭載されている製品では、Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  ＴＥＳＴ（以下、ＢＩＳＴと称す）でメモリ群のテストを実行している場合が多い。何故なら、ＢＩＳＴを用いない場合、各々のメモリ群にテスト用のアドレス線やＩ／Ｏ線等を付加するエリア確保が必要不可欠であり、チップ面積が増大するためである。また、メモリ群以外のランダムロジックを含めた各種ＩＰ群も同様にＳＣＡＮ（スキャン）テストを実行している場合が多い。この為、出荷テストでは、メモリ群の不良はＢＩＳＴ不良となり、その他のロジックの不良はＳＣＡＮ不良となる。
【０００５】
また、一般に、良品の収率を大きく悪化させている不良をシステマティック不良と呼んでいる。システマティック不良は、製造装置等の不具合で作製されてしまった、半導体装置内のある層（レイヤ）が不良要因である場合が多い。そのため、製造装置等の不具合を解消するまで、良品の収率を大きく悪化させた状態が続く。
【０００６】
このシステマティック不良は、ＢＩＳＴ不良又はＳＣＡＮ不良を起こす可能性が高い。そこで、ＢＩＳＴ不良又はＳＣＡＮ不良を詳細解析して不良要因を特定することが、良品の収率を上げるためには必要不可欠となる。この不良要因は、不良チップの不良箇所を物理解析することで特定できる。
【０００７】
しかしながら、チップ内のどこで不良を起こしているのか、特にどの層で不良を起こしているのかを判明させるには、長いテスト時間を要していた。
【０００８】
また、物理解析対象のチップは、ウェーハ内の不良チップから任意に選択していた。そのため、システマティック不良の要因とは別の、製造工程で付着したダスト等の不良要因を有するチップを解析している場合もあり、主の不良要因を見つけるには多大な時間を要していた。
【０００９】
これらの理由から、上述した様な高機能なＳｏＣ製品の量産では、不良解析ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が長くなり、後続製品への不良要因のフィードバックが遅れていた。そのため、良品の収率を上げるまでに時間がかかり、安価な製品を実現することは難しくなっていた。
【００１０】
なお、不良解析方法は、例えば、特許文献１に記載される方法が知られている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１５８８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、不良解析時間を短くできる半導体装置の不良解析方法を提供することにある。
【課題を解決するための手段】
【００１３】
本願発明の一態様によれば、解析対象としての半導体装置を平面的に並ぶ複数のブロックに仮想的に区画し、前記半導体装置のレイアウトデータと前記ブロックの仮想区画データとに基づいて、前記ブロック毎に、前記各ブロック中に存在する複数の回路構成要素のうちの同一種類のあるものと他のものとによる各集合についての不良発生の確度を算出し、これにより前記ブロック毎に複数の前記確度が表された、テーブルを作成し、前記半導体装置に対して電気的特性のテストを行って、不良を把握した場合には、把握した不良の存在するブロックを、前記複数のブロックの中から特定し、前記テーブルを参照して、前記特定したブロックにおいて、前記確度の高い順番に、その確度に関連する種類の前記回路構成要素に対して、不良を検出するための物理解析を行う、ことを特徴とする半導体装置の不良解析方法が提供される。
【発明の効果】
【００１４】
本発明によれば、不良解析時間を短くできる半導体装置の不良解析方法を提供できる。
【図面の簡単な説明】
【００１５】
【図１】システマティック不良を起こした場合の不良内訳の一例を表す説明図である。
【図２】メモリ群で不良となった場合のＢＩＳＴ不良の一例を表す説明図である。
【図３】ＳＣＡＮ設計配線の一例を表すブロック図である。
【図４】本発明の一実施形態に係る、システマティック不良を起こした場合のウェーハ面内傾向の一例を表す説明図である。
【図５】本発明の一実施形態に係るメモリ配置の一例を表す概略図である。
【図６】本発明の一実施形態に係るチップ区画を表す概略図である。
【図７】本発明の一実施形態に係る、チップ区画された各ブロックの特徴を表した評価関数テーブルを表す図である。
【図８】本発明の一実施形態に係る不良解析方法を表すフローチャートである。
【発明を実施するための形態】
【００１６】
本発明の実施形態についての説明に先立ち、図１から図３を参照して、発明者らが知得する半導体装置の不良解析方法について説明する。
【００１７】
図１は、システマティック不良を起こした場合の不良内訳の一例を表す説明図である。同図において、ＩＰは、あるブロックの機能テスト不良を表し、Ｕｓｅｒ  ｆｃｎ．は、製品の実使用条件のテストパターンでの不良を表す。ＭＢＩＳＴはメモリのＢＩＳＴ不良を表し、Ｌｏｇｉｃ  ＳＣＡＮは、ＳＣＡＮ不良を表す。ＦＦ  ＳＨＩＦＴは、レジスタ不良を表し、ＶＦ／ＰＳ／ＤＣは、コンタクト（接触）不良／電源ラインショート不良／直流特性不良を表す。
【００１８】
図１に示すように、システマティック不良の場合、ＢＩＳＴ不良とＳＣＡＮ不良が他の不良よりも多く発生することが多い。また、ＢＩＳＴ不良とＳＣＡＮ不良は、後述する様に、チップ内の不良箇所を特定することが可能である。よって、ＢＩＳＴ不良又はＳＣＡＮ不良を詳細解析することが、良品の収率を上げるためには必要不可欠となる。
【００１９】
図２は、メモリ群が不良となった場合のＢＩＳＴ不良の一例を表す説明図である。図２（ａ）は、ウェーハ１０内の各チップにＢＩＳＴを行った結果を表す。図２（ａ）に示す様に、ＢＩＳＴ不良チップ１１がウェーハ１０の外周部等に存在する。図２（ｂ）は、あるＢＩＳＴ不良チップ１１を拡大した図である。ＢＩＳＴ不良チップ１１は、複数のメモリ群１２を備え、その中に不良メモリ群１３が存在する。図２（ｃ）は、メモリ不良部のＦａｉｌ  Ｂｉｔ  Ｍａｐ（以下、ＦＢＭと称す）１４を表す。図２（ｃ）に示す様に、ＦＢＭ１４により不良ビット１５が特定される。
【００２０】
ＢＩＳＴ不良に関しては、図２（ｃ）に示すようなＦＢＭ１４を取得し、不良メモリセル等を特定する不良解析を実施する。不良解析実施後、不良箇所に対して物理解析を実施する。ここで、特にメモリ群の中でもＳＲＡＭメモリセルは、複数の層から成るセル構造を有しているため、不良要因が何層も考えられる場合が多い。そのため、物理解析すべき層が容易には特定できず、上層から一層ずつ順に物理解析していく手法等を取らざるを得ず、物理解析に多大な時間を要している。
【００２１】
図３は、ＳＣＡＮ設計配線の一例を表すブロック図である。ＳＣＡＮ不良に関しては、種々のテストパターンを発生してテストすることで、不良箇所を絞り込む。しかしながら、チップの高機能化及び多様化に伴い、１チップに搭載されているＩＰ群の数は増大してきている。このため、不良箇所の絞り込みには多くのテストパターンが必要になり、テスト時間も増大してきている。
【００２２】
以下に、図面を参照して本発明の一実施形態について説明する。この実施形態は、本発明を限定するものではない。
【００２３】
この実施形態では、半導体装置を複数のブロックに区画し、ブロック毎に、各ブロック中に存在する各層や各コンタクトについての不良発生の確度を算出し、テーブルを作成しておき、このテーブルに基づいて、半導体装置の電気的特性のテストで不良が検出されたブロックにおける不良発生の確度が高い層やコンタクトについて、物理解析を行うようにしている。
【００２４】
以下、多数のメモリを備える半導体装置の不良解析の一例について説明する。まず、図４から図７を参照して、不良解析に用いる各種情報について説明し、その後、図８を参照して、これら各種情報に基づく不良解析方法について説明する。
【００２５】
図４は、本発明の一実施形態に係る、システマティック不良を起こした場合のウェーハ面内傾向の一例を表す説明図である。同図に示す様に、ウェーハ１０内の各チップのテスト結果から、ＢＩＳＴ不良チップ１１がウェーハ１０の外周部に存在し、ＳＣＡＮ不良チップ２０がＢＩＳＴ不良チップ１１の内側に存在し、良品チップ２１がウェーハ１０の中心部に存在していることが分かる。このように、システマティック不良では、ＢＩＳＴ不良とＳＣＡＮ不良とが隣り合うチップに発生し、それらがウェーハ内に混在している場合が多い。また、システマティック不良では、ＢＩＳＴ不良とＳＣＡＮ不良の双方を解析しても不良要因は同じである場合が多い。
【００２６】
一般的に、ＢＩＳＴでテストされるメモリ群は、プロセス微細化に伴い、冗長（リダンダンシー）機能を有している場合が多い。そのため、リダンダンシー情報から、１チップ内に点在している各メモリ群のＰａｓｓ／Ｆａｉｌ（良／不良）情報が得られる。
【００２７】
また、冗長機能を有していないメモリ群でも、各メモリ群に、ＢＩＳＴで得られたＰａｓｓ／Ｆａｉｌ情報をラッチしているレジスタを付加している場合も多い。
【００２８】
一方、ＳＣＡＮ不良に関しても、ＳＣＡＮテストの結果のＦａｉｌ−Ｓｔｅｐ（不良ステップ）数から不良エリアを絞り込むことが可能である。
【００２９】
本実施形態では、これらのＢＩＳＴ不良とＳＣＡＮ不良の各情報を不良解析に利用する。
【００３０】
図５は、本発明の一実施形態に係るメモリ配置の一例を表す概略図である。図５（ａ）から図５（ｈ）に示すように、一般的に、各メモリ群はチップ内の８方向（方向Ｎ，ＦＮ，ＦＳ，Ｓ，ＦＥ，Ｅ，Ｗ，ＦＷ）に配置可能となっている場合が多い。このため、例えば、Ｘ方向にマスクの軽度の合わせずれによるシステマティック不良を起こした場合、半分の向き（方向Ｎ，ＦＮ，ＦＳ，Ｓ）のメモリ群が不良になりやすいことになる。例えば、これ以外の向き（方向ＦＥ，Ｅ，Ｗ，ＦＷ）のメモリ群は、軽度の合わせずれによっては不良になりにくい。
【００３１】
本実施形態では、このメモリ群が配置されている方向の情報も不良解析に利用する。
【００３２】
次に、図６，７を参照して、不良解析を行う前に予め行っておく処理について説明する。
【００３３】
まず、解析対象としての半導体装置を平面的に並ぶ複数のブロックに仮想的に区画しておく。
【００３４】
図６は、本発明の一実施形態に係るチップ区画を表す概略図である。同図は、一例として、チップ内における一部の回路を表す。これらの回路は、ブロック１〜ブロック６に区画されている。ブロック１は、ロジック回路３１と、スキャンフリップフロップ５１と、ＳＲＡＭ４１とを備える。ブロック２は、ロジック回路３２と、スキャンフリップフロップ５２と、ＳＲＡＭ４２とを備える。ブロック３は、ロジック回路３３と、ロジック回路３４の一部と、スキャンフリップフロップ５３と、ＳＲＡＭ４３とを備える。ブロック４は、ロジック回路３５と、スキャンフリップフロップ５４と、ＳＲＡＭ４４とを備える。ブロック５は、ロジック回路３６と、スキャンフリップフロップ５５と、ＳＲＡＭ４５とを備える。ブロック６は、ロジック回路３７と、ロジック回路３４の一部と、スキャンフリップフロップ５６と、ＳＲＡＭ４６とを備える。
【００３５】
これらのロジック回路（ＩＰ群）３１〜３７は、スキャンフリップフロップ５１〜５６を用いて、ＳＣＡＮテストを実行可能なように接続されている。また、各ＳＲＡＭ４１〜４６は、ＢＩＳＴで得られたＰａｓｓ／Ｆａｉｌ情報を読み出せるものとして構成されている。
【００３６】
同図では、一例として各ブロック１〜６を長方形で表しているが、これらは任意の形状で良い。例えば、ＩＰ毎に区画しても良い。各ブロックの大きさも任意で良い。
【００３７】
次に、半導体装置のレイアウトデータとブロックの仮想区画データとに基づいて、ブロック毎に、各ブロック中に存在する複数の回路構成要素のうちの同一種類のあるものと他のものとによる各集合についての不良発生の確度（評価値）を算出し、これによりブロック毎に複数の確度が表された、評価関数テーブルを作成する。ここでは、回路構成要素とは、例えば、各ゲート、各コンタクト、及び、各金属配線等を表す。
【００３８】
図７は、本発明の一実施形態に係る、チップ区画された各ブロックの特徴を表した評価関数テーブルを表す図である。この評価関数テーブルは、図６の各ブロック１〜６における評価値を表したテーブルである。各評価値は、製品のレイアウトが終了した時点で、レイアウト情報と、予め定めた関数とを用いて算出できる値である。また、この評価関数テーブルは、製品毎に作成するものである。つまり、同一の製品の不良解析においては、同一の評価関数テーブルを使用する。
【００３９】
図７における各評価値について説明する。ＳＤＧは、各ブロックにおける活性領域の総面積を表す。ＳＤＧ疎密度は、各ブロックにおける活性領域の疎密度を表す。Ｇａｔｅは、各ブロックにおけるゲートの総面積を表す。Ｇａｔｅ疎密度は、各ブロックにおけるゲートの疎密度を表す。Ｃｏｎｔａｃｔ１とＣｏｎｔａｃｔ２は、それぞれ各ブロックにおけるコンタクト１とコンタクト２の個数を表す。Ｍｅｔａｌ１、Ｍｅｔａｌ２、及び、Ｍｅｔａｌ３は、それぞれ各ブロックにおける１層目、２層目、及び、３層目の金属配線の総面積を表す。Ｍｅｔａｌ１疎密度、Ｍｅｔａｌ２疎密度、及び、Ｍｅｔａｌ３疎密度は、それぞれ各ブロックにおける１層目、２層目、及び、３層目の金属配線の疎密度を表す。例えば、これらの疎密度は、数値が大きいほど密度が高いことを表す。また、疎密度は、ブロック内に最小デザインルールの場所が一箇所でも存在すれば高く算出される。
【００４０】
また、各ブロック１〜６内で、層毎のクリティカルエリア（以下、ＣＡ値と称す）を、レイアウト情報を用いて計算する（図示せず）。ＣＡ値とは、チップ上に付着した小さなダスト等により配線がショート等の不良を起こす頻度を数値で表すものである。
【００４１】
このように、評価関数テーブルとして、ブロック毎に、各層の疎密度、コンタクトの個数、ＯＰＣ後にショート等が発生し易い危険箇所（図示せず）、及び、ＣＡ値（図示せず）等の情報を数値化して持っておく。また、設計段階においてデザインルールチェックでエラーが検出され、修正を施したような場所（例えば、最小デザインルールとなっている場所）があるか否かを数値化して加えても良い。
【００４２】
後述する様に、各評価値は、物理解析すべき層やコンタクトを特定する際の判断材料とされる。
【００４３】
これらの情報に基づいて、以下に説明する様に不良解析を行う。
【００４４】
図８は、本発明の一実施形態に係る不良解析方法を表すフローチャートである。
【００４５】
（１）まず、製品の量産等において、複数のチップに対して電気的特性のテストを行った結果から、不良発生／歩留まり低下が検出される（ステップＳ１）。
【００４６】
（２）ここで、ＢＩＳＴ不良及びＳＣＡＮ不良に該当する複数のチップのテスト結果から、チップ毎の不良発生場所／不良傾向の情報を取得する（ステップＳ２）。
【００４７】
例えば、ＢＩＳＴ不良に該当するテスト結果から、あるチップにおける不良発生場所（不良メモリ群）は図６のＳＲＡＭ４２であるという情報を取得する。また、例えば、ＳＣＡＮ不良に該当するテスト結果から、ある別のチップにおける不良発生場所はロジック回路３６であるという情報を取得する。
【００４８】
また、例えば、複数のチップのテスト結果から得られる不良傾向の情報として、図５の方向ＦＥに配置されているＳＲＡＭに不良が多く発生しているという情報を取得する。さらに、不良傾向の情報として、特定のＳＲＡＭや、あるタイプのＳＲＡＭや、あるサイズのＳＲＡＭに不良が多く発生しているという情報を取得する。
【００４９】
この不良発生場所／不良傾向の情報において、例えば、特定のＳＲＡＭの不良が多い等の特徴的な傾向が見られた場合、解析対象として、この特定のＳＲＡＭを選択する。
【００５０】
例えば、複数の種類のＳＲＡＭのうち、不良数が多い上位から５種のＳＲＡＭ４１，４２，４４，４５，４６を、解析対象とする不良発生場所として選択する。
【００５１】
次に、不良発生場所がこの５種のＳＲＡＭであるチップを、少なくとも１つ選択する。
【００５２】
例えば、チップ１（不良発生場所はＳＲＡＭ４１）、チップ３（不良発生場所はＳＲＡＭ４２，４４，４５）、及び、チップ６（不良発生場所はＳＲＡＭ４６）という３つのチップを選択する。ここで、あるチップと、そのチップの不良発生場所とは情報が対応付けられている。１つのチップに上記５種のＳＲＡＭの不良が存在すれば、選択するチップは１つでも良い。選択したチップに対してステップＳ３以降の処理を行う。
【００５３】
なお、予備のチップを含め、同様な不良傾向を示すチップを２〜３チップ用意しても良い。
【００５４】
一方、この不良発生場所／不良傾向の情報において、特徴的な傾向が見られない場合、任意の不良発生場所を有するチップを選択し、選択したチップに対して以降のステップＳ３〜Ｓ７の処理を行う。
【００５５】
（３）次に、不良発生場所が含まれている不良発生ブロックの特定を行う（ステップＳ３）。
【００５６】
例えば、ステップＳ２で、選択したチップの不良発生場所はＳＲＡＭ４２であるという情報が得られていた場合、そのＳＲＡＭ４２が含まれているブロック２を、不良発生ブロックとして特定する。
【００５７】
また、ステップＳ２で複数の不良発生場所が選択されていた場合、各不良発生場所が含まれている不良発生ブロックの特定を行う。
【００５８】
つまり、半導体装置に対して電気的特性のテストを行って、不良を把握した場合には、把握した不良の存在するブロックを、複数のブロックの中から特定する。
【００５９】
（４）次に、テスト結果の情報及び該当ブロックの評価関数テーブルの情報から、不良要因を捉える（ステップＳ４）。
【００６０】
テスト結果の情報として、複数のテスト条件で得られた結果を用いる。例えば、テスト温度が高温と低温の何れで不良となっているか、電源電圧が高電圧と低電圧の何れで不良となっているか、等を利用する。例えば、ＳＲＡＭ４２の不良が高温と低温で同様に発生している場合には、不良要因は温度依存性がないものであり、コンタクトや配線のショート／オープンである等と推測できる。
【００６１】
また、評価関数テーブルの評価値の情報から、ステップＳ３で特定された不良発生ブロックにおける不良要因を推測する。例えば、ステップＳ３で、ブロック２が不良発生ブロックとして特定された場合、図７の評価関数テーブルにおけるブロック２の評価値を参照する。そして、ブロック２の中で不良発生の確度が最も高い層又はコンタクトと、その不良要因を推測する。ブロック２では、Ｍｅｔａｌ１疎密度は「８」となっていて、他のブロックの値よりも大きい。よって、１層目の金属配線が他のブロックよりも密に配置されていることが分かる。つまり、ブロック２では１層目の金属配線のショートが起こる可能性が他のブロックよりも高いので、これが一つの不良要因であると推測できる。また、ブロック２において、Ｍｅｔａｌ１疎密度は、Ｍｅｔａｌ２疎密度やＭｅｔａｌ３疎密度よりも高いので、１層目の金属配線の不良発生の確度が２層目の金属配線や３層目の金属配線よりも高いと推測できる。
【００６２】
さらに、１層目の金属配線の面積は、「６０」μｍ２となっていて、他のブロックの値よりも大きい。また、この面積は２層目の金属配線や３層目の金属配線の面積よりも大きい。面積の値が大きい場合、該当ブロックには金属配線が多く存在している事が推測できる。金属配線が多く存在し、かつ疎密度の値が大きいので、１層目の金属配線の不良発生の確度が最も高いと推測できる。
【００６３】
これに加えて、前述のテスト結果の情報で、不良要因がコンタクトや配線のショート／オープンであると推測されている場合、不良要因は１層目の金属配線のショートであることがより高い確度で推測できる。
【００６４】
また、例えば、図７の評価関数テーブルにおいて、ブロック６のコンタクト１の数が他のブロックよりも多い。これにより、このブロック６では、他のブロックよりもコンタクト１の不良数が多いと考えられる。よって、このブロック６が不良発生ブロックである場合、一つの不良要因はコンタクト１のオープン等であることが推測できる。また、ブロック６において、コンタクト１の数はコンタクト２の数より多いので、コンタクト２よりもコンタクト１の不良発生の確度が高いと推測できる。
【００６５】
ここで、ブロック６において、拡散領域とコンタクト１との何れの不良発生の確度が高いかを判定する方法の一例について説明する。例えば、終了した不良解析において、ブロック２はＳＤＧ疎密度が１０であるにも拘らず拡散領域の不良が発生していなかった場合、ブロック６においてはＳＤＧ疎密度が５であるため、ブロック６でも拡散領域の不良は発生しないと推測し、コンタクト１の不良発生の確度の方が高いと判定する。
【００６６】
また、ステップＳ３で複数の不良発生ブロックが特定されていた場合、各不良発生ブロックにおいて不良要因を推測する。
【００６７】
その結果、推測された各不良要因が同一（例えば、１層目の金属配線ショート）であれば、１つの不良発生場所（例えば、ＳＲＡＭ４２）をステップＳ５以降の解析対象とする。各不良要因が異なれば、各不良発生場所（例えば、ＳＲＡＭ４１，４２，４４〜４６）をステップＳ５以降の解析対象とする。
【００６８】
（５）次に、解析場所の特定を行う（ステップＳ５）。
【００６９】
例えば、ステップＳ４で、不良要因は１層目の金属配線のショートであると推測された場合、解析場所（層又はコンタクト）を１層目の金属配線と特定する。また、不良発生場所がＳＲＡＭ４２である場合には、そのＦＢＭ（電気的特性）を取得することで、ＳＲＡＭ４２におけるチップ平面方向の解析場所をさらに絞り込んで、例えば、ある不良ビットを特定する。
【００７０】
また、ステップＳ４で複数の異なる不良要因が推測されていた場合、解析対象として選択された各不良発生場所（例えば、ＳＲＡＭ４１，４２，４４〜４６）において解析場所の特定を行う。
【００７１】
（６）次に、特定された解析場所において、チップの物理解析を行う（ステップＳ６）。
【００７２】
物理解析として、例えば、顕微鏡によるチップの表面観察、断面観察、又は、電気的特性の解析等を行う。
【００７３】
例えば、ステップＳ５で、ＳＲＡＭ４２におけるある場所の１層目の金属配線が解析場所として特定された場合、その１層目の金属配線のショートの有無を、チップの断面観察等を行うことで確認する。
【００７４】
また、ステップＳ５で複数の解析場所が特定された場合、各解析場所においてチップの物理解析を行う。
【００７５】
つまり、評価関数テーブルを参照して、特定したブロックにおいて、確度の高い順番に、その確度に関連する種類の回路構成要素に対して、不良を検出するための物理解析を行う。
【００７６】
ここで、物理解析を行った結果、特定された解析場所で製造不良が確認されなかった場合、ステップＳ４の処理に戻り、確度が次に高い不良要因を捉える様にする。
【００７７】
（７）次に、物理解析により得られた結果から実際の不良モデルを立て、該当する製造プロセスへのフィードバックを行う（ステップＳ７）。不良モデルとは、配線ショートやトランジスタが正常に形成されていないこと等がどのように起こっているかを表すモデルである。
【００７８】
例えば、ステップＳ６で、１層目の金属配線の位置がずれてショートしていることが確認できた場合、マスク合わせずれによる１層目の金属配線ショートという不良モデルを立て、マスク合わせずれが起きないように製造プロセスの条件等を変更する。
【００７９】
また、以上で説明した不良解析から得られた情報を、評価関数テーブルへフィードバックすることで（ステップＳ７）、次回の不良解析時の参考データにできる。例えば、評価関数テーブルでは、ブロック６の２層目の金属配線の密度が疎であるという評価値にも拘らず、物理解析の結果、そのブロック６で２層目の金属配線のショートが頻繁に起こっていることが判明した場合、評価関数テーブルにブロック６で２層目の金属配線のショートが発生し易いことを表す評価値を追加して、次回に参照できるようにしておく。つまり、物理解析で検出した不良についての不良発生の確度が高くなるように、評価関数テーブルを更新する。
【００８０】
なお、チップの選択は、ステップＳ２の不良発生場所／不良傾向の情報を取得した時に行わず、ステップＳ５の解析場所を特定する時に行っても良い。ステップＳ３の不良発生ブロックの特定と、ステップＳ４の不良要因を捉えることは、チップが特定されていなくても行えるためである。
【００８１】
以上で説明した様に、本実施形態によれば、製品が製造される前に、各層や各コンタクトの製造不良発生の確度を数値化しておくと共に、テストによりＢＩＳＴ不良とＳＣＡＮ不良の双方の情報を収集する様にしたので、これらの情報に基づいて物理解析すべき解析場所を高い確度で推測できる。これにより、確度の高い不良解析を容易に行うことができ、不良解析に要する時間を短縮できる。よって、歩留まり向上を短時間で実現できるので、半導体装置の低コスト化を実現できる。
【００８２】
また、各メモリ群からＰａｓｓ／Ｆａｉｌ情報を取得可能なようにしているので、メモリ群からの情報が多くなり、不良解析が容易になる。また、各ロジック回路群をＳＣＡＮテストが行えるようにしているので、ロジック回路群からの情報が多くなり、不良解析が容易になる。
【００８３】
なお、上述した半導体装置の不良解析方法を実行する、半導体装置の不良解析システムを構成することができる。
【００８４】
この半導体装置の不良解析システムの少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、半導体装置の不良解析システムの少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【００８５】
また、半導体装置の不良解析システムの少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００８６】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００８７】
１０  ウェーハ
１１  ＢＩＳＴ不良チップ
１２  メモリ群
１３  不良メモリ群
１４  ＦＢＭ
１５  不良ビット
２０  ＳＣＡＮ不良チップ
２１  良品チップ
３１〜３７  ロジック回路
４１〜４６  ＳＲＡＭ
５１〜５６  スキャンフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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