(57)【要約】【課題】圧電素子の共通ポーリングのためのシステムを提供する。【解決手段】圧電素子をポーリングするためのシステムは、複数の薄膜構成部品と、複数の圧電素子と、圧電素子をポーリングするためのポーリングパッドと、複数のトレースと、複数の電流制限要素とを含む。薄膜構成部品はダイス路によって分離されてアレイを形成し、圧電素子は薄膜構成部品上に形成される。トレースは、ダイス路を横切って圧電素子をポーリングパッドに並列接続する。各電流制限要素は、電流に関連した故障をきたす個々の圧電素子への電流を制限するために、圧電素子の１つに直列接続される。【選択図】図４
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【特許請求の範囲】
【請求項１】
圧電素子をポーリングするためのシステムであって、
ダイス路によって分離されてアレイを形成する複数の薄膜構成部品と、
前記複数の薄膜構成部品上に形成された複数の圧電素子と、
前記複数の圧電素子をポーリングするためのポーリングパッドと、
前記ダイス路を横切って前記複数の圧電素子を前記ポーリングパッドに並列接続する複数のトレースと、
電流に関連した故障をきたす個々の圧電素子への電流を制限するために、各々が前記複数の圧電素子の１つに直列接続される、複数の電流制限要素とを備える、システム。
【請求項２】
各電流制限要素は、前記個々の圧電素子の１つが電流に関連した故障をきたすと開回路を形成するヒューズを含む、請求項１に記載のシステム。
【請求項３】
前記ヒューズに直列接続された犠牲パッドをさらに備え、前記ヒューズは、前記犠牲パッドに強制電位が印加されると前記開回路を形成する、請求項２に記載のシステム。
【請求項４】
各電流制限要素は、前記個々の圧電素子の１つが電流に関連した故障をきたすと電流制限抵抗を与える抵抗器を含む、請求項１に記載のシステム。
【請求項５】
各圧電素子は、シングルエンドの電極パッドと各薄膜構成部品上の共通接地パッドとの間に接続される、請求項１に記載のシステム。
【請求項６】
前記複数のトレースは、単一クシ形並列トレース構成において、各圧電素子を前記ポーリングパッドに接続する、請求項５に記載のシステム。
【請求項７】
各圧電素子は、各薄膜構成部品上の第１の差動電極パッドと第２の差動電極パッドとの間に接続される、請求項１に記載のシステム。
【請求項８】
前記複数のトレースは、交互配置された二重クシ形並列トレース構成において、各圧電素子を前記ポーリングパッドに接続する、請求項７に記載のシステム。
【請求項９】
前記アレイ内の各薄膜構成部品は、磁気媒体上で動作するデータ記憶システムと共に用いるためのスライダを含む、請求項１に記載のシステム。
【請求項１０】
各圧電素子は、前記スライダと前記磁気媒体との接触を検出するための圧電センサを含む、請求項９に記載のシステム。
【請求項１１】
強誘電体素子のアレイをポーリングするための方法であって、
ウェハにスライス路およびダイス路を規定するステップと、
前記ウェハ上に、前記スライス路および前記ダイス路によってアレイ内で分離されるように強誘電体素子のアレイを形成するステップと、
前記スライス路および前記ダイス路に形成された並列トレースネットワークを介して、前記強誘電体素子をポーリングパッドに接続するステップと、
電流制限要素を各強誘電体素子に直列接続することによって、電流に関連した故障をきたす個々の強誘電体素子への電流を制限するステップと、
前記強誘電体素子内のドメインがポーリング電圧に従って整合するように、前記ポーリングパッドにポーリング電圧を印加するステップとを備える、方法。
【請求項１２】
個々の強誘電体素子への電流を制限する前記ステップは、電流に関連した故障をきたす各強誘電体素子に対して回路を開放するステップを含む、請求項１１に記載の方法。
【請求項１３】
回路を開放する前記ステップは、電流に関連した故障をきたす各強誘電体素子に直列接続された犠牲パッドに強制電位を印加するステップを含む、請求項１２に記載の方法。
【請求項１４】
個々の強誘電体素子への電流を制限する前記ステップは、電流制限抵抗器を前記アレイ内の各強誘電体素子に直列接続するステップを含む、請求項１１に記載の方法。
【請求項１５】
前記強誘電体素子をポーリングパッドに接続する前記ステップは、各強誘電体素子の第１の電極を前記ポーリングパッドに接続する、単一マスクの単一クシ形並列トレースネットワークを形成するステップを含む、請求項１１に記載の方法。
【請求項１６】
前記強誘電体素子をポーリングパッドに接続する前記ステップは、各強誘電体素子の第１の電極を前記ポーリングパッドに接続し、かつ各強誘電体素子の第２の電極を第２のポーリングパッドに接続する、単一マスクの二重クシ形交互配置並列トレースネットワークを形成するステップを含む、請求項１１に記載の方法。
【請求項１７】
ポーリング電圧を印加する前記ステップは、少なくとも１０Ｖのポーリング電圧を前記ポーリングパッドに印加するステップを含み、スライダを少なくとも１分間少なくとも１００℃に加熱するステップをさらに含む、請求項１１に記載の方法。
【請求項１８】
スライダであって、
スライダ本体と、
前記スライダ本体内の応力に応じて圧電信号を発生する強誘電性材料を含むセンサと、  前記センサに接続された、ポーリング電圧を印加するためのポーリングパッドと、
前記センサが前記ポーリング電圧のせいで電流に関連した故障をきたすと前記センサを流れる電流を制限するように、前記センサと前記ポーリングパッドとの間に直列接続された電流制限要素とを含む、スライダ。
【請求項１９】
前記電流制限要素は、前記センサが短絡または絶縁破壊故障をきたすと開回路を形成するように構成されたヒューズを含む、請求項１８に記載のスライダ。
【請求項２０】
前記ヒューズと前記センサとの間に直列接続された犠牲パッドをさらに含み、前記ヒューズは、前記犠牲パッドに強制電圧が印加されると開回路を形成する、請求項１８に記載のスライダ。
【請求項２１】
前記電流制限要素は、前記センサを流れるリーク電流を制限するように構成された電流制限抵抗器を含む、請求項１８に記載のスライダ。
【発明の詳細な説明】
【背景技術】
【０００１】
背景
薄膜電子機器用の圧電素子は、高周波数欠陥走査、材料検査、インピーダンス測定および構造モニタリングのために用いられる直流力センサおよび重量計から、圧電音響または音響電気センサ（ＡＥＳ）、超音波変換器およびＰＷＡＳ（圧電ウェハアクティブセンサ）素子まで、広範な周波数応答を有する。圧電結晶発振器の分野では、応答周波数はメガヘルツ（ＭＨｚ）範囲以上にさらに拡大する。
【０００２】
圧電性材料は電気的に中性であるが、異方性の電荷分布を有するため、材料が変形すると正味分極が生じる。分極場は、加えられる機械的応力または歪みの関数として変化する圧電電圧（または電流信号）を発生する。代替的に、外場を印加して圧電性材料を変形させて、電機子を撓ませたり、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）もしくはマイクロアクチュエータ素子を操作したり、または音響、超音波、もしくは無線周波数（ＲＦ）振動を発生させたりするなどの機械的効果を生じさせることができる。
【０００３】
圧電効果が最初に確認されたのは、石英、燐酸ガリウムおよび電気石などの自然の単結晶構造においてであった。しかし、現代の産業応用例では典型的に、窒化アルミニウム（ＡｌＮ）、窒化バリウム（ＢＮ）およびチタン酸バリウム（ＢａＴｉＯ3）などの合成多結晶または焼結圧電セラミック材料が利用される。これらの材料はほぼすべての形状およびサイズで製造可能であり、また組成および製造技術を変更して、圧電効果を特定の技術要件に合うように調整することができる。
【０００４】
合成多結晶材料では、圧電効果は、ワイス・ドメインと称される材料中の個別の双極子領域の配向に依存する。一般に、ワイス・ドメインは圧電性材料の形成時にはランダムに配向付けられるが、材料を電界において典型的に高温でポーリングすることによって整合させることができる。ポーリングは、ポーリング場方向に沿って配向付けられたドメインの成長を促進し、逆平行ドメインの配向を逆にする傾向がある。
【０００５】
ポーリングはまた、空間電荷を新たに配向付け、対称性の観点から本質的に圧電性を有するＰｂ［ＺｒxＴｉ1-x］Ｏ3ベースの材料などの強誘電性材料中の残りの分極を整合させる。本質的に、ポーリングはドメイン配向におけるランダム化を減少させ、バルクでのドメイン非対称を生成して正味圧電効果をもたらす。圧電／強誘電体膜の厚みも、特定の電子機器応用例に対する応答を高めるために変更可能である。
【０００６】
ポーリングされた圧電性材料は実際に単結晶（自然発生的な）材料よりも圧電応答が良好であり得、製造上の柔軟性もはるかに高まり得る。しかし、ポーリングは、特に多数の個別素子が含まれる場合には高価で時間がかかり得る。この結果、圧電音響センサ、超音波変換器、ＭＥＭＳ素子、ならびに他の圧電を用いた薄膜電子機器および半導体構成部品を含む、広範な異なる圧電装置の大量生産に適用可能な、費用効果の高い効率的なポーリング技術が常に求められている。
【発明の概要】
【課題を解決するための手段】
【０００７】
要約
本発明は、圧電素子の共通ポーリングのためのシステムに関する。このシステムは、複数の薄膜電子構成部品と、複数の圧電素子と、複数のトレースと、複数の電流制限要素と、ポーリングパッドとを含む。
【０００８】
圧電素子は薄膜構成部品上に形成され、薄膜構成部品は、ダイス路によって分割されてバー型アレイを形成するか、またはダイス路およびスライス路によって分割されてウェハ型アレイを形成する。トレースは、ダイス路を横切って圧電素子をポーリングパッドに並列接続する。各電流制限要素は、個々の圧電素子が電流に関連した故障をきたすと開回路を形成するか、または電流制限抵抗を提供するために、複数の圧電素子の１つと直列接続される。
【図面の簡単な説明】
【０００９】
【図１】ポーリングされた圧電素子を有するスライダを位置決めするためのアクチュエータを有する磁気記録システムの斜視図である。
【図２】磁気媒体の上方に位置決めされた、図１のスライダおよび圧電素子の概略図である。
【図３】誘電体素子と比較した、ポーリングされたおよびポーリングされていない強誘電体素子に対する圧電応答を示す散布図である。
【図４】シングルエンドのキャパシタ型配線実施例における、圧電素子の共通ポーリングのためのウェハレベルの配線図である。
【図５】差動キャパシタ型配線実施例における、圧電素子の共通ポーリングのためのウェハレベルの配線図である。
【図６Ａ】ヒューズ型電流制限要素を用いた、圧電素子の共通ポーリングのためのバーレベルの配線図である。
【図６Ｂ】抵抗器型電流制限要素を用いた、シングルエンドの圧電素子の共通ポーリングのためのバーレベルの配線図である。
【図６Ｃ】抵抗器型電流制限要素を用いた、差動圧電素子の共通ポーリングのためのバーレベルの配線図である。
【図７Ａ】電流制限要素の代替の位置を示す、圧電素子の共通ポーリングのためのバーレベルの配線図である。
【図７Ｂ】スライダの外の犠牲パッドを用いて高リーク電流を有する個々の素子を除去する、シングルエンドの圧電素子の共通ポーリングのためのバーレベルの配線図である。
【図７Ｃ】スライダ上の犠牲パッドを用いて高リーク電流を有する個々の素子を除去する、差動圧電素子の共通ポーリングのためのバーレベルの配線図である。
【発明を実施するための形態】
【００１０】
詳細な説明
図１は磁気記録システム１０の斜視図である。システム１０は、ポーリングされた圧電素子１５を有するスライダ１４を磁気媒体１６の上に位置決めするためのアクチュエータアセンブリ１２を有するディスクドライブを含む。
【００１１】
図１の磁気データ記憶システム１０は、ポーリングされた圧電素子１５を用いる薄膜電子機器応用例の特定の例を提供する。この例では、アクチュエータアセンブリ１２は、アクチュエータアーム１８と、ベースプレート／装着ブロック２０、ロードビーム２２および屈曲部２４を有するサスペンションとを含む。ロードビーム２２は、ベースプレート／装着ブロック２０でアクチュエータアーム１８に接続され、屈曲部２４上のスライダ１４を支持する。ボイスコイルモータ２６がスピンドル軸２８の周りにアクチュエータアーム１８を回転させて、スライダ１４およびポーリングされた圧電素子１５を磁気媒体１６に対して位置決めする。
【００１２】
ポーリングされた圧電素子１５のためのスライダを用いた応用例は、磁気媒体１６の欠陥走査および検査用の媒体グライドヘッドおよび検査ヘッドと、実際の読出／書込動作用の作業またはデータヘッドとを含む。作業およびデータヘッドの実施例では、スライダ１４は磁気変換器または読出／書込要素を含み、圧電素子１５は典型的に、浮動高さおよびピッチ較正のため、またはスライダ１４と磁気媒体１６との接触を検出するための変換器レベルＡＥＳ素子またはキャパシタ型圧電センサを含む。代替的に、ポーリングされた圧電素子１５は、薄膜マイクロアクチュエータ、ＭＥＭＳ型マイクロメカニカルもしくはマイクロエレクトロメカニカル構成部品、ＡＥＳもしくはＰＷＡＳ型音響／超音波センサもしくは変換器、または他の、より汎用型の薄膜圧電素子に含まれる。
【００１３】
図１に示されるように、磁気媒体１６は磁気ディスク、または平行で同軸のディスクの積層体の形態をとる。システム１０の動作時、ディスクまたはディスク積層体はハウジング３２内でディスクスピンドル３０の周りを回転して、磁気媒体１６をスライダ１４に対して並進させる。アクチュエータアセンブリ１２は、上述のような媒体に関連した機能を実行するために、スライダ１４および圧電素子１５（または複数のスライダ１４および素子１５）を磁気媒体１６に対して位置決めする。
【００１４】
データヘッドの実施例では、スライダ１４は上述のように磁気変換器も所有している。変換器は典型的に読出装置および書込装置要素の両方を含み、書込装置は、主極先端が磁気媒体１６に向かって配向付けられた主極の周りに形成されている。主極の周りに形成されたコイル内の電流を切換えることによって磁束が発生し、主極先端においてスライダから出て磁気媒体１６に対向する外面を横切る磁束ループが作られる。
【００１５】
データは、アクチュエータ１２がスライダ１４を磁気媒体１６の上に位置決めするときに書込電流を切換えることによって記録されて、一連の全体的に平行なまたは同軸のデータトラックに沿ってビットパターンが生成される。ビットパターンは、書込電流および磁束ループの強度および極性に従って媒体１６内の磁気ドメインを配向付けることによって記録される。
【００１６】
典型的に、システム１０は垂直な書込技術を採用し、当該技術では、磁束ループは実質的に垂直に磁気媒体１６に入り、ビットは各トラックに沿って垂直な配向で設けられる。代替的に、磁束およびビット配向は長手方向である。
【００１７】
データは、電気抵抗が局所磁界強度および方向に依存する磁気抵抗（ＭＲ）素子などの読出装置要素を介して、媒体１６から読出される。この読出装置は、スライダ１４が磁気媒体１６を横切ってトラックする間に磁気ドメイン配向と共に変化するセンス電流の関数としてのビットパターンを読み直す。
【００１８】
図２は、磁気媒体１６の上方に位置決めされたスライダ１４およびポーリングされた圧電素子１５の概略図である。スライダ１４は、前縁４２、後縁４３および外側の媒体対向面４４を有するスライダ本体４０を含む。この特定の実施例では、ポーリングされた圧電素子１５は、磁気媒体１６のトラッキング方向Ｓによって規定されるように、スライダ１４の後縁４３に近接して設置される。
【００１９】
実施例に依存して、圧電素子１５には、スライダ１４の他の構成部品を製造するために用いられるさまざまな化学的および機械的処理工程によって生じる不適合問題に対処するために選択された、さまざまなコーティングおよび保護材料が与えられる。たとえば、ディスクを用いた磁気記憶システムでは、媒体対向面４４は典型的に空気軸受面（ＡＢＳ）と称され、ポーリングされた圧電素子１５は典型的に図２に示されるように絶縁材料またはコーティングによって面４４から凹んでいるか、または間隔を空けられている。実際のヘッドの実施例では、圧電素子１５はヘッド作製処理の前、最中または後のいずれかの点で形成され、したがってスライダ本体４０に対して読出／書込構造の上方もしくは下方のいずれか一方に、または変換器本体自身の内部に設置される。
【００２０】
磁気媒体１６は、トラッキング方向Ｓにおいてスライダ１４を通り越してトラックする際に、前縁４２において、外面４４に沿ってウィンデージ流Ｆを発生する。スライダ本体４０はさらに空気力学的に成形されるので、スライダ１４がウィンデージＦによって磁気媒体１６の上方に「浮動する」ことができる。スライダ１４の配向および位置は、記録媒体１６の表面に対して測定されるように、ピッチ角（ＰＡ）θおよび浮動高さ（ＦＨ）ｈによって規定される。
【００２１】
しかし、図２は正確な縮尺ではなく、浮動高さｈおよびピッチ角θはスライダ本体４０の相対寸法に対して任意であることに留意すべきである。特に、ピッチ角θは典型的に、標準的な読出−書込動作に特徴的であるように、２、３度の公称値に対して誇張されている。また、スライダ１４は正のピッチで示されているが、たとえばロード／アンロード事象、ヘッドクラッシュおよびスライダ／媒体接触事象時などでは、ピッチ角θは負またはゼロにもなり得る。
【００２２】
圧電素子１５の場所および機能は、スライダ１４の構成、または素子１５が用いられる他の電子要素に依存する。たとえば、検査ヘッドおよびデータヘッドの応用例では、圧電素子１５は、スライダ本体４０がたとえば１つ以上の凹凸部４５で磁気媒体１６に接触すると発生する応力または振動信号に応答する、音響センサ、超音波変換器または別のキャパシタ型圧電素子を含むことがある。この実施例では、スライダ１４およびセンサ１５が媒体１６の上で走査される際に浮動高さｈが調節されて、凹凸部プロファイルをマッピングして適合しないトラックもしくは区分を排除するか、または規準を満たさない媒体を不合格にする。
【００２３】
代替的に、圧電素子１５は、浮動高さｈに基づいた制御電圧または制御電流に応答する圧電層、たとえば、磁気媒体１６とスライダ本体４０のトンネル電極との間に測定されるトンネル電流に応答するピッチ角バイアス機構を含む。このため圧電素子１５は、スライダ本体４０自身を変形するか、または屈曲部との機械的結合を介してのいずれか一方によってスライダ１４の空気力学的特性を変えることによってピッチ角θを調節し、浮動高さｈを制御することができる。
【００２４】
さらなる実施例では、スライダ１４は、より汎用型の電子構成部品または薄膜素子を表わす。これらの実施例では、圧電素子１５は、音響、超音波もしくはＰＷＡＳ型センサもしくは変換器、またはマイクロアクチュエータ、バイアス機構またはＭＥＭＳ型素子のいずれかを含み、磁気媒体１６に関連し得る圧電機能を果たす。
【００２５】
図３は、誘電体素子（ＡｌＮ−１およびＡＬＮ−２）と比較した、ポーリングされた強誘電体ＰＺＴ素子（ＰＺＴ−１，ＰＺＴ−２およびＰＺＴ−３）についての圧電応答信号電圧Ｖを示す散布図である。図３は、標準化された変形誘起機械的入力に応じた圧電信号電圧Ｖを縦軸に示す。各データ点は、１００掃引平均に対応する。
【００２６】
図３に示されるように、窒化アルミニウム（ＡｌＮ）などの誘電性材料で形成された圧電素子は、ＰＺＴなどの強誘電性材料で形成された素子よりも応答が低い傾向にある。特にＡｌＮ材料については、これは、ｄ33パラメータが比較的低いまたは比較的高い（それぞれＡｌＮ−１およびＡｌＮ−２；丸）に拘らず真実であり、ｄ33パラメータは、ここでは誘電体変位ベクトルＤiによって規定されるように、圧電テンソル（または圧電マトリックス）の要素である。すなわち、圧電テンソルｄij、応力ベクトルσj、および誘電率テンソル（または誘電率マトリックス）εijを用いて
【００２７】
【数１】
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【００２８】
である。印加される場Ｅjは典型的にセンサ応用例についてゼロであると考えられ、ｄ33（および圧電マトリックスｄijの他の関連成分）は単位の割合を占めるために定数項によって（たとえばピコクーロン／ニュートンまたはｐＣ／Ｎの割合で）スケール変更される。
【００２９】
強誘電体ＰＺＴ素子の相対応答は、サンプルＰＺＴ−１，ＰＺＴ−２およびＰＺＴ−３によって示される。ＰＺＴ−１サンプル（三角）はポーリングされなかったが、以下に説明するように自己ポーリング圧電効果を示す。ＰＺＴ−２およびＰＺＴ−３サンプル（四角）は両方ともポーリングされ、前者（ＰＺＴ−２）は室温で、後者（ＰＺＴ−３）は高温でポーリングされた。
【００３０】
ＰＺＴ−１サンプルは、自己ポーリング効果のため、外部ポーリング電圧が必ずしも必要であるとは限らないことを示す。自己ポーリングは典型的に、容易軸が膜の平面に対して垂直に並べられたテクスチャ膜の堆積後、またはたとえばＦｅＲＡＭ（強誘電体メモリ）素子などの特定の構成部品の可動寿命における分極切替によって起こる。しかし図３に示すように、自己ポーリングは典型的に最適化応答をもたらさない。
【００３１】
圧電効果は、たとえば約１００−３００ｋＶ／ｃｍの外場（すなわち、１μｍの膜全体に亘って約１０−３０Ｖ）においてポーリングすることによって実質的に増大させることができる。実施例に依存して、ポーリング電圧は直流電圧またはパルス電圧信号のいずれか一方であり、ポーリング期間は約１分から約１０分に及ぶ。ポーリングはまた、室温で（ＰＺＴ−２）、または約１００−１５０℃の高温ポーリング温度で（ＰＺＴ−３）行なわれる。
【００３２】
自己ポーリングした場合（ＰＺＴ−１）でさえも、強誘電体ＰＺＴ型圧電素子は、基線の誘電体ＡｌＮ型素子よりも良好な応答を示す。基線との比較（ＡｌＮ−１またはＡｌＮ−２のいずれか一方）、ポーリング条件およびパイロクロアまたは他の非圧電相含有量に依存して、ポーリングされたＰＺＴ−２およびＰＺＴ−３サンプルの平均応答は、誘電体素子の応答を約５倍以上上回る（すなわち≧５×）。ＰＺＴ−３（高温）サンプルについては、平均応答は、基線のいずれのＡｌＮ素子の応答よりも最大で約６．５倍（≒６．５×）大きい。圧電膜の厚みが最適化された場合、理論上の応答は基線のＡｌＮ素子の応答の１０倍以上（≧１０×）であり、場合によっては２０から２５倍高くなる（≧２０−２５×）可能性がある。
【００３３】
センサおよび変換器型素子については、圧電応答が増大することの主な利点は、所与の応力入力に対する信号サイズが大きくなることである。アクチュエータおよびエレクトロメカニカルまたはＭＥＭＳ型素子については、応答が増大すると制御能力が高まる。また、ポーリングでは、ポーリング条件を変えることによって応答を調節または較正することができるが、これはポーリングされていないか、または自己ポーリングした素子では不可能である。
【００３４】
しかしポーリングは、最適化応答のために必要な比較的長いポーリング時間、低スループット、および大量生産のために必要な高い資本設備投資が重なるため、スライダおよび他の構成部品レベルの応用例にとっては実用的でないことがある。これらの効果は、何百または何千もの個々の圧電素子の大型アレイを含むウェハおよびバーレベルの製造処理に特に関連する。標準的な並列連動技術も、単一の装置内の短絡、絶縁破壊およびリーク故障によってポーリング処理全体が損なわれ得るため、問題がある。
【００３５】
本明細書中で説明するウェハおよびバーを用いた（アレイレベルの）ポーリング技術は、処理時間およびポーリング工程を減らし、個々の構成部品の故障に対して頑強な回路設計を用いることによって、これらの課題に対処する。同時に、これらの技術は、磁気媒体上の欠陥走査、較正およびデータ記憶動作のためのスライダを用いた検査およびデータヘッドを含む、複雑な超小型電子要素の製作に適応可能である。
【００３６】
図４は、圧電素子１５の共通ポーリングのためのウェハレベルの配線図である。複数の圧電素子１５が、たとえば上記の図３に示されるようなスライダ１４の後縁４３において、超小型電子構成部品６０の表面６１に装着される。構成部品６０および圧電素子１５は、シリコンウェハ上または複数構成部品電子機器製造用のアナログ構造上に配置されるように、アレイ（またはマトリックス）５０に編成される。
【００３７】
典型的に、アレイ５０は矩形の列および行に配置されて、円形ウェハ、または矩形ウェハもしくはバーを埋める。構成部品６０の行は、図４において全体的に水平に走るスライス路５１に沿って分離され、構成部品６０は、全体的に鉛直に（すなわちスライス路５０に対して垂直に）走るダイス路５２に沿って分離される。
【００３８】
構成部品６０（たとえばスライダ）とディスクドライブまたは圧電素子１５を用いる他の電子機器システムとを接続するために、多数のパッド５４Ａ、５４Ｂ、５４Ｃおよび５４Ｄが各表面６１上に形成されている。しかし、パッド５４Ａ〜５４Ｄの数および指定は、圧電素子１５および構成部品６０上の他の要素の構成に依存して変化する。
【００３９】
たとえば、図４のシングルエンドのキャパシタ型配線実施例では、各圧電素子１５の第１および第２の電極は、第１の電極パッド５４Ａ（ｅ１）および共通接地パッド５４Ｃ（Ｇ）にそれぞれ接続される。第１および第２の電極は典型的に圧電素子１５の上部および下部の対向面に形成され、特定の構成は製造上の選好および技術に依存する。
【００４０】
電流制限要素５５は、アレイ５０内の各圧電素子１５に直列接続される。直列接続は個々に行なわれるので、各電流制限要素５５と各圧電素子１５との間、並列接続された異なる圧電素子１５と電流制限素子５５との間に、１対１の直列接続がなされる。たとえば図４の実施例では、１つの電流制限要素５５を第１の電極パッド５４Ａと各圧電素子１５の第１の電極との間に接続することによって、個々の直列接続が形成される。他の実施例では、電流制限要素５５は第２の電極と共通接地パッド５４Ｃとの間、または第２の電極と第２の電極パッドとの間に設置される（たとえば以下の図６Ａおよび図６Ｃを参照）。
【００４１】
典型的に、読出／書込変換器またはトンネル電極などの追加の構成部との接続を形成するために多数の追加のパッド（たとえば５４Ｂおよび５４Ｄ）が用いられる。代替的に、パッド５４Ｂおよび５４Ｄは圧電素子１５の代替の配線構成に用いられ（たとえば図５、図６Ｃおよび図７Ｂ）、追加のパッドが他の構成部品のために設けられる。
【００４２】
圧電素子１５は、アレイ５０から個々の構成部品６０を分離する前に共通にポーリングされる。これはたとえば、ポーリングパッド５６Ａをトレース５７を介して第１の電極５４Ａに接続し、電圧源５８を介してポーリング電圧を与えることによって達成される。ポーリングパッド５６Ａは典型的に、ウェハまたはアレイ５０が配置される他の複数構成部品製作構造の端縁領域に、または製造処理時に電気的もしくは機械的接続のために取っておかれる別の区域に設置される。
【００４３】
図４のシングルエンドの配線実施例では、電圧源５８は、接地５９に対してポーリング電圧をポーリングパッド５６Ａに印加する。他の実施例では、電圧源５８は、第１のポーリングパッド５６Ａと第２の差動ポーリングパッド５Ｄとの間に差動ポーリング電圧を印加する（たとえば図５、図６Ｃおよび図７Ｂ）。典型的なポーリング電圧、時間および温度は、図３に関して上で説明した。
【００４４】
トレース５７は典型的に、銅、銀または金などの導電性金属で形成される。マスキング、エッチングおよびミリング技術を用いて導電体からトレースネットワークを作り、ポーリングパッド５６Ａを各圧電素子１５および電流制限要素５５に並列接続する。たとえば図４に示されるように、トレース５７は第１の電極パッド５４Ａを介してポーリングパッド５６Ａを各圧電素子１５に並列接続し、電流制限要素５５は第１の電極パッド５４Ａと圧電素子１５との間に直列接続され、圧電素子１５は電流制限要素５５と接地パッド５４Ｃとの間に直列接続される。
【００４５】
電流制限要素５５は、ポーリング時に電流を制限するために、各圧電素子１５に直列に配線される。特に、電流制限要素５５は、短絡故障、リーク故障、絶縁破壊、またはポーリング処理時に過大電流を引き起こす他の事象が発生した場合に、圧電素子１５を通る電流を制限する。実効ポーリング電圧を各圧電素子１５に供給するよう要求することによって、許容不可能な電流レベルが規定される。すなわち、電流制限要素５５は、１つの圧電素子１５の電流に関連した故障が他の素子１５のポーリング処理を損なわないように、リークまたは短絡電流を制限するように動作する。
【００４６】
図４の特定の実施例では、電流制限要素５５は、ポーリング電流が特定の閾値を越えると、たとえば圧電素子１５が短絡故障をきたすと、開回路を形成するように構成される。１つのそのような実施例では、電流制限要素５５は、導電ストラップによって接続された高導電性の耐酸化材料で形成された２つのコンタクトを有する薄膜ヒューズを含む。典型的に、ストラップ材料はコンタクト材料よりも抵抗率が高く、およそナノアンペア（ｎＡ）またはマイクロアンペア（μＡ）のオーダのポーリング電流を維持可能であるが、およそ１ミリアンペア（１ｍＡ）以上のオーダの絶縁破壊、短絡またはリーク電流を維持することは不可能である。
【００４７】
電流制限を越えるとヒューズが「飛び」、すなわちヒューズ材料が溶解、気化、電気流動または反応して、第１の電極パッド５４Ａと圧電素子１５との電気的接続を切断する。これによって、故障した圧電素子１５をポーリング回路から効果的に除去する開回路が形成されるが、ポーリング回路の残りの部分はそのまま残る。この結果、単一の短絡、絶縁破壊またはリーク故障は、アレイ５０内の他の（依然として動作可能な）圧電素子１５のポーリング処理を損なわない。これによって、従来の並列連動構成と比べて無駄が実質的に減少する一方で、構成部品レベルの（直列）ポーリング方法と比べて処理時間が大幅に減る。
【００４８】
ヒューズ型実施例では、電流制限要素５５は、金、クロム、アルミニウム、ポリシリコン、金属珪化物を含むがこれらに限定されない材料の組合せを含む。代替的に、電流制限要素５５は、薄膜回路ブレーカまたはアナログ素子を含む。これらの実施例の各々において、最大許容可能ポーリング電流は、電流制限要素５５の材料組成および寸法、ならびに開回路は短絡もしくは絶縁破壊故障の場合にのみ形成されるべきか、または実質的なリーク電流故障の場合にも形成されるべきかなどの設計上の選択に依存する。
【００４９】
トレース５７は、各々が少なくとも１つの圧電素子１５を用いる構成部品６０のアレイ５０を規定するスライス路５１およびダイス路５２に沿って形成される。特に、スライス路５１は、二次元のウェハ型アレイ５０を一次元のバー型アレイに分割し（たとえば図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃ）、ダイス路５２は、バー型アレイを、表面６１上に個々の圧電素子１５を有する個々の構成部品６０に分割する。
【００５０】
図４の片側だけの配線構成では、トレース５７は、少なくとも１つのダイス路５１に沿って鉛直に、かつスライス路５２に沿って水平に延在する片面のクシ形ネットワークを形成する。この実施例では、トレース５７は、製造時間およびコストを減らすために単一層内に、または単一処理工程で形成されることがある。代替的に、トレース５７は、各圧電素子１５および電流制限要素５５の特定の配線構成に依存して、多数の層内に形成される。
【００５１】
トレース５７は典型的に、圧電素子１５をポーリングした後、かつアレイ５０を個々の構成部品６０に分割する前に除去される。たとえば１つの実施例では、トレース５７は、構成部品６０の露出面６１（すなわち上部層）に形成され（たとえば図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃ）、ウェットエッチングまたは同様の化学的処理によって除去される。代替的に、トレース５７は図４に示されるようにスライス路５１およびダイス路５２に形成され、たとえばダイヤモンド・ソー切削、磨耗によって、または研磨処理の一部として、スライシング、ダイシング、シンギュレーションおよびラッピング作業によって除去される。これらの実施例では、構成部品６０の表面６１にトレース金属が残ることがある。
【００５２】
図５は、圧電素子１５の共通ポーリングのための代替のウェハレベルの配線図である。圧電素子１５は上述のように個々の構成部品６０にアレイ状に装着されて、スライス路５１およびダイス路５２に沿って分割されるようなアレイ５０を形成する。
【００５３】
図４のシングルエンドの配線構成と同様に、トレース５７は、第１の電極パッド５４Ａ（ｅ１）を介して、ポーリングパッド５６Ａを圧電素子１５の第１の電極に並列接続する。しかし、図５の差動ポーリング構成では、トレース５７はさらに、第２の電極パッド５４Ｄ（ｅ２）を介して、差動ポーリングパッド５６Ｄを圧電素子１５の第２の電極に接続し、電圧源５８は、第１のポーリングパッド５６Ａと第２のポーリングパッド５６Ｄとの間に差動ポーリング電圧を印加する。
【００５４】
図５に示されるように、差動ネットワークトレース５７は、スライス路５１およびダイス路５２の両方に沿って延在する二重クシ形構造を形成する。この構成によって、図４の単一クシ形構造について上で説明したように、トレース５７を単一層または膜として、単一のマスキング工程で形成することができる。代替的に、トレース５７は、圧電素子１５および電流制限要素５５の特定の構成に依存して、多数の重複層として形成される。複数層トレースネットワークには追加のマスキング、エッチングおよびミリング工程が必要となるが、トレース配置および接続における柔軟性が高まる。
【００５５】
上記の図４のシングルエンドの配線実施例と同様に、電流制限要素５５は、ポーリング時に電流に関連した故障をきたす個々の素子への電流を制限しつつ、他の動作可能な圧電素子１５についてのポーリング接続をそのまま残す。特に、個々の電流制限要素５５は、各圧電素子１５への電流を制限して、短絡、破壊または電流リークが発生した場合に実効ポーリング電圧の損失を防止する。
【００５６】
図６Ａ〜図６Ｃは、圧電素子１５の共通ポーリングのためのバーレベルの配線図である。これらの実施例では、圧電素子１５は、たとえば上記の図４または図５の二次元アレイをスライスした後に、単一行のまたは一次元のアレイ５０に設けられる。
【００５７】
図６Ａの特定の実施例では、電流制限要素５５は、第２の電極と共通接地パッド５４Ｃとの間で圧電素子１５に直列接続される、ヒューズ、回路ブレーカまたは他の開回路型電流制限要素を含む。図６Ｂおよび図６Ｃの実施例では、電流制限要素５５Ｒは薄膜抵抗器または他の抵抗要素を含む。抵抗電流制限要素５５Ｒはまた、たとえば第１の電極パッド５４Ａと圧電素子１５の第１の電極との間で（図６Ｂに示されるように）、第２の電極と第２の電極パッド５４Ｄとの間で（図６Ｃ）、圧電素子１５に直列接続される。代替的に、電流制限要素５５Ｒは、図６Ａのヒューズ型要素５５について示されるように、共通接地パッド５４Ｃを用いる。
【００５８】
しかし、開回路の実施例とは異なり、抵抗器を用いる電流制限要素５５Ｒは、各圧電素子１５と直列の抵抗要素を設けることによって、圧電素子への電流を減少させる。これによって抵抗熱および関連損失が生じるが、抵抗器は、たとえ素子が短絡故障を被ったとしても、スライダ上に開回路を形成せずに、各圧電素子１５を通る最大電流を規定するという利点が得られる。
【００５９】
抵抗器型電流制限要素５５Ｒは、リーク電流が問題であるときにも有用であるが、ヒューズ型または回路ブレーカ型素子を落とす、または飛ばすには不十分である。１つのそのような実施例では、抵抗要素５５Ｒは約１ＭΩ以上の高抵抗器を含むため、各圧電素子１５への最大ポーリング電流は、約３０Ｖ以下のポーリング電圧に対して、約３０μＡに制限される。たとえば約５００Ωの上流トレースネットワーク抵抗（幅４μｍで厚み１μｍの長さ１００ｍｍのＣｕトレースを用いる）と仮定すると、故障した抵抗器１つにつき、電圧降下が約０．５ボルト（０．５Ｖ）まで減少する。この電圧降下は、故障率が標準の製造範囲内にあるときに動作可能な圧電素子１５に対する実効ポーリング電圧を維持するため、比較的低い故障率に対しては許容可能である。故障率がより高くなるとポーリング電圧がより低くなる場合があり、より深刻なバーレベルまたはウェハレベルの問題を示している可能性がある。
【００６０】
バーレベルの実施例では、ポーリングは、たとえばエッチングまたはスライス路５１に沿った切削などによって構成部品６０が一次元アレイ５０に分割された後に行なわれる。これらの実施例では、トレースネットワーク５７は典型的に、たとえばトレース５７を構成部品６０の露出面６１上に形成し、したがってダイス路５２のみを横切ることによって、スライス路５１から排除される。ウェハレベルの実施例では、ポーリングは、構成部品６０がスライス路５１に沿ってバーに分割される前に実行され、バーレベルのトレースネットワーク５７はスライス路５１またはダイス路５２のいずれか一方に、かつ構成部品６０の上面６１上にも形成される（たとえば図４および図５を参照）。
【００６１】
図７Ａは、圧電素子１５の共通ポーリングのためのバーレベルの配線図であり、抵抗器型電流制限要素５５Ｒの代替の位置を示す。図７Ａの実施例では、抵抗要素５５Ｒはスライダ５２上ではなくスライス路５１に設置される。代替的に、抵抗要素５５Ｒはダイス路５２に設置される。
【００６２】
抵抗電流制限要素５５Ｒを構成部品の外に配置すると、余分な材料（特に追加の金属）がスライス路５１またはダイス路５２に導入される。これは製造上の観点からは典型的に望ましくないが、スライダ外の配置は、たとえばスライダの後縁に沿って構成部品６０の表面６１にスペースの制約がある場合に有用である。これは、かなりの面積を必要とすることがある抵抗器型電流制限要素５５Ｒにとって特に当てはまるが、スライダ外の配置はまた、開回路型（ヒューズまたは回路ブレーカ）電流制限要素５５を用いるいくつかの構成においても有用である。
【００６３】
図７Ｂおよび図７Ｃは、シングルエンドの圧電素子１５の共通ポーリングのための代替のバーレベルの配線図である。この実施例では、犠牲パッド５４Ｂまたは５４Ｅを用いて、ポーリング回路から個々の圧電素子１５を除去する。
【００６４】
犠牲パッド５４Ｂまたは５４Ｅ（Ｓ）は、高リーク電流を有する電流制限要素５５をポーリング回路から除去するために、ヒューズまたは回路ブレーカ型の実施例の電流制限要素５５に直列接続される。たとえば図７Ｃの実施例では、犠牲パッド５４Ｂは構成部品６０の表面６１に設置され、電流制限要素５５と圧電素子１５との間に直列接続される。図７Ｂの実施例では、犠牲パッド５４Ｅは構成部品外に配置され、たとえば（示されるように）スライス路５１内に、またはダイス路５２内に配置される。
【００６５】
高リーク電流によって下流ポーリング電位が減少し得るため、開回路型電流制限要素５５を落とすまたは飛ばすのに必要なレベルに電流が達していない場合でも、リーク電流は問題となることがある。この問題に対処するため、各圧電素子１５の絶縁リーク電流値は、ウェハプローブ検査または同様の手段によって測定される。個々の圧電素子１５がリーク検査に落ちる（すなわち、リーク電流が所与の仕様を超える）と、強制電流が犠牲パッド５４または５４Ｅを介して電流制限要素５５に印加される。強制電流は電流制限要素５５を落とすか飛ばして、高リーク経路をポーリング回路から除去する。この方法は、シングルエンドの配線構成および差動配線構成（図７Ｂと図７Ｃを比較）の両方に適用可能である。
【００６６】
図４および図５に示されるウェハレベルのポーリング技術とは異なり、図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃのバーレベルの技術は、各ウェハ（各二次元アレイ５０）ではなく、各バー（構成部品６０の各一次元アレイ５０）に、ポーリングパッド５６Ａおよび５６Ｄを与える。これらのバーレベルの実施例では、トレース５７は典型的にダイス路５２を横切って形成され、スライス路５１には形成されず、構成部品６０の表面６１に形成される。このため、構成部品６０がスライス路５１に沿ってバーアレイ５０に分割されると、バーレベルの各ポーリング回路が保持される。代替的に、図６Ａ〜図６Ｃおよび図７Ａ〜図７Ｃに示されるさまざまなスライダレベルの構成部品および配線構成は、ウェハレベルでも適用可能である。これは、バーレベルのポーリングパッドをなくして、ウェハレベルのポーリングパッドを用いてトレース５７の構造を構成部品６０の二次元アレイに延在させることによって達成される。これらの実施例では、トレースネットワーク５７は典型的に、図４および図５に示されるようにスライス路５１およびダイス路５２の両方に形成される。
【００６７】
本発明を特定の実施例を参照して説明したが、用いられた技術用語は説明のためであり限定のためではなく、当業者であれば本発明の思想および範囲から逸脱することなく形式および詳細に変更がなされ得ることを認識するであろう。したがって本発明は、本発明の特定の要素についてのさまざまな均等物への置換、および本発明の教示内容の異なる材料、条件および状況への適合を含む、添付の請求項の範囲内に含まれるすべての実施例を含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【外国語明細書】
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