(57)【要約】【課題】データ保持特性の良好な不揮発性記憶装置及びその製造方法を提供する。【解決手段】第１導電層１１０と、第２導電層１２０と、第１導電層と第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層１３０と、有する記憶層６０と、第１導電層及び第２導電層に電気的に接続された制御部３００と、を備えた不揮発性記憶装置が提供される。制御部は、抵抗変化層を高抵抗状態から低抵抗状態に移行させる際に、第１導電層と第２導電層との間に第１極性の第１信号Ｓ１を印加した後に、第１導電層と第２導電層との間に第１極性とは異なる第２極性の第２信号Ｓ２を印加する。【選択図】図１
2011146111.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、
を有する記憶層と、
前記第１導電層及び前記第２導電層に電気的に接続され、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に移行させる際に、前記第１導電層と前記第２導電層との間に第１極性の第１信号を印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の第２信号を印加する制御部と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
前記第１信号は、
前記第１極性の第１セットパルスと、
前記第１セットパルスの印加の後に印加され、第１極性の第２セットパルスと、
を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、
を有する記憶層と、
前記第１導電層及び前記第２導電層に電気的に接続され、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に移行させる際に、前記第１導電層と前記第２導電層との間に第１極性の第３信号を印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の第４信号を印加する制御部と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項４】
前記第３信号は、
前記第１極性の第１リセットパルスと、
前記第１リセットパルスの印加の後に印加され、第１極性の第２リセットパルスと、
を有することを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、
を有する記憶層を有する不揮発性記憶装置の製造方法であって、
前記第１導電層を形成し、
前記第１導電層の上に前記抵抗変化層となる抵抗変化膜を形成し、
前記抵抗変化膜の上に前記第２導電層を形成し、
前記抵抗変化膜に電流経路を形成して前記抵抗変化層を形成する第１極性のフォーミング電圧を前記第１導電層と前記第２導電層との間に印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の逆極性電圧を印加することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリは、微細化しても特性が劣化し難く、大容量化が容易であるため、次世代の不揮発性メモリとして注目されている。抵抗変化型メモリにおいては、抵抗変化層に印加される電圧や通電される電流によって、抵抗変化層の抵抗が変化する特性が利用される。
【０００３】
抵抗変化層においては、素子を形成した後、抵抗が変化する導電フィラメントを形成するフォーミング処理が行われる。この時、導電フィラメントの形成と同時に抵抗変化層の内部に電荷がトラップされ、この電荷がデータ保持中に放出されると、抵抗変化層中のエネルギーポテンシャルが変化し、抵抗変化層の抵抗が変化し、データ保持特性が劣化する。
【０００４】
同様に、抵抗変化層を低抵抗状態にする例えば書き込み動作や、高抵抗状態にする例えば消去動作の際にも、抵抗変化層の内部に電荷がトラップされることがあり、この場合も、この電荷はデータ保持特性を劣化させる。
【０００５】
なお、特許文献１には、異なる極性の電圧を印加することにより抵抗値が変化する可変抵抗素子に異なる極性の電圧パルスを交互に複数回印加することによって初期化する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３４５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、データ保持特性の良好な不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電層と、第２導電層と、前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、有する記憶層と、前記第１導電層及び前記第２導電層に電気的に接続され、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に移行させる際に、前記第１導電層と前記第２導電層との間に第１極性の第１信号を印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の第２信号を印加する制御部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【０００９】
本発明の別の一態様によれば、第１導電層と、第２導電層と、前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、を有する記憶層と、前記第１導電層及び前記第２導電層に電気的に接続され、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に移行させる際に、前記第１導電層と前記第２導電層との間に第１極性の第３信号を印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の第４信号を印加する制御部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【００１０】
本発明の別の一態様によれば、第１導電層と、第２導電層と、前記第１導電層と前記第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層と、を有する記憶層を有する不揮発性記憶装置の製造方法であって、前記第１導電層を形成し、前記第１導電層の上に前記抵抗変化層となる抵抗変化膜を形成し、前記抵抗変化膜の上に前記第２導電層を形成し、前記抵抗変化膜に電流経路を形成して前記抵抗変化層を形成する第１極性のフォーミング電圧を前記第１導電層と前記第２導電層との間に印加した後に、前記第１導電層と前記第２導電層との間に前記第１極性とは異なる第２極性の逆極性電圧を印加することを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、データ保持特性の良好な不揮発性記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。
【図２】第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図３】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図４】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
【図５】第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【図６】第１の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。
【図７】比較例の不揮発性記憶装置の動作を例示する模式的断面図である。
【図８】第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図９】第２の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。
【図１０】第２の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図１１】第２の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
【図１２】第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図１３】第３の実施形態に係る不揮発性記憶装置の製造方法を例示する模式図である。
【図１４】第３の実施形態に係る不揮発性記憶装置の製造方法を例示する模式図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。  
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
図３は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。  
すなわち、図３（ａ）は模式的斜視図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’線断面図であり、図３（ｃ）は図３（ａ）のＢ−Ｂ’線断面図である。  
図４は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。  
すなわち、図４は、図３（ａ）のＡ−Ａ’線断面の一部に相当する断面図であり、図３（ａ）に例示したメモリセルＭＣの１つの部分を例示している。  
図５は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
【００１５】
本実施形態に係る不揮発性記憶装置は、クロスポイント型の不揮発性記憶装置の例である。以下、図３（ａ）〜（ｃ）、図４及び図５により、この不揮発性記憶装置の全体の構成の概要について説明する。
【００１６】
図３（ａ）〜（ｃ）に表したように、不揮発性記憶装置２０１は、例えば、積み重ねられた複数の要素メモリ層６６を有する。  
要素メモリ層６６のそれぞれは、第１配線５０と、第１配線５０に対して非平行に設けられた第２配線８０と、第１配線５０と第２配線８０との間に設けられた積層構造体６５と、を有する。積層構造体６５のそれぞれは、記憶層６０と、整流素子７０と、を含む。
【００１７】
ここで、記憶層６０と整流素子７０との積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とし、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
【００１８】
例えば、不揮発性記憶装置２０１の一番下の要素メモリ層６６において、第１配線５０は、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３である。例えば、一番下の要素メモリ層６６において、第１配線５０は、Ｘ軸方向に延在し、第２配線８０は、Ｘ軸方向に対して直交するＹ軸方向に延在している。そして、第１配線５０と、第２配線８０と、それらの間に設けられた積層構造体６５と、は、Ｘ軸方向とＹ軸方向とに直交するＺ軸方向において積層されている。
【００１９】
また、下から２番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３であり、第２配線８０は、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３である。
【００２０】
さらに、下から３番目の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３である。
【００２１】
さらに、一番上（下から４番目）の要素メモリ層６６においては、第１配線５０は、ワード線ＷＬ３１、ＷＬ３２及びＷＬ３３であり、第２配線８０は、ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３である。なお、これらの各ワード線を総称して「ワード線ＷＬ」と言い、これらの各ビット線を総称して「ビット線ＢＬ」と言う。
【００２２】
不揮発性記憶装置２０１の場合は、要素メモリ層６６が４層積み重ねられているが、本実施形態に係る不揮発性記憶装置２０１において、要素メモリ層６６の積層数は任意である。なお、このような不揮発性記憶装置２０１は半導体基板の上に設けることができ、その時、要素メモリ層６６の各層は、半導体基板の主面に対して平行に配置することができる。すなわち、要素メモリ層６６は、半導体基板の主面に平行に複数積層される。
【００２３】
なお、上記の第１配線５０、第２配線８０、及び、積層構造体６５のそれぞれの間、並びに、相互の間には、図示しない層間絶縁膜が設けられる。
【００２４】
また、図３（ａ）〜（ｃ）においては、煩雑さを避けるために、各要素メモリ層６６における第１配線５０及び第２配線８０を３本ずつ例示しているが、本実施形態に係る不揮発性記憶装置２０１において、第１配線５０及び第２配線８０の数は、任意であり、また、第１配線５０の数と第２配線８０の数とが異なっていても良い。
【００２５】
そして、本具体例においては、隣接する要素メモリ層６６において、第１配線５０及び第２配線８０は、兼用されている。すなわち、図３（ａ）〜（ｃ）に例示したように、ワード線ＷＬ２１、ＷＬ２２及びＷＬ２３は、上下の要素メモリ層６６で兼用され、また、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３、並びに、ビット線ＢＬ２１、ＢＬ２２及びＢＬ２３は、上下の要素メモリ層６６で兼用されている。
【００２６】
ただし、本発明はこれに限らず、それぞれの要素メモリ層６６において、ワード線ＷＬとビット線ＢＬとをそれぞれ独立して設けても良い。なお、それぞれの要素メモリ層６６においてワード線ＷＬとビット線ＢＬとをそれぞれ独立して設けた場合、ワード線ＷＬの延在方向とビット線ＢＬの延在方向とは、要素メモリ層６６のそれぞれにおいて変えても良い。
【００２７】
また、ここでは、第１配線５０をワード線ＷＬとし、第２配線８０をビット線ＢＬとしたが、第１配線５０をビット線ＢＬとし、第２配線８０をワード線ＷＬとしても良い。すなわち、ビット線ＢＬとワード線ＷＬとは相互に入れ換え可能である。以下では、第１配線５０がワード線ＷＬであり、第２配線８０がビット線ＢＬである場合として説明する。
【００２８】
そして、図３（ｂ）及び図３（ｃ）に表したように、要素メモリ層６６のそれぞれにおいて、記憶層６０と整流素子７０とを含む積層構造体６５が、第１配線５０と第２配線８０とが３次元的に交差する部分（クロスポイント）に設けられる。各クロスポイントにおける記憶層６０が１つの記憶単位となる。この記憶層６０を含む積層構造体６５を、１つのメモリセルＭＣとする。
【００２９】
なお、図３（ｂ）及び図３（ｃ）に表した例では、第１配線５０の側に記憶層６０が設けられ、第２配線８０の側に整流素子７０が設けられているが、第１配線５０の側に整流素子７０を設け、第２配線８０の側に記憶層６０を設けても良い。さらに、要素メモリ層６６ごとに、記憶層６０及び整流素子７０の積層順を変えても良い。このように、記憶層６０及び整流素子７０の積層順は、任意である。
【００３０】
図４に表したように、記憶層６０は、第１導電層１１０と、第２導電層１２０と、第１１導電層１１０と第２導電層１２０との間に設けられた抵抗変化層１３０と、を有する、抵抗変化層１３０は、抵抗変化層１３０に印加される電界、及び、抵抗変化層１３０に通電される電流の少なくともいずれかによって、高抵抗状態と、その高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する。
【００３１】
抵抗変化層１３０には、例えば、遷移金属酸化物が用いられる。より具体的には、抵抗変化層１３０には、例えば、ＨｆＯ２、ＺｒＯ２、ＮｉＯ、ＴｉＯ及びＴａ２Ｏ５等の遷移金属酸化物を用いることができる。また、抵抗変化層１３０には、これらの遷移金属酸化物に添加物をドープしたものを用いることができる。さらに、抵抗変化層１３０には、シリコン酸化膜と、ＨｆＯ２等の遷移金属酸化物膜と、の積層膜を用いることができる。また、抵抗変化層１３０には、シリコン酸化膜中にＨｆ等の遷移金属元素を添加した膜などを用いることができる。
【００３２】
図４に表したように、整流素子７０は、ｎ型半導体層７１（例えばｎ型Ｓｉ層）と、整流素子電極７５と、ｎ型半導体層７１と整流素子電極７５との間に設けられた真性半導体層７２（例えばｉ−Ｓｉ層）と、真性半導体層７２と整流素子電極７５との間に設けられたｐ型半導体層７３（例えばｐ型Ｓｉ層）と、を含むことができる。
【００３３】
すなわち、整流素子７０には、例えば多結晶シリコン層にｐ型不純物とｎ型不純物とをドープした積層膜を有するｐｉｎダイオードを用いることができる。ただし、本実施形態はこれに限らず、整流素子７０には、金属と半導体との界面に形成されるショットキー障壁を有するショットキーダイオード、及び、金属／絶縁体／金属の積層構造を有するＭＩＭ（Metal Insulator Metal）ダイオードなどの各種のダイオードを用いることができる。
【００３４】
なお、本具体例では、記憶層６０において、第２導電層１２０が整流素子７０の側に配置されているが、第１導電層１１０が整流素子７０の側に配置されても良い。第２導電層１２０は、整流素子７０の一部と見なしても良い。また、図４において、第２導電層１２０とｎ型半導体層７１との間に、別の電極を設けても良い。また、整流素子電極７５は、第２配線８０と兼用されても良く、整流素子電極７５は省略しても良い。
【００３５】
また、整流素子７０の電流が流れ易い順方向と、整流素子７０及び記憶層６０（抵抗変化層１３０）の積層方向と、の関係は、任意である。すなわち、整流素子７０の順方向の側に記憶層６０（抵抗変化層１３０）が配置されても良く、整流素子７０の順方向とは反対の側に記憶層６０（抵抗変化層１３０）が配置されても良い。
【００３６】
記憶層６０と整流素子７０との配置にもよるが、第１導電層１１０は、第１配線５０または第２配線８０と兼用されても良い。また、第２導電層１２０は、第１配線５０または第２配線８０と兼用されても良い。  
このように、積層構造体６５の構成は種々の変形が可能である。
【００３７】
なお、本具体例において、第１導電層１１０には、例えば、第１配線５０との間でオーミック接触が形成される材料が用いられる。第２導電層１２０には、例えば、整流素子７０との間でオーミック接触が形成される材料が用いられる。整流素子電極７５には、例えば、第２配線８０との間でオーミック接触が形成される材料が用いられる。
【００３８】
図４に表したように、第１導電層１１０と第２導電層１２０との間の電圧を抵抗変化層電圧Ｖａとする。また、第１配線５０と第２配線８０との間の電圧を積層構造体電圧Ｖｂとする。
【００３９】
図５は、図３（ａ）〜（ｃ）に例示した１つの要素メモリ層６６の構成が例示されている。  
図５に表したように、不揮発性記憶装置２０１は、メモリセル部ＭＣＵと、制御部３００と、を含む。メモリセル部ＭＣＵは、図３（ａ）〜（ｃ）及び図４に関して説明した構成を有する。メモリセル部ＭＣＵの要素メモリ層６６のそれぞれにおいて、メモリセルＭＣがマトリクス状に配置されている。
【００４０】
制御部３００は、例えば、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３に接続されたワード線回路３１０と、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３に接続されたビット線回路３２０と、を含む。ワード線回路３１０は、例えばロウデコーダを含み、ビット線回路３２０は、例えばセンスアンプ回路を含む。ワード線ＷＬは、ワード線回路３１０によって選択される。ビット線回路３２０は、読み出し時にはデータの検出を行い、データ書き込み時には書き込みデータを保持して、これに応じてビット線ＢＬの電圧の制御を行う。
【００４１】
制御部３００によって印加される種々の電気信号が、ワード線ＷＬ１１、ＷＬ１２及びＷＬ１３と、ビット線ＢＬ１１、ＢＬ１２及びＢＬ１３と、が３次元的に交差するクロスポイントに設けられた、積層構造体６５（記憶層６０と整流素子７０）に印加される。すなわち制御部３００は、積層構造体６５の第１導電層１１０及び第２導電層１２０に電気的に接続されている。
【００４２】
そして、制御部３００から出力される電気信号によって、記憶層６０の抵抗変化層１３０の抵抗状態が、高抵抗状態及び低抵抗状態のいずれかに制御され、この異なる抵抗状態が、情報を記憶するデータとして利用される。
【００４３】
図５には、図３（ａ）〜（ｃ）に例示した１つの要素メモリ層６６の構成が例示されているが、他の要素メモリ層６６も同様の構成を有する。すなわち、制御部３００は、それぞれの要素メモリ層６６に含まれるワード線ＷＬ及びビット線ＢＬに接続されている。すなわち、制御部３００は、それぞれの要素メモリ層６６の第１導電層１１０及び第２導電層１２０に電気的に接続されている。
【００４４】
抵抗変化層１３０の抵抗を高抵抗状態から低抵抗状態に移行させる動作を、セット動作ということにする。抵抗変化層１３０の抵抗を低抵抗状態から高抵抗状態に移行させる動作を、リセット動作ということにする。
【００４５】
なお、以下では、説明を簡単にするために、抵抗変化層１３０の抵抗状態が高抵抗状態及び低抵抗状態の２つである場合として説明するが、抵抗変化層１３０の抵抗状態は３つ以上や４つ以上でも良く、すなわち、不揮発性記憶装置２０１は、多値のメモリであっても良い。
【００４６】
このように、本実施形態に係る不揮発性記憶装置２０１は、第１導電層１１０と、第２導電層１２０と、第１導電層１１０と第２導電層１２０との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、前記高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層１３０と、を有する記憶層６０と、第１導電層１１０及び第２導電層１２０に電気的に接続された制御部３００と、を備える。
【００４７】
図１に表したように、不揮発性記憶装置２０１においては、制御部３００は、セット動作（抵抗変化層１３０を高抵抗状態から低抵抗状態に移行させる動作）の際に、第１導電層１１０と第２導電層１２０との間に第１極性の第１信号を印加（ステップＳ１１０）した後に、第１導電層１１０と第２導電層１２０との間に第１極性とは異なる第２極性の第２信号を印加する（ステップＳ１２０）。
【００４８】
図２（ａ）及び（ｂ）は、第１導電層１１０と第２導電層１２０との間の電圧である抵抗変化層電圧Ｖａ、及び、第１配線５０と第２配線８０との間の電圧である積層構造体電圧Ｖｂをそれぞれ例示している。これらの図において横軸は時間ｔであり、図２（ａ）の縦軸は抵抗変化層電圧Ｖａであり、図２（ｂ）の縦軸は積層構造体電圧Ｖｂである。
【００４９】
図２（ａ）に表したように、セット動作の際に、第１導電層１１０と第２導電層１２０との間には、第１極性の第１信号Ｓ１が印加される（ステップＳ１１０）。本具体例においては、第１極性は正極性である。そして、第１信号Ｓ１の印加の後に、第１導電層１１０と第２導電層１２０との間には、第１極性とは異なる第２極性の第２信号Ｓ２が印加される（ステップＳ１２０）。本具体例では、第２極性は負極性である。  
なお、第１極性を負極性とし、第２極性を正極性としても良い。
【００５０】
このように、抵抗変化層電圧Ｖａは、第１信号Ｓ１と、第１信号Ｓ１の後に印加される第２信号Ｓ２と、を含む。  
例えば、第１信号Ｓ１は、セット動作のための信号である。そして、第１信号Ｓ１とは逆極性の第２信号Ｓ２は、抵抗変化層１３０中にトラップされた電荷をデトラップさせるための信号である。
【００５１】
第１信号Ｓ１の電圧を第１信号電圧ＶＳ１とし、第１信号Ｓ１の印加時間を第１信号時間ＴＳ１とする。第２信号Ｓ２の電圧を第２信号電圧ＶＳ２とし、第２信号Ｓ２の印加時間を第２信号時間ＴＳ２とする。第１信号電圧ＶＳ１の大きさは、第１信号Ｓ１が印加されたときの抵抗変化層１３０における電界の大きさに対応する。第２信号電圧ＶＳ２の大きさは、第２信号Ｓ２が印加されたときの抵抗変化層１３０における電界の大きさに対応する。
【００５２】
第２信号電圧ＶＳ２の絶対値は、第１信号電圧ＶＳ１の絶対値よりも小さい、及び、第２信号時間ＴＳ２は、第１信号時間ＴＳ１よりも短い、の少なくともいずれかとされる。
【００５３】
すなわち、第２信号Ｓ２が印加されるときの抵抗変化層１３０における電界の大きさは、第１信号Ｓ１が印加されるときの抵抗変化層１３０における電界の大きさよりも小さい。また、第２信号Ｓ２による電界が抵抗変化層１３０に印加されている時間（第２信号時間ＴＳ２）は、第１信号Ｓ１による電界が抵抗変化層１３０に印加される時間（第１信号時間ＴＳ１）よりも短い。
【００５４】
ここで、上記の第２信号Ｓ２によって抵抗変化層１３０に印加される実効電界の絶対値は、０ＭＶ／ｃｍ（メガボルト／センチメートル）よりも大きく、１０ＭＶ／ｃｍ程度以下であることが望ましい。これにより、抵抗変化層１３０の特性を実質的に変化させることなく、デトラップを実施できる。
【００５５】
また、上記の第２信号Ｓ２の印加時間である第２信号時間ＴＳ２は、１００ｐｓ（ピコ秒）以上、１ｍｓ（ミリ秒）以下とすることができる。
【００５６】
このように、セット動作のための第１信号Ｓ１を抵抗変化層１３０に印加した後に、第１信号Ｓ１と逆極性で、電圧の絶対値が小さい、及び／または、印加時間が短い第２信号Ｓ２を抵抗変化層１３０に印加することで、抵抗変化層１３０の抵抗状態（セット状態である低抵抗状態）に悪影響を実質的に与えることなく、抵抗変化層１３０にトラップされた電荷を予めデトラップさせる。これにより、その後のデータ保持時に抵抗変化層１３０の内部電界の変化を抑制し、データ保持特性の良好な不揮発性記憶装置が提供できる。
【００５７】
図６は、本発明の第１の実施形態に係る不揮発性記憶装置の動作を例示する模式的断面図である。  
すなわち、これらの図は、不揮発性記憶装置２０１の記憶層６０の状態を模式的に例示しており、同図（ａ）は、ステップＳ１１０後の状態に対応し、同図（ｂ）は、ステップＳ１２０後の状態に対応し、同図（ｃ）はステップＳ１２０から長い時間が経過した後、すなわち、データ保持期間ＳＤＨ中の状態に対応している。
【００５８】
図６（ａ）に表したように、セット動作のための第１信号Ｓ１を抵抗変化層１３０に印加する。抵抗変化層１３０には導電路となるフィラメント１３１が形成されており、抵抗変化層１３０の抵抗は低抵抗状態となる。このとき、これと共に、抵抗変化層１３０中に、電荷１３２がトラップされる。
【００５９】
図６（ｂ）に表したように、その後、第１信号Ｓ１とは逆極性の第２信号Ｓ２を抵抗変化層１３０に印加することで、抵抗変化層１３０にトラップされていた電荷１３２がデトラップされる。
【００６０】
これにより、図６（ｃ）に表したように、データ保持期間ＳＤＨ中においては、抵抗変化層１３０に電荷１３２が実質的にトラップされていないので、電荷１３２の移動などに起因した抵抗変化層１３０における内部電界が変化することがない。従って、抵抗変化層１３０の抵抗値の変化が抑制され、データ保持特性は良好である。
【００６１】
図７は、比較例の不揮発性記憶装置の動作を例示する模式的断面図である。  
比較例の不揮発性記憶装置においては、セット動作の際に、第１信号Ｓ１を印加するステップＳ１１０のみが実施され、第２信号Ｓ２を印加するステップＳ１２０が実施されない。図７（ａ）は、ステップＳ１１０後の状態に対応し、同図（ｂ）は、ステップＳ１１０から時間が経過した後の第１データ保持期間ＳＤＨ１の状態に対応しており、同図（ｃ）は、上記の第１データ保持期間ＳＤＨ１よりもさらに時間が経過した第２データ保持期間ＳＤＨ２の状態に対応している。
【００６２】
図７（ａ）に表したように、セット動作のための第１信号Ｓ１を抵抗変化層１３０に印加すると、抵抗変化層１３０の抵抗は低抵抗状態となると共に、抵抗変化層１３０中に、電荷１３２がトラップされる。
【００６３】
図７（ｂ）に表したように、その後、第１データ保持期間ＳＤＨ１において、抵抗変化層１３０にトラップされていた電荷１３２が、徐々にデトラップされる。
【００６４】
そして、さらに、時間が経過した第２データ保持期間ＳＤＨ２においては、図７（ｃ）に表したように、抵抗変化層１３０にトラップされていた電荷１３２がデトラップされ、抵抗変化層１３０から消滅する。
【００６５】
このように、データ保持期間中の最初の段階の第１データ保持期間ＳＤＨ１と、時間が経過した第２データ保持期間ＳＤＨ２と、で、抵抗変化層１３０中にトラップされている電荷１３２の状態（例えば電荷１３２の量）が変化するため、抵抗変化層１３０の内部電界が変化し、その結果、抵抗変化層１３０の抵抗が変化する。このように、比較例の不揮発性記憶装置においては、データ保持特性が悪い。
【００６６】
これに対し、本実施形態に係る不揮発性記憶装置２０１においては、第１信号Ｓ１と、第１信号Ｓ１とは逆極性の第２信号Ｓ２と、を組み合わせて印加することで、抵抗変化層１３０にトラップされた電荷をデータ保持期間ＳＤＨの前に予めデトラップさせることで、その後のデータ保持期間ＳＤＨにおける抵抗変化層１３０の内部電界の変化を抑制し、データ保持特性を向上させることができる。
【００６７】
このように、制御部３００は、図２（ａ）に例示したように、第１信号Ｓ１と、第１信号Ｓ１とは逆極性の第２信号Ｓ２と、を組み合わせた波形を有する抵抗変化層電圧Ｖａを抵抗変化層１３０に（第１導電層１１０と第２導電層１２０との間に）印加する。
【００６８】
このような動作を行うために、制御部３００は、図２（ｂ）に例示した波形を有する積層構造体電圧Ｖｂを積層構造体６５に印加する。  
すなわち、制御部３００は、セット動作の際に、第１配線５０と第２配線８０との間に、第１極性（本具体例では正極性）の第１配線信号ＳＬ１を印加する。そして、制御部３００は、第１配線信号ＳＬ１の印加の後に、第１配線５０と第２配線８０との間に、第１極性とは異なる第２極性（本具体例では負極性）の第２配線信号ＳＬ２を印加する。
【００６９】
第１配線信号ＳＬ１の電圧を第１配線信号電圧ＶＳＬ１とする。なお、第１配線信号ＳＬ１の印加時間は、第１信号時間ＴＳ１と実質的に同じである。第２配線信号ＳＬ２の電圧を第２配線信号電圧ＶＳＬ２とする。第２配線信号ＳＬ２の印加時間は、第２信号時間ＴＳ２と実質的に同じである。
【００７０】
第１配線信号電圧ＶＳＬ１が分圧されて、記憶層６０（抵抗変化層１３０）及び整流素子７０のそれぞれに印加されるため、第１配線信号電圧ＶＳＬ１は、第１信号電圧ＶＳ１とは必ずしも一致しない。  
第２配線信号電圧ＶＳＬ２が分圧されて、記憶層６０（抵抗変化層１３０）及び整流素子７０のそれぞれに印加されるため、第２配線信号電圧ＶＳＬ２は、第２信号電圧ＶＳ２とは必ずしも一致しない。
【００７１】
既に説明したように、第２信号Ｓ２の印加時の抵抗変化層１３０における電界を、第１信号Ｓ１の印加時よりも小さくするために、第２信号電圧ＶＳ２の絶対値は、第１信号電圧ＶＳ１の絶対値よりも小さく設定されるが、このとき、第２配線信号電圧ＶＳＬ２の絶対値は、第１配線信号電圧ＶＳＬ１の絶対値よりも必ずしも小さく設定されることはない。
【００７２】
すなわち、抵抗変化層１３０の抵抗（高抵抗状態または低抵抗状態）と、正極性電圧と負極性電圧とが印加されたときの整流素子７０の抵抗と、の関係で、第１配線５０と第２配線８０との間に与えられた積層構造体電圧Ｖｂが分圧されて、抵抗変化層電圧Ｖａが決まる。このため、第２信号Ｓ２の印加時の抵抗変化層１３０における電界が第１信号Ｓ１の印加時よりも小さくなるように、第１配線信号電圧ＶＳＬ１及び第１配線信号電圧ＶＳＬ２が設定される。
【００７３】
このように、制御部３００は、図２（ｂ）に例示したように第１配線信号ＳＬ１と、それとは逆極性の第２配線信号ＳＬ２と、を組み合わせた波形を有する積層構造体電圧Ｖｂを、第１配線５０と第２配線８０との間に印加することで、データ保持特性を向上させる。
【００７４】
なお、第１信号Ｓ１の極性と、第２信号Ｓ２の極性と、が互いに逆であるため、第１配線信号ＳＬ１の極性と、第２配線信号ＳＬ２の極性と、は互いに逆である。言い換えれば、第１配線信号ＳＬ１の極性と、第２配線信号ＳＬ２の極性と、が互いに逆である場合には、第１信号Ｓ１の極性と、第２信号Ｓ２の極性と、が互いに逆になる。
【００７５】
従って、本実施形態においては、セット動作の際に、第１極性の信号（第１配線信号ＳＬ１）と、第１極性とは逆極性の第２極性の信号（第２配線信号ＳＬ２）と、が、第１配線５０と第２配線８０との間に印加され、これにより、第１極性の信号（第１信号Ｓ１）と、第１極性とは逆極性の第２極性の信号（第２信号Ｓ２）と、が、第１導電層１１０と第２導電層１２０との間（抵抗変化層１３０）に印加される。これによって、抵抗変化層１３０中にトラップされた電荷がデトラップされる。
【００７６】
なお、特許文献１に、異なる極性の電圧を印加することにより抵抗値が変化する可変抵抗素子（バイポーラ型の抵抗変化素子）に異なる極性の電圧パルスを交互に複数回印加して初期化する方法が開示されているが、この方法は、バイポーラ型の可変抵抗素子の内部に導電路（フィラメント）を形成するために実施されるものであり、バイポーラ型であるために異なる極性の電圧が交互に複数回印加されている。すなわち、この方法では、抵抗変化素子に異なる極性の電圧が交互に複数回印加されるが、これはデトラップのためのものではない。
【００７７】
これに対し、本実施形態においては、デトラップのために第２信号Ｓ２が印加され、第１信号Ｓ１と第２信号Ｓ２とが交互に複数回印加される必要はなく、第１信号Ｓ１の印加の後に第２信号Ｓ２が少なくとも１回印加されれば良い。
【００７８】
図８は、本発明の第１の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
図８（ａ）に表したように、第１信号Ｓ１は、複数のパルスを有していても良い。本具体例では、第１信号Ｓ１は、２つのパルス（第１セットパルスＳＰ１及び第２セットパルスＳＰ２）を有している。
【００７９】
第１セットパルスＳＰ１は、第１極性である。第１セットパルスＳＰ１は、第１セットパルス電圧ＶＳＰ１を有し、第１セットパルスＳＰ１の印加時間は、第１セットパルス時間ＴＳＰ１である。
【００８０】
第２セットパルスＳＰ２は、第１セットパルスＳＰ１の後に印加され、第１極性である。そして、第２セットパルスＳＰ２は、第２セットパルス電圧ＶＳＰ２を有し、第２セットパルスＳＰ２の印加時間は、第２セットパルス時間ＴＳＰ２である。
【００８１】
第２セットパルス電圧ＶＳＰ２の絶対値、及び、第２セットパルス時間ＴＳＰ２は、任意である。例えば、第２セットパルス電圧ＶＳＰ２の絶対値は、第１セットパルス電圧ＶＳＰ１の絶対値と同じでも良く、小さくても良い。また、第２セットパルス時間ＴＳＰ２は、第１セットパルス時間ＴＳＰ１と同じでも良く、短くても良い。
【００８２】
また、図８（ａ）に例示したように、第２セットパルス電圧ＶＳＰ２の絶対値は、第１セットパルス電圧ＶＳＰ１の絶対値よりも大きい、及び、第２セットパルス時間ＴＳＰ２は、第１セットパルス時間ＴＳＰ１よりも長い、の少なくともいずれかとすることができる。
【００８３】
さらに、図８（ｂ）に表したように、第１信号Ｓ１は、３つ以上のパルス（第１セットパルスＳＰ１、第２セットパルスＳＰ２、及び、第ｎセットパルスＳＰｎ）を有しても良い。ここで、ｎは２以上の整数である。ｎが２のときは、図８（ａ）に例示した動作に対応する。
【００８４】
第１セットパルスＳＰ１は、第１極性である。第１セットパルスＳＰ１は、第１セットパルス電圧ＶＳＰ１を有し、第１セットパルスＳＰ１の印加時間は、第１セットパルス時間ＴＳＰ１である。
【００８５】
第ｎセットパルスＳＰｎは、第（ｎ−１）セットパルスＳＰ（ｎ−１）の後に印加され、第１極性である。
【００８６】
第ｎセットパルスＳＰｎの電圧である第ｎセットパルス電圧ＶＳＰｎの絶対値、及び、第ｎセットパルスＳＰｎの印加時間である第ｎセットパルス時間ＴＳＰｎは、任意である。例えば、第ｎセットパルス電圧ＶＳＰｎの絶対値は、第（ｎ−１）セット電圧ＶＳＰ（ｎ−１）の絶対値と同じでも良く、小さくても良い。また、第ｎセットパルス時間ＴＳＰｎは、第（ｎ−１）セットパルス時間ＴＳＰ（ｎ−１）と同じでも良く、短くても良い。
【００８７】
また、図８（ｂ）に例示したように、第ｎセットパルスＳＰｎの電圧である第ｎセットパルス電圧ＶＳＰｎの絶対値は、第（ｎ−１）セットパルスＳＰ（ｎ−１）の電圧である第（ｎ−１）セット電圧ＶＳＰ（ｎ−１）の絶対値よりも大きい、及び、第ｎセットパルスＳＰｎの印加時間である第ｎセットパルス時間ＴＳＰｎは、第（ｎ−１）セットパルスＳＰ（ｎ−１）の印加時間である第（ｎ−１）セットパルス時間ＴＳＰ（ｎ−１）よりも長い、の少なくともいずれかとすることができる。
【００８８】
すなわち、第１信号Ｓ１は、複数のセットパルスを含むことができる。これにより、抵抗変化層１３０を高抵抗状態から低抵抗状態に、制御性良く転移させることができる。また、第１信号Ｓ１は、電圧の絶対値及び印加時間の少なくともいずれかが順次に増大する複数のセットパルスを含むことができる。
【００８９】
このように、第１信号Ｓ１は、第１極性の第１セットパルスＳＰ１と、第１セットパルスＳＰ１の印加の後に印加され、第１極性の第２セットパルスＳＰ２と、を有することができる。第２セットパルスＳＰ２においては、例えば、第１セットパルスＳＰ１の電圧の絶対値よりも電圧の絶対値が大きい、及び、第１セットパルスＳＰ１の印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【００９０】
このとき、図２（ｂ）に関して説明したのと同様に、第１配線５０と第２配線８０との間に印加される第１配線信号ＳＬ１は、第１極性の第１配線セットパルスと、第１配線セットパルスの印加の後に印加され、第１極性の第２配線セットパルスと、を有することができる。第２配線セットパルスにおいては、例えば、第１配線セットパルスの電圧の絶対値よりも電圧の絶対値が大きい、及び、第１配線セットパルスの印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【００９１】
なお、このような場合においても、デトラップのために印加される第２信号Ｓ２は１つのパルスで良い。ただし、本実施形態はこれに限らず、第２信号Ｓ２は、複数のパルスを含んでも良く、第２信号Ｓ２に含まれるパルスの数は任意である。
【００９２】
第２信号Ｓ２を印加したことで、抵抗変化層１３０の抵抗状態が所望の状態とは異なってしまった場合は、再度第１信号Ｓ１を印加し、その後第２信号Ｓ２を印加することを繰り返して実施しても良い。
【００９３】
なお、第１信号Ｓ１の印加後に第２信号Ｓ２を印加するまでの時間は、不揮発性記憶装置の動作時間を短縮する上で、短いほうが望ましい。
【００９４】
（第２の実施の形態）  
図９は、本発明の第２の実施形態に係る不揮発性記憶装置の動作を例示するフローチャート図である。  
図１０は、本発明の第２の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、第２の実施形態に係る不揮発性記憶装置２０２における抵抗変化層電圧Ｖａ、及び、積層構造体電圧Ｖｂをそれぞれ例示している。これらの図において横軸は時間ｔであり、同図（ａ）の縦軸は抵抗変化層電圧Ｖａであり、同図（ｂ）の縦軸は積層構造体電圧Ｖｂである。本実施形態に係る不揮発性記憶装置２０２の構成は、不揮発性記憶装置２０１と同様とすることができるので説明を省略する。
【００９５】
図９及び図１０（ａ）に表したように、本実施形態に係る不揮発性記憶装置２０２の制御部３００は、抵抗変化層１３０を低抵抗状態から高抵抗状態に移行させる際（リセット動作の際）に、第１導電層１１０と第２導電層１２０との間に第１極性の第３信号Ｓ３を印加（ステップＳ１３０）した後、第１導電層１１０と第２導電層１２０との間に第１極性とは異なる第２極性の第４信号Ｓ４を印加する（ステップＳ１４０）。  
本具体例では、第１極性は正極性であり、第２極性は負極性であるが、第１極性を負極性とし、第２極性を正極性としても良い。
【００９６】
このように、リセット動作の際には、抵抗変化層電圧Ｖａは、第３信号Ｓ３と、第３信号Ｓ３の後に印加される第４信号Ｓ４と、を含む。  
例えば、第３信号Ｓ３は、リセット動作のための信号である。そして、第３信号Ｓ３とは逆極性の第４信号Ｓ４は、抵抗変化層１３０中にトラップされた電荷をデトラップさせるための信号である。
【００９７】
第３信号Ｓ３の電圧を第３信号電圧ＶＳ３とし、第３信号Ｓ３の印加時間を第３信号時間ＴＳ３とする。第４信号Ｓ４の電圧を第４信号電圧ＶＳ４とし、第４信号Ｓ４の印加時間を第４信号時間ＴＳ４とする。第３信号電圧ＶＳ３の大きさは、第３信号Ｓ３が印加されたときの抵抗変化層１３０における電界の大きさに対応する。第４信号電圧ＶＳ４の大きさは、第４信号Ｓ４が印加されたときの抵抗変化層１３０における電界の大きさに対応する。
【００９８】
第４信号電圧ＶＳ４の絶対値は、第３信号電圧ＶＳ３の絶対値よりも小さい、及び、第４信号時間ＴＳ４は、第３信号時間ＴＳ３よりも短い、の少なくともいずれかとされる。
【００９９】
すなわち、第４信号Ｓ４が印加されるときの抵抗変化層１３０における電界の大きさは、第３信号Ｓ３が印加されるときの抵抗変化層１３０における電界の大きさよりも小さい。また、第４信号Ｓ４による電界が抵抗変化層１３０に印加されている時間（第４信号時間ＴＳ４）は、第３信号Ｓ３による電界が抵抗変化層１３０に印加される時間（第３信号時間ＴＳ３）よりも短い。
【０１００】
このように、リセット動作のための第３信号Ｓ３を抵抗変化層１３０に印加した後に、第３信号Ｓ３とは逆極性で、電圧の絶対値が小さい、及び／または、印加時間が短い第４信号Ｓ４を抵抗変化層１３０に印加することで、抵抗変化層１３０の抵抗状態（リセット状態である高抵抗状態）に悪影響を実質的に与えることなく、抵抗変化層１３０にトラップされた電荷を予めデトラップさせる。これにより、その後のデータ保持時に抵抗変化層１３０の内部電界の変化を抑制し、データ保持特性の良好な不揮発性記憶装置が提供できる。
【０１０１】
ここで、上記の第４信号Ｓ４によって抵抗変化層１３０に印加される実効電界の絶対値は、０ＭＶ／ｃｍよりも大きく、１０ＭＶ／ｃｍ程度以下であることが望ましい。これにより、抵抗変化層１３０の特性を実質的に変化させることなく、デトラップを実施できる。
【０１０２】
また、上記の第４信号Ｓ４の印加時間である第４信号時間ＴＳ４は、１００ｐｓ以上、１ｍｓ以下とすることができる。
【０１０３】
また、このような動作を行うために、制御部３００は、図１０（ｂ）に例示した波形を有する積層構造体電圧Ｖｂを積層構造体６５に印加する。  
すなわち、制御部３００は、リセット動作の際に、第１配線５０と第２配線８０との間に、第１極性の第３配線信号ＳＬ３を印加する。そして、制御部３００は、第３配線信号ＳＬ３の印加の後に、第１配線５０と第２配線８０との間に、第１極性とは異なる第２極性の第４配線信号ＳＬ４を印加する。
【０１０４】
第３配線信号ＳＬ３の電圧を第３配線信号電圧ＶＳＬ３とする。なお、第３配線信号ＳＬ３の印加時間は、第３信号時間ＴＳ３と実質的に同じである。第４配線信号ＳＬ４の電圧を第４配線信号電圧ＶＳＬ４とする。第４配線信号ＳＬ４の印加時間は、第４信号時間ＴＳ４と実質的に同じである。
【０１０５】
この場合も、第３配線信号電圧ＶＳＬ３は、第３信号電圧ＶＳ３とは必ずしも一致しない。また、第４配線信号電圧ＶＳＬ４は、第４信号電圧ＶＳ４とは必ずしも一致しない。
【０１０６】
そして、第４信号Ｓ４の印加時の抵抗変化層１３０における電界が、第３信号Ｓ３の印加時よりも小さくなるように、第３配線信号電圧ＶＳＬ３及び第４配線信号電圧ＶＳＬ４が設定される。
【０１０７】
第３配線信号ＳＬ３の極性と、第４配線信号ＳＬ４の極性と、が互いに逆であるので、第３信号Ｓ３の極性と、第４信号Ｓ４の極性と、が互いに逆になる。
【０１０８】
従って、本実施形態においては、リセット動作の際に、第１極性の信号（第３配線信号ＳＬ３）と、第１極性とは逆極性の第２極性の信号（第４配線信号ＳＬ４）と、が、第１配線５０と第２配線８０との間に印加され、これにより、第１極性の信号（第３信号Ｓ３）と、第１極性とは逆極性の第２極性の信号（第４信号Ｓ４）と、が、第１導電層１１０と第２導電層１２０との間（抵抗変化層１３０）に印加される。これによって、抵抗変化層１３０中にトラップされた電荷がデトラップされる。
【０１０９】
図１１は、本発明の第２の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。  
図１１（ａ）に表したように、第３信号Ｓ３は、複数のパルスを有していても良い。本具体例では、第３信号Ｓ３は、２つのパルス（第１リセットパルスＲＰ１及び第２リセットパルスＲＰ２）を有している。
【０１１０】
第１リセットパルスＲＰ１は、第１極性である。第１リセットパルスＲＰ１は、第１リセットパルス電圧ＶＲＰ１を有し、第１リセットパルスＲＰ１の印加時間は、第１リセットパルス時間ＴＲＰ１である。
【０１１１】
第２リセットパルスＲＰ２は、第１リセットパルスＲＰ１の後に印加され、第１極性である。そして、第２リセットパルスＲＰ２は、第２リセットパルス電圧ＶＲＰ２を有し、第２リセットパルスＲＰ２の印加時間は、第２リセットパルス時間ＴＲＰ２である。
【０１１２】
第２リセットパルス電圧ＶＲＰ２の絶対値、及び、第２リセットパルス時間ＴＲＰ２は、任意である。例えば、第２リセットパルス電圧ＶＲＰ２の絶対値は、第１リセットパルス電圧ＶＲＰ１の絶対値と同じでも良く、小さくても良い。また、第２リセットパルス時間ＴＲＰ２は、第１リセットパルス時間ＴＲＰ１と同じでも良く、短くても良い。
【０１１３】
また、図１１（ａ）に例示したように、第２リセットパルス電圧ＶＲＰ２の絶対値は、第１リセットパルス電圧ＶＲＰ１の絶対値よりも大きい、及び、第２リセットパルス時間ＴＲＰ２は、第１リセットパルス時間ＴＲＰ１よりも長い、の少なくともいずれかとすることができる。
【０１１４】
さらに、図１１（ｂ）に表したように、第３信号Ｓ３は、３つ以上のパルス（第１リセットパルスＲＰ１、第２リセットパルスＲＰ２、及び、第ｎリセットパルスＲＰｎ）を有しても良い。ここで、ｎは２以上の整数である。ｎが２のときは、図１１（ａ）に例示した動作に対応する。
【０１１５】
第１リセットパルスＲＰ１は、第１極性である。第１リセットパルスＲＰ１は、第１リセットパルス電圧ＶＲＰ１を有し、第１リセットパルスＲＰ１の印加時間は、第１リセットパルス時間ＴＲＰ１である。
【０１１６】
第ｎリセットパルスＲＰｎは、第（ｎ−１）リセットパルスＲＰ（ｎ−１）の後に印加され、第１極性である。
【０１１７】
第ｎリセットパルスＲＰｎの電圧である第ｎリセットパルス電圧ＶＲＰｎの絶対値、及び、第ｎリセットパルスＲＰｎの印加時間である第ｎリセットパルス時間ＴＲＰｎは、任意である。例えば、第ｎリセットパルス電圧ＶＲＰｎの絶対値は、第（ｎ−１）リセットパルス電圧ＶＲＰ（ｎ−１）の絶対値と同じでも良く、小さくても良い。また、第ｎリセットパルスＲＰｎの印加時間である第ｎリセットパルス時間ＴＲＰｎは、第（ｎ−１）リセットパルス時間ＴＲＰ（ｎ−１）と同じでも良く、短くても良い。
【０１１８】
また、図１１（ｂ）に例示したように、第ｎリセットパルスＲＰｎの電圧である第ｎリセットパルス電圧ＶＲＰｎの絶対値は、第（ｎ−１）リセットパルスＲＰ（ｎ−１）の電圧である第（ｎ−１）リセットパルス電圧ＶＲＰ（ｎ−１）の絶対値よりも大きい、及び、第ｎリセットパルスＲＰｎの印加時間である第ｎリセットパルス時間ＴＲＰｎは、第（ｎ−１）リセットパルスＲＰ（ｎ−１）の印加時間である第（ｎ−１）リセットパルス時間ＴＲＰ（ｎ−１）よりも長い、の少なくともいずれかとすることができる。
【０１１９】
すなわち、第３信号Ｓ３は、複数のリセットパルスを含むことができる。これにより、抵抗変化層１３０を低抵抗状態から高抵抗状態に、制御性良く転移させることができる。また、第３信号Ｓ３は、電圧の絶対値及び印加時間の少なくともいずれかが順次に増大する複数のリセットパルスを含むことができる。
【０１２０】
このように、第３信号Ｓ３は、第１極性の第１リセットパルスＲＰ１と、第１リセットパルスＲＰ１の印加の後に印加され、第１極性の第２リセットパルスＲＰ２と、を有することができる。第２リセットパルスＲＰ２においては、例えば、第１リセットパルスＲＰ１の電圧の絶対値よりも電圧の絶対値が大きい、及び、第１リセットパルスＲＰ１の印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【０１２１】
このときも、第１配線５０と第２配線８０との間に印加される第３配線信号は、第１極性の第１配線リセットパルスと、第１配線リセットパルスの印加の後に印加され、第１極性の第２配線リセットパルスと、を有することができる。第２配線リセットパルスにおいては、例えば、第１配線リセットパルスの電圧の絶対値よりも電圧の絶対値が大きい、及び、第１配線リセットパルスの印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【０１２２】
なお、このような場合においても、デトラップのために印加される第４信号Ｓ４は１つのパルスで良い。ただし、本実施形態はこれに限らず、第４信号Ｓ４は、複数のパルスを含んでも良く、第４信号Ｓ４に含まれるパルスの数は任意である。
【０１２３】
第４信号Ｓ４を印加したことで、抵抗変化層１３０の抵抗状態が所望の状態とは異なってしまった場合は、再度第３信号Ｓ３を印加し、その後第４信号Ｓ４を印加することを繰り返して実施しても良い。
【０１２４】
なお、第３信号Ｓ３の印加後に第４信号Ｓ４を印加するまでの時間は、不揮発性記憶装置の動作時間を短縮する上で、短いほうが望ましい。
【０１２５】
なお、本実施形態に係る不揮発性記憶装置２０２は、不揮発性記憶装置２０１に関して説明した動作をさらに実施することができる。  
すなわち、制御部３００は、抵抗変化層１３０を高抵抗状態から低抵抗状態に移行させる際に、第１導電層１１０と第２導電層１２０との間に第１極性の第１信号Ｓ１を印加した後に、第１導電層１１０と第２導電層１２０との間に第１極性とは異なる第２極性の第２信号Ｓ２を印加する。制御部３００は、さらに、抵抗変化層１３０を低抵抗状態から高抵抗状態に移行させる際に、第１導電層１１０と第２導電層１２０との間に第１極性及び第２極性のいずれか一方の第３信号Ｓ３を印加した後に、第１導電層１１０と第２導電層１２０との間に第１極性及び第２極性のいずれか他方の第４信号Ｓ４を印加する。これにより、セット動作とリセット動作の両方の場合において、データ保持特性が良好な不揮発性記憶装置を提供できる。
【０１２６】
なお、第１の実施形態及び第２の実施形態は、セット動作とリセット動作とを同じ極性で行うユニポーラ型の不揮発性記憶装置、及び、セット動作とリセット動作とを互いに逆極性で行うバイポーラ型の不揮発性記憶装置の両方に適用できる。バイポーラ型の不揮発性記憶装置においても、デトラップするための第２信号Ｓ２及び第４信号Ｓ４の電圧の絶対値、及び、印加時間を、抵抗変化層１３０が誤動作(誤セット、誤リセット)しない範囲に設定することで、上記の実施形態に関して説明した効果を得ることができ、データ保持特性を向上できる。
【０１２７】
（第３の実施の形態）  
本発明の第３の実施形態は、不揮発性記憶装置の製造方法である。本製造方法が適用される不揮発性記憶装置は、第１の実施形態に係る不揮発性記憶装置２０１と同様の構成を有することができる。すなわち本製造方法が適用される不揮発性記憶装置は、第１導電層１１０と、第２導電層１２０と、第１導電層１１０と第２導電層１２０との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって、高抵抗状態と、その高抵抗状態よりも低い抵抗を有する低抵抗状態と、の間を遷移する抵抗変化層１３０と、を有する記憶層６０を有する。
【０１２８】
図１２は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。  
図１３は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示する模式図である。  
図１３（ａ）及び（ｂ）は、第３の実施形態に係る不揮発性記憶装置の製造方法において印加される抵抗変化層電圧Ｖａ、及び、積層構造体電圧Ｖｂをそれぞれ例示している。これらの図において横軸は時間ｔであり、図１３（ａ）の縦軸は抵抗変化層電圧Ｖａであり、図１３（ｂ）の縦軸は積層構造体電圧Ｖｂである。
【０１２９】
図１２に表したように、本製造方法では、例えば基板の上に、第１導電層１１０を形成する（ステップＳ２１０）。そして、第１導電層１１０の上に抵抗変化層１３０となる抵抗変化膜を形成する（ステップＳ２２０）。そして、その抵抗変化膜の上に第２導電層１２０を形成する（ステップＳ２３０）。
【０１３０】
その後、上記の抵抗変化膜に電流経路を形成して抵抗変化層１３０を形成する第１極性のフォーミング電圧を第１導電層１１０と第２導電層１２０との間に印加する（ステップＳ２４０）。その後、第１導電層１１０と第２導電層１２０との間に第１極性とは異なる第２極性の逆極性電圧を印加する（ステップＳ２５０）。
【０１３１】
すなわち、図１３（ａ）に表したように、ステップＳ２４０では、第１極性（本具体例では正極性）のフォーミング電圧Ｆ１を第１導電層１１０と第２導電層１２０との間に印加する。そして、ステップＳ２５０では、第２極性（本具体例では負極性）の逆極性電圧Ｆ２を第１導電層１１０と第２導電層１２０との間に印加する。  
本具体例では、第１極性は正極性であり、第２極性は負極性であるが、第１極性を負極性とし、第２極性を正極性としても良い。
【０１３２】
このように、本実施形態に係る製造方法においては、抵抗変化膜に電流経路を形成して抵抗変化層１３０を形成するフォーミングの際に、フォーミング電圧Ｆ１と、フォーミング電圧Ｆ１の後に印加される逆極性電圧Ｆ２と、が印加される。  
例えば、フォーミング電圧Ｆ１は、抵抗変化膜に電流経路（例えばフィラメント１３１）を形成する電圧である。逆極性電圧Ｆ２は、フォーミング電圧Ｆ１印加中に抵抗変化層１３０中にトラップされた電荷をデトラップさせるための信号である。
【０１３３】
フォーミング電圧Ｆ１の電圧をフォーミング電圧値ＶＦ１とし、フォーミング電圧Ｆ１の印加時間をフォーミング電圧印加時間ＴＦ１とする。逆極性電圧Ｆ２の電圧を逆極性電圧値ＶＦ２とし、逆極性電圧Ｆ２の印加時間を逆極性電圧印加時間ＴＦ２とする。フォーミング電圧値ＶＦ１の大きさは、フォーミング電圧Ｆ１が印加されたときの抵抗変化膜（抵抗変化層１３０）における電界の大きさに対応する。逆極性電圧値ＶＦ２の大きさは、逆極性電圧Ｆ２が印加されたときの抵抗変化膜（抵抗変化層１３０）における電界の大きさに対応する。
【０１３４】
逆極性電圧値ＶＦ２の絶対値は、フォーミング電圧値ＶＦ１の絶対値よりも小さい、及び、逆極性電圧印加時間ＴＦ２は、フォーミング電圧印加時間ＴＦ１よりも短い、の少なくともいずれかとされる。
【０１３５】
すなわち、逆極性電圧Ｆ２が印加されるときの抵抗変化膜（抵抗変化層１３０）における電界の大きさは、フォーミング電圧Ｆ１が印加されるときの抵抗変化膜（抵抗変化層１３０）における電界の大きさよりも小さい。また、逆極性電圧Ｆ２による電界が抵抗変化膜（抵抗変化層１３０）に印加されている時間（逆極性電圧印加時間ＴＦ２）は、フォーミング電圧Ｆ１による電界が抵抗変化膜（抵抗変化層１３０）に印加される時間（フォーミング電圧印加時間ＴＦ１）よりも短い。
【０１３６】
このように、フォーミングのためのフォーミング電圧Ｆ１を抵抗変化膜（抵抗変化層１３０）に印加した後に、フォーミング電圧Ｆ１とは逆極性で、電圧の絶対値が小さい、及び／または、印加時間が短い逆極性電圧Ｆ２を抵抗変化膜（抵抗変化層１３０）に印加することで、抵抗変化膜（抵抗変化層１３０）のフィラメント１３１の形成状態に悪影響を実質的に与えることなく、フォーミング電圧Ｆ１印加中に抵抗変化膜（抵抗変化層１３０）にトラップされた電荷を予めデトラップさせる。これにより、フォーミング後の不揮発性記憶装置使用時のデータ保持時に、抵抗変化層１３０の内部電界の変化を抑制し、データ保持特性の良好な不揮発性記憶装置が提供できる。
【０１３７】
ここで、上記の逆極性電圧Ｆ２によって抵抗変化膜（抵抗変化層１３０）に印加される実効電界の絶対値は、０ＭＶ／ｃｍよりも大きく、１０ＭＶ／ｃｍ程度以下であることが望ましい。これにより、抵抗変化層１３０の特性を実質的に変化させることなく、デトラップを実施できる。
【０１３８】
例えば、抵抗変化膜（抵抗変化層１３０）として、比誘電率が２０のＨｆＯ２を用い、抵抗変化膜（抵抗変化層１３０）の厚さが１０ｎｍ（ナノメートル）である場合には、シリコン酸化膜に換算したときの抵抗変化膜（抵抗変化層１３０）の厚さは、約２ｎｍ程度となる。このため、逆極性電圧Ｆ２の逆極性電圧値ＶＦ２の絶対値は、抵抗変化膜（抵抗変化層１３０）に、０Ｖよりも大きく２Ｖ程度以下の電圧が印加されるように、設定される。
【０１３９】
また、上記の逆極性電圧Ｆ２の印加時間である逆極性電圧印加時間ＴＦ２は、１００ｐｓ以上、１ｍｓ以下とすることができる。
【０１４０】
また、このような動作を行うために、制御部３００は、図１３（ｂ）に例示した波形を有する積層構造体電圧Ｖｂを第１導電層１１０と第２導電層１２０との間に印加する。  
すなわち、制御部３００は、フォーミングの際に、第１配線５０と第２配線８０との間に、第１極性のフォーミング配線電圧ＦＬ１を印加する。そして、制御部３００は、フォーミング配線電圧ＦＬ１の印加の後に、第１配線５０と第２配線８０との間に、第１極性とは異なる第２極性の逆極性配線電圧ＦＬ２を印加する。
【０１４１】
フォーミング配線電圧ＦＬ１の電圧をフォーミング配線電圧値ＶＦＬ１とする。なお、フォーミング配線電圧ＦＬ１の印加時間は、フォーミング電圧印加時間ＴＦ１と実質的に同じである。逆極性配線電圧ＦＬ２の電圧を逆極性配線電圧値ＶＦＬ２とする。逆極性配線電圧ＦＬ２の印加時間は、逆極性電圧印加時間ＴＦ２と実質的に同じである。
【０１４２】
この場合も、フォーミング配線電圧値ＶＦＬ１は、フォーミング電圧値ＶＦ１とは必ずしも一致しない。また、逆極性配線電圧値ＶＦＬ２は、逆極性電圧値ＶＦ２とは必ずしも一致しない。
【０１４３】
そして、逆極性電圧Ｆ２の印加時の抵抗変化膜（抵抗変化層１３０）における電界が、フォーミング電圧Ｆ１の印加時よりも小さくなるように、第３配線信号電圧ＶＳＬ３及び第４配線信号電圧ＶＳＬ４が設定される。
【０１４４】
フォーミング配線電圧ＦＬ１の極性と、逆極性配線電圧ＦＬ２の極性と、が互いに逆であるので、フォーミング電圧Ｆ１の極性と、逆極性電圧Ｆ２の極性と、が互いに逆になる。
【０１４５】
従って、本実施形態においては、フォーミングの際に、第１極性の電圧（フォーミング配線電圧ＦＬ１）と、第１極性とは逆極性の第２極性の電圧（逆極性配線電圧ＦＬ２）が、第１配線５０と第２配線８０との間に印加され、これにより、第１極性の電圧（フォーミング電圧Ｆ１）と、第１極性とは逆極性の第２極性の電圧（逆極性電圧Ｆ２）が、第１導電層１１０と第２導電層１２０との間（抵抗変化層１３０となる抵抗変化膜）に印加される。これによって、抵抗変化膜（抵抗変化層１３０）中にトラップされた電荷がデトラップされる。
【０１４６】
本実施形態に係る不揮発性記憶装置の製造方法において、ステップＳ２４０及びステップＳ２５０の少なくともいずれかは、高温環境下、及び、紫外線等の光照射環境下の少なくともいずれかの状態で行われても良い。高温環境下及び光照射環境下でステップＳ２５０を実施することにより、逆極性電圧Ｆ２の印加による抵抗変化膜（抵抗変化層１３０）からの電荷のデトラップを促進することができる。また、高温環境下及び光照射環境下でステップＳ２４０を実施することにより、抵抗変化膜（抵抗変化層１３０）への電荷のトラップを抑制することができる。これにより、データ保持特性をより良好にできる。
【０１４７】
例えば、８０℃以上、２５０℃程度以下の温度範囲でステップＳ２４０及びステップＳ２５０を実施することが望ましい。ステップＳ２４０及びステップＳ２５０を実施するときの温度が高温であるほど電荷のデトラップ効果が促進される。ただし、２５０℃よりも高い温度を適用した場合、抵抗変化膜（抵抗変化層１３０）の結晶状態が変化することなどによって、不揮発性記憶装置の信頼性が低下する場合がある。
【０１４８】
図１４は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示する模式図である。  
図１４（ａ）に表したように、フォーミング電圧Ｆ１は、複数のパルスを有していても良い。本具体例では、フォーミング電圧Ｆ１は、２つのパルス（第１フォーミングパルスＦＰ１及び第２フォーミングパルスＦＰ２）を有している。
【０１４９】
第１フォーミングパルスＦＰ１は、第１極性である。第１フォーミングパルスＦＰ１は、第１フォーミングパルス電圧値ＶＦＰ１を有し、第１フォーミングパルスＦＰ１の印加時間は、第１フォーミングパルス印加時間ＴＦＰ１である。
【０１５０】
第２フォーミングパルスＦＰ２は、第１フォーミングパルスＦＰ１の後に印加され、第１極性である。そして、第２フォーミングパルスＦＰ２は、第２フォーミング電圧値ＶＦＰ２を有し、第２フォーミングパルスＦＰ２の印加時間は、第２フォーミングパルス印加時間ＴＦＰ２である。  
第２フォーミング電圧値ＶＦＰ２の絶対値、及び、第２フォーミングパルス印加時間ＴＦＰ２は、任意である。例えば、第２フォーミング電圧値ＶＦＰ２の絶対値は、第１フォーミングパルス電圧値ＶＦＰ１の絶対値と同じでも良く、小さくても良い。また、第２フォーミングパルス印加時間ＴＦＰ２は、第１フォーミングパルス印加時間ＴＦＰ１と同じでも良く、短くても良い。
【０１５１】
また、図１４（ａ）に表したように、第２フォーミング電圧値ＶＦＰ２の絶対値は、第１フォーミングパルス電圧値ＶＦＰ１の絶対値よりも大きい、及び、第２フォーミングパルス印加時間ＴＦＰ２は、第１フォーミングパルス印加時間ＴＦＰ１よりも長い、の少なくともいずれかとすることができる。
【０１５２】
さらに、図１４（ｂ）に表したように、フォーミング電圧Ｆ１は、３つ以上のパルス（第１フォーミングパルスＦＰ１、第２フォーミングパルスＦＰ２、及び、第ｎフォーミングパルスＦＰｎ）を有しても良い。ここで、ｎは２以上の整数である。ｎが２のときは、図１４（ａ）に例示した動作に対応する。
【０１５３】
第１フォーミングパルスＦＰ１は、第１極性である。第１フォーミングパルスＦＰ１は、第１フォーミングパルス電圧ＦＰ１を有し、第１フォーミングパルスＦＰ１の印加時間は、第１フォーミングパルス印加時間ＴＦＰ１である。
【０１５４】
第ｎフォーミングパルスＦＰｎは、第（ｎ−１）フォーミングパルスＦＰ（ｎ−１）の後に印加され、第１極性である。
【０１５５】
第ｎフォーミングパルスＦＰｎの電圧である第ｎフォーミングパルス電圧値ＶＦＰｎの絶対値、及び、第ｎフォーミングパルスＦＰｎの印加時間である第ｎフォーミングパルス印加時間ＴＦＰｎは、任意である。例えば、第ｎフォーミングパルス電圧値ＶＦＰｎの絶対値は、第（ｎ−１）フォーミングパルス電圧値ＶＦＰ（ｎ−１）の絶対値と同じでも良く、小さくても良い。また、第ｎフォーミングパルス印加時間ＴＦＰｎは、第（ｎ−１）フォーミングパルス印加時間ＴＦＰ（ｎ−１）と同じでも良く、短くても長い。
【０１５６】
また、図１４（ｂ）に例示したように、第ｎフォーミングパルスＦＰｎの電圧である第ｎフォーミングパルス電圧値ＶＦＰｎの絶対値は、第（ｎ−１）フォーミングパルスＦＰ（ｎ−１）の電圧である第（ｎ−１）フォーミングパルス電圧値ＶＦＰ（ｎ−１）の絶対値よりも大きい、及び、第ｎフォーミングパルスＦＰｎの印加時間である第ｎフォーミングパルス印加時間ＴＦＰｎは、第（ｎ−１）フォーミングパルスＦＰ（ｎ−１）の印加時間である第（ｎ−１）フォーミングパルス印加時間ＴＦＰ（ｎ−１）よりも長い、の少なくともいずれかとすることができる。
【０１５７】
すなわち、フォーミング電圧Ｆ１は、複数のフォーミングパルスを含むことができる。これにより、フィラメント１３１を、制御性良く、安定して形成することができる。また、フォーミング電圧Ｆ１は、電圧の絶対値及び印加時間の少なくともいずれかが順次増大する複数のフォーミングパルスを含むことができる。
【０１５８】
このように、フォーミング電圧Ｆ１は、第１極性の第１フォーミングパルスＦＰ１と、第１フォーミングパルスＦＰ１の印加の後に印加され、第１極性の第２フォーミングパルスＦＰ２と、を有することができる。第２フォーミングパルスＦＰ２においては、例えば、第１フォーミングパルスＦＰ１の電圧の絶対値よりも電圧の絶対値が大きい、及び、第１フォーミングパルスＦＰ１の印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【０１５９】
このときも、第１配線５０と第２配線８０との間に印加されるフォーミング配線電圧は、第１極性の第１配線フォーミングパルスと、第１配線フォーミングパルスの印加の後に印加され、第１極性の第２配線フォーミングパルスと、を有することができる。第２配線フォーミングパルスにおいては、例えば、第１配線フォーミングパルスの電圧の絶対値よりも電圧の絶対値が大きい、及び、第１配線フォーミングパルスの印加時間よりも印加時間が長い、の少なくともいずれかとすることができる。
【０１６０】
なお、このような場合においても、デトラップのために印加される逆極性電圧Ｆ２は１つのパルスで良い。ただし、本実施形態はこれに限らず、逆極性電圧Ｆ２は、複数のパルスを含んでも良く、逆極性電圧Ｆ２に含まれるパルスの数は任意である。
【０１６１】
逆極性電圧Ｆ２を印加したことで、抵抗変化層１３０の抵抗状態が所望の状態とは異なってしまった場合は、再度フォーミング電圧Ｆ１を印加し、その後、逆極性電圧Ｆ２を印加することを繰り返して実施しても良い。
【０１６２】
なお、フォーミング電圧Ｆ１の印加後に逆極性電圧Ｆ２を印加するまでの時間は、不揮発性記憶装置の製造工程における効率を向上する上で、短いほうが望ましい。
【０１６３】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１６４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に用いられる第１導電層、第２導電層、抵抗変化層、抵抗変化膜、整流素子、配線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１６５】
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１６６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１６７】
５０…第１配線、  ６０…記憶層、  ６５…積層構造体、  ６６…要素メモリ層、  ７０…整流素子、  ７１…ｎ型半導体層、  ７２…真性半導体層、  ７３…ｐ型半導体層、  ７５…整流素子電極、  ８０…第２配線、  １１０…第１導電層、  １２０…第２導電層、  １３０…抵抗変化層、  １３１…フィラメント、  １３２…電荷、  ２０１、２０２…不揮発性記憶装置、  ３００…制御部、  ３１０…ワード線回路、  ３２０…ビット線回路、  ＢＬ、ＢＬ１１、ＢＬ１２、Ｂ１３、Ｂ２１、Ｂ２２、Ｂ２３…ビット線、  Ｆ１…フォーミング電圧、  Ｆ２…逆極性電圧、  ＦＬ１…フォーミング配線電圧、  ＦＬ２…逆極性配線電圧、  ＦＰ１…第１フォーミングパルス、  ＦＰ２…第２フォーミングパルス、  ＦＰｎ…第ｎフォーミングパルス、  ＭＣ…メモリセル、  ＭＣＵ…メモリセル部、  ＲＰ１…第１リセットパルス、  ＲＰ２…第２リセットパルス、  ＲＰｎ…第ｎリセットパルス、  Ｓ１…第１信号、  Ｓ２…第２信号、  Ｓ３…第３信号、  Ｓ４…第４信号、  ＳＤＨ…データ保持期間、  ＳＤＨ１…第１データ保持期間、  ＳＤＨ２…第２データ保持期間、  ＳＬ１〜ＳＬ４…第１〜第４配線信号、  ＳＰ１…第１セットパルス、  ＳＰ２…第２セットパルス、  ＳＰｎ…第ｎセットパルス、  ＴＦ１…フォーミング電圧印加時間、  ＴＦ２…逆極性電圧印加時間、  ＴＦＰ１…第１フォーミングパルス印加時間、  ＴＦＰ２…第２フォーミングパルス印加時間、  ＴＦＰｎ…第ｎフォーミングパルス印加時間、  ＴＲＰ１…第１リセットパルス時間、  ＴＲＰ２…第２リセットパルス時間、  ＴＲＰｎ…第ｎリセットパルス時間、  ＴＳ１〜ＴＳ４…第１〜第４信号時間、  ＴＳＰ１…第１セットパルス時間、  ＴＳＰ２…第２セットパルス時間、  ＴＳＰｎ…第ｎセットパルス時間、  ＶＦ１…フォーミング電圧値、  ＶＦ２…逆極性電圧値、  ＶＦＬ１…フォーミング配線電圧値、  ＶＦＬ２…逆極性配線電圧値、  ＶＦＰ１…第１フォーミングパルス電圧値、  ＶＦＰ２…第２フォーミングパルス電圧値、  ＶＦＰｎ…第ｎフォーミングパルス電圧値、  ＶＲＰ１…第１リセットパルス電圧、  ＶＲＰ２…第２リセットパルス電圧、  ＶＲＰｎ…第ｎリセットパルス電圧、  ＶＳ１〜ＶＳ４…第１〜第４信号電圧、  ＶＳＬ１〜ＶＳＬ４…第１〜第４配線信号電圧、  ＶＳＰ１…第１セットパルス電圧、  ＶＳＰ２…第２セットパルス電圧、  ＶＳＰｎ…第ｎセットパルス電圧、  Ｖａ…抵抗変化層電圧、  Ｖｂ…積層構造体電圧、  ＷＬ、ＷＬ１１、ＷＬ２１、ＷＬ３１、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３…ワード線、  ｔ…時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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