(57)【要約】【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。【選択図】図２
2011129700.tif 000002
【特許請求の範囲】
【請求項１】
第２の導電型の基板と、
前記第２の導電型の基板表面に形成された第１の導電型のウェル領域と、
前記第１の導電型のウェル領域の表面上の第１及び第２の拡散領域と、
前記第２の導電型の基板と前記第１の導電型のウェル領域との境界上に配置された酸化膜と、
前記酸化膜の一部の上に配置された第１の電極と、
前記第２の導電型の基板の表面上の第３及び第４の拡散領域と、
前記第１の電極及び前記第１の導電型のウェル領域とそれぞれ容量結合するように配置された第２の電極と
を備え、
前記第１の電極は接地され、前記第１及び第３の拡散領域は第２の導電型であり、前記第２及び第４の拡散領域は第１の導電型であることを特徴とする半導体装置。
【請求項２】
前記第２の電極と前記第１の電極および前記第１の導電型のウェル領域との間の容量結合の容量結合比は、通常動作電圧範囲内では前記第２の電極と前記第１の導電型のウェル領域との間にかかる電圧が前記第１の導電型のウェル領域の反転電圧以下になるように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｖcc配線が前記第２の電極と容量結合するように配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置の平面図において、第１の電極と第１の導電型のウェル領域とが重複する領域が存在することを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、ＥＳＤ保護のための半導体装置に関する。
【背景技術】
【０００２】
集積回路等を静電気放電（ＥＳＤ）によるサージ破壊から保護するための半導体装置が研究されている。たとえば、図１に示すものが挙げられる（非特許文献１参照）。半導体装置１００は、Ｐ型基板１０１と、Ｐ型基板１０１の表面に形成されたＮ型ウェル領域１０２と、Ｎ型ウェル領域１０２の表面上のＰ＋型拡散領域１０３及びＮ＋型拡散領域１０４と、Ｐ型基板１０１とＮ型ウェル領域１０２との境界上に配置された酸化膜１０５と、酸化膜１０５上のポリＳｉ１０６と、Ｐ型基板１０１の表面上のＰ＋型拡散領域１０７及びＮ＋型拡散領域１０８とを備える。
【０００３】
第１のＰ＋型拡散領域１０３、Ｎ型ウェル領域１０２及びＰ型基板１０１が寄生ＰＮＰバイポーラトランジスタを形成し、Ｎ型ウェル領域１０２、Ｐ型基板１０１及びＮ＋型拡散領域１０８が寄生ＮＰＮバイポーラトランジスタを形成し、寄生ＰＮＰバイポーラトランジスタ及び寄生ＮＰＮバイポーラトランジスタがサイリスタを構成する。
【０００４】
図１に記載されたＥＳＤ保護回路の動作原理は以下の通りである。
＜１＞通常動作電圧より高い電圧が印加電圧ＶCCとして印加されると、Ｎ型ウェル領域１０２とＰ型基板１０１との間に形成される空乏層内の電界は、酸化膜１０５上に設置されたポリＳｉ１０６により酸化膜１０５下近傍で高くなり、ポリＳｉ１０６がない場合よりも低い電圧でアバランシェ破壊を引き起こす。ここで、「通常動作電圧」とは、集積回路が正常に機能動作する電圧を意味する。
＜２−１＞アバランシェ破壊による電流（正孔）は、Ｐ型基板１０１のＰ＋型拡散領域１０７へ流れる（電流経路（１））。
＜２−２＞この電流がＰ型基板１０１内の抵抗（ＲPSUB）により電圧降下を発生させ、Ｐ型基板１０１内にある寄生ＮＰＮトランジスタのエミッタ／ベース間を順方向にバイアスする。
＜２−３＞この順方向バイアスにより、ＮＰＮトランジスタのベース電流が流れ始める。これによりコレクタ電流（電子）が流れる（電流経路（２））。
＜２−４＞このコレクタ電流はＮ型ウェル領域１０２内を流れ、Ｎ型ウェル領域内の抵抗（ＲNWell）により電圧降下を発生させる。
＜２−５＞この電圧降下が、Ｎ型ウェル領域１０２内にある寄生ＰＮＰトランジスタのエミッタ／ベース間を順方向にバイアスするので、ベース電流が流れ始める。これによりコレクタ電流（正孔）が流れる（電流経路（３））。
＜２−６＞このコレクタ電流がＰ型基板１０１内の電圧降下を更に上昇させ、ＮＰＮトランジスタのベース電流を増大させる。これにより正帰還動作に入る。Ｐ型基板１０１内の電圧降下がＰ型基板１０１内のＮ+／Ｐ基板間のビルトイン電圧ＶBISUBを超えた場合、またはＮ型ウェル領域１０２内の電圧降下がＮ型ウェル領域１０２内のＰ+／Ｎウェル間のビルトイン電圧ＶBIWellを超えた場合にラッチアップに至る。
＜３−１＞一方、アバランシェ破壊による電流（電子）は、Ｎウェル内のＮ+型拡散領域１０４（ＶCC）へも流れる（電流経路（１’））。
＜３−２＞この電流が上記＜２−４＞の電圧降下を更に増大させ、正帰還動作を加速する。つまり、アバランシェ破壊で発生した正孔電流と電子電流は、ともに正帰還する様に働いてラッチアップを起こす。
【０００５】
小括すると、非特許文献１に記載されたＥＳＤ保護回路は、酸化膜上にポリＳｉを設置することにより、ポリＳｉが設置されないものに比べて低い電圧でアバランシェ破壊を引き起こすことにより、ラッチアップを発生させ、集積回路等をＥＳＤから保護することを可能にするものである。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】C. Duvvury, J. Rodriguez, C. Jones, and M. Smayling, ‘‘Device Integration for ESD Robustness of High Voltage Power MOSFETs,’’ IEDM Technical Digest, 1994, pp. 407-410
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１に示す従来の半導体装置等では、高耐圧素子のＥＳＤ保護を十分に行うことができない。通常動作電圧としての印加電圧ＶccがＮ型ウェル領域１０２の反転電圧よりも高い場合、Ｎ型ウェル領域１０２のポリＳｉ１０６の下部分において通常動作電圧範囲でも反転が生じ、ラッチアップ動作に入ってしまうからである。
【０００８】
本発明はこのような問題点に鑑みてなされたものであり、その目的は、素子への印加電圧Ｖccに応じて適当にラッチアップを発生させることによるＥＳＤ保護のための半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
このような目的を達成するために、本発明の第１の態様は、第２の導電型の基板と、前記第２の導電型の基板表面に形成された第１の導電型のウェル領域と、前記第１の導電型のウェル領域の表面上の第１及び第２の拡散領域と、前記第２の導電型の基板と前記第１の導電型のウェル領域との境界上に配置された酸化膜と、前記酸化膜の一部の上に配置された第１の電極と、前記第２の導電型の基板の表面上の第３及び第４の拡散領域と、前記第１の電極及び前記第１の導電型のウェル領域とそれぞれ容量結合するように配置された第２の電極とを備え、前記第１の電極は接地され、前記第１及び第３の拡散領域は第２の導電型であり、前記第２及び第４の拡散領域は第１の導電型であることを特徴とする半導体装置である。
【００１０】
また、本発明の第２の態様は、第１の態様において、前記第２の電極と前記第１の電極および前記第１の導電型のウェル領域との間の容量結合の容量結合比は、通常動作電圧範囲において前記第２の電極と前記第１の導電型のウェル領域との間にかかる電圧が前記第１の導電型のウェル領域の反転電圧以下になるように設定されていることを特徴とする。
【００１１】
また、本発明の第３の態様は、第１の態様において、Ｖcc配線が前記第２の電極と容量結合するように配置されたことを特徴とする。
【００１２】
また、本発明の第４の態様は、第１から第３のいずれかの態様において、前記半導体装置の平面図において、第１の電極と第１の導電型のウェル領域とが重複する領域が存在することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、第１の電極および第１の導電型のウェル領域とそれぞれ容量結合するように配置された第２の電極を設けることにより、素子への印加電圧に応じて通常動作電圧範囲内ではラッチアップが発生せず、通常動作電圧を超えた場合にラッチアップを発生させることを可能にする。
【図面の簡単な説明】
【００１４】
【図１】従来のＥＳＤ保護のための半導体装置およびラッチアップ動作を説明するための断面図である。
【図２】本発明の第１の実施形態によるＥＳＤ保護のための半導体装置を示す断面図である。
【図３】本発明の第１の実施形態によるＥＳＤ保護のための半導体装置を示す平面図である。
【図４】本発明の第２の実施形態によるＥＳＤ保護のための半導体装置を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００１６】
（第１の実施形態）  
図２は、第１の実施形態によるＥＳＤ保護のための半導体装置を示す図である。半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。Ｐ型基板３０１の表面の反転を防止するために酸化膜３０５の一部の上にのみポリＳｉ３０６が配置されている。図３は、本実施形態の半導体装置の平面図であり、図２はＡ−Ａ線に沿った図３の断面図である。
【００１７】
フローティング電極３０９について詳述する。フローティング電極３０９と、ポリＳｉ３０６及びＮ型ウェル領域３０２との間の静電容量をそれぞれＣ1及びＣ2とすると、フローティング電極３０９と、ポリＳｉ３０６及びＮ型ウェル領域３０２との間の電圧Ｖ1及びＶ2はそれぞれ次式で表される。
【００１８】
【数１】
2011129700.tif 000003
【００１９】
【数２】
2011129700.tif 000004
【００２０】
ここで、Ｖccは第１のＰ＋型拡散領域３０３及び第１のＮ＋型拡散領域３０４への印加電圧である。静電容量Ｃ1及びＣ2は、フローティング電極３０９の大きさと、フローティング電極３０９とポリＳｉ３０６とのオーバーラップ（図３参照）に依存するパラメーターである。フローティング電極３０９の形成は、ポリＳｉ３０６が設けられるレイヤーとは異なるレイヤーに適当な大きさの金属領域を設けることにより行うことができる。したがって、いずれのレイヤーにフローティング電極３０９を形成するかによってフローティング電極３０９とポリＳｉ３０６及びＮ型ウェル領域３０２との間の距離が異なり、これも静電容量Ｃ1及びＣ2に影響を与える。
【００２１】
ここで、通常動作電圧範囲内としての印加電圧Ｖccが１５０Ｖの場合を考える。図１に示した従来のＥＳＤ保護のための半導体装置では、Ｎ型ウェル領域３０２の反転電圧が例えば４０Ｖであると、酸化膜３０５下において反転が生じてしまい、通常動作電圧範囲内でもラッチアップが発生してしまう。しかし、例えばＶ1＝１２０Ｖ、Ｖ2＝３０Ｖとなるように容量結合比Ｃ1／Ｃ2を設定してフローティング電極３０９を設けると、フローティング電極３０９とＮ型ウェル領域３０２との間にかかる電圧をＮ型ウェル領域３０２の反転電圧以下に抑えることができ、通常動作電圧範囲内でのラッチアップが発生しない。したがって、容量結合比Ｃ1／Ｃ2を変えることによりラッチアップ発生電圧を自在に制御することができる。
【００２２】
（第２の実施形態）  
図４は、第２の実施形態によるＥＳＤ保護のための半導体装置を示す図である。半導体装置４００は、第１の実施形態の半導体装置３００と概ね同一であるが、Ｖcc配線４１０がフローティング電極３０９と容量結合している点が異なる。
【００２３】
Ｖcc配線４１０がフローティング電極３０９と容量結合すると、静電容量Ｃ2の実効容量がＣ2＋Ｃ3に増加し、フローティング電極３０９とＮ型ウェル領域３０２との間の電圧Ｖ2を低減することができる。したがって、印加電圧Ｖccがより高電圧になっても電圧Ｖ2を反転電圧以下に抑えることができ、高耐圧化が図れる。
【００２４】
加えて、当該容量結合により、ノイズによる本ＥＳＤ保護装置の誤動作を抑えることができる。Ｖcc配線４１０がフローティング電極３０９を静電シールドし、それによりフローティング電極３０９が他からのノイズの影響を受け難いからである。
【符号の説明】
【００２５】
３００  半導体装置
３０１  Ｐ型基板（「第２の導電型の基板」に対応）
３０２  Ｎ型ウェル領域（「第１の導電型のウェル領域」に対応）
３０３  第１のＰ＋型拡散領域（「第１の拡散領域」に対応）
３０４  第１のＮ＋型拡散領域（「第２の拡散領域」に対応）
３０５  酸化膜
３０６  ポリＳｉ  （「第１の電極」に対応）
３０７  第２のＰ＋型拡散領域（「第３の拡散領域」に対応）
３０８  第２のＮ＋型拡散領域（「第４の拡散領域」に対応）
３０９  フローティング電極（「第２の電極」に対応）
４００  半導体装置
４１０  Ｖcc配線
【図１】
2011129700.tif 000005
【図２】
2011129700.tif 000006
【図３】
2011129700.tif 000007
【図４】
2011129700.tif 000008