(57)【要約】【課題】正常に動作しないチップ内の回路に起因する問題を低減しながら、正常に動作しないチップを使用不能にする。【解決手段】積層チップパッケージ１は、それぞれ半導体チップ２０を含み積層された複数の階層部分１１〜１８を備えている。複数の階層部分は、第１の種類の階層部分と第２の種類の階層部分とを含んでいる。半導体チップ２０は、回路２２に電気的に接続された複数の電極パッド２３と、複数の貫通電極とを有している。上下に隣接する２つの階層部分において、一方の階層部分における半導体チップ２０の複数の貫通電極は、他方の階層部分における半導体チップ２０の対応する貫通電極にそれぞれ電気的に接続されている。第１の種類の階層部分は、複数の貫通電極をそれぞれ対応する電極パッド２３に電気的に接続する複数の配線２６を含むが、第２の種類の階層部分は複数の配線２６を含まない。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ半導体チップを含み積層された複数の階層部分を備え、
前記複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含み、
前記半導体チップは、回路と、前記回路に電気的に接続された複数の電極パッドと、複数の貫通電極とを有し、
上下に隣接する２つの階層部分において、一方の階層部分における半導体チップの複数の貫通電極は、他方の階層部分における半導体チップの対応する貫通電極にそれぞれ電気的に接続され、
前記第１の種類の階層部分は、前記複数の貫通電極をそれぞれ対応する電極パッドに電気的に接続する複数の配線を含むが、前記第２の種類の階層部分は、前記複数の配線を含まないことを特徴とする積層チップパッケージ。
【請求項２】
前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記半導体チップは、更に、それぞれ対応する貫通電極に電気的に接続された複数の補助パッドを有し、前記複数の配線は対応する補助パッドにそれぞれ電気的且つ物理的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項４】
前記半導体チップは、更に、それぞれ対応する電極パッドに電気的に接続された複数の第２の補助パッドを有し、前記複数の配線は対応する第２の補助パッドにそれぞれ電気的且つ物理的に接続されていることを特徴とする請求項３記載の積層チップパッケージ。
【請求項５】
前記第２の種類の階層部分は、前記複数の電極パッドには電気的に接続されないが、それぞれ対応する補助パッドに電気的且つ物理的に接続され、上下に隣接する２つの階層部分における２つの半導体チップの対応する貫通電極同士を電気的に接続するために用いられる複数の接続部を含むことを特徴とする請求項３記載の積層チップパッケージ。
【請求項６】
それぞれ半導体チップを含み積層された複数の階層部分を備え、
前記複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含み、
前記半導体チップは、回路と、前記回路に電気的に接続された複数の電極パッドと、複数の貫通電極とを有し、
前記第１の種類の階層部分における半導体チップは正常に動作するものであり、
前記第２の種類の階層部分における半導体チップは正常に動作しないものであり、
上下に隣接する２つの階層部分において、一方の階層部分における半導体チップの複数の貫通電極は、他方の階層部分における半導体チップの対応する貫通電極にそれぞれ電気的に接続され、
前記第１の種類の階層部分は、前記複数の貫通電極をそれぞれ対応する電極パッドに電気的に接続する複数の配線を含むが、前記第２の種類の階層部分は、前記複数の配線を含まない積層チップパッケージを製造する方法であって、
それぞれ、各々が前記複数の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を作製する工程と、
前記複数の基礎構造物を用いて、前記積層チップパッケージを作製する工程とを備え、
前記複数の基礎構造物を作製する工程は、
配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作しない半導体チップ予定部では前記複数の配線を形成することなく、正常に動作する半導体チップ予定部では前記複数の配線を形成する工程とを含むことを特徴とする積層チップパッケージの製造方法。
【請求項７】
前記判別する工程は、前記複数の電極パッドに試験装置のプローブを接触させて行うことを特徴とする請求項６記載の積層チップパッケージの製造方法。
【請求項８】
前記半導体チップは、更に、それぞれ対応する貫通電極に電気的に接続された複数の補助パッドを有し、前記複数の配線は対応する補助パッドにそれぞれ電気的且つ物理的に接続されていることを特徴とする請求項６記載の積層チップパッケージの製造方法。
【請求項９】
前記複数の配線を形成する工程は、
半導体チップ予定部毎に前記複数の配線を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、
フォトリソグラフィにより前記フォトレジスト層をパターニングすることによって、前記フォトレジスト層のうち、正常に動作する半導体チップ予定部に対応する部分において、後に前記複数の配線が収容される複数の配線用開口部を有するフレームを形成する工程と、
前記フレームの前記複数の配線用開口部に収容されるように前記複数の配線を形成する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。
【請求項１０】
前記半導体チップは、更に、それぞれ対応する電極パッドに電気的に接続された複数の第２の補助パッドを有し、前記複数の配線は対応する第２の補助パッドにそれぞれ電気的且つ物理的に接続されていることを特徴とする請求項９記載の積層チップパッケージの製造方法。
【請求項１１】
前記第２の種類の階層部分は、前記複数の電極パッドには電気的に接続されないが、それぞれ対応する補助パッドに電気的且つ物理的に接続され、上下に隣接する２つの階層部分における２つの半導体チップの対応する貫通電極同士を電気的に接続するために用いられる複数の接続部を含み、
前記フレームを形成する工程は、前記フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分においては、後に前記複数の接続部が収容される複数の接続部用開口部を形成し、
前記基礎構造物を作製する工程は、更に、前記フレームの前記複数の接続部用開口部に収容されるように前記複数の接続部を形成する工程を含むことを特徴とする請求項９記載の積層チップパッケージの製造方法。
【請求項１２】
前記積層チップパッケージを作製する工程は、
前記複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、
各基礎構造物内における隣接する予備階層部分の境界位置で、前記積層基礎構造物を切断する工程とを含むことを特徴とする請求項６記載の積層チップパッケージの製造方法。
【請求項１３】
前記積層チップパッケージを作製する工程は、更に、前記積層基礎構造物を切断して得られた積層体に含まれる前記第２の種類の階層部分の数と同じ数の１つ以上の追加の第１の種類の階層部分を、前記積層体に対して積層する工程を含むことを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。特許文献１には、貫通電極方式を用いて構成された積層メモリが記載されている。
【０００５】
特許文献２には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８７０６１号公報
【特許文献２】米国特許出願公開第２００７／０１６５４６１Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、ワイヤボンディング方式における問題点は解消される。
【０００８】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【０００９】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージのコストが高くなる。
【００１０】
前述のように、特許文献２には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。
【００１１】
積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献２に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップを不能化することが考えられる。
【００１２】
しかし、貫通電極方式を用いた積層チップパッケージでは、不良チップを不能化する場合、以下のような問題が生じる。貫通電極方式を用いた積層チップパッケージでは、各チップ内の回路は、そのチップに形成された複数の貫通電極に電気的に接続されている。また、上下に隣接する２つのチップにおいて、一方のチップの複数の貫通電極は、他方のチップの対応する貫通電極にそれぞれ電気的に接続される。そして、各チップ内の回路は、１つ以上のチップの複数の貫通電極を介して、積層チップパッケージの複数の外部端子に電気的に接続される。この積層チップパッケージにおいて、不良チップを不能化した場合でも、不良チップ内の回路と積層チップパッケージの複数の外部端子は電気的に接続されている。この場合、不良チップ内の回路は、メモリデバイス等、積層チップパッケージによって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージであって、正常に動作しないチップ内の回路に起因する問題を低減しながら、正常に動作しないチップを使用不能にすることができるようにした積層チップパッケージおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の積層チップパッケージは、それぞれ半導体チップを含み積層された複数の階層部分を備えている。複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいる。半導体チップは、回路と、回路に電気的に接続された複数の電極パッドと、複数の貫通電極とを有している。上下に隣接する２つの階層部分において、一方の階層部分における半導体チップの複数の貫通電極は、他方の階層部分における半導体チップの対応する貫通電極にそれぞれ電気的に接続されている。第１の種類の階層部分は、複数の貫通電極をそれぞれ対応する電極パッドに電気的に接続する複数の配線を含むが、第２の種類の階層部分は、前記複数の配線を含まない。
【００１５】
本発明の積層チップパッケージにおいて、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００１６】
また、本発明の積層チップパッケージにおいて、半導体チップは、更に、それぞれ対応する貫通電極に電気的に接続された複数の補助パッドを有し、複数の配線は対応する補助パッドにそれぞれ電気的且つ物理的に接続されていてもよい。この場合、半導体チップは、更に、それぞれ対応する電極パッドに電気的に接続された複数の第２の補助パッドを有し、複数の配線は対応する第２の補助パッドにそれぞれ電気的且つ物理的に接続されていてもよい。また、第２の種類の階層部分は、複数の電極パッドには電気的に接続されないが、それぞれ対応する補助パッドに電気的且つ物理的に接続され、上下に隣接する２つの階層部分における２つの半導体チップの対応する貫通電極同士を電気的に接続するために用いられる複数の接続部を含んでいてもよい。
【００１７】
本発明の積層チップパッケージの製造方法によって製造される積層チップパッケージは、それぞれ半導体チップを含み積層された複数の階層部分を備えている。複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいる。半導体チップは、回路と、回路に電気的に接続された複数の電極パッドと、複数の貫通電極とを有している。第１の種類の階層部分における半導体チップは正常に動作するものである。第２の種類の階層部分における半導体チップは正常に動作しないものである。上下に隣接する２つの階層部分において、一方の階層部分における半導体チップの複数の貫通電極は、他方の階層部分における半導体チップの対応する貫通電極にそれぞれ電気的に接続されている。第１の種類の階層部分は、複数の貫通電極をそれぞれ対応する電極パッドに電気的に接続する複数の配線を含むが、第２の種類の階層部分は、前記複数の配線を含まない。
【００１８】
本発明の積層チップパッケージの製造方法は、
それぞれ、各々が複数の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を作製する工程と、
複数の基礎構造物を用いて、積層チップパッケージを作製する工程とを備えている。
【００１９】
複数の基礎構造物を作製する工程は、
配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作しない半導体チップ予定部では前記複数の配線を形成することなく、正常に動作する半導体チップ予定部では前記複数の配線を形成する工程とを含んでいる。
【００２０】
本発明の積層チップパッケージの製造方法において、判別する工程は、複数の電極パッドに試験装置のプローブを接触させて行ってもよい。
【００２１】
また、本発明の積層チップパッケージの製造方法において、半導体チップは、更に、それぞれ対応する貫通電極に電気的に接続された複数の補助パッドを有し、複数の配線は対応する補助パッドにそれぞれ電気的且つ物理的に接続されていてもよい。この場合、複数の配線を形成する工程は、半導体チップ予定部毎に複数の配線を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、フォトレジスト層のうち、正常に動作する半導体チップ予定部に対応する部分において、後に複数の配線が収容される複数の配線用開口部を有するフレームを形成する工程と、フレームの複数の配線用開口部に収容されるように複数の配線を形成する工程とを含んでいてもよい。半導体チップは、更に、それぞれ対応する電極パッドに電気的に接続された複数の第２の補助パッドを有し、複数の配線は対応する第２の補助パッドにそれぞれ電気的且つ物理的に接続されていてもよい。また、第２の種類の階層部分は、複数の電極パッドには電気的に接続されないが、それぞれ対応する補助パッドに電気的且つ物理的に接続され、上下に隣接する２つの階層部分における２つの半導体チップの対応する貫通電極同士を電気的に接続するために用いられる複数の接続部を含んでいてもよい。この場合、フレームを形成する工程は、フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分においては、後に複数の接続部が収容される複数の接続部用開口部を形成し、基礎構造物を作製する工程は、更に、フレームの複数の接続部用開口部に収容されるように複数の接続部を形成する工程を含んでいてもよい。
【００２２】
また、本発明の積層チップパッケージの製造方法において、積層チップパッケージを作製する工程は、複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、各基礎構造物内における隣接する予備階層部分の境界位置で、積層基礎構造物を切断する工程とを含んでいてもよい。この場合、積層チップパッケージを作製する工程は、更に、積層基礎構造物を切断して得られた積層体に含まれる第２の種類の階層部分の数と同じ数の１つ以上の追加の第１の種類の階層部分を、積層体に対して積層する工程を含んでいてもよい。
【発明の効果】
【００２３】
本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しないチップ内の回路に起因する問題を低減しながら、正常に動作しないチップを使用不能にすることができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図２】図１における２−２線断面図である。
【図３】本発明の第１の実施の形態における第１の種類の階層部分の一部を示す平面図である。
【図４】第２の種類の階層部分を含まない積層チップパッケージの一部を示す断面図である。
【図５】本発明の第１の実施の形態における第２の種類の階層部分の一部を示す平面図である。
【図６】第１の種類の階層部分と第２の種類の階層部分とを含む積層チップパッケージの一部を示す断面図である。
【図７】半導体チップにおける貫通電極とその周辺を示す断面図である。
【図８】半導体チップにおける回路の一部を示す断面図である。
【図９】本発明の第１の実施の形態における基礎構造物前ウェハを示す平面図である。
【図１０】本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程を示す説明図である。
【図１１】図１０における１１−１１線断面図である。
【図１２】図１０に示した工程に続く工程を示す説明図である。
【図１３】図１２における１３−１３線断面図である。
【図１４】本発明の第１の実施の形態に係る積層チップパッケージの製造方法において使用される露光装置の構成の一例を示す説明図である。
【図１５】本発明の第１の実施の形態に係る積層チップパッケージの製造方法における、配線を形成するための露光工程を示すフローチャートである。
【図１６】正常に動作する半導体チップ予定部における、図１３に示した工程に続く工程を示す説明図である。
【図１７】正常に動作しない半導体チップ予定部における、図１３に示した工程に続く工程を示す説明図である。
【図１８】本発明の第１の実施の形態における、複数の基礎構造物を用いて積層チップパッケージを作製する工程を示す説明図である。
【図１９】本発明の第２の実施の形態における第２の種類の階層部分の一部を示す平面図である。
【図２０】本発明の第２の実施の形態に係る積層チップパッケージの一部を示す断面図である。
【図２１】本発明の第２の実施の形態に係る積層チップパッケージの製造方法における一工程を示す説明図である。
【図２２】図２１における２２−２２線断面図である。
【図２３】図２２に示した工程に続く工程を示す説明図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図２は、図１における２−２線断面図である。
【００２６】
図１および図２に示したように、本実施の形態に係る積層チップパッケージ１は、それぞれ半導体チップ２０を含み積層された複数の階層部分を備えている。図１および図２には、一例として、積層チップパッケージ１が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、積層チップパッケージ１に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。階層部分１０と積層チップパッケージ１の形状は、それぞれ、ほぼ直方体形状である。
【００２７】
半導体チップ２０は、回路２２を含むチップ本体２１と、回路２２に電気的に接続された複数の電極パッド２３と、複数の貫通電極２４と、それぞれ対応する貫通電極２４に電気的に接続された複数の補助パッド２５とを有している。電極パッド２３、貫通電極２４および補助パッド２５は、いずれも金属によって形成されている。チップ本体２１は、互いに反対側を向いた上面および下面を有している。複数の電極パッド２３と複数の補助パッド２５は、チップ本体２１の上面に配置されている。また、電極パッド２３と補助パッド２５は、同じ数だけ設けられ、一対一に対応している。上下に隣接する２つの階層部分１０において、一方の階層部分１０における半導体チップ２０の複数の貫通電極２４は、他方の階層部分１０における半導体チップ２０の対応する貫通電極２４にそれぞれ電気的に接続されている。
【００２８】
積層チップパッケージ１は、更に、最下層の階層部分１１におけるチップ本体２１の下面に接合された複数の外部端子２を備えている。この複数の外部端子２は、最下層の階層部分１１における対応する貫通電極２４にそれぞれ電気的に接続されている。外部端子２は、金属によって形成されている。積層チップパッケージ１は、更に、最上層の階層部分１８の上面を覆う絶縁層を備えていてもよい。
【００２９】
複数の階層部分１０は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいる。以下の説明では、第１の種類の階層部分に関しては符号１０Ａを付して表し、第２の種類の階層部分に関しては符号１０Ｂを付して表す。第１の種類の階層部分１０Ａにおける半導体チップ２０は正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップ２０は正常に動作しないものである。以下、正常に動作する半導体チップ２０を良品の半導体チップ２０と言い、正常に動作しない半導体チップ２０を不良の半導体チップ２０と言う。
【００３０】
第１の種類の階層部分１０Ａは、複数の貫通電極２４をそれぞれ対応する電極パッド２３に電気的に接続する複数の配線２６（図１参照）を含むが、第２の種類の階層部分１０Ｂは、複数の配線２６を含んでいない。従って、第２の種類の階層部分１０Ｂでは、複数の貫通電極２４は、回路２２および複数の電極パッド２３に電気的に接続されていない。なお、図２では、配線２６の図示を省略している。また、第２の種類の階層部分１０Ｂは、複数の接続部を含んでいる。この複数の接続部は、複数の電極パッド２３には電気的に接続されていないが、それぞれ対応する補助パッド２５に電気的且つ物理的に接続されている。この複数の接続部は、上下に隣接する２つの階層部分１０における２つの半導体チップ２０の対応する貫通電極２４同士を電気的に接続するために用いられる。なお、図１および図２では、複数の接続部の図示を省略している。配線２６および接続部は、いずれも金属によって形成されている。
【００３１】
回路２２は、例えば、複数の半導体チップ２０を作製するために用いられる半導体ウェハの一方の面にウェハプロセスを施すことによって形成されている。回路２２は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成する複数のメモリセルを含む回路であってもよい。この場合には、複数の半導体チップ２０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ２０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
【００３２】
また、積層チップパッケージ１は、互いに異なる種類のメモリを構成する回路２２を有する複数の半導体チップ２０を含んでいてもよい。また、積層チップパッケージ１は、複数のメモリセルを含む回路２２を有する半導体チップ２０と、複数のメモリセルに対する書き込みと読み出しを制御する回路２２を有する半導体チップ２０とを含んでいてもよい。
【００３３】
回路２２が複数のメモリセルを含む場合、回路２２が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その回路２２を有する半導体チップ２０は、良品の半導体チップである。
【００３４】
回路２２は、メモリを構成するものに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。
【００３５】
次に、図３ないし図６を参照して、第１の種類の階層部分１０Ａと第２の種類の階層部分１０Ｂについて詳しく説明する。図３は、第１の種類の階層部分１０Ａの一部を示す平面図である。図４は、第２の種類の階層部分１０Ｂを含まない積層チップパッケージ１の一部を示す断面図である。図５は、第２の種類の階層部分１０Ｂの一部を示す平面図である。図６は、第１の種類の階層部分１０Ａと第２の種類の階層部分１０Ｂとを含む積層チップパッケージ１の一部を示す断面図である。
【００３６】
図３および図５に示したように、半導体チップ２０は、前記チップ本体２１、複数の電極パッド２３、複数の貫通電極２４および複数の補助パッド２５に加えて、複数のリード２７と、複数の第２の補助パッド２８とを有している。複数のリード２７は、それぞれ対応する電極パッド２３に電気的に接続されていると共に、回路２２に電気的に接続されている。複数の第２の補助パッド２８は、それぞれ対応するリード２７の途中に設けられている。これにより、複数の第２の補助パッド２８は、それぞれ対応するリード２７を介して、対応する電極パッド２３と回路２２に電気的に接続されている。リード２７と第２の補助パッド２８は、いずれも金属によって形成されている。
【００３７】
図３および図４に示したように、第１の種類の階層部分１０Ａにおいて、複数の配線２６は、それぞれ、対応する補助パッド２５に電気的且つ物理的に接続されていると共に、対応する第２の補助パッド２８に電気的且つ物理的に接続されている。これにより、第１の種類の階層部分１０Ａでは、複数の貫通電極２４は、複数の補助パッド２５、複数の配線２６、複数の第２の補助パッド２８および複数のリード２７を介して、回路２２および複数の電極パッド２３に電気的に接続されている。
【００３８】
図４は、図３における４−４線の位置における積層チップパッケージ１の断面を示している。図４に示した積層チップパッケージ１は、第２の種類の階層部分１０Ｂを含まず、８つの第１の種類の階層部分１０Ａを含んでいる。なお、図４では、便宜上、補助パッド２５と第２の補助パッド２８とを接続する配線２６を、４−４線の位置に関わらず、連続しているように描いている。
【００３９】
図４に示した積層チップパッケージ１では、全ての階層部分（第１の種類の階層部分１０Ａ）において複数の配線２６が設けられている。この積層チップパッケージ１では、上下に隣接する２つの階層部分１０Ａにおいて、下側の階層部分１０Ａにおける半導体チップ２０の複数の貫通電極２４は、それぞれ、対応する補助パッド２５および配線２６を介して、上側の階層部分１０Ａにおける半導体チップ２０の対応する貫通電極２４に電気的に接続されている。
【００４０】
なお、図４および図６において、チップ本体２１中の符号２２Ａで示した層は、回路２２が形成された回路層である。階層部分１０Ａ，１０Ｂは、いずれも、回路層２２Ａ、複数の電極パッド２３、複数の補助パッド２５、複数の第２の補助パッド２８および複数のリード２７の上に配置された絶縁膜３０を含んでいる。絶縁膜３０は、複数の補助パッド２５の上面を露出させる複数の開口部と複数の第２の補助パッド２８の上面を露出させる複数の開口部を有している。階層部分１０Ａにおいて、配線２６は、絶縁膜３０の上に配置され、補助パッド２５の上面上の開口部を通って補助パッド２５の上面に接し、第２の補助パッド２８の上面上の開口部を通って第２の補助パッド２８の上面に接している。なお、図３では、絶縁膜３０の図示を省略している。
【００４１】
図５および図６に示したように、第２の種類の階層部分１０Ｂは、複数の配線２６を含まず、代りに複数の接続部２９を含んでいる。第２の種類の階層部分１０Ｂでは、複数の貫通電極２４は、回路２２および複数の電極パッド２３には電気的に接続されていない。複数の接続部２９は、それぞれ対応する補助パッド２５に電気的且つ物理的に接続されている。この複数の接続部２９は、上下に隣接する２つの階層部分１０における２つの半導体チップ２０の対応する貫通電極２４同士を電気的に接続するために用いられる。
【００４２】
図６に示した積層チップパッケージ１は、８つの第１の種類の階層部分１０Ａと、１つの第２の種類の階層部分１０Ｂ（図６における上から２番目の階層部分）とを含んでいる。図６において、第２の種類の階層部分１０Ｂの断面の位置は図５における６−６線の位置であり、第１の種類の階層部分１０Ａの断面の位置は図３における４−４線の位置である。なお、図６では、便宜上、補助パッド２５と第２の補助パッド２８とを接続する配線２６を、４−４線の位置に関わらず、連続しているように描いている。
【００４３】
図６に示したように、第１の種類の階層部分１０Ａでは複数の配線２６が設けられているが、第２の種類の階層部分１０Ｂでは複数の配線２６が設けられていない。第２の種類の階層部分１０Ｂでは、複数の配線２６の代りに、複数の接続部２９が設けられている。図６に示した積層チップパッケージ１では、第２の種類の階層部分１０Ｂにおける半導体チップ２０の複数の貫通電極２４は、それぞれ、対応する補助パッド２５および接続部２９を介して、上側の階層部分１０における半導体チップ２０の対応する貫通電極２４に電気的に接続されている。最上層の階層部分１０を除いて、第１の種類の階層部分１０Ａにおける半導体チップ２０の複数の貫通電極２４は、それぞれ、対応する補助パッド２５および配線２６を介して、上側の階層部分１０における半導体チップ２０の対応する貫通電極２４に電気的に接続されている。
【００４４】
階層部分１０Ｂにおいて、接続部２９は、絶縁膜３０の上に配置され、補助パッド２５の上面上の開口部を通って補助パッド２５の上面に接している。なお、図５では、絶縁膜３０の図示を省略している。
【００４５】
ここで、図７を参照して、半導体チップ２０における貫通電極２４とその周辺の構造について説明する。図７は、貫通電極２４とその周辺を示す断面図である。チップ本体２１には、チップ本体２１の上面から下面にかけて貫通する複数の孔２１ａが形成されている。図７は、複数の孔２１ａのうちの１つを示している。孔２１ａの内面およびチップ本体２１の上面と下面は、絶縁膜３１によって覆われている。貫通電極２４は、孔２１ａ内に収容された柱状導体部２４ａと、柱状導体部２４ａの下端部に接合された導体膜２４ｂとを有している。柱状導体部２４ａの上端部には、補助パッド２５が接合されている。貫通電極２４および補助パッド２５は、絶縁膜３１によってチップ本体２１に対して絶縁されている。
【００４６】
次に、図８を参照して、半導体チップ２０における回路２２の一例について説明する。図８は、回路２２の一部を示す断面図である。ここでは、一例として、回路２２が、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図８は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
【００４７】
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、それぞれ、各々が複数の階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて、積層チップパッケージ１を作製する工程とを備えている。
【００４８】
複数の基礎構造物を作製する工程は、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作しない半導体チップ予定部では複数の配線２６を形成することなく、正常に動作する半導体チップ予定部では複数の配線２６を形成する工程とを含んでいる。
【００４９】
以下、図９ないし図１７を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における複数の基礎構造物を作製する工程について詳しく説明する。
【００５０】
図９は、基礎構造物前ウェハを示す平面図である。図９に示したように、基礎構造物前ウェハを作製する工程では、配列された複数の半導体チップ予定部２０Ｐを含む基礎構造物前ウェハ１０１を作製する。具体的には、この工程では、互いに反対側を向いた２つの面を有する１つの半導体ウェハにおける一方の面に処理、例えばウェハプロセスを施すことによって、それぞれ回路２２を含み、後に複数の半導体チップ２０となる複数の半導体チップ予定部２０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部２０Ｐは、後に同種の複数の半導体チップ２０となるものであってもよい。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部２０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。半導体ウェハとしては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。
【００５１】
図１０は、半導体チップ予定部２０Ｐの上面の一部を示している。図１１は、図１０における１１−１１線断面図である。図１０および図１１に示したように、半導体チップ予定部２０Ｐは、回路２２を含み後にチップ本体２１となるチップ本体予定部２１Ｐと、複数の電極パッド２３と、複数の貫通電極２４と、複数の補助パッド２５と、複数のリード２７と、複数の第２の補助パッド２８とを有している。
【００５２】
基礎構造物前ウェハ１０１を作製する工程の後、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部２０Ｐについて、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐとを判別する工程が行われる。この工程では、図１０および図１１に示したように、各半導体チップ予定部２０Ｐの複数の電極パッド２３に試験装置のプローブ６１を接触させて、試験装置によって、半導体チップ予定部２０Ｐが正常に動作するか否かをテストする。図９において、記号“ＮＧ”を付した半導体チップ予定部２０Ｐは、正常に動作しない半導体チップ予定部２０Ｐであり、他の半導体チップ予定部２０Ｐは、正常に動作する半導体チップ予定部２０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐの位置情報が得られる。この位置情報は、後で説明するフレームを形成するための露光工程において利用される。
【００５３】
図１２および図１３は、次の工程を示している。図１２は、図１０に示した工程に続く工程を示す説明図である。図１３は、図１２における１３−１３線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の上面の全体を覆うように絶縁膜３０を形成する。次に、この絶縁膜３０に、複数の補助パッド２５の上面を露出させる複数の開口部３０ａと複数の第２の補助パッド２８の上面を露出させる複数の開口部３０ｂとを形成する。
【００５４】
次に、正常に動作しない半導体チップ予定部２０Ｐでは複数の配線２６を形成することなく、正常に動作する半導体チップ予定部２０Ｐでは複数の配線２６を形成する工程が行われる。この工程は、半導体チップ予定部２０Ｐ毎に複数の配線２６を形成するために用いられ、全ての半導体チップ予定部２０Ｐに対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、フォトレジスト層のうち、正常に動作する半導体チップ予定部２０Ｐに対応する部分において、後に複数の配線２６が収容される複数の配線用開口部を有するフレームを形成する工程と、フレームの複数の配線用開口部に収容されるように複数の配線２６を形成する工程とを含んでいる。
【００５５】
上記フレームを形成する工程は、フォトレジスト層のうち、正常に動作しない半導体チップ予定部２０Ｐに対応する部分においては、後に複数の接続部２９が収容される複数の接続部用開口部を形成する。基礎構造物を作製する工程は、更に、フレームの複数の接続部用開口部に収容されるように複数の接続部２９を形成する工程を含んでいる。この複数の接続部２９を形成する工程は、複数の配線２６を形成する工程と同時に行われてもよい。
【００５６】
ここで、図１４を参照して、上記フレームを形成する工程で用いられる露光装置の構成の一例について説明する。図１４に示した露光装置は、ステップ式投影露光装置、いわゆるステッパーである。この露光装置は、マスク２０１を保持するマスクステージ２１０と、マスク２０１を移動または交換するためにマスクステージ２１０を駆動する駆動装置２１１と、ウェハ２０２を保持するウェハステージ２２０と、このウェハステージ２２０を移動させる移動機構２２１と、移動機構２２１を駆動する駆動装置２２２と、縮小投影光学系２０３と、照明装置２０４と、ウェハ２０２の位置を検出する検出装置２４０と、照明装置２０４、駆動装置２１１，２２２および検出装置２４０を制御する制御装置２５０とを備えている。
【００５７】
マスクステージ２１０は、ウェハステージ２２０の上方に配置されている。縮小投影光学系２０３は、マスクステージ２１０とウェハステージ２２０との間に配置されている。照明装置２０４は、マスクステージ２１０の上方に配置され、マスク２０１に対して、露光用の光を照射する。
【００５８】
移動機構２２１は、ウェハステージ２２０を、図１４に示したＸ，Ｙ，Ｚの各方向に移動可能であると共に、ＸＹ平面に対するウェハステージ２２０の傾斜角度を変えることができるようになっている。なお、Ｘ方向とＹ方向は、いずれも縮小投影光学系２０３の光軸方向に対して直交する方向であって、互いに直交する方向である。Ｚ方向は、縮小投影光学系２０３の光軸方向に平行な方向である。検出装置２４０は、ウェハ２０２の表面の位置およびＸＹ平面に対するウェハ２０２の表面の傾斜角度を検出する。
【００５９】
制御装置２５０は、マイクロプロセッサユニット（ＭＰＵ）と、リード・オンリ・メモリ（ＲＯＭ）と、ランダム・アクセス・メモリ（ＲＡＭ）とを有している。
【００６０】
この露光装置を用いて、ウェハ２０２の露光を行う際には、ウェハ２０２の表面に、複数のパターン投影領域が設定される。照明装置２０４より出射された光束は、マスク２０１を通過し、縮小投影光学系２０３によって１つのパターン投影領域に照射される。これにより、マスク２０１が有するマスクパターンが、縮小投影光学系２０３を介して１つのパターン投影領域に投影され、１つのパターン投影領域を露光する処理が行われる。この露光装置では、マスクパターンに基づいて１つのパターン投影領域を露光する処理を行なった後、ウェハ２０２をＸ方向またはＹ方向に移動させ、次のパターン投影領域において、同様の露光処理を行なう。
【００６１】
次に、図１５のフローチャートを参照して、複数の配線２６と複数の接続部２９を形成するために用いられるフレームを形成するためのフォトレジスト層の露光工程について説明する。ここでは、フォトレジスト層がネガ型である場合について説明する。ネガ型のフォトレジスト層では、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【００６２】
この露光工程では、フォトレジスト層のうち、正常に動作する半導体チップ予定部２０Ｐに対応する部分には、複数の配線２６に対応した潜像が形成され、正常に動作しない半導体チップ予定部２０Ｐに対応する部分には、接続部２９に対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図１４に示した露光装置において、複数の半導体チップ予定部２０Ｐに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部２０Ｐに対応するパターン投影領域が露光される状態に設定される（ステップＳ１０１）。次に、設定されたパターン投影領域に対応する半導体チップ予定部２０Ｐが正常に動作する半導体チップ予定部２０Ｐか否かが、制御装置２５０によって判断される（ステップＳ１０２）。
【００６３】
ステップＳ１０２において、正常に動作する半導体チップ予定部２０Ｐであると判断された場合（Ｙ）には、複数の配線２６に対応したパターン（以下、配線パターンと記す。）を有するマスク２０１（以下、マスク２０１Ａと記す。）を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部２０Ｐに対応する部分に対して、配線パターンによる露光を行う（ステップＳ１０３）。配線パターンは、具体的には、パターン投影領域のうち、後に配線２６を収容する開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部２０Ｐに対応する部分には、複数の配線２６に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部２０Ｐに対応する部分では、後に配線２６を収容する開口部が形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。
【００６４】
ステップＳ１０２において、正常に動作しない半導体チップ予定部２０Ｐであると判断された場合（Ｎ）には、複数の接続部２９に対応したパターン（以下、接続部パターンと記す。）を有するマスク２０１（以下、マスク２０１Ｂと記す。）を用いて、フォトレジスト層のうち、正常に動作しない半導体チップ予定部２０Ｐに対応する部分に対して、接続部パターンによる露光を行う（ステップＳ１０４）。接続部パターンは、具体的には、パターン投影領域のうち、後に接続部２９を収容する開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作しない半導体チップ予定部２０Ｐに対応する部分には、複数の接続部２９に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作しない半導体チップ予定部２０Ｐに対応する部分では、後に接続部２９を収容する開口部が形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。
【００６５】
ステップＳ１０３またはステップＳ１０４の実行後は、ステップＳ１０３またはステップＳ１０４を実行した露光したパターン投影領域が、最後の半導体チップ予定部２０Ｐに対応するパターン投影領域であったか否かが、制御装置２５０によって判断される（ステップＳ１０５）。最後の半導体チップ予定部２０Ｐに対応するパターン投影領域であった場合（Ｙ）には、露光工程を終了する。最後の半導体チップ予定部２０Ｐに対応するパターン投影領域ではなかった場合（Ｎ）には、次の半導体チップ予定部２０Ｐに対応するパターン投影領域が露光される状態に設定されて（ステップＳ１０６）、ステップＳ１０２以降の処理が繰り返される。
【００６６】
判別する工程によって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐの位置情報は、フォトレジスト層を露光する際に、制御装置２５０に入力され、制御装置２５０によって保持される。制御装置２５０は、その位置情報に基づいて、マスク２０１Ａ，２０１Ｂを交換することができる。
【００６７】
次に、図１６を参照して、正常に動作する半導体チップ予定部２０Ｐにおける、図１３に示した工程に続く工程について説明する。この工程では、まず、図１６（ａ）に示したように、図１３に示した半導体チップ予定部２０Ｐを覆うように、前述のフレームを形成するためのフォトレジスト層３３Ｐを形成する。次に、図１５におけるステップＳ１０３において、マスク２０１Ａを用いて、フォトレジスト層３３Ｐに対して、配線パターンによる露光を行う。
【００６８】
次に、図１６（ｂ）に示したように、フォトレジスト層３３Ｐを、現像液によって現像する。これにより、フレーム３３が形成される。フレーム３３は、正常に動作する半導体チップ予定部２０Ｐにおいては、複数の配線用開口部３３ａを有している。
【００６９】
次に、図１６（ｃ）に示したように、例えばめっき法によって、フレーム３３の複数の配線用開口部３３ａに収容されるように、複数の配線２６を形成する。次に、フレーム３３を除去する。
【００７０】
次に、図１７を参照して、正常に動作しない半導体チップ予定部２０Ｐにおける、図１３に示した工程に続く工程について説明する。この工程では、まず、図１７（ａ）に示したように、図１３に示した半導体チップ予定部２０Ｐを覆うように、前述のフレームを形成するためのフォトレジスト層３３Ｐを形成する。なお、この工程は、図１６（ａ）に示したように正常に動作する半導体チップ予定部２０Ｐを覆うようにフォトレジスト層３３Ｐを形成する工程と同時に行われる。次に、図１５におけるステップＳ１０４において、マスク２０１Ｂを用いて、フォトレジスト層３３Ｐに対して、接続部パターンによる露光を行う。
【００７１】
次に、図１７（ｂ）に示したように、フォトレジスト層３３Ｐを、現像液によって現像する。これにより、フレーム３３が形成される。フレーム３３は、正常に動作しない半導体チップ予定部２０Ｐにおいては、複数の接続部用開口部３３ｂを有している。なお、図１７（ｂ）に示した工程は、図１６（ｂ）に示した工程と同時に行われる。
【００７２】
次に、図１７（ｃ）に示したように、例えばめっき法によって、フレーム３３の複数の接続部用開口部３３ｂに収容されるように、複数の接続部２９を形成する。次に、フレーム３３を除去する。なお、図１７（ｃ）に示した工程は、図１６（ｃ）に示した工程と同時に行われる。
【００７３】
これまで説明した一連の工程により、正常に動作する半導体チップ予定部２０Ｐにおいては複数の配線２６が形成され、正常に動作しない半導体チップ予定部２０Ｐにおいては複数の接続部２９が形成された基礎構造物が得られる。同様の一連の工程を繰り返し行うことにより、複数の基礎構造物が得られる。
【００７４】
次に、図１８を参照して、複数の基礎構造物を用いて、積層チップパッケージ１を作製する工程について詳しく説明する。図１８において、（ａ）は、１つの基礎構造物１１０を示している。この基礎構造物１１０は、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断されるものである。予備階層部分１０Ｐは、半導体チップ予定部２０Ｐに対して、図１６に示した工程、あるいは図１７に示した工程による処理が施されて得られたものである。
【００７５】
積層チップパッケージ１を作製する工程では、まず、図１８における（ｂ）に示したように、予め決められた数の複数の基礎構造物１１０を積層して、積層基礎構造物１１１を作製する。図１８における（ｂ）には、予め決められた数が８である場合の例を示している。積層基礎構造物１１１を作製する際には、上下に隣接する２つの予備階層部分１０Ｐにおいて、下側の予備階層部分１０Ｐにおける複数の配線２６または複数の接続部２９に対して、それぞれ上側の予備階層部分１０Ｐにおける対応する貫通電極２４の導体膜２４ｂが電気的且つ物理的に接合される。この接合は、例えば半田付けによって行われる。
【００７６】
積層チップパッケージ１を作製する工程では、次に、各基礎構造物１１０内における隣接する予備階層部分１０Ｐの境界位置で、積層基礎構造物１１１を切断する。これにより、図１８における（ｃ）に示した積層体１１２が得られる。このとき、半導体チップ予定部２０Ｐは半導体チップ２０となり、予備階層部分１０Ｐは階層部分１０となる。積層体１１２は、上記の予め決められた数の、積層された複数の階層部分１０を有している。
【００７７】
積層体１１２に含まれる複数の階層部分１０が全て第１の種類の階層部分１０Ａである場合には、この積層体１１２における最下層の階層部分１０におけるチップ本体２１の下面に複数の外部端子２を形成して、積層チップパッケージ１を完成させる。複数の外部端子２の形成は、例えば半田付けによって行われる。
【００７８】
積層体１１２に含まれる複数の階層部分１０が全て第２の種類の階層部分１０Ｂである場合には、その積層体１１２は、積層チップパッケージ１の作製には用いられない。
【００７９】
積層体１１２が１つ以上の第１の種類の階層部分１０Ａと１つ以上の第２の種類の階層部分１０Ｂとを含んでいる場合には、この積層体１１２における最下層の階層部分１０におけるチップ本体２１の下面に複数の外部端子２を形成して、積層チップパッケージ１を完成させてもよい。この場合には、積層チップパッケージ１は、上記の予め決められた数よりも少ない数の第１の種類の階層部分１０Ａを含んだ製品となる。
【００８０】
積層体１１２が１つ以上の第１の種類の階層部分１０Ａと１つ以上の第２の種類の階層部分１０Ｂとを含んでいる場合には、積層体１１２に含まれる第２の種類の階層部分１０Ｂの数と同じ数の１つ以上の追加の第１の種類の階層部分１０Ａを積層体１１２に対して積層して、新たな積層体を作製してもよい。そして、この新たな積層体における最下層の階層部分１０におけるチップ本体２１の下面に複数の外部端子２を形成して、積層チップパッケージ１を完成させてもよい。この場合には、上記の予め決められた数の第１の種類の階層部分１０Ａを含んだ積層チップパッケージ１が得られる。これは、第２の種類の階層部分１０Ｂを含まない積層チップパッケージ１と同等の機能を発揮する。
【００８１】
図６に示した積層チップパッケージ１は、上述のようにして作製されたものである。すなわち、この積層チップパッケージ１は、８つの階層部分１０を含む積層体１１２が１つの第２の種類の階層部分１０Ｂを含んでいたために、積層体１１２に対して１つの追加の第１の種類の階層部分１０Ａを積層して新たな積層体を作製して、この新たな積層体を用いて作製されたものである。なお、追加の第１の種類の階層部分１０Ａは、隣接する予備階層部分１０Ｐの境界位置で基礎構造物１１０を切断することによって得られる。
【００８２】
なお、積層チップパッケージ１において、複数の外部端子２を設けずに、最下層の階層部分１０における複数の貫通電極２４の導体膜２４ｂを外部端子として利用してもよい。あるいは、最下層の階層部分１０の下面に、複数の外部端子を備えた基板を接合して、最下層の階層部分１０における複数の貫通電極２４を複数の外部端子に電気的に接続してもよい。
【００８３】
また、積層チップパッケージ１において、最上層の階層部分１０における複数の配線２６または複数の接続部２９を外部端子として利用してもよい。また、最上層の階層部分１０の上面を覆う絶縁層を形成し、この絶縁層に、複数の配線２６または複数の接続部２９を露出させる複数の開口部を形成し、この複数の開口部内にそれぞれ配線２６または接続部２９に電気的に接続された複数の外部端子を形成してもよい。
【００８４】
以上説明したように、本実施の形態に係る積層チップパッケージ１では、不良の半導体チップ２０を含む第２の種類の階層部分１０Ｂでは、複数の貫通電極２４をそれぞれ対応する電極パッド２３に電気的に接続する複数の配線２６を含んでいない。従って、第２の種類の階層部分１０Ｂでは、複数の貫通電極２４は、回路２２および複数の電極パッド２３に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ２０内の回路２２は、第１の種類の階層部分１０Ａにおける良品の半導体チップ２０内の回路２２にも、複数の外部端子２にも電気的に接続されず、積層チップパッケージ１において電気的に孤立する。これにより、本実施の形態によれば、不良の半導体チップ２０内の回路２２に起因する問題（不要なキャパシタンスや不要なインダクタンスの発生）を低減しながら、不良の半導体チップ２０を使用不能にすることができる。
【００８５】
また、本実施の形態に係る積層チップパッケージ１の製造方法では、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部２０Ｐについて、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐとを判別し、正常に動作する半導体チップ予定部２０Ｐにおいては複数の配線２６を形成し、正常に動作しない半導体チップ予定部２０Ｐにおいては複数の配線２６の代りに複数の接続部２９を形成する。このような本実施の形態に係る製造方法によれば、簡単な工程で、上述の効果を奏する積層チップパッケージ１を製造することが可能になる。
【００８６】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る積層チップパッケージ１およびその製造方法について説明する。始めに、図１９および図２０を参照して、本実施の形態に係る積層チップパッケージ１の構成について説明する。図１９は、第２の種類の階層部分１０Ｂの一部を示す平面図である。図２０は、第１の種類の階層部分１０Ａと第２の種類の階層部分１０Ｂとを含む積層チップパッケージ１の一部を示す断面図である。なお、図２０において、第２の種類の階層部分１０Ｂの断面の位置は図１９における２０−２０線の位置であり、第１の種類の階層部分１０Ａの断面の位置は図３における４−４線の位置である。
【００８７】
本実施の形態に係る積層チップパッケージ１において、第１の種類の階層部分１０Ａの構成は、第１の実施の形態と同じである。本実施の形態における第２の種類の階層部分１０Ｂは、第１の実施の形態における複数の接続部２９の代りに複数の接続部３９を含んでいる。また、第２の種類の階層部分１０Ｂにおいて、絶縁膜３０は、複数の補助パッド２５の上面を露出させる複数の開口部を有しているが、複数の第２の補助パッド２８の上面を露出させる複数の開口部を有していない。接続部３９は、絶縁膜３０の上に配置され、補助パッド２５の上面上の開口部を通って補助パッド２５の上面に接し、これにより、補助パッド２５に電気的且つ物理的に接続されている。
【００８８】
上方から見た接続部３９の形状（図１９参照）は、上方から見た配線２６の形状（図３参照）と同じである。しかし、上述のように、本実施の形態では、第２の種類の階層部分１０Ｂにおいて、絶縁膜３０は、複数の第２の補助パッド２８の上面を露出させる複数の開口部を有していない。そのため、複数の接続部３９は、複数の第２の補助パッド２８には電気的に接続されていない。従って、第２の種類の階層部分１０Ｂでは、複数の貫通電極２４は、回路２２および複数の電極パッド２３に電気的に接続されていない。複数の接続部３９は、上下に隣接する２つの階層部分１０における２つの半導体チップ２０の対応する貫通電極２４同士を電気的に接続するために用いられる。
【００８９】
図２０に示した積層チップパッケージ１では、第２の種類の階層部分１０Ｂにおける半導体チップ２０の複数の貫通電極２４は、それぞれ、対応する補助パッド２５および接続部３９を介して、上側の階層部分１０における半導体チップ２０の対応する貫通電極２４に電気的に接続されている。
【００９０】
なお、図２０では、便宜上、配線２６を、４−４線の位置に関わらず、連続しているように描き、接続部３９を、２０−２０線の位置に関わらず、連続しているように描いている。
【００９１】
次に、図２１ないし図２３を参照して、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態における製造方法では、開口部を形成する前の絶縁膜３０を形成する工程まで、第１の実施の形態と同様である。
【００９２】
次に、正常に動作する半導体チップ予定部２０Ｐでは、図１２および図１３に示したように、絶縁膜３０に、複数の補助パッド２５の上面を露出させる複数の開口部３０ａと複数の第２の補助パッド２８の上面を露出させる複数の開口部３０ｂとを形成する。図２１は、正常に動作しない半導体チップ予定部２０Ｐにおける、図１０に示した工程に続く工程を示す説明図である。図２２は、図２１における２２−２２線断面図である。図２１および図２２に示したように、正常に動作しない半導体チップ予定部２０Ｐでは、絶縁膜３０に、複数の補助パッド２５の上面を露出させる複数の開口部３０ａは形成するが、複数の第２の補助パッド２８の上面を露出させる複数の開口部３０ｂは形成しない。絶縁膜３０に開口部３０ａ，３０ｂを形成する工程では、判別する工程によって得られた、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐの位置情報が利用される。
【００９３】
次に、正常に動作する半導体チップ予定部２０Ｐでは、第１の実施の形態と同様に、図１６に示した工程により、複数の配線２６を形成する。
【００９４】
次に、図２３を参照して、正常に動作しない半導体チップ予定部２０Ｐにおける、図２２に示した工程に続く工程について説明する。図２３に示した工程は、複数の配線２６の代りに複数の接続部３９を形成する工程である。本実施の形態では上方から見た接続部３９の形状が上方から見た配線２６と同じであることから、図２３に示した工程は、実質的には図１６に示した工程と同じである。この工程では、まず、図２３（ａ）に示したように、図２２に示した半導体チップ予定部２０Ｐを覆うようにフォトレジスト層３３Ｐを形成する。次に、マスク２０１Ａを用いて、フォトレジスト層３３Ｐに対して、配線パターンによる露光を行う。
【００９５】
このように、本実施の形態では、フレームを形成するためのフォトレジスト層３３Ｐの露光工程において、正常に動作する半導体チップ予定部２０Ｐと正常に動作しない半導体チップ予定部２０Ｐで、マスク２０１を交換する必要がない。
【００９６】
次に、図２３（ｂ）に示したように、フォトレジスト層３３Ｐを、現像液によって現像する。これにより、フレーム３３が形成される。フレーム３３は、正常に動作しない半導体チップ予定部２０Ｐにおいては、複数の接続部用開口部３３ｃを有している。接続部用開口部３３ｃの形状は、配線用開口部３３ａの形状と同じである。なお、図２３（ｂ）に示した工程は、図１６（ｂ）に示した工程と同時に行われる。
【００９７】
次に、図２３（ｃ）に示したように、例えばめっき法によって、フレーム３３の複数の接続部用開口部３３ｃに収容されるように、複数の接続部３９を形成する。次に、フレーム３３を除去する。なお、図２３（ｃ）に示した工程は、実際には、図１６（ｃ）に示した工程と同時に行われる。前述のように、正常に動作しない半導体チップ予定部２０Ｐでは、絶縁膜３０に、複数の第２の補助パッド２８の上面を露出させる複数の開口部３０ｂが形成されていない。そのため、複数の接続部３９は、複数の第２の補助パッド２８には電気的に接続されない。
【００９８】
このようにして、正常に動作する半導体チップ予定部２０Ｐにおいては複数の配線２６が形成され、正常に動作しない半導体チップ予定部２０Ｐにおいては複数の接続部３９が形成された基礎構造物が得られる。同様の一連の工程を繰り返し行うことにより、複数の基礎構造物が得られる。本実施の形態におけるその後の工程は、第１の実施の形態と同様である。
【００９９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１００】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、複数の配線と複数の接続部を形成するために用いられるフレームを形成するためのフォトレジスト層の露光工程では、ポジ型のフォトレジスト層を用いてよい。この場合には、マスクにおける透光部と遮光部が、ネガ型のフォトレジスト層を用いる場合とは反対になる。
【符号の説明】
【０１０１】
１…積層チップパッケージ、１１〜１８…階層部分、２０…半導体チップ、２１…チップ本体、２２…回路、２３…電極パッド、２４…貫通電極、２５…補助パッド、２６…配線、２７…リード、２８…第２の補助パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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