(57)【要約】      （修正有）【課題】環境発電装置において２次電池への損傷を避けるために０．３Ｖ以下の極低電圧を検出して誤動作を防止する。【解決手段】太陽電池などの再生可能なエネルギー源を単一セルで使用する事を可能にする、極低電圧を確実に所定の温度係数で検出する回路Ｕ７３を実現する。単一セルで使用することによる、太陽電池では部分影、他の自然エネルギー源では過放電等による故障で発電停止を防止することが可能になり、コスト削減と利便性と安全性が向上する。【選択図】図７
2011146584.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）太陽電池などの再生可能エネルギー源が接続される第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）とを有し、第一の電源端子と第二の電源端子と間に接続される、（ｂ）出力端子（ＦＢ）を有する非直線分圧電圧を発生する電源電圧検出器Ｕ７３と、（ｃ）出力端子（ＶＲ）を有する基準電圧発生器Ｕ７２と、（ｄ）第１の有し入力端子（ＩＰ）と第２の有し入力端子（ＩＮ）と出力端子（ＶＤＯ）を有する比較器Ｕ７１からなる極低電圧検出回路であって、
前記電源電圧検出器Ｕ７３は第１型の第１ＦＥＴ素子（Ｍ１）と第１型の第２のＦＥＴ素子（Ｍ２）とからなり、第１ＦＥＴ素子（Ｍ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子は第２の電源端子（ＶＤＤ）にドレイン端子は電源電圧検出器Ｕ７１の出力端子（ＦＢ）接続され、第２ＦＥＴ素子（Ｍ２）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子は第１の電源端子（ＶＳＳ）にドレイン端子は電源電圧検出器の出力端子（ＦＢ）に接続され、電源電圧検出器Ｕ７３の出力端子（ＦＢ）電圧は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域と反比例する領域を有し前記２つの領域の間で前記出力（ＦＢ）電圧は頂点を有し該頂点の出力端子（ＦＢ）電圧は負の温度係数を有し、
前記基準電圧発生器Ｕ７２は第１型の第１ＦＥＴ素子（ＮＥ１）と第１型の第２のＦＥＴ素子（ＮＤ１）とからなり、第１ＦＥＴ素子（ＮＥ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子とドレイン端子は出力端子（ＶＲ）接続され、第２ＦＥＴ素子（ＮＤ１）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子とドレイン端子は出力（ＶＲ）に接続され、出力電圧（ＶＲ）は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域とを有し出力端子（ＶＲ）電圧は負の温度係数を有し、
前記比較器Ｕ７１は第２型の第３ＦＥＴ素子（Ｐ１０）と第２型の第４のＦＥＴ素子（Ｐ１１）と第１型の第５ＦＥＴ素子（Ｎ１０）と第１型の第６のＦＥＴ素子（Ｎ１１）とからなり、第１型の第７のＦＥＴ素子（Ｎ１７）とからなり、第１型でデプレション型の第８のＦＥＴ素子（ＮＤ５）と第１型でデプレション型の第９のＦＥＴ素子（ＮＤ４）とからなり、差動増幅部を形成しているバッファー部に接続され、
ＦＥＴ素子のチャンネル長をＬ、チャンネル幅をＷとすると、
Ｐ１０とＰ１１の（Ｗ／Ｌ）＞１００
Ｎ１０とＮ１１の（Ｗ／Ｌ）＞１００
Ｐ１０とＰ１１のサイズ比ＫＰ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
Ｎ１０とＮ１１のサイズ比ＫＮ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
とすると、
ＫＰ＝１の場合ＫＮ＝０．８〜１．０１
ＫＮ＝１の場合ＫＰ＝１．０１〜１．２
であることに特徴を有する極低電圧検出回路。
【請求項２】
（ａ）太陽電池などの再生可能エネルギー源が接続される第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）とを有し、第一の電源端子と第二の電源端子と間に接続される、（ｂ）出力端子（ＦＢ）を有する非直線分圧電圧を発生する電源電圧検出器Ｕ７４と、（ｃ）出力端子（ＶＲ）を有する基準電圧発生器Ｕ７２と、（ｄ）第１の有し入力端子（ＩＰ）と第２の有し入力端子（ＩＮ）と出力端子（ＶＤＯ）を有する比較器Ｕ７１からなる極低電圧検出回路であって、
前記電源電圧検出器Ｕ７４は第２型の第１ＦＥＴ素子（Ｐ９）と第２型の第２のＦＥＴ素子（Ｐ７）と第１型の第３のＦＥＴ素子（ＮＤ３）とからなり、第１ＦＥＴ素子（Ｐ９）のドレイン端子とゲート端子は第１の電源端子（ＶＳＳ）にソース端子と基盤端子は電源電圧検出器Ｕ７４の出力端子（ＦＢ）接続され、第２ＦＥＴ素子（Ｐ７）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子は第１の電源端子（ＶＳＳ）にドレイン端子は電源電圧検出器の出力端子（ＦＢ）に接続される、第３ＦＥＴ素子（ＮＤ３）のドレイン端子は第２の電源端子（ＶＤＤ）に接続され、ゲート端子は第２の電源端子（ＶＤＤ）にソース端子は電源電圧検出器の出力端子（ＦＢ）に接続され、電源電圧検出器Ｕ７４の出力端子（ＦＢ）電圧は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して非直線的に比例する出力端子（ＦＢ）電圧は負の温度係数を有し、
前記基準電圧発生器Ｕ７２は第１型の第１ＦＥＴ素子（ＮＥ１）と第１型の第２のＦＥＴ素子（ＮＤ１）とからなり、第１ＦＥＴ素子（ＮＥ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子とドレイン端子は出力端子（ＶＲ）接続され、第２ＦＥＴ素子（ＮＤ１）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子とドレイン端子は出力（ＶＲ）に接続され、出力電圧（ＶＲ）は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域とを有し出力端子（ＶＲ）電圧は負の温度係数を有し、
前記比較器Ｕ７１は第２型の第３ＦＥＴ素子（Ｐ１０）と第２型の第４のＦＥＴ素子（Ｐ１１）と第１型の第５ＦＥＴ素子（Ｎ１０）と第１型の第６のＦＥＴ素子（Ｎ１１）とからなり、第１型の第７のＦＥＴ素子（Ｎ１７）とからなり、第１型でデプレション型の第８のＦＥＴ素子（ＮＤ５）と第１型でデプレション型の第９のＦＥＴ素子（ＮＤ４）とからなり、差動増幅部を形成しているバッファー部に接続され、
ＦＥＴ素子のチャンネル長をＬ、チャンネル幅をＷとすると、
Ｐ１０とＰ１１の（Ｗ／Ｌ）＞１００
Ｎ１０とＮ１１の（Ｗ／Ｌ）＞１００
Ｐ１０とＰ１１のサイズ比ＫＰ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
Ｎ１０とＮ１１のサイズ比ＫＮ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
とすると、
ＫＰ＝１の場合ＫＮ＝０．８〜１．０１
ＫＮ＝１の場合ＫＰ＝１．０１〜１．２
であることに特徴を有する極低電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一セルもしくは並列セルの太陽電池や燃料電池などの環境発電に必要な極低電源電圧検出回路もしくは低電圧リセット回路に関するものである。
【背景技術】
【０００２】
非炭素エネルギー利用を促進することは非常に重要な課題である。太陽光発電、熱発電、電波発電、振動発電、風力発電などの再生可能な非炭素エネルギー源から電力を発生する環境発電が大きな研究テーマとしてとりあげられている。発電したエネルギーは電力として配電されもしくはリチューム電池などの2次電池に充電されて蓄えられて利用される。
【０００３】
充電に際して充電電流と充電電圧は正確に管理される必要がある。2次電池は異常な充電電流や充電電圧で発火、破壊などの障害を起こす。
【０００４】
環境発電源は非常に低い電圧した出力しないものがほとんどである。
例えば単一セル太陽電池の発生するエネルギーは最大電力を出力する最大電力点を有することが知られている。
【０００５】
この最大電力点の電圧は０．２５Ｖ〜０．４５Ｖ程度で非常に低く通常の製造工程では正常に動作する回路を集積回路に実現することは不可能であった。そのために太陽電池を直列に接続して発電電圧を高くする必要があった。
【０００６】
そのため太陽電池をレーザーでカットしてそれを配線で接続する加工工程が必要になり太陽電池パネルのコストを増加させる要因になっている。
【０００７】
また直列接続された太陽電池は直列セルの一つでも影に隠れると発電しなくなる。部分影対策が必要になってくる。
【０００８】
この問題を回避する追加の制御回路が必要となりやはりコスト増加の要因になっていた。ここにコスト面と利便性から単一セルの極低電圧から動作する回路の必要性が重要となって来ていた。
【０００９】
太陽電池はＣＯ２を排出しないエネルギー源として広く利用されているが、携帯機器（例えば携帯電話や携帯パソコン）にはその出力エネルギーを効率よく充電する技術がコスト増加になりまた充電のために消費電流が増加するので携帯機器には広く利用されるにはいたっていない。
【００１０】
ちなみに２０億台の携帯電話と２０億台のノートＰＣが稼動しているとすると１０００万ＫＷの電力が消費されている計算になり、これは火力発電所１０機の発電量に相当する大きな量である。
【００１１】
本発明はあらゆる電子装置に使われる充電器にＣＯ２を発生しないエネルギーから充電することで地球のエネルギー節減に貢献しようとするものである。
【００１２】
単一セルの太陽電池で利用する様々な提案がなされている。しかしながら起動時に起動用の高い電圧源が別途必要だったり、高価な製造工程が必要だったり完全に単一セルで起動し動作する提案は見出せなかった。
【００１３】
本発明は通常の製造工程で製造可能であり、太陽電池パネルの製造コストをまったく増加させることなく、単一セルの太陽電池からエネルギーを取り出すために極低電圧を正確に検出する回路構成を実現するものである。
【００１４】
極低電圧動作を実現する先行技術は以下の特許文献のような例がある。これらはある程度の動作を実現していて有効性が認められる。ところがアナログ回路の場合VTH以下の動作をさせると動作点や出力の大きな温度変動は避けられず、幅広く利用されるにはいたっていない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】US 7349190B1、Cypress。
【特許文献２】US 6147521、SGT。
【特許文献３】US 6834670MICROCHIP
【特許文献４】特許公報3128522、SII。
【特許文献５】特許公報3343168、DVE。
【特許文献６】特許公報  平４-65546、松浦。
【特許文献７】特許公報  4223041、ＮＴＴ。
【特許文献８】US 485477、Philips。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
環境発電素子例えば太陽電池や燃料電池は単一セルでは出力電圧が０．３Vから０．６Vと非常に低くその電圧を昇圧してエネルギーを2次電池に蓄積する場合、昇圧回路が０．３V以下での極低電圧領域で誤動作する問題を防止しないと2次電池例えばリチューム電池などは発火もしくは破壊して復活しなくなる危険がある。また燃料電池は過放電である電圧以下に放電すると復帰することが出来なくなるので極低電圧を検出して昇圧充電回路の誤動作を防止することは必須命題である。
【００１７】
従来の方法でも単に低い電圧を検出することは検出回路の印加電圧が高ければ可能であったが検出回路電源が０．３V以下の電源電圧を検出する電圧検出回路は実現されていなかった。従来技術の延長線上ではVTHを非常に低いトランジスタを利用しても動作点や出力の温度変動が大きく出るので実用化するには別途温度感応素子で温度変動を吸収して温度安定度を補正する必要があった。
【００１８】
本発明が解決しようとする課題は、特殊な製造工程を用いずに温度センサー無しに温度による特性変動が少ない、０．３Ｖ以下の極低電圧で確実に動作する電圧検出回路構成を実現することである。
【発明の開示】
【課題を解決するための手段】
【００１９】
上記課題を解決するため、平坦な温度係数を有する比較器と負の温度係数を有する基準電圧発生器と負の温度係数を有する電源電圧検出器とからなり、二つの負温度係数の差で負の温度係数と平坦な温度係数をＦＥＴ素子のチャンネル長を調整することによって発生する極低電圧で電源電圧検出回路を実現する。
【００２０】
本発明の一形態によれば、（ａ）太陽電池などの再生可能エネルギー源が接続される第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）とを有し、第一の電源端子と第二の電源端子と間に接続される、（ｂ）出力端子（ＦＢ）を有する非直線分圧電圧を発生する電源電圧検出器Ｕ７３と、（ｃ）出力端子（ＶＲ）を有する基準電圧発生器Ｕ７２と、（ｄ）第１の有し入力端子（ＩＰ）と第２の有し入力端子（ＩＮ）と出力端子（ＶＤＯ）を有する比較器Ｕ７１からなる極低電圧検出回路であって、
前記電源電圧検出器７３は第１型の第１ＦＥＴ素子（Ｍ１）と第１型の第２のＦＥＴ素子（Ｍ２）とからなり、第１ＦＥＴ素子（Ｍ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子は第２の電源端子（ＶＤＤ）にドレイン端子は電源電圧検出器Ｕ７１の出力端子（ＦＢ）接続され、第２ＦＥＴ素子（Ｍ２）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子は第１の電源端子（ＶＳＳ）にドレイン端子は電源電圧検出器の出力端子（ＦＢ）に接続され、電源電圧検出器Ｕ７３の出力端子（ＦＢ）電圧は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域と反比例する領域を有し前記２つの領域の間で前記出力（ＦＢ）電圧は頂点を有し該頂点の出力端子（ＦＢ）電圧は負の温度係数を有し、
前記基準電圧発生器７２は第１型の第１ＦＥＴ素子（ＮＥ１）と第１型の第２のＦＥＴ素子（ＮＤ１）とからなり、第１ＦＥＴ素子（ＮＥ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子とドレイン端子は出力端子（ＶＲ）接続され、第２ＦＥＴ素子（ＮＤ１）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子とドレイン端子は出力（ＶＲ）に接続され、出力電圧（ＶＲ）は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域とを有し出力端子（ＶＲ）電圧は負の温度係数を有し、
前記比較器Ｕ７１は第２型の第３ＦＥＴ素子（Ｐ１０）と第２型の第４のＦＥＴ素子（Ｐ１１）と第１型の第５ＦＥＴ素子（Ｎ１０）と第１型の第６のＦＥＴ素子（Ｎ１１）とからなり、第１型の第７のＦＥＴ素子（Ｎ１７）とからなり、第１型でデプレション型の第８のＦＥＴ素子（ＮＤ５）と第１型でデプレション型の第９のＦＥＴ素子（ＮＤ４）とからなり、差動増幅部を形成しているバッファー部に接続され、
ＦＥＴ素子のチャンネル長をＬ、チャンネル幅をＷとすると、
Ｐ１０とＰ１１の（Ｗ／Ｌ）＞１００
Ｎ１０とＮ１１の（Ｗ／Ｌ）＞１００
Ｐ１０とＰ１１のサイズ比ＫＰ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
Ｎ１０とＮ１１のサイズ比ＫＮ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
とすると、
ＫＰ＝１の場合ＫＮ＝０．８〜１．０１
ＫＮ＝１の場合ＫＰ＝１．０１〜１．２
であることに特徴を有するものである。
本発明の第２形態によれば、（ａ）太陽電池などの再生可能エネルギー源が接続される第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）とを有し、第一の電源端子と第二の電源端子と間に接続される、（ｂ）出力端子（ＦＢ）を有する非直線分圧電圧を発生する電源電圧検出器Ｕ７４と、（ｃ）出力端子（ＶＲ）を有する基準電圧発生器Ｕ７２と、（ｄ）第１の有し入力端子（ＩＰ）と第２の有し入力端子（ＩＮ）と出力端子（ＶＤＯ）を有する比較器Ｕ７１からなる極低電圧検出回路であって、
前記電源電圧検出器７４は第２型の第１ＦＥＴ素子（Ｐ９）と第２型の第２のＦＥＴ素子（Ｐ７）と第１型の第３のＦＥＴ素子（ＮＤ３）とからなり、第１ＦＥＴ素子（Ｐ９）のドレイン端子とゲート端子は第１の電源端子（ＶＳＳ）にソース端子と基盤端子は電源電圧検出器Ｕ７４の出力端子（ＦＢ）接続され、第２ＦＥＴ素子（Ｐ７）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子は第１の電源端子（ＶＳＳ）にドレイン端子は電源電圧検出器の出力端子（ＦＢ）に接続される、第３ＦＥＴ素子（ＮＤ３）のドレイン端子は第２の電源端子（ＶＤＤ）に接続され、ゲート端子は第２の電源端子（ＶＤＤ）にソース端子は電源電圧検出器の出力端子（ＦＢ）に接続され、電源電圧検出器Ｕ７４の出力端子（ＦＢ）電圧は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して非直線的に比例する出力端子（ＦＢ）電圧は負の温度係数を有し、
前記基準電圧発生器７２は第１型の第１ＦＥＴ素子（ＮＥ１）と第１型の第２のＦＥＴ素子（ＮＤ１）とからなり、第１ＦＥＴ素子（ＮＥ１）のソース端子は第１の電源端子（ＶＳＳ）にゲート端子とドレイン端子は出力端子（ＶＲ）接続され、第２ＦＥＴ素子（ＮＤ１）のソース端子は第２の電源端子（ＶＤＤ）に、ゲート端子とドレイン端子は出力（ＶＲ）に接続され、出力電圧（ＶＲ）は第一の電源端子（ＶＳＳ）と第二の電源端子（ＶＤＤ）との電位差に対して比例する領域とを有し出力端子（ＶＲ）電圧は負の温度係数を有し、
前記比較器Ｕ７１は第２型の第３ＦＥＴ素子（Ｐ１０）と第２型の第４のＦＥＴ素子（Ｐ１１）と第１型の第５ＦＥＴ素子（Ｎ１０）と第１型の第６のＦＥＴ素子（Ｎ１１）とからなり、第１型の第７のＦＥＴ素子（Ｎ１７）とからなり、第１型でデプレション型の第８のＦＥＴ素子（ＮＤ５）と第１型でデプレション型の第９のＦＥＴ素子（ＮＤ４）とからなり、差動増幅部を形成しているバッファー部に接続され、
ＦＥＴ素子のチャンネル長をＬ、チャンネル幅をＷとすると、
Ｐ１０とＰ１１の（Ｗ／Ｌ）＞１００
Ｎ１０とＮ１１の（Ｗ／Ｌ）＞１００
Ｐ１０とＰ１１のサイズ比ＫＰ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
Ｎ１０とＮ１１のサイズ比ＫＮ＝（Ｗ１１／Ｌ１１）／（Ｗ１０／Ｌ１０）
とすると、
ＫＰ＝１の場合ＫＮ＝０．８〜１．０１
ＫＮ＝１の場合ＫＰ＝１．０１〜１．２
であることに特徴を有するものである。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明を詳細に説明する。図面を通じて、同様な要素には同様な参照符号が付されている。
【００２２】
説明の便宜上、本発明の適用対象である従来の電圧検出回路の具体例についてまず説明する。
【００２３】
図１は従来の電源電圧検出回路の具体例を示す。
図１において、従来例に係る電源電圧検出回路はは電源端子VDD、VSSを有する。電源端子VDDとVSS間には、電源電圧と基準グランドが接続される。
ＶＳＳが基準グランドの場合にはＶＤＤは正の電位、ＶＤＤが基準グランドの場合にはＶＳＳには負の電位が供給される。
【００２４】
従来例の電源電圧検出回路は、比較器Ｕ１、分圧抵抗R1とR2、基準電圧器Ｕ２から構成される。分圧抵抗R1とR2で分圧した電圧ＦＢと基準電圧発生器Ｕ２の出力ＶＲと比較してＦＢ＞VRの時に出力ＶＤｏｕｔが変化して電源電圧検出が行われる。
【００２５】
比較回路Ｕ１のトランジスタ素子回路図は図２に例示される。ＦＥＴ素子が３段直列に構成さされるのでP型FET  Ｐ１とＰ２の閾値をＶＴｐ、Ｎ型FET  Ｎ１〜Ｎ３の閾値をＶｔｎとすると最低動作電圧はＶｔｐ＋２＊Ｖｔｎで決まるので極低電圧例えば０．２Ｖで動作させるためには、
おおむねＶｔｐ＋Ｖｔｎ＜０．２Ｖにする必要がある。
【００２６】
図４は従来例の動作波形図を示す。図４において、横軸は電源電圧を示す。４１，４２，４３は温度９０度、３０度、−２０度時のＲ１とＲ２の分圧電圧、基準電圧発生器U2の出力電圧ＶＲ、４２は検出出力電圧をそれぞれ示す。温度によって変化しないで重なり合っているので一つしか表示されない。従来の電源電圧検出回路では温度係数は平坦になるもののＦＥＴのＶＴＨを０．１５Ｖ程度まで下げても電源電圧が０．８Ｖ程度まで上昇しないと動作は困難であることが理解できる。
【００２７】
図５はシリコン単結晶太陽電池の電流電圧特性の一例を示す。横軸は発電電圧を縦軸は出力電流をそれぞれ示す。
特性曲線５０，５１、５２は温度が０度、３０度、６０度の時の発電特性を、特性曲線５３，５４、５５は温度が０度、３０度、６０度の時の発電効率特性を示す。
【００２８】
太陽電池パネルはその温度によって発電電圧と最大発電動作点が低下する。
太陽電池はＰ−Ｎダイオードなので−２ｍＶ／度で電圧が低下する。したがって検出電圧を同様な温度係数で下げてやれば発電領域を温度によらず広く確保できる。したがって単一セルの太陽電池では０．２V程度の極低電圧でマイナスの温度係数で電源電圧を検出して誤動作を防止することは非常に重要である。
また図示しないが太陽電池パネルに照射される光量が減少しても温度ほどではないが出力電圧が低下する傾向がある。
【００２９】
太陽電池パネルの出力電圧は昇圧回路の入力電圧に供給されて２次電池に充電される。昇圧回路に限らず電子回路は極低電圧では誤動作もしくは異常動作状態になることがあるので誤動作防止することが必須である。しかし極低電圧を検出しないことには誤動作防止は実現しないので、極低電圧を検出することも必須である。
【００３０】
したがって太陽電池パネルの出力と動作点が一定値以下例えば図５の例では２００ｍＶ以下で電圧検出して昇圧回路や充電制御にその状態を知らせてやる事が必須になってくる。ここに０．３Ｖ以下の極低電圧で確実に動作する極低電圧検出回路が必要であることが理解される。
【００３１】
参考文献に１，２、３にはその低電圧検出に関する具体的提案がされているが、電源電圧範囲は、文献１においては０．９〜２Ｖ、文献２においては２．５Ｖ程度、文献３においては２Ｖ程度の検出電圧が明示されている。しかし単一太陽電池セルに必要な０．３Ｖ以下の極低電圧には利用が出来ない。
【００３２】
図６は文献１の実施例の直流特性を再現したシミュレーション波形図を示し、横軸は電源電圧、縦軸は電圧を表す。
図中６０と６１は温度９０度と−２０度電源電圧検出回路の出力波形をそれぞれ示す。６２と６３は温度９０度と−２０度時の基準電圧回路の出力波形をそれぞれ示す。６４と６５は温度９０度と−２０度時の比較回路の出力波形をそれぞれ示す。１．０〜１．２Ｖで電源電圧が検出されていることがわかる。
６０と６２交点で出力ＶＤＯ６４が反転している、６１と６３交点で出力ＶＤＯ６５が反転している、ことがグラフから読み取れる。
【００３３】
図６において曲線６２と６３からも理解できるように電源電圧が０．７Ｖ以上でないと基準電圧が一定値にならない。これはＭＯＳＦＥＴに共通の特性でありソースドレイン間の電圧がある電圧以上にならないと定電流特性が現れる飽和領域にならないことによるものである。この性質はＦＥＴ素子の閾値ＶＴＨを下げても同様であり、デプレションかエンハンスメントかによっても同じであり飽和領域はソースドレイン間の電圧がある電圧以上である必要がある。したがって飽和領域を利用する従来の電圧検出回路は０．３Ｖ以下の極低電圧には適用することはＭＯＳＦＥＴの基本的物理特性から不可能であった。
【００３４】
参考文献に４，５，６においては基準電圧の温度係数を限りなく平坦に近づけるための提案がされているが、電源電圧が０．３Ｖの極低電圧では電源電圧対出力電圧も温度係数を一定には出来ないことも示されている。
参考文献に７においては極低電圧を検出して昇圧回路を制御することが記載されているが極低電圧を検出する具体的方策が明示はされていない。
【００３５】
本発明の第１の側面によれば、極低電圧で確実に電源電圧検出動作を保証しかつ温度による出力変動を平坦にもしくは負に設定することが可能な極低電源電圧検出回路が提供される。これについて、図７−図１７を参照して説明する。
【００３６】
図７は本発明の第１の実施形態に係る極低電圧検出のブロック構成図を示したもので、電源電圧検出器Ｕ７３と比較器Ｕ７１と基準電圧発生器Ｕ７２からなる。
電源電圧検出器Ｕ７３は図９に示すようにＮチャンネルエンハンスメントＭＯＳＦＥＴ（Ｍ２）とＮチャンネルデプレションＭＯＳＦＥＴ（Ｍ１）とからなる。
【００３７】
この電源電圧検出器Ｕ７３の出力特性は常に一定の電圧を出力するのでなく電源電圧が極低電圧の時に図１４の１，２，３に示すように山型の曲線を出力する。電源電圧検出器Ｕ７３は温度が上昇すると頂点の出力電圧は低下する負の温度係数を有する。基準電圧発生器Ｕ７２は従来例図３と同様な回路であるが利用する領域は一定電圧を出力する領域ではなく、負の温度係数を有する非飽和領域を利用している。図１４にそのＤＣ解析波形を示す。図１４において４，５，６は基準電圧発生器Ｕ７２の出力を示す。１と４は温度９０度、２と５は温度３０度、３と６は温度−２０度をそれぞれ示し、それぞれの交点が検出電圧として７，８，９にＶＤＯ電圧として比較器Ｕ７１から出力される。出力ＶＤＯは負の温度係数を有し電源電圧１７０ｍＶから２２０ｍＶの極低電圧で検出動作をしていることが示されている。
【００３８】
図１１は比較器のトランジスタ回路図を示す。
Ｐ１０〜Ｐ１６はＰチャンネルエンハンスメントＭＯＳＦＥＴ
Ｎ１０〜Ｎ１７はＮチャンネルエンハンスメントＭＯＳＦＥＴ
ＮＤ４とＮＤ５はＮチャンネルデプレションＭＯＳＦＥＴを示す。
【００３９】
図２の従来の比較回路ではＰ１、Ｐ２、Ｎ１、Ｎ２とＮ３から構成される差動回路部に０．３Ｖ以下の極低電圧では十分な動作電流を流すことが出来ないので、安定な動作は保証されない問題があった。本発明にかかわる比較器ではＰ１０，Ｐ１１，Ｎ１０，Ｎ１１，Ｎ１７からなる差動回路部にＮＤ４とＮＤ５が極低電圧で十分な動作電流を流すために追加されている。ＮＤ５はＮ１７が電源電圧上昇に伴うバイアス電流上昇を抑制し、ＮＤ４は極低電圧以下でもバイアス電流が確保できるように追加されている。
【００４０】
図１５に従来の比較器と本発明にかかわる比較器の動作を比較するためのＤＣ解析波形を示す。曲線７０は比較器のＩＰ入力波形、曲線７１はＩＮ入力波形、７２と７３は従来例と本発明にかかわるＶＤＯ出力電圧波形、曲線７４と７５は従来例と本発明にかかわるバイアス電流をそれぞれ示す。曲線７４のバイアス電流が十分でなく出力７２が本発明の出力７３に比べて半分以下に低下していることが読み取れる。
【００４１】
極低電圧から動作する従来例として文献８がある。差動回路の入力ＦＥＴとバイアス電流を決めるＦＥＴをデプレション型として入力がゼロ電位からでも動作するとき明示されている。図１７には文献８の差動回路を利用した比較器の回路を示す。
【００４２】
図１６は文献８の差動回路（図１７）と本発明にかかわる比較器（図１１）に含まれる差動回路のDC解析波形を示す。直線８０は入力IPに印加される基準電圧波形、直線８１は入力IPに印加される電圧波形、８２〜８３は文献８の差動回路の出力波形、８５〜８７は本発明にかかわる比較器の出力波形をそれぞれ示す。
【００４３】
曲線８５〜８７は重なっていて一つの波形に見えている。８２と８５は温度が−２０度、８３と８６は温度３０度、８４と８７は温度が９０度の時の出力波形をそれぞれ示す。従来文献８の比較器出力はオフセットがあり温度で大きく変動していることがわかる。これは入力FETがデプレッション型の為に入力範囲はゼロボルトまで広がるが動作点の温度係数が負荷FETであるＰ２０，Ｐ２１の温度係数と乖離するのでオフセットの温度係数が大きく現れる。
【００４４】
図１２のFET特性において所定のゲート入力電圧に対してドレイン電流ID１とID2の交点の左側は温度上昇でドレイン電流が増加する正の温度係数、右側は温度上昇でドレイン電流が減少するので負の温度係数を有する。別の観点から表現すると、所定のドレイン電流に対応するゲート入力電圧はドレイン電流ID１とID2の交点の左側は温度上昇でゲート電圧が減少する負の温度係数の領域、右側は温度上昇でゲート電圧が増加するので正の温度係数領域を有する。これ以降はこの表現方法に統一する。
【００４５】
図１２はN型エンハンスメントFETでゲート酸化膜厚TOX=１４ｎｍ、閾値Vth0=１５０ｍＶ、チャンネル長L=１ｕ、チャンネル幅Ｗ＝１０ｕの例であるが、デプレションでもP型でも同様の傾向を示す。図１６は文献８の差動回路（図１７）においてオフセットの温度変動が大きいのは、図１７のND20とND21正の温度係数領域、負荷MOSであるP2０とP21が負の温度係数領域で動作することによるものと理解される。
本発明にかかわる比較器の差動部は負荷MOSであるP10とP11と入力FETであるN10とN11を閾値Vth以下サブスレショルド領域の負の温度係数領域で動作させて極低電圧でもオフセットの少ない特性を実現するものである。
【００４６】
ＦＥＴ素子はサブスレショルド領域では増幅度ｇｍが低くて使用を避けるのが通例であった。本発明ではチャンネル幅Ｗを大きくして必要なｇｍを確保している。さらに図１３と図１４に見られるように比較器Ｕ７１の入力電位差は非常に小さいものである。曲線６と３の例では０ｍＶから１０ｍＶ程度しかないので、ばらつきで逆転する可能性がある。
【００４７】
この問題を回避するために本発明では電源電圧検出器Ｕ７３と基準電圧発生器Ｕ７２の電位差がなくても比較器Ｕ７１の出力が反転しないように、電源電圧検出器Ｕ７３の出力が接続されるＩＰ入力に負のオフセットを付加している。ＩＰ入力とＩＮ入力が同電位であってもＶＤＯ出力はハイレベルを出力するようにＮ１０のｇｍをＮ１１のｇｍよりも高くしてある。もしくはＰ１１のｇｍをＰ１０のｇｍよりも高くしてある。つまりＮ１１のチャンネル長をＮ１０のチャンネル長よりも大きくしてある。もしくはＰ１０のチャンネル長ＬをＰ１１のチャンネル長よりも大きくしてある。このようにして極低電圧において電圧を有効に利用する工夫をしている。
【００４８】
本発明の第２の実施形態に係る極低電圧検出のブロック構成図を図８に示す。
図８において電源電圧検出器Ｕ８３と比較器Ｕ８１と基準電圧発生器Ｕ８２からなる。電源電圧検出器Ｕ８３は図１０に示すようにＰチャンネルエンハンスメントＭＯＳＦＥＴ  Ｐ７とＮチャンネルデプレションＭＯＳＦＥＴ  ＮＤ３とＰチャンネルエンハンスメントＭＯＳＦＥＴ  Ｐ９とからなり、Ｐ９の基板端子はＶＤＤでもＶＳＳでもなく出力端子ＦＢに接続される点が通常の接続と異なる。
【００４９】
この電源電圧検出器Ｕ８３の出力特性は山型の電圧を出力するのでなく電源電圧が極低電圧の時に図１３の１１，１２，１３に示すように電源電源電圧に非直線に比例する電圧を出力する。
【００５０】
図１３において１４，１５，１６は基準電圧発生器Ｕ８２の出力を示す。図１３において１１と１４は温度９０度、１２と１５は温度３０度、１３と１６は温度−２０度をそれぞれ示し、それぞれの交点が検出電圧として１９，１８，１７にＶＤＯ出力電圧として比較器Ｕ８１から出力される。出力ＶＤＯは電源電圧２５０ｍＶの極低電圧で温度係数が平坦な検出動作をしていることが示されている。負温度係数の基準電圧発生器Ｕ８２の出力ＶＲと、負温度係数の電源電圧検出器Ｕ８３の出力電圧ＦＢを比較器に入力して温度係数が平坦な検出出力を得ている。
【００５１】
本発明の1形態によれば、０．３Ｖ以下の極低電源電圧を確実に検出することが出来その温度係数をトランジスタのサイズ比で決めることが出来るので、環境発電に用いられる発電素子から昇圧する回路の誤動作を防止する制御信号を出力することができる。
【００５２】
本発明の実施例はＮ型ＦＥＴでを示したが、同様の作用をＰ型ＦＥＴで実現できることは容易に推察される範疇である。また図８、９、１０の例示回路においてＦＥＴのチャンル長を変化させると諸特性が調整できるのでポリシリコンフューズをレーザーで切断する機能を付加することも容易に推察される範疇である。
【図面の簡単な説明】
【００５３】
【図１】従来の電源電圧検出器のブロック図を示す。
【図２】従来の電源電圧比較器の回路図を示す。
【図３】従来の基準電圧発生器の回路図を示す。
【図４】従来の電源電圧検出器動作解析波形図を示す。
【図５】太陽電池の温度による発電特性を示す。
【図６】従来例文献３の電源電圧検出器動作解析波形図を示す。
【図７】本発明の第１実施例のブロック図を示す。
【図８】本発明の第２実施例のブロック図を示す。
【図９】本発明の第１実施例にかかわる電源電圧検出器の回路図を示す。
【図１０】本発明の第２実施例にかかわる電源電圧検出器の回路図を示す。
【図１１】本発明にかかわる比較器の回路図を示す。
【図１２】Ｎ型ＦＥＴのドレイン電流と増幅度−ゲート電圧特性を示す。
【図１３】本発明の第２実施例のＤＣ動作解析波形を示す。
【図１４】本発明の第１実施例のＤＣ動作解析波形を示す。
【図１５】本発明にかかわる比較器と従来例における比較器のＤＣ動作解析波形を示す。
【図１６】本発明にかかわる比較器と文献８従来例における比較器のＤＣ動作解析波形を示す。
【図１７】文献８従来例における比較器の回路図を示す。
【符号の説明】
【００５４】
ＶＤＤ，ＶＳＳ：  入力端子
ＶＤＯもしくはＶＤｏｕｔ：出力端子
ＶＲ：基準電圧
ＦＢ：電源電圧検出出力
Ｕ１：  比較器
Ｕ２：  基準電圧発生器
Ｕ７１：  比較器
Ｕ７２：  基準電圧発生器
Ｕ７３：  電源電圧検出器
Ｕ７４：  電源電圧検出器
Ｍ１〜Ｍ１３：  ＭＯＳＦＥＴ
Ｎ１〜Ｎ２５：ＮＭＯＳエンハンスメントＦＥＴ
Ｐ１〜Ｐ２５：ＰＭＯＳエンハンスメントＦＥＴ
ＮＥ１：  ＮＭＯＳエンハンスメントＦＥＴ
ＮＤ１〜ＮＤ５：  ＮＭＯＳデプレションＦＥＴ
ＮＤ２０〜ＮＤ２４：  ＮＭＯＳデプレションＦＥＴ
Ｒ１、Ｒ２：抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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