(57)【要約】【課題】切断の誤検出を防止しつつ、レセプタクル側において高い出力レベルを実現できる通信装置を提供することができる。【解決手段】本発明は、基準電圧発生回路２、差動増幅回路５及び切断検出回路６を備えるものである。基準電圧生成回路２は出力レベル制御信号ＩＵＰ［１：０］に応じて変化する基準電圧ＶＲＳを出力する。差動増幅回路５は、入力信号を増幅し、出力レベル制御信号ＩＵＰ［１：０］に応じて電圧が変化する差動信号対である信号ＤＰ及び信号ＤＭをレセプタクルに出力する。切断検出回路６は、信号ＤＰと信号ＤＭとの間の差動振幅電圧が基準電圧ＶＲＳ以上であれば、切断検出信号ＬＯを出力する。基準電圧生成回路２は、レセプタクルが終端されている場合の差動振幅電圧よりも大きく、レセプタクルが開放されている場合の差動振幅電圧よりも小さい基準電圧を出力する。【選択図】図４
2011129042.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号に応じて変化する基準電圧を出力する基準電圧生成回路と、
入力信号を増幅し、第２の制御信号に応じて電圧が変化する差動出力信号をレセプタクルに出力する差動増幅回路と、
前記差動出力信号の差動振幅電圧が前記基準電圧以上である場合に、前記レセプタクルが開放されていると判断して切断検出信号を出力する切断検出回路と、を少なくとも備え、
前記基準電圧生成回路は、
前記レセプタクルが終端されている場合の前記差動振幅電圧よりも大きく、前記レセプタクルが開放されている場合の前記差動振幅電圧よりも小さい前記基準電圧を出力する、
通信装置。
【請求項２】
前記第１の制御信号と前記第２の制御信号とは同一の信号である、
請求項１に記載の通信装置。
【請求項３】
前記前記レセプタクルが終端されている場合の前記差動振幅電圧と、前記基準電圧と、の比率は一定に保たれる、
請求項１又は２に記載の通信装置。
【請求項４】
前記差動増幅回路は、
一定の電流を供給する第１の定電流源と、
前記第１の定電流源と並列に接続され、前記第２の制御信号によりＯＮ／ＯＦＦ制御される第２の定電流源と、を少なくとも備える、
請求項１乃至３のいずれか一項に記載の通信装置。
【請求項５】
前記基準電圧生成回路は、
第１の固定電位と第２の固定電位との間の複数の分圧電圧を生成する分圧回路と、
前記第１の制御信号に基づいて、前記複数の分圧電圧のいずれかを前記基準電圧として出力する感度選択回路と、を少なくとも備える、
請求項１乃至４のいずれか一項に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信装置に関し、特に切断検出を行う通信装置に関する。
【背景技術】
【０００２】
様々なメディア機器を相互に接続するためのインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）規格が広く用いられており、ユーザーの用途により使用するメディアに合わせて様々なセットで組み込まれている。ＵＳＢ２．０規格でのＨＳ（Ｈｉｇｈ  Ｓｐｅｅｄ）モードの送信波形については、出力端側のＮｅａｒ及び伝送路を介したレセプタクル端側のＦａｒのそれぞれで規格が定められており、これらを保証することで通信品質を確保している。
【０００３】
しかし近年では、様々な用途の機器にＵＳＢ規格が組み込まれて使用方法も多様化し、パソコンを介さずにＵＳＢ規格が組み込まれた機器同士を接続する事も多くなってきた。そのため、多様な使用環境に対応した高い通信品質の実現を目的として、レセプタクル側での送信波形をＮｅａｒ規格として保証したいというユーザーが増えている。これに伴い、組み込まれるセット内でのインターフェース通信装置からレセプタクル間の伝送路の影響による波形減衰を考慮した状況でも、Ｎｅａｒ規格として規格を保証する通信を行うことができる装置開発の要求（必要性）が高まってきた。
【０００４】
ここで、ＵＳＢ規格について説明する。ＵＳＢは二線式の通信バスであり、ＵＳＢ２．０規格は、Ｈｉｇｈ  Ｓｐｅｅｄ（ＨＳ）、Ｆｕｌｌ  Ｓｐｅｅｄ（ＦＳ）、Ｌｏｗ  Ｓｐｅｅｄ（ＬＳ）の３種類の転送モードをサポートした通信規格である（非特許文献１）。ＵＳＢ２．０規格では、ＨＳ通信時における送信波形を出力するＨＳ送信回路、受信信号の強度を検出するスケルチ検出回路及び対向デバイスが開放されたことを検出するディスコネクト検出回路を有する仕様となっている。その検出感度は、出力レベル３６０ｍＶ〜４４０ｍＶに対し、スケルチが１００ｍＶ〜１５０ｍＶ、ディスコネクトが５２５ｍＶ〜６２５ｍＶと定められている。
【０００５】
図７は、ＵＳＢ２．０規格のＨＳモードにおける送信側機器と受信側機器と間の接続を示す図である。差動信号対である信号ＤＰ及び信号ＤＭは、送信側機器及び受信側機器で、それぞれ４５Ωで終端する。ＨＳ送信回路は、この送信側と受信側の合成抵抗２２．５Ωで、ほぼ４００ｍＶの差動信号振幅となるような電流を駆動するように定められている。また、受信側機器が取り外された場合は、差動信号振幅はほぼ２倍の８００ｍＶとなる。この差動振幅レベルを検出して機器が取り外されたかどうかを判断するのが、ディスコネクト検出（切断検出）である。ディスコネクト検出回路７０は、ＨＳ送信回路の出力側で信号ＤＰ及び信号ＤＭの差動信号振幅を検出し、その大きさから取り外しの有無を判断する。
【０００６】
図８は、ＵＳＢ２．０規格のＨＳモードにおいてＳＯＦ（Start of Flame）パケットを送信した際の一般的な波形を示す図である。図８では、横軸が時間（ｔｉｍｅ）を表し、縦軸は差動増幅された電圧のレベル（ｌｅｖｅｌ）を表す。パケットは、５５〜１１５ｎｓｅｃでのＳＹＮＣパターンと１７５〜２５５ｎｓｅｃでのＥＯＰ（End of Packet）パターンを含む。このように、増幅器の周波数特性により、ＳＹＮＣパターンのように最小反転期間（周波数２４０ＭＨｚ）とＥＯＰパターンのような反転なし期間（周波数６ＭＨｚ）とでは、差動振幅レベルは大きく異なる。そのため、ＵＳＢ２．０規格では振幅が安定するＥＯＰパターン期間でディスコネクト検出を行うよう定められている。
【０００７】
図９は、特許文献１に開示されたＵＳＢ２．０規格におけるディスコネクト検出回路２００の回路図である。ディスコネクト検出回路２００では、信号ＤＰと信号ＤＭとの電圧差は第１の差動増幅器２１ａで増幅され、減算器２２ａに出力される。信号ＤＭと信号ＤＰとの電圧差は第２の差動増幅器２１ｂで増幅され、減算器２２ｂに出力される。ＤＡコンバータ２６は、入力データ（設定値ＤＡＣ  Ｄａｔａ）に基づいてリファレンス電圧を出力する。リファレンス電圧は、差動増幅器２１ａ及び差動増幅器２１ｂと同じ特性を有する第３の差動増幅器２１ｃ（いわゆるレプリカと称される手法で作られた回路）で増幅され、減算器２２ａ及び減算器２２ｂに出力される。減算器２２ａは、差動増幅器２１ａの出力から差動増幅器２１ｃの出力を減算して、ゼロクロスコンパレータ２３ａに出力する。減算器２２ｂは、差動増幅器２１ｂの出力から差動増幅器２１ｃの出力を減算して、ゼロクロスコンパレータ２３ｂに出力する。ゼロクロスコンパレータ２３ａ及びゼロクロスコンパレータ２３ｂの出力は、ＯＲ回路２４でＯＲ演算された後、ラッチタイミング信号ＬＴに応じてラッチ２５によりラッチされ、切断検出信号ＬＯとして出力される。ラッチタイミング信号ＬＴは、ＳＯＦパケットのＥＯＰ期間終了時に出力される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−６５２３５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０  ｐｐ１１９−１９４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＵＳＢ２．０規格に準拠した通常の通信装置の出力端でＵＳＢ規格（Ｎｅａｒ規格）に準拠するような出力波形を有する信号であっても、出力端から複数のケーブル等を介してレセプタクルに伝送されることにより、信号は減衰してしまう。その結果、レセプタクル側における波形は鈍り、ＵＳＢ規格（Ｎｅａｒ規格）を満たすことができなくなってしまう。
【００１１】
レセプタクル側においてＵＳＢ規格（Ｎｅａｒ規格）を満たすためには、通信装置の出力レベルを上げるなどの対策が考えられる。しかし、通信装置の装置出力レベルを上げて、出力レベルがディスコネクト検出の規格（５２５ｍＶ）を超えてしまうと、実際には接続状態にある場合でも、通常のディスコネクト回路では切断が検出されてしまう。つまり、装置出力レベルをディスコネクト検出の規格以上に上げると、誤って切断が検出され、適切な通信を行うことができなくなってしまう。
【課題を解決するための手段】
【００１２】
本発明の一態様である通信装置は、第１の制御信号に応じて変化する基準電圧を出力する基準電圧生成回路と、入力信号を増幅し、第２の制御信号に応じて電圧が変化する差動出力信号をレセプタクルに出力する差動増幅回路と、前記差動出力信号の差動振幅電圧が前記基準電圧以上である場合に、前記レセプタクルが開放されていると判断して切断検出信号を出力する切断検出回路と、を少なくとも備え、前記基準電圧生成回路は、前記レセプタクルが終端されている場合の前記差動振幅電圧よりも大きく、前記レセプタクルが開放されている場合の前記差動振幅電圧よりも小さい前記基準電圧を出力するものである。
【００１３】
上述の本発明の一態様である通信装置では、前記第１の制御信号及び前記第２の制御信号により、レセプタクルが終端されている場合の前記基準電圧は前記差動振幅電圧よりも大きくなるように維持される。これにより、前記レセプタクルにおける出力レベル（前記差動振幅電圧）を上昇させても、誤って前記切断検出信号が出力されることがない。
【発明の効果】
【００１４】
本発明によれば、切断の誤検出を防止しつつ、レセプタクル側において高い出力レベルを実現できる通信装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】ＵＳＢ２．０規格に準拠したディスコネクト検出回路に一般的なＨＳ送信回路を付加した通信装置の一例を示す回路図である。
【図２Ａ】対向するデバイス側が終端されている場合のディスコネクト検出回路の動作を示す図である。
【図２Ｂ】対向するデバイス側が開放されている場合のディスコネクト検出回路の動作を示す図である。
【図３】ＵＳＢ２．０規格におけるＵＳＢ２．０出力端とＵＳＢ２．０レセプタクルとの間の接続とその送信波形を示す図である。
【図４】実施の形態１にかかる通信装置１００の回路図である。
【図５】レセプタクル側が終端されている場合の通信装置１００における出力レベル制御信号ＩＵＰ［１：０］に対する出力レベルＶＯＵＴ及び基準電圧ＶＲＳの関係を示す図である。
【図６】レセプタクル側が終端されている場合に出力レベル制御信号ＩＵＰ［１：０］の上位ビットＩＵＰ１のみで基準電圧ＶＲＳを制御する場合の通信装置１００における出力レベル制御信号ＩＵＰ［１：０］に対する出力レベルＶＯＵＴ及び基準電圧ＶＲＳの関係を示す図である。
【図７】ＵＳＢ２．０規格のＨＳモードにおける送信側機器と受信側機器と間の接続を示す図である。
【図８】ＵＳＢ２．０規格のＨＳモードにおいてＳＯＦパケットを送信した際の一般的な波形を示す図である。
【図９】特許文献１に開示されたＵＳＢ２．０規格におけるディスコネクト検出回路２００の回路図である。
【発明を実施するための形態】
【００１６】
まず、本発明を理解するための前提として、ＵＳＢ２．０規格に準拠した通常の通信装置の出力端における出力レベルがＮｅａｒ規格に準拠していても、レセプタクル側における出力レベルが低下してしまうメカニズムについて説明する。ここでは、発明者が例示する図１の回路図に示す通信装置を用いて説明する。図１は、ＵＳＢ２．０規格に準拠したディスコネクト検出回路に一般的なＨＳ送信回路を付加した通信装置の一例である通信装置３００の回路図である。通信装置３００では、ＨＳ送信回路３０の出力と、例えば図９に示すディスコネクト検出回路２００の入力と、がワイヤード接続される。
【００１７】
ＨＳ送信回路３０は、ＨＳ出力段３１及び出力段駆動回路３４で構成される。ＨＳ出力段３１は、定電流回路３２及び差動出力回路３３で構成される。定電流回路３２は、ＰｃｈトランジスタＭＰ３３及びＰｃｈトランジスタＭＰ３４で構成されるカレントミラー回路である。ＰｃｈトランジスタＭＰ３３及びＰｃｈトランジスタＭＰ３４のソースは装置電源ＶＤＤと接続される。ＰｃｈトランジスタＭＰ３３のドレインはＰｃｈトランジスタＭＰ３３及びＰｃｈトランジスタＭＰ３４のゲートに接続され、ＰｃｈトランジスタＭＰ３４のドレインは差動出力回路３３を構成するＰｃｈトランジスタＭＰ３１及びＰｃｈトランジスタＭＰ３２のソースに電流を供給する。
【００１８】
差動出力回路３３は、ＰｃｈトランジスタＭＰ３１のドレインから信号ＤＭを出力し、ＰｃｈトランジスタＭＰ３２のドレインから信号ＤＰを出力する。出力段駆動回路３４は、データの入力信号を差動出力回路３３に出力する回路であり、２つの出力は、それぞれ差動出力回路３３のＰｃｈトランジスタＭＰ３１及びＰｃｈトランジスタＭＰ３２のゲートと接続される。
【００１９】
終端抵抗部３５は、抵抗ＲＳ３１及びＲＳ３２で構成される。信号ＤＰは抵抗ＲＳ３２でプルダウンされ、信号ＤＭは抵抗ＲＳ３１でプルダウンされる。これにより、出力レベル（信号ＤＰと信号ＤＭとの間の差動振幅電圧）は定電流回路３２の電流値と終端抵抗部３５とにより決定される。
【００２０】
図２Ａは、対向するデバイス側が終端されている場合のディスコネクト検出回路の動作を示す図である。図２Ｂは、対向するデバイス側が開放されている場合のディスコネクト検出回路の動作を示す図である。図９に示すディスコネクト検出回路２００を例とすると、信号ＤＡＴＡは信号ＤＰと信号ＤＭとの間の差動振幅電圧、信号ＣＯはＯＲ回路２４の出力、ラッチタイミング信号ＬＴはラッチ２５のラッチ信号、切断検出信号ＬＯはラッチ２５の出力である。
【００２１】
ＵＳＢ２．０規格は、図２Ａに示すように、信号ＤＡＴＡとしてＳＯＦパケット（図２Ａの区間Ｉ）を送信し、そのうちのＥＯＰ区間（図２Ａの区間Ｊ）にてディスコネクトを検出する仕様となっている。対向するデバイス側が終端されている状態（接続状態）である場合には、図２Ａに示すように、信号ＣＯはロウ固定となり、切断検出信号ＬＯのまま維持される。しかし、対向するデバイス側が開放されている状態（切断状態）である場合には、図２Ｂに示すように、ＵＳＢ２．０レセプタクル側でインピーダンスのミスマッチが起こり、ＵＳＢ２．０出力端で反射波がＳＯＦと重なる。そのため、差動増幅器２１ａ及び差動増幅器２１ｂで増幅された信号ＤＡＴＡ、つまり信号ＤＰと信号ＤＭとの電位差が、差動増幅器２１ｃで増幅されたリファレンス電圧を上回り、ゼロクロスコンパレータ２３ａ及びゼロクロスコンパレータ２３ｂで比較される。よって、信号ＤＡＴＡが反射波と重なる区間（図２Ｂの区間Ｋ）では信号ＣＯは変化し、ラッチタイミング信号ＬＴがロウからハイに変化したタイミングで切断検出信号ＬＯはロウからハイに変化する。前述のようにディスコネクト検出は、出力端での送信波形の出力レベルの大きさで切断を検出する。
【００２２】
図３は、ＵＳＢ２．０規格におけるＵＳＢ２．０出力端とＵＳＢ２．０レセプタクルとの間の接続とその送信波形を示す図である。ボード４０１には、ＵＳＢ２．０装置４１１及びコネクタ４１２が搭載されている。ＵＳＢ２．０装置４１１とコネクタ４１２とは、配線４１３及び配線４１４で接続されている。コネクタ４１２の手前が、ＵＳＢ２．０出力端４１５となる。ボード４０２には、コネクタ４２１及びＵＳＢ２．０レセプタクル４２２が搭載されている。コネクタ４２１とＵＳＢ２．０レセプタクル４２２とは、配線４２３及び配線４２４で接続されている。ボード４０１のコネクタ４１２とボード４０２のコネクタ４２１とは、ケーブル４０３及びケーブル４０４で接続される。
【００２３】
波形Ｗ１はＵＳＢ２．０出力端４１５での送信波形であり、波形Ｗ２はＵＳＢ２．０レセプタクル４２２での送信波形である。各々の波形を示す図の横軸は時間（ｔｉｍｅ）であり、縦軸は信号ＤＰと信号ＤＭとの間の差動出力電圧のレベル（ｌｅｖｅｌ）である。また、ＵＳＢ２．０規格を破線で示している。
【００２４】
ＵＳＢ２．０出力端４１５は、コネクタ４１２、ケーブル４０３、ケーブル４０４、コネクタ４２１、配線４２３及び配線４２４を介して、ＵＳＢ２．０レセプタクル４２２と接続されている。そのため、送信波形は減衰し、ＵＳＢ２．０レセプタクル４２２側での出力レベルが低下する。よって、波形Ｗ１がＵＳＢ２．０出力端４１５側でＮｅａｒ規格に準拠していても、波形Ｗ２はＵＳＢ２．０レセプタクル４２２側においてＮｅａｒ規格を満たすことができない。
【００２５】
更に、ＵＳＢ２．０出力端４１５とＵＳＢ２．０レセプタクル４２２との間に配置されるコネクタ、ケーブル、ボード等の種類または設置数は使用されるメディアによって異なる。よって、ＵＳＢ２．０レセプタクル側においてＮｅａｒ規格を満たすことができる装置を、各メディア機器で組まれる多種多様な伝送路の状況ごとに開発することは困難である。
【００２６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図４は、実施の形態１にかかる通信装置１００の回路図である。通信装置１００は、図４に示すように、反転回路部１、基準電圧生成回路２、差動増幅回路５、切断検出回路６により構成される。
【００２７】
通信装置１００には、出力レベル制御信号ＩＵＰ［１：０］が入力される。出力レベル制御信号ＩＵＰ［１：０］は、基準電圧生成回路２と差動増幅回路５を制御するための信号であり、上位ビットＩＵＰ１及び下位ビットＩＵＰ０からなる２ビットの信号である。
【００２８】
反転回路部１は、出力レベル制御信号ＩＵＰ［１：０］と差動増幅回路５との間に接続され、出力レベル制御信号ＩＵＰ［１：０］の反転信号を差動増幅回路５に出力する。反転回路部１は、インバータＩＮＶ１及びインバータＩＮＶ２により構成される。インバータＩＮＶ１は上位ビットＩＵＰ１の反転信号を、インバータＩＮＶ２は下位ビットＩＵＰ０の反転信号を差動増幅回路５に出力する。
【００２９】
基準電圧生成回路２は、分圧回路３及び感度選択回路４により構成される。分圧回路３は、電圧ＶＲ０とグランド電位との間に直列接続された抵抗Ｒ１〜Ｒｎにより電圧ＶＲ０を分圧して、電圧ＶＲ１〜ＶＲ（ｎ−１）を生成する。感度選択回路４は、出力レベル制御信号ＩＵＰ［１：０］に基づいて、分圧回路３から供給される電圧ＶＲ１〜ＶＲ４からいずれかの電圧を選択し、基準電圧ＶＲＳとして切断検出回路６へ供給する回路である。  感度選択回路４は、インバータＩＮＶ３、インバータＩＮＶ４、２ＡＮＤ回路である論理回路ＡＮＤ１〜ＡＮＤ４及びＮｃｈトランジスタＭＮ１〜ＭＮ４により構成される。
【００３０】
インバータＩＮＶ３には下位ビットＩＵＰ０が入力され、インバータＩＮＶ４には上位ビットＩＵＰ１が入力される。論理回路ＡＮＤ１の入力は、インバータＩＮＶ３の出力（下位ビットＩＵＰ０の反転信号）及びインバータＩＮＶ４の出力（上位ビットＩＵＰ１の反転信号）と接続される。論理回路ＡＮＤ２の入力は、下位ビットＩＵＰ０及びインバータＩＮＶ４の出力（上位ビットＩＵＰ１の反転信号）と接続される。論理回路ＡＮＤ３の入力は、インバータＩＮＶ３の出力（下位ビットＩＵＰ０の反転信号）及び上位ビットＩＵＰ１と接続される。論理回路ＡＮＤ４の入力は、下位ビットＩＵＰ０及び上位ビットＩＵＰ１と接続される。論理回路ＡＮＤ１〜４の出力は、それぞれＮｃｈトランジスタＭＮ１〜ＭＮ４のゲートと接続される。ＮｃｈトランジスタＭＮ１〜ＭＮ４のソースはそれぞれ電圧ＶＲ４〜ＶＲ１と接続され、ドレインは切断検出回路６と接続される。
【００３１】
差動増幅回路５は、ＨＳ出力段５１、出力段駆動回路５５及び終端抵抗部５６で構成され、出力段駆動回路５５から入力される信号を増幅して、差動信号対である信号ＤＰ及び信号ＤＭを出力する。ＨＳ出力段５１は、定電流回路５２、定電流可変調整部５３及び差動出力回路５４で構成される。差動増幅回路５の出力と切断検出回路６の入力とは、ワイヤード接続される。なお、ＨＳ出力段５１及び出力段駆動回路５５は、ＨＳ送信回路を構成する。
【００３２】
定電流回路５２は、ＰｃｈトランジスタＭＰ３及びＰｃｈトランジスタＭＰ４からなるカレントミラーで構成され、差動出力回路５４に電流を供給する。ＰｃｈトランジスタＭＰ３及びＰｃｈトランジスタＭＰ４のソースは装置電源ＶＤＤと接続される。ＰｃｈトランジスタＭＰ３のドレインは、ＰｃｈトランジスタＭＰ３及びＰｃｈトランジスタＭＰ４のゲートと接続される。ＰｃｈトランジスタＭＰ４のドレインは、定電流可変調整部５３のＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６のドレインと接続される。
【００３３】
定電流可変調整部５３は、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６により構成され、反転回路部１を介して入力される信号（出力レベル制御信号ＩＵＰ［１：０］の反転信号）に応じて、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６の動作を切り替え、差動出力回路５４に供給する定電流を調整する回路である。ＰｃｈトランジスタＭＰ５のゲートは反転回路部１のインバータＩＮＶ２の出力（下位ビットＩＵＰ０の反転信号）と接続され、ＰｃｈトランジスタＭＰ６のゲートは反転回路部１のインバータＩＮＶ１の出力（上位ビットＩＵＰ１の反転信号）と接続される。ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６のソースは装置電源ＶＤＤと接続される。
【００３４】
すなわち、定電流回路５２は定電流源（第１の電流源）として機能する。また、定電流可変調整部５３は、定電流回路５２から供給される電流に、出力レベル信号ＩＵＰ［１：０］により制御される一定の値の電流を加算する定電流源（第２の電流源）として機能する。
【００３５】
差動出力回路５４は、ＰｃｈトランジスタＭＰ１及びＰｃｈトランジスタＭＰ２により構成され、信号ＤＰ及び信号ＤＭを出力する。ＰｃｈトランジスタＭＰ１及びＰｃｈトランジスタＭＰ２のソースは、定電流回路５２のＰｃｈトランジスタＭＰ４、定電流可変調整部５３のＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６のドレインと接続される。ＰｃｈトランジスタＭＰ１のドレインは信号ＤＭを出力し、ＰｃｈトランジスタＭＰ２のドレインは信号ＤＰを出力する。ＰｃｈトランジスタＭＰ１及びＰｃｈトランジスタＭＰ２のゲートは、それぞれ出力段駆動回路５５と接続される。
【００３６】
出力段駆動回路５５は、データの入力信号を差動出力回路５４に出力する回路であり、２つの出力は差動出力回路５４のＰｃｈトランジスタＭＰ１及びＰｃｈトランジスタＭＰ２のゲートとそれぞれ接続される。
【００３７】
終端抵抗部５６は、抵抗ＲＳ１及びＲＳ２で構成される。信号ＤＰは抵抗ＲＳ２によりプルダウンされ、信号ＤＭは抵抗ＲＳ１によりプルダウンされる。これにより、信号ＤＰ及び信号ＤＭの出力レベルは、定電流回路５２及び定電流可変調整部５３からの電流値と、終端抵抗部５６と、により決定される。
【００３８】
切断検出回路６は、コンパレータ６１及びＤフリップフロップ（以下、ＤＦＦ）回路６２で構成される。コンパレータ６１は、信号ＤＰ及び信号ＤＭに入力されるデータの差動信号振幅を比較する回路である。コンパレータ６１の４入力は、それぞれ信号ＤＰ、信号ＤＭ、感度選択回路４から供給される基準電圧ＶＲＳ及び分圧回路３から供給されるグランド電位ＶＧと接続される。コンパレータ６１の出力である信号ＣＯがＤＦＦ回路６２のデータ入力に入力される。ＤＦＦ回路６２は、信号ＣＯをラッチタイミング信号ＬＴによりラッチし、切断検出信号ＬＯを出力する。
【００３９】
次に、通信装置１００の動作について説明する。通信装置１００は、差動出力回路５４に供給する定電流の変化量に応じて、切断検出回路６に供給する基準電圧ＶＲＳを連動して切り替え、出力レベルと切断検出感度とを常に一定の比率に維持する。
【００４０】
定電流可変調整部５３の電流量と基準電圧ＶＲＳの選択は、出力レベル制御信号ＩＵＰ［１：０］の上位ビットＩＵＰ１及び下位ビットＩＵＰ０の設定により行う。尚、出力レベル制御信号ＩＵＰ［１：０］はユーザー（システム設計者）が通信装置のセットに応じて設定を行うことができる。
【００４１】
例えば、出力レベル制御信号ＩＵＰ［１：０］を００と設定した場合には、インバータＩＮＶ１及びインバータＩＮＶ２で反転され、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６のゲートには、それぞれハイが入力される。よって、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６はオフ状態となり、差動出力回路５４には定常的に動作しているＰｃｈトランジスタＭＰ４からの電流のみが供給される。同時に、感度選択回路４では、論理回路ＡＮＤ１のみ２入力がハイとなる。従って、論理回路ＡＮＤ１の出力はハイ、論理回路ＡＮＤ２〜ＡＮＤ４の出力はロウとなる。これにより、ＮｃｈトランジスタＭＮ１がオン状態、ＮｃｈトランジスタＭＮ２〜ＭＮ４がオフ状態となり、電圧ＶＲ４が基準電圧ＶＲＳとして選択される。
【００４２】
出力レベル制御信号ＩＵＰ［１：０］を０１と設定した場合には、ＰｃｈトランジスタＭＰ５のゲートにはロウが入力され、ＰｃｈトランジスタＭＰ５はオン状態となる。一方、ＰｃｈトランジスタＭＰ６のゲートにはハイが入力され、ＰｃｈトランジスタＭＰ６はオフ状態となる。よって、差動出力回路５４にはＰｃｈトランジスタＭＰ４からの電流に加え、ＰｃｈトランジスタＭＰ５からの電流も供給される。同時に、感度選択回路４では、論理回路ＡＮＤ２のみ２入力がハイとなる。従って、論理回路ＡＮＤ２の出力はハイ、論理回路ＡＮＤ１、ＡＮＤ３及びＡＮＤ４の出力はロウとなる。これにより、ＮｃｈトランジスタＭＮ２のみがオン状態、ＮｃｈトランジスタＭＮ１、ＭＮ３及びＭＮ４がオフ状態となり、電圧ＶＲ４よりも一段階高い電圧ＶＲ３が基準電圧ＶＲＳとして選択される。
【００４３】
出力レベル制御信号ＩＵＰ［１：０］を１０と設定した場合には、ＰｃｈトランジスタＭＰ５のゲートにはハイが入力され、ＰｃｈトランジスタＭＰ５はオフ状態となる。一方、ＰｃｈトランジスタＭＰ６のゲートにはロウが入力され、ＰｃｈトランジスタＭＰ６はオン状態となる。よって、差動出力回路５４にはＰｃｈトランジスタＭＰ４からの電流に加え、ＰｃｈトランジスタＭＰ６からの電流も供給される。同時に、感度選択回路４では、論理回路ＡＮＤ３のみ２入力がハイとなる。従って、論理回路ＡＮＤ３の出力はハイ、論理回路ＡＮＤ１、ＡＮＤ２及びＡＮＤ４の出力はロウとなる。これにより、ＮｃｈトランジスタＭＮ３のみがオン状態、ＮｃｈトランジスタＭＮ１、ＭＮ２及びＭＮ４がオフ状態となり、電圧ＶＲ３よりも一段階高い電圧ＶＲ２が基準電圧ＶＲＳとして選択される。
【００４４】
出力レベル制御信号ＩＵＰ［１：０］を１１と設定した場合には、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６のゲートには、それぞれロウが入力される。よって、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６はオン状態となり、差動出力回路５４にはＰｃｈトランジスタＭＰ４からの電流に加え、ＰｃｈトランジスタＭＰ５及びＰｃｈトランジスタＭＰ６からの電流も供給される。同時に、感度選択回路４では、論理回路ＡＮＤ４のみ２入力がハイとなる。従って、論理回路ＡＮＤ４の出力はハイ、論理回路ＡＮＤ１〜ＡＮＤ３の出力はロウとなる。これにより、ＮｃｈトランジスタＭＮ４がオン状態、ＮｃｈトランジスタＭＮ１〜ＭＮ３がオフ状態となり、電圧ＶＲ２よりも一段階高い電圧ＶＲ１が基準電圧ＶＲＳとして選択される。
【００４５】
図５は、レセプタクル側が終端されている場合の通信装置１００における出力レベル制御信号ＩＵＰ［１：０］に対する出力レベルＶＯＵＴ及び基準電圧ＶＲＳの関係を示す図である。図５の横軸は出力レベル制御信号ＩＵＰ［１：０］の設定を表し、縦軸は各設定に対する出力レベルＶＯＵＴ及び基準電圧ＶＲＳの電圧のレベルを表している。出力レベル制御信号ＩＵＰ［１：０］を００と設定した場合には、通信装置１００は既知の通信装置と同様の動作をする。このときの差動出力回路５４の出力レベル（差動信号対である信号ＤＰ及び信号ＤＭ）は４００ｍＶ、基準電圧ＶＲＳは５７５ｍＶとする。出力レベル制御信号ＩＵＰ［１：０］の設定を０１、１０、１１と変化させると、通信装置１００は、図２に示すように、出力レベルＶＯＵＴを上昇させることができるとともに、出力レベルＶＯＵＴの上昇に応じた一定の比率で基準電圧ＶＲＳも上昇させることができる。そのため、出力レベルＶＯＵＴが基準電圧ＶＲＳに達することは無いので、切断の誤検出を好適に防止することができる。
【００４６】
また、ＰｃｈトランジスタＭＰ５のゲート幅を、ＰｃｈトランジスタＭＰ６のゲート幅の半分とすることにより、ＰｃｈトランジスタＭＰ５から供給する電流量をＰｃｈトランジスタＭＰ６から供給する電流の半分とすることができる。これにより、出力レベル制御信号ＩＵＰ［１：０］の設定を変化させるに連れて、差動出力回路５４に供給される定電流量を同一の割合で増加させ、図５に示す動作を実現することができる。
【００４７】
よって、本構成によれば、出力レベル制御信号ＩＵＰ［１：０］により、レセプタクルが終端されている場合の基準電圧ＶＲＳは出力レベルＶＯＵＴよりも大きくなるように維持される。これにより、レセプタクルにおける出力レベルを上昇させても、誤って切断検出信号ＬＯが出力されることがない。従って、本構成によれば、切断の誤検出を防止しつつ、レセプタクル側において高い出力レベルを実現できる通信装置を提供することができる。
【００４８】
その他の実施の形態  
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、基準電圧生成回路と差動増幅回路とに入力される出力レベル制御信号は、同一でなくともよい。具体的には、例えば、基準電圧生成回路に出力レベル制御信号ＩＵＰ［１：０］の上位ビットＩＵＰ１のみを入力して基準電圧を生成してもよい。これにより、下位ビットＩＵＰ０が入力されるインバータや論理回路の数を削減し、感度選択回路の規模を縮小することが可能となる。図６は、レセプタクル側が終端されている場合に、出力レベル制御信号ＩＵＰ［１：０］の上位ビットＩＵＰ１のみで基準電圧ＶＲＳを制御する場合の通信装置１００における出力レベル制御信号ＩＵＰ［１：０］に対する出力レベルＶＯＵＴ及び基準電圧ＶＲＳの関係を示す図である。この場合、図６に示すように、基準電圧ＶＲＳの可変段階数は少なくなるものの、図５の場合と同じく、基準電圧ＶＲＳを出力レベルＶＯＵＴよりも大きく維持することができる。
【００４９】
また、上述の反転回路部１、基準電圧生成回路２及び差動増幅回路５の構成はあくまで一例であり、同様の機能を実現できるならば他の回路構成でも、本発明の動作を実現できることは言うまでもない。
【００５０】
また、本構成では、出力レベル制御信号は２ビットの制御信号であったが、必要に応じてビット数を増減させて可変段階数とし、適宜回路構成を変更することで可変の割合も調整することが可能である。
【００５１】
さらに、スケルチ検出についても、基準電圧生成回路と差動増幅回路とを制御信号で制御することにより、差動増幅回路の電流値の変化（差動増幅電圧の変化）に応じて、スケルチ検出感度（基準電圧）を連動して変化させることが可能である。出力レベルの設定は、ＵＳＢ２．０出力端からＵＳＢ２．０レセプタクルまでの減衰量に合わせてユーザーが設定できるため、入力レベル（スケルチ）もＵＳＢ２．０レセプタクルからＵＳＢ２．０出力端の間で出力レベルと同様に減衰すると考えられる。よって、出力レベルの電流変化量に応じて、一定の比率でスケルチ検出感度を高く設定することにより、見かけ上の感度は一定となる。従って、通信装置からの送信波形の減衰量を保証するのみならず、対向デバイスからＵＳＢ２．０規格を満たしたレベルの入力波形を受信し、正しくスケルチを検出できる効果を得ることができる。
【符号の説明】
【００５２】
１  反転回路部
２  基準電圧生成回路
３  分圧回路
４  感度選択回路
５  差動増幅回路
６  切断検出回路
２１ａ、２１ｂ、２１ｃ  差動増幅器
２２ａ、２２ｂ  減算器
２３ａ、２３ｂ  ゼロクロスコンパレータ
２４  ＯＲ回路
２５  ラッチ
２６  ＤＡコンバータ
３０  ＨＳ送信回路
３１  ＨＳ出力段
３２  定電流回路
３３  差動出力回路
３４  出力段駆動回路
３５  終端抵抗部
５１  ＨＳ出力段
５２  定電流回路
５３  定電流可変調整部
５４  差動出力回路
５５  出力段駆動回路
５６  終端抵抗部
６１  コンパレータ
６２  ＤＦＦ回路
７０  ディスコネクト検出回路
１００、３００  通信装置
２００  ディスコネクト検出回路
４０１、４０２  ボード
４０３、４０４  ケーブル
４１１    ＵＳＢ２．０装置
４１２、４２１  コネクタ
４１３、４１４、４２３、４２４  配線
４１５  ＵＳＢ２．０出力端
４２２  ＵＳＢ２．０レセプタクル
ＡＮＤ１〜ＡＮＤ４  論理回路
ＣＯ、ＤＡＴＡ  信号
ＤＰ、ＤＭ  信号
ＩＮＶ１〜ＩＮＶ４  インバータ
Ｉ、Ｊ、Ｋ  区間
ＩＵＰ［１：０］  出力レベル制御信号
ＩＵＰ０  下位ビット
ＩＵＰ１  上位ビット
ＬＯ    切断検出信号
ＬＴ  ラッチタイミング信号
ＭＮ１〜ＭＮ４  Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ６、ＭＰ３１〜ＭＰ３４  Ｐｃｈトランジスタ
ＶＯＵＴ  出力レベル
Ｒ１〜Ｒｎ、ＲＳ１、ＲＳ２、ＲＳ３１、ＲＳ３２  抵抗
ＶＤＤ  装置電源
ＶＧ  グランド電位
ＶＲ０〜ＶＲ４、ＶＲ（ｎ−１）  電圧
ＶＲＳ  基準電圧
Ｗ１、Ｗ２  波形
【図１】
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【図２Ａ】
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【図２Ｂ】
2011129042.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2011129042.tif 000009
【図７】
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【図８】
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【図９】
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