(57)【要約】【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること【解決手段】逓倍ＰＬＬ１０７は、基準クロックを逓倍して出力する。ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路１０８は、ＤＬＬ２１１が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第１の遅延回路１０２は、遅延制御信号演算回路１０８が生成した遅延制御信号に基づいて、入力信号を遅延させる。【選択図】図１
2011035751.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを逓倍して出力する逓倍ＰＬＬ（Phase Lock Loop）と、
前記逓倍ＰＬＬから出力されたクロックと同位相となるように、前記逓倍ＰＬＬから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するＤＬＬ（Delay Locked Loop）と、
前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、
前記遅延制御信号に基づいて、入力信号を遅延させる第１の遅延回路と、を備える遅延ロックループ回路。
【請求項２】
前記ＤＬＬは、前記逓倍ＰＬＬから出力されたクロックを所定周期分だけ遅延させる第２の遅延回路を備え、
前記第１の遅延回路及び前記第２の遅延回路は、実質的に同一の１又は複数の遅延素子を備えることを特徴とする請求項１に記載の遅延ロックループ回路。
【請求項３】
前記ＤＬＬ（Delay Locked Loop）は、
前記逓倍ＰＬＬから出力されたクロックの位相と、前記逓倍ＰＬＬから出力されたクロックを遅延させたクロックの位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて遅延信号を生成する遅延制御回路と、を備える請求項１または請求項２に記載の遅延ロックループ回路。
【請求項４】
前記第１の遅延回路は、前記第２の遅延回路と実質同一の回路を備え、
前記遅延制御信号演算回路は、前記第１の遅延回路に前記遅延制御信号を入力するとともに、前記ＤＬＬに前記遅延制御信号を入力することにより、前記第１の遅延回路と、前記第２の遅延回路と、を制御することを特徴とする請求項２または請求項３に記載の遅延ロックループ回路。
【請求項５】
選択信号に基づいて、前記逓倍ＰＬＬから出力されたクロックと、前記基準クロックのいずれか一方を選択して前記ＤＬＬに出力する第１の選択手段と、
前記選択信号に基づいて、前記遅延信号及び前記遅延制御信号のいずれか一方を選択して前記第１の遅延回路に出力する第２の選択手段と、を備え、
前記ＤＬＬは、前記第１の選択手段が出力した信号と同位相となるように、前記第１の選択手段が出力した信号に所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ前記遅延信号を生成し、
前記第１の遅延回路は、前記第２の選択手段が出力した信号に基づいて、入力信号を遅延させる、請求項１から請求項４のいずれか一に記載の遅延ロックループ回路。
【請求項６】
前記ＤＬＬによるクロックの遅延量と、前記基準クロックのクロック周期に相当する遅延値と、を比較し、前記ＤＬＬによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも小さい場合、前記第１の選択手段が前記逓倍ＰＬＬから出力されたクロックを選択し、前記第２の選択手段が前記遅延制御信号を選択するための前記選択信号を生成し、
前記ＤＬＬによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも大きい場合、前記第１の選択手段が前記基準クロックを選択し、前記第２の選択手段が前記遅延信号を選択するための前記選択信号を生成する、
選択信号生成回路を備える請求項５に記載の遅延ロックループ回路。
【請求項７】
請求項１から請求項６のいずれか一に記載の遅延ロックループ回路を備えるＬＳＩ（Large Scale Integration）装置。
【請求項８】
基準クロックを逓倍して出力し、逓倍ＰＬＬから出力されたクロックと同位相となるように前記逓倍ＰＬＬから出力されたクロックに所定周期分の遅延量を与え、
前記所定周期分の遅延量に基づいて、前記逓倍ＰＬＬから出力されたクロックと同位相となるように、前記逓倍ＰＬＬから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成し、
前記所定の遅延量の遅延信号に基づき、遅延制御信号を生成し、
前記遅延制御信号に基づいて、入力信号を所望の遅延量だけ遅延させる信号遅延方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延ロックループ（Delay Locked Loop、以下ＤＬＬとも記載する。）回路及び信号遅延方法に関する。
【背景技術】
【０００２】
現在、ＬＳＩ（Large Scale Integration）の利用分野は多岐に渡っている。ＬＳＩの動作周波数は、その利用分野に応じて様々な値を取り得る。特に近年、ＬＳＩの高速化が進んでいるため、ＬＳＩの動作周波数は、低周波数から高周波数まで様々な値をとるようになってきている。ＤＬＬ回路は、ＬＳＩへのクロック供給手段として広く用いられている。このような背景に鑑みて、ＤＬＬ回路は、ＬＳＩの用途に合わせて幅広い周波数帯域のクロックを供給する必要がある。
【０００３】
一般にＬＳＩの開発プロセスにおいて、低周波数から高周波数までの幅広い周波数帯域をいくつかに分割し、分割したそれぞれの周波数帯域に対応するＤＬＬ回路を予めマクロ化しておく。開発するＬＳＩの用途に合わせて、選択したＤＬＬ回路を用いることにより、ＬＳＩ開発を容易化し、開発期間の短縮を図っている。しかし、所望される周波数帯域に対応するＤＬＬ回路を予め準備するためには、多種多数のＤＬＬ回路をマクロ化しなければならない。それにより、ＤＬＬ回路の準備には、大きな開発コストが生じる。よって、一つのＤＬＬ回路のマクロにより、幅広い周波数帯域に対応できるＤＬＬ回路の開発が求められている。
【０００４】
特許文献１は、遅延素子による同期ループを形成する遅延ロックループ回路に関する技術を開示している。特許文献１は、ＬＳＩにクロックを提供する技術の一例である。図１０は、特許文献１に記載の遅延ロックループ回路を示す構成図である。以下に、特許文献１に記載の遅延ロックループ回路の構成及び動作について説明する。
【０００５】
遅延ロックループ回路は、第１ＤＬＬ部５０と、第２ＤＬＬ部６０と、入力信号遅延部７０と、を具備する。第１ＤＬＬ部５０は、基準クロックＲＣＬＫが入力される。第１ＤＬＬ部５０は、基準クロックＲＣＬＫに同期し、所定の位相遅延を有する遅延位相信号ＤＣＴＬ１を生成する。第２ＤＬＬ部６０は、位相補間回路４５−１の出力する信号と、０位相信号と、が入力される。第２ＤＬＬ部６０は、０位相信号と、遅延位相信号ＤＣＴＬ１と、の間の遅延量に対応する遅延制御信号ＤＣＴＬ２を生成する。入力信号遅延部７０は、入力信号ＩＮと、遅延制御信号ＤＣＴＬ２と、が入力される。入力信号遅延部７０は、遅延制御信号ＤＣＴＬ２により示される遅延を入力信号ＩＮに与え、出力信号ＯＵＴとして出力する。以下に、各構成の詳細について述べる。
【０００６】
以下に、第１ＤＬＬ部５０の構成、及び動作について説明する。位相比較回路５２は、第１遅延部５１に入力した基準クロックＲＣＬＫをデジタル制御遅延回路５１−１〜５１−１２に通過させた後の信号の位相と、基準クロックＲＣＬＫを位相比較回路５２に直接入力した信号の位相と、の比較を行う。位相比較は、エッジタイミング、すなわち信号の立ち上がりのタイミング（Ｒｉｓｅ）または、信号の立下りのタイミング（Ｆａｌｌ）で行う。
【０００７】
遅延制御回路５３は、基準クロックＲＣＬＫを位相比較回路５２に直接入力した信号の位相を基準の位相とする。遅延制御信号５３は、第１遅延部５１に入力した基準クロックＲＣＬＫをデジタル制御遅延回路５１−１〜５１−１２に通過させた信号が、前記基準と同位相となるように、デジタル制御遅延回路５１−１〜５１−１２の遅延量を制御する。これにより、デジタル制御遅延回路５１−１〜５１−１２の遅延量の合計は、基準クロックＲＣＬＫのクロック周期３６０度分に相当する遅延量となる。デジタル制御遅延回路５１−１〜５１−１２からの出力信号は、目標とする遅延量を生成するために、位相補間回路４５−１に入力される。
【０００８】
例えば、目標遅延量として６０度から１２０度までの範囲内の任意の遅延量（６０度＋α）が設定されるものとする。この場合、デジタル制御遅延回路５１−２、５１−３、５１−４の各出力が位相補間回路４５−１に入力される。第１遅延部から位相信号を取り出す位置は、所望とする遅延の範囲により変化する。
【０００９】
次に、第２ＤＬＬ部６０の構成及び動作について説明する。第２ＤＬＬ部６０は、第２遅延部６１と、位相比較回路６２と、遅延制御回路６３と、位相補間回路４５−２と、を備える。位相補間回路４５−２は、基準クロックＲＣＬＫが入力される。位相補間回路４５−２は、０位相の信号を出力するように設定される。即ち、位相補間回路４５−２は、位相補間制御信号により制御されない、位相補間回路４５−２自体が有する固定的な遅延を生成する。従って、位相補間回路４５−２は、固定遅延分だけ遅延した信号を第２遅延部６１に出力する。
【００１０】
第２遅延部６１は、デジタル制御遅延回路５１−１４を備える。デジタル制御遅延回路５１−１４は、位相補間回路４５−２から出力された信号に遅延制御信号ＤＣＴＬ２により制御された遅延を与えて、位相比較回路６２に出力する。
【００１１】
位相比較回路６２は、第２遅延部６１により遅延された信号の位相と、第１ＤＬＬ部５０により設定された遅延量を有する信号の位相と、の比較を行い、位相比較結果を遅延制御回路６３に出力する。
【００１２】
遅延制御回路６３は、チャージポンプと、フィルタと、を備える。遅延制御回路６３は、位相比較回路６２に入力される２つの入力信号が同位相となるように、遅延制御信号ＤＣＴＬ２を生成し、デジタル制御遅延回路５１−１４と、第３遅延部７１内のデジタル制御遅延回路５１−１５と、に出力する。遅延制御信号ＤＣＴＬ２は、ｎビットの信号とする。デジタル制御遅延回路５１−１４の遅延量は、遅延制御信号ＤＣＴＬ２によって制御される。前述の帰還制御により、第２遅延部６１は、第１ＤＬＬ部５０から出力される２つの信号の遅延差、即ち、０位相の信号と、設定される目標位相の信号との位相差に相当する正確な遅延量を有する。
【００１３】
続いて、入力信号遅延部７０の構成及び動作について説明する。入力信号遅延部７０は、第３遅延部７１を備える。第３遅延部７１は、デジタル制御遅延回路５１−１５を備える。第３遅延部７１は、第２ＤＬＬ部６０の第２遅延部６１と同じように構成される。また、デジタル制御遅延回路５１−１５は遅延制御信号ＤＣＴＬ２により、遅延量が制御される。従って、第３遅延部７１の遅延量は、第２遅延部６１の遅延量と等しくなる。すなわち、入力信号遅延部７０は、第２ＤＬＬ部６０により生成された遅延量だけ入力信号ＩＮを遅延させ、出力信号ＯＵＴを出力する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−１２４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１に記載の遅延ロックループ回路によっては、回路を構成するための面積が増大してしまうという問題点がある。当該問題点の詳細について、以下に述べる。
【００１６】
基準クロックＲＣＬＫと、基準クロックＲＣＬＫを第１遅延部５１に入力し、デジタル制御遅延回路５１−１〜５１−１２を経由して位相比較回路５２に入力されたクロックと、が同位相となるように、遅延制御回路５３で制御する必要がある。ここで、基準クロックＲＣＬＫと同位相となるように位相を調節するために必要な遅延量は、基準クロックＲＣＬＫの３６０度位相分である。よって、第１ＤＬＬ部５０のデジタル制御遅延回路５１−１〜５１−１２は、基準クロックＲＣＬＫの３６０度位相に相当する最大遅延量を備える必要がある。
【００１７】
ここで、基準クロックＲＣＬＫの周波数が低速の場合、クロック周期は長くなる。クロック周期が長くなるため、クロック周期に応じた３６０度位相相当の遅延値は大きくなる。低速の基準クロックＲＣＬＫに特許文献１に記載の遅延ロックループ回路が対応するためには、デジタル制御遅延回路５１−１〜５１−１２が備えるべき遅延量は多くなる。そのため、第１ＤＬＬ回路５０の備える遅延量の増加分も大きくなる。
【００１８】
一方、基準クロックＲＣＬＫの周波数が高速の場合、クロック周期は短くなるため、基準クロックＲＣＬＫのクロック周期に対する誤差の割合が大きくならないようにしなければならない。そのため、デジタル制御遅延回路５１−１〜５１−１２の遅延ステップの分解能も相応に小さくする必要がある。よって、第１ＤＬＬ回路５０は、分解能が小さいことに伴い、遅延ステップ数を多く必要とする。
【００１９】
つまり、低周波数から高周波数までの幅広い周波数帯域に対応する場合、特許文献１に記載の遅延ロックループ回路の第１ＤＬＬ回路５０では、デジタル制御遅延回路５１−１〜５１−１２は、低周波数帯域に対応するために大きな遅延量を持ち、かつ、高周波数帯域に対応するために多くの遅延ステップ数を必要とする。よって、ＤＬＬ回路領域として非常に大きな面積が必要となってしまう。
【００２０】
上記の問題について、図１０及び図１１を用いて詳細に説明する。図１１は、デジタル制御遅延回路５１−１〜５１−１２として用いられる一般的な遅延回路の構成を表す回路図である。
【００２１】
入力信号ＩＮは、遅延素子８１−１〜８１−ｎを通過して出力信号ＯＵＴへと出力される。ここで、セレクタ８０は、制御信号ＤＣＴＬに基づいて遅延素子８１−１〜８１−ｎの通過させる段数を選択する。これにより、入力信号ＩＮから出力信号ＯＵＴまでの信号遅延量が制御される。信号が通過する遅延素子８１−１〜８１−ｎの段数が遅延ステップ数に相当する。
【００２２】
前述（図１１）の遅延回路を用いた特許文献１に記載のＤＬＬ回路により高周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が短いため、遅延量は少なくて済む。しかし、遅延ステップの分解能を小さくするために、デジタル制御遅延回路５１−１〜５１−１２が備える遅延ステップ数を多くする必要がある。
【００２３】
一方、前述（図１１）の遅延回路を用いた特許文献１に記載のＤＬＬ回路で低周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が長いため、遅延ステップの分解能を小さくする必要はない。しかし、ＤＬＬ回路の備える遅延量を大きくする必要がある。そのため、デジタル制御遅延回路５１−１〜５１−１２の備えるべき遅延量は多くなる。
【００２４】
このように、特許文献１のＤＬＬ回路が高周波数帯域及び低周波数帯域の基準クロックに対応するためには、遅延ステップ数を多くするとともに、遅延量を多くする必要がある。よって、図１１に示した遅延回路の回路規模は増大し、デジタル制御遅延回路５１−１〜５１−１２は、大きな面積が必要となる。その結果、第１ＤＬＬ部５０の面積も大きくなる。
【課題を解決するための手段】
【００２５】
本発明にかかる遅延ロックループ回路の一態様は、基準クロックを逓倍して出力する逓倍ＰＬＬ（Phase Lock Loop）と、前記逓倍ＰＬＬから出力されたクロックと同位相となるように、前記逓倍ＰＬＬから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するＤＬＬ（Delay Locked Loop）と、前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、前記遅延制御信号に基づいて、入力信号を遅延させる第１の遅延回路と、を備えるものである。
【００２６】
本発明は、逓倍ＰＬＬにより逓倍されたクロック信号の所定周期分の遅延量を基準とすることにより、所定の遅延量を算出できる。当該所定の遅延量を有する信号を演算することにより、所望の遅延量だけ入力信号を遅延させる遅延制御信号を生成できる。また、本発明の遅延ロックループ回路は、基準クロックを逓倍する為、所定周期分の遅延量を小さくすることができ、回路面積が特許文献１の構成よりも小さくできる。
【発明の効果】
【００２７】
本発明により、回路面積を大きくすることなく、遅延ロックループ回路を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１にかかる遅延ロックループ回路の構成図である。
【図２】実施の形態１にかかる各信号の位相関係を示すタイミングチャートである。
【図３】実施の形態１にかかる入力信号ＩＮと出力信号ＯＵＴとの位相関係を示すタイミングチャートである。
【図４】実施の形態２にかかる遅延ロックループ回路の構成図である。
【図５】実施の形態２にかかる各信号の位相関係を示すタイミングチャートである。
【図６】実施の形態２にかかる入力信号ＩＮと出力信号ＯＵＴとの位相関係を示すタイミングチャートである。
【図７】実施の形態３にかかる遅延ロックループ回路の構成図である。
【図８】実施の形態３にかかる選択信号ＳＥＬを生成する動作を示すタイミングチャートである。
【図９】実施の形態４にかかる遅延ロックループ回路の構成図である。
【図１０】従来の遅延ロックループ回路の構成図である。
【図１１】一般的なデジタル制御遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、図１を参照して、本実施の形態１にかかる遅延ロックループ回路の基本構成について説明する。ＬＳＩチップ１００は、逓倍ＰＬＬ１０７と、マスターＤＬＬ回路２０１と、スレーブＤｅｌａｙ回路１０２と、を備える。
【００３０】
逓倍ＰＬＬ１０７は、基準クロックＲＣＬＫが入力される。逓倍ＰＬＬ１０７は、基準クロックＲＣＬＫの周波数をｎ倍化したクロック信号をマスターＤＬＬ回路２０１へ出力する。逓倍ＰＬＬ１０７は、クロック信号を逓倍する機能を持つ、一般的によく知られたＰＬＬ（Phase Lock Loop）である。
【００３１】
マスターＤＬＬ回路２０１は、ＤＬＬ２１１（以下、マスターＤＬＬ部２１１と記載する。）と、遅延制御信号演算回路１０８と、を備える。マスターＤＬＬ部２１１は、逓倍ＰＬＬ１０７によって逓倍されたクロック信号が入力される。マスターＤＬＬ部２１１は、マスター遅延部２２１と、位相比較回路１２と、遅延制御回路１３と、を備える。
【００３２】
マスター遅延部２２１（第２の遅延回路）は、デジタル制御遅延回路１０５−１〜１０５−ｎを信号の遅延調整に必要な任意の数だけ備える。マスター遅延部２２１は、逓倍ＰＬＬ１０７によって逓倍されたクロック信号が入力され、比較クロック信号Ｂを出力する。
【００３３】
位相比較回路１２は、逓倍ＰＬＬ１０７によって逓倍された比較クロック信号Ａと、比較クロック信号Ｂと、が入力される。位相比較回路１２は、比較クロック信号Ａの位相と、比較クロック信号Ｂの位相と、の比較を行い、当該位相比較結果を遅延制御回路１３に出力する。
【００３４】
遅延制御回路１３は、位相比較回路１２の位相比較結果の出力に基づいて、遅延制御を行う。遅延制御回路１３は、遅延制御信号ｍをデジタル制御遅延回路１０５−１〜１０５−ｎと、遅延制御信号演算回路１０８と、に出力する。
【００３５】
遅延制御信号演算回路１０８は、マスターＤＬＬ部２１１から出力される遅延制御信号ｍに基づいて演算を行い、スレーブＤｅｌａｙ回路１０２へのデジタル遅延制御信号ｑを出力する。
【００３６】
第１の遅延回路１０２（以下、スレーブＤｅｌａｙ回路１０２と記載する。）は、デジタル制御遅延回路１０６を備える。スレーブＤｅｌａｙ回路１０２は、入力信号ＩＮと、デジタル遅延制御信号ｑと、が入力される。デジタル制御遅延回路１０６は、デジタル制御遅延回路１０５−１〜１０５−ｎと同じ遅延素子を異なる段数備える。デジタル制御遅延回路１０６は、入力信号ＩＮをデジタル遅延制御信号ｑに基づいて遅延させ、遅延させた信号である出力信号ＯＵＴを出力する。デジタル制御遅延回路１０５−１〜１０５−ｎ及びデジタル制御遅延回路１０６が備える遅延素子の段数の範囲内となる遅延制御信号ｑがデジタル制御遅延回路１０６に入力された場合、通過する遅延素子の段数はデジタル制御遅延回路１０５−１〜１０５−ｎと、デジタル制御遅延回路１０６と、で同じとなる。これにより、遅延量も同じとなる。
【００３７】
続いて、逓倍ＰＬＬ１０７による逓倍処理が２倍である場合の、本実施の形態にかかる遅延ロックループ回路の処理について説明する。図２は、逓倍ＰＬＬ１０７による逓倍処理を２倍（ｎ＝２）とした場合における、各信号のタイミングチャートである。図２は、基準クロックＲＣＬＫと、位相比較回路１２の比較クロック信号Ａと、逓倍ＰＬＬ１０７のクロック出力信号と、位相比較回路１２の比較クロック信号Ｂと、の位相関係を示している。
【００３８】
逓倍ＰＬＬ１０７は、基準クロックＲＣＬＫの２倍速化したクロックを出力信号として出力する。基準クロックＲＣＬＫに対して、位相比較回路１２の比較クロック信号Ａは２倍速で同位相となる。また、マスター遅延部２２１を経て位相比較回路１２に入力される比較クロック信号Ｂは、基準クロックＲＣＬＫに対し、遅延制御により１８０度の位相差となる。
【００３９】
遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、デジタル制御遅延回路１０５−１〜１０５−ｎの遅延量を制御し、比較クロック信号Ｂの位相が、基準とする比較クロック信号Ａと同位相となるように制御を行う。デジタル制御遅延回路１０５−１〜１０５−ｎは、図１１で示す構成で実現できる。
【００４０】
比較クロック信号Ｂの位相が比較クロック信号Ａと同位相となるよう遅延制御回路１３からの遅延制御信号ｍを用いて制御するために、デジタル制御遅延回路１０５−１〜１０５−ｎは、最大で基準クロックＲＣＬＫに対し１８０度位相分の遅延量を備えればよい。これは、逓倍ＰＬＬ１０７により基準クロックＲＣＬＫを２倍に逓倍処理したため、備えるべき遅延量を基準クロックＲＣＬＫの３６０度位相を１／２とできるためである。
【００４１】
ここで、マスター遅延部２２１が、４つのデジタル制御遅延回路１０５−１〜１０５−４で構成される場合について説明する。デジタル制御遅延回路１０５−１〜１０５−４の１つあたりの遅延量は、基準クロックＲＣＬＫに対して４５度位相分となる。よって、遅延制御回路１３が、基準クロックＲＣＬＫに対し４５度位相の遅延量に相当する遅延制御信号ｍをデジタル制御遅延回路１０５−１〜１０５−４に供給することにより、マスター遅延部２２１は基準クロックＲＣＬＫに対し１８０度位相分の遅延制御が可能となる。
【００４２】
遅延制御信号演算回路１０８は、基準クロックＲＣＬＫに対し４５度位相の遅延量に相当する遅延制御信号ｍを所望の位相となるように演算を行う。遅延制御信号演算回路１０８は、演算結果をスレーブＤｅｌａｙ回路１０２へのデジタル遅延制御信号ｑとして出力する。
【００４３】
例えば、スレーブＤｅｌａｙ回路１０２の入力信号ＩＮに対し、出力信号ＯＵＴの位相を基準クロックＲＣＬＫの９０度位相に相当する分だけ遅延させたい場合を想定する。この場合、遅延制御信号演算回路１０８は、基準クロックＲＣＬＫに対し４５度位相の遅延量に相当する遅延制御信号ｍを基準クロックＲＣＬＫに対し９０度位相の遅延量に換算する。すなわち、遅延制御信号演算回路１０８は、遅延制御信号ｍを２倍の遅延量に換算する。遅延制御信号演算回路１０８は、演算により生成したデジタル遅延制御信号ｑをスレーブＤｅｌａｙ回路１０２に供給する。これにより、図３に示すタイミングチャートのように、スレーブＤｅｌａｙ回路１０２の入力信号ＩＮに対し、出力信号ＯＵＴが基準クロックＲＣＬＫの９０度位相に相当する遅延量を得ることができる。なお、遅延制御信号演算回路１０８は、一般的な乗算器等で容易に構成することができる。
【００４４】
続いて、本実施の形態にかかる遅延ロックループ回路による効果について説明する。
【００４５】
特許文献１に記載の遅延ロックループ回路では、図１０に示すデジタル制御遅延回路５１−１〜５１−１２は、合計で基準クロックＲＣＬＫの３６０度位相に相当する遅延量を生成する必要があった。これは、基準クロックＲＣＬＫと、遅延させた信号と、が同位相となるように、遅延制御回路１３が、デジタル制御遅延回路５１−１〜５１−１２の遅延量を制御するためである。
【００４６】
一方、本実施の形態にかかる遅延ロックループ回路では、逓倍ＰＬＬ１０７により、基準クロックＲＣＬＫを逓倍する。その後、ＤＬＬ内部の遅延制御回路１３は、逓倍させたクロック信号の位相と、逓倍させたクロック信号を遅延させた信号の位相と、の比較結果に基づいて、遅延信号を生成する。ここで、遅延制御回路１３は、逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、が同位相となるように調整する。逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、を同位相とすることにより、マスターＤＬＬ回路２０１の持つ遅延量は、逓倍させたクロックの所定周期にあたる所定の遅延量となる。基準クロックＲＣＬＫをマスターＤＬＬ回路２０１に入力する前に逓倍（ｎ倍）することにより、マスターＤＬＬ回路２０１が備えるべき遅延量を基準クロックのクロック周期の３６０度位相に対して、１／ｎとすることができる。すなわち、マスターＤＬＬ回路２０１が備えるべき遅延量を減少させることが可能となる。
【００４７】
例えば、ＰＬＬ１０７による逓倍処理が２倍である場合（ｎ＝２）、マスターＤＬＬ回路２０１が備えるべき遅延量は、基準クロックＲＣＬＫに対して、１８０度（３６０／２）位相分の遅延量でよい。すなわち、デジタル制御遅延回路１０５−１〜１０５−ｎは、１８０度位相分の遅延量を生成すればよい。
【００４８】
マスターＤＬＬ回路２０１が備えるべき遅延量が１／ｎとなったことにより、マスターＤＬＬ回路２０１が備えるべき遅延素子数も１／ｎとすることが可能となる。つまり、デジタル制御遅延回路１０５−１〜１０５−ｎを構成する遅延素子８１−１〜８１−ｎの数も従来の１／ｎとすることができる。これにより、ＤＬＬ回路の面積の増大を防止することができる。
【００４９】
また、遅延制御信号演算回路１０８は、遅延制御回路１３が出力する遅延制御信号ｍを所望の遅延量となるように演算し、演算結果をデジタル遅延制御信号ｑとして、スレーブＤｅｌａｙ回路１０２へ出力する。スレーブＤｅｌａｙ回路１０２（第１の遅延回路）は、デジタル遅延制御信号ｑに基づいて、入力信号ＩＮを遅延させ、遅延させた信号を出力信号ＯＵＴとして出力する。そのため、入力信号ＩＮに対して、所望の遅延を与えた出力信号ＯＵＴを得ることができる。
【００５０】
上述のように、逓倍ＰＬＬ１０７による逓倍（ｎ倍）処理により、ＤＬＬ回路の面積の増大を防止することができる。これによって、高周波数帯域及び低周波数帯域の基準クロックに対応するためにＤＬＬ回路の面積が増大するという問題が解決できる。また、基準クロックＲＣＬＫの逓倍処理は、通常のＬＳＩチップに既に搭載されている通常の逓倍ＰＬＬにより行うことが可能である。すなわち、小さなＤＬＬ回路面積で低周波数帯域から高周波数帯域までの幅広い基準クロックに対応でき、かつ、通常のＬＳＩチップの構成で上述の効果を奏することができる。
【００５１】
実施の形態２
本発明の実施の形態２にかかる遅延ロックループ回路は、選択信号により、逓倍処理を含む遅延量生成処理を行うか否かを選択できることを特徴とする。
【００５２】
基準クロックＲＣＬＫが高周波数である場合、クロック周期は短くなるため、相対的に位相誤差の量も小さく調整する必要がある。一般的に、信号をデジタル制御遅延回路により遅延させる場合、遅延ステップの分解能によって量子化誤差が生じる。そのため、実施の形態１に記載の構成において、遅延制御信号演算回路１０８によって制御する遅延量を大きくする場合、量子化誤差によって生じる位相誤差も大きくなる。例えば、遅延制御信号演算回路１０８により、遅延制御信号ｍを２倍に演算する場合、量子化誤差によって生じる位相誤差の量は２倍となる。
【００５３】
基準クロックＲＣＬＫが低周波数を持つ信号である場合、クロック周期は長くなるため、相対的に許容できる位相誤差の量は多くなる。一方、基準クロックＲＣＬＫが高周波数を持つ信号である場合、クロック周期は短くなるため、許容できる位相誤差の量は少なくなる。よって、基準クロックＲＣＬＫの周波数によって、許容する位相誤差を調整する必要がある。本実施の形態の遅延ロックループ回路は、位相誤差を考慮した構成となる。以下に、本実施の形態の遅延ロックループ回路の詳細を述べる。
【００５４】
図４は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。ＬＳＩチップ１００は、逓倍ＰＬＬ１０７と、第１の選択手段１１１−１（以下、ＳＥＬ１１１−１と記載する。）と、マスターＤＬＬ回路２０１と、第２の選択手段１１１−２（以下、ＳＥＬ１１１−２と記載する。）と、スレーブＤｅｌａｙ回路１０２と、を備える。
【００５５】
逓倍ＰＬＬ１０７は、基準クロックＲＣＬＫを逓倍し、逓倍したクロックをＳＥＬ１１１−１に出力する。
【００５６】
ＳＥＬ１１１−１は、基準クロックＲＣＬＫ（Ｄ０−１）と、逓倍ＰＬＬ１０７から出力された信号（Ｄ１−１）と、選択信号ＳＥＬと、が入力される。ＳＥＬ１１１−１は、選択信号ＳＥＬに基づいて、基準クロックＲＣＬＫ（Ｄ０−１）と、逓倍ＰＬＬ１０７から出力された信号（Ｄ１−１）と、のいずれか一方を選択して、マスターＤＬＬ回路２０１へ出力する。選択信号ＳＥＬの詳細は後述する。
【００５７】
マスターＤＬＬ回路２０１は、ＳＥＬ１１１−１から出力された信号が入力される。マスターＤＬＬ回路２０１は、マスターＤＬＬ部２１１と、遅延制御信号演算回路１０８と、を備える。マスターＤＬＬ部２１１は、マスター遅延部２２１と、位相比較回路１２と、遅延制御回路１３と、を備える。マスター遅延部２２１は、実施の形態１と同じ回路構成となる。位相比較回路１２は、ＳＥＬ１１１−１から出力される比較クロック信号Ａの位相と、マスター遅延部２２１から出力される比較クロック信号Ｂの位相と、の比較を行う。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、デジタル制御遅延回路１０５−１〜１０５−ｎの遅延量を制御する。遅延制御回路１３は、遅延制御信号ｍをデジタル制御遅延回路１０５−１〜１０５−ｎと、遅延制御信号演算回路１０８と、ＳＥＬ１１１−２と、に出力する。
【００５８】
遅延制御信号演算回路１０８は、マスターＤＬＬ部２１１から出力される遅延制御信号ｍを所望の遅延となるように演算を行い、演算結果を信号Ｄ１−２としてＳＥＬ１１１−２へ出力する。
【００５９】
ＳＥＬ１１１−２は、マスターＤＬＬ回路２０１内の遅延制御回路１３から出力された信号Ｄ０−２と、遅延制御演算回路１０８から出力された信号Ｄ１−２と、が入力される。ＳＥＬ１１１−２は、選択信号ＳＥＬに基づいて、信号Ｄ０−２と、信号Ｄ１−２と、のいずれか一方を選択し、デジタル遅延制御信号ｑとして、スレーブＤＬＬ回路１０２へ出力する。選択信号ＳＥＬの詳細は後述する。
【００６０】
スレーブＤｅｌａｙ回路１０２は、実施の形態１で示した構成及び動作と同様となるため、説明は省略する。
【００６１】
選択信号ＳＥＬは、ＳＥＬ１１１−１及びＳＥＬ１１１−２が出力する信号の選択に用いられる。選択信号ＳＥＬは、以下に示すように外部から設定を行う。デジタル制御遅延回路１０５−１〜１０５−ｎの備える全体の遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも大きい場合、選択信号ＳＥＬは、Ｄ０−１、及びＤ０−２を選択して、出力することを示す信号とする。一方、デジタル制御遅延回路１０５−１〜１０５−ｎの備える全体の遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも小さい場合、選択信号ＳＥＬは、Ｄ１−１、及びＤ１−２を選択して、出力することを示す信号とする。
【００６２】
続いて、本実施の形態の遅延ロックループ回路において、選択信号ＳＥＬが、Ｄ０−１、及びＤ０−２を選択することを示す信号である場合の動作について説明する。なお、選択信号ＳＥＬが、Ｄ１−１、及びＤ１−２を選択することを示す信号である場合の動作は、実施の形態１で示した動作と同様となるため、説明を省略する。
【００６３】
図５は、Ｄ０−１、及びＤ０−２を選択した場合の動作を示すタイミングチャートである。図５は、基準クロックＲＣＬＫと、位相比較回路１２の比較クロック信号Ａと、位相比較回路１２の比較クロック信号Ｂと、の位相関係を示している。比較クロック信号Ａは、ＳＥＬ１１１−１から出力される。比較クロック信号Ｂは、ＳＥＬ１１１−１から出力された信号をマスター遅延部２２１により遅延させた信号である。基準クロックＲＣＬＫと、Ｄ０−１と、は同位相となる。また、比較クロック信号Ｂと、Ｄ０−１及び基準クロックＲＣＬＫと、は３６０度分の位相差となる。
【００６４】
Ｄ０−１、及びＤ０−２が選択された場合、遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、デジタル制御遅延回路１０５−１〜１０５−ｎの遅延量を制御する。これにより、遅延制御回路１３は、比較クロック信号Ｂの位相が比較クロック信号Ａと同位相となるよう制御を行う。すなわち、デジタル制御遅延回路１０５−１〜１０５−ｎの備える遅延量は、３６０度位相分の遅延量に制御される。
【００６５】
ここで、マスター遅延部２２１が４つのデジタル制御回路１０５−１〜１０５−４により構成される場合、デジタル制御回路１０５−１〜１０５−４のそれぞれの備えるべき遅延量は、基準クロックＲＣＬＫに対し９０度相当分となる。よって、遅延制御回路１３は、基準クロックＲＣＬＫに対し９０度位相分の遅延量に相当する遅延制御信号ｍをそれぞれのデジタル制御遅延回路１０５−１〜１０５−４に供給する。遅延制御信号ｍの供給により、マスター遅延部２２１の全体が備える遅延量は、基準クロックＲＣＬＫに対し３６０度位相分の遅延量となる。
【００６６】
遅延回路１３は、基準クロックＲＣＬＫに対し９０度位相分の遅延量に相当する遅延制御信号ｍ（Ｄ０−２）をセレクタ１１１−２に出力する。ＳＥＬ１１１−２は、選択信号ＳＥＬに基づいて、Ｄ０−２をデジタル遅延制御信号ｑとして、スレーブＤｅｌａｙ回路１０２に出力する。
【００６７】
スレーブＤｅｌａｙ回路１０２（第１の遅延回路）は、９０度位相分の遅延量を有するデジタル遅延制御信号ｑに基づいて、入力信号ＩＮを遅延させ、遅延させた信号を出力信号ＯＵＴとして出力する。図６は、９０度位相分の遅延量を有するデジタル遅延制御信号ｑに基づいて、入力信号ＩＮを遅延させた場合の各信号の位相関係を示す図である。
【００６８】
ここで、本実施の形態の遅延ロックループ回路の動作を、具体例を示して説明する。逓倍ＰＬＬ１０７による基準クロックの逓倍処理が２倍とした場合（ｎ＝２）、逓倍処理されたクロックの周波数として１００ＭＨｚ以上に対応するには、デジタル制御遅延回路１０５−１〜１０５−４は、５ｎｓの遅延量を備える必要がある。５ｎｓの遅延量は、１００ＭＨｚの信号に対して、１８０度位相分に該当する。また、５ｎｓの遅延量は、２００ＭＨｚの３６０度位相分に相当する。よって、デジタル制御遅延回路１０５−１〜１０５−４各々が５ｎｓの遅延量を備える場合、基準クロックＲＣＬＫの周波数が２００ＭＨｚ以上であれば、デジタル制御遅延回路１０５−１〜１０５−４は、３６０度位相の遅延量を制御可能である。
【００６９】
仮に、位相誤差の拡大を抑える必要がある基準クロックＲＣＬＫの高速周波数帯域が２００ＭＨｚ以上とする。基準クロックＲＣＬＫの周波数が２００ＭＨｚ以上である場合、選択信号ＳＥＬは、Ｄ０−１、及びＤ０−２を選択することを示す信号に設定する。一方、基準クロックＲＣＬＫの周波数が２００ＭＨｚ以下である場合、選択信号ＳＥＬは、Ｄ１−１、及びＤ１−２を選択することを示す信号に設定する。
【００７０】
上記一連の処理の効果について、以下に説明する。上記の構成では、選択信号ＳＥＬと、第１の選択手段（ＳＥＬ１１１−１）と、第２の選択手段（ＳＥＬ１１１−２）と、を用いることにより、基準クロックＲＣＬＫの周波数によって遅延量の生成方法を切り替えることができる。すなわち、基準クロックＲＣＬＫが低周波数を持つ信号である場合、許容できる位相誤差の量は多くなるため、逓倍処理を含む遅延量生成を行うことができる。一方、基準クロックＲＣＬＫが高周波数を持つ信号である場合、許容できる位相誤差の量が少なくなるため、遅延ロックロックループ回路は、逓倍処理を含まない遅延量生成を行う。逓倍処理を含まない遅延量生成により、位相誤差を少なくすることができる。
【００７１】
これにより、基準クロックＲＣＬＫが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、逓倍ＰＬＬ１０７を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でＤＬＬ回路を実現することが可能となる。
【００７２】
実施の形態３
本発明の実施の形態３にかかる遅延ロックループ回路は、内部で選択信号ＳＥＬを自動生成できることを特徴とする。
【００７３】
図７は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態にかかる遅延ロックループ回路は、実施の形態２に示した遅延ロックループ回路の構成に加え、選択信号ＳＥＬを生成する選択信号生成回路１１２を備える。その他の構成及び動作については、実施の形態２と同様であり、説明を省略する。以下に、選択信号生成回路１１２の処理について説明する。
【００７４】
遅延信号生成回路１１２は、遅延制御回路１３からの遅延制御信号ｍが入力され、選択信号ＳＥＬをＳＥＬ１１１−１、及びＳＥＬ１１１−２へ出力する。
【００７５】
図８は、選択信号生成回路１１２における、選択信号ＳＥＬを生成する動作を示すタイミングチャートである。図８のパターンＡは、デジタル制御遅延回路１０５−１〜１０５−ｎの備える全体の遅延量が基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも小さい場合の、遅延制御信号ｍと、選択信号ＳＥＬと、を示す。図８のパターンＢは、デジタル制御遅延回路１０５−１〜１０５−ｎの備える全体の遅延量が基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも大きい場合の、遅延制御信号ｍと、選択信号ＳＥＬと、を示す。
【００７６】
選択信号生成回路１１２は、初期状態では入力Ｄ０−１及びＤ０−２を選択するための選択信号ＳＥＬを出力する。マスターＤＬＬ回路２０１は実施の形態２と同様の処理を行う。ここで、遅延制御信号ｍが制御可能な最大値（図８中の"ＭＡＸ"）となった場合、選択信号生成回路１１２は、生成する選択信号ＳＥＬを、入力Ｄ１−１及びＤ１−２を選択するための信号に切り替える。選択信号生成回路１１２は、一般的な論理回路で構成することができる。選択信号生成回路１１２の動作の詳細を以下に示す。
【００７７】
図８のパターンＡでは、選択信号生成回路１１２は、初期状態において、入力Ｄ０−１及びＤ０−２を選択するための選択信号ＳＥＬを出力する。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、比較クロック信号Ａと、比較クロック信号Ｂと、が同位相となるようにデジタル制御遅延回路１０５−１〜１０５−ｎを制御する。しかし、デジタル制御遅延回路１０５−１〜１０５−ｎの備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも小さいため、比較クロック信号Ａと、比較クロック信号Ｂと、は同位相とならない。この場合、遅延制御回路１３が出力する遅延制御信号ｍは、制御可能な最大値（図８中の"ＭＡＸ"）となる。
【００７８】
遅延制御信号ｍの値が制御可能な最大値（図８中の"ＭＡＸ"）となった場合、遅延信号生成回路１１２は、出力する選択信号ＳＥＬを入力Ｄ１−１及びＤ１−２を選択するための信号に切り替えて出力する。
【００７９】
以降の処理は、実施の形態２で示した処理と同様となる。遅延制御回路１３は、デジタル制御遅延回路１０５−１〜１０５−ｎの遅延量を制御し、位相比較回路１２に入力される、比較クロック信号Ａと、比較クロック信号Ｂと、が同位相となるように制御を行う。
【００８０】
続いて、図８のパターンＢの動作について説明する。選択信号生成回路１１２は、初期状態において、入力Ｄ０−１及びＤ０−２を選択する選択信号ＳＥＬを出力する。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、比較クロック信号Ａと、比較クロック信号Ｂと、が同位相となるようにデジタル制御遅延回路１０５−１〜１０５−ｎを制御する。ここで、デジタル制御遅延回路１０５−１〜１０５−ｎの備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量よりも大きいため、比較クロック信号Ａと、比較クロック信号Ｂと、が同位相となるように制御できる。すなわち、遅延制御回路１３が出力する遅延制御信号ｍは、制御可能な最大値以下の値となる。
【００８１】
遅延制御信号ｍの値が制御可能な最大値以下となる場合、遅延信号生成回路１１２は、出力する選択信号ＳＥＬを入力Ｄ０−１及びＤ０−２を選択するための信号のまま、変更しない。
【００８２】
上記一連の処理により、実施の形態２の構成と比べ、選択信号ＳＥＬを遅延ロックループ回路内で自動生成することができる。これは、遅延ロックループ回路内で、遅延信号生成回路１１２が遅延制御信号ｍに基づいて選択信号ＳＥＬを生成しているためである。これにより、外部から選択信号ＳＥＬの入力を行う必要がなくなる。
【００８３】
また、実施の形態２と同様に、基準クロックＲＣＬＫが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、実施の形態１及び実施の形態２と同様に、逓倍ＰＬＬ１０７を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でＤＬＬ回路を構成することが可能となる。
【００８４】
実施の形態４
本発明の実施の形態４にかかる遅延ロックループ回路は、実施の形態１に示した遅延ロックループ回路と異なる構成によって、実施の形態１に示した遅延ロックループ回路と同様の処理を実現できることを特徴とする。
【００８５】
図９は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態において、マスターＤＬＬ回路２０４内のマスターＤＬＬ部２１１に備わるマスター遅延部２２１は、デジタル制御遅延回路１０５−１〜１０５−ｎと、デジタル制御遅延回路１０６と、を備える。マスター遅延部２２１が備えるデジタル制御遅延回路１０６と、スレーブＤｅｌａｙ回路１０２が備えるデジタル制御遅延回路１０６と、は同一の構成とする。
【００８６】
遅延制御回路１３は、遅延制御信号ｍをデジタル制御遅延回路１０５−１〜１０５−ｎと、遅延制御信号演算回路１０８と、に出力する。遅延制御信号演算回路１０８は、遅延制御信号ｍに基づいて演算を行い、生成したデジタル遅延制御信号ｑをマスター遅延部２２１が備えるデジタル制御遅延回路１０６と、スレーブＤｅｌａｙ回路１０２が備えるデジタル制御遅延回路１０６と、に出力する。その他の構成は、実施の形態１に示したものと同様であるため、説明は省略する。
【００８７】
次に、逓倍ＰＬＬ１０７による基準クロックＲＣＬＫの逓倍処理を２倍とした場合の動作について説明する。
【００８８】
逓倍ＰＬＬ１０７は、基準クロックＲＣＬＫを２倍速化したクロック信号を、マスター遅延部２２１と、位相比較回路１２と、に出力する。マスター遅延部２２１に入力されたクロック信号は、デジタル制御遅延回路１０６と、デジタル制御遅延回路１０５−１〜１０５−ｎと、を経由して位相比較回路１２へ出力される。
【００８９】
位相比較回路１２は、比較クロック信号Ａの位相と、比較クロック信号Ｂの位相と、の比較を行い、位相比較結果を遅延制御回路１３に出力する。位相比較回路１２による位相比較は、図２で示すように、比較クロック信号Ａを基準として、比較クロック信号Ｂの位相を比較することにより行う。
【００９０】
遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、比較クロック信号Ａと、比較クロック信号Ｂと、が同位相となるようにデジタル制御遅延回路１０５−１〜１０５−ｎ、及びデジタル制御遅延回路１０６を制御する。
【００９１】
以下に、一例として、スレーブＤｅｌａｙ回路１０２に入力される入力信号ＩＮを、基準クロックＲＣＬＫの９０度位相分遅延させて、出力信号ＯＵＴを出力する場合の動作について述べる。マスター遅延部２２１は、デジタル制御遅延回路１０６と、デジタル制御遅延回路１０５−１と、デジタル制御遅延回路１０５−２と、を備えるものとする。
【００９２】
本実施の形態にかかる遅延ロックループ回路では、入力信号ＩＮに対する遅延量、及びマスター遅延部２２１内のデジタル制御遅延回路１０６と、デジタル制御遅延回路１０５−ｎとの遅延量の比率が予め定まっているものとする。
【００９３】
この構成において、入力信号ＩＮを基準クロックの９０度位相分だけ遅延することを考える。ここで、マスター遅延部２２１内のデジタル制御遅延回路１０６は、デジタル制御遅延回路１０５−ｎの２倍の遅延量を備えるものとする。
【００９４】
逓倍ＰＬＬ１０７により、基準クロックＲＣＬＫは、２倍に逓倍処理されているため、マスター遅延部２２２は、基準クロックＲＣＬＫに対して１８０度位相分の遅延量を備える必要がある。
【００９５】
この場合、デジタル制御遅延回路１０５−１と、デジタル制御遅延回路１０５−２と、がそれぞれ基準クロックＲＣＬＫに対して４５度位相分の遅延量を備える。また、遅延制御信号演算回路１０８は、基準クロックＲＣＬＫに対し４５度位相に相当する遅延量の遅延制御信号ｍを２倍に演算する。これにより、マスター遅延部２２１内のデジタル制御遅延回路１０６は、基準クロックＲＣＬＫに対し９０度位相に相当する遅延量を備えることとなる。マスター遅延部２２１は、デジタル制御遅延回路１０６と、デジタル制御遅延回路１０５−１と、デジタル制御遅延回路１０５−２と、の遅延量の合計で、基準クロックＲＣＬＫに対し１８０度位相に相当する遅延量を備えることとなる。
【００９６】
遅延制御信号演算回路１０８は、基準クロックＲＣＬＫに対し４５度位相に相当する遅延量の遅延制御信号ｍを２倍に演算したデジタル遅延制御信号ｑを、スレーブＤｅｌａｙ回路１０２にも出力する。スレーブＤｅｌａｙ回路１０２は、デジタル遅延制御信号ｑに基づいて、入力信号ＩＮを遅延させ、所望の遅延である基準クロックＲＣＬＫに対し９０度位相遅延を持つ出力信号ＯＵＴを出力する。
【００９７】
上記一連の処理により、実施の形態１と同様の処理及び効果を奏する遅延ロックループ回路を実現することができる。つまり、ＤＬＬ回路の面積の増大を防止することが可能な遅延ロックループ回路を提供することができる。
【００９８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９９】
１００  ＬＳＩチップ
１０２  スレーブＤｅｌａｙ回路
１０５−１〜１０５−ｎ  デジタル制御遅延回路
１０６  デジタル制御遅延回路
１０７  逓倍ＰＬＬ
１０８  遅延制御信号演算回路
２０１  マスターＤＬＬ回路
２１１  マスターＤＬＬ部
２２１  マスター遅延部
１２    位相比較回路
１３    遅延制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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