(57)【要約】【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。【選択図】  図１
2011155289.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に
複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各多結晶シリコンゲート層の間には、
第３の電極に接続される拡散層が形成され、
前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外
にまで延長した多結晶シリコンゲート層領域とを有し、
前記第１の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、
前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、
前記ダイオードの多結晶シリコン層の膜厚が、前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
請求項１に記載の絶縁ゲート型半導体装置において、前記保護回路素子として横型ＭＯＳＦＥＴを備え、該横型ＭＯＳＦＥＴが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いことを特徴とする絶縁ゲート型半導体装置。
【請求項３】
請求項２に記載の絶縁ゲート型半導体装置において、前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型ＭＯＳＦＥＴの多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。
【請求項４】
請求項１から請求項３のいずれか１項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がパワーＭＯＳＦＥＴであることを特徴とする絶縁ゲート型半導体装置。
【請求項５】
請求項１から請求項３のいずれか１項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がＩＧＢＴであることを特徴とする絶縁ゲート型半導体装置。
【請求項６】
請求項５に記載の絶縁ゲート型半導体装置において、前記トレンチ型ＩＧＢＴが、主ＩＧＢＴと、該主ＩＧＢＴの半導体基板上の面積より小さな面積の電流検出用ＩＧＢＴとを備えていることを特徴とする絶縁ゲート型半導体装置。
【請求項７】
トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各ゲート層の間には、第３の電極に接続される拡散層が形成され、
前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、
前記第１の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、
前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、
前記ダイオードの膜厚は前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。
【請求項８】
請求項７に記載の絶縁ゲート型半導体装置において、前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であることを特徴とする絶縁ゲート型半導体装置。
【請求項９】
前記トレンチ型絶縁ゲート半導体素子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項７あるいは請求項８のいずれかに記載の絶縁ゲート型半導体装置。
【請求項１０】
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項７あるいは請求項８のいずれかに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子を内蔵した絶縁ゲート型半導体装置に係り、特に、トレンチ型絶縁ゲート半導体素子とこの素子の駆動に関連する横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成するに好適な絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体素子として、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力用の素子として半導体基板上に形成するに際しては、これらの素子の信頼性・付加価値向上、低コスト化、小型化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チップ上に、これらの素子を制御または保護するためのＭＯＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体装置が提案されている。例えば、プレーナ型パワーＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴのドレイン領域に多結晶シリコンダイオードと横型ＭＯＳＦＥＴを用いて温度検出回路を構成し、半導体チップの温度が規定温度以上に過熱されたときに、パワーＭＯＳＦＥＴを遮断するようになっている（特許文献１）。
【０００３】
また、本公報では、プレーナ型パワーＭＯＳＦＥＴのゲート・ソース間の静電破壊を防止する方法として、多結晶シリコンを用いたダイオードをプレーナ型パワーＭＯＳＦＥＴチップ内に形成することを開示している。
【０００４】
一方、プレーナ型パワーＭＯＳＦＥＴとは異なる絶縁ゲート型半導体素子として、素子の低損失化のために、半導体層に溝（トレンチ）を形成し、溝内にゲート酸化膜を介してゲート層を形成するとともに溝の側面にチャネルを形成することにより、単位面積当たりのチャネル幅を長くしたトレンチ型パワーＭＯＳＦＥＴが提案されている。トレンチ型パワーＭＯＳＦＥＴを製造するに際しては、ソース拡散層とボディ（チャネル）拡散層を形成してから溝を形成する方法（特許文献２）や、溝を形成してからソース拡散層とボディ（チャネル）拡散層を形成する方法（特許文献３）が提案されている。これらの方法のうち、一般的には、前者の方法が多く採用されている。
【０００５】
一方、トレンチ型パワーＭＯＳＦＥＴとこれを保護するＦＥＴを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴを保護するＦＥＴのゲートとしてトレンチ内に埋め込まれたゲートを利用する方法が提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２２９７５８号公報
【特許文献２】米国特許番号５，２９８，４４２号公報
【特許文献３】特開平４−１７３７１号公報
【特許文献４】特開平９−８２９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
トレンチ型パワーＭＯＳＦＥＴとこれを保護するためのＦＥＴを同一チップ上に形成する方法に関しては、特許文献４において開示されている。本公報では、トレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いているが、保護回路用の横型ＭＯＳＦＥＴとしてトレンチ内に埋め込まれた溝ゲートの側面を利用した構造を用いているため、ソース領域はトレンチ型パワーＭＯＳＦＥＴのソース領域と同時に形成できる。このため、保護回路用の横型ＭＯＳＦＥＴのソース拡散層のための追加マスクが不要となるという利点がある。しかし、保護回路用の横型ＭＯＳＦＥＴのゲートとしてトレンチ内に埋め込まれた溝ゲートの側面の一部だけを利用するため、ゲート幅Ｗを長くするためには素子面積が大きくなるという問題があった。また、溝ゲートの底部はゲート酸化膜を介してボディ領域が形成されており、このボディ領域はソースと接続して使用するため、ゲート・ソース間容量が大きくなるという問題があった。
【０００８】
また、特許文献２で開示されているようにトレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いた場合には、特許文献１でも開示しているように、ゲートと自己整合でソース拡散層とドレイン拡散層を形成する従来構造の横型ＭＯＳＦＥＴを内蔵するためには横型ＭＯＳＦＥＴのソース拡散層形成のために追加のマスクが必要となり、製造コストが上昇するという問題があった。さらに、トレンチ型パワーＭＯＳＦＥＴのソース拡散層と横型ＭＯＳＦＥＴのソース拡散層は溝形成工程の前に形成するため、溝形成において通常実施する高温長時間の犠牲酸化膜形成工程により、トレンチ型パワーＭＯＳＦＥＴのソース拡散層とチャネル拡散層、及び横型ＭＯＳＦＥＴのソース拡散層を浅く制御することが難しいという問題があった。従って、トレンチ型パワーＭＯＳＦＥＴのゲート・ソース間容量の低減やチャネル長を短くして低損失化することや横型ＭＯＳＦＥＴのゲート・ソース間容量の低減が難しいという問題があった。
【０００９】
一方、トレンチ型パワーＭＯＳＦＥＴとこれのゲートの静電破壊を保護するためのダイオードを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴの低損失やゲート・ソース間容量の増加防止を考慮し、なおかつ、マスク枚数の増加を極力抑える検討が十分なされていなかった。
【００１０】
本発明が解決しようとする課題は、トレンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができる絶縁ゲート型半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、
前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各多結晶シリコンゲート層の間には、第３の電極に接続される拡散層が形成され、前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外にまで延長した多結晶シリコンゲート層領域とを有し、前記第１の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、前記ダイオードの多結晶シリコン層の膜厚が、前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。
【００１２】
前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。
（１）前記保護回路素子として横型ＭＯＳＦＥＴを備え、該横型ＭＯＳＦＥＴが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いこと。
（２）前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型ＭＯＳＦＥＴの多結晶シリコン層の膜厚より薄いこと。
（３）前記トレンチ型絶縁ゲート半導体素子がパワーＭＯＳＦＥＴであること。
（４）前記トレンチ型絶縁ゲート半導体素子がＩＧＢＴであること。
（５）前記トレンチ型ＩＧＢＴが、主ＩＧＢＴと、該主ＩＧＢＴの半導体基板上の面積より小さな面積の電流検出用ＩＧＢＴとを備えていること。
【００１３】
あるいは、前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第１の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第２の電極が形成され、前記各ゲート層の間には、第３の電極に接続される拡散層が形成され、前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、前記第１の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、前記ダイオードの膜厚は前記第１の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。
【００１４】
前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。
（１）前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であること。
（２）前記トレンチ型絶縁ゲート半導体素子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。
（３）前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。
【００１５】
前記した手段によれば、トレンチ型絶縁ゲート半導体素子と保護回路素子（ダイオード）とを同一半導体基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第３の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。
【発明の効果】
【００１６】
以上説明したように、本発明よれば、トレンチ型絶縁ゲート半導体素子と保護回路素子（ダイオード）を同一基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第３の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態を示す縦断面図である。
【図２】本発明の第１実施形態を示す要部平面断面図である。
【図３】図２のａ−ａ線に沿う断面図である。
【図４】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の第２実施形態を示す回路構成図である。
【図９】本発明の第３実施形態を示す回路構成図である。
【図１０】図９に示す半導体装置の縦断面図である。
【図１１】本発明の第４実施形態を示す縦断面図である。
【図１２】図１１に示す装置の製造方法を説明するための断面図である。
【図１３】本発明の第５実施形態を示す縦断面図である。
【図１４】本発明の第６実施形態を示す回路構成図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態を図面に基づいて説明する。
【００１９】
（実施形態１）
図１は本発明の第１実施形態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面図、図２は保護機能内蔵絶縁ゲート型半導体装置の要部平面断面図、図３は図２のａ−ａ線に沿う縦断面図である。
【００２０】
図１ないし図３において、絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子として、例えば、トレンチ型パワーＭＯＳＦＥＴ３０を備えているとともに、このＦＥＴ３０の動作、例えば、保護動作に関連する素子、すなわちＦＥＴ３０の動作を制御するとともにＦＥＴ３０を保護するための横型絶縁ゲート型半導体素子として、例えば、横型ＭＯＳＦＥＴ３２を備え、さらに、横型ＭＯＳＦＥＴ３２とともにトレンチ型パワーＭＯＳＦＥＴ３０を保護するための回路素子として、多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）を備え、これらの素子が同一チップ上に形成されている。
【００２１】
具体的には、高濃度ｎ型基板（半導体基板）１上には半導体層としてｎ型エピタキシャル層２、ｐ型ウエル３ａ、３ｂが形成されている。そして半導体層の主面には酸化膜４が形成されているとともに、複数の溝（トレンチ）５が形成されている。各溝５内にはゲート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコン層（ゲート層）７ａ、７ｂが形成されている。多結晶シリコン層７ｂ上には酸化膜１４を介して、トレンチ型パワーＭＯＳＦＥＴ３０の第１の電極となるゲート電極１５ｂが形成され、多結晶シリコン層７ａ上には酸化膜１４を介して、ＦＥＴ３０の第３の電極となるソース電極１５ａが形成されている。そして各溝５間にはボディ（チャネル）拡散層８、高濃度ｐ型拡散層１２ａ、ソース拡散層（高濃度ｎ型拡散層）１３ａが形成されている。なお、ＦＥＴ３０の第２の電極であるドレイン電極は裏面電極１８として基板１の裏面側に形成されている。
【００２２】
一方、横型ＭＯＳＦＥＴ３２として、半導体層の主面に、ゲート酸化膜６ｂを介して、ゲート電極に接続される多結晶シリコン層（主ゲート層）７ｃが形成され、半導体層としてのｐ型ウエル３ｂ内のうち多結晶シリコン層７ｃを臨む領域を間にして、ドレイン電極１５ｅに接続されるドレイン拡散層１３ｃとソース電極１５ｄに接続されるソース拡散層１３ｂとが形成されている。またソース拡散層１３ｂに隣接して、ボディ領域であるｐ型拡散層３ｂとアルミニュウムのボディ電極１５ｃとをオーミックコンタクトするために高濃度ｐ型ボディ領域１２ｂが形成されている。
【００２３】
多結晶シリコン層７ａと多結晶シリコン層７ｂとは分離して描かれているが、ＦＥＴ３０のゲートに用いられる多結晶シリコン層７ｂは、図２に示すように、格子状のシリコン溝の中に埋め込まれており、多結晶シリコン層７ａと７ｂとは他の断面で接続されている。コンタクト領域２０ａはソース電極１５ａ、ソース拡散層１３ａおよびソース領域１２ｂを接続するように設けられており、コンタクト領域２０ｂはアルミニュウムのゲート電極１５ｂとゲート用の多結晶シリコン層７ｂとを接続するために設けられている。
【００２４】
ＦＥＴ３０、３２の周囲の半導体層上には、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介して多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）が形成されている。多結晶シリコンダイオード４４は、中心をｐ型不純物領域１１ｃとして、その周辺に低濃度ｐ型不純物領域１１ａが形成され、さらに、その周辺に高濃度ｎ型領域１１ｂが形成され、リング状の平面構造を有するダイオードとして構成されている。この場合、シリコン層のエッジ部にｐｎ接合ダイオードが形成されないため、耐圧などの特性劣化がないという利点がある。なお、コンタクト領域２０ｅはｐ型拡散層１１ｃとアノード電極（アルミ電極）１５ｇを接続するための領域として形成されており、コンタクト領域２０ｆはｐ型拡散層１１ｂとカソード電極（アルミ電極）１５ｆとを接続するための領域として形成されている。
【００２５】
一方、キャパシタ４８は、後述する多結晶シリコン層（第１シリコン層）７をパターニングして得られる多結晶シリコン層７ｄと、第２多結晶シリコン層（第２シリコン層）１１をパターニングして得られる多結晶シリコン層１１ｄと、これら二つの多結晶シリコン層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜４上に形成される酸化膜１０の一部）とから構成されている。そして多結晶シリコン層７ｄはコンタクト領域２０ｄを介してアルミ電極１５ｈに接続され、多結晶シリコン層１１ｇはコンタクト領域２０ｃを介してアルミ電極１５ｉに接続されている。
【００２６】
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の製造方法を図３ないし図７にしたがって説明する。
【００２７】
まず、図４（ａ）に示すように、ヒ素濃度が約２×１０１９ｃｍ−３の高濃度ｎ型基板１上に抵抗率約１Ωｃｍ、厚さ約７μｍのｎ型エピタキシャル層２を成長させた後に、ボロンを２×１０１３ｃｍ−２程度イオン打ち込みし、深さ約２μｍのｐ型ウエル３ａ、３ｂを半導体結晶（半導体層）に拡散する。その後、表面酸化を行ない、厚さ約３０ｎｍの酸化膜４を形成し、さらに、ナイトライド膜（図示省略）を酸化防止マスクとして配置して、選択酸化を行なう。その後、ナイトライド膜は除去する。ＦＥＴを形成するためのアクティブ領域に約３０ｎｍの薄い酸化膜４が形成され、多結晶シリコンダイオード、キャパシタ、抵抗を形成するフィールド領域に約１００ｎｍの厚い酸化膜４が形成される。
【００２８】
次に、図４（ｂ）に示すように、アクティブ領域とフィールド領域の全面に酸化膜４を約３０ｎｍ堆積して酸化膜４を厚くした後、シリコン溝を形成するために、ホトレジスト２８をパターニングする。
【００２９】
次に、ホトレジスト２８をマスクとして酸化膜４を選択的にエッチングした後、ホトレジスト２８を除去し、その後、図５（ｃ）に示すように、酸化膜４のパターンをマスクとして、深さ約２μｍの溝（トレンチ）５をドライエッチングで形成する。その後、全面（半導体層の主面も裏面もすべて）を酸化膜エッチングすることで、横型ＭＯＳＦＥＴ３２のアクティブ領域のシリコン層（ｐ型ウエル３ｂ）を露にする。さらに、高温の下で長時間犠牲酸化膜を形成し、その後、この酸化膜を除去することにより、溝５の角をスムージングし、溝（シリコン溝）５を、均一の厚さのゲート酸化膜が形成できる溝形状にする。
【００３０】
次に、図５（ｄ）に示すように、アクティブ領域に対するゲート酸化を行ない、シリコン溝５の壁面（側面と底面）にトレンチ型パワーＭＯＳＦＥＴ３０用のゲート酸化膜６ａを形成し、ｐ型ウエル３ｂ上に横型ＭＯＳＦＥＴ３２用のゲート酸化膜６ｂをそれぞれ約８０ｎｍ形成する。
【００３１】
次に、図５（ｅ）に示すように、ゲート酸化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平坦となるように、リンをドープしてある多結晶シリコン層７を堆積し、その後、多結晶シリコン層７をエッチングする領域をホトレジスト２９でパターニングする。
【００３２】
次に、ホトレジスト２９をマスクにしてエッチバックを行なうことにより、図６（ｆ）に示すように、パワーＭＯＳＦＥＴ３０のゲート電極として使用する多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２のゲート電極となり厚さが約１μｍの多結晶シリコン層７ｃがパターニングされる。この場合、多結晶シリコン層７ｂはゲート電極１５ｂに接続されるため、多結晶シリコン層７ａよりも厚くパターニングする。
【００３３】
次に、図６（ｇ）に示すように、ホトレジスト２５と多結晶シリコン層７ａ、７ｂをマスクにして、約４×１０１３ｃｍ−２のボロンをイオン打ち込みして、トレンチ型パワーＭＯＳＦＥＴ３０のボディ（チャネル）となるｐ型拡散層（ボディ拡散層）８を形成する。
【００３４】
次に、図６（ｈ）に示すように、ホトレジスト２５を除去した状態で拡散を行ない、ｐ型拡散層８を深さ約１．５μｍに伸ばし、その後、横型ＭＯＳＦＥＴ３２のドレイン耐圧向上に必要な低濃度ｎ型オフセット層９ａを形成するために、全面に約５×１０１２ｃｍ−２のリンをイオン打ち込みする。このとき、低濃度ｎ型拡散層９ｂ、９ｃも同時に形成されるが、これらの拡散領域９ｂ、９ｃは、その後、高濃度の不純物層を形成するときに実質的にはなくなる。その後、厚さ約５０ｎｍの酸化膜１０と厚さ約２５０ｎｍの多結晶シリコン層１１を堆積する。
【００３５】
次に、多結晶シリコン層１１にボロンをイオン打ち込みし、多結晶シリコンダイオード４４の低濃度ｐ型領域１１ａや高抵抗の多結晶シリコン抵抗（図示省略）を形成する。その後、図７（ｉ）に示すように、ホトレジスト２４をマスクにして、約１×１０１５ｃｍ−２のボロンをイオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０と横型ＭＯＳＦＥＴ３２のｐ型ボディコンタクト用拡散層として、深さ約４０ｎｍの高濃度ｐ型拡散層１２ａ、１２ｂを同時に形成するとともに、多結晶シリコンダイオード４４の高濃度アノード領域１１ｃを同時に形成する。
【００３６】
次に、図７（ｊ）に示すように、ホトレジスト２６をマスクにして、ヒ素を約５×１０１３ｃｍ−２程度イオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａ、横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとドレイン拡散層１３ｃをそれぞれ同時に深さ約３０ｎｍ程度形成する。このとき多結晶シリコンダイオード４４の高濃度カソード領域１１ｂも同時に形成する。
【００３７】
次に、図７（ｋ）に示すように、約５００ｎｍの酸化膜１４を堆積してコンタクト部の形成を行なうとともに、トレンチ型パワーＭＯＳＦＥＴ３０のソース電極１５ａ、ゲート電極１５ｂ、横型ＭＯＳＦＥＴのソース電極１５ｄ、ボディ電極１５ｃ、ドレイン電極１５ｅ、多結晶シリコンダイオード４４のカソード電極１５ｆ、アノード電極１５ｇを形成する。
【００３８】
最後に、図１に示すように、各電極上に保護膜１６を形成するとともに、ＦＥＴ３０のソース電極パッド１７などの窓開けを行なうとともに、半導体チップ（基板１）の裏面をエッチングして、裏面電極１８をドレイン電極として形成する。
【００３９】
本実施形態によれば、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａと横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとの形成を溝５の穴埋め工程後に同時に行っているため、ソース拡散層１３ａ、１３ｂのソース・ボディ接合深さ（ソース拡散層の深さ）を同じまたはソース拡散層１３ａの深さをソース拡散層１３ｂの深さよりも浅くすることができる。すなわち、通常、トレンチ型パワーＭＯＳＦＥＴ３０のしきい電圧（しきい値）は横型ＭＯＳＦＥＴ３２のしきい電圧よりも高く設定されるので、横型ＭＯＳＦＥＴ３２のボディ拡散層（ソース領域）１２ｂより高濃度の拡散層をボディ拡散層８に使用する。このため、ソース拡散層１３ａのソース・ボディ間接合の方がソース拡散層１３ｂのソース・ボディ間接合よりも浅くなる。ただし、同じ濃度のｐ型拡散層をボディ拡散層１２ｂ、８に用いた場合には、両者（ソース拡散層１３ａ、１３ｂ）の接合の深さは同じになる。
【００４０】
このように、トレンチ溝形成工程後にソース拡散層１３ａ、１３ｂを同時に形成しているため、ソース形成用マスクが１枚で済み、製造工程数を少なくすることができるとともに製造コスト（プロセスコスト）の低減に寄与することができる。
【００４１】
さらに、本実施形態によれば、高温の下で長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成工程後にソース拡散層１３ａ、１３ｂやボディ拡散層８、１２ｂを形成しているため、ソース拡散層１３ａ、１３ｂおよびボディ拡散層８、１２ｂを浅くすることができる。さらに、ソース拡散層１３ｂとドレイン用の低濃度ｎ型オフセット層９ａは多結晶シリコンゲート電極７ｃに対し、自己整合で形成する。このため、横型ＭＯＳＦＥＴ３２に関しては、実効チャネル長（多結晶シリコン層７ｃの幅）を短くすることができるともに、相互コンダクタンスｇｍを高くすることができ、横型ＭＯＳＦＥＴ３２の微細化およびチップ面積の低減による低コスト化が可能になる。またソース拡散層１３ａ、１３ｂを浅くできるため、ゲート・ソース間容量を低減することができる。特に、トレンチ型パワーＭＯＳＦＥＴ３０に関しては、ゲート・ソース間容量を低減できるだけでなく、チャネル長を短くすることができるため、低損失化が可能になる。
【００４２】
また、本実施形態によれば、多結晶シリコンダイオード４４に使用するシリコン層（１１ａ〜１１ｃ）の厚さを横型ＭＯＳＦＥＴ３２のゲートに使用するシリコン層７ｃに比べて薄くしているため、耐圧特性を安定化することができる。
【００４３】
具体的には、横型ＭＯＳＦＥＴ３２のシリコン層７ｃの厚さは、例えば、約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４４のシリコン層１１ａ〜１１ｃの厚さは約２５ｎｍと、シリコン層７ｃの厚さに対して１５％以上薄く形成してあり、多結晶シリコンダイオード４４の耐圧特性を安定化することができる。
【００４４】
この理由は以下の通りである。横型ＭＯＳＦＥＴ３２のゲート電極に接続されるシリコン層７ｃは、トレンチ型パワーＭＯＳＦＥＴ３０の溝５に多結晶シリコン層７を埋め込んだ後、平坦化する必要がある。このため、横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃは約５０ｎｍ以上の厚さに形成することが望ましい。一方、多結晶シリコンダイオード４４のシリコン層（１１ａ〜１１ｃ）の膜厚は約４０ｎｍ以下に薄くして、拡散層１３ａ、１３ｂやボディ拡散層８の形成と同一工程で、カソード用ｎ型拡散層１１ｂとアノード用ｐ型拡散層１１ｃを形成することで、これらの拡散層１１ｂ、１１ｃを多結晶シリコン層１１の底部まで形成することができる。これにより、多結晶シリコンダイオード４４内における電界が深さ方向に対して一定となるため、多結晶シリコンダイオード４４の耐圧特性が安定化することになる。また、実効的に動作する接合面積の変動がシリコン層１１の厚さの変動による影響を受けにくくなるため、多結晶シリコンダイオード４４の順方向電圧の温度変化または多結晶シリコンダイオード４４の逆方向リーク電流の温度変化を利用して、例えば、温度検出制御回路を構成した場合、この温度検出制御回路の精度を高めることができる。
【００４５】
さらに、多結晶シリコン層１１ａは多結晶シリコンを用いた高抵抗素子にも使用できるため、シリコン層１１ａの厚さを多結晶シリコン層７ｃの厚さよりも１５％以上薄くすることにより、高濃度でもシート抵抗の高い抵抗素子を実現することができる。このため、このような抵抗素子を用いれば、抵抗値の絶対値の精度が向上し、さらに温度による抵抗値の変動を小さくすることができる。
【００４６】
また、本実施形態によれば、ソース拡散層１３ａ、１３ｂを同時に形成するとともに、ソース拡散層１３ａ、１３ｂの形成と同時に、多結晶シリコンダイオード４４（４５、４６）のカソード領域１１ｆや多結晶シリコン抵抗への不純物ドープを同時に行うことや、さらに、ｐ型ボディコンタクト用拡散層１２ａの形成と同時に多結晶シリコンダイオード４４のアノード領域１１ｃや多結晶シリコン抵抗への不純物ドープを同時に行うことで、プロセスの低コスト化が可能になる。
【００４７】
（実施形態２）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をパワースイッチシステムのスイッチ素子に適用したときの実施形態を図８にしたがって説明する。
本実施形態における保護機能内蔵絶縁ゲート型半導体装置は、多結晶シリコンダイオード４０〜４６、キャパシタ４８、多結晶シリコン抵抗５０〜５６、トレンチ型ＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７を備えて構成されており、ＭＯＳＦＥＴ３０が負荷を駆動する駆動源として、ドレイン端子６０を介して負荷に接続されている。トレンチ型ＭＯＳＦＥＴ３１はＭＯＳＦＥＴ３０と同じデバイス構造を有し、チップ面積だけが１／１００〜１／５０００と小さい電流検出用の素子として構成されており、ゲート電極が、ＭＯＳＦＥＴ３０のゲートとともに抵抗５０を介してゲート端子６１に接続され、ソース電極が抵抗５１を介してソース端子６２に接続されている。トレンチ型ＭＯＳＦＥＴ３１は、横型ＭＯＳＦＥＴ３２、抵抗５１とともに過電流保護回路を構成し、ＭＯＳＦＥＴ３０のドレイン電流が過剰に流れたときに、このドレイン電流とともに自身のドレイン電流も増加するようになっている。そして、ドレイン電流の増加に伴ってトレンチ型ＭＯＳＦＥＴ３１のゲート電圧（抵抗５１の電圧）が設定電圧を超えると横型ＭＯＳＦＥＴ３２がオンして、パワーＭＯＳＦＥＴ３０のゲート電圧を低下させるようになっており、過電流保護回路により、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。
【００４８】
一方、ダイオード４０、４１はパワーＭＯＳＦＥＴ３０、３１のゲートを保護するゲート保護ダイオードとして構成されており、ダイオード４２は抵抗５５とともに簡易型の定電圧回路を構成し、ツェナーダイオードとして機能するダイオード４２と抵抗５５との交点に定電圧を発生するようになっている。ダイオード４３は複数個のダイオードが直列接続されて構成されており、抵抗５６、横型ＭＯＳＦＥＴ３７とともに温度検出回路を構成し、チップ温度の上昇に伴ってダイオード４３の端子電圧が低下し、チップ温度が規定温度以上に上昇したときに、ＭＯＳＦＥＴ３７がオン状態からオフ状態に変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧に変化するように構成されている。抵抗５４はＭＯＳＦＥＴ３６とともにインバータを構成し、温度検出回路によってチップ温度が規定温度以上に上昇したことが検出されたときに、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になるに伴って、ＭＯＳＦＥＴ３６のドレインが低電圧となるように構成されている。抵抗５２、５３、ＭＯＳＦＥＴ３４、３５はラッチ回路を構成しており、ＭＯＳＦＥＴ３６のドレイン電圧が低電圧となったときに、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３をオンさせるようになっている。ＭＯＳＦＥＴ３３は遮断回路を構成するようになっており、ＭＯＳＦＥＴ３３がオンになるとＭＯＳＦＥＴ３０、３１のゲート電圧が低下し、ＭＯＳＦＥＴ３０、３１が遮断状態（オフ）になる。この場合、ラッチ回路の働きにより遮断回路が一度働くと、チップ温度が規定温度以下に下がってもパワーＭＯＳＦＥＴ３０、３１の遮断状態は保持される。この遮断状態を解除するためには、ゲート端子６１の電圧を一旦０ボルトに低下させてラッチ回路をリセットさせる。なお、ラッチ回路の抵抗５２の抵抗値は抵抗５３の抵抗値よりも約一桁高い値に設定されている。このため、室温ではゲート端子６１に電圧が印加されても、ＭＯＳＦＥＴ３３は常にオフ状態に維持され、印加電圧のレベルがしきい電圧を超えるとパワーＭＯＳＦＥＴ３０、３１がオンすることになる。
【００４９】
また、ダイオード４４〜４６はゲート端子６１の電圧がソース端子６２の電圧よりも低下したときに、寄生トランジスタを通って、ソース端子６２からゲート端子６１にリーク電流が流れるのを防止するようになっている。なお、この寄生トランジスタは、例えば、ｎ型エピタキシャル層２をコレクタ、ｐ型ウエル３ｂをベース、ｎ型拡散層１３ｃをエミッタとして構成される。またキャパシタ４８は周囲の回路からの雑音によりラッチ回路が誤動作しないように電圧変動を抑制するために設けられている。
【００５０】
上記過電流検出制御回路においては、室温でゲート端子６１に電圧が印加されると、ＭＯＳＦＥＴ３３がオフ状態にあるため、パワーＭＯＳＦＥＴ３０、３１がオンになる。ＭＯＳＦＥＴ３０によって負荷が駆動されているときに、負荷に過電流が流れると、電流センス用ＭＯＳＦＥＴ３１のドレイン電流も増加し、抵抗５１の端子電圧が設定電圧を越えるとＭＯＳＦＥＴ３２がオンになり、パワーＭＯＳＦＥＴ３０のゲート電圧が低下するため、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。
【００５１】
一方、ＦＥＴ３０によって負荷が駆動されているときに、チップ温度が規定温度以上に上昇すると、ＭＯＳＦＥＴ３７がオンからオフに変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になる。これによりＭＯＳＦＥＴ３６のドレイン電圧が低電圧となり、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３がオンになる、これによりパワーＭＯＳＦＥＴ３０、３１がオフになり、チップ温度が規定温度以上になったときにＭＯＳＦＥＴ３０を遮断状態に保持することができる。
【００５２】
本実施形態によれば、パワーＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なパワーＭＯＳＦＥＴ３０、３１を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。
【００５３】
また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型パワーＭＯＳＦＥＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。
【００５４】
さらに、本実施形態によれば、パワーＭＯＳＦＥＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してパワーＭＯＳＦＥＴが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。
【００５５】
また、本実施形態によれば、チップ温度が規定温度以上になってＭＯＳＦＥＴ３０が遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。
【００５６】
（実施形態３）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを内蔵した回路に適用したときの実施形態を図９および図１０にしたがって説明する。図９はゲート保護回路の回路構成図、図１０は保護機能内蔵絶縁ゲート型半導体装置の縦断面図である。なお、図９と図１０において、前記各実施形態と同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００５７】
本実施形態における半導体装置は、トレンチ型パワーＭＯＳＦＥＴ３０と多結晶シリコンダイオード（ゲート保護ダイオード）４７を備えて構成されており、ＭＯＳＦＥＴ３０のドレイン電極がドレイン端子６０に、ソース電極がソース端子６２に、ゲート電極がゲート端子６１に接続され、バック・ツー・バック接続された多段の多結晶シリコンダイオード４７の両端がソース端子６２とゲート端子６１に接続されている。すなわち、温度検出制御回路や過電流検出制御回路に用いる横型絶縁ゲート型半導体素子は内蔵していないが、トレンチ型パワーＭＯＳＦＥＴ３０と、このＦＥＴ３０を保護するための多結晶シリコンダイオード４７を備えて構成されている。本実施形態の多段の多結晶シリコンダイオード４７は、中心が高濃度ｎ型拡散層１１ｆで形成され、その周辺に低濃度ｐ型拡散層１
１ｃが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｅが形成され、さらにその周辺に低濃度ｐ型拡散層１１ｂが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｄが形成され、全体として、リング状の多結晶シリコンダイオードを構成するようになっている。この多結晶シリコンダイオード４７は、図２および図３に示す高濃度ｐ型拡散層１１ｂ、アノード電極１５ｇが不要となるため、小面積でもパワーＭＯＳＦＥＴ３０のゲート電極を静電破壊から防止することができる。なお、ダイオード４７の中心にはゲート電極１５ｉが形成されており、このゲート電極１５ｉはボンディングワイヤとの接続ができるようにゲートパッド１７ｂを形成するようになっている。
【００５８】
本実施形態における温度検出制御回路の特徴とするところは、パワーＭＯＳＦＥＴ３０として、ソース拡散層１３ａ、ボディ（チャネル）拡散層８を溝５の形成後に形成したものを用いるとともに、多結晶シリコンダイオード４７として、トレンチ型パワーＭＯＳＦＥＴ３０に用いた多結晶シリコン層７ａ、７ｂの溝５に引き出された領域の膜厚ｘ（図１に示す横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃの厚さに相当）よりも薄い膜厚ｙの第２のシリコン層（１１ｂ〜１１ｆ）を形成したものを用いた点にある。
【００５９】
具体的な製造方法は図１と図３に示した多結晶シリコンダイオード４４と同じである。すなわち多結晶シリコン層７ｂの膜厚ｘは約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４７のシリコン層の膜厚ｙは、多結晶シリコン層７ｂの膜厚ｘよりも１５％以上薄く、例えば２５ｎｍ程度の厚さに形成されている。このため、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａの形成と多結晶シリコンダイオード４７のカソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で行うことができ、プロセスコストの低減に寄与することができる。なお、ダイオード４７としてシリコン層７ｂの膜厚Ｘと同じ厚さのシリコン層または膜厚ｘよりも厚いシリコン層で構成すると、カソード用ｎ型拡散層１１ｄ〜１１ｆがシリコン層の底部に達しないことが生じ、低濃度ｐ型拡散層１１ｂと１１ｃとを分離できなくなって両者が短絡する恐れがある。このため、ダイオード４７の膜厚ｙを膜厚ｘと同じか膜厚ｘよりも厚くするときには、ソース拡散層１３ａの形成工程とは別の工程で、カソード用ｎ型拡散層１１ｄ〜１１ｆを形成することが必要となる。
【００６０】
また本実施形態においては、ダイオード４７として、４個（２組）のバック・ツー・バック接続したダイオードを使用することにより、ソース端子６２とゲート端子６１との間にゲート耐圧として、±１４ボルト程度の電圧が得られるが、このゲート耐圧を±２０ボルト程度とする場合は、６個（３組）のバック・ツー・バックダイオードを使用すれば良い。この場合、高濃度ｎ型拡散層１１ｄ、１１ｅ、１１ｆと低濃度ｐ型拡散層１１ｂ、１１ｃで構成されるｐｎ接合ダイオードの段数を増加させればよいことになる。
【００６１】
本実施形態によれば、温度検出制御回路を構成する素子として、ソース拡散層１３ａ、カソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で形成したものを用いているため、プロセスコストを安くすることができるともに、ソース拡散層１３とボディ拡散層（チャネル拡散層）８を形成した後の熱工程を少なくし、チャネル長を短くできるため、低損失かつ入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができ、性能の向上を図ることができる。
【００６２】
（実施形態４）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第４実施形態を図１１にしたがって説明する。なお、本実施形態において、前記各実施形態と同一のものについては、同一符号を付してそれらの詳細な説明を省略する。
本実施形態は、パワーＭＯＳトランジスタ３０のゲート酸化膜６ａの厚さを、例えば、約８０ｎｍとして、ゲート酸化膜６ｂの厚さ（約５０ｎｍ）よりも１５％以上厚くしたことを特徴とするものである。
【００６３】
ゲート酸化膜６ａの厚さをゲート酸化膜６ｂよりも１５％以上厚くするに際しては、図１２に示すように、ゲート酸化膜６ａを形成後、一旦横型ＭＯＳＦＥＴ３２のアクティブ領域に形成される酸化膜４をホトレジスト２７をマスクにして除去し、その後、改めてゲート酸化膜６ｂを形成することによって実現できる。
【００６４】
本実施形態によれば、ゲート酸化膜６ａの膜厚をゲート酸化膜６ｂの膜厚よりも厚くしたため、溝５に形成したゲート酸化膜６ａの耐圧劣化を防止することができ、ゲート酸化膜６ａの信頼性を向上させることができる。
【００６５】
また、本実施形態によれば、欠陥の発生しにくい平坦部のゲート酸化膜６ｂをゲート酸化膜６ａよりも薄くしているため、横型ＭＯＳＦＥＴ３２の相互コンダクタンスｇｍを向上させることができる。
【００６６】
また、本実施形態によれば、前記実施形態と同様に、素子としてプロセスコストの安いものを用いることができ、また、低損失で入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができるとともに微細化が容易な横型ＭＯＳＦＥＴ３２を用いることができる。
【００６７】
（実施形態５）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第５実施形態を図１３にしたがって説明する。
【００６８】
本実施形態は、図１に示す高濃度ｎ型基板１の代わりに、高濃度ｐ型基板１９を使用するとともに、電力用絶縁ゲート型半導体素子として、パワーＭＯＳＦＥＴ３０の代わりに、ＩＧＢＴ３８を形成したものであり、他の構成は図１１と同様であり、同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００６９】
ＩＧＢＴ３８は、ｐ型基板１９をコレクタ、ｎ型エピキャシタル層２をｎ型ベース、ｐ型拡散層８をｐ型ベース、ｎ型拡散層１３ａをエミッタとし、多結晶シリコン層７ａ、７ｂをゲートとして使用するトレンチ型ＩＧＢＴを構成するようになっている。
【００７０】
本実施形態によれば、前記実施形態１と同様に、素子としてプロセスコストの安いものを用いることができるとともに、低損失でかつ入力容量が小さいＩＧＢＴ３８を用いることができ、微細化が容易な横型ＭＯＳＦＥＴ３２を用いることが可能になる。
【００７１】
（実施形態６）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第６の実施形態を図１４にしたがって説明する。本実施形態は、図１３に示す半導体装置を過電流検出制御回路と温度検出制御回路を内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応したものであり、図８および図１３と同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００７２】
本実施形態における半導体装置は、図８に示すパワーＭＯＳＦＥＴ３０、３１の代わりに、トレンチ型ＩＧＢＴ３８、３９を用いたものである。すなわちＩＧＢＴ３８、３９は同じデバイス構造を有し、電流検出用のトレンチ型ＩＧＢＴ３９の面積だけがＩＧＢＴ３８よりも１／１００〜１／５０００と小さくなっている。
【００７３】
電力用パワー素子として、ＩＧＢＴ３８を使用した場合、多結晶シリコンダイオード４４〜４６により、ゲート端子６１の電圧がエミッタ端子６４の電圧よりも低下したときに、寄生サイリスタを通ってエミッタ端子６４からゲート端子６１にリーク電流が流れるのを防止することができる。なお、寄生サイリスタはｎ型エピタキシャル基板２、ｐ型ウエル３ｂ、ｎ型拡散層１３ｃ、ｐ型基板１９で構成される。
【００７４】
本実施形態によれば、ＩＧＢＴ３８、３９、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なＩＧＢＴ３８、３９を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。
【００７５】
また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型ＩＧＢＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。
【００７６】
さらに、本実施形態によれば、ＩＧＢＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してＩＧＢＴが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。
【００７７】
また、本実施形態によれば、チップ温度が規定温度以上になってＩＧＢＴが遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。
【００７８】
以上、本発明の好適な実施形態について説明したが、本発明は前記各実施形態に限定されるものではなく、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴとしてｎチャネル型の代わりに、ｐチャネル型を用いることもできる。また絶縁層上のシリコンとして多結晶シリコンを用いたものについて説明したが、絶縁層上のシリコンとしては、アモリファスシリコンや単結晶化したシリコンを用いることもできる。さらに、前記各実施形態の半導体装置をそれぞれ組み合わせたものを同一チップ上に形成することもできる。
【符号の説明】
【００７９】
１  高濃度ｎ型基板
２  ｎ型エピタキシャル層
３ａ、３ｂ  ｐ型ウエル
４、１０、１４  酸化膜
５  溝
６ａ、６ｂ  ゲート酸化膜
７ａ、７ｂ、７ｃ、７ｄ  多結晶シリコン層
８  ボディ（チャネル）拡散層
９ａ  低濃度ｎ型拡散層
１１  第２多結晶シリコン層（ノンドープ）
１１ａ  第２多結晶シリコン層（低濃度ｐ型拡散層ドープ)
１１ｂ、１１ｄ、１１ｅ、１１ｆ、１１ｇ  第２多結晶シリコン層（高濃度ｎ型拡散層ドープ）
１１ｃ  第２多結晶シリコン層（高濃度ｐ型拡散層ドープ）
１２ａ  高濃度ｐ型拡散層
１２ｂ  高濃度ｐ型拡散層
１３ａ  高濃度ｎ型拡散層
１３ｂ、１３ｃ  高濃度ｎ型拡散層
１６  保護膜
１７ａ、１７ｂ  電極パッド
１８  裏面電極
１９  高濃度ｐ型基板
２０ａ〜２０ｆ  コンタクト領域
２５〜２９  ホトレジスト
３０、３２  トレンチ型パワーＭＯＳＦＥＴ
３２〜３７  横型ＭＯＳＦＥＴ
３８、３９  ＩＧＢＴ
４０〜４７  ダイオード
４８  キャパシタ
５０〜５５  抵抗
【図１】
2011155289.tif 000003
【図２】
2011155289.tif 000004
【図３】
2011155289.tif 000005
【図４】
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【図５】
2011155289.tif 000007
【図６】
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【図７】
2011155289.tif 000009
【図８】
2011155289.tif 000010
【図９】
2011155289.tif 000011
【図１０】
2011155289.tif 000012
【図１１】
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【図１２】
2011155289.tif 000014
【図１３】
2011155289.tif 000015
【図１４】
2011155289.tif 000016
【手続補正書】
【提出日】平成23年4月21日(2011.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上の半導体層の主面に形成された複数の溝と、前記複数の溝の内面に形成されたゲート絶縁膜を介して第１の多結晶シリコン層を埋め込んで形成された多結晶シリコンゲート層と、前記半導体基板の半導体層とは反対の面に形成された第１の電極と、前記各溝の間の半導体層の主面に形成された拡散層と、該拡散層と接続される第２の電極とを備えてなるトレンチ型絶縁ゲート半導体を備え、
前記溝内の少なくとも１つの多結晶シリコンゲート層は、前記溝上から前記溝上以外にまで延長した多結晶シリコンゲート層領域を有し、該溝上以外にまで延長した多結晶シリコンゲート層領域を通って第３の電極と接続して形成されてなるトレンチ型絶縁ゲート半導体装置において、
前記半導体基板に形成された前記トレンチ型絶縁ゲート半導体素子の温度検出回路を構成する多結晶シリコンダイオードを備え、
該多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して積層された第２の多結晶シリコン層で形成されていることを特徴とするトレンチ型絶縁ゲート半導体装置。
【請求項２】
請求項１のトレンチ型絶縁ゲート半導体装置において、
前記第２の多結晶シリコン層の膜厚は、前記溝上以外にまで延長した多結晶シリコンゲート層の膜厚より薄く形成されていることを特徴とするトレンチ型絶縁ゲート半導体装置。
【請求項３】
請求項１のトレンチ型絶縁ゲート半導体装置において、
前記多結晶シリコンダイオードを形成するｐ型拡散層及びｎ型拡散層は前記第２の多結晶シリコン層の上面から下面に達するまで形成されてなることを特徴とするトレンチ型絶縁ゲート半導体装置。
【請求項４】
請求項1から請求項３のうちの１つのトレンチ型絶縁ゲート半導体装置の製造方法において、
該トレンチ型絶縁ゲート半導体装置は、
前記半導体基板上の半導体層の主面に複数の溝を形成し、
該複数の溝の内面に形成されたゲート絶縁膜を介して第１の多結晶シリコン層を埋め込んで多結晶シリコンゲート層を形成するにあたって、該少なくとも１つの多結晶シリコンゲート層を前記溝上から前記溝上以外にまで延長して形成し、
前記半導体基板上の半導体層の主面に絶縁膜を介して第２の多結晶シリコン層を積層し、該第２の多結晶シリコン層の膜厚を前記溝上以外にまで延長した多結晶シリコンゲート層の膜厚より薄く形成したことを特徴とするトレンチ型絶縁ゲート半導体装置の製造方法。
【請求項５】
請求項４のトレンチ型絶縁ゲート半導体装置の製造方法において、
前記多結晶シリコンダイオードを形成するｐ型拡散層、又はｎ型拡散層と、前記各溝の間の半導体層の主面に形成された拡散層とを同一工程で形成することを特徴とするトレンチ型絶縁ゲート半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型絶縁ゲート半導体装置及びその製造方法に係り、特に、トレンチ型絶縁ゲート半導体素子とこの素子の温度検出回路を構成する多結晶シリコンダイオードを同一チップ上に形成するに好適なトレンチ型絶縁ゲート半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体素子として、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力用の素子として半導体基板上に形成するに際しては、これらの素子の信頼性・付加価値向上、低コスト化、小型化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チップ上に、これらの素子を制御または保護するためのＭＯＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体装置が提案されている。例えば、プレーナ型パワーＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴのドレイン領域に多結晶シリコンダイオードと横型ＭＯＳＦＥＴを用いて温度検出回路を構成し、半導体チップの温度が規定温度以上に過熱されたときに、パワーＭＯＳＦＥＴを遮断するようになっている（特許文献１）。
【０００３】
また、本公報では、プレーナ型パワーＭＯＳＦＥＴのゲート・ソース間の静電破壊を防止する方法として、多結晶シリコンを用いたダイオードをプレーナ型パワーＭＯＳＦＥＴチップ内に形成することを開示している。
【０００４】
一方、プレーナ型パワーＭＯＳＦＥＴとは異なる絶縁ゲート型半導体素子として、素子の低損失化のために、半導体層に溝（トレンチ）を形成し、溝内にゲート酸化膜を介してゲート層を形成するとともに溝の側面にチャネルを形成することにより、単位面積当たりのチャネル幅を長くしたトレンチ型パワーＭＯＳＦＥＴが提案されている。トレンチ型パワーＭＯＳＦＥＴを製造するに際しては、ソース拡散層とボディ（チャネル）拡散層を形成してから溝を形成する方法（特許文献２）や、溝を形成してからソース拡散層とボディ（チャネル）拡散層を形成する方法（特許文献３）が提案されている。これらの方法のうち、一般的には、前者の方法が多く採用されている。
【０００５】
一方、トレンチ型パワーＭＯＳＦＥＴとこれを保護するＦＥＴを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴを保護するＦＥＴのゲートとしてトレンチ内に埋め込まれたゲートを利用する方法が提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２２９７５８号公報
【特許文献２】米国特許番号５，２９８，４４２号公報
【特許文献３】特開平４−１７３７１号公報
【特許文献４】特開平９−８２９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
トレンチ型パワーＭＯＳＦＥＴとこれを保護するためのＦＥＴを同一チップ上に形成する方法に関しては、特許文献４において開示されている。本公報では、トレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いているが、保護回路用の横型ＭＯＳＦＥＴとしてトレンチ内に埋め込まれた溝ゲートの側面を利用した構造を用いているため、ソース領域はトレンチ型パワーＭＯＳＦＥＴのソース領域と同時に形成できる。このため、保護回路用の横型ＭＯＳＦＥＴのソース拡散層のための追加マスクが不要となるという利点がある。しかし、保護回路用の横型ＭＯＳＦＥＴのゲートとしてトレンチ内に埋め込まれた溝ゲートの側面の一部だけを利用するため、ゲート幅Ｗを長くするためには素子面積が大きくなるという問題があった。また、溝ゲートの底部はゲート酸化膜を介してボディ領域が形成されており、このボディ領域はソースと接続して使用するため、ゲート・ソース間容量が大きくなるという問題があった。
【０００８】
また、特許文献２で開示されているようにトレンチ型パワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いた場合には、特許文献１でも開示しているように、ゲートと自己整合でソース拡散層とドレイン拡散層を形成する従来構造の横型ＭＯＳＦＥＴを内蔵するためには横型ＭＯＳＦＥＴのソース拡散層形成のために追加のマスクが必要となり、製造コストが上昇するという問題があった。さらに、トレンチ型パワーＭＯＳＦＥＴのソース拡散層と横型ＭＯＳＦＥＴのソース拡散層は溝形成工程の前に形成するため、溝形成において通常実施する高温長時間の犠牲酸化膜形成工程により、トレンチ型パワーＭＯＳＦＥＴのソース拡散層とチャネル拡散層、及び横型ＭＯＳＦＥＴのソース拡散層を浅く制御することが難しいという問題があった。従って、トレンチ型パワーＭＯＳＦＥＴのゲート・ソース間容量の低減やチャネル長を短くして低損失化することや横型ＭＯＳＦＥＴのゲート・ソース間容量の低減が難しいという問題があった。
【０００９】
一方、トレンチ型パワーＭＯＳＦＥＴとこれのゲートの静電破壊を保護するためのダイオードを同一チップ上に形成する方法に関しては、トレンチ型パワーＭＯＳＦＥＴの低損失やゲート・ソース間容量の増加防止を考慮し、なおかつ、マスク枚数の増加を極力抑える検討が十分なされていなかった。
【００１０】
本発明が解決しようとする課題は、トレンチ型絶縁ゲート半導体素子とこの素子の温度検出回路を構成する多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができるトレンチ型絶縁ゲート半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は、半導体基板上の半導体層の主面に形成された複数の溝と、前記複数の溝の内面に形成されたゲート絶縁膜を介して第１の多結晶シリコン層を埋め込んで形成された多結晶シリコンゲート層と、前記半導体基板の半導体層とは反対の面に形成された第１の電極と、前記各溝の間の半導体層の主面に形成された拡散層と、該拡散層と接続される第２の電極とを備えてなるトレンチ型絶縁ゲート半導体素子を備え、前記溝内の少なくとも１つの多結晶シリコンゲート層は、前記溝上から前記溝上以外にまで延長した多結晶シリコンゲート層領域を有し、該溝上以外にまで延長した多結晶シリコンゲート層領域を通って第３の電極と接続して形成されてなるトレンチ型絶縁ゲート半導体装置において、前記半導体基板に形成された前記トレンチ型絶縁ゲート半導体素子の温度検出回路を構成する多結晶シリコンダイオードを備え、該多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して積層された第２の多結晶シリコン層で形成されていることを特徴とするものである。
更に、本発明はトレンチ型絶縁ゲート半導体装置において、前記第２の多結晶シリコン層の膜厚は、前記溝上以外にまで延長した多結晶シリコンゲート層の膜厚より薄く形成されていることを特徴とするものである。
更に、本発明はトレンチ型絶縁ゲート半導体装置において、前記多結晶シリコンダイオードを形成するｐ型拡散層及びｎ型拡散層は前記第２の多結晶シリコン層の上面から下面に達するまで形成されてなることを特徴とするものである。
更に、本発明はトレンチ型絶縁ゲート半導体装置の製造方法において、該トレンチ型絶縁ゲート半導体装置は前記半導体基板上の半導体層の主面に複数の溝を形成し、該複数の溝の内面に形成されたゲート絶縁膜を介して第１の多結晶シリコン層を埋め込んで多結晶シリコンゲート層を形成するにあたって、該少なくとも１つの多結晶シリコンゲート層を前記溝上から前記溝上以外にまで延長して形成し、前記半導体基板上の半導体層の主面に絶縁膜を介して第２の多結晶シリコン層を積層し、該第２の多結晶シリコン層の膜厚を前記溝上以外にまで延長した多結晶シリコンゲート層の膜厚より薄く形成したことを特徴とするものである。
更に、本発明はトレンチ型絶縁ゲート半導体装置の製造方法において、前記多結晶シリコンダイオードを形成するｐ型拡散層、又はｎ型拡散層と、前記各溝の間の半導体層の主面に形成された拡散層とを同一工程で形成することを特徴とするものである。
【００１２】
本発明のトレンチ型絶縁ゲート半導体装置及びその製造方法によれば、トレンチ型絶縁ゲート半導体素子と保護回路素子（ダイオード）とを同一半導体基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁ゲート半導体素子の第３の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁ゲート半導体素子を用いることができ、性能の向上を図ることが可能になる。
【発明の効果】
【００１３】
以上説明したように、本発明のトレンチ型絶縁ゲート半導体装置及びその製造方法によれば、トレンチ型絶縁ゲート半導体素子とこの素子の温度検出回路を構成する多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態を示す縦断面図である。
【図２】本発明の第１実施形態を示す要部平面断面図である。
【図３】図２のａ−ａ線に沿う断面図である。
【図４】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の第２実施形態を示す回路構成図である。
【図９】本発明の第３実施形態を示す回路構成図である。
【図１０】図９に示す半導体装置の縦断面図である。
【図１１】本発明の第４実施形態を示す縦断面図である。
【図１２】図１１に示す装置の製造方法を説明するための断面図である。
【図１３】本発明の第５実施形態を示す縦断面図である。
【図１４】本発明の第６実施形態を示す回路構成図である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態を図面に基づいて説明する。
【００１６】
（実施形態１）
図１は本発明の第１実施形態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面図、図２は保護機能内蔵絶縁ゲート型半導体装置の要部平面断面図、図３は図２のａ−ａ線に沿う縦断面図である。
【００１７】
図１ないし図３において、絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子として、例えば、トレンチ型パワーＭＯＳＦＥＴ３０を備えているとともに、このＦＥＴ３０の動作、例えば、保護動作に関連する素子、すなわちＦＥＴ３０の動作を制御するとともにＦＥＴ３０を保護するための横型絶縁ゲート型半導体素子として、例えば、横型ＭＯＳＦＥＴ３２を備え、さらに、横型ＭＯＳＦＥＴ３２とともにトレンチ型パワーＭＯＳＦＥＴ３０を保護するための回路素子として、多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）を備え、これらの素子が同一チップ上に形成されている。
【００１８】
具体的には、高濃度ｎ型基板（半導体基板）１上には半導体層としてｎ型エピタキシャル層２、ｐ型ウエル３ａ、３ｂが形成されている。そして半導体層の主面には酸化膜４が形成されているとともに、複数の溝（トレンチ）５が形成されている。各溝５内にはゲート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコン層（ゲート層）７ａ、７ｂが形成されている。多結晶シリコン層７ｂ上には酸化膜１４を介して、トレンチ型パワーＭＯＳＦＥＴ３０の第１の電極となるゲート電極１５ｂが形成され、多結晶シリコン層７ａ上には酸化膜１４を介して、ＦＥＴ３０の第３の電極となるソース電極１５ａが形成されている。そして各溝５間にはボディ（チャネル）拡散層８、高濃度ｐ型拡散層１２ａ、ソース拡散層（高濃度ｎ型拡散層）１３ａが形成されている。なお、ＦＥＴ３０の第２の電極であるドレイン電極は裏面電極１８として基板１の裏面側に形成されている。
【００１９】
一方、横型ＭＯＳＦＥＴ３２として、半導体層の主面に、ゲート酸化膜６ｂを介して、ゲート電極に接続される多結晶シリコン層（主ゲート層）７ｃが形成され、半導体層としてのｐ型ウエル３ｂ内のうち多結晶シリコン層７ｃを臨む領域を間にして、ドレイン電極１５ｅに接続されるドレイン拡散層１３ｃとソース電極１５ｄに接続されるソース拡散層１３ｂとが形成されている。またソース拡散層１３ｂに隣接して、ボディ領域であるｐ型拡散層３ｂとアルミニュウムのボディ電極１５ｃとをオーミックコンタクトするために高濃度ｐ型ボディ領域１２ｂが形成されている。
【００２０】
多結晶シリコン層７ａと多結晶シリコン層７ｂとは分離して描かれているが、ＦＥＴ３０のゲートに用いられる多結晶シリコン層７ｂは、図２に示すように、格子状のシリコン溝の中に埋め込まれており、多結晶シリコン層７ａと７ｂとは他の断面で接続されている。コンタクト領域２０ａはソース電極１５ａ、ソース拡散層１３ａおよびソース領域１２ｂを接続するように設けられており、コンタクト領域２０ｂはアルミニュウムのゲート電極１５ｂとゲート用の多結晶シリコン層７ｂとを接続するために設けられている。
【００２１】
ＦＥＴ３０、３２の周囲の半導体層上には、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介して多結晶シリコンダイオード４４、キャパシタ４８、抵抗（図示省略）が形成されている。多結晶シリコンダイオード４４は、中心をｐ型不純物領域１１ｃとして、その周辺に低濃度ｐ型不純物領域１１ａが形成され、さらに、その周辺に高濃度ｎ型領域１１ｂが形成され、リング状の平面構造を有するダイオードとして構成されている。この場合、シリコン層のエッジ部にｐｎ接合ダイオードが形成されないため、耐圧などの特性劣化がないという利点がある。なお、コンタクト領域２０ｅはｐ型拡散層１１ｃとアノード電極（アルミ電極）１５ｇを接続するための領域として形成されており、コンタクト領域２０ｆはｐ型拡散層１１ｂとカソード電極（アルミ電極）１５ｆとを接続するための領域として形成されている。
【００２２】
一方、キャパシタ４８は、後述する多結晶シリコン層（第１シリコン層）７をパターニングして得られる多結晶シリコン層７ｄと、第２多結晶シリコン層（第２シリコン層）１１をパターニングして得られる多結晶シリコン層１１ｄと、これら二つの多結晶シリコン層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜４上に形成される酸化膜１０の一部）とから構成されている。そして多結晶シリコン層７ｄはコンタクト領域２０ｄを介してアルミ電極１５ｈに接続され、多結晶シリコン層１１ｇはコンタクト領域２０ｃを介してアルミ電極１５ｉに接続されている。
【００２３】
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の製造方法を図３ないし図７にしたがって説明する。
【００２４】
まず、図４（ａ）に示すように、ヒ素濃度が約２×１０１９ｃｍ−３の高濃度ｎ型基板１上に抵抗率約１Ωｃｍ、厚さ約７μｍのｎ型エピタキシャル層２を成長させた後に、ボロンを２×１０１３ｃｍ−２程度イオン打ち込みし、深さ約２μｍのｐ型ウエル３ａ、３ｂを半導体結晶（半導体層）に拡散する。その後、表面酸化を行ない、厚さ約３０ｎｍの酸化膜４を形成し、さらに、ナイトライド膜（図示省略）を酸化防止マスクとして配置して、選択酸化を行なう。その後、ナイトライド膜は除去する。ＦＥＴを形成するためのアクティブ領域に約３０ｎｍの薄い酸化膜４が形成され、多結晶シリコンダイオード、キャパシタ、抵抗を形成するフィールド領域に約１００ｎｍの厚い酸化膜４が形成される。
【００２５】
次に、図４（ｂ）に示すように、アクティブ領域とフィールド領域の全面に酸化膜４を約３０ｎｍ堆積して酸化膜４を厚くした後、シリコン溝を形成するために、ホトレジスト２８をパターニングする。
【００２６】
次に、ホトレジスト２８をマスクとして酸化膜４を選択的にエッチングした後、ホトレジスト２８を除去し、その後、図５（ｃ）に示すように、酸化膜４のパターンをマスクとして、深さ約２μｍの溝（トレンチ）５をドライエッチングで形成する。その後、全面（半導体層の主面も裏面もすべて）を酸化膜エッチングすることで、横型ＭＯＳＦＥＴ３２のアクティブ領域のシリコン層（ｐ型ウエル３ｂ）を露にする。さらに、高温の下で長時間犠牲酸化膜を形成し、その後、この酸化膜を除去することにより、溝５の角をスムージングし、溝（シリコン溝）５を、均一の厚さのゲート酸化膜が形成できる溝形状にする。
【００２７】
次に、図５（ｄ）に示すように、アクティブ領域に対するゲート酸化を行ない、シリコン溝５の壁面（側面と底面）にトレンチ型パワーＭＯＳＦＥＴ３０用のゲート酸化膜６ａを形成し、ｐ型ウエル３ｂ上に横型ＭＯＳＦＥＴ３２用のゲート酸化膜６ｂをそれぞれ約８０ｎｍ形成する。
【００２８】
次に、図５（ｅ）に示すように、ゲート酸化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平坦となるように、リンをドープしてある多結晶シリコン層７を堆積し、その後、多結晶シリコン層７をエッチングする領域をホトレジスト２９でパターニングする。
【００２９】
次に、ホトレジスト２９をマスクにしてエッチバックを行なうことにより、図６（ｆ）に示すように、パワーＭＯＳＦＥＴ３０のゲート電極として使用する多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２のゲート電極となり厚さが約１μｍの多結晶シリコン層７ｃがパターニングされる。この場合、多結晶シリコン層７ｂはゲート電極１５ｂに接続されるため、多結晶シリコン層７ａよりも厚くパターニングする。
【００３０】
次に、図６（ｇ）に示すように、ホトレジスト２５と多結晶シリコン層７ａ、７ｂをマスクにして、約４×１０１３ｃｍ−２のボロンをイオン打ち込みして、トレンチ型パワーＭＯＳＦＥＴ３０のボディ（チャネル）となるｐ型拡散層（ボディ拡散層）８を形成する。
【００３１】
次に、図６（ｈ）に示すように、ホトレジスト２５を除去した状態で拡散を行ない、ｐ型拡散層８を深さ約１．５μｍに伸ばし、その後、横型ＭＯＳＦＥＴ３２のドレイン耐圧向上に必要な低濃度ｎ型オフセット層９ａを形成するために、全面に約５×１０１２ｃｍ−２のリンをイオン打ち込みする。このとき、低濃度ｎ型拡散層９ｂ、９ｃも同時に形成されるが、これらの拡散領域９ｂ、９ｃは、その後、高濃度の不純物層を形成するときに実質的にはなくなる。その後、厚さ約５０ｎｍの酸化膜１０と厚さ約２５０ｎｍの多結晶シリコン層１１を堆積する。
【００３２】
次に、多結晶シリコン層１１にボロンをイオン打ち込みし、多結晶シリコンダイオード４４の低濃度ｐ型領域１１ａや高抵抗の多結晶シリコン抵抗（図示省略）を形成する。その後、図７（ｉ）に示すように、ホトレジスト２４をマスクにして、約１×１０１５ｃｍ−２のボロンをイオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０と横型ＭＯＳＦＥＴ３２のｐ型ボディコンタクト用拡散層として、深さ約４０ｎｍの高濃度ｐ型拡散層１２ａ、１２ｂを同時に形成するとともに、多結晶シリコンダイオード４４の高濃度アノード領域１１ｃを同時に形成する。
【００３３】
次に、図７（ｊ）に示すように、ホトレジスト２６をマスクにして、ヒ素を約５×１０１３ｃｍ−２程度イオン打ち込みし、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａ、横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとドレイン拡散層１３ｃをそれぞれ同時に深さ約３０ｎｍ程度形成する。このとき多結晶シリコンダイオード４４の高濃度カソード領域１１ｂも同時に形成する。
【００３４】
次に、図７（ｋ）に示すように、約５００ｎｍの酸化膜１４を堆積してコンタクト部の形成を行なうとともに、トレンチ型パワーＭＯＳＦＥＴ３０のソース電極１５ａ、ゲート電極１５ｂ、横型ＭＯＳＦＥＴのソース電極１５ｄ、ボディ電極１５ｃ、ドレイン電極１５ｅ、多結晶シリコンダイオード４４のカソード電極１５ｆ、アノード電極１５ｇを形成する。
【００３５】
最後に、図１に示すように、各電極上に保護膜１６を形成するとともに、ＦＥＴ３０のソース電極パッド１７などの窓開けを行なうとともに、半導体チップ（基板１）の裏面をエッチングして、裏面電極１８をドレイン電極として形成する。
【００３６】
本実施形態によれば、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａと横型ＭＯＳＦＥＴ３２のソース拡散層１３ｂとの形成を溝５の穴埋め工程後に同時に行っているため、ソース拡散層１３ａ、１３ｂのソース・ボディ接合深さ（ソース拡散層の深さ）を同じまたはソース拡散層１３ａの深さをソース拡散層１３ｂの深さよりも浅くすることができる。すなわち、通常、トレンチ型パワーＭＯＳＦＥＴ３０のしきい電圧（しきい値）は横型ＭＯＳＦＥＴ３２のしきい電圧よりも高く設定されるので、横型ＭＯＳＦＥＴ３２のボディ拡散層（ソース領域）３ｂより高濃度の拡散層をボディ拡散層８に使用する。このため、ソース拡散層１３ａのソース・ボディ間接合の方がソース拡散層１３ｂのソース・ボディ間接合よりも浅くなる。ただし、同じ濃度のｐ型拡散層をボディ拡散層３ｂ、８に用いた場合には、両者（ソース拡散層１３ａ、１３ｂ）の接合の深さは同じになる。
【００３７】
このように、トレンチ溝形成工程後にソース拡散層１３ａ、１３ｂを同時に形成しているため、ソース形成用マスクが１枚で済み、製造工程数を少なくすることができるとともに製造コスト（プロセスコスト）の低減に寄与することができる。
【００３８】
さらに、本実施形態によれば、高温の下で長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成工程後にソース拡散層１３ａ、１３ｂやボディ拡散層８、１２ｂを形成しているため、ソース拡散層１３ａ、１３ｂおよびボディ拡散層８、１２ｂを浅くすることができる。さらに、ソース拡散層１３ｂとドレイン用の低濃度ｎ型オフセット層９ａは多結晶シリコンゲート電極７ｃに対し、自己整合で形成する。このため、横型ＭＯＳＦＥＴ３２に関しては、実効チャネル長（多結晶シリコン層７ｃの幅）を短くすることができるともに、相互コンダクタンスｇｍを高くすることができ、横型ＭＯＳＦＥＴ３２の微細化およびチップ面積の低減による低コスト化が可能になる。またソース拡散層１３ａ、１３ｂを浅くできるため、ゲート・ソース間容量を低減することができる。特に、トレンチ型パワーＭＯＳＦＥＴ３０に関しては、ゲート・ソース間容量を低減できるだけでなく、チャネル長を短くすることができるため、低損失化が可能になる。
【００３９】
また、本実施形態によれば、多結晶シリコンダイオード４４に使用するシリコン層（１１ａ〜１１ｃ）の厚さを横型ＭＯＳＦＥＴ３２のゲートに使用するシリコン層７ｃに比べて薄くしているため、耐圧特性を安定化することができる。
【００４０】
具体的には、横型ＭＯＳＦＥＴ３２のシリコン層７ｃの厚さは、例えば、約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４４のシリコン層１１ａ〜１１ｃの厚さは約２５ｎｍと、シリコン層７ｃの厚さに対して１５％以上薄く形成してあり、多結晶シリコンダイオード４４の耐圧特性を安定化することができる。
【００４１】
この理由は以下の通りである。横型ＭＯＳＦＥＴ３２のゲート電極に接続されるシリコン層７ｃは、トレンチ型パワーＭＯＳＦＥＴ３０の溝５に多結晶シリコン層７を埋め込んだ後、平坦化する必要がある。このため、横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃは約５０ｎｍ以上の厚さに形成することが望ましい。一方、多結晶シリコンダイオード４４のシリコン層（１１ａ〜１１ｃ）の膜厚は約４０ｎｍ以下に薄くして、拡散層１３ａ、１３ｂやボディ拡散層８の形成と同一工程で、カソード用ｎ型拡散層１１ｂとアノード用ｐ型拡散層１１ｃを形成することで、これらの拡散層１１ｂ、１１ｃを多結晶シリコン層１１の底部まで形成することができる。これにより、多結晶シリコンダイオード４４内における電界が深さ方向に対して一定となるため、多結晶シリコンダイオード４４の耐圧特性が安定化することになる。また、実効的に動作する接合面積の変動がシリコン層１１の厚さの変動による影響を受けにくくなるため、多結晶シリコンダイオード４４の順方向電圧の温度変化または多結晶シリコンダイオード４４の逆方向リーク電流の温度変化を利用して、例えば、温度検出制御回路を構成した場合、この温度検出制御回路の精度を高めることができる。
【００４２】
さらに、多結晶シリコン層１１ａは多結晶シリコンを用いた高抵抗素子にも使用できるため、シリコン層１１ａの厚さを多結晶シリコン層７ｃの厚さよりも１５％以上薄くすることにより、高濃度でもシート抵抗の高い抵抗素子を実現することができる。このため、このような抵抗素子を用いれば、抵抗値の絶対値の精度が向上し、さらに温度による抵抗値の変動を小さくすることができる。
【００４３】
また、本実施形態によれば、ソース拡散層１３ａ、１３ｂを同時に形成するとともに、ソース拡散層１３ａ、１３ｂの形成と同時に、多結晶シリコンダイオード４４（４５、４６）のカソード領域１１ｆや多結晶シリコン抵抗への不純物ドープを同時に行うことや、さらに、ｐ型ボディコンタクト用拡散層１２ａの形成と同時に多結晶シリコンダイオード４４のアノード領域１１ｃや多結晶シリコン抵抗への不純物ドープを同時に行うことで、プロセスの低コスト化が可能になる。
【００４４】
（実施形態２）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をパワースイッチシステムのスイッチ素子に適用したときの実施形態を図８にしたがって説明する。
本実施形態における保護機能内蔵絶縁ゲート型半導体装置は、多結晶シリコンダイオード４０〜４６、キャパシタ４８、多結晶シリコン抵抗５０〜５６、トレンチ型ＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７を備えて構成されており、ＭＯＳＦＥＴ３０が負荷を駆動する駆動源として、ドレイン端子６０を介して負荷に接続されている。トレンチ型ＭＯＳＦＥＴ３１はＭＯＳＦＥＴ３０と同じデバイス構造を有し、チップ面積だけが１／１００〜１／５０００と小さい電流検出用の素子として構成されており、ゲート電極が、ＭＯＳＦＥＴ３０のゲートとともに抵抗５０を介してゲート端子６１に接続され、ソース電極が抵抗５１を介してソース端子６２に接続されている。トレンチ型ＭＯＳＦＥＴ３１は、横型ＭＯＳＦＥＴ３２、抵抗５１とともに過電流保護回路を構成し、ＭＯＳＦＥＴ３０のドレイン電流が過剰に流れたときに、このドレイン電流とともに自身のドレイン電流も増加するようになっている。そして、ドレイン電流の増加に伴ってトレンチ型ＭＯＳＦＥＴ３１のゲート電圧（抵抗５１の電圧）が設定電圧を超えると横型ＭＯＳＦＥＴ３２がオンして、パワーＭＯＳＦＥＴ３０のゲート電圧を低下させるようになっており、過電流保護回路により、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。
【００４５】
一方、ダイオード４０、４１はパワーＭＯＳＦＥＴ３０、３１のゲートを保護するゲート保護ダイオードとして構成されており、ダイオード４２は抵抗５５とともに簡易型の定電圧回路を構成し、ツェナーダイオードとして機能するダイオード４２と抵抗５５との交点に定電圧を発生するようになっている。ダイオード４３は複数個のダイオードが直列接続されて構成されており、抵抗５６、横型ＭＯＳＦＥＴ３７とともに温度検出回路を構成し、チップ温度の上昇に伴ってダイオード４３の端子電圧が低下し、チップ温度が規定温度以上に上昇したときに、ＭＯＳＦＥＴ３７がオン状態からオフ状態に変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧に変化するように構成されている。抵抗５４はＭＯＳＦＥＴ３６とともにインバータを構成し、温度検出回路によってチップ温度が規定温度以上に上昇したことが検出されたときに、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になるに伴って、ＭＯＳＦＥＴ３６のドレインが低電圧となるように構成されている。抵抗５２、５３、ＭＯＳＦＥＴ３４、３５はラッチ回路を構成しており、ＭＯＳＦＥＴ３６のドレイン電圧が低電圧となったときに、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３をオンさせるようになっている。ＭＯＳＦＥＴ３３は遮断回路を構成するようになっており、ＭＯＳＦＥＴ３３がオンになるとＭＯＳＦＥＴ３０、３１のゲート電圧が低下し、ＭＯＳＦＥＴ３０、３１が遮断状態（オフ）になる。この場合、ラッチ回路の働きにより遮断回路が一度働くと、チップ温度が規定温度以下に下がってもパワーＭＯＳＦＥＴ３０、３１の遮断状態は保持される。この遮断状態を解除するためには、ゲート端子６１の電圧を一旦０ボルトに低下させてラッチ回路をリセットさせる。なお、ラッチ回路の抵抗５２の抵抗値は抵抗５３の抵抗値よりも約一桁高い値に設定されている。このため、室温ではゲート端子６１に電圧が印加されても、ＭＯＳＦＥＴ３３は常にオフ状態に維持され、印加電圧のレベルがしきい電圧を超えるとパワーＭＯＳＦＥＴ３０、３１がオンすることになる。
【００４６】
また、ダイオード４４〜４６はゲート端子６１の電圧がソース端子６２の電圧よりも低下したときに、寄生トランジスタを通って、ソース端子６２からゲート端子６１にリーク電流が流れるのを防止するようになっている。なお、この寄生トランジスタは、例えば、ｎ型エピタキシャル層２をコレクタ、ｐ型ウエル３ｂをベース、ｎ型拡散層１３ｃをエミッタとして構成される。またキャパシタ４８は周囲の回路からの雑音によりラッチ回路が誤動作しないように電圧変動を抑制するために設けられている。
【００４７】
上記過電流検出制御回路においては、室温でゲート端子６１に電圧が印加されると、ＭＯＳＦＥＴ３３がオフ状態にあるため、パワーＭＯＳＦＥＴ３０、３１がオンになる。ＭＯＳＦＥＴ３０によって負荷が駆動されているときに、負荷に過電流が流れると、電流センス用ＭＯＳＦＥＴ３１のドレイン電流も増加し、抵抗５１の端子電圧が設定電圧を越えるとＭＯＳＦＥＴ３２がオンになり、パワーＭＯＳＦＥＴ３０のゲート電圧が低下するため、パワーＭＯＳＦＥＴ３０に過大なドレイン電流が流れるのを防止することができる。
【００４８】
一方、ＦＥＴ３０によって負荷が駆動されているときに、チップ温度が規定温度以上に上昇すると、ＭＯＳＦＥＴ３７がオンからオフに変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧になる。これによりＭＯＳＦＥＴ３６のドレイン電圧が低電圧となり、ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦＥＴ３３がオンになる、これによりパワーＭＯＳＦＥＴ３０、３１がオフになり、チップ温度が規定温度以上になったときにＭＯＳＦＥＴ３０を遮断状態に保持することができる。
【００４９】
本実施形態によれば、パワーＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なパワーＭＯＳＦＥＴ３０、３１を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。
【００５０】
また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型パワーＭＯＳＦＥＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。
【００５１】
さらに、本実施形態によれば、パワーＭＯＳＦＥＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してパワーＭＯＳＦＥＴが破壊するのを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。
【００５２】
また、本実施形態によれば、チップ温度が規定温度以上になってＭＯＳＦＥＴ３０が遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。
【００５３】
（実施形態３）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを内蔵した回路に適用したときの実施形態を図９および図１０にしたがって説明する。図９はゲート保護回路の回路構成図、図１０は保護機能内蔵絶縁ゲート型半導体装置の縦断面図である。なお、図９と図１０において、前記各実施形態と同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００５４】
本実施形態における半導体装置は、トレンチ型パワーＭＯＳＦＥＴ３０と多結晶シリコンダイオード（ゲート保護ダイオード）４７を備えて構成されており、ＭＯＳＦＥＴ３０のドレイン電極がドレイン端子６０に、ソース電極がソース端子６２に、ゲート電極がゲート端子６１に接続され、バック・ツー・バック接続された多段の多結晶シリコンダイオード４７の両端がソース端子６２とゲート端子６１に接続されている。すなわち、温度検出制御回路や過電流検出制御回路に用いる横型絶縁ゲート型半導体素子は内蔵していないが、トレンチ型パワーＭＯＳＦＥＴ３０と、このＦＥＴ３０を保護するための多結晶シリコンダイオード４７を備えて構成されている。本実施形態の多段の多結晶シリコンダイオード４７は、中心が高濃度ｎ型拡散層１１ｆで形成され、その周辺に低濃度ｐ型拡散層１
１ｃが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｅが形成され、さらにその周辺に低濃度ｐ型拡散層１１ｂが形成され、さらにその周辺に高濃度ｎ型拡散層１１ｄが形成され、全体として、リング状の多結晶シリコンダイオードを構成するようになっている。この多結晶シリコンダイオード４７は、図２および図３に示す高濃度ｐ型拡散層１１ｂ、アノード電極１５ｇが不要となるため、小面積でもパワーＭＯＳＦＥＴ３０のゲート電極を静電破壊から防止することができる。なお、ダイオード４７の中心にはゲート電極１５ｉが形成されており、このゲート電極１５ｉはボンディングワイヤとの接続ができるようにゲートパッド１７ｂを形成するようになっている。
【００５５】
本実施形態における温度検出制御回路の特徴とするところは、パワーＭＯＳＦＥＴ３０として、ソース拡散層１３ａ、ボディ（チャネル）拡散層８を溝５の形成後に形成したものを用いるとともに、多結晶シリコンダイオード４７として、トレンチ型パワーＭＯＳＦＥＴ３０に用いた多結晶シリコン層７ａ、７ｂの溝５に引き出された領域の膜厚ｘ（図１に示す横型ＭＯＳＦＥＴ３２の多結晶シリコン層７ｃの厚さに相当）よりも薄い膜厚ｙの第２のシリコン層（１１ｂ〜１１ｆ）を形成したものを用いた点にある。
【００５６】
具体的な製造方法は図１と図３に示した多結晶シリコンダイオード４４と同じである。すなわち多結晶シリコン層７ｂの膜厚ｘは約１００ｎｍと厚いのに対して、多結晶シリコンダイオード４７のシリコン層の膜厚ｙは、多結晶シリコン層７ｂの膜厚ｘよりも１５％以上薄く、例えば２５ｎｍ程度の厚さに形成されている。このため、トレンチ型パワーＭＯＳＦＥＴ３０のソース拡散層１３ａの形成と多結晶シリコンダイオード４７のカソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で行うことができ、プロセスコストの低減に寄与することができる。なお、ダイオード４７としてシリコン層７ｂの膜厚Ｘと同じ厚さのシリコン層または膜厚ｘよりも厚いシリコン層で構成すると、カソード用ｎ型拡散層１１ｄ〜１１ｆがシリコン層の底部に達しないことが生じ、低濃度ｐ型拡散層１１ｂと１１ｃとを分離できなくなって両者が短絡する恐れがある。このため、ダイオード４７の膜厚ｙを膜厚ｘと同じか膜厚ｘよりも厚くするときには、ソース拡散層１３ａの形成工程とは別の工程で、カソード用ｎ型拡散層１１ｄ〜１１ｆを形成することが必要となる。
【００５７】
また本実施形態においては、ダイオード４７として、４個（２組）のバック・ツー・バック接続したダイオードを使用することにより、ソース端子６２とゲート端子６１との間にゲート耐圧として、±１４ボルト程度の電圧が得られるが、このゲート耐圧を±２０ボルト程度とする場合は、６個（３組）のバック・ツー・バックダイオードを使用すれば良い。この場合、高濃度ｎ型拡散層１１ｄ、１１ｅ、１１ｆと低濃度ｐ型拡散層１１ｂ、１１ｃで構成されるｐｎ接合ダイオードの段数を増加させればよいことになる。
【００５８】
本実施形態によれば、温度検出制御回路を構成する素子として、ソース拡散層１３ａ、カソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で形成したものを用いているため、プロセスコストを安くすることができるともに、ソース拡散層１３とボディ拡散層（チャネル拡散層）８を形成した後の熱工程を少なくし、チャネル長を短くできるため、低損失かつ入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができ、性能の向上を図ることができる。
【００５９】
（実施形態４）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第４実施形態を図１１にしたがって説明する。なお、本実施形態において、前記各実施形態と同一のものについては、同一符号を付してそれらの詳細な説明を省略する。
本実施形態は、パワーＭＯＳトランジスタ３０のゲート酸化膜６ａの厚さを、例えば、約８０ｎｍとして、ゲート酸化膜６ｂの厚さ（約５０ｎｍ）よりも１５％以上厚くしたことを特徴とするものである。
【００６０】
ゲート酸化膜６ａの厚さをゲート酸化膜６ｂよりも１５％以上厚くするに際しては、図１２に示すように、ゲート酸化膜６ａを形成後、一旦横型ＭＯＳＦＥＴ３２のアクティブ領域に形成される酸化膜４をホトレジスト２７をマスクにして除去し、その後、改めてゲート酸化膜６ｂを形成することによって実現できる。
【００６１】
本実施形態によれば、ゲート酸化膜６ａの膜厚をゲート酸化膜６ｂの膜厚よりも厚くしたため、溝５に形成したゲート酸化膜６ａの耐圧劣化を防止することができ、ゲート酸化膜６ａの信頼性を向上させることができる。
【００６２】
また、本実施形態によれば、欠陥の発生しにくい平坦部のゲート酸化膜６ｂをゲート酸化膜６ａよりも薄くしているため、横型ＭＯＳＦＥＴ３２の相互コンダクタンスｇｍを向上させることができる。
【００６３】
また、本実施形態によれば、前記実施形態と同様に、素子としてプロセスコストの安いものを用いることができ、また、低損失で入力容量の小さいパワーＭＯＳＦＥＴ３０を用いることができるとともに微細化が容易な横型ＭＯＳＦＥＴ３２を用いることができる。
【００６４】
（実施形態５）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第５実施形態を図１３にしたがって説明する。
【００６５】
本実施形態は、図１に示す高濃度ｎ型基板１の代わりに、高濃度ｐ型基板１９を使用するとともに、電力用絶縁ゲート型半導体素子として、パワーＭＯＳＦＥＴ３０の代わりに、ＩＧＢＴ３８を形成したものであり、他の構成は図１１と同様であり、同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００６６】
ＩＧＢＴ３８は、ｐ型基板１９をコレクタ、ｎ型エピキャシタル層２をｎ型ベース、ｐ型拡散層８をｐ型ベース、ｎ型拡散層１３ａをエミッタとし、多結晶シリコン層７ａ、７ｂをゲートとして使用するトレンチ型ＩＧＢＴを構成するようになっている。
【００６７】
本実施形態によれば、前記実施形態１と同様に、素子としてプロセスコストの安いものを用いることができるとともに、低損失でかつ入力容量が小さいＩＧＢＴ３８を用いることができ、微細化が容易な横型ＭＯＳＦＥＴ３２を用いることが可能になる。
【００６８】
（実施形態６）
次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第６の実施形態を図１４にしたがって説明する。本実施形態は、図１３に示す半導体装置を過電流検出制御回路と温度検出制御回路を内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応したものであり、図８および図１３と同一のものには同一符号を付してそれらの詳細な説明は省略する。
【００６９】
本実施形態における半導体装置は、図８に示すパワーＭＯＳＦＥＴ３０、３１の代わりに、トレンチ型ＩＧＢＴ３８、３９を用いたものである。すなわちＩＧＢＴ３８、３９は同じデバイス構造を有し、電流検出用のトレンチ型ＩＧＢＴ３９の面積だけがＩＧＢＴ３８よりも１／１００〜１／５０００と小さくなっている。
【００７０】
電力用パワー素子として、ＩＧＢＴ３８を使用した場合、多結晶シリコンダイオード４４〜４６により、ゲート端子６１の電圧がエミッタ端子６４の電圧よりも低下したときに、寄生サイリスタを通ってエミッタ端子６４からゲート端子６１にリーク電流が流れるのを防止することができる。なお、寄生サイリスタはｎ型エピタキシャル基板２、ｐ型ウエル３ｂ、ｎ型拡散層１３ｃ、ｐ型基板１９で構成される。
【００７１】
本実施形態によれば、ＩＧＢＴ３８、３９、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なＩＧＢＴ３８、３９を用いることができるとともに、入力容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることができる。
【００７２】
また、本実施形態によれば、ダイオード４０〜４６、抵抗５０〜５５としてプロセス工程の追加なしで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型ＩＧＢＴと横型ＭＯＳＦＥＴを内蔵した半導体装置に低コストで形成することができる。
【００７３】
さらに、本実施形態によれば、ＩＧＢＴチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してＩＧＢＴが破壊するのを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。
【００７４】
また、本実施形態によれば、チップ温度が規定温度以上になってＩＧＢＴが遮断状態に保持されたときでも、ゲート端子に０電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。
【００７５】
以上、本発明の好適な実施形態について説明したが、本発明は前記各実施形態に限定されるものではなく、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴとしてｎチャネル型の代わりに、ｐチャネル型を用いることもできる。また絶縁層上のシリコンとして多結晶シリコンを用いたものについて説明したが、絶縁層上のシリコンとしては、アモリファスシリコンや単結晶化したシリコンを用いることもできる。さらに、前記各実施形態の半導体装置をそれぞれ組み合わせたものを同一チップ上に形成することもできる。
【符号の説明】
【００７６】
１  高濃度ｎ型基板
２  ｎ型エピタキシャル層
３ａ、３ｂ  ｐ型ウエル
４、１０、１４  酸化膜
５  溝
６ａ、６ｂ  ゲート酸化膜
７ａ、７ｂ、７ｃ、７ｄ  多結晶シリコン層
８  ボディ（チャネル）拡散層
９ａ  低濃度ｎ型拡散層
１１  第２多結晶シリコン層（ノンドープ）
１１ａ  第２多結晶シリコン層（低濃度ｐ型拡散層ドープ)
１１ｂ、１１ｄ、１１ｅ、１１ｆ、１１ｇ  第２多結晶シリコン層（高濃度ｎ型拡散層ドープ）
１１ｃ  第２多結晶シリコン層（高濃度ｐ型拡散層ドープ）
１２ａ  高濃度ｐ型拡散層
１２ｂ  高濃度ｐ型拡散層
１３ａ  高濃度ｎ型拡散層
１３ｂ、１３ｃ  高濃度ｎ型拡散層
１６  保護膜
１７ａ、１７ｂ  電極パッド
１８  裏面電極
１９  高濃度ｐ型基板
２０ａ〜２０ｆ  コンタクト領域
２５〜２９  ホトレジスト
３０、３２  トレンチ型パワーＭＯＳＦＥＴ
３２〜３７  横型ＭＯＳＦＥＴ
３８、３９  ＩＧＢＴ
４０〜４７  ダイオード
４８  キャパシタ
５０〜５５  抵抗