(57)【要約】【課題】ＳＲＡＭメモリセルをＦＤ−ＳＯＩトランジスタで構成し、駆動トランジスタを構成するＳＯＩトランジスタの埋め込み酸化膜の下の層の電位を制御して、低電源電圧状態でのＳＲＡＭ回路の性能を向上させる。【解決手段】ＦＤ−ＳＯＩトランジスタを用いて構成されたＳＲＡＭメモリセルにおいて、駆動トランジスタのＢＯＸ層下のウエル電位を制御することでＶｔｈを制御して電流を増加させて、メモリセルの安定動作を可能とする。【選択図】図１
2011071530.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ層が完全に空乏化したＦＤ−ＳＯＩ構造を有する複数のトランジスタとデータを保持するための第１および第２の記憶ノードを具備するスタティック型メモリセルにおいて、
上記スタティック型メモリセルは、メモリにアクセスするためのビット線と、
上記第１および第２の記憶ノード間にそれぞれ接続される１対のｎチャネル型転送トランジスタと、
接地電位線にソース電極が接続されている１対のｎチャネル型駆動トランジスタと、
上記接地電位線の有する接地電位よりも高い電位となる第１の電源線にそのソース電極が接続されている１対のｐチャネル型負荷トランジスタとの６つのトランジスタで構成される半導体記憶装置。
【請求項２】
上記スタティック型メモリセルは、上記駆動トランジスタと上記負荷トランジスタの各々のゲート電極が共通に同一直線方向に形成され、上記駆動トランジスタのウエル層に接続されるコンタクトは、上記駆動トランジスタと上記負荷トランジスタ間との間に位置する上記ゲート電極に接続され上記ウエル層に達するように形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記駆動トランジスタと上記転送トランジスタの各々のゲート幅が、同一の設計寸法を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧が、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのソース電極に接続されている第１の電源線の電位が、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
上記第１の電源線の電位は、メモリ回路がアクセスされている期間にあってはビット線の高電位状態（ハイ）の電位よりも高く制御され、上記メモリ回路がアクセスされていない期間にあってはビット線の高電位状態（ハイ）の電圧と同電位に制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧と、上記負荷トランジスタのソース電極に接続されている第１の電源線の電位が等しく、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのウエル層が、上記負荷トランジスタのゲート電極と接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
上記スタティック型メモリセルにおいて、
上記ゲート電極が接続されている駆動トランジスタと上記負荷トランジスタのウエル層は一体化されて形成されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
上記スタティック型メモリセルにおいて、
上記ゲート電極が接続されている駆動トランジスタと負荷トランジスタのそれぞれのゲートが共通に同一直線方向に形成され、上記一体化して形成されたウエル層に接続されるコンタクトは、上記ゲート電極と上記金属配線とを接続するコンタクトの下方位置に形成されることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧が、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのウエル層が第１の電源線に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１３】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧と、上記負荷トランジスタのソース電極に接続されている第１の電源線の電位が等しく、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのウエル層が上記転送トランジスタのゲート電極であるワード線と接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１５】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのソース電極に接続されている第１の電源線の電位が、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのウエル層が上記負荷トランジスタのゲート電極と接続されていることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１７】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧と、
上記負荷トランジスタのソース電極に接続されている第１の電源線の電位が等しく、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのウエル層が上記転送トランジスタのソース電極が接続されている記憶ノードに接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１９】
上記スタティック型メモリセルにおいて、
上記負荷トランジスタのウエル層が上記負荷トランジスタのゲート電極と接続されていることを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の高電位状態（ハイ）の電圧が、メモリセルにアクセスするためのビット線の高電位状態（ハイ）の電圧よりも高いことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２１】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのウエル層が上記負荷トランジスタのソース電極が接続されている第１の電源線に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項２２】
上記スタティック型メモリセルにおいて、
上記転送トランジスタのゲート電極に接続されているワード線の低電位状態（ロウ）の電圧が、接地電位０Ｖよりも低いことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
上記スタティック型メモリセルにおいて、
上記駆動トランジスタのソース線ＳＬはワード線が共通になっているメモリセル間で接続されており、上記ＳＬはワード線が高電位状態（ハイ）の期間には接地電位０Ｖに制御され、
上記ワード線が低電位状態（ロウ）の期間には接地電位よりも高い電圧に制御されることを特徴とする請求項２１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スタティックメモリ（ＳＲＡＭ）回路が半導体チップ上に集積された半導体集積回路に関する。特に、ＳＲＡＭ集積回路装置の動作電圧を低減する回路構成に関する。
【背景技術】
【０００２】
図３３に従来のＳＲＡＭメモリセル回路を示す。ＢＬおよびＢＬＢはビット線、ＷＬはワード線、Ｖｄｄは電源線、Ｖｓｓは接地電位線、１１１および１１２はメモリセルにアクセスするための転送トランジスタ、１１３および１１４はメモリセルのデータを保持するために記憶ノードを駆動する駆動トランジスタ、１１５および１１６はメモリセルデータを保持するために電荷を供給する負荷トランジスタ、１１７および１１８は記憶ノードである。回路の消費電力を低減するには電源電圧を低下させることがもっとも単純で効果が大きい方法であるが、低い電源電圧ではトランジスタの電流が低下し動作速度の低下、動作安定性の低下などの問題がある。
【０００３】
特許文献１では、ＳＲＡＭメモリセルの転送トランジスタおよび駆動トランジスタのバックゲートをゲートと接続して、それぞれのトランジスタがオンしている時の電流を増加させる技術が開示されている。特許文献２では、ＳＲＡＭメモリセルを構成する６つのトランジスタのバックゲートをゲートと接続し、それぞれのトランジスタがオンしている時の電流を増加させる技術が開示されている。また、特許文献３では、ＳＲＡＭメモリセルの転送トランジスタおよび駆動トランジスタのバックゲートまたはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を用いた場合には埋め込み酸化膜の下の層をワード線に接続し、ワード線が活性化されたメモリセル中の駆動トランジスタおよび転送トランジスタの電流を増加させる技術が開示されている。
【０００４】
なお、本実施例１２で説明するパストランジスタ論理回路の代表例としては、Ｎｅｉｌ  Ｈ．Ｅ．ＷｅｓｔｅとＫａｍｒａｎ  Ｅｓｈｒａｇｈｉｎによる非特許文献１に挙げられている。
【０００５】
【特許文献１】特開２０００−１１４３９９号公報
【特許文献２】特開２０００−３５３３４０号公報
【特許文献３】特開平１１−１６３６３号公報
【非特許文献１】Ｎｅｉｌ  Ｈ．  Ｅ．  Ｗｅｓｔｅ、Ｋａｍｒａｎ  Ｅｓｈｒａｇｈｉｎ  “ＰＲＩＮＣＩＰＬＥ  ＯＦ  ＣＭＯＳ  ＶＬＳＩ  ＤＥＳＩＧＮ、Ａ  Ｓｙｓｔｅｍ  Ｐｅｒｓｐｅｃｔｉｖｅ”、ＳＥＣＯＮＤ  ＥＤＩＴＩＯＮ、ｐ．３０４−３０７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：  大規模集積回路）の低消費電力化およびＬＳＩ中のトランジスタの微細化により、ＬＳＩの電源電圧が低下している。たとえば、１３０ｎｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。電源電圧が下がると、ＳＲＡＭ回路においては書き込み・読み出しの動作時の動作安定性が低下し、動作が難しくなる。またメモリセルを構成するトランジスタの電流が低下するため動作速度も低下する。メモリセルを構成する各トランジスタの駆動力すなわち電流が変化すると書き込み、読み出しの安定性、および動作速度の各性能が変化する。よって、メモリセルを構成する各トランジスタの性能を適切に制御することができれば、それぞれの性能を向上することができる。第１および第２の従来例では、ＳＲＡＭメモリセル中の適切なトランジスタのバックゲートをゲートと接続することで、トランジスタの性能を制御して低電圧動作を実現する技術が開示されており、実際ｎチャネル型バルクＣＭＯＳトランジスタのバックゲートにソース電極よりも高い電圧を印加するとトランジスタのしきい値電圧（Ｖｔｈ）を低く制御することが可能である。
【０００７】
しかし、バルクＣＭＯＳトランジスタのバックゲートは、室温では０．５Ｖ以上、高温下では０．２Ｖ程度以上の電位を印加すると、トランジスタのＰＮ接合部分で大きな接合電流が流れてしまい消費電力が増加するという問題がある。よって、第１および第２の従来例では電源電圧０．２Ｖ以下の回路では消費電力の増加がなく効果的であるが、それ以上の電源電圧の回路では、接合電流による消費電力が増加してしまい、低消費電力化が妨げられるという課題がある。また、第３の従来例ではＳＯＩ構造のトランジスタを用いてトランジスタのＶｔｈを制御する構成が開示されている。ＳＯＩ構造で埋め込み酸化膜の下の層の電位を制御すれば余分な電流の増加を抑えてトランジスタのＶｔｈが制御できるため、消費電力の増加を抑えてＳＲＡＭの電源電圧を低下させることが可能となる。しかしながら、駆動トランジスタおよび転送トランジスタのＶｔｈが同時にワード線の活性化によって低下するため、 ”Ｈ ”のデータを保持している記憶ノードに接続する駆動トランジスタのＶｔｈが低下してしまい、ＳＲＡＭの動作安定性を損なうという課題がある。またワード線に転送トランジスタおよび駆動トランジスタのバックゲートの容量が付加されるため、ワード線の寄生容量が増加し、動作速度の低下を招くという課題がある。
【課題を解決するための手段】
【０００８】
ＳＲＡＭメモリセルをＳＯＩトランジスタで構成し、各トランジスタの埋め込み酸化膜（ＢＯＸ：  Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層の下側のウエル層の電位を適切に制御することで各トランジスタの電流を変化させＳＲＡＭの各性能を向上させることが可能となる。ウエル層はＢＯＸ層によりトランジスタが形成されているＳＯＩ層とは電気的に絶縁されているため余分なリーク電流は増加しない。さらに、適切にウエルコンタクトを形成すれば、メモリセル面積も増加しない。また２種類の電圧の電源をメモリ内の特定のノードに選択的に印加することで、トランジスタの電流を変化させて各性能を向上させることが可能となる。またワード線の負荷の増加もないため動作速度の低下がない。
【発明の効果】
【０００９】
本発明によれば、ＳＲＡＭ回路の低電圧化、低消費電力化および高速化が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図２】本発明で使用されるトランジスタ構造の断面の概略図。
【図３】本発明で使用されるトランジスタの等価回路を示す図。
【図４】本発明が適用されたＳＲＡＭメモリセルのレイアウトの概略図。
【図５】本発明が適用されたＳＲＡＭメモリセルの断面図。
【図６】本発明が適用されたメモリセルを製造する際の工程の概略図。
【図７】本発明が適用されたＳＲＡＭメモリセルのレイアウトの概略図。
【図８】本発明が適用されたＳＲＡＭメモリセルの断面図。
【図９】本発明が適用されたＳＲＡＭメモリセルのレイアウトの概略図。
【図１０】メモリセルのレイアウトおよび製造後の拡散層の形状を表す図。
【図１１】本発明が適用されたＳＲＡＭメモリセルおよびワードドライバの回路構成の概略図。
【図１２】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１３】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１４】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１５】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１６】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１７】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１８】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図１９】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図２０】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図２１】本発明が適用されたＳＲＡＭメモリセルおよびワードドライバの回路構成の概略図。
【図２２】本発明が適用されたＳＲＡＭメモリセル、ワードドライバおよびソース線制御回路の回路構成の概略図。
【図２３】本発明が適用されたＳＲＡＭメモリセルの回路構成の概略図。
【図２４】本発明が適用されたＳＲＡＭメモリセルのレイアウトの概略図。
【図２５】本発明が適用されたＳＲＡＭメモリセルのレイアウトの概略図。
【図２６】本発明が適用されたＳＲＡＭメモリセルの断面図。
【図２７】本発明が適用されたＳＲＡＭメモリセルの断面図。
【図２８】本発明が適用されたＳＲＡＭ周辺回路の回路構成の概略図。
【図２９】本発明が適用されたＳＲＡＭ周辺回路の回路構成の概略図。
【図３０】本発明が適用されたＳＲＡＭ周辺回路の回路構成の概略図。
【図３１】本発明が適用されたＳＲＡＭ周辺回路の回路構成の概略図。
【図３２】本発明が適用されたＳＲＡＭを搭載するシステムＬＳＩの概略図。
【図３３】従来のＳＲＡＭメモリセルの回路構成の概略図。
【図３４】本発明が適用されたＤＲＡＭ周辺回路の回路構成の概略図。
【図３５】本発明が適用されたＳＲＡＭマクロの概略図。
【図３６】本発明が適用されたＳＲＡＭの電源の電圧関係を表す図。
【発明を実施するための形態】
【００１１】
［実施例１］
図１に本発明を用いたＳＲＡＭメモリセルの回路図を示す。図１において、ＢＬおよびＢＬＢはビット線、ＷＬはワード線、Ｖｄｄは電源線、Ｖｓｓは接地電位線、１および２はメモリセルにアクセスするための転送トランジスタ、３および４はメモリセルのデータを保持するために記憶ノードを駆動する駆動トランジスタ、５および６はメモリセルデータを保持するために電荷を供給する負荷トランジスタ、７および８はデータを記憶するための記憶ノードを示している。たとえばＶｄｄは１．２Ｖ、Ｖｓｓは０Ｖの電位となっている。図１の回路中で用いられているトランジスタの断面の概略図を図２に示す。図２中で、１１はゲート、１２はドレイン、１３はソース、１４はＢＯＸ層下のウエル層、１５は支持基板、１６は埋め込み酸化膜（ＢＯＸ）層、１７は素子分離領域である。本トランジスタは、完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ：  Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ  ＳＯＩ）トランジスタ構造となっており、ウエル層の電位を制御することによって、バルクＣＭＯＳトランジスタのバックゲート電位を制御した時と同様にトランジスタのＶｔｈを制御することが可能である。またウエル層は、トランジスタのソースおよびドレインなどの拡散層とは絶縁膜であるＢＯＸ層により分離されているため、ウエルの電位を変化させてもウエルと拡散層間に電流は流れない。図３に図２のトランジスタ構造の等価回路を示す。１１はゲート、１２はドレイン、１３はソース、１４はウエルを示しており、ウエルは容量によってバルクＣＭＯＳトランジスタでバックゲートとなる半導体領域と分離されている。今後、このウエル１４を図３のトランジスタのバックゲートと呼ぶ。図１ではこの構造のトランジスタが用いられている。
【００１２】
図３３のメモリセルにおいて、記憶ノード１１７に ”Ｌ ”のデータが、記憶ノード１１８に ”Ｈ ”のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線ＢＬおよびＢＬＢが ”Ｈ ”電位にプリチャージされる。プリチャージ完了後にワード線ＷＬが ”Ｈ ”電位になることで転送トランジスタ１１１および１１２がオンになり、 ”Ｈ ”になっているビット線ＢＬの電荷が転送トランジスタ１１１から記憶ノード１１７、駆動トランジスタ１１３を通してディスチャージされ、ＢＬの電位がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。ここで、ビット線の電荷がディスチャージされる経路に着目すると、記憶ノード１１７は読み出し動作開始直前までは ”Ｌ ”レベルである０Ｖであるが、読み出し動作が開始されると記憶ノード１１７はビット線ＢＬとＶｓｓ間を転送トランジスタ１１１と駆動トランジスタ１１３によって抵抗分割した状態となるため、記憶ノード１１７の電位は０．３Ｖなど正の電位となる。ここで、この電位が高くなると、記憶ノード１１７がゲートに接続されているｎＭＯＳトランジスタのコンダクタンスが高くなるとともに、記憶ノード１１７がゲートに接続されているｐＭＯＳトランジスタのコンダクタンスが低下するため ”Ｈ ”レベルであった記憶ノード１１８の電位が低下する。さらに、この記憶ノード１１８の電位上昇は記憶ノード１１７にフィードバックされ、この繰り返しによってメモリセルに記憶されているデータが破壊される。通常メモリセルでは駆動トランジスタのコンダクタンスと転送トランジスタのコンダクタンスの比が１．５などの大きな値をとるように設計され、メモリセルに記憶されているデータが破壊されるまで記憶ノード１１７の電位が上昇することはない。しかし、近年のトランジスタ製造プロセスの微細化によってトランジスタ性能のばらつきが大きくなる傾向にあり、設計時のコンダクタンス比を下回るメモリセルが製造されて、読み出し時の動作安定性が低下する傾向にある。また、低消費電力化のために電源電圧を下げると記憶ノード１１７がゲートに接続されているｎＭＯＳトランジスタおよびｐＭＯＳトランジスタで構成されるインバータの論理しきい値電圧が低下し、データを破壊するフィードバックが起きやすくなり、これによっても読み出し時の動作安定性が低下する。
【００１３】
図１の本発明の回路において同様に記憶ノード７に ”Ｌ ”のデータ、記憶ノード８に ”Ｈ ”のデータが記憶されている場合の読み出し動作を考えると、図３３とほぼ同様の動作を行う。ただし、駆動トランジスタ３のバックゲートはゲートに接続されているため、駆動トランジスタ３にはいわゆる順方向バイアスが印加されている状態となっており、駆動トランジスタ３のＶｔｈは低下しコンダクタンスが大きくなっておりワード線がオンした場合の記憶ノード７の電位上昇は小さくなる。さらに負荷トランジスタ６は順方向バイアスが印加された状態となっているが駆動トランジスタ４はバックゲート電位の電位がソース電位と同等となっているため、負荷トランジスタ６と駆動トランジスタ４で構成されるインバータの論理しきい値電圧は負荷トランジスタ６が順方向バイアスされていない場合と比較して高くなるため記憶ノード７の電位が上昇した場合にもデータを破壊するフィードバックが起きにくい状態となっている。このように、負荷トランジスタおよび駆動トランジスタのバックゲートがゲートと接続された構成は読み出し時の動作安定性が高く、ばらつきに強くまた低電圧での動作に適している。さらに本発明では、ゲートとバックゲートを接続した場合に順方向に１．２Ｖなどの電位が印加された場合にも絶縁膜によってウエルから拡散層に電流が流れないため、０．５Ｖ以上のＰＮ接合をオンさせるような高い電圧でも消費電力の増加なく適用することが可能となる。
【００１４】
図４に本メモリセルのレイアウト図を示す。図４において、１および２は転送トランジスタ、３および４は駆動トランジスタ、５および６は負荷トランジスタ、２１はコンタクト、２２はゲート電極、２３は拡散領域であり、点線で囲まれた範囲が１つのメモリセルである。ゲートが共通の駆動トランジスタと負荷トランジスタ間のゲート電極下に配置されているコンタクトによって、ゲートとバックゲートが接続されている。
【００１５】
図５に、図４をＡ−Ａで切断した場合の断面の概略を示す。図５において、２１はコンタクト、２２はゲート電極、２４は絶縁膜、２５はＳＯＩ層、２６は埋め込み酸化膜、２７はウエル層、２８は素子分離層、２９は支持基板である。チャネルが形成されるＳＯＩ層は埋め込み酸化膜によってウエル層から絶縁されている。これによって、ウエル層にバルクＣＭＯＳトランジスタでの順方向バイアスが印加されてもウエルからソース電極に電流が流れることはない。またゲートとバックゲートが他の電極からは絶縁されて接続されている。
【００１６】
図６に、図５の断面構成を製造する際の製造工程を順に追った場合の概略図を示す。図６において、２５はＳＯＩ層、２６は埋め込み酸化膜、２７はウエル層、２８は素子分離、２９は支持基板、３０は絶縁膜、３１はメタルコンタクトである。図６（ａ）は、素子分離領域を形成後の状態である。表面にＳｉＯ２等の酸化膜を形成すると図６（ｂ）の状態となる。ここで、エッチング等によりコンタクト孔を形成すると図６（ｃ）の状態となる。コンタクト孔にタングステン等のコンタクト材料となる金属材料が堆積されて図６（ｄ）の状態となる。さらにこの上にゲート電極を形成すると図６（ｅ）の状態となりバックゲートとゲート電極が接続される。
【００１７】
図３３のメモリセルにおいて、記憶ノード１１７に ”Ｈ ”のデータが、記憶ノード１１８に ”Ｌ ”のデータが記憶されている場合に逆のデータを書き込む場合の動作について説明する。ビット線ＢＬを ”Ｌ ”レベルに、ビット線ＢＬＢを ”Ｈ ”レベルにするとともにワード線電位を ”Ｈ ”レベルにし、転送トランジスタをオンさせる。記憶ノード１１７の電荷は転送トランジスタ１１１を通してディスチャージされ、記憶ノード１１７の電位は ”Ｈ ”レベルから低下する。１１７の電位が負荷トランジスタ１１６と駆動トランジスタ１１４で構成されるインバータの論理しきい値よりも低くなると、 ”Ｌ ”レベルであった記憶ノード１１８の電位が上昇し、記憶ノード間のフィードバックも作用して、新しいデータがメモリセルに書き込まれる。このようにＳＲＡＭメモリセルでは ”Ｈ ”レベルの記憶ノードの電荷を転送トランジスタによってディスチャージすることによって書き込みが行われるが、転送トランジスタによって電荷がディスチャージされると同時に負荷トランジスタから電荷が供給されているため、書き込み動作を終えるには、転送トランジスタが負荷トランジスタが供給する以上に電荷を引き抜く必要がある。
よって、負荷トランジスタのコンダクタンスが大きくなると書き込みに必要な時間が長くなり、またばらつき等の原因で設計値を超えて大きくなるような場合には書き込みが出来なくなる場合がある。これらを補償するためには、負荷トランジスタのコンダクタンスを小さくするか、転送トランジスタのコンダクタンスを大きくする必要がある。
【００１８】
本実施例では、負荷トランジスタのバックゲートがゲートと接続されコンダクタンスが大きくなっているため、従来のメモリセルと比較すると書き込み時間が遅くなる。通常、読み出しを行う際にはメモリセルが動作した後にセンスアンプを起動してデータを増幅しそのデータを外に出力するという動作が行われるのに対して、書き込み動作はメモリセルのデータが変化した時点で動作は終了するため、読み出し動作と比べて、長い時間をとることが可能であり、書き込み時間が長くなることに関しては問題ない場合が多い。また、書き込み時間が遅くなって問題となる場合には、メモリセルの構成を図１４に示す構成とすることで書き込み時間を短縮することが可能である。この構成では、図１と同様駆動トランジスタのバックゲートはゲートと接続されることによって、読み出し時の安定性が向上している。それと同時に、負荷トランジスタのバックゲートはソース電極と接続されているため、図１の回路よりも負荷トランジスタのコンダクタンスは小さく書き込み時間も高速化されている。
【００１９】
［実施例２］
図７に本発明を用いたＳＲＡＭメモリセルのレイアウト図を示す。なお以降の実施例において、第１の実施例と等しいものに関しては同一の記号を用い、異なるものに関してのみ説明する。本メモリセルのトランジスタレベルの回路構成は図１と同等の回路となっている。図７のメモリセルレイアウトで図４の構成と異なるのは、駆動トランジスタおよび負荷トランジスタのバックゲートコンタクトがゲート電極とメタル層を接続するコンタクトの下部に形成されている点である。これにより駆動トランジスタと負荷トランジスタ間に形成されていたコンタクトが不要になるためメモリセル面積を縮小することが可能となる。
特にバルクＣＭＯＳトランジスタでメモリセルを構成する場合には駆動トランジスタと負荷トランジスタのウエルを分離する必要があったためそれぞれのトランジスタ間にウエル分離のために一定の距離が必要であったが、本構造ではウエル分離が必要ないためその部分の距離を縮めることが可能となり、バルクＣＭＯＳトランジスタを用いたメモリセルよりも面積を小さくすることが可能となる。
【００２０】
図８に、図７をＡ−Ａで切断した場合の断面の概略を示す。駆動トランジスタと負荷トランジスタで共通なウエル層がゲートと上層を接続するコンタクトの下に形成されるコンタクトでゲートと接続される。本構造は、図６と同様の工程で製造することが可能である。
【００２１】
［実施例３］
図９に本発明を用いたＳＲＡＭメモリセルのレイアウト図を示す。図９のメモリセルのトランジスタレベルの回路図は図１と同等である。第１の実施例と異なるのは、駆動トランジスタのゲート幅（Ｗサイズ）が転送トランジスタのＷサイズと等しくなっていることである。
一般にＳＲＡＭのメモリセルでは第１の実施例で示したように、読み出し時に ”Ｌ ”レベルの記憶ノードの電位を上昇させないために、駆動トランジスタのコンダクタンスを転送トランジスタのコンダクタンスよりも大きくする必要がある。バルクＣＭＯＳトランジスタを用いたメモリセルではＷサイズでコンダクタンスを調整することが一般的であり、駆動トランジスタのＷサイズが転送トランジスタのＷサイズの１．５倍程度に設計される。本実施例では、駆動トランジスタのバックゲートがゲートと接続され駆動トランジスタがオンしている場合のコンダクタンスが、転送トランジスタのコンダクタンスよりも大きくなるため、Ｗサイズによってコンダクタンスを調整する必要がなくなり、駆動トランジスタと転送トランジスタのＷサイズを等しくすることが可能となる。駆動トランジスタと転送トランジスタのＷサイズが等しくなることによる最大の利点としては、直線状に形成される駆動トランジスタおよび転送トランジスタの拡散層の形状が長い長方形型つまり拡散層端での凹凸がなくなり、拡散層端の形状が直線になることがあげられる。従来のレイアウトの場合、レイアウト図では拡散層端は直角に曲がった凹凸のある形となっている。レイアウト状態での拡散層とゲート電極を図１０（ａ）に示す。３２は転送トランジスタ、３３は駆動トランジスタである。このレイアウトから実際にＬＳＩを製造した場合の拡散層の形状を図１０（ｂ）に示す。参考までにゲート電極も同時に示す。実際にトランジスタが製造された時にはゲート電極は丸みを帯びた形状となるが、本図ではわかりやすくするため矩形で示す。実際に製造された拡散層の形状では拡散層端に凹凸はあるがレイアウト図と異なり拡散層端が直角に曲がらず、丸みを帯びた形状となっていることがわかる。このような形状となっている場合、ＬＳＩ製造時のマスクずれなどの要因でゲート電極がわずかに上下に動いた場合、また拡散層端の形状がわずかに変動すると、ゲート幅が設計時とは異なった値となり、これはＳＲＡＭメモリセルの性能劣化を引き起こす。本実施例で示すレイアウトでは拡散層端が完全に直線状に製造されるため、拡散層端に凹凸が現れにくく、またゲート電極が多少上下に動いてもゲート幅は設計時の値を保つことが可能となる。よって、本実施例のメモリセルは製造時の製造ばらつきに強く、性能の劣化の少ないメモリセルである。また、従来のバルクＣＭＯＳトランジスタを用いたメモリセルでは駆動トランジスタと転送トランジスタのＷサイズ比を持たせる必要があったため、転送トランジスタを製造可能な最小のＷサイズで製造しても駆動トランジスタのＷサイズはそれよりも大きくする必要があった。本実施例では、駆動トランジスタ、転送トランジスタともに製造可能な最小のＷサイズのトランジスタとすることが出来るため、メモリセル面積を従来のメモリセルよりも小さくすることが可能となる。
【００２２】
［実施例４］
図１１に本発明を用いたＳＲＡＭの回路図を示す。Ｖｄｄｈは、Ｖｄｄｌよりも高い電源電圧である。たとえば、Ｖｄｄｌが１．０Ｖの時にＶｄｄｈが１．２Ｖと設定する。本実施例は、第１の実施例と回路構成は同じ構成となっているが、ワード線の ”Ｈ ”レベル電位がビット線の ”Ｈ ”レベル電位およびメモリセルの負荷トランジスタのソース線電位よりも高い電位となっている。ワード線の ”Ｈ ”電位が高くなると転送トランジスタのコンダクタンスが大きくなり、メモリセル電流が増加し、メモリセルの動作速度が早くなる。しかし従来のメモリセルでは転送トランジスタのコンダクタンスが大きくなると、読み出し時の動作安定性が低下するという問題があった。本発明のメモリセルでは、駆動トランジスタのバックゲートがゲートと接続されており、駆動トランジスタがオンしている場合のコンダクタンスが大きくなっているため、ワード線電圧が高いことで増加する転送トランジスタのコンダクタンスの影響による読み出し安定性の低下を抑えることが可能となり、読み出し時の動作安定性も大きく保つことが可能となる。さらに、転送トランジスタのコンダクタンスが大きいため書き込み時の速度が高速化される。以上より、本発明によるメモリセルは、高速動作可能な動作安定性の高いメモリセルである。また、ＳＲＡＭ回路においては、ビット線およびメモリセルからメモリ回路の外側に存在する入出力回路までデータを転送する回路において多くの電力が消費され、ワード線およびメモリセル内の電源線（負荷トランジスタのソース線）で消費される電力はＳＲＡＭ全体の消費電力の１％程度である。よって、ワード線に高い電圧を印加してワード線部分での消費電力が増加してもＳＲＡＭ全体の消費電力に大きな影響を及ぼさない。
【００２３】
本実施例において、ワード線に高い電圧が印加されるが、実際に高い電圧が印加されるのは、ワード線を駆動するワードドライバ４１のみである。ワードドライバは、１つのｎチャネル型トランジスタと１つのｐチャネル型トランジスタで構成されるインバータ回路として書かれているが、実際にはＮＡＮＤ回路やＮＯＲ回路で構成されている場合もあり、ワードドライバの回路が変わっても本発明の効果が変わるわけではない。またインバータ回路のバックゲートがゲートと接続されているがこれに関しても設計する際の重視する性能によってかわる構成であり、インバータ回路のバックゲートが電源に接続される構成も考えられるが、本発明の効果は同様である。
【００２４】
また高い電圧Ｖｄｄｈを生成する方法としては、チャージポンプを搭載してＶｄｄｌより昇圧する方法、入出力回路で使用される高い電源電圧から降圧して生成する方法、ＬＳＩ外部から高い電源と低い電源の２種類の電源を供給する方法などさまざまな方法が考えられる。本発明では、Ｖｄｄｈを生成する方法に関わらずメモリセルの高性能化の効果は得られる。
【００２５】
さらに、本実施例により大きく書き込み動作の高速性が達成できるが、さらに高速化が必要な場合には、特に図示はしないが、図１４の回路においてワード線ＷＬの ”Ｈ ”レベル電位をＶｄｄ電位よりも高くする構成とすれば、負荷トランジスタのコンダクタンスが高くならないため、読み出し時の安定性向上と書き込みおよび読み出し時の動作速度の向上が両立可能である。
【００２６】
［実施例５］
図１２に本発明を用いたＳＲＡＭの回路図を示す。ＶｄｄｈはＶｄｄｌよりも高い電源電圧であり、本実施例は、第１の実施例と回路構成は同じ構成となっているが、ワード線の ”Ｈ ”レベル電位およびメモリセルの負荷トランジスタのソース線電位がビット線の ”Ｈ ”レベル電位よりも高い電位となっている。図１１の第４の実施例と比較すると、データを保持するためのインバータの電源電圧が高くなっている点が異なる。これによって、駆動トランジスタおよび負荷トランジスタのコンダクタンスが大きくなり読み出し時の動作安定性が向上している。よって、本実施例では、動作安定性と高速動作が達成されている。
また、負荷トランジスタのコンダクタンスが大きくなるため、書き込み時間が問題となる場合には、図１５に示す回路とすることで書き込み時間の高速化が達成できる。図１５の回路では、負荷トランジスタのバックゲートがソース電極と接続されているため、フォワードバイアスが印加されずコンダクタンスが大きくならないため、書き込み速度が向上する。
【００２７】
図３６にＶｄｄｈの電位をＳＲＡＭの状態によって変化させた場合の電位の変化を示す。メモリがアクセスされているいわゆるアクティブ状態であるＡＣＴの状態ではＶｄｄｈはＶｄｄｌよりも高い電位となっている。これに対して、メモリセルがいわゆるスタンバイ状態であるＳＴＢＹの状態ではＶｄｄｈをＶｄｄｌと同電位とする。リーク電流の低減が必要な低消費電力のＬＳＩでは、トランジスタの微細加工技術が進み９０ｎｍ以降の製造プロセス世代になるとそれまでリーク電流として問題となっていたサブスレショルド電流に加えてゲート酸化膜を通して流れるゲートリーク電流が問題となる。ゲートリーク電流は印加される電圧が０．１Ｖ程度低下すると１桁程度低下するため、不必要な場合には電源をなるべく低下させることはリーク電流の低減のために重要になる。また、低消費電力が問題とならない回路では、このＶｄｄｈの電圧の制御は必ずしも必要ではない。
【００２８】
［実施例６］
図１３に本発明を用いたＳＲＡＭメモリセルの回路図を示す。ＶｄｄｈはＶｄｄｌよりも高い電源電圧である。本実施例は、第１の実施例と回路構成は同じ構成となっているが、メモリセルの負荷トランジスタのソース線電位がビット線およびワード線の ”Ｈ ”レベル電位よりも高い電位となっている。図１２の第５の実施例と比較すると、ワード線の ”Ｈ ”レベル電位が低い。一般的にＳＲＡＭ回路ではワード線で消費される電力が全体の消費電力に占める割合は小さいが、同時に活性化されるワード線の数が大きい、同時に活性化されるビット線の数が少ないなどの回路構成をとるＳＲＡＭではワード線での消費電力が全体の消費電力の大きな割合を占める可能性がある。本実施例ではワード線の ”Ｈ ”レベル電位が低いため消費電力を低く抑えることが可能である。またメモリセル内のデータを保持するインバータを構成するトランジスタのバックゲートとゲートが接続されていることと、データを保持するインバータの電源に高い電圧が印加されていることから、読み出し時の安定性が高いメモリセルである。
また書き込み速度が遅い場合には、負荷トランジスタのバックゲートをソース電極と接続することで書き込み速度を高速化することが可能である。
またＶｄｄｈの制御は第５の実施例と同様に行うことが可能である。
【００２９】
［実施例７］
図１６に本発明を用いたＳＲＡＭメモリセルの回路図を示す。図１６に示されているメモリセルでは、メモリセルを構成する６つのトランジスタすべてのバックゲートがそれぞれのトランジスタのゲート電極と接続されている。これによってオンした時の電流が大きくなり、動作速度が高速になるとともに、動作安定性も高い。図１６の回路と第１の実施例である図１の回路は、転送トランジスタのバックゲートがゲート電極と接続されている点が異なり、本実施例の回路はワード線の負荷が図１の回路よりも大きい。よって、同じワードドライバを使用した場合にはワード線の立上りが遅くなり、ワード線の立上りを早くするためにはサイズの大きいワードドライバを使用する必要がある。しかしビット線を駆動する電流であるメモリセル電流は大きくなるためビット線を駆動するのにかかる時間は短くなる。よって、メモリの動作においてワード線を駆動する時間よりもビット線を駆動する時間が長い場合には、本実施例の構成が高速になる。
【００３０】
また本実施例の回路構成においても、第１〜第６の実施例で示されているように、ワード線ＷＬの ”Ｈ ”レベル電位および負荷トランジスタのソース線電位をビット線の ”Ｈ ”レベル電位よりも高くしたメモリセル構成が考えられ、それぞれ同様に高速化やメモリセルの動作安定性向上などの利点がある。また書き込み時の高速化を達成するためには、負荷トランジスタのバックゲートをソース電極と接続する構成も考えられる。
【００３１】
図１７に２種類の電源電圧と負荷トランジスタのバックゲートをソース電極に接続した場合の代表的な構成を示す。本構成では、高い電圧の印加とゲートと接続されたバックゲートバイアスの効果により駆動トランジスタのコンダクタンスが大きく、読み出し時の動作安定性が高く動作速度が早い。さらに転送トランジスタに関してもゲートと接続されたバックゲートバイアス効果によってコンダクタンスが大きく動作速度が高速になる。また負荷トランジスタのコンダクタンスがバックゲートをソース電極に接続することで高くなりすぎないため書き込み速度も高速化されている。
【００３２】
図１８には図１７からさらにワード線の ”Ｈ ”レベル電位を高い電圧に変更した回路を示す。駆動トランジスタは、高い電圧とゲートと接続されたバックゲートバイアスの効果で十分コンダクタンスが高くなっているため、転送トランジスタのコンダクタンスを高くしても読み出し時の安定性は保たれる。また転送トランジスタのコンダクタンスが高いため動作速度が高速となる。
【００３３】
［実施例７］
図１９に本発明を用いたＳＲＡＭメモリセルの回路図を示す。図１９に示されているメモリセルでは、第１の実施例である図１の回路と転送トランジスタのバックゲートがソース電極と接続されているという点で異なる。この構成により、 ”Ｈ ”のデータが保持されている記憶ノードに接続されている転送トランジスタのＶｔｈが低くなるため ”Ｈ ”の電位を ”Ｌ ”に下げるという動作をする書き込み速度が向上する。また ”Ｈ ”のデータを保持している記憶ノードに接続される転送トランジスタのＶｔｈが低下しているので、通常のＳＲＡＭ回路では電源電圧にビット線をプリチャージして読み出し動作を行うが、ＤＲＡＭで使われているように、電源電圧の１／２程度の電圧にプリチャージして読み出し動作を行うことも可能となる。ここで、ＳＲＡＭの読み出し動作を考えると、選択されたメモリセルの ”Ｌ ”の記憶ノードを通して ”Ｈ ”にプリチャージされたビット線の電位が低下し、逆側のビット線との電位差が設計された値になった時点でセンスアンプを起動して電位差を増幅する。ここで ”Ｈ ”電位であるべきビット線の電位が選択されていないメモリセルの転送トランジスタのリーク電流により当該メモリセルの ”Ｌ ”を記憶している記憶ノードを通して下がってしまうとビット線間に電位差が出来るまでの時間がかかり読み出し速度が遅くなったり、最悪の場合には読み出し動作ができなくなったりするという問題があり、ビット線オフセットと呼ばれている。これは、選択されていない転送トランジスタのＶｔｈが低下している場合に起きる問題である。本実施例の回路の場合は、Ｖｔｈが低下しているのは ”Ｈ ”のデータを保持している側の転送トランジスタのみであるため、 ”Ｌ ”のノードへのリーク電流はなくビット線オフセットの問題は起きない。
【００３４】
また本実施例の回路構成においても、第１〜第６の実施例で示されているように、ワード線ＷＬの ”Ｈ ”レベル電位および負荷トランジスタのソース線電位をビット線の ”Ｈ ”レベル電位よりも高くしたメモリセル構成が考えられ、それぞれ同様に高速化やメモリセルの動作安定性向上などの利点がある。また書き込み時の高速化を達成するためには、負荷トランジスタのバックゲートをソース電極と接続する構成も考えられる。
【００３５】
特に図２０に示されている構成では、ワード線ＷＬの ”Ｈ ”レベル電位が高いため、転送トランジスタのコンダクタンスが大きくなり、書き込み時間だけではなく読み出し時間も短縮することが出来、全体的な動作速度を向上することが可能となる。
【００３６】
［実施例８］
図２１に本発明を用いたＳＲＡＭの回路図を示す。図４１はワードドライバを表しており、ワード線ＷＬの ”Ｌ ”電位としてＶｓｓｌというＶｓｓよりも低い電位を出力することを示している。
本回路構成では、転送トランジスタが常にバックバイアスされた状態となっており、動作速度が高速である。しかし転送トランジスタが常にバックバイアスされた状態となっているため転送トランジスタのリーク電流が大きく、第７の実施例で説明したビット線オフセットの問題が発生し、読み出し動作の妨げとなる。これを回避するために、ワード線の ”Ｌ ”レベル電位をＶｓｓ電位よりも低い電位とすることによって転送トランジスタのゲート−ソース間電位を負の値となり選択されていないワード線のリーク電流を低減している。
【００３７】
本実施例の構成では、非活性化されているワード線電位をＶｓｓよりも低い電位としたが、転送トランジスタのＶｔｈが高く、フォワードバイアスによってＶｔｈを低下させてもビット線オフセットの問題が起こらない場合には非活性化状態のワード線電位をＶｓｓよりも低くする必要はなく、Ｖｓｓと等しい電位で問題なく動作させることが可能である。
【００３８】
［実施例９］
図２２に本発明を用いたＳＲＡＭの回路図を示す。図２２において、ＳＬはメモリセル内の駆動トランジスタのソース線でワード線が共通なメモリセル内の線がすべて接続されている。ＭＣはＳＲＡＭメモリセル、４２は電位制御回路である。本実施例においてもメモリセル内の転送トランジスタはフォワードバイアスがかかった状態となっておりコンダクタンスが大きく、動作速度は高速化されている。またワード線が活性化された時には、電位制御回路４２中のスイッチとして働くトランジスタがオンしＳＬの電位がＶｓｓ電位となりメモリセルが正常に動作する。ワード線が非活性化状態の時には、電位制御回路４２中のスイッチがオフ状態となり、ＳＬの電位がＶｓｓ電位から上昇する。ここで抵抗によってＳＬの電位はメモリセルにおいて記憶されているデータが破壊されない程度に低い電位、たとえば０．３Ｖになる。ＳＬの電位が高くなると、メモリセル内の ”Ｌ ”を記憶している記憶ノードの電位が上昇するため、 ”Ｌ ”を記憶している記憶ノードに接続されている転送トランジスタのソース電位が上昇し、転送トランジスタのゲート−ソース間電圧が負となるとともに、バックゲート−ソース間電圧が小さくなるため、転送トランジスタのリーク電流が減少する。よって、非活性化状態の転送トランジスタのリーク電流が減少し転送トランジスタにフォワードバイアスを印加することによって発生するビット線オフセットの問題が解決する。また、図２２では電位制御回路４２は、電源スイッチとなるｎチャネル型トランジスタと抵抗で構成されている。本回路は、非選択時にＳＬの電位をＶｓｓ電位よりも高くメモリセルのデータが壊れない程度に高い電位とすればいいため、抵抗ではなくダイオードを用いる構成も考えられる。また抵抗とダイオードを並列または直列に接続してＳＬとＶｓｓ間に配置する構成も考えられる。また抵抗またはダイオードを使わなくても、トランジスタを抵抗またはダイオードとして使用することによってＳＬの電位を制御する回路とする構成も考えられる。このように電位制御回路４２はいろいろな構成が考えられるが、ＳＬの電位をＶｓｓよりも高い電位に制御できれば効果は同じであるため、ここでは特に図示しない。
【００３９】
［実施例１０］
図２３に本発明を用いたＳＲＡＭメモリセル回路を示す。本実施例では、１つのメモリセルが４つのトランジスタで構成されている。図２３において、５１および５２はビット線から記憶ノードにアクセスする機能と記憶ノードを ”Ｈ ”にチャージするための機能を兼ね備えた転送トランジスタ、５３および５４は ”Ｌ ”の記憶ノードを駆動するための駆動トランジスタ、５５および５６はデータを記憶するための記憶ノード、ＷＬはワード線、ＢＬおよびＢＬＢはビット線、Ｖｓｓは ”Ｌ ”の電源線である。本回路で、記憶ノード５５に ”Ｈ ”のデータを記憶ノード５６に ”Ｌ ”のデータを記憶している場合のデータ保持動作について説明する。データ保持動作中は、ワード線ＷＬ、ビット線ＢＬおよびＢＬＢはすべて ”Ｈ ”電位に駆動されている。転送トランジスタ５１はバックゲートが ”Ｌ ”となっているためフォワードバイアスが印加された状態となっており、Ｖｔｈが低下している。このため、転送トランジスタ５１を通してビット線ＢＬから記憶ノード５５にリーク電流が流れ記憶ノードの ”Ｈ ”電位が維持される。駆動トランジスタ５３のバックゲートはソース電極と等しい電位となっているため、Ｖｔｈは変化しておらずリーク電流も少ないため記憶ノード５５の ”Ｈ ”レベルが保たれる。駆動トランジスタ５４はバックゲート電位が ”Ｈ ”の電位となりフォワードバイアスが印加された状態となるためＶｔｈが低下し、記憶ノード５６の ”Ｌ ”レベルを強く保持できる。転送トランジスタ５２のバックゲートは ”Ｈ ”レベルとなるためリーク電流が少なく記憶ノード５６の ”Ｌ ”レベルに与える影響は少ない。
このように本メモリセルは安定でありかつ不必要に流れるリーク電流が少ないメモリセルとなっている。本メモリセルのレイアウトを図２４に示す。
【００４０】
図２４において、２１はコンタクト、２２はゲート電極、２３は拡散層、５１および５２は転送トランジスタ、５３および５４は駆動トランジスタであり、点線が１つのメモリセルを表している。また図２５にゲート電極とコンタクトおよびウエル層を表したメモリセルレイアウトを示す。５７がウエル層である。転送トランジスタ５１と駆動トランジスタ５３、転送トランジスタ５２と駆動トランジスタ５４のウエルがそれぞれ一体化されて形成され、記憶ノードと接続されている。本メモリセルをＡ−Ａの面で切断した場合の断面図の概略を図２６に示す。
これを見ても転送トランジスタ５２と駆動トランジスタ５４のウエルが一体化されて形成されていることがわかる。本メモリセルをＢ−Ｂの面で切断した場合の断面図の概略を図２７に示す。ウエルのコンタクトがゲートコンタクトの下に形成されておりこれによりウエルコンタクトをとることによるメモリセル面積の増加が抑えられている。またウエル層が拡散層の下から横方向に、逆のデータを保持するための駆動トランジスタのゲート電極の下まで延びている。このように、本実施例のメモリセルは使用されるトランジスタ数が４つと少ないため６つのトランジスタを使用するＳＲＡＭメモリセルと比較して３分の２以下の面積とすることができ、面積効率に優れる。
【００４１】
［実施例１１］
図３４に本発明を用いたＤＲＡＭメモリセルを示す。ＲＷＬは読み出し用ワード線、ＲＢＬは読み出し用ビット線、ＷＷＬは書き込み用ワード線、ＷＢＬは書き込み用ビット線、１２１は読み出し時に用いられる読み出しアクセストランジスタ、１２２は書き込み時に用いられる書き込みアクセストランジスタ、１２３はデータを記憶するための駆動トランジスタである。駆動トランジスタのバックゲートに容量がつくためデータ記憶用の容量を新たに設ける必要がなくメモリセル面積を小さくすることが可能となる。また、アクセストランジスタのゲートとバックゲートを接続することで、オンしている場合のみにトランジスタのＶｔｈが低下するため、記憶しているデータが壊れにくく、逆にアクセススピードの高速なメモリセルとなる。
【００４２】
［実施例１２］
図２８に本発明を用いた回路構成要素の回路図を示す。図２８はインバータ回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないインバータとなる。図２９に本発明を用いた回路構成要素の回路図を示す。図２９はＮＡＮＤ回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないＮＡＮＤ回路となる。さらにｎチャネル型トランジスタが２段積みとなっているためこの回路をバルクＣＭＯＳトランジスタで構成した場合、出力ｏｕｔに接続されているｎチャネル型トランジスタのソース電位はＶｓｓよりも高い電位となり、バックゲートバイアスが印加された状態となるため電流が低下し速度が劣化する。本実施例では、バックゲートがゲートと接続されているためオンしているトランジスタはフォワードバイアスが印加された状態となり電流の低下がなく高速に動作することが可能である。本実施例では、入力が２つのＮＡＮＤ回路について記述しているが、３つ以上の入力があるＮＡＮＤ回路においても同等の効果が得られる。図３０に本発明を用いた回路構成要素の回路図を示す。図３０はＮＯＲ回路であり、回路を構成するトランジスタのゲートとバックゲートが接続されていることによって高速でかつリーク電流の少ないＮＯＲ回路となる。さらにｐチャネル型トランジスタが２段積みとなっているためこの回路をバルクＣＭＯＳトランジスタで構成した場合出力ｏｕｔに接続されているｐチャネル型トランジスタのソース電位はＶｄｄよりも低い電位となり、バックゲートバイアスが印加された状態となるため電流が低下し速度が劣化する。本実施例では、バックゲートがゲートと接続されているためオンしているトランジスタはフォワードバイアスが印加された状態となり電流の低下がなく高速に動作することが可能である。本実施例では、入力が２つのＮＯＲ回路について記述しているが、３つ以上の入力があるＮＯＲ回路においても同等の効果が得られる。図３１に本発明を用いた回路構成要素の回路図を示す。本実施例では信号Ｐｒｅによって ”Ｈ ”の電位にプリチャージされたノードｏｕｔの電位をｉｎ１、ｉｎ２またはｉｎ３をオンすることでディスチャージすることで信号を伝達する。ディスチャージするためのｎチャネル型トランジスタのバックゲートはゲートと接続されているため、高速に回路が動作する。またオンしていないトランジスタはフォワードバイアスが印加されないためリーク電流が少なく、不必要にｏｕｔの電圧が下がらないため誤動作の少ない回路となる。
【００４３】
また本回路では、ノードｏｕｔとＶｓｓ間には１つのｎチャネル型トランジスタが配置されているが、２つ以上のｎチャネル型トランジスタが直列に配置されている構成もとることが可能であり、その場合には、上記ＮＡＮＤ回路同様、従来のバルクＣＭＯＳトランジスタでバックゲートバイアス効果がかかることによる速度低下の影響をうけず、高速に動作させることが可能となる。また同様にトランジスタを直列にした場合に、バックゲートバイアス効果による速度低下がないことから、パストランジスタ論理回路おいても、図２８から図３１の回路図と同様にゲート電極とバックゲート電極を接続したトランジスタを用いることで、高速動作が可能となる。
【００４４】
［実施例１３］
図３２に本発明を用いたＬＳＩの概略を示す。現在、ＣＰＵと容量の大きいワークメモリ、およびそれ以外の機能を持った回路を混載したシステムＬＳＩというＬＳＩが製造されている。図３２において、ＣＰＵはプロセッサのコアとなっているＣＰＵ、ＣＡＣＨＥはＣＰＵ中で使用されるキャッシュメモリ、ＲＡＭは大容量のワークメモリ、ＰＥＲＩはＣＰＵコア外の特定の機能を有した回路を表している。キャッシュメモリはＣＰＵコアと同等のスピードで動作する必要があるため高速性が要求される。またワークメモリは大きな容量を搭載する必要があるため小面積であることが要求される。よって、キャッシュメモリＣＡＣＨＥは第１から第９の実施例で示した高速性に優れる６トランジスタ型のメモリセルで構成し、ワークラムＲＡＭは第１０の実施例で示した小面積性に優れる４トランジスタ型のメモリセルで構成すれば、全体的に高い性能を維持したシステムＬＳＩとすることが可能である。
【００４５】
［実施例１４］
図３５に本発明を用いた低電力ＳＲＡＭ回路の全体構成を示す。本実施例の回路中のトランジスタはすべて図２の構造のトランジスタを用いているが、回路図が複雑になるのを防止するため、図３５に限って図３で示した等価回路ではなく、バックゲートに容量のついていないトランジスタを用いる。図３５において、ｂａｎｋ０からｂａｎｋ３は同時にアクセスされるメモリを固めたバンク、Ｖｓｓ＿ｍｅｍ、Ｖｄｄ＿ｗｄ、Ｖｓｓ＿ａｍｐ、Ｖｓｓ＿ｐｅｒｉはリーク電流を低減するために電圧が制御される電源、ＰＬＶＣ１からＰＬＶＣ４は上記電源の電位を制御する回路、ｓｗ１からｓｗ４はＰＬＶＣ１からＰＬＶＣ４を制御するための信号でバス構成となっている。ＭＣはメモリセル、ＷＡは書き込みアンプ、ＳＡはセンスアンプ、ＤＥＣはアンプ以外のメモリの周辺回路、ＰＬＣはそれぞれの電源を制御するための回路を表す。図では見やすくするために一部途切れているがライトアンプＷＡは各ビット線に接続されている。本実施例では、各バンクの電源がアクセスされる時のみ活性化されることによってアクセスされない場合のリーク電流を低減することが可能となる。特に、第１から第１０の実施例で示したメモリセルを本回路のＳＲＡＭメモリセルとして使用することによって、高速性能、リーク性能、メモリの動作安定性などの各性能に優れたＳＲＡＭ回路構成となる。特に第３以降の実施例で用いたＶｄｄｈの制御を各バンク内の電源制御と共通に行えば、さらにリーク電流が少なく高性能なＳＲＡＭ回路を構成することが可能である。
【符号の説明】
【００４６】
１，２，３２，５１，５２，１１１，１１２…転送トランジスタ、３，４，３３，５３，５４，１１３，１１４…駆動トランジスタ、５，６，１１５，１１６…負荷トランジスタ、７，８，５５，５６，１１７，１１８…メモリセル内のデータ記憶ノード、ＷＬ…ワード線、ＢＬ，ＢＬＢ…ビット線、Ｖｄｄ…電源線、Ｖｓｓ…接地電位線、１１，２２…ゲート電極、１２…ドレイン電極、１３…ソース電極、１４，２７…ウエル、１５，２９…支持基板、１６，２６…埋め込み酸化膜層、１７，２８…素子分離層、２１，３１…コンタクト、２３…拡散層、２４，３０…絶縁膜、２５…ＳＯＩ層、Ｖｄｄｈ…Ｖｄｄｌよりも高い電位の電源線、Ｖｄｄｌ…Ｖｄｄｈよりも低い電位の電源線、４１…ワードドライバ、４２…ＳＬ電位制御回路、ＳＬ…メモリセル内駆動トランジスタのソース線、ＭＣ…メモリセル、５７…レイアウト図におけるウエル層、ｉｎ，ｉｎ１，ｉｎ２，ｉｎ３…論理回路の入力、ｏｕｔ…論理回路の出力、Ｐｒｅ…プリチャージ信号、ＳＯＣ…システムＬＳＩのチップ、ＣＰＵ…ＣＰＵコア、ＣＡＣＨＥ…キャッシュメモリ、ＲＡＭ…ワークメモリ、ＰＥＲＩ…システムＬＳＩ中のＣＰＵコア外の論理回路、ＲＷＬ…読み出し用ワード線、ＲＢＬ…読み出し用ビット線、ＷＷＬ…書き込み用ワード線、ＷＢＬ…書き込み用ビット線、１２１…読み出しアクセストランジスタ、１２２…書き込みアクセストランジスタ、１２３…データ記憶駆動トランジスタ、ｂａｎｋ０〜ｂａｎｋ３…メモリバンク、Ｖｓｓ＿ｍｅｍ，Ｖｄｄ＿ｗｄ，Ｖｓｓ＿ａｍｐ，Ｖｓｓ＿ｐｅｒｉ…電圧制御される電源、ＰＬＶＣ１〜ＰＬＶＣ４…電源電位制御回路、ｓｗ１〜ｓｗ４…電位制御信号、ＷＡ…書き込みアンプ、ＳＡ…センスアンプ、ＤＥＣ…アンプ以外のメモリ周辺回路、ＰＬＣ…電源制御信号生成回路、ＭＳ１，ＭＤ１，ＭＲ１…電源電位制御回路の構成要素、ＡＣＴ…メモリセルアクセス期間、ＳＴＢＹ…メモリセル非アクセス期間。
【図１】
2011071530.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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