(57)【要約】【課題】高速・高分解能で、かつ固定パターン雑音なども除去するノイズリダクション機能を有したカラムＡ／Ｄ変換器を小さな回路規模で提供する。【解決手段】各カラムＡ／Ｄ変換器は、各々に共通に供給される参照電圧群の中から、それぞれのカラムＡ／Ｄ変換器に入力される各センサ信号電圧を挟み込む２つの参照電圧を選択して出力するデュアル出力型のＤ／Ａ変換器と、その２つの参照電圧をフルスケールとする電荷再分配型のＤ／Ａ変換器を併用することで、小さな回路規模で高速・高性能のカラムＡ／Ｄ変換器を実現する。さらにその高速変換性を生かし、Ａ／Ｄ変換後のデジタル演算によってノイズリダクションを行う。【選択図】図４
2011035701.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサからカラム毎に複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のカラムＡ／Ｄ変換器からなるイメージセンサ用Ａ／Ｄ変換装置において、各カラムＡ／Ｄ変換器のそれぞれに複数の参照電圧からなる参照電圧群を供給するための参照電圧群供給手段を有し、各カラムＡ／Ｄ変換器のそれぞれは各々前記参照電圧群のうち２つの参照電圧を選択して出力するデュアル出力型の第１のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器から出力される２つの参照電圧のそれぞれを上限・下限とする範囲内の電圧を出力する第２のＤ／Ａ変換器と、イメージセンサから出力されるそれぞれのアナログ画像信号の電圧と前記第２のＤ／Ａ変換器の出力電圧を比較する比較器と、該比較器の出力を基にそれぞれのアナログ画像信号の電圧と前記第２のＤ／Ａ変換器の出力電圧が略同一になるように前記第１および第２のＤ／Ａ変換器を制御する制御手段とを用いて各カラムＡ／Ｄ変換器ごとに各アナログ画像信号をデジタルデータに変換することを特徴とするイメージセンサ用Ａ／Ｄ変換装置。
【請求項２】
前記参照電圧供給手段は、上側基準電圧源と、下側基準電圧源と、それらの間に少なくても前記第１のＤ／Ａ変換器の階調数以上の複数の単位抵抗が直列に接続された抵抗ストリング回路から構成されることを特徴とする請求項１に記載のイメージセンサ用Ａ／Ｄ変換装置。
【請求項３】
前記第１のＤ／Ａ変換器は、前記制御手段からの出力に応じて選択された前記単位抵抗の両端に発生する第１の参照電圧および第２の参照電圧を出力することを特徴とする請求項２に記載のイメージセンサ用Ａ／Ｄ変換装置。
【請求項４】
前記第２のＤ／Ａ変換器は、それぞれ一方の端子が出力端子に共通に接続された大きさの異なる複数のキャパシタと、制御手段からの出力に応じて前記各複数のキャパシタの他方の端子に前記第１の参照電圧を与えるか前記第２の参照電圧を与えるかを切り換えるスイッチから構成されることを特徴とする請求項１に記載のイメージセンサ用Ａ／Ｄ変換装置。
【請求項５】
各カラムＡ／Ｄ変換器のそれぞれにおいて、イメージセンサからの出力が第１の電圧レベルを出力する第１の期間に該第１の電圧レベルをＡ／Ｄ変換する第１のデジタイズ手段と、イメージセンサからの出力が第２の電圧レベルを出力する第２の期間に該第２の電圧レベルをＡ／Ｄ変換する第２のデジタイズ手段と、前記第１および第２のデジタイズ手段によって得られたそれぞれのデジタイズ結果を保持するデータ保持手段と、各カラムＡ／Ｄ変換器のうち少なくても１つのカラムを選択するカラム選択手段と、該カラム選択手段によって選択されたカラムＡ／Ｄ変換器のデータ保持手段に保持された第１および第２のデジタイズ結果を読み出して第１および第２のデジタイズ結果を差し引いたデータを出力するデジタル演算手段とを備えたことを特長とする、請求項１乃至４のいずれかに記載のイメージセンサ用Ａ／Ｄ変換装置。
【請求項６】
入射した光量に応じてアナログ信号を発生させる複数の光電変換素子がマトリックス状に配置されたイメージセンサにおいて、請求項１乃至５のいずれかに記載されたイメージセンサ用Ａ／Ｄ変換装置を用いて前記アナログ信号をデジタルデータに変換して出力することを特徴とするデジタル出力イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサから出力されるアナログの画像出力をデジタルデータに変換するイメージセンサ用のＡ／Ｄ変換装置、特にカラム配列のイメージセンサに適したＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラや携帯電話用カメラではＣＣＤやＡＰＳ（Ａｃｒｉｖｅ  Ｐｉｘｅｌ Ｓｅｎｓｏｒ）型のＣＭＯＳイメージセンサが使用されているが、近年の高解像度化に伴い、画素数を増大させる傾向がある。また、その一方で高速連写や高フレームレートの動画などの要求もあり、その二つが相まって読み出しを高速で行う要求が強くなっている。しかしながら画素数を増大させる、あるいは高速読み出しを行おうとすると、当然ながら単位時間内に読み出さなければならない画素信号の数が増大するため、信号の読み出しおよび読み出されたアナログ信号をデジタル信号に変換する回路には高速化が要求される。これまで撮像素子として主流であったＣＣＤでは、高速で読み出しを行うためには水平ＣＣＤを高速で駆動する必要があるために、消費電流を下げることが困難であるという点から、最近ではＡＰＳ型ＣＭＯＳイメージセンサを使用するケースが増えている。しかし、ＡＰＳ型ＣＭＯＳイメージセンサ（以降ＣＭＯＳイメージセンサあるいは単にイメージセンサと表記）を用いても、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路については、高分解能を維持しながら高速化を行うためには消費電流の増加が避けられない状況になっている。
【０００３】
この問題を解決するための一つの手法として、ＣＭＯＳイメージセンサの場合には同一チップ上にＣＭＯＳ回路を集積化することが容易なことから、イメージセンサの各画素からの信号をカラム毎に並列に出力し、そのカラム毎の画像信号を同時並列にデジタルデータに変換するという、所謂カラムＡ／Ｄ変換器を用いる方法が幾つか提案されている。
【０００４】
例えば非特許文献１には、キャパシタを用いた逐次比較型Ａ／Ｄ変換器を用いた方式のものが開示されている。この方式は比較器とＤ／Ａ変換回路と逐次比較レジスタとで構成され、高性能のオペアンプが不要なため、狭いピッチに並べる必要があるカラムＡ／Ｄ変換器に適した方式である。また変換速度も高速なため非常に有望な方式であるが、一般的な電荷再配分型のＤ／Ａ変換回路を用いた場合には重み付けをしたキャパシタを複数並べるため、例えば１０ビット分解能のＡ／Ｄ変換を行うためには、１Ｃ〜５１２Ｃの、合計１０２４個もの単位キャパシタを用意する必要がある。将来的にプロセスの微細化が進んだとしても、キャパシタのサイズを小さくすると素子バラツキが増大しＡ／Ｄ変換の性能を悪化させてしまうため、キャパシタの面積を小さくすることはできず、狭ピッチ化が必要なカラムＡ／Ｄ変換器で高い分解能を実現することは困難であるという欠点を持つ。
【０００５】
また、非特許文献２に示すランプ信号発生器、比較器、カウンターを用いた積分型の、所謂シングルスロープ型Ａ／Ｄ変換器を用いたものが開示されている。この方式は、使用する素子数が少なくカラム配列に適していることや、先に述べた逐次比較型Ａ／Ｄ変換器と同様にオペアンプを用いずに実現できるというるというメリットはあるものの、Ａ／Ｄ変換の分解能を向上させようとするとＡ／Ｄ変換に要する時間が指数関数的に増大するため、高分解能化が困難であるという大きな欠点があった。
【０００６】
また、特許文献１には、カラムＡ／Ｄ変換器としてΔΣ型、特許文献２には巡回型のカラムＡ／Ｄ変換器を用いたものがそれぞれ開示されているが、いずれもスイッチトキャパシタ回路による高精度の演算が必要なため高性能のオペアンプが必要である。しかし、このような高精度のオペアンプを、近年の小さな画素ピッチに合わせて細長い形状でレイアウトしてカラム配列することは困難となってきている。即ち、レイアウトサイズを小さくするためには微細なデザインルールのトランジスタを用いる必要があるが、そのような微細化トランジスタは耐圧が低く、電源電圧を低くしなければならないため、オペアンプのダイナミックレンジを確保することが出来ないためである。
【０００７】
以上、カラム配列で狭いピッチに並べることを考えるとオペアンプが不要な逐次比較方式か、シングルスロープ方式が候補として残るが、高速化の観点からいうとシングルスロープ方式は非常に困難である。その一方で、先に述べたように単純な電荷再分配型の逐次比較型のＡ／Ｄ変換器で多ビット化を図ろうとすると素子数が膨大になり、サイズ制約が大きいカラムＡ／Ｄ変換器には適さない。
【０００８】
一方、カラムＡ／Ｄ変換器ではないが、素子数を減らして高分解能化を図るという従来技術が、特許文献３に開示されている。図１３にそのブロック図を示すが、ここでは逐次比較で用いるＤ／Ａ変換器を上位と下位に分割し、上位のＤ／Ａ変換器に抵抗ストリング型のＤ／Ａ変換器を、下位のＤ／Ａ変換器にキャパシタとスイッチからなる所謂電荷再分配型のＤ／Ａ変換器を用いて、それぞれの出力を比較器の入力において加算し、高分解能のＡ／Ｄ変換装置を少ない素子数で高速に行うものである。
【０００９】
しかしながら、この方式をそのままカラムＡ／Ｄ変換器に適用しようとすると、以下の問題がある。一つは、カラムＡ／Ｄ変換器ごとに抵抗ストリングを入れようとすると、抵抗の領域が大きすぎて狭いピッチには入らないということであり、もう一つは、抵抗ストリング型ＤＡＣと電荷再分配型のＤＡＣの出力同士を結果的に比較器内のキャパシタを使って加算しているため、上位と下位の各Ｄ／Ａ変換器の加算精度を確保するためには、比較器内での加算に用いているキャパシタを第２のＤ／Ａ変換器で使っているキャパシタよりも十分大きなサイズにして容量ばらつきを抑える必要がある。さらに、図１３に示されるように第２のＤ／Ａ変換器に入力する基準電圧を抵抗ストリングの固定された一つの抵抗の両端（ａ、ｂ）から取り出しているため、抵抗ストリングを形成する各単位抵抗間にばらつきがあった場合にはそれが非直線性誤差の悪化につながるため、精度を確保するためには単位抵抗のサイズを大きくする必要があり全体の回路面積も大きくなってしまうという欠点がある。以上のように、本方式はサイズ制約の比較的緩い単体のＡ／Ｄ変換器であれば非常に適した方式であると言えるが、サイズ制約が厳しいカラムＡ／Ｄ変換器には適さない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−１５２０８号広報
【特許文献２】特開２００５−１３６５４０号広報
【特許文献３】特開平６−１５２４２０号広報
【非特許文献】
【００１１】
【非特許文献１】Ａ．Ｋｒｙｍｓｋｉ，  Ｄ．ｖａｎ  Ｂｌｅｒｋｔｏｍ，  Ａ．Ａｎｄｅｒｓｓｏｎ，  Ｎ．Ｂｌｏｃｋ，  Ｂ．Ｍａｎｓｏｏｒｉａｎ，  Ｅ．Ｒ．Ｆｏｓｓｕｍ，”Ａ  ｈｉｇｈ  ｓｐｅｅｄ  ５００Ｆｒａｍｅｓ／ｓ，１０２４ｘ１０２４  ＣＭＯＳ  Ａｃｔｉｖｅ  Ｐｉｘｅｌ Ｓｅｎｓｏｒ，”  １９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ＰＰ１３７−１３８
【非特許文献２】Ｗｏｏｄｗａｒｄ  Ｙａｎｇ，  Ｏｈ−Ｋｗｏｎ，  Ｊｕ−ｌｌ  Ｌｅｅ，  Ｇｙｕ−Ｔａｅ  Ｈｗａｎｇ，Ｓｕｋ−Ｊｏｏｎｇ  ＬＥＥ，“Ａｎ  Ｉｎｔｅｇｒａｔｅｄ  ８００ｘ６００  ＣＭＯＳ  Ｉｍａｇｉｎｇ  Ｓｙｓｔｅｍ,”  １９９９  ＩＥＥＥ  Ｉｎｔ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＰＰ３０４−３０５,４７１
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで本発明は斯かる実情に鑑み、高速で読み出しが可能でありながら、かつ高分解能も合わせて実現する省サイズのカラムＡ／Ｄ変換器を提供しようとするものである。
【課題を解決するための手段】
【００１３】
以上の課題を解決するために、本発明はイメージセンサからカラム毎に複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のカラムＡ／Ｄ変換器からなるイメージセンサ用Ａ／Ｄ変換装置において、各カラムＡ／Ｄ変換器のそれぞれに複数の参照電圧からなる参照電圧群を供給するための参照電圧群供給手段を有し、各カラムＡ／Ｄ変換器のそれぞれは各々前記参照電圧群のうち２つの参照電圧を選択して出力するデュアル出力型の第１のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器から出力される２つの参照電圧のそれぞれを上限・下限とする範囲内の電圧を出力する第２のＤ／Ａ変換器と、イメージセンサから出力されるそれぞれのアナログ画像信号の電圧と前記第２のＤ／Ａ変換器の出力電圧を比較する比較器と、該比較器の出力を基にそれぞれのアナログ画像信号の電圧と前記第２のＤ／Ａ変換器の出力電圧が略同一になるように前記第１および第２のＤ／Ａ変換器を制御する制御手段とを用いて、各カラムＡ／Ｄ変換器ごとに各アナログ画像信号をデジタルデータに変換することを特徴とするイメージセンサ用Ａ／Ｄ変換装置である。
【発明の効果】
【００１４】
本発明によれば、高分解能を有した高速のカラムＡ／Ｄ変換器の小型化が可能となり、画素配列のピッチが狭くしかも画素数の多い高精細のイメージセンサにおいても、高い画質でしかも高いフレームレートでデジタル画像信号を出力することが可能になるという作用が得られる。
【図面の簡単な説明】
【００１５】
【図１】本実施例における全体構成を示したブロック図である。
【図２】図１における画素と読み出し回路の図である。
【図３】イメージセンサの全体の動作タイミングを示した図である。
【図４】各カラムＡ／Ｄ変換器のブロック図である。
【図５】共用の抵抗ストリング回路および、各カラムＡ／Ｄ変換器で用いている電圧選択型デュアル出力Ｄ／Ａ変換器の回路図である。
【図６】各カラムＡ／Ｄ変換器で用いている電荷再分配型Ｄ／Ａ変換器の回路図である。
【図７】クランプ動作を説明するための等価回路図である。
【図８】上位の逐次比較動作を説明するための等価回路図である。
【図９】下位の逐次比較動作を説明するための等価回路図である。
【図１０】上位の逐次比較動作のタイミング図である。
【図１１】下位の逐次比較動作のタイミング図である。
【図１２】デジタルＣＤＳの説明図である。
【図１３】高分解能を実現する逐次比較型Ａ／Ｄ変換器の従来例である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について添付図面を参照して説明する。
【実施例１】
【００１７】
図１から図１２は発明の実施例を示すものであって、図中、図と同一の符号を付した部分は同一物を表す。図１に本実施例における構成全体を示したブロック図を示す。光電変換を行う画素（１１）が、Ｉ行Ｊ列の２次元マトリックスで配置される。行選択回路（１４）で選択された行の各画素がそれぞれの列の読み出し線（１８）に接続され、負荷トランジスタ（１２）によってバイアス電流を与えられることで選択された画素の信号をセンサ信号出力端子（Ｖｒｅａｄ）から出力する。ＡＰＳ型のＣＭＯＳイメージセンサでは、画素ごとに読み出しトランジスタの閾値電圧が異なることや、ｋＴＣ雑音などに代表されるリセット雑音の影響を避けるため、フォトダイオードに蓄積された信号電荷を読み出す前のリセットレベルの電圧と、フォトダイオードに蓄積された信号電荷を読み出した後の信号レベルの電圧の差を取ることで、フォトダイオードに蓄積された信号電荷量を正確に求める、所謂ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）を行うことが一般的である。さらに、後段のカラムＡ／Ｄ変換器自体についても比較器の入力オフセットの影響を避けるため、
【非特許文献３】に示されるようにリセットベル電圧と信号レベル電圧をそれぞれＡ／Ｄ変換した後にデジタル信号で差を取る、所謂デジタルＣＤＳを行う。このため、Ｖｒｅａｄ端子からリセットレベルが出力されているリセット期間に各カラムＡ／Ｄ変換器（１３）は最初のＡ／Ｄ変換を行い、デジタル値に変換されたリセットレベルのデータ（以降リセットデータと表記）をデータレジスタ（１９）へ転送する。その後、Ｖｒｅａｄ端子から信号レベル電圧が出力されている信号期間に各カラムＡ／Ｄ変換器（１３）は次のＡ／Ｄ変換を行い、デジタル値に変換された信号レベルのデータ（以降信号データと表記）をデータレジスタ（１９）へ転送する。なお、Ａ／Ｄ制御回路（１７）は、各カラムＡ／Ｄ変換器（１３）を制御するための共通の信号を発生する回路である。
【００１８】
列選択回路（１５）によって各列に対する選択信号が順次それぞれのデータレジスタ（１９）に与えられると、そこに格納されたリセットデータおよび信号データが同時にバスラインに出力され、最終的にデジタルＣＤＳ回路（２０）で信号データからリセットデータを差し引くデジタル演算することで、フォトダイオードに蓄積された信号電荷量に相当する画素データが外部に出力される。列選択回路（１５）は、各カラムに対して時系列的に列選択信号を順次出力するため、デジタルＣＤＳ回路（２０）からは時系列的に画素データが出力されることになる。
【００１９】
共用抵抗ストリング回路（１６）は、２つの電圧間に等しい大きさの複数個の抵抗を配置することで、２つの電圧間が等間隔に分圧された複数の参照電圧からなる参照電圧群を発生し、それを全てのカラムＡ／Ｄ変換器に供給する。ここで、抵抗ストリングを形成する各抵抗間のばらつきが大きい場合には参照電圧群の電圧間隔もばらつくことになりカラムＡ／Ｄ変換器の特性が劣化するため、抵抗ストリングを形成する各抵抗は精度良く作る必要がある。各抵抗のばらつきを押さえるためには、サイズを大きくする必要があるが、この抵抗ストリングは全カラムＡ／Ｄ変換器で共用化するため、多少サイズが大きくなっても全体に与えるインパクトはさほどではない。また、この抵抗ストリングで発生する各参照電圧の出力インピーダンスはＡ／Ｄ変換時間に影響を与えるためなるべく低く設定する必要があり、それなりに大きな電流が流れるが、この消費電流も抵抗ストリング回路（１１）を共用回路として用いているために一つのカラムＡ／Ｄ変換器当たりに換算したときの消費電流としてはごく小さい値で済むことになり大きな問題にはならない。
【００２０】
図２は図１における画素と負荷トランジスタを示した回路図で、図３は全体動作タイミングを示した図である。フォトダイオード（２１）は入射した光量に応じた電荷を発生させる。転送トランジスタ（２２）がオフの状態では、発生した電荷は全てフォトダイオードに蓄積される。所定の期間だけの蓄積が完了した後、時刻ｔ３０でｉ番行の画素に対する選択信号（ＳＥＬｉ信号）をハイレベルにして選択トランジスタ（２４）をオンして、読み出し線（１８）に読み出しトランジスタ（２５）のソースを接続する。ｉ番行の画素のフローティングディフュージョン（ＦＤ）を所定の電位にリセットするためのリセット信号（ＲＧｉ信号）によりリセットトランジスタ（２３）がオンになるとＦＤのノードが電源電圧にリセットされ、その後時刻ｔ３１でリセットトランジスタをオフすることで、ＦＤノードはフローティング状態となり信号電荷を受け取るスタンバイ状態となる。このときのＦＤ電圧は読み出しトランジスタと、負荷トランジスタ（１２）で構成されるソースフォロワ回路によって、リセットレベル電圧（Ｖｒｅｓ＿ｉ）として出力される。その後、時刻ｔ３３でｉ番行の転送信号（ＴＧｉ）をオンすることで転送トランジスタをオン状態とし、フォトダイオードに蓄積された信号電荷がＦＤへと転送され、その後時刻ｔ３４で転送トランジスタをオフとすることで信号電荷のＦＤへの転送動作が完了する。このときのＦＤ電圧は読み出しトランジスタと、負荷トランジスタで構成されるソースフォロワ回路によって信号レベル電圧（Ｖｓｉｇ＿ｉ）として出力される。信号電荷が転送される前のリセットレベル電圧と、信号電荷が転送された後の信号レベルは、それぞれＡ／Ｄ変換されてデジタルデータ（ｒｅｓ＿ｉ、ｓｉｇ＿ｉ）としてデータレジスタ（１９）に書き込まれる。なお、負荷トランジスタ（１２）のゲートには定電流を流すためのバイアス電圧（ＶＣＳ）が印加される。
【００２１】
書き込まれたリセットデータと信号データは次に時刻ｔ３５から時刻３６の間の（ｉ＋１）番行が選択されている期間中保持されて、列選択回路（１５）によって選択された順番にデジタルＣＤＳ回路（２０）により信号データとリセットデータの差が取られ、その結果得られた画素データ（ｐｉｘ＿ｉ，ｊ）が時系列的に出力される。以上のようにデータレジスタ（１９）を介することで、ｉ＋１番行の各センサ信号のＡ／Ｄ変換とｉ番行の各画素データ出力とを同時並行して行うことが可能となり、時間のロスを最小にできる。
【００２２】
図４は図１におけるカラムＡ／Ｄ変換器（１３）のブロック図を示したものである。比較器（４２）の非反転入力端子には各カラムのセンサ信号（Ｖｒｅａｄ）が接続され、比較器の反転入力端子には電荷再分配型Ｄ／Ａ変換器（４１）の出力が接続され、比較器の２つの入力端子間にはクランプスイッチ（４５）が配置される。電荷再分配型Ｄ／Ａ変換器（４１）は、詳細な回路構成は後述するが、一方が、ｎ×Ｃで、もう一方が（３２―ｎ）×Ｃと、整数値ｎの大きさによって、それぞれ容量値が可変できる２つのキャパシタの並列接続で構成されている。それぞれのキャパシタの一端は共通に接続されてＶｄａとして比較器（４２）の反転入力に接続され、それぞれのキャパシタの他端は、それぞれ電圧選択型デュアル出力Ｄ／Ａ変換器（４７）の、Ｖｄａ０出力と、Ｖｄａ１出力に接続されている。
【００２３】
電圧選択型デュアル出力Ｄ／Ａ変換器には、後に詳細に説明するが、共用抵抗ストリング回路（１１）で発生するＶｍ（ｍ＝０〜６４）の等間隔に並んだ電圧が供給され、入力されるデジタルデータ“ｍ”によって、Ｖｄａ０はＶｍ電圧を、Ｖｄａ１は（Ｖｍ＋１）電圧をそれぞれ出力する。比較器（４２）の出力は、上位逐次比較レジスタ（４４）と下位逐次比較レジスタ（４３）へ供給され、それぞれ比較器の出力に基づいてレジスタの値を決める（これ以降、上位逐次比較レジスタを上位ＳＡＲ、下位逐次比較レジスタを下位ＳＡＲと表記する）。上位ＳＡＲの値である“ｍ”は電圧選択型デュアル出力Ｄ／Ａ変換器（４７）の出力を決め、下位ＳＡＲの値である“ｎ”は電荷再分配型Ｄ／Ａ変換器（４１）の２つのキャパシタの比率を決める。
【００２４】
図５は共用の抵抗ストリング回路（１１）と各カラムＡ／Ｄ変換器（１３）中の電圧選択型デュアル出力Ｄ／Ａ変換器（４７）を合わせて書いた説明図である。
共用の抵抗ストリング回路（１１）は、同じ大きさ・形状で構成された６４個の単位抵抗（Ｒ）からなる抵抗ストリングに対し、その一端をＧＮＤに接続し、他端にはバッファアンプ（５２）を介して可変基準電源（５１）の電圧（Ｖｒｅｆ）が印加されるように構成されている。このため６４個の単位抵抗にはトータルでＶｒｅｆ電圧がかかり、各単位抵抗の接続点からは、Ｖｒｅｆを６４階調に等分割した電圧、即ち、ｍの値に対応して、Ｖｍ＝｛（１−（ｍ／６４））×Ｖｒｅｆで表される電圧が出力される。
【００２５】
各カラムＡ／Ｄ変換器中の電圧選択型デュアル出力Ｄ／Ａ変換器（４７）は、上位ＳＡＲの６ビットのデータ（ｍ）がデコーダ（５４）に入力され、デコーダは選択信号（ｓｅｌ＿０〜ｓｅｌ＿６３）のいずれかの信号のみをオンにし、他はオフにするように働く。
例えば、上位ＳＡＲの値がｍ＝６２だった場合には、ｓｅｌ＿６２信号のみがオンとなり、スイッチ（Ｓ０＿６２）が導通し、Ｖ６２電圧がＶｄａ０出力として現れるとともにスイッチ（Ｓ１＿６３）も導通し、Ｖ６３がＶｄａ１出力として現れる。このように上位ＳＡＲのデータが“ｍ”であれば、Ｖｄａ０の電圧はＶｍ、Ｖｄａ１の電圧はＶｍ＋１となり、Ｖｄａ０とＶｄａ１からは、抵抗ストリング中の上から（ｍ＋１）番目の単位抵抗の両端の電圧が出力されると言い換えることができる。
【００２６】
なおこれらのスイッチやデコーダは近年のプロセステクノロジの進歩によって微細トランジスタを使うことでレイアウト面積を極めて小さくすることができるため、Ａ／Ｄ変換回路全体の回路規模をカラムに配列に適したレベルに集積化することを可能としている。また、これらの参照電圧群（Ｖ０〜Ｖ６４）は共用の抵抗ストリング（１１）で発生させて全てのカラムＡ／Ｄ変換器に供給しているため、カラムＡ／Ｄ変換器中には抵抗が不要で、結果的に小さな回路規模で高精度のカラムＡ／Ｄ変換器を実現することを可能としている。即ち、高精度のＡ／Ｄ変換器を実現するためには抵抗ストリングで用いる抵抗の素子間ばらつきを抑える必要があり、そのためには素子の面積を大きくする必要があるが、このように大きな面積が必要となる抵抗ストリング回路は共用化して各カラムＡ／Ｄ変換器の外部に持たせることで、一つのカラムＡ／Ｄ変換器に必要な構成要素、特に微細化によってもサイズを小さくできない受動素子の占有面積を減らすことが出来る。また、バイアス回路を共用化することで各カラムＡ／Ｄ変換器に同一の電圧を供給することができるため、各カラムＡ／Ｄ変換器間の特性ばらつきを最小限に抑えることも合わせて可能としている。
【００２７】
なお、可変基準電源（５１）の電圧を変化させると、電圧選択型デュアル出力Ｄ／Ａ変換器（４７）のフルスケールレンジが変動するため、カラムＡ／Ｄ変換器としての入力レンジが変化することとなり、等価的にセンサ信号を増幅（あるいは減衰）することが可能となる。つまり、例えばセンサに照射される光の量が少なくてセンサ出力のレンジが小さい場合には、それに合わせてＡ／Ｄ変換器のフルスケールを狭くすることで量子化誤差を小さくし、結果的にセンサ出力を増幅してＡ／Ｄ変換を行うこと同じ効果が得られる。一般にセンサ出力をカラムＡ／Ｄ変換器に入力する前に増幅する場合にはそれぞれのカラムＡ／Ｄ変換器ごとに増幅回路が必要になることや、その際にはそれぞれの増幅回路で増幅率がばらつくため縦筋状の画像ノイズとして見えてしまうなどの問題が発生するが、本発明の場合にはフルスケール電圧の変更は共用の抵抗ストリング（１１）のみで行うことが可能なため、カラムＡ／Ｄ変換器自体には余分な回路は不要で、しかも各カラムＡ／Ｄ変換器間の特性バラツキもないため、非常に好適な信号増幅を行うことができる。さらにシステム上の理由でイメージセンサの動作を休止させる時には、Ｖｒｅｆ電圧をゼロとするだけで抵抗ストリングには電流が流れないため、複雑な機構を追加すること無しに消費電流を低減することが可能となる。
【００２８】
図６は図４における電荷再分配型Ｄ／Ａ変換器（４１）の詳細を示した図である。
基本的に１Ｃから１６Ｃまでバイナリで重み付けされたキャパシタとそれに接続された２入力選択スイッチから構成される。下位ＳＡＲで“ｎ”を出力すると、それに対応したスイッチ（Ｓ０〜Ｓ４）がそれぞれオン・オフし、オフになったスイッチに接続されたキャパシタはＶｄａ０側に、オンになったスイッチに接続されたキャパシタはＶｄａ１側にそれぞれ接続される。なお、スイッチを介さず直接Ｖｄａ０に接続されるキャパシタ（１Ｃ）もあるため、ｎ＝０で全てのスイッチがオフになった時には全てのキャパシタ（３２Ｃ）がＶｄａ０に、ｎ＝３１で全てのスイッチがオンになった時には１Ｃ分だけがＶｄａ０に、残りの３１Ｃ分がＶｄａ１に接続される。以上のように、下位ＳＡＲに設定された“ｎ”の値を用いると、Ｖｄａ端子とＶｄａ０端子の間に接続される容量値は（３２−ｎ）Ｃ、Ｖｄａ端子とＶｄａ１端子の間に接続される容量値はｎＣと、それぞれ表すことができ、ｎの値（０〜３１）によって容量比を３２段階で設定することが可能となる。
【００２９】
ここで、Ｖｄａ０の電圧をＶｍ、Ｖｄａ１の電圧をＶｍ＋１とし、ＶｄａとＶｄａ０との間のキャパシタを（３２−ｎ）Ｃ、ＶｄａとＶｄａ１との間のキャパシタをｎＣとしたときには、以下のようにＶｍとＶｍ＋１を（３２−ｎ）ＣとｎＣとの容量比で内分された電圧がＶｄａに現れることになる。
Ｖｄａ＝｛（１−（ｎ／３２））×Ｖｍ＋（ｎ／３２）×（Ｖｍ＋１）
この式は、設定したｎの値によってＶｍからＶｍ＋１の間の電圧を３２等分して得られた電圧の一つを選択して出力できるということを意味している。即ち、Ｖｄａとして得られる電圧が常にＶｍとＶｍ＋１の間に入ることは、“ｍ”の値に関わらず、上位の電圧選択型デュアル出力Ｄ／Ａ変換器の１ＬＳＢ分と下位の電荷再分配型Ｄ／Ａ変換器のフルスケールレンジが常に等しいことを意味し、このことによって画質に大きく影響する微分非直線性の極端な悪化やミッシングコードの発生などがない、イメージセンサ用に非常に好適なカラムＡ／Ｄ変換器が実現できる。
【００３０】
続いて、本回路の動作について説明する。まず、クランプ動作について図３の全体動作タイミング図、および図７のクランプ動作説明図を用いて説明する。図３に示すように、画素のリセット動作が終了し、センサ出力（Ｖｒｅａｄ）がリセットレベル電圧（Ｖｒｅｓ）を安定して出力している時刻ｔ３２で、φｃｌによりスランプスイッチ（４５）がオフになる。この期間は下位ＳＡＲからは“０００００ｂ”、即ちｎ＝０が出力されており、電荷再分配型のＤＡＣ（４１）におけるスイッチは全てオフで、キャパシタ（３２Ｃ）は、すべてＶｄａ０とＶｄａとの間に接続されている。このとき上位ＳＡＲからは“０１００００ｂ”、即ちｍ＝１６を出力しており、Ｖｄａ０ は Ｖ１６を出力するようになされている。この状態でφｃｌをオフにし、クランプスイッチ（４５）をオフすると、リセットレベル電圧がＶ１６を基底レベルとしてクランプされることになる。
【００３１】
理想状態でクランプがなされるとＶｄａ電圧はＶｒｅｓ電圧と等しくなり、比較器の出力は大小の判定ができず、“Ｈ”でも“Ｌ”でもない、いわば“Ｘ”状態を出力することになる。しかし実際にはクランプスイッチ（４５）のクロックフィードスルーや電荷注入あるいはｋＴＣ雑音、さらに比較器のオフセットなど、諸々の理由により比較器出力は“Ｘ”とはならない。つまりクランプ誤差があるということである。
このクランプ誤差（ΔＶｃｌ）を含んだリセットレベル電圧をＡ／Ｄ変換によりリセットデータにデジタイズし、その後信号レベル電圧へと変化したセンサ出力電圧を再びＡ／Ｄ変換して得られた信号データからデジタル演算で差し引くことで、前述したクランプ誤差もキャンセルされ、かつ信号レベルとリセットレベルの差を取る通常のＣＤＳも行われた正確な画素データが得られることになる。なお、リセットレベルのクランプ時に基底レベルとしてＶｄａ０出力をＶ０ではなくＶ１６とするのは、クランプ時の誤差（ΔＶｃｌ）が特に比較器の入力オフセットにより正負どちらの電圧も取り得るためである。ここでは、ΔＶｃｌを含めたリセットレベル電圧をＡ／Ｄ変換した時に、Ｖｄａ０の出力電圧としてはＶ１６を中心に最悪Ｖ０からＶ３２までの範囲を取り得るものとしている。
【００３２】
次に、Ａ／Ｄ変換動作について説明するが、基本的にリセットレベルのＡ／Ｄ変換と信号レベルのＡ／Ｄ変換は動作的には全く同じであるため、信号レベル電圧（Ｖｓｉｇ）のＡ／Ｄ変換の場合を例にとって説明する。まず、上位のＡ／Ｄ変換について、図８の上位逐次比較動作説明図と図１０の上位逐次比較動作タイミング図を用いて説明する。図８は上位の逐次比較動作を行っている際の等価回路を示したものである。ここでは、クランプスイッチ（４５）はオフになっているために記載していない。この状態では下位のＳＡＲは“０００００ｂ”、即ちｎ＝０となっており、電荷再分配型のＤＡＣ（４１）におけるキャパシタ（３２Ｃ）は、すべてＶｄａ０とＶｄａとの間に接続されている。即ち、電圧選択型デュアル出力Ｄ／Ａ変換器（４７）のＶｄａ０出力が３２Ｃを介して比較器の反転入力端子に接続されている。このため、容量結合により、Ｖｄａ０電圧の変化が、そのままＶｄａ端子の電圧変化へと伝達されることになる。
【００３３】
時刻ｔ１００では、上位ＳＡＲは初期値の“００００００ｂ”であり、ｍ＝０であるため、Ｖｄａ０はＶ０を出力している。次に時刻ｔ１０１でＭＳＢ（ｂ１０）を“０”から“１”に“セット”して上位ＳＡＲの出力データを“１０００００ｂ”とすると、ｍ＝３２となるため、Ｖｄａ０ はＶ０に対してＶ３２まで下がり、その電圧変化がＶｄａに伝達されて、Ｖｄａ電圧が下がる。時刻ｔ１０２で、このときのＶｓｉｇとＶｄａの電圧を比較すると、Ｖｄａ＞Ｖｓｉｇであるため、比較器（４１）は“Ｌ”を出力する。このことは、Ｖｄａの電圧レベルがＶｓｉｇの電圧のレベルに達していないということを意味するので、ＭＳＢの“１”は残した状態で、時刻ｔ１０３でその下のビット（ｂ９）を“０”から“１”に“セット”する。これにより上位ＳＡＲレジスタは“１１００００ｂ”、即ちｎ＝３２＋１６＝４８となり、Ｖｄａ０電圧はＶ３２からＶ４８へと、上位の１６ＬＳＢ分に相当する分だけさらに下がる。時刻１０４で、このときのＶｓｉｇとＶｄａの電圧を比較すると、Ｖｄａ＜Ｖｓｉｂであるため、比較器（４２）は“Ｈ”を出力する。このことは、Ｖｄａの電圧レベルがＶｓｉｇの電圧のレベルをオーバーしたということを意味するので、セットしたｂ９を“１”から“０”に“クリア”して、さらに下のビット（ｂ８）を“セット”する。これにより上位ＳＡＲレジスタは“１０１０００ｂ”、即ちｍ＝３２＋８＝４０となり、Ｖｄａ０電圧をＶ４０にする。
【００３４】
以上の動作を上位ＳＡＲのビット数分だけ繰り返すことで、Ｖｄａ電圧とＶｓｉｇ電圧の差は小さくなり、最終的にｂ５の判定が終わった時刻１０６では、上位逐次比較の最後の比較が終わり、上位ＳＡＲには“１０１０１１ｂ”、即ちｍ＝４３が得られ、かつ時刻ｔ１０７では、ＶｄａとＶｓｉｇを比較した時の比較器の出力が“Ｌ”、即ち、Ｖｄａ＞Ｖｓｉｇの状態で上位の逐次比較動作を完了する。
【００３５】
続いて下位のＡ／Ｄ変換について、図９の下位逐次比較動作説明図と図１１の下位逐次比較動作タイミング図を用いて説明する。図９は下位の逐次比較動作を行っている際の等価回路を示したものである。ここでも、クランプスイッチ（４５）はオフになっているために記載していない。この状態では上位のＳＡＲは最終的にｍ＝４３となっているため、電圧選択型デュアル出力Ｄ／Ａ変換器（４７）のＶｄａ０からはＶ４３が出力され、Ｖｄａ１からはＶ４４が出力される状態が作られる。
【００３６】
時刻ｔ１１０の初期状態では下位のＳＡＲは“０００００ｂ”即ちｎ＝０のままであり、電荷再分配型のＤＡＣ（４１）におけるキャパシタ（３２Ｃ）は、すべてＶｄａ０とＶｄａとの間に接続されている。時刻ｔ１１１で、下位ＳＡＲのＭＳＢ（ｂ４）をセットし、“１００００ｂ”即ち、ｎ＝１６とすると、Ｖｄａ０とＶｄａとの間に接続されるキャパシタが１６Ｃ、Ｖｄａ１とＶｄａとの間に接続されるキャパシタも１６Ｃとなって、前出の式から計算できるようにＶｄａは、（１６／３２）×Ｖ４３＋（１６／３２）×Ｖ４４＝０．５×Ｖ４３＋０．５×Ｖ４４となり、上位逐次比較終了後の電圧レベルであるＶ４３に対して上位ＤＡＣのＬＳＢ換算で、０．５ＬＳＢ分だけ下がった電圧を与えることになる。時刻ｔ１１２でこのＶｄａとＶｓｉｇの比較をすると、Ｖｄａ＜Ｖｓｉｂであるため、比較器（４１）は“Ｈ”を出力する。このことは、Ｖｄａの電圧レベルがＶｓｉｇ３２の電圧のレベルをオーバーしたということを意味するので、時刻ｔ１１３で、セットしたｂ４をクリアし、さらに下のビット（ｂ３）をセットする。これにより下位ＳＡＲは“０１０００ｂ”即ちｎ＝８となり、Ｖｄａ０とＶｄａとの間に接続されるキャパシタが２４Ｃで、Ｖｄａ１とＶｄａとの間に接続されるキャパシタが８Ｃとなって、前出の式から計算できるようにＶｄａは、（２４／３２）×Ｖ４３＋（８／３２）×Ｖ４４＝０．７５×Ｖ４３＋０．２５×Ｖ４４と、もとのＶ４３に対して０．２５ＬＳＢ分だけ下がった電圧を与えることになる。時刻ｔ１１４で、このＶｄａとＶｓｉｇの比較をすると、Ｖｄａ＞Ｖｓｉｂであるため、比較器（４２）は“Ｌ”を出力する。このことは、Ｖｄａの電圧レベルがＶｓｉｇの電圧のレベルに達していないことを意味するので、ｂ３の“１”は残した状態で、時刻ｔ１１５でその下のビット（ｂ２）をセットする。
【００３７】
以上の動作を下位ＳＡＲのビット数分だけ繰り返すことで、Ｖｄａ電圧とＶｓｉｇ電圧の差は小さくなり、最終的に時刻１１６でｂ０の判定（下位逐次比較の最後の比較）が終わった時点で、Ｖｄａ＜Ｖｓｉｇであれば時刻１１７でｂ０をクリアして、下位ＳＡＲは“０１００１０”で下位の逐次比較動作を完了する。
【００３８】
以上のようにＶｒｅａｄ端子の出力が信号レベル電圧の場合について説明を行ってきたが、Ｖｒｅａｄ端子の出力がリセットレベル電圧の場合でも同じ手法を用いてそれぞれＡ／Ｄ変換が行われ、変換された上位ＳＡＲの６ビットデータと下位ＳＡＲの５ビットデータを合わせた、トータル１１ビットの深さのデジタルデータが、それぞれデータレジスタ（１９）に転送され、それぞれ保持される。
【００３９】
最後に、デジタルＣＤＳ動作について図１２を用いて説明する。先に述べたようにリセットレベル電圧はＶ１６を中心としてＶ０からＶ３２の範囲に収まるように設定されている。例えばリセットレベル電圧をＡ／Ｄ変換して上位ＳＡＲがｍ＝１４、下位ＳＡＲがｎ＝１７となった場合には、上位と下位の重みの比率（３２倍）を考慮し、ｒｅｓ＝１４×３２＋１７＝４６５という値が得られ、続いて行われる信号レベルのＡ／Ｄ変換で、例えば上位ＳＡＲがｍ＝４３、下位ＳＡＲがｎ＝１０となった場合には、ｓｉｇ＝４３×３２＋１０＝１３８６という値が得られ、画素データとしては、それらの差分データということで、ｐｉｘ＝ｓｉｇ−ｒｅｓ＝９２１という値が得られる。
【００４０】
本実施例ではクランプ時の最大誤差、即ち、リセットレベル電圧をＡ／Ｄ変換したときのＶｄａ０の最悪値をＶ０からＶ３２までと見込んだため、信号レベルのＡ／Ｄ変換範囲のフルスケールであるＶ０からＶ６４までを考慮すると、デジタルＣＤＳ後のデータとして保証されるのはワーストケースでフルスケールの半分ということになる。従って本願実施例の場合には、フルスケールのＡ／Ｄ分解能は１１ビットであるものの、結果的に１０ビット相当の実効Ａ／Ｄ変換分解能ということになる。
【００４１】
なお、本発明のカラムＡ／Ｄ変換器は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本実施例では、上位ＳＡＲ、下位ＳＡＲをそれぞれ６ビット、５ビットとし、クランプ時の最大誤差をフルスケールの１／２としたためにデジタルＣＤＳ後の実効Ａ／Ｄ変換分解能を１０ビット相当となったが、上位と下位の各ＳＡＲのビット数は上記に限定したものではなく、さらに、比較器の入力オフセットを小さくするなどしてクランプ時の誤差を小さくすると、実効的にＡ／Ｄ変換可能な範囲が広がるために有効分解能（即ちデジタル値で表現できる階調数）を大きくすることができるなど、それぞれ上位・下位のＳＡＲのビット数やクランプ誤差を最適に選択・設定することでカラムＡ／Ｄ変換器として必要な分解能（階調数）を実現すればよいことは当業者にとっては自明のことであろう。また、本願実施例では上位と下位のＤ／Ａ変換器はそれぞれ等しい値の抵抗やキャパシタを用いて、センサ信号を線形に変換する例を記述しているが、これらの抵抗値や容量値を等しい値ではなく適宜適切な値を選ぶことにより、ニー特性や対数変換特性などの非線形変換を行うＡ／Ｄ変換器を構成することも可能である。さらに、本実施例ではデジタルＣＤＳは１つの回路のみで行っているが、読み出しレートが高速になった場合には列選択回路で複数のカラムを選択し、それに応じて複数のデジタルＣＤＳ回路を設けて並列化を図れば容易に実現することができることも、当業者にとって自明のことであろう。
【産業上の利用可能性】
【００４２】
本カラムＡ／Ｄ変換器を用いたイメージセンサ用Ａ／Ｄ変換装置は、デジタルカメラや携帯電話用カメラに限らず、監視用カメラや医療用の内視鏡、あるいは工業用の２次元画像読み取り装置などに利用することができる。また、行の数が１という特殊な場合、即ちラインセンサにも適用できることことから、ファクシミリ装置、高速スキャナなどの一次元画像読み取り装置にも利用することができる。
【符号の説明】
【００４３】
１１  画素
１２  負荷トランジスタ
１３  カラムＡ／Ｄ変換器
１４  行選択回路
１５  列選択回路
１６  共用抵抗ストリング回路
１７  Ａ／Ｄ制御回路
１８  読み出し線
１９  データレジスタ
２０  デジタルＣＤＳ回路
２１  フォトダイオード
２２  転送トランジスタ
２３  リセットトランジスタ
２４  選択トランジスタ
２５  読み出しトランジスタ
４１  電荷再分配型Ｄ／Ａ変換器
４２  比較器
４３  下位逐次比較レジスタ
４４  上位逐次比較レジスタ
４５  クランプスイッチ
４７  電圧選択型デュアル出力Ｄ／Ａ変換器
５１  可変基準電圧源
５２  バッファアンプ
５３  抵抗ストリング
５４  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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