(57)【要約】【課題】製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供する。【解決手段】本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記シリコン基板の前記ビアフィルは、金属層を介して、前記セラミック基板の前記電極と接合されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、
主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、
前記シリコン基板の前記ビアフィルは、金属層を介して、前記セラミック基板の前記電極と接合されている配線基板。
【請求項２】
前記各セラミック層は、アルミナコージェライトを含有する請求項１記載の配線基板。
【請求項３】
前記各セラミック層は、それぞれ異なる量のアルミナコージェライトを含有する請求項２記載の配線基板。
【請求項４】
前記各セラミック層のうち、前記シリコン基板から遠いセラミック層の熱膨張係数は、前記シリコン基板に近いセラミック層の熱膨張係数よりも大きい請求項１乃至３の何れか一項記載の配線基板。
【請求項５】
前記金属層は、共晶合金層を含む請求項１乃至４の何れか一項記載の配線基板。
【請求項６】
前記金属層は、固相−液相合金層を含む請求項１乃至４の何れか一項記載の配線基板。
【請求項７】
前記金属層は、１種類の金属のみを含む請求項１乃至４の何れか一項記載の配線基板。
【請求項８】
前記シリコン基板の前記裏面側に中空部が設けられている請求項１乃至７の何れか一項記載の配線基板。
【請求項９】
前記中空部は前記セラミック基板の前記一方の面を露出しており、
前記中空部内の前記セラミック基板の前記一方の面には、ＭＥＭＳデバイスが搭載されている請求項８記載の配線基板。
【請求項１０】
前記中空部は前記セラミック基板の前記一方の面を露出しており、
前記中空部内の前記セラミック基板の前記一方の面には、コンデンサが搭載されている請求項８記載の配線基板。
【請求項１１】
前記中空部は、冷媒が供給される冷媒流路である請求項８記載の配線基板。
【請求項１２】
積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板において、前記電極の前記一方の面から露出する面に、第１金属層を形成する第１工程と、
主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板において、前記ビアフィルの前記裏面から露出する面に、第２金属層を形成する第２工程と、
前記第１金属層と前記第２金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続する第３工程と、を有する配線基板の製造方法。
【請求項１３】
前記第１工程では、前記セラミック基板を複数個準備し、各セラミック基板において、前記電極の前記一方の面から露出する面に、前記第１金属層を形成し、
前記第２工程では、前記シリコン基板に代えて、個片化されると前記シリコン基板となる複数の領域を有する第１基板を準備し、前記第１基板の前記複数の領域において、前記ビアフィルの前記裏面から露出する面に、前記第２金属層を形成し、
前記第３工程では、前記各セラミック基板に形成された前記第１金属層と、前記第１基板の前記複数の領域に形成された前記第２金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続し、
前記第３工程の後、前記第１基板の前記複数の領域のそれぞれに前記セラミック基板が接合された構造体を前記複数の領域間で切断して個片化し、前記電極と前記ビアフィルとが電気的に接続された複数の配線基板を作製する請求項１２項記載の配線基板の製造方法。
【請求項１４】
前記第１工程では、前記セラミック基板に代えて、個片化されると前記セラミック基板となる複数の領域を有する第２基板を準備し、前記第２基板の前記複数の領域において、前記電極の前記一方の面から露出する面に、前記第１金属層を形成し、
前記第２工程では、前記シリコン基板に代えて、個片化されると前記シリコン基板となる複数の領域を有する第１基板を準備し、前記第１基板の前記複数の領域において、前記ビアフィルの前記裏面から露出する面に、前記第２金属層を形成し、
前記第３工程では、前記第２基板の前記複数の領域に形成された前記第１金属層と、前記第１基板の前記複数の領域に形成された前記第２金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続し、
前記第３工程の後、前記第１基板に前記第２基板が接合された構造体を前記複数の領域間で切断して個片化し、前記電極と前記ビアフィルとが電気的に接続された複数の配線基板を作製する請求項１２項記載の配線基板の製造方法。
【請求項１５】
前記第３工程は、前記第１金属層及び前記第２金属層を、前記第１金属層に含まれる金属の少なくとも一部と前記第２金属層に含まれる金属の少なくとも一部との間に共晶反応が生じる温度に加熱して、共晶反応が生じた金属が合金化した共晶合金層を形成する工程を含む請求項１２乃至１４の何れか一項記載の配線基板の製造方法。
【請求項１６】
前記第３工程は、前記第１金属層及び前記第２金属層を、前記第１金属層及び前記第２金属層の何れか一方又は双方に含まれる金属の少なくとも一部が液相となり残部が固相のままである温度に加熱して、前記液相となった金属と前記固相のままである金属とが合金化した固相−液相合金層を形成する工程を含む請求項１２乃至１４の何れか一項記載の配線基板の製造方法。
【請求項１７】
前記第３工程は、同種の金属から構成された前記第１金属層及び前記第２金属層を加熱及び加圧して、前記第１金属層及び前記第２金属層を構成する前記同種の金属同士が原子レベルで共有結合した１層の金属層を形成する工程を含む請求項１２乃至１４の何れか一項記載の配線基板の製造方法。
【請求項１８】
請求項１乃至１１の何れか一項記載の配線基板の前記シリコン基板の前記主面に半導体チップが搭載された半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンとセラミックとを有する配線基板及びその製造方法、並びに前記配線基板を有する半導体パッケージに関する。
【背景技術】
【０００２】
従来より、配線基板上に、はんだバンプ等を介して半導体チップを搭載した半導体パッケージが知られている。このような半導体パッケージにおいて、配線基板は、半導体チップとマザーボード等の実装基板とを接続する際のインターポーザとして機能する。以下、図面を参照しながら、インターポーザとして機能する配線基板を有する従来の半導体パッケージについて例示する。
【０００３】
図１は、従来の半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ５００において、配線基板１００の略中央部には、はんだバンプ３００を介して半導体チップ２００が実装され、アンダーフィル樹脂４００で封止されている。
【０００４】
配線基板１００は、第１配線層１１０、第１絶縁層１４０、第２配線層１２０、第２絶縁層１５０、第３配線層１３０、ソルダーレジスト層１６０が順次積層された構造である。第１配線層１１０と第２配線層１２０とは、第１絶縁層１４０に設けられた第１ビアホール１４０ｘを介して電気的に接続されている。第２配線層１２０と第３配線層１３０とは、第２絶縁層１５０に設けられた第２ビアホール１５０ｘを介して電気的に接続されている。
【０００５】
ソルダーレジスト層１６０の開口部１６０ｘ内に露出する第３配線層１３０上には、はんだボール等の外部接続端子１７０が形成されている。第１配線層１１０は、半導体チップ２００の電極パッド２２０と接続される電極パッドとして機能する。外部接続端子１７０は、マザーボード等の実装基板と接続される端子として機能する。なお、配線基板１００は、配線幅やビアホール径等の制約により、多層になることが一般的である。
【０００６】
半導体チップ２００は、半導体基板２１０と、電極パッド２２０とを有する。半導体基板２１０は、例えばシリコン（Ｓｉ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２０は、半導体基板２１０の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。
【０００７】
配線基板１００の第１配線層１１０と半導体チップ２００の電極パッド２２０とは、はんだバンプ３００を介して電気的に接続されている。半導体チップ２００と配線基板１００の対向する面の間には、アンダーフィル樹脂４００が充填されている。
【０００８】
続いて、従来の半導体パッケージの製造方法について簡単に説明する。図２及び図３は、従来の半導体パッケージの製造工程を例示する図である。図２及び図３において、図１と同一部品については、同一符号を付し、その説明は省略する場合がある。
【０００９】
始めに、図２に示す工程では、それぞれ周知の方法で作製された配線基板１００と半導体チップ２００とを用意する。配線基板１００の第１配線層１１０上には、プレソルダー４１０が形成されている。半導体チップ２００の電極パッド２２０上には、プレソルダー４２０が形成されている。
【００１０】
次いで、図３に示す工程では、配線基板１００の第１配線層１１０側と半導体チップ２００の電極パッド２２０側とを対向させて、プレソルダー４１０と４２０とが対応する位置に来るように配置する。そして、プレソルダー４１０と４２０を例えば２３０℃に加熱し、はんだを融解させることにより、はんだバンプ３００を形成する。
【００１１】
次いで、図３下側に示す構造体において、半導体チップ２００と配線基板１００の対向する面の間にアンダーフィル樹脂４００を充填することにより、図１に示す半導体チップ２００を搭載した半導体パッケージ５００が完成する。なお、アンダーフィル樹脂４００の硬化収縮の影響により配線基板１００に反りが生じるため、配線基板１００にはある程度以上の厚さが必要である。
【００１２】
半導体パッケージ５００は、外部接続端子１７０を介してマザーボード等の実装基板と接続される。このように、半導体パッケージ５００において、配線基板１００は、半導体チップ２００とマザーボード等の実装基板とを接続する際のインターポーザとして機能する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特表２００３−５０３８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、ダウンサイジングの進化の中で、半導体チップの微細化が進んでいるため、半導体チップを搭載するインターポーザ側にも微細配線が要求され、図１に示すような従来の配線基板では対応が困難になりつつある。そこで、微細配線に対応可能なシリコンをベースとした多層構造のインターポーザが検討されているが、多層構造にするためには製造設備に対する投資額が大きくなり、製造コストが増大するという問題があった。
【００１５】
本発明は、上記の点に鑑みてなされたものであり、製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供することを課題とする。
【課題を解決するための手段】
【００１６】
本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記シリコン基板の前記ビアフィルは、金属層を介して、前記セラミック基板の前記電極と接合されていることを要件とする。
【００１７】
本配線基板の製造方法は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板において、前記電極の前記一方の面から露出する面に、第１金属層を形成する第１工程と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板において、前記ビアフィルの前記裏面から露出する面に、第２金属層を形成する第２工程と、前記第１金属層と前記第２金属層とを接合することにより、前記電極と前記ビアフィルとを電気的に接続する第３工程と、を有することを要件とする。
【００１８】
本半導体パッケージは、本発明に係る配線基板の前記シリコン基板の前記主面に半導体チップが搭載されたことを要件とする。
【発明の効果】
【００１９】
開示の技術によれば、製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体パッケージを例示する断面図である。
【図２】従来の半導体パッケージの製造工程を例示する図（その１）である。
【図３】従来の半導体パッケージの製造工程を例示する図（その２）である。
【図４】第１の実施の形態に係る配線基板を例示する断面図である。
【図５】図４のＡ部を拡大して例示する断面図である。
【図６】第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図７】第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図８】第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図９】第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。
【図１０】第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。
【図１１】第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。
【図１２】第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。
【図１３】第１の実施の形態に係る配線基板の製造工程を例示する図（その８）である。
【図１４】第１の実施の形態に係る配線基板の製造工程を例示する図（その９）である。
【図１５】第１の実施の形態に係る配線基板の製造工程を例示する図（その１０）である。
【図１６】第１の実施の形態に係る配線基板の製造工程を例示する図（その１１）である。
【図１７】第１の実施の形態に係る配線基板の製造工程を例示する図（その１２）である。
【図１８】第１の実施の形態に係る配線基板の製造工程を例示する図（その１３）である。
【図１９】第１の実施の形態に係る配線基板の製造工程を例示する図（その１４）である。
【図２０】第２の実施の形態に係る配線基板を例示する断面図である。
【図２１】図２０のＣ部を拡大して例示する断面図である。
【図２２】第２の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図２３】第２の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図２４】第３の実施の形態に係る配線基板を例示する断面図である。
【図２５】図２４のＥ部を拡大して例示する断面図である。
【図２６】第３の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図２７】第３の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図２８】第４の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図２９】第４の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図３０】第４の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図３１】第４の実施の形態に係る配線基板の製造工程を例示する図（その４）である。
【図３２】第５の実施の形態に係る配線基板の製造工程を例示する図（その１）である。
【図３３】第５の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
【図３４】第５の実施の形態に係る配線基板の製造工程を例示する図（その３）である。
【図３５】第６の実施の形態に係る半導体パッケージを例示する断面図である。
【図３６】第６の実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。
【図３７】第６の実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。
【図３８】第６の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。
【図３９】第６の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。
【図４０】第６の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して発明を実施するための形態について説明する。
【００２２】
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
図４は、第１の実施の形態に係る配線基板を例示する断面図である。図４を参照するに、配線基板１０は、セラミック基板２０上に金属層４１を介してシリコン基板３０が接合された構造を有し、セラミック基板２０には外部接続端子２９が設けられている。
【００２３】
配線基板１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）程度とすることができる。セラミック基板２０の厚さ（Ｚ方向）は、例えば５０〜１０００μｍ程度とすることができる。シリコン基板３０の厚さ（Ｚ方向）は、例えば５０〜５００μｍ程度とすることができる。金属層４１の厚さ（Ｚ方向）は、例えば２〜１０μｍ程度とすることができる。以下、セラミック基板２０、外部接続端子２９、シリコン基板３０、及び金属層４１について詳説する。
【００２４】
セラミック基板２０は、第１配線層２１と、第１セラミック層２２と、第２配線層２３と、第２セラミック層２４と、第３配線層２５と、第３セラミック層２６と、電極２７と、ソルダーレジスト層２８とを有する。セラミック基板２０において、第１セラミック層２２、第２セラミック層２４、及び第３セラミック層２６は、絶縁層として用いられている。セラミック基板２０は、所謂ＬＴＣＣ（Low  Temperature  Co-fire  Ceramic）と呼ばれる低温同時焼結セラミック多層基板である。但し、セラミック基板２０として、所謂ＨＴＣＣ（High  Temperature  Co-fire  Ceramic）と呼ばれる高温同時焼結セラミック多層基板等を用いても構わない。
【００２５】
所謂ＬＴＣＣは、所謂ＨＴＣＣに比べて薄型化が可能である。又、所謂ＬＴＣＣは９００℃程度の低温で焼成するため、電極や配線層の材料として銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等の融点が低く導電率の高い材料を用いることが可能であり、配線抵抗を小さくすることができる。但し、所謂ＬＴＣＣは、所謂ＨＴＣＣに比べて酸やアルカリに弱く、所謂ＨＴＣＣに比べて低剛性である。
【００２６】
一方、所謂ＨＴＣＣは、所謂ＬＴＣＣに比べて薄型化が困難である。又、所謂ＨＴＣＣは、１６００℃程度の高温で焼成するため、電極や配線層の材料として銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等の融点が低く導電率の高い材料を用いることはできず、タングステンやモリブデン等の融点が高く導電率の低い材料を用いる必要があり、配線抵抗を小さくすることができない。但し、所謂ＨＴＣＣは、所謂ＬＴＣＣに比べて酸やアルカリに強く、所謂ＬＴＣＣに比べて高剛性である。
【００２７】
このように、所謂ＬＴＣＣと所謂ＨＴＣＣとは互いに異なる特徴を有するため、用途に応じて何れか適切な方を選定すればよい。本実施の形態では、セラミック基板２０として、所謂ＬＴＣＣを用いる場合を例に以下の説明を行う。
【００２８】
第１配線層２１は、第１セラミック層２２の一方の面に形成されている。第１配線層２１の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層２１の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第１配線層２１の厚さは、例えば５μｍ程度とすることができる。
【００２９】
第１セラミック層２２の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。第１セラミック層２２の厚さは、例えば１０μｍ程度とすることができる。
【００３０】
ここで、コージェライトとは、酸化マグネシウム（ＭｇＯ）と酸化アルミニウム（Ａｌ２Ｏ３）と二酸化珪素（ＳｉＯ２）とを含む化合物であり、組成の一例として２ＭｇＯ・２Ａｌ２Ｏ３・５ＳｉＯ２を挙げることができる。又、アルミナコージェライトとは、コージェライトに酸化アルミニウム（Ａｌ２Ｏ３）を配合したものである。
【００３１】
第２配線層２３は、第１セラミック層２２の他方の面に形成されている。第２配線層２３は、第１セラミック層２２を貫通し第１配線層２１の上面を露出する第１ビアホール２２ｘ内に充填されたビアフィル、及び第１セラミック層２２上に形成された配線パターンを含んで構成されている。第２配線層２３は、第１ビアホール２２ｘ内に露出した第１配線層２１と電気的に接続されている。第２配線層２３の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層２３の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第２配線層２３を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
【００３２】
第２セラミック層２４は、第１セラミック層２２上に、第２配線層２３を覆うように形成されている。第２セラミック層２４の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。第２セラミック層２４の厚さは、例えば１０μｍ程度とすることができる。
【００３３】
第３配線層２５は、第２セラミック層２４上に形成されている。第３配線層２５は、第２セラミック層２４を貫通し第２配線層２３の上面を露出する第２ビアホール２４ｘ内に充填されたビアフィル、及び第２セラミック層２４上に形成された配線パターンを含んで構成されている。第３配線層２５は、第２ビアホール２４ｘ内に露出した第２配線層２３と電気的に接続されている。第３配線層２５の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層２５の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第３配線層２５を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
【００３４】
第３セラミック層２６は、第２セラミック層２４上に、第３配線層２５を覆うように形成されている。第３セラミック層２６の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。第３セラミック層２６の厚さは、例えば１０μｍ程度とすることができる。
【００３５】
なお、アルミナコージェライトの添加量を変えることにより、第１セラミック層２２、第２セラミック層２４、及び第３セラミック層２６のＣＴＥ（Coefficient  of  thermal  expansion、熱膨張率）を調整することができる。第１セラミック層２２、第２セラミック層２４、及び第３セラミック層２６のＣＴＥを調整する技術的な意義については、後述する。
【００３６】
電極２７は、第３セラミック層２６を貫通し第３配線層２５の上面を露出する第３ビアホール２６ｘ内に充填されたビアフィルを含んで構成されている。電極２７の面２７ａは、第３セラミック層２６の面２６ａと略面一とされている。つまり、電極２７の面２７ａは、第３セラミック層２６の面２６ａから露出している。電極２７は、第３ビアホール２６ｘ内に露出した第３配線層２５と電気的に接続されている。電極２７の材料としては、例えば銅（Ｃｕ）等を用いることができる。電極２７の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。電極２７の厚さは、例えば５μｍ程度とすることができる。
【００３７】
ソルダーレジスト層２８は、第１セラミック層２２の一方の面に、第１配線層２１を覆うように形成されている。ソルダーレジスト層２８は開口部２８ｘを有し、第１配線層２１の一部はソルダーレジスト層２８の開口部２８ｘ内に露出している。ソルダーレジスト層２８の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いることができる。ソルダーレジスト層２８の厚さは、例えば１５μｍ程度とすることができる。
【００３８】
必要に応じ、開口部２８ｘ内に露出する第１配線層２１上に、金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
【００３９】
外部接続端子２９は、セラミック基板２０のソルダーレジスト層２８の開口部２８ｘ内に露出する第１配線層２１上に（第１配線層２１上に金属層等が形成されている場合には、金属層等の上に）形成されている。
【００４０】
平面視において、外部接続端子２９の形成されている領域は、後述する開口部３４ｘ内に露出している配線層３３（半導体チップと接続される電極パッドとして機能する）の形成されている領域の周囲に拡張されている。つまり、半導体チップが接続される領域の周囲にも外部接続端子２９が位置するように、第１配線層２１〜第３配線層２５を引き回している。このように、配線基板１０は、所謂ファンアウト構造を有する。
【００４１】
隣接する外部接続端子２９のピッチは、隣接する開口部３４ｘ内に露出している配線層３３のピッチ（例えば８０μｍ程度）よりも拡大することが可能となり、例えば４００μｍ程度とすることができる。但し、配線基板１０は、目的に応じて所謂ファンイン構造を有しても構わない。
【００４２】
外部接続端子２９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子２９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。なお、外部接続端子２９として、リードピンを用いても構わない。
【００４３】
但し、第１の実施の形態では外部接続端子２９を形成しているが、外部接続端子２９は必ずしも形成する必要はない。要は、必要なときに外部接続端子２９等を形成できるように、第１配線層２１の一部がソルダーレジスト層２８から露出し、パッドとして用いることができるようにされていれば十分である。
【００４４】
シリコン基板３０は、基板本体３１と、絶縁層３２と、第１金属層３３ａと第２金属層３３ｂと第３金属層３３ｃとを含む配線層３３と、ガイドレジスト層３４と、金属層３５とを有する。
【００４５】
基板本体３１は、シリコンから構成されている。基板本体３１の厚さは、例えば５０〜５００μｍ程度とすることができる。ビアホール３１ｘは、基板本体３１の面３１ａ（主面）から面３１ｂ（裏面）に貫通する貫通孔である。ビアホール３１ｘの配設ピッチは、適宜選択することが可能であるが、例えば８０μｍ程度とすることができる。ビアホール３１ｘは、例えば平面視において（基板本体３１の面３１ａ又は３１ｂ側から見て）円形であり、その直径は、例えば１０〜２００μｍ程度とすることができる。
【００４６】
絶縁層３２は、基板本体３１の面３１ａ及び３１ｂ並びにビアホール３１ｘの内側面に形成されている。絶縁層３２は、基板本体３１と配線層３３との間を絶縁するための膜である。絶縁層３２としては、熱酸化膜（ＳｉＯ２）を用いることができる。絶縁層３２の厚さは、例えば１〜２μｍ程度とすることができる。
【００４７】
配線層３３は、内側面に絶縁層３２が形成されたビアホール３１ｘに充填されたビアフィルである第１金属層３３ａ、及び基板本体３１の面３１ａに絶縁層３２を介して形成された配線パターンである第２金属層３３ｂ及び第３金属層３３ｃを含んで構成されている。配線層３３は、主に銅（Ｃｕ）で形成されている。配線層３３は、金属層４１を介して、セラミック基板２０の電極２７と電気的に接続されている。
【００４８】
なお、本実施の形態では、ビアホール３１ｘの直径を電極２７の面２７ａの直径よりも大きくして、配線層３３の面３３ｄ（ビアホール３１ｘを充填する第１金属層３３ａの底面）の直径と、電極２７の面２７ａの直径とが同程度となるようにしている。又、この際、ビアホール３１ｘの中心軸と電極２７の面２７ａの中心軸を一致させるようにしている。しかしながら、必ずしもこのような構造には限定されない。
【００４９】
配線層３３は、シリコンから構成された基板本体３１に半導体プロセスにより形成可能であるため、超微細なビアホール及び超微細な配線パターンとすることができる。配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）は、例えばライン／スペース＝１／１μｍ〜１０／１０μｍ程度とすることができる。配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）の厚さは、例えば１〜１０μｍ程度（ライン／スペース＝１／１μｍ〜１０／１０μｍ程度の場合）とすることができる。
【００５０】
ガイドレジスト層３４は、基板本体３１の面３１ａに形成された絶縁層３２上に、配線層３３を覆うように形成されている。ガイドレジスト層３４は開口部３４ｘを有し、配線層３３の一部はガイドレジスト層３４の開口部３４ｘ内に露出している。開口部３４ｘ内に露出している配線層３３は、半導体チップと接続される電極パッドとして機能する。ガイドレジスト層３４の材料としては、例えばベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂を用いることができる。ガイドレジスト層３４の材料として、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いても構わない。ガイドレジスト層３４の厚さは、例えば５〜３０μｍ程度とすることができる。
【００５１】
金属層３５は、ガイドレジスト層３４の開口部３４ｘ内に露出する配線層３３上に形成されている。金属層３５は、開口部３４ｘ内に露出している配線層３３が半導体チップと接続される際の接続信頼性を向上するために設けられている。従って、ガイドレジスト層３４に覆われている配線層３３上には金属層３５を形成しなくても構わない。金属層３５の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、金属層３５の他の例としては、例えばＳｎＡｇやＳｎＡｇＣｕ等のはんだめっきを挙げることができる。但し、仕様によっては、ガイドレジスト層３４の開口部３４ｘ内に露出する配線層３３上に金属層３５を形成しなくても構わない。
【００５２】
金属層４１は、セラミック基板２０の電極２７とシリコン基板３０の配線層３３とを電気的に接続している。図５は、図４のＡ部を拡大して例示する断面図である。図５において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。図５に示すように、金属層４１は、セラミック基板２０の電極２７の面２７ａに形成された第１金属層４１ａと、シリコン基板３０の配線層３３を構成する第１金属層３３ａの面３３ｄに形成された第２金属層４１ｂと、第１金属層４１ａと第２金属層４１ｂとの間に形成された第３金属層４１ｃとを有する。
【００５３】
第１金属層４１ａ及び第２金属層４１ｂは、例えばニッケル（Ｎｉ）層とすることができる。第３金属層４１ｃは、例えば金（Ａｕ）と錫（Ｓｎ）とが共晶反応により合金化した共晶合金層であるＡｕＳｎ層とすることができる。但し、第３金属層４１ｃは、共晶反応により合金化した共晶合金層であればＡｕＳｎ層に限定されることはなく、例えば錫（Ｓｎ）と銀（Ａｇ）とが共晶反応により合金化した共晶合金層であるＳｎＡｇ層等としても構わない。
【００５４】
このように、セラミック基板２０の電極２７とシリコン基板３０の配線層３３とを所定の金属層（本実施の形態では金属層４１）を介して接合することを、本願明細書では『金属接合』と称する。
【００５５】
配線基板１０は、半導体チップ（図示せず）とマザーボード等の実装基板（図示せず）とを接続するインターポーザとしての機能を有する。ところで、シリコン基板３０のＣＴＥは、略３ｐｐｍ／℃程度である。又、シリコン基板３０側に接続される半導体チップがシリコンである場合のＣＴＥも、略３ｐｐｍ／℃程度である。このように、半導体チップとシリコン基板３０のＣＴＥが略一致しているため、半導体チップとシリコン基板３０とを接続する際等に加熱されても、ＣＴＥの違いに起因する熱応力（ストレス）が半導体チップとシリコン基板３０との接続部に生じ難い。そのため、半導体チップとシリコン基板３０との接続信頼性を高めることができる。
【００５６】
一方、セラミック基板２０とシリコン基板３０との間には金属層４１が存在しているため、セラミック基板２０のＣＴＥをシリコン基板３０のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても構わない。セラミック基板２０とシリコン基板３０とを接続する際等に加熱されても、金属層４１がＣＴＥの違いに起因する熱応力（ストレス）を吸収するため、セラミック基板２０とシリコン基板３０との接続部には熱応力（ストレス）が生じ難い。そのため、セラミック基板２０のＣＴＥをシリコン基板３０のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても、セラミック基板２０とシリコン基板３０との接続信頼性を確保することができる。
【００５７】
セラミック基板２０のＣＴＥをシリコン基板３０のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても問題がないこと、及び、セラミック基板２０側に接続される主に樹脂基板からなるマザーボード等の実装基板のＣＴＥが略１８ｐｐｍ／℃程度であることを考慮すると、シリコン基板３０とマザーボード等の実装基板との間に配置されるセラミック基板２０のＣＴＥは、１０ｐｐｍ／℃〜１２ｐｐｍ／℃程度とすることが好ましい。なお、前述のように、各セラミック層のＣＴＥは、アルミナコージェライトの添加量を変えることにより調整することができる。
【００５８】
このように、セラミック基板２０とシリコン基板３０とを金属層４１を介して接合することにより、セラミック基板２０のＣＴＥをシリコン基板３０のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても、セラミック基板２０とシリコン基板３０との接続信頼性を確保することができる。又、セラミック基板２０のＣＴＥを主に樹脂基板からなるマザーボード等の実装基板のＣＴＥ（略１８ｐｐｍ／℃程度）に近い値（１０ｐｐｍ／℃〜１２ｐｐｍ／℃程度）とすることにより、セラミック基板２０とマザーボード等の実装基板との接続信頼性を確保することができる。
【００５９】
但し、セラミック基板２０とマザーボード等の実装基板との接続信頼性をより高めたい場合には、セラミック基板２０において、シリコン基板３０側からマザーボード等の実装基板側に近づくにつれてＣＴＥを徐々に増加させることもできる。一例を挙げれば、シリコン基板３０に最も近い第３セラミック層２６のＣＴＥは１０ｐｐｍ／℃〜１２ｐｐｍ／℃程度とし、マザーボード等の実装基板に最も近い第１セラミック層２２のＣＴＥは１５ｐｐｍ／℃〜１７ｐｐｍ／℃程度とし、その中間に配置される第２セラミック層２４のＣＴＥは１３ｐｐｍ／℃〜１４ｐｐｍ／℃程度とするが如くである。
【００６０】
このように、セラミック基板２０においてシリコン基板３０側からマザーボード等の実装基板側に近づくにつれてＣＴＥを徐々に増加させて、マザーボード等の実装基板のＣＴＥとマザーボード等の実装基板に最も近い第１セラミック層２２のＣＴＥとを略一致させると、マザーボード等の実装基板とセラミック基板２０とを接続する際等に加熱されても、ＣＴＥの違いに起因する熱応力（ストレス）がマザーボード等の実装基板とセラミック基板２０との接続部に生じ難い。そのため、セラミック基板２０とマザーボード等の実装基板との接続信頼性をより一層高めることができる。
【００６１】
又、同様の理由により、セラミック基板２０内にもＣＴＥの違いに起因する熱応力（ストレス）が生じ難いため、各接続部の接続信頼性を高めることができる。
【００６２】
以上が、セラミック基板２０及びシリコン基板３０を有する配線基板１０の構造である。
【００６３】
［第１の実施の形態に係る配線基板の製造方法］
続いて、第１の実施の形態に係る配線基板の製造方法について説明する。図６〜図１９は、第１の実施の形態に係る配線基板の製造工程を例示する図である。図６〜図１９において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。
【００６４】
始めに、図６に示す工程では、薄型化された基板本体３１Ｔを準備し、基板本体３１Ｔの面３１ａに、後述するセラミック基板２０Ｓの電極２７（図１６参照）に対応する開口部６２ｘを有するレジスト層６２を形成する。基板本体３１Ｔは、最終的に個片化されて基板本体３１（図４参照）となる複数の領域を有する基板である。基板本体３１Ｔとしては、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等のシリコンウェハ等を用いることができる。薄型化前の基板本体３１Ｔの厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等とすることができる。薄型化後の基板本体３１Ｔの厚さは、例えば５０〜５００μｍ程度とすることができる。基板本体３１Ｔの薄型化には、例えばバックサイドグラインダー等を用いることができる。但し、基板本体３１Ｔは、シリコンウェハ等の平面形状が円形の基板でなくても良く、例えば平面形状が矩形の基板であっても構わない。
【００６５】
レジスト層６２を形成するには、基板本体３１Ｔの面３１ａに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、基板本体３１Ｔの面３１ａに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部６２ｘを形成する。これにより、開口部６２ｘを有するレジスト層６２が形成される。なお、予め開口部６２ｘを形成したフィルム状のレジストを基板本体３１Ｔの面３１ａにラミネートしても構わない。
【００６６】
開口部６２ｘは電極２７に対応する位置に形成されるが、その配設ピッチは、例えば８０μｍ程度とすることができる。開口部６２ｘは、例えば平面視において円形であり、その直径は、例えば１０〜２００μｍ程度とすることができる。なお、本実施の形態では、開口部６２ｘの直径は、電極２７の面２７ａの直径よりも大きくしている。
【００６７】
次いで、図７に示す工程では、図６に示すレジスト層６２をマスクとして基板本体３１Ｔをエッチングすることにより、基板本体３１Ｔの面３１ａから面３１ｂに貫通する貫通孔であるビアホール３１ｘを形成する。そして、図６に示すレジスト層６２を除去する。これにより、セラミック基板２０Ｓの電極２７に対応する位置にビアホール３１ｘが形成される。ビアホール３１ｘは、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep  Reactive  Ion  Etch）等の異方性エッチング法により形成することができる。ビアホール３１ｘの配設ピッチは、開口部６２ｘの配設ピッチに対応し、例えば８０μｍ程度とすることができる。ビアホール３１ｘは、例えば平面視において（基板本体３１Ｔの面３１ａ又は３１ｂ側から見て）円形であり、その直径は、開口部６２ｘの直径に対応し、例えば１０〜２００μｍ程度とすることができる。
【００６８】
次いで、図８に示す工程では、基板本体３１Ｔの面３１ａ及び３１ｂ並びにビアホール３１ｘの内側面に、絶縁層３２を形成する。絶縁層３２としては、熱酸化膜（ＳｉＯ２）を用いることができる。絶縁層３２は、基板本体３１Ｔの表面近傍の温度を例えば１０００℃以上とするウェット熱酸化法により熱酸化することで形成することができる。絶縁層３２の厚さは、例えば１〜２μｍ程度とすることができる。
【００６９】
このように、絶縁層３２をウェット熱酸化法等の熱酸化法で形成することにより、絶縁材料をスピンコート法等で塗布する場合に比べて製造工程を簡略化することが可能となり、配線基板１０の製造コストを低減することができる。又、ウェット熱酸化法による絶縁層３２の形成は、ドライ熱酸化法による絶縁層３２の形成に比べて膜厚を厚くすることができる点で好適である。
【００７０】
但し、絶縁特性をより向上させたい場合や挿入損出を低減させたい場合には、スピンコート法等によりベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等からなる絶縁層を形成する方が好ましい。スピンコート法等により形成されたベンゾシクロブテン（ＢＣＢ）等からなる絶縁層は、熱酸化法により形成された絶縁層３２よりも厚く（例えば２〜３０μｍ程度）することが可能である。絶縁層を厚くすることにより、基板本体３１Ｔと配線層３３との間の静電容量を小さくすることが可能となり、挿入損出を低減させることができる。
【００７１】
次いで、図９に示す工程では、ビアホール３１ｘ内に導電材料を充填し、第１金属層３３ａを形成する。第１金属層３３ａは、例えば図８に示す構造体の一方の面に金属板を貼り付け、貼り付けた金属板を給電層として利用する電解めっき法によりビアホール３１ｘを充填するようにめっき膜を析出成長させることで形成できる。第１金属層３３ａの材料としては、例えば銅（Ｃｕ）等を用いることができる。又、ビアホール３１ｘ内に導電材料であるタングステンペースト等を充填し、第１金属層３３ａを形成しても構わない。
【００７２】
次いで、図１０に示す工程では、基板本体３１Ｔの面３１ａに形成された絶縁層３２上及び基板本体３１Ｔの面３１ａに形成された絶縁層３２から露出する第１金属層３３ａ上に、第２金属層３３ｂを形成する。第２金属層３３ｂは、例えばスパッタ法等により形成することができる。第２金属層３３ｂとしては、例えばＴｉ／Ｃｕ層（Ｔｉ層とＣｕ層をこの順番で積層した金属層）やＣｒ／Ｃｕ層（Ｃｒ層とＣｕ層をこの順番で積層した金属層）等を用いることができる。第２金属層３３ｂを構成する各層の厚さは、例えばＴｉ層を０．１〜０．２μｍ程度、Ｃｒ層を０．０５〜０．１μｍ程度、Ｃｕ層を０．１〜０．５μｍ程度とすることができる。
【００７３】
次いで、図１１に示す工程では、第２金属層３３ｂ上に、配線層３３を構成する第３金属層３３ｃに対応する開口部６３ｘを有するレジスト層６３を形成する。具体的には、第２金属層３３ｂ上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、第２金属層３３ｂ上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部６３ｘを形成する。これにより、開口部６３ｘを有するレジスト層６３が形成される。なお、予め開口部６３ｘを形成したフィルム状のレジストを第２金属層３３ｂ上にラミネートしても構わない。
【００７４】
次いで、図１２に示す工程では、開口部６３ｘ内に露出する第２金属層３３ｂ上に第３金属層３３ｃを形成する。第３金属層３３ｃは、例えば第２金属層３３ｂを給電層に利用した電解めっき法により形成することができる。第３金属層３３ｃとしては、例えばＣｕ層等を用いることができる。
【００７５】
次いで、図１３に示す工程では、第３金属層３３ｃ上に金属層３５を形成する。金属層３５は、例えば第２金属層３３ｂを給電層に利用した電解めっき法により形成することができる。金属層３５としては、例えばＡｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を用いることができる。金属層３５として、例えばＳｎＡｇやＳｎＡｇＣｕ等のはんだめっきを用いても構わない。但し、仕様に応じて、金属層３５は形成しなくても構わない。金属層３５の厚さは、例えば０．５〜５μｍ程度とすることができる。
【００７６】
なお、金属層３５は、配線層３３が半導体チップと接続される際の接続信頼性を向上するために設けられている。そのため、最終的にガイドレジスト層３４から露出しない部分には金属層３５を形成する必要はない。そこで、予め最終的にガイドレジスト層３４から露出しない部分の配線層３３をマスクしてから金属層３５を形成することが好ましい。これにより、金属層３５を構成するＡｕ等の材料コストを削減することができる。
【００７７】
なお、図１３に示す工程で金属層３５を形成することに代えて、後述する図１５に示す工程において金属層３５を形成してもよい。具体的には、後述する図１５に示す工程において開口部３４ｘを有するガイドレジスト層３４を形成した後に、開口部３４ｘから露出する第３金属層３３ｃ上に、無電解めっき法により金属層３５を形成してもよい。
【００７８】
次いで、図１４に示す工程では、図１３に示すレジスト層６３を除去した後、第３金属層３３ｃをマスクにして、第３金属層３３ｃに覆われていない部分の第２金属層３３ｂをエッチングにより除去する。これにより、内側面に絶縁層３２が形成されたビアホール３１ｘに充填されたビアフィルである第１金属層３３ａ、及び基板本体３１Ｔの面３１ａに絶縁層３２を介して形成された配線パターンである第２金属層３３ｂ及び第３金属層３３ｃを含んで構成される配線層３３が形成される。
【００７９】
配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）は、例えばライン／スペース＝１／１μｍ〜１０／１０μｍ程度とすることができる。配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）の厚さは、例えば１〜１０μｍ程度（ライン／スペース＝１／１μｍ〜１０／１０μｍ程度の場合）とすることができる。このように、配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）はセミアディティブ法により形成することができる。但し、配線層３３を構成する配線パターン（第２金属層３３ｂ及び第３金属層３３ｃ）は、セミアディティブ法以外に、サブトラクティブ法等の各種の配線形成方法を用いて形成しても構わない。
【００８０】
次いで、図１５に示す工程では、基板本体３１Ｔの面３１ａに形成された絶縁層３２上に、金属層３５を露出する開口部３４ｘを有するガイドレジスト層３４を形成する。具体的には、例えば金属層３５上にマスクを配置し、基板本体３１Ｔの面３１ａに形成された絶縁層３２上にマスクを介して、例えばベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂をスピンコート法等により塗布して硬化させる。そして、マスクを除去することで開口部３４ｘを形成する。これにより、開口部３４ｘを有するガイドレジスト層３４が形成され、金属層３５はガイドレジスト層３４の開口部３４ｘ内に露出する。ガイドレジスト層３４の厚さは、例えば２〜３０μｍ程度とすることができる。
【００８１】
なお、ガイドレジスト層３４の材料として、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いても構わない。その場合には、基板本体３１Ｔの面３１ａに形成された絶縁層３２上に、配線層３３及び金属層３５を覆うように、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光、現像することで開口部３４ｘを形成する。これにより、開口部３４ｘを有するガイドレジスト層３４が形成される。
【００８２】
図１５に示す工程で作製された構造体をシリコン基板３０Ｓと称する。シリコン基板３０Ｓは、最終的に個片化されてシリコン基板３０（図４参照）となる複数の領域を有する基板である。シリコン基板３０Ｓは配線層３３のみを有し、多層化されていないため、設備投資額を抑制でき、かつ、高い歩留まりで製造することが可能となり、製造コストを低減することができる。
【００８３】
次いで、図１６に示す工程では、セラミック基板２０Ｓを作製する。セラミック基板２０Ｓは、最終的に個片化されてセラミック基板２０（図４参照）となる複数の領域を有する基板である。セラミック基板２０Ｓは、所謂ＬＴＣＣ（Low  Temperature  Co-fire  Ceramic）と呼ばれる低温同時焼結セラミック多層基板である。なお、セラミック基板２０Ｓには外部接続端子２９が形成されているが、必ずしもこの時点で形成されていなくてもよく、必要な時に形成すればよい。
【００８４】
セラミック基板２０Ｓの有する各セラミック層の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。セラミック基板２０Ｓの平面形状は例えば円形とすることができ、その直径は例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等とすることができる。セラミック基板２０Ｓの厚さは、例えば５０〜１０００μｍ程度とすることができる。
【００８５】
セラミック基板２０Ｓは、例えば以下のようにして作製することができる。始めに、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスの粉末にアルミナコージェライトの粉末を添加した材料に有機バインダーと溶剤を加え、混錬しスラリーを作り成膜装置でシート化する。成膜装置より吐出したスラリーは、キャリアテープ上に塗布され乾燥ゾーンを通過した後グリーンシートとなり、所定のサイズに切断される。次に、このグリーンシートに最終的にビアホールとなる穴を開け、最終的にビアフィル及び配線パターンとなる導電材料を印刷した後に積層し、焼結することにより、セラミック基板２０Ｓが作製される。
【００８６】
次いで、図１７に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに第１金属層４０ａを形成する。又、シリコン基板３０Ｓの配線層３３の面３３ｄ（ビアホール３１ｘを充填する第１金属層３３ａの底面）に第２金属層４０ｂを形成する。第１金属層４０ａ及び第２金属層４０ｂは、例えば無電解めっき法等により形成することができる。第１金属層４０ａ及び第２金属層４０ｂのそれぞれの厚さは、例えば１〜５μｍ程度とすることができる。
【００８７】
第１金属層４０ａは、例えば面２７ａにニッケル（Ｎｉ）層及び金（Ａｕ）層をこの順番で積層したＮｉ／Ａｕ層とすることができる。第２金属層４０ｂは、例えば面３３ｄにニッケル（Ｎｉ）層及び金（Ａｕ）と錫（Ｓｎ）とが共晶反応により合金化した共晶合金層であるＡｕＳｎ層をこの順番で積層したＮｉ／ＡｕＳｎ層とすることができる。
【００８８】
但し、第１金属層４０ａと第２金属層４０ｂとの何れか一方又は双方が共晶反応により合金化した共晶合金層を含んでいればよく、例えば、第１金属層４０ａは面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂは面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層等としても構わない。
【００８９】
次いで、図１８に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに形成された第１金属層４０ａと、シリコン基板３０Ｓの配線層３３の面３３ｄに形成された第２金属層４０ｂとを接合し、金属層４１を形成する（共晶接合）。これにより、セラミック基板２０Ｓとシリコン基板３０Ｓとは金属層４１を介して接合される。なお、図１８（ｂ）は、図１８（ａ）のＢ部を拡大して例示する断面図である。
【００９０】
具体的には、始めに、図１７に示すセラミック基板２０Ｓの電極２７の中心とシリコン基板３０Ｓのビアホール３１ｘの中心とを位置合わせして第１金属層４０ａと第２金属層４０ｂとを接触させ、例えば２〜８ＭＰａの圧力で押圧する。そして、押圧しながら、第１金属層４０ａ及び第２金属層４０ｂを、金（Ａｕ）と錫（Ｓｎ）との共晶反応が生じる温度である２８０〜３２０℃程度に加熱する。
【００９１】
これにより、金（Ａｕ）と錫（Ｓｎ）とに共晶反応が生じ、第１金属層４０ａを構成するＡｕ層と、第２金属層４０ｂを構成するＡｕＳｎ層とが共晶合金となり、新たなＡｕＳｎ層（第３金属層４１ｃとする）が形成される。その後冷却することにより、第１金属層４０ａを構成していたＮｉ層（第１金属層４１ａとする）と、第２金属層４０ｂを構成していたＮｉ層（第２金属層４１ｂとする）とは、新たに形成されたＡｕＳｎ層（第３金属層４１ｃ）を介して共晶接合され金属層４１が形成される。
【００９２】
なお、第１金属層４０ａとして面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂとして面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層を用いた場合には、第１金属層４０ａ及び第２金属層４０ｂを２２０〜２８０℃程度に加熱することにより、第１金属層４０ａを構成するＳｎＡｇ層と、第２金属層４０ｂを構成するＳｎＡｇ層とが共晶反応により合金化して共晶合金層となり、新たなＳｎＡｇ層が形成される。その後冷却することにより、第１金属層４０ａを構成していたＮｉ層と、第２金属層４０ｂを構成していたＮｉ層とは、新たに形成されたＳｎＡｇ層を介して共晶接合され金属層４１が形成される。
【００９３】
次いで、図１９に示す工程では、図１８に示す構造体を所定の位置で切断して個片化することにより、図４に示すセラミック基板２０及びシリコン基板３０を有する配線基板１０が完成する。図１８に示す構造体の切断は、ダイシングブレード４４を用いたダイシング等によって行うことができる。なお、所定の位置とは、セラミック基板２０Ｓのセラミック基板２０となる複数の領域間、及びシリコン基板３０Ｓのシリコン基板３０となる複数の領域間である。なお、基板本体３１Ｔは切断されて、基板本体３１となる。
【００９４】
以上のように、第１の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板において、電極のセラミック基板の一方の面から露出する面に第１金属層を形成する。又、主面に形成された配線パターンと、一端がこの配線パターンと電気的に接続され、他端が主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板において、ビアフィルのシリコン基板の裏面から露出する面に第２金属層を形成する。そして、第１金属層と第２金属層とを共晶接合することにより、セラミック基板の電極とシリコン基板のビアフィルとが電気的に接続された配線基板を作製する。
【００９５】
その結果、超微細なビアホール及び超微細な配線パターンが形成できるというシリコン基板の特徴と、剛性及び熱伝導性が良好であり低コストで多層化が可能であるセラミック基板の特徴を兼ね備えた配線基板を実現することができる。
【００９６】
又、シリコン基板は１層の配線層のみを有し、多層化されていないため、設備投資額を抑制でき、かつ、高い歩留まりで製造することが可能となる。その結果、シリコン基板とセラミック基板とを有する配線基板の製造コストを低減することが可能となるため、この配線基板を半導体チップとマザーボード等の実装基板とを接続する際のインターポーザとして機能させることにより、半導体チップの微細化に対応できるインターポーザを低コストで実現することができる。
【００９７】
又、セラミック基板とシリコン基板とを金属層を介して接合することにより、セラミック基板のＣＴＥをシリコン基板のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても、セラミック基板とシリコン基板との接続信頼性を確保することができる。又、セラミック基板のＣＴＥを主に樹脂基板からなるマザーボード等の実装基板のＣＴＥ（略１８ｐｐｍ／℃程度）に近い値（１０ｐｐｍ／℃〜１２ｐｐｍ／℃程度）とすることにより、第１の実施の形態に係る配線基板が半導体チップとマザーボード等の実装基板とのインターポーザとして機能する際に、セラミック基板とマザーボード等の実装基板との接続信頼性を確保することができる。
【００９８】
又、シリコン基板から遠いセラミック層のＣＴＥを、シリコン基板に近いセラミック層のＣＴＥよりも大きくしてマザーボード等の実装基板のＣＴＥに近い値とすることにより、セラミック基板とマザーボード等の実装基板との接続部にＣＴＥの違いに起因する熱応力（ストレス）が生じ難くなるため、第１の実施の形態に係る配線基板が半導体チップとマザーボード等の実装基板とのインターポーザとして機能する際に、セラミック基板とマザーボード等の実装基板との接続信頼性をより一層高めることができる。
【００９９】
又、第１の実施の形態に係る配線基板に半導体チップを搭載した半導体パッケージを製造する際に、半導体チップはシリコン基板上に搭載されるが、半導体チップがシリコンである場合に半導体チップとシリコン基板のＣＴＥは略等しいため、ＣＴＥの違いに起因する熱応力（ストレス）が半導体チップとシリコン基板との接続部に生じ難い。その結果、半導体チップとシリコン基板との接続信頼性が十分に確保できるため、半導体パッケージを製造する際に、半導体チップとシリコン基板との間にアンダーフィル樹脂を充填する必要性が低くなる。
【０１００】
又、基板本体と配線パターンとの間を絶縁するための絶縁層をウェット熱酸化法等の熱酸化法で形成することにより、絶縁材料をスピンコート法等で塗布する場合に比べて製造工程を簡略化することが可能となり、配線基板の製造コストを低減することができる。
【０１０１】
〈第２の実施の形態〉
第１の実施の形態では、図４に示す配線基板１０の金属層４１を金属接合の一形態である共晶接合により形成する例を示したが、第２の実施の形態では、図２０に示す配線基板５０の金属層５１を金属接合の他の形態である固相−液相接合（ＴＬＰボンディング：Transient  liquid  Phase  Bonding）により形成する例を示す。
【０１０２】
［第２の実施の形態に係る配線基板の構造］
図２０は、第２の実施の形態に係る配線基板を例示する断面図である。図２１は、図２０のＣ部を拡大して例示する断面図である。図２１において、図２０と同一部分については、同一符号を付し、その説明は省略する場合がある。図２０及び図２１を参照するに、配線基板５０は、金属層４１が金属層５１に置換された点のみが図４及び図５に示す配線基板１０とは異なる。
【０１０３】
配線基板５０において、金属層５１は、セラミック基板２０の電極２７の面２７ａに形成された第１金属層５１ａと、シリコン基板３０の配線層３３を構成する第１金属層３３ａの面３３ｄに形成された第２金属層５１ｂと、第１金属層５１ａと第２金属層５１ｂとの間に形成された第３金属層５１ｃとを有する。
【０１０４】
第１金属層５１ａ及び第２金属層５１ｂは、例えばニッケル（Ｎｉ）層とすることができる。第３金属層５１ｃは、例えば金（Ａｕ）とインジウム（Ｉｎ）との合金であるＡｕＩｎ層とすることができる。但し、第２金属層５１ｂは面３３ｄにニッケル（Ｎｉ）層及びパラジウム（Ｐｄ）層をこの順番で積層したＮｉ／Ｐｄ層等としても構わない。
【０１０５】
［第２の実施の形態に係る配線基板の製造方法］
続いて、第２の実施の形態に係る配線基板の製造方法について説明する。図２２及び図２３は、第２の実施の形態に係る配線基板の製造工程を例示する図である。図２２及び図２３において、図２０と同一部分については、同一符号を付し、その説明は省略する場合がある。
【０１０６】
始めに、第１の実施の形態の図６〜図１６と同様の工程を行う。次いで、図２２に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに第１金属層５０ａを形成する。又、シリコン基板３０Ｓの配線層３３の面３３ｄ（ビアホール３１ｘを充填する第１金属層３３ａの底面）に第２金属層５０ｂを形成する。
【０１０７】
第１金属層５０ａは、例えば面２７ａにニッケル（Ｎｉ）層、金（Ａｕ）層、及びインジウム（Ｉｎ）層をこの順番で積層したＮｉ／Ａｕ／Ｉｎ層とすることができる。第２金属層５０ｂは、例えば面３３ｄにニッケル（Ｎｉ）層及び金（Ａｕ）層をこの順番で積層したＮｉ／Ａｕ層とすることができる。但し、第２金属層５０ｂは面３３ｄにニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層、及び金（Ａｕ）層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等としても構わない。第１金属層５０ａ及び第２金属層５０ｂは、例えば無電解めっき法等により形成することができる。第１金属層５０ａ及び第２金属層５０ｂのそれぞれの厚さは、例えば１〜５μｍ程度とすることができる。
【０１０８】
次いで、図２３に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに形成された第１金属層５０ａと、シリコン基板３０Ｓの配線層３３の面３３ｄに形成された第２金属層５０ｂとを接合し、金属層５１を形成する（固相−液相接合）。これにより、セラミック基板２０Ｓとシリコン基板３０Ｓとは金属層５１を介して接合される。なお、図２３（ｂ）は、図２３（ａ）のＤ部を拡大して例示する断面図である。
【０１０９】
具体的には、始めに、図２２に示すセラミック基板２０Ｓの電極２７の中心とシリコン基板３０Ｓのビアホール３１ｘの中心とを位置合わせして第１金属層５０ａと第２金属層５０ｂとを接触させ、例えば２〜８ＭＰａの圧力で押圧する。そして、押圧しながら、第１金属層５０ａ及び第２金属層５０ｂを、第１金属層５０ａを構成するインジウム（Ｉｎ）層のみが溶融して液相となる温度である１８０〜２２０℃程度に加熱する。
【０１１０】
これにより、第１金属層５０ａを構成するインジウム（Ｉｎ）層のみが溶融して液相となり、固相のままである第１金属層５０ａを構成する金（Ａｕ）層及び第２金属層５０ｂを構成する金（Ａｕ）層に拡散し、融点が高くなって凝固することにより、金（Ａｕ）層とインジウム（Ｉｎ）層が合金化した固相−液相合金層であるＡｕＩｎ層（第３金属層５１ｃとする）が形成される。
【０１１１】
第１金属層５０ａを構成していたＮｉ層（第１金属層５１ａとする）と、第２金属層５０ｂを構成していたＮｉ層（第２金属層５１ｂとする）とは、合金化したＡｕＩｎ層（第３金属層５１ｃ）を介して固相−液相接合され金属層５１が形成される。この場合には、金（Ａｕ）層が固相、インジウム（Ｉｎ）層が液相である。合金化したＡｕＩｎ層（第３金属層５１ｃ）の融点は４００〜４５０℃程度であるから、それ以下の温度において再溶融することがなく、高温における接続信頼性が高いことが特徴である。
【０１１２】
なお、第２金属層５０ｂとして面３３ｄにニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層、及び金（Ａｕ）層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を用いた場合には、第１金属層５０ａを構成するＮｉ層と、第２金属層５０ｂを構成するＮｉ／Ｐｄ層とが、金（Ａｕ）層とインジウム（Ｉｎ）層が合金化したＡｕＩｎ層を介して固相−液相接合され金属層５１が形成される。この場合には、金属層５１の層厚を厚くできるという利点がある。
【０１１３】
次いで、第１の実施の形態の図１９と同様の工程を行うことにより、図２０に示すセラミック基板２０及びシリコン基板３０を有する配線基板５０が完成する。
【０１１４】
以上のように、第２の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、セラミック基板とシリコン基板との接合に固相−液相接合を用いることにより、共晶接合を用いる場合（接合温度、２８０〜３２０℃程度）に比べて、接合温度を低くすることができる（接合温度、１８０〜２２０℃程度）。又、固相−液相接合により形成された合金層は例えば４００〜４５０℃程度の高融点となるため、それ以下の温度において再溶融することがなく、高温における接続信頼性を向上することができる。
【０１１５】
〈第３の実施の形態〉
第１の実施の形態では、図４に示す配線基板１０の金属層４１を金属接合の一形態である共晶接合により形成する例を示したが、第３の実施の形態では、図２４に示す配線基板６０の金属層６１を、金属接合の他の形態である同種の金属を加熱及び加圧することによる接合（例えば、所謂Ｃｕ−Ｃｕ接合等）により形成する例を示す。
【０１１６】
［第３の実施の形態に係る配線基板の構造］
図２４は、第３の実施の形態に係る配線基板を例示する断面図である。図２５は、図２４のＥ部を拡大して例示する断面図である。図２５において、図２４と同一部分については、同一符号を付し、その説明は省略する場合がある。図２４及び図２５を参照するに、配線基板６０は、金属層４１が金属層６１に置換された点のみが図４及び図５に示す配線基板１０とは異なる。
【０１１７】
配線基板６０において、金属層６１は、セラミック基板２０の電極２７の面２７ａと、シリコン基板３０の配線層３３の面３３ｄとを接続する１種類の金属のみを含む１層の金属層である。金属層６１は、例えば銅（Ｃｕ）層とすることができる。但し、金属層６１は、例えば金（Ａｕ）層等としても構わない。
【０１１８】
［第３の実施の形態に係る配線基板の製造方法］
続いて、第３の実施の形態に係る配線基板の製造方法について説明する。図２６及び図２７は、第３の実施の形態に係る配線基板の製造工程を例示する図である。図２６及び図２７において、図２４と同一部分については、同一符号を付し、その説明は省略する場合がある。
【０１１９】
始めに、第１の実施の形態の図６〜図１６と同様の工程を行う。次いで、図２６に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに第１金属層６０ａを形成する。又、シリコン基板３０Ｓの配線層３３の面３３ｄ（ビアホール３１ｘを充填する第１金属層３３ａの底面）に第２金属層６０ｂを形成する。
【０１２０】
第１金属層６０ａ及び第２金属層６０ｂは、例えばそれぞれ銅（Ｃｕ）層とすることができる。但し、第１金属層６０ａ及び第２金属層６０ｂは同種の金属層であれば良く、例えばそれぞれ金（Ａｕ）層等としても構わない。第１金属層６０ａ及び第２金属層６０ｂは、例えば無電解めっき法等により形成することができる。第１金属層６０ａ及び第２金属層６０ｂのそれぞれの厚さは、例えば１〜５μｍ程度とすることができる。なお、本実施の形態では、第１金属層６０ａ及び第２金属層６０ｂとしてそれぞれ銅（Ｃｕ）層を用いる場合を例に、以下の説明を行う。
【０１２１】
次いで、図２７に示す工程では、セラミック基板２０Ｓの電極２７の面２７ａに形成された第１金属層６０ａと、シリコン基板３０Ｓの配線層３３の面３３ｄに形成された第２金属層６０ｂとを接合し、金属層６１を形成する（所謂Ｃｕ−Ｃｕ接合）。これにより、セラミック基板２０Ｓとシリコン基板３０Ｓとは金属層６１を介して接合される。なお、図２７（ｂ）は、図２７（ａ）のＦ部を拡大して例示する断面図である。
【０１２２】
具体的には、始めに、図２６に示すセラミック基板２０Ｓの電極２７の中心とシリコン基板３０Ｓのビアホール３１ｘの中心とを位置合わせして第１金属層６０ａと第２金属層６０ｂとを接触させ、例えば１００〜４００ＭＰａの圧力で押圧する。そして、押圧しながら、第１金属層６０ａ及び第２金属層６０ｂを３００〜５００℃程度に加熱する。
【０１２３】
これにより、第１金属層６０ａを構成する銅（Ｃｕ）層及び第２金属層６０ｂを構成する銅（Ｃｕ）層は、溶融することなく両層の界面を介して銅（Ｃｕ）原子が拡散することにより原子レベルで共有結合し、新たに１層の銅（Ｃｕ）層（金属層６１とする）が形成される。すなわち、セラミック基板２０Ｓの電極２７の面２７ａと、シリコン基板３０Ｓの配線層３３の面３３ｄとは、第１金属層６０ａ及び第２金属層６０ｂが所謂Ｃｕ−Ｃｕ接合して形成された金属層６１を介して接合される。金属層６１は同種の金属が原子レベルで共有結合した層であるから、接続信頼性が高いことが特徴である。
【０１２４】
なお、第１金属層６０ａ及び第２金属層６０ｂとして、金（Ａｕ）層等の同種の金属層を用いた場合には、それらの金属が原子レベルで共有結合し、新たに１層の金（Ａｕ）層等が形成される。
【０１２５】
次いで、第１の実施の形態の図１９と同様の工程を行うことにより、図２４に示すセラミック基板２０及びシリコン基板３０を有する配線基板６０が完成する。
【０１２６】
以上のように、第３の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、セラミック基板とシリコン基板との接合に同種の金属を加熱及び加圧することによる接合（例えば、所謂Ｃｕ−Ｃｕ接合等）を用いることにより、セラミック基板とシリコン基板とを同種の金属が原子レベルで共有結合した層を用いて接合できるため、共晶接合を用いる場合に比べて、接続信頼性を向上することができる。
【０１２７】
〈第４の実施の形態〉
第４の実施の形態では、図４に示す配線基板１０を、第１の実施の形態とは異なる製造方法で製造する例を示す。図２８〜図３１は、第４の実施の形態に係る配線基板の製造工程を例示する図である。図２８〜図３１において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。
【０１２８】
始めに、図２８に示す工程では、第１の実施の形態の図６〜図１５と同様の工程を行うことにより、シリコン基板３０Ｓを作製する。又、第１の実施の形態の図１６と同様の工程を行うことによりセラミック基板２０Ｓを作製し、作製したセラミック基板２０Ｓを個片化して複数のセラミック基板２０を作製する。各セラミック基板２０には外部接続端子２９が形成されているが、必ずしもこの時点で形成されていなくてもよく、必要な時に形成すればよい。なお、図２８は、図１５及び図１６とは反転して描かれている。
【０１２９】
次いで、図２９に示す工程では、各セラミック基板２０の電極２７の面２７ａに第１金属層４０ａを形成する。又、シリコン基板３０Ｓの配線層３３の面３３ｄに第２金属層４０ｂを形成する。
【０１３０】
第１金属層４０ａは、例えば面２７ａにニッケル（Ｎｉ）層及び金（Ａｕ）層をこの順番で積層したＮｉ／Ａｕ層とすることができる。第２金属層４０ｂは、例えば面３３ｄにニッケル（Ｎｉ）層及び金（Ａｕ）と錫（Ｓｎ）との共晶合金であるＡｕＳｎ層をこの順番で積層したＮｉ／ＡｕＳｎ層とすることができる。但し、第１金属層４０ａは面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂは面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層等としても構わない。第１金属層４０ａ及び第２金属層４０ｂは、例えば無電解めっき法等により形成することができる。第１金属層４０ａ及び第２金属層４０ｂのそれぞれの厚さは、例えば１〜５μｍ程度とすることができる。
【０１３１】
次いで、図３０に示す工程では、各セラミック基板２０の電極２７の面２７ａに形成された第１金属層４０ａと、シリコン基板３０Ｓの配線層３３の面３３ｄに形成された第２金属層４０ｂとを接合し、金属層４１を形成する（共晶接合）。これにより、各セラミック基板２０とシリコン基板３０Ｓとは金属層４１を介して接合される（金属層４１の詳細は図５と同様であるため、図示は省略する）。なお、図３０において、（ａ）は断面図、（ｂ）は平面図である。
【０１３２】
具体的には、始めに、図２９に示す各セラミック基板２０の電極２７の中心とシリコン基板３０Ｓのビアホール３１ｘの中心とを位置合わせして第１金属層４０ａと第２金属層４０ｂとを接触させ、例えば２〜８ＭＰａの圧力で押圧する。そして、押圧しながら、第１金属層４０ａ及び第２金属層４０ｂを２８０〜３２０℃程度に加熱する。
【０１３３】
これにより、第１金属層４０ａを構成するＡｕ層と、第２金属層４０ｂを構成するＡｕＳｎ層とが共晶合金となり、新たなＡｕＳｎ層（第３金属層４１ｃとする）が形成される。その後冷却することにより、第１金属層４０ａを構成するＮｉ層（第１金属層４１ａとする）と、第２金属層４０ｂを構成するＮｉ層（第２金属層４１ｂとする）とは、新たに形成されたＡｕＳｎ層（第３金属層４１ｃ）を介して共晶接合され金属層４１が形成される。
【０１３４】
なお、第１金属層４０ａとして面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂとして面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層を用いた場合には、第１金属層４０ａ及び第２金属層４０ｂを２２０〜２８０℃程度に加熱することにより、第１金属層４０ａを構成するＳｎＡｇ層と、第２金属層４０ｂを構成するＳｎＡｇ層とが共晶合金となり、新たなＳｎＡｇ層が形成される。その後冷却することにより、第１金属層４０ａを構成するＮｉ層と、第２金属層４０ｂを構成するＮｉ層とは、新たに形成されたＳｎＡｇ層を介して共晶接合され金属層４１が形成される。
【０１３５】
予め各セラミック基板２０の電気特性検査等を実施して良否判定をし、良品のセラミック基板２０のみをシリコン基板３０Ｓに共晶接合することにより、配線基板１０の歩留まりを向上させることができる。
【０１３６】
次いで、図３１に示す工程では、図３０に示す構造体を所定の位置で切断して個片化することにより、図４に示すセラミック基板２０及びシリコン基板３０を有する配線基板１０が完成する。図３０に示す構造体の切断は、ダイシングブレード４４を用いたダイシング等によって行うことができる。なお、所定の位置は、各セラミック基板２０を含んで個片化できればどこでもよいが、例えば、各セラミック基板２０の外縁部とすることができる。
【０１３７】
以上のように、第４の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板が個片化された複数のセラミック基板を作製し、個片化された各セラミック基板において、電極のセラミック基板の一方の面から露出する面に第１金属層を形成する。又、主面に形成された配線パターンと、一端がこの配線パターンと電気的に接続され、他端が主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板（個片化前）において、ビアフィルのシリコン基板の裏面から露出する面に第２金属層を形成する。そして、個片化された各セラミック基板の第１金属層と個片化前のシリコン基板の第２金属層とを共晶接合した後、所定の位置で切断することにより、各セラミック基板が共晶接合されたシリコン基板を個片化し、セラミック基板の電極とシリコン基板のビアフィルとが電気的に接続された配線基板を作製する。
【０１３８】
その結果、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、個片化された複数のセラミック基板を、個片化前のシリコン基板に共晶接合してから、所定の位置で切断することにより配線基板を作製するため、予め各セラミック基板の電気特性検査等を実施して良否判定をし、良品のセラミック基板のみをシリコンに共晶接合することが可能となり、配線基板の歩留まりを向上させることができる。
【０１３９】
〈第５の実施の形態〉
第５の実施の形態では、図４に示す配線基板１０を、第１の実施の形態とは異なる製造方法で製造する例を示す。図３２〜図３４は、第５の実施の形態に係る配線基板の製造工程を例示する図である。図３２〜図３４において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。
【０１４０】
始めに、図３２に示す工程では、第１の実施の形態の図６〜図１５と同様の工程を行うことによりシリコン基板３０Ｓを作製し、作製したシリコン基板３０Ｓを個片化して複数のシリコン基板３０を作製する。又、第１の実施の形態の図１６と同様の工程を行うことによりセラミック基板２０Ｓを作製し、作製したセラミック基板２０Ｓを個片化して複数のセラミック基板２０を作製する。なお、図３２は、図１５及び図１６とは反転して描かれている。
【０１４１】
次いで、図３３に示す工程では、各セラミック基板２０の電極２７の面２７ａに第１金属層４０ａを形成する。又、各シリコン基板３０の配線層３３の面３３ｄに第２金属層４０ｂを形成する。
【０１４２】
第１金属層４０ａは、例えば面２７ａにニッケル（Ｎｉ）層及び金（Ａｕ）層をこの順番で積層したＮｉ／Ａｕ層とすることができる。第２金属層４０ｂは、例えば面３３ｄにニッケル（Ｎｉ）層及び金（Ａｕ）と錫（Ｓｎ）との共晶合金であるＡｕＳｎ層をこの順番で積層したＮｉ／ＡｕＳｎ層とすることができる。但し、第１金属層４０ａは面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂは面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層等としても構わない。第１金属層４０ａ及び第２金属層４０ｂは、例えば無電解めっき法等により形成することができる。第１金属層４０ａ及び第２金属層４０ｂのそれぞれの厚さは、例えば１〜５μｍ程度とすることができる。
【０１４３】
次いで、図３４に示す工程では、各セラミック基板２０の電極２７の面２７ａに形成された第１金属層４０ａと、各シリコン基板３０の配線層３３の面３３ｄに形成された第２金属層４０ｂとを接合し、金属層４１を形成する（共晶接合）。これにより、各セラミック基板２０と各シリコン基板３０とは金属層４１を介して接合され、図４に示す配線基板１０が完成する。なお、金属層４１の詳細は図５と同様であるため、図示は省略する。
【０１４４】
具体的には、始めに、図３３に示す各セラミック基板２０の電極２７の中心と各シリコン基板３０のビアホール３１ｘの中心とを位置合わせして第１金属層４０ａと第２金属層４０ｂとを接触させ、例えば２〜８ＭＰａの圧力で押圧する。そして、押圧しながら、第１金属層４０ａ及び第２金属層４０ｂを２８０〜３２０℃程度に加熱する。
【０１４５】
これにより、第１金属層４０ａを構成するＡｕ層と、第２金属層４０ｂを構成するＡｕＳｎ層とが共晶合金となり、新たなＡｕＳｎ層（第３金属層４１ｃとする）が形成される。その後冷却することにより、第１金属層４０ａを構成するＮｉ層（第１金属層４１ａとする）と、第２金属層４０ｂを構成するＮｉ層（第２金属層４１ｂとする）とは、新たに形成されたＡｕＳｎ層（第３金属層４１ｃ）を介して共晶接合され金属層４１が形成される。
【０１４６】
なお、第１金属層４０ａとして面２７ａにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層、第２金属層４０ｂとして面３３ｄにニッケル（Ｎｉ）層及び錫（Ｓｎ）と銀（Ａｇ）との共晶合金であるＳｎＡｇ層をこの順番で積層したＮｉ／ＳｎＡｇ層を用いた場合には、第１金属層４０ａ及び第２金属層４０ｂを２２０〜２８０℃程度に加熱することにより、第１金属層４０ａを構成するＳｎＡｇ層と、第２金属層４０ｂを構成するＳｎＡｇ層とが共晶合金となり、新たなＳｎＡｇ層が形成される。その後冷却することにより、第１金属層４０ａを構成するＮｉ層と、第２金属層４０ｂを構成するＮｉ層とは、新たに形成されたＳｎＡｇ層を介して共晶接合され金属層４１が形成される。
【０１４７】
予め各セラミック基板２０及び各シリコン基板３０の電気特性検査等を実施して良否判定をし、良品のセラミック基板２０のみを良品のシリコン基板３０に共晶接合することにより、配線基板１０の歩留まりを向上させることができる。
【０１４８】
以上のように、第５の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板が個片化された複数のセラミック基板を作製し、個片化された各セラミック基板において、電極のセラミック基板の一方の面から露出する面に第１金属層を形成する。又、主面に形成された配線パターンと、一端がこの配線パターンと電気的に接続され、他端が主面の反対面である裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板が個片化された複数のシリコン基板を作製し、個片化された各シリコン基板において、ビアフィルのシリコン基板の裏面から露出する面に第２金属層を形成する。そして、個片化された各セラミック基板の第１金属層と個片化された各シリコン基板の第２金属層とを共晶接合し、セラミック基板の電極とシリコン基板のビアフィルとが電気的に接続された配線基板を作製する。
【０１４９】
その結果、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、個片化された複数のセラミック基板を、個片化された複数のシリコン基板に共晶接合することにより配線基板を作製するため、予め各セラミック基板及び各シリコン基板の電気特性検査等を実施して良否判定をし、良品のセラミック基板のみを良品のシリコンに共晶接合することが可能となり、配線基板の歩留まりを向上させることができる。
【０１５０】
又、個片化された複数のセラミック基板を、個片化された複数のシリコン基板に共晶接合することにより配線基板を作製するため、各セラミック基板を作製する工程と各シリコン基板を作製する工程とを並行して進めることが可能となり、製造工程の効率化を図ることができる。
【０１５１】
〈第６の実施の形態〉
第６実施の形態では、第１の実施の形態に係る配線基板１０（図４参照）に半導体チップを搭載した半導体パッケージの例を示す。第６の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
【０１５２】
［第６の実施の形態に係る半導体パッケージの構造］
図３５は、第６の実施の形態に係る半導体パッケージを例示する断面図である。図３５において、図４と同一部品については、同一符号を付し、その説明は省略する場合がある。図３５を参照するに、半導体パッケージ８０は、図４に示す配線基板１０と、半導体チップ８１と、はんだバンプ９０とを有する。
【０１５３】
半導体チップ８１は、半導体基板８２と、電極パッド８３とを有する。半導体基板８２は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド８３は、半導体基板８２の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド８３の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド８３の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
【０１５４】
はんだバンプ９０は、配線基板１０の金属層３５と半導体チップ８１の電極パッド８３とを電気的に接続している。はんだバンプ９０の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。以上が、第６の実施の形態に係る半導体パッケージの構造である。
【０１５５】
［第６の実施の形態に係る半導体パッケージの製造方法］
続いて、第６の実施の形態に係る半導体パッケージの製造方法について説明する。図３６及び図３７は、第６の実施の形態に係る半導体パッケージの製造工程を例示する図である。図３６及び図３７において、図３５と同一部品については、同一符号を付し、その説明は省略する場合がある。
【０１５６】
始めに、図３６に示す工程では、配線基板１０を準備し、金属層３５上にプレソルダー９１を形成する。又、半導体チップ８１を準備し、電極パッド８３上にプレソルダー９２を形成する。プレソルダー９１及び９２は、金属層３５上及び電極パッド８３上に、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等からなるはんだペーストを塗布し、リフローを行うことにより形成することができる。
【０１５７】
次いで、図３７に示す工程では、配線基板１０の金属層３５側と半導体チップ８１の電極パッド８３側とを対向させて、プレソルダー９１と９２とが対応する位置に来るように配置する。そして、プレソルダー９１及び９２を例えば２３０℃に加熱することで、プレソルダー９１及び９２は溶融して１つの合金となり、はんだバンプ９０が形成される。これにより、図３５に示す半導体パッケージ８０が完成する。
【０１５８】
以上のように、第６の実施の形態によれば、第１の実施の形態に係る配線基板に接続端子を介して半導体チップを搭載した半導体パッケージを製造する。ここで、搭載される半導体チップがシリコンである場合には、配線基板を構成するシリコン基板と半導体チップのＣＴＥは略等しい。その結果、配線基板と半導体チップとの接続部には、ＣＴＥの違いに起因する熱応力（ストレス）が生じ難く、配線基板と半導体チップとの接続信頼性を向上することができる。又、配線基板と半導体チップとの接続信頼性が向上した結果、半導体パッケージを製造する際に、半導体チップとシリコン基板との間にアンダーフィル樹脂を充填する工程を省略することができる。
【０１５９】
又、配線基板を構成するセラミック基板とシリコン基板とを金属層を介して接合することにより、セラミック基板のＣＴＥをシリコン基板のＣＴＥ（３ｐｐｍ／℃程度）に合わせ込まなくても、セラミック基板とシリコン基板との接続信頼性を確保することができるため、配線基板を構成する各セラミック基板のＣＴＥを主に樹脂基板からなるマザーボード等の実装基板のＣＴＥ（略１８ｐｐｍ／℃程度）に近い値（１０ｐｐｍ／℃〜１２ｐｐｍ／℃程度）とすることができる。その結果、第６の実施の形態に係る半導体パッケージをマザーボード等の実装基板と接続した場合に、配線基板とマザーボード等の実装基板との接続部には、ＣＴＥの違いに起因する熱応力（ストレス）が生じ難く、配線基板とマザーボード等との接続信頼性を高めることができる。
【０１６０】
又、配線基板のセラミック基板を構成する各セラミック層のうち、シリコン基板から遠いセラミック層のＣＴＥを、シリコン基板に近いセラミック層のＣＴＥよりも大きくし、マザーボード等の実装基板のＣＴＥに近い値とすることができる。その結果、第６の実施の形態に係る半導体パッケージをマザーボード等の実装基板と接続した場合に、配線基板とマザーボード等の実装基板との接続部には、ＣＴＥの違いに起因する熱応力（ストレス）が更に生じ難く、配線基板とマザーボード等との接続信頼性をより一層高めることができる。
【０１６１】
〈第６の実施の形態の変形例１〉
第６の実施の形態の変形例１では、第６の実施の形態に係る半導体パッケージ８０（図３５参照）の変形例を示す。第６の実施の形態の変形例１において、第６の実施の形態と共通する部分についてはその説明を省略し、第６の実施の形態と異なる部分を中心に説明する。
【０１６２】
図３８は、第６の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。図３８において、図３５と同一部品については、同一符号を付し、その説明は省略する場合がある。図３８を参照するに、半導体パッケージ８０Ａは、配線基板１０のシリコン基板３０に中空部９５を設け、中空部９５中にＭＥＭＳデバイス９６を埋め込んだ構造を有する。
【０１６３】
中空部９５は、セラミック基板２０とシリコン基板３０とを金属接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep  Reactive  Ion  Etch）等の異方性エッチング法により、シリコン基板３０に形成することができる。ＭＥＭＳデバイス９６は、第４ビアホール２６ｙ内に充填されたビアフィルにより第３配線層２５と電気的に接続されている。ＭＥＭＳデバイス９６は、セラミック基板２０とシリコン基板３０を金属接合する前に、セラミック基板２０に搭載することができる。ＭＥＭＳデバイス９６の一例としては、例えば圧力センサーや加速度センサー等を挙げることができる。半導体チップ８１は、ＭＥＭＳデバイス９６を制御する機能を有する。
【０１６４】
以上のように、第６の実施の形態の変形例１によれば、第６の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板のシリコン基板に中空部を設け、中空部にＭＥＭＳデバイスを埋め込んだ構造とし、半導体チップに配線基板の有するＭＥＭＳデバイスを制御する機能を持たせることにより、ＭＥＭＳデバイスを有し、その制御が可能な半導体パッケージを実現できる。
【０１６５】
〈第６の実施の形態の変形例２〉
第６の実施の形態の変形例２では、第６の実施の形態に係る半導体パッケージ８０（図３５参照）の他の変形例を示す。第６の実施の形態の変形例２において、第６の実施の形態と共通する部分についてはその説明を省略し、第６の実施の形態と異なる部分を中心に説明する。
【０１６６】
図３９は、第６の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。図３９において、図３５と同一部品については、同一符号を付し、その説明は省略する場合がある。図３９を参照するに、半導体パッケージ８０Ｂは、配線基板１０のシリコン基板３０に中空部９５を設け、中空部９５中にコンデンサ９７（チップキャパシタ）を埋め込んだ構造を有する。
【０１６７】
中空部９５は、セラミック基板２０とシリコン基板３０とを金属接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep  Reactive  Ion  Etch）等の異方性エッチング法により、シリコン基板３０に形成することができる。コンデンサ９７は、第４ビアホール２６ｙ内に充填されたビアフィルにより第３配線層２５と電気的に接続されている。コンデンサ９７は、半導体チップ８１の直下に形成することが好ましい。コンデンサ９７は、セラミック基板２０とシリコン基板３０とを金属接合する前に、セラミック基板２０に搭載することができる。
【０１６８】
以上のように、第６の実施の形態の変形例２によれば、第６の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板のシリコン基板に中空部を設け、中空部にコンデンサを埋め込んだ構造とすることにより、半導体チップ直下にコンデンサを配置することが可能になり、半導体パッケージの電気的特性を向上することできる。なお、中空部には、コンデンサ（チップキャパシタ）以外にも、抵抗やインダクタ等の各種電子部品を搭載することができる。
【０１６９】
〈第６の実施の形態の変形例３〉
第６の実施の形態の変形例３では、第６の実施の形態に係る半導体パッケージ８０（図３５参照）の他の変形例を示す。第６の実施の形態の変形例３において、第６の実施の形態と共通する部分についてはその説明を省略し、第６の実施の形態と異なる部分を中心に説明する。
【０１７０】
図４０は、第６の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。図４０において、図３５と同一部品については、同一符号を付し、その説明は省略する場合がある。図４０を参照するに、半導体パッケージ８０Ｃは、配線基板１０のシリコン基板３０に中空部９８を設け、中空部９８を水等の冷媒が供給される冷媒流路として用いている。
【０１７１】
中空部９８は、セラミック基板２０とシリコン基板３０とを金属接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep  Reactive  Ion  Etch）等の異方性エッチング法により、シリコン基板３０に形成することができる。中空部９８は、半導体チップ８１の直下に形成することが好ましい。
【０１７２】
以上のように、第６の実施の形態の変形例３によれば、第６の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板のシリコン基板に中空部を設け、中空部を水等の冷媒が供給される冷媒流路として用いることにより、半導体チップ直下に冷媒流路を配置することが可能になり、半導体パッケージの放熱特性を向上することできる。
【０１７３】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【０１７４】
例えば、シリコン基板は前述の方法（所謂ビアファースト）に変えて、以下の方法（所謂ビアラスト）により作製しても構わない。すなわち、シリコンウェハ等の表面に熱酸化膜を形成し、熱酸化膜上にセミアディティブ法等により配線層を形成する。そして、前記配線層に対応する位置にドライエッチング法等によりシリコンウェハ等の裏面から貫通孔を形成し、シリコンウェハ等の裏面及び貫通孔の内側面に熱酸化膜を形成後、貫通孔に導電材料を充填して配線層と導電接続しても構わない。
【０１７５】
又、第４〜第６の実施の形態及びその変形例において、配線基板１０に代えて、配線基板５０や配線基板６０を用いても構わない。
【符号の説明】
【０１７６】
１０、５０、６０  配線基板
２０、２０Ｓ  セラミック基板
２１  第１配線層
２２  第１セラミック層
２２ｘ  第１ビアホール
２３  第２配線層
２４  第２セラミック層
２４ｘ  第２ビアホール
２５  第３配線層
２６  第３セラミック層
２６ａ、２７ａ、３１ａ、３１ｂ、３３ｄ  面
２６ｘ  第３ビアホール
２６ｙ  第４ビアホール
２７  電極
２８  ソルダーレジスト層
２８ｘ、３４ｘ、６２ｘ、６３ｘ  開口部
２９  外部接続端子
３０、３０Ｓ  シリコン基板
３１、３１Ｔ  基板本体
３１ｘ  ビアホール
３２  絶縁層
３３  配線層
３３ａ、４０ａ、４１ａ、５０ａ、５１ａ、６０ａ  第１金属層
３３ｂ、４０ｂ、４１ｂ、５０ｂ、５１ｂ、６０ｂ  第２金属層
３３ｃ、４１ｃ、５１ｃ  第３金属層
３４  ガイドレジスト層
３５、４１、５１、６１  金属層
４４  ダイシングブレード
６２、６３  レジスト層
８０、８０Ａ、８０Ｂ、８０Ｃ  半導体パッケージ
８１  半導体チップ
８２  半導体基板
８３  電極パッド
９０  はんだバンプ
９１、９２  プレソルダー
９５、９８  中空部
９６  ＭＥＭＳデバイス
９７  コンデンサ
【図１】
2011155149.tif 000003
【図２】
2011155149.tif 000004
【図３】
2011155149.tif 000005
【図４】
2011155149.tif 000006
【図５】
2011155149.tif 000007
【図６】
2011155149.tif 000008
【図７】
2011155149.tif 000009
【図８】
2011155149.tif 000010
【図９】
2011155149.tif 000011
【図１０】
2011155149.tif 000012
【図１１】
2011155149.tif 000013
【図１２】
2011155149.tif 000014
【図１３】
2011155149.tif 000015
【図１４】
2011155149.tif 000016
【図１５】
2011155149.tif 000017
【図１６】
2011155149.tif 000018
【図１７】
2011155149.tif 000019
【図１８】
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【図１９】
2011155149.tif 000021
【図２０】
2011155149.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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