(57)【要約】【課題】ＤＣバイアス電圧の供給構造を簡素化する。【解決手段】同一高周波信号を増幅する増幅器Ａ４１，Ａ４２，Ａ４３，Ａ４４と、増幅器Ａ４１，Ａ４２の出力信号を合成する合成器Ｓ１１と、増幅器Ａ４３，Ａ４４の出力信号を合成する合成器Ｓ１２と、合成器Ｓ１１，Ｓ１２の出力信号を合成する合成器Ｓ１３と、＋ＶのＤＣバイアス電圧を合成器Ｓ１３に印加する高周波カット用インダクタＬ１１と高周波パス用キャパシタＣ１１からなるバイアス供給回路とを設ける。＋ＶのＤＣバイアス電圧を、合成器Ｓ１３から合成器Ｓ１１を経由して増幅器Ａ４１，Ａ４２に供給し、合成器Ｓ１３から合成器Ｓ１２を経由して増幅器Ａ４３，Ａ４４に供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一高周波信号を増幅する第１、第２、第３および第４の増幅器と、前記第１および第２の増幅器の出力信号を合成する第１の合成器と、前記第３および第４の増幅器の出力信号を合成する第２の合成器と、前記第１および第２の合成器の出力信号を合成する第３の合成器と、ＤＣバイアス電圧を前記第３の合成器に印加するバイアス供給回路とを備え、
前記ＤＣバイアス電圧が、前記第３の合成器から前記第１の合成器を経由して前記第１および第２の増幅器に供給され、且つ前記第３の合成器から前記第２の合成器を経由して前記第３および第４の増幅器に供給されることを特徴とする大電力増幅回路。
【請求項２】
請求項１に記載の大電力増幅回路において、
前記バイアス供給回路は、ＤＣバイアス電圧供給端子と前記第３の合成器との間に接続された高周波カット用インダクタと、前記ＤＣバイアス電圧供給端子と接地との間に接続された高周波パス用キャパシタと、からなることを特徴とする大電力増幅回路。
【請求項３】
請求項１に記載の大電力増幅回路において、
前記第１の合成器は、２個の入力ポートが前記第１および第２の増幅器の出力側にそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第１のＤＣカット用キャパシタと第１の終端抵抗の直列接続回路を経由して接地された、第１のブランチラインからなり、
前記第２の合成器は、２個の入力ポートが前記第３および第４の増幅器の出力側にそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第２のＤＣカット用キャパシタと第２の終端抵抗の直列接続回路を経由して接地された、第２のブランチラインからなり、
前記第３の合成器は、２個の入力ポートが前記第１および第２のブランチラインの他方の出力ポートにそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第３のＤＣカット用キャパシタと第３の終端抵抗の直列接続回路を経由して接地され、他方の出力ポートが第４のＤＣカット用キャパシタを介して出力端子に接続された、第３のブランチラインからなる、
ことを特徴とする大電力増幅回路。
【請求項４】
請求項３に記載の大電力増幅回路において、
前記バイアス供給回路が、ＤＣバイアス電圧供給端子と接地間に接続された高周波パス用キャパシタと、前記ＤＣバイアス電圧供給端子と前記第３のブランチラインの前記一方の出力ポートとの間に接続されたラジアルスタブと、からなることを特徴とする大電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波波電力を増幅するレーダ装置用送信器等における大電力増幅回路に係り、特に複数の単独増幅器へのＤＣバイアス電圧の供給構造（給電構造）について改良を図った大電力増幅回路に関するものである。
【背景技術】
【０００２】
高周波電力を増幅する場合、要求出力性能に対して単独増幅器の出力性能が不十分なときは、最終段の増幅器を並列に多重接続することが行われる。図３はこのような対策を施した大電力増幅回路の構成を示す概略ブロック図である。ここでは、入力した高周波信号を増幅器Ａ１，Ａ２で順次増幅し、その出力信号を２分岐して２個の増幅器Ａ３１，Ａ３２で並列増幅し、さらに増幅器Ａ３１の出力信号を２分岐して増幅器Ａ４１，Ａ４２で並列増幅し、増幅器Ａ３２の出力信号を２分岐して増幅器Ａ４３，Ａ４４で並列増幅し、それら増幅器Ａ４１，Ａ４２，Ａ４３，Ａ４４の出力信号を合成し、大電力増幅する構成となっている。
【０００３】
ここでは、増幅器Ａ３１，Ａ３２の出力信号の位相差がπ／２となるよう調整される。また、増幅器Ａ４１，Ａ４２の出力信号の位相差もπ／２となるよう調整され、増幅器Ａ４３，Ａ４４の出力信号の位相差もπ／２となるよう調整される。そして、増幅器Ａ４１〜Ａ４４の出力信号が合成される。
【０００４】
図４は図３の大電力増幅回路の最終段の４並列増幅器Ａ４１〜Ａ４４の部分の具体的なブロック図である。各増幅器Ａ４１〜Ａ４４は、それぞれＦＥＴで構成され、その各ＦＥＴのドレインには、高周波カット用インダクタＬ２１、Ｌ２２，Ｌ２３，Ｌ２４を介して、個別に＋ＶのＤＣバイアス電圧が供給される。そして、増幅器Ａ４１，Ａ４２の出力信号をＤＣカット用キャパシタＣ２１，Ｃ２２を介して合成器Ｓ２１で合成し、増幅器Ａ４３，Ａ４４の出力信号をＤＣカット用キャパシタＣ２３，Ｃ２４を介して合成器Ｓ２２で合成し、さらに、それらの合成器Ｓ２１，Ｓ２２の出力信号を合成器Ｓ２３で合成することで、大電力増幅された出力信号を取り出している。Ｃ２５，Ｃ２６，Ｃ２７，Ｃ２８は高周波信号を接地に落とす高周波パス用キャパシタである。
【０００５】
図５は図４の回路を基板上に形成した具体的回路図である。図４に示したものと同じものには同じ符号を付けた。ＲＳ２１，ＲＳ２２，ＲＳ２３，ＲＳ２４は、それぞれ高周波を接地に落とすパスキャパシタとして機能するマイクロストリップ線路からなるラジアルスタブである。Ｂ２１，Ｂ２２，Ｂ２３は、それぞれ合成器Ｓ２１，Ｓ２２，Ｓ２３として機能するマイクロストリップ線路からなるブランチラインであり、２個の出力ポートの一方を５０Ωの終端抵抗Ｒ２１，Ｒ２２，Ｒ２３で接地することにより、２個の入力ポートに入力するπ／２の位相差をもつ高周波信号を同相で合成する。この結果、増幅器Ａ４１，Ａ４２，Ａ４３，Ａ４４の出力信号は、ブランチラインＢ２１，Ｂ２２，Ｂ２３によって、合成され、大電力高周波信号として出力端子ＯＵＴに現れる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、図４および図５で示した回路は、各増幅器Ａ４１〜Ａ４４に個別に、インダクタＬ２１〜Ｌ２４やラジアルスタブＲＳ２１〜ＲＳ２４と高周波パス用キャパシタＣ２５〜Ｃ２８からなるバイアス供給回路を介してＤＣバイアス電圧を供給する構成であり、また、ＤＣカット用キャパシタＣ２１〜Ｃ２４も増幅器の近辺に配置する構成となるため、ＤＣバイアス経路の配線が複雑となり、回路規模が大きくなり、基板サイズが大きくなり、多層基板の層数が増え、コスト上昇を招く。
【０００７】
また、回路規模の増大に伴い、各増幅器から出力端子までの高周波伝送ラインが長くなり、損失が増大する。この損失は大電力増幅回路の出力に直接影響を与えるため、極力少なくすることが望まれる。
【０００８】
さらに、各増幅器Ａ４１〜Ａ４４に個別にＤＣバイアスを供給するバイアス供給回路を設けるので、そのＤＣバイアスライン周りでフィードバックループが形成されて、不要発振を引き起こす恐れがある。
【０００９】
本発明の目的は、ＤＣバイアス電圧の供給構造を簡素化することで、前記した問題を一挙に解決した大出力増幅回路を提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１にかかる発明の大出力増幅回路は、同一高周波信号を増幅する第１、第２、第３および第４の増幅器と、前記第１および第２の増幅器の出力信号を合成する第１の合成器と、前記第３および第４の増幅器の出力信号を合成する第２の合成器と、前記第１および第２の合成器の出力信号を合成する第３の合成器と、ＤＣバイアス電圧を前記第３の合成器に印加するバイアス供給回路とを備え、前記ＤＣバイアス電圧が、前記第３の合成器から前記第１の合成器を経由して前記第１および第２の増幅器に供給され、且つ前記第３の合成器から前記第２の合成器を経由して前記第３および第４の増幅器に供給されることを特徴とする。
請求項２にかかる発明は、請求項１に記載の大電力増幅回路において、前記バイアス供給回路は、ＤＣバイアス電圧供給端子と前記第３の合成器との間に接続された高周波カット用インダクタと、前記ＤＣバイアス電圧供給端子と接地との間に接続された高周波パス用キャパシタと、からなることを特徴とする。
請求項３にかかる発明は、請求項１に記載の大電力増幅回路において、前記第１の合成器は、２個の入力ポートが前記第１および第２の増幅器の出力側にそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第１のＤＣカット用キャパシタと第１の終端抵抗の直列接続回路を経由して接地された、第１のブランチラインからなり、前記第２の合成器は、２個の入力ポートが前記第３および第４の増幅器の出力側にそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第２のＤＣカット用キャパシタと第２の終端抵抗の直列接続回路を経由して接地された、第２のブランチラインからなり、前記第３の合成器は、２個の入力ポートが前記第１および第２のブランチラインの他方の出力ポートにそれぞれ接続され、２個の出力ポートの内の一方の出力ポートが第３のＤＣカット用キャパシタと第３の終端抵抗の直列接続回路を経由して接地され、他方の出力ポートが第４のＤＣカット用キャパシタを介して出力端子に接続された、第３のブランチラインからなる、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載の大電力増幅回路において、前記バイアス供給回路が、ＤＣバイアス電圧供給端子と接地間に接続された高周波パス用キャパシタと、前記ＤＣバイアス電圧供給端子と前記第３のブランチラインの前記一方の出力ポートとの間に接続されたラジアルスタブと、からなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＤＣバイアス電圧を供給するバイアス供給回路が一箇所ですむので、ＤＣバイアスのための経路の配線が簡素化される。これにより、余裕の空白ができるので、増幅器の近辺に集まる部品やラインをその空白部分に移すことができ、レイアウトを小さくできる。よって、回路規模が小さくなり、基板サイズが小さくなり、多層基板の層数が削減され、コスト低減を実現できる。また、各増幅器から出力端子までの高周波伝送ラインを短かくできるので、損失が低減され、更なる大電力化を実現できる。さらに、そのＤＣバイアス経路の周りでのフィードバックループを少なくすることができ、不要発振を防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例の大電力増幅回路の４並列増幅器部分のブロック図である。
【図２】図１の４並列増幅器部分の具体的な回路図である。
【図３】従来の大電力増幅回路の概略を示すブロック図である。
【図４】図３の大電力増幅回路の４並列増幅器部分の具体的な回路図である。
【図５】図４の４並列増幅器部分の具体的な回路図である。
【発明を実施するための形態】
【００１３】
図１に本発明の実施例の大電力増幅回路の４並列増幅器部分の構成を示す。図３で説明した４並列増幅器のうちの２個の増幅器Ａ４１，Ａ４２で増幅された位相差がπ／２の高周波信号は、直接、合成器Ｓ１１で合成される。また、４並列増幅器のうちの残りの２個の増幅器Ａ４３，Ａ４４で増幅された位相差がπ／２の高周波信号も、直接、合成器Ｓ１２で合成される。そして、両合成器Ｓ１１，Ｓ１２で合成された位相差がπ／２の高周波信号は、直接、合成器１３で合成され、出力端子ＯＵＴに出力する。
【００１４】
そして、増幅器Ａ４１，Ａ４２のＦＥＴのドレインへのＤＣバイアス電圧は、＋ＶのＤＣバイアス電圧供給端子から、高周波カット用インダクタＬ１１と高周波パス用キャパシタＣ１１からなるバイアス供給回路および合成器Ｓ１３，Ｓ１１を経由して供給される。また、増幅器Ａ４３，Ａ４４のＦＥＴのドレインへのＤＣバイアス電圧も、＋ＶのＤＣバイアス電圧供給端子から、同じバイアス供給回路および合成器Ｓ１３，Ｓ１２を経由して供給される。Ｃ１２はＤＣカット用キャパシタである。
【００１５】
このように、本実施例の給電構造は、＋ＶのＤＣバイアス電圧が、高周波カット用インダクタＬ１１と高周波パス用キャパシタＣ１１からなる１個のバイアス供給回路および合成器Ｓ１１〜Ｓ１３を経由して増幅器Ａ４１〜Ａ４４にＤＣバイアス電圧として供給される構造であり、その給電構造が大幅に簡素化される。
【００１６】
図２に４並列増幅器部分を基板上に構成した具体的な構成を示す。図１に示したものと同じものには同じ符号を付けた。ＲＳ１１は高周波を接地に落とすパスキャパシタとして機能するマイクロストリップ線路からなるラジアルスタブである。Ｂ１１，Ｂ１２，Ｂ１３は、それぞれ合成器Ｓ１１，Ｓ１２，Ｓ１３として機能するマイクロストリップ線路からなるブランチラインであり、５０Ωの終端抵抗Ｒ１１，Ｒ１２，Ｒ１３がＤＣカット用キャパシタＣ１３，Ｃ１４，Ｃ１５を介して２個の出力ポートの一方に接続されることにより、２個の入力ポートに入力するπ／２の位相差をもつ高周波信号を合成する。この結果、増幅器Ａ４１，Ａ４２，Ａ４３，Ａ４４の出力信号は、ブランチラインＢ１１，Ｂ１２，Ｂ１３によって、合成され、大電力高周波信号が出力端子ＯＵＴに現れる。ここでは、＋ＶのＤＣバイアス電圧が、１個のラジアルスタブＲＳ１１とブランチラインＢ１１〜Ｂ１３を経由して増幅器Ａ４１〜Ａ４４に、ＤＣバイアスとして供給される。
【産業上の利用可能性】
【００１７】
本発明は、大電力増幅回路の給電構造に有用である。
【符号の説明】
【００１８】
Ａ１，Ａ２，Ａ３１，Ａ３２，Ａ４１〜Ａ４４：増幅器
Ｌ１１，Ｌ２１〜Ｌ２４：高周波カット用インダクタ
Ｃ１１，Ｃ２５〜Ｃ２８：高周波パス用キャパシタ
Ｃ１２〜Ｃ１５，Ｃ２１〜Ｃ２４：ＤＣカット用キャパシタ
Ｂ１１〜Ｂ１３，Ｂ２１〜Ｂ２３：ブランチライン
ＲＳ１１，ＲＳ２１〜ＲＳ２４：ラジアルスタブ
Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３：合成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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