(57)【要約】【課題】強誘電体メモリー装置の歩留りを向上させる。【解決手段】本発明の製造方法は、強誘電体キャパシタ３の上に第１層間絶縁膜１２を形成し上部電極３３に通じる下部コンタクトホールを形成する工程と、下部コンタクトホールの内側と第１層間絶縁膜１２の上とに導電材料を成膜し第１層間絶縁膜１２の上の導電材料をエッチングにより除去するとともに下部コンタクトホールの内側に導電材料からなる下部プラグ層４２を形成する工程と、第１層間絶縁膜１２の上に第２層間絶縁膜１３を形成し第２層間絶縁膜１３の上をＣＭＰ法で平坦化した後に第２層間絶縁膜１３を貫通して下部プラグ層４２に通じる上部コンタクトホール４６をエッチングにより形成する工程と、上部コンタクトホール４６の内側に下部プラグ層４２に導通する上部プラグ層４３を形成する工程と、を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板の上に、下部電極と上部電極との間に強誘電体膜が設けられた強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上に第１層間絶縁膜を形成し、該第１層間絶縁膜を貫通して前記上部電極に通じる下部コンタクトホールを形成する工程と、
前記下部コンタクトホールの内側と前記第１層間絶縁膜の上とに導電材料を成膜し、前記第１層間絶縁膜の上の該導電材料をエッチングにより除去するとともに、前記下部コンタクトホールの内側に該導電材料を残留させて、前記下部コンタクトホールの内側に前記導電材料からなる下部プラグ層を形成する工程と、
前記第１層間絶縁膜の上に第２層間絶縁膜を形成し、該第２層間絶縁膜の上をＣＭＰ法で平坦化した後に前記第２層間絶縁膜を貫通して前記下部プラグ層に通じる上部コンタクトホールをエッチングにより形成する工程と、
前記上部コンタクトホールの内側に前記下部プラグ層に導通する上部プラグ層を形成し、前記下部プラグ層と前記上部プラグ層とを含んだコンタクトプラグを形成する工程と、
前記第２層間絶縁膜の上に、前記コンタクトプラグと電気的に接続された配線層を形成する工程と、を有することを特徴とする強誘電体メモリー装置の製造方法。
【請求項２】
前記基板の少なくとも中央部と周縁部とに前記強誘電体キャパシタと前記コンタクトプラグとを形成し、
前記上部コンタクトホールを形成する工程では、前記基板の中央部にて前記上部コンタクトホールが前記第２層間絶縁膜を貫通するようにエッチング条件を設定することを特徴とする請求項１に記載の強誘電体メモリー装置の製造方法。
【請求項３】
前記強誘電体キャパシタを形成する工程と、前記下部コンタクトホールを形成する工程との間に、前記強誘電体キャパシタの上に水素バリア膜を形成する工程を有し、
前記下部プラグ層を形成する工程では、前記水素バリア膜をエッチストップに用いて前記第１層間絶縁膜をエッチングした後に前記水素バリア膜をエッチングすることにより、前記第１層間絶縁膜と前記水素バリア膜とを貫通する前記下部部コンタクトホールを形成することを特徴とする請求項１又は２に記載の強誘電体メモリー装置の製造方法。
【請求項４】
前記下部プラグ層を形成する工程では、前記第１層間絶縁膜を前記第２層間絶縁膜よりも膜厚が薄くなるように形成することを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリー装置の製造方法。
【請求項５】
前記下部プラグ層を形成する工程では、前記第１層間絶縁膜を強誘電体キャパシタよりも膜厚が薄くなるように形成することを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリー装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリー装置の製造方法に関する。
【背景技術】
【０００２】
従来から、強誘電体材料の自発分極を利用した強誘電体キャパシタが知られている。強誘電体キャパシタを用いると、低電圧動作及び高速動作が可能な不揮発メモリー素子を構成することができる。強誘電体キャパシタを含んだ半導体装置の一例として、特許文献１に開示されているものが挙げられる。
【０００３】
特許文献１の半導体記憶装置は以下のようにして形成されている。下地となる第１の層間絶縁膜の上に島状の強誘電体キャパシタを形成する。そして、強誘電体キャパシタの上に水素バリア膜を形成し、水素バリア膜の上に第２の層間絶縁膜を形成する。強誘電体キャパシタに起因する第２の層間絶縁膜の凹凸をＣＭＰ法により平坦化した後、第２の層間絶縁膜と水素バリア膜とを貫通するコンタクトホールを用いて形成する。そして、コンタクトホール内に上部電極と導通するコンタクトプラグを形成する。このような半導体装置は、ウエハーを用いて一括して製造されることが多い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２７５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の強誘電体キャパシタの製造方法にあっては、第２の層間絶縁膜の膜厚ばらつきに起因して歩留りが低下するという課題がある。
通常のＣＭＰ法では、ウエハーを回転させつつ研磨する。すると、スラリーが遠心力によりウエハーの周縁部に偏ることや、ウエハーの部分ごとの速度が上はハーの周縁部で中央部よりも速くなることにより、ＣＭＰ法による研磨量がウエハーの周縁部において中央部よりも大きくなる。
【０００６】
研磨量のばらつきに起因して、コンタクトホールを形成する際の第２層間絶縁膜の膜厚は、ウエハーの中央部において周縁部よりも厚くなっている。ウエハーの中央部において上部電極に通じるコンタクトホールを形成するようにエッチング条件を最適化すると、ウエハーの周縁部においてエッチングが過剰になり上部電極がダメージを受けてしまう。ウエハーの周縁部において上部電極に通じるコンタクトホールを形成するようにエッチング条件を最適化すると、ウエハーの中央部ではエッチングが不足して上部電極が露出しないことがある。
【０００７】
エッチングが過剰になり上部電極がダメージを受けると、強誘電体キャパシタの特性が低下すること等により、歩留りが低下してしまう。エッチングが不足して上部電極が露出しないと、コンタクトプラグを上部電極と導通させることができないので、歩留りが低下してしまう。
本発明は、前記事情に鑑み成されたものであって、歩留りを向上させることが可能な強誘電体メモリー装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、前記目的を達成するために以下の手段を採用している。
本発明の強誘電体メモリー装置の製造方法は、基板の上に、下部電極と上部電極との間に強誘電体膜が設けられた強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの上に第１層間絶縁膜を形成し、該第１層間絶縁膜を貫通して前記上部電極に通じる下部コンタクトホールを形成する工程と、前記下部コンタクトホールの内側と前記第１層間絶縁膜の上とに導電材料を成膜し、前記第１層間絶縁膜の上の該導電材料をエッチングにより除去するとともに、前記下部コンタクトホールの内側に該導電材料を残留させて、前記下部コンタクトホールの内側に前記導電材料からなる下部プラグ層を形成する工程と、前記第１層間絶縁膜の上に第２層間絶縁膜を形成し、該第２層間絶縁膜の上をＣＭＰ法で平坦化した後に前記第２層間絶縁膜を貫通して前記下部プラグ層に通じる上部コンタクトホールをエッチングにより形成する工程と、前記上部コンタクトホールの内側に前記下部プラグ層に導通する上部プラグ層を形成し、前記下部プラグ層と前記上部プラグ層とを含んだコンタクトプラグを形成する工程と、前記第２層間絶縁膜の上に、前記コンタクトプラグと電気的に接続された配線層を形成する工程と、を有することを特徴とする。
【０００９】
このようにすれば、強誘電体キャパシタがコンタクトプラグを介して配線層と電気的に接続された強誘電体メモリー装置を製造することができる。上部コンタクトホールをエッチングにより形成する工程で第２層間絶縁膜の上をＣＭＰ法で平坦化すると、通常と同様に研磨量のばらつきに起因して第２層間絶縁膜の膜厚ばらつきを生じることがある。しかしながら、本発明では第２層間絶縁膜をエッチングする際に第２層間絶縁膜の膜厚ばらつきを下部プラグ層に吸収させることができ、強誘電体キャパシタにダメージを与えることなく上部コンタクトホールを形成することができる。これにより、強誘電体キャパシタとコンタクトプラグとの接続信頼性を高めることができ、しかも強誘電体キャパシタのダメージを減らすことができるので、良好な特性の強誘電体メモリー装置を良好な歩留りで製造することができる。
【００１０】
本発明の強誘電体メモリー装置の製造方法は、代表的な態様として以下のような態様をとりえる。
前記基板の少なくとも中央部と周縁部とに前記強誘電体キャパシタと前記コンタクトプラグとを形成し、前記上部コンタクトホールを形成する工程では、前記基板の中央部にて前記上部コンタクトホールが前記第２層間絶縁膜を貫通するようにエッチング条件を設定するとよい。
【００１１】
第２層間絶縁膜の上をＣＭＰ法で平坦化すると、通常同様に基板の周縁部において中央部よりも研磨量が大きくなりやすく、平坦化後の第２層間絶縁膜の膜厚は中央部において周縁部よりも厚くなりやすい。基板の中央部にて上部コンタクトホールが第２層間絶縁膜を貫通するようにエッチング条件を設定すれば、周縁部においても上部コンタクトホールが第２層間絶縁膜を貫通し、下部プラグ層を確実に露出させることができる。周縁部においてはエッチングが過剰になることもありえるが、強誘電体キャパシタが下部プラグ層によりエッチングから保護されるので、強誘電体キャパシタに対するダメージを低減することができる。このように、良好な特性の強誘電体メモリー装置を良好な歩留りで製造することができる。
【００１２】
前記強誘電体キャパシタを形成する工程と、前記下部コンタクトホールを形成する工程との間に、前記強誘電体キャパシタの上に水素バリア膜を形成する工程を有し、前記下部プラグ層を形成する工程では、前記水素バリア膜をエッチストップに用いて前記第１層間絶縁膜をエッチングした後に前記水素バリア膜をエッチングすることにより、前記第１層間絶縁膜と前記水素バリア膜とを貫通する前記下部コンタクトホールを形成するとよい。
このようにすれば、水素バリア膜をエッチストップに用いて第１層間絶縁膜をエッチングするので、エッチングによる上部電極のダメージを減らすことができ、良好な特性の強誘電体メモリー装置を良好な歩留りで製造することができる。
【００１３】
前記下部プラグ層を形成する工程では、前記第１層間絶縁膜を前記第２層間絶縁膜よりも膜厚が薄くなるように形成するとよい。
このようにすれば、強誘電体キャパシタの上で第１層間絶縁膜が平坦になるので、下部コンタクトホールを高精度に形成することができ、下部プラグ層を高精度な形状や寸法に形成することできる。
【００１４】
前記下部プラグ層を形成する工程では、前記第１層間絶縁膜を強誘電体キャパシタよりも膜厚が薄くなるように形成するとよい。
このようにすれば、強誘電体キャパシタの上で第１層間絶縁膜が平坦になるので、下部コンタクトホールを高精度に形成することができ、下部プラグ層を高精度な形状や寸法に形成することできる。
【図面の簡単な説明】
【００１５】
【図１】強誘電体メモリー装置の構成例を示す側断面図である。
【図２】（ａ）〜（ｃ）は、強誘電体メモリー装置の製造方法を示す工程図である。
【図３】（ａ）〜（ｃ））は、図２（ｃ）から続く工程図である。
【図４】（ａ）、（ｂ）は、図３（ｃ）から続く工程図である。
【図５】（ａ）、（ｂ）は、図４（ｂ）から続く工程図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の強誘電体メモリー装置の製造方法により得られる強誘電体メモリー装置の構成例を示す側断面図である。強誘電体メモリー装置１は、多数のメモリーセルを含んでおり、図１にはその１つを拡大して図示している。メモリーセルの各々は、トランジスター２、強誘電体キャパシタ３を含んでいる。
【００１７】
本実施形態ではメモリーセルが、スタック型になっている。詳しくは、シリコン基板（基板）１０の表層を含んだシリコン基板１０上に複数の素子分離領域が形成されており、素子分離領域の間が１つのメモリーセルになっている。シリコン基板１０の表層を含んだシリコン基板１０上に、トランジスター２が設けられている。トランジスター２を覆って、下地絶縁膜１１が設けられている。下地絶縁膜１１を貫通して、第１プラグ４１が設けられている。下地絶縁膜１１上の第１プラグ４１と重なる位置に、強誘電体キャパシタ３が設けられている。
【００１８】
強誘電体キャパシタ３を覆って第１層間絶縁膜１２が設けられており、第１層間絶縁膜１２を覆って第２層間絶縁膜１３が設けられている。第２層間絶縁膜１３上に、配線層４が設けられている。配線層４には図示略のグランド線、ビット線等の配線が設けられている。ここでは、グランド線がトランジスター２のソース領域２１と電気的に接続されている。トランジスター２は、第１プラグ４１を介して強誘電体キャパシタ３と電気的に接続されている。強誘電体キャパシタ３は、第２プラグ（コンタクトプラグ）４４を介してビット線と電気的に接続されている。以下、強誘電体メモリー装置１の構成要素について詳しく説明する。
【００１９】
トランジスター２は、例えば単結晶シリコンからなるシリコン基板１０の表層を活性層として形成されている。シリコン基板１０の表層に、ソース領域２１及びドレイン領域２２が形成されている。シリコン基板１０の表層において、ソース領域２１とドレイン領域２２との間の領域がチャネル領域になっている。ソース領域２１、ドレイン領域２２、チャネル領域を覆ってゲート絶縁膜２３が設けられている。チャネル領域と平面的に重なる部分のゲート絶縁膜２３上に、ゲート電極２４が設けられている。ゲート電極２４の周辺に、ゲート電極２４の側壁に当接してサイドウォール２５が設けられている。ソース領域２１、ドレイン領域２２は、それぞれ高濃度不純物領域と、低濃度不純物領域とを含んでおり、サイドウォール２５と重なる部分が低濃度不純物領域になっている。ソース領域２１の高濃度不純物領域は、グランド線と電気的に接続されている。ドレイン領域２２の高濃度不純物領域は、第１プラグ４１と導通接続されている。
【００２０】
下地絶縁膜１１は、シリコン酸化物やシリコン窒化物等の絶縁材料からなる。下地絶縁膜１１を貫通して、ドレイン領域２２の高濃度領域に通じるコンタクトホールが形成されている。コンタクトホール内に、第１プラグ４１が埋設されている。第１プラグ４１は、例えばタングステンやモリブデン、タンタル、チタン、ニッケル等の導電材料からなる。本例の第１プラグ４１、第２プラグ４４は、いずれもタングステンからなっている。コンタクトホール内にチタン、チタンナイトライド等からなるバリア膜や密着層を設けてもよい。
【００２１】
強誘電体キャパシタ３は、下部電極３１、強誘電体膜３２、上部電極３３を含んでいる。ここでは、下部電極３１と下地絶縁膜１１との間に、下地導電部３４が設けられている。下地導電部３４は、第１プラグ４１と重なる部分に設けられており、第１プラグ４１と導通接続されている。下地導電部３４は、第１プラグ４１の酸化を防止するともに、強誘電体膜３２の結晶配向を制御するものである。下地導電部３４は、自己配向性と酸素バリア性とを有する導電材料、例えばチタンアルミニウムナイトライド（ＴｉＡｌＮ）からなる。
【００２２】
下部電極３１は、下地導電部３４上に設けられており、下地導電部３４と導通接続されている。上部電極３３は、強誘電体膜３２上に設けられている。下部電極３１、上部電極３３は、導電材料からなる単層あるいは複数層の導電層により構成される。下部電極３１、上部電極３３を構成する導電層としては、イリジウム、白金、ルテニウム、ロジウム、パラジウム、オスミウムのうちから少なくとも１つからなる層、またはこれらの合金からなる層、あるいはこれらの酸化物からなる層等から選択される。本実施形態の下部電極３１は、下地導電部３４上に設けられたイリジウム酸化物層と、イリジウム酸化物層上に設けられたプラチナ層とからなっている。また、上部電極３３は、強誘電体膜３２上に設けられたプラチナ層と、プラチナ層上に設けられたイリジウム酸化物層とからなっている。イリジウムや白金等の貴金属からなる膜を用いているので、熱的・化学的に安定な下部電極３１、上部電極３３になっている。
【００２３】
強誘電体膜３２は、一般式がＡＢＯ３で示される強誘電体材料からなっている。Ａサイト金属は、例えば鉛、あるいは鉛の一部をランタンあるいはカルシウム、ストロンチウムに置換したものからなる。またＢサイト金属は、例えばジルコニウム又はチタンからなり、これにバナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、及びマグネシウムのうちの１つ以上を添加してもよい。
【００２４】
強誘電体材料の具体例としては、チタン酸ジルコン酸鉛（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下、ＰＺＴと称することがある）や、そのＢサイト金属としてニオブを添加したＰＺＴＮ等が挙げられる。自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。この場合には、ヒステリシス特性を良好にする観点から、結晶構造が正方晶に属する（１１１）配向であるものが好ましい。ここでは、強誘電体膜３２が、ＰＴＺＮからなり、正方晶に属する（１１１）配向のペロブスカイト型の結晶構造になっている。
【００２５】
強誘電体キャパシタ３の側面及び上面、強誘電体キャパシタ３の周辺部を覆って、水素バリア膜３５が設けられている。水素バリア膜３５は、例えばアルミニウム酸化物からなる。強誘電体膜３２の還元による劣化が水素バリア膜３５により防止されている。
【００２６】
水素バリア膜３５と下地絶縁膜１１とを覆って、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２上に第２層間絶縁膜１３が設けられている。第１層間絶縁膜１２の膜厚は、第２層間絶縁膜１３よりも膜厚が薄くなっており、また強誘電体キャパシタ３および下地導電部３４の積層体の総厚よりも薄くなっている。第１層間絶縁膜１２、第２層間絶縁膜１３は、シリコン窒化物やシリコン酸化物等の絶縁材料からなる。
【００２７】
第１層間絶縁膜１２、水素バリア膜３５を貫通して、上部電極３３に通じる下部コンタクトホール４５が設けられている。下部コンタクトホール４５内に、導電材料からなる下部プラグ層４２が埋設されている。第２層間絶縁膜１３を貫通して下部プラグ層４２に通じる上部コンタクトホール４６が設けられている。上部コンタクトホール４６内に上部プラグ層４３が埋設されている。下部プラグ層４２と上部プラグ層４３とにより第２プラグ４４が構成されている。第２層間絶縁膜１３上に配線層４が設けられている。第２プラグ４４は、例えば配線層４内に設けられたビット線と導通接続されている。
【００２８】
以上のような構成の強誘電体メモリー装置１において、トランジスター２のゲート電極２４に電圧が印加されるとチャネル領域がオンとなる。チャネル領域がオンになった状態でソース領域２１に電気信号が供給されると、この電気信号がチャネル領域、ドレイン領域２２、第１プラグ４１、下地導電部３４を介して、下部電極３１に伝達される。これにより、下部電極３１と上部電極３３との間の強誘電体膜３２に電圧が印加される。強誘電体メモリー装置１は、電気信号をトランジスター２によってスイッチングすることにより、強誘電体キャパシタ３へデータを書込むことや、強誘電体キャパシタ３からデータを読出すことが可能になっている。
【００２９】
次に、本発明に係る強誘電体キャパシタの製造方法の一実施形態を、強誘電体メモリー装置１の構成に基づいて説明する。
【００３０】
図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）は、本実施形態の強誘電体キャパシタの製造方法を概略して示す断面工程図である。なお、図２（ｂ）以降の図では、下地絶縁膜１１の下層構造の図示を省略している。図２〜図５の各図には、メモリーセルの１つを拡大して図示している。実際には、複数のチップ部を含んだウエハーを基板として用いて、複数のチップ部に一括して成膜やエッチング等の処理を行っている。そして、強誘電体メモリー装置１の各種構成要素を形成した後に、ウエハーをチップ部ごとに個片化して、複数のチップ部の各々を強誘電体メモリー装置１とし。複数の強誘電体メモリー装置１を一括して製造している。
【００３１】
強誘電体メモリー装置１を製造するには、まず、図２（ａ）に示すように、シリコン基板１０に素子分離領域を形成する。そして、素子分離領域の間におけるシリコン基板１０上に熱酸化法等によりゲート絶縁膜２３を形成する。そして、ゲート絶縁膜２３上に多結晶シリコン等からなるゲート電極２４を形成する。そして、素子分離領域間のシリコン基板１０の表層に、ゲート電極２４をマスクとして低濃度に不純物を注入する。そして、エッチバック法等を用いてサイドウォール２５を形成する。そして、素子分離領域間のシリコン基板１０の表層に、ゲート電極２４とサイドウォール２５とをマスクとして濃度に不純物を注入する。これにより、低濃度不純物領域と高濃度不純物領域とを含んだ、ソース領域２１及びドレイン領域２２が得られる。以上のようにして、トランジスター２を形成する。
【００３２】
そして、トランジスター２が形成されたシリコン基板１０上に、例えばＣＶＤ法でシリコン酸化物を成膜して下地絶縁膜１１を形成する。そして、ドレイン領域２２上のおける下地絶縁膜１１をエッチングして、ドレイン領域２２を露出させるコンタクトホールを形成する。そして、コンタクトホール内にチタン、チタンナイトライド等からなるバリア膜や密着層を形成する。そして、コンタクトホール内と下地絶縁膜１１上とに、例えばＣＶＤ法でタングステンを成膜してコンタクトホール内にタングステンを埋め込む。そして、下地絶縁膜１１上をＣＭＰ法等で研磨することにより、下地絶縁膜１１上のタングステンを除去する。このようにして、ドレイン領域２２上のコンタクトホール内に第１プラグ４１を埋設する。
【００３３】
次いで、図２（ｂ）に示すように、第１プラグ４１上と第１プラグ４１周辺の下地絶縁膜１１上とにわたって、下地導電部３４と強誘電体キャパシタ３とからなる積層体を形成する。そして、この積層体の上面および側面、積層体周辺の下地絶縁膜１１上にわたって水素バリア膜３５を形成する。
【００３４】
具体的には、第１プラグ４１上と下地絶縁膜１１上とに、下地導電部３４の形成材料として、例えばチタンアルミニウムナイトライドをスパッタ法により成膜して、下地導電膜を形成する。そして、下地導電膜上に、例えばイリジウム酸化物をスパッタ法等により成膜する。そして、イリジウム酸化物層上にプラチナをスパッタ法により成膜し、イリジウム酸化物層とプラチナ層とからなる下部電極膜を形成する。下部電極膜の膜厚は、例えば２００ｎｍ程度にする。そして、下部電極膜上に、強誘電体膜３２の形成材料として例えばＰＺＴＮを、ゾルゲル法（ＣＳＤ法）やＭＯＣＶＤ法、スパッタ法等により酸素雰囲気で成膜する。ＰＺＴＮ膜の膜厚は、例えば１００ｎｍ程度にする。そして、ＰＺＴＮ膜上に例えばプラチナをスパッタ法等により成膜する。そして、プラチナ層上にイリジウム酸化物をスパッタ法等により形成し、プラチナ層とイリジウム酸化物層とからなる上部電極膜を形成する。下部電極膜の膜厚は、例えば２００ｎｍ程度にする。
【００３５】
そして、上部電極膜上に例えばハードマスク等の膜パターンを形成し、この膜パターンをマスクとして積層膜をドライエッチングしてパターニングし、下地導電部３４と強誘電体キャパシタ３とからなる積層体を形成する。強誘電体キャパシタ３の厚みとしては、例えば５００ｎｍ程度である。そして、積層体の上面および側面、積層体周辺の下地絶縁膜１１上にわたって、アルミニウム酸化物からなる水素バリア膜３５を形成する。
【００３６】
チタンアルミニウムナイトライドが自己配向性を有する材質であるので、下地導電膜の結晶配向が良好になる。下部電極膜は、下地となる下地導電部膜の結晶配向を反映して、結晶配向が良好になる。ＰＺＴＮ膜は、下地となる下部電極膜の結晶配向を反映して、結晶配向が良好になる。ＰＺＴＮ膜を酸素雰囲気で成膜しているが、チタンアルミニウムナイトライドからなる下地導電膜が酸素バリア性を有しているので、第１プラグ４１の酸化が防止される。
【００３７】
次いで、図２（ｃ）に示すように、水素バリア膜３５上と下地絶縁膜１１上とを覆って、第１層間絶縁膜１２を形成する。ここでは、ＣＶＤ法でシリコン窒化物を成膜して第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の膜厚は、後に形成する第２層間絶縁膜１３の膜厚よりも薄くし、また強誘電体キャパシタ３の総厚よりも薄くする。第１層間絶縁膜１２の膜厚を強誘電体キャパシタ３の総厚よりも薄くしているので、強誘電体膜３２上面の中央部が平坦になる。第１層間絶縁膜１２の形成時に、第１層間絶縁膜１２の原料ガスの反応により、水素ガスや水分等の還元性物質が生成されることがある。強誘電体キャパシタ３が水素バリア膜３５に覆われているので、強誘電体膜３２の還元による劣化が格段に低減される。
【００３８】
次いで、図３（ａ）に示すように、強誘電体キャパシタ３の上部電極３３上の第１層間絶縁膜１２と水素バリア膜３５とを貫通して、上部電極３３の上面を露出させる下部コンタクトホール４５を形成する。ここでは、水素バリア膜３５をエッチストップに用いて第１層間絶縁膜１２をエッチングし、次いで水素バリア膜３５をエッチングすることにより下部コンタクトホール４５を形成する。強誘電体キャパシタ３上の第１層間絶縁膜が平坦になっているので、エッチングに用いるマスクパターンを高精度な形状に形成することができ、高精度な形状の下部コンタクトホールを形成することができる。また、水素バリア膜３５をエッチストップに用いて下部コンタクトホール４５を形成しているので、オーバーエッチによる上部電極３３へダメージを低減することができる。
【００３９】
次いで、図５（ｂ）に示すように、下部コンタクトホール４５内と第１層間絶縁膜１２上とにわたって、導電材料（ここではタングステン）を成膜して導電膜４２ａを形成する。ここでは、導電膜４２ａを形成する前に、下部コンタクトホール４５内にチタン、チタンナイトライド等からなるバリア膜や密着層を形成しておく。
【００４０】
次いで、図５（ｃ）に示すように、導電膜４２ａをエッチバックすることにより、第１層間絶縁膜１２上の導電膜４２ａを除去するとともに下部コンタクトホール４５内の導電膜４２ａを残留させ、下部コンタクトホール４５内の導電膜４２ａからなる下部プラグ層４２を形成する。
【００４１】
次いで、図４（ａ）に示すように、第１層間絶縁膜１２上と下部プラグ層４２上とにわたって第２層間絶縁膜１３を形成する。そして、強誘電体キャパシタ３に起因する第２層間絶縁膜１３上の凹凸をＣＭＰ法により平坦化する。ここでは、シリコン酸化物をＣＶＤ法で成膜して第２層間絶縁膜１３を形成する。第２層間絶縁膜１３の膜厚としては、第１層間絶縁膜１２の膜厚よりも厚くする。
【００４２】
通常のＣＭＰ法では、ウエハーを回転させつつ研磨する。すると、スラリーが遠心力によりウエハーの周縁部に偏ることや、ウエハーの部分ごとの速度が上はハーの周縁部で中央部よりも速くなることにより、ＣＭＰ法による研磨量がウエハーの周縁部において中央部よりも大きくなる。研磨量がウエハーの面内でばらつくことにより、第２層間絶縁膜１３の膜厚は、ウエハーの周縁部において中央部よりも例えば１００ｎｍ程度薄くなる。
【００４３】
次いで、図４（ｂ）に示すように、下部プラグ層４２上の第２層間絶縁膜１３を貫通して、下部プラグ層４２の上面を露出させる上部コンタクトホール４６を形成する。
具体的には、下部プラグ層４２の上方に開口を有するレジストパターンを、第２層間絶縁膜１３上に形成する。上部コンタクトホール４６の内寸が、下部プラグ層４２の上面における寸法よりも大きくなるように、レジストパターンの開口寸法を設定する。そして、レジストパターンをマスクとして第２層間絶縁膜１３をエッチングして、上部コンタクトホール４６を形成する。ウエハー（基板）の中央部において、上部コンタクトホールが第２層間絶縁膜１３を貫通するようにエッチング時間等のエッチング条件を設定する。また、第１層間絶縁膜１２および下部プラグ層４２をエッチストップとして第２層間絶縁膜１３をエッチングする。
【００４４】
第２層間絶縁膜１３の膜厚はウエハーの周縁部で中央部よりも薄くなっており、中央部において第２層間絶縁膜１３を貫通するようにエッチング条件を設定しているので、ウエハーの周縁部においても第２層間絶縁膜１３を貫通して上部コンタクトホールが形成される。ウエハーの周縁部ではエッチングが過剰になるが、第１層間絶縁膜１２および下部プラグ層４２をエッチストップに用いているので、上部電極３３がエッチングから保護される。また、仮に第１層間絶縁膜１２が除去された場合でも、水素バリア膜３５により上部電極３３がエッチングから保護される。
【００４５】
次いで、図５（ａ）に示すように、上部コンタクトホール４６内と第２層間絶縁膜１３上とにわたって、導電材料（ここではタングステン）を成膜して導電膜４３ａを形成する。ここでは、導電膜４３ａを形成する前に、上部コンタクトホール４６内にチタン、チタンナイトライド等からなるバリア膜や密着層を形成しておく。
【００４６】
そして、図５（ｂ）に示すように、第２層間絶縁膜１３上の導電膜４３ａをエッチバックやＣＭＰ法により除去するとともに、上部コンタクトホール４６内の導電膜４３ａを残留させ、残留した導電膜４３ａからなる上部プラグ層４３を形成する。このようにして、下部プラグ層４２と上部プラグ層４３とからなる第２プラグ４４を形成する。
【００４７】
そして、第２層間絶縁膜１３上と第２プラグ４４上とに配線層４を形成することや、強誘電体メモリー装置１の各種構成要素が形成されたウエハーをチップ部ごとに個片化すること等により、図１に示した強誘電体メモリー装置１が得られる。
【００４８】
以上のような本実施形態の強誘電体キャパシタの製造方法にあっては、第２層間絶縁膜１３の膜厚ばらつきを下部プラグ層４２に吸収させることができ、強誘電体キャパシタ３にダメージを与えることなく上部コンタクトホール４６を形成することができる。これにより、強誘電体キャパシタ３とコンタクトプラグ４４との接続信頼性を高めることができ、しかも強誘電体キャパシタ３のダメージを減らすことができる。
【００４９】
また、水素バリア膜３５をエッチストップに用いて第１層間絶縁膜１２をエッチングして、下部コンタクトホール４５を形成しているので、エッチングによる上部電極３３のダメージを減らすことができる。
第１層間絶縁膜１２の膜厚を第２層間絶縁膜１３の膜厚よりも薄くしており、また第１層間絶縁膜１２の膜厚を強誘電体キャパシタ３の総厚よりも薄くしているので、強誘電体キャパシタ３の中央部上の第１層間絶縁膜１２が平坦になる。したがって、強誘電体キャパシタ３の上にレジストパターンを高精度な形状に形成することができ、高精度な形状の下部コンタクトホール４５を形成することができる。よって、下部プラグ層４２を高精度な形状や寸法に形成することでき、下部プラグ層４２と上部電極３３との接続信頼性が高くすることができる。
【００５０】
本発明の強誘電体メモリー装置の製造方法にあっては、ウエハーの周縁部と中央部のいずれにおいても、強誘電体キャパシタ３と第２プラグ４４との接続信頼性を高めることができる。また、エッチングによる強誘電体キャパシタ３のダメージを減らすことができる。このように本発明の強誘電体メモリー装置の製造方法によれば、良好な特性の強誘電体メモリー装置を良好な歩留りで製造することができる。
【符号の説明】
【００５１】
１・・・強誘電体メモリー装置、２・・・トランジスター、
３・・・強誘電体キャパシタ、４・・・配線層、１０・・・シリコン基板（基板）、
１１・・・下地絶縁膜、１２・・・第１層間絶縁膜、１３・・・第２層間絶縁膜、
２１・・・ソース領域、２２・・・ドレイン領域、２３・・・ゲート絶縁膜、
２４・・・ゲート電極、２５・・・サイドウォール、３１・・・下部電極、
３２・・・強誘電体膜、３３・・・上部電極、３４・・・下地導電部、
３５・・・水素バリア膜、４１・・・第１プラグ、４２・・・下部プラグ層、
４２ａ・・・導電膜、４３・・・上部プラグ層、４３ａ・・・導電膜、
４４・・・第２プラグ（コンタクトプラグ）、４５・・・下部コンタクトホール、
４６・・・上部コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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