(57)【要約】【課題】情報処理装置の被制御部の節電モードからの復帰時間を短くすることができる情報処理装置、画像処理システム及びプログラムを提供する。【解決手段】情報処理装置（１００）は、所定の初期化処理を実行した後に制御信号を出力するメインＣＰＵ１と、当該システムの機能に関連する被制御部を制御するサブＣＰＵ１７，２１（第２制御手段）と、当該システムの節電モード時に、当該節電モードから通常モードに復帰するためのトリガを検出すると共に、メインＣＰＵ１から受信する制御信号及び上記トリガに基づいて、サブＣＰＵ１７，２１をリセット状態に設定する又は当該リセット状態を解除する制御部１５，１６，２０とを備え、この制御部１５，１６，２０は、節電モードから通常モードへの復帰時に、上記トリガに基づいて、サブＣＰＵ１７，２１のリセット状態を解除する。【選択図】図１
2011022973.tif 000002
【特許請求の範囲】
【請求項１】
情報処理装置全体を制御する第１制御手段と、
情報処理装置の電源投入時には前記第１制御手段の初期設定後に初期設定を開始し、情報処理装置の機能に関連する被制御部を制御する第２制御手段と、
前記情報処理装置の節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第１制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第２制御手段をリセット状態に設定する又は当該リセット状態を解除する第３制御手段とを備え、
前記第３制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第２制御手段のリセット状態を解除して、前記第２制御手段は前記第１制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とする情報処理装置。
【請求項２】
さらに、前記第１制御手段に接続され、前記第１制御手段及び前記第２制御手段用のプログラムを格納する第１格納手段と、
前記第１格納手段から転送された前記第２制御手段用のプログラムを格納する第２格納手段とを備え、
前記通常モードから前記節電モードへの移行時に、前記第１制御手段は前記第２制御手段用のプログラムを格納する第２格納手段をプログラム保持状態に設定し、前記節電モードから前記通常モードへの復帰時に、前記第３制御手段は、前記プログラム保持状態を解除し、前記検出された情報に基づいて、前記第２制御手段のリセット状態を解除することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記通常モードから前記節電モードへの移行時に、前記第１制御手段は前記第２格納手段を前記プログラム保持状態に設定し、前記第３制御手段は前記第２制御手段をリセット状態に設定することを特徴とする請求項２に記載の情報処理装置。
【請求項４】
さらに、前記第１制御手段に接続され、前記第１制御手段及び前記第２制御手段用のプログラムを格納する第１格納手段と、
前記第１格納手段から転送された前記第２制御手段用のプログラムを格納する第２格納手段とを備え、
前記通常モードから前記節電モードへの移行時に、前記第１制御手段は前記第２制御手段用のプログラムを格納する第２格納手段をプログラム保持状態に設定し、前記第３制御手段は前記第２制御手段に供給されるクロックの生成を停止する停止信号を前記生成手段に出力することを特徴とする請求項１に記載の情報処理装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の情報処理装置を備え、
前記請求項１の被制御部に、画像読取手段、及び画像形成手段を含むことを特徴とする画像処理システム。
【請求項６】
コンピュータを、
コンピュータ全体を制御する第１制御手段、
コンピュータの電源投入時には前記第１制御手段の初期設定後に初期設定を開始し、コンピュータの機能に関連する被制御部を制御する第２制御手段、及び
前記コンピュータの節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第１制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第２制御手段をリセット状態に設定する又は当該リセット状態を解除する第３制御手段として機能させ、
前記第３制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第２制御手段のリセット状態を解除して、前記第２制御手段は前記第１制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、画像処理システム、及びプログラムに関する。
【背景技術】
【０００２】
従来より、複数のＣＰＵを備えるマルチプロセッサシステムが知られている（例えば、特許文献１参照）。このマルチプロセッサシステムでは、第１〜第３のＣＰＵうち、第１のＣＰＵにＲＯＭが設けられている。このＲＯＭに格納されたブートローダの実行により、第２及び第３のＣＰＵ用のブートローダがディスク装置から第２及び第３のＣＰＵ用のＲＡＭに読み込まれる。第２及び第３のＣＰＵ用のブートローダの実行により、第２及び第３のＣＰＵのブートが実行される。
【０００３】
また、従来より、情報処理部と、プログラムが記憶された第１記憶部と、第１記憶部からプログラムが転送される第２記憶部と、第２記憶部に記憶されたプログラムに基づいて所定のタスクを実行するＣＰＵとを備える情報処理装置が知られている（例えば、特許文献２参照）。この情報処理装置では、プログラムが記憶されている場合に第２記憶部２０に記憶されているプログラムに基づいて所定のタスクの実行を開始する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２４２０５７号公報
【０００５】
【特許文献２】特開２００８−９７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、情報処理装置の被制御部の節電モードからの復帰時間を従来よりも短くすることができる情報処理装置、画像処理システム、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、情報処理装置は、情報処理装置全体を制御する第１制御手段と、情報処理装置の電源投入時には前記第１制御手段の初期設定後に初期設定を開始し、情報処理装置の機能に関連する被制御部を制御する第２制御手段と、前記情報処理装置の節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第１制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第２制御手段をリセット状態に設定する又は当該リセット状態を解除する第３制御手段とを備え、前記第３制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第２制御手段のリセット状態を解除して、前記第２制御手段は前記第１制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とする。
【発明の効果】
【０００８】
請求項１の発明によれば、情報処理装置の被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。
【０００９】
請求項２の発明によれば、第２制御手段のリセット状態が解除されたときに、第２制御手段が第２制御手段用のプログラムを使用することができる。
【００１０】
請求項３の発明によれば、第２制御手段用のプログラムを消失することなく、第２制御手段の電力消費を本構成を有していない場合に比較して削減することができる。
【００１１】
請求項４の発明によれば、第２制御手段用のプログラムを消失することなく、第２制御手段の電力消費を本構成を有していない場合に比較して削減することができる。
【００１２】
請求項５の発明によれば、情報処理装置の被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。
【００１３】
請求項６の発明によれば、コンピュータの被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態に係る情報処理装置の概略構成図である。
【図２】マルチプロセッサシステム１００の起動時の処理を示すフローチャートである。
【図３】（Ａ），（Ｂ）は、マルチプロセッサシステム１００が通常モードから節電モードに移行するときの処理を示すフローチャートである。
【図４】サブＣＰＵリセット制御部１６及びクロック生成部１８の詳細な構成図である。
【図５】マルチプロセッサシステム１００が節電モードから通常モードに復帰するときの処理を示すフローチャートである。
【図６】リセット制御レジスタ１６１から出力されるパワーオンリセット信号、節電モード制御部１５から出力される節電リセット信号及びＯＲ回路１６２から出力されるリセット信号の関係を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１６】
図１は、本実施の形態に係る情報処理装置の概略構成図である。
【００１７】
本実施の形態に係る情報処理装置は、例えば、図１のマルチプロセッサシステム１００である。マルチプロセッサシステム１００は、メインＣＰＵ（Central Processing Unit）１、ＲＯＭ（Read Only Memory）２、メモリコントローラ３、メインメモリ４、標準バスコントローラ５及びメインＣＰＵバス６、拡張コネクタ７，８、及び標準バス９を備えている。さらに、マルチプロセッサシステム１００は、バスブリッジ１０、システムバス１１、画像メモリコントローラ１２、画像メモリ１３、画像処理部１４、節電モード制御部１５、サブＣＰＵリセット制御部１６，２０、サブＣＰＵ１７，２１、クロック生成部１８，２２、スキャナ制御部１９、及び出力制御部２３を備えている。
【００１８】
メインＣＰＵ１、メモリコントローラ３、及び標準バスコントローラ５はＬＳＩ（Large Scale Integration）３０に格納されている。バスブリッジ１０、システムバス１１、画像メモリコントローラ１２、画像処理部１４、節電モード制御部１５、サブＣＰＵリセット制御部１６，２０、サブＣＰＵ１７，２１、クロック生成部１８，２２、スキャナ制御部１９、及び出力制御部２３はＬＳＩ（Large Scale Integration）３１に格納されている。
【００１９】
メインＣＰＵ１は、メインＣＰＵバス６を介してメモリコントローラ３及び標準バスコントローラ５に接続されており、システム全体を制御する。ＲＯＭ２は、不揮発性ＲＯＭで構成されており、メインＣＰＵ１用のプログラム、及びサブＣＰＵ１７，２１用のプログラムを格納している。メインメモリ４は、ＤＲＡＭ（Dynamic Random Access Memory）で構成されており、ワーキングエリアとして機能する。メモリコントローラ３は、メインメモリ４へのデータの書き込みやメインメモリ４からのデータの読み出しを制御する。標準バスコントローラ５は、メインＣＰＵバス６と標準バス９との間のデータ転送速度を調整する。尚、メインＣＰＵバス６及びシステムバス１１は、標準バス９よりもデータ転送速度が速い。拡張コネクタ７，８は、不図示の拡張機器を接続するためのコネクタである。
【００２０】
バスブリッジ１０は、標準バス９とシステムバス１１を接続するためのデバイスである。画像メモリコントローラ１２は、画像メモリ１３へのデータ又はプログラムの書き込み又は画像メモリ１３からのデータ又はプログラムの読み出しを制御する。画像メモリ１３は、スキャナから読み取られた画像データ、出力部に出力される画像データ、画像処理部１４で処理された画像データ及びサブＣＰＵ１７，２１用のプログラム等を保存するワーキングエリアとして機能する。画像処理部１４は、画像データに対して、拡大・縮小などの所定の画像処理を行う。
【００２１】
節電モード制御部１５は、節電モードから通常モードへ復帰するトリガ（例えば、外部装置からのデータの受信、節電解除ボタンの押下など）を検出する。サブＣＰＵリセット制御部１６，２０は、それぞれサブＣＰＵ１７，２１をリセット状態にしたり、サブＣＰＵ１７，２１のリセット状態を解除したりする。クロック生成部１８，２２は、それぞれサブＣＰＵ１７，２１にクロックを供給する。サブＣＰＵ１７は、サブＣＰＵ１７用のプログラムを使って、スキャナ及びスキャナに関連する構成要素、即ち画像処理部１４及びスキャナ制御部１９等（被制御部）を制御する。スキャナ制御部１９は、スキャナの動作を制御する。
【００２２】
サブＣＰＵ２１はサブＣＰＵ２１用のプログラムを使って、出力部（例えばプリンタ）及び出力部に関連する構成要素、即ち画像処理部１４及び出力制御部２３等（被制御部）を制御する。出力制御部２３は出力部の動作を制御する。
【００２３】
マルチプロセッサシステム１００は、例えば、複数の機能（例えば、プリント機能、スキャン機能、コピー機能など）を有する複合機（Multifunction Peripheral）に搭載されるが、これに限定されるものではなく、複数のＣＰＵを有する機器（コンピュータ、ゲーム機、又はモバイル端末など）に搭載されてもよい。また、サブＣＰＵの個数は２つに限定されない。
【００２４】
図２は、マルチプロセッサシステム１００の起動時の処理を示すフローチャートである。
【００２５】
まず、マルチプロセッサシステム１００の電源がオンになると、メインＣＰＵ１は、ＲＯＭ２からメインＣＰＵ１用のプログラムを読み込み（ステップＳ１）、メモリコントローラ３、メインメモリ４及び標準バスコントローラ５を初期化する（ステップＳ２）。次に、メインＣＰＵ１は、標準バス９の状態を確認し、標準バス９及び標準バス９に接続されているデバイス、即ち、バスブリッジ１０、拡張コネクタ７，８に接続されている拡張機器を初期化する（ステップＳ３）。
【００２６】
その後、メインＣＰＵ１は、画像メモリコントローラ１２を初期化する（ステップＳ４）。これにより、メインＣＰＵ１は、画像メモリ１３にアクセス可能になる。次いで、メインＣＰＵ１は、画像メモリ１３にサブＣＰＵ１７，２１用のプログラムを送信する（ステップＳ５）。メインＣＰＵ１は、サブＣＰＵリセット制御部１６，２０からサブＣＰＵ１７，２１にそれぞれ送信されるリセット信号を解除するように、第１制御信号をサブＣＰＵリセット制御部１６，２０に出力する（ステップＳ６）。リセット状態が解除されたサブＣＰＵ１７，２１は、画像メモリ１３から各々対応するプログラムを読み込み、所定の処理を開始する（ステップＳ７）。
【００２７】
このように、マルチプロセッサシステム１００の起動時は、メインＣＰＵ１が第１制御信号をサブＣＰＵリセット制御部１６，２０に出力することで、サブＣＰＵ１７，２１のリセット状態を解除する。
【００２８】
図３（Ａ），（Ｂ）は、マルチプロセッサシステム１００が通常モードから節電モードに移行するときの処理を示すフローチャートである。
【００２９】
マルチプロセッサシステム１００は、ユーザが予め設定された時間（例えば、５分）内に複合機を操作しない場合、又は節電ボタンが押下された場合に、通常モードから節電モードに自動的に移行するものとする。
【００３０】
まず、図３（Ａ）において、メインＣＰＵ１は、マルチプロセッサシステム１００が通常モードから節電モードに移行するときに、画像メモリ１３をセルフリフレッシュ状態に設定する（ステップＳ１１）。画像メモリ１３がセルフリフレッシュ状態に設定されると、画像メモリ１３は、節電モード中もサブＣＰＵ１７，２１用のプログラムを保持する。また、画像メモリ１３がセルフリフレッシュ状態に設定されている場合、サブＣＰＵ１７，２１は画像メモリ１３からサブＣＰＵ１７，２１用のプログラムを読み出せない。セルフリフレッシュ状態が解除された場合に、サブＣＰＵ１７，２１は、画像メモリ１３からサブＣＰＵ１７，２１用のプログラムを読み出せる。
【００３１】
節電モード制御部１５は、サブＣＰＵ１７，２１がリセット状態になる節電リセット信号をサブＣＰＵリセット制御部１６，２０に出力する（ステップ１２）。サブＣＰＵリセット制御部１６，２０は、リセット信号をサブＣＰＵ１７，２１にそれぞれ出力する（ステップＳ１３）。これにより、サブＣＰＵ１７，２１はリセット状態になり、サブＣＰＵ１７，２１用のプログラムの読み出しができなくなり、サブＣＰＵ１７，２１の電力消費は減少する。その後、サブＣＰＵ１７，２１の電源がオフになる（ステップＳ１４）。
【００３２】
尚、ステップＳ１２〜Ｓ１４に代えて、節電モード制御部１５は、サブＣＰＵ１７，２１へ供給されるクロックの生成を停止する停止信号をクロック生成部１８，２２に出力してもよい（ステップＳ１２Ａ）（図３（Ｂ）参照）。これにより、サブＣＰＵ１７，２１の動作は事実上停止するため、サブＣＰＵ１７，２１の電力消費は減少する。
【００３３】
図４は、サブＣＰＵリセット制御部１６及びクロック生成部１８の詳細な構成図である。
【００３４】
サブＣＰＵリセット制御部１６は、リセット制御レジスタ１６１及びＯＲ回路１６２を備えている。クロック生成部１８は、サブＣＰＵ１７に供給されるクロックを生成するＰＬＬ（Phase-Locked Loop）回路１８１及び発振器１８２を備えている。リセット制御レジスタ１６１は、メインＣＰＵ１から第１制御信号を受信すると、０又は１で表されるパワーオンリセット信号をＯＲ回路１６２に出力する。ＯＲ回路１６２は、リセット制御レジスタ１６１から出力されるパワーオンリセット信号及び節電モード制御部１５から出力される節電リセット信号に基づいて決定されるリセット信号をサブＣＰＵ１７に出力する。節電モード制御部１５から出力される節電リセット信号は０又は１で表される。ＯＲ回路１６２から出力されるリセット信号も、０又は１になる。パワーオンリセット信号、節電リセット信号及びリセット信号の関係は後述する。
【００３５】
尚、サブＣＰＵリセット制御部２０及びクロック生成部２２の構成は、サブＣＰＵリセット制御部１６及びクロック生成部１８の構成とそれぞれ同一である。
【００３６】
図５は、マルチプロセッサシステム１００が節電モードから通常モードに復帰するときの処理を示すフローチャートである。
【００３７】
本フローチャートでは、図４の構成に基づいて処理を説明するが、節電モード制御部１５は、サブＣＰＵリセット制御部２０及びクロック生成部２２に対しても同様の処理を実行する。また、サブＣＰＵ２１は、サブＣＰＵ１７と同様の処理を実行する。
【００３８】
まず、節電モード制御部１５が、節電モードから通常モードへ復帰するトリガ（例えば、外部装置からのデータの受信、節電解除ボタンの押下など）を検出する（ステップＳ２１）。節電モード制御部１５は、発振器１８２の電源をオンにし（ステップＳ２２）、画像メモリ１３のセルフリフレッシュ状態を解除する指示を画像メモリコントローラ１２に送信する（ステップＳ２３）。画像メモリコントローラ１２は、画像メモリ１３のセルフリフレッシュ状態を解除する（ステップＳ２４）。
【００３９】
節電モード制御部１５は、例えば、発振器１８２の電源オンから所定時間（例えば１００ｍｓ）が経過した場合に、ＰＬＬ回路１８１にリセット信号を出力する（ステップＳ２５）。これにより、安定したクロックが発振器１８２からＰＬＬ回路１８１に供給される。
【００４０】
ＰＬＬ回路１８１にリセット信号が出力されてから所定時間（例えば５０ｍｓ）が経過した場合に、ＰＬＬ回路１８１にリセット解除信号を出力する（ステップＳ２６）。これにより、安定したクロックがＰＬＬ回路１８１からサブＣＰＵ１７に供給される。
【００４１】
節電モード制御部１５は、サブＣＰＵ１７のリセット状態を解除するような節電リセット信号をＯＲ回路１６２に出力する（ステップＳ２７）。これにより、サブＣＰＵ１７のリセット状態は解除される。
【００４２】
サブＣＰＵ１７は、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出し、所定の処理を開始する（ステップＳ２８）。
【００４３】
節電モード制御部１５は、ステップＳ２２と平行して、メインＣＰＵ１に電力を供給するように、不図示の電源を制御する（ステップＳ３１）。メインＣＰＵ１は、図２のステップＳ１〜ステップＳ４の工程を実行する（ステップＳ３２）。その後、メインＣＰＵ１は、所定の処理を実行する。
【００４４】
このように、マルチプロセッサシステム１００が節電モードから通常モードに復帰するときは、メインＣＰＵ１による各構成要素の設定や初期化を待たずに、サブＣＰＵ１７は所定の処理を開始する。
【００４５】
また、マルチプロセッサシステム１００が節電モードから通常モードに復帰するときは、節電モード制御部１５が節電リセット信号をサブＣＰＵリセット制御部１６，２０に出力することで、サブＣＰＵ１７，２１のリセット状態を解除する。
【００４６】
図６は、リセット制御レジスタ１６１から出力されるパワーオンリセット信号、節電モード制御部１５から出力される節電リセット信号及びＯＲ回路１６２から出力されるリセット信号の関係を示す図である。
【００４７】
尚、図４の構成に基づいて、信号関係を説明するが、サブＣＰＵ２１側のパワーオンリセット信号、節電リセット信号及びリセット信号についても同様の関係が成立する。
【００４８】
リセット信号が「１」である場合には、サブＣＰＵ１７がリセット状態であり、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せない。リセット信号が「０」である場合には、サブＣＰＵ１７のリセット状態は解除され、サブＣＰＵ１７は、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せる。
【００４９】
まず、マルチプロセッサシステム１００の起動時は、パワーオンリセット信号が「１」になり、節電リセット信号が「０」になる。結果として、リセット信号は、「１」になる。この場合、サブＣＰＵ１７がリセット状態になり、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せない。
【００５０】
次に、画像メモリ１３にサブＣＰＵ１７用のプログラムが送信され、第１制御信号がサブＣＰＵリセット制御部１６に出力された場合（図２のステップＳ５，Ｓ６）には、パワーオンリセット信号が「０」になり、節電リセット信号が「０」のままである。結果として、リセット信号は、「０」になる。この場合、サブＣＰＵ１７のリセット状態は解除され、サブＣＰＵ１７は、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せる。
【００５１】
次いで、マルチプロセッサシステム１００が通常モードから節電モードに移行するときは（図３（Ａ）のステップＳ１２参照）、パワーオンリセット信号が「０」のままであり、節電リセット信号が「１」になる。結果として、リセット信号は、「１」になる。この場合、サブＣＰＵ１７がリセット状態になり、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せない。
【００５２】
最後に、マルチプロセッサシステム１００が節電モードから通常モードに復帰するときは（図５のステップＳ２７参照）、パワーオンリセット信号が「０」のままであり、節電リセット信号が「０」になる。結果として、リセット信号は、「０」になる。この場合、サブＣＰＵ１７のリセット状態は解除され、サブＣＰＵ１７は、画像メモリ１３からサブＣＰＵ１７用のプログラムを読み出せる。
【００５３】
本実施の形態によれば、節電モードからの復帰時に、メインＣＰＵ１による初期化処理の実行を待たずに、サブＣＰＵ１７，２１のリセット状態が解除されるので、サブＣＰＵ１７，２１に制御される被制御部（画像処理部１４、スキャナ制御部１９、及び出力制御部２３等）の復帰時間が従来よりも早くなる。
【００５４】
第１制御手段は、例えば、メインＣＰＵ１である。第２制御手段は、例えば、サブＣＰＵ１７，２１である。第３制御手段は、例えば、画像メモリコントローラ１２、節電モード制御部１５、及びサブＣＰＵリセット制御部１６，２０を備えている。節電モードから通常モードに復帰するための情報は、例えば、ステップＳ２１で検出されるトリガである。生成手段は、例えば、クロック生成部１８，２２である。第１格納手段は、例えば、ＲＯＭ２である。第２格納手段は、例えば、画像メモリ１３である。プログラム保持状態は、例えば、上記セルフリフレッシュ状態である。画像読取手段は、例えば、スキャナである。画像形成手段は、例えば、出力部（プリンタ）である。
【００５５】
マルチプロセッサシステム１００の機能を実現するためのソフトウェアのプログラムが記録されている記録媒体を、マルチプロセッサシステム１００に供給し、メインＣＰＵ１が記憶媒体に格納されたプログラムを読み出し実行することによっても、上記実施の形態と同様の効果を奏する。プログラムを供給するための記憶媒体としては、例えば、ＣＤ−ＲＯＭ、ＤＶＤ、又はＳＤカードなどがある。
【００５６】
また、マルチプロセッサシステム１００のメインＣＰＵ１が、マルチプロセッサシステム１００の機能を実現するためのソフトウェアのプログラムを実行することによっても、上記実施の形態と同様の効果を奏する。
【符号の説明】
【００５７】
１  メインＣＰＵ（Central Processing Unit）１、２  ＲＯＭ（Read Only Memory）、３  メモリコントローラ、４  メインメモリ、５  標準バスコントローラ、６  メインＣＰＵバス、７，８  拡張コネクタ、９  標準バス、１０  バスブリッジ、１１  システムバス、１２  画像メモリコントローラ、１３  画像メモリ、１４  画像処理部、１５  節電モード制御部、１６，２０  サブＣＰＵリセット制御部、１７，２１  サブＣＰＵ、１８，２２  クロック生成部、１９  スキャナ制御部、２３  出力制御部、１００  マルチプロセッサシステム
【図１】
2011022973.tif 000003
【図２】
2011022973.tif 000004
【図３】
2011022973.tif 000005
【図４】
2011022973.tif 000006
【図５】
2011022973.tif 000007
【図６】
2011022973.tif 000008