(57)【要約】【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。【選択図】図５
2011071529.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記半導体基板と前記ゲート電極を覆う第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜を形成した後、前記第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜を形成した後、前記第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する工程と、
前記第２シリコン酸化膜を形成した後、前記第２シリコン酸化膜をエッチングして、前記第２シリコン酸化膜を前記ゲート電極の側壁部に残す工程と、
前記第２シリコン酸化膜を前記ゲート電極の側壁部に残す工程の後、前記半導体基板に不純物拡散層を形成する工程と、
前記不純物拡散層を形成した後、前記第２シリコン酸化膜を除去する工程と、
前記第２シリコン酸化膜を除去した後、前記半導体基板を覆う第２シリコン窒化膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記絶縁膜はシリコン窒化膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜はシリコン酸化膜である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２シリコン酸化膜をエッチングする工程の後、前記第１シリコン窒化膜をエッチングする工程とを含む請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上における前記ゲート電極の側壁部から前記不純物拡散層側に向かって水平に延在する前記第１シリコン窒化膜の膜厚は、前記ゲート電極の側面及び前記半導体基板上における前記第１シリコン窒化膜の膜厚の２倍よりも大きい、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特にＭＯＳトランジスタのゲート構造、ゲート配線およびＬＩＣ（Local Interconnect）を含むコンタクト構造に関するものである。
【背景技術】
【０００２】
半導体素子の微細化に伴い、上層から基板へのコンタクト形成領域のマージンも減少する傾向にある。このため、コンタクトが活性領域を踏み外した場合に素子分離端から基板へ電気的ショートが発生することを防止するため、ボーダーレスコンタクト構造やセルフアラインコンタクト（Self Align Contact）構造（以下、ＳＡＣ構造と称する）と呼ばれるコンタクト形成方法が積極的に採用されている。
【０００３】
ＳＡＣ構造では、一般的に層間絶縁膜としてよく使われているシリコン酸化膜とのエッチング選択比がとれる材料が必要となる。このような材料の一例としてシリコン窒化膜が挙げられる。このため、ＳＡＣ構造のＭＯＳトランジスタのゲート電極の周辺はシリコン窒化膜が多用されている。
【０００４】
図１６は、ＳＡＣ構造のＭＯＳトランジスタの構成を示す概略断面図である。このＭＯＳトランジスタは、シリコン半導体基板１０１上にゲート酸化膜１０２を介して形成されたゲート電極１０３、ゲート電極１０３の両側のシリコン半導体基板１の表面領域に形成された一対の不純物拡散層１０４を有して構成されている。ここで、ゲート電極１０３は、下層のポリシリコン膜１０３ａと上層のシリサイド膜１０３ｂの２層からなるサリサイド構造によって構成されている。また、サリサイド化により不純物拡散層１０４の表層にもシリサイド膜１０５が形成されている。
【０００５】
ゲート電極１０３の側壁部には、サイドウォールスペーサ１０７が形成されている。そして、サイドウォールスペーサ１０７、シリサイド膜１０５及びシリサイド膜１０３ｂの表面をそれぞれ覆うようにシリコン窒化膜１０８が形成されている。エッチングストッパー膜１０８は、不純物拡散層１０４に接続されるコンタクト電極１０６のコンタクトホールに位置ズレが生じた場合であっても、コンタクトホールがゲート電極１０３若しくは素子分離端に到達することを抑止するエッチングストッパー膜として機能するものである。
【０００６】
このような従来のＳＡＣ構造のＭＯＳトランジスタにおいて、具体的にシリコン窒化膜が使用されてきた箇所としては、１）トランジスタゲートのサイドウォールスペーサー１０７、２）コンタクトホール、ＬＩＣ配線等が素子分離膜、ゲート電極１０３近くに配置されたときに接合リークや配線ショートを防止するためのエッチングストッパー膜１０８等が挙げられる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、シリコン窒化膜はシリコン酸化膜と比べ比誘電率が２倍以上と高いため、ゲート電極１０３とソース／ドレイン等の不純物拡散層１０４間の容量、隣接するトランジスタ同士のゲート電極１０３間の容量、ゲート電極１０３−コンタクト電極間１０６の容量、ゲート電極−ＬＩＣ配線間の容量を増大させてしまう。ソースやドレインとの抵抗を下げるため、トランジスタゲートに沿ってＬＩＣ配線を平行に形成した場合は、特に容量の増大が顕著であった。
【０００８】
図１７は各世代のゲートオーバーラップ容量を示す模式図である。世代が進むと、ゲートと拡散層間の容量（Ｃ１）に対して、ゲート電極−コンタクト間の容量（Ｃ２）の割合が増えていくことが判る。この理由としては、微細化とともにゲート電極のピッチやゲート電極−コンタクトホール間の距離が縮小していくこと、また特にゲート周辺の絶縁膜中に占める窒化膜の割合が増え、実効的な比誘電率が高くなっていくことが挙げられる。このような寄生容量の増大は、微細化による高速性、低消費電力というメリットを阻害する要因となっていた。
【０００９】
更に、図１８に示すように、トランジスタのピッチが縮小すると、サイドウォールスペーサ１０７に囲まれた不純物拡散層１０４にシリサイドを形成することが困難となる問題が生じていた。ゲート電極１０３間がサイドウォールスペーサ１０７に阻まれてしまうため、スパッタ法等の方法では高融点金属膜の成膜が困難となるためである。また、ゲート電極間において窒化膜のストレスによりシリサイド成長が抑制されてしまうという問題も生じていた。その結果、シリサイド抵抗が上昇し、デバイスの高速動作が阻害されることとなっていた。
【００１０】
一方で、ゲート電極と不純物拡散層を同時に接続するコンタクトホール（以下、シェアードコンタクトと称する）は、メモリセルサイズの縮小が可能なため、高集積化が求められるＳＲＡＭセルなどに使用されてきている。図１９は、シェアードコンタクト電極１１４を有するＭＯＳトランジスタの一例を示す概略断面図である。シェアードコンタクトの特徴は、ゲート電極に対して電極上部で接続を行う構造であるため、特別なマスクの追加やイオン注入工程を行うことなく、ゲート電極と拡散層を同時接続できることにある。
【００１１】
しかしながら、図１６、図１８に示したようなサイドウォールスペーサ１０７やエッチングストッパー膜１０８を用いると、図１９に示すようにサイドウォールスペーサ１０７、エッチングストッパー１０８の部分は少なくとも不純物拡散層１０４との接続に寄与することができない。従って、図１９に示すように、シェアードコンタクトサイズが微細化に沿ったスケーリングができないため、メモリセルの縮小、高集積化の妨げとなっていた。
【００１２】
更に、トランジスタのゲート電極１０３の幅Ｌｇが細くなるに従い、配線抵抗が増大し、シリサイド形成時の抵抗が不安定になるという問題も生じていた。
【００１３】
この発明は上述のような問題を解決するためになされたものであり、第１の目的は、ゲート電極周辺の寄生容量の更なる低減を達成することにある。
【００１４】
また、第２の目的は、ゲートのピッチが縮小してもゲート間に低抵抗なシリサイド層を有する半導体装置を提供することにある。
【００１５】
また、第３の目的は、ゲートを構成する各膜の形状を最適化することにより、接合リーク不良、コンタクト抵抗の上昇が発生することを抑止することにある。
【００１６】
また、第４の目的は、シェアードコンタクトの径を更に縮小することにある。
【００１７】
また、第５の目的は、メモリセルサイズが縮小し、ゲート幅が細くなっても低抵抗なゲート電極を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面領域に形成された１対の不純物拡散層と、前記ゲート電極の側壁を覆い前記ゲート電極近傍における前記半導体基板上まで連なるように形成された第１の絶縁膜とを備えたものである。
【００１９】
また、前記第１の絶縁膜が略均一な膜厚で形成されているものである。
【００２０】
また、前記第１の絶縁膜及び前記ゲート電極を含む前記半導体基板の上を覆い、エッチングストッパー膜として機能する第２の絶縁膜を備えたものである。
【００２１】
また、前記第１の絶縁膜の前記ゲート電極の横方向への長さが前記第１の絶縁膜の膜厚の２倍以上としたものである。
【００２２】
また、前記ゲート電極の側壁における前記第２の絶縁膜の膜厚が前記ゲート電極の上部における前記第２の絶縁膜の膜厚より小さく、かつ前記ゲート電極の側壁における前記第２の絶縁膜の膜厚が前記半導体基板上における前記第２の絶縁膜の膜厚より小さくしたものである。
【００２３】
また、前記ゲート電極の上部における前記第２の絶縁膜の膜厚が前記半導体基板上における前記第２の絶縁膜の膜厚より小さくしたものである。
【００２４】
また、前記第１の絶縁膜の膜厚と前記ゲート電極の側壁における前記第２の絶縁膜の膜厚との和が前記第１の絶縁膜の前記ゲート電極の横方向への長さと略等しいものである。
【００２５】
また、隣接する前記ゲート電極の間に層間絶縁膜が形成されており、前記ゲート電極間の前記層間絶縁膜に空洞領域が形成されているものである。
【００２６】
また、前記半導体基板上に形成された前記第１の絶縁膜の下層における前記不純物拡散層の不純物濃度が前記ゲート電極に対して更に外側の前記不純物拡散層の不純物濃度よりも低濃度とされているものである。
【００２７】
また、隣接する前記ゲート電極間における前記不純物拡散層の表面に低抵抗膜が形成されているものである。
【００２８】
また、前記ゲート電極の上部に低抵抗膜が形成されているものである。
【００２９】
また、前記ゲート電極の側面に低抵抗膜が形成されているものである。
【００３０】
また、隣接する前記ゲート電極間に層間絶縁膜が形成されており、前記層間絶縁膜及び前記ゲート電極上に少なくともシリコン酸化膜の比誘電率よりも低い低比誘電率膜が形成されているものである。
【００３１】
また、前記ゲート電極の上部において前記第２の絶縁膜が除去されており、前記ゲート電極と前記低比誘電率膜が密着しているものである。
【００３２】
また、前記ゲート電極の側壁における前記第１及び第２の絶縁膜が上から所定量除去されており、この部位に前記低比誘電率膜上層が充填されているものである。
【００３３】
また、前記ゲート電極上において前記ゲート電極と接続されるとともに前記不純物拡散層の一方と接続されたコンタクト電極を備えたものである。
【００３４】
また、この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記ゲート電極の上面、側面及び前記半導体基板上を覆うように第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜上に前記第１の絶縁膜をエッチングするためのエッチングマスク膜を形成する第３の工程と、異方性エッチングにより前記ゲート電極の側壁部以外のエッチングマスク膜を除去し、前記ゲート電極の側壁部に残存したエッチングマスク膜をマスクとして引き続き前記第１の絶縁膜のエッチングを行うことにより前記第１の絶縁膜を前記ゲート電極の側壁から前記エッチングマスク膜の下層における前記半導体基板まで連なる形状とする第４の工程と、前記エッチングマスク膜を除去する第５の工程と、前記半導体基板上の全面に第２の絶縁膜を形成して、前記ゲート電極及び前記半導体基板上を覆う第６の工程を有するものである。
【００３５】
また、前記第４の工程において、前記半導体基板上において前記第１の絶縁膜の前記ゲート電極の横方向への長さが前記第１の絶縁膜の膜厚の２倍以上となるようにエッチングを行うものである。
【００３６】
また、前記第６の工程において、前記ゲート電極の側壁部における前記第２の絶縁膜の膜厚が前記ゲート電極の上部における前記第２の絶縁膜の膜厚より小さく、かつ前記ゲート電極の側壁部における前記第２の絶縁膜の膜厚が前記半導体基板上における前記第２の絶縁膜の膜厚より小さくなるように前記第２の絶縁膜を形成するものである。
【００３７】
また、前記第６の工程において、前記ゲート電極の上部における前記第２の絶縁膜の膜厚が前記半導体基板上における前記第２の絶縁膜の膜厚より小さくなるように前記第２の絶縁膜を形成するものである。
【００３８】
また、前記第１の絶縁膜の膜厚と前記ゲート電極の側壁部における前記第２の絶縁膜の膜厚との和が前記半導体基板上における前記第１の絶縁膜の前記ゲート電極の横方向への長さと略等しくなるように前記第１及び第２の絶縁膜を形成するものである。
【００３９】
また、前記第１の工程と前記第２の工程の間に、前記ゲート電極をマスクとして前記半導体基板の表面領域に不純物を導入して不純物拡散層を形成する第７の工程を更に有するものである。
【００４０】
また、前記第４の工程の後、前記第６の工程の前に、少なくとも前記ゲート電極及び前記第１の絶縁膜をマスクとして前記第７の工程よりも高濃度の不純物を前記半導体基板の表面領域に導入する第８の工程を更に有するものである。
【００４１】
また、前記第４の工程後に、前記ゲート電極上及び前記不純物拡散層上に高融点金属膜を形成する第９の工程と、熱処理を施して前記高融点金属膜と前記ゲート電極又は前記不純物拡散層における前記半導体基板とを反応させて低抵抗膜を形成する第１０の工程とを更に有するものである。
【００４２】
また、前記第６の工程後に、前記第２の絶縁膜上に層間絶縁膜を形成する第１１の工程と、前記不純物拡散層に到達する開孔を前記層間絶縁膜及び前記第２の絶縁膜に形成する第１２の工程と、前記開孔を充填する導電膜を形成する第１３の工程とを更に有するものである。
【００４３】
また、前記第１２の工程において前記開孔を前記不純物拡散層とともに前記ゲート電極に到達するように形成し、前記第１３の工程において、前記導電膜を前記ゲート電極及び前記不純物拡散層に接続するものである。
【００４４】
また、前記第１１の工程後、隣接する前記ゲート電極間における前記層間絶縁膜中に空洞領域を形成する第１４の工程を更に有するものである。
【００４５】
また、前記第６の工程後に、前記第２の絶縁膜上に層間絶縁膜を形成する第１５の工程と、前記ゲート電極の上面が露出するまで前記層間絶縁膜及び前記ゲート電極上の前記第２の絶縁膜を研磨して除去する第１６の工程と、露出した前記ゲート電極上、前記ゲート電極間の前記層間絶縁膜上を含む前記半導体基板上にシリコン酸化膜よりも比誘電率の低い低比誘電率の絶縁膜を形成する第１７の工程とを更に有するものである。
【００４６】
また、前記第１６の工程と前記第１７の工程の間に、前記ゲート電極の両側において露出している前記第１及び第２の絶縁膜をウエットエッチングにより上部から所定量だけ除去する第１８の工程を更に有し、前記第１７の工程において、前記低比誘電率の絶縁膜を前記第１８の工程において前記第１及び第２の絶縁膜を除去した部位を充填するように形成するものである。
【００４７】
また、前記第１８の工程後、前記第１７の工程前に、露出している前記ゲート電極の上面及び側面に高融点金属膜を形成する第１９の工程と、熱処理を施して前記ゲート電極と前記高融点金属膜とを反応させて、前記ゲート電極の上面及び側面に低抵抗膜を形成する第２０の工程を更に有するものである。
【００４８】
また、前記第１３の工程後に、前記層間絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順次除去する第２１の工程と、前記半導体基板上の全面にシリコン酸化膜よりも比誘電率の低い低比誘電率膜を形成して前記ゲート電極及び前記導電膜を覆う第２２の工程と、前記低比誘電率の絶縁膜を研磨して前記導電膜を露出させる第２３の工程とを有するものである。
【発明の効果】
【００４９】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５０】
ゲート電極の側壁から半導体基板上まで連なるように断面がＬ字形状の第１の絶縁膜を形成してサイドウォールスペーサを構成したため、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を最小限に抑えることができ、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることが可能となる。
【００５１】
第１の絶縁膜の膜厚を略均一としたことにより、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を確実に低減させることができる。
【００５２】
ゲート電極上及び半導体基板上を覆う第２の絶縁膜を形成したため、この第２の絶縁膜をエッチングストッパー膜として機能させることにより、不純物拡散層へのコンタクトホールをゲート電極若しくは素子分離端に到達させることなく自己整合的に形成することができる。
【００５３】
第１の絶縁膜のゲート電極の横方向への長さを第１の絶縁膜の膜厚の２倍以上に規定したことにより、第１の絶縁膜の膜厚を半導体基板上における第１の絶縁膜の長さに比して十分小さくすることができ、ゲート電極の横方向へのサイドウォールスペーサの膜厚、体積を最小限に抑えてゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることができる。
【００５４】
ゲート電極の側壁における第２の絶縁膜の膜厚をゲート電極の上部における第２の絶縁膜の膜厚より小さくし、かつゲート電極の側壁における第２の絶縁膜の膜厚を半導体基板上における第２の絶縁膜の膜厚より小さくしたことにより、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を低減させることができる。また、コンタクトホールあるいはＬＩＣ配線がゲート電極側に重ねあわせずれを起こした場合であってもゲート側壁部の第２の絶縁膜に接触しにくい構造とすることができる。
【００５５】
ゲート電極の上部における第２の絶縁膜の膜厚を半導体基板上における第２の絶縁膜の膜厚より小さくしたことにより、コンタクトエッチング時のオーバーエッチング量を減らすことができ、オーバーエッチングが主原因で生じる接合リーク不良の発生を抑止することができる。
【００５６】
第１の絶縁膜の膜厚とゲート電極の側壁における第２の絶縁膜の膜厚との和を第１の絶縁膜のゲート電極の横方向への長さと略等しくしたことにより、不純物拡散層と接続されるコンタクトホールが位置ずれを起こした場合であっても接合リーク不良が生じたり、コンタクト抵抗が上昇してしまうことを抑止することができる。
【００５７】
隣接するゲート電極の間の層間絶縁膜に空洞領域を形成したことにより、ゲート電極間の寄生容量を低減させることができる。
【００５８】
断面がＬ字形状の第１の絶縁膜からなるサイドウォールスペーサを形成したことにより、第１の絶縁膜の下層における不純物濃度を低濃度としたＬＤＤ構造を形成することが可能となる。
【００５９】
隣接するゲート電極間における不純物拡散層の表面に低抵抗膜を形成したことにより、不純物拡散層とコンタクト電極との間の電気抵抗を低減させることができる。
【００６０】
ゲート電極の上部若しくは側面に低抵抗膜を形成したことにより、ゲート幅が細くなった場合であってもゲート電極を低抵抗化することができ、デバイスの高速動作を実現することができる。
【００６１】
隣接する前記ゲート電極間に層間絶縁膜を形成し、層間絶縁膜及びゲート電極上に少なくともシリコン酸化膜の比誘電率よりも低い低比誘電率膜を形成したことにより、ゲート電極の上層における寄生容量を低減させることができる。
【００６２】
ゲート電極の上部において第２の絶縁膜を除去し、ゲート電極上部と上層の低比誘電率膜とを密着させたことにより、ゲート電極と更に上層の配線との寄生容量を低減させることができる。
【００６３】
ゲート電極の側壁において第１及び第２の絶縁膜を上から所定量除去し、この部位に上層の低比誘電率膜を充填したことにより、ゲート電極間、ゲート電極−コンタクト電極間の寄生容量を最小限に抑えることができる。
【００６４】
ゲート電極の側壁から半導体基板上まで連なるように断面がＬ字形状のサイドウォールスペーサを形成した構造において、ゲート電極と不純物拡散層の双方に接続されるコンタクト電極を形成したことにより、占有領域を最小限に抑えたシェアードコンタクト電極を形成して微細化を達成することができる。
【００６５】
ゲート電極周辺の第１及び第２の絶縁膜を一旦除去した後、隣接するゲート電極間に低比誘電率膜を形成したことにより、ゲート電極間の寄生容量の更なる低減を達成することができる。
【図面の簡単な説明】
【００６６】
【図１】この発明の実施の形態１の半導体装置を示す概略断面図である。
【図２】図１の半導体装置において、ゲート電極の周辺を構成する各膜の寸法を詳細に示す概略断面図である。
【図３】実施の形態１の半導体装置の効果を説明するための比較例を示す概略断面図である。
【図４】実施の形態１の半導体装置の効果を説明するための比較例を示す概略断面図である。
【図５】実施の形態１の半導体装置の製造方法を工程順に示す概略断面図である。
【図６】この発明の実施の形態２の半導体装置を示す概略断面図である。
【図７】この発明の実施の形態２の半導体装置の別の例を示す概略断面図である。
【図８】この発明の実施の形態２の半導体装置の更に別の例を示す概略断面図である。
【図９】この発明の実施の形態３の半導体装置を示す概略断面図である。
【図１０】この発明の実施の形態４の半導体装置を示す概略断面図である。
【図１１】この発明の実施の形態４の半導体装置の製造方法を工程順に示す概略断面図である。
【図１２】この発明の実施の形態５の半導体装置を示す概略断面図である。
【図１３】この発明の実施の形態５の半導体装置の製造方法を工程順に示す概略断面図である。
【図１４】この発明の実施の形態６の半導体装置を示す概略断面図である。
【図１５】この発明の実施の形態６の半導体装置の製造方法を工程順に示す概略断面図である。
【図１６】従来のＳＡＣ構造のＭＯＳトランジスタの構成を示す概略断面図である。
【図１７】各世代のゲートオーバーラップ容量を示す模式図である。
【図１８】従来のＳＡＣ構造のＭＯＳトランジスタの構成を示す概略断面図である。
【図１９】従来のＳＡＣ構造のＭＯＳトランジスタの構成を示す概略断面図である。
【発明を実施するための形態】
【００６７】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置を示す概略断面図である。以下、図１を参照しながら、実施の形態１の半導体装置の構造を説明する。図１の半導体装置は、この発明をＳＡＣ構造のＭＯＳトランジスタに適用した例であり、シリコン半導体基板１上にゲート酸化膜２を介して形成されたゲート電極３、ゲート電極３の両側のシリコン半導体基板１の表面領域に形成されたソース／ドレイン拡散層の一対の不純物拡散層４、不純物拡散層４の表面に形成されたシリサイド膜５、及びシリサイド膜５に電気的に接続されたコンタクト電極６を有して構成されている。
【００６８】
ゲート電極３の側面にはシリコン窒化膜７が形成されている。このシリコン窒化膜７はゲート電極３の側壁からシリコン半導体基板１上まで連なるように形成されており、図１に示すようにゲート電極の延在する方向と直交する方向にそった断面の形状が略Ｌ字状の形状とされている。
【００６９】
ゲート電極３は、ポリシリコン膜３ａ及びチタンシリサイド（ＴｉＳｉ２）等のシリサイド膜３ｂの２層からなるサリサイド構造であり、不純物拡散層４上のシリサイド膜５及びゲート電極３の上部を構成するシリサイド膜３ｂは、サリサイド化によって同一工程で形成されたものである。
【００７０】
そして、ゲート電極３及びシリコン半導体基板１上を覆うようにシリコン窒化膜８が形成されている。シリコン窒化膜８は、不純物拡散層４に達するコンタクト電極６のコンタクトホールを形成する際のエッチングストッパー膜となる膜であって、コンタクトホール形成の際のマスクが多少ずれた場合でもコンタクトホールがゲート電極３若しくは素子分離端に達することを抑止する機能を有する。
【００７１】
シリコン窒化膜８はシリコン窒化膜７が形成された領域においてはシリコン窒化膜７を介してゲート電極３の側壁若しくはシリコン半導体基板１上を覆っている。また、シリコン窒化膜８は、ゲート電極３上においてはシリサイド膜３ｂ上を、不純物拡散層４上ではシリサイド膜５上をそれぞれ覆うように形成されている。
【００７２】
実施の形態１の半導体装置は、ゲート電極３の側壁に形成されたシリコン窒化膜７がサイドウォールスペーサとして機能し、後述するようにＭＯＳトランジスタのＬＤＤ構造を形成する場合には、高濃度の不純物拡散層４ｂを形成する際のマスクとなる。図１に示すように、サイドウォールスペーサとしてのシリコン窒化膜７を略均一な膜厚で形成し、ゲート電極３の側面及びシリコン半導体基板１上の所定範囲を覆うようにしたため、特にゲート電極３の側方に存在するシリコン窒化膜７の膜厚及び体積を大幅に低減することができる。また、同時にシリコン窒化膜７上に形成したシリコン窒化膜８がゲート電極３の横方向に拡大してしまうことを抑止することができ、ゲート電極３の側方におけるシリコン窒化膜８の膜厚、体積も極力少なくすることができる。このように、ゲート電極３の側壁部において比誘電率の高いシリコン窒化膜が占有する体積を極力少なくすることによって、ゲート電極３とコンタクト電極６間又は隣接するゲート電極３間に生じる寄生容量を最小限に抑えることができる。
【００７３】
図２は、図１の半導体装置において、ゲート電極３の周辺を構成する各膜の寸法を詳細に示す断面図である。図２に示すように、ＭＯＳトランジスタのゲート電極３のサイドウォールスペーサーの構造に関して、実施の形態１では、少なくとも絶縁材料としてシリコン酸化膜の比誘電率（ε＝３．９）よりも比誘電率が高い材料であるシリコン窒化膜７によってサイドウォールスペーサーを構成し、
Ｔｓｗ＞＝２×Ｔｄ
を満たすようにゲート電極３のサイドウォールスペーサの構造を決定している。ここで、Ｔｄはゲート電極３の側面及びシリコン半導体基板１上におけるシリコン窒化膜７の膜厚であり、Ｔｓｗはシリコン半導体基板１上においてゲート電極３の側面から不純物拡散層４側に向かって水平に延在するシリコン窒化膜７の長さ（幅）を示している。
【００７４】
このように、ゲート電極３の側面におけるシリコン窒化膜７の膜厚を、シリコン半導体基板１上でのシリコン窒化膜７の水平方向の長さ（＝Ｔｄ）の１／２以下とすることによって、ゲート電極３の側面におけるシリコン窒化膜７の体積を最小限に抑えることができる。そして、ゲート電極３の側壁におけるサイドウォールスペーサの膜厚を減少させることができるため、主に隣接するゲート電極３間、ゲート電極３−コンタクト電極６間の寄生容量を最小限に抑えることが可能となる。
【００７５】
また、図２において、サイドウォールスペーサとしてのシリコン窒化膜７の代わりにシリコン窒化膜とシリコン酸化膜の２層構造の膜、あるいは多層構造の膜を用いてもよい。サイドウォールスペーサー中にシリコン窒化膜を含む構造の場合、窒化膜の構成比率を減らすことでゲート電極３とのストレスを緩和させることができる。
【００７６】
また、実施の形態１の半導体装置において、好適には図２に示すように、エッチングストッパー膜であるシリコン窒化膜８の構造に関して、
Ｔｂ＜Ｔａ、Ｔｂ＜Ｔｃ
を満たすデバイス構造とすることが望ましい。ここで、Ｔａはゲート電極３上におけるシリコン窒化膜８の膜厚を、Ｔｂは、ゲート電極３の側壁部におけるシリコン窒化膜８の膜厚を、Ｔｃは、シリコン半導体基板１上におけるシリコン窒化膜８の膜厚をそれぞれ示している。
【００７７】
このように、シリコン窒化膜８の膜厚について、ゲート電極３の側壁部における膜厚Ｔｂをゲート電極３上の膜厚Ｔａ及びシリコン半導体基板１上の膜厚Ｔｃよりも小さくすることによって、ゲート電極３の側方におけるシリコン窒化膜８の体積を極力少なくすることができ、ゲート電極３間、ゲート電極３−コンタクト電極６間の容量を最小限に抑えることができる。
【００７８】
また、シリコン窒化膜７をゲート電極３の側壁に沿って均一な膜厚で形成したことにより、ゲート電極３の側壁において、シリコン窒化膜８をゲート電極３の側面に沿って均一な膜厚で形成することができ、シリコン窒化膜８の表面をシリコン半導体基板１の表面に対して垂直に形成することができる。従って、コンタクトホールあるいはＬＩＣ配線がゲート電極３側に向かって重ね合わせずれを起こした場合であっても、コンタクトホールあるいはＬＩＣ配線がシリコン窒化膜８と接触してしまうことを確実に防止することができる。従って、コンタクト電極６と不純物拡散層４（シリサイド膜５）との接触面積が減少してしまうことを抑止することができ、コンタクト抵抗を安定させることができる。
【００７９】
Ｔｂ＜Ｔａ、Ｔｂ＜Ｔｃの膜厚条件を満たすようにシリコン窒化膜８を形成するためには、プラズマＣＶＤ法を用いた成膜方法によってシリコン窒化膜８を形成する。これにより、Ｔｂ＜Ｔａ、Ｔｂ＜Ｔｃの膜厚条件を満たしたシリコン窒化膜８を形成することができる。
【００８０】
更に、実施の形態１の半導体装置においては、図２に示すように、
Ｔａ＞Ｔｃ
を満たすデバイス構造とすることが望ましい。
【００８１】
ＳＡＣ構造において、シリコン窒化膜８をエッチングストッパーとして機能させるために必要な膜厚は、最もオーバーエッチングがかかるゲート電極３上のシリコン窒化膜８の膜厚Ｔａで定まる。また、膜厚Ｔｃを膜厚Ｔａより薄くすることにより、コンタクト電極６を埋め込むための不純物拡散層４上におけるコンタクトホール形成時のオーバーエッチング量も減らすことができ、オーバーエッチングが主原因で起こる接合リーク不良を抑止することができる。従って、Ｔａ＞Ｔｃを満たしながら、エッチングストッパー膜として機能するシリコン窒化膜８の膜厚を必要最小限の膜厚に抑えることで寄生容量を低減させることが可能となる。
【００８２】
更に、実施の形態１の半導体装置においては、図２に示すようにトランジスタゲートのサイドウォールスペーサーとエッチングストッパー膜の構造に関して、
Ｔｓｗ＝Ｔｂ＋Ｔｄ
を満たすデバイス構造が望ましい。
【００８３】
前述したように、Ｔｓｗはシリコン半導体基板１上におけるシリコン窒化膜７の水平方向の長さ（幅）を示している。また、Ｔｂは、ゲート電極３の側壁部におけるシリコン窒化膜８の膜厚を、Ｔｄはシリコン窒化膜７の膜厚を示している。
【００８４】
この構成により、シェアードコンタクトやボーダレス構造を採用するデバイスに対して、微細化とデバイス性能を考慮した最適な構造を得ることができる。
【００８５】
図３及び図４の比較例に基づいて、Ｔｓｗ＝Ｔｂ＋Ｔｄとした場合の利点について説明する。図３は、Ｔｓｗ＞Ｔｂ＋Ｔｄとした場合を示している。この構造では、コンタクト電極６が充填されるコンタクトホールがゲート電極３側に重ね合わせずれを起こした場合に、コンタクトホールがシリコン半導体基板１上のシリコン窒化膜７の位置と重なった状態でシリコン半導体基板１まで到達してしまう。このため、コンタクト電極６がシリコン窒化膜７の下部の低濃度の不純物拡散層４ａに到達してしまい、シリコン窒化膜７の下部で接合リーク不良を招来することとなる。シリコン窒化膜７の下部は接合が浅いため、ここにコンタクトホールがずれて配置されると接合リークを起こし易いためである。更に、図３に示すように不純物拡散層４にシリサイド膜５を形成している場合には、コンタクトホールの位置がシリサイド膜５上から外れてしまうため、コンタクト電極６が不純物拡散層４と直接接続されてしまい、コンタクト抵抗が非常に高くなるという問題が生じる。
【００８６】
また、図４に示すように、Ｔｓｗ＜Ｔｂ＋Ｔｄとした場合には、コンタクト電極６の位置をゲート電極３から十分離間させないと、コンタクト電極６とシリコン窒化膜８が干渉してしまい、コンタクト電極６と不純物拡散層４（シリサイド膜）との接触面積が減少してしまう。これにより、コンタクト電極６とシリサイド膜５との抵抗が上昇してしまう。
【００８７】
これに対して、図２に示すように、Ｔｓｗ＝Ｔｂ＋Ｔｄとした実施の形態１の構造では、コンタクトホールがゲート電極３側に位置ずれを起こした場合であっても、シリコン窒化膜７はゲート電極３側壁を覆うシリコン窒化膜８の下層に必ず位置することになるため、コンタクトホールがシリコン窒化膜７を貫通して下層のシリコン半導体基板１に達することを抑止できる。また、コンタクト電極６とシリコン窒化膜８との距離を最大限に確保できるため、図４に示したようなコンタクト電極６とシリコン窒化膜８との干渉を抑止でき、コンタクト電極６とシリサイド膜５の接触抵抗の減少を抑止することができる。
【００８８】
次に、実施の形態１の半導体装置の製造方法について説明する。以下の製造方法の説明において、シリコン窒化膜７を形成する主要工程については図５に基づいて説明し、その他の工程については図示を省略する。先ず、シリコン半導体基板１上に素子分離絶縁膜を形成する。素子分離はいわゆるＬＯＣＯＳ法、トレンチ法等の方法によって行う。その後、素子活性領域にウエル形成、しきい値制御等を目的としてイオン注入を行う。
【００８９】
次に、ゲート酸化膜２を成膜後、ゲート電極材料としてのポリシリコン膜３ａを堆積し、ゲート電極のパターニングを行う。ゲート電極材料の加工は、フォトレジスト、又はシリコン酸化膜、シリコン窒化膜等の絶縁膜をマスクして行う。
【００９０】
次に、ゲート電極に接近した浅い接合形成を目的として、ゲート電極（ポリシリコン膜３ａ）をマスクとして低濃度の不純物のイオン注入を行う。これにより、ゲート電極の両側のシリコン半導体基板１の両側に低濃度の不純物拡散層４ａを形成する。この状態を図５（ａ）に示す。
【００９１】
その後、図５（ｂ）〜図５（ｄ）に示す工程によりゲート電極３の両側にサイドウォールスペーサとしてのシリコン窒化膜７を形成する。サイドウォールスペーサの形成方法としては、シリコン酸化膜１１、シリコン窒化膜７及びシリコン酸化膜１２の３層構造を形成し、これらの膜をゲート電極３の側壁部のみに残す異方性エッチングを行い、シリコン半導体基板１に不純物を導入してＭＯＳトランジスタを形成した後、最も外側のシリコン酸化膜１２を除去することにより行う。
【００９２】
先ず、図５（ｂ）に示すように、ゲート電極３の上面及び側面、シリコン半導体基板１上を覆うようにシリコン酸化膜１１を形成し、更にシリコン酸化膜１１上にシリコン窒化膜７を形成する。
【００９３】
次に、シリコン窒化膜７上にＢＰＴＥＯＳ、ＮＳＧ等のシリコン酸化膜１２を形成する。その後、異方性エッチングを行うことにより、図５（ｃ）のようにシリコン半導体基板１上のシリコン酸化膜１２を除去し、ポリシリコン膜３ａからなるゲート電極の側壁のみにシリコン酸化膜１２を残存させる。その後、シリコン酸化膜１２をマスクとして引き続いてエッチングを行うことにより、シリコン酸化膜１２の下層以外のシリコン半導体基板１上及びゲート電極上のシリコン窒化膜７を除去する。これにより、図５（ｃ）に示すように、ゲート電極３の側壁からシリコン半導体基板１上までがＬ字状の断面形状を有するシリコン窒化膜７によって覆われた構造を形成することができる。
【００９４】
この際、シリコン窒化膜７の下層のシリコン酸化膜１１を残存させるようにエッチングを行うことにより、特に不純物拡散層４におけるシリコン半導体基板１の表面がダメージを受けることを抑止することができる。なお、シリコン酸化膜１１はシリコン半導体基板１の表面のダメージ発生の抑止の他、界面準位の高いシリコン窒化膜７とゲート電極３との間のバッファ層、シリコン窒化膜７とゲート電極３とのストレスを緩和する機能を有する膜である。図５以外の各実施の形態の説明においては、シリコン酸化膜１１の説明及び図示を省略する。
【００９５】
シリコン窒化膜７によるサイドウォールスペーサの形成後、深い接合形成を目的として、ゲート電極及びその両側のシリコン窒化膜７、シリコン酸化膜１２をマスクとして高濃度の不純物のイオン注入を行う。その後、不純物を活性化させる熱処理を施し、シリサイド形成を行う。
【００９６】
ゲート電極上層部をシリサイド化させる場合、ゲート電極材料としてはポリシリコンが中心に用いられ、少なくともこの工程の直前には電極上層部に絶縁膜を残さない構造が必要である。従って、シリサイド工程の前にゲート電極３及び不純物拡散層４上のシリコン酸化膜１１は除去しておく。
【００９７】
そして、ゲート電極３上、シリコン酸化膜１２及び不純物拡散層４を覆うように例えばスパッタ法によりチタン（Ｔｉ）膜等の高融点金属膜を形成し、熱処理を施す。このいわゆるサリサイド工程により、ゲート電極３の上部にチタンシリサイド（ＴｉＳｉ２）からなるシリサイド膜３ｂを形成するとともに不純物拡散層４の表面にシリサイド膜５を形成する。その後、ゲート電極３の側壁のシリコン酸化膜１２を除去する。シリコン酸化膜１２の材料として、例えば、フッ酸に溶けやすいＢＰＴＥＯＳやＮＳＧを用いることにより、ウエットエッチングを用いて容易に除去することが可能となる。
【００９８】
なお、ゲート電極３及び不純物拡散層４のシリサイド化は、シリコン酸化膜１２を除去した後にチタン膜を形成し、熱処理を施すことにより行ってもよい。また、高濃度の不純物をイオン注入する工程の前にシリコン酸化膜１２を除去しておき、ゲート電極３及びシリコン窒化膜７をマスクとして高濃度の不純物のイオン注入を行ってもよい。
【００９９】
このシリサイド工程においては、サイドウォールスペーサとしてシリコン窒化膜７を用いているため、シリサイド膜５の形成時にゲート電極との距離（枠幅）の変動を最小限に抑制することができる。
【０１００】
シリサイド膜３ｂ，５の形成により、ゲート電極３や不純物拡散層４の寄生抵抗を低減できるため、デバイスの高速動作に特に適しており、ロジックＬＳＩやシステムＬＳＩへ適用して好適である。
【０１０１】
次に、図５（ｅ）に示すように、シリコン半導体基板１上及びゲート電極３上を覆うように、エッチングストッパー膜としてのシリコン窒化膜８を形成する。
【０１０２】
その後、シリコン半導体基板１上の全面に層間絶縁膜を堆積し、コンタクト層間を形成する。このとき主に用いられる絶縁膜はシリコン酸化膜である。近年、微細化の追求からコンタクトホールと素子分離膜又はゲート電極との余裕が小さくなる傾向にあり、接合リークや配線ショートを防止するための構造が必要とされている。本実施の形態の半導体装置ではＳＡＣ構造によってエッチングストッパー膜をコンタクト層間に導入し、接合リークや配線ショートを防止している。
【０１０３】
ＳＡＣ構造を用いることにより、コンタクト電極６のコンタクトホール形成の際のエッチングをシリコン窒化膜８で一旦止め、その後、シリコン窒化膜８に対して追加エッチングを必要な分だけ行うことにより、不必要なオーバーエッチングを減らすことが可能である。その結果、重ねずれ等によりホールが素子分離領域上にかかることがあっても、過剰なエッチングが素子分離にかかわらず、接合リークを防止することができる。エッチングストッパー膜はコンタクト層間絶縁膜として一般的なシリコン酸化膜に対してエッチング選択比が十分にとれる材料が好ましく、シリコン窒化膜８を用いることにより過剰なエッチングを防止することができる。
【０１０４】
不純物拡散層４のシリサイド膜５に到達するコンタクトホールを開孔した後、コンタクトホールを充填するコンタクト電極６を形成することにより、実施の形態１の半導体装置を完成させる。
【０１０５】
以上説明したように、この発明の実施の形態１の半導体装置では、ゲート電極３の側壁からシリコン半導体基板１上まで連なるように断面が略Ｌ字状のシリコン窒化膜７からなるサイドウォールスペーサを形成するようにしたため、サイドウォールスペーサがシリコン半導体基板１の上層から下層に向かって末広がりの形状となることを抑止することができる。従って、ゲート電極３の側方におけるサイドウォールスペーサの膜厚、体積を大幅に減少させることができ、ゲート電極３間あるいはゲート電極３とコンタクト電極６間の寄生容量を最小限に抑えることができる。
【０１０６】
また、サイドウォールスペーサとしてのシリコン窒化膜７と、エッチングストッパー膜としてのシリコン窒化膜８の寸法を最適化することにより、ゲート電極３とコンタクト電極６との干渉を抑止してコンタクト電極６とシリサイド膜５との間の電気抵抗を最小限に抑えることができるとともに、コンタクト電極６がシリコン窒化膜７の下層の低濃度の不純物拡散層４ａへ到達してしまうことを抑止することができる。
【０１０７】
実施の形態２．
図６は、この発明の実施の形態２の半導体装置を示す概略断面図である。実施の形態２は、隣接して形成したゲート電極３間のシリコン半導体基板１の表面の不純物拡散層４にシリサイド膜５を形成したメモリセルの構成を示している。ゲート電極３及びゲート電極３周りのシリコン窒化膜７、シリコン窒化膜８の構成は実施の形態１と同様である。
【０１０８】
ゲート電極に囲まれた不純物拡散層へシリサイドを形成することは非常に困難である。その理由は主としてゲート電極の側壁に形成したサイドウォールが横方向に拡大していることにある。特に、ゲート電極の間隔が狭ピッチとなるとスパッタ法によって不純物拡散層上に高融点金属膜を成膜することが困難となる。
【０１０９】
図６に示す半導体装置では、実施の形態１と同様の方法によって、ゲート電極３の側壁からシリコン半導体基板１の表面まで連なるように均一な膜厚のシリコン窒化膜７を形成し、これをサイドウォールスペーサとしている。従って、シリコン窒化膜８を形成する前の段階においてゲート電極３間における不純物拡散層４の露出面積を最大限に確保することができる。従って、スパッタ法を用いた場合であってもゲート電極３間の不純物拡散層４上に確実に高融点金属膜を形成することができる。これにより、ゲート電極３間のピッチが微細化によって縮小した場合であっても、隣接するゲート電極３間においてサイドウォールスペーサが占有する領域を極力小さくすることができるため、シリサイド反応に必要な高融点金属を十分に成膜することができる。狭ピッチ化が進むメモリセル等に対して、実施の形態２のデバイス構造は特に有効である。
【０１１０】
また、このＬ字型のシリコン窒化膜７を用いてＬＤＤ形成工程を行うことにより、実施の形態１で説明したように、隣接するゲート電極３間において浅い接合と深い接合を有するＬＤＤ構造のソース／ドレインを同時に形成することも可能となる。
【０１１１】
次に、図７に基づいて実施の形態２の半導体装置の他の例について説明する。図７の半導体装置は、図６の半導体装置と同様にゲート電極３間の不純物拡散層４にシリサイド膜５を形成するとともに、少なくともコンタクトホールが形成されないゲート電極３間に形成した層間絶縁膜９に空洞領域１０を形成してゲート電極３間の寄生容量を低減させたものである。空洞領域１０は真空状態、又は不活性ガスが充填された状態とされている。ゲート電極３及びゲート電極３周りのシリコン窒化膜７、シリコン窒化膜８の構成は実施の形態１と同様である。
【０１１２】
空洞領域１０の形成は、層間絶縁膜９の形成と同時に行う。従って、空洞領域１０を形成するための特別なマスク形成工程は必要なく、工程を煩雑化することなく空洞領域１０を形成することができる。ゲート電極３の上層からゲート電極３に達するコンタクトを形成する場合には、ゲート電極３の横方向への寸法変動、コンタクト径の寸法変動、ゲート電極３に対するコンタクトの重ね合せずれ量を考慮して空洞領域１０を作りこみ、ゲート電極３へのコンタクトが空洞領域１０に接することのないように空洞領域１０を形成する。
【０１１３】
図６、図７に示した半導体装置では、実施の形態１の半導体装置と同様にゲート電極３の周辺のシリコン窒化膜７、シリコン窒化膜８の構造を最適化しているため、特にゲート電極３の側壁におけるシリコン窒化膜の膜厚、体積が最小限に抑えられ、ゲート電極３間の寄生容量を低減することができる。図６に示す半導体装置では、これに加えて狭ピッチのゲート電極３間にシリサイド膜５を確実に形成することができる。更に、図７の半導体装置では、これに加えて層間絶縁膜９に空洞領域１０を形成しているため、ゲート電極３間、ゲート電極３−コンタクト電極６間において更なる寄生容量の低減を実現することができる。
【０１１４】
次に、図８に基づいて実施の形態２の半導体装置の更に他の例について説明する。図８は半導体装置の構成と製造方法を共に示す断面図である。
【０１１５】
図８に示す半導体装置は、実施の形態１と同様にゲート電極３の周りにシリコン窒化膜７及びシリコン窒化膜８を形成し、ゲート電極３を含むシリコン半導体基板１上の全面に層間絶縁膜９を形成した後、シリコン窒化膜エッチングストッパー膜としてのシリコン窒化膜８を用いてシェアードコンタクトやボーダレスコンタクトを形成した後に、層間絶縁膜９、シリコン窒化膜８を含む絶縁膜を一旦除去し、シリコン酸化膜の比誘電率（ε＝３．９）よりも低い比誘電率を有する低比誘電率（low k）膜１３をゲート電極３間、コンタクト電極６間に再び成膜したものである。図８（ｄ）に示すように、シリコン窒化膜７及びシリコン窒化膜８を除去した後に低比誘電率膜１３を形成することにより、ゲート電極３間の比誘電率をより低減させることができ、寄生容量の発生を最小限に抑えることができる。
【０１１６】
以下、図８の半導体装置の製造方法を詳細に説明する。図８（ａ）は、図１に示す実施の形態１の半導体装置を形成し、シリコン半導体基板１上を層間絶縁膜９で覆った状態を示しており、ゲート電極３を隣接して形成した状態を示している。ここまでの工程は実施の形態１で説明した半導体装置の製造方法と同様にして行う。この状態から、層間絶縁膜９を除去し、シリコン窒化膜７及びシリコン窒化膜８を除去することにより、図８（ｂ）に示す構造を得る。
【０１１７】
次に、図８（ｃ）に示すように、シリコン半導体基板１上の全面にシリコン酸化膜の比誘電率（ε＝３．９）よりも低い比誘電率を有する低比誘電率膜１３を形成し、低比誘電率膜１３によってゲート電極３及びコンタクト電極６を覆う。
【０１１８】
その後、例えばＣＭＰ（化学的機械研磨）法により低比誘電率膜１３の表面を研磨して平坦化し、コンタクト電極６の上面を露出させる。これにより、図８（ｄ）に示す構造を得る。
【０１１９】
図８に示す半導体装置によれば、ゲート電極３の側面におけるシリコン窒化膜７，８を除去し、更にゲート電極３間に低比誘電率膜１３を形成しているため、隣接するゲート電極３間、ゲート電極３とコンタクト電極６間における寄生容量の更なる低減を達成することができる。
【０１２０】
実施の形態３．
次に、この発明の実施の形態３について説明する。図１９において説明したように、ゲートと不純物拡散層とを同時に接続するシェアードコンタクトは、メモリセル縮小化により適しているため、高集積化が求められるＳＲＡＭセルなどに使用されている。
【０１２１】
実施の形態３の半導体装置は、実施の形態１の半導体装置をシェアードコンタクトを有するメモリセルに適用したものである。以下、図９に基づいて実施の形態３の半導体装置の構成について説明する。図９においてゲート電極３及びゲート電極３の周辺のシリコン窒化膜７，８の構成は実施の形態１と同様である。
【０１２２】
図９に示す半導体装置では、コンタクトホール形成により不純物拡散層４の一方の表面のシリコン窒化膜８が除去されるとともに、ゲート電極３上においてもシリコン窒化膜８が除去されている。そして、ゲート電極３のシリサイド膜３ｂと不純物拡散層４のシリサイド膜５の双方に接続されるシェアードコンタクト電極１４が形成されている。
【０１２３】
実施の形態３では、シリコン窒化膜７及びシリコン窒化膜８の寸法が最適化され、シリコン窒化膜７がゲート電極３の側壁に沿って均一な膜厚で形成されているため、図１９のシェアードコンタクト電極１１４と比較すると、φ２（図９参照）＜φ１（図１９参照）とすることができ、この分だけメモリセルを縮小することができる。従って、この構造によればメモリセルサイズが小さくでき、高集積化が可能となる。
【０１２４】
また、図９に示すように、ゲート電極３に対してシェアードコンタクト電極１４が形成されている側のシリコン窒化膜７及びシリコン窒化膜８の膜厚の合計（＝Ｔｂ＋Ｔｄ）をシリコン窒化膜７のゲート電極３側面から側方に向かって延在する長さ（＝Ｔｓｗ）と同等若しくは同等以上としている。これにより、シェアードコンタクト電極１４がシリコン窒化膜７の下層の不純物拡散層４に達することを抑止できる。
【０１２５】
また、図９においてφ２＝φ１となる設計をした場合、すなわち、図１９のシェアードコンタクトと同一幅のシェアードコンタクト電極１４を形成した場合には、ゲート電極３との抵抗や、不純物拡散層４との抵抗をより下げることが可能である。更に、図９のようにゲート電極３や不純物拡散層４に形成したシリサイド膜３ｂ、シリサイド膜５によって電気抵抗を低減することができる。
【０１２６】
実施の形態４．
図１０は、この発明の実施の形態４の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態４について説明する。実施の形態４の半導体装置は、図１０に示すように、ゲート電極３上のシリコン窒化膜７及びシリコン窒化膜８を除去し、ゲート電極３上に低比誘電率膜１５を形成した構造を有している。
【０１２７】
このように、ゲート電極３上に直接低比誘電率膜１５を形成することにより、ゲート電極３上に配置される上層配線とゲート電極３との間の寄生容量を低減させることができる。
【０１２８】
図１１は、図１０に示す半導体装置の製造方法を示す概略断面図である。以下、図１１を参照しながら、図１０の半導体装置の製造方法を説明する。
【０１２９】
先ず、図１１（ａ）に示すように、図５と同様の工程によりゲート電極３、ゲート電極３を覆うシリコン窒化膜７及びシリコン窒化膜８を形成した後、シリコン窒化膜８上を覆うように層間絶縁膜９を成膜する。これにより、ゲート電極３上及びシリコン半導体基板１上が層間絶縁膜９によって覆われる。
【０１３０】
次に、ＣＭＰ法により層間絶縁膜９の表面を研磨して平坦化する。この際、ゲート電極３上を覆うシリコン窒化膜７及びシリコン窒化膜８も同時に研磨して除去する。これにより、ゲート電極３上部のシリサイド膜３ｂが露出する。
【０１３１】
なお、ゲート電極３上のシリサイド膜３ｂの形成は、ゲート電極３上のシリコン窒化膜７及びシリコン窒化膜８を除去した後に行ってもよい。この場合は、本工程までポリシリコン電極３ａの上部にゲート電極３のリソグラフィ工程で用いるハードマスク（酸化膜、窒化膜等）が残っていても構わない。ＣＭＰ法によりシリコン窒化膜８を研磨する工程で除去することが可能なためである。また、ゲート電極３上のシリサイド膜３ｂは再度形成し直すようにしてもよい。
【０１３２】
層間絶縁膜９の研磨後、上層にスピンコード法などの方法によって少なくともシリコン窒化膜の比誘電率よりも低い比誘電率、好ましくはシリコン酸化膜よりも低い比誘電率を有する低比誘電率膜１５を形成する。この際には、ＣＭＰ法により一度層間絶縁膜９の平坦化がなされているため、ゲート電極３間への埋め込みを考慮する必要はない。その結果、ゲート電極３の上層において比誘電率の高い膜がなくなり、ゲート電極３の上層に配置される上層配線とゲート電極３との間の寄生容量を低減させることができる。
【０１３３】
実施の形態５．
図１２は、この発明の実施の形態５の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態５について説明する。実施の形態５の半導体装置は、実施の形態４と同様にゲート電極３上のシリコン窒化膜８を除去するとともに、ゲート電極３側壁の上部においてもシリコン窒化膜７及びシリコン窒化膜８を除去し、ゲート電極３上に低比誘電率膜１５を形成した構造を有している。
【０１３４】
このように、ゲート電極３上のみならずゲート電極３の側壁部においてもシリコン窒化膜７及びシリコン窒化膜８を除去することにより、ゲート電極３の上に配置される配線とゲート電極３との間の寄生容量を低減させることができるとともに、ゲート電極３間、ゲート電極３−コンタクト電極６間における寄生容量の発生を抑止することができる。
【０１３５】
図１３は、図１２の半導体装置の製造方法を工程順に示す概略断面図である。ここで、図１３（ａ）は、図１１（ｂ）と同一の工程を示しており、シリコン半導体基板１上に層間絶縁膜９を形成してゲート電極３上を覆った後、ＣＭＰ法により層間絶縁膜９を平坦化してゲート電極３のシリサイド膜３ｂを露出させた状態を示している。
【０１３６】
次に、図１３（ｂ）に示すように、ウエットエッチングによりゲート電極３の側壁におけるシリコン窒化膜７及びシリコン窒化膜８を上部から除去していく。
【０１３７】
その後、シリコン半導体基板１上の全面に少なくともシリコン窒化膜の比誘電率よりも小さな比誘電率の低比誘電率膜１５を形成する。これにより、ゲート電極３の側壁部におけるシリコン窒化膜７及びシリコン窒化膜８を除去した部位にこの絶縁膜を充填することができ、また、層間絶縁膜９上を絶縁膜で覆うことができる。これにより、図１２に示す実施の形態５の半導体装置を形成することができる。
【０１３８】
実施の形態５の半導体装置によれば、ゲート電極３上に配置される上層配線とゲート電極３との間の寄生容量、及びゲート電極３間、ゲート電極３−コンタクト電極６間の寄生容量を共に低減することができる。
【０１３９】
実施の形態６．
図１４は、この発明の実施の形態６の半導体装置を示す概略断面図である。以下、図面を参照しながら実施の形態６について説明する。実施の形態６の半導体装置は、実施の形態５の半導体装置において、ゲート電極３の上部を構成するシリサイド膜３ｂをゲート電極３上部からシリコン窒化膜７及びシリコン窒化膜８が除去された側壁部まで連なるように形成したものである。
【０１４０】
この構造によれば、ゲート電極３のシリサイド化により配線抵抗を改善することができ、また、ゲート電極３の上部及び側壁部がシリコン窒化膜７及びシリコン窒化膜８に覆われることがないため、ストレスによるシリサイド反応の抑制が防止でき、良好で安定した抵抗特性を得ることができる。
【０１４１】
特に、微細化等の要因によりゲート長が細くなると、シリサイド抵抗が不安定になる。不安定要因のひとつはポリシリコン膜３ａの両側が絶縁膜で抑えつけられ、応力によりシリサイド反応が抑制される点が挙げられる。
【０１４２】
図１４に示す半導体装置の構造では、ゲート電極３の両側の絶縁膜（シリコン窒化膜７、シリコン窒化膜８）が取り除かれ、ゲート電極３の上部あるいは側壁部が解放されている。この状態でシリサイド反応を行うことにより、凝集も起こりにくくなり、細線抵抗の安定化、低抵抗化を実現することができる。
【０１４３】
シリサイド膜３ｂの形成工程では、ゲート電極３上部ならびに側壁部分の一部のポリシリコン膜３ａはすべてシリサイド反応に寄与できるため，細いゲート配線部分でも抵抗は非常に低く抑えられる。
【０１４４】
実施の形態６の半導体装置によれば、ゲート電極３の上に配置される上層配線とゲート電極との間の寄生容量、及びゲート電極３間、ゲート電極３−コンタクト電極６間の寄生容量を共に低減させることができ、ゲート電極３がシリコン窒化膜７，８に覆われないため、ストレスによるシリサイド反応の抑制も防止でき、良好で安定した抵抗特性を得ることができる。
【０１４５】
以下、図１５を参照しながら、図１４の半導体装置の製造方法を説明する。この製造方法は、図１３で説明した工程でウエットエッチングによりシリコン窒化膜７及びシリコン窒化膜８を除去した後（図１３（ｂ）参照）、ゲート電極３のシリサイド化を行うものである。従って、実施の形態６では、ゲート電極３のシリサイド化は不純物拡散層４のシリサイド化とは別の工程で行う。
【０１４６】
図１５（ａ）は、図１３（ｂ）までの工程と同様に、ＣＭＰ法により層間絶縁膜９を研磨してゲート電極３上のシリコン窒化膜８を除去した後、ゲート電極３の側壁におけるシリコン窒化膜７及びシリコン窒化膜８をウエットエッチングにより除去した状態を示している。ただし、実施の形態６においては、この研磨工程の前にはゲート電極３のシリサイド化を行っておらず、ゲート電極３はポリシリコン膜３ａのみから構成されている。
【０１４７】
次に、図１５（ｂ）に示すように、ゲート電極３の上部及び側壁部を覆うようにチタン（Ｔｉ）膜等の高融点金属膜を形成して熱処理を施すことにより、ゲート電極３の上部及び側壁部にシリサイド膜３ｂを形成する。その後、ゲート電極３の上部及び側壁部以外の高融点金属膜を除去する。
【０１４８】
このように、ゲート電極３の側壁部における絶縁膜（シリコン窒化膜７、シリコン窒化膜８）を除去し、ゲート電極３の上部及び側壁部を解放した状態でシリサイド反応を行うことにより、凝集の発生を抑止して、細線抵抗の安定化、低抵抗化を実現することができる。その後、実施の形態５と同様にシリコン半導体基板１上の前面に低比誘電率膜１５を形成することにより図１４に示す半導体装置を完成させる。
【０１４９】
この製造方法によれば、不純物拡散層４のシリサイド化と別工程でゲート電極３をシリサイド化することができるため、各々のシリサイド化の工程を最適化することが可能となる。また、サイドウォールスペーサを形成する工程では、ゲート電極３の側壁を露出させないで、層間絶縁膜９の研磨後にゲート電極３の側壁を露出させるエッチングを行うため、サイドウォールスペーサを形成する際には側壁を露出させるための無理なエッチングを行う必要がない。従って、サイドウォールスペーサを形成する際のエッチング量を増加させてゲート電極の側壁を露出させた後にシリサイド化を行う方法と比較して、オーバーエッチングを大幅に低減させることができ、ゲート絶縁膜にダメージが入ったり、シリコン基板が削れたり、素子分離膜が削れたりすることを抑止することができる。
【０１５０】
実施の形態６の半導体装置によれば、ゲート電極３の上部のポリシリコンはすべてシリサイド反応に寄与できるため、細いゲート配線部分でも電気抵抗をより低減させることができ、高速動作を可能とした半導体装置を提供することができる。
【符号の説明】
【０１５１】
１  シリコン半導体基板、  ２  ゲート酸化膜、  ３  ゲート電極、  ３ａ  ポリシリコン膜、  ３ｂ  シリサイド膜、  ４  不純物拡散層、  ４ａ  低濃度の不純物拡散層、  ４ｂ  高濃度の不純物拡散層、  ５  シリサイド膜、  ６  コンタクト電極、  ７，８  シリコン窒化膜、  ９  層間絶縁膜、  １０  空洞領域、  １１，１２  シリコン酸化膜、  １３，１５  低比誘電率膜、  １４  シェアードコンタクト電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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