(57)【要約】【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。【選択図】図９
2011129550.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられたＣＭＯＳ論理回路領域；
（ｃ）前記ＣＭＯＳ論理回路領域内に設けられたＰ型およびＮ型のをＭＯＳＦＥＴ含む第１のＭＯＳＦＥＴ群；
（ｄ）前記ＣＭＯＳ論理回路領域内に設けられたＰ型およびＮ型のＭＯＳＦＥＴを含む第２のＭＯＳＦＥＴ群、
ここで、前記第１のＭＯＳＦＥＴ群に属する各ＭＯＳＦＥＴは、少なくとも一方の端部ゲート長が中央部とほぼ等しく、前記第２のＭＭＯＳＦＥＴ群に属する各ＭＯＳＦＥＴは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有する。
【請求項２】
前記１項の半導体集積回路装置において、前記両端湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【請求項３】
前記２項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【請求項４】
前記２項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【請求項５】
前記１項の半導体集積回路装置において、前記ＣＭＯＳ論理回路領域はスタンダードセル領域である。
【請求項６】
以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられた論理セル配置領域；
（ｃ）前記論理セル配置領域内に設けられた第１のフリップフロップ間論理信号伝達経路を構成する第１のＣＭＯＳ論理ゲート群；
（ｄ）前記論理セル配置領域内に設けられ、前記第１のフリップフロップ間論理信号伝達経路よりも信号伝達時間が長い第２のフリップフロップ間論理信号伝達経路を構成する第２のＣＭＯＳ論理ゲート群、
ここで、前記第２のＣＭＯＳ論理ゲート群に属する論理ゲートは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有するＰ型およびＮ型のＭＯＳＦＥＴから主に構成されている。
【請求項７】
前記６項の半導体集積回路装置において、前記第１のＣＭＯＳ論理ゲート群に属する論理ゲートは、少なくとも一方の端部ゲート長が中央部とほぼ等しいＰ型およびＮ型のＭＯＳＦＥＴから主に構成されている。
【請求項８】
前記７項の半導体集積回路装置において、前記両端湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【請求項９】
前記６項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【請求項１０】
前記６項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【請求項１１】
前記６項の半導体集積回路装置において、前記論理セル配置領域はスタンダードセル領域である。
【請求項１２】
以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられたＣＭＯＳ論理回路領域；
（ｃ）前記ＣＭＯＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴの第１のアクティブ領域；
（ｄ）前記ＣＭＯＳ論理回路領域内に、前記第１のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴの第２のアクティブ領域；
（ｅ）前記第１および第２のアクティブ領域を横断する第１のゲート電極；
（ｆ）前記第１のゲート電極上に設けられた第１のコンタクト部；
（ｇ）前記ＣＭＯＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴの第３のアクティブ領域；
（ｈ）前記ＣＭＯＳ論理回路領域内に、前記第３のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴの第４のアクティブ領域；
（ｉ）前記第３および第４のアクティブ領域を横断する第２のゲート電極；
（ｊ）前記第２のゲート電極上に設けられた第２のコンタクト部、
ここで、前記第１のコンタクト部は、前記第１および第２のアクティブ領域から異なる距離にあり、前記第２のコンタクト部は、前記第３および第４のアクティブ領域から実質的に等距離にある。
【請求項１３】
前記１２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第１のアクティブ領域の外側にある。
【請求項１４】
前記１２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第２のアクティブ領域の外側にある。
【請求項１５】
前記１２項の半導体集積回路装置において、前記ＣＭＯＳ論理回路領域はスタンダードセル領域である。
【請求項１６】
以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられた論理セル配置領域；
（ｃ）前記論理セル配置領域内に設けられた第１のフリップフロップ間論理信号伝達経路を構成する第１のＣＭＯＳ論理ゲート群；
（ｄ）前記論理セル配置領域内に設けられ、前記第１のフリップフロップ間論理信号伝達経路よりも信号伝達時間が長い第２のフリップフロップ間論理信号伝達経路を構成する第２のＣＭＯＳ論理ゲート群、
ここで、前記第１のＣＭＯＳ論理ゲート群に属する論理ゲートは、主にＰ型およびＮ型の一方がほぼ均等なゲート長を有する平坦ゲート構造のＭＯＳＦＥＴから構成されており、他方が少なくとも一方の端部ゲート長が中央部と比較して長い湾曲ゲート構造のＭＯＳＦＥＴから構成されている。
【請求項１７】
前記１６項の半導体集積回路装置において、前記湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【請求項１８】
前記１７項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【請求項１９】
前記１７項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【請求項２０】
前記１６項の半導体集積回路装置において、前記第２のＣＭＯＳ論理ゲート群に属する論理ゲートは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有するＰ型およびＮ型のＭＯＳＦＥＴから主に構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の設計、製造におけるパターンレイアウト技術およびマスク作成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００３−４５９９７号公報（特許文献１）または、これに対応する国際公開第２００３／１２８７２号パンフレット（特許文献２）には、ＣＭＯＳ−ＬＳＩ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）において、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜を介してのダイレクトトンネリング電流を低減させるために、ディレイ値の小さなパス上のＭＯＳＦＥＴのゲート絶縁膜厚が、ディレイ値の大きなパス（論理信号伝達経路）上のＭＯＳＦＥＴのゲート絶縁膜厚よりも厚くする技術が開示されている。
【０００３】
日本特開平１１−１１１９７８号公報（特許文献３）には、ＣＭＯＳ−ＬＳＩにおいて、スタンバイ電流を低減させるため、Ｐチャネル型およびＮチャネル型ＭＯＳＦＥＴのゲート電極に、Ｐ型ポリシリコン膜を用いる技術が開示されている。
【０００４】
リーチョンウェイ等の学会発表（非特許文献１）には、複数の閾値電圧を有するＭＯＳＦＥＴを用いたＣＭＯＳ回路の設計とその最適化が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−４５９９７号公報
【特許文献２】国際公開第２００３／１２８７２号パンフレット
【特許文献３】特開平１１−１１１９７８号公報
【非特許文献】
【０００６】
【非特許文献１】リーチョンウェイ（Ｌｉｑｉｏｎｇ  Ｗｅｉ）、外３名、「低電圧高性能双閾値ＣＭＯＳ回路の設計と最適化（Ｄｅｓｉｇｎ  ａｎｄ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｄｕａｌ  Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ  Ｃｉｒｃｕｉｔｓ）」、３５回  デザイン  オートメーション  カンファレンス（３５ｔｈ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ）、１９９８年、サンフランシスコ（Ｓａｎ  Ｆｒａｎｃｉｓｃｏ）、米国（ＵＳ）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年のＣＭＯＳ型またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。特に論理合成ツール等を使用した自動化設計手法では、同一形状で閾値電圧のみ異なるスタンダードセルを準備しておき、それを切り替える事で大幅なリーク電力削減が可能となっている。
【０００８】
しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が提案されている。その1つにゲート長を長くする事でリーク電力を抑制するというものがある。しかしながらゲート長を長くすると一般にスタンダードセルの面積が増大するため、製造コストの増加を招くケースが多い。スタンダードセルのゲート長を長くする事で、速度は低下するがリーク電力削減が可能である。ゲート長の短いものと長いスタンダードセルを準備し、速度が必要なところにはゲート長の短いものを、不要なところには長いものを使用する事で速度とリーク電力を両立する事が可能である。一般に市販されている合成ツール等では、これらのセルを使い分けて速度とリーク電力の最適化が可能となっている。しかしながらゲート長を長くすればするほど、スタンダードセルの面積も増大する。ゲート長が長いものが短いものより面積が大きくなった場合、チップ全体の面積が増大したり、面積を抑制するために十分にリーク電力が抑制できないといった結果が発生しうる。ゲート長の短いものを長いものに合わせ大きく作成した場合、リーク電力の抑制効果は大きいがチップサイズも大きくなるといった問題がある。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の一つの目的は、リーク電力の少ない半導体集積回路装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くすることによって、リーク電流を低減させることができる。
【図面の簡単な説明】
【００１６】
【図１】本願の各実施の形態の半導体集積回路装置におけるスタンダードセル方式のシステムチップのチップ上面模式レイアウト図である。
【図２】本願の各実施の形態の半導体集積回路装置における設計から製造に至る工程の流れを示す処理ブロックフロー図である。
【図３】図１のフリップフロップ間論理信号伝達経路ＰＨ（パス）に対応する論路回路図である。
【図４】図２のライブラリに含まれる論理セルの一例である標準インバータＩＮＶｓの回路図である。
【図５】図４に対応する平面レイアウト図である。
【図６】図５に対応するゲート電極加工用光学マスクの平面図（参考情報としてアクティブ領域及びゲート電極へのコンタクト部を破線で示す。以下同じ）である。
【図７】図６のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図（参考情報としてアクティブ領域及びゲート電極へのコンタクト部を破線で示す。以下同じ）である。
【図８】図２のライブラリに含まれる論理セルの一例である低リーク電流インバータＩＮＶｅの回路図である。
【図９】図８に対応する平面レイアウト図である。
【図１０】図９に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図１１】図９に対応するゲート電極加工用光学マスクの平面図（標準的なＯＰＣ処理後）である。
【図１２】図１１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図１３】図９に対応するゲート電極加工用光学マスクの平面図（ほぼ標準的なＯＰＣ処理後であるが、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部にはＯＰＣ処理をしていない）である。
【図１４】図９に対応するゲート電極加工用光学マスクの平面図（ほぼ標準的なＯＰＣ処理後であるが、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部には、近接効果を加速するようなＯＰＣ処理を施している）である。
【図１５】本願のその他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＩＳＦＥＴ速度優先インバータＩＮＶｐ（アンバランス論理セルの一例）の回路図である。
【図１６】図１５に対応する平面レイアウト図である。
【図１７】図１６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図１８】図１７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図１９】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＩＳＦＥＴ速度優先インバータＩＮＶｎ（アンバランス論理セルの一例）の回路図である。
【図２０】図１９に対応する平面レイアウト図である。
【図２１】図２０に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図２２】図２１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図２３】本願の前記その他の実施の形態の半導体集積回路装置におけるチップ上の高速フリップフロップ間論理信号伝達経路ＰＨＨ（図１）の一例を示す論理回路図である。
【図２４】本願の前記その他の実施の形態の半導体集積回路装置におけるチップ上の高速フリップフロップ間論理信号伝達経路ＰＨＨ（図１）のその他の例を示す論理回路図である。
【図２５】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例である標準ＮＡＮＤゲートＮＤｓ（標準論理セルまたはバランス論理セルの一例）の回路図である。
【図２６】図２５に対応する平面レイアウト図である。
【図２７】図２６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図２８】図２７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図２９】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｐ（アンバランス論理セルの一例）の回路図である。
【図３０】図２９に対応する平面レイアウト図である。
【図３１】図３０に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図３２】図３１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図３３】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｎ（アンバランス論理セルの一例）の回路図である。
【図３４】図３３に対応する平面レイアウト図である。
【図３５】図３４に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図３６】図３５のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図３７】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例である標準ＮＯＲゲートＮＲｓ（標準論理セルまたはバランス論理セルの一例）の回路図である。
【図３８】図３７に対応する平面レイアウト図である。
【図３９】図３８に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図４０】図３９のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図４１】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｐ（アンバランス論理セルの一例）の回路図である。
【図４２】図４１に対応する平面レイアウト図である。
【図４３】図４２に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図４４】図４３のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【図４５】本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｎ（アンバランス論理セルの一例）の回路図である。
【図４６】図４５に対応する平面レイアウト図である。
【図４７】図４６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。
【図４８】図４７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられたＣＭＯＳあるいはＣＭＩＳ論理回路領域；
（ｃ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを含む第１のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群；
（ｄ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを含む第２のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群、
ここで、前記第１のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群に属する各ＭＯＳＦＥＴあるいはＭＩＳＦＥＴは、少なくとも一方の端部ゲート長が中央部とほぼ等しく、前記第２のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群に属する各ＭＯＳＦＥＴあるいはＭＩＳＦＥＴは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有する。
【００１９】
２．前記１項の半導体集積回路装置において、前記両端湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【００２０】
３．前記２項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【００２１】
４．前記２項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【００２２】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記ＣＭＯＳ論理回路領域はスタンダードセル領域である。
【００２３】
６．以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられた論理セル配置領域；
（ｃ）前記論理セル配置領域内に設けられた第１のフリップフロップ間論理信号伝達経路を構成する第１のＣＭＯＳあるいはＣＭＩＳ論理ゲート群；
（ｄ）前記論理セル配置領域内に設けられ、前記第１のフリップフロップ間論理信号伝達経路よりも信号伝達時間が長い第２のフリップフロップ間論理信号伝達経路を構成する第２のＣＭＯＳあるいはＣＭＩＳ論理ゲート群、
ここで、前記第２のＣＭＯＳあるいはＣＭＩＳ論理ゲート群に属する論理ゲートは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有するＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから主に構成されている。
【００２４】
７．前記６項の半導体集積回路装置において、前記第１のＣＭＯＳあるいはＣＭＩＳ論理ゲート群に属する論理ゲートは、少なくとも一方の端部ゲート長が中央部とほぼ等しいＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから主に構成されている。
【００２５】
８．前記６または７項の半導体集積回路装置において、前記両端湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【００２６】
９．前記６項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【００２７】
１０．前記６から１０項のいずれか一つの半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【００２８】
１１．前記６項の半導体集積回路装置において、前記論理セル配置領域はスタンダードセル領域である。
【００２９】
１２．以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられたＣＭＯＳあるいはＣＭＩＳ論理回路領域；
（ｃ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第１のアクティブ領域；
（ｄ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に、前記第１のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第２のアクティブ領域；
（ｅ）前記第１および第２のアクティブ領域を横断する第１のゲート電極；
（ｆ）前記第１のゲート電極上に設けられた第１のコンタクト部；
（ｇ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第３のアクティブ領域；
（ｈ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に、前記第３のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第４のアクティブ領域；
（ｉ）前記第３および第４のアクティブ領域を横断する第２のゲート電極；
（ｊ）前記第２のゲート電極上に設けられた第２のコンタクト部、
ここで、前記第１のコンタクト部は、前記第１および第２のアクティブ領域から異なる距離にあり、前記第２のコンタクト部は、前記第３および第４のアクティブ領域から実質的に等距離にある。
【００３０】
１３．前記１２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第１のアクティブ領域の外側にある。
【００３１】
１４．前記１２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第２のアクティブ領域の外側にある。
【００３２】
１５．前記１２から１４項のいずれか一つの半導体集積回路装置において、前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域はスタンダードセル領域である。
【００３３】
１６．以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられた論理セル配置領域；
（ｃ）前記論理セル配置領域内に設けられた第１のフリップフロップ間論理信号伝達経路を構成する第１のＣＭＯＳあるいはＣＭＩＳ論理ゲート群；
（ｄ）前記論理セル配置領域内に設けられ、前記第１のフリップフロップ間論理信号伝達経路よりも信号伝達時間が長い第２のフリップフロップ間論理信号伝達経路を構成する第２のＣＭＯＳあるいはＣＭＩＳ論理ゲート群、
ここで、前記第１のＣＭＯＳあるいはＣＭＩＳ論理ゲート群に属する論理ゲートは、主にＰ型およびＮ型の一方がほぼ均等なゲート長を有する平坦ゲート構造のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから構成されており、他方が少なくとも一方の端部ゲート長が中央部と比較して長い湾曲ゲート構造のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから構成されている。
【００３４】
１７．前記１６項の半導体集積回路装置において、前記湾曲ゲート構造は、露光用マスク上におけるゲートパターン主要部に、それと直交する辺を有する付加図形を連結することにより、露光光の近接効果を利用して形成される。
【００３５】
１８．前記１７項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、ＯＰＣ処理を適用しない。
【００３６】
１９．前記１７項の半導体集積回路装置において、前記露光用マスク上における前記ゲートパターン主要部と前記付加図形の連結部分においては、近接効果を加速するようにＯＰＣ処理を適用する。
【００３７】
２０．前記１６から１９項のいずれか一つの半導体集積回路装置において、前記第２のＣＭＯＳあるいはＣＭＩＳ論理ゲート群に属する論理ゲートは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造を有するＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから主に構成されている。
【００３８】
２１．前記１６から２０項のいずれか一つの半導体集積回路装置において、前記論理セル配置領域はスタンダードセル領域である。
【００３９】
２２．以下を含む半導体集積回路装置：
（ａ）第１および第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上に設けられたＣＭＯＳあるいはＣＭＩＳ論理回路領域；
（ｃ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第１のアクティブ領域；
（ｄ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に、前記第１のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第２のアクティブ領域；
（ｅ）前記第１および第２のアクティブ領域を横断する第１のゲート電極；
（ｆ）前記第１のゲート電極上に設けられた第１のコンタクト部；
（ｇ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に設けられたＰ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第３のアクティブ領域；
（ｈ）前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域内に、前記第３のアクティブ領域に近接して設けられたＮ型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの第４のアクティブ領域；
（ｉ）前記第３および第４のアクティブ領域を横断する第２のゲート電極；
（ｊ）前記第２のゲート電極上に設けられた第２のコンタクト部、
ここで、前記第１のコンタクト部は、前記第１および第２のアクティブ領域の外側にあり、前記第２のコンタクト部は、前記第３および第４のアクティブ領域の内側にある。
【００４０】
２３．前記２２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第１のアクティブ領域の外側にある。
【００４１】
２４．前記２２項の半導体集積回路装置において、前記第１のコンタクト部は、前記第２のアクティブ領域の外側にある。
【００４２】
２５．前記２２から２４項のいずれか一つの半導体集積回路装置において、前記ＣＭＯＳあるいはＣＭＩＳ論理回路領域はスタンダードセル領域である。
【００４３】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４４】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４５】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成等の配線層の形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。前記配線層は、通常、ダマシン（Ｄａｍａｓｃｅｎｅ）方式等の埋め込み配線（銅系または銀系）、アルミニウム系の通常配線（非埋め込み配線）、または、これらの組み合わせで構成されている。
【００４６】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４７】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４８】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４９】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５２】
１．本願の各実施の形態の半導体集積回路装置の概要説明並びに考察（主に図１から図３）
図１は本願の各実施の形態の半導体集積回路装置におけるスタンダードセル方式のシステムチップのチップ上面模式レイアウト図である。図２は本願の各実施の形態の半導体集積回路装置における設計から製造に至る工程の流れを示す処理ブロックフロー図である。図３は図１のフリップフロップ間論理信号伝達経路ＰＨ（パス）に対応する論路回路図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置の概要を説明する。
【００５３】
以下、本願の各実施の形態の半導体集積回路装置におけるチップ上の回路レイアウト等の概要をスタンダードセル方式のシステムチップを例にとり、具体的に説明するが、本願発明は、スタンダードセル方式に限定されるものではなく、他の設計方式のシステムチップ、マイクロコンピュータ搭載チップ、専用ロジックチップ（アナログ回路を含んでもよい）、メモリチップ（埋め込みメモリを含む）等にも適用できることは言うまでもない。
【００５４】
先ず、チップ上の回路レイアウトの一例を説明する。図１に示すように、矩形（主に長方形または正方形）の半導体チップ１のデバイス面１ａまたは第１の主面（第２の主面の反対の面）の周辺部２には、多数のボンディングパッド３が配置されており、その内側には、リング状（一般に矩形リング）のＩ/Ｏセル配置領域４が配置されている。このＩ/Ｏセル配置領域４の更に内側のチップ内部領域５には、たとえばＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、Ａ/Ｄ変換回路、乗算器等を集積したマクロセル領域６および、本願の各実施の形態の主要部であるスタンダードセル方式の論理回路を配置する論理回路領域７（セル配置領域）が設けられている。このセル配置領域７は、通常、多数の単位セル列８（または単位セル行）で、ほぼ埋め尽くされている（通常、単位セル列８の高さは、各列共通に一定の値に設定されている）。この単位セル列８には、図３、図２３または図２４のようなフリップフロップ間論理信号伝達経路ＰＨ（高速フリップフロップ間論理信号伝達経路ＰＨＨ、低速フリップフロップ間論理信号伝達経路ＰＨＬ等を含む）が多数設けられており、各フリップフロップ間論理信号伝達経路ＰＨは、通常、複数のセル９から構成されている。
【００５５】
次に、図２に基づいて、このようなチップの設計から製造までの流れを簡潔に説明する。図２に示すように、論理設計１０１およびレイアウト設計１０２の過程においては、セルライブラリ１０５に含まれる各種の論理セルを組み合わせて、目的にあった論理回路を構築する。このセルライブラリ１０５には、必要に応じて（以下の一部であってもよい）、図５、図９、図１６、図２０、図２６、図３０、図３４、図３８、図４２、図４６等の論理セルのレイアウトが登録されている。レイアウト設計１０２が完成すると、ＯＰＣ処理１０３等のマスクパターン生成のための各種の処理を実行して、マスクパターンデータを作成し、それに基づいて、バイナリマスク等（位相シフトマスクでもよい）の光学マスクを作製する（マスク工程１０４）。次に、この光学マスクを用いて、ウエハ１上のレジスト膜上に、マスクの像を投影することにより、デバイスパターン（以下の例では、ゲート電極パターン）を転写する。ここで、露光光としては、たとえば、４５ｎｍテクノロジノード以降においては、ＡｒＦエキシマレーザの１９３ｎｍや軟Ｘ線（極端紫外、たとえば１３．５ｎｍ、範囲としては１０ｎｍから１５ｎｍ）が好適である。
【００５６】
（１）第１の実施の形態の概要（両端湾曲ゲート構造によりリーク電力の低減）
次に、セクション２で説明する第１の実施の形態の概要を図３に基づいて説明する。ここでは、煩雑さを避けるために主にインバータ（論理ゲート）により構成した論理回路を例にとり説明するが、より一般的には、その他の論理ゲート（ＮＡＮＤ，ＮＯＲその他）も含むものとする。図３に示すように、論理回路の基本的単位は、一対のフリップフロップＦＦ１，ＦＦ２とその間に論理伝達通路ＰＨ（論理パス）を形成する論理ゲート群の集合体に対応する場合が多い。このフリップフロップ間論理信号伝達経路ＰＨの中には、図２に示したように、高速フリップフロップ間論理信号伝達経路ＰＨＨもあれば、低速フリップフロップ間論理信号伝達経路ＰＨＬ（図３）もある。「高速」または「低速」の違いは、その回路において要求される信号到達時間に対し、余裕があるかないかで決まる。たとえば、あるフリップフロップ間論理信号伝達経路について、要求される到達時間に余裕がある場合はこれを低速フリップフロップ間論理信号伝達経路ＰＨＬと称し、余裕がない場合はこれを高速フリップフロップ間論理信号伝達経路ＰＨＨと称する。要求される到達時間に余裕があるかないかは、回路形式やシステムによって様々であるが、一例を挙げると、フリップフロップＦＦ１とＦＦ２との論理ゲート数が多ければ余裕がなくなり、少なければ余裕が多くなる。あるいは、クロックパルス周波数が低ければ、フリップフロップＦＦ１，ＦＦ２間における信号伝達遅延時間は長くてもかまわないが、クロックパルス周波数が高ければ、フリップフロップＦＦ１，ＦＦ２間における信号伝達遅延時間は、それに対応して短くしなければ、回路が正常に動作しない場合も考えられる。従って、高速フリップフロップ間論理信号伝達経路ＰＨＨを構成する論理ゲートは、高速の論理ゲートとすることが望ましい。一方、低速フリップフロップ間論理信号伝達経路ＰＨＬを構成する論理ゲートは、高速の論理ゲートとしてもよいが、そうすると、リーク電流（リーク電力）が増加する。このため、前記第１の実施においては、低速フリップフロップ間論理信号伝達経路ＰＨＬを構成する複数の論理ゲートの主要な部分（第２の論理ゲート群）を低リーク電流の論理ゲートとしている。この場合、高速フリップフロップ間論理信号伝達経路ＰＨＨを構成する複数の論理ゲート主要な部分（第１の論理ゲート群）は、標準または高速の論理ゲートとすることとなる。
【００５７】
ここで、論理ゲートは、一般にＣＭＯＳあるいはＣＭＩＳ構成とされるから、低速フリップフロップ間論理信号伝達経路ＰＨＬを構成する複数の論理ゲートの主要な部分を構成するＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを含む第２のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群に属する各ＭＯＳＦＥＴあるいはＭＩＳＦＥＴは、両端部ゲート長が中央部と比較して長い両端湾曲ゲート構造（図１２）を有する。一方、高速フリップフロップ間論理信号伝達経路ＰＨＨを構成する複数の論理ゲートの主要な部分を構成するＰ型およびＮ型のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを含む第１のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群に属する各ＭＯＳＦＥＴあるいはＭＩＳＦＥＴは、少なくとも一方の端部ゲート長が中央部とほぼ等しい標準的なゲート平面構造（図７、図２８または図４０）または、より高速のゲート平面構造（図１８、図２２、図３２、図３６、図４４または図４８）を有する。
【００５８】
この両端湾曲ゲート構造（図１２）の形成方法としては、たとえば図１０のように、露光用マスク上におけるゲートパターン主要部１２ａに、それと直交する辺を有する付加図形１２ｂを連結することにより、露光光の近接効果を利用して形成することができる。
【００５９】
以上のように要求される信号到達時間に余裕があるところについて、両端湾曲ゲート構造のＣＭＯＳあるいはＣＭＩＳを形成することにより、全体回路のパフォーマンスを低下させることなくリーク電流を削減させることが可能となる。
【００６０】
（２）第２の実施の形態の概要（アンバランスセルによるフリップフロップ間論理信号伝達経路の高速化）
この例は、セクション３で説明するもので、第１の実施の形態と独立に適用できるほか、第１の実施の形態と組み合わせて適用することができる。すなわち、図１における高速フリップフロップ間論理信号伝達経路ＰＨＨを構成する論理ゲートのスイッチング速度を考察すると、たとえば図２３または図２４に示すようにＰチャネル側とＮチャネル側のスイッチング速度は、一般に等価ではない。これは、主に、複数のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを直列接続した側が、複数のＭＯＳＦＥＴあるいはＭＩＳＦＥＴを並列接続した側よりもスイッチング速度が低下するためとＰＭＯＳとＮＭＯＳの速度の違いに起因する。もちろん、遅い方のアクティブ領域の高さを高くする（ゲート幅を長くする。すなわちチャネル幅を大きくする）と問題は解消するが、そうすると単位セル列８の高さが全体に増加して、集積度を大幅に低下させる結果となる。また、論理ゲートの組み合わせ（インバータ等の含む）によっては、論理ゲートの立ち上がり速度および立下り速度のバランスを崩してでも、一方を早くすることで、フリップフロップ間論理信号伝達経路ＰＨ全体の信号伝達遅延時間を短縮することができ、そのことによって限界クロック周波数をより高くすることができる場合がある。
【００６１】
そこで、第２の実施の形態においては、高速フリップフロップ間論理信号伝達経路ＰＨＨを構成する複数の論理ゲートの各論理ゲートが、主にＰ型およびＮ型の一方がほぼ均等なゲート長を有する平坦ゲート構造のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから構成（アンバランスセル：図１８、図２２、図３２、図３６、図４４または図４８）されている。一方、低速フリップフロップ間論理信号伝達経路ＰＨＬを構成する複数の論理ゲートは、同様の高速の論理ゲートとしてもよいが、そうすると、リーク電力が増加する。従って、少なくとも一方の端部ゲート長が中央部と比較して長い湾曲ゲート構造のＭＯＳＦＥＴあるいはＭＩＳＦＥＴから構成（バランスセル：図７、図１２、図２８または図４０）するのが好適である。
【００６２】
２．本願の一実施の形態の半導体集積回路装置におけるリーク電流低減論理ゲート構造の説明（主に図４から図１４）
図４は図２のライブラリに含まれる論理セルの一例である標準インバータＩＮＶｓの回路図である。図５は図４に対応する平面レイアウト図である。図６は図５に対応するゲート電極加工用光学マスクの平面図（参考情報としてアクティブ領域及びゲート電極へのコンタクト部を破線で示す。以下同じ）である。図７は図６のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図（参考情報としてアクティブ領域及びゲート電極へのコンタクト部を破線で示す。以下同じ）である。図８は図２のライブラリに含まれる論理セルの一例である低リーク電流インバータＩＮＶｅの回路図である。図９は図８に対応する平面レイアウト図である。図１０は図９に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図１１は図９に対応するゲート電極加工用光学マスクの平面図（標準的なＯＰＣ処理後）である。図１２は図１１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図１３は図９に対応するゲート電極加工用光学マスクの平面図（ほぼ標準的なＯＰＣ処理後であるが、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部にはＯＰＣ処理をしていない）である。図１４は図９に対応するゲート電極加工用光学マスクの平面図（ほぼ標準的なＯＰＣ処理後であるが、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部には、近接効果を加速するようなＯＰＣ処理を施している）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるリーク電流低減論理ゲート構造を説明する。なお、以下では、４５ｎｍテクノロジノードの製品を例にとり説明するが、この場合、ゲート長は中央部（平坦部分）で、４５ｎｍ程度であり、ゲート幅は最も小さなもので、０．１マイクロメートルから０．１５マイクロメートル程度である。
【００６３】
（１）標準的なインバータ
先ず、ライブラリ１０５（図２）に含まれる標準的なインバータＩＮＶｓを図４に基づいて説明する。図４に示すように、入力信号Ｄｉｎが電源配線Ｖｄｄおよび接地配線Ｖｓｓ間に直列接続された一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）および一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｓｂ）の各ゲート電極に入力され、両ＭＯＳＦＥＴあるいはＭＩＳＦＥＴの共通接続点、すなわち、信号出力端子Ｄｏｕｔから出力される。これをレイアウト図である図５において説明する。図５はレイアウトデータ上の論理セル９ｄであり、同図に示すように、セル９ｄの上端には電源メタル配線Ｖｄｄがあり、セル９ｄの下端には接地メタル配線Ｖｓｓが配置されている。セル９ｄの中央部には、上下に並んで横長のＰチャネル型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴのアクティブ領域１４およびＮチャネル型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴのアクティブ領域１５が配置されており、この二つのアクティブ領域１４，１５を縦方向に横断して、ゲート電極１２が配置されている。ゲート電極１２の中央部には、入力メタル配線１１とゲート電極１２を接続するコンタクト部１６が設けられており、このコンタクト部１６を配置するために、ゲート電極１２はゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの二つの領域から構成されている。出力メタル配線１８はコンタクト部１７によって、アクティブ領域１４，１５に接続されており、同様に電源メタル配線Ｖｄｄおよび接地メタル配線Ｖｓｓはコンタクト部１７によって、アクティブ領域１４，１５にそれぞれ接続されている。
【００６４】
次に、図６（実際に使用するマスクでは、図１１と同様にＯＰＣ処理をしたものを用いるが、特に必要な部分以外では、煩雑になるので説明を省略する）および図７に基づいて、一端湾曲ゲート構造の形成のメカニズムを説明する。図６の光学マスク（またはマスクデータ）上のセル９ｍからわかるように、ゲート電極パターン１２は、直線状のゲートパターン主要部１２ａと、その中央部に連結されたゲートパターン付加図形１２ｂから構成されているので、出来上がりのゲート電極パターン１２は、図７に示すように、アクティブ領域１４，１５上の各実効的ゲート電極部分（チャネルの直上にあるゲート電極の部分）の一方の端部近接効果によりラウンディングする結果、その中央部と比較して、同端部におけるゲート長が長くなっている。
【００６５】
（２）低リーク電流インバータ
次に、標準的なインバータＩＮＶｓよりも低リーク電流とした低リーク電流インバータＩＮＶｅを図８から図１２に基づいて説明する。図８からわかるように、このインバータＩＮＶｓは、標準的なインバータＩＮＶｓと比較して、それを構成するＭＯＳＦＥＴあるいはＭＩＳＦＥＴが異なっている。すなわち、両端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｆｂ）および両端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｆｂ）から構成されている。これらのレイアウト構造は、図９に示すように、ゲート電極パターン１２は、直線状のゲートパターン主要部１２ａと、その中央部に連結された一対のゲートパターン付加図形１２ｂ、および、両端部に連結された一対のゲートパターン付加図形１２ｂから構成されている点が特徴となっている。
【００６６】
図９のレイアウトに対応するゲート電極パターンに対応するマスクの平面構造は図１０に示すようになり、これに通常のＯＰＣ処理（通常ＯＰＣ処理部１０ａ，１０ｂ，１０ｃ）を施すと、図１１のようになる。すなわち、ＯＰＣ処理後のマスクデータ上のセル９ｍである。
【００６７】
このようなマスクを用いて、ウエハ１上にゲート電極パターンを転写すると、図１２のチップ上のセル９ｃのように、実質的ゲート部の両端部が湾曲した平面構造となる。
【００６８】
（３）ＯＰＣ処理による湾曲の加速
図１１のＯＰＣ処理では、ゲート電極パターン１２の内、露光による図形の変形が予想される部分のほぼ全てに、標準的なＯＰＣ処理を適用している。しかし、積極的に変形を利用するという観点からは、図１３に示すように、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部分に、ＯＰＣ処理を適用しないという選択肢もある。この場合、図１１のＯＰＣ処理の場合と比較して、速度は低下するが、リーク電流削減効果は大きい。
【００６９】
また、図１４に示すように、ゲートパターン主要部１２ａとゲートパターン付加図形１２ｂの連結部分に、逆に変形を加速または増幅する「ＯＰＣ処理」またはＯＰＡ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ａｃｃｅｌｅｒａｔｉｏｎ）処理（湾曲加速ＯＰＣ処理部１０ｘ）を適用することもできる。この場合、図１３のＯＰＣ処理の場合と比較して、速度は更に低下するが、リーク電流削減効果は更に大きくなる。
【００７０】
なお、本願のこれ以外のレイアウトにおいても、図１１、図１３、および図１４のいずれかの一つに対応したＯＰＣ処理を施すが、煩雑であり、逐一の説明は省略する。
【００７１】
３．本願のその他の実施の形態の半導体集積回路装置におけるアンバランス論理ゲート構造等の説明（主に図１５から図４８）
このセクションでは、セクション１の（２）でも説明したように、ゲートコンタクト部がアクティブ領域に近接することに起因するゲート端部の湾曲と、それを回避する手段を組み合わせることによって、ＰチャネルおよびＮチャネル間のバランスを意識的に崩したアンバランスセルを導入することによって、セル面積の増大を避けつつ、論理回路の信号伝達遅延時間を縮小する方法を提供する。
【００７２】
図１５は本願のその他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐ（アンバランス論理セルの一例）の回路図である。図１６は図１５に対応する平面レイアウト図である。図１７は図１６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図１８は図１７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図１９は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎ（アンバランス論理セルの一例）の回路図である。図２０は図１９に対応する平面レイアウト図である。図２１は図２０に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図２２は図２１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図２３は本願の前記その他の実施の形態の半導体集積回路装置におけるチップ上の高速フリップフロップ間論理信号伝達経路ＰＨＨ（図１）の一例を示す論理回路図である。図２４は本願の前記その他の実施の形態の半導体集積回路装置におけるチップ上の高速フリップフロップ間論理信号伝達経路ＰＨＨ（図１）のその他の例を示す論理回路図である。図２５は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例である標準ＮＡＮＤゲートＮＤｓ（標準論理セルまたはバランス論理セルの一例）の回路図である。図２６は図２５に対応する平面レイアウト図である。図２７は図２６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図２８は図２７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図２９は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｐ（アンバランス論理セルの一例）の回路図である。図３０は図２９に対応する平面レイアウト図である。図３１は図３０に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図３２は図３１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図３３は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｎ（アンバランス論理セルの一例）の回路図である。図３４は図３３に対応する平面レイアウト図である。図３５は図３４に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図３６は図３５のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図３７は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例である標準ＮＯＲゲートＮＲｓ（標準論理セルまたはバランス論理セルの一例）の回路図である。図３８は図３７に対応する平面レイアウト図である。図３９は図３８に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図４０は図３９のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図４１は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｐ（アンバランス論理セルの一例）の回路図である。図４２は図４１に対応する平面レイアウト図である。図４３は図４２に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図４４は図４３のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。図４５は本願の前記その他の実施の形態の半導体集積回路装置におけるスタンダードセル方式のセルライブラリ（図２）に含まれる論理セルの一例であるＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｎ（アンバランス論理セルの一例）の回路図である。図４６は図４５に対応する平面レイアウト図である。図４７は図４６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図４８は図４７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。これらに基づいて、本願のその他の実施の形態の半導体集積回路装置におけるアンバランス論理ゲート構造等を説明する。
【００７３】
標準的なインバータ（より一般的には論理ゲート）は、図４から図７に説明したような対象構造（バランス論理ゲート構造）を有するが、論理回路ブロックの特性によっては、ＰチャネルＦＥＴとＮチャネルＦＥＴの特性が対称でないアンバランス論理ゲート構造とした方が、高速にできる場合がある。そこで、まず、論理ゲートの基本形として、アンバランスインバータの構成法の具体例を説明する。
【００７４】
（１）ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴが高速のインバータ（下部コンタクト型レイアウト）
図１５から図１８に基づいて、ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐを説明する。ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐは、たとえば、図１５に示すように、一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｓｂ）と平坦ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｆｆ）を組み合わせることによって実現できる。その具体的セル９ｄのレイアウトは、図１６に示すようになる。このセルレイアウト９ｄに対応するゲート電極パターン１２のマスクデータ上のセル９ｍは、図１７に示すようになる。これに図１１、図１３、または図１４と同様のＯＰＣ処理を施した光学マスクを用いてウエハ１上に露光すると、図１８に示すように、Ｎチャネル側の実質的ゲート部の下端が湾曲するが、Ｐチャネル側の実質的ゲート部は平面的に平坦となる。従って、この場合、Ｐチャネル側が高速となる。言い換えると、論理の立ち上がり速度が速くなる。
【００７５】
（２）ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴが高速のインバータ（上部コンタクト型レイアウト）
図１９から図２２に基づいて、ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎを説明する。ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎは、たとえば、図１９に示すように、平坦ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｆｆ）と一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）を組み合わせることによって実現できる。その具体的セル９ｄのレイアウトは、図２０に示すようになる。このセルレイアウト９ｄに対応するゲート電極パターン１２のマスクデータ上のセル９ｍは、図２１に示すようになる。これに図１１、図１３、または図１４と同様のＯＰＣ処理を施した光学マスクを用いてウエハ１上に露光すると、図２２に示すように、Ｐチャネル側の実質的ゲート部の上端が湾曲するが、Ｎチャネル側の実質的ゲート部は平面的に平坦となる。従って、この場合、Ｎチャネル側が高速となる。言い換えると、論理の立ち上がり速度が速くなる。
【００７６】
（３）高速フリップフロップ間論理信号伝達経路の具体例１
セクション１の（２）で説明した高速フリップフロップ間論理信号伝達経路ＰＨＨの具体例を図２３および図２４に基づいて説明する。
【００７７】
例えば1GHz（クロック周波数）で動作する回路では、フリップフロップFF1からフリップフロップFF2の間を1nsで信号を伝達させる必要がある。図２３のようにフリップフロップFF1とフリップフロップFF2の間に2入力NANDゲートＮｄｎと2入力NORゲートＮＲｐが交互に置かれた論理について考える。フリップフロップFF1の出力が立ち上がった場合、最初のNANDゲートＮｄｎの出力は立ち下がり、NORゲートＮＲｐの信号は立ち上がり、次のNANDゲートＮｄｎの信号は立ち下がり、次のNORゲートＮＲｐの信号は立ち上がる。標準的なNANDゲートでは立ち上がりがインバータと同程度の速度だが立ち下がりはインバータより低速である。逆に標準的なNORゲートでは立ち上がりはインバータより低速だが立ち下がりはインバータと同程度の速度である。このため標準的な論理ゲートで構成すると、フリップフロップFF1の出力が立ち上がった場合、各論理ゲートのいずれの出力もインバータより低速である。フリップフロップFF1の出力が立ち下がった場合、ゲートNAND1の信号が立ち上がり、ゲートNOR2の信号が立ち下がり、ゲートNAND3の信号が立ち上がり、ゲートNOR4の信号が立ち下がる。この場合、各ゲートNAND1、NOR2、NAND3、NOR4のいずれの出力もインバータと同程度の速度となり、すなわちフリップフロップFF1の立ち下がりがフリップフロップFF2に伝わる時間に比べ、フリップフロップFF1の立ち上がりが伝わる時間の方が長くなる。
【００７８】
フリップフロップFF1からフリップフロップFF2までに要求される速度は、クロックの周波数で決まる。ある回路の限界周波数はフリップフロップFF間の最も遅い箇所で決まるため、フリップフロップFF1とフリップフロップFF2の間について言えばフリップフロップFF1の立ち上がりが限界周波数のボトルネックとなり、逆にフリップフロップFF1の立ち下がりは速度に余裕がある。
【００７９】
従って、このケースにおいては、ゲートNAND1とゲートNAND3にはＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴの速度を重視したセル（ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｎ）を、ゲートNOR2とゲートNOR4にはＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴの速度を重視したセル（ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｐ）を使用する事で、限界周波数をより高速化する事が可能となる。
【００８０】
（４）高速フリップフロップ間論理信号伝達経路の具体例２
図２４の例は、図２３の例に対しゲートNOR4をNANDゲート（ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｐ）に変更したものである。このケースにおいては、標準的なレイアウトでは、フリップフロップFF1の立ち上がりにおいては各ゲートNAND1、NOR2、NAND3の速度が標準的なインバータより遅く、ゲートNAND4は標準的なインバータと同程度の速度である。フリップフロップFF2の立ち下がりにおいては、各ゲートNAND1、NOR2、NAND3の速度が標準的なインバータと同程度で、ゲートNAND4の速度が標準的なインバータより遅い。
【００８１】
このケースについてもフリップフロップFF1の立ち上がりの方がフリップフロップFF1の立ち下がりよりも速度が遅いことがわかる。従って、ゲートNAND1とゲートNAND3にＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴの速度を重視したセル（ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｎ）を、ゲートNOR2とゲートNAND4にＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴの速度を重視したセル（ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｐ、ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｐ）を使用する事で限界周波数を向上させる事が可能となる。
【００８２】
このように同じNANDゲート（NORゲート）であってもＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴが高速のもの、ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴが高速のもの、両チャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴのバランスを重視したものそれぞれが有効な場所がある。ラウンディングの位置を変更して速度のバランスを変えたセルを準備しておけば、自動合成ツール等は回路に応じ最も適切なセルを選択してくれるため、回路を高速化する事が容易となる。
【００８３】
以下では、これらのフリップフロップ間論理信号伝達経路ＰＨを構成するインバータ以外の主要な論理ゲートの構成を説明する。
【００８４】
（５）標準ＮＡＮＤゲート
図４から図７に説明した標準的なインバータＩＮＶｓを組み合わせた標準的なＮＡＮＤゲートＮＤｓを図２５から図２８により説明する。図２５からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数ある点以外は、基本的に標準的なインバータＩＮＶｓ（図４から図７）とほぼ同様であるが、Ｎチャネル側が一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｓｂ）の直列接続となっているので、Ｎチャネル側が遅くなる傾向がある。
【００８５】
尚、前述のとおり、図２６は図２５に対応する平面レイアウト図である。図２７は図２６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図２８は図２７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【００８６】
（６）ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲート
図１５から図１８に説明したＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐを組み合わせたＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｐを図２９から図３２により説明する。図２９からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数ある点以外は、基本的にＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐ（図１５から図１８）とほぼ同様であるが、Ｎチャネル側が一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｓｂ）の直列接続となっているので、Ｎチャネル側が遅くなる傾向がある。一方、Ｐチャネル側は、平坦ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴＱｐｆｆで構成されているため、高速動作が可能である。
尚、前述のとおり、図３０は図２９に対応する平面レイアウト図である。図３１は図３０に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図３２は図３１のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【００８７】
（７）ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲート（中間コンタクト型）
図１９から図２２に説明したＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎを組み合わせたＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲートＮＤｎを図３３から図３６により説明する。ただし、構造的には標準的なインバータＩＮＶｓ（図４から図７）のコンタクト位置を非対称にしたものに対応する。
【００８８】
図３３からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数ある点以外は、基本的にＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎ（図１９から図２２）とほぼ同様であるが、Ｐチャネル側が一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）の並列接続となっているので、標準的インバータＩＮＶｓ（図４から図７）と同等の速度である。一方、Ｎチャネル側は、平坦ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴＱｎｆｆで構成されているため、直列接続であるが、高速動作が可能である。
【００８９】
このレイアウトの特徴は、図３４からわかるように、並列接続のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）のゲート幅を比較的狭くすることができ、その結果、寄生容量が減少する。また、ゲートコンタクト部１６を一対のアクティブ領域１４，１５の間に置き、同領域から異なる距離に配置することによって、ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｆｆ）を高速の素子としている。すなわち、図３６に示すように、ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）においては、ゲートコンタクト部１６がアクティブ領域１４に接近しているので、実質的ゲート部の下端部が湾曲する。一方、ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｆｆ）では、ゲートコンタクト部１６がアクティブ領域１５から離れているので、実質的ゲート部の上端部は、湾曲しない。
【００９０】
（８）標準ＮＯＲゲート
図４から図７に説明した標準的なインバータＩＮＶｓを組み合わせた標準的なＮＯＲゲートＮＲｓを図３７から図４０により説明する。図３７からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数にある点以外は、基本的に標準的なインバータＩＮＶｓ（図４から図７）とほぼ同様であるが、Ｐチャネル側が一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）の直列接続となっているので、Ｐチャネル側が遅くなる傾向がある。
尚、前述のとおり、図３８は図３７に対応する平面レイアウト図である。図３９は図３８に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図４０は図３９のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【００９１】
（９）ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲート（中間コンタクト型）
図１５から図１８に説明したＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐを組み合わせたＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＤｎを図４１から図４４により説明する。ただし、構造的には標準的なインバータＩＮＶｓ（図４から図７）のコンタクト位置を非対称にしたものに対応する。図４１からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数ある点以外は、基本的にＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐ（図１５から図１８）とほぼ同様であるが、Ｐチャネル側は、平坦ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｆｆ）で構成されているため、直列接続ではあるが、比較的高速動作が可能である。一方、Ｎチャネル側は、一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｎｓｂ）の接続となっているので、基本的にＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｐ（図１５から図１８）とほぼ同様である。
【００９２】
（１０）ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲート
図１９から図２２に説明したＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎを組み合わせたＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲートＮＲｎを図４５から図４８により説明する。図４５からわかるように、このタイプのセルは、信号入力端子Ｄｉｎ１，Ｄｉｎ２が複数ある点以外は、基本的にＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータＩＮＶｎ（図１９から図２２）とほぼ同様であるが、Ｐチャネル側が一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ（Ｑｐｓｂ）の直列接続となっているので、Ｐチャネル側が遅くなる傾向がある。一方、Ｎチャネル側は、平坦ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴＱｎｆｆの並列接続で構成されているため、高速動作が可能である。
尚、前述のとおり、図４６は図４５に対応する平面レイアウト図である。図４７は図４６に対応するゲート電極加工用光学マスクの平面図（ＯＰＣ処理前）である。図４８は図４７のマスクを用いてウエハ上へパターンを転写したときの出来上がりゲート電極パターンの平面図である。
【００９３】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９４】
例えば、前記実施の形態においては、セルの高さが所定の値に決められているスタンダードセル方式の半導体集積回路装置について具体的に説明したが、本発明はそれに限定されるものではなく、その他の設計方式による半導体集積回路装置にも、適用できることは言うまでもない。
【符号の説明】
【００９５】
１  半導体チップまたはウエハ上のチップ領域（半導体基板）
１ａ  半導体チップのデバイス面（第１の主面）
２  チップ周辺部
３  ボンディングパッド
４  Ｉ/Ｏセル配置領域
５  チップ内部領域
６  マクロセル領域
７  論理回路領域（セル配置領域）
８  単位セル列
９  セル（論理セル）
９ｃ  チップ上のセル
９ｄ  設計レイアウトとしてのセル
９ｍ  光学マスク（またはマスクデータ）上のセル
１０ａ，１０ｂ，１０ｃ  通常ＯＰＣ処理部
１０ｘ  湾曲加速ＯＰＣ処理部
１１  入力メタル配線
１２  ゲート電極
１２ａ  ゲートパターン主要部
１２ｂ  ゲートパターン付加図形
１４  Ｐチャネル型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴのアクティブ領域（第１または第３のアクティブ領域）
１５  Ｎチャネル型ＭＯＳＦＥＴあるいはＭＩＳＦＥＴのアクティブ領域（第２または第４のアクティブ領域）
１６  ゲート電極へのコンタクト部
１７  基板へのコンタクト部
１８  出力メタル配線
１０１  論理設計
１０２  レイアウト
１０３  ＯＰＣ処理
１０４  マスク
１０５  セルライブラリ
１０６  ウエハリソグラフィ処理
Ｄｉｎ，Ｄｉｎ１，Ｄｉｎ２  信号入力（信号入力端子）
Ｄｏｕｔ  信号出力（信号出力端子）
ＦＦ１，ＦＦ２  フリップフロップ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４  インバータ
ＩＮＶｅ  低リーク電流インバータ
ＩＮＶｎ  ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータ
ＩＮＶｐ  ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先インバータ
ＩＮＶｓ  標準インバータ
ＮＡＮＤ１  最初のＮＡＮＤゲート
ＮＡＮＤ３  次のＮＡＮＤゲート
ＮＡＮＤ４  最後のＮＡＮＤゲート
ＮＤｎ  ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲート
ＮＤｐ  ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＡＮＤゲート
ＮＤｓ  標準ＮＡＮＤゲート
ＮＯＲ２  最初のＮＯＲゲート
ＮＯＲ４  次のＮＯＲゲート
ＮＲｎ  ＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲート
ＮＲｐ  ＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ速度優先ＮＯＲゲート
ＮＲｓ  標準ＮＯＲゲート
ＰＨ  フリップフロップ間論理信号伝達経路（パスまたは論理ゲート群）
ＰＨＨ  高速フリップフロップ間論理信号伝達経路（第１のフリップフロップ間論理信号伝達経路、高速パス、第１の論理ゲート群、または第１のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群）
ＰＨＬ  低速フリップフロップ間論理信号伝達経路（第２のフリップフロップ間論理信号伝達経路、低速パス、第２の論理ゲート群、または第２のＭＯＳＦＥＴあるいはＭＩＳＦＥＴ群）
Ｑｎｆｂ  両端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｑｎｆｆ  平坦ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｑｎｓｂ  一端湾曲ゲート構造のＮチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｑｐｆｂ  両端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｑｐｆｆ  平坦ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｑｐｓｂ  一端湾曲ゲート構造のＰチャネルＭＯＳＦＥＴあるいはＭＩＳＦＥＴ
Ｖｄｄ  電源配線
Ｖｓｓ  接地配線
【図１】
2011129550.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011129550.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2011129550.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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