(57)【要約】【課題】選択ゲート電極を低抵抗化し、半導体ピラーを選択する選択ゲートトランジスタの応答特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記第１方向において積層構造体ＭＬに積層された選択ゲート電極ＳＧと、積層構造体ＭＬと選択ゲート電極ＳＧとを前記第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部と、半導体ピラーＳＰと選択ゲート電極ＳＧとの間に設けられた選択ゲート絶縁膜ＳＧＩと、を備えた不揮発性半導体記憶装置が提供される。選択ゲート電極ＳＧは、選択ゲート電極ＳＧの前記第１方向に対して垂直な面上に設けられた第１シリサイド層５１を有する。【選択図】図１
2011035228.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記第１方向において前記積層構造体に積層された選択ゲート電極と、
前記積層構造体と前記選択ゲート電極とを前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、
前記半導体ピラーと前記選択ゲート電極との間に設けられた選択ゲート絶縁膜と、
を備え、
前記選択ゲート電極は、前記選択ゲート電極の前記第１方向に対して垂直な面上に設けられた第１シリサイド層を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択ゲート電極は、前記第１シリサイド層に前記第１方向で積層されたシリコン層をさらに有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択ゲート電極は、前記選択ゲート電極の前記第１方向に対して平行な面上に設けられた第２シリサイド層をさらに有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板をさらに備え、
前記積層構造体及び前記選択ゲート電極は、前記基板の上に設けられ、
前記第１方向に対して垂直な前記面は、前記選択ゲート電極の上側の面であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記第１方向において前記積層構造体に積層された選択ゲート電極と、
前記積層構造体と前記選択ゲート電極とを前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、
前記半導体ピラーと前記選択ゲート電極との間に設けられた選択ゲート絶縁膜と、
を有する不揮発性半導体記憶装置の製造方法であって、
前記積層構造体と、前記選択ゲート電極の少なくとも一部となる選択ゲート電極膜と、を前記第１方向に積層し、
前記選択ゲート電極膜の前記第１方向に対して垂直な面をシリサイド化することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と、ワード線となる電極膜と、を交互に積層させて積層構造体を形成し、この積層構造体に貫通ホールを一括して形成する。そして、貫通ホールの側面に電荷蓄積層（記憶層）を形成し、貫通ホールの内部に半導体を埋め込み、半導体ピラーを形成する。これにより、各電極膜と半導体ピラーとの交差部分にメモリセルが形成され、半導体ピラーに沿ってメモリストリングが形成される。
【０００４】
そして、メモリストリングとなる半導体ピラーを選択するために、電極膜と平行に選択ゲート電極が設けられ、この選択ゲート電極と半導体ピラーとにより選択ゲートトランジスタが形成される。選択ゲートトランジスタの応答特性を向上させるために、選択ゲート電極の低抵抗化が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、選択ゲート電極を低抵抗化し、半導体ピラーを選択する選択ゲートトランジスタの応答特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記第１方向において前記積層構造体に積層された選択ゲート電極と、前記積層構造体と前記選択ゲート電極とを前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、前記半導体ピラーと前記選択ゲート電極との間に設けられた選択ゲート絶縁膜と、を備え、前記選択ゲート電極は、前記選択ゲート電極の前記第１方向に対して垂直な面上に設けられた第１シリサイド層を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記第１方向において前記積層構造体に積層された選択ゲート電極と、前記積層構造体と前記選択ゲート電極とを前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、前記半導体ピラーと前記選択ゲート電極との間に設けられた選択ゲート絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、前記積層構造体と、前記選択ゲート電極の少なくとも一部となる選択ゲート電極膜と、を前記第１方向に積層し、前記選択ゲート電極膜の前記第１方向に対して垂直な面をシリサイド化することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、選択ゲート電極を低抵抗化し、半導体ピラーを選択する選択ゲートトランジスタの応答特性が良好な不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図６】第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図８】第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図９】第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１０】第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１１】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１２】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１３】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１４】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２及び図３は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する、それぞれ、模式的断面図及び模式的斜視図である。  
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図４は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。  
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。不揮発性半導体記憶装置１１０は、Ｕ字形状のメモリストリングを有する例である。  
まず、図２及び図３により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１３】
図２に表したように、不揮発性半導体記憶装置１１０においては、例えば、メモリ部ＭＵと制御部ＣＴＵとが設けられる。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。
【００１４】
基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１５】
メモリアレイ領域ＭＲにおいては、基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられる。
【００１６】
例えば、制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００１７】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００１８】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面と、図３のＢ−Ｂ’線断面と、に相当する部分が例示されている。
【００１９】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２０】
ここで、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに垂直な方向をＸ軸方向（第３方向）とする。
【００２１】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
【００２２】
図１は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。  
図１に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、第１方向（Ｚ軸方向）に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、Ｚ軸方向において積層構造体ＭＬに積層された選択ゲート電極ＳＧと、積層構造体ＭＬと選択ゲート電極ＳＧとをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部（メモリセルＭＣ）と、半導体ピラーＳＰと選択ゲート電極ＳＧとの間に設けられた選択ゲート絶縁膜ＳＧＩ（第１選択ゲート絶縁膜）と、を有する。
【００２３】
本具体例では、記憶部（メモリセルＭＣ）は、例えば、電極膜ＷＬのそれぞれと半導体ピラーＳＰ（第１半導体ピラーＳＰ１）との間に設けられた記憶層４８（第１記憶層）と、記憶層４８（第１記憶層）と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２（第１内側絶縁膜）と、電極膜ＷＬのそれぞれと記憶層４８（第１記憶層）との間に設けられた外側絶縁膜４３（第１外側絶縁膜）と、を含む。
【００２４】
そして、本具体例では、半導体ピラーＳＰはＺ軸方向に延在する管状の形状を有し、半導体ピラーＳＰの内側には、絶縁性の芯材部６８が設けられている。
【００２５】
すなわち、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する貫通ホールＴＨの内側の壁面に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２、及び、半導体ピラーＳＰとなる膜、がこの順番で形成され、その残余の空間に絶縁性の芯材部６８が埋め込まれている。
【００２６】
ただし、本発明はこれに限らず、後述するように、芯材部６８が設けられず、貫通ホールＴＨの内側の外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の内側に、柱状の半導ピラーＳＰが形成される構成であっても良い。以下では、芯材部６８が設けられる場合として説明する。
【００２７】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、記憶層４８を有するメモリトランジスタを含むメモリセルＭＣが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶する。
【００２８】
電極膜ＷＬは、このメモリセルトランジスタのゲート電極として機能する。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線となる。
【００２９】
内側絶縁膜４２は、メモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００３０】
一方、選択ゲート電極ＳＧと半導体ピラーＳＰとが交差する部分において、半導体ピラーＳＰを選択するための選択ゲートトランジスタＳＧＴが形成される。選択ゲート電極ＳＧ、選択ゲート絶縁膜ＳＧＩ及び半導体ピラーＳＰは、この選択ゲートトランジスタＳＧＴの、それぞれ、ゲート電極、ゲート絶縁膜及びチャネル層として機能する。
【００３１】
電極膜ＷＬには、任意の導電材料を用いることができる。本具体例では、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンが用いられる。すなわち、半導体ピラーＳＰと交差する部分に形成されるメモリセルトランジスタのしきい値特性が所望の値に設定され易いように、電極膜ＷＬには、アモルファスシリコンまたはポリシリコンが用いられることが望ましい。
【００３２】
選択ゲート電極ＳＧの材料及びその構成に関しては後述する。
【００３３】
電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及び選択ゲート絶縁膜ＳＧＩには、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及び選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、また積層膜でも良い。
【００３４】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００３５】
芯材部６８には、例えばシリコン窒化膜を用いることができる。
【００３６】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８、外側絶縁膜４３、選択ゲート絶縁膜ＳＧＩ及び芯材部６８には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３７】
なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
【００３８】
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。  すなわち、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、第２半導体ピラーＳＰ２と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。第２半導体ピラーＳＰ２は、半導体ピラーＳＰに含まれる。  
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する。  
記憶層４８は、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間にも設けられる。内側絶縁膜４２は、第２半導体ピラーＳＰ２と記憶層４８との間にも設けられる。外側絶縁膜４３は、電極膜ＷＬと、第２半導体ピラーにおける記憶層４８と、の間にも設けられる。
【００３９】
第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（この例では基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００４０】
すなわち、基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その内側に接続部ＣＰとなる半導体の膜が形成され、残余の空間に接続部芯材部６８ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２、接続部ＣＰ及び接続部芯材部６８ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２、半導体ピラーＳＰ及び芯材部６８の形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００４１】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００４２】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬに接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬに接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。
【００４３】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４４】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。なお、上記の第１選択ゲート電極ＳＧ３及び第２選択ゲート電極ＳＧ４は、選択ゲート電極ＳＧに含まれる。
【００４５】
本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４６】
なお、図２に表したように、積層構造体ＭＬの最上部（基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。なお、層間絶縁膜１５が省略され、積層構造体ＭＬの一番上が、電極間絶縁膜１４または電極膜ＷＬであり、そのような積層構造体ＭＬの上に層間絶縁膜１６が設けられていても良い。さらに、場合によっては、層間絶縁膜１５及び層間絶縁膜１６が省略され、積層構造体ＭＬの一番上が電極間絶縁膜１４であり、その上に選択ゲート電極ＳＧが設けられていても良い。また、層間絶縁膜１６が省略され、積層構造体ＭＬの電極間絶縁膜１４または層間絶縁膜１５の上に選択ゲート電極ＳＧが設けられていても良い。以下では、層間絶縁膜１５及び層間絶縁膜１６が設けられる場合として説明する。
【００４７】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。  
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３には、例えば酸化シリコンを用いることができる。
【００４８】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
【００４９】
図４に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００５０】
図４に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００５１】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００５２】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２と、をさらに有することができる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、半導体ピラーＳＰに含まれ、第２接続部ＣＰ２は、接続部ＣＰに含まれる。
【００５３】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する。
【００５４】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５５】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第３及び第４半導体ピラーＳＰ３及びＳＰ４の記憶層４８との間、並びに、第２接続部ＣＰ２の記憶層４８とバックゲートＢＧとの間、にも設けられる。
【００５６】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５７】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４）が設けられる。ソース側選択ゲート電極ＳＧＳと第３半導体ピラーＳＰ３との間、及び、ドレイン側選択ゲート電極ＳＧＤと第４半導体ピラーＳＰ４との間にも、選択ゲート絶縁膜ＳＧＩが設けられる。なお、上記の第３選択ゲート電極ＳＧ３及び第４選択ゲート電極ＳＧ４は、選択ゲート電極ＳＧに含まれる。
【００５８】
図１に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、選択ゲート電極ＳＧは、Ｚ軸方向に対して垂直な面上に設けられた第１シリサイド層５１を有する。ここで、このＺ軸方向に対して垂直な面は、例えば、選択ゲート電極ＳＧのＺ軸方向に対して垂直な面である上面５１ｕ及び下面５１ｄの少なくともいずれかとすることができる。
【００５９】
本具体例では、第１シリサイド層５１は選択ゲート電極ＳＧの上面５１ｕの側に設けられている。すなわち、不揮発性半導体記憶装置１１０においては、基板１１が設けられ、積層構造体ＭＬは、基板１１の上に設けられ、選択ゲート電極ＳＧは、積層構造体ＭＬの基板１１とは反対の側に設けられ、第１シリサイド層５１は、選択ゲート電極ＳＧの積層構造体ＭＬとは反対の側の面に沿って設けられている。第１シリサイド層５１が設けられるＺ軸に対して垂直な上記の面は、選択ゲート電極ＳＧの上側の面（上面５１ｕ）である。
【００６０】
そして、本具体例では、選択ゲート電極ＳＧは、第１シリサイド層５１にＺ軸方向で積層されたシリコン層５５をさらに有する。すなわち、選択ゲート電極ＳＧは、シリコン層５５と、シリコン層５５に積層された第１シリサイド層５１と、の積層構造を有している。
【００６１】
シリコン層５５は、例えば、導電性が付与されたアモルファスシリコンまたはポリシリコンを含む。
【００６２】
このように、選択ゲート電極ＳＧの上面５１ｕ及び下面５１ｄの少なくともいずれかに、シリコン層５５よりも抵抗が低い第１シリサイド層５１を設けることで、選択ゲート電極ＳＧが低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性を向上できる。
【００６３】
さらに、本具体例では、選択ゲート電極ＳＧの一部として、アモルファスシリコンまたはポリシリコンを含むシリコン層５５を用いることで、選択ゲート電極ＳＧと半導体ピラーＳＰとが交差する部分に形成される選択ゲートトランジスタＳＧＴのしきい値特性が所望の値に設定され易くなり、不揮発性半導体記憶装置１１０の動作上有利となる。
【００６４】
ただし、本発明はこれに限らず、選択ゲート電極ＳＧが第１シリサイド層５１を含めば良く、例えば、選択ゲート電極ＳＧの全てが第１シリサイド層５１であっても良い。この場合も、選択ゲート電極ＳＧは、Ｚ軸方向に対して垂直な面上に設けられた第１シリサイド層５１を有するものとされる。
【００６５】
上記の第１シリサイド層５１として、例えば、タングステン、モリブデン、チタン、コバルト、ニッケル、タンタル、バナジウム及びニオブよりなる群から選択された少なくともいずれかを含むシリサイドを用いることができる。
【００６６】
以下、不揮発性半導体記憶装置１１０の製造方法の一例について説明する。  
図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図は、選択ゲート電極ＳＧの製造方法に関する工程順模式的断面図である。
【００６７】
まず、例えば、シリコンからなる基板１１の上に、層間絶縁膜１３を形成した後、バックゲートＢＧとなる導電膜（例えば不純物が添加されたアモルファスシリコンまたはポリシリコン等）を形成し、この導電膜に、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、接続部ＣＰが形成される溝パタンを形成し、この溝パタン中にシリコン窒化膜からなる犠牲層を埋め込む。  
その上に、電極間絶縁膜１４と電極膜ＷＬとを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させ、積層構造体ＭＬを形成する。
【００６８】
その後、図５（ａ）に表したように、積層構造体ＭＬの上に、層間絶縁膜１６、及び、選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成した後、その上に、ＣＭＰ（Chemical Mechanical Polishing）加工のストッパとなるストッパ膜ＳＴ１を形成する。選択ゲート電極膜ＳＧｆには、例えば不純物が添加されたアモルファスシリコン膜を用い、ストッパ膜ＳＴ１には、例えばシリコン窒化膜を用いる。なお、後述するように、選択ゲート電極膜ＳＧｆは、選択ゲート電極ＳＧの少なくとも一部となる膜であれば良い。
【００６９】
そして、図５（ｂ）に表したように、フォトリソグラフィとＲＩＥにより、ストッパ膜ＳＴ１と選択ゲート電極膜ＳＧｆとを加工して、Ｘ軸方向に延在する溝ＴＲ１を形成する。
【００７０】
そして、図５（ｃ）に表したように、溝ＴＲ１の中にＮＳＧ（Nondoped Silica Glass）などの絶縁材料を埋め込み、ＣＭＰ処理を行い、層間絶縁膜１７を形成する。
【００７１】
そして、図５（ｄ）に表したように、例えばＲＩＥにより、ストッパ膜ＳＴ１を除去する。
【００７２】
そして、図５（ｅ）に表したように、露出した選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１７の上に、例えばタングステン膜を形成する。そして、例えば熱処理を行うことで、選択ゲート電極膜ＳＧｆの上面の側にタングステンシリサイドからなる第１シリサイド層５１が形成され、選択ゲート電極膜ＳＧｆの第１シリサイド層５１以外の部分がシリコン層５５となる。そして、不要なタングステン膜を除去し、層間絶縁膜１７を露出させる。このように、第１シリサイド層５１は、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）に対して自己整合的に形成される。
【００７３】
そして、図５（ｆ）に表したように、第１シリサイド層５１及び層間絶縁膜１７の上に、層間絶縁膜１８を形成し、層間絶縁膜１８、第１シリサイド層５１、シリコン層５５、層間絶縁膜１６、図示しない積層構造体ＭＬ及び図示しない層間絶縁膜１３を貫通し、接続部ＣＰが形成される上記の溝パタン中の犠牲層に到達する貫通ホールＴＨを形成し、犠牲層を除去する。
【００７４】
そして、図５（ｇ）に表したように、貫通ホールＴＨ及び溝の内壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２となる積層膜４９を形成し、その内側に半導体ピラーＳＰ及び接続部ＣＰとなる半導体ピラー膜ＳＰｆを形成し、残余の空間に、芯材部６８及び接続部芯材部６８ＣＰとなる芯材部膜６８ｆを埋め込む。そして、例えばＲＩＥによりエッチバックして貫通ホールＴＨの上部の芯材部膜６８ｆを除去し、それにより形成された空間にコンタクト用のアモルファスシリコン層ＳＰｆ１を埋め込む。
【００７５】
そして、図５（ｈ）に表したように、貫通ホールＴＨの内部に埋め込まれた各種の膜、及び、層間絶縁膜１８の上に層間絶縁膜１９を形成する。
【００７６】
この後、適宜、層間絶縁膜１９を加工して、ソース線ＳＬ、ビア２２、層間絶縁膜２３、及びビット線ＢＬを形成し、図１〜図４に例示した不揮発性半導体記憶装置１１０が形成できる。
【００７７】
なお、シリサイド層を選択ゲート電極ＳＧの側面のみに設ける比較例の場合は、選択ゲート電極膜ＳＧｆの側面のみにタングステンなどの金属膜を形成して、その側面にシリサイド層を形成することになる。これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１シリサイド層５１がＺ軸方向に対して垂直な面上、すなわち、本具体例では選択ゲート電極ＳＧの上面５１ｕの側に設けられ、この場合は、選択ゲート電極膜ＳＧｆの上面に金属膜を形成するので、側面への金属膜の形成の比較例よりも、より均一に金属膜を形成できる。この結果、第１シリサイド層５１がより均一に形成でき、選択ゲート電極ＳＧをより安定して低抵抗化できるメリットがある。
【００７８】
図６は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図は、本実施形態に係る別の不揮発性半導体記憶装置１１０ａの製造方法を例示している。不揮発性半導体記憶装置１１０ａにおいては、選択ゲート電極ＳＧの下面５１ｄ（積層構造体ＭＬの側の面）の側に第１シリサイド層５１ａが設けられている。図６は、選択ゲート電極ＳＧの部分に関する製造方法を例示している。
【００７９】
まず、不揮発性半導体記憶装置１１０と同様に、例えば、シリコンからなる基板１１の上に、層間絶縁膜１３、バックゲートＢＧとなる導電膜、導電膜の溝パタン、及び、溝パタン中の犠牲層を形成し、その上に、積層構造体ＭＬを形成する。
【００８０】
そして、図６（ａ）に表したように、積層構造体ＭＬの上に層間絶縁膜１６を形成し、その上に、薄いタングステン膜５１ａｆを形成する
その後、図６（ｂ）に表したように、タングステン膜５１ａｆの上にアモルファスシリコンからなる選択ゲート電極膜ＳＧｆを形成し、必要に応じて熱処理を行うことで、タングステンシリサイド層が形成でき、フォトリソグラフィとＲＩＥにより選択ゲート電極膜ＳＧｆとタングステンシリサイド層を加工して、Ｘ軸方向に延在する溝ＴＲ１を形成する。これにより、タングステンシリサイド層からなる第１シリサイド層５１ａと、その上に積層されたシリコン層５５と、有する選択ゲート電極ＳＧが形成される。
【００８１】
そして、図６（ｃ）に表したように、溝ＴＲ１の中にＮＳＧなどの絶縁材料を埋め込み、ＣＭＰ処理を行い、層間絶縁膜１７を形成する。
【００８２】
そして、図６（ｄ）に表したように、シリコン層５５及び層間絶縁膜１７の上に層間絶縁膜１８を形成した後、層間絶縁膜１８、シリコン層５５、第１シリサイド層５１ａ、層間絶縁膜１６、図示しない積層構造体ＭＬ及び図示しない層間絶縁膜１３を貫通し、接続部ＣＰが形成される上記の溝パタン中の犠牲層に到達する貫通ホールＴＨを形成し、犠牲層を除去する。
【００８３】
そして、図６（ｅ）に表したように、貫通ホールＴＨの内壁面に、積層膜４９、半導体ピラー膜ＳＰｆ及び芯材部膜６８ｆを埋め込み、上部の芯材部膜ｆ６８を除去し、その上部にアモルファスシリコン層ＳＰｆ１を埋め込む。
【００８４】
そして、図６（ｆ）に表したように、貫通ホールＴＨの内部に埋め込まれた各種の膜、及び、層間絶縁膜１８の上に層間絶縁膜１９を形成する。
【００８５】
この後、適宜、層間絶縁膜１９を加工して、ソース線ＳＬ、ビア２２、層間絶縁膜２３、及びビット線ＢＬを形成し、不揮発性半導体記憶装置１１０ａが形成できる。
【００８６】
不揮発性半導体記憶装置１１０ａにおいても、選択ゲート電極ＳＧの下面５１ｄにシリコン層５５よりも抵抗が低い第１シリサイド層５１ａを設けることで、選択ゲート電極ＳＧが低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性を向上できる。
【００８７】
なお、選択ゲート電極の上面５１ｕの側の第１シリサイド層５１と、下面５１ｄの側の第１シリサイド層５１ａと、を同時に設けても良い。
【００８８】
なお、図６（ａ）及び（ｂ）に例示した工程において、層間絶縁膜１６の上に選択ゲート電極ＳＧの一部となる、例えばアモルファスシリコンからなる下層選択ゲート電極膜を形成し、下層選択ゲート電極膜を選択ゲート電極ＳＧのパタン形状に加工し、その上に、例えばタングステン膜を形成し、例えば熱処理を行うことで、下層選択ゲート電極膜のパタン形状の第１シリサイド層５１ａを形成し、さらに、その上に選択ゲート電極ＳＧの他の一部となる上層選択ゲート電極膜を形成し、上層選択ゲート電極膜を加工し、これによりシリコン層５５を形成して、下面５１ｄの側に設けられた第１シリサイド層５１ａと、その上に積層されたシリコン層５５と、有する選択ゲート電極ＳＧを形成しても良い。
【００８９】
なお、この工程において、下層選択ゲート電極膜の厚さを厚くすることで、下層選択ゲート電極膜の下面側が下側シリコン層であり、上面側が第１シリサイド層である積層構造が形成でき、結果として、層間絶縁膜１６の側から順に、下側シリコン層、第１シリサイド層及びシリコン層が積層された構造を有する選択ゲート電極ＳＧを形成することもできる。このように、第１シリサイド層は、Ｚ軸に対して垂直な面上に設けられれば良く、選択ゲート電極ＳＧの上面５１ｕ及び下面５１ｄの少なくともいずれかだけでなく、選択ゲート電極ＳＧの厚さ方向の中間に設けられていても良い。また、複数の第１シリコン層と複数のシリコン層とが、Ｚ軸方向に積層されていても良い。
【００９０】
図７は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、同図は、選択ゲート電極ＳＧの部分に関する部分的な模式的断面図である。
【００９１】
図７に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１１においては、選択ゲート電極ＳＧは、その側面に設けられた第２シリサイド層５２をさらに有する。これ以外は、不揮発性半導体記憶装置１１０と同様とすることができるので説明を省略する。
【００９２】
第２シリサイド層５２は、Ｚ軸方向（第１方向）に対して平行な面上に設けられている。
【００９３】
このように、不揮発性半導体記憶装置１１１の選択ゲート電極ＳＧは、上面５１ｕの側に第１シリサイド層５１を有し、さらに、側面に第２シリサイド層５２を有することで、選択ゲート電極ＳＧをさらに低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性をさらに向上できる。
【００９４】
なお、この場合も、選択ゲート電極ＳＧの一部として、シリコン層５５を用いることで、選択ゲート電極ＳＧと半導体ピラーＳＰとが交差する部分に形成される選択ゲートトランジスタＳＧＴのしきい値特性が所望の値に設定され易くなり、動作上有利となる。
【００９５】
以下、不揮発性半導体記憶装置１１１の製造方法の例について説明する。  
図８は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図は、選択ゲート電極ＳＧの製造方法に関する工程順模式的断面図である。
【００９６】
まず、例えば、シリコンからなる基板１１の上に、層間絶縁膜１３、バックゲートＢＧとなる導電膜、導電膜の溝パタン、及び、溝パタン中の犠牲層を形成し、その上に積層構造体ＭＬを形成する。
【００９７】
その後、図８（ａ）に表したように、積層構造体ＭＬの上に、層間絶縁膜１６及び選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成する。
【００９８】
そして、図８（ｂ）に表したように、フォトリソグラフィとＲＩＥにより、選択ゲート電極膜ＳＧｆを加工して、Ｘ軸方向に延在する溝ＴＲ１を形成する。
【００９９】
そして、図８（ｃ）に表したように、露出した選択ゲート電極膜ＳＧｆの上面及び側面に、例えばタングステン膜を形成する。そして、例えば熱処理を行うことで、選択ゲート電極膜ＳＧｆの上面の側に第１シリサイド層５１が形成され、側面に第２シリサイド層５２が形成され、選択ゲート電極膜ＳＧｆの第１シリサイド層５１及び第２シリサイド層５２以外の部分がシリコン層５５となる。そして、不要なタングステン膜を除去し、層間絶縁膜１６を露出させる。このように、第１シリサイド層５１及び第２シリサイド層５２は、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）に対して自己整合的に形成される。
【０１００】
そして、図８（ｄ）に表したように、層間絶縁膜１６、第１シリサイド層５１及び第２シリサイド層５２を覆うように、例えばＮＳＧなどの層間絶縁膜１８ａを形成し、層間絶縁膜１７及び層間絶縁膜１８を形成する。
【０１０１】
そして、図８（ｅ）に表したように、層間絶縁膜１８、第１シリサイド層５１、シリコン層５５、層間絶縁膜１６、図示しない積層構造体ＭＬ及び図示しない層間絶縁膜１３を貫通し、接続部ＣＰが形成される上記の溝パタン中の犠牲層に到達する貫通ホールＴＨを形成し、犠牲層を除去する。
【０１０２】
そして、図８（ｆ）に表したように、貫通ホールＴＨの内壁面に、積層膜４９、半導体ピラー膜ＳＰｆ、芯材部膜６８ｆを形成し、例えばＲＩＥによりエッチバックして上部の芯材部膜６８ｆを除去し、それにより形成された空間にコンタクト用のアモルファスシリコン層ＳＰｆ１を埋め込む。
【０１０３】
その後、層間絶縁膜１９、ソース線ＳＬ、ビア２２、層間絶縁膜２３、及びビット線ＢＬを形成し、図７に例示した不揮発性半導体記憶装置１１１が形成できる。
【０１０４】
このような製造方法は、図５に関して説明した製造方法に比べ、工程が省略でき、生産性がさらに高い。
【０１０５】
また、不揮発性半導体記憶装置１１１の場合、選択ゲート電極膜ＳＧｆの上面及び側面の両方に金属膜を形成する際に、上面への金属膜の形成が均一に行われるので、側面への金属膜の形成の均一性への要求が緩和され、選択ゲート電極ＳＧを安定してさらに低抵抗化できる。
【０１０６】
以下、上面の側にシリサイド層を有する選択ゲート電極ＳＧを有する不揮発性記憶装置の製造方法の変形例について説明する。  
図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図は、選択ゲート電極ＳＧの製造方法に関する工程順模式的断面図である。
【０１０７】
まず、例えば、シリコンからなる基板１１の上に、層間絶縁膜１３、バックゲートＢＧとなる導電膜、導電膜の溝パタン、及び、溝パタン中の犠牲層を形成し、その上に積層構造体ＭＬを形成する。
【０１０８】
その後、図９（ａ）に表したように、積層構造体ＭＬの上に、層間絶縁膜１６、選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８ｂを形成する。層間絶縁膜１８ｂには、例えばシリコン酸化膜を用いることができる。
【０１０９】
そして、図９（ｂ）に表したように、フォトリソグラフィとＲＩＥにより、層間絶縁膜１８ｂ、選択ゲート電極膜ＳＧｆ、層間絶縁膜１６、図示しない積層構造体ＭＬ及び図示しない層間絶縁膜１３を貫通し、接続部ＣＰが形成される上記の溝パタン中の犠牲層に到達する貫通ホールＴＨを形成し、犠牲層を除去する。
【０１１０】
そして、図９（ｃ）に表したように、貫通ホールＴＨの内壁面に、積層膜４９、半導体ピラー膜ＳＰｆ、芯材部膜６８ｆを形成し、例えばＲＩＥによりエッチバックして上部の芯材部膜６８ｆを除去し、それにより形成された空間にコンタクト用のアモルファスシリコン層ＳＰｆ１を埋め込む。
【０１１１】
そして、図９（ｄ）に表したように、層間絶縁膜１８ｂを例えばフッ酸などを用いた処理により除去して、選択ゲート電極膜ＳＧｆの上面を露出させる。
【０１１２】
そして、図９（ｅ）に表したように、露出した選択ゲート電極膜ＳＧｆ、及び、貫通ホールＴＨに埋め込まれた層の上に、例えばタングステン膜を形成し、例えば熱処理を行う。これにより、選択ゲート電極膜ＳＧｆの上面の側にタングステンシリサイドからなる第１シリサイド層５１が形成され、選択ゲート電極膜ＳＧｆの第１シリサイド層５１以外の部分がシリコン層５５となる。そして、貫通ホールＴＨに埋め込まれたアモルファスシリコン層ＳＰｆ１の上側には、タングステンシリサイドからなる第３シリサイド層５３が形成される。なお、この場合も、第１シリサイド層５１は、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）に対して自己整合的に形成される。
【０１１３】
そして、図９（ｆ）に表したように、フォトリソグラフィとＲＩＥにより、第１シリサイド層５１とシリコン層５５とを加工して、Ｘ軸方向に延在する溝ＴＲ２を形成する。
【０１１４】
そして、図９（ｇ）に表したように、溝ＴＲ２の内部を埋め込み、第１シリサイド層５１、貫通ホールＴＨに埋め込まれた層、及び、第３シリサイド層５３を覆うように、層間絶縁膜１８ｃを形成する。層間絶縁膜１８ｃには例えばシリコン酸化膜を用いることができ、層間絶縁膜１８ｃは、図２に例示した層間絶縁膜１７、１８及び１９となる。
【０１１５】
その後、ソース線ＳＬ、ビア２２、層間絶縁膜２３、及びビット線ＢＬを形成し、変形例の不揮発性半導体記憶装置１１２が形成できる。
【０１１６】
なお、本具体例では、貫通ホールＴＨによって形成された半導体ピラーＳＰの上部にもシリサイド層（第３シリサイド層５３）が形成され、この第３シリサイド層５３は、第１シリサイド層５１と一括して形成される。
【０１１７】
以下、上面５１ｕ及び側面にシリサイド層を有する選択ゲート電極ＳＧを有する不揮発性記憶装置の製造方法の変形例の１つについて説明する。  
図１０は、第１の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図は、選択ゲート電極ＳＧの製造方法に関する工程順模式的断面図である。本具体例においては、図９（ａ）〜（ｄ）に関して説明した工程までは同じであるので、それ以降の工程について説明する。
【０１１８】
貫通ホールＴＨの内壁面に、積層膜４９、半導体ピラー膜ＳＰｆ及び芯材部膜６８ｆを形成し、その上部にアモルファスシリコン層ＳＰｆ１を形成し、選択ゲート電極膜ＳＧｆの上面を露出させた後、図１０（ａ）に表したように、フォトリソグラフィとＲＩＥにより、選択ゲート電極膜ＳＧｆを加工して、Ｘ軸方向に延在する溝ＴＲ３を形成する。
【０１１９】
そして、図１０（ｂ）に表したように、露出した選択ゲート電極膜ＳＧｆの上面及び側面、並びに、貫通ホールＴＨに埋め込まれた層の上に、例えばタングステン膜を形成し、例えば熱処理を行う。これにより、選択ゲート電極膜ＳＧｆの上面及び側面に、それぞれ、タングステンシリサイドからなる第１シリサイド層５１及び第２シリサイド層５２が形成され、選択ゲート電極膜ＳＧｆの第１シリサイド層５１及び第２シリサイド層５２以外の部分がシリコン層５５となる。そして、貫通ホールＴＨに埋め込まれたアモルファスシリコン層ＳＰｆ１の上に、タングステンシリサイドからなる第３シリサイド層５３が形成される。なお、この場合も、第１シリサイド層５１及び第２シリサイド層５２は、選択ゲート電極ＳＧ（選択ゲート電極膜ＳＧｆ）に対して自己整合的に形成される。
【０１２０】
そして、図１０（ｃ）に表したように、溝ＴＲ３の残余の空間を埋め込み、第１シリサイド層５１、第２シリサイド層５２、貫通ホールＴＨに埋め込まれた層、及び、第３シリサイド層５３を覆うように、層間絶縁膜１８ｄを形成する。層間絶縁膜１８ｄには例えばシリコン酸化膜を用いることができ、層間絶縁膜１８ｄは、図２に例示した層間絶縁膜１７、１８及び１９となる。
【０１２１】
その後、ソース線ＳＬ、ビア２２、層間絶縁膜２３、及びビット線ＢＬを形成し、変形例の不揮発性半導体記憶装置１１３が形成できる。
【０１２２】
なお、本具体例では、貫通ホールＴＨによって形成された半導体ピラーＳＰの上部にもシリサイド層（第３シリサイド層５３）が形成され、この第３シリサイド層５３は、第１シリサイド層５１及び第２シリサイド層５２と一括して形成される。
【０１２３】
図１１は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１１に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１５ａにおいては、積層構造体ＭＬを貫通している半導体ピラーＳＰの部分と、電極膜ＷＬと、の間の構造が、選択ゲート電極ＳＧを貫通している半導体ピラーＳＰの部分と、選択ゲート電極ＳＧと、の間の構造と、が互いに異なっている。
【０１２４】
すなわち、半導体ピラーＳＰの部分と電極膜ＷＬとの間には、既に説明したように、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の積層膜４９が設けられているが、半導体ピラーＳＰと選択ゲート電極ＳＧとの間には、積層膜４９とは異なる絶縁膜である選択ゲート絶縁膜ＳＧＩが設けられている。この選択ゲート絶縁膜ＳＧＩにはシリコン酸化膜を用いることができる。このように、選択ゲート絶縁膜ＳＧＩの構成は、各種の変形が可能である。
【０１２５】
図１２は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１２（ａ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１５ｂにおいては、不揮発性半導体記憶装置１１０に対して、芯材部６８が設けられず、半導体ピラーＳＰが管状ではなく、柱状となっている。これ以外は、不揮発性半導体記憶装置１１０と同様である。
【０１２６】
また、図１２（ｂ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１５ｃにおいては、不揮発性半導体記憶装置１１５ａに対して、芯材部６８が設けられず、半導体ピラーＳＰが管状ではなく、柱状となっている。これ以外は、不揮発性半導体記憶装置１１５ａと同様である。  
このように、半導体ピラーＳＰの構成は、各種の変形が可能である。
【０１２７】
図１３及び図１４は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する、それぞれ模式的断面図及び模式的斜視図である。  
なお、図１４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１２８】
図１３及び図１４に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。これらの上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、選択ゲート電極ＳＧに含まれる。
【０１２９】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。これら上部選択ゲート絶縁膜ＵＳＧＩ及び下部選択ゲート絶縁膜ＬＳＧＩは、選択ゲート絶縁膜ＳＧＩに含まれる。
【０１３０】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１３１】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１３２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、Ｙ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１３３】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１３４】
このような構造の不揮発性半導体記憶装置１２０においても、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかは、Ｚ軸方向に対して垂直な面上に設けられた第１シリサイド層５１を有する。ここで、Ｚ軸方向に対して垂直な面は、例えば、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかのＺ軸方向に対して垂直な面である上面及び下面の少なくともいずれかとすることができる。
【０１３５】
そして、この場合には、第１シリサイド層５１が形成される上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかは、第１シリサイド層５１にＺ軸方向で積層されたシリコン層５５をさらに有する。すなわち、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかは、シリコン層５５と、シリコン層５５に積層された第１シリサイド層５１と、の積層構造を有している。
【０１３６】
この場合もシリコン層５５は、例えば、導電性が付与されたアモルファスシリコンまたはポリシリコンを含む。
【０１３７】
このように、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかの上面及び下面の少なくともいずれかに、シリコン層５５よりも抵抗が低い第１シリサイド層５１を用いることで、選択ゲート電極ＳＧが低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性を向上できる。
【０１３８】
そして、この場合も、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの少なくともいずれかは、Ｚ軸方向（第１方向）に対して平行な面上に設けられる第２シリサイド層５２をさらに有していても良い。  
これにより、選択ゲート電極ＳＧをさらに低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性をさらに向上できる。
【０１３９】
なお、上部選択ゲート電極ＵＳＧの上面の側に第１シリサイド層５１が設けられる場合には、上部選択ゲート電極ＵＳＧは、積層構造体ＭＬの基板１１とは反対の側に設けられており、第１シリサイド層５１は、上部選択ゲート電極ＵＳＧの積層構造体ＭＬとは反対の側の面に沿って設けられる。
【０１４０】
一方、下部選択ゲート電極ＬＳＧの上面の側に第１シリサイド層５１が設けられる場合には、下部選択ゲート電極ＬＳＧは、基板１１と積層構造体ＭＬとの間に設けられており、第１シリサイド層５１は、下部選択ゲート電極ＬＳＧの積層構造体ＭＬの側の面に沿って設けられる。
【０１４１】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法は、上記の実施形態に係る不揮発性半導体記憶装置及びその変形の不揮発性半導体記憶装置の製造方法である。すなわち、第１方向（例えばＺ軸方向）に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記第１方向において積層構造体ＭＬに積層された選択ゲート電極ＳＧと、積層構造体ＭＬと選択ゲート電極ＳＧとを前記第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部（メモリセルＭＣ）と、半導体ピラーＳＰと選択ゲート電極ＳＧとの間に設けられた選択ゲート絶縁膜ＳＧＩと、を有する不揮発性半導体記憶装置の製造方法である。以下では、本実施形態の特徴である選択ゲート電極ＳＧの形成方法について説明する。
【０１４２】
図１５は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図１５に表したように、本実施形態に係る製造方法においては、まず、積層構造体ＭＬと、選択ゲート電極ＳＧの少なくとも一部となる選択ゲート電極膜ＳＧｆと、を第１方向（Ｚ軸方向）に積層する（ステップＳ１１０）。すなわち、積層構造体ＭＬと選択ゲート電極膜ＳＧｆとを、例えば、基板１１の主面１１ａの上に形成する。例えば、図５（ａ）に関して説明した処理を実施する。また、例えば、図６（ａ）に例示した処理を実施する場合は、この場合は、上記の選択ゲート電極ＳＧは、図６（ａ）に例示した下層選択ゲート電極膜ＳＧｆ１である。
【０１４３】
そして、選択ゲート電極膜ＳＧｆの前記第１方向に対して垂直な面をシリサイド化する（ステップＳ１２０）。例えば、図５（ｅ）や図６（ａ）に関して説明した処理を実施する。
【０１４４】
これにより、例えば、選択ゲート電極ＳＧの上面５１ｕ及び下面５１ｄの少なくともいずれかに、シリコン層５５よりも抵抗が低い第１シリサイド層５１が形成でき、選択ゲート電極ＳＧが低抵抗化でき、選択ゲートトランジスタＳＧＴの応答特性を向上できる。
【０１４５】
なお、ステップＳ１２０においては、選択ゲート電極膜ＳＧｆの第１方向に対して平行な面（すなわち、選択ゲート電極膜ＳＧｆの側面）を、さらにシリサイド化しても良い。すなわち、図８（ｃ）または図１０（ｂ）に関して説明した処理を行う。これにより、選択ゲート電極ＳＧの抵抗をさらに低下できる。
【０１４６】
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３、選択ゲート絶縁膜ＳＧＩ及び芯材部６８には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１４７】
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１４８】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１４９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５０】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１５１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１５２】
１１…基板、  １１ａ…主面、  １３、１３ａ、１３ｂ、１５、１６、１７、１８、１８ａ〜１８ｄ、１９、２３…層間絶縁膜、  １４…電極間絶縁膜、  ２２…ビア、  ３１…ビアプラグ、  ３２…ワード配線、  ４２…内側絶縁膜、  ４３…外側絶縁膜、  ４８…記憶層、  ４９…積層膜、  ５１、５１ａ…第１シリサイド層、  ５１ｄ…下面、  ５１ｕ…上面、  ５２…第２シリサイド層、  ５３…第３シリサイド層、  ５５…シリコン層、  ６８…芯材部、  ６８ＣＰ…接続部芯材部、  １１０、１１０ａ、１１１、１１２、１１３、１１５ａ〜ｃ、１２０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ…ビット線、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１及び第２接続部、  ＣＴＵ…制御部、  ＣＵ…回路部、  ＩＬ…絶縁層、  ＬＳＧ…下部選択ゲート電極、  ＬＳＧＩ…下部選択ゲート絶縁膜、  ＭＣ…メモリセル（記憶部）、  ＭＬ…積層構造体、  ＭＲ…メモリアレイ領域、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ２…配線接続部、  ＰＲ…周辺領域、  ＰＲ１…周辺領域回路、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＤ…ドレイン側選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＳ…ソース側選択ゲート電極、  ＳＧＴ…選択ゲートトランジスタ、  ＳＧｆ…選択ゲート絶縁膜、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＳＰｆ…半導体ピラー膜、  ＳＰｆ１…アモルファスシリコン層、  ＳＴ１…ストッパ膜、  ＴＨ…貫通ホール、  ＴＲ１〜ＴＲ３…溝、  ＵＳＧ…上部選択ゲート電極、  ＵＳＧＩ…上部選択ゲート絶縁膜、  Ｖ１、Ｖ２…ビア、  ＷＬ、ＷＬＡ、ＷＬＢ…電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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