(57)【要約】【課題】内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供する。【解決手段】半導体装置は、半導体を集積した内部回路と、接地電圧が印加される接地端子と、通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備える。【選択図】図２
2011048880.tif 000002
【特許請求の範囲】
【請求項１】
半導体を集積した内部回路と、
接地電圧が印加される接地端子と、
通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、
前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、
前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、
前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備え、
前記レジスタ装置が、前記比較結果信号に対応したデータを、前記クロック信号に応じて前記レジスタ回路に一対一に順次ラッチし、
全ての前記レジスタ回路にデータがラッチされた後、前記レジスタ回路にラッチされたデータが全て同じ場合には、前記テスト動作信号生成回路は、前記レジスタ回路にラッチされたデータに応じた前記テスト動作信号を出力する
ことを特徴とする半導体装置。
【請求項２】
全ての前記レジスタ回路にデータがラッチされた後、前記レジスタ回路にラッチされたデータが異なる場合には、前記レジスタ装置は、前記電圧比較回路から新たに出力された比較結果信号に対応したデータを前記クロック信号に応じて前記レジスタ回路に一対一に再度順次ラッチする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体を集積した内部回路と、
接地電圧が印加される接地端子と、
通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、
前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、
前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数の前段レジスタ回路を有する前段レジスタ装置と、
前記前段レジスタ回路にラッチされたデータに対応する中継データを出力する中継制御回路と、
前記中継制御回路が出力した前記中継データを順次ラッチするための複数の後段レジスタ回路を有する後段レジスタ装置と、
前記後段レジスタ回路にラッチされた中継データの組み合わせに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備え、
前記前段レジスタ装置が、前記比較結果信号に対応したデータを、前記クロック信号に応じて前記前段レジスタ回路に一対一に順次ラッチし、
全ての前記前段レジスタ回路にデータがラッチされる毎に、前記中継制御回路は、前記前段レジスタ回路にラッチされたデータが全て同じか否かを判断し、前記前段レジスタ回路にラッチされたデータが全て同じ場合には、前記中継制御回路は、このデータに対応する中継データを前記後段レジスタ装置に出力し、一方、前記前段レジスタ回路にラッチされたデータが異なる場合には、前記前段レジスタ装置は、前記電圧比較回路から新たに出力された比較結果信号に対応したデータを前記クロック信号に応じて複数の前記前段レジスタ回路に一対一に再度順次ラッチし、
前記後段レジスタ装置が、前記中継制御回路が出力した前記中継データをアドレス指定された前記後段レジスタ回路にラッチし、
全ての前記後段レジスタ回路に中継データがラッチされた場合には、前記テスト動作信号生成回路は、前記後段レジスタ回路にラッチされた中継データの組み合わせに応じた前記テスト動作信号を出力する
ことを特徴とする半導体装置。
【請求項４】
全ての前記後段レジスタ回路に中継データがラッチされていない場合には、中継データを未だラッチしていない前記後段レジスタ回路がアドレス指定され、さらに、前記前段レジスタ装置は、前記電圧比較回路から新たに出力された比較結果信号に対応したデータを前記クロック信号に応じて複数の前記前段レジスタ回路に一対一に再度順次ラッチする
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テスト動作信号に応じて前記内部回路が規定の動作をした場合には、第１の確認信号を出力し、前記テスト動作信号に応じて前記内部回路が規定外の動作をした場合には、第２の確認信号を出力する動作確認回路と、
前記第１の確認信号に応じて、前記電源端子に流れる電流を第１の電流値に設定し、前記第２の確認信号に応じて、前記電源端子に流れる電流を前記第１の電流値と異なる第２の電流値に設定する電流設定回路と、をさらに備える
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路をテストするための回路を備える半導体装置に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリ等の半導体装置は、電源端子に電圧を印加した状態で、アドレス端子、コントロール端子、Ｉ／Ｏ端子などの信号端子から信号が入力される。これにより、データの書込み、読み出しなどの各動作を行っている。
【０００３】
特に、上記半導体装置等の製品が仕様通りに動作するか否か確認は、製品仕様に沿って電源端子、アドレス端子、コントロール端子、Ｉ／Ｏ端子などから、該動作を開始させるために必要な信号を入力する必要がある。
【０００４】
したがって、テスト装置は、製品仕様に記載されている端子を全て備えなければならない。この場合、デバイス当たりの端子数が多くなると、テスト装置当たりの最大同時測定数が減少し、テスト装置のコストが高くなる。
【０００５】
ここで、従来の半導体装置には、テスト用電源端子に印加するテスト用電源電圧に基づいて、テストモードと通常モードとを判別するものがある（例えば、特許文献１参照。）。
【０００６】
しかし、上記従来の半導体装置では、例えば、テスト用電源電圧がノイズ、オーバーシュート、アンダーシュート等により、所定の電圧から変化してしまうと、所定の判断をすることができない。
【０００７】
すなわち、従来の半導体装置は、テスト用電源電圧がノイズ、オーバーシュート、アンダーシュート等により変化してしまうと、確実に動作テストすることができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１２３５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、
半導体を集積した内部回路と、
接地電圧が印加される接地端子と、
通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、
前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、
前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数のレジスタ回路を有するレジスタ装置と、
前記レジスタ回路にラッチされたデータに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備え、
前記レジスタ装置が、前記比較結果信号に対応したデータを、前記クロック信号に応じて前記レジスタ回路に一対一に順次ラッチし、
全ての前記レジスタ回路にデータがラッチされた後、前記レジスタ回路にラッチされたデータが全て同じ場合には、前記テスト動作信号生成回路は、前記レジスタ回路にラッチされたデータに応じた前記テスト動作信号を出力することを特徴とする。
【００１１】
本発明の他の態様に係る半導体装置は、
半導体を集積した内部回路と、
接地電圧が印加される接地端子と、
通常動作時に、電源電圧が印加され、一方、テスト動作時に、前記内部回路の規定されたテスト動作に対応して設定された制御信号が印加される電源端子と、
前記電源端子に印加された前記制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力する電圧比較回路と、
前記比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数の前段レジスタ回路を有する前段レジスタ装置と、
前記前段レジスタ回路にラッチされたデータに対応する中継データを出力する中継制御回路と、
前記中継制御回路が出力した前記中継データを順次ラッチするための複数の後段レジスタ回路を有する後段レジスタ装置と、
前記後段レジスタ回路にラッチされた中継データの組み合わせに応じて、前記内部回路の動作を制御するためのテスト動作信号を出力するテスト動作信号生成回路と、を備え、
前記前段レジスタ装置が、前記比較結果信号に対応したデータを、前記クロック信号に応じて前記前段レジスタ回路に一対一に順次ラッチし、
全ての前記前段レジスタ回路にデータがラッチされる毎に、前記中継制御回路は、前記前段レジスタ回路にラッチされたデータが全て同じか否かを判断し、前記前段レジスタ回路にラッチされたデータが全て同じ場合には、前記中継制御回路は、このデータに対応する中継データを前記後段レジスタ装置に出力し、一方、前記前段レジスタ回路にラッチされたデータが異なる場合には、前記前段レジスタ装置は、前記電圧比較回路から新たに出力された比較結果信号に対応したデータを前記クロック信号に応じて複数の前記前段レジスタ回路に一対一に再度順次ラッチし、
前記後段レジスタ装置が、前記中継制御回路が出力した前記中継データをアドレス指定された前記後段レジスタ回路にラッチし、
全ての前記後段レジスタ回路に中継データがラッチされた場合には、前記テスト動作信号生成回路は、前記後段レジスタ回路にラッチされた中継データの組み合わせに応じた前記テスト動作信号を出力することを特徴とする。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、内部回路の動作テストのための端子を減らすことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一態様である実施例１に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）１００の要部構成を示すブロック図である。
【図２】図１に示す半導体装置１００のテスト動作信号を生成するための実施例１に係る構成に注目した図である。
【図３】ＮＡＮＤ型フラッシュメモリの多値化（４値）されたメモリセルのしきい値電圧分布の一例を示す図である。
【図４】電源端子１２に印加される制御信号の電圧と、電圧比較回路１５の検知レベルと、の関係の一例を示す図である。
【図５】半導体装置１００がテスト動作するための実施例１に係るフローの一例を示すフローチャートである。
【図６】図１に示す半導体装置１００のテスト動作信号を生成するための実施例２に係る構成に注目した図である。
【図７】半導体装置１００がテスト動作するための実施例２に係るフローの一例を示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【００１５】
なお、以下の実施例では、例えば、半導体装置であるＮＡＮＤ型フラッシュメモリに適用される例について説明する。また、本発明にかかる半導体装置は、ＮＯＲ型フラッシュメモリや他の半導体装置にも適用できる。
【実施例１】
【００１６】
図１は、本発明の一態様である実施例１に係る半導体装置（ＮＡＮＤ型フラッシュメモリ）１００の要部構成を示すブロック図である。
【００１７】
図１に示すように、半導体装置１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、入出力制御回路６と、制御信号生成回路７と、アドレスデコーダ８と、電圧生成制御回路９と、接地端子１１と、電源端子１２と、クロック信号生成回路１３と、レジスタ装置１４と、電圧比較回路１５と、動作確認回路１６と、電流設定回路１７と、を備える。
【００１８】
なお、上記構成のうち、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、入出力制御回路６と、制御信号生成回路７と、アドレスデコーダ８と、電圧生成制御回路９と、クロック信号生成回路１３と、レジスタ装置１４と、電圧比較回路１５と、動作確認回路１６と、電流設定回路１７とは、半導体を集積した回路で構成される。
【００１９】
メモリセルアレイ１は、選択行方向のワード線と選択列方向のビット線とにそれぞれ接続され、マトリックス状に配置された複数のメモリセル（図示せず）を有する。
【００２０】
このメモリセルは、異なるｘビット（ｘは２以上の整数）の情報が２ｘ個のしきい値電圧に対応して格納されている。そして、リード電圧をワード線に印加することにより、該メモリセルから各ｘビットの情報を読み出し可能である。すなわち、該メモリセルは、多値化されている。
【００２１】
ロウデコーダ２は、ワード線に接続されている。このロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。
【００２２】
センスアンプ装置３は、メモリセルアレイ１のビット線に接続され、該メモリセルに格納されたデータを読み出し、この読み出されたデータ及びメモリセルに書き込んだデータを保持する。
【００２３】
カラムデコーダ４はメモリセルアレイ１のビット線選択を行う。
【００２４】
データ読み出し時、センスアンプ装置３に読み出されたデータは、データ入出力バッファ５を介し、入出力制御回路６に出力される。
【００２５】
入出力制御回路６は、図示しないＩ／Ｏ端子、アドレス端子およびコントロール端子等から入力された外部信号に基づいた信号が入力されるようになっている。この入出力制御回路６は、データ入出力バッファ５を介してコマンドを制御信号生成回路７に供給する。制御信号生成回路７は、このコマンドをデコードする。
【００２６】
また、制御信号生成回路７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００２７】
制御信号生成回路７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出し等の制御を行う。
【００２８】
制御信号生成回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力する。これにより、電圧生成制御回路９は各種動作のための制御電圧を生成する。
【００２９】
メモリセルのアドレスは、入出力制御回路６からデータ入出力バッファ５を介して供給される。このアドレスは、アドレスデコーダ８介してワード線制御回路２及びカラムデコーダ４に転送される。
【００３０】
電圧生成制御回路９は、制御信号生成回路７から出力された信号に応じて該制御電圧を生成する。
【００３１】
接地端子１１は、接地電圧Ｖｓｓが印加されるようになっている。
【００３２】
電源端子１２は、通常動作時に、電源電圧Ｖｃｃが印加され、一方、テスト動作時に、内部回路の規定されたテスト動作に対応して設定された制御信号が印加されるようになっている。なお、ここで、該内部回路には、例えば、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、入出力制御回路６と、制御信号生成回路７と、アドレスデコーダ８と、電圧生成制御回路９と、が含まれる。
【００３３】
クロック信号生成回路１３は、クロック信号を生成し、半導体装置１００の各回路に該クロック信号を供給するようになっている。なお、半導体装置１００は、このクロック信号生成回路１３を備えていなくてもよい。この場合、例えば、クロック信号が外部から外部端子（図示せず）を介して入力される。
【００３４】
ここで、図２は、図１に示す半導体装置１００のテスト動作信号を生成するための実施例１に係る構成に注目した図である。
【００３５】
図２では、図１に示す構成のうち、接地端子１１と、電源端子１２と、クロック信号生成回路１３と、レジスタ装置１４と、電圧比較回路１５と、制御信号生成回路７に含まれるテスト動作信号生成回路７ａと、を示している。
【００３６】
図２に示すように、電圧比較回路１５は、電源端子１２に印加された制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力するようになっている。
【００３７】
レジスタ装置１４は、該比較結果信号に対応したデータを該クロック信号に応じて時系列にラッチするための複数（ここではｎ（ｎ≧２）個）のレジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎを有する。このレジスタ装置１４は、ここでは、該比較結果信号に対応したデータを入力するための複数のレジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎを切り替える切替回路１４ｘを有する。
【００３８】
テスト動作信号生成回路７ａは、上述のように、ここでは、図１に示す制御信号生成回路７に含まれている。このテスト動作信号生成回路７ａは、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータに応じて、該内部回路の動作を制御するためのテスト動作信号を出力するようになっている。
【００３９】
ここで、図３は、ＮＡＮＤ型フラッシュメモリの多値化（４値）されたメモリセルのしきい値電圧分布の一例を示す図である。
【００４０】
図３に示すように、例えば、ＮＡＮＤ型フラッシュメモリの多値化（４値）されたメモリセルのしきい値電圧分布を考える。ＮＡＮＤ型フラッシュメモリの内部では、しきい値電圧分布に対応した一定の電圧である電圧Ｖ１〜Ｖ６が生成される。すなわち、電圧Ｖ１、Ｖ２、Ｖ３は、それぞれ、しきい値電圧分布Ａ、Ｂ、Ｃのリード電圧を示す。また、電圧Ｖ４、Ｖ５、Ｖ６は、それぞれ、しきい値電圧分布Ａ、Ｂ、Ｃのベリファイ電圧を示す。
【００４１】
なお、電圧Ｖ２、Ｖ３、Ｖ５、Ｖ６は、半導体装置（ＮＡＮＤ型フラッシュメモリ）１００の動作が開始されるときの電源電圧である動作開始電圧以上である。
【００４２】
そこで、本実施例１では、例えば、一定の電圧である電圧Ｖ１〜Ｖ６のうち、該動作開始電圧以上の電圧Ｖ２、Ｖ３、Ｖ５、Ｖ６を、テスト動作信号を生成するための基準電圧として用いる。なお、これらの電圧以外の一定の電圧でも、該動作開始電圧以上であれば、基準電圧として用いることができる。
【００４３】
さらに、図４は、電源端子１２に印加される制御信号の電圧と、電圧比較回路１５の検知レベルと、の関係の一例を示す図である。
【００４４】
既述のように、例えば、電圧比較回路１５は、基準電圧である電圧Ｖ２、Ｖ３、Ｖ５、Ｖ６と制御信号の電圧Ｖｃｃとを比較し、この比較結果に応じた比較結果信号を出力する。例えば、電圧比較回路１５は、制御信号の電圧Ｖｃｃが電圧Ｖ２と電圧Ｖ５の間にある場合は、検知レベルＬ１に対応した比較制御信号を出力する。また、電圧比較回路１５は、制御信号の電圧Ｖｃｃが電圧Ｖ５と電圧Ｖ３の間にある場合は、検知レベルＬ２に対応した比較制御信号を出力する。また、電圧比較回路１５は、制御信号の電圧Ｖｃｃが電圧Ｖ３と電圧Ｖ６の間にある場合は、検知レベルＬ３に対応した比較制御信号を出力する。また、電圧比較回路１５は、制御信号の電圧Ｖｃｃが電圧Ｖ６以上である場合は、検知レベルＬ４に対応した比較制御信号を出力する。
【００４５】
この図４では、時間ｔ１〜ｔ３において、制御信号の電圧Ｖｃｃが電圧Ｖ５と電圧Ｖ３との間にある。したがって、電圧比較回路１５は、クロック信号に同期して、検知レベルＬ２に対応した比較結果信号を出力するようになっている。
【００４６】
このように、電源端子１２に種々な電圧の制御信号を印加することによって、電圧比較回路１５は、これらの制御信号の電圧に応じた比較結果信号を出力することができる。そして、半導体装置１００は、この比較結果信号に応じた各種のテスト動作を該内部回路に実行させることができる。
【００４７】
また、既述の図１に示すように、動作確認回路１６は、例えばパリティチェック等により該内部回路の動作を確認し、該テスト動作信号に応じて該内部回路が規定の動作をした場合には、第１の確認信号を出力するようになっている。また、動作確認回路１６は、例えばパリティチェック等により該内部回路の動作を確認し、該テスト動作信号に応じて該内部回路が規定外の動作をした場合には、第２の確認信号を出力するようになっている。
【００４８】
電流設定回路１７は、該第１の確認信号に応じて、電源端子１２に流れる電流を第１の電流値Ｉ１に設定するようになっている。また、電流設定回路１７は、該第２の確認信号に応じて、前記電源端子に流れる電流を前記第１の電流値Ｉ１と異なる第２の電流値Ｉ２に設定するようになっている。すなわち、該内部回路のテスト動作に応じて、電源端子１２に流れる電流値が異なる。
【００４９】
これにより、内部回路をテスト動作させた後、電源端子１２に流れる電流を測定することにより、測定された電流値に基づいて、該内部回路が規定の動作をしたか否かを判定することができる。
【００５０】
すなわち、半導体装置１００は、テスト動作時に、電源端子１２に制御信号を印加し、その後、電源端子１２に流れる電流値を測定することにより、該内部回路が規定の動作をしたかを判定できる。したがって、半導体装置１００では、電源電圧を供給するための端子、テスト動作およびテスト動作の判定のための端子を１つにすることができる。
【００５１】
ここで、以上のような構成・機能を有する半導体装置１００がテスト動作するための実施例１に係るフローの一例について説明する。
【００５２】
図５は、半導体装置１００がテスト動作するための実施例１に係るフローの一例を示すフローチャートである。
【００５３】
先ず、電源端子１２の電圧が動作開始電圧以上になることにより、レジスタ装置１４がリセットされる（ステップＳ１）。レジスタ装置１４がリセットされると、例えば、切替回路１４ｘを初期状態（例えばレジスタ回路１４ａ１にデータを入力する状態）に切り替えるとともに、各レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータが規定値になる。
【００５４】
次に、レジスタ装置１４は、電圧比較回路１５が出力する比較結果信号に対応したデータを、クロック信号に応じて各レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎに一対一に順次ラッチする（ステップＳ２）。すなわち、レジスタ装置１４は、クロック信号に同期して、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎを用いて、比較結果信号に対応したデータをサンプリングする。
【００５５】
次に、テスト動作信号生成回路７ａは、全てのレジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにデータがラッチされた後、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータが全て同じか否かを判断する（ステップＳ３）。
【００５６】
そして、テスト動作信号発生回路７ａは、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータが全て同じ場合には、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータに応じたテスト動作信号を出力する（ステップＳ４）。
【００５７】
一方、レジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎにラッチされたデータが異なる場合には、ステップＳ２に戻り、レジスタ装置１４は、電圧比較回路１５から新たに出力された比較結果信号に対応したデータをクロック信号に応じてレジスタ回路１４ａ１、１４ａ２、・・・、１４ａｎに一対一に再度順次ラッチする。以降のフローは既述のフローと同様である。
【００５８】
また、既述のステップＳ４の後、該内部回路が該テスト動作信号に対応したテスト動作をする（ステップＳ５）。これにより、レジスタ装置１４にサンプリングされたデータが全て同じであった場合には、そのデータに対応する該内部回路のテスト動作が実行される。
【００５９】
以上のフローにより、半導体装置１００が所望のテスト動作が完了する。
【００６０】
以上のように、レジスタ装置１４のレジスタ回路の値が全て同じである場合にのみ、内部回路にテスト動作させる。これにより、電源端子１２に印加された制御信号の電圧のオーバーシュートやアンダーシュートが発生した場合や、制御信号にノイズが混入した場合等に、内部回路が誤った動作をするのを防ぐことができる。
【００６１】
以上のように、本実施例に係る半導体装置によれば、内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることができる。
【００６２】
さらに、例えば、製品の初期不良率を低減させるためトランジスタ、配線などにストレス印加を行う場合に、より少ない端子で所望の動作が実行することができる。これにより、半導体装置のコストを低減することができる。
【実施例２】
【００６３】
実施例１では、電源端子に印加する制御信号のみにより、内部回路をテスト動作させるための構成の一例について説明した。
【００６４】
本実施例２では、電源端子に印加する制御信号のみにより、内部回路をテスト動作させるための構成の他の例について述べる。
【００６５】
なお、実施例２に係る半導体装置の全体的な構成・機能は、実施例１と同様である。したがって、本実施例２においても、半導体装置の全体的な構成については、図１に示す半導体装置１００を用いて説明する。
【００６６】
ここで、図６は、図１に示す半導体装置１００のテスト動作信号を生成するための実施例２に係る構成に注目した図である。なお、図６において図２の符号と同じ符号は実施例１と同様の構成を示す。
【００６７】
図６では、図１に示す構成のうち、接地端子１１と、電源端子１２と、クロック信号生成回路１３と、レジスタ装置１４と、電圧比較回路１５と、制御信号生成回路７に含まれるテスト動作信号生成回路２０７ａと、制御信号生成回路７に含まれる中継制御回路２０７ｂと、を示している。
【００６８】
図６に示すように、電圧比較回路１５は、実施例１と同様に、電源端子１２に印加された制御信号の電圧と基準電圧とを比較し、その比較結果に応じた比較結果信号を出力するようになっている。
【００６９】
レジスタ装置１４は、この実施例２では、前段レジスタ装置２１４ａと後段レジスタ装置２１４ｂとを有する。
【００７０】
前段レジスタ装置２１４ａは、該比較結果信号に対応したデータをクロック信号に応じて時系列にラッチするための複数（ここではｎ（ｎ≧２）個）の前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎを有する。この前段レジスタ装置２１４ａは、ここでは、該比較結果信号に対応したデータを入力するための前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎをクロック信号に応じて順次切り替える前段切替回路２１４ｘを有する。
【００７１】
中継制御回路２０７ｂは、上述のように、ここでは、図１に示す制御信号生成回路７に含まれている。この中継制御回路２０７ｂは、全ての前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにデータがラッチされる毎に、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが全て同じ場合には、このデータに対応する中継データを出力するようになっている。なお、ここでは、該データと該中継データは同じであるが、該データと該中継データは、対応して設定されていれば、異なっていてもよい。
【００７２】
後段レジスタ装置２１４ｂは、中継制御回路２０７ｂが出力した中継データを順次ラッチするための複数（ここではｍ（ｍ≧２）個）の後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍを有する。この後段レジスタ装置２１４ｂは、中継制御回路２０７ｂが出力した該中継データを、アドレス指定された後段レジスタ回路に切り替えて入力する後段切替回路２１４ｙを、さらに有する。
【００７３】
テスト動作信号生成回路２０７ａは、上述のように、ここでは、図１に示す制御信号生成回路７に含まれている。このテスト動作信号生成回路２０７ａは、各後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍにラッチされた中継データの組み合わせに応じて、該内部回路の動作を制御するためのテスト動作信号を出力するようになっている。
【００７４】
ここで、以上のような構成・機能を有する半導体装置１００がテスト動作するための実施例２に係るフローの一例について説明する。
【００７５】
図７は、半導体装置１００がテスト動作するための実施例２に係るフローの一例を示すフローチャートである。
【００７６】
先ず、電源端子１２の電圧が動作開始電圧以上になることにより、前段レジスタ装置２１４ａがリセットされる（ステップＳ２１）。前段レジスタ装置２１４ａがリセットされると、例えば、前段切替回路２１４ｘを初期状態（例えば前段レジスタ回路２１４ａ１にデータを入力する状態）に切り替えるとともに、各前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが規定値になる。なお、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎが上書き可能である場合は、このリセット時には、必ずしも、ラッチされているデータを規定値にする必要はない。
【００７７】
また、ここでは、初めて前段レジスタ装置２１４ａがリセットされるときは、後段レジスタ装置２１４ｂもリセットされるものとする。
【００７８】
次に、前段レジスタ装置２１４ａは、電圧比較回路１５が出力する比較結果信号に対応したデータを、クロック信号に応じて各前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎに一対一に順次ラッチする（ステップＳ２２）。すなわち、前段レジスタ装置２１４ａは、クロック信号に同期して、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎを用いて、比較結果信号に対応したデータをサンプリングする。
【００７９】
次に、中継制御回路２０７ｂは、全ての前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにデータがラッチされた後、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが全て同じか否かを判断する（ステップＳ２３）。
【００８０】
そして、中継制御回路２０７ｂは、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが全て同じ場合には、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータに対応する中継データを後段レジスタ装置２１４ｂに出力する。そして、後段レジスタ装置２１４ｂは、中継制御回路２０７ｂが出力した該中継データをアドレス指定された後段レジスタ回路にラッチする（ステップＳ２４）。
【００８１】
このように、中継制御回路２０７ｂは、全ての前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにデータがラッチされる毎に、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが全て同じ場合には、このデータに対応する中継データを後段レジスタ装置２１４ｂに出力する。
【００８２】
一方、前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎにラッチされたデータが異なる場合には、ステップＳ２２に戻り、前段レジスタ装置２１４ａは、電圧比較回路１５から新たに出力された比較結果信号に対応したデータをクロック信号に応じて時系列に複数の前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎに一対一に再度順次ラッチする。
【００８３】
また、既述のステップＳ２４の後、テスト動作信号生成回路２０７ａは、全ての後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍに中継データがラッチされたか否かを判断する（ステップＳ２５）。
【００８４】
全ての後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍに中継データがラッチされていない場合には、テスト動作信号生成回路２０７ａは、中継データを未だラッチしていない前記後段レジスタ回路をアドレス指定する（ステップＳ２６）。
【００８５】
そして、ステップＳ２２に戻り、前段レジスタ装置２１４ａは、電圧比較回路１５から新たに出力された比較結果信号に対応したデータをクロック信号に応じて前段レジスタ回路２１４ａ１、２１４ａ２、・・・、２１４ａｎに一対一に再度順次ラッチする。以降のフローは既述のフローと同様である。
【００８６】
一方、全ての後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍに中継データがラッチされた場合には、テスト動作信号生成回路２０７ａは、各後段レジスタ回路２１４ｂ１、２１４ｂ２、・・・、２１４ｂｍにラッチされた中継データの組み合わせに応じたテスト動作信号を出力する（ステップＳ２７）。
【００８７】
このステップＳ２７の後、該内部回路が該テスト動作信号に対応したテスト動作をする（ステップＳ２８）。
【００８８】
以上のフローにより、半導体装置１００が所望のテスト動作が完了する。
【００８９】
上述のように、クロック信号で規定される一定期間の前段レジスタ回路の値が全て同じである場合にのみ、内部回路にテスト動作させる。これにより、実施例１と同様に、電源端子１２に印加された制御信号の電圧のオーバーシュートやアンダーシュートが発生した場合や、制御信号にノイズが混入した場合等に、内部回路が誤った動作をするのを防ぐことができる。
【００９０】
また、既述のように、実施例１の図２に示す構成では電源端子を一定時間保持しその検知レベルに対応したテスト動作が行われた。一方、本実施例２の図６の構成は制御信号の電圧の組み合わせによって対応するテスト動作が実施される。これにより、本実施例２の
構成では、種々のテスト動作の設定が可能である。
【００９１】
以上のように、本実施例に係る半導体装置によれば、内部回路の動作テストのための端子を減らしつつ、より確実に動作テストすることができる。
【符号の説明】
【００９２】
１  メモリセルアレイ
２  ロウデコーダ
３  センスアンプ装置
４  カラムデコーダ
５  データ入出力バッファ
６  入出力制御回路
７  制御信号生成回路
７ａ  テスト動作信号生成回路
８  アドレスデコーダ
９  電圧生成制御回路
１１  接地端子
１２  電源端子
１３  クロック信号生成回路
１４  レジスタ装置
１４ａ１〜１４ａｎ  レジスタ回路
１４ｘ  切替回路
１５  電圧比較回路
１６  動作確認回路
１７  電流設定回路
１００  半導体装置（ＮＡＮＤ型フラッシュメモリ）
２０７ａ  テスト動作信号生成回路
２０７ｂ  中継制御回路
２１４ａ  前段レジスタ装置
２１４ａ１〜２１４ａｎ  前段レジスタ回路
２１４ｂ  後段レジスタ装置
２１４ｂ１〜２１４ｂｍ  後段レジスタ回路
２１４ｘ  前段切替回路
２１４ｙ  後段切替回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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