(57)【要約】【課題】側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で得ること。【解決手段】パターン２７の側壁に沿った閉ループを有する側壁膜３０を形成し、このパターン２７を除去して前記側壁膜３０を残存させた後この側壁膜３０をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層２１を形成する第１の工程と、前記下層配線層２１の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層４１，５１を他の層２２，２３，２４，４２，４３，４４を介して形成する第２の工程と、前記下層配線層２１および前記上層配線層４１，５１のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層２１と前記上層配線層４１，５１に対して閉ループカットを施す第３の工程と、を含む。【選択図】図１−９
2011071226.tif 000002
【特許請求の範囲】
【請求項１】
パターンの側壁に沿った閉ループを有する側壁膜を形成し、このパターンを除去して前記側壁膜を残存させた後この側壁膜をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層を形成する第１の工程と、
前記下層配線層の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層を他の層を介して形成する第２の工程と、
前記下層配線層および前記上層配線層のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層と前記上層配線層に対して閉ループカットを施す第３の工程と、
を含むことを特徴とする電子部品の製造方法。
【請求項２】
前記エッチングでは、前記下層配線層および前記上層配線層のそれぞれを切断して少なくとも前記下層配線層の下層まで達する複数の穴をＲＩＥ（Reactive  Ion  Etching）法により一括で形成すること、
を特徴とする請求項１に記載の電子部品の製造方法。
【請求項３】
前記下層配線層と前記上層配線層の少なくとも１層とが、これらの配線層の長手方向の一端で積層方向に互いに重なり合って形成され、前記長手方向の一端で前記下層配線層および前記上層配線層の少なくとも１層をともに切断する穴が形成されるように前記エッチングを行うこと、
を特徴とする請求項２に記載の電子部品の製造方法。
【請求項４】
前記下層配線層と前記上層配線層の少なくとも１層とは、これらの配線層の長手方向の他端では積層方向に互いに重なり合うことなく形成され、前記長手方向の他端は、これらの配線層を切断する穴がそれぞれ形成されたうえで引き出し配線とのコンタクト部に供されること、
を特徴とする請求項３に記載の電子部品の製造方法。
【請求項５】
前記下層配線層としての第１の配線層が第１の方向に延在するとともに前記下層配線層の１層上層に位置する前記上層配線層としての第２の配線層が第２の方向に延在し、前記第１の配線層と前記第２の配線層とが交差する位置における前記第１の配線層と前記第２の配線層との間に、前記他の層として不揮発性記憶素子と整流素子と含む不揮発性メモリセルが配置されること、
を特徴とする請求項１乃至４のいずれか１項に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品の製造方法に関する。
【背景技術】
【０００２】
従来、電子部品の製造において、いわゆる側壁転写プロセスにより配線を形成する場合は、芯材の周りを囲むように側壁が形成される。言い換えると、側壁は閉ループ状に形成される。そして、側壁をマスクとして配線材料を加工して側壁のパターンを配線材料に転写するため、配線も閉ループ状に形成される。この閉ループ状の配線を通常の配線として用いるためには、閉ループを切って線を形成する閉ループカットと呼ばれる工程が必要になる（例えば、特許文献１参照）。
【０００３】
しかしながら、この閉ループカット工程は、配線一層につき一回ずつ行われる。このため、側壁転写プロセスにより形成された配線を複数層有する電子部品を製造する場合は、工程数が増加する、特にマスクの使用枚数が増える、という問題がある。このような問題の影響は、例えば抵抗変化型メモリ（ＲｅＲＡＭ：Resistive  Random  Access  Memory）の製造において顕著となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で製造する電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、パターンの側壁に沿った閉ループを有する側壁膜を形成し、このパターンを除去して前記側壁膜を残存させた後この側壁膜をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層を形成する第１の工程と、前記下層配線層の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層を他の層を介して形成する第２の工程と、前記下層配線層および前記上層配線層のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層と前記上層配線層に対して閉ループカットを施す第３の工程と、を含むことを特徴とする電子部品の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価に製造することができる、という効果を奏する。
【図面の簡単な説明】
【０００８】
【図１−１】図１−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−２】図１−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−３】図１−３は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−４】図１−４は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−５】図１−５は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−６】図１−６は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−７】図１−７は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−８】図１−８は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図１−９】図１−９は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図２−１】図２−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を示す模式図である。
【図２−２】図２−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を示す模式図である。
【図２−３】図２−３は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を示す模式図である。
【図３−１】図３−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図３−２】図３−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図４】図４は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す平面図である。
【図５−１】図５−１は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図５−２】図５−２は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図５−３】図５−３は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図５−４】図５−４は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図５−５】図５−５は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図５−６】図５−６は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す断面図である。
【図６】図６は、この発明の一実施形態に従った不揮発性記憶装置の製造方法の一例を模式的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明にかかる電子部品の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
【００１０】
（第１の実施の形態）
第１の実施の形態では、側壁転写技術を用いて複数層の配線層を形成した不揮発性記憶装置として、整流素子（ダイオード）と抵抗変化素子（不揮発性記憶素子）とを含むメモリセルを有するクロスポイント型ＲｅＲＡＭの作製方法について説明する。図１−１〜図１−９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【００１１】
まず、下地層として公知の方法によってトランジスタ素子１１および配線１２が形成された半導体基板１０を用意する（図１−１（ａ））。この半導体基板１０は、図１−１（ａ）に示すように半導体ウエハ上のトランジスタ素子１１および該トランジスタ素子１１に接続する配線１２が絶縁層１３であるシリコン酸化膜により埋め込まれ、表面がＣＭＰ処理により平坦化されている。
【００１２】
次に、第１の素子層を形成する。まず、半導体基板１０上に、クロスポイント型ＲｅＲＡＭの第１の配線層（下層配線層）となるタングステン膜２１をスパッタリング法やＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって形成する。ここで、タングステン膜２１の上下には、例えば窒化チタン膜などの図示しないバリアメタルを形成することが好ましい。タングステン膜２１の上下にバリアメタルを形成することにより、下地層や上層との密着性が向上し、また拡散による上下層との物質混合を防ぐことができる。
【００１３】
次に、タングステン膜２１上に、整流素子である第１のダイオードとなるポリシリコン膜２２をＣＶＤ法などの成膜法によって形成する。ポリシリコン膜２２は、下層側（タングステン膜２１側）から、または上層側からＰ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｎ型ポリシリコン膜の順で積層形成することにより、ダイオードとして動作させることができる。
【００１４】
次に、ポリシリコン膜２２上に、第１の抵抗変化素子となる抵抗変化層２３をスパッタリング法などの成膜法によって形成する。抵抗変化層２３は、複数の抵抗状態（たとえば高抵抗状態と低抵抗状態）を切り換えることができる抵抗変化材料からなる。抵抗変化材料として、両端に印加された電圧によって、その抵抗状態が変わる物質を用いることができ、たとえばＴｉドープＮｉＯx，Ｃ，ＮｂＯx，ＣｒドープＳｒＴｉＯ3-x，ＰｒxＣａyＭｎＯz，ＺｒＯx，ＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＨｆＯx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも一つを含む材料を用いることができる。また、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅＳｂxＴｅy），ＮドープＧＳＴ，ＯドープＧＳＴ，ＧｅＳｂ，ＩｎＧｅxＴｅyなどを用いることもできる。抵抗変化層２３の上下には、例えば窒化チタン膜などの図示しないバリアメタルを形成することが好ましい。抵抗変化層２３の上下にバリアメタルを形成することにより、下地層や上層との密着性が向上し、また拡散による上下層との物質混合を防ぐことができる。なお、抵抗変化素子は、抵抗変化層２３の上下を電極層で挟んだ構成とされてもよい。そして、抵抗変化層２３上に、タングステン膜２４をスパッタリング法やＣＶＤ法などの成膜法によって形成する。（図１−１（ｂ））。このタングステン膜２４は、後工程においてＣＭＰ処理時のストッパとして機能する。
【００１５】
この状態で、次のようにして第１の側壁転写加工を行う。まず、タングステン膜２４上に、下地保護層とハードマスク材とを兼ねてシリコン酸化膜２５をＣＶＤ法を用いて形成する。さらに、該シリコン酸化膜２５上に、シリコン窒化膜２６をＣＶＤ法を用いて形成する。
【００１６】
次に、シリコン窒化膜２６上に、側壁転写加工時の芯材となるシリコン酸化膜２７をＣＶＤ法を用いて形成する。そして、該シリコン酸化膜２７上に、芯材の加工時のマスク材となるアモルファスシリコン膜２８をＣＶＤ法を用いて形成する。さらに、アモルファスシリコン膜２８上にリソグラフィ技術によりレジストパターン２９を形成する。このとき、メモリセルアレイ領域内では、ハーフピッチをＷとし、Ｌｉｎｅ／Ｓｐａｃｅ＝Ｗ／Ｗである多数本のレジストパターン２９を形成する（図１−２（ｃ））。
【００１７】
次に、反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）によりアモルファスシリコン膜２８を加工し、レジストパターン２９のパターンをアモルファスシリコン膜２８に転写する。そして、アッシングを行い、レジストパターン２９を灰化して除去する。
【００１８】
次に、パターニングされたアモルファスシリコン膜２８をマスクとして、芯材であるシリコン酸化膜２７をＲＩＥ法により加工してパターニングする。さらに、パターニングしたシリコン酸化膜２７をバッファードフッ酸によりウェットエッチングし、幅がＷ／２になるまで芯材であるシリコン酸化膜２７をスリミングする（図１−２（ｄ））。これにより、芯材として細幅のシリコン酸化膜２７が形成される。
【００１９】
次に、アモルファスシリコン膜２８をウェットエッチング処理により除去する。そして、側壁材として厚さＷ／２のアモルファスシリコン膜３０を半導体基板１０の全面に形成し、ＲＩＥ法によりシリコン酸化膜２７が露出するまで該アモルファスシリコン膜３０のエッチングバックを行う。これにより、シリコン酸化膜２７の側壁部にアモルファスシリコン膜３０が残存し、第１の側壁として、細幅のシリコン酸化膜２７の側壁部にアモルファスシリコン膜３０が形成される（図１−３（ｅ））。
【００２０】
次に、リソグラフィ技術により、メモリセルアレイ領域外における引き出し部分などに対応させてシリコン酸化膜２７を残したい領域をレジストで覆う。この状態で、レジストをマスクとして芯材であるシリコン酸化膜２７をバッファードフッ酸によりウェットエッチングして除去する（図１−３（ｆ））。これにより、Ｌｉｎｅ／Ｓｐａｃｅ＝（Ｗ／２）／（Ｗ／２）のアモルファスシリコン膜３０のパターンが形成される。また、レジストで覆われていた領域の芯材であるシリコン酸化膜２７は、エッチングされずに残る。
【００２１】
図２−１は、第１の側壁であるアモルファスシリコン膜３０のパターンの形成例を示す平面図である。図２−１（ａ）に示されるように、芯材である細幅のシリコン酸化膜２７が除去された領域の周囲およびレジストで覆われていた領域３１に残存する芯材であるシリコン酸化膜２７ｃの周囲にアモルファスシリコン膜３０が形成され、該アモルファスシリコン膜３０は閉ループ状になっている。
【００２２】
次に、第１の側壁であるアモルファスシリコン膜３０をマスクとして、ＲＩＥ法により下地のシリコン窒化膜２６およびシリコン酸化膜２５を加工する（図１−４（ｇ）。この加工により、アモルファスシリコン膜３０のパターンがシリコン窒化膜２６およびシリコン酸化膜２５に転写される。すなわち、アモルファスシリコン膜３０の下にシリコン窒化膜２６およびシリコン酸化膜２５が残存する。また、シリコン酸化膜２７ｃを残していた領域の下にもシリコン窒化膜２６およびシリコン酸化膜２５が残存する。
【００２３】
次に、アモルファスシリコン膜３０とシリコン窒化膜２６とをＲＩＥ法により除去する。これにより、マスク材としてはシリコン酸化膜２５のみが残る。そして、このシリコン酸化膜２５をマスクとして、下地のタングステン膜２４、抵抗変化層２３、ポリシリコン膜２２およびタングステン膜２１をＲＩＥ法によってライン状に加工する。各層は、その材質に適したガス条件により加工される。
【００２４】
この加工により、タングステン膜２１からなる１層目の配線（第１の配線層）が形成される。また、ポリシリコン膜２２と抵抗変化層２３とＣＭＰストッパとなるタングステン膜２４とが、タングステン膜２１と同じパターンで該タングステン膜２１上に積層された状態となる（図１−４（ｈ））。この状態においては、タングステン膜２１からなる１層目の配線（第１の配線層）は、閉ループ状になっている。
【００２５】
次に、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜３２を埋め込む。各パターン間の隙間の断面のアスペクト比が大きいため、このシリコン酸化膜３２の埋め込みにはＰＳＺの使用が適している。そして、タングステン膜２４をストッパとして、余分なシリコン酸化膜３２およびタングステン膜２４上のシリコン酸化膜２５をＣＭＰ処理により除去して表面を平坦化する（図１−５（ｉ））。
【００２６】
次に、第２の素子層を形成する。まず、シリコン酸化膜３２を平坦化した半導体基板１０上に、クロスポイント型ＲｅＲＡＭの第２の配線層（上層配線層）となるタングステン膜４１を形成する。また、タングステン膜４１の上下には、適宜バリアメタルを形成する。
【００２７】
次に、タングステン膜４１上に、整流素子である第２のダイオードとなるポリシリコン膜４２を形成する。ポリシリコン膜４２は、下層側（タングステン膜４１側）から、または上層側からＰ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｎ型ポリシリコン膜の順で積層形成する。
【００２８】
次に、ポリシリコン膜４２上に、第２の抵抗変化素子となる抵抗変化層４３を形成する。抵抗変化層４３の上下には、適宜バリアメタルを形成する。なお、抵抗変化素子は、抵抗変化層４３の上下を電極層で挟んだ構成とされてもよい。そして、抵抗変化層４３上に、ＣＭＰ処理時のストッパとして機能するタングステン膜４４を形成する（図１−５（ｊ））。
【００２９】
この状態で、第２の側壁転写加工を行う。第２の側壁転写加工は、第１の素子層の場合と同様にして行う。加工方法は第１の素子層の場合と基本的に同じである。第１の素子層の場合と異なる点は、Ｌｉｎｅ／Ｓｐａｃｅ＝（Ｗ／２）／（Ｗ／２）の細いパターンの側壁（第１の素子層の場合のアモルファスシリコン膜３０のパターンに対応）を、タングステン膜２１からなる１層目の配線（第１の配線層）と直交する方向に延在するように形成することである。これにより、第１の素子層の第１の配線層と第２の素子層の第２の配線層とは、半導体基板１０の面内方向において直交する方向に形成されることになる。
【００３０】
図２−２は、第２の側壁転写加工における第２の側壁の形成例を示す平面図である。図２−２では、第１の側壁転写加工における第１の側壁（アモルファスシリコン膜３０）と、第２の側壁転写加工における第２の側壁４６と、のパターンを重ねて上から見た状態を示している。図２−２に示されるように、第１の側壁（アモルファスシリコン膜３０）の並列に延在する細いパターンと、第２の側壁４６の並列に延在する細いパターンとは、直交する方向に形成される。そして、第２の側壁４６は、芯材が除去された領域の周囲および芯材であるシリコン酸化膜４７ｃの周囲にアモルファスシリコン膜により形成され、閉ループ状になっている。なお、１層目の形成時に、第１の配線層で部分的にアレイからの引き出し部分（引き出し配線とのコンタクト部）を作製したが、その上には第２の配線層の引き出し部分（引き出し配線とのコンタクト部）が配置されないようにする。
【００３１】
また、第１の素子層の場合と同様に、第２の側壁４６のパターンを転写したシリコン酸化膜からなるパターンをＣＭＰ処理時のストッパとなるタングステン膜４４上に形成し、このパターンをマスクとして、下地のタングステン膜４４、抵抗変化層４３、ポリシリコン膜４２およびタングステン膜４１をＲＩＥ法により加工するが、この際、２層目の配線（第２の配線層）としてのタングステン膜４１をエッチング加工した後、同じパターンで１層目のタングステン膜２４、抵抗変化層２３、ポリシリコン膜２２を加工する。
【００３２】
したがって、第１の側壁（アモルファスシリコン膜３０）の並列に延在する細いパターンと、第２の側壁（アモルファスシリコン膜４６）の並列に延在する細いパターンと、が積層方向において重なる領域（メモリセルアレイ領域Ａｒ）では、１層目のタングステン膜２４、抵抗変化層２３、ポリシリコン膜２２は、半導体基板１０の面内方向において直交する方向に２回パターニングされる。そして、第１の素子層において、第１の配線層と第２の配線層との各交点に、独立したダイオードと抵抗変化素子が形成される。すなわち、第１の配線層と第２の配線層との各交点に、ポリシリコン膜２２からなる第１のダイオードと、抵抗変化層２３からなる第１の抵抗変化素子と、を有するメモリセルアレイが形成される。
【００３３】
そして、第１の素子層の場合と同様に、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜４５を埋め込み、タングステン膜４４をストッパとして、余分なシリコン酸化膜４５をＣＭＰ処理により除去して表面を平坦化する（図１−６（ｋ））。この状態におけるメモリセルアレイ領域Ａｒの構造を図３−１に示す。図３−１は、メモリセルアレイ領域Ａｒの要部断面図である。図３−１（ａ）は、図２−２の線分Ａ−Ａ方向に対応する要部断面図である。図３−１（ｂ）は、図２−２の線分Ｂ−Ｂ方向に対応する要部断面図である。
【００３４】
次に、第３の素子層を形成する。まず、シリコン酸化膜４５を平坦化した半導体基板１０上に、クロスポイント型ＲｅＲＡＭの第３の配線層（上層配線層）となるタングステン膜５１を形成する。また、タングステン膜５１の上下には、適宜バリアメタルを形成する。
【００３５】
次に、タングステン膜５１上に、整流素子である第３のダイオードとなるポリシリコン膜５２を形成する。ポリシリコン膜５２は、下層側（タングステン膜５１側）から、または上層側からＰ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｎ型ポリシリコン膜の順で積層形成する。
【００３６】
次に、ポリシリコン膜５２上に、第３の抵抗変化素子となる抵抗変化層５３を成膜する。抵抗変化層５３の上下には、適宜バリアメタルを形成する。なお、抵抗変化素子は、抵抗変化層５３の上下を電極層で挟んだ構成とされてもよい。そして、抵抗変化層５３上に、ＣＭＰ処理時のストッパとして機能するタングステン膜５４を形成する（図１−６（ｌ））。
【００３７】
この状態で、第３の側壁転写加工を行う。第３の側壁転写加工は、第１の素子層の場合と同様にして行う。加工方法は第１の素子層の場合と基本的に同じである。Ｌｉｎｅ／Ｓｐａｃｅ＝（Ｗ／２）／（Ｗ／２）の細いパターンの側壁（第１の素子層の場合のアモルファスシリコン膜３０のパターンに対応）も、タングステン膜２１からなる１層目の配線（第１の配線層）と略平行な方向に延在し、且つ水平面内におけるそれらの位置がメモリセルアレイ領域内で同じになるように形成する。これにより、第１の素子層の第１の配線層と第３の素子層の第３の配線層とは、半導体基板１０の面内方向において略平行な方向に形成され、且つ高さ位置が異なるがメモリセルアレイ領域内において同じパターンで積層方向において重なることになる。
【００３８】
図２−３は、第３の側壁転写加工における第３の側壁の形成例を示す平面図である。図２−３では、第１の側壁転写加工における第１の側壁（アモルファスシリコン膜３０）と、第２の側壁転写加工における第２の側壁４６と、第３の側壁転写加工における第３の側壁５６と、のパターンを重ねて上から見た状態を示している。図２−３に示されるように、第１の側壁（アモルファスシリコン膜３０）の並列に延在する細いパターンと、第３の側壁５６の並列に延在する細いパターンとは、半導体基板１０の面内方向において略平行な方向に形成され、且つ高さ位置が異なるが大部分が積層方向において重なる。そして、第３の側壁５６は、芯材が除去された領域の周囲および芯材であるシリコン酸化膜５７ｃの周囲にアモルファスシリコン膜により形成され、閉ループ状になっている。また、１層目および２層目の形成時に、第１の配線層および第２の配線層で部分的にアレイからの引き出し部分（引き出し配線とのコンタクト部）を作製したが、その上には第３の配線層の引き出し部分（引き出し配線とのコンタクト部）が配置されないようにする。
【００３９】
第１の素子層の場合と異なる点は、第１の素子層の場合と同様に、第３の側壁５６のパターンを転写したシリコン酸化膜からなるパターンをＣＭＰ処理時のストッパとなるタングステン膜５４上に形成し、このパターンをマスクとして、下地のタングステン膜５４、抵抗変化層５３、ポリシリコン膜５２およびタングステン膜５１をＲＩＥ法により加工するが、この際、３層目の配線（第３の配線層）としてのタングステン膜５１をエッチング加工した後、同じパターンで２層目のタングステン膜４４、抵抗変化層４３、ポリシリコン膜４２を加工することである。
【００４０】
したがって、第２の側壁（アモルファスシリコン膜４６）の並列に延在する細いパターンと、第３の側壁５６の並列に延在する細いパターンと、が積層方向において重なる領域（メモリセルアレイ領域Ａｒ）では、２層目のタングステン膜４４、抵抗変化層４３、ポリシリコン膜４２は、半導体基板１０の面内方向において直交する方向に２回パターニングされる。そして、第２の素子層において、第２の配線層と第３の配線層との各交点に、独立したダイオードと抵抗変化素子が形成される。すなわち、第２の配線層と第３の配線層との各交点に、ポリシリコン膜４２からなる第２のダイオードと、抵抗変化層４３からなる第２の抵抗変化素子と、を有するメモリセルアレイが形成される。
【００４１】
そして、第１の素子層の場合と同様に、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜５５を埋め込み、タングステン膜５４をストッパとして、余分なシリコン酸化膜５５をＣＭＰ処理により除去して表面を平坦化する（図１−７（ｍ））。この状態におけるメモリセルアレイ領域Ａｒの構造を図３−２に示す。図３−２は、メモリセルアレイ領域Ａｒの要部断面図である。図３−２（ａ）は、図２−３の線分Ａ−Ａ方向に対応する要部断面図である。図３−２（ｂ）は、図２−３の線分Ｂ−Ｂ方向に対応する要部断面図である。
【００４２】
つぎに、シリコン酸化膜５５を埋め込み後、次のようにして接続ビアを形成する。この接続ビアは、複数層分の配線を一気に接続するコンタクトである。接続ビアは、所望の配線層に接続させて、半導体基板１０のトランジスタ層の配線１２まで到達させる。
【００４３】
図１−８は、接続ビアの形成例を示す断面図である。図１−８（ｎ）は、図２−３の線分Ａ−Ａ方向に対応する要部断面図である。図１−８（ｏ）は、図２−３の線分Ｂ−Ｂ方向に対応する要部断面図である。図１−８（ｎ）に示されるように、接続ビア６１は、シリコン酸化膜５５の表面から第２の配線層であるタングステン膜４１に接続して半導体基板１０のトランジスタ層の配線１２まで達する接続ビアである。また、図１−８（ｏ）に示されるように、接続ビア６２は、シリコン酸化膜５５の表面から第１の配線層であるタングステン膜２１に接続して半導体基板１０のトランジスタ層の配線１２まで達する接続ビアである。
【００４４】
接続ビアは、リソグラフィ技術とエッチング技術により所望の位置にビアホールを形成した後、該ビアホールを導電材料により埋め込むことで形成する。ビアホールは、面内方向において、所望の配線および半導体基板１０のトランジスタ層の配線１２の双方に接続する位置に形成される。接続ビアの埋め込み材料には例えばタングステンを使用し、余分なタングステンはＣＭＰ処理により除去される。
【００４５】
次に、各層の配線層の閉ループカット（切断加工）を実施する。各層の配線層は側壁転写プロセスにより形成されているため、閉ループ状になっている。メモリセルアレイ領域内の配線を電気的に一本一本独立させるためには、この閉ループ状に形成されている配線層を所定の切断領域において閉ループカットする必要がある。そして、本実施の形態では、この閉ループカットを各層の配線層毎に行うのではなく、複数の素子層において一回の処理で一括して行う。すなわち、側壁転写プロセスにより複数の素子層に閉ループ状の配線を形成した後、ドライエッチングにより上層から下層まで貫通した穴を形成することにより複数の素子層に形成された配線層の閉ループカットを一回の処理で一括して行う。
【００４６】
具体的には、図１−９に示されるように、接続ビアの形成時のようにＲＩＥ法を用いてシリコン酸化膜５５の表面から半導体基板１０のトランジスタ層の絶縁層１３まで到達する閉ループカット穴７１を複数形成する。そして、この閉ループカット穴７１は、絶縁材料７２により埋められる。図１−９は、閉ループカットの例を示す断面図である。図１−９（ｐ）は、図２−３の線分Ａ−Ａ方向に対応する要部断面図である。図１−９（ｑ）は、図２−３の線分Ｂ−Ｂ方向に対応する要部断面図である。なおこれらの図は、閉ループカットを行うことで各配線層が切断されることを説明するためのものであって、ここでの配線層の切断位置は後述する図４に示す例の場合と一致させていない。
【００４７】
図１−９（ｐ）に示されるように、第２の配線層であるタングステン膜４１は、閉ループカット穴７１が形成されて該閉ループカット穴７１内が絶縁材料７２により埋め込まれることにより、電気的にタングステン膜４１ａとタングステン膜４１ｂとに分断される。また、図１−９（ｑ）に示されるように、第１の配線層であるタングステン膜２１と第３の配線層であるタングステン膜５１は、ともに閉ループカット穴７１が形成されて該閉ループカット穴７１内が絶縁材料７２により埋め込まれることにより、電気的にタングステン膜２１ａとタングステン膜２１ｂと、およびタングステン膜５１ａとタングステン膜５１ｂとにそれぞれ分断される。なお、この閉ループカット穴７１は、該閉ループカット穴７１の形成箇所の下部に位置する複数の配線層を全て貫通して閉ループカットできる深さであればよいが、少なくとも下層の配線層である第１の配線層の下層まで達する深さとされる。閉ループカット穴７１は、アスペクト比が大きいのでＰＳＺで埋め込むようにするとよい。
【００４８】
次に、閉ループカット穴７１の形成箇所（切断箇所）について説明する。図４は、閉ループカットのための切断領域を説明する模式図であり、第１の配線層、第２の配線層、第３の配線層のパターンを重ねて示す図である。上述した接続ビアを形成する場合には各配線層を切断しないような条件で、穴を各配線層に部分的に積層方向において重ね合わせてビアホールを形成する。しかし、閉ループカットにおいては、閉ループ状の配線層を切断して電気的に一本一本独立させるために、積極的に配線層を切断するように閉ループカット穴７１を形成する。
【００４９】
図４に示す例の場合は、メモリセルアレイ領域Ａｒ外であって、第１の配線層であるタングステン膜２１における並列に延在する細いパターンが折り返す端部（第１の配線層の長手方向の一端）と第３の配線層であるタングステン膜５１における並列に延在する細いパターンが折り返す端部（第３の配線層の長手方向の一端）とが積層方向において重なった端部領域７３、第２の配線層であるタングステン膜４１における並列に延在する細いパターンが折り返す端部領域７４、第１の配線層であるタングステン膜２１に接続して設けられたコンタクト部２１ｃにおける半導体基板１０の面内方向の中央領域７５、第２の配線層であるタングステン膜４１に接続して設けられたコンタクト部４１ｃにおける半導体基板１０の面内方向の中央領域７６、第３の配線層であるタングステン膜５１に接続して設けられたコンタクト部５１ｃにおける半導体基板１０の面内方向の中央領域７７、を切断領域とする。
【００５０】
このように、図４に示す例では、３層の配線層のうち第１の配線層（下層配線層）と第３の配線層（上層配線層）とは、これらの配線層の長手方向の一端において積層方向に互いに重なり合って形成されている。そして、これらの配線層の長手方向の一端が切断領域とされ、閉ループカット穴７１が形成されることにより第１の配線層と第３の配線層とがともに切断される。なお、この例では、２層の配線層が長手方向の一端において互いに重なり合って形成されているが、３層以上であってもよい。また、３層の配線層のうち第１の配線層と第３の配線層とは、これらの配線層の長手方向の他端においては積層方向に互いに重なり合うことなく形成されている。そして、コンタクト部２１ｃを分断する閉ループカット穴７１が形成されることで、第１の配線層の他端は、閉ループカット後の独立した配線層において引き出し配線とのコンタクト部とされる。またこれとは別に、コンタクト部４１ｃ、５１ｃをそれぞれ分断する閉ループカット穴７１が加工されることで、第２、第３の配線層についても閉ループカット後の独立した配線層に対する引き出し配線とのコンタクト部が形成される。
【００５１】
そして、これらの各切断領域にシリコン酸化膜５５の表面から半導体基板１０のトランジスタ層の絶縁層１３まで達する閉ループカット穴７１をＲＩＥ法により同時に形成することにより、第１の配線層、第２の配線層および第３の配線層の閉ループカットを一回の処理で一括して行う。そして、この閉ループカット穴７１は、絶縁材料により埋められる。
【００５２】
このように、側壁転写プロセスによって形成され、メモリセルを介して３次元的に積層された閉ループ状の３層の配線層をまとめて同一工程で切断（閉ループカット）することにより、従来は３回必要であった閉ループカット処理が１回で終了する。したがって、配線層の閉ループカットに要する工程数およびマスク層の使用枚数を削減することができ、コストを低減することができる。
【００５３】
また、第１の配線層であるタングステン膜２１における細幅のパターンが折り返す端部と第３の配線層であるタングステン膜５１における細幅のパターンが折り返す端部とを積層方向において重ねて形成しておくことにより、１つの切断箇所（端部領域７３）に閉ループカット穴７１を形成することで、第１の配線層と第３の配線層の両方の閉ループカットを行うことができる。すなわち、複数の配線層において、閉ループカット穴７１の形成領域を同じくするように予め配線の配置を考慮しておくことが好ましい。これにより、閉ループカット穴７１の形成数を低減することができる。なお、第１の配線層であるタングステン膜２１における細幅のパターンが折り返す端部と第３の配線層であるタングステン膜５１における細幅のパターンが折り返す端部との位置が完全に一致する場合に限らず、双方の端部の位置が多少ずれていても、上から見た場合に双方の端部が１つの切断領域（開口）内に納まるように配置すれば同様にこれらの層をまとめて切断（閉ループカット）することが可能となる。
【００５４】
次に、閉ループカット穴７１を埋めた際の余分な絶縁材料をＣＭＰ処理により除去し、接続ビア６１、６２と素子層の上部のタングステン膜５４を露出させる。引き続き、上記と同様の工程を繰り返すことにより第４の素子層、第５の素子層を形成する。そして、第５の素子層の形成後、２回目の接続ビアの形成および閉ループカットを上記と同様にして行う。このような素子層の形成と接続ビアの形成および閉ループカットを繰り返すことによって、上下の配線層間に柱状構造のメモリセルが挟持され、３次元的にメモリセルが積層された構造の不揮発性記憶装置を得ることができる。
【００５５】
なお、最上層の素子層を形成する場合は、たとえば図３−２においてシリコン酸化膜５５を埋め込み、ＣＭＰ処理により除去して表面を平坦化した後に、タングステン膜を形成し、リソグラフィ技術とＲＩＥ法によって、該タングステン膜から第３のダイオードであるポリシリコン膜５２までの積層膜を、第２の配線層であるタングステン膜４１の延在方向のライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜を埋め込み、最上層のタングステン膜をストッパ膜としてＣＭＰ処理することによって、最上層の配線層（第４の配線層）が形成される。以上によって、上下の配線層間に柱状構造のメモリセルが挟持された不揮発性記憶装置が得られる。
【００５６】
この第１の実施の形態によれば、側壁転写プロセスによって形成され、メモリセルを介して３次元的に積層された閉ループ状の配線層を複数層分まとめて同一工程で切断（閉ループカット）するため、配線層の閉ループカットに要する工程数およびマスク層の使用枚数を削減することができ、コストを低減することができる、という効果を奏する。
【００５７】
なお、上記においては実際の物質名を挙げて具体的に説明したが、電子部品を直接構成するものに限らず側壁転写加工の際の芯材、側壁材、マスク材なども含めて絶縁膜や導電体などの種類は上記材質に限ったものではなく、適宜変更が可能である。また、閉ループカットを同時に処理する層数も３層に限らず任意の何層でかまわない。さらに、接続ビアの形成と閉ループカットの順序も特に制限はなく、例えば任意の層数が接続された所定の積層状態において、まず閉ループカットの処理を行い、続いて接続ビアの形成を行ってもよい。
【００５８】
（第２の実施の形態）
第２の実施の形態では、整流素子と抵抗変化素子とを、配線層とは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明する。図５−１〜図５−６は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【００５９】
まず、第１の実施の形態の場合と同様に、下地層として公知の方法によってトランジスタ素子１１および配線１２が形成された半導体基板１０を用意する。この半導体基板１０は、図５−１（ａ）に示すように半導体ウエハ上のトランジスタ素子１１および該トランジスタ素子１１に接続する配線１２が絶縁層１３であるシリコン酸化膜により埋め込まれ、表面がＣＭＰ処理により平坦化されている。
【００６０】
次に、第１の素子層を形成する。まず、半導体基板１０上にタングステン膜１２１をスパッタリング法やＣＶＤ法などの成膜法によって形成する。そして、実施の形態１における図１−２〜図１−４において説明したプロセスと同様の側壁転写プロセスを用いて加工する。この加工により、Ｌｉｎｅ＆Ｓｐａｃｅパターンを有するタングステン膜１２１からなる１層目の配線（第１の配線層）が半導体基板１０上に形成される。この状態においては、タングステン膜１２１からなる１層目の配線（第１の配線層）は、閉ループ状になっている。なお、ここでは、タングステン膜１２１をＲＩＥ法により加工するが、必要に応じてダマシン法を用いてもよい。
【００６１】
次に、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜１２２を埋め込む。そして、タングステン膜１２１をストッパとして、余分なシリコン酸化膜１２２をＣＭＰ処理により除去して表面を平坦化する（図５−１（ｂ））。
【００６２】
次に、半導体基板１０上に、整流素子である第１のダイオードとなるポリシリコン膜１２３をＣＶＤ法などの成膜法によって形成する。ポリシリコン膜１２３は、下層側（タングステン膜１２１側）から、または上層側からＰ型ポリシリコン膜、Ｉ型ポリシリコン膜、Ｎ型ポリシリコン膜の順で積層形成することにより、ダイオードとして動作させることができる。
【００６３】
次に、ポリシリコン膜１２３上に、第１の抵抗変化素子となる抵抗変化層１２４をスパッタリング法などの成膜法によって形成する。抵抗変化層１２４の上下には、例えば窒化チタン膜などの図示しないバリアメタルを必要に応じて適宜形成する。なお、抵抗変化素子は、抵抗変化層１２４の上下を電極層で挟んだ構成とされてもよい。そして、抵抗変化層１２４上に、タングステン膜１２５をスパッタリング法やＣＶＤ法などの成膜法によって形成する。このタングステン膜１２５は、後工程においてＣＭＰ処理時のストッパとして機能する。
【００６４】
さらに、タングステン膜１２５上に、ハードマスク膜として例えばシリコン酸化膜１２７を、ＣＶＤ法を用いて形成する。このシリコン酸化膜１２７は、後の抵抗変化素子および整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜１２７上に、公知のリソグラフィ技術により柱形状のレジストパターンを形成する。レジストパターンは、１層目の配線（第１の配線層）上に位置するように、且つ１層目の配線（第１の配線層）の延在方向において所定の間隔をおいてメモリセルアレイのパターンに形成される。
【００６５】
その後、レジストパターンをマスクにしてＲＩＥ法によりシリコン酸化膜１２７を加工し、メモリセルアレイのパターンをシリコン酸化膜１２７に転写する。そして、レジストパターンを除去し、シリコン酸化膜１２７をマスクにしてタングステン膜１２５、抵抗変化層１２４、ポリシリコン膜１２３をＲＩＥ法によって柱状に加工して柱状構造部を形成する（図５−２（ｃ））。各層は、その材質に適したガス条件により加工される。これによって、第１の配線層（タングステン膜１２１）上に所定の間隔に第１のダイオードと抵抗変化層が積層された１層目のメモリセルが形成される。このとき、メモリセルアレイのハーフピッチは、例えばリソグラフィの最小加工寸法とする。
【００６６】
次に、ＰＳＺ（ポリシラザン）を用いて、柱状に加工したメモリセル間を埋め込むとともに、タングステン膜１２５の上面よりも厚く形成されるように、層間絶縁膜としてシリコン酸化膜１２６を形成する。その後、タングステン膜１２５をストッパとして、ＣＭＰ法によって余分なシリコン酸化膜１２６とマスクのシリコン酸化膜１２７を除去し、シリコン酸化膜１２６の表面を平坦化する（図５−２（ｄ））。
【００６７】
次に、第２の素子層を形成する。タングステン膜１２５上およびシリコン酸化膜１２６上にタングステン膜１３１を形成し、１層目の配線（第１の配線層）と同様にして側壁転写プロセスを用いて、Ｌｉｎｅ＆Ｓｐａｃｅパターンを有するタングステン膜１３１からなる２層目の配線（第２の配線層）を形成する。このとき、メモリセルアレイの形成領域では、１層目の配線（第１の配線層）と２層目の配線（第２の配線層）とのＬｉｎｅ＆Ｓｐａｃｅパターンが半導体基板１０の面内方向において直交する方向に２層目の配線（第２の配線層）を形成する。この状態においては、タングステン膜１３１からなる２層目の配線（第２の配線層）は、閉ループ状になっている。
【００６８】
そして、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜を埋め込む。そして、タングステン膜１３１をストッパとして、余分なシリコン酸化膜をＣＭＰ処理により除去し、シリコン酸化膜の表面を平坦化する（図５−３（ｅ））。
【００６９】
次に、半導体基板１０上に、整流素子である第２のダイオードとなるポリシリコン膜１３３、第２の抵抗変化素子となる抵抗変化層１３４、ＣＭＰ処理時のストッパとして機能するタングステン膜１３５を順次形成する（図５−３（ｆ））。そして、これらの層を１層目と同様にして柱状に加工する。これによって、第２の配線層（タングステン膜１３１）上に所定の間隔に第２のダイオードと抵抗変化層が積層された２層目のメモリセルが形成される。その後、１層目と同様に、柱状に加工したメモリセル間をＰＳＺ（ポリシラザン）を用いてシリコン酸化膜１３６で埋め込み、余分なシリコン酸化膜１３６を除去し、シリコン酸化膜１３６の表面を平坦化する（図５−４（ｇ））。
【００７０】
次に、第３の素子層を形成する。タングステン膜１３５上およびシリコン酸化膜１３６上にタングステン膜１４１を形成し、１層目の配線（第１の配線層）と同様にして側壁転写プロセスを用いて、Ｌｉｎｅ＆Ｓｐａｃｅパターンを有するタングステン膜１４１からなる３層目の配線（第３の配線層）を形成する。このとき、メモリセルアレイの形成領域では、半導体基板１０の面内方向において１層目の配線（第１の配線層）のＬｉｎｅ＆Ｓｐａｃｅパターンと同じ方向に３層目の配線（第３の配線層）を形成する。この状態においては、タングステン膜１４１からなる３層目の配線（第３の配線層）は、閉ループ状になっている。
【００７１】
そして、ＰＳＺ（ポリシラザン）を用いて各パターン間の隙間に絶縁膜であるシリコン酸化膜１４２を埋め込む。そして、タングステン膜１４１をストッパとして、余分なシリコン酸化膜１４２をＣＭＰ処理により除去し、シリコン酸化膜１４２の表面を平坦化する。
【００７２】
次に、半導体基板１０上に、整流素子である第３のダイオードとなるポリシリコン膜１４３、第３の抵抗変化素子となる抵抗変化層１４４、ＣＭＰ処理時のストッパとして機能するタングステン膜１４５を順次形成する。そして、これらの層を１層目と同様にして柱状に加工する。これによって、第３の配線層（タングステン膜１４１）上に所定の間隔に第３のダイオードと抵抗変化層が積層された３層目のメモリセルが形成される。その後、１層目と同様に、柱状に加工したメモリセル間をＰＳＺ（ポリシラザン）を用いてシリコン酸化膜１４６で埋め込み、余分なシリコン酸化膜１４６を除去し、シリコン酸化膜１４６の表面を平坦化する（図５−４（ｈ））。図６は、３層目のメモリセル形成後における各配線層の位置を示す模式図であり、第１の配線層、第２の配線層、第３の配線層のパターンを重ねて示す図である。
【００７３】
つぎに、シリコン酸化膜１４６を埋め込み後、第１の実施の形態と同様にして接続ビアを形成する。接続ビアは、所望の配線層に接続させて、半導体基板１０のトランジスタ層の配線１２まで到達させる。
【００７４】
図５−５は、接続ビアの形成例を示す断面図である。図５−５（ｉ）は、図１−８（ｎ）に対応する要部断面図である。図５−５（ｊ）は、図１−８（ｏ）に対応する要部断面図である。図５−５（ｉ）に示されるように、接続ビア１６１は、シリコン酸化膜１４６の表面から第２の配線層であるタングステン膜１３１に接続して半導体基板１０のトランジスタ層の配線１２まで達する接続ビアである。また、図５−５（ｊ）に示されるように、接続ビア１６２は、シリコン酸化膜１４６の表面から第１の配線層であるタングステン膜１２１に接続して半導体基板１０のトランジスタ層の配線１２まで達する接続ビアである。
【００７５】
次に、各層の配線層の閉ループカット（切断加工）を実施する。各層の配線層は側壁転写プロセスにより形成されているため、閉ループ状になっている。メモリセルアレイ領域内の配線を電気的に一本一本独立させるためには、この閉ループ状に形成されている配線層を所定の切断領域において閉ループカットする必要がある。そして、本実施の形態では、この閉ループカットを各層の配線層毎に行うのではなく、複数の素子層において一回の処理で一括して行う。すなわち、側壁転写プロセスにより複数の素子層に閉ループ状の配線を形成した後、ドライエッチングにより上層から下層まで貫通した穴を形成することにより複数の素子層に形成された配線層の閉ループカットを一回の処理で一括して行う。
【００７６】
具体的には、図５−６に示されるように、接続ビアの形成時のようにＲＩＥ法を用いてシリコン酸化膜１４６の表面から半導体基板１０のトランジスタ層の絶縁層１３まで到達する閉ループカット穴１７１を複数形成する。そして、この閉ループカット穴１７１は、絶縁材料１７２により埋められる。図５−６は、閉ループカットの例を示す断面図である。図５−６（ｋ）は、図１−９（ｐ）に対応する要部断面図である。図５−６（ｌ）は、図１−９（ｑ）に対応する要部断面図である。
【００７７】
図５−６（ｋ）に示されるように、第２の配線層であるタングステン膜１３１は、閉ループカット穴１７１が形成されて該閉ループカット穴１７１内を絶縁材料１７２により埋め込まれることにより、電気的にタングステン膜１３１ａとタングステン膜１３１ｂとに分断される。また、図５−６（ｌ）に示されるように、第１の配線層であるタングステン膜１２１と第３の配線層であるタングステン膜１４１は、ともに閉ループカット穴１７１が形成されて該閉ループカット穴１７１内が絶縁材料１７２により埋め込まれることにより、電気的にタングステン膜１２１ａとタングステン膜１２１ｂと、およびタングステン膜１４１ａとタングステン膜１４１ｂとにそれぞれ分断される。なお、この閉ループカット穴１７１は、閉ループカット穴の形成箇所の下部に位置する複数の配線層を全て貫通して閉ループカットできる深さであればよい。閉ループカット穴１７１は、アスペクト比が大きいのでＰＳＺで埋め込むようにするとよい。
【００７８】
次に、閉ループカット穴１７１の形成箇所（切断箇所）について説明する。図６に示す例の場合は、メモリセルアレイから外れた領域であって、第１の配線層であるタングステン膜１２１における並列に延在する細いパターンが折り返す端部（第１の配線層の長手方向の一端）と第３の配線層であるタングステン膜１４１における並列に延在する細いパターンが折り返す端部（第３の配線層の長手方向の一端）とが積層方向において重なった端部領域１７３、第２の配線層であるタングステン膜１３１における並列に延在する細いパターンが折り返す端部領域１７４、第１の配線層であるタングステン膜１２１に接続して設けられたコンタクト部１２１ｃにおける半導体基板１０の面内方向の中央領域１７５、第２の配線層であるタングステン膜１３１に接続して設けられたコンタクト部１３１ｃにおける半導体基板１０の面内方向の中央領域１７６、第３の配線層であるタングステン膜１４１に接続して設けられたコンタクト部１４１ｃにおける半導体基板１０の面内方向の中央領域１７７、を切断領域とする。
【００７９】
このように、図６に示す例では、３層の配線層のうち第１の配線層と第３の配線層とは、これらの配線層の長手方向の一端において積層方向に互いに重なり合って形成されている。そして、これらの配線層の長手方向の一端が切断領域とされ、閉ループカット穴７１が形成されることにより第１の配線層と第３の配線層とがともに切断される。なお、この例では、２層の配線層が長手方向の一端において互いに重なり合って形成されているが、３層以上であってもよい。また、３層の配線層のうち第１の配線層と第３の配線層とは、これらの配線層の長手方向の他端においては積層方向に互いに重なり合うことなく形成されている。そして、各コンタクト部１２１ｃ、１３１ｃ、１４１ｃを分断する閉ループカット穴７１を個別に加工することで、第１、第２、第３の配線層には、閉ループカット後の独立した配線層においてそれぞれ引き出し配線とのコンタクト部が形成される。
【００８０】
そして、これらの各切断領域にシリコン酸化膜１４６の表面から半導体基板１０のトランジスタ層の絶縁層１３まで達する閉ループカット穴１７１をＲＩＥ法により同時に形成することにより、第１の配線層、第２の配線層および第３の配線層の閉ループカットを一回の処理で一括して行う。そして、この閉ループカット穴１７１は、絶縁材料により埋められる。
【００８１】
次に、閉ループカット穴１７１を埋めた際の余分な絶縁材料をＣＭＰ処理により除去し、接続ビア１６１、１６２と素子層の上部のタングステン膜１４５を露出させる。引き続き、上記と同様の工程を繰り返すことにより第４の素子層、第５の素子層を形成する。そして、第５の素子層の形成後、２回目の接続ビアの形成および閉ループカットを上記と同様にして行う。このような素子層の形成と接続ビアの形成および閉ループカットを繰り返し、最後にボンディング用の配線とパッシベーション膜の形成を行う。これにより、上下の配線層間に柱状構造のメモリセルが挟持され、３次元的にメモリセルが積層された構造の不揮発性記憶装置を得ることができる。
【００８２】
この第２の実施の形態によれば、側壁転写プロセスによって形成され、メモリセルを介して３次元的に積層された閉ループ状の配線層を複数層分まとめて同一工程で切断（閉ループカット）するため、配線層の閉ループカットに要する工程数およびマスク層の使用枚数を削減することができ、コストを低減することができる、という効果を奏する。
【００８３】
なお、上記においては第１の実施の形態と同様に実際の物質名を挙げて具体的に説明したが、電子部品を直接構成するものに限らず側壁転写加工の際の芯材、側壁材、マスク材なども含めて絶縁膜や導電体などの種類は上記材質に限ったものではなく、適宜変更が可能である。また、閉ループカットを同時に処理する層数も３層に限らず任意の何層でかまわない。接続ビアの形状と閉ループカットの順序についても特に限定されない。
【００８４】
また、上記の実施の形態においては、クロスポイント型ＲｅＲＡＭを例に挙げて説明したが、本発明は側壁転写プロセスにより形成された配線を複数層有する電子部品の製造に広く適用可能である。
【符号の説明】
【００８５】
１０  半導体基板、１１  トランジスタ素子、１２  配線、１３  絶縁層、２１、２１ａ、２１ｂ  タングステン膜、２１ｃ  コンタクト部、２２  ポリシリコン膜、２３  抵抗変化層、２４  タングステン膜、２５  シリコン酸化膜、２６  シリコン窒化膜、２７  シリコン酸化膜、２７ｃ  シリコン酸化膜、２８  アモルファスシリコン膜、２９  レジストパターン、３０  アモルファスシリコン膜、３１  レジストで覆われていた領域、３２  シリコン酸化膜、４１、４１ａ、４１ｂ  タングステン膜、４１ｃ  コンタクト部、４２  ポリシリコン膜、４３  抵抗変化層、４４  タングステン膜、４５  シリコン酸化膜、４６  第２の側壁、４７ｃ  シリコン酸化膜、５１、５１ａ、５１ｂ  タングステン膜、５１ｃ  コンタクト部、５２  ポリシリコン膜、５３  抵抗変化層、５４  タングステン膜、５５  シリコン酸化膜、５６  第３の側壁、５７ｃ  シリコン酸化膜、６１、１６１  接続ビア、６２、１６２  接続ビア、７１、１７１  閉ループカット穴、７２、１７２  絶縁材料、７３、１７３  端部領域、７４、１７４  端部領域、７５、１７５  中央領域、７６、１７６  中央領域、７７、１７７  中央領域、１２１、１２１ａ、１２１ｂ  タングステン膜、１２１ｃ  コンタクト部、１２２  シリコン酸化膜、１２３  ポリシリコン膜、１２４  抵抗変化層、１２５  タングステン膜、１２６  シリコン酸化膜、１２７  シリコン酸化膜、１３１、１３１ａ、１３１ｂ  タングステン膜、１３１ｃ  コンタクト部、１３３  ポリシリコン膜、１３４  抵抗変化層、１３５  タングステン膜、１３６  シリコン酸化膜、１４１、１４１ａ、１４１ｂ  タングステン膜、１４１ｃ  コンタクト部、１４２  シリコン酸化膜、１４３  ポリシリコン膜、１４４  抵抗変化層、１４５  タングステン膜、１４６  シリコン酸化膜。
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図１−９】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３−１】
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【図３−２】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図６】
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