(57)【要約】【課題】半導体装置において、半導体層（活性層）全域の電位を固定し、電位を安定させる。【解決手段】半導体装置１は、ＳＯＩ（Silicon On Insulator）基板２にＬＤＭＯＳＦＥＴ（Lateral DoubleDiffused MOSFET：横型２重拡散ＭＯＳＦＥＴ）３ａが形成されている。ＬＤＭＯＳＦＥＴ３ａは、ＳＯＩ基板２の半導体層１３に形成されたｎ型ドレイン領域２１とｐ型ソース領域３１とを含んでいる。ｎ型ドレイン領域２１は、半導体層１３の中央部に配置されており、ｐ型ソース領域３１は、半導体層１３の端縁部にまで配置（延設）されている。これにより、半導体層１３の全ての領域が、ＬＤＭＯＳＦＥＴ３ａのソース電極４２ａとドレイン電極４１ａのいずれかと接続された構造となり、半導体層１３の全ての領域で電位が固定されることになり、半導体層１３の全ての領域で電位が安定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板上に絶縁膜を介して半導体層を形成したＳＯＩ基板を用い、ｎ型ドレイン領域と該ｎ型ドレイン領域を囲むように配置されたｐ型ソース領域とを含む横型ＭＯＳＦＥＴが、前記半導体層に形成された半導体装置において、
前記ｎ型ドレイン領域は、前記半導体層の中央部に配置され、
前記ｐ型ソース領域は、前記半導体層の端縁部に配置され、
前記ｐ型ソース領域と前記シリコン基板とを電気的に接続している、
ことを特徴とする半導体装置。
【請求項２】
前記ＳＯＩ基板の端部において、前記半導体層及び前記絶縁膜を取り除いて、前記シリコン基板の表面を露出させ、
前記ｐ型ソース領域上に形成されたソース電極と、前記ＳＯＩ基板の端部において露出された前記シリコン基板の表面とをワイヤボンディングで接続することにより、前記ｐ型ソース領域と前記シリコン基板とを電気的に接続している、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＳＯＩ基板の端部において、前記半導体層と前記シリコン基板とを導電性材料で覆うことにより、前記ｐ型ソース領域と前記シリコン基板とを電気的に接続している、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＳＯＩ基板の端部において、テーパエッチングにより前記半導体層及び前記絶縁膜を取り除いて、前記シリコン基板の表面を露出させ、
前記半導体層の表面から、前記ＳＯＩ基板の端部において露出された前記シリコン基板の表面までを導電性材料で覆うことにより、前記ｐ型ソース領域と前記シリコン基板とを電気的に接続している、
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備える半導体装置に関するものである。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴを用いた無接点式の半導体リレーがある。このような半導体リレー、特に高周波用途に用いる高周波用半導体リレーにおいては、出力端子間容量の低減化が求められている。ＭＯＳＦＥＴを用いた半導体リレーにおいて、出力端子間容量を低減するには、ＭＯＳＦＥＴの出力容量を低減することが必要である。そこで、ＭＯＳＦＥＴの出力容量の低減化を図るために、ＳＯＩ（Silicon On Insulator）基板を用いて、ＬＤＭＯＳＦＥＴ（Lateral DoubleDiffused MOSFET：横型２重拡散ＭＯＳＦＥＴ）を形成した半導体装置が知られている（例えば特許文献１）。
【０００３】
このような半導体装置は、図６、図７に示す構成になっている。すなわち、半導体装置６０は、ＳＯＩ基板６１にＬＤＭＯＳＦＥＴ６２が形成されている。ＳＯＩ基板６１は、支持基板であるシリコン基板６３上に絶縁膜（酸化膜）６４を介して半導体層６５を形成したものであり、ＬＤＭＯＳＦＥＴ６２は、半導体層６５に形成されたドレイン領域７０とソース領域（ウェル領域）８０とを含んでいる。ドレイン領域７０及びソース領域８０が形成された半導体層６５は、活性層と呼ばれる。
【０００４】
ドレイン領域７０は、図７に示すように、ｎ型ドレイン領域７１と、ｎ＋型ドレイン領域７２とを含んでいる。ｎ型ドレイン領域７１は、半導体層６５の中央部に配置されており、半導体層６５の表面から絶縁膜６４に達する深さまで形成されている。ｎ＋型ドレイン領域７２は、ｎ型ドレイン領域７１に内包されるように、半導体層６５の表面に形成されている。
【０００５】
ソース領域８０は、図７に示すように、ｐ型ソース領域（ｐ型ウェル領域）８１と、ｎ＋型ソース領域（ｎ＋型ボディコンタクト領域）８２と、ｐ＋型ソース領域（ｐ＋型ボディコンタクト領域）８３とを含んでいる。ｐ型ソース領域８１は、ｎ型ドレイン領域７１を囲むように配置されており（すなわち、ｎ型ドレイン領域７１を囲むようにレーストラック形状になっており）、半導体層６５の表面から絶縁膜６４に達する深さまで形成されている。ｎ＋型ソース領域８２、及びｐ＋型ソース領域８３は、ｐ型ソース領域８１に内包されるように、半導体層６５の表面に形成されている。
【０００６】
また、ｐ型ソース領域８１の外側（ソース領域８０の外側）の領域、すなわち、半導体層６５の端縁部には、ｎ型の外周領域９０が形成されている。外周領域９０は、ｐ型ソース領域８１（ソース領域８０）を囲むように配置されており、半導体層６５の表面から絶縁膜６４に達する深さまで形成されている。
【０００７】
また、ＬＤＭＯＳＦＥＴ６２は、図７に示すように、ドレイン電極９１、ソース電極９２、及びゲート電極９３等を含んでいる。ドレイン電極９１は、ドレイン領域７０上に配置されており、その一部がｎ＋型ドレイン領域７２に接触している。ソース電極９２は、ソース領域８０上に配置されており、その一部がｎ＋型ソース領域８２及びｐ＋型ソース領域８３に接触している。ｎ型ドレイン領域７１とドレイン電極９１との間、及び外周領域９０とソース電極９２との間には、絶縁膜９４が形成されている。ゲート電極９３は、ｎ＋型ドレイン領域７２とｎ＋型ソース領域８２に挟まれたｐ型ソース領域８１上に配置されており、ゲート電極９３とｐ型ソース領域８１との間には、ゲート絶縁膜９５が形成されている。なお、図６では、ドレイン電極９１、ソース電極９２、絶縁膜９４の図示を省略している。
【０００８】
また、半導体層６５上には、図６に示すように、ドレインパッド９６、ソースパッド９７、及びゲートパッド９８が形成されている。ＬＤＭＯＳＦＥＴ６２が形成されたＳＯＩ基板６１は、リードフレーム９９に実装されている。
【０００９】
ＬＤＭＯＳＦＥＴ６２は、ソース電極９２・ドレイン電極９１間、及びソース電極９２・ゲート電極９３間に電圧が加えられると、ゲート電極９３下のｐ型ソース領域８１（ｎ＋型ドレイン領域７２とｎ＋型ソース領域８２とに挟まれたｐ型ソース領域８１）に、導電型が反転した反転領域（チャネル領域）を形成し、この反転領域の形成により、ソース電極９２・ドレイン電極９１間に電流が流れる。
【００１０】
ところで、このような半導体装置６０では、シリコン基板６３と半導体層６５（活性層）との間で、絶縁膜６４を介してキャパシタ構造が形成され、ｐ型ソース領域８１とシリコン基板６３との間にソース・基板間容量が生じ、このソース・基板間容量がＬＤＭＯＳＦＥＴ６２の出力容量に付加されてしまい、ＬＤＭＯＳＦＥＴ６２の出力容量が増大してしまう。
【００１１】
そこで、従来の半導体装置６０では、上述のように、ｐ型ソース領域８１を、ｎ型ドレイン領域７１を囲むようにレーストラック形状にしている。ｐ型ソース領域８１をこのような形状にすることにより、ソース・基板間容量を低減することができ、ＬＤＭＯＳＦＥＴ６２の出力容量の増大が抑えられる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−７４５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、上述した従来の半導体装置６０においては、ｐ型ソース領域８１の外側の外周領域９０は、ｎ型になっており、ドレイン電極９１とソース電極９２のいずれにも接続されていないため、電位が固定されていない。このため、外周領域９０では、電位が安定しておらず、ＬＤＭＯＳＦＥＴ６２の誤動作や寄生容量の発生などの不具合が生じる虞がある。
【００１４】
本発明は、上記課題を解決するためになされたものであり、半導体層（活性層）全域の電位を固定し、電位の安定した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために請求項１の発明は、シリコン基板上に絶縁膜を介して半導体層を形成したＳＯＩ基板を用い、ｎ型ドレイン領域と該ｎ型ドレイン領域を囲むように配置されたｐ型ソース領域とを含む横型ＭＯＳＦＥＴが、半導体層に形成された半導体装置において、ｎ型ドレイン領域は、半導体層の中央部に配置され、ｐ型ソース領域は、半導体層の端縁部に配置され、ｐ型ソース領域とシリコン基板とを電気的に接続しているものである。
【００１６】
請求項２の発明は、請求項１に記載の半導体装置において、ＳＯＩ基板の端部において、半導体層及び絶縁膜を取り除いて、シリコン基板の表面を露出させ、ｐ型ソース領域上に形成されたソース電極と、ＳＯＩ基板の端部において露出されたシリコン基板の表面とをワイヤボンディングで接続することにより、ｐ型ソース領域とシリコン基板とを電気的に接続しているものである。
【００１７】
請求項３の発明は、請求項１に記載の半導体装置において、ＳＯＩ基板の端部において、半導体層とシリコン基板とを導電性材料で覆うことにより、ｐ型ソース領域とシリコン基板とを電気的に接続しているものである。
【００１８】
請求項４の発明は、請求項１に記載の半導体装置において、ＳＯＩ基板の端部において、テーパエッチングにより半導体層及び絶縁膜を取り除いて、シリコン基板の表面を露出させ、半導体層の表面から、ＳＯＩ基板の端部において露出されたシリコン基板の表面までを導電性材料で覆うことにより、ｐ型ソース領域とシリコン基板とを電気的に接続しているものである。
【発明の効果】
【００１９】
請求項１の発明によれば、ｎ型ドレイン領域を囲むように配置されたｐ型ソース領域が、半導体層（活性層）の端縁部にまで配置（延設）されていることにより、半導体層には、ソース電極とドレイン電極のいずれにも接続されていない領域が存在しなくなり、半導体層の全ての領域が、ソース電極とドレイン電極のいずれかと接続された構造となる。これにより、半導体層の全域で電位が固定される（ｐ型ソース領域はソース電位に固定され、ｎ型ドレイン領域はドレイン電位に固定される）ことになり、半導体層の全域で電位が安定する。しかも、ｐ型ソース領域とシリコン基板とを電気的に接続しているため、ｐ型ソース領域の電位とシリコン基板の電位が同電位になる。これにより、ソース・基板間容量はキャンセルされ、ＭＯＳＦＥＴの出力容量は増大することがなく、半導体リレーに用いた場合に、出力端子間容量の低減化を実現できる。
【００２０】
請求項２の発明によれば、リードフレームを介さずに、ｐ型ソース領域とシリコン基板とを電気的に接続して、ｐ型ソース領域の電位とシリコン基板の電位を同電位にすることができるので、リードフレームを介してｐ型ソース領域とシリコン基板とをワイヤボンディングで電気的に接続した場合と比較して、省スペース化を図ることができる。
【００２１】
請求項３の発明によれば、リードフレームを介さずに、ｐ型ソース領域とシリコン基板とを電気的に接続して、ｐ型ソース領域の電位とシリコン基板の電位を同電位にすることができるので、省スペース化を図ることができる。また、ワイヤ配線することなく、ｐ型ソース領域とシリコン基板とを電気的に接続して、ｐ型ソース領域の電位とシリコン基板の電位を同電位にすることができるので、小型化を図ることができる。
【００２２】
請求項４の発明によれば、リードフレームを介さずに、ｐ型ソース領域とシリコン基板とを電気的に接続して、ｐ型ソース領域の電位とシリコン基板の電位を同電位にすることができるので、省スペース化を図ることができる。また、ワイヤ配線することなく、ｐ型ソース領域とシリコン基板とを電気的に接続して、ｐ型ソース領域の電位とシリコン基板の電位を同電位にすることができるので、小型化を図ることができる。また、テーパエッチングにより形成されたテーパ面を導電性材料で覆うことにより、容易に、半導体層（ｐ型ソース領域）の表面からシリコン基板の表面までを導電性材料で覆って、ｐ型ソース領域とシリコン基板とを電気的に接続することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す平面図。
【図２】同半導体装置の構成を示す図１のＡ−Ａ線断面図。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示す図１のＡ−Ａ線断面に相当する断面の断面図。
【図４】本発明の第３の実施形態に係る半導体装置の構成を示す図１のＡ−Ａ線断面に相当する断面の断面図。
【図５】本発明の第４の実施形態に係る半導体装置の構成を示す図１のＡ−Ａ線断面に相当する断面の断面図。
【図６】従来の半導体装置の構成を示す平面図。
【図７】従来の半導体装置の構成を示す図６のＢ−Ｂ線断面図。
【発明を実施するための形態】
【００２４】
以下、本発明を具体化した実施形態による半導体装置について図面を参照して説明する。
＜第１の実施形態＞
図１、図２は、第１の実施形態による半導体装置の構成を示す。半導体装置１は、ＳＯＩ（Silicon On Insulator）基板２と、ＳＯＩ基板２に形成された電気回路素子の一種である２つのＬＤＭＯＳＦＥＴ（Lateral DoubleDiffused MOSFET：横型２重拡散ＭＯＳＦＥＴ）３ａ、３ｂとを備えている。すなわち、半導体装置１は、ＳＯＩ基板２を用い、ＳＯＩ基板２に２つのＬＤＭＯＳＦＥＴ３ａ、３ｂが形成された装置である。この半導体装置１は、例えば半導体リレーに用いられる。
【００２５】
ＳＯＩ基板２は、支持基板であるシリコン基板１１上に、絶縁膜（酸化膜）１２を介して、電気回路素子形成用の半導体層１３を形成したものである。ＳＯＩ基板２の半導体層１３には、ＬＤＭＯＳＦＥＴ３ａ、３ｂを構成するドレイン領域２０ａ、２０ｂ及びソース領域（ウェル領域）３０が形成されている。ドレイン領域２０ａ、２０ｂ及びソース領域３０が形成された半導体層１３は、活性層と呼ばれる。
【００２６】
ドレイン領域２０ａは、半導体層１３の中央部に配置されており、ドレイン領域２０ｂは、半導体層１３の中央部における、ドレイン領域２０ａから離れた位置に配置されている。ソース領域３０は、ドレイン領域２０ａを囲むと共にドレイン領域２０ｂを囲むように、ドレイン領域２０ａ、２０ｂに隣接した領域に配置されている。また、ソース領域３０は、半導体層１３の全周囲に亘って、半導体層１３の端縁部に配置されている。つまり、ソース領域３０は、ドレイン領域２０ａとの境界及びドレイン領域２０ｂとの境界から、半導体層１３の全周囲に亘って、半導体層１３の端縁まで形成されている。
【００２７】
ＬＤＭＯＳＦＥＴ３ａは、ＳＯＩ基板２に形成されたドレイン領域２０ａとソース領域３０の一部とを含んでおり、ＬＤＭＯＳＦＥＴ３ｂは、ＳＯＩ基板２に形成されたドレイン領域２０ｂとソース領域３０の一部とを含んでいる。
【００２８】
ドレイン領域２０ａは、図２に示すように、ｎ型ドレイン領域２１と、ｎ＋型ドレイン領域２２とを含んでいる。
【００２９】
ｎ型ドレイン領域２１は、第１導電型半導体であるｎ型半導体から成る領域であり、半導体層１３の中央部に配置されており、半導体層１３の表面から絶縁膜１２に達する深さまで形成されている。ｎ＋型ドレイン領域２２は、高濃度第１導電型半導体であるｎ＋型半導体から成る領域であり、ｎ型ドレイン領域２１に内包されるように、半導体層１３の表面から絶縁膜１２に達しない所定の深さまで形成されている。
【００３０】
ドレイン領域２０ｂは、ドレイン領域２０ａと同様の構成であり、ドレイン領域２０ａと同様に、ｎ型ドレイン領域（不図示）と、ｎ＋型ドレイン領域（不図示）とを含んでいる。
【００３１】
ソース領域３０は、図２に示すように、ｐ型ソース領域（ｐ型ウェル領域）３１と、ｎ＋型ソース領域（ｎ＋型ボディコンタクト領域）３２と、ｐ＋型ソース領域（ｐ＋型ボディコンタクト領域）３３とを含んでいる。
【００３２】
ｐ型ソース領域３１は、第２導電型半導体であるｐ型半導体から成る領域であり、ドレイン領域２０ａのｎ型ドレイン領域２１を囲むと共にドレイン領域２０ｂ（図１参照）のｎ型ドレイン領域（不図示）を囲むように、ドレイン領域２０ａのｎ型ドレイン領域２１及びドレイン領域２０ｂのｎ型ドレイン領域（不図示）に隣接した領域に配置されており、半導体層１３の表面から絶縁膜１２に達する深さまで形成されている。また、ｐ型ソース領域３１は、半導体層１３の全周囲に亘って、半導体層１３の端縁部に配置されている。つまり、ｐ型ソース領域３１は、ドレイン領域２０ａのｎ型ドレイン領域２１との境界、及びドレイン領域２０ｂのｎ型ドレイン領域（不図示）との境界から、半導体層１３の全周囲に亘って、半導体層１３の端縁まで形成されている。
【００３３】
ｎ＋型ソース領域３２は、高濃度第１導電型半導体であるｎ＋型半導体から成る領域であり、ｐ型ソース領域３１に内包されるように、半導体層１３の表面から絶縁膜１２に達しない所定の深さまで形成されている。ｐ＋型ソース領域３３は、高濃度第２導電型半導体であるｐ＋型半導体から成る領域であり、ｐ型ソース領域３１に内包されるように、半導体層１３の表面から絶縁膜１２に達しない所定の深さまで形成されている。
【００３４】
なお、ｎ＋型ソース領域３２及びｐ＋型ソース領域３３は、ＬＤＭＯＳＦＥＴ３ａを構成するものであり、ドレイン領域２０ａの近傍に配置されている。すなわち、ソース領域３０は、ｎ＋型ソース領域３２及びｐ＋型ソース領域３３に加え、ＬＤＭＯＳＦＥＴ３ｂ（図１参照）を構成するｎ＋型ソース領域（不図示）及びｐ＋型ソース領域（不図示）を含んでおり、これらＬＤＭＯＳＦＥＴ３ｂを構成するｎ＋型ソース領域（不図示）及びｐ＋型ソース領域（不図示）が、ドレイン領域２０ｂの近傍に配置されている。
【００３５】
また、ＬＤＭＯＳＦＥＴ３ａは、ドレイン領域２０ａとソース領域３０の一部に加え、図２に示すように、ＳＯＩ基板２の半導体層１３上に形成されたドレイン電極４１ａ、ソース電極４２ａ、及びゲート電極４３ａ等を含んでいる。
【００３６】
ドレイン電極４１ａは、ドレイン領域２０ａ上に配置されており、その一部がｎ＋型ドレイン領域２２の表面に接触しており、ｎ＋型ドレイン領域２２と電気的に接続されている。ソース電極４２ａは、ソース領域３０上に配置されており、その一部がｎ＋型ソース領域３２及びｐ＋型ソース領域３３の表面に接触しており、ｎ＋型ソース領域３２及びｐ＋型ソース領域３３と電気的に接続されている。ドレイン電極４１ａとｎ型ドレイン領域２１との間、及びソース電極４２ａとｐ型ソース領域３１との間には、絶縁膜４４が形成されている。ゲート電極４３ａは、ｎ＋型ドレイン領域２２とｎ＋型ソース領域３２に挟まれたｐ型ソース領域３１上に配置されており、ゲート電極４３ａとｐ型ソース領域３１との間には、ゲート絶縁膜４５が形成されている。なお、図１では、ドレイン電極４１ａ、ソース電極４２ａ、絶縁膜４４の図示を省略している。
【００３７】
また、ＬＤＭＯＳＦＥＴ３ｂは、ドレイン領域２０ｂとソース領域３０の一部に加え、ＬＤＭＯＳＦＥＴ３ａと同様に、ＳＯＩ基板２の半導体層１３上に形成されたドレイン電極（不図示）、ソース電極（不図示）、及びゲート電極４３ｂ（図１参照）等を含んでいる。
【００３８】
また、ＳＯＩ基板２の半導体層１３上には、図１に示すように、ドレインパッド４６ａ、４６ｂ、ソースパッド４７ａ、４７ｂ、及びゲートパッド４８が形成されている。ゲートパッド４８は、半導体層１３上に形成された導電配線４９ａにより、ＬＤＭＯＳＦＥＴ３ａのゲート電極４３ａと電気的に接続されていると共に、半導体層１３上に形成された導電配線４９ｂにより、ＬＤＭＯＳＦＥＴ３ｂのゲート電極４３ｂと電気的に接続されている。また、ドレインパッド４６ａ及びソースパッド４７ａは、各々、半導体層１３上に形成された導電配線（不図示）により、ＬＤＭＯＳＦＥＴ３ａのドレイン電極４１ａ及びソース電極４２ａと電気的に接続されており、ドレインパッド４６ｂ及びソースパッド４７ｂは、各々、半導体層１３上に形成された導電配線（不図示）により、ＬＤＭＯＳＦＥＴ３ｂのドレイン電極（不図示）及びソース電極（不図示）と電気的に接続されている。
【００３９】
このような構成の半導体装置１において、ＬＤＭＯＳＦＥＴ３ａは、ソース電極４２ａ・ドレイン電極４１ａ間、及びソース電極４２ａ・ゲート電極４３ａ間に電圧が加えられると、ゲート電極４３ａ下のｐ型ソース領域３１（ｎ＋型ドレイン領域２２とｎ＋型ソース領域３２とに挟まれたｐ型ソース領域３１）に、導電型が反転した反転領域（チャネル領域）を形成し、この反転領域の形成により、ソース電極４２ａ・ドレイン電極４１ａ間に電流が流れる。ＬＤＭＯＳＦＥＴ３ｂも同様である。
【００４０】
また、半導体装置１は、ＬＤＭＯＳＦＥＴ３ａ、３ｂの形成されたＳＯＩ基板２を実装するリードフレーム５と、ＬＤＭＯＳＦＥＴ３ａ、３ｂのｐ型ソース領域３１とＳＯＩ基板２のシリコン基板１１とを電気的に接続する導電ワイヤ６とを備えている。
【００４１】
ＬＤＭＯＳＦＥＴ３ａ、３ｂが形成されたＳＯＩ基板２は、シリコン基板１１をリードフレーム５の側にして、リードフレーム５に実装されている。導電ワイヤ６は、一端側がソース電極４２ａに接続され、他端側がリードフレーム５に接続されている。すなわち、半導体装置１は、ソース電極４２ａとリードフレーム５とを導電ワイヤ６で接続（ワイヤボンディングで接続）することにより、ソース電極４２ａ、導電ワイヤ６、及びリードフレーム５を介して、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続している。なお、図１では、導電ワイヤ６の図示を省略している。
【００４２】
本実施形態の半導体装置１によれば、ＬＤＭＯＳＦＥＴ３ａの（ドレイン領域２０ａの）ｎ型ドレイン領域２１、及びＬＤＭＯＳＦＥＴ３ｂの（ドレイン領域２０ｂの）ｎ型ドレイン領域（不図示）を囲むように配置されたｐ型ソース領域３１が、半導体層１３（活性層）の全周囲に亘って、半導体層１３の端縁部にまで配置（延設）されている。これにより、半導体層１３には、ＬＤＭＯＳＦＥＴ３ａのソース電極４２ａとドレイン電極４１ａ、及びＬＤＭＯＳＦＥＴ３ｂのソース電極（不図示）とドレイン電極（不図示）のいずれにも接続されていない領域が存在しなくなる。すなわち、半導体層１３の全ての領域が、ＬＤＭＯＳＦＥＴ３ａのソース電極４２ａとドレイン電極４１ａ、及びＬＤＭＯＳＦＥＴ３ｂのソース電極（不図示）とドレイン電極（不図示）のいずれかと接続された構造となる。これにより、半導体層１３の全域で電位が固定される（ｐ型ソース領域はソース電位に固定され、ｎ型ドレイン領域はドレイン電位に固定される）ことになり、半導体層１３の全域で電位が安定する。
【００４３】
しかも、ソース電極４２ａとリードフレーム５とを導電ワイヤ６で接続することにより、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続しているため、ｐ型ソース領域３１の電位とシリコン基板１１の電位が同電位になる。これにより、ｐ型ソース領域３１とシリコン基板１１との間のソース・基板間容量がキャンセルされ、ＬＤＭＯＳＦＥＴ３ａ、３ｂの出力容量は増大することがなく、半導体リレーに用いた場合に、出力端子間容量の低減化を実現できる。
【００４４】
＜第２の実施形態＞
図３は、第２の実施形態による半導体装置の構成を示す。本実施形態の半導体装置１は、上記第１の実施形態におけるリードフレーム５を備えておらず、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続する構成が上記第１の実施形態と異なっている。
【００４５】
本実施形態の半導体装置１では、ＳＯＩ基板２の端部において、シリコン基板１１の表面が露出しており、導電ワイヤ６は、一端側がソース電極４２ａに接続されており、他端側がシリコン基板１１の表面に接続されている。すなわち、本実施形態の半導体装置１は、ＳＯＩ基板２の端部において、半導体層１３及び絶縁膜１２を取り除いて、シリコン基板１１の表面を露出させ、そして、ソース電極４２ａと、ＳＯＩ基板２の端部において露出されたシリコン基板１１の表面とを導電ワイヤ６で接続（ワイヤボンディングで接続）することにより、ソース電極４２ａ、及び導電ワイヤ６を介して、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続している。本実施形態における他の構成については、上記第１の実施形態と同様である。
【００４６】
本実施形態の半導体装置１によれば、上記第１の実施形態におけるリードフレーム５を介さずに、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続して、ｐ型ソース領域３１の電位とシリコン基板１１の電位を同電位にすることができるので、リードフレームを介してｐ型ソース領域３１とシリコン基板１１とをワイヤボンディングで電気的に接続した場合と比較して、省スペース化を図ることができる。
【００４７】
＜第３の実施形態＞
図４は、第３の実施形態による半導体装置の構成を示す。本実施形態の半導体装置１は、上記第１の実施形態におけるリードフレーム５及び導電ワイヤ６を備えておらず、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続する導電性材料７をさらに備えており、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続する構成が上記第１の実施形態と異なっている。
【００４８】
本実施形態の半導体装置１では、導電性材料７がＳＯＩ基板２の端面を覆っている。すなわち、本実施形態の半導体装置１は、ＳＯＩ基板２の端部において、半導体層１３とシリコン基板１１とを導電性材料７で覆うことにより、導電性材料７を介して、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続している。本実施形態における他の構成については、上記第１の実施形態と同様である。
【００４９】
本実施形態の半導体装置１によれば、上記第１の実施形態におけるリードフレーム５を介さずに、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続して、ｐ型ソース領域３１の電位とシリコン基板１１の電位を同電位にすることができるので、省スペース化を図ることができる。
【００５０】
また、上記第１の実施形態における導電ワイヤ６を配線することなく、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続して、ｐ型ソース領域３１の電位とシリコン基板１１の電位を同電位にすることができるので、小型化を図ることができる。
【００５１】
＜第４の実施形態＞
図５は、第４の実施形態による半導体装置の構成を示す。本実施形態の半導体装置１は、上記第１の実施形態におけるリードフレーム５及び導電ワイヤ６を備えておらず、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続する導電性材料７をさらに備えており、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続する構成が上記第１の実施形態と異なっている。
【００５２】
本実施形態の半導体装置１では、ＳＯＩ基板２の端部において、シリコン基板１１上に半導体層１３及び絶縁膜１２が取り除かれていると共に、半導体層１３及び絶縁膜１２の端面が傾斜しており、そして、導電性材料７が、半導体層１３及び絶縁膜１２の傾斜している端面と、ＳＯＩ基板２の端部におけるシリコン基板１１の表面とを覆っている。すなわち、本実施形態の半導体装置１は、ＳＯＩ基板２の端部において、テーパエッチングにより半導体層１３及び絶縁膜１２を取り除いて、シリコン基板１１の表面を露出させ、そして、半導体層１３の表面（ｐ型ソース領域３１の表面）から、ＳＯＩ基板２の端部において露出されたシリコン基板１１の表面まで（テーパエッチングにより形成されたテーパ面）を導電性材料７で覆うことにより、導電性材料７を介して、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続している。本実施形態における他の構成については、上記第１の実施形態と同様である。
【００５３】
本実施形態の半導体装置１によれば、上記第１の実施形態におけるリードフレーム５を介さずに、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続して、ｐ型ソース領域３１の電位とシリコン基板１１の電位を同電位にすることができるので、省スペース化を図ることができる。
【００５４】
また、上記第１の実施形態における導電ワイヤ６を配線することなく、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続して、ｐ型ソース領域３１の電位とシリコン基板１１の電位を同電位にすることができるので、小型化を図ることができる。
【００５５】
また、テーパエッチングにより形成されたテーパ面を導電性材料７で覆うことにより、容易に、ｐ型ソース領域３１の表面からシリコン基板１１の表面までを導電性材料７で覆って、ｐ型ソース領域３１とシリコン基板１１とを電気的に接続することができる。
【００５６】
なお、本発明は、上記各実施形態の構成に限られず、種々の変形が可能である。例えば、ＳＯＩ基板に形成されているＬＤＭＯＳＦＥＴは、２つに限られず、１つであってもよく、また、３つ以上であってもよい。また、ＳＯＩ基板には、ＬＤＭＯＳＦＥＴに加えて、ＬＤＭＯＳＦＥＴ以外の電気回路素子が形成されていてもよい。
【符号の説明】
【００５７】
１    半導体装置
２    ＳＯＩ基板
３ａ、３ｂ    ＬＤＭＯＳＦＥＴ（横型２重拡散ＭＯＳＦＥＴ）
５    リードフレーム
６    導電ワイヤ
７    導電性材料
１１    シリコン基板
１２    絶縁膜
１３    半導体層（活性層）
２０ａ、２０ｂ    ドレイン領域
２１    ｎ型ドレイン領域
２２    ｎ＋型ドレイン領域
３０    ソース領域（ウェル領域）
３１    ｐ型ソース領域
３２    ｎ＋型ソース領域（ｎ＋型ボディコンタクト領域）
３３    ｐ＋型ソース領域（ｐ＋型ボディコンタクト領域）
４１ａ    ドレイン電極
４２ａ    ソース電極
４３ａ、４３ｂ    ゲート電極
４４    絶縁膜
４５    ゲート絶縁膜
４６ａ、４６ｂ    ドレインパッド
４７ａ、４７ｂ    ソースパッド
４８    ゲートパッド
４９ａ、４９ｂ    導電配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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