(57)【要約】【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。【選択図】図１
2011071304.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、前記埋め込み層よりも前記第２の導電型の不純物濃度が低い所定の厚さの前記第２の導電型の半導体層と、が積層された基板と、
前記基板に、前記埋め込み層の形成位置よりも深く形成され、前記基板内の素子形成領域内を区画するトレンチと、
前記トレンチの内壁に沿って形成される側壁酸化膜と、前記側壁酸化膜で被覆された前記トレンチ内を埋める埋め込み膜と、を含む素子分離絶縁膜と、
前記素子分離絶縁膜で区画される素子形成領域に形成される半導体素子と、
を備え、
前記トレンチは、前記基板表面から所定の境界深さまでの第１のトレンチと、前記境界深さから底部までの前記第１のトレンチよりも小さい開口径を有する第２のトレンチによって構成され、
前記半導体素子に要求される素子間耐圧に応じて、前記第１または前記第２のトレンチの周囲に前記埋め込み層に接続される拡散層が形成されることを特徴とする半導体装置。
【請求項２】
前記半導体素子は、
前記素子形成領域の前記半導体層の表面に形成される所定の導電型の不純物拡散層からなるソース領域と、
前記素子形成領域の前記半導体層の表面に前記ソース領域から離れて形成され、所定の導電型の不純物拡散層からなるドレイン領域と、
前記ソース領域と前記ドレイン領域との間で、前記半導体層上にゲート絶縁膜を介して形成されるゲート電極と、
前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成され、前記ドレイン領域の不純物濃度よりも低い濃度の不純物拡散層からなる前記第２の導電型のドリフト領域と、
前記ソース領域に接続されるソース電極と、
前記ドレイン領域に接続されるドレイン電極と、
を備え、
前記トレンチの境界深さは前記半導体層内にあり、
前記第２のトレンチの側壁の周囲にのみ前記拡散層が形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、
前記素子形成領域内の前記第２の導電型の半導体層の表面から前記埋め込み層にかけて形成されるコレクタ領域と、
前記素子形成領域内の前記コレクタ層の形成位置とは異なる前記半導体層の表面に形成される前記第１の導電型のベース領域と、
前記ベース領域内に形成される前記第２の導電型のエミッタ領域と、
前記コレクタ領域に接続されるコレクタ電極と、
前記ベース電極に接続されるベース電極と、
前記エミッタ領域に接続されるエミッタ電極と、
を備え、
前記トレンチの境界深さは前記埋め込み層よりも下の前記半導体基板内にあり、
前記第１のトレンチの側壁の周囲にのみ前記拡散層が形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、所定の厚さの前記第２の導電型の半導体層とが積層された基板上に、ストッパ膜とマスク膜とを形成する工程と、
前記マスク膜上にレジストを塗布し、形成するトレンチの部分が開口するようにパターニングを行ってレジストパターンを形成する工程と、
前記レジストパターンを前記マスク膜に転写する工程と、
前記パターンが形成されたマスク膜を用いて、前記埋め込み層よりも浅くなるように前記半導体層をエッチングし、第１のトレンチを形成する工程と、
酸化処理を行って、前記第１のトレンチの側壁に第１の側壁酸化膜を形成する工程と、
前記マスク膜を用いて、前記埋め込み層よりも下部の前記半導体基板内の所定の深さまでエッチングし、第２のトレンチを形成する工程と、
酸化処理を行って、前記第２のトレンチの側壁に第２の側壁酸化膜を形成するとともに、前記埋め込み層中の前記第２の導電型の不純物が拡散した拡散層を形成する工程と、
前記第１および第２のトレンチ内に絶縁膜を埋め込み、前記基板内の所定の素子形成領域を囲む素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜で囲まれた前記素子形成領域内にＬＤＭＯＳを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、所定の厚さの前記第２の導電型の半導体層とが積層された基板上に、ストッパ膜とマスク膜とを形成する工程と、
前記マスク膜上にレジストを塗布し、形成するトレンチの部分が開口するようにパターニングを行ってレジストパターンを形成する工程と、
前記レジストパターンを前記マスク膜に転写する工程と、
前記パターンが形成されたマスク膜を用いて、前記埋め込み層よりも深くなるように前記半導体層、前記埋め込み層および前記半導体基板をエッチングし、第１のトレンチを形成する工程と、
酸化処理を行って、前記第１のトレンチの側壁に第１の側壁酸化膜を形成するとともに、前記埋め込み層中の前記第２の導電型の不純物が拡散した拡散層を形成する工程と、
前記マスク膜を用いて、前記第１のトレンチの底面よりも下部の前記半導体基板を所定の深さまでエッチングし、第２のトレンチを形成する工程と、
酸化処理を行って、前記第２のトレンチの側壁に第２の側壁酸化膜を形成する工程と、
前記第１および第２のトレンチ内に絶縁膜を埋め込み、前記基板内の所定の素子形成領域を囲む素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜で囲まれた前記素子形成領域内に高周波半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、埋め込み層を有する半導体装置の素子分離方法として、ディープトレンチ素子分離（Deep  Trench  Isolation；以下、ＤＴＩという）を用いた技術が知られている。このＤＴＩは以下のようにして形成される。まず、Ｐ型の半導体基板の所定の位置に、イオン注入法を用いて高濃度にＮ型不純物が拡散された埋め込み層を形成する。ここで、埋め込み層の周縁部から半導体基板に向けて、埋め込み層よりもＮ型不純物濃度が低い不純物領域が形成されている。ついで、埋め込み層の表面が露出した状態の半導体基板上にＮ型の半導体層をエピタキシャル成長させる。その後、Ｎ型の半導体層の上面に素子分離用のディープトレンチを形成するための開口部を有するマスクを形成し、エッチングによって不純物領域よりも深く、半導体基板に到達するディープトレンチを形成する。このディープトレンチは、埋め込み層に接する位置に形成される。ついで、８５０〜１，２００℃での熱酸化によって、ディープトレンチの少なくとも内表面を覆う絶縁膜を形成した後、ＣＶＤ（Chemical  Vapor  Deposition）法でディープトレンチの内部を埋め込むように酸化シリコン膜を形成し、ＣＭＰ（Chemical  Mechanical  Polishing）法によって半導体層の上面の不必要な膜を除去するとともに平坦化する。以上のようにして、ＤＴＩが形成される（たとえば、特許文献１参照）。
【０００３】
しかしながら、従来技術では、ディープトレンチは、埋め込み層に接する位置に形成されるため、ディープトレンチの形成後の状態では、埋め込み層はディープトレンチ内で露出した状態にある。そのため、ディープトレンチの側壁を酸化する際に、埋め込み層のＮ型不純物がディープトレンチ側壁に外方拡散され、ディープトレンチ側壁にＮ−層が形成される。埋め込み層よりも下部に形成されるＮ−層は、埋め込み層の不純物濃度勾配を緩和する作用があり、また、空乏層が延びるため、素子分離耐圧の改善に効果がある。一方、埋め込み層よりも上部に形成されるＮ−層は、空乏層の伸びを抑え、素子内部の耐圧を低下させてしまう。
【０００４】
また、ディープトレンチを必要とする半導体装置には、ＬＤＭＯＳ（Lateral  Double  Diffusion  Metal-Oxide-Semiconductor）などの高耐圧半導体装置のほかに、ＬＤＭＯＳのように高い素子間耐圧を必要としない高周波向け半導体装置がある。しかし、従来では、これらの半導体装置の特性を区別することなく上記のような方法でディープトレンチを形成した後に、ディープトレンチで区画される領域に高耐圧半導体素子や高周波半導体素子などの半導体素子を形成していた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、形成する素子に要求される素子間耐圧や素子内部耐圧に応じた素子分離絶縁膜を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、前記埋め込み層よりも前記第２の導電型の不純物濃度が低い所定の厚さの前記第２の導電型の半導体層と、が積層された基板と、前記基板に、前記埋め込み層の形成位置よりも深く形成され、前記基板内の素子形成領域内を区画するトレンチと、前記トレンチの内壁に沿って形成される側壁酸化膜と、前記側壁酸化膜で被覆された前記トレンチ内を埋める埋め込み膜と、を含む素子分離絶縁膜と、前記素子分離絶縁膜で区画される素子形成領域に形成される半導体素子と、を備え、前記トレンチは、前記基板表面から所定の境界深さまでの第１のトレンチと、前記境界深さから底部までの前記第１のトレンチよりも小さい開口径を有する第２のトレンチによって構成され、前記半導体素子に要求される素子間耐圧に応じて、前記第１または前記第２のトレンチの周囲に前記埋め込み層に接続される拡散層が形成されることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、所定の厚さの前記第２の導電型の半導体層とが積層された基板上に、ストッパ膜とマスク膜とを形成する工程と、前記マスク膜上にレジストを塗布し、形成するトレンチの部分が開口するようにパターニングを行ってレジストパターンを形成する工程と、前記レジストパターンを前記マスク膜に転写する工程と、前記パターンが形成されたマスク膜を用いて、前記埋め込み層よりも浅くなるように前記半導体層をエッチングし、第１のトレンチを形成する工程と、酸化処理を行って、前記第１のトレンチの側壁に第１の側壁酸化膜を形成する工程と、前記マスク膜を用いて、前記埋め込み層よりも下部の前記半導体基板内の所定の深さまでエッチングし、第２のトレンチを形成する工程と、酸化処理を行って、前記第２のトレンチの側壁に第２の側壁酸化膜を形成するとともに、前記埋め込み層中の前記第２の導電型の不純物が拡散した拡散層を形成する工程と、前記第１および第２のトレンチ内に絶縁膜を埋め込み、前記基板内の所定の素子形成領域を囲む素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜で囲まれた前記素子形成領域内にＬＤＭＯＳを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
さらに、本発明の一態様によれば、第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、所定の厚さの前記第２の導電型の半導体層とが積層された基板上に、ストッパ膜とマスク膜とを形成する工程と、前記マスク膜上にレジストを塗布し、形成するトレンチの部分が開口するようにパターニングを行ってレジストパターンを形成する工程と、前記レジストパターンを前記マスク膜に転写する工程と、前記パターンが形成されたマスク膜を用いて、前記埋め込み層よりも深くなるように前記半導体層、前記埋め込み層および前記半導体基板をエッチングし、第１のトレンチを形成する工程と、酸化処理を行って、前記第１のトレンチの側壁に第１の側壁酸化膜を形成するとともに、前記埋め込み層中の前記第２の導電型の不純物が拡散した拡散層を形成する工程と、前記マスク膜を用いて、前記第１のトレンチの底面よりも下部の前記半導体基板を所定の深さまでエッチングし、第２のトレンチを形成する工程と、酸化処理を行って、前記第２のトレンチの側壁に第２の側壁酸化膜を形成する工程と、前記第１および第２のトレンチ内に絶縁膜を埋め込み、前記基板内の所定の素子形成領域を囲む素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜で囲まれた前記素子形成領域内に高周波半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、形成する素子に要求される素子間耐圧や素子内部耐圧に応じた素子分離絶縁膜を有する半導体装置およびその製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態による半導体装置の構造を模式的に示す断面図である。
【図２−１】図２−１は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その１）。
【図２−２】図２−２は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その２）。
【図２−３】図２−３は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その３）。
【図２−４】図２−４は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その４）。
【図２−５】図２−５は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その５）。
【図２−６】図２−６は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その６）。
【図２−７】図２−７は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その７）。
【図２−８】図２−８は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その８）。
【図３】図３は、ディープトレンチの構成の違いによる素子間耐圧および素子内部耐圧の一例を示す図である。
【図４】図４は、第２の実施の形態による半導体装置の構造を模式的に示す断面図である。
【図５−１】図５−１は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その１）。
【図５−２】図５−２は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その２）。
【図５−３】図５−３は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その３）。
【図５−４】図５−４は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その４）。
【図５−５】図５−５は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その５）。
【図５−６】図５−６は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その６）。
【図５−７】図５−７は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である（その７）。
【図６】図６は、ディープトレンチの構成の違いによるコレクタ−基板間の容量の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態による半導体装置の構造を模式的に示す断面図である。ここでは、Ｎ＋型埋め込み層１２が形成されたＰ型のシリコン基板１１の素子分離絶縁膜としてのディープトレンチ膜２６で区画された素子形成領域内にＬＤＭＯＳが形成された構造の半導体装置を例に挙げて説明する。
【００１４】
基板１０としては、Ｎ＋型埋め込み層１２が所定の深さに形成されたＰ型のシリコン基板１１が用いられる。この基板１０は、Ｐ型のシリコン基板１１上に、Ｎ型不純物が導入されたシリコン層からなるＮ＋型埋め込み層１２と、Ｎ＋型埋め込み層１２よりもＮ型不純物の濃度が低いシリコン層からなるＮ型半導体層１３とが形成された構造を有している。
【００１５】
この基板１０の所定の領域には、Ｎ＋型埋め込み層１２の下層のシリコン基板１１まで到達する所定の深さのディープトレンチ２０が、平面視上たとえば額縁状に形成されており、ディープトレンチ２０にはシリコン酸化膜やシリコン膜などが埋め込まれ、ディープトレンチ膜２６を形成している。このディープトレンチ膜２６で区画される領域が素子形成領域となる。また、ディープトレンチ２０の底部の下側のシリコン基板１１には、Ｐ型不純物が導入されたＰ型拡散層２７が形成される。このＰ型拡散層２７は、素子形成領域を電気的に分離する機能を有する。
【００１６】
ディープトレンチ膜２６の上部には、シリコン基板１０の表面から浅い位置における隣接する領域間を絶縁する分離膜であるシャロートレンチ３０が形成され、シャロートレンチ３０の側面および底面には基板１０を酸化して得られるシャロートレンチ側壁酸化膜３１が形成され、シャロートレンチ３０内にはシリコン酸化膜などからなるシャロートレンチ膜３２が形成されている。
【００１７】
素子形成領域内のＮ型半導体層１３の表面から所定の深さにはＰ型ウェル１４が形成され、このＰ型ウェル１４にＬＤＭＯＳが形成されている。このＰ型ウェル１４において、ソースが形成される領域には、Ｐ型のベース領域５１が形成され、そのＰ型のベース領域５１の表面には、Ｎ＋型ソース領域５２とＰ＋型ソース領域５３とが互いに接するように形成され、さらに、Ｎ＋型ソース領域５２とＰ＋型ソース領域５３との表面上にソース電極６１が形成されている。また、ベース領域５１からＮ＋型埋め込み層１２にかけて、Ｐ−型拡散層５４が形成される。
【００１８】
一方、Ｐ型ウェル１４のドレインが形成される領域には、Ｎ＋型のドレイン領域５５が形成され、ドレイン領域５５の表面にはドレイン電極６２が形成される。ドレイン領域５５とベース領域５１との間には、ドレイン領域５５に隣接して、Ｎ−型のドリフト領域５６が形成されている。さらに、ソース電極６１とドレイン電極６２との間のベース領域５１およびＰ型ウェル１４上には、ゲート絶縁膜７１を介してゲート電極７２が形成されている。
【００１９】
ここで、基板１０に形成されるディープトレンチ２０について説明する。第１の実施の形態によるディープトレンチ２０は、Ｎ＋型埋め込み層１２よりも上の位置を境に開口径が異なっている。この図では、Ｎ＋型埋め込み層１２とＮ型半導体層１３との境界付近で開口径が異なる境界を有しており、この境界よりも上側で開口径が大きく、この境界以下で開口径が小さくなっている。以下では、ディープトレンチ２０の開口径が大きい部分を第１のディープトレンチ２１といい、開口径が小さい部分を第２のディープトレンチ２２という。
【００２０】
第１のディープトレンチ２１の側面を被覆するように、第１の側壁酸化膜２３が形成され、第２のディープトレンチ２２の側面と底面を被覆するように、第２の側壁酸化膜２４が形成される。また、これらの側壁酸化膜２３，２４で被覆されたディープトレンチ２０内には、ＴＥＯＳ（Tetraethyl  orthosilicate）膜が埋め込まれている。さらに、第２のディープトレンチ２２の周囲には、Ｎ＋型埋め込み層１２を拡散源としたＮ型拡散層２５が形成される。しかし、第１のディープトレンチ２１の周囲には、Ｎ型拡散層２５は形成されていない。
【００２１】
このように、Ｎ＋型埋め込み層１２を拡散源とするＮ型拡散層２５は、Ｎ＋型埋め込み層１２の上部のＮ型半導体層１３には形成されないので、Ｎ＋型埋め込み層１２の上部では、所望の不純物プロファイルを形成することができる。また、Ｎ＋型埋め込み層１２の下部のシリコン基板１１にのみＮ型拡散層２５は形成されるので、Ｎ＋型埋め込み層１２の不純物濃度勾配が緩和され、また空乏層が伸びる。その結果、素子間耐圧を改善するとともに、素子内部耐圧を向上させることができる。
【００２２】
つぎに、このような構造の半導体装置の製造方法について説明する。図２−１〜図２−８は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である。まず、図２−１（ａ）に示されるように、基板１０として、基板１０表面から５μｍの深さにＮ＋型埋め込み層１２を形成したＰ型シリコン基板１１を用いる。具体的には、Ｐ型シリコン基板１１上に、Ｎ＋型埋め込み層１２および厚さ５μｍのＮ型半導体層１３が順に形成された基板１０を用いる。この基板１０上に、酸化技術を用いて１５ｎｍの厚さのＳｉＯ膜からなるバッファ酸化膜８１を形成し、その後、ＬＰＣＶＤ（Low  Pressure  CVD）法によって２００ｎｍの厚さのＳｉＮ膜からなるストッパ膜８２を形成する。バッファ酸化膜８１は、後工程において、素子形成領域の保護膜として使用し、ストッパ膜８２は、後工程の酸化膜のＣＭＰ処理時のストッパ膜８２として利用する。
【００２３】
ついで、図２−１（ｂ）に示されるように、ストッパ膜８２上の全面にＣＶＤ法によってＳｉＯ系のマスク膜８３を成膜する。このマスク膜８３は、後の工程でのディープトレンチ２０を形成する際のＲＩＥ（Reactive  Ion  Etching）のマスクとして使用する。そのため、このマスク膜８３の厚さは、ディープトレンチ２０を形成する際の溝をＲＩＥでエッチングすることができる厚さに設定される。ここでは、１，０００ｎｍの厚さに堆積されるものとする。
【００２４】
その後、図２−２（ａ）に示されるように、マスク膜８３上に図示しないレジストを塗布し、リソグラフィ技術を用いて、ディープトレンチ２０の形成領域を決定するためのパターニングを行う。ここでは、０．７μｍの開口幅を有し、概略矩形の額縁状のディープトレンチ２０を形成するためのパターニングを行うものとする。ついで、パターニングされたレジストをマスクとして、マスク膜８３、ストッパ膜８２およびバッファ酸化膜８１を、ＲＩＥ法を用いてＮ型半導体層１３に達するまでエッチングする。アッシングによってレジストを除去した後、パターニングされたマスク膜８３をマスクとして、基板１０をＲＩＥ法によってエッチングする。このときの基板１０のエッチング量は、Ｎ＋型埋め込み層１２に達しない深さとし、ここでは、基板１０（Ｎ型半導体層１３）の表面から４μｍとする。これによって、第１のディープトレンチ２１が形成される。なお、これによって、マスク膜８３の厚さは２００ｎｍ程度となる。
【００２５】
ついで、図２−２（ｂ）に示されるように、酸化技術によって、第１のディープトレンチ２１の内面に露出しているシリコンを酸化して、第１のディープトレンチ２１の側壁および底面に、５０ｎｍの厚さの第１の側壁酸化膜２３を形成する。この第１の側壁酸化膜２３は、素子分離のための絶縁膜として使用する。この第１の側壁酸化膜２３を形成する時点では、第１のディープトレンチ２１の底面の位置は、Ｎ＋型埋め込み層１２の形成位置よりも上に位置しているので、Ｎ＋型埋め込み層１２は露出していない。そのため、酸化によって、Ｎ＋型埋め込み層１２を構成するＮ型の不純物による外方拡散は発生しない。つまり、第１のディープトレンチ２１の内壁の側面には、Ｎ＋型埋め込み層１２が拡散源となるＮ型拡散層２５は形成されず、シリコン酸化膜のみによって構成される第１の側壁酸化膜２３が形成される。
【００２６】
その後、図２−３（ａ）に示されるように、ＲＩＥ法を用いて全面エッチングを行う。具体的には、ＲＩＥ法によってエッチバックを行い、第１のディープトレンチ２１の底部に形成された第１の側壁酸化膜２３を除去し、第１のディープトレンチ２１の側面にのみ第１の側壁酸化膜２３をサイドウォールとして残す。
【００２７】
ついで、図２−３（ｂ）に示されるように、２００ｎｍ程度残されたマスク膜８３をマスクとして、ＲＩＥ法によって、自己整合的に第２のディープトレンチ２２を第１のディープトレンチ２１の下部に形成する。この第２のディープトレンチ２２の深さは、第１のディープトレンチ２１の深さ（４μｍ）と合わせて、１０μｍとなるようにする。これによって、第１のディープトレンチ２１と第２のディープトレンチ２２とによって構成されるディープトレンチ２０が形成される。
【００２８】
第２のディープトレンチ２２を形成した後、図２−４（ａ）に示されるように、酸化技術によって、第２のディープトレンチ２２の内面（側面と底面）に５０ｎｍの厚さの第２の側壁酸化膜２４を形成する。この酸化処理では、Ｎ＋型埋め込み層１２は、第２のディープトレンチ２２の形成によって表面に露出している状態であるので、酸化処理時に外方拡散が発生する。その結果、第２のディープトレンチ２２の内壁には、Ｎ＋型埋め込み層１２を拡散源としたＮ型拡散層２５が形成される。しかし、Ｎ＋型埋め込み層１２よりも上部の第１のディープトレンチ２１の側壁は、第１の側壁酸化膜２３（サイドウォール）によって表面が保護されているため、シリコンまでは拡散されない。これによって、ディープトレンチ２０において、第２のディープトレンチ２２の側面の周囲にのみＮ型拡散層２５が形成される。その後、ディープトレンチ２０の底部に、素子分離の耐圧を向上させるために、イオン注入を行ってＰ型拡散層２７を形成する。ここでは、ホウ素（Ｂ）を注入してＰ型拡散層２７を形成する。
【００２９】
ついで、図２−４（ｂ）に示されるように、ディープトレンチ２０を形成したマスク膜８３上の全面に、ＬＰＣＶＤ法によって５００ｎｍの厚さのＴＥＯＳ膜を形成する。これによって、マスク膜８３上にＴＥＯＳ膜が成膜されるとともに、ディープトレンチ２０内にＴＥＯＳ膜が埋め込まれる。その後、マスク膜８３上に形成されたＴＥＯＳ膜をＣＭＰ法によって除去し、平坦化する。さらに、ＲＩＥ法によって、ストッパ膜８２をストッパとして、ＴＥＯＳ膜をエッチングする。具体的には、ＴＥＯＳ膜をストッパ膜８２よりもエッチングされやすい条件で、ストッパ膜８２の表面が露出するまでエッチングを行う。これによって、ディープトレンチ２０内にＴＥＯＳ膜からなるディープトレンチ膜２６が形成される。
【００３０】
その後、ストッパ膜８２上にシャロートレンチ３０加工のマスク材となる図示しないマスク材絶縁膜をたとえば１００ｎｍの厚さで形成し、マスク材絶縁膜上に図示しないレジストを塗布し、リソグラフィ技術によってアクティブ領域を分離するシャロートレンチ３０を形成するためのパターニングを行う。
【００３１】
ついで、図２−５（ａ）に示されるように、このパターニングしたレジストをマスクとして、マスク材絶縁膜、ストッパ膜８２およびバッファ酸化膜８１をＲＩＥ法によってエッチングし、シャロートレンチ形成用のパターンをマスク材絶縁膜に転写する。レジストをアッシングで除去した後、マスク材絶縁膜をマスクとして、基板１０（Ｎ型半導体層１３）をエッチングし、シャロートレンチ３０を形成する。この深さは、０．４μｍとする。なお、Ｎ＋型埋め込み層１２の上面から基板１０の表面までは、５μｍ程度あるので、このシャロートレンチ３０の深さは十分に浅い。このとき、ディープトレンチ２０内のＴＥＯＳ膜もシャロートレンチ３０の加工時に同時にエッチングされるので、ディープトレンチ２０の上部にもシャロートレンチ３０が形成される。
【００３２】
ついで、図２−５（ｂ）に示されるように、シャロートレンチ３０の側壁を保護することを目的に酸化技術によって５０ｎｍの厚さのシャロートレンチ側壁酸化膜３１を形成する。その後、ＬＰＣＶＤ法によってシャロートレンチ３０内をＴＥＯＳ膜で埋め込む。成膜後に発生する段差は、ＣＭＰ法によってストッパ膜８２をストッパとして平坦化する。ＣＭＰ処理の後、不要となったストッパ膜８２を、熱燐酸などを用いたウェットエッチング法によって除去する。これによって、シャロートレンチ３０内にシャロートレンチ膜３２が形成される。以上によって、ディープトレンチ膜２６とシャロートレンチ膜３２とによって区画された基板１０上の領域が素子形成領域となる。そして、イオン注入法によって、素子形成領域内にＢなどのＰ型不純物を打ち込み、活性化させて、Ｎ型半導体層１３の下面よりも浅い領域にＰ型ウェル１４を形成する。
【００３３】
この後、素子形成領域上へのＬＤＭＯＳの形成が行われる。まず、図２−６（ａ）に示されるように、ディープトレンチ膜２６を形成した基板１０上の全面にレジスト８４を塗布し、リソグラフィ技術によって、ソース領域形成領域付近に開口部を有するようにパターニングを行う。そして、イオン注入法によって、基板１０表面からＮ＋型埋め込み層１２にかけてＢなどのＰ型不純物を導入し、活性化させてＰ−型拡散層５４を形成する。
【００３４】
レジスト８４をアッシングなどの方法で除去した後、図２−６（ｂ）に示されるように、基板１０上の全面にレジスト８５を塗布し、ベース領域５１に開口部を有するようにリソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面からＰ型ウェル１４内の所定の深さにかけてＢなどのＰ型不純物を導入し、活性化させ、ベース領域５１を形成する。このとき、ベース領域５１のＰ型不純物濃度は、Ｐ−型拡散層５４よりも高くなるように調節される。
【００３５】
レジスト８５をアッシングなどの方法で除去した後、基板１０上に絶縁膜とポリシリコン膜などの導電性材料膜とを積層する。導電性材料膜上に図示しないレジストを塗布し、ゲート電極形状にパターニングを行った後、ＲＩＥ法などの方法でレジストをマスクとしてエッチングを行う。これによって、図２−７（ａ）に示されるように、基板１０上にゲート絶縁膜７１とゲート電極７２とが形成される。ここでは、ゲート絶縁膜７１とゲート電極７２お積層体は、Ｐ型ウェル１４とベース領域５１との境界をまたぐように形成される。
【００３６】
ついで、図２−７（ｂ）に示されるように、ゲート電極７２を形成した基板１０上にレジスト８６を塗布し、ドリフト領域５６およびドレイン領域５５が開口するようにリソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面から所定の深さまでＰなどのＮ型不純物を導入し、活性化させ、ドリフト領域５６を形成する。
【００３７】
レジスト８６をアッシングなどの方法で除去した後、図２−８（ａ）に示されるように、基板１０上にレジスト８８を塗布し、ドレイン領域５５およびＮ＋型ソース領域５２が開口するように、リソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面から所定の深さまでＰなどのＮ型不純物を導入し、活性化させ、ドレイン領域５５およびＮ＋型ソース領域５２を形成する。このときのＮ型不純物濃度は、ドリフト領域５６よりも高くなるように調節される。
【００３８】
レジスト８７をアッシングなどの方法で除去した後、図２−８（ｂ）に示されるように、基板１０上にレジスト８８を塗布し、Ｐ＋型ソース領域５３が開口するように、リソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面から所定の深さまでＢなどのＰ型不純物を導入し、活性化させ、Ｐ＋型ソース領域５３を形成する。
【００３９】
レジスト８８をアッシングなどの方法で除去した後、たとえばレジストを基板１０上に塗布し、ドレイン領域５５の一部と、Ｎ＋型ソース領域５２とＰ＋型ソース領域５３の一部が開口するようにリソグラフィ技術によってパターニングを行う。そして、導電性材料膜を開口部内に形成し、レジストを除去する。これによって、図１に示されるように、ソース電極６１およびドレイン電極６２が形成される。以上によって、ＬＤＭＯＳが製造される。
【００４０】
図３は、ディープトレンチの構成の違いによる素子間耐圧および素子内部耐圧の一例を示す図である。ここでは、最小寸法が０．１３μｍのデバイス製造技術を用いて形成されたＬＤＭＯＳを用いて測定を行っている。比較例１は、特許文献１のように、ディープトレンチの側壁に酸化膜を形成する際に、ディープトレンチの側壁に沿ってＮ＋型埋め込み層を拡散源とするＮ型拡散層が形成された場合を示し、比較例２は、比較例１の場合でＮ型拡散層の外方拡散を抑える条件で酸化を行った場合を示している。また、縦軸は耐圧［Ｖ］を示している。
【００４１】
比較例１では、Ｎ＋型埋め込み層の不純物が拡散することによって、Ｎ＋型埋め込み層の不純物濃度勾配を緩和し、Ｎ＋型埋め込み層の下部では空乏層が伸びることで、素子間耐圧が改善するが、Ｎ＋型埋め込み層の上部では空乏層の伸びが抑えられるため、素子内部耐圧が低下している。また、比較例２では、酸化条件によってＮ＋型埋め込み層の外方拡散を抑制している結果、比較例１とは逆に、素子内部耐圧は向上しているが、素子間耐圧が低下してしまっている。
【００４２】
一方、第１の実施の形態では、ディープトレンチ２０を、Ｎ＋型埋め込み層１２よりも上の第１のディープトレンチ２１と、その下部に形成され、Ｎ＋型埋め込み層１２よりも深い位置に底部を有する第２のディープトレンチ２２と、を別々形成した。具体的には、第１のディープトレンチ２１の側壁に沿って第１の側壁酸化膜２３のみを形成し、その後に、第２のディープトレンチ２２の側壁に沿って第２の側壁酸化膜２４を形成するとともに、その外側にＮ＋型埋め込み層１２を拡散源とするＮ型拡散層２５を形成した。これによって、比較例１のように素子間耐圧を改善するとともに、比較例２のように素子内部耐圧も向上させることができるという効果を有する。
【００４３】
また、ディープトレンチ２０の形成時において、第１のディープトレンチ２１の底部がＮ＋型埋め込み層１２の上面よりも上の位置となるようにして第１のディープトレンチ２１を形成したので、第１のディープトレンチ２１の側壁に第１の側壁酸化膜２３を形成する際に、Ｎ＋型埋め込み層１２のＮ型不純物が第１のディープトレンチ２１の周囲に拡散することがない。さらに、第２のディープトレンチ２２を形成後に、酸化処理を行っても、第１のディープトレンチ２１の側壁には第１の側壁酸化膜２３が形成されているので、Ｎ＋型埋め込み層１２のＮ型不純物が第１のディープトレンチ２１の側壁の周囲に拡散することもない。
【００４４】
また、第１のディープトレンチ２１を形成したマスク膜８３を用いて、第２のディープトレンチ２２を形成するようにしたので、第１と第２のディープトレンチ２１，２２を形成するために別個のリソグラフィ工程を行うことなく、従来のディープトレンチ２０の製造工程に最小限の工程の追加のみで、ディープトレンチ２０の側面に形成される不純物層の制御が可能となる。
【００４５】
（第２の実施の形態）
図４は、第２の実施の形態による半導体装置の構造を模式的に示す断面図である。ここでは、Ｎ＋型埋め込み層１２が形成されたＰ型のシリコン基板１１のディープトレンチ２０膜で区画された素子形成領域内に高周波半導体装置が形成された構造の半導体装置を例に挙げて説明する。
【００４６】
基板１０としては、Ｎ＋型埋め込み層１２が所定の深さに形成されたＰ型のシリコン基板１１が用いられる。この基板１０は、第１の実施の形態と同様に、Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３とが形成された構造を有しているが、Ｎ型半導体層１３の厚さが第１の実施の形態とは異なり、薄くなっている。たとえば、Ｎ型半導体層１３の厚さ（基板１０の表面からＮ＋型埋め込み層１２の上面までの距離）は、第１の実施の形態では５μｍ程度であるのに対して、第２の実施の形態では１μｍ程度である。
【００４７】
この基板１０の所定の領域には、Ｎ＋型埋め込み層１２の下層のシリコン基板１１まで到達する所定の深さのディープトレンチ２０が、平面視上たとえば額縁状に形成されており、ディープトレンチ２０にはシリコン酸化膜やシリコン膜などが埋め込まれ、ディープトレンチ膜２６を形成している。このディープトレンチ膜２６で区画される領域が素子形成領域となる。また、ディープトレンチ２０の底部の下側のシリコン基板１１には、素子形成領域を電気的に分離するＰ型不純物が導入されたＰ型拡散層２７が形成される。
【００４８】
ディープトレンチ膜２６の上部には、シャロートレンチ３０が形成され、シャロートレンチ３０の側面および底面には基板１０を酸化して得られるシャロートレンチ側壁酸化膜３１が形成され、シャロートレンチ３０内にはシリコン酸化膜などからなるシャロートレンチ膜３２が形成されている。
【００４９】
素子形成領域内には、高周波半導体装置としてＮＰＮバイポーラトランジスタが形成されている。具体的には、素子形成領域内のＮ型半導体層１３には、Ｎ＋型埋め込み層１２に達するＮ型のコレクタ領域１０１が形成されている。また、Ｎ型半導体層１３の上部には、コレクタ領域１０１の形成位置とＮ型半導体層１３によって分離されるＰ型のベース領域１０２が形成されている。また、ベース領域１０２の上部にはＮ型のエミッタ領域１０３が形成されている。そして、コレクタ領域１０１、ベース領域１０２およびエミッタ領域１０３上には、それぞれ、コレクタ電極１１１、ベース電極１１２およびエミッタ電極１１３が形成されている。
【００５０】
ここで、基板に形成されるディープトレンチ２０について説明する。第２の実施の形態によるディープトレンチ２０は、Ｎ＋型埋め込み層１２よりも下の位置を境に開口径が異なっている。この図では、Ｎ＋型埋め込み層１２よりも下のシリコン基板１１内で開口径が異なる境界を有しており、この境界よりも上側で開口径が大きく、この境界以下で開口径が小さくなっている。以下では、ディープトレンチ２０の開口径が大きい部分を第１のディープトレンチ２１といい、開口径が小さい部分を第２のディープトレンチ２２という。
【００５１】
第１のディープトレンチ２１の側面を被覆するように、第１の側壁酸化膜２３が形成され、第２のディープトレンチ２２の側面と底面を被覆するように、第２の側壁酸化膜２４が形成される。また、これらの側壁酸化膜２３，２４で被覆されたディープトレンチ２０内には、ＴＥＯＳ膜が埋め込まれている。さらに、第１のディープトレンチ２１の周囲には、Ｎ＋型埋め込み層１２を拡散源としたＮ型拡散層２５が形成される。しかし、第２のディープトレンチ２２の周囲には、Ｎ型拡散層２５は形成されていない。
【００５２】
このように、Ｎ＋型埋め込み層１２を拡散源とするＮ型拡散層２５は、Ｎ＋型埋め込み層１２の下部のＰ型シリコン基板１１には形成されないので、Ｎ＋型埋め込み層１２の下部では、空乏層の伸びが抑えられる。その結果、素子間耐圧は、第１の実施の形態に比して劣る。しかし、Ｎ＋型埋め込み層１２の上部では、空乏層の伸びが生じるので、素子内部の耐圧を向上させることができる。
【００５３】
つぎに、このような構造の半導体装置の製造方法について説明する。図５−１〜図５−７は、第２の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す図である。まず、図５−１（ａ）に示されるように、基板１０として、基板表面から１μｍの深さにＮ＋型埋め込み層１２を形成したＰ型シリコン基板１１を用いる。具体的には、Ｐ型シリコン基板１１上に、Ｎ＋型埋め込み層１２および厚さ１μｍのＮ型半導体層１３が順に形成された基板１０を用いる。この基板１０上に、酸化技術を用いて１５ｎｍの厚さのＳｉＯ膜からなるバッファ酸化膜８１を形成し、その後、ＬＰＣＶＤ法によって２００ｎｍの厚さのＳｉＮ膜からなるストッパ膜８２を形成する。バッファ酸化膜８１は、後工程において、素子形成領域の保護膜として使用し、ストッパ膜８２は、後工程の酸化膜のＣＭＰ処理時のストッパ膜８２として利用する。
【００５４】
ついで、図５−１（ｂ）に示されるように、ストッパ膜８２上の全面にＣＶＤ法によってＳｉＯ系のマスク膜８３を成膜する。このマスク膜８３は、後の工程でのディープトレンチ２０を形成する際のＲＩＥのマスクとして使用する。そのため、ディープトレンチ２０を形成する際の溝をＲＩＥでエッチングすることができる厚さに設定される。ここでは、１，０００ｎｍの厚さに堆積されるものとする。
【００５５】
その後、図５−２（ａ）に示されるように、マスク膜８３上に図示しないレジストを塗布し、リソグラフィ技術を用いて、ディープトレンチ２０の形成領域を決定するためのパターニングを行う。ここでは、ディープトレンチ２０の開口幅を０．７μｍとする。ついで、パターニングされたレジストをマスクとして、マスク膜８３、ストッパ膜８２およびバッファ酸化膜８１を、ＲＩＥ法を用いてＮ型半導体層１３に達するまでエッチングする。アッシングによってレジストを除去した後、パターニングされたマスク膜８３をマスクとして、Ｎ型半導体層１３、Ｎ＋型埋め込み層１２およびＰ型シリコン基板１１をＲＩＥ法によってエッチングする。このときの基板１０のエッチング量は、Ｎ＋型埋め込み層１２の底部（下面）よりも深い深さとし、ここでは、基板１０（Ｎ型半導体層１３）の表面から２μｍとする。これによって、第１のディープトレンチ２１が形成される。なお、これによって、マスク膜８３の厚さは２００ｎｍ程度となる。
【００５６】
ついで、図５−２（ｂ）に示されるように、酸化技術によって、第１のディープトレンチ２１の内面に露出しているシリコンを酸化して、第１のディープトレンチ２１の側壁および底面に、５０ｎｍの厚さの第１の側壁酸化膜２３を形成する。この第１の側壁酸化膜２３は、素子分離のための絶縁膜として使用する。この第１の側壁酸化膜２３を形成する時点で、第１のディープトレンチ２１の内壁には、Ｎ＋型埋め込み層１２が露出しているので、酸化によってＮ＋型埋め込み層１２を構成するＮ型の不純物による外方拡散が発生する。その結果、第１のディープトレンチ２１の側面の内部には、基板１０の酸化によって第１の側壁酸化膜２３が形成されるとともに、第１のディープトレンチ２１の側面の外周には、Ｎ＋型埋め込み層１２を拡散源とするＮ型拡散層２５が形成される。
【００５７】
その後、図５−３（ａ）に示されるように、ＲＩＥ法を用いて全面エッチングを行う。具体的には、ＲＩＥ法によってエッチバックを行い、第１のディープトレンチ２１の底部に形成された第１の側壁酸化膜２３を除去し、第１のディープトレンチ２１の側面にのみ第１の側壁酸化膜２３をサイドウォールとして残す。
【００５８】
ついで、図５−３（ｂ）に示されるように、２００ｎｍ程度残されたマスク膜８３をマスクとして、ＲＩＥ法によって、自己整合的に第２のディープトレンチ２２を第１のディープトレンチ２１の下部に形成する。この第２のディープトレンチ２２の深さは、第１のディープトレンチ２１の深さ（２μｍ）と合わせて、５μｍとなるようにする。これによって、第１のディープトレンチ２１と第２のディープトレンチ２２とによって構成されるディープトレンチ２０が形成される。
【００５９】
第２のディープトレンチ２２を形成した後、図５−４（ａ）に示されるように、酸化技術によって、第２のディープトレンチ２２の内面（側面と底面）に５０ｎｍの厚さの第２の側壁酸化膜２４を形成する。Ｎ＋型埋め込み層１２は、第２のディープトレンチ２２の形成によって表面に露出していない状態であるので、この酸化処理では、Ｎ＋型埋め込み層１２を構成するＮ型の不純物による外方拡散は発生しない。つまり、第２のディープトレンチ２２の内壁の側面には、Ｎ＋型埋め込み層１２を拡散源とするＮ型拡散層２５は形成されず、基板１０のプロファイルが維持され、シリコン酸化膜のみによって構成される第２の側壁酸化膜２４が形成される。その後、ディープトレンチ２０の底部に、素子分離の耐圧を向上させるために、ＢなどのＰ型不純物のイオン注入を行ってＰ型拡散層２７を形成する。
【００６０】
ついで、図５−４（ｂ）に示されるように、ディープトレンチ２０を形成したマスク膜８３上の全面に、ＬＰＣＶＤ法によって５００ｎｍの厚さのＴＥＯＳ膜を形成する。これによって、マスク膜８３上にＴＥＯＳ膜が成膜されるとともに、ディープトレンチ２０内にＴＥＯＳ膜が埋め込まれる。その後、マスク膜８３上に形成されたＴＥＯＳ膜をＣＭＰ法によって除去し、平坦化する。さらに、ＲＩＥ法によって、ストッパ膜８２をストッパとして、ＴＥＯＳ膜をエッチングする。具体的には、ＴＥＯＳ膜をストッパ膜８２よりもエッチングされやすい条件で、ストッパ膜８２の表面が露出するまでエッチングを行う。これによって、ディープトレンチ２０内にＴＥＯＳ膜からなるディープトレンチ膜２６が形成される。
【００６１】
その後、ストッパ膜８２上にシャロートレンチ３０加工のマスク材となる図示しないマスク材絶縁膜をたとえば１００ｎｍの厚さで形成し、マスク材絶縁膜上に図示しないレジストを塗布し、リソグラフィ技術によってアクティブ領域を分離するシャロートレンチ３０を形成するためのパターニングを行う。
【００６２】
ついで、図５−５（ａ）に示されるように、このパターニングしたレジストをマスクとして、マスク材絶縁膜、ストッパ膜８２およびバッファ酸化膜８１をＲＩＥ法によってエッチングし、シャロートレンチ形成用のパターンをマスク材絶縁膜に転写する。レジストをアッシングで除去した後、マスク材絶縁膜をマスクとして、基板１０（Ｎ型半導体層１３）をエッチングし、シャロートレンチ３０を形成する。この深さは、０．３μｍとする。なお、Ｎ＋型埋め込み層１２の上面から基板１０の表面までは、１μｍ程度あるので、このシャロートレンチ３０の深さは十分に浅い。このとき、ディープトレンチ２０内のＴＥＯＳ膜もシャロートレンチ３０の加工時に同時にエッチングされるので、ディープトレンチ２０の上部にもシャロートレンチ３０が形成される。
【００６３】
ついで、図５−５（ｂ）に示されるように、シャロートレンチ３０の側壁を保護することを目的に酸化技術によって５０ｎｍの厚さのシャロートレンチ側壁酸化膜３１を形成する。その後、ＬＰＣＶＤ法によってシャロートレンチ３０内をＴＥＯＳ膜で埋め込む。成膜後に発生する段差は、ＣＭＰ法によってストッパ膜８２をストッパとして平坦化する。ＣＭＰ処理の後、不要となったストッパ膜８２を、熱燐酸などを用いたウェットエッチング法によって除去する。これによって、ディープトレンチ膜２６とシャロートレンチ膜３２とによって区画された基板１０上の領域が素子形成領域となる。
【００６４】
この後、素子形成領域上への高周波半導体素子の形成が行われる。まず、図５−６（ａ）に示されるように、ディープトレンチ膜２６を形成した基板１０上の全面にレジスト１２１を塗布し、リソグラフィ技術によって、コレクタ領域１０１に開口部を有するようにパターニングを行う。そして、イオン注入法によって、基板１０表面からＮ＋型埋め込み層１２にかけてＰなどのＮ型不純物を導入し、活性化させてコレクタ領域１０１を形成する。
【００６５】
レジスト１２１をアッシングなどの方法で除去した後、図５−６（ｂ）に示されるように、基板１０上の全面にレジスト１２２を塗布し、ベース領域１０２に開口部を有するようにリソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面からＮ型半導体層１３内の所定の深さにかけてＢなどのＰ型不純物を導入し、活性化させ、ベース領域１０２を形成する。このとき、ベース領域１０２は、コレクタ領域１０１から所定の距離をおいて形成される。
【００６６】
レジスト１２２をアッシングなどの方法で除去した後、図５−７に示されるように、基板１０上の全面にレジスト１２３を塗布し、ベース領域１０２内に開口部を有するようにリソグラフィ技術によってパターニングを行う。そして、イオン注入法によって、基板１０表面からベース領域１０２内の所定の深さにかけてＰなどのＮ型不純物を導入し、活性化させ、エミッタ領域１０３を形成する。
【００６７】
レジスト１２３をアッシングなどの方法で除去した後、基板１０上の全面に導電性材料膜を形成し、さらにその上にレジストを塗布する。リソグラフィ技術によって、コレクタ領域１０１、ベース領域１０２およびエミッタ領域１０３上にそれぞれコレクタ電極１１１、ベース電極１１２およびエミッタ電極１１３を形成するためのパターンを形成する。その後、ＲＩＥ法によって、レジストをマスクとして導電性材料膜のエッチングを行う。これによって、図４に示されるように、コレクタ電極１１１、ベース電極１１２およびエミッタ電極１１３が、それぞれコレクタ領域１０１、ベース領域１０２およびエミッタ領域１０３上に形成される。以上によって、高周波半導体装置としてのＮＰＮトランジスタが製造される。
【００６８】
図６は、ディープトレンチの構成の違いによるコレクタ−基板間の容量の一例を示す図である。ここでは、最小寸法が０．１３μｍのデバイス製造技術を用いて形成された高周波半導体層値を用いて測定を行っている。また、コレクタ−基板間の容量は、コレクタ領域１０１−シリコン基板１１間のＰＮ接合による第１の容量と、ディープトレンチ２０を介した第２の容量とに分類することができる。比較例３は、特許文献１のように、ディープトレンチ２０の側壁に酸化膜を形成する際に、最終的な深さまでディープトレンチを形成し、Ｎ＋型埋め込み層を露出させた状態で酸化処理を行って、Ｎ＋型埋め込み層を拡散源とするＮ型拡散層がディープトレンチの側壁に沿って形成された場合を示している。
【００６９】
第２の実施の形態によるディープトレンチ２０では、Ｎ＋型埋め込み層１２よりも下部のＮ型拡散層２５の形成が抑制されているので、空乏層の伸びが抑えられる。その結果、比較例３に比較して容量が低下し、高周波特性の改善が可能となるという効果を有する。
【００７０】
なお、上述した説明では、Ｐ型の半導体基板にＮ＋型埋め込み層１２を有する場合を例に挙げて説明したが、逆にＮ型の半導体基板にＰ型の埋め込み層を有するものに、上述した実施の形態を適用してもよい。また、半導体基板としては、シリコン基板１１に限られず、他のガリウムヒ素などの半導体基板を用いることができる。
【符号の説明】
【００７１】
１０…基板、１１…Ｐ型シリコン基板、１２…Ｎ＋型埋め込み層、１３…Ｎ型半導体層、１４…Ｐ型ウェル、２０…ディープトレンチ、２１…第１のディープトレンチ、２２…第２のディープトレンチ、２３…第１の側壁酸化膜、２４…第２の側壁酸化膜、２５…Ｎ型拡散層、２６…ディープトレンチ膜、３０…シャロートレンチ、３１…シャロートレンチ側壁酸化膜、３２…シャロートレンチ膜、５１，１０２…ベース領域、５２…Ｎ＋型ソース領域、５３…Ｐ＋型ソース領域、５４…Ｐ−型拡散層、５５…Ｎ＋型ドレイン領域、５６…ドリフト領域、６１…ソース電極、６２…ドレイン電極、７１…ゲート絶縁膜、７２…ゲート電極、１０１…コレクタ領域、１０３…エミッタ領域、１１１…コレクタ電極、１１２…ベース電極、１１３…エミッタ電極。
【図１】
2011071304.tif 000003
【図２−１】
2011071304.tif 000004
【図２−２】
2011071304.tif 000005
【図２−３】
2011071304.tif 000006
【図２−４】
2011071304.tif 000007
【図２−５】
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【図２−６】
2011071304.tif 000009
【図２−７】
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【図２−８】
2011071304.tif 000011
【図３】
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【図４】
2011071304.tif 000013
【図５−１】
2011071304.tif 000014
【図５−２】
2011071304.tif 000015
【図５−３】
2011071304.tif 000016
【図５−４】
2011071304.tif 000017
【図５−５】
2011071304.tif 000018
【図５−６】
2011071304.tif 000019
【図５−７】
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【図６】
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