(57)【要約】【課題】チップ容量自体が変化する場合においても、システム全体の電源設計を最適化する。【解決手段】半導体チップ２３にコンデンサ７〜９および選択スイッチ１４〜１６を設け、コアブロック１〜３のうちのいずれかを停止させた場合、そのコアブロック１〜３に対応した選択スイッチ１４〜１６をオンさせることにより、そのコアブロック１〜３に対応したコンデンサ７〜９を電源ライン２４に接続する。【選択図】      図１
2011155144.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに形成され、それ自体で独立して動作することが可能な集積回路からなるコアブロックと、
前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、
前記半導体チップに形成され、前記電源ラインに前記コアブロックと並列に接続されるコンデンサと、
前記半導体チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチとを備えることを特徴とする半導体装置。
【請求項２】
前記コアブロックと前記電源ラインとの接続状態に応じて動作周波数が反共振周波数から外れるように前記コンデンサが前記電源ラインに接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンデンサの容量は前記コアブロックの等価容量と等しく、前記コアブロックが前記電源ラインから切断される場合、前記コンデンサが前記電源ラインに接続されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コアブロックは前記半導体チップに複数形成され、前記コアブロックの容量にそれぞれ対応する複数のコンデンサが設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記コアブロックと前記電源ラインとの接続状態に応じて前記コンデンサと前記電源ラインとの接続状態を制御する制御回路をさらに備えることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
それ自体で独立して動作することが可能な集積回路からなるコアブロックが形成された半導体チップと、
前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、
前記電源ラインに前記コアブロックと並列に接続されるコンデンサが形成された容量チップと、
前記容量チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチと、
前記半導体チップと前記容量チップとを封止する半導体パッケージとを備えることを特徴とする半導体装置。
【請求項７】
それ自体で独立して動作することが可能な集積回路からなるコアブロックが形成された第１の半導体チップと、
前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、
前記電源ラインに前記コアブロックと並列に接続されるコンデンサが形成された容量チップと、
前記容量チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチと、
前記コアブロックと前記電源ラインとの接続状態に応じて前記コンデンサと前記電源ラインとの接続状態を制御する制御回路が形成された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップと前記容量チップとを封止する半導体パッケージとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、チップ容量を考慮した上でシステム全体の電源設計を最適化できるようにする方法に適用して好適なものである。
【背景技術】
【０００２】
チップ部品やパッケージ部品がボード搭載されたシステム全体で安定した動作を実現するために、電源ネットワーク（電源の供給源、電源プレーン、コンデンサ、パッケージを通したチップへの電源供給路など）の最適化が行われる。この際、電源設計の評価や検討を時間軸で行うことは非常に困難なため、電圧供給源の電源とグランドとの間の電源インピーダンスを周波数領域で解析し、電源インピーダンスを許容値以下に抑えることで、時間軸領域での電圧変動の最適化を図ることが一般に行われている。
【０００３】
電源ネットワークの最適化が不十分であると、電源電圧変動が大きくなり、ジッタやノイズが増加する。これらは、信号波形の劣化やリンギングの増大による誤動作を引き起こしたり、他のデバイスへのノイズ伝播の一因となる。
【０００４】
特に、システムのインダクタンス成分とキャパシタンス成分から起きる自己の反共振（インピーダンスが増加する）が発生する周波数が動作周波数と重なると、このような問題が顕在化する。
【０００５】
このため、通常ではシステム設計時に、システム全体での共振解析を実施し、共振の周波数が動作周波数と一致しないように対策がとられている。
このような対策として、システムのインピーダンスの解析により、インピーダンスが目標値以下となるように、通常はバルクコンデンサとデカップリングコンデンサがボード上に複数個搭載される。これらのボード上に搭載されるコンデンサは、ＤＣ領域から数十ＭＨｚの周波数帯域に有効であるため、動作周波数がそれほど速くないシステムにおいては、ボード上にコンデンサを搭載する方法で十分に最適化が可能である。
また、チップの等価容量値は、ＧＨｚ以上の高周波数帯域でインピーダンスに影響が出てくるため、そのような高周波数帯域を考慮しなくても、システム全体としての電源設計の最適化は可能であり、誤動作等の問題が発生することはほとんどなかった。
【０００６】
ただし、システムの動作周波数が数百ＭＨｚからＧＨｚの帯域になると、ボード上にコンデンサを搭載して最適化を図る方法だけでは不十分であり、チップ容量を考慮した上でシステム全体の電源設計の最適化を図る必要がある。
【０００７】
また、例えば、特許文献１には、メモリＬＳＩの動作に応じて、メモリＬＳＩの給電系に接続された容量値可変のデカップリングコンデンサ部品の容量値を動的に制御することにより、少ないチップ部品でメモリＬＳＩの給電系の広帯域低インピーダンス化を実現する方法が開示されている。
【０００８】
しかしながら、チップ容量は設計時に一定値に設定され、チップ自体を再設計しない限り、チップ容量の値を変更することはできない。このため、従来のシステムでは、チップ容量を考慮した上でシステム全体の電源設計を最適化するのが困難だった。
【０００９】
また、最近のチップ設計では、消費電力を低減させるために、チップ内部を複数の機能ブロックに分割した上で、それぞれの電源も分離することにより、そのブロックが動作しない場合に電源を遮断することがある。このような場合には、動作モードによってチップの等価容量値が変化し、それぞれの動作モードでの解析を実行した上で、全てのモードで問題がないように対策を取る必要があることから、これらの対策の実施によるコストの増大を招くという問題があった。
【００１０】
また、特許文献１に開示された方法では、リフレッシュ動作、書き込み動作および読み出し動作などの動作モードに応じてデカップリングコンデンサ部品の容量値が動的に制御されるため、チップ容量自体が変化する場合には、システム全体の電源設計を最適化することができないという問題があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１７６９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、チップ容量自体が変化する場合においても、システム全体の電源設計を最適化することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、半導体チップに形成され、それ自体で独立して動作することが可能な集積回路からなるコアブロックと、前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、前記半導体チップに形成され、前記電源ラインに前記コアブロックと並列に接続されるコンデンサと、前記半導体チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチとを備えることを特徴とする半導体装置を提供する。
【００１４】
本発明の一態様によれば、それ自体で独立して動作することが可能な集積回路からなるコアブロックが形成された半導体チップと、前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、前記電源ラインに前記コアブロックと並列に接続されるコンデンサが形成された容量チップと、前記容量チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチと、前記半導体チップと前記容量チップとを封止する半導体パッケージとを備えることを特徴とする半導体装置を提供する。
【００１５】
本発明の一態様によれば、それ自体で独立して動作することが可能な集積回路からなるコアブロックが形成された第１の半導体チップと、前記半導体チップに形成され、前記コアブロックを前記電源ラインへの接続又は切断を行う電源スイッチと、前記電源ラインに前記コアブロックと並列に接続されるコンデンサが形成された容量チップと、前記容量チップに形成され、前記コンデンサを前記電源ラインへの接続又は切断を行う選択スイッチと、前記コアブロックと前記電源ラインとの接続状態に応じて前記コンデンサと前記電源ラインとの接続状態を制御する制御回路が形成された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップと前記容量チップとを封止する半導体パッケージとを備えることを特徴とする半導体装置を提供する。
【発明の効果】
【００１６】
本発明によれば、チップ容量自体が変化した場合においても、システム全体の電源設計を最適化することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の第１実施形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体装置のインピーダンスの周波数特性を示す図である。
【図３】図３は、本発明の第２実施形態に係る半導体装置の概略構成を示すブロック図である。
【図４】図４は、本発明の第３実施形態に係る半導体装置の概略構成を示すブロック図である。
【図５】図５は、本発明の第４実施形態に係る半導体装置の概略構成を示すブロック図である。
【図６】図６は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
【図７】図７は、本発明の第６実施形態に係る半導体装置の概略構成を示す断面図である。
【図８】図８は、本発明の第７実施形態に係る半導体装置の概略構成を示す断面図である。
【図９】図９は、本発明の第８実施形態に係る半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示すブロック図である。
図１において、半導体チップ２３にはコアブロック１〜３が形成されている。なお、各コアブロック１〜３は、それ自体で独立して動作することが可能な集積回路から構成されている。このコアブロック１〜３は、例えば、コアプロセッサであってもよいし、メモリブロックであってもよい。
【００２０】
また、半導体チップ２３には、半導体チップ２３の外周に沿うようにして電源ライン２４が形成されている。そして、各コアブロック１〜３は、電源スイッチ１１〜１３をそれぞれ介して電源ライン２４と接続されている。なお、電源スイッチ１１〜１３としては、例えば、電界効果トランジスタを用いることができる。そして、電源スイッチ１１〜１３には、電源スイッチ１１〜１３をそれぞれオン／オフさせるイネーブル端子１７〜１９がそれぞれ設けられている。ここで、各コアブロック１〜３には、電源ライン２４から見た等価容量４〜６がそれぞれ形成される。
【００２１】
また、半導体チップ２３には、コンデンサ７〜９が形成されている。なお、コンデンサ７〜９の容量は各コアブロック１〜３の等価容量４〜６と等しくすることができる。そして、コンデンサ７〜９の一端は、選択スイッチ１４〜１６をそれぞれ介して電源ライン２４に接続されている。なお、選択スイッチ１４〜１６としては、例えば、電界効果トランジスタを用いることができる。そして、選択スイッチ１４〜１６には、選択スイッチ１４〜１６をそれぞれオン／オフさせるイネーブル端子２０〜２２がそれぞれ設けられている。
【００２２】
そして、コアブロック１〜３を動作させる場合、イネーブル端子１７〜１９を介して電源スイッチ１１〜１３をオンすることにより、電源ライン２４からコアブロック１〜３に電源を供給する。また、イネーブル端子２０〜２２を介して選択スイッチ１４〜１６をオフすることにより、電源ライン２４とコンデンサ７〜９とを切断する。この時、電源ライン２４から見た半導体チップ２３の等価容量は、各コアブロック１〜３の等価容量４〜６の合計に等しくなる。この時の半導体チップ２３の等価容量に基づいて電源ネットワークの最適化を行い、電源インピーダンスを許容値以下に抑えることで、時間軸領域での電圧変動の最適化を図ることができる。
【００２３】
一方、消費電力を削減するために、コアブロック１〜３のうちのいずれかを動作させながらその他のコアブロックを停止させた場合、電源ライン２４から見た半導体チップ２３の等価容量が減少する。このため、各コアブロックの等価容量４〜６の合計に基づいて最適化された電源インピーダンスが許容値を越えることがある。
【００２４】
ここで、コアブロック１〜３のうちのいずれかを停止させた場合、そのコアブロック１〜３に対応した選択スイッチ１４〜１６をオンさせることにより、そのコアブロック１〜３に対応したコンデンサ７〜９を電源ライン２４に接続することができる。これにより、コアブロック１〜３のうちのいずれかを停止させた場合においても、電源ライン２４から見た半導体チップ２３の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができる。このため、半導体チップ２３が搭載されたボード上での対策を施すことなく、電源インピーダンスを許容値以下に抑えることができ、時間軸領域での電圧変動の最適化を図ることができる。
【００２５】
図２は、図１の半導体装置のインピーダンスの周波数特性を示す図である。
図２において、コアブロック１〜３を動作させた場合の電源インピーダンスの周波数特性がＬ１、コアブロック１、２を動作させた場合の電源インピーダンスの周波数特性がＬ２、コアブロック１、３またはコアブロック２、３を動作させた場合の電源インピーダンスの周波数特性がＬ３で表されるものとする。
【００２６】
コアブロック１〜３を動作させた場合、コアブロック１、３またはコアブロック２、３を動作させた場合、電源インピーダンスがターゲットインピーダンスＩＰ以下に抑えられるとともに、動作周波数ｆ１が反共振周波数から外れている。このため、電源ネットワークの最適化が十分に行われ、電源電圧変動が小さくなり、ジッタやノイズが抑制される。
【００２７】
これに対して、コアブロック１、２を動作させた場合、電源インピーダンスがターゲットインピーダンスＩＰを越えるとともに、動作周波数ｆ１が反共振周波数と等しくなる。このため、電源ネットワークの最適化が不十分となり、電源電圧変動が大きくなり、ジッタやノイズが増加する。
【００２８】
ここで、コアブロック１、２を動作させた場合には、図１の選択スイッチ１６をオンし、コンデンサ８を電源ライン２４に接続する。これにより、電源ライン２４から見た半導体チップ２３の等価容量をコアブロック１〜３を動作させた場合と等しくすることができ、半導体チップ２３が搭載されたボード上での対策を施すことなく、電源インピーダンスをターゲットインピーダンスＩＰ以下に抑えることが可能となるとともに、動作周波数ｆ１を反共振周波数から外すことができる。
【００２９】
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示すブロック図である。
図３において、この半導体チップ２３´には、図１の半導体チップ２３の構成に加え、制御回路２５が設けられている。ここで、制御回路２５は、コアブロック１〜３と電源ライン２４との接続状態に応じてコンデンサ７〜９と電源ライン２４との接続状態を制御することができる。具体的には、電源スイッチ１１〜１３がオフの場合、選択スイッチ１４〜１６をオンし、電源スイッチ１１、１２がオフの場合、選択スイッチ１４、１５をオンし、電源スイッチ１１、１３がオフの場合、選択スイッチ１４、１６をオンし、電源スイッチ１２、１３がオフの場合、選択スイッチ１５、１６をオンし、電源スイッチ１１がオフの場合、選択スイッチ１４をオンし、電源スイッチ１２がオフの場合、選択スイッチ１５をオンし、電源スイッチ１３がオフの場合、選択スイッチ１６をオンすることができる。
【００３０】
これにより、コアブロック１〜３のうちのいずれかが停止された場合においても、図１のイネーブル端子１７〜２２を介して外部からイネーブル信号を入力することなく、電源ライン２４から見た半導体チップ２３の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができる。
【００３１】
（第３実施形態）
図４は、本発明の第３実施形態に係る半導体装置の概略構成を示すブロック図である。
図４において、半導体チップ５３にはコアブロック３１〜３３が形成されている。なお、各コアブロック３１〜３３は、それ自体で独立して動作することが可能な集積回路から構成されている。ここで、コアブロック３１〜３３は、所定のビット幅で動作することができ、特に、コアブロック３２は上位ビットに対する処理を受け持ち、コアブロック３３は下位ビットに対する処理を受け持つことができる。そして、上位ビットのやり取りを行う入出力回路３９がコアブロック３２に隣接して配置され、下位ビットのやり取りを行う入出力回路４０がコアブロック３３に隣接して配置されている。
【００３２】
また、半導体チップ５３には、半導体チップ５３の外周に沿うようにして電源ライン５４ａ〜５４ｃが形成され、カットセル５５にて分離されている。そして、コアブロック３１は電源ライン５４ａに接続され、コアブロック３２、３３は、電源スイッチ４２、４３をそれぞれ介して電源ライン５４ｂ、５４ｃとそれぞれ接続されている。そして、電源スイッチ４２、４３には、電源スイッチ４２、４３をそれぞれオン／オフさせるイネーブル端子４４、４５がそれぞれ設けられている。ここで、各コアブロック３１〜３３には、電源ライン５４ａ〜５４ｃからそれぞれ見た等価容量３４〜３６がそれぞれ形成される。
【００３３】
また、半導体チップ５３には、コンデンサ３７が形成されている。なお、コンデンサ３７の容量はコアブロック３２の等価容量３５と等しくすることができる。そして、コンデンサ３７の一端は、選択スイッチ３８を介して電源ライン５４ｂに接続されている。そして、選択スイッチ３８には、選択スイッチ３８をオン／オフさせるイネーブル端子４６が設けられている。
【００３４】
そして、コアブロック３１〜３３を動作させる場合、イネーブル端子４４、４５を介して電源スイッチ４２、４３をオンすることにより、電源ライン５４ｂ、５４ｃからコアブロック３２、３３に電源をそれぞれ供給する。また、イネーブル端子４６を介して選択スイッチ３８をオフすることにより、電源ライン５４ｂとコンデンサ３７とを切断する。この時、電源ライン５４ａ〜５４ｃ全体から見た半導体チップ５３の等価容量は、各コアブロック３１〜３３の等価容量３４〜３６の合計に等しくなる。この時の半導体チップ５３の等価容量に基づいて電源ネットワークの最適化を行い、電源インピーダンスを許容値以下に抑えることで、時間軸領域での電圧変動の最適化を図ることができる。
【００３５】
一方、アプリケーションにより上位ビットが使われない場合、イネーブル端子４４を介して電源スイッチ４２をオフすることにより、コアブロック３２の電源が遮断される。また、イネーブル端子４６を介して選択スイッチ３８をオンすることにより、コンデンサ３７が電源ライン５４ｂに接続される。
【００３６】
これにより、コアブロック３２を停止させた場合においても、半導体チップ５３の等価容量を各コアブロック３１〜３３の等価容量３４〜３６の合計に等しくすることができる。このため、半導体チップ５３が搭載されたボード上での対策を施すことなく、電源インピーダンスを許容値以下に抑えることができ、時間軸領域での電圧変動の最適化を図ることができる。
【００３７】
なお、図３の半導体チップ２３´と同様に、コアブロック３１〜３３と電源ライン５４ａ〜５４ｃとの接続状態に応じてコンデンサ３７と電源ライン５４ｂとの接続状態を制御する制御回路を半導体チップ５３に搭載するようにしてもよい。
【００３８】
（第４実施形態）
図５は、本発明の第４実施形態に係る半導体装置の概略構成を示すブロック図である。
図５において、半導体チップ８３にはコアブロック６１〜６３が形成されている。なお、各コアブロック６１〜６３は、それ自体で独立して動作することが可能な集積回路から構成されている。
【００３９】
また、半導体チップ８３には、半導体チップ８３の外周に沿うようにして電源ライン８４が形成されている。そして、各コアブロック６１〜６３は、電源スイッチ７１〜７３をそれぞれ介して電源ライン８４と接続されている。そして、電源スイッチ７１〜７３には、電源スイッチ７１〜７３をそれぞれオン／オフさせるイネーブル端子９１〜９３がそれぞれ設けられている。ここで、各コアブロック６１〜６３には、電源ライン８４から見た等価容量６４〜６６がそれぞれ形成される。
【００４０】
また、半導体チップ８３には、コンデンサ６７〜６９が形成されている。なお、コンデンサ６７〜６９の容量は任意の値に設定することができる。そして、コンデンサ６７〜６９の一端は、選択スイッチ７４〜７６をそれぞれ介して電源ライン８４に接続されている。そして、選択スイッチ７４〜７６には、選択スイッチ７４〜７６をそれぞれオン／オフさせるイネーブル端子９４〜９６がそれぞれ設けられている。
【００４１】
そして、イネーブル端子９１〜９３を介して電源スイッチ７１〜７３をオンまたはオフすることにより、コアブロック６１〜６３のうちのいずれかを動作させることができる。また、イネーブル端子９４〜９６を介して選択スイッチ７４〜７６をオンまたはオフすることにより、半導体チップ８３の等価容量を調整することができ、半導体チップ８３が搭載されたボード上での対策を施すことなく、電源インピーダンスを許容値以下に抑えることが可能となるとともに、動作周波数を反共振周波数から外すことができる。
【００４２】
なお、図３の半導体チップ２３´と同様に、コアブロック６１〜６３と電源ライン８４との接続状態に応じてコンデンサ６７〜６９と電源ライン８４との接続状態を制御する制御回路を半導体チップ８３に搭載するようにしてもよい。
【００４３】
（第５実施形態）
図６は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図６において、キャリア基板１０１上には、半導体チップ１０２がフェースアップ実装されている。そして、半導体チップ１０２上には、スペーサ層１０３を介して等価容量チップ１０４がフェースアップ実装されている。
【００４４】
なお、キャリア基板１０１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１０１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。
【００４５】
また、半導体チップ１０２には、コアブロック１〜３、電源スイッチ１１〜１３および電源ライン２４ａが形成されている。そして、コアブロック１〜３は、電源スイッチ１１〜１３をそれぞれ介して電源ライン２４ａに接続されている。ここで、各コアブロック１〜３には、電源ライン２４ａから見た等価容量４〜６がそれぞれ形成される。
【００４６】
また、スペーサ層１０３としては、エポキシ樹脂などの樹脂層であってもよいし、絶縁性の粘着シートまたは接着シートであってもよい。
【００４７】
また、等価容量チップ１０４には、コンデンサ７〜９、選択スイッチ１４〜１６および電源ライン２４ｂが形成されている。そして、コンデンサ７〜９の一端は、選択スイッチ１４〜１６をそれぞれ介して電源ライン２４ｂに接続されている。
【００４８】
そして、半導体チップ１０２は、ボンディングワイヤ１０５を介してキャリア基板１０１に接続され、等価容量チップ１０４は、ボンディングワイヤ１０６を介してキャリア基板１０１に接続されている。また、半導体チップ１０２の電源ライン２４ａと等価容量チップ１０４の電源ライン２４ｂとは、ボンディングワイヤ１０７を介して互いに接続されている。
【００４９】
そして、半導体チップ１０２、等価容量チップ１０４およびボンディングワイヤ１０５〜１０７は封止材１０８にて封止され、半導体パッケージが構成されている。また、キャリア基板１０１の裏面には、この半導体パッケージをボード上に実装するための突出電極１０９が形成されている。なお、封止材１０８としては、エポキシ樹脂などのモールド樹脂やポッティング樹脂を用いることができる。また、突出電極１０９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいはハンダボールなどを用いることができる。
【００５０】
ここで、半導体チップ１０２および等価容量チップ１０４を同一半導体パッケージに実装することにより、コアブロック１〜３のうちのいずれかが停止された場合においても、この半導体パッケージが搭載されたボード上での対策を施すことなく、半導体チップ１０２の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができ、電源インピーダンスを規定値以下に抑えることが可能となるとともに、動作周波数を反共振周波数から外すことができる。
【００５１】
なお、図６の実施形態では、半導体チップ１０２および等価容量チップ１０４にて図１の半導体チップ２３と同様の機能を実現する方法にて説明したが、図４の半導体チップ５３と同様の機能を実現するようにしてもよいし、図５の半導体チップ８３と同様の機能を実現するようにしてもよい。
【００５２】
（第６実施形態）
図７は、本発明の第６実施形態に係る半導体装置の概略構成を示す断面図である。
図７において、キャリア基板１１１上には、半導体チップ１１２がフェースアップ実装されている。ここで、半導体チップ１１２はチップサイズパッケージ化され、半導体チップ１１２上には配線層１１３が形成されている。そして、半導体チップ１１２上の配線層１１３上には、突出電極１１７を介して等価容量チップ１１４がフェースダウン実装されている。なお、突出電極１１７としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいはハンダボールなどを用いることができる。ここで、半導体チップ１１２には、半導体チップ１１２を貫通する貫通電極が形成され、半導体チップ１１２の表面と裏面とが電気的に接続されている。
【００５３】
なお、半導体チップ１１２には、例えば、図６の半導体チップ１０２と同様に、コアブロック１〜３、電源スイッチ１１〜１３および電源ライン２４ａを形成することができる。また、等価容量チップ１１４には、例えば、図６の等価容量チップ１０４と同様に、コンデンサ７〜９、選択スイッチ１４〜１６および電源ライン２４ｂを形成することができる。
【００５４】
そして、半導体チップ１１２は、ボンディングワイヤ１１５を介してキャリア基板１１１に接続され、等価容量チップ１１４は、ボンディングワイヤ１１６を介してキャリア基板１１１に接続されている。
【００５５】
そして、半導体チップ１１２、等価容量チップ１１４およびボンディングワイヤ１１５、１１６は封止材１１８にて封止され、半導体パッケージが構成されている。また、キャリア基板１１１の裏面には、この半導体パッケージをボード上に実装するための突出電極１１９が形成されている。
【００５６】
ここで、半導体チップ１１２および等価容量チップ１１４を同一半導体パッケージに実装することにより、コアブロック１〜３のうちのいずれかが停止された場合においても、この半導体パッケージが搭載されたボード上での対策を施すことなく、半導体チップ１１２の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができ、電源インピーダンスを規定値以下に抑えることが可能となるとともに、動作周波数を反共振周波数から外すことができる。
【００５７】
（第７実施形態）
図８は、本発明の第７実施形態に係る半導体装置の概略構成を示す断面図である。
図８において、キャリア基板１２１上には、半導体チップ１２２がフェースアップ実装されている。そして、半導体チップ１２２上には、スペーサ層１２３ａ、１２３ｂをそれぞれ介して等価容量チップ１２４ａおよび半導体チップ１２４ｂがフェースアップ実装されている。
【００５８】
なお、半導体チップ１２２には、例えば、図６の半導体チップ１０２と同様に、コアブロック１〜３、電源スイッチ１１〜１３および電源ライン２４ａを形成することができる。また、等価容量チップ１２４ａには、例えば、図６の等価容量チップ１０４と同様に、コンデンサ７〜９、選択スイッチ１４〜１６および電源ライン２４ｂを形成することができる。また、半導体チップ１２４ｂには、コアブロック１〜３と電源ライン２４ａとの接続状態に応じてコンデンサ７〜９と電源ライン２４ｂとの接続状態を制御する制御回路を形成することができる。
【００５９】
そして、半導体チップ１２２は、ボンディングワイヤ１２５ａ、１２５ｂを介してキャリア基板１２１に接続され、等価容量チップ１２４ａは、ボンディングワイヤ１２６ａを介してキャリア基板１２１に接続され、半導体チップ１２４ｂは、ボンディングワイヤ１２６ｂを介してキャリア基板１２１に接続されている。また、等価容量チップ１２４ａは、ボンディングワイヤ１２７ａを介して半導体チップ１２２に接続され、半導体チップ１２４ｂは、ボンディングワイヤ１２７ｂを介して半導体チップ１２２に接続されている。
【００６０】
そして、半導体チップ１２２、１２４ｂ、等価容量チップ１２４ａおよびボンディングワイヤ１２５ａ、１２５ｂ、１２６ａ、１２６ｂ、１２７ａ、１２７ｂは封止材１２８にて封止され、半導体パッケージが構成されている。また、キャリア基板１２１の裏面には、この半導体パッケージをボード上に実装するための突出電極１２９が形成されている。
【００６１】
ここで、半導体チップ１２２、１２４ｂおよび等価容量チップ１２４ａを同一半導体パッケージに実装することにより、コアブロック１〜３のうちのいずれかが停止された場合においても、外部からイネーブル信号を入力することなく、半導体チップ１２２の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができ、電源インピーダンスを規定値以下に抑えることが可能となるとともに、動作周波数を反共振周波数から外すことができる。
【００６２】
（第８実施形態）
図９は、本発明の第８実施形態に係る半導体装置の概略構成を示す断面図である。
図９において、キャリア基板１３１上には、半導体チップ１３２がフェースアップ実装されている。ここで、半導体チップ１３２はチップサイズパッケージ化され、半導体チップ１３２上には配線層１３３が形成されている。そして、半導体チップ１３２上の配線層１３３上には、突出電極１３７ａ、１３７ｂをそれぞれ介して等価容量チップ１３４ａおよび半導体チップ１３４ｂがフェースダウン実装されている。ここで、等価容量チップ１３４ａおよび半導体チップ１３４ｂには、等価容量チップ１３４ａおよび半導体チップ１３４ｂをそれぞれ貫通する貫通電極が形成され、等価容量チップ１３４ａおよび半導体チップ１３４ｂの表面と裏面とがそれぞれ電気的に接続されている。
【００６３】
なお、半導体チップ１３２には、例えば、図６の半導体チップ１０２と同様に、コアブロック１〜３、電源スイッチ１１〜１３および電源ライン２４ａを形成することができる。また、等価容量チップ１３４ａには、例えば、図６の等価容量チップ１０４と同様に、コンデンサ７〜９、選択スイッチ１４〜１６および電源ライン２４ｂを形成することができる。また、半導体チップ１３４ｂには、コアブロック１〜３と電源ライン２４ａとの接続状態に応じてコンデンサ７〜９と電源ライン２４ｂとの接続状態を制御する制御回路を形成することができる。
【００６４】
そして、半導体チップ１３２は、ボンディングワイヤ１３５ａ、１３５ｂを介してキャリア基板１３１に接続され、等価容量チップ１３４ａは、ボンディングワイヤ１３６ａを介してキャリア基板１３１に接続され、半導体チップ１３４ｂは、ボンディングワイヤ１３６ｂを介してキャリア基板１３１に接続されている。
【００６５】
そして、半導体チップ１３２、１３４ｂ、等価容量チップ１３４ａおよびボンディングワイヤ１３５ａ、１３５ｂ、１３６ａ、１３６ｂは封止材１３８にて封止され、半導体パッケージが構成されている。また、キャリア基板１３１の裏面には、この半導体パッケージをボード上に実装するための突出電極１３９が形成されている。
【００６６】
ここで、半導体チップ１３２、１３４ｂおよび等価容量チップ１３４ａを同一半導体パッケージに実装することにより、コアブロック１〜３のうちのいずれかが停止された場合においても、外部からイネーブル信号を入力することなく、半導体チップ１３２の等価容量を各コアブロック１〜３の等価容量４〜６の合計に等しくすることができ、電源インピーダンスを規定値以下に抑えることが可能となるとともに、動作周波数を反共振周波数から外すことができる。
【符号の説明】
【００６７】
１〜３、３１〜３３、６１〜６３  コアブロック、４〜６、３４〜３６、６４〜６６  等価容量、７〜９、３７、６７〜６９  コンデンサ、１１〜１３、４２、４３、７１〜７３  電源スイッチ、１４〜１６、３８、７４〜７６  選択スイッチ、１７〜２２、４４〜４６、９１〜９６  イネーブル端子、２３、２３´、５３、８３、１０２、１１２、１２２、１２４ｂ、１３２、１３４ｂ  半導体チップ、２４、２４ａ、２４ｂ、５４ａ〜５４ｃ、８４  電源ライン、３９、４０  入出力回路、５５  カットセル、１０１、１１１、１２１、１３１  キャリア基板、１０３、１２３ａ、１２３ｂ  スペーサ層、１０４、１１４、１２４ａ、１３４ａ  等価容量チップ、１０５〜１０７、１１５、１１６、１２５ａ〜１２７ａ、１２５ｂ〜１２７ｂ、１３５ａ、１３６ａ、１３５ｂ、１３６ｂ  ボンディングワイヤ、１０８、１１８、１２８、１３８  封止材、１０９、１１７、１１９、１２９、１３７ａ、１３７ｂ、１３９  突出電極、１１３、１３３  配線層、２５  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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