(57)【要約】【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。【選択図】図７
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを含み、
前記ＭＩＳＦＥＴは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記半導体基板内に形成されたソース領域と、
（ｅ）前記半導体基板内に形成されたドレイン領域とを備え、
前記ゲート電極は、
（ｃ１）前記ゲート絶縁膜上に形成されたポリシリコン膜と、
（ｃ２）前記ポリシリコン膜上に形成されたプラチナ含有ニッケルシリサイド膜とを有する半導体装置であって、
前記プラチナ含有ニッケルシリサイド膜は、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
ＭＩＳＦＥＴを含み、
前記ＭＩＳＦＥＴは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記半導体基板内に形成されたソース領域と、
（ｅ）前記半導体基板内に形成されたドレイン領域とを備え、
前記ゲート電極は、前記ゲート絶縁膜上に形成されたプラチナ含有ニッケルシリサイド膜から形成されている半導体装置であって、
前記プラチナ含有ニッケルシリサイド膜は、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を加工することによりゲート電極を形成する工程と、
（ｄ）前記半導体基板内にソース領域およびドレイン領域を形成する工程と、
（ｅ）前記（ａ）工程〜前記（ｄ）工程を経た後、前記ゲート電極を覆う前記半導体基板上にニッケルプラチナ合金膜を形成する工程と、
（ｆ）前記（ｅ）工程後、加熱温度が２５０℃以上２７０℃以下で、かつ、加熱時間が３０秒未満である第１加熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、第２加熱処理を実施する工程とを備える半導体装置の製造方法であって、
前記（ｆ）工程と前記（ｇ）工程を実施することにより、前記ゲート電極の表面、前記ソース領域の表面、および、前記ドレイン領域の表面にプラチナ含有ニッケルシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記プラチナ含有ニッケルシリサイド膜は、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法であって、
前記（ｅ）工程は、ニッケル原子とプラチナ原子を含むスパッタターゲットを使用したスパッタリング法により、前記ゲート電極を覆う前記半導体基板上に前記ニッケルプラチナ合金膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法であって、
（ｈ）前記（ｆ）工程後、前記（ｇ）工程前に、未反応の前記ニッケルプラチナ合金膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記（ｈ）工程は、硫酸と過酸化水素水を使用することを特徴とする半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法であって、
前記（ｇ）工程で実施される前記第２加熱処理は、加熱温度が４５０℃以上６００℃以下で行なわれることを特徴とする半導体装置の製造方法。
【請求項９】
請求項３記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記（ｇ）工程前の段階で、前記ゲート電極を覆う前記半導体基板上には、アモルファス状態のプラチナ含有ニッケルシリサイドと、組成がＮｉ２ＰｔＸＳｉからなり、かつ、粒径が１０ｎｍ以下の微結晶とが混在する膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を加工することによりゲート電極を形成する工程と、
（ｄ）前記半導体基板内にソース領域およびドレイン領域を形成する工程と、
（ｅ）前記（ａ）工程〜前記（ｄ）工程を経た後、前記ゲート電極を覆う前記半導体基板上にニッケルプラチナ合金膜を形成する工程と、
（ｆ）前記（ｅ）工程後、加熱温度が２５０℃以上２７０℃以下で、かつ、加熱時間が３０秒未満である第１加熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、第２加熱処理を実施する工程とを備える半導体装置の製造方法であって、
前記（ｆ）工程と前記（ｇ）工程を実施することにより、前記ゲート電極の全部、前記ソース領域の表面、および、前記ドレイン領域の表面にプラチナ含有ニッケルシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記プラチナ含有ニッケルシリサイド膜は、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記（ｇ）工程前の段階で、前記ゲート電極を覆う前記半導体基板上には、アモルファス状態のプラチナ含有ニッケルシリサイドと、組成がＮｉ２ＰｔＸＳｉからなり、かつ、粒径が１０ｎｍ以下の微結晶とが混在する膜が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、少なくとも、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の表面にプラチナ含有ニッケルシリサイド膜を形成する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００５−１９７０５号公報（特許文献１）には、２段階の熱処理によってニッケルシリサイド膜を形成する技術が記載されている。具体的には、半導体基板上にニッケル膜を形成した後、加熱温度が２５０℃〜４００℃で、かつ、加熱時間が５分以内の第１熱処理を施す。そして、未反応のニッケル膜を除去した後、加熱温度が４５０℃〜５５０℃で、かつ、加熱時間が５分以内の第２熱処理を実施することにより、ニッケルシリサイド（ＮｉＳｉ）膜を形成するとしている。
【０００３】
特開２００９−１６５００号公報（特許文献２）には、２段階の熱処理によって金属シリサイド膜を形成する技術が記載されている。具体的には、半導体基板上に、例えば、ニッケル膜を形成する場合、第１の熱処理は、加熱温度が４００℃〜５００℃で、かつ、加熱時間が１０秒以上１分以下で行う。そして、未反応のニッケル膜を除去した後、第２の熱処理を施す。この第２の熱処理の温度は、第１の熱処理の温度よりも高い温度で行われ、加熱時間は、１０秒以上１分以下としている。この特許文献２では、金属シリサイド膜として、プラチナ含有ニッケルシリサイド膜にも適用できるとしている。
【０００４】
特開２００９−１１１２１４号公報（特許文献３）には、２段階の熱処理によってプラチナ含有ニッケルシリサイド膜を形成する技術が記載されている。具体的には、半導体基板上に、ＮｉＰｔＸ膜を形成した後、加熱温度が２００℃〜３５０℃で、かつ、加熱時間が３０秒〜１２０秒である第１アニール工程を実施する。そして、未反応膜を除去した後、加熱温度が３５０℃より高い温度から６００℃までの温度で、かつ、加熱時間が３０秒〜１２０秒の第２アニール工程を実施するとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９７０５号公報
【特許文献２】特開２００９−１６５００号公報
【特許文献３】特開２００９−１１１２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＩＳＦＥＴの製造プロセスにおいては、例えば、ゲート電極の形成方法が歩留まりを大きく左右する。これは、形成方法によって、ゲート電極の結晶粒径が大きく変化するためである。例えば、結晶粒径が大きくなると、結晶粒径がゲート電極の加工寸法を超えてしまい、設計どおりの加工ができなくなる。また、結晶粒径が大きくなると、ゲート電極の表面におけるラフネスが飛躍的に大きくなるため、ゲート電極と配線との間で安定したコンタクト（電気的接触）を確保することが困難となる。
【０００７】
一般的に、ＭＩＳＦＥＴのゲート電極は、加工することが容易なポリシリコン膜が使用されているが、ポリシリコン膜は高抵抗であるため、さらなるゲート電極の低抵抗化を図るため、ゲート電極を構成するポリシリコン膜の表面に低抵抗なシリサイド膜を形成することが行われている。つまり、現在では、ポリシリコン膜とこのポリシリコン膜の表面に形成された金属シリサイド膜からゲート電極を構成することが主流となっている。したがって、微細化されるゲート電極の加工精度を確保するためには、金属シリサイド膜の形成方法がキーポイントとなる。
【０００８】
一般に、金属シリサイド膜は、金属膜をシリコン上に形成した後、加熱処理を施して、金属膜とシリコンとを反応させることにより形成される。この金属シリサイド膜を構成する金属としては、様々な元素が検討されている。例えば、金属シリサイド膜としてコバルトシリサイド膜が使用されている。ところが、コバルトは凝集しやすく熱負荷に比較的弱いという性質を有していることから、現在では、コバルトよりも熱負荷に強いニッケルが多く使用されている。ただし、ニッケルシリサイド膜であっても、６００℃程度の熱負荷で、ニッケルシリサイド膜の組成がＮｉＳｉからＮｉＳｉ２へと相転移し、これに伴って、結晶粒が凝集しラフネスが大きくなってしまうことが知られている。半導体装置の製造プロセスにおいては、６００℃程度の熱負荷は避けられないものであり、このことが原因となってニッケルシリサイド膜の適用限界が決定されてしまっている。
【０００９】
ところが、近年、プラチナを数％含有させたプラチナ含有ニッケルシリサイド膜を使用することで、上述した問題を改善できることが明らかになってきている。つまり、プラチナ含有ニッケルシリサイド膜では、ニッケルシリサイド膜の相転移温度を上昇させることができ、かつ、凝集も抑制できることが発見された。そこで、近年では、プラチナ含有ニッケルシリサイド膜の検討が盛んに進められている。しかし、現在の製造プロセスでは、プラチナ含有ニッケルシリサイド膜の結晶粒径を小さく（例えば、５０ｎｍ以下）制御することが困難となっている。特に、近年では、ＭＩＳＦＥＴの微細化が進んでおり、ＭＩＳＦＥＴのゲート電極の微細化も進んでいる。このため、ゲート電極のシリサイド膜としてプラチナ含有ニッケルシリサイド膜を使用するためには、プラチナ含有ニッケルシリサイド膜の結晶粒径を小さくする必要があり、プラチナ含有ニッケルシリサイド膜の結晶粒径を小さくできる製造プロセスの実現が必要とされている。プラチナ含有ニッケルシリサイド膜の結晶粒径を小さく制御できる製造プロセスが実現可能となれば、微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができるからである。
【００１０】
本発明の目的は、微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、ＭＩＳＦＥＴを含み、前記ＭＩＳＦＥＴは、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）前記半導体基板内に形成されたソース領域と、（ｅ）前記半導体基板内に形成されたドレイン領域とを備える。そして、前記ゲート電極は、（ｃ１）前記ゲート絶縁膜上に形成されたポリシリコン膜と、（ｃ２）前記ポリシリコン膜上に形成されたプラチナ含有ニッケルシリサイド膜とを有する。ここで、前記プラチナ含有ニッケルシリサイド膜は、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴とするものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、（ｃ）前記ポリシリコン膜を加工することによりゲート電極を形成する工程とを備える。そして、（ｄ）前記半導体基板内にソース領域およびドレイン領域を形成する工程と、（ｅ）前記（ａ）工程〜前記（ｄ）工程を経た後、前記ゲート電極を覆う前記半導体基板上にニッケルプラチナ合金膜を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、加熱温度が２５０℃以上２７０℃以下で、かつ、加熱時間が３０秒未満である第１加熱処理を実施する工程と、（ｇ）前記（ｆ）工程後、第２加熱処理を実施する工程とを備える。このとき、前記（ｆ）工程と前記（ｇ）工程を実施することにより、前記ゲート電極の表面、前記ソース領域の表面、および、前記ドレイン領域の表面にプラチナ含有ニッケルシリサイド膜を形成することを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続くシリサイド工程の流れを示すフローチャートである。
【図８】実施の形態１におけるシリサイド工程を実施した後の断面図である。
【図９】プラチナ含有ニッケルシリサイドの相転移を示す図である。
【図１０】（ａ）〜（ｃ）は、比較例において、プラチナ含有ニッケルシリサイド膜を形成する工程を説明するための模式図である。
【図１１】（ａ）〜（ｃ）は、実施の形態１において、プラチナ含有ニッケルシリサイド膜を形成する工程を説明するための模式図である。
【図１２】プラチナ含有ニッケルシリサイド膜の結晶構造をＸ線回折法で解析した結果を示す図である。
【図１３】図１２のピークを解析して結晶相と結晶粒径を算出した表である。
【図１４】（ａ）〜（ｄ）は、第１加熱処理の加熱時間を変えたものについてＡＦＭで評価した結果を示す図である。
【図１５】第１加熱処理の加熱時間を変えた場合において、最終的に形成されるプラチナ含有ニッケルシリサイド膜のシート抵抗を示す表である。
【図１６】実施の形態２における半導体装置の構成を示す断面図である。
【図１７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続くシリサイド工程の流れを示すフローチャートである。
【図２３】実施の形態２におけるシリサイド工程を実施した後の断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。本実施の形態１では、半導体装置としてＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を例に挙げて説明する。図１は、本実施の形態１におけるＣＭＩＳＦＥＴの構成を示す断面図である。このＣＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴＱ１とｐチャネル型ＭＩＳＦＥＴＱ２から構成されている。まず、ＣＭＩＳＦＥＴを構成するｎチャネル型ＭＩＳＦＥＴＱ１について説明する。
【００２４】
図１に示すように、半導体基板１Ｓの主面（表面）には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。素子分離領域ＳＴＩで区画された活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ内にｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、ボロン（ホウ素）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００２５】
次に、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、例えば、ポリシリコン膜ＰＦとこのポリシリコン膜ＰＦの表面に形成されたプラチナ含有ニッケルシリサイド膜ＣＳから形成されている。ゲート電極Ｇ１を構成するポリシリコン膜ＰＦには、ゲート電極Ｇ１の空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極Ｇ１の一部を構成するプラチナ含有ニッケルシリサイド膜ＣＳはゲート電極Ｇ１の低抵抗化のために形成されている。
【００２６】
ゲート電極Ｇ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ）内には浅い低濃度不純物拡散領域ＥＸ１が形成されている。この浅い低濃度不純物拡散領域ＥＸ１はｎ型半導体領域であり、ゲート電極Ｇ１に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ１の外側には深い高濃度不純物拡散領域ＮＲが形成されている。この深い高濃度不純物拡散領域ＮＲもｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲの表面には低抵抗化のためのプラチナ含有ニッケルシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲによりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲによりドレイン領域が形成される。このようにして、ｎチャネル型ＭＩＳＦＥＴＱ１が形成されている。
【００２７】
次に、ＣＭＩＳＦＥＴを構成するｐチャネル型ＭＩＳＦＥＴＱ２について説明する。図１に示すように、半導体基板１Ｓの主面（表面）には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された領域が活性領域となっている。素子分離領域ＳＴＩで区画された活性領域のうちｐチャネル型ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ内にｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓに導入したｎ型半導体領域から形成されている。
【００２８】
次に、ｎ型ウェルＮＷＬ（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、例えば、ポリシリコン膜ＰＦとこのポリシリコン膜ＰＦの表面に形成されたプラチナ含有ニッケルシリサイド膜ＣＳから形成されている。ゲート電極Ｇ２を構成するポリシリコン膜ＰＦには、ゲート電極Ｇ２の空乏化を抑えるために、例えば、ボロン（ホウ素）などのｐ型不純物が導入されている。ゲート電極Ｇ２の一部を構成するプラチナ含有ニッケルシリサイド膜ＣＳはゲート電極Ｇ２の低抵抗化のために形成されている。
【００２９】
ゲート電極Ｇ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｎ型ウェルＮＷＬ）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｐ型半導体領域であり、ゲート電極Ｇ２に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＰＲが形成されている。この深い高濃度不純物拡散領域ＰＲもｐ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＰＲの表面には低抵抗化のためのプラチナ含有ニッケルシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＰＲによりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＰＲによりドレイン領域が形成される。このようにして、ｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。
【００３０】
続いて、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴ（両者をまとめてＭＩＳＦＥＴという）と接続する配線構造について説明する。ＭＩＳＦＥＴ上には、ＭＩＳＦＥＴを覆うように窒化シリコン膜ＳＮが形成されており、この窒化シリコン膜ＳＮ上に酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通してＭＩＳＦＥＴのソース領域やドレイン領域を構成するプラチナ含有ニッケルシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜ＣＩＬに形成されたプラグＰＬＧと電気的に接続されるようになっている。以上のようにして、本実施の形態１における半導体装置（ＣＭＩＳＦＥＴ）が構成されている。
【００３１】
ここで、本実施の形態１の特徴は、ゲート電極Ｇ１、Ｇ２や、深い高濃度不純物拡散領域ＮＲ、ＰＲに形成されているプラチナ含有ニッケルシリサイド膜ＣＳの構成にある。具体的に、本実施の形態１におけるプラチナ含有ニッケルシリサイド膜ＣＳは、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴としている。
【００３２】
例えば、シリサイド膜としてコバルトシリサイド膜よりも熱負荷に強いニッケルシリサイド膜が使用されているが、このニッケルシリサイド膜であっても、６００℃程度の熱負荷で、ニッケルシリサイド膜の組成がＮｉＳｉからＮｉＳｉ２へと相転移し、これに伴って、結晶粒が凝集しラフネスが大きくなってしまうことが知られている。ところが、近年、プラチナを数％含有させたプラチナ含有ニッケルシリサイド膜ＣＳを使用することで、ニッケルシリサイド膜の弱点を改善できることが明らかになってきている。つまり、プラチナ含有ニッケルシリサイド膜ＣＳでは、ニッケルシリサイド膜の相転移温度を上昇させることができ、かつ、凝集も抑制することができるのである。そこで、本実施の形態１における半導体装置においても、シリサイド膜としてプラチナ含有ニッケルシリサイド膜ＣＳを使用している。
【００３３】
しかし、現在の製造プロセスでは、プラチナ含有ニッケルシリサイド膜の結晶粒径を小さく（例えば、５０ｎｍ以下）制御することが困難という現状がある。特に、近年では、ＭＩＳＦＥＴの微細化が進んでおり、ＭＩＳＦＥＴのゲート電極の微細化も進んでいる。つまり、ゲート電極の微細化が進んでいるが、ゲート電極の表面に形成されるプラチナ含有ニッケルシリサイド膜ＣＳの粒径を、例えば、５０ｎｍ以下にすることができれば、５０ｎｍの加工精度が要求される微細化されたゲート電極を精度良く加工することができる。言い換えれば、プラチナ含有ニッケルシリサイド膜ＣＳの粒径が大きくなると、ゲート電極を微細加工することが困難になる。したがって、微細化されるゲート電極の加工精度を向上させるには、プラチナ含有ニッケルシリサイド膜ＣＳの粒径を小さく形成することが必要となることがわかる。さらに、プラチナ含有ニッケルシリサイド膜ＣＳの粒径が大きくなると、プラチナ含有ニッケルシリサイド膜ＣＳの表面におけるラフネス（凹凸）が大きくなる。このことは、プラチナ含有ニッケルシリサイド膜ＣＳを形成しているゲート電極、ソース領域（深い高濃度不純物拡散領域）やドレイン領域（深い高濃度不純物拡散領域）とプラグとの接触不良が起こりやすくなることを意味する。以上のことから、微細化された半導体デバイスの加工精度向上、および、半導体デバイス（ＭＩＳＦＥＴ）とプラグとの接続信頼性の向上の観点から、プラチナ含有ニッケルシリサイド膜ＣＳの粒径を小さくすることが望まれていることがわかる。
【００３４】
そこで、本実施の形態１では、プラチナ含有ニッケルシリサイド膜ＣＳの製造方法に工夫を施すことにより、粒径の小さなプラチナ含有ニッケルシリサイド膜ＣＳの製造を実現している。具体的に、本実施の形態１では、粒径が５０ｎｍ以下のプラチナ含有ニッケルシリサイド膜ＣＳを形成することが可能となっている。これにより、例えば、半導体デバイス（ＭＩＳＦＥＴ）の加工寸法が５０ｎｍ程度となる場合であっても、精度良く半導体デバイス（ＭＩＳＦＥＴ）を製造することができる。さらに、プラチナ含有ニッケルシリサイド膜ＣＳの粒径を５０ｎｍ以下に小さくすることにより、プラチナ含有ニッケルシリサイド膜ＣＳのラフネスを小さくすることができ、半導体デバイス（ＭＩＳＦＥＴ）とプラグとの接続信頼性を向上することができる。
【００３５】
次に、本実施の形態１におけるプラチナ含有ニッケルシリサイド膜ＣＳを実現可能な製造工程を含む半導体装置の製造方法について図面を参照しながら説明する。
【００３６】
まず、図２に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１ＳのＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００３７】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板に導入することで形成される。
【００３８】
続いて、ｐ型ウェルＰＷＬの表面領域およびｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００３９】
次に、図３に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００４０】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００４１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００４２】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００４３】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ中にホウ素などのｐ型不純物を導入する。
【００４４】
次に、図４に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。
【００４５】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ１には、ポリシリコン膜ＰＦ中にｎ型不純物が導入されている。このため、ゲート電極Ｇ１の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２には、ポリシリコン膜ＰＦ中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００４６】
続いて、図５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１に整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅い低濃度不純物拡散領域ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合して形成される。この浅い低濃度不純物拡散領域ＥＸ２は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００４７】
次に、図６に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１、Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【００４８】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲを形成する。深い高濃度不純物拡散領域ＮＲは、ｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲと浅い低濃度不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深い高濃度不純物拡散領域ＮＲと浅い低濃度不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００４９】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＰＲを形成する。この深い高濃度不純物拡散領域ＰＲと浅い低濃度不純物拡散領域ＥＸ２によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００５０】
このようにして、深い高濃度不純物拡散領域ＮＲおよび深い高濃度不純物拡散領域ＰＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００５１】
次に、ゲート電極Ｇ１、Ｇ２の表面、および、深い高濃度不純物拡散領域ＮＲ，ＰＲの表面にプラチナ含有ニッケルシリサイド膜を形成する。この工程は、本実施の形態１の特徴であり、以下に、この工程について図７を参照しながら説明する。
【００５２】
図７は、本実施の形態１におけるプラチナ含有ニッケルシリサイド膜を形成する工程の流れを示すフローチャートである。まず、ゲート電極を形成した半導体基板上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。具体的には、プラチナを１０％以下含有するニッケルプラチナ合金ターゲットを使用したスパッタリング法により、ゲート電極を形成した半導体基板上にニッケルプラチナ合金膜を形成する。このとき形成されるニッケルプラチナ合金膜の膜厚は、例えば、２０ｎｍである。
【００５３】
本実施の形態１では、ニッケルプラチナ合金ターゲットを使用する例について説明しているが、別々のニッケルターゲットとプラチナターゲートを使用したスパッタリング法を使用してもよい。本実施の形態１のように、ニッケルプラチナ合金ターゲットを使用する場合は、コスト低減を図ることができる。一方、ニッケルターゲットとプラチナターゲットを使用する場合には、形成するニッケルプラチナ合金膜の組成調整を容易に行うことができる。なお、本実施の形態１では、プラチナを１０％以下含有するニッケルプラチナ合金ターゲットを使用しているが、これに限らず、ニッケルプラチナ合金ターゲット中のプラチナの含有率が１０％でなくてもよい。また、本実施の形態１では、スパッタリング法によってニッケルプラチナ合金膜を形成しているが、これに限らず、他の成膜法を使用してもよい。
【００５４】
続いて、第１加熱処理を半導体基板に施すことにより、ニッケルプラチナ合金膜とシリコン（ゲート電極や深い高濃度不純物拡散領域）を反応させて、プラチナ含有ニッケルシリサイド膜を形成する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。そして、第１加熱処理の雰囲気は、例えば、窒素１００％である。この第１加熱処理によって、シリコンからなるゲート電極および深い高濃度不純物拡散領域の表面に、プラチナ含有ニッケルシリサイド膜が形成される。このような第１加熱処理を実施した後は、プラチナ含有ニッケルシリサイド膜と、シリコンと反応せずに残っている未反応のニッケルプラチナ合金膜が共存する。
【００５５】
このため、第１加熱処理を実施した後、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。具体的に、未反応のニッケルプラチナ合金膜は、硫酸と過酸化水素水を１：１で混合した溶液に１分間浸すことにより除去される。このようにして、未反応のニッケルプラチナ合金膜が除去されて、第１加熱処理で形成されたプラチナ含有ニッケルシリサイド膜が残存する。
【００５６】
次に、第２加熱処理を半導体基板に施すことにより、ＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜を形成する（Ｓ１０４）。ここで形成されるＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜の膜厚は、例えば、１０ｎｍである。このとき、第２加熱処理において、加熱温度は４５０℃〜６００℃である。そして、第２加熱処理の雰囲気は、例えば、窒素１００％である。この第２加熱処理によって、図８に示すように、シリコンからなるゲート電極Ｇ１、Ｇ２および深い高濃度不純物拡散領域ＮＲ、ＰＲの表面に、ＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜が形成される。
【００５７】
以上のシリサイド工程が本実施の形態１の特徴であり、この工程により、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であるプラチナ含有ニッケルシリサイド膜ＣＳを形成することができる。
【００５８】
次に、配線工程について図１を参照しながら説明する。図１に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００５９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。例えば、図１では、ｎチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域、および、ｐチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域に接続するコンタクトホールＣＮＴが図示されている。なお、図１では、図示されていないが、ゲート電極Ｇ１やゲート電極Ｇ２にもコンタクトホールＣＮＴが接続される。
【００６０】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００６１】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【００６２】
次に、図１に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【００６３】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【００６４】
本実施の形態１における半導体装置の製造方法によれば、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であるプラチナ含有ニッケルシリサイド膜ＣＳを形成することができるが、以下に、このメカニズムについて比較例と対比しながら説明する。
【００６５】
まず、プラチナ含有ニッケルシリサイドの一般的な性質について説明する。図９は、プラチナ含有ニッケルシリサイドの相転移を示す図である。図９に示すように、低温領域において、プラチナ含有ニッケルシリサイドの組成は、Ｎｉ２ＰｔｘＳｉである。そして、温度が上昇すると、プラチナ含有ニッケルシリサイドは相転移して、ＮｉＰｔｘＳｉの組成になる。さらに、高温領域になると、プラチナ含有ニッケルシリサイドは相転移して、ＮｉＰｔｘＳｉ２の組成になる。つまり、プラチナ含有ニッケルシリサイドは、低温領域から高温領域になるにつれて２度の相転移を繰り返し、Ｎｉ２ＰｔｘＳｉ→ＮｉＰｔｘＳｉ→ＮｉＰｔｘＳｉ２の組成に変化する。このとき、Ｎｉ２ＰｔｘＳｉとＮｉＰｔｘＳｉ２は、比較的高抵抗となる性質を有するのに対し、ＮｉＰｔｘＳｉは比較的低抵抗となる性質を有している。したがって、ゲート電極、ソース領域およびドレイン領域の低抵抗化を図るために形成されるプラチナ含有ニッケルシリサイド膜は、低抵抗のＮｉＰｔｘＳｉの組成からなることが望ましい。そこで、通常、半導体装置の製造方法におけるシリサイド工程は、低抵抗のＮｉＰｔｘＳｉの組成からなるプラチナ含有ニッケルシリサイドが形成されるように実施される。
【００６６】
上述したことを前提として、比較例におけるシリサイド工程について説明する。図１０は、比較例において、プラチナ含有ニッケルシリサイド膜を形成する工程を説明するための模式図である。まず、図１０（ａ）に示すように、シリコン（Ｓｉ）上にニッケルプラチナ合金膜（ＮｉＰｔＸ）を形成する。このニッケルプラチナ合金膜（ＮｉＰｔＸ）は、アモルファスの状態となっている。この状態で、第１加熱処理を実施する。比較例における第１加熱処理は、例えば、加熱温度が３５０℃で、かつ、加熱時間が１００秒程度で実施される。この比較例における第１加熱処理を実施すると、図１０（ｂ）に示すように、ニッケルプラチナ合金膜（ＮｉＰｔｘ）とシリコン（Ｓｉ）が反応して、プラチナ含有ニッケルシリサイド膜が形成される。具体的に、このとき形成されるプラチナ含有ニッケルシリサイド膜は、Ｎｉ２ＰｔｘＳｉの組成を有している。つまり、図１０（ｂ）に示すように、比較例における第１加熱処理が実施されると、Ｎｉ２ＰｔｘＳｉの組成を有するプラチナ含有ニッケルシリサイド膜が形成される。このプラチナ含有ニッケルシリサイド膜は、結晶粒径が５０ｎｍ〜６０ｎｍの大きさのＮｉ２ＰｔｘＳｉから形成される。すなわち、比較例における第１加熱処理によって形成されるプラチナ含有ニッケルシリサイド膜は、Ｎｉ２ＰｔｘＳｉの組成を有し、かつ、５０ｎｍ〜６０ｎｍという大きな結晶粒径を有している。
【００６７】
その後、第２加熱処理を実施すると、図１０（ｃ）に示すように、ＮｉＰｔｘＳｉの組成を有するプラチナ含有ニッケルシリサイド膜が形成される。具体的に、第２加熱処理は、例えば、加熱温度が５５０℃で、かつ、加熱時間が５０秒程度で実施される。この比較例における第２加熱処理を実施すると、５０ｎｍ〜６０ｎｍ程度の結晶粒径を有するＮｉ２ＰｔｘＳｉが相転移とともに凝集して、結晶粒径が数百ｎｍ〜数μｍ程度であるＮｉＰｔｘＳｉが形成される。このとき、５０ｎｍ〜６０ｎｍ程度の粒径を有するＮｉ２ＰｔｘＳｉが凝集して、数百ｎｍ〜数μｍ程度の結晶粒径を有するＮｉＰｔｘＳｉが形成されるので、この形成過程で、図１０（ｃ）に示すように隣接するＮｉＰｔｘＳｉの間に隙間が生じる。以上のように説明した比較例においては、ＮｉＰｔｘＳｉの組成を有するプラチナ含有ニッケルシリサイド膜が形成されるが、比較例では次に示すような問題点が発生する。
【００６８】
まず、第１に、比較例で最終的に形成されるＮｉＰｔｘＳｉの結晶粒径が数百ｎｍ〜数μｍと大きくなることが挙げられる。このため、例えば、半導体デバイス（ＭＩＳＦＥＴ）が微細化されて、例えば、５０ｎｍ程度の加工精度が要求される場合に、プラチナ含有ニッケルシリサイド膜の結晶粒径が数百ｎｍ〜数μｍとなるため、プラチナ含有ニッケルシリサイド膜の結晶粒径よりも小さな加工精度を確保することが困難となる。
【００６９】
第２に、図１０（ｃ）に示すように、比較例では、大結晶となる複数のＮｉＰｔｘＳｉの間に隙間が生じるため、プラチナ含有ニッケルシリサイド膜の抵抗が増大するとともに、この隙間が大きくなると断線に至るおそれが生じる。
【００７０】
第３に、比較例では、大結晶となる複数のＮｉＰｔｘＳｉの間に隙間が生じるため、プラチナ含有ニッケルシリサイド膜の表面平坦性（ラフネス）が粗くなり、この結果、プラチナ含有ニッケルシリサイド膜とプラグとの接続信頼性が悪化する。以上のように、比較例におけるシリサイド工程では様々な問題点が発生することがわかる。
【００７１】
続いて、本実施の形態１におけるシリサイド工程について説明する。図１１は、本実施の形態１において、プラチナ含有ニッケルシリサイド膜を形成する工程を説明するための模式図である。まず、図１１（ａ）に示すように、シリコン（Ｓｉ）上にニッケルプラチナ合金膜（ＮｉＰｔＸ）を形成する。このニッケルプラチナ合金膜（ＮｉＰｔＸ）は、アモルファスの状態となっている。この状態で、第１加熱処理を実施する。本実施の形態１における第１加熱処理は、例えば、加熱温度が２５０〜２７０℃で、かつ、加熱時間が３０秒未満で実施される。この本実施の形態１における第１加熱処理を実施すると、図１１（ｂ）に示すように、ニッケルプラチナ合金膜（ＮｉＰｔｘ）とシリコン（Ｓｉ）が反応して、プラチナ含有ニッケルシリサイド膜が形成される。具体的に、このとき形成されるプラチナ含有ニッケルシリサイド膜は、アモルファス状態のプラチナ含有ニッケルシリサイド（ＮｉＰｔｘＳｉ（Ａ））と、Ｎｉ２ＰｔｘＳｉの組成を有する微結晶が混在したものとなっている。つまり、図１１（ｂ）に示すように、本実施の形態１における第１加熱処理が実施されると、Ｎｉ２ＰｔｘＳｉの組成を有する微結晶がアモルファス状態のプラチナ含有ニッケルシリサイドの中に点在するようにプラチナ含有ニッケルシリサイド膜が形成される。このＮｉ２ＰｔｘＳｉの組成を有する微結晶は、結晶粒径が１０ｎｍ以下となっている。すなわち、本実施の形態１における第１加熱処理によって形成されるプラチナ含有ニッケルシリサイド膜は、アモルファスとＮｉ２ＰｔｘＳｉの組成を有する微結晶が混在した状態で形成され、かつ、Ｎｉ２ＰｔｘＳｉの組成を有する微結晶の粒径が１０ｎｍ以下で形成される。
【００７２】
その後、本実施の形態１における第２加熱処理を実施すると、図１１（ｃ）に示すように、ＮｉＰｔｘＳｉの組成を有するプラチナ含有ニッケルシリサイド膜が形成される。具体的に、第２加熱処理は、例えば、加熱温度が４５０℃〜６００℃で、かつ、加熱時間が５０秒程度で実施される。この本実施の形態１における第２加熱処理を実施すると、１０ｎｍ以下の結晶粒径を有するＮｉ２ＰｔｘＳｉ（微結晶）が相転移とともに成長して、結晶粒径が５０ｎｍ以下であるＮｉＰｔｘＳｉが形成される。このとき、本実施の形態１では、第２加熱処理を実施する前に多数のＮｉ２ＰｔｘＳｉ（粒径１０ｎｍ以下の微結晶）が形成されており、これらの多数のＮｉ２ＰｔｘＳｉ（粒径１０ｎｍ以下の微結晶）が成長して、隙間なく５０ｎｍ以下であるＮｉＰｔｘＳｉが形成される。
【００７３】
ここで、第２加熱処理の温度を４５０℃〜６００℃としているのは以下に示す理由による。つまり、第２加熱処理の温度が４５０℃よりも低くなると、ＮｉＰｔｘＳｉの組成を有するプラチナ含有ニッケルシリサイド膜が成長しないからである。一方、第２加熱処理の温度を６００℃よりも高くすると、高抵抗なＮｉＰｔｘＳｉ２の組成を有する結晶相へ相転移してしまうからである。
【００７４】
以上のようにして、本実施の形態１においては、最終的に結晶粒径が５０ｎｍ以下のＮｉＰｔｘＳｉから構成されるプラチナ含有ニッケルシリサイド膜が形成されるので、以下に示す利点を有している。
【００７５】
第１の利点は、本実施の形態１で最終的に形成されるＮｉＰｔｘＳｉの結晶粒径を５０ｎｍ以下に小さくすることができることが挙げられる。このため、例えば、半導体デバイス（ＭＩＳＦＥＴ）が微細化されて、例えば、５０ｎｍ程度の加工精度が要求される場合であっても、プラチナ含有ニッケルシリサイド膜の結晶粒径が５０ｎｍ程度となるため、プラチナ含有ニッケルシリサイド膜の結晶粒径と同程度の加工精度を確保することができる。
【００７６】
第２の利点は、図１１（ｃ）に示すように、複数のＮｉＰｔｘＳｉの間に隙間が生じることなく緻密にＮｉＰｔｘＳｉを形成することができる点にある。これより、プラチナ含有ニッケルシリサイド膜の抵抗増加および断線を抑制することができる。
【００７７】
第３の利点は、最終的に形成される複数のＮｉＰｔｘＳｉの間に隙間が生じないため、プラチナ含有ニッケルシリサイド膜のラフネスを小さくすることができる点にある。この結果、プラチナ含有ニッケルシリサイド膜とプラグとの接続信頼性を向上させることができる。以上のように、本実施の形態１におけるシリサイド工程では、比較例には存在しない様々な利点を有していることがわかる。
【００７８】
本実施の形態１の特徴は、第１加熱処理の条件にある。具体的に、本実施の形態１では、第１加熱処理の加熱温度を２５０℃〜２７０℃にし、第１加熱処理の加熱時間を３０秒未満としている。これにより、第１加熱処理を実施した後、アモルファスと結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉを混在させたプラチナ含有ニッケルシリサイド膜を形成することができる。つまり、本実施の形態１の特徴は、第１加熱処理の条件を調整することにより、第１加熱処理を実施した後の段階で、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉ（微結晶）を形成する点にある。これにより、第１加熱処理後に第２加熱処理を実施すると、Ｎｉ２ＰｔｘＳｉが相転移および成長してＮｉＰｔｘＳｉが形成されるが、このとき形成されるＮｉＰｔｘＳｉの結晶粒径を５０ｎｍ以下に小さくすることができるのである。すなわち、本実施の形態１では、第１加熱処理で形成されるＮｉ２ＰｔｘＳｉの結晶粒径を１０ｎｍ以下とすることができるので、第２加熱処理によって結晶が成長しても、その成長したＮｉＰｔｘＳｉの結晶粒径を５０ｎｍ以下にすることができるのである。
【００７９】
これに対し、比較例では、第１加熱処理の加熱温度を３５０℃にし、かつ、加熱時間を１００秒程度にしている。したがって、比較例における第１加熱処理を実施すると、既に、５０ｎｍ〜６０ｎｍ程度の結晶粒径を有するＮｉ２ＰｔｘＳｉが形成されてしまう。そして、第１加熱処理を実施した後、さらに、第２加熱処理を実施すると、５０ｎｍ〜６０ｎｍ程度の粒径を有するＮｉ２ＰｔｘＳｉが凝集して、数百ｎｍ〜数μｍ程度の結晶粒径を有するＮｉＰｔｘＳｉが形成されてしまうのである。
【００８０】
このように本実施の形態１と比較例とを対比すると第１加熱処理の条件が異なることに起因して、第１加熱処理後に形成されるＮｉ２ＰｔｘＳｉの結晶粒径に大きな差が生じていることがわかる。つまり、本実施の形態１における技術的思想は、第１加熱処理後に形成されるＮｉ２ＰｔｘＳｉの結晶粒径を小さくすることができれば、最終的に形成されるＮｉＰｔｘＳｉの結晶粒径を小さくできるのではないかという着想に基づいてなされたものである。そして、この着想を具現化するために、本発明者は、第１加熱処理の加熱温度を２５０℃〜２７０℃とし、かつ、加熱時間を３０秒未満とすることにより、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉ（微結晶）を形成できることを見出したのである。
【００８１】
ここで、加熱温度を２５０℃〜２７０℃としている理由は以下に示すようなものである。すなわち、２５０℃よりも温度が低くなると、ニッケルプラチナ合金とシリコンとの間でシリサイド反応が生じないため、プラチナ含有ニッケルシリサイド膜が形成されなくなる。一方、２７０℃以上よりも温度が高くなると、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉ（微結晶）を形成することができなくなるからである。また、第１加熱処理の加熱時間を３０秒未満としている理由は、加熱時間が長くなると微結晶が成長し、かつ、相転移を起こして消滅してしまうからである。なお、第１加熱処理の雰囲気としては、１００％の窒素ガスから構成される場合に限らず、その他の不活性雰囲気を使用することもできる。
【００８２】
続いて、本実施の形態１における半導体装置の製造方法で形成されたプラチナ含有ニッケルシリサイド膜の結晶構造を解析した結果について説明する。
【００８３】
図１２は、プラチナ含有ニッケルシリサイド膜の結晶構造をＸ線回折法で解析した結果を示す図である。図１２において、縦軸はＸ線回折信号強度（任意単位）を示しており、横軸は角度（°）を示している。図１２に示すＸ線回折法は、スプリング８のＢＬ１６ＸＵという装置を使用し、かつ、８．５７ＫｅＶのエネルギーを持つＸ線を使用して測定している。図１２は、第１加熱処理を実施した後第２加熱処理前に形成されるプラチナ含有ニッケルシリサイド膜の結晶構造を解析したものである。ここで、第１加熱処理の条件は、加熱温度が２６０℃、雰囲気が窒素１００％、および、加熱時間は、２秒、７．５秒、３０秒、７５秒である。すなわち、図１２に示す曲線（ａ）〜（ｄ）は、加熱時間が２秒、７．５秒、３０秒、７５秒であるものに対応する。具体的に、曲線（ａ）は、加熱時間が２秒のものに対応し、曲線（ｂ）は、加熱時間が７．５秒のものに対応している。さらに、曲線（ｃ）は、加熱時間が３０秒のものに対応し、曲線（ｄ）は、加熱時間が７５秒のものに対応している。
【００８４】
図１２からわかるように、曲線（ａ）と曲線（ｂ）は、角度４０°〜４５°の範囲において、ピークに相当するものが見られないが、曲線（ｃ）と曲線（ｄ）には、角度４０°〜４５°の範囲において、ピークが形成されていることがわかる。この図１２で角度４０°〜４５°の範囲に表れるピークは、プラチナ含有ニッケルシリサイド膜内に形成されている結晶相の結晶粒径に対応するものである。つまり、図１２の角度４０°〜４５°に表れるピークの幅から結晶粒径が算出される。つまり、このピーク幅が小さくなればなるほど、結晶粒径は大きくなり、ピーク幅が大きいほど結晶粒径の小さな結晶相が存在し、また、ピークが形成されない場合には、さらに、結晶粒径が小さくなることを意味している。したがって、定性的に、曲線（ａ）と曲線（ｂ）はピークが形成されていないことから、結晶粒径が小さいことがわかり、曲線（ｃ）と曲線（ｄ）はピークが形成されていることから、結晶粒径がある程度の大きさを有していることがわかる。
【００８５】
なお、角度４０°〜４５°の範囲に表れるＸ線回折信号強度は、プラチナ含有ニッケルシリサイド膜内の結晶相に対応するものであり、プラチナ含有ニッケルシリサイド膜内のアモルファスに対するＸ線回折信号強度は、別の角度（例えば、角度１０°〜角度２０°）に表れる。したがって、図１２に示す曲線（ａ）と曲線（ｂ）において、角度４０°〜４５°の範囲でわずかな盛り上がりが存在することは、曲線（ａ）と曲線（ｂ）に対応して、微細な結晶粒径を有する結晶相が存在することを示しているといえる。
【００８６】
図１３は、図１２のピークを解析して結晶相と結晶粒径を算出した表である。結晶相は、ピークの生じる角度から求め、結晶粒径は、ピークの半値幅からシェラーの式を用いて算出している。図１３に示すように、加熱時間が３０秒（曲線（ｃ））の場合と、加熱時間が７５秒（曲線（ｄ））の場合、結晶粒径が５０ｎｍ〜６２ｎｍ程度であり、かつ、ＮｉＰｔｘＳｉの組成を有する結晶が形成されていることがわかる。一方、加熱時間が２秒（曲線（ａ））の場合と、加熱時間が７．５秒（曲線（ｂ））の場合は、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉの組成を有する微結晶が形成されていることがわかる。したがって、本実施の形態１のシリサイド工程のように、第１加熱処理の加熱温度を２５０℃〜２７０℃にし、第１加熱処理の加熱時間を３０秒未満とすれば、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉの組成を有する微結晶を形成することができることがわかる。言い換えれば、第１加熱処理の加熱温度を２５０℃〜２７０℃にしても、加熱時間が３０秒以上になる場合には、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉの組成を有する微結晶が形成されないことがわかる。つまり、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉの組成を有する微結晶を形成するには、加熱温度と加熱時間の両方を規定する必要があることがわかる。
【００８７】
次に、最終的に形成されるプラチナ含有ニッケルシリサイド膜の構造をＡＦＭ（Atomic Force Microscope）を使用して評価した結果について説明する。図１４（ａ）〜（ｄ）は、第１加熱処理の加熱時間を変えたものについてＡＦＭで評価した結果を示す図である。図１４（ａ）は、第１加熱処理と第２加熱処理を実施した最終的なプラチナ含有ニッケルシリサイド膜に対応している。具体的に、第１加熱処理の加熱温度を２６０℃にし、かつ、加熱時間が２秒であり、第２加熱処理の加熱温度は５００℃としている。また、図１４（ｂ）は、第１加熱処理と第２加熱処理を実施した最終的なプラチナ含有ニッケルシリサイド膜に対応している。具体的に、第１加熱処理の加熱温度を２６０℃にし、かつ、加熱時間が７．５秒であり、第２加熱処理の加熱温度は５００℃としている。同様に、図１４（ｃ）は、第１加熱処理と第２加熱処理を実施した最終的なプラチナ含有ニッケルシリサイド膜に対応している。具体的に、第１加熱処理の加熱温度を２６０℃にし、かつ、加熱時間が３０秒であり、第２加熱処理の加熱温度は５００℃としている。また、図１４（ｄ）は、第１加熱処理と第２加熱処理を実施した最終的なプラチナ含有ニッケルシリサイド膜に対応している。具体的に、第１加熱処理の加熱温度を２６０℃にし、かつ、加熱時間が７５秒であり、第２加熱処理の加熱温度は５００℃としている。
【００８８】
図１４において、測定領域は、５００ｎｍ角の領域である。図１４（ａ）〜（ｄ）に示す白黒のコントラストは、プラチナ含有ニッケルシリサイド膜（試料）の表面のラフネスに対応しており、白色領域は凸部に対応し、黒色領域は凹部に対応している。図１４（ａ）、（ｂ）では、ラフネスが小さく、表面の凹凸差が１ｎｍ以下であるのに対し、図１４（ｃ）、（ｄ）では、ラフネスが大きく、表面の凹凸差が１０ｎｍ以上である。このことは、図１４（ｃ）や図１４（ｄ）では、プラチナ含有ニッケルシリサイド膜が存在しない隙間領域が存在していることを意味している。したがって、第１加熱処理の加熱時間を２秒や７．５秒（３０秒未満）とする場合では、最終的に形成されるプラチナ含有ニッケルシリサイド膜の表面のラフネスを小さくすることができることがわかる。このことから、本実施の形態１における第１加熱処理の条件を満たす範囲内では、複数のＮｉＰｔｘＳｉの間に隙間が生じることなく緻密にＮｉＰｔｘＳｉを形成することができることがわかる。これより、プラチナ含有ニッケルシリサイド膜の抵抗増加および断線を抑制することができる。さらに、プラチナ含有ニッケルシリサイド膜のラフネスを小さくすることができるので、プラチナ含有ニッケルシリサイド膜とプラグとの接続信頼性を向上させることができる。
【００８９】
続いて、最終的に形成されるプラチナ含有ニッケルシリサイド膜のシート抵抗を、第１加熱処理の加熱時間を変えて測定した結果について説明する。図１５は、第１加熱処理の加熱時間を変えた場合において、最終的に形成されるプラチナ含有ニッケルシリサイド膜のシート抵抗を示す表である。図１５において、第１加熱処理の加熱温度は２６０℃であり、第２加熱処理の加熱温度は５００℃としている。
【００９０】
図１５に示すように、第１加熱処理の加熱時間が２秒や７．５秒の場合、プラチナ含有ニッケルシリサイド膜のシート抵抗は１０Ω／□程度である。これに対し、第１加熱処理の加熱温度が３０秒や７５秒の場合、プラチナ含有ニッケルシリサイド膜のシート抵抗は１５Ω／□程度に増加していることがわかる。
【００９１】
この傾向は、以下のように説明される。第１加熱処理の加熱時間が３０秒未満の場合、図１１（ｂ）に示すように、第１加熱処理を実施した後、結晶粒径が１０ｎｍ以下の微結晶が多数存在する。この状態で、第２加熱処理を実施すると、図１１（ｃ）に示すように、これらの微結晶を種として多数の粒径が５０ｎｍ以下の結晶が成長する。一方、第１加熱処理の加熱時間が３０秒以上となる場合、図１０（ｂ）に示すように、第１加熱処理を実施した後には、微結晶は存在せず、粒径が５０ｎｍ〜６０ｎｍ以上の大きな結晶粒径を有する結晶が存在する。この状態で、第２加熱処理を実施すると、図１０（ｃ）のように大きな結晶粒径を有する結晶は成長の核となり、粒径が数百ｎｍ〜数ｕｍ以上のより大きな大結晶へと成長する。以上のことから、第１加熱処理の加熱時間が３０秒未満の場合は、プラチナ含有ニッケルシリサイド膜のラフネスが１ｎｍ以下という小さな値となり、シート抵抗も１０Ω／□程度となる。これに対し、第１加熱処理の加熱時間が３０秒以上となる場合は、結晶が大きいため、プラチナ含有ニッケルシリサイド膜のラフネスが大きくなり、かつ、大結晶間に隙間（プラチナ含有ニッケルシリサイド膜が形成されない領域）が存在するために、シート抵抗も１５Ω／□程度に大きくなると考えられる。
【００９２】
本実施の形態１の最後に特許文献３に記載された技術と、本実施の形態１に記載された技術的思想とを対比する。特許文献３に記載された技術と、本実施の形態１に記載された技術的思想は、ともに、プラチナ含有ニッケルシリサイド膜を第１加熱処理と第２加熱処理によって形成している点で共通する。一方、特許文献３と本実施の形態３の主な相違点は、第１加熱処理の温度範囲である。具体的に、特許文献３では、第１加熱処理を、加熱温度が２００℃〜３５０℃で、かつ、加熱時間が３０秒〜１２０秒で実施している。これに対し、本実施の形態１では、第１加熱処理を、加熱温度が２５０℃〜２７０℃で、かつ、第１加熱処理の加熱時間を３０秒未満とする条件で実施している。
【００９３】
特許文献３に記載された技術の条件で第１加熱処理を実施する場合を考える。この場合、第１加熱処理の加熱温度が２００℃〜３５０℃であるため、図１０で説明した比較例の場合を包含していることになる。このため、特許文献３に記載された技術では、比較例で説明した場合と同様に第１加熱処理を実施すると、既に、５０ｎｍ〜６０ｎｍ程度の結晶粒径を有するＮｉ２ＰｔｘＳｉが形成されてしまう。そして、第１加熱処理を実施した後、さらに、第２加熱処理を実施すると、５０ｎｍ〜６０ｎｍ程度の粒径を有するＮｉ２ＰｔｘＳｉが凝集して、数百ｎｍ〜数μｍ程度の結晶粒径を有するＮｉＰｔｘＳｉが形成されてしまう場合も包含している。したがって、特許文献３に記載された技術で第１加熱処理を実施すると、比較例と同様に第２加熱処理を実施した後の最終的なプラチナ含有ニッケルシリサイド膜の結晶が大きくなる場合を包含している。この結果、特許文献３に記載された技術では、（１）微細加工の精度を確保することが困難となること、（２）大結晶の間に隙間が生じシート抵抗が大きくなること、（３）大結晶の間に隙間が生じることによるラフネスの増大という問題点が生じる場合を含んでいる。すなわち、特許文献３に記載された技術では、本実施の形態１のように、微細加工の精度向上や、シート抵抗の抑制、および、ラフネスの抑制という顕著な効果を常に奏する技術ではなく、再現性の乏しい技術ということができる。
【００９４】
これは、特許文献３に記載された技術が、第１加熱処理でＮｉ２ＰｔｘＳｉを形成するだけの観点から第１加熱処理の温度範囲を決定しているからであり、この温度範囲（２００℃〜３５０℃）内でＮｉ２ＰｔｘＳｉの結晶粒径が変化することを認識していないからである。つまり、特許文献３に記載された技術には、温度によってＮｉ２ＰｔｘＳｉの結晶粒径が変化することを認識しておらず、さらに、第１加熱処理で形成されるＮｉ２ＰｔｘＳｉの粒径を小さくすることにより、第２加熱処理後に形成されるＮｉＰｔｘＳｉの粒径を小さくすることができることについて記載も示唆もされていない。
【００９５】
本実施の形態１における技術的思想は、第１加熱処理でＮｉ２ＰｔｘＳｉを形成するだけの観点から第１加熱処理の温度範囲を決定しているのではなく、温度によって、Ｎｉ２ＰｔｘＳｉの粒径が変化することに着目している。そして、この着目点に基づいて、第１加熱処理の加熱温度を２５０℃〜２７０℃にし、第１加熱処理の加熱時間を３０秒未満とすることで、第１加熱処理を実施した後、アモルファスと結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉを混在させたプラチナ含有ニッケルシリサイド膜を形成することができることを見出している。つまり、本実施の形態１の特徴は、第１加熱処理の条件を調整することにより、第１加熱処理を実施した後の段階で、結晶粒径が１０ｎｍ以下のＮｉ２ＰｔｘＳｉ（微結晶）を形成することを想到しているのである。これにより、第１加熱処理後に第２加熱処理を実施すると、Ｎｉ２ＰｔｘＳｉが相転移および成長してＮｉＰｔｘＳｉが形成されるが、このとき形成されるＮｉＰｔｘＳｉの結晶粒径を５０ｎｍ以下に小さくすることができるのである。すなわち、本実施の形態１では、第１加熱処理で形成されるＮｉ２ＰｔｘＳｉの結晶粒径を１０ｎｍ以下とすることができるので、第２加熱処理によって結晶が成長しても、その成長したＮｉＰｔｘＳｉの結晶粒径を５０ｎｍ以下にすることができるのである。この結果、本実施の形態１のように、微細加工の精度向上や、シート抵抗の抑制、および、ラフネスの抑制という顕著な効果を再現性よく実現することができるのである。
【００９６】
以上のことから、特許文献３に記載された技術には、第１加熱温度の温度範囲（２００℃〜３５０℃）から、さらに、本実施の形態１における温度範囲（２５０℃〜２７０℃）に限定する技術的意義を見出すことができず、この結果、特許文献３の温度範囲を限定して、本実施の形態１における温度範囲とすれば、微細加工の精度向上や、シート抵抗の抑制、および、ラフネスの抑制という顕著な効果を再現性よく実現することができる動機付けとなる記載や示唆もない。したがって、当業者といえども、特許文献３に記載された技術から本実施の形態１における技術的思想を容易に想到することは困難であると考えられる。
【００９７】
（実施の形態２）
前記実施の形態１では、ゲート電極Ｇ１、Ｇ２の表面にプラチナ含有ニッケルシリサイド膜ＣＳを形成する例について説明したが、本実施の形態２では、ゲート電極Ｇ１、Ｇ２のすべてをプラチナ含有ニッケルシリサイド膜ＣＳから形成する例について説明する。
【００９８】
図１６は、本実施の形態２におけるＣＭＩＳＦＥＴ（半導体装置）の構成を示す断面図である。図１６に示すＣＭＩＳＦＥＴは、図１に示すＣＭＩＳＦＥＴとほぼ同様な構成をしているため、異なる構成について説明する。
【００９９】
本実施の形態２におけるＣＭＩＳＦＥＴと前記実施の形態１におけるＣＭＩＳＦＥＴとの相違点は、前記実施の形態１では、ゲート電極Ｇ１、Ｇ２の表面にプラチナ含有ニッケルシリサイド膜ＣＳを形成していたが、本実施の形態２では、ゲート電極Ｇ１、Ｇ２のすべてをプラチナ含有ニッケルシリサイド膜ＣＳから形成している点にある。
【０１００】
これにより、本実施の形態２によれば、ゲート電極Ｇ１およびゲート電極Ｇ２をプラチナ含有ニッケルシリサイド膜ＣＳからなるフルシリサイド電極とすることができる。これにより、ゲート電極Ｇ１、Ｇ２に高抵抗のポリシリコン膜が存在せず、低抵抗なプラチナ含有ニッケルシリサイド膜ＣＳだけから構成することができるので、ゲート電極Ｇ１、Ｇ２のさらなる低抵抗化を図ることができる。また、フルシリサイド電極では、ポリシリコン膜に発生する空乏化も存在しないので、ＣＭＩＳＦＥＴの性能向上も図ることができる。
【０１０１】
ここで、本実施の形態２でも、ゲート電極Ｇ１、Ｇ２や、深い高濃度不純物拡散領域ＮＲ、ＰＲに形成されているプラチナ含有ニッケルシリサイド膜ＣＳを以下のように構成している。すなわち、本実施の形態２におけるプラチナ含有ニッケルシリサイド膜ＣＳは、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であることを特徴としている。これにより、前記実施の形態１でも説明したように、微細加工の精度向上や、シート抵抗の抑制、および、ラフネスの抑制という顕著な効果を再現性よく実現することができる。
【０１０２】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１０３】
まず、図１７に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１ＳのＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。
【０１０４】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板に導入することで形成される。
【０１０５】
続いて、ｐ型ウェルＰＷＬの表面領域およびｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１０６】
次に、図１８に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）や酸化シリコン膜よりも誘電率の高い高誘電率膜としてもよい。
【０１０７】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜ＰＦ中にホウ素などのｐ型不純物を導入する。
【０１０８】
次に、図１９に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。
【０１０９】
続いて、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１に整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅い低濃度不純物拡散領域ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合して形成される。この浅い低濃度不純物拡散領域ＥＸ２は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【０１１０】
次に、図２１に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１、Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１１１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲを形成する。深い高濃度不純物拡散領域ＮＲは、ｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲと浅い低濃度不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深い高濃度不純物拡散領域ＮＲと浅い低濃度不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１１２】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＰＲを形成する。この深い高濃度不純物拡散領域ＰＲと浅い低濃度不純物拡散領域ＥＸ２によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【０１１３】
このようにして、深い高濃度不純物拡散領域ＮＲおよび深い高濃度不純物拡散領域ＰＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１１４】
次に、ゲート電極Ｇ１、Ｇ２のすべて、および、深い高濃度不純物拡散領域ＮＲ，ＰＲの表面にプラチナ含有ニッケルシリサイド膜を形成する。この工程は、本実施の形態２の特徴であり、以下に、この工程について図２２を参照しながら説明する。
【０１１５】
図２２は、本実施の形態２におけるプラチナ含有ニッケルシリサイド膜を形成する工程の流れを示すフローチャートである。まず、ゲート電極を形成した半導体基板上にニッケルプラチナ合金膜を形成する（Ｓ２０１）。具体的には、プラチナを１０％以下含有するニッケルプラチナ合金ターゲットを使用したスパッタリング法により、ゲート電極を形成した半導体基板上にニッケルプラチナ合金膜を形成する。このとき形成されるニッケルプラチナ合金膜の膜厚は、例えば、２０ｎｍである。
【０１１６】
本実施の形態２では、ニッケルプラチナ合金ターゲットを使用する例について説明しているが、別々のニッケルターゲットとプラチナターゲートを使用したスパッタリング法を使用してもよい。本実施の形態１のように、ニッケルプラチナ合金ターゲットを使用する場合は、コスト低減を図ることができる。一方、ニッケルターゲットとプラチナターゲットを使用する場合には、形成するニッケルプラチナ合金膜の組成調整を容易に行うことができる。なお、本実施の形態２では、プラチナを１０％以下含有するニッケルプラチナ合金ターゲットを使用しているが、これに限らず、ニッケルプラチナ合金ターゲット中のプラチナの含有率が１０％でなくてもよい。また、本実施の形態２では、スパッタリング法によってニッケルプラチナ合金膜を形成しているが、これに限らず、他の成膜法を使用してもよい。
【０１１７】
続いて、第１加熱処理を半導体基板に施すことにより、ニッケルプラチナ合金膜とシリコン（ゲート電極や深い高濃度不純物拡散領域）を反応させて、プラチナ含有ニッケルシリサイド膜を形成する（Ｓ２０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。そして、第１加熱処理の雰囲気は、例えば、窒素１００％である。この第１加熱処理によって、シリコンからなるゲート電極の全体および深い高濃度不純物拡散領域の表面に、プラチナ含有ニッケルシリサイド膜が形成される。このような第１加熱処理を実施した後は、プラチナ含有ニッケルシリサイド膜と、シリコンと反応せずに残っている未反応のニッケルプラチナ合金膜が共存する。
【０１１８】
このため、第１加熱処理を実施した後、未反応のニッケルプラチナ合金膜を除去する（Ｓ２０３）。具体的に、未反応のニッケルプラチナ合金膜は、硫酸と過酸化水素水を１：１で混合した溶液に１分間浸すことにより除去される。このようにして、未反応のニッケルプラチナ合金膜が除去されて、第１加熱処理で形成されたプラチナ含有ニッケルシリサイド膜が残存する。
【０１１９】
次に、第２加熱処理を半導体基板に施すことにより、ＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜を形成する（Ｓ２０４）。ここで形成されるＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜の膜厚は、例えば、１０ｎｍである。このとき、第２加熱処理において、加熱温度は４５０℃〜６００℃である。そして、第２加熱処理の雰囲気は、例えば、窒素１００％である。この第２加熱処理によって、図２３に示すように、シリコンからなるゲート電極Ｇ１、Ｇ２の全体および深い高濃度不純物拡散領域ＮＲ、ＰＲの表面に、ＮｉＰｔｘＳｉ（０＜ｘ≦０．１）の組成を有するプラチナ含有ニッケルシリサイド膜が形成される。
【０１２０】
以上のシリサイド工程が本実施の形態２の特徴であり、この工程により、ＮｉＰｔＸＳｉ（０＜ｘ≦０．１）の組成からなり、かつ、粒径が５０ｎｍ以下であるプラチナ含有ニッケルシリサイド膜ＣＳを形成することができる。
【０１２１】
次に、配線工程について図１６を参照しながら説明する。図１６に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。例えば、図１６では、ｎチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域、および、ｐチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域に接続するコンタクトホールＣＮＴが図示されている。なお、図１６では、図示されていないが、ゲート電極Ｇ１やゲート電極Ｇ２にもコンタクトホールＣＮＴが接続される。
【０１２３】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２４】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１２５】
次に、図１６に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態２における半導体装置を形成することができる。
【０１２６】
なお、本実施の形態２では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１２７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１２８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１２９】
１Ｓ  半導体基板
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＣＳ  プラチナ含有ニッケルシリサイド膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
ＧＯＸ  ゲート絶縁膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＩＬ１  層間絶縁膜
Ｌ１  配線
ＮＲ  深い高濃度不純物拡散領域
ＮＷＬ  ｎ型ウェル
ＰＦ  ポリシリコン膜
ＰＬＧ  プラグ
ＰＲ  深い高濃度不純物拡散領域
ＰＷＬ  ｐ型ウェル
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
ＳＮ  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図１４】
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