(57)【要約】【課題】グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のＭＯＳ型イメージセンサを提供する。【解決手段】複数の画素部２１を有するＭＯＳ型イメージセンサ１００であって、画素部２１は、光電変換部ＰＤと光電変換部ＰＤで発生した電荷に応じた信号を読み出す信号読み出し部とを含み、信号読み出し部は、フローティングゲートＦＧを有し、光電変換部ＰＤで発生した電荷をフローティングゲートＦＧに蓄積する書き込みトランジスタＷＴと、書き込みトランジスタＷＴとフローティングゲートＦＧを共有し、当該フローティングゲートＦＧの電位に応じた信号を信号線ＢＬに読み出す読み出しトランジスタＲＴとを含み、信号線ＢＬに接続されて読み出しトランジスタＲＴと共にソースフォロア回路を構成する負荷トランジスタ２２を備える。【選択図】図３
2011035207.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部を有するＭＯＳ型イメージセンサであって、
前記画素部は、光電変換部と前記光電変換部で発生した電荷に応じた信号を読み出す信号読み出し部とを含み、
前記信号読み出し部は、フローティングゲートを有し、前記光電変換部で発生した電荷を前記フローティングゲートに蓄積する蓄積トランジスタと、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出す読み出しトランジスタとを含み、
前記信号線に接続されて前記読み出しトランジスタと共にソースフォロア回路を構成する負荷トランジスタを備えるＭＯＳ型イメージセンサ。
【請求項２】
請求項１記載のＭＯＳ型イメージセンサであって、
前記読み出しトランジスタのソース領域が前記信号線に電気的に接続され、
前記読み出しトランジスタのゲート電極及びドレイン領域が互いに電気的に接続され、
前記ゲート電極及び前記ドレイン領域に接続され、前記ゲート電極及び前記ドレイン領域に供給する電圧を可変制御する電圧制御部を備えるＭＯＳ型イメージセンサ。
【請求項３】
請求項２記載のＭＯＳ型イメージセンサであって、
前記電圧制御部が、前記ゲート電極及び前記ドレイン領域に供給する電圧として、前記ソースフォロア回路を活性化させる活性化電圧と前記ソースフォロア回路を非活性化させる非活性化電圧とを供給可能であり、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域にのみ前記活性化電圧を供給し、それ以外には前記非活性化電圧を供給することで、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタのみから前記信号線に信号を出力させるＭＯＳ型イメージセンサ。
【請求項４】
請求項３記載のＭＯＳ型イメージセンサであって、
前記フローティングゲートの電荷を消去した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧よりも小さくなっているＭＯＳ型イメージセンサ。
【請求項５】
請求項４記載のＭＯＳ型イメージセンサであって、
前記光電変換部に蓄積することのできる最大量の電荷を前記フローティングゲートに蓄積した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧よりも小さくなっているＭＯＳ型イメージセンサ。
【請求項６】
請求項４記載のＭＯＳ型イメージセンサであって、
前記光電変換部に蓄積することのできる最大量の電荷を前記フローティングゲートに蓄積した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧と同じになっているＭＯＳ型イメージセンサ。
【請求項７】
請求項２〜６のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記電圧制御部に接続されるアルミニウム配線を備え、
前記読み出しトランジスタのゲート電極を構成する材料が導電性ポリシリコンであり、
前記アルミニウム配線が、前記ドレイン領域及び前記ゲート電極と直接接触しているＭＯＳ型イメージセンサ。
【請求項８】
請求項１記載のＭＯＳ型イメージセンサの駆動方法であって、
前記読み出しトランジスタのソース領域が前記信号線に電気的に接続されており、
前記読み出しトランジスタのゲート電極及びドレイン領域に供給する電圧を可変制御する電圧可変制御ステップを有するＭＯＳ型イメージセンサの駆動方法。
【請求項９】
請求項８記載のＭＯＳ型イメージセンサの駆動方法であって、
前記電圧可変制御ステップでは、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域に前記ソースフォロア回路を活性化させる活性化電圧を供給し、前記信号を読み出す対象となる前記画素部以外の画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域に前記ソースフォロア回路を非活性化させる非活性化電圧を供給して、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタのみから前記信号線に信号を出力させるＭＯＳ型イメージセンサの駆動方法。
【請求項１０】
請求項１〜７のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型イメージセンサ、ＭＯＳ型イメージセンサの駆動方法、撮像装置に関する。
【背景技術】
【０００２】
従来のＭＯＳ型イメージセンサは、画素部毎にソースフォロアアンプを内蔵しているため、信号伝達経路におけるノイズの影響を受けにくくなっている。しかしながら、従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。これは、撮像素子の最初（上）のラインから撮像と読み出しの処理を行いながら、この処理が順次、次（下）のラインに進行していくためにおこる現象である。
【０００３】
このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたイメージセンサは、全画素部で同時に露光を開始するグローバルシャッタを実現するために、１画素部当たりのトランジスタ数を５個としており、画素部の微細化及び多画素化には限界がある。また、露光期間が終了するまでの間、各画素部内で信号電荷が保持されることになるため、信号電荷が読み出されるまでの間に、暗電流ノイズや過大光による周辺画素部からの不要電荷が信号電荷に混入し画質を劣化させるという問題がある。
【０００４】
そこで、このような問題を解決したＭＯＳ型イメージセンサが特許文献２に開示されている。特許文献２に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有するＭＯＳトランジスタを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。
【０００５】
特許文献２に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、画質劣化を防ぐことができる。
【０００６】
しかし、特許文献２に開示されたＭＯＳ型イメージセンサは、ソースフォロアアンプ及び選択トランジスタを用いずに、画素部の列毎に設けられたセンスアンプによって信号線に撮像信号を読み出す構成である。このため、信号線容量が大きくなると、列毎に設けられたセンスアンプの駆動能力を大きくしなければならず、消費電力が増大する懸念がある。また、信号線の寄生容量が大きいと、ノイズの影響を受けやすく、高感度化が困難になるという懸念もあった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２３８１３２号公報
【特許文献２】特開２００２−２８０５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、光電変換部と前記光電変換部で発生した電荷に応じた信号を読み出す信号読み出し部とを含み、前記信号読み出し部は、フローティングゲートを有し、前記光電変換部で発生した電荷を前記フローティングゲートに蓄積する蓄積トランジスタと、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出す読み出しトランジスタとを含み、前記信号線に接続されて前記読み出しトランジスタと共にソースフォロア回路を構成する負荷トランジスタを備える。
【００１０】
本発明のＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記読み出しトランジスタのソース領域が前記信号線に電気的に接続されており、前記読み出しトランジスタのゲート電極及びドレイン領域に供給する電圧を可変制御する電圧可変制御ステップを有する。
【００１１】
本発明の撮像装置は前記ＭＯＳ型イメージセンサを備える。
【発明の効果】
【００１２】
本発明によれば、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図
【図２】図１に示す画素アレイの概略構成を示す模式図
【図３】図２に示す画素部の内部構成を示す図
【図４】図３に示した画素部の断面構造例を示した断面模式図
【図５】図３に示した画素部の平面レイアウト例を示した平面模式図
【図６】図３に示した画素部の断面構造例の変形例を示す図
【図７】図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャート
【図８】図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、信号読み出し対象となっている画素部の各配線の状態を示した図
【図９】図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、非信号読み出し対象となっている画素部の各配線の状態を示した図
【図１０】図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャート
【図１１】図２に示した画素部の内部構成の別の例を示す図
【図１２】図４に示した画素部断面構造の変形例を示した図
【発明を実施するための形態】
【００１４】
図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。ＭＯＳ型イメージセンサ１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に用いられる。
【００１５】
図１に示すＭＯＳ型イメージセンサ１００は、半導体基板１に形成された画素アレイ２、垂直駆動走査回路３、駆動制御回路４、列信号処理回路５、信号線６、及び水平駆動走査回路７を備える。
【００１６】
画素アレイ２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、行方向に並ぶ複数の画素部からなる画素部行を行方向に直交する垂直方向に複数並べた配置、又は、列方向に並ぶ複数の画素部からなる画素部列を行方向に複数並べた配置となっている。
【００１７】
垂直駆動走査回路３は、画素アレイ２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することも可能になっている。
【００１８】
駆動制御回路４は、垂直駆動走査回路３、列信号処理回路５、及び水平駆動走査回路７を統括制御する。
【００１９】
列信号処理回路５は、複数の画素部列の各々に対応して設けられた信号処理回路で構成されており、各信号処理回路はＣＤＳ回路とＡＤＣ回路を含む。ＣＤＳ回路は、対応する画素部列の各画素部から出力される撮像信号に相関二重サンプリング処理を実施する。ＡＤＣ回路は、ＣＤＳ回路で処理後の撮像信号をデジタル信号に変換する。
【００２０】
水平駆動走査回路７は、列信号処理回路５に含まれる複数の信号処理回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、信号処理回路で処理された撮像信号が信号線６に出力され、この撮像信号がアンプを介してＭＯＳ型イメージセンサ１００外部に出力される。
【００２１】
図２は、図１に示す画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ２は、複数の画素部２１（図中ｐｉｘｅｌと表記）と、電流源２２と、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、信号線ＢＬとを含む。複数の画素部２１は、上述したように、半導体基板１上の行方向Ｘと列方向Ｙに二次元状（図２の例では正方格子状）に配列されている。電流源２２は、各画素部列に対応して設けられている。
【００２２】
画素部２１は、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。
【００２３】
読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔとは、ぞれぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及びリセット電源線Ｖｒｓｔは、それぞれ、対応する画素部行の各画素部２１と垂直駆動走査回路３とに接続されている。
【００２４】
信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部２１と、その画素部列に対応する電流源２２と、その画素部列に対応する列信号処理回路５内の信号処理回路とに接続されている。
【００２５】
図３は、図２に示す画素部２１の内部構成を示す図である。画素部２１は、光電変換部ＰＤと、光電変換部ＰＤで発生して蓄積された電荷に応じた信号を読み出す信号読み出し部とを含む。
【００２６】
信号読み出し部は、書き込みトランジスタＷＴと、読み出しトランジスタＲＴと、リセットトランジスタＲＳＴｒとを含む。画素部２１内の各トランジスタは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタでもどちらでも良いが、以下ではｎチャネルＭＯＳトランジスタとして説明する。
【００２７】
光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものであり、図３の例ではＰＮ接合フォトダイオードで構成されている。
【００２８】
書き込みトランジスタＷＴは、フローティングゲートＦＧを有するＭＯＳトランジスタであり、光電変換部ＰＤで発生して蓄積された電荷をフローティングゲートＦＧに蓄積するものである。
【００２９】
読み出しトランジスタＲＴは、フローティングゲートＦＧを有しているＭＯＳトランジスタであり、このフローティングゲートＦＧの電位に応じた信号を信号線ＢＬに読み出すものである。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されている。
【００３０】
なお、ここでは、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとを１つの導体で構成したが、書き込みトランジスタＷＴと読み出しトランジスタＲＴとで別々にフローティングゲートとなる導体を設けておき、これら２つの導体を配線によって接続した構成であっても良い。
【００３１】
書き込みトランジスタＷＴは、ゲート電極である書き込みコントロールゲートＷＣＧと、ソース及びドレインとして機能する光電変換部ＰＤと、フローティングゲートＦＧとを備える。
【００３２】
書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤで発生した電荷がフローティングゲートＦＧに注入されて蓄積される。図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。
【００３３】
２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部２１の構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。
【００３４】
これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）という単一動作及び一方向のみの電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ１００では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。
【００３５】
読み出しトランジスタＲＴは、フローティングゲートＦＧと、ソース領域と、ドレイン領域と、ゲート電極である読み出しコントロールゲートＲＣＧとを備えた３端子構造のＭＯＳトランジスタとなっている。
【００３６】
読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧ及びドレイン領域は、それぞれ読み出し制御線ＲＬに共通接続されている。読み出しトランジスタＲＴのソース領域は信号線ＢＬに接続されている。
【００３７】
信号線ＢＬには、電流源２２を構成する負荷トランジスタ（ソース領域が接地され、ゲート電極とドレイン領域が接続されたＭＯＳトランジスタ）が接続されている。この負荷トランジスタと読み出しトランジスタＲＴとにより、ソースフォロア回路が構成されている。
【００３８】
読み出しトランジスタＲＴはこのソースフォロア回路の駆動トランジスタとして機能することが可能であり、駆動トランジスタとして機能したときに、フローティングゲートＦＧの電位に応じた信号を信号線ＢＬに出力する。
【００３９】
読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｎチャネルＭＯＳトランジスタで構成されている場合、任意の画素部行の各画素部２１の読み出しトランジスタＲＴのゲート電位及びドレイン電位が他の画素部行の各画素部２１のソースフォロア回路のゲート電位及びドレイン電位よりも高ければ、Ｗｉｎｎｅｒ  Ｔａｋｅｓ  Ａｌｌの理論により、該任意の画素部行の各画素部２１の読み出しトランジスタＲＴのソース電位だけが信号線ＢＬに出力される。
【００４０】
そのため、垂直駆動走査回路３は、信号読み出しの際、信号を読み出す対象ではない画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させない非活性化電圧（例えば０Ｖ）を供給し、信号を読み出す対象となる画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させる活性化電圧（例えば、電源電圧Ｖｄｄ）を供給することで、信号を読み出す対象となる画素部行のみから、信号線ＢＬに信号を読み出すことができる。
【００４１】
なお、読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合は、読み出し対象となる読み出しトランジスタＲＴのゲート電位及びドレイン電位が他のソースフォロア回路のゲート電位及びドレイン電位よりも低ければ、該読み出し対象となる読み出しトランジスタＲＴのソース電位が信号線ＢＬに出力されることになる。
【００４２】
図３に示した回路構成では、フローティングゲートＦＧに電荷が注入された状態でソースフォロア回路を活性化させる（読み出し制御線ＲＬに活性化電圧を供給する）と、そのソースフォロア回路を構成する読み出しトランジスタＲＴの閾値電圧は上昇する方向に変位し、信号線ＢＬには、この上昇後の閾値電圧に対応する信号が出力されることになる。
【００４３】
しかし、読み出しトランジスタＲＴの閾値電圧が読み出しトランジスタＲＴに供給される活性化電圧を超えてしまうと、読み出しトランジスタＲＴが動作しなくなり、出力信号レベルが飽和してしまう。
【００４４】
このため、フローティングゲートＦＧ内の電荷を消去した状態（以下、初期状態という）での読み出しトランジスタＲＴの閾値電圧は、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておく必要がある。
【００４５】
これは、初期状態で読み出しトランジスタＲＴの閾値電圧が活性化電圧以上になっていると、フローティングゲートＦＧに電荷を注入した後でも出力信号レベルは変化せず、信号の読み出しができなくなるためである。初期状態での読み出しトランジスタＲＴの閾値電圧Ｖｔｈは、０Ｖ≦Ｖｔｈ＜１Ｖとしておくことが好ましい。
【００４６】
また、図３に示した回路構成においては、光電変換部ＰＤに蓄積することのできる最大量の電荷（飽和電荷量）をフローティングゲートＦＧに蓄積した状態（以下、最大記録状態という）での読み出しトランジスタＲＴの閾値電圧を、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておくと良い。
【００４７】
例えば、最大記録状態での読み出しトランジスタＲＴの閾値電圧を活性化電圧の半分にしておくと、光電変換部ＰＤを２回露光して電荷の書き込みを２回行っても出力信号レベルが飽和しなくなる。このため、複数回露光が可能となり、広ダイナミックレンジ撮像が可能となる。
【００４８】
なお、ソースフォロア回路をｐチャネルＭＯＳで構成した場合、初期状態又は最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧との大小関係は上述した内容と反対になる。しかし、符号を無視した数値の大きさだけを見れば、ｎチャネルＭＯＳの場合と同様に、読み出しトランジスタＲＴの閾値電圧＜活性化電圧の関係となっている。このため、ソースフォロア回路をｐチャネルＭＯＳトランジスタで構成した場合でも、好ましい条件としては、ソースフォロア回路をｎチャネルＭＯＳトランジスタで構成した場合の条件（読み出しトランジスタＲＴの閾値電圧＜活性化電圧）と同義であると言うことができる。
【００４９】
また、上記では、最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧に大小関係を付けるものとしたが、これらを同じ値にしておいても良い。このようにすることで、読み出しトランジスタＲＴの閾値電圧の振れ幅を、初期状態での閾値電圧（好ましくは０Ｖ≦Ｖｔｈ＜１Ｖ）から活性化電圧（電源電圧Ｖｄｄ）までの範囲とすることができ、感度を上げることができる。
【００５０】
リセットトランジスタＲＳＴｒは、光電変換部ＰＤ内の電荷及びフローティングゲートＦＧ内の電荷をドレイン領域に排出するものである。リセットトランジスタＲＳＴｒのドレイン領域にはリセット電源線Ｖｒｓｔが接続されている。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。
【００５１】
図４は、図３に示した画素部２１の断面構造例を示した断面模式図である。ｐ型シリコン基板２１０には、ｎ型不純物層２１１，２１３，２１５，２１６と、ｐ型不純物層２１４と、素子分離層２１７とが形成されている。
【００５２】
ｎ型不純物層２１１は、ｐ型シリコン基板２１０とのｐｎ接合により、光電変換部ＰＤを形成している。ｎ型不純物層２１１の表面にはｐ型不純物層２１２が形成されている。ｐ型不純物層２１４は、ｎ型不純物層２１１の右隣に形成されており、書き込みトランジスタＷＴのチャネル領域を形成している。ｎ型不純物層２１３は、ｎ型不純物層２１１の左に離間して設けられており、リセットトランジスタＲＳＴｒのドレイン領域を形成している。ｎ型不純物層２１５は、ｐ型不純物層２１４の右に素子分離層２１７を挟んで設けられており、読み出しトランジスタＲＴのドレイン領域を形成している。ｎ型不純物層２１６は、ｎ型不純物層２１５の右に離間して設けられており、読み出しトランジスタＲＴのソース領域を形成している。
【００５３】
ｎ型不純物層２１３とｎ型不純物層２１１の間のｐ型シリコン基板２１０上には、絶縁膜２１８を介してリセットトランジスタＲＳＴｒのゲート電極ＲＧが形成されている。ｐ型不純物層２１４上には、同じく絶縁膜２１８を介してフローティングゲートＦＧが形成されている。ｎ型不純物層２１５とｎ型不純物層２１６の間のｐ型シリコン基板２１０上には、絶縁膜２１８を介してフローティングゲートＦＧが形成されている。
【００５４】
ｐ型不純物層２１４上方のフローティングゲートＦＧ上には、絶縁膜２１９を介して書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧが形成されている。ｎ型不純物層２１５とｎ型不純物層２１６の間の上方にあるフローティングゲートＦＧ上には、絶縁膜２１９を介して読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧが形成されている。
【００５５】
書き込みコントロールゲートＷＣＧ下方の絶縁膜２１８の厚みはｄ１となっている。絶縁膜２１９の厚みはｄ２となっている。リセットトランジスタＲＳＴｒのゲート電極ＲＧ下の絶縁膜２１８の厚みと、読み出しコントロールゲートＲＣＧ下方の絶縁膜２１８の厚みはそれぞれｄ３となっている。そして、ｄ１とｄ２とｄ３の厚みは、例えば以下のように設計する。特に、厚みｄ１を厚みｄ３よりも小さくすることで、光電変換部ＰＤからフローティングゲートＦＧへの電荷の注入効率を向上させつつ、フローティングゲートＦＧに蓄積された電荷がｐ型シリコン基板２１０に流出してしまうのを防ぐことができ、感度向上等の効果を得ることができる。
【００５６】
ｄ１：１．５ｎｍ〜３．０ｎｍ
ｄ２：５ｎｍ〜１０ｎｍ
ｄ３：５ｎｍ〜１０ｎｍ
【００５７】
ゲート電極ＲＧ、書き込みコントロールゲートＷＣＧ、及び読み出しコントロールゲートＲＣＧの上方には絶縁膜を介して遮光膜Ｗが形成されている。この遮光膜Ｗは、信号読み出し部の各トランジスタに光が入射するのを防ぐものである。遮光膜Ｗには光電変換部ＰＤ上方に開口Ｋが形成されており、ここから光電変換部ＰＤに光を入射させることができるようになっている。
【００５８】
図５は、図３に示す画素部の平面レイアウト例を示した平面模式図である。図５において図４と同じ構成には同一符号を付してある。信号読み出し部が形成されたｐ型シリコン基板２１０と遮光膜Ｗとの間には、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴとが行方向Ｘに延びて形成されている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、及びリセット制御線ＲＳＴの上には、絶縁膜を介して、リセット電源線Ｖｒｓｔと、信号線ＢＬとが列方向Ｙに延びて形成されている。
【００５９】
読み出し制御線ＲＬは、光電変換部ＰＤの上側に配置されており、その上に形成されたコンタクト部２１５ｂにより、配線２１５ｃと電気的に接続されている。また、読み出し制御線ＲＬは、その上に形成されたコンタクト部ＲＣＧｂにより、配線２１５ｄと電気的に接続されている。
【００６０】
配線２１５ｃは、読み出し制御線ＲＬ上方から読み出しトランジスタＲＴのドレイン領域（ｎ型不純物層２１５）上方まで延びており、ｎ型不純物層２１５上に形成されたコンタクト部２１５ａに接続されている。配線２１５ｄは、読み出し制御線ＲＬ上方から読み出しコントロールゲートＲＣＧ上方まで延びており、読み出しコントロールゲートＲＣＧ上に形成されたコンタクト部ＲＣＧａに接続されている。
【００６１】
書き込み制御線ＷＬは、読み出し制御線ＲＬと光電変換部ＰＤとの間に配置されており、その一部が書き込みコントロールゲートＷＣＧの上方まで延びている。そして、この一部と書き込みコントロールゲートＷＣＧとがコンタクト部ＷＣＧａによって電気的に接続されている。
【００６２】
リセット制御線ＲＳＴは、光電変換部ＰＤの下側に配置されており、その一部がリセットトランジスタＲＳＴｒのゲート電極ＲＧ上方まで延びている。そして、この一部とゲート電極ＲＧとがコンタクト部ＲＧａによって電気的に接続されている。
【００６３】
リセット電源線Ｖｒｓｔは、リセットトランジスタＲＳＴｒのドレイン領域（ｎ型不純物層２１３）の左に配置されており、その一部がｎ型不純物層２１３上方まで延びている。そして、この一部とｎ型不純物層２１３とがコンタクト部２１３ａによって電気的に接続されている。
【００６４】
信号線ＢＬは、読み出しトランジスタＲＴのソース領域（ｎ型不純物層２１６）上方に配置されており、コンタクト部２１６ａによって、ｎ型不純物層２１６と電気的に接続されている。
【００６５】
なお、図５では、配線及びコンタクト部が全てアルミニウムで形成されており、ゲート電極ＲＧ、書き込みコントロールゲートＷＣＧ、及び読み出しコントロールゲートＲＣＧがそれぞれ導電性ポリシリコンで形成されているものとした場合のレイアウト例を示している。
【００６６】
ＭＯＳ型イメージセンサ１００では、読み出しトランジスタＲＴのドレイン領域（ｎ型不純物層２１５）と読み出しコントロールゲートＲＣＧを電気的に接続する必要があるが、導電性ポリシリコンとｎ型不純物層間において電位障壁が形成されオーミックコンタクトを形成しづらいことがある。このため、図５の例では、ｎ型不純物層２１５には、コンタクト部２１５ａ、配線２１５ｃ、及びコンタクト部２１５ｂを用いて読み出し制御線ＲＬを接続し、読み出しコントロールゲートＲＣＧには、コンタクト部ＲＣＧａ、配線２１５ｄ、及びコンタクト部ＲＣＧｂを用いて読み出し制御線ＲＬを接続する構成としている。このような構成以外にも、図５に示したコンタクト部２１５ａを、読み出しトランジスタＲＴのドレイン領域２１５と読み出しコントロールゲートＲＣＧの各々に直接接触させる構成を採用することができる。
【００６７】
例えば、図６に示すように、読み出しコントロールゲートＲＣＧをｎ型不純物層２１５上方まで延在させておき、ｎ型不純物層２１５上方の読み出しコントロールゲートＲＣＧに開口を形成した後、この開口にアルミニウムを埋めてコンタクト部２１５ａを形成する。このような構成にすることで、図５に示したコンタクト部ＲＣＧａ、配線２１５ｄ、及びコンタクト部ＲＣＧｂを不要とすることができる。
【００６８】
以上のように構成されたＭＯＳ型イメージセンサ１００では、駆動制御回路４が、例えば静止画撮像時にはグローバルシャッタモード（全ての画素部２１で同時に露光を開始して撮像を行うモード）で各部を制御し、動画撮像時にはローリングシャッタモード（画素行毎に露光開始タイミングをずらして撮像を行うモード）で各部を制御するものとしている。以下、この２つのモード時のＭＯＳ型イメージセンサ１００の動作について説明する。
【００６９】
図７は、図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャートである。図７において、“ＲＬ”は読み出し制御線ＲＬの電圧変化を示している。“ＷＬ”は書き込み制御線ＷＬの電圧変化を示している。“ＲＳＴ”はリセット制御線ＲＳＴの電圧変化を示している。“Ｖｒｓｔ”はリセット電源線Ｖｒｓｔの電圧変化を示している。“ＢＬ”は信号線ＢＬの電圧変化を示している。また、図７では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。以下では、ｎ行目の画素部行に対応する各種配線のことをｎ行目の配線という。
【００７０】
図８は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行に対応する配線の電位又は状態を示す図である。図９は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行以外の画素部行に対応する配線の電位又は状態を示す図である。図８及び図９に示した“Ｏｐｅｎ”は配線を開放していることを意味する。
【００７１】
垂直駆動走査回路３は、ｎ行目の画素部行の露光期間開始の所定時間前になると、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば８Ｖ）にする。次に、垂直駆動走査回路３は、ｎ行目のリセット制御線ＲＳＴの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば３．３Ｖ）にする。これにより、リセットトランジスタＲＳＴｒがオンし、光電変換部ＰＤに蓄積されていた電荷（ここでは、ソースフォロア回路がｎチャネルＭＯＳトランジスタの構成を例にしているため、電子となる）がリセットトランジスタＲＳＴｒのドレイン領域に排出される。なお、ソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合には、キャリア電荷は正孔となる。
【００７２】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベル（例えば０Ｖ）からローレベル（リセット電源線Ｖｒｓｔの電圧の逆極性の電圧、例えば−８Ｖ）にする（時刻ｔ１）。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。時刻ｔ１において、ｎ行目以外の画素部行に対応する配線の状態は図９に示すようになっており、ｎ行目以外の画素部行では光電変換部ＰＤ及びフローティングゲートＦＧのリセットは行われない。
【００７３】
なお、フローティングゲートＦＧに蓄積されていた電荷の消去については、フローティングゲートＦＧの近傍に消去用の電極を設けておき、この電極に電荷を引き抜く方法等、他の方法を採用しても良い。
【００７４】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、リセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、ｎ行目の画素部行の露光が開始される。露光開始後、垂直駆動走査回路３は、リセット電源線Ｖｒｓｔの電圧をローレベルに戻す。
【００７５】
露光期間が終了する所定時間前になると、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベル（例えば０Ｖ）からハイレベル（ＭＯＳ型イメージセンサ１００の電源電圧Ｖｄｄ）にする（時刻ｔ２）。
【００７６】
図９に示すように、時刻ｔ２時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部行の各画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、その他の画素部２１のソースフォロア回路は非活性のままとなる。したがって、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴのみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。
【００７７】
露光期間終了タイミングになると、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからハイレベル（例えば８Ｖ）にして、ｎ行目の画素部２１の露光開始以降に、ｎ行目の画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、その画素部２１のフローティングゲートＦＧに蓄積する（時刻ｔ３）。
【００７８】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。
【００７９】
電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする（時刻ｔ４）。
【００８０】
図９に示すように、時刻ｔ４時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。
【００８１】
このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。
【００８２】
垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。
【００８３】
図１０は、図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図１０における各表記は図７に示した内容と同じである。また、図１０では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。
【００８４】
垂直駆動走査回路３は、全ての画素部２１の露光期間開始の所定時間前になると、全てのリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにする。次に、垂直駆動走査回路３は、全てのリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。これにより、全てのリセットトランジスタＲＳＴｒがオンし、全ての光電変換部ＰＤに蓄積されていた電荷がリセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００８５】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００８６】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、全てのリセット制御線ＲＳＴの電圧をローレベルに戻して、全てのリセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、全ての画素部２１の露光が開始される。露光期間開始後、垂直駆動走査回路３は、全てのリセット電源線Ｖｒｓｔの電圧をローレベルに戻す。
【００８７】
露光期間終了タイミングになると、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからハイレベルにして、全ての画素部２１の露光期間の開始以降に、各画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、各画素部２１のフローティングゲートＦＧに蓄積する。
【００８８】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。
【００８９】
電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。
【００９０】
露光信号の出力後、垂直駆動走査回路３は、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにし、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。
【００９１】
続いて、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、ｎ行目の画素部２１の光電変換部ＰＤ及びフローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００９２】
電荷の排出後、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、ｎ行目のリセットトランジスタＲＳＴｒをオフにする。
【００９３】
ｎ行目のリセットトランジスタＲＳＴｒをオフにした後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。
【００９４】
このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。
【００９５】
垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。
【００９６】
以上のように、ＭＯＳ型イメージセンサ１００によれば、各画素部２１の読み出しトランジスタＲＴをソースフォロア回路の駆動トランジスタとして機能させることができ、光電変換部ＰＤで発生してフローティングゲートＦＧに蓄積された電荷に応じた信号を信号線ＢＬに読み出すことができる。
【００９７】
ＭＯＳ型イメージセンサ１００では、信号線ＢＬには読み出しトランジスタＲＴ以外に少なくとも負荷トランジスタ２２が接続されていれば良いため、信号線ＢＬの寄生容量が大きくなっても、消費電力の増大を防ぐことができる。また、信号線ＢＬの寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のイメージセンサを提供することができる。
【００９８】
また、ＭＯＳ型イメージセンサ１００によれば、画素部２１内のトランジスタ数を最少で３つにすることができる。このため、トランジスタ数が少ない分、光電変換部ＰＤの面積を大きくして高感度化を図ったり、画素部２１の数を増やして多画素化を図ったりすることができる。
【００９９】
また、ＭＯＳ型イメージセンサ１００によれば、列信号処理回路５として一般的なＭＯＳ型イメージセンサの技術をそのまま使用することができるため、開発コストを抑えることができる。
【０１００】
また、ＭＯＳ型イメージセンサ１００によれば、信号読み出し対象となる画素部行の読み出し制御線ＲＬにのみ、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を選択的に供給することができるので、消費電力を削減することができる。また、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を常に連動して制御することができるため、安定した読み出し動作を行うことができる。
【０１０１】
なお、以上の説明では、画素部行を選択する選択トランジスタを省略するために、読み出しトランジスタＲＴのドレイン領域と読み出しコントロールゲートＲＣＧを共通接続し、これらに供給する電圧を可変制御するものとした。しかし、選択トランジスタを設けた構成であっても良い。
【０１０２】
図１１は、図２に示した画素部の内部構成の別の例を示す図である。図１１において図３と同じ構成には同一符号を付してある。
【０１０３】
図１１に示す画素部２１は、図３に示す画素部２１に選択トランジスタＳＴを追加した構成となっている。また、図３に示す読み出しトランジスタＲＴのドレイン領域には、読み出し制御線ＲＬの代わりに読み出し電源線Ｖｒｅａｄを接続した構成となっている。この読み出し電源線Ｖｒｅａｄは垂直駆動走査回路３に接続され、ここから所定の電圧が供給される。
【０１０４】
選択トランジスタＳＴは、読み出しトランジスタＲＴのソース領域と信号線ＢＬとの間に設けられており、垂直駆動走査回路３から選択信号線ＳＥＬＥＣＴに供給される電圧によってオンオフ制御される。
【０１０５】
図１１に示す画素部の構成の場合、フローティングゲートＦＧに電荷を蓄積させるまでの動作は上述したのと同様である。フローティングゲートＦＧに電荷を蓄積した後は、垂直駆動走査回路３が、ｎ行目の各画素部２１の選択トランジスタＳＴをオンする。
【０１０６】
なお、読み出し制御線ＲＬと読み出し電源線Ｖｒｅａｄには、選択トランジスタＳＴをオンしたときに、フローティングゲートＦＧの電位に応じた信号が信号線ＢＬに出力されるように、所定の電圧を供給しておく。このようにすることで、選択トランジスタＳＴのオンしている期間は、その選択トランジスタＳＴを含む画素部２１から信号を出力させることができる。垂直駆動走査回路３は、選択する画素部行を順次変えていくことで、全ての画素部２１から信号を読み出すことができる。このような構成であっても、高感度かつ低消費電力のＭＯＳ型イメージセンサを実現することができる。
【０１０７】
また、以上の説明では、光電変換部ＰＤの例としてシリコン基板内に設けられたフォトダイオードを挙げたが、光電変換部ＰＤは、光を受光し、この光に応じた電荷を発生して蓄積しておくことができるものであれば何でも良く、例えば図１２に示したようなものであっても良い。
【０１０８】
図１２は、図４に示した画素部断面構造の変形例を示した図である。図１２において図４と同じ構成には同一符号を付してある。図１２に示した画素部は、図４に示した画素部におけるｐ型不純物層２１２を削除し、コンタクト部２３０、画素電極２３１、光電変換層２３２、及び対向電極２３３を追加した構成となっている。
【０１０９】
画素電極２３１は、遮光膜Ｗ上方に設けられた、画素部毎に独立した電極であり、コンタクト部２３０によってｎ型不純物層２１１と接続されている。光電変換層２３２は、画素電極２３１上に設けられた層であり、光を受光し、この光に応じた電荷を発生する。光電変換層２３２は有機又は無機の光電変換材料で構成されている。対向電極２３３は、光電変換層２３２上に設けられた透明電極である。
【０１１０】
対向電極２３３にバイアス電圧を印加することで、光電変換層２３２で発生した電荷は、画素電極２３１に移動し、ここからコンタクト部２３０を通ってｎ型不純物層２１１に移動し、ここで蓄積される。図１２に示した構成では、コンタクト部２３０、画素電極２３１、光電変換層２３２、対向電極２３３、及びｎ型不純物層２１１が、入射光に応じた電荷を発生して蓄積する光電変換部として機能する。このような構成であっても、高感度かつ低消費電力のＭＯＳ型イメージセンサを実現することができる。
【０１１１】
なお、これまでの説明では、信号読み出し部を構成するＭＯＳトランジスタをｎチャネルとしてきたが、ｐチャネルとした場合には、ｐ型とｎ型を全て逆とし、各配線に供給する電圧の極性を反対にすれば良い。
【０１１２】
以上説明したように、本明細書には次の事項が開示されている。
【０１１３】
開示されたＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、光電変換部と前記光電変換部で発生した電荷に応じた信号を読み出す信号読み出し部とを含み、前記信号読み出し部は、フローティングゲートを有し、前記光電変換部で発生した電荷を前記フローティングゲートに蓄積する蓄積トランジスタと、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出す読み出しトランジスタとを含み、前記信号線に接続されて前記読み出しトランジスタと共にソースフォロア回路を構成する負荷トランジスタを備える。
【０１１４】
この構成により、読み出しトランジスタをソースフォロア回路の駆動トランジスタとして機能させることができ、光電変換部で発生してフローティングゲートに蓄積された電荷に応じた信号を信号線に読み出すことができる。信号線には読み出しトランジスタ以外に少なくとも負荷トランジスタが接続されていれば良いため、信号線の寄生容量が大きくなっても、消費電力の増大を防ぐことができる。また、信号線の寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のイメージセンサを提供することができる。
【０１１５】
開示されたＭＯＳ型イメージセンサは、前記読み出しトランジスタのソース領域が前記信号線に電気的に接続され、前記読み出しトランジスタのゲート電極及びドレイン領域が互いに電気的に接続され、前記ゲート電極及び前記ドレイン領域に接続され、前記ゲート電極及び前記ドレイン領域に供給する電圧を可変制御する電圧制御部を備える。
【０１１６】
この構成により、例えば、ゲート電極とドレイン領域に供給する電圧を制御してソースフォロア回路を活性化又は非活性化させることができ、複数の画素部から選択的に信号を出力させることができる。この結果、各画素部内の信号読み出し部を選択するためのトランジスタが不要となり、画素部あたりのトランジスタ数を削減することができる。
【０１１７】
開示されたＭＯＳ型イメージセンサは、前記電圧制御部が、前記ゲート電極及び前記ドレイン領域に供給する電圧として、前記ソースフォロア回路を活性化させる活性化電圧と前記ソースフォロア回路を非活性化させる非活性化電圧とを供給可能であり、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域にのみ前記活性化電圧を供給し、それ以外には前記非活性化電圧を供給することで、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタのみから前記信号線に信号を出力させる。
【０１１８】
この構成により、信号を読み出したい画素部のソースフォロア回路だけを活性化させることができ、複数の画素部から選択的に信号を読み出すことができる。
【０１１９】
開示されたＭＯＳ型イメージセンサは、前記フローティングゲートの電荷を消去した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧よりも小さくなっている。
【０１２０】
この構成により、読み出しトランジスタをフローティングゲートの電位の微小変化に対して確実に応答させることができる。
【０１２１】
開示されたＭＯＳ型イメージセンサは、前記光電変換部に蓄積することのできる最大量の電荷を前記フローティングゲートに蓄積した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧よりも小さくなっている。
【０１２２】
この構成により、光電変換部で蓄積できる最大量の電荷をフローティングゲートに蓄積した状態でも、読み出しトランジスタの閾値電圧が活性化電圧を超えないため、フローティングゲートに更に電荷を蓄積させてその電荷量に応じた信号を出力させることも可能になる。この結果、複数回露光等が可能となり、広ダイナミックレンジ撮像が可能となる。
【０１２３】
開示されたＭＯＳ型イメージセンサは、前記光電変換部に蓄積することのできる最大量の電荷を前記フローティングゲートに蓄積した状態での前記読み出しトランジスタの閾値電圧が、前記活性化電圧と同じになっている。
【０１２４】
この構成により、光電変換部で蓄積できる最大量の電荷をフローティングゲートに蓄積した状態で、読み出しトランジスタの閾値電圧が活性化電圧と同じになるため、フローティングゲートに蓄積される電荷量に対する出力信号の振れ幅を大きくすることができ、感度を向上させることができる。
【０１２５】
開示されたＭＯＳ型イメージセンサは、前記電圧制御部に接続されるアルミニウム配線を備え、前記読み出しトランジスタのゲート電極を構成する材料が導電性ポリシリコンであり、前記アルミニウム配線が、前記ドレイン領域及び前記ゲート電極と直接接触している。
【０１２６】
この構成により、ドレイン領域及びゲート電極の各々と配線とを接続するコンタクト部を別途設ける必要がないため、配線レイアウトの自由度が向上する。
【０１２７】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記読み出しトランジスタのソース領域が前記信号線に電気的に接続されており、前記読み出しトランジスタのゲート電極及びドレイン領域に供給する電圧を可変制御する電圧可変制御ステップを有する。
【０１２８】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記電圧可変制御ステップでは、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域に前記ソースフォロア回路を活性化させる活性化電圧を供給し、前記信号を読み出す対象となる前記画素部以外の画素部の前記読み出しトランジスタの前記ゲート電極及び前記ドレイン領域に前記ソースフォロア回路を非活性化させる非活性化電圧を供給して、前記信号を読み出す対象となる前記画素部の前記読み出しトランジスタのみから前記信号線に信号を出力させる。
【０１２９】
開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。
【符号の説明】
【０１３０】
２１  画素部
２２  負荷トランジスタ
１００  ＭＯＳ型イメージセンサ
ＲＴ  読み出しトランジスタ
ＷＴ  書き込みトランジスタ
ＰＤ  光電変換部
ＦＧ  フローティングゲート
ＢＬ  信号線
【図１】
2011035207.tif 000003
【図２】
2011035207.tif 000004
【図３】
2011035207.tif 000005
【図４】
2011035207.tif 000006
【図５】
2011035207.tif 000007
【図６】
2011035207.tif 000008
【図７】
2011035207.tif 000009
【図８】
2011035207.tif 000010
【図９】
2011035207.tif 000011
【図１０】
2011035207.tif 000012
【図１１】
2011035207.tif 000013
【図１２】
2011035207.tif 000014