(57)【要約】【課題】鮮明な多階調カラー表示の可能な発光装置及びそれを具備する電気器具を提供する。【解決手段】画素１０４に設けられたＥＬ素子１０９の発光、非発光を時間で制御する時分割駆動方式により階調表示を行い、電流制御用ＴＦＴ１０８の特性バラツキによる影響を防ぐ。また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型発光装置を実現することができる。このようなアクティブマトリクス型発光装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁体上に形成された電流制御用ＴＦＴと、
前記電流制御用ＴＦＴのゲート電極と電気的に接続され、かつ同じ導電膜からなる容量電極とを有し、
前記容量電極がゲート絶縁膜を挟んで分離半導体膜と重なっていることを特徴とする発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光素子（ＥＬ（Electro Luminescence）素子も含む）を基板上に作り込んで形成された発光装置（自発光装置、ＥＬ表示装置ともいう）及びその発光装置を表示ディスプレイ（表示部）として有する電気器具に関する。なお、ここでいう発光素子は、ＯＬＥＤ(Organic Light emitting Device)ともよばれている。
【０００２】
また、発光素子は、ＥＬ（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られるＥＬ材料を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。ＥＬ材料におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがある。本発明の発光装置には、どちらのＥＬ材料を有する発光素子を用いることも可能である。
【背景技術】
【０００３】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。
【０００４】
アクティブマトリクス型発光装置の画素構造は図３に示すようなものが一般的である。図３において、３０１はスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）、３０２はＥＬ素子３０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴという）、３０４はコンデンサ（保持容量）である。スイッチング用ＴＦＴ３０１はゲート配線３０５及びソース配線（データ線）３０６に接続されている。また、電流制御用ＴＦＴ３０２のドレイン領域はＥＬ素子３０３に、ソース領域は電源供給線３０７に接続されている。
【０００５】
ゲート配線３０５が選択されるとスイッチング用ＴＦＴ３０１のゲートが開き、ソース配線３０６のデータ信号がコンデンサ３０４に蓄積され、電流制御用ＴＦＴ３０２のゲートが開く。そして、スイッチング用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲートは開いたままとなり、その間、ＥＬ素子３０３が発光する。このＥＬ素子３０３の発光量は流れる電流量で変化する。
【０００６】
つまり、アナログ駆動の階調表示において、ソース配線３０６から入力されるデータ信号によって電流制御用ＴＦＴ３０２のゲートに流れる電流量が制御され、ＥＬ素子の発光量が変化するのである。
【０００７】
図４（Ａ）は電流制御用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【０００８】
通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域を用いる。４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。
【０００９】
図４（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。
【００１０】
図３におけるスイッチング用ＴＦＴ３０１が開いて画素内に入力されたデータ信号は、まずコンデンサ３０４に蓄積され、その信号がそのまま電流制御用ＴＦＴ３０２のゲート電圧となる。このとき、図４（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、データ信号に対応して所定の電流がＥＬ素子３０３を流れ、その電流量に対応した発光量で前記ＥＬ素子３０３が発光する。
【００１１】
以上のように、入力される信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信号の振幅の変化で階調表示が行われる。
【００１２】
しかしながら、上記アナログ階調方式はＴＦＴの特性バラツキに非常に弱いという欠点がある。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素のスイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）を想定する。
【００１３】
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素の電流制御用ＴＦＴには異なるゲート電圧がかかることになる。即ち、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。
【００１４】
また、仮に各画素の電流制御用ＴＦＴに等しいゲート電圧がかかったとしても、電流制御用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図４（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうとＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００１５】
実際には、スイッチング用ＴＦＴと電流制御用ＴＦＴとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ階調方式はＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型発光装置の多色カラー化における障害となっている。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型発光装置を提供することを課題とする。そして、そのようなアクティブマトリクス型発光装置を表示部として具備する高性能な電気器具を提供することを課題とする。
【課題を解決するための手段】
【００１７】
本出願人は、ＴＦＴ特性のバラツキの影響を受けにくい画素構造とするためには、電流制御によってＥＬ素子の発光量を制御する従来のアナログ駆動の階調方式よりも、電流制御用ＴＦＴを単に電流供給用のスイッチング素子として用いたデジタル駆動の階調方式の方が良いと考えた。
【００１８】
そこで、アクティブマトリクス型発光装置においてデジタル駆動で、時間分割方式の階調表示（以下、時分割階調という）を行うことを考えた。
【００１９】
さらに、ソース駆動回路にビデオ信号を入力する際、ビデオ線を分割して、一度に複数のデータを入力することで、パネル表示の高速化を実現した。なお、ここでいうビデオ信号は、本明細書中のソース駆動回路に入力されるデータ信号のことである。
【００２０】
図５に時分割階調表示を行う際の書込期間と表示期間の駆動タイミング全体を示す。ここでは６ビットデジタル駆動方式により６４階調表示を行う場合について説明する。なお、書込期間とは、１フレームを構成する全ての画素に信号が書き込まれるのに要する時間であり、表示期間とは、書込に対して画素表示が行われる期間を示している。
【００２１】
書込期間ではＥＬ駆動電源を切り（全画素消灯）、画素内のＥＬ素子に電圧がかからない状態にする。また、表示期間ではＥＬ駆動電源を入れ、画素内のＥＬ素子に電圧がかかる状態にしてある。このとき画素が点灯するデータ信号が入力されると画素は点灯する。
【００２２】
表示領域の画像が完全に表示される期間を１フレームと呼ぶ。通常のＥＬディスプレイでは発振周波数は６０Ｈｚであり、図５（ａ）に示すように１秒間には、６０フレーム存在することになる。例えば４番目の１フレームにおいて６ビットデジタル階調（６４階調）表示を行う場合、１フレームを１６分割して書込期間と表示期間の比率を６：１０に決めると図５（ｂ）に示すように書込期間（≒６．２４ｍｓｅｃ）に６回の書込ができる。なお、この６回の書込を書き込む順に書込１から書込６とする。また、書込期間（書込１から書込６）に対応する表示期間をそれぞれ表示１から表示６とする。
【００２３】
また、表示期間については、表示１：表示２：表示３：表示４：表示５：表示６＝１：１／２：１／４：１／８：１／１６：１／３２となるように設定する。
【００２４】
図５（ｃ）は、１フレーム中で６回の書込（書込１から書込６）を行う際、各表示期間が、それぞれの書込に対して上記の比になる様子を示したものである。
ここで、図５（ｃ）の下部に示されている数値は、書込期間と表示期間の長さの関係を示すものである。
【００２５】
具体的には、書込１における表示期間（表示１）は、書込期間を６３としたときに３２０に値することを示している。さらに、各書込期間が６３であるのに対して、表示２は表示期間が１６０、表示３は表示期間が８０、表示４は表示期間が４０、表示５は表示期間が２０、表示６は表示期間が１０にそれぞれ値することを示している。
【００２６】
１書込期間（書込）と１表示期間（表示）をあわせて１フィールドという。つまり、図５（ｃ）には、書込期間が全て一定で表示期間の異なる６つのフィールドが存在することになる。ここで１フレームを完成させるためにはじめに表示される１つ目のフィールドをフィールド１（Ｆ１）と呼び、以下表示される順に２つ目のフィールドから６つ目のフィールドまでをフィールド２（Ｆ２）〜フィールド６（Ｆ６）と呼ぶ。
但し、フィールド１からフィールド６を出現させる順序はどのようにしても良い。この表示期間の組み合わせで６４階調のうち所望の階調表示を行うことができる。
【００２７】
また、実際のタイミングは、図５（ｄ）に示すように表示期間の異なる６つのフィールドを分散させた組み合わせにする。
【００２８】
図５（ｄ）においては、表示１の期間、所定の画素を点灯させるとすると次に、書込５に入り、全画素にデータ信号を入力したら表示５に入る。つぎに書込４で全画素にデータ信号を入力したら表示４に入る。このようにして、書込２、書込３、書込６においても同様にそれぞれのフィールドで表示所定の画素を点灯させる。
【００２９】
図５（ｅ）は、図５（ｄ）に示された６つのフィールドのフィールド５においてゲート回路から入力されるデータ信号によってあるゲート配線が選択されるというデータが書き込まれる期間（書込５）と、選択されたゲート配線にソース配線からの信号が入力されて画素が表示される表示期間（表示５）を示したものである。
【００３０】
図５は、ＶＧＡ（６４０×４８０）のパネル表示をもとにしているため、ゲート配線は４８０本であり、さらに何本かのダミーを含むゲート配線全てを選択する期間が、図５（ｅ）の書込期間である。
【００３１】
書込期間においてソース配線から入力される信号をドットデータという。１ゲート選択期間にソース駆動回路から入力されるドットデータは、図５（ｆ）に示す期間でサンプリングされる。これは、図５（ｅ）に示す書込期間に選択されるゲートのデータが書き込まれると同時にソース配線から入力された信号が書き込まれていることを示している。なお、データが一度にサンプリングされる期間は、４０ｎｓｅｃ．である。
【００３２】
なお、ソース駆動回路から入力されるドットデータは、図５（ｆ）に示すように１６個ずつ４０ｎｓｅｃ．ごとに同時に入力される。
【００３３】
さらに、１ゲート選択期間に選択されるドットデータは、全てのデータサンプリングがなされるまで、図６に示すソース駆動回路内のラッチ１（６００１）にそれぞれ保持され、全てのサンプリングが終了した後にラッチ線６００３からラッチデータが入力されて、全てのデータが一斉にラッチ２（６００２）に移動する。なお、シフトレジスタ６００４は、クロック線６００５からのクロックパルスによりビデオ線６００６から入力されるビデオ信号を選択している。
【００３４】
図５（ｆ）中にサンプリング期間の他に設けられているラインデータラッチ期間とは、ラッチ１（６００１）からラッチ２（６００２）にデータを移動させる際にラッチ信号が入力され、データが移動する期間のことをいう。
【００３５】
本発明におけるアクティブマトリクス型発光装置の画素構造を図７に示す。図７において、７０１はスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴまたは、画素スイッチＴＦＴという）、７０２はＥＬ素子７０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴまたはＥＬ駆動ＴＦＴという）、７０４はコンデンサ（保持容量または、補助容量という）である。スイッチング用ＴＦＴ７０１はゲート配線７０５及びソース配線（データ線）７０６に接続されている。また、電流制御用ＴＦＴ７０２のドレイン領域はＥＬ素子７０３に、ソース領域は電源供給線（または、電流供給線という）７０７に接続されている。
【００３６】
ゲート配線７０５が選択されるとスイッチング用ＴＦＴ７０１のゲートが開き、ソース配線７０６のデータ信号がコンデンサ７０４に蓄積され、電流制御用ＴＦＴ７０２のゲートが開く。そして、スイッチング用ＴＦＴ７０１のゲートが閉じた後、コンデンサ７０４に蓄積された電荷によって電流制御用ＴＦＴ７０２のゲートは開いたままとなり、その間、ＥＬ素子７０３が発光する。このＥＬ素子７０３の発光量は流れる電流量で変化する。
【００３７】
つまり、デジタル駆動の階調表示において、ソース配線７０６から入力されるデータ信号によって電流制御用ＴＦＴ７０２のゲートが開または閉になり、ＥＬ駆動電源が入ると電流が流れ、ＥＬ素子が発光するのである。
【００３８】
画素の電流制御用ＴＦＴの機能は、表示期間に当該画素を点灯（表示）させるか消灯（非表示）させるかを制御することである。表示期間と書込期間の切り替えは、右のパネル外の電源がＦＰＣ端子を通して行う。
【００３９】
また、パネル外に取り付けられた電源（図７の７２の７０９）は、書込期間と表示期間を切り替えるためのスイッチ機能を果たしている。書込期間では、この電源を切った状態（電圧を加えない状態）で、各画素にデータ信号を入力していく。
【００４０】
そして、全ての画素にデータが入力されて書込期間が終了したら、電源（図７の７２の７０９）を入れ、一斉に表示を行う。この期間が表示期間となる。ＥＬ素子が発光し画素を点灯させる期間は６つのフィールドのうち表示1〜表示６までのいずれかの期間である。
【００４１】
６つのフィールドが出現したら１フレームを終えたことになる。このとき、表示期間の積算によってその画素の階調が制御される。例えば、表示１と表示２を選択した場合には全灯を１００％としたうちの７６％の輝度が表現でき、表示３と表示５を選択した場合には１６％の輝度が表現できる。
【００４２】
なお、以上は６４階調の場合について説明したが、他の階調表示を行うことも可能である。
【００４３】
仮にＮビット（Ｎは２以上の整数）の階調（２n階調）の表示を行う場合には、図８に示すように、まず１フレームをＮビットの階調に対応させてＮ枚のフィールド（Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)と表す）に分割する。階調が多くなるにつれて１フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。
【００４４】
さらに、これらＮ枚の各フィールドは書込期間（Ｔa）及び表示期間（Ｔs）に分離される。
【００４５】
そして、Ｎ枚の各フィールドの表示期間（但し、Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)に対応する表示期間を各々Ｔs１、Ｔs２、Ｔs３…Ｔs(n-1)、Ｔs(n)と表す）をＴs１：Ｔs２：Ｔs３：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-(n-1)となるように処理する。
【００４６】
この状態で、任意の１フィールドでは順次画素が選択され（厳密には各画素のスイッチング用ＴＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所定のゲート電圧（データ信号に対応する）が加わる。このとき、電流制御用ＴＦＴが導通状態になるようなデータ信号が入力された画素のＥＬ素子は、書込期間終了後、電源が入力されるとそのフィールドに割り当てられた表示期間だけ画素が点灯する。
【００４７】
この動作をＮ枚のフィールド全てにおいて繰り返し、その表示期間の積算によって１フレームにおける各画素の階調が制御される。従って、任意の１画素に注目すると、その画素が各フィールドでどれだけの期間点灯したか（どれだけの表示期間を経由したか）によって、その１画素の階調が制御される。
【００４８】
以上のように、アクティブマトリクス型発光装置にデジタル駆動の時分割階調方式を用いることで、アナログ駆動の階調表示において問題であったＴＦＴ特性の影響を受けずに階調表示を行うことが可能となる点が本発明の特徴であるが、本発明では、さらに、画素部の各画素には、ＴＦＴの特性のバラツキを抑えるために保持容量が形成されているが、この保持容量の配置を工夫することによって、画素の開口率の向上を図っている。
【発明の効果】
【００４９】
本発明を実施することで、ＴＦＴの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型発光装置を得ることができる。具体的には、アクティブマトリクス型発光装置において従来のアナログ階調表示からデジタル信号による時分割階調表示を行うことで、電流制御用ＴＦＴの特性バラツキによる階調不良をなくし、色再現性の良い高精細な画像を得ることができる。
【００５０】
また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型発光装置を実現している。
【００５１】
そして、そのようなアクティブマトリクス型発光装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。
【図面の簡単な説明】
【００５２】
【図１】発光装置の構成を示す図。
【図２】発光装置の断面構造を示す図。
【図３】従来の発光装置における画素部の構成を示す図。
【図４】アナログ階調方式で利用するＴＦＴ特性を説明する図。
【図５】時分割階調方式の動作モードを説明する図。
【図６】発光装置のソース駆動回路を示す図。
【図７】発光装置の画素部の画素構造を示す図。
【図８】時分割階調方式の動作モードを説明する図。
【図９】発光装置のパネル全体の上面図。
【図１０】ＦＰＣ入力部の保護回路。
【図１１】発光装置のゲート駆動回路を示す図。
【図１２】発光装置のソース駆動回路を示す図。
【図１３】発光装置の作製工程を示す図。
【図１４】発光装置の作製工程を示す図。
【図１５】発光装置の作製工程を示す図。
【図１６】発光装置の外観を示す図。
【図１７】発光装置の外観を示す図。
【図１８】コンタクト構造の作製工程を示す図。
【図１９】発光装置の画素部の上面構造を示す図。
【図２０】発光装置の断面構造を示す図。
【図２１】発光装置のソース駆動回路の一部を示す図。
【図２２】本発明を用いた発光装置の画素部の駆動回路及び画像を示す写真。
【図２３】本発明を用いた発光装置を示す写真。
【図２４】ＥＬ素子の素子構造を示す図。
【図２５】ＥＬ素子の特性を示す図。
【図２６】電気器具の具体例を示す図。
【図２７】ＥＬ素子と電流制御用ＴＦＴの接続の構成を示す図と、ＥＬ素子と電流制御用ＴＦＴの電圧電流特性を示す図。
【図２８】ＥＬ素子と電流制御用ＴＦＴの電圧電流特性を示す図。
【図２９】電流制御用ＴＦＴのゲート電圧とドレイン電流の関係を示す図。
【発明を実施するための形態】
【００５３】
図１は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。図１のアクティブマトリクス型発光装置は、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置されたデータ信号側駆動回路１０２、ゲート信号側駆動回路１０３が形成される。また、１１３は時分割階調データ信号発生回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００５４】
データ信号側駆動回路１０２は、シフトレジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッチ２（１０２ｃ）を有している。その他、バッファ（図示せず）を有している。
【００５５】
なお、本実施例のアクティブマトリクス型発光装置においては、データ信号側駆動回路を１つだけ設けているが、画素部の上下を挟むように２つのソース信号側駆動回路を設けても良い。
【００５６】
また、１０３はゲート信号側駆動回路であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。
【００５７】
画素部１０１は、６４０×４８０（横×縦）の画素を有している。各画素にはスイッチング用ＴＦＴおよび電流制御用ＴＦＴが配置されている。スイッチング用ＴＦＴ１０５はゲート配線１０６及びソース配線（データ線）１０７に接続されている。また、電流制御用ＴＦＴ１０８のドレイン領域はＥＬ素子１０９に、ソース領域は電源供給線１１０に接続されている。
【００５８】
ゲート配線１０６が選択されるとスイッチング用ＴＦＴ１０５のゲートが開き、ソース配線１０７のデータ信号がコンデンサ１１２に蓄積され、電流制御用ＴＦＴ１０８のゲートが開く。つまり、ソース配線１０７から入力されるデータ信号により電流制御用ＴＦＴ１０８に電流が流れ、ＥＬ素子が発光する。
【００５９】
ここで、本実施例のアクティブマトリクス型発光装置の動作および信号の流れを説明する。
【００６０】
まず、データ信号側駆動回路１０２の動作を説明する。データ信号側駆動回路１０２は、基本的にシフトレジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッチ２（１０２ｃ）を含む。シフトレジスタ１０２ａにクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００６１】
シフトレジスタ１０２ａからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給されるソース配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【００６２】
バッファによって緩衝増幅されたタイミング信号（デジタルデータ信号（Digital Data Signals））は、ラッチ１（１０２ｂ）に供給される。ラッチ１（１０２ｂ）は、６ビットデジタル信号（6bit digital signal）を処理するラッチを有する。ラッチ１（１０２ｂ）は、前記タイミング信号が入力されると、時分割階調データ信号発生回路１０４から供給される６ビットデジタルデータ信号を順次取り込み、保持する。
【００６３】
ラッチ１（１０２ｂ）の全てのステージにデジタルデータ信号の書込が一通り終了するまでの時間を書込期間という。すなわち、ラッチ１（１０２ｂ）の中で一番左側のステージのラッチにデジタルデータ信号が書き込まれる時点から、一番右側のステージのラッチにデジタルデータ信号の書込が終了する時点までが書込期間である。また、上記書込期間をライン期間と呼ぶこともある。
【００６４】
書込期間終了後、シフトレジスタ１０２ａの動作タイミングに合わせて、ラッチ２（１０２ｂ）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ１（１０２ｂ）に書き込まれ保持されているデジタルデータ信号は、ラッチ２（１０２ｃ）に一斉に送出され、ラッチ２（１０２ｃ）に保持される。
【００６５】
デジタル信号をラッチ２（１０２ｃ）に送出し終えたラッチ１（１０２ｂ）には、シフトレジスタ１０２ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１０４から供給されるデジタル信号の書込が順次行われる。
【００６６】
また、ラッチ２（１０２ｃ）にはラッチ信号（Latch Signals）が入力される。
【００６７】
ゲート信号側駆動回路１０３においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応するゲート配線（走査線）に供給される。
【００６８】
１１３は時分割階調データ信号発生回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。時分割階調データ信号発生回路１１３は、外部から入力されるデジタル信号の周波数を１／ｍに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。
【００６９】
本発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、「０」または「１」の情報を有するデジタルデータ信号がそのまま画素部へと入力される。
【００７０】
画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図を図１（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチング用ＴＦＴであり、ゲート信号を入力するゲート配線１０６とビデオ信号を入力するソース配線１０７に接続されている。
【００７１】
また、１０８は電流制御用ＴＦＴであり、そのゲートはスイッチング用ＴＦＴ１０５のドレイン領域に接続される。そして、電流制御用ＴＦＴ１０８の一方の不純物領域であるドレイン領域はＥＬ素子１０９に接続され、他方の不純物領域であるソース領域は電源供給線１１０に接続される。ＥＬ素子１０９は電流制御用ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層を挟んで陽極に対向して設けられた陰極（対向電極）とからなり、陰極は所定の電源１１１に接続されている。
【００７２】
なお、スイッチング用ＴＦＴ１０５は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【００７３】
また、電流制御用ＴＦＴ１０８においては、電流制御用ＴＦＴ１０８が、ｎチャネル型ＴＦＴである場合には、電流制御用ＴＦＴ１０８のドレイン領域はＥＬ素子１０９の陰極に接続され、電流制御用ＴＦＴ１０８が、ｐチャネル型ＴＦＴである場合には、電流制御用ＴＦＴ１０８のドレイン領域はＥＬ素子１０９の陽極に接続される構造をとる。
【００７４】
また、スイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、電流制御用ＴＦＴ１０８のゲート電圧を保持するためにコンデンサ１１２が設けられる。このコンデンサ１１２はスイッチング用ＴＦＴ１０５のドレイン領域と電源供給線１１０とに接続されている。
【００７５】
以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路１１３にて形成される。この回路ではデジタル信号からなるビデオ信号（画像情報を含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
【００７６】
典型的には、時分割階調データ信号発生回路１１３には、１フレームをＮビット（Ｎは２以上の整数）の階調に対応した複数のフィールドに分割する手段と、それら複数のフィールドにおいて書込期間及び表示期間を選択する手段と、その表示期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-(n-1)となるように設定する手段とが含まれる。
【００７７】
時分割階調データ信号発生回路１１３は、本発明の発光装置の外部に設けても良いし、一体形成しても良い。発光装置の外部に設けられる場合、そこで形成されたデジタルデータ信号が本発明の発光装置に入力される構成となる。
【００７８】
次に、本発明のアクティブマトリクス型発光装置について、断面構造の概略を図２に示す。
【００７９】
図２において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００８０】
また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。
【００８１】
２０１はスイッチング用ＴＦＴであり、ｎチャネル型ＴＦＴで形成されているが、スイッチング用ＴＦＴは、ｐチャネル型としてもよい。また、２０２は電流制御用ＴＦＴであり、図２は、電流制御用ＴＦＴ２０２がｐチャネル型ＴＦＴで形成された場合を示している。つまり、この場合は、電流制御用ＴＦＴのゲート電極は、ＥＬ素子の陽極に接続される。しかし、電流制御用ＴＦＴがｎチャネル型ＴＦＴで形成された場合には、電流制御用ＴＦＴはＥＬ素子の陰極に接続される。
【００８２】
ｎチャネル型ＴＦＴの電界効果移動度はｐチャネル型ＴＦＴの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小さくできる。
【００８３】
ただし、本発明において、スイッチング用ＴＦＴと電流制御用ＴＦＴをｎチャネル型ＴＦＴに限定する必要はなく、両方又はどちらか片方にｐチャネル型ＴＦＴを用いることも可能である。
【００８４】
スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン配線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【００８５】
また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても良い。
【００８６】
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴのオフ電流を十分に低くすれば、それだけ図１（Ｂ）に示すコンデンサ１１２に必要な容量を小さくすることができる。即ち、コンデンサ１１２の専有面積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子１０９の有効発光面積を広げる上でも有効である。
【００８７】
さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８を介してゲート電極１９a、１９bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（幅）は２．０〜１２．０μｍ、代表的には６．０〜１０．０μｍとすれば良い。
【００８８】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域）を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
【００８９】
次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、チャネル形成領域２９、ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２０、ソース配線３１並びにドレイン配線３２を有して形成される。なお、ゲート電極３０はシングルゲート構造となっているが、マルチゲート構造であっても良い。
【００９０】
図１（Ｂ）に示すように、スイッチング用ＴＦＴのドレイン領域は電流制御用ＴＦＴのゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２を介して電気的に接続されている。また、ソース配線２９は図１（Ｂ）の電源供給線１１０に接続される。
【００９１】
また、流しうる電流量を多くするという観点から見れば、電流制御用ＴＦＴ２０２の活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことも有効である。逆に、スイッチング用ＴＦＴ２０１の場合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。
【００９２】
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路も形成される。図２には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。
【００９３】
図２においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、ここでいう駆動回路としては、図１に示したデータ信号駆動回路１０２、ゲート信号駆動回路１０３を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成することも可能である。
【００９４】
ｎチャネル型２０４の活性層は、ソース領域３５、ドレイン領域３６、ＬＤＤ領域３７及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜１８を介してゲート電極３９と重なっている。本明細書中では、このＬＤＤ領域３７をＬｏｖ領域ともいう。
【００９５】
ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ２０４はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
【００９６】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【００９７】
また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によって両者は電気的に接続される。
【００９８】
また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が好ましい。
【００９９】
また、４９は酸化物導電膜からなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４８にコンタクトホール（開孔）を開けた後、形成された開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成される。次に、絶縁膜５０を形成する。絶縁膜５０は、珪素を含む絶縁膜もしくは、有機樹脂膜をパターニングして形成すればよい。絶縁膜は、画素電極と画素電極との間を埋めるように形成され、このあと形成される発光層等の有機ＥＬ材料が、画素電極４９の端部を覆わないようにするために設けられる。
【０１００】
絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色素等をドーピングしても良い。
【０１０１】
有機ＥＬ材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第４，３５６，４２９号、  米国特許第４，５３９，５０７号、  米国特許第４，７２０，４３２号、  米国特許第４，７６９，２９２号、  米国特許第４，８８５，２１１号、  米国特許第４，９５０，９５０号、  米国特許第５，０５９，８６１号、  米国特許第５，０４７，６８７号、  米国特許第５，０７３，４４６号、  米国特許第５，０５９，８６２号、  米国特許第５，０６１，６１７号、  米国特許第５，１５１，６２９号、  米国特許第５，２９４，８６９号、  米国特許第５，２９４，８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８−７８１５９号公報。
【０１０２】
なお、発光装置には大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ（緑）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式がある。
【０１０３】
ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。
【０１０４】
陰極５２はＥＬ層５１を形成した後、大気解放しないで連続的に形成することが望ましい。陰極５２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０１０５】
ＥＬ層５１と陰極５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマＣＶＤ法等の気相法で選択的に形成することが好ましい。
【０１０６】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法やスクリーン印刷法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。
【０１０７】
また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層５１、陰極５２を形成した後、大気解放しないで連続的に保護電極５３まで形成することも有効である。
【０１０８】
本発明は、アクティブマトリクス型発光装置において、アナログ駆動の階調表示をデジタル駆動の時分割階調表示にすることで、これまでアナログ駆動の階調において問題となっていたＴＦＴのバラつきの問題を改善したというものである。従って、図２の発光装置の構造に限定されるものではなく、図２の構造は本発明を実施する上での好ましい形態の一つに過ぎない。
【０１０９】
上記ポリシリコン膜を用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、図２のように、画素内において機能に応じて構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）発光装置を作製する上で非常に有効である。
【０１１０】
さらに、本発明の発光装置において、画素毎に保持容量を形成している。図１９には、本発明を図２で示すような構造の場合に形成される容量を示している。
なお、図１９において図１又は図２と対応する部分には適宜、図１又は図２の符号を引用する。
【０１１１】
図１９において、１９０３で示される領域が保持容量となる。保持容量１９０３は、電源供給線１９０２と電気的に接続された半導体膜１９０４、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極を形成する導電膜２９と電気的に接続された同一の導電膜との間で形成される。なお、半導体膜１９０４は、スイッチング用ＴＦＴ及び電流制御用ＴＦＴを作製する際に形成される半導体膜を第一の半導体膜と呼ぶのに対して、分離して形成されるので、本発明においては、第二の半導体膜（または、分離半導体膜）という。
【０１１２】
つまり、分離半導体膜１９０４は、図１９で示すようにスイッチング用ＴＦＴが有するソース領域１３、ドレイン領域１４といった不純物領域や、電流制御用ＴＦＴが有するソース領域２６やドレイン領域２７といった不純物領域を形成するための第一の半導体膜とは、孤立して形成されている。
【０１１３】
なお、１９０３で示される領域において、分離半導体膜１９０４はゲート絶縁膜を挟んで導電膜２９と重なっており、この時、分離半導体膜１９０４の６０％以上が導電膜２９と重なる構造になっている。さらに、分離半導体膜１９０４の６０％以上が層間絶縁膜を挟んで電源供給線１９０２と重なる構造になっている。又、導電膜２９、層間絶縁膜（図示せず）及び電源供給線１９０２で形成される容量も保持容量として用いることが可能である。なお、本明細書中では、導電膜２９のうち、分離半導体膜１９０４と重なる部分または、電源供給線１９０２と重なる部分のことを容量電極と呼ぶ。
【実施例１】
【０１１４】
本発明の実施例について図９〜図１６および表１〜４を用いて説明する。ここでは、本発明を実施する上で用いる画素部とその周辺に設けられる駆動回路構成およびその仕様（サイズおよび電圧値等）、さらに入力される信号について説明する。
【０１１５】
図９は、上面（陰極成膜側）からみたパネル全体の平面図である。ここで、表示は下面に向かってなされる。図９において９０１は画素部であり、９０２はソース駆動回路、９０３はゲート駆動回路、９０４はフレキシブルプリントサーキット（以下ＦＰＣ）入力部である。なお、本実施例において用いたＦＰＣは、５００μｍピッチで５０×２本の端子を有する。
【０１１６】
本実施例において図９のＦＰＣ入力部（１）９０４ａ及びＦＰＣ入力部（２）
９０４ｂは、図１０に示すようなＦＰＣ入力部の保護回路を有する。なお、ＦＰＣ入力端子部の保護回路を有するのは、図９中のＦＰＣ入力部（１）９０４ａ及びＦＰＣ入力部（２）９０４ｂの上部に付けられている番号（１〜１００）のうちの１〜１９、８２〜１００を除く部分である。
【０１１７】
さらに、本実施例において用いたＦＰＣ入力端子の仕様を表１に示す。なお、表１に示されている「端子Ｎｏ．」は、図９中のＦＰＣ入力部（１）９０４ａ及びＦＰＣ入力部（２）９０４ｂの上部に付けられている番号（１〜１００）と対応している。
【０１１８】
【表１】
2011257754.tif 000003
【０１１９】
次に、図９のゲート駆動回路９０３の詳細な回路図を図１１に示す。ゲート駆動回路における正電源電圧は１０Ｖであり、負電源電圧は０Ｖ、ゲート駆動回路に入力される動作クロックの周波数は、２５０ｋＨｚである。また、このゲート駆動回路は、走査方向の切り替え機能を有する。
【０１２０】
図１１における記号ｇ＿ｃｈｓｗ＿ａは、走査方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一部であり、ｇ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｇ＿ｂｕｆｆ＿ｆ、ｇ＿ｂｕｆｆ＿ｉ、ｇ＿ｂｕｆｆ＿ｋ、ｇ＿ｂｕｆｆ＿ｍ、ｇ＿ｂｕｆｆ＿ｎ、ｇ＿ｂｕｆｆ＿ｐは、バッファを示す。また、ｇ＿ｃｌｋ＿ｇ、ｇ＿ｃｌｋ＿ｈは、クロック回路を示す。
【０１２１】
本実施例では、図１１中の破線で囲まれている部分、つまりｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄ、ｇ＿ｃｌｋ＿ｇ、ｇ＿ｃｌｋ＿ｈから構成される部分をシフトレジスタ（１１００１）という。
【０１２２】
本実施例のゲート駆動回路を構成するシフトレジスタ、ＮＡＮＤ回路、バッファに含まれるＴＦＴのサイズを表２に示す。シフトレジスタ、ＮＡＮＤ回路、バッファには、ｐ型のＴＦＴおよびＮ型のＴＦＴが用いられているので、それぞれについて示した。表２中のサイズは、図１１に示されている記号にそれぞれ対応している。また、表中においてＬ［μm］は、ＴＦＴのチャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル幅を示す。
【０１２３】
【表２】
2011257754.tif 000004
【０１２４】
次に、図９のソース駆動回路９０２の詳細な回路図を図１２に示す。ソース駆動回路における正電源電圧は９Ｖであり、負電源電圧は０Ｖで、ソース駆動回路に入力される動作クロックの周波数は、１２．５ＭＨｚであり、走査方向の切り替え機能を有する。
【０１２５】
図１２におけるｓ＿ｃｈｓｗ＿ａは、走査方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一部、ｓ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｓ＿ｂｕｆ１＿ｆ、ｓ＿ｂｕｆ１＿ｇ、ｓ＿ｂｕｆ１＿ｈ、ｓ＿ｂｕｆ１＿ｉ、ｓ＿ｂｕｆ２＿ｎ、ｓ＿ｂｕｆ３＿ｔは、いずれもバッファである。また、ｓ＿ｌａｔ１＿ｊ、ｓ＿ｌａｔ１＿ｋ、ｓ＿ｌａｔ１＿ｍは、いずれも１段目のラッチ（以下ラッチ１という）を示し、ｓ＿ｌａｔ２＿ｐ、ｓ＿ｌａｔ２＿ｒ、ｓ＿ｌａｔ２＿ｓは、いずれも２段目のラッチ（以下ラッチ２という）を示す。
【０１２６】
本実施例では、図１２中の破線で囲まれている部分、つまりｓ＿ｓｆｔｒ＿ｂ、ｓ＿ｓｆｔｒ＿ｃ、ｓ＿ｓｆｔｒ＿ｄから構成される部分をシフトレジスタ（１２００１）という。
【０１２７】
次に本実施例のソース駆動回路を構成するシフトレジスタ、ＮＡＮＤ回路、バッファに含まれるＴＦＴのサイズを表３に示す。シフトレジスタ、ＮＡＮＤ回路、バッファには、ｐ型のＴＦＴおよびＮ型のＴＦＴが用いられているので、それぞれについて示した。表３中のサイズは、図１２に示されている記号にそれぞれ対応している。また、表中においてＬ［μm］は、ＴＦＴのチャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル幅を示す。なお、ｎ型ＴＦＴのチャネル長には、Ｌｏｖ領域が含まれている。
【０１２８】
【表３】
2011257754.tif 000005
【０１２９】
本実施例におけるパネル内の各画素は、図７（７１）のような構造をとる。ここで、電流制御用ＴＦＴ７０２はｐ型（Ｌ＝５．０μｍ，Ｗ＝１５．０μｍ）であり、スイッチング用ＴＦＴ７０１は、Ｎ型（Ｌ＝４．０μｍ（Ｌｏｆｆ＝２．０μｍ×２×２を除く），Ｗ＝３μｍ）である。また、補助容量７０４の面積は、Ｓ〜０．００８×０．０３６ｍｍ2（ＬＤＤＳｉ−ＧＴａ−Ａｌ間）である。
【０１３０】
本実施例における表示パネルの仕様を表４に示す。
【０１３１】
【表４】
2011257754.tif 000006
【０１３２】
本実施例におけるパネルサイズは、８７ｍｍ×１００ｍｍであり、画面サイズは、６１ｍｍ×８１ｍｍ（対角４．０インチ）である。また画素のピッチは、１２６μｍであり、画素配列は、ストライプ状になっており、開口率は、約６０％である。
【０１３３】
なお、本明細書中では、画素部においてＴＦＴや配線等により光の透過が妨げられる部分の面積を画素部全体の面積から除いた領域を透過領域としたとき、画素部の面積全体に対する透過領域の比率を開口率（または、有効発光面積）という。また、１画面あたりの画素数は、（ｄ２＋６４０＋ｄ２）×（ｄ２＋４８０＋ｄ２）で計算され、３０７２００＋（ｄ）４４９６画素である。（ただし、ｄは、ダミーを意味する。）
【０１３４】
本実施例におけるパネル仕様は、６４０×４８０のＶＧＡであり、単色表示である。また、６４階調（６ビット）で、デューティー比は、６２．５％である。
【０１３５】
なお、本実施例においては、一つのパネルサイズに対する開口率を示したが、画素のピッチが１００〜１４０μｍである場合には、開口率を５０〜８０％とすることが可能である。
【実施例２】
【０１３６】
実施例１では、表示期間にパネル外に設けられたＥＬ素子に電圧を加えるための電源（図７の７０９）のスイッチを切り、書込期間に電源のスイッチを入れるとしているが、この方法を用いると書込期間終了後、表示期間に入ると同時に電源のスイッチが入るというシステムになる。その場合、表示期間に入ると同時に急激な電流の増加が生じるため、パネル全体の負荷に対して電荷を充電する可変電圧源の能力を超えてしまうことがある。
【０１３７】
これによりパネル全体に必要な電圧を加えることができなくなり、十分なパネル表示ができなくなる。
【０１３８】
本実施例は、電源（図７の７０９）のスイッチを常に入れておくことで書込期間と表示期間の間の急激な電流の増加を防ぐというものである。
【０１３９】
しかし、この方法を用いると書込期間中も表示がなされることになり、図５（ｃ）における書込４、書込５、書込６などの書込期間よりも表示期間が短い場合には、実質的に表示４、表示５、表示６を実施することは不可能になる。
【０１４０】
つまり、本実施例を実施する場合には（１）画素数を少なくして書込期間を短くする、（２）駆動回路に含まれるＴＦＴの能力を上げて動作速度を上げる、（３）駆動回路をパネル外に付ける構造にして動作速度を上げるといった点を考慮する必要がある。
【実施例３】
【０１４１】
本発明の実施例について図１３〜図１５を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１４２】
まず、図１３（Ａ）に示すように、ガラス基板５００上に下地膜５０１を３００ｎｍの厚さに形成する。本実施例では下地膜５０１として窒化酸化珪素膜を積層して用いる。この時、ガラス基板５００に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。また、下地膜５０１に放熱効果を持たせることは有効であり、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けても良い。
【０１４３】
次に下地膜５０１の上に５０ｎｍの厚さの非晶質珪素膜（図示せず））を公知の成膜法で形成する。なお、非晶質珪素膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。また、膜厚は２０〜１００ｎｍの厚さであれば良い。
【０１４４】
そして、特開平７−１３０６５２号公報に記載の技術に従って非晶質珪素膜を結晶化し、結晶質珪素膜（多結晶シリコン膜若しくはポリシリコン膜ともいう）
５０２を形成する。これ以外に公知の結晶化方法としてレーザー光を用いた結晶化法もしくは赤外光を用いた結晶化法を用いても良い（図１３（Ａ））。
【０１４５】
次に、図１３（Ｂ）に示すように、結晶質珪素膜５０２をパターニングして島状に加工した半導体膜５０３〜５０６を形成する（図１３（Ｂ））。
【０１４６】
次に、結晶質珪素膜５０２上に酸化珪素膜でなる保護膜５０７を１３０ｎｍの厚さに形成する。この厚さは１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の範囲で選べば良い。また、珪素を含む絶縁膜であれば他の膜でも良い。この保護膜５０３は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。
【０１４７】
そして、保護膜５０７を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を半導体膜５０３〜５０６に添加する。なお、ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンを用いることができる。なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したプラズマドーピング法を用いてボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い（図１３（Ｃ））。
【０１４８】
この工程により半導体膜５０３〜５０６中にはｐ型不純物元素が１×１０15〜５×１０17atoms/cm3（代表的には１×１０16〜１×１０17atoms/cm3）の濃度で含まれる。ここで添加されたｐ型不純物元素はＴＦＴのしきい値電圧の調節に用いられる。
【０１４９】
次に、保護膜５０７上にレジストマスク５０８a、５０８bを形成し、保護膜５０７を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い（図１３（Ｄ））。
【０１５０】
この工程により形成されるｎ型不純物領域５０９には、ｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）
の濃度で含まれるようにドーズ量を調節する。
【０１５１】
この時点で、添加したｎ型不純物元素及びｐ型不純物元素の活性化を行っても良い。活性化手段は公知の技術を用いれば良いが、代表的にはレーザーアニール、ランプアニール、ファーネスアニールもしくはそれらを併用して行えば良い。
【０１５２】
次に、図１３（Ｅ）に示すように、半導体膜５０３〜５０６を覆ってゲート絶縁膜５１０を形成する。ゲート絶縁膜５１０としては、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用いる。
【０１５３】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５１１〜５１５を形成する。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知のあらゆる導電膜を用いることができる。
【０１５４】
代表的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０１５５】
本実施例では、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜と、３５０ｎｍ厚のタンタル（Ｔａ）膜とからなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１５６】
またこの時、ゲート電極５１２はｎ型不純物領域５０９の一部にゲート絶縁膜５１０を挟んで重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。
【０１５７】
次に、図１４（Ａ）に示すように、ゲート電極５１１〜５１５をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域５１６〜５２３にはｎ型不純物領域５０９の１／２〜１／１０（代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度が好ましい。
【０１５８】
次に、図１４（Ｂ）に示すように、ゲート電極５１１〜５１５をマスクとして自己整合的にゲート絶縁膜５０７をエッチングする。こうしてゲート電極の直下に残存したゲート絶縁膜５２４〜５２８が形成される。
【０１５９】
次に、図１４（Ｃ）に示すように、レジストマスク５２９を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域５３０〜５３３を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）の濃度となるようにボロンを添加する。
【０１６０】
なお、不純物領域５３０〜５３３には既に１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３００倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。
【０１６１】
次に、図１４（Ｄ）に示すようにレジストマスク５３４a〜５３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域５３５〜５３９を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）となるように調節する。
【０１６２】
なお、不純物領域５３０〜５３３のうち、５４０〜５４３で示される領域には同様にリンが添加されるが、ｐ型不純物元素の濃度に比べて十分に低い濃度であるため、ｐ型からｎ型に反転するようなことはない。
【０１６３】
また、この工程によってｎチャネル型ＴＦＴのソース領域及びドレイン領域が形成されるが、スイッチング用ＴＦＴでは、図１４（Ａ）の工程で形成したｎ型不純物領域５１９〜５２１の一部を残すようにする。この残された領域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域１５a〜１５dに相当する。
【０１６４】
次に、レジストマスク５３４a〜５３４dを除去した後、保護膜５４４を形成し、その後、添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間のファーネスアニールを行う（図１４（Ｅ））。
【０１６５】
次に、図１５（Ａ）に示すように、第１層間絶縁膜５４５を形成する。なお、保護膜５４４を含めて第１層間絶縁膜と呼んでも良い。第１層間絶縁膜５４５としては、シリコンを含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、保護膜５４４として２００ｎｍ厚の窒化酸化シリコン膜を用い、その上に５００ｎｍ厚の酸化シリコン膜を積層した構造とする。
【０１６６】
次に、第１層間絶縁膜５４５に対してコンタクトホールを形成し、ソース配線５４６〜５４９と、ドレイン配線５５０〜５５２を形成する。なお、本実施例ではこの配線を、チタン膜６０ｎｍ、窒化チタン膜４０ｎｍ、２wt%のシリコンを含むアルミニウム膜３００ｎｍ、チタン膜１００ｎｍをスパッタ法で連続形成した四層構造の積層膜とする。勿論、他の導電膜を用いても良い。また、必要であれば、この配線上にパッシベーション膜を形成することも可能である。この場合、パッシベーション膜としては、窒化珪素膜もしくは窒化酸化珪素膜を用い、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の膜厚で形成することが望ましい。
【０１６７】
さらに、３％の水素を含む雰囲気中で、３００〜４５０℃で１〜４時間の熱処理することにより水素化処理を行う。この工程は熱的に励起された水素により半導体の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６８】
なお、水素化処理は第１層間絶縁膜５４５を形成する間に入れても良い。即ち、保護膜５４４を形成した後で上記のように水素化処理を行い、その後で第１層間絶縁膜５４５を形成しても構わない。また、上述したパッシベーション膜を形成した後で行っても良い。
【０１６９】
次に、図１５（Ｂ）に示すように有機樹脂からなる第２層間絶縁膜５５３を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリルもしくはＢＣＢ（ベンゾシクロブテン）を使用することができる。特に、第２層間絶縁膜５５３は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１７０】
次に、第２層間絶縁膜５５３にドレイン配線５５２に達するコンタクトホールを形成し、酸化物導電膜からなる画素電極５５４を形成する。本実施例では画素電極５５４として酸化インジウムと酸化スズとの化合物からなる酸化物導電膜を１１０ｎｍの厚さに形成する。
【０１７１】
次に、図１５（Ｃ）に示すように絶縁膜５５５、５５６を形成する。絶縁膜５５５、５５６は２００〜３００ｎｍ厚の珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。絶縁膜５５５は画素と画素との間（画素電極と画素電極との間）を埋めるように形成され、このあと形成される発光層等の有機ＥＬ材料が画素電極５５４の端部を覆わないようにするために設けられる。また、絶縁膜５５６は画素電極５５４の凹部を埋めるように設けられ、この部分におけるＥＬ素子の陰極と画素電極とのショートを防ぐ効果をもつ。
【０１７２】
次に、画素電極５５４の表面にオゾン処理を行う。本実施例では、酸素ガス中に晒した状態で紫外光（ＵＶ光）を照射することで処理を行う。その後、スピンコート法により正孔注入層５５７、発光層５５８を形成する。本実施例では正孔注入層５５７として３０ｎｍ厚のポリチオフェン（ＰＥＤＯＴ）を用い、発光層５５８として８０ｎｍ厚のポリパラフェニレンビニレン（ＰＰＶ）を用いる。
【０１７３】
なお、本実施例では発光層及び正孔注入層でなる二層構造とするが、その他に正孔輸送層、電子注入層、電子輸送層等を設けても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
またＥＬ材料として、高分子系材料だけでなく低分子系材料を用いても良いし、無機材料を組み合わせて用いても良い。
【０１７４】
次に、仕事関数の低い導電膜からなる陰極５５９を４００ｎｍの厚さに形成する。このような導電膜としては、周期表の１族もしくは２族に属する元素を含む導電膜のように仕事関数が２．０〜３．０の導電膜を用いると良い。また、陰極５５９の上にパッシベーション膜を設けることも有効である。
【０１７５】
こうして図１５（Ｃ）に示すような構造のアクティブマトリクス基板が完成する。なお、絶縁膜５５５、５５６を形成した後、陰極５５９を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０１７６】
こうして図１５（Ｃ）に示すような構造が完成する。なお、実際には、図１５（Ｃ）まで完成したら、さらに外気に曝されないように気密性の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置することでＥＬ層の信頼性（寿命）が向上する。
【０１７７】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる状態にまでしたものを本明細書中では発光装置（または、ＥＬモジュール）という。
【０１７８】
ここで本実施例のアクティブマトリクス型発光装置の構成を図１６の斜視図を用いて説明する。本実施例のアクティブマトリクス型発光装置は、ガラス基板６０１上に形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレイン領域は電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１７９】
さらに、電流制御用ＴＦＴ６０８のソース側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。また、電流制御用ＴＦＴ６０８のドレイン領域にはＥＬ素子６１０が接続されている。また、このＥＬ素子６１０のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【０１８０】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電源供給線６０９に接続された入出力配線６１４が設けられている。
【０１８１】
さらに、ハウジング材をも含めた本実施例の発光装置について図１７（Ａ）、（Ｂ）を用いて説明する。なお、必要に応じて図１６で用いた符号を引用することにする。
【０１８２】
基板１２００上には画素部１２０１、データ信号側駆動回路１２０２、ゲート信号側駆動回路１２０３が形成されている。それぞれの駆動回路からの各種配線は、入出力配線６１２〜６１４を経てＦＰＣ６１１に至り外部機器へと接続される。
【０１８３】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材１２０４を設ける。なお、ハウジング材１２０４はＥＬ素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤１２０５によって、基板１２００と共同して密閉空間を形成するようにして基板１２００に固着される。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジング材１２０４は複数設けても構わない。
【０１８４】
また、ハウジング材１２０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、有機系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等）、シリコン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接着剤１２０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。
【０１８５】
また、接着剤１２０５の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
【０１８６】
さらに、ハウジング材と基板１２００との間の空隙１２０６は不活性ガス（アルゴン、ヘリウム、窒素等）を充填しておくことが望ましい。また、ガスに限らず不活性液体（パーフルオロアルカンに代表されるの液状フッ素化炭素等）を用いることも可能である。不活性液体に関しては特開平８−７８５１９号で用いられているような材料で良い。
【０１８７】
また、空隙１２０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９−１４８０６６号公報に記載されているような材料を用いることができる。典型的には酸化バリウムを用いれば良い。
【０１８８】
また、図１７（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の画素が設けられ、それらは全て保護電極１２０７を共通電極として有している。本実施例では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成することが好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図１７（Ｂ）の構造を実現することができる。
【０１８９】
このとき、ＥＬ層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。
【０１９０】
なお、保護電極１２０７は１２０８で示される領域において、画素電極と同一材料でなる接続配線１２０９を介して入出力配線１２１０に接続される。入出力配線１２１０は保護電極１２０７に所定の電圧（本実施例では接地電位、具体的には０Ｖ）を与えるための電源供給線であり、導電性ペースト材料１２１１を介してＦＰＣ６１１に接続される。
【０１９１】
ここで領域１２０８におけるコンタクト構造を実現するための作製工程について図１８を用いて説明する。
【０１９２】
まず、本実施例の工程に従って図１５（Ａ）の状態を得る。このとき、基板端部（図１７（Ｂ）において１２０８で示される領域）において第１層間絶縁膜５４４及びゲート絶縁膜５１４を除去し、その上に入出力配線１２１０を形成する。勿論、図１５（Ａ）のソース配線及びドレイン配線と同時に形成される（図１８（Ａ））。
【０１９３】
次に、図１５（Ｂ）において第２層間絶縁膜５５３を部分的にエッチングする。さらに、開孔部１３０２上に接続配線１２０９を形成して図１８（Ｂ）に示す形状を得る。勿論、この接続配線１２０９は図１５（Ｂ）において画素電極５５４と同時に形成される（図１８（Ｂ））。
【０１９４】
この状態で画素部ではＥＬ素子の形成工程（第３層間絶縁膜、ＥＬ層及び陰極の形成工程）が行われる。この際、図１３に示される領域ではマスク等を用いて第３層間絶縁膜やＥＬ素子が形成されないようにする。そして、陰極５５７を形成した後、別のマスクを用いて保護電極５５８を形成する。これにより保護電極５５８と入出力配線１２１０とが接続配線１２０９を介して電気的に接続される。さらに、第２パッシベーション膜５５９を設けて図１８（Ｃ）の状態を得る。
【０１９５】
以上の工程により図１７（Ｂ）の１２０８で示される領域のコンタクト構造が実現される。そして、入出力配線１２１０はハウジング材１２０４と基板１２００との間を隙間（但し接着剤１２０５で充填されている。即ち、接着剤１２０５は入出力配線の段差を十分に平坦化しうる厚さが必要である。）を通ってＦＰＣ６１１に接続される。なお、ここでは入出力配線１２１０について説明したが、他の出力配線６１２〜６１４も同様にしてハウジング材１２０４の下を通ってＦＰＣ６１１に接続される。
【実施例４】
【０１９６】
本実施例では、実施例３によって作製されたアクティブマトリクス型発光装置の画素構造の一例を説明する。説明には図１９を用いる。なお、図１９において図１又は図２と対応する部分には適宜、図１又は図２の符号を引用する。
【０１９７】
図１９において、１９０１で示される配線は、スイッチング用ＴＦＴ２０１のゲート電極を電気的に接続するゲート線である。また、スイッチング用ＴＦＴ２０１のソース領域１３は、ソース線２１に接続され、ドレイン領域１４は、ドレイン配線２２に接続される。また、ドレイン配線２２は、電流制御用ＴＦＴ２０２のゲート電極に電気的に接続される。また、電流制御用ＴＦＴ２０２のソース領域２６は、電源供給線１９０２に電気的に接続され、ドレイン領域２７は、ドレイン配線３１に電気的に接続される。
【０１９８】
このとき、１９０３で示される領域には、保持容量が形成される。保持容量１９０３は、電源供給線１９０２とコンタクト１９０６を介して電気的に接続された半導体膜１９０４、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極を形成する導電膜２９と電気的に接続された同一の導電膜との間で形成される。
【０１９９】
なお、半導体膜１９０４は、スイッチング用ＴＦＴ及び電流制御用ＴＦＴを作製する際に形成される半導体膜と同時に成膜されるが、成膜後、分離して形成されるので本発明においては、分離半導体膜という。つまり、分離半導体膜１９０４は、図１９で示すようにスイッチング用ＴＦＴのソース領域１３やドレイン領域１４、電流制御用ＴＦＴのソース領域２６やドレイン領域２７を形成するための半導体膜とは、孤立して形成されている。
【０２００】
なお、１９０３で示される領域において、分離半導体膜１９０４はゲート絶縁膜を挟んで導電膜２９と重なっており、この時、分離半導体膜１９０４の６０％以上が導電膜２９と重なる構造になっている。さらに、分離半導体膜１９０４の６０％以上が層間絶縁膜を挟んで電源供給線１９０２と重なる構造になっている。
【０２０１】
又、導電膜２９、層間絶縁膜（図示せず）及び電源供給線１９０２で形成される容量も保持容量として用いることが可能である。なお、本明細書中では、導電膜２９のうち、分離半導体膜１９０４と重なる部分または、電源供給線１９０２と重なる部分のことを容量電極と呼ぶ。
【０２０２】
なお、分離半導体膜１９０４、ゲート絶縁膜及び容量電極で形成される保持容量は、図１３〜図１５で説明したＴＦＴと同時に作製される。具体的には、図１３（Ａ）〜（Ｃ）において形成された分離半導体膜１９０４に、図１３（Ｄ）の工程においてｎ型不純物を添加し、さらに図１３（Ｅ）において、容量電極を形成する。そして、容量電極の上に層間絶縁膜を形成し、その層間絶縁膜の上に電源供給線を形成することにより保持容量が作製される。
【０２０３】
さらに、本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。その理由を以下に説明する。
【０２０４】
本発明の発光装置は１フレームを複数のフィールドに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負荷（配線抵抗、寄生容量またはＴＦＴの書き込み容量など）を可能な限り低減することが好ましい。
【０２０５】
ＴＦＴの書き込みにおいてデータ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたＥＬ素子の陰極（または保護電極）との間で形成されるが、この点については第２層間絶縁膜として比誘電率の低い有機樹脂膜を１．５〜２．５μmという厚さで形成するので寄生容量は殆ど無視できる。
【０２０６】
このことより本発明を画素部の面積の大きい発光装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。
【０２０７】
従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本発明を実施する上で非常に有効である。なお、本実施例のような回路の構成は、デジタル駆動以外の駆動方法においても、例えばアナログ駆動においても有効である。また、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例５】
【０２０８】
本実施例では、図２と異なる構造の画素部を形成する場合について図２０を用いて説明する。なお、図２と同様の構造に関しては、図２と同様の番号を用いているので図２を参照すると良い。
【０２０９】
また、図２０に示した発光装置は、電流制御用ＴＦＴ２０２において、チャネル形成領域２８は、ゲート絶縁膜１８ｃを挟んでゲート電極２９に重なる構造になっている。
【０２１０】
本実施例の場合、第２層間絶縁膜４７に対してコンタクトホールを形成したら、画素電極５４を形成する。本実施例では画素電極５４として、２００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を設ける。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。
【０２１１】
次に、絶縁膜４９、５０を形成する。絶縁膜４９、５０は、２００〜３００ｎｍ厚の珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すればよい。さらに、絶縁膜４９、５０の上には、ＥＬ層５１が形成される。
【０２１２】
こうしてＥＬ層５１まで形成したら、その上に正孔注入層５５、陽極５６を形成する。本実施例では、正孔注入層５５として３０ｎｍのポリチオフェン（ＰＥＤＯＴ）を用い、陽極５６として酸化インジウムと酸化スズとの化合物からなる酸化物導電膜を１１０ｎｍの厚さに形成する。こうしてＥＬ素子２０６が形成される。なお、この場合、図２とは陰極及び陽極の位置が逆になる。
【０２１３】
本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はＴＦＴが形成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちＴＦＴが形成された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比（明暗の比）が向上する。
【０２１４】
なお、本実施例の構成は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【実施例６】
【０２１５】
本発明に用いるソース駆動回路の一部を図２１に示す。図中の２６０１は、シフトレジスタ、２６０２は、ラッチ１である。なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
【実施例７】
【０２１６】
本発明に用いる駆動回路の写真を図２２（Ａ）に、また静止画表示の写真を図２２（Ｂ）に示す。さらに、本発明を用いて作製したアクティブマトリクス型の発光装置の外観の写真を図２３に示す。なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【実施例８】
【０２１７】
実施例１の図２に示した構造において、活性層と基板１１との間に設けられる下地膜１２として、放熱効果の高い材料を用いることは有効である。特に電流制御用ＴＦＴは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することでＴＦＴの熱劣化を抑制することができる。
【０２１８】
放熱効果をもつ透光性材料としては、Ｂ（ホウ素）、Ｃ（炭素）、Ｎ（窒素）
から選ばれた少なくとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪素）、Ｐ（リン）から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
【０２１９】
例えば、窒化アルミニウム（ＡｌｘＮｙ）に代表されるアルミニウムの窒化物、炭化珪素（ＳｉｘＣｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮｙ）
に代表される珪素の窒化物、窒化ホウ素（ＢｘＮｙ）に代表されるホウ素の窒化物、リン化ホウ素（ＢｘＰｙ）に代表されるホウ素のリン化物を用いることが可能である。また、酸化アルミニウム（ＡｌｘＯｙ）に代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が２０Ｗｍ-1Ｋ-1であり、好ましい材料の一つと言える。なお、上記透光性材料において、ｘ、ｙは任意の整数である。
【０２２０】
また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウムに窒素を添加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウムを用いることも可能である。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙは任意の整数である。
【０２２１】
また、特開昭６２−９０２６０号公報に記載された材料を用いることができる。即ち、Ｓｉ、Ａｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の少なくとも一種、好ましくはＣｅ（セリウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エルビウム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｄｙ（ジスプロシウム）、Ｎｄ（ネオジウム）から選ばれた少なくとも一つの元素）を用いることもできる。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。
【０２２２】
また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜（特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。）を含む炭素膜を用いることもできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚（好ましくは５〜１００ｎｍ）で用いることが好ましい。
【０２２３】
また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
【０２２４】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例９】
【０２２５】
実施例３ではＥＬ層として有機ＥＬ材料を用いることが好ましいとしたが、本発明は無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２２６】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本発明に適用することは可能である。
【０２２７】
また、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが可能である。
【実施例１０】
【０２２８】
本発明を実施する上で用いたＥＬ素子の素子構造の一例を図２４に示す。図２４（Ａ）は、低分子ＥＬ材料を用いた場合であり、基板上にＩＴＯ電極（図２４（Ａ）では、ＩＴＯと示す）を作成した後、陽極のバッファ層に銅フタロシアニン（ＣｕＰｃ）をもちい、正孔輸送層にａ−ＮＰＤ、発光層にＡｌｑを用いた。
成膜方法は蒸着であり、基板上のＩＴＯ電極上に順次積層させた。蒸着時の真空度は２×１０-6 Torr以下である。
【０２２９】
図２４（Ｂ）には、高分子（Polymer）ＥＬ材料を用いた場合の素子構造を示す。基板上にＩＴＯ電極を作成し、Polymer層をスピンコートし、さらに蒸着により陰極（Ｍｅｔａｌ）を形成した。蒸着時の真空度は４×１０-6 Torr以下である。本実施例では、発光層を各画素共通とし、モノカラーのパネルを制作した。さらに、陰極蒸着の際にはメタルマスクを用い、必要な部分にのみ金属を成膜した。また、その後に作成した素子は、樹脂を用いて封止をした。
【０２３０】
また、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【実施例１１】
【０２３１】
実施例１０で説明したＥＬ素子の特性を図２５に示す。これは、ＥＬ素子に一定の電圧を加えたときの電流密度と輝度を測定したものである。結果は、低分子ＥＬ素子及び高分子ＥＬ素子ともに１０mA/cm2で数百カンデラとなり、ＥＬディスプレイとして用いるのに十分な効率を示している。
【０２３２】
また、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。
【実施例１２】
【０２３３】
本発明を実施して形成されたアクティブマトリクス型発光装置（または、ＥＬモジュール）は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そのため本発明は直視型のＥＬディスプレイ（発光装置を組み込んだ表示ディスプレイを指す）に対して実施することが可能である。ＥＬディスプレイとしてはパソコンモニタ、ＴＶ放送受信用モニタ、広告表示モニタ等が挙げられる。
【０２３４】
また、本発明は上述のＥＬディスプレイも含めて、表示ディスプレイを部品として含むあらゆる電気器具に対して実施することが可能である。
【０２３５】
そのような電気器具としては、ＥＬディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電気器具の例を図２６に示す。
【０２３６】
図２６（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示装置２００３、キーボード２００４等を含む。本発明は表示装置２００３に用いることができる。
【０２３７】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示装置２１０２に用いることができる。また、本発明は表示装置２１０２に対角４インチのパネルを用いることもできる。
【０２３８】
図２６（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等を含む。本発明は表示装置２２０２に用いることができる。
【０２３９】
図２６（Ｄ）は携帯型（モバイル）コンピュータであり、本体２３０１、カメラ部２３０２、受像部２３０３、操作スイッチ２３０４、表示装置２３０５等を含む。本発明は表示装置２４０５に用いることができる。
【０２４０】
図２６（Ｅ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示装置（ａ）２４０４、表示装置（ｂ）２４０５等を含む。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０２４１】
図２６（Ｆ）はＥＬディスプレイであり、筐体２５０１、支持台２５０２、表示装置２５０３等を含む。本発明は表示装置２５０３に用いることができる。表示装置の画像表示領域の面積が対角１０インチ以上となる場合には、実施例５に示したような画素構造が有効である。
【０２４２】
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２４３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【実施例１３】
【０２４４】
本実施例では、本発明のＥＬディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域で電流制御用ＴＦＴを駆動させるかについて説明する。
【０２４５】
ＥＬ素子は、印加される電圧が少しでも変化すると、それに対してＥＬ素子を流れる電流が指数関数的に大きく変化する。別の見方をすると、ＥＬ素子を流れる電流の大きさが変化しても、ＥＬ素子に印加される電圧値はあまり変化しない。そして、ＥＬ素子の輝度は、ＥＬ素子に流れる電流にほぼ正比例して大きくなる。よって、ＥＬ素子に印加される電圧の大きさ（電圧値）を制御することによりＥＬ素子の輝度を制御するよりも、ＥＬ素子を流れる電流の大きさ（電流値）
を制御することによりＥＬ素子の輝度を制御する方が、ＴＦＴの特性に左右されずらく、ＥＬ素子の輝度の制御が容易である。
【０２４６】
図２７を参照する。図２７（Ａ）は、図３に示した本発明のＥＬディスプレイの画素において、電流制御用ＴＦＴ１０８およびＥＬ素子１１０の構成部分のみを図示したものである。図２７（Ｂ）には、図２７（Ａ）で示した電流制御用ＴＦＴ１０８およびＥＬ素子１１０の電圧電流特性を示す。なお図２７で示す電流制御用ＴＦＴ１０８の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるＶDSに対する、電流制御用ＴＦＴ１０８のドレイン領域に流れる電流の大きさを示しており、図２７には電流制御用ＴＦＴ１０８のソース領域とゲート電極の間の電圧であるＶGSの値の異なる複数のグラフを示している。
【０２４７】
図２７（Ａ）に示したように、ＥＬ素子１１０の画素電極と対向電極１１１の間にかかる電圧をＶEL、電源供給線に接続される端子２６０１とＥＬ素子１１０の対向電極１１１の間にかかる電圧をＶTとする。なおＶTは電源供給線の電位によってその値が固定される。また電流制御用ＴＦＴ１０８のソース領域・ドレイン領域間の電圧をＶDS、電流制御用ＴＦＴ１０８のゲート電極に接続される配線２６０２とソース領域との間の電圧、つまり電流制御用ＴＦＴ１０８のゲート電極とソース領域の間の電圧をＶGSとする。
【０２４８】
電流制御用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。
【０２４９】
また、電流制御用ＴＦＴ１０８とＥＬ素子１１０とは直列に接続されている。
よって、両素子（電流制御用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流値は同じである。従って、図２７（Ａ）に示した電流制御用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧電流特性を示すグラフの交点（動作点）において駆動する。図２７（Ｂ）において、ＶELは、対向電極１１１の電位と動作点での電位との間の電圧になる。ＶDSは、電流制御用ＴＦＴ１０８の端子２６０１での電位と動作点での電位との間の電圧になる。つまり、ＶTは、ＶELとＶDSの和に等しい。
【０２５０】
ここで、ＶGSを変化させた場合について考える。図２７（Ｂ）から分かるように、電流制御用ＴＦＴ１０８の｜ＶGS−ＶTH｜が大きくなるにつれて、言い換えると｜ＶGS｜が大きくなるにつれて、電流制御用ＴＦＴ１０８に流れる電流値が大きくなる。なお、ＶTHは電流制御用ＴＦＴ１０８のしきい値電圧である。よって図２７（Ｂ）から分かるように、｜ＶGS｜が大きくなると、動作点においてＥＬ素子１１０を流れる電流値も当然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１０を流れる電流値に比例して高くなる。
【０２５１】
｜ＶGS｜が大きくなることによってＥＬ素子１１０を流れる電流値が大きくなると、電流値に応じてＶELの値も大きくなる。そしてＶTの大きさは電源供給線の電位によって定まっているので、ＶELが大きくなると、その分ＶDSが小さくなる。
【０２５２】
また図２７（Ｂ）に示したように、電流制御用ＴＦＴの電圧電流特性は、ＶGSとＶDSの値によって２つの領域に分けられる。｜ＶGS−ＶTH｜＜｜ＶDS｜である領域が飽和領域、｜ＶGS−ＶTH｜＞｜ＶDS｜である領域が線形領域である。
【０２５３】
飽和領域においては以下の式１が成り立つ。なおＩDSは電流制御用ＴＦＴ１０８のチャネル形成領域を流れる電流値である。またβ＝μＣ0Ｗ／Ｌであり、μは電流制御用ＴＦＴ１０８の移動度、Ｃ0は単位面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比である。
【０２５４】
（式１）
ＩDS＝β（ＶGS−ＶTH）2／２
【０２５５】
また線形領域においては以下の式２が成り立つ。
【０２５６】
（式２）
ＩDS＝β｛（ＶGS−ＶTH）ＶDS−ＶDS2／２｝
【０２５７】
式１からわかるように、飽和領域において電流値はＶDSによってほとんど変化せず、ＶGSのみによって電流値が定まる。
【０２５８】
一方、式２からわかるように、線形領域は、ＶDSとＶGSとにより電流値が定まる。｜ＶGS｜を大きくしていくと、電流制御用ＴＦＴ１０８は線形領域で動作するようになる。そして、ＶELも徐々に大きくなっていく。よって、ＶELが大きくなった分だけ、ＶDSが小さくなっていく。線形領域では、ＶDSが小さくなると電流量も小さくなる。そのため、|ＶGS|を大きくしていっても、電流値は増加しにくくなってくる。｜ＶGS｜＝∞になった時、電流値＝ＩMAXとなる。つまり、｜ＶGS｜をいくら大きくしても、ＩMAX以上の電流は流れない。ここで、ＩMAXは、ＶEL＝ＶTの時に、ＥＬ素子１１０を流れる電流値である。
【０２５９】
このように｜ＶGS｜の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。
【０２６０】
ところで、全ての電流制御用ＴＦＴの特性は理想的には全て同じであることが望ましいが、実際には個々の電流制御用ＴＦＴでしきい値ＶTHと移動度μとが異なっていることが多い。そして個々の電流制御用ＴＦＴのしきい値ＶTHと移動度μとが互いに異なると、式１及び式２からわかるように、ＶGSの値が同じでも電流制御用ＴＦＴ１０８のチャネル形成領域を流れる電流値が異なってしまう。
【０２６１】
図２８にしきい値ＶTHと移動度μとがずれた電流制御用ＴＦＴの電流電圧特性を示す。実線２７０１が理想の電流電圧特性のグラフであり、２７０２、２７０３がそれぞれしきい値ＶTHと移動度μとが理想とする値と異なってしまった場合の電流制御用ＴＦＴの電流電圧特性である。電流電圧特性のグラフ２７０２、２７０３は飽和領域においては同じ電流値ΔＩ1だけ、理想の特性を有する電流電圧特性のグラフ２７０１からずれていて、電流電圧特性のグラフ２７０２の動作点２７０５は飽和領域にあり、電流電圧特性のグラフ２７０３の動作点２７０６は線形領域にあったとする。その場合、理想の特性を有する電流電圧特性のグラフ２７０１の動作点２７０４における電流値と、動作点２７０５及び動作点２７０６における電流値のずれをそれぞれΔＩ2、ΔＩ3とすると、飽和領域における動作点２７０５よりも線形領域における動作点２７０６の方が小さい。
【０２６２】
よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するように電流制御用ＴＦＴとＥＬ素子を駆動させることで、電流制御用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを抑えた階調表示を行うことができる。
【０２６３】
また従来のアナログ駆動の場合は、｜ＶGS｜のみによって電流値を制御することが可能な飽和領域に動作点が存在するように電流制御用ＴＦＴとＥＬ素子を駆動させる方が好ましい。
【０２６４】
以上の動作分析のまとめとして、電流制御用ＴＦＴのゲート電圧｜ＶGS｜に対する電流値のグラフを図２９に示す。｜ＶGS｜を大きくしていき、電流制御用ＴＦＴのしきい値電圧の絶対値｜Ｖth｜よりも大きくなると、電流制御用ＴＦＴが導通状態となり、電流が流れ始める。本明細書ではこの時の｜ＶGS｜を点灯開始電圧と呼ぶことにする。そして、さらに｜ＶGS｜を大きくしていくと、｜ＶGS｜が｜ＶGS−Ｖth｜＝｜ＶDS｜を満たすような値（ここでは仮にＡとする）となり、飽和領域２８０１から線形領域２８０２になる。さらに｜ＶGS｜を大きくしていくと、電流値が大きくなり、遂には、電流値が飽和してくる。その時｜ＶGS｜＝∞となる。
【０２６５】
図２９から分かる通り、｜ＶGS｜≦｜Ｖth｜の領域では、電流がほとんど流れない。｜Ｖth｜≦｜ＶGS｜≦Ａの領域は飽和領域であり、｜ＶGS｜によって電流値が変化する。そして、Ａ≦｜ＶGS｜の領域は線形領域であり、ＥＬ素子に流れる電流値は｜ＶGS｜及び｜ＶDS｜よって電流値が変化する。
【０２６６】
本発明のデジタル駆動では、｜ＶGS｜≦｜Ｖth｜の領域及びＡ≦｜ＶGS｜の線形領域を用いることが好ましい。
【０２６７】
なお本実施例は他の全ての実施例と自由に組み合わせることが可能である。
【実施例１４】
【０２６８】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２６９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)  上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２７０】
【化１】
2011257754.tif 000007
【０２７１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２７２】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２７３】
【化２】
2011257754.tif 000008
【０２７４】
(M.A.Baldo, S.Lamansky, P.E.Burrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.)(T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.Tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)  上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２７５】
【化３】
2011257754.tif 000009
【０２７６】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２７７】
なお、本実施例の構成は、他の全ての実施例と自由に組みあわせて実施することが可能である。
【図１】
2011257754.tif 000010
【図２】
2011257754.tif 000011
【図３】
2011257754.tif 000012
【図４】
2011257754.tif 000013
【図５】
2011257754.tif 000014
【図６】
2011257754.tif 000015
【図７】
2011257754.tif 000016
【図８】
2011257754.tif 000017
【図９】
2011257754.tif 000018
【図１０】
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【図１１】
2011257754.tif 000020
【図１２】
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【図１３】
2011257754.tif 000022
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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