(57)【要約】【課題】下位ビットデジタル変換信号の精度の劣化を軽減する。【解決手段】逐次比較型Ａ／Ｄ変換器は、比較器１と逐次近似レジスタ２とローカルＤ／Ａ変換器３と制御Ｄ／Ａ変換器５と制御ユニット６を具備する。制御Ｄ／Ａ変換器５の制御基準レベルＶｒｅｆ´が基準電圧Ｖｒｅｆと同一の状態で、ローカルＤ／Ａ変換器３のキャパシタアレイの上位アレイ３１と下位アレイ３２に既知の電圧レベルＶｉｎ＿Ｃａｌを有するアナログ入力電圧が供給される。逐次近似レジスタ２の上位・下位ビットデジタル変換信号ＵＢ＿０…、ＬＢ＿０…とその理想値の誤差から、誤差を補償するコード値を有する制御デジタル信号ＣＢ＿０…が制御ユニット６から制御Ｄ／Ａ変換器５に供給され、コード値で制御された制御基準レベルＶｒｅｆ´が下位アレイ３２に供給され、実際のＡ／Ｄ変換が実行される。【選択図】図２
2011071621.tif 000002
【特許請求の範囲】
【請求項１】
逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路であって、
前記逐次比較型Ａ／Ｄ変換器は、比較器と逐次近似レジスタとローカルＤ／Ａ変換器とを具備するものであり、
前記ローカルＤ／Ａ変換器は、スイッチトキャパシタアレイの上位アレイと、スイッチトキャパシタアレイの下位アレイと、追加容量と、結合容量と、第１信号線と、第２信号線とを含むものであり、
前記上位アレイの一端にはアナログ入力電圧と基準電圧が供給可能とされ、前記上位アレイの他端は前記第１信号線を介して前記比較器の第１入力端子に接続され、
前記下位アレイの一端には前記アナログ入力電圧が供給可能とされ、前記下位アレイの他端は前記第２信号線を介して前記追加容量の一端と前記結合容量の一端とに接続され、前記追加容量の他端は接地電位に接続され、前記結合容量の他端は前記第１信号線に接続され、
前記比較器の第２入力端子に、比較基準レベルが供給可能とされ、
前記比較器の出力信号は、前記逐次近似レジスタの入力端子に供給され、
前記逐次近似レジスタから生成される上位ビットデジタル変換信号と下位ビットデジタル変換信号とは、前記上位アレイと前記下位アレイとにそれぞれ供給され、
前記逐次比較型Ａ／Ｄ変換器は、制御Ｄ／Ａ変換器と制御ユニットとを更に具備して、
前記制御ユニットに、前記逐次近似レジスタから生成される前記上位ビットデジタル変換信号と前記下位ビットデジタル変換信号とが供給可能とされ、
前記制御Ｄ／Ａ変換器に、前記制御ユニットから生成される制御デジタル信号が供給可能とされ、
前記下位アレイの前記一端に、前記制御Ｄ／Ａ変換器から生成される制御基準レベルが供給可能とされ、
前記制御基準レベルが前記基準電圧と略同一に設定された状態で、前記上位アレイの前記一端と前記下位アレイの前記一端とに既知の電圧レベルを有する前記アナログ入力電圧が供給可能とされ、
前記状態にて前記逐次近似レジスタから生成される前記上位ビットデジタル変換信号および前記下位ビットデジタル変換信号とこれらの理想値の誤差から、前記誤差を補償するコード値を有する前記制御デジタル信号を前記制御ユニットが生成可能とされたことを特徴とする半導体集積回路。
【請求項２】
前記誤差を補償する前記コード値を有する前記制御デジタル信号を格納可能な不揮発性もしくは揮発性の半導体メモリを更に具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記半導体メモリは、不揮発性であり、
前記半導体集積回路の工場出荷前のテスティング工程にて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が不揮発性の前記半導体メモリに格納可能であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記半導体メモリは、揮発性であり、
前記半導体集積回路の工場出荷後の前記半導体集積回路を搭載したシステムの電源投入時もしくは動作中の適切なタイミングにて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が揮発性の前記半導体メモリに格納可能であることを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記制御Ｄ／Ａ変換器は、前記制御基準レベルを抵抗の電圧降下によって生成する制御Ｄ／Ａ変換回路を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記制御Ｄ／Ａ変換回路は抵抗ストリング型Ｄ／Ａ変換器と抵抗ラダー型Ｄ／Ａ変換器と電流セル・マトリックス型Ｄ／Ａ変換器のいずれかによって構成されたことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記比較器と前記ローカルＤ／Ａ変換器と前記制御Ｄ／Ａ変換器とは、比較的高いアナログ電源電圧が供給されるアナログ信号処理回路に含まれ、
前記逐次近似レジスタと前記制御ユニットとは、前記アナログ電源電圧よりも低いデジタル電源電圧が供給されるデジタル信号処理回路に含まれ、
前記逐次比較型Ａ／Ｄ変換器は、前記アナログ信号処理回路と前記デジタル信号処理回路に接続され前記アナログ信号処理回路と前記デジタル信号処理回路との間の信号レベルシフトの機能を有する複数のレベルシフターを更に具備することを特徴とする請求項２に記載の半導体集積回路。
【請求項８】
前記逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換によって生成されるデジタル変換出力信号を処理する処理ユニットを更に具備することを特徴とする請求項２に記載の半導体集積回路。
【請求項９】
複数チャンネルのアナログ入力信号が供給可能なマルチプレクサーを更に具備して、
前記マルチプレクサーは、前記複数チャンネルのアナログ入力信号から任意の１つのアナログ入力信号を前記アナログ入力電圧として前記逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給可能とされ、
前記処理ユニットは、前記マルチプレクサーによって供給される前記アナログ入力電圧の前記逐次比較型Ａ／Ｄ変換器の前記Ａ／Ｄ変換によって生成される前記デジタル変換出力信号を処理することが可能とされたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記状態にて前記既知の電圧レベルを有する前記アナログ入力電圧が前記マルチプレクサーによって前記上位アレイの前記一端と前記下位アレイの前記一端とに供給可能とされたことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の動作方法であって、
前記逐次比較型Ａ／Ｄ変換器は、比較器と逐次近似レジスタとローカルＤ／Ａ変換器とを具備するものであり、
前記ローカルＤ／Ａ変換器は、スイッチトキャパシタアレイの上位アレイと、スイッチトキャパシタアレイの下位アレイと、追加容量と、結合容量と、第１信号線と、第２信号線とを含むものであり、
前記上位アレイの一端にはアナログ入力電圧と基準電圧が供給可能とされ、前記上位アレイの他端は前記第１信号線を介して前記比較器の第１入力端子に接続され、
前記下位アレイの一端には前記アナログ入力電圧が供給可能とされ、前記下位アレイの他端は前記第２信号線を介して前記追加容量の一端と前記結合容量の一端とに接続され、前記追加容量の他端は接地電位に接続され、前記結合容量の他端は前記第１信号線に接続され、
前記比較器の第２入力端子に、比較基準レベルが供給可能とされ、
前記比較器の出力信号は、前記逐次近似レジスタの入力端子に供給され、
前記逐次近似レジスタから生成される上位ビットデジタル変換信号と下位ビットデジタル変換信号とは、前記上位アレイと前記下位アレイとにそれぞれ供給され、
前記逐次比較型Ａ／Ｄ変換器は、制御Ｄ／Ａ変換器と制御ユニットとを更に具備して、
前記制御ユニットに、前記逐次近似レジスタから生成される前記上位ビットデジタル変換信号と前記下位ビットデジタル変換信号とが供給可能とされ、
前記制御Ｄ／Ａ変換器に、前記制御ユニットから生成される制御デジタル信号が供給可能とされ、
前記下位アレイの前記一端に、前記制御Ｄ／Ａ変換器から生成される制御基準レベルが供給可能とされ、
前記制御基準レベルが前記基準電圧と略同一に設定された状態で、前記上位アレイの前記一端と前記下位アレイの前記一端とに既知の電圧レベルを有する前記アナログ入力電圧が供給可能とされ、
前記状態にて前記逐次近似レジスタから生成される前記上位ビットデジタル変換信号および前記下位ビットデジタル変換信号とこれらの理想値の誤差から、前記誤差を補償するコード値を有する前記制御デジタル信号を前記制御ユニットが生成可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１２】
前記誤差を補償する前記コード値を有する前記制御デジタル信号を格納可能な不揮発性もしくは揮発性の半導体メモリを更に具備することを特徴とする請求項１１に記載の半導体集積回路の動作方法。
【請求項１３】
前記半導体メモリは、不揮発性であり、
前記半導体集積回路の工場出荷前のテスティング工程にて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が不揮発性の前記半導体メモリに格納可能であることを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１４】
前記半導体メモリは、揮発性であり、
前記半導体集積回路の工場出荷後の前記半導体集積回路を搭載したシステムの電源投入時もしくは動作中の適切なタイミングにて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が揮発性の前記半導体メモリに格納可能であることを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１５】
前記制御Ｄ／Ａ変換器は、前記制御基準レベルを抵抗の電圧降下によって生成する制御Ｄ／Ａ変換回路を含むことを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１６】
前記制御Ｄ／Ａ変換回路は抵抗ストリング型Ｄ／Ａ変換器と抵抗ラダー型Ｄ／Ａ変換器と電流セル・マトリックス型Ｄ／Ａ変換器のいずれかによって構成されたことを特徴とする請求項１５に記載の半導体集積回路の動作方法。
【請求項１７】
前記比較器と前記ローカルＤ／Ａ変換器と前記制御Ｄ／Ａ変換器とは、比較的高いアナログ電源電圧が供給されるアナログ信号処理回路に含まれ、
前記逐次近似レジスタと前記制御ユニットとは、前記アナログ電源電圧よりも低いデジタル電源電圧が供給されるデジタル信号処理回路に含まれ、
前記逐次比較型Ａ／Ｄ変換器は、前記アナログ信号処理回路と前記デジタル信号処理回路に接続され前記アナログ信号処理回路と前記デジタル信号処理回路との間の信号レベルシフトの機能を有する複数のレベルシフターを更に具備することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１８】
前記逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換によって生成されるデジタル変換出力信号を処理する処理ユニットを更に具備することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１９】
複数チャンネルのアナログ入力信号が供給可能なマルチプレクサーを更に具備して、
前記マルチプレクサーは、前記複数チャンネルのアナログ入力信号から任意の１つのアナログ入力信号を前記アナログ入力電圧として前記逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給可能とされ、
前記処理ユニットは、前記マルチプレクサーによって供給される前記アナログ入力電圧の前記逐次比較型Ａ／Ｄ変換器の前記Ａ／Ｄ変換によって生成される前記デジタル変換出力信号を処理することが可能とされたことを特徴とする請求項１８に記載の半導体集積回路の動作方法。
【請求項２０】
前記状態にて前記既知の電圧レベルを有する前記アナログ入力電圧が前記マルチプレクサーによって前記上位アレイの前記一端と前記下位アレイの前記一端とに供給可能とされたことを特徴とする請求項１９に記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路およびその動作方法に関し、特に逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
中速・高精度のアナログ／デジタル変換器(Ａ／Ｄ変換器)として好適な逐次比較型Ａ／Ｄ変換器は、良く知られているように、比較器と逐次近似レジスタ(ＳＡＲ：Successive Approximation Register)とローカルＤ／Ａ変換器とを具備する。逐次比較型Ａ／Ｄ変換器では、逐次近似レジスタ(ＳＡＲ)は比較器の出力とローカルＤ／Ａ変換器の入力との間に接続され、比較器の一方の入力端子と他方の入力端子にはアナログ入力信号とローカルＤ／Ａ変換器のアナログ出力信号とがそれぞれ供給される。従って、アナログ入力信号のレベルにローカルＤ／Ａ変換器のアナログ出力信号のレベルが一致するように、例えば２分探査法(Binary Search)によって逐次近似レジスタ(ＳＡＲ)の保持データが逐次更新されることによって、逐次近似レジスタからアナログ入力信号のデジタル変換出力信号を得ることができる。
【０００３】
下記非特許文献１には、ローカルＤ／Ａ変換器としてスイッチトキャパシタアレイを使用した低消費電力のＣＭＯＳ型逐次比較型Ａ／Ｄ変換器が記載されている。スイッチトキャパシタアレイは、１個の変換容量によって２つのアレイに分割されている。２つのアレイの各アレイは１・Ｃ、２・Ｃ…１６・Ｃの重み付け容量を含み、１個の変換容量は３２・Ｃ／３１の容量値に設定されている。
【０００４】
また下記非特許文献２にも、下記非特許文献１と同様に、ローカルＤ／Ａ変換器としてスイッチトキャパシタアレイを使用した逐次比較型Ａ／Ｄ変換器が記載されている。このスイッチトキャパシタアレイは、１個の結合容量によって６ビット上位アレイと４ビット下位アレイとに分割されている。４ビット下位アレイは、１・Ｃ、２・Ｃ…８・Ｃの重み付け容量を含み、６ビット上位アレイの各容量は２・Ｃの均等容量を含んでいる。４ビット下位アレイに１４・Ｃの追加容量が接続されることによって、６ビット上位アレイと４ビット下位アレイとの間の１個の結合容量の容量値は、２・Ｃの整数となるとされている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｂ．  Ｂｅｃｈｅｎ  ａｔ  ａｌ，  “Ａ  １０  ｂｉｔ  ｖｅｒｙ  ｌｏｗ−ｐｏｗｅｒ  ＣＭＯＳ  ＳＡＲ−ＡＤＣ  ｆｏｒ  ｃａｐａｃｉｔｉｖｅ  ｍｉｃｒｏ−ｍｅｃｈｎｉｃａｌ  ｐｒｅｓｓｕｒｅ  ｍｅａｓｕｒｅｍｅｎｔ  ｉｎ  ｉｍｐｌａｎｔｓ”，  Ａｄｖａｎｃｅ  ｉｎ  Ｒａｄｉｏ  Ｓｃｉｅｎｃｅ，  ２００６ｈｔｔｐ：／／ｗｗｗ．ａｄｖ−ｒａｄｉｏ−ｓｃｉ．ｎｅｔ／４／２４３／２００６／ａｒｓ−４−２４３−２００６．ｐｄｆ[平成２１年０８月０２日検索]
【非特許文献２】Ｐｉｅｒａｎｇｅｌｏ  Ｃｏｎｆａｌｏｎｉｅｒｉ  ａｔ  ａｌ，  “Ａ  ２．７ｍＷ  １ＭＳｐｓ  １０ｂ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｂｕｉｌｔ−ｉｎ  Ｒｅｆｅｒｅｎｃｅ  Ｂｕｆｆｅｒ  ａｎｄ  １ＬＳＢ  Ａｃｃｕｒａｃｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｉｎｐｕｔ  Ｒａｎｇｅ”，  ２００４  ＩＥＥＥ  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ｔｈｅ  ３０ｔｈ  Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ２００４  ＥＳＳＣＩＲＣ  ２１−２３  Ｓｅｐｔ．  ２００４，  ＰＰ．２５５−２５８．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者等は本発明に先立って、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の開発に従事した。
【０００７】
図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【０００８】
《逐次比較型Ａ／Ｄ変換器の構成》
図１に示す本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器は、比較器１と逐次近似レジスタ(ＳＡＲ)２とローカルＤ／Ａ変換器３とバッファ４とスイッチＳＷ１、ＳＷ２を具備している。
【０００９】
逐次近似レジスタ(ＳＡＲ)２とローカルＤ／Ａ変換器３とを含む第１回路部１００ａと比較器１とバッファ４とスイッチＳＷ１、ＳＷ２とは、非反転クロック信号(図示せず)に応答してアナログ入力電圧Ｖｉｎ＿ａｎのＡ／Ｄ変換を実行する。更に、第１回路部１００ａと同様に構成された第２回路部１００ｂと比較器１とバッファ４とスイッチＳＷ１、ＳＷ２とは、反転クロック信号(図示せず)に応答して他のアナログ入力電圧のＡ／Ｄ変換を実行する。その結果、複数のアナログ入力電圧の複数のＡ／Ｄ変換が、並列実行されることが可能となる。
【００１０】
このローカルＤ／Ａ変換器３は、前記非特許文献２に記載の逐次比較型Ａ／Ｄ変換器と同様に、スイッチトキャパシタアレイの上位アレイ３１および下位アレイ３２と、追加容量３３と、結合容量３４とを含んでいる。スイッチトキャパシタアレイの上位アレイ３１は並列接続されたＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍを含み、スイッチトキャパシタアレイの下位アレイ３２は並列接続されたＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎを含んでいる。
【００１１】
上位アレイ３１の並列接続されたＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍには、Ａ／Ｄ変換されるアナログ入力電圧Ｖｉｎ＿ａｎとＡ／Ｄ変換のための基準電圧Ｖｒｅｆとゼロボルト(０)とが供給される。下位アレイ３２の並列接続されたＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎにも、Ａ／Ｄ変換されるアナログ入力電圧Ｖｉｎ＿ａｎとＡ／Ｄ変換のための基準電圧Ｖｒｅｆとゼロボルト(０)とが供給される。
【００１２】
下位アレイ３２の並列接続のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎと接地電位Ｖｓｓとの間には追加容量３３が接続され、下位アレイ３２の並列接続のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎと上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍとの間には結合容量３４が接続されている。
【００１３】
比較器１の比較出力信号は逐次近似レジスタ(ＳＡＲ)２の入力端子に供給され、逐次近似レジスタ(ＳＡＲ)２のＭ＋１個の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍは上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍにそれぞれ供給されて、逐次近似レジスタ(ＳＡＲ)２のＮ＋１個の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎは下位アレイ３２の並列接続のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎにそれぞれ供給される。尚、バッファ４の非反転入力端子(＋)には、基準電圧Ｖｒｅｆの半分の電圧レベルＶｒｅｆ／２が供給され、バッファ４の出力端子と反転入力端子(−)とが接続されている。
【００１４】
図３は、図１に示した本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器の詳細な構成を示す図である。
【００１５】
図３に示すように、本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器では、上位アレイ３１の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍの各上位容量セルは、容量値Ｃｆの単位容量と切り換えスイッチＳＷとによって構成されている。各上位容量セルの単位容量の一端と他端とは、各切り換えスイッチＳＷの出力端子と信号線３５にそれぞれ接続されている。各上位容量セルの各切り換えスイッチＳＷの上側入力端子と中間入力端子と下側入力端子とには基準電圧Ｖｒｅｆとアナログ入力電圧Ｖｉｎ＿ａｎとゼロボルト(０)とがそれぞれ供給される。下位アレイ３２の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎの各下位容量セルは、容量値Ｃｆの単位容量と切り換えスイッチＳＷによって構成されている。各下位容量セルの単位容量の一端と他端は、各切り換えスイッチＳＷの出力端子と信号線３６にそれぞれ接続されている。信号線３６は、追加容量３３の一端および結合容量３４の一端にそれぞれ接続され、追加容量３３の他端は接地電位Ｖｓｓに接続される一方、結合容量３４の他端は信号線３５に接続されている。また、信号線３５は、スイッチＳＷ１の出力端子と比較器１の一方の入力端子とに接続されている。各下位容量セルの各切り換えスイッチＳＷの上側入力端子と中間入力端子と下側入力端子には基準電圧Ｖｒｅｆとアナログ入力電圧Ｖｉｎ＿ａｎとゼロボルト(０)とがそれぞれ供給される。尚、追加容量３３は容量値１４Ｃｆに設定され、結合容量３４は容量値２Ｃｆに設定されている。
【００１６】
《逐次比較型Ａ／Ｄ変換器の動作》
図１と図３とに示した本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、下記のように実行される。
【００１７】
この逐次比較型Ａ／Ｄ変換器によるＡ／Ｄ変換動作の前半でＭ＋１ビットの上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍが生成され、Ａ／Ｄ変換動作の後半でＮ＋１ビットの下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎが生成される。上位ビットのＡ／Ｄ変換と下位ビットデジタルのＡ／Ｄ変換とに先立って、最初にアナログ入力電圧Ｖｉｎ＿ａｎのサンプルホールド動作が実行される。このアナログ入力電圧Ｖｉｎ＿ａｎのサンプルホールド動作には、図示されないサンプルホールド回路が使用される。この図示されないサンプルホールド回路は、サンプリングスイッチとホールド容量とバッファとを含んでいる。サンプリング期間にオン状態に制御されるサンプリングスイッチを介して、アナログ入力電圧Ｖｉｎ＿ａｎが、ホールド容量にサンプリングされる。サンプリング期間が経過すると、サンプリングスイッチはオフ状態に制御され、ホールド容量にホールドされたアナログ入力電圧Ｖｉｎ＿ａｎが高入力インピーダンスで低出力インピーダンスのボルテージフォロワ等によって構成されるバッファを介して逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給される。以下に説明する上位ビットのＡ／Ｄ変換と下位ビットデジタルのＡ／Ｄ変換のアナログ入力電圧Ｖｉｎ＿ａｎは、上述したサンプルホールド回路によってホールドされたアナログ入力電圧を言うものである。
【００１８】
《上位ビットのＡ／Ｄ変換でのアナログ入力電圧のサンプリング動作》
上位ビットのＡ／Ｄ変換でのアナログ入力電圧Ｖｉｎ＿ａｎのサンプリング動作では、上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍの各上位容量セルの各切り換えスイッチＳＷの中間入力端子と出力端子とが接続される。従って、このサンプリング動作で、上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿ＭのＭ＋１個の単位容量Ｃｆの一端にアナログ入力電圧Ｖｉｎ＿ａｎが供給される。一方、このサンプリング動作では、スイッチＳＷ１はオン状態にスイッチＳＷ２はオフ状態にそれぞれ制御されるので、バッファ４の出力端子から反転入力端子(−)へのフィードバックによるボルテージフォロワによって信号線３５の電位は基準電圧Ｖｒｅｆの半分の電圧レベルＶｒｅｆ／２に設定される。従って、このサンプリング動作で、上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿ＭのＭ＋１個の単位容量Ｃｆは、アナログ入力電圧Ｖｉｎ＿ａｎと電圧レベルＶｒｅｆ／２との差電圧によって充電される。
【００１９】
《上位ビットのＡ／Ｄ変換での電圧比較動作》
上位ビットのＡ／Ｄ変換での１回目の電圧比較動作では、まず逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍは、“１…０”のコードに設定される。この“１…０”のコードは、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのオール“１”の“１…１”のコードの略中間値に対応する。図１と図３とに図示されていない上位ビットデジタルデコーダは逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍの“１…０”のコードに応答して、上位アレイ３１のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿ＭのＭ＋１個の切り換えスイッチＳＷを下記のように制御する。
【００２０】
すなわち、図示されない上位ビットデジタルデコーダは、上位アレイ３１のＭ＋１個の略半分の上位容量セルの切り換えスイッチＳＷを上側入力端子の基準電圧Ｖｒｅｆに接続する一方、上位アレイ３１のＭ＋１個の残りの略半分の上位容量セルの切り換えスイッチＳＷを下側入力端子のゼロボルト(０)に接続するものである。一方、この電圧比較動作では、スイッチＳＷ１はオフ状態に、スイッチＳＷ２はオン状態にそれぞれ制御される。従って、上位アレイ３１のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍは略Ｖｒｅｆ／２の充電エネルギーによってブーストされるので、信号線３５にはブースト電圧が生成される。信号線３５のブースト電圧は比較器１の一方の入力端子に供給される一方、ボルテージフォロワとして動作するバッファ４とスイッチＳＷ２とを介して電圧レベルＶｒｅｆ／２が比較器１の他方の入力端子に供給されるので、比較器１は他方の入力端子の電圧レベルＶｒｅｆ／２を基準にして一方の入力端子に供給される信号線３５のブースト電圧のレベルを比較する。
【００２１】
上位ビットのＡ／Ｄ変換での１回目の電圧比較動作で信号線３５のブースト電圧が電圧レベルＶｒｅｆ／２よりも高いと比較器１によって判定されると、上位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍは“１１０…”のコードに設定される。この“１１０…”のコードは、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのオール“１”の“１…１”のコードの略３／４のレベルに対応する。逆に、上位ビットのＡ／Ｄ変換での１回目の電圧比較動作で信号線３５のブースト電圧が電圧レベルＶｒｅｆ／２よりも低いと比較器１によって判定されると、上位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍは“００１…”のコードに設定される。この“００１…”のコードは、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのオール“１”の“１…１”のコードの略１／４のレベルに対応する。
【００２２】
その後、上位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の“１１０…”または“００１…”の上位ビットコードに応答して図示されない上位ビットデジタルデコーダは、上位アレイ３１のＭ＋１個の略１／４または略３／４の上位容量セルの切り換えスイッチＳＷを上側入力端子の基準電圧Ｖｒｅｆに接続する一方、上位アレイ３１のＭ＋１個の残りの略３／４または略１／４の上位容量セルの切り換えスイッチＳＷを下側入力端子のゼロボルト(０)に接続するものである。一方、この電圧比較動作では、スイッチＳＷ１はオフ状態、スイッチＳＷ２はオン状態にそれぞれ制御される。従って、上位アレイ３１のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍは、略Ｖｒｅｆ／４または略３Ｖｒｅｆ／４の充電エネルギーによってブーストされるので、信号線３５にブースト電圧が生成される。信号線３５のブースト電圧は比較器１の一方の入力端子に供給される一方、ボルテージフォロワとして動作するバッファ４とスイッチＳＷ２とを介して電圧レベルＶｒｅｆ／２が比較器１の他方の入力端子に供給される。その結果、比較器１は他方の入力端子の電圧レベルＶｒｅｆ／２を基準にして一方の入力端子に供給される信号線３５のブースト電圧のレベルを比較する。
【００２３】
以上説明した電圧比較動作が反復されることにより、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのコードが確定される。その後に、Ａ／Ｄ変換動作の後半の動作によるＮ＋１ビットの下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎの生成が、開始される。
【００２４】
《下位ビットのＡ／Ｄ変換でのアナログ入力電圧のサンプリング動作》
下位ビットのＡ／Ｄ変換でのアナログ入力電圧Ｖｉｎ＿ａｎのサンプリング動作では、下位アレイ３２の並列接続のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎの各下位容量セルの各切り換えスイッチＳＷの中間入力端子と出力端子とが接続される。従って、このサンプリング動作で、下位アレイ３２の並列接続のＮ＋１個の上位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿ＮのＮ＋１個の単位容量Ｃｆの一端にはアナログ入力電圧Ｖｉｎ＿ａｎが供給される。一方、このサンプリング動作では、スイッチＳＷ１はオン状態にスイッチＳＷ２はオフ状態にそれぞれ制御されるので、バッファ４の出力端子から反転入力端子(−)へのフィードバックによるボルテージフォロワによって信号線３５の電位は基準電圧Ｖｒｅｆの半分の電圧レベルＶｒｅｆ／２に設定される。従って、このサンプリング動作で、下位アレイ３２の並列接続のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿ＮのＮ＋１個の単位容量Ｃｆと結合容量３４との直列接続は、アナログ入力電圧Ｖｉｎ＿ａｎと電圧レベルＶｒｅｆ／２との差電圧によって充電される。
【００２５】
《下位ビットのＡ／Ｄ変換での電圧比較動作》
下位ビットのＡ／Ｄ変換での１回目の電圧比較動作では、まず逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍは、Ａ／Ｄ変換動作の前半の動作によるＭ＋１ビットの上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍの確定コードに設定される。
【００２６】
次に、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎは、“１…０”のコードに設定される。この“１…０”のコードは、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのオール“１”の“１…１”のコードの略中間値に対応する。図１と図３とに図示されていない下位ビットデジタルデコーダは逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎの“１…０”のコードに応答して、下位アレイ３２のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿ＮのN＋１個の切り換えスイッチＳＷを下記のように制御する。
【００２７】
すなわち、図示されない下位ビットデジタルデコーダは、下位アレイ３２のＮ＋１個の略半分の下位容量セルの切り換えスイッチＳＷを上側入力端子の基準電圧Ｖｒｅｆに接続する一方、下位アレイ３２のＮ＋１個の残りの略半分の下位容量セルの切り換えスイッチＳＷを下側入力端子のゼロボルト(０)に接続するものである。一方、この電圧比較動作では、スイッチＳＷ１はオフ状態、スイッチＳＷ２はオン状態にそれぞれ制御される。従って、下位アレイ３２のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎと結合容量３４との直列接続は略Ｖｒｅｆ／２の充電エネルギーによってブーストされるので、信号線３５にブースト電圧が生成される。信号線３５のブースト電圧は比較器１の一方の入力端子に供給される一方、ボルテージフォロワとして動作するバッファ４とスイッチＳＷ２を介して電圧レベルＶｒｅｆ／２が比較器１の他方の入力端子に供給される。その結果、比較器１は他方の入力端子の電圧レベルＶｒｅｆ／２を基準にして一方の入力端子に供給される信号線３５のブースト電圧のレベルを比較する。
【００２８】
下位ビットのＡ／Ｄ変換での１回目の電圧比較動作で信号線３５のブースト電圧が電圧レベルＶｒｅｆ／２よりも高いと比較器１によって判定されると、下位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎは“１１０…”のコードに設定される。この“１１０…”のコードは、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのオール“１”の“１…１”のコードの略３／４のレベルに対応する。逆に、下位ビットのＡ／Ｄ変換での１回目の電圧比較動作で信号線３５のブースト電圧が電圧レベルＶｒｅｆ／２よりも低いと比較器１によって判定されると、下位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎは“００１…”のコードに設定される。この“００１…”のコードは、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのオール“１”の“１…１”のコードの略１／４のレベルに対応する。
【００２９】
その後、下位ビットのＡ／Ｄ変換での２回目の電圧比較動作では、逐次近似レジスタ(ＳＡＲ)２の“１１０…”または“００１…”の下位のコードに応答して、図示されない下位ビットデジタルデコーダは、下位アレイ３２のＮ＋１個の略１／４または略３／４の下位容量セルの切り換えスイッチＳＷを上側入力端子の基準電圧Ｖｒｅｆに接続する一方、下位アレイ３２のＭ＋１個の残りの略３／４または略１／４の上位容量セルの切り換えスイッチＳＷを下側入力端子のゼロボルト(０)に接続するものである。一方、この電圧比較動作では、スイッチＳＷ１はオフ状態に、スイッチＳＷ２はオン状態にそれぞれ制御される。従って、下位アレイ３２のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎと結合容量３４の直列接続は、略Ｖｒｅｆ／４または略３Ｖｒｅｆ／４の充電エネルギーによってブーストされるので、信号線３５にブースト電圧が生成される。信号線３５のブースト電圧は比較器１の一方の入力端子に供給される一方、ボルテージフォロワとして動作するバッファ４とスイッチＳＷ２とを介して電圧レベルＶｒｅｆ／２が比較器１の他方の入力端子に供給される。その結果、比較器１は他方の入力端子の電圧レベルＶｒｅｆ／２を基準にして一方の入力端子に供給される信号線３５のブースト電圧のレベルを比較する。
【００３０】
以上説明した電圧比較動作が反復されることにより、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのコードが確定される。従って、既に確定した逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのコードとこの時点で確定した逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのコードとによって、Ａ／Ｄ変換動作によるデジタル変換信号が確定するものである。
【００３１】
一方、本発明に先立って本発明者等が図１と図３に示した逐次比較型Ａ／Ｄ変換器について検討を行ったところ、下位ビットデジタル変換信号の精度が劣化する場合があり、Ａ／Ｄ変換によるデジタル出力信号の誤差が生じることが判明した。
【００３２】
更に本発明者等がこの問題が発生する原因を検討したところ、下位アレイ３２と追加容量３３と結合容量３４とが共通に接続される信号線３６と接地電位Ｖｓｓの間の寄生容量の容量値が、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の半導体製造プロセスのバラツキによって変化することであることを明らかとしたものである。
【００３３】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３４】
従って、本発明の目的とするところは、逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することにある。
【００３５】
また、本発明の他の目的とするところは、半導体集積回路の半導体製造プロセスのバラツキによる逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することにある。
【００３６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３８】
すなわち、本発明の代表的な実施の形態は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路である。
【００３９】
前記逐次比較型Ａ／Ｄ変換器は、比較器(１)と逐次近似レジスタ(２)とローカルＤ／Ａ変換器(３)とを具備する。
【００４０】
前記ローカルＤ／Ａ変換器(３)は、スイッチトキャパシタアレイの上位アレイ(３１)と、スイッチトキャパシタアレイの下位アレイ(３２)と、追加容量(３３)と、結合容量(３４)と、第１信号線(３５)と、第２信号線(３６)とを含む。
【００４１】
前記上位アレイ(３１)の一端にはアナログ入力電圧(Ｖｉｎ＿ａｎ)と基準電圧(Ｖｒｅｆ)が供給され、前記上位アレイ(３１)の他端は前記第１信号線(３５)を介して前記比較器(１)の第１入力端子に接続される。
【００４２】
前記下位アレイ(３２)の一端には前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給され、前記下位アレイ(３２)の他端は前記第２信号線(３６)を介して前記追加容量(３３)の一端と前記結合容量(３４)の一端とに接続され、前記追加容量(３３)の他端は接地電位(Ｖｓｓ)に接続され、前記結合容量(３４)の他端は前記第１信号線(３５)に接続される。
【００４３】
前記比較器(１)の第２入力端子に、比較基準レベル(Ｖｒｅｆ／２)が供給される。
【００４４】
前記比較器(１)の出力信号は、前記逐次近似レジスタ(２)の入力端子に供給される。
【００４５】
前記逐次近似レジスタ(２)から生成される上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とは、前記上位アレイ(３１)と前記下位アレイ(３２)とにそれぞれ供給される。
【００４６】
前記逐次比較型Ａ／Ｄ変換器は、制御Ｄ／Ａ変換器(５)と制御ユニット(６)とを更に具備する。
【００４７】
前記制御ユニット(６)に、前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とが供給される。
【００４８】
前記制御Ｄ／Ａ変換器(５)に、前記制御ユニット(６)から生成される制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)が供給される。
【００４９】
前記下位アレイ(３２)の前記一端に、前記制御Ｄ／Ａ変換器(５)から生成される制御基準レベル(Ｖｒｅｆ´)が供給される。
【００５０】
前記制御基準レベル(Ｖｒｅｆ´)が前記基準電圧(Ｖｒｅｆ)と略同一に設定された状態で、前記上位アレイ(３１)の前記一端と前記下位アレイ(３２)の前記一端とに既知の電圧レベル(Ｖｉｎ＿Ｃａｌ)を有する前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給される。
【００５１】
前記状態にて前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)および前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とこれらの理想値の誤差から、前記誤差を補償するコード値を有する前記制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)を前記制御ユニット(６)が生成可能とされたことを特徴とするものである(図２参照)。
【発明の効果】
【００５２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５３】
すなわち、本発明によれば、逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することができる。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図２】図２は、本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図３】図３は、図１に示した本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器の詳細な構成を示す図である。
【図４】図４は、図２に示した本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の具体的な構成の一例である本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器を示す図である。
【図５】図５は、図２に示した本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器に含まれるキャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１として電流セル・マトリックス型Ｄ／Ａ変換器を使用した場合の構成を示す図である。
【図６】図６は、本発明の実施の形態４による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図７】図７は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００５５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５６】
〔１〕本発明の代表的な実施の形態は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路である。
【００５７】
前記逐次比較型Ａ／Ｄ変換器は、比較器(１)と逐次近似レジスタ(２)とローカルＤ／Ａ変換器(３)とを具備するものである。
【００５８】
前記ローカルＤ／Ａ変換器(３)は、スイッチトキャパシタアレイの上位アレイ(３１)と、スイッチトキャパシタアレイの下位アレイ(３２)と、追加容量(３３)と、結合容量(３４)と、第１信号線(３５)と、第２信号線(３６)とを含むものである。
【００５９】
前記上位アレイ(３１)の一端にはアナログ入力電圧(Ｖｉｎ＿ａｎ)と基準電圧(Ｖｒｅｆ)が供給可能とされ、前記上位アレイ(３１)の他端は前記第１信号線(３５)を介して前記比較器(１)の第１入力端子に接続される。
【００６０】
前記下位アレイ(３２)の一端には前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給可能とされ、前記下位アレイ(３２)の他端は前記第２信号線(３６)を介して前記追加容量(３３)の一端と前記結合容量(３４)の一端とに接続され、前記追加容量(３３)の他端は接地電位(Ｖｓｓ)に接続され、前記結合容量(３４)の他端は前記第１信号線(３５)に接続される。
【００６１】
前記比較器(１)の第２入力端子に、比較基準レベル(Ｖｒｅｆ／２)が供給可能とされる。
【００６２】
前記比較器(１)の出力信号は、前記逐次近似レジスタ(２)の入力端子に供給される。
【００６３】
前記逐次近似レジスタ(２)から生成される上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とは、前記上位アレイ(３１)と前記下位アレイ(３２)とにそれぞれ供給される。
【００６４】
前記逐次比較型Ａ／Ｄ変換器は、制御Ｄ／Ａ変換器(５)と制御ユニット(６)とを更に具備する。
【００６５】
前記制御ユニット(６)に、前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とが供給可能とされる。
【００６６】
前記制御Ｄ／Ａ変換器(５)に、前記制御ユニット(６)から生成される制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)が供給可能とされる。
【００６７】
前記下位アレイ(３２)の前記一端に、前記制御Ｄ／Ａ変換器(５)から生成される制御基準レベル(Ｖｒｅｆ´)が供給可能とされる。
【００６８】
前記制御基準レベル(Ｖｒｅｆ´)が前記基準電圧(Ｖｒｅｆ)と略同一に設定された状態で、前記上位アレイ(３１)の前記一端と前記下位アレイ(３２)の前記一端とに既知の電圧レベル(Ｖｉｎ＿Ｃａｌ)を有する前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給可能とされる。
【００６９】
前記状態にて前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)および前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とこれらの理想値の誤差から、前記誤差を補償するコード値を有する前記制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)を前記制御ユニット(６)が生成可能とされたことを特徴とするものである(図２参照)。
【００７０】
前記実施の形態によれば、逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することができる。
【００７１】
好適な実施の形態による半導体集積回路は、前記誤差を補償する前記コード値を有する前記制御デジタル信号を格納可能な不揮発性もしくは揮発性の半導体メモリを更に具備することを特徴とするものである。
【００７２】
他の好適な実施の形態では、前記半導体メモリは不揮発性である。
【００７３】
前記半導体集積回路の工場出荷前のテスティング工程にて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が不揮発性の前記半導体メモリに格納可能であることを特徴とするものである(図２参照)。
【００７４】
更に他の好適な実施の形態では、前記半導体メモリは揮発性である。
【００７５】
前記半導体集積回路の工場出荷後の前記半導体集積回路を搭載したシステムの電源投入時もしくは動作中の適切なタイミングにて、前記誤差を補償する前記コード値を有する前記制御デジタル信号が揮発性の前記半導体メモリに格納可能であることを特徴とするものである(図２参照)。
【００７６】
より好適な実施の形態は、前記制御Ｄ／Ａ変換器(５)は前記制御基準レベル(Ｖｒｅｆ´)を抵抗の電圧降下によって生成する制御Ｄ／Ａ変換回路(５１)を含むことを特徴とするものである(図４、図５参照)。
【００７７】
他のより好適な実施の形態は、前記制御Ｄ／Ａ変換回路(５１)は抵抗ストリング型Ｄ／Ａ変換器と抵抗ラダー型Ｄ／Ａ変換器と電流セル・マトリックス型Ｄ／Ａ変換器のいずれかによって構成されたことを特徴とするものである。
【００７８】
具体的な実施の形態は、前記比較器(１)と前記ローカルＤ／Ａ変換器(３)と前記制御Ｄ／Ａ変換器(５)とは、比較的高いアナログ電源電圧が供給されるアナログ信号処理回路に含まれる。
【００７９】
前記逐次近似レジスタ(２)と前記制御ユニット(６)とは、前記アナログ電源電圧よりも低いデジタル電源電圧が供給されるデジタル信号処理回路に含まれる。
【００８０】
前記逐次比較型Ａ／Ｄ変換器は、前記アナログ信号処理回路と前記デジタル信号処理回路に接続され前記アナログ信号処理回路と前記デジタル信号処理回路との間の信号レベルシフトの機能を有する複数のレベルシフター(８Ａ、８Ｂ、８Ｃ)を更に具備することを特徴とするものである(図６参照)。
【００８１】
より具体的な実施の形態による半導体集積回路は、前記逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換によって生成されるデジタル変換出力信号を処理する処理ユニット(２１)を更に具備することを特徴とするものである(図７参照)。
【００８２】
他のより具体的な実施の形態による半導体集積回路は、複数チャンネルのアナログ入力信号(ＡＮ０…ＡＮ１)が供給可能なマルチプレクサー(１１)を更に具備する。
【００８３】
前記マルチプレクサー(１１)は、前記複数チャンネルのアナログ入力信号から任意の１つのアナログ入力信号を前記アナログ入力電圧(Ｖｉｎ＿ａｎ)として前記逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給可能とされる。
【００８４】
前記処理ユニット(２１)は、前記マルチプレクサー(１１)によって供給される前記アナログ入力電圧(Ｖｉｎ＿ａｎ)の前記逐次比較型Ａ／Ｄ変換器の前記Ａ／Ｄ変換によって生成される前記デジタル変換出力信号を処理することが可能とされたことを特徴とするものである(図７参照)。
【００８５】
最も具体的な実施の形態は、前記状態にて前記既知の電圧レベル(Ｖｉｎ＿Ｃａｌ)を有する前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が前記マルチプレクサー(１１)によって前記上位アレイ(３１)の前記一端と前記下位アレイ(３２)の前記一端とに供給可能とされたことを特徴とするものである(図７参照)。
【００８６】
〔２〕本発明の別の観点の代表的な実施の形態は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の動作方法である。
【００８７】
前記逐次比較型Ａ／Ｄ変換器は、比較器(１)と逐次近似レジスタ(２)とローカルＤ／Ａ変換器(３)とを具備するものである。
【００８８】
前記ローカルＤ／Ａ変換器(３)は、スイッチトキャパシタアレイの上位アレイ(３１)と、スイッチトキャパシタアレイの下位アレイ(３２)と、追加容量(３３)と、結合容量(３４)と、第１信号線(３５)と、第２信号線(３６)とを含むものである。
【００８９】
前記上位アレイ(３１)の一端にはアナログ入力電圧(Ｖｉｎ＿ａｎ)と基準電圧(Ｖｒｅｆ)が供給可能とされ、前記上位アレイ(３１)の他端は前記第１信号線(３５)を介して前記比較器(１)の第１入力端子に接続される。
【００９０】
前記下位アレイ(３２)の一端には前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給可能とされ、前記下位アレイ(３２)の他端は前記第２信号線(３６)を介して前記追加容量(３３)の一端と前記結合容量(３４)の一端とに接続され、前記追加容量(３３)の他端は接地電位(Ｖｓｓ)に接続され、前記結合容量(３４)の他端は前記第１信号線(３５)に接続される。
【００９１】
前記比較器(１)の第２入力端子に、比較基準レベル(Ｖｒｅｆ／２)が供給可能とされる。
【００９２】
前記比較器(１)の出力信号は、前記逐次近似レジスタ(２)の入力端子に供給される。
【００９３】
前記逐次近似レジスタ(２)から生成される上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とは、前記上位アレイ(３１)と前記下位アレイ(３２)とにそれぞれ供給される。
【００９４】
前記逐次比較型Ａ／Ｄ変換器は、制御Ｄ／Ａ変換器(５)と制御ユニット(６)とを更に具備する。
【００９５】
前記制御ユニット(６)に、前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)と前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とが供給可能とされる。
【００９６】
前記制御Ｄ／Ａ変換器(５)に、前記制御ユニット(６)から生成される制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)が供給可能とされる。
【００９７】
前記下位アレイ(３２)の前記一端に、前記制御Ｄ／Ａ変換器(５)から生成される制御基準レベル(Ｖｒｅｆ´)が供給可能とされる。
【００９８】
前記制御基準レベル(Ｖｒｅｆ´)が前記基準電圧(Ｖｒｅｆ)と略同一に設定された状態で、前記上位アレイ(３１)の前記一端と前記下位アレイ(３２)の前記一端とに既知の電圧レベル(Ｖｉｎ＿Ｃａｌ)を有する前記アナログ入力電圧(Ｖｉｎ＿ａｎ)が供給可能とされる。
【００９９】
前記状態にて前記逐次近似レジスタ(２)から生成される前記上位ビットデジタル変換信号(ＵＢ＿０…ＵＢ＿Ｍ)および前記下位ビットデジタル変換信号(ＬＢ＿０…ＬＢ＿Ｎ)とこれらの理想値の誤差から、前記誤差を補償するコード値を有する前記制御デジタル信号(ＣＢ＿０…ＣＢ＿Ｌ)を前記制御ユニット(６)が生成可能とされたことを特徴とするものである(図２参照)。
【０１００】
前記実施の形態によれば、逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することができる。
【０１０１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１０２】
［実施の形態１］
《逐次比較型Ａ／Ｄ変換器の構成》
図２は、本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【０１０３】
図２に示す本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器が、図１に示した本発明に先立って本発明者等によって検討された逐次比較型Ａ／Ｄ変換器と相違するのは、次の点である。
【０１０４】
すなわち、その相違点は、図２に示す本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器には、図１に示した逐次比較型Ａ／Ｄ変換器に含まれていなかったキャリブレーションＤ／Ａ変換器５とキャリブレーションユニット６とキャリブレーションアナログ入力ユニット７が追加されていることであり、その他は同一である。
【０１０５】
《逐次比較型Ａ／Ｄ変換器の動作》
図２に示す本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器による動作は、下記のようになる。
【０１０６】
キャリブレーションＤ／Ａ変換器５は、キャリブレーションユニット６から生成されるＬ＋１ビットのキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌに応答してキャリブレーション基準電圧Ｖｒｅｆ´を生成するＤ／Ａ変換回路５１を含んでいる。キャリブレーションＤ／Ａ変換器５は、出力端子から反転入力端子(−)へのフィードバックによってボルテージフォロワとして動作するバッファ５２を更に含んでいる。従って、キャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１から生成されるキャリブレーション基準電圧Ｖｒｅｆ´は、バッファ５２の非反転入力端子(＋)と出力端子との間の信号経路を介して、逐次比較型Ａ／Ｄ変換器の下位アレイ３２のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎに供給される。特に、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路のキャリブレーション動作期間の初期でキャリブレーションＤ／Ａ変換器５から生成されるキャリブレーション基準電圧Ｖｒｅｆ´は、半導体集積回路の通常のＡ／Ｄ変換動作の間に上位アレイ３１の並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍに供給される基準電圧Ｖｒｅｆの電圧レベルと同一となるように制御される。すなわち、この制御はキャリブレーションユニット６から生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの初期コード値を適切に設定することによって、可能となるものである。
【０１０７】
また、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路のキャリブレーション動作期間では、サンプルホールド回路(図示せず)のサンプリングスイッチはオフ状態に制御される一方、キャリブレーションアナログ入力ユニット７のスイッチＣａｌ＿ＳＷがオン状態に制御される。従って、キャリブレーション動作期間では、キャリブレーションアナログ入力ユニット７のスイッチＣａｌ＿ＳＷを介して、キャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌが逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給される。その結果、キャリブレーション動作期間では、逐次比較型Ａ／Ｄ変換器はローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とを使用してキャリブレーション基準電圧Ｖｒｅｆ´のＡ／Ｄ変換を実行する。
【０１０８】
一方、キャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌの電圧レベルは既知の電圧レベルに設定され、Ａ／Ｄ変換後の理想デジタル出力信号である逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍと下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎの最終コードも既知のコードである。図２に示す本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路のキャリブレーション動作期間では、信号線３６と接地電位Ｖｓｓとの間の寄生容量の容量値の大小によってＡ／Ｄ変換後の実際のデジタル出力信号は理想のデジタル出力信号と誤差を有するものとなる。従って、このキャリブレーション動作期間では、既知の電圧レベルを有するキャリブレーションアナログ入力電圧Ｖｉｎ＿ＣａｌのＡ／Ｄ変換後の実際のデジタル出力信号としての逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍと下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎがキャリブレーションユニット６に供給される。一方、キャリブレーションユニット６は、既知の電圧レベルを有するキャリブレーションアナログ入力電圧Ｖｉｎ＿ＣａｌのＡ／Ｄ変換後の理想のデジタル出力信号の情報を格納している。従って、キャリブレーション動作の最終段階では、キャリブレーションユニット６は理想のＡ／Ｄ変換デジタル出力信号と実際のＡ／Ｄ変換デジタル出力信号の誤差からこの誤差を補償するようなキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値がキャリブレーションユニット６から生成されるものである。
【０１０９】
一方、キャリブレーション動作期間の初期ではキャリブレーションユニット６から生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの初期コード値は、キャリブレーションＤ／Ａ変換器５から生成されるキャリブレーション基準電圧Ｖｒｅｆ´が上位アレイ３１に供給される基準電圧Ｖｒｅｆの電圧レベルと同一となるように設定されていた。それに対してキャリブレーション動作の最終段階でキャリブレーションユニット６から生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値は、Ａ／Ｄ変換デジタル出力信号の理想の値と実際の値との誤差を補償するように、キャリブレーションＤ／Ａ変換器５から生成されるキャリブレーション基準電圧Ｖｒｅｆ´は基準電圧Ｖｒｅｆに対し補正電圧成分を含むものである。
【０１１０】
上述したキャリブレーション動作の終了後の実際のアナログ入力電圧Ｖｉｎ＿ａｎのＡ／Ｄ変換に先立ち、キャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値がキャリブレーションユニット６からキャリブレーションＤ／Ａ変換器５に供給される。従って、基準電圧Ｖｒｅｆに対して補正電圧成分を含むキャリブレーション基準電圧Ｖｒｅｆ´がキャリブレーションＤ／Ａ変換器５から生成されて、逐次比較型Ａ／Ｄ変換器の下位アレイ３２のＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎに供給される。
【０１１１】
図２に示した本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器では、逐次近似レジスタ(ＳＡＲ)２の上位ビットデジタル変換信号ＵＢ＿０…ＵＢ＿Ｍのコード生成には上位アレイ３１と基準電圧Ｖｒｅｆとが使用され、逐次近似レジスタ(ＳＡＲ)２の下位ビットデジタル変換信号ＬＢ＿０…ＬＢ＿Ｎのコード生成には下位アレイ３２と基準電圧Ｖｒｅｆに対して誤差補償の補正電圧成分を含むキャリブレーション基準電圧Ｖｒｅｆ´とが使用される。従って、図２に示した本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器によれば、逐次比較型Ａ／Ｄ変換器の下位ビットデジタル変換信号の精度の劣化を軽減することが可能となる。
【０１１２】
《キャリブレーション動作の形態》
図２で説明した本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路のキャリブレーション動作としては、下記のような形態が可能である。
【０１１３】
第１のキャリブレーション動作は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の工場出荷前でのテスティング工程で実行されることが可能である。従って、この形態の場合には、半導体集積回路のテスティング工程で実行される。テスティングの結果、上述のキャリブレーション動作が実行不能と判明した半導体集積回路の半導体チップは廃棄される一方、キャリブレーション動作が実行可能な半導体集積回路の半導体チップのみが良品の半導体集積回路として工場出荷される。
【０１１４】
良品の半導体集積回路に関しては、Ａ／Ｄ変換の誤差を補償するための上述のキャリブレーション動作によって生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値は、良品の半導体集積回路に内蔵されるヒューズ型メモリやフラッシュメモリ等の電気的に書き込み可能な不揮発性半導体メモリデバイスに格納される。半導体集積回路の使用時には、電源投入時等に不揮発性半導体メモリデバイスに格納された最終コード値が読み出されキャリブレーションＤ／Ａ変換器５に供給されことができる。その結果、半導体集積回路に内蔵された逐次比較型Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換を実行することが可能となる。
【０１１５】
第２のキャリブレーション動作は、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路の市場出荷の後に実行されることが可能である。例えば、逐次比較型Ａ／Ｄ変換器を内蔵する半導体集積回路を搭載したシステムの電源投入時もしくは動作中の適切なタイミングにて、上述のキャリブレーション動作が実行される。このキャリブレーション動作の実行によって生成されるＡ／Ｄ変換の誤差補償のためのキャリブレーションデジタル出力信号の最終コード値は半導体集積回路の内蔵ＳＲＡＭ等の揮発性半導体メモリデバイスに格納される。また電源投入時には、上述した工場出荷前でのテスティング工程で実行され不揮発性半導体メモリデバイスに格納された第１のキャリブレーション動作による最終コード値を読み出すこともできる。半導体集積回路を搭載したシステムの適切なタイミングで第２のキャリブレーション動作を実行することによって、半導体集積回路の経時変化によるＡ／Ｄ変換の誤差の増加を軽減することができる。
【０１１６】
［実施の形態２］
《逐次比較型Ａ／Ｄ変換器の具体的な構成》
図４は、図２に示した本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の具体的な構成の一例である本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器を示す図である。
【０１１７】
《キャリブレーションＤ／Ａ変換器》
図４に示す本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器では、キャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１は、電源電圧Ｖｃｃと接地電位Ｖｓｓとの間に直列接続された複数の分圧抵抗Ｒと複数の選択スイッチｓｗとを含む抵抗ストリング型Ｄ／Ａ変換器によって構成されている。
【０１１８】
キャリブレーション動作の最終段階でキャリブレーションユニット６から生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値に従って複数の選択スイッチｓｗから１個の選択スイッチｓｗが選択されて、基準電圧Ｖｒｅｆに対して誤差補償の補正電圧成分を含むキャリブレーション基準電圧Ｖｒｅｆ´の電圧レベルが決定される。
【０１１９】
キャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１は、ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２のようにスイッチトキャパシタアレイを使用するＤ／Ａ変換器ではなく、抵抗での電圧降下を使用するＤ／Ａ変換器によって構成されている。従って、キャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１は、抵抗ストリング型Ｄ／Ａ変換器以外に抵抗ラダー型Ｄ／Ａ変換器や電流セル・マトリックス型Ｄ／Ａ変換器を使用することができる。Ｄ／Ａ変換器をスイッチトキャパシタアレイで構成する場合と比較して、抵抗での電圧降下を使用するＤ／Ａ変換器によって構成することによって半導体集積回路でのＤ／Ａ変換器のチップ占有面積を低減することが可能となる。
【０１２０】
《ローカルＤ／Ａ変換器》
図４に示した本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器では、ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とはスイッチトキャパシタアレイによって構成されている。
【０１２１】
すなわち、上位アレイ３１は並列接続のＭ＋１個の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍによって構成され、下位アレイ３２はＮ＋１個の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎによって構成されている。
【０１２２】
ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とを抵抗での電圧降下を使用するＤ／Ａ変換器によって構成する場合と比較して、ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とをスイッチトキャパシタアレイによって構成することによって、上位アレイ３１と下位アレイ３２の直流消費電力を削減することが可能となる。また更に、ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とにスイッチトキャパシタアレイを使用することによって、半導体集積回路の外部から外部ローパスフィルタを介してＡ／Ｄ変換のための基準電圧Ｖｒｅｆとゼロボルト(０)をローカルＤ／Ａ変換器３に供給する際に、外部ローパスフィルタの外部抵抗に直流電流が流れることが防止される。もしも、外部ローパスフィルタの外部抵抗に直流電流が流れると、ローカルＤ／Ａ変換器３に供給される基準電圧に誤差が発生して逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換精度が劣化する。
【０１２３】
図４に示した本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器のローカルＤ／Ａ変換器３では、下位アレイ３２の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎと接地電位Ｖｓｓとの間には容量値ＺＣｆ´(Ｚは正の整数)に設定された追加容量３３が接続され、下位アレイ３２の下位容量セルＬｏ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｎと上位アレイ３１の上位容量セルＵｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍとの間には容量値２Ｃｆ´に設定された結合容量３４が接続されている。
【０１２４】
《キャリブレーションアナログ入力電圧》
キャリブレーション動作期間にキャリブレーションアナログ入力ユニット７のスイッチＣａｌ＿ＳＷを介して逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給されるキャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌは、既知の電圧レベルである必要があるとともに、半導体集積回路の製造プロセスのバラツキや、動作温度の変動や、電源電圧の変動などに対して安定化された電圧である必要がある。
【０１２５】
従って、図４に示す本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器では、キャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌは、既知の電圧レベルであるとともに、安定化電圧に設定される。
【０１２６】
キャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌがキャリブレーションアナログ入力ユニット７を介して半導体集積回路の外部から逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給される場合には、半導体集積回路外部の安定化電圧発生器等からキャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌが発生される。この場合には、半導体集積回路外部から外部ローパスフィルタを介して供給される基準電圧Ｖｒｅｆをキャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌとして兼用することも可能である。
【０１２７】
キャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌがキャリブレーションアナログ入力ユニット７を介して半導体集積回路内部で逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給される場合には、半導体集積回路内部の安定化電圧発生器等からキャリブレーションアナログ入力電圧Ｖｉｎ＿Ｃａｌが発生される。この場合には、半導体集積回路内蔵の安定化電圧発生器としてバンドギャップリファレンス回路を使用することが、推奨される。バンドギャップリファレンス回路は、半導体集積回路の製造プロセスのバラツキや、動作温度の変動や、電源電圧の変動などが有っても、シリコンのバンドギャップ電圧である略１．２ボルトの安定なバンドギャップ基準電圧を生成する。
【０１２８】
［実施の形態３］
《電流セル・マトリックス型Ｄ／Ａ変換器》
図５は、図２に示した本発明の実施の形態１による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器に含まれるキャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１として電流セル・マトリックス型Ｄ／Ａ変換器を使用した場合の構成を示す図である。
【０１２９】
図５に示す本発明の実施の形態３による逐次比較型Ａ／Ｄ変換器のキャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１として電流セル・マトリックス型Ｄ／Ａ変換器は、１Ｉ０、２Ｉ０…１６Ｉ０の重み付けされた複数の定電流源と複数の電流セルとを含んでいる。
【０１３０】
複数の電流セルの各電流セルは、一対のＰチャンネルＭＯＳトランジスタＱｐ１、Ｑｐ２…Ｑｐ５、Ｑｐ６を含んでいる。電源電圧Ｖｃｃと複数の電流セルのＰチャンネルＭＯＳトランジスタＱｐ１、Ｑｐ２…Ｑｐ５、Ｑｐ６のソースとの間には、重み付けされた複数の定電流源が接続されている。
【０１３１】
複数の電流セルのトランジスタ対の一方のＰチャンネルＭＯＳトランジスタＱｐ１…Ｑｐ５の制御ゲートと他方のＰチャンネルＭＯＳトランジスタＱｐ２…Ｑｐ６の制御ゲートとは、デコータ(４ｂｉｔ  ＤＥＣ)から出力される非反転デコード信号と反転デコード信号とによって駆動される。複数の電流セルのトランジスタ対の一方のＰチャンネルＭＯＳトランジスタＱｐ１…Ｑｐ５のドレインは共通に抵抗Ｒ０を介して接地電位Ｖｓｓに接続され、複数の電流セルのトランジスタ対の他方のＰチャンネルＭＯＳトランジスタＱｐ２…Ｑｐ６のドレインは直接接地電位Ｖｓｓに接続されている。抵抗Ｒ０の両端の電圧は、バッファ５２を介して、キャリブレーション基準電圧Ｖｒｅｆ´としてキャリブレーションＤ／Ａ変換器５から出力される。
【０１３２】
［実施の形態４］
図６は、本発明の実施の形態４による半導体集積回路に内蔵される逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【０１３３】
図６に示す本発明の実施の形態４による逐次比較型Ａ／Ｄ変換器が、図２に示した本発明の実施の形態１による逐次比較型Ａ／Ｄ変換器と相違するのは、次の点である。
【０１３４】
すなわち、その相違点は、図６に示す本発明の実施の形態４による逐次比較型Ａ／Ｄ変換器には、図２に示した逐次比較型Ａ／Ｄ変換器に含まれていなかった複数のレベルシフター８Ａ、８Ｂ、８Ｃと上位ビットデジタルデコーダ９Ａと下位ビットデジタルデコーダ９Ｂとが追加されていることであり、その他は同一である。
【０１３５】
上位ビットデジタルデコーダ９Ａと下位ビットデジタルデコーダ９Ｂの動作は、冒頭で説明済みであるので、ここでは省略する。次に、複数のレベルシフター８Ａ、８Ｂ、８Ｃによる動作を、下記に説明する。
【０１３６】
図６に示す本発明の実施の形態４による逐次比較型Ａ／Ｄ変換器では、比較器１とローカルＤ／Ａ変換器３とバッファ４とスイッチＳＷ１、ＳＷ２とキャリブレーションＤ／Ａ変換器５と上位ビットデジタルデコーダ９Ａと下位ビットデジタルデコーダ９Ｂとは、アナログ入力電圧Ｖｉｎ＿ａｎを処理する必要がある。従って、これらのアナログ信号処理回路は比較的高い電源電圧を有するアナログ電源電圧で動作するので、アナログ入出力信号も比較的高い高電圧振幅信号となる。
【０１３７】
それに対して、図６に示す本発明の実施の形態４による逐次比較型Ａ／Ｄ変換器では、逐次近似レジスタ(ＳＡＲ)２とキャリブレーションユニット６は、主としてデジタル信号を処理する。従って、これらのデジタル信号処理回路は比較的低い電源電圧を有するデジタル電源電圧で動作するので、デジタル入出力信号も比較的低い低電圧振幅信号となる。
【０１３８】
《レベルシフター》
従って、図６に示す本発明の実施の形態４による逐次比較型Ａ／Ｄ変換器では、複数のレベルシフター８Ａ、８Ｂ、８Ｃは、上述したアナログ信号処理回路の高電圧振幅のアナログ入出力信号とデジタル信号処理回路の低電圧振幅のデジタル入出力信号との間のレベルシフトの機能を実行するものである。
【０１３９】
すなわち、逐次近似レジスタ(ＳＡＲ)２と上位ビットデジタルデコーダ９Ａ、下位ビットデジタルデコーダ９Ｂとの間に接続されたレベルシフター８Ａは、逐次近似レジスタ(ＳＡＲ)２の低電圧のデジタル入出力信号を高電圧にレベルアップした後に上位ビットデジタルデコーダ９Ａと下位ビットデジタルデコーダ９Ｂとに供給するものである。またキャリブレーションユニット６とキャリブレーションＤ／Ａ変換器５の間に接続されたレベルシフター８Ｂは、キャリブレーションユニット６の低電圧のデジタル入出力信号を高電圧にレベルアップした後にキャリブレーションＤ／Ａ変換器５に供給するものである。更に、比較器１と逐次近似レジスタ(ＳＡＲ)２との間に接続されたレベルシフター８Ｃは、比較器１の高電圧のアナログ出力信号を低電圧にレベルダウンした後に近似レジスタ(ＳＡＲ)２に供給するものである。
【０１４０】
上述した図６に示した本発明の実施の形態４による半導体集積回路では、高電圧振幅のアナログ信号処理回路が高耐圧ＭＯＳトランジスタによって構成されるのに対して、低電圧振幅のデジタル信号処理回路の大部分は低耐圧ＭＯＳトランジスタによって構成される。従って、図６に示した本発明の実施の形態４による半導体集積回路によれば、デジタル信号処理回路のチップ占有面積を低減することが可能となる。
【０１４１】
［実施の形態５］
図７は、本発明の実施の形態５による半導体集積回路の構成を示す図である。
【０１４２】
図７に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのアナログ回路コア１０は、マルチプレクサー(ＭＰＸ)１１と逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２とを含んでいる。
【０１４３】
《アナログ回路コア》
この逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２としては、上述した本発明の実施の形態１乃至実施の形態４のいずれかの逐次比較型Ａ／Ｄ変換器が使用されることが可能である。マルチプレクサー(ＭＰＸ)１１は８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４、ＡＮ５、ＡＮ６、ＡＮ７を含んでいる。
【０１４４】
マルチプレクサー(ＭＰＸ)１１は８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２、ＡＮ３、ＡＮ４、ＡＮ５、ＡＮ６、ＡＮ７から任意の１つのアナログ入力端子に印加されたアナログ入力信号を選択して、逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２のアナログ入力端子に供給する。また、マルチプレクサー(ＭＰＸ)１１は８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７の各アナログ入力端子は、上述したサンプルホールド回路のサンプリングスイッチとホールド容量とバッファとを含んでいる。尚、マルチプレクサー(ＭＰＸ)１１は８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７のいずれかのアナログ入力端子は、上述したキャリブレーションアナログ入力ユニット７の機能の実現が可能である。その結果、マルチプレクサー(ＭＰＸ)１１のいずれかのアナログ入力端子を介してアナログ入力電圧Ｖｉｎ＿Ｃａｌが、逐次比較型Ａ／Ｄ変換器のアナログ入力端子に供給されることが可能となる。尚、アナログ入力電圧Ｖｉｎ＿Ｃａｌは半導体チップＩＣ＿Ｃｈｉｐの外部からマルチプレクサー(ＭＰＸ)１１を介して供給されることも可能であり、半導体チップＩＣ＿Ｃｈｉｐの内部に形成されたバンドギャップリファレンス回路等の安定化電圧発生器からマルチプレクサー(ＭＰＸ)１１を介して供給されることも可能である。尚、アナログ回路コア１０には例えば５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶｃｃが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶｓｓが供給される。
【０１４５】
《デジタル回路コア》
図７に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とを含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧ＤＶｃｃが供給される一方、デジタル回路コア２０にはデジタル接地電位ＤＶｓｓが供給される。
【０１４６】
すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバス(ＣＰＵ＿Ｂｕｓ)と制御線(Ｃｎｔｒ＿Ｌｉｎｅｓ)とを介してランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバス(ＣＰＵ＿Ｂｕｓ)と制御線(Ｃｎｔｒ＿Ｌｉｎｅｓ)と周辺バス(Ｐｅｒｉｐｈ＿Ｂｕｓ)とバススイッチコントローラ(ＢＳＣ)２５とを介して、複数の周辺回路(Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、Ｐｅｒｉｐｈ  Ｃｉｒ２)が接続されている。
【０１４７】
従って、アナログ回路コア１０の逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２によりマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデジタル信号に変換されて、変換されたデジタル信号は周辺バス(Ｐｅｒｉｐｈ＿Ｂｕｓ)、バススイッチコントローラ(ＢＳＣ)２５、ＣＰＵバス(ＣＰＵ  Ｂｕｓ)を介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。
【０１４８】
尚、デジタル回路コア２０のランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３との少なくともいずれか一方は、キャリブレーション動作で生成されるキャリブレーションデジタル出力信号ＣＢ＿０…ＣＢ＿Ｌの最終コード値の格納に使用されることができる。また更に、この最終コード値は、アナログ回路コア１０の逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２内部に形成された内部ＳＲＡＭもしくは内部不揮発性メモリデバイスに格納されることができる。
【０１４９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５０】
例えば、キャリブレーションＤ／Ａ変換器５のＤ／Ａ変換回路５１は、チップ占有面積が問題にされないような場合には、ローカルＤ／Ａ変換器３の上位アレイ３１と下位アレイ３２とのようにスイッチトキャパシタによって構成されることも可能である。
【０１５１】
また、図７に示した半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐにおいて、デジタル回路コア２０に供給される略１ボルトの比較的低い電圧に設定されたデジタル電源電圧ＤＶｃｃは、半導体チップＩＣ＿Ｃｈｉｐに搭載されるオンチップ安定化電源から生成されることも可能である。このオンチップ安定化電源に５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶｃｃが供給されることによって、オンチップ安定化電源から略１ボルトの比較的低い電圧に設定されたデジタル電源電圧ＤＶｃｃが生成され、デジタル回路コア２０に供給されることも可能がある。
【符号の説明】
【０１５２】
１…比較器
２…逐次近似レジスタ(ＳＡＲ)
３…ローカルＤ／Ａ変換器
３１…上位アレイ
３２…下位アレイ
３３…追加容量
３４…結合容量
３５…信号線
３６…信号線
４…バッファ
５…キャリブレーションＤ／Ａ変換器
５１…キャリブレーションＤ／Ａ変換回路
５２…バッファ
６…キャリブレーションユニット
７…キャリブレーションアナログ入力ユニット
ＳＷ１、ＳＷ２…スイッチ
Ｖｉｎ＿ａｎ…アナログ入力電圧
Ｖｒｅｆ…基準電圧
Ｕｐ＿Ｃｅｌｌ＿０…Ｕｐ＿Ｃｅｌｌ＿Ｍ…上位容量セル
Ｌｏ＿Ｃｅｌｌ＿０…Ｌｏ＿Ｃｅｌｌ＿Ｎ…下位容量セル
Ｖｉｎ＿Ｃａｌ…キャリブレーションアナログ入力電圧
Ｃａｌ＿ＳＷ…スイッチ
８Ａ、８Ｂ、８Ｃ…レベルシフター
９Ａ…上位デジタルデコーダ
９Ｂ…下位デジタルデコーダ
ＩＣ＿Ｃｈｉｐ…半導体チップ
１０…アナログ回路コア
１１…マルチプレクサー
１２…逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)
２０…デジタル回路コア
２１…中央処理ユニット(ＣＰＵ)
２２…ランダムアクセスメモリ(ＲＡＭ)
２３…フラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)
２４…リードオンリーメモリ(ＲＯＭ)
２５…バススイッチコントローラ(ＢＳＣ)
２６、２７…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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