(57)【要約】【課題】基板へのキャリア注入を抑制する半導体装置及び電源回路を提供する。【解決手段】本発明の半導体装置は、第２導電型の第１の半導体領域２３、第２導電型の第２の半導体領域２４及び第１導電型の第３の半導体領域２５に対して離間して第１導電型の半導体層２２の表面に設けられた第２導電型の第４の半導体領域２６と、第１の半導体領域２３、第２の半導体領域２４及び第３の半導体領域２５に対して離間して半導体層２２の表面に設けられた第１導電型の第５の半導体領域２７と、第４の半導体領域２６と第５の半導体領域２７とを接続するフローティング電極３５と、を有する。【選択図】図２
2011035292.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表層部に設けられた第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、
前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記半導体層、前記第１の半導体領域及び前記第３の半導体領域を含むボディダイオードが順方向にバイアスされた状態で、前記第１の半導体領域から前記半導体層に注入された電子と、前記第３の半導体領域から前記半導体層に注入された正孔とを再結合させることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の表層部に設けられた第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、
前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第４の半導体領域と、
前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第５の半導体領域と、
前記第４の半導体領域と前記第５の半導体領域とを接続するフローティング電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第４の半導体領域は、前記第１の半導体領域と前記第５の半導体領域との間に設けられたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域、前記ゲート絶縁膜及び前記ゲート電極を含むローサイドスイッチング素子と並列に、前記誘導性負荷と前記基準電位との間に接続されたトランジスタをさらに備え、
前記トランジスタの閾値電圧は、前記ローサイドスイッチング素子の閾値電圧よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記トランジスタのゲート電極はソース電極と接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は前記第４の半導体領域と前記第１の半導体領域との間の前記半導体層の表面上にも設けられ、このゲート絶縁膜上にも前記ゲート電極が設けられたことを特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記ゲート電極を制御する制御回路がさらに前記基板上に設けられていることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
入力電圧ラインと、前記第１の主電極と前記誘導性負荷との接続ノードと、の間に接続されるハイサイドスイッチング素子がさらに前記基板上に設けられていることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
入力電圧ラインに接続されるハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子と基準電位との間に接続されるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続ノードと、出力ラインとの間に接続される誘導性負荷と、
前記出力ラインと前記基準電位との間に接続されるコンデンサと、
を備え、
前記ローサイドスイッチング素子は、
基板と、
前記基板の表層部に設けられた第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、
前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、
前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、
前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を有してなり、
前記半導体層、前記第１の半導体領域及び前記第３の半導体領域を含むボディダイオードが順方向にバイアスされた状態で、前記第１の半導体領域から前記半導体層に注入された電子と、前記第３の半導体領域から前記半導体層に注入された正孔とを再結合させることを特徴とする電源回路。
【請求項１０】
前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第４の半導体領域と、
前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第５の半導体領域と、
前記第４の半導体領域と前記第５の半導体領域とを接続するフローティング電極と、
を有し、
前記フローティング電極で前記電子と前記正孔とを再結合させることを特徴とする請求項９記載の電源回路。
【請求項１１】
前記ローサイドスイッチング素子と並列に、前記接続ノードと前記基準電位との間に接続されたトランジスタをさらに備え、
前記トランジスタの閾値電圧は、前記ローサイドスイッチング素子の閾値電圧よりも低いことを特徴とする請求項９または１０に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電源回路に関する。
【背景技術】
【０００２】
降圧型のＤＣ−ＤＣコンバータは、入力電圧ラインと基準電位との間に直列接続されたハイサイドスイッチング素子とローサイドスイッチング素子とを有する。ハイサイドスイッチング素子とローサイドスイッチング素子との接続ノードには誘導性負荷が接続され、その誘導性負荷は出力ラインに接続されている。ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフさせることで、入力電圧を降圧した電圧を出力ラインに出力する。このとき、ハイサイドスイッチング素子とローサイドスイッチング素子が同時にオンすることがないように、ハイサイドスイッチング素子のオン期間とローサイドスイッチング素子のオン期間との間にハイサイドスイッチング素子とローサイドスイッチング素子が両方ともオフとなる期間（デットタイム）を設ける。
【０００３】
ハイサイドスイッチング素子がオンからオフになったとき、誘導性負荷に回生電流が流れる。このとき、ローサイドスイッチング素子のドレイン電位は接地電位より低くなる。デットタイム期間中、ローサイドスイッチング素子のドレイン−ソース間に存在するボディダイオードが順方向にバイアスされる。ボディダイオードが順方向にバイアスされると、カソードから基板に電子が注入される。基板に注入された電子は、基板上に形成された他の回路を誤動作させるなどの不具合の原因となり得る。
また、基板に注入された電子は、入力電圧に接続された拡散層や、接地電位より高電位のノードに流れ込み、その流れた電流は損失になる。従って、ハイサイドスイッチング素子のスイッチング周波数が高くなるほど、単位時間あたりのデットタイムの回数が増加し、変換効率の低下を招く。
【０００４】
また、基板に電子を注入させないために、基板中にＮ＋型埋め込み層を設けた構造が知られている（例えば特許文献１）。しかし、高不純物濃度のＮ＋型埋め込み層を形成するためにエピタキシャル成長が必要となり、一般的な埋め込み層を有していないＭＯＳトランジスタ形成プロセスに比べてコストが高くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８９２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、基板へのキャリア注入を抑制する半導体装置及び電源回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板と、前記基板の表層部に設けられた第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記半導体層、前記第１の半導体領域及び前記第３の半導体領域を含むボディダイオードが順方向にバイアスされた状態で、前記第１の半導体領域から前記半導体層に注入された電子と、前記第３の半導体領域から前記半導体層に注入された正孔とを再結合させることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、基板と、前記基板の表層部に設けられた第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第４の半導体領域と、前記第１の半導体領域、前記第２の半導体領域及び前記第３の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第５の半導体領域と、前記第４の半導体領域と前記第５の半導体領域とを接続するフローティング電極と、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、入力電圧ラインに接続されるハイサイドスイッチング素子と、前記ハイサイドスイッチング素子と基準電位との間に接続されるローサイドスイッチング素子と、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続ノードと、出力ラインとの間に接続される誘導性負荷と、前記出力ラインと前記基準電位との間に接続されるコンデンサと、を備え、前記ローサイドスイッチング素子は、基板と、前記基板の表層部に設けられた第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域及び誘導性負荷に接続される第１の主電極と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第２導電型の第２の半導体領域と、前記第１の半導体領域に対して離間して前記半導体層の表面に設けられた第１導電型の第３の半導体領域と、前記第２の半導体領域、前記第３の半導体領域及び基準電位に接続される第２の主電極と、前記第１の半導体領域と前記第２の半導体領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を有してなり、前記半導体層、前記第１の半導体領域及び前記第３の半導体領域を含むボディダイオードが順方向にバイアスされた状態で、前記第１の半導体領域から前記半導体層に注入された電子と、前記第３の半導体領域から前記半導体層に注入された正孔とを再結合させることを特徴とする電源回路が提供される。
【発明の効果】
【０００８】
本発明によれば、基板へのキャリア注入を抑制する半導体装置及び電源回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る電源回路の回路図。
【図２】本発明の実施形態に係る半導体装置の断面図。
【図３】図１に示すローサイドスイッチング素子の電流特性図。
【図４】本発明の第２実施形態に係る電源回路の回路図。
【図５】図４に示すローサイドスイッチング素子の電流特性図。
【図６】本発明の実施形態に係る半導体装置の他の構造を示す断面図。
【図７】本発明の実施形態に係る半導体装置のさらに他の構造を示す断面図。
【図８】本発明の実施形態に係る半導体装置のさらに他の構造を示す断面図。
【図９】本発明の実施形態に係る半導体装置のさらに他の構造を示す断面図。
【図１０】図６に示す構造の半導体装置における主要要素の平面レイアウトを示す模式図。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、本発明の実施形態について説明する。
【００１１】
［第１実施形態］
図１は、本発明の第１実施形態に係る電源回路の回路図を示す。本実施形態では、電源回路として降圧型のＤＣ−ＤＣコンバータを例示する。
【００１２】
このＤＣ−ＤＣコンバータは、入力電圧ライン１１と、基準電位であるグランドとの間に直列接続されるハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２とを有する。ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２とを交互にオンオフさせることで、入力電圧Ｖｃｃよりも低い電圧が出力ライン１３に出力される。
【００１３】
ハイサイドスイッチング素子Ｑ１及びローサイドスイッチング素子Ｑ２は、例えばＮチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
【００１４】
ハイサイドスイッチング素子Ｑ１のドレインは、入力電圧ライン１１と接続されている。ハイサイドスイッチング素子Ｑ１のソースは、ローサイドスイッチング素子Ｑ２のドレインと接続されている。ローサイドスイッチング素子Ｑ２のソースは、グランドに接続されている。
【００１５】
ハイサイドスイッチング素子Ｑ１のドレイン−ソース間に接続されたダイオードｄ１は、ハイサイドスイッチング素子Ｑ１のボディダイオード（built-in body diode）を示す。ローサイドスイッチング素子Ｑ２のドレイン−ソース間に接続されたダイオードｄ２はローサイドスイッチング素子Ｑ２のボディダイオードを示す。
【００１６】
ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２との接続ノード１２は、誘導性負荷であるインダクタＬの一端と接続されている。インダクタＬの他端は出力ライン１３に接続されている。出力ライン１３とグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサＣが接続されている。
【００１７】
ハイサイドスイッチング素子Ｑ１及びローサイドスイッチング素子Ｑ２の各々のゲートは、制御回路１０に接続されている。制御回路１０からは、ほぼ反転位相のゲート制御信号が、ハイサイドスイッチング素子Ｑ１のゲートとローサイドスイッチング素子Ｑ２のゲートとに供給される。これにより、ハイサイドスイッチング素子Ｑ１及びローサイドスイッチング素子Ｑ２のオンオフが制御される。
【００１８】
ハイサイドスイッチング素子Ｑ１及びローサイドスイッチング素子Ｑ２が両方同時にオンになると、貫通電流が入力電圧ライン１１から両スイッチング素子Ｑ１及びＱ２を介してグランドに流れることになる。これを避けるため、ハイサイドスイッチング素子Ｑ１がターンオフしてからローサイドスイッチング素子Ｑ２がターンオンするまでの間、およびローサイドスイッチング素子Ｑ２がターンオフしてからハイサイドスイッチング素子Ｑ１がターンオンするまでの間に、両スイッチング素子Ｑ１及びＱ２が共にオフとなる期間（デッドタイム）が設定されている。
【００１９】
ハイサイドスイッチング素子Ｑ１がオンで、ローサイドスイッチング素子Ｑ２がオフのときは、入力電圧ライン１１からハイサイドスイッチング素子Ｑ１及びインダクタＬを経由して出力ライン１３に電流Ｉ１が流れる。このとき、インダクタ電流は増加し、インダクタＬにエネルギーが蓄積される。
【００２０】
そして、ハイサイドスイッチング素子Ｑ１がオフに、ローサイドスイッチング素子Ｑ２がオンになると、インダクタＬに蓄積されたエネルギーによる起電力で、グランドからローサイドスイッチング素子Ｑ２及びインダクタＬを経由して出力ライン１３に回生電流Ｉ２が流れる。ハイサイドスイッチング素子Ｑ１がオフになった後、ローサイドスイッチング素子Ｑ２がオンになるまでのデッドタイム期間中は、ローサイドスイッチング素子Ｑ２のボディダイオードｄ２を介して回生電流Ｉ２が流れる。
【００２１】
図１に示す要素において、ハイサイドスイッチング素子Ｑ１、ローサイドスイッチング素子Ｑ２および制御回路１０は、同じ基板に形成された半導体集積回路である。すなわち、ハイサイドスイッチング素子Ｑ１、ローサイドスイッチング素子Ｑ２および制御回路１０は、１チップに集積された電源ＩＣとして構成される。この電源ＩＣに対して、インダクタＬ及びコンデンサＣは外部部品として接続される。
【００２２】
あるいは、ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２のみを１チップ化してもよいし、ハイサイドスイッチング素子Ｑ１と制御回路１０のみを１チップ化してもよいし、ローサイドスイッチング素子Ｑ２と制御回路１０のみを１チップ化してもよい。また、ここまでハイサイドスイッチング素子Ｑ１は、Ｎチャネル型ＭＯＳＦＥＴで説明してきたが、Ｐチャネル型ＭＯＳＦＥＴを用いてもよい。
【００２３】
次に、図２を参照して、ローサイドスイッチング素子Ｑ２の構造について説明する。以下の具体例では、半導体材料は例えばシリコンとするが、シリコンに限らず他の半導体材料を用いてもよい。また、第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型がＮ型、第２導電型がＰ型であってもよい。
【００２４】
ローサイドスイッチング素子Ｑ２は、ＭＯＳ（Metal-Oxide-Semiconductor）構造もしくはＭＩＳ（Metal-Insulator-Semiconductor）構造を有する。これら構造は、Ｐ−型の基板２１上に形成されている。基板２１の表層部には、Ｐ型ウェル層２２が形成されている。
【００２５】
Ｐ型ウェル層２２の表面に、第１の半導体領域としてＮ＋型のドレイン領域２３が選択的に形成されている。Ｐ型ウェル層２２の表面に、第２の半導体領域としてＮ＋型のソース領域２４が選択的に形成されている。Ｐ型ウェル層２２の表面に、第３の半導体領域としてＰ＋型のコンタクト領域２５が選択的に形成されている。Ｐ型ウェル層２２の表面に、第４の半導体領域としてＮ＋型半導体領域２６が選択的に形成されている。Ｐ型ウェル層２２の表面に、第５の半導体領域としてＰ＋型半導体領域２７が選択的に形成されている。
【００２６】
ドレイン領域２３とソース領域２４とは離間している。ドレイン領域２３とソース領域２４との間のＰ型ウェル層２２の表面上にはゲート絶縁膜２８が設けられている。ゲート絶縁膜２８上にはゲート電極２９が設けられている。ゲート電極２９は、図１に示す制御回路１０と接続されている。
【００２７】
ドレイン領域２３の表面上には、第１の主電極としてドレイン電極３１が設けられている。ドレイン領域２３はドレイン電極３１と電気的に接続されている。ドレイン電極３１は、図１に示す接続ノード１２及びインダクタＬに接続されている。
【００２８】
ソース領域２４とコンタクト領域２５とは接している。これらソース領域２４とコンタクト領域２５の表面上には、第２の主電極としてソース電極３２が設けられている。ソース領域２４及びコンタクト領域２５はソース電極３２と電気的に接続されている。ソース電極３２はグランドに接続されている。また、ソース電極３２の電位は、コンタクト領域２５を介してＰ型ウェル層２２に与えられる。
【００２９】
Ｎ＋型半導体領域２６及びＰ＋型半導体領域２７は、ドレイン領域２３に対して、ソース領域２４とは反対側に離間して設けられている。Ｎ＋型半導体領域２６は、ドレイン領域２３とＰ＋型半導体領域２７との間に設けられ、ドレイン領域２３に近接している。図２では、Ｎ＋型半導体領域２６とＰ＋型半導体領域２７とは接しているが、それら両者は接していなくてもよい。
【００３０】
Ｎ＋型半導体領域２６及びＰ＋型半導体領域２７の表面上には、ゲート電極２９、ソース電極３２およびドレイン電極３１のいずれも接続されていないフローティング電極３５が設けられている。Ｎ＋型半導体領域２６及びＰ＋型半導体領域２７は、フローティング電極３５と電気的に接続されている。すなわち、Ｎ＋型半導体領域２６とＰ＋型半導体領域２７とは、フローティング電極３５を介して電気的に接続されている。Ｎ＋型半導体領域２６、Ｐ＋型半導体領域２７およびフローティング電極３５は、フローティング構造部ＦＬを構成する。フローティング電極３５は、Ｐ＋型半導体領域２７、Ｐ型ウェル層２２、コンタクト領域２５の拡散層を通じてソース電極３２に接続されており、フローティング電極３５の電位は、フローティング電極３５とソース電極３２との間に電流が流れていなければソース電極３２の電位と略同電位となっている。
したがって、ソース領域２４とドレイン領域２３との間の距離をＬ１、Ｎ＋型半導体領域２６とドレイン領域２３との間の距離をＬ２とすると、Ｌ２≧Ｌ１の関係が成り立つ。これは、ドレイン電極３１−ソース電極３２間のパンチスルー耐圧は、ソース領域２４−ドレイン領域２３間の距離で決定され、ゲート電極２９がない場合、ソース領域２４−ドレイン領域２３間のＰ型ウェル層２２がより空乏化しやすいためである。
【００３１】
ドレイン領域２３、ソース領域２４及びＮ＋型半導体領域２６は、Ｎ型不純物の選択的注入により同時に形成される。コンタクト領域２５及びＰ＋型半導体領域２７は、Ｐ型不純物の選択的注入により同時に形成される。
【００３２】
ドレイン領域２３、ソース領域２４、コンタクト領域２５、ゲート絶縁膜２８およびゲート電極２９は、ＭＯＳトランジスタＭ１を構成する。
【００３３】
コンタクト領域２５、Ｐ型ウェル層２２およびドレイン領域２３は、ボディダイオードｄ２を構成する。ボディダイオードｄ２において、ソース電極３２はアノード電極として機能し、ドレイン電極３１はカソード電極として機能する。
【００３４】
ローサイドスイッチング素子Ｑ２のＭＯＳトランジスタＭ１のゲート電極２９に閾値電圧以上の電圧が与えられると、ゲート電極２９下のＰ型ウェル層２２表層にＮ型の反転層（チャネル）が形成され、ＭＯＳトランジスタＭ１はオンする。ハイサイドスイッチング素子Ｑ１がオフで、ローサイドスイッチング素子Ｑ２のＭＯＳトランジスタＭ１がオンのとき、ソース電極３２、ソース領域２４、チャネル、ドレイン領域２３およびドレイン電極３１を介して、回生電流Ｉ２が流れる。このとき、ローサイドスイッチング素子Ｑ２のドレイン電位は、ソース電位（０Ｖ）より低い負電位である。
【００３５】
ハイサイドスイッチング素子Ｑ１及びローサイドスイッチング素子Ｑ２のＭＯＳトランジスタＭ１が共にオフのとき、回生電流Ｉ２はローサイドスイッチング素子Ｑ２のボディダイオードｄ２を介して流れる。すなわち、負電位のドレイン領域２３からＰ型ウェル層２２に電子が注入され、ソース電位（０Ｖ）のコンタクト領域２５からはＰ型ウェル層２２に正孔が注入される。Ｐ型ウェル層２２に注入された電子の一部は、コンタクト領域２５を介してソース電極３２に流れる。Ｐ型ウェル層２２に注入された正孔は、ドレイン領域２３を介して負電位のドレイン電極３１に流れる。
【００３６】
Ｎ＋型半導体領域２６にはバイアスは印加されていないが、Ｎ＋型半導体領域２６とＰ型ウェル層２２とのＰＮ接合には、ビルトインポテンシャルが生じている。このため、Ｐ型ウェル層２２に注入された電子は、Ｎ＋型半導体領域２６に流れる。Ｎ＋型半導体領域２６はソース電極３２及びドレイン電極３１のいずれにも接続されていないため、電子が注入されることでＮ＋型半導体領域２６は負電位にバイアスされる。そこでフローティング電極３５を介してＰ＋型半導体領域２７が負電位にバイアスされ、Ｐ＋型半導体領域２７周辺のＰ型ウェル層２２が負にバイアスされる。するとドレイン領域２３から注入される電子にとって負にバイアスされたＰ型ウェル層２２は障壁となり、基板２１への電子の注入を抑制できる。
【００３７】
Ｎ＋型半導体領域２６に流れる電子は、Ｎ＋型半導体領域２６の電位を負電位にし、フローティング電極３５を介してＮ＋型半導体領域２６と電気的に接続されたＰ＋型半導体領域２７の電位も負電位にする。これにより、Ｐ型ウェル層２２中の正孔がＰ＋型半導体領域２７に流れる。したがって、Ｎ＋型半導体領域２６に流れた電子と、Ｐ＋型半導体領域２７に流れた正孔とはフローティング電極３５で再結合し、ボディダイオードｄ２の順方向電流にはならない。したがって、ボディダイオードｄ２の電流駆動能力が低下する。
【００３８】
この結果、Ｐ型ウェル層２２中の電子が減少する。Ｐ型ウェル層２２中の電子の減少は、基板２１に注入される電子を減少させる。このため、同じ基板２１上に形成されている制御回路１０の高電位部に電子が流れるのを抑制でき、制御回路１０の誤動作を防げる。
【００３９】
また、基板２１中の電子の蓄積量を減らすことができるので、ハイサイドスイッチング素子Ｑ１がオンになったときに、ハイサイドスイッチング素子Ｑ１を介して、入力電圧ライン１１に流れる電子、すなわち出力ライン１３には供給されない無効電流を少なくできる。この結果、変換効率（出力電力／入力電力）の低下を防げる。
【００４０】
ゲート電極２９に閾値電圧以上の電圧が印加されてＭＯＳトランジスタＭ１がオンすると、回生電流Ｉ２は、ＭＯＳトランジスタＭ１の低抵抗なチャネルをほとんど流れる。すなわち、電子はＰ型ウェル層２２の表面側を流れるため、基板２１にはほとんど注入されない。
【００４１】
図３に、ＭＯＳトランジスタＭ１の電流特性Ｉ（Ｍ１）、フローティング構造部ＦＬを設けた本実施形態の半導体装置におけるボディダイオードｄ２の電流特性Ｉ（ｄ２）、および比較例におけるボディダイオードの電流特性Ｉ（ｄ）を示す。比較例は、フローティング構造部ＦＬを設けなかった構造である。
【００４２】
図３において、横軸は、ＭＯＳトランジスタＭ１のソース−ドレイン間電圧、ボディダイオードｄ２のアノード−カソード間電圧、比較例のボディダイオードのアノード−カソード間電圧を示す。縦軸は、ＭＯＳトランジスタＭ１のチャネルを流れる電流、ボディダイオードｄ２の順方向電流、比較例のボディダイオードの順方向電流を示す。
【００４３】
本実施形態では、ボディダイオードｄ２が順方向にバイアスされた状態で、Ｐ型ウェル層２２中の電子と正孔との再結合を促進させるフローティング構造部ＦＬを設けている。このため、同じアノード−カソード間電圧のとき、ボディダイオードｄ２の電流Ｉ（ｄ２）は、フローティング構造部ＦＬを設けなかった比較例のボディダイオードの電流Ｉ（ｄ）より低い。すなわち、フローティング構造部ＦＬを設けることで、ボディダイオードｄ２の電流駆動能力を低下させている。
【００４４】
ＭＯＳトランジスタＭ１をオンさせるハイレベル信号が制御回路１０からゲート電極２９に供給されていないとき、ＭＯＳトランジスタＭ１のゲート電位は０Ｖである。このとき、接続ノード１２の電位が負になると、ゲート電位（０Ｖ）は接続ノード１２の負電位よりも高電位となる。ＭＯＳトランジスタＭ１のドレイン電位は接続ノード１２の電位と同じである。この電位を−ＶＤとすると、ＭＯＳトランジスタＭ１におけるソース電位及びゲート電位は、ドレイン電位に対してＶＤ高い。したがって、ＶＤがＭＯＳトランジスタＭ１の閾値電圧より高くなると、ＭＯＳトランジスタＭ１はオンする。
【００４５】
そして本実施形態ではボディダイオードｄ２の電流駆動能力が低下しているため、ＭＯＳトランジスタＭ１が動作する電流領域が増える。ＭＯＳトランジスタＭ１のチャネルを通って電流が流れる場合、基板２１にはほとんど電流が流れない。
【００４６】
以上説明したように本実施形態によれば、回生電流モード時、Ｐ型ウェル層２２の表面側に設けたフローティング構造部ＦＬで電子と正孔との再結合を促進させることで、基板２１に流れる電流を抑制することができる。この結果、基板２１上に形成された制御回路１０などの他の回路に流れる電流を抑制し、その回路の誤動作を防止する。また、この機能を実現するにあたって、本実施形態では、基板２１に高不純物濃度のＮ＋型埋め込み層をエピタキシャル成長させる必要がない。このため、一般的なＭＯＳトランジスタを形成するプロセスを適用できコスト増大をまねかない。
【００４７】
［第２実施形態］
図４は、本発明の第２実施形態に係るＤＣ−ＤＣコンバータを示す。図１と同じ要素には同じ符号を付している。
【００４８】
本実施形態では、ＭＯＳトランジスタＭ２が、ＭＯＳトランジスタＭ１と並列に、接続ノード１２とグランド間に接続されている。ＭＯＳトランジスタＭ２のドレインは接続ノード１２に接続されている。ＭＯＳトランジスタＭ２のゲートとソースは接続され、それらはグランドに接続されている。すなわち、ＭＯＳトランジスタＭ２は、接続ノード１２とグランド間にダイオード接続されている。ＭＯＳトランジスタＭ２は、ＭＯＳトランジスタＭ１が形成された基板２１上に形成されている。
【００４９】
図５は、ＭＯＳトランジスタＭ１の電流特性Ｉ（Ｍ１）、ＭＯＳトランジスタＭ２の電流特性Ｉ（Ｍ２）、およびボディダイオードｄ２の電流特性Ｉ（ｄ２）を示す。
【００５０】
図５において、横軸は、ＭＯＳトランジスタＭ１のソース−ドレイン間電圧、ＭＯＳトランジスタＭ２のソース−ドレイン間電圧、ボディダイオードｄ２のアノード−カソード間電圧を示す。縦軸は、ＭＯＳトランジスタＭ１のチャネルを流れる電流、ＭＯＳトランジスタＭ２のチャネルを流れる電流、ボディダイオードｄ２の順方向電流を示す。
【００５１】
ＭＯＳトランジスタＭ２の閾値電圧は、ＭＯＳトランジスタＭ１の閾値電圧より低く設定されている。また、ＭＯＳトランジスタＭ１及びＭ２は、ボディダイオードｄ２の順方向電圧よりも低い電圧領域で動作する。
【００５２】
ＭＯＳトランジスタＭ２の閾値電圧をＭＯＳトランジスタＭ１の閾値電圧より低く設定することで、ＭＯＳトランジスタＭ２は、ＭＯＳトランジスタＭ１よりも低い電圧領域で動作する。このため、ＭＯＳのチャネルを通って電流が流れる領域を広げることができ、広い電流範囲にわたって基板２１への電子注入を抑制できる。
【００５３】
また、ハイサイドスイッチング素子Ｑ１とローサイドスイッチング素子Ｑ２との接続ノード１２の低電位から高電位への電圧変化が大きい場合、ＭＯＳトランジスタＭ２のゲート−ドレイン間容量による変位電流がゲート電極に流れる。この場合、ゲート電極に存在する寄生のゲート抵抗やＭＯＳトランジスタＭ２のゲートを駆動するドライバー抵抗に変位電流が流れる。すなわち、変位電流がゲート−ソース間に流れ、ソース電圧に対して正の電位がゲート電極に発生する。この正の電圧が閾値電圧をこえる場合、ＭＯＳトランジスタＭ２のドレイン−ソース間に電流が流れる。このドレイン−ソース間に流れる電流は無効電流となり、変換効率（出力電力／入力電力）の低下をまねく。したがって、ＭＯＳトランジスタＭ２のゲートとソースを接続することで、ゲートを駆動するドライバー抵抗をなくし、変位電流により発生する正の電圧を制御することができる。
【００５４】
しかし、ゲート抵抗とドライバー抵抗が十分小さい場合は、変位電流により発生する正の電位が低いため、ＭＯＳトランジスタＭ２のゲートをソースに接続することはしなくてもよい。その場合、ＭＯＳトランジスタＭ２のゲートは、ＭＯＳトランジスタＭ１のゲートに接続してもよい。こうすることで、ＭＯＳトランジスタＭ２もスイッチング素子として使用することができ、ＭＯＳトランジスタＭ２のゲートをソースに接続する場合に比べ、面積一定の条件において、ローサイドＭＯＳのオン抵抗を下げることができる。
【００５５】
図６は、図２に対応する構造の他の具体例を示す。図２と同じ要素には同じ符号を付している。
【００５６】
図６の構造では、ドレイン領域２３とＮ＋型半導体領域２６との間のＰ型ウェル層２２の表面上にも、ゲート絶縁膜２８及びゲート電極２９が設けられ、すなわちＭＯＳトランジスタＭ３が設けられている。ゲート電極２９に閾値電圧以上の電圧を印加したとき、ドレイン領域２３とＮ＋型半導体領域２６との間のＰ型ウェル層２２の表層にもＮ型チャネルが形成される。電子は、ドレイン領域２３、ゲート電極２９直下に形成されるチャネル、Ｎ＋型半導体領域２６、Ｐ＋型半導体領域２７、Ｐ型ウェル層２２およびコンタクト領域２５を通って、ドレイン電極２３とソース電極３２間を流れることができる。ゲートオン時にチャネルが形成される領域が増えることは、図２の構造に比べてオン抵抗の低減に寄与する。
【００５７】
図１０は、図６に示す構造の半導体装置における主要要素の平面レイアウトを示す。図６と同じ要素には同じ符号を付している。Ｎ型拡散層３６は、ローサイドＭＯＳの周りに配置された入力電圧、もしくは接地電位より高電位に接続され、基板２１に注入された電子を引き付ける役目をする。したがって、ローサイドＭＯＳにおいて、Ｎ型拡散層３６より離れた位置に比べ、Ｎ型拡散層３６に隣接したローサイドＭＯＳのドレインからより電子が注入される。
【００５８】
また、Ｎ型拡散層３６から離れた位置のローサイドＭＯＳのドレインから注入された電子の多くはソース電極３２に流れる。このため、Ｎ型拡散層３６に隣接したローサイドＭＯＳにフローティング構造部ＦＬを設け、Ｎ型拡散層３６から離れた位置のローサイドＭＯＳにはフローティング構造部ＦＬを設けない。フローティング構造部ＦＬを設けるローサイドＭＯＳの領域は、Ｎ型拡散層３６から２００μｍまでの範囲が望ましい。こうすることで、フローティング構造部ＦＬを設けることによるオン抵抗の増大を防ぐことができる。
【００５９】
ＭＯＳトランジスタＭ３では、ドレイン領域２３とＮ＋型半導体領域２６との間のＰ型ウェル層２２の表層にＮ型チャネルが形成されるが、ドレイン領域２３、チャネル、Ｎ＋型半導体領域２６、Ｐ＋型半導体領域２７、Ｐ型ウェル層２２およびコンタクト領域２５を通ってドレイン電極３１とソース電極３２間を電流が流れる。すなわち、Ｐ型ウェル層２２を介して電流が流れるため、ＭＯＳトランジスタＭ３は、Ｐ型ウェル層２２の抵抗により、素子表面側をドレイン電極３１からソース電極３２へ直接電流が流れるＭＯＳトランジスタＭ１に比べてオン抵抗は高くなる。
【００６０】
そこで、ＭＯＳトランジスタＭ３のオン抵抗を低減するため、図７に示す構造では、Ｐ型ウェル層２２中における表面側の拡散層よりも深い位置にＰ＋型層４１を設けている。このＰ＋型層４１は、Ｐ型不純物イオンの高加速度インプラにより形成することができる。Ｐ＋型層４１を設けることで、Ｐ型ウェル層２２の拡散抵抗を低減でき、ＭＯＳトランジスタＭ３のオン抵抗を低減することが可能となる。図７において破線で囲まれたＭＯＳ構造部分の電流駆動能力を向上できる。
【００６１】
本発明の実施形態に係る半導体装置における他の具体例を図８に示す。
図２に示す構造との違いは、ドレイン領域２３とゲート電極２９との間のＰ型ウェル層２２表層にＮ−型のドリフト領域５１が設けられている点である。さらに、Ｎ＋型半導体領域２６とドレイン領域２３との間のＰ型ウェル層２２表層にＮ−型のドリフト領域５２が設けられている。図８の構造は、図２の構造に比べてドレイン−ソース間の耐圧を高くすることができる。
【００６２】
また、図８の構造において、ドリフト領域５２とＮ＋型半導体領域２６との間のＰ型ウェル層２２の表面上に、図６の構造と同様にゲート絶縁膜２８及びゲート電極２９を設けてもよい。この構造を図９に示す。
【００６３】
ゲート電極２９に閾値電圧以上の電圧を印加したとき、ドリフト領域５２とＮ＋型半導体領域２６との間のＰ型ウェル層２２の表層にもＮ型チャネルが形成される。電子は、ドレイン領域２３、チャネル、Ｎ＋型半導体領域２６、Ｐ＋型半導体領域２７、Ｐ型ウェル層２２およびコンタクト領域２５を通って、ドレイン電極３１とソース電極３２間を流れることができる。ゲートオン時にチャネルが形成される領域が増えることは、図８の構造に比べてオン抵抗の低減に寄与する。
【００６４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００６５】
１０…制御回路、１１…入力電圧ライン、１３…出力ライン、２１…基板、２２…Ｐ型ウェル層、２３…ドレイン領域、２４…ソース領域、２５…コンタクト領域、２６…Ｎ＋型半導体領域、２７…Ｐ＋型半導体領域、２８…ゲート絶縁膜、２９…ゲート電極、３１…ドレイン電極、３２…ソース電極、３５…フローティング電極、Ｑ１…ハイサイドスイッチング素子、Ｑ２…ローサイドスイッチング素子、Ｍ１，Ｍ２…ＭＯＳトランジスタ、ｄ１，ｄ２…ボディダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011035292.tif 000010
【図９】
2011035292.tif 000011
【図１０】
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