(57)【要約】【課題】半導体集積回路の規模を過度に増大させることなくＡＤＣの性能評価の効率化を可能とする半導体集積回路および当該半導体集積回路を備える情報処理装置を提供すること。【解決手段】アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路を有する半導体集積回路であって、アナログ・デジタル変換回路の出力信号を使用してアナログ・デジタル変換回路の評価処理を実行するテスト回路を備え、テスト回路は、アナログ・デジタル変換回路の出力信号のスペクトルパワー値を算出するスペクトルパワー算出手段を含む、半導体集積回路である。【選択図】図１
2011182149.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路を有する半導体集積回路であって、
前記アナログ・デジタル変換回路の出力信号を使用して前記アナログ・デジタル変換回路の評価処理を実行するテスト回路を備え、
前記テスト回路は、
前記アナログ・デジタル変換回路の出力信号のスペクトルパワー値を算出するスペクトルパワー算出手段を含む、半導体集積回路。
【請求項２】
前記スペクトルパワー算出手段は、前記テスト回路が受信するテスト要求信号に応じて、周波数Ｂｉｎ番号それぞれに対応する前記出力信号のスペクトルパワー値を算出する、請求項１に記載の半導体集積回路。
【請求項３】
前記テスト回路は、前記スペクトルパワー算出手段が算出した前記周波数Ｂｉｎ番号それぞれに対応する前記出力信号のスペクトルパワー値を使用して、前記アナログ・デジタル変換回路の有効ビット数を算出する有効ビット数算出手段をさらに備える、請求項２に記載の半導体集積回路。
【請求項４】
前記スペクトルパワー算出手段が算出したスペクトルパワー値を使用して、前記アナログ・デジタル変換回路のＴＨＤを算出するＴＨＤ算出手段をさらに備える、請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記スペクトルパワー算出手段は、前記テスト回路が受信するテスト要求信号によって指定された周波数Ｂｉｎ番号それぞれに対応する前記出力信号のスペクトルパワー値を算出する、請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記半導体集積回路はさらに、前記アナログ・デジタル変換回路の出力信号を処理するデジタル処理手段を備え、
前記デジタル処理手段は、前記テスト回路とは個別の回路として構成される、請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路を備える情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳細には、アナログ・デジタル変換回路の性能評価を行う半導体集積回路、および当該半導体集積回路を備える情報処理装置に関する。
【背景技術】
【０００２】
近年、オフィスや家庭では、様々な無線通信技術、例えば、ＩＥＥＥ８０２．１１系の規格に準拠した無線ＬＡＮ通信や、ワイヤレスＵＳＢ規格に準拠した無線ＬＡＮ通信などを利用した製品が利用されている。このような製品には、無線通信に対応する半導体集積回路（ＬＳＩ）が内蔵されている。無線通信対応のＬＳＩは、内蔵または外付けのＲＦ回路で無線周波数帯域をベースバンド周波数帯域にダウンコンバートした後、そのベースバンド信号であるアナログ信号を高速サンプリングのアナログ・デジタル変換回路（ＡＤＣ）でデジタル信号に変換し、デジタル変調回路で復調処理を実行している。このため、ベースバンド処理のデジタル変調回路およびＡＤＣは通常、同一のＬＳＩに内蔵されている。
【０００３】
ベースバンド処理に利用されるＡＤＣは、近年の通信速度の高速化に伴って使用される信号帯域も広帯域化しており、ＡＤＣのサンプリング周波数処理を高速化することが必要とされている。例えば、ＩＥＥＥ８０２．１１ａなどでは、４０ＭＨｚ／９ｂｉｔ程度のサンプリング周波数および周波数分解能が必要とされており、また、多周波帯の直交波周波数分割多重技術（Multiband OFDM）を利用したＵＷＢ（超広帯域無線）通信では、５２８ＭＨｚ／５ｂｉｔ程度の処理能力が必要とされている。このような広帯域信号を処理する高速のＡＤＣを内蔵するＬＳＩでは、ＡＤＣの性能評価を如何に効率化するかが製造上の課題として存在する。
【０００４】
従来、ＡＤＣの性能評価を行う場合、アナログ回路とデジタル回路とを切り離して、ＬＳＩの外部入出力端子からアナログ回路またはデジタル回路のみを直接制御し、観測していた。しかしながら、このような評価方法では、外部から制御するための専用ピンや専用の評価装置が必要となり、アナログ回路テストおよびデジタル回路テストの評価を個別に行わなければならず非効率であった。
【０００５】
また、近年の高速ＡＤＣでは、生成したデジタルデータ信号をパラレルで外部に出力するため、評価装置は、デジタル信号が搬送されるバス長を考慮して、出力された複数のデジタル信号のタイミングを調整する機能が必要とされていた。
【０００６】
さらに、近年のＬＳＩの集積化・微細化により、ＬＳＩのＩ／Ｏ電圧も低電圧化しており、また、高速ＡＤＣのデジタル信号が高周波信号伝送であることから、ツイストペアケーブルを採用するＬＶＤＳ（Low Voltage Differential Signaling）などのノイズ耐性の高い信号線を使用する必要があるが、このような信号線を使用する場合、ＡＤＣのビット数の２倍に相当するＬＶＤＳ専用のＩ／Ｏ端子を設ける必要があった。
【０００７】
さらに、ＵＷＢなどの高速ＡＤＣでは、デジタル回路の動作クロックを抑制して複数のサンプルを一括して並列処理できる構成となっており、例えば、５２８ＭＨｚを４サンプル分のバス出力に纏めて、デジタル回路の同期クロックを１３４ＭＨｚで動作させている。このため、ＡＤＣのデジタル信号を外部出力する場合、ＬＶＤＳでＩ／Ｑの２チャンネル出力とすると、５ビットのデータでは、８０（＝５×４×２×２）本のＩ／Ｏ端子が必要となる。また、Ｉ／Ｑの評価を個別に行う場合でも、４０本のＩ／Ｏ端子が必要となる。
【０００８】
このように、ＡＤＣの評価用端子の増加に伴い、外部の評価装置のタイミング調整が一層困難となり、さらに、評価用端子の増加に伴ってＬＳＩパッケージのコストが増大するという問題もあった。
【０００９】
これらの問題を解決すべく、特開２００１−３５８５８６号公報（特許文献１）では、内蔵のＲＡＭに一旦データを取り込み、取り込んだデータの解析をオフラインで行う技術を開示する。また、特開２００４−４８３８３号公報（特許文献２）では、内蔵の高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）回路を使用してＳＮＲ性能を算出した後、Ｉ／Ｆを介して測定結果のみを取り出す技術を開示する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示する技術では、ＡＤＣで変換されたデジタルデータ自体がＲＡＭに蓄積されるため、専用のＩ／Ｆを設けて外部の評価装置にそのデータを出力する必要があり、Ｉ／Ｆの通信速度を充分に高速化できない場合には、評価装置のデータ取り込みに時間を要してしまい、ＡＤＣの評価時間が増加してしまう。また、通常の評価試験では、ノイズ等の影響を考慮して複数のデータを平均化して評価を行うため、さらに評価時間が増加してしまい、評価コストが増大してしまう。
【００１１】
一方、特許文献２に開示する技術では、ベースバンド回路内にＦＦＴ回路を使用してＳＮＲ性能を算出する。通常、ベースバンド回路内のＦＦＴ回路は、ＯＦＤＭ方式の２次変調によってその演算精度が決定されるが、復調処理に適合したＦＦＴ回路による演算精度、すなわち、２次変調で要するＳＮＲをもとに量子化ノイズ量を算出可能な演算精度は低く、ＡＤＣの有効ビット数を算出することはできない。ＡＤＣの有効ビット数を算出するためには、演算精度の高いＦＦＴ回路を実装する必要があるが、高精度のＦＦＴ回路を実装することにより回路規模が増大してしまう。このため、特許文献２に開示する技術では、回路規模を増大させることなく、ベースバンド回路内のＦＦＴを用いてＡＤＣの有効ビット数を算出することができない。
【００１２】
本発明は上記の課題を解決するものであり、半導体集積回路の規模を過度に増大させることなくＡＤＣの性能評価の効率化を可能とする半導体集積回路および当該半導体集積回路を備える情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
すなわち、本発明によれば、アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路を有する半導体集積回路であって、アナログ・デジタル変換回路の出力信号を使用してアナログ・デジタル変換回路の評価処理を実行するテスト回路を備え、テスト回路は、アナログ・デジタル変換回路の出力信号のスペクトルパワー値を算出する半導体集積回路を提供する。
【００１４】
また、本発明のスペクトルパワー算出手段は、テスト回路が受信するテスト要求信号に応じて、周波数Ｂｉｎ番号それぞれに対応する出力信号のスペクトルパワー値を算出することができる。なお、当該周波数Ｂｉｎ番号は、ＤＦＴのＢｉｎ番号に相当する。
【００１５】
さらに、本発明のテスト回路は、スペクトルパワー算出手段が算出した周波数Ｂｉｎ番号それぞれに対応する出力信号のスペクトルパワー値を使用して、アナログ・デジタル変換回路の有効ビット数を計算する有効ビット数算出手段を備える。これにより、外部評価装置によらずに有効ビット数を取得することができ、ＡＤＣの性能評価を効率化することができる。
【００１６】
さらに、本発明の半導体集積回路は、スペクトルパワー算出手段が算出したスペクトルパワー値を使用して、アナログ・デジタル変換回路のＴＨＤを算出するＴＨＤ算出手段を備え、外部評価装置によらずにＴＨＤを取得することができ、ＡＤＣの性能評価を効率化することができる。
【００１７】
さらに、本発明のスペクトルパワー算出手段は、出力信号の周波数成分のうち、テスト回路が受信するテスト要求信号によって指定された周波数Ｂｉｎ番号それぞれに対応する前記出力信号のスペクトルパワー値を算出することができ、特定の周波数のスペクトルパワー値を個別に取得することができる。
【００１８】
さらに、本発明の半導体集積回路は、アナログ・デジタル変換回路の出力信号を処理するデジタル処理手段を備え、デジタル処理手段は、テスト回路とは個別の回路として構成される。これにより、デジタル処理手段内部のＦＦＴ回路やＤＦＴ回路を使用せずに、アナログ・デジタル変換回路の出力信号のスペクトルパワー値を算出することができ、デジタル処理手段の回路規模を増大させることなく、半導体集積回路全体の規模増大を抑制しつつ、ＡＤＣの性能評価を効率化することができる。
【００１９】
さらに、本発明によれば、上記半導体集積回路を備える情報処理装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態の半導体集積回路１００を示した図。
【図２】本実施形態の半導体集積回路１１０の機能ブロックを示した図。
【図３】本実施形態の部分ＤＦＴ回路の回路構成を示す図。
【図４】本実施形態の部分ＤＦＴ回路の周波数特性図であり、スペクトルパワー値と周波数Ｂｉｎ番号との関係を示す図。
【図５】本実施形態の半導体集積回路１００を組み込んだ情報処理装置５０２を含む無線通信システム５００を示した図。
【発明を実施するための形態】
【００２１】
以下、本発明について実施形態をもって説明するが、本発明は、後述する実施形態に限定されるものではない。
【００２２】
図１は、本実施形態の半導体集積回路１００を示す。半導体集積回路１００は、デジタル信号を処理するデジタル処理ブロック１０２と、アナログ信号を処理するアナログ処理ブロック１０４とで構成される。デジタル処理ブロック１０２は、アナログ・デジタル変換回路（以下、ＡＤＣとして参照する。）１１２と、ＡＤＣテスト回路１１４と、ベースバンド処理部１１６と、デジタル・アナログ変換回路（以下、ＤＡＣとして参照する。）１１８とを含む半導体集積回路１１０で構成される。
【００２３】
ＡＤＣ１１２は、アナログ処理ブロック１０４から受領したアナログ信号をデジタル信号に変換する機能手段である。本実施形態のＡＤＣ１１２は、２つのチャネルを備えており、種々の周波数を有する歪み波や正弦波を含む受信データの同相成分（I成分）および直交成分（Ｑ成分）をそれぞれデジタル信号に変換する。
【００２４】
ＡＤＣテスト回路１１４は、ＡＤＣ１１２の出力信号を使用してＡＤＣ１１２の性能を評価する評価処理を実行する回路であり、当該出力信号の帯域制限されたスペクトルパワーやＡＤＣの特性値である有効ビット数（ＥＮＯＢ：Effective Number Of Bits）、全高調波歪み（ＴＨＤ：Total Harmonic Distortion）等を算出し、テスト結果データとして提供する。なお、ＡＤＣテスト回路１１４については、図２を参照してより詳細に後述する。
【００２５】
ベースバンド処理部１１６は、通信データの変復調処理などのベースバンド処理を実行するデジタル処理手段であり、変復調回路を含んだ回路として構成される。ベースバンド処理部１１６は、ＡＤＣ１１２がＡ／Ｄ変換した受信データの復調処理を実行し、また、外部に送信すべきデータの変調処理を実行して、I成分およびＱ成分で構成される送信データを生成する。
【００２６】
ＤＡＣ１１８は、ベースバンド処理部１１６が変調したデジタルの送信データをアナログ信号に変換する機能手段である。本実施形態のＤＡＣ１１８は、ＡＤＣ１１２と同様、２つのチャネルを備えており、送信データの各成分をそれぞれアナログ信号に変換する。
【００２７】
半導体集積回路１１０はさらに、ＡＤＣテスト回路１１４が算出したテスト結果データを格納するＲＡＭ等の半導体メモリ（図示せず）を含むことができる。本実施形態では、当該半導体メモリは、ＡＤＣテスト回路１１４内に設けることができ、他の実施形態では、ＡＤＣテスト回路１１４と別個の回路として設けることができる。
【００２８】
アナログ処理ブロック１０４は、外部から無線により受信したアナログデータにフィルタリングや減衰、分離等を施してデジタル処理ブロック１０２に渡し、また、デジタル処理ブロック１０２から受領した送信データの統合や発振、増幅等をして、外部に無線により送信する半導体集積回路である無線通信回路１２０で構成されている。無線通信回路１２０は、アンテナ１２２ａ，１２２ｂと、バンドパスフィルタ（ＢＰＦ：Band Pass Filter）１２４と、低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１２６とを含む。アンテナ１２２ａ，１２２ｂは、電磁波および高周波数エネルギーを相互に変換し、電磁波による無線通信を行う装置である。ＢＰＦ１２４ａ，１２４ｂは、アンテナ１２２ａ，１２２ｂが変換した高周波数エネルギーまたはアンテナ１２２ａ，１２２ｂによって変換される高周波数エネルギーを減衰して必要な周波数帯域の周波数データを抽出するフィルタ回路である。ＬＮＡ１２６は低雑音の増幅回路であり、ＢＰＦ１２４ａが減衰した周波数データを後続の処理のために増幅する。
【００２９】
また、アナログ処理ブロック１０４は、電圧制御発信器（ＶＣＯ：Voltage Controlled Oscillator)／Ｍｉｘｅｒ）１２８ａ，１２８ｂと、ローパスフィルタ（ＬＰＦ：Low Pass Filter）１３０ａ，１３０ｂ，１３０ｃ，１３０ｄと、可変利得増幅器（ＶＧＡ：Variable Gain Amplifier）１３２ａ，１３２ｂと、パワーアンプ（ＰＡ）１３４とを含む。
【００３０】
ＶＣＯ／Ｍｉｘｅｒ１２８ａ，１２８ｂは、周波数データを分離または統合して発振する回路である。ＶＣＯ／Ｍｉｘｅｒ１２８ａは、ＢＰＦ１２４ａが減衰した周波数データをＩ成分およびＱ成分に分離して発振し、一方、ＶＣＯ／Ｍｉｘｅｒ１２８ｂは、周波数データのＩ成分およびＱ成分を統合して発振する。ＬＰＦ１３０ａ，１３０ｂ，１３０ｃ，１３０ｄは、電気信号の低い周波数成分を取り出すフィルタ回路であり、ＶＣＯ／Ｍｉｘｅｒ１２８から受領した周波数データや、デジタル処理ブロック１０２から受領した周波数データから低周波数成分を抽出する。ＶＧＡ１３２ａ，１３２ｂは、入力信号の強さに応じてゲインを調整する回路であり、ＬＰＦ１３０ａ，１３０ｂから受領した周波数データのゲインを後続のデジタル処理に適した大きさに調整する。ＰＡ１３４は、入力信号を増幅する回路であり、ＶＣＯ／Ｍｉｘｅｒ１２８ｂから受領した周波数データを増幅する。
【００３１】
図２は、本実施形態の半導体集積回路１１０の機能ブロックを示した図である。以下、図２を参照して、ＡＤＣ１１２を評価するＡＤＣテスト回路１１４について説明する。
【００３２】
ＡＤＣテスト回路１１４は、スペクトルパワー算出部２１２と、有効ビット数を算出するＥＮＯＢ算出部２１４と、ＴＨＤを算出するＴＨＤ算出部２１６とを含む。スペクトルパワー算出部２１２は、ＡＤＣ１１２の出力信号２１０ａ，２１０ｂのスペクトルパワーを算出する手段であり、本実施形態では、部分離散フーリエ変換（ＤＦＴ：Discrete Fourier Transform）回路により実現する。部分ＤＦＴ回路は、出力信号２１０ａ，２１０ｂを有限長のサンプル値列として表わし、離散的有限時刻において離散フーリエ変換を実行して周波数領域に変換し、任意の周波数Ｂｉｎ番号に対応するスペクトルパワーを算出する。本実施形態では、部分ＤＦＴ回路としてＧｏｅｒｔｚｅｌ  Ａｌｇｏｒｉｔｈｍ回路を使用し、部分ＤＦＴ回路の任意の周波数Ｂｉｎ番号に対応するスペクトルパワーを算出する。なお、周波数Ｂｉｎ番号とは、サンプリング周波数で定まる周波数帯域をＤＦＴポイント数で分割した周波数帯域を指定可能な番号である。
【００３３】
本実施形態では、ＡＤＣテスト回路１１４は、内部の部分ＤＦＴ回路を用いてスペクトルパワーを算出するため、ベースバンド処理部内のＦＦＴ回路を使用して有効ビット数を算出する技術に比べて、ベースバンド処理回路の規模を増大させることなく、半導体集積回路全体の規模増加を抑制しつつ、ＡＤＣの性能評価を効率化することができる。なお、本実施形態で使用する部分ＤＦＴ回路については、その回路構成および実現する伝達関数とともに図３を参照してより詳細に説明する。
【００３４】
ＥＮＯＢ算出部２１４は、ＡＤＣ１１２のＥＮＯＢを算出する手段であり、ＡＤＣテスト回路１１４内の回路として実装することができる。本実施形態では、ＥＮＯＢ算出部２１４は、スペクトルパワー算出部２１２が算出したスペクトルパワー値のうちスペクトルパワー値が最大となる周波数Ｂｉｎ番号を特定する。そして、ＥＮＯＢ算出部２１４は、当該周波数Ｂｉｎ番号の前後の周波数Ｂｉｎ番号を特定し、その周波数Ｂｉｎ番号のスペクトルパワー値を特定する。さらに、ＥＮＯＢ算出部２１４は、当該最大のスペクトルパワー値と、当該前後の周波数Ｂｉｎ番号のスペクトルパワー値との合計値（以下、ＳＰとして参照する。）を算出し、これらのスペクトルパワー値以外のスペクトルパワー値を合計した値であるノイズパワー値（以下、ＮＰとして算用する。）を算出する。そして、ＥＮＯＢ算出部２１４は、ＳＰおよびＮＰを使用してＳＩＮＡＤ（SIgnal to Noise And Distortion）（＝ＳＰ／ＮＰ）を算出し、ＥＮＯＢ（＝（ＳＩＮＡＤ−１．７６）／６．０２）を算出する。
【００３５】
本実施形態では、任意の周波数を有する入力信号を使用してＡＤＣの性能を評価することができるが、他の実施形態では、既知の周波数を有する入力信号を使用してＡＤＣの性能を評価することもできる。この場合、ＥＮＯＢ算出部２１４は、当該入力信号の周波数に対応する周波数Ｂｉｎ番号を、スペクトルパワー値が最大となる周波数Ｂｉｎ番号として使用することができるため、スペクトルパワー算出部２１２を実装する必要がなく、その分回路規模を縮小することができる。
【００３６】
ＴＨＤ算出部２１６は、ＡＤＣ１１２のＴＨＤを算出する手段であり、ＡＤＣテスト回路１１４内の回路として実装することができる。ＴＨＤ算出部２１６は、ＥＮＯＢ算出部２１４が算出したＳＰと、スペクトルパワー値が最大となる周波数成分の整数倍に相当する周波数成分、例えば、２〜９倍の周波数成分のスペクトルパワー値を合計した値（以下、ＴＰとして参照する。）とを使用して、ＴＨＤ（＝ＴＰ／ＳＰ）を算出する。
【００３７】
さらに、ＡＤＣテスト回路１１４は、ＡＤＣ１１２がＡ／Ｄ変換した出力信号２１０ａ，２１０ｂをＩ成分およびＱ成分毎に受信可能な２つのチャネルと、ＡＤＣテスト回路１１４の外部から入力されるテスト要求信号２２０を受信可能なチャネルとを含む。
【００３８】
本実施形態のテスト要求信号２２０は、スペクトルパワーの算出モードおよび／またはスペクトルパワーを算出すべき周波数成分を指定可能な条件信号と、ＡＤＣ１１２の評価処理を開始させるトリガ信号とを含む。条件信号は、スペクトルパワーの算出モードを指定する算出モード指定パラメータと、スペクトルパワーを算出すべき出力信号２１０ａ，２１０ｂの周波数成分を指定する周波数成分指定パラメータとを含む。本実施形態では、ＡＤＣテスト回路１１４が実行する評価処理の算出モードには、周波数Ｂｉｎ番号それぞれに対応する出力信号２１０ａ，２１０ｂのスペクトルパワーを順次算出するモードと、任意の周波数Ｂｉｎ番号に対応する出力信号２１０ａ，２１０ｂのスペクトルパワーを算出するモードとがあり、条件信号に含まれる算出モード指定パラメータによって指定可能である。また、本実施形態では、周波数成分指定パラメータとして、ＤＦＴポイントおよび当該ＤＦＴの周波数Ｂｉｎ番号を使用することができる。
【００３９】
本実施形態では、算出モードとしてスペクトルパワーを順次算出するモードが指定されている場合には、周波数成分指定パラメータによって周波数成分を指定する必要はなく、ＡＤＣテスト回路１１４は、周波数Ｂｉｎ番号それぞれに対応する出力信号のスペクトルパワーを順次算出する。また、算出モードとして任意の周波数Ｂｉｎ番号に対応する出力信号のスペクトルパワーを算出するモードが指定されている場合には、ＡＤＣテスト回路１１４は、周波数成分指定パラメータによって指定された周波数Ｂｉｎ番号に対応するスペクトルパワー値を算出する。このため、出力信号２１０ａ，２１０ｂの周波数が予め分かっている場合には、スペクトルパワー値の最大値を効率的に取得することができる。このように、ＡＤＣの評価環境や条件に応じて、最適な算出モードを適宜指定してＡＤＣの評価を行うことができる。
【００４０】
ＡＤＣテスト回路１１４は、条件信号を受領すると、当該条件信号に含まれる算出モード指定パラメータを解析して、指定された算出モードの種類を判断し、指定された算出モードで出力信号２１０ａ，２１０ｂのスペクトルパワーを算出するよう設定する。ＡＤＣテスト回路１１４は、算出モードが設定された後にトリガ信号を受領すると、ＡＤＣの評価処理を開始する。すなわち、ＡＤＣテスト回路１１４は、スペクトルパワー算出部２１２に対して出力信号２１０ａ，２１０ｂからスペクトルパワーを算出させる。スペクトルパワー算出部２１２は、スペクトルパワーを順次計算するモードが指定されている場合、算出したスペクトルパワー値をメモリに順次格納し、周波数Ｂｉｎ番号それぞれに対応するスペクトルパワーを算出した後、スペクトルパワーを外部の評価装置等に出力する。このように、本実施形態では、テスト結果データ自体を外部に出力することができ、ＡＤＣの出力信号をＲＡＭに格納して外部の評価装置に出力する従来技術に比べて、ＡＤＣの性能評価を効率化することができる。また、１の条件信号およびトリガ信号により、周波数Ｂｉｎ番号それぞれに対応するスペクトルパワーを算出して一度に外部に出力することができるため、ＡＤＣの性能評価を一層効率的に行うことができる。
【００４１】
本実施形態では、条件信号とトリガ信号とを個別の信号として構成されているが、条件信号およびトリガ信号を１の信号として構成することもできる。この場合、ＡＤＣテスト回路１１４が当該１の信号を受領すると、ＡＤＣテスト回路１１４は、指定された算出モードにより算出条件を設定し、トリガ信号の受領を待たずに、ＡＤＣの評価処理を開始することができる。
【００４２】
他の実施形態では、ＡＤＣテスト回路１１４は、スペクトルパワーを順次計算するモードが指定されている場合、スペクトルパワー算出部２１２が算出したスペクトルパワー値を使用して、ＥＮＯＢ算出部２１４にＡＤＣ１１２のＥＮＯＢを算出させることができる。この場合、スペクトルパワー算出部２１２は、算出したスペクトルパワー値をメモリに格納し、ＥＮＯＢ算出部２１４は、当該メモリに格納されたスペクトルパワー値を使用してＥＮＯＢを算出して外部の評価装置等に出力する。これにより、外部の評価装置に対して総ての周波数Ｂｉｎ番号に対応するスペクトルパワー値を出力する必要がなく、さらに、外部の評価装置を使用してＥＮＯＢを算出する必要がないため、ＡＤＣの評価をより一層効率的に行うことができる。
【００４３】
さらに他の実施形態では、ＡＤＣテスト回路１１４は、スペクトルパワーを順次計算するモードが指定されている場合、スペクトルパワー算出部２１２が算出したスペクトルパワー値を使用して、ＴＨＤ算出部２１６にＴＨＤを算出させることができる。この場合、スペクトルパワー算出部２１２は、算出したスペクトルパワー値をメモリに格納し、ＴＨＤ算出部２１６は、当該メモリに格納されたスペクトルパワー値を使用してＴＨＤを算出して外部の評価装置等に出力する。これにより、外部の評価装置に対して総ての周波数Ｂｉｎ番号に対応するスペクトルパワー値を出力する必要がなく、さらに、外部の評価装置を使用してＴＨＤを算出する必要がないため、ＡＤＣの評価をより一層効率的に行うことができる。
【００４４】
さらに他の実施形態では、算出モードとしてスペクトルパワーを順次計算するモードが指定されている場合にも、周波数成分指定パラメータを条件信号として追加することができる。これにより、一定の周波数の信号をＡＤＣに入力してＡＤＣの性能評価を行う場合には、当該一定の周波数に対応する周波数成分を周波数成分指定パラメータで指定し、スペクトルパワー算出部２１２がその周波数成分指定パラメータで指定された周波数成分のスペクトルパワー値をピークポイントとして算出することができるため、スペクトルパワー値が最大となる周波数成分を特定する回路を省略することができ、回路規模を縮小することができる。
【００４５】
図３は、本実施形態の部分ＤＦＴ回路の回路構成を示す図である。本実施形態の部分ＤＦＴ回路は、加算器３１０，３１２，３１４と、係数乗算器３１６，３１８，３２０と、遅延器３２２，３２４とを含む。加算器３１０，３１２，３１４は、その入力信号を加算して出力する。係数乗算器３１６，３１８，３２０は、対応する係数を入力信号に乗じて出力する。遅延器３２２，３２４は、入力信号を遅延させて出力する。本実施形態の部分ＤＦＴ回路が実現する伝達関数は、ｚ変換演算子を用いて以下の式１で表される。
【数１】
2011182149.tif 000003
式１では、ｆｉは対象周波数を示し、ｆｓはサンプリング周波数を示し、当該式で使用されるパラメータｆｉ／ｆｓは、周波数成分指定パラメータである周波数Ｂｉｎ番号／ＤＦＴポイント数である。
【００４６】
図４は、本実施形態の部分ＤＦＴ回路の周波数特性図であり、スペクトルパワー値と周波数Ｂｉｎ番号との関係を示す図である。図４に示す実施形態では、ポイント数が５１２である部分ＤＦＴ回路を使用しており、周波数Ｂｉｎ番号が５０でスペクトルパワー値が最大となる。ＡＤＣテスト回路１１４は、このスペクトルパワー値を利用してＥＮＯＢおよびＴＨＤを算出することができる。
【００４７】
図５は、図１を参照して説明した半導体集積回路１００を組み込んだ情報処理装置５０２を含む無線通信システム５００を示した図である。以下、図５を参照してシステム５００について説明する。なお、図１に示す実施形態と共通する内容については説明を省略し、相違する内容について説明する。
【００４８】
無線通信システム５００は、情報処理装置５０２と、画像処理装置５４０と、これらの装置を相互接続するネットワーク５５０とを含む。情報処理装置５０２は、半導体集積回路１１０と同様の半導体集積回路５１０と、無線通信回路１２０と同様の無線通信回路５２０と、情報処理部５３０とを含んで構成されている。本発明では、情報処理装置５０２の実施形態として、パーソナルコンピュータやノート型パソコン、携帯電話、ＰＤＡ、ゲーム機等の無線通信機能を備える情報処理端末を採用することができる。情報処理部５３０は、情報処理装置５０２が実行する処理の演算を行うＣＰＵと、ベースバンド処理部５１６のアクセス制御を行うＭＡＣ（Media Access Control）と、情報処理装置が実行するプログラムが格納されたＲＯＭや当該プログラムの実行空間を提供するＲＡＭ等のメモリと、タッチッパネルやマウス等の入力装置、ディスプレイまたはハードディスクドライブなどのペリフェラルと、ネットワーク５５０を介して外部装置とのデータ通信を可能とするネットワークインタフェース（Ｉ／Ｆ）とを含んで構成することができる。情報処理部５３０は、半導体集積回路５１０および無線通信回路５２０を制御して他の装置との間でインフラストラクチャモードによる無線ＬＡＮ通信やアドホックモードによる無線ＬＡＮ通信を実現する。ネットワーク５５０は、例えば、イーサネット（登録商標）を使用したローカルエリアネットワーク（ＬＡＮ）として構成されている。画像処理装置５４０は、情報処理装置５３０から印刷データを受信して印刷処理を実行し、内蔵のスキャナ装置を使用して複写処理を実行し、または内蔵のスキャナ装置を使用してスキャニング処理を実行して、ネットワーク５５０を介してスキャンデータを情報処理装置５０２に送信することができる。
【００４９】
情報処理装置５０２は、オペレーティングシステム（以降、ＯＳとして参照する。）として、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、ＷＩＮＤＯＷＳ（登録商標）シリーズ、ＷＩＮＤＯＷＳ（登録商標）２００Ｘサーバ、Ｍａｃ（登録商標）ＯＳなどを採用することができる。また、情報処理装置５０２は、上述したＯＳの制御下で、アセンブラ、Ｃ、Ｃ＋＋、Ｊａｖａ（登録商標）、Ｊａｖａ（登録商標）Ｓｃｒｉｐｔ、ＰＥＲＬ、ＲＵＢＹ、ＰＹＴＨＯＮなどのプログラム言語で記述されたプログラムを、その実行空間を提供するＲＡＭに読み込んで、ＣＰＵがプログラムを実行することにより、情報処理装置５０２が実行する処理を実現させている。
【００５０】
これまで本実施形態につき説明してきたが、本発明は、上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００５１】
１００…半導体集積回路、１０２…デジタル処理ブロック、１０４…アナログ処理ブロック、１１０…半導体集積回路、１１２…ＡＤＣ、１１４…ＡＤＣテスト回路、１１６…ベースバンド処理部、１１８…ＤＡＣ、１２０…無線通信回路、１２２ａ，１２２ｂ…アンテナ、１２４ａ，１２４ｂ…ＢＰＦ、１２６…ＬＮＡ、１２８ａ，１２８ｂ…ＶＣＯ／Ｍｉｘｅｒ、１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ…ＬＰＦ、１３２ａ，１３２ｂ…ＶＧＡ、１３４…ＰＡ、５００…無線通信システム、５０２…情報処理装置、５１０…半導体集積回路、５１２…ＡＤＣ、５１４…ＡＤＣテスト回路、５１６…ベースバンド処理部、５１８…ＤＡＣ、５２０…無線通信回路、５３０…情報処理部、５４０…画像処理装置、５５０…ネットワーク
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特開２００１−３５８５８６号公報
【特許文献２】特開２００４−４８３８３号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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