(57)【要約】【課題】複数の信号を並列に、かつ、最小限の数の伝送線を用いて、低消費電力でノイズの影響を受けずに高速に伝送する半導体装置を提供する。【解決手段】複数の第１のドライバと複数のレシーバとの間で小振幅信号を伝送する第１の伝送線と、複数のレシーバに共通に接続される基準信号を伝送する第２の伝送線と、第１のドライバが小振幅信号を出力するインピーダンスより高インピーダンスで基準信号を出力する第２のドライバとを備え、第２の伝送線を第１のドライバの電源に接続された小振幅信号が有する第１と第２の電位に対応する複数の電源線の間に配置し、複数の第１の伝送線は、それぞれ第１と第２の電源線の間に配置されることなく、互いに隣接して配置される。【選択図】図３
2011146102.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、第１の動作電圧で動作し、小振幅なシングルエンドの入力信号を受け、前記入力信号をセンシングするセンシング機能を有する複数の第１のレシーバと、
それぞれが、前記第１の動作電圧よりも低い第２の動作電圧で動作し、前記小振幅な第１の差電圧を有する前記入力信号を第１のインピーダンス値で出力する複数の第１のドライバと、
それぞれが、前記第１のドライバと前記第１のレシーバの距離を示す第１の長さを有し、前記入力信号を伝送する複数の第１の伝送線と、
前記複数の第１のレシーバがそれぞれ受ける共通な一つの基準信号と、
前記第２の動作電圧で動作し、前記基準信号を前記第１のインピーダンス値よりも高い第２のインピーダンス値で出力する第２のドライバと、
少なくとも前記第１の長さを有し、前記基準信号を伝送する第２の伝送線と、
前記第２の動作電圧に関連し、前記入力信号が有するハイ側電位とロウ側電位をそれぞれ生成し、前記複数の第１のドライバに供給し、それぞれ少なくとも前記第１の長さを有する第１と第２の電源線へ出力する第１と第２の内部電源生成回路と、を備え、
前記第２の伝送線は、前記第１と第２の電源線の間に前記複数の第１の伝送線を含むことなく配置され、
前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置される、ことを特徴とする半導体装置。
【請求項２】
前記入力信号は、第１の論理レベルに対応する第１の電位と第２の論理レベルに対応する第２の電位で示される前記第１の差電圧を有し、
前記第１のレシーバが出力する電圧は、前記第１の差電圧よりも大きな前記第１の動作電圧に関連する第２の差電圧である、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のレシーバは、前記入力信号と前記基準信号とがそれぞれ第１と第２の差動入力端子に接続される差動回路を含み、
前記第１のドライバは、互いに異なる導電型である第１と第２のトラジスタが直列に接続されるインバータである、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のドライバは、前記第２の伝送線に接続された抵抗素子を少なくとも含む、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
更に、互いに排他制御である複数の制御信号を備え、
前記複数の制御信号によってそれぞれ制御される複数の前記第１のドライバが、一つの前記第１のレシーバに対応する一つの前記第１の伝送線に選択的に接続される、ことを特徴とする請求項１記載の半導体装置。
【請求項６】
第１の領域に含まれる第１のノードと第２の領域に含まれる第２のノードとをそれぞれ有する複数の第１の伝送線と、
前記第１の領域に含まれる第３のノードと前記第２の領域に含まれる第４のノードとを有する一つの第２の伝送線と、
第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成し、それぞれ対応して接続する前記複数の第１の伝送線の第１と第２のノードのいずれか一方に出力し、前記第１と第２の領域のいずれか一方に配置される複数の第１のドライバと、
前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し、接続する前記第２の伝送線の前記複数の第１のドライバが出力する領域と同一の領域の前記第３と第４のいずれか一方のノードに出力し、前記複数の第１のドライバと同一の領域に配置される第２のドライバと、
前記一つの第２の伝送線の前記複数の第１のドライバが出力する領域と反対側である領域の前記第３と第４のいずれか他方のノードに接続すると共に、前記複数の第１の伝送線の前記反対側である領域の前記第１と第２のノードのいずれか他方にそれぞれ対応して接続し、前記基準電圧信号と前記小振幅信号をそれぞれ受け、前記複数の第１のドライバと反対側に配置される複数の第１のレシーバと、
前記第１の電位を有し、第５のノードが前記第１の領域、第６のノードが前記第２の領域に含まれる第１の電源線と、
前記第２の電位を有し、第７のノードが前記第１の領域、第８のノードが前記第２の領域に含まれる第２の電源線と、を備え、
前記第２の伝送線は、それぞれ第１の方向に延在して配置される前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく前記第１の方向に延在して配置され、
前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して前記第１の方向に延在して配置される、ことを特徴とする半導体装置。
【請求項７】
前記第１の電位と前記第２の電位を生成し、前記第２のドライバ及び前記複数の第１のドライバに供給する内部電源生成回路をさらに備える、ことを特徴とする請求項６記載の半導体装置。
【請求項８】
更に、前記第２の伝送線にそれぞれ隣接して前記第１の方向に延在する前記第１と第２の電源線と、前記第１と第２の電源線にそれぞれ対応する複数のその他の配線と、の間に、それぞれ前記半導体装置の活性化によっても不変な固定電位に接続された前記第１の方向に延在する複数の配線を更に備える、ことを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記複数のその他の配線は、前記複数の第１の伝送線である、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の電位は、前記第２の電位より高電位であり、
前記複数の第１のドライバは、それぞれ、
電源が前記第１の電位と第２の電位とに接続され、第１の信号に応答して前記小振幅信号を出力するメインドライバと、
電源が、前記第１の電位以上の電位である第３の電位と、前記２の電位以下の電位である第４の電位と、に接続され、前記第１の信号の論理レベルが変化しうるタイミングにおいて前記第１の信号に応答して出力し、前記第１の信号の論理レベルが変化しないタイミングでは出力ハイインピーダンスとなる補助ドライバと、を含む、ことを特徴とする請求項６乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記補助ドライバには、前記第１の信号に応答して出力するか、出力ハイインピーダンスとするかを制御する第２の信号が入力される、ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記小振幅信号は、前記第１の電位を第１の論理レベル、前記第２の電位を第２の論理レベルとするデジタル信号であって、
前記複数の第１のレシーバは、それぞれ、前記基準電圧信号の電圧レベルを基準に前記小振幅信号の論理レベルを判定する、ことを特徴とする請求項６乃至１１いずれか１項記載の半導体装置。
【請求項１３】
前記複数の第１のレシーバは、それぞれ、前記小振幅信号と前記基準電圧信号とを差動入力とする差動回路を含み、
前記第１のドライバは、前記第１の電位に接続された第１導電型の出力トランジスタと、前記第２の電位に接続された第２導電型の出力トランジスタと、を含み、
前記第２のドライバは、前記第１の電位と第２の電位とを分圧する抵抗素子を含む、ことを特徴とする請求項６乃至１２いずれか１項記載の半導体装置。
【請求項１４】
前記第１の電源線及び第２の電源線は、前記第２伝送線の全長に渡って前記第２伝送線に隣接して配線されている、ことを特徴とする請求項６乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記第２伝送線と他の配線との配線間容量は、前記第１の電源線との配線間容量、及び第２の電源線との配線間容量が最も大きくなるように配線されている、ことを特徴とする請求項６乃至１４いずれか１項記載の半導体装置。
【請求項１６】
前記複数の第１のドライバがそれぞれ出力する小振幅信号を第１の小振幅信号としたときに、それぞれ、前記複数の第１のレシーバ側に配置され、それぞれ前記第１の電位と前記第２の電位との間で遷移する第２の小振幅信号を低インピーダンスで前記複数の第１の伝送線に出力する複数の第３のドライバと、
前記複数の第１のドライバ側に配置され、前記第１の伝送線及び第２の伝送線に接続された複数の第２のレシーバと、
前記複数の第１のレシーバ側に配置され、前記第２の伝送線へ第１の基準電圧信号と同電位の第２の基準電圧信号を前記第３のドライバより高インピーダンスで出力する第４のドライバと、をさらに備え、
前記第１の電源線及び第２の電源線は、前記第２の伝送線を両側から挟んで、前記第４のドライバ近傍から前記複数の第２のレシーバ近傍まで配線され、
前記複数の第３のトライバ及び第４のドライバを出力ハイインピーダンスとして、前記複数の第１のドライバからそれぞれ前記第１の小振幅信号を前記第１の伝送線に出力し、前記第２のドライバから前記第１の基準電圧信号を前記第２の伝送線に出力し、前記複数の第１のレシーバがそれぞれ前記第１の小振幅信号及び前記第１の基準電圧信号を受信する第１の動作モードと、
前記複数の第１のドライバ及び第２のドライバを出力ハイインピーダンスとして、前記複数の第３のドライバからそれぞれ前記第２の小振幅信号を前記第１の伝送線に出力し、前記第４のドライバから前記第２の基準電圧信号を前記第２の伝送線に出力し、前記複数の第２のレシーバがそれぞれ前記第２の小振幅信号及び前記第２の基準電圧信号を受信する第２の動作モードと、
を有する、ことを特徴とする請求項６乃至１５いずれか１項記載の半導体装置。
【請求項１７】
前記内部電源生成回路は、前記複数の第１のドライバ側に設けられ、前記第１の電位と前記第２の電位を生成する第１の前記内部電源生成回路と、前記複数の第１のレシーバ側に設けられ、前記第１の電位と前記第２の電位を生成する第２の前記内部電源生成回路と、を含み、
前記第１の電源線及び第２の電源線は、前記第１の動作モードにおいて前記第２の内部電源生成回路から電気的に切り離されて前記第１の内部電源生成回路に電気的に接続され、前記第２の動作モードにおいて前記第１の内部電源生成回路から電気的に切り離されて前記第２の内部電源生成回路に電気的に接続される、ことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記複数の第１のレシーバと、前記複数の第３のドライバと、前記第４のドライバと、を第１ブロックとして、
前記複数の第２のレシーバと、前記複数の第１のドライバと、前記第２のドライバと、を第２ブロックとしたときに、
前記複数の第１の伝送線及び第２の伝送線に接続され、前記第１ブロックとの間でデータの伝送を行う前記第２ブロックを複数備え、
前記複数の第２ブロックから前記第１ブロックへデータの伝送を行うときに、前記複数の第２ブロックのうち、選択された１つの第２ブロックに含まれる前記複数の第１のドライバ及び第２のドライバのみが導通し、選択されない第２のブロックに含まれる前記複数の第１のドライバ及び第２のドライバは出力ハイインピーダンスとなる、ことを特徴とする請求項１６又は１７記載の半導体装置。
【請求項１９】
前記半導体装置が半導体記憶装置であって、
前記複数の第２ブロックにそれぞれ対応して設けられた複数のメモリセルアレイと、
前記第１ブロックに対応して設けられたデータ入出力端子と、をさらに備え、
ライト時には、前記データ入出力端子から入力したライトデータを前記第１ブロックから前記複数の第１の伝送線を介して複数の第２のブロックのうち、選択された第２のブロックに伝送し、さらに前記選択された第２のブロックから対応するメモリセルアレイへライトし、
リード時には、選択されたメモリセルアレイから対応する第２のブロックにデータを読み出し、さらに、その読み出したデータを前記複数の第１の伝送線を介して前記第１のブロックに転送し、前記第１のブロックから前記データ入出力端子へ出力する、ことを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第１ブロックは、前記複数の第１の伝送線から並列に入力したリードデータを直列データに変換して前記データ入出力端子から出力する並直列変換回路と、前記データ入出力端子から直列に入力したライトデータを並列データに変換して前記複数の第１の伝送線へ出力する直並列変換回路と、を備る、ことを特徴とする請求項１９記載の半導体装置。
【請求項２１】
第１の半導体装置と、
第２の半導体装置と、
前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、
前記第１の半導体装置は、
複数の第１の伝送線と、
一つの第２の伝送線と、
第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成し、それぞれ対応して接続する前記複数の第１の伝送線の一端に出力する第１の領域に配置された複数の第１のドライバと、
前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し、接続する前記第２の伝送線の一端に出力する前記第１の領域に配置された第２のドライバと、
前記一つの第２の伝送線の他端に接続すると共に、前記複数の第１の伝送線の他端にそれぞれ対応して接続し、前記基準電圧信号と前記小振幅信号をそれぞれ受ける第２の領域に配置された複数の第１のレシーバと、
前記第１の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第１の電源線と、
前記第２の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第２の電源線と、を備え、
前記第２の伝送線は、前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく配置され、
前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置され、
前記第２の半導体装置は、前記第１の半導体装置からの要求に応答して、前記データ記憶部に格納されたデータを前記複数の第１のドライバと、前記複数の第１の伝送線と、前記複数の第１のレシーバと、を介して前記システムバスに出力する、ことを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びデータ処理システムに関する。特に、内部に複数ビットのデータを並列に伝送する複数の伝送線を備えた半導体装置、及びその半導体装置を用いるデータ処理システムに関する。
【背景技術】
【０００２】
半導体記憶装置などの半導体装置では、内部回路と外部接続端子との間で並列に複数ビットのデータの伝送が行われる。このデータ伝送では、高速に、かつ、低消費電力で、かつ、ノイズにより誤動作することなく、かつ、できるだけ配線等の本数を増やさずにデータを伝送することが要求される。このデータの伝送の方法としては、シングルエンドの信号を用いる方法と、差動信号を用いる方法が考えられる。シングルエンドの信号を用いた場合には、ノイズによる誤動作を避けるため、振幅を大きくする必要があり、充放電による消費電力が増加すると共に、データの伝送が遅くなる。これに対して差動信号をデータの伝送に用いれば、ノイズの影響が受けにくくなるため、伝送信号を小振幅にすることが可能となり、高速なデータの伝送も可能である。しかし、差動信号を伝送に用いた場合には、１ビットのデータの伝送に２本の配線が必要となり、並列にデータを転送するビット数が多い場合には、配線面積が大きくなる。
【０００３】
特許文献１には、光ディスク装置のピックアップから提供されるＲＦ信号に混入するノイズを除去するため、ＲＦ信号を伝送する信号線とリファレンス電圧を伝送する信号を接近して配線し、信号線とリファレンス信号を差動アンプに差動信号として入力している。特許文献１によれば、信号線とリファレンス電圧信号を接近して配線することにより、ノイズが混入しても差動アンプに同相で入力するので互いに打ち消しあうことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−０７４６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明により与えられる。信号線に対し、差動アンプのリファレンス電位を信号線駆動ドライバとは遠い別の場所で発生させた場合、信号線に対し発生する基板などからのコモンノイズ及び信号線駆動時に発生する電源ノイズの影響を受けないため、信号線の変動分がそのまま差動アンプの信号損失分となってしまう。
【０００６】
また、信号線とリファレンス信号を並列に走らせて同相のコモンノイズがのるようにした場合、電源ノイズも同相で発生させるためには、信号線ドライバとリファレンス信号ドライバを同じ場所からの同一電源で駆動しかつ信号線ドライバとリファレンス信号ドライバの出力インピーダンスを等しくする必要がある。信号線ドライバとリファレンス信号ドライバの出力インピーダンスが異なる場合には、信号線とリファレンス線を近接して配置しても同相ノイズの影響の受け方が互いに異なるため、同相ノイズを十分に除去することはできない。そのため、信号を高速に伝送するためには、信号線ドライバの出力インピーダンスと同様にリファレンス信号のドライバの出力インピーダンスを小さくする必要がある。しかし、リファレンス信号ドライバの出力インピーダンスを小さくすると、消費電力が増大する。たとえば、信号線ドライバをＣＭＯＳで構成すれば、信号の変化がない限り、電流が流れないようにできる。しかし、リファレンス信号を常時、低インピータダンスで中間電位を出力するためには、常時電流をリファレンス信号ドライバに流す必要が生じる。
【課題を解決するための手段】
【０００７】
本発明の第１の側面による半導体装置は、それぞれが第１の動作電圧で動作し小振幅なシングルエンドの入力信号を受け前記入力信号をセンシングするセンシング機能を有する複数の第１のレシーバと、それぞれが前記第１の動作電圧よりも低い第２の動作電圧で動作し前記小振幅な第１の差電圧を有する前記入力信号を第１のインピーダンス値で出力する複数の第１のドライバと、それぞれが前記第１のドライバと前記第１のレシーバの距離を示す第１の長さを有し前記入力信号を伝送する複数の第１の伝送線と、前記複数の第１のレシーバがそれぞれ受ける共通な一つの基準信号と、前記第２の動作電圧で動作し前記基準信号を前記第１のインピーダンス値よりも高い第２のインピーダンス値で出力する第２のドライバと、少なくとも前記第１の長さを有し前記基準信号を伝送する第２の伝送線と、前記第２の動作電圧に関連し前記入力信号が有するハイ側電位とロウ側電位をそれぞれ生成し前記複数の第１のドライバに供給しそれぞれ少なくとも前記第１の長さを有する第１と第２の電源線へ出力する第１と第２の内部電源生成回路と、を備え、前記第２の伝送線は前記第１と第２の電源線の間に前記複数の第１の伝送線を含むことなく配置され、
前記複数の第１の伝送線はそれぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置される。
【０００８】
本発明の第２の側面による半導体装置は、第１の領域に含まれる第１のノードと第２の領域に含まれる第２のノードとをそれぞれ有する複数の第１の伝送線と、前記第１の領域に含まれる第３のノードと前記第２の領域に含まれる第４のノードとを有する一つの第２の伝送線と、第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成しそれぞれ対応して接続する前記複数の第１の伝送線の第１と第２のノードのいずれか一方に出力し前記第１と第２の領域のいずれか一方に配置される複数の第１のドライバと、前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し接続する前記第２の伝送線の前記複数の第１のドライバが出力する領域と同一の領域の前記第３と第４のいずれか一方のノードに出力し前記複数の第１のドライバと同一の領域に配置される第２のドライバと、前記一つの第２の伝送線の前記複数の第１のドライバが出力する領域と反対側である領域の前記第３と第４のいずれか他方のノードに接続すると共に前記複数の第１の伝送線の前記反対側である領域の前記第１と第２のノードのいずれか他方にそれぞれ対応して接続し前記基準電圧信号と前記小振幅信号をそれぞれ受け前記複数の第１のドライバと反対側に配置される複数の第１のレシーバと、前記第１の電位を有し、第５のノードが前記第１の領域、第６のノードが前記第２の領域に含まれる第１の電源線と、前記第２の電位を有し、第７のノードが前記第１の領域、第８のノードが前記第２の領域に含まれる第２の電源線と、を備え、前記第２の伝送線は、それぞれ第１の方向に延在して配置される前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく前記第１の方向に延在して配置され、前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して前記第１の方向に延在して配置される。
【０００９】
本発明の第３の側面によるデータ処理システムは、第１の半導体装置と、第２の半導体装置と、前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、前記第１の半導体装置は、複数の第１の伝送線と、一つの第２の伝送線と、第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成しそれぞれ対応して接続する前記複数の第１の伝送線の一端に出力する第１の領域に配置された複数の第１のドライバと、前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し、接続する前記第２の伝送線の一端に出力する前記第１の領域に配置された第２のドライバと、前記一つの第２の伝送線の他端に接続すると共に、前記複数の第１の伝送線の他端にそれぞれ対応して接続し、前記基準電圧信号と前記小振幅信号をそれぞれ受ける第２の領域に配置された複数の第１のレシーバと、前記第１の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第１の電源線と、前記第２の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第２の電源線と、を備え、前記第２の伝送線は、前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく配置され、前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置され、前記第２の半導体装置は、前記第１の半導体装置からの要求に応答して、前記データ記憶部に格納されたデータを前記複数の第１のドライバと、前記複数の第１の伝送線と、前記複数の第１のレシーバと、を介して前記システムバスに出力する。
【発明の効果】
【００１０】
本発明によれば、第１の電源線、及び／又は、第２の電源線の電位が変動すると、第２の伝送線の電位が第１の電源線、及び／又は、第２の電源線の電位の変動につれて、変動するため、第２のドライバのインピーダンスが高くとも電源ノイズの影響を受けにくい。  
【００１１】
したがって、伝送信号の振幅を小さくすることができ、並列に伝送するビット数の増加による配線の数の増加を抑制しつつ、高速な信号の伝送や低消費電力化も実現できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１による半導体装置全体のブロック図である。
【図２】実施例１による半導体装置におけるメモリセルアレイとデータ入出力端子とのインタフェース部分全体のブロック図である。
【図３】実施例１による半導体装置における内部回路側と外部端子側のデータ伝送回路の回路ブロック図である。
【図４】実施例１における内部電源生成回路のブロック図である。
【図５】実施例１におけるデータレシーバの回路ブロック図である。
【図６】実施例１において好ましいレイアウト配置を説明する図面である。
【図７】実施例１において、（ａ）は内部回路側から外部端子側にデータを出力（リード動作）するときのドライバ回路の状態を説明する図であり、（ｂ）は外部端子側から内部回路側にデータを入力（ライト動作）するときのドライバ回路の状態を説明する図である。
【図８】実施例１において、（ａ）はリード動作時の基準電圧ドライバの状態を説明する図であり、（ｂ）はライト動作時の基準電圧ドライバの状態を説明する図である。
【図９】実施例２において、（ａ）はリード動作時の基準電圧ドライバの状態を説明する図であり、（ｂ）はライト動作時の基準電圧ドライバの状態を説明する図である。
【図１０】実施例３において、（ａ）リード動作時の内部電源線及び基準電圧伝送線の状態と、（ａ）ライト動作時の内部電源線及び基準電圧伝送線の状態と、を説明する図である。
【図１１】内部電源ＶＳＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。
【図１２】内部電源ＶＤＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。
【図１３】実施例４におけるデータバッファの回路ブロック図である。
【図１４】実施例４におけるデータバッファの動作波形図である。
【図１５】実施例４におけるデータレシーバの回路ブロック図である。
【図１６】実施例４におけるデータレシーバの動作波形図である。
【図１７】データ処理システムの実施例のブロック図である。
【図１８】実施例５によるデータバッファの回路ブロック図である。
【図１９】実施例５によるデータバッファの動作波形図である。
【図２０】実施例１に対する比較例の動作を説明する図である。
【発明を実施するための形態】
【００１３】
本発明の代表的な実施形態によれば、複数の第１の伝送線により小振幅信号を並列に伝送するとともに、第２の伝送線により共通の基準信号を伝送するので、差動信号を伝送するより伝送線の数を減らすことができる。また、第１のレシーバは基準信号に基づいて小振幅信号のレベルを判定することができるので、小振幅信号の振幅を小さくすることができ、高速、かつ、低消費電力で小振幅信号を伝送することができる。
【００１４】
また、小振幅信号を出力する第１のドライバの第１のインピーダンス値より基準信号を出力する第２のドライバの第２のインピーダンス値を高くすることにより、小振幅信号を高速に伝送すると共に、第２のドライバが基準信号を中間電圧にしたまま待機したとして第２のドライバの消費電力を抑制することができる。
【００１５】
さらに、基準信号を伝送する第２の伝送線が、小振幅信号の電位である第１の電位と第２の電位にそれぞれ接続された第１の電源線と第２の電源線との間に配置され、かつ、第１の伝送線は、第１の電源線と第２電源線とに隣接されることなく配置されている。第１の伝送線を伝送する小振幅信号は、第１のドライバが相対的に低インピーダンスなので、第１の電源線及び／又は第２の電源線の電位変動に対してすばやく追従する。一方、第２の伝送線を伝送する基準信号は、第２のドライバが相対的に高インピーダンスなので、第１の電源線及び／又は第２の電源線に電位変動があっても、すぐには、追従しない。しかし、第２の伝送線を第１の電源線と第２の電源線の間に配置することにより、配線間容量によって、第２の伝送線を伝送する基準信号も、第１の伝送線を伝送する小振幅信号と同様に、第１の電源線及び／又は第２の電源線の電位変動に対して追従するようにすることができる。したがって、第１の電源線の第１の電位、及び／又は、第２の電源線の第２の電位が、電源ノイズ等により、影響を受けたとしても、その影響を抑制することができる。
【００１６】
上記効果は、第２の伝送線と第１の電源線、及び、第２の伝送線と第２の電源線の配線間容量を増やし、この配線間容量に対して、各第１の伝送線と第１の電源線、及び、各第１の伝送線と第２の電源線の配線間容量を相対的に小さくすることにより達成できる。より好ましくは、第２の伝送線と第１の電源線の配線間容量と、第２の伝送線と第２の電源線の配線間容量の値は、同等であることが望ましい。
【００１７】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、実施例１の半導体装置１全体のブロック図である。図１の半導体装置１は、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の同期式のＤＲＡＭである。図１において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線（図示せず）を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセル（図示せず）のデータをセンシングするセンスアンプ、１３はセンスアンプ１２がセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイ１０の外へ出力するカラムセレクタである。半導体記憶装置１には、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３もメモリセルアレイ毎に設けられている。
【００１９】
クロック生成器２０は、外部から与えられる非反転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１、ＢＡ２が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。また、ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。
【００２０】
また、リードライトアンプ３１、内部回路側入出力回路３３は、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０毎にメモリセルアレイ１０の外に設けられる。リードライトアンプ３１は、リードコマンド実行時には、センスアンプ１２、カラムセレクタ１３、Ｉ／Ｏ線５２を介してメモリセルアレイ１０の外に読み出されたメモリセルのデータをセンシングする。また、ライトコマンド実行時には、外部Ｉ／Ｏ端子２２から外部端子側入出力回路３６、リードライトデータバスＲＷＢＳ、内部回路側入出力回路３３を経由して入力されたライトデータをメモリセルアレイ１０に対して書込みを行う。
【００２１】
内部回路側入出力回路３３は、リード動作時には、リードライトアンプがセンシングしたデータをリードライトデータバスＲＷＢＳへ出力する。また、ライト動作時には、リードライトデータバスＲＷＢＳからライトデータを取り込み、リードライトアンプへライトデータとして送る。
【００２２】
リードライトデータバス（第１の伝送線）ＲＷＢＳは、各メモリセルアレイ１０と各外部Ｉ／Ｏ端子２２との間を接続する並列データバスである。後で詳しく説明するように、このリードライトデータバスＲＷＢＳは、小振幅の信号を伝送するバスであり、小振幅信号のハイレベル、ロウレベルの判定基準となる基準電圧信号（第２の伝送線）ＶＲＥＦが、小振幅信号の電源となる内部電源線ＶＤＬとＶＳＬに挟まれて内部回路側入出力回路３３と外部端子側入出力回路３６との間に配線されている。なお、リードライトデータバスＲＷＢＵＳが複数のビットのバスであるに対して、基準電圧信号ＶＲＥＦは、１本の信号線（第２の伝送線）である。内部電源線ＶＤＬとＶＳＬは、内部電源ＶＤＬ、ＶＳＬを生成する内部電源生成回路５０で生成される。一例として、内部電源線ＶＤＬとＶＳＬは、半導体装置１の外部端子である高電位側のＶＤＤ端子６００、低電位側のＶＳＳ６０１から供給される。
【００２３】
外部端子側入出力回路３６は、半導体装置１の外部端子である各外部Ｉ／Ｏ端子２２（図１には１端子のみ図示）に対応して設けられており、リード動作時には、リードライトデータバスから並列に入力したリードデータをＤＬＬ２１が出力するＤＬＬＣＬＫに同期して直列データに変換し、外部Ｉ／Ｏ端子２２から出力する。また、ライト動作時には、ＤＬＬ２１が出力するＤＬＬＣＬＫに同期して外部Ｉ／Ｏ端子２２から取り込んだライトデータを並列データに変換し、リードライトデータバスＲＷＢＳへ出力する。
【００２４】
ライトデータとリードデータの入出力端子である外部Ｉ／Ｏ端子２２は、図１では代表して１端子しか記載していないが、ＤＤＲ等の同期式ＤＲＡＭでは、一般的に、４端子から１６端子である。ライト動作時には、４〜１６本の外部Ｉ／Ｏ端子２２から直列に入力されたデータは、外部端子側入出力回路３６により、８〜１２８ビットの並列データに変換され、リードライトデータバスＲＷＢＳを介して該当するバンクの内部側入出力回路に転送され、メモリセルアレイ１０へ書込まれる。リード動作時には、８〜１２８ビットの並列データとしてリードライトデータバスＲＷＢＳを介して外部端子側入出力回路に読み出されたライトデータは、外部端子側入出力回路３６により直列データに変換され、４〜１６本の外部Ｉ／Ｏ端子から出力される。なお、リードライトデータバスＲＷＢＳのビット数は、４本の外部Ｉ／Ｏ端子から入出力するデータを２ビット並列に転送する場合は、８ビットであり、１６本の各外部Ｉ／Ｏ端子からそれぞれバースト入出力する８ビットデータを並列に転送する場合は、１２８ビットである。
【００２５】
図２は、実施例１による半導体装置におけるメモリセルアレイ１０と外部Ｉ／Ｏ端子２２とのインタフェース部分全体のブロック図である。ただし、図２では、８個のメモリセルアレイ１０のうち、３個のメモリセルアレイのみ図示し、他のメモリセルアレイ１０の記載は省略している。また、図２では、４〜１６端子の外部Ｉ／Ｏ端子２２のうち、１端子のみを図示し、他の外部Ｉ／Ｏ端子２２の図示も省略している。さらに、図２では、基準電圧信号ＶＲＥＦの伝送に関連する第２の伝送線に関する記載は省略している。
【００２６】
図２において、メモリセルアレイ１０は、１バンクのメモリセルアレイが配置される領域を示している。１バンクのメモリセルアレイ１０は、複数の部分領域１０−１に分かれて配置され、部分領域１０−１毎にセンスアンプＳＡをまとめて配置したセンスアンプ列１２−１が設けられている。ビット線ＢＬＴ、ＢＬＴＢは、センスアンプＳＡを介してローカルＩＯ線ＬＩＯＴ、ＬＩＯＢに接続されている。さらに、ローカルＩＯ線ＬＩＯＴ、ＬＩＯＢは、リードライトゲート１３−１を介してメインＩＯ線ＭＩＯＴ、ＭＩＯＢに接続され、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは、リードライトアンプＲＷＡＭＰ（図１の３１に相当）へと接続されている。なお、１バンクのメモリセルアレイ１０には、多数の部分領域１０−１がマトリクス状に複数設けられ、各部分領域にそれぞれ対応してセンスアンプ列１２−１とローカルＩＯ線ＬＩＯＴ、ＬＩＯＢがそれぞれ設けられている。また、図２では、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは１対しか記載していないが各メモリセルアレイ１０内には、多数のメモリＩＯ線対ＭＩＯＴ、ＭＩＯＢが設けられ、各メモリＩＯ線対ＭＩＯＴ、ＭＩＯＢに対応して複数のリードライトアンプＲＷＡＭＰが設けられている。
【００２７】
内部回路側入出力回路３３は、リードデータバッファＲＢＦと、ライトデータラッチＷＬＡＴと、ライトデータレシーバＷＡＭＰを含んで構成される。リードデータバッファＲＢＦは、リードライトアンプＲＷＡＭＰから読み出したリードデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。ライトデータアンプ（第２のレシーバ）ＷＡＭＰは、ライトコマンド実行時にリードライトデータバスＲＷＢＳの小振幅信号をセンシングする。なお、ライトデータアンプＷＡＭＰには、基準電圧信号ＶＲＥＦも接続されるが、図２では、記載を省略している。ライトデータラッチＷＬＡＴは、ライトコマンド実行時にライトデータアンプＷＡＭＰがセンシングしたデータをメモリセルアレイ１０に書き込むまで一時的に保持するラッチである。なお、内部回路側入出力回路３３は、各リードライトアンプＲＷＡＭＰに対応してバンク毎に複数設けられる。
【００２８】
リードライトデータバスＲＷＢＳは、８〜１２８本の伝送線からなる双方向のバスであり、各メモリセルアレイ１０に対応して設けられた複数の内部回路側入出力回路３３と、
各外部Ｉ／Ｏ端子２２に対応して設けられた複数の外部回路側入出力回路３６と、を接続する。１本のリードライトデータバスＲＷＢＳには、バンク毎に複数の内部回路側入出力回路３３が接続される。また、リードライトデータバスＲＷＢＳは、各バンクのメモリセルアレイ１０近傍に設けられる内部回路側入出力回路３３から外部Ｉ／Ｏ端子２２近傍に設けられる外部端子側入出力回路３６まで配線されるので、リードライトデータバスＲＷＢＳの配線の長さは、半導体装置１の半導体チップ長辺の長さに相当する程度の長さを備えたバスである。複数のメモリセルアレイ１０は、互いに排他的に一つのリードライトデータバスＲＷＢＳをアクセス（リード又はライト）する。
【００２９】
外部端子側入出力回路３６は、外部Ｉ／Ｏ端子２２毎に設けられ、リードデータレシーバ（第１のレシーバ）ＲＡＭＰ、リードデータラッチＲＬＡＴ、ライトデータバッファＷＢＦを含むリードライトデータバスインタフェース部と、並直列／直並列変換回路３６２と、入出力バッファ３６１を備えている。
【００３０】
リードデータレシーバ（第１のレシーバ）ＲＡＭＰは、リードコマンド実行時にリードライトデータバスＲＷＢＳの小振幅信号をセンシングする。なお、リードデータレシーバＲＡＭＰには、基準電圧信号ＶＲＥＦも接続されるが、図２では、記載を省略している。リードデータラッチＲＬＡＴは、リードコマンド実行時にリードデータレシーバＲＡＭＰがセンシングしたデータを一時的に保持するラッチである。ライトデータバッファＷＢＦは、並直列／直並列変換回路３６２が直並列変換したデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。
【００３１】
共通基準電圧回路４０に含まれる第２の伝送線ＶＲＥＦ、高電位側内部電源ＶＤＬ及び低電位側内部電源ＶＳＬは、複数のリードライトデータバスＲＷＢＳのグループに隣接して併走し、複数の内部回路側入出力回路３３及びリードデータレシーバＲＡＭＰに供給する。詳細は、図３で後述する。尚、複数のメモリセルアレイ１０毎に、または複数の内部回路側入出力回路３３毎に、それぞれ対応する複数の内部回路側のドライバを有することが望ましい。
【００３２】
並直列／直並列変換回路３６２は、リードコマンド実行時に、リードデータラッチＲＬＡＴに一時的に保持するデータをＤＬＬＣＬＫに同期して並直列変換し、入出力バッファへ出力する。また、ライトコマンド実行時には、入出力バッファ３６１から入力したデータをＤＬＬＣＬＫに同期して並列データに変換し、ライトデータバッファＷＢＦのラッチ回路へ格納する。
【００３３】
入出力バッファ３６１は、リードコマンド実行時には、並直列／直並列変換回路３６２により直列データに変換されたデータを外部Ｉ／Ｏ端子２２から出力し、ライトコマンド実行時には、外部Ｉ／Ｏ端子２２から入力されるデータを取り込み、並直列／直並列変換回路３６２へ送る。なお、入出力バッファ３６１が外部Ｉ／Ｏ端子２２から入出力するデータ信号に同期して、ＤＱＳ端子（図示せず）からデータストローブ信号が入出力される。
【００３４】
図３は、実施例１による半導体装置１におけるリードライトデータバスＲＷＢＳを伝送する小振幅信号の伝送に関連する内部回路側（第１の領域）と外部端子側（第２の領域）のデータ伝送回路の回路ブロック図である。なお、図３に記載されている各回路のうち、電源として小振幅信号の高電位側電源ＶＤＬ、低電位側電源ＶＳＬが電源として供給される回路については、電源をＶＤＬ、ＶＳＬと明記しているが、電源ＶＤＤ、電源ＶＳＳが供給される回路の電源は記載を一部省略している。従って、図３に記載されている回路のうち、電源系が明記されていない回路の電源には、ＶＤＤとＶＳＳが供給されている。なお、高電位側電源ＶＤＬの電圧は、電源ＶＤＤの電圧以下の電圧であり、半導体装置１の内部で生成する内部電源である。また、低電位側電源ＶＳＬの電圧は、電源ＶＳＳの電圧以上の電圧であり、半導体装置１の内部で生成する内部電源である。
【００３５】
図３において、リードデータバッファＲＢＦは、ラッチ回路３３３と、ＮＡＮＤ回路３３４とＮＯＲ回路３３５を含むプリバッファ回路と、ＰチャンネルＭＯＳトランジスタ３３６とＮチャンネルＭＯＳトランジスタ３３７を含むバッファ回路により構成される。ラッチ回路３３３は、ラッチ信号ＲＬＡＴＩＮＢがロウレベルのときにリードライトアンプＲＷＡＭＰ（図２参照）の出力信号であるＤＲＢを取り込む。ラッチ信号ＲＬＡＴＩＮＢがハイレベルのとき、ラッチ回路３３３は、データを保持する。ＮＡＮＤ回路３３４、ＮＯＲ回路３３５、ＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、第１のドライバとして機能し、ラッチ回路３３３に保持するデータを制御信号ＤＲＡＣＴがハイレベルのときに、リードライトデータバス（第１の伝送線）ＲＷＢＳへ小振幅信号として出力する。制御信号ＤＲＡＣＴがロウレベルのときはＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、共にオフし、リードデータバッファＲＢＦは、出力ハイインピーダンスの状態になる。なお、小振幅信号を高速に伝送するため、ＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、相対的に大きなサイズのトランジスタを用い、小振幅信号がリードライトデータバスＲＷＢＳを高速に伝送するように構成されている。
【００３６】
なお、リードデータバッファＲＢＦ内の回路のうち、ＮＡＮＤ回路３３４の高電位側電源端子は内部電源ＶＤＬに接続され、低電位側電源端子は電源ＶＳＳに接続されている。また、ＮＯＲ回路の高電位側電源端子は電源ＶＤＤに接続され、低電位側電源端子は電源ＶＳＬに接続されている。また、バッファ回路を構成するＰチャンネルＭＯＳトランジスタ３３６のソースは、内部電源ＶＤＬに接続され、ＮチャンネルＭＯＳトランジスタ３３７のソースは、内部電源ＶＳＬに接続されている。なお、高電位側の内部電源ＶＳＤは、高電位側電源ＶＤＤ以下の電圧の半導体装置１の内部で生成した電源であり、低電位側の内部電源ＶＳＬは、低電位側電源ＶＳＳ以上の電圧の半導体装置１の内部で生成した電源電圧である。なお、高電位側電源ＶＤＤ、高電位側内部電源ＶＳＤ、低電位側内部電源ＶＳＬ、低電位側電源ＶＳＳの電位を示すと式（１）のとおりである。
【００３７】
ＶＤＤ≧ＶＤＬ＞ＶＳＬ≧ＶＳＳ    式（１）
【００３８】
第１のドライバ回路となるＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７は、それぞれ、ソースがＶＤＬ、ＶＳＬに接続されているので、リードデータバッファ回路ＲＢＦからリードライトデータバスＲＷＢＳへ出力される信号は、高電位側ＶＤＬ、低電位側ＶＳＬの小振幅信号となり、電源が電源ＶＤＤとＶＳＳに接続されているドライバ回路より小振幅の信号となる。従って、リードライトデータバスＲＷＢＳの充放電電流を減らし、振幅を小さくすることにより、高速な信号の伝播が可能となる。
【００３９】
また、ＮＡＮＤ回路３３４の低電位側の電源をＶＳＳ、ＮＯＲ回路３３５の高電位側の電源をＶＤＤから取っているので、ＶＤＬとＶＳＬ間の電位差が小さくても、ＶＤＬとＶＳＳとの電位差、ＶＤＤとＶＳＬとの電位差が、それぞれ、ＰチャンネルＭＯＳトランジスタ３３６のトランジスタ閾値、ＮチャンネルＭＯＳトランジスタ３３７のトランジスタ閾値を超える電圧であれば、ＰチャンネルＭＯＳトランジスタ３３６とＮチャンネルＭＯＳトランジスタ３３７からなる第１のドライバは動作する。したがって、リードライトデータバスＲＷＢＳを伝送する信号を小振幅にすることが可能である。
【００４０】
共通基準電圧回路４０は、内部回路側で基準電圧信号ＶＲＥＦを出力する内部回路側基準電圧回路４１と、外部端子側で基準電圧信号ＶＲＥＦを出力する外部端子側基準電圧回路４２を備える。内部回路側基準電圧回路４１と外部端子側基準電圧回路４２は、共に、高電位側内部電源ＶＤＬに接続されたスイッチＳ１と、低電位川内部電源ＶＳＬに接続されたスイッチＳ２と、基準電圧ＶＲＥＦを伝送する第２の伝送線ＶＲＥＦとスイッチＳ１との間に接続された抵抗Ｒ１と、第２の伝送線ＶＲＥＦとスイッチＳ２との間に接続された抵抗Ｒ２を備えている。また、抵抗Ｒ１と抵抗Ｒ２の抵抗値は互いにほぼ等しく、その抵抗値は、１ｋΩ以上であり、比較的高抵抗である。抵抗Ｒ１と抵抗Ｒ２の抵抗値がほぼ等しいので、スイッチＳ１、Ｓ２を閉じたときは、第２の伝送線ＶＲＥＦの基準電圧ＶＲＥＦは、おおよそ式（２）で示す電圧となる。
【００４１】
ＶＲＥＦ＝１／２（ＶＤＬ＋ＶＳＬ）    式（２）
【００４２】
リードデータレシーバ（第１のレシーバ）ＲＡＭＰは、リードライトデータバス（第１の伝送線）ＲＷＢＳが非反転信号入力端子に、第２の伝送線ＶＲＥＦが反転信号入力端子に接続され、リードライトデータバスＲＷＢＳを伝送されてくる小振幅信号を第２の伝送線の基準電圧信号ＶＲＥＦと比較する差動回路である。差動回路の出力信号は、リードデータラッチＲＬＡＴに接続され、制御信号ＲＬＡＴＯＵＴＢがロウレベルのときに、リードデータラッチＲＬＡＴに取り込まれる。なお、制御信号ＲＬＡＴＯＵＴＢがハイレベルのとき、リードデータラッチＲＬＡＴはデータを保持する。リードデータラッチＲＬＡＴの出力信号ＲＯＵＴは、並直列変換回路（図２の並直列変換／並直列変換回路３６２の並直列変換部）に接続される。
【００４３】
ライトデータバッファＷＢＦは、ラッチ回路３６３と、ＮＡＮＤ回路３６４とＮＯＲ回路３６５を含むプリバッファ回路と、ＰチャンネルＭＯＳトランジスタ３６６とＮチャンネルＭＯＳトランジスタ３６７を含むバッファ回路により構成される。ラッチ回路３６３は、ラッチタイミング制御信号ＷＬＡＴＩＮＢがロウレベルのときに図２の並直列変換／並直列変換回路３６２の直並列変換データ信号であるＷＩＮを取り込む。ラッチ回路３６３は、ラッチタイミング制御信号ＷＬＡＴＩＮＢがハイレベルのときは取り込んだデータを保持する。
【００４４】
ＮＡＮＤ回路３６４、ＮＯＲ回路３６５、ＰチャンネルＭＯＳトランジスタ３６６、ＮチャンネルＭＯＳトランジスタ３６７は、第３のドライバ回路として機能し、ラッチ回路３６３に取り込んだライトデータを制御信号ＤＷＡＣＴがハイレベルのときに、リードライトデータバスＲＷＢＳへ小振幅信号として出力する。制御信号ＤＷＡＣＴがロウレベルのときはＰチャンネルＭＯＳトランジスタ３６６、ＮチャンネルＭＯＳトランジスタ３６７は、共にオフし、ライトデータバッファＷＢＦは、出力ハイインピーダンスの状態になる。
【００４５】
なお、ライトデータバッファＷＢＦ内の回路のうち、ＮＡＮＤ回路３６４の高電位側電源端子は内部電源ＶＤＬに接続され、低電位側電源端子は電源ＶＳＳに接続されている。また、ＮＯＲ回路３６５の高電位側電源端子は電源ＶＤＤに接続され、低電位側電源端子は電源ＶＳＬに接続されている。また、バッファ回路を構成するＰチャンネルＭＯＳトランジスタ３６６のソースは、内部電源ＶＤＬに接続され、ＮチャンネルＭＯＳトランジスタ３６７のソースは、内部電源ＶＳＬに接続されている。
【００４６】
第３のドライバ回路となるＰチャンネルＭＯＳトランジスタ３６６、ＮチャンネルＭＯＳトランジスタ３６７は、それぞれ、ソースがＶＤＬ、ＶＳＬに接続されているので、ライトデータバッファ回路ＷＢＦからリードライトデータバスＲＷＢＳへ出力される信号は、高電位側ＶＤＬ、低電位側ＶＳＬの小振幅信号となり、電源がＶＤＤとＶＳＳに接続されているドライバ回路より小振幅の信号となる。従って、リードライトデータバスＲＷＢＳの充放電電流を減らし、振幅を小さくすることにより、高速な信号の伝播が可能となる。
【００４７】
また、ＮＡＮＤ回路３６４の低電位側の電源をＶＳＳ、ＮＯＲ回路３６５の高電位側の電源をＶＤＤから取っているので、ＶＤＬとＶＳＬ間の電位差が小さくても、ＶＤＬとＶＳＳとの電位差、ＶＤＤとＶＳＬとの電位差が、それぞれ、ＰチャンネルＭＯＳトランジスタ３６６のトランジスタ閾値、ＮチャンネルＭＯＳトランジスタ３６７のトランジスタ閾値を超える電圧であれば、ＰチャンネルＭＯＳトランジスタ３６６とＮチャンネルＭＯＳトランジスタ３６７からなる第１のドライバは動作する。したがって、リードライトデータバスＲＷＢＳを伝送する信号を小振幅にすることが可能である。
【００４８】
ライトデータレシーバＷＡＭＰは、リードライトデータバス（第１の伝送線）ＲＷＢＳが非反転信号入力端子に、第２の伝送線ＶＲＥＦが反転信号入力端子に接続され、リードライトデータバスＲＷＢＳを伝送されてくる小振幅信号を第２の伝送線の基準電圧信号ＶＲＥＦと比較する差動回路である。差動回路の出力信号は、ライトデータラッチＷＬＡＴに接続され、制御信号ＷＬＡＴＯＵＴＢがロウレベルのときに、ライトデータラッチＷＬＡＴに取り込まれる。なお、制御信号ＷＬＡＴＯＵＴＢがハイレベルのとき、ライトデータラッチＷＬＡＴはデータを保持する。ライトデータラッチＷＬＡＴの出力信号ＤＷＢは、リードライトアンプＲＷＡＭＰ（図２参照）に接続される。
【００４９】
なお、リードライトデータバス（第１の伝送線）ＲＷＢＳと第２の伝送線ＶＲＥＦは、各内部回路側入出力回路３３と外部端子側入出力回路３６に接続されるが、外部端子側基準電圧回路４２は、外部端子側入出力回路３６の近傍に配置され、内部回路側基準電圧回路４１は、第１の伝送線ＲＷＢＳと第２の伝送線ＶＲＥＦの配線上において、外部端子側入出力回路３６から最遠端に配置される内部回路側入出力回路３３の近傍か、さらに遠くに配置することが望ましい。また、内部回路側基準電圧回路４１は、バンク毎に各バンクに対応して設けられた内部回路側入出力回路３３の近傍に配置してもよい。
【００５０】
また、第２の伝送線ＶＲＥＦは、内部電源配線ＶＤＬと内部電源配線ＶＳＬに挟まれて
各内部回路側入出力回路３３から外部端子側入出力回路３６まで配線されている。このように配線すると、内部電源配線ＶＤＬと第２の伝送線ＶＲＥＦとの配線間容量と、内部電源配線ＶＳＬと第２の伝送線ＶＲＥＦとの配線間容量は、共に大きな値となる。
【００５１】
一方、各第１の伝送線ＲＷＢＳは、信号の伝播が内部電源配線ＶＤＬ及び内部電源配線ＶＳＬに影響を与えないように、内部電源配線ＶＤＬ及びＶＳＬから離間して配線されている。内部電源配線ＶＳＬと内部電源配線ＶＤＬ及びＶＳＬとの距離は、第１の伝送線ＲＷＢＳの小振幅信号の伝送が配線間容量や相互インダクタンスにより内部電源配線ＶＤＬとＶＳＬの電位に大きな影響を与えないように離せば十分である。
【００５２】
図４は実施例１における内部電源ＶＤＬ、ＶＳＬを生成する内部電源生成回路５０のブロック図である。内部電源生成回路５０は、半導体装置１の内部に設けられ、外部から供給される高電位側電源ＶＤＤと低電位側電源ＶＳＳから内部高電位電源ＶＤＬ、内部低電位電源ＶＳＬを生成する。なお、図４では、内部高電位電源ＶＤＬは、電源ＶＤＤから第１の内部電源生成回路５１により生成し、内部低電位電源ＶＳＬは電源ＶＳＳから第２の内部電源生成回路５２によって生成している。なお、図４の内部電源生成回路５０の構成は、一例であり、半導体装置１の内部回路で用いる電源ＶＤＤ、ＶＳＳの電位に対して、上記式（１）の関係を満たす電源ＶＤＬ、ＶＳＬを生成する回路であれば、どのような回路を用いてもよい。
【００５３】
図５は、図３におけるリードデータレシーバ（第１のレシーバ）ＲＡＭＰ及びライトデータレシーバ（第２のレシーバ）ＷＡＭＰの一例を示す回路ブロック図である。図５のデータレシーバ回路は、制御信号が異なるだけで、リードデータレシーバＲＡＭＰにもライトデータレシーバＷＡＭＰにも用いることができる。図５のデータレシーバは、電流源となるＮチャンネルＭＯＳトランジスタ３４５、差動対を構成するＮチャンネルＭＯＳトランジスタ３４３、３４４と、負荷回路となるＰチャンネルＭＯＳトランジスタ３４１と３４２と、を含む差動回路と、ＰチャンネルＭＯＳトランジスタ３４６とＮチャンネルＭＯＳトランジスタ３４７とを含む出力回路を備えている。上記構成により基準電圧信号ＶＲＥＦとリードライトデータバスＲＷＢＳとの電位差が小さい場合でも、電源ＶＤＤと電源ＶＳＳとの間でフルに振幅するデジタル信号に変換して出力端子Ｖｏｕｔから出力する。
【００５４】
図３で説明したように、第２の伝送線ＶＲＥＦは、内部電源配線ＶＤＬ、ＶＳＬの間に配置し、かつ、各第１の伝送線ＲＷＢＳを内部電源配線ＶＤＬ、ＶＳＬから離間して配置している。図６、図２０を参照して、図３において、第２の伝送線ＶＲＥＦが、内部電源配線ＶＤＬ、ＶＳＬの間に配置している理由について説明する。図２、３において、メモリセルアレイ１０の配置位置と、データＩ／Ｏ端子２２との半導体チップ１上の配置によって、メモリセルアレイ１０の近傍に配置する内部回路側入出力回路３３とデータＩ／Ｏ端子２２の近傍に配置する外部端子側入出力回路３６とは、離間して配置される場合がある。そのような場合、内部回路側入出力回路３３と外部端子側入出力回路３６との間を接続する複数の第１の伝送線ＲＷＢＳと、第２の伝送線ＶＲＥＦの長さは長くならざるを得ない。その伝送線のその長さは、半導体チップ１の長辺の長さに相当するか、半導体チップ１の長辺の長さを超えることも考えられる。特に第１の伝送線ＲＷＢＳはリードライトデータを高速に伝送するため、第１のドライバであるＰチャンネルＭＯＳトランジスタ３３６、ＮチャンネルＭＯＳトランジスタ３３７、及び第３のドライバであるＰチャンネルＭＯＳトランジスタ３６６、ＮチャンネルＭＯＳトランジスタ３６７の出力インピータダンスは低インピーダンスにする必要がある。また、第１の伝送線ＲＷＢＳは、８〜１２８本存在し、８〜１２８ビット並列にデータを転送するので、内部電源ＶＤＬ、ＶＳＬは、第１の伝送線ＲＷＢＳに出力するデータによって、電源の電位がある程度変動する。内部電源ＶＤＬ、ＶＳＬの電位が変動しても第１のドライバ（３３６、３３７）、第３のドライバ（３６６、３６７）は比較的低インピーダンスであるので、内部電源ＶＤＬ、ＶＳＬの電位の変動にすばやく反応し、第１の伝送線ＲＷＢＳを伝送する小振幅信号の電位は、内部電源ＶＤＬ、ＶＳＬの電位の変動を反映した電位となる。
【００５５】
一方、第２の伝送線ＶＲＥＦを伝送するのは、基準電圧信号であり、電位の変動が基本的にないので、第２のドライバ４１、第４のドライバ４２の出力インピータダンスは低くする必要がない。また、第２の伝送線ＶＲＥＦは、待機時においても、中間電位ＶＲＥＦを維持する必要があり、消費電力を低減するため、第２のドライバ４１、第４のドライバ４２は、相対的に高出力インピーダンスである。したがって、内部電源ＶＤＬ、ＶＳＬの電圧が変動した場合でも第２の伝送線ＶＲＥＦの電位はすぐには反応しない。すなわち、内部電源ＶＤＬ、ＶＳＬの電位がゆれた場合、第１の伝送線を伝送する小振幅信号が、電源の変動に対応して電位がすばやく反応するのに対して、第２の伝送線ＶＲＥＦの電位の変動が遅いので、第１のレシーバＲＡＭＰ、第２のレシーバＷＡＭＰの電圧マージンが減少する。さらに、小振幅信号の振幅を小さくして、高速、かつ、低消費電力化を実現しようとした場合、内部電源ＶＤＬ、ＶＳＬの電位変動より誤動作する恐れも生じる。
【００５６】
図２０は、第１のドライバの内部電源ＶＤＬ、ＶＳＬとは共通インピーダンスを持たないＶＤＬ、ＶＳＬと同一電圧の別電源ＶＤＬ２、ＶＳＬ２から第２のドライバが基準電圧ＶＲＥＦを生成し、第１のレシーバに基準電圧を供給し、かつ、基準電圧ＶＲＥＦと内部電源ＶＤＬ及びＶＳＬとの間に容量を設けない場合を想定した比較例の図面である。図２０では、内部電源ＶＤＬ、ＶＳＬは電源ノイズにより電位が変動し、この電位の変動は、第１の伝送線ＲＷＢＳを伝送する小振幅信号の電圧レベルに影響を与える。また、小振幅信号は、第１の伝送線ＲＷＢＳを伝送中に半導体基板などからのコモンノイズの影響を受ける。
【００５７】
一方、基準電圧ＶＲＥＦは、内部電源ＶＤＬ、ＶＳＬの変動の影響を受けず、第１の伝送線ＲＷＢＳが受ける基板などからのコモンノイズの影響も受けないとする。そうすると、小振幅信号の電圧が内部電源ＶＤＬ、ＶＳＬの電圧変動の影響や半導体基板などからのコモンノイズを受けるとその分、信号マージンが減少する。
【００５８】
これに対して実施例１では、図３、図６に示すように、第２の伝送線ＶＲＥＦを内部電源配線ＶＤＬとＶＳＬで挟んで配線しているので、第２の伝送線ＶＲＥＦと内部電源配線ＶＤＬ、第２の伝送線ＶＲＥＦと内部電源配線ＶＳＬとの配線間容量は、大きくなり、内部電源ＶＤＬ、及び／又は、内部電源ＶＳＬの電位がゆれると、配線間容量によって、第２の伝送線ＶＲＥＦの電位も同一方向に変動することになる。従って、第２のドライバ４１、第４のドライバ４２の出力インピーダンスが第１のドライバ（３３６、３３７）、第３のドライバ（３６６、３６７）より高く、内部電源ＶＤＬ、ＶＳＬの電源電圧のゆれに対して第２のドライバ４１、第４のドライバ４２自体の反応が遅くとも、内部電源ＶＤＬ、ＶＳＬとの配線間容量により、第２の伝送線の基準電圧信号ＶＲＥＦの電位の変動が内部電源ＶＤＬ、ＶＳＬの電源変動に対して追従するようにすることができる。
【００５９】
さらに、図６に示すように第２の伝送線ＶＲＥＦの第２のドライバ４１の好ましい配置位置は、第１の伝送線ＲＷＢＳの第１のドライバＲＢＦの近傍に配置し、第１のドライバＲＢＦと第２のドライバ４１との間の内部電源配線ＶＤＬ、ＶＳＬの配線インピーダンスをできるだけ小さくすることが好ましい。そのように配置すれば、第１のドライバＲＢＦによる内部電源ＶＤＬ、ＶＳＬの電源変動がそのまま第２のドライバを介して第２の伝送線ＶＲＥＦの電圧変動として表れるからである。
【００６０】
また、第１のレシーバＲＡＭＰに対して第２のドライバ４１を第１のドライバＲＢＦより遠くに配置し、第２の伝送線ＶＲＥＦ、及び第２の伝送線を両側から挟んで配置する内部電源配線ＶＤＬ、ＶＳＬの配線の途中に第１のドライバＲＢＦを配置してもよい。そのように配置すれば、第１のドライバが受ける内部電源ＶＤＬ／ＶＳＬの電源変動、第１の伝送線の途中に第１の伝送線ＲＷＢＳが受ける基板などからのコモンノイズが内部電源ＶＤＬ／ＶＳＬや第２の伝送線ＶＲＥＦにも同じように影響を与え、信号マージンを確保できるからである。
【００６１】
なお、図６では、第１のドライバＲＢＦ、第２のドライバ４１、第１のレシーバＲＡＭＰについて説明したが、第３のドライバＷＢＦ、第４のドライバ４２、第２のレシーバＷＡＭＰの場合も同様である。この様な配置にすることにより、内部電源ＶＤＬ、ＶＳＬの電源変動に対する、第１のレシーバＲＡＭＰ、第２のレシーバＷＡＭＰの動作マージンを増やし、誤動作の可能性を抑制することができる。さらには、第１の伝送線ＲＷＢＳを伝送する信号の振幅をさらに小さな振幅とすることにより、第１の伝送線ＲＷＢＳを充放電する電流を減らし、さらに低消費電力化を図ると共に、より高速な信号の伝送を可能にすることもできる。
【００６２】
なお、第２の伝送線ＶＲＥＦの両側を内部電源ＶＤＬと内部電源ＶＳＬで挟むことにより、第２の伝送線ＶＲＥＦに対する内部電源ＶＤＬとの配線間容量と内部電源ＶＳＬとの配線間容量が実質的に等しくするように配線することもできる。そのように配線することにより、内部電源ＶＤＬ、内部電源ＶＳＬのどちらの電源電圧が揺れた場合にも、第２の伝送線を伝送する基準電圧信号ＶＲＥＦの電位が追従するようにすることができる。さらに、内部電源配線ＶＤＬと内部電源配線ＶＳＬとによって第２の伝送線を挟むことによって、内部電源配線ＶＤＬ、ＶＳＬ以外の内部配線や外部からのノイズに対して第２の伝送線ＶＲＥＦをシールドする効果も得られ、誤動作の可能性をさらに抑制することができる。
【００６３】
図７（ａ）は、内部回路側から外部端子側にデータを伝送するとき（リードコマンド実行時）のドライバの状態を説明する図であり、（ｂ）は外部端子側から内部回路側にデータを伝送するとき（ライトコマンド実行時）のドライバ回路の状態を説明する図である。図７（ａ）に示すように、内部回路側から外部端子側にデータを伝送するときは、第１のドライバＲＢＦ、第２のドライバ４１が導通し、第３のドライバＷＢＦ、第４のドライバ４２は出力ハイインピーダンスの状態になる。従って、第１の伝送線ＲＷＢＳを伝送する小振幅信号も第２の伝送線ＶＲＥＦを伝送する基準電圧信号も内部回路側から外部端子側へ出力する。外部端子側の第１のレシーバＲＡＭＰは、内部回路側入出力回路が出力する基準電圧信号ＶＲＥＦに基づいて、小振幅信号の電圧レベルを判定する。また、内部回路側の第２のレシーバＷＡＭＰは動作を停止する。
【００６４】
図７（ｂ）に示すように、外部端子側から内部回路側にデータを伝送するとき（ライトコマンド実行時）は、第３のドライバＷＢＦ、第４のドライバ４２が導通し、第１のドライバＲＢＦ、第２のドライバ４１は出力ハイインピーダンスの状態になる。従って、第１の伝送線ＲＷＢＳを伝送する小振幅信号も第２の伝送線ＶＲＥＦを伝送する基準電圧信号も外部端子側から内部回路側へ出力する。内部回路側の第２のレシーバＷＡＭＰは、外部端子側入出力回路が出力する基準電圧信号ＶＲＥＦに基づいて、小振幅信号の電圧レベルを判定する。また、外部端子側の第１のレシーバＲＡＭＰは動作を停止する。
【００６５】
図８（ａ）は、実施例１において、リード動作時の基準電圧ドライバ（第２のドライバと第４のドライバ）４１、４２の状態を説明する図である。また、図８（ｂ）は、実施例１において、ライト動作時の基準電圧ドライバ４１、４２の状態を説明する図である。図８（ａ）に示すように、リード動作時には、内部回路側ドライバ（第２のドライバ）４１を導通させる一方、外部端子側ドライバ（第４のドライバ）４２を出力ハイインピーダンスにして、第１の伝送線を伝送するリードデータに合わせて、第２の伝送線も、内部回路側から外部端子側へ基準電圧ＶＲＥＦを伝送する。
【００６６】
一方、図８（ｂ）に示すように、ライト動作時には、外部端子側ドライバ（第４のドライバ）４２を導通させる一方、内部回路側ドライバ（第２のドライバ）４１を出力ハイインピーダンスにして、第１の伝送線を伝送するライトデータに合わせて、第２の伝送線も、外部端子側から内部回路側へ基準電圧ＶＲＥＦを伝送する。
【００６７】
上記動作により、内部回路側から外部端子側にデータを伝送するときは、データを出力する内部回路側の内部電源ＶＤＬ、ＶＳＬの変動についてデータを受ける外部端子側のレシーバ（第１のレシーバ）の基準電圧ＶＲＥＦに反映することができる。一方、外部端子側から内部回路側にデータを伝送するときは、データを出力する外部端子側の内部電源ＶＤＬ、ＶＳＬの変動についてデータを受ける内部回路側のレシーバ（第２のレシーバ）の基準電圧ＶＲＥＦに反映することができる。
【実施例２】
【００６８】
実施例２は、外部端子側のドライバと内部回路側のドライバについて、それぞれのドライバと内部電源配線ＶＤＬ、ＶＳＬとを切り離す複数のスイッチを設けて、基準電圧信号ＶＲＥＦが内部回路側と外部端子側のうち、データを出力する側の内部電源ＶＤＬ、ＶＳＬの揺らぎをより的確にデータを受ける側の基準電圧信号ＶＲＥＦの揺らぎに反映させる実施例である。
【００６９】
図９（ａ）は、内部回路側から外部端子側にデータを出力（リードデータ出力）するときの内部回路側の基準電圧ドライバ（第２のドライバ）４１ａと外部端子側の基準電圧ドライバ４２ａの動作を説明する図である。実施例２では、実施例１の基準電圧ドライバ４１、４２（図３、図８参照）と異なり、基準電圧ドライバ４１ａ、４２ａの内部電源ＶＤＬ１、ＶＳＬ１、ＶＤＬ２、ＶＳＬ２を内部電源配線ＶＤＬ、ＶＳＬから切り離すスイッチ４１１、４１２、４２１、４２２を設けている。内部回路側から外部端子側にデータを伝送（リードデータ出力）するときは、外部端子側基準電圧ドライバ４２ａの出力をハイインピーダンスにするだけにとどまらず、スイッチ４２１、４２２をオフに設定することにより、外部端子側基準電圧ドライバ４２ａの内部電源端子ＶＤＬ２、ＶＳＬ２を内部電源配線ＶＤＬ、ＶＳＬから切り離している。一方、内部回路側の基準電圧ドライバ４１ａのスイッチ４１１、４１２をオンさせることにより、基準電圧ドライバ４１ａの内部電源端子ＶＤＬ１、ＶＳＬ１は、スイッチ４１１、４１２を介して内部電源配線ＶＤＬ、ＶＳＬに接続されている。従って、電源配線ＶＤＬ、ＶＳＬは、より忠実にデータを出力する側（内部回路側）の内部電源電圧ＶＤＬ１、ＶＳＬ１を反映した電圧となり、電源配線ＶＤＬ、ＶＳＬと基準電圧信号ＶＲＥＦとの配線間容量により、基準電圧信号ＶＲＥＦの電位をより忠実にデータを出力する内部回路側のドライバ回路の内部電源電圧ＶＤＬ１、ＶＳＬ１を反映した電圧とすることができる。
【００７０】
また、図９（ｂ）に示すように、外部端子側から内部回路側にデータを転送（ライトデータ入力）するときには、スイッチ４２１と４２２をオンにして、スイッチ４１１と４１２をオフにしている。この様に設定することにより、内部回路側基準電圧ドライバ４１ａの出力をハイインピーダンスにするだけにとどまらず、内部回路側基準電圧ドライバの内部電源端子ＶＤＬ１、ＶＳＬ１を内部電源配線ＶＤＬ、ＶＳＬから切り離している。一方、基準電圧ドライバ４２ａの内部電源端子ＶＤＬ２、ＶＳＬ２は、スイッチ４２１、４２２を介して内部電源配線ＶＤＬ、ＶＳＬに接続されている。従って、電源配線ＶＤＬ、ＶＳＬは、より忠実にデータを出力する側（外部端子側）の内部電源電圧ＶＤＬ２、ＶＳＬ２を反映した電圧となり、電源配線ＶＤＬ、ＶＳＬと基準電圧信号ＶＲＥＦとの配線間容量により、基準電圧信号ＶＲＥＦの電位をより忠実にデータを出力する外部端子側のドライバ回路の内部電源電圧ＶＤＬ１、ＶＳＬ１を反映した電圧とすることができる。
【００７１】
なお、スイッチ４１１、４１２、４２１、４２２を設け、内部回路側と外部端子側のドライバの内部電源ＶＤＬ１、ＶＳＬ１、ＶＤＬ２、ＶＳＬ２のうち、データを受ける側のドライバを内部電源配線ＶＤＬ、ＶＳＬから切り離すこと以外は、実施例２の構成及び動作は、実施例１と同一であるので、重複する説明は省略する。
【００７２】
また、実施例２において、内部電圧生成回路５０（図４参照）を外部端子側と内部回路側にそれぞれ設け、内部回路側に設けた内部電圧生成回路５０は、内部回路側の第１のドライバ（図３の３３６、３３７）、第２のドライバ４１ａに内部電源ＶＤＬ１、ＶＳＬ１を供給し、外部端子側に設けた内部電圧生成回路５０は、外部回路側の第３のドライバ（図３の３６６、３６７）、第４のドライバ４２ａに内部電源ＶＤＬ２、ＶＳＬ２を供給するようにしてもよい。そして、内部電源配線ＶＤＬ、ＶＳＬには、内部電源ＶＤＬ１、ＶＳＬ１とＶＤＬ２、ＶＳＬ２のうち、データを出力する側の内部電圧生成回路５０が生成した内部基準電圧を供給するようにしてもよい。
【００７３】
図１１は、内部電源ＶＳＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。図１１（ａ）では、第２の伝送線ＶＲＥＦと低電位側内部電源配線ＶＳＬとを隣接して配置し、第２の伝送線ＶＲＥＦと内部電源配線ＶＳＬとの配線間容量を大きくしている。一方、図１１（ｂ）は、比較例で第２の伝送線ＶＲＥＦと内部電源配線ＶＳＬとの配線間容量は設けていない。
【００７４】
図１１において、縦軸は電圧（Ｖ）であり、横軸は時間（ｎｓ）である。ＶＤＤ＝１．５Ｖ、ＶＳＳ＝０Ｖ、ＶＳＬ＝０．５Ｖ、ＶＤＬ＝０．９Ｖ、ＶＲＥＦ＝０．７Ｖに設定している。ただし、ＶＳＬは、０．５Ｖに完全に固定されておらず、回路動作に連動して最大で０．６Ｖまで浮き上がっている（例えば、１５２ｎｓ前後参照）。また、図１１（ａ）の実施例では、ＶＳＬとＶＲＥＦ間の配線間容量により、第２の伝送線ＶＲＥＦは、ＶＳＬの変動に連動して０．７Ｖから０．７５Ｖまでの範囲で変動している。
【００７５】
第１の伝送線ＲＷＢＳがロウレベルを伝送するときの電圧レベルをＶＲＷＢＳ（Ｌ）とすると、そのときの信号量（第１の伝送線を伝送するロウレベルの電圧と第２の伝送線の基準電圧との電圧マージン）は、本来、式（３）で表すことができる。
【００７６】
ＶＲＥＦ−ＶＲＷＢＳ（Ｌ）＝０．７Ｖ−０．５Ｖ＝０．２Ｖ    式（３）
【００７７】
すなわち、低電位側内部電源電圧ＶＳＬに揺れがなければ、第１の伝送線ＲＷＢＳのロウレベルには、式（３）に示すとおり０．２Ｖの電圧マージンが存在する。しかし、低電位側内部電源電圧ＶＳＬが電圧の揺れにより、０．５Ｖより上昇すると、その分、ＶＲＷＢＳ（Ｌ）も上昇し、電圧マージンが減少する。図１１では、低電位側内部電源電圧ＶＳＬは、０．５Ｖから０．６Ｖに上昇している（浮き上がっている）ので、その分電圧マージンは減る。しかし、この実施例では、低電位側内部電源電圧ＶＳＬと第２の伝送線ＶＲＥＦとの間に積極的に配線間容量を設けているので、低電位側内部電源電圧ＶＳＬが浮き上がるときは、第２の伝送線ＶＲＥＦの電位も浮き上がっており、電圧マージンの減少を抑制している。この低電位側内部電源電圧ＶＳＬが０．５Ｖから０．６Ｖに上昇したときには、第２の伝送線の基準電圧ＶＲＥＦは、０．７Ｖから０．７５Ｖに上昇している（図１１（ａ）の１５２ｎｓ前後を参照）。このときの電圧マージンは、式（４）で表すことができる。
【００７８】
ＶＲＥＦ−ＶＲＷＢＳ（Ｌ）＝０．７５Ｖ−０．６Ｖ＝０．１５Ｖ    式（４）
【００７９】
すなわち、何も対策を行わない場合には、低電位側内部電源電圧ＶＳＬが上昇すると、その上昇した電圧分だけ電圧マージンが減ってしまうが、配線間容量により低電位側内部電源電圧ＶＳＬが上昇したときに、基準電圧ＶＲＥＦの電圧も上昇するので、電圧マージンの減少を抑制することができる。
【００８０】
一方、図１１（ｂ）の比較例では、低電位側内部電源電圧ＶＳＬと第２の伝送線ＶＲＥＦ間には配線間容量を設けていないので、低電位側内部電源電圧ＶＳＬの電位が上昇すると、その上昇した電圧は、そのまま電圧マージンの減少として現れる。すなわち、図１１（ｂ）での電圧マージンは、式（５）で表すことができる。
【００８１】
ＶＲＥＦ−ＶＲＷＢＳ（Ｌ）＝０．７Ｖ−０．６Ｖ＝０．１Ｖ    式（５）
【００８２】
図１１（ｂ）の比較例では、式（５）に示すとおり、低電位側内部電源電圧ＶＳＬが０．１Ｖ上昇すると、式（５）に示すとおり電圧マージンは、０．１Ｖに減少するが、図１１（ａ）の実施例によれば、式（４）に示すとおり、電圧マージンは、０．１５Ｖ確保できている。すなわち、式（３）の本来の電圧マージン０．２Ｖを基準とすると、比較例の式（５）の０．１Ｖに対して実施例の式（４）は０．１５Ｖであるので、電圧マージン（信号量）が２５パーセント改善されている。また、電圧マージンの改善により、アクセス時間も０．１４ｎｓ改善されている。
【００８３】
次に、図１２は、内部電源ＶＤＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。図１２（ａ）では、第２の伝送線ＶＲＥＦと高電位側内部電源配線ＶＤＬとを隣接して配置し、第２の伝送線ＶＲＥＦと内部電源配線ＶＤＬとの配線間容量を大きくしている。一方、図１２（ｂ）は、比較例で第２の伝送線ＶＲＥＦと内部電源配線ＶＤＬとの配線間容量は設けていない。
【００８４】
図１２において、縦軸は電圧（Ｖ）であり、横軸は時間（ｎｓ）である。ＶＤＤ＝１．５Ｖ、ＶＳＳ＝０Ｖ、ＶＳＬ＝０．５Ｖ、ＶＤＬ＝０．９Ｖ、ＶＲＥＦ＝０．７Ｖに設定している。ただし、ＶＤＬは、０．９Ｖに完全に固定されておらず、回路動作に連動して最大で０．８Ｖまで沈み込んでいる（図１２の１４７ｎｓ近辺参照）。また、図１２（ａ）の実施例では、ＶＤＬとＶＲＥＦ間の配線間容量により、第２の伝送線ＶＲＥＦは、ＶＤＬの変動に連動して０．６５Ｖから０．７Ｖまでの範囲で変動している。
【００８５】
第１の伝送線ＲＷＢＳがハイレベルを伝送するときの電圧レベルをＶＲＷＢＳ（Ｈ）とすると、そのときの信号量（第１の伝送線を伝送するハイレベルの電圧と第２の伝送線の基準電圧との電圧マージン）は、本来、式（６）で表すことができる。
【００８６】
ＶＲＷＢＳ（Ｈ）−ＶＲＥＦ＝０．９Ｖ−０．７Ｖ＝０．２Ｖ    式（６）
【００８７】
すなわち、高電位側内部電源電圧ＶＤＬに揺れがなければ、第１の伝送線ＲＷＢＳのハイレベルには、式（６）に示すとおり０．２Ｖの電圧マージンが存在する。しかし、高電位側内部電源電圧ＶＤＬが電圧の揺れにより、０．９Ｖより下降すると、その分、ＶＲＷＢＳ（Ｈ）も下降し、電圧マージンが減少する。図１２では、高電位側内部電源電圧ＶＤＬは、０．９Ｖから０．８Ｖに下降している（沈み込んでいる）ので、その分電圧マージンは減る。しかし、この実施例では、高電位側内部電源電圧ＶＤＬと第２の伝送線ＶＲＥＦとの間に積極的に配線間容量を設けているので、高電位側内部電源電圧ＶＤＬが沈み込むときは、第２の伝送線ＶＲＥＦの電位も沈み込んでおり、電圧マージンの減少を抑制している。この高電位側内部電源電圧ＶＤＬが０．９Ｖから０．８Ｖに下降したときには、第２の伝送線の基準電圧ＶＲＥＦは、０．７Ｖから０．６５Ｖに下降している（図１２（ａ）の１４７ｎｓ前後を参照）。このときの電圧マージンは、式（７）で表すことができる。
【００８８】
ＶＲＷＢＳ（Ｈ）−ＶＲＥＦ＝０．８Ｖ−０．６５Ｖ＝０．１５Ｖ    式（７）
【００８９】
すなわち、何も対策を行わない場合には、高電位側内部電源電圧ＶＤＬが下降すると、その下降した電圧分だけ電圧マージンが減ってしまうが、配線間容量により高電位側内部電源電圧ＶＤＬが下降したときに、基準電圧ＶＲＥＦの電圧も下降するので、電圧マージンの減少を抑制することができる。
【００９０】
一方、図１２（ｂ）の比較例では、高電位側内部電源電圧ＶＤＬと第２の伝送線ＶＲＥＦ間には配線間容量を設けていないので、高電位側内部電源電圧ＶＤＬの電位が下降すると、その下降した電圧は、そのまま電圧マージンの減少として現れる。すなわち、図１２（ｂ）での電圧マージンは、式（８）で表すことができる。
【００９１】
ＶＲＷＢＳ（Ｈ）−ＶＲＥＦ＝０．８Ｖ−０．７Ｖ＝０．１Ｖ    式（８）
【００９２】
図１２（ｂ）の比較例では、式（８）に示すとおり、高電位側内部電源電圧ＶＤＬが０．１Ｖ下降すると、式（８）に示すとおり電圧マージンは、０．１Ｖに減少するが、図１２（ａ）の実施例によれば、式（７）に示すとおり、電圧マージンは、０．１５Ｖ確保できている。すなわち、式（６）の本来の電圧マージン０．２Ｖを基準とすると、比較例の式（８）の０．１Ｖに対して実施例の式（７）は０．１５Ｖであるので、電圧マージン（信号量）が２５パーセント改善されている。また、電圧マージンの改善により、アクセス時間も０．２６ｎｓ改善されている。
【実施例３】
【００９３】
実施例３は、第２の伝送線ＶＲＥＦを挟むように配置された内部電源配線ＶＤＬ、ＶＳＬとその外側にさらに配線される電位が変動する駆動配線との間にＶＳＳやＶＤＤ等の固定電位に接続された配線を設けることにより、駆動配線の伝送する信号の電圧レベルの変動が、第２の伝送線ＶＲＥＦや内部電源配線ＶＤＬ、ＶＳＬに影響を与えないようにする実施例である。第２の伝送線ＶＲＥＦを駆動する第２のドライバ４１、第４のドライバ４２は、出力インピーダンスが比較的高いのでノイズの影響を受けやすい。第２の伝送線ＶＲＥＦの両側を内部電源配線ＶＤＬ、ＶＳＬで挟んでもさらに内部電源配線ＶＤＬ、ＶＳＬの外側に配置された信号配線の電位が変動するとその影響を内部電源配線ＶＤＬ、ＶＳＬが受けて、内部電源配線ＶＤＬ、ＶＳＬの電位が変動し、さらにその内部電源配線ＶＤＬ、ＶＳＬの揺れが第２の伝送線ＶＲＥＦの電位に影響を与える。データを出力する第１のドライバ（図３の３３６、３３７）、第３のドライバ（図３の３６６、３６７）の内部電源ＶＤＬ、ＶＳＬの揺らぎと連動して第２の伝送線ＶＲＥＦの電位が変動することは、好ましいが、データを出力する第１、第３のドライバの電源電位の変動に基づかない内部電源配線ＶＤＬ、ＶＳＬの揺らぎによる第２の伝送線ＶＲＥＦの揺らぎは誤動作を生じさせる恐れがある。実施例３では、第２の伝送線ＶＲＥＦを挟んで配置された内部電源配線ＶＤＬ、ＶＳＬとノイズとなる信号配線（駆動配線）との間に固定電位に接続された配線を配置することにより、ノイズと新配線が配線間の寄生容量や配線間の相互インダクタンス等により悪影響を与えることを防いでいる。
【００９４】
図１０は、実施例３において、（ａ）リード動作時（内部回路側から外部端子側へのデータ出力時）の内部電源線ＶＤＬ、ＶＳＬ及び基準電圧伝送線（第２の伝送線）ＶＲＥＦのノイズの影響と、（ａ）ライト動作時（外部端子側から内部回路側へのデータ入力時）の内部電源線及び基準電圧伝送線のノイズの影響と、を説明する図である。
【００９５】
図１０（ａ）において、第２の伝送線ＶＲＥＦの両側を内部電源線ＶＤＬとＶＳＬが挟んで配線されており、さらにその外側に固定電位配線（図１０（ａ）では、電源ＶＳＳに固定された配線）が配線されている。なお、電源ＶＳＳは、固定電位配線の一例であり、電源ＶＳＳ以外にも任意の電源線や通常動作時に使用しないテストモードの信号線などを使用してもよい。第１の伝送線ＲＷＢＳ等の電位が変動する信号配線は、さらにその外側に配線されている。信号配線と固定電位配線ＶＳＳとの間には配線間容量があるので、信号配線（ＲＷＢＳなどの駆動配線）の電位の変動により、固定電位配線（図１０（ａ）では、ＶＳＳ）の電位は若干影響を受けて電位が変動する。さらに、固定電位配線ＶＳＳの内側には、内部電源配線ＶＤＬ、ＶＳＬが配線されている。固定電位配線ＶＳＳと内部電源配線ＶＤＬ、ＶＳＬとの間には、配線間容量があるので、固定電位配線ＶＳＳの電位の変動はさらに減衰して内部電源配線ＶＤＬ、ＶＳＬの電位に影響を与える。しかし、第２の伝送線ＶＲＥＦは、さらにその内側に配線されているので、第１の伝送線ＲＷＢＳ等の電位が変動する信号配線の電位が変動しても、最も内側に配線された第２の伝送線ＶＲＥＦの電位には、ほとんど影響を与えない。なお、図１０（ａ）において、リード動作時に、内部回路側から外部端子側にリードデータを出力するときは、内部回路側基準電圧ドライバ４１ａをオンさせて、内部電源配線に接続し、外部端子側基準電圧ドライバ４２ａを出力ハイインピーダンスにすると共に、外部端子側基準電圧ドライバ４２ａの電源端子ＶＤＬ２、ＶＳＬ２は、実施例２と同様に、内部電源配線ＶＤＬ、ＶＳＬから切り離している。その効果は、実施例２で説明したとおりである。
【００９６】
一方、図１０（ｂ）に示すように、ライト動作時に、外部端子側から内部回路側にライトデータを入力するときは、外部端子側基準電圧ドライバ４２ａをオンさせて、内部電源配線に接続し、内部回路側基準電圧ドライバ４１ａを出力ハイインピーダンスにすると共に、内部回路側基準電圧ドライバ４１ａの電源端子ＶＤＬ１、ＶＳＬ１は、実施例２と同様に、内部電源配線ＶＤＬ、ＶＳＬから切り離している。その効果は、実施例２で説明したとおりである。
【実施例４】
【００９７】
図１３は、実施例４におけるデータバッファの回路ブロック図である。図１３のデータバッファは、実施例１乃至実施例３におけるリードデータバッファＲＢＦ、及び／又は、ライトデータバッファＷＢＦとして用いることができる（図２、図３参照）。図１３のデータバッファは、リードデータバッファＲＢＦ、ライトテータバッファＷＢＦのどちらにも用いることができるが、以下の実施例では、リードデータバッファＲＢＦに用いる場合を例に説明する。
【００９８】
図１３において、メインリードバッファＭＲＢＦは、実施例１のリードバッファＲＢＦとその構成、動作が同一である。図１３では、このメインリードバッファＭＲＢＦに加えてさらに、サブリードバッファＳＲＢＦが設けられている。サブリードバッファＳＲＢＦを構成する回路の電源は、すべて電源ＶＤＤと電源ＶＳＳから供給されており、小振幅信号の電源である内部電源ＶＤＬ、ＶＳＬは、サブリードバッファＳＲＢＦには供給されていない。このサブリードバッファＳＲＢＦは、メインリードバッファＭＲＢＦに対する補助ドライバとして機能する。
【００９９】
サブリードバッファＳＲＢＦは、制御信号ＤＰＳとラッチ回路３３３が保持するデータ信号ＤＲＩＮが入力端子に接続されたＮＡＮＤ回路３８３と、制御信号ＤＰＳの反転信号とデータ信号ＤＲＩＮが入力端子に接続されたＮＯＲ回路３８４と、ＮＡＮＤ回路３８３の出力信号がゲートに接続され、ソースが電源ＶＤＤに、ドレインが第１の伝送線ＲＷＢＳに接続されたＰチャンネルＭＯＳトランジスタ３８１と、ゲートがＮＯＲ回路３８４の出力信号に接続され、ソースが電源ＶＳＳに、ドレインが第１の伝送線ＲＷＢＳに接続されたＮチャンネルＭＯＳトランジスタ３８２を含んで構成される。
【０１００】
図１４は、実施例４におけるリードデータバッファＲＢＦの動作波形図である。制御信号ＤＲＡＣＴは、リードデータバッファＲＢＦの出力活性化信号であり、ＤＲＡＣＴがロウレベルのときは、メインリードバッファＭＲＢＦのドライバは出力ハイインピーダンス状態であるが、制御信号ＤＲＡＣＴがハイレベルになると、メインリードバッファＭＲＢＦのドライバは導通する。反転データ信号ＤＲＢは、リードデータバッファＲＢＦへの入力データ信号である。ＲＬＡＴＩＮＢは、ラッチ回路３３３のラッチ信号であり、ラッチ回路３３３は、ＲＬＡＴＩＮＢの立下りに同期して反転データ信号ＤＲＢを取り込み、ラッチされたデータ信号ＤＲＩＮとして出力する。なお、ＲＬＡＴＩＮＢがハイレベルのときは、ラッチ回路３３３は、反転データ信号ＤＲＢの論理レベルに係わらずデータを保持する。ＤＰＳは、サブリードバッファＳＲＢＦの制御信号であり、ハイレベルのときに、ラッチ回路３３３のデータ出力信号であるＤＲＩＮのデータに基づいて、ＰチャンネルＭＯＳトランジスタ３８１、又は、ＮチャンネルＭＯＳトランジスタ３８２が導通する。制御信号ＤＰＳは、ＤＲＡＣＴがハイレベルで、かつ、ラッチ信号ＲＬＡＴＩＮＢがロウレベルとなり、ラッチ回路３３３のデータが更新されるときのみ、ワンショットパルスとして出力される。
【０１０１】
ＲＷＢＳは、第１の伝送線ＲＷＢＳの電圧レベルである。補助ドライバであるサブリードバッファＳＲＢＦを設けないときの第１の伝送線ＲＷＢＳの電圧レベルを破線で、補助ドライバであるサブリードバッファＳＲＢＦを設けたときの第１の伝送線ＲＷＢＳの電圧レベルを実線で示す。補助ドライバが第１の伝送線ＲＷＢＳの立ち上がり、立下りに同期して導通することにより、第１の伝送線ＲＷＢＳの立ち上がり、立下りを急峻にすることができる。さらに、補助ドライバは、第１の伝送線ＲＷＢＳの論理レベルが変わらないタイミングでは非導通となるので、第１の伝送線ＲＷＢＳを伝送する信号が、不必要にオーバースイングすることはなく、小振幅な信号レベルを維持できる。
【０１０２】
すなわち、サブリードバッファＳＲＢＦを設けることにより、内部電源電圧ＶＤＬとＶＳＬとの電位差が小さくても、サブリードバッファＳＲＢＦにより、メインリードバッファＭＲＢＦの駆動能力を補うことができるので、第１の伝送線ＲＷＢＳの充放電時間を短縮することができ、アクセス時間を短縮できる。
【０１０３】
図１５は、実施例４におけるデータレシーバの回路ブロック図である。図１５のデータレシーバは、実施例１乃至実施例３における第１のレシーバＲＡＭＰ、及び／又は、第２のレシーバＷＡＭＰとして用いることができる（図２、図３、図５参照）。図１５のデータレシーバは、第１のレシーバＲＡＭＰ、第２のレシーバＷＡＭＰのどちらにも用いることができるが、以下の実施例では、第１のレシーバＲＡＭＰに用いる場合を例に説明する。
【０１０４】
図１５のレシーバＲＡＭＰは、電流源となるＮチャンネルＭＯＳトランジスタ３４５、４０１、４０２と、差動対を構成するＮチャンネルＭＯＳトランジスタ３４３、３４４と、負荷回路となるＰチャンネルＭＯＳトランジスタ３４１と３４２と、を含む差動回路と、ＰチャンネルＭＯＳトランジスタ３４６、４０３とＮチャンネルＭＯＳトランジスタ３４７、４０４とを含む出力回路とを備えている。
【０１０５】
図１５の差動回路の電流源回路（３４５、４０１、４０２）は、第１の伝送線データの受信時（リードデータの出力時）には、常時電流ＩＳ１を流すＮチャンネルＭＯＳトランジスタ３４５による電流源と、一定のタイミングで電流ＩＭを流すＮチャンネルＭＯＳトランジスタ４０１とＮチャンネルＭＯＳトランジスタ４０２による電流源の２系統の電流源を備えている。ＮチャンネルＭＯＳトランジスタ４０２のゲートには、制御信号ＤＲＬＡＴが接続され、ＮチャンネルＭＯＳトランジスタ３４５とＮチャンネルＭＯＳトランジスタ４０１のゲートには、制御信号ＤＲＥＡが接続されている。
【０１０６】
また、出力回路は、ドライバとなるＰチャンネルＭＯＳトランジスタ３４６のソースと電源ＶＤＤとの間に、ゲートが制御信号ＤＲＬＡＴの反転信号に接続されたＰチャンネルＭＯＳトランジスタ４０３と抵抗Ｒ１１とが並列に接続されている。また、ドライバとなるＮチャンネルＭＯＳトランジスタ３４７のソースと電源ＶＳＳとの間に、ゲートが制御信号ＤＲＬＡＴに接続されたＮチャンネルＭＯＳトランジスタ４０４と抵抗Ｒ１２とが並列に接続されている。
【０１０７】
図１６は、図１５のデータレシーバの動作波形図である。制御信号ＤＲＡＣＴは、ドライバ側を制御する信号であり、ＤＲＩＮは、ドライバ側が出力するデータ信号である。また、ＲＬＡＴは、図１３のＲＡＴＩＮＶの反転信号であり、ＤＲＩＮは、ＲＡＴＩＮＶの立ち上がりに同期してデータが更新される。ＤＲＡＣＴがハイレベルに立ち上がると、第１の伝送線には、データ信号ＤＲＩＮに基づいた小振幅信号が出力される。データレシーバは、制御信号ＤＲＡＣＴの立ち上がりに同期して制御信号ＤＲＥＡを活性化し、差動回路への電流の供給を開始する。
【０１０８】
制御信号ＤＲＬＡＴは、制御信号ＲＬＡＴの位相を遅らせた信号である。データレシーバは、ドライバ側の送信データの変化するタイミングに合わせて、制御信号ＤＲＬＡＴをワンショットでハイレベルにする。制御信号ＤＲＬＡＴがハイレベルになると、ＮチャンネルＭＯＳトランジスタ４０２が導通し、差動回路（３４３、３４４）に流れる電流は、ＩＳ１からＩＳ１＋ＩＭに増加する。差動回路に流す電流が増加すると、差動回路はより高速に動作し、比較結果をノードＶＡに出力する。
【０１０９】
また、制御信号ＤＲＬＡＴがハイレベルになると、出力回路のＰチャンネルＭＯＳトランジスタ４０３とＮチャンネルＭＯＳトランジスタ４０４が導通し、出力回路は、ノードＶＡの電圧レベルをＣＭＯＳレベルの出力信号にレベル変換し、ＤＲＯＵＴから出力する。
【０１１０】
次に、制御信号ＤＲＬＡＴが立ち下がると差動回路に流れる電流はＩＳ１に減少する。しかし、減少した電流の供給は維持されるので、差動回路は、比較結果のノードＶＡへの出力レベルを維持する。また、制御信号ＤＲＬＡＴが立ち下がると出力回路のＰチャンネルＭＯＳトランジスタ４０３とＮチャンネルＭＯＳトランジスタ４０４は非導通となる。出力回路のＰチャンネルＭＯＳトランジスタ４０３とＮチャンネルＭＯＳトランジスタ４０４が非導通となると出力回路の負荷駆動能力は減少するが、ＰチャンネルＭＯＳトランジスタ４０３及びＮチャンネルＭＯＳトランジスタ４０４と並列に抵抗Ｒ１１、Ｒ１２が接続されているので、ＤＲＯＵＴの出力電圧レベルは維持される。
【０１１１】
上記のデータレシーバを用いれば、第１の伝送線ＲＷＢＳを伝送するデータが変化するタイミングで差動回路に流れる電流を増加させ、差動回路を高速に動作させるとともに、出力回路の駆動能力を増加させ、負荷を高速に駆動することができる。
【０１１２】
一方、第１の伝送線を伝送するデータが変化しないタイミングでは、差動回路に流れる電流を減少させ、差動回路に流れる電流を抑制する。また、差動回路の出力のノードＶＡは完全なＣＭＯＳレベルではないので、差動回路が動作中は、出力回路に貫通電流が流れる。このとき、抵抗と並列に接続されたＰチャンネルＭＯＳトランジスタ４０３とＮチャンネルＭＯＳトランジスタ４０４が非導通となるように制御することにより、ＤＲＯＵＴの出力電圧を維持しつつ、出力回路の貫通電流を減らすことができる。
【０１１３】
なお、制御信号ＤＲＬＡＴは、ドライバ側のラッチ回路のラッチ信号を遅延させて生成することができる。上記図１５と図１６を用いて説明したデータレシーバは、実施例１乃至３のいずれのレシーバとして用いることもできる。
【実施例５】
【０１１４】
図１８は、実施例５によるデータバッファの回路ブロック図である。図１８に示すデータバッファは、図１３に示す実施例４のデータバッファに対して、ラッチ回路３３３のデータが更新された場合であっても、以前と同一データに更新され、第１の伝送線ＲＷＢＳから出力する小振幅信号の論理レベルに変更がない場合は、サブリードバッファＳＲＢＦ（サブライトバッファＳＷＢＦ）を導通させずに、消費電力を削減する実施例である。実施例４のデータバッファと同様に、実施例５のデータバッファは、リードデータバッファＲＢＦにも、ライトデータバッファＷＢＦにも用いることができるが、以下の説明では、リードデータバッファＲＢＦとしても用いる場合について、説明する。
【０１１５】
図１８に示す実施例５のリードデータバッファＲＢＦは、実施例４と同様に、メインリードバッファＭＲＢＦとサブリードバッファＳＲＢＦにより構成され、メインリードバッファＭＲＢＦの構成、動作は、実施例４のメインリードバッファＭＲＢＦと同一である。実施例５のサブリードバッファＳＲＢＦは、ＲＬＡＴＩＮＢの立下りでＤＲＩＮのデータをラッチするラッチ回路３８７と、ラッチ回路３８７とラッチ回路３３３のデータに基づいて、データが変化したときだけ、サブリードバッファＳＲＢＦのドライブトランジスタ３８１又は３８２を導通させる組み合わせ回路（ＮＡＮＤ回路３８６、ＮＯＲ回路３８５）を備えている。
【０１１６】
図１９は、図１８のリードデータバッファＲＢＦの動作波形図である。制御信号ＤＲＡＣＴ、反転データ信号ＤＲＢ、ラッチ回路３３３のラッチ信号ＲＬＡＴＩＮＢ、ラッチ回路３３３にラッチされたデータ信号ＤＲＩＮは、実施例４と同一の信号であるので、重複した説明は省略する。ＤＲＩＮ１は、サブリードバッファＳＲＢＦ内に設けたラッチ回路３８７の出力信号である。制御信号ＤＰＳは、実施例４と同じである。また、制御信号ＤＰＳＰは、サブリードバッファＳＲＢＦのドライバトランジスタであるＰチャンネルＭＯＳトランジスタ３８１のゲート信号である。制御信号ＤＰＳＰがロウレベルのときに、ＰチャンネルＭＯＳトランジスタ３８１は導通し、制御信号ＤＰＳＰがハイレベルのときに、ＰチャンネルＭＯＳトランジスタ３８１は非導通となる。さらに、制御信号ＤＰＳＮは、サブリードバッファＳＲＢＦのもう一つのドライバトランジスタであるＮチャンネルＭＯＳトランジスタ３８２のゲート信号である。制御信号ＤＰＳＮがハイレベルのときに、ＮチャンネルＭＯＳトランジスタ３８２は導通し、制御信号ＤＰＳＮがロウレベルのときに、ＮチャンネルＭＯＳトランジスタ３８２は非導通となる。ＲＷＢＳは、第１の伝送線ＲＷＢＳの電圧レベルである。
【０１１７】
図１９で、リードデータバッファＲＢＦへの入力データ信号である反転データ信号ＤＲＢと、ラッチ信号ＲＬＡＴＩＮＢと、ラッチ回路３３３にラッチされたデータ信号ＤＲＩＮに着目すると、ラッチ信号ＲＬＡＴＩＮＢの立ち下がりタイミングにおいて、ラッチされたデータ信号ＤＲＩＮの論理レベルが反転している場合と反転していない場合が存在する。例えば、時刻ｔ１とｔ５ではデータ信号ＤＲＩＮはロウレベルからハイレベルに立ち上がり、時刻ｔ３ではデータ信号ＤＲＩＮはハイレベルからロウレベルに立ち下がっているが、時刻ｔ２、ｔ４、ｔ６では、ラッチ回路３３３のデータは以前と同じデータに更新されているため、データ信号ＤＲＩＮの論理レベルは以前の論理レベルを保持している。また、サブリードバッファＳＲＢＦに設けられたラッチ回路３８７の出力データ信号であるＤＲＩＮ１は、データ信号ＤＲＩＮからラッチ信号ＲＬＡＴＩＮＢの半周期遅れたデータ信号である。
【０１１８】
サブリードバッファＳＲＢＦは、このデータ信号ＤＲＩＮ、ＤＲＩＮ１と制御信号ＤＰＳに基づいて、データ信号ＤＲＩＮがロウレベルからハイレベルに立ち上がったときだけ（時刻ｔ１、ｔ５のみ）、１ショットで制御信号ＤＰＳＰをロウレベルに制御し、ＰチャンネルＭＯＳトランジスタ３８１を導通させ、データ信号ＤＲＩＮがハイレベルからロウレベルに立ち下がったときだけ（時刻ｔ３のみ）、１ショットで制御信号ＤＰＳＮをハイレベルに制御し、ＮチャンネルＭＯＳトランジスタ３８２を導通させる。それ以外のタイミングでは、ラッチ回路３３３のデータが更新された場合であっても、以前と同一の論理レベルに更新され、第１の伝送線ＲＷＢＳに出力する小振幅信号の論理レベルを変更する必要がない場合は、ＰチャンネルＭＯＳトランジスタ３８１やＮチャンネルＭＯＳトランジスタ３８２を導通させないように制御している。この構成により、実施例４の効果にさらに加えて、第１の伝送線ＲＷＢＳに伝送する小振幅信号の本来の電圧レベル（ハイレベルＶＤＬ、ロウレベルＶＳＬ）がＶＤＬ以上のハイレベルやＶＳＬ以下のロウレベルに不必要にオーバードライブされることを防ぐ効果が得られる。
【実施例６】
【０１１９】
図１７は、半導体装置１を用いたデータ処理システムのブロック図である。図に示すデータ処理システム５００は、データプロセッサ５２０と、半導体装置（ＤＲＡＭ）１が、システムバス５１０を介して相互に接続されている。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）などを含むが、これらに限定されない。図１７においては説明を簡単にするため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【０１２０】
また、図１７には、説明を簡単にするためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【０１２１】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【０１２２】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１２３】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【０１２４】
実施例６において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１０へデータのリードアクセスやライトアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置１は、内部に保持する記憶情報を読み出し、第１の伝送線ＲＷＢＳ（図１）を経由してシステムバス５１０へそのデータを出力する。また、コントローラからライトコマンドを受けた半導体装置１は、システムバス５１０から入力したデータを第１の伝送線ＲＷＢＳを経由してメモリセルアレイ１０にデータを書き込む。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【０１２５】
また、実施例６において、ＤＲＡＭ１０だけでなく、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０も、内部データの伝送に、実施例１乃至実施例５で説明した第１の伝送線ＲＷＢＳと第２の伝送線ＶＲＥＦを用いた半導体装置とすることができる。データプロセッサからの要求に応答して各チップの内部において、高速、かつ、低消費電力にデータの入出力を行うことができる。
【０１２６】
なお、上記の実施例では、データの伝送が双方向である例について説明したが、データの伝送は、必ずしも双方向である必要はない。データの伝送が一方向である場合にも、本発明によれば、低消費電力で、かつ、高速にデータを伝送することができる。また、上記実施例１乃至５では、内部回路側と外部端子側との間でデータを伝送する実施例について説明したが、データの伝送は、内部回路側と外部端子側との間でのデータの伝送に限られず、内部回路同士のデータの伝送にも用いることができることは明らかである。
【０１２７】
さらに、実施例では、メモリのデータ信号の伝送について説明したが、本発明はこれに限られず、例えば、データプロセッサのデータの伝送に適用することもできる。更に、ドライバ、レシーバの具体的な回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限定されるものではない。たとえば、小振幅信号を生成する制御部分（回路）は、実施例の開示に限られない。
【０１２８】
また、本発明による伝送線を備えた半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）等の半導体装置全般に、適用することができる。このような本発明による半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１２９】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に限定されず、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。更に一部がバイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
【０１３０】
なお、ＰチャンネルＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮチャンネルＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１３１】
以上、図面を用いて説明したようにしたように、本発明は様々なモード（形態）に展開が可能であるか、好ましいモード（形態）をさらに、いくつか列挙すると以下の通りである。
【０１３２】
（モード１）
第３の電位の電源電圧と、前記第３の電位より低電位の第４の電位の電源電圧と、が供給されて動作する第１の論理回路と、
前記第１の論理回路の出力信号を、前記第３の電位以下の電位で、かつ、前記第４の電位より高電位な第１の電位をハイレベル、前記第１の電位より低電位で、かつ、前記第４の電位以上の第２の電位をロウレベルとし、前記第１の電位と前記第２の電位との電位差が、前記第３の電位と前記第４の電位との電位差より小さい小振幅信号に変換して出力するドライバ回路と、を備え、
前記ドライバ回路が、
電源が前記第１の電位と第２の電位とに接続され、前記出力信号に応答して前記小振幅信号を出力するメインドライバと、
電源が、前記第３の電位と、前記第４の電位と、に接続され、前記出力信号の論理レベルが変化しうるタイミングにおいて前記出力信号に応答して導通し、前記第１の信号の論理レベルが変化しないタイミングでは出力ハイインピーダンスとなる補助ドライバと、を備える
ことを特徴とする半導体装置。
上記モード１において、一例として図１３、図１８に示すように、第１の電位（例えばＶＤＬ）は、第３の電位（例えばＶＤＤ）より低い電位であることが好ましいが、第１の電位と第３の電位は同電位であってもよい。また、第２の電位（例えばＶＳＬ）は、第４の電位（例えばＶＳＳ）より高い電位であることが好ましいが、第２の電位と第４の電位は同電位であってもよい。ただし、第１の電位と第２の電位との電位差（例えば、ＶＤＬとＶＳＬとの電位差）は、第３の電位と第４の電位との電位差（例えば、ＶＤＤとＶＳＳとの電位差）より小さい小振幅信号である。
【０１３３】
（モード２）
第３の電位の電源電圧と、前記第３の電位より低電位の第４の電位の電源電圧と、が供給されて動作する第１の論理回路と、
前記第１の論理回路の出力信号を、前記第３の電位以下の電位で、かつ、前記第４の電位より高電位な第１の電位をハイレベル、前記第１の電位より低電位で、かつ、前記第４の電位以上の第２の電位をロウレベルとし、前記第１の電位と前記第２の電位との電位差が、前記第３の電位と前記第４の電位との電位差より小さい小振幅信号に変換して出力するドライバ回路と、を備え、
前記ドライバ回路が、
電源が前記第１の電位と第２の電位とに接続され、前記出力信号に応答して前記小振幅信号を出力するメインドライバと、
前記出力信号の論理レベルの変化を検出する検出回路と、
電源が前記第３の電位と第４の電位とに接続され、前記検出回路が論理レベルの変化を検出したときに、前記出力信号に応答して導通し、前記検出回路が論理レベルの変化を検出しないときには、出力ハイインピーダンスとなる補助ドライバと、を備える
ことを特徴とする半導体装置。
例えば、図１８の３８３〜３８７は検出回路として機能する。
【０１３４】
（モード３）
第１の論理回路と、
前記第１の論理回路から離間して配置された第２の論理回路と、
前記第１の論理回路と前記第２の論理回路とを接続する伝送線と、
前記第１の論理回路の出力信号を前記第１の論理回路のハイレベルとロウレベルの信号レベルより電位差の小さい小振幅信号に変換して第１の伝送線に出力するドライバ回路と、
前記小振幅信号を前記第２の論理回路が用いる信号のハイレベルとロウレベルの電位差を有する信号に変換して前記第２の論理回路に伝えるレシーバ回路と、を備え、
前記ドライバ回路は、
前記小振幅信号のハイレベルと同一電位の電源と、前記小振幅信号のロウレベルと同一電位の電源と、に接続され、前記出力信号を前記小振幅信号に変換して第１の伝送線に出力するメインドライバと、
前記第１の伝送線に接続された前記第１の論理回路と同一電源系の出力ドライバであって、前記出力信号の論理レベルが変化しうるタイミングにおいて前記出力信号に応答して導通し、前記第１の信号の論理レベルが変化しないタイミングでは出力ハイインピーダンスとなる補助ドライバと、
を備えることを特徴とする半導体装置。
【０１３５】
（モード４）
第１の論理回路と、
前記第１の論理回路から離間して配置された第２の論理回路と、
前記第１の論理回路と前記第２の論理回路とを接続する伝送線と、
前記第１の論理回路の出力信号を前記第１の論理回路のハイレベルとロウレベルの信号レベルより電位差の小さい小振幅信号に変換して第１の伝送線に出力するドライバ回路と、
前記小振幅信号を前記第２の論理回路が用いる信号のハイレベルとロウレベルの電位差を有する信号に変換して前記第２の論理回路に伝えるレシーバ回路と、を備え、
前記ドライバ回路は、
前記小振幅信号のハイレベルと同一電位の電源と、前記小振幅信号のロウレベルと同一電位の電源と、に接続され、前記出力信号を前記小振幅信号に変換して第１の伝送線に出力するメインドライバと、
前記出力信号の論理レベルの変化を検出する検出回路と、
前記第１の伝送線に接続された前記第１の論理回路と同一電源系の出力ドライバであって、前記検出回路が論理レベルの変化を検出したときに、前記出力信号に応答して導通し、前記検出回路が論理レベルの変化を検出しないときには、出力ハイインピーダンスとなる補助ドライバと、
を備えることを特徴とする半導体装置。
【０１３６】
（モード５）
前記ドライバ回路は、クロックに同期して前記第１の伝送線に出力するデータを更新し、
前記レシーバ回路は、前記伝送線に接続され、前記小振幅信号を受信し増幅するアンプ部と、前記アンプ部により増幅した前記小振幅信号をより振幅の大きな前記第２の論理回路が用いるハイレベルとロウレベルを有する信号に整形して出力する出力部と、を備え、
前記小振幅信号の受信期間中に、前記クロックに同期して前記アンプ部に流す電流を増加減少させるとともに、前記クロックに同期して前記出力部の出力インピーダンス値を増加減少させる受信制御部と、
を備えることを特徴とする前記モード３又は４に記載の半導体装置。
【０１３７】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３８】
１：半導体装置
１０：メモリセルアレイ
１０−１：メモリセルアレイの一部領域
１１：ロウデコーダ
１２：センスアンプ（配置領域）
１２−１：センスアンプ列
１３：カラムセレクタ
１３−１：カラムセレクタの一部（リードライトゲート）
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部Ｉ／Ｏ端子
３１：リードライトアンプ
３３：内部回路側入出力回路
３３３、３６３、３８７：ラッチ回路
３３４、３６４、３８３、３８６：ＮＡＮＤ回路
３３５、３６５、３８４、３８５：ＮＯＲ回路
３３６、３４１、３４２、３４６、３６６、３８１、４０３：ＰチャンネルＭＯＳトランジスタ
３３７、３４３、３４４、３４５、３４７、３６７、３８２、４０１、４０２、４０４：ＮチャンネルＭＯＳトランジスタ
３６：外部端子側入出力回路
３６１：入出力バッファ
３６２：並直列／直並列変換回路
４０：共通基準電圧回路
４１：内部回路側基準電圧ドライバ（第２のドライバ）
４２：外部端子側基準電圧ドライバ（第４のドライバ）
５０：内部電源生成回路
５１：第１の内部電源生成回路
５２：第２の内部電源生成回路
５００：データ処理システム
５１０：システムバス
５２０：データプロセッサ
５４０：ストレージデバイス
５５０：Ｉ／Ｏデバイス
５６０：ＲＯＭ
６００：ＶＤＤ端子
６０１：ＶＳＳ端子
ＭＲＢＦ：メインリードバッファ
Ｒ、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２：抵抗
ＲＡＭＰ：リードデータレシーバ（第１のレシーバ）
ＲＢＦ：リードデータバッファ
ＲＬＡＴ：リードデータラッチ
ＲＷＡＭＰ：リードライトアンプの一部
ＲＷＢＳ：リードライトデータバス（第１の伝送線）
Ｓ１、Ｓ２：スイッチ
ＳＡ：センスアンプ
ＳＲＢＦ：サブリードバッファ
ＷＡＭＰ：ライトデータレシーバ（第２のレシーバ）
ＷＢＦ：ライトデータバッファ
ＷＬＡＴ：ライトデータラッチ
ＶＤＤ、ＶＳＳ：電源、電源配線、電源電圧
ＶＤＬ、ＶＳＬ：内部電源、内部電源配線、内部電源電圧
ＶＲＥＦ：基準信号、基準電圧信号、第２の伝送線
ＤＰＳ：制御信号
ＶＡ：ノード
【図１】
2011146102.tif 000003
【図２】
2011146102.tif 000004
【図３】
2011146102.tif 000005
【図４】
2011146102.tif 000006
【図５】
2011146102.tif 000007
【図６】
2011146102.tif 000008
【図７】
2011146102.tif 000009
【図８】
2011146102.tif 000010
【図９】
2011146102.tif 000011
【図１０】
2011146102.tif 000012
【図１１】
2011146102.tif 000013
【図１２】
2011146102.tif 000014
【図１３】
2011146102.tif 000015
【図１４】
2011146102.tif 000016
【図１５】
2011146102.tif 000017
【図１６】
2011146102.tif 000018
【図１７】
2011146102.tif 000019
【図１８】
2011146102.tif 000020
【図１９】
2011146102.tif 000021
【図２０】
2011146102.tif 000022
【手続補正書】
【提出日】平成23年1月21日(2011.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
前記複数の第１のドライバがそれぞれ出力する小振幅信号を第１の小振幅信号としたときに、それぞれ、前記複数の第１のレシーバ側に配置され、それぞれ前記第１の電位と前記第２の電位との間で遷移する第２の小振幅信号を低インピーダンスで前記複数の第１の伝送線に出力する複数の第３のドライバと、
前記複数の第１のドライバ側に配置され、前記第１の伝送線及び第２の伝送線に接続された複数の第２のレシーバと、
前記複数の第１のレシーバ側に配置され、前記第２の伝送線へ第１の基準電圧信号と同電位の第２の基準電圧信号を前記第３のドライバより高インピーダンスで出力する第４のドライバと、をさらに備え、
前記第１の電源線及び第２の電源線は、前記第２の伝送線を両側から挟んで、前記第４のドライバ近傍から前記複数の第２のレシーバ近傍まで配線され、
前記複数の第３のトライバ及び第４のドライバを出力ハイインピーダンスとして、前記複数の第１のドライバからそれぞれ前記第１の小振幅信号を前記第１の伝送線に出力し、前記第２のドライバから前記第１の基準電圧信号を前記第２の伝送線に出力し、前記複数の第１のレシーバがそれぞれ前記第１の小振幅信号及び前記第１の基準電圧信号を受信する第１の動作モードと、
前記複数の第１のドライバ及び第２のドライバを出力ハイインピーダンスとして、前記複数の第３のドライバからそれぞれ前記第２の小振幅信号を前記第１の伝送線に出力し、前記第４のドライバから前記第２の基準電圧信号を前記第２の伝送線に出力し、前記複数の第２のレシーバがそれぞれ前記第２の小振幅信号及び前記第２の基準電圧信号を受信する第２の動作モードと、
を有し、さらに、
前記複数の第１のドライバ側に設けられ、前記第１の電位と前記第２の電位を生成する第１の内部電源生成回路と、前記複数の第１のレシーバ側に設けられ、前記第１の電位と前記第２の電位を生成する第２の内部電源生成回路と、を含み、
前記第１の電源線及び第２の電源線は、前記第１の動作モードにおいて前記第２の内部電源生成回路から電気的に切り離されて前記第１の内部電源生成回路に電気的に接続され、前記第２の動作モードにおいて前記第１の内部電源生成回路から電気的に切り離されて前記第２の内部電源生成回路に電気的に接続される、ことを特徴とする請求項６乃至１５いずれか１項記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２１
【補正方法】変更
【補正の内容】
【請求項２１】
第１の半導体装置と、
第２の半導体装置と、
前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、
前記第１の半導体装置は、
データ記憶部と、
複数の第１の伝送線と、
一つの第２の伝送線と、
第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成し、それぞれ対応して接続する前記複数の第１の伝送線の一端に出力する第１の領域に配置された複数の第１のドライバと、
前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し、接続する前記第２の伝送線の一端に出力する前記第１の領域に配置された第２のドライバと、
前記一つの第２の伝送線の他端に接続すると共に、前記複数の第１の伝送線の他端にそれぞれ対応して接続し、前記基準電圧信号と前記小振幅信号をそれぞれ受ける第２の領域に配置された複数の第１のレシーバと、
前記第１の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第１の電源線と、
前記第２の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第２の電源線と、を備え、
前記第２の伝送線は、前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく配置され、
前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置され、
前記第１の半導体装置は、前記第２の半導体装置からの要求に応答して、前記データ記憶部に格納されたデータを前記複数の第１のドライバと、前記複数の第１の伝送線と、前記複数の第１のレシーバと、を介して前記システムバスに出力する、ことを特徴とするデータ処理システム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第３の側面によるデータ処理システムは、第１の半導体装置と、第２の半導体装置と、前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、前記第１の半導体装置は、データ記憶部と、複数の第１の伝送線と、一つの第２の伝送線と、第１の電位と第２の電位との間で遷移する小振幅信号を第１のインピーダンスで生成しそれぞれ対応して接続する前記複数の第１の伝送線の一端に出力する第１の領域に配置された複数の第１のドライバと、前記第１の電位と第２の電位との中間電位の基準電圧信号を前記第１のインピーダンスより高い第２のインピーダンスで生成し、接続する前記第２の伝送線の一端に出力する前記第１の領域に配置された第２のドライバと、前記一つの第２の伝送線の他端に接続すると共に、前記複数の第１の伝送線の他端にそれぞれ対応して接続し、前記基準電圧信号と前記小振幅信号をそれぞれ受ける第２の領域に配置された複数の第１のレシーバと、前記第１の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第１の電源線と、前記第２の電位を有し、一端が前記第１の領域、他端が前記第２の領域に含まれる第２の電源線と、を備え、前記第２の伝送線は、前記第１と第２の電源線との間に前記複数の第１の伝送線を含むことなく配置され、前記複数の第１の伝送線は、それぞれ前記第１と第２の電源線の間に配置されることなく、互いに隣接して配置され、前記第１の半導体装置は、前記第２の半導体装置からの要求に応答して、前記データ記憶部に格納されたデータを前記複数の第１のドライバと、前記複数の第１の伝送線と、前記複数の第１のレシーバと、を介して前記システムバスに出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【図１】本発明の実施例１による半導体装置全体のブロック図である。
【図２】実施例１による半導体装置におけるメモリセルアレイとデータ入出力端子とのインタフェース部分全体のブロック図である。
【図３】実施例１による半導体装置における内部回路側と外部端子側のデータ伝送回路の回路ブロック図である。
【図４】実施例１における内部電源生成回路のブロック図である。
【図５】実施例１におけるデータレシーバの回路ブロック図である。
【図６】実施例１において好ましいレイアウト配置を説明する図面である。
【図７】実施例１において、（ａ）は内部回路側から外部端子側にデータを出力（リード動作）するときのドライバ回路の状態を説明する図であり、（ｂ）は外部端子側から内部回路側にデータを入力（ライト動作）するときのドライバ回路の状態を説明する図である。
【図８】実施例１において、（ａ）はリード動作時の基準電圧ドライバの状態を説明する図であり、（ｂ）はライト動作時の基準電圧ドライバの状態を説明する図である。
【図９】実施例２において、（ａ）はリード動作時の基準電圧ドライバの状態を説明する図であり、（ｂ）はライト動作時の基準電圧ドライバの状態を説明する図である。
【図１０】実施例３において、（ａ）リード動作時の内部電源線及び基準電圧伝送線の状態と、（ｂ）ライト動作時の内部電源線及び基準電圧伝送線の状態と、を説明する図である。
【図１１】内部電源ＶＳＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。
【図１２】内部電源ＶＤＬが変動した場合の（ａ）実施例２における伝送線のシミュレーション波形図と、（ｂ）比較例における伝送線のシミュレーション波形図である。
【図１３】実施例４におけるデータバッファの回路ブロック図である。
【図１４】実施例４におけるデータバッファの動作波形図である。
【図１５】実施例４におけるデータレシーバの回路ブロック図である。
【図１６】実施例４におけるデータレシーバの動作波形図である。
【図１７】データ処理システムの実施例のブロック図である。
【図１８】実施例５によるデータバッファの回路ブロック図である。
【図１９】実施例５によるデータバッファの動作波形図である。
【図２０】実施例１に対する比較例の動作を説明する図である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、リードライトアンプ３１、内部回路側入出力回路３３は、Ｂａｎｋ０〜Ｂａｎｋ７の８つのメモリセルアレイ１０毎にメモリセルアレイ１０の外に設けられる。リードライトアンプ３１は、リードコマンド実行時には、センスアンプ１２、カラムセレクタ１３、Ｉ／Ｏ線６２を介してメモリセルアレイ１０の外に読み出されたメモリセルのデータをセンシングする。また、ライトコマンド実行時には、外部Ｉ／Ｏ端子２２から外部端子側入出力回路３６、リードライトデータバスＲＷＢＳ、内部回路側入出力回路３３を経由して入力されたライトデータをメモリセルアレイ１０に対して書込みを行う。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
リードライトデータバス（第１の伝送線）ＲＷＢＳは、各メモリセルアレイ１０と各外部Ｉ／Ｏ端子２２との間を接続する並列データバスである。後で詳しく説明するように、このリードライトデータバスＲＷＢＳは、小振幅の信号を伝送するバスであり、小振幅信号のハイレベル、ロウレベルの判定基準となる基準電圧信号（第２の伝送線）ＶＲＥＦが、小振幅信号の電源となる内部電源線ＶＤＬとＶＳＬに挟まれて内部回路側入出力回路３３と外部端子側入出力回路３６との間に配線されている。なお、リードライトデータバスＲＷＢＳが複数のビットのバスであるに対して、基準電圧信号ＶＲＥＦは、１本の信号線（第２の伝送線）である。内部電源線ＶＤＬとＶＳＬは、内部電源ＶＤＬ、ＶＳＬを生成する内部電源生成回路５０で生成される。一例として、内部電源線ＶＤＬとＶＳＬは、半導体装置１の外部端子である高電位側のＶＤＤ端子６００、低電位側のＶＳＳ６０１から供給される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
ライトデータとリードデータの入出力端子である外部Ｉ／Ｏ端子２２は、図１では代表して１端子しか記載していないが、ＤＤＲ等の同期式ＤＲＡＭでは、一般的に、４端子から１６端子である。ライト動作時には、４〜１６本の外部Ｉ／Ｏ端子２２から直列に入力されたデータは、外部端子側入出力回路３６により、８〜１２８ビットの並列データに変換され、リードライトデータバスＲＷＢＳを介して該当するバンクの内部側入出力回路に転送され、メモリセルアレイ１０へ書込まれる。リード動作時には、８〜１２８ビットの並列データとしてリードライトデータバスＲＷＢＳを介して外部端子側入出力回路に読み出されたリードデータは、外部端子側入出力回路３６により直列データに変換され、４〜１６本の外部Ｉ／Ｏ端子から出力される。なお、リードライトデータバスＲＷＢＳのビット数は、４本の外部Ｉ／Ｏ端子から入出力するデータを２ビット並列に転送する場合は、８ビットであり、１６本の各外部Ｉ／Ｏ端子からそれぞれバースト入出力する８ビットデータを並列に転送する場合は、１２８ビットである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図２は、実施例１による半導体装置におけるメモリセルアレイ１０と外部Ｉ／Ｏ端子２２とのインタフェース部分全体のブロック図である。ただし、図２では、８個のメモリセルアレイ１０のうち、３個のメモリセルアレイのみ図示し、他のメモリセルアレイ１０の記載は省略している。また、図２では、４〜１６端子の外部Ｉ／Ｏ端子２２のうち、１端子のみを図示し、他の外部Ｉ／Ｏ端子２２の図示も省略している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図２において、メモリセルアレイ１０は、１バンクのメモリセルアレイが配置される領域を示している。１バンクのメモリセルアレイ１０は、複数の部分領域１０−１に分かれて配置され、部分領域１０−１毎にセンスアンプＳＡをまとめて配置したセンスアンプ列１２−１が設けられている。ビット線ＢＬＴ、ＢＬＢは、センスアンプＳＡを介してローカルＩＯ線ＬＩＯＴ、ＬＩＯＢに接続されている。さらに、ローカルＩＯ線ＬＩＯＴ、ＬＩＯＢは、リードライトゲート１３−１を介してメインＩＯ線ＭＩＯＴ、ＭＩＯＢに接続され、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは、リードライトアンプＲＷＡＭＰ（図１の３１に相当）へと接続されている。なお、１バンクのメモリセルアレイ１０には、多数の部分領域１０−１がマトリクス状に複数設けられ、各部分領域にそれぞれ対応してセンスアンプ列１２−１とローカルＩＯ線ＬＩＯＴ、ＬＩＯＢがそれぞれ設けられている。また、図２では、メインＩＯ線ＭＩＯＴ、ＭＩＯＢは１対しか記載していないが各メモリセルアレイ１０内には、多数のメインＩＯ線対ＭＩＯＴ、ＭＩＯＢが設けられ、各メインＩＯ線対ＭＩＯＴ、ＭＩＯＢに対応して複数のリードライトアンプＲＷＡＭＰが設けられている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
内部回路側入出力回路３３は、リードデータバッファＲＢＦと、ライトデータラッチＷＬＡＴと、ライトデータレシーバＷＡＭＰを含んで構成される。リードデータバッファＲＢＦは、リードライトアンプＲＷＡＭＰから読み出したリードデータを一時的に保存するラッチ回路と、ラッチ回路が保持するデータをリードライトデータバスＲＷＢＳへ小振幅信号として出力するドライブ回路を備えている。ライトデータアンプ（第２のレシーバ）ＷＡＭＰは、ライトコマンド実行時にリードライトデータバスＲＷＢＳの小振幅信号をセンシングする。なお、ライトデータアンプＷＡＭＰには、基準電圧信号ＶＲＥＦも接続される。ライトデータラッチＷＬＡＴは、ライトコマンド実行時にライトデータアンプＷＡＭＰがセンシングしたデータをメモリセルアレイ１０に書き込むまで一時的に保持するラッチである。なお、内部回路側入出力回路３３は、各リードライトアンプＲＷＡＭＰに対応してバンク毎に複数設けられる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
なお、リードデータバッファＲＢＦ内の回路のうち、ＮＡＮＤ回路３３４の高電位側電源端子は内部電源ＶＤＬに接続され、低電位側電源端子は電源ＶＳＳに接続されている。また、ＮＯＲ回路の高電位側電源端子は電源ＶＤＤに接続され、低電位側電源端子は電源ＶＳＬに接続されている。また、バッファ回路を構成するＰチャンネルＭＯＳトランジスタ３３６のソースは、内部電源ＶＤＬに接続され、ＮチャンネルＭＯＳトランジスタ３３７のソースは、内部電源ＶＳＬに接続されている。なお、高電位側の内部電源ＶＤＬは、高電位側電源ＶＤＤ以下の電圧の半導体装置１の内部で生成した電源であり、低電位側の内部電源ＶＳＬは、低電位側電源ＶＳＳ以上の電圧の半導体装置１の内部で生成した電源電圧である。なお、高電位側電源ＶＤＤ、高電位側内部電源ＶＤＬ、低電位側内部電源ＶＳＬ、低電位側電源ＶＳＳの電位を示すと式（１）のとおりである。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
また、ＮＡＮＤ回路３６４の低電位側の電源をＶＳＳ、ＮＯＲ回路３６５の高電位側の電源をＶＤＤから取っているので、ＶＤＬとＶＳＬ間の電位差が小さくても、ＶＤＬとＶＳＳとの電位差、ＶＤＤとＶＳＬとの電位差が、それぞれ、ＰチャンネルＭＯＳトランジスタ３６６のトランジスタ閾値、ＮチャンネルＭＯＳトランジスタ３６７のトランジスタ閾値を超える電圧であれば、ＰチャンネルＭＯＳトランジスタ３６６とＮチャンネルＭＯＳトランジスタ３６７からなる第３のドライバは動作する。したがって、リードライトデータバスＲＷＢＳを伝送する信号を小振幅にすることが可能である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
一方、各第１の伝送線ＲＷＢＳは、信号の伝播が内部電源配線ＶＤＬ及び内部電源配線ＶＳＬに影響を与えないように、内部電源配線ＶＤＬ及びＶＳＬから離間して配線されている。第１の伝送線ＲＷＢＳと内部電源配線ＶＤＬ及びＶＳＬとの距離は、第１の伝送線ＲＷＢＳの小振幅信号の伝送が配線間容量や相互インダクタンスにより内部電源配線ＶＤＬとＶＳＬの電位に大きな影響を与えないように離せば十分である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
また、図９（ｂ）に示すように、外部端子側から内部回路側にデータを転送（ライトデータ入力）するときには、スイッチ４２１と４２２をオンにして、スイッチ４１１と４１２をオフにしている。この様に設定することにより、内部回路側基準電圧ドライバ４１ａの出力をハイインピーダンスにするだけにとどまらず、内部回路側基準電圧ドライバの内部電源端子ＶＤＬ１、ＶＳＬ１を内部電源配線ＶＤＬ、ＶＳＬから切り離している。一方、基準電圧ドライバ４２ａの内部電源端子ＶＤＬ２、ＶＳＬ２は、スイッチ４２１、４２２を介して内部電源配線ＶＤＬ、ＶＳＬに接続されている。従って、電源配線ＶＤＬ、ＶＳＬは、より忠実にデータを出力する側（外部端子側）の内部電源電圧ＶＤＬ２、ＶＳＬ２を反映した電圧となり、電源配線ＶＤＬ、ＶＳＬと基準電圧信号ＶＲＥＦとの配線間容量により、基準電圧信号ＶＲＥＦの電位をより忠実にデータを出力する外部端子側のドライバ回路の内部電源電圧ＶＤＬ２、ＶＳＬ２を反映した電圧とすることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
実施例３は、第２の伝送線ＶＲＥＦを挟むように配置された内部電源配線ＶＤＬ、ＶＳＬとその外側にさらに配線される電位が変動する駆動配線との間にＶＳＳやＶＤＤ等の固定電位に接続された配線を設けることにより、駆動配線の伝送する信号の電圧レベルの変動が、第２の伝送線ＶＲＥＦや内部電源配線ＶＤＬ、ＶＳＬに影響を与えないようにする実施例である。第２の伝送線ＶＲＥＦを駆動する第２のドライバ４１、第４のドライバ４２は、出力インピーダンスが比較的高いのでノイズの影響を受けやすい。第２の伝送線ＶＲＥＦの両側を内部電源配線ＶＤＬ、ＶＳＬで挟んでもさらに内部電源配線ＶＤＬ、ＶＳＬの外側に配置された信号配線の電位が変動するとその影響を内部電源配線ＶＤＬ、ＶＳＬが受けて、内部電源配線ＶＤＬ、ＶＳＬの電位が変動し、さらにその内部電源配線ＶＤＬ、ＶＳＬの揺れが第２の伝送線ＶＲＥＦの電位に影響を与える。データを出力する第１のドライバ（図３の３３６、３３７）、第３のドライバ（図３の３６６、３６７）の内部電源ＶＤＬ、ＶＳＬの揺らぎと連動して第２の伝送線ＶＲＥＦの電位が変動することは、好ましいが、データを出力する第１、第３のドライバの電源電位の変動に基づかない内部電源配線ＶＤＬ、ＶＳＬの揺らぎによる第２の伝送線ＶＲＥＦの揺らぎは誤動作を生じさせる恐れがある。実施例３では、第２の伝送線ＶＲＥＦを挟んで配置された内部電源配線ＶＤＬ、ＶＳＬとノイズとなる信号配線（駆動配線）との間に固定電位に接続された配線を配置することにより、ノイズとなる信号配線が配線間の寄生容量や配線間の相互インダクタンス等により悪影響を与えることを防いでいる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
図１０は、実施例３において、（ａ）リード動作時（内部回路側から外部端子側へのデータ出力時）の内部電源線ＶＤＬ、ＶＳＬ及び基準電圧伝送線（第２の伝送線）ＶＲＥＦのノイズの影響と、（ｂ）ライト動作時（外部端子側から内部回路側へのデータ入力時）の内部電源線及び基準電圧伝送線のノイズの影響と、を説明する図である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
図１６は、図１５のデータレシーバの動作波形図である。制御信号ＤＲＡＣＴは、ドライバ側を制御する信号であり、ＤＲＩＮは、ドライバ側が出力するデータ信号である。また、ＲＬＡＴは、図１３のＲＬＡＴＩＮＢの反転信号であり、ＤＲＩＮは、ＲＬＡＴの立ち上がりに同期してデータが更新される。ＤＲＡＣＴがハイレベルに立ち上がると、第１の伝送線には、データ信号ＤＲＩＮに基づいた小振幅信号が出力される。データレシーバは、制御信号ＤＲＡＣＴの立ち上がりに同期して制御信号ＤＲＥＡを活性化し、差動回路への電流の供給を開始する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
図１７は、半導体装置１を用いたデータ処理システムのブロック図である。図に示すデータ処理システム５００は、データプロセッサ５２０と、半導体装置（ＤＲＡＭ）１が、システムバス５１０を介して相互に接続されている。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）などを含むが、これらに限定されない。図１７においては説明を簡単にするため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
実施例６において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１へデータのリードアクセスやライトアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置１は、内部に保持する記憶情報を読み出し、第１の伝送線ＲＷＢＳ（図１）を経由してシステムバス５１０へそのデータを出力する。また、コントローラからライトコマンドを受けた半導体装置１は、システムバス５１０から入力したデータを第１の伝送線ＲＷＢＳを経由してメモリセルアレイ１０にデータを書き込む。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
また、実施例６において、ＤＲＡＭ１だけでなく、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０も、内部データの伝送に、実施例１乃至実施例５で説明した第１の伝送線ＲＷＢＳと第２の伝送線ＶＲＥＦを用いた半導体装置とすることができる。データプロセッサからの要求に応答して各チップの内部において、高速、かつ、低消費電力にデータの入出力を行うことができる。
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2011146102.tif 000023