(57)【要約】【課題】従来の半導体記憶装置は、精度良くデータの読み出しができないという問題があった。【解決手段】本発明にかかる半導体記憶装置は、複数のメモリセルＭＣと、行方向に配置された複数のメモリセルＭＣが共通に接続された複数のワード線ＷＬと、列方向に配置された複数のメモリセルが共通に接続された複数のビット線対ＤＴ／ＤＢと、ビット線対ＤＴ／ＤＢ毎に設けられた複数のカラムセレクタ回路ＣＳＲと、複数のビット線ＤＴに共通して接続される信号線ＹＤＴ及び複数のビット線ＤＢに共通して接続される信号線ＹＤＢを有するＲＥＡＤ線対と、ＲＥＡＤ線対ＹＤＴ／ＹＤＢが両入力に接続されたセンスアンプと、ビット線ＤＴとＲＥＡＤ線ＹＤＢとの間及びビット線ＤＢとＲＥＡＤ線ＹＤＴとの間にそれぞれ設けられ、非選択時のカラムセレクタ回路ＣＳＲの寄生容量とバランスする複数の容量付加回路ＤＣと、を備える。【選択図】図１
2011048885.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
行方向に配置された複数の前記メモリセルが共通に接続された複数のワード線と、
列方向に配置された複数の前記メモリセルが共通に接続された複数のビット線対と、
前記ビット線対毎に設けられた複数のカラムセレクタ回路と、
前記複数のビット線対の一方のラインに共通して接続される一方共通線及び前記複数のビット線対の他方のラインに共通して接続される他方共通線を有する共通信号線対と、
前記一方共通線が一方の入力に接続され、前記他方共通線が他方の入力に接続されたセンスアンプと、
前記ビット線対の一方のラインと前記他方共通線との間及び前記ビット線対の他方のラインと前記一方共通線との間にそれぞれ設けられ、非選択時の前記カラムセレクタ回路の寄生容量とバランスする複数の容量付加回路と、を備えた半導体記憶装置。
【請求項２】
非選択時の前記カラムセレクタ回路の寄生容量値と、対応する前記容量付加回路の容量値と、は略同一であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記カラムセレクタ回路は、
対応する前記ビット線対の一方のラインと前記一方共通線との間に設けられた第１のスイッチ素子と、
当該ビット線対の他方のラインと前記他方共通線との間に設けられた第２のスイッチ素子と、を有し、
対応する前記容量付加回路は、
当該ビット線対の一方のラインと前記他方共通線との間に設けられた第１の容量素子と、
当該ビット線対の他方のラインと前記一方共通線との間に設けられた第２の容量素子と、を有する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１のスイッチ素子のオフ時の容量値と、前記第１の容量素子の容量値と、は略同一であって、
前記第２のスイッチ素子のオフ時の容量値と、前記第２の容量素子の容量値と、は略同一であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１及び前記第２のスイッチ素子は、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記第１及び前記第２の容量素子は、オフに制御されたＰチャネルＭＯＳトランジスタであることを特徴とする請求項３〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１及び前記第２のスイッチ素子は、Ｐチャネル及びＮチャネルＭＯＳトランジスタによって構成されるトランスファーゲートであることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項８】
前記第１及び前記第２の容量素子は、オフに制御されたＰチャネル及びＮチャネルＭＯＳトランジスタによって構成されるトランスファーゲートであることを特徴とする請求項３、４、７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記第１のスイッチ素子と、前記第１の容量素子と、は互いにトランジスタサイズが略同一であって、
前記第２のスイッチ素子と、前記第２の容量素子と、は互いにトランジスタサイズが略同一であることを特徴とする請求項６又は８に記載の半導体記憶装置。
【請求項１０】
前記共通信号線対に対して書き込みデータを出力する書き込み制御回路をさらに備えた請求項１〜９のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にノイズ低減に適した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）製品を搭載したシステムでは低電圧／高速化が進んでいる。それにより、ＡＳＩＣ製品に設けられた半導体記憶装置のＳＲＡＭ分野においても、低電圧／高速化が求められている。そのため、半導体プロセスの微細化が進んでいる。
【０００３】
この半導体プロセスの微細化にともない、データ記憶対象となるメモリセルを選択するビット線や、選択されたビット線とデータ読み出し用のセンスアンプとを接続する信号線（ＲＥＡＤ線等）の容量は小さくなっている。したがって、ビット線，ＲＥＡＤ線自身の総容量と、それらに対する他の配線からのカップリング容量と、の比が大きくなっている。そのため、カップリング容量による動作への影響を緩和する対策が求められている（例えば、特許文献１）。
【０００４】
ここで、図８に従来の半導体記憶装置のブロック図を示す。図８に示す回路は、ｍ×ｎ（ｍ、ｎは自然数）個のメモリセルＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）と、ｎ個のプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）と、ｎ個のカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）と、１個のプリチャージ回路ＰＣｓと、１個のセンスアンプＳＡと、を備える。
【０００５】
各メモリセルＭＣがワード線ＷＬとビット線対ＤＴ／ＤＢとの交点に配置されており、メモリセルは全体としてマトリクス状に配列されている。なお、ワード線ＷＬは、ワード線ＷＬ０〜ＷＬ（ｍ−１）によって構成される。また、ビット線対ＤＴ／ＤＢは、ビット線対ＤＴ０／ＤＢ０〜ＤＴ（ｎ−１）／ＤＢ（ｎ−１）によって構成される。
【０００６】
ｎ列に配置されたメモリセル群がそれぞれ対応するプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）及びカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）を介して共通のＲＥＡＤ線対ＹＤＴ／ＹＤＢに接続される。センスアンプ回路ＳＡは、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位差を増幅し、メモリセルからの読み出しデータとして出力する。
【０００７】
例えば、メモリセルＭＣ００を選択した場合について説明する。まず、すべてのビット線をプリチャージする。次に、ワード線ＷＬ０を選択する（図９Ａ）。すると、すべてのビット線対の電位は、ワード線ＷＬ０につながったメモリセルの電荷に応じて変化する（図９Ｂ，Ｃ）。そして、カラムセレクタＣＳＲ０によってビット線対ＤＴ０／ＤＢ０を選択する。
【０００８】
ビット線対ＤＴ０／ＤＢ０が選択されると、ＤＴ０の電位はＹＤＴに伝わり（図９ＤのＹＤＴ）、さらにＳＡ回路の一方に入力される。また、ＤＢ０の電位はＹＤＢに伝わり（図９ＤのＹＤＢ）、さらにＳＡ回路の他方に入力される。ＳＡ回路によって電位差が増幅されることにより、メモリセルＭＣ００のデータが読み出される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−３２６８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、図８に示す回路の場合、非選択カラム（非選択状態のカラム）のビット線対（例えば、ＤＴ（ｎ−１）／ＤＢ（ｎ−１））の電位変動に応じて、ＲＥＡＤ線対ＹＤＴ／ＹＤＢにそれぞれ付加される寄生容量が異なる。すなわち、ＹＤＴはＤＴ０〜ＤＴ（ｎ−１）につながっている。ビット線ＤＴ０を選択した場合（図１０ＢのＤＴ０）、ＹＤＴの電位は主としてＤＴ０の電位を反映するが、非選択であるＤＴ１〜ＤＴ（ｎ−１）（図１０Ｃ）もＹＤＴにつながっているため、これらの寄生容量もＹＤＴに付加されてしまう（図１０ＤのＹＤＴ）。同様に、ＹＤＢはＤＢ０〜ＤＢ（ｎ−１）につながっている。ビット線ＤＢ０を選択した場合（図１０ＢのＤＢ０）、ＹＤＢの電位は主としてＤＢ０の電位を反映するが、非選択であるＤＢ１〜ＤＢ（ｎ−１）（図１０Ｃ）もＹＤＢにつながっているため、これらの寄生容量もＹＤＢに付加されてしまう（図１０ＤのＹＤＢ）。
【００１１】
ここで、各メモリセルの記憶データ（０又は１）によってＤＴとＤＢとの電位差はそれぞれ異なってくる。したがって、ＹＤＴとＹＤＢとに非選択ビット線から入ってくる寄生容量の影響は異なってくる。最悪の場合、メモリセルＭＣ００のデータによるビット線対ＤＴ／ＤＢの電位差がこれらの寄生容量で減じられてしまい（図１０Ｄ）、正確な読み出しができないおそれがある。又は、相当に大きな読み出しマージンを設定しておかなければならない。そのため、図８に示す回路では、精度の高いデータの読み出しを行うことができないという問題があった。
【００１２】
このような問題に対する解決策が例えば特許文献１に開示されている。図１１に特許文献１に記載の半導体集積回路を示す。図１１に示す回路は、各ビット線（ＢＬ１、ＢＬ２）に共通に接続されるビット線ＢＬと、当該ビット線ＢＬの電位を判定するための基準電位がチャージされる基準ビット線ＫＢＬと、を備える。そして、ビット線ＢＬ及び基準ビット線ＫＢＬに、ビット線ＢＬの寄生容量と基準ビット線ＫＢＬの寄生容量とを同等程度にするダミー素子をそれぞれ設けておく。それにより、耐ノイズ性能を向上させることとしている。
【００１３】
しかし、意図しない寄生容量の発生源としては、スイッチ素子もあり得る。すなわち、図１１に示す回路は、各ビット線（ＢＬ１，ＢＬ２）と共通ビット線ＢＬとをそれぞれ接続するカラム選択用の複数のスイッチ素子を備え、選択されていないカラムのスイッチ素子は寄生容量を有する。しかも、各スイッチ素子の寄生容量は、対応するビット線の電位に影響されるため、いつも決まった値とはならず、読み出し基準に予めダミーの寄生容量を付加するような図１１に示す回路の方式では対処できない問題が生じる。
【００１４】
ここで、図１１に示す回路において、ビット線ＢＬ１に読み出されるデータが"Ｈ"、ビット線ＢＬ２に読み出されるデータが"Ｌ"であって、ビット線ＢＬ１のデータを読み出す場合の問題点について説明する。
【００１５】
この場合、トランジスタＴ１５のゲート電位は、ビット線ＢＬ１の電位（図１２Ｂ）を示す。しかし、トランジスタＴ９、Ｔ１０のソース−ドレイン間に存在する寄生容量により、ビット線ＢＬ２の電位変動（図１２Ｃ）に応じてトランジスタＴ１５のゲート電位が変動する（図１２Ｄ）。つまり、トランジスタＴ１５のゲート電位には、非選択状態であるビット線ＢＬ２の電位に応じたノイズが発生する。具体的には、ビット線ＢＬ２の読み出しデータは"Ｌ"であるため、トランジスタＴ１５のゲート電位はノイズの影響がない場合と比較して低下する（図１２Ｄ）。ここで、トランジスタＴ１５のゲート端子と、トランジスタＴ１６のドレイン端子（出力ＤＯ）とは、コンデンサＣ１を介して接続されている。そのため、トランジスタＴ１５のゲート電位の低下とともに、コンデンサＣ１の一端に印加される電位も低下し、出力ＤＯの電位が低下する。つまり、精度の高いデータの読み出しを行うことができないという問題があった。
【課題を解決するための手段】
【００１６】
本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセルと、行方向に配置された複数の前記メモリセルが共通に接続された複数のワード線と、列方向に配置された複数の前記メモリセルが共通に接続された複数のビット線対と、前記ビット線対毎に設けられた複数のカラムセレクタ回路と、前記複数のビット線対の一方のラインに共通して接続される一方共通線及び前記複数のビット線対の他方のラインに共通して接続される他方共通線を有する共通信号線対と、前記一方共通線が一方の入力に接続され、前記他方共通線が他方の入力に接続されたセンスアンプと、前記ビット線対の一方のラインと前記他方共通線との間及び前記ビット線対の他方のラインと前記一方共通線との間にそれぞれ設けられ、非選択時の前記カラムセレクタ回路の寄生容量とバランスする複数の容量付加回路と、を備える。
【００１７】
上述のような回路構成により、精度良くデータの読み出しを行うことができる。
【発明の効果】
【００１８】
本発明により、精度良くデータの読み出しを行うことが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】本発明の実施の形態１にかかる半導体記憶装置のブロック図である。
【図３】本発明の実施の形態１にかかる半導体記憶装置のデータ読み出し時におけるビット線及びＲＥＡＤ線の電位の変化を示す図である。
【図４】本発明の実施の形態１にかかる半導体記憶装置のカラムセレクタ回路を示す図である。
【図５】本発明の実施の形態１にかかる半導体記憶装置のレイアウトパターンを示す図である。
【図６】本発明の実施の形態２にかかる半導体記憶装置のブロック図である。
【図７】本発明の実施の形態３にかかる半導体記憶装置のブロック図である。
【図８】従来技術の半導体記憶装置のブロック図である。
【図９】データ読み出し時におけるビット線及びＲＥＡＤ線の理想的な電位の変化を示す図である。
【図１０】従来技術のデータ読み出し時におけるビット線及びＲＥＡＤ線の電位の変化を示す図である。
【図１１】従来技術の半導体記憶装置を示す図である。
【図１２】従来技術のデータ読み出し時におけるビット線及びセンスアンプ入力信号の電位の変化を示す図である。
【発明を実施するための形態】
【００２０】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００２１】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置のブロック図である。図１に示す回路は、ｍ×ｎ（ｍ、ｎは自然数）個のメモリセルＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）と、ｎ個のプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）と、ｎ個のカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）と、ｎ個の容量付加回路ＤＣ０〜ＤＣ（ｎ−１）と、１個のプリチャージ回路ＰＣｓと、１個のセンスアンプＳＡと、を備える。なお、図１に示す回路は、ｍＲＯＷ（行；ロウ）、ｎＣＯＬＵＭＮ（列；カラム）のメモリセルアレイを構成している。つまり、図１中横方向（行方向）にｎ個、図１中縦方向（列方向）にｍ個、のメモリセルがマトリクス状に配置され、メモリセルアレイを構成している。
【００２２】
ワード線ＷＬとビット線対ＤＴ／ＤＢとの交点にメモリセルが配置され、全体としてｍ×ｎ個のメモリセルＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）が、マトリクス状に配置される。なお、ワード線ＷＬは、ワード線ＷＬ０〜ＷＬ（ｍ−１）によって構成される。また、ビット線対ＤＴ／ＤＢは、ビット線対ＤＴ０／ＤＢ０〜ＤＴ（ｎ−１）／ＤＢ（ｎ−１）によって構成される。
【００２３】
まず、各列に配置されたメモリセル群と、対応する周辺回路の接続関係について説明する。なお、各列の回路構成は同様であるため、主として０列目に配置されたメモリセルＭＣ００〜ＭＣ（ｍ−１）０と、それに対応する周辺回路の接続関係について説明する。
【００２４】
０行目のワード線ＷＬ０と０列目のビット線対ＤＴ０／ＤＢ０との交点にメモリセルＭＣ００が配置される。（ｍ−１）行目のワード線ＷＬ（ｍ−１）と０列目のビット線対ＤＴ０／ＤＢ０との交点にメモリセルＭＣ（ｍ−１）０が配置される。このようにして、ｍ行のワード線ＷＬ０〜ＷＬ（ｍ−１）と、０列目のビット線対ＤＴ０／ＢＴ０と、の交点に、対応するｍ個のメモリセルＭＣ００〜ＭＣ（ｍ−１）０が配置される。なお、ビット線ＤＴ０は０列目のメモリセルＭＣ００〜ＭＣ（ｍ−１）０に接続されるＴｒｕｅ側のビット線である。ビット線ＤＢ０は０列目のメモリセルＭＣ００〜ＭＣ（ｍ−１）０に接続されるＢａｒ側のビット線である。
【００２５】
同様にして、ｍ行のワード線ＷＬ０〜ＷＬ（ｍ−１）と、（ｎ−１）列目のビット線対ＤＴ（ｎ−１）／ＤＢ（ｎ−１）との交点に、対応するｍ個のメモリセルＭＣ０（ｎ―１）〜ＭＣ（ｍ−１）（ｎ−１）が配置される。
【００２６】
ビット線対ＤＴ０／ＤＢ０は、プリチャージ回路ＰＣ０と、カラムセレクタ回路ＣＳＲ０と、を介してＲＥＡＤ線対（共通信号線対）ＹＤＴ／ＹＤＢに接続される。同様にして、ビット線対ＤＴ（ｎ−１）／ＤＢ（ｎ−１）は、プリチャージ回路ＰＣ（ｎ−１）と、カラムセレクタ回路ＣＳＲ（ｎ−１）と、を介してＲＥＡＤ線対ＹＤＴ／ＹＤＢに接続される。このようにして、ｎ列に配置されたメモリセル群がそれぞれ対応するプリチャージ回路ＰＣ０〜ＰＣ（ｎ−１）及びカラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）を介して共通のＲＥＡＤ線対ＹＤＴ／ＹＤＢに接続される。
【００２７】
ＲＥＡＤ線対ＹＤＴ／ＹＤＢは、センスアンプ用プリチャージ回路ＰＣｓを介して、センスアンプＳＡの入力端子にそれぞれ接続される。センスアンプＳＡの出力端子は半導体記憶装置の外部出力端子に接続される。つまり、センスアンプ回路ＳＡは、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位差を増幅し、メモリセルからの読み出しデータとして出力する。
【００２８】
カラムセレクタ回路ＣＳＲ０は、カラム選択用トランジスタ（第１のスイッチ素子）Ｔ１０２と、カラム選択用トランジスタ（第２のスイッチ素子）Ｔ１０３と、を有する。なお、本実施の形態では、トランジスタＴ１０２、Ｔ１０３がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００２９】
トランジスタＴ１０２は、ドレイン端子にビット線ＤＴ０が接続され、ゲート端子にカラム選択信号ＹＳＬ０が接続され、ソース端子にＲＥＡＤ線ＹＤＴが接続される。トランジスタＴ１０３は、ドレイン端子にビット線ＤＢ０が接続され、ゲート端子にカラム選択信号ＹＳＬ０が接続され、ソース端子にＲＥＡＤ線ＹＤＢが接続される。
【００３０】
容量付加回路ＤＣ０は、ダミートランジスタ（第１の容量素子）Ｔ１０１と、ダミートランジスタ（第２の容量素子）Ｔ１０４と、を有する。なお、本実施の形態では、トランジスタＴ１０１、Ｔ１０４がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００３１】
トランジスタＴ１０１は、ドレイン端子にビット線ＤＴ０が接続され、ゲート端子に高電位側電源ＶＤＤが接続され、ソース端子にＲＥＡＤ線ＹＤＢが接続される。トランジスタＴ１０４は、ドレイン端子にビット線ＤＢ０が接続され、ゲート端子に高電位側電源ＶＤＤが接続され、ソース端子にＲＥＡＤ線ＹＤＴが接続される。ここで、トランジスタＴ１０１，Ｔ１０４は、いずれもゲート端子に高電位側電源ＶＤＤが印加されているため、ソース−ドレイン間に流れる電流は常にオフに制御されている。
【００３２】
同様に、カラムセレクタ回路ＣＳＲ（ｎ−１）は、カラム選択用トランジスタＴ１１８，Ｔ１１９を有する。容量付加回路ＤＣ（ｎ−１）は、ダミートランジスタＴ１１７，Ｔ１２０を有する。カラムセレクタ回路ＣＳＲ（ｎ−１）及び容量付加回路ＤＣ（ｎ−１）の回路構成は、カラムセレクタ回路ＣＳＲ０及び容量付加回路ＤＣ０と同様であるため、説明を省略する。なお、トランジスタＴ１１７がトランジスタＴ１０１に対応し、トランジスタＴ１１８がトランジスタＴ１０２に対応し、トランジスタＴ１１９がトランジスタＴ１０３に対応し、トランジスタＴ１２０がトランジスタＴ１０４に対応する。
【００３３】
ここで、本実施の形態の半導体記憶装置は、ＹＤＴに付加される寄生容量とＹＤＢに付加される寄生容量とが等しくなるようにしている。すなわち、ビット線対ＤＴ／ＤＢとＲＥＡＤ線ＹＤＴとの間の寄生容量と、ビット線対ＤＴ／ＤＢとＲＥＡＤ線ＹＤＢとの間の寄生容量と、が実質的に同一になるよう容量付加回路を備える。
【００３４】
容量付加回路について具体的に説明する。図２に示す回路は、２行×４列のメモリセルからなるメモリセルアレイと、それらが共用する１個のセンスアンプと、を備えた回路構成の例である。つまり、図２に示す回路は、図１に示す回路においてｍ＝１、ｎ＝３とした場合の回路構成の例である。その他の回路構成については図１に示す回路と同様であるため、説明を省略する。
【００３５】
図２に示す回路の例では、容量付加回路ＤＣ０〜ＤＣ３として、ダミートランジスタＴ１０１，Ｔ１０４，Ｔ１０５，Ｔ１０８，Ｔ１０９，Ｔ１１２，Ｔ１１３，Ｔ１１６を備える。これらのダミートランジスタは、前述のようにゲート端子に高電位側電源ＶＤＤが印加されているため、常にオフ状態を示す。
【００３６】
なお、トランジスタＴ１０１とトランジスタＴ１０２とは互いにトランジスタサイズ（ディメンジョン）が実質的に同一である。トランジスタＴ１０３とトランジスタＴ１０４とは互いにトランジスタサイズが実質的に同一である。すなわち、ドレイン端子が同じビット線に接続されるトランジスタ同士は実質的に同一サイズである。その他、トランジスタＴ１０５とトランジスタＴ１０６，トランジスタＴ１０７とトランジスタＴ１０８，トランジスタＴ１０９とトランジスタＴ１１０，トランジスタＴ１１１とトランジスタＴ１１２，トランジスタＴ１１３とトランジスタＴ１１４，トランジスタＴ１１５とトランジスタＴ１１６，についても同様にトランジスタサイズが実質的に同一である。
【００３７】
つまり、各カラム選択トランジスタと、それに対応するダミートランジスタとは、互いにトランジスタサイズが実質的に同一である。それにより、各カラム選択トランジスタのオフ状態のソース−ドレイン間の寄生容量と、それに対応するダミートランジスタのソース−ドレイン間の寄生容量と、が実質的に同一となる。また、各カラム選択トランジスタとそれに対応するダミートランジスタとは、ソース端子に互いに異なるＲＥＡＤ線（ＹＤＴ、ＹＤＢ）が接続され、ドレイン端子に互いに共通のビット線が接続される。
【００３８】
例えば、ビット線対ＤＴ１／ＤＢ１が非選択とする。このとき、Ｔ１０６に起因する寄生容量のノイズはＹＤＴにのり、Ｔ１０５に起因する寄生容量のノイズはＹＤＢにのる。同様に、Ｔ１０７に起因する寄生容量はＹＤＢにのり、Ｔ１０８に起因する寄生容量はＹＤＴにのる。同じ関係は他の非選択カラム（例えばＤＴ２／ＤＢ２，ＤＴ３／ＤＢ３）についても成り立つ。
【００３９】
本実施の形態にかかる半導体記憶装置の動作について説明する。メモリセルＭＣ００に記憶されたデータを読み出す場合について説明する。まず、ローデコーダ（不図示）により選択されたワード線ＷＬ０の電位が"Ｈ"となる（図３Ａ）。それにより、ワード線ＷＬ０に接続されたメモリセルＭＣ００〜ＭＣ０３のデータが、それぞれ対応するビット線対ＤＴ０／ＤＢ０〜ＤＴ３／ＤＢ３に伝搬する（図３Ｂ，Ｃ）。次に、カラムセレクタ信号ＹＳＬ０が"Ｌ"となる。それにより、トランジスタＴ１０２，Ｔ１０３がオンし、ビット線対ＤＴ０／ＤＢ０のデータがＲＥＡＤ線対ＹＤＴ／ＹＤＢに伝播する（図３Ｄ）。
【００４０】
ＲＥＡＤ線対ＹＤＴ／ＹＤＢに保持された記憶データは、プリチャージ回路ＰＣｓを介してセンスアンプＳＡに入力される。センスアンプＳＡは、入力された記憶データを増幅し、読み出しデータとして出力する。
【００４１】
このとき、非選択状態であるトランジスタＴ１０６，Ｔ１１０，Ｔ１１４のソース−ドレイン間に存在する寄生容量により、ビット線ＤＴ１，ＤＴ２，ＤＴ３の電位変動に応じてＲＥＡＤ線ＹＤＴの電位が変動する（ノイズが発生する；図３ＤのＹＤＴ）。同様に、非選択状態であるトランジスタＴ１０７，Ｔ１１１，Ｔ１１５のソース−ドレイン間に存在する寄生容量により、ビット線ＤＢ１，ＤＢ２，ＤＢ３の電位変動に応じてＲＥＡＤ線ＹＤＢの電位が変動する（ノイズが発生する；図３ＤのＹＤＢ）。つまり、非選択カラム（非選択状態であるカラム）の各ビット線対ＤＴ１／ＤＢ１〜ＤＴ３／ＤＢ３の電位変動に応じてもＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位が変動する。
【００４２】
ここで、非選択カラムであるビット線対ＤＴ１／ＤＢ１と、ＲＥＡＤ線対ＹＤＴ／ＹＤＢと、の間で行われる動作について説明する。ビット線対ＤＴ１／ＤＢ１は非選択カラムであるため、カラムセレクタ信号ＹＳＬ１が"Ｈ"となる。それにより、トランジスタＴ１０６，Ｔ１０７がオフする。そのため、ビット線対ＤＴ１／ＤＢ１に保持された記憶データは、ＲＥＡＤ線対ＹＤＴ／ＹＤＢに伝搬しない。このとき、トランジスタＴ１０６，Ｔ１０７のソース−ドレイン間の寄生容量と、ダミートランジスタＴ１０５，Ｔ１０８のソース−ドレイン間の寄生容量と、がそれぞれ実質的に同一となる。
【００４３】
ビット線ＤＴ１の電位変動は、カラム選択トランジスタＴ１０６のソース−ドレイン間の寄生容量を介してＲＥＡＤ線ＹＤＴに伝わる。同時に、ビット線ＤＴ１の電位変動は、ダミートランジスタＴ１０５のソース−ドレイン間の寄生容量を介してＲＥＡＤ線ＹＤＢに伝わる。同様に、ビット線ＤＢ１の電位変動は、カラム選択トランジスタＴ１０７のソース−ドレイン間の寄生容量を介してＲＥＡＤ線ＹＤＢに伝わる。同時に、ビット線ＤＢ１の電位変動は、ダミートランジスタＴ１０８のソース−ドレイン間の寄生容量を介してＲＥＡＤ線ＹＤＴに伝わる。
【００４４】
つまり、ビット線ＤＴ１とＲＥＡＤ線ＹＤＴとの間の寄生容量と、ビット線ＤＴ１とＲＥＡＤ線ＹＤＢ間の寄生容量とが、一致する。また、ビット線ＤＢ１とＲＥＡＤ線ＹＤＢとの間の寄生容量と、ビット線ＤＢ１とＲＥＡＤ線ＹＤＴとの間の寄生容量とが、一致する。
【００４５】
容量付加回路によってノイズを相殺する作用について演算式を用いて説明する。図４は、図２の２カラム分のカラムセレクタ回路（ＣＳＲ０，ＣＳＲ１）及び対応する容量付加回路（ＤＣ０、ＤＣ１）を示す。なお、図４の例では、０列目を選択カラムとし、１列目を非選択カラムとする。また、ビット線ＤＴ０とＲＥＡＤ線ＹＤＴとの間の寄生容量をＣｔとする。ビット線ＤＢ０とＲＥＡＤ線ＹＤＢとの間の寄生容量をＣｂとする。ビット線ＤＴ１とＲＥＡＤ線ＹＤＴとの間の寄生容量をＣｔｔとする。ビット線ＤＴ１とＲＥＡＤ線ＹＤＢとの間の寄生容量をＣｔｂとする。ビット線ＤＢ１とＲＥＡＤ線ＹＤＢとの間の寄生容量をＣｂｂとする。ビット線ＤＢ１とＲＥＡＤ線ＹＤＴとの間の寄生容量をＣｂｔとする。
【００４６】
ビット線ＤＴ０の電位をＶｔ０、ビット線ＤＢ０の電位をＶｂ０とする。また、ノイズとなるＤＴ１、ＤＢ１の電位変動をそれぞれΔＶｔ、ΔＶｂとする。非選択カラムの数はｋ（ｋ＝ｎ−１）とする。なお、本実施の形態では、Ｃｔｔ＝Ｃｔｂ、Ｃｂｂ＝Ｃｂｔと表すことができる。
【００４７】
ＲＥＡＤ線ＹＤＢの電位Ｖｙｄｂは式（１）で表すことができる。また、式（１）を整理すると式（２）となる。
【００４８】
Ｖｙｄｂ＝｛（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）×Ｖｂ０−Ｃｂｂ×ｋ×ΔＶｂ−Ｃｔｂ×ｋ×ΔＶｔ｝／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）・・・（１）
【００４９】
Ｖｙｄｂ＝Ｖｂ０−ｋ（Ｃｂｂ×ΔＶｂ−Ｃｔｂ×ΔＶｔ）／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）・・・（２）
【００５０】
同様に、ＲＥＡＤ線ＹＤＴの電位Ｖｙｄｔは式（３）で表すことができる。
【００５１】
Ｖｙｄｔ＝Ｖｔ０−ｋ（Ｃｂｔ×ΔＶｂ−Ｃｔｔ×ΔＶｔ）／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）・・・（３）
【００５２】
式（２）、（３）より、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの電位差は式（４）で表すことができる。また、式（４）を整理すると式（５）となる。
【００５３】
Ｖｙｄｂ−Ｖｙｄｔ＝Ｖｂ０−ｋ（Ｃｂｂ×ΔＶｂ−Ｃｔｂ×ΔＶｔ）／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）−Ｖｔ０＋ｋ（Ｃｂｔ×ΔＶｂ−Ｃｔｔ×ΔＶｔ）／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）・・・（４）
【００５４】
Ｖｙｄｂ−Ｖｙｄｔ＝Ｖｂ０−Ｖｔ０−ｋ｛（Ｃｂｂ−Ｃｂｔ）×ΔＶｂ＋（Ｃｔｂ−Ｃｔｔ）×ΔＶｂ｝／（Ｃｂ＋Ｃｂｂ×ｋ＋Ｃｔｂ×ｋ）・・・（５）
【００５５】
Ｃｔｔ＝Ｃｔｂ、Ｃｂｂ＝Ｃｂｔであるため、式（５）は式（６）のように表すことができる。
【００５６】
Ｖｙｄｂ−Ｖｙｄｔ＝Ｖｂ０−Ｖｔ０・・・（６）
【００５７】
式（６）からも明らかなように、センスアンプＳＡに入力されるＲＥＡＤ線対ＹＤＴ／ＴＤＢの電位差は、非選択カラムのビット線の電位変動した場合でも、ノイズが発生しない場合と同じである（図３Ｄ）。つまり、ＲＥＡＤ線対ＹＤＴ／ＹＤＢは、非選択カラムのビット線対からのノイズを互いに相殺する。それにより本実施の形態の半導体記憶装置は、精度の高いデータの読み出しを行うことができる。
【００５８】
また、各カラム選択トランジスタ及び各ダミートランジスタは、ＰチャネルＭＯＳトランジスタである。それにより、それぞれのレイアウトパターンを同じにすることができる。つまり、容易に互いの寄生容量を一致させることができる。
【００５９】
このように、ＲＥＡＤ線ＹＤＴに付加される容量と、ＲＥＡＤ線ＹＤＢに付加される容量と、が一致することにより、ビット線ＤＴ１の電位変動はＲＥＡＤ線対ＹＤＴ／ＴＤＢに等しくノイズを与え、ビット線ＤＢ１の電位変動はＲＥＡＤ線対ＹＤＴ／ＹＤＢに等しくノイズを与える。ビット線の電位変動がＲＥＡＤ線対ＹＤＴ／ＹＤＢに与えるノイズは互いに等しいため、互いに相殺しあう。これは、他の非選択カラムのビット線対ＤＴ２／ＤＢ２、ＤＴ３／ＤＢ３の場合も同様である。つまり、非選択カラムのビット線の電位変動によらず、ＲＥＡＤ線ＹＤＴとＲＥＡＤ線ＹＤＢとの間の電位差は、ノイズが発生しない場合と同じになる。それにより、本実施の形態の半導体記憶装置は、精度の高いデータの読み出しを行うことができる。
【００６０】
次に、第１実施形態を実際に実装するための具体的なレイアウトパターンの一例について説明する。図５は、図２に示す回路のうち、２カラム分のカラムセレクタ回路及び対応する容量付加回路（例えばカラムセレクタ回路ＣＳＲ０，ＣＳＲ１及び容量付加回路ＤＣ０，ＤＣ１）のレイアウトパターンを示す。ゲートＧ１０２、ソースＳ２４、ドレインＤ１０２をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０２が構成される。ゲートＧ１０３、ソースＳ１３、ドレインＤ１０３をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０３が構成される。ゲートＧ１０６、ソースＳ６８、ドレインＤ１０６をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０６が構成される。ゲートＧ１０７、ソースＳ５７、ドレインＤ１０７をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０７が構成される。ゲートＧ１０１、ソースＳ１３、ドレインＤ１０１をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０１が構成される。ゲートＧ１０４、ソースＳ２４、ドレインＤ１０４をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０４が構成される。ゲートＧ１０５、ソースＳ５７、ドレインＤ１０５をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０５が構成される。ゲートＧ１０８、ソースＳ６８、ドレインＤ１０８をそれぞれゲート端子、ソース端子、ドレイン端子としてトランジスタＴ１０８が構成される。
【００６１】
トランジスタＴ１０３とトランジスタＴ１０１は、ソースＳ１３を共用している。トランジスタＴ１０２とトランジスタＴ１０４は、ソースＳ２４を共用している。トランジスタＴ１０７とトランジスタＴ１０５は、ソースＳ５７を共用している。トランジスタＴ１０６とトランジスタＴ１０８は、ソースＳ６８を共用している。
【００６２】
ソースＳ２４及びソースＳ６８は、コンタクトＣＴを介してメタル配線Ｍ１０７、Ｍ１０８にてＲＥＡＤ線ＹＤＴに接続される。ソースＳ１３及びソースＳ５７は、コンタクトＣＴを介してメタル配線Ｍ１０５、Ｍ１０６にてＲＥＡＤ線ＹＤＢに接続される。ドレインＤ１０１及びドレインＤ１０２は、コンタクトＣＴを介して共通のメタル配線Ｍ１０１にてビット線ＤＴ０に接続される。ドレインＤ１０３及びＤ１０４は、コンタクトＣＴを介して共通のメタル配線Ｍ１０２にてビット線ＤＢ０に接続される。ドレインＤ１０５及びＤ１０６は、コンタクトＣＴを介して共通のメタル配線Ｍ１０３にてビット線ＤＴ１に接続される。ドレインＤ１０７及びドレインＤ１０８は、コンタクトＣＴを介して共通のメタル配線Ｍ１０４にてビット線ＤＢ１に接続される。
【００６３】
ゲートＧ１０２及びゲートＧ１０３は、カラム選択信号ＹＳＬ０に接続される。ゲートＧ１０６及びゲートＧ１０７は、カラム選択信号ＹＳＬ１に接続される。ゲートＧ１０１、Ｇ１０４、Ｇ１０５、Ｇ１０８は高電位側電源ＶＤＤに接続される。このように、各カラム選択トランジスタ及び各ダミートランジスタのレイアウトパターンを同じにすることにより、容易に互いの寄生容量を一致させることができる。
【００６４】
実施の形態２
実施の形態１では、カラムセレクタ回路及び容量付加回路のスイッチ素子がＰチャネルＭＯＳトランジスタである場合を例に説明した。実施の形態２では、スイッチ素子をＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるトランスファーゲートとし、リード動作とライト動作とで兼用できる回路の場合について説明する。
【００６５】
+
図６は、本発明の実施の形態２にかかる半導体記憶装置のブロック図である。図６に示す回路は、図１に示す回路と比較して、ＲＥＡＤ線対ＹＤＴ／ＹＤＢの代わりに、リードライト兼用のＩＯ線対（共通信号線対））ＹＤＴ２／ＹＤＢ２を備え、カラムセレクタ回路ＣＳＲ０〜ＣＳＲ（ｎ−１）の代わりに、カラムセレクタ回路ＣＳＲＷ０〜ＣＳＲＷ（ｎ−１）を備え、容量付加回路ＤＣ０〜ＤＣ（ｎ−１）の代わりに、容量付加回路ＤＣＲＷ０〜ＤＣＲＷ（ｎ−１）を備える。また、図６に示す回路は、書き込みデータをＩＯ線ＹＤＴ２／ＹＤＢ２に対して出力するライトアンプ（書き込み制御回路）ＷＡをさらに備える。その他の回路構成については、図１に示す回路と同様であるため、説明を省略する。
【００６６】
カラムセレクタ回路ＣＳＲＷ０は、図１におけるカラム選択トランジスタＴ１０２，Ｔ１０３の代わりに、カラム選択トランスファーゲートＴ２０２，Ｔ２０３を備える。また、容量付加回路ＤＣＲＷ０は、図１におけるダミートランジスタＴ１０１，Ｔ１０４の代わりに、ダミートランスファーゲートＴ２０１，Ｔ２０４を備える。なお、各トランスファーゲートは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにより構成される。
【００６７】
トランスファーゲートＴ２０２は、ドレイン端子にビット線ＤＴ０が接続され、Ｐチャネル側のゲート端子にカラム選択信号ＹＳＬ０が接続され、Ｎチャネル側のゲート端子にカラム選択信号ＹＳＬ０Ｂが接続され、ソース端子にＩＯ線ＹＤＴ２が接続される。なお、カラム選択信号ＹＳＬ０Ｂは、カラム選択信号ＹＳＬ０の逆相信号である。トランスファーゲートＴ２０３は、ドレイン端子にビット線ＤＢ０が接続され、Ｐチャネル側のゲート端子にカラム選択信号ＹＳＬ０が接続され、Ｎチャネル側のゲート端子にカラム選択信号ＹＳＬ０Ｂが接続され、ソース端子にＩＯ線ＹＤＢ２が接続される。
【００６８】
また、トランスファーゲートＴ２０１は、ドレイン端子にビット線ＤＴ０が接続され、Ｐチャネル側のゲート端子に高電位側電源ＶＤＤが接続され、Ｎチャネル側のゲート端子に低電位側電源ＧＮＤが接続され、ソース端子にＩＯ線ＹＤＢ２が接続される。トランスファーゲートＴ２０４は、ドレイン端子にビット線ＤＢ０が接続され、Ｐチャネル側のゲート端子に高電位側電源ＶＤＤが接続され、Ｎチャネル側のゲート端子に低電位側電源ＧＮＤが接続され、ソース端子にＩＯ線ＹＤＴ２が接続される。ここで、トランスファーゲートＴ２０１，Ｔ２０４は、いずれもＰチャネル側のゲート端子に高電位側電源ＶＤＤが印加され、Ｎチャネル側のゲート端子に低電位側電源ＧＮＤが印加されているため、ソース−ドレイン間に流れる電流は常にオフに制御されている。
【００６９】
同様に、カラムセレクタ回路ＣＳＲＷ（ｎ−１）は、図１におけるカラム選択トランジスタＴ１１８，Ｔ１１９の代わりに、カラム選択トランスファーゲートＴ２１８，Ｔ２１９を備える。また、容量付加回路ＤＣＲＷ（ｎ−１）は、図１におけるダミートランジスタＴ１１７，Ｔ１２０の代わりに、ダミートランスファーゲートＴ２１７，Ｔ２２０を備える。なお、各トランスファーゲートは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにより構成される。カラムセレクタ回路ＣＳＲＷ（ｎ−１）及び容量付加回路ＤＣＲＷ（ｎ−１）の回路構成は、カラムセレクタ回路ＣＳＲＷ０及び容量付加回路ＤＣＲＷ０と同様であるため、説明を省略する。なお、トランスファーゲートＴ２１７がトランスファーゲートＴ２０１に対応し、トランスファーゲートＴ２１８がトランスファーゲートＴ２０２に対応し、トランスファーゲートＴ２１９がトランスファーゲートＴ２０３に対応し、トランスファーゲートＴ２２０がトランスファーゲートＴ２０４に対応する。
【００７０】
ここで、トランスファーゲートＴ２０１とトランスファーゲートＴ２０２、トランスファーゲートＴ２０３とトランスファーゲートＴ２０４、トランスファーゲートＴ２１７とトランスファーゲートＴ２１８、トランスファーゲートＴ２１９とトランスファーゲートＴ２２０、は互いにトランスファーゲートサイズが実質的に同一である。なお、データの読み出し動作については、図１に示す回路の場合と同様であるため、説明を省略する。
【００７１】
ここではデータの書き込み動作についてのみ説明する。ライトアンプＷＡは、外部からの書き込み用データを入力とし、ＩＯ線ＹＤＴ２／ＹＤＢ２に対して出力する。ＩＯ線ＹＤＴ２／ＹＤＢ２に保持された書き込み用データは、カラムセレクタ回路ＣＳＲＷ０〜ＣＳＲＷ（ｎ−１）のうち、選択されたいずれかのカラムセレクタ回路及びそれに対応するプリチャージ回路を介して、データの書き込み対象となるメモリセルに書き込まれる。このときのメモリセルの選択については、データの読み出し動作の場合と同様である。このような第２実施形態によれば、リード動作とライト動作とで兼用される回路の読み出し動作においても第１実施形態と同様の作用効果を奏することができる。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、カラムセレクタ回路及び容量付加回路がダミー素子としてダミートランジスタ又はダミートランスファーゲートを備えた場合を例に説明したが、これに限られない。カラム選択トランジスタ（又はカラム選択トランスファーゲート）のオフ時のソース−ドレイン間の寄生容量と実質的に同一となるような容量素子（コンデンサ）を、ダミー素子として備えた回路構成にも適宜変更可能である。図７に具体例を示す。図７に示す回路は、図１に示す回路と比較して、ダミートランジスタＴ１０１，Ｔ１０４，Ｔ１１７，Ｔ１２０に代えて、それぞれコンデンサＣ１０１，Ｃ１０４，Ｃ１１７，Ｃ１２０を備える。
【００７３】
コンデンサＣ１０１は、一方の端子にビット線ＤＴ０が接続され、他方の端子にＲＥＡＤ線ＹＤＢが接続される。コンデンサＣ１０４は、一方の端子にビット線ＤＢ０が接続され、他方の端子にＲＥＡＤ線ＹＤＴが接続される。また、コンデンサＣ１１７は、一方の端子にビット線ＤＴ（ｎ−１）が接続され、他方の端子にＲＥＡＤ線ＹＤＢが接続される。コンデンサＣ１２０は、一方の端子にビット線ＤＢ（ｎ−１）が接続され、他方の端子にＲＥＡＤ線ＹＤＴが接続される。このような回路構成の場合でも、図１に示す回路と同様の効果を得ることができる。
【符号の説明】
【００７４】
Ｃ１０１、Ｃ１０４、Ｃ１１７、Ｃ１２０  コンデンサ
ＣＳＲ０〜ＣＳＲ（ｎ−１）  カラムセレクタ回路
ＣＳＲＷ０〜ＣＳＲＷ（ｎ−１）  カラムセレクタ回路
ＣＴ  コンタクト
Ｄ１０１〜Ｄ１０８  ドレイン
ＤＣ０〜ＤＣ（ｎ−１）  容量付加回路
ＤＣＲＷ０〜ＤＣＲＷ（ｎ−１）  容量付加回路
ＤＴ０〜ＤＴ（ｎ−１）、ＤＢ０〜ＤＢ（ｎ−１）  ビット線
Ｇ１０１〜Ｇ１０８  ゲート
Ｍ１０１〜Ｍ１０８  メタル配線
ＭＣ００〜ＭＣ（ｍ−１）（ｎ−１）  メモリセル
ＰＣ０〜ＰＣ（ｎ−１）  プリチャージ回路
ＰＣｓ  センスアンプ用プリチャージ回路
Ｓ１３、Ｓ２４、Ｓ５７、Ｓ６８  ソース
ＳＡ  センスアンプ
Ｔ１０１、Ｔ１０４、Ｔ１０５、Ｔ１０８、Ｔ１０９、Ｔ１１２、Ｔ１１３、Ｔ１１６、Ｔ１１７、Ｔ１２０  ダミートランジスタ
Ｔ１０２、Ｔ１０３、Ｔ１０６、Ｔ１０７、Ｔ１１０、Ｔ１１１、Ｔ１１４、Ｔ１１５、Ｔ１１８、Ｔ１１９  カラム選択トランジスタ
Ｔ２０１、Ｔ２０４、Ｔ２１７、Ｔ２２０  ダミートランスファーゲート
Ｔ２０２、Ｔ２０３、Ｔ２１８、Ｔ２１９  カラム選択トランスファーゲート
ＷＡ  ライトアンプ
ＷＬ０〜ＷＬ（ｍ−１）  ワード線
ＹＤＴ  ＲＥＡＤ線
ＹＤＢ  ＲＥＡＤ線
ＹＤＴ２  ＩＯ線
ＹＤＢ２  ＩＯ線
ＹＳＬ０〜ＹＳＬ（ｎ−１）  カラム選択信号
ＹＳＬ０Ｂ〜ＹＳＬ（ｎ−１）Ｂ  カラム選択信号
【図１】
2011048885.tif 000003
【図２】
2011048885.tif 000004
【図３】
2011048885.tif 000005
【図４】
2011048885.tif 000006
【図５】
2011048885.tif 000007
【図６】
2011048885.tif 000008
【図７】
2011048885.tif 000009
【図８】
2011048885.tif 000010
【図９】
2011048885.tif 000011
【図１０】
2011048885.tif 000012
【図１１】
2011048885.tif 000013
【図１２】
2011048885.tif 000014