(57)【要約】【課題】比較的簡便な方法により耐圧を向上させることが可能な半導体装置を提供する。【解決手段】主表面６が段差により高い上段１８と低い下段２０に分けられ、主表面６側がｎ型ドリフト層１３である半導体基板５と、主表面６の上段１８側に選択的に設けられ、素子領域８を構成するｐ型ベース層１４と、素子領域８の周辺の主表面６側にあり、上段１８及び上段１８の延長面から底面までの距離が一定であり、ｐ型の不純物濃度がｐ型ベース層１４より高く、ｐ型ベース層１４を取り囲み、互いに離間してリング状をなす複数のｐ型ガードリング層１６と、素子領域８の周辺の主表面６の上に設けられた表面酸化膜２５と、それぞれのｐ型ガードリング層１６に表面酸化膜２５を貫通して電気的に接続されたフィールドプレート電極３１とを具備し、ｐ型ガードリング層１６の少なくとも１つが主表面６の下段２０に面している。【選択図】  図１
2011071160.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、
主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、
前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、
前記周辺領域の前記主表面側にあり、前記上段及び前記上段の延長面から底面までの距離が一定であり、第２導電型の不純物濃度が前記第１半導体層より高く、前記第１半導体層を取り囲み、互いに離間してリング状をなす複数の第２半導体層と、
前記周辺領域の前記主表面の上に設けられた絶縁膜と、
それぞれの前記第２半導体層に前記絶縁膜を貫通して電気的に接続されたフィールドプレート電極と、
を具備し、
前記第２半導体層の少なくとも１つが前記主表面の下段に面していることを特徴とする半導体装置。
【請求項２】
半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、
主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、
前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、
前記周辺領域の前記主表面側にあり、前記第１半導体層に接し、前記上段及び前記上段の延長面から底面までの距離が一定であり、第２導電型の不純物濃度が前記第１半導体層より低い第２半導体層と、
前記周辺領域の前記主表面上に設けられた絶縁膜と、
を具備し、
前記第２半導体層が前記下段の前記素子領域に近い部分に面していることを特徴とする半導体装置。
【請求項３】
前記絶縁膜が、半絶縁性膜に代替されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、
主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、
前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、
前記周辺領域の前記主表面側にあり、前記第１半導体層に接し、前記上段及び前記上段の延長面から底面までの距離が前記素子領域から遠ざかるほど小さくなり、第２導電型の不純物濃度が前記素子領域から遠ざかるほど小さくなる第２半導体層と、
前記周辺領域の前記主表面上に設けられた絶縁膜と、
を具備し、
前記第２半導体層が前記下段の前記素子領域に近い部分に面していることを特徴とする半導体装置。
【請求項５】
前記下段は、前記素子領域から遠ざかるほど前記上段の延長面から遠ざかる傾斜を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧化終端構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来、高耐圧を目指してＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ダイオード等の半導体装置のプレーナ接合終端構造としてＶＬＤ(Variation of Lateral Doping)構造、リサーフ（RESURF、Reduced Surface Field）構造、ガードリング構造（ＦＬＲ（Field Limiting Ring）構造ともいう）等が用いられてきた。
【０００３】
例えば、特許文献１のダイオードにおいては、アノード層及びアノード層に隣接するガードリング層のｐ＋層領域を深く形成し、その外側のガードリング層を浅く形成することにより曲率の緩和を図っている。しかし、この構造を形成するために、エピタキシャル成長によるｐ＋埋め込み層の形成と、それに合わせたエピタキシャル層表面へのイオン注入によるｐ＋層の形成が必要であり、一般的なガードリング構造の製造工程と比較して、工程が複雑となる。
【０００４】
また、特許文献２のＭＯＳＦＥＴにおいては、外周ガードリング層の拡散深さを浅くするために、トレンチからのｐ型不純物の染み出しを利用しているが、トレンチの形成、ポリシリコンの埋め込み、及びｐ型不純物の拡散のための特別な製造工程を要し、また、ｐ＋層の染み出し量の制御性の問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１―２７４４１７号公報
【特許文献２】特開２００４―９５６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、比較的簡便な方法により耐圧を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、前記周辺領域の前記主表面側にあり、前記上段及び前記上段の延長面から底面までの距離が一定であり、第２導電型の不純物濃度が前記第１半導体層より高く、前記第１半導体層を取り囲み、互いに離間してリング状をなす複数の第２半導体層と、前記周辺領域の前記主表面の上に設けられた絶縁膜と、それぞれの前記第２半導体層に前記絶縁膜を貫通して電気的に接続されたフィールドプレート電極とを具備し、前記第２半導体層の少なくとも１つが前記主表面の下段に面していることを特徴とする。
【０００８】
本発明の別態様の半導体装置は、半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、前記周辺領域の前記主表面側にあり、前記第１半導体層に接し、前記上段及び前記上段の延長面から底面までの距離が一定であり、第２導電型の不純物濃度が前記第１半導体層より低い第２半導体層と、前記周辺領域の前記主表面上に設けられた絶縁膜とを具備し、前記第２半導体層が前記下段の前記素子領域に近い部分に面していることを特徴とする。
【０００９】
本発明の別態様の半導体装置は、半導体素子を有する素子領域と前記素子領域の周辺を取り囲む周辺領域とを有する半導体装置であって、主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、前記素子領域の前記主表面の上段側に選択的に設けられた第２導電型の第１半導体層と、前記周辺領域の前記主表面側にあり、前記第１半導体層に接し、前記上段及び前記上段の延長面から底面までの距離が前記素子領域から遠ざかるほど小さくなり、第２導電型の不純物濃度が前記素子領域から遠ざかるほど小さくなる第２半導体層と、前記周辺領域の前記主表面上に設けられた絶縁膜とを具備し、前記第２半導体層が前記下段の前記素子領域に近い部分に面していることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、比較的簡便な方法により耐圧を向上させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の実施形態に係る半導体装置の周辺領域の構造に対する耐圧を模式的に示す図。
【図３】本発明の実施形態に係る半導体装置の周辺領域の構造に対する耐圧を比較して示す図。
【図４】本発明の実施形態に係る半導体装置の周辺領域表面の電位分布を模式的に示す図。
【図５】本発明の実施形態の変形例１に係る半導体装置の構造を模式的に示す断面図。
【図６】本発明の実施形態の変形例２に係る半導体装置の構造を模式的に示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、半導体基板表面のガードリング層が形成される側を上とする。
【００１３】
（実施形態）
本発明の実施形態に係る半導体装置について、図１乃至図４を参照しながら説明する。図１に示すように、半導体装置１は、半導体素子を有する素子領域８と素子領域８の周辺を取り囲む周辺領域９とを備えている。
【００１４】
半導体装置１は、下から順にｐ型コレクタ層１１、ｎ＋型バッファ層１２、及びｎ型ドリフト層１３からなる半導体基板５、ｎ型ドリフト層１３の主表面６の素子領域８の表面領域に選択的に設けられた複数のｐ型ベース層１４、ｐ型ベース層１４の表面領域に選択的に設けられたｎ＋型エミッタ層１５、ｐ型ベース層１４及びｎ＋型エミッタ層１５の表面に接するように設けられたエミッタ電極２７、ｎ＋型エミッタ層１５とｎ型ドリフト層１３の間のｐ型ベース層１４の表面及び隣接するｐ型ベース層１４間のｎ型ドリフト層１３上にゲート絶縁膜２１を介して設けられたゲート電極２３、並びに、ｐ型コレクタ層１１に接するように設けられたコレクタ電極２９を有するＩＧＢＴ構成の半導体素子が配設されている。半導体基板５の主表面６は段差を有し、素子領域８は後述の上段１８に面している。ここで、第２導電型の第１半導体層はｐ型ベース層１４に対応する。
【００１５】
半導体装置１は、素子領域８の周辺にあり、素子領域８に近い側に主表面６を構成する高い上段１８、素子領域８から遠い側に上段１８から下がった下段２０、及び、これらの上段１８と下段２０を接続する段差面１９、並びに、素子領域８の周辺の主表面６側にあり、上段１８及び上段１８の延長面から底面までの距離が一定であり、ｐ型の不純物濃度がｐ型ベース層１４より高く、ｐ型ベース層１４を取り囲み互いに離間してリング状をなす複数のｐ型ガードリング層１６、主表面６上に設けられた絶縁膜である表面酸化膜２５、及び、ｐ型ガードリング層１６のそれぞれに表面酸化膜２５を貫通して電気的に接続されたフィールドプレート電極３１を備えた周辺領域９を備えている。ここで、第２導電型の第２半導体層はｐ型ガードリング層１６に対応する。
【００１６】
周辺領域９には、素子領域８から最も離れたｎ型ドリフト層１３の表面領域に、ｎ型拡散層１７が形成されている。ｎ型拡散層１７はチャネルストッパ層とも呼ばれる。ｎ型拡散層１７に接して、等電位リング２８が形成されている。
【００１７】
周辺領域９の主表面６、すなわち上段１８、段差面１９、及び下段２０上の表面酸化膜２５は、素子領域８の周辺領域９側からｎ型拡散層１７及び等電位リング２８に接する位置まで伸びている。周辺領域９の裏面（主表面６に対向する側）は、素子領域８と同様に、ｎ＋型バッファ層１２、及びその下にｐ型コレクタ層１１を介して接続されたコレクタ電極２９を有している。
【００１８】
ｐ型ガードリング層１６は、例えば３つ配置されている。２つのｐ型ガードリング層１６は、上段１８に上端を有し、ｎ型ドリフト層１３内に下端（底面）を有している。他の１つは、下段２０に上端を有し、ｎ型ドリフト層１３内に下端（底面）を有している。それぞれのｐ型ガードリング層１６の下端は、半導体基板５の裏面から等距離にある。ｐ型ガードリング層１６は、フローティング状態にある。
【００１９】
３つのｐ型ガードリング層１６は、高い耐圧を維持できるようにそれぞれ最適な間隔で配置され、ｐ型ベース層１４から離間している。なお、素子領域８に最も近いｐ型ガードリング層１６は、ｐ型ベース層１４に接触することは可能である。それぞれのｐ型ガードリング層１６は、段差面１９及び下段２０が形成される前に、同時に、例えば、イオン注入法により形成され、その後、上段１８側からエッチング加工されて、段差面１９及び下段２０が設けられる。段差面１９は、例えば素子領域８から２つ目と３つ目のｐ型ガードリング層１６の中間位置にある。素子領域８から３つ目のｐ型ガードリング層１６は、ｎ型拡散層１７から離間している。
【００２０】
また、それぞれのｐ型ガードリング層１６にはフィールドプレート電極３１が接続され、より電界強度の適正化が図られる。つまり、例えば、導電性のフィールドプレート電極３１は、その平面的な伸展方向に空乏層を伸ばしたり、逆に抑制したりする機能を有している。
【００２１】
図２に示すように、周辺領域９の段差面の位置と耐圧ＶＣＥＳ（コレクタ・エミッタ間耐圧）との関係を見積もって、段差面１９の位置を決めている。図２（ａ）は、段差面及び下段の加工される前の断面構造が模式的に示されている。半導体基板５のｎ型ドリフト層１３の表面は、一部が加工後の上段１８として残り、また、一部が加工によって失われる上段１８の延長面１８ａである。ｐ型ベース層１４の端部と１つ目のｐ型ガードリング層１６の中間をａの位置、１つ目と２つ目のｐ型ガードリング層１６の中間をｂの位置、以下同様にｃの位置としている。３つ目のｐ型ガードリング層１６に対するｄの位置は、１つ目のｐ型ガードリング層１６に対するｂの位置と同じ位置関係にある。ａ〜ｄの位置にある紙面上下方向の２点鎖線は、加工後に形成される段差面に相当し、ｃの位置にある紙面上下方向の２点鎖線が段差面１９に当たる。
【００２２】
図２（ｂ）は、横軸に段差面のａ〜ｄの位置を示し、任意スケールの縦軸に耐圧ＶＣＥＳを示している。なお、「なし」は、段差面を形成しない状態を示す。
【００２３】
発明者の検討の結果、ｃの位置に段差面を設けることにより、耐圧を最も高くできることが分かり、段差面１９を決定している。ここでは、構造の説明のために簡易的にｐ型ガードリング層１６を３つ配置する場合を示しているが、ｐ型ガードリング層１６の数を合理的な範囲で見積もると、最も外側のｐ型ガードリング層１６とその直近の内側との間に段差を設けることが耐圧を最も高くできる可能性があることが分かった。
【００２４】
図３には、上述のｃの位置に段差面１９を有する半導体装置１に適用して、横軸の耐圧ＶＣＥＳの変化に対する漏れ電流ＩＣＥＳ（コレクタ・エミッタ間漏れ電流）の変化を縦軸に示す。「段差あり」が半導体装置１に相当し、「段差なし」がｐ型ガードリング層１６はあるものの段差を設けない場合（図２（ｂ）の「なし」に対応）に相当する。例えば、耐圧６０００Ｖ系の半導体装置１においては、「段差なし」の半導体装置に比較して、１〜２％の耐圧向上が認められる。
【００２５】
図４に、半導体装置１における耐圧に近い電圧（逆バイアス）が印加された状態の等電位線４１の一部を破線で示す。エミッタ電極２７とコレクタ電極２９間に印加される電圧が上がるに連れて、等電位線４１は、素子領域８に近い側のｐ型ガードリング層１６から遠い側に向かってパンチスルーして伸びて行き、耐圧に近い電圧では、素子領域８から最も遠い側のｐ型ガードリング層１６を超えてｎ型拡散層１７の側に達して持ちこたえている。
【００２６】
ここで、上述の「段差なし」の半導体装置を比較例とする。比較例の半導体装置では、段差面１９及び下段２０が設けられていないので、等電位線は段差加工される前にあったｐ型ガードリング層１６のｐｎ接合面に沿うように並行して上昇し、その場合の等電位線は上段１８の延長面でより間隔が狭くなる。つまり、比較例の半導体装置は上段１８の延長面で電界の集中（電界強度の上昇）がより顕著となる。一方、半導体装置１は段差をつけることによりｐ型ガードリング層１６のｐｎ接合面がＳｉ表面と浅い角度で接触することにより電界の集中が緩和されるため、比較例に対し耐圧がより向上することになる。
【００２７】
上述したように、半導体装置１は、素子領域８から遠い側において、ｐ型ガードリング層１６を表面領域に有するｎ型ドリフト層１３に、段差面１９及び下段２０を設けるように表面加工することによって、つまり、上段１８に対して、ｎ型ドリフト層１３及びｐ型ガードリング層１６の上端部を段差面１９に相当する高さだけ除去して下げることによって、より高耐圧化が可能となる。
【００２８】
半導体装置１は、上段１８から加工して、比較的浅い段差面１９に相当する深さの下段２０が設けられる。表面酸化膜２５も、上段１８、段差面１９及び下段２０上に熱酸化または堆積することによって形成される。さらに、表面酸化膜２５のｐ型ガードリング層に相当する位置に孔を形成し、金属膜などによりフィールドプレート電極３１を形成する。これらの製造工程は、表面から加工及び形成が可能で、しかも比較的浅い形状なので簡便である。
【００２９】
なお、半導体装置１において、段差面１９は、上段１８に対してほぼ垂直に示されている（例えば、図１参照）が、必ずしも垂直である必要はなく、また、角部が丸められた曲線を有する形状は可能である。また、下段２０は、上段１８に対してほぼ平行に示されている（例えば、図１参照）が、必ずしも平行である必要はなく、周辺に行くほど下がる傾斜面とすることは可能である。つまり、下段２０は、素子領域８から遠ざかるに連れて、上段１８の延長面１８ａ（図２参照）から遠ざかる傾斜を有することは可能である。また、素子領域８から遠ざかるに連れて、段差面１９及び下段２０の両方が上段１８の延長面１８ａから遠ざかる方向の傾斜を有することは可能である。これらの構成とすることにより、等電位線は、傾いた下段でより間隔が広くなり、半導体装置１における場合より、電界の集中が緩和される。
【００３０】
次に、本発明の実施形態の変形例１に係る半導体装置について、図５を参照しながら説明する。実施形態の半導体装置１に対して、ｐ型ガードリング層に相当する領域がｐ型リサーフ層となることが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３１】
図５に示すように、半導体装置２は、半導体装置１と同様に素子領域８を有する。半導体装置２は、実施形態の半導体装置１が有するｐ型ガードリング層１６に相当する領域がｐ型リサーフ層５６となる構成をなす。ｐ型ガードリング層１６が互いに離間しているのに対し、ｐ型リサーフ層５６はｐ型ベース層１４の外周全体に接続した一体的な構造となっている。ｐ型リサーフ層５６の不純物濃度が、ｐ型ベース層１４より低く設定される。ｐ型リサーフ層５６の一部は、加工されて、段差面１９及び素子領域８寄りの下段２０を構成している。つまり、上段１８、段差面１９、及び素子領域８寄りの下段２０の表面領域は、ｐ型リサーフ層５６からなる。
【００３２】
また、ｐ型リサーフ層５６にはフィールドプレート電極は接続していない。さらに、ｐ型リサーフ層５６及びその外側のｎ型ドリフト層１３表面の一部には、表面酸化膜２５の代わりにＳＩＰＯＳ（Semi-insulated Polycrystalline Silicon）等の半絶縁性膜を形成する場合もある。半絶縁性膜は、他に、アモルファスシリコン、半絶縁性シリコン窒化膜等が使用可能である。
【００３３】
本変形例１において、下段２０、または、下段２０及び段差面１９が素子領域８から遠ざかるほど上段１８の延長面１８ａ（図２参照）から遠ざかるような傾斜を有することも可能である。
【００３４】
半導体装置２は、素子領域８がＩＧＢＴ構成をなし、その周辺の周辺領域９ａのｐ型リサーフ層５６の表面領域が上段１８、段差面１９、及び下段２０で構成されている。
【００３５】
その結果、半導体装置２は、半導体装置１が有する効果と同様な効果を有している。
【００３６】
次に、本発明の実施形態の変形例２に係る半導体装置について、図６を参照しながら説明する。実施形態の半導体装置１とは、ｐ型ガードリング層に相当する領域がｐ型ＶＬＤ層となることが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３７】
図６に示すように、半導体装置３は、半導体装置１と同様に素子領域８を有する。半導体装置３は、実施形態の半導体装置１のｐ型ガードリング層１６に相当する領域がｐ型ＶＬＤ層７６となっている。ｐ型ガードリング層１６が互いに離間しているのに対し、ｐ型ＶＬＤ層７６はｐ型ベース層１４の外周全体に接続した一体的な構造となっている。このｐ型ＶＬＤ層７６は、素子領域８から遠ざかるにつれ、ｐ型不純物の濃度及び拡散深さが小さく（浅く）なる構造を持つ。ｐ型ＶＬＤ層７６の一部は、加工されて、段差面１９及び素子領域８寄りの下段２０を構成している。つまり、上段１８、段差面１９、及び素子領域８ｂ寄りの下段２０の表面領域は、ｐ型ＶＬＤ層７６からなる。
【００３８】
また、ｐ型ＶＬＤ層７６にはフィールドプレート電極は接続していない。
【００３９】
本変形例２において、下段２０、または、下段２０及び段差面１９が素子領域８から遠ざかるほど上段１８の延長面１８ａ（図２参照）から遠ざかるような傾斜を有することも可能である。
【００４０】
半導体装置３は、素子領域８がＩＧＢＴ構成をなし、その周辺の周辺領域９ｂのｐ型ＶＬＤ層７６の表面領域が上段１８、段差面１９、及び下段２０で構成されている。
【００４１】
その結果、半導体装置３は、半導体装置１が有する効果と同様な効果を有している。
【００４２】
以上、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００４３】
また、本実施例及び変形例においては、素子領域はＩＧＢＴを例として示したが、例えば素子領域がＭＯＳＦＥＴ、ダイオード、及びその他の高耐圧素子など、縦型の高耐圧半導体素子一般に適用可能である。その際、裏面構造は適用素子により本実施例のｐ型コレクタ層を有しない場合もある。
【００４４】
また、本実施例及び変形例においては、素子領域はプレーナ型のゲート構造を有する例として示したが、トレンチ型のゲート構造を有するＩＧＢＴ及びＭＯＳＦＥＴ等の高耐圧半導体素子とすることは可能である。
【００４５】
また、実施形態及び変形例において、素子領域のＩＧＢＴは、ｎ型ドリフト層に接してｎ＋型バッファ層があるパンチスルー形として説明をしたが、ｎ＋型バッファ層のないノンパンチスルー形の構成とすることは可能である。
【００４６】
また、実施形態及び変形例において、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００４７】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  主表面が段差により高い上段と低い下段に分けられ、前記主表面側が第１導電型である半導体基板と、前記主表面の上段側に選択的に設けられ、素子領域を構成する第２導電型の第１半導体層と、前記素子領域の周辺の前記主表面側にあり、前記上段及び前記上段の延長面から底面までの距離が一定であり、第２導電型の不純物濃度が前記第１半導体層より高く、互いに離間してリング状をなす複数の第２半導体層と、前記素子領域の周辺の前記主表面の上に設けられた絶縁膜と、それぞれの前記第２半導体層に前記絶縁膜を貫通して電気的に接続されたフィールドプレート電極とを具備し、前記第２半導体層の少なくとも１つが前記主表面の下段に面している半導体装置。
【００４８】
（付記２）  前記段差面及び前記下段は、前記素子領域から遠ざかるほど前記上段の延長面から遠ざかる傾斜を有する付記１に記載の半導体装置。
【００４９】
（付記３）  前記素子領域は、更に、前記第１半導体層の表面領域に選択的に設けられた第１導電型の第３半導体層と、前記第１半導体層及び前記第３半導体層の表面に接するように設けられた第１電極と、隣接する前記第１半導体層間の前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記主表面と対向する側の表面に第１導電型の第４半導体層を介して接続された第２電極とを備えている付記１に記載の半導体装置。
【符号の説明】
【００５０】
１、２、３  半導体装置
５  半導体基板
６  主表面
８  素子領域
９、９ａ、９ｂ  周辺領域
１１  ｐ型コレクタ層
１２  ｎ＋型バッファ層
１３  ｎ型ドリフト層
１４  ｐ型ベース層
１５  ｎ＋型エミッタ層
１６  ｐ型ガードリング層
１７  ｎ型拡散層
１８  上段
１８ａ  上段の延長面
１９  段差面
２０  下段
２１  ゲート絶縁膜
２３  ゲート電極
２５  表面酸化膜
２７  エミッタ電極
２８  等電位リング
２９  コレクタ電極
３１  フィールドプレート電極
４１  等電位線
５６  ｐ型リサーフ層
７６  ｐ型ＶＬＤ層
【図１】
2011071160.tif 000003
【図２】
2011071160.tif 000004
【図３】
2011071160.tif 000005
【図４】
2011071160.tif 000006
【図５】
2011071160.tif 000007
【図６】
2011071160.tif 000008