(57)【要約】      （修正有）【課題】発光サイリスタを駆動するための駆動回路の発振等を防止する。【解決手段】オン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｌ”レベルの場合、ＣＭＯＳインバータ４２の出力側のデータ端子ＤＡが“Ｈ”レベルとなる。この結果、プリントヘッド１３側の共通端子ＩＮも“Ｈ”レベルとなり、各発光サイリスタ２１０のアノード・カソード間に電源電圧ＶＤＤが印加される。この際、発光サイリスタ２１０−１〜２１０−ｎの内、発光指令されている発光サイリスタ２１０のゲートのみを、シフトレジスタ１１０によって選択的に“Ｌ”レベルとすることで、発光指令されているサイリスタ２１０がターンオンする。ＰＭＯＳ４３のソースにＶＤＤ電源が接続され、サブストレート端子に、ＶＤＤ電源よりも高いＶＤＤ５電源が接続されているので、ＰＭＯＳ４３の閾値電圧が増加し、駆動回路４１の発振を防止できる。【選択図】図１
2011194810.tif 000002
【特許請求の範囲】
【請求項１】
各々、第１電源と接続される第１端子と、前記第１端子との間に駆動電流を流すための第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する第１制御端子とを有し、前記第１端子同士及び前記第２端子同士が共通接続された複数の３端子発光素子を駆動する駆動装置において、
第１ＭＯＳトランジスタを有し、入力された駆動信号に基づいて、前記複数の３端子発光素子のうち導通状態にあるものを駆動する駆動回路を備え、
前記第１ＭＯＳトランジスタは、
前記第１電源とは異なる電位の第２電源に接続された第３端子と、
共通接続された前記第２端子に接続された第４端子と、
前記駆動信号に基づいて前記第３端子及び前記第４端子間の導通状態を制御する第２制御端子と、
前記第１ＭＯＳトランジスタの閾値電圧を増加させる方向に、前記第２電源の電位とは異なる電位に設定されたサブストレート端子と、
を有することを特徴とする駆動装置。
【請求項２】
前記駆動回路は、更に、
共通接続された前記第２端子と前記第１電源との間に接続され、前記駆動信号に基づき前記第１ＭＯＳトランジスタに対して相補的にオン／オフ動作する第２ＭＯＳトランジスタを有することを特徴とする請求項１記載の駆動装置。
【請求項３】
前記第１電源の電位は、接地電位であり、
前記第２電源の電位は、電源電位であり、
前記サブストレート端子に設定された電位は、前記第２電源の電位よりも高い電位であり、
前記駆動信号は、論理“Ｈ”レベルと論理“Ｌ”レベルに遷移する信号であり、
前記第１ＭＯＳトランジスタは、前記第３端子であるソースと、前記第４端子であるドレーンと、前記第２制御端子であるゲートと、前記サブストレート端子とを有し、前記駆動信号の前記論理“Ｌ”レベルにより導通状態になるＰチャネルＭＯＳトランジスタであり、
前記第２ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項２記載の駆動装置。
【請求項４】
前記第１電源の電位は、電源電位であり、
前記第２電源の電位は、接地電位であり、
前記サブストレート端子に設定された電位は、前記第２電源の電位よりも低い電位であり、
前記駆動信号は、論理“Ｈ”レベルと論理“Ｌ”レベルに遷移する信号であり、
前記第１ＭＯＳトランジスタは、前記第３端子であるソースと、前記第４端子であるドレーンと、前記第２制御端子であるゲートと、前記サブストレート端子とを有し、前記駆動信号の前記論理“Ｈ”レベルにより導通状態になるＮチャネルＭＯＳトランジスタであり、
前記第２ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項２記載の駆動装置。
【請求項５】
前記第４端子と共通接続された前記第２端子とは、所定の特性インピーダンスを有する接続ケーブルにより接続され、
前記複数の３端子発光素子が配列された終端部には、共通接続された前記第２端子に接続された終端抵抗を有する終端回路が、配置されていることを特徴とする請求項１〜４のいずれか１項に記載の駆動装置。
【請求項６】
前記終端回路は、
前記終端抵抗とコンデンサとを有し、前記終端抵抗及び前記コンデンサが、共通接続された前記第２端子と接地電位端子との間に直列に接続されていることを特徴とする請求項５記載の駆動装置。
【請求項７】
前記終端抵抗は、前記接続ケーブルにおける前記特性インピーダンスと略等しい抵抗値を有することを特徴とする請求項５又は６記載の駆動装置。
【請求項８】
前記終端抵抗の抵抗値をＲＬ、前記接続ケーブルにおける前記特性インピーダンスをＺｏとした場合、
Ｚｏ／２≦ＲＬ≦２×Ｚｏ
の関係を満たすように設定されていることを特徴とする請求項５又は６記載の駆動装置。
【請求項９】
前記３端子発光素子は、発光サイリスタであり、
前記駆動回路の等価出力抵抗値は、前記発光サイリスタのターンオン特性で定まる負性抵抗値の絶対値よりも大きく設定されていることを特徴とする請求項１〜８のいずれか１項に記載の駆動装置。
【請求項１０】
請求項９記載の駆動装置は、更に、
クロック信号に基づきシリアルデータを入力して複数のトリガ信号を順に出力し、前記発光サイリスタにおける前記第１制御端子に対して前記トリガ信号を与えて前記発光サイリスタをオン状態にするシフトレジスタを備えたことを特徴とする駆動装置。
【請求項１１】
前記終端抵抗は、前記シフトレジスタを集積する半導体チップ上に形成されていることを特徴とする請求項１０記載の駆動装置。
【請求項１２】
前記発光サイリスタは、前記第１端子がカソード、前記第２端子がアノード、及び前記第１制御端子がゲートであり、
前記接続ケーブルは、同軸ケーブル、絶縁電線、ツイストペア電線、フレキシブルプラットケーブル、又は、フレキシブルプリント基板のいずれか１つであることを特徴する請求項９〜１１のいずれか１項に記載の駆動装置。
【請求項１３】
前記終端抵抗は、半導体基板上に形成されたポリシリコン素材、不純物を拡散して形成した拡散抵抗素材、又は、前記発光サイリスタと同一素材をパターンニングして形成した素材のいずれか１つであることを特徴する請求項９〜１２のいずれか１項に記載の駆動装置。
【請求項１４】
前記複数の３端子発光素子と、
請求項１０〜１３のいずれか１項に記載の駆動装置と、
を備えたことを特徴とするプリントヘッド。
【請求項１５】
請求項１４記載のプリントヘッドを備え、
前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光サイリスタ等の３端子発光素子の群を選択的に、且つサイクリックに駆動する駆動装置と、この駆動装置を有するプリントヘッドと、このプリントヘッドを有する電子写真プリンタ等の画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真プリンタ等の画像形成装置に設けられる駆動装置として、多数の発光サイリスタが配列された発光サイリスタアレイレイを駆動するために、相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）からなるＣＭＯＳインバータと電流制限抵抗とを備え、そのＣＭＯＳインバータにより、電流制限抵抗を介して発光サイリスタアレイのアノードへ駆動電流を供給する構成が知られている（例えば、特許文献１）。電流制限抵抗と発光サイリスタアレイのアノードとは、例えば、接続ケーブルで接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８７３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の駆動装置、プリントヘッド及び画像形成装置では、発光サイリスタの負性抵抗値の絶対値よりも駆動装置側の電流制限抵抗の抵抗値が小さいため、発光サイリスタの負性抵抗領域で発振することがあった。しかも、その発振現象は駆動電流の立ち上がり部や立ち下がり部で発生し、これによって実質的な駆動電流の駆動パルス幅が変動することで、露光エネルギー量が変化してしまうという課題があった。
【０００５】
又、電流制限抵抗と発光サイリスタアレイのアノードとが、長い接続ケーブルを介して電気的に接続されている場合、駆動装置と発光サイリスタアレイとの間で信号反射が多重に発生し、駆動電流波形の立ち上がり時間や立ち下がり時間が増大してしまい、発光サイリスタアレイに対して高速にスイッチング制御を行うことができないという課題もあった。
【課題を解決するための手段】
【０００６】
本発明の駆動装置は、各々、第１電源と接続される第１端子と、前記第１端子との間に駆動電流を流すための第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する第１制御端子とを有し、前記第１端子同士及び前記第２端子同士が共通接続された複数の３端子発光素子を駆動する駆動装置において、第１ＭＯＳトランジスタを有し、入力された駆動信号に基づいて、前記複数の３端子発光素子のうち導通状態にあるものを駆動する駆動回路を備えている。ここで、前記第１ＭＯＳトランジスタは、前記第１電源とは異なる電位の第２電源に接続された第３端子と、共通接続された前記第２端子に接続された第４端子と、前記駆動信号に基づいて前記第３端子及び前記第４端子間の導通状態を制御する第２制御端子と、前記第１ＭＯＳトランジスタの閾値電圧を増加させる方向に、前記第２電源の電位とは異なる電位に設定されたサブストレート端子と、を有することを特徴とする。
【０００７】
前記本発明の駆動装置において、例えば、前記第４端子と共通接続された前記第２端子とは、所定の特性インピーダンスを有する接続ケーブルにより接続され、前記複数の３端子発光素子が配列された終端部には、共通接続された前記第２端子に接続された終端抵抗を有する終端回路が、配置されている。
【０００８】
又、前記本発明の駆動装置において、例えば、前記３端子発光素子は、発光サイリスタであり、前記駆動回路の等価出力抵抗値は、前記発光サイリスタのターンオン特性で定まる負性抵抗値の絶対値よりも大きく設定されている。
【０００９】
本発明のプリントヘッドは、前記複数の３端子発光素子と、前記発明の駆動装置とを備えたことを特徴とする。
【００１０】
本発明の画像形成装置は、前記発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。
【発明の効果】
【００１１】
本発明の駆動装置及びプリントヘッドによれば、駆動回路における第１ＭＯＳトランジスタに基板バイアス効果を与えることで、閾値電圧を増加させ、飽和領域動作させることで第１ＭＯＳトランジスタによる定電流駆動を実現している。そのため、駆動回路の出力抵抗値を３端子発光素子（例えば、発光サイリスタ）の負性抵抗値よりも大きくすることができ、負性抵抗に起因する発振現象を未然に防止することができる。
【００１２】
又、例えば、終端回路を設けると、駆動回路と複数の３端子発光素子（例えば、発光サイリスタ）とを接続している接続ケーブルが長いときでも、駆動回路と３端子発光素子との間で信号反射が多重に発生して駆動電流波形の立ち上がり時間や立ち下がり時間が増大するといった課題を解決でき、３端子発光素子のスイッチング制御を高速に行うことができる。
【００１３】
本発明の画像形成装置によれば、前記プリントヘッドを備えているので、露光エネルギーの変動を抑制でき、印刷濃度むらのない高品質の画像形成が可能になる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の実施例１における図５中の印刷制御部及びプリントヘッドの回路構成を示すブロック図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図６】図６は図１中の発光サイリスタ２１０を示す構成図である。
【図７】図７は図１中のＰＭＯＳ４３を示す構成図である。
【図８】図８は図１の動作を示すタイムチャートである。
【図９】図９は図６の発光サイリスタ２１０におけるターンオン過程の動作説明図である。
【図１０】図１０は図７のＰＭＯＳ４３のトランジスタ特性を示す図である。
【図１１】図１１は本発明の実施例２における印刷制御部及びプリントヘッドの回路構成を示すブロック図である。
【図１２】図１２は図１１中の終端抵抗を示す構成図である。
【図１３】図１３は図１１の印刷制御部４０及びプリントヘッド１３Ａの動作を示す図である。
【図１４】図１４は本発明の実施例３における印刷制御部及びプリントヘッドの回路構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１６】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００１７】
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子スイッチ素子である発光サイリスタ）を用いた３端子スイッチ素子アレイとしての発光素子アレイを有する露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００１８】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００１９】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００２０】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
【００２１】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２２】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２３】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２４】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２５】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント基板１３ｂと、このプリント基板１３ｂ上に接着剤等で固定され、シフトレジスタが集積された複数の集積回路（以下「ＩＣ」という。）チップ１００と、この各ＩＣチップ１００上に接着剤等で固定された複数のチップ状の発光素子列（例えば、発光サイリスタ列）からなる発光素子アレイ２００とにより構成されている。各発光素子アレイ２００と各ＩＣチップ１００とは、図示しない薄膜配線等により電気的に接続され、更に、各ＩＣチップ１００中の複数の端子とプリント基板１３ｂ上の図示しない配線パッドとが、ボンディングワイヤ１３ｇにより電気的に接続されている。
【００２６】
複数の発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｃが配置され、このロッドレンズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント基板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。
【００２７】
（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００２８】
このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つのプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ５０，５２、用紙吸入口センサ５４、用紙排出口センサ５５、用紙残量センサ５６、用紙サイズセンサ５７、定着器用温度センサ５８、帯電用高圧電源５９、及び転写用高圧電源６０等が接続されている。ドライバ５０には現像・転写プロセス用モータ（ＰＭ）５１が、ドライバ５２には用紙送りモータ（ＰＭ）５３が、帯電用高圧電源５９には現像器１４が、転写用高圧電源６０には転写ローラ２７が、それぞれ接続されている。
【００２９】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ５８によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ５０を介して現像・転写プロセス用モータ５１を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５９をオン状態にし、現像器１４の帯電を行う。
【００３０】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ５６、用紙サイズセンサ５７によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ５３はドライバ５２を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ５４が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
【００３１】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個略直線状に配列したものである。
【００３２】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００３３】
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源６０がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ５５を通過してプリンタ外部へ排出される。
【００３４】
印刷制御部４０は、用紙サイズセンサ５７、及び用紙吸入口センサ５４の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源６０からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ５５を通過すると、帯電用高圧電源５９による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ５１の回転を停止させる。以後、上記の動作を繰り返す。
【００３５】
（実施例１の印刷制御部及びプリントヘッド）
図１は、本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。
【００３６】
プリントヘッド１３と印刷制御部４０とは、例えば、複数の接続ケーブル７０（＝７０−１〜７０−３）及び接続コネクタ７１（＝７１−１〜７１−３），７２（＝７２−１〜７２−３）を介して、電気的に接続されている。
【００３７】
複数の接続ケーブル７０（＝７０−１〜７０−３）は、例えば、同軸構造を備えた同軸ケーブル、絶縁電線、ツイストペア電線（信号往路と信号復路の芯線を近接配置し、両者を捻りつつ組みとしたもの）、フレキシブルフラットケーブル、又は、フレキシブルプリント配線板等で構成されている。
【００３８】
プリントヘッド１３は、ＩＣチップ１００内に形成されたシフトレジスタ１１０と、発光素子アレイ２００とを有している。
【００３９】
シフトレジスタ１１０は、接続コネクタ７２−３から入力されるクロック信号（以下単に「クロック」という。）としてのシリアルクロックＳＣＫに基づき、接続コネクタ７２−２からシリアルデータＳＩを入力し、複数のトリガ信号を順に複数の出力端子Ｑ１〜Ｑｎ，・・・から出力し、発光素子アレイ２００をオン／オフ動作させる回路であり、複数個のフリップフロップ回路（以下「ＦＦ」という。）１１１（＝１１１−１〜１１１−ｎ，・・・）を有している。各ＦＦ１１１は、データを入力する入力端子Ｄ、データを出力する出力端子Ｑ、及びシリアルクロックＳＣＫを入力するクロック端子ＣＫをそれぞれ有し、初段のＦＦ１１１−１の入力端子ＤがシリアルデータＳＩを入力し、このＦＦ１１１−１の出力端子Ｑが、２段目のＦＦ１１１−２の入力端子Ｄに接続され、以下同様に終段のＦＦ１１１−ｎ，・・・まで縦続接続されている。
【００４０】
このシフトレジスタ１１０では、印刷制御部４０から接続コネクタ７１−２，７１−３、接続ケーブル７０−２，７０−２及び接続ケーブル７２−２，７２−３を介して、シリアルクロックＳＣＫ及びシリアルデータＳＩが供給されると、シリアルクロックＳＣＫに同期して、シリアルデータＳＩを初段から終段のＦＦ１１１−１〜１１１−ｎ，・・・へと順次入力してシフトしていき、シフトしたデータを各段の出力端子Ｑ１〜Ｑｎ，・・・から出力する構成になっている。
【００４１】
シフトレジスタ１１０は、例えば、シリコンウェハ基材上に公知のＣＭＯＳ構造を用いて作成されるが、その他、ガラス基板上に公知の薄膜トランジスタ（ＴＦＴ）技術を用いて製造することもできる。
【００４２】
発光素子アレイ２００は、３端子発光素子である例えば複数のＮゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）を有し、これらの各発光サイリスタ２１０の第１端子（例えば、カソード）が第１電源（例えば、グランドＧＮＤ＝０Ｖ）に接続され、第２端子（例えば、アノード）が駆動電流Ｉｏｕｔを流す共通端子ＩＮに接続され、第１制御端子（例えば、ゲート）がシフトレジスタ１１０の各出力端子Ｑ１〜Ｑｎ，・・・に接続されている。各発光サイリスタ２１０は、アノード・カソード間に略電源電圧ＶＤＤが印加された状態で、ゲートに“Ｌ”レベルのトリガ信号が入力されると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。シフトレジスタ１１０のＦＦ１１１−１〜１１１−ｎ，・・・の総数と、発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数とは、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッドの場合、それぞれ４９９２個であり、これらが配列されることになる。
【００４３】
印刷制御部４０は、発光素子アレイ２００のオン／オフを指令する駆動信号としてのオン／オフ指令信号ＤＲＶＯＮ−Ｎ（但し、「−Ｎ」は負論理を意味する。）、シフトレジスタ１１０に対する制御信号であるシリアルデータＳＩ及びシリアルクロックＳＣＫをプリントヘッド１３へ供給する図示しない回路と、複数の発光素子アレイ２００を時分割に駆動する複数の駆動回路４１等とを有している。図１においては、説明を簡略化するために１個の駆動回路４１のみが図示されている。複数の発光素子アレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられた駆動回路４１によってそれらが同時並行的に分割駆動が行われる構成になっている。
【００４４】
印刷制御部４０側の駆動回路４１等と、プリントヘッド１３側のシフトレジスタ１１０とにより、本実施例１の駆動装置が構成されている。
【００４５】
一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光素子アレイ２００のチップを図４のプリント基板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、駆動回路４１は前記２６個の発光素子アレイ２００に対応して設けられ、これらの駆動回路４１における出力端子の総数が２６である。なお、駆動回路４１は、図１においては印刷制御部４０の内部に配置されているが、プリントヘッド１３の内部に配置しても良い。
【００４６】
駆動回路４１は、入力されるオン／オフ指令信号ＤＲＶＯＮ−Ｎを反転してデータ端子ＤＡに出力するＣＭＯＳインバータ４２により構成されている。ＣＭＯＳインバータ４２は、第１導電型の第１ＭＯＳトランジスタ（例えば、ＰチャネルＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）４３と、第２導電型の第２ＭＯＳトランジスタ（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）４４とを有し、これらが第２電源（例えば、電源電圧ＶＤＤ電源）とグランドＧＮＤとの間に直列に接続されている。
【００４７】
即ち、ＰＭＯＳ４３は、第２制御端子（例えば、ゲート）にオン／オフ指令信号ＤＲＶＯＮ−Ｎが入力され、第３端子（例えば、ソース）がＶＤＤ電源に接続され、第４端子（例えば、ドレーン）がデータ端子ＤＡに接続され、サブストレート端子がＶＤＤ電源の電位とは異なる電位（例えば、ＶＤＤ電源より高い電位）の第３電源（例えば、電源電圧ＶＤＤ５電源）に接続されている。ＮＭＯＳ４４は、ゲートにオン／オフ指令信号ＤＲＶＯＮ−Ｎが入力され、ソースがグランドＧＮＤに接続され、ドレーンがデータ端子ＤＡに接続されている。データ端子ＤＡは、接続コネクタ７１−１、接続ケーブル７０−１、及び接続コネクタ７２−１を介して、発光素子アレイ２００側の共通端子ＩＮに接続されている。
【００４８】
（実施例１の発光サイリスタ）
図６（ａ）〜（ｄ）は、図１中の発光サイリスタ２１０を示す構成図である。
【００４９】
図６（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【００５０】
図６（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ（Metal  Organic-Chemical  Vapor  Deposition）法により、ＧａＡｓウェハ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。
【００５１】
即ち、図示しない所定のバッファ層や犠牲層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３とを順に積層させたＮＰＮの３層構造からなるウェハを形成する。次いで、公知のフォトリソグラフィ法を用いて、最上層であるＮ型層２１３の一部に、選択的にＰ型不純物領域２１４を形成する。更に、公知のエッチング法により、図示しない溝部を形成することで、素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型領域２１１の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。これと同時に、Ｐ型領域２１４とＮ型領域２１３にも、それぞれアノードＡとゲートＧが形成される。
【００５２】
図６（ｃ）は、発光サイリスタ２１０の他の形態を示す断面構造図である。この断面構造では、例えば、ＧａＡｓウェハ基材を用い、公知のＭＯ−ＣＶＤ法により、そのＧａＡｓ基材の上層に所定の結晶をエピタキシャル成長させることで製造される。
【００５３】
即ち、図示しない所定のバッファ層や犠牲層をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層２１１、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１５とを順に積層させたＰＮＰＮの４層構造のウェハを形成する。更に、公知のエッチング法を用いて、図示しない溝部を形成することで素子分離を行う。又、前記エッチングの過程で、発光サイリスタ２１０の最下層となるＮ型領域２１１の一部を露出させ、この露出領域に金属配線を形成してカソードＫを形成する。同様に、最上層となるＰ型領域２１５の一部を露出させ、この露出領域に金属配線を形成してアノードＡを形成する。これと同時に、Ｎ型領域２１３にゲートＧが形成される。
【００５４】
図６（ｄ）は、図６（ｂ）、（ｃ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＰＮＰＴＲ２２１のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。又、ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。
【００５５】
なお、図６に示す発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであっても良く、更には、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。
【００５６】
図６の発光サイリスタ２１０は、例えば、エピタキシャルフィルムボンディング法を用いて、シフトレジスタ１１０を集積したＩＣウェハと接着され、両者の接続端子間がフォトリソグラフィ法を用いて配線される。更に、公知のダイシング法を用いて複数のチップに分離することで、図４に示すように、ＩＣチップ１００及び発光素子アレイ２００からなる複合チップが形成される。
【００５７】
（図１中のＰＭＯＳ）
図７（ａ）〜（ｃ）は、図１中のＰＭＯＳ４３を示す構成図である。
【００５８】
図７（ａ）は、ＰＭＯＳ４３の回路シンボルを示し、ドレーンＤ、ゲートＧ、ソースＳ、及びサブストレート端子ｓｕｂの４つの端子を有している。図７（ｂ）は、ＰＭＯＳ４３のチャネル方向への縦断面を示す断面図である。
【００５９】
図７（ｂ）に示すように、ＰＭＯＳ４３は、図１中のＮＭＯＳ４４と共に、例えば、Ｐ型シリコンウェハからなる基板３００に形成されている。基板３００の表面内には図示しないＮＭＯＳ４４が形成され、このＮＭＯＳ４４に対してＰＭＯＳ４３を電気的に分離するために、ＰＭＯＳ形成用のサブストレート領域（例えば、Ｎウェル領域（Ｎｗｅｌｌ））３０１が、基板３００内に形成されている。Ｎウェル領域３０１は、基板３００内にＮ型不純物を島状に拡散して形成される。Ｎウェル領域３０１内には、Ｐ型不純物を拡散してソース領域３０２とドレーン領域３０３とが対向して形成されている。
【００６０】
ソース領域３０２とドレーン領域３０３との間のチャネル形成予定領域上には、図示しないゲート絶縁膜を介して、ポリシリコンからなるゲート部３０５が形成されている。ソース領域３０２とドレーン領域３０３とは、ゲート部３０５をマスクとして、Ｐ型不純物を基板３００中に拡散させることにより形成される。これらのソース領域３０２、ドレーン領域３０３、及びゲート部３０５により、ＰＭＯＳ４３が構成されており、このＰＭＯＳ４３を図示しない他の素子と電気的に分離するために、ソース領域３０２及びドレーン領域３０３の周囲にフィールド酸化膜３０４が形成されている。
【００６１】
ソース領域３０２、ドレーン領域３０３、及びゲート部３０５上のコンタクト領域には、図示しない金属電極が形成され、Ｎウェル領域３０１にサブストレート端子ｓｕｂが、ソース領域３０２にソースＳが、ドレーン領域３０３にドレーンＤが、ゲート部３０５にゲートＧが、それぞれ接続されている。全体は、図示しないパッシベーション膜により覆われている。
【００６２】
（実施例１の印刷制御部及びプリントヘッドの概略動作）
図１において、例えば、印刷制御部４０におけるオン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｈ”レベルの場合、ＣＭＯＳインバータ４２を構成するＰＭＯＳ４３がオフ状態、ＮＭＯＳ４４がオン状態となり、出力側のデータ端子ＤＡは、“Ｌ”レベル（≒０Ｖ）となる。この結果、接続コネクタ７１−１、接続ケーブル７０−１及び接続コネクタ７２−１を介して、プリントヘッド１３側の共通端子ＩＮも略０Ｖとなり、各発光サイリスタ２１０のアノードへ流れる駆動電流Ｉｏｕｔもゼロとなり、発光サイリスタ２１０−１〜２１０−ｎが全て非発光状態となる。
【００６３】
これに対し、オン／オフ指令信号ＤＲＶＯＮ−Ｎ信号が“Ｌ”レベルの場合、ＣＭＯＳインバータ４２を構成するＰＭＯＳ４３がオン状態、ＮＭＯＳ４４がオフとなり、出力側のデータ端子ＤＡが“Ｈ”レベルとなる。この結果、接続コネクタ７１−１、接続ケーブル７０−１、接続コネクタ７２−１及びプリントヘッド１３側の共通端子ＩＮを介して、発光サイリスタ２１０のアノードへ駆動電流Ｉｏｕｔが流れ、発光サイリスタ２１０−１〜２１０−ｎの内、シフトレジスタ１１０により発光指令されている発光サイリスタ２１０のゲートに“Ｌ”レベルのトリガ信号が与えられて選択的に発光状態となる。
【００６４】
ここで、ＰＭＯＳ４３は、ソースがＶＤＤ電源と接続され、サブストレート端子がＶＤＤ５電源と接続されており、典型的な設計例においては、ＶＤＤ電源の電圧は３．３Ｖ、ＶＤＤ５電源の電圧は５Ｖに設定される。このように、ＰＭＯＳ４３のソース・サブストレート端子間には電位差が設定されているので、このＰＭＯＳ４３においては基板バイアス効果を生じ、その電位差に応じて閾値電圧Ｖｔｐが増加するようになっている。
【００６５】
この結果、ＰＭＯＳ４３が飽和領域で動作するようになって、電子デバイス物理の理論により良く知られているように、この時のドレーン電流１ｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｐ）２
但し、Ｋ；定数
Ｗ；ＰＭＯＳ４３のゲート幅
Ｌ；ＰＭＯＳ４３のゲート長
Ｖｔｐ；ＰＭＯＳ４３の閾値電圧
Ｖｇｓ；ＰＭＯＳ４３のゲート・ソース間電圧（≒電源電圧ＶＤＤ）
【００６６】
この式から明らかなように、ＰＭＯＳ４３のドレーン電流１ｄ、即ち発光サイリスタ２１０の駆動電流Ｉｏｕｔは、ＶＤＤ電源及びＶＤＤ５電源の電圧を調整することで変化させることができる。その上、ＰＭＯＳ４３のように、飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することで、ドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長Ｌを大きめに設定することが望ましい。
【００６７】
なお、図１における駆動回路４１においては、データ端子ＤＡを“Ｌ”レベルとするためにＮＭＯＳ４４を設けているが、ＰＭＯＳ４３をオフすることで、駆動電流Ｉｏｕｔを遮断して発光サイリスタ２１０−１〜２１０−８をターンオフさせることができるので、発光サイリスタ２１０のスイッチング速度に高速性を要求されないケースにおいては、ＮＭＯＳ４４を省略することも可能である。
【００６８】
（実施例１の印刷制御部及びプリントヘッドの詳細動作）
図８は、図１のプリントヘッド１３及び印刷制御部４０の詳細な動作を示すタイムチャートである。
【００６９】
この図８では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝８）を順次点灯させる場合の動作波形が示されている。
【００７０】
先ず、画像形成装置１のおける電源投入時の予備動作として、図１のシフトレジスタ１１０のリセット処理が行われる。このリセット処理では、シリアルデータＳＩを“Ｈ”レベルとしておき、シフトレジスタ１１０の段数（例えば、ｎ＝８）に相当する個数のシリアルクロックＳＣＫのクロックパルスを、接続コネクタ７１−３、接続ケーブル７０−３及び接続コネクタ７２−３を介して、シフトレジスタ１１０に入力する。これにより、“Ｈ”レベルのシリアルデータＳＩが、接続コネクタ７１−２、接続ケーブル７０−２及び接続コネクタ７２−２を介して、全シフトレジスタ１１１−１〜１１１−８へ入力され、この全出力端子Ｑ１〜Ｑ８が“Ｈ”レベルとなる。
【００７１】
１ライン分の走査に先立ち、図８の時刻ｔ１において、シリアルデータＳＩが“Ｌ”レベルに設定される。次いで時刻ｔ２において、シリアルクロックＳＣＫの第１パルスＳＣＫ１が入力される。第１パルスＳＣＫ１が立ち上がると、シリアルデータＳＩは、接続コネクタ７１−２、接続ケーブル７０−２及び接続コネクタ７２−２を介して、シフトレジスタ１１０内の第１段ＦＦ１１１−１に取り込まれ、これより僅かに遅れて、第１段ＦＦ１１１−１の出力端子Ｑｌが“Ｌ”レベルへと遷移する。第１パルスＳＣＫ１が立ち上がった後で、時刻ｔ３にてシリアルデータＳＩが再び“Ｈ”レベルに戻される。
【００７２】
第１段ＦＦ１１１−１の出力端子Ｑ１が“Ｌ”レベルとなることで、発光サイリスタ２１０−１のゲート電位が低下する。次いで時刻ｔ４にて、オン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｈ”レベルにされる。これにより、ＣＭＯＳインバータ４２のＮＭＯＳ４４がオン状態になってデータ端子ＤＡが“Ｌ”レベルになり、接続コネクタ７１−１、接続ケーブル７０−１、接続コネクタ７２−１及び共通端子ＩＮを介して、発光サイリス２１０−１のアノード・ゲート間に電位差を生じる。この結果、シフトレジスタ１１０による“Ｌ”レベルのトリガ信号によって、発光サイリスタ２１０−１がターンオンして発光状態となる
【００７３】
発光サイリスタ２１０−１による発光状態は、主としてアノード・カソード間に流れる電流によるので、一度ターンオンした発光サイリスタ２１０−１をオフさせるためには、アノード・カソード間に印加される電圧を略０Ｖにする必要がある。そのため、時刻ｔ５において、オン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｈ”レベルにされる。すると、ＣＭＯＳ４２のＮＭＯＳ４４がオン状態になってデータ端子ＤＡの電位が“Ｌ”レベルとなり、発光サイリスタ２１０−１のアノード・カソード間電圧が略０Ｖとなり、この発光サイリスタ２１０−１がオフする。
【００７４】
前述したように、発光サイリスタ２１０−１〜２１０−８の発光出力は、主としてそのアノード・カソード間に流れる駆動電流Ｉｏｕｔの電流値によるので、図１において駆動信号源として定電流特性を有する駆動回路４１を用いることで、発光サイリスタ２１０の発光時におけるアノード・カソード間電圧に多少の素子ばらつきを生じていたとしても、その駆動電流Ｉｏｕｔを所定値に保つことができる。
【００７５】
なお、図８では、発光サイリスタ２１０−１を発光させるために、時刻ｔ４でデータ端子ＤＡを“Ｈ”レベルとし、消灯させるために時刻ｔ５で“Ｌ”レベルとしているが、発光サイリスタ２１０−１を発光させる必要がない場合には、時刻ｔ４〜ｔ５の間もデータ端子ＤＡを“Ｌ”レベルのままとすれば良い。このように、データ端子ＤＡの論理レベルにより、発光サイリスタ２１０−１の発光状態／非発光状態を切り替えることができる。
【００７６】
次いで、時刻ｔ６において、シリアルクロックＳＣＫの第２パルスＳＣＫ２が立ち上がる。この時、シリアルデータＳＩは“Ｈ”レベルとなっているので、これより僅かに遅れて、シフトレジスタ１１０内における第１段ＦＦ１１１−１の出力端子Ｑ１が“Ｈ”レベルへと遷移する一方で、第２段ＦＦ１１１−２の出力端子Ｑ２が“Ｌ”レベルに変化する。時刻ｔ７において、オン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｌ”レベルにされる。これにより、ＣＭＯＳ４２のＰＭＯＳ４３がオン状態になってデータ端子ＤＡが“Ｈ”レベルになる。この結果、発光サイリスタ２１０−２のアノード・ゲート間に電位差を生じ、シフトレジスタ１１０による“Ｌ”レベルのトリガ信号によって発光サイリスタ２１０−２がターンオンして発光状態となる。
【００７７】
発光サイリスタ２１０−２による発光状態は、主としてアノード・カソード間に流れる駆動電流Ｉｏｕｔの電流値によるので、一度ターンオンした発光サイリスタ２１０−２をオフさせるためには、アノード・カソード間に印加される電圧を略０Ｖにすることが必要になる。そのため、時刻ｔ８において、オン／オフ指令信号ＤＲＶＯＮ−Ｎが“Ｈ”レベルにされる。これにより、ＣＭＯＳインバータ４２のＮＭＯＳ４４がオン状態になってデータ端子ＤＡの電位が“Ｌ”レベルになり、発光サイリスタ２１０−２のアノード・カソード間電圧が略０Ｖになって発光サイリスタ２１０−２がオフ状態になる。
【００７８】
このように、シリアルクロックＳＣＫの第１パルスＳＣＫ１、第２パルスＳＣＫ２、第３パルスＳＣＫ３、第４パルスＳＣＫ４、第５パルスＳＣＫ５、第６パルスＳＣＫ６、第７パルスＳＣＫ７、第８パルスＳＣＫ８及び第９パルスＳＣＫ９が立ち上がる毎に、シフトレジスタ１１０の第１段出力端子Ｑ１、第２段出力端子Ｑ２、第３段出力端子Ｑ３、第４段出力端子Ｑ４、第５段出力端子Ｑ５、第６段出力端子Ｑ６、第７段出力端子Ｑ７、及び第８段出力端子Ｑ８が順次１出力端子Ｑだけが“Ｌ”レベルとなり、他の出力端子Ｑが“Ｈ”レベルとなる。このため、シリアルデータＳＩが“Ｈ”レベルの時、出力端子Ｑ１〜Ｑ８に接続される発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑ１〜Ｑ８が“Ｌ”レベルとなっているものだけが択一的に発光する。
【００７９】
この際、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、これらの発光サイリスタ２１０−１〜２１０−８のアノード・ゲート間を順方向にバイアスさせる電位差を与え、“Ｌ”レベルのゲート信号を与えるだけで良い。又、発光サイリスタ２１０−１〜２１０−８をオフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差を０Ｖにしたり、逆方向へ電圧を印加することもできる。
【００８０】
更に、図８の発光サイリスタ２１０−１における時刻ｔ４〜ｔ５間の駆動時間Ｔ１、発光サイリスタ２１０−２における時刻ｔ７〜ｔ８間の駆動時間Ｔ２等は、異なる時間であっても良く、発光サイリスタ２１０−１〜２１０−８等の発光効率にばらつきを生じていたとしても、これを補正して所定の露光エネルギー量が得られるようにするため、駆動時間Ｔ１，Ｔ２等を異なる値に制御することは容易である。
【００８１】
（実施例１の発光サイリスタの動作）
図９（ａ）〜（ｄ）は、図６の発光サイリスタ２１０におけるターンオン過程の動作説明図であり、同図（ａ）は発光サイリスタ２１０のシンボルと各端子の電圧、電流の記号を示す図、同図（ｂ）は同図（ａ）の等価回路を示す図、及び同図（ｃ）、（ｄ）は動作波形を示す図である。
【００８２】
図９（ａ）に示す発光サイリスタ２１０において、Ｖａはアノード電圧、Ｖｇｋはゲート・カソード間電圧、Ｉａはアノード電流、及び、Ｉｇはゲート電流である。
【００８３】
図９（ｂ）において、破線で囲まれた発光サイリスタ２１０の等価回路は、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。
【００８４】
例えば、発光サイリスタ２１０のターンオン過程を説明するために、ゲートが“Ｌ”レベルになっている場合を考える。
【００８５】
発光サイリスタ２１０を駆動するために図示しないゲート駆動回路の出力電圧が“Ｈ”レベルとされ、アノード電流Ｉａが発生する。この時、アノード電流Ｉａは、発光サイリス２１０のアノード・ゲート間のＰＮ接合、即ちＮＰＮＴＲ２２１のエミッタ・ベース間を順方向電流となって流れ、ゲート電流Ｉｇを生じる。ゲート電流Ｉｇが流れる結果、発光サイリスタ２１０にはアノード電圧Ｖａを生じる。
【００８６】
ゲート電流１ｇは、発光サイリスタ２１０の内部にあるＰＮＰＴＲ２２１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることで、ＰＮＰＴＲ２２１がオン状態への移行を開始して、このＰＮＰＴＲ２２１のコレクタにはコレクタ電流を生じる。このコレクタ電流は、ＮＰＮＴＲ２２２のベース電流となり、このＮＰＮＴＲ２２２をオン状態へと移行させる。これにより生じたコレクタ電流は、ＰＮＰＴＲ２２１のベース電流Ｉｂを増強し、このＰＮＰＴＲ２２１のオン状態への移行を加速させることになる。
【００８７】
一方、ＮＰＮＴＲ２２２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧、即ち、ゲート・カソード間電圧Ｖｇｋが低下して、図示しないゲート駆動回路の“Ｌ”レベル出力電圧（ＶｏＬ）以下となると、発光サイリスタ２１０のゲートからゲート駆動回路の出力端子側に流れるゲート電流１ｇが略ゼロとなる。この結果、発光サイリスタ２１０のカソードには、アノード電流１ａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタ２１０は完全にオン状態となる。
【００８８】
図９（ｃ）は、発光サイリスタ２１０のターンオン過程を説明する図であって、横軸にアノード電流Ｉａ、縦軸にアノード電圧Ｖａを示している。
【００８９】
発光サイリスタ２１０の消灯状態において、アノード電流Ｉａは略ゼロであり、図９（ｃ）のグラフの原点（０，０）の状態にある。発光サイリスタ２１０のターンオン開始に伴い、アノード駆動が行われると、図９（ｃ）中の矢印で示したようにアノード電圧Ｖａが上昇して、ピーク点のアノード電圧Ｖｐに到達する。
【００９０】
発光サイリスタ２１０のアノード・ゲート間電圧Ｖａｇは、ＰＮＰＴＲ２２１のエミッタ・ベース間電圧Ｖｂｅと等しく、ゲート駆動回路の“Ｌ”レベル出力電圧（ＶｏＬ）とピーク点のアノード電圧Ｖｐとの間には、
Ｖｐ＝Ｖａｇ＋ＶｏＬ
の関係がある。ピーク点のアノード電圧Ｖｐが順方向に印加されることで、ゲート電流Ｉｇ（＝ＰＮＰＴＲ２２１のベース電流Ｉｂ）を生じる。図９（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタ２１０のオフ領域ＡＲ１とオン遷移領域ＡＲ２との境目に相当している。
【００９１】
ポイント（Ｉｐ，Ｖｐ）におけるピーク点のアノード電流Ｉｐから、更にアノード電流Ｉａが増加するに伴い、アノード電圧Ｖａが低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイント（Ｉｖ，Ｖｖ）は、発光サイリスタ２１０のオン遷移領域ＡＲ２とオン領域ＡＲ３との境目に相当しており、この時のゲート電流Ｉｇが略ゼロにまで低下していて、図示しないゲート駆動回路は、実質的に発光サイリスタ２１０のゲートから切り離されたのと等価な状態にある。
【００９２】
ポイント（Ｉｖ，Ｖｖ）から更にアノード電流Ｉａが増加するに伴い、アノード電圧Ｖａが増加していき、丸印を付して示すポイント（Ｉｌ，Ｖｌ）に到達する。このポイント（Ｉｌ，Ｖｌ）は、発光サイリスタ２１０の発光駆動の最終動作ポイントであり、図１の駆動回路４１から供給される駆動電流Ｉｏｕｔに等しいアノード電流Ｉａ（＝Ｉｌ）により、所定の発光パワーで発光駆動が行われる。
【００９３】
図９（ｄ）は、図９（ｃ）に対応する図であって、横軸にアノード電流Ｉａ、縦軸にゲート電流Ｉｇを示しており、前記発光サイリスタ２１０のターンオン過程において生じる発光サイリスタ２１０のゲート電流Ｉｇとそのピーク値Ｉｇ１と前記アノード電圧Ｖｐとアノード電流Ｉｐとの関係を示している。
【００９４】
なお、図９（ｃ）に示すオン遷移領域ＡＲ２においては、アノード電流Ｉａの増加によりアノード電圧Ｖａが低下する特性を示しており、このオン遷移領域ＡＲ２でアノード・カソード間は負性抵抗を示す。図９（ｃ）において一点鎖線で示すのは、前記負性抵抗領域における特性線の接線であって、この接線の傾きが負性抵抗値に対応しており、その負性抵抗値は、発光サイリスタ２１０の製造ばらつきやチップ温度等により変動するが、典型例では数ＫΩに達するものである。
【００９５】
これに対し、従来の駆動回路（図１の駆動回路４１に相当）は、ＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳインバータ（図１のＣＭＯＳインバータ４２に対応）と、このＣＭＯＳインバータの出力側と発光サイリスタのアノード（図１の発光サイリスタ２１０のアノードに相当）との間に接続された電流制限抵抗とにより構成され、その電流制限抵抗の抵抗値の典型例が、例えば１８０Ωに設定されている。そのため、従来の駆動回路を用いて図９の特性の発光サイリスタ２１０を駆動する場合を考えると、そのターンオン過程は、図９（ｃ）のグラフの原点（０，０）を出発して図９（ｃ）中の矢印で示す通り、ポイント（Ｉｐ，Ｖｐ）を経由してポイント（Ｉｖ，Ｖｖ）に至り、最終的にポイント（Ｉｌ，Ｖｌ）で発光駆動が行われることになる。その途中でオン遷移領域ＡＲ２にて示す負性抵抗領域を経由することになるが、前記駆動回路の出力抵抗値（これは前記電流制限抵抗の抵抗値に略等しい）は、発光サイリスタ２１０の負性抵抗値よりも小さいため、そのオン遷移領域ＡＲ２で発振してしまうという間題点があった。
【００９６】
このような従来の問題点を解決するために、本実施例１の駆動回路４１では、従来の電流制限抵抗を省略し、ＣＭＯＳインバータ４２におけるＰＭＯＳ４３を図７のような構成にしている。以下、本実施例１におけるＰＭＯＳ４３のトランジスタ特性を説明する。
【００９７】
（実施例１のＰＭＯＳのトランジスタ特性）
図１０（ａ）、（ｂ）は、図７のＰＭＯＳ４３のトランジスタ特性を示す図である。
【００９８】
図１０（ａ）は、ＰＭＯＳ４３のゲート電圧とドレーン電流の関係を示す図であって、横軸はゲート・ソース間電圧Ｖｇｓを示し、縦軸にドレーン電流の平方根をＳＱＲＴ（Ｉｄ）として示している。
【００９９】
図１０（ａ）において、例えば、曲線ＴＣ１はゲート・ソース間電圧Ｖｇｓの増加に対して略直線的に変化しており、この曲線ＴＣ１の接線と横軸との交点が、ＰＭＯＳ４３の閾値電圧Ｖｔ１となっている。なお、曲線ＴＣ１は、図１においてソース・サブストレート端子間の電位差がない場合を示しており、通常のＰＭＯＳの特性と等しい。これに対し、図１のようにＰＭＯＳ４３のソース電位ＶＤＤよりもサブストレート端子電位ＶＤＤ５を高くした場合には、曲線ＴＣ２のように、閾値電圧Ｖｔ１が大きくなる方向にシフトしていく（この時の閾値電圧はＶｔ２）。このような特性変動は、基板バイアス効果として知られている現象である。ＰＭＯＳ４３のソース電圧ＶＤＤよりもサブストレート端子電圧ＶＤＤ５を更に高くし、例えば、ＶＤＤ＝３．３Ｖ、ＶＤＤ５＝５Ｖとすると、曲線ＴＣ３の状態となる。
【０１００】
図１０（ｂ）は、ＰＭＯＳ４３において、ゲート・ソース間電圧Ｖｇｓを電源電圧ＶＤＤに略等しくした場合におけるドレーン電圧とドレーン電流の関係を模式的に示す図であって、横軸はドレーン・ソース間電圧Ｖｄｓを示し、縦軸にドレーン電流１ｄを示している。
【０１０１】
図１０（ｂ）において、曲線ＴＣ１０は図１０（ａ）の曲線ＴＣ１と、曲線ＴＣ２０は図１０（ａ）の曲線ＴＣ２と、曲線ＴＣ３０は図１０（ａ）の曲線ＴＣ３とに対応するものであって、例えば、曲線ＴＣ１０においてはドレーン電流１ｄとして大きな値が得られる一方で、ドレーン・ソース間電圧Ｖｄｓが増加するに従いドレーン電流１ｄもまた増加する特性となる。又、曲線ＴＣ３０においては、曲線ＴＣ１０の場合よりもドレーン電流Ｉｄが小さくなってしまうものの、ドレーン・ソース間電圧Ｖｄｓが所定値以上であれば、ドレーン電流１ｄが略一定とみなせて駆動電流Ｉｏｕｔとなり、ドレーン・ソース間電圧Ｖｄｓによらない定電流特性が得られることが判る。
【０１０２】
以上の関係を定量的に説明すると、電子デバイス物理の理論により良く知られているように、ＰＭＯＳ４３のドレーン電流１ｄは、次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｐ）２
但し、Ｋ；定数
Ｗ；ＰＭＯＳ４３のゲート幅
Ｌ；ＰＭＯＳ４３のゲート長
Ｖｇｓ；ＰＭＯＳ４３のゲート・ソース間電圧
Ｖｔｐ；ＰＭＯＳ４３の閾値電圧
【０１０３】
図１及び図７を用いて説明したように、本実施例１の駆動回路４１において、ＰＭＯＳ４３のソースとサブストレート端子は切り離され、両者間には電位差が設定され、ソース電圧（＝ＶＤＤ）よりもサブストレート端子電圧（＝ＶＤＤ５）が高い電圧に設定される。そのため、それにより生じる基板バイアス効果により、ＰＭＯＳ４３の閾値電圧Ｖｔｐを増加させることができて、サブストレート端子電圧（＝ＶＤＤ５）によってドレーン電流Ｉｄを調整することができる。
【０１０４】
この時、ＰＭＯＳ４３のゲート・ソース間に印加される電圧は、電源電圧ＶＤＤに略等しく、たかだか３．３Ｖ程度であるため、前述した閾値電圧Ｖｔｐの増加によって、オーバドライブ電圧ΔＶ（＝Ｖｇｓ−Ｖｔ）が減少していき、ＰＭＯＳ４３は飽和領域で動作するようになる。
【０１０５】
ＰＭＯＳ４３のゲート幅Ｗとゲート長Ｌの比は、ＰＭＯＳ４３の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように前記閾値電圧Ｖｔｐもまた調整することが可能であって、前記ドレーン電流Ｉｄもまた比較的自由に調整することができる。
【０１０６】
又、ＰＭＯＳ４３においては、このゲート長Ｌを比較的大きめに設定することで、ドレーン電圧が多少変動したとしても、ドレーン電流値を所定値に保つことが可能である。このような特性はＰＭＯＳの定電流特性として公知であり、良好な特性を得るためには、ＰＭＯＳ４３のゲート長Ｌを大きめに設定することが望ましい。
【０１０７】
前記ＰＭＯＳ４３が定電流動作する場合、その出力抵抗値は非常に大きくなり（理想的には無限大）、図９に示す発光サイリスタ２１０の特性曲線に引いた負荷線は略縦線となって、発光サイリスタ２１０の特性曲線とは唯一点でのみ交わることになる。
【０１０８】
このようにすることで、本実施例１の駆動回路４１では、発光サイリスタ２１０の負性抵抗に起因して発振するという従来の問題を解決することができる。
【０１０９】
（本実施例１の効果）
本実施例１によれば、次の（１）〜（３）のような効果がある。
【０１１０】
（１）  本実施例１の駆動回路４１を有する駆動装置とこれを用いたプリントヘッド１３によれば、駆動回路４１におけるＰＭＯＳ４３に基板バイアス効果を与えることで、閾値電圧Ｖｔｐを増加させ、飽和領域動作させることでＰＭＯＳ４３による定電流駆動を実現している。そのため、駆動回路４１の出力抵抗値を発光サイリスタ２１０の負性抵抗値よりも大きくすることができ、負性抵抗に起因する発振現象を未然に防止することができる。
【０１１１】
（２）  駆動回路４１と発光サイリスタ２１０との間には、接続ケーブル７０−１が介在しており、その配線抵抗に起因する電圧降下が生じる。しかし、本実施例１における駆動回路４１は、略定電流特性を有するので、接続ケーブル７０−１による電圧降下に変動を生じたとしても、駆動電流値を略一定のままとすることができ、発光サイリスタ２１０の駆動エネルギー量には変動を生じないという効果も得られる。
【０１１２】
（３）  本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１１３】
（実施例２の印刷制御部及びプリントヘッド）
図１１は、本発明の実施例２における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１１４】
本実施例３の画像形成装置１では、プリントヘッド１３Ａの回路構成が、実施例１のプリントヘッド１３と異なる。本実施例３のプリントヘッド１３Ａは、実施例１と同様のシフトレジスタ１１０及び発光素子アレイ２００と、新たに追加された終端回路１２０とを有している。
【０１１５】
終端回路１２０は、発光素子アレイ２００の終端部に配置され、共通端子ＩＮに接続されている。この終端回路１２０は、複数の終端抵抗１３０（＝１３０−１〜１３０−３，・・・）とコンデンサ１４０との直列回路で構成され、特定の終端抵抗の接続点（例えば、終端抵抗１３０−１及び１３０−２の接続点）が共通端子ＩＮに接続され、この共通端子ＩＮと接地電位端子（グランド）との間に、終端抵抗１３０−１及びコンデンサ１４０が直列に接続されている。
その他の構成は、実施例１と同様である。
【０１１６】
（実施例２の終端抵抗）
図１２（ａ）〜（ｄ）は、図１１中の終端抵抗１３０を示す構成図である。
【０１１７】
図１２（ａ）、（ｃ）は、図４中のＩＣチップ１００の所定箇所に形成された終端抵抗１３０の構成例を示す平面図、図１２（ｂ）は図１２（ａ）中のＸ１−Ｘ２線断面図、及び、図１２（ｄ）は図１２（ｃ）中のＹ１−Ｙ２線断面図である。
【０１１８】
図１２（ａ）、（ｂ）に示される終端抵抗１３０は、図１中のシフトレジスタ１１０が形成された図４中のＩＣチップ１００内に配置され、ポリシリコン素材であるポリシリコン膜により形成されている。
【０１１９】
即ち、ＩＣチップ１００内において、シフトレジスタ１１０が形成された半導体基板（例えば、シリコン基板）１０１上には、フィールド酸化膜１０２が形成され、このフィールド酸化膜１０２上に、ポリシリコン膜からなる終端抵抗１３０が形成されている。終端抵抗１３０は、層間絶縁膜１３１により覆われ、この層間絶縁膜１３１上に、金属配線１３２が形成されている。終端抵抗１３０の両端は、層間絶縁膜１３１に開口されたコンタクト開口部１３１ａ，１３１ｂを介して、上層の金属配線１３２と電気的に接続されている。金属配線１３２は、保護膜であるパッシベーション膜１３３により覆われている。
【０１２０】
終端抵抗１３０を形成しているポリシリコン膜の幅をＷ、このポリシリコン膜の両端に位置するコンタクト開口部１３１ａ，１３１ｂ間の距離をＬとし、ポリシリコン膜のシート抵抗をＲｓ［Ω／□］、コンタクト開口部１３１ａ，１３１ｂ間の抵抗値である終端抵抗１３０の抵抗値をＲＬとした場合、この抵抗値ＲＬは次式で与えられる。
ＲＬ＝（Ｌ／Ｗ）×Ｒｓ
【０１２１】
この式から明らかなように、終端抵抗１３０は、ポリシコン膜にて形成されるので、ポリシリコン膜の幅Ｗ、及びコンタクト開口部１３１ａ，１３１ｂ間の距離Ｌを適切に設定することで、所望の抵抗値ＲＬに設定することができる。
【０１２２】
図１２（ｃ）、（ｃ）に示される終端抵抗１３０は、図１中のシフトレジスタ１１０が形成された図４中のＩＣチップ１００内に配置され、前記ポリシリコン膜に代えて、不純物を拡散して形成した拡散抵抗素材からなる拡散抵抗領域により形成されている。
【０１２３】
即ち、ＩＣチップ１００内において、シフトレジスタ１１０が形成されたシリコン基板１０１内には、拡散抵抗領域からなる終端抵抗１３０が形成されている。拡散抵抗領域は、シリコン基板１０１がＰ型不純物を含むＰ型シリコン基板の場合、このＰ型シリコン基板内にＮ型不純物を拡散させて形成し、シリコン基板１０１がＮ型不純物を含むＮ型シリコン基板の場合、このＮ型シリコン基板内にＰ型不純物を拡散させて形成する。あるいは、Ｎ型シリコン基板内にＰ型ウェル部を形成して、このＰ型ウェル部内にＮ型不純物を拡散させて拡散抵抗領域を形成したり、Ｐ型シリコン基板内にＮ型ウェル部を形成して、このＮ型ウェル部内にＰ型不純物を拡散させて拡散抵抗領域を形成しても良い。
【０１２４】
拡散抵抗領域からなる終端抵抗１３０が形成されたシリコン基板１０１は、層間絶縁膜１３１により覆われ、この層間絶縁膜１３１上に、金属配線１３２が形成されている。終端抵抗１３０の両端は、層間絶縁膜１３１に開口されたコンタクト開口部１３１ａ，１３１ｂを介して、上層の金属配線１３２と電気的に接続されている。金属配線１３２は、パッシベーション膜１３３により覆われている。
【０１２５】
終端抵抗１３０を形成している拡散抵抗領域の幅をＷ、この拡散抵抗領域の両端に位置するコンタクト開口部１３１ａ，１３１ｂ間の距離をＬとし、拡散抵抗領域のシート抵抗をＲｓ［Ω／□］、コンタクト開口部１３１ａ，１３１ｂ間の抵抗値である終端抵抗１３０の抵抗値をＲＬとした場合、この抵抗値ＲＬは次式で与えられる。
ＲＬ＝（Ｌ／Ｗ）×Ｒｓ
【０１２６】
この式から明らかなように、終端抵抗１３０は、拡散抵抗領域にて形成されるので、拡散抵抗領域の幅Ｗ、及びコンタクト開口部１３１ａ，１３１ｂ間の距離Ｌを適切に設定することで、所望の抵抗値ＲＬに設定することができる。
【０１２７】
（実施例２の印刷制御部及びプリントヘッドの動作）
図１３（ａ）〜（ｄ）は、図１１における印刷制御部４０及びプリントヘッド１３Ａの動作を示す図であり、同図（ａ）は図１１における駆動回路４１と１つの発光サイリスタ２１０と終端回路１２０との等価回路をモデル化した図、及び、同図（ｂ）〜（ｄ）はその動作時の電流波形図である。
【０１２８】
図１３（ａ）において、図１１中の駆動回路４１は、駆動電流Ｉｓを出力する定電流の駆動信号源のシンボルにて示されている。この駆動回路４１は、接続ケーブル７０−１を介して、プリントヘッド１３Ａに接続されている。接続ケーブル７０−１は、特性インピーダンスがＺｏで、信号伝達遅延時間をＴｄとして持つ伝送路として示されている。
【０１２９】
プリントヘッド１３Ａ側において、発光サイリスタ２１０をオン状態にするため、このゲート・カソード間に抵抗Ｒｇが接続されている。これにより、発光サイリスタ２１０のアノードから流入するアノード電流Ｉｄの内、一部の電流成分がゲート電流として抵抗Ｒｇを介してグランドＧＮＤへ流れ、このゲート電流により発光サイリスタ２１０がオン状態になる。発光サイリスタ２１０のアノード・カソード間には、接合容量Ｃｊが生じる。
【０１３０】
終端回路１２０は、抵抗値ＲＬの終端抵抗１３０とコンデンサ１４０との直列回路により構成されている。コンデンサ１４０は、駆動信号源である駆動回路４１から出力される駆動電流Ｉｏｕｔの内、終端抵抗１３０及びコンデンサ１４０を介して流れる直流成分をカットして、発光サイリスタ２１０に流れるアノード電流Ｉｄが減少することを防止するために設けられている。
【０１３１】
図１３（ｂ）において、駆動信号源である駆動回路４１から出力される駆動電流Ｉｓの波形が示されている。駆動電流Ｉｓのオン時間はＴｏｎ、オフ時間はＴｏｆｆである。
【０１３２】
図１３（ｃ）は、本実施例１の比較例として、抵抗値ＲＬの終端抵抗１３０が無い場合（即ち、ＲＬ＝∞とした場合）における発光サイリスタ２１０のアノード電流Ｉｄの波形図を示したものである。アノード電流Ｉｄの立ち上がり時間はＴｒ、立ち下がり時間はＴｆである。
【０１３３】
接続ケーブル７０−１において、ケーブル長をＬ、ケーブル内の信号伝搬速度をＶｏとするとき、接続ケーブル７０−１の信号伝達遅延時間Ｔｄは、次式で与えられる。
Ｖｏ＝Ｃｏ／√εｒ
但し、Ｃｏ；真空中における光速度、Ｃｏ≒３×１０８［ｍ／ｓ］
εｒ；接続ケーブル７０−１内で用いられる絶縁材料の比誘電率
この式より、信号伝達遅延時間Ｔｄは、
Ｔｄ＝（Ｌ／Ｃｏ）×√εｒ
となる。典型的な例として、接続ケーブル７０−１の比誘電率εｒを４、ケーブル長Ｌを１［ｍ］とするとき、
Ｔｄ≒６．７［ｎＳ］
となる。
【０１３４】
図１３（ｃ）に示すように、駆動信号源である駆動回路４１から出力される駆動電流Ｉｓが立ち上がると、前記信号伝搬遅延時間Ｔｄ分遅れて、その駆動電流Ｉｓが被駆動素子である発光サイリスタ２１０に到達し、この発光サイリスタ２１０には、アノード電流Ｉｄの波形が立ち上がり始める。この時、発光サイリスタ２１０のアノード・カソード間は、等価的にコンデンサＣｊと同様に動作し、このコンデンサＣｊにより信号反射を生じ、接続ケーブル７０−１内を駆動回路４１方向へ向かう反射波を生じる。この反射波は、駆動回路４１の内部インピーダンスにより反射して、再び接続ケーブル７０−１内をプリントヘッド１３Ａ方向へ向かつて反射を生じる。
【０１３５】
このように、接続ケーブル７０−１を介して、駆動信号源である駆動回路４１とこの負荷である発光サイリスタ２１０との間で多重に信号反射を生じ、２×Ｔｄを周期とするリップルを生じつつ、立ち上がり時間Ｔｒで立ち上がるアノード電流Ｉｄの電流波形が得られる。
【０１３６】
図１３（ｂ）と図１３（ｃ）とを比較して明らかなように、駆動回路４１から出力される駆動電流Ｉｓの波形の立ち上がりが急峻であったとしても、発光サイリスタ２１０におけるアノード電流Ｉｄの波形の立ち上がり時間Ｔｒが大きくなってしまう。
【０１３７】
前記多重反射波形が接続ケーブル７０−１内を往復する毎に反射量を減じていき、例えば、１０往復の後に反射成分が消滅する時、前記アノード電流Ｉｄの立ち上がり時間Ｔｒは、
Ｔｒ＝２×Ｔｄ×１０≒６．７×２０＝１３４［ｎＳ］
となる。発光サイリスタ２１０におけるアノード電流Ｉｄの波形の立ち下がりにおける立ち下がり時間Ｔｆにおいても同様である。
【０１３８】
前記アノード電流Ｉｄの立ち上がり時間Ｔｒは、駆動回路４１から出力される駆動電流Ｉｓの立ち上がり時間と比べて大きな値であって、これは主として接続ケーブル７０−１による信号伝搬遅延時間Ｔｄ、即ちケーブル長Ｌにより決まってしまい、プリントヘッド１３Ａの点灯スイッチング速度を向上させるためには、接続ケーブル７０−１のケーブル長Ｌを短くせざるを得ないことになる。
【０１３９】
ところが、接続ケーブル７０−１のケーブル長Ｌは、画像形成装置１内における部品配置の状況により制約され、短くすることは困難である。特に、図２に示すようなブラック（Ｋ）、イエロー（Ｙ）、マゼンダ（Ｍ）、及びシアン（Ｃ）の各色のプロセスユニット１０−１〜１０−４を順に配置して構成されるタンデム型電子写真カラープリンタにおいては、各色のケーブル長Ｌがそれぞれ異なったものとなり、長いものでは１ｍ以上となってしまうことがある。この結果、発光サイリスタ２１０におけるアノード電流Ｉｄの波形の立ち上がり時間Ｔｒや立ち下がり時間Ｔｆが増大してしまい、それを用いるプリントヘッド１３Ａのスイッチング速度を向上させることができないという問題があった。
【０１４０】
この問題を解決するために、本実施例２では、発光素子アレイ２００の終端部において、終端抵抗１３０及びコンデンサ１４０から成る終端回路１２０を共通端子ＩＮに接続している。
【０１４１】
図１３（ｄ）は、接続ケーブル７０−１の特性インピーダンスをＺｏ、終端抵抗１３０の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏ（あるいはＲＬ≒Ｚｏ）となるように、その抵抗値ＲＬを設定した場合の例を示す発光サイリスタ２１０のアノード電流Ｉｄの波形図である。
【０１４２】
この図１３（ｄ）の場合においては、図１３（ｃ）において見られたような信号遷移時におけるリップル波形や、遷移時間の増加といった現象は解消しており、アノード電流Ｉｄの比較的短い立ち上がり時間Ｔｒや立ち下がり時間Ｔｆで持ってプリントヘッド１３Ａのスイッチングが可能となっていることが判る。
【０１４３】
なお、図１３（ｄ）の例では、終端抵抗１３０の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏ（あるいはＲＬ≒Ｚｏ）となるように設定したが、発光サイリスタ１３０の駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には、
Ｚｏ／２≦ＲＬ≦２×Ｚｏ
と設定しても、同様の効果を得ることができる。
【０１４４】
前記式の条件を満足させるため、本実施例２の構成を示す図１１の回路においては、発光素子アレイ２００の終端部に、複数の終端抵抗１３０−１〜１３０−３，・・・の直列回路を設け、その終端抵抗間の接続点をタップとする接続予定ポイントを設ける構成としている。
【０１４５】
このようにすることで、種々の接続ケーブル７０−１の使用品種による特性インピーダンスＺｏの違いに対しても、発光サイリスタ２１０側の共通端子ＩＮと終端抵抗１３０の接続タップとの接続を行うための例えば薄膜配線の形状を変更することで、実質的な終端抵抗１３０の抵抗値ＲＬを変えて前記式を満足させることが可能となる。従って、シフトレジスタ１１０や終端回路１２０が形成されたＩＣチップ１００を１種類のみを準備しておくことで、種々の特性インピーダンスＺｏを持つ接続ケーブル７０−１にも対応することができる。
【０１４６】
又、図１１において、直列接続された複数の終端抵抗１３０−１〜１３０−３，・・・は、シフトレジスタ１１０や終端回路１２０が形成されたＩＣチップ１００の製造段階で予め直列接続されているように図示されているが、発光サイリスタ２１０−１〜２１０−ｎの各端子とシフトレジスタ１１０の各部を薄膜配線で接続する工程において、複数の終端抵抗１３０−１〜１３０−３，・・・間を接続するようにしても良い。
【０１４７】
一方、図１２に示す終端抵抗１３０では、ポリシリコン膜や拡散抵抗領域としてＩＣチップ１００上に設ける構成にしているが、これ以外にも、発光サイリスタ２１０と同一素材をパターニングして形成した素材により終端抵抗１３０を形成しても良い。例えば、ＩＣチップ１００上に公知のエピフィルムボンデイング法を用いてＡｌＧａＡｓ等の化合物半導体薄膜を貼付しておき、この化合物半導体薄膜をフォトリソグラフィ法により所定部位をパターン形成することで、終端抵抗１３０を形成しても良い。
【０１４８】
（実施例２の効果）
本実施例２によれば、実施例１と同様の効果があり、更に、次の（４）、（５）のような効果もある。
【０１４９】
（４）  本実施例２では、発光素子アレイ２００の終端部に終端回路１２０を設けたので、例えば、駆動回路４１とプリントヘッド１３Ａとを別の基板ユニットとして構成し、両者間を接続ケーブル７０−１を用いて電気的に接続する場合、その接続ケーブル７０−１が長いときでも、駆動回路４１と発光サイリスタ２１０との間で信号反射が多重に発生して駆動電流波形の立ち上がり時間や立ち下がり時間が増大するといった問題を解決でき、発光素子アレイ２００のスイッチング制御を高速に行うことができる。
【０１５０】
（５）  本実施例２の構成においては、シフトレジスタ１１０が形成されたＩＣチップ１００上に、発光素子アレイ２００を貼付すると共に、終端回路１２０もまたそのＩＣチップ１００内に設けることで、モノリシックに集積することができ、終端回路１２０を個別に設ける必要がなく、より小型化及び低コスト化が可能になる。
【実施例３】
【０１５１】
（実施例３の印刷制御部及びプリントヘッド）
図１４は、本発明の実施例３における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１５２】
本実施例３の画像形成装置１では、プリントヘッド１３Ｂ及び印刷制御部４０Ｂの回路構成が、実施例１のプリントヘッド１３及び印刷制御部４０と異なっている。
【０１５３】
本実施例３のプリントヘッド１３Ｂは、実施例１と同様のシフトレジスタ１１０と、実施例１の発光素子アレイ２００とは異なる構成の発光素子アレイ２００Ｂとを有している。
【０１５４】
発光素子アレイ２００Ｂは、３端子発光素子である例えば複数のＰゲート型発光サイリスタ２１０Ｂ（＝２１０Ｂ−１〜２１０Ｂ−ｎ，・・・）を有し、これらの各発光サイリスタ２１０Ｂの第１端子（例えば、アノード）が第１電源（例えば、電源電圧ＶＤＤ電源）に接続され、第２端子（例えば、カソード）が駆動電流Ｉｏｕｔを流す共通端子ＩＮに接続され、第１制御端子（例えば、ゲート）がシフトレジスタ１１０の各出力端子Ｑ１〜Ｑｎ，・・・に接続されている。各発光サイリスタ２１０Ｂは、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートに“Ｈ”レベルのトリガ信号が入力されると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。
【０１５５】
印刷制御部４０Ｂは、発光素子アレイ２００Ｂのオン／オフを指令するオン／オフ指令信号ＤＲＶＯＮ−Ｐ（但し、「−Ｐ」は正論理を意味する。）、シフトレジスタ１１０に対する制御信号であるシリアルデータＳＩ及びシリアルクロックＳＣＫをプリントヘッド１３Ｂへ供給する図示しない回路と、複数の発光素子アレイ２００Ｂを時分割に駆動する複数の駆動回路４１Ｂ等とを有している。図１４においては、実施例１と同様に、説明を簡略化するために１個の駆動回路４１Ｂのみが図示されている。複数の発光素子アレイ２００Ｂは、例えば、総数４９９２個の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・を有し、これらの発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎ，・・・が複数の発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎの組にグループ化され、各グループ毎に設けられた駆動回路４１Ｂによってそれらが同時並行的に分割駆動が行われる構成になっている。
【０１５６】
なお、駆動回路４１Ｂは、図１４においては印刷制御部４０Ｂの内部に配置されているが、プリントヘッド１３Ｂの内部に配置しても良い。
【０１５７】
駆動回路４１Ｂは、入力されるオン／オフ指令信号ＤＲＶＯＮ−Ｐを反転してデータ端子ＤＡに出力するＣＭＯＳインバータ４２Ｂにより構成されている。ＣＭＯＳインバータ４２は、第２導電型の第２ＭＯＳトランジスタ（例えば、ＰＭＯＳ）４３Ｂと、第１導電型の第１ＭＯＳトランジスタ（例えば、ＮＭＯＳ）４４Ｂとを有し、これらが第１電源（例えば、電源電圧ＶＤＤ電源）と第２電源（例えば、接地電位のグランドＧＮＤ）との間に直列に接続されている。
【０１５８】
即ち、ＰＭＯＳ４３Ｂは、ゲートにオン／オフ指令信号ＤＲＶＯＮ−Ｐが入力され、ソースがＶＤＤ電源に接続され、ドレーンがデータ端子ＤＡに接続されている。ＮＭＯＳ４４Ｂは、第２制御端子（例えば、ゲート）にオン／オフ指令信号ＤＲＶＯＮ−Ｐが入力され、第３端子（例えば、ソース）がグランドＧＮＤ（＝０Ｖ）に接続され、第４端子（例えば、ドレーン）がデータ端子ＤＡに接続され、サブストレート端子がグランド電位とは異なる電位（例えば、低いサブストレート電位Ｖｓｕｂ）に設定されている。このＮＭＯＳ４４Ｂには、ソース・サブストレート端子間に電位差が設定されており、この電位差に応じて閾値電圧Ｖｔｎが増加している。
【０１５９】
データ端子ＤＡは、実施例１と同様に、接続コネクタ７１−１、接続ケーブル７０−１、及び接続コネクタ７２−１を介して、発光素子アレイ２００Ｂ側の共通端子ＩＮに接続されている。
【０１６０】
印刷制御部４０Ｂ側の駆動回路４１Ｂ等と、プリントヘッド１３Ｂ側のシフトレジスタ１１０とにより、本実施例３の駆動装置が構成されている。その他の構成は、実施例１と同様である。
【０１６１】
（実施例３の印刷制御部及びプリントヘッドの動作）
図１４において、例えば、印刷制御部４０Ｂにおけるオン／オフ指令信号ＤＲＶＯＮ−Ｐが“Ｌ”レベルの場合、ＣＭＯＳインバータ４２Ｂを構成するＰＭＯＳ４３Ｂがオン状態、ＮＭＯＳ４４Ｂがオフ状態となり、出力側のデータ端子ＤＡは、“Ｈ”レベル（≒電源電圧ＶＤＤ）となる。この結果、プリントヘッド１３Ｂ側の共通端子ＩＮも略電源電圧ＶＤＤとなり、各発光サイリスタ２１０Ｂのアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔもゼロとなり、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎが全て非発光状態となる。
【０１６２】
これに対し、オン／オフ指令信号ＤＲＶＯＮ−Ｐが“Ｈ”レベルの場合、ＣＭＯＳインバータ４２Ｂを構成するＰＭＯＳ４３Ｂがオフ状態、ＮＭＯＳ４４Ｂがオン状態となって、出力側のデータ端子ＤＡが“Ｌ”レベルとなる。この結果、プリントヘッド１３Ｂ側の共通端子ＩＮも“Ｌ”レベルとなり、各発光サイリスタ２１０Ｂのアノード・カソード間に略電源電圧ＶＤＤが印加される。この際、発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎのうち、発光指令されている発光サイリスタ２１０Ｂのゲートのみをシフトレジスタ１１０により選択的にＨレベルとすることで、発光指令されているサイリスタ２１０Ｂがターンオンすることになる。ターンオンした発光サイリスタ２１０Ｂのカソードに流れる電流は、共通端子ＩＮを介してデータ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０Ｂは発光状態となってその駆動電流Ｉｏｕｔの値に応じた光出力を生じる。
【０１６３】
ここで、駆動回路４１Ｂにおいて、ＮＭＯＳ４４ＢのソースがグランドＧＮＤに接続され、サブストレート端子がサブストレート電位Ｖｓｕｂに設定されている。具体的な設計例を考えると、例えば、電源電圧ＶＤＤを３．３Ｖ、グランドＧＮＤの接地電位を０Ｖ、サブストレート電位Ｖｓｕｂを−２Ｖに設定することができる。この際、ＮＭＯＳ４４Ｂのソース・サブストレート端子間には電位差（＝２Ｖ）が設定されており、このＮＭＯＳ４４Ｂにおいては基板バイアス効果を生じ、その電位差に応じて閾値電圧Ｖｔｎが増加する。ＮＭＯＳ４４Ｂがオンする時、このゲート・ソース間には電源電圧ＶＤＤが印加されるが、この電圧値はたかだか３．３Ｖであって、ＮＭＯＳ４４Ｂを飽和領域で動作させることができる。
【０１６４】
電子デバイス物理の理論により良く知られているように、この時のＮＭＯＳ４４Ｂのドレーン電流Ｉｄは、次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｎ）２
但し、Ｋ；定数
Ｗ；ＮＭＯＳ４４Ｂのゲート幅
Ｌ；ＮＭＯＳ４４Ｂのゲート長
Ｖｔｎ；ＮＰＭＯＳ４４Ｂの閾値電圧
Ｖｇｓ；ＮＭＯＳ４４Ｂのゲート・ソース間電圧（≒電源電圧ＶＤＤ）
【０１６５】
ＮＭＯＳ４４の閾値電圧Ｖｔｎは、サブストレート端子に設定されるサブストレート電位Ｖｓｕｂに依存して変化する。そのため、前記式から明らかなように、ＮＭＯＳ４４Ｂのドレーン電流１ｄ、即ち、発光サイリスタ２１０Ｂの駆動電流Ｉｏｕｔは、電源電圧ＶＤＤ、及びサブストレート電位Ｖｓｕｂを調整することで変化させることができる。
【０１６６】
なお、図１４における駆動回路４１Ｂにおいては、データ端子ＤＡを“Ｈ”レベルとするためにＰＭＯＳ４３Ｂを設けているが、ＮＭＯＳ４４Ｂをオフ状態にすることで駆動電流Ｉｏｕｔを遮断して発光サイリスタ２１０Ｂ−１〜２１０Ｂ−ｎをターンオフさせることができるので、発光サイリスタ２１０Ｂのスイッチング速度に高速性を要求されないケースにおいては、ＰＭＯＳ４３Ｂを省略することも可能である。
【０１６７】
（実施例３の効果）
本実施例３によれば、実施例１とほぼ同様の効果がある。又、実施例２における図１１の終端回路１２０をプリントヘッド１３Ｂ側に設ければ、実施例２とほぼ同様の効果が得られる。
【０１６８】
（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。
【０１６９】
（Ｉ）  実施例１〜３において、光源として用いられる発光サイリスタ２１０，２１０Ｂに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０１７０】
（ＩＩ）  表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Silicon  Semiconductor  Controlled  Switch）の場合にも適用可能である。
【符号の説明】
【０１７１】
１      画像形成装置
１３，１３Ａ，１３Ｂ      プリントヘッド
４０，４０Ｂ      印刷制御部
４１，４１Ｂ      駆動回路
４２，４２Ｂ      ＣＭＯＳインバータ
４３，４３Ｂ      ＰＭＯＳ
４４，４４Ｂ      ＮＭＯＳ
１１０      シフトレジスタ
１１１，１１１−１〜１１１−ｎ      ＦＦ
１２０      終端回路
１３０，１３０−１〜１３０−３      終端抵抗
１４０      コンデンサ
２００，２００Ｂ      発光素子アレイ
２１０，２１０Ｂ，２１０−１〜２１０−ｎ，２１０Ｂ−１〜２１０Ｂ−ｎ      発光サイリスタ
【図１】
2011194810.tif 000003
【図２】
2011194810.tif 000004
【図３】
2011194810.tif 000005
【図４】
2011194810.tif 000006
【図５】
2011194810.tif 000007
【図６】
2011194810.tif 000008
【図７】
2011194810.tif 000009
【図８】
2011194810.tif 000010
【図９】
2011194810.tif 000011
【図１０】
2011194810.tif 000012
【図１１】
2011194810.tif 000013
【図１２】
2011194810.tif 000014
【図１３】
2011194810.tif 000015
【図１４】
2011194810.tif 000016