(57)【要約】【課題】オン抵抗の低い半導体装置およびその製造方法を提供する。【解決手段】複数の層を有する半導体層３７の第１の面３７ａに形成されたソース電極１２およびゲート取り出し電極１４と、第１の面３７ａと対向する第２の面３７ｂに形成されたドレイン電極１６と、ソース電極１２上に分散して形成された複数の第１柱状電極１３と、ゲート取り出し電極１４上に形成された第２柱状電極１５と、ドレイン電極１６上に分散して形成された複数の第３柱状電極１７と、複数の第１柱状電極１３の間、および第２柱状電極１５と隣接する第１柱状電極１３との間を埋めて、ソース電極１２、ゲート取り出し電極１４、および半導体層３７を覆う第１樹脂層１８と、複数の第３柱状電極１７の間を埋めて、ドレイン電極１６を覆い、第１樹脂層１８に連接した第２樹脂層１９と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の層を有する半導体層の第１の面に形成された第１電極および制御電極と、
前記第１の面と対向する第２の面に形成された第２電極と、
前記第１電極上に分散して形成された複数の第１柱状電極と、
前記制御電極上に形成された第２柱状電極と、
前記第２電極上に分散して形成された複数の第３柱状電極と、
前記複数の第１柱状電極の間、および前記第２柱状電極と隣接する前記第１柱状電極との間を埋めて、前記第１電極、前記制御電極、および前記半導体層を覆う第１樹脂層と、
前記複数の第３柱状電極の間を埋めて、前記第２電極を覆い、前記第１樹脂層に連接した第２樹脂層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記複数の第１柱状電極および前記第２柱状電極の体積の総和と、前記複数の第３柱状電極の体積の総和とが略等しく、前記第１樹脂層の体積と、前記第２樹脂層の体積とが略等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１柱状電極の形状と、前記第２柱状電極の形状とが異なることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数の第１柱状電極の上にそれぞれ形成された第１外部端子に接続され、前記第１樹脂層の上面から前記第２樹脂層の対向する両側面を覆うように、前記対向する両側面に対応する両側が前記第１樹脂層側から前記第２樹脂層側へ折り曲げられ、更に前記第２樹脂層の外側へ折り曲げられた第１フレーム電極、または前記複数の第３柱状電極の上にそれぞれ形成された第３外部端子に接続され、前記第２樹脂層の下面から前期第１樹脂層の対向する両側面を覆うように、前記対向する両側面に対応する両側が前記第２樹脂層側から前記第１樹脂層側へ折り曲げられ、更に前記第１樹脂層の外側へ折り曲げられた第３フレーム電極を具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を介して形成され、複数の層を有する半導体層の第１の面に第１電極と制御電極とを形成する工程と、
前記第１電極上に複数の第１柱状電極を分散して形成し、前記制御電極上に第２柱状電極を形成する工程と、
前記複数の第１柱状電極の間、前記第２柱状電極と隣接する前記第１柱状電極との間を埋めて、前記第１電極、前記制御電極、前記半導体層を覆う第１樹脂層を形成する工程と、
前記絶縁膜を選択的に除去し、前記半導体層と前記半導体基板とを分離する工程と、
前記半導体層の前記第１の面と対向する第２の面に第２電極を形成する工程と、
前記第２電極上に分散して複数の第３柱状電極を形成する工程と、
前記複数の第３柱状電極の間を埋めて、前記第２電極を覆い、前記第１樹脂層に連接した第２樹脂層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、トレンチゲートを有するトランジスタが知られている（例えば、特許文献１参照。）。  
このトレンチゲートを有するトランジスタでは、高濃度のＮ＋基板の表面に低濃度のＮ−層がエピタキシャル成長法により数μｍ形成され、このＮ−層にトレンチゲートが形成されている。トレンチはポリシリコン膜で埋設され、このポリシリコン膜がゲート電極となっている。トレンチゲートに挟まれたｎ−層には、Ｐベース層が形成され、さらにＰベース層の表面にはＮ＋ソース層が形成されている。
【０００３】
そして、Ｎ＋ソース層とＰベース層の表面にはソース電極が形成され、高濃度のＮ＋基板の裏面にはドレイン電極が形成されている。ソース電極が形成された同じ表面にはゲート取り出し電極が形成されている。
【０００４】
このトレンチゲートを有するトランジスタのオン抵抗はＮ＋基板の厚さに依存し、その厚さが薄い程オン抵抗は低くなる。このため、ドレイン電極を形成する前に、Ｎ＋基板を研削して薄くしていた。
【０００５】
然しながら、Ｎ＋基板を薄くするとハンドリング時の衝撃等により基板が破損しやすくなること、基板に反りが発生するという問題がある。そのため、Ｎ＋基板を十分に薄くすることができず、十分にオン抵抗の低いトレンチゲートを有するトランジスタが得られないという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２６１２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、オン抵抗の低い半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、複数の層を有する半導体層の第１の面に形成された第１電極および制御電極と、前記第１の面と対向する第２の面に形成された第２電極と、前記第１電極上に分散して形成された複数の第１柱状電極と、前記制御電極上に形成された第２柱状電極と、前記第２電極上に分散して形成された複数の第３柱状電極と、前記複数の第１柱状電極の間、および前記第２柱状電極と隣接する前記第１柱状電極との間を埋めて、前記第１電極、前記制御電極、および前記半導体層を覆う第１樹脂層と、前記複数の第３柱状電極の間を埋めて、前記第２電極を覆い、前記第１樹脂層に連接した第２樹脂層と、を具備することを特徴としている。
【０００９】
本発明の一態様の半導体装置の製造方法は、半導体基板上に絶縁膜を介して形成され、複数の層を有する半導体層の第１の面に第１電極と制御電極とを形成する工程と、前記第１電極上に複数の第１柱状電極を分散して形成し、前記制御電極上に第２柱状電極を形成する工程と、前記複数の第１柱状電極の間、前記第２柱状電極と隣接する前記第１柱状電極との間を埋めて、前記第１電極、前記制御電極、前記半導体層を覆う第１樹脂層を形成する工程と、前記絶縁膜を選択的に除去し、前記半導体層と前記半導体基板とを分離する工程と、前記半導体層の前記第１の面と対向する第２の面に第２電極を形成する工程と、前記第２電極上に分散して複数の第３柱状電極を形成する工程と、前記複数の第３柱状電極の間を埋めて、前記第２電極を覆い、前記第１樹脂層に連接した第２樹脂層を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、オン抵抗の低い半導体装置およびその製造方法が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその上面側から眺めた斜視図、図１（ｂ）はその下面側から眺めた斜視図、図１（ｃ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｄ）は図１（ｃ）の要部を示す拡大断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例２に係る半導体装置を示す図で、図６（ａ）はその上面側から眺めた斜視図、図６（ｂ）はその下面側から眺めた斜視図。
【図７】本発明の実施例３に係る半導体装置を示す図で、図７（ａ）はその上面側から内部を透視して眺めた斜視図、図７（ｂ）はその下面側から眺めた斜視図、図７（ｃ）は配線基板にマウントされた状態を示す断面図、図７（ｄ）は配線基板のパッドを示す平面図。
【図８】本発明の実施例４に係る半導体装置を示す図で、図８（ａ）はその上面側から眺めた斜視図、図８（ｂ）はその下面側から内部を透視して眺めた斜視図、図８（ｃ）は配線基板にマウントされた状態を示す断面図、図８（ｄ）は配線基板のパッドを示す平面図。
【図９】本発明の実施例５に係る半導体装置を示す図で、図９（ａ）はその上面側から内部を透視して眺めた斜視図、図９（ｂ）は配線基板にマウントされた状態を示す断面図、図９（ｃ）は配線基板のパッドを示す平面図。
【図１０】本発明の実施例６に係る半導体装置を示す図で、図１０（ａ）はその上面側から眺めた斜視図、図１０（ｂ）はその上面側から内部を透視して眺めた斜視図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置について、図１を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその上面側から眺めた斜視図、図１（ｂ）はその下面側から眺めた斜視図、図１（ｃ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｄ）は図１（ｃ）の要部を示す拡大断面図である。
【００１４】
図１に示すように、本実施例の半導体装置１０は、トレンチゲートを有する縦型の電界効果トランジスタ１１（以後、単にＭＯＳトランジスタという）である。ＭＯＳトランジスタ１１は、ソース電極（第１電極）１２上に複数の第１柱状電極１３が分散して形成され、図示されないゲート取り出し電（制御電極）極上に図示されない第２柱状電極が形成され、ドレイン電極（第２電極）１６上に複数の第３柱状電極１７が分散して形成され、複数の第１柱状電極１３の間および、第２柱状電極と隣接する第１柱状電極１３との間を埋めて、ソース電極１２、ゲート取り出し電極が第１樹脂層１８で覆われ、複数の第３柱状電極１７の間を埋めて、ドレイン電極１６が第１樹脂層１８に連接した第２樹脂層１９で覆われた構造になっている。
【００１５】
ＭＯＳトランジスタ１１は、Ｎ＋型のドレイン層３１の上に、ドレイン層３１より不純物濃度が低いＮ−型のドリフト層３２が形成され、ドリフト層３２上にＰ型のベース層３３が形成され、ベース層３３の表面にＮ＋型のソース領域３４が形成され、ソース領域３４から、ベース層３３、およびドリフト層３２にかけてゲート絶縁膜３５を介してゲート電極３６が形成された構造になっている。
【００１６】
ドレイン層３１は、例えば不純物濃度が１Ｅ１８ｃｍ−３、厚さが１μｍ程度のＮ＋型シリコン層であり、ドリフト層３２は、例えば不純物濃度が１Ｅ１５ｃｍ−３、厚さが２μｍ程度のＮ−型シリコン層であり、ベース層３３は、例えば不純物濃度が１Ｅ１６ｃｍ−３、厚さが２μｍ程度のＰ型シリコン層である。
【００１７】
従って、ＭＯＳトランジスタ１１は、複数の層を有し、トータル厚さが５μｍ程度の薄い半導体層３７に形成されている。ソース電極１２およびゲート取り出し電極は、半導体層３７の第１の面３７ａに形成されている。ドレイン電極１６は、半導体層３７の第１の面３７ａと対向する第２の面３７ｂに形成されている。
【００１８】
ベース層３３からドリフト層３２にかけて形成されたトレンチの内面にゲート絶縁膜３５が形成され、トレンチ内にゲート電極３６となるポリシリコン膜が埋め込まれて、トレンチゲートが構成されている。トレンチゲートの上面は、絶縁膜３８によりソース電極１２と絶縁分離されている。
【００１９】
ソース電極１２は、例えばチタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン（Ｔｉ）の３層からなり、トータル厚さ数μｍ程度に形成されている。ゲート取り出し電極およびドレイン電極１６も同様である。第１柱状電極１３は、例えば水平方向の断面が矩形の角柱状で銅（Ｃｕ）からなり、厚さ５０μｍ以上に形成されている。第２柱状電極、第３柱状電極１７も同様である。ＡｌとＣｕの間に挟まれるＴｉは、ＡｌおよびＣｕの拡散を防止するためのバリアメタルである。
【００２０】
第１樹脂層１８は、熱硬化性樹脂、例えばエポキシ樹脂からなり、第１柱状電極１３、および第２柱状電極の上面を露出し、即ち第１柱状電極１３および第２柱状電極の上面と第１樹脂層１８の上面とが同一平面を形成している。第２樹脂層１９は、同様にエポキシ樹脂からなり、第３柱状電極１７の上面を露出し、即ち第３柱状電極１７の上面と第２樹脂層１９の上面とが別の同一平面を形成している。
【００２１】
第１樹脂層１８および第２樹脂層１９は、第１柱状電極１３、第２柱状電極、ソース電極１２、ゲート取り出し電極、半導体層３７、および第３柱状電極、ドレイン電極１６を一体にモールドしている。
【００２２】
第１樹脂層１８および第２樹脂層１９は、トータル１００μｍ以上の厚さを有しているので、その剛性により、薄い半導体層３７の機械的強度が補強されている。
【００２３】
更に、複数の第１柱状電極１３および第２柱状電極の体積の総和と、複数の第３柱状電極１７の体積の総和とが略等しくなるよう設定され、第１樹脂層１８の体積と第２樹脂層１９の体積が略等しくなるように設定されている。
【００２４】
そのため、第１柱状電極１３、第２柱状電極、第３柱状電極１７のサイズは、互いに等しく設定され、第１柱状電極１３の数と第２柱状電極の数との和が、第３柱状電極１７の数に等しく設定されている。更に、第１樹脂層１８のモールド厚さと、第２樹脂層１９のモールド厚さが等しく設定されている。
【００２５】
これにより、半導体層３７の第１の面３７ａおよび第２の面３７ｂの質量が均等になり、半導体層３７に加わる応力の均衡が図られる。その結果、半導体層３７を補強するとともに、半導体層３７に反りが発生するのを防止している。従って、半導体層３７の歪みによるＭＯＳトランジスタ１１の特性変動を防止し、半導体装置１０の信頼性を向上させることが可能である。
【００２６】
また、半導体装置１０は、複数の第１柱状電極１３の上にそれぞれ第１外部端子２１が形成され、第２柱状電極の上に第２外部端子２２が形成され、複数の第３柱状電極１７の上にそれぞれ第３外部端子２３が形成された構造になっている。
【００２７】
第１外部端子２１は、例えば厚さ２０μｍ程度のハンダからなり、半導体装置１０を配線基板にマウントし、外部に電気的に接続するための端子である。第２外部端子２２および第３外部端子２３も同様である。
【００２８】
従来のトレンチゲートを有する縦型の電界効果トランジスタでは、厚さ６００μｍ程度のＮ＋基板の表面に低濃度のＮ−層がエピタキシャル成長法により数μｍ形成され、このＮ−層にトレンチゲート、Ｐベース層、Ｎ＋ソース層が形成され、Ｎ＋基板を研削して薄くすることによりドレイン層を形成している。そのため、ドレイン層の厚さは、１００μｍ程度が限界であり、十分低いオン抵抗が得られなかった。
【００２９】
一方、本実施例のドレイン層３１は、後述する製造工程により厚さ１μｍ程度に十分に薄く設定することができるので、十分低いオン抵抗を得ることが可能である。
【００３０】
次に、半導体装置１０の製造方法について説明する。図２乃至図５は半導体装置の製造工程を順に示す断面図である。また、一部の断面図については、合わせて斜視図を示している。
【００３１】
始に、図２（ａ）から図３（ａ）に示す工程により、絶縁膜を介して第１導電型の第１半導体層が形成され、第１半導体層上に第１半導体層より不純物濃度が低い第２半導体層が形成された半導体基板を製造する。
【００３２】
具体的には、図２（ａ）に示すように、例えば比抵抗が数Ωｃｍ（不純物濃度で〜１Ｅ１５ｃｍ−３）のＮ−型シリコン基板（シリコンウェーハ）４１を用意し、その表面に砒素（Ａｓ）を、例えばドーズ量１Ｅ１４〜１Ｅ１５ｃｍ−２でイオン注入し、Ａｓイオン注入層４２を形成する。
【００３３】
次に、図２（ｂ）に示すように、シリコン基板４１上に、例えば熱酸化法により厚さ０．０１〜１μｍのシリコン酸化膜４３を形成する。このシリコン酸化膜４３は、Ａｓをイオン注入する前に形成することもできる。
【００３４】
次に、図２（ｃ）に示すように、水素イオン（Ｈ＋）を、例えば表面から５μｍの深さになるように注入し、破線で示す高濃度のＨイオン注入層４４を形成する。
【００３５】
次に、図２（ｄ）に示すように、別のシリコン基板（シリコンウェーハ）４５を用意し、シリコン基板４５上に、例えば熱酸化法により厚さ０．０１〜１μｍのシリコン酸化膜４６を形成する。
【００３６】
次に、図２（ｅ）に示すように、シリコン基板４１上のシリコン酸化膜４３と、シリコン基板４５上のシリコン酸化膜４６とを重ね合わせ、熱処理を施す。これにより、シリコン酸化膜４３、４５が直接接合される。
【００３７】
このときの熱処理によって、シリコン基板４１は、高濃度のＨイオン注入層４４との界面で剥離するので、図３（ａ）に示すように、直接接合されたシリコン酸化膜４３、４６を介して薄いＮ＋半導体層（Ａｓイオン注入層）４２とＮ−半導体層（シリコン基板４１の一部）４１ａとからなる半導体層（ＳＯＩ：Silicon On Insulator層）４７が形成された半導体基板（ＳＯＩ基板）４８が得られる。
【００３８】
次に、ＳＯＩ層４７の表面を鏡面研磨し、ＳＯＩ層４７の表面を平滑化するとともに、所定の厚みに整える。ちなみに、剥離した後のシリコン基板４１は、周知のように再利用することが可能である。
【００３９】
次に、図３（ｂ）に示すように、ＳＯＩ層４７の上面からシリコン酸化膜４３に至る格子状の溝を、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により形成し、この溝に、例えばＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜４９を埋め込む。
【００４０】
次に、ＳＯＩ層４７の格子状の溝（ダイシング領域）に埋め込まれたシリコン酸化膜４９に囲まれた各々の領域（素子形成領域）５０に、図１（ｄ）に示す構造のＭＯＳトランジスタ１１を形成する。
【００４１】
具体的には、Ｎ−半導体層４１ａの上部に、例えばホウ素（Ｂ）をイオン注入して、Ｐ型ベース層３３を形成する。残ったＮ−半導体層４１ａの下部がドリフト層３２となる。次に、Ｐ型のベース層３３に、例えばＡｓをイオン注入して、Ｎ＋ソース領域３４を形成する。
【００４２】
次に、Ｎ＋ソース領域３４の表面からベース層３３を貫通して、ドリフト層３２の途中に至るトレンチを、例えばフッ素系ガスを用いたＲＩＥにより形成し、トレンチの内面を熱酸化して、ゲート絶縁膜３５を形成する。
【００４３】
次に、トレンチ内に、例えばＣＶＤ法およびＣＭＰ法により、不純物を添加したポリシリコン膜を埋め込んで、ゲート電極３６を形成する。Ｎ＋半導体層４２が、そのままドレイン層３１となる。
【００４４】
次に、図３（ｃ）に示すように、ＳＯＩ基板４８の上面に、Ｔｉ／Ａｌ／Ｔｉの３層をスパッタリング法によりトータル厚さ数μｍ程度に形成し、フォトリソグラフィー法によりパターニングしてソース電極１２、およびゲート取り出し電極１４を形成する。
【００４５】
次に、図３（ｄ）に示すように、ソース電極１２上に分散して形成された複数の矩形状の開口と、ゲート取り出し電極１４上に形成された矩形状の開口とを有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、電解メッキ法により厚さ５０μｍ以上のＣｕ膜を形成し、分散して配置された複数の第１柱状電極１３、および第２柱状電極１５を形成する。
【００４６】
次に、図４（ａ）に示すように、格子状の溝に埋め込まれているシリコン酸化膜４９を除去した後に、複数の第１柱状電極１３の間、第２柱状電極１５と隣接する第１柱状電極１３との間に、例えばディスペンサーを用いて液状のエポキシ樹脂を滴下し、滴下したエポキシ樹脂をキュアすることにより、複数の第１柱状電極１３の間、第２柱状電極１５と隣接する第１柱状電極１３との間、および格子状の溝内を埋めて、ソース電極１２、ゲート取り出し電極１４、および半導体層３７を覆う第１樹脂層１８を形成する。この段階では、第１柱状電極１３および第２柱状電極１４の上面は、第１樹脂層１８の中に埋まっている。
【００４７】
次に、図４（ｂ）に示すように、第１樹脂層１８を研磨して、第１柱状電極１３および第２柱状電極１４の上面を露出させる。これにより、第１柱状電極１３および第２柱状電極１４の上面と、第１樹脂層１８の上面とが同一平面を形成する。
【００４８】
次に、図４（ｃ）に示すように、例えば第１柱状電極１３および第２柱状電極１４の上面をマスクし、フッ酸を主成分とする水溶液にＳＯＩ基板４８を浸して、シリコン酸化膜４３、４６を選択的に除去する。これにより、ＳＯＩ基板４８を構成していたシリコン基板４５が剥離し、半導体層３７のドレイン層３１側が露出する。
【００４９】
この段階では、半導体層３７は第１樹脂層１８でモールドされ、半導体層３７は補強されているが、安全を見て第１樹脂層１８側を別の支持基板に貼り付けて次の工程へ流品することもできる。
【００５０】
次に、図５（ａ）に示すように、露出したドレイン層３１に、Ｔｉ／Ａｌ／Ｔｉの３層をスパッタリング法によりトータル厚さ数μｍ程度に形成し、ドレイン電極１６を形成する。
【００５１】
次に、図５（ｂ）に示すように、ドレイン電極１６上に分散して形成された複数の開口を有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、電解メッキ法により厚さ５０μｍ以上のＣｕ膜を形成し、第３柱状電極１７を形成する。
【００５２】
次に、図５（ｃ）に示すように、複数の第３柱状電極１７の間に、例えばディスペンサーを用いて液状のエポキシ樹脂を滴下し、滴下したエポキシ樹脂をキュアすることにより、複数の第３柱状電極１７の間を埋めて、ドレイン電極１６を覆い、第１樹脂層１８に連接した第２樹脂層１９を形成する。この段階では、第３柱状電極１７の上面は、第２樹脂層１９の中に埋まっている。
【００５３】
次に、第２樹脂層１９を研磨して、第３柱状電極１７の上面を露出させる。これにより、第３柱状電極１７の上面と、第２樹脂層１９の上面とが別の同一平面を形成する。この段階で、半導体層３７は第１および第２樹脂層１８、１９で一体にモールドされるので、半導体層３７は十分に補強されている。
【００５４】
次に、例えばハンダリフローにより、複数の第１柱状電極１３の上にそれぞれ第１外部端子２１を形成し、第２柱状電極１５の上に第２外部端子２２を形成し、複数の第３柱状電極１７の上にそれぞれ第３外部端子２３を形成する。
【００５５】
次に、ダイシング領域で連接した第１および第２樹脂層１８、１９を、ブレードを用いてダイシングすることにより、個々の半導体装置１０に分離する。
【００５６】
以上説明したように、本実施例では、ＳＯＩ基板４８を用いて薄いＳＯＩ層４７にＭＯＳトランジスタ１１を形成している。ソース電極１２、ゲート取り出し電極１４上に厚い第１、第２柱状電極１３、１５を形成し、第１樹脂１８を形成し、半導体層３７を補強した後、ＳＯＩ基板４８を構成するシリコン基板４５を剥離している。
【００５７】
更に、ドレイン電極１６上に厚い第３柱状電極１７を形成し、第２樹脂層１９を形成し、半導体層３７を十分に補強してから、ダイシングして個々の半導体装置１０を得ている。
【００５８】
その結果、予めドレイン層３１を十分薄く設定しておくことにより、十分低いオン抵抗を得ることができる。半導体層３７の機械的強度を十分維持することがでるので、製造工程においてハンドリングによる破損や、反りの発生を防止することができる。従って、オン抵抗の低い半導体装置およびその製造方法が得られる。
【００５９】
ここでは、半導体装置１０がトレンチゲートを有するＭＯＳトランジスタである場合について説明したが、ゲートはプレーナゲートでも構わない。トランジスタは、同じくトレンチゲートを有するＩＧＢＴ（Insulated Gate Bipolar Transistor）とすることもできる。また、本実施例の構造を縦型ダイオードに適用することも可能である。
【実施例２】
【００６０】
本発明の実施例２に係る半導体装置について、図６を用いて説明する。図６は半導体装置を示す図で、図６（ａ）はその上面側から眺めた斜視図、図６（ｂ）はその下面側から眺めた斜視図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１柱状電極の形状と第２柱状電極の形状とを異ならしめたことにある。
【００６１】
即ち、図６に示すように、本実施例の半導体装置６０では、第１柱状電極１３を断面が矩形の角柱状とし、図示されない第２柱状電極１５を円柱状としている。従って、第１柱状電極１３上に形成される第１外部端子２１は矩形状を示し、第２柱状電極１５上に形成される第２外部端子６１は円形状を示す。
【００６２】
以上説明したように、本実施例の半導体装置６０では、第１柱状電極１３の形状と、第２柱状電極１５の形状とが異なるので、ソース電極１２とゲ―ト取り出し電極１４の識別が容易である。その結果、ソース電極１２とゲ―ト取り出し電極１４の誤認識により、誤配線が生じるなどのトラブルを未然に防止できる利点がある。
【実施例３】
【００６３】
本発明の実施例３に係る半導体装置について、図７を用いて説明する。図７は半導体装置を示す図で、図７（ａ）はその上面側から内部を透視して眺めた斜視図、図７（ｂ）はその下面側から眺めた斜視図、図７（ｃ）は配線基板にマウントされた状態を示す断面図、図７（ｄ）は配線基板のパッドを示す平面図である。
【００６４】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１外部端子および第２外部端子に、それぞれフレーム電極を接続したことにある。
【００６５】
即ち、図７に示すように、本実施例の半導体装置７０では、複数の第１外部端子２１に第１フレーム電極７１が接続され、第２外部端子２２に第２フレーム電極７２が接続されている。半導体装置７０は、第１フレーム電極７１および第２フレーム電極７２を上側にして、配線基板７３にマウントされる。
【００６６】
第１フレーム電極７１は、例えば銅板からなり、第１樹脂層１８の上面から第２樹脂層１９の対向する両側面を覆うように、両側７１ａ、７１ｂが第１樹脂層１８側から第２樹脂層１９側へ折り曲げられ、更に第２樹脂層１９の外側へ折り曲げられている。
【００６７】
第２フレーム電極７２は、例えば銅板からなり、第１樹脂層１８の上面の一部から第２樹脂層１９の一側面を覆うように、一側７２ａが第１樹脂層１８側から第２樹脂層１９側へ折り曲げられ、更に第２樹脂層１９の外側へ折り曲げられている。
【００６８】
配線基板７３には、矩形状のドレインパッド７４と、一方を開放されてドレインパッド７４の３方を囲うコ字状のソースパッド７５と、ソースパッド７５の一端に対向したゲートパッド７６が形成されている。
【００６９】
半導体装置７０は、第１フレーム電極７１の両側７１ａ、７１ｂをソースパッド７５に重ね、第２フレーム電極７２の一側７２ａをゲートパッド７６に重ね、複数の第３外部端子２３をドレインパッド７４に重ねて、配線基板７３に載置される。
【００７０】
以上説明したように、本実施例では、第１外部端子２１に第１フレーム電極７１を接続し、第２外部端子２２に第２フレーム電極７２を接続している。  
第１外部端子２１をソースパッド７５にワイヤを介して接続し、第２外部端子２２をゲートパッド７６にワイヤを介して接続する場合に比べて、ＭＯＳトランジスタ１１の発熱Ｑの放散が促進される。更に、配線抵抗およびインダクタンスを小さくすることができる。その結果、ＭＯＳトランジスタ１１の特性が安定し、半導体装置７０の信頼性が向上する利点がある。
【００７１】
ここでは、第１フレーム電極７１が第１樹脂層１８の上面から第２樹脂層１９の対向する両側面を覆うように折り曲げる場合について説明したが、第２樹脂層１９の隣り合う両側面を覆うように折り曲げることも可能である。
【実施例４】
【００７２】
本発明の実施例４に係る半導体装置について、図８を用いて説明する。図８は半導体装置を示す図で、図８（ａ）はその上面側から眺めた斜視図、図８（ｂ）はその下面側から内部を透視して眺めた斜視図、図８（ｃ）は配線基板にマウントされた状態を示す断面図、図８（ｄ）は配線基板のパッドを示す平面図である。
【００７３】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第３外部端子に、フレーム電極を接続したことにある。
【００７４】
即ち、図８に示すように、本実施例の半導体装置８０では、複数の第３外部端子２３に第３フレーム電極８１が接続されている。半導体装置８０は、第３フレーム電極８１を上側にして、配線基板８２にマウントされる。
【００７５】
第３フレーム電極８１は、例えば銅板からなり、第２樹脂層１９の上面から第１樹脂層１８の対向する両側面を覆うように、両側８１ａ、８１ｂが第２樹脂層１９側から第１樹脂層１８側へ折り曲げられ、更に第１樹脂層１８の外側へ折り曲げられている。
【００７６】
配線基板８２には、一隅が切り欠かれた矩形状のソースパッド８３と、切り欠き部に配置されたゲートパッド８４と、一方を開放してソースパッド８３の３方を囲うコ字状のドレインパッド８５とが形成されている。
【００７７】
半導体装置８０は、複数の第１外部端子２１をソースパッド８３に重ね、第２外部端子２２をゲートパッド８４に重ね、第３フレーム電極８１の両側８１ａ、８１ｂをドレインパッド８５に重ねて、配線基板８２に載置される。
【００７８】
以上説明したように、本実施例では、第３外部端子２３に第３フレーム電極８１を接続している。第３フレーム電極８１のサイズは、上述した第１フレーム電極７１のサイズおよび第２フレーム電極７２のサイズの和に略等しい。
【００７９】
従って、実施例３と同様に、ＭＯＳトランジスタ１１の発熱Ｑの放散の促進、配線抵抗およびインダクタンスの低減が図られ、ＭＯＳトランジスタ１１の特性が安定し、半導体装置８０の信頼性が向上する利点がある。
【００８０】
ここでは、第３フレーム電極８１が第２樹脂層１９の上面から第1樹脂層１８の対向する両側面を覆うように折り曲げる場合について説明したが、第１樹脂層１８の隣り合う両側面を覆うように折り曲げることも可能である。
【実施例５】
【００８１】
本発明の実施例５に係る半導体装置について、図９を用いて説明する。図９は半導体装置を示す図で、図９（ａ）はその上面側から内部を透視して眺めた斜視図、図９（ｂ）は配線基板にマウントされた状態を示す断面図、図９（ｃ）は配線基板のパッドを示す平面図である。
【００８２】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１乃至第３外部端子に、それぞれフレーム電極を接続したことにある。
【００８３】
即ち、図９に示すように、本実施例の半導体装置９０では、複数の第１外部端子２１に第１フレーム電極９１が接続され、第２外部端子２２に第２フレーム電極９２が接続され、複数の第３外部端子２３に第３フレーム電極９３が接続されている。
【００８４】
半導体装置９０は、第１フレーム電極９１および第２フレーム電極９２を上側にし、第３フレーム電極９３を下側にして配線基板９４にマウントされる。
【００８５】
第１フレーム電極９１は、例えば銅板からなり、第１樹脂層１８の上面から第２樹脂層の一側面を覆うように、一側９１ａが第１樹脂層１８側から第２樹脂層１９側へ折り曲げられ、更に第２樹脂層１９の外側へ折り曲げられている。
【００８６】
第２フレーム電極９２は、第１樹脂層１９の上面の一部から第２樹脂層１９の一側面を覆うように、一側９２ａが第１樹脂層１８から第２樹脂層１９側へ折り曲げられ、更に第２樹脂層１９の外側へ折り曲げられている。第３フレーム電極９３は、第２樹脂層１９の下面を覆うように、他側９３ｂが第２樹脂層１９の外側へ延伸している。
【００８７】
配線基板９４には、矩形状のドレインパッド９５と、ドレインパッド９５の一側に対向したソースパッド９６と、ソースパッド９６の一端に対向したゲートパッド９７が形成されている。
【００８８】
半導体装置９０は、第３フレーム電極９３をドレインパッド９５に重ね、第１フレーム電極９１の一側９１ａをソースパッド９６に重ね、第２フレーム電極９２の一側９２ａをゲートパッド９７に重ねて配線基板９３に載置される。
【００８９】
以上説明したように、本実施例では、第１乃至第３外部端子２１、２２、２３に、それぞれ第１乃至第３フレーム電極９１、９２、９３を接続している。第１乃至第３フレーム電極９１、９２、９３により、ＭＯＳトランジスタ１１の発熱Ｑの放散が両面から促進されるので、更にＭＯＳトランジスタ１１の特性が安定し、半導体装置９０の信頼性が向上する利点がある。
【００９０】
半導体装置９０では、第１フレーム電極９１の一側９１ａ、第２フレーム電極９２の一側９２ａ、第３フレーム電極９３の他側９３ｂが、それぞれ第２樹脂層１９の外側へ延伸しているので、半導体装置９０を樹脂で一体にモールドすることが可能である。
【００９１】
図１０は、半導体装置９０を樹脂で一体にモールドした場合を示す図である。図１０に示すように、半導体装置９０は、第１フレーム電極９１の一側９１ａ、第２フレーム電極９２の一側９２ａ、第３フレーム電極９３の他側９３ｂ、および第３フレーム電極９３の下面を露出して、第１フレーム電極９１、第２フレーム電極９２、第３フレーム電極９３、第１樹脂層１８、および第２樹脂層１９が樹脂１００で一体にモールドされている。
【００９２】
これにより、半導体装置９０は、樹脂１００で機密封止されるので、外部環境の影響を受けにくくなり、堅牢性が高まる利点が得られる。
【００９３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記半導体層は、第１導電型の第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低い第２半導体層と、前記第２半導体層上に形成された第２導電型のベース層と、前記ベース層の表面に形成された第１導電型のソース領域と、を有し、前記第１電極が、前記ソース領域と前記ベース層上に形成され、前記制御電極が、前記ソース領域と前記ベース層上に絶縁して形成され、前記第２電極が、前記第１半導体層における前記第２半導体層が形成される面と反対の面に形成されている請求項１に記載の半導体装置。
【００９４】
（付記２）  前記複数の第１柱状電極の上にそれぞれ形成された第１外部端子と、前記第２柱状電極の上に形成された第２外部端子と、前記複数の第３柱状電極の上にそれぞれ形成された第３外部端子と、を具備する請求項１に記載の半導体装置。
【００９５】
（付記３）  前記第１乃至第３柱状電極の高さが、前記半導体層の厚さより大きい請求項１に記載の半導体装置。
【００９６】
（付記４）  前記第２柱状電極の上に形成された第２外部端子に接続され、前記第１樹脂層の上面の一部から前記第２樹脂層の一側面を覆うように、一側が前記第１樹脂層側から前記第２樹脂層側へ折り曲げられ、更に前記第２樹脂層の外側へ折り曲げられた第２フレーム電極を具備する請求項１に記載の半導体装置。
【００９７】
（付記５）  前記複数の第１柱状電極の上にそれぞれ形成された第１外部端子に接続され、前記第１樹脂層の上面から前記第２樹脂層の一側面を覆うように、一側が前記第１樹脂層側から前記第２樹脂層側へ折り曲げられ、更に前記第２樹脂層の外側へ折り曲げられた第１フレーム電極と、前記第２柱状電極の上に形成された第２外部端子に接続され、前記第１樹脂層の上面の一部から前記第２樹脂層の一側面を覆うように、一側が前記第１樹脂層側から前記第２樹脂層側へ折り曲げられ、更に前記第２樹脂層の外側へ折り曲げられた第２フレーム電極と、前記複数の第３柱状電極の上にそれぞれ形成された第３外部端子に接続され、前記第２樹脂層の下面を覆うように、他側が前記第２樹脂層の外側へ延伸した第３フレーム電極と、を具備する請求項１に記載の半導体装置。
【００９８】
（付記６）  前記第１フレーム電極における前記第２樹脂層の外側へ折り曲げられた部位と、前記第２フレーム電極における前記第２樹脂層の外側へ折り曲げられた部位と、前記第３フレーム電極における前記第１樹脂層の外側へ延伸した部位と、前記第３外部端子に接続された面と対向する面とを露出して、前記第１フレーム電極、前記第２フレーム電極、前記第３フレーム電極、前記第１樹脂層、および前記第２樹脂層を覆う第３樹脂を具備する付記５に記載の半導体装置。
【符号の説明】
【００９９】
１０、６０、７０、８０、９０  半導体装置
１１  ＭＯＳトランジスタ
１２  ソース電極
１３  第１柱状電極
１４  ゲート取り出し電極
１５  第２柱状電極
１７  第３柱状電極
１６  ドレイン電極
１８  第１樹脂層
１９  第２樹脂層
２１  第１外部端子
２２、６１  第２外部端子
２３  第３外部端子
３１  ドレイン層
３２  ドリフト層
３３  ベース層
３４  ソース領域
３５  ゲート絶縁膜
３６  ゲート電極
３７  半導体層
３８  絶縁膜
４１、４５  シリコン基板
４２  Ａｓイオン注入層
４３、４６、４９  シリコン酸化膜
４４  Ｈイオン注入層
４７  ＳＯＩ層
４８  ＳＯＩ基板
５０  素子形成領域
６１  第２外部端子
７１、９１  第１フレーム電極
７２、９２  第２フレーム電極
７３、８２、９４  配線基板
７４、８５、９５  ドレインパッド
７５、８３、９６  ソースパッド
７６、８４、９７  ゲートパッド
８１、９３  第３フレーム電極
１００  樹脂
【図１】
2011071189.tif 000003
【図２】
2011071189.tif 000004
【図３】
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【図４】
2011071189.tif 000006
【図５】
2011071189.tif 000007
【図６】
2011071189.tif 000008
【図７】
2011071189.tif 000009
【図８】
2011071189.tif 000010
【図９】
2011071189.tif 000011
【図１０】
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