(57)【要約】【課題】発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することである。【解決手段】本発明にかかる半導体装置は、発振素子１が接続可能な第１及び第２の外部接続端子２、３と、反転増幅器４と、反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗５と、反転増幅器４の入力側に接続されたカップリング容量１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の信号入出力部７と、第２の信号入出力部８と、を備える。半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とし、第１及び第２の信号入出力部７、８を停止状態とする。信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とし、第１及び第２の信号入出力部７、８を動作状態とする。【選択図】図１
2011071841.tif 000002
【特許請求の範囲】
【請求項１】
発振回路と信号入出力回路とを切り替えて使用可能な半導体装置であって、
発振素子が接続可能な第１及び第２の外部接続端子と、
入力側が前記第１の外部接続端子とカップリング容量を介して電気的に接続され、出力側が前記第２の外部接続端子と電気的に接続された反転増幅器と、
前記反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗と、
前記カップリング容量に印加されるバイアスを安定化するバイアス安定化回路と、
前記第１の外部接続端子と接続された第１の信号入出力部と、
前記第２の外部接続端子と接続された第２の信号入出力部と、を備え、
前記半導体装置を発振回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を動作状態とすると共に、前記第１及び第２の信号入出力部を停止状態とし、
前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を停止状態とすると共に、前記第１及び第２の信号入出力部を動作状態とする、半導体装置。
【請求項２】
前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅器の出力側を高インピーダンスとする、請求項１に記載の半導体装置。
【請求項３】
前記第１の外部接続端子と接続された静電保護回路を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記バイアス安定化回路は、一端が第１の電源端子と第１のトランジスタを介して接続され、他端が前記カップリング容量と電気的に接続された第１の抵抗と、一端が第２の電源端子と第２のトランジスタを介して接続され、他端が前記カップリング容量と電気的に接続された第２の抵抗とを有し、
前記半導体装置を発振回路として使用する場合は、前記第１のトランジスタおよび前記第２のトランジスタをオン状態とし、前記半導体装置を信号入出力回路として使用する場合は、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態とする、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記静電保護回路は、ゲートおよびドレインが第１の電源端子に接続され、ソースが前記第１の外部接続端子に接続された第３のトランジスタと、ドレインが前記第１の外部接続端子に接続され、ゲートおよびソースが第２の電源端子に接続された第４のトランジスタとを有する、請求項４に記載の半導体装置。
【請求項６】
前記バイアス安定化回路は、一端が第１の電源端子と第５のトランジスタを介して接続され、他端が前記カップリング容量と電気的に接続された第３の抵抗を有し、
前記半導体装置を発振回路として使用する場合は、前記第５のトランジスタをオン状態とし、前記半導体装置を信号入出力回路として使用する場合は、前記第５のトランジスタをオフ状態とする、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記静電保護回路は、ドレインが前記第１の外部接続端子に接続され、ゲートおよびソースが第２の電源端子に接続された第６のトランジスタを有する、請求項６に記載の半導体装置。
【請求項８】
前記バイアス安定化回路は、一端が第３の電源端子と第７のトランジスタを介して接続され、他端が前記カップリング容量と電気的に接続された第４の抵抗を有し、
前記半導体装置を発振回路として使用する場合は、前記第７のトランジスタをオン状態とし、前記半導体装置を信号入出力回路として使用する場合は、前記第７のトランジスタをオフ状態とする、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の電源端子の電圧をＶＤＤとし、前記第３の電源端子の電圧をＶＤＤ２とした場合、ＶＤＤ≧ＶＤＤ２＋０．５×（第１の外部接続端子における発振振幅）の関係となるように、前記第３の電源端子の電圧ＶＤＤ２を設定する、請求項８に記載の半導体装置。
【請求項１０】
前記カップリング容量は、ゲート容量によるカップリング容量である、請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記フィードバック抵抗の抵抗値は、１０ＭΩ乃至２０ＭΩである、請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
発振素子が接続可能な第１及び第２の外部接続端子と、
入力側が前記第１の外部接続端子とカップリング容量を介して電気的に接続され、出力側が前記第２の外部接続端子と電気的に接続された反転増幅器と、
前記反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗と、
前記カップリング容量に印加されるバイアスを安定化させるバイアス安定化回路と、
前記第１の外部接続端子と接続された第１の信号入出力部と、
前記第２の外部接続端子と接続された第２の信号入出力部と、を備えた、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置の制御方法であって、
前記半導体装置を発振回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を動作状態とすると共に、前記第１及び第２の信号入出力部を停止状態とし、
前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を停止状態とすると共に、前記第１及び第２の信号入出力部を動作状態とする、半導体装置の制御方法。
【請求項１３】
前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅回路の出力側を高インピーダンスとする、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及びその制御方法に関し、特に発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法に関する。
【背景技術】
【０００２】
ＣＰＵや時計用のクロックを生成する発振回路には、大きく分けて内蔵発振回路と外付け部品の必要な水晶発振回路がある。内蔵発振回路は外付け部品が不要なため低コスト化が可能であるが、一般的に周波数精度が低い。一方、水晶発振回路は外付け部品（水晶発振素子）が必要ではあるが、周波数精度が高いため時計のクロック発生回路に使われることが多い。近年、マイコンなどの汎用ＩＣでは内蔵発振回路と水晶発振回路の両方を搭載しているものが多く、ソフトウェアを用いてこれらの回路を切り替えて使用することが可能である。
【０００３】
内蔵発振回路と水晶発振回路の両方を搭載している回路では、例えば、高負荷な処理が必要な場合は高速な内蔵発振回路でＣＰＵを動作させ、また、スタンバイ時は水晶発振回路で動作（時計動作）をさせるというように、使い分けをすることができる。マイコンが使用される環境によっては、ライフサイクルのほとんどが時計動作のものもある。従って水晶発振回路の低消費電力化はマイコンにとっては非常に有益である。
【０００４】
一方、マイコンでは低コスト化のために部品の共通化も進められている。特にマイコンのＩＯバッファは、ピン数の制限や面積の制限により多機能化によるパッドの兼用が必要となっている。外付けの水晶発振素子が必要な水晶発振回路は最低２パッド必要となるため、パッドの兼用が重要となっている。
【０００５】
ところで、水晶発振回路は外付けの部品を必要とするため、リーク電流や寄生容量が原因でバイアスが変動し発振の安定性が失われるという問題がある。このような問題を解決するために、特許文献１にかかる発振回路では発振回路の入力側端子に直流バイアスをカットするＤＣカット容量が設けられている。
【０００６】
図６は特許文献１に開示されている発振回路を説明するための図である。図６において、特許文献１にかかる発振回路は振動源としての水晶振動子１１０と、この水晶振動子１１０と信号路を介して接続され発振駆動される主要回路部分１２０とを含む。主要回路部分１２０ は、半導体装置として形成され、その信号路の入出力端子Ｘｉｎ、Ｘｏｕｔに水晶振動子１１０の両端が接続されている。
【０００７】
主要回路部分１２０は、水晶振動子１１０と入出力端子Ｘｉｎ、Ｘｏｕｔを介して接続されたインバータ１２２と、フィードバック抵抗１２４と、インバータ１２２の入力側と信号路の入力端子Ｘｉｎとの間に設けられ信号路を直流的に分離する素子としてのＤＣカットコンデンサ１２６とを含む。主要回路部分１２０の入出力端子Ｘｉｎ、Ｘｏｕｔ側の信号ラインには、それぞれ静電保護回路１４０−１、１４０−２が設けられ、外部から侵入したサージ電圧の主要回路部分１２０内部への侵入を防止している。ここで、Ｃｙ１、Ｃｙ２は、ダイオードの寄生容量を表す。また、Ｃｇ、Ｃｄは、水晶振動子１１０の入力端子側の容量、出力端子側の容量をそれぞれ表す。さらに、Ｃｘは、ＤＣカットコンデンサ１２６の寄生容量を表す。
【０００８】
特許文献１にかかる発振回路のように、回路内部にＤＣカットコンデンサ１２６を設けると、水晶振動子１１０の入力端子Ｘｉｎの電位はオープン状態に近く、入力端子電位が不安定になる。また、水晶振動子１１０の入力端子Ｘｉｎの電位が変動することにより、入力端子Ｘｉｎに接続されている寄生容量Ｃｙ１、Ｃｙ２、Ｃｘの各空乏層が変化し、容量も変化する。従って、加湿や光等の外乱により水晶振動子１１０の入力端子Ｘｉｎにわずかなリークが生じ、入力端子Ｘｉｎの電位が変動すると、これら寄生容量も変化する。このように寄生容量が変化することにより、発振回路の発振周波数も変化するため、安定した発振を得ることが難しいという課題があった。
【０００９】
このような課題を解決するために、特許文献１にかかる発振回路では、水晶振動子１１０の入力端子Ｘｉｎ側に電位安定化回路１５０を設けている。この電位安定化回路１５０には、バイアス抵抗１６０、１６２が用いられる。一方のバイアス抵抗１６０は、入力端子Ｘｉｎ側と定電圧Ｖｒｅｇ側との間に接続され、他方のバイアス抵抗１６２は、入力端子Ｘｉｎ側と基準電位Ｖｓｓ側との間に接続されている。特許文献１にかかる発振回路では、このような構成により、外部接続パッドにリークが発生しても、発振が不安定になることを防いでいる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−９６７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１にかかる発振回路では、バイアス抵抗１６０、１６２を用いてプルアップ、プルダウンすることでＤＣバイアスを決定することができる。ここで、特許文献１にかかる発振回路を、例えば時計など特定用途に用いる場合、このような発振回路を構成するＩＣの入出力端子（Ｘｉｎ、Ｘｏｕｔ）は、専用の端子として設けられている。
【００１２】
しかしながら、マイコンなどの汎用ＩＣにこのような発振回路が組み込まれている場合、入出力端子（Ｘｉｎ、Ｘｏｕｔ）は他の信号の入出力と兼用される。このように、入出力端子（Ｘｉｎ、Ｘｏｕｔ）を、水晶振動子の入出力とデジタルＩＯの入出力とで兼用した場合、特許文献１にかかる発振回路ではバイアス抵抗１６０、１６２を備えているため、バイアス抵抗１６０、１６２を介してリーク電流が流れる。デジタルＩＯにおいて、このようなリーク電流が流れると、出力レベルが変動するため誤動作や消費電力が増大するという問題があった。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置であって、発振素子が接続可能な第１及び第２の外部接続端子と、入力側が前記第１の外部接続端子とカップリング容量を介して電気的に接続され、出力側が前記第２の外部接続端子と電気的に接続された反転増幅器と、前記反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗と、前記カップリング容量に印加されるバイアスを安定化するバイアス安定化回路と、前記第１の外部接続端子と接続された第１の信号入出力部と、前記第２の外部接続端子と接続された第２の信号入出力部と、を備え、前記半導体装置を発振回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を動作状態とすると共に、前記第１及び第２の信号入出力部を停止状態とし、前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を停止状態とすると共に、前記第１及び第２の信号入出力部を動作状態とする。
【００１４】
本発明にかかる半導体装置では、発振回路と信号入出力回路とを切り替えて使用可能な構成となっているので、信号の入出力部を兼用することができ、入出力端子の数を削減することができる。また、半導体装置を信号入力回路として使用する際に、信号が反転増幅器やバイアス安定化回路へリーク電流として流れ出ることを防止できるので、出力レベルの変動による誤動作を抑制でき、また、消費電力を削減することができる。
【００１５】
本発明にかかる、発振素子が接続可能な第１及び第２の外部接続端子と、入力側が前記第１の外部接続端子とカップリング容量を介して電気的に接続され、出力側が前記第２の外部接続端子と電気的に接続された反転増幅器と、前記反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗と、前記カップリング容量に印加されるバイアスを安定化させるバイアス安定化回路と、前記第１の外部接続端子と接続された第１の信号入出力部と、前記第２の外部接続端子と接続された第２の信号入出力部と、を備えた、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置の制御方法は、前記半導体装置を発振回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を動作状態とすると共に、前記第１及び第２の信号入出力部を停止状態とし、前記半導体装置を信号入出力回路として使用する場合は、前記反転増幅器および前記バイアス安定化回路を停止状態とすると共に、前記第１及び第２の信号入出力部を動作状態とする。
【００１６】
本発明にかかる半導体装置の制御方法では、発振回路と信号入出力回路とを切り替えて使用可能であるため、信号の入出力部を兼用することができ、入出力端子の数を削減することができる。また、半導体装置を信号入力回路として使用する際に、信号が反転増幅器やバイアス安定化回路へリーク電流として流れ出ることを防止できるので、出力レベルの変動による誤動作を抑制でき、また、消費電力を削減することができる。
【発明の効果】
【００１７】
本発明により、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる半導体装置を示す回路図である。
【図２】実施の形態１にかかる半導体装置を制御するための装置を説明するための図である。
【図３】実施の形態２にかかる半導体装置を示す回路図である。
【図４】実施の形態３にかかる半導体装置を示す回路図である。
【図５】実施の形態１乃至３にかかる半導体装置の動作を説明するための図である。
【図６】特許文献１にかかる発振回路を説明するための回路図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、実施の形態１にかかる半導体装置を示す回路図である。図１に示すように、本実施の形態にかかる半導体装置は、発振素子１が接続可能な第１の外部接続端子（Ｘ１）２及び第２の外部接続端子（Ｘ２）３と、入力側が第１の外部接続端子（Ｘ１）２とカップリング容量（Ｃｏｘ）１１を介して電気的に接続され、出力側が第２の外部接続端子（Ｘ２）３と電気的に接続された反転増幅器４と、反転増幅器４の出力側と入力側との間に接続されたフィードバック抵抗（Ｒｆｂ）５と、反転増幅器４の入力側に接続されたカップリング容量（Ｃｏｘ）１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の外部接続端子と接続された第１の信号入出力部７と、第２の外部接続端子と接続された第２の信号入出力部８と、を備える。
【００２０】
本実施の形態にかかる半導体装置は、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置である。本実施の形態にかかる半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とすると共に、第１及び第２の信号入出力部７、８を停止状態とする。また、本実施の形態にかかる半導体装置を信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とすると共に、第１及び第２の信号入出力部７、８を動作状態とする。以下、本実施の形態にかかる半導体装置の詳細な構成について説明する。
【００２１】
本実施の形態にかかる半導体装置を発振回路として用いる場合は、発振素子１を第１の外部接続端子（Ｘ１）２と第２の外部接続端子（Ｘ２）３に接続する。ここで、発振素子１は例えば水晶振動子である。また、第１の外部接続端子（Ｘ１）２は、容量ＣＧを介して接地電圧ＶＳＳ（典型的には０Ｖ）を有する電源端子（第２の電源端子）に接続されている。また、第２の外部接続端子（Ｘ２）３は、容量ＣＤを介して接地電圧ＶＳＳを有する電源端子（第２の電源端子）に接続されている。
【００２２】
また、第１の外部接続端子（Ｘ１）２は、反転増幅器４の入力側と、直流成分を除去するためのカップリング容量（Ｃｏｘ）１１を介して接続されている。また、第２の外部接続端子（Ｘ２）３は、反転増幅器４の出力側に接続されている。反転増幅器４の出力側と入力側との間にはフィードバック抵抗（Ｒｆｂ）５が設けられている。
【００２３】
例えば、ゲート容量を用いてカップリング容量（Ｃｏｘ）１１を構成した場合、ゲート容量はバイアス依存性を有するため、カップリング容量（Ｃｏｘ）１１もバイアス依存性を持つ。本実施の形態にかかる半導体装置では、カップリング容量（Ｃｏｘ）１１のバイアス依存性を考慮し、カップリング容量（Ｃｏｘ）１１に供給されるバイアスを安定化するためのバイアス安定化回路６を設けている。
【００２４】
図１に示すバイアス安定化回路６は、例えばＰＭＯＳトランジスタ（第１のトランジスタ）２１、プルアップ抵抗ＰＵ（第１の抵抗）２２、プルダウン抵抗ＰＤ（第２の抵抗）２４、ＮＭＯＳトランジスタ（第２のトランジスタ）２３、インバータ２５を有する。ＰＭＯＳトランジスタ２１のソースは電源電圧ＶＤＤを有する電源端子（第１の電源端子）と、ゲートはインバータ２５の出力と、ドレインはプルアップ抵抗２２の一端と接続されている。
【００２５】
また、プルアップ抵抗２２は一端がＰＭＯＳトランジスタ２１のドレインと、他端がカップリング容量（Ｃｏｘ）１１の一端およびプルダウン抵抗２４の一端と接続されている。また、プルダウン抵抗２４は、一端がカップリング容量（Ｃｏｘ）１１の一端およびプルアップ抵抗２２の他端と、他端がＮＭＯＳトランジスタ２３のドレインと接続されている。ＮＭＯＳトランジスタ２３のドレインはプルダウン抵抗２４の他端と、ゲートはＥＮＢ_ＯＳＣ信号６４が供給されるノードと、ソースは接地電圧ＶＳＳを有する電源端子（第２の電源端子）と接続されている。また、インバータ２５の入力側はＥＮＢ_ＯＳＣ信号６４が供給されるノードと接続されている。
【００２６】
カップリング容量（Ｃｏｘ）１１に供給されるバイアスは、プルアップ抵抗２２とプルダウン抵抗２４の抵抗比により決定することができる。すなわち、バイアス安定化回路からの出力電圧は、プルアップ抵抗２２の抵抗値をＲｐｕ、プルダウン抵抗２４の抵抗値をＲｐｄとすると、Ｒｐｄ／（Ｒｐｕ＋Ｒｐｄ）×ＶＤＤである。
【００２７】
また、本実施の形態にかかる半導体装置では、例えば発振素子１を除いて同一の半導体基板を用いて回路を構成し、発振素子１を第１の外部接続端子（Ｘ１）２と第２の外部接続端子（Ｘ２）３に外部から取り付け可能とすることができる。このような構成の場合、第１の外部接続端子（Ｘ１）２と第２の外部接続端子（Ｘ２）３に、光、湿度等に起因するリーク電流が発生したり、またサージ電圧が侵入し回路を破壊したりするおそれがある。このようなことを防止するために、本実施の形態にかかる半導体装置では、第１の外部接続端子（Ｘ１）２に、静電保護回路１０を設けることができる。
【００２８】
静電保護回路１０は、ゲートおよびドレインが電源電圧ＶＤＤを有する電源端子（第１の電源端子）に接続され、ソースが第１の外部接続端子（Ｘ１）２に接続されたＮＭＯＳトランジスタ（第３のトランジスタ）２６と、ドレインが第１の外部接続端子（Ｘ１）２に接続され、ゲートおよびソースが接地電圧ＶＳＳを有する電源端子（第２の電源端子）に接続されたＮＭＯＳトランジスタ（第４のトランジスタ）２７と、を有する。
【００２９】
また、第１の外部接続端子（Ｘ１）２には、第１の信号入出力部７が接続されている。本実施の形態にかかる半導体装置を信号入出力回路として用いる場合、第１の外部接続端子（Ｘ１）２から入力される信号を第１の信号入出力部７を介して内部回路へ伝達することができる。また、内部回路からの信号を第１の信号入出力部７を介して第１の外部接続端子（Ｘ１）２から出力することができる。本実施の形態にかかる半導体装置では、第１の外部接続端子（Ｘ１）２と第１の信号入出力部７はデジタルＩＯとして機能する。
【００３０】
また、反転増幅器４の出力側には、バッファ１３を設けることができる。バッファ１３からは発振回路で生成された発振周波数を有する信号が出力される。また、第２の外部接続端子（Ｘ２）３には、任意の静電保護回路１２を設けてもよい。任意の静電保護回路１２は、第２の外部接続端子（Ｘ２）３に発生するリーク電流やサージ電圧から内部回路を保護する静電保護回路であればどのようなものであってもよい。
【００３１】
また、第２の外部接続端子（Ｘ２）３には、第２の信号入出力部８が接続されている。本実施の形態にかかる半導体装置を信号入出力回路として用いる場合、第２の外部接続端子（Ｘ２）３から入力される信号を第２の信号入出力部８を介して内部回路へ伝達することができる。また、内部回路からの信号を第２の信号入出力部８を介して第２の外部接続端子（Ｘ２）３から出力することができる。本実施の形態にかかる半導体装置では、第２の外部接続端子（Ｘ２）３と第２の信号入出力部８はデジタルＩＯとして機能する。
【００３２】
次に、本実施の形態にかかる半導体装置を制御する場合について説明する。図２は、本実施の形態にかかる半導体装置を制御するための装置を説明するための図である。図２に示す装置は、不揮発メモリ５０と、ＣＰＵ５１と、内部レジスタ５２とを備える。ＣＰＵ５１は、不揮発メモリ５０および内部レジスタ５２と接続されている。
【００３３】
内部レジスタ５２と第１の外部接続端子（Ｘ１）２は、第１の信号入出力部７を介して接続されている。第１の信号入出力部７はバッファ５３、５４を有する。内部レジスタ５２は第１の外部接続端子（Ｘ１）２からバッファ５３を介してＤＡＴＡ_ＩＮ_Ｘ１信号を入力する。また、内部レジスタ５２は第１の外部接続端子（Ｘ１）２へバッファ５４を介してＤＡＴＡ_ＯＵＴ_Ｘ１信号を出力する。また、内部レジスタ５２はバッファ５４に対してバッファ５４の機能をオン／オフするＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６１を出力する。
【００３４】
同様に、内部レジスタ５２と第２の外部接続端子（Ｘ２）３は、第２の信号入出力部８を介して接続されている。第２の信号入出力部８はバッファ５５、５６を有する。内部レジスタ５２は第２の外部接続端子（Ｘ２）３からバッファ５６を介してＤＡＴＡ_ＩＮ_Ｘ２信号を入力する。また、内部レジスタ５２は第２の外部接続端子（Ｘ２）３へバッファ５５を介してＤＡＴＡ_ＯＵＴ_Ｘ２信号を出力する。また、内部レジスタ５２はバッファ５５に対してバッファ５５の機能をオン／オフするＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６２を出力する。
【００３５】
内部レジスタ５２は、反転増幅器４およびバッファ１３に対してＥＮＢ_ＯＳＣ信号６４を出力する。バッファ１３は内部レジスタ５２に対してＯＳＣ_ＩＮ信号（図１のＯＳＣ_ＯＵＴ信号６３に対応する）を出力する。また、内部レジスタ５２は、図１に示すバイアス安定化回路６のインバータ２５に対してＥＮＢ_ＯＳＣ信号６４を出力する。また反転増幅器４やバッファ１３、５４、５５のオン／オフの制御に関しては、内部レジスタ５２で設定してもよいし、不揮発メモリ５０にこのような情報を格納してもよい。
【００３６】
次に、本実施の形態にかかる半導体装置の動作について、図１、図２を用いて説明する。本実施の形態にかかる半導体装置は、発振回路と信号入出力回路とを切り替えて使用可能な半導体装置である。まず、本実施の形態にかかる半導体装置を発振回路として用いる場合について説明する。
【００３７】
本実施の形態にかかる半導体装置を発振回路として用いる場合、図２に示す内部レジスタ５２は、反転増幅器４およびバッファ１３に対して反転増幅器４およびバッファ１３が動作状態となるようなＥＮＢ_ＯＳＣ信号６４を出力する。
【００３８】
また、内部レジスタ５２はバッファ５４に対して、第１の信号入出力部７のバッファ５４が停止状態となるようなＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６１を出力する。これにより、内部レジスタ５２から反転増幅器４の入力側へＤＡＴＡ_ＯＵＴ_Ｘ１信号が侵入することを防止することができる。同様に、内部レジスタ５２はバッファ５５に対して、第２の信号入出力部８のバッファ５５が停止状態となるようなＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６２を出力する。これにより、内部レジスタ５２から反転増幅器４の出力側へＤＡＴＡ_ＯＵＴ_Ｘ２信号が侵入することを防止することができる。このように、本実施の形態にかかる半導体装置では、発振回路として使用する際に、内部レジスタ５２から発振回路へ不要な信号が侵入することを防止することができる。
【００３９】
内部レジスタ５２はバイアス安定化回路６に対して、バイアス安定化回路６が動作状態となるようなＥＮＢ_ＯＳＣ信号６４を出力している。例えば、図１に示すバイアス安定化回路６を動作状態とする場合、内部レジスタ５２はバイアス安定化回路６に対してＥＮＢ_ＯＳＣ信号６４としてハイレベル信号を供給する。ＮＭＯＳトランジスタ２３のゲートにハイレベル信号が供給されることで、プルダウン抵抗２４と接地電圧ＶＳＳを有する電源端子（第２の電源端子）が接続された状態となる。また、インバータ２５の入力側にハイレベル信号が入力されると、インバータ２５はロウレベル信号を出力する。そして、ＰＭＯＳトランジスタ２１のゲートにこのロウレベル信号が供給されることで、電源電圧ＶＤＤを有する電源端子（第１の電源端子）とプルアップ抵抗２２が接続された状態となる。
【００４０】
よって、電源電圧ＶＤＤを有する電源端子（第１の電源端子）と、プルアップ抵抗２２と、プルダウン抵抗２４と、接地電圧ＶＳＳを有する電源端子（第２の電源端子）と、が直列に接続された状態となり、これらがバイアス安定化回路６として機能する。カップリング容量（Ｃｏｘ）１１には、プルアップ抵抗２２とプルダウン抵抗２４の抵抗比により決定された出力電圧Ｒｐｄ／（Ｒｐｕ＋Ｒｐｄ）×ＶＤＤが供給される。
【００４１】
以上で説明したように、本実施の形態にかかる半導体装置を発振回路として用いる場合は、発振素子１を第１の外部接続端子（Ｘ１）２と第２の外部接続端子（Ｘ２）３に接続し、反転増幅器４、バッファ１３を動作状態とする。また、バイアス安定化回路６は、直流成分を除去するためのカップリング容量（Ｃｏｘ）１１にプルアップ抵抗２２とプルダウン抵抗２４の抵抗比により決定された出力電圧を供給する。これにより、本実施の形態にかかる半導体装置は発振回路として機能し、バッファ１３からは所定の周波数を有する出力信号であるＯＳＣ_ＯＵＴ信号６３が出力される。内部レジスタ５２には、バッファ１３のＯＳＣ_ＯＵＴ信号６３（図２では、ＯＳＣ_ＩＮ信号６３と記載）が入力される。このとき、内部レジスタ５２はバッファ５４、５５を停止状態としているので、第１の信号入出力部７、第２の信号入出力部８から発振回路に不要な信号が侵入することを防止できる。これにより、発振回路の精度を向上することができる。
【００４２】
図５（ａ）は、本実施の形態にかかる半導体装置を発振回路として用いた場合の第２の外部接続端子（Ｘ２）３における電圧の状態を示す図である。図５（ａ）に示すように、第２の外部接続端子（Ｘ２）３における電圧は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で所定の周波数で発振している。ここで、第２の外部接続端子（Ｘ２）３におけるＤＣバイアスは、反転増幅器４とフィードバック抵抗Ｒｆｂのセルフバイアスにより決定される。
【００４３】
また、図５（ｂ）は、本実施の形態にかかる半導体装置を発振回路として用いた場合の第１の外部接続端子（Ｘ１）２における電圧の状態を示す図である。図５（ｂ）に示すように、第１の外部接続端子（Ｘ１）２における電圧は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で所定の周波数で発振している。この場合は、バイアス安定化回路６の出力電圧であるＲｐｄ／（Ｒｐｕ＋Ｒｐｄ）×ＶＤＤを中心として発振する。
【００４４】
次に、本実施の形態にかかる半導体装置を信号入出力回路として用いる場合について説明する。本実施の形態にかかる半導体装置を信号入出力回路として用いる場合、図２に示す内部レジスタ５２は、反転増幅器４およびバッファ１３に対して反転増幅器４およびバッファ１３が停止状態となるようなＥＮＢ_ＯＳＣ信号６４を出力する。反転増幅器４は例えばクロックドインバータで構成されているので、このクロックドインバータを停止状態とする。また、この場合、例えば反転増幅回路４の出力側が高インピーダンスとなるようにする。このようにすることで、第２の外部接続端子（Ｘ２）３から第２の信号入出力部８へ出力される信号や、第２の信号入出力部８から第２の外部接続端子（Ｘ２）３へ出力される信号が、反転増幅器４やバッファ１３へ流れ出ることを防止することができる。また、この場合、反転増幅器４の出力側と入力側に接続されているフィードバック抵抗Ｒｆｂは高抵抗であるので、これらの信号がフィードバック抵抗Ｒｆｂを介して流れ出ることもない。ここで、フィードバック抵抗Ｒｆｂの抵抗値は例えば１０ＭΩ乃至２０ＭΩ程度である。
【００４５】
また、内部レジスタ５２はバッファ５４に対して、第１の信号入出力部７のバッファ５４が動作状態となるようなＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６１を出力する。同様に、内部レジスタ５２はバッファ５５に対して、第２の信号入出力部８のバッファ５５が動作状態となるようなＥＮＢ_ＯＵＴ_ｂｕｆｆｅｒ信号６２を出力する。これにより、内部レジスタ５２から第１の外部接続端子（Ｘ１）２へ、バッファ５４を介してＤＡＴＡ_ＯＵＴ_Ｘ１信号が出力可能となる。また、内部レジスタ５２から第２の外部接続端子（Ｘ２）３へ、バッファ５５を介してＤＡＴＡ_ＯＵＴ_Ｘ２信号が出力可能となる。
【００４６】
また、内部レジスタ５２はバイアス安定化回路６に対して、バイアス安定化回路６が停止状態となるようなＥＮＢ_ＯＳＣ信号６４を出力する。例えば、図１に示すバイアス安定化回路６を停止状態とする場合、内部レジスタ５２はバイアス安定化回路６に対してＥＮＢ_ＯＳＣ信号６４としてロウレベル信号を供給する。ＮＭＯＳトランジスタ２３のゲートにロウレベル信号が供給されることで、プルダウン抵抗２４と接地電圧ＶＳＳを有する電源端子（第２の電源端子）が切断された状態となる。また、インバータ２５の入力側にロウレベル信号が入力されると、インバータ２５はハイレベル信号を出力する。そして、ＰＭＯＳトランジスタ２１のゲートにこのハイレベル信号が供給されることで、電源電圧ＶＤＤを有する電源端子（第１の電源端子）とプルアップ抵抗２２が切断された状態となる。このようにすることで、第１の外部接続端子（Ｘ１）２から第１の信号入出力部７へ出力される信号や、第１の信号入出力部７から第１の外部接続端子（Ｘ１）２へ出力される信号が、バイアス安定化回路６へ流れ出ることを防止することができる。
【００４７】
本実施の形態にかかる半導体装置を信号入出力回路として用いる場合、カップリング容量（Ｃｏｘ）１１の充放電電流が増えるが、カップリング容量（Ｃｏｘ）１１の容量は例えば３ｐＦ程度であり、寄生容量と同程度であるためその影響は少ない。
【００４８】
以上で説明したように、本実施の形態にかかる半導体装置を信号入出力回路として用いる場合は、反転増幅器４、バッファ１３、およびバイアス安定化回路６を停止状態とすると共に、第１の信号入出力部７および第２の信号入出力部８を動作状態とする。これにより、内部レジスタ５２から第１の外部接続端子（Ｘ１）２へＤＡＴＡ_ＯＵＴ_Ｘ１信号を、また、第１の外部接続端子（Ｘ１）２から内部レジスタ５２へＤＡＴＡ_ＩＮ_Ｘ１信号を伝達することができるようになる。同様に、内部レジスタ５２から第２の外部接続端子（Ｘ２）３へＤＡＴＡ_ＯＵＴ_Ｘ２信号を、また、第２の外部接続端子（Ｘ２）３から内部レジスタ５２へＤＡＴＡ_ＩＮ_Ｘ２信号を伝達することができるようになる。この場合、これらの信号が反転増幅器４やバイアス安定化回路６へリーク電流として流れ出ることを防止することができるので、出力レベルの変動による誤動作を抑制でき、また、消費電力を削減することができる。
【００４９】
このように、本実施の形態にかかる半導体装置では、発振回路と信号入出力回路とを切り替えて使用可能な構成となっているので、信号の入出力部を兼用することができ、入出力端子の数を削減することができる。また、本実施の形態にかかる半導体装置を信号入力回路として使用する際に、信号が反転増幅器やバイアス安定化回路へリーク電流として流れ出ることを防止できるので、出力レベルの変動による誤動作を抑制でき、また、消費電力を削減することができる。
【００５０】
実施の形態２
次に、本発明の実施の形態２について説明する。図３は、実施の形態２にかかる半導体装置を示す回路図である。本実施の形態にかかる半導体装置では、バイアス安定化回路６と静電保護回路１０の構成が実施の形態１の場合と異なっている。これ以外の部分については、実施の形態１の場合と同様であるので重複した説明を省略する。
【００５１】
図３に示すように、本実施の形態にかかる半導体装置のバイアス安定化回路６は、ＰＭＯＳトランジスタ（第５のトランジスタ）３１と、プルアップ抵抗（第３の抵抗）３２と、インバータ３３とを有する。ＰＭＯＳトランジスタ３１のソースは電源電圧ＶＤＤを有する電源端子（第１の電源端子）に、ゲートはインバータ３３の出力に、ドレインはプルアップ抵抗３２に接続されている。また、インバータ３３には、バイアス安定化回路６の動作状態／停止状態を切り替えるためのＥＮＢ_ＯＳＣ信号６４が供給されている。このような構成により、本実施の形態にかかる半導体装置のバイアス安定化回路６の出力電圧は電源電圧ＶＤＤに固定され、この出力電圧がカップリング容量（Ｃｏｘ）１１に供給される。
【００５２】
本実施の形態にかかる半導体装置では、バイアス安定化回路６からバイアス電圧として電源電圧ＶＤＤが供給されるため、発振回路の第１の外部接続端子（Ｘ１）２における電圧は、図５（ｃ）に示すように電源電圧ＶＤＤを中心に振動する。このとき、発振回路の電圧値は電源電圧ＶＤＤを超える。この場合、静電保護回路１０にＰＭＯＳトランジスタを用い、ＰＭＯＳトランジスタのドレインと発振回路とが接続されていると、ドレイン−バックゲート間の寄生ダイオードに順方向電流が流れる。このことは、デバイスの破壊や誤動作の原因につながる。したがって、本実施の形態にかかる半導体装置の場合は、静電保護回路１０に、ドレインが第１の外部接続端子（Ｘ１）２に接続され、ゲートおよびソースが接地電圧ＶＳＳを有する電源端子（第２の電源端子）に接続されたＮＭＯＳトランジスタ（第６のトランジスタ）３４を用いている。また、第１の信号入出力部７の出力用のバッファ５４、５５（図２参照）は、Ｎチャネルオープンドレインバッファを用いている。
【００５３】
本実施の形態にかかる半導体装置では、バイアス安定化回路においてプルダウン抵抗を削減することができるため回路面積を小さくすることができる。また、プルダウン抵抗を減らすことで入力インピーダンスを増やすことができ、実施の形態１の場合と比べてプルアップ抵抗の抵抗値を小さくすることができる。また、本実施の形態にかかる半導体装置においても実施の形態１で説明した効果と同様の効果を得ることができる。
【００５４】
実施の形態３
次に、本発明の実施の形態３について説明する。図４は、実施の形態３にかかる半導体装置を示す回路図である。本実施の形態にかかる半導体装置では、バイアス安定化回路６の構成が実施の形態１の場合と異なっている。これ以外の部分については、実施の形態１の場合と同様であるので重複した説明を省略する。
【００５５】
図４に示すように、本実施の形態にかかる半導体装置のバイアス安定化回路６は、ＰＭＯＳトランジスタ（第７のトランジスタ）４１と、プルアップ抵抗（第４の抵抗）４２と、インバータ４３とを有する。ＰＭＯＳトランジスタ４１のソースは電源電圧ＶＤＤ２を有する電源端子（第３の電源端子）に、ゲートはインバータ４３の出力に、ドレインはプルアップ抵抗４２に接続されている。また、インバータ４３には、バイアス安定化回路６の動作状態／停止状態を切り替えるためのＥＮＢ_ＯＳＣ信号６４が供給されている。このような構成により、本実施の形態にかかる半導体装置のバイアス安定化回路６の出力電圧は電源電圧ＶＤＤ２に固定され、この出力電圧がカップリング容量（Ｃｏｘ）１１に供給される。
【００５６】
本実施の形態にかかる半導体装置では、バイアス安定化回路６からバイアス電圧として電源電圧ＶＤＤ２が供給されるため、発振回路の第１の外部接続端子（Ｘ１）２における電圧は、図５（ｄ）に示すように電源電圧ＶＤＤ２を中心に振動する。この場合、ＶＤＤの値が、ＶＤＤ≧ＶＤＤ２＋０．５×（発振振幅）の関係があれば、第１の信号入出力部７の出力用のバッファ５４、５５（図２参照）にはＣＭＯＳの出力バッファを用いることができる。この場合、２つの電源を持つシステムが必要となるが、近年の汎用ＩＣでは、ＣＰＵなどのロジック回路の消費電力を低減するために低電圧電源を備えるＩＣも多数存在する。
【００５７】
本実施の形態にかかる半導体装置では、バイアス安定化回路においてプルダウン抵抗を削減することができるため回路面積を小さくすることができる。また、電源電圧ＶＤＤよりも低電圧の低電圧電源ＶＤＤ２を用いることで、第１の外部接続端子（Ｘ１）２における電圧の最大値を電源電圧ＶＤＤ以下とすることができるため、第１の信号入出力部７の出力用のバッファ５４、５５にはＣＭＯＳの出力バッファを用いることができる。また、本実施の形態にかかる半導体装置においても実施の形態１で説明した効果と同様の効果を得ることができる。
【００５８】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５９】
１  発振素子
２  第１の外部接続端子（Ｘ１）
３  第２の外部接続端子（Ｘ２）
４  反転増幅器
５  フィードバック抵抗（Ｒｆｂ）
６  バイアス安定化回路
７  第１の信号入出力部
８  第２の信号入出力部
１０  静電保護回路
【図１】
2011071841.tif 000003
【図２】
2011071841.tif 000004
【図３】
2011071841.tif 000005
【図４】
2011071841.tif 000006
【図５】
2011071841.tif 000007
【図６】
2011071841.tif 000008