(57)【要約】【課題】１次元配列的なパッケージリードピン配列を用い、ピン数の無駄やプリント配線板実装における特殊設計を省き、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを低減し、かつ、Ｉ／Ｏ回路が持つ寄生容量による信号劣化を防ぐ。【解決手段】パッケージリードの一部を、リターンパスとなる電源またはＧＮＤに用い、かつ、その長さおよび間隔を適切に制御して、伝送信号の位相差を利用した分布定数設計を行う。【選択図】図５Ｂ
2011155176.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を伝播する第１および第２の差動信号配線と、
所定の電圧を印加される第１および第２の電圧配線と
を具備し、
前記第１の電圧配線と、前記第１の差動信号配線と、前記第２の差動信号配線と、前記第２の電圧配線とは、この順番に並んで配置されており、
前記第１および前記第２の差動信号配線の間隔は、前記第１の電圧配線および前記第１の差動信号配線の間隔よりも長く、かつ、前記第２の差動信号配線および前記第２の電圧配線の間隔よりも長く、
前記第１および前記第２の差動信号配線ならびに前記第１および前記第２の電圧配線のそれぞれにおいて、ボンディングワイヤと接続された第１の接続点から、前記ボンディングワイヤ以外の導体に接続されて前記第１の接続点に最も近い第２の接続点までの長さは、前記差動信号の波長の１／１６以上であり、かつ、前記波長の１／８以下である
配線構造。
【請求項２】
請求項１に記載の配線構造において、
前記第１および前記第２の差動信号配線ならびに前記第１および前記第２の電圧配線としてそれぞれ動作する複数のリードピン
を具備する
半導体装置。
【請求項３】
請求項１に記載の配線構造において、
前記第１および前記第２の差動信号配線ならびに前記第１および前記第２の電圧配線としてそれぞれ動作する複数のストリップ配線
を具備し、
前記複数のストリップ配線のそれぞれにおいて、同一の導体と複数の接続点で接続される場合、前記複数の接続点のうち、隣接する２つの接続点の間隔は、前記波長の１／１６よりも長く、かつ、前記波長の１／４よりも短い
電子装置。
【請求項４】
配線構造の設計方法であって、
前記配線構造は、
差動信号を伝播する第１および第２の差動信号配線と、
所定の電圧を印加される第１および第２の電圧配線と
を具備し、
前記第１の電圧配線と、前記第１の作動信号配線と、前記第２の作動信号配線と、前記第２の電圧配線とは、この順番に並んで配置されており、
（ａ）前記第１および前記第２の差動信号配線ならびに前記第１および前記第２の電圧配線の間隔に所定の初期値を設定するステップと、
（ｂ）前記間隔に基づいて、クロストークおよびｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを計算するステップと、
（ｃ）前記クロストークまたは前記ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスのいずれかが所定の条件から外れている場合に、前記間隔を変更するステップと、
（ｄ）前記クロストークおよび前記ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスの両方が前記所定の条件を満たすまで、前記ステップ（ｂ）および（ｃ）を繰り返すステップと
を具備し、
前記ステップ（ａ）は、
（ａ−１）前記第１の電圧配線および前記第１の差動信号配線の間隔ならびに前記第２の差動信号配線および前記第２の電圧配線の間隔を第１の間隔とおき、前記第１および前記第２の差動信号配線の間隔を第２の間隔とおくとき、第１の間隔：第２の間隔の比率を１：２に設定するステップ
を具備する
配線構造の設計方法。
【請求項５】
請求項４に記載の配線構造の設計方法において、
前記ステップ（ｃ）は、
（ｃ−１）前記クロストークを下げるために、前記第１の間隔を増やし、前記第２の間隔を減らすステップと、
（ｃ−２）前記ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを下げるために、前記第１の間隔を減らし、前記第２の間隔を増やすステップと、
（ｃ−３）前記クロストークおよび前記ｃｏｍｍｏｎ  ｍｏｄｅの両方を下げたい場合に、前記所定の条件に基づいて前記ステップ（ｃ−１）または（ｃ−２）のいずれかを選択するステップと
を具備する
配線構造の設計方法。
【請求項６】
請求項４または５に記載の配線構造の設計方法において、
前記ステップ（ｂ）は、
（ｂ−１）前記計算を、電磁界解析で行うステップと、
（ｂ−２）前記ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスとして、ｃｏｍｍｏｎ  ｍｏｄｅのリターンロスを計算するステップと
を具備する
配線構造の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造に係り、特に、半導体装置を含む電子機器の配線構造に係る。
【背景技術】
【０００２】
近年、コンシューマ向け半導体デバイスの高速化が著しい。特に、低コストで５Ｇｂｐｓを超える高速信号の伝送を行える半導体デバイスが求められている。それゆえ、半導体チップを保護してシステムボードとの接続を行う半導体パッケージやインターポーザとして、低価格かつ高性能なものが必要とされている。
【０００３】
多くのプリント配線板に見られるようなストリップラインやマイクロストリップラインを備えたインターポーザ・パッケージは高速信号を伝達する上で、一般的に有利な電気性能をもつ。しかし、このようなインターポーザ・パッケージは、旧来から使われているＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）などのリードフレーム型パッケージと比較して高価である。
【０００４】
そこで、例えば非特許文献１（Ｊｏｏｎｇ−Ｈｏ  Ｋｉｍ，  Ｒａｌｆ  Ｓｃｈｍｉｔｔ，  Ｄａｎ  Ｏｈ，  Ｗｅｎｄｅｍａｇｅｇｎｅｈｕ  Ｔ．  Ｂｅｙｅｎｅ，  Ｍｉｎｇ  Ｌｉ，  Ａｒｕｎ  Ｖａｉｄｙａｎａｔｈ，  Ｙｉ  Ｌｕ，  Ｊｕｎｅ  Ｆｅｎｇ，  Ｃｈｕｃｋ  Ｙｕａｎ，  Ｄａｖｅ  Ｓｅｃｋｅｒ，  ａｎｄ  Ｄｏｎ  Ｍｕｌｌｅｎ，  “Ｄｅｓｉｇｎ  ｏｆ  Ｌｏｗ  Ｃｏｓｔ  ＱＦＰ  Ｐａｃｋａｇｅｓ  ｆｏｒ  Ｍｕｌｔｉ−Ｇｉｇａｂｉｔ  Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５９ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １６６２  （２００９））にあるように、低価格なリードフレームパッケージを使用して高速信号伝送を行おうとする試みがなされている。
【０００５】
しかしながら、基本的に、レファレンス（リターンパス）となるプレーン導体を有しないリードフレームパッケージでは、信号リードピンのインピーダンスが高い。また、このような信号リードピンでは、付近の他のリードピンとの結合が大きい。このため、５Ｇｂｐｓを超える高速信号を高品質に伝送するのは難しい。
【０００６】
この問題を解決するために、特許文献１（米国特許第６５７６９８３号明細書）では、信号レファレンスプレーンを備える特殊な半導体パッケージの構造も提案されている。図１は、特許文献１に開示された半導体パッケージの構造を示す断面図である。
【０００７】
しかし、特許文献１に開示された構造の場合、高価になることは言うまでも無い。よって、可能な限り既存の製造プロセスを用いて高速信号伝送を達成することが望ましい。
【０００８】
リードフレーム型パッケージは、基本的な問題を抱えている。第１の問題は、リードフレーム型パッケージが、高速信号のレファレンスとなる導体を持たないことである。第２の問題は、隣接する２つのピンの間の結合が極めて強いことである。この２つの問題のため、信号ピンのインピーダンスが高くなり、大きな信号反射が発生し、また、大きな信号間干渉（クロストーク）が起きる。その結果、信号波形がくずれ、データ検出エラーが発生する。
【０００９】
この、リードフレーム型パッケージ特有の性質は、Ｇｂｐｓクラスのデバイスで一般的に用いられる差動信号配線を構成する際にも問題となる。この問題を端的に説明すると、２本のリードピンで構成する差動対の結合が強すぎるのである。
【００１０】
高速伝送を行うには、差動対の両モード（ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅおよびｃｏｍｍｏｎ  ｍｏｄｅ）におけるインピーダンスを適切に制御する必要がある。ここで、ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスは、信号ピン間の結合により、１ピンのインピーダンスの２倍よりも小さい。同じ理由で、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスは、１ピンのインピーダンスの半分よりも大きい。また、信号ピン間の結合が大きいほど、２倍または半分からの剥離量が大きい。なお、ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスの理想値は１００Ｏｈｍであり、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスの理想値は２５Ｏｈｍである。
【００１１】
１ピンのインピーダンスがすでに高すぎることを思い出せば、信号ピン間の結合が強いリードフレーム型パッケージが非常に高いｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを持つことは、容易に理解される。
【００１２】
一般的に、半導体上のＩ／Ｏ（Ｉｎ／Ｏｕｔ：入出力）回路につながる信号路のｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが非常に高ければ、大きなｃｏｍｍｏｎ  ｍｏｄｅノイズが信号路上に発生する。これは、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の発生原因となる。このメカニズムは、以下のように理解できる。
【００１３】
理想的には、差動信号出力回路は純粋な差動信号のみを出力するべきである。しかし、現実的には、同相信号すなわちｃｏｍｍｏｎ  ｍｏｄｅ信号が、ある割合で発生してしまう。このｃｏｍｍｏｎ  ｍｏｄｅ出力電圧は、出力回路の出力インピーダンスと信号路のインピーダンスのインピーダンス比で、電圧分割される。通常、ＧＨｚ領域では、出力回路のインピーダンスは、自身が持つ寄生容量により、低インピーダンスとなる。このため、信号路側のインピーダンスが高い場合、ｃｏｍｍｏｎ  ｍｏｄｅ信号は、１００％に近い効率で信号路側に取り出されることになる。すなわち、ＥＭＩの原因となる不要なｃｏｍｍｏｎ  ｍｏｄｅ信号（不要なのでｃｏｍｍｏｎ  ｍｏｄｅノイズと呼んでも良い）が、効率良く取り出される。
【００１４】
さらに、信号路のｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが高いことは、インピーダンスの定義によると、信号路が、近隣から導入されるノイズ電流をｃｏｍｍｏｎ  ｍｏｄｅノイズに効率よく変換してしまうことを意味する。このノイズ電流は、主に、高速信号路から発せられる磁場によって誘起される。先ほど、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが高い場合は電磁放射を起こしやすいと述べたが、電磁放射に対する感度もまた高いことが解る。すなわち、自身が電磁放射を起こしやすいにもかかわらず、電磁放射に弱い、ということになる。したがって、正帰還がかかることは想像に難くない。よって、クロストーク制御に加え、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスの制御が大きな課題となる。
【００１５】
５Ｇｂｐｓを超える速度の信号伝送を行うに当たり、パッケージやインターポーザの種類によらずに、Ｉ／Ｏ回路の寄生容量による信号波形が劣化することも、非特許文献２（Ｅｄｗａｒｄ  Ｐｉｌｌａｉ，  Ｊｏｎａｓ  Ｗｅｉｓｓ，  “Ｎｏｖｅｌ  Ｔ−Ｃｏｉｌ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｉｎ  ａ６．４−Ｇｂ／ｓ  ＣＭＯＳ  Ｒｅｃｅｉｖｅｒ  ｔｏ  Ｍｅｅｔ  Ｒｅｔｕｒｎ  Ｌｏｓｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ５７ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １４７  （２００７））や非特許文献３（Ｒｙｕｉｃｈｉ  Ｏｉｋａｗａ，  “Ｐａｃｋａｇｅ  Ｓｕｂｓｔｒａｔｅ  Ｂｕｉｌｔ−Ｉｎ  Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｍａｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＳｅｒＤｅｓ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ５８ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ６７６  （２００８））などで指摘されている。
【００１６】
非特許文献２は、ＬＳＩ回路上での対策を開示している。非特許文献３は、パッケージ・インターポーザ上での対策を開示している。これらの対策は、それぞれに一長一短である。それでも、既存の製造技術を極力利用して低コストで実現する、という目的から考えると、パッケージ・インターポーザ上での対策が望ましい。
【００１７】
このように、リードフレーム系のパッケージ・インターポーザ上で５Ｇｂｐｓを超える高速信号伝送を安価に実現するには、信号レファレンスの不在、大きな信号クロストーク、高いｃｏｍｍｏｎ  ｍｏｄｅインピーダンス、Ｉ／Ｏ回路が持つ寄生容量による信号劣化、など複数の課題を解決する必要がある。
【００１８】
図２Ａは、特許文献２（米国特許第７００９２８２号明細書）に開示されている半導体装置の外観を示す平面図群である。図２Ｂは、特許文献２に開示されているリードフレーム型半導体パッケージの構造を示す平面図である。
【００１９】
図２Ａ、図２Ｂに示す従来技術では、２つのピンの間に「ピッチとばしピン」を設けている。すなわち、一部のピン間隔を広げることで、ピン間クロストークの低減が図られている。この手法には、使用可能なピン数が減ってしまう、プリント配線板に実装する際のフットプリントが通常の設計から外れる、などの欠点がある。しかし、１つのピッチとばしピンを設けることで、その両隣のピンの間の距離を数倍に拡大することが出来るので、クロストークがかなり低減される。
【００２０】
特許文献２に記載は無いものの、このように間隔が特別に離れた２つのピンに差動信号を割り当てることで、差動信号のｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを低くすることが出来る。ただし、１ピン単体でのインピーダンスは高いままなので、大きな効果は得られない。
【００２１】
図３Ａは、特許文献３（米国特許第７４６７９５５号明細書）に開示されている２次元アレイ型コネクタの構造を示す俯瞰図である。図３Ｂは、特許文献３に開示されている２次元アレイコネクタの配線を示す平面図である。
【００２２】
図３Ａ、図３Ｂに示す従来技術では、２次元アレイ型コネクタにおける一部のリードピンにＧＮＤをうまく割り当てることにより、これら一部のリードピンを信号のリターンパスまたは信号間シールドとして作用させている。図３Ａ、図３Ｂの２次元アレイ構造の１列だけを取り出せば、２次元アレイ構造と同様の効果までは得られないものの、半導体装置のリードフレーム型パッケージ構造にも応用可能と思われる。また、特許文献３には、作動インピーダンスを調整するために信号ピン間隔および信号ピン幅を調整する方法と、クロストークを低減するために差動対およびＧＮＤを交互に並べる方法とが開示されている。ただし、ｃｏｍｍｏｎインピーダンス制御方法に関しては、特許文献３には特に記載が無い。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許第６５７６９８３号明細書
【特許文献２】米国特許第７００９２８２号明細書
【特許文献３】米国特許第７４６７９５５号明細書
【非特許文献】
【００２４】
【非特許文献１】Ｊｏｏｎｇ−Ｈｏ  Ｋｉｍ，  Ｒａｌｆ  Ｓｃｈｍｉｔｔ，  Ｄａｎ  Ｏｈ，  Ｗｅｎｄｅｍａｇｅｇｎｅｈｕ  Ｔ．  Ｂｅｙｅｎｅ，  Ｍｉｎｇ  Ｌｉ，  Ａｒｕｎ  Ｖａｉｄｙａｎａｔｈ，  Ｙｉ  Ｌｕ，  Ｊｕｎｅ  Ｆｅｎｇ，  Ｃｈｕｃｋ  Ｙｕａｎ，  Ｄａｖｅ  Ｓｅｃｋｅｒ，  ａｎｄ  Ｄｏｎ  Ｍｕｌｌｅｎ，  “Ｄｅｓｉｇｎ  ｏｆ  Ｌｏｗ  Ｃｏｓｔ  ＱＦＰ  Ｐａｃｋａｇｅｓ  ｆｏｒ  Ｍｕｌｔｉ−Ｇｉｇａｂｉｔ  Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ５９ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １６６２  （２００９）
【非特許文献２】Ｅｄｗａｒｄ  Ｐｉｌｌａｉ，  Ｊｏｎａｓ  Ｗｅｉｓｓ，  “Ｎｏｖｅｌ  Ｔ−Ｃｏｉｌ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｉｎ  ａ６．４−Ｇｂ／ｓ  ＣＭＯＳ  Ｒｅｃｅｉｖｅｒ  ｔｏ  Ｍｅｅｔ  Ｒｅｔｕｒｎ  Ｌｏｓｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”，  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ５７ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  １４７  （２００７）
【非特許文献３】Ｒｙｕｉｃｈｉ  Ｏｉｋａｗａ，  “Ｐａｃｋａｇｅ  Ｓｕｂｓｔｒａｔｅ  Ｂｕｉｌｔ−Ｉｎ  Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｍａｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＳｅｒＤｅｓ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ５８ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  ６７６  （２００８）
【発明の概要】
【発明が解決しようとする課題】
【００２５】
これまでの従来技術では、信号間クロストークの制御に主眼が置かれており、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスの低減方法については、一部の類推は可能であるものの、特に開示が無い。また、これまでの従来技術ではＩ／Ｏ回路が持つ寄生容量による信号劣化対策が与えられておらず、主たる問題となっている。
【００２６】
これまでの従来技術の２次的な問題としては、信号ピン数が減少することと、所望の性能を維持しながら２次元構造を１次元構造に変換する方法が与えられていないこととが挙げられる。
【００２７】
そこで、１次元配列的なパッケージリードピン配列を用い、ピン数の無駄やプリント配線板実装における特殊設計を省き、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを低減し、かつ、Ｉ／Ｏ回路が持つ寄生容量による信号劣化を防ぐ手段が必要となる。
【課題を解決するための手段】
【００２８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２９】
本発明の配線構造は、差動信号を伝播する第１および第２の差動信号配線（１３１ｂおよび１３１ｃ）と、所定の電圧を印加される第１および第２の電圧配線（１３１ａおよび１３１ｄ）とを具備する。第１の電圧配線（１３１ａ）と、第１の作動信号配線（１３１ｂ）と、第２の作動信号配線（１３１ｃ）と、第２の電圧配線（１３１ｄ）とは、この順番に並んで配置されている。第１および第２の差動信号配線（１３１ｂおよび１３１ｃ）の間隔は、第１の電圧配線（１３１ａ）および第１の作動信号配線（１３１ｂ）の間隔よりも大きく、かつ、第２の差動信号配線（１３１ｃ）および第２の電圧配線（１３１ｄ）の間隔よりも大きい。第１および第２の差動信号配線ならびに第１および第２の電圧配線のそれぞれにおいて、ボンディングワイヤと接続された第１の接続点から、ボンディングワイヤ以外の導体に接続されて第１の接続点に最も近い第２の接続点までの長さは、差動信号の波長の１／１６以上であり、かつ、波長の１／８以下である。
【００３０】
本発明の配線構造の設計方法において、配線構造は、差動信号を伝播する第１および第２の差動信号配線（１３１ｂおよび１３１ｃ）と、所定の電圧を印加される第１および第２の電圧配線（１３１ａおよび１３１ｄ）とを具備する。ここで、第１の電圧配線（１３１ａ）と、第１の作動信号配線（１３１ｂ）と、第２の作動信号配線（１３１ｃ）と、第２の電圧配線（１３１ｄとは、この順番に並んで配置されている。本発明の配線構造の設計方法は、（ａ）第１および第２の差動信号配線（１３１ｂおよび１３１ｃ）ならびに第１および第２の電圧配線（１３１ａおよび１３１ｄ）の間隔（Ｇ、Ｓ）に所定の初期値を設定するステップと、（ｂ）間隔に基づいて、クロストークおよびｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを計算するステップと、（ｃ）クロストークまたはｃｏｍｍｏｎ  ｍｏｄｅインピーダンスのいずれかが所定の条件から外れている場合に、間隔（Ｇ、Ｓ）を変更するステップと、（ｄ）クロストークおよびｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが所定の条件を満たすまで、ステップ（ｂ）および（ｃ）を繰り返すステップを具備する。ここで、ステップ（ａ）は、（ａ−１）第１の電圧配線（１３１ａ）および第１の差動信号配線（１３１ｂ）の間隔（Ｇ）ならびに第２の差動信号配線（１３１ｃ）および第２の電圧配線（１３１ｄ）の間隔（Ｓ）を第１の間隔とおき、第１および第２の差動信号配線（１３１ｄ）の間隔（Ｓ）を第２の間隔とおくとき、比率第１の間隔（Ｇ）：第２の間隔（Ｓ）を１：２に設定するステップを具備する。
【発明の効果】
【００３１】
本発明は、パッケージリードの一部を、リターンパスとなる電源またはＧＮＤに用い、かつ、その長さおよび間隔を適切に制御して、伝送信号の位相差を利用した分布定数設計により、従来技術で得られなかった効果を得ようとするものである。
【図面の簡単な説明】
【００３２】
【図１】図１は、特許文献１に開示された半導体パッケージの構造を示す断面図である。
【図２Ａ】図２Ａは、特許文献２に開示されている半導体装置の外観を示す平面図群である。
【図２Ｂ】図２Ｂは、特許文献２に開示されているリードフレーム型半導体パッケージの構造を示す平面図である。
【図３Ａ】図３Ａは、特許文献３に開示されている２次元アレイ型コネクタの構造を示す俯瞰図である。
【図３Ｂ】図３Ｂは、特許文献３に開示されている２次元アレイコネクタの配線を示す平面図である。
【図４】図４は、本発明の第１の実施形態の配線構造を用いる半導体装置１０および実装基板２０を示す図群である。図４（ａ）は、この半導体装置およびこの実装基板を示す平面図である。図４（ｂ）は、この半導体装置および実装基板の、図４（ａ）の線Ａ−Ａ’での断面を示す断面図である。
【図５Ａ】図５Ａは、本発明の第１の実施形態の配線構造の構成を部分的に示す平面図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態の配線構造の構成を部分的に示す俯瞰図である。
【図６】図６は、本発明によるインピーダンスの軌跡を示すＳｍｉｔｈ  ｃｈａｒｔである。このＳｍｉｔｈ  ｃｈａｒｔは、ボンディングワイヤを含めた計算の結果である。
【図７Ａ】図７Ａは、本発明で設計したリードフレームパッケージのＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおけるリターンロス（Ｒｅｔｕｒｎ  Ｌｏｓｓ：反射損失）およびインサーションロス（Ｉｎｓｅｒｔｉｏｎ  Ｌｏｓｓ：挿入損失）の周波数応答の例を示すグラフである。
【図７Ｂ】図７Ｂは、本発明で設計したリードフレームパッケージのＣｏｍｍｏｎ  ｍｏｄｅにおける反射損失および挿入損失の周波数応答の例を示すグラフである。
【図７Ｃ】図７Ｃは、本発明で設計したリードフレームパッケージの実装基板側から見たＬＳＩ実装状態のインピーダンスをリターンロスとして測定した結果を示すグラフである。ただし、表示されているインピーダンスは出力回路のそれである。
【図７Ｄ】図７Ｄも、本発明で設計したリードフレームパッケージの実装基板側から見たＬＳＩ実装状態のインピーダンスをリターンロスとして測定した結果を示すグラフである。ただし表示されているインピーダンスは入力回路のそれである。
【図７Ｅ】図７Ｅは、本発明で設計したリードフレームパッケージのＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける近端漏話（ＮＥＸＴ：Ｎｅａｒ  Ｅｎｄ  ＣＲＯＳＳＴａｌｋ）および遠端漏話（ＦＥＸＴ：Ｆａｒ  Ｅｎｄ  ＣＲＯＳＳＴａｌｋ）の周波数応答の例を示すグラフである。
【図８】図８は、リードピン配置だけを本発明と同じにした場合の電子装置の構成例を示す俯瞰図である。
【図９Ａ】図９Ａは、図８の電子装置の第１の入力部Ａの、Ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。
【図９Ｂ】図９Ｂは、図８の電子装置の第１の入力部Ａの、Ｃｏｍｍｏｎ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。
【図９Ｃ】図９Ｃは、図８の電子装置の第２の入力部Ｂの、Ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。
【図９Ｄ】図９Ｄは、図８の電子装置の第２の入力部Ｂの、Ｃｏｍｍｏｎ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。
【図１０Ａ】図１０Ａは、本発明の配線構造を有する半導体装置が１０Ｇｂｐｓで動作した場合にリードピンが出力する信号波形を示すグラフである。
【図１０Ｂ】図１０Ｂは、本発明の配線構造を有する半導体装置が１０Ｇｂｐｓで動作した場合に実装基板で入力する信号波形を示すグラフである。
【図１１】図１１は、本発明の第２の実施形態の配線構造を示す平面図である。
【図１２】図１２は、本発明の配線構造設計方法を示すフローチャートである。このフローチャートは、第１〜第７のステップＳ１〜Ｓ７を具備している。
【発明を実施するための形態】
【００３３】
添付図面を参照して、本発明による配線構造を実施するための形態を以下に説明する。
【００３４】
（第１の実施形態）
図４は、本発明の第１の実施形態の配線構造を用いる半導体装置１０および実装基板２０を示す図群である。図４（ａ）は、この半導体装置およびこの実装基板を示す平面図である。図４（ｂ）は、この半導体装置および実装基板の、図４（ａ）の線Ａ−Ａ’での断面を示す断面図である。
【００３５】
図４の半導体装置１０および実装基板２０の構成について説明する。この半導体装置１０は、ＬＳＩチップ１１と、マウント部１２と、リードピン１３１と、ボンディングワイヤ１４と、モールド樹脂１５とを具備している。また、この実装基板２０は、実装ボード２１と、配線２２とを具備している。
【００３６】
ＬＳＩチップ１１は、マウント部１２の上にマウントされている。マウント部１２の周囲には、複数のリードピン１３１が配置されている。ＬＳＩチップ１１の図示されない接続パッドは、ボンディングワイヤ１４を介してリードピン１３１またはマウント部１２に接続されている。モールド樹脂１５は、ＬＳＩチップ１１と、マウント部１２と、リードピン１３１の一部と、ボンディングワイヤ１４とを包んでいる。リードピン１３１の他の部分は、モールド樹脂１５の外に出ている。実装ボード２１の表面には、配線２２が配置されている。リードピン１３１の、モールド樹脂１５の外に出ている部分の先端は、配線２２に接続されている。
【００３７】
図５Ａは、本発明の第１の実施形態の配線構造の構成を部分的に示す平面図である。図５Ｂは、本発明の第１の実施形態の配線構造の構成を部分的に示す俯瞰図である。
【００３８】
図５Ａ、図５Ｂの配線構造の構成は、図４の配線構造から一部を抜き出したものである。図５Ａ、図５Ｂの配線構造は、第１〜第７のリードピン１３１ａ〜１３１ｇを具備している。第１、第４、第７のリードピン１３１ａ、１３１ｄ、１３１ｇは、所定の電圧を印加する電源リードまたは接地するＧＮＤリードとして用いられる。第２、第３、第５、第６のリードピン１３１ｂ、１３１ｃ、１３１ｅ、１３１ｆは、差動信号リードとして用いられる。ここで、第２、第３のリードピン１３１ｂ、１３１ｃは、第１の差動信号を伝達する第１の作動信号リード対である。また、第５、第６のリードピン１３１ｅ、１３１ｆは、第２の差動信号を伝達する第２の作動信号リード対である。
【００３９】
本実施形態では、２本の差動信号リード１３１ｂ、１３１ｃが並んで配置されている。また、２本の差動信号リード１３１ｂ、１３１ｃの両側を挟み込むように、２本の電源リード１３１ａ、１３１ｄが配置されている。言い換えれば、第１の電源リード１３１ａと、第１の作動信号リード１３１ｂと、第２の差動信号リード１３１ｃと、第２の電源リード１３１ｄとが、この順番に並んで配置されている。
【００４０】
各種リードピン１３１のうち、モールド樹脂より外側の、実装基板との接続に用いられる部分を、アウターリードと呼ぶ。本実施形態の初期状態において、アウターリードの間隔は一定である。言い換えれば、本実施形態の初期状態において、アウターリードは等ピッチで配置されている。
【００４１】
１つの差動信号を伝送する一対の差動信号線の間隔を、Ｓと記す。差動信号を伝送する信号リードと、この信号リードに隣接する電源リードとの間隔を、Ｇと記す。アウターリードの高さを、Ｈと記す。
【００４２】
本実施形態では、差動信号リードピンに隣接する電源リードピンは、その差動信号リードピンを流れる信号のリターンパスとして働く。したがって、２本の電源リードピンの代わりに、２本のＧＮＤ（ＧｒｏｕＮＤ：グランド）リードピンを用いても良い。ただし、図４、図５Ａ、図５Ｂの場合は、いわゆるｅｘｐｏｓｅｄ  ｄｉｅ−ｐａｄ構造になっており、ＧＮＤはＬＳＩダイの真下にある。すなわち、ＧＮＤリードピンが必要ないので、図４、図５Ａ、図５Ｂでは電源リードピンをリターンパスとして用いている。
【００４３】
本実施形態の、２本の差動信号リードピンおよび２本の電源リードピンは、ｃｏ−ｐｌａｎａｒ構造になっている。このｃｏ−ｐｌａｎａｒ構造では、リターンパスインピーダンスが比較的高い。リターンパスは、信号リードに隣接する電源リードによって提供される。Ｈ＞＞Ｇのとき、シングルエンドモードのインピーダンスは、Ｇによって一意に定まる。このＧは、リードピンの幅程度に加工することが可能である。こうすることで、高すぎるシングルエンドモードインピーダンスを低下させ、信号伝送特性を向上させることができる。
【００４４】
前述のように、リードフレーム型パッケージでは、リードピン同士の結合がかなり強い。この構造を逆用して、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを低減させて、理想値である２５Ｏｈｍに近づけることができる。そのためには、ＧをＳに対して十分小さく設定する。リードピッチの合計Ｓ＋Ｇを一定に保つとき、Ｓが拡大された分だけＧが縮小される。このとき、差動信号リード間の結合が弱まり、作動信号および電源リードの間の結合が強まる。その結果、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが低減される。
【００４５】
図５Ａ、図５Ｂでは、第１の差動信号リード対１３１ｂ、１３１ｃと、第２の作動信号リード対１３１ｅ、１３１ｆとが配置されている。これら２つの差動信号リード対の間には、第２の電源リード１３１ｄが配置されている。この電源リード１３１ｄは、第１の差動信号のリターンパスでもあり、第２の差動信号のリターンパスでもある。言い換えれば、電源リード１３１ｄは、２つの差動信号によって共有されている。この電源リード１３１ｄは、２つの差動信号の間のシールドとしても作用する。すなわち、電源リード１３１ｄの存在により、２つの差動信号の間のクロストークが抑制される。さらに、電源リード１３１ｄは２本分のリターンパスとして作用するので、半導体装置のピン数を節約する効果も得られる。
【００４６】
本発明において、ＳとＧとの間には、最適な比率が存在する。例えば、Ｓを大きくしていき、かつ、Ｇを小さくしていくと、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが低下する一方で、クロストークが増大する。これは、隣り合う差動信号リードの間隔（正確には、異なる対に含まれる差動信号ピンのうち互いに近いリード同士の間隔）が小さくなるためである。反対に、Ｓを小さくしていき、かつ、Ｇを大きくしていくと、クロストークが低下する一方で、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスは増加に向かう。もともと、Ｓ＝Ｇの状態ですでにｃｏｍｍｏｎ  ｍｏｄｅインピーダンスが不適切に高い。したがって、クロストークとｃｏｍｍｏｎ  ｍｏｄｅインピーダンスをバランスよくトレードオフするための最適な比率は、
０＜Ｇ／Ｓ＜１
の範囲に存在することになる。
【００４７】
実際に様々なケースで電磁界ｓｉｍｕｌｔｏｒを使って解析したところ、最適な比率は、多くの場合で
Ｇ／Ｓ＝１／２
であった。したがって、本発明の配線構造を最適化するにあたっては、初期値をＧ／Ｓ＝１／２とするのが最も効率が良い。
【００４８】
図１２は、本発明の配線構造設計方法を示すフローチャートである。このフローチャートは、第１〜第７のステップＳ１〜Ｓ７を具備している。
【００４９】
第１のステップＳ１では、本発明の配線構造設計方法を開始する。第１のステップＳ１の次は、第２のステップＳ２を実行する。
【００５０】
第２のステップＳ２では、ＧおよびＳの初期値を、Ｇ：Ｓ＝１：２となるように設定する。第２のステップＳ２の次は、第３のステップＳ３を実行する。
【００５１】
第３のステップＳ３では、電磁界解析でインターポーザモデルを生成する。第３のステップＳ３の次は、第４のステップＳ４を実行する。
【００５２】
第４のステップＳ４では、隣接する第１、第２の差動信号の間のクロストークと、Ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスとを計算する。なお、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスとして、実際にはｃｏｍｍｏｎ  ｍｏｄｅのリターンロスを計算しても良い。第４のステップＳ４の次は、第５のステップＳ５を実行する。
【００５３】
第５のステップＳ５では、第４のステップＳ４で得たクロストークおよびＣｏｍｍｏｎ  ｍｏｄｅインピーダンスが、それぞれの所望の値以下であるかどうかを確認する。ここで、クロストークまたはＣｏｍｍｏｎ  ｍｏｄｅインピーダンスのいずれか一方が所望の値を上回っていた場合は、第６のステップＳ６を実行する。クロストークおよびＣｏｍｍｏｎ  ｍｏｄｅインピーダンスが両方とも条件を満たした場合は、第７のステップＳ７を実行する。
【００５４】
第６のステップＳ６では、ＧおよびＳの寸法を変更する。具体的には、クロストークを下げるにはＳを減らしてＧを増やす。また、ｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを下げるにはＳを増やしてＧを減らす。ここで、クロストークとｃｏｍｍｏｎ  ｍｏｄｅインピーダンスを同時に両方下げることは出来ない。したがって、クロストークまたはｃｏｍｍｏｎ  ｍｏｄｅインピーダンスのどちらを優先的に下げるかを、その配線構造を用いるＬＳＩによって個別に決めておく必要がある。第６のステップＳ６の次は、第３のステップＳ３に戻る。
【００５５】
第７のステップＳ７では、本発明の配線構造設計方法を終了する。
【００５６】
次に、本発明におけるインピーダンス整合作用について説明する。ＬＳＩ回路の出力インピーダンスは、一般に、Ｉ／Ｏ回路の寄生容量によって、５０Ｏｈｍより小さい。本発明では、この低下した出力インピーダンスを、実装基板から見て、すなわちアウターリードから見て、５０Ｏｈｍ付近に整合させる。なお、このインピーダンス整合作用こそが、本発明の最大の特徴であると言える。
【００５７】
ＬＳＩパッドから見たリターンパスリードのインピーダンスは、自身のインダクタンスにより、周波数が上がれば上がるほど上昇し、リードピンの長さが伝送信号波長の１／４に達したときに最大となる。リターンパスとして動作するリードピンは、実装基板上で電源またはＧＮＤに接続されている。リードピンの電圧振幅は、アウターリード側の先端で最小となるので、そこから伝送信号の１／４波長離れた点で振幅電圧が最大になり、すなわちインピーダンスが最大となる。したがって、リードピンのＬＳＩ側の端部でインピーダンスが最大となる。リードピンのＬＳＩ側の端部は、ボンディングワイヤとの接続点であるので、この点におけるインピーダンスは、ボンディングワイヤのインピーダンスに他ならない。
【００５８】
リターンパスのインピーダンスが増加すると、差動信号リード間の結合は強まる。このとき、外部のＧＮＤ、例えば実装基板のＧＮＤ面、を規準としてＬＳＩ側から見たｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスは、下がる方向に動く。一方、外部のＧＮＤから見たリターンパスのインピーダンスは増加しているので、リターンパスのリードを規準としたｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスは、リード長が増加するにしたがって、最初は低下するが、次第に増加し、差動信号の１／４波長の点において最大値に達する。したがって、差動信号の０〜１／４波長の範囲のどこかで、リターンパスのリードを規準としたｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスが最小になる。ごく荒い近似としては、ちょうど中間となる差動信号の１／８波長の点で、ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスが最小になる。
【００５９】
前述した通り、Ｉ／Ｏ出力回路の出力インピーダンスは、ＧＨｚ帯において低い値を持つ。ここで、リードピンのインピーダンスの虚数成分をＩ／Ｏ出力回路のインピーダンスの虚数部の概略−１倍とする。すなわち、リードピンのインピーダンスと、Ｉ／Ｏ出力回路のインピーダンスとが、概略複素共役の関係になるようにする。こうすることにより、Ｉ／Ｏ出力回路のインピーダンスと、リードピンのインピーダンスとが整合する。このとき、アウターリード側から見たリードピンのインピーダンスとして、５０Ｏｈｍに近い値が得られる。
【００６０】
実際には、Ｉ／Ｏ出力回路の出力インピーダンスの等価回路は、ほぼ、ＲＣ並列回路として表現される。そこで、インピーダンス整合を、前述した差動信号の１／８波長の点よりも少し短い距離の点で行う。この点は、多くの場合、差動信号の１／１６波長から１／８波長の範囲にある。また、このインピーダンス整合を、広帯域で行うためには、いわゆるＱ値を小さくする必要がある。そのためには、リターンパスリードのインダクタンスをやや小さくする必要がある。このように、広帯域設計の観点からも、最適リード長は差動信号の１／８波長よりも短くなる。
【００６１】
図５Ａ、図５Ｂの構成では、副作用として、差動信号の１／４波長でｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅインピーダンスが最も高くなり、すなわち伝送特性が悪化する。このときの値がまさに、ボンディングワイヤのリード側の先端のインピーダンスである。この副作用を低減するためには、インピーダンスを下げたり、１／４波長周波数を十分高く設定したりすればよい。インピーダンスを下げるためには、電源リードおよびＧＮＤリードが結合するようにワイヤを配置したり、長さを調節したりすれば良い。また、１／４波長周波数を十分高く設定するためには、リード長を調整して１／１６波長に近付ければよい。
【００６２】
図６は、本発明によるインピーダンスの軌跡を示すＳｍｉｔｈ  ｃｈａｒｔである。このＳｍｉｔｈ  ｃｈａｒｔは、ボンディングワイヤを含めた計算の結果である。図６に打たれた点は、動作周波数におけるＬＳＩの出力インピーダンス（ＬＳＩＺｏｕｔ）と、差動信号波長（λ）との各比率（１／４、１／８、１／１６）におけるＬＳＩ側から見た半導体パッケージのインピーダンスとを、それぞれ示す。このＳｍｉｔｈ  ｃｈａｒｔから、以下のことが読み取れる。まず、１／４波長では、インピーダンスが最大になっている。次に、１／８波長付近では、ＬＳＩの出力インピーダンスの複素共役（Ｘ軸に対して折り返し対称）に近づく。さらに、１／１６波長付近では、純抵抗に近いインピーダンスを持つ。
【００６３】
そこで、Ｑ値を抑えて広帯域整合を取るために、リードの長さは差動信号の１／１６波長から１／８波長の間に設定する。このように、本発明では、周波数特性をリードの長さのみによって制御・設定出来るので、製造ばらつきに対して極めて強い、という特長がある。
【００６４】
図７Ａは、本発明で設計したリードフレームパッケージのＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおけるリターンロス（Ｒｅｔｕｒｎ  Ｌｏｓｓ：反射損失）およびインサーションロス（Ｉｎｓｅｒｔｉｏｎ  Ｌｏｓｓ：挿入損失）の周波数応答の例を示すグラフである。図７Ｂは、本発明で設計したリードフレームパッケージのＣｏｍｍｏｎ  ｍｏｄｅにおける反射損失および挿入損失の周波数応答の例を示すグラフである。図７Ｃは、本発明で設計したリードフレームパッケージの実装基板側から見たＬＳＩ実装状態のインピーダンスをリターンロスとして測定した結果を示すグラフである。ただし、表示されているインピーダンスは出力回路のそれである。図７Ｄも、本発明で設計したリードフレームパッケージの実装基板側から見たＬＳＩ実装状態のインピーダンスをリターンロスとして測定した結果を示すグラフである。ただし表示されているインピーダンスは入力回路のそれである。図７Ｅは、本発明で設計したリードフレームパッケージのＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける近端漏話（ＮＥＸＴ：Ｎｅａｒ  Ｅｎｄ  ＣＲＯＳＳＴａｌｋ）および遠端漏話（ＦＥＸＴ：Ｆａｒ  Ｅｎｄ  ＣＲＯＳＳＴａｌｋ）の周波数応答の例を示すグラフである。
【００６５】
図７Ａ、図７Ｂのグラフからは、本発明の配線構造を有する電子回路が、１０Ｇｂｐｓ以上の高速信号伝送に耐えうる良好な特性を有していることが読み取れる。１／４波長周波数において、局部的にＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅ伝送特性が落ち込む点を除いては、良好な伝送特性であると言える。Ｃｏｍｍｏｎ  ｍｏｄｅに関しても、５ＧＨｚ付近までインピーダンスの上昇が抑制されていることが分かる。
【００６６】
図７Ｃ、図７Ｄのグラフからは、特にＤｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおいてフラットな特性が得られていることが読み取れる。これは、インピーダンス整合動作が正常に働いていることを示している。
【００６７】
図７Ｅのグラフからは、クロストークが３ＧＨｚまで最大１％（−４０ｄＢ）と非常に良好であることが読み取れる。
【００６８】
次に、本発明のポイントが寸法制御にあり、単なる幾何学的な配置の順番だけでは所望の効果が得られないことを示す。
【００６９】
図８は、リードピン配置だけを本発明と同じにした場合の電子装置の構成例を示す俯瞰図である。図８の電子装置は、第１、第２の入力部Ａ、Ｂを具備している。
【００７０】
図９Ａは、図８の電子装置の第１の入力部Ａの、Ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。図９Ｂは、図８の電子装置の第１の入力部Ａの、Ｃｏｍｍｏｎ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。図９Ｃは、図８の電子装置の第２の入力部Ｂの、Ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。図９Ｄは、図８の電子装置の第２の入力部Ｂの、Ｃｏｍｍｏｎ  ｍｏｄｅにおける、リターンロスおよびインサーションロスの周波数応答を示すグラフである。
【００７１】
図９Ａ〜図９Ｄから、図８の電子装置の信号伝送特性が、本発明の場合とは非常に異なることが一見して読み取れる。Ｄｉｆｆｅｒｅｎｔｉａｌ  ｍｏｄｅでさえもあまり良好ではないが、Ｃｏｍｍｏｎ  ｍｏｄｅに到っては特性が非常に悪い。また、２つの信号間の特性差が大きいこともわかる。これらの結果は、本発明において、寸法制御が極めて重要であることを示している。
【００７２】
図１０Ａは、本発明の配線構造を有する半導体装置が１０Ｇｂｐｓで動作した場合にリードピンが出力する信号波形を示すグラフである。図１０Ｂは、本発明の配線構造を有する半導体装置が１０Ｇｂｐｓで動作した場合に実装基板で入力する信号波形を示すグラフである。
【００７３】
図１０Ａ、図１０Ｂのグラフから、信号波形のＥｙｅ開口が良好であり、したがって本発明の配線構造を有する半導体装置が１０Ｇｂｐｓを超える高速伝送にも対応可能であることが読み取れる。
【００７４】
（第２の実施形態）
本発明の第２の実施形態では、本発明の第１の実施形態とまったく同じ構造をプリント配線板のような伝送路基板上に構築する。そのためには、リターンパスを含むリードフレームの全てを、ストリップラインまたはマイクロストリップラインで置き換えて、ｃｏ−ｐｌａｎａｒ構造とすればよい。通常のストリップラインまたはマイクロストリップラインでは、電源およびＧＮＤをプレーンとして構成するものであるが、本発明の効果を正しく得るためには、その幅および長さのアスペクト比が１／２以下である必要がある。
【００７５】
図１１は、本発明の第２の実施形態の配線構造を示す平面図である。この配線構造は、第１の電源ライン１３２ａと、第１の差動信号ライン１３２ｂと、第２の差動信号ライン１３２ｃと、第２の電源ライン１３２ｄと、ボンディングワイヤ１４とを具備している。第１、第２の電源ライン１３２ａ、１３２ｄは、ビア１６を具備している。ビア１６には、第１、第２の電源ライン１３２ａ、１３２ｄと同じ電源電圧が印加される。なお、２本の電源ライン１３２ａ、１３２ｄの代わりに、接地されたＧＮＤラインを用い、同時にビア１６を接地しても良い。
【００７６】
この際、リターンパス配線に配置するビア１６の間隔に注意しなければならない。電源ライン１３２ａ、１３２ｄの、ビア１６が配置された箇所では、インピーダンスが極小値を取る。このため、同じ電源ラインに設けられた２つのビアの間隔が、差動信号の波長の１／１６以下である場合は、インピーダンス整合解が存在し得なくなってしまう。また、２つのビアの間隔が１／４波長以上である場合は、インピーダンス整合に対して意味が無くなるので、それ以上の長さを切り捨てる必要がある。これは、プリント基板などの上に設けられる配線が、リードフレームとは異なって非常に長いためである。
【００７７】
したがって、同じ電源ラインに設けられた２つのビアの間隔は、作動信号の波長を規準にして、１／１６以上１／４以下の範囲に含まれなければならない。この制限さえ守れば、プリント基板上の配線の全長が差動信号の１／４波長を超えていても、同じ効果が得られる。
【００７８】
なお、通常のシグナルインテグリティの教科書には、ＧＮＤビアを出来るだけ短い間隔で配置すること、という記述がある。しかし、本発明の場合は、反対に、２つのビアの間に十分な間隔を設ける必要がある。
【００７９】
また、本発明の第１の実施形態と同様に、電源ライン１３２ａ、１３２ｄにおけるボンディングワイヤ１４との接続点と、このボンディングワイヤ１４から最も近いビア１６との距離は、差動信号の波長を規準にして、１／１６以上１／８以下である必要がある。
【符号の説明】
【００８０】
１０  半導体装置
１１  ＬＳＩチップ
１２  マウント部
１３１  リードピン
１３１ａ、１３１ｄ、１３１ｇ  電源リード（またはＧＮＤリード）
１３１ｂ、１３１ｃ、１３１ｅ、１３１ｆ  差動信号リード
１３２ａ、１３２ｄ  電源ライン（またはＧＮＤライン）
１３２ｂ、１３２ｃ  差動信号ライン
１４  ボンディングワイヤ
１５  モールド樹脂
１６  ビア
２０  実装基板
２１  実装ボード
２２  配線
【図１】
2011155176.tif 000003
【図２Ａ】
2011155176.tif 000004
【図２Ｂ】
2011155176.tif 000005
【図３Ａ】
2011155176.tif 000006
【図３Ｂ】
2011155176.tif 000007
【図４】
2011155176.tif 000008
【図５Ａ】
2011155176.tif 000009
【図５Ｂ】
2011155176.tif 000010
【図６】
2011155176.tif 000011
【図７Ａ】
2011155176.tif 000012
【図７Ｂ】
2011155176.tif 000013
【図７Ｃ】
2011155176.tif 000014
【図７Ｄ】
2011155176.tif 000015
【図７Ｅ】
2011155176.tif 000016
【図８】
2011155176.tif 000017
【図９Ａ】
2011155176.tif 000018
【図９Ｂ】
2011155176.tif 000019
【図９Ｃ】
2011155176.tif 000020
【図９Ｄ】
2011155176.tif 000021
【図１０Ａ】
2011155176.tif 000022
【図１０Ｂ】
2011155176.tif 000023
【図１１】
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【図１２】
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