(57)【要約】【課題】裏打ち領域におけるコンタクトホール形成領域を最適化することにより、記憶密度が向上された不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】本発明は、裏打ち領域２と、Ｘ方向に並ぶ２つのメモリセル領域１に挟まれる裏打ち領域２を有する。メモリセル領域１はメモリセル５０が配置される。メモリセル５０はＹ方向に離間された２つのメモリゲート１２と、これらのサイドウォールである２つの選択ゲート１７と、を有する。裏打ち領域２は、メモリセル領域１でＸ方向に並ぶメモリセル５０の選択ゲート１７のそれぞれと接続される、２本の選択ゲート線６を有する。それぞれ選択ゲート線６は、他方に向かって突出するコンタクトホール形成領域６ａを有する。それぞれのコンタクトホール形成領域６ａはＸ方向に離間されて形成されている。【選択図】図１
2011146538.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される第１メモリセル領域と、
前記半導体基板上に、前記第１メモリセル領域に対して第１の方向に離間されて形成される第２メモリセル領域と、
前記第１メモリセル領域と前記第２メモリセル領域との間の前記半導体基板上に形成される裏打ち領域と、を少なくとも備え、
前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれは、
前記第１の方向及び前記第１の方向と交差する第２の方向にアレイ状に配置されるメモリセルを少なくとも備え、
前記メモリセルは、
前記半導体基板上に形成される第１電荷蓄積膜と、
前記半導体基板上に、前記第１電荷蓄積膜に対して前記第２の方向に離間されて形成される第２電荷蓄積膜と、
前記第１電荷蓄積膜上に形成された第１ゲート電極と、
前記第２電荷蓄積膜上に形成された第２ゲート電極と、
前記第１電荷蓄積膜と前記第２の方向に並んで形成される第１ゲート絶縁膜と、
前記第２電荷蓄積膜と前記第２の方向とは反対の方向に並んで形成される第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に前記第１ゲート電極と電気的に分離されて形成され、前記第１ゲート電極のサイドウォールである第３ゲート電極と、
前記第２ゲート絶縁膜上に前記第２ゲート電極と電気的に分離されて形成され、前記第２ゲート電極のサイドウォールである第４ゲート電極と、を少なくとも備え、
前記裏打ち領域は、
前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第３ゲート電極と接続される第１ゲート線、及び、当該メモリセルの前記第４ゲート電極と接続される第２ゲート線と、
前記第１ゲート線から前記第２ゲート線側に突出して形成される第１コンタクトホール形成領域と、
前記第２ゲート線から前記第１ゲート線側に突出して形成される第２コンタクトホール形成領域と、を少なくとも備え、
前記第１コンタクトホール形成領域と前記第２コンタクトホール形成領域とは前記第１の方向に離間されて形成される、
不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、
前記第１電荷蓄積膜と前記第２電荷蓄積膜との間の半導体基板に形成された不純物拡散領域と、
前記不純物拡散領域上に前記第１ゲート電極及び前記第２ゲート電極と電気的に分離されて形成される第１拡散領域配線と、を更に備え、
前記裏打ち領域は、
前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第１拡散領域配線に接続される第２拡散領域配線と、
前記第２拡散領域配線の一部が拡張されて形成された第３コンタクトホール形成領域と、を更に備える、
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記裏打ち領域は、
前記第２拡散領域配線の一部が拡張されて形成される第４コンタクトホール形成領域を更に備え、
前記第３コンタクトホール形成領域と前記第４コンタクトホール形成領域とは、前記第１の方向に離間されて形成される、
請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記裏打ち領域は、
前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第１ゲート電極と接続される第３ゲート線、及び、当該メモリセルの前記第２ゲート電極と接続される第４ゲート線と、
前記第３ゲート線の一部を拡張して形成される第５コンタクトホール形成領域と、
前記第４ゲート線の一部を拡張して形成される第６コンタクトホール形成領域と、を更に備え、
前記第５コンタクトホール形成領域と前記第６コンタクトホール形成領域とは、前記第１の方向に離間されて形成される、
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１ゲート電極と前記第３ゲート電極との間、前記第１ゲート電極と前記第１拡散領域配線との間、前記第２ゲート電極と前記第４ゲート電極との間、及び、前記第２ゲート電極と前記第１拡散領域配線との間を電気的に分離するゲート間絶縁膜を更に備える、
請求項２乃至４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板の表面に対する前記第１ゲート電極及び前記第２ゲート電極の高さと、  前記半導体基板の表面に対する前記第１拡散領域配線の高さと、は異なる、
請求項２乃至５のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記半導体基板の表面に対する前記第１ゲート電極及び前記第２ゲート電極の高さは、  前記半導体基板の表面に対する前記第１拡散領域配線の高さよりも低い、
請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板の表面に対する前記第１ゲート電極の高さと、前記半導体基板の表面に対する前記第３ゲート電極の高さと、は異なり、
前記半導体基板の表面に対する前記第２ゲート電極の高さと、前記半導体基板の表面に対する前記第４ゲート電極の高さと、は異なる、
請求項２乃至７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板の表面に対する前記第１ゲート電極の高さは、前記半導体基板の表面に対する前記第３ゲート電極の高さよりも低く、
前記半導体基板の表面に対する前記第２ゲート電極の高さは、前記半導体基板の表面に対する前記第４ゲート電極の高さよりも低い、
請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記半導体基板の表面に対する前記第１ゲート電極の高さと、前記半導体基板の表面に対する前記第２ゲート電極の高さと、は同じであり、
前記半導体基板の表面に対する前記第３ゲート電極の高さと、前記半導体基板の表面に対する前記第４ゲート電極の高さと、は同じである、
請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記ゲート間絶縁膜は、
前記半導体基板の表面から、前記第１のゲート電極及び前記第２のゲート電極の上面と同じ高さまでの間に形成される下部ゲート間絶縁膜と、
前記第１のゲート電極及び前記第２のゲート電極の上面と同じ高さから、前記第３のゲート電極、前記第４のゲート電極及び前記第１拡散領域配線の上面と同じ高さまで形成される上部ゲート間絶縁膜と、を備える、
請求項９又は１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜と、前記下部ゲート間絶縁膜と、は組成が異なる、
請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１電荷蓄積膜及び前記第２電荷蓄積膜と、前記下部ゲート間絶縁膜と、は組成が異なる、
請求項１１又は１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１乃至４ゲート電極及び前記第１拡散領域配線は、
ポリシリコン層と、
前記ポリシリコン層上に形成されたシリサイド層と、を備える、
請求項２乃至１３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１ゲート電極及び前記第２ゲート電極の上面は、前記半導体基板の主面に対して平行な平面である、
請求項１乃至１４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第３ゲート電極及び前記第４ゲート電極の上面は、曲面または前記半導体基板の主面に対して勾配を有する平面である、
請求項１乃至１５のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１ゲート電極及び前記第２ゲート電極はメモリゲートであり、
前記第３ゲート電極及び前記第４ゲート電極は選択ゲートである、
請求項１乃至１６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１メモリセル領域の前記第１の方向に並ぶ前記メモリセルと、前記第２メモリセル領域の前記第１の方向に並ぶ前記メモリセルと、の合計個数は８個以上である、
請求項１乃至１７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１９】
メモリセルが第１の方向及び前記第１の方向と交差する第２の方向にアレイ状に配置される第１メモリセル領域及び第２メモリセル領域を、前記第１の方向に離間させて半導体基板上に形成するとともに、
裏打ち領域を、前記第１メモリセル領域と前記第２メモリセル領域との間の前記半導体基板上に形成するのに際し、
前記第１メモリセル領域と前記第２メモリセル領域に、
第１電荷蓄積膜を、半導体基板上に形成し、
第２電荷蓄積膜を、前記第１電荷蓄積膜に対して前記第２の方向に離間させて形成し、
第１ゲート電極を、前記第１電荷蓄積膜上に形成し、
第２ゲート電極を、前記第２電荷蓄積膜上に形成し、
第１ゲート絶縁膜を、前記第１電荷蓄積膜と第２の方向に並べて形成し、
第２ゲート絶縁膜を、前記第２電荷蓄積膜と前記第２の方向とは反対の方向に並べて形成し、
第３のゲート電極を、前記第１ゲート電極のサイドウォールとして前記第１ゲート電極と電気的に分離して前記第１のゲート絶縁膜上に形成し、
第４のゲート電極を、前記第２ゲート電極のサイドウォールとして前記第２ゲート電極と電気的に分離して前記第２のゲート絶縁膜上に形成し、
前記裏打ち領域に、
前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第３ゲート電極と接続される第１ゲート線を、前記第３ゲート電極と同時に形成するとともに、当該メモリセルの前記第４ゲート電極と接続される第２ゲート線を、前記第４ゲート電極と同時に形成し、
第１コンタクトホール形成領域を、前記第１ゲート線から前記第２ゲート線側に突出させて形成し、
第２コンタクトホール形成領域を、前記第２ゲート線から前記第１ゲート線側に突出させ、かつ、前記第１コンタクトホール形成領域とは前記第１の方向に離間させて形成する、
不揮発性半導体記憶装置の製造方法。
【請求項２０】
リソグラフィ技術を用いて前記第１ゲート電極及び前記第２ゲート電極を成形する、
請求項１９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置及びその製造方法に関し、特に高記憶密度を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、電荷蓄積膜に窒化物（例えばシリコン窒化膜）を使用するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-silicon）型不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置は、例えば特許文献１及び特許文献２に開示されている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置においては、ソース領域とドレイン領域間のチャネル領域上に、メモリゲートと選択ゲートとが両者の間に絶縁層を介して平行に延在している。メモリゲートと半導体基板との間には、電荷蓄積膜、例えば酸化膜、窒化膜及び酸化膜が順に積層したＯＮＯ（Oxide-Nitride-Oxide：酸化物−窒化物−酸化物）膜が形成されている。ＯＮＯ膜における窒化膜（例えばシリコン窒化膜）は電荷を蓄積し、酸化膜（例えばシリコン酸化膜）は、窒化膜に蓄積された電荷に対するポテンシャルバリアとして作用する。
【０００４】
次に、特許文献１及び特許文献２に開示されているような、メモリゲートとなるポリシリコンがＯＮＯ膜の側壁にサイドウォールとして形成されているＭＯＮＯＳ型不揮発性半導体記憶装置の構造について説明する。図８は、特許文献１に開示されている半導体装置３００の平面図である。図９は、特許文献１に開示されている半導体装置のメモリセルの要部の概略断面図である。図８を参照して、この半導体装置３００の平面構造について説明する。この半導体装置３００は、メモリセル領域（メモリセル形成領域、メモリセルアレイ形成領域）３０１Ａ、ソースダミー領域３０１Ｂ及びワードシャント領域３０１Ｃが設けられている。
【０００５】
メモリセル領域３０１Ａには、図９に示すメモリセル３３０が、Ｘ方向及びＹ方向に、アレイ状に配置されている。図８では、Ｘ方向とＹ方向とは直交している。メモリセル領域３０１Ａには、素子を分離するための素子分離領域３０２が、Ｙ方向に延びて形成されている。素子分離領域３０２で分離された活性領域には、ｐ型ウェル３０３（図８では図示せず）が形成され、その上にメモリセル３３０が形成される。すなわち、メモリセル３３０は、素子分離領域３０２によって相互に、あるいは他の領域と電気的に分離されている。また、メモリセル３３０を囲むように、ドレイン領域３１９及びソース領域３２０が形成されている。選択ゲート（コントロールゲート）電極３０８及びメモリゲート電極３１３は、Ｘ方向に各メモリセル３３０上を横断して形成されている。選択ゲート電極３０８とメモリゲート電極３１３とは、メモリセル領域３０１Ａ内では、絶縁膜３１１により電気的に分離される。ドレイン領域３１９上には、コンタクトホール３２３ａが形成され、ドレイン領域３１９と上層の金属配線とを電気的に接続（裏打ち、以下同じ）している。
【０００６】
ソースダミー領域３０１Ｂには、メモリセル領域３０１Ａから延在するソース領域３２０が形成されている。ソースダミー領域３０１Ｂのソース領域３２０上には、裏打ちのためのコンタクトホール３２３ｂが形成されている。コンタクトホール３２３ｂは、複数のメモリセル３３０ごとに１つ形成される。
【０００７】
ワードシャント領域（裏打領域）３０１Ｃには、選択ゲート線３０９及びメモリゲート線３１４が形成されている。選択ゲート線３０９は、ワードシャント領域（裏打領域）３０１Ｃを挟んで配置されている２つのメモリセル領域の選択ゲート電極３０８と接続されている。メモリゲート線３１４も、ワードシャント領域（裏打領域）３０１Ｃを挟んで配置されている２つのメモリセル領域のメモリゲート電極３１３と接続されている。また、選択ゲート線３０９上には、裏打ちのためのコンタクトホール３２３ｃが形成されている。メモリゲート線３１４上には、裏打ちのためのコンタクトホール３２３ｄが形成されている。
【０００８】
選択ゲート線３０９とメモリゲート線３１４についてより詳細に説明する。Ｙ方向に延在する第２の部分３０９ｂの端部から、ソース領域およびメモリゲート線３１４を介して対向する選択ゲート線３０９（第１の部分３０９ａ）までの距離は、第２の部分３０９ｂのＹ方向の長さよりも短い。すなわち、第２の部分３０９ｂのＹ方向への長さを設計寸法の可能な限り延在させている。これにより、第２の部分３０９ｂからＸ方向に延在して形成されるメモリゲート線のコンタクト部３１４ａのＹ方向におけるスペースの確保を容易とすることができ、コンタクトホール３２３ｄの目外れの防止に寄与することができる。また、選択ゲート線の第２の部分３０９ｂは、Ｙ方向の長さがＸ方向の長さよりも長くなるように形成されている。これにより、メモリゲート線のコンタクト部３１４ａのＸ方向に延在させる長さを長くすることができるので、コンタクトホール３２３ｄの目外れの防止に寄与することがきる。
【０００９】
また、選択ゲート線３０９の第１の部分３０９ａは、コンタクトホール３２３ｃが形成される部分（第３の部分３０９ｃ）の幅（Ｙ方向の幅）が相対的に広くなっている。これにより、コンタクトホール３２３ｃの目外れの防止に寄与することがきる。また、コンタクトホール３２３ｃはＹ方向に並んで形成されているので、ワードシャント領域３０１ＣのＸ方向の寸法を低減することができる。
【００１０】
続いて、図９を参照して、メモリセル３３０の構成について説明する。メモリセル３３０は、例えばｐ型シリコンからなる半導体基板にｐ型ウェル３０３が形成されている。ｐ型ウェル３０３上には、例えば酸化シリコンからなるゲート絶縁膜３０５が形成されている。ゲート絶縁膜３０５上には、例えばポリシリコンからなる選択ゲート電極３０８が形成されている。選択ゲート電極３０８の側壁からｐ型ウェル３０３へ延在して、絶縁膜３１１が形成されている。絶縁膜３１１は、内部に電荷蓄積部を有する絶縁膜（トラップ性絶縁膜）であり、例えば、電荷を蓄積するための窒化シリコン膜３１１ｂと、窒化シリコン膜３１１ｂを挟む酸化シリコン膜３１１ａ及び酸化シリコン膜３１１ｃからなるＯＮＯ膜である。絶縁膜３１１上には、サイドウォール状のメモリゲート電極３１３が形成されている。選択ゲート電極３０８側には、高濃度ｎ型半導体からなるドレイン領域３１９が形成されている。メモリゲート電極３１３側には、高濃度ｎ型半導体からなるソース領域３２０が形成されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−４９７３７号公報
【特許文献２】特開２００７−２８１５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図８に示す半導体装置３００では、選択ゲート線３０９上に形成されたコンタクトホール３２３ｃは、Ｙ方向に並んで形成されている。そのため、半導対装置の記憶密度を向上させるために、Ｙ方向の寸法を縮小する上で障害となる。また、メモリセル領域に、より専有面積の小さいメモリセルを形成できる場合であっても、ワードシャント領域３０１ＣのＹ方向の寸法に制約があるため、半導体装置３００のＹ方向の寸法を縮小することができない。そのため、より占有面積が小さいメモリセルが開発されたとしても、半導体装置３００自体の単位面積あたりの記憶密度を向上させることができない。
【課題を解決するための手段】
【００１３】
本発明の一態様である不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成される第１メモリセル領域と、前記半導体基板上に、前記第１メモリセル領域に対して第１の方向に離間されて形成される第２メモリセル領域と、前記第１メモリセル領域と前記第２メモリセル領域との間の前記半導体基板上に形成される裏打ち領域と、を少なくとも備え、前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれは、前記第１の方向及び前記第１の方向と交差する第２の方向にアレイ状に配置されるメモリセルを少なくとも備え、前記メモリセルは、前記半導体基板上に形成される第１電荷蓄積膜と、前記半導体基板上に、前記第１電荷蓄積膜に対して前記第２の方向に離間されて形成される第２電荷蓄積膜と、前記第１電荷蓄積膜上に形成された第１ゲート電極と、前記第２電荷蓄積膜上に形成された第２ゲート電極と、前記第１電荷蓄積膜と前記第２の方向に並んで形成される第１ゲート絶縁膜と、前記第２電荷蓄積膜と前記第２の方向とは反対の方向に並んで形成される第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に前記第１ゲート電極と電気的に分離されて形成され、前記第１ゲート電極のサイドウォールである第３ゲート電極と、前記第２ゲート絶縁膜上に前記第２ゲート電極と電気的に分離されて形成され、前記第２ゲート電極のサイドウォールである第４ゲート電極と、を少なくとも備え、前記裏打ち領域は、前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第３ゲート電極と接続される第１ゲート線、及び、当該メモリセルの前記第４ゲート電極と接続される第２ゲート線と、前記第１ゲート線から前記第２ゲート線側に突出して形成される第１コンタクトホール形成領域と、前記第２ゲート線から前記第１ゲート線側に突出して形成される第２コンタクトホール形成領域と、を少なくとも備え、前記第１コンタクトホール形成領域と前記第２コンタクトホール形成領域とは前記第１の方向に離間されて形成されるものである。これにより、前記第３のゲート電極及び前記第４のゲート電極をサイドウォールとして形成する不揮発性半導体装置において、前記第１のコンタクトホール形成領域及び前記第２のコンタクトホール形成領域が前記第２の方向に並んで形成されることはない。従って、前記裏打ち領域の前記第２の方向の寸法を最小化することができる。
【００１４】
本発明の一態様である不揮発性半導体装置の製造方法は、メモリセルが第１の方向及び前記第１の方向と交差する第２の方向にアレイ状に配置される第１メモリセル領域及び第２メモリセル領域を、前記第１の方向に離間させて半導体基板上に形成するとともに、  裏打ち領域を、前記第１メモリセル領域と前記第２メモリセル領域との間の前記半導体基板上に形成するのに際し、前記第１メモリセル領域と前記第２メモリセル領域に、第１電荷蓄積膜を、半導体基板上に形成し、第２電荷蓄積膜を、前記第１電荷蓄積膜に対して前記第２の方向に離間させて形成し、第１ゲート電極を、前記第１電荷蓄積膜上に形成し、第２ゲート電極を、前記第２電荷蓄積膜上に形成し、第１ゲート絶縁膜を、前記第１電荷蓄積膜と第２の方向に並べて形成し、第２ゲート絶縁膜を、前記第２電荷蓄積膜と前記第２の方向とは反対の方向に並べて形成し、第３のゲート電極を、前記第１ゲート電極のサイドウォールとして前記第１ゲート電極と電気的に分離して前記第１のゲート絶縁膜上に形成し、第４のゲート電極を、前記第２ゲート電極のサイドウォールとして前記第２ゲート電極と電気的に分離して前記第２のゲート絶縁膜上に形成し、前記裏打ち領域に、前記第１メモリセル領域及び前記第２メモリセル領域のそれぞれに設けられ、互いに前記第１の方向に並ぶ前記メモリセルの前記第３ゲート電極と接続される第１ゲート線を、前記第３ゲート電極と同時に形成するとともに、当該メモリセルの前記第４ゲート電極と接続される第２ゲート線を、前記第４ゲート電極と同時に形成し、第１コンタクトホール形成領域を、前記第１ゲート線から前記第２ゲート線側に突出させて形成し、第２コンタクトホール形成領域を、前記第２ゲート線から前記第１ゲート線側に突出させ、かつ、前記第１コンタクトホール形成領域とは前記第１の方向に離間させて形成するものである。これにより、不揮発性半導体装置に、前記第３のゲート電極及び前記第４のゲート電極をサイドウォールとして形成するに際し、前記第１のコンタクトホール形成領域及び前記第２のコンタクトホール形成領域を前記第２の方向に並んで形成することはない。従って、前記裏打ち領域の前記第２の方向の寸法が最小化される。
【発明の効果】
【００１５】
本発明によれば、裏打ち領域におけるコンタクトホール形成領域を最適化することにより、記憶密度が向上された不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の断面図である。
【図４Ａ】実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｂ】実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｃ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｄ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｅ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｆ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｇ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｈ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｉ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｊ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｋ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｌ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｍ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｎ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｏ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｐ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４Ｑ】図１のＩＩ−ＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ａ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｂ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｃ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｄ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｅ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｆ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｇ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｈ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｉ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｊ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｋ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｌ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｍ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５Ｎ】図１のＩＩＩ−ＩＩＩ線における実施の形態１にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】拡散領域配線を形成しない場合の不揮発性半導体記憶装置の概略平面図である。
【図７】実施の形態２にかかる不揮発性半導体記憶装置の平面図である。
【図８】特許文献１に開示されている半導体装置の平面図である。
【図９】特許文献１に開示されている半導体装置のメモリセルの要部の概略断面図である。
【発明を実施するための形態】
【００１７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、実施の形態１にかかる不揮発性半導体記憶装置１００の構造について説明する。図１は、不揮発性半導体記憶装置１００のメモリセルの平面図である。図２は、図１のＩＩ−ＩＩ線における不揮発性半導体記憶装置１００のメモリセルの断面図である。図３は、図１のＩＩＩ−ＩＩＩ線における不揮発性半導体記憶装置１００のメモリセル領域の断面図である。
【００１８】
まず、図１を参照して、不揮発性半導体記憶装置１００の平面構造について説明する。不揮発性半導体記憶装置１００は、２つのメモリセル領域１及びこれらに挟まれる裏打ち領域２により構成される。
【００１９】
メモリセル領域１には、複数のメモリセル５０が第１の方向及び第１の方向と交差する第２の方向にアレイ状に配置される。これら第１の方向と第２の方向とは直交していることが望ましい。メモリセル５０の詳細構造については後述する。図１では、Ｘ方向を第１の方向、Ｙ方向を第２の方向として表示している。図１では、Ｘ方向とＹ方向とは直交している。メモリセル５０、例えばｐ型半導体からなる半導体基板１０（図１では図示せず）に、素子を分離するための素子分離領域３が形成されている。そして、アレイ状にメモリセル５０が形成される。すなわち、メモリセル５０は、素子分離領域３によって相互に、あるいは他の領域と電気的に分離されている。メモリセル５０には、不純物拡散領域（後述する拡散層１５及びＬＤＤ１６、図１では図示せず）が形成され、また、メモリセル５０をＹ方向に挟むように拡散層２１が形成されている。拡散層２１には、拡散層２１と上層の金属配線とを電気的に接続（裏打ち）する、コンタクトホール４ａが形成されている。
【００２０】
また、Ｘ方向に並ぶメモリセル５０は不純物拡散領域を共有し、その不純物拡散領域上には、例えばポリシリコンからなる拡散領域配線１８が形成されている。
【００２１】
拡散領域配線１８を挟むように、メモリゲート１２が形成されている。メモリゲート１２は、電荷蓄積膜（図示せず）上に形成されている。また、メモリゲート１２の外側には、選択ゲート１７が形成されている。選択ゲート１７は、ゲート絶縁膜（図示せず）上に形成されている。なお、拡散領域配線１８、メモリゲート１２及び選択ゲート１７は、それぞれの間に絶縁膜（図示せず）が形成され、それぞれが電気的に分離されている。
【００２２】
裏打ち領域２は、２つのメモリセル領域１の拡散領域配線１８から延在する拡散領域配線５が形成されている。また、選択ゲート１７から延在する選択ゲート線６と、メモリゲート１２から延在するメモリゲート線７が形成されている。そして、拡散領域配線５を裏打ちするコンタクトホール４ｂ、選択ゲート線６を裏打ちするコンタクトホール４ｃ、メモリゲート線７を裏打ちするコンタクトホール４ｄが形成されている。なお、拡散領域配線５、選択ゲート線６及びメモリゲート線７は、それぞれの間に絶縁膜（図示せず）が形成され、それぞれが電気的に分離されている。
【００２３】
また、裏打ち領域２の形成を容易にするため、拡散領域配線５、選択ゲート線６及びメモリゲート線７は、それぞれ拡散領域配線１８、選択ゲート１７及びメモリゲート１２よりもＹ方向に適宜拡張されている。さらに、コンタクトホール４ｂ〜４ｄの目外れを防止するため、コンタクトホール４ｂ〜４ｄは、拡散領域配線５、選択ゲート線６及びメモリゲート線７が適宜拡張されたコンタクトホール形成領域５ａ、６ａ及び７ａ上に形成される。なお、拡散領域配線５、選択ゲート線６及びメモリゲート線７はそれぞれポリシリコンからなり、その上面にはそれぞれシリサイド膜（図示せず）が形成される。
【００２４】
同一のメモリセル５０の選択ゲート１７を裏打ちする２つのコンタクトホール形成領域６ａは、それぞれＸ方向に離間されて配置されている。さらに、これら２つのコンタクトホール形成領域６ａは、それぞれ他方の選択ゲート線側に向かって突出して、Ｙ方向についてオーバーラップするように形成される。よって、コンタクトホール４ｃは、特許文献１及び特許文献２と異なり、Ｙ方向に並んで配置されることはない。また、コンタクトホール形成領域５ａ及びコンタクトホール形成領域７ａも、それぞれＸ方向に離間されて形成される。すなわち、不揮発性半導体記憶装置１００では、拡散領域配線５、選択ゲート線６及びメモリゲート線７の各線間の短絡を防止しつつ、半導体製造工程のデザインルールの許容範囲内で、裏打ち領域２の寸法のＹ方向の寸法を最小化することが可能である。これにより、コンタクトホール４ａ〜４ｃの配置による裏打ち領域のＹ方向の寸法の制約を回避し、裏打ち領域の寸法の最小化を図ることができる。また、各コンタクトホール４ｃを接続する、Ｙ方向沿って形成される上層の金属配線の長さも短くなるので、当該金属配線の容量を抑制できる。従って、本構成は高速駆動に有利である。
【００２５】
続いて、図２及び図３を参照して、不揮発性半導体記憶装置１００のメモリセル５０及びメモリセル領域１の断面構造について説明する。メモリセル５０は、上部ソース５１を挟んで２つのメモリゲート部５２が形成されている。さらにその外側には、２つの選択ゲート部５３が形成されている（図２）。なお、それぞれのメモリセル５０間を分離する、例えば酸化シリコンからなる素子分離領域３が形成される（図３）。
【００２６】
上部ソース５１では、半導体基板１０上に、例えばｎ型の拡散層１５と、これを囲む２つのＬＤＤ１６とが形成されている。拡散層１５上には、例えばポリシリコンからなる拡散領域配線１８が形成されている。拡散領域配線１８上には、シリサイド膜２３ｃが形成されている。また、拡散領域配線１８の底部の一部には、ゲート絶縁膜１４が形成されているが、これは製造工程の都合によるものであり、不揮発性半導体記憶装置１００の機能発揮にとって必須ではない。
【００２７】
メモリゲート部５２では、半導体基板１０上に電荷蓄積膜１１が形成されている。電荷蓄積膜１１には、例えば酸化膜により窒化膜が挟み込まれた層構造を有するＯＮＯ膜を用いることができる。電荷蓄積膜１１上には、例えばポリシリコンからなるメモリゲート１２が形成されている。メモリゲート１２上には、シリサイド膜２３ａが形成されている。また、下部ゲート間絶縁膜１３及び上部ゲート間絶縁膜２２が、上部ソース５１及び選択ゲート部５３の側面を覆うように形成されている。下部ゲート間絶縁膜１３には、例えば窒化膜を用いることができ、上部ゲート間絶縁膜２２には、例えば酸化シリコン膜を用いることができる。これらにより、メモリゲート部５２と、上部ソース５１及び選択ゲート部５３と、は電気的に分離される。なお、メモリゲート１２の上面は、好ましくは曲面状や半導体基板１０に対して斜めになっておらず、より好ましくは半導体基板１０に対して平行とする。また、また、下部ゲート間絶縁膜１３と上部ゲート間絶縁膜２２とは異なる組成であるが、同じ組成とすることもできる。
【００２８】
選択ゲート部５３では、半導体基板１０上にゲート絶縁膜１４が形成されている。ゲート絶縁膜１４には、例えば酸化シリコンを用いることができる。ゲート絶縁膜１４上には、例えばポリシリコンからなる選択ゲート１７が形成されている。選択ゲート１７上には、シリサイド膜２３ｂが形成されている。なお、図２においては、選択ゲート１７と拡散領域配線１８の高さはほぼ同じであるが、異なる高さであっても構わない。
【００２９】
選択ゲート部５３の外側には、選択ゲート部５３の側壁を覆う保護絶縁膜２０が形成されている。保護絶縁膜２０には、例えば酸化シリコンを用いることができる。保護絶縁膜２０の上面は、選択ゲート部５３側から外向きに負の勾配を有している。保護絶縁膜２０と半導体基板１０との間には、ＬＤＤ１９と、保護絶縁膜２０の外側へ向けて延在する例えばｎ型の拡散層２１が形成されている。保護絶縁膜２０の外側の拡散層２１上には、シリサイド膜２３ｄが形成されている。そして、不揮発性半導体記憶装置１００は、層間絶縁膜２４によって覆われている。層間絶縁膜２４には、例えば酸化シリコンを用いることができる。
【００３０】
すなわち、メモリセル５０は、不純物拡散領域（拡散層１５及びＬＤＤ１６）上に拡散領域配線（拡散領域配線１８、シリサイド膜２３ｃを含めてもよい）が形成されている。そして、拡散領域配線１８を挟んでＹ方向（第２の方向）に配置される第１のゲート電極及び第２のゲート電極（２組のメモリゲート１２及びシリサイド膜２３ａ）が、第１電荷蓄積膜及び第２電荷蓄積膜上（２つの電荷蓄積膜１１）上に形成されている。また、Ｙ方向（第２の方向）に配置される第３のゲート電極及び第４のゲート電極（２組の選択ゲート１７及びシリサイド膜２３ｂ）が、第１のゲート電極及び第２のゲート電極のサイドウォールとして、第１のゲート絶縁膜及び第２のゲート絶縁膜（２つのゲート絶縁膜１４）上に形成されている。第１〜４のゲート電極は、それぞれゲート間絶縁膜（下部ゲート間絶縁膜１３及び上部ゲート間絶縁膜２２によって、電気的に分離される。
【００３１】
なお、図１では、不揮発性半導体記憶装置１００の平面構造の説明を容易にするため、上部ゲート間絶縁膜２２、シリサイド膜２３ａ〜２３ｄ及び層間絶縁膜２４を省略している。また、平面図において直接視認できない下部構造である、半導体基板１０、電荷蓄積膜１１、下部ゲート間絶縁膜１３、ゲート絶縁膜１４、拡散層１５、ＬＤＤ１６及びＬＤＤ１９は表示していない。
【００３２】
続いて、不揮発性半導体記憶装置１００の製造方法について、図１〜３、図４Ａ〜Ｑ、図５Ａ〜Ｎを参照して説明する。図４Ａ〜Ｐは、図１のＩＩ−ＩＩ線におけるメモリセル５０の製造工程を示す断面図である。図５Ａ〜Ｎは、図１のＩＩＩ−ＩＩＩ線におけるメモリセル領域１の製造工程を示す断面図である。なお、特に断らない限り、下記の不揮発性半導体記憶装置１００の製造工程で行われる処理は、メモリセル領域１及び裏打ち領域２に共通して行われる。
【００３３】
まず、半導体基板１０の所定の領域に、素子分離領域３を形成する（図１、図３及び図５Ａ）。次に、半導体基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、電荷蓄積膜１１の基となる電荷蓄積膜前駆層３１、メモリゲート１２の基となるメモリゲート前駆層３２、保護絶縁膜２５の基となる保護絶縁膜前駆層４５及び嵩上げ膜２６の基となる嵩上げ膜前駆層４６を順に形成する（図４Ａ及び図５Ａ）。嵩上げ膜２６は、後の工程において選択ゲート１７をサイドウォールとして形成する際に、選択ゲート１７をメモリゲート１２よりも高くするための膜であり、嵩上げ膜前駆層４６の膜厚は、選択ゲート１７の高さに応じて適宜設定する。また、保護絶縁膜２５と嵩上げ膜２６とは、選択的にエッチングできるようにすることが好ましい。そのため、保護絶縁膜前駆層４５と嵩上げ膜前駆層４６とは、異なる材料とすることが好ましい。
【００３４】
次に、例えばリソグラフィ法により、レジストをパターニングする（不図示）。このレジストをマスクとして、例えばＲＩＥ（Reactive Ion Etching）により、電荷蓄積膜前駆層３１、メモリゲート前駆層３２、保護絶縁膜前駆層４５及び嵩上げ膜前駆層４６からなる積層体を所定の形状にパターニングする。これにより、電荷蓄積膜１１、メモリゲート１２、保護絶縁膜２５及び嵩上げ膜２６からなるメサを２個形成する。この際、裏打ち領域２には、メモリセル領域１から延在するメモリゲート線７及びコンタクトホール形成領域７ａが同時に形成される。その後、レジストを除去する（図４Ｂ及び図５Ｂ）。
【００３５】
次に、下部ゲート間絶縁膜１３の基となる、半導体基板１０及び上述のメサを覆う下部ゲート間絶縁膜前駆層３３を形成する（図４Ｃ及び図５Ｃ）。次いで、例えばＲＩＥにより、下部ゲート間絶縁膜前駆層３３を上述のメサのサイドウォール状に成形する（図４Ｄ及び図５Ｄ）。ここで、下部ゲート間絶縁膜前駆層３３に窒化膜を含ませることにより、後の工程により形成される酸化膜に与える影響を減少させることができる。
【００３６】
次に、例えば熱酸化により、ゲート絶縁膜１４の基となるゲート絶縁膜前駆層３４を形成する（図４Ｅ及び図５Ｅ）。次いで、選択ゲート１７の基となる選択ゲート前駆層３７を形成する（図４Ｆ及び図５Ｆ）。
【００３７】
次に、例えばリソグラフィにより、後述する拡散領域配線１８を形成する領域の上部空間が開口されたレジスト２７を形成する。そして、レジスト２７をマスクとして、例えばＲＩＥにより、選択ゲート前駆層３７をエッチバックする。次いで、半導体基板１０に不純物（例えばリン、砒素等）を注入して、拡散層１５及びＬＤＤ１６を形成する（図４Ｇ及び図５Ｇ）。
【００３８】
次に、レジスト２７を除去した後に、拡散層１５上のゲート絶縁膜前駆層３４を除去する（図４Ｈ及び図５Ｈ）。次いで、選択ゲート１７及び拡散領域配線１８の基となる、メモリセルを形成する領域を覆うゲート前駆層３８を形成する（図４Ｉ及び図５Ｉ）。その後、例えばＲＩＥにより、ゲート前駆層３８をエッチバックして、選択ゲート１７及び拡散領域配線１８を形成する。この際、裏打ち領域２には、メモリセル領域１から延在する拡散領域配線５、選択ゲート線６、コンタクトホール形成領域５ａ及びコンタクトホール形成領域６ａが同時に形成される。そして、半導体基板１０に不純物を注入して、ＬＤＤ１９を形成する（図４Ｊ及び図５Ｊ）。
【００３９】
次に、保護絶縁膜２０の基となる保護絶縁膜前駆層４０を形成する。保護絶縁膜前駆層４０は、例えばゲート絶縁膜前駆層３４と同組成とすることにより、ゲート絶縁膜前駆層３４と一体化する（図４Ｋ及び図５Ｋ）。その後、例えばＲＩＥにより、保護絶縁膜前駆層４０をエッチバックして、保護絶縁膜２０を形成する（図４Ｌ及び図５Ｌ）。
【００４０】
次に、例えば嵩上げ膜２６がシリコン窒化膜、保護絶縁膜２５がシリコン酸化膜である場合、例えば嵩上げ膜２６が酸化されない条件で熱酸化を行うことにより、保護絶縁膜２８を形成する（図４Ｍ及び図５Ｌ）。
【００４１】
保護絶縁膜２８をマスクとして、例えばウェットエッチングにより、嵩上げ膜２６を除去する。その後、保護絶縁膜２５及び保護絶縁膜２８を除去する（図４Ｎ及び図５Ｍ）。次いで、不純物（例えばＮ＋）注入により、拡散層２１を形成する（図４Ｏ及び図５Ｍ）。
【００４２】
次に、上部ゲート間絶縁膜２２の基になる上部ゲート間絶縁膜前駆層（図示せず）を形成する。その後、例えばＲＩＥにより、上部ゲート間絶縁膜前駆層をエッチバックして、上部ゲート間絶縁膜２２を形成する（図４Ｐ及び図５Ｍ）。
【００４３】
次に、メモリゲート１２、選択ゲート１７、拡散領域配線１８及び拡散層２１の上面をシリサイド化して、それぞれの上にシリサイド膜２３ａ、２３ｂ、２３ｃ及び２３ｄを形成する（図４Ｑ及び図５Ｎ）。最後に、層間絶縁膜２４を形成する（図２及び図３）。その後、既知のプロセスにより、コンタクトホール４ａ〜４ｂを形成し、これを介して上層の配線と接続して、不揮発性半導体記憶装置１００を製造する。
【００４４】
上述のメモリセル５０の構成および製造方法によれば、寸法制御性に優れるリソグラフィ法によりメモリゲートを形成するので、電荷蓄積膜に対するキャリア注入量のばらつきを抑制し、不揮発性半導体記憶装置の信頼性を確保することができる。さらに、前述のメモリゲートをサイドウォールとして形成する場合と比較して、メモリゲートの配置に際して設計マージンを設ける必要が無い。そのため、メモリセル５０のＹ方向の寸法を最小化するのに有利である。これにより、メモリセル領域が、裏打ち領域のＹ方向の寸法最小化を制約することないので、不揮発性半導体記憶装置の記憶密度向上に寄与することができる。
【００４５】
次に、不揮発性半導体記憶装置の記憶密度向上の効果について説明する。不揮発性半導体記憶装置のＹ方向の寸法は、コンタクトホールが縦に並ぶ位置で決定される。メモリセル１個分の長さに対して、不揮発性半導体記憶装置１００は、前述の半導体装置３００に比べて、Ｙ方向の寸法をコンタクトホール０．５個分小さくすることができる。前述の半導体装置３００では、メモリセルのＹ方向の長さＹｍは、コンタクトホール直径Ｄの４倍程度である。よって、不揮発性半導体記憶装置１００のメモリセル５０のＹ方向の長さは、（４−０．５）／４Ｙｍ＝７／８Ｙｍ程度となる。
【００４６】
Ｘ方向については、コンタクトホールの寸法により決定される。半導体装置３００では、Ｘ方向に、ソース用の２箇所、選択ゲート用の１箇所及びメモリゲート用の２か所の、合計５個分のコンタクトホールを形成する領域を確保する必要がある。一方、不揮発性半導体記憶装置１００では、Ｘ方向に、ソース用の２箇所、選択ゲート用の２箇所及びメモリゲート用の２か所の、合計６個分のコンタクトホールを形成する領域を確保する必要がある。また、コンタクトホールを形成する箇所ごとにコンタクトホール直径Ｄ、コンタクトホールと配線との間にマージン及び配線間のスペースを設けなければならない。これらを考慮すると、半導体装置３００のＸ方向の寸法はコンタクトホール直径Ｄの約１５倍となる。不揮発性半導体記憶装置１００のＸ方向の寸法はコンタクトホール直径Ｄの約１８倍となる。また、メモリセルについては、配線ピッチに従ってアレイ配置すると、Ｘ方向の長さは、コンタクトホール直径Ｄの２倍となる。
【００４７】
メモリセル領域の面積は、コンタクトホール１個あたりメモリセルがＮ個接続されるものとして、コンタクト領域１単位（ソース、選択ゲート及びメモリゲートで１セット）の面積で比較すると、半導体装置３００の面積Ｓｊは、下記の式（１）で表される。
【数１】
2011146538.tif 000003
【００４８】
一方、不揮発性半導体記憶装置１００の面積Ｓｈは、下記の式（２）で表される。
【数２】
2011146538.tif 000004
【００４９】
よって、Ｎ≧４の場合には、Ｓｈ＜Ｓｊとなる。通常、裏打ち領域のＸ方向の長さは、メモリセル領域のＸ方向の長さよりも長いので、Ｎ≧８となる。従って、本構成によれば、半導体装置３００のような通常の半導体記憶装置に比べて、単位面積当たりの記憶密度を向上させることができる。
【００５０】
また、本構成によれば、不揮発性半導体記憶装置１００のメモリセル５０に拡散領域配線１８を形成することにより、メモリセルの面積を縮小化することができる。図６は、拡散領域配線を形成しない不揮発性半導体記憶装置の半導体基板表面の概略平面図である。図６では、メモリゲート８１及び選択ゲート８２を点線で示している。また、不純物拡散層８３と素子分離領域８４との境界は実線で示している。拡散領域配線を形成しない場合には、図６に示すように、メモリゲート８１同士の間に不純物拡散層８３が存在するように、素子分離領域８４が形成される。このとき、素子分離領域８４の端部８４ａにおけるリソグラフィのずれやコーナー形状の丸まりなどがメモリセルの特性に影響する。よって、メモリゲート８１と素子分離領域８４の端部８４ａとの間に、前述の影響を避けるための距離を確保する必要がある（図６に示す端部領域８５）。しかしながら、不揮発性半導体記憶装置１００のメモリセル５０のように、拡散領域配線１８を形成することにより、素子分離領域を線状に形成する（隣接するメモリゲート間に不純物拡散層を形成しない）ことにより、メモリゲートと素子分離領域の端部との間に距離を設ける必要がないので、その分メモリセルの面積を縮小することができる。
【００５１】
さらに、本構成によれば、不純物拡散領域にコンタクトを接続する場合、不純物拡散領域と接続されるコンタクトとメモリゲートとの間に所定の間隔を確保する必要があるが、本発明によれば、拡散領域配線１８を形成することにより、不純物拡散領域と接続するコンタクトを形成する必要がなく、その間隔を確保する必要がなくなる。さらに、メモリゲート、選択ゲート及び拡散領域配線の上面をシリサイド化することができるので、電気的特性を高めることができる。
【００５２】
また、本実施の形態の製造方法によれば、メモリゲート１２の高さと拡散領域配線１８の高さに差を設ける共に、両者の間に上部ゲート間絶縁膜２２及び下部ゲート間絶縁膜１３を形成することにより、メモリゲート１２（シリサイド膜２３ａ含む）と拡散領域配線１８（シリサイド膜２３ｃ含む）との短絡を防止することができる。
【００５３】
さらに、本実施の形態の製造方法によれば、ゲート絶縁膜前駆層３４を形成した後に、選択ゲート前駆層（例えばポリシリコン層）３７やゲート前駆層３８を形成することにより、ゲート絶縁膜１４の劣化を抑制することができる。半導体基板１０に不純物を注入した後にゲート絶縁膜前駆層３４を形成すると、半導体基板１０に注入した不純物が半導体基板から外に飛び出して、ゲート絶縁膜前駆層３４に入り、ゲート絶縁膜が劣化することになる。そのため、ゲート絶縁膜前駆層３４を形成した後に、半導体基板１０に不純物を注入する必要がある。しかしながら、不純物を注入するために、ゲート絶縁膜前駆層３４上に直接レジストを形成すると、これによってもゲート絶縁膜は劣化することになる。そこで、本製造方法においては、ゲート絶縁膜前駆層３４上に選択ゲート前駆層３７やゲート前駆層３８を形成した後に、レジストを形成して不純物注入することにより、不純物の飛び出し及びレジスト形成によるゲート絶縁膜の劣化を抑制することができる。本製造方法は、高い信頼性が要求されるロジック用トランジスタ、例えばマイコンと混載したフラッシュメモリ、に適している。なお、高い信頼性を必要としない場合には、ゲート絶縁膜前駆層３４を形成した後に、選択ゲート前駆層３７やゲート前駆層３８を形成することなく、レジストを形成して不純物注入を実施してもよい。この場合には、選択ゲート１７及び拡散領域配線１８の基となる選択ゲート前駆層３７を１回の処理で形成することができる。
【００５４】
さらにまた、本製造方法では、リソグラフィ法によりメモリゲート１２を形成し、その後、選択ゲート１７をサイドウォールとして形成する。リソグラフィ法を用いることにより、長さが短いメモリゲートであっても、電気的抵抗を低下させるための裏打ち用コンタクトホールを形成するコンタクトホール形成領域のみを部分的に拡張して、コンタクトホールを設けるための面積を確保することができる。また、メモリゲート１２をリソグラフィ法を用いて形成することにより、メモリゲート１２の長さのばらつきを抑えることができるので、絶縁膜のダメージや電荷分布の偏りを抑制し、不揮発性半導体記憶装置の信頼性を高めることができる。
【００５５】
実施の形態２
次に、実施の形態２にかかる不揮発性半導体記憶装置２００の構造について説明する。図７は、不揮発性半導体記憶装置２００の平面図である。不揮発性半導体記憶装置２００は、図７に示すように、図１における裏打ち領域２を裏打ち領域８に置き換えたものである。裏打ち領域８を挟んで配置されたメモリセル領域１については、不揮発性半導体記憶装置１００と同様であるので、説明を省略する。
【００５６】
裏打ち領域８は、２つのメモリセル領域１の拡散領域配線１８から延在する拡散領域配線５が形成されている。また、選択ゲート１７から延在する選択ゲート線６と、メモリゲート１２から延在するメモリゲート線７が形成されている。そして、拡散領域配線５を裏打ちするコンタクトホール４ｂ、選択ゲート線６を裏打ちするコンタクトホール４ｃ、メモリゲート線７を裏打ちするコンタクトホール４ｄが形成されている。なお、拡散領域配線５、選択ゲート線６及びメモリゲート線７は、それぞれの間に絶縁膜（図示せず）が形成され、それぞれが電気的に分離されている。
【００５７】
また、裏打ち領域８の形成を容易にするため、拡散領域配線５、選択ゲート線６及びメモリゲート線７は、それぞれ拡散領域配線１８、選択ゲート１７及びメモリゲート１２よりもＹ方向に適宜拡張されている。さらに、コンタクトホール４ｂ〜４ｄの目外れを防止するため、コンタクトホール４ｂ〜４ｄは、拡散領域配線５、選択ゲート線６及びメモリゲート線７が適宜拡張されたコンタクトホール形成領域５ａ、６ａ及び７ａ上に形成される。
【００５８】
さらに、裏打ち領域では、拡散領域配線５は２つのメモリセルの間を電気的に接続している。これを利用して、不揮発性半導体記憶装置２００では、２つのメモリセル領域１間を結ぶ拡散領域配線を裏打ちするためのコンタクトホール４ｂを１つのみ設けることとしている。これにより、２つのメモリセル領域１間を結ぶ拡散領域配線を裏打ちするためのコンタクトホール４ｂが２つ設けられている不揮発性半導体記憶装置２００と比べて、コンタクトホール４ｂの設置数を削減している。
【００５９】
よって、不揮発性半導体記憶装置２００は、裏打ち領域８のＸ方向の寸法をさらに削減することができる。従って、不揮発性半導体記憶装置２００は、不揮発性半導体記憶装置１００と比較して、より記憶密度を向上させることができる点で有利である。
【００６０】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の半導体の導電型は適宜入れ換えることが可能である。また、絶縁膜についても別の組成の材料を適宜用いることが可能である。
【符号の説明】
【００６１】
１  メモリセル領域
２  裏打ち領域
３  素子分離領域
４ａ〜ｄ  コンタクトホール
５  拡散領域配線
５ａ  コンタクトホール形成領域
６  選択ゲート線
６ａ  コンタクトホール形成領域
７  メモリゲート線
７ａ  コンタクトホール形成領域
１０  半導体基板
１１  電荷蓄積膜
１２  メモリゲート
１３  下部ゲート間絶縁膜
１４  ゲート絶縁膜
１５  拡散層
１６、１９  ＬＤＤ
１７  選択ゲート
１８  拡散領域配線
２０  保護絶縁膜
２１  拡散層
２２  上部ゲート間絶縁膜
２３ａ〜ｄ  シリサイド膜
２４  層間絶縁膜
２５  保護絶縁膜
２６  嵩上げ膜
２７  レジスト
２８  保護絶縁膜
３１  電荷蓄積膜前駆層
３２  メモリゲート前駆層
３３  下部ゲート間絶縁膜前駆層
３４  ゲート絶縁膜前駆層
３７  選択ゲート前駆層
３８  ゲート前駆層
４０  保護絶縁膜前駆層
４５  保護絶縁膜前駆層
４６  嵩上げ膜前駆層
５０  メモリセル
５１  上部ソース
５２  メモリゲート部
５３  選択ゲート部
６１  半導体基板
６２、６５  電荷蓄積膜
６３、６６  シリコン窒化膜
６４、６７  メモリゲート
７２、７５  電荷蓄積膜前駆層
７４、７７  メモリゲート前駆層
１００    不揮発性半導体記憶装置
３００  半導体装置
３０１Ａ  メモリセル領域
３０１Ｂ  ソースダミー領域
３０１Ｃ  ワードシャント領域
３０２  素子分離領域
３０３  ｐ型ウェル
３０５  ゲート絶縁膜
３０８  選択ゲート電極
３０９  選択ゲート線
３０９ａ  第１の部分
３０９ｂ  第２の部分
３０９ｃ  第３の部分
３１１  絶縁膜
３１１ａ、３１１ｂ  酸化シリコン膜
３１１ｂ  窒化シリコン膜
３１３  メモリゲート電極
３１４  メモリゲート線
３１４ａ  コンタクト部
３１９  ドレイン領域
３２０  ソース領域
３２３ａ〜ｄ
３３０  メモリセル
【図１】
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【図２】
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【図３】
2011146538.tif 000007
【図４Ａ】
2011146538.tif 000008
【図４Ｂ】
2011146538.tif 000009
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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【図４Ｏ】
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【図４Ｐ】
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【図４Ｑ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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【図６】
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【図７】
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【図８】
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【図９】
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