(57)【要約】【課題】  従来の超接合構造の基板構造を有する半導体装置において、半導体ウエハの厚み方向に多段階にエピタキシャル層を形成する工程とイオン注入工程が必要となる製造方法では工程数が多かった。また、一部のピラー状の半導体層を斜めイオン注入で形成する方法の場合、均一な注入が困難であり、安定した品質を確保できない問題があった。更に、深く狭いトレンチを形成して半導体層を埋め込む場合、均一な埋め込みが困難となる問題があった。【解決手段】  一導電型半導体層に比較的浅いトレンチを形成し、トレンチ底部に逆導電型不純物領域を形成し、トレンチ内に逆導電型半導体層を埋め込んで、超接合構造の基板を形成し、当該基板表面に少なくとも１つのｐｎ接合を有する素子領域を形成する。【選択図】    図８
2011176157.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層した基板を準備する工程と、
前記一導電型半導体層表面に複数のトレンチを形成する工程と、
該トレンチ底部に逆導電型不純物をイオン注入し前記トレンチ下方に位置する逆導電型不純物領域を形成する工程と、
前記トレンチ内に逆導電型半導体層を埋設する工程と、
前記一導電型半導体層および前記逆導電型半導体層の表面に少なくとも１つのｐｎ接合を有する素子領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記逆導電型不純物領域は、前記該トレンチ底部に逆導電型不純物を注入して形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記逆導電型不純物の注入前に前記トレンチ側壁にマスクを設け、前記逆導電型不純物を注入した後に前記マスクを除去することを特徴とする請求項２に記載の半導体装置の製方法。
【請求項４】
前記逆導電型不純物は、複数回注入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記逆導電型半導体層を埋設する際の熱処理により、前記逆導電型不純物を拡散することを特徴とする請求項２から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記基板の厚み方向に複数のｐｎ接合面が形成され、該複数のｐｎ接合面は、等間隔で離間されることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に高耐圧と低オン抵抗化を実現する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体シリコンを用いた高耐圧パワーＭＯＳＦＥＴ(Metal  Oxide  Semiconductor  Field  Effect  Transistor)では、逆方向電圧印加時に空乏層を広げて電界を緩和できるよう、高抵抗のドリフト層が設けられる。このドリフト層を、これより低抵抗でピラー状のｎ型半導体領域およびｐ型半導体領域を交互に配置する構造に置き換えることで、従来構造のデバイスに比べて低抵抗化を実現する技術がある。これは、ｐ型半導体領域とｎ型半導体領域の不純物濃度および幅を所望の値に選択することにより、逆方向電圧印加時にはｐｎ接合で高耐圧を実現できるものであり、以下このような構造を、超接合（スーパージャンクション）構造と称して説明する。
【０００３】
図１２は、超接合構造の基板を用いた従来のＭＯＳＦＥＴ装置の例を示している。
【０００４】
図１２を参照して、超接合構造の半導体基板１２０は、ｎ＋型のシリコン半導体基板１２１の上にｎ（ｎ−）型半導体層１２２とｐ（ｐ−）型半導体領域１２３とが交互に配置されて超接合構造を形成している。
【０００５】
ｎ−型半導体領域１２２上の基板表面に、ゲート酸化膜１３１およびゲート電極１３３を形成し、ゲート電極１３３をマスクとしてｐ型不純物（例えばボロン：Ｂ）をイオン注入する。その後熱処理によりｐ型不純物を拡散して、ｐ−型半導体領域１２３上方にｐ型のチャネル領域１２４を形成する。
【０００６】
チャネル領域１２４表面に高濃度のｎ型不純物を注入した後、層間絶縁膜１３６を形成し、ｎ型不純物を拡散してソース領域１３５を形成する。その後、ゲート電極１３３間の層間絶縁膜１３６にコンタクトホールを開口し、表面にソース電極１３８を形成する（例えば特許文献１参照。）。
【０００７】
図１３は、図１２で用いた超接合構造の半導体基板１２０の製造方法の一例を示している。
【０００８】
図１３を参照して、ｎ＋型半導体基板１２１全面に例えばドリフト層の一部を構成するｎ型半導体層（エピタキシャル層）を積層し、ｎ型半導体層に幅の広いトレンチＴを形成して分離し、ピラー状のｎ型半導体領域１２２を形成する。その後、全面にｐ型半導体層１２３’を形成する（図１３（Ａ））。
【０００９】
ｎ型半導体領域１２２の表面が露出するようにｐ型半導体層１２３’をエッチングにより除去し、ｎ型半導体領域１２２の両側にピラー状のｐ型半導体領域１２３を形成する（図１３（Ｂ））。
【００１０】
同様に、全面にｎ型半導体層１２２’を積層し（図１３（Ｃ）、ｎ型半導体領域１２２およびｐ型半導体領域１２３の表面が露出するようにｎ型半導体層１２２’エッチングする。これを交互に繰り返し、離間した領域は絶縁膜１２５を埋設するなどしてｎ型半導体領域１２２とｐ型半導体領域１２３が交互に配置された超接合の基板１２０を形成する（図１３（Ｄ）（例えば特許文献２参照。）。
【００１１】
図１４は、超接合の半導体基板１２０の他の製造方法を示している。図１４を参照して、ｎ＋型半導体基板１２１の表面に例えばドリフト層の一部を構成するｎ型半導体層（エピタキシャル層）１２２’を６μｍ程度積層する。所定の間隔で開口したマスクを設けてｐ型不純物を注入し、ｐ型不純物領域１２３’を形成する（図１４（Ａ））。
【００１２】
そしてｎ型半導体層１２２’の積層（エピタキシャル成長）工程と、ｐ型不純物の注入工程を例えば７回程度繰り返し、所望の厚み（例えば４２μｍ程度）の多段エピタキシャル層を形成し、最後にｐ型不純物を拡散し、ピラー状のｎ型半導体領域１２２と、ｐ型半導体領域１２３とが交互に配置された超接合構造の基板１２０を形成する（図１４（Ｂ））。
【００１３】
図１５は、超接合の半導体基板１２０の、更に他の製造方法を示している。図１５を参照して、例えばｎ＋型半導体基板１２１上にｎ型半導体層（エピタキシャル層）１２２を所望の厚みに積層しｎ型半導体層がピラー状に残存するように複数のトレンチＴを形成する（図１５（Ａ））。その後、トレンチＴ側壁に露出したｎ型半導体層１２２に、ｐ型不純物の斜めイオン注入を行い、ピラー状のｐ型半導体領域１２３を設ける（図１５（Ｂ））。更にｐ型半導体領域１２３間に絶縁膜１２５を埋め込み、超接合構造の基板１２０を得る（図１５（Ｃ））。
【００１４】
更に、図示は省略するが、ｎ型半導体層に、例えばｎ型半導体層（ドリフト層）の厚みと同等の深いトレンチを等間隔で複数設け、トレンチ内にｐ型半導体層を埋め込んでピラー状のｐ型半導体領域を形成する方法や、超高加速注入機を用いてｎ型半導体層の表面からのｐ型不純物のイオン注入のみによって、ｐ型半導体領域を形成する方法も知られている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−８８００５号公報
【特許文献２】特開２００９−８７９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
超接合構造の場合、ピラー状のｐ型半導体領域は、その幅が例えば５μｍ〜１０μｍと狭く、深さが１５μｍ〜５０μｍである。従って、これを安定して安価に形成することは現状では難しく、以下のような問題がある。
【００１７】
図１３の如く超接合構造を形成する従来の方法では、多段階にエピタキシャル層を形成する工程が必要となる。つまりこの方法では、耐圧が高くなるほど、エピタキシャル層の段数が増加し、製造コストが高騰し、工程数も多く（ＴＡＴ（Turn  Around  Time）が長く）なる。
【００１８】
図１４の製造方法の場合も、半導体ウエハの厚み方向に多段階にエピタキシャル層を形成する工程が必要となり、更にエピタキシャル層の段数に応じてイオン注入・拡散工程も必要となる。つまりこの方法においても、高耐圧化に伴い、製造コストが高騰し、工程数も多くなる。
【００１９】
一方、図１５の如く、一部のピラー状の半導体領域１２３を斜めイオン注入で形成する方法の場合、イオン注入で形成された例えばｐ型半導体領域１２３の不純物プロファイルを均一に作りにくい。不純物濃度プロファイルをウエハ垂直方向に均一にするためには図１５（Ａ）のようにトレンチＴの幅を広げる必要があり、超接合構造を多数配置することは困難である。
【００２０】
更に、ドリフト層となるｎ−型半導体層と同等の深さのトレンチを形成してｐ型半導体層を埋設する方法では、その内部にｐ型半導体層（エピタキシャル層）を均一に埋め込むことが困難である。ｐ型半導体層の埋め込みが不十分な場合には、中央部分に空隙が生じるなどし、超接合構造の品質が確保できない問題がある。
【００２１】
またｎ型半導体層の表面からイオン注入のみによってドリフト層と同等の深さのｐ型半導体領域を形成するには、原子炉並みの加速電圧で注入する超高加速注入機が必要となり、設備コストが高く、遮蔽するマスク材料も適当なものがない。
【課題を解決するための手段】
【００２２】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板上に一導電型半導体層を積層した基板を準備する工程と、前記一導電型半導体層表面に複数のトレンチを形成する工程と、該トレンチ底部に逆導電型不純物をイオン注入し前記トレンチ下方に位置する逆導電型不純物領域を形成する工程と、前記トレンチ内に逆導電型半導体層を埋設する工程と、
前記一導電型半導体層および前記逆導電型半導体層の表面に少なくとも１つのｐｎ接合を有する素子領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２３】
本発明によれば、以下の効果が得られる、
第１に、ドリフト層に超接合構造を有する半導体装置の製造方法において、ピラー状の半導体領域を形成する際に、エピタキシャル層を多段に形成する必要がなく、製造コストが安く、製造工程（ＴＡＴ）も短縮できる。
【００２４】
第２に、ピラー状の半導体領域を、深いトレンチの側壁への斜めイオン注入をすることなく形成できる。すなわち、トレンチに埋設した半導体層とその下方の不純物拡散領域で形成するので、ピラー状の半導体領域の幅が狭くても、ピラー状の半導体領域間で深さ方向の不純物濃度プロファイルを略均一に形成できる。これにより、品質の良好な超接合構造を実現できる。
【００２５】
第３に、超接合構造のピラー状の半導体領域を形成する際に、従来より浅い（例えばピラーを形成するドリフト層（半導体層）の厚みの１／２の深さ）のトレンチを形成するので、トレンチ内に半導体層（エピタキシャル層）を容易に且つ均一に埋設できる。
【００２６】
また、ピラー状の半導体領域の一部を、トレンチ底部へのイオン注入で形成することにより、厚い半導体層の内部への深いイオン注入が不要となり、超高加速イオン注入機などによらず、深いピラー状の半導体領域を形成できる。
【００２７】
このように、本発明によれば、製造コストが安価で、品質が高く、量産が可能な超接合構造の基板を有する半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態の半導体装置を説明する断面図である。
【図２】本発明の実施形態の半導体装置を説明する平面図である。
【図３】本発明の実施形態の半導体装置を説明する平面図である。
【図４】本発明の実施形態の半導体装置を説明する平面図である。
【図５】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施形態の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【発明を実施するための形態】
【００２９】
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図１１を参照して説明する。
【００３０】
図１は、本実施形態のＭＯＳＦＥＴの構造を示す断面図である。
【００３１】
基板ＳＢは、ｎ＋型のシリコン半導体基板１の上にｎ型半導体領域２とｐ型半導体領域８の超接合（スーパージャンクション）構造を有する半導体層が積層されたものである。
【００３２】
ここで超接合構造とはｎ型半導体領域２とｐ型半導体領域８による以下の接合構造をいう。すなわちｎ型半導体領域２とｐ型半導体領域８はそれぞれ一の断面においてピラー状に交互になるように複数形成され、不純物濃度および、それぞれのピラーの幅ｗ１、ｗ２が耐圧に応じた所定の値に選択されている。ｎ型半導体領域２とｐ型半導体領域８のｐｎ接合面は基板ＳＢの厚み方向（基板ＳＢの主面Ｓｆに対して略垂直な方向）に形成され、逆方向電圧印加時には、ｐｎ接合面から、基板ＳＢ表面に対して水平方向に空乏層が広がる。つまり、ｎ型半導体領域２とｐ型半導体領域８とが同じ電圧で完全空乏化し、基板ＳＢ内に完全空乏化領域が形成される構造である。
【００３３】
またｎ型半導体領域２とｐ型半導体領域８の形状を、ピラー状と称しているのは、一の断面（例えば図１）においてｐｎ接合面が平行するようにピラー状に形成されていることをいう。後に詳述するが、基板ＳＢ主面の平面視においては、ｎ型半導体領域２とｐ型半導体領域８は例えばストライプ状や、環状に交互に配置されている。
【００３４】
以下、超接合構造の一例としてｎ型半導体層（エピタキシャル層）２’に複数のｐ型半導体領域８を形成する場合について示す。
【００３５】
ｎ型半導体層２’（不純物濃度は例えば、１×１０１６ｃｍ−３程度）表面に等間隔（例えばｗ１＝５μｍの間隔）に複数のトレンチ４が設けられ、トレンチ４内部にｐ型不純物を含む半導体層（ｐ型半導体層）６が埋設される。トレンチ４は、例えば、ｎ型半導体層２’の厚みｄ１の１／２の深さｄ２に設けられる。トレンチ４底部にはこれと接するｐ型不純物領域７が設けられる。トレンチ４の図１の断面における幅ｗ２は、例えば５μｍ程度である。
【００３６】
ｐ型半導体層６とｐ型不純物領域７は、ピラー状のｐ型半導体領域８を構成する。ｐ型半導体層６の不純物濃度と、ｐ型不純物領域７の不純物濃度はいずれも、１×１０１６ｃｍ−３程度である。
【００３７】
トレンチ４で分離されたｎ型半導体層２’は、複数のピラー状のｎ型半導体領域２となる。
【００３８】
基板ＳＢの主面Ｓｆ付近にはチャネル領域１４が設けられる。チャネル領域１４は、ｐ型不純物のイオン注入及び拡散によりそれぞれのｐ型半導体領域８の上に設けられた拡散領域である。また基板ＳＢ表面を選択的に覆うゲート酸化膜１１が設けられ、ゲート酸化膜１１上にゲート電極１３が配置される。ゲート電極１３上には層間絶縁膜１６が設けられ、それぞれのゲート電極１３はゲート酸化膜１１および層間絶縁膜１６により周囲を被覆される。
【００３９】
ソース領域１５はチャネル領域１４表面に設けられた高濃度のｎ型の不純物領域である。またソース領域１５は、層間絶縁膜１６間のコンタクトホールＣＨを介してソース電極１８とコンタクトする。また、ｎ＋型シリコン半導体基板１裏面にはドレイン電極１９が形成される。
【００４０】
図２から図４は、基板ＳＢの主面Ｓｆの平面視におけるピラー状のｎ型半導体領域２とｐ型半導体領域８、およびゲート電極１３のパターンを示す図である。各図（Ａ）がｎ型半導体領域２およびｐ型半導体領域８のパターンを示す図であり、各図（Ｂ）がゲート電極１３とｐ型半導体領域８のパターン図であり、ゲート電極１３とｐ型半導体領域８以外の構成は省略している。また、各図のａ−ａ線断面が、図１に相当する。
【００４１】
図２は、パターンを正多角形とした例を示している。図２（Ａ）を参照して、ｐ型半導体領域８は正六角形状であり、ｎ型半導体領域２が蜂の巣状のパターンとなるように互いに等間隔に配置される。
【００４２】
この場合、図２（Ｂ）の如くゲート電極１３は、ｎ型半導体領域２（ｎ型不純物領域１４）の上方に配置され、ゲート電極１３を構成するポリシリコン層の開口部ＯＰからｐ型半導体領域８が露出する。ｐ型半導体領域８は、正四角形状でもよい。
【００４３】
図３は、パターンをストライプ状とした例を示している。図３（Ａ）を参照して、ｐ型半導体領域８はストライプ状であり、ｎ型半導体領域２もストライプ状のパターンとなるように互いに等間隔に配置する。
【００４４】
この場合、図３（Ｂ）の如くゲート電極１３は、ｎ型半導体領域２の上方に配置され、ゲート電極１３を構成するポリシリコン層の開口部ＯＰからｐ型半導体領域８が露出する。
【００４５】
図４は、パターンを環状とした例を示している。図４（Ａ）を参照して、ｐ型半導体領域８とｎ型半導体領域２は同心円の環状のパターンとなるように互いに等間隔に配置する。
【００４６】
この場合、図４（Ｂ）の如くゲート電極１３は、ｎ型半導体領域２の上方に配置され、ゲート電極１３を構成するポリシリコン層の開口部ＯＰからｐ型半導体領域８が露出する。
【００４７】
尚、ここに図示したパターンは一例であり、本実施形態は、一の断面においてピラー状のｐ型半導体領域８とｎ型半導体領域２が等間隔で交互に複数配置されるパターンであればよい。
【００４８】
図５から図１１の断面図を参照し、本実施形態のＭＯＳＦＥＴの製造方法について説明する。尚、以下の図は、図１の断面図に相当する箇所の断面を示している。
【００４９】
第１工程（図５）：ｎ＋型のシリコン半導体基板１の上に、ｎ型半導体層２’を積層した基板ＳＢを準備する。ｎ型半導体層２’は例えばエピタキシャル層であり、その厚みｄ１と不純物濃度は半導体装置に要求される耐圧に応じて適宜選択される。一例として厚みｄ１が４０μｍ程度で、不純物濃度は、１×１０１６ｃｍ−３程度である。
【００５０】
第２工程（図６）：ｎ型半導体層２’の表面全面に、絶縁膜３を形成する。絶縁膜３は、例えばＣＶＤ法などにより堆積した酸化膜（ＮＳＧ（Non  doped  Silicate  Glass）膜）であり、膜厚は例えば４μｍである。絶縁膜３上に不図示のレジストによりマスクを設けてフォトリソグラフィを行い、マスクから露出した絶縁膜３を除去する。
【００５１】
絶縁膜３をマスクとしてｎ型半導体層２’の異方性エッチングを行い、ｎ型半導体層２’の表面に複数のトレンチ４を形成する。ｎ型半導体層２’はトレンチ４により複数のピラー状に分離される。以下、ピラー状のｎ型半導体層２’をｎ型半導体領域２と称する。
【００５２】
トレンチ４は、等間隔で配置される。ｎ型半導体領域２の幅ｗ１’は例えば６μｍであり、トレンチ４の開口幅ｗ２’は例えば４μｍである。超接合構造においては、これらの幅ｗ１’、ｗ２’も半導体装置に要求される耐圧に応じて適宜選択される。
【００５３】
トレンチ４の深さは、ｎ型半導体層２’の厚みｄ１の２分の１以下の深さであり、ここではでは一例として深さｄ２’は１０μｍである。
【００５４】
第３工程（図７および図８）：絶縁膜３をそのままに、トレンチ４の側壁にマスクＭを形成する。マスクＭは例えば以下のように形成する。
【００５５】
まず、図７（Ａ）を参照して、基板ＳＢを熱酸化する。これにより、基板ＳＢ表面の絶縁膜３の上、およびトレンチ４内壁（側壁と底面）に例えば１μｍの熱酸化膜５が形成される。
【００５６】
図７（Ｂ）を参照して、全面を異方性エッチングして１μｍの厚みの熱酸化膜５を除去する。これにより、トレンチ４底部の熱酸化膜５が除去され、同時にトレンチ４側壁にサイドウォール状に熱酸化膜５が残存してマスクＭが形成される。また、基板ＳＢの表面には、トレンチ４の形成領域以外に例えば３μｍの膜厚の絶縁膜３が残存する。
【００５７】
図８を参照して、トレンチ４側壁の熱酸化膜５をマスクＭとして、トレンチ４底部にｐ型不純物をイオン注入する。このとき、基板ＳＢの表面に残った絶縁膜３もマスクとなる。ｐ型不純物は、トレンチ４の幅より狭い領域（トレンチ４底部の中央付近）にイオン注入される。
【００５８】
ｐ型不純物は例えば、ボロン（Ｂ＋）である。ｐ型不純物は、後の工程で拡散された場合に、不純物濃度プロファイルが基板ＳＢの厚み方向になるべく均一に形成されることが望ましい。そのため、例えば加速電圧を異ならせた複数回の多段イオン注入でｐ型不純物を注入する。ここでは、一例として３回の多段注入を行う場合を示す。注入条件は、１回目の加速電圧が例えば１０００ＫｅＶであり（図８（Ａ））、２回目の加速電圧が例えば５００ＫｅＶであり（図８（Ｂ））、３回目の加速電圧が例えば１００ＫｅＶである（図８（Ｃ））。
【００５９】
その後、全面をウェットエッチングして基板ＳＢ表面の酸化膜３および、トレンチ４側壁のマスクＭを除去する。
【００６０】
第４工程（図９）：図９（Ａ）を参照して、基板ＳＢの全面に、ｐ型不純物が導入された半導体層（ｐ型半導体層）６’を例えば３μｍの厚みで堆積する。ｐ型半導体層６’は例えばボロン（Ｂ＋）を含有したエピタキシャル層である。トレンチ４内はｐ型半導体層６’によって完全に埋設される。
【００６１】
ｐ型半導体層６’の形成時の熱処理（例えば１２００℃）により、トレンチ４底部に注入されたｐ型不純物は拡散し、ｐ型不純物領域７が形成される。ｐ型不純物領域７は、トレンチ４底部と当接し、トレンチ４下方に位置する。ｐ型不純物領域７の拡散深さｄ３は、例えば５μｍである。又、拡散後のｐ型不純物領域７の不純物濃度はｐ型半導体層６’と同等である。
【００６２】
その後、図９（Ｂ）の如く、基板ＳＢ表面のｐ型半導体層６’をＣＭＰ（chemical  Mechanical  Polishing）により除去し、トレンチ４内のみにｐ型半導体層６を残す。尚、トレンチ４は、側壁のマスクＭの除去によりその幅ｗ２が例えば５μｍとなっており、ｐ型半導体層６の幅ｗ３も、一例として５μｍである。
【００６３】
トレンチ４内のｐ型半導体層６とその下方のｐ型不純物領域７は、それぞれの側面が基板ＳＢの厚み方向において連続し、ピラー状のｐ型半導体領域８が形成される。つまり、ｐ型半導体領域８の側面は略平坦面となり、深さｄ４が例えば１５μｍで幅ｗ３が例えば５μｍである。
【００６４】
ｐ型不純物領域７は、熱拡散により基板ＳＢの主面に対して水平方向にも拡散するが、第３工程において、トレンチ４の側壁に所望の厚みのマスクＭを形成して不純物をトレンチ４底部の中央付近にイオン注入している。このため、深さｄ３を５μｍまで拡散することにより、拡散後の幅をトレンチ４内のｐ型半導体層６の幅ｗ２と同等に形成することができる。
【００６５】
つまり第３工程のｐ型不純物のイオン注入（多段注入）は、ｐ型半導体層６’堆積時の熱処理で拡散深さｄ３が５μｍ程度になり、またｐ型半導体層６と同等の不純物濃度になるように、注入条件が適宜選択される。
【００６６】
また、ｐ型不純物が異なる注入エネルギーで多段階で注入されているため、拡散後のｐ型不純物領域７の不純物濃度プロファイルを、基板ＳＢの深さ方向に略平坦に形成することができる。尚、ｐ型半導体層６はエピタキシャル層であるので、不純物濃度プロファイルは基板ＳＢの深さ方向に略平坦である。
【００６７】
このようにして、ピラー状のｎ型半導体領域２とピラー状のｐ型半導体領域８が交互に複数配置されて、基板ＳＢの厚み方向に複数のｐｎ接合面が形成され、複数のｐｎ接合面が等間隔で離間された超接合構造が形成される。
【００６８】
尚、本実施形態において、ｐ型半導体層６に対してｐ型拡散領域７の幅が若干広く又は狭くなり、これらの側面が、基板ＳＢの深さ方向において完全に同一面上に存在しない場合もある。しかし、超接合構造の場合は、ｐ型半導体領域８とｎ型半導体領域２のｐｎ接合面が基板ＳＢの主面に対して完全に垂直とならなくてもよい。つまり、逆方向電圧印加時に、ｐ型半導体領域８とｎ型半導体領域２が完全に空乏化すればよい。すなわち、耐圧に応じてｐ型半導体領域８全体（ｐ型半導体層６とｐ型不純物領域７）の不純物濃度と幅を逆方向電圧印加時に完全空乏化するように適宜選択することにより、超接合構造として十分な特性を得ることができる。
【００６９】
第５工程（図１０および図１１）：超接合構造を有する基板ＳＢの表面に少なくとも１つのｐｎ接合を有する素子領域を形成する。ここでは、素子領域にＭＯＳＦＥＴが形成される場合を例に説明する。
【００７０】
図１０（Ａ）を参照して、基板ＳＢ（ｐ型半導体領域８とｎ型半導体領域２）の表面を熱酸化（１０００℃程度）し、ゲート酸化膜１１を閾値に応じて例えば厚み１０００Å程度に形成する。
【００７１】
全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。所望のパターンのレジスト膜をマスクとしてポリシリコン層とゲート酸化膜１１をドライエッチし、ｎ型半導体領域２上にゲート酸化膜１１を残存させる。またゲート酸化膜１１と頂上するゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。
【００７２】
図１０（Ｂ）を参照して、ゲート電極１３の外側のｐ型半導体領域８（ｐ型半導体層６）表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。一例としてドーズ量は２．０×１０１３ｃｍ−２程度、加速電圧は８０ＫｅＶである。
【００７３】
熱処理（１１５０℃、１８０分）を行い、イオン注入されたｐ型不純物を拡散し、複数のチャネル領域１４を形成する。
【００７４】
図１０（Ｃ）を参照して、レジストＰＲによりチャネル領域１４の一部が露出するマスクを形成し、ｎ＋型不純物（例えばヒ素：Ａｓ）をイオン注入する。一例として加速電圧が１００ＫｅＶ程度、ドーズ量が５×１０１５ｃｍ−２程度である。
【００７５】
その後図１１（Ａ）の如くレジストＰＲを除去し、全面に、層間絶縁膜となるＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ＋型不純物領域を拡散し、ソース領域１５を形成する。
【００７６】
図１１（Ｂ）の如く、新たなレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。
【００７７】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚に例えばスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８と、基板ＳＢの裏面にドレイン電極１９を形成し、図１に示す最終構造を得る。
【００７８】
以上の実施形態では耐圧が例えば６００Ｖ程度の半導体装置の製造方法の場合を例に説明したが、それより低い耐圧（例えば６０Ｖ程度）の場合には、トレンチ４の深さｄ２およびｐ型不純物領域７の拡散深さｄ３は上記の例より浅くてよい。その場合、ｐ型不純物領域７形成のイオン注入は１回でもよい。
【００７９】
以上、本発明の実施の形態では素子領域の構造として、プレーナ構造のｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよい。またプレーナ構造のＭＯＳＦＥＴに限らず、トレンチ構造のＭＯＳＦＥＴであってもよい。更に、ＩＧＢＴ(Insulated  Gate  Bipolar  Transistor)や、バイポーラトランジスタであってもよい。
【００８０】
また、超接合構造の形成方法においては、導電型を逆にした場合でも同様に実施できる。すなわち、ｐ型半導体層を複数のトレンチで分離してピラー状のｐ型半導体領域を形成し、トレンチ底部にｎ型不純物領域を形成し、トレンチ内にｎ型半導体層を埋め込んで、ｎ型不純物領域とｎ型半導体層によりピラー状のｎ型半導体領域を形成してもよい。
【符号の説明】
【００８１】
１    ｎ＋型シリコン半導体基板
２’  ｎ型半導体層
２    ｎ型半導体領域
４    トレンチ
６、６’    ｐ型半導体層
７    ｐ型不純物領域
８    ｐ型半導体領域
１１  ゲート酸化膜
１３  ゲート電極
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極  
ＳＢ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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