(57)【要約】【課題】端子数を増加させることなく、同一アドレスに対して連続して実行される連続読み出し及び連続書き込みの動作を高速化する。【解決手段】この半導体記憶装置は、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、複数のメモリセルと、アドレスが入力されるアドレス入力端子と、所定の長さ分の読み出しデータを出力するデータ出力端子と、所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備えている。アドレス入力端子の一部は、データ出力端子と共有されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、
複数のメモリセルと、
前記アドレスが入力されるアドレス入力端子と、
前記所定の長さ分の読み出しデータを出力するデータ出力端子と、
前記所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備え、
前記アドレス入力端子の一部は、前記データ出力端子と共有される、半導体記憶装置。
【請求項２】
入力されるコマンドに応じてメモリセルに保持されたデータの連続読み出し及び連続書き込みを実行する機能を有する論理回路を備え、
前記論理回路は、
リード／ライトコマンドに応じて連続読み出し及び連続書き込みを実行するメモリセルを選択し、
所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作が完了する前に、前記読み出し又は前記書き込みが完了した前記メモリセルからデータの連続読み出し及び連続書き込みの他方の動作を開始する半導体記憶装置。
【請求項３】
前記データ入力端子に入力される前記書き込みデータを保持する書き込みデータ保持部と、前記データ出力端子に出力される前記読み出しデータを保持する読み出しデータ保持部と、を更に備えた
請求項２に記載の半導体記憶装置。
【請求項４】
リード／ライトコマンドが入力されると、
所定のアドレスを記憶部に出力することによって、連続読み出し及び連続書き込みを実行するメモリセルを選択し、
前記所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作が完了する前に、前記読み出し又は前記書き込みが完了した前記メモリセルからデータの連続読み出し及び連続書き込みの他方の動作を開始する、
半導体記憶装置の制御方法。
【請求項５】
当該半導体記憶装置は、
所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、
前記アドレスが入力されるアドレス入力端子と、
前記所定の長さ分の読み出しデータを出力するデータ出力端子と、
前記所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備え、
前記アドレス入力端子の一部は、前記データ出力端子と共有される、
請求項４に記載の半導体記憶装置の制御方法。
【請求項６】
バーストリードモードとバーストライトモードとを有し、
複数のメモリセルと、
一部のアドレスが入力されるアドレス入力端子と、
全てのデータの出力端子又は前記一部のアドレス以外のアドレス入力端子となる出力アドレス共用端子と、
データ入力端子と、
制御端子と、
前記バーストリードモードのバースト長分のリード用レジスタと、
前記バーストライトモードのバースト長分のライト用レジスタと、
前記制御端子に入力される入力をデコードするコマンドデコーダと、
前記出力アドレス共用端子からの情報が入力されるモードレジスタと、
前記モードレジスタの出力と前記コマンドデコーダの出力とが入力され前記リード用レジスタと前記ライト用レジスタとを制御する論理回路と、
を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、デジタル携帯端末の高性能化等に伴い、大量のデジタルデータを非常に高速に処理することが求められている。この高速処理のためには、高機能のＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）処理装置を用いると共に、高速にデータを一時的に保持するメモリを使用する必要がある。
【０００３】
しかし、ＭＰＵの動作速度の向上に対するメモリ（例えば、大容量ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として一般的に使用されているＤＲＡＭ）の動作速度の向上は大幅に遅れており、デジタルデータの高速処理化においては、メモリの動作速度の向上が重要な課題となっている。
【０００４】
そこで、従来より、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）と呼ばれるような高速データ転送手法が用いられるようになってきている。しかしながら、この転送手法の新たな部分は、データをクロックに同期してデータ転送専用ピン経由で転送するのを高速化するといった部分だけであり、メモリとしての基本的な構成は、従来のものと特に大きな変更点はない。
【０００５】
従来のメモリにおいては、データ入出力は、いずれもデータ入出力端子のみを経由して処理される。
【０００６】
特許文献１には、出力ビット可変半導体メモリが記載されている。このメモリは、特定端子の機能をアドレス入力とするか出力端子あるいは入出力端子とするかをプログラマブルに変更可能とする出力ビット可変手段を含むものから構成される。
【０００７】
ここで、メモリに格納されるデータは頻繁に書き換えられることが多い。即ち、あるアドレスに対応したデータをＭＰＵが一旦読み出して処理した後は、新たなデータを同一アドレスにＭＰＵが書き込み、次の処理を行うことが多い。
【０００８】
しかしながら、特許文献１に開示されたメモリにおいては、出力ビット幅を拡大することによるデータ転送量の増加は見込めるが、同一アドレスに対して、読み出し→書き込みを連続的に行う動作に対しては、連続読み出しが完了した後に連続書き込みを開始しなければならない。即ち、特許文献１に開示されたメモリでは、同一アドレスに対応したデータの読み出しと書き込み動作を行う際には、従来製品と動作速度は変わらない。
【０００９】
これに対し、特許文献２には、データ入力端子と、データ出力端子を別々に設け、データの書き込みとデータ読み出しの処理を並列化することができるメモリの構成が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６０−２３６１８５号公報
【特許文献２】特開平７−３１２０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献２に開示されたメモリには、データ入力端子とデータ出力端子がそれぞれ設けられるため端子数が増大し、半導体記憶装置の小型化を実現できないという問題点を有する。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置の一態様は、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、複数のメモリセルと、前記アドレスが入力されるアドレス入力端子と、前記所定の長さ分の読み出しデータを出力するデータ出力端子と、前記所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備え、前記アドレス入力端子の一部は、前記データ出力端子と共有される、ことを特徴とする。
【００１３】
このように、アドレス入力端子の一部を、データ出力端子と共有することで、端子数を増加させずに、連続読み出し及び連続書き込みのいずれか一方の動作が完了する前に、連続読み出し及び連続書き込みの他方の動作を開始させることができる。
【００１４】
また、本発明に係る半導体記憶装置の一態様は、入力されるコマンドに応じてメモリセルに保持されたデータの連続読み出し及び連続書き込みを実行する機能を有する論理回路を備え、前記論理回路は、リード／ライトコマンドに応じて連続読み出し及び連続書き込みを実行するメモリセルを選択し、所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作が完了する前に、前記読み出し又は前記書き込みが完了した前記メモリセルからデータの連続読み出し及び連続書き込みの他方の動作を開始する、ことを特徴とする。
【００１５】
このように、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作の開始が完了する前に、読み出し又は書き込みが完了したメモリセルからデータの連続読み出し及び連続書き込みの他方の動作を開始することによって、同一アドレスに対する連続読み出し及び連続書き込みの動作を高速化することができる。
【００１６】
また、本発明に係る半導体記憶装置の制御方法の一態様は、リード／ライトコマンドが入力されると、所定のアドレスを記憶部に出力することによって、連続読み出し及び連続書き込みを実行するメモリセルを選択し、前記所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作が完了する前に、前記読み出しが完了した前記メモリセルからデータの連続読み出し及び連続書き込みの他方の動作を連続して開始する、ことを特徴とする。
【００１７】
このように、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みのうちいずれか一方の動作の開始が完了する前に、読み出しが完了したメモリセルからデータの連続読み出し及び連続書き込みの他方の動作を開始することによって、同一アドレスに対する連続読み出し及び連続書き込みの動作を高速化することができる。
【発明の効果】
【００１８】
本発明に係る記憶装置によれば、端子数を増加させることなく、同一アドレスに対して連続して実行される連続読み出し及び連続書き込みの動作を高速化することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態にかかる半導体記憶装置の構成例を示す図である。
【図２】実施の形態にかかる半導体記憶装置の端子の構成例を示す図である。
【図３】実施の形態にかかる半導体記憶装置と従来の半導体記憶装置におけるメモリ動作を示すタイミングチャートである。
【図４】実施の形態のメモリ１３と従来のメモリとの仕様の比較（動作必要ＣＬＫ数）が示されている。
【図５】実施の形態に係るメモリ１３と従来のメモリの端子数が示されている。
【発明を実施するための形態】
【００２０】
実施の形態．
以下、添付した図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態に係る半導体記憶装置１００の構成例を示すブロック図である。半導体記憶装置１００は、論理回路９とメモリ１３を備えている。論理回路９は、メモリ１３に対し、行アドレスと開始列アドレスによって指定したメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みを実行する機能を有している。なお、以下の説明では、メモリ１３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であるものとして説明を行う。
【００２１】
メモリ１３は、データを保持する複数のメモリセルを有するメモリセルアレイ１と、行アドレス及び開始列アドレスが入力されるアドレス入力端子と、行アドレス及び開始列アドレスによって指定されたメモリセルから読み出された所定の長さ分の読み出しデータを出力するデータ出力端子と、行アドレス及び開始列アドレスによって指定されたメモリセルに書き込まれる所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備えている。
【００２２】
アドレス入力端子の一部は、データ出力端子として共有されている。本実施の形態では、アドレス入力端子として機能する端子数は、データ出力端子として機能する端子数よりも多い。以下では、アドレス入力端子のうち、データ出力端子が兼用されたアドレス入力端子をアドレス入力／データ出力端子と呼ぶ。
【００２３】
更に、この半導体記憶装置１００は、クロック生成部１０、コマンドデコーダ１１、論理回路９、モードレジスタ１２、アドレス制御回路８、ワード線セレクタ２、センスアンプ３、センスアンプセレクタ４、読み出し／書き込みデータ保持部５、入力バッファ６、出力バッファ７を有する。
【００２４】
クロック生成部１０は、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ及びクロックイネーブル信号ＣＫＥに基づき半導体記憶装置１００の内部で使用されるクロック信号を生成する。コマンドデコーダ１１は、チップセレクト信号ＣＳ、ＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号、ライトイネーブル信号ＷＥなどの信号によって指定されるコマンドをデコードする。
【００２５】
論理回路９は、コマンドデコーダ１１でデコードされたコマンドとモードレジスタによって指定される動作モードに応じて、アドレス制御回路８、ワード線セレクタ２、センスアンプセレクタ４及び読み出し／書き込みデータ保持部５への制御信号を生成する。モードレジスタ１２は、外部から入力されるアドレスに基づきバーストモードや通常動作モード等の動作モードを指定する。
【００２６】
アドレス制御回路８は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタを有する。アドレスバッファは、外部から入力されるロウアドレス及びカラムアドレスを一時的に保持する。リフレッシュカウンタは、ＤＲＡＭにおいて用いられるものであって、ＤＲＡＭのリフレッシュ周期の設定及びリフレッシュアドレスの生成を行なう。バーストカウンタは、メモリに対するバースト動作においてメモリセルを指定するためのアドレスを生成する。
【００２７】
アドレス制御回路８は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタで生成されたアドレスを行アドレス及び列アドレスとして出力する。行アドレスは、メモリセルアレイ１上に格子状に配置されたメモリセルの行方向の位置を指定する。列アドレスは、メモリセルアレイ１上に格子状に配置されたメモリセルの列方向の位置を指定する。また、アドレス制御回路８は、論理回路９が出力する制御信号に基づきアドレスバッファ、リフレッシュカウンタ及びバーストカウンタが出力するアドレスのいずれか一つを選択して出力する。アドレス制御回路８は、連続読み出し及び連続書き込みが実行されるバーストモードに半導体記憶装置１００が設定された場合にあっては、行アドレスと読み出し又は書き込みが実行される開始の列アドレスである開始列アドレスを出力する。
【００２８】
メモリセルアレイ１は、格子状に配列された複数のメモリセルを有する。ワード線セレクタ２は、複数のワード線のうちいずれか一つを行アドレスに基づいて選択する。ワード線は、格子状に配置されたメモリセルのうち同じ行に配置される複数のメモリセルが接続されている。これにより、ワード線セレクタ２がいずれか一つのワード線を選択することで、選択されたワード線に接続されたメモリセルが活性化される。
【００２９】
センスアンプ３は、ビット線対に接続されている。ビット線対は、二本のビット線が対になったものであり、このビット線対が一つの列として扱われる。ビット線対には、格子状に配置されたメモリセルのうち同じ列に配置される複数のメモリセルが接続される。センスアンプセレクタ４は、列アドレスＣＡＹに基づき複数のライトアンプとセンスアンプの組のうちいずれか一つを選択する。なお、半導体記憶装置１００では、メモリセルアレイ１、ワード線セレクタ２、センスアンプ３の組を複数有する。この複数のこれらの組を、それぞれバンクと称す。図１においてはＢＡＮＫ０〜３が示されている。以下では、ＢＡＮＫ０に対する動作についての説明とする。
【００３０】
読み出し／書き込みデータ保持部５は、複数のラッチ回路を有する。読み出し／書き込みデータ保持部５は、外部から入力されるデータをクロック生成部１０が出力するクロック信号に同期して取り込み、センスアンプセレクタ４が選択したセンスアンプにそのデータを出力する。読み出し／書き込みデータ保持部５は、センスアンプセレクタ４が選択したセンスアンプ３から出力されるデータを、クロック生成部１０が出力するクロック信号に同期して取り込み、出力バッファ７にそのデータを出力する。入力バッファ６は、外部から入力されるデータを読み出し／書き込みデータ保持部５に出力する。出力バッファ７は、読み出し／書き込みデータ保持部５から出力されるデータを外部に出力する。
【００３１】
図２は、本実施の形態に係る半導体記憶装置１００の端子の構成例を示す図である。半導体記憶装置１００は、ＣＬＯＣＫ等が入力されるクロック端子と、チップイネーブル、ライトイネーブル等の制御信号が入力される制御端子と、アドレスが入力されるアドレス入力端子と、データが入力されるデータ入力端子と、を備えている。アドレス入力端子の一部は、アドレスが入力されると共に外部にデータを出力するアドレス入力／データ出力端子として機能する。
【００３２】
具体的には、アドレス端子として機能するピンの総数（ＡＤＤＲＥＳＳ＋ＡＤＤＲＥＳＳ／ＤＡＴＡ  ＯＵＴ）をＮ本、データ入力端子として機能するピンの数、及びデータ出力端子として機能するピンの数をＫ本とすると、アドレス入力／データ出力端子のピン数はＫ本であり、アドレス入力にのみ使用されるアドレス入力端子のピン数は、Ｎ−Ｋ本である。
【００３３】
次に、このように構成された半導体記憶装置１００の動作について図３を用いて説明する。この動作では、メモリ１３のあるアドレスに対してデータを読み出した後に、同一アドレスのデータ書き換えを行う。なお、この際、メモリ１３に設けられたアドレス入力用端子及びデータ入力用端子は全て使用される。
【００３４】
図３は、従来及び本実施の形態を適用したＤＤＲ  ＳＤＲＡＭにおいて、同一アドレスに連続読み出し及び連続書き込みを実施する際のメモリの動作を示すタイミングチャートである。図３の上方には、従来のデータ入力端子とデータ出力端子が共有された半導体記憶装置において実行される、連続書き込みから連続読み出しの処理が示されている。また、図３の下方には、本実施の形態に係る半導体記憶装置において実行される、連続読み出しから連続書き込みの処理が示されている。なお、図３におけるバースト長は、８であるとして説明する。
【００３５】
従来の半導体記憶装置においては、ＡＣＴコマンドの入力と同時に行アドレス（Ｘ＝０）を入力後、ＲＥＡＤコマンドの入力と同時に開始列アドレス（Ｙ＝０）を入力し、データ（０〜７）をデータ入出力共用端子から連続的に読み出す。そして、データ（０〜７）の連続読み出しが完了した後に、ＷＲＩＴＥコマンドと同時に開始列アドレス（Ｙ＝０）を入力し、データ入出力共用端子から取り込んだデータ（０〜７）を連続的に書き込む。そして、ＰＲＥコマンドを入力することで一連の作業は完了する。
【００３６】
一方、本実施の形態においては、ＡＣＴコマンドを入力と同時に、アドレス入力／データ出力端子を含むアドレス入力端子から行アドレス（Ｘ＝０）を入力する。そして、１つのコマンドＲＥＤＷＲＴの入力によって、連続書き込み及び連続読み出しの２つの処理を並列的に実行する。すなわち、ＲＥＤＷＲＴコマンドの入力と同時に、アドレス入力／データ出力端子を含むアドレス入力端子から開始列アドレス（Ｙ＝０）を入力する。これによって、行アドレス（Ｘ＝０）及び開始列アドレス（Ｙ＝０）によって決定されるメモリセルから列アドレス（Ｙ＝０〜７）に対応するメモリセルのデータの書き込みが実行される。
【００３７】
そして、行アドレス（Ｘ＝０）及び開始列アドレス（Ｙ＝０）によって指定されるメモリセルから所定の長さ（バースト長）分のデータの連続書き込みが完了する前に、すなわち、Ｘ＝０、Ｙ＝７によって指定されるメモリセルのデータ書き込みが完了する前に、読み出しが完了したメモリセル（Ｘ＝０、Ｙ＝０）から順にデータの連続読み出しを開始する。その後、ＰＥＲコマンドを入力することで一連の作業は完了する。
【００３８】
このように、本実施の形態に係る半導体記憶装置１００によれば、メモリ１３にアドレス入力／データ出力端子を含むアドレス入力端子とデータ入力端子とをそれぞれ設けることで、メモリ１３へのデータの入出力を平行して実行することができる。換言すれば、メモリ１３にアドレス入力／データ出力端子を含むアドレス入力端子と、データ入力端子とをそれぞれ設けることで、図３における連続書き込みが終了する前に、連続読み出しを開始することができる。また、アドレス入力端子の一部がデータ出力端子と兼用されることで、端子数が増えることもない。これにより、本実施の形態に係るメモリ１３及び半導体記憶装置１００では、従来の半導体記憶装置と比較して小型化を図ると共に、メモリ動作の高速化を実現できる。
【００３９】
また、従来のメモリにおいては、同一アドレスのデータ読み出し後書き換えの際には、ＲＥＡＤコマンドとＷＲＩＴＥコマンドをそれぞれ入力しなくてはならず、メモリ動作時間が増大していた。これに対し、本実施の形態に係るメモリ１３及び半導体記憶装置１００では、１つのコマンドＲＥＤＷＲＴの入力によって、連続書き込み及び連続読み出しが実行されるため、従来のメモリに対し、ＭＰＵからメモリ１３へ出力される命令回数の削減を図ることができる。
【００４０】
さらに、図４及び図５を用いて本実施の形態における半導体記憶装置１００の効果について説明する。図４には、本実施の形態のメモリ１３とデータ入力端子とデータ出力端子が共有された従来のメモリとの仕様の比較（動作必要ＣＬＫ数）が示されている。
【００４１】
図４において、時間ｔＡは、コマンドＡＣＴが入力されてからコマンドＲＥＤが入力されるまでの時間を示している。時間ｔＢは、コマンドＲＥＤが入力されてからコマンドＷＲＴが入力されるまでの時間を示している。時間ｔＣは、コマンドＷＲＴが入力されてからコマンドＰＲＥが入力されるまでの時間を示している。時間ｔＡ（ＡＣＴ〜ＲＥＤ）は、従来例及び本実施形態共に同じ２ＣＬＫｓであるが、時間ｔＢ（ＲＥＤ〜ＷＲＴ）と時間ｔＣ（ＷＲＴ〜ＰＲＥ）は、本実施の形態の方が、従来例に対し、５ＣＬＫｓ分の処理時間の削減が可能となる。
【００４２】
すなわち、本実施の形態を適用することで、時間ｔＡ＋ｔＢ＋ｔＣ（ＡＣＴ〜ＰＲＥ）は、図３に示す動作例の場合には、従来例の１５ＣＬＫｓから１０ＣＬＫｓに削減可能である。このように、本実施の形態に係るメモリ１３では、従来例のメモリ動作の６６．７％の処理時間で、同一アドレスに対する連続読み出し及び連続書き込みを完了することができる。
【００４３】
また、図５は、本実施の形態に係るメモリ１３と従来のデータの入出力端子が共有されたメモリの端子数が示されている。従来例では、アドレス入力用の端子としてＭ本、データ入出力端子としてＮ本、計Ｍ＋Ｎ本の端子が必要であった。これに対し、本実施の形態に係るメモリ１３では、アドレス入力／データ出力端子を含むアドレス入力端子としてＭ本、データ入力端子としてＮ本、計Ｍ＋Ｎ本の端子が必要となる。すなわち、本実施の形態に係る半導体記憶装置と従来の半導体記憶装置の端子数は同じである。このように、本実施の形態に係る半導体記憶装置１００は、従来と比較して、端子数の増加がないため、従来製品と同一のパッケージに搭載することが可能である。
【００４４】
なお、本実施の形態は、上記の説明に何ら限定されるものではなく、いわゆる当業者によって種々の設計変更を実施することができる。例えば、上記の実施の形態では、メモリ１３は、ＤＲＡＭとして説明したが、例えば、メモリ１３は、フラッシュメモリやＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよく、本発明は、メモリ全般に適用することができる。
【００４５】
また、本実施の形態の動作説明では、読み出し動作の後に書き込み動作を行うものとして説明をしたが、連続書き込みの後に、連続読み出しを行うように構成することもできる。この場合、書き込みが完了したメモリセルから順に読み出し動作を実行していけばよい。これにより、読み出し動作の後に書き込み動作を行う場合と同様に、連続書き込み及び連続読み出しに要する処理時間の短縮を図ることができる。
【００４６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４７】
１    メモリセルアレイ
２    ワード線セレクタ
３    センスアンプ
４    センスアンプセレクタ
５    読み出し／書き込みデータ保持部
６    入力バッファ
７    出力バッファ
８    アドレス制御回路
９    論理回路
１０    クロック生成部
１１    コマンドデコーダ
１２    モードレジスタ
１３    メモリ
１００    半導体記憶装置
【図１】
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【図２】
2011048876.tif 000004
【図３】
2011048876.tif 000005
【図４】
2011048876.tif 000006
【図５】
2011048876.tif 000007