(57)【要約】【課題】半導体装置の開発時間を短縮することができる半導体装置及び半導体装置の試験方法を提供すること。【解決手段】クロック信号制御回路１１ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、試験装置からのクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。遅延制御回路１４ａの試験開始制御回路２８ａは、カウンタ回路２５ａの第１カウント値Ｄｃ１と試験開始値Ｄｓとが等しくなると、Ｈレベルの第２開始信号Ｓｓ２を第２チップＣ２に出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置基板にシリアル接続で複数形成され、試験装置にて試験される半導体装置であって、
前段の前記試験装置又は前記半導体装置からの第１開始信号に基づいて、クロック信号を第１内部クロック信号として内部回路に供給するクロック信号制御回路と、
前記内部クロック信号をカウントするカウンタ回路を有し、前記カウンタ回路が前記内部クロック信号をカウントしたカウント値に基づいて、前記クロック信号を後段の前記半導体装置の内部回路に第２内部クロック信号として供給させるための第２開始信号を後段の前記半導体装置に遅延させて出力する遅延制御回路と
を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記クロック信号制御回路は、
前段の前記試験装置又は前記半導体装置からの第１開始信号及び第１休止信号に基づいて、前記クロック信号を前記第１内部クロック信号として前記内部回路に供給し、
前記遅延制御回路は、
前記カウンタ回路の前記カウント値に基づいて、自身の回路動作時に後段の前記半導体装置の内部回路への前記第２内部クロック信号の供給を休止させるための第２休止信号を後段の前記半導体装置に出力することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記遅延制御回路は、
自身の前記第１開始信号、又は、前段の前記試験装置若しくは前記半導体装置の前記第２開始信号のいずれか１つを選択して後段の前記半導体装置に出力する第１遅延選択回路と、
自身の前記第１休止信号、又は、前段の前記試験装置若しくは前記半導体装置の前記第２休止信号のいずれか１つを選択して後段の前記半導体装置に出力する第２遅延選択回路と
を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記遅延制御回路は、
試験において前記半導体装置に電流が大きく流れる期間の始まりと終わりが前記カウント値として記憶されている記憶装置と、
前記記憶装置に記憶されている前記カウント値と、前記第１内部クロック信号をカウントした前記カウント値とを比較し、その比較結果に応じて前記第２開始信号及び前記第２休止信号を出力することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記クロック信号制御回路から前記第１内部クロック信号が供給され、該第１内部クロック信号に同期して前記内部回路の試験を行うＢＩＳＴ回路を有することを特徴とする半導体装置。
【請求項６】
半導体装置基板にシリアル接続で複数形成され、試験装置にて試験される半導体装置の試験方法であって、
前段の前記試験装置又は前記半導体装置からの第１開始信号に基づいて、クロック信号を第１内部クロック信号として内部回路に供給する工程と、
前記内部クロック信号をカウントするカウンタ回路を有し、前記カウンタ回路が前記内部クロック信号をカウントしたカウント値に基づいて、前記クロック信号を後段の前記半導体装置の内部回路に第２内部クロック信号として供給させるための第２開始信号を後段の前記半導体装置に遅延させて出力する工程と
を有することを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の試験方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置基板（ウェハ）に複数の半導体装置（チップ）を形成するプロセス工程が終了すると、形成された半導体装置の動作確認のために電気的特性の試験がウェハの状態で行われる。この電気的特性の試験の結果、不良と判定されたチップは、次の組立工程の組立対象から除外され、無駄な組み立てが行われることを防止している。さらに、この判定結果を解析し、異常がある場合には、プロセス条件等にフィードバックを行うことでプロセス条件の改善も行われる。
【０００３】
近年、半導体装置は、コスト削減のために試験時間の短縮化が求められている。このため、試験装置（テスタ）は、ウェハに形成されたチップについて電気的特性の試験を複数回に分けて行っている。これは、試験装置は、ウェハに形成されたチップについて電気的特性の試験を一括で行うと、試験装置の許容電流を超えてしまう場合があるからである。そこで、試験装置は、その許容電流を超えない数のチップについて同時に評価試験を行っていた。
【０００４】
この場合、ウェハにおいて、チップが形成された領域を除く領域に、試験装置から入力されるクロック信号などの電気信号を遅延させるための電気信号遅延回路が設けられていた（例えば、特許文献１参照）。電気信号遅延回路は、電気的特性の試験を同時に行うチップのグループ毎にウェハに設けられ、それぞれ異なる遅延量になっている。これにより、試験装置は、電気的特性の試験を同時に行うチップのグループ毎に異なるタイミングで電気的特性の試験を行っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１９４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の試験方法では、各電気信号遅延回路は、遅延素子によってクロック信号などの電気信号を遅延させている。このため、半導体装置のプロセス工程において遅延素子が大きくばらつくと、各電気信号遅延回路の遅延量も大きくばらついてしまう。従って、チップのグループ毎に設定したタイミングが重なって、ウェハに形成されたチップの総消費電流が試験装置の許容電流を超えてしまう可能性がある。
【０００７】
また、上記の試験方法では、試験プログラムの変更を行う場合、電気信号遅延回路の遅延量を変更する必要があるときがある。
上記の半導体装置のプロセス工程において遅延素子が大きくばらつく場合、又は、試験プログラムの変更を行う場合、電気信号遅延回路の遅延量を調整するため、回路変更を行うことになり、半導体装置の開発期間が長期化してしまう。
【０００８】
この半導体装置及び半導体装置の試験方法は、半導体装置の開発時間を短縮することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体装置は、半導体装置基板にシリアル接続で複数形成され、試験装置にて試験される半導体装置であって、前段の前記試験装置又は前記半導体装置からの第１開始信号に基づいて、クロック信号を第１内部クロック信号として内部回路に供給するクロック信号制御回路と、前記内部クロック信号をカウントするカウンタ回路を有し、前記カウンタ回路が前記内部クロック信号をカウントしたカウント値に基づいて、前記クロック信号を後段の前記半導体装置の内部回路に第２内部クロック信号として供給させるための第２開始信号を後段の前記半導体装置に遅延させて出力する遅延制御回路とを有する。
【発明の効果】
【００１０】
本発明の一観点によれば、半導体装置及び半導体装置の試験方法は、半導体装置の開発時間を短縮することができる。
【図面の簡単な説明】
【００１１】
【図１】ウェハ試験の概略説明図である。
【図２】第１実施形態の第１及び第２チップのブロック図である。
【図３】第１実施形態の第１及び第２チップの動作説明図である。
【図４】第２実施形態の第１及び第２チップのブロック図である。
【図５】第１〜第１６選択制御値の説明図である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、第１実施形態を図１〜図３に従って説明する。
図１は、ウェハＷ１に形成された同じ回路構成の第１〜第１６チップＣ１〜Ｃ１６を試験する概略説明図である。
【００１３】
図１に示すように、ウェハＷ１は、第１〜第１６チップＣ１〜Ｃ１６を除く領域に第１〜第７パッドＰ１〜Ｐ７が形成されている。試験装置（テスタ）Ｔ１はウェハＷ１を搭載し、そのプローブをウェハＷ１の第１〜第７パッドＰ１〜Ｐ７に接触させて信号及び電圧を入出力して試験を行う。
【００１４】
本実施形態では、試験装置Ｔ１は、電源端子Ｔｅ１、グランド端子Ｔｅ２、クロック信号出力端子Ｔｅ３、開始信号出力端子Ｔｅ４、休止信号出力端子Ｔｅ５、読み出し信号出力端子Ｔｅ６、試験結果信号入力端子Ｔｅ７を有している。
【００１５】
電源端子Ｔｅ１、グランド端子Ｔｅ２及びクロック信号出力端子Ｔｅ３は、それぞれ第１〜第３パッドＰ１〜Ｐ３にプローブを介して接続され、試験装置Ｔ１は、電源ＶＤＤ、グランドＧＮＤ、クロック信号ＣＫを第１〜第１６チップＣ１〜Ｃ１６にそれぞれ供給する。これにより、第１〜第１６チップＣ１〜Ｃ１６は、同じ電源ＶＤＤ、グランドＧＮＤが供給され、クロック信号ＣＫに同期して動作する。
【００１６】
開始信号出力端子Ｔｅ４は、プローブを介して第４パッドＰ４に接続され、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６に試験を開始させるための第１開始信号Ｓｓ１を開始信号出力端子Ｔｅ４及び第４パッドＰ４を介して第１チップＣ１に出力する。試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６に試験を開始させる場合、Ｈレベル（開始モード）の第１開始信号Ｓｓ１を出力し、反対に、第１〜第１６チップＣ１〜Ｃ１６を待機状態にする場合、Ｌレベル（待機モード）の第１開始信号Ｓｓ１を出力する。
【００１７】
休止信号出力端子Ｔｅ５は、プローブを介して第５パッドＰ５に接続され、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６に試験を休止させるための第１休止信号Ｓｈ１を休止信号出力端子Ｔｅ５及び第５パッドＰ５を介して第１チップＣ１に出力する。試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６に試験を休止させない場合、Ｈレベル（非休止モード）の第１休止信号Ｓｈ１を出力し、反対に、第１〜第１６チップＣ１〜Ｃ１６に試験を休止させる場合、Ｌレベル（休止モード）の第１休止信号Ｓｈ１を出力する。
【００１８】
読み出し信号出力端子Ｔｅ６は、プローブを介して第６パッドＰ６に接続され、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験結果を読み出すための読み出し信号Ｓｅを読み出し信号出力端子Ｔｅ６及び第６パッドＰ６を介して第１チップＣ１に出力する。試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験結果を読み出す場合、Ｈレベル（読み出しモード）の読み出し信号Ｓｅを出力し、反対に、第１〜第１６チップＣ１〜Ｃ１６の試験結果を読み出さない場合、Ｌレベル（非読み出しモード）の読み出し信号Ｓｅを出力する。
【００１９】
試験結果信号入力端子Ｔｅ７は、プローブを介して第７パッドＰ７に接続され、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験結果である試験結果信号Ｓｒを第７パッドＰ７及び試験結果信号入力端子Ｔｅ７を介して第１６チップＣ１６から入力する。
【００２０】
そして、第１〜第１６チップＣ１〜Ｃ１６の試験において、まず、試験装置Ｔ１は、第１チップＣ１の試験の待機状態において、Ｌレベル（待機モード）の第１開始信号Ｓｓ１、Ｈレベル（非休止モード）の第１休止信号Ｓｈ１、Ｌレベル（非読み出しモード）の読み出し信号Ｓｅを第１チップＣ１にそれぞれ出力する。この状態から、試験装置Ｔ１は、第１チップＣ１に試験を開始させるため、Ｈレベル（開始モード）の第１開始信号Ｓｓ１を第１チップＣ１に出力する。以後、試験装置Ｔ１は、Ｈレベルの第１開始信号Ｓｓ１の出力を維持する。
【００２１】
これにより、第１〜第１６チップＣ１〜Ｃ１６は、第１チップＣ１、第２チップＣ２、・・・・・・、第１６チップＣ１６の順で試験が行われるようになっている。
次に、第１〜第１６チップＣ１〜Ｃ１６の試験が終了すると、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験結果である試験結果信号Ｓｒを読み出すため、Ｈレベル（読み出しモード）の読み出し信号Ｓｅを第１チップＣ１に出力する。以後、試験装置Ｔ１は、Ｈレベル（読み出しモード）の読み出し信号Ｓｅの出力を維持する。
【００２２】
これによって、試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験結果である試験結果信号Ｓｒを、第７パッドＰ７を介して第１６チップＣ１６から順番に入力するようになっている。
【００２３】
図２に示すように、第１チップＣ１は、クロック信号制御回路１１ａ、特定の機能を有する内部回路１２ａ、内部回路１２ａの試験を行うＢＩＳＴ（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）回路１３ａ、後段（この場合、第２チップＣ２）の試験開始を遅延させる遅延制御回路１４ａを有している。
【００２４】
クロック信号制御回路１１ａは、アンド回路１６ａ、クロックゲーティング回路（クロックゲーティングバッファセルともいう）１７ａを含んでいる。
アンド回路１６ａは、試験装置Ｔ１から第４及び第５パッドＰ４，Ｐ５を介して第１開始信号Ｓｓ１、第１休止信号Ｓｈ１が入力される。アンド回路１６ａは、第１開始信号Ｓｓ１と第１休止信号Ｓｈ１に基づいて、第１モード信号Ｓｍ１をクロックゲーティング回路１７ａに出力する。
【００２５】
すなわち、アンド回路１６ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１が共にＨレベル（開始及び非休止モード）のとき、Ｈレベル（試験実行モード）の第１モード信号Ｓｍ１をクロックゲーティング回路１７ａに出力する。
【００２６】
アンド回路１６ａは、第１開始信号Ｓｓ１がＬレベル（待機モード）のとき、又は、第１開始信号Ｓｓ１がＨレベル（開始モード）であって第１休止信号Ｓｈ１がＬレベル（休止モードという）のとき、Ｌレベル（試験停止モード）の第１モード信号Ｓｍ１をクロックゲーティング回路１７ａに出力する。
【００２７】
クロックゲーティング回路１７ａは、試験装置Ｔ１から第３パッドＰ３を介してクロック信号ＣＫが入力される。クロックゲーティング回路１７ａは、第１モード信号Ｓｍ１に基づいて、クロック信号ＣＫを第１内部クロック信号ＩＣＫ１として、内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。
【００２８】
クロックゲーティング回路１７ａは、Ｈレベル（試験実行モード）の第１モード信号Ｓｍ１を入力すると、入力したクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として出力する。反対に、クロックゲーティング回路１７ａは、Ｌレベル（待機又は試験停止モード）の第１モード信号Ｓｍ１を入力すると、なにも信号を出力しない、つまり、クロック信号ＣＫを第１内部クロック信号ＩＣＫ１として通過させない。
【００２９】
内部回路１２ａは、クロックゲーティング回路１７ａからの第１内部クロック信号ＩＣＫ１とＢＩＳＴ回路１３ａからのテストパターンＤｔが入力される。ここで、テストパターンＤｔとは、試験のための入力パターンデータをいう。本実施形態では、ウェハＷ１に形成される第１〜第１６チップＣ１〜Ｃ１６は、同じ回路構成になっている。このため、第１〜第１６チップＣ１〜Ｃ１６の内部回路１２ａ〜１２ｈは、同じテストパターンＤｔが入力される。内部回路１２ａは、入力された第１内部クロック信号ＩＣＫ１に同期して、テストパターンＤｔを処理し、そのテストパターンＤｔを処理した第１処理データＤｄ１をＢＩＳＴ回路１３ａに出力するようになっている。
【００３０】
また、内部回路１２ａは、複数の動作モードを備える場合がある。本実施形態では、内部回路１２ａは、通常動作モード及び低消費電力モードの２種類のモードを備えている。このため、テストパターンＤｔは、内部回路１２ａのこの２種類の動作モードを試験するためのテストデータを含んでいる。図３に示すように、内部回路１２ａは、通常モードを試験するためのテストデータを処理する第１テスト電流消費期間Ｋ１と、低消費電力モードを試験するためのテストデータを処理する第２テスト電流消費期間Ｋ２を有している。
【００３１】
詳しくは、このテストパターンＤｔにおいて、内部回路１２ａは、図３に示すように、２番目の第１内部クロック信号ＩＣＫ１がレベルからＨレベルに立ち上がると第１テスト電流消費期間Ｋ１が始まり、９番目の第１内部クロック信号ＩＣＫ１がＬレベルからＨレベルに立ち上がると第１テスト電流消費期間Ｋ１が終了するようになっている。そして、内部回路１２ａは、１６番目の第１内部クロック信号ＩＣＫ１がＬレベルからＨレベルに立ち上がると第２テスト電流消費期間Ｋ２が始まり、１８番目の第１内部クロック信号ＩＣＫ１がＬレベルからＨレベルに立ち上がると第２テスト電流消費期間Ｋ２が終了するようになっている。
【００３２】
以下、信号のＬレベルからＨレベルへの立ち上がりを、単に信号の立ち上がりという。また、信号のＨレベルからＬレベルへの立ち下がりを、単に信号の立ち下がりという。
なお、第２〜第１６チップＣ２〜Ｃ１６の内部回路１２ｂ〜１２ｈにおいても、第１チップＣ１の内部回路１２ａと同じテストパターンＤｔが入力されるため、テストパターンＤｔが入力されると第１チップＣ１の内部回路１２ａと同じタイミングで回路動作する。
【００３３】
ＢＩＳＴ回路１３ａは、テスト回路２１ａ、第１選択回路（セレクタ又はマルチプレクサともいう）２２ａ、Ｄ−フリップフロップ（Ｄ−ＦＦ）回路２３ａを有している。
テスト回路２１ａは、クロックゲーティング回路１７ａからの第１内部クロック信号ＩＣＫ１と内部回路１２ａからの第１処理データＤｄ１が入力される。テスト回路２１ａは、第１内部クロック信号ＩＣＫ１に同期して動作する。まず、テスト回路２１ａは、第１内部クロック信号ＩＣＫ１に同期して内部回路１２ａにテストパターンＤｔを出力する。そして、テスト回路２１ａは、内部回路１２ａがテストパターンＤｔを処理したその第１処理データＤｄ１を、内部回路１２ａから第１内部クロック信号ＩＣＫ１に同期して入力する。次に、テスト回路２１ａは、内部回路１２ａから入力された第１処理データＤｄ１と、内部回路１２ａに出力したテストパターンＤｔに対する期待値Ｄｈとが等しいかどうか判定する。
【００３４】
つまり、テスト回路２１ａは、第１処理データＤｄ１とテストパターンＤｔに対する期待値Ｄｈとが等しい場合、内部回路１２ａがテストパターンＤｔを正常に処理したとして「良」の判定結果を示すＨレベルの第１チップ判定データＩＳｒ１を第１選択回路２２ａに出力する。反対に、テスト回路２１ａは、第１処理データＤｄ１とテストパターンＤｔに対する期待値Ｄｈとが等しくない場合、内部回路１２ａがテストパターンＤｔを正常に処理できなかったとして「不良」の判定結果を示すＬレベルの第１チップ判定データＩＳｒ１を第１選択回路２２ａに出力する。
【００３５】
第１選択回路２２ａは、テスト回路２１ａからＨレベル又はＬレベル（「良」又は「不良」）の第１チップ判定データＩＳｒ１が入力される。そして、第１選択回路２２ａは、試験装置Ｔ１からの読み出し信号Ｓｅに基づいて、第１チップ判定データＩＳｒ１を第１選択信号Ｓｃ１としてＤ−ＦＦ回路２３ａに出力するようになっている。
【００３６】
第１選択回路２２ａは、試験装置Ｔ１からのＬレベル（非読み出しモード）の読み出し信号Ｓｅが出力されている時、第１チップ判定データＩＳｒ１を第１選択信号Ｓｃ１としてＤ−ＦＦ回路２３ａに出力する。反対に、第１選択回路２２ａは、試験装置Ｔ１からのＨレベル（読み出しモード）の読み出し信号Ｓｅが出力されている時、第１選択信号Ｓｃ１（第１チップ判定モードＩＳｒ１）を出力させないようにしている。
【００３７】
Ｄ−ＦＦ回路２３ａは、そのデータ入力端子Ｄに第１選択回路２２ａから第１選択信号Ｓｃ１が入力され、そのクロック入力端子ＣＫにクロックゲーティング回路１７ａから第１内部クロック信号ＩＣＫ１が入力される。Ｄ−ＦＦ回路２３ａは、第１内部クロック信号ＩＣＫ１が立ち上がると、第１選択信号Ｓｃ１（第１チップ判定データＩＳｒ１）を第１保持信号Ｓｆ１として保持するとともに出力端子Ｑから第２チップＣ２に出力する。
【００３８】
遅延制御回路１４ａは、カウンタ回路２５ａ、書き込み可能なＲＯＭ又はＲＡＭ等で構成された第１及び第２記憶装置２６ａ，２７ａ、後段チップ（この場合、第２チップＣ２）の試験開始を制御する試験開始制御回路２８ａ、後段チップ（この場合、第２チップＣ２）の試験休止を制御する試験休止制御回路２９ａを有している。
【００３９】
カウンタ回路２５ａは、クロックゲーティング回路１７ａから第１内部クロック信号ＩＣＫ１が入力される。カウンタ回路２５ａは、第１内部クロック信号ＩＣＫ１をカウントし、その第１カウント値Ｄｃ１をカウントアップしていく。カウンタ回路２５ａは、その第１カウント値Ｄｃ１を試験開始制御回路２８ａ及び試験休止制御回路２９ａに出力する。
【００４０】
試験開始制御回路２８ａは、カウンタ回路２５ａからの第１カウント値Ｄｃ１と第１記憶装置２６ａからの試験開始値Ｄｓを入力し、両値Ｄｃ１，Ｄｓを比較し、その比較結果を第２開始信号Ｓｓ２として第２チップＣ２に出力する。そして、試験開始制御回路２８ａは、第１カウント値Ｄｃ１が試験開始値Ｄｓより小さいとき、Ｌレベル（待機モード）の第２開始信号Ｓｓ２を出力し、反対に、第１カウント値Ｄｃ１が試験開始値Ｄｓ以上のとき、Ｈレベル（開始モード）の第２開始信号Ｓｓ２を出力する。
【００４１】
つまり、試験開始値Ｄｓは、何番目の第１内部クロック信号ＩＣＫ１が立ち上がってから後段（この場合、第２チップＣ２）の試験を開始させるか示す値であって、本実施形態では、試験開始値Ｄｓは「９」になっている。すなわち、試験開始値Ｄｓは、図３に示すように、９番目の第１内部クロック信号ＩＣＫ１が立ち上がって第１テスト電流消費期間Ｋ１が終了した後に、第２チップＣ２の試験を開始させることを示している。つまり、試験開始制御回路２８ａは、試験時間の短縮を図るため、第１チップＣ１の第１テスト電流消費期間Ｋ１が終了後であって第２テスト電流消費期間Ｋ２が始まる前に第２チップＣ２の試験を開始させるためのＨレベル（開始行モード）の第２開始信号Ｓｓ２を第２チップＣ２に出力するようになっている。
【００４２】
試験休止制御回路２９ａは、カウンタ回路２５ａから第１カウント値Ｄｃ１と、第２記憶装置２７ａから第１試験休止値Ｄｈ１及び第２試験休止値Ｄｈ２（＞第１試験休止値Ｄｈ１）を入力する。試験休止制御回路２９ａは、第１カウント値Ｄｃ１を第１試験休止値Ｄｈ１及び第２試験休止値Ｄｈ２とそれぞれ比較する。そして、試験休止制御回路２９ａは、その比較結果を第２休止信号Ｓｈ２にして第２チップＣ２に出力する。
【００４３】
詳述すると、試験休止制御回路２９ａは、第１カウント値Ｄｃ１が第１及び第２試験休止値Ｄｈ１，Ｄｈ２より小さいと、Ｈレベル（非休止モード）の第２休止信号Ｓｈ２を出力する。また、試験休止制御回路２９ａは、第１カウント値Ｄｃ１が第１試験休止値Ｄｈ１以上、且つ、第１カウント値Ｄｃ１が第２試験休止値Ｄｈ２より小さくなると、Ｌレベル（休止モード）の第２休止信号Ｓｈ２を出力する。さらに、試験休止制御回路２９ａは、第１カウント値Ｄｃ１が第１及び第２試験休止値Ｄｈ１，Ｄｈ２以上になると、試験休止制御回路２９ａは、Ｈレベル（非休止モード）の第２休止信号Ｓｈ２を出力するようになっている。
【００４４】
つまり、第１試験休止値Ｄｈ１は、何番目の第１内部クロック信号ＩＣＫ１が立ち上がってから後段チップ（この場合、第２チップＣ２）の試験を休止させるか示す値であって、本実施形態では、第１試験休止値Ｄｈ１は「１６」になっている。すなわち、第１試験休止値Ｄｈ１は、図３に示すように、１６番目の第１内部クロック信号ＩＣＫ１が立ち上がって第２テスト電流消費期間Ｋ２が開始するときに、第２チップＣ２の試験を休止させることを示している。
【００４５】
また、第２試験休止値Ｄｈ２は、何番目の第１内部クロック信号ＩＣＫ１が立ち上がってから後段チップ（この場合、第２チップＣ２）の試験を休止から再開させるか示す値であって、本実施形態では、第２試験休止値Ｄｈ２は「１８」になっている。すなわち、第２試験休止値Ｄｈ２は、図３に示すように、１８番目の第１内部クロック信号ＩＣＫ１が立ち下がって第２テスト電流消費期間Ｋ２が終了するときに、第２チップＣ２の試験を再開させることを示している。
【００４６】
従って、遅延制御回路１４ａは、第１チップＣ１が行っている試験の第１テスト電流消費期間Ｋ１と第２テスト電流消費期間Ｋ２中においては、第２チップＣ２が試験を行わせないための信号を生成し出力する。
【００４７】
第２チップＣ２は、クロック信号制御回路１１ｂ、特定の機能を有する内部回路１２ｂ、内部回路１２ｂの試験を行うＢＩＳＴ回路１３ｂ、後段チップ（この場合、第３チップＣ３）の試験開始を遅延させる遅延制御回路１４ｂを有している。
【００４８】
クロック信号制御回路１１ｂは、アンド回路１６ｂ、クロックゲーティング回路１７ｂを含んでいる。
アンド回路１６ｂは、第１チップＣ１から第２開始信号Ｓｓ２、第２休止信号Ｓｈ２が入力される。アンド回路１６ｂは、第２開始信号Ｓｓ２と第２休止信号Ｓｈ２に基づいて、第２モード信号Ｓｍ２をクロックゲーティング回路１７ｂに出力する。
【００４９】
すなわち、アンド回路１６ｂは、第２開始信号Ｓｓ２及び第２休止信号Ｓｈ２が共にＨレベル（開始又は非休止モード）のとき、Ｈレベル（試験実行モード）の第２モード信号Ｓｍ２をクロックゲーティング回路１７ｂに出力する。
【００５０】
クロックゲーティング回路１７ｂは、第２開始信号Ｓｓ２がＬレベル（待機モード）のとき、又は、入力した第２開始信号Ｓｓ２がＨレベル（開始モード）であって第２休止信号Ｓｈ２がＬレベル（休止モード）のとき、Ｌレベル（試験停止モード）の第２モード信号Ｓｍ２をクロックゲーティング回路１７ｂに出力する。
【００５１】
クロックゲーティング回路１７ｂは、試験装置Ｔ１から第３パッドＰ３を介してクロック信号ＣＫが入力される。クロックゲーティング回路１７ｂは、第２モード信号Ｓｍ２に基づいて、クロック信号ＣＫを第２内部クロック信号ＩＣＫ２として内部回路１２ｂ、ＢＩＳＴ回路１３ｂ、遅延制御回路１４ｂに出力する。
【００５２】
クロックゲーティング回路１７ｂは、Ｈレベル（試験実行モード）の第２モード信号Ｓｍ２を入力すると、クロック信号ＣＫを第２内部クロック信号ＩＣＫ２として出力する。反対に、クロックゲーティング回路１７ｂは、Ｌレベル（試験停止モード）の第２モード信号Ｓｍ２を入力すると、なにも信号を出力しない、つまり、入力したクロック信号ＣＫを第２内部クロック信号ＩＣＫ２として通過させない。
【００５３】
内部回路１２ｂは、クロックゲーティング回路１７ｂから第２内部クロック信号ＩＣＫ２とＢＩＳＴ回路１３ｂからのテストパターンＤｔが入力される。内部回路１２ｂは、第２内部クロック信号ＩＣＫ２に同期して、テストパターンＤｔを処理し、そのテストパターンＤｔを処理した第２処理データＤｄ２をＢＩＳＴ回路１３ｂに出力するようになっている。
【００５４】
ＢＩＳＴ回路１３ｂは、テスト回路２１ｂ、第１選択回路２２ｂ、Ｄ−ＦＦ回路２３ｂを有している。
テスト回路２１ｂは、クロックゲーティング回路１７ｂからの第２内部クロック信号ＩＣＫ２と内部回路１２ｂからの第２処理データＤｄ２が入力される。テスト回路２１ｂは、第２内部クロック信号ＩＣＫ２に同期して動作する。まず、テスト回路２１ｂは、第２内部クロック信号ＩＣＫ２に同期して内部回路１２ｂにテストパターンＤｔを出力する。そして、テスト回路２１ｂは、内部回路１２ｂがテストパターンＤｔを処理したその第２処理データＤｄ２が、内部回路１２ｂから第２内部クロック信号ＩＣＫ２に同期して入力する。次に、テスト回路２１ｂは、内部回路１２ｂから入力された第２処理データＤｄ２と、内部回路１２ｂに出力したテストパターンＤｔに対する期待値Ｄｈとが等しいかどうか判定する。
【００５５】
つまり、テスト回路２１ｂは、第２処理データＤｄ２と、テストパターンＤｔに対する期待値Ｄｈとが等しい場合、内部回路１２ｂがテストパターンＤｔを正常に処理したとして「良」の判定結果を示すＨレベルの第２チップ判定データＩＳｒ２を第１選択回路２２ｂに出力する。反対に、テスト回路２１ｂは、第２処理データＤｄ２と、テストパターンＤｔに対する期待値Ｄｈが等しくない場合、内部回路１２ｂがテストパターンＤｔを正常に処理しなかったとして「不良」の試験結果を示すＬレベルの第２チップ判定データＩＳｒ２を第１選択回路２２ｂに出力する。
【００５６】
第１選択回路２２ｂは、テスト回路２１ｂからの第２チップ判定データＩＳｒ２と第１チップＣ１のＤ−ＦＦ回路２３ａから第１保持信号Ｓｆ１（第１チップ判定データＩＳｒ１）が入力される。そして、第１選択回路２２ｂは、試験装置Ｔ１からのＬレベル（非読み出しモード）の読み出し信号Ｓｅが出力されている時、第２チップ判定データＩＳｒ２を第２選択信号Ｓｃ２としてＤ−ＦＦ回路２３ｂに出力する。反対に、第１選択回路２２ｂは、試験装置Ｔ１からのＨレベル（読み出しモード）の読み出し信号Ｓｅが出力されている時、第１チップＣ１のＤ−ＦＦ回路２３ａからの第１保持信号Ｓｆ１（第１チップ判定データＩＳｒ１）を第２選択信号Ｓｃ２として出力する。
【００５７】
Ｄ−ＦＦ回路２３ｂは、そのデータ入力端子Ｄに第１選択回路２２ｂから第２選択信号Ｓｃ２が入力され、そのクロック入力端子ＣＫにクロックゲーティング回路１７ｂから第２内部クロック信号ＩＣＫ２が入力される。Ｄ−ＦＦ回路２３ｂは、第２内部クロック信号ＩＣＫ２が立ち上がると、第２選択信号Ｓｃ２を第２保持信号Ｓｆ２として保持するとともに出力端子Ｑから第３チップＣ３に出力する。
【００５８】
すなわち、Ｄ−ＦＦ回路２３ｂは、第１〜第１６チップＣ１〜Ｃ１６の試験において、第２チップ判定データＩＳｒ２の第２選択信号Ｓｃ２を第２保持信号Ｓｆ２として保持するとともに第３チップＣ３に出力する。そして、Ｄ−ＦＦ回路２３ｂは、第１〜第１６チップＣ１〜Ｃ１６の試験が終了してその試験結果を読み出すとき（読み出しモードのとき）、第１チップＣ１の第１保持信号Ｓｆ１（第１チップ判定データＩＳｒ１）を第２保持信号Ｓｆ２として保持するとともに第３チップＣ３に出力する。
【００５９】
遅延制御回路１４ｂは、カウンタ回路２５ｂ、書き込み可能なＲＯＭ又はＲＡＭ等で構成された第１及び第２記憶装置２６ｂ，２７ｂ、後段チップ（この場合、第３チップＣ３）の試験開始を制御する試験開始制御回路２８ｂ、後段チップ（この場合、第３チップＣ３）の試験休止を制御する試験休止制御回路２９ｂを有している。
【００６０】
カウンタ回路２５ｂは、クロックゲーティング回路１７ｂから第２内部クロック信号ＩＣＫ２が入力される。カウンタ回路２５ｂは、第２内部クロック信号ＩＣＫ２をカウントし、その第２カウント値Ｄｃ２をカウントアップしていく。カウンタ回路２５ｂは、その第２カウント値Ｄｃ２を試験開始制御回路２８ｂ及び試験休止制御回路２９ｂに出力する。
【００６１】
試験開始制御回路２８ｂは、カウンタ回路２５ｂからの第２カウント値Ｄｃ２と第１記憶装置２６ｂからの試験開始値Ｄｓを入力し、両値Ｄｃ１，Ｄｓを比較し、その比較結果を第３開始信号Ｓｓ３として第３チップＣ３に出力する。そして、試験開始制御回路２８ｂは、第２カウント値Ｄｃ２が試験開始値Ｄｓより小さいとき、Ｌレベル（待機モード）の第３開始信号Ｓｓ３を出力し、反対に、第２カウント値Ｄｃ２が試験開始値Ｄｓ以上のとき、Ｈレベル（開始モード）の第３開始信号Ｓｓ３を出力する。
【００６２】
試験休止制御回路２９ｂは、カウンタ回路２５ｂからの第２カウント値Ｄｃ２と、第２記憶装置２７ｂからの第１試験休止値Ｄｈ１及び第２試験休止値Ｄｈ２（＞第１試験休止値Ｄｈ１）を入力する。試験休止制御回路２９ｂは、第２カウント値Ｄｃ２を第１試験休止値Ｄｈ１及び第２試験休止値Ｄｈ２とそれぞれ比較する。そして、試験休止制御回路２９ｂは、その比較結果を第３休止信号Ｓｈ３にして第３チップＣ３に出力する。
【００６３】
詳述すると、試験休止制御回路２９ｂは、第２カウント値Ｄｃ２が第１及び第２試験休止値Ｄｈ１，Ｄｈ２より小さいと、Ｈレベル（非休止モード）の第３休止信号Ｓｈ３を出力する。また、試験休止制御回路２９ｂは、第２カウント値Ｄｃ２が第１試験休止値Ｄｈ１以上、且つ、第２カウント値Ｄｃ２が第２試験休止値Ｄｈ２より小さくなると、Ｌレベル（休止モード）の第３休止信号Ｓｈ３を出力する。さらに、試験休止制御回路２９ｂは、第２カウント値Ｄｃ２が第１及び第２試験休止値Ｄｈ１，Ｄｈ２以上になると、Ｈレベル（非休止モード）の第３休止信号Ｓｈ３を出力するようになっている。
【００６４】
従って、遅延制御回路１４ｂは、第２チップＣ２が行っている試験の第１テスト電流消費期間Ｋ１と第２テスト電流消費期間Ｋ２中においては、第３チップＣ３が試験を行わせないための信号を生成し出力する。
【００６５】
次に、上記のように構成した第１及び第２チップＣ１，Ｃ２の動作を、図３に従って説明する。
さて、試験装置Ｔ１は、待機状態として、Ｌレベル（待機モード）の第１開始信号Ｓｓ１、Ｈレベル（非休止モード）の第１休止信号Ｓｈ１、クロック信号ＣＫを第１チップＣ１に出力している。
【００６６】
まず、時刻ｔ１において、クロック信号ＣＫが立ち上がると、試験装置Ｔ１は、Ｈレベル（開始モード）の第１開始信号Ｓｓ１を出力する。Ｈレベル（開始モード）の第１開始信号Ｓｓ１が出力されると、第１チップＣ１のクロックゲーティング回路１７ａがクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として第１チップＣ１の内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。第１チップＣ１のＢＩＳＴ回路１３ａは、第１チップＣ１のクロックゲーティング回路１７ａからの第１内部クロック信号ＩＣＫ１に同期して第１チップＣ１の内部回路１２ａの試験を開始する。
【００６７】
そして、時刻ｔ２において、すなわち、時刻ｔ１から数えて２番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第１チップＣ１の消費電流Ｉａが増加し、第１テスト電流消費期間Ｋ１に入る。
【００６８】
すなわち、内部回路１２ａは、ＢＩＳＴ回路１３ａからのテストパターンＤｔ、及び、クロックゲーティング回路１７ａからの第１内部クロック信号ＩＣＫ１が入力される。そして、内部回路１２ａは、第１内部クロック信号ＩＣＫ１に同期して、テストパターンＤｔの処理を開始し、その消費電流Ｉａを増加させていく。
【００６９】
そして、時刻ｔ３において、すなわち、時刻ｔ１から数えて９番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第１チップＣ１の消費電流Ｉａが減少し、第１テスト電流消費期間Ｋ１が終了する。すなわち、時刻ｔ３において、第１チップＣ１の内部回路１２ａは、テストパターンＤｔの処理が完了したため、その消費電流Ｉａが減少する。
【００７０】
また、時刻ｔ３において、すなわち、時刻ｔ１から数えて９番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第１チップＣ１のカウンタ回路２５ａが第１内部クロック信号ＩＣＫ１をカウントし、第１カウント値Ｄｃ１が「９」となる。これにより、第１カウント値Ｄｃ１と試験開始値Ｄｓが等しくなり、第１チップＣ１の試験開始制御回路２８ａは、次の第１内部クロック信号ＩＣＫ１が立ち上がると（時刻ｔ４）、Ｈレベル（開始モード）の第２開始信号Ｓｓ２を第２チップＣ２に出力する。
【００７１】
Ｈレベルの第２開始信号Ｓｓ２を入力すると、第２チップＣ２のクロックゲーティング回路１７ｂは、クロック信号ＣＫを第２内部クロック信号ＩＣＫ２として第２チップＣ２の内部回路１２ｂ、ＢＩＳＴ回路１３ｂ、遅延制御回路１４ｂに出力する。第２チップＣ２のＢＩＳＴ回路１３ｂは、第２チップＣ２のクロックゲーティング回路１７ｂからの第２内部クロック信号ＩＣＫ２に同期して、第２チップＣ２の内部回路１２ｂの試験を開始する。
【００７２】
そして、時刻ｔ５において、すなわち、時刻ｔ１から数えて１１番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第２チップＣ２の消費電流Ｉｂが増加し、第２チップＣ２は第１テスト電流消費期間Ｋ１に入る。すなわち、第２チップＣ２の内部回路１２ｂは、第２チップＣ２のＢＩＳＴ回路１３ｂからのテストパターンＤｔ、及び、第２チップＣ２のクロックゲーティング回路１７ｂからの第２内部クロック信号ＩＣＫ２が入力される。第２チップＣ２の内部回路１２ｂは、第２内部クロック信号ＩＣＫ２に同期して、テストパターンＤｔの処理を開始し、その消費電流Ｉｂを増加させていく。
【００７３】
そして、時刻ｔ６において、すなわち、時刻ｔ１から数えて１５番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第１チップＣ１のカウンタ回路２５ａは、その第１内部クロック信号ＩＣＫ１の立ち上がりをカウントし、第１カウント値Ｄｃ１が「１５」になる。
【００７４】
これにより、第１カウント値Ｄｃ１と第１試験休止値Ｄｈ１が等しくなり、次に第１内部クロック信号ＩＣＫ１が立ち下がると（時刻ｔ７）、第１チップＣ１の試験休止制御回路２９ａは、Ｌレベル（休止モード）の第２休止信号Ｓｈ２を第２チップＣ２に出力する。
【００７５】
Ｌレベルの第２休止信号Ｓｈ２を入力すると、第２チップＣ２のクロックゲーティング回路１７ｂは、なにも出力しない、つまり、クロック信号ＣＫを第２内部クロック信号ＩＣＫ２として出力しなくなる。第２チップＣ２のＢＩＳＴ回路１３ｂは、第２内部クロック信号ＩＣＫ２が入力されないため、第２チップＣ２の内部回路１２ｂの試験を一時休止して第２チップＣ２の消費電流Ｉｂが減少する。
【００７６】
そして、時刻ｔ８において、すなわち、時刻ｔ１から数えて１８番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第１チップＣ１のカウンタ回路２５ａは、その第１内部クロック信号ＩＣＫ１の立ち上がりをカウントし、第１カウント値Ｄｃ１が「１８」となる。
【００７７】
これにより、第１カウント値Ｄｃ１と第２試験休止値Ｄｈ２が等しくなり、次に第１内部クロック信号ＩＣＫ１が立ち下がると（時刻ｔ９）、第１チップＣ１の試験休止制御回路２９ａは、第１チップＣ１の内部回路１２ａがテストパターンＤｔの処理を終了したとして、Ｈレベル（非休止モード）の第２休止信号Ｓｈ２を第２チップＣ２に出力する。
【００７８】
第１チップＣ１の内部回路１２ａがテストパターンＤｔの処理を終了すると、テスト回路２１ａは、その第１処理データＤｄ１及び期待値Ｄｈに基づいて、第１チップＣ１の試験の良否を判定し、その判定結果である第１チップ判定データＩＳｒ１を第１選択回路２２ａに出力する。
【００７９】
一方、第２チップＣ２がＨレベル（非休止モード）の第２休止信号Ｓｈ２が入力すると、第２チップＣ２のクロックゲーティング回路１７ｂがクロック信号ＣＫを第２内部クロック信号ＩＣＫ２として、再び第２チップＣ２の内部回路１２ｂ、ＢＩＳＴ回路１３ｂ、遅延制御回路１４ｂに出力する。第２チップＣ２のＢＩＳＴ回路１３ｂは、第２チップＣ２のクロックゲーティング回路１７ｂからの第２内部クロック信号ＩＣＫ２に同期して第２チップＣ２の内部回路１２ｂの試験を再開する。
【００８０】
そして、時刻ｔ１０において、すなわち、時刻ｔ１から数えて１９番目の第１内部クロック信号ＩＣＫ１が立ち上がると、第２チップＣ２は、第１テスト電流消費期間Ｋ１に復帰してその消費電流Ｉｂを増加させる。
【００８１】
そして、時刻ｔ１１において、すなわち、時刻ｔ４から数えて９番目の第２内部クロック信号ＩＣＫ２が立ち上がると、第２チップＣ２の第１テスト消費期間が減少し、第２チップＣ２の第１テスト電流消費期間Ｋ１が終了する。
【００８２】
また、時刻ｔ１１において、第２チップＣ２のカウンタ回路２５ｂは、第２内部クロック信号ＩＣＫ２をカウントし、第２カウント値Ｄｃ２が「９」になる。これにより、第２カウント値Ｄｃ２と試験開始値Ｄｓが等しくなり、第２チップＣ２の試験開始制御回路２８ｂは、次に第２内部クロック信号ＩＣＫ２が立ち上がると（時刻ｔ１２）、Ｈレベル（開始モード）の第３開始信号Ｓｓ３を第３チップＣ３に出力する。
【００８３】
第３〜第１６チップＣ３〜Ｃ１６は、上記の第１及び第２チップＣ１，Ｃ２と同じ構成になっている。これにより、第１〜第１６チップＣ１〜Ｃ１６は、第１チップＣ１が試験装置Ｔ１からＨレベルの第１開始信号Ｓｓ１を入力すると、第１チップＣ１、第２チップＣ２、第３チップＣ３、・・・・・・、第１６チップＣ１６の順で試験を行う。以下、上記の第１及び第２チップＣ１，Ｃ２を構成する各部材と同一の第３〜第１６チップＣ３〜Ｃ１６の部材には図示はしないがそれぞれ同一の符号とサフィックスｃ〜ｈを付して説明する。
【００８４】
すなわち、第１〜第１６チップＣ１〜Ｃ１６は、備える各カウント値が試験開始値Ｄｓと等しくなる毎に、図１に示す第１〜第１６開始信号Ｓｓ１〜Ｓｓ１６を順番に立ち上げていく。従って、第１〜第１６チップＣ１〜Ｃ１６は、第１テスト電流消費期間Ｋ１の開始をずらすことができる。
【００８５】
また、第１〜第１６チップＣ１〜Ｃ１６では、第１〜第１６休止信号Ｓｈ１〜Ｓｈ１６に基づいて、前段チップの第２テスト電流消費期間Ｋ２と後段チップの第１テスト電流消費期間Ｋ１が重ならないようにしている。
【００８６】
つまり、第１〜第１６チップＣ１〜Ｃ１６では、前段チップの第２テスト電流消費期間Ｋ２が始まり、各カウント値が第１試験休止値Ｄｈ１と等しくなると、後段チップの第１テスト電流消費期間Ｋ１の試験を休止する。そして、第１〜第１６チップＣ１〜Ｃ１６は、前段チップの第２テスト電流消費期間Ｋ２が終了し、備える各カウント値が第２試験休止値Ｄｈ２と等しくなると、後段チップの第１テスト電流消費期間Ｋ１の試験を再開する。
【００８７】
そして、最後に第１６チップＣ１６の試験が終了すると、第１〜第１６チップＣ１〜Ｃ１６のＤ−ＦＦ回路２３ａ〜２３ｈには、自身の内部回路１２ａ〜１２ｈの試験結果の第１〜第１６チップ判定データＩＳｒ１〜ＩＳｒ１６が保持される。
【００８８】
次に、第１〜第１６チップＣ１〜Ｃ１６の試験が全て終了した後について説明する。
試験装置Ｔ１は、第１〜第１６チップＣ１〜Ｃ１６の試験が全て終了すると、Ｈレベル（読み出しモード）の読み出し信号Ｓｅを第１〜第１６チップＣ１〜Ｃ１６の第１選択回路２２ａに出力する。
【００８９】
第１チップＣ１の第１選択回路２２ａは、Ｈレベルの読み出し信号Ｓｅを入力すると、第１チップＣ１は前段チップがないため、なにも選択しない。
第２チップＣ２の第１選択回路２２ｂは、Ｈレベルの読み出し信号Ｓｅを入力すると、第１チップＣ１からの第１保持信号Ｓｆ１を第２選択信号Ｓｃ２として選択しＤ−ＦＦ回路２３ｂに出力する。
【００９０】
第３チップＣ３の第１選択回路２２ｃは、Ｈレベルの読み出し信号Ｓｅを入力すると、第２チップＣ２からの第２保持信号Ｓｆ２を第３選択信号Ｓｃ３として選択しＤ−ＦＦ回路２３ｃに出力する。
【００９１】
第４〜第１６チップＣ４〜Ｃ１６の第１選択回路２２ｄ〜２２ｈでは、上記と同様に、Ｈレベル（読み出しモード）の読み出し信号Ｓｅに基づいて、第１選択回路２２ｄ〜２２ｈは、前段チップの第３〜第１５保持信号Ｓｆ３〜１５を選択し、第４〜第１６選択信号Ｓｃ４〜Ｓｃ１６としてＤ−ＦＦ回路２３ｄ〜２３ｈに出力する。
【００９２】
すなわち、試験装置Ｔ１からＨレベル（読み出しモード）の読み出し信号Ｓｅが出力されると、第１〜第１６チップＣ１〜Ｃ１６のＤ−ＦＦ回路２３ａ〜２３ｈはシフトレジスタの構成になる。そして、クロック信号ＣＫが入力される毎に各Ｄ−ＦＦ回路で前段チップがそれぞれ保持している第１〜第１６保持信号Ｓｆ１〜Ｓｆ１６（第１〜第１６チップ判定データＩＳｒ１〜ＩＳｒ１６）は、第１６保持信号Ｓｆ１６、第１５保持信号Ｓｆ１５、第１４保持信号Ｓｆ１４、・・・・・・、第１保持信号Ｓｆ１の順で第１６チップＣ１６から試験結果信号Ｓｒとして第７パッドＰ７を介して試験装置Ｔ１に出力される。
【００９３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）クロック信号制御回路１１ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、試験装置Ｔ１からのクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。ＢＩＳＴ回路１３ａは、第１内部クロック信号ＩＣＫ１に同期して内部回路１２ａの試験を開始する。遅延制御回路１４ａのカウンタ回路２５ａは、第１内部クロック信号ＩＣＫ１の立ち上がりをカウントして、その第１カウント値Ｄｃ１をカウントアップしていく。そして、遅延制御回路１４ａの試験開始制御回路２８ａは、第１カウント値Ｄｃ１と試験開始値Ｄｓとが等しくなると、Ｈレベルの第２開始信号Ｓｓ２を第２チップＣ２に出力するようにした。
【００９４】
従って、第１〜第１６チップＣ１〜Ｃ１６では、試験開始値Ｄｓに基づいて、前段チップの第１テスト電流消費期間Ｋ１が終了後、後段チップの試験を開始することができる。この結果、プロセス工程の素子ばらつきが大きくなった場合や、試験プログラムの変更を行う場合、試験開始値Ｄｓを変更するだけで回路変更をせずに、前段チップに対する後段チップの遅延量を調整することができる。
【００９５】
（２）さらに、遅延制御回路１４ａの試験休止制御回路２９ａは、第１カウント値Ｄｃ１と第１試験休止値Ｄｈ１とが等しくなると、Ｌレベルの第２休止信号Ｓｈ２を第２チップＣ２に出力して第２チップＣ２の試験を休止させる。そして、遅延制御回路１４ａの試験休止制御回路２９ａは、第１カウント値Ｄｃ１と第２試験休止値Ｄｈ２とが等しくなると、Ｈレベルの第２休止信号Ｓｈ２を第２チップＣ２に出力して試験を再開させるようにした。
【００９６】
従って、第１〜第１６チップＣ１〜Ｃ１６では、前段チップの第２テスト電流消費期間Ｋ２の試験において、後段チップの第１テスト電流消費期間Ｋ１の試験を休止することができる。この結果、第１〜第１６チップＣ１〜Ｃ１６の総消費電流を試験装置Ｔ１の許容電流以下に保ちつつ、試験装置Ｔ１は、前段チップの試験終了前に後段チップの試験を開始することができ、試験時間を短縮することができる。
（第２実施形態）
第１実施形態では、第１〜第１６チップＣ１〜Ｃ１６の試験を１つずつ行っていた。第２実施形態では、第１〜第１６チップＣ１〜Ｃ１６の試験を複数同時に行うことができるようになっている。以下、第１〜第１６チップＣ１〜Ｃ１６の試験を２つずつ行う場合について図４及び図５に従って、第１実施形態との相違点を中心に説明する。なお、先の図１及び図２に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素については説明の便宜上その説明を省略する。
【００９７】
図４に示すように、第１〜第１６チップＣ１〜Ｃ１６の試験を２つずつ同時に行うため、各チップＣ１〜Ｃ１６は、第２及び第３選択回路３２，３３及び第３記憶装置３４をそれぞれ備えている。第１〜第１６チップＣ１〜Ｃ１６の第３記憶装置３４には、各チップＣ１〜Ｃ１６に対応した第１〜第１６選択制御値Ｄａ１〜Ｄａ１６が記憶されている。
【００９８】
各チップＣ１〜Ｃ１６の第２選択回路３２は、前段チップからの第１〜第１６開始信号Ｓｓ１〜Ｓｓ１６及び自身が生成した第１〜第１６開始信号Ｓｓ１〜Ｓｓ１６を第１〜第１６選択制御値Ｄａ１〜Ｄａ１６に応じてどちらか１つを通過させる。第２選択回路３２は、「０」の第１〜第１６選択制御値Ｄａ１〜Ｄａ１６を入力すると、前段チップからの第１〜第１６開始信号Ｓｓ１〜Ｓｓ１６を通過させる。反対に、第２選択回路３２は、「１」の第１〜第１６選択制御値Ｄａ１〜Ｄａ１６を入力すると、自身が生成した第１〜第１６開始信号Ｓｓ１〜Ｓｓ１６を通過させる。
【００９９】
第３選択回路３３は、前段チップからの第１〜第１６休止信号Ｓｈ１〜Ｓｈ１６及び自身が生成した第１〜第１６休止信号Ｓｈ１〜Ｓｈ１６を第１〜第１６選択制御値Ｄａ１〜Ｄａ１６に応じてどちらか１つを通過させる。第３選択回路３３は、「０」の第１〜第１６選択制御値Ｄａ１〜Ｄａ１６を入力すると、前段チップからの第１〜第１６休止信号Ｓｈ１〜Ｓｈ１６を通過させる。反対に、第３選択回路３３は、「１」の第１〜第１６選択制御値Ｄａ１〜Ｄａ１６を入力すると、自身が生成した第１〜第１６休止信号Ｓｈ１〜Ｓｈ１６を通過させる。
【０１００】
第１及び第２チップＣ１，Ｃ２は、試験装置Ｔ１からの第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて同時に試験を行う。このため、第１チップＣ１の第２及び第３選択回路３２，３３は、試験装置Ｔ１からの第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１を通過させ、自身が生成した第２開始信号Ｓｓ２及び第２休止信号Ｓｈ２を通過させないようにしている。従って、第１チップＣ１の第３記憶装置３４に「０」の第１選択制御値Ｄａ１が記憶されている。
【０１０１】
第３及び第４チップＣ３，Ｃ４は、第２チップＣ２からの第３開始信号Ｓｓ３及び第３休止信号Ｓｈ３に基づいて同時に試験を行う。このため、第２チップＣ２の第２及び第３選択回路３２，３３は、自身が生成した第３開始信号Ｓｓ３及び第３休止信号Ｓｈ３を通過させ、第１チップＣ１からの第２開始信号Ｓｓ２及び第２休止信号Ｓｈ２を通過させないようにしている。従って、第２チップＣ２の第３記憶装置３４には「１」の第２選択制御値Ｄａ２が記憶されている。
【０１０２】
第３チップＣ３の第２及び第３選択回路３２，３３は、第２チップＣ２からの第３開始信号Ｓｓ３及び第３休止信号Ｓｈ３を通過させ、自身が生成した第４開始信号Ｓｓ４及び第４休止信号Ｓｈ４を通過させないようにしている。従って、第３チップＣ３の第３記憶装置３４には「０」の第３選択制御値Ｄａ３が記憶されている。
【０１０３】
第５〜第１６チップＣ５〜Ｃ１６は、上記と同様に、第５及び第６チップＣ５，Ｃ６が第４チップＣ４からの第５開始信号Ｓｓ５及び第５休止信号Ｓｈ５に基づいて、第７及び第８チップＣ７，Ｃ８が第６チップＣ６からの第７開始信号Ｓｓ７及び第７休止信号Ｓｈ７に基づいて、第９及び第１０チップＣ９，Ｃ１０が第８チップＣ８からの第９開始信号Ｓｓ９及び第９休止信号Ｓｈ９に基づいて、第１１及び第１２チップＣ１１，Ｃ１２が第１０チップＣ１０からの第１１開始信号Ｓｓ１１及び第１１休止信号Ｓｈ１１に基づいて、第１３及び第１４チップＣ１３，Ｃ１４が第１２チップＣ１２からの第１３開始信号Ｓｓ１３及び第１３休止信号Ｓｈ１３に基づいて、第１５及び第１６チップＣ１５，Ｃ１６が第１４チップＣ１４からの第１５開始信号Ｓｓ１５及び第１５休止信号Ｓｈ１５に基づいて試験をそれぞれ行う。
【０１０４】
従って、第４〜第１６チップＣ４〜Ｃ１６の第４〜第１６遅延制御値Ｄａ４〜Ｄａ１６は、図５の表６０に示すようになっている。
具体的には、第４チップＣ４の第４選択制御値Ｄａ４が「１」、第５チップＣ５の第５選択制御値Ｄａ５が「０」、第６チップＣ６の第６選択制御値Ｄａ６が「１」、・・・・・・、第１５チップＣ１５の第１５選択制御値Ｄａ１５が「０」、第１６チップＣ１６の第１６選択制御値Ｄａ１６が「１」になっている。
【０１０５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１〜第１６チップＣ１〜Ｃ１６の第２選択回路３２は、第１〜第１６選択制御値Ｄａ１〜Ｄａ１６に基づいて、自身の第２〜第１６開始信号Ｓｓ２〜Ｓｓ１６又は前段からの第１〜第１５開始信号Ｓｓ１〜Ｓｓ１５のいずれか１つを通過させるようにした。
【０１０６】
また、第１〜第１６チップＣ１〜Ｃ１６の第３選択回路３３は、第１〜第１６選択制御値Ｄａ１〜Ｄａ１６に基づいて、自身の第２〜第１６休止信号Ｓｈ２〜Ｓｈ１６又は前段からの第１〜第１５休止信号Ｓｈ１〜Ｓｈ１５のいずれか１つを通過させるようにした。
【０１０７】
従って、第１〜第１６チップＣ１〜Ｃ１６の試験において、２つのチップを同時に試験することができるため、試験時間を短縮することができる。
尚、上記実施の形態は、以下の態様で実施してもよい。
【０１０８】
・本実施形態において、試験において２つの第１及び第２テスト電流消費期間Ｋ１，Ｋ２を有する第１〜第１６チップＣ１〜Ｃ１６について具体化したが、３つ以上のテスト電流消費期間を有する第１〜第１６チップＣ１〜Ｃ１６について具体化してもよい。
【０１０９】
この変更に伴い、第１〜第１６チップＣ１〜Ｃ１６の遅延制御回路１４ａ〜１４ｐは、テスト電流消費期間の数の試験休止回路と、テスト電流消費期間毎の第１及び第２試験休止値Ｄｈ１，Ｄｈ２が記憶されている記憶装置が設けられる。そして、前段チップは、自身のテスト電流消費期間毎に後段チップの試験を休止させる必要がある。
【０１１０】
従って、試験において３つ以上のテスト電流消費期間を有する第１〜第１６チップＣ１〜Ｃ１６でも本実施形態と同様な効果を得ることができる。
・本実施形態において、ウェハＷ１は第１〜第１６チップＣ１〜Ｃ１６を有していた。これに限らず、ウェハＷ１が有するチップ数は特に制限されない。
【０１１１】
・第２実施形態において、第１〜第１６チップＣ１〜Ｃ１６の試験において、２つのチップを同時に試験していたが、これに限らず、３つ以上のチップを同時に試験してもよい。
【０１１２】
例えば、第１〜第１６チップＣ１〜Ｃ１６の試験において、４つのチップを同時に試験する場合、第１〜第４チップＣ１〜Ｃ４が試験装置Ｔ１から第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、第５〜第８チップＣ５〜Ｃ８が第４チップＣ４からの第５開始信号Ｓｓ５及び第５休止信号Ｓｈ５に基づいて、第９〜第１２チップＣ９〜Ｃ１２が第８チップＣ８からの第９開始信号Ｓｓ９及び第９休止信号Ｓｈ９に基づいて、第１３〜第１６チップＣ１３〜Ｃ１６が第１２チップＣ１２からの第１３開始信号Ｓｓ１３及び第１３休止信号Ｓｈ１３に基づいて試験をそれぞれ行うようになる。
【０１１３】
従って、第１〜第１６チップＣ１〜Ｃ１６の試験において、３つ以上のチップを同時に試験する場合、２つのチップを同時に試験するより試験時間を短縮することができる。
【符号の説明】
【０１１４】
１１ａ〜１１ｐ  クロック信号制御回路
１２ａ〜１２ｐ  内部回路
１３ａ〜１３ｐ  ＢＩＳＴ回路
１４ａ〜１４ｐ  遅延制御回路
２６ａ〜２６ｐ、２７ａ〜２７ｐ  記憶装置（第１及び第２記憶装置）
３２  第１遅延選択回路（第２選択回路）
３３  第２遅延選択回路（第３選択回路）
Ｃ１〜Ｃ１６  半導体装置（チップ）
ＣＫ  クロック信号
Ｄｃ１〜Ｄｃ１６  カウント値（第１〜第１６カウント値）
ＩＣＫ１〜ＩＣＫ１６  第１及び第２内部クロック信号（第１〜第１６内部クロック信号）
Ｓｈ１〜Ｓｈ１６  第１及び第２休止信号（第１〜第１６休止信号）
Ｓｓ１〜Ｓｓ１６  第１及び第２開始信号（第１〜第１６開始信号）
Ｔ１  試験装置
Ｗ１  半導体装置基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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