(57)【要約】【課題】２つの表示パネルに画像を表示させる際に、視覚的に良好な画像の表示を実現することができる表示コントローラを提供する。【解決手段】この表示コントローラは、画像データを格納するメモリと、第１の垂直同期信号に同期してメモリから第１の画像データを読み出すと共に、第２の垂直同期信号に同期してメモリから第２の画像データを読み出す画像データリード回路と、第１の水平同期信号及び第２の水平同期信号と、第１の垂直同期信号と、第１の垂直同期信号に対して所定の時間だけ遅延された第２の垂直同期信号とを生成し、第１の水平同期信号、第１の垂直同期信号、及び、読み出された第１の画像データを第１の表示パネルに供給すると共に、第２の水平同期信号、第２の垂直同期信号、及び、読み出された第２の画像データを第２の表示パネルに供給する表示パネルインタフェースとを具備する。【選択図】図１
2011048238.tif 000002
【特許請求の範囲】
【請求項１】
２つの表示パネルに画像を表示させることができる表示コントローラであって、
第１の画像データ及び第２の画像データを格納するメモリと、
第１の垂直同期信号に同期して前記メモリから前記第１の画像データを読み出すと共に、第２の垂直同期信号に同期して前記メモリから前記第２の画像データを読み出す画像データリード回路と、
外部から供給されるクロック信号に基づいて、第１の水平同期信号及び第２の水平同期信号と、前記第１の垂直同期信号と、前記第１の垂直同期信号に対して所定の時間だけ遅延された第２の垂直同期信号とを生成し、前記第１の水平同期信号、前記第１の垂直同期信号、及び、前記画像データリード回路によって読み出された前記第１の画像データを第１の表示パネルに供給すると共に、前記第２の水平同期信号、前記第２の垂直同期信号、及び、前記画像データリード回路によって読み出された前記第２の画像データを第２の表示パネルに供給する表示パネルインタフェースと、
を具備する表示コントローラ。
【請求項２】
前記表示パネルインタフェースが、前記第１の垂直同期信号に対して略１水平同期期間又は略１垂直同期期間だけ遅延された前記第２の垂直同期信号を生成する、請求項１記載の表示コントローラ。
【請求項３】
前記メモリが、２フレーム分の第１の画像データ及び２フレーム分の第２の画像データを格納するダブルバッファメモリである、請求項１又は２記載の表示コントローラ。
【請求項４】
前記画像データリード回路が、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する第１の表示モードにおいて、前記第１の画像データ及び前記第２の画像データの対応するフレームが前記メモリに書き込まれた直後に生成される前記第１の垂直同期信号に同期して、前記メモリから読み出される前記第１の画像データのフレームを更新すると共に、前記メモリから読み出される前記第１の画像データのフレームが更新された直後に生成される前記第２の垂直同期信号に同期して、前記メモリから読み出される前記第２の画像データのフレームを更新する、請求項３記載の表示コントローラ。
【請求項５】
前記画像データリード回路が、互いに無関係な２つの画像を２つの表示パネルにそれぞれ表示する第２の表示モードにおいて、前記第１の画像データのフレームが前記メモリに書き込まれた直後に生成される前記第１の垂直同期信号に同期して、前記メモリから読み出される前記第１の画像データのフレームを更新すると共に、前記第２の画像データのフレームが前記メモリに書き込まれた直後に生成される前記第２の垂直同期信号に同期して、前記メモリから読み出される前記第２の画像データのフレームを更新する、請求項４記載の表示コントローラ。
【請求項６】
前記第１の表示モードと前記第２の表示モードとの内の一方を表す表示モード選択信号を格納するレジスタをさらに具備する、請求項４又は５記載の表示コントローラ。
【請求項７】
請求項１〜６のいずれか１項記載の表示コントローラを具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話や携帯用のＯＡ機器等の電子機器において、ＬＣＤ（Liquid Crystal Display：液晶表示）パネルや有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等の表示パネルを制御する表示コントローラに関し、特に、２つの表示パネルに画像を表示させることができる表示コントローラに関する。さらに、本発明は、そのような表示コントローラを用いた電子機器等に関する。
【背景技術】
【０００２】
携帯電話や携帯用のＯＡ機器等の電子機器において、２つの表示パネルを用いて画像を表示することが検討されている。２つの表示パネルを用いることにより、例えば、テレビジョン放送を受信して得られる画面を２つの画像に分割して、それらの画像を２つの表示パネルにそれぞれ表示したり、テレビジョン放送の画面を一方の表示パネルに表示しながら、操作画面を他方の表示パネルに表示したりすることが可能となる。特に、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する場合には、２つの表示パネルにそれぞれ供給される２つの垂直同期信号の間で同期が取れていないと、動画を表示する際に、視覚的に不自然な画像となるおそれがある。
【０００３】
関連する技術として、特許文献１には、２つの表示器を備えた携帯ゲーム機において、表示画面のちらつきを起こすことなく、単一の３次元画像処理ユニットを用いて２つの表示器に個別の３次元ゲーム画像を同時に表示することが開示されている。この携帯ゲーム機は、第１表示器と、第２表示器と、３次元画像処理ユニットと、キャプチャ回路と、記憶手段と、２次元画像処理ユニットと、出力先設定回路とを備えている。
【０００４】
携帯ゲーム機は、第（ｎ）フレームにおいて、３次元画像処理ユニットによって生成された第１ゲーム画像を第１表示器に出力するのと同時に当該第１ゲーム画像をキャプチャし、第（ｎ−１）フレームにおいてキャプチャされた２次元画像データに基づいた第２ゲーム画像を第２表示器に出力する。
【０００５】
また、携帯ゲーム機は、第（ｎ＋１）フレームにおいて、３次元画像処理ユニットによって生成された第１ゲーム画像を第２表示器に出力するのと同時に当該第１ゲーム画像をキャプチャし、第（ｎ）フレームにおいてキャプチャされた２次元画像データに基づいた第２ゲーム画像を第１表示器に出力する。
【０００６】
これにより、３次元画像処理ユニットが生成した第１ゲーム画像が第１表示器および第２表示器に交互に出力されるので、単一の３次元画像処理ユニットを用いて２つの表示器に３次元ゲーム画像を表示することができる。また、第１ゲーム画像が供給されていない側の表示器には、キャプチャ回路が直前にキャプチャした第１ゲーム画像が２次元画像処理ユニットを通じて供給されて表示されるので、表示画面のちらつきが起きない。しかしながら、特許文献１には、２つの表示器に供給される２つの垂直同期信号の間のタイミング関係に関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２８７７５６号公報（第６、８頁、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明の幾つかの態様は、２つの表示パネルに画像を表示させる際に、視覚的に良好な画像の表示を実現することができる表示コントローラ、及び、そのような表示コントローラを用いた電子機器を提供できる。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る表示コントローラは、２つの表示パネルに画像を表示させることができる表示コントローラであって、第１の画像データ及び第２の画像データを格納するメモリと、第１の垂直同期信号に同期してメモリから第１の画像データを読み出すと共に、第２の垂直同期信号に同期してメモリから第２の画像データを読み出す画像データリード回路と、外部から供給されるクロック信号に基づいて、第１の水平同期信号及び第２の水平同期信号と、第１の垂直同期信号と、第１の垂直同期信号に対して所定の時間だけ遅延された第２の垂直同期信号とを生成し、第１の水平同期信号、第１の垂直同期信号、及び、画像データリード回路によって読み出された第１の画像データを第１の表示パネルに供給すると共に、第２の水平同期信号、第２の垂直同期信号、及び、画像データリード回路によって読み出された第２の画像データを第２の表示パネルに供給する表示パネルインタフェースとを具備する。
ここで、表示パネルインタフェースは、第１の垂直同期信号に対して略１水平同期期間又は略１垂直同期期間だけ遅延された第２の垂直同期信号を生成することが望ましい。
【００１０】
また、メモリが、２フレーム分の第１の画像データ及び２フレーム分の第２の画像データを格納するダブルバッファメモリであっても良い。その場合に、画像データリード回路が、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する第１の表示モードにおいて、第１の画像データ及び第２の画像データの対応するフレームがメモリに書き込まれた直後に生成される第１の垂直同期信号に同期して、メモリから読み出される第１の画像データのフレームを更新すると共に、メモリから読み出される第１の画像データのフレームが更新された直後に生成される第２の垂直同期信号に同期して、メモリから読み出される第２の画像データのフレームを更新するようにしても良い。
【００１１】
さらに、画像データリード回路が、互いに無関係な２つの画像を２つの表示パネルにそれぞれ表示する第２の表示モードにおいて、第１の画像データのフレームがメモリに書き込まれた直後に生成される第１の垂直同期信号に同期して、メモリから読み出される第１の画像データのフレームを更新すると共に、第２の画像データのフレームがメモリに書き込まれた直後に生成される第２の垂直同期信号に同期して、メモリから読み出される第２の画像データのフレームを更新するようにしても良い。それらの場合には、表示コントローラが、第１の表示モードと第２の表示モードとの内の一方を表す表示モード選択信号を格納するレジスタをさらに具備するようにしても良い。
また、本発明の１つの観点に係る電子機器は、上記いずれかの表示コントローラを具備する。
【発明の効果】
【００１２】
本発明によれば、２つの表示パネルに画像を表示させる際に、第１の垂直同期信号に対して所定の時間だけ遅延された第２の垂直同期信号を生成することにより、２つの表示パネルにおける表示スキャンに連続性を持たせて、視覚的に良好な画像の表示を実現することができる。さらに、ダブルバッファメモリを用いる場合には、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する第１の表示モードにおいて、第１の画像データ及び第２の画像データの対応するフレームがメモリに書き込まれた後に、２つの表示パネルに表示される画像を順次更新することにより、２つの表示パネルに対して統一感のある画面切替を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る電子機器の回路構成を示すブロック図。
【図２】１垂直同期期間における各信号の推移を示すタイミングチャート。
【図３】１水平同期期間における各信号の推移を示すタイミングチャート。
【図４】２つの表示パネルに供給される２つの垂直同期信号の関係を示す図。
【図５】２つの表示パネルを横方向に並べて配置する場合の表示スキャンを示す図。
【図６】２つの表示パネルを縦方向に並べて配置する場合の表示スキャンを示す図。
【図７】図１に示す表示パネルインタフェースの具体的な構成例を示す図。
【図８】本発明の第２の実施形態に係る電子機器の回路構成を示すブロック図。
【図９Ａ】図８に示す電子機器の第１の表示モードにおけるタイミングを示す図。
【図９Ｂ】図９Ａの破線領域における画像更新動作を示すタイミングチャート。
【図１０Ａ】図８に示す電子機器の第２の表示モードにおけるタイミングを示す図。
【図１０Ｂ】図１０Ａの破線領域における画像更新動作を示すタイミングチャート。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る表示コントローラを用いる電子機器の回路構成を示すブロック図である。この電子機器は、携帯電話や携帯用のＯＡ機器等の電子機器であるが、図１においては、画像表示に関する部分のみが示されている。
【００１５】
図１に示すように、この電子機器は、テレビジョン放送を受信して画像データを出力するチューナ１０と、画像表示に関する制御を行うホストＣＰＵ２０と、本発明の第１の実施形態に係る表示コントローラ３０と、表示コントローラ３０にクロック信号ＣＬＫを供給する発振回路４０と、表示コントローラ３０から供給される第１の画像データＤＡＴＡ１及び同期信号等に基づいて画像を表示する表示パネル５１と、表示コントローラ３０から供給される第２の画像データＤＡＴＡ２及び同期信号等に基づいて画像を表示する表示パネル５２とを含んでいる。
【００１６】
表示パネル５１及び５２は、ＬＣＤパネル又は有機ＥＬパネル等の表示パネルである。このように、２つの表示パネル５１及び５２を用いることにより、例えば、チューナ１０がテレビジョン放送を受信して得られる画面を画像Ａ及び画像Ｂに分割して、画像Ａ及び画像Ｂを２つの表示パネル５１及び５２にそれぞれ表示したり、テレビジョン放送の画面を画像Ａとして一方の表示パネル５１に表示しながら、ホストＣＰＵ２０によって生成される操作画面を画像Ｂとして他方の表示パネル５２に表示したりすることが可能となる。
【００１７】
以下においては、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示するモードを第１の表示モードと呼び、互いに無関係な２つの画像を２つの表示パネルにそれぞれ表示するモードを第２の表示モードと呼ぶことにする。
【００１８】
表示コントローラ３０は、画像データライト回路３１と、メモリ３２と、画像データリード回路３３及び３４と、表示パネルインタフェース３５及び３６と、レジスタ３７とを含んでいる。ここで、画像データリード回路３３及び３４を一体化しても良いし、表示パネルインタフェース３５及び３６を一体化しても良い。
【００１９】
画像データライト回路３１は、ホストＣＰＵ２０から画像データＤＡＴＡが供給され、アドレス信号ＡＤＤ、書き込み制御信号ＷＲ、及び、画像データＤＡＴＡをメモリ３２に出力することにより、画像データＤＡＴＡをメモリ３２に書き込む。
【００２０】
例えば、画像データライト回路３１は、テレビジョン放送の画面の左半分を表す第１の画像データＤＡＴＡ１を、メモリ３２における画像Ａの記憶領域に書き込み、同じテレビジョン放送の画面の右半分を表す第２の画像データＤＡＴＡ２を、メモリ３２における画像Ｂの記憶領域に書き込む。
【００２１】
あるいは、画像データライト回路３１は、テレビジョン放送の画面を表す第１の画像データＤＡＴＡ１を、メモリ３２における画像Ａの記憶領域に書き込み、ホストＣＰＵ２０によって生成される操作画面を表す第２の画像データＤＡＴＡ２を、メモリ３２における画像Ｂの記憶領域に書き込む。
【００２２】
画像データリード回路３３は、表示パネルインタフェース３５から第１の垂直同期信号ＶＳＹＮＣ１が供給され、第１の垂直同期信号ＶＳＹＮＣ１に同期して、アドレス信号ＡＤＤ及び読み出し制御信号ＲＤをメモリ３２に出力することにより、第１の画像データＤＡＴＡ１をメモリ３２から読み出す。メモリ３２から読み出された第１の画像データＤＡＴＡ１は、表示パネルインタフェース３５に供給される。
【００２３】
画像データリード回路３４は、表示パネルインタフェース３６から第２の垂直同期信号ＶＳＹＮＣ２が供給され、第２の垂直同期信号ＶＳＹＮＣ２に同期して、アドレス信号ＡＤＤ及び読み出し制御信号ＲＤをメモリ３２に出力することにより、第２の画像データＤＡＴＡ２をメモリ３２から読み出す。メモリ３２から読み出された第２の画像データＤＡＴＡ２は、表示パネルインタフェース３６に供給される。
【００２４】
表示パネルインタフェース３５は、発振回路４０から供給されるクロック信号ＣＬＫに基づいて、第１の水平同期信号、第１の垂直同期信号、及び、第１のデータイネーブル信号を生成し、それらを第１の画像データＤＡＴＡ１等と共に表示パネル５１に供給する。
【００２５】
表示パネルインタフェース３６は、発振回路４０から供給されるクロック信号ＣＬＫに基づいて、第２の水平同期信号、第２の垂直同期信号、及び、第２のデータイネーブル信号を生成し、それらを第２の画像データＤＡＴＡ２等と共に表示パネル５２に供給する。
【００２６】
レジスタ３７は、ホストＣＰＵ２０から供給される制御信号によって設定される各種の設定値を格納する。ここで、レジスタ３７に格納される各種の設定値について説明する。
図２は、１垂直同期期間における各信号の推移を示すタイミングチャートである。図２において、ＶＴは、垂直同期信号ＶＳＹＮＣの周期、即ち、１垂直同期期間（１フレーム期間）を表しており、ＶＰＷは、垂直同期信号ＶＳＹＮＣのパルス幅を表しており、ＶＤＳＰは、垂直データ出力開始位置を表しており、ＶＤＰは、垂直データ有効期間を表している。画像データＤＡＴＡは、垂直データ有効期間ＶＤＰにおいて有効とされ、それ以外の期間においては無効とされる。
【００２７】
図３は、１水平同期期間における各信号の推移を示すタイミングチャートである。図３において、ＨＴは、水平同期信号ＨＳＹＮＣの周期、即ち、１水平同期期間（１ライン期間）を表しており、ＨＰＷは、水平同期信号ＨＳＹＮＣのパルス幅を表しており、ＨＤＳＰは、水平データ出力開始位置を表しており、ＨＤＰは、水平データ有効期間を表している。また、図３には、データイネーブル信号ＤＥ及びクロック信号ＣＬＫが示されている。画像データＤＡＴＡは、クロック信号ＣＬＫに同期しており、データイネーブル信号ＤＥが活性化される水平データ有効期間ＨＤＰにおいて有効とされ、それ以外の期間においては無効とされる。
【００２８】
図２及び図３に示すような同期信号等を生成するために、図１に示すレジスタ３７には、垂直同期信号の周期ＶＴと、垂直同期信号のパルス幅ＶＰＷと、垂直データ出力開始位置ＶＤＳＰと、垂直データ有効期間ＶＤＰと、水平同期信号の周期ＨＴと、水平同期信号のパルス幅ＨＰＷと、水平データ出力開始位置ＨＤＳＰと、水平データ有効期間ＨＤＰとを含む８個のパラメータ（設定値）が格納される。
【００２９】
図４は、２つの表示パネルにそれぞれ供給される２つの垂直同期信号の時間的な関係を示すタイミングチャートである。背景技術の項において説明したように、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する場合には、２つの表示パネルにそれぞれ供給される２つの垂直同期信号の間で同期が取れていないと、動画を表示する際に、視覚的に不自然な画像となるおそれがある。また、２つの表示パネルにそれぞれ供給される２つの垂直同期信号の間のタイミング関係を調節することにより、２つの表示パネルに跨って表示される画像の視覚的な連続性が変化する。
【００３０】
そこで、本実施形態に係る表示コントローラは、２つの表示パネルにそれぞれ供給される第１の垂直同期信号ＶＳＹＮＣ１と第２の垂直同期信号ＶＳＹＮＣ２との間のタイミング関係、即ち、第１の垂直同期信号ＶＳＹＮＣ１と第２の垂直同期信号ＶＳＹＮＣ２との間の時間間隔ΔＴを調整できるように構成されている。
【００３１】
図５は、２つの表示パネルを横方向に並べて配置する場合の表示スキャンを示す図である。例えば、ＬＣＤパネルにおいては、ＬＣＤパネルの横方向に配置された複数の信号電極（セグメント電極）に供給される画像信号の更新に伴って水平方向のスキャンが行われ、ＬＣＤパネルの縦方向に配置された複数の走査電極（コモン電極）に供給される走査電極駆動信号（コモン信号）の変化に伴って垂直方向のスキャンが行われる。
【００３２】
図５に示すように、２つの表示パネル５１及び５２を横方向（水平スキャン方向）に並べて配置する場合には、表示パネル５１における水平方向のスキャン位置が左端から右端に移動した時点で、表示パネル５２における水平方向のスキャンが左端から開始されると、表示スキャンに連続性を持たせることができる。そのためには、第１の垂直同期信号と第２の垂直同期信号との間の時間間隔ΔＴを１水平同期期間と略等しくなるように設定すれば良く、これは、第１の垂直同期信号に対して第２の垂直同期信号を略１水平同期期間だけ遅延させることにより達成される。
【００３３】
図６は、２つの表示パネルを縦方向に並べて配置する場合の表示スキャンを示す図である。図６に示すように、２つの表示パネル５１及び５２を縦方向（垂直スキャン方向）に並べて配置する場合には、表示パネル５１における垂直方向のスキャン位置が上端から下端に移動した時点で、表示パネル５２における垂直方向のスキャンが上端から開始されると、表示スキャンに連続性を持たせることができる。そのためには、第１の垂直同期信号と第２の垂直同期信号との間の時間間隔ΔＴを１垂直同期期間と略等しくなるように設定すれば良く、これは、第１の垂直同期信号に対して第２の垂直同期信号を略１垂直同期期間だけ遅延させることにより達成される。
【００３４】
図１に示すレジスタ３７には、第１の垂直同期信号と第２の垂直同期信号との間の時間間隔ΔＴを表すデータ（ΔＴ設定値）と、第１の表示モードと第２の表示モードとの内の一方を表す表示モード選択信号と、表示パネル５１における表示のオン／オフを制御する第１のイネーブル信号ＥＮ１と、表示パネル５２における表示のオン／オフを制御する第２のイネーブル信号ＥＮ２等がさらに格納される。
【００３５】
図５又は図６に示すように、第１の垂直同期信号と第２の垂直同期信号との間の時間間隔ΔＴを略１水平同期期間又は略１垂直同期期間とする場合には、表示パネル５１と表示パネル５２とが同一のサイズであれば、水平同期信号を生成する回路を２つの表示パネルインタフェース３５及び３６において共用することができる。
【００３６】
図７は、図１に示す表示パネルインタフェースの具体的な構成例を示す図である。この表示パネルインタフェースは、図１に示す２つの表示パネルインタフェース３５及び３６を一体化したものであり、２つの表示パネルに供給される水平同期信号を生成する回路が共用されている。
【００３７】
図７に示す表示パネルインタフェースにおいて、ＡＮＤ回路６１は、発振回路４０（図１）から供給されるクロック信号ＣＬＫと表示パネル５１（図１）における表示のオン／オフを制御する第１のイネーブル信号ＥＮ１との論理積を求めることにより、表示パネル５１に供給されるクロック信号ＣＬＫ１を生成する。また、ＡＮＤ回路６２は、クロック信号ＣＬＫと表示パネル５２（図１）における表示のオン／オフを制御する第２のイネーブル信号ＥＮ２との論理積を求めることにより、表示パネル５２に供給されるクロック信号ＣＬＫ２を生成する。
【００３８】
ＯＲ回路６３は、第１のイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２との論理和を求めることにより、水平同期信号生成回路６４等に供給されるイネーブル信号を生成する。
【００３９】
水平同期信号生成回路６４は、カウンタを含み、イネーブル信号が活性化されると、クロック信号ＣＬＫに同期してカウント値をインクリメントする。水平同期信号生成回路６４は、カウント値を水平同期信号のパルス幅ＨＰＷ及び周期ＨＴの設定値と比較することにより、水平同期信号ＨＳＹＮＣを生成すると共に、水平同期信号の周期に対応するパルスＨＰＬＳを生成する。カウント値は、水平同期信号の周期毎にリセットされる。
【００４０】
ＡＮＤ回路６６は、水平同期信号ＨＳＹＮＣと第１のイネーブル信号ＥＮ１との論理積を求めることにより、表示パネル５１に供給される第１の水平同期信号ＨＳＹＮＣ１を生成する。また、ＡＮＤ回路６７は、水平同期信号ＨＳＹＮＣと第２のイネーブル信号ＥＮ２との論理積を求めることにより、表示パネル５２に供給される第２の水平同期信号ＨＳＹＮＣ２を生成する。
【００４１】
水平データイネーブル信号生成回路６５は、カウンタを含み、イネーブル信号が活性化されると、クロック信号ＣＬＫに同期してカウント値をインクリメントする。水平データイネーブル信号生成回路６５は、カウント値を水平データ出力開始位置ＨＤＳＰの設定値と比較すると共に、水平データ出力開始後のカウント値の増加分を水平データ有効期間ＨＤＰの設定値と比較することにより、水平データイネーブル信号を生成する。カウント値は、水平同期信号の周期毎にリセットされる。
【００４２】
垂直同期信号生成回路６８は、カウンタを含み、イネーブル信号が活性化されると、水平同期信号の周期に対応するパルスＨＰＬＳに同期してカウント値をインクリメントする。垂直同期信号生成回路６８は、カウント値を垂直同期信号のパルス幅ＶＰＷ及び周期ＶＴの設定値と比較することにより、第１の垂直同期信号ＶＳＹＮＣ１を生成すると共に、第１の垂直同期信号の周期に対応するパルスＶＰＬＳを生成する。カウント値は、第１の垂直同期信号の周期毎にリセットされる。
【００４３】
垂直データイネーブル信号生成回路６９は、カウンタを含み、イネーブル信号が活性化されると、水平同期信号の周期に対応するパルスＨＰＬＳに同期してカウント値をインクリメントする。垂直データイネーブル信号生成回路６９は、カウント値を垂直データ出力開始位置ＶＤＳＰの設定値と比較すると共に、垂直データ出力開始後のカウント値の増加分を垂直データ有効期間ＶＤＰの設定値と比較することにより、第１の垂直データイネーブル信号を生成する。カウント値は、第１の垂直同期信号の周期毎にリセットされる。
【００４４】
ＡＮＤ回路７０は、水平データイネーブル信号と第１の垂直データイネーブル信号との論理積を求めることにより、表示パネル５１に供給される第１のデータイネーブル信号ＤＥ１を生成する。また、データゲート回路７１は、第１のデータイネーブル信号ＤＥ１が活性化されているときに、メモリ３２から読み出された第１の画像データＤＡＴＡ１を表示パネル５１に出力する。
【００４５】
垂直同期信号生成回路７２には、第１の垂直同期信号ＶＳＹＮＣ１と第２の垂直同期信号ＶＳＹＮＣ２との間の時間間隔ΔＴを表すデータ（ΔＴ設定値）が供給される。垂直同期信号生成回路７２は、カウンタを含み、イネーブル信号が活性化されると、水平同期信号の周期に対応するパルスＨＰＬＳに同期してカウント値をインクリメントする。垂直同期信号生成回路７２は、パルスＶＰＬＳの発生後におけるカウント値の増加分をΔＴ設定値と比較することにより第２の垂直同期信号ＶＳＹＮＣ２の位相を設定し、さらに、カウント値を垂直同期信号のパルス幅ＶＰＷ及び周期ＶＴの設定値と比較することにより、第２の垂直同期信号ＶＳＹＮＣ２を生成する。カウント値は、第２の垂直同期信号の周期毎にリセットされる。このようにして、ΔＴ設定値に応じて、第１の垂直同期信号ＶＳＹＮＣ１に対して所定の時間だけ遅延された第２の垂直同期信号ＶＳＹＮＣ２が生成される。
【００４６】
垂直データイネーブル信号生成回路７３は、カウンタを含み、イネーブル信号が活性化されると、水平同期信号の周期に対応するパルスＨＰＬＳに同期してカウント値をインクリメントする。垂直データイネーブル信号生成回路７３は、カウント値を垂直データ出力開始位置ＶＤＳＰの設定値と比較すると共に、垂直データ出力開始後のカウント値の増加分を垂直データ有効期間ＶＤＰの設定値と比較することにより、第２の垂直データイネーブル信号を生成する。カウント値は、第２の垂直同期信号の周期毎にリセットされる。
【００４７】
ＡＮＤ回路７４は、水平データイネーブル信号と第２の垂直データイネーブル信号との論理積を求めることにより、表示パネル５２に供給される第２のデータイネーブル信号ＤＥ２を生成する。また、データゲート回路７５は、第２のデータイネーブル信号ＤＥ２が活性化されているときに、メモリ３２から読み出された第２の画像データＤＡＴＡ２を表示パネル５２に出力する。
【００４８】
次に、本発明の第２の実施形態について説明する。
図８は、本発明の第２の実施形態に係る表示コントローラを用いる電子機器の回路構成を示すブロック図である。第２の実施形態は、表示コントローラ３０ａのメモリ３２ａが、２フレーム分の第１の画像データ及び２フレーム分の第２の画像データを格納するダブルバッファメモリであり、画像データライト回路３１ａと、画像データリード回路３３ａ及び３４ａとが、それに対応した動作を行う点において、第１の実施形態と異なっている。その他の点に関しては、第１の実施形態と同様である。
【００４９】
画像データライト回路３１ａは、第１の画像データの連続する複数のフレームを、メモリ３２ａにおける画像Ａ１の記憶領域と画像Ａ２の記憶領域とに交互に書き込むと共に、第２の画像データの連続する複数のフレームを、メモリ３２ａにおける画像Ｂ１の記憶領域と画像Ｂ２の記憶領域とに交互に書き込む。画像データの書き込みレートは、例えば、１５フレーム／秒である。
【００５０】
画像データリード回路３３ａは、メモリ３２ａにおける画像Ａ１の記憶領域又は画像Ａ２の記憶領域から第１の画像データを読み出して、第１の画像データを表示パネルインタフェース３５に供給する。また、画像データリード回路３４ａは、メモリ３２ａにおける画像Ｂ１の記憶領域又は画像Ｂ２の記憶領域から第２の画像データを読み出して、第２の画像データを表示パネルインタフェース３６に供給する。画像データの読み出しレートは、例えば、６０フレーム／秒である。従って、同じ画像データが、複数回に渡って読み出される。
【００５１】
画像データリード回路３３ａ及び３４ａの動作は、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する第１の表示モードと、互いに無関係な２つの画像を２つの表示パネルにそれぞれ表示する第２の表示モードとにおいて異なっている。
【００５２】
図９Ａは、図８に示す電子機器の第１の表示モードにおける画像の書き込みタイミングと表示タイミングとの関係を示すタイミングチャートである。第１の表示モードにおいては、パネル５１及び５２に画像Ａ１及びＢ１がそれぞれ表示されている状態で、画像データライト回路３１ａが、画像Ａ２を表す１フレーム分の第１の画像データをメモリ３２ａに書き込み、画像Ａ２の書き込みが終了すると、Ａ１／Ａ２選択信号をローレベルからハイレベルに変更する。続いて、画像データライト回路３１ａは、画像Ｂ２を表す１フレーム分の第２の画像データをメモリ３２ａに書き込み、画像Ｂ２の書き込みが終了すると、Ｂ１／Ｂ２選択信号をローレベルからハイレベルに変更する。
【００５３】
画像データリード回路３３ａは、第１の画像データ及び第２の画像データの対応するフレームがメモリ３２ａに書き込まれた直後に生成される第１の垂直同期信号ＶＳＹＮＣ１に同期して、メモリ３２ａから読み出される第１の画像データのフレームを更新し、第１の画像データのフレームが更新されたことを表すフレーム更新信号ＦＵＤを画像データリード回路３４ａに出力する。
【００５４】
画像データリード回路３４ａは、メモリ３２ａから読み出される第１の画像データのフレームが更新された直後に生成される第２の垂直同期信号ＶＳＹＮＣ２に同期して、メモリ３２ａから読み出される第２の画像データのフレームを更新する。このようにして、パネル５１及び５２に表示されている画像Ａ１及びＢ１が、画像Ａ２及びＢ２に順次更新される。
【００５５】
図９Ｂは、図９Ａの破線領域における画像更新動作の詳細を示すタイミングチャートである。第１の垂直同期信号ＶＳＹＮＣ１がローレベルに活性化された後の時刻ｔ１においては、画像Ａ２の書き込みが終了しても画像Ｂ２の書き込みがまだ終了していないので、画像データリード回路３３ａは、画像Ａ１を表す第１の画像データをメモリ３２ａから読み出して表示パネルインタフェース３５に供給し、表示パネルインタフェース３５が、画像Ａ１を表す第１の画像データを表示パネル５１に供給することにより、表示パネル５１が画像Ａ１を表示する。
【００５６】
その後、画像Ｂ２の書き込みが終了した直後に第２の垂直同期信号ＶＳＹＮＣ２がローレベルに活性化された後の時刻ｔ２においては、表示パネル５１が画像Ａ１を表示しているので、画像データリード回路３４ａは、画像Ｂ１を表す第２の画像データをメモリ３２ａから読み出して表示パネルインタフェース３６に供給し、表示パネルインタフェース３６が、画像Ｂ１を表す第２の画像データを表示パネル５２に供給することにより、表示パネル５２が画像Ｂ１を表示する。
【００５７】
第１の垂直同期信号ＶＳＹＮＣ１が再びローレベルに活性化された後の時刻ｔ３においては、画像Ｂ２の書き込みが終了したので、画像データリード回路３３ａは、画像Ａ２を表す第１の画像データをメモリ３２ａから読み出して表示パネルインタフェース３５に供給し、表示パネルインタフェース３５が、画像Ａ２を表す第１の画像データを表示パネル５１に供給することにより、表示パネル５１が画像Ａ２を表示する。画像データリード回路３３ａは、メモリ３２ａから読み出される第１の画像データのフレームが変更されたときに、その旨を表すフレーム変更信号ＦＵＤを画像データリード回路３４ａに出力する。
【００５８】
第２の垂直同期信号ＶＳＹＮＣ２が再びローレベルに活性化された後の時刻ｔ４においては、表示パネル５１が画像Ａ２を表示しているので、画像データリード回路３４ａは、画像Ｂ２を表す第２の画像データをメモリ３２ａから読み出して表示パネルインタフェース３６に供給し、表示パネルインタフェース３６が、画像Ｂ２を表す第２の画像データを表示パネル５２に供給することにより、表示パネル５２が画像Ｂ２を表示する。
【００５９】
図１０Ａは、図８に示す電子機器の第２の表示モードにおける画像の書き込みタイミングと表示タイミングとの関係を示すタイミングチャートである。第２の表示モードにおいても、パネル５１及び５２に画像Ａ１及びＢ１がそれぞれ表示されている状態で、画像データライト回路３１ａが、画像Ａ２を表す１フレーム分の第１の画像データをメモリ３２ａに書き込み、画像Ａ２の書き込みが終了すると、Ａ１／Ａ２選択信号をローレベルからハイレベルに変更する。続いて、画像データライト回路３１ａは、画像Ｂ２を表す１フレーム分の第２の画像データをメモリ３２ａに書き込み、画像Ｂ２の書き込みが終了すると、Ｂ１／Ｂ２選択信号をローレベルからハイレベルに変更する。
【００６０】
画像データリード回路３３ａは、画像Ａ２の書き込みが終了した直後に生成される第１の垂直同期信号に同期して、メモリ３２ａから読み出される第１の画像データのフレームを更新する。また、画像データリード回路３４ａは、画像Ｂ２の書き込みが終了した直後に生成される第２の垂直同期信号に同期して、メモリ３２ａから読み出される第２の画像データのフレームを更新する。このようにして、パネル５１及び５２に表示されている画像Ａ１及びＢ１が、画像Ａ２及びＢ２に順次更新される。
【００６１】
図１０Ｂは、図１０Ａの破線領域における画像更新動作の詳細を示すタイミングチャートである。画像Ｂ２の書き込みが終了した直後に第２の垂直同期信号ＶＳＹＮＣ２がローレベルに活性化された後の時刻ｔ５において、画像データリード回路３４ａは、画像Ｂ２を表す第２の画像データをメモリ３２ａから読み出して表示パネルインタフェース３６に供給し、表示パネルインタフェース３６が、画像Ｂ２を表す第２の画像データを表示パネル５２に供給することにより、表示パネル５２が画像Ｂ２を表示する。
【００６２】
このように、ダブルバッファメモリ３２ａを用いる場合には、１つの画面を２つの画像に分割してそれらの画像を２つの表示パネルにそれぞれ表示する第１の表示モードにおいて、第１の画像データ及び第２の画像データの対応するフレームがメモリ３２ａに書き込まれた後に、２つの表示パネル５１及び５２に表示される画像を順次更新することにより、２つの表示パネル５１及び５２に対して統一感のある画面切替を行うことができる。
【００６３】
一方、互いに無関係な２つの画像を２つの表示パネルにそれぞれ表示する第２の表示モードにおいては、第１の画像データのフレームがメモリ３２ａに書き込まれた後に、表示パネル５１に表示される画像を独立して更新し、第２の画像データのフレームがメモリ３２ａに書き込まれた後に、表示パネル５２に表示される画像を独立して更新することにより、表示パネル５１及び５２の各々について迅速な画面切替を行うことができる。
【符号の説明】
【００６４】
１０  チューナ、  ２０  ホストＣＰＵ、  ３０、３０ａ  表示コントローラ、  ３１、３１ａ  画像データライト回路、  ３２、３２ａ  メモリ、  ３３、３４、３３ａ、３４ａ  画像データリード回路、  ３５、３６  表示パネルインタフェース、  ３７  レジスタ、  ４０  発振回路、  ５１、５２  表示パネル、  ６１、６２、６６、６７、７０、７４  ＡＮＤ回路、  ６３  ＯＲ回路、  ６４  水平同期信号生成回路、  ６５  水平データイネーブル信号生成回路、  ６８、７２  垂直同期信号生成回路、  ６９、７３  垂直データイネーブル信号生成回路、  ７１、７５  データゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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