(57)【要約】【課題】低消費電力動作を実現しつつ信号処理に向けた論理判定時間を格段に削減することができる。【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第１のインバータ回路と、電流源のバイアス電流を検出し、第１のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。【選択図】図９Ａ
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【特許請求の範囲】
【請求項１】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第１のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第１のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とするコンパレータ回路。
【請求項２】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第１のインバータ回路の貫通電流を別々に検出することを特徴とする請求項１記載のコンパレータ回路。
【請求項３】
上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第１のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする請求項１記載のコンパレータ回路。
【請求項４】
上記適応バイアス電流生成回路は、上記第１のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする請求項１記載のコンパレータ回路。
【請求項５】
上記第１のインバータ回路からの出力電圧を反転して出力する第２のインバータ回路をさらに備えたことを特徴とする請求項２又は３記載のコンパレータ回路。
【請求項６】
上記差動増幅器からの出力電圧を反転して出力する第２のインバータ回路をさらに備えたことを特徴とする請求項４記載のコンパレータ回路。
【請求項７】
上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする請求項１乃至６のうちのいずれか１つに記載のコンパレータ回路。
【請求項８】
上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする請求項７記載のコンパレータ回路。
【請求項９】
入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第１の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第２の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第２の差動増幅器は、
上記入力電圧を入力する第１のトランジスタと、上記参照電圧を入力する第２のトランジスタとを含む第１の差動対と、
上記入力電圧を入力する第３のトランジスタと、上記参照電圧を入力する第４のトランジスタとを含む第２の差動対とを備え、
上記第１のトランジスタ及び上記第４のトランジスタの各ソース電極を上記基板に接続し、上記第２のトランジスタ及び上記第３のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記２つの差動対の各入力対電圧特性の交差する電圧における当該第２の差動増幅器の出力電圧を増大させることを特徴とするコンパレータ回路。
【請求項１０】
上記バイアス電圧は電源電圧であることを特徴とする請求項９記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路技術の基本要素回路であるコンパレータ回路に関し、特に、コンパレータ回路の低電力化を実現する回路技術に関する。
【背景技術】
【０００２】
現在、我々の周りの様々な電子機器は半導体集積回路により構成されている。これまで、半導体集積回路の低消費電力化は、デバイス素子の微細化と電源電圧の低減により実現されてきた。しかし、デバイスの微細化は限界が近いと予測されており、更なる低電力化を実現するためには、回路技術を駆使した低消費電力設計技術が不可欠である。
【０００３】
コンパレータ回路は、電子回路において最も基本的な要素回路のうちの一つである。コンパレータ回路の回路シンボル図を図１に示す。コンパレータ回路は、入力電圧端子Ｔ１と、参照電圧端子Ｔ２と、出力電圧端子Ｔ３とを有し、入力電圧ＶＩＮを参照電圧ＶＲＥＦと比較し、それに応じた論理値を出力する。すなわち、入力電圧ＶＩＮが参照電圧ＶＲＥＦより大きいか、又は小さいかに応じて、“０”もしくは“１”の論理値を出力する。応用例として、アナログ信号をディジタル信号へと変換するＡＤ変換器がある。ＡＤ変換器の多くは、コンパレータ回路の性能が性能を左右する。このほかに、ＤＡ変換器、発振器、電圧検出器、ゼロクロス検出器、ピーク電圧検出器、全波整流器等の様々な応用回路に用いられる。コンパレータ回路は、多くのアナログ・ディジタルミックストシグナルＬＳＩ技術に多く用いられており、この低消費電力化が強く望まれる基本要素回路である。
【０００４】
図２は第１の従来例に係る２ステージコンパレータ回路の構成を示す回路図である。このコンパレータ回路は、
（ａ）電流ＩＲＥＦを有するバイアス電流源１１Ａ及びｐチャンネルＭＯＳＦＥＴ（以下、ｐチャンネルＭＯＳＦＥＴをｐＭＯＳＦＥＴという。）Ｑ１１からなるゲートバイアス電圧生成回路１１と、
（ｂ）３個のｐＭＯＳＦＥＴＱ２１〜Ｑ２３及び２個のｎチャンネルＭＯＳＦＥＴ（以下、ｎチャンネルＭＯＳＦＥＴをｎＭＯＳＦＥＴという。）Ｑ２４〜Ｑ２５からなる差動増幅器１２と、
（ｃ）ｐＭＯＳＦＥＴＱ３１及びｎＭＯＳＦＥＴＱ３２からなるソース接地増幅器１３とを備えて構成される。
【０００５】
差動増幅器により、２つの入力信号、すなわち入力電圧ＶＩＮと参照電圧ＶＲＥＦを比較する。入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき、テール電流ＩＴＡＩＬはすべて入力電圧ＶＩＮ側のＭＯＳＦＥＴＱ２３を流れるため、差動増幅器１２の出力電圧ＶＯはハイレベルを示す。逆に、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高いとき、ＭＯＳＦＥＴＱ２１に流れるテール電流ＩＴＡＩＬはすべて参照電圧ＶＲＥＦ側のＭＯＳＦＥＴＱ２２，Ｑ２４を流れるため、差動増幅器１２の出力電圧ＶＯはローレベルを示す。差動増幅器の出力電圧のハイレベルは、ＩＴＡＩＬを流すＭＯＳＦＥＴＱ２１のドレイン電圧が有限の電圧値を持つため、接地電位から電源電圧ＶＤＤまでフルスイングしない。また、差動増幅器１２単体の電圧利得（ゲイン）では不十分であることが多いため、後段のソース接地増幅器１３を利用する。これにより、出力電圧ＶＯＵＴは急峻にフルスイングする特性を示す。よって、図２の２ステージコンパレータ回路においては、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき出力電圧ＶＯＵＴはハイレベルを示し、また、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高いとき出力電圧ＶＯＵＴはローレベルを示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３１１０６３号公報。
【特許文献２】特開２００３−００８３６９号公報。
【非特許文献】
【０００７】
【非特許文献１】鬼頭豊明ほか，「ＭＯＳＦＥＴのキャリア移動度温度特性を利用した基準電流源回路」，２００９年電子情報通信学会総合大会講演集，Ａ−１−４０，ｐ．４０，２００９年３月。
【非特許文献２】ナノパワーソリューション株式会社，「ナノパワーＣＭＯＳコンパレータ回路，ＮＰＳ１１０１」，製品情報，［２０１０年２月１５日検索］，インターネット＜ＵＲＬ：http://www.npsi.jp/j/product/nps1101.pdf＞
【非特許文献３】ナノパワーソリューション株式会社，「ナノパワーＣＭＯＳコンパレータ回路，ＮＰＳ１１０２」，製品情報，［２０１０年２月１５日検索］，インターネット＜ＵＲＬ：http://www.npsi.jp/j/product/nps1102.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
コンパレータ回路を超低電力で動作させることを考える。図２の２ステージコンパレータ回路を例にとり考察すると、コンパレータ回路を流れる電流は、バイアス電流源１１Ａのバイアス電流ＩＲＥＦによって決定される。すなわち、バイアス電流源１１Ａのバイアス電流ＩＲＥＦを数ナノアンペアオーダーの超低電流に設定してやれば、コンパレータ回路の超低電力化を実現できる（数ナノアンペアオーダーの微小電流生成には、例えば非特許文献１で利用した電流源回路が利用できる）。しかし、バイアス電流ＩＲＥＦをナノアンペアオーダーの微小電流に設計すると動作スピードが格段に遅くなる問題点がある。すなわち、コンパレータ回路は差動増幅器をベースにした回路構成が用いられるので、差動増幅器のテール電流を低電流で設計することで低消費電力化を実現することができる。しかし、テール電流を微小電流に設計するとコンパレータ回路の論理判定に要する時間が長くなり、信号処理が困難になる問題があった。このことを以下に説明する。
【０００９】
図３は図２の２ステージコンパレータ回路において寄生容量ＣＬ１，ＣＬ２を考慮したときの回路図である。図３において、ＣＬ１は差動増幅器１２の出力端子の寄生容量であり、ＣＬ２はソース接地増幅器１３の出力端子の寄生容量（負荷容量を含む）である。すなわちコンパレータ回路の各段の出力端子（差動増幅器１２の出力端子とソース接地増幅器１３の出力端子）にはこれらの容量ＣＬ１、ＣＬ２が存在し、これを考慮する必要がある。テール電流ＩＴＡＩＬ＝ＩＲＥＦは、これらの容量を充放電することで論理出力を決定する。このため、バイアス電流を微小電流に設定すると、これらの容量を充放電するスピード、すなわちＣＬ１／ＩＲＥＦ、ＣＬ２／ＩＲＥＦが極端に大きくなり、数百マイクロ秒オーダー以上の時間を要することになる。バイアス電圧値ＩＲＥＦをナノアンペアオーダーに設定することは、超低電力動作を実現できる一方で、論理判定時間が長くなる問題点があった。
【００１０】
上述したように、テール電流ＩＴＡＩＬを数ナノアンペアオーダーに設定することで、コンパレータ回路の消費する電流量を大きく削減することができる。しかし一方で、論理反転時間が極端に長くなってしまう問題点がある。この問題点を解決するための手法として、適応バイアス電流制御手法がある。この手法の考え方、また動作原理図を以下に説明する。
【００１１】
図４は図２の２ステージコンパレータ回路において適応バイアス電流による高速化手法を用いた適応制御型コンパレータ回路の構成を示す回路図である。「適応バイアス電流制御」とは、論理判定を行わない期間は微小電流動作させ、論理判定を行う期間のみテール電流を増やして動作スピードを改善する手法である。図４において、当該適応制御型コンパレータ回路は、従来のコンパレータ回路に加えて適応バイアス電流生成回路１４を備えて構成される。
【００１２】
適応バイアス電流生成回路１４は論理判定を行うかどうかを判定する回路である。適応バイアス電流生成回路１４は、従来のコンパレータ回路１０と同様に入力電圧ＶＩＮと参照電圧ＶＲＥＦをモニタする。入力電圧ＶＩＮと参照電圧ＶＲＥＦの値が大きく異なる場合、すなわち、従来のコンパレータ回路１０本体が論理判定を行わない場合、適応バイアス電流生成回路１４は動作せず、適応バイアス電流ＩＡＤＰを生成しない。このため、コンパレータ回路１０はテール電流ＩＲＥＦのままで動作する。一方、入力電圧ＶＩＮと参照電圧ＶＲＥＦの値が近くなると、すなわちコンパレータ回路１０本体が論理判定を行う場合、適応バイアス電流生成回路１４が動作し、適応バイアス電流ＩＡＤＰを生成する。この適応バイアス電流ＩＡＤＰは参照電流ＩＲＥＦと加算され、テール電流ＩＴＡＩＬはＩＲＥＦ＋ＩＡＤＰとなる。これにより、論理判定時における電流量が適応バイアス電流ＩＡＤＰだけ増大し、論理判定に要する時間の削減を行うことができる。通常、適応バイアス電流ＩＡＤＰは数十から数百マイクロアンペアオーダーで設計できるため、この期間のテール電流ＩＴＡＩＬのオーダーは大電流となる。論理判定時における動作スピードは次式で表される。
【００１３】
［数１］
ＣＬ１／（ＩＲＥＦ＋ＩＡＤＰ）≒ＣＬ１／ＩＡＤＰ
［数２］
ＣＬ２／（ＩＲＥＦ＋ＩＡＤＰ）≒ＣＬ２／ＩＡＤＰ
【００１４】
従って、寄生容量の充放電に要する電流量はバイアス電流値ＩＲＥＦから適応バイアス電流ＩＡＤＰ（≫ＩＲＥＦ）となり、動作スピードの大幅な改善を実現することができる。
【００１５】
以上、適応バイアス電流制御手法をまとめると次のようになる。適応バイアス電流制御手法とは、コンパレータ回路が待機時の論理判定動作を行わない場合にはバイアス電流ＩＲＥＦで動作させて超低電力動作を実現し、また論理判定動作を行う場合には適応バイアス電流ＩＡＤＰで動作させて素早く論理判定を終了する手法ということができる。
【００１６】
図５はナノパワーソリューション株式会社（以下、ＮＰＳ社という。）により提案された適応バイアス電流制御手法を用いた、第２の従来例に係るコンパレータ回路の構成を示す回路図である（例えば、非特許文献２及び３参照。）。適応バイアス電流生成回路１４は、
（１）ｐＭＯＳＦＥＴＱ４１〜Ｑ４３と、ｎＭＯＳＦＥＴＱ４４，Ｑ４５とを備えて構成された差動増幅器１４ａと、
（２）ｐＭＯＳＦＥＴＱ４６〜Ｑ４８と、ｎＭＯＳＦＥＴＱ４９，Ｑ５０とを備えて構成された差動増幅器１４ｂと
を備えて構成される。これらの差動増幅器１４ａ，１４ｂは、コンパレータ回路１０本体と同様に入力電圧ＶＩＮと参照電圧ＶＲＥＦをモニタする。このとき、２つの差動増幅器１４ａ，１４ｂはそれぞれ極性を入れ替えて入力電圧ＶＩＮと参照電圧ＶＲＥＦをモニタする。なお、ＭＯＳＦＥＴＱ５１，Ｑ５２からなる回路１５は公知のプッシュプル型バイアス制御回路であって、差動増幅器１２の動作電流（具体的には、ＭＯＳＦＥＴＱ２４の電流）を検出してそれに応じてソース接地増幅器１３のＭＯＳＦＥＴＱ３１のバイアス電圧を制御する。
【００１７】
次いで、図６を参照して、図５のコンパレータ回路の動作について以下に説明する。図６（ａ）と図６（ｂ）は図５のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって２つの差動増幅器の出力電圧曲線が交差することを示す入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係を示す図である。図６（ａ）は、２つの差動増幅器が同じ特性を示す場合の特性曲線である。参照電圧ＶＲＥＦ近傍で２つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。図６（ｂ）は，２つの差動増幅器の特性をそれぞれ変化させた場合の特性曲線である。参照電圧ＶＲＥＦ近傍で２つの曲線とも有限の電圧値を持つ領域が存在し、この領域が図６（ａ）よりもさらに大きくなっていることを示すグラフである。
【００１８】
すなわち、図６（ａ）は上記の差動増幅器１４ａ，１４ｂの出力特性を示しており、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき２つの差動増幅器１４ａ，１４ｂの出力電圧はそれぞれローレベルとハイレベルとなる。入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高くなる際に、２つの差動増幅器１４ａ，１４ｂの出力電圧はそれぞれローレベルからハイレベルへ、ハイレベルからローレベルへ遷移する。このとき、２つの差動増幅器１４ａ，１４ｂの出力電圧はＶＩＮ＝ＶＲＥＦ近傍の遷移期間中に高い電圧を有する期間が存在する。図５の適応制御型コンパレータ回路では、２つの差動増幅器１４ａ，１４ｂの各出力電圧を２つの直列接続したＭＯＳＦＥＴＱ１２，Ｑ１３でモニタし、適応バイアス電流ＩＡＤＰを生成する。
【００１９】
さらに、ＮＰＳ社の適応制御型コンパレータ回路では、差動増幅器１４ａ，１４ｂの各出力電圧の遷移タイミングをそれぞれ変更することでより、より大きな出力電流を生成する機構を組み込んでいる。すなわち、２つの差動増幅器１４ａ，１４ｂに意図的にオフセット電圧を生成することで適応バイアス電流ＩＡＤＰを制御することができる。このオフセット電圧は、各差動増幅器１４ａ，１４ｂを構成する入力ＭＯＳＦＥＴペア（Ｑ４２−Ｑ４３，Ｑ４７−Ｑ４８）やカレントミラー回路（Ｑ４４−Ｑ４５，Ｑ４９−Ｑ５０）のＭＯＳＦＥＴサイズに差を持たせることで生成する。これにより、適応バイアス電流生成回路１４で用いられる差動増幅器１４ａ，１４ｂの論理反転ポイントをずらすことができる。この様子を図６（ｂ）に示す。ローレベルからハイレベルへ遷移する差増増幅器１４ａをより低い電圧で遷移させ、またハイレベルからローレベルへ遷移する差動増幅器１４ｂをより高い電圧で遷移させる。これにより、適応バイアス電流を生成するＭＯＳＦＥＴは、より大きなハイレベル電圧を受けることができるようになり、大きな適応バイアス電流ＩＡＤＰを生成できる。
【００２０】
以上説明したように、既存のＮＰＳ社提案の適応バイアス電流制御回路は、オフセット電圧生成の為にカレントミラー回路を構成するトランジスタサイズを変化させることで実現していたため、微小電流領域では生成されるオフセット電圧が小さく、適応バイアス電流を大きく設計することが困難であった。また、差動増幅器を２個利用するため、回路規模が大きい問題点があった。
【００２１】
本発明の目的は以上の問題点を解決し、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができるコンパレータ回路を提供することにある。
【００２２】
また、本発明の別の目的は、回路規模を小さくできるとともに、効率的に電圧オフセット電圧を発生することにより、より大きな適応バイアス電流を発生することができるコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００２３】
第１の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器を備えたコンパレータ回路において、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
上記差動増幅器からの差動電圧を反転して反転信号を出力する第１のインバータ回路と、
上記電流源のバイアス電流を検出し、上記第１のインバータ回路の貫通電流を検出し、上記検出したバイアス電流及び上記検出した貫通電流に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備えたことを特徴とする。
【００２４】
上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流及び上記第１のインバータ回路の貫通電流を別々に検出することを特徴とする。
【００２５】
また、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記電流源のバイアス電流を検出し、上記検出したバイアス電流を上記第１のインバータ回路の貫通電流に加算して上記適応バイアス電流を発生することを特徴とする。
【００２６】
さらに、上記コンパレータ回路において、上記適応バイアス電流生成回路は、上記第１のインバータ回路の貫通電流を検出し、上記検出した貫通電流を上記電流源のバイアス電流に加算して上記適応バイアス電流を発生することを特徴とする。
【００２７】
またさらに、上記コンパレータ回路において、上記第１のインバータ回路からの出力電圧を反転して出力する第２のインバータ回路をさらに備えたことを特徴とする。
【００２８】
上記コンパレータ回路において、上記差動増幅器からの出力電圧を反転して出力する第２のインバータ回路をさらに備えたことを特徴とする。
【００２９】
また、上記コンパレータ回路において、上記差動増幅器は、接地電位から電源電圧までフルスイングするワイドレンジ差動増幅器であることを特徴とする。
【００３０】
さらに、上記コンパレータ回路において、上記ワイドレンジ差動増幅器の電源回路にダイオード接続のトランジスタを挿入したことを特徴とする。
【００３１】
第２の発明に係るコンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する第１の差動増幅器と、
所定の微小電流であるバイアス電流を発生して上記差動増幅器に供給する電流源と、
入力電圧と参照電圧とを比較して出力電圧を発生する第２の差動増幅器を有し、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備え、基板上に形成されたコンパレータ回路において、
上記第２の差動増幅器は、
上記入力電圧を入力する第１のトランジスタと、上記参照電圧を入力する第２のトランジスタとを含む第１の差動対と、
上記入力電圧を入力する第３のトランジスタと、上記参照電圧を入力する第４のトランジスタとを含む第２の差動対とを備え、
上記第１のトランジスタ及び上記第４のトランジスタの各ソース電極を上記基板に接続し、上記第２のトランジスタ及び上記第３のトランジスタの各基板を所定のバイアス電圧に接続することにより、上記２つの差動対の各入力対電圧特性の交差する電圧における当該第２の差動増幅器の出力電圧を増大させることを特徴とする。
【００３２】
上記コンパレータ回路において、上記バイアス電圧は電源電圧であることを特徴とする。
【発明の効果】
【００３３】
従って、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】従来技術に係るコンパレータ回路の回路シンボルを示す回路図である。
【図２】第１の従来例に係る２ステージコンパレータ回路の構成を示す回路図である。
【図３】図２の２ステージコンパレータ回路において寄生容量ＣＬ１，ＣＬ２を考慮したときの回路図である。
【図４】図２の２ステージコンパレータ回路において適応バイアス電流による高速化手法を用いたコンパレータ回路の構成を示す回路図である。
【図５】ナノパワーソリューション株式会社により提案された適応バイアス電流制御手法を用いた、第２の従来例に係るコンパレータ回路の構成を示す回路図である。
【図６】（ａ）は図５のコンパレータ回路の適応バイアス電流制御の動作メカニズムを説明するための図であって２つの曲線が交差することを示す入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係を示すグラフであり、（ｂ）はその関係のグラフにおいて参照電圧ＶＲＥＦ近傍で２つの曲線ともに有限の電圧値を持つ領域の存在を示すグラフである。
【図７】本発明の第１の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図８】第１の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図９Ａ】本発明の第２の実施形態に係る、ＣＭＯＳインバータ回路の貫通電流ＩＳＣを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図９Ｂ】本発明の第２の実施形態の変形例に係る、ＣＭＯＳインバータ回路の貫通電流ＩＳＣを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。
【図１０】図９Ａの最終段のインバータ１３のリーク電流の問題点を示す回路図である。
【図１１】図１０のコンパレータ回路の問題点を解決するために、最終段のインバータ１３のリーク電流を削減する、本発明の第３の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図１２】図１１のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。
【図１３】図１２のコンパレータ回路の問題点を解決するための、本発明の第４の実施形態に係るコンパレータ回路の構成を示す回路図である。
【図１４】本発明の第４の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。
【図１５】（ａ）は図２の第１の従来例に係る２ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図１６】（ａ）は図５の第２の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図１７】（ａ）は図９Ａの第２の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図１８】（ａ）は図１３の第４の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図１９】（ａ）は図２の第１の従来例に係る２ステージコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図２０】（ａ）は図５の第２の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図２１】（ａ）は図９Ａの第２の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図２２】（ａ）は図１３の第４の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、（ｂ）は（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、（ｃ）は（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。
【図２３】本願で検討したコンパレータ回路の回路構成とその説明を示す表である。
【図２４】図２３の各回路構成における遅延時間の評価結果を示す表である。
【図２５】図２３の各回路構成において三角波信号を入力したときのバイアス電流ＩＲＥＦと動作限界周波数との関係を示すグラフである。
【図２６】図２３の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図２７】図２３の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図２８】図２３の各回路構成において三角波信号を入力したときのバイアス電流ＩＲＥＦと動作限界周波数との関係を示すグラフである。
【図２９】図２３の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。
【図３０】図２３の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。
【図３１】第２の実施形態及び第３の実施形態のコンパレータ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００３５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３６】
第１の実施形態．
図７は本発明の第１の実施形態に係る、基板バイアス効果を利用した適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。上述したＮＰＳ社のコンパレータ回路（図５）では、サブスレッショルド領域で動作する。このため、２つの差動増幅器１４ａ，１４ｂからなる差動対のサイズ比やカレントミラー回路のサイズ比でオフセット電圧を生成する手法では、サイズ比は対数項に含まれるためオフセット電圧として現れる効果が小さく、微小なオフセット電圧しか生成することができない問題があった。
【００３７】
本発明に係る第１の実施形態では、オフセット電圧をより効果的に生成するための手法を検討した。２つの差動増幅器１４ａ，１４ｂを利用する考え方は、図５のコンパレータ回路の手法と同一である。しかしながら、図５のコンパレータ回路ではＭＯＳＦＥＴサイズを変更する手法であるのに対して、第１の実施形態では基板バイアス効果を利用する手法を用いたことを特徴としている。具体的には、図７に示すように、適応バイアス電流生成回路１４の２つの差動増幅器１４ａ，１４ｂの仮想接地点を共通化し、２つの差動増幅器１４ａ，１４ｂの一方の入力ＭＯＳＦＥＴＱ４３，Ｑ４８の半導体基板（Ｎウェル）をソース電極に接続し、他方の入力ＭＯＳＦＥＴＱ４２，Ｑ４７の半導体基板（Ｎウェル）を所定のバイアス電圧ＶＢの端子Ｔ４に接続してなる差動増幅回路１４Ａを構成した。その他の回路構成は図５のコンパレータ回路と同様である。なお、１６は、５個のＭＯＳＦＥＴＱ６１〜Ｑ６５から構成され、適応バイアス電流生成回路１４Ａの動作電流を検出して適応制御電流ＩＡＤＰを発生するとともに、ＭＯＳＦＥＴＱ１４からの電流ＩＲＥＦを検出して適応制御に反映させるバイアス制御回路である。
【００３８】
以上のように構成されたコンパレータ回路によれば、基板電位がバイアス電圧ＶＢに接続された入力ＭＯＳＦＥＴＱ４２，Ｑ４７のしきい値電圧が変化し、これが差動増幅器１４ａ，１４ｂの入力オフセット電圧となる。具体的には、ＭＯＳＦＥＴＱ４２，Ｑ４７において、ソース電圧ＶＳがバイアス電圧ＶＢよりも低いときしきい値電圧は上昇させる一方、ソース電圧ＶＳがバイアス電圧ＶＢよりも高いときしきい値電圧は下降させることができる。従って、２つの差動増幅器１４ａ，１４ｂに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流ＩＡＤＰを発生させて、当該コンパレータ回路を高速で動作させることができる。
【００３９】
図８は第１の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図８のコンパレータ回路は、図７のコンパレータ回路と比較して、バイアス電圧ＶＢとして電源電圧ＶＤＤを利用したことを特徴としている。これにより、入力ＭＯＳＦＥＴＱ４２，Ｑ４７のしきい値電圧が基板バイアス効果分だけ変化して、差動増幅器１４ａ，１４ｂのオフセット電圧を生成することができる。従って、２つの差動増幅器１４ａ，１４ｂに対して意図的にオフセット電圧を印加することで、例えば大きな適応制御電流ＩＡＤＰを発生させて、当該コンパレータ回路を高速で動作させることができる。
【００４０】
第２の実施形態．
図９Ａは本発明の第２の実施形態に係る、ＣＭＯＳインバータ回路の貫通電流ＩＳＣを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。第１の実施形態及びその変形例で提案したコンパレータ回路の構成では、適応バイアス電流生成回路１４に２つの差動増幅器１４ａ，１４ｂが必要になる。このため、回路の実装規模が大きい問題点がある。そこで、回路規模を格段に削減することが可能な回路構成を検討した。なお、ＣＭＯＳインバータ回路の貫通電流ＩＳＣとは、両方のＭＯＳＦＥＴがともにオンとなったときに流れる電流をいう。
【００４１】
図９Ａにおいて、差動増幅器１２の出力電圧を、ＭＯＳＦＥＴＱ７２，Ｑ７３で構成されるインバータ回路１７でモニタし、モニタした出力電圧に対応する貫通電流ＩＳＣである適応制御電流ＩＡＤＰを、ＭＯＳＦＥＴＱ７４で検出したバイアス電流ＩＲＥＦと加算し、加算結果の電流を差動増幅器１２のテール電流とする回路構成を用いたことを特徴としている。ここで、ＭＯＳＦＥＴＱ１４及びＱ７４でカレントミラー回路を構成しており、当該カレントミラー回路によりバイアス電流ＩＲＥＦを検出する。
【００４２】
差動増幅器１２が動作しない場合、インバータ回路１７は動作せず、差動増幅器１２はバイアス電流ＩＲＥＦで入力信号をモニタする。入力電圧ＶＩＮと参照電圧ＶＲＥＦが切り替わると差動増幅器１２の出力電圧が変化し、この信号をインバータ回路１７で検出する。検出した際にインバータ回路１７は貫通電流ＩＳＣを流すため、これを差動増幅器１２のテール電流ＩＴＡＩＬとして利用し、すなわち、ＭＯＳＦＥＴＱ７１とＱ２１はカレントミラー回路を構成し、ＭＯＳＦＥＴＱ７１はバイアス電流ＩＲＥＦ又は貫通電流ＩＳＣを検出して、それに対応しかつ実質的に同一の電流をテール電流ＩＴＡＩＬとして差動増幅器１２に流すことで、より大きなテール電流ＩＴＡＩＬを流して動作スピードの改善を図る。従って、ＭＯＳＦＥＴＱ７１〜Ｑ７４からなる回路は適応バイアス電流生成回路１９を構成している。さらに、インバータ回路１７の出力電圧は、ＭＯＳＦＥＴＱ３３及びＱ３４で構成されるインバータ回路１８を介して出力端子Ｔ３に出力される。当該回路では、差動増幅器１２の出力電圧はフルスイングしないため、出力段にインバータ回路１８を接続し、フルスイングさせる。なお、フルスイングとは、接地電位から電源電圧ＶＤＤまでスイングすることをいう。
【００４３】
差動増幅器１２の出力反転をインバータ回路１７が検出するまでは、差動増幅器１２は微小電流ＩＲＥＦで動作する。このため、論理が切り替わるまでの時間は微小電流駆動となり、動作速度が遅くなる問題がある。しかし、論理反転電圧は低電圧であること、また寄生容量値は数十フェムトファラッドのオーダーであるので、数マイクロ秒以内に論理反転が可能である。
【００４４】
図９Ｂは本発明の第２の実施形態の変形例に係る、ＣＭＯＳインバータ回路の貫通電流ＩＳＣを用いる適応バイアス電流制御方式コンパレータ回路の構成を示す回路図である。図９Ｂのコンパレータ回路は、図９Ａのコンパレータ回路に比較して、適応バイアス電流生成回路１９に代えて、インバータ回路１７Ａを有する適応バイアス電流生成回路１９Ａを備えたことを特徴としている。図９Ｂにおいて、差動増幅器１２の出力電圧をインバータ回路１７Ａでモニタする。インバータ回路１７Ａが論理反転する際、貫通電流ＩＳＣである適応制御電流ＩＡＤＰが流れる。これを、ＭＯＳＦＥＴＱ１１により検出したバイアス電流ＩＲＥＦと加算して、加算した電流を、ＭＯＳＦＥＴＱ１１，Ｑ２１で構成されるカレントミラー回路を介して差動増幅器１２のテール電流ＩＴＡＩＬとして流す。ここで、差動増幅器１２の出力電圧はフルスイングしないため、出力段にインバータ回路１８を接続し、フルスイングさせる。
【００４５】
差動増幅器１２が動作しない場合、インバータ回路１７Ａは動作せず、差動増幅器１２はバイアス電流ＩＲＥＦで信号をモニタする。入力電圧ＶＩＮと参照電圧ＶＲＥＦが切り替わると差動増幅器１２の出力電圧が変化し、この信号をインバータ回路１７Ａで検出する。検出した際にインバータ１７Ａは貫通電流ＩＳＣである適応制御電流ＩＡＤＰを流すため、これを差動増幅器１２のテール電流ＩＴＡＩＬとして利用し、動作スピードの改善を図る。差動増幅器１２の出力反転をインバータ回路１７Ａが検出するまでは、差動増幅器１２は微小電流ＩＲＥＦで動作する。検出後、差動増幅器１２はＩＲＥＦ＋ＩＡＤＰの電流で動作する。差動増幅器１２の出力電圧が変化すると、これを出力段のインバータ回路１８がフルスイングして論理値の出力信号を出力する。
【００４６】
第２の実施形態に係るコンパレータ回路の差動増幅器１２では、バイアス電流ＩＲＥＦと適応バイアス電流ＩＡＤＦを１つのカレントミラー回路でモニタし、差動増幅器１２にバイアスする。このため、ｐＭＯＳカレントミラー回路の電流ミラー精度を確保するために長チャネルデバイスを用いる必要があった。カレントミラー回路のダイオード接続ＭＯＳＦＥＴＱ７１は常にバイアス電流ＩＲＥＦをモニタするため、このＭＯＳＦＥＴＱ７１による電圧降下を検討する必要がある。すなわち、このＭＯＳＦＥＴＱ７１には論理反転をモニタするインバータ回路１７が接続されるため、インバータ回路１７のハイレベル論理電圧が電源電圧ＶＤＤから数百ミリボルト低い電圧となる。この電圧ドロップの影響が最終段のインバータ回路１８に影響を及ぼす場合がある。すなわち、前段のインバータ回路１７のハイレベル論理が電源電圧ＶＤＤよりも低い電圧となるため、この影響で最終段のインバータ回路１８、特にｐＭＯＳＭＯＳＦＥＴＱ３３のリーク電流を発生させ電力を増大させる可能性がある。
【００４７】
図１０は図９Ａの最終段のインバータ１８のリーク電流の問題点を示す回路図である。上記の様子を図１０に示しており、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき、差増増幅器１２の出力電圧はローレベルになる。そして、出力段のインバータ回路１８はこのローレベル信号を検出し、ハイレベルを出力する。しかし、インバータ回路１７の上段にはバイアス電流ＩＲＥＦや適応バイアス電流ＩＡＤＰをモニタするカレントミラー回路（ＭＯＳＦＥＴＱ７１）が存在するため、インバータ回路１７の出力するハイレベル論理レベルは電源電圧ＶＤＤよりも低い電圧（ＶＤＤ−ＶＤＰ）となる。ここで、ＶＤＰはｐＭＯＳＦＥＴＱ７１のドレイン・ソース間電圧ＶＤＳである。従って、このときの最終段インバータ回路１８のｐＭＯＳＦＥＴＱ３３のゲート・ソース間電圧ＶＧＳは電圧ＶＤＰとなる。この電圧ＶＤＰがリーク電流ＩＬＥＡＫを流す可能性がある。
【００４８】
第３の実施形態．
図１１は図１０のコンパレータ回路の問題点を解決するために、最終段のインバータ１３のリーク電流を削減する、本発明の第３の実施形態に係るコンパレータ回路の構成を示す回路図である。図１０のコンパレータ回路の問題点を解決するために、微小バイアス電流ＩＲＥＦの生成回路と、貫通電流ＩＳＣである適応バイアス電流ＩＡＤＰの生成回路を別々のカレントミラー回路で構成してなる適応バイアス電流生成回路１９Ｂを備えたことを特徴としている。
【００４９】
図１１の差動増幅器１２Ａでは、バイアス電流ＩＲＥＦを、ＭＯＳＦＥＴＱ１１及びＱ２１ａで構成されるカレントミラー回路を介して差動増幅器１２Ａにバイアスする。同様に、インバータ回路１７の貫通電流ＩＳＣである適応バイアス電流ＩＡＤＰを、ＭＯＳＦＥＴＱ７１及びＱ２１ｂで構成されるカレントミラーを介して差動増幅器１２にバイアスするように構成した。図１０に示すコンパレータ回路では、バイアス電流ＩＲＥＦと適応バイアス電流ＩＡＤＰの両者を１個のカレントミラー回路でモニタするため、電圧ＶＤＰが大きくなる。これに対して、バイアス電流ＩＲＥＦを分離することで電圧ＶＤＰは小さく設定することができるため、最終段のインバータ回路１８のリーク電流ＩＬＥＡＫの影響を抑えることができる。
【００５０】
図１２は図１１のコンパレータ回路における初段インバータ回路のリーク電流の問題点を示すための回路図である。第２及び第３の実施形態で説明した差動増幅器１２，１２Ａとインバータ回路１７，１８を組み合わせた回路構成では、入力電圧ＶＩＮと参照電圧ＶＲＥＦのコモンモード電圧（平均電圧）依存性の影響を強く受ける。これが問題となって差動増幅器１２のハイレベルがインバータ回路１７のリーク電流ＩＬＥＡＫを発生させる場合がある。この様子を図１２に示す。差動増幅器１２Ａの入力ＭＯＳＦＥＴＱ２２，Ｑ２３のソース電極の電圧をソース電圧ＶＳとしている。差動増幅器１２Ａの出力電圧のハイレベルはソース電圧ＶＳとなるため、差動増幅器１２の出力電圧は入力電圧ＶＩＮと参照電圧ＶＲＥＦのコモンモード電圧（平均電圧）に応じて変化する。一般に、このソース電圧ＶＳは入力電圧ＶＩＮと参照電圧ＶＲＥＦに依存して変化する。このとき、差動増幅器１２Ａの出力電圧が低くなりすぎると、図１０を参照して説明した問題点と同様の現象で、ｐＭＯＳＦＥＴＱ７２のリーク電流ＩＬＥＡＫが発生する問題がある。
【００５１】
第４の実施形態．
図１３は図１２のコンパレータ回路の問題点を解決するための、本発明の第４の実施形態に係るコンパレータ回路の構成を示す回路図である。図１３のコンパレータ回路は、入力用の差動増幅器１２に代えて、カレントミラー回路ベースのワイドレンジ差動増幅器（差動増幅器１２に比較してより大きなダイナミックレンジを有する差動増幅器をいう。）１２Ｂを備えたことを特徴としている。ここで、カレントミラー回路ベースのワイドレンジ差動増幅器は例えば演算相互コンダクタンス増幅器（ＯＴＡ）であってもよい。
【００５２】
図１３において、ワイドレンジ差動増幅器１２Ｂは、ｐＭＯＳＦＥＴＱ８１〜Ｑ８５及びｎＭＯＳＦＥＴＱ８６〜Ｑ８９により構成され、ｐＭＯＳＦＥＴＱ８２及びＱ８３によりワイドレンジ動作のためのカレントミラー回路を構成し、ｐＭＯＳＦＥＴＱ１１及びＱ８１によりバイアス電流ＩＲＥＦを検出するカレントミラー回路を構成し、ｐＭＯＳＦＥＴＱ７１及びＱ９１によりインバータ回路１７の貫通電流ＩＳＣであるバイアス電流ＩＡＤＰを検出するカレントミラー回路を構成し、これにより、適応バイアス電流生成回路１９Ｃを構成している。以上のように構成することで、初段増幅器の出力電圧はフルスイングできるため、入力電圧ＶＩＮと参照電圧ＶＲＥＦのコモンモード依存性が後段のインバータ回路１７に及ぼす影響を排除することができる。
【００５３】
なお、図１３の回路構成は図１２の実施形態に係るコンパレータ回路にワイドレンジ差動増幅器１２Ｂを適用したものであるが、他の実施形態のコンパレータ回路にワイドレンジ差動増幅器１２Ｂを適用してもよい。
【００５４】
なお、図１３の回路構成は、初段増幅器で、０Ｖから電源電圧ＶＤＤまでスイングできるフルスイング特性を得ている。しかし、実際には、この段階でフルスイングする必要はない。特に、フルスイングすることにより、動作遅延が発生し、これが問題となる場合がある。
【００５５】
図１４は本発明の第４の実施形態の変形例に係るコンパレータ回路の構成を示す回路図である。図１４のコンパレータ回路は、図１３のコンパレータ回路に比較して、初段増幅器の出力振幅を制限する手法を採用して、初段増幅器の電源にダイオード接続ＭＯＳＦＥＴＱ８０を挿入して差動増幅器１２Ｃを構成したことを特徴としている。当該ＭＯＳＦＥＴＱ８０には、通常２ＩＲＥＦの電流が流れる。この電流によって、実効的な出力振幅はＶＤＤ−ＶＤＰ１となる。ここで、電圧ＶＤＰ１は、ダイオード接続ＭＯＳＦＥＴＱ８０のドレイン・ソース間電圧ＶＤＳである。電圧ＶＤＰ１は、２ＩＲＥＦの電流が流れるための電圧ドロップを発生させ、フルスイングを制限している。なお、この電流量は入力電圧ＶＩＮと参照電圧ＶＲＥＦのコモンモード依存性はないため、先に問題としたインバータ回路１７のリーク電流ＩＬＥＡＫの問題も回避できる。
【００５６】
第２の実施形態及び第３の実施形態の回路構成．
図３１は第２の実施形態及び第３の実施形態のコンパレータ回路の構成を示すブロック図であり、これらのコンパレータ回路の構成を動作を中心として総括的に図示するものである。
【００５７】
図３１において、コンパレータ回路は、入力電圧と参照電圧とを比較して論理判定を行って論理判定結果の出力電圧を発生して出力する差動増幅器１２と、所定の微小電流であるバイアス電流ＩＲＥＦを発生して差動増幅器に供給する電流源１１Ａとを備える。インバータ回路１７，１７Ａは、差動増幅器１２からの差動電圧を反転して反転信号を出力し、適応バイアス電流生成回路２０（符号１９，１９Ａ，１９Ｂ，１９Ｃを総称して２０と付す。）は、電流源１１Ａのバイアス電流ＩＲＥＦを検出し、インバータ回路１７，１７Ａの貫通電流ＩＳＣを検出し、検出したバイアス電流ＩＲＥＦ及び検出した貫通電流ＩＳＣに基づいて、差動増幅器１２が論理判定を行わない期間はバイアス電流ＩＲＥＦで差動増幅器１２を動作させる一方、差動増幅器１２が論理判定する期間はバイアス電流ＩＲＥＦを増加させてなる適応バイアス電流ＩＡＤＰを用いて差動増幅器１２を動作させるように適応バイアス電流制御を行うための適応バイアス電流ＩＡＤＰを発生して差動増幅器に供給する。
【００５８】
図１１の第３の実施形態では、適応バイアス電流生成回路２０（１９Ｂ）は、電流源１１Ａのバイアス電流ＩＲＥＦ及びインバータ回路１７の貫通電流ＩＳＣを別々に検出する。また、図９Ａの第２の実施形態では、適応バイアス電流生成回路２０（１９）は、電流源１１Ａのバイアス電流ＩＲＥＦを検出し、検出したバイアス電流ＩＲＥＦをインバータ回路１７の貫通電流ＩＳＣに加算して適応バイアス電流ＩＡＤＰを発生する。さらに、図９Ｂの第２の実施形態の変形例では、適応バイアス電流生成回路２０（１９Ａ）は、インバータ回路１７Ａの貫通電流ＩＳＣを検出し、検出した貫通電流ＩＳＣを電流源１１Ａのバイアス電流ＩＲＥＦに加算して適応バイアス電流ＩＡＤＰを発生する。またさらに、図１１及び図９Ａの実施形態では、インバータ回路１８はインバータ回路１７からの出力電圧を反転して出力する。また、図９Ｂの第２の実施形態の変形例では、差動増幅器１２からの出力電圧を反転して出力する。なお、ワイドレンジ差動増幅器１２Ｂを用いる図１３の第４の実施形態では、適応バイアス電流生成回路２０（１９Ｃ）は、図１１の第３の実施形態と同様に動作するが、ワイドレンジ差動増幅器１２Ｂの適用については他の実施形態の適応バイアス電流生成回路１９，１９Ａ，１９Ｂなどに適用してもよい。
【実施例】
【００５９】
発明者らは提案した本実施形態に係るコンパレータ回路の動作評価を行うために、モンテカルロシミュレーションによるシミュレーション評価を行った。Ｄ２Ｄ（Ｄｉｅ−ｔｏ−Ｄｉｅ）バラツキとＷＩＤ（Ｗｉｔｈｉｎ  Ｄｉｅ）バラツキの両者を考慮した。試行回数は１００回とした。
【００６０】
入力信号として、三角波信号と矩形パルス信号を用いた。ここで回路設計に際し、最適な設計パラメータ（ＭＯＳＦＥＴのゲート長Ｌ及びゲート幅Ｗなどのパラメータ）を設計する必要がある。本評価においては、三角波信号入力時における特性を基準に回路設計を行った。これは、三角波信号入力時と矩形パルス信号入力時において設計手法が異なるためである。すなわち、矩形パルス信号入力を基準として回路設計を行い、回路パラメータ設定の最適化を行うと、三角波信号を入力した際に電力が非常に大きくなってしまう問題がある。特に、ＮＰＳ社提案のコンパレータ回路や基板電位を制御したバルク（ＢＵＬＫ）コンパレータ回路に三角波信号を入力すると、ＮＰＳ社のコンパレータ回路及びバルクコンパレータ回路の適応バイアス電流制御回路がハイレベル出力を長期間に渡って出力するため、電流生成ＭＯＳＦＥＴが多量の電流を出力し、電力増加が顕著になる。以上の理由から、三角波信号入力を行った際を基準として回路設計を行っている。
【００６１】
まず、三角波信号入力時の応答特性について以下に説明する。シミュレーション条件として、電源電圧ＶＤＤを３．０Ｖ、参照電圧ＶＲＥＦを１．５Ｖとし、入力信号として５００Ｈｚの２個の三角波信号を入力して評価を行った。また、バイアス電流をＩＲＥＦ＝１０ｎＡとした。なお、負荷容量、つまり出力端子Ｔ３に接続される容量として、１ｐＦを想定している。
【００６２】
図１５（ａ）は図２の第１の従来例に係る２ステージコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図１５（ｂ）は図１５（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図１５（ｃ）は図１５（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。ここで、バイアス電流が１０ｎＡであり、図１５から明らかなように、２ステージコンパレータ回路の構造上の関係で、立ち上がり時間が遅く、立ち下がり時間が早い応答波形となっている。立ち上がり時間は、微小電流で充電することになるため、遅延時間が非常に大きくなっている。
【００６３】
図１６（ａ）は図５の第２の従来例に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図１６（ｂ）は図１６（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図１６（ｃ）は図１６（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図１６から明らかなように、三角波信号入力に対して、急峻な出力特性を実現していることが確認できた。
【００６４】
図１７（ａ）は図９Ａの第２の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図１７（ｂ）は図１７（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図１７（ｃ）は図１７（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図１７から明らかなように、２ステージコンパレータ回路とは異なり、立ちあがり時間の大幅な改善が確認できた。また、立ち下がり時間においても急峻な特性を得ることができることを確認した。
【００６５】
図１８（ａ）は図１３の第４の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、三角波信号を入力したときの出力応答波形を示す波形図であり、図１８（ｂ）は図１８（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図１８（ｃ）は図１８（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図１８から明らかなように、図１７の結果と同様に急峻な立ち上がり、立ち下がり特性を実現できていることが分かる。
【００６６】
次いで、矩形パルス信号入力の応答特性について以下に説明する。シミュレーション条件として、電源電圧ＶＤＤを３．０Ｖ、参照電圧ＶＲＥＦを１．５Ｖとし、入力に５００Ｈｚの２個の矩形パルス信号（デューティ５０％）を入力して評価を行った。また、バイアス電流をＩＲＥＦ＝１０ｎＡとした。なお、負荷容量、つまり出力端子Ｔ３に接続される容量として、１ｐＦを想定している。
【００６７】
図１９（ａ）は図２の第１の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図１９（ｂ）は図１９（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図１９（ｃ）は図１９（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図１９から明らかなように、三角波信号入力時と同様に立ち上がり時間が非常に長いことが確認できた。
【００６８】
図２０（ａ）は図５の第２の従来例に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図２０（ｂ）は図２０（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図２０（ｃ）は図２０（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。三角波信号入力の際には、急峻な立ち上がり波形を実現していたのに対して、図２０の結果では、立ち上がりが緩やかな形となっており、２ステージコンパレータ回路と同等の性能であり、改善効果が表れていないことが確認できた。これは、上述したように、三角波信号入力を基準に回路設計を行っているため、急峻なパルス信号入力に対して適応バイアス電流制御回路が十分な電流を生成できないことが原因であると考えられる。
【００６９】
図２１（ａ）は図９Ａの第２の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図２１（ｂ）は図２１（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図２１（ｃ）は図２１（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図２１から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かるた。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【００７０】
図２２（ａ）は図１３の第４の実施形態に係るコンパレータ回路のシミュレーション評価結果であって、矩形パルス信号を入力したときの出力応答波形を示す波形図であり、図２２（ｂ）は図２２（ａ）の出力応答波形のうちの立ち上がり波形の拡大図であり、図２２（ｃ）は図２２（ａ）の出力応答波形のうちの立ち下がり波形の拡大図である。図２２から明らかなように、立ち上がり、立ち下がり時間が大幅に改善されていることが分かる。また、三角波信号の場合と比較して、バラツキの影響が小さくなっていることが確認できた。
【００７１】
次いで、遅延時間の評価について以下に説明する。
【００７２】
図２３は本願で検討したコンパレータ回路の回路構成とその説明を示す表であり、図２４は図２３の各回路構成における遅延時間の評価結果を示す表である。ここで、入力の三角波信号、矩形パルス信号の周波数は５００Ｈｚとした。
【００７３】
三角波信号を入力した場合を基準に設計を行ったため、２ステージコンパレータ回路を除くすべての回路構成で、十分な遅延特性を実現することが確認できた。一方で、パルス信号を入力した場合を考える。２個の差動増幅器１４ａ，１４ｂを利用する「ＮＰＳ」及び「バルク（ＢＵＬＫ）」コンパレータ回路はともに立ち上がり時間が大きくは改善されていない。これは、上述したように、三角波信号を基準として回路パラメータを設計したため、矩形パルス信号を入力された際のハイレベルが十分確保することができず、応答時間の増大を招いたためである。これに対して、ＣＭＯＳインバータ回路の貫通電流ＩＣＳを用いたコンパレータ回路構成では、すべての回路で大幅な改善が実現できていることが確認できた。
【００７４】
まず、周波数特性のシミュレーション結果について以下に説明する。ここで、まず、三角波信号入力時における周波数特性を調査した。
【００７５】
図２５は図２３の各回路構成において三角波信号を入力したときのバイアス電流ＩＲＥＦと動作限界周波数との関係を示すグラフである。図２５から明らかなように、すべての結果より、バイアス電流を増加させると動作周波数が上昇することが確認できた。これは、バイアス電流の上昇によるコンパレータ回路の駆動力向上を示しており、直観的な考察と一致する。２ステージコンパレータ回路が最も遅く、インバータベースのコンパレータ回路が最も早く動作する結果が得られた。
【００７６】
図２６は図２３の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図２６のグラフは、コンパレータ回路に許容される電流当たりの動作限界周波数を示している。例えば、コンパレータ回路に５００ｎＡしか電流消費が許容しないと考えると、インバータベースのコンパレータ回路が高い性能を有することが確認できた。一方で、ＮＰＳ、バルクコンパレータ回路は、２ステージコンパレータ回路よりも性能が悪くなっていることが確認できた。これは、適応バイアス電流制御回路の出力するハイレベルの影響で、多くの電流を消費してしまうことが一因である。
【００７７】
図２７は図２３の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図２７では、バイアス電流を１０ｎＡに設定した。図２７から明らかなように、ＮＰＳ、バルクコンパレータ回路は、適応バイアス制御が多くの電流を生成し、これが電力増大を招く。このため、低周波数側から高い周波数に至るまで、高い電力消費となっている。一方で、インバータベースのコンパレータ回路は低周波において低電力で動作し、周波数の上昇に伴って電力が上昇していることが確認できた。電力の上昇は、インバータ回路の消費電力が周波数に依存して大きくなっていることを示している。なお、２ステージコンパレータ回路は約１ｋＨｚで動作できなくなる。
【００７８】
次いで、矩形パルス信号入力のシミュレーション結果について以下に説明する。
【００７９】
図２８は図２３の各回路構成において三角波信号を入力したときのバイアス電流ＩＲＥＦと動作限界周波数との関係を示すグラフである。図２８から明らかなように、三角波信号入力時とほぼ同様の傾向が確認できた。しかし、ＮＰＳ、バルクコンパレータ回路に関しては、性能が劣化している。これは、三角波信号の場合、入力信号が有限の傾きを持つため、適応バイアス電流制御回路の動作が追従できる。しかし、パルス信号入力の場合、急峻な信号変化のため適応バイアス電流制御回路が十分な電流を生成することができず、動作限界周波数の劣化につながったものである。
【００８０】
図２９は図２３の各回路構成において三角波信号を入力したときのコンパレータ回路の消費電流と動作限界周波数との関係を示すグラフである。図２９から明らかなように、三角波信号の場合と同様の傾向を確認できた。ＮＰＳ、バルクコンパレータ回路に関しては、三角波信号の場合と比較して、若干の動作周波数の改善がみられる。これは、入力信号が三角波信号からパルス信号に変わることで、パルス信号の場合の方がより大きなゲート・ソース間電圧を確保することができ、これが性能改善の一因として考えられる。
【００８１】
図３０は図２３の各回路構成において三角波信号を入力したときの入力三角波信号周波数とコンパレータ回路の消費電流との関係を示すグラフである。図３０では、バイアス電流を１０ｎＡに設定した。図３０から明らかなように、三角波信号入力と比較して、ＮＰＳ、バルクコンパレータ回路の低電力化が確認できた。これは、適応バイアス電流制御回路の入力波形依存性が原因である。
【００８２】
以上の検討結果をまとめると、今回検討したコンパレータ回路を大別すると３つのグループに分けることができる。
（１）標準コンパレータ回路（第１の従来例に係る２ステージコンパレータ回路）
（２）２つの差動増幅器を用いた適応バイアス電流制御方式によるコンパレータ回路（第２の従来例及び第１の実施形態に係るコンパレータ回路）
（３）ＣＭＯＳインバータを用いた適応バイアス電流制御方式によるコンパレータ回路（第２乃至第４の実施形態に係るコンパレータ回路）
【００８３】
上記３つのグループのコンパレータ回路を比較して、それぞれ次のようにまとめることができる。
（１）低電力を実現できるが、動作周波数が低い問題がある。
（２）適応バイアス制御方式の構成上、パルス信号入力に対する応答は問題が少ない。しかし、三角波信号に対する応答に問題が残る。三角波信号のような緩やかな波形が入力されると、適応バイアス電流制御回路が大電流を発生する可能性がある。つまり、入力波形に応じた設計が必要になる。また、適応バイアス電流制御回路に差動増幅器２個を要するため、回路規模が大きいという問題もある。
（３）入力波形の依存性が極めて小さく、非常にコンパクトな構成で実現できる。（２）の適応バイアス電流制御回路は２つの差動増幅器を用いて適応バイアス電流を生成している。これに対して、（３）のコンパレータ回路では１つの差動増幅器が「適応バイアス電流制御機能」と「論理判定機能」を同時に実現しているため、コンパクト・低電力なコンパレータ回路として機能している点に優位性がある。
【００８４】
なお、コンパレータ回路を微小電流で動作させる意味は低電力化のためであり、そのためには、電流源１１Ａのバイアス電流ＩＲＥＦを微小電流として、論理判定を行わない期間において、コンパレータ回路のＭＯＳＦＥＴをサブスレッショルド領域（ＭＯＳＦＥＴのゲート・ソース間電圧をしきい値（製造プロセスで変化するが、例えば、０．５Ｖである。）以下で微小電流動作する領域をいう。）で動作させている。
【産業上の利用可能性】
【００８５】
以上詳述したように、本発明に係るコンパレータ回路によれば、上記入力電圧及び上記参照電圧に基づいて、上記差動増幅器が論理判定を行わない期間は上記バイアス電流で上記差動増幅器を動作させる一方、上記差動増幅器が論理判定する期間は上記バイアス電流を増加させてなる適応バイアス電流を用いて上記差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路において、インバータ回路の貫通電流を利用して、もしくは、基板電位を変化させて差動増幅器の出力電圧を増大して、上記適応バイアス電流を増大させることにより、低消費電力動作を実現しつつ、信号処理に向けた論理判定時間を格段に削減することができ、高速で動作可能なコンパレータ回路を提供することができる。
【符号の説明】
【００８６】
１１…ゲートバイアス電圧生成回路、
１１Ａ…電流源、
１２，１２Ａ，１２Ｂ，１２Ｃ…差動増幅器、
１３…ソース接地増幅器、
１４，１４Ａ，１９，１９Ａ，１９Ｂ，１９Ｃ，２０…適応バイアス電流生成回路、
１４ａ，１４ｂ…差動増幅器、
１５，１６…バイアス制御回路、
１７，１８…インバータ回路、
Ｑ１１〜Ｑ１０２…ＭＯＳＦＥＴ、
Ｔ１〜Ｔ４…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成23年3月11日(2011.3.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
差動増幅器により、２つの入力信号、すなわち入力電圧ＶＩＮと参照電圧ＶＲＥＦを比較する。入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき、テール電流ＩＴＡＩＬはすべて入力電圧ＶＩＮ側のＭＯＳＦＥＴＱ２３を流れるため、差動増幅器１２の出力電圧ＶＯはハイレベルを示す。逆に、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高いとき、ＭＯＳＦＥＴＱ２１に流れるテール電流ＩＴＡＩＬはすべて参照電圧ＶＲＥＦ側のＭＯＳＦＥＴＱ２２，Ｑ２４を流れるため、差動増幅器１２の出力電圧ＶＯはローレベルを示す。差動増幅器の出力電圧のハイレベルは、ＩＴＡＩＬを流すＭＯＳＦＥＴＱ２１のドレイン電圧が有限の電圧値を持つため、接地電位から電源電圧ＶＤＤまでフルスイングしない。また、差動増幅器１２単体の電圧利得（ゲイン）では不十分であることが多いため、後段のソース接地増幅器１３を利用する。これにより、出力電圧ＶＯＵＴは急峻にフルスイングする特性を示す。よって、図２の２ステージコンパレータ回路においては、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき出力電圧ＶＯＵＴはローレベルを示し、また、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも高いとき出力電圧ＶＯＵＴはハイレベルを示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図３は図２の２ステージコンパレータ回路において寄生容量ＣＬ１，ＣＬ２を考慮したときの回路図である。図３において、ＣＬ１は差動増幅器１２の出力端子の寄生容量であり、ＣＬ２はソース接地増幅器１３の出力端子の寄生容量（負荷容量を含む）である。すなわちコンパレータ回路の各段の出力端子（差動増幅器１２の出力端子とソース接地増幅器１３の出力端子）にはこれらの容量ＣＬ１、ＣＬ２が存在し、これを考慮する必要がある。テール電流ＩＴＡＩＬ＝ＩＲＥＦは、これらの容量を充放電することで論理出力を決定する。このため、バイアス電流を微小電流に設定すると、これらの容量を充放電するスピード、すなわちＣＬ１／ＩＲＥＦ、ＣＬ２／ＩＲＥＦが極端に大きくなり、数百マイクロ秒オーダー以上の時間を要することになる。バイアス電流値ＩＲＥＦをナノアンペアオーダーに設定することは、超低電力動作を実現できる一方で、論理判定時間が長くなる問題点があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
さらに、ＮＰＳ社の適応制御型コンパレータ回路では、差動増幅器１４ａ，１４ｂの各出力電圧の遷移タイミングをそれぞれ変更することでより、より大きな出力電流を生成する機構を組み込んでいる。すなわち、２つの差動増幅器１４ａ，１４ｂに意図的にオフセット電圧を生成することで適応バイアス電流ＩＡＤＰを制御することができる。このオフセット電圧は、各差動増幅器１４ａ，１４ｂを構成する入力ＭＯＳＦＥＴペア（Ｑ４２−Ｑ４３，Ｑ４７−Ｑ４８）やカレントミラー回路（Ｑ４４−Ｑ４５，Ｑ４９−Ｑ５０）のＭＯＳＦＥＴサイズに差を持たせることで生成する。これにより、適応バイアス電流生成回路１４で用いられる差動増幅器１４ａ，１４ｂの論理反転ポイントをずらすことができる。この様子を図６（ｂ）に示す。ローレベルからハイレベルへ遷移する差動増幅器１４ａをより低い電圧で遷移させ、またハイレベルからローレベルへ遷移する差動増幅器１４ｂをより高い電圧で遷移させる。これにより、適応バイアス電流を生成するＭＯＳＦＥＴは、より大きなハイレベル電圧を受けることができるようになり、大きな適応バイアス電流ＩＡＤＰを生成できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
第２の実施形態に係るコンパレータ回路の差動増幅器１２では、バイアス電流ＩＲＥＦと適応バイアス電流ＩＡＤＦを１つのカレントミラー回路でモニタし、差動増幅器１２にバイアスする。このため、ｐＭＯＳカレントミラー回路の電流ミラー精度を確保するために長チャネルデバイスを用いる必要があった。カレントミラー回路のダイオード接続ＭＯＳＦＥＴＱ７１は常にバイアス電流ＩＲＥＦをモニタするため、このＭＯＳＦＥＴＱ７１による電圧降下を検討する必要がある。すなわち、このＭＯＳＦＥＴＱ７１には論理反転をモニタするインバータ回路１７が接続されるため、インバータ回路１７のハイレベル論理電圧が電源電圧ＶＤＤから数百ミリボルト低い電圧となる。この電圧ドロップの影響が最終段のインバータ回路１８に影響を及ぼす場合がある。すなわち、前段のインバータ回路１７のハイレベル論理が電源電圧ＶＤＤよりも低い電圧となるため、この影響で最終段のインバータ回路１８、特にｐＭＯＳＦＥＴＱ３３のリーク電流を発生させ電力を増大させる可能性がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図１０は図９Ａの最終段のインバータ１８のリーク電流の問題点を示す回路図である。上記の様子を図１０に示しており、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも低いとき、差動増幅器１２の出力電圧はローレベルになる。そして、出力段のインバータ回路１８はこのローレベル信号を検出し、ハイレベルを出力する。しかし、インバータ回路１７の上段にはバイアス電流ＩＲＥＦや適応バイアス電流ＩＡＤＰをモニタするカレントミラー回路（ＭＯＳＦＥＴＱ７１）が存在するため、インバータ回路１７の出力するハイレベル論理レベルは電源電圧ＶＤＤよりも低い電圧（ＶＤＤ−ＶＤＰ）となる。ここで、ＶＤＰはｐＭＯＳＦＥＴＱ７１のドレイン・ソース間電圧ＶＤＳである。従って、このときの最終段インバータ回路１８のｐＭＯＳＦＥＴＱ３３のゲート・ソース間電圧ＶＧＳは電圧ＶＤＰとなる。この電圧ＶＤＰがリーク電流ＩＬＥＡＫを流す可能性がある。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2011182188.tif 000036