(57)【要約】【課題】可変抵抗メモリ装置及びその製造方法を提供する。【解決手段】可変抵抗メモリ装置及びその製造方法を提供する。基板上に複数の下部電極を構成し、前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜を構成し、前記第１層間絶縁膜上に前記第１方向と交差する第２方向に延長される上部電極を構成し、前記トレンチ内に前記上部電極の側壁にアライメントされる側壁を有する可変抵抗パターンを形成する。【選択図】図２
2011129934.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の複数の下部電極と
複数の前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、前記第１方向と交差する第２方向に延長される上部電極と、
前記トレンチ内に形成され、前記上部電極の側壁にアライメントされる側壁を含む複数の可変抵抗パターンを有することを特徴とする可変抵抗メモリ装置。
【請求項２】
前記可変抵抗パターンのアライメントされた前記側壁は前記第２方向と平行であることを特徴とする請求項１に記載の可変抵抗メモリ装置。
【請求項３】
前記トレンチは前記第２方向に隣接する２つの下部電極をともに露出することを特徴とする請求項１に記載の可変抵抗メモリ装置。
【請求項４】
基板と、
前記基板上の複数の下部電極と、
前記下部電極上に形成され、第１方向に延長される複数の可変抵抗ラインと、
前記可変抵抗ライン上に形成され、前記第１方向と交差する第２方向に延長される上部電極を含むことを特徴とする可変抵抗メモリ装置。
【請求項５】
基板上に複数の下部電極を形成し、
前記下部電極上に第１方向に延長される複数の可変抵抗ラインを形成し、
前記可変抵抗ライン上に、前記第１方向と交差する第２方向に延長される上部電極を形成することを特徴とする可変抵抗メモリ装置の製造方法。
【請求項６】
前記上部電極を形成することは、
前記可変抵抗ライン上に導電膜を形成し、
前記導電膜上に前記第２方向に延長されるマスクパターンを形成し、
前記マスクパターンによって前記導電膜を前記第２方向に延長されるようにパターニングすることを特徴とする請求項５に記載の可変抵抗メモリ装置の製造方法。
【請求項７】
前記マスクパターンによってパターニングすることは、前記可変抵抗ラインをパターニングして前記第１方向に分離された可変抵抗パターンを形成することを特徴とする請求項６に記載の可変抵抗メモリ装置の製造方法。
【請求項８】
前記下部電極は前記第２方向への長さが前記第１方向への長さよりさらに長い上面を有するよう形成されることを特徴とする請求項５に記載の可変抵抗メモリ装置の製造方法。
【請求項９】
前記可変抵抗ラインを形成することは、
前記下部電極上に層間絶縁膜を形成し、
前記層間絶縁膜に前記第１方向に延長され、前記下部電極の上面の少なくとも一部を露出するトレンチを形成し、
前記トレンチ上に可変抵抗物質膜を形成することを特徴とする請求項５に記載の可変抵抗メモリ装置の製造方法。
【請求項１０】
前記トレンチは前記第２方向に隣接する２つの下部電極をともに露出するよう形成されることを特徴とする請求項９に記載の可変抵抗メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、さらに詳しくは、可変抵抗メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は揮発性（ｖｏｌａｔｉｌｅ）メモリ装置と不揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリ装置に分けられる。
【０００３】
揮発性メモリ装置は電源の供給が遮断されると、貯蔵されたデータが消去されるメモリ装置、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等がある。そして、不揮発性メモリ装置は電源の供給が遮断されても貯蔵されたデータが消去されないメモリ装置、例えば、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）等がある。
【０００４】
最近、半導体メモリ装置の高性能化及び低電力化により、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような次世代の半導体メモリ装置等が開発されている。斯かる次世代の半導体メモリ装置を構成する物質等は電流又は電圧によって、抵抗値が異なり、電流又は電圧の供給が遮断されても抵抗値をそのまま維持する特性を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２００６−０１９７１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、電気特性及び信頼性が向上される可変抵抗メモリ装置及びその製造方法を提供することである。
また、本発明が解決しようとする他の課題等は、次の説明から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本発明の課題等を解決するための可変抵抗メモリ装置を提供する。該可変抵抗メモリ装置は基板、前記基板上の複数の下部電極、前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜、前記第１層間絶縁膜上に形成され、前記第１方向と交差する第２方向に延長される上部電極、前記トレンチ内に形成され、前記上部電極の側壁にアライメントされる側壁を含む複数の可変抵抗パターンを有する。本発明の一実施形態において、前記トレンチは前記第２方向に隣接する２つの下部電極をともに露出する。
【０００８】
本発明の異なる実施形態において、前記可変抵抗パターンは前記第１方向に各下部電極上に分離されて形成される島型である。
【０００９】
本発明のまた異なる実施形態において、前記可変抵抗メモリ装置は基板、前記基板上の複数の下部電極、前記下部電極上に形成され、第１方向に延長される可変抵抗ライン、前記可変抵抗ライン上に形成され、前記第１方向と交差する第２方向に延長される上部電極を含む。
【００１０】
また、上述した課題等を解決するための可変抵抗メモリ装置の製造方法を提供する。該製造方法は基板上に複数の下部電極を形成し、前記下部電極上に第１方向に延長される可変抵抗ラインを形成し、前記可変抵抗ライン上に、前記第１方向と交差する第２方向に延長される上部電極を形成することを含む。
【００１１】
本発明の一実施形態において、前記上部電極を形成することは、前記可変抵抗ライン上に導電膜を形成し、前記導電膜上に前記第２方向に延長されるマスクパターンを形成し、前記マスクパターンによって前記導電膜を前記第２方向に延長されるようにパターニングすることを含む。
【００１２】
本発明の異なる実施形態において、前記マスクパターンによってパターニングすることは、前記可変抵抗ラインをパターニングして前記第１方向に分離された可変抵抗パターンを形成することを含む。
【００１３】
本発明のまた異なる実施形態において、前記可変抵抗ラインを形成することは、前記下部電極上に層間絶縁膜を形成し、前記層間絶縁膜に前記第１方向に延長され、前記下部電極の上面の少なくとも一部を露出するトレンチを形成し、前記トレンチ上に可変抵抗物質膜を形成することを含む。
【発明の効果】
【００１４】
上部電極と可変抵抗パターンの誤整列の問題を解決できる。従って、電気特性及び信頼性が向上される可変抵抗メモリ装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態等による可変抵抗メモリ装置のメモリセルアレイを示す回路図である。
【図２】本発明の第１実施形態による可変抵抗メモリ装置の平面図である。
【図３】図２のＡ−Ａ’線による断面図である。
【図４】図２のＢ−Ｂ’線による断面図である。
【図５】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＡ−Ａ’線による断面図である。
【図６】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＢ−Ｂ’線による断面図である。
【図７】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＡ−Ａ’線による断面図である。
【図８】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＢ−Ｂ’線による断面図である。
【図９】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＡ−Ａ’線による断面図である。
【図１０】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＢ−Ｂ’線による断面図である。
【図１１】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＡ−Ａ’線による断面図である。
【図１２】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＢ−Ｂ’線による断面図である。
【図１３】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＡ−Ａ’線による断面図である。
【図１４】本発明の第１実施形態による可変抵抗メモリ装置の製造方法を示す図２のＢ−Ｂ’線による断面図である。
【図１５】本発明の第２実施形態による可変抵抗メモリ装置の平面図である。
【図１６】図１５のＣ−Ｃ’線による断面図である。
【図１７】図１５のＤ−Ｄ’線による断面図である。
【図１８】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＣ−Ｃ’線による断面図である。
【図１９】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＤ−Ｄ’線による断面図である。
【図２０】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＣ−Ｃ’線による断面図である。
【図２１】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＤ−Ｄ’線による断面図である。
【図２２】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＣ−Ｃ’線による断面図である。
【図２３】本発明の第２実施形態による可変抵抗メモリ装置の製造方法を示す図１５のＤ−Ｄ’線による断面図である。
【図２４】本発明の第３実施形態による可変抵抗メモリ装置の平面図である。
【図２５】図２４のＥ−Ｅ’線による断面図である。
【図２６】１４のＦ−Ｆ’線による断面図である。
【図２７】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＥ−Ｅ’線による断面図である。
【図２８】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＦ−Ｆ’線による断面図である。
【図２９】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＥ−Ｅ’線による断面図である。
【図３０】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＦ−Ｆ’線による断面図である。
【図３１】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＥ−Ｅ’線による断面図である。
【図３２】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＦ−Ｆ’線による断面図である。
【図３３】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＥ−Ｅ’線による断面図である。
【図３４】本発明の第３実施形態による可変抵抗メモリ装置の製造方法を示す図２４のＦ−Ｆ’線による断面図である。
【図３５】本発明の第４実施形態による可変抵抗メモリ装置の平面図である。
【図３６】図３５のＧ−Ｇ’線による断面図である。
【図３７】図３５のＨ−Ｈ’線による断面図である。
【図３８】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＧ−Ｇ’線による断面図である。
【図３９】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＨ−Ｈ’線による断面図である。
【図４０】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＧ−Ｇ’線による断面図である。
【図４１】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＨ−Ｈ’線による断面図である。
【図４２】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＧ−Ｇ’線による断面図である。
【図４３】本発明の第４実施形態による可変抵抗メモリ装置の製造方法を示す図３５のＨ−Ｈ’線による断面図である。
【図４４】本発明の実施形態等による可変抵抗メモリ装置の適用例を示すメモリシステムのブロック図である。
【発明を実施するための形態】
【００１６】
本発明の長所及び特徴、そして、本発明の課題を解決するための方法は添付の図面と後述の実施形態によって明確になるであろう。
【００１７】
しかし、本発明は以下に開示される実施形態によって限定されず、異なる様々な形態で具現できる。ここに紹介する実施形態は開示される内容が完全になるように、そして、当業者等に本発明の思想が十分に伝えられるように提供されるものである。
【００１８】
また、本発明の明細書から、導電性膜、半導体膜又は絶縁性膜等のある物質膜が異なる物質膜又は基板“上”にあるものと言及された場合、斯かる物質膜は異なる物質膜又は基板上に直接形成されたり、それらの間に他の物質膜が介されたりすることも含む。
【００１９】
また、本明細書の様々な実施形態等から第１、第２、第３等の用語が物質膜又は工程段階を説明するために使われるが、斯かる用語等は、但し、ある特定の物質膜又は工程段階を異なる物質膜又は異なる工程段階と区別するために使われるだけである。
【００２０】
本発明の明細書から言及される用語は実施形態等を説明するためのものであり、本発明を制限するものではない。本発明の明細書から、単数形は特別に言及されていない限り複数形も含む。明細書から言及される‘含む’（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）は１つ以上の異なる構成要素の存在又は追加を排除しない。
【００２１】
また、本発明の明細書から記述される実施形態等は、本発明の理想的な例示図、即ち、断面図及び／又は平面図等を参照して説明する。図面において、膜及び領域等の厚さは技術の効果的な説明のために誇張された。従って、製造技術及び／又は誤差等によって例示図の形態を変形できる。
【００２２】
従って、本発明の実施形態等は示された特定の形態に限らず、製造工程によって生成される形態の変化も含む。例えば、直角で示されたエッチング領域はラウンドされたり、所定の曲率を有する形態も含む。従って、図面から例示された領域等の形態は素子の領域の特定形態を例示するためであり、発明の範囲を限定するものではない。
【００２３】
以下に、図面等を参照して、本発明の実施形態等による可変抵抗メモリ装置及びその製造方法に対して詳しく説明する。
【００２４】
図１は、本発明の実施形態等による可変抵抗メモリ装置のメモリセルアレイを示す回路図である。
【００２５】
図１を参照すると、複数のメモリセル１０がマトリックスの形態で配列される。前記メモリセル１０は可変抵抗素子１１と選択素子１２を含む。前記可変抵抗素子１１と前記選択素子１２はビットラインＢＬとワードラインＷＬとの間に介される。
【００２６】
前記可変抵抗素子１１は前記ビットラインＢＬを通じて供給される電流の量によって状態が決まる。前記選択素子１２は前記可変抵抗素子１１と前記ワードラインＷＬとの間に接続され、前記ワードラインＷＬの電圧によって前記可変抵抗素子１１への電流の供給を制御する。前記選択素子１２はダイオード（ｄｉｏｄｅ）、ＭＯＳトランジスタ又はバイポーラ（ｂｉｐｏｌａｒ）トランジスタからなる。
【００２７】
本発明の実施形態等において、前記可変抵抗素子１１として相変化物質を採択したメモリセル等を含む相変化メモリ装置を一例として説明する。しかし、本発明の技術思想はこれに制限されない。前記相変化物質は温度及び冷却時間によって比較的抵抗が高い非晶質状態と、比較的抵抗が低い結晶質状態を有する。前記非晶質状態はセット（ＳＥＴ）状態であり、前記結晶質状態はリセット（ＲＥＳＥＴ）状態である。斯かる相変化メモリ素子は下部電極を通じて供給される電流によってジュール熱（Ｊｏｕｌｅ´ｓ  ｈｅａｔ）が発生して相変化物質を加熱させる。この際、ジュール熱は相変化物質の比抵抗及び電流の供給時間に比例して発生する。
【００２８】
図２は本発明の第１実施形態による可変抵抗メモリ装置の平面図である。図３及び図４は本発明の第１実施形態による可変抵抗メモリ装置の断面図である。図３及び図４は各々図２のＡ−Ａ’線及びＢ−Ｂ’線に沿って切断した断面図である。
【００２９】
図２、図３及び図４を参照すると、基板１０１上に下部電極１１２を含む第１層間絶縁膜１１０が形成される。前記基板１０１は第１方向に延長されるワードラインＷＬを含む。前記ワードラインＷＬは不純物がドープされたドープラインである。また、前記半導体基板は複数の前記ワードラインＷＬに電気的に接触された選択素子（図示せず）を含む。前記下部電極１１２は上面が一字形（ｌｉｎｅ  ｔｙｐｅ）、弧形（ａｒｃ  ｔｙｐｅ）、円形、四角形又はリング形（ｒｉｎｇ  ｔｙｐｅ）からなる。本実施形態において、前記下部電極１１２は前記第１方向と交差する第２方向に一列に配列された一字形（ｌｉｎｅ  ｔｙｐｅ）からなる。即ち、前記下部電極１１２の上面は前記第２方向に長軸を有し、前記第１方向に短軸を有する。
【００３０】
前記下部電極１１２上には可変抵抗パターン１２３、例えば、相変化物質パターンが形成される。前記可変抵抗パターン１２３は状態が可逆的に変化できる物質で形成される。前記可変抵抗パターン１２３はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系元素であるＴｅ及びＳｅ中で少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣの中で選択される少なくとも１つが混合された化合物から構成される。本実施形態において、前記可変抵抗パターン１２３はＵ字形からなる。前記可変抵抗パターン１２３は前記第１方向に延長されるトレンチ１１５内に形成される。前記トレンチ１１５は第２層間絶縁膜１２０に形成される。従って、前記可変抵抗パターン１２３は前記第２方向に下部電極１１２上に分離されて形成される。また、前記可変抵抗パターン１２３は前記第１方向に分離されるよう形成される。即ち、前記可変抵抗パターン１２３は図３に示したように前記第１方向に下部電極１１２上に分離されて形成される。即ち、前記可変抵抗パターン１２３は下部電極１１２上に島型（ｉｓｏｌａｔｅｄ  ｔｙｐｅ）に形成される。前記可変抵抗パターン１２３の島型の構造はセル間の干渉現象を緩和させる。
【００３１】
前記可変抵抗パターン１２３上に熱損失防止パターン１２８が形成される。前記熱損失防止パターン１２８は相変化物質が加熱されるとき発生する熱が損失されることを防止する。従って、小さい電流量で相変化物質を溶融点まで加熱することができる。即ち、可変抵抗メモリ装置の消費電力を減らすことができる。前記熱損失防止パターン１２８は、例えば、ＳｉＯＮ、Ｃ、ＡＬＤ−ＡｌＮ、ＧｅＮ、Ａｌ２Ｏ３、ＭｇＯ、ＳｉＯ２、ＣａＯ、Ｙ２Ｏ３、ＴｉＯ２、Ｃｒ２Ｏ３、ＦｅＯ、ＣｏＯ、ＺｒＯ及びＣｕＯ２の中で選択される何れか１つを含む絶縁膜で形成される。
【００３２】
前記熱損失防止パターン１２８は前記可変抵抗パターン１２３上に前記可変抵抗パターン１２３と同様な形状で形成される。前記熱損失防止パターン１２８上に前記トレンチ１１５を埋める絶縁パターン１３１が形成される。前記絶縁パターン１３１は酸化膜からなる。
【００３３】
前記可変抵抗パターン１２３上には、前記第２方向に延長される上部電極１３７が形成される。前記上部電極１３７は前記トレンチ１１５と交差する。前記可変抵抗パターン１２３と前記上部電極１３７との間には拡散防止パターン１３５が形成される。前記拡散防止パターン１３５は前記第２方向に延長される。
【００３４】
前記可変抵抗パターン１２３、前記熱損失防止パターン１２８、前記絶縁パターン１３１、前記拡散防止パターン１３５及び前記上部電極１３７は図３に示したようにアライメントされた（ａｌｉｇｎｅｄ）側壁１３８を有する。即ち、前記可変抵抗パターン１２３、前記熱損失防止パターン１２８、前記絶縁パターン１３１は前記上部電極１３７の側壁に整列された側壁を含む。前記アライメントされた側壁１３８の間に第３層間絶縁膜１４０が形成される。
【００３５】
前記上部電極１３７上に前記ワードラインＷＬと交差するビットラインＢＬが形成される。前記ビットラインＢＬは第４層間絶縁膜１４５のコンタクトプラグ１４１を通じて前記上部電極１３７と電気的に接続される。
【００３６】
本実施形態において、前記上部電極１３７とアライメントされた前記可変抵抗パターン１２３の側壁は前記下部電極１１２とは相対的に遠い距離を置いて配置される。従って、前記可変抵抗パターン１２３のパターニングの際、発生する損傷による電気特性の劣化が改善される。
【００３７】
続いて、本発明の第１実施形態による可変抵抗メモリ装置の製造方法を説明する。
【００３８】
図５、図７、図９、図１１、図１３は本発明の第１実施形態による可変抵抗メモリ装置の製造方法を順に示す図２のＡ−Ａ’線に沿って切断した断面図である。図６、図８、図１０、図１２、図１４は本発明の第１実施形態による可変抵抗メモリ装置の製造方法を順に示す図２のＢ−Ｂ’線に沿って切断した断面図である。
【００３９】
図２、図５及び図６を参照すると、ワードラインＷＬ及び選択素子（図示せず）を含む基板１０１が形成される。前記基板１０１内の前記ワードラインＷＬはライン形態で不純物がドープされた不純物領域であり、前記ワードラインＷＬ間に素子分離膜（図示せず）を形成する。前記ワードラインＷＬ上にはダイオード又はトランジスタのような選択素子（図示せず）が形成される。先ず、前記基板１０１上に第１層間絶縁膜１１０を形成する。前記第１層間絶縁膜１１０は、例えば、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）又はＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）等のようなシリコーン酸化膜からなる。以下に、説明する異なる層間絶縁膜も同じ物質からなる。前記第１層間絶縁膜１１０に下部電極１１２が形成される。前記下部電極１１２は前記ワードラインＷＬ上から前記第２方向への長さが前記第１方向への長さより長く形成される。前記下部電極１１２は前記第１層間絶縁膜１１０をパターニングした後、導電膜を蒸着して形成する。前記導電膜の蒸着後、平坦化工程が行なわれる。前記下部電極１１２は、例えば、Ｔｉ、ＴｉＳｉｘ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＳｉＮ、ＴｉＢＮ、Ｗ、ＷＳｉｘ、ＷＮ、ＷＯＮ、ＷＳｉＮ、ＷＢＮ、ＷＣＮ、Ｔａ、ＴａＳｉｘ、ＴａＮ、ＴａＯＮ、ＴａＡｌＮ、ＴａＳｉＮ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＭＯＳｉＮ、ＭｏＡｌＮ、ＮｂＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、Ｒｕ、ＣｏＳｉｘ、ＮｉＳｉｘ、導電性炭素（ｃｏｎｄｕｃｔｉｖｅ  ｃａｒｂｏｎ）、Ｃｕ及びこれらの組合からなる群から選択される物質で形成される。
【００４０】
図２、図７及び図８を参照すると、前記下部電極１１２上に第２層間絶縁膜１２０が形成される。前記第２層間絶縁膜１２０がパターニングされて前記第１方向に延長されるトレンチ１１５が形成される。前記トレンチ１１５は前記下部電極１１２の上面の少なくとも一部を露出するよう形成される。前記トレンチ１１５は上部から下部の方に幅がだんだん減少するよう前記第２層間絶縁膜１２０を異方性エッチングして形成される。
【００４１】
前記トレンチ１１５の側壁及び底面と前記第２層間絶縁膜１２０上に可変抵抗物質膜１２１が形成される。前記可変抵抗物質膜１２１は前記下部電極１１２と電気的に接続される。前記可変抵抗物質膜１２１はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系元素であるＴｅ及びＳｅ中で少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びＣの中で選択される少なくとも１つが混合された化合物から構成される。前記可変抵抗物質膜１２１は物理蒸着法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏ  Ｄｅｐｏｓｉｔｉｏｎ）又は化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成される。前記可変抵抗物質膜１２１は前記トレンチ１１５の中に均一に蒸着される。前記可変抵抗物質膜１２１の形成前に、シード層（図示せず）がさらに形成される。前記シード層はチタニウム酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜等の金属酸化膜からなる。
【００４２】
また、前記可変抵抗物質膜１２１上には熱損失防止膜１２６が形成される。
【００４３】
前記熱損失防止膜１２６は前記可変抵抗物質膜１２１の表面に沿って均一に形成される。前記熱損失防止膜１２６は相変化物質が加熱されるとき発生する熱が損失されることを防止する。なお、前記熱損失防止膜１２６は後の工程から前記可変抵抗物質膜１２１を保護する役割をする。前記熱損失防止膜１２６は、例えば、ＳｉＯＮ、Ｃ、ＡＬＤ−ＡｌＮ、ＧｅＮ、Ａｌ２Ｏ３、ＭｇＯ、ＳｉＯ２、ＣａＯ、Ｙ２Ｏ３、ＴｉＯ２、Ｃｒ２Ｏ３、ＦｅＯ、ＣｏＯ、ＺｒＯ及びＣｕＯ２の中で選択される何れか１つを含む絶縁膜で形成される。前記熱損失防止膜１２６はＰＥ−ＣＶＤ法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）によって形成される。
【００４４】
図２、図９及び図１０を参照すると、前記熱損失防止膜１２６上には前記トレンチ１１５が完全に埋められるよう絶縁膜１３０が形成される。前記絶縁膜１３０はギャップフィル特性が良いシリコーン酸化膜、例えば、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化物、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＨＳＱ（ｈｙｄｒｏｓｉｌｓｅｓｑｕｉｏｘａｎｅ）又はＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）を含む。
【００４５】
前記トレンチ１１５内に前記絶縁膜１３０を充填した後、平坦化工程を行なって前記可変抵抗物質膜１２１を可変抵抗ライン１２２に分離する。前記可変抵抗ライン１２２は前記トレンチ１１５内から前記第１方向に延長される。前記熱損失防止膜１２６は前記平坦化工程によって熱損失防止予備パターン１２７になる。前記平坦化工程は化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）又はエッチバック（ｅｔｃｈ  ｂａｃｋ）工程である。この際、前記熱損失防止膜１２６がエッチング止め膜の役割をする。前記平坦化工程の後、不活性気体を用いるプラズマ処理が行なわれる。前記プラズマ処理によって平坦化工程による可変抵抗パターン等の表面の損傷又は表面の汚染物質を除去することができる。即ち、不活性気体にＲＦパワーを印加してプラズマを発生させ、そのプラズマを可変抵抗パターンの表面と反応させる。これによって、平坦化工程の際、損傷された可変抵抗パターン等の表面が除去される。ここで、不活性気体は、例えば、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ又はＸｅが利用される。
【００４６】
続いて、図２、図１１及び図１２を参照すると、前記可変抵抗ライン１２２、前記熱損失防止予備パターン１２７及び前記絶縁膜１３０上に導電膜１３６が形成される。前記導電膜１３６は前記下部電極１１２と同じ物質からなる。前記導電膜１３６と前記可変抵抗ライン１２２との間に拡散防止膜１３４が形成される。前記導電膜１３６及び前記拡散防止膜１３４はＰＶＤ法又はＣＶＤ法によって形成される。前記拡散防止膜１３４はＴｉ、Ｔａ、Ｍｏ、Ｈｆ、Ｚｒ、Ｃｒ、Ｗ、Ｎｂ、Ｖ、Ｎ、Ｃ、Ａｌ、Ｂ、Ｐ、Ｏ及びＳ中で少なくとも１つを含む。例えば、前記拡散防止膜１３４はＴｉＮ、ＴｉＷ、ＴｉＣＮ、ＴｉＡｌＮ、ＴｉＳｉＣ、ＴａＮ、ＴａＳｉＮ、ＷＮ、ＭｏＮ及びＣＮの中で少なくとも１つを含む。続いて、前記導電膜１３６上にマスクパターン１３９が形成される。前記マスクパターン１３９は前記第２方向に延長される。
【００４７】
続いて、図２、図１３及び図１４を参照すると、前記マスクパターン１３９をマスクにして前記導電膜１３６、前記拡散防止膜１３４、前記絶縁膜１３０、前記熱損失防止予備パターン１２７及び前記可変抵抗ライン１２２がパターニングされる。前記パターニングは乾式エッチングで行なわれる。前記パターニング後、前記マスクパターン１３９は除去されても良い。前記パターニングによって上部電極１３７、拡散防止パターン１３５、絶縁パターン１３１、熱損失防止パターン１２８及び可変抵抗パターン１２３が形成される。即ち、前記パターニングによって前記上部電極１３７と前記可変抵抗パターン１２３が同時に形成される。従って、前記可変抵抗パターン１２３は前記上部電極１３７の側壁にアライメントされた側壁を有する。前記パターニングによって前記可変抵抗パターン１２３は各セル別に分離された島型に形成される。
【００４８】
また、図２、図３及び図４を参照すると、前記パターニングによって形成されたリセス領域に第３層間絶縁膜１４０が形成される。前記第３層間絶縁膜１４０は前記基板１０１上に絶縁物質を蒸着した後、前記上部電極１３７の上面が露出されるよう平坦化して形成される。
【００４９】
前記上部電極１３７上には第４層間絶縁膜１４５を形成し、前記第４層間絶縁膜１４５をパターニングして前記上部電極１３７を露出するビットライン用のコンタクトホールを形成する。前記ビットライン用のコンタクトホール内に導電物質を充填してコンタクトプラグ１４１を形成する。前記コンタクトプラグ１４１上に前記コンタクトプラグ１４１と接触するビットラインＢＬを形成する。前記ビットラインＢＬは前記上部電極１３７と平行に前記第２方向へ延長される長さを有する。
【００５０】
最近、メモリ素子の高集積化によって、電極と可変抵抗パターンの整列がもっと厳しくなっている。即ち、可変抵抗パターンと上部電極が同じ方向に延長された構造において、整列のための工程マージンがだんだん減っている。本実施形態によると、前記可変抵抗ライン１２２が前記上部電極１３７と交差して形成され、前記上部電極１３７とともにパターニングされるので前記可変抵抗パターン１２３と前記上部電極１３７の誤整列の問題を解決することができる。
【００５１】
また、前記パターニングによって前記可変抵抗パターン１２３が各セル別に分離された島型の構造を有する。前記島型の構造はセル間の干渉を緩和させる。
【００５２】
本実施形態によると、前記第１方向に延長された前記トレンチ１１５内に前記可変抵抗ライン１２２を形成した後、前記上部電極１３７とともにパターニングして前記第１方向に各セル別に分離された島型の構造を有する可変抵抗パターンを形成する。前記島型の構造は層間絶縁膜にビアホールを形成した後、これを可変抵抗物質で充填して形成されることができるが、メモリセルのサイズが減ることによって前記充填工程がもっと厳しくなる。しかし、本実施形態によると、より容易に島型の構造を有する可変抵抗パターンを形成することができる。
【００５３】
以下に、本発明の第２実施形態による可変抵抗メモリ装置及びその製造方法を説明する。
【００５４】
下部電極及び可変抵抗パターンを除いて他の技術構成は第１実施形態と同様である。従って、説明の便宜のために、同じ技術構成に対しては説明を省略する。
【００５５】
図１５は本発明の第２実施形態による可変抵抗メモリ装置の平面図である。図１６及び図１７は本発明の第２実施形態による可変抵抗メモリ装置の断面図である。図１６及び図１７は各々図１５のＣ−Ｃ’線及びＤ−Ｄ’線に沿って切断した断面図である。
【００５６】
図１５、図１６及び図１７を参照すると、基板１０１上に下部電極１１２を含む第１層間絶縁膜１１０が形成される。前記基板１０１は第１方向に延長されたワードラインＷＬを含む。前記ワードラインＷＬは不純物がドープされたドープラインである。また、前記半導体基板は前記ワードラインＷＬに接触された選択素子（図示せず）を含む。前記下部電極１１２は上面が一字形（ｌｉｎｅ  ｔｙｐｅ）、弧形（ａｒｃ  ｔｙｐｅ）、円形、四角形又はリング形（ｒｉｎｇ  ｔｙｐｅ）からなる。本実施形態において、前記下部電極１１２は弧形（ａｒｃ  ｔｙｐｅ）に形成される。前記弧形の下部電極１１２の上面は前記第２方向への長さが前記第１方向への長さより長い。
【００５７】
前記下部電極１１２上には可変抵抗パターン１２３、例えば、相変化物質パターンが形成される。本実施形態において、前記可変抵抗パターン１２３は縦断面が四角形である。前記可変抵抗パターン１２３は前記第１方向に延長されるトレンチ１１５内に形成される。前記トレンチ１１５は第２層間絶縁膜１２０に形成される。従って前記可変抵抗パターン１２３は前記第２方向に下部電極１１２上に分離されて形成される。また、前記可変抵抗パターン１２３は前記第１方向に分離される。即ち、前記可変抵抗パターン１２３は図１６に示したように前記第１方向へ各下部電極１１２上に分離されて形成される。即ち、前記可変抵抗パターン１２３は各下部電極１１２上に島型に形成される。前記可変抵抗パターン１２３の島型の構造はセル間の干渉現象を緩和させる。
【００５８】
前記可変抵抗パターン１２３上には前記第２方向に延長される上部電極１３７が形成される。前記上部電極１３７は前記トレンチ１１５と交差する。前記可変抵抗パターン１２３と前記上部電極１３７との間に拡散防止パターン１３５が形成される。前記拡散防止パターン１３５は前記第２方向に延長される。
【００５９】
前記可変抵抗パターン１２３、前記拡散防止パターン１３５及び前記上部電極１３７は図１６に示したようにアライメントされた側壁１３８を有する。即ち、前記可変抵抗パターン１２３は前記上部電極１３７の側壁に整列された側壁を含む。前記アライメントされた側壁１３８の間に第３層間絶縁膜１４０が形成される。
【００６０】
前記上部電極１３７上には前記ワードラインＷＬと交差するビットラインＢＬが形成される。前記ビットラインＢＬは第４層間絶縁膜１４５のコンタクトプラグ１４１を通じて前記上部電極１３７と電気的に接続される。
【００６１】
本実施形態において、前記上部電極１３７にアライメントされた前記可変抵抗パターン１２３の側壁は前記下部電極１１２とは相対的に遠い距離を置いて配置される。従って、前記可変抵抗パターン１２３のパターニングの際、発生する損傷による電気特性の劣化が改善される。
【００６２】
以下に、本発明の第２実施形態による可変抵抗メモリ装置の製造方法を説明する。
【００６３】
図１８、図２０、図２２は本発明の第２実施形態による可変抵抗メモリ装置の製造方法を順に示す図１５のＣ−Ｃ’線に沿って切断した断面図である。図１９、図２１、図２３は本発明の第２実施形態による可変抵抗メモリ装置の製造方法を順に示す図１５のＤ−Ｄ’線に沿って切断した断面図である。
【００６４】
図１５、図１８及び図１９を参照すると、基板１０１上に第１層間絶縁膜１１０を形成する。前記第１層間絶縁膜１１０に下部電極１１２が形成される。本実施形態において、前記下部電極１１２は弧形（ａｒｃ  ｔｙｐｅ）の上面を有するよう形成される。また、弧形の上面を有する前記下部電極１１２は隣接するメモリセルと互いに対称になる。例えば、弧形の上面を有する前記下部電極１１２は、隣接する２つのメモリセル領域にわたってオープニング窓を形成し、オープニング窓の内壁に沿って均一に下部電極用の導電膜を蒸着した後に、下部電極用の導電膜をパターニングして２つのメモリセル領域の間の下部電極用の導電膜を除去することによって形成される。一方、下部電極１１２は弧形の上面を有するとともにＵ字形で形成される。
【００６５】
続いて、前記下部電極１１２上には第２層間絶縁膜１２０が形成される。前記第２層間絶縁膜１２０がパターニングされて前記第１方向に延長されるトレンチ１１５が形成される。前記トレンチ１１５は前記下部電極１１２の上面の少なくとも一部を露出する。前記トレンチ１１５は上部から下部の方に幅がだんだん減少するよう前記第２層間絶縁膜１２０を異方性エッチングして形成される。
【００６６】
続いて、前記トレンチ１１５内に可変抵抗ライン１２２が形成される。前記可変抵抗ライン１２２は前記第１方向に延長される。また、前記可変抵抗ライン１２２は前記第２方向に分離されて配置される。前記可変抵抗ライン１２２は前記第２層間絶縁膜１２０上に可変抵抗物質膜を蒸着して前記トレンチ１１５を埋めて、平坦化して形成される。
【００６７】
続いて、図１５、図２０及び図２１を参照すると、前記可変抵抗ライン１２２上には導電膜１３６が形成される。前記導電膜１３６は前記下部電極１１２と同じ物質からなる。
【００６８】
また、前記導電膜１３６と前記可変抵抗ライン１２２との間に拡散防止膜１３４が形成される。前記導電膜１３６及び前記拡散防止膜１３４はＰＶＤ法又はＣＶＤ法によって形成される。
【００６９】
前記導電膜１３６上にはマスクパターン１３９が形成される。前記マスクパターン１３９は前記第２方向に延長される。
【００７０】
続いて、図１５、図２２及び図２３を参照すると、前記マスクパターン１３９をマスクにして前記導電膜１３６、前記拡散防止膜１３４、前記可変抵抗ライン１２２がパターニングされる。前記パターニングは乾式エッチングで行なわれる。前記パターニング後、前記マスクパターン１３９は除去されても良い。前記パターニングによって上部電極１３７、拡散防止パターン１３５及び可変抵抗パターン１２３が形成される。即ち、前記パターニングによって前記上部電極１３７と前記可変抵抗パターン１２３が同時に形成される。従って、前記可変抵抗パターン１２３は前記上部電極１３７の側壁にアライメントされた側壁を有する。前記パターニングによって前記可変抵抗パターン１２３は各セル別に分離された島型に形成される。
【００７１】
また、図１５、図１６及び図１７を参照すると、前記パターニングによって形成されたリセス領域に第３層間絶縁膜１４０が形成される。前記第３層間絶縁膜１４０は前記基板１０１上に絶縁物質を蒸着した後、前記上部電極１３７の上面が露出されるよう平坦化して形成される。
【００７２】
前記上部電極１３７上には第４層間絶縁膜１４５を形成し、前記第４層間絶縁膜１４５をパターニングして前記上部電極１３７を露出するビットライン用のコンタクトホールを形成する。前記ビットライン用のコンタクトホール内に導電物質を充填してコンタクトプラグ１４１を形成する。前記コンタクトプラグ１４１上には前記コンタクトプラグ１４１と接触するビットラインＢＬを形成する。前記ビットラインＢＬは前記上部電極１３７と平行に前記第２方向へ延長される。
【００７３】
以下に、本発明の第３実施形態による可変抵抗メモリ装置及びその製造方法を説明する。
【００７４】
下部電極及び可変抵抗パターンを除いて他の技術構成は第１実施形態と同様である。従って、説明の便宜のために、同じ技術構成に対しては説明を省略する。
【００７５】
図２４は本発明の第３実施形態による可変抵抗メモリ装置の平面図である。図２５及び図２６は本発明の第３実施形態による可変抵抗メモリ装置の断面図である。図２５及び図２６は各々図２４のＥ−Ｅ’線及びＦ−Ｆ’線に沿って切断した断面図である。
【００７６】
図２４、図２５及び１５ｂを参照すると、基板１０１上に下部電極１１２を含む第１層間絶縁膜１１０が形成される。前記下部電極１１２は上面が一字形（ｌｉｎｅ  ｔｙｐｅ）、弧形（ａｒｃ  ｔｙｐｅ）、円形、四角形又はリング形（ｒｉｎｇ  ｔｙｐｅ）からなる。本実施形態において、前記下部電極１１２は第１方向と交差する第２方向に一列に配列された一字形（ｌｉｎｅ  ｔｙｐｅ）からなる。即ち、前記下部電極１１２の上面は第２方向に長軸を有し、第１方向に短軸を有するよう形成される。
【００７７】
前記下部電極１１２上には可変抵抗パターン１２３、例えば、相変化物質パターンが形成される。前記可変抵抗パターン１２３は縦断面がＵ字形、Ｌ字形又は四角形からなる。本実施形態において、前記可変抵抗パターン１２３はＬ字形に形成される。即ち、前記可変抵抗パターン１２３は底部と側壁部からなり、実質的にＬ字形である。前記Ｌ字形の可変抵抗パターン１２３は前記第２方向に隣接するセルの可変抵抗パターンと鏡面対称（ｍｉｒｒｏｒ  ｓｙｍｍｅｔｒｙ）になるように形成される。前記鏡面対称になる２つのＬ字形の可変抵抗パターン１２３は前記第１方向に延長されるトレンチ１１５の両側壁上に形成される。前記トレンチ１１５は第２層間絶縁膜１２０に形成される。従って、前記可変抵抗パターン１２３は前記第２方向に各下部電極１１２上に分離されて形成される。また、前記可変抵抗パターン１２３は前記第１方向にも分離される。即ち、前記可変抵抗パターン１２３は図２６に示したように各下部電極１１２上に島型に形成される。前記可変抵抗パターン１２３の島型の構造はセル間の干渉現象を緩和させる。
【００７８】
前記可変抵抗パターン１２３上には熱損失防止パターン１２８が形成される。前記熱損失防止パターン１２８は相変化物質が加熱されるとき発生する熱が損失されることを防止する。前記熱損失防止パターン１２８は前記可変抵抗パターン１２３上にスペーサ形態で形成される。前記熱損失防止パターン１２８上にはトレンチ１１５を埋める絶縁パターン１３１が形成される。前記絶縁パターン１３１は酸化膜からなる。
【００７９】
また、前記可変抵抗パターン１２３上には前記第２方向に延長される上部電極１３７が形成される。前記上部電極１３７は前記トレンチ１１５と垂直をなす。前記可変抵抗パターン１２３と前記上部電極１３７との間に拡散防止パターン１３５が形成される。前記拡散防止パターン１３５は第２方向に延長される長さを有する。
【００８０】
前記可変抵抗パターン１２３、前記熱損失防止パターン１２８、前記拡散防止パターン１３５及び前記上部電極１３７は図２５に示したようにアライメントされた側壁１３８を有する。即ち、前記可変抵抗パターン１２３、前記熱損失防止パターン１２８、前記拡散防止パターン１３５は前記上部電極１３７の側壁に整列された側壁を含む。前記アライメントされた側壁１３８の間に第３層間絶縁膜１４０が形成される。
【００８１】
また、前記上部電極１３７上には前記ワードラインＷＬと交差するビットラインＢＬが形成される。前記ビットラインＢＬは第４層間絶縁膜１４５のコンタクトプラグ１４１を通じて前記上部電極１３７と電気的に接続される。
【００８２】
本実施形態において、前記上部電極１３７にアライメントされた前記可変抵抗パターン１２３の側壁は前記下部電極１１２とは相対的に遠い距離を置いて配置される。従って、前記可変抵抗パターン１２３のパターニングの際、発生する損傷による電気特性の劣化が改善される。
【００８３】
以下に、本発明の第３実施形態による可変抵抗メモリ装置の製造方法を説明する。
【００８４】
図２７、図２９、図３１、図３３は本発明の第３実施形態による可変抵抗メモリ装置の製造方法を順に示す図２４のＥ−Ｅ’線に沿って切断した断面図である。図２８、図３０、図３２、図３４は本発明の第３実施形態による可変抵抗メモリ装置の製造方法を順に示す図２４のＦ−Ｆ’線に沿って切断した断面図である。
【００８５】
図２４、図２７及び図２８を参照すると、前記基板１０１上には下部電極１１２を含む第１層間絶縁膜１１０が形成される。前記下部電極１１２上には第２層間絶縁膜１２０が形成される。前記第２層間絶縁膜１２０がパターニングされて第１方向に延長されるトレンチ１１５が形成される。前記トレンチ１１５は第２方向に隣接する２つの下部電極１１２上に形成される。前記トレンチ１１５は前記２つの下部電極１１２の上面の少なくとも一部を露出する。
【００８６】
前記トレンチ１１５の側壁及び底面と前記第２層間絶縁膜１２０上には可変抵抗物質膜１２１及び熱損失防止膜１２６が形成される。
【００８７】
続いて、図２４、図２９及び図３０を参照すると、前記熱損失防止膜１２６に対するスペーサを形成する工程を行なって前記トレンチ１１５の両側壁上に熱損失防止予備パターン１２７を形成する。前記熱損失防止予備パターン１２７は前記トレンチ１１５内から前記可変抵抗物質膜１２１の一部を露出する。
【００８８】
続いて、図２４、図３１及び図３２を参照すると、前記熱損失防止予備パターン１２７をマスクにして前記可変抵抗物質膜１２１の露出された部分を除去し、平坦化工程を行なって、互いに分離されたＬ字形の可変抵抗ライン１２２を形成する。前記可変抵抗ライン１２２は前記トレンチの内部側壁上に分離されて形成される。前記平坦化工程の前に前記トレンチ１１４が完全に埋められるよう絶縁パターン１３１を形成する。前記平坦化工程の後、不活性気体を用いるプラズマ処理を行なう。
【００８９】
前記可変抵抗ライン１２２、前記熱損失防止予備パターン１２７及び前記絶縁パターン１３１上には導電膜１３６が形成される。前記導電膜１３６は前記下部電極１１２と同じ物質からなる。前記導電膜１３６と前記可変抵抗ライン１２２との間に拡散防止膜１３４が形成される。前記導電膜１３６及び前記拡散防止膜１３４はＰＶＤ法又はＣＶＤ法によって形成される。前記導電膜１３６上にマスクパターン１３９が形成される。前記マスクパターン１３９は第２方向に延長される。
【００９０】
続いて、図２４、図３３及び図３４を参照すると、前記マスクパターン１３９をマスクに利用して前記導電膜１３６、前記拡散防止膜１３４、前記熱損失防止予備パターン１２７及び前記可変抵抗ライン１２２がパターニングされる。前記パターニングは乾式エッチングで行なわれる。前記パターニング後、前記マスクパターン１３９は除去されても良い。前記パターニングによって上部電極１３７、拡散防止パターン１３５、熱損失防止パターン１２８及び可変抵抗パターン１２３が形成される。即ち、前記パターニングによって前記上部電極１３７と前記可変抵抗パターン１２３が同時に形成される。従って、前記可変抵抗パターン１２３は前記上部電極１３７の側壁にアライメントされた側壁を有する。前記パターニングによって前記可変抵抗パターン１２３は各セル別に分離された島型に形成される。
【００９１】
また、図２４、図２５及び図２６を参照すると、前記パターニングによって形成されたリセス領域に第３層間絶縁膜１４０が形成される。前記上部電極１３７上には第４層間絶縁膜１４５が形成され、前記第４層間絶縁膜１４５をパターニングして前記上部電極１３７を露出するビットライン用のコンタクトホールを形成する。前記ビットライン用のコンタクトホール内に導電物質を充填してコンタクトプラグ１４１を形成する。前記コンタクトプラグ１４１上には前記コンタクトプラグ１４１と接触するビットラインＢＬを形成する。前記ビットラインＢＬは前記上部電極１３７と平行に第２方向へ延長される長さを有する。
【００９２】
以下に、本発明の第４実施形態による可変抵抗メモリ装置及びその製造方法を説明する。
【００９３】
下部電極及び可変抵抗パターンを除いて他の技術構成は第１実施形態と同様である。従って、説明の便宜のために、同じ技術構成に対しては説明を省略する。
【００９４】
図３５は本発明の第４実施形態による可変抵抗メモリ装置の平面図である。図３６及び図３７は本発明の第４実施形態による可変抵抗メモリ装置の断面図である。図３６及び図３７は各々図３５のＧ−Ｇ’線及びＨ−Ｈ’線に沿って切断した断面図である。
【００９５】
先ず、図３５、図３６及び図３７を参照すると、基板１０１上に下部電極１１２を含む第１層間絶縁膜１１０が形成される。前記下部電極１１２は上面が一字形（ｌｉｎｅ  ｔｙｐｅ）、弧形（ａｒｃ  ｔｙｐｅ）、円形、四角形又はリング形（ｒｉｎｇ  ｔｙｐｅ）からなる。本実施形態において、前記下部電極１１２は上面が円形に形成される。
【００９６】
前記下部電極１１２上には可変抵抗ライン１２２、例えば、相変化物質ラインが形成される。図面において、前記可変抵抗ライン１２２は縦断面が四角形からなっているが、これに限らず、第１実施形態又は第２実施形態のようにＵ字形又はＬ字形に形成しても良い。前記可変抵抗ライン１２２は前記第１方向に延長されるトレンチ１１５内に形成される。前記トレンチ１１５は第２層間絶縁膜１２０に形成される。従って、前記可変抵抗ライン１２２は前記第２方向に下部電極１１２上に分離されて形成される。
【００９７】
前記可変抵抗ライン１２２上には前記第２方向に延長される上部電極１３７が形成される。前記上部電極１３７は前記トレンチ１１５と交差する。前記可変抵抗ライン１２２と前記上部電極１３７との間に拡散防止パターン１３５が形成される。前記拡散防止パターン１３５は前記第２方向に延長される。
【００９８】
前記上部電極１３７上には前記ワードラインＷＬと交差するビットラインＢＬが形成される。前記ビットラインＢＬは第４層間絶縁膜１４５のコンタクトプラグ１４１を通じて前記上部電極１３７と電気的に接続される。
【００９９】
以下に、本発明の第４実施形態による可変抵抗メモリ装置の製造方法を説明する。
【０１００】
図３８、図４０、図４２は本発明の第４実施形態による可変抵抗メモリ装置の製造方法を順に示す図３５のＧ−Ｇ’線に沿って切断した断面図である。図３９、図４１、図４３は本発明の第４実施形態による可変抵抗メモリ装置の製造方法を順に示す図３５のＨ−Ｈ’線に沿って切断した断面図である。
【０１０１】
先ず、図３５、図３８及び図３９を参照すると、基板１０１上に第１層間絶縁膜１１０を形成する。前記第１層間絶縁膜１１０に下部電極１１２が形成される。本実施形態において、前記下部電極１１２は円形の上面を有するよう形成される。前記下部電極１１２上には第２層間絶縁膜１２０が形成される。前記第２層間絶縁膜１２０がパターニングされて第１方向に延長されるトレンチ１１５が形成される。前記トレンチ１１５は前記下部電極１１２の上面の少なくとも一部を露出する。前記トレンチ１１５は上部から下部の方にだんだん幅が減少するよう前記第２層間絶縁膜１２０を異方性エッチングして形成される。
【０１０２】
前記トレンチ１１５内に可変抵抗ライン１２２が形成される。前記可変抵抗ライン１２２は第１方向に延長される。また、前記可変抵抗ライン１２２は前記第２方向に分離されて配置される。前記可変抵抗ライン１２２は前記第２層間絶縁膜１２０上に可変抵抗物質膜を蒸着した後、平坦化して形成される。
【０１０３】
続いて、図３５、図４０及び図４１を参照すると、前記可変抵抗ライン１２２上には導電膜１３６が形成される。前記導電膜１３６は前記下部電極１１２と同じ物質からなる。前記導電膜１３６と前記可変抵抗ライン１２２との間に拡散防止膜１３４が形成される。前記導電膜１３６及び前記拡散防止膜１３４はＰＶＤ法又はＣＶＤ法によって形成される。前記導電膜１３６上にはマスクパターン１３９が形成される。前記マスクパターン１３９は前記第２方向に延長される。
【０１０４】
続いて、図３５、図４２及び図４３を参照すると、前記マスクパターン１３９をマスクに利用して前記導電膜１３６、前記拡散防止膜１３４がパターニングされる。本実施形態において、前記可変抵抗ライン１２２は前記導電膜１３６及び前記拡散防止膜１３４とともにパターニングされない。前記パターニングは乾式エッチングで行なわれる。前記パターニング後、前記マスクパターン１３９は除去されても良い。前記パターニングによって上部電極１３７、拡散防止パターン１３５が形成される。
【０１０５】
また、図３５、図３６及び図３７を参照すると、前記パターニングによって形成されたリセス領域に第３層間絶縁膜１４０が形成される。前記第３層間絶縁膜１４０は前記基板１０１上に絶縁物質を蒸着した後、前記上部電極１３７の上面が露出されるよう平坦化して形成される。前記上部電極１３７上には第４層間絶縁膜１４５を形成し、前記第４層間絶縁膜１４５をパターニングして前記上部電極１３７を露出するビットライン用のコンタクトホールを形成する。前記ビットライン用のコンタクトホール内に導電物質を充填してコンタクトプラグ１４１を形成する。前記コンタクトプラグ１４１上に前記コンタクトプラグ１４１と接触するビットラインＢＬを形成する。前記ビットラインＢＬは前記上部電極１３７と平行に第２方向へ延長される長さを有する。
【０１０６】
図４４は本発明の実施形態による可変抵抗メモリ装置の適用例を示すメモリシステムのブロック図である。
【０１０７】
図４４を参照すると、本発明によるメモリシステム１０００は可変抵抗メモリ装置（例えば、ＰＲＡＭ）１１００及びメモリコントローラ１２００からなる半導体メモリ装置１３００、システムバス１４５０に電気的に接触される中央処理装置１５００、ユーザインターフェース１６００、電源供給装置１７００を含む。
【０１０８】
可変抵抗メモリ装置１１００にはユーザインターフェース１６００を通じてデータが伝送されたり、中央処理装置１５００によって処理されたデータがメモリコントローラ１２００を通じて貯蔵されたりするようになっている。可変抵抗メモリ装置１１００は半導体ディスク装置（ＳＳＤ）から構成される。この場合、メモリシステム１０００の書き込み速度が画期的に速くなる。
【０１０９】
本発明の図面には図示していないが、本発明によるメモリシステム１０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等がさらに構成される。
【０１１０】
また、メモリシステム１０００はＰＤＡ、ポータブルコンピュータ、ウェブタブレット（ｗｅｂ、ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）又は情報を無線環境から送受信できる全ての素子に適用される。
【０１１１】
なお、本発明による可変抵抗メモリ装置又はメモリシステムは様々な形態でパッケージ化されて実装される。例えば、本発明による可変抵抗メモリ装置又はメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−ＬｉｎｅＰａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式でパッケージ化されて実装される。
【０１１２】
以上、添付の図面を参照して本発明の実施形態等を説明したが、本発明が属する技術分野で通常の知識を持つ者であれば、本発明の技術思想、特徴等を変更しなくて異なる形態で実施することができるだろう。従って、本発明の実施形態等により本発明が限定されてはならない。
【符号の説明】
【０１１３】
１０１    基板       
１１０    第１層間絶縁膜                                         
１１２    下部電極
１１５    トレンチ
１２０    第２層間絶縁膜                                                   
１２２    可変抵抗ライン                   
１２３    可変抵抗パターン                          
１２８    熱損失防止パターン
１３１    絶縁パターン
１３５    拡散防止パターン
１３７    上部電極
１３８    側壁       
１４０    第３層間絶縁膜
１４１    コンタクトプラグ
１４５    第４層間絶縁膜         
１０００    メモリシステム
１１００    可変抵抗メモリ装置
１２００    メモリコントローラ
１３００    半導体メモリ装置
１４５０    システムバス
１５００    中央処理装置
１６００    ユーザインターフェース
１７００    電源供給装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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