(57)【要約】【課題】オン抵抗の上昇を抑制し、かつ、オフ容量を低減することができる電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置を提供する。【解決手段】化合物半導体基板１０の一面側に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、拡散層１７をこの順に積層し、拡散層１７上の一部にゲート電極１８、ソース電極１９及びドレイン電極２０を形成する。また、ゲート電極１８とソース電極１９及びドレイン電極２０との間の領域にそれぞれ所定の間隔ｄ２，ｄ３を空けてｐ型半導体層２１を形成すると共に、拡散層１７のうちゲート電極１８直下の部分にゲート領域２３を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
化合物半導体基板上に形成された積層半導体層と、
前記積層半導体層上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、
前記積層半導体層は、
前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と、
前記チャネル層上に形成された障壁層と、を有し、
前記ゲート電極と前記ドレイン電極との間で、かつ前記障壁層上又は障壁層内上部側に第１導電型不純物領域が形成された電界効果トランジスタ。
【請求項２】
前記ゲート電極と前記ソース電極との間で、かつ前記障壁層上又は障壁層内上部側に前記第１導電型不純物領域を形成した請求項１に記載の電界効果トランジスタ。
【請求項３】
前記障壁層上にエッチングストッパ層を備え、
前記第１導電型不純物領域を前記エッチングストッパ層を介して前記障壁層上に形成した請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記障壁層は、異なる濃度で第２導電型不純物が導入された多層の不純物層を有しており、
前記障壁層上に当該障壁層の最上層の不純物層よりも不純物濃度が高い第２導電型不純物層を備え、
前記第１導電型不純物領域を前記第２導電型不純物層を介して前記障壁層上に形成した請求項１又は２に記載の電界効果トランジスタ。
【請求項５】
前記第１導電型不純物領域の一端を前記ゲート電極近傍に配置した請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
前記第１導電型不純物領域の一端を前記ゲート電極に接触させて配置した請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記障壁層は、前記ゲート電極の直下に設けられた第２導電型不純物を含有するゲート領域を有する請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
請求項１〜７のいずれか１項に記載の電界効果トランジスタを有する通信装置。
【請求項９】
化合物半導体基板上に、チャネル層、障壁層を有する半導体層をエピタキシャル成長により形成するステップと、
前記障壁層上又は前記障壁層内上部側に、選択的に一対の第１導電型不純物領域を形成するステップと、
前記一対の第１導電型不純物領域間に金属材料を積層してゲート電極を形成すると共に、当該一対の第１導電型不純物領域の両側に金属材料を積層してソース電極及びドレイン電極を形成するステップと、
を有する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置に関する。詳しくは、ゲートとドレインとの間のオフ容量を低減する電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置に関する。
【背景技術】
【０００２】
従来の電界効果トランジスタは、例えば、図２３に示すような構造を有している。すなわち、電界効果トランジスタ１００は、ＧａＡｓ基板１０１上に、バッファ層１０２、下部障壁層１１４、チャネル層１０５、上部障壁層１１５が順次エピタキシャル成長により形成される積層半導体層を有する。下部障壁層１１４は、下部ドーピング層１０３、下部スペーサ層１０４からなる。チャネル層１０５は、アンドープＩｎＧａＡｓ（インジウム・ガリウム・ヒ素）からなる。上部障壁層１１５は、上部スペーサ層１０６、上部ドーピング層１０７、拡散層１０８からなる。
【０００３】
また、上部障壁層１１５上には、ソース電極１０９、ゲート電極１１０及びドレイン電極１１１が所定間隔を空けて配置されている。ゲート電極１１０直下にある上部障壁層１１５の拡散層１０８には、Ｚｎ（亜鉛）などのｐ型不純物がドーピングされたｐ型ＡｌＧａＡｓ領域からなるゲート領域１１２が形成される。ソース電極１０９とゲート電極１１０との間、及びゲート電極１１０とドレイン電極１１１との間にはそれぞれ絶縁膜１１３が形成されている。
【０００４】
この電界効果トランジスタ１００は、接合型高電子移動度トランジスタ（ＪＰＨＥＭＴ：Junction Pseudomorphic High Electron Mobility Transistor）とも呼ばれ、例えば、通信装置のスイッチ回路用のスイッチ素子に用いられる（例えば、特許文献１参照）。図２４に示すように、スイッチ素子１１６は、電界効果トランジスタ１００と、この電界効果トランジスタ１００のゲートに接続された抵抗素子Ｒgとにより構成されている。
【０００５】
スイッチ素子１１６は、オン状態のときは数Ω・ｍｍのオン抵抗Ｒonとなる。また、オフ状態のときは、ゲートとソース間、又はゲートとドレイン間の電圧依存性を持った直列容量Ｃgs，Ｃgdと、ソースとドレイン間の電圧依存性の無い容量Ｃdsとを並列させた合成容量（以下、「オフ容量Ｃoff」という）となる。このオフ容量Ｃoffは、数百ｆＦである。このように、スイッチ素子１１６は、オン状態とオフ状態で明確に抵抗性と容量性を示すことから、高周波（例えば、準マイクロ波帯）用スイッチ回路の基本単位として優れた特性を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１５０２６４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、オン抵抗とオフ容量とはトレードオフの関係にあることから、オン状態時の特性向上のためオン抵抗を下げた場合には、オフ容量が増大することになり、オフ状態時の特性が悪化するという問題があった。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、オン抵抗の上昇を抑制し、かつ、オフ容量を低減することができる電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に係る発明は、化合物半導体基板上に形成された積層半導体層と、前記積層半導体層上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、前記積層半導体層は、前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と、前記チャネル層上に形成された障壁層と、を有し、前記ゲート電極と前記ドレイン電極との間で、かつ前記障壁層上又は障壁層内上部側に第１導電型不純物領域が形成された電界効果トランジスタとした。
【００１０】
また、請求項２に係る発明は、請求項１に記載の電界効果トランジスタにおいて、前記ゲート電極と前記ソース電極との間で、かつ前記障壁層上又は障壁層内上部側に前記第１導電型不純物領域を形成することとした。
【００１１】
また、請求項３に係る発明は、請求項１又は２に記載の電界効果トランジスタにおいて、前記障壁層上にエッチングストッパ層を備え、前記第１導電型不純物領域を前記エッチングストッパ層を介して前記障壁層上に形成することとした。
【００１２】
また、請求項４に係る発明は、請求項１又は２に記載の電界効果トランジスタにおいて、前記障壁層は、異なる濃度で第２導電型不純物が導入された多層の不純物層を有しており、前記障壁層上に当該障壁層の最上層の不純物層よりも不純物濃度が高い第２導電型不純物層を備え、前記第１導電型不純物領域を前記第２導電型不純物層を介して前記障壁層上に形成することとした。
【００１３】
また、請求項５に係る発明は、請求項１〜４のいずれか１項に記載の電界効果トランジスタにおいて、前記第１導電型不純物領域の一端を前記ゲート電極近傍に配置することとした。
【００１４】
また、請求項６に係る発明は、請求項１〜４のいずれか１項に記載の電界効果トランジスタにおいて、前記第１導電型不純物領域の一端を前記ゲート電極に接触させて配置することとした。
【００１５】
また、請求項７に係る発明は、請求項１〜６のいずれか１項に記載の電界効果トランジスタにおいて、前記障壁は、前記ゲート電極の直下に設けられた第２導電型不純物を含有するゲート領域を有することとした。
【００１６】
また、請求項８に係る発明は、請求項１〜７のいずれか１項に記載の電界効果トランジスタを有する通信装置とした。
【００１７】
また、請求項９に係る発明は、化合物半導体基板上に、チャネル層、障壁層を有する半導体層をエピタキシャル成長により形成するステップと、前記障壁層上又は前記障壁層内上部側に、選択的に一対の第１導電型不純物領域を形成するステップと、前記一対の第１導電型不純物領域間に金属材料を積層してゲート電極を形成すると共に、当該一対の第１導電型不純物領域の両側に金属材料を積層してソース電極及びドレイン電極を形成するステップと、を有する電界効果トランジスタの製造方法とした。
【発明の効果】
【００１８】
本発明によれば、ゲート電極と、ソース電極又はドレイン電極との間に第１導電型不純物領域を形成するようにしたので、オン状態時のオン抵抗の上昇を抑制しつつ、オフ状態時のオフ容量を低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係る電界効果トランジスタの平面図である。
【図２】変形例に係る電界効果トランジスタの平面図である。
【図３】図１のＡ−Ａ断面図である。
【図４】オン状態の電子濃度分布を示す図である。
【図５】オフ状態の電子濃度分布を示す図である。
【図６】空乏層が広がる原理の説明図である。
【図７】不純物のトータル量とオフ容量との関係を示す図である。
【図８】変形例に係る電界効果トランジスタの断面構造を示す図である。
【図９】他の変形例に係る電界効果トランジスタの断面構造を示す図である。
【図１０】他の変形例に係る電界効果トランジスタの断面構造を示す図である。
【図１１】他の変形例に係る電界効果トランジスタの断面構造を示す図である。
【図１２】他の変形例に係る電界効果トランジスタの断面構造を示す図である。
【図１３】他の変形例に係る電界効果トランジスタの断面構造を示す図である。
【図１４】本発明の一実施形態に係る電界効果トランジスタの製造工程を示す図である。
【図１５】図１４に続く工程を示す図である。
【図１６】図１５に続く工程を示す図である。
【図１７】図１６に続く工程を示す図である。
【図１８】図１７に続く工程を示す図である。
【図１９】図１８に続く工程を示す図である。
【図２０】本実施形態の電界効果トランジスタの一適用例に係るスイッチ回路の回路構成図である。
【図２１】スイッチ回路がオン状態時の回路構成図である。
【図２２】本実施形態の電界効果トランジスタの一適用例に係る通信装置の回路構成図である。
【図２３】従来の電界効果トランジスタの断面構造を示す図である。
【図２４】スイッチ回路の基本単位であるスイッチ素子の構成と、その動作時の等価回路を示す図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．電界効果トランジスタ１の構成
２．電界効果トランジスタ１の製造方法
３．スイッチ回路Ｓの構成
４．通信装置Ｍの構成
【００２１】
［１．電界効果トランジスタ１の構成］
（平面構成）
本実施形態に係る電界効果トランジスタ１の構成について説明する。図１は、本発明の実施形態に係る電界効果トランジスタ１の平面図である。なお、本実施形態では、電界効果トランジスタ１は、ｎ型の高電子移動度トランジスタ（ＨＥＭＴ）として形成され、その平面構造が櫛形ゲート構造として形成されたものを例に説明する。
【００２２】
電界効果トランジスタ１は、図１に示すように、ｎ型不純物により活性領域２が形成されており、この活性領域２には所定方向に沿って複数のソース電極１９及びドレイン電極２０が所定間隔を空けて延在して配置されている。ソース電極１９とドレイン電極２０との間を蛇行するようにゲート電極１８が配置されている。
【００２３】
ソース電極１９は、活性領域２の一方の外側（図面上側）においてソース配線３に接続されている。ソース配線３は図示しない電極パッドに接続されており、この電極パッドから印加された電圧が、ソース配線３を介してソース電極１９に印加されるようになっている。
【００２４】
また、ドレイン電極２０は、活性領域２の他方の外側（図面下側）においてドレイン配線４に接続されている。ドレイン配線４は図示しない電極パッドに接続され、この電極パッドから印加された電圧が、ドレイン配線４を介してドレイン電極２０に印加されるようになっている。
【００２５】
ゲート電極１８とドレイン電極２０との間の領域（以下、「領域Ｅ１」という）、及びゲート電極１８とソース電極１９との間の領域（以下、「領域Ｅ２」という）にはｐ型半導体層２１が形成されている。これら領域Ｅ１及び領域Ｅ２には、それぞれ所定の長さのｐ型半導体層２１が延在して形成されている。
【００２６】
なお、本実施形態では、図１に示すように、ｐ型半導体層２１を領域Ｅ１及び領域Ｅ２の各領域毎に分離して形成した。しかし、例えば、図２に示すように、領域Ｅ１の各ｐ型半導体層２１の端部同士を接続し、領域Ｅ２の各ｐ型半導体層２１の端部同士を接続して形成してもよい。また、領域Ｅ１と領域Ｅ２とでｐ型半導体層２１を接続するようにしてもよい。
【００２７】
（断面構造）
次に、電界効果トランジスタ１の断面構成について説明する。図３は、図１のＡ−Ａ断面図である。図示するように、電界効果トランジスタ１は、化合物半導体基板１０の一面側に、バッファ層１１、下部障壁層２４、チャネル層１４、上部障壁層２５を順次エピタキシャル成長により形成される積層半導体層を有している。
【００２８】
下部障壁層２４は、下部ドーピング層１２、下部スペーサ層１３からなる。また、上部障壁層２５は、上部スペーサ層１５、上部ドーピング層１６、拡散層１７からなる。下部障壁層２４とチャネル層１４、及びチャネル層１４と上部障壁層２５はそれぞれヘテロ接合を成している。
【００２９】
上部障壁層２５上の一部には、ソース電極１９、ゲート電極１８及びドレイン電極２０がそれぞれ所定間隔ｄ１を空けて形成されている。上部障壁層２５上の領域Ｅ２には、それぞれ所定の間隔ｄ２，ｄ３を空けてｐ型半導体層２１が形成されており、これと同様に、上部障壁層２５上の領域Ｅ１にもｐ型半導体層２１が形成されている。ここで、間隔ｄ２はできるだけ小さいことが望ましく、従って、ｐ型半導体層２１は、ゲート電極１８近傍に形成される。
【００３０】
なお、ｐ型半導体層２１が、本発明の第１導電型不純物領域の一具体例に相当する。
【００３１】
領域Ｅ１，Ｅ２において、ｐ型半導体層２１を含む上部障壁層２５上には絶縁膜２２が形成されており、この絶縁膜２２によりゲート電極１８とドレイン電極２０との間、及びゲート電極１８とソース電極１９との間の絶縁が確保されている。また、上部障壁層２５内に形成される拡散層１７内のゲート電極１８直下の部分にゲート領域２３が形成されており、ゲート領域２３の上部がゲート電極１８の下部と接している。
【００３２】
化合物半導体基板１０は、半絶縁性基板、例えば、ＧａＡｓ基板である。バッファ層１１は、結晶成長性を良くするために化合物半導体基板１０上に形成されたものであり、このバッファ層１１はアンドープであることが好ましいが、十分に低い濃度の不純物が添加されたものであってもよい。
【００３３】
なお、本実施形態において「アンドープ」とは、対象となる半導体層を製造する際にドーパントを供給していないことを意味するものであり、対象となる半導体層に不純物が全く含まれていない場合や、他の半導体層などから拡散してきた不純物がわずかに含まれている場合も含まれる概念である。
【００３４】
下部障壁層２４内に形成される下部ドーピング層１２は、例えば、ｎ型不純物が添加されたＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）からなり、この下部ドーピング層１２の不純物濃度は、例えば、３×１０18ｃｍ-3である。また、下部障壁層２４内に形成される下部スペーサ層１３は、例えば、アンドープＡｌＧａＡｓからなる。
【００３５】
チャネル層１４は、例えば、アンドープＩｎＧａＡｓからなり、ソース電極１９とドレイン電極２０との間の電流路として機能する。
【００３６】
上部障壁層２５内に形成される上部スペーサ層１５は、下部スペーサ層１３と同様に、例えば、アンドープＡｌＧａＡｓからなる。また、上部障壁層２５内に形成される上部ドーピング層１６は、下部ドーピング層１２と同様に、例えば、ｎ型不純物が添加されたＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）からなり、この上部ドーピング層１６の不純物濃度は、例えば、３×１０18ｃｍ-3程度である。
【００３７】
上部障壁層２５内に形成される拡散層１７は、例えば、ｎ型不純物が添加されたＡｌＧａＡｓからなり、この拡散層１７の不純物濃度は、下部ドーピング層１２及び上部ドーピング層１６に添加する不純物濃度よりも低く、例えば、５×１０16ｃｍ-3程度である。なお、拡散層１７と絶縁膜２２との間には界面準位が存在する。
【００３８】
ゲート電極１８は、Ｔｉ（チタン）、Ｐｔ（プラチナ）及びＡｕ（金）をこの順に積層して構成され、ソース電極１９及びドレイン電極２０は、ＡｕＧｅ（金とゲルマニウムの合金）、Ｎｉ（ニッケル）及びＡｕをこの順に積層して構成されている。また、ゲート領域２３は、例えば、ｎ型不純物が添加されたＡｌＧａＡｓにより構成される。なお、ｎ型不純物は、本発明の第２導電型不純物の一具体例に相当する。
【００３９】
ｐ型半導体層２１は、本発明の特徴的な構成であり、例えば、ｐ型不純物が添加されたＡｌＧａＡｓからなる。ｐ型半導体層２１の材料としては、上部障壁層２５を構成するＡｌＧａＡｓ上にエピタキシャル成長させることができる物質であればよく、ＡｌＧａＡｓの以外にも、例えば、ＧａＡｓ（ガリウム・ヒ素）、ＩｎＧａＰ（インジウム・ガリウム・リン）を用いることができる。ｐ型不純物としては、例えば、Ｃ（炭素）、Ｚｎであり、その不純物濃度は、例えば、１×１０18cm-3程度である。
【００４０】
また、ｐ型半導体層２１は、ゲート電極１８を挟んで左右対称に形成することが好ましい。電界効果トランジスタの設計時において、ドレイン電極２０とソース電極１９とは区別して形成しておらず、左右対称に形成することで汎用性が向上するためである。
【００４１】
かかる構成の電界効果トランジスタ１の電子濃度分布を図４に示す。ゲート電極１８に、例えば、＋１Ｖの電圧が印加されたオン状態のときは、図４（ａ）に示すように、ゲート領域２３周辺に空乏層２６が形成され、絶縁膜２２の下方にバリア層２７が形成される。このとき、バリア層２７内に空乏層が広がるが、バリア層２７と絶縁膜２２との間には界面順位が存在するため、電界効果トランジスタ１全体のオン抵抗Ｒonの上昇が抑制される。
【００４２】
また、ゲート電極１８に、例えば、−８Ｖの電圧が印加されたオフ状態のときは、図４（ｂ）に示すように、空乏層２６がゲート電極１８の直下から絶縁膜２２の下方にまで拡大し、バリア層２７がゲート電極１８の下方からｐ型半導体層２１の遠方まで縮小する。なお、図４（ａ），（ｂ）に示す二点鎖線部分がチャネル層１４の位置に相当する。
【００４３】
従来の電界効果トランジスタ１００では、オン状態のときは、図５（ａ）に示すように、電界効果トランジスタ１のバリア層２７と同様のバリア層１２５が形成されるが、オフ状態のときは、図５（ｂ）に示すように、空乏層１２４の拡大量が空乏層２６と比較して小さくなっている。
【００４４】
電界効果トランジスタ１が上述したような電子濃度分布を示すのは、ｐ型半導体層２１を形成したためである。すなわち、ゲート電極１８にマイナス電位を与えることにより空乏層２６が広がり、ｐ型半導体層２１の直下ではポテンシャルが下がる（図６（ａ））。そのため、ｐ型半導体層２１のホールが基板側（図面下方向）に移動する（図６（ｂ））。その結果、ｐ型半導体層２１のポテンシャルが下がることにより、ｐ型半導体層２１による空乏層２６が広がる（図６（ｃ））。
【００４５】
このように、電界効果トランジスタ１によれば、オン状態のときは、従来の電界効果トランジスタ１００と同様なバリア層２７が形成されてオン抵抗Ｒonが上昇することが抑制され、一方、オフ状態のときは、空乏層が拡大することでオフ容量Ｃoffが低減される。しかも、電界効果トランジスタ１ではゲート耐圧も向上する。
【００４６】
例えば、電界効果トランジスタ１では、ｐ型半導体層２１を形成することでオン抵抗Ｒonが１．２９Ω・ｍｍとなり、オフ容量Ｃoffが１４２ｆＦとなるのに対し、ｐ型半導体層２１が形成されていないときにはオン抵抗Ｒonが１．２８Ω・ｍｍとなり、オフ容量Ｃoffが２００ｆＦとなる。
【００４７】
電界効果トランジスタ１のオフ容量Ｃoffは、不純物のトータル量、すなわち、ｐ型半導体層２１の膜厚Ｈと不純物濃度との積に応じて決定される。以下、シミュレーション結果を参照して説明する。ここでは、ｐ型半導体層２１の拡散層１７への接触面に着目し、この接触面の単位面積あたり不純物のトータル量のオフ容量との関係を示している。
【００４８】
図７に示すように、不純物のトータル量０ｃｍ-2（ｐ型半導体層２１なし）の場合にはオフ容量Ｃoffが２００ｆＦだったものが（Ｐ１）、不純物のトータル量を１×１０12ｃｍ-2とすることでオフ容量Ｃoffが１７３ｆＦとなり（Ｐ２）、不純物のトータル量を３×１０12ｃｍ-2とすることでオフ容量Ｃoffが１４３ｆＦとなる（Ｐ３）。
【００４９】
しかしながら、不純物のトータル量が所定量に達すると、それ以上にトータル量を増加さてもオフ容量Ｃoffの下降幅が小さくなる。例えば、不純物のトータル量を３×１０12ｃｍ-2から５×１０12ｃｍ-2とすることでオフ容量Ｃoffが１４３ｆＦ（Ｐ３）から１４２ｆＦとなる（Ｐ４）。このように、オフ容量Ｃoffは、ある範囲（例えば、Ｐ１〜Ｐ３）において不純物のトータル量に応じて低下するが、ある範囲を越えると（Ｐ３，Ｐ４）、飽和して大きく変化しない。従って、不純物のトータル量が、単位面積あたり、３×１０12ｃｍ-2程度とすることが望ましい。
【００５０】
また、不純物のトータル量が同じときであっても、ｐ型半導体層２１の膜厚Ｈによりオフ容量Ｃoffの値が異なる場合がある。例えば、トータル量が５×１０12ｃｍ-2であるとき、膜厚Ｈが１００ｎｍである場合にはオフ容量Ｃoffが１５２ｆＦとなり（Ｐ６）、膜厚Ｈが５０ｎｍである場合にはオフ容量Ｃoffが１４２ｆＦとなる（Ｐ４）。膜厚Ｈを小さくすることで、拡散層１７との界面近傍の不純物濃度が高くなり、ゲート電圧を印加することで、この不純物が拡散して、空乏層の形成に寄与するためである。従って、膜厚は５０ｎｍ程度よりも小さくすることが望ましい。
【００５１】
以上、本実施形態に電界効果トランジスタ１について説明したが、これには限定されず、様々な変更が可能である。例えば、本実施形態ではｎ型のＨＥＭＴについて説明したが、これには限定されず、例えば、ｐ型のＨＥＭＴにも適用可能である。この場合には、各電極間に形成するｎ型の不純物半導体層を形成することができる。
【００５２】
また、電界効果トランジスタ１をスイッチ素子に適用する場合には、領域Ｅ１，Ｅ２の両方にｐ型半導体層２１を形成する必要がある。図２４に示すように、電界効果トランジスタ１はオフ状態のとき、ゲート‐ソース間容量Ｃgsとゲート‐ドレイン間容量Ｃgdが形成される。ｐ型半導体層２１を領域Ｅ１，Ｅ２に形成することで、ゲート‐ソース間容量Ｃgsとゲート‐ドレイン間容量Ｃgdの容量を下げることができ、ドレイン‐ソース間容量Ｃdsを下げることもできる。その結果、電界効果トランジスタ１全体の容量を下げることができる。
【００５３】
また、図８に示すように、拡散層１７上にエッチングストッパ層２８を形成することができる。この場合、電界効果トランジスタ１ａでは、エッチングストッパ層２８を介して拡散層１７上にｐ型半導体層２１が形成されており、ゲート電極１８の下方には、エッチングストッパ層２８から拡散層１７にわたりゲート領域２３ａが形成されている。
【００５４】
電界効果トランジスタ１ａによれば、上述した電界効果トランジスタ１と同様に、オン抵抗Ｒonの上昇が抑制されると共にオフ容量Ｃoffが低減される。しかも、電界効果トランジスタ１ａを製造する際には、ｐ型半導体層２１を選択的に形成する工程において、ウェットエッチング等のエッチングをｐ型半導体層２１の下面で高精度に停止することが可能となる。なお、エッチングストッパ層２８の材料としては、ｐ型半導体層２１の材料とエッチング選択性がある半導体材料、例えば、ＩｎＧａＰが望ましい。
【００５５】
また、図９に示すように、拡散層１７上に高濃度ｎ型半導体層２９を形成することもできる。この場合、電界効果トランジスタ１ｂでは、高濃度ｎ型半導体層２９を介して拡散層１７上にｐ型半導体層２１が形成されており、ゲート電極１８の下方には、高濃度ｎ型半導体層２９から拡散層１７にわたりゲート領域２３ａが形成されている。この高濃度ｎ型半導体層２９の不純物濃度は、拡散層１７の不純物濃度よりも不純物濃度が高くなっている。なお、高濃度ｎ型半導体層２９が第２導電型不純物層の一具体例に相当する。
【００５６】
高濃度ｎ型半導体層２９は、例えば、ＡｌＧａＡｓにｎ型不純物を導入して形成することができる。なお、ＡｌＧａＡｓに代えて、例えば、ＧａＡｓ（ガリウム・ヒ素）、ＩｎＧａＰ（インジウム・ガリウム・リン）を用いることができる。
【００５７】
電界効果トランジスタ１ｂによれば、上述した電界効果トランジスタ１と同様に、オン抵抗Ｒonの上昇が抑制されると共にオフ容量Ｃoffが低減される。しかも、電界効果トランジスタ１ｂを製造する際には、プロセス中の熱処理により、ゲートとドレインがｐ型半導体層２１の不純物拡散により短絡することが防止されるため、ｐ型半導体層２１からの不純物拡散が補償される。なお、高濃度ｎ型半導体層２９は、ｐ型半導体層２１に向かって濃度が濃くなるような濃度勾配を有していても良い。
【００５８】
また、図１０に示すように、ｐ型半導体層２１ａをゲート電極１８と接触するように形成することもできる。この場合、電界効果トランジスタ１ｃでは、ｐ型半導体層２１ａとゲート電極１８、又はゲート領域２３に接触しているため、耐圧が若干減少するが、オフ容量Ｃoffを低減させることができる。また、ゲート電極１８に逆バイアスを印加するときにｐ型半導体層２１ａが十分に空乏化される濃度とすることで、ゲート耐圧を向上させることもできる。
【００５９】
また、図１１に示すように、ｐ型半導体層２１ｂを拡散層１７内上部に形成することもできる。この場合、電界効果トランジスタ１ｄでは、上述した電界効果トランジスタ１と同様に、オン抵抗Ｒonの上昇が抑制されると共にオフ容量Ｃoffが低減される。例えば、拡散層１７の残し膜厚を１００ｎｍとすることで、例えば、ゲート電圧Ｖg−６Ｖを印加したときに、ｐ型半導体層２１を拡散層１７上に形成した電界効果トランジスタ１のオフ容量Ｃoff１４２ｆＦとほぼ同様のオフ容量Ｃoff１４４ｆＦとすることができる。
【００６０】
従来の技術として、拡散層１７の一部を除去して絶縁膜２２を埋め込み、拡散層１７の残し膜厚を薄くするリセス構造とする方法がある。この方法によれば、拡散層１７の残し膜厚を３０ｎｍとすることで、例えば、ゲート電圧Ｖg−６Ｖを印加したときに、オフ容量Ｃoffを１５０ｆＦとすることができる。しかし、この方法では、オン抵抗Ｒonが１．７Ω・ｍｍ〜１．９２Ω・ｍｍと高くなる。一方、電界効果トランジスタ１ｄのオン抵抗Ｒonの抵抗値は１．４２Ω・ｍｍとなり、電界効果トランジスタ１のオン抵抗Ｒonの抵抗値１．４１Ω・ｍｍとほぼ同等の値とすることができる。
【００６１】
また、図１２に示すように、ゲートの構造を、ショットキー接触構造として形成することもでき、その他には、図１３に示すように、パワーアンプに適用することもできる。この場合には、ゲート電極１８とドレイン電極２０との間の領域にのみｐ型半導体層２１を形成してもよい。
【００６２】
以上、説明したいくつかの例を組み合わせてもよく、例えば、エッチングストッパ層を形成すると共にｐ型半導体層の一端をゲート電極と接触させるようにしてもよい。
【００６３】
［２．電界効果トランジスタ１の製造方法］
次に、上述した構成を有する電界効果トランジスタ１の製造方法について説明する。
【００６４】
まず、ＧａＡｓからなる化合物半導体基板１０上に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、拡散層１７及びｐ型半導体層３０をこの順に積層する（図１４（ａ））。次に、ｐ型半導体層３０上に、所定間隔で並列配置されたレジスト層Ｒ１をリソグラフィ工程により形成する（図１４（ｂ））。
【００６５】
次に、レジスト層Ｒ１をマスクとして、例えば、反応性イオンエッチング（ＲＩＥ）法により、例えば、ＣＦ4にＨ2またはＯ2を添加した混合ガスを用いて、エッチングし、レジスト層Ｒ１に対応する部分にｐ型半導体層２１を形成する（図１５（ａ））。
【００６６】
次に、レジスト層Ｒ１を除去したのち（図１５（ｂ））、このｐ型半導体層２１を含む拡散層１７上全体にＣＶＤ法（Chemical Vapor Deposition）等により絶縁膜２２を積層する（図１６（ａ））。続いて、絶縁膜２２上に、ｐ型半導体層２１で挟まれた領域に開口部Ｈ１を有するレジスト層Ｒ２をリソグラフィ工程により形成する（図１６（ｂ））。
【００６７】
次に、レジスト層Ｒ２をマスクとして、例えば、ＲＩＥ法により絶縁膜２２のうち開口部Ｈ１の底面に対応する部分をエッチングし、開口部Ｈ２を形成する（図１７（ａ））。これにより、開口部Ｈ２の底部に拡散層１７が露出する。
【００６８】
次に、レジスト層Ｒ２を除去したのち（図１７（ｂ））、化合物半導体基板１０を拡散炉（図示せず）内に入れ、例えばジエチルジンク（ＤＥＺ）と砒素（Ａｓ）を含む雰囲気中で６００℃前後の温度に加熱することによりｐ型不純物であるＺｎを、開口部Ｈ２を通じて拡散層１７中に拡散させて、ｐ型のゲート領域２３を形成する（図１８（ａ））。
【００６９】
次に、開口部Ｈ２を通じてゲート領域２３上にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極１８を形成する（図１８（ｂ））。続いて、絶縁膜２２のうち一対のｐ型半導体層２１を挟み込む位置をエッチングして、開口部Ｈ３を２つ形成したのち（図１９）、これらの開口部Ｈ３を通じて拡散層１７上にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電極１９及びドレイン電極２０を形成し、図３に示す電界効果トランジスタ１を形成する。
【００７０】
本実施形態の電界効果トランジスタ１の製造方法では、ｐ型半導体層２１を有する電界効果トランジスタ１を製造することができる。また、ｐ型半導体層２１を拡散層１７上に形成するようにしたので、容易にｐ型半導体層２１を形成することができる。
【００７１】
［３．スイッチ回路Ｓの構成］
次に、本発明の一実施形態に係る電界効果トランジスタ１をスイッチ回路Ｓに適用した例について図面を参照して詳細に説明する。図２０は、本発明の一実施形態に係るスイッチ回路の回路構成図である。なお、本実施形態では、ＳＰＳＴ（Single Pole Single Throw）回路に適用した例について説明する。
【００７２】
図２０に示すように、スイッチ回路Ｓは、入力端Ｐ１とグランド端Ｇとの間に配置された短絡回路（以下、「Shunt回路」という）と、入力端Ｐ１と出力端Ｐ２との間に配置された回路（以下、「Series回路」という）とにより構成されている。Shunt回路は電界効果トランジスタ１A1〜１A4と抵抗素子Ｒgにより構成され、Series回路は電界効果トランジスタ１B1〜１B4と抵抗素子Ｒgにより構成されている。
【００７３】
なお、本実施形態では、Shunt回路及びSeries回路において、電界効果トランジスタ１を４つ配置した場合について説明するが、これには限定されず、１または複数の電界効果トランジスタ１を配置することができる。
【００７４】
スイッチ回路Ｓでは、Shunt回路を構成する電界効果トランジスタ１A1〜１A4のゲートには、抵抗素子Ｒgを介してスイッチング信号の入力端Ｖｃ１が接続されており、Series回路を構成する電界効果トランジスタ１B1〜１B4のゲートには、抵抗素子Ｒgを介してスイッチング信号の入力端Ｖｃ２が接続されている。
【００７５】
かかる構成のスイッチ回路Ｓでは、入力端Ｖｃ１，Ｖｃ２に印加される電圧に応じて、以下のように動作する。入力端Ｖｃ１に規定値以下の電圧（以下、「オン電圧」という）を印加すると、各電界効果トランジスタ１A1〜１A4がオン状態となり、入力端Ｐ１とグランド端Ｇが導通する。
【００７６】
また、入力端Ｖｃ１に規定値よりも十分に低い電圧（以下、「オフ電圧」という）を印加すると、各電界効果トランジスタ１A1〜１A4がオフ状態となり、入力端Ｐ１とグランド端Ｇとが分離する。これにより、スイッチ回路Ｓはオフ状態となり、入力端Ｐ１と出力端Ｐ２が導通する。
【００７７】
一方、入力端Ｖｃ２にオン電圧を印加すると、各電界効果トランジスタ１B1〜１B4がオン状態となり、入力端Ｐ１と出力端Ｐ２とが導通する。また、入力端Ｖｃ２にオフ電圧を印加すると、各電界効果トランジスタ１B1〜１B4がオフ状態となり、入力端Ｐ１と出力端Ｐ２とが分離する。これにより、スイッチ回路Ｓはオン状態となる。
【００７８】
図２１に示すように、スイッチ回路Ｓはオン状態のときには、電界効果トランジスタ１A1〜１A4が容量成分となり、電界効果トランジスタ１B1〜１B4が抵抗成分となる。電界効果トランジスタ１A1〜１A4は、上述のとおり、ｐ型半導体層２１を有しており、Shunt回路の容量成分を小さくすることができる。従って、入力端Ｐ１から出力端Ｐ２へ高周波信号が伝送されるときの損失が低減される。
【００７９】
スイッチ回路Ｓがオフ状態のときは、各電界効果トランジスタ１B1〜１B4において、Shunt回路により高周波信号をグランド端Ｇ（共通電位）に逃がすことができ、入力端Ｐ１と出力端Ｐ２との間の高周波絶縁を確保することができる。
【００８０】
すなわち、Shunt回路に配置された電界効果トランジスタ１A1〜１A4とSeries回路に配置された電界効果トランジスタ１B1〜１B4を組み合わせることによって、オン状態での信号ロスを抑えることができ、オフ状態での優れたアイソレーション特性を得ることが可能になる。
【００８１】
また、各電界効果トランジスタ１を多段接続としたことにより、その段数に応じて入力する高周波信号電圧が分圧され、その結果、スイッチ回路の最大取扱い電力が増大し、大電力入力時の耐歪み特性が向上することも従来と同様である。
【００８２】
［４．通信装置Ｍの構成］
次に、図２２を参照して、上記実施形態に係るスイッチ回路Ｓを搭載した通信装置Ｍの構成について説明する。
【００８３】
図２２に示した通信装置Ｍは、スイッチ回路Ｓを、第２世代のＧＳＭシステム（ＳGSM）と、第３世代のＷ−ＣＤＭＡシステム（ＳW-CDMA）とを切り替えるシステム切替器や、第２世代のＧＳＭシステム（ＳGSM）の送受信切替器として搭載したものであり、例えば、携帯電話器、情報携帯端末（ＰＤＡ）、無線ＬＡＮ機器などである。
【００８４】
この通信装置Ｍは、例えば、図２２に示したように、送受信用のアンテナＡＮＴと、２つのスイッチ回路Ｓと、デュプレクサＤＰＸと、第２世代のＧＳＭシステム（ＳGSM）と、第３世代のＷ−ＣＤＭＡシステム（ＳW-CDMA）とを備えている。
【００８５】
ここで、一方のスイッチ回路ＳはアンテナＡＮＴと、第３世代のＷ−ＣＤＭＡシステム（ＳW-CDMA）及び他方のスイッチＳＷとの間に接続されている。また、他方のスイッチ回路Ｓは一方のスイッチ回路Ｓと、第２世代のＧＳＭシステム（ＳGSM）の送信側配線Ｔｘ２及び受信側配線Ｒｘ２との間に接続されている。
【００８６】
以上、実施形態及び適用例を挙げて本発明の電界効果トランジスタ及び通信装置について説明したが、本発明は上記実施形態等に限定されるものではなく、本発明の電界効果トランジスタ及び通信装置の構成やその製造方法に関する手順などは、上記実施形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【符号の説明】
【００８７】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ  電界効果トランジスタ
２  活性領域
３  ソース配線
６  ドレイン線
１０  化合物半導体基板
１１  バッファ層
１２  下部ドーピング層
１３  下部スペーサ層
１４  チャネル層
１５  上部スペーサ層
１６  上部ドーピング層
１７  拡散層
１８  ゲート電極
１９  ソース電極
２０  ドレイン電極
２１，２１ａ，２１ｂ，３０  ｐ型半導体層
２２  絶縁膜
２３，２３ａ  ゲート領域
２４  下部障壁層
２５  上部障壁層
２６  空乏層
２７  バリア層
２８  エッチングストッパ層
２９  高濃度ｎ型半導体層
Ｇ  グランド端
Ｍ  通信装置
Ｐ１，ＶＣ１，ＶＣ２  入力端
Ｐ２  出力端
Ｒg  抵抗素子
Ｓ  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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