(57)【要約】【課題】  半導体メモリのデータ端子を任意に選択可能にし、１つの半導体メモリを様々な端子仕様のコントローラに接続する。【解決手段】  半導体メモリは、複数のデータ端子と、データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、設定期間にデータ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、第１許可禁止信号として出力するレジスタとを有している。【選択図】    図１
2011129185.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ端子と、
前記データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、
設定期間に前記データ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、前記第１許可禁止信号として出力するレジスタと、
を備えていることを特徴とする半導体メモリ。
【請求項２】
所定数の前記データ端子に対応する前記メモリセルをアクセスするためにそれぞれ動作し、第２許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の共通回路と、
前記各共通回路に対応する前記第１許可禁止信号のいずれかが許可を示すときに、前記各共通回路の動作を許可する前記第２許可禁止信号を出力する許可禁止制御回路と
を備えていることを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記各内部回路は、対応する前記データ端子に供給される論理を受けるデータ入力バッファを含み、
前記データ入力バッファは、前記設定期間中に、前記第１許可禁止信号にかかわらず、論理を受ける動作を許可する許可回路を備えていること
を特徴とする請求項１または請求項２記載の半導体メモリ。
【請求項４】
前記レジスタは、リセット信号に同期してリセットされ、動作の禁止を示す前記第１許可禁止信号を出力する
ことを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
【請求項５】
前記レジスタは、
前記設定期間に前記データ端子に供給される低レベルを検出する第１検出部と、
前記設定期間に前記データ端子に供給される高レベルを検出する第２検出部と、
前記第１および第２検出部が低レベルおよび高レベルをそれぞれ検出したときに動作の許可を示す第１許可禁止信号を出力する出力部と
を前記各内部回路に対応して備えていること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関する。
【背景技術】
【０００２】
データのビット幅をシステム仕様に応じて切り替え可能な半導体メモリが提案されている（例えば、特許文献１参照。）。この種の半導体メモリは、切り替え用の端子を所定の電圧に設定することにより、例えば、１６ビット幅あるいは３２ビット幅のメモリとして動作する。一方、外部に接続される回路の接続状態をモニタし、モニタ結果に応じて内部回路の配線接続を設定する制御装置が提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３８１７５号公報
【特許文献２】特開２００５−４７３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体メモリと、この半導体メモリにアクセスするコントローラとがシステム基板等に搭載されるとき、データ端子は、例えばボンディングワイヤ等を用いてチップ間で互いに接続される。一方、データのビット幅を切り替え可能な半導体メモリでは、使用されるデータ端子の位置は、ビット幅毎に決まっている。このため、コントローラ上でのデータ端子の位置によっては、チップ間でデータ端子を互いに接続できない場合がある。
【０００５】
本発明の目的は、半導体メモリのデータ端子を任意に選択可能にし、１つの半導体メモリを様々な端子仕様のコントローラに接続することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、複数のデータ端子と、データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、設定期間にデータ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、第１許可禁止信号として出力するレジスタとを有している。
【発明の効果】
【０００７】
半導体メモリのデータ端子を任意に選択可能にでき、１つの半導体メモリを様々な端子仕様のコントローラに接続できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示した半導体メモリのチップレイアウトの例を示している。
【図４】図２に示したメモリコアのレイアウトの例を示している。
【図５】図２に示したマルチオフ信号線およびシングルオフ信号線の配線の例を示している。
【図６】図２に示した接続状態レジスタの例を示している。
【図７】図２に示した電力制御部の例を示している。
【図８】図２に示したデータ入出力バッファの例を示している。
【図９】図２に示したバス制御部の例を示している。
【図１０】図４に示したメモリコアの例を示している。
【図１１】図１０に示したロウデコーダの例を示している。
【図１２】図１０に示したサブワードデコーダの例を示している。
【図１３】図１０に示したセンスアンプの例を示している。
【図１４】図１０に示したコラムデコーダの例を示している。
【図１５】図２に示した半導体メモリが搭載されるシステムの例を示している。
【図１６】図１５に示したシステムの動作の例を示している。
【図１７】図２に示した半導体メモリが搭載されるシステムの別の例を示している。
【図１８】図２に示した半導体メモリが搭載されるシステムの別の例を示している。
【図１９】図２に示した半導体メモリが搭載されるシステムの別の例を示している。
【図２０】別の実施形態における半導体メモリの例を示している。
【図２１】図２０に示した接続状態レジスタの例を示している。
【図２２】別の実施形態における半導体メモリの例を示している。
【図２３】図２２に示した接続状態レジスタの例を示している。
【図２４】図２２に示した半導体メモリが搭載されるシステムの動作の例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を有している。太線が接続されているブロックの一部は、複数の回路を有している。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。末尾に”Ｚ”の付く信号は、正論理を示している。末尾に”Ｘ”の付く信号および先頭に”／”の付く信号は、負論理を示している。
【００１０】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、データ端子ＤＱ（ＤＱ０−３）、内部回路、レジスタ、許可禁止制御回路および共通回路を有している。なお、データ端子ＤＱの数は、４つに限定されない。内部回路は、データ端子ＤＱにそれぞれ対応して形成されている。各内部回路は、対応するデータ端子ＤＱに供給されるデータを保持するメモリセルＭＣを有している。内部回路は、対応する第１許可禁止信号ＩＯＲＥＧ（ＩＯＲＥＧ０−３）が高論理レベルのときに動作が許可され、対応する第１許可禁止信号ＩＯＲＥＧが低論理レベルのときに動作が禁止される。
【００１１】
例えば、レジスタは、データ端子ＤＱにそれぞれ対応するラッチ回路ＬＴ（ＬＴ０−３）を有している。ラッチ回路ＬＴ０−３は、設定期間に活性化されるイネーブル信号ＥＮＢＺに応答して、データ端子ＤＱ０−３にそれぞれ供給される論理を保持する。ラッチ回路ＬＴ０−３は、保持している値を第１許可禁止信号ＩＯＲＥＧ０−３としてそれぞれ出力する。
【００１２】
例えば、設定期間にデータ端子ＤＱに供給される高論理レベルは許可レベルを示し、低論理レベルは禁止レベルを示す。同様に、第１許可禁止信号ＩＯＲＥＧの高論理レベルは許可レベルを示し、第１許可禁止信号ＩＯＲＥＧの低論理レベルは禁止レベルを示す。なお、イネーブル信号ＥＮＢＺは、半導体メモリＭＥＭの内部で生成されてもよく、半導体メモリＭＥＭの外部から供給されてもよい。
【００１３】
許可禁止制御回路は、第１許可禁止信号ＩＯＲＥＧ０−１のいずれかが許可を示すときに、許可レベルの第２許可禁止信号ＭＯＦ０を出力するオア回路と、第１許可禁止信号ＩＯＲＥＧ２−３のいずれかが許可を示すときに、許可レベルの第２許可禁止信号ＭＯＦ１を出力するオア回路とを有している。
【００１４】
各共通回路は、データ端子ＤＱ０−１またはＤＱ２−３に対応して形成されており、対応するメモリセルＭＣをアクセスするために動作する。各共通回路は、対応する第２許可禁止信号ＭＯＦが許可を示すときに動作が可能になり、対応する第２許可禁止信号ＭＯＦが禁止を示すときに動作が禁止される。
【００１５】
この実施形態では、例えば、半導体メモリＭＥＭと、半導体メモリＭＥＭのアクセスを制御するコントローラによりシステムが形成される。システムの動作中、データ端子ＤＱの一部は使用されず、使用されないデータ端子ＤＱに対応する内部回路は動作が禁止される。以下では、データ端子ＤＱ０が使用され、データ端子ＤＱ１−３が使用されない例について説明する。なお、使用されるデータ端子ＤＱは、半導体メモリＭＥＭに接続されるコントローラのデータ端子の位置に合わせて任意に選択可能である。コントローラのデータ端子の位置に応じて、接続するデータ端子ＤＱを任意に選択することで、半導体メモリＭＥＭを様々なデータ端子の仕様を有するコントローラに接続できる。
【００１６】
コントローラは、システムが動作を開始するときに（例えば、パワーオン時）、レジスタを設定するためにイネーブル信号ＥＮＢＺを高論理レベルに活性化する。そして、コントローラは、システムで使用するデータ端子ＤＱ０を許可レベル（例えば、高論理レベル）に設定する。システムで使用しないデータ端子ＤＱ１−３は、禁止レベル（例えば、低論理レベル）に設定される。内部回路が、フローティング状態のデータ端子ＤＱ１−３を禁止レベルとして認識するとき、データ端子ＤＱ１−３は、システム上でオープン状態に設定可能である。オープン状態では、データ端子ＤＱ１−３のレベルが定まらないとき、データ端子ＤＱ１−３は、例えば、半導体メモリＭＥＭが搭載される基板上で接地線に接続される。
【００１７】
レジスタのラッチ回路ＬＴ０は、イネーブル信号ＥＮＢＺが活性化される設定期間にデータ端子ＤＱ０の高論理レベルを取り込み、許可レベル（例えば、高論理レベル）を示す第１許可禁止信号ＩＯＲＥＧ０を出力する。レジスタのラッチ回路ＬＴ１−３は、設定期間にデータ端子ＤＱ１−３の低論理レベルをそれぞれ取り込み、禁止レベル（例えば、低論理レベル）を示す第１許可禁止信号ＩＯＲＥＧ１−３をそれぞれ出力する。そして、コントローラは、ラッチ回路ＬＴ０−３の値を保持するために、イネーブル信号ＥＮＢＺを低論理レベルに非活性化する。この後、コントローラは、半導体メモリＭＥＭにアクセスするための動作を開始する。
【００１８】
データ端子ＤＱ０に対応する内部回路は、高論理レベルの第１許可禁止信号ＩＯＲＥＧ０を受けて、動作が許可され、コントローラの制御に応じてアクセスされる。データ端子ＤＱ１−３に対応する内部回路は、低論理レベルの第１許可禁止信号ＩＯＲＥＧ１−３を受けて、動作が禁止される。使用しないデータ端子ＤＱ１−３に対応する内部回路の動作を禁止することで、消費電力を削減できる。
【００１９】
許可禁止制御回路は、高論理レベルの第１許可禁止信号ＩＯＲＥＧ０と低論理レベルの第１許可禁止信号ＩＯＲＥＧ１に応じて、第２許可禁止信号ＭＯＦ０を許可レベル（例えば、高論理レベル）に設定する。また、許可禁止制御回路は、低論理レベルの第１許可禁止信号ＩＯＲＥＧ２−３に応じて、第２許可禁止信号ＭＯＦ１を禁止レベル（例えば、低論理レベル）に設定する。これにより、動作する内部回路に対応する共通回路のみを動作でき、消費電力を削減できる。
【００２０】
なお、例えば、コントローラが２つのデータ端子ＤＱを使用し、データ端子ＤＱに接続されるコントローラ側のデータ端子の配置間隔が大きい場合、互いに離れたデータ端子ＤＱ０、ＤＱ２、データ端子ＤＱ１、ＤＱ３、またはデータ端子ＤＱ０、ＤＱ３を使用するために、レジスタが設定される。
【００２１】
以上、この実施形態では、コントローラのデータ端子の数および位置に応じて、半導体メモリＭＥＭの任意のデータ端子ＤＱを選択でき、選択しないデータ端子ＤＱに対応する回路の動作を禁止できる。これにより、半導体メモリＭＥＭを様々なデータ端子の仕様を有するコントローラとともに、システムに搭載できる。換言すれば、１つの半導体メモリＭＥＭを様々なデータ端子の仕様を有するコントローラに接続できる。使用しないデータ端子ＤＱに対応する回路の動作を禁止することで、半導体メモリＭＥＭの消費電力を削減できる。
【００２２】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドデコーダ１４、モードレジスタ１６、データ入出力バッファ１８、動作制御部２０、接続状態レジスタ２２、電力制御部２４、バス制御部２６およびメモリコア２８を有している。なお、図１では、リフレッシュ動作に関する回路を省略している。
【００２３】
クロックバッファ１０は、クロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして、クロックに同期して動作する回路ブロックに出力する。アドレスバッファ１２は、アドレス信号ＡＤを受け、受けたアドレスを動作制御部２０およびモードレジスタ１６等に出力する。アドレスバッファ１２は、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを、異なるアドレス端子を介して同時に受けてもよく、共通のアドレス端子で時分割で受けてもよい。
【００２４】
コマンドデコーダ１４は、コマンド信号ＣＭＤの論理レベルに応じて動作コマンドを認識し、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲまたはモードレジスタ設定コマンド信号ＭＲＳ等を出力する。読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲは、メモリコア２８をアクセス動作するために動作制御部２０に供給される。モードレジスタ設定コマンド信号ＭＲＳは、モードレジスタ１６に供給される。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等により構成される。
【００２５】
モードレジスタ１６は、アドレス信号ＡＤの所定数のビットに対応し、動作モードを設定するためのレジスタ部（ラッチ回路）を有している。モードレジスタ１６は、モードレジスタ設定コマンド信号ＭＲＳに同期して、内部アドレス信号ＩＡＤの値を各レジスタ部に設定する。例えば、モードレジスタ１６により、バースト長およびデータレイテンシ等が設定される。
【００２６】
また、モードレジスタ１６は、接続状態レジスタ２２に対応するアドレス信号ＡＤのビット値がエントリを示しているとき、イネーブル信号ＥＮＢＺを高論理レベルに活性化する。モードレジスタ１６は、接続状態レジスタ２２に対応するアドレス信号ＡＤのビット値がエクジットを示しているとき、イネーブル信号ＥＮＢＺを低論理レベルに非活性化する。イネーブル信号ＥＮＢＺの高論理レベル期間は、接続状態レジスタ２２の設定期間である。
【００２７】
データ入出力バッファ１８は、書き込みデータ信号をデータ端子ＤＱ（ＤＱ０−３１）を介して受信し、受信したデータ信号を内部データ信号ＩＤＱ（ＩＤＱ０−３１）として出力する。書き込みデータ信号は、データ入力信号ＤＩＮ０−３１として接続状態レジスタ２２にも供給される。また、データ入出力バッファ１８は、メモリセルＭＣからの読み出しデータ信号を内部データ信号ＩＤＱとして受信し、受信したデータ信号をデータ端子ＤＱに出力する。なお、データ端子ＤＱのビット数は、３２ビットに限定されない。
【００２８】
動作制御部２０は、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲに応答してメモリコア２８に読み出し動作または書き込み動作を実行させるための制御信号ＣＴＬを出力する。例えば、制御信号ＣＴＬは、ワード線活性化信号ＷＬＯＮＺ、センスアンプイネーブル信号ＳＡＥＺ、ＳＡＥＸ、コラム線活性化信号ＣＬＯＮＺ、データ入力制御信号ＤＩＮＺおよびデータ出力制御信号ＤＯＵＴＺを含む。ワード線活性化信号ＷＬＯＮＺは、ワード線ＷＬの活性化タイミングを決める。センスアンプイネーブル信号ＳＡＥＺ、ＳＡＥＸは、センスアンプＳＡの活性化タイミングを決める。コラム線活性化信号ＣＬＯＮＺは、コラムスイッチＣＳＷのオンタイミングを決める。データ入力制御信号ＤＩＮＺは、書き込みコマンド信号ＷＲに応答してデータ入力バッファを動作するために活性化される。なお、データ入力制御信号ＤＩＮＺは、イネーブル信号ＥＮＢＺが活性化されるときにも活性化される。データ出力制御信号ＤＯＵＴＺは、読み出しコマンド信号ＲＤに応答してデータ出力バッファを動作するために活性化される。動作制御部２０は、アドレス信号ＡＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとしてメモリコア２８に出力する。
【００２９】
接続状態レジスタ２２は、データ端子ＤＱ０−３１にそれぞれ対応するレジスタ部を有している。接続状態レジスタ２２は、イネーブル信号ＥＮＢＺが高論理レベルの期間に、データ入力信号ＤＩＮ０−３１の論理レベルをラッチし、ラッチした論理レベルを有するレジスタ信号ＩＯＲＥＧ０−３１を出力する。
【００３０】
電力制御部２４は、レジスタ信号ＩＯＲＥＧ０−３１をシングルオフ信号ＳＯＦ０−３１としてそれぞれ出力する。電力制御部２４は、シングルオフ信号ＳＯＦ０−７のいずれかが高論理レベルのときに、高論理レベルのマルチオフ信号ＭＯＦ０を出力し、シングルオフ信号ＳＯＦ８−１５のいずれかが高論理レベルのときに、高論理レベルのマルチオフ信号ＭＯＦ１を出力する。また、電力制御部２４は、シングルオフ信号ＳＯＦ１６−２３のいずれかが高論理レベルのときに、高論理レベルのマルチオフ信号ＭＯＦ２を出力し、シングルオフ信号ＳＯＦ２４−３１のいずれかが高論理レベルのときに、高論理レベルのマルチオフ信号ＭＯＦ３を出力する。
【００３１】
バス制御部２６は、書き込み動作時に、直列の内部データ信号ＩＤＱ（書き込みデータ）を並列データに変換してデータバスＤＢに出力する。バス制御部２６は、読み出し動作時に、データバスＤＢ上の並列の読み出しデータを直列データに変換して内部データ信号ＩＤＱとして出力する。例えば、データバスＤＢのビット幅は、データ端子ＤＱのビット幅の４倍の６４ビットである。
【００３２】
メモリコア２８は、ロウデコーダＲＤＥＣ、メインワードデコーダＭＷＤ、サブワードデコーダＳＷＤ、コラムデコーダＣＤＥＣ、コラムスイッチＣＳＷ、センスアンプＳＡおよびメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、図３に示すように、データ端子ＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１に供給されるデータをそれぞれ保持し、マルチオフ信号ＭＯＦ０−３に対応する４つのメモリセルアレイＡＲＹ０−３を有している。
【００３３】
メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣと、図２の横方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、図２の縦方向に並ぶメモリセルＭＣに接続された相補のビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、セルプレート電圧線に接続されている。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、メモリセルＭＣのキャパシタはビット線ＢＬまたは／ＢＬに接続され、読み出し動作、書き込み動作またはリフレッシュ動作が実行される。
【００３４】
ロウデコーダＲＤＥＣは、メモリセルアレイＡＲＹ０−３に対応して４つ形成されている。換言すれば、ロウデコーダＲＤＥＣは、マルチオフ信号ＭＯＦ０−３にそれぞれ対応して形成されている。ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤをデコードする。
【００３５】
メインワードデコーダＭＷＤは、メモリセルアレイＡＲＹ０−３に対応して４つ形成されている。換言すれば、メインワードデコーダＭＷＤは、マルチオフ信号ＭＯＦ０−３にそれぞれ対応して形成されている。メインワードデコーダＭＷＤは、ロウデコーダＲＤＥＣからのデコード信号に応じて、メインワード線のいずれかを活性化する。
【００３６】
サブワードデコーダＳＷＤは、データ端子ＤＱ０−３１毎に形成されている。換言すれば、サブワードデコーダＳＷＤは、シングルオフ信号ＳＯＦ０−３１にそれぞれ対応して形成されている。各サブワードデコーダＳＷＤは、活性化されたメインワード線と、ロウアドレス信号ＲＡＤの下位２ビットのデコード信号に応じて、４本のワード線ＷＬのいずれかを活性化する。
【００３７】
コラムデコーダＣＤＥＣは、メモリセルアレイＡＲＹ０−３に対応して４つ形成されている。換言すれば、コラムデコーダＣＤＥＣは、マルチオフ信号ＭＯＦ０−３にそれぞれ対応して形成されている。コラムデコーダＣＤＥＣは、ビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードし、コラム選択信号を生成する。
【００３８】
コラムスイッチＣＳＷは、コラム選択信号に応じてオンし、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをデータバスＤＢに接続する。センスアンプＳＡは、データ端子ＤＱ０−３１毎に形成されている。換言すれば、センスアンプＳＡは、シングルオフ信号ＳＯＦ０−３１にそれぞれ対応して形成されている。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。
【００３９】
図３は、図２に示した半導体メモリのチップレイアウトの例を示している。上述したように、メモリセルアレイＡＲＹは、４つのデータ端子グループＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１に対応する４つのメモリセルアレイＡＲＹ０−３を有している。図２に示したロウデコーダＲＤＥＣ、メインワードデコーダＭＷＤ、サブワードデコーダＳＷＤ、コラムデコーダＣＤＥＣ、コラムスイッチＣＳＷ、センスアンプＳＡは、メモリセルアレイＡＲＹ０−３に隣接してそれぞれ配置されている。
【００４０】
特に限定されないが、図３において、符号ＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１で示した矩形枠は、データ端子およびデータ入出力バッファ１８を示している。符号ＡＤ、ＣＭＤで示した矩形枠は、アドレス端子、コマンド端子、クロック端子、電源端子、アドレスバッファ１２、コマンドデコーダ１４、クロックバッファ１０等を示している。
【００４１】
図４は、図２に示したメモリコアのレイアウトの例を示している。メモリコア２８は、データ端子ＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１にそれぞれ対応するブロックＢＬＫ（ＢＬＫ０−３）を有している。各ブロックＢＬＫ０−３は、同じ回路構成のため、ブロックＢＬＫ０のみを説明する。
【００４２】
ブロックＢＬＫ０は、各データ端子ＤＱ０−７に対応するメモリセルアレイＡＲＹ０、サブワードデコーダＳＷＤ、センスアンプＳＡ、コラムスイッチＣＳＷおよびデータ入出力バッファＩ／Ｏを有している。データ入出力バッファＩ／Ｏは、図２に示したデータ入出力バッファ１８に対応する。また、ブロックＢＬＫ０は、データ端子ＤＱ０−７に共通の回路として、ロウデコーダＲＤＥＣ、メインワードデコーダＭＷＤ、コラムデコーダＣＤＥＣおよびバス制御部ＢＵＳＣＮＴを有している。バス制御部ＢＵＳＣＮＴは、図２に示したバス制御部２６に対応する。
【００４３】
図５は、図２に示したマルチオフ信号線ＭＯＦ０、ＭＯＦ２およびシングルオフ信号線ＳＯＦ０−７、ＳＯＦ１６−２３の配線の例を示している。データ端子ＤＱ０−７に対応するマルチオフ信号線ＭＯＦ０は、ブロックＢＬＫ０に共通のロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびバス制御部ＢＵＳＣＮＴに配線されている。同様に、データ端子ＤＱ１６−２３に対応するマルチオフ信号線ＭＯＦ２は、ブロックＢＬＫ２に共通のロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびバス制御部ＢＵＳＣＮＴに接続されている。ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびバス制御部ＢＵＳＣＮＴは、対応するマルチオフ信号ＭＯＦ０またはＭＯＦ２が活性化されているときに動作する。
【００４４】
各ロウデコーダＲＤＥＣ、各コラムデコーダＣＤＥＣおよび各バス制御部ＢＵＳＣＮＴは、対応するマルチオフ信号ＭＯＦが高論理レベルに活性化されているときに動作が許可され、対応する８ビットのデータ端子ＤＱに対応するメモリセルＭＣをアクセスするために動作する。また、各ロウデコーダＲＤＥＣ、各コラムデコーダＣＤＥＣおよび各バス制御部ＢＵＳＣＮＴは、対応するマルチオフ信号ＭＯＦが低論理レベルに非活性化されているときに動作が禁止される。このように、マルチオフ信号ＭＯＦは、各ブロックＢＬＫに共通に配置されるロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびバス制御部ＢＵＳＣＮＴの動作を許可または禁止するための信号である。
【００４５】
データ端子ＤＱ０−７、ＤＱ１６−２３にそれぞれ対応するシングルオフ信号線ＳＯＦ０−７、ＳＯＦ１６−２３は、対応するデータ入出力バッファＩ／Ｏ、センスアンプＳＡおよびサブワードデコーダＳＷＤに接続されている。各データ入出力バッファＩ／Ｏ、各センスアンプＳＡおよび各サブワードデコーダＳＷＤは、対応するシングルオフ信号線ＳＯＦが高論理レベルに活性化されているときに動作が許可され、対応する１ビットのデータ端子ＤＱに対応するメモリセルＭＣをアクセスするために動作する。各データ入出力バッファＩ／Ｏ、各センスアンプＳＡおよび各サブワードデコーダＳＷＤは、対応するシングルオフ信号線ＳＯＦが低論理レベルに非活性化されているときに動作が禁止される。シングルオフ信号線ＳＯＦは、各データ端子ＤＱに対応するデータ入出力バッファＩ／Ｏ、センスアンプＳＡおよびサブワードデコーダＳＷＤの動作を許可または禁止するための信号である。
【００４６】
なお、データ端子ＤＱ８−１５、ＤＱ２４−３１に対応するマルチオフ信号線ＭＯＦ１、３およびシングルオフ信号線ＳＯＦ８−１５、ＳＯＦ２４−３１も、図５と同様に配線される。
【００４７】
図６は、図２に示した接続状態レジスタ２２の例を示している。接続状態レジスタ２２は、データ端子ＤＱ０−３１にそれぞれ対応するレジスタ部２２１を有している。レジスタ部２２１は、互いに同じ回路のため、データ端子ＤＱ０に対応するレジスタ部２２１について説明する。
【００４８】
レジスタ部２２１は、スイッチＳＷ１およびラッチＬＴ１を有している。スイッチＳＷ１は、イネーブル信号ＥＮＢＺが高論理レベルの期間にオンする。イネーブル信号ＥＮＢＺは、モードレジスタ設定コマンド信号ＭＲＳとともに供給されるアドレス信号ＡＤが接続状態レジスタ２２の設定コマンド（エントリ）を示しているときに、高論理レベルに活性化される。ラッチＬＴ１は、スイッチＳＷ１を介して供給されるデータ入力信号ＤＩＮ０の論理レベルをラッチし、ラッチした論理レベルを有するレジスタ信号ＩＯＲＥＧ０を出力する。
【００４９】
図７は、図２に示した電力制御部２４の例を示している。電力制御部２４は、ブロックＢＬＫ０−３にそれぞれ対応するブロック制御部２４１を有している。ブロック制御部２４１は、互いに同じ回路のため、ブロックＢＬＫ０（ＤＱ０−７、ＩＯＲＥＧ０−７）に対応するブロック制御部２４１について説明する。
【００５０】
ブロック制御部２４１は、レジスタ信号ＩＯＲＥＧ０−７をシングルオフ信号ＳＯＦ０−７として出力する８個のバッファ回路ＢＵＦ１と、レジスタ信号ＩＯＲＥＧ０−７のオア論理をマルチオフ信号ＭＯＦ０として出力するオア回路ＯＲ１とを有している。オア回路ＯＲ１は、レジスタ信号ＩＯＲＥＧ０−７のいずれかが活性化されているときに、マルチオフ信号線ＭＯＦ０を活性化する。なお、ブロック制御部２４１は、レジスタ信号ＩＯＲＥＧ０−７を、バッファ回路ＢＵＦ１を介することなく、シングルオフ信号ＳＯＦ０−７として直接出力してもよい。
【００５１】
図８は、図２に示したデータ入出力バッファ１８の例を示している。データ入出力バッファ１８は、データ端子ＤＱ０−３１にそれぞれ対応するデータ出力バッファＯＵＴＢＵＦおよびデータ入力バッファＩＮＢＵＦを有している。データ端子ＤＱ０−３１に対応する３２個のデータ出力バッファＯＵＴＢＵＦは、互いに同じ回路である。データ端子ＤＱ０−３１に対応する３２個のデータ入力バッファＩＮＢＵＦは、互いに同じ回路である。このため、データ端子ＤＱ０に対応するデータ出力バッファＯＵＴＢＵＦおよびデータ入力バッファＩＮＢＵＦについて説明する。
【００５２】
データ出力バッファＯＵＴＢＵＦは、シングルオフ信号ＳＯＦ０が活性化されているときに、データ出力制御信号ＤＯＵＴＺに応じて活性化され、読み出しデータ信号ＩＤＱ０をデータ端子ＤＱ０に出力する。データ出力バッファＯＵＴＢＵＦは、シングルオフ信号ＳＯＦ０が低論理レベルに非活性化されているときに、動作を禁止するために非活性化される。このとき、データ端子ＤＱ０は、フローティング状態に設定される。
【００５３】
具体的には、データ出力バッファＯＵＴＢＵＦは、アンド回路ＡＮＤ１、ＮＡＮＤゲート、ＮＯＲゲート、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１を有している。アンド回路ＡＮＤ１は、シングルオフ信号ＳＯＦ０が高論理レベルに活性化されているときに、データ出力制御信号ＤＯＵＴＺの論理レベルをＮＡＮＤゲートに出力する。アンド回路ＡＮＤ１は、シングルオフ信号ＳＯＦ０が低論理レベルに非活性化されているときに、ＮＡＮＤゲートおよびＮＯＲゲートを無効にするために低論理レベルを出力する。
【００５４】
ＮＡＮＤゲートおよびＮＯＲゲートは、アンド回路ＡＮＤ１が高論理レベルを出力するときに有効になり、内部データ線ＩＤＱ０に伝達される読み出しデータ信号の反転論理をｐＭＯＳトランジスタＰ１のゲートおよびｎＭＯＳトランジスタＮ１のゲートに出力する。ＮＡＮＤゲートおよびＮＯＲゲートは、アンド回路ＡＮＤ１が低論理レベルを出力するときに無効になり、高論理レベルおよび低論理レベルをそれぞれ出力する。
【００５５】
ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１は、外部電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されている。ｐＭＯＳトランジスタＰ１は、ＮＡＮＤゲートが有効状態に設定され、読み出しデータ信号ＩＤＱ０が高論理レベルのときにオンし、データ端子ＤＱ０に高論理レベルＶＤＤを出力する。ｎＭＯＳトランジスタＮ１は、ＮＯＲゲートが有効状態に設定され、読み出しデータ信号ＩＤＱ０が低論理レベルのときにオンし、データ端子ＤＱ０に低論理レベルＶＳＳを出力する。
【００５６】
データ入力バッファＩＮＢＵＦは、シングルオフ信号ＳＯＦ０またはイネーブル信号ＥＮＢＺが活性化されているときに、データ入力制御信号ＤＩＮＺに応じて活性化され、書き込みデータ信号ＤＱ０を内部データ線ＩＤＱ０およびデータ入力信号線ＤＩＮ０に出力する。データ入力バッファＩＮＢＵＦは、シングルオフ信号ＳＯＦ０およびイネーブル信号ＥＮＢＺがともに非活性化されているときに、動作を禁止するために非活性化される。このとき、内部データ線ＩＤＱ０およびデータ入力信号線ＤＩＮ０は、低論理レベルに設定される。
【００５７】
具体的には、データ入力バッファＩＮＢＵＦは、オア回路ＯＲ２およびアンド回路ＡＮＤ２、ＡＮＤ３を有している。オア回路ＯＲ２は、イネーブル信号ＥＮＢＺが低論理レベルに非活性化されているときに、シングルオフ信号ＳＯＦ０の論理レベルをアンド回路ＡＮＤ２に出力する。シングルオフ信号ＳＯＦ０が高論理レベルに活性化されているとき、アンド回路ＡＮＤ２は有効になる。また、オア回路ＯＲ２は、イネーブル信号ＥＮＢＺが高論理レベルに活性化されているときに、シングルオフ信号ＳＯＦ０の論理レベルにかかわらず、アンド回路ＡＮＤ２を有効にするために高論理レベルを出力する。
【００５８】
アンド回路ＡＮＤ２は、有効状態に設定されているときに、データ入力制御信号ＤＩＮＺと同じ論理レベルをアンド回路ＡＮＤ３に出力する。アンド回路ＡＮＤ２は、無効状態に設定されているときに、低論理レベルをアンド回路ＡＮＤ３に出力する。アンド回路ＡＮＤ３は、アンド回路ＡＮＤ２から高論理レベルを受けているときに有効になり、データ端子ＤＱ０で受ける書き込みデータ信号と同じ論理レベルを内部データ線ＩＤＱ０およびデータ入力信号線ＤＩＮ０に出力する。すなわち、イネーブル信号ＥＮＢＺが活性化されているとき、シングルオフ信号ＳＯＦ０の論理レベルにかかわらず、アンド回路ＡＮＤ３によるデータ信号の受け付けが許可される。アンド回路ＡＮＤ３は、アンド回路ＡＮＤ２から低論理レベルを受けているときに無効になり、内部データ線ＩＤＱ０およびデータ入力信号線ＤＩＮ０に低論理レベルを出力する。
【００５９】
このように、データ出力バッファＯＵＴＢＵＦおよびデータ入力バッファＩＮＢＵＦは、データ端子ＤＱ０−３１毎に、シングルオフ信号ＳＯＦ０（またはＳＯＦ１−３１のいずれか）が非活性化されているときに動作を禁止する。動作が禁止されたデータ出力バッファＯＵＴＢＵＦおよびデータ入力バッファＩＮＢＵＦは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６０】
図９は、図２に示したバス制御部２６の例を示している。バス制御部２６は、データ端子ＤＱ０−３１にそれぞれ対応する直列並列変換回路ＳＰＣＮＶおよび並列直列変換回路ＰＳＣＮＶを有している。また、バス制御部２６は、ブロックＢＬＫ０−３毎に、アンド回路ＡＮＤ４、ＡＮＤ５を有している。図９は、データ端子ＤＱ０に対応する回路を示している。他のデータ端子ＤＱ１−３１に対応する回路も図９と同様である。
【００６１】
アンド回路ＡＮＤ４は、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、データ入力制御信号ＤＩＮＺをデータ入力イネーブル信号ＤＩＮＥＮＺとして出力する。アンド回路ＡＮＤ４は、マルチオフ信号ＭＯＦ０が低論理レベルに非活性化されているときに、データ入力イネーブル信号ＤＩＮＥＮＺを低論理レベルに非活性化する。
【００６２】
アンド回路ＡＮＤ５は、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、データ出力制御信号ＤＯＵＴＺをデータ出力イネーブル信号ＤＯＵＴＥＮＺとして出力する。アンド回路ＡＮＤ５は、マルチオフ信号ＭＯＦ０が低論理レベルに非活性化されているときに、データ出力イネーブル信号ＤＯＵＴＥＮＺを低論理レベルに非活性化する。
【００６３】
直列並列変換回路ＳＰＣＮＶは、データ入力イネーブル信号ＤＩＮＥＮＺが活性化されているときに、データ端子ＤＱ０に順次に供給される書き込みデータ信号ＩＤＱ０を受ける。直列並列変換回路ＳＰＣＮＶは、書き込みデータ信号ＩＤＱ０をバーストクロック信号ＢＣＬＫに同期して並列の書き込みデータ信号に変換し、データバスＤＢ０に出力する。バーストクロック信号ＢＣＬＫは、例えば、動作制御部２０により生成される。直列並列変換回路ＳＰＣＮＶは、データ入力イネーブル信号ＤＩＮＥＮＺが非活性化されているときに、変換動作を禁止する。変換動作が禁止された直列並列変換回路ＳＰＣＮＶは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６４】
並列直列変換回路ＰＳＣＮＶは、データ出力イネーブル信号ＤＯＵＴＥＮＺが活性化されているときに、データバスＤＢ０に供給される並列の読み出しデータ信号を受ける。並列直列変換回路ＰＳＣＮＶは、読み出しデータ信号ＤＢ０をバーストクロック信号ＢＣＬＫに同期して直列の書き込みデータ信号に変換し、内部データ線ＩＤＱ０に出力する。並列直列変換回路ＰＳＣＮＶは、データ出力イネーブル信号ＤＯＵＴＥＮＺが非活性化されているときに、変換動作を禁止する。変換動作が禁止された並列直列変換回路ＰＳＣＮＶは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６５】
図１０は、図４に示したメモリコア２８の例を示している。図１０は、データ端子ＤＱ０−７に対応するブロックＢＬＫ０のメモリコア２８の一部を示している。他のブロックＢＬＫ１−３のメモリコア２８も図１０と同様である。
【００６６】
ロウデコーダＲＤＥＣは、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、ワード線活性化信号ＷＬＯＮＺに同期してロウアドレス信号ＲＡＤの上位ビットをデコードし、ワード選択信号ＷＬＳＥＬＺのいずれかを活性化する。また、ロウデコーダＲＤＥＣは、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、ワード線活性化信号ＷＬＯＮＺに同期してロウアドレス信号ＲＡＤの下位２ビットをデコードし、４つのワード選択信号ＳＥＬ０−３Ｚのいずれかを活性化する。ロウデコーダＲＤＥＣは、マルチオフ信号ＭＯＦ０が低論理レベルに非活性化されているときに、デコード動作を禁止し、全てのワード選択信号ＷＬＳＥＬＺおよび全てのワード選択信号ＳＥＬ０−３Ｚを非活性化する。デコード動作が禁止されたロウデコーダＲＤＥＣは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６７】
各メインワードデコーダＭＷＤは、活性化されたワード選択信号ＷＬＳＥＬＺを受けたときに、メインワード線信号ＭＷＬＸを低レベルに活性化する。各メインワードデコーダＭＷＤは、非活性化されたワード選択信号ＷＬＳＥＬＺを受けたときに、デコード動作を禁止し、メインワード線信号ＭＷＬＸを高レベルに非活性化する。マルチオフ信号ＭＯＦ０が非活性化されているとき、全てのワード選択信号ＷＬＳＥＬＺが非活性化され、ブロックＢＬＫ０内の全てのメインワードデコーダＭＷＤの動作は禁止される。デコード動作が禁止されたメインワードデコーダＭＷＤは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６８】
活性化されたメインワード線信号ＭＷＬＸを受けるサブワードデコーダＳＷＤは、対応するシングルオフ信号ＳＯＦ（ＳＯＦ０、ＳＯＦ１等）が高論理レベルに活性化されているときに、活性化されたワード選択信号ＳＥＬ０−３Ｚのいずれかに対応するワード線ＷＬを高レベルに活性化する。サブワードデコーダＳＷＤは、対応するシングルオフ信号ＳＯＦ（ＳＯＦ０、ＳＯＦ１等）が低論理レベルに非活性化されているときに、デコード動作を禁止し、４つのワード線ＷＬの全てを低レベルに非活性化する。デコード動作が禁止されたサブワードデコーダＳＷＤは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００６９】
図１１は、図１０に示したロウデコーダＲＤＥＣの例を示している。図１１に示したロウデコーダＲＤＥＣは、ブロックＢＬＫ０に対応する回路である。ブロックＢＬＫ１−３に対応するロウデコーダＲＤＥＣも、図１１と同様である。ロウデコーダＲＤＥＣは、アンド回路ＡＮＤ６、ロウプリデコーダＲＰＤＥＣおよびワード選択信号ＷＬＳＥＬＺをそれぞれ出力するアンド回路ＡＮＤ７を有している。
【００７０】
アンド回路ＡＮＤ６は、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、ワード線活性化信号ＷＬＯＮＺをデコードイネーブル信号ＲＤＥＣＥＮＺとして出力する。アンド回路ＡＮＤ６は、マルチオフ信号ＭＯＦ０が低論理レベルに非活性化されているときに、デコードイネーブル信号ＲＤＥＣＥＮＺを低論理レベルに非活性化する。
【００７１】
ロウプリデコーダＲＰＤＥＣは、デコードイネーブル信号ＲＤＥＣＥＮＺが活性化されているときに、ロウアドレス信号ＲＡＤをプリデコードし、ロウプリデコード信号を生成する。ロウプリデコーダＲＰＤＥＣは、デコードイネーブル信号ＲＤＥＣＥＮＺが非活性化されているときに、デコード動作を禁止し、全てのロウプリデコード信号を無効レベルに設定する。デコード動作が禁止されたロウプリデコーダＲＰＤＥＣは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００７２】
各アンド回路ＡＮＤ７は、ロウプリデコード信号に応じてワード選択信号ＷＬＳＥＬＺを活性化する。マルチオフ信号ＭＯＦ０が非活性化されているとき、全てのロウプリデコード信号が無効レベルに設定されるため、アンド回路ＡＮＤ７の動作は禁止され、その消費電力は小さくなる。
【００７３】
図１２は、図１０に示したサブワードデコーダＳＷＤの例を示している。図１２に示したサブワードデコーダＳＷＤは、データ端子ＤＱ０に対応する回路である。データ端子ＤＱ１−３１に対応するサブワードデコーダＳＷＤも、図１２と同様である。サブワードデコーダＳＷＤは、負論理のアンド回路ＡＮＤ８と、ワード線ＷＬにそれぞれ接続されたＣＭＯＳインバータＩＶ１およびｎＭＯＳトランジスタＮ２を有している。
【００７４】
アンド回路ＡＮＤ８は、シングルオフ信号ＳＯＦ０が高論理レベルに活性化されているときに、メインワード線信号ＭＷＬＸをメインワード線信号ＭＷＬＸ２として出力する。アンド回路ＡＮＤ８は、シングルオフ信号ＳＯＦ０が低論理レベルに非活性化されているときに、メインワード線信号ＭＷＬＸ２を高レベルに非活性化する。
【００７５】
各ＣＭＯＳインバータＩＶ１は、対応するワード選択信号ＳＥＬＺ（ＳＥＬ０Ｚ−ＳＥＬ３Ｚ）の高論理レベルをｐＭＯＳトランジスタのソースで受けているときに動作し、メインワード線信号ＭＷＬＸ２の論理レベルを反転して対応するワード線ＷＬに出力する。各インバータＩＶ１は、対応するワード選択信号ＳＥＬが低論理レベルに非活性化されているときに動作を禁止する。高論理レベルのワード選択信号ＳＥＬは、インバータＩＶ１の電源として使用される。ワード選択信号ＳＥＬの非活性化により、電源リークがなくなるため、インバータＩＶ１の消費電力は小さくなる。
【００７６】
各ｎＭＯＳトランジスタＮ２は、対応するワード選択信号ＳＥＬＺの反転論理をゲートで受け、ソースおよびドレインを接地線ＶＳＳおよびワード線ＷＬにそれぞれ接続している。各ｎＭＯＳトランジスタＮ２は、対応するワード選択信号ＳＥＬＺが活性化されているときにオフし、対応するワード選択信号ＳＥＬＺが非活性化されているときにオンする。
【００７７】
図１３は、図１０に示したセンスアンプＳＡの例を示している。図１３に示したセンスアンプＳＡは、データ端子ＤＱ０に対応する回路である。データ端子ＤＱ１−３１に対応する回路も、図１３と同様である。センスアンプＳＡは、負論理のアンド回路ＡＮＤ９、正論理のアンド回路ＡＮＤ１０およびラッチ回路ＬＴ２を有している。
【００７８】
アンド回路ＡＮＤ９は、シングルオフ信号ＳＯＦ０が高論理レベルに活性化されているときに、センスアンプイネーブル信号ＳＡＥＸの論理レベルをｐＭＯＳトランジスタＰ３のゲートに出力する。アンド回路ＡＮＤ９は、シングルオフ信号ＳＯＦ０が低論理レベルに非活性化されているときに、高論理レベルをｐＭＯＳトランジスタＰ３のゲートに出力する。特に限定されないが、ｐＭＯＳトランジスタＰ３のソースは、半導体メモリＭＥＭの内部で生成される内部電源線ＶＩＩに接続されている。
【００７９】
アンド回路ＡＮＤ１０は、シングルオフ信号ＳＯＦ０が高論理レベルに活性化されているときに、センスアンプイネーブル信号ＳＡＥＺの論理レベルをｎＭＯＳトランジスタＮ３のゲートに出力する。アンド回路ＡＮＤ１０は、シングルオフ信号ＳＯＦ０が低論理レベルに非活性化されているときに、低論理レベルをｎＭＯＳトランジスタＮ３のゲートに出力する。
【００８０】
ラッチ回路ＬＴ２は、入力と出力が互いに接続された一対のＣＭＯＳインバータを有している。ラッチ回路ＬＴ２は、高論理レベルのシングルオフ信号ＳＯＦ０、低論理レベルのセンスアンプイネーブル信号ＳＡＥＸおよび高論理レベルのセンスアンプイネーブル信号ＳＡＥＺを受けているときに、ビット線対ＢＬ、／ＢＬの電圧差を増幅する。ラッチ回路ＬＴ２は、低論理レベルのシングルオフ信号ＳＯＦ０を受けているときに、トランジスタＰ３、Ｎ３をオフし、増幅動作を禁止する。あるいは、ラッチ回路ＬＴ２は、高論理レベルのセンスアンプイネーブル信号ＳＡＥＸおよび低論理レベルのセンスアンプイネーブル信号ＳＡＥＺを受けているときに、トランジスタＰ３、Ｎ３をオフし、増幅動作を禁止する。トランジスタＰ３、Ｎ３のオフにより、ラッチＬＴ２は、電源線ＶＩＩ、ＶＳＳから切り離されるため、消費電力は小さくなる。
【００８１】
図１４は、図１０に示したコラムデコーダＣＤＥＣの例を示している。図１４に示したコラムデコーダＣＤＥＣは、ブロックＢＬＫ０に対応する回路である。ブロックＢＬＫ１−３に対応するコラムデコーダＣＤＥＣも、図１４と同様である。コラムデコーダＣＤＥＣは、アンド回路ＡＮＤ１１、コラムプリデコーダＣＰＤＥＣおよびコラム選択信号ＣＬＺをそれぞれ出力するアンド回路ＡＮＤ１２を有している。
【００８２】
アンド回路ＡＮＤ１１は、マルチオフ信号ＭＯＦ０が高論理レベルに活性化されているときに、コラム線活性化信号ＣＬＯＮＺをデコードイネーブル信号ＣＤＥＣＥＮＺとして出力する。アンド回路ＡＮＤ１１は、マルチオフ信号ＭＯＦ０が低論理レベルに非活性化されているときに、デコードイネーブル信号ＣＤＥＣＥＮＺを低論理レベルに非活性化する。
【００８３】
コラムプリデコーダＣＰＤＥＣは、デコードイネーブル信号ＣＤＥＣＥＮＺが活性化されているときに、コラムアドレス信号ＣＡＤをプリデコードし、コラムプリデコード信号を生成する。コラムプリデコーダＣＰＤＥＣは、デコードイネーブル信号ＣＤＥＣＥＮＺが非活性化されているときに、デコード動作を禁止し、全てのコラムプリデコード信号を無効レベルに設定する。デコード動作が禁止されたコラムプリデコーダＣＰＤＥＣは、充放電電流およびリーク電流を発生しないため、消費電力は小さくなる。
【００８４】
各アンド回路ＡＮＤ１２は、コラムプリデコード信号に応じてコラム選択信号ＣＬＺを活性化する。マルチオフ信号ＭＯＦ０が非活性化されているとき、全てのコラムプリデコード信号が無効レベルに設定されるため、アンド回路ＡＮＤ１２の動作は禁止され、その消費電力は小さくなる。
【００８５】
図１５は、図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣとを有している。ロジックコアＬＯＧＩＣは、半導体メモリＭＥＭのアクセスを制御するコントローラの機能を有している。斜線で示したデータ端子ＤＱ０−１５の矩形枠は、データ端子ＤＱ０−１５がシステムで使用されないことを示している。
半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣは、半導体パッケージ、半導体チップまたはＩＰ（Intellectual Property）コアのいずれの形態でもよい。
【００８６】
半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣの形態が半導体パッケージのとき、半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣは、システム基板に搭載される。このとき、半導体メモリＭＥＭの端子とロジックコアＬＯＧＩＣの端子は、システム基板上の配線パターンを介して接続される。
【００８７】
半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣの形態が半導体チップのとき、半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣは、パッケージ基板に搭載される。このとき、半導体メモリＭＥＭの端子とロジックコアＬＯＧＩＣの端子は、ボンディングワイヤやバンプ等により接続される。
【００８８】
半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣの形態がＩＰコアのとき、半導体メモリＭＥＭおよびロジックコアＬＯＧＩＣは、半導体ウエハ上に形成される。このとき、半導体メモリＭＥＭの端子とロジックコアＬＯＧＩＣの端子は、配線工程で形成される配線パターンにより接続される。
【００８９】
この例では、ロジックコアＬＯＧＩＣが使用するデータ信号のビット数は、１６ビットである。また、システムＳＹＳが必要とするデータ端子ＤＱ毎のメモリ容量は、図４に示した各メモリセルアレイＡＲＹのメモリ容量以下である。このため、半導体メモリＭＥＭのデータ端子ＤＱ１６−３１がロジックコアＬＯＧＩＣに接続され、データ端子ＤＱ０−１５は、オープン状態に設定される。
【００９０】
ロジックコアＬＯＧＩＣは、システムＳＹＳの動作を開始するときに（例えば、パワーオン時）、データ端子ＤＱ１６−３１を高論理レベルに設定した状態で、接続状態レジスタ２２を設定するためにモードレジスタ設定コマンドＭＲＳを半導体メモリＭＥＭに出力する。これにより、レジスタ信号ＩＯＲＥＧ１６−３１が高論理レベルに設定され、マルチオフ信号ＭＯＦ２、ＭＯＦ３およびシングルオフ信号ＳＯＦ１６−３１が高論理レベルに設定される。そして、高論理レベルのマルチオフ信号ＭＯＦ２、ＭＯＦ３および高論理レベルのシングルオフ信号ＳＯＦ１６−３１が供給される回路の動作が可能になる。
【００９１】
一方、オープン状態のデータ端子ＤＱ０−１５に対応する入力バッファＩＮＢＵＦのアンド回路ＡＮＤ３（図８）は、入力で低論理レベルを認識し、低論理レベルのデータ入力信号ＤＩＮ０−１５を出力する。これにより、接続状態レジスタ２２は、モードレジスタ設定コマンドＭＲＳに応じてレジスタ信号ＩＯＲＥＧ０−１５を低論理レベルに設定する。レジスタ信号ＩＯＲＥＧ０−１５により、マルチオフ信号ＭＯＦ０、ＭＯＦ１およびシングルオフ信号ＳＯＦ０−１５は低論理レベルに設定される。そして、マルチオフ信号ＭＯＦ０、ＭＯＦ１およびシングルオフ信号ＳＯＦ０−１５が供給される回路の動作が禁止される。ロジックコアＬＯＧＩＣに接続されないデータ端子ＤＱ０−１５に対応する回路の動作を禁止することで、半導体メモリＭＥＭの消費電力を削減できる。
【００９２】
図１６は、図１５に示したシステムＳＹＳの動作の例を示している。図１６は、接続状態レジスタ２２を設定するための動作を示しており、システムＳＹＳの動作を開始するときのパワーオンシーケンスの一部に含まれる。例えば、システムＳＹＳは、図１５に示したように、データ端子ＤＱ１６−３１を用いて半導体メモリＭＥＭにアクセスするロジックコアＬＯＧＩＣを有している。半導体メモリＭＥＭのデータ端子ＤＱ０−１５は、オープン状態に設定される。
【００９３】
まず、ロジックコアＬＯＧＩＣは、使用するデータ端子ＤＱ１６−３１を高論理レベルに設定する(図１６（ａ））。データ端子ＤＱ０−１５は、未接続のためフローティング状態ＨｉＺである。ロジックコアＬＯＧＩＣは、接続状態レジスタ２２を設定するために、イネーブル信号ＥＮＢＺを活性化するためのアドレス信号ＡＤ（ＥＮＢＯＮ）をモードレジスタ設定コマンド信号ＭＲＳとともに半導体メモリＭＥＭに出力する（図１６（ｂ））。
【００９４】
モードレジスタ１６は、クロック信号ＣＬＫに同期してイネーブル信号ＥＮＢＺを活性化する（図１６（ｃ））。動作制御部２０は、イネーブル信号ＥＮＢＺの活性化に応答して、データ入力制御信号ＤＩＮＺを活性化する（図１６（ｄ））。図８に示したデータ入力バッファＩＮＢＵＦは、イネーブル信号ＥＮＢＺおよびデータ入力制御信号ＤＩＮＺの活性化に応答して、データ端子ＤＱ１６−３１の高論理レベルを受け、高論理レベルのデータ入力信号ＤＩＮ１６−３１を出力する（図１６（ｅ））。フローティング状態ＨｉＺのデータ端子ＤＱ０−１５に接続されたデータ入力バッファＩＮＢＵＦは、イネーブル信号ＥＮＢＺおよびデータ入力制御信号ＤＩＮＺの活性化に応答して、低論理レベルＬのデータ入力信号ＤＩＮ０−１５を出力する（図１６（ｆ））。
【００９５】
図６に示した接続状態レジスタ２２は、イネーブル信号ＥＮＢＺの活性化に応答してデータ入力信号ＤＩＮ０−３１の論理レベルをラッチし、レジスタ信号ＩＯＲＥＧ０−３１として出力する（図１６（ｇ））。図７に示した電力制御部２４は、レジスタ信号ＩＯＲＥＧ０−３１に応じて、高論理レベルのマルチオフ信号ＭＯＦ２−３、高論理レベルのシングルオフ信号ＳＯＦ１６−３１、低論理レベルのマルチオフ信号ＭＯＦ０−１および低論理レベルのシングルオフ信号ＳＯＦ０−１５を出力する（図１６（ｈ））。
【００９６】
次に、ロジックコアＬＯＧＩＣは、接続状態レジスタ２２を設定を完了するために、イネーブル信号ＥＮＢＺを非活性化するためのアドレス信号ＡＤ（ＥＮＢＯＦ）をモードレジスタ設定コマンド信号ＭＲＳとともに半導体メモリＭＥＭに出力する（図１６（ｉ））。
【００９７】
モードレジスタ１６は、クロック信号ＣＬＫに同期してイネーブル信号ＥＮＢＺを非活性化する（図１６（ｊ））。動作制御部２０は、イネーブル信号ＥＮＢＺの非活性化に応答して、データ入力制御信号ＤＩＮＺを非活性化する（図１６（ｋ））。これにより、データ入力バッファＩＮＢＵＦは、データ信号ＤＱの受け付けを禁止し、データ入力信号ＤＩＮ１６−３１を低論理レベルに設定する（図１６（ｌ））。ロジックコアＬＯＧＩＣは、接続状態レジスタ２２の設定を完了後、データ端子ＤＱ１６−３１を低論理レベルに設定する（図１６（ｍ））。
【００９８】
これ以降、マルチオフ信号ＭＯＦ０−３およびシングルオフ信号ＳＯＦ０−３１の論理レベルは、接続状態レジスタ２２を再設定しない限り変化しない（図１６（ｎ））。したがって、電源電圧ＶＤＤが半導体メモリＭＥＭに供給されている間、図１５に斜線で示したデータ端子ＤＱ０−１５に対応する回路の動作は禁止される。すなわち、システムＳＹＳが使用するデータ端子ＤＱの数に応じて、半導体メモリＭＥＭの消費電力を最小限にできる。
【００９９】
図１７は、図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例では、システムＳＹＳは、半導体メモリチップＭＥＭと、半導体メモリチップＭＥＭの動作を制御するロジックチップＬＯＧＩＣとを有している。ロジックチップＬＯＧＩＣは、半導体メモリチップＭＥＭより小さく、半導体メモリチップＭＥＭ上に積層される。例えば、半導体メモリＭＥＭの端子とロジックチップＬＯＧＩＣの端子（パッド）は、ボンディングワイヤにより接続される。
【０１００】
この例では、図１５と同様に、ロジックチップＬＯＧＩＣが使用するデータ信号のビット数は、１６ビットである。また、ロジックチップＬＯＧＩＣが必要とするデータ端子ＤＱ毎のメモリ容量は、図４に示した各メモリセルアレイＡＲＹのメモリ容量以下である。このため、ロジックチップＬＯＧＩＣのデータ端子に近い半導体メモリＭＥＭのデータ端子ＤＱ４−１１、ＤＱ２０−２７がロジックチップＬＯＧＩＣに接続される。データ端子ＤＱ０−３、ＤＱ１２−１９、ＤＱ２８−３１は、オープン状態に設定される。
【０１０１】
図１５と同様に、ロジックチップＬＯＧＩＣは、システムＳＹＳの動作を開始するときに、データ端子ＤＱ４−１１、ＤＱ２０−２７を高論理レベルに設定した状態で、接続状態レジスタ２２を設定するためにモードレジスタ設定コマンドＭＲＳを半導体メモリＭＥＭに出力する。これにより、レジスタ信号ＩＯＲＥＧ４−１１、ＩＯＲＥＧ２０−２７が高論理レベルに設定され、マルチオフ信号ＭＯＦ０−ＭＯＦ３およびシングルオフ信号ＳＯＦ４−１１、ＳＯＦ２０−２７が高論理レベルに設定される。そして、マルチオフ信号ＭＯＦ０−ＭＯＦ３およびシングルオフ信号ＳＯＦ４−１１、ＳＯＦ２０−２７が供給される回路の動作が可能になる。
【０１０２】
一方、オープン状態のデータ端子ＤＱ０−３、ＤＱ１２−１９、ＤＱ２８−３１に対応するレジスタ信号ＩＯＲＥＧ０−３、ＩＯＲＥＧ１２−１９、ＩＯＲＥＧ２８−３１は低論理レベルに設定され、シングルオフ信号ＳＯＦ０−３、ＳＯＦ１２−１９、ＳＯＦ２８−３１は低論理レベルに設定される。そして、低論理レベルのシングルオフ信号ＳＯＦ０−３、ＳＯＦ１２−１９、ＳＯＦ２８−３１が供給される回路の動作が禁止される。このように、ブロックＢＬＫ０−ＢＬＫ３対応する全てのマルチオフ信号ＭＯＦ０−ＭＯＦ３が高論理レベルに設定されるときにも、使用するデータ端子ＤＱ４−１１、ＤＱ２０−２７に対応する回路のみを動作させルことで、半導体メモリＭＥＭの消費電力を削減できる。
【０１０３】
図１８は、図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例においても、図１７と同様に、システムＳＹＳは、半導体メモリチップＭＥＭと、半導体メモリチップＭＥＭの動作を制御するロジックチップＬＯＧＩＣとを有している。
【０１０４】
ロジックチップＬＯＧＩＣが使用するデータ信号のビット数は、１６ビットである。また、ロジックチップＬＯＧＩＣが必要とするデータ端子ＤＱ毎のメモリ容量は、図４に示した各メモリセルアレイＡＲＹのメモリ容量以下である。但し、この例では、ロジックチップＬＯＧＩＣのデータ端子間の距離が、半導体メモリＭＥＭのデータ端子ＤＱ間の距離より大きい。このため、ロジックチップＬＯＧＩＣのデータ端子に近い半導体メモリＭＥＭのデータ端子ＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７、ＤＱ８、ＤＱ１０、ＤＱ１２、ＤＱ１４、ＤＱ１６、ＤＱ１７、ＤＱ１９、ＤＱ２１、ＤＱ２６、ＤＱ２８、ＤＱ３１、ＤＱ３１がロジックチップＬＯＧＩＣに接続される。他のデータ端子ＤＱは、オープン状態に設定される。
【０１０５】
この例においても、図１５と同様に、ロジックチップＬＯＧＩＣは、システムＳＹＳの動作を開始するときに、使用するデータ端子ＤＱを高論理レベルに設定した状態で、接続状態レジスタ２２を設定するためにモードレジスタ設定コマンドＭＲＳを半導体メモリＭＥＭに出力する。これにより、使用するデータ端子ＤＱに対応する回路の動作が可能になり、使用しないデータ端子ＤＱに対応する回路の動作が禁止され、消費電力が削減される。
【０１０６】
図１９は、図２に示した半導体メモリが搭載されるシステムの別の例を示している。例えば、システムＳＹＳは、半導体メモリＭＥＭ（ＭＥＭ１−２）と、半導体メモリＭＥＭ１−２の動作を制御するロジックコアＬＯＧＩＣとを有している。例えば、半導体メモリＭＥＭ１−２は、マルチチップパッケージＭＣＰの基板上に搭載される。半導体メモリＭＥＭ１−２の端子は、ボンディングワイヤによりマルチチップパッケージＭＣＰの端子に接続される。例えば、ロジックチップＬＯＧＩＣは、破線枠で示したマルチチップパッケージＭＣＰの裏面（半導体メモリＭＥＭ１−２が搭載される面の反対面）に搭載される。半導体メモリＭＥＭ１−２の端子とロジックチップＬＯＧＩＣの端子とは、マルチチップパッケージＭＣＰの基板に形成される配線パターンを介して接続される。
【０１０７】
ロジックチップＬＯＧＩＣが使用するデータ信号のビット数は、４８ビットである。また、ロジックチップＬＯＧＩＣが必要とするデータ端子ＤＱ毎のメモリ容量は、図４に示した各メモリセルアレイＡＲＹのメモリ容量以下である。この例では、ＭＣＰの基板上の配線が最も効率よく形成されるように、半導体メモリＭＥＭ１のデータ端子ＤＱ０−３１と、半導体メモリＭＥＭ２のデータ端子ＤＱ０−７、ＤＱ１６−２３がロジックチップＬＯＧＩＣに接続される。半導体メモリＭＥＭ２のデータ端子ＤＱ８−１５、ＤＱ２４−３１は、オープン状態に設定される。
【０１０８】
この例においても、図１５と同様に、ロジックチップＬＯＧＩＣは、システムＳＹＳの動作を開始するときに、使用するデータ端子ＤＱを高論理レベルに設定した状態で、接続状態レジスタ２２を設定するためにモードレジスタ設定コマンドＭＲＳを半導体メモリＭＥＭ１−２にそれぞれ出力する。これにより、使用するデータ端子ＤＱに対応する回路の動作が可能になり、使用しないデータ端子ＤＱに対応する回路の動作が禁止される。
【０１０９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、接続状態レジスタ２２を設定する設定期間に、使用するデータ端子ＤＱに高論理レベルを供給だけで、データ端子ＤＱおよびデータ端子ＤＱに対応する回路を自動的に有効状態に設定できる。このため、半導体メモリＭＥＭにヒューズ回路等のプログラム回路を形成することなく、半導体メモリＭＥＭを様々なデータ端子の仕様を有するコントローラとともに、システムに搭載できる。
【０１１０】
複数のデータ端子ＤＱに対応して動作するロウデコーダＲＤＥＣ等の共通回路だけでなく、各データ端子ＤＱに対応するセンスアンプＳＡ等の内部回路の動作を、使用するデータ端子ＤＱに応じて許可または禁止する。これにより、半導体メモリＭＥＭの消費電力をさらに削減できる。
【０１１１】
イネーブル信号ＥＮＢＺが活性化される接続状態レジスタ２２の設定期間に、シングルオフ信号ＳＯＦ０−７の論理レベルにかかわりなく、入力バッファＩＮＢＵＦを有効状態に設定する。これにより、データ端子ＤＱを介して接続状態レジスタ２２を確実に設定できる。
【０１１２】
図２０は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２に示した接続状態レジスタ２２の代わりに接続状態レジスタ２２Ａが形成されている。また、半導体メモリＭＥＭは、パワーオンリセット部３０Ａを有している。半導体メモリＭＥＭのその他の構成は、図２と同じである。例えば、半導体メモリＭＥＭは、図１５、図１７−図１９に示したシステムＳＹＳに搭載される。
【０１１３】
パワーオンリセット部３０Ａは、電源電圧ＶＤＤが所定の電圧より低い期間、パワーオンリセット信号ＰＯＲＺを高論理レベルに設定する。例えば、システムＳＹＳのパワーオン時に、パワーオンリセット信号ＰＯＲＺは一時的に高論理レベルに活性化され、その後低論理レベルに非活性化される。モードレジスタ１６等のラッチ回路を含む回路は、パワーオンリセット信号ＰＯＲＺの活性化に同期してリセットされる。また、接続状態レジスタ２２Ａは、パワーオンリセット信号ＰＯＲＺの活性化に同期してリセットされ、レジスタ信号ＩＯＲＥＧ０−３１を低論理レベルに設定する。
【０１１４】
図２１は、図２０に示した接続状態レジスタ２２Ａの例を示している。図６と同じ要素については、詳細な説明は省略する。接続状態レジスタ２２Ａは、データ端子ＤＱ０−３１にそれぞれ対応するレジスタ部２２１Ａを有している。レジスタ部２２１Ａは、互いに同じ回路のため、データ端子ＤＱ０に対応するレジスタ部２２１Ａについて説明する。
【０１１５】
レジスタ部２２１Ａは、図６に示したレジスタ部２２１にｎＭＯＳトランジスタＮ４を追加している。ｎＭＯＳトランジスタＮ４は、ゲートでパワーオンリセット信号ＰＯＲＺを受け、ドレインがラッチＬＴ１の入力に接続され、ソースが接地線ＶＳＳに接続されている。ラッチＬＴ１は、パワーオンリセット信号ＰＯＲＺの活性化に応答してリセットされ、低論理レベルのレジスタ信号ＩＯＲＥＧ０を出力する。
【０１１６】
各レジスタ部２２１Ａは、図１６に示した接続状態レジスタ２２Ａを設定するためのモードレジスタ設定コマンド信号ＭＲＳが供給される前に、パワーオンリセット信号ＰＯＲによりリセットされ、レジスタ信号ＩＯＲＥＧ０−３１を低論理レベルに初期化する。これにより、シングルオフ信号ＳＯＦ０−３１およびマルチオフ信号ＭＯＦ０−３は低論理レベルに初期化され、対応する回路の動作は禁止される。回路動作が禁止された状態で、図１６に示したように、接続状態レジスタ２２Ａの設定動作を実施することで、動作が必要な回路のみを確実に動作可能状態にできる。
【０１１７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、接続状態レジスタ２２Ａにリセット機能を設けて、シングルオフ信号ＳＯＦ０−３１およびマルチオフ信号ＭＯＦ０−３を低論理レベルに初期化することで、動作が必要な回路のみを確実に動作可能状態にできる。
【０１１８】
図２２は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２０に示した接続状態レジスタ２２Ａの代わりに接続状態レジスタ２２Ｂが形成されている。半導体メモリＭＥＭのその他の構成は、図２０と同じである。例えば、半導体メモリＭＥＭは、図１５、図１７−図１９に示したシステムＳＹＳに搭載される。
【０１１９】
図２３は、図２２に示した接続状態レジスタ２２Ｂの例を示している。接続状態レジスタ２２Ｂは、データ端子ＤＱ０−３１にそれぞれ対応して、図２３に示す回路を有している。図２３は、データ端子ＤＱ０に対応する回路を示している。他のデータ端子ＤＱ１−３１に対応する回路も図２３と同様である。接続状態レジスタ２２Ｂは、ＮＡＮＤゲート、アンド回路ＡＮＤ１３、ＡＮＤ１４、ＡＮＤ１５およびクロック端子ＣＫ、リセット端子ＲＳＴを有するラッチ回路ＬＴ３、ＬＴ４を有している。
【０１２０】
ＮＡＮＤゲートは、イネーブル信号ＥＮＢＺが高論理レベルに活性化されているときに、内部クロック信号ＩＣＬＫの論理を反転してクロック信号ＩＯＣＬＫとして出力する。アンド回路１３は、データ入力信号ＤＩＮ０が低論理レベルのときに、クロック信号ＩＯＣＬＫをクロック信号ＩＯＣＬＫ１として出力する。アンド回路１４は、データ入力信号ＤＩＮ０が高論理レベルのときに、クロック信号ＩＯＣＬＫをクロック信号ＩＯＣＬＫ２として出力する。
【０１２１】
ラッチ回路ＬＴ３、ＬＴ４は、データ端子Ｄで内部電源電圧ＶＩＩを受け、リセット端子ＲＳＴでパワーオンリセット信号ＰＯＲＺを受けている。ラッチ回路ＬＴ３、ＬＴ４は、パワーオンリセット信号ＰＯＲＺの活性化に同期してリセットされ、出力端子Ｑから低論理レベルのデータ検出信号ＤＬ０、ＤＨ０をそれぞれ出力する。ラッチ回路ＬＴ３は、低論理レベルのデータ入力信号ＤＩＮ０に応答して生成されるクロック信号ＩＯＣＬＫ１に同期して、データ検出信号ＤＬ０を高論理レベルに設定する。すなわち、ラッチ回路ＬＴ３は、低論理レベルのデータ入力信号ＤＩＮ０を検出する検出回路として動作する。
【０１２２】
ラッチ回路ＬＴ４は、高論理レベルのデータ入力信号ＤＩＮ０に応答して生成されるクロック信号ＩＯＣＬＫ２に同期して、データ検出信号ＤＨ０を高論理レベルに設定する。すなわち、ラッチ回路ＬＴ４は、高論理レベルのデータ入力信号ＤＩＮ０を検出する検出回路として動作する。
【０１２３】
アンド回路１５は、データ検出信号ＤＬ０、ＤＨ０がともに高論理レベルのときに高論理レベルのレジスタ信号ＩＯＲＥＧ０を出力する。すなわち、イネーブル信号ＥＮＢＺが活性化されている間に、低論理レベルと高論理レベルがデータ端子ＤＱ０に供給されたときに、レジスタ信号ＩＯＲＥＧ０は、高論理レベルに設定される。他のデータ端子ＤＱ１−３１およびレジスタ信号ＩＯＲＥＧ１−３１も同様である。
【０１２４】
図２４は、図２２に示した半導体メモリが搭載されるシステムの動作の例を示している。図１６と同じ動作については、詳細な説明は省略する。図２４は、接続状態レジスタ２２Ｂを設定するための動作を示しており、システムＳＹＳの動作を開始するときのパワーオンシーケンスの一部に含まれる。例えば、システムＳＹＳは、図１５に示したように、データ端子ＤＱ１６−３１を用いて半導体メモリＭＥＭにアクセスするロジックコアＬＯＧＩＣを有している。半導体メモリＭＥＭのデータ端子ＤＱ０−１５は、オープン状態に設定される。クロック信号ＣＬＫからデータ信号ＤＱ０−１５までの波形、イネーブル信号ＥＮＢＺおよびデータ入力制御信号ＤＩＮＺの波形は、図１６と同じである。
【０１２５】
まず、半導体メモリＭＥＭは、図１６と同様にモードレジスタ設定コマンド信号ＭＲＳを受け、イネーブル信号ＥＮＢＺを活性化する（図２４（ａ））。イネーブル信号ＥＮＢＺの活性化中、内部クロック信号ＩＣＬＫの論理を反転したクロック信号ＩＯＣＬＫが生成される（図２４（ｂ））。ロジックコアＬＯＧＩＣは、１つの目のクロック信号ＩＯＣＬＫが生成されるときに、使用するデータ端子ＤＱ１６−３１を低論理レベルに設定し、２つ目のクロック信号ＩＯＣＬＫが生成されるときに、使用するデータ端子ＤＱ１６−３１を高論理レベルに設定する（図２４（ｃ、ｄ））。
【０１２６】
データ端子ＤＱ１６−３２に対応するアンド回路ＡＮＤ１３は、１つ目のクロック信号ＩＯＣＬＫに同期してクロック信号ＩＯＣＬＫ１を生成する（図２４（ｅ））。データ端子ＤＱ１６−３２に対応するラッチ回路ＬＴ３は、クロック信号ＩＯＣＬＫ１に同期してデータ検出信号ＤＬ１６−３１を高論理レベルに設定する（図２４（ｆ））。なお、フローティング状態ＨｉＺのデータ端子ＤＱ０−３１により、データ入力信号ＤＩＮ０−１５は、低論理レベルＬに設定される（図２４（ｇ））。このため、データ端子ＤＱ０−１５に対応するアンド回路ＡＮＤ１３も、１つ目のクロック信号ＩＯＣＬＫに同期してクロック信号ＩＯＣＬＫ１を生成し、データ検出信号ＤＬ０−１５は高論理レベルに設定される（図２４（ｈ））。
【０１２７】
データ端子ＤＱ１６−３２に対応するアンド回路ＡＮＤ１４は、２つ目のクロック信号ＩＯＣＬＫに同期してクロック信号ＩＯＣＬＫ２を生成する（図２４（ｉ））。データ端子ＤＱ１６−３２に対応するラッチ回路ＬＴ４は、クロック信号ＩＯＣＬＫ２に同期してデータ検出信号ＤＨ１６−３１を高論理レベルに設定する（図２４（ｊ））。データ入力信号ＤＩＮ０−１５は低論理レベルＬに保持されるため、データ端子ＤＱ０−１５に対応するアンド回路ＡＮＤ１４は、クロック信号ＩＯＣＬＫ２を生成しない。このため、データ端子ＤＱ０−１５に対応するラッチ回路ＬＴ４は動作せず、データ検出信号ＤＨ０−１５は低論理レベルＬに保持される（図２４（ｋ））。
【０１２８】
例えば、データ端子ＤＱ１６に対応するアンド回路１５は、高論理レベルのデータ検出信号ＤＬ１６、ＤＨ１６に応答して、レジスタ信号ＩＯＲＥＧ１６を高論理レベルに設定する。他のデータ端子ＤＱ１７−３１に対応するアンド回路１５も、レジスタ信号ＩＯＲＥＧ１７−３１を高論理レベルに設定する（図２４（ｌ））。これにより、図１６と同様に、使用するデータ端子ＤＱ１６−３１に対応するマルチオフ信号ＭＯＦ２−３およびシングルオフ信号ＳＯＦ１６−３１が高論理レベルに設定される（図２４（ｍ、ｎ））。一方、データ端子ＤＱ０−１５に対応するアンド回路ＡＮＤ１５は、低論理レベルのデータ検出信号ＤＨ０−１５を受けて、レジスタ信号ＩＯＲＥＧ０−１５を低論理レベルに保持する（図２４（ｏ））。このため、使用しないデータ端子ＤＱ０−１５に対応するマルチオフ信号ＭＯＦ０−１およびシングルオフ信号ＳＯＦ０−１５は、低論理レベルに保持される（図２４（ｐ、ｑ））。
以上の動作により、電源電圧ＶＤＤが半導体メモリＭＥＭに供給されている間、図１５に斜線で示したデータ端子ＤＱ０−１５に対応する回路の動作は禁止される。したがって、システムＳＹＳが使用するデータ端子ＤＱの数に応じて、半導体メモリＭＥＭの消費電力を最小限にできる。
【０１２９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データ端子ＤＱに供給される低論理レベルおよび高論理レベルの両方を検出したときのみ、対応する回路の動作が許可され、他の回路の動作は禁止される。これにより、使用しないデータ端子ＤＱがオープン状態に設定されるときにも、動作させる回路と、禁止させる回路とを確実に設定できる。換言すれば、使用しないデータ端子ＤＱがオープン状態に設定されたときのデータ入力信号ＤＩＮの論理レベルにかかわらず、使用するデータ端子ＤＱに対応する回路のみを動作させることができる。
【０１３０】
なお、上述した実施形態は、ＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ、抵抗変化メモリ（Resistive Random Access Memory）等の他の半導体メモリに適用可能である。
【０１３１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のデータ端子と、
前記データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、
設定期間に前記データ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、前記第１許可禁止信号として出力するレジスタと、
を備えていることを特徴とする半導体メモリ。
（付記２）
所定数の前記データ端子に対応する前記メモリセルをアクセスするためにそれぞれ動作し、第２許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の共通回路と、
前記各共通回路に対応する前記第１許可禁止信号のいずれかが許可を示すときに、前記各共通回路の動作を許可する前記第２許可禁止信号を出力する許可禁止制御回路と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記３）
前記各内部回路は、対応する前記データ端子に供給される論理を受けるデータ入力バッファを含み、
前記データ入力バッファは、前記設定期間中に、前記第１許可禁止信号にかかわらず、論理を受ける動作を許可する許可回路を備えていること
を特徴とする付記１または付記２記載の半導体メモリ。
（付記４）
前記レジスタは、リセット信号に同期してリセットされ、動作の禁止を示す前記第１許可禁止信号を出力する
ことを特徴とする付記１ないし付記３のいずれか１項記載の半導体メモリ。
（付記５）
前記レジスタは、
前記設定期間に前記データ端子に供給される低レベルを検出する第１検出部と、
前記設定期間に前記データ端子に供給される高レベルを検出する第２検出部と、
前記第１および第２検出部が低レベルおよび高レベルをそれぞれ検出したときに動作の許可を示す第１許可禁止信号を出力する出力部と
を前記各内部回路に対応して備えていること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
付記１ないし付記５のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
【０１３２】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１３３】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥コマンドデコーダ；１６‥モードレジスタ；１８‥データ入出力バッファ；２０‥動作制御部；２２、２２Ａ、２２Ｂ‥接続状態レジスタ；２４‥電力制御部；２６‥バス制御部；２８‥メモリコア；３０Ａ‥パワーオンリセット部；２２１、２２１Ａ‥レジスタ部；ＡＲＹ‥メモリセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＰＤＥＣ‥コラムプリデコーダ；ＣＳＷ‥コラムスイッチ；ＩＮＢＵＦ‥データ入力バッファ；ＩＯＲＥＧ０−３１‥レジスタ信号；ＬＯＧＩＣ‥ロジックコア；ＭＥＭ‥半導体メモリ；ＭＯＦ０−３‥マルチオフ信号；ＭＷＤ‥メインワードデコーダ；ＯＵＴＢＵＦ‥データ出力バッファ；ＰＳＣＮＶ‥並列直列変換回路；ＲＤＥＣ‥ロウデコーダ；ＲＰＤＥＣ‥ロウプリデコーダ；ＳＡ‥センスアンプ；ＳＯＦ０−３１‥シングルオフ信号；ＳＰＣＮＶ‥直列並列変換回路；ＳＷＤ‥サブワードデコーダ；ＳＹＳ‥システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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