(57)【要約】【課題】シリコン基板を用いてＧａＮ系の良質な半導体結晶層を形成する。【解決手段】第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、を含み、前記基板は、表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、前記第１領域は、前記第２領域により囲まれ、前記第１半導体は、窒素原子を含有する３−５族化合物半導体であり、単結晶であり、且つ前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合し、前記第２領域は、前記第１領域とは性状が異なる半導体基板を提供する。【選択図】図１
2011129828.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを表面に有する基板と、
前記第１領域の上方に形成された第１半導体と、
前記第２領域の上方に形成された第２半導体と、
を含み、
前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、
前記第２領域が前記第１領域を囲み、前記第１領域とは性状が異なり、
前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記基板の表面と格子整合または擬格子整合し、
前記第２半導体が多結晶であり、窒素原子を含有する３−５族化合物半導体である
半導体基板。
【請求項２】
前記基板が前記第２領域を囲む第３領域を前記基板の表面にさらに有し、
前記第３領域の上方に形成された阻害体をさらに含み、
前記阻害体が前記第１半導体および前記第２半導体の結晶成長を阻害する
請求項１に記載の半導体基板。
【請求項３】
第１領域、前記第１領域を囲む第２領域、および前記第２領域を囲む第４領域を表面に有する基板と、
前記第４領域の前記表面に形成された複数の溝と、
前記第１領域の上方に形成された第１半導体と、
前記複数の溝に渡って形成された第３半導体と、
を含み、
前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、
前記第２領域が前記第１領域とは性状が異なり、
前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合し、
前記第３半導体が窒素原子を含有する３−５族化合物半導体であり、
前記複数の溝の間隔が前記第１領域の幅より短い
半導体基板。
【請求項４】
第１領域、前記第１領域を囲む第２領域、および前記第２領域を囲む第５領域を表面に有する基板と、
前記第５領域の前記表面に形成された複数の溝と、
前記第１領域の上方に形成された第１半導体と、
前記複数の溝に渡って形成された第４半導体と、
を含み、
前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、
前記第２領域が前記第１領域とは性状が異なり、
前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合し、
前記第４半導体が窒素原子を含有する３−５族化合物半導体であり、
前記複数の溝の間隔が前記第１領域の幅より長い
半導体基板。
【請求項５】
前記第１領域と前記第２領域とは、各々の面方位が異なる
請求項１から請求項４の何れかに記載の半導体基板。
【請求項６】
前記第１領域と前記第２領域とは、各々の表面粗さが異なる
請求項１から請求項４の何れかに記載の半導体基板。
【請求項７】
前記第１領域と前記第２領域とは、各々の不純物濃度が異なる
請求項１から請求項４の何れかに記載の半導体基板。
【請求項８】
前記基板が前記第１領域を囲む溝を表面に有し、
前記第２領域が前記溝の側壁面である
請求項１から請求項４の何れかに記載の半導体基板。
【請求項９】
前記基板が表面に溝を有し、
前記第１領域が前記溝の底面であり、
前記第２領域が前記溝の側壁面である
請求項１から請求項４の何れかに記載の半導体基板。
【請求項１０】
前記第１半導体が、前記溝以外の前記基板の表面および前記溝の底面の両方の面上に形成され、前記溝の側壁を境に分断されている
請求項８または請求項９に記載の半導体基板。
【請求項１１】
前記基板の前記表面と前記第１半導体との間に形成された中間結晶をさらに含み、
前記中間結晶は、組成がＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）であり、
前記ＳｉｘＧｅ１−ｘと前記中間結晶とは擬格子整合し、前記中間結晶と前記第１半導体とは擬格子整合する
請求項１から請求項１０の何れかに記載の半導体基板。
【請求項１２】
前記第１領域が略方形の平面形状を有し、前記方形の長辺の長さが３００μｍ以下である
請求項１から請求項１１の何れかに記載の半導体基板。
【請求項１３】
請求項１から請求項１２の何れかに記載の半導体基板における前記第１半導体を活性領域として得られる素子を有する電子デバイス。
【請求項１４】
（ａ）基板の表面に第１領域、および前記第１領域を囲む第２領域を形成する段階と、
（ｂ）前記第１領域および前記第２領域に、窒素原子を含有する３−５族化合物半導体を形成する段階と、
を含み、
前記基板の表面がＳｉｘＧｅ１−ｘ（０＜ｘ≦１）であり、
前記（ａ）段階において、前記第２領域の性状を、前記第１領域の性状と異ならせ、
前記（ｂ）段階において、前記第１領域の前記半導体を、前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合させ且つ単結晶に形成し、前記第２領域の前記半導体を多結晶に形成する
半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、電子デバイスおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１は、窒化物系半導体層の平坦性および結晶性を向上させることが可能な窒化物系半導体の形成方法を開示している。当該形成方法では、Ｓｉ基板の上面を加工することによってＳｉ基板の上面にＳｉからなる複数の円柱状部を形成し、その複数の円柱状部の上にｎ型ＧａＮ層を形成させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえばＳｉＯ２からなる阻害体を基板上に形成し、基板に達する開口を阻害体に形成し、阻害体をマスクとして開口にＧａＮを選択エピタキシャル成長させれば、限られた領域に結晶を成長させることになるので、厚いＧａＮ層が形成できる。ここで、基板としてＳｉ基板を用いる場合には、ＧａによるＳｉの浸食を防止する目的で、ＡｌＮ等の中間層をＳｉ基板とＧａＮとの間に形成する必要がある。ただし、ＡｌＮは選択エピタキシャル成長ができないので、阻害体を形成する前にＡｌＮをエピタキシャル成長させる必要があり、ＡｌＮとＧａＮとを連続して選択エピタキシャル成長させることはできない。ＡｌＮとＧａＮとを連続して選択エピタキシャル成長させることができない場合、製造コストが高くなるという課題がある。また、開口に選択エピタキシャル成長させたＧａＮは、阻害体との境界部において厚くなる傾向にあり、層厚の均一性が良くないという課題がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、第１領域と第２領域とを表面に有する基板と、前記第１領域の上方に形成された第１半導体と、前記第２領域の上方に形成された第２半導体と、を含み、前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、前記第２領域が前記第１領域を囲み、前記第１領域とは性状が異なり、前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記基板の表面と格子整合または擬格子整合し、前記第２半導体が多結晶であり、窒素原子を含有する３−５族化合物半導体である半導体基板を提供する。
【０００６】
前記基板が前記第２領域を囲む第３領域を前記基板の表面にさらに有してもよく、前記第３領域の上方に形成された阻害体をさらに含んでもよい。ここで、前記阻害体は前記第１半導体および第２半導体の結晶成長を阻害する。
【０００７】
本発明の第２の態様においては、第１領域、前記第１領域を囲む第２領域、および前記第２領域を囲む第４領域を表面に有する基板と、前記第４領域の前記表面に形成された複数の溝と、前記第１領域の上方に形成された第１半導体と、前記複数の溝に渡って形成された第３半導体と、を含み、前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、前記第２領域が前記第１領域とは性状が異なり、前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合し、前記第３半導体が窒素原子を含有する３−５族化合物半導体であり、前記複数の溝の間隔が前記第１領域の幅より短い半導体基板を提供する。
【０００８】
本発明の第３の態様においては、第１領域、前記第１領域を囲む第２領域、および前記第２領域を囲む第５領域を表面に有する基板と、前記第５領域の前記表面に形成された複数の溝と、前記第１領域の上方に形成された第１半導体と、前記複数の溝に渡って形成された第４半導体と、を含み、前記基板の表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、前記第２領域が前記第１領域とは性状が異なり、前記第１半導体が単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つ前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合し、前記第４半導体が窒素原子を含有する３−５族化合物半導体であり、前記複数の溝の間隔が前記第１領域の幅より長い半導体基板を提供する。
【０００９】
前記第１領域と前記第２領域として各々の面方位が異なるものが挙げられる。前記第１領域と前記第２領域として各々の表面粗さが異なるものが挙げられる。前記第１領域と前記第２領域として各々の不純物濃度が異なるものが挙げられる。前記基板として前記第１領域を囲む溝を表面に有するものが挙げられ、前記第２領域として前記溝の側壁面であるものが挙げられる。前記基板として表面に溝を有するものが挙げられ、前記第１領域として前記溝の底面であるものが挙げられ、前記第２領域として前記溝の側壁面であるものが挙げられる。
前記第１半導体が、前記溝以外の前記基板の表面および前記溝の底面の両方の面上に形成され、前記溝の側壁を境に分断されているものが好ましい。前記基板の前記表面と前記第１半導体との間に形成された中間結晶をさらに含んでよく、前記中間結晶として、組成がＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）であるものが挙げられ、前記ＳｉｘＧｅ１−ｘと前記中間結晶とは擬格子整合していることが好ましく、前記中間結晶と前記第１半導体とは擬格子整合していることが好ましい。性状が互いに異なる領域の上方に形成された複数の中間結晶は、下地の領域の性状の違いを引き継ぎ、互いに性状が異なる。前記第１領域が略方形の平面形状を有してよく、前記方形の長辺の長さとして３００μｍ以下が挙げられる。
【００１０】
本発明の第４の態様においては、前記した半導体基板における前記第１半導体を活性領域として得られる素子を有する電子デバイスを提供する。
【００１１】
本発明の第５の態様においては、基板の表面に第１領域、および前記第１領域を囲む第２領域を形成する（ａ）段階と、前記第１領域および前記第２領域に、窒素原子を含有する３−５族化合物半導体を形成する（ｂ）段階と、を含み、前記基板の表面がＳｉｘＧｅ１−ｘ（０＜ｘ≦１）であり、前記（ａ）段階において、前記第２領域の性状を、前記第１領域の性状と異ならせ、前記（ｂ）段階において、前記第１領域の前記半導体を、前記ＳｉｘＧｅ１−ｘと格子整合または擬格子整合させ且つ単結晶に形成し、前記第２領域の前記半導体を多結晶に形成する半導体基板の製造方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】半導体基板１００の断面例を示す。
【図２】半導体基板１００の平面例を示す。
【図３】半導体基板３００の断面例を示す。
【図４】半導体基板４００の断面例を示す。
【図５】半導体基板５００の断面例を示す。
【図６】半導体基板６００の断面例を示す。
【図７】半導体基板６００の平面例を示す。
【図８】半導体基板７００の断面例を示す。
【図９】半導体基板８００の断面例を示す。
【図１０】半導体基板９００の断面例を示す。
【図１１】第１半導体１０８に形成したＨＥＭＴデバイスのドレイン電流−ドレイン電圧特性を示す。
【発明を実施するための形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明する。図１は、半導体基板１００の断面例を示す。図２は、半導体基板１００の平面例を示す。半導体基板１００は、ベース基板である基板１０２を有する。基板１０２の表面には第１領域１０４と第２領域１０６とを有する。基板１０２の第１領域１０４の上には第１半導体１０８が形成され、基板１０２の第２領域１０６の上には第２半導体１１０が形成されている。
【００１４】
基板１０２は、表面がＳｉｘＧｅ１−ｘ（０≦ｘ≦１）である。基板１０２は、表面およびバルクの全体に渡ってＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であってもよく、表面のみがＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、バルクがＳｉであってもよい。たとえば基板１０２として、シリコンウェハの表面をＳｉｘＧｅ１−ｘ化したものが挙げられる。基板１０２としてシリコンウェハを用いることにより、半導体基板１００の材料コストが低減できる。また、半導体基板１００を用いて形成する電子デバイスの熱特性が良好になる。基板１０２は、ＧａＡｓ、サファイア、ＳｉＣ、ＡｌＮ、ＧａＮであってもよい。
【００１５】
第１領域１０４は、第２領域１０６により囲まれている。第１領域１０４は、略方形の平面形状を有することが好ましく、方形の長辺の長さが３００μｍ以下であることが好ましい。第２領域１０６は、第１領域１０４とは性状が異なる。たとえば、第１領域１０４と第２領域１０６とは、各々の表面粗さが異なる。ここで「表面粗さ」とは、物質表面の粗さの程度を示す計測可能な値であり、たとえば５点平均粗さＲａが例示できる。なお、第１領域１０４と第２領域１０６の性状の相違は、第１領域１０４における基板１０２の不純物濃度と、第２領域１０６における基板１０２の不純物濃度が異なるものであってもよい。
【００１６】
性状の異なる第２領域１０６で第１領域１０４を囲むことで、第１領域１０４に形成される第１半導体１０８を、たとえば３００μｍ以下の方形の小さな領域に区画することができる。この結果、第１半導体１０８の結晶性を良好にすることができる。すなわち、第１半導体１０８を小さな領域に形成し、アニール等熱処理を施すことで、第１半導体１０８に存在する結晶欠陥が第１半導体１０８の周辺部に移動され安定化される。この結果、第１半導体１０８の内部の結晶欠陥を無くすことができる。
【００１７】
第１半導体１０８は、窒素原子を含有する３−５族化合物半導体であり、単結晶であり、且つＳｉｘＧｅ１−ｘと格子整合または擬格子整合する。第１半導体１０８として、ＧａＮが挙げられる。ここで、擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。
【００１８】
第２半導体１１０は、窒素原子を含有する３−５族化合物半導体であり、且つ多結晶である。第２半導体１０８として、ＧａＮが挙げられる。第２半導体１１０は、第１半導体１０８と同時に形成されるものであるが、第２領域１０６の性状が第１領域１０４と異なるので、単結晶にならず多結晶として成長する。
【００１９】
上記した半導体基板１００によれば、シリコンウェハを用いることでコストを低減でき、熱特性を良好にできる。また、第１半導体１０８の結晶性を高めることができる。なお、選択エピタキシャル成長の技術を用いることなく、第１半導体１０８を第１領域１０４に区画して形成できるので、第１半導体１０８としてＧａＮを適用し、中間層として選択エピタキシャル成長できないＡｌＮを適用する場合であっても、ＡｌＮに続けてＧａＮを連続的にエピタキシャル成長させることができる。この結果、製造コストが低減できる。
【００２０】
図３は、半導体基板３００の断面例を示す。半導体基板１００では、第２領域１０６の性状が第１領域１０４と異なる例として表面粗さを例示した。半導体基板３００では、第１領域１０４と第２領域１０６の性状が異なる例として、面方位が異なる例を説明する。
【００２１】
半導体基板３００の第１領域１０４と第２領域１０６とは、各々の面方位が異なる。たとえば第１領域１０４の面方位をエピタキシャル成長に適した低次数の面方位とし、第２領域１０６の面方位を、単結晶がエピタキシャル成長されない高次数の面方位とする。このような場合、第１領域１０４には単結晶層が形成され、第２領域１０６には多結晶層が形成される。この結果、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上でき、中間層としてＡｌＮを用いた場合であっても製造コストが低減できる。
【００２２】
図４は、半導体基板４００の断面例を示す。半導体基板４００では、第１領域１０４と第２領域１０６の性状が異なる例として、溝が形成された例を説明する。
【００２３】
半導体基板４００の基板１０２は、第１領域１０４を囲む溝４０３を表面に有する。そして第２領域１０６は、溝４０３の側壁面である。また、溝４０３の底面に第５半導体４１４が形成されている。第５半導体４１４は、第１半導体１０８と同じ材料からなり、且つ単結晶からなる。第５半導体４１４と第１半導体１０８とは、溝４０３の側壁を境に分断されている。
【００２４】
このような場合、第１領域１０４に形成される第１半導体１０８は、第５半導体４１４と分断されるので、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上でき、中間層としてＡｌＮを用いた場合であっても製造コストが低減できる。また、第５半導体４１４と第１半導体１０８とが、溝４０３の側壁を境に分断されているので、第１半導体１０８の周辺部における応力が緩和され、クラックの発生が抑制される。
【００２５】
また、第１領域１０４を囲む構造体として阻害体を用いた場合、第１領域１０４に形成される半導体の原料が阻害体の上で消費されず、第１領域１０４に形成される半導体の端部に半導体の原料が集中してしまう。この結果、第１領域１０４に形成される半導体の端部が厚くなる。しかし、阻害体を用いない本実施の形態の場合は、第１領域１０４あるいは溝４０３の底面における半導体原料のばらつきが少なくなるので、第１領域１０４あるいは溝４０３の底面に形成される第１半導体１０８および第５半導体４１４の層厚の均一性が向上する。
【００２６】
図５は、半導体基板５００の断面例を示す。半導体基板５００では、半導体基板４００と同様、第１領域１０４と第２領域１０６の性状が異なる例として、溝が形成された例を説明する。ただし、半導体基板５００では第１半導体１０８が溝底部に形成される。
【００２７】
半導体基板５００の基板１０２は、表面に溝５０３を有する。そして第１領域１０４は、溝５０３の底面であり、第２領域１０６は、溝５０３の側壁面である。また、基板１０２の表面であって、溝５０３以外の箇所に第６半導体５１６が形成されている。第６半導体５１６は、第１半導体１０８と同じ材料からなり、且つ単結晶からなり、第６半導体５１６と第１半導体１０８とは、溝５０３の側壁を境に分断されている。
【００２８】
このような場合、第１領域１０４に形成される第１半導体１０８は、第６半導体５１６と分断されるので、第１領域１０４に区画して第１半導体１０８が形成される。この結果、半導体基板１００の場合と同様に、第１半導体１０８の結晶性が向上でき、中間層としてＡｌＮを用いた場合であっても製造コストが低減できる。また、第６半導体５１６と第１半導体１０８とが、溝５０３の側壁を境に分断されているので、第１半導体１０８の周辺部における応力が緩和され、クラックの発生が抑制される。
【００２９】
また、第１領域１０４を囲む構造体として阻害体を用いた場合、第１領域１０４に形成される半導体の原料が阻害体の上で消費されず、第１領域１０４に形成される半導体の端部に半導体の原料が集中してしまう。この結果、第１領域１０４に形成される半導体の端部が厚くなる。しかし、阻害体を用いない本実施の形態の場合は、第１領域１０４である溝５０３の底面あるいは溝５０３以外の箇所における半導体原料のばらつきが少なくなるので、溝５０３の底面あるいは溝５０３以外の箇所に形成される第１半導体１０８および第６半導体５１６の層厚の均一性が向上する。
【００３０】
なお、半導体基板１００における第２領域１０６の周囲を、図６および図７に示すように、阻害体で囲んでもよい。図６は、半導体基板６００の断面例を示す。図７は、半導体基板６００の平面例を示す。基板１０２は、第２領域１０６を囲む第３領域６０２を有する。第３領域６０２の上には阻害体６０４が形成されている。阻害体６０４は、第１半導体１０８および第２半導体１１０の結晶成長を阻害する。阻害体６０４により意図した領域にのみ結晶層をエピタキシャル成長させることができる。阻害体６０４上に余分なエピタキシャル成長層を形成させないので、余分なエピタキシャル成長層が形成されれば剥離等により発生するであろうパーティクル等の生成を抑制できる。また、阻害体６０４を酸化シリコン等の絶縁体で形成すれば、配線等を形成する領域として活用できる。なお、阻害体６０４は、第１領域１０４を囲む構造体として適用するものではない。よって発明が解決しようとする課題の欄で説明したような問題を生ずるものではない。すなわち阻害体６０４は、第１領域１０４に形成される第１半導体１０８の均一性を低下させるものではない。
【００３１】
また、図８に示すように、基板１０２と第１半導体１０８との間に中間結晶を形成してもよい。図８は、半導体基板７００の断面例を示す。基板１０２の表面と第１半導体１０８との間に中間結晶７０２が形成されている。中間結晶７０２は、組成がＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１、かつ０＜ｘ＋ｙ＋ｚ≦１）である。中間結晶７０２として、ＡｌＮが挙げられる。ＳｉｘＧｅ１−ｘと中間結晶７０２とは格子整合または擬格子整合することが好ましく、中間結晶７０２と第１半導体１０８とは格子整合または擬格子整合することが好ましい。中間結晶７０２により第１半導体１０８を基板１０２の上に結晶成長させやすくなる。
【００３２】
図９は、半導体基板８００の断面を示す。半導体基板８００において、基板１０２の表面には第１領域１０４、第２領域１０６および第４領域８０２を有する。第２領域１０６は第１領域１０４を囲み、第４領域８０２は第２領域１０６を囲む。第４領域８０２の表面には複数の溝８０４が形成され、第１領域１０４の上に第１半導体１０８が形成されている。複数の溝８０４に渡って第３半導体８０６が形成されている。基板１０２の表面は、ＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、第２領域１０６と第１領域１０４とは表面の性状が異なる。第１半導体１０８は単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つＳｉｘＧｅ１−ｘと格子整合または擬格子整合する。第３半導体８０６は窒素原子を含有する３−５族化合物半導体であり、複数の溝８０４の間隔は第１領域１０４の幅より短い。第２領域の上に第２半導体１１０が形成されていることが好ましい。
【００３３】
すなわち、半導体基板８００は、半導体基板１００の構造を第４領域８０２の溝８０４および第３半導体８０６で囲んだ構造を有する。第４領域８０２に溝８０４を有するので、第４領域８０２に形成される第３半導体８０６は複数の溝８０４で分断され、応力が緩和される。このため、第３半導体８０６は剥離等しにくく、その結果、層の剥離等に起因するパーティクルの発生を抑制できる。半導体基板８００では、複数の溝８０４の間隔は第１領域１０４の幅より短いので、第３半導体８０６が第１半導体１０８より細分化して形成され、第１半導体１０８よりも応力が小さく形成される。この結果、第３半導体８０６が第１半導体１０８より剥離しにくく形成される。
【００３４】
図１０は、半導体基板９００の断面を示す。半導体基板９００において、基板１０２の表面には第１領域１０４、第２領域１０６および第５領域９０２を有する。第２領域１０６は第１領域１０４を囲み、第５領域９０２は第２領域１０６を囲む。第５領域９０２の表面には複数の溝９０４が形成され、第１領域１０４の上に第１半導体１０８が形成されている。複数の溝９０４に渡って第４半導体９０６が形成されている。基板１０２の表面は、ＳｉｘＧｅ１−ｘ（０≦ｘ≦１）であり、第２領域１０６と第１領域１０４とは表面の性状が異なる。第１半導体１０８は単結晶であり、窒素原子を含有する３−５族化合物半導体であり、且つＳｉｘＧｅ１−ｘと格子整合または擬格子整合する。第４半導体９０６は窒素原子を含有する３−５族化合物半導体であり、複数の溝９０４の間隔は第１領域１０４の幅より長い。第２領域の上に第２半導体１１０が形成されていることが好ましい。
【００３５】
すなわち、半導体基板９００は、半導体基板１００の構造を第５領域９０２の溝９０４および第４半導体９０６で囲んだ構造を有する。第５領域９０２に溝９０４を有するので、第５領域９０２に形成される第４半導体９０６は複数の溝９０４で分断され、応力が緩和される。このため、第４半導体９０６は剥離等しにくく、その結果、層の剥離等に起因するパーティクルの発生を抑制できる。半導体基板９００では、複数の溝９０４の間隔は第１領域１０４の幅より長いので、第４半導体９０６の領域を大きくとることができる。大きな領域の第４半導体９０６の表面は、配線等の形成領域として利用することができる。
【００３６】
なお、前記した半導体基板１００から半導体基板７００における第１半導体１０８を活性領域とする素子が形成できる。そのような素子として、たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、発光ダイオード、レーザダイオード、光センサ、太陽電池が挙げられる。
【００３７】
また、前記した半導体基板１００から半導体基板７００は以下のような方法により製造できる。すなわち、基板１０２の表面に、第１領域１０４、および第１領域１０４を囲む第２領域１０６を形成する（ａ）段階の後、第１領域１０４および第２領域１０６に、窒素原子を含有する３−５族化合物半導体を形成する（ｂ）段階を実施する。ここで、基板１０２の表面は、ＳｉｘＧｅ１−ｘ（０＜ｘ≦１）であり、（ａ）段階において、第２領域１０６の性状を、第１領域１０４の性状と異ならせ、（ｂ）段階において、第１領域１０４の半導体を、ＳｉｘＧｅ１−ｘと格子整合または擬格子整合させ且つ単結晶に形成し、第２領域１０６の半導体を多結晶に形成する。
【００３８】
基板１０２としてＳｉ、ＧａＡｓ、サファイア、ＳｉＣ、ＡｌＮまたはＧａＮが挙げられる。基板１０２としてＳｉを用い、第１半導体１０８としてＧａＮ系の結晶をエピタキシャル成長させる場合、基板１０２の（１１１）面または(１１０)面の上にエピタキシャル成長させてもよい。基板１０２のエピタキシャル成長面にオフ角を付与してもよい。オフ角の角度および方位は任意である。
【００３９】
基板１０２に溝を形成し、面方位を異ならせ、あるいは表面荒れを形成する方法としてプラズマエッチングまたはウエットエッチングが挙げられる。パターニングにはリソグラフィーを用いたマスクを用いることができる。プラズマエッチングの原料ガスとして、ＳＦ６やＣＦ４などのフッ素原子を含む化合物、Ａｒなどの不活性ガス、酸素およびこれらの組み合わせが挙げられる。ウエットエッチング液として、弗硝酸、ＮａＯＨ、ＫＯＨ、ＣｓＯＨなどの無機塩基性化合物の水溶液、ヒドラジン、テトラメチルアンモニウムハイドロオキサイド、エチレンジアミンなどの有機塩基性化合物の水溶液が挙げられる。形成する溝深さに制限は無いが、溝上部のエピタキシャル結晶と溝下部のエピタキシャル結晶とが、強い応力を及ぼしあわないように、お互いが干渉しない段差が形成される深さが好ましい。溝深さとして１μｍから１００μｍの範囲が挙げられる。
【００４０】
第１半導体１０８の大きさは、そこに形成するデバイス活性部のサイズと、第１半導体１０８の性状、厚み、転位排除処理の有無等に依存する。大きいデバイスを形成する場合は、第１半導体１０８の面積を大きくする必要があり、第１半導体１０８がシリコンとの間に大きな格子定数差、または大きな熱膨張係数差を有する場合は、それらの差に応じるクラックの発生の原因となる歪を抑制すべく、第１半導体１０８の面積を小さくする必要がある。また、第１半導体１０８の厚みが大きくなれば歪も大きくなるため、クラックの発生を抑制すべく第１半導体１０８の面積を小さくする。第１半導体１０８と基板１０２の間に中間層７０２を形成する場合であって、中間層７０２としてＧｅなどの熱処理により転位を結晶外に排除できる結晶層を適用する場合には、転移を排除するに適した第１半導体１０８の面積を選択する。第１半導体１０８の大きさとして、長辺の長さが１μｍから１０００μｍの間が挙げられ、２μｍから５００μｍが好ましく、３μｍから２００μｍがさらに好ましい。第１半導体１０８のエピタキシャル成長方法として、ＭＢＥ法、ＭＯＣＶＤ法、ＨＶＰＥ法が挙げられる。なお、第２半導体１１０、第５半導体４１４、第６半導体５１６、第３半導体８０６および第４半導体９０６は第１半導体１０８と同時にエピタキシャル成長させる。
【００４１】
（実施例）
半導体基板４００を形成し、第１半導体１０８にＧａＮ−ＨＥＭＴを作成した。基板１０２として厚み５２５μｍ、エピタキシャル面（１１１）、オフ角なしのＳｉ基板を用いた。ホトリソグラフィーにより、一辺が２０μｍの四角の開口を有するレジストをマスクとして形成した。マスクの開口により露出させたＳｉ基板面に、反応性ガスとしてＳＦ６およびＣＦ４を作用させ、プラズマエッチングにより２０μｍの深さの溝４０３を形成した。レジストをアセトンで除去した後、Ｓｉ基板上にＭＯＣＶＤ法により第１半導体１０８をエピタキシャル成長させた。第１半導体１０８は、基板１０２の側から順に、ＡｌＮ（厚み１００ｎｍ）、ＡｌＧａＮ（厚み２０ｎｍ）、ＧａＮ（厚み６０００ｎｍ）、ＡｌＧａＮ（厚み２５ｎｍ）のＡｌＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ積層体とした。なお、第１半導体１０８と同時に同様の構成の第５半導体４１４も形成された。ＭＯＣＶＤの原料ガスとして、テトラメチルガリウム(ＴＭＧ)、テトラメチルアルミニウム（ＴＭＡ）、アンモニア(ＮＨ３)を用いた。キャリアガスとして、水素を用いた。反応炉圧力は１５ｋＰａとした。基板温度は、９００℃から１１５０℃とした。各層におけるＴＭＧ／ＴＭＡ／ＮＨ３の供給量は、以下のとおりとした。
ＡｌＮ（１００ｎｍ）を形成時：０μｍｏｌ／２０μｍｏｌ／7ｌ。
ＡｌＧａＮ（２０ｎｍ）を形成時：２０μｍｏｌ／４μｍｏｌ／7ｌ。
ＧａＮ（６０００ｎｍ）を形成時：９０μｍｏｌ／０μｍｏｌ／7ｌ。
ＡｌＧａＮ（２５ｎｍ）を形成時：２２μｍｏｌ／４.５μｍｏｌ／7ｌ。
【００４２】
ＡｌＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ積層体の最上層であるＡｌＧａＮは、鏡面成長され、ＡｌＧａＮの平坦面が形成された。ＡｌＮ／ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ積層体は、厚みが６０００ｎｍ以上の厚い層であるにもかかわらず、平坦面にクラックは発生しなかった。従来の手法である、ＳｉＯ２などの選択性成長用マスクを用い、かつ複数のエピタキシャル成長を実施して厚い層を成長させた場合と比較して、一度のエピタキシャル成長で途中マスクを用いずに、厚い層を成長させることができた。
【００４３】
次に、作製した半導体基板４００に感光性ネガ型ポリイミド樹脂をスピンコート法により塗布した。第１半導体１０８以外の部分の感光性ポリイミドを露光した。アルコール系現像液で、感光性ポリイミドを現像して、第１半導体１０８の部分の感光性ポリイミドを除去した。窒素雰囲気中、４００℃にて１０分間のキュアを行い、ポリイミド樹脂を硬化した。この一連の操作を複数回繰り返すことにより、第１半導体１０８とその周囲との段差を±１μｍ以下にした。
【００４４】
第１半導体１０８にリソグラフィーと電子ビーム蒸着により、Ｔｉ（厚み２０ｎｍ）／Ａｕ（厚み２００ｎｍ）の積層金属膜を形成した。窒素雰囲気、４００℃の環境で積層金属膜に３０分間のアニールを施し、オーミック電極を形成した。リソグラフィーと電子ビーム蒸着により、Ｎｉ（厚み１５ｎｍ）／Ａｕ（厚み２００ｎｍ）の金属積層膜を形成し、ゲート電極とした。以上により第１半導体１０８にＨＥＭＴデバイスを作製した。作製したＨＥＭＴデバイスは、ソース−ドレイン間隔１０μｍ、ゲート幅３０μｍ、ゲート長２μｍの寸法とした。
【００４５】
図１１は、第１半導体１０８に形成したＨＥＭＴデバイスのドレイン電流−ドレイン電圧特性を示す。ゲート電圧を０Ｖから−５Ｖの範囲で変化させたとき、ドレイン電流がゲート電圧に応じて変化することから、ゲート信号による変調動作が示された。また適正なピンチオフも観測され、良好なトランジスタ特性が得られた。
【００４６】
特許請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４７】
１００  半導体基板
１０２  基板
１０４  第１領域
１０６  第２領域
１０８  第１半導体
１１０  第２半導体
３００  半導体基板
４００  半導体基板
４０３  溝
４１４  第５半導体
５００  半導体基板
５０３  溝
５１６  第６半導体
６００  半導体基板
６０２  第３領域
６０４  阻害体
７００  半導体基板
７０２  中間結晶
８０２  第４領域
８０４  溝
８０６  第３半導体
９０２  第５領域
９０４  溝
９０６  第４半導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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