(57)【要約】      （修正有）【課題】半導体素子の表面実装の接続部分の信頼性を向上させる構造体を提供する。【解決手段】半導体素子１０ａ及び半導体素子１０ｂを表面実装する実装基板は、第一の基板層１０１ａの第一の搭載パッドの裏面相当部分及び第二の基板層１０１ｂの第二の搭載パッドの裏面相当部分に挟まれる部位に中空部１０２を有する。この中空部１０２によって半導体素子１０ａ，１０ｂの実装部分の厚みを薄くし、各半導体素子１０ａ，１０ｂが基板層の実装部分から受ける熱変形による応力を小さくすることができるので、半導体素子１０ａ，１０ｂと基板層との接続信頼性を向上させることができる。【選択図】図１
2011035345.tif 000002
【特許請求の範囲】
【請求項１】
第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有することを特徴とする半導体素子モジュール。
【請求項２】
前記第一の基板層、前記第二の基板層、及び、前記中空部は、フレキシブル基板を折り畳んで重ねて形成されることを特徴とする請求項１記載の半導体素子モジュール。
【請求項３】
前記フレキシブル基板において、
前記第一の半導体素子を表面実装する第一の実装部分、及び、前記第二の半導体素子を表面実装する第二の実装部分と、
前記第一の半導体素子を回路基板に接続するための接合面を有する第一の接続ランド、及び、前記第二の半導体素子を前記回路基板に接続するための接合面を有する第二の接続ランドと、
前記第一の実装部分及び前記第一の接続ランドを接続する第一の配線パターン、及び、前記第二の実装部分及び前記第二の接続ランドを接続する第二の配線パターンと
が同一面上に並んで配置され、
前記第一の接続ランド及び前記第二の接続ランドは、前記第一の実装部分及び前記第二の実装部分からそれぞれ異なる距離に配置されていることを特徴とする請求項２記載の半導体素子モジュール。
【請求項４】
前記第一の基板層、前記第二の基板層、及び、前記中空部は、リジッド基板を重ねて形成されることを特徴とする請求項１記載の半導体素子モジュール。
【請求項５】
前記第一の実装部分及び前記第二の実装部分は、予備系の第一の実装部分及び予備系の第二の実装部分をそれぞれ有し、
前記第一の実装部分及び／又は前記第二の実装部分における前記半導体素子の表面実装に不具合が生じた場合、表面実装されている前記第一の半導体素子及び／又は前記第二の半導体素子をそれぞれ前記第一の実装部分及び／又は前記第二の実装部分ごと切り離し、前記予備系の第一の実装部分及び／又は前記予備系の第二の実装部分に代替の半導体素子を実装可能であることを特徴とする請求項１〜４のいずれか一項記載の半導体素子モジュール。
【請求項６】
第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有する半導体素子モジュールを含んだことを特徴とする電子回路ユニット。
【請求項７】
第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有する半導体素子モジュールを含んだことを特徴とする電子デバイス。
【請求項８】
第一の半導体素子及び第二の半導体素子をそれぞれ表面実装するための第一の実装部分及び第二の実装部分、前記半導体素子を前記回路基板と接続するための接続パッド、及び、前記第一の実装部分及び第二の実装部分と前記接続パッドとをそれぞれ接続する配線パターンを前記半導体素子ごとにフレキシブル基板の所定位置に印刷する印刷ステップと、
前記印刷ステップによって前記配線パターンが印刷されたフレキシブル基板を支持板に固定し、前記搭載パッドに半田ペースを塗布して前記半導体素子を前記フレキシブル基板に仮搭載する仮搭載ステップと、
前記フレキシブル基板を各前記半導体素子の間に設定される折り返し線で折り返し、各該半導体素子が対向する位置以外で前記フレキシブル基板が対向する部分を接着する接着ステップと、
前記搭載ステップによって前記搭載パッドに搭載された前記半導体素子をリフロー半田付けで固定する固定ステップと、
前記接着ステップによって接着された前記フレキシブル基板の接着部分を各前記接続ランドの前記回路基板との接合面が該回路基板へ向くように折り曲げて該半導体素子に固定する固定ステップと
を含み、
前記印刷ステップは、前記接続ランドを前記半導体素子ごとに各前記搭載パッドから異なる距離に印刷することを特徴とする半導体素子モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示技術は、半田ボール又は平面電極パッドを有する半導体素子を平面実装した半導体素子モジュール、該半導体素子モジュールを含む電子回路ユニット、該半導体素子モジュール及び／又は該電子回路ユニットを含む電子デバイス、及び、半導体素子モジュールの製造方法に関する。
【背景技術】
【０００２】
近年、メモリや制御装置等の半導体素子の大容量化及び高集積度化が進行している。大容量化及び高集積度化された半導体素子を回路基板に実装するため、半導体素子を両面実装することが一般的である。半導体素子の両面実装に関し、次のような従来技術が開示されている。
【０００３】
例えば、回路基板を挟んで互いに対向する一組の第一の電子部品の電極部と第二の電子部品の電極部とを回路基板に形成された貫通孔部内において一体形成された導体部材によって半導体素子を回路基板に両面実装する従来技術が開示されている。
【０００４】
また、例えば、半導体素子が両端において両面実装されたフレキシブル基板をリジッド基板のエッジのまわりで折り曲げてリジッド基板の一方又は両方の面に沿って配置し、フレキシブル基板が折り曲げられた状態でリジッド基板を回路基板に配置されるソケットに挿入する従来技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７７６９１号公報
【特許文献２】特開２００６−０７４０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年、回路基板との間で信号の入出力を行い、回路基板から電源供給を受けるための電極としてリード線に代えて半田ボールや平面電極パッドを用いる半導体素子が登場してきている。すなわち、半導体素子の回路基板との接触面に配される半田ボール又は平面電極パッドを回路基板に半田で固定して、又は、平面電極パッドを押圧によって回路基板に固定して半導体素子を回路基板に平面実装する。この場合、半導体素子の平面実装に係る接続に関し、次のような問題が新たに発生する。
【０００７】
すなわち、大容量化及び高集積度化に伴い、半導体素子に含まれるシリコンの体積比率が増大してきている。このため、半導体素子の熱膨張係数は、シリコンの熱膨張係数に近づきつつある。シリコンの熱膨張係数は、半導体素子を平面実装する回路基板の素材の熱膨張係数と比較して小さい。高温雰囲気下では、高温になればなるほど回路基板は熱膨張によって変形する一方、半導体素子自体は変形がほとんどない。
【０００８】
半田ボールや平面電極パッドを用いて半導体素子を回路基板に平面実装する場合、半導体素子及び回路基板の熱による変形の差異は、半田ボールや平面電極パッドを介した接続の信頼性を損ねる。すなわち、半導体素子が回路基板に半田ボールや平面電極パッドを介して平面実装されている場合、熱に関わらず半導体素子が平面形状を保持する一方、回路基板は熱によって反り返ったり撓んだりする。よって、半田ボールや平面電極パッドを介した接続部分に回路基板の熱変形による応力が働くため、半導体素子及び回路基板の接続状態が不安定となり、接続部分の断線に至る場合があった。
【０００９】
本願の開示技術は、上記に鑑みてなされたものであって、半導体素子の表面実装の接続部分の信頼性を向上させる半導体素子モジュール、電子回路ユニット、電子デバイス、及び、半導体素子モジュールの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の開示技術に係る半導体素子モジュール、電子回路ユニット、電子デバイス、及び、半導体素子モジュールの製造方法の一つの態様は、格子状に配された搭載パッドを介して半導体素子が両面に表面実装されている実装部品であって、半導体素子を表面実装するための搭載パッドが対向面にそれぞれ配され、該対向面によって挟まれる部分に中空部を含むことを要件とする。
【発明の効果】
【００１１】
本願の開示技術に係る半導体素子モジュール、電子回路ユニット、電子デバイス、及び、半導体素子モジュールの製造方法の一つの態様によれば、半田ボール又は平面電極パッドを介した回路基板との表面実装による接続が、高温雰囲気下においても信頼性を有するという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施例１に係る半導体素子モジュール構造を示す側面図である。
【図２】図２は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。
【図３】図３は、実施例２に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。
【図４】図４は、実施例２に係るＢＧＡメモリモジュールを側面から見た構造を示す図である。
【図５−１】図５−１は、実施例２に係るＢＧＡメモリモジュールの製造工程の他の例を示す図である。
【図５−２】図５−２は、実施例２に係るＢＧＡメモリモジュールの製造工程の他の例を示す図である。
【図６】図６は、実施例２に係るＢＧＡメモリモジュールの製造手順を示すフローチャートである。
【図７】図７は、ＢＧＡメモリのリードの配列例を示す図である。
【図８】図８は、実施例３に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。
【図９−１】図９−１は、実施例３に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。
【図９−２】図９−２は、実施例３に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。
【図１０】図１０は、実施例３に係るＢＧＡメモリモジュールを側面から見た構造を示す図である。
【図１１】図１１は、実施例４に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。
【図１２−１】図１２−１は、実施例４に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。
【図１２−２】図１２−２は、実施例４に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。
【図１３】図１３は、実施例５に係るＢＧＡメモリモジュールの外観を示す図である。
【図１４−１】図１４−１は、実施例６に係るＢＧＡメモリモジュールの外観を示す図である。
【図１４−２】図１４−２は、実施例６に係るＢＧＡメモリモジュールの外観を示す図である。
【図１５】図１５は、実施例５及び実施例６に係るＢＧＡメモリモジュールの製造手順を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下に、本願の開示する電子回路ユニット、半導体素子モジュール、電子デバイス、及び、半導体素子モジュールの製造方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例では、半導体素子をＢＧＡ（Ball  Grid  Array）と呼ばれるパッケージを採用したＢＧＡメモリを例として説明する。
【００１４】
ＢＧＡは、パッケージの裏面に信号の入出力を行うリードとして半田ボールを格子状かつ定間隔に配置したパッケージである。ＢＧＡは、半導体素子の高密度実装に好適なパッケージである。ＢＧＡは、半田ボールを半田で半導体素子の搭載パッドに固定することで半導体素子を実装するパッケージである。
【００１５】
なお、半導体素子は、ＢＧＡに限らず、ＬＧＡ（Land  Grid  Array）であっても開示技術は適用可能である。ＬＧＡとは、ＢＧＡの半田ボールの代わりに平面電極パッドを格子状かつ定間隔に並べたものである。ＬＧＡは、平面電極パッドを半田で半導体素子の搭載パッドに固定する、又は、平面電極パッドを押圧によって半導体素子の搭載パッドに固定することで半導体素子を実装するパッケージである。また、半導体素子は、メモリに限らず、制御回路を含む集積回路を広く包含する。すなわち、以下の実施例により本願の開示技術が限定されるものではない。
【実施例１】
【００１６】
［半導体素子モジュールの構造］
図１は、実施例１に係る半導体素子モジュールの構造を示す側面図である。図１の（１Ａ）は、半導体素子を両面実装して回路基板に実装する実装基板にフレキシブル基板を採用した例である。また、図１の（１Ｂ）は、半導体素子を両面実装して回路基板に実装する実装基板にリジッド基板を採用した例である。
【００１７】
図１の（１Ａ）によれば、第一の半導体素子１０ａが半田ボール１１ａを介して実装基板の第一の基板層１０１ａに搭載され、第二の半導体素子１０ｂが半田ボール１１ｂを介して実装基板の第二の基板層１０１ｂに搭載されている。第一の半導体素子１０ａ及び第二の半導体素子１０ｂは、第一の搭載パッド及び第二の搭載パッド（いずれも図示せず）にそれぞれ表面実装される。実装基板は、折り返し線１０７を中心にして一枚のフレキシブル基板が折り畳まれて第一の基板層１０１ａ及び第二の基板層１０１ｂが形成されている。
【００１８】
第一の基板層１０１ａの第一の半導体素子１０ａが搭載される面において、第一の搭載パッド付近とは異なるもう一方の端部付近に、第一の半導体素子の入出力信号線を回路基板（図示せず）に接続するための第一の接続ランドが配置されている。同様に、第二の基板層１０１ｂの第二の半導体素子１０ｂが搭載される面において、第二の搭載パッド付近とは異なるもう一方の端部付近に、第二の半導体素子の入出力信号線を前述の回路基板に接続するための第二の接続ランドが配置されている。なお、接続ランドは、フット・プリントとも呼ばれる。
【００１９】
そして、第一の基板層１０１ａの第一の半導体素子１０ａが搭載される面には、第一の搭載パッド及び第一の接続ランドを接続する第一のプリント配線が印刷されている。また、同様に、第二の基板層１０１ｂの第二の半導体素子１０ｂが搭載される面には、第二の搭載パッド及び第二の接続ランドを接続する第二のプリント配線が印刷されている。
【００２０】
実装基板において、第一の基板層１０１ａよりも第二の基板層１０１ｂが折り返し線１０７からの長さが長く設定されている。これは、第一の半導体素子１０ａ及び第二の半導体素子１０ｂの各接続ランドが同一面上で重複しないようにするためである。
【００２１】
そして、実装基板は、第一の基板層１０１ａの第一の搭載パッドの裏面相当部分及び第二の基板層１０１ｂの第二の搭載パッドの裏面相当部分に挟まれる部位に中空部１０２を有する。また、実装基板は、第一の基板層１０１ａの第一の搭載パッドの裏面相当以外の部分及び第二の基板層１０１ｂの第二の搭載パッドの裏面相当以外の部分に挟まれる部位に接着部１０３を有する。
【００２２】
すなわち、実装基板は、折り返し線１０７を中心にしてフレキシブル基板を折り畳み、第一の基板層１０１ａ及び第二の基板層１０１ｂの第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装されている実装部分以外に該当する裏面が接着剤で固定される。すなわち、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装されている実装部分に該当する裏面に挟まれる部分は、接着剤で固定されていない中空部１０２であり、接着剤で固定されている部分が接着部１０３である。
【００２３】
換言すれば、実装基板は、第一の半導体素子１０ａが表面実装された第一の基板層１０１ａと、第一の基板層１０１ａにおける第一の半導体素子１０ａが表面実装されていない層側に積層された層であり、第一の基板層１０１ａ側でない表面に第二の半導体素子１０ｂが表面実装された第二の基板層１０１ｂと、第一の基板層１０１ａ及び第二の基板層１０１ｂに挟まれた空間であり、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装された領域の裏面側に形成された中空部１０２とを有する。
【００２４】
図１の（１Ｂ）によれば、第一の半導体素子１０ａが半田ボール１１ａを介して実装基板の第一の基板層２０１ａに搭載され、第二の半導体素子１０ｂが半田ボール１１ｂを介して実装基板の第二の基板層２０１ｂに搭載されている。第一の半導体素子１０ａ及び第二の半導体素子１０ｂは、第一の搭載パッド及び第二の搭載パッド（いずれも図示せず）にそれぞれ表面実装される。同一形状の二枚のリジッド基板を重ね合わせて実装基板の第一の基板層２０１ａ及び第二の基板層２０１ｂが形成されている。
【００２５】
第一の基板層２０１ａの表面において、第一の搭載パッドから第一の搭載パッド付近とは異なるもう一方の端部付近に向けて、第一の半導体素子の入出力信号線を回路基板のソケット（図示せず）に接続するための第一の配線パターンが印刷されている。同様に、第二の基板層２０１ｂの表面において、第二の搭載パッドから第二の搭載パッド付近とは異なるもう一方の端部付近に向けて、第二の半導体素子の入出力信号線を回路基板のソケット（図示せず）に接続するための第二の配線パターンが印刷されている。
【００２６】
そして、実装基板は、第一の基板層２０１ａの第一の搭載パッドの裏面相当部分及び第二の基板層２０１ｂの第二の搭載パッドの裏面相当部分に挟まれる部位に中空部２０２を有する。また、実装基板は、第一の基板層２０１ａの第一の搭載パッドの裏面相当以外の部分及び第二の基板層２０１ｂの第二の搭載パッドの裏面相当以外の部分に挟まれる部位に接着部２０３を有する。
【００２７】
すなわち、実装基板は、同一形状の二枚のリジッド基板を重ね合わせ、第一の基板層２０１ａ及び第二の基板層２０１ｂの第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装されている実装部分以外に該当する裏面が接着剤で固定される。すなわち、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装されている実装部分に該当する裏面に挟まれる部分は、接着剤で固定されていない中空部２０２であり、接着剤で固定されている部分が接着部２０３である。
【００２８】
換言すれば、実装基板は、第一の半導体素子１０ａが表面実装された第一の基板層２０１ａと、第一の基板層２０１ａにおける第一の半導体素子１０ａが表面実装されていない層側に積層された層であり、第一の基板層２０１ａ側でない表面に第二の半導体素子１０ｂが表面実装された第二の基板層２０１ｂと、第一の基板層２０１ａ及び第二の基板層２０１ｂに挟まれた空間であり、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面実装された領域の裏面側に形成された中空部２０２とを有する。
【００２９】
なお、実装基板は、第一の半導体素子１０ａ及び第二の半導体素子１０ｂの両面実装部分の裏面に切欠部を設けてもよい。この場合、中空部２０２は、前述の切欠部によってより大きく形成され、実装基板の熱変形によってＢＧＡメモリへ及ぼされる応力の影響をより低減できる。
【００３０】
なお、図１の（１Ａ）に示すフレキシブル基板を採用した半導体素子モジュールは、例えば通信装置等のように、当該半導体素子モジュールを使用する制御装置の近傍に半導体素子モジュールを分散配置する装置に好適である。一方、（１Ｂ）に示すリジッド基板を採用した半導体素子モジュールは、例えばサーバやパーソナル・コンピュータ等のコンピュータ装置のように、当該半導体素子モジュールを使用する制御装置の近傍に半導体素子モジュールをまとめて配置する装置に好適である。
【００３１】
また、（１Ａ）において、中空部１０２は、第一の基板層１０１ａ及び第二の基板層１０１ｂにより形成される積層において折り返し線１０７に至るまでの部分を占めている。しかし、これに限らず、少なくとも第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面に両面実装されている部分に該当する基板層を含んでいればよい。すなわち、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面に両面実装されている部分に該当しない基板層であれば、第一の半導体素子１０ａ及び第二の半導体素子１０ｂから折り返し線１０７までの基板層が接着されてもよい。
【００３２】
同様に、（１Ｂ）において、中空部２０２は、第一の基板層２０１ａ及び第二の基板層２０１ｂにより形成される積層において第一の半導体素子１０ａ及び第二の半導体素子１０ｂにより近い基板層の端部に至るまでの部分を占めている。すなわち、中空部２０２は、一端が解放された状態となっている。しかし、これに限らず、第一の半導体素子１０ａ及び第二の半導体素子１０ｂが表面に両面実装されている部分に該当しない基板層であれば、第一の半導体素子１０ａ及び第二の半導体素子１０ｂから前述の基板層の端部までの部分が接着されてもよい。
【００３３】
上述してきたように、実施例１は、半導体素子の実装基板に中空部１０２及び中空部２０２を設けたので、第一の基板層１０１ａ及び第二の基板層１０１ｂ、及び、第一の基板層２０１ａ及び第二の基板層２０１ｂの半導体素子の実装部分の厚みが薄くなり、各半導体素子が基板層の実装部分から受ける熱変形による応力を小さくすることができるので、半導体素子と基板層との接続信頼性を向上させることができる。
【実施例２】
【００３４】
［ＢＧＡメモリモジュールのフレキシブル基板］
実施例２では、実施例１における半導体素子をＢＧＡメモリとし、実装基板をフレキシブル基板とした場合を示す。図２は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。
【００３５】
図２の（２Ａ）は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の上面図である。実施例２に係るＢＧＡメモリモジュールのフレキシブル基板１００ａは、第一のＢＧＡメモリ１０ａを表面実装する第一の基板層１０１ａと、第二のＢＧＡメモリ１０ｂを表面実装する第二の基板層１０１ｂとを含む矩形の基板である。
【００３６】
第一の基板層１０１ａ及び第二の基板層１０１ｂは、折り返し線１０７を境界として隣接する。（２Ａ）では、フレキシブル基板１００ａが折り返し線１０７を中心にして山折りされて実装基板が形成される。
【００３７】
第一の基板層１０１ａは、ＢＧＡメモリ１０ａを表面実装するための第一の搭載パッド１０４ａと、ＢＧＡメモリ１０ａを回路基板（図示せず）に接続するための第一の接続ランド１０６ａと、第一の搭載パッド１０４ａ及び第一の接続ランド１０６ａの各リードを接続する第一の配線パターン１０５ａとを含む。リードとは、第一の搭載パッド１０４ａ及び第一の接続ランド１０６ａに含まれ、図中においてそれぞれ丸印で表現される端子の一種である。第一の搭載パッド１０４ａ、第一の配線パターン１０５ａ、及び、第一の接続ランド１０６ａは、周知の回路配線パターンの印刷技術によって印刷される。
【００３８】
また、第二の基板層１０１ａは、ＢＧＡメモリ１０ａを表面実装するための第二の搭載パッド１０４ｂと、ＢＧＡメモリ１０ａを回路基板（図示せず）に接続するための第二の接続ランド１０６ｂと、第二の搭載パッド１０４ｂ及び第二の接続ランド１０６ｂの各リードを接続する第二の配線パターン１０５ｂとを含む。リードとは、第二の搭載パッド１０４ｂ及び第二の接続ランド１０６ｂに含まれ、図中においてそれぞれ丸印で表現される端子の一種である。第二の搭載パッド１０４ｂ、第二の配線パターン１０５ｂ、及び、第二の接続ランド１０６ｂは、周知の回路配線パターンの印刷技術によって印刷される。
【００３９】
そして、第一の搭載パッド１０４ａから第一の接続ランド１０６ａまでの距離と、第二の搭載パッド１０４ｂから第二の接続ランド１０６ｂまでの距離とを比較した場合、第二の搭載パッド１０４ｂから第二の接続ランド１０６ｂまでの距離がより長く設定されている。これは、フレキシブル基板１００ａが折り返し線１０７を中心にして山折りされて実装基板を形成した場合、第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂが重なり合わないようにするためである。
【００４０】
（２Ａ）において、第一のＢＧＡメモリ１０ａは、フレキシブル基板１００ａの第一の搭載パッド１０４ａ上に表面実装される。また、（２Ａ）のフレキシブル基板１００ａの上面図において、第一の接続ランド１０６ａのリードの回路基板との接続面は第一の基板層１０１ａの表面上に配置されているので可視である。
【００４１】
また、（２Ａ）において、第二のＢＧＡメモリ１０ａは、フレキシブル基板１００ａの第二の搭載パッド１０４ｂ上に表面実装される。また、（２Ａ）のフレキシブル基板１００ａの上面図において、第二の接続ランド１０６ｂのリードの回路基板との接続面は第二の基板層１０１ｂの裏面上に配置されているので不可視である。
【００４２】
そして、フレキシブル基板１００ａが折り返し線１０７を中心にして山折りされると、第一の搭載パッド１０４ａに表面実装された第一のＢＧＡメモリ１０ａ及び第二の搭載パッド１０４ｂに表面実装された第二のＢＧＡメモリ１０ｂが対向して両面実装の状態になる。
【００４３】
図２の（２Ｂ）は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の下面図である。（２Ｂ）のフレキシブル基板１００ａの下面図において、第一の接続ランド１０６ａのリードの回路基板との接続面は第一の基板層１０１ａの表面上に配置されているので不可視である。また、（２Ｂ）のフレキシブル基板１００ａの下面図において、第二の接続ランド１０６ｂのリードの回路基板との接続面は第二の基板層１０１ｂの裏面上に配置されているので可視である。
【００４４】
図２の（２Ｃ）は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の断面図である。（２Ｃ）によれば、第一の基板層１０１ａの上面に第一の搭載パッド１０４ａ、第一の配線パターン１０５ａ、及び、第一の接続ランド１０６ａが配されている。そして、第一の搭載パッド１０４ａ及び第一の接続ランド１０６ａが第一の配線パターン１０５ａによって接続されている。また、第一の接続ランド１０６ａは上面を向いており、第一の基板層１０１ａの上面において回路基板（図示せず）との接続面を有する。
【００４５】
一方、（２Ｃ）によれば、第二の基板層１０１ｂの上面に第二の搭載パッド１０４ｂ及び第二の配線パターン１０５ｂが配されている。また、第二の基板層１０１ｂの下面に第二の接続ランド１０６ｂが配されている。そして、第二の接続ランド１０６ｂは、スルー・ホールを通して一端が第二の基板層１０１ｂの上面に露出している。この露出部分及び第二の搭載パッド１０４ｂが第二の配線パターン１０５ｂによって接続されている。すなわち、第二の接続ランド１０６ｂは下面を向いており、第二の基板層１０１ｂの下面において回路基板（図示せず）との接続面を有する。
【００４６】
［ＢＧＡメモリモジュールの製造工程］
図３は、実施例２に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。図３において、（３Ａ）〜（３Ｅ）の順序で実施例２に係るＢＧＡメモリモジュール１５０ａが製造される。
【００４７】
先ず、（３Ａ）において、第一の基板層１０１ａに第一の搭載パッド１０４ａ、第一の配線パターン１０５ａ（図示せず）、及び、第一の接続ランド１０６ａ（図示せず）が、第二の基板層１０１ｂに第二の搭載パッド１０４ｂ、第二の配線パターン１０５ｂ（図示せず）、及び、第二の接続ランド１０６ｂ（図示せず）が印刷されたフレキシブル基板１００ａが支持板３００に固定される。
【００４８】
次に、（３Ｂ）において、各半田ボールに半田ペーストが塗布された第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂにＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂがそれぞれ表面実装され、図示のように接着剤等の仮止め材１２で仮止めされる。
【００４９】
次に、（３Ｃ）において、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となるように折り返し線１０７を中心にフレキシブル基板１００ａを折り曲げる。そして、折り曲げたフレキシブル基板１００ａの裏面部分のうち、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となる部分を除いた第一の基板層１０１ａ及び第二の基板層１０１ｂが面で接する部分を接着する。フレキシブル基板１００ａの接着されていない部分が中空部１０２であり、接着された部分が接着部１０３である。
【００５０】
そして、仮止めしたＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂを第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂそれぞれにフロー半田付けする。リフロー半田付けによって、第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂと、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂの各リードとが一体になる。ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂの各リードと一体になった第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂをそれぞれ第一の接続部１０４ａ１及び第二の接続部１０４ｂ１と呼ぶ。その後、仮止め材１２が取り外される。
【００５１】
次に、（３Ｄ）において、第一の基板層１０１ａ及び第二の基板層１０１ｂの接着部１０３を含む部分を第二のＢＧＡメモリ１０ｂ側へ折り曲げる。そして、第二のＢＧＡメモリ１０ｂと相対する第二の基板層１０１ｂとを接着してＢＧＡメモリモジュール１５０ａが完成する。このとき、（３Ｄ）に示すように、第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂの回路基板（図示せず）との接続面が共に下方へ向いている。
【００５２】
そして、（３Ｅ）に示すように、回路基板４００に搭載される制御用半導体素子４０１の近傍にＢＧＡメモリモジュール１５０ａを分散して配置する。ＢＧＡメモリモジュール１５０ａを回路基板４００に接続する方法は、例えば、半田付けによる接着による。ＢＧＡメモリモジュール１５０ａは、接着剤若しくはテープで回路基板４００に固定される。
【００５３】
［ＢＧＡメモリモジュールの側面図］
図４は、実施例２に係るＢＧＡメモリモジュールを側面から見た構造を示す図である。同図によれば、ＢＧＡメモリモジュール１５０ａは、上から第一のＢＧＡメモリ１０ａ、第一の接続部１０４ａ１、第一の基板層１０１ａ、中空部１０２、第二の基板層１０１ｂ、第二の接続部１０４ｂ１、第二のＢＧＡメモリ１０ｂ、第二のＢＧＡメモリ１０ｂと第二の基板層１０１ｂとの接着部１０８、第二の基板層１０１ｂ及び第二の接続ランド１０６ｂ、第一の基板層１０１ａ及び第一の接続ランド１０６ａが積み重なるように形成される。
【００５４】
そして、第一の基板層１０１ａ及び第二の基板層１０１ｂは、第一の接続部１０４ａ１及び第二の接続部１０４ｂ１から第二のＢＧＡメモリ１０ｂ側へと折り曲げられている。折り曲げられている部分を含む第一の基板層１０１ａ及び第二の基板層１０１ｂの間に接着部１０３が位置する。
【００５５】
換言すれば、ＢＧＡメモリモジュール１５０ａは、第一のＢＧＡメモリ１０ａが表面実装された第一の基板層１０１ａと、第一の基板層１０１ａにおける第一のＢＧＡメモリ１０ａが表面実装されていない層側に積層された層であり、第一の基板層１０１ａ側でない表面に第二のＢＧＡメモリ１０ｂが表面実装された第二の基板層１０１ｂと、第一の基板層１０１ａ及び第二の基板層１０１ｂに挟まれた空間であり、第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂが表面実装された領域の裏面側に形成された中空部１０２とを有する。
【００５６】
なお、図３の（３Ｄ）及び図４において、第一の接続ランド１０６ａが第二のＢＧＡメモリの直下付近に位置するように第二の基板層１０１ｂを第二のＢＧＡメモリ１０ｂに固定し、第二の接続ランド１０６ｂが第一の接続ランド１０６ａのより近傍に位置するように第二の基板層１０１ｂの長さを設定しておいてもよい。この様にすることにより、ＢＧＡメモリモジュール１５０ａの回路基板への実装面積を小さくすることができる。
【００５７】
［ＢＧＡメモリモジュールの製造工程の他の例］
図５−１及び図５−２は、実施例２に係るＢＧＡメモリモジュールの製造工程の他の例を示す図である。すなわち、一枚のフレキシブル基板にそれぞれ搭載パッド、配線パターン及び接続ランドを含む複数分の同一規格のフレキシブル基板のパターンを印刷する。
【００５８】
そして、同一規格のパターンが印刷されたフレキシブル基板（図５−１及び図５−２では、４つ分のフレキシブル基板１００ａ１〜１００ａ４）に対して図３の（３Ａ）〜（３Ｃ）に相当する製造工程を施す。すなわち、図３の（３Ｃ）までの製造工程を経ると、図５−２の左方図に示すように第一のＢＧＡメモリ１０ａ１〜１０ａ４及び第二のＢＧＡメモリ１０ｂ１〜１０ｂ４が表面実装されたＢＧＡメモリモジュールのフレキシブル基板（図示せず）が出来る。そして、図５−２の右方図に示すように、各フレキシブル基板１００ａ１〜１００ａ４をそれぞれ切り離し、各フレキシブル基板に対して図３の（３Ｄ）及び（３Ｅ）の製造工程を施す。
【００５９】
上記のように、図３の（３Ａ）〜（３Ｃ）までのＢＧＡメモリモジュール製造工程を複数のフレキシブル基板をまとめたものに対して施すと、ＢＧＡメモリモジュールの製造効率が高まり、製造コストを低減できる。
【００６０】
［ＢＧＡメモリモジュールの製造手順］
図６は、実施例２に係るＢＧＡメモリモジュールの製造手順を示すフローチャートである。このフローチャートは、例えば、ＢＧＡメモリモジュールの製造装置によって実行される手順を示す。また、手作業で実行されてもよい。
【００６１】
先ず、フレキシブル基板にＢＧＡメモリの搭載パッド、回路基板との接続ランド、及び、搭載パッド及び接続ランド間の配線パターンを印刷する（ステップＳ１０１）。続いて、ステップＳ１０１で搭載パッド、接続ランド及び配線パターンが印刷されたフレキシブル基板を支持板に固定する（ステップＳ１０２）。
【００６２】
続いて、ＢＧＡメモリの搭載パッドに半田ペーストを塗布する（ステップＳ１０３）。続いて、ＢＧＡメモリの搭載パッドにＢＧＡメモリを搭載し、接着剤で仮止めする（ステップＳ１０４）。
【００６３】
続いて、フレキシブル基板を折り返し線で折り返し、ＢＧＡメモリが対向する位置以外のフレキシブル基板同士が対向する部分を接着する（ステップＳ１０５）。続いて、ＢＧＡメモリをリフロー半田付けする（ステップＳ１０６）。続いて、フレキシブル基板の接着部分を下部ＢＧＡメモリ（例えば、図４におけるＢＧＡメモリ１０ｂ）を巻くように折り返し、下部ＢＧＡメモリ及びフレキシブル基板が対向する部分を接着する（ステップＳ１０７）。
【００６４】
上述してきたように、実施例２では、フレキシブル基板を用いてＢＧＡメモリが両面に表面実装され、表面実装部分に該当するフレキシブル基板の基板層内に中空部を形成するので、高温下でもＢＧＡメモリの表面実装の接続信頼性が高いＢＧＡメモリモジュールを提供できる。また、第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂを分離することで、ＢＧＡメモリモジュールの製造プロセスが容易となる。
【実施例３】
【００６５】
［ＢＧＡメモリのリードの配置例］
実施例３は、実施例２のＢＧＡメモリモジュール１５０ａの第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂにおいて、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂのリードのうち接地（グランド、アース）に用いられるリード同士で接続ランドを共有する実施例である。なお、実施例３は、実施例２との差異部分についてのみ説明を行う。
【００６６】
図７は、ＢＧＡメモリのリードの配置例を示す図である。ＢＧＡメモリ１０は、その裏面に回路基板への表面実装のための複数のリードを有する。例えば、同図において丸印で示されるリードのうち、破線で囲まれたリードが接地部１３である。実施例３では、両面実装される二つのＢＧＡメモリの接地部１３の接続ランドを共有させることで接続ランド全体の面積を小さくし、よりコンパクトにＢＧＡメモリモジュールを回路基板に実装することができる。
【００６７】
［ＢＧＡメモリモジュールのフレキシブル基板］
図８は、実施例３に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。図８の（８Ａ）は、実施例３に係るＢＧＡメモリモジュールのフレキシブル基板の上面図である。実施例３に係るＢＧＡメモリモジュールのフレキシブル基板１００ｂは、第一のＢＧＡメモリ１０ａを表面実装する第一の基板層１０１ａと、第二のＢＧＡメモリ１０ｂを表面実装する第二の基板層１０１ｂとを含む矩形の基板である。
【００６８】
第一の基板層１０１ａは、ＢＧＡメモリ１０ａを表面実装するための第一の搭載パッド１０９ａと、ＢＧＡメモリ１０ａを回路基板（図示せず）に接続するための第一の接続ランド１１２ａと、第一の搭載パッド１０９ａ及び第一の接続ランド１１２ａの各リードを接続する第一の配線パターン１１１ａとを含む。
【００６９】
ここで、第一の搭載パッド１０９ａは、第一の接地部１１０ａを含む。また、第一の接続ランド１１２ａは、接地用ランド１１３ａを含む。接地用ランドとは、ＢＧＡメモリ１０の接地部を回路基板（図示せず）の接地部に接続するための接続ランドである。第一の搭載パッド１０９ａのリードのうち、第一の接地部１１０ａを除くリードは、接地用ランド１１３ａを除く第一の接続ランド１１２ａのリードとそれぞれ接続されている。
【００７０】
また、第二の基板層１０１ｂは、ＢＧＡメモリ１０ａを表面実装するための第二の搭載パッド１０９ｂと、ＢＧＡメモリ１０ａを回路基板（図示せず）に接続するための第二の接続ランド１１２ｂと、第二の搭載パッド１０９ｂ及び第二の接続ランド１１２ｂの各リードを接続する第二の配線パターン１１１ｂとを含む。
【００７１】
ここで、第二の搭載パッド１０９ｂは、第二の接地部１１０ｂを含む。しかし、第二の接続ランド１１２ｂは接地用ランドを含まず、第二の搭載パッド１０９ｂよりリードの数が少ない。これは、フレキシブル基板１００ｂが折り返し線１０７を中心にして山折りされて実装基板を形成した場合、第一の搭載パッド１０９ａの第一の接地部１１０ａと、第二の搭載パッド１０９ｂの第二の接地部１１０ｂとが接続され、第二の接地部１１０ｂは、第一の接地部１１０ａと接地用ランド１１３ａを共有するためである。
【００７２】
（８Ａ）において、第一のＢＧＡメモリ１０ａは、フレキシブル基板１００ｂの第一の搭載パッド１０９ａ上に表面実装される。また、（８Ａ）のフレキシブル基板１００ｂの上面図において、第一の接続ランド１１２ａのリードの回路基板との接続面は第一の基板層１０１ａの表面上に配置されているので可視である。
【００７３】
また、（８Ａ）において、第二のＢＧＡメモリ１０ａは、フレキシブル基板１００ｂの第二の搭載パッド１０９ｂ上に表面実装される。また、（８Ａ）のフレキシブル基板１００ｂの上面図において、第二の接続ランド１１２ｂのリードの回路基板との接続面は第二の基板層１０１ｂの裏面上に配置されているので不可視である。
【００７４】
そして、フレキシブル基板１００ｂが折り返し線１０７を中心にして山折りされると、第一の搭載パッド１０９ａに表面実装された第一のＢＧＡメモリ１０ａ及び第二の搭載パッド１０９ｂに表面実装された第二のＢＧＡメモリ１０ｂが対向して両面実装の状態になる。
【００７５】
図８の（８Ｂ）は、実施例３に係るＢＧＡメモリモジュールのフレキシブル基板の下面図である。（８Ｂ）のフレキシブル基板１００ｂの下面図において、第一の接続ランド１１２ａのリードの回路基板との接続面は第一の基板層１０１ｂの表面上に配置されているので不可視である。また、（８Ｂ）のフレキシブル基板１００ｂの下面図において、第二の接続ランド１１２ｂのリードの回路基板との接続面は第二の基板層１０１ｂの裏面上に配置されているので可視である。また、（８Ｂ）において、第一の接地部１１０ａのリードは、配線パターン１１４によって接地用ランド１１３ａのリードとそれぞれ接続されている。
【００７６】
図８の（８Ｃ）は、実施例３に係るＢＧＡメモリモジュールのフレキシブル基板の断面図である。（８Ｃ）によれば、第一の基板層１０１ａの上面に第一の搭載パッド１０９ａ、第一の配線パターン１１１ａ、及び、第一の接続ランド１１２ａが配されている。そして、第一の搭載パッド１０９ａ、及び、第一の接続ランド１１２ａのうち接地用ランド１１３ａを除く部分が第一の配線パターン１１１ａによって接続されている。また、第一の接続ランド１１２ａは上面を向いており、第一の基板層１０１ａの上面において回路基板（図示せず）との接続面を有する。
【００７７】
一方、（８Ｃ）によれば、第一の基板層１０１ａの下面に第一の接地部１１０ａ、配線パターン１１４、及び、接地用ランド１１３ａが配されている。すなわち、第一の接地部１１０ａは、第一の基板層１０１ａのスルー・ホールを通して第一の基板層１０１ａの上面から下面へ至り、第一の基板層１０１ａの下面において配線パターン１１４を経由して接地用ランド１１３ａと接続されている。接地用ランド１１３ａは、第一の基板層１０１ａのスルー・ホールを通して第一の基板層１０１ａの下面から上面へ至る。
【００７８】
また、（８Ｃ）によれば、第二の基板層１０１ｂの上面に第二の搭載パッド１０９ｂ及び第二の配線パターン１１１ｂが配されている。また、第二の基板層１０１ｂの下面に第二の接続ランド１１２ｂが配されている。そして、第二の接続ランド１１２ｂは、スルー・ホールを通して一端が第二の基板層１０１ｂの上面に露出している。この露出部分及び第二の搭載パッド１０９ｂが第二の配線パターン１１１ｂによって接続されている。
【００７９】
すなわち、第二の接続ランド１１２ｂは下面を向いており、第二の基板層１０１ｂの下面において回路基板（図示せず）との接続面を有する。そして、フレキシブル基板１００ｂが折り返し線１０７を中心にして山折りされると、第一の接地部１１０ａ及び第二の接地部１１０ｂが接続されるので、第二の搭載パッド１０９ｂに表面実装される第二のＢＧＡメモリ１０ｂの接地用リードは、第二の接地部１１０ｂ及び第一の接地部１１０ａを経由して接地用ランド１１３ａと接続される。
【００８０】
［ＢＧＡメモリモジュールの製造工程］
図９−１及び図９−２は、実施例３に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。図９−１及び図９−２において、（９Ａ）〜（９Ｅ）の順序で実施例３に係るＢＧＡメモリモジュール１５０ｂが製造される。
【００８１】
先ず、（９Ａ）において、ＢＧＡメモリ１０（ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂ）の半田ボール１１（半田ボール１１ａ及び半田ボール１１ｂ）に半田ペースト１４を塗布する。
【００８２】
次に、（９Ｂ）において、各リードに半田ペースト１４が塗布された第一の搭載パッド１０９ａ及び第二の搭載パッド１０９ｂにＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂがそれぞれ表面実装され、図示のように接着剤等の仮止め材１２で仮止めされる。
【００８３】
次に、（９Ｃ）において、フレキシブル基板１００ｂが、凹部３０１及び凹部３０２を有する支持板３００に、表裏を逆にして固定される。このとき、仮止め材１２で仮止めされているＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが、凹部３０１及び凹部３０２にそれぞれ嵌合する。
【００８４】
次に、図９−２の（９Ｄ）において、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となるように折り返し線１０７を中心にフレキシブル基板１００ｂを折り曲げる。そして、折り曲げたフレキシブル基板１００ｂの裏面部分のうち、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となる部分を除いた第一の基板層１０１ａ及び第二の基板層１０１ｂが面で接する部分を接着する。フレキシブル基板１００ｂの接着されていない部分が中空部１０２であり、接着された部分が接着部１０３である。このとき、図９−１の（９Ｃ）で示した第一の接地部１１０ａ及び第二の接地部１１０ｂを半田等で接続して一体化する。
【００８５】
次に、（９Ｅ）において、第一の基板層１０１ａ及び第二の基板層１０１ｂの接着部１０３を含む部分を第二のＢＧＡメモリ１０ｂ側へ折り曲げる。そして、第二のＢＧＡメモリ１０ｂと相対する第二の基板層２０２ｂとを接着してＢＧＡメモリモジュール１５０ｂが完成する。このとき、（９Ｅ）に示すように、接地用ランド１１３ａを含む第一の接続ランド１１２ａ及び第二の接続ランド１１２ｂの回路基板（図示せず）との接続面が共に下方へ向いている。
【００８６】
そして、（９Ｆ）に示すように、回路基板４００に搭載される制御用半導体素子４０１の近傍にＢＧＡメモリモジュール１５０ｂを分散して配置する。ＢＧＡメモリモジュール１５０ｂを回路基板４００に接続する方法は、例えば、半田付けや接着剤による接着による。
【００８７】
［ＢＧＡメモリモジュールの側面図］
図１０は、実施例３に係るＢＧＡメモリモジュールを側面から見た構造を示す図である。同図によれば、ＢＧＡメモリモジュール１５０ｂは、上から第一のＢＧＡメモリ１０ａ、第一の接続部１０９ａ１、第一の基板層１０１ａ、中空部１０２、第二の基板層１０１ｂ、第二の接続部１０９ｂ１、第二のＢＧＡメモリ１０ｂ、第二のＢＧＡメモリ１０ｂと第二の基板層１０１ｂとの接着部１０８、第二の基板層１０１ｂ及び第二の接続ランド１１２ｂ、第一の基板層１０１ａ及び接地用ランド１１３ａを含む第一の接続ランド１１２ａが積み重なるように形成される。
【００８８】
換言すれば、ＢＧＡメモリモジュール１５０ｂは、第一のＢＧＡメモリ１０ａが表面実装された第一の基板層１０１ａと、第一の基板層１０１ａにおける第一のＢＧＡメモリ１０ａが表面実装されていない層側に積層された層であり、第一の基板層１０１ａ側でない表面に第二のＢＧＡメモリ１０ｂが表面実装された第二の基板層１０１ｂと、第一の基板層１０１ａ及び第二の基板層１０１ｂに挟まれた空間であり、第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂが表面実装された領域の裏面側に形成された中空部１０２とを有する。
【００８９】
上述してきたように、実施例３では、フレキシブル基板を用いてＢＧＡメモリが両面に表面実装され、表面実装部分に該当するフレキシブル基板の基板層内に中空部を形成するとともに、接続ランドのうち接地に用いられる接地用ランドを両面実装される二つのＢＧＡメモリで共有するので、回路基板へのＢＧＡメモリモジュールの実装面積をより小さくすることができ、延いてはＢＧＡメモリモジュールが実装される電子回路ユニット又は電子デバイスのコンパクト化を図ることができる。
【実施例４】
【００９０】
［ＢＧＡメモリモジュールのフレキシブル基板］
実施例４では、実施例２におけるフレキシブル基板１００ｃに表面実装される二つのＢＧＡメモリの搭載パッドに、メインの搭載パッドに加え予備の搭載パッドを設けた場合を示す。なお、実施例４の説明は、実施例２との差異部分についてのみ行う。
【００９１】
図１１は、実施例２に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。実施例４に係るフレキシブル基板１００ｃは、第一の基板層１０１ａの表面において、図示のように第一の搭載パッド１０４ａに隣接して第一の予備搭載パッド１１４ａが設けられている。
【００９２】
また、第二の基板層１０１ｂの表面において、図示のように第二の搭載パッド１０４ａに隣接して第二の予備搭載パッド１１４ｂが設けられている。第一の予備搭載パッド１１４ａ及び第二の予備搭載パッド１１４ｂは、第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂと同様に、配線パターン１０５ａ及び配線パターン１０５ｂを介して第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂとそれぞれ接続されている。
【００９３】
第一の予備搭載パッド１１４ａ及び第二の予備搭載パッド１１４ｂは、第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂに両面実装されたＢＧＡメモリ１０ａ及び／又はＢＧＡメモリ１０ｂの表面実装の接続に不具合が生じた場合に使用される。すなわち、
第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂに両面実装されたＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂを切断線１１５からフレキシブル基板とともに切り離し、第一の予備搭載パッド１１４ａ及び第二の予備搭載パッド１１４ｂに新たにＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂを両面実装する。
【００９４】
［ＢＧＡメモリモジュールの製造工程］
図１２−１及び図１２−２は、実施例４に係るＢＧＡメモリモジュールの製造工程の一例を示す図である。図１２−１及び図１２−２において、（１２Ａ）〜（１２Ｆ）の順序で実施例４に係るＢＧＡメモリモジュール１５０ｃが製造される。
【００９５】
先ず、（１２Ａ）において、仮止め材１２で仮止めされたＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となるように折り返し線１０７を中心にフレキシブル基板１００ｃを折り曲げる。そして、折り曲げたフレキシブル基板１００ｃの裏面部分のうち、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂが両面実装となる部分を除いた第一の基板層１０１ａ及び第二の基板層１０１ｂが面で接する部分を接着する。フレキシブル基板１００ｃの接着されていない部分が中空部１０２であり、接着された部分が接着部１０３である。
【００９６】
そして、仮止めしたＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂを第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂそれぞれにフロー半田付けする。リフロー半田付けによって、第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂと、ＢＧＡメモリ１０ａ及びＢＧＡメモリ１０ｂの各リードとが一体になる。その後、仮止め材１２が取り外される。
【００９７】
次に、（１２Ｂ）において、第一の基板層１０１ａ及び第二の基板層１０１ｂの接着部１０３を含む部分を第一のＢＧＡメモリ１０ａ側へ折り曲げる。そして、第一のＢＧＡメモリ１０ａと相対する第二の基板層１０１ｂとを接着する。さらに、残りの基板層を第二のＢＧＡメモリ１０ｂ側へ巻いて固定することによってＢＧＡメモリモジュール１５０ｃが完成する。
【００９８】
そして、（１２Ｃ）に示すように、回路基板４００に搭載される制御用半導体素子４０１の近傍にＢＧＡメモリモジュール１５０ｃを分散して配置する。ＢＧＡメモリモジュール１５０ｃを回路基板４００に接続する方法は、例えば、半田付けや接着剤による接着による。
【００９９】
次に、第一のＢＧＡメモリ１０ａ及び／又は第二のＢＧＡメモリ１０ｂの表面実装に不具合が生じた場合、図１２−２の（１２Ｄ）に示すように、第一の基板層１０１ａ及び第二の基板層１０１ｂと、第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂとのそれぞれの接着部分を解除する。なお、この場合でも第一の接続ランド１０６ａ及び第二の接続ランド１０６ｂと回路基板４００との接続は維持する。
【０１００】
そして、第一の搭載パッド１０４ａ及び第二の搭載パッド１０４ｂに搭載される第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂを切断線において基板層ごと切り離す。
【０１０１】
次に、（１２Ｅ）に示すように、新たな第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂを第一の予備搭載パッド１１４ａ及び第二の予備搭載パッド１１４ｂにそれぞれ表面実装する。そして、（１２Ｅ）の矢印の方向へ第一のＢＧＡメモリ１０ａ及び第二のＢＧＡメモリ１０ｂを折り畳み、第一のＢＧＡメモリ１０ａと第一の基板層１０１ａとの接合面を接着する。上記（１２Ｄ）〜（１２Ｆ）の工程を経て、実際例３に係るＢＧＡメモリモジュール１５０ｃがリワークされたＢＧＡメモリモジュール１５０ｃ１が完成する。
【０１０２】
上述してきたように、実施例４では、フレキシブル基板を用いてＢＧＡメモリが両面に表面実装され、表面実装部分に該当するフレキシブル基板の基板層内に中空部を形成するとともに、フレキシブル基板が予備の搭載パッドを備えたので、リワーク（再生）が容易なＢＧＡメモリモジュールを提供できる。
【実施例５】
【０１０３】
［ＢＧＡメモリモジュールのリジッド基板］
実施例５では、実施例１における半導体素子をＢＧＡメモリとし、実装基板をリジッド基板とした場合を示す。図１３は、実施例５に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。
【０１０４】
図１３の（１３Ａ）は、実施例５に係るＢＧＡメモリモジュールのリジッド基板の上面図である。実施例５に係るＢＧＡメモリモジュールのリジッド基板は、第一のＢＧＡメモリ２０ａを表面実装する第一のリジッド基板２００ａと、第二のＢＧＡメモリ２０ｂを表面実装する第二のリジッド基板２００ｂから形成される。第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂとは、同一の矩形の基板である。実施例５に係るＢＧＡメモリモジュール１５０ｄは、第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂを貼り合わせて形成される。
【０１０５】
（１３Ａ）に示すように、第一のリジッド基板２００ａは、複数の搭載パッド２０３ａ１〜２０３ａ５を有する。また、第二のリジッド基板２００ｂは、複数の搭載パッド２０３ｂ１〜２０３ｂ５を有する。また、各搭載パッド２０３ａ１〜２０３ａ５、２０３ｂ１〜２０３ｂ５から各基板層の下方へ向けて配線パターン２０４ａ１〜２０４ａ５、２０４ｂ１〜２０４ｂ５がそれぞれ延びている。
【０１０６】
そして、（１３Ｂ）に示すように、各搭載パッド２０３ａ１〜２０３ａ５、２０３ｂ１〜２０３ｂ５にＢＧＡメモリ２０ａ１〜２０ａ５、２０ｂ１〜２０ｂ５がそれぞれ表面実装される。
【０１０７】
そして、（１３Ｃ）のＢＧＡメモリモジュール１５０ｄの側面図に示すように、ＢＧＡメモリ２０ａ１〜２０ａ５、及び、ＢＧＡメモリ２０ｂ１〜２０ｂ５がそれぞれ対向する両面実装となるように第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂが貼り合わされる。第一のリジッド基板２００ａは、第一の基板層２０１ａに相当し、第二のリジッド基板２００ｂは、第二の基板層２０１ｂに相当する。
【０１０８】
第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂが貼り合わされる際、ＢＧＡメモリ２０ａ及びＢＧＡメモリ２０ｂが両面実装される部分に該当する第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂの部分は接着しない。また、ＢＧＡメモリ２０ａ及びＢＧＡメモリ２０ｂが両面実装される部分以外に該当する部分のみを接着する。これによって中空部２０２及び接着部２０３が形成される。
【０１０９】
換言すれば、ＢＧＡメモリモジュール１５０ｄは、第一のＢＧＡメモリ２０ａ１〜２０ａ５が表面実装された第一の基板層２０１ａと、第一の基板層２０１ａにおける第一のＢＧＡメモリ２０ａが表面実装されていない層側に積層された層であり、第一の基板層２０１ａ側でない表面に第二のＢＧＡメモリ２０ｂ１〜２０ｂ５が表面実装された第二の基板層２０１ｂと、第一の基板層１０１ａ及び第二の基板層１０１ｂに挟まれた空間であり、第一のＢＧＡメモリ２０ａ１〜２０ａ１及び第二の半導体素子２０ｂ１〜２０ｂ５が表面実装された領域の裏面側に形成された中空部２０２とを有する。
【０１１０】
なお、中空部２０２の容積をより大きく取るために、第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂにおいて、ＢＧＡメモリ２０ａ及びＢＧＡメモリ２０ａが表面実装される部分の裏面に切り欠きを設けてもよい。
【０１１１】
上述してきたように、実施例５では、リジッド基板を用いてＢＧＡメモリが両面に表面実装され、表面実装部分に該当するリジッド基板の基板層内に中空部を形成するので、高温下でもＢＧＡメモリの表面実装の接続信頼性が高いＢＧＡメモリモジュールを提供できる。
【実施例６】
【０１１２】
［ＢＧＡメモリモジュールのリジッド基板］
実施例６では、実施例５におけるリジッド基板２００に表面実装されるＢＧＡメモリの搭載パッドに、メインの搭載パッドに加え予備の搭載パッドを設けた場合を示す。なお、実施例６の説明は、実施例５の差異部分についてのみ行う。
【０１１３】
図１４−１及び図１４−２は、実施例６に係るＢＧＡメモリモジュールのフレキシブル基板の外観を示す図である。図１４−１の（１４Ａ）は、実施例６に係るＢＧＡメモリモジュールのリジッド基板の上面図である。
【０１１４】
（１４Ａ）に示すように、第一のリジッド基板２００ａは、複数の搭載パッド２０３ａ１〜２０３ａ５に加え、予備の搭載パッド２０５ａ１〜２０５ａ５を有する。また、各搭載パッド２０３ａ１〜２０３ａ５の間隔にスリットＳ１〜Ｓ４が設けられている。
【０１１５】
また、各搭載パッド２０３ａ１〜２０３ａ５、２０５ａ１〜２０３ａ５から各基板層の下方へ向けて配線パターン２０６ａ１〜２０６ａ５がそれぞれ延びている。なお、搭載パッド２０３ａ１〜２０３ａ５及び配線パターン２０６ａ１〜２０６ａ５の接続状況と、予備の搭載パッド２０５ａ１〜２０５ａ５及び配線パターン２０６ａ１〜２０６ａ５の接続状況と同一である。
【０１１６】
そして、（１４Ｂ）に示すように、各搭載パッド２０３ａ１〜２０３ａ５にＢＧＡメモリ２０ａ１〜２０ａ５がそれぞれ表面実装される。そして、（１４Ａ）及び（１４Ｂ）で示される第一のリジッド基板２００ａの外観は、第二のリジッド基板２００ｂでも同様である。
【０１１７】
そして、（１４Ｃ）のＢＧＡメモリモジュール１５０ｅの側面図に示すように、ＢＧＡメモリ２０ａ１〜２０ａ５、及び、ＢＧＡメモリ２０ｂ１〜２０ｂ５がそれぞれ対向する両面実装となるように第一のリジッド基板２００ａ及び第二のリジッド基板２００ｂが貼り合わされる。第一のリジッド基板２００ａは、第一の基板層２０１ａに相当し、第二のリジッド基板２００ｂは、第二の基板層２０１ｂに相当する。
【０１１８】
次に、第一のＢＧＡメモリ２０ａ及び第二のＢＧＡメモリ２０ｂの少なくとも一方の表面実装に不具合が生じた場合を想定する。図１４−２の（１４Ｄ）では、第一のＢＧＡメモリ２０ａ３の表面実装に不具合が生じた場合を示す。この場合、（１４Ｄ）に示すように、第一の基板層２０１ａを切断線から第一のＢＧＡメモリ２０ａ３ごと切り離す。この際、スリットＳ２及びスリットＳ３、及び、中空部２０２によって、ＢＧＡメモリ２０ａ３のみを切り離すことが可能である。
【０１１９】
そして、（１４Ｅ）に示すように、新しいＢＧＡメモリ２０ａ３を予備の搭載パッド２０５ａ３に表面実装する。上記（１４Ｄ）及び（１４Ｅ）の工程を経て、実際例６に係るＢＧＡメモリモジュール１５０ｅがリワークされたＢＧＡメモリモジュール１５０ｅ１が完成する。
【０１２０】
［ＢＧＡメモリモジュールの製造手順］
図１５は、実施例５及び実施例６に係るＢＧＡメモリモジュールの製造手順を示すフローチャートである。このフローチャートは、例えば、ＢＧＡメモリモジュールの製造装置によって実行される手順を示す。また、手作業で実行されてもよい。
【０１２１】
先ず、リジッド基板にＢＧＡメモリの搭載パッド、及び、搭載パッド及び回路基板のＢＧＡメモリスロット間の配線パターンを印刷し、隣接するＢＧＡメモリ間にスリットを設ける（ステップＳ２０１）。
【０１２２】
続いて、ステップＳ２０１で搭載パッド及び、搭載パッド及び回路基板のＢＧＡメモリスロット間の配線パターンが印刷されたリジッド基板の搭載パッドに半田ペーストを塗布する（ステップＳ２０２）。続いて、ＢＧＡメモリの搭載パッドにＢＧＡメモリを搭載し、接着剤で仮止めする（ステップＳ２０３）。
【０１２３】
続いて、ＢＧＡメモリを仮搭載した一対のリジッド基板の配線パターンに相当するＢＧＡメモリ搭載面の裏面同士を接着する（ステップＳ２０４）。続いて、ＢＧＡメモリをリフロー半田付けする（ステップＳ２０５）。
【０１２４】
上述してきたように、実施例６では、複数のＢＧＡメモリが両面に表面実装されたリジッド基板を貼り合わせて形成したＢＧＡメモリモジュールにおいて、表面実装部分に該当するリジッド基板の基板層内に中空部を形成するとともに各ＢＧＡメモリ間にスリットを設け、リジッド基板に予備の搭載パッドを備えたので、リワーク（再生）が容易なＢＧＡメモリモジュールを提供できる。
【０１２５】
上記実施例中で、ＢＧＡメモリをフレキシブル基板に固定する方法、ＢＧＡメモリモジュールを回路基板に固定する方法、フレキシブル基板をＢＧＡメモリに固定する方法の一例として接着剤を用いる例を示したが、これに限らず粘着テープを用いてもよい。
【０１２６】
以上の各実施例を含む実施形態に関し、さらに以下の付記を開示する。
【０１２７】
（付記１）第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有することを特徴とする半導体素子モジュール。
【０１２８】
（付記２）前記第一の基板層、前記第二の基板層、及び、前記中空部は、フレキシブル基板を折り畳んで重ねて形成されることを特徴とする付記１記載の半導体素子モジュール。
【０１２９】
（付記３）前記フレキシブル基板において、
前記第一の半導体素子を表面実装する第一の実装部分、及び、前記第二の半導体素子を表面実装する第二の実装部分と、
前記第一の半導体素子を回路基板に接続するための接合面を有する第一の接続ランド、及び、前記第二の半導体素子を前記回路基板に接続するための接合面を有する第二の接続ランドと、
前記第一の実装部分及び前記第一の接続ランドを接続する第一の配線パターン、及び、前記第二の実装部分及び前記第二の接続ランドを接続する第二の配線パターンと
が同一面上に並んで配置され、
前記第一の接続ランド及び前記第二の接続ランドは、前記第一の実装部分及び前記第二の実装部分からそれぞれ異なる距離に配置されていることを特徴とする付記２記載の半導体素子モジュール。
【０１３０】
（付記４）前記接合面が前記回路基板へ向くように前記フレキシブル基板が折り曲げられ前記半導体素子に固定されていることを特徴とする付記３記載の半導体素子モジュール。
【０１３１】
（付記５）前記第一の接続ランド及び前記第二の接続ランドは、前記第一の半導体素子及び前記第二の半導体素子で共有する接続ランドを含むことを特徴とする付記１〜４のいずれか一項記載の半導体素子モジュール。
【０１３２】
（付記６）前記第一の基板層、前記第二の基板層、及び、前記中空部は、リジッド基板を重ねて形成されることを特徴とする付記１記載の半導体素子モジュール。
【０１３３】
（付記７）前記リジッド基板に両面実装されている複数の前記第一の半導体素子及び前記第二の半導体素子の実装部分間にスリットが設けられていることを特徴とする付記６記載の半導体素子モジュール。
【０１３４】
（付記８）前記第一の実装部分及び前記第二の実装部分は、予備系の第一の実装部分及び予備系の第二の実装部分をそれぞれ有し、
前記第一の実装部分及び／又は前記第二の実装部分における前記半導体素子の表面実装に不具合が生じた場合、表面実装されている前記第一の半導体素子及び／又は前記第二の半導体素子をそれぞれ前記第一の実装部分及び／又は前記第二の実装部分ごと切り離し、前記予備系の第一の実装部分及び／又は前記予備系の第二の実装部分に代替の半導体素子を実装可能であることを特徴とする付記１〜７のいずれか一項記載の半導体素子モジュール。
【０１３５】
（付記９）第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有する半導体素子モジュールを含んだことを特徴とする電子回路ユニット。
【０１３６】
（付記１０）前記第一の基板層、前記第二の基板層、及び、前記中空部は、フレキシブル基板を折り畳んで重ねて形成され、
前記フレキシブル基板において、
前記第一の半導体素子を表面実装する第一の実装部分、及び、前記第二の半導体素子を表面実装する第二の実装部分と、
前記第一の半導体素子を回路基板に接続するための接合面を有する第一の接続ランド、及び、前記第二の半導体素子を前記回路基板に接続するための接合面を有する第二の接続ランドと、
前記第一の実装部分及び前記第一の接続ランドを接続する第一の配線パターン、及び、前記第二の実装部分及び前記第二の接続ランドを接続する第二の配線パターンと
が同一面上に並んで配置され、
前記回路基板との前記第一の接続ランド及び前記第二の接続ランドは、前記第一の実装部分及び前記第二の実装部分からそれぞれ異なる距離に配置され、
前記接合面が前記回路基板へ向くように前記フレキシブル基板が折り曲げられ前記半導体素子に固定されている半導体素子モジュールを含んだことを特徴とする付記９記載の電子回路ユニット。
【０１３７】
（付記１１）前記第一の基板層、前記第二の基板層、及び、前記中空部は、リジッド基板を重ねて形成され、
前記リジッド基板に両面実装されている複数の前記第一の半導体素子及び前記第二の半導体素子の実装部分間にスリットが設けられている半導体素子モジュールを含んだことを特徴とする付記９記載の電子回路ユニット。
【０１３８】
（付記１２）前記第一の実装部分及び前記第二の実装部分は、予備系の第一の実装部分及び予備系の第二の実装部分をそれぞれ有し、
前記第一の実装部分及び／又は前記第二の実装部分における前記半導体素子の表面実装に不具合が生じた場合、表面実装されている前記第一の半導体素子及び／又は前記第二の半導体素子をそれぞれ前記第一の実装部分及び／又は前記第二の実装部分ごと切り離し、前記予備系の第一の実装部分及び／又は前記予備系の第二の実装部分に代替の半導体素子を実装可能である半導体素子モジュールを含んだことを特徴とする付記９、１０又は１１記載の電子回路ユニット。
【０１３９】
（付記１３）第一の半導体素子が表面実装された第一の基板層と、
前記第一の基板層における前記第一の半導体素子が表面実装されていない層側に積層された層であり、前記第一の基板層側でない表面に第二の半導体素子が表面実装された第二の基板層と、
前記第一の基板層及び前記第二の基板層に挟まれた空間であり、前記第一の半導体素子及び前記第二の半導体素子が表面実装された領域の裏面側に形成された中空部と
を有する半導体素子モジュールを含んだことを特徴とする電子デバイス。
【０１４０】
（付記１４）前記第一の基板層、前記第二の基板層、及び、前記中空部は、フレキシブル基板を折り畳んで重ねて形成され、
前記フレキシブル基板において、
前記第一の半導体素子を表面実装する第一の実装部分、及び、前記第二の半導体素子を表面実装する第二の実装部分と、
前記第一の半導体素子を回路基板に接続するための接合面を有する第一の接続ランド、及び、前記第二の半導体素子を前記回路基板に接続するための接合面を有する第二の接続ランドと、
前記第一の実装部分及び前記第一の接続ランドを接続する第一の配線パターン、及び、前記第二の実装部分及び前記第二の接続ランドを接続する第二の配線パターンと
が同一面上に並んで配置され、
前記回路基板との前記第一の接続ランド及び前記第二の接続ランドは、前記第一の実装部分及び前記第二の実装部分からそれぞれ異なる距離に配置され、
前記接合面が前記回路基板へ向くように前記フレキシブル基板が折り曲げられ前記半導体素子に固定されている半導体素子モジュールを含んだことを特徴とする付記１３記載の電子デバイス。
【０１４１】
（付記１５）前記第一の基板層、前記第二の基板層、及び、前記中空部は、リジッド基板を重ねて形成され、
前記リジッド基板に両面実装されている複数の前記第一の半導体素子及び前記第二の半導体素子の実装部分間にスリットが設けられている半導体素子モジュールを含んだことを特徴とする付記１３記載の電子デバイス。
【０１４２】
（付記１６）前記第一の実装部分及び前記第二の実装部分は、予備系の第一の実装部分及び予備系の第二の実装部分をそれぞれ有し、
前記第一の実装部分及び／又は前記第二の実装部分における前記半導体素子の表面実装に不具合が生じた場合、表面実装されている前記第一の半導体素子及び／又は前記第二の半導体素子をそれぞれ前記第一の実装部分及び／又は前記第二の実装部分ごと切り離し、前記予備系の第一の実装部分及び／又は前記予備系の第二の実装部分に代替の半導体素子を実装可能である半導体素子モジュールを含んだことを特徴とする付記１３、１４又は１５記載の電子デバイス。
【０１４３】
（付記１７）第一の半導体素子及び第二の半導体素子をそれぞれ表面実装するための第一の実装部分及び第二の実装部分、前記半導体素子を前記回路基板と接続するための接続パッド、及び、前記第一の実装部分及び第二の実装部分と前記接続パッドとをそれぞれ接続する配線パターンを前記半導体素子ごとにフレキシブル基板の所定位置に印刷する印刷ステップと、
前記印刷ステップによって前記配線パターンが印刷されたフレキシブル基板を支持板に固定し、前記搭載パッドに半田ペースを塗布して前記半導体素子を前記フレキシブル基板に仮搭載する仮搭載ステップと、
前記フレキシブル基板を各前記半導体素子の間に設定される折り返し線で折り返し、各該半導体素子が対向する位置以外で前記フレキシブル基板が対向する部分を接着する接着ステップと、
前記搭載ステップによって前記搭載パッドに搭載された前記半導体素子をリフロー半田付けで固定する固定ステップと、
前記接着ステップによって接着された前記フレキシブル基板の接着部分を各前記接続ランドの前記回路基板との接合面が該回路基板へ向くように折り曲げて該半導体素子に固定する固定ステップと
を含み、
前記印刷ステップは、前記接続ランドを前記半導体素子ごとに各前記搭載パッドから異なる距離に印刷することを特徴とする半導体素子モジュールの製造方法。
【０１４４】
（付記１８）前記印刷ステップは、前記搭載パッド、前記接続パッド、及び、前記配線パターンを両面実装される前記半導体素子の組み合わせをフレキシブル基板の所定位置に複数印刷し、
前記固定ステップによって前記半導体素子の複数の組み合わせがリフロー半田付けで固定された前記フレキシブル基板を前記組み合わせごとに前記搭載パッド、前記接続パッド、及び、前記配線パターンを含むように切断する切断ステップを含むことを特徴とする付記１７記載の製造方法。
【０１４５】
（付記１９）格子状に配された搭載パッドを介して両面に表面実装される半導体素子を回路基板に実装する実装部品の製造方法であって、
前記半導体素子を搭載するための搭載パッド、及び、前記半導体素子を前記回路基板に配されるソケットと接続するためのソケット接続パターンを前記半導体素子ごとにリジッド基板の所定位置に印刷する印刷ステップと、
前記印刷ステップによって前記ソケット接続パターンが印刷されたリジッド基板を支持板に固定し、前記搭載パッドに半田ペースを塗布して前記半導体素子を前記フレキシブル基板に仮搭載する仮搭載ステップと、
前記リジッド基板を各該半導体素子が対向する位置以外で前記リジッド基板が対向する部分を接着する接着ステップと、
前記搭載ステップによって前記搭載パッドに搭載された前記半導体素子をリフロー半田付けで固定する固定ステップと
を含むことを特徴とする製造方法。
【０１４６】
（付記２０）前記固定ステップによって前記半導体素子が固定された前記リジッド基板の隣り合う前記半導体素子の間にスリットを設けるスリットステップをさらに含むことを特徴とする付記１９記載の製造方法。
【０１４７】
（付記２１）第一の半導体素子を表面実装する第一の実装部分、及び、第二の半導体素子を表面実装する第二の実装部分と、
前記第一の半導体素子を回路基板に接続するための接合面を有する第一の接続ランド、及び、前記第二の半導体素子を前記回路基板に接続するための接合面を有する第二の接続ランドと、
前記第一の実装部分及び前記第一の接続ランドを接続する第一の配線パターン、及び、前記第二の実装部分及び前記第二の接続ランドを接続する第二の配線パターンと
が同一面上に並んで配置され、
前記第一の接続ランド及び前記第二の接続ランドは、前記第一の実装部分及び前記第二の実装部分からそれぞれ異なる距離に配置されていることを特徴とするフレキシブル基板。
【符号の説明】
【０１４８】
１０、１０ａ、１０ｂ  半導体素子（ＢＧＡメモリ）
１０ａ１、２０ａ、２０ｂ、２０ａ１、２０ａ２、２０ａ３、２０ａ４、２０ａ５、２０ｂ１、２０ｂ２、２０ｂ３、２０ｂ４、２０ｂ５  ＢＧＡメモリ
１１、１１ａ、１１ｂ  半田ボール
１２  仮止め材
１３  接地部
１４  半田ペースト
１００ａ、１００ａ１、１００ｂ、１００ｃ  フレキシブル基板
１０１ａ、２０１ａ  第一の基板層
１０１ｂ、２０１ｂ  第二の基板層
１０２、２０２  中空部
１０３、２０３  接着部
１０４ａ１  第一の接続部
１０４ｂ１  第二の接続部
１０４ａ、１０９ａ  第一の搭載パッド
１０４ｂ、１０９ｂ  第二の搭載パッド
１０５ａ、１０５ｂ、１１１ａ、１１１ｂ、１１４  配線パターン
１０６ａ、１１２ａ  第一の接続ランド
１０６ｂ、１１２ｂ  第二の接続ランド
１０７  折り返し線
１０８  接着部
１０９ａ１  第一の接続部
１０９ｂ１  第二の接続部
１１０ａ  第一の接地部
１１０ｂ  第二の接地部
１１３ａ  接地用ランド
１１４ａ  第一の予備搭載パッド
１１４ｂ  第二の予備搭載パッド
１１５  切断線
１５０ａ、１５０ｂ、１５０ｃ、１５０ｃ１、１５０ｄ、１５０ｅ、１５０ｅ１  ＢＧＡメモリモジュール
２００、２００ａ、２００ｂ  リジッド基板
２０３ａ１、２０３ａ２、２０３ａ３、２０３ａ４、２０３ａ５  搭載パッド
２０４ａ１、２０６ａ１  配線パターン
３００  支持板
３０１、３０２  凹部
４００  回路基板
４０１  制御用半導体素子
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スリット
【図１】
2011035345.tif 000003
【図２】
2011035345.tif 000004
【図３】
2011035345.tif 000005
【図４】
2011035345.tif 000006
【図５−１】
2011035345.tif 000007
【図５−２】
2011035345.tif 000008
【図６】
2011035345.tif 000009
【図７】
2011035345.tif 000010
【図８】
2011035345.tif 000011
【図９−１】
2011035345.tif 000012
【図９−２】
2011035345.tif 000013
【図１０】
2011035345.tif 000014
【図１１】
2011035345.tif 000015
【図１２−１】
2011035345.tif 000016
【図１２−２】
2011035345.tif 000017
【図１３】
2011035345.tif 000018
【図１４−１】
2011035345.tif 000019
【図１４−２】
2011035345.tif 000020
【図１５】
2011035345.tif 000021