(57)【要約】【課題】電源端子から見たインピーダンスの低下と部品点数の削減と十分なノイズ防止対策とを図ることができるバイパスコンデンサ実装構造を提供する。【解決手段】動作電源用パターン４、ビアホール２２ｆ、パターン６０、３端子コンデンサ８、パターン５０、ランド５１〜５４、ビアホール２１ａ〜２１ｄ，２２ａ〜２２ｄ、ランド３１〜３４で、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４への動作電源供給経路を形成した。また、パターン６０、抵抗６１、基準電源用パターン６、ビアホール２１ｅ，２２ｅ、ランド３５で、基準電源用電源端子１５への基準電源供給経路を形成した。これにより、動作電源用電源端子１１〜１４で生じたノイズ電流を、３端子コンデンサ８によって、動作電源や基準電源に入力する前段で除去する。【選択図】図１
2011146517.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に設けられ且つＤＤＲ−ＳＤＲＡＭの複数の動作電源用電源端子が接続される複数の第１ランドと、
上記基板の表面に設けられ且つ上記ＤＤＲ−ＳＤＲＡＭの基準電源用電源端子が接続される第２ランドと、
上記基板の中間層に配設され且つ外部の動作電源が接続される動作電源用パターンと、
上記基板の裏面に設けられたグランドパターンと、
上記裏面に設けられ且つ上記動作電源用パターンに非接触のビアホールを通じて複数の上記第１ランドに接続された第１パターンと、
上記裏面に設けられ且つビアホールを通じて動作電源用パターンに接続された第２パターンと、
内部の貫通電極の両端に接続された第１外部電極及び第２外部電極が上記第１パターン及び第２パターンに接続され且つ内部のグランド電極の両端に接続された第３外部電極が上記グランドパターンに接続された３端子コンデンサと、
上記裏面に設けられ一方端がビアホールを通じて上記第２ランドに接続された基準電源用パターンと、
上記基準電源用パターンの他方端と上記第２パターンとの間に接続された第１抵抗と、
上記基準電源用パターンの中途部と上記グランドパターンとの間に接続された第２抵抗と
を具備することを特徴とするバイパスコンデンサ実装構造。
【請求項２】
請求項１に記載のバイパスコンデンサ実装構造において、
上記第１抵抗と第２抵抗との抵抗値を等しく設定した、
ことを特徴とするバイパスコンデンサ実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＣの電源端子に生じるノイズ電流を除去するためのバイパスコンデンサ実装構造に関し、特に、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に対するノイズ対策を図ったバイパスコンデンサ実装構造に関するものである。
【背景技術】
【０００２】
一般に、デジタルＩＣの電源供給回路では、バイパスコンデンサをＩＣの電源端子とグランド端子間に挿入したバイパスコンデンサ実装構造を採用している。これにより、ＩＣのスイッチング動作に伴って電源端子に発生するノイズ電流を除去し、電源電圧の高周波変動を吸収して、電源電圧を安定化させることにより、不要輻射ノイズの発生を抑制するようにしている。
このようなバイパスコンデンサは、ＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）タイプの端子配列を持つＩＣにおいては、ＩＣの周囲に配置されるのが一般的である（例えば、特許文献１等参照）。
しかし、近年では、ＩＣ裏面にはんだボールを規則的に配置して端子を形成したＢＧＡ(Ball Grid Array)タイプのＩＣが増加している。ＢＧＡタイプのＩＣは、端子間隔が狭く、バイパスコンデンサをＩＣの周囲に配置することは困難であることから、バイパスコンデンサをＩＣ実装面と反対側に実装して、ＩＣの電源端子と内層の電源パターンとをビアホールで接続している（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０１５８８５号公報
【特許文献２】特開２００３−２９７９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来のバイパスコンデンサ実装構造では、次のような問題がある。
すなわち、ＢＧＡタイプのＩＣに対するバイパスコンデンサ実装構造では、特許文献２に記載のように、バイパスコンデンサとしての２端子コンデンサを、ＩＣ実装面の反対側である基板裏面に実装する必要がある。このため、ＩＣの電源端子から２端子コンデンサ迄を、基板を通過するビアホールと２端子コンデンサに到達するまでのパターンとによって繋ぐこととなり、この結果、ＩＣの電源端子から見たインピーダンスが非常に高くなってしまう。
また、ＩＣの電源端子数に対応した多数の２端子コンデンサを実装しなければならず、部品点数が多くなる。その分製造コストの増大に繋がる。
【０００５】
特に、ＤＤＲ−ＳＤＲＡＭのようなＩＣでは、極めて多くの２端子コンデンサが必要であり、しかも、動作電圧の電源端子に対するノイズ対策だけでなく、基準電圧の電源端子に対するノイズ対策も必要になってくる。
図１７は、ＤＤＲ−ＳＤＲＡＭに対する従来のバイパスコンデンサ実装構造の電気的回路であり、図１８は、従来のバイパスコンデンサ実装構造を裏面側から見た分解斜視図であり、図１９は、基板裏面の構造を示す平面図である。
図１７に示すように、ＤＤＲ−ＳＤＲＡＭ１０への電源供給回路は、動作電源としてのＤＣ−ＤＣコンバータ２００から動作電圧ＶTTを入力するための動作電源用パターン４を、電源端子１１〜１４に接続した構成をとっている。また、ＤＤＲ−ＳＤＲＡＭ１０では、クロックの立ち上がりだけでなく立ち下がりのエッジをも使って、データの入出力を行うので、動作電圧ＶTTの他に、クロックの立ち上がりや立ち上がりの判断基準となる基準電圧Ｖrefを生成する基準電源が必要となる。このため、基準電源用パターン６を動作電源用パターン４から分岐させて、動作電圧ＶTTを抵抗６１，６２で分圧することにより、電源端子１５に入力するための基準電圧Ｖrefを生成する基準電源を得るようにしている。そして、従来のバイパスコンデンサ実装構造１００では、バイパスコンデンサとしての２端子コンデンサ７−１〜７−４を、このような基準電源用パターン６の分岐点Ｐよりも前段の動作電源用パターン４に実装することで、ＤＤＲ−ＳＤＲＡＭ１０の電源端子１１〜１４で発生したノイズ電流をこれら２端子コンデンサ７−１〜７−４で除去するようにしている。
【０００６】
具体的には、図１８に示すように、バイパスコンデンサ実装構造１００は、基板２の上部２１から下部２２に渡って構築される。すなわち、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用の電源端子１１〜１４を接続するランド３１〜３４と基準電源用の電源端子１５を接続するためのランド３５とが、基板上部２１に形成され、ランド３１〜３４，３５が、ビアホール２１ａ〜２１ｄ，２１ｅ及び２２ｅを通じて、基板下部２２の動作電源用パターン４，基準電源用パターン６にそれぞれ接続されている。そして、動作電源用パターン４が、ビアホール２２ａ〜２２ｄを通じて、基板裏面２ｂのランド５１〜５４に接続され、バイパスコンデンサとしての２端子コンデンサ７−１〜７−４が、これらランド５１〜５４とグランドパターン５との間に接続されている。さらに、動作電源用パターン４は、ビアホール２２ｆを通じてパターン６０に接続され、このパターン６０と基準電源用パターン６との間とグランドパターン５と基準電源用パターン６との間に、分圧用の抵抗６１，６２がそれぞれ接続されている。
しかし、このようなバイパスコンデンサ実装構造では、図１９にも示すように、ＤＤＲ−ＳＤＲＡＭ１０の電源端子１１〜１４の数に対応した２端子コンデンサ７−１〜７−４を実装しなければならないので、２端子コンデンサの数が極めて多くなり、製造コストが高くなってしまう。
また、図１７及び図１８に示した構造では、ＤＤＲ−ＳＤＲＡＭ１０の電源端子１１〜１４で生じたノイズ電流が、動作電源用パターン４から分岐点Ｐ（パターン６０）を通じて基準電源用パターン６に入力し、基準電圧Ｖrefの基準電源に悪影響を及ぼすおそれがある。このため、従来のバイパスコンデンサ実装構造では、十分なノイズ防止効果を発揮することができない。
【０００７】
この発明は、上述した課題を解決するためになされたもので、電源端子から見たインピーダンスの低下と部品点数の削減と十分なノイズ防止対策とを図ることができるバイパスコンデンサ実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１の発明に係るバイパスコンデンサ実装構造は、基板の表面に設けられ且つＤＤＲ−ＳＤＲＡＭの複数の動作電源用電源端子が接続される複数の第１ランドと、基板の表面に設けられ且つＤＤＲ−ＳＤＲＡＭの基準電源用電源端子が接続される第２ランドと、基板の中間層に配設され且つ外部の動作電源が接続される動作電源用パターンと、基板の裏面に設けられたグランドパターンと、裏面に設けられ且つ動作電源用パターンに非接触のビアホールを通じて複数の第１ランドに接続された第１パターンと、裏面に設けられ且つビアホールを通じて動作電源用パターンに接続された第２パターンと、内部の貫通電極の両端に接続された第１外部電極及び第２外部電極が第１パターン及び第２パターンに接続され且つ内部のグランド電極の両端に接続された第３外部電極がグランドパターンに接続された３端子コンデンサと、裏面に設けられ一方端がビアホールを通じて第２ランドに接続された基準電源用パターンと、基準電源用パターンの他方端と上記第２パターンとの間に接続された第１抵抗と、基準電源用パターンの中途部とグランドパターンとの間に接続された第２抵抗とを具備する構成とした。
かかる構成により、ＤＤＲ−ＳＤＲＡＭを基板に実装した状態で、動作電圧が外部の動作電源から動作電源用パターンに供給されると、動作電圧は、動作電源用パターンからビアホールを通じて第２パターンに至り、３端子コンデンサを通じて第１パターンに至る。そして、動作電圧は、ビアホールを通じて複数の第１ランドに出力され、ＤＤＲ−ＳＤＲＡＭの複数の動作電源用電源端子に供給される。
また、動作電源用パターンに供給された動作電圧は、第２パターンから分岐して基準電源用パターン側に入力する。このとき、第１抵抗が基準電源用パターンの他方端と第２パターンとの間に接続され、第２抵抗が基準電源用パターンの中途部とグランドパターンとの間に接続されている。したがって、動作電圧は、これら第１及び第２抵抗で分圧され、第２抵抗の両端間の電圧が、基準電圧として、基準電源用パターンから第２ランドに出力される。この結果、所望の基準電圧が、ＤＤＲ−ＳＤＲＡＭの基準電源用電源端子に供給されることとなる。
ところで、ＤＤＲ−ＳＤＲＡＭのような高周波デジタル装置では、高周波のノイズ電流が、高速スイッチング動作などによって発生し、動作電源用電源端子に出力されることがある。
しかし、この発明では、３端子コンデンサの内部の貫通電極が接続された第１外部電極及び第２外部電極が、第１パターン及び第２パターンに接続され、内部のグランド電極に接続された第３外部電極が、グランドパターンに接続されているので、動作電源用電源端子から出力されたノイズ電流は、ビアホールを通じて第１パターンに至り、３端子コンデンサ内の貫通電極を流れて、グランド電極から第３外部電極を通じてグランドパターンに排出される。
したがって、ＤＤＲ−ＳＤＲＡＭの動作電源用電源端子に生じたノイズ電流は、動作電源用パターンや基準電源用パターンに入力する前に、３端子コンデンサによってグランドパターンに排出されるので、動作電源や基準電源が、ノイズ電流によって悪影響を受けることはない。
【０００９】
請求項２の発明は、請求項１に記載のバイパスコンデンサ実装構造において、第１抵抗と第２抵抗との抵抗値を等しく設定した構成とする。
かかる構成により、動作電圧の半分の基準電圧をＤＤＲ−ＳＤＲＡＭの基準電源用電源端子に入力させることができる。
【発明の効果】
【００１０】
以上詳しく説明したように、この発明のバイパスコンデンサ実装構造によれば、ＤＤＲ−ＳＤＲＡＭの動作電源用電源端子で生じたノイズ電流を、動作電源用パターンや基準電源用パターンに入力する前に、３端子コンデンサに通して除去する構成であるので、動作電源や基準電源に対するノイズ防止を効率的且つ十分に行うことができるという優れた効果がある。
さらに、残留インダクタンス（ＥＳＬ）の高い２端子コンデンサと異なり、極めて残留インダクタンスの低い３端子コンデンサをバイパスコンデンサとして実装したので、動作電源用電源端子から見たインピーダンスを、従来のバイパスコンデンサ実装構造に比べて、極めて低くすることができるという効果がある。
また、ＤＤＲ−ＳＤＲＡＭの複数の動作電源用電源端子に対して１つの３端子コンデンサで対応する構成であるので、動作電源用電源端子の数に対応した数の２端子コンデンサを必要とする従来のバイパスコンデンサ実装構造に比べて、部品点数を大きく削減することができるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施例に係るバイパスコンデンサ実装構造を裏面側から見た分解斜視図である。
【図２】図１の矢視Ａ−Ａ断面図である。
【図３】ＤＤＲ−ＳＤＲＡＭの実際の端子配列を示す裏面図である。
【図４】端子配列を概略的に示したＤＤＲ−ＳＤＲＡＭの裏面である。
【図５】基板の表面図である。
【図６】動作電源用パターンが設けられた基板下部の平面図である。
【図７】３端子コンデンサの実装状態を示す基板の裏面図である。
【図８】実施例のバイパスコンデンサ実装構造の作用及び効果を説明するための電気回路図である。
【図９】動作電源用電源端子１１から見た挿入損失を示す線図である。
【図１０】動作電源用電源端子１２から見た挿入損失を示す線図である。
【図１１】動作電源用電源端子１３から見た挿入損失を示す線図である。
【図１２】動作電源用電源端子１４から見た挿入損失を示す線図である。
【図１３】動作電源用電源端子１１から見たインピーダンスを示す線図である。
【図１４】動作電源用電源端子１２から見たインピーダンスを示す線図である。
【図１５】動作電源用電源端子１３から見たインピーダンスを示す線図である。
【図１６】動作電源用電源端子１４から見たインピーダンスを示す線図である。
【図１７】ＤＤＲ−ＳＤＲＡＭに対する従来のバイパスコンデンサ実装構造の電気的回路である。
【図１８】従来のバイパスコンデンサ実装構造を裏面側から見た分解斜視図である。
【図１９】基板裏面の構造を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００１３】
図１は、この発明の一実施例に係るバイパスコンデンサ実装構造を裏面側から見た分解斜視図であり、図２は、図１の矢視Ａ−Ａ断面図である。なお、図１７〜図１９に示した部材と同一部材については、同一符号を付して説明する。
【００１４】
図１及び図２に示すように、この実施例のバイパスコンデンサ実装構造１は、ＤＤＲ−ＳＤＲＡＭ１０が実装される基板２に構築されている。
ＤＤＲ−ＳＤＲＡＭ１０は、クロックの立ち上がりと立ち下がりのエッジをも使って、従前のメモリに比べて倍のデータを入出力することができるＳＤＲＡＭであり、端子配列がＢＧＡタイプのＩＣである。
図３は、ＤＤＲ−ＳＤＲＡＭの実際の端子配列を示す裏面図であり、図４は、端子配列を概略的に示したＤＤＲ−ＳＤＲＡＭの裏面である。
図３に示すように、ＤＤＲ−ＳＤＲＡＭ１０には、動作電源用電源端子１１〜１４と基準電源用電源端子１５の他、グランド端子１６及びデータや制御信号等の端子１７等、非常に多数の端子が付いているが、この実施例では、理解を容易にするため、図４に示すように、ＤＤＲ−ＳＤＲＡＭ１０に、動作電源用電源端子１１〜１４と基準電源用電源端子１５とのみを表示して説明することとする。
図４に示すよう、動作電源用電源端子１１〜１４は、一列に配列され、基準電源用電源端子１５は、動作電源用電源端子１１〜１４から多少離れた箇所に配置されている。
このような動作電源用電源端子１１〜１４，基準電源用電源端子１５は、図１及び図２に示すように、基板２の表面のランド上に接続されている。
【００１５】
図５は、基板の表面図である。
図５に示すように、基板２の基板上部２１の表面２ａには、第１ランドとしてのランド３１〜３４と第２ランドとしてのランド３５とが、動作電源用電源端子１１〜１４と基準電源用電源端子１５とに対応した配列で設けられている。図２に示すように、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４は、これらランド３１〜３４に接続され、基準電源用電源端子１５はランド３５に接続されている。
このようなランド３１〜３４，３５が設けられた基板上部２１の下側に位置する基板下部２２上、即ち基板２の中間層には、動作電源用パターン４が設けられている。
【００１６】
図６は、動作電源用パターンが設けられた基板下部の平面図である。
動作電源用パターン４は、外部の動作電源から動作電圧を供給するためのものであり、図６及び図１に示すように、ＤＤＲ−ＳＤＲＡＭ１０のほぼ真下の位置に設けられた長尺状の導電性パターンである。この動作電源用パターン４は、基板上部２１のランド３１〜３４に対応した位置に設けられた孔４１〜４４を有し、動作電源用パターン４と後述するビアホール２１ａ〜２１ｄ，２２ａ〜２２ｄとの接触を回避している。
バイパスコンデンサとしての３端子コンデンサ８は、このような基板下部２２の裏面２ｂに実装されている。
【００１７】
図７は、３端子コンデンサの実装状態を示す基板の裏面図である。
図７に示すように、グランドパターン５と第１パターンとしてのパターン５０と第２パターンとしてのパターン６０と基準電源用パターン６とが、基板下部２２の裏面２ｂに形成されている。
【００１８】
グランドパターン５は、中途に凹部５ａを有する矩形上の導電性パターンであり、動作電源用パターン４の真下に配されている。
パターン５０は、グランドパターン５と平行に配された長尺状の導電性パターンであり、ランド５１〜５４の全てを電気的に接続している。
これらのランド５１〜５４は、図１に示すように、動作電源用パターン４の孔４１〜４４や基板上部表面２ａのランド３１〜３４に対応した位置に形成されており、基板上部２１のビアホール２１ａ〜２１ｄと基板下部２２のビアホール２２ａ〜２２ｄとを通じて、基板上部２１上のランド３１〜３４にそれぞれ電気的に接続されている。したがって、パターン５０は、動作電源用パターン４に非接触な状態でランド３１〜３４に接続されている。
また、図７に示すように、パターン６０は、グランドパターン５の凹部５ａ内に形成され、図１及び図２に示すように、基板下部２２のビアホール２２ｆを通じて真上の動作電源用パターン４に電気的に接続されている。
３端子コンデンサ８が、このようなパターン６０とグランドパターン５とパターン５０とに実装されている。
図７等に示す３端子コンデンサ８は、周知の貫通型のコンデンサであり、図示しない内部の貫通電極の両端に接続された第１外部電極８１及び第２外部電極８２と、図示しない内部のグランド電極の両端に接続された第３外部電極８３とを有している。
かかる３端子コンデンサ８は、第１外部電極８１及び第２外部電極８２をパターン５０及びパターン６０に接続し、第３外部電極８３をグランドパターン５に接続した状態で、基板裏面２ｂに実装されている。
すなわち、１つの３端子コンデンサ８が、ＤＤＲ−ＳＤＲＡＭ１０の複数の動作電源用電源端子１１〜１４に対応することで、部品点数の削減を図っている。さらに、極めて残留インダクタンスの低い３端子コンデンサ８をバイパスコンデンサとして使用することで、動作電源用電源端子１１〜１４から見たインピーダンスの低下を図っている。
以上の構成をとることで、図１に示すように、動作電源供給経路が、動作電源用パターン４、ビアホール２２ｆ、パターン６０、３端子コンデンサ８、パターン５０、ランド５１〜５４、ビアホール２１ａ〜２１ｄ，２２ａ〜２２ｄ、ランド３１〜３４とによって形成され、動作電源用パターン４に外部から入力した動作電圧が、この経路を通じてＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４に供給されるようになっている。
【００１９】
一方、基準電源用パターン６は、図７に示すように、基準電圧をＤＤＲ−ＳＤＲＡＭ１０の基準電源用電源端子１５に供給するためのＬ字状の導電性パターンである。この基準電源用パターン６は、図１に示すように、その一方端６ａを基準電源用電源端子１５の真下に位置させ、他方端６ｂをパターン６０の近傍に位置させている。そして、基準電源用パターン６の一方端６ａが、ビアホール２１ｅ，２２ｅを通じて基板上部表面２ａのランド３５に接続されている。
また、図７に示すように、第１抵抗としての抵抗６１が、基準電源用パターン６の他方端６ｂとパターン６０との間に接続され、第２抵抗としての抵抗６２が、基準電源用パターン６の中途部とグランドパターン５との間に接続されている。そして、２端子コンデンサ７が、抵抗６２と並列に接続されている。
なお、この実施例では、抵抗６１と抵抗６２との抵抗値を等しく設定した。
以上の構成をとることで、図１に示すように、基準電源供給経路が、パターン６０、抵抗６１、基準電源用パターン６、ビアホール２１ｅ，２２ｅ、ランド３５とによって形成され、パターン６０で分岐した動作電圧が抵抗６１，６２によって分圧されて、抵抗６２の両端間の電圧が、２端子コンデンサ７によって基準電圧として保持される。これにより、２端子コンデンサ７と抵抗６１，６２とで構成される基準電源からの基準電圧が、ビアホール２１ｅ，２２ｅを通じて、ＤＤＲ−ＳＤＲＡＭ１０の基準電源用電源端子１５に供給されるようになっている。
【００２０】
次に、この実施例のバイパスコンデンサ実装構造１が示す作用及び効果について説明する。
図８は、バイパスコンデンサ実装構造１の作用及び効果を説明するための電気回路図である。
図１に示したバイパスコンデンサ実装構造１の電気回路を示すと、概ね図８に示すような回路になる。
図８において、符号２００は、ＤＣ−ＤＣコンバータであり、実際の電源である電池等の直流電圧を整流して、直流の動作電圧ＶTTを出力する変換器である。ここでは、このＤＣ−ＤＣコンバータ２００を電源として説明する。
図８に示すように、ＤＣ−ＤＣコンバータ２００をバイパスコンデンサ実装構造１の動作電源用パターン４に接続すると、動作電圧ＶTTがＤＣ−ＤＣコンバータ２００から動作電源用パターン４に供給される。すると、動作電圧ＶTTは、動作電源用パターン４からビアホール２２ｆ（図１参照）を通じて分岐点としてのパターン６０に至る。そして、動作電圧ＶTTは、第１外部電極８１から３端子コンデンサ８内部の貫通電極に入力し、第２外部電極８２からパターン５０に出力される。しかる後、動作電圧ＶTTは、ビアホール２１ａ〜２１ｄ，２２ａ〜２２ｄ、ランド３１〜３４（図１参照）を通じて、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４に供給される。
【００２１】
また、動作電圧ＶTTが、動作電源用パターン４からパターン６０に至ると、動作電圧ＶTTは、パターン６０で分岐して基準電源用パターン６側にも入力する。すると、動作電圧ＶTTが抵抗６１，６２によって分圧され、動作電圧ＶTTの２分の１の電圧値を有する基準電圧Ｖrefが生成される。この基準電圧Ｖrefは、２端子コンデンサ７によって保持され、安定した基準電圧Ｖrefが、動作電源用パターン４，ビアホール２１ｅ，２２ｅを通じて、ＤＤＲ−ＳＤＲＡＭ１０の基準電源用電源端子１５に供給される。
【００２２】
ところで、図８の矢印で示すように、高周波のノイズ電流Ｉが、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４から出力されると、このノイズ電流Ｉは、パターン６０から動作電源用パターン４と基準電源用パターン６とに分流して、電源であるＤＣ−ＤＣコンバータ２００や２端子コンデンサ７に悪影響を与えるおそれがある。
しかし、この実施例では、３端子コンデンサ８を動作電源用電源端子１１〜１４とパターン６０との間に介在させているので、動作電源用電源端子１１〜１４から出力されたノイズ電流Ｉは、３端子コンデンサ８の第１外部電極８１から内部の貫通電極に入り、グランド電極から第３外部電極８３を通じてグランドパターン５に排出される。
したがって、ＤＤＲ−ＳＤＲＡＭ１０の動作電源用電源端子１１〜１４に生じたノイズ電流Ｉは、動作電源用パターン４や基準電源用パターン６に入力する前に、３端子コンデンサ８によってグランドパターン５に排出されるので、ＤＣ−ＤＣコンバータ２００や２端子コンデンサ７が、ノイズ電流Ｉによって悪影響を受けることはない。
【００２３】
発明者等は、かかる効果を確認すべく次のようなシミュレーションを行った。
すなわち、図１７〜図１９に示した従来のバイパスコンデンサ実装構造において、４つの２端子コンデンサ７−１〜７−４の各容量を０．０１μＦに設定し、図１〜図８に示したこの実施例のバイパスコンデンサ実装構造において、３端子コンデンサ８を１μＦに設定した。
そして、ＤＣ−ＤＣコンバータ２００から出力する動作電圧ＶTTを１．８Ｖに設定し、この動作電圧ＶTTを動作電源用パターン４に入力して、０．９Ｖの基準電圧Ｖrefを、抵抗６２の両端間に生成するようにした。
かかる状態で、１０ＭＨｚ〜３ＧＨｚのノイズ電流を、ＤＤＲ−ＳＤＲＡＭ１０の各動作電源用電源端子１１（１２〜１４）に発生させ、各動作電源用電源端子１１（１２〜１４）から抵抗６２に到達するノイズ電流の挿入損失を測定した。
図９は、動作電源用電源端子１１から見た挿入損失を示す線図であり、図１０は、動作電源用電源端子１２から見た挿入損失を示す線図であり、図１１は、動作電源用電源端子１３から見た挿入損失を示す線図であり、図１２は、動作電源用電源端子１４から見た挿入損失を示す線図である。
図９（図１０〜図１２）において、破線で示す曲線Ｓ２−１１（Ｓ２−１２〜Ｓ２−１４）は、図１７〜図１９に示した従来のバイパスコンデンサ実装構造の各動作電源用電源端子１１（１２〜１４）から抵抗６２に到達するノイズ電流の挿入損失であり、実線で示す曲線Ｓ３−１１（Ｓ３−１２〜Ｓ３−１４）は、図１〜図８に示したこの実施例のバイパスコンデンサ実装構造の各動作電源用電源端子１１（１２〜１４）から抵抗６２に到達するノイズ電流の挿入損失である。
これらの線図から明らかなように、この実施例のバイパスコンデンサ実装構造を採用することで、各動作電源用電源端子１１（１２〜１４）から抵抗６２に到達するノイズ電流を、２００ＭＨｚ以下の周波数範囲で低下させることができた。
また、各動作電源用電源端子１１（１２〜１４）から見たインピーダンスも測定した。
図１３は、動作電源用電源端子１１から見たインピーダンスを示す線図であり、図１４は、動作電源用電源端子１２から見たインピーダンスを示す線図であり、図１５は、動作電源用電源端子１３から見たインピーダンスを示す線図であり、図１６は、動作電源用電源端子１４から見たインピーダンスを示す線図である。
図１３（図１４〜図１６）において、破線で示す曲線Ｓ２−１１（Ｓ２−１２〜Ｓ２−１４）は、図１７〜図１９に示した従来のバイパスコンデンサ実装構造の各動作電源用電源端子１１（１２〜１４）から見たインピーダンスであり、実線で示す曲線Ｓ３−１１（Ｓ３−１２〜Ｓ３−１４）は、図１〜図８に示したこの実施例のバイパスコンデンサ実装構造の各動作電源用電源端子１１（１２〜１４）から見たインピーダンスである。
これらの線図から明らかなように、従来のバイパスコンデンサ実装構造が４つの２端子コンデンサ７−１〜７−４を使用しているのに対し、この実施例のバイパスコンデンサ実装構造がたった１つの３端子コンデンサ８を使用しているにも拘わらず、各動作電源用電源端子１１（１２〜１４）から見たインピーダンスが従来のバイパスコンデンサ実装構造とほぼ同値であることを確認することができた。
【符号の説明】
【００２４】
１…バイパスコンデンサ実装構造、  ２…基板、  ２ａ…表面、  ２ｂ…裏面、  ４…動作電源用パターン、  ５…グランドパターン、  ５ａ…凹部、  ６…基準電源用パターン、  ６ａ…一方端、  ６ｂ…他方端、  ７，７−１〜７−４…端子コンデンサ、  ８…端子コンデンサ、  １１〜１４…動作電源用電源端子、  １５…基準電源用電源端子、  ２１…基板上部、  ２１ａ〜２１ｅ，２２ａ〜２２ｆ…ビアホール、  ２２…基板下部、  ３１〜３５…ランド、  ４１〜４４…孔、  ５０，６０…パターン、  ５１〜５４…ランド、  ６１，６２…抵抗、  ８１…第１外部電極、  ８２…第２外部電極、  ８３…第３外部電極、  ２００…コンバータ、  ＶTT…動作電圧、  Ｖref…基準電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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