(57)【要約】【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。【解決手段】本発明は、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、トレンチ溝の内壁にゲート絶縁膜を形成する工程と、トレンチ溝の下部内側のゲート絶縁膜上に埋込ワード線を形成する工程と、トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、埋込絶縁膜及び半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜に埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、コンタクト開口を介して半導体基板一面上に配線を形成することを特徴とする。【選択図】図１８
2011129760.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板表面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して前記半導体基板表面に接続するコンタクトプラグおよび半導体基板表面上に配線を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクト開口を形成後、半導体基板一面上に不純物拡散を行い不純物拡散層を形成する工程と、前記不純物拡散層上にコンタクトプラグあるいはビット配線などの配線を形成する工程を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ溝の下部内側に前記埋込ワード線を形成した後、前記埋込ワード線上及び前記トレンチ溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記トレンチ溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記埋込絶縁膜を前記トレンチ溝を埋めるよりも厚く前記半導体基板上に形成し、半導体基板上の埋込絶縁膜を表面研磨することにより除去して前記トレンチ溝の外方の半導体基板一面と前記トレンチ溝上部の埋込絶縁膜を露出させることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記コンタクトプラグをポリシリコン膜とシリサイド層と金属膜を備えた少なくとも３層構造とすることを特徴とする請求項２〜請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記硼素リンケイ酸ガラスとして、ボロンモル濃度とリンモル濃度の比率を２．３４以上、２．７６以下とすることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成した後、該埋込絶縁膜を高温の水蒸気に曝露して固化することを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介し埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝の内部側において埋込ワード線のゲート電極となるべき部分に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にコンタクトプラグなどの配線が形成されるとともに、前記埋込絶縁膜が、硼素リンケイ酸ガラスからなることを特徴とする半導体装置。
【請求項９】
前記トレンチ溝の内側の埋込ワード線上であって前記ゲート絶縁膜の内側に前記トレンチ溝の内側に位置するようにライナー膜が形成され、このライナー膜上に前記トレンチ溝の内側に位置するように前記埋込絶縁膜が形成されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記硼素リンケイ酸ガラスにおいて、ボロンモル濃度とリンモル濃度の比率が２．３４以上、２．７６以下とされてなることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記埋込ワード線を設けたトレンチ溝の一側の側方に位置する半導体基板表面に不純物拡散層が形成されてその上にコンタクトプラグが接合されるとともに、前記トレンチ溝の他側の側方に位置する半導体基板表面に不純物拡散層が形成されてその上にビット配線が接続されてなることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が提供されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が6０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図２９は、トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図２９に示す構造のＤＲＡＭ２００において、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２、２０２が左右に離間した状態で形成され、これらによって挟まれた領域の半導体基板２０１に、ゲートトレンチ２０４、２０４が図２９の左右方向に離間した状態で形成され、このゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介してゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
これらのゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例の構造においてゲート電極２１２は下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造とされ、ゲートトレンチ２０４から突出形成された部分は半導体基板２０１上に形成された第１の層間絶縁膜２１４Ａにより覆われている。
【０００５】
図２９に示すゲート電極２１２、２１２間の領域においてシリコン基板２０１の表面部分に高濃度Ｐ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されるとともに、ゲート電極２１２の外側の領域には低濃度Ｎ型拡散層２１３が形成され、高濃度Ｎ型拡散層２０９上の第１の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ２１５Ｂが形成されている。
次に、第１の層間絶縁膜２１４Ａの上方に第２の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第２の層間絶縁膜２１４Ｂ内にビット配線２１６が配線されるとともに、前記コンタクトプラグ２１５Ｂ上の第２の層間絶縁膜２１４Ｂ内に上下導通用の第２のコンタクトプラグ２１５Ｃが形成されている。
更に、第２の層間絶縁膜２１４Ｂの上に第３の層間絶縁膜２１４Ｃが形成され、前記第２のコンタクトプラグ２１５Ｃ上に形成されている第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が形成され、第３の層間絶縁膜２１４Ｃ上に第４の層間絶縁膜２１４Ｄが形成され、セルキャパシタ２１７の上部側電極２１７Ａが第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介してその上層側の配線２１８に接続されて図２９に示す概略構造のＤＲＡＭ２００が構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２９に示すトレンチゲート型のセルトランジスタを備えたＤＲＡＭ２００の構造にあっては、ゲート電極２１２、２１２がシリコン基板２０１の上方側の第１の層間絶縁膜２１４Ａ側にまで突出した構造となっているので、ゲート電極２１２、２１２に接続しているゲート配線の間にコンタクトプラグ（ビット配線コンタクト）２１５Ａを形成しなくてはならないが、この間隔は極めて狭小であるのでコンタクトプラグ２１５Ａの加工は容易ではない問題がある。
【０００８】
トレンチゲート型のセルトランジスタにおいて、上述のような問題を回避するために、図３０に示す如く、シリコン基板２２０に形成したトレンチ２２１内にゲート電極２２２を埋め込み、その上に埋込絶縁膜２２３をトレンチ２２１から突出しないように形成する構造を採用することができる。なお、図３０に示す構造において、トレンチ２２１の下部内面側においてゲート電極２２２の周囲にはゲート絶縁膜２２５を形成し、トレンチ２２１の上部内面側において埋込絶縁膜２２３の周囲にはライナー膜２２６を形成する。また、埋込絶縁膜２２３として、現状では、埋め込み性に優れたＳＯＧ膜（Spin On Glass）を用いることができる。
【０００９】
図３０に示す構造のトレンチゲート型のセルトランジスタ構造を採用すると、その上に上下導通用のコンタクトプラグを形成するには、層間絶縁膜２２７を成膜後、図３１に示す如く接続孔２２８を形成し、この接続孔２２８を利用してコンタクトプラグを形成することになるが、層間絶縁膜２２７に接続孔２２８を形成する際のエッチング、およびコンタクトプラグ形成時の前洗浄処理により、図３２に示す如く接続孔２２８の下に位置するＳＯＧ膜の埋込絶縁膜２２３が部分的に大きくエッチングされてしまうことがあり、埋込絶縁膜２２３に大きなエッチング孔２２９が生じる結果、後に形成するコンタクトプラグとゲート電極２２２がショートするおそれがあった。
なお、本発明者が埋込絶縁膜２２３の材料について研究したところ、ＨＤＰ（High Density Plasma）法による絶縁膜、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)−ＮＳＧ(Non-doped Silicate Glass)膜、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法によるＳｉＯ２膜のいずれにおいても埋設性、ウエットエッチング耐性に問題を生じることが判明している。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本願発明は、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板表面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して前記半導体基板表面に接続するコンタクトプラグおよび半導体基板表面上に配線を形成する工程を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、埋込絶縁膜が硼素リンケイ酸ガラスからなるので、トレンチ溝の上に位置する層間絶縁膜のエッチングの際に埋込絶縁膜も同時にエッチングされてしまうことが無くなり、層間絶縁膜のコンタクト開口側に形成するコンタクトプラグやビット配線などの配線とトレンチ溝内部の埋込ワード線がショートするおそれが無い。
更に本発明によれば、半導体基板に複数隣接形成したトレンチ溝の内部に埋込ワード線と埋込絶縁膜を形成するので、トレンチ溝の上の層間絶縁膜側に埋込ワード線と埋込絶縁膜が突出することが無くなり、複数隣接形成したトレンチ溝の上に位置する層間絶縁膜に対しエッチングを行う際に、隣接するトレンチ溝どうしの間隔が狭くなったとしても埋込ワード線と埋込絶縁膜がエッチングの邪魔になることがなく、セルが微細化されているＤＲＡＭ用などの半導体装置であっても、隣接するトレンチ溝どうしの間隔に制約されることなくエッチングが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明方法により形成された半導体装置を備えたメモリセルの配線構造を含む一部要素の一例を示す平面図。
【図２】図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。
【図３】半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図４】半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図５】半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図６】半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図７】半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図８】半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図９】チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１０】エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１１】残存した金属膜上及びゲート電極溝の内壁を覆うようにライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１２】表面平坦化を行ってライナー膜を露出させた後、エッチングによってマスク用のシリコン窒化膜と埋込絶縁膜とライナー膜の一部を除去し、埋込絶縁膜の表面を半導体基板の表面と同等高さに加工した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１３】半導体基板を覆うように第１の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１４】半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１５】ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１６】ビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１７】ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第２の層間絶縁膜を形成した状態を示すもので、図１７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１８】ビット配線側方の第２の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第１の層間絶縁膜を貫通して半導体基板表面に達する容量コンタクト開口を形成した状態を示すもので、図１８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１９】容量コンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２０】ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２１】容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２２】容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２３】下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２４】キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２５】図１に示すメモリセルの平面図に対し、ビット配線の両側に内面層とライナー層を記載した状態を示す平面図。
【図２６】本発明方法により形成された半導体装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２７】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２８】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２９】半導体基板に形成したトレンチ溝にゲート電極の下部側を埋め込むように形成した半導体装置を備えた従来の半導体記憶装置の一例を示す断面図。
【図３０】半導体基板に形成したトレンチ溝にゲート電極と埋込絶縁膜を堆積した構造の一例を示す断面図。
【図３１】半導体基板に形成したトレンチ溝にゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しエッチングした状態の一例を示す断面図。
【図３２】半導体基板に形成したトレンチ溝にゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しエッチングした場合に埋込絶縁膜がエッチングされた状態を示す断面図。
【発明を実施するための形態】
【００１３】
以下に本発明に係る半導体装置の製造方法の第１実施形態およびその製造方法により製造された半導体装置を備えた半導体記憶装置の一例について説明する。
＜半導体記憶装置の構造＞
図１は半導体記憶装置のセル構造の一部要素を示す平面図であり、図２は半導体記憶装置の部分断面構造を示すが、図２（Ａ）は図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面構造を示す。
【００１４】
本実施形態の半導体記憶装置１は、図２の断面構造に示すトランジスタ形成領域２とキャパシタ形成領域３とから概略構成されている。
トランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向を向いてＹ方向に所定の間隔で複数離間した状態で形成され、更にそれらの活性領域Ｋを区画するように、図２（Ａ）に示す断面形状の素子分離溝４が図１のＸ方向に所定角度傾斜した方向に向き図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成され、図２（Ａ）に示す如くこれら素子分離溝４の内面にシリコン酸化膜からなる内部絶縁膜４Ａが形成され、それらの内側にシリコン窒化膜からなる素子分離絶縁膜６が素子分離溝４を埋めるように形成されて素子分離領域（ＳＴＩ領域）が形成されている。
【００１５】
また、図２（Ｂ）に示す如くゲート電極溝７が、図１のＹ方向に延在し、図１、図２（Ｂ）のＸ方向に所定の間隔で複数配列形成され、これらゲート電極溝７の内面にシリコン酸化膜からなるゲート絶縁膜７Ａが形成され、その内側に窒化チタンなどからなる内面層８を介してタングステンなどの高融点金属からなる埋込ワード線９が形成され、それらの上にライナー膜１０を介して埋込絶縁膜１１がゲート電極溝７を埋めるように形成されている。図１において、埋込ワード線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではトレンチゲートトランジスタのチャネルとなる溝が形成され、活性領域に隣接するＳＴＩ領域上では活性領域に形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線として埋込ワード線９が形成されている。
なお、本実施形態ではゲート絶縁膜７Ａとライナー膜１０はそれらの上端縁がゲート電極溝７の開口部まで達するように形成され、ライナー膜１０がゲート絶縁膜７Ａの開口部側に形成する凹部を埋めるように埋込絶縁膜１１が形成され、埋込絶縁膜１１の上面とゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層形成されている。
【００１６】
本実施形態において前記埋込絶縁膜１１は、硼素リンケイ酸ガラス（ＢＰＳＧ：Boron-Phosphorus Si０2 Glass：ボロン（Ｂ）とリン（Ｐ）を含むケイ酸ガラス）から形成されている。ここで用いる硼素リンケイ酸ガラスとして、ボロン（Ｂ）濃度が１０．５〜１１．０モル％の範囲であり、ボロン（Ｂ）濃度とリン（Ｐ）の濃度の比が２．３４〜２．７６となる範囲のＢＰＳＧ膜が採用されている。なお、この埋込絶縁膜１１については、後述する半導体装置の製造方法の説明において詳述する。また、ライナー膜１０については膜厚１０ｎｍ以上は必要であり、その材料としてＳｉ３Ｎ４膜などのシリコン窒化膜を適用することができる。
【００１７】
図２（Ａ）に示す如くＹ方向に隣接する前記素子分離溝４、４の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成され、これらチャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘り、シリコン酸化膜からなるゲート絶縁膜７Ａが形成され、該ゲート絶縁膜７Ａ上に窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成され、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。これらの図２（Ａ）に示すライナー膜１０と埋込絶縁膜１１は、図２（Ｂ）に示す埋込ワード線９の上に形成されているライナー膜１０と埋込絶縁膜１１と同じ膜として後述する製造方法において同時に形成された膜である。
また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施形態の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。
【００１８】
図１、図２（Ｂ）に示す如く埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図２（Ｂ）に示す如く２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
また、前記埋込ワード線９と埋込配線１３の配列方向に対し図１に示す如く直交する方向に後に詳述するビット配線１５が配列形成されている。従って、各埋込ワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように平面視帯状の活性領域Ｋが半導体基板５の表面に形成されていることになる。これらの活性領域Ｋが半導体基板５の表面に形成されていることから、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示す如く配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５、１５間の領域において、前記活性領域Ｋが存在する部分に容量コンタクトプラグ形成領域１７が区画されている。
【００１９】
従って、これらの配線構造を平面視すると、図１に示す如く埋込ワード線９と素子分離用の埋込配線１３に対してビット配線１５がほぼ直交されるとともに、これらに傾斜するように帯状の活性領域Ｋが配置され、隣接する埋込ワード線９、９の間の領域に対応する活性領域Ｋの部分にビット配線接続領域１６が形成され、埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、隣接するビット配線１５、１５間の領域に容量コンタクトプラグ形成領域１７がそれぞれ区画されている。そして、後に詳述する容量コンタクトパッド１８がこれらの容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００２０】
次に、これらの容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示す如く矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５、１５の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。
【００２１】
図２（Ａ）、（Ｂ）を基にトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示す如くＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成され、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
そして、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００２２】
第１の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するゲート電極溝７、７の間の領域にコンタクトホール２８が形成されていて、第１の層間絶縁膜２６上に図１に示す如く埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されていて、各コンタクトホール２８の下に形成されている不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
より詳細には、ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされており、図２（Ｂ）に示すビット配線１５の幅方向両側、及び、図２（Ａ）に示す第１の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにシリコン窒化膜などからなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。
【００２３】
図１に示すＹ方向に隣接するビット配線１５、１５の間の領域であって埋込ワード線９の上方領域からそれに隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成され、これらの容量コンタクト開口３６の内側にシリコン窒化膜などの側壁３７に囲まれて容量コンタクトプラグ１９が形成されている。従って容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。ここに形成されている容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００２４】
次に、図２（Ａ）、（Ｂ）に示すキャパシタ形成領域３においては、図１に円形状に示す如く各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に平面視一部重なるように互い違いに形成されている。各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていて、この第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように個々にキャパシタ４７が形成されている。
この実施形態においてキャパシタ４７は、容量コンタクトパッド１８の上に形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、上部電極４７Ｃの上に形成された第４の層間絶縁膜４８と第４の層間絶縁膜４８の上に形成された上部金属配線４９と、上部金属配線４９と第４の層間絶縁膜４８を覆って設けられた保護膜５４とを具備して構成されている。なお、キャパシタ形成領域３に形成されているキャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用しても良いのは勿論である。
【００２５】
本実施形態の半導体記憶装置１においては、埋込絶縁膜１１を硼素リンケイ酸ガラス（ＢＰＳＧ）で形成しておくことで、埋込絶縁層１１の上に形成されている層間絶縁膜２６にエッチングにより容量コンタクト開口３６を形成する際、埋込絶縁膜１１がエッチング時に必要以上にエッチングされてしまうことが無く、埋込ワード線９とその上の容量コンタクトプラグ１９との短絡のおそれを回避することができる効果がある。
なお、このエッチングの際の工程と作用効果については以下に説明する半導体記憶装置の製造方法において詳細に説明する。
【００２６】
＜半導体記憶装置の製造方法＞
次に、図１と図２に示す半導体記憶装置１の製造方法の一例について、図３〜図２３に基づいて説明する。なお、図３〜図２３において、それぞれの図（Ａ）は図１のＡ―Ａ‘線に沿う部分の断面構造を示し、それぞれの図（Ｂ）は図１のＢ―Ｂ’線に沿う部分の断面構造を示す。
図３に示す如きＰ型のＳｉ基板などの半導体基板５０を用意したならば、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４膜）５２を順次積層する。なお、ここで用いる半導体基板は、トランジスタを形成するべき領域に予めイオン注入によってＰ型ウエルを形成した半導体基板を用いても良い。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を、シリコン基板５０の表面に形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域は、マスク用のシリコン窒化膜５２で覆われている。
【００２７】
次に、熱酸化法によって、図４に示す如く半導体基板５０の表面にシリコン酸化膜５５を形成する。この後に、シリコン窒化膜を素子分離溝５３の内部を充填するように堆積して、エッチバックを行い、素子分離溝５３の内下部側にのみシリコン窒化膜を残存させると半導体基板５０の上面より若干低い位置まで充填された図４に示す厚さの素子分離絶縁膜５６が完成する。
次に、ＣＶＤ法によって、シリコン酸化膜５７を素子分離溝５３の内部を充填するように堆積して、図３で形成したマスク用のシリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、図５に示す如く表面を平坦化する。
【００２８】
次に、ウエットエッチングによって、マスク用のシリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これにより、図６に示すＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。前記シリコン基板５０の表面が露出した後、熱酸化を行い、半導体基板５０の表面にシリコン酸化膜６０を形成する。
この後に、図６に示す如く低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。
【００２９】
次に、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングする。
更に、ドライエッチングによって半導体基板５０を図８に示す如くエッチングし、トレンチ溝（ゲート電極溝）６５を形成する。これらのトレンチ溝６５は、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
この時、トレンチ溝６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板上面よりも低い位置となって浅溝を構成する。シリコン酸化膜のエッチング速度が半導体基板５０のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、トレンチ溝６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、素子分離領域５８と接するトレンチ溝６５の側面部分６６には、薄膜状のシリコンが図８に示す如くサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。素子分離絶縁領域（ＳＴＩ）５８よりも半導体基板５０のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が図８に示す如く形成される。
【００３０】
次に、図９に示す如くゲート絶縁膜６７を形成する。ゲート絶縁膜６７としては熱酸化法で形成したシリコン酸化膜等を利用できる。この後に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。
次に、エッチバックを行い、トレンチ溝６５の底部に窒化チタン層６８およびタングステン膜６９を残存させる。これにより図１０に示す如くゲート電極を一部兼ねる構造の埋込ワード線７０と素子分離用の埋込配線７３が形成される。
【００３１】
残存したタングステン層６９上およびトレンチ溝６５の内壁を覆うように、図１１に示す如くシリコン窒化膜（Ｓｉ３Ｎ４）等でライナー膜７１を形成する。このライナー膜７１の膜厚は１０ｎｍ程度必要である。ライナー膜７１上に埋込絶縁膜７２をＣＶＤ法により堆積する。本実施形態において埋込絶縁膜７２としては、硼素リンケイ酸ガラス（ＢＰＳＧ：Boron-Phosphorus ＳｉＯ2 Glass）を適用することができる。
ここで用いる硼素リンケイ酸ガラスとして、ボロン（Ｂ）濃度が１０．５〜１１．０モル％の範囲であり、ボロン（Ｂ）濃度とリン（Ｐ）の濃度の比が２．３４〜２．７６となる範囲のＢＰＳＧ膜を選択することができる。ボロン濃度が１０．５モル％の場合、対応するリン濃度は３．８〜４．５モル％に相当し、ボロン濃度が１１．０モル％の場合、対応するリン濃度は４．０〜４．７モル％に相当する。ボロン濃度に応じて対応可能なリン濃度は多少変動する。この範囲の濃度条件であれば、ＢＰＳＧ膜をゲート電極溝６５の上部側に充分に埋設可能である。なお、ＢＰＳＧ膜の膜質はボロン濃度とリン濃度の和で律則される。和が１４．３モル％以下ではグラスフローによる平坦化効果がなくなり、また１５．７モル％以上では、膜の吸湿性が激しくなりボロンやリンの過剰成分が析出して異物となる問題が発生する。
【００３２】
上記埋設のために、埋込絶縁膜７２の成膜後、８００℃程度の温度で、１０分程度熱処理して埋込絶縁膜７２をグラスフロー（流動化）させ、溝内を埋設すると共に表面を平坦化させる。また、この熱処理により、ＢＰＳＧ膜は緻密化されエッチング耐性を向上させることができる。ＢＰＳＧ膜は、Ｂ2Ｏ3とＰ2Ｏ5とＳｉＯ2の混合膜であり、上記のＢ濃度あるいはＰ濃度は、Ｂ2Ｏ3あるいはＰ2Ｏ5としてのモル％を示すものである。ＢＰＳＧ膜は、モノシラン、ジボラン、ホスフィンなどの無機原料を用いたＣＶＤ法やテトラエトキシシラン、トリメチルボレート、トリメチルホスフェートなどの有機原料を用いたＣＶＤ法などで成膜することが可能であるが、いずれの方法で形成した場合でもグラスフローのための熱処理は必要である。また、熱処理の負荷を軽減するためには水蒸気雰囲気で熱処理することが好ましい。
【００３３】
次に、図１２に示す如くＣＭＰ処理を行って、ライナー膜７１が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および、埋込絶縁膜７２とライナー膜７１の一部を除去し、埋込絶縁膜７２の表面が、半導体基板５０のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線７０および素子分離用の埋込配線７３が形成され、埋込ワード線７０上と埋込配線７３上の埋込絶縁膜７４が形成される。
【００３４】
次に、図１３に示す如く半導体基板５０上を覆うように、シリコン酸化膜等で第１の層間絶縁膜７５を形成する。この後に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１の層間絶縁膜７５の一部を除去し、ビットコンタクト開口７６を形成する。ビットコンタクト開口７６は、図１に示した場合と同様に、埋込ワード線７０と同じ方向（図１のＹ方向、図１３では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成される。これにより、ビットコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。そして、この露出領域がビット配線接続領域とされる。
【００３５】
ビットコンタクト開口７６を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、半導体基板５０のシリコン表面近傍にＮ型不純物高濃度拡散層７７を形成する。形成したＮ型不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。
【００３６】
次に、半導体基板５０上に図１４に示す如くＮ型の不純物（リン等）を含有したポリシリコン膜の底部導電膜７８、および、タングステン膜などの金属膜７９、シリコン窒化膜８０を順次堆積する。
次に、図１５に示す如く底部導電膜７８、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成する。ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成される。なお、図１に示す構造と同様、ビット配線８１は、埋込ワード線７０と直交する直線形状となっているが、ビット配線８１はその一部を湾曲させた折れ線形状や波型形状として配置してもよい。ビットコンタクト開口７６内で露出しているシリコンからなる半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と半導体基板５０の表面のＮ型不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。
【００３７】
次に、ビット配線８１の側面を覆うシリコン窒化膜８２を形成した後に、その上面を覆うライナー膜８３をシリコン窒化膜等で形成する。
なお、ビット配線８１用の積層膜は、半導体記憶装置の周辺回路部では、プレーナ型ＭＯＳトランジスタのゲート電極を兼用することができ、ビット配線８１の側面を覆うシリコン窒化膜８２は、周辺回路部においてゲート電極のサイドウォールの一部として利用することができる。
次に、図１６に示すビット配線８１、８１間のスペース部８１Ａを充填するように、塗布膜であるＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）を図１７に示す如く堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜８５に改質する。ライナー膜８３の上面が露出するまでＣＭＰ処理を行って平坦化した後に、第２の層間絶縁膜８６として、ＣＶＤ法で形成したシリコン酸化膜を形成し、堆積膜８５の表面を覆う。
【００３８】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、図１８に示す如く容量コンタクト開口８７を形成する。この容量コンタクト開口８７を形成する位置は、図１を基に先に説明した構造の場合、容量コンタクトプラグ形成領域１７に対応する位置である。ここでは、先にビット配線８１の側面に形成したシリコン窒化膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、容量コンタクト開口８７を形成することができる。
前記ドライエッチングにより容量コンタクト開口８７の形成後、後述するコンタクトプラグ９５の形成前に、バッファードフッ酸（Buffered HF：ＨＦとＮＨ４ＦとＨ２Ｏを混合したもの）で容量コンタクト開口８７とその周囲を洗浄する際、容量コンタクト開口８７の下に埋込絶縁膜７４が存在するので、この埋込絶縁膜７４を先の硼素リンケイ酸ガラス（ＢＰＳＧ）で形成しておくことで、ＢＰＳＧの方がＳＯＧよりもエッチングレートが低いことに起因して、ウエット耐性が向上し、埋込絶縁膜７４を大きく削ることなく後述のコンタクトプラグ９５を形成できる。
【００３９】
容量コンタクト開口８７と活性領域Ｋの交差している部分で、半導体基板５０の表面が露出する。この露出部分の下には、トレンチ溝６５を埋めた埋込ワード線７０上に位置する埋込絶縁膜７４が位置しているが、埋込絶縁膜７４は、硼素リンケイ酸ガラス（ＢＰＳＧ）からなるので、エッチングの際に埋込絶縁膜７４がエッチングされてエッチング孔が形成されることがない。従って、埋込絶縁膜７４の下の埋めた埋込ワード線７０が後に形成する容量コンタクトプラグとショートするおそれは無くなる。この点においてＳＯＧ膜を用いると従来技術において説明した如くエッチング孔が形成されて、埋込ワード線７０と容量コンタクトプラグがショートするおそれが高い。
【００４０】
また、本発明者の研究によれば、埋込絶縁膜７４の構成材料として、ＨＤＰ（High Density Plasma）法による絶縁膜、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)−ＮＳＧ(Non-doped Silicate Glass)膜、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法によるＳｉＯ２膜のいずれの膜を適用しても埋設性が悪いか、ウエットエッチング耐性に問題を生じる。このため、埋込絶縁膜７４は硼素リンケイ酸ガラス（ＢＰＳＧ）からなることが好ましい。
そして、硼素リンケイ酸ガラスとして、ボロン（Ｂ）濃度が１０．５〜１１．０モル％の範囲であり、ボロン（Ｂ）濃度とリン（Ｐ）の濃度の比が２．３４〜２．７６となる範囲のＢＰＳＧ膜を選択することができる。
この範囲のモル％比率でＢとＰを含んでいれば、硼素リンケイ酸ガラスをトレンチ溝６５の上部側に充分に埋設可能であり、しかもエッチング耐性に優れている。この範囲を外れると、例えば、埋設性について述べると、濃度比が３．１７では埋設性が不十分となり、ウエットエッチングレートでは、濃度比が２．７６のとき、１１ｎｍ／分であり、２．３４のとき、１４ｎｍ／分であるので、この範囲外は現状プロセスの許容範囲外となるため好ましくない。これに対し、ＳＯＧの同じ薬液（バッファードフッ酸）に対するウエットエッチレートは２８ｎｍ／分であり、このウエットエッチングレートではエッチング耐性の面で問題となり易い。
【００４１】
次に、図１８に示す如く容量コンタクト開口８７の内壁を覆うように、シリコン窒化膜でサイドウォール（ＳＷ）８８を形成する。サイドウォール８８を形成した後に、Ｎ型不純物（リン等）を半導体基板５０の表面にイオン注入し、半導体基板５０の表面近傍にＮ型不純物高濃度拡散層９０を形成する。ここで形成したＮ型不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。
【００４２】
次に、図１９に示す如くリンを含有したポリシリコン膜を堆積した後にエッチバックを行い、容量コンタクト開口８７の底部にポリシリコン膜を残存させて底部導電膜９１を形成する。この後に、底部導電膜９１の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層９２を形成し、容量コンタクト開口８７内を充填するようにタングステンなどの金属膜９３を堆積する。ＣＭＰ処理によって堆積膜８５の表面が露出するまで表面の平坦化を行い、容量コンタクト開口８７内にのみタングステンの金属膜９３を残存させる。これにより、３層構造の容量コンタクトプラグ９５が形成される。
また、本実施形態の構造では図１９に示す如く隣接する埋込ワード線７０間に位置する高濃度不純物拡散層９０の上に容量コンタクトプラグ９５を形成し、高濃度不純物拡散層７７の上にビット配線８１を形成するので、容量コンタクトプラグ９５とビット配線８１をトレンチ構造の埋込ワード線７０上に密に配置して微細化に寄与することができる。
【００４３】
次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成し、パターニングすることで、図２０に示す容量コンタクトパッド９６を形成する。容量コンタクトパッド９６は容量コンタクトプラグ９５と接続されている。
【００４４】
次に、図２１に示す如く容量コンタクトパッド９６上を覆うように、シリコン窒化膜を用いてストッパー膜９７を形成したのちに、シリコン酸化膜等で第３の層間絶縁膜９８を形成する。
次いで図２２に示す如く容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクトホール）９９を形成した後に、開口９９の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。
【００４５】
次に、図２３に示す如く下部電極１００の表面を覆うように容量絶縁膜１０１を形成した後に、窒化チタン等でキャパシタ素子の上部電極１０２を形成する。これによりキャパシタ１０３を形成することができる。容量絶縁膜１０１としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次に、図２４に示す如く上部電極１０２を覆うようにシリコン酸化膜等で第４の層間絶縁膜１０５を形成したのちに、上部金属配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。この後に表面の保護膜１０７を形成すれことにより、図１、図２に示す構造の半導体記憶装置（ＤＲＡＭ）１と同等構造の半導体記憶装置１１０が図２４に示す如く完成する。
【００４６】
なお、図２５に、以上説明した製造方法により得られた半導体記憶装置１１０の配線構造について平面構造を示しておく。
図２５に示す配線構造においては、図１に示した配線構造において記載を略していたビット配線両側の絶縁膜８２とライナー膜８３を表示している。図２５においては、Ｙ方向に隣接するビット配線８１、８１間に容量コンタクトプラグ形成領域１７が区画されている状態を明確に示している。
図２５に容量コンタクトプラグ形成領域１７を示しておくことにより、図１８を基に先に説明した容量コンタクト開口８７を形成する場合に、ライナー膜８３をサイドウォ−ルとしてＳＡＣ法を行い、容量コンタクト開口８７を正確に形成し、これを基に容量コンタクトプラグ９５を形成する状況を明瞭に理解することができる。
【００４７】
図２６は、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体記憶装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体記憶装置の一例構造を示す。
この実施形態の半導体記憶装置１１１は、先の形態の半導体記憶装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体記憶装置１と同等である。
図２６（Ａ）は図１に示す半導体記憶装置１におけるＡーＡ’線と同等位置を断面視した図、図２６（Ｂ）は図１に示す半導体記憶装置１におけるＢーＢ’線と同等位置を断面視した図であり、本実施形態の半導体記憶装置１１１は、図２６（Ａ）、（Ｂ）の断面構造に示すトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
本実施形態の半導体記憶装置１１１において、素子分離溝４の上に重なるように埋込配線１３Ａに下向きの突型電極１３ａが形成され、図２６（Ａ）のＹ方向に隣接する突型電極１３ａ、１３ａの間に位置する半導体基板表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が先の実施形態の半導体記憶装置１のセルトランジスタ構造と異なっている。
【００４８】
図２７と図２８は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
本実施形態の半導体記憶装置１１１の製造方法は、先の実施形態の半導体記憶装置１と同様に図３〜図７を基に説明した方法に従い、図７に示す如く半導体基板５０上にマスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングした後、ドライエッチングによって半導体基板５０を図２７に示す如くエッチングし、トレンチ溝（ゲート電極溝）１１５を形成する。これらのトレンチ溝１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
このエッチングの際に、先の実施形態では図８に示す如く素子分離溝の領域よりも半導体基板のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ溝１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。
【００４９】
この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜し、エッチバックを行うと、図２８に示すトレンチ溝（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成することができるので、図２８の状態から先の実施形態の場合と同様、図１１以降の工程を順次施すことにより、図２６に示す断面構造の半導体記憶装置１１１を製造することができる。
【００５０】
本実施形態のサドルフィン型のセルトランジスタを備えた半導体記憶装置１１１では、チャネル領域が半導体基板５０の表面部分に形成した凸部５０Ａの部分であり、チャネル領域が先の実施形態の半導体記憶装置１よりも広いので、先の実施形態のリセス型のトランジスタ構造よりもトランジスタとしてオン電流を多く流すことができる特徴を有する。その他の構造は先の実施形態において説明した半導体記憶装置１と同様であり、同等の効果を得ることができる。
【００５１】
また、図２６に示すサドルフィン型のセルトランジスタを有する半導体記憶装置１１１にあっても、先の実施形態の半導体記憶装置１と同様、容量コンタクト開口３６を形成する場合にその下に位置する埋込絶縁膜１１がエッチング液に接触するので、先の実施形態の場合と同様に埋込絶縁膜１１を硼素リンケイ酸ガラス（ＢＰＳＧ）で形成しておくことで、埋込絶縁膜１１がエッチング時に必要以上にエッチングされてしまうことが無く、埋込ワード線９Ａとその上の容量コンタクトプラグ１９との短絡のおそれを回避することができる。
【符号の説明】
【００５２】
Ｋ…活性領域、１…半導体記憶装置、２…トランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ溝（ゲート電極溝）、７Ａ…ゲート絶縁膜、９…埋込ワード線、１０…ライナー膜、１１…埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第１の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…容量コンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ溝（ゲート電極溝）、６７…ゲート絶縁膜、７０…埋込ワード線、７１…ライナー膜、７２、７４…埋込絶縁膜、７６…ビットコンタクト開口、７７…不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…容量コンタクト開口、８８…サイドウオール、９０…不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体記憶装置、１１５…トレンチ溝（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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